(57)【特許請求の範囲】
【請求項１】
表示部に備えられたゲートラインの一側に順に第１スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第１シフトレジスタと、
前記ゲートラインの他側に順に第２スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第２シフトレジスタと
を備え、
前記第１シフトレジスタは、各第１スキャンパルスを各ゲートラインの一側に供給し、一方向に配列された複数のステージを備え、
前記第２シフトレジスタは、各第２スキャンパルスを各ゲートラインの他側に供給し、一方向に配列された複数のステージを備え、
第１シフトレジスタに備えられた各ステージは、
第１、第２及び第３ノードの論理状態を制御するノード制御部と、
前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力してゲートライン、次のステージ及び前のステージに供給する出力部と、
を備え、
前記第１シフトレジスタに備えられた第ｎステージのノード制御部は、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、
フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第２ノードを第３電圧源で充電させる第４スイッチング素子と、
第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３ノードを第２電圧源で放電させる第５スイッチング素子と、
フレームごとに異なる極性を有し、前記第３電圧源に反転する極性を有する第４電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３ノードを前記第４電圧源で充電させる第６スイッチング素子と、
第４電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第２ノードを第２電圧源で放電させる第７スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第８スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第９スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第１０スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１１スイッチング素子と、
第ｎ＋２ステージからの第１スキャンパルスに応答して、第１ノードを第２電圧源で放電させる第１２スイッチング素子と
を備えることを特徴とする、表示装置の駆動回路。
【請求項２】
第ｎ＋１ゲートライン（ｎは、自然数）を駆動するための第１スキャンパルスは、第ｎゲートラインを駆動するための第１スキャンパルスがアクティブ状態を維持する期間内に、前記第ｎ＋１ゲートラインに供給されることを特徴とする、請求項１に記載の表示装置の駆動回路。
【請求項３】
第ｎ＋１ゲートライン（ｎは、自然数）を駆動するための第２スキャンパルスは、第ｎゲートラインを駆動するための第２スキャンパルスがアクティブ状態を維持する期間内に、前記第ｎ＋１ゲートラインに供給されることを特徴とする、請求項１に記載の表示装置の駆動回路。
【請求項４】
前記第１及び第２シフトレジスタに互いに位相差を有する複数のクロックパルスを供給するタイミングコントローラをさらに備えることを特徴とする、請求項１に記載の表示装置の駆動回路。
【請求項５】
各クロックパルスは順に出力され、先に出力されたクロックパルスがアクティブ状態を維持する期間内に出力されることを特徴とする、請求項４に記載の表示装置の駆動回路。
【請求項６】
各クロックパルス同士が同時にアクティブ状態を有する期間の大きさと各スキャンパルス同士が同時にアクティブ状態を有する期間の大きさとが同一であることを特徴とする、請求項５に記載の表示装置の駆動回路。
【請求項７】
前記第１シフトレジスタは、
最後に位置したステージの直前に位置したステージをディセーブルさせるためのスキャンパルスを出力する第１ダミーステージと、
前記最後に位置したステージをディセーブルさせるためのスキャンパルスを出力する第２ダミーステージと
をさらに備えることを特徴とする、請求項１に記載の表示装置の駆動回路。
【請求項８】
前記第２ダミーステージは、第１ダミーステージからのスキャンパルスに応答してイネーブルされることを特徴とする、請求項７に記載の表示装置の駆動回路。
【請求項９】
前記第１シフトレジスタに備えられた第ｎステージの出力部は、
第１ノードに充電された第１電圧源に応答してスキャンパルスをゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第１３スイッチング素子と、
第２ノードに充電された第３電圧源に応答して第２電圧源をゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第１４スイッチング素子と、
第３ノードに充電された第４電圧源に応答して第２電圧源をゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第１５スイッチング素子と
を備えて構成されることを特徴とする、請求項１に記載の表示装置の駆動回路。
【請求項１０】
表示部に備えられたゲートラインの一側に順に第１スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第１シフトレジスタと、
前記ゲートラインの他側に順に第２スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第２シフトレジスタと
を備え、
前記第１シフトレジスタは、各第１スキャンパルスを各ゲートラインの一側に供給し、一方向に配列された複数のステージを備え、
前記第２シフトレジスタは、各第２スキャンパルスを各ゲートラインの他側に供給し、一方向に配列された複数のステージを備え、
第１シフトレジスタに備えられた各ステージは、
第１、第２及び第３ノードの論理状態を制御するノード制御部と、
前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力してゲートライン、次のステージ及び前のステージに供給する出力部と、
を備え、
前記第１シフトレジスタに備えられた第ｎステージのノード制御部は、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、
フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３電圧源を出力する第４スイッチング素子と、
前記第４スイッチング素子から出力された前記第３電圧源に応答して、第２ノードを第３電圧源で充電させる第５スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第６スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第３ノードを第２電圧源で放電させる第７スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第８スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第９スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第１０スイッチング素子と、
フレームごとに異なる極性を有し、前記第３電圧源に反転された極性を有する第４電圧源に応答して、ターンオンまたはターンオフされ、ターンオン時に前記第４電圧源を出力する第１１スイッチング素子と、
前記第１１スイッチング素子から出力された第４電圧源に応答して、第３ノードを前記第４電圧源で充電させる第１２スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１３スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２ノードを第２電圧源で放電させる第１４スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１５スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１６スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１７スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第２ノードを第２電圧源で放電させる第１８スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第３ノードを第２電圧源で放電させる第１９スイッチング素子と、
第ｎ＋２ステージからのスキャンパルスに応答して、第１ノードを第２電圧源で放電させる第２０スイッチング素子と
を備えることを特徴とする、表示装置の駆動回路。
【請求項１１】
前記第１シフトレジスタに備えられた第ｎステージの出力部は、
第１ノードに充電された第１電圧源に応答して、第１スキャンパルスをゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２１スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第２電圧源をゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２２スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２電圧源をゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２３スイッチング素子と
を備えて構成されることを特徴とする、請求項１０に記載の表示装置の駆動回路。
【請求項１２】
表示部に備えられたゲートラインの一側に順に第１スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第１シフトレジスタと、
前記ゲートラインの他側に順に第２スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第２シフトレジスタと
を備え、
前記第１シフトレジスタは、各第１スキャンパルスを各ゲートラインの一側に供給し、一方向に配列された複数のステージを備え、
前記第２シフトレジスタは、各第２スキャンパルスを各ゲートラインの他側に供給し、一方向に配列された複数のステージを備え、
第１シフトレジスタに備えられた各ステージは、
第１、第２及び第３ノードの論理状態を制御するノード制御部と、
前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力してゲートラインに供給する第１出力部と、
前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力して前のステージ及び次のステージに供給する第２出力部と
を備え、
前記第１シフトレジスタに備えられた第ｎステージのノード制御部は、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、
フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に前記第３電圧源を出力する第４スイッチング素子と、
前記第４スイッチング素子から出力された前記第３電圧源に応答して、第２ノードを第３電圧源で充電させる第５スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第６スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第３ノードを第２電圧源で放電させる第７スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第８スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第９スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第１０スイッチング素子と、
フレームごとに異なる極性を有し、前記第３電圧源に反転された極性を有する第４電圧源に応答して、ターンオンまたはターンオフされ、ターンオン時に前記第４電圧源を出力する第１１スイッチング素子と、
前記第１１スイッチング素子から出力された第４電圧源に応答して、第３ノードを前記第４電圧源で充電させる第１２スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１３スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２ノードを第２電圧源で放電させる第１４スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１５スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１６スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１７スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第２ノードを第２電圧源で放電させる第１８スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第３ノードを第２電圧源で放電させる第１９スイッチング素子と、
第ｎ＋２ステージからのスキャンパルスに応答して、第１ノードを第２電圧源で放電させる第２０スイッチング素子と
を備えることを特徴とする、表示装置の駆動回路。
【請求項１３】
前記第１シフトレジスタに備えられた第ｎステージの第１出力部は、
第１ノードに充電された第１電圧源に応答して、第１スキャンパルスをゲートラインに供給する第２１スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第２電圧源をゲートラインに供給する第２２スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２電圧源をゲートラインに供給する第２３スイッチング素子と
を備えて構成されることを特徴とする、請求項１２に記載の表示装置の駆動回路。
【請求項１４】
前記第１シフトレジスタに備えられた第ｎステージの第２出力部は、
第１ノードに充電された第１電圧源に応答して第１スキャンパルスを第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２４スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第２電圧源を第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２５スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２電圧源を第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２６スイッチング素子と
を備えて構成されることを特徴とする、請求項１３に記載の表示装置の駆動回路。
【請求項１５】
第２シフトレジスタに備えられた第ｎステージ（ｎは、自然数）は、第ｎ−１ステージからの第２スキャンパルスに応答してイネーブルされて第２スキャンパルスを出力し、第ｎ＋２ステージからの第２スキャンパルスに応答してディセーブルされることを特徴とする、請求項１に記載の表示装置の駆動回路。
【請求項１６】
前記第２シフトレジスタは、最後に位置したステージの直前に位置したステージをディセーブルさせるためのスキャンパルスを出力する第１ダミーステージと、
前記最後に位置したステージをディセーブルさせるためのスキャンパルスを出力する第２ダミーステージと
をさらに備えることを特徴とする、請求項１５に記載の表示装置の駆動回路。
【請求項１７】
前記第２ダミーステージは、第１ダミーステージからのスキャンパルスに応答してイネーブルされることを特徴とする、請求項１６に記載の表示装置の駆動回路。
【請求項１８】
第２シフトレジスタに備えられた各ステージは、
第１、第２及び第３ノードの論理状態を制御するノード制御部と、
前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力してゲートライン、次のステージ及び前のステージに供給する出力部と
を備えることを特徴とする、請求項１に記載の表示装置の駆動回路。
【請求項１９】
前記第２シフトレジスタに備えられた第ｎステージのノード制御部は、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、
フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第２ノードを第３電圧源で充電させる第４スイッチング素子と、
第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３ノードを第２電圧源で放電させる第５スイッチング素子と、
フレームごとに異なる極性を有し、前記第３電圧源に反転する極性を有する第４電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３ノードを前記第４電圧源で充電させる第６スイッチング素子と、
第４電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第２ノードを第２電圧源で放電させる第７スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第８スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第９スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第１０スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１１スイッチング素子と、
第ｎ＋２ステージからのスキャンパルスに応答して、第１ノードを第２電圧源で放電させる第１２スイッチング素子と
を備えることを特徴とする、請求項１８に記載の表示装置の駆動回路。
【請求項２０】
前記第２シフトレジスタに備えられた第ｎステージの出力部は、
第１ノードに充電された第１電圧源に応答してスキャンパルスをゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第１３スイッチング素子と、
第２ノードに充電された第３電圧源に応答して第２電圧源をゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第１４スイッチング素子と、
第３ノードに充電された第４電圧源に応答して第２電圧源をゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第１５スイッチング素子と
を備えて構成されることを特徴とする、請求項１９に記載の表示装置の駆動回路。
【請求項２１】
前記第２シフトレジスタに備えられた第ｎステージのノード制御部は、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、
フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３電圧源を出力する第４スイッチング素子と、
前記第４スイッチング素子から出力された前記第３電圧源に応答して、第２ノードを第３電圧源で充電させる第５スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第６スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第３ノードを第２電圧源で放電させる第７スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第８スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第９スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第１０スイッチング素子と、
フレームごとに異なる極性を有し、前記第３電圧源に反転された極性を有する第４電圧源に応答して、ターンオンまたはターンオフされ、ターンオン時に前記第４電圧源を出力する第１１スイッチング素子と、
前記第１１スイッチング素子から出力された第４電圧源に応答して、第３ノードを前記第４電圧源で充電させる第１２スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１３スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２ノードを第２電圧源で放電させる第１４スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１５スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１６スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１７スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第２ノードを第２電圧源で放電させる第１８スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第３ノードを第２電圧源で放電させる第１９スイッチング素子と、
第ｎ＋２ステージからのスキャンパルスに応答して、第１ノードを第２電圧源で放電させる第２０スイッチング素子と
を備えることを特徴とする、請求項１８に記載の表示装置の駆動回路。
【請求項２２】
前記第２シフトレジスタに備えられた第ｎステージの出力部は、
第１ノードに充電された第１電圧源に応答して、スキャンパルスをゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２１スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第２電圧源をゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２２スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２電圧源をゲートライン、第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２３スイッチング素子と
を備えて構成されることを特徴とする、請求項２１に記載の表示装置の駆動回路。
【請求項２３】
第２シフトレジスタに備えられた各ステージは、
第１、第２及び第３ノードの論理状態を制御するノード制御部と、
前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力してゲートラインに供給する第１出力部と、
前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力して前のステージ及び次のステージに供給する第２出力部と
を備えることを特徴とする、請求項１に記載の表示装置の駆動回路。
【請求項２４】
前記第２シフトレジスタに備えられた第ｎステージのノード制御部は、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、
フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に前記第３電圧源を出力する第４スイッチング素子と、
前記第４スイッチング素子から出力された前記第３電圧源に応答して、第２ノードを第３電圧源で充電させる第５スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第６スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第３ノードを第２電圧源で放電させる第７スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第８スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第９スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第１０スイッチング素子と、
フレームごとに異なる極性を有し、前記第３電圧源に反転された極性を有する第４電圧源に応答して、ターンオンまたはターンオフされ、ターンオン時に前記第４電圧源を出力する第１１スイッチング素子と、
前記第１１スイッチング素子から出力された第４電圧源に応答して、第３ノードを前記第４電圧源で充電させる第１２スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１３スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２ノードを第２電圧源で放電させる第１４スイッチング素子と、
第１ノードに充電された第１電圧源に応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１５スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１６スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１７スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第２ノードを第２電圧源で放電させる第１８スイッチング素子と、
スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第３ノードを第２電圧源で放電させる第１９スイッチング素子と、
第ｎ＋２ステージからのスキャンパルスに応答して、第１ノードを第２電圧源で放電させる第２０スイッチング素子と
を備えることを特徴とする、請求項２３に記載の表示装置の駆動回路。
【請求項２５】
前記第２シフトレジスタに備えられた第ｎステージの第１出力部は、
第１ノードに充電された第１電圧源に応答して、スキャンパルスをゲートラインに供給する第２１スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第２電圧源をゲートラインに供給する第２２スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２電圧源をゲートラインに供給する第２３スイッチング素子と
を備えて構成されることを特徴とする、請求項２４に記載の表示装置の駆動回路。
【請求項２６】
前記第２シフトレジスタに備えられた第ｎステージの第２出力部は、
第１ノードに充電された第１電圧源に応答してスキャンパルスを第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２４スイッチング素子と、
第２ノードに充電された第３電圧源に応答して、第２電圧源を第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２５スイッチング素子と、
第３ノードに充電された第４電圧源に応答して、第２電圧源を第ｎ＋１ステージ及び第ｎ−２ステージに供給する第２６スイッチング素子と
を備えて構成されることを特徴とする、請求項２５に記載の表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路に係り、特に、各スキャンパルス同士が一定時間の間に互いに重なるように各スキャンパルスのパルス幅を増加させて出力し、これによりスキャンパルスの歪みを防止することができる表示装置の駆動回路に関する。
【背景技術】
【０００２】
通常の液晶表示装置は、電界を用いて液晶の光透過率を調節することによって画像を表示する。このため、液晶表示装置は、画素領域がマトリクス状に配列された液晶パネルと、この液晶パネルを駆動するための駆動回路とを備える。
【０００３】
液晶パネルには、複数のゲートラインと複数のデータラインとが交差するように配列され、これらゲートラインとデータラインとが直交することによって定義される領域に画素領域が位置し、また、これら画素領域のそれぞれに電界を印加するための画素電極と共通電極が形成される。
【０００４】
これら画素電極のそれぞれは、スイッチング素子である薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）のソース電極及びドレイン電極を介してデータラインに接続される。この薄膜トランジスタは、ゲートラインを介してゲート電極に印加されるスキャンパルスによってターンオンされ、データラインのデータ信号が画素電極に充電されるようにする。
【０００５】
一方、駆動回路は、ゲートラインを駆動するためのゲートドライバと、データラインを駆動するためのデータドライバと、これらゲートドライバとデータドライバを制御するための制御信号を供給するタイミングコントローラと、液晶表示装置で用いられる種々の駆動電圧を供給する電源供給部とを備える。
【０００６】
ここで、タイミングコントローラは、ゲートドライバ及びデータドライバの駆動タイミングを制御するとともに、データドライバに画素データ信号を供給する。また、電源供給部は、入力電源を昇圧または降圧することによって、液晶表示装置で必要とする共通電圧ＶＣＯＭ、ゲートハイ電圧信号ＶＧＨ、ゲートロー電圧信号ＶＧＬなどの駆動電圧を生成する。
【０００７】
そして、ゲートドライバは、スキャンパルスをゲートラインに順次供給して、液晶パネル上の液晶セルを１ライン分ずつ順次駆動する。また、データドライバは、ゲートラインのいずれか一つにスキャンパルスが供給される度にデータラインのそれぞれに画素電圧信号を供給する。これにより、液晶表示装置は、液晶セル別に画素電圧信号によって画素電極と共通電極との間に印加される電界によって光透過率を調節することによって画像を表示する。
【０００８】
ここで、ゲートドライバは、上述のようなスキャンパルスを順次出力するようにシフトレジスタを備える。これを、添付の図面を参照してより具体的に説明すると、次の通りである。
【０００９】
図１は、従来のシフトレジスタを示す図である。
【００１０】
従来のシフトレジスタは、図１に示すように、互いに従属的に接続されたｎ個のステージＡＳＴ１〜ＡＳＴｎ及び一つのダミーステージＡＳＴｎ＋１で構成される。ここで、各ステージＡＳＴ１〜ＡＳＴｎ＋１は、一つずつのスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋１を出力する。すなわち、第１ステージＡＳＴ１からダミーステージＡＳＴｎ＋１まで順にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋１を出力する。このときに、ダミーステージＡＳＴｎ＋１以外のステージＡＳＴ１〜ＡＳＴｎから出力されたスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎは、液晶パネル（（図示せず））のゲートラインに順次供給されてゲートラインを順次スキャニングするようになる。
【００１１】
このように構成されたシフトレジスタの全体ステージＡＳＴ１〜ＡＳＴｎ＋１には、第１電圧源ＶＤＤ及び第２電圧源ＶＳＳが印加され、互いに順次位相差を有する第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち二つのクロックパルスが供給される。ここで、第１電圧源ＶＤＤは正極性の電圧源を表し、第２電圧源ＶＳＳは接地電圧を表す。
【００１２】
ここで、ステージＡＳＴ１〜ＡＳＴｎ＋１のうち最も上側に位置している第１ステージＡＳＴ１には、第１電圧源ＶＤＤ、第２電圧源ＶＳＳ、及び二つのクロックパルスに加えてスタートパルスＳＰが供給される。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、このように構成された従来のシフトレジスタには次のような問題点があった。
【００１４】
図２は、スキャンパルスの理想的な波形と歪んだスキャンパルスの波形を示す図である。
【００１５】
液晶表示装置の大面積化に伴ってゲートラインの長さが増加し、これによりゲートラインの抵抗及びキャパシタンス成分も増加することになる。これにより、図２に示すように、抵抗及びキャパシタンス成分によってゲートラインに供給されるスキャンパルス２０１は歪むことがある。参照番号２０１は、ゲートラインに抵抗及びキャパシタンス成分がないと仮定したときの理想的なスキャンパルス２０１を表す。
【００１６】
一方、スキャンパルス２０１が抵抗及びキャパシタンス成分によって歪むと、スキャンパルス２０１の立上り時間ＴＲが増加してその波形が歪んでしまう。参照番号２０２は、ゲートラインの抵抗及びキャパシタンス成分によって歪んだ形態のスキャンパルスを表す。
【００１７】
このように歪んだスキャンパルス２０２は、理想的なスキャンパルス２０１に比べて立上り時間ＴＲが長いため、相対的に目標電圧ＶＴに保持される有効充電時間ＴＳが短くなる。
【００１８】
このように波形の歪んだスキャンパルス２０２が薄膜トランジスタのゲート電極に印加されると、該薄膜トランジスタのターンオン時間が短くなるため、ターンオンされた薄膜トランジスタがデータラインからのデータ電圧をスイッチングする時間も短くなってしまう。その結果、ターンオンされた薄膜トランジスタのドレイン／ソース端子を経由して画素電極に印加されるデータ電圧もその波形が歪み、該画素電極にはデータ電圧が十分に充電されなくなる。
【００１９】
本発明は上記の問題点を解決するためのもので、その目的は、各スキャンパルス同士が一定時間互いに重なるように各スキャンパルスのパルス幅を増加させて出力し各スキャンパルスが目標電圧に保持される有効充電時間を増加させることによってスキャンパルスの歪みを防止できる表示装置の駆動回路を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係る表示装置の駆動回路は、表示部に備えられたゲートラインの一側に順に第１スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第１シフトレジスタと、前記ゲートラインの他側に順に第２スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第２シフトレジスタとを備え、前記第１シフトレジスタは、各第１スキャンパルスを各ゲートラインの一側に供給し、一方向に配列された複数のステージを備え、前記第２シフトレジスタは、各第２スキャンパルスを各ゲートラインの他側に供給し、一方向に配列された複数のステージを備え、第１シフトレジスタに備えられた各ステージは、第１、第２及び第３ノードの論理状態を制御するノード制御部と、前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力してゲートライン、次のステージ及び前のステージに供給する出力部と、を備え、前記第１シフトレジスタに備えられた第ｎステージのノード制御部は、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第２ノードを第３電圧源で充電させる第４スイッチング素子と、第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３ノードを第２電圧源で放電させる第５スイッチング素子と、フレームごとに異なる極性を有し、前記第３電圧源に反転する極性を有する第４電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３ノードを前記第４電圧源で充電させる第６スイッチング素子と、第４電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第２ノードを第２電圧源で放電させる第７スイッチング素子と、第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第８スイッチング素子と、第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第９スイッチング素子と、第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第１０スイッチング素子と、第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１１スイッチング素子と、第ｎ＋２ステージからの第１スキャンパルスに応答して、第１ノードを第２電圧源で放電させる第１２スイッチング素子とを備える。
また、表示部に備えられたゲートラインの一側に順に第１スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第１シフトレジスタと、前記ゲートラインの他側に順に第２スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第２シフトレジスタとを備え、前記第１シフトレジスタは、各第１スキャンパルスを各ゲートラインの一側に供給し、一方向に配列された複数のステージを備え、前記第２シフトレジスタは、各第２スキャンパルスを各ゲートラインの他側に供給し、一方向に配列された複数のステージを備え、第１シフトレジスタに備えられた各ステージは、第１、第２及び第３ノードの論理状態を制御するノード制御部と、前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力してゲートライン、次のステージ及び前のステージに供給する出力部と、を備え、前記第１シフトレジスタに備えられた第ｎステージのノード制御部は、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に第３電圧源を出力する第４スイッチング素子と、前記第４スイッチング素子から出力された前記第３電圧源に応答して、第２ノードを第３電圧源で充電させる第５スイッチング素子と、第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第６スイッチング素子と、第２ノードに充電された第３電圧源に応答して、第３ノードを第２電圧源で放電させる第７スイッチング素子と、第１ノードに充電された第１電圧源に応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第８スイッチング素子と、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第９スイッチング素子と、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第１０スイッチング素子と、フレームごとに異なる極性を有し、前記第３電圧源に反転された極性を有する第４電圧源に応答して、ターンオンまたはターンオフされ、ターンオン時に前記第４電圧源を出力する第１１スイッチング素子と、前記第１１スイッチング素子から出力された第４電圧源に応答して、第３ノードを前記第４電圧源で充電させる第１２スイッチング素子と、第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１３スイッチング素子と、第３ノードに充電された第４電圧源に応答して、第２ノードを第２電圧源で放電させる第１４スイッチング素子と、第１ノードに充電された第１電圧源に応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１５スイッチング素子と、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１６スイッチング素子と、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１７スイッチング素子と、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第２ノードを第２電圧源で放電させる第１８スイッチング素子と、スタートパルスまたは第ｎ−１ステージからの第１スキャンパルスに応答して、第３ノードを第２電圧源で放電させる第１９スイッチング素子と、第ｎ＋２ステージからのスキャンパルスに応答して、第１ノードを第２電圧源で放電させる第２０スイッチング素子とを備える。
また、表示部に備えられたゲートラインの一側に順に第１スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第１シフトレジスタと、前記ゲートラインの他側に順に第２スキャンパルスを供給して前記ゲートラインを順に駆動するとともに、隣接する少なくとも二つのゲートラインを一定期間同時に駆動する第２シフトレジスタとを備え、前記第１シフトレジスタは、各第１スキャンパルスを各ゲートラインの一側に供給し、一方向に配列された複数のステージを備え、前記第２シフトレジスタは、各第２スキャンパルスを各ゲートラインの他側に供給し、一方向に配列された複数のステージを備え、第１シフトレジスタに備えられた各ステージは、第１、第２及び第３ノードの論理状態を制御するノード制御部と、前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力してゲートラインに供給する第１出力部と、前記第１、第２及び第３ノードの論理状態によって前記スキャンパルス及び非駆動用電圧源のうち一つを出力して前のステージ及び次のステージに供給する第２出力部とを備え、前記第１シフトレジスタに備えられた第ｎステージのノード制御部は、スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第１ノードを第１電圧源で充電させる第１スイッチング素子と、第１ノードに充電された第１電圧源に応答して、第２ノードを第２電圧源で放電させる第２スイッチング素子と、第１ノードに充電された第１電圧源に応答して、第３ノードを第２電圧源で放電させる第３スイッチング素子と、フレームごとに異なる極性を有する第３電圧源に応答してターンオンまたはターンオフされ、ターンオン時に前記第３電圧源を出力する第４スイッチング素子と、前記第４スイッチング素子から出力された前記第３電圧源に応答して、第２ノードを第３電圧源で充電させる第５スイッチング素子と、第２ノードに充電された第３電圧源に応答して、第１ノードを第２電圧源で放電させる第６スイッチング素子と、第２ノードに充電された第３電圧源に応答して、第３ノードを第２電圧源で放電させる第７スイッチング素子と、第１ノードに充電された第１電圧源に応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第８スイッチング素子と、スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第９スイッチング素子と、スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第５スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第５スイッチング素子をターンオフさせる第１０スイッチング素子と、フレームごとに異なる極性を有し、前記第３電圧源に反転された極性を有する第４電圧源に応答して、ターンオンまたはターンオフされ、ターンオン時に前記第４電圧源を出力する第１１スイッチング素子と、前記第１１スイッチング素子から出力された第４電圧源に応答して、第３ノードを前記第４電圧源で充電させる第１２スイッチング素子と、第３ノードに充電された第４電圧源に応答して、第１ノードを第２電圧源で放電させる第１３スイッチング素子と、第３ノードに充電された第４電圧源に応答して、第２ノードを第２電圧源で放電させる第１４スイッチング素子と、第１ノードに充電された第１電圧源に応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１５スイッチング素子と、スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１６スイッチング素子と、スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、前記第１２スイッチング素子のゲート端子に第２電圧源を供給することによって、前記第１２スイッチング素子をターンオフさせる第１７スイッチング素子と、スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第２ノードを第２電圧源で放電させる第１８スイッチング素子と、スタートパルスまたは第ｎ−１ステージからのスキャンパルスに応答して、第３ノードを第２電圧源で放電させる第１９スイッチング素子と、第ｎ＋２ステージからのスキャンパルスに応答して、第１ノードを第２電圧源で放電させる第２０スイッチング素子とを備える。
【発明の効果】
【００２２】
本発明による液晶表示装置のシフトレジスタは、複数のスキャンパルスを順に出力し、このとき、隣接する時間に出力されるスキャンパルス同士のパルス幅が互いに所定区間重なるようにスキャンパルスのパルス幅を増加させて出力するため、各スキャンパルスの有効充電時間を増加させることが可能になる。しかも、上記のように各スキャンパルスの有効充電時間が増加すると、ゲートラインの抵抗及びキャパシタンス成分によってスキャンパルスに歪みが生じても、データ電圧を画素電極に正常に印加できるような充分な有効充電時間が確保可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照して、本発明に係る液晶表示装置の好適な実施の形態について詳細に説明する。
【００２４】
図３は、本発明の第１の実施の形態によるシフトレジスタの構成図である。
【００２５】
本発明の第１の実施の形態による液晶表示装置のシフトレジスタは、図３に示すように、タイミングコントローラからの各クロックパルスＣＬＫ１〜ＣＬＫ４及びスタートパルスＳＰに応答して複数のスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを順に出力するものの、このとき、隣接するスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎが一定時間だけ重なり合う区間を有するように各スキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎのパルス幅を増加させて液晶パネル３００のゲートラインＧＬ１〜ＧＬｎに出力することを特徴とする。
【００２６】
ここで、シフトレジスタは、第１及び第２シフトレジスタ３０１ａ，３０１ｂからなる。すなわち、液晶パネル３００の左側に配置される第１シフトレジスタ３０１ａは、各ゲートラインＧＬ１〜ＧＬｎの一側にスキャンパルスを供給し、液晶パネル３００の右側に配置された第２シフトレジスタ３０１ｂは、各ゲートラインＧＬ１〜ＧＬｎの他側にスキャンパルスを供給する。
【００２７】
ここで、表示装置のサイズを減少させるには、第１及び第２シフトレジスタ３０１ａ，３０１ｂが液晶パネル３００に内蔵されることが好ましい。
【００２８】
一方、液晶パネル３００には、一方向に配列される複数のゲートラインＧＬ１〜ＧＬｎと、このゲートラインＧＬ１〜ＧＬｎに直交するように配列された複数のデータラインＤＬ１〜ＤＬｍとが形成されており、データラインＤＬ１〜ＤＬｍは、データドライバから出力されるデータ電圧によって充電される。
【００２９】
また、ゲートラインＧＬ１〜ＧＬｎ及びデータラインＤＬ１〜ＤＬｍに囲まれて定義される各画素領域にはそれぞれ、薄膜トランジスタ及び画素電極が形成される。具体的に、薄膜トランジスタは、各ゲートラインＧＬ１〜ＧＬｎと各データラインＤＬ１〜ＤＬｍとが交差する付近に形成される。薄膜トランジスタは、各ゲートラインＧＬ１〜ＧＬｎに充電されたスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎに応答してデータラインＤＬ１〜ＤＬｍに充電されたデータ電圧をスイッチングして画素電極に印加することによって、液晶パネル３００に画像が表示されるようにする。
【００３０】
第１シフトレジスタ３０１ａは、図３に示すように、互いに従属的に接続されたｎ個のステージＢＳＴ１〜ＢＳＴｎ、及び第１及び第２ダミーステージＢＳＴｎ＋１、ＢＳＴｎ＋２で構成される。ここで、各ステージＢＳＴ１〜ＢＳＴｎ＋２はスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋２を一つずつ出力し、このとき、第１ステージＢＳＴ１から第２ダミーステージＢＳＴｎ＋２まで順にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを出力する。ここで、第１及び第２ダミーステージＢＳＴｎ＋１、ＢＳＴｎ＋２以外のステージＢＳＴ１〜ＢＳＴｎから出力されたスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎは、液晶パネル３００（図示せず）のゲートラインＧＬ１〜ＧＬｎに順に供給され、ゲートラインＧＬ１〜ＧＬｎを順にスキャニングするようされる。
【００３１】
第２シフトレジスタ３０１ｂも、第１シフトレジスタ３０１ａと同じ構成を有する。したがって、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２から出力されるスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋２は、第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２から出力されるスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋２と互いに同一である。
【００３２】
例えば、第１シフトレジスタ３０１ａに備えられた第１ステージＢＳＴ１から出力される第１スキャンパルスＶｏｕｔ１は、第２シフトレジスタ３０１ｂに備えられた第１ステージＢＳＴ１から出力される第１スキャンパルスＶｏｕｔ１と同じ時間に第１ゲートラインＧＬ１に供給される。
【００３３】
これと同様に、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２、及び第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２は互いに一対一対応し、互いに同じスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋２を出力するようになる。
【００３４】
ただし、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎは、各ゲートラインＧＬ１〜ＧＬｎの一側にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを印加し、第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎは、各ゲートラインＧＬ１〜ＧＬｎの他側にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを印加する。
【００３５】
このように構成された第１シフトレジスタ３０１ａの全体ステージＢＳＴ１〜ＢＳＴｎ＋２には、第１乃至第４電圧源ＶＤＤ、ＶＳＳ、ＶＤＤ３、ＶＤＤ４そして互いに順次位相差をもって循環する第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち一つのクロックパルスが印加される。ここで、第１電圧源ＶＤＤは正極性の直流電圧源を表し、第２電圧源ＶＳＳは負極性の電圧源を表す。そして、第３電圧源ＶＤＤ３及び第４電圧源ＶＤＤ４は、フレーム別に反転された極性を有する交流電圧源である。このとき、第３電圧源ＶＤＤ３は、第４電圧源ＶＤＤ４に反転された位相を有する。すなわち、同一フレーム内で第３電圧源ＶＤＤ３と第４電圧源ＶＤＤ４が異なる極性を表す。
【００３６】
ここで、第１シフトレジスタ３０１ａに備えられたステージＣＳＴ１〜ＣＳＴｎのうち最も上側に位置している第１ステージＢＳＴ１には、第１乃至第４電圧源ＶＤＤ、ＶＳＳ、ＶＤＤ３、ＶＤＤ４、及び第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち二つのクロックパルスのほか、スタートパルスＳＰが供給される。
【００３７】
一方、上述したように、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４は互いに位相遅延されて出力される。すなわち、第２クロックパルスＣＬＫ２は、第１クロックパルスＣＬＫ１よりも位相遅延されて出力され、第３クロックパルスＣＬＫ３は、第２クロックパルスＣＬＫ２よりも位相遅延されて出力され、第４クロックパルスＣＬＫ４は、第３クロックパルスＣＬＫ３よりも位相遅延されて出力され、第１クロックパルスＣＬＫ１は、第４クロックパルスＣＬＫ４よりも位相遅延されて出力される。
【００３８】
第１シフトレジスタ３０１ａに備えられたステージＣＳＴ１〜ＣＳＴｎ＋１のうち第１ステージＢＳＴ１に印加されるスタートパルスＳＰは、クロックパルスＣＬＫ１〜ＣＬＫ４よりも先に出力される。また、スタートパルスＳＰは、１フレームに一回のみ出力される。すなわち、毎フレームごとにスタートパルスＳＰが最初に出力された後、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４が順に出力される。
【００３９】
このとき、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４は順に出力され、且つ循環しながら出力される。すなわち、第１クロックパルスＣＬＫ１から第４クロックパルスＣＬＫ４まで順に出力された後、再び第１クロックパルスＣＬＫ１から第４クロックパルスＣＬＫ４まで順に出力される。したがって、第１クロックパルスＣＬＫ１は、第４クロックパルスＣＬＫ４と第２クロックパルスＣＬＫ２間に該当する期間で出力される。ここで、第４クロックパルスＣＬＫ４とスタートパルスＳＰを互いに同期させ出力することができる。この場合は、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち第４クロックパルスＣＬＫ４が最初に出力される。
【００４０】
一方、本発明による第１シフトレジスタ３０１ａは、二つ以上のクロックパルスを使用することができる。すなわち、本発明による第１シフトレジスタ３０１ａは、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち第１及び第２クロックパルスＣＬＫ１、ＣＬＫ２のみを使用しても良く、第１乃至第３クロックパルスＣＬＫ１〜ＣＬＫ３のみを使用しても良い。また、本発明によるシフトレジスタは、順に出力される４個以上のクロックパルスを使用しても良い。
【００４１】
第２シフトレジスタ３０１ｂも、上述した第１シフトレジスタ３０１ａと同じ構成を有する。
【００４２】
このように構成されたシフトレジスタの動作について詳細に説明すると、次の通りである。
【００４３】
ここでは、第１シフトレジスタ３０１ａと第２シフトレジスタ３０１ｂは同一に動作するので、第１シフトレジスタ３０１ａについてのみ説明する。
【００４４】
まず、タイミングコントローラからのスタートパルスＳＰが第１ステージＢＳＴ１に入力されると、第１ステージＢＳＴ１は、スタートパルスＳＰに応答してイネーブルされる。続いて、イネーブルされた第１ステージＢＳＴ１は、タイミングコントローラからの第１クロックパルスＣＬＫ１を受けて第１スキャンパルスＶｏｕｔ１を出力し、これを第１ゲートラインＧＬ１と第２ステージＢＳＴ２に供給する。すると、第２ステージＢＳＴ２は、第１スキャンパルスＶｏｕｔ１に応答してイネーブルされる。
【００４５】
その後、イネーブルされた第２ステージＢＳＴ２は、タイミングコントローラからの第２クロックパルスＣＬＫ２を受けて第２スキャンパルスＶｏｕｔ２を出力し、これを第２ゲートラインＧＬ２と第３ステージＢＳＴ３に供給する。すると、前記第３ステージＢＳＴ３は、第２スキャンパルスＶｏｕｔ２に応答してイネーブルされる。
【００４６】
続いて、イネーブルされた第３ステージＢＳＴ３は、タイミングコントローラからの第３クロックパルスＣＬＫ３を受けて第３スキャンパルスＶｏｕｔ３を出力し、これを第３ゲートラインＧＬ３、第４ステージＢＳＴ４、及び第１ステージＢＳＴ１に共に供給する。すると、第３スキャンパルスＶｏｕｔ３に応答して第４ステージＢＳＴ４はイネーブルされ、第１ステージＢＳＴ１は、第３電圧源ＶＳＳを第１ゲートラインＧＬ１に供給する。
【００４７】
続いて、イネーブルされた第４ステージＢＳＴ４は、タイミングコントローラからの第４クロックパルスＣＬＫ４を受けて第４スキャンパルスＶｏｕｔ４を出力し、これを第４ゲートラインＧＬ４と第５ステージに供給する。すると、第５ステージは、第４スキャンパルスＶｏｕｔ４に応答してイネーブルされる。
【００４８】
続いて、イネーブルされた第５ステージはタイミングコントローラからの第１クロックパルスＣＬＫ１を受けて第５スキャンパルスを出力し、これを第５ゲートライン、第６ステージ、及び第３ステージＢＳＴ３に共に供給する。すると、第５スキャンパルスに応答して第６ステージはイネーブルされ、第３ステージＢＳＴ３は、第３電圧源ＶＳＳを第３ゲートラインＧＬ３に供給する。
【００４９】
このような方式で、第６乃至第ｎステージＢＳＴｎまで順に第６乃至第ｎスキャンパルスＶｏｕｔｎを出力し、これらをそれぞれ第６乃至第ｎゲートラインＧＬｎに順に供給する。このとき、隣接するスキャンパルス同士は一定時間だけ重なるパルス幅区間を有する。
【００５０】
ここで、第１ダミーステージＢＳＴｎ＋１は、第ｎ−１ステージＢＳＴｎ−１に第ｎ＋１スキャンパルスＶｏｕｔｎ＋１を供給する役割を担い、第２ダミーステージＢＳＴｎ＋２３００ｈは、第ｎステージＢＳＴｎに第ｎ＋２スキャンパルスＶｏｕｔｎ＋２を供給する役割を担う。すなわち、第１及び第２ダミーステージＢＳＴｎ＋１、ＢＳＴｎ＋２から出力された第ｎ＋１及び第ｎ＋２スキャンパルスＶｏｕｔｎ＋１、Ｖｏｕｔｎ＋２はゲートラインには供給されなく、単に第ｎ−１及び第ｎステージＢＳＴｎ−１、ＢＳＴｎが第２電圧源ＶＳＳを出力するようにする役割を担うダミー出力である。
【００５１】
このように各ステージは、スキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを出力し、これを対応するゲートラインＧＬ１〜ＧＬｎにそれぞれ順に供給すると同時に、次のステージにスタートパルスＳＰとして提供する。また、各ステージＢＳＴ１〜ＢＳＴｎは、次々のステージから出力されたスキャンパルスに応答して、対応するゲートラインに第２電圧源ＶＳＳを供給する。
【００５２】
第２シフトレジスタ３０１ｂも、上述した第１シフトレジスタ３０１ａと同様に動作する。ただし、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎは、各ゲートラインＧＬ１〜ＧＬｎの一側にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを印加し、第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎは、各ゲートラインＧＬ１〜ＧＬｎの他側にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを供給する。
【００５３】
このように第１及び第２シフトレジスタ３０１ａ，３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２が次のステージでなく、次々のステージから出力されたスキャンパルスを受け取る理由は、次の通りである。この理由を説明するに先立ち、各スキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋２及び第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４についてより具体的に説明する。ここで、全てのスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎはその波形が同一なので、第１乃至第４スキャンパルスＶｏｕｔ１乃至Ｖｏｕｔ４を挙げて説明するものとする。
【００５４】
図４は、第１乃至第４クロックパルス、及び第１乃至第４スキャンパルスのタイミング図である。
【００５５】
まず、図４に示すように、第１乃至第４スキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４のパルス幅は、予備充電区間Ａ及び有効充電区間Ｂに分けられ、各スキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４の予備充電区間Ａは、以前スキャンパルスの有効充電区間Ｂと時間的に一部重なる。また、各スキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４の有効充電区間Ｂは、次のスキャンパルスの予備充電区間Ａと時間的に一部重なる。
【００５６】
したがって、各スキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４は、以前スキャンパルスの有効充電区間Ｂで出力し始まめ自分の有効充電区間Ｂでは目標電圧ＶＴに到達するようになる。言い換えれば、各スキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４は、自分の予備充電区間Ａで目標電圧ＶＴに向けて徐々に増加し、以後自分の有効充電区間Ｂでは完全に目標電圧ＶＴに維持される。
【００５７】
すなわち、第１スキャンパルスＶｏｕｔ１は、自分の予備充電区間Ａに該当するスタートパルスＳＰの一区間で出力し始め、自分の有効充電区間Ｂでは目標電圧ＶＴに完全に維持される。そして、第２スキャンパルスＶｏｕｔ２は、自分の予備充電区間Ａに該当する第１スキャンパルスＶｏｕｔ１の有効充電区間で出力し始め、自分の有効充電区間Ｂでは完全に目標電圧ＶＴに維持される。
【００５８】
そして、第３スキャンパルスＶｏｕｔ３は、自分の予備充電区間Ａに該当する前記第２スキャンパルスＶｏｕｔ２の有効充電区間Ｂで出力し始め、自分の有効充電区間Ｂでは完全に目標電圧ＶＴに維持される。そして、第４スキャンパルスＶｏｕｔ４は、自分の予備充電区間Ａに該当する第３スキャンパルスＶｏｕｔ３の有効充電区間Ｂで出力し始め、自分の有効充電区間Ｂでは完全に目標電圧ＶＴに維持される。
【００５９】
これにより、各スキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４は、従来のスキャンパルスに比べて予備充電区間Ａに該当するパルス幅だけ実質的により長いパルス幅を有し、スキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４を受け取る液晶パネル３００の薄膜トランジスタのターンオン時間が増加するという長所がある。
【００６０】
一方、各スキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４は、タイミングコントローラから出力される第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４に同期して出力されるので、これら第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４もスキャンパルスＶｏｕｔ１〜Ｖｏｕｔ４と同様に重なった区間を有する。
【００６１】
ここで、第１乃至第４クロックパルスＣＬＫ４は、位相差をもって継続して循環するので、第１クロックパルスＣＬＫ１は第４クロックパルスＣＬＫ４と重なる。
【００６２】
このような本発明のスキャンパルスを従来のスキャンパルスと比較して説明すると、次の通りである。ここでは、従来の第１及び第２スキャンパルスＶｏｕｔ１’、Ｖｏｕｔ２’、そして本発明の第１及び第２スキャンパルスＶｏｕｔ１、Ｖｏｕｔ２を挙げて説明する。
【００６３】
図５は、従来のスキャンパルスと本発明によるスキャンパルスとを比較説明するための図であり、図６は、従来のスキャンパルスと本発明のスキャンパルスに対するシミュレーション波形を示す図である。
【００６４】
従来の第１及び第２スキャンパルスＶｏｕｔ１’、Ｖｏｕｔ２’は、ゲートラインの抵抗及びキャパシタンス成分によってその波形が歪むと、図５に示すように、その立上り時間ＴＲが増加し、これにより、第１及び第２スキャンパルスＶｏｕｔ１’、Ｖｏｕｔ２’が目標電圧ＶＴに維持される有効充電時間ＴＳが減少するようになる。
【００６５】
一方、データ電圧Ｄａｔａは周期的に正極性及び負極性に変化しつつデータラインに印加されるが、このとき、スキャンパルスの有効充電時間ＴＳが、データ電圧が正極性に維持される時間１Ｈ、または負極性に維持される時間１Ｈよりも短くなるため、データ電圧Ｄａｔａが画素電極に正常に印加されなくなる。
【００６６】
しかしながら、本発明の第１スキャンパルスＶｏｕｔ１は、スタートパルスＳＰの一区間（第１スキャンパルスＶｏｕｔ１の予備充電区間Ａ）に該当する時点で出力し始まって徐々に増加し目標電圧ＶＴに到達し、それ以後は自分の有効充電区間Ｂに該当する時間の間に完全に目標電圧ＶＴに維持される。
【００６７】
すなわち、第１スキャンパルスＶｏｕｔ１の立上り時間ＴＲは、第１スキャンパルスＶｏｕｔ１の有効充電区間Ｂに該当する時間に含まれるのではなく、第１スキャンパルスＶｏｕｔ１の予備充電区間Ａに該当する時間に含まれるので、第１スキャンパルスＶｏｕｔ１の有効充電区間Ｂに該当する時間が、立上り時間ＴＲによって減少しない。
【００６８】
また、第２スキャンパルスＶｏｕｔ２は、第１スキャンパルスＶｏｕｔ１の有効充電区間Ｂ（第２スキャンパルスＶｏｕｔ２の予備充電区間Ａ）に該当に時点で出力し始め徐々に増加して目標電圧ＶＴに到達し、それ以後は自分の有効充電区間Ｂに該当する時間の間に完全に目標電圧ＶＴに維持される。
【００６９】
すなわち、第２スキャンパルスＶｏｕｔ２の立上り時間ＴＲは、第２スキャンパルスＶｏｕｔ２の有効充電区間Ｂに該当する時間に含まれるのではなく、第２スキャンパルスＶｏｕｔ２の予備充電区間Ａに該当する時間に含まれるので、第１スキャンパルスＶｏｕｔ１の有効充電区間Ｂに該当する時間が立上り時間ＴＲによって減少しない。
【００７０】
したがって、図６の（ａ）及び（ｂ）に示すように、本発明での第１及び第２スキャンパルスＶｏｕｔ１、Ｖｏｕｔ２は、従来の第１及び第２スキャンパルスＶｏｕｔ１’、Ｖｏｕｔ２’よりも長い有効充電時間ＴＳを有する。このとき、本発明の第１及び第２スキャンパルスＶｏｕｔ１、Ｖｏｕｔ２の有効充電時間ＴＳは、データ電圧Ｄａｔａが正極性及び負極性に維持される時間１Ｈよりも長いため、データ電圧Ｄａｔａは画素電極に正常に伝達される。
【００７１】
一方、互いに隣接する時間帯に出力されるスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎは、互いに重なるパルス幅区間を有するため、従来におけるように各ステージＢＳＴ１〜ＢＳＴｎ＋２に次のステージから出力されたスキャンパルスが入力されると、次のような問題につながる。
【００７２】
すなわち、例えば、互いに隣接する時間帯に出力される第１スキャンパルスＶｏｕｔ１と第２スキャンパルスＶｏｕｔ２は互いに重なるパルス幅区間を有するので、従来におけるように、第２ステージＢＳＴ２から出力された前記第２スキャンパルスＶｏｕｔ２が、第１スキャンパルスＶｏｕｔ１を出力する第１ステージＢＳＴ１に入力されると、第１ステージＢＳＴ１は、自分の有効充電区間Ｂに該当する時点で第２電圧源ＶＳＳを第１ゲートラインＧＬ１に供給するようになる。
【００７３】
言い換えれば、第１ステージＢＳＴ１は、第１スキャンパルスＶｏｕｔ１を前記第１ゲートラインＧＬ１に完全に印加する前に第２スキャンパルスＶｏｕｔ２が出力される時点（具体的に、第２スキャンパルスＶｏｕｔ２の予備充電区間Ａに該当する時点）で第２電圧源ＶＳＳを第１ゲートラインＧＬ１に供給するようになる。
【００７４】
これにより、第１ステージＢＳＴ１は、不完全なスキャンパルスを出力することがある。すると、各ゲートラインには従来と同じパルス幅を有するスキャンパルスが供給され、よって、各スキャンパルスは歪んでしまう。この理由から、本発明による各ステージＢＳＴ１〜ＢＳＴｎ＋２は、次のステージではなく、次々のステージからのスキャンパルスが入力される。すなわち、各ステージＢＳＴ１〜ＢＳＴｎ＋２には、自分から出力されたスキャンパルスと重なる区間を持たないスキャンパルスが入力される。
【００７５】
ここで、各ステージＢＳＴ１〜ＢＳＴｎ＋２、第１及び第２ダミーステージＢＳＴｎ＋１、ＢＳＴｎ＋２に備えられた回路を詳細に説明すると、次の通りである。一方、第１及び第２シフトレジスタ３０１ａ，３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２の回路構成はいずれも同一なので、第１シフトレジスタ３０１ａに備えられた第３ステージＢＳＴ３を例に挙げて説明する。
【００７６】
図７は、図３の第１シフトレジスタに備えられた第３ステージの回路構成図である。
【００７７】
第３ステージＢＳＴ３は、図７に示すように、大きく、第１、第２及び第３ノードＱ、ＱＢ１、ＱＢ２の充電及び放電を制御するノード制御部７００ａと、第１、第２、第３ノードＱ、ＱＢ１、ＱＢ２の充電／放電状態によってターンオンされてスキャンパルスまたは第２電圧源ＶＳＳを選択的に出力する出力部７００ｂと、で構成される。ここで、第１、第２及び第３ノードＱ、ＱＢ１、ＱＢ２は選択的に充電及び放電されるが、具体的に、第１ノードＱが充電状態にあると第２ノードＱＢ１及び第３ノードＱＢ２とも放電状態を維持し、第１ノードＱが放電状態にあると第２ノードＱＢ１及び第３ノードＱＢ２のうちいずれか一つが充電状態を維持する。
【００７８】
すなわち、奇数番目のフレームでは、第１ノードＱが放電状態のとき、第２ノードＱＢ１が充電され、第３ノードＱＢ２が放電され、そして、偶数番目のフレームでは、第１ノードＱが放電状態の時、第２ノードＱＢ１が放電され、前記第３ノードＱＢ２が充電される。このように第１ノードＱが放電状態のとき、第２ノードＱＢ１及び第３ノードＱＢ２にフレーム別に異なる極性の電圧源ＶＤＤ３、ＶＤＤ４を印加（充電及び放電）する理由は、第２ノードＱＢ１及び第３ノードＱＢ２にゲート端子が接続されたスイッチング素子の劣化を防止するためである。
【００７９】
第３ステージＢＳＴ３のノード制御部７００ａは、第１乃至第１２ＮＭＯＳトランジスタＴｒ１〜Ｔｒ１２で構成される。
【００８０】
第１ＮＭＯＳトランジスタＴｒ１は、前のステージからのスキャンパルスに応答して、第１ノードＱを第１電圧源ＶＤＤで充電させる。すなわち、第１ＮＭＯＳトランジスタＴｒ１は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第１ノードＱを第１電圧源ＶＤＤで充電させる。このため、第１ＮＭＯＳトランジスタＴｒ１のゲート端子は第２ステージＢＳＴ２に接続され、ソース端子は第１電圧源ＶＤＤを伝送する電源ラインに接続され、ドレイン端子は第１ノードＱに接続される。
【００８１】
第２ＮＭＯＳトランジスタＴｒ２は、前のステージからのスキャンパルスに応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。すなわち、第２ＮＭＯＳトランジスタＴｒ２は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。このため、第２ＮＭＯＳトランジスタＴｒ２のゲート端子は第２ステージＢＳＴ２に接続され、ソース端子は第２ノードＱＢ１に接続され、ドレイン端子は第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００８２】
第３ＮＭＯＳトランジスタＴｒ３は、前のステージからのスキャンパルスに応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。すなわち、第３ＮＭＯＳトランジスタＴｒ３は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第３ＮＭＯＳトランジスタＴｒ３のゲート端子は第２ステージＢＳＴ２に接続され、ソース端子は第３ノードＱＢ２に接続され、ドレイン端子は第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００８３】
第４ＮＭＯＳトランジスタＴｒ４は、第３電圧源ＶＤＤ３に応答してターンオンまたはターンオフされ、ターンオン時に第２ノードＱＢ１を第３電圧源ＶＤＤ３で充電させる。このため、第４ＮＭＯＳトランジスタＴｒ４のゲート端子は第３電圧源ＶＤＤ３を伝送する電源ラインに接続され、ソース端子は第３電圧源ＶＤＤ３を伝送する電源ラインに接続され、ドレイン端子は第２ノードＱＢ１に接続される。ここで、第３電圧源ＶＤＤ３は、毎フレームごとに正極性及び負極性を交互に有する交流電圧である。すなわち、第３電圧源ＶＤＤ３は、奇数フレームには正極性を有し、偶数フレームには負極性を有する。
【００８４】
第５ＮＭＯＳトランジスタＴｒ５は、第３電圧源ＶＤＤ３に応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第５ＮＭＯＳトランジスタＴｒ５のゲート端子は、第３電圧源ＶＤＤ３を伝送する電源ラインに接続され、ソース端子は第３ノードＱＢ２に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００８５】
第６ＮＭＯＳトランジスタＴｒ６は、第４電圧源ＶＤＤ４に応答してターンオンまたはターンオフされ、ターンオン時に第３ノードＱＢ２を第４電圧源ＶＤＤ４で充電させる。このため、第６ＮＭＯＳトランジスタＴｒ６のゲート端子は第４電圧源ＶＤＤ４を伝送する電源ラインに接続され、ソース端子は第４電圧源ＶＤＤ４を伝送する電源ラインに接続され、ドレイン端子は第３ノードＱＢ２に接続される。ここで、第４電圧源ＶＤＤ４は、毎フレームごとに正極性及び負極性を交互に有する交流電圧である。このとき、第４電圧源ＶＤＤ４は、第３電圧源ＶＤＤ３と反転された位相を有する。すなわち、第３電圧源ＶＤＤ３は、奇数フレームには負極性を有し、偶数フレームには正極性を有する。
【００８６】
第７ＮＭＯＳトランジスタＴｒ７は、第４電圧源ＶＤＤ４に応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。このため、第７ＮＭＯＳトランジスタＴｒ７のゲート端子は、第４電圧源ＶＤＤ４を伝送する電源ラインに接続され、ソース端子は第２ノードＱＢ１に接続され、ドレイン端子は第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００８７】
第８ＮＭＯＳトランジスタＴｒ８は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。このため、第８ＮＭＯＳトランジスタＴｒ８のゲート端子は第１ノードＱに接続され、ソース端子は第２ノードＱＢ１に接続され、ドレイン端子は第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００８８】
第９ＮＭＯＳトランジスタＴｒ９は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第９ＮＭＯＳトランジスタＴｒ９のゲート端子は第１ノードＱに接続され、ソース端子は第３ノードＱＢ２に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００８９】
第１０ＮＭＯＳトランジスタＴｒ１０は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第１０ＮＭＯＳトランジスタＴｒ１０のゲート端子は第２ノードＱＢ１に接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００９０】
第１１ＮＭＯＳトランジスタＴｒ１１は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第１１ＮＭＯＳトランジスタＴｒ１１のゲート端子は第３ノードＱＢ２に接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００９１】
第１２ＮＭＯＳトランジスタＴｒ１２は、次々のステージからのスキャンパルスに応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。すなわち、第１２ＮＭＯＳトランジスタＴｒ１２は、第５ステージからの第５スキャンパルスＶｏｕｔ５に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子は、第５ステージの出力部に接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【００９２】
そして、第３ステージＢＳＴ３の出力部７００ｂは、第１３乃至第１５ＮＭＯＳトランジスタＴｒ１３〜Ｔｒ１５で構成される。
【００９３】
第１３ＮＭＯＳトランジスタＴｒ１３は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、クロックパルスをスキャンパルスとしてゲートラインに出力する。また、このスキャンパルスを前々のステージと次のステージに供給する。このため、第１３ＮＭＯＳトランジスタＴｒ１３のゲート端子は、第１ノードＱに接続され、ソース端子は、第３クロックパルスＣＬＫ３を伝送するクロックラインに接続され、ドレイン端子は、第３ゲートライン、第１ステージＢＳＴ１に備えられた第１２ＮＭＯＳのゲート端子、及び第４ステージＢＳＴ４に備えられた第１乃至第３ＮＭＯＳトランジスタＴｒ１〜Ｔｒ３のゲート端子に接続される。
【００９４】
第１４ＮＭＯＳトランジスタＴｒ１４は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第２電圧源ＶＳＳをゲートラインに供給する。すなわち、第１４ＮＭＯＳトランジスタＴｒ１４は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第２電圧源ＶＳＳを第３ゲートラインに供給する。このため、第１４ＮＭＯＳトランジスタＴｒ１４のゲート端子は、第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続され、ソース端子は、第３ゲートライン、第１ステージＢＳＴ１に備えられた第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子、及び第４ステージＢＳＴ４に備えられた第１乃至第３ＮＭＯＳトランジスタＴｒ１〜Ｔｒ３のゲート端子に接続される。
【００９５】
第１５ＮＭＯＳトランジスタＴｒ１５は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第２電圧源ＶＳＳをゲートラインに供給する。すなわち、第１５ＮＭＯＳトランジスタＴｒ１５は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第２電圧源ＶＳＳを第３ゲートラインに供給する。このため、第１５ＮＭＯＳトランジスタＴｒ１５のゲート端子は、第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続され、ソース端子は、第３ゲートライン、第１ステージＢＳＴ１に備えられた第１２ＮＭＯＳのゲート端子、及び第４ステージＢＳＴ４に備えられた第１乃至第３ＮＭＯＳトランジスタＴｒ１〜Ｔｒ３のゲート端子に接続される。
【００９６】
第１及び第２ステージＢＳＴ１、ＢＳＴ２、第４乃至第ｎステージＢＳＴ４〜ＢＳＴｎ、そして第１及び第２ダミーステージＢＳＴｎ＋１、ＢＳＴｎ＋２も、上述した第３ステージＢＳＴ３と同じ構成を有する。
【００９７】
ただし、第１ステージＢＳＴ１の前にはステージが存在しないため、第１ステージＢＳＴ１に備えられた第１乃至第３ＮＭＯＳトランジスタＴｒ１〜Ｔｒ３は、タイミングコントローラからのスタートパルスＳＰを受け取る。すなわち、第１ステージＢＳＴ１の第１ＮＭＯＳトランジスタＴｒ１は、タイミングコントローラからのスタートパルスＳＰに応答して、第１ステージＢＳＴ１の第１ノードＱを第１電圧源ＶＤＤで充電させる。
【００９８】
そして、第２ＮＭＯＳトランジスタＴｒ２は、タイミングコントローラからのスタートパルスＳＰに応答して、第１ステージＢＳＴ１の第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。そして、第３ＮＭＯＳトランジスタＴｒ３は、タイミングコントローラからのスタートパルスＳＰに応答して、第１ステージＢＳＴ１の第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。
【００９９】
そして、第１及び第２ステージＢＳＴ１、ＢＳＴ２の前々にはステージが存在しない。したがって、第１ステージＢＳＴ１は、第１スキャンパルスＶｏｕｔ１を出力し、これを第１ゲートライン及び第２ステージＢＳＴ２に供給する。これと同様に、第２ステージＢＳＴ２は、第２スキャンパルスＶｏｕｔ２を出力し、これを第２ゲートライン及び第３ステージＢＳＴ３に供給する。
【０１００】
そして、第２ダミーステージＢＳＴｎ＋２の次のステージにはステージが存在しない。したがって、第２ダミーステージＢＳＴｎ＋２の第１３ＮＭＯＳトランジスタＴｒ１３のソース端子、第１４ＮＭＯＳトランジスタＴｒ１４のドレイン端子、及び第１５ＮＭＯＳトランジスタＴｒ１５のドレイン端子は、第ｎステージＢＳＴｎの第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に接続される。
【０１０１】
第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２も、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２と同じ回路構成を有する。
【０１０２】
このように構成された本発明の実施の形態によるシフトレジスタの動作を説明すると次の通りである。ここで、第１シフトレジスタ３０１ａの動作と第２シフトレジスタ３０１ｂの動作は互いに同一なので、第１シフトレジスタ３０１ａの動作についてのみ説明する。
【０１０３】
図８は、図７の回路構成を有する第１シフトレジスタの第１乃至第３ステージを示す図である。
【０１０４】
ここで、第１フレームの間に第３電圧源ＶＤＤ３が正極性の電圧に維持され、第４電圧源ＶＤＤ４が負極性の電圧に維持されると仮定し、第２フレームの間に第３電圧源ＶＤＤ３が負極性の電圧に維持され、第４電圧源ＶＤＤ４が正極性の電圧に維持されると仮定する。すなわち、奇数番目のフレームの間に、第３電圧源ＶＤＤ３が正極性に維持され、第４電圧源ＶＤＤ４が負極性に維持されると仮定し、偶数番目のフレームの間に、第３電圧源ＶＤＤ３が負極性に維持され、第４電圧源ＶＤＤ４が正極性に維持されると仮定する。
【０１０５】
まず、スタートパルスＳＰは、第１ＮＭＯＳトランジスタＴｒ１のゲート端子、第２ＮＭＯＳトランジスタＴｒ２のゲート端子、及び第３ＮＭＯＳトランジスタＴｒ３のゲート端子に印加され、第１、第２及び第３ＮＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３をターンオンさせる。
【０１０６】
こうなると、ターンオンされた第１ＮＭＯＳトランジスタＴｒ１を介して第１電圧源ＶＤＤが第１ノードＱに供給される。このとき、第１ノードＱが第１電圧源ＶＤＤで充電されることによって、第１ノードＱにゲート端子が接続された第８、第９及び第１３ＮＭＯＳトランジスタＴｒ８、Ｔｒ９、Ｔｒ１３が同時にターンオンされる。ここで、ターンオンされた第８ＮＭＯＳトランジスタＴｒ８及び第２ＮＭＯＳトランジスタＴｒ２を介して第２電圧源ＶＳＳが第２ノードＱＢ１に供給される。したがって、第２ノードＱＢ１は放電状態に維持され、この第２ノードＱＢ１にゲート端子が接続された第１０及び第１４ＮＭＯＳトランジスタＴｒ１０、Ｔｒ１４がターンオフされる。
【０１０７】
そして、ターンオンされた第３及び第９ＮＭＯＳトランジスタＴｒ３、Ｔｒ９を介して第２電圧源ＶＳＳが第３ノードＱＢ２に供給される。このとき、第３ノードＱＢ２が第２電圧源ＶＳＳで放電されることによって、第３ノードＱＢ２にゲート端子が接続された第１１及び第１５ＮＭＯＳトランジスタＴｒ１１、Ｔｒ１５はターンオフされる。
【０１０８】
また、第４ＮＭＯＳトランジスタＴｒ４は、自分のゲート端子に第３電圧源ＶＤＤ３が印加されることによってターンオンされる。第３電圧源ＶＤＤ３は、第１フレームの間に常に正極性状態を維持するので、第４ＮＭＯＳトランジスタＴｒ４は第１フレームの間に常にターンオン状態を維持する。
【０１０９】
ここで、ターンオンされた第４ＮＭＯＳトランジスタＴｒ４を介して第３電圧源ＶＤＤ３が第２ノードＱＢ１に供給される。その結果、第２ノードＱＢ１には上述した第２電圧源ＶＳＳと第３電圧源ＶＤＤ３が同時に供給される。ところが、第２電圧源ＶＳＳを供給するトランジスタの数が、第３電圧源ＶＤＤ３を供給するトランジスタの数よりも多いため、第２ノードＱＢ１は第２電圧源ＶＳＳに維持される。これによって、第２ノードＱＢ１は放電状態を維持する。したがって、第２ノードＱＢ１にゲート端子が接続された第１０及び第１４ＮＭＯＳトランジスタＴｒ１０、Ｔｒ１４はターンオフされる。
【０１１０】
また、第３電圧源ＶＤＤ３は、第５ＮＭＯＳトランジスタＴｒ５のゲート端子にも供給される。したがって、第５ＮＭＯＳトランジスタＴｒ５も第１フレームの間に常にターンオン状態を維持する。このターンオンされた第５ＮＭＯＳトランジスタＴｒ５を介して第２電圧源ＶＳＳが第３ノードＱＢ２に供給される。その結果、第３ノードＱＢ２は、第３、第５及び第９ＮＭＯＳトランジスタＴｒ３、Ｔｒ５、Ｔｒ９によって放電状態を維持するようになる。したがって、第３ノードＱＢ２にゲート端が接続された第１１及び第１５ＮＭＯＳトランジスタＴｒ１１、Ｔｒ１５はターンオフされる。
【０１１１】
また、第６ＮＭＯＳトランジスタＴｒ６は、自分のゲート端子に印加された第４電圧源ＶＤＤ４によってターンオフされる。ここで、第４電圧源ＶＤＤ４は第１フレームの間に負極性に維持されるので、第６ＮＭＯＳトランジスタＴｒ６は第１フレームの間に常にターンオフ状態を維持する。
【０１１２】
また、第４電圧源ＶＤＤ４は、第７ＮＭＯＳトランジスタＴｒ７のゲート端子にも印加されるので、第１フレームの間に第７ＮＭＯＳトランジスタＴｒ７は常にターンオフ状態を維持する。
【０１１３】
このようにスタートパルスＳＰによって第１ステージＢＳＴ１の第１ノードＱが第１電圧源ＶＤＤで充電され、第２及び第３ノードＱＢ１、ＱＢ２が第２電圧源ＶＳＳで放電されることによって、第１ステージＢＳＴ１がイネーブルされる。
【０１１４】
この状態で、第１ステージＢＳＴ１の第１３ＮＭＯＳトランジスタＴｒ１３に第１クロックパルスＣＬＫ１が供給されると、第１３ＮＭＯＳトランジスタＴｒ１３は第１クロックパルスＣＬＫ１を第１スキャンパルスＶｏｕｔ１として出力する。このとき、第１クロックパルスＣＬＫ１とスタートパルスＳＰは重なって出力されるので、第１スキャンパルスＶｏｕｔ１は、スタートパルスＳＰに重なって出力される。
【０１１５】
この第１スキャンパルスＶｏｕｔ１は、第１ゲートライン及び第２ステージＢＳＴ２に供給される。すなわち、第１ステージＢＳＴ１からの第１スキャンパルスＶｏｕｔ１は、第２ステージＢＳＴ２の第１、第２及び第３ＮＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３に供給される。これにより、第２ステージＢＳＴ２の第１ノードＱが充電され、第２及び第３ノードＱＢ１、ＱＢ２が放電される。
【０１１６】
すなわち、第２ステージＢＳＴ２は、第１スキャンパルスＶｏｕｔ１によってイネーブルされる。言い換えれば、第１ステージＢＳＴ１がスタートパルスＳＰによってイネーブルされるのと同様に、第２ステージＢＳＴ２は第１スキャンパルスＶｏｕｔ１によってイネーブルされる。この状態で、第２ステージＢＳＴ２の第１３ＮＭＯＳトランジスタＴｒ１３に第２クロックパルスＣＬＫ２が供給されると、第１３ＮＭＯＳトランジスタＴｒ１３は、第２クロックパルスＣＬＫ２を第２スキャンパルスＶｏｕｔ２として出力する。このとき、第２クロックパルスＣＬＫ２は第１クロックパルスＣＬＫ１と重なるので、第２スキャンパルスＶｏｕｔ２は第１スキャンパルスＶｏｕｔ１と重なって出力される。
【０１１７】
この第２スキャンパルスＶｏｕｔ２は、第２ゲートライン及び第３ステージＢＳＴ３に供給される。すなわち、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２は、第３ステージＢＳＴ３の第１、第２及び第３ＮＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３に供給される。これにより、第３ステージＢＳＴ３の第１ノードＱが充電され、第２及び第３ノードＱＢ１、ＱＢ２が放電される。
【０１１８】
すなわち、第３ステージＢＳＴ３は第２スキャンパルスＶｏｕｔ２によってイネーブルされる。言い換えれば、第１ステージＢＳＴ１がスタートパルスＳＰによってイネーブルされるのと同様に、第３ステージＢＳＴ３は第２スキャンパルスＶｏｕｔ２によってイネーブルされる。
【０１１９】
この状態で、第３ステージＢＳＴ３の第１３ＮＭＯＳトランジスタＴｒ１３に第３クロックパルスＣＬＫ３が供給されると、第１３ＮＭＯＳトランジスタＴｒ１３は、第３クロックパルスＣＬＫ３を第３スキャンパルスＶｏｕｔ３として出力する。このとき、第３クロックパルスＣＬＫ３は第２クロックパルスＣＬＫ２と重なるので、第３スキャンパルスＶｏｕｔ３は第２スキャンパルスＶｏｕｔ２と重なって出力される。
【０１２０】
この第３スキャンパルスＶｏｕｔ３は、第３ゲートライン及び第４ステージＢＳＴ４に供給される。すなわち、第３ステージＢＳＴ３からの第３スキャンパルスＶｏｕｔ３は第４ステージＢＳＴ４の第１、第２及び第３ＮＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３に供給される。
【０１２１】
これにより、第４ステージＢＳＴ４の第１ノードＱが充電され、第２及び第３ノードＱＢ１、ＱＢ２が放電される。すなわち、第４ステージＢＳＴ４は第３スキャンパルスＶｏｕｔ３によってイネーブルされる。言い換えれば、第１ステージＢＳＴ１がスタートパルスＳＰによってイネーブルされるのと同様に、第４ステージＢＳＴ４は第３スキャンパルスＶｏｕｔ３によってイネーブルされる。
【０１２２】
この状態で、第４ステージＢＳＴ４の第１３ＮＭＯＳトランジスタＴｒ１３に第４クロックパルスＣＬＫ４が供給されると、第１３ＮＭＯＳトランジスタＴｒ１３は第４クロックパルスＣＬＫ４を第４スキャンパルスＶｏｕｔ４として出力する。このとき、第４クロックパルスＣＬＫ４は第３クロックパルスＣＬＫ３と重なるので、第４スキャンパルスＶｏｕｔ４は第３スキャンパルスＶｏｕｔ３と重なって出力される。
【０１２３】
一方、第３ステージＢＳＴ３から出力された第３スキャンパルスＶｏｕｔ３は、第１ステージＢＳＴ１の第１２ＮＭＯＳトランジスタＴｒ１２にも供給される。すなわち、第３スキャンパルスＶｏｕｔ３は、第１ステージＢＳＴ１に備えられた第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に供給される。これにより、第１ステージＢＳＴ１がディセーブルされる。
【０１２４】
具体的に、第３スキャンパルスＶｏｕｔ３は、第１ステージＢＳＴ１に備えられた第１２ＮＭＯＳトランジスタＴｒ１２をターンオンさせる。すると、第２電圧源ＶＳＳが、ターンオンされた第１２ＮＭＯＳトランジスタＴｒ１２を介して第１ステージＢＳＴ１の第１ノードＱに供給される。これにより、第１ステージＢＳＴ１の第１ノードＱが放電される。したがって、第１ステージＢＳＴ１の第１ノードＱに接続された第８、第９及び第１３ＮＭＯＳトランジスタＴｒ８、Ｔｒ９、Ｔｒ１３がターンオフされる。また、このとき、スタートパルスＳＰがローに変化することによってこのロー状態のスタートパルスＳＰが供給される第１ステージＢＳＴ１の第１、第２及び第３ＮＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３がターンオフされる。
【０１２５】
ここで、第１ステージＢＳＴ１の第２及び第８ＮＭＯＳトランジスタＴｒ２、Ｔｒ８がターンオフ状態にあるので、第１ステージＢＳＴ１の第２ノードＱＢ１は、第４ＮＭＯＳトランジスタＴｒ４から供給される第１電圧源ＶＤＤで充電される。したがって、第１ステージＢＳＴ１の第２ノードＱＢ１にゲート端子が接続された第１０及び第１４ＮＭＯＳトランジスタＴｒ１０、Ｔｒ１４ともターンオンされる。このとき、ターンオンされた第１４ＮＭＯＳトランジスタＴｒ１４を介して第２電圧源ＶＳＳが第１ゲートラインに供給される。
【０１２６】
一方、ターンオンされた第１０ＮＭＯＳトランジスタＴｒ１０を介して第２電圧源ＶＳＳが第１ノードＱに供給される。その結果、第１ステージＢＳＴ１の第１ノードＱは、第１０及び第１２ＮＭＯＳトランジスタＴｒ１０、Ｔｒ１２によって放電される。
【０１２７】
このように第３ステージＢＳＴ３からの第３スキャンパルスＶｏｕｔ３によって第１ステージＢＳＴ１の第１ノードＱ及び第３ノードＱＢ２は放電され、第２ノードＱＢ１が充電される。すなわち、第１ステージＢＳＴ１は、第３ステージＢＳＴ３からの第３スキャンパルスＶｏｕｔ３に応答してディセーブルされる。このディセーブルされた第１ステージＢＳＴ１は、自分に備えられた第１４ＮＭＯＳトランジスタＴｒ１４を介して第２電圧源ＶＳＳを出力する。そして、この第２電圧源ＶＳＳを第１ゲートラインに供給する。
【０１２８】
このような方式で、各ステージＢＳＴ１〜ＢＳＴｎ＋２は、前のステージから出力されたスキャンパルスによってイネーブルされる。そして、各ステージＢＳＴ１〜ＢＳＴｎ＋２は次々のステージから出力されたスキャンパルスによってディセーブルされる。
【０１２９】
一方、第２フレームには、第３電圧源ＶＤＤ３が負極性に維持され、第４電圧源ＶＤＤ４が正極性に維持される。これにより、各ステージＢＳＴ１〜ＢＳＴｎ＋２がディセーブルされる時、各ステージＢＳＴ１〜ＢＳＴｎ＋２の第２ノードＱＢ１が放電され、第３ノードＱＢ２が充電される。
【０１３０】
したがって、各ステージＢＳＴ１〜ＢＳＴｎ＋２がディセーブルされる時、第３ノードＱＢ２にゲート端子が接続された第１５ＮＭＯＳトランジスタＴｒ１５を介して第２電圧源ＶＳＳが出力される。このようにフレーム別に第２及び第３ノードＱＢ１、ＱＢ２が交互に充電／放電されることによって、出力部７００ｂに備えられた第１４及び第１５ＮＭＯＳトランジスタＴｒ１４、Ｔｒ１５の劣化が防止される。
【０１３１】
第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２も、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２と同様に動作する。ただし、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎは、各ゲートラインＧＬ１〜ＧＬｎの一側にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを印加し、第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎは、各ゲートラインＧＬ１〜ＧＬｎの他側にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを供給する。
【０１３２】
一方、第１及び第２シフトレジスタ３０１ａ，３０１ｂの各ステージＢＳＴ１〜ＢＳＴｎ＋２は、次のような回路構成を有しても良い。
【０１３３】
図９は、図３の第１シフトレジスタに備えられた第３ステージの他の回路構成図である。
【０１３４】
第３ステージＣＳＴ３のノード制御部９００ａは、第１乃至第２０ＮＭＯＳトランジスタＴｒ１〜Ｔｒ２０で構成される。
【０１３５】
第１ＮＭＯＳトランジスタＴｒ１は、前のステージからのスキャンパルスに応答して、第１ノードＱを第１電圧源ＶＤＤで充電させる。すなわち、第１ＮＭＯＳトランジスタＴｒ１は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第１ノードＱを第１電圧源ＶＤＤで充電させる。このため、第１ＮＭＯＳトランジスタＴｒ１のゲート端子は、第２ステージＢＳＴ２に接続され、ソース端子は、第１電圧源ＶＤＤを伝送する電源ラインに接続され、ドレイン端子は、第１ノードＱに接続される。
【０１３６】
第２ＮＭＯＳトランジスタＴｒ２は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。このため、第２ＮＭＯＳトランジスタＴｒ２のゲート端子は、第１ノードＱに接続され、ソース端子は、第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１３７】
第３ＮＭＯＳトランジスタＴｒ３は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第３ＮＭＯＳトランジスタＴｒ３のゲート端子は、第１ノードＱに接続され、ソース端子は前記第３ノードＱＢ２に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１３８】
第４ＮＭＯＳトランジスタＴｒ４は、フレームごとに異なる極性を有する第３電圧源ＶＤＤ３に応答してターンオンまたはターンオフされ、ターンオン時に第３電圧源ＶＤＤ３を出力する。このため、第４ＮＭＯＳトランジスタＴｒ４のゲート端子は、第３電圧源ＶＤＤ３を伝送する電源ラインに接続され、ソース端子は、第３電圧源ＶＤＤ３を伝送する電源ラインに接続される。
【０１３９】
第５ＮＭＯＳトランジスタＴｒ５は、第４ＮＭＯＳトランジスタＴｒ４から出力された第３電圧源ＶＤＤ３に応答して第２ノードＱＢ１を第３電圧源ＶＤＤ３で充電させる。このため、第５ＮＭＯＳトランジスタＴｒ５のゲート端子は、第４ＮＭＯＳトランジスタＴｒ４のドレイン端子に接続され、ソース端子は、第３電圧源ＶＤＤ３を伝送する電源ラインに接続され、ドレイン端子は第２ノードＱＢ１に接続される。
【０１４０】
第６ＮＭＯＳトランジスタＴｒ６は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第６ＮＭＯＳトランジスタＴｒ６のゲート端子は第２ノードＱＢ１に接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１４１】
第７ＮＭＯＳトランジスタＴｒ７は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第７ＮＭＯＳトランジスタＴｒ７のゲート端子は、第２ノードＱＢ１に接続され、ソース端子は第３ノードＱＢ２に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１４２】
第８ＮＭＯＳトランジスタＴｒ８は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。このため、第８ＮＭＯＳトランジスタＴｒ８のゲート端子は、第１ノードＱに接続され、ソース端子は、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１４３】
第９ＮＭＯＳトランジスタＴｒ９は、前のステージからのスキャンパルスに応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。すなわち、第９ＮＭＯＳトランジスタＴｒ９は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。このため、第９ＮＭＯＳトランジスタＴｒ９のゲート端子は、第２ステージＢＳＴ２に接続され、ソース端子は、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１４４】
第１０ＮＭＯＳトランジスタＴｒ１０は、前のステージからのスキャンパルスに応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。すなわち、第１０ＮＭＯＳトランジスタＴｒ１０は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。このため、第１０ＮＭＯＳトランジスタＴｒ１０のゲート端子は、第２ステージＢＳＴ２に接続され、ソース端子は、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１４５】
第１１ＮＭＯＳトランジスタＴｒ１１は、フレームごとに異なる極性を有する第４電圧源ＶＤＤ４に応答してターンオンまたはターンオフされ、ターンオン時に第４電圧源ＶＤＤ４を出力する。このため、第１１ＮＭＯＳトランジスタＴｒ１１のゲート端子は、第４電圧源ＶＤＤ４を伝送する電源ラインに接続され、ソース端子は、第４電圧源ＶＤＤ４を伝送する電源ラインに接続される。ここで、第４電圧源ＶＤＤ４は、毎フレームごとに第３電圧源ＶＤＤ３に反転された極性を有する。
【０１４６】
第１２ＮＭＯＳトランジスタＴｒ１２は、第１１ＮＭＯＳトランジスタＴｒ１１から出力された第４電圧源ＶＤＤ４に応答して、第３ノードＱＢ２を第４電圧源ＶＤＤ４で充電させる。このため、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子は、第１１ＮＭＯＳトランジスタＴｒ１１のドレイン端子に接続され、ソース端子は、第４電圧源ＶＤＤ４を伝送する電源ラインに接続され、ドレイン端子は第３ノードＱＢ２に接続される。
【０１４７】
第１３ＮＭＯＳトランジスタＴｒ１３は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第１３ＮＭＯＳトランジスタＴｒ１３のゲート端子は、第３ノードＱＢ２に接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１４８】
第１４ＮＭＯＳトランジスタＴｒ１４は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。このため、第１４ＮＭＯＳトランジスタＴｒ１４のゲート端子は、第３ノードＱＢ２に接続され、ソース端子は第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１４９】
第１５ＮＭＯＳトランジスタＴｒ１５は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。このため、第１５ＮＭＯＳトランジスタＴｒ１５のゲート端子は、第１ノードＱに接続され、ソース端子は、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１５０】
第１６ＮＭＯＳトランジスタＴｒ１６は、前のステージからのスキャンパルスに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。すなわち、第１６ＮＭＯＳトランジスタＴｒ１６は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。このため、第１６ＮＭＯＳトランジスタＴｒ１６のゲート端子は、第２ステージＢＳＴ２に接続され、ソース端子は、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１５１】
第１７ＮＭＯＳトランジスタＴｒ１７は、前のステージからのスキャンパルスに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。すなわち、第１７ＮＭＯＳトランジスタＴｒ１７は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。このため、第１７ＮＭＯＳトランジスタＴｒ１７のゲート端子は、第２ステージＢＳＴ２に接続され、ソース端子は、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１５２】
第１８ＮＭＯＳトランジスタＴｒ１８は、前のステージからのスキャンパルスに応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。すなわち、第１８ＮＭＯＳトランジスタＴｒ１８は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。これのため、第１８ＮＭＯＳトランジスタＴｒ１８のゲート端子は、第２ステージＢＳＴ２に接続され、ソース端子は第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１５３】
第１９ＮＭＯＳトランジスタＴｒ１９は、前のステージからのスキャンパルスに応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。すなわち、第１９ＮＭＯＳトランジスタＴｒ１９は、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第１９ＮＭＯＳトランジスタＴｒ１９のゲート端子は第２ステージＢＳＴ２に接続され、ソース端子は第３ノードＱＢ２に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１５４】
第２０ＮＭＯＳトランジスタＴｒ２０は、次々のステージからのスキャンパルスに応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。すなわち、第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子は、第５ステージからの第５スキャンパルスＶｏｕｔ５に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子は第５ステージに接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０１５５】
そして、第３ステージＢＳＴ３の出力部９００ｂは、第２１乃至２３ＮＭＯＳトランジスタＴｒ２１〜Ｔｒ２３で構成される。
【０１５６】
第２１ＮＭＯＳトランジスタＴｒ２１は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第３クロックパルスＣＬＫ３をスキャンパルスとしてゲートラインに出力する。そして、この第３スキャンパルスＶｏｕｔ３を前々のステージと次のステージの両方に供給する。このため、第２１ＮＭＯＳトランジスタＴｒ２１のゲート端子は、第１ノードＱに接続され、ソース端子は、第３クロックパルスＣＬＫ３を伝送するクロックラインに接続され、ドレイン端子は、第３ゲートライン、第１ステージＢＳＴ１に備えられた第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子、及び第４ステージＢＳＴ４に備えられた第１、第９、第１０、第１６、第１７、第１８、及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９のゲート端子に接続される。
【０１５７】
第２２ＮＭＯＳトランジスタＴｒ２２は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第２電圧源ＶＳＳをゲートラインに供給する。すなわち、第１４ＮＭＯＳトランジスタＴｒ１４は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第２電圧源ＶＳＳを第３ゲートラインに供給する。このため、第２２ＮＭＯＳトランジスタＴｒ２２のゲート端子は、第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続され、ソース端子は、第３ゲートライン、第１ステージＢＳＴ１に備えられた第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子、及び第４ステージＢＳＴ４に備えられた第１、第９、第１０、第１６、第１７、第１８、及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９のゲート端子に接続される。
【０１５８】
第２３ＮＭＯＳトランジスタＴｒ２３は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第２電圧源ＶＳＳをゲートラインに供給する。すなわち、第２３ＮＭＯＳトランジスタＴｒ２３は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第２電圧源ＶＳＳを第３ゲートラインに供給する。このため、第２３ＮＭＯＳトランジスタＴｒ２３のゲート端子は、第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続され、ソース端子は、第３ゲートライン、第１ステージＢＳＴ１に備えられた第２０ＮＭＯＳのゲート端子、及び第４ステージＢＳＴ４に備えられた第１、第９、第１０、第１６、第１７、第１８、及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９のゲート端子に接続される。
【０１５９】
第１及び第２ステージＢＳＴ１、ＢＳＴ２、第４乃至第ｎステージＢＳＴ４〜ＢＳＴｎ、第１及び第２ダミーステージＢＳＴｎ＋１、ＢＳＴｎ＋２も、上述した第２ステージＢＳＴ２と同じ構成を有する。
【０１６０】
ただし、第１ステージＢＳＴ１の前にはステージが存在しないので、第１ステージＢＳＴ１に備えられた第１、第９、第１０、第１６、第１７、第１８、及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９には、タイミングコントローラからのスタートパルスＳＰが供給される。すなわち、第１ステージＢＳＴ１の第１ＮＭＯＳトランジスタＴｒ１は、タイミングコントローラからのスタートパルスＳＰに応答して、第１ノードＱを第１電圧源ＶＤＤで充電させる。
【０１６１】
また、第１ステージＢＳＴ１の第９ＮＭＯＳトランジスタＴｒ９は、タイミングコントローラからのスタートパルスＳＰに応答して、第１ステージＢＳＴ１の第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。
【０１６２】
また、第１ステージＢＳＴ１の第１０ＮＭＯＳトランジスタＴｒ１０は、タイミングコントローラからのスタートパルスに応答して、第４ＮＭＯＳトランジスタＴｒ４のゲート端子に第２電圧源ＶＳＳを供給することによって、第４ＮＭＯＳトランジスタＴｒ４をターンオフさせる。
【０１６３】
また、第１ステージＢＳＴ１の第１６ＮＭＯＳトランジスタＴｒ１６は、タイミングコントローラからのスタートパルスに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。
【０１６４】
また、第１ステージＢＳＴ１の第１７ＮＭＯＳトランジスタＴｒ１７は、タイミングコントローラからのスタートパルスに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。
【０１６５】
また、第１ステージＢＳＴ１の第１８ＮＭＯＳトランジスタＴｒ１８は、タイミングコントローラからのスタートパルスＳＰに応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。
【０１６６】
また、第１ステージＢＳＴ１の第１９ＮＭＯＳトランジスタＴｒ１９は、タイミングコントローラからのスタートパルスＳＰに応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。
【０１６７】
そして、第１及び第２ステージＢＳＴ１、ＢＳＴ２の前々にはステージが存在しない。したがって、第１ステージＢＳＴ１は第１スキャンパルスＶｏｕｔ１を出力し、これを第１ゲートライン及び第２ステージＢＳＴ２に供給する。これと同様に、第２ステージＢＳＴ２は、第２スキャンパルスＶｏｕｔ２を出力し、これを第２ゲートライン及び第３ステージＢＳＴ３に供給する。
【０１６８】
そして、第２ダミーステージＢＳＴｎ＋２の次はステージが存在しない。したがって、第２ダミーステージＢＳＴｎ＋２の第２１ＮＭＯＳトランジスタＴｒ２１のソース端子、第２２ＮＭＯＳトランジスタＴｒ２２のドレイン端子、及び第２３ＮＭＯＳトランジスタＴｒ２３のドレイン端子は、第ｎステージＢＳＴｎの第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子に接続される。
【０１６９】
第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２も、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２と同じ回路構成を有する。
【０１７０】
このように構成された本発明の第１の実施の形態によるシフトレジスタの動作について説明すると、次の通りである。
【０１７１】
図１０Ａ及び図１０Ｂは、図９の回路構成を有する第１シフトレジスタの第１乃至第３ステージを示す図である。
【０１７２】
ここで、第１フレームの間に第３電圧源ＶＤＤ３が正極性の電圧に維持され、第４電圧源ＶＤＤ４が負極性の電圧に維持されると仮定し、第２フレームの間に第３電圧源ＶＤＤ３が負極性の電圧に維持され、第４電圧源ＶＤＤ４が正極性の電圧に維持されると仮定する。すなわち、奇数番目のフレームの間に、第３電圧源ＶＤＤ３が正極性に維持され、第４電圧源ＶＤＤ４が負極性に維持されると仮定し、偶数番目のフレームの間に、第３電圧源ＶＤＤ３が負極性に維持され、第４電圧源ＶＤＤ４が正極性に維持されると仮定する。
【０１７３】
まず、スタートパルスＳＰが第１ＮＭＯＳトランジスタＴｒ１のゲート端子、第９ＮＭＯＳトランジスタＴｒ９のゲート端子、第１０ＮＭＯＳトランジスタＴｒ１０のゲート端子、第１６ＮＭＯＳトランジスタＴｒ１６のゲート端子、第１７ＮＭＯＳトランジスタＴｒ１７のゲート端子、第１８ＮＭＯＳトランジスタＴｒ１８のゲート端子、及び第１９ＮＭＯＳトランジスタＴｒ１９のゲート端子に印加されて、第１、第９、第１０、第１６、第１７、第１８、及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９をターンオンさせる。
【０１７４】
ここで、ターンオンされた第１ＮＭＯＳトランジスタＴｒ１を介して第１電圧源ＶＤＤが第１ノードＱに供給される。このとき、第１ノードＱが第１電圧源ＶＤＤで充電されることによって、第１ノードＱにゲート端子が接続された第２、第３、第８、第１５、及び第２１ＮＭＯＳトランジスタＴｒ２、Ｔｒ３、Ｔｒ８、Ｔｒ１５、Ｔｒ２１がターンオンされる。
【０１７５】
そして、ターンオンされた第２及び第８ＮＭＯＳトランジスタＴｒ２、Ｔｒ８を介して第２電圧源ＶＳＳが第２ノードＱＢ１に供給される。これにより、第２ノードＱＢ１が放電され、第２ノードＱＢ１にゲート端子が接続された第６、第７、及び第２２ＮＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ２２がターンオフされる。
【０１７６】
また、ターンオンされた第３及び第１９ＮＭＯＳトランジスタＴｒ３、Ｔｒ１９を介して第２電圧源ＶＳＳが第３ノードＱＢ２に供給される。これにより、第３ノードＱＢ２が放電され、第３ノードＱＢ２にゲート端子が接続された第１３、第１４及び第２３ＮＭＯＳトランジスタＴｒ１３、Ｔｒ１４、Ｔｒ２３がターンオフされる。
【０１７７】
そして、ターンオンされた第８、第９及び第１０ＮＭＯＳトランジスタＴｒ８、Ｔｒ９、Ｔｒ１０を介して第２電圧源ＶＳＳが第５ＮＭＯＳトランジスタＴｒ５のゲート端子に供給される。また、正極性の第３電圧源ＶＤＤ３によって１フレームの間に常にターンオン状態を維持する第４ＮＭＯＳトランジスタＴｒ４を介して、第３電圧源ＶＤＤ３が第５ＮＭＯＳトランジスタＴｒ５のゲート端子に供給される。したがって、第５ＮＭＯＳトランジスタＴｒ５のゲート端子には第２電圧源ＶＳＳと第３電圧源ＶＤＤ３が供給される。このとき、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給するトランジスタの数が、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第３電圧源ＶＤＤ３を供給するトランジスタの数よりも多いので、第５ＮＭＯＳトランジスタＴｒ５のゲート端子には第２電圧源ＶＳＳが維持される。したがって、第５ＮＭＯＳトランジスタＴｒ５はターンオフされる。
【０１７８】
そして、ターンオンされた第１５、第１６及び第１７ＮＭＯＳトランジスタＴｒ１５、Ｔｒ１６、Ｔｒ１７を介して第２電圧源ＶＳＳが第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に供給される。したがって、第１２ＮＭＯＳトランジスタＴｒ１２はターンオフされる。一方、第１１ＮＭＯＳトランジスタＴｒ１１は負極性の第４電圧源ＶＤＤ４によって１フレームの間に常にターンオフ状態を維持する。
【０１７９】
このように第１ステージＢＳＴ１の第１ノードＱが第１電圧源ＶＤＤで充電され、第２及び第３ノードＱＢ１、ＱＢ２が第２電圧源ＶＳＳで放電されることによって、第１ステージＢＳＴ１がイネーブルされる。
【０１８０】
この状態で、第１ステージＢＳＴ１の第２１ＮＭＯＳトランジスタＴｒ２１に第１クロックパルスＣＬＫ１が供給されると、第２１ＮＭＯＳトランジスタＴｒ２１は、第１クロックパルスＣＬＫ１を第１スキャンパルスＶｏｕｔ１として出力する。このとき、第１クロックパルスＣＬＫ１とスタートパルスＳＰは重なって出力されるので、第１スキャンパルスＶｏｕｔ１はスタートパルスＳＰと重なって出力される。
【０１８１】
この第１スキャンパルスＶｏｕｔ１は、第１ゲートライン及び第２ステージＢＳＴ２に供給される。すなわち、第１ステージＢＳＴ１からの第１スキャンパルスＶｏｕｔ１は、第２ステージＢＳＴ２の第１、第９、第１０、第１６、第１７、第１８及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９に供給される。これにより、第２ステージＢＳＴ２の第１ノードＱが充電され、第２及び第３ノードＱＢ１、ＱＢ２が放電される。すなわち、第２ステージＢＳＴ２は第１スキャンパルスＶｏｕｔ１によってイネーブルされる。言い換えれば、第１ステージＢＳＴ１がスタートパルスＳＰによってイネーブルされるのと同様に、第２ステージＢＳＴ２は第１スキャンパルスＶｏｕｔ１によってイネーブルされる。この状態で、第２ステージＢＳＴ２の第２１ＮＭＯＳトランジスタＴｒ２１に第２クロックパルスＣＬＫ２が供給されると、第２１ＮＭＯＳトランジスタＴｒ２１は、第２クロックパルスＣＬＫ２を第２スキャンパルスＶｏｕｔ２として出力する。このとき、第２クロックパルスＣＬＫ２は第１クロックパルスＣＬＫ１と重なるので、第２スキャンパルスＶｏｕｔ２は第１スキャンパルスＶｏｕｔ１と重なって出力される。
【０１８２】
この第２スキャンパルスＶｏｕｔ２は、第２ゲートライン及び第３ステージＢＳＴ３に供給される。すなわち、第２ステージＢＳＴ２からの第２スキャンパルスＶｏｕｔ２は、第３ステージＢＳＴ３の第１、第９、第１０、第１６、第１７、第１８及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９に供給される。これにより、第３ステージＢＳＴ３の第１ノードＱが充電され、第２及び第３ノードＱＢ１、ＱＢ２が放電される。すなわち、第３ステージＢＳＴ３は第２スキャンパルスＶｏｕｔ２によってイネーブルされる。言い換えれば、第１ステージＢＳＴ１がスタートパルスＳＰによってイネーブルされるのと同様に、第３ステージＢＳＴ３は第２スキャンパルスＶｏｕｔ２によってイネーブルされる。
【０１８３】
この状態で、第３ステージＢＳＴ３の第２１ＮＭＯＳトランジスタＴｒ２１に第３クロックパルスＣＬＫ３が供給されると、第２１ＮＭＯＳトランジスタＴｒ２１は、第３クロックパルスＣＬＫ３を第３スキャンパルスＶｏｕｔ３として出力する。このとき、第３クロックパルスＣＬＫ３は第２クロックパルスＣＬＫ２と重なるので、第３スキャンパルスＶｏｕｔ３は第２スキャンパルスＶｏｕｔ２と重なって出力される。
【０１８４】
この第３スキャンパルスＶｏｕｔ３は、第３ゲートライン及び第４ステージＢＳＴ４に供給される。すなわち、第３ステージＢＳＴ３からの第３スキャンパルスＶｏｕｔ３は第４ステージＢＳＴ４の第１、第９、第１０、第１６、第１７、第１８及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９に供給される。これにより、第４ステージＢＳＴ４の第１ノードＱが充電され、第２及び第３ノードＱＢ１、ＱＢ２が放電される。すなわち、第４ステージＢＳＴ４は第３スキャンパルスＶｏｕｔ３によってイネーブルされる。言い換えれば、第１ステージＢＳＴ１がスタートパルスＳＰによってイネーブルされるのと同様に、第４ステージＢＳＴ４は第３スキャンパルスＶｏｕｔ３によってイネーブルされる。
【０１８５】
この状態で、第４ステージＢＳＴ４の第２１ＮＭＯＳトランジスタＴｒ２１に第４クロックパルスＣＬＫ４が供給されると、第２１ＮＭＯＳトランジスタＴｒ２１は、第４クロックパルスＣＬＫ４を第４スキャンパルスＶｏｕｔ４として出力する。このとき、第４クロックパルスＣＬＫ４は第３クロックパルスＣＬＫ３と重なるので、第４スキャンパルスＶｏｕｔ４は第３スキャンパルスＶｏｕｔ３と重なって出力される。
【０１８６】
一方、第３ステージＢＳＴ３から出力された第３スキャンパルスＶｏｕｔ３は、第１ステージＢＳＴ１の第２０ＮＭＯＳトランジスタＴｒ２０にも供給される。すなわち、第３スキャンパルスＶｏｕｔ３は、第１ステージＢＳＴ１に備えられた第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子に供給される。これにより、第１ステージＢＳＴ１がディセーブルされる。
【０１８７】
具体的に、第３スキャンパルスＶｏｕｔ３は、第１ステージＢＳＴ１に備えられた第２０ＮＭＯＳトランジスタＴｒ２０をターンオンさせる。すると、第２電圧源ＶＳＳが、ターンオンされた第２０ＮＭＯＳトランジスタＴｒ２０を介して第１ステージＢＳＴ１の第１ノードＱに供給される。これにより、第１ステージＢＳＴ１の第１ノードＱが放電される。したがって、第１ステージＢＳＴ１の第１ノードＱに接続された第２、第３、第８、第１５及び第２１ＮＭＯＳトランジスタＴｒ２、Ｔｒ３、Ｔｒ８、Ｔｒ１５、Ｔｒ２１がターンオフされる。また、このとき、スタートパルスＳＰがローに変化することによって、ロー状態のスタートパルスＳＰの供給される第１ステージＢＳＴ１の第１、第９、第１０、第１６、第１７、第１８及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９がターンオフされる。
【０１８８】
ここで、第１ステージＢＳＴ１の第９及び第１０ＮＭＯＳトランジスタＴｒ９、Ｔｒ１０はターンオフされることによって、第１ステージＢＳＴ１の第５ＮＭＯＳトランジスタＴｒ５のゲート端子にはそれ以上第２電圧源ＶＳＳが供給されなくなる。その代わりに、第１ステージＢＳＴ１の第５ＮＭＯＳトランジスタＴｒ５のゲート端子には、第４ＮＭＯＳトランジスタＴｒ４を介して第３電圧源ＶＤＤ３が供給される。その結果、第５ＮＭＯＳトランジスタＴｒ５は、第３電圧源ＶＤＤ３によってターンオンされる。このターンオンされた第５ＮＭＯＳトランジスタＴｒ５を介して第３電圧源ＶＤＤ３が第１ステージＢＳＴ１の第２ノードＱＢ１に供給される。これにより、第１ステージＢＳＴ１の第２ノードＱＢ１が充電され、第１ステージＢＳＴ１の第２ノードＱＢ１にゲート端子が接続された第６、第７及び第２２ＮＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ２２がターンオンされる。
【０１８９】
一方、ターンオンされた第６ＮＭＯＳトランジスタＴｒ６を介して第２電圧源ＶＳＳが第１ステージＢＳＴ１の第１ノードＱに供給される。これにより、第１ステージＢＳＴ１の第１ノードＱの放電速度がより速くなる。そして、ターンオンされた第７ＮＭＯＳトランジスタＴｒ７を介して第２電圧源ＶＳＳが第１ステージＢＳＴ１の第３ノードＱＢ２に供給される。これにより、第３ノードＱＢ２が放電され、第３ノードＱＢ２にゲート端子が接続された第１３、第１４及び第２３ＮＭＯＳトランジスタＴｒ１３、Ｔｒ１４、Ｔｒ２３がターンオフされる。
【０１９０】
このように第３ステージＢＳＴ３からの第３スキャンパルスＶｏｕｔ３によって第１ステージＢＳＴ１の第１ノードＱ及び第３ノードＱＢ２は放電され、第２ノードＱＢ１が充電される。すなわち、第１ステージＢＳＴ１は、第３ステージＢＳＴ３からの第３スキャンパルスＶｏｕｔ３に応答して、ディセーブルされる。このディセーブルされた第１ステージＢＳＴ１は、自分に備えられた第２２ＮＭＯＳトランジスタＴｒ２２を介して第２電圧源ＶＳＳを出力する。そして、この第２電圧源ＶＳＳを第１ゲートラインに供給する。
【０１９１】
このような方式で、各ステージＢＳＴ１〜ＢＳＴｎ＋２は、前のステージから出力されたスキャンパルスによってイネーブルされる。そして、各ステージＢＳＴ１〜ＢＳＴｎ＋２は、次々のステージからのスキャンパルスによってディセーブルされる。
【０１９２】
一方、第２フレームには、第３電圧源ＶＤＤ３が負極性に維持され、第４電圧源ＶＤＤ４が正極性に維持される。これにより、各ステージＢＳＴ１〜ＢＳＴｎ＋２がディセーブルされる時、各ステージＢＳＴ１〜ＢＳＴｎ＋２の第２ノードＱＢ１が放電され、第３ノードＱＢ２が充電される。したがって、各ステージＢＳＴ１〜ＢＳＴｎ＋２がディセーブルされる時、第３ノードＱＢ２にゲート端子が接続された第２３ＮＭＯＳトランジスタＴｒ２３を介して第２電圧源ＶＳＳが出力される。このようにフレーム別に第２及び第３ノードＱＢ１、ＱＢ２がに交互に充電／放電されることで、出力部９００ｂに備えられた第２２及び第２３ＮＭＯＳトランジスタＴｒ２２、Ｔｒ２３の劣化が防止される。
【０１９３】
第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２も、前記第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２と同様に動作する。ただし、第１シフトレジスタ３０１ａに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２は、各ゲートラインＧＬ１〜ＧＬｎの一側にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを印加し、第２シフトレジスタ３０１ｂに備えられた各ステージＢＳＴ１〜ＢＳＴｎ＋２は、各ゲートラインＧＬ１〜ＧＬｎの他側にスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎを供給する。
【０１９４】
以下、本発明の第２の実施の形態によるシフトレジスタについて詳細に説明する。
【０１９５】
図１１は、本発明の第２の実施の形態によるシフトレジスタを示す図である。
本発明の第２の実施の形態によるシフトレジスタは、図１１に示すように、第１シフトレジスタ１１０ａと第２シフトレジスタ１１０ｂとで構成される。
【０１９６】
ここで、第１シフトレジスタ１１０ａは互いに従属的に接続されたｎ個のステージＣＳＴ１〜ＣＳＴｎ、そして第１及び第２ダミーステージＣＳＴｎ＋１、ＣＳＴｎ＋２で構成される。ここで、各ステージＣＳＴ１〜ＣＳＴｎ＋２は、スキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋２を二つずつ出力する。すなわち、各ステージＣＳＴ１〜ＣＳＴｎ＋２は二つのスキャンパルスを1対として同時に出力し、また、各ステージＣＳＴ１〜ＣＳＴｎ＋２は1対のスキャンパルスを順に出力する。このとき、第１及び第２ダミーステージＣＳＴｎ＋１、ＣＳＴｎ＋２以外のステージＣＳＴ１〜ＣＳＴｎから出力されたスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎは、液晶パネル３００のゲートラインＧＬ１〜ＧＬｎに順に供給されて、ゲートラインＧＬ１〜ＧＬｎを順にスキャニングするようになる。
【０１９７】
すなわち、まず、第１ステージＣＳＴ１が二つの第１スキャンパルスＶｏｕｔ１を同時に出力し、続いて第２ステージＣＳＴ２が二つの第２スキャンパルスＶｏｕｔ２を同時に出力し、続いて第３ステージＣＳＴ３が二つの第３スキャンパルスＶｏｕｔ３を同時に出力する。このような方式で、最後には第ｎステージＣＳＴｎが二つの第ｎスキャンパルスＶｏｕｔｎを同時に出力する。
【０１９８】
一方、第ｎステージＣＳＴｎが二つの第ｎスキャンパルスＶｏｕｔnを同時に出力した後、第１ダミーステージＣＳＴｎ＋１が第ｎ＋１スキャンパルスＶｏｕｔｎ＋１を出力するが、このとき、第１ダミーステージＣＳＴｎ＋１から出力された第ｎ＋１スキャンパルスＶｏｕｔｎ＋１はゲートラインには供給されず、第ｎ−１ステージＣＳＴｎ−１にのみ供給される。
【０１９９】
そして、第１ダミーステージＣＳＴｎ＋１が二つの第ｎ＋１スキャンパルスＶｏｕｔｎ＋１を同時に出力した後、第２ダミーステージＣＳＴｎ＋２が第ｎ＋２スキャンパルスＶｏｕｔｎ＋２を出力するが、このとき、第２ダミーステージＣＳＴｎ＋２から出力された第ｎ＋２スキャンパルスＶｏｕｔｎ＋１はゲートラインには供給されず、第ｎステージＣＳＴｎにのみ供給される。
【０２００】
また、第１シフトレジスタ１１０ａに備えられた各ステージＣＳＴ１〜ＣＳＴｎ＋２から出力されるスキャンパルスＶｏｕｔ１〜Ｖｏｕｔｎ＋２は互いに所定区間重なって出力される。ここで、一つのステージは二つの出力端子（以下、‘第１及び第２出力端子’という。）を有し、第１及び第２出力端子を介して同時に二つのスキャンパルスを出力する。
【０２０１】
言い換えれば、一つのステージは第１出力端子を介してスキャンパルスを出力すると同時に、第２出力端子を介してスキャンパルスを出力する。したがって、各ステージＣＳＴ１〜ＣＳＴｎ＋２からは二つのスキャンパルスが同時に出力される。このとき、各ステージＣＳＴ１〜ＣＳＴｎ＋２の各第１出力端子を介して出力されるスキャンパルスは、互いに所定幅重なる。もちろん、各ステージＣＳＴ１〜ＣＳＴｎ＋２の各第２出力端子を介して出力されるスキャンパルスも、互いに所定幅重なる。例えば、第１ステージＣＳＴ１から出力された二つの第１スキャンパルスＶｏｕｔ１は、第２ステージＣＳＴ２から出力された二つの第２スキャンパルスＶｏｕｔ２と互いに所定幅重なる。
【０２０２】
ここで、第１シフトレジスタ１１０ａに備えられた各ステージＣＳＴ１〜ＣＳＴｎ＋２は、二つのスキャンパルスのうち一つを自分に該当するゲートラインに供給し、残りの一つを次のステージと前々のステージに供給する。例えば、第３ステージＣＳＴ３は、二つの第３スキャンパルスＶｏｕｔ３を出力し、一つの第３スキャンパルスＶｏｕｔ３を第３ゲートラインに供給し、残り一つの第３スキャンパルスＶｏｕｔ３を第４ステージＣＳＴ４と第１ステージＣＳＴ１に供給する。一方、第２ダミーステージＣＳＴｎ＋２は、二つのスキャンパルスを出力しても良く、一つのスキャンパルスを出力しても良い。
【０２０３】
一方、このように構成された第１シフトレジスタ１１０ａの全体ステージＣＳＴ１〜ＣＳＴｎ＋２には、第１乃至第４電圧源ＶＤＤ、ＶＳＳ、ＶＤＤ３、ＶＤＤ４、そして互いに順次的な位相差をもって循環する第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち一つのクロックパルスが印加される。ここで、第１電圧源ＶＤＤは正極性の直流電圧源を表し、第２電圧源ＶＳＳは負極性の電圧源を表す。そして、第３電圧源ＶＤＤ３及び第４電圧源ＶＤＤ４は、フレーム別に反転された極性を有する交流電圧源である。ここで、第３電圧源ＶＤＤ３は、第４電圧源ＶＤＤ４に反転された位相を有する。すなわち、同一フレーム内において第３電圧源ＶＤＤ３と第４電圧源ＶＤＤ４が相異なる極性を示す。
【０２０４】
一方、上述したように、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４は互いに１パルス幅ずつ位相遅延されて出力される。すなわち、第２クロックパルスＣＬＫ２は、第１クロックパルスＣＬＫ１よりも１パルス幅だけ位相遅延されて出力され、第３クロックパルスＣＬＫ３は、第２クロックパルスＣＬＫ２よりも１パルス幅だけ位相遅延されて出力され、第４クロックパルスＣＬＫ４は、第３クロックパルスＣＬＫ３よりも１パルス幅だけ位相遅延されて出力され、第１クロックパルスＣＬＫ１は、第４クロックパルスＣＬＫ４よりも１パルス幅だけ位相遅延されて出力される。
【０２０５】
このとき、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４は順に出力され、また、循環しつつ出力される。すなわち、第１クロックパルスＣＬＫ１から第４クロックパルスＣＬＫ４まで順に出力された後、再び第１クロックパルスＣＬＫ１から第４クロックパルスＣＬＫ４まで順に出力される。したがって、第１クロックパルスＣＬＫ１は、第４クロックパルスＣＬＫ４及び第２クロックパルスＣＬＫ２間に該当する期間で出力される。ここで、第４クロックパルスＣＬＫ４とスタートパルスＳＰを互いに同期させて出力しても良い。このときには、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち第４クロックパルスＣＬＫ４が最初に出力される。
【０２０６】
一方、本発明による第１シフトレジスタ１１０ａは、二つ以上のクロックパルスを使用することができる。すなわち、本発明によるシフトレジスタは、第１乃至第４クロックパルスＣＬＫ１〜ＣＬＫ４のうち第１及び第２クロックパルスＣＬＫ１、ＣＬＫ２のみを使用しても良く、第１乃至第３クロックパルスＣＬＫ１〜ＣＬＫ３のみを使用しても良い。また、本発明によるシフトレジスタは、順に出力される４個以上のクロックパルスを使用しても良い。
【０２０７】
第２シフトレジスタ１１０ｂも、上述した第１シフトレジスタ１１０ａと同じ構成を有する。
【０２０８】
次に、本発明の第２の実施の形態によるシフトレジスタに備えられたステージの構成についてより具体的に説明する。
【０２０９】
図１２は、図１１の第１シフトレジスタに備えられた第３ステージを示す図である。
【０２１０】
第３ステージＢＳＴ３は、図１２に示すように、大きく、第１、第２及び第３ノードＱ、ＱＢ１、ＱＢ２の充電及び放電を制御するノード制御部１２０ａと、第１、第２及び第３ノードＱ、ＱＢ１、ＱＢ２の充電／放電状態によってそれぞれターンオンされて、スキャンパルスまたは第２電圧源ＶＳＳを選択的に出力する出力部１２０ｂ、１２０ｃとで構成される。ここで、第１、第２及び第３ノードＱ、ＱＢ１、ＱＢ２は選択的に充電及び放電されるが、具体的に、第１ノードＱが充電状態にあると第２ノードＱＢ１及び第３ノードＱＢ２とも放電状態を維持し、第１ノードＱが放電状態にあると第２ノードＱＢ１及び第３ノードＱＢ２のうちいずれか一つが充電状態を維持する。
【０２１１】
すなわち、奇数番目のフレームでは、第１ノードＱが放電状態のとき、第２ノードＱＢ１が充電され、第３ノードＱＢ２が放電され、そして偶数番目のフレームでは、第１ノードＱが放電状態の時、第２ノードＱＢ１が放電され、第３ノードＱＢ２が充電される。このように第１ノードＱが放電状態にあるとき、第２ノードＱＢ１及び第３ノードＱＢ２にフレーム別に異なる極性の電圧源ＶＤＤ３、ＶＤＤ４を印加（充電及び放電）する理由は、第２ノードＱＢ１及び第３ノードＱＢ２にゲート端子が接続されたスイッチング素子の劣化を防止するためである。
【０２１２】
第３ステージＣＳＴ３のノード制御部１２０ａは、第１乃至第２０ＮＭＯＳトランジスタＴｒ１〜Ｔｒ２０で構成される。
【０２１３】
第１ＮＭＯＳトランジスタＴｒ１は、前のステージからのスキャンパルスに応答して、第１ノードＱを第１電圧源ＶＤＤで充電させる。すなわち、第１ＮＭＯＳトランジスタＴｒ１は、第２ステージＣＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第１ノードＱを第１電圧源ＶＤＤで充電させる。このため、第１ＮＭＯＳトランジスタＴｒ１のゲート端子は、第２ステージＣＳＴ２に接続され、ソース端子は、第１電圧源ＶＤＤを伝送する電源ラインに接続され、ドレイン端子は第１ノードＱに接続される。
【０２１４】
第２ＮＭＯＳトランジスタＴｒ２は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第２ノードＱＢを第２電圧源ＶＳＳで放電させる。このため、第２ＮＭＯＳトランジスタＴｒ２のゲート端子は、第１ノードＱに接続され、ソース端子は第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２１５】
第３ＮＭＯＳトランジスタＴｒ３は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第３ＮＭＯＳトランジスタＴｒ３のゲート端子は、第１ノードＱに接続され、ソース端子は第３ノードＱＢ２に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２１６】
第４ＮＭＯＳトランジスタＴｒ４は、フレームごとに異なる極性を有する第３電圧源ＶＤＤ３に応答してターンオンまたはターンオフされ、ターンオン時に第３電圧源ＶＤＤ３を出力する。このため、第４ＮＭＯＳトランジスタＴｒ４のゲート端子は、第３電圧源ＶＤＤ３を伝送する電源ラインに接続され、ソース端子は、第３電圧源ＶＤＤ３を伝送する電源ラインに接続される。
【０２１７】
第５ＮＭＯＳトランジスタＴｒ５は、第４ＮＭＯＳトランジスタＴｒ４から出力された第３電圧源ＶＤＤ３に応答して第２ノードＱＢを第３電圧源ＶＤＤ３で充電させる。このため、第５ＮＭＯＳトランジスタＴｒ５のゲート端子は、第４ＮＭＯＳトランジスタＴｒ４のドレイン端子に接続され、ソース端子は、第３電圧源ＶＤＤ３を伝送する電源ラインに接続され、ドレイン端子は第２ノードＱＢに接続される。
【０２１８】
第６ＮＭＯＳトランジスタＴｒ６は、第２ノードＱＢに充電された第３電圧源ＶＤＤ３に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第６ＮＭＯＳトランジスタＴｒ６のゲート端子は、第２ノードＱＢに接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２１９】
第７ＮＭＯＳトランジスタＴｒ７は、第２ノードＱＢに充電された第３電圧源ＶＤＤ３に応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第７ＮＭＯＳトランジスタＴｒ７のゲート端子は、第２ノードＱＢに接続され、ソース端子は前記第３ノードＱＢ２に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２２０】
第８ＮＭＯＳトランジスタＴｒ８は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。このため、第８ＮＭＯＳトランジスタＴｒ８のゲート端子は、第１ノードＱに接続され、ソース端子は、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２２１】
第９ＮＭＯＳトランジスタＴｒ９は、前のステージからのスキャンパルスに応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。すなわち、第９ＮＭＯＳトランジスタＴｒ９は、第２ステージＣＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。このため、第９ＮＭＯＳトランジスタＴｒ９のゲート端子は、第２ステージＣＳＴ２に接続され、ソース端子は、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２２２】
第１０ＮＭＯＳトランジスタＴｒ１０は、前のステージからのスキャンパルスに応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。すなわち、第１０ＮＭＯＳトランジスタＴｒ１０は、第２ステージＣＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に第２電圧源ＶＳＳを供給することによって、第５ＮＭＯＳトランジスタＴｒ５をターンオフさせる。このため、第１０ＮＭＯＳトランジスタＴｒ１０のゲート端子は、第２ステージＣＳＴ２に接続され、ソース端子は、第５ＮＭＯＳトランジスタＴｒ５のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２２３】
第１１ＮＭＯＳトランジスタＴｒ１１は、フレームごとに異なる極性を有する第４電圧源ＶＤＤ４に応答してターンオンまたはターンオフされ、ターンオン時に、第４電圧源ＶＤＤ４を出力する。このため、第１１ＮＭＯＳトランジスタＴｒ１１のゲート端子は、第４電圧源ＶＤＤ４を伝送する電源ラインに接続され、ソース端子は、第４電圧源ＶＤＤ４を伝送する電源ラインに接続される。ここで、第４電圧源ＶＤＤ４は、毎フレームごとに第３電圧源ＶＤＤ３に反転された極性を有する。
【０２２４】
第１２ＮＭＯＳトランジスタＴｒ１２は、第１１ＮＭＯＳトランジスタＴｒ１１から出力された第４電圧源ＶＤＤ４に応答して、第３ノードＱＢ２を第４電圧源ＶＤＤ４で充電させる。このため、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子は、第１１ＮＭＯＳトランジスタＴｒ１１のドレイン端子に接続され、ソース端子は、第４電圧源ＶＤＤ４を伝送する電源ラインに接続され、ドレイン端子は第３ノードＱＢ２に接続される。
【０２２５】
第１３ＮＭＯＳトランジスタＴｒ１３は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第１３ＮＭＯＳトランジスタＴｒ１３のゲート端子は、第３ノードＱＢ２に接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２２６】
第１４ＮＭＯＳトランジスタＴｒ１４は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第２ノードＱＢを第２電圧源ＶＳＳで放電させる。このため、第１４ＮＭＯＳトランジスタＴｒ１４のゲート端子は、第３ノードＱＢ２に接続され、ソース端子は第２ノードＱＢに接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２２７】
第１５ＮＭＯＳトランジスタＴｒ１５は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。このため、第１５ＮＭＯＳトランジスタＴｒ１５のゲート端子は、第１ノードＱに接続され、ソース端子は、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２２８】
第１６ＮＭＯＳトランジスタＴｒ１６は、前のステージからのスキャンパルスに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。すなわち、第１６ＮＭＯＳトランジスタＴｒ１６は、第２ステージＣＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。このため、第１６ＮＭＯＳトランジスタＴｒ１６のゲート端子は、第２ステージＣＳＴ２に接続され、ソース端子は、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２２９】
第１７ＮＭＯＳトランジスタＴｒ１７は、前のステージからのスキャンパルスに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。すなわち、第１７ＮＭＯＳトランジスタＴｒ１７は、第２ステージＣＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。このため、第１７ＮＭＯＳトランジスタＴｒ１７のゲート端子は、第２ステージＣＳＴ２に接続され、ソース端子は、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２３０】
第１８ＮＭＯＳトランジスタＴｒ１８は、前のステージからのスキャンパルスに応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。すなわち、第１８ＮＭＯＳトランジスタＴｒ１８は、第２ステージＣＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。このため、第１８ＮＭＯＳトランジスタＴｒ１８のゲート端子は、第２ステージＣＳＴ２に接続され、ソース端子は第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２３１】
第１９ＮＭＯＳトランジスタＴｒ１９は、前のステージからのスキャンパルスに応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。すなわち、第１９ＮＭＯＳトランジスタＴｒ１９は、第２ステージＣＳＴ２からの第２スキャンパルスＶｏｕｔ２に応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。このため、第１９ＮＭＯＳトランジスタＴｒ１９のゲート端子は、第２ステージＣＳＴ２に接続され、ソース端子は第３ノードＱＢ２に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２３２】
第２０ＮＭＯＳトランジスタＴｒ２０は、次々のステージからのスキャンパルスに応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。すなわち、第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子は、第５ステージからの第５スキャンパルスＶｏｕｔ５に応答して、第１ノードＱを第２電圧源ＶＳＳで放電させる。このため、第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子は、第５ステージに接続され、ソース端子は第１ノードＱに接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続される。
【０２３３】
第３ステージＣＳＴ３の第１出力部１２０ｂは、第２１乃至２３ＮＭＯＳトランジスタＴｒ２１〜Ｔｒ２３で構成される。
【０２３４】
第２１ＮＭＯＳトランジスタＴｒ２１は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第３クロックパルスＣＬＫ３をスキャンパルスとして出力する。そして、このスキャンパルスを前々のステージと次のステージに供給する。このため、第２１ＮＭＯＳトランジスタＴｒ２１のゲート端子は、第１ノードＱに接続され、ソース端子は、第３クロックパルスＣＬＫ３を伝送するクロックラインに接続され、ドレイン端子は、第１ステージＣＳＴ１に備えられた第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子、及び第４ステージＣＳＴ４に備えられた第１、第９、第１０、第１６、第１７、第１８及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９のゲート端子に接続される。
【０２３５】
第２２ＮＭＯＳトランジスタＴｒ２２は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第２電圧源ＶＳＳを出力する。そして、この第２電圧源ＶＳＳを前々のステージと次のステージに供給する。このため、第２２ＮＭＯＳトランジスタＴｒ２２のゲート端子は、第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続され、ソース端子は、第１ステージＣＳＴ１に備えられた第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子、及び第４ステージＣＳＴ４に備えられた第１、第９、第１０、第１６、第１７、第１８、及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９のゲート端子に接続される。
【０２３６】
第２３ＮＭＯＳトランジスタＴｒ２３は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第２電圧源ＶＳＳを出力する。そして、この第２電圧源ＶＳＳを前々のステージと次のステージに供給する。このため、第２３ＮＭＯＳトランジスタＴｒ２３のゲート端子は、第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続され、ソース端子は、第１ステージＣＳＴ１に備えられた第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子、及び第４ステージＣＳＴ４に備えられた第１、第９、第１０、第１６、第１７、第１８及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９のゲート端子に接続される。
【０２３７】
第３ステージＣＳＴ３の第２出力部１２０ｃは、第２４乃至第２６ＮＭＯＳトランジスタＴｒ２４〜Ｔｒ２６で構成される。
【０２３８】
第２４ＮＭＯＳトランジスタＴｒ２４は、第１ノードＱに充電された第１電圧源ＶＤＤに応答して、第３クロックパルスＣＬＫ３をスキャンパルスとして第３ゲートラインに出力する。このため、第２４ＮＭＯＳトランジスタＴｒ２４のゲート端子は、第１ノードＱに接続され、ソース端子は、第３クロックパルスＣＬＫ３を伝送するクロックラインに接続され、ドレイン端子は第３ゲートラインに接続される。
【０２３９】
第２５ＮＭＯＳトランジスタＴｒ２５は、第２ノードＱＢ１に充電された第３電圧源ＶＤＤ３に応答して、第２電圧源ＶＳＳを第３ゲートラインに出力する。このため、第２５ＮＭＯＳトランジスタＴｒ２５のゲート端子は、第２ノードＱＢ１に接続され、ドレイン端子は第２電圧源ＶＳＳを伝送する電源ラインに接続され、ソース端子は、第３ゲートラインに接続される。
【０２４０】
第２６ＮＭＯＳトランジスタＴｒ２６は、第３ノードＱＢ２に充電された第４電圧源ＶＤＤ４に応答して、第２電圧源ＶＳＳを第３ゲートラインに出力する。このため、第２６ＮＭＯＳトランジスタＴｒ２６のゲート端子は第２ノードＱＢ１に接続され、ドレイン端子は、第２電圧源ＶＳＳを伝送する電源ラインに接続され、ソース端子は第３ゲートラインに接続される。
【０２４１】
第１及び第２ステージＣＳＴ１、ＣＳＴ２、第４乃至第ｎステージＣＳＴ４〜ＣＳＴｎ、第１及び第２ダミーステージＣＳＴｎ＋１、ＣＳＴｎ＋２も、上述した第２ステージＣＳＴ２と同じ構成を有する。
【０２４２】
ただし、第１ステージＣＳＴ１の前にはステージが存在しないので、第１ステージＣＳＴ１に備えられた第１、第９、第１０、第１６、第１７、第１８及び第１９ＮＭＯＳトランジスタＴｒ１、Ｔｒ９、Ｔｒ１０、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９には、タイミングコントローラからのスタートパルスＳＰが供給される。すなわち、第１ステージＣＳＴ１の第１ＮＭＯＳトランジスタＴｒ１は、タイミングコントローラからのスタートパルスＳＰに応答して、第１ノードＱを第１電圧源ＶＤＤで充電させる。
【０２４３】
また、第１ステージＣＳＴ１の第９ＮＭＯＳトランジスタＴｒ９は、タイミングコントローラからのスタートパルスＳＰに応答して、第１ステージＣＳＴ１の第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。
【０２４４】
また、第１ステージＣＳＴ１の第１０ＮＭＯＳトランジスタＴｒ１０は、タイミングコントローラからのスタートパルスに応答して、第４ＮＭＯＳトランジスタＴｒ４のゲート端子に第２電圧源ＶＳＳを供給することによって、第４ＮＭＯＳトランジスタＴｒ４をターンオフさせる。
【０２４５】
また、第１ステージＣＳＴ１の第１６ＮＭＯＳトランジスタＴｒ１６は、タイミングコントローラからのスタートパルスに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。
【０２４６】
また、第１ステージＣＳＴ１の第１７ＮＭＯＳトランジスタＴｒ１７は、タイミングコントローラからのスタートパルスに応答して、第１２ＮＭＯＳトランジスタＴｒ１２のゲート端子に第２電圧源ＶＳＳを供給することによって、第１２ＮＭＯＳトランジスタＴｒ１２をターンオフさせる。
【０２４７】
また、第１ステージＣＳＴ１の第１８ＮＭＯＳトランジスタＴｒ１８は、タイミングコントローラからのスタートパルスＳＰに応答して、第２ノードＱＢ１を第２電圧源ＶＳＳで放電させる。
【０２４８】
また、第１ステージＣＳＴ１の第１９ＮＭＯＳトランジスタＴｒ１９は、タイミングコントローラからのスタートパルスＳＰに応答して、第３ノードＱＢ２を第２電圧源ＶＳＳで放電させる。
【０２４９】
そして、第１及び第２ステージＣＳＴ１、ＣＳＴ２の前々にはステージが存在しない。したがって、第１ステージＣＳＴ１は第１スキャンパルスＶｏｕｔ１を出力し、これを第１ゲートライン及び第２ステージＣＳＴ２に供給する。これと同様に、第２ステージＣＳＴ２は、第２スキャンパルスＶｏｕｔ２を出力し、これを第２ゲートライン及び第３ステージＣＳＴ３に供給する。
【０２５０】
そして、第２ダミーステージＣＳＴｎ＋２の次にはステージが存在しない。したがって、第２ダミーステージＣＳＴｎ＋２の第２１ＮＭＯＳトランジスタＴｒ２１のソース端子、第２２ＮＭＯＳトランジスタＴｒ２２のドレイン端子、及び第２３ＮＭＯＳトランジスタＴｒ２３のドレイン端子は、第ｎステージＣＳＴｎの第２０ＮＭＯＳトランジスタＴｒ２０のゲート端子に接続される。
【０２５１】
第２シフトレジスタ１１０ｂに備えられた各ステージＣＳＴ１〜ＣＳＴｎ＋２も、第１シフトレジスタ１１０ａに備えられた各ステージＣＳＴ１〜ＣＳＴｎ＋２と同じ構成を有する。
【０２５２】
図１３Ａ及び図１３Ｂは、図１２の回路構成を有する第１シフトレジスタの第３ステージを示す図である。
【０２５３】
本発明の第２の実施の形態によるシフトレジスタの動作は、前述した第１の実施の形態のうち、図９、図１０Ａ、及び図１０Ｂに示す回路の動作と同一であり、単に第２の実施の形態によるシフトレジスタの各ステージＣＳＴ１〜ＣＳＴｎ＋２は、二つずつのスキャンパルスを出力する点が異なる。また、二つのスキャンパルスのうち一つを次のステージ及び前々のステージに供給し、残り一つを該当ゲートラインに供給する。ここで、第１及び第２ダミーステージＣＳＴｎ＋１〜ＣＳＴｎ＋２はスキャンパルスを一つずつ出力しても良い。
【０２５４】
以上説明してきた本発明は、上述の実施の形態及び添付の図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとって明白である。
【図面の簡単な説明】
【０２５５】
【図１】従来のシフトレジスタを示す図である。
【図２】スキャンパルスの理想的な波形と歪んだスキャンパルスの波形を示す図である。
【図３】本発明の第１の実施の形態によるシフトレジスタを示す図である。
【図４】第１乃至第４クロックパルス、及び第１乃至第４スキャンパルスのタイミング図である。
【図５】従来のスキャンパルスと本発明によるスキャンパルスを比較説明するための図である。
【図６】従来のスキャンパルスと本発明のスキャンパルスに対するシミュレーション波形を示す図である。
【図７】図３の第１シフトレジスタに備えられた第３ステージの回路構成図である。
【図８】図７の回路構成を有する第１シフトレジスタの第１乃至第３ステージを示す図である。
【図９】図３の第１シフトレジスタに備えられた第３ステージに対する他の回路構成図である。
【図１０Ａ】図９の回路構成を有する第１シフトレジスタの第１乃至第２ステージを示す図である。
【図１０Ｂ】図９の回路構成を有する第１シフトレジスタの第３ステージを示す図である。
【図１１】本発明の第２の実施の形態によるシフトレジスタを示す図である。
【図１２】図１１の第１シフトレジスタに備えられた第３ステージを示す図である。
【図１３Ａ】図１２の回路構成を有する第１シフトレジスタの第１乃至第２ステージを示す図である。３ステージを示す図である。
【図１３Ｂ】図１２の回路構成を有する第１シフトレジスタの第３ステージを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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