(57)【特許請求の範囲】
【請求項１】
第１及び第２の入力信号がそれぞれ制御端子に印加される第１及び第２のトランジスタを含む差動増幅回路を有し、上記第１及び第２の入力信号に応じた第１及び第２の差動増幅信号を第１及び第２の出力端子に出力する入力増幅回路と、
第１及び第２の入力端子に印加される上記第１及び第２の差動増幅信号を増幅する第１次増幅段と上記第１次増幅段で増幅された信号を増幅して第１及び第２の信号出力端子に出力する第２次増幅段とを有する第１の出力増幅回路と、
第１及び第２の入力端子に印加される上記第１及び第２の差動増幅信号を増幅する第１次増幅段と上記第１次増幅段で増幅された信号を増幅して第１及び第２の信号出力端子に出力する第２次増幅段とを有する第２の出力増幅回路と、
上記入力増幅回路、上記第１の出力増幅回路及び上記第２の出力増幅回路に接続され、上記第１及び第２の差動増幅信号を上記第１の出力増幅回路の第１及び第２の入力端子又は上記第２の出力増幅回路の第１及び第２の入力端子に選択的に供給するための切り替え回路と、
を有するコンパレータ。
【請求項２】
上記第１及び第２の出力増幅回路は、それぞれ、上記第１及び第２の入力端子間をイコライズするための第１のスイッチ回路と、
上記第１及び第２の入力端子と上記第１及び第２の出力端子との間にそれぞれ接続されて上記第１次増幅段と上記第２次増幅段とを電気的に接続するための第２及び第３のスイッチ回路と、
上記第２及び第３のスイッチ回路と相補的に動作して上記第１及び第２の信号出力端子をそれぞれプリチャージするための第４及び第５のスイッチ回路と
を含み、
上記第１及び第２の出力増幅回路が相補的に動作する
請求項１記載のコンパレータ。
【請求項３】
上記第１次増幅段はゲート端子とソース端子とが相互に接続された第１及び第２のＭＯＳトランジスタを含み、上記第２次増幅段はゲート端子とソース端子とが相互に接続された第３及び第４のＭＯＳトランジスタを含む
請求項２記載のコンパレータ。
【請求項４】
上記第１の出力増幅回路の第１次増幅段は上記第２の出力増幅回路の第２次増幅段が上記第２の出力増幅回路の第１次増幅段で増幅された信号を増幅しているときに上記第１及び第２の差動増幅信号を入力し、上記第１の出力増幅回路の第２次増幅段は上記第２の出力増幅回路の第１次増幅段が上記第１及び第２の差動増幅信号を入力しているときに上記第１の出力増幅回路の第１次増幅段で増幅された信号を増幅する
請求項２又は３記載のコンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンパレータ、特に、Ａ／Ｄ変換器などに用いられ、入力信号のレベルを比較し、比較結果に応じた電圧信号を出力するコンパレータに関するものである。
【０００２】
【従来の技術】
Ａ／Ｄ変換器に用いられているコンパレータは、２つの入力信号のレベルを比較し、比較結果に応じた差動電圧を出力する。２つの入力電圧の差がわずかな場合でも、この僅差を増幅し、例えば、電源電圧程度の振幅を持つ出力電圧を次段のラッチ回路などに供給する必要がある。
【０００３】
図４は、従来のコンパレータの一構成例を示す回路図である。図示のように、このコンパレータは、トランジスタＭ１，Ｍ２からなる入力増幅段と、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６及びＭ７によって構成されている出力増幅段によって構成されている。
入力増幅段を構成するトランジスタＭ１とＭ２は、ｐチャネルＭＯＳトランジスタであり、出力増幅段を構成するトランジスタＭ３，Ｍ４及びＭ５は、ｎチャネルＭＯＳトランジスタであり、Ｍ６，Ｍ７は、ｐチャネルＭＯＳトランジスタである。
【０００４】
入力増幅段において、トランジスタＭ１とＭ２のソースがともに電流源Ｉ１に接続されている。トランジスタＭ１のゲートに入力信号ＩＮＰが印加され、そのドレインが出力増幅段の端子Ｂに接続されている。トランジスタＭ２のゲートに入力信号ＩＮＮが印加され、そのドレインが出力増幅段の端子Ａに接続されている。
【０００５】
出力増幅段において、端子ＡとＢの間にトランジスタＭ５が接続され、そのゲートにクロック信号ＣＫ１が印加される。クロック信号ＣＫ１がハイレベルのとき、トランジスタＭ５が導通し、端子ＡとＢがイコライズされる。
トランジスタＭ３とＭ４は、それぞれ端子Ａ、Ｂと接地電位との間に接続され、トランジスタＭ３とＭ４のゲートがそれぞれ端子ＢとＡに接続されている。トランジスタＭ３とＭ４によって、出力増幅段の第１次増幅段が構成され、端子ＡとＢに入力増幅段の出力信号が入力されたとき、この第１次増幅段によって、入力信号の電圧差が一旦増幅され、端子ＡとＢにそれぞれ保持される。
【０００６】
端子Ａと出力端子ＯＵＴＰとの間にスイッチＳＷ１が接続され、端子Ｂと出力端子ＯＵＴＮとの間にスイッチＳＷ２が接続されている。スイッチＳＷ１とＳＷ２は、クロック信号ＣＫ２によって制御される。
出力端子ＯＵＴＰと電源電圧ＶDDとの間に、トランジスタＭ６が接続され、出力端子ＯＵＴＮと電源電圧ＶDDとの間に、トランジスタＭ７が接続されている。トランジスタＭ６のゲートが出力端子ＯＵＴＮに接続され、トランジスタＭ７のゲートが出力端子ＯＵＴＰに接続されている。トランジスタＭ６とＭ７によって出力増幅段の第２次増幅段が構成されている。
出力端子ＯＵＴＰと電源電圧ＶDDとの間にスイッチＳＷ３が接続され、出力端子ＯＵＴＮと電源電圧ＶDDとの間にスイッチＳＷ４が接続されている。スイッチＳＷ３とＳＷ４は、クロック信号ＣＫ２によって制御される。
【０００７】
図５は、クロック信号ＣＫ１、ＣＫ２及び入力信号ＩＮＰ、ＩＮＮ、さらに出力端子ＯＵＴＰ，ＯＵＴＮそれぞれの信号波形を示している。以下、図５の波形図を参照しつつ、図４に示すコンパレータの動作について説明する。
【０００８】
図５（ａ）及び（ｂ）に示すように、クロック信号ＣＫ１とＣＫ２は同じ周期を有するが、位相及びデューティ比が異なる。時間ｔ１において、クロック信号ＣＫ１がハイレベルに切り換わる。これに応じてトランジスタＭ５が導通するので、端子ＡとＢがイコライズされ、電圧が等しくなる。なお、クロック信号ＣＫ１がハイレベルの間に入力増幅段には信号が入力されない。
【０００９】
イコライズ後、クロック信号ＣＫ１がローレベルになり、トランジスタＭ５が非導通となる。入力増幅段に信号ＩＮＰとＩＮＮが入力され、これら入力信号が入力増幅段によって増幅され、増幅信号が端子ＡとＢにそれぞれ印加される。トランジスタＭ３とＭ４で構成された第１次増幅段によって、端子ＡとＢの電圧差がわずかに増幅される。なお、上述した端子ＡとＢのイコライズ及び入力増幅段の信号入力の間、クロック信号ＣＫ２はローレベルに保持されている。これに応じて、スイッチＳＷ１とＳＷ２が開放され、スイッチＳＷ３とＳＷ４が短絡されるので、出力端子ＯＵＴＰとＯＵＴＮは、電源電圧ＶDDにプリチャージされる。
【００１０】
次に、時間ｔ２において、クロック信号ＣＫ２がハイレベルに切り換わる。これに応じて、スイッチＳＷ１とＳＷ２が短絡され、スイッチＳＷ３とＳＷ４が開放される。このため、端子Ａと出力端子ＯＵＴＰが接続され、端子Ｂと出力端子ＯＵＴＮが接続される。端子ＡとＢの電圧がトランジスタＭ６，Ｍ７によって構成されている第２次増幅段によってさらに増幅され、端子Ａと端子Ｂの電位差、即ち、出力端子ＯＵＴＰとＯＵＴＮの電位差が急激に広がり、さらに出力端子ＯＵＴＰとＯＵＴＮの電圧が第１次増幅段及び第２次増幅からなるラッチ回路によって保持される。端子ＯＵＴＰとＯＵＴＮの電圧がコンパレータの比較結果として出力端子ＯＵＴＰ及びＯＵＴＮに接続されているラッチ回路取り込まれる。その後、クロック信号ＣＫ２がローレベルに戻り、出力増幅段が初期状態にリセットされる。
【００１１】
上述したコンパレータにおいて、入力増幅段、即ち、トランジスタＭ１とＭ２によって構成されている差動増幅回路以外に、定常電流が流れることなく、主力増幅段では、クロック信号ＣＫ１及びＣＫ２に同期して行われるイコライズ及びプリチャージのときのみに電流が流れるので、低消費電力化を実現できる。このため、このコンパレータは、例えば、入力信号と複数の基準電圧を同時に比較することで複数ビットの変換データを同時に決定するフラッシュ型Ａ／Ｄ変換器、及び大容量のＤＲＡＭなどに広く用いられている。
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来のコンパレータでは、サンプリング周期内に位相が互いに異なる２つのクロック信号ＣＫ１，ＣＫ２を生成する必要があるので、高速なＡ／Ｄ変換器に適用することが困難である。また、クロック信号ＣＫ１の立ち上がりエッジ、特にクロック信号ＣＫ２の立ち上がりエッジにおいて、出力増幅段において、端子ＡとＢの電圧が急峻に変化するので、トランジスタＭ１とＭ２の寄生容量によって、端子ＡとＢの電圧変化が入力信号ＩＮＰ及びＩＮＮ側に帰還される、いわゆるキックバック（Kick-back ）現象が発生し、入力信号の電圧レベルが安定するまでにある程度の時間を必要とするので、高速のＡ／Ｄ変換器には不向きである。
【００１３】
さらに、出力増幅段の出力端子ＯＵＴＰとＯＵＴＮの電圧レベルが本来クロック信号ＣＫ２が立ち上がったときの入力信号ＩＮＰ及びＩＮＮのレベルによって決定されるべきであるが、入力信号が高周波で、かつクロック信号ＣＫ２がハイレベルになった時点に入力信号ＩＮＰ及びＩＮＮの電圧差が小さい場合、端子ＡとＢが確定する前に入力信号ＩＮＰ及びＩＮＮの電圧が急峻に変化し、電圧関係が逆転してしまうことがあり、これによって端子ＡとＢの電圧がオーバーライト（書き換え）され、クロック信号ＣＫ２が立ち上がった時点の値が正確に出力できないので、高速のＡ／Ｄ変換器などに適用する場合には、コンパレータの前段にサンプリングホールド回路を追加するなどの対策が必要となり、回路規模の増大及びそれに伴う消費電力の増加が避けられないという不利益がある。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、増幅動作により信号レベルが急峻に変化しても、信号入力側への影響を回避でき、消費電力を増加させることなく高速動作を実現できるコンパレータを提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明のコンパレータは、第１及び第２の入力信号がそれぞれ制御端子に印加される第１及び第２のトランジスタを含む差動増幅回路を有し、上記第１及び第２の入力信号に応じた第１及び第２の差動増幅信号を第１及び第２の出力端子に出力する入力増幅回路と、第１及び第２の入力端子に印加される上記第１及び第２の差動増幅信号を増幅する第１次増幅段と上記第１次増幅段で増幅された信号を増幅して第１及び第２の信号出力端子に出力する第２次増幅段とを有する第１の出力増幅回路と、第１及び第２の入力端子に印加される上記第１及び第２の差動増幅信号を増幅する第１次増幅段と上記第１次増幅段で増幅された信号を増幅して第１及び第２の信号出力端子に出力する第２次増幅段とを有する第２の出力増幅回路と、上記入力増幅回路、上記第１の出力増幅回路及び上記第２の出力増幅回路に接続され、上記第１及び第２の差動増幅信号を上記第１の出力増幅回路の第１及び第２の入力端子又は上記第２の出力増幅回路の第１及び第２の入力端子に選択的に供給するための切り替え回路とを有する。
【００１６】
また、本発明では、好適には、上記第１及び第２の出力増幅回路は、それぞれ、上記第１及び第２の入力端子間をイコライズするための第１のスイッチ回路と、上記第１及び第２の入力端子と上記第１及び第２の出力端子との間にそれぞれ接続されて上記第１次増幅段と上記第２次増幅段とを電気的に接続するための第２及び第３のスイッチ回路と、上記第２及び第３のスイッチ回路と相補的に動作して上記第１及び第２の信号出力端子をそれぞれプリチャージするための第４及び第５のスイッチ回路とを含み、上記第１及び第２の出力増幅回路が相補的に動作する。
【００１７】
また、本発明では、好適には、上記第１次増幅段はゲート端子とソース端子とが相互に接続された第１及び第２のＭＯＳトランジスタを含み、上記第２次増幅段はゲート端子とソース端子とが相互に接続された第３及び第４のＭＯＳトランジスタを含む。
【００１８】
また、本発明では、好適には、上記第１の出力増幅回路の第１次増幅段は上記第２の出力増幅回路の第２次増幅段が上記第２の出力増幅回路の第１次増幅段で増幅された信号を増幅しているときに上記第１及び第２の差動増幅信号を入力し、上記第１の出力増幅回路の第２次増幅段は上記第２の出力増幅回路の第１次増幅段が上記第１及び第２の差動増幅信号を入力しているときに上記第１の出力増幅回路の第１次増幅段で増幅された信号を増幅する。
【００１９】
本発明によれば、切り替え回路によって、差動増幅回路の出力信号（第１及び第２の差動増幅信号）が交互に第１又は第２の出力増幅回路に入力される。それぞれの出力増幅回路において、切り替え回路から入力された信号が第１次増幅段によって増幅され、第２次増幅段によりさらに増幅される。第２次増幅段の増幅動作が、切り替え回路によって差動増幅回路の出力信号を他方の出力増幅回路に切り替えた後に開始されるので、第２次増幅段の増幅動作によって信号レベルが急峻に変化しても差動増幅回路の入力側に影響を与えることが回避される。
【００２０】
【発明の実施の形態】
図１は本発明に係るコンパレータの一実施形態を示す回路図である。図示のように、本実施形態のコンパレータは、トランジスタＭ１とＭ２によって構成された入力増幅回路、スイッチＳＷ９，ＳＷ１０，ＳＷ１１とＳＷ１２からなる切り替え回路、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６及びＭ７で構成された第１の出力増幅回路、さらにトランジスタＭ８，Ｍ９，Ｍ１０，Ｍ１１及びＭ１２で構成された第２の出力増幅回路によって構成されている。
【００２１】
入力増幅回路は、電流源Ｉ１、ｐチャネルＭＯＳトランジスタＭ１とＭ２からなる差動増幅回路によって構成されている。トランジスタＭ１とＭ２のソースがともに電流源Ｉ１に接続され、トランジスタＭ１のゲートに入力信号ＩＮＰが印加され、トランジスタＭ２のゲートに入力信号ＩＮＮが印加される。また、トランジスタＭ１とＭ２のドレインにスイッチＳＷ９，ＳＷ１０，ＳＷ１１及びＳＷ１２からなる切り替え回路が接続されている。
【００２２】
トランジスタＭ１のドレインに、スイッチＳＷ９とＳＷ１１の一方の端子がそれぞれ接続され、トランジスタＭ２のドレインに、スイッチＳＷ１０とＳＷ１２の一方の端子がそれぞれ接続されている。さらに、スイッチＳＷ９とＳＷ１０の他方の端子がそれぞれ第１の出力増幅回路の端子ＢとＡにそれぞれ接続され、スイッチＳＷ１１とＳＷ１２の他方の端子がそれぞれ第２の出力増幅回路の端子ＤとＣにそれぞれ接続されている。
【００２３】
スイッチＳＷ１１とＳＷ１２は、クロック信号ＣＬＫＢによって制御され、スイッチＳＷ９とＳＷ１０は、クロック信号ＣＬＫＢの反転信号によって制御される。クロック信号ＣＬＫＢがローレベルのとき、スイッチＳＷ９とＳＷ１０が短絡され、スイッチＳＷ１１とＳＷ１２が開放され、入力増幅回路の出力信号がそれぞれ第１の出力増幅回路の端子ＡとＢに印加される。逆に、クロック信号ＣＬＫＢがハイレベルのとき、スイッチＳＷ１１とＳＷ１２が短絡され、スイッチＳＷ９とＳＷ１０が開放され、入力増幅回路の出力信号がそれぞれ第２の出力増幅回路の端子ＣとＤに印加される。即ち、切り替え回路によってクロック信号ＣＬＫＢに同期して入力増幅回路の出力信号がそれぞれ第１と第２の出力増幅回路に交互に出力される。クロック信号ＣＬＫＢがローレベルに保持されている間に、入力増幅回路の出力信号が第１の出力増幅回路に出力され、クロック信号ＣＬＫＢがハイレベルに保持されている間に、入力増幅回路の出力信号が第２の出力増幅回路に出力される。
【００２４】
切り替え回路を構成するスイッチＳＷ９〜ＳＷ１２は、例えば、ｎＭＯＳトランジスタによって構成されている。スイッチＳＷ９とＳＷ１０を構成するトランジスタのゲートにクロック信号ＣＬＫＢの反転信号が印加され、スイッチＳＷ１１とＳＷ１２を構成するトランジスタのゲートにクロック信号ＣＬＫＢが印加される。
【００２５】
第１と第２の出力増幅回路は、ほぼ同じ構成を有するが、それぞれの動作タイミングを制御するクロック信号ＣＫ１，ＣＫ２，ＣＫ３及びＣＫ４は、ともにクロック信号ＣＬＫＢと同じ周期を有するが、位相が異なる。図２は、クロック信号ＣＬＫＢ及びクロック信号ＣＫ１〜ＣＫ４の波形を示す波形図である。
【００２６】
第１の出力増幅回路において、端子ＡとＢの間にｎチャネルＭＯＳトランジスタＭ５が接続されている。トランジスタＭ５のゲートにクロック信号ＣＫ１が印加され、クロック信号ＣＫ１がハイレベルのとき、トランジスタＭ５が導通し、端子ＡとＢがイコライズされる。クロック信号ＣＫ１がローレベルのとき、トランジスタＭ５が遮断する。
端子Ａと接地電位ＧＮＤとの間に、ｎチャネルＭＯＳトランジスタＭ３が接続され、端子Ｂと接地電位ＧＮＤとの間に、ｎチャネルＭＯＳトランジスタＭ４が接続されている。トランジスタＭ３のゲートが端子Ｂに接続され、トランジスタＭ４のゲートが端子Ａに接続されている。トランジスタＭ３とＭ４によって、第１次増幅段が構成され、入力増幅回路の出力信号が端子ＡとＢに入力されたとき、当該第１次増幅段によって、端子ＡとＢの電位差が増幅される。
【００２７】
端子Ａと出力端子ＯＵＴＰ１との間に、スイッチＳＷ１が接続され、端子Ｂと出力端子ＯＵＴＮ１との間に、スイッチＳＷ２が接続されている。スイッチＳＷ１とＳＷ２がクロック信号ＣＫ２によって制御される。クロック信号ＣＫ２がローレベルのとき、スイッチＳＷ１とＳＷ２が開放され、クロック信号ＣＫ２がハイレベルのとき、スイッチＳＷ１とＳＷ２が短絡される。
【００２８】
トランジスタＭ６とＭ７によって、第２次増幅段が構成されている。出力端子ＯＵＴＰ１と電源電圧ＶDDとの間に、ｐチャネルＭＯＳトランジスタＭ６が接続され、出力端子ＯＵＴＮ１と電源電圧ＶDDとの間に、ｐチャネルＭＯＳトランジスタＭ７が接続されている。トランジスタＭ６のゲートが出力端子ＯＵＴＮ１に接続され、トランジスタＭ７のゲートが出力端子ＯＵＴＰ１に接続されている。また、出力端子ＯＵＴＰ１と電源電圧ＶDDとの間に、スイッチＳＷ３が接続され、出力端子ＯＵＴＮ１と電源電圧ＶDDとの間に、スイッチＳＷ４が接続されている。スイッチＳＷ３とＳＷ４は、クロック信号ＣＫ２によって制御される。クロック信号ＣＫ２がローレベルのとき、スイッチＳＷ３とＳＷ４が短絡され、クロック信号ＣＫ２がハイレベルのとき、スイッチＳＷ３とＳＷ４が開放される。
【００２９】
スイッチＳＷ３とＳＷ４が短絡状態において、出力端子ＯＵＴＰ１とＯＵＴＮ１が電源電圧ＶDDにプリチャージされる。スイッチＳＷ３とＳＷ４が開放状態にあり、さらに、スイッチＳＷ１とＳＷ２が短絡状態にある場合、トランジスタＭ６とＭ７で構成された第２次増幅段が動作状態にあり、第１次増幅段によって増幅された端子ＡとＢの電位差がさらに増幅され、出力端子ＯＵＴＰ１とＯＵＴＮ１に出力される。
【００３０】
なお、上述した第１の出力増幅回路において、スイッチＳＷ１とＳＷ２は、例えば、ｎＭＯＳトランジスタによって構成され、これらのトランジスタのゲートにクロック信号ＣＫ２が印加される。スイッチＳＷ３とＳＷ４は、例えば、ｐＭＯＳトランジスタによって構成され、これらのトランジスタのゲートにクロック信号ＣＫ２が印加される。
【００３１】
第２の出力増幅回路は、上述した第１の出力増幅回路とほぼ同じ構成を有する。図１に示すように、第２の出力増幅回路において、ｎチャネルＭＯＳトランジスタＭ８とＭ９によって、第１次増幅段が構成され、ｐチャネルＭＯＳトランジスタＭ１１とＭ１２によって、第２次増幅段が構成される。
【００３２】
端子ＣとＤとの間に、ｎチャネルＭＯＳトランジスタＭ１０が接続されている。トランジスタＭ１０のゲートにクロック信号ＣＫ３が印加され、クロック信号ＣＫ３がハイレベルのとき、トランジスタＭ１０が導通され、端子ＣとＤがイコライズされる。端子Ｃと出力端子ＯＵＴＰ２との間に、スイッチＳＷ５が接続され、端子Ｄと出力端子ＯＵＴＮ２との間に、スイッチＳＷ６が接続されている。スイッチＳＷ３とＳＷ４がクロック信号ＣＫ４によって制御され、クロック信号ＣＫ４がローレベルのとき、スイッチＳＷ５とＳＷ６が開放され、クロック信号ＣＫ４がハイレベルのとき、スイッチＳＷ５とＳＷ６が短絡される。
【００３３】
また、出力端子ＯＵＴＰ２と電源電圧ＶDDとの間に、スイッチＳＷ７が接続され、出力端子ＯＵＴＮ２と電源電圧ＶDDとの間に、スイッチＳＷ８が接続されている。スイッチＳＷ７とＳＷ８がクロック信号ＣＫ４によって制御され、クロック信号ＣＫ４がローレベルのとき、スイッチＳＷ７とＳＷ８が短絡され、出力端子ＯＵＴＰ２とＯＵＴＮ２が電源電圧ＶDDにプリチャージされる。クロック信号ＣＫ４がハイレベルのとき、スイッチＳＷ７とＳＷ８が開放される。
【００３４】
スイッチＳＷ５とＳＷ６は、例えば、ゲートにクロック信号ＣＬＫ４が印加されるｎＭＯＳトランジスタによって構成され、スイッチＳＷ７とＳＷ８は、例えば、ゲートにクロック信号ＣＬＫ４が印加されるｐＭＯＳトランジスタによって構成されている。
【００３５】
以下、図３の波形図を参照しながら、本実施形態のコンパレータの動作について説明する。
図３（ａ）に示すクロック信号ＣＬＫＢに同期して、入力増幅回路の出力信号が切り替えられる。ここで、例えば、クロック信号ＣＬＫＢがローレベルのとき、スイッチＳＷ９とＳＷ１０が短絡され、スイッチＳＷ１１とＳＷ１２が開放される。これによって、入力増幅回路の出力信号が第１の出力増幅回路の端子ＡとＢにそれぞれ出力される。一方、クロック信号ＣＬＫＢがハイレベルのとき、スイッチＳＷ９とＳＷ１０が開放され、スイッチＳＷ１１とＳＷ１２が短絡される。これによって、入力増幅回路の出力信号が第２の出力増幅回路の端子ＣとＤにそれぞれ出力される。
【００３６】
図３（ｂ）に示すように、クロック信号ＣＬＫＢがハイレベルのとき、クロック信号ＣＫ１が立ち上がり、ハイレベルになる。これに応じて第１の出力増幅回路においてトランジスタＭ５が導通し、端子ＡとＢがイコライズされる。ここで、端子ＡとＢがイコライズされた状態が、第１の出力増幅回路の初期状態とする。なお、初期状態において、同図（ｃ）に示すように、クロック信号ＣＫ２がローレベルに保持され、スイッチＳＷ３とＳＷ４が短絡されるので、出力端子ＯＵＴＰ１とＯＵＴＮ１がほぼ電源電圧ＶDDにプリチャージされる。
【００３７】
クロック信号ＣＬＫＢがローレベルに切り換わったあと、クロック信号ＣＫ１がローレベルに切り換わり、トランジスタＭ５が遮断する。このとき、差動増幅回路の出力信号がそれぞれスイッチＳＷ９とＳＷ１０を通して端子ＢとＡに入力され、トランジスタＭ３とＭ４からなる第１次増幅段によって端子ＡとＢの電圧が増幅され、保持される（図３（ｄ））。なお、この第１次増幅段の利得はそれほど大きくなく、端子ＡとＢの電位差がわずかに増幅される。
【００３８】
端子ＡとＢの電圧が第１次増幅段によって保持されたあと、クロック信号ＣＬＫＢが立ち上がる。これに応じて、スイッチＳＷ９とＳＷ１０が開放され、スイッチＳＷ１１とＳＷ１２が短絡される。これに応じて差動増幅回路の出力信号が第２の出力増幅回路の端子ＣとＤにそれぞれ出力される。図３に示すように、クロック信号ＣＬＫＢの立ち上がりエッジから時間Δｔが経過した後、クロック信号ＣＫ２が立ち上がる。これに応じて、スイッチＳＷ１とＳＷ２が短絡され、スイッチＳＷ３とＳＷ４が開放される。なお、上述したように、スイッチＳＷ３とＳＷ４が開放される前に、出力端子ＯＵＴＰ１とＯＵＴＮ１がほぼ電源電圧ＶDDにプリチャージされている。なお、時間Δｔはわずかでよく、例えば、１００ｐｓ（ピコ秒）に設定することができる。
【００３９】
スイッチＳＷ１とＳＷ２が導通したあと、トランジスタＭ６とＭ７からなる第２次増幅段が動作し、端子ＡとＢの電位差がさらに増幅される。増幅された電圧がラッチされ、出力端子ＯＵＴＰ１とＯＵＴＮ１にそれぞれ出力される。第２次増幅段によって増幅した結果、出力端子ＯＵＴＰ１とＯＵＴＮ１の電位差が大きく保持され、図３（ｄ）に示すように、ほぼ電源電圧ＶDD程度の振幅を持つ。
【００４０】
上述したように、クロック信号ＣＫ２の立ち上がりがクロック信号ＣＬＫＢの立ち上がりより時間Δｔだけ遅れるので、第２次増幅段が動作しているとき、第１の出力増幅回路の端子ＡとＢは差動増幅回路の出力端子から完全に切り離されている。このため、端子ＡとＢの信号電圧が急峻に変化しても、差動増幅回路の入力側、即ち、入力信号ＩＮＰとＩＮＮの供給側に影響を与えることがなく、入力信号レベルを安定に保持できる。また、差動増幅回路の入力側に入力信号ＩＮＰとＩＮＮの電圧レベルを保持するためのサンプリングホールド回路を設ける必要がない。
【００４１】
その後、クロック信号ＣＫ２がローレベルに切り換わり、これに応じてスイッチＳＷ１とＳＷ２が開放され、スイッチＳＷ３とＳＷ４が短絡されるので、出力端子ＯＵＴＰ１とＯＵＴＮ１がほぼ電源電圧ＶDDにプリチャージされる（図３（ｄ））。さらに、クロック信号ＣＫ１が立ち上がり、これに応じてトランジスタＭ５が導通するので、図３（ｃ）に示すように、端子ＡとＢがイコライズされ、第１の出力増幅回路が初期状態に戻る。
【００４２】
第２の出力増幅回路の動作は、上述した第１の出力増幅回路の動作とほぼ同じである。ただし、この２つの出力増幅回路の動作タイミングが、クロック信号ＣＬＫＢの半周期分ずれている。即ち、図３（ｆ）に示すように、クロック信号ＣＬＫＢがローレベルのとき、クロック信号ＣＫ３が立ち上がり、これ応じて第２の出力増幅回路のトランジスタＭ１０が導通し、端子ＣとＤがイコライズされる。また、このとき、クロック信号ＣＫ４がローレベルに保持されるので、スイッチＳＷ７とＳＷ８が短絡され、出力端子ＯＵＴＰ２とＯＵＴＮ２がほぼ電源電圧ＶDDにプリチャージされ、第２の出力増幅回路が初期状態に保持される。
【００４３】
クロック信号ＣＬＫＢがハイレベルに切り換わることによって、スイッチＳＷ９とＳＷ１０が開放され、ＳＷ１１とＳＷ１２が短絡されるので、差動増幅回路の出力信号がスイッチＳＷ１１とＳＷ１２を介して第２の出力増幅回路の端子ＤとＣにそれぞれ入力される。トランジスタＭ８とＭ９からなる第１次増幅段によって端子ＣとＤの電位差が増幅され、保持される。その後、クロック信号ＣＬＫＢがローレベルに切り換わり、これに応じて、スイッチＳＷ９とＳＷ１０が短絡され、スイッチＳＷ１１とＳＷ１２が開放されるので、端子ＣとＤが差動増幅回路の出力端子から切り離される。
【００４４】
そして、時間Δｔ経過したあと、図３（ｇ）に示すように、クロック信号ＣＫ４が立ち上がり、これに応じてトランジスタＭ１１とＭ１２からなる第２次増幅段が動作し、端子ＣとＤの電位差が増幅され、端子Ｃ，Ｄ及び出力端子ＯＵＴＰ２とＯＵＴＮ２の電圧が急峻に変化する。しかし、このとき、すでに端子Ｃ及びＤが差動増幅回路の出力端子から切り離されているので、端子Ｃ及びＤの電圧の変化が差動増幅回路の入力側に影響を与えることはほとんどない。
【００４５】
上述したように、本実施形態のコンパレータにおいて、スイッチＳＷ９，ＳＷ１０，ＳＷ１１及びＳＷ１２によって構成された切り替え回路によって、差動増幅回路の出力信号がクロック信号ＣＬＫＢに同期して切り替えられ、交互に第１及び第２の出力増幅回路に出力される。それぞれの出力増幅回路において、入力された差動増幅回路の出力信号が第１次増幅段によって一旦増幅され、保持されたあと、第２次増幅段によってさらに増幅される。第２次増幅段が動作する前に、切り替え回路においてスイッチの切り替えが行われ、差動増幅回路の出力端子が他方の出力増幅回路に切り替えられる。このため、第２次増幅段の増幅によって端子電圧が急峻に変化しても、差動増幅回路の出力側にその影響を及ぼすことを回避できる。また、差動増幅回路の入力側に、入力信号ＩＮＰとＩＮＮの電圧を保持するためのサンプリングホールド回路を必要とせず、その分消費電力の節約を実現できる。また、差動増幅回路に動作電流を供給する電流源以外、第１及び第２の出力増幅回路に定常な電流を流す部分がなく、出力増幅回路を２つ有しても低消費電力化を実現できる。
【００４６】
さらに、切り替え回路及び第１と第２の出力増幅回路は、サンプリング周波数の半分の周波数で動作するので、動作速度の向上を容易に実現できる。このため、このコンパレータを用いることによって、高速性かつ低消費電力性を兼備し得るＡ／Ｄ変換器、例えば、フラッシュ型のＡ／Ｄ変換器を実現可能である。
【００４７】
【発明の効果】
以上説明したように、本発明のコンパレータによれば、２つの出力増幅回路を用いてインターリーブに動作することによって、高速化を容易に実現できる。また、出力増幅回路に定常電流を流すことなく、低消費電力化を実現できる。切り替え回路によって、差動増幅回路の出力信号が適切なタイミングで第１と第２の出力増幅回路に切り替えられるので、出力増幅回路における増幅動作によって信号レベルが急峻に変化しても、差動増幅回路の入力側に影響を与えることなく、安定性が改善できる。
さらに、切り替え回路によってそれぞれの出力増幅回路に増幅動作を行う前に差動増幅回路の出力が他方の出力増幅回路に切り替えられることによって、サンプリングホールド回路を内蔵している場合と同様な動作が得られ、オーバーライトの発生を防止でき、余分な電力を消費することなく、高精度なサンプリングホールドを実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るコンパレータの一実施形態を示す回路図である。
【図２】本実施形態のコンパレータに供給されるクロック信号を示す波形図である。
【図３】本実施形態のコンパレータの動作を示す波形図である。
【図４】従来のコンパレータの一例を示す回路図である。
【図５】従来のコンパレータの動作を示す波形図である。
【符号の説明】
Ｍ１，Ｍ２，Ｍ６，Ｍ７，Ｍ１１，Ｍ１２…ｐチャネルＭＯＳトランジスタ、
Ｍ３，Ｍ４，Ｍ５，Ｍ８，Ｍ９，Ｍ１０…ｎチャネルＭＯＳトランジスタ、
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８…スイッチ、
Ｉ１…電流源、
ＶDD…電源電圧、ＧＮＤ…接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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