(57)【特許請求の範囲】
【請求項１】
入射光を光電変換する感光部と、前記感光部に蓄積された電荷を移送する移送ゲートと、前記移送ゲートから移送された前記電荷を蓄積するリセット可能な検出容量と、選択信号に基づいて前記検出容量の電荷を出力する選択スイッチとを有する複数の画素と、
前記画素に接続され、前記検出容量の電荷を電圧に変換する電荷増幅器と、
前記電荷増幅器の出力電圧をサンプルホールドする相関二重サンプリング回路とを有し、
前記検出容量がリセットされた時の電荷に応じて前記電荷増幅器が出力するリセットレベルと、前記移送ゲートから移送された電荷に応じて前記電荷増幅器が出力する検出レベルとの差電圧が、前記相関二重サンプリング回路から出力される固体撮像装置であって、
前記電荷増幅器は、容量帰還型インピーダンス変換回路であること
を特徴とする固体撮像装置。
【請求項２】
入射光を光電変換して電荷を蓄積する感光部と、前記感光部に接続されリセット信号に応答して導通して前記感光部を空乏化するリセットゲートと、前記感光部に接続され選択信号に応答して導通し前記感光部が蓄積した電荷を出力する移送ゲートとを有する複数の画素と、
前記画素に接続され、前記出力された電荷を電圧に変換する電荷増幅器と、
前記電荷増幅器の出力電圧をサンプルホールドする相関二重サンプリング回路とを有し、
前記電荷増幅器をリセットした時の出力のリセットレベルと、前記画素から出力された電荷に応じて前記電荷増幅器が出力する検出レベルとの差電圧が、前記相関二重サンプリング回路から出力されることを特徴とする固体撮像装置。
【請求項３】
請求項２において、
前記感光部は、第１の導電型半導体領域内に所定の深さに形成された第２の導電型のカソード領域により形成され、
前記リセットゲートは、前記カソード領域と、前記第１の導電型半導体領域上に形成されたリセットゲート電極と、前記第１の導電型半導体領域内に形成され前記カソード領域より濃度の高い第２導電型のドレイン領域とにより形成されるMOS型トランジスタであることを特徴とする固体撮像装置。
【請求項４】
請求項３において、
前記移送ゲートは、前記カソード領域と、前記第１の導電型半導体領域上に形成された移送ゲート電極と、前記第１の導電型半導体領域内に形成され前記電荷増幅器の入力に接続される第２の導電型の出力領域とにより形成されるMOS型トランジスタであることを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子で構成された固体撮像装置に関し、特に、ＣＭＯＳプロセスで製造されるＸＹアドレス型固体撮像装置に関する。更に、本発明は、固定パターン雑音と熱雑音の影響を排除することができる固体撮像装置に関する。
【０００２】
【従来の技術】
固体撮像装置には、ＣＭＯＳでイメージセンサを構成したＸＹアドレス型固体撮像装置と、電荷転送型イメージセンサで構成された、いわゆるＣＣＤ固体撮像装置とがある。ＣＭＯＳイメージセンサを用いたＸＹアドレス型固体撮像装置は特殊な製造プロセスを必要とせず、また単一電源で駆動して消費電力も小さく、さらに各種信号処理回路を同一チップ上に搭載できることから、ＣＣＤ固体撮像装置に代わるものとして有望視されている。
【０００３】
このＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置を図７を用いて説明する。図７は、従来のＸＹアドレス型イメージセンサの１画素分の回路例を示している。図７に示す従来のＣＭＯＳイメージセンサは、各画素にソースフォロワ等のバッファ４０４を搭載するＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）と呼称される構成を有している。フォトダイオード４００のカソード側は、バッファ４０４のゲート電極とＭＯＳＦＥＴのリセットスイッチ４０２に接続されている。また、バッファ４０４は水平選択スイッチ４０６を介して垂直選択線４０８と接続されている。
【０００４】
この従来のＸＹアドレス型固体撮像装置の動作を簡単に説明する。まず、リセット信号ＲＳＴによりリセットスイッチ４０２が所定のタイミングでオンになると、フォトダイオード４００がリセット電位ＶＲＳＴに充電される。次いで光の入射に伴いフォトダイオード４００の放電が始まり、リセット電位ＶＲＳＴから電位が低下する。所定時間の経過後に水平選択信号ＲＷｎが水平選択スイッチ４０６のゲート電極に入力されて、水平選択スイッチ４０６がオンになると、バッファ４０４のソース電圧が信号電圧として垂直選択線４０８を介して取り出される。
【０００５】
【発明が解決しようとする課題】
ところが、電荷蓄積容量とソースフォロワ等のアンプを搭載した上記構成の従来のＡＰＳでは、同一信号に対してＶＴ（しきい値電圧）のバラツキ等によりＤＣ出力レベルが変動する固定パターン雑音（Ｆｉｘｅｄ  Ｐａｔｅｒｎ  Ｎｏｉｓｅ；ＦＰＮ）が発生して画質が劣化するという問題がある。即ち、ソースフォロワトランジスタ４０４の閾値電圧ＶＴの製造上のバラツキにより、同じ光量に対してセル間で検出電圧がばらつく。
【０００６】
これを低減させるため、従来では受光量に応じた積分レベルをバッファ４０４のソース信号電圧Ｖ１としてサンプリングした後、フォトダイオード４００をリセット電位ＶＲＳＴにリセットし、そのリセット電圧をサンプリングしている。そして、上記ソース信号電圧Ｖ１とリセット電圧VRSTに対応するソース信号電圧Ｖ２の差電圧を、相関二重サンプリング回路（Ｃｏｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；ＣＤＳ）を用いて求めることで、固定パターン雑音を低減させるようにしている。つまり、光量信号蓄積後のリセット電圧をサンプリングして、光量信号蓄積時の信号電圧との差を相関二重サンプリング回路（ＣＤＳ回路）で求めることにより、閾値電圧ＶＴバラツキの影響を除去して固定パターン雑音（ＦＰＮ）を低減させるようにしている。
【０００７】
ところがこの方法では、光量信号蓄積前のリセット雑音（ｋＴＣ雑音）と信号読出後のリセット雑音とが加算され、ランダム雑音レベルが増大してＳ／Ｎ比がＣＣＤ固体撮像装置に比べて劣化するという課題が残っている。
【０００８】
ｋＴＣ雑音（ｋはボルツマン定数、Ｔは絶対温度、Ｃはフォトダイオード４００の容量）とは、一種の熱雑音である。リセット信号RSTによりリセットスイッチ４０２を導通させてフォトダイオード４００をリセット電圧VRSTに充電する場合、その寄生容量のカソード端子の電圧がリセット電圧VRSTから熱雑音４ｋＴＲΔｆ（Ｒはリセットスイッチ４０２の抵抗、Δｆは充電時の帯域）分の揺らぎを受ける。その結果、リセット動作によるカソード端子の電圧は、必ずしもリセット電圧VRST一定になるとは限らない。
【０００９】
上記の従来例は、最初のリセットレベルから光量に応じて電圧低下した光量信号レベルと、その直後のリセットレベルとの差を利用している。しかし、このｋＴＣ雑音は、上記の通り時間に対してランダムな揺らぎを有するので、最初のリセットレベルに重畳されるｋＴＣ雑音と、２番目のリセットレベルに重畳されるｋＴＣ雑音とが異なり、両者のレベルの差を利用して固定パターン雑音（閾値電圧ＶＴのバラツキ）は抑制できても、ｋＴＣ雑音を抑制することはできない。
【００１０】
次に、特開平８−２０５０３４号公報に開示されたＸＹアドレス型固体撮像装置を図８を用いて説明する。図８において、フレーム転送用ゲートＦＴとＭＯＳ型スイッチＳＹ１との間にソースフォロア型のバッファＢ１が接続されている。また、第２の静電容量Ｃ２には、第２の静電容量Ｃ２に蓄積された電荷を除去するためのＭＯＳＦＥＴで構成されたリセットスイッチＳＲ１が接続されている。バッファＢ１のドレイン電極は電源ＶＤＤに接続され、ソース電極は水平選択スイッチＳＹ１に接続されている。また、バッファＢ１のゲート電極は第２の静電容量Ｃ２に接続されている。リセットスイッチＳＲ１のドレイン電極にはリセット電位ＶＲが印加されている。リセットスイッチＳＲ１のソース電極は第２の静電容量Ｃ２に接続され、ゲート電極はリセット制御信号線Ｌ２に接続されている。
【００１１】
第１の静電容量Ｃ１に電荷が蓄積された後にフレーム転送用ゲートＦＴを導通して第２の静電容量Ｃ２に電荷を転送すると、バッファＢ１のゲートの電位は次第に高くなる。所定時間の経過後に水平選択スイッチＳＹ１がオンになるとバッファＢ１のソース電圧が垂直選択線を介して出力され、第２の静電容量Ｃ２に蓄積された電荷量Ｑを検出できる。フレーム転送用ゲートＦＴを導通する前に一旦リセットスイッチＳＲ１を導通することで、第２の静電容量Ｃ２に蓄積されている電荷を全て除去でき、残像電荷による画質の劣化を抑制できる。
【００１２】
しかしながら、図８の従来例は、第１にソースフォロワであるバッファＢ１を有するので、トランジスタＢ１の閾値電圧のバラツキ（固定パターン雑音）の影響を除去することができず、セル間で検出レベルがばらつく問題を有している。更に、特開平８−２０５０３４号公報には、この固定パターン雑音を抑制するための考察について示唆する記載は全くない。そして、第２の容量Ｃ２をリセット電圧ＶＲに充電した後に、光量に応じた電荷を第１の容量Ｃ１からゲートＦＴを介して転送して、リセット電圧ＶＲから光量に応じた電圧を低下させ、その電圧を電荷読み出し部に転送しているので、リセット時に発生する熱雑音であるｋＴＣ雑音を除去することもできない。
【００１３】
また、図８に示した画素の素子構成は、図７に示した画素の素子構成と比べて、トランジスタの数が少なくとも１つ（図７に示したリセットスイッチ４０２を付加したら２つ）増えており、画素部が複雑化して受光部の開口率（フィルファクタ）が低下してしまうという問題を有している。
【００１４】
本発明の目的は、固定パターン雑音（ＦＰＮ）及び熱雑音を低減させた固体撮像装置を提供することにある。
【００１５】
また、本発明の別の目的は、簡素な画素構成で広い開口率を有し、上記雑音を低減させた固体撮像装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の側面は、入射光を光電変換する感光部と、前記感光部に蓄積された電荷を移送する移送ゲートと、前記移送ゲートから移送された前記電荷を蓄積するリセット可能な検出容量と、選択信号に基づいて前記検出容量の電荷を出力する選択スイッチとを備えた複数の画素と、前記画素から出力された前記検出容量の電荷を電圧に変換する電荷増幅器と、その電荷増幅器が変換したリセットレベルと検出レベルの差電圧を求める相関二重サンプリング回路とを有することを特徴とする固体撮像装置である。
【００１７】
上記本発明の固体撮像装置において、前記電荷増幅器は、容量帰還型インピーダンス変換回路であることが好ましい。また、前記電荷増幅器は、前記選択スイッチがオンになって前記検出容量が前記選択線に接続されることにより、前記検出容量のリセットレベルをリセット電圧に変換し、次いで前記移送ゲートがオンになって前記感光部から前記検出容量に移送した前記電荷を信号電圧に変換することを特徴する。さらに前記電荷増幅器は、サンプルホールド回路を介して相関二重サンプリング回路に接続されていることが好ましい。
【００１８】
上記目的を達成するために、本発明の第２の側面は、入射光を光電変換して電荷を蓄積する感光部と、前記感光部に接続されリセット信号に応答して導通して前記感光部を空乏化するリセットゲートと、前記感光部に接続され選択信号に応答して導通し前記感光部が蓄積した電荷を出力する移送ゲートとを有する複数の画素と、
前記画素に接続され、前記出力された電荷を電圧に変換する電荷増幅器と、
前記電荷増幅器の出力電圧をサンプルホールドする相関二重サンプリング回路とを有し、
前記電荷増幅器をリセットした時の出力のリセットレベルと、前記画素から出力された電荷に応じて前記電荷増幅器が出力する検出レベルとの差電圧が、前記相関二重サンプリング回路から出力されることを特徴とする固体撮像装置である。
【００１９】
上記第２の側面によれば、熱雑音が重畳されるリセットレベルと、それに加算される検出レベルとの差電圧を利用することにより、熱雑音の影響を削減することができる。また、感光部は、リセットゲートの導通により空乏化されるので、リセット時のエネルギーレベルには熱雑音が重畳されない。更に、ソースフォロワなどの回路が画素にないので、固定パターン雑音は発生しない。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２１】
［第１の実施の形態例］
本発明の一実施の形態による固体撮像装置を図１乃至図６を用いて説明する。まず、本実施の形態による固体撮像装置の概略の構成を図１を用いて説明する。
【００２２】
図１は、本実施の形態の固体撮像装置におけるＸＹアドレス型イメージセンサ１の２×２画素分の回路例を示している。各画素の感光部のフォトダイオード２、４、６、８のカソード側にＭＯＳＦＥＴの移送ゲート（ＴＧ）１０、１２、１４、１６がそれぞれ接続されている。なお、感光部のフォトダイオード２はフォトゲートで構成してもよい。移送ゲート１０、１２、１４、１６とＭＯＳＦＥＴの水平選択スイッチ２６、２８、３０、３２との間のフローティングディフュージョン（ＦＤ）領域のソース接合容量が検出容量１８、２０、２２、２４として用いられている。移送ゲート１０、１２のゲート電極は移送ゲート制御線６２に接続され、移送ゲート１４、１６のゲート電極は移送ゲート制御線７０に接続されている。水平選択スイッチ２６、２８のゲート電極は水平選択線６４に接続され、水平選択スイッチ３０、３２のゲート電極は水平選択線７２に接続されている。
【００２３】
また、検出容量１８、２０、２２、２４をリセットレベルに充電するためのＭＯＳＦＥＴのリセットスイッチ３４、３６、３８、４０が、それぞれ検出容量に接続されている。リセットスイッチ３４、３６のドレイン電極はリセット電圧ＶＲＳが供給されるリセット電圧供給線５８に接続されている。リセットスイッチ３４、３６のソース電極は検出容量１８、２０に接続され、ゲート電極はリセット制御信号線６０に接続されている。リセットスイッチ３８、４０のドレイン電極にはリセット電圧ＶＲＳが供給されるリセット電圧供給線６６に接続されている。リセットスイッチ３８、４０のソース電極は検出容量２２、２４に接続され、ゲート電極はリセット制御信号線６８に接続されている。
【００２４】
水平選択スイッチ２６、３０は垂直選択線５４に接続され、水平選択スイッチ２８、３２は垂直選択線５６に接続されている。各垂直選択線５４、５６には、それぞれ電荷増幅器（容量帰還型インピーダンス変換回路：ＣＴＩＡ）４１、４３が接続されている。垂直選択線５４に接続された電荷増幅器４１は、例えば図２に示すように、ＣＭＯＳインバータ４２と帰還容量４６、及び帰還容量４６を短絡するＭＯＳＦＥＴのラインリセットスイッチ５０を有している。図２において、図中破線で示したブロックは、垂直選択線５４に接続された複数の画素のうち例示として図１左上の画素を示している。水平選択スイッチ２６により検出容量１８が垂直選択線５４に接続されると、垂直選択線５４に接続された電荷増幅器４１により検出容量１８に蓄積された電荷量に応じた電圧が出力ＯＵＴｍとして出力されるようなっている。なお、図中の容量ＣＬＮ、ＣＬＤは垂直選択線５４の寄生容量（CLN)及び電荷増幅器４１の出力端子容量（CLD)を示している。また、電荷増幅器４２は、フィルファクタ等を考慮しつつ、ＣＭＯＳインバータに代えてＣＭＯＳ演算増幅器等を用いることももちろん可能である。
【００２５】
更に、出力端子OUTmは、図３に示された相関二重サンプリング回路に接続され、リセットレベルと光量に応じた信号レベルとの差電圧が検出される。
【００２６】
図１に戻り、同様に、垂直選択線５６に接続された電荷増幅器４３は、例えば、ＣＭＯＳインバータ４４と帰還容量４８、及び帰還容量４８を短絡するラインリセットスイッチ５２を有している。ラインリセットスイッチ５０、５２のゲート電極は、垂直選択線５４、５６をリセットするラインリセット信号線７４に接続されている。
【００２７】
以上説明したように、本実施の形態によるＸＹアドレス型イメージセンサ１の構成では、２次元（１次元でももちろんよい）に配列された各画素内にいわゆる能動素子（増幅器等）が存在していない。具体的には、移送ゲート１０、１２、１４、１６と水平選択スイッチ２６、２８、３０、３２との間に、図７に示したバッファ４０４や図８に示したバッファＢ１のようなソースフォロア型のアンプが接続されていない。１画素中の主要な構成要素は、図１左上の画素を例に取ると、感光部のフォトダイオード２と、リセット可能な検出容量１８と、感光部からの電荷の転送を制御する移送ゲート１０と、リセットスイッチ３４と、検出容量１８を垂直選択線５４に接続する水平選択スイッチ２６だけである。１つの垂直選択線５４に接続された複数の画素のうち、選択された画素の検出容量の電荷の変化が垂直選択線５４に接続された１つの電荷増幅器４１で検出される。このように１画素はフォトダイオード２と３個のトランジスタ（１０、２６、３４）を有しており、素子数は図７に示した従来のＡＰＳと同じで、図８に示した従来のＡＰＳより１つ（又は２つ）少ない。また、本実施の形態による構成では、垂直選択線５４を駆動するソースフォロワの駆動トランジスタが不要で、電流駆動能力の小さな３個のトランジスタを用いた簡素な素子構成を実現できるので、フィルファクタを改善することができる。
【００２８】
次に、図３を用いてサンプルホールド回路及び相関二重サンプリング（ＣＤＳ）回路の具体例について簡単に説明する。図３の回路は、図１の垂直選択線５４，５６それぞれに設けられる。電荷増幅器４１からの出力信号ＯＵＴｍの入力を制御するＭＯＳＦＥＴのサンプルホールド用スイッチ７６に、入力された出力ＯＵＴｍをホールドするサンプルホールド用容量７８が接続されている。また、スイッチ７６とサンプルホールド用容量７８の接続点にはソースフォロワ型バッファ８２が接続されている。バッファ８２の出力N1は、相関二重サンプリング回路のＣＤＳ用容量８６に接続され、ＣＤＳ用容量８６の他端N2はソースフォロワ型バッファ８８に接続されている。なお、本サンプルホールド回路／相関二重サンプリング回路ではソースフォロワ型バッファ８８を用いているが、ヴォルテージフォロワで構成するようにしてももちろんよい。
【００２９】
ＣＤＳ用容量８６とソースフォロワ型バッファ８８との接続点N2にはクランプスイッチ８４が接続されている。バッファ８８は多重化スイッチ９０に接続され、多重化スイッチ９０は共通バス配線９４に接続されている。このように相関二重サンプリング回路の出力は、多重化スイッチ９０を介して共通バス配線９４に接続され、時間多重化される。また、垂直選択線５４、５６それぞれ設けられている相関二重サンプリング回路のソースフォロワ型バッファ８８は、共通バス配線９４を介して共通の負荷電流源９２に接続されている。
【００３０】
次に、図４及び図５を中心に図１乃至図３も参照しつつ、本実施の形態による固体撮像装置の動作について説明する。図４は本実施の形態によるＸＹアドレス型イメージセンサ１の画素の断面構造と電位の模式図を示している。図５は、ＸＹアドレス型イメージセンサ１の動作を示すタイミングチャートである。
【００３１】
図４（ａ）は図１左上の画素の画素断面構造を示しており、図示しないＰ型基板のＮウエル領域内に形成されるＰウエル１００内に、ＰＮ接合のフォトダイオード２を構成するＮ-領域が形成されている。Ｐウエル上には絶縁膜１０２（ゲート絶縁膜及びフィールド絶縁膜を含む）が形成されている。図示の方向からは移送ゲート１０と水平選択スイッチ２６が並んで形成され、リセットスイッチ３４は当該断面には表れていない。移送ゲート１０のゲート電極に関してＮ-領域の反対側であって、移送ゲート１０のゲート電極と水平選択スイッチ２６のゲート電極との間の領域は、Ｎ+層のフローティングディフュージョン（ＦＤ）領域である。水平選択スイッチ２６に関してＦＤ領域の反対側に形成されたＮ+領域（ＢＵＳ）は垂直選択線５４を介して電荷増幅器（ＣＴＩＡ）４１に接続されている。
【００３２】
なお、図４（ｅ）に示すように、感光部にフォトダイオード２の代わりにフォトゲートＰＨＧを用いてももちろんよく、以下の説明は図４（ｅ）に示したフォトゲートを用いたＸＹアドレス型イメージセンサにも同様に適用可能である。また、フォトゲート自体は公知であるので図４（ｅ）の構成の説明は省略する。
【００３３】
図５のタイミングチャートに示すように、期間ｔ１（図４（ｂ）参照）において、ラインリセット信号線７４にラインリセット信号ＬＲＳＴが出力され、同時に、リセット制御信号線６０にリセット信号ＲＳＴｎ（ｎは水平選択線の番号）が出力される。ラインリセット信号ＬＲＳＴにより電荷増幅器４１及び垂直選択線５４がリセットされ、リセット信号ＲＳＴｎによりＦＤ領域（検出容量１８）がリセット電圧供給線５８からのリセット電圧ＶＲＳにリセットされる。このとき、移送ゲート１０及び水平選択スイッチ２６は共にオフ状態である。また、電荷増幅器４１が図２に示したＣＭＯＳインバータ４２で構成される場合には、垂直選択線５４及びＢＵＳはほぼＶＤＤ／２の電位にリセットされ、電荷増幅器の出力ＯＵＴｍに電圧ＶＤＤ／２が出力される。
【００３４】
光が照射されてフォトダイオード２でキャリアが発生すると、Ｎ-領域に電荷が蓄積される。フォトダイオード２とＦＤ領域の間には移送ゲート１０によるエネルギ障壁が形成されているため、光電荷蓄積中の電荷はＮ-領域に留まっている。
【００３５】
次に、期間ｔ２（図４（ｃ）参照）において、水平選択スイッチ２６のゲートに水平選択線６４から水平選択信号ＲＷｎが入力して水平選択スイッチ２６がオンになると、電荷増幅器４１からリセットレベルＶＲＳに相当する出力ＯＵＴｍ＝ＶＲ（リセット電圧）が出力される（図５参照）と共に、ＦＤ領域とＢＵＳ領域は同電位のほぼＶＤＤ／２になる。
【００３６】
次に、期間ｔ３（図４（ｄ）参照）において、水平選択スイッチ２６がオン状態のままで、移送ゲート制御線６２からゲート信号ＴＧｎを移送ゲート１０のゲートに入力する。ゲート信号ＴＧｎにより移送ゲート１０はオン状態になり、ゲート下の障壁がなくなってフォトダイオード２に蓄積されていた電荷がＦＤ領域（電荷検出容量１８）に転送される。このように、感光部は低濃度の逆導電層と移送ゲートで構成され、電荷転送時には低濃度の逆導電層が完全に空乏化するように制御されている。なお、図４（ｅ）に示す感光部がフォトゲートと移送ゲートで構成されている場合は、電荷転送時にはフォトゲート下が完全に空乏化するように制御されている。
【００３７】
この電荷量に応じた電圧変動が電荷増幅器４１から出力ＯＵＴｍ＝ＶＳ（信号電圧）として出力される。以上の動作は、水平ブランキング期間に行われ、リセット電圧ＶＲ、信号電圧ＶＳの順で電荷増幅器４１から出力される。
【００３８】
このように本実施の形態では、期間ｔ１にて電荷増幅器４１と垂直選択線５４をリセットし、同時に検出容量１８もリセットした後、電荷増幅器４１を検出モードにし、期間ｔ２にて水平選択スイッチ２６をオンにして検出容量１８を垂直選択線５４に接続することにより、検出容量１８のリセットレベルをリセット電圧ＶＲに変換し、次いで期間ｔ３にて感光部から電荷を注入または転送して信号電圧ＶＳに変換している。
【００３９】
電荷増幅器４１からの出力ＯＵＴｍの変化を簡易回路でシミュレーションした結果を図６に示す。図６の横軸は時間（２μｓｅｃ／ｄｉｖ）を表し、縦軸は出力ＯＵＴｍの出力電圧を示している。図６は、ラインリセット信号ＬＲＳＴとリセット信号ＲＳＴが２μｓｅｃ毎に出力され、光量が増加して蓄積される電荷が徐々に増大する場合を例にとって示している。ＶＤＤ＝３Ｖとして、ラインリセット時でＯＵＴｍ＝ＶＤＤ／２＝１．５Ｖ（図中”α”で示す）となり、ラインリセット直後に入力される水平選択信号ＲＷｎの入力によりＯＵＴｍ＝ＶＲ（図中”β”で示す）が出力され、ラインリセットから約１μｓｅｃ後に移送ゲート１０がオン状態となりＯＵＴｍ＝ＶＳ（図中”γ”で示す）が出力されている。このように本実施の形態では、電荷増幅器４１から信号蓄積直前のリセット電圧ＶＲが出力され、次いで信号電圧ＶＳが出力される。なお、図５のタイミングチャートからも明らかに本実施の形態による電荷増幅器４１は、リセット電圧ＶＲ及び信号電圧ＶＳを検出して出力する検出モードの所定の期間だけ電源に接続されて活性化されるようになっているので、省電力化を図ることが可能である。
【００４０】
電荷増幅器４１からの出力ＯＵＴｍは、図３に示したサンプルホールド回路及び相関二重サンプリング回路に入力する。図５に示すように期間ｔ２において、リセット電圧ＲＳＴｎの立ち下がりエッジに同期してサンプルホールド信号ＳＨがサンプルホールド回路のサンプルホールド用スイッチ７６のゲートに入力してスイッチ７６をオン状態にする。また同時に、リセット電圧ＲＳＴｎの立ち下がりエッジに同期してクランプ信号ＣＬＰが相関二重サンプリング回路のクランプスイッチ８４のゲートに入力してスイッチ８４をオン状態にする。
【００４１】
この期間ｔ２状態で、サンプルホールド回路の入力端子（ＩＮ）に電荷増幅器４１からＯＵＴｍ＝ＶＲが印加される。リセット電圧ＶＲはサンプルホールド回路のサンプルホールド用容量７８を充電すると共に、ソースフォロワ８２を介して相関二重サンプリング用容量８６も充電する。オン状態のクランプスイッチ８４により相関二重サンプリング用容量８６の他端が接地電圧に固定されているので、ノードＮ１は、サンプリングホールド用容量７８の充電電圧（ノードＮ３の電圧）からソースフォロワトランジスタ８２の閾値電圧だけ低い電圧に充電される。
【００４２】
次いで、期間ｔ３にて、クランプスイッチ８４のオフにより相関二重サンプリング用容量８６の他端（ノードＮ２）がフローティングになった時点で、信号電圧ＶＳがサンプルホールド回路の入力端子に入力されてサンプルホールド用容量７８に保持される。この結果、相関二重サンプリング用容量８６の出力側（ノードＮ２）にはリセット電圧ＶＲと信号電圧ＶＳの差に相当する差信号（ＶＳ−ＶＲ）が生じる。この信号は相関二重サンプリング用容量８６に保持され、出力のソースフォロワ型バッファ８８を駆動する。出力のソースフォロワ型バッファ８８は、多重化スイッチ９２を介して水平方向出力線９４に接続されておりリセット雑音を相殺した差信号（ＶＳ−ＶＲ）のみが出力される。
【００４３】
以上の動作をまとめると以下の通りである。図２，３，４，５を参照して説明する。受光量に応じた電荷の読み出しの前提として、各セルのフォトダイオードに蓄積された電荷は、期間ｔ３（図４（ｄ））の段階で全て読み出された状態になる。
【００４４】
そこで、セルの水平ブランキング期間中に、リセット期間ｔ１にてリセット信号ＲＳＴｎが印加されリセットスイッチ３４が導通し、検出容量１８がリセット電圧VRSに充電される。具体的には、従来例で説明した通り、検出容量１８のリセットレベルは、リセット電圧VRSにｋＴＣ雑音（熱雑音）が重畳したレベルになる。また、リセット期間ｔ１において、電荷増幅器４１の帰還スイッチ５０がオンになるので、CMOSインバータ４２の入力と出力は共に電源電圧の中間VDD／２にリセットされる。その結果、読み出し線５４（ＢＵＳ領域）のレベルは、図４（ｂ）に示される通りVDD／２になる。
【００４５】
上記のリセット期間ｔ１に続いて、リセットレベル読み出し期間ｔ２にて、検出容量１８のリセットレベルが、サンプルホールド用容量７８及び相関二重サンプリング用容量８６に保持される。即ち、水平選択信号RWnにより水平選択スイッチ２６がオンになると、CMOSインバータ４２とその帰還容量４６のイメージチャージ動作により、CMOSインバータ４２の入力に接続される垂直選択線５４の容量ＣＬＮの電位はVDD／２に維持されると共に、出力OUTmにはリセットレベルVRSに応じた電位VRが生成される。即ち、電荷増幅器４１のイメージチャージ動作により、図５に示される通り出力OUTmがリセットレベルVRに低下する。そして、この出力OUTmのリセットレベルが、サンプリングホールド用容量７８にホールドされ、同時に相関二重サンプリング用容量８６にもそれに応じた電荷がホールドされる。即ち、リセットレベルが相関二重サンプリング用容量８６にホールドされ、ノードＮ１には、リセットレベルに熱雑音（ｋＴＣ雑音）が重畳したレベルがホールドされる。
【００４６】
そこで、フォトダイオード２の容量に蓄積された電荷量が、光量積分値の読み出し期間ｔ３において、読み出される。水平選択スイッチ２６をオン状態にしたまま、ゲート信号ＴＧｎにより位相ゲート１０がオンにされる。その結果、図４（ｄ）に示される通り、フォトダイオード２に蓄積された電荷が、検出容量１８と垂直選択線５４に流入する。この時、CMOSインバータ４２とその帰還容量４６のイメージチャージ動作により、CMOSインバータ４２の入力に接続される垂直選択線５４の容量ＣＬＮの電位はVDD／２に維持されると共に、図５に示される通り出力OUTmにはフォトダイオード２に蓄積された電荷量に対応する検出レベルVSが生成される。この読み出しで、フォトダイオード２の電荷は空になり、完全空乏化（デプリート）状態になる。
【００４７】
この出力OUTmに読み出された検出レベルVSが、サンプルホールドされることで、相関二重サンプリング用容量８６のノードＮ１は、検出レベルVSに対応するレベルになる。その結果、容量８６の対抗電極であるノードＮ２は、リセットレベルVRと検出レベルVSの差電位（VS-VR)になる。但し、この検出レベルVSは、最初のリセットレベルVRに重畳されている熱雑音が加算されたレベルである。従って、その差電位を求めることにより、熱雑音が除去されることになる。
【００４８】
しかも、セル内には従来例のようなソースフォロワ回路のようなトランジスタの閾値電圧VTの影響を受ける構成になっていない。従って、差電位（VS-VR)は、固定パターン雑音を含まない信号になる。
【００４９】
上記の動作例では、フォトダイオード２への受光量に対応する電荷の蓄積期間は、読み出し後から次の読み出しまでの期間になる。そこで、この電荷蓄積期間を任意の期間に調整する必要がある場合は、適切な時間にゲート信号ＴＧｎを印加して移送ゲート１０をオンにし、フォトダイオード２に蓄積されている電荷を、検出容量１８に移転させれば良い。それにより検出容量１８には、図４（ｂ）に破線で示される通り、検出容量１８は何らかのレベルに充電される。しかし、検出容量１８は、リセット期間ｔ１においてリセットレベルVRSにリセットされるので、その後の読み出しレベルへの影響はない。
【００５０】
このように本実施の形態によれば、ラインリセット及び検出容量のリセット後に電荷を転送して信号を検出するため、その後の相関二重サンプリングによって、リセット雑音（kTC雑音）は相殺され、原理的には固定パターン雑音もｋＴＣ雑音も発生せず、ＣＭＯＳを基本とする回路構成で、ＣＣＤ型固体撮像装置と同等の画質を実現できる。
【００５１】
本発明は、上記実施の形態に限らず種々の変形が可能である。
【００５２】
例えば、上記実施の形態では、電荷増幅器としてＣＭＯＳインバータを用いた例で説明したが、本発明はこれに限られず、演算増幅器を用いた差動増幅器、ヴォルテージフォロワ等を用いれば、より高性能な固体撮像装置を実現できるようになる。
【００５３】
上記実施の形態では主として図１左上の画素を例にとって説明したが、他の画素ももちろん同様に動作する。また、移送ゲート１０〜１６、水平選択スイッチ２６〜３２、その他種々のスイッチ類は、固体撮像装置のチップ上に設けられたＣＭＯＳシフトレジスタ、ＣＭＯＳデコーダなどの周辺制御回路により制御される。
【００５４】
また、上記実施の形態では、感光部に入射する光の波長帯域を明示していないが、本発明は、所定の使用波長帯域を有する感光部を用いることにより、可視光領域でも赤外光領域でも適用可能である。
【００５５】
［第２の実施の形態例］
第２の実施の形態例の固体撮像素子は、固定パターン雑音とｋＴＣ雑音（熱雑音）を除去することができると共に、更に画素であるセルの素子数を少なくすることができる。図９は、第２の実施の形態例における固体撮像素子の２×２画素分の回路を示す図である。この例のセルCELLは、受光量に応じて電荷を蓄積するフォトダイオード２と、リセット電圧VRSとフォトダイオード２との間に設けられたリセットゲート１１と、フォトダイオード２と垂直選択線CLMとの間に設けられた移送ゲート１０とを有する。従って、２トランジスタと１フォトダイオードの簡単な構成である。
【００５６】
そして、水平方向にリセット信号Ｒｎが供給されるリセット制御信号線６０と、ゲート信号ＴＧｎが供給される移送ゲート制御信号線６２とが設けられ、垂直方向にそれぞれのセルの移送ゲート１０に接続される垂直選択線CLMm、CLMm+1が設けられる。第１の実施の形態例と同様に、垂直選択線は、電荷増幅器４１，４３に接続される。電荷増幅器４１，４３は、第１の実施の形態例と同じ構成であり、セルCELLから出力される電荷を電圧に変換する。また、電荷増幅器４１，４３は、それぞれ図３に示したサンプリング及び二重相関サンプリング回路CDSに接続され、リセットレベルと検出レベルとの差電圧が、検出信号として生成される。
【００５７】
図１０は、セルの断面構造とエネルギーレベルの変化を示す図である。図１０（ａ）は、セルCELLの断面構造を示す。グランドにバイアスされたＰ型基板２００内に、電源ＶddにバイアスされたＮ型ウエル領域１００が形成され、そのＮ型ウエル領域１００内にグランドＶssにバイアスされたＰ型ウエル領域１１１が形成される。従って、Ｎ型ウエル領域１００は、基板２００に対して逆バイアスされ電気的に分離されている。
【００５８】
更に、Ｐ型ウエル領域１１１は、両側が高濃度で深く、中央が低濃度で浅く形成されていて、左側の深い領域にリセット電圧VRSに接続されたｎ＋領域１１２とリセットゲート電極Ｒｎが形成され、右側の深い領域に垂直選択線CLMmに接続されたｎ＋領域１１４と移送ゲート電極TGnが形成される。そして、中央の浅いＰ型ウエル領域１１１Ａに、低濃度ｎ領域１１３が形成される。この低濃度ｎ領域１１３と浅いＰ型ウエル領域１１１Ａとで、フォトダイオードのＰＮ接合が形成される。
【００５９】
図１０（ａ）の断面図の右側に、中央の浅いＰ型ウエル領域１１１Ａ直下の深さ方向のエネルギーレベルを示す通り、低濃度ｎ領域１１３とＮ型ウエル領域１００との間は、浅いＰ型領域１１１Ａによる低障壁が介在するのみである。フォトダイオードのカソード領域１１３の直下のＰ型ウエル領域１１１Ａは、低濃度で薄いので、Ｎ型ウエル領域１００が電源Vddでバイアスされ、Ｐ型ウエル領域１１１がグランドVssでバイアスされているので、直下のＰ型ウエル領域１１１Ａは空乏化され、カソード領域１１３の水平方向に隣接するＰ型ウエル領域１１１に比較すると低いエネルギーレベルになっている。
【００６０】
図１０（ｂ）、（ｃ）、（ｄ）は、それぞれリセット期間ｔ１０，ｔ１１、光電変換された電荷の積分期間ｔ１２、及び蓄積された電荷の読み出し期間ｔ１３におけるエネルギーレベルを示す。また、図１１は、セルの駆動を示すタイミングチャート図である。これらの図を参照して、セルの読み出し動作を説明する。
【００６１】
リセット時ｔ１０において、リセットパルスＲｎが供給されリセットゲート１１がオンし、フォトダイオードを構成するカソード領域である低濃度ｎ領域１１３がリセット電圧VRSに接続される。これにより、フォトダイオード２の低濃度ｎ領域１１３は、完全に空乏化される。この完全に空乏化された状態では、低濃度ｎ領域１１３のエネルギーレベルは、不純物ドープ量と深さから決まる一定のレベルになり、そのエネルギーレベルに熱雑音は含まれない。リセットパルスＲｎがなくなると図１０（ｃ）の様にリセットゲート１１の障壁が高くなり、空乏化された低濃度ｎ領域１１３に光電変換された電荷の蓄積が開始される。
【００６２】
一方、リセットパルスＲｎとは別に、読み出し期間ｔ１３の直前の期間ｔ１１において、ラインリセットパルスLRSTが電荷増幅回路４１，４３のラインリセットスイッチ５０，５２に印加され、インバータ４２，４４の入出力端子が短絡され、垂直選択線CLMがVDD／２にリセットされる。即ち、移送ゲート１０のドレイン領域であるｎ領域１１４は、リセットレベルVRとして電源の中間レベルVDD／２にリセットされる。このリセットレベルVR（VDD／２）には、熱雑音が含まれる。
【００６３】
ラインリセット信号LRSTの印加により、電荷増幅回路４１の出力OUTmは、リセットレベルVRになる。そのとき、サンプリングホールドパルスSHが印加され、リセットレベルVRがサンプルホールドされると共に、相関二重サンプル用容量８６がリセットレベルVRに応じたレベルに充電される。
【００６４】
リセット期間ｔ１０のリセットパルスＲｎから、光電変換された電荷（ｎ型であるので電子）がフォトダイオードの低濃度ｎ領域１１３に蓄積される。そのとき、画素に過剰な光が入射された場合は、基板の深さ方向の低い障壁111Aを越えて電荷がＮ型ウエル領域１００に流れ込み、隣接する画素に電荷があふれるブルーミング現象が抑制される。上記の積分期間ｔ１２が終了すると、ゲート制御パルスTGnが印加され、移送ゲート１０の障壁が下げられる。それにより、低濃度ｎ領域１１３に蓄積されていた電荷が、ｎ領域１１４に流れ込む。これに伴い、垂直選択線CLMmのレベルは上がる方向（電位が下がる方向）に変化するが、電荷増幅回路４１のイメージチャージ動作により、垂直選択線CLMmのレベルはリセットレベルVDD／２一定に保たれ、出力OUTmの電位が検出レベルVSに上昇する。この検出レベルはサンプルホールドされ、相関二重サンプル用容量８６のノードＮ２には、差電圧VS−VRが生成される。
【００６５】
この場合、検出レベルVSには最初の熱雑音が重畳されているので、差電圧VS−VRにからは熱雑音が除去されることになる。もちろん、差電圧VS−VRには固定パターン雑音は含まれていない。
【００６６】
第２の実施の形態例の特徴として、フォトダイオード２の井戸に蓄積される電荷を除去するリセットゲート１１が設けられている。しかも、このリセットゲート１１がオンした時に、フォトダイオード２の電子井戸は完全に空乏化されて、低濃度ｎ領域１１３のドープ濃度と深さから決まる絶対レベルにリセットされる。従って、ここには熱雑音は含まれない。そして、リセットパルスＲｎを印加するタイミングを制御することにより、電子シャッタ機能または露出制御機能を実現することができる。
【００６７】
図１２は、第２の実施の形態例の変形例を示す図である。図１２（ａ）の断面図に示される通り、Ｐ型ウエル領域１１１の中央部は深く形成され、そこにフォトダイオード２を形成する低濃度ｎ領域１１３が形成される。従って、図１０（ａ）に示したように、浅いＰ型ウエル領域113Aを利用したブルーミング抑制機能がない。それに代わって、図１２の例では、光電変換された電子を蓄積する積分期間ｔ１２において、リセットゲート１１を完全にオフにせず、低い電位のリセットパルスＲｎをゲートに印加して準導通状態を続けることにより、積分期間ｔ１２において過剰な光が入射した時に電子をリセット電圧VRSが印加されたｎ領域１１２側にリークさせるようにする。これにより、過剰光により電荷が隣接する画素にあふれ出てブルーミング現象を起こすことが防止される。
【００６８】
図１３は、第２の実施の形態例のセル回路を利用した場合のシュミレーション結果を示す図である。図１１にも示される通り、リセット動作により出力VOUTはほぼVDD／２（＝VR）にリセットされ、その後、移送ゲートをオンすることにより検出レベルVSになる。従って、第２の実施の形態例では、電荷増幅回路の出力VOUTが、リセットレベルVRから検出レベルVSに上昇するのみであるので、CMOSインバータ４２，４４の電源VDD（＝３Ｖ）レンジの上半分が主に利用されている。それに対して、第１の実施の形態例では、図６に示される通り、出力VOUTがVDD／２から一旦リセットレベルVRに下がり、検出レベルVSに上昇する。つまり、第１の実施の形態例のほうが差電圧（VS−VR）に対するダイナミックレンジが広い。
【００６９】
従って、第２の実施の形態例においては、CMOSインバータのＰチャネルトランジスタとＮチャネルトランジスタのディメンジョン比を変更して、動作点をVDD／２より低く設定する。それにより、リセットレベルVRを低くすることができ、第１の実施の形態例のような広いダイナミックレンジを実現することが可能になる。
【００７０】
上記の第２の実施の形態例においても、セルのフォトダイオードは図４（ｅ）に示されるようなフォトゲートに代えることが可能である。その場合も、フォトゲートのゲート酸化膜直下の電子井戸は、リセットゲートを導通することにより空乏化され、濃度条件などにより決まる絶対レベルにリセットされる。
【００７１】
以上の実施の形態例を以下の付記にまとめる。
【００７２】
付記１．入射光を光電変換する感光部と、前記感光部に蓄積された電荷を移送する移送ゲートと、前記移送ゲートから移送された前記電荷を蓄積するリセット可能な検出容量と、選択信号に基づいて前記検出容量の電荷を出力する選択スイッチとを有する複数の画素と、
前記画素に接続され、前記検出容量の電荷を電圧に変換する電荷増幅器と、
前記電荷増幅器の出力電圧をサンプルホールドする相関二重サンプリング回路とを有し、
前記検出容量がリセットされた時の電荷に応じて前記電荷増幅器が出力するリセットレベルと、前記移送ゲートから移送された電荷に応じて前記電荷増幅器が出力する検出レベルとの差電圧が、前記相関二重サンプリング回路から出力されることを特徴とする固体撮像装置。
【００７３】
付記２．上記付記１記載の固体撮像装置において、
前記電荷増幅器は、容量帰還型インピーダンス変換回路であること
を特徴とする固体撮像装置。
【００７４】
付記３．上記付記１又は２に記載の固体撮像装置において、
前記電荷増幅器は、前記選択スイッチがオンになって前記検出容量が前記選択線に接続されることにより、前記検出容量のリセットレベルをリセット電圧に変換し、次いで前記移送ゲートがオンになって前記感光部から前記検出容量に移送した前記電荷を検出信号電圧に変換すること
を特徴する固体撮像装置。
【００７５】
付記４．入射光を光電変換して電荷を蓄積する感光部と、前記感光部に接続されリセット信号に応答して導通して前記感光部を空乏化するリセットゲートと、前記感光部に接続され選択信号に応答して導通し前記感光部が蓄積した電荷を出力する移送ゲートとを有する複数の画素と、
前記画素に接続され、前記出力された電荷を電圧に変換する電荷増幅器と、
前記電荷増幅器の出力電圧をサンプルホールドする相関二重サンプリング回路とを有し、
前記電荷増幅器をリセットした時の出力のリセットレベルと、前記画素から出力された電荷に応じて前記電荷増幅器が出力する検出レベルとの差電圧が、前記相関二重サンプリング回路から出力されることを特徴とする固体撮像装置。
【００７６】
付記５．上記付記４において、
前記感光部は、第１の導電型半導体領域内に所定の深さに形成された第２の導電型のカソード領域により形成され、
前記リセットゲートは、前記カソード領域と、前記第１の導電型半導体領域上に形成されたリセットゲート電極と、前記第１の導電型半導体領域内に形成され前記カソード領域より濃度の高い第２導電型のドレイン領域とにより形成されるMOS型トランジスタであることを特徴とする固体撮像装置。
【００７７】
付記６．上記付記５において、
前記移送ゲートは、前記カソード領域と、前記第１の導電型半導体領域上に形成された移送ゲート電極と、前記第１の導電型半導体領域内に形成され前記電荷増幅器の入力に接続される第２の導電型の出力領域とにより形成されるMOS型トランジスタであることを特徴とする固体撮像装置。
【００７８】
付記７．上記付記４または５において、
前記第１の導電型半導体領域は、第２の導電型のウエル領域内に形成され、前記ウエル領域の前記カソード領域直下の領域が空乏化されるように制御されていることを特徴とする固体撮像装置。
【００７９】
付記８．上記付記４または５において、
前記リセットゲートは、前記感光部が光電変換された電荷を蓄積する間、準導通状態に維持されることを特徴とする固体撮像装置。
【００８０】
【発明の効果】
以上の通り、本発明によれば、簡素な画素構成で広い開口率を有し、固定パターン雑音（ＦＰＮ）及び熱雑音（ｋＴＣ雑音）を低減させた固体撮像装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による固体撮像装置におけるＸＹアドレス型イメージセンサ１の２×２画素分の回路例を示す図である。
【図２】第１の実施の形態による固体撮像装置における電荷増幅器の回路例を示す図である。
【図３】第１の実施の形態による固体撮像装置におけるサンプルホールド回路及び相関二重サンプリング回路の回路例を示す図である。
【図４】第１の一実施の形態によるＸＹアドレス型イメージセンサの画素の断面構造と電位の模式図を示す図である。
【図５】第１の実施の形態によるＸＹアドレス型イメージセンサの動作を示すタイミングチャートである。
【図６】第１の実施の形態によるＸＹアドレス型イメージセンサの電荷増幅器から出力される出力ＯＵＴｍの変化を簡易回路でシミュレーションした結果を示す図である。
【図７】ＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置を示す図である。
【図８】ＣＭＯＳイメージセンサを用いた従来のＸＹアドレス型固体撮像装置の他の例を示す図である。
【図９】第２の実施の形態による固体撮像装置におけるＸＹアドレス型イメージセンサの２×２画素分の回路例を示す図である。
【図１０】第２の実施の形態例における固体撮像装置の断面構造とエネルギーレベルの模式図である。
【図１１】セルの駆動を示すタイミングチャート図である。
【図１２】第２の実施の形態例の変形例を示す図である。
【図１３】第２の実施の形態例のシュミレーション結果を示す図である。
【符号の説明】
１  ＸＹアドレス型イメージセンサ
２、４、６、８  フォトダイオード
１０、１２、１４、１６  移送ゲート
１８、２０、２２、２４  検出容量
２６、２８、３０、３２  水平選択スイッチ
３４、３６、３８、４０  リセットスイッチ
４１、４３  電荷増幅器
４２、４４  ＣＭＯＳインバータ
４６、４８  帰還容量
５０、５２  ラインリセットスイッチ
５４、５６  垂直選択線
５８、６６  リセット電圧供給線
６０、６８  リセット制御信号線
６２、７０  移送ゲート制御線
６４、７２  水平選択線
７４  ラインリセット信号線
７６  サンプルホールド用スイッチ
７８  サンプルホールド用容量
８２  ソースフォロワ型バッファ
８４  クランプスイッチ
８６  ＣＤＳ用容量
８８  ソースフォロワ型バッファ
９０  多重化スイッチ
９２  負荷電流源
９４  共通バス配線
１００  Ｐウエル
１０２  絶縁膜
【図１】
0004397105.tif 000002
【図２】
0004397105.tif 000003
【図３】
0004397105.tif 000004
【図４】
0004397105.tif 000005
【図５】
0004397105.tif 000006
【図６】
0004397105.tif 000007
【図７】
0004397105.tif 000008
【図８】
0004397105.tif 000009
【図９】
0004397105.tif 000010
【図１０】
0004397105.tif 000011
【図１１】
0004397105.tif 000012
【図１２】
0004397105.tif 000013
【図１３】
0004397105.tif 000014