(57)【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配列された表示部と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記複数の光検出回路の各光検出回路は、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
前記ホトセンサで変換された前記光電流を積分する積分容量と、
前記積分容量の電圧が入力される比較回路とを有し、
前記比較回路は、ソース接地でオープンドレイン出力形式のトランジスタを有することを特徴とする表示装置。
【請求項２】
前記積分容量には、リセット線を介して前記積分容量を初期化する初期化電圧が印加され、
前記比較回路の出力は、Ｘ出力線と、前記Ｘ出力線に交差するＹ出力線とに接続され、
前記各Ｘ出力線が接続されるＸ出力回路と、
前記各Ｙ出力線が接続されるＹ出力回路とを有し、
前記Ｘ出力回路および前記Ｙ出力回路は、前記表示部の周囲に配置されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
複数の画素がマトリクス状に配列された表示部と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記表示部は、複数のＸ出力線と、前記複数のＸ出力線に交差する複数のＹ出力線とを有し、
前記複数の光検出回路の各光検出回路は、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
前記ホトセンサの一端に接続され、前記ホトセンサで変換された前記光電流を積分する積分容量と、
制御電極が前記ホトセンサと前記積分容量との接続点に接続され、第１の電極が前記複数のＸ出力線のうちの１つに接続され、第２の電極に所定の第１電圧が印加される第１のトランジスタと、
制御電極が前記ホトセンサと前記積分容量との接続点に接続され、第１の電極が前記複数のＹ出力線のうちの１つに接続され、第２の電極に所定の第２電圧が印加される第２のトランジスタとを有することを特徴とする表示装置。
【請求項４】
前記複数のＸ出力線の各Ｘ出力線が接続されるＸ出力回路と、
前記複数のＹ出力線の各Ｙ出力線が接続されるＹ出力回路とを有し、
前記Ｘ出力回路および前記Ｙ出力回路のそれぞれは、前記複数の光検出回路のうち光が照射された光検出回路を検出する検出期間の初めに、前記各Ｘ出力線および前記各Ｙ出力線に、前記各Ｘ出力線および前記各Ｙ出力線を初期化する初期化電圧を印加する初期化回路を有することを特徴とする請求項３に記載の表示装置。
【請求項５】
複数の画素がマトリクス状に配列された表示部と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記表示部は、複数のＸ出力線と、前記複数のＸ出力線に交差する複数のＹ出力線とを有し、
前記複数の光検出回路の各光検出回路は、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
前記ホトセンサの一端に接続され、前記ホトセンサで変換された前記光電流を積分する積分容量と、
制御電極が前記ホトセンサと前記積分容量との接続点に接続されるとともに、第１の電極が前記複数のＸ出力線のうちの１つに接続され、第２の電極が前記複数のＹ出力線のうちの１つに接続されるトランジスタとを有することを特徴とする表示装置。
【請求項６】
前記複数のＸ出力線の各Ｘ出力線が接続されるＸ出力回路と、
前記複数のＹ出力線の各Ｙ出力線が接続されるＹ出力回路とを有し、
前記Ｙ出力回路は、前記複数の光検出回路のうち光が照射された光検出回路のＸ方向の位置を検出する第１検出期間に、前記各Ｙ出力線に所定の第１電圧を印加する第１電圧印加回路を有し、
前記Ｘ出力回路は、前記第１検出期間の初めに、前記各Ｘ出力線に前記各Ｘ出力線を初期化する第１初期化電圧を印加する第１初期化回路を有し、
前記Ｘ出力回路は、前記複数の光検出回路のうち光が照射された光検出回路のＹ方向の位置を検出する第２検出期間に、前記各Ｘ出力線に所定の第２電圧を印加する第２電圧印加回路を有し、
前記Ｙ出力回路は、前記第２検出期間の初めに、前記各Ｙ出力線に前記各Ｙ出力線を初期化する第２初期化電圧を印加する第２初期化回路を有することを特徴とする請求項５に記載の表示装置。
【請求項７】
前記ホトセンサの他端に接続されるリセット線を有し、
前記リセット線には、前記複数の光検出回路のうち光が照射された光検出回路を検出する検出期間の初めに、前記積分容量を初期化する積分容量初期化電圧が印加されることを特徴とする請求項３ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記Ｘ出力回路および前記Ｙ出力回路は、前記複数の光検出回路のうち光が照射された光検出回路を検出する１つの検出期間において、前記Ｘ出力線および前記Ｙ出力線の電圧検出を複数回実施することにより、前記光電流を多階調で検出することを特徴とする請求項２、４、６のいずれか１項に記載の表示装置。
【請求項９】
複数の画素がマトリクス状に配列された表示部と、
前記複数の画素に走査電圧を順次印加する複数の走査線と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記表示部は、複数のＸ出力線を有し、
前記複数の光検出回路の各光検出回路は、一端が、前記複数の走査線のうちの次段の走査線に接続され、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
一端が、前記ホトセンサの他端に接続され、前記ホトセンサで変換された前記光電流を積分する積分容量と、
前記複数の走査線のうちの自段の走査線と前記積分容量の他端との間に接続され、制御電極が前記ホトセンサと前記積分容量との接続点に接続される第１のトランジスタと、
制御電極が前記自段の走査線に接続されるとともに、第１の電極が前記積分容量の他端に接続され、第２の電極が前記複数のＸ出力線のうちの１つに接続される第２のトランジスタとを有することを特徴とする表示装置。
【請求項１０】
複数の画素がマトリクス状に配列された表示部と、
前記複数の画素に走査電圧を順次印加する複数の走査線と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記表示部は、複数のＸ出力線と、複数の初期化制御線とを有し、
前記複数の光検出回路の各光検出回路は、一端が、前記複数の初期化制御線のうちの１つに接続され、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
一端が、前記ホトセンサの他端に接続され、前記ホトセンサで変換された前記光電流を積分する積分容量と、
前記複数の走査線のうちの自段の走査線と前記積分容量の他端との間に接続され、制御電極が前記ホトセンサと前記積分容量との接続点に接続される第１のトランジスタと、
制御電極が前記自段の走査線に接続されるとともに、第１の電極が前記積分容量の他端に接続され、第２の電極が前記複数のＸ出力線のうちの１つに接続される第２のトランジスタとを有することを特徴とする表示装置。
【請求項１１】
前記初期化制御線には、前記複数の走査線のうちの次段の走査線に印加される走査電圧に対して電圧変化の極性が逆相の光検出回路初期化電圧が印加されることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記複数のＸ出力線の各Ｘ出力線が接続されるＸ出力回路を有し、
前記Ｘ出力回路は、前記複数の走査線の各走査線に非選択走査電圧が印加されるときに、前記各Ｘ出力線に、前記各Ｘ出力線を初期化する初期化電圧を印加する初期化回路を有し、
前記表示装置は、前記複数の走査線のうちの前記走査電圧が印加されている走査線に接続された１行分の前記画素への表示信号の書き込みと、前記走査電圧が印加されている前記走査線に接続された前記第１のトランジスタを有する１行分の前記光検出回路の出力の検出とを同期して行うことを特徴とする請求項９ないし請求項１１のいずれか１項に記載の表示装置。
【請求項１３】
前記ホトセンサは、ダイオードで構成されることを特徴とする請求項１ないし請求項１２のいずれか１項に記載の表示装置。
【請求項１４】
前記ホトセンサは、ダイオード接続された薄膜トランジスタで構成されることを特徴とする請求項１３に記載の表示装置。
【請求項１５】
前記Ｘ出力回路は、前記表示部の周囲に配置されていることを特徴とする請求項４、６、１２のうちいずれか１項に記載の表示装置。
【請求項１６】
前記光検出回路は、前記複数の画素の各画素毎に設けられることを特徴とする請求項１ないし請求項１５のいずれか１項に記載の表示装置。
【請求項１７】
前記表示装置は、液晶表示装置であり、
前記複数の画素の前記各画素は、第１の色のカラーフィルタを有する第１のサブピクセルと、前記第１の色とは異なる第２の色のカラーフィルタを有する第２のサブピクセルと、前記第１の色および前記第２の色とは異なる第３の色のカラーフィルタを有する第３のサブピクセルとを有し、
前記光検出回路が形成される領域には、前記カラーフィルタが配置されていないことを特徴とする請求項１６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、タッチパネル機能を内蔵した表示装置に関する。
【背景技術】
【０００２】
座標入力装置を有する表示装置として、タッチパネル付きディスプレイが知られている。
従来のタッチパネルは抵抗膜式が主流であり、ディスプレイパネルの上に取り付ける構造であるため、表面反射が増加することで視認性が悪化することと、ディスプレイにタッチパネルを取り付ける機構が必要になること、タッチパネル出力とディスプレイの位置を校正する手段が必要であるという問題点があった。
この問題点を解決するために、表示部にタッチパネル機能を内蔵した表示装置が、例えば、下記、公開又は未公開の特許文献１〜特許文献３に開示されている。
特許文献１に記載されたものは、マトリクス状に配置した光検出手段を、ホトセンサと、Ｘ、Ｙ方向の出力薄膜トランジスタ（以下、ＴＦＴという）で構成し、マトリクス状に配置された光検出手段のＸ、Ｙ方向の各出力ＴＦＴは直列に接続される。
特許文献１に記載されたものでは、各光検出手段の出力ＴＦＴは、ホトセンサの出力レベルでオン／オフ状態をとる。例えば、各光検出手段の出力ＴＦＴが光照射でオフし、光照射されないところでオンすると、直列接続された光検出手段のいずれかに光が照射されると、当該光検出手段の出力ＴＦＴがオフ状態となり、光検出手段の全てに光が照射されないと、全ての光検出手段の出力ＴＦＴがオン状態となる。この動作で光照射の座標を検出する。
【０００３】
特許文献２に記載されたものは、光検出手段を、ホトセンサと、バッファＴＦＴと、出力選択ＴＦＴと、リセットＴＦＴとで構成する。
特許文献２に記載されたものでは、ホトセンサの初期化と読み出しは表示部のゲート走査信号と同期して動作し、２次元の画像データを出力する。
特許文献３に記載されたものは、光検出手段を、ホトセンサと、保持容量と、初期化手段と、ラッチ手段とで構成する。
特許文献３に記載されたものでは、ホトセンサに照射される光を２値化し、ラッチに保持する。２値化した信号は信号線から出力し、２次元画像として取り出される。表示部に指を近づけたり接触させたときの画像データの変化を検出し、座標位置を特定する。
【０００４】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特願２００４−１１２７２７号
【特許文献２】特開２００３−１３１７９８号公報
【特許文献３】特開２００４−３１８８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の特許文献１に記載されたものでは、直列接続されたＸ、Ｙ方向の出力ＴＦＴをオン／オフ制御するために、高電圧出力のホトセンサが必要であるとともに、オン／オフ比が非常に高い値のＴＦＴを必要とする。
また、特許文献２に記載されたものでは、ホトセンサの信号をバッファアンプを介して出力するので、回路規模が大きくなり、表示部の開口率が低下する。さらに、周辺回路にアナログ電圧を２値化する手段が必要となり、高い性能のトランジスタを必要とする。
さらに、本方法をタッチパネルに適用するには検出した２次元画像から光照射の座標を特定する座標演算手段が必要となる。
特許文献３に記載されたものでは、ホトセンサ手段にラッチ回路を有していることで回路規模が大きくなり、表示部の開口率が低下する。さらに、２値化した２次元画像から光照射の座標を特定する座標演算手段が必要となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、タッチパネル機能を内蔵した表示装置において、ホトセンサ回路を構成する素子数を削減し、特別な座標演算回路を必要としないで正確な入力座標位置を検出することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素がマトリクス状に配列された表示部と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記複数の光検出回路の各光検出回路は、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
前記ホトセンサで変換された前記光電流を積分する積分容量と、
前記積分容量の電圧が入力される比較回路とを有し、
前記比較回路は、ソース接地でオープンドレイン出力形式のトランジスタを有する。
（２）（１）において、前記積分容量には、リセット線を介して前記積分容量を初期化する初期化電圧が印加され、
前記比較回路の出力は、Ｘ出力線と、前記Ｘ出力線に交差するＹ出力線とに接続され、
前記各Ｘ出力線が接続されるＸ出力回路と、
前記各Ｙ出力線が接続されるＹ出力回路とを有し、
前記Ｘ出力回路および前記Ｙ出力回路は、前記表示部の周囲に配置されている。
【０００７】
（３）複数の画素がマトリクス状に配列された表示部と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記表示部は、複数のＸ出力線と、前記複数のＸ出力線に交差する複数のＹ出力線とを有し、
前記複数の光検出回路の各光検出回路は、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
前記ホトセンサの一端に接続され、前記ホトセンサで変換された前記光電流を積分する積分容量と、
制御電極が前記ホトセンサと前記積分容量との接続点に接続され、第１の電極が前記複数のＸ出力線のうちの１つに接続され、第２の電極に所定の第１電圧が印加される第１のトランジスタと、
制御電極が前記ホトセンサと前記積分容量との接続点に接続され、第１の電極が前記複数のＹ出力線のうちの１つに接続され、第２の電極に所定の第２電圧が印加される第２のトランジスタとを有する。
（４）（３）において、前記複数のＸ出力線の各Ｘ出力線が接続されるＸ出力回路と、
前記複数のＹ出力線の各Ｙ出力線が接続されるＹ出力回路とを有し、
前記Ｘ出力回路および前記Ｙ出力回路のそれぞれは、前記複数の光検出回路のうち光が照射された光検出回路を検出する検出期間の初めに、前記各Ｘ出力線および前記各Ｙ出力線に、前記各Ｘ出力線および前記各Ｙ出力線を初期化する初期化電圧を印加する初期化回路を有する。
【０００８】
（５）複数の画素がマトリクス状に配列された表示部と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記表示部は、複数のＸ出力線と、前記複数のＸ出力線に交差する複数のＹ出力線とを有し、
前記複数の光検出回路の各光検出回路は、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
前記ホトセンサの一端に接続され、前記ホトセンサで変換された前記光電流を積分する積分容量と、
制御電極が前記ホトセンサと前記積分容量との接続点に接続されるとともに、第１の電極が前記複数のＸ出力線のうちの１つに接続され、第２の電極が前記複数のＹ出力線のうちの１つに接続されるトランジスタとを有する。
（６）（５）において、前記複数のＸ出力線の各Ｘ出力線が接続されるＸ出力回路と、
前記複数のＹ出力線の各Ｙ出力線が接続されるＹ出力回路とを有し、
前記Ｙ出力回路は、前記複数の光検出回路のうち光が照射された光検出回路のＸ方向の位置を検出する第１検出期間に、前記各Ｙ出力線に所定の第１電圧を印加する第１電圧印加回路を有し、
前記Ｘ出力回路は、前記第１検出期間の初めに、前記各Ｘ出力線に前記各Ｘ出力線を初期化する第１初期化電圧を印加する第１初期化回路を有し、
前記Ｘ出力回路は、前記複数の光検出回路のうち光が照射された光検出回路のＹ方向の位置を検出する第２検出期間に、前記各Ｘ出力線に所定の第２電圧を印加する第２電圧印加回路を有し、
前記Ｙ出力回路は、前記第２検出期間の初めに、前記各Ｙ出力線に前記各Ｙ出力線を初期化する第２初期化電圧を印加する第２初期化回路を有する。
（７）（３）から（６）の何れかにおいて、前記ホトセンサの他端に接続されるリセット線を有し、
前記リセット線には、前記複数の光検出回路のうち光が照射された光検出回路を検出する検出期間の初めに、前記積分容量を初期化する積分容量初期化電圧が印加される。
（８）（２）、（４）、（６）の何れかにおいて、前記Ｘ出力回路および前記Ｙ出力回路は、前記複数の光検出回路のうち光が照射された光検出回路を検出する１つの検出期間において、前記Ｘ出力線および前記Ｙ出力線の電圧検出を複数回実施することにより、前記光電流を多階調で検出する。
【０００９】
（９）複数の画素がマトリクス状に配列された表示部と、
前記複数の画素に走査電圧を順次印加する複数の走査線と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記表示部は、複数のＸ出力線を有し、
前記複数の光検出回路の各光検出回路は、一端が、前記複数の走査線のうちの次段の走査線に接続され、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
一端が、前記ホトセンサの他端に接続され、前記ホトセンサで変換された前記光電流を積分する積分容量と、
前記複数の走査線のうちの自段の走査線と前記積分容量の他端との間に接続され、制御電極が前記ホトセンサと前記積分容量との接続点に接続される第１のトランジスタと、
制御電極が前記自段の走査線に接続されるとともに、第１の電極が前記積分容量の他端に接続され、第２の電極が前記複数のＸ出力線のうちの１つに接続される第２のトランジスタとを有する。
【００１０】
（１０）複数の画素がマトリクス状に配列された表示部と、
前記複数の画素に走査電圧を順次印加する複数の走査線と、
前記表示部内にマトリクス状に配置される複数の光検出回路とを備える表示装置であって、
前記表示部は、複数のＸ出力線と、複数の初期化制御線とを有し、
前記複数の光検出回路の各光検出回路は、一端が、前記複数の初期化制御線のうちの１つに接続され、入射光を当該入射光の光強度に応じた光電流に変換するホトセンサと、
一端が、前記ホトセンサの他端に接続され、前記ホトセンサで変換された前記光電流を積分する積分容量と、
前記複数の走査線のうちの自段の走査線と前記積分容量の他端との間に接続され、制御電極が前記ホトセンサと前記積分容量との接続点に接続される第１のトランジスタと、
制御電極が前記自段の走査線に接続されるとともに、第１の電極が前記積分容量の他端に接続され、第２の電極が前記複数のＸ出力線のうちの１つに接続される第２のトランジスタとを有する。
（１１）（１０）において、前記初期化制御線には、前記複数の走査線のうちの次段の走査線に印加される走査電圧に対して電圧変化の極性が逆相の光検出回路初期化電圧が印加される。
【００１１】
（１２）（９）から（１１）の何れかにおいて、前記複数のＸ出力線の各Ｘ出力線が接続されるＸ出力回路を有し、
前記Ｘ出力回路は、前記複数の走査線の各走査線に非選択走査電圧が印加されるときに、前記各Ｘ出力線に、前記各Ｘ出力線を初期化する初期化電圧を印加する初期化回路を有し、
前記表示装置は、前記複数の走査線のうちの前記走査電圧が印加されている走査線に接続された１行分の前記画素への表示信号の書き込みと、前記走査電圧が印加されている前記走査線に接続された前記第１のトランジスタを有する１行分の前記光検出回路の出力の検出とを同期して行う。
（１３）（１）から（１２）の何れかにおいて、前記ホトセンサは、ダイオードで構成される。
（１４）（１３）において、前記ホトセンサは、ダイオード接続された薄膜トランジスタで構成される。
（１５）（４）、（６）、（１２）の何れかにおいて、前記Ｘ出力回路は、前記表示部の周囲に配置されている。
（１６）（１）から（１５）の何れかにおいて、前記光検出回路は、前記複数の画素の各画素毎に設けられる。
（１７）（１６）において、前記表示装置は、液晶表示装置であり、
前記複数の画素の前記各画素は、第１の色のカラーフィルタを有する第１のサブピクセルと、前記第１の色とは異なる第２の色のカラーフィルタを有する第２のサブピクセルと、前記第１の色および前記第２の色とは異なる第３の色のカラーフィルタを有する第３のサブピクセルとを有し、
前記光検出回路が形成される領域には、前記カラーフィルタが配置されていない。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明のタッチパネル機能を内蔵した表示装置によれば、ホトセンサ回路を構成する素子数を削減し、特別な座標演算回路を必要としないで正確な入力座標位置を検出することが可能となる。
【００１３】
以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の液晶表示パネルの構成を示すブロック図である。本実施例の液晶表示パネルは、ホトセンサ回路（光検出回路）を内蔵している。
本実施例の液晶表示パネル１０は、表示部１００を有し、ドレイン駆動回路２００、ゲート駆動回路３００、Ｘ出力回路４００、Ｙ出力回路５００、端子６００で構成される。
表示部１００は、マトリクス状に配列され、それぞれ３原色に対応したカラーフィルタを有するＰＲ（j,k）、ＰＧ（j,k）、ＰＢ（j,k）のサブピクセルと、ホトセンサ回路Ｓ（j,k）を有する。１画素は、３つのサブピクセル（ＰＲ（j,k），ＰＧ（j,k），ＰＢ（j,k））で構成されている。
前記サブピクセル（ＰＲ（j,k），ＰＧ（j,k），ＰＢ（j,k））には、ゲート駆動回路３００から出力されるゲート線Ｇ（k）と、ドレイン駆動回路２００から出力されるドレイン線（ＤＲ（j）、ＤＧ（j）、ＤＢ（j））が接続され、前記ホトセンサ回路Ｓ（j,k）には、Ｘ出力回路４００からのＸ出力線Ｘ（j）と、Ｙ出力回路５００からのＹ出力線Ｙ（k）が接続される。
【００１４】
図２は、図１に示すサブピクセルＰＲ（j,k）の等価回路を示す回路図である。
サブピクセルＰＲ（j,k）は、薄膜トランジスタ（以下、ＴＦＴという）で構成される画素トランジスタ（以下、画素ＴＦＴという）１０１と、保持容量１０２と、液晶容量１０３で構成される。
画素ＴＦＴ１０１は、ゲートがゲート線Ｇ（k）に、ドレインがドレイン線ＤＲ（j）に、ソースは保持容量１０２と液晶容量１０３に接続される。
保持容量１０２の他端は、ストレージ線ＳＴＧに接続され、液晶容量１０３の他端は共通電極（コモン電極ともいう）ＶＣＯＭに接続される。
図３は、図１に示すホトセンサ回路Ｓ（j,k）の一例の等価回路を示す回路図である。
ホトセンサ回路Ｓ（j,k）は、ＴＦＴをダイオード接続したホトダイオード１１１（ホトセンサ）と、ソース接地のＴＦＴ（１１２，１１３）と、積分容量１１５で構成される。
ホトダイオード１１１は、リセット線ＶＲＥＳと積分容量１１５の間に接続される。リセット線ＶＲＥＳは、例えば、Ｙ出力回路５００に接続される。
ＴＦＴ（１１２，１１３）のドレインは、それぞれＹ出力線Ｙ（k）、Ｘ出力線Ｘ（j）に、ゲートはともに前記積分容量１１５に接続される。
【００１５】
図４は、図１に示すホトセンサ回路Ｓ（j,k）の動作を説明するためのタイミングチャートである。
図４に示すように、リセット線ＶＲＥＳの電圧は、ハイレベルの電圧がＶＨ、ローレベルの電圧がＶＬの２値の信号である。
積分容量１１５の電圧Ｖｐは、リセット線ＶＲＥＳの電圧がＶＬのとき、ホトダイオードが順バイアスとなるので、（ＶＬ＋Ｖth１（ホトダイオード１１１のしきい値電圧））となる。
また、リセット線ＶＲＥＳの電圧がＶＨのとき、ホトダイオード１１１が逆バイアスとなるので、ホトダイオード１１１には、照射される光強度に応じた光電流Ｉｐが流れる。
光電流Ｉｐは、積分容量１１５で積分されるので、電圧Ｖｐは、図４に示すように、時間とともに上昇する。この傾斜は、光電流Ｉｐに比例する。図４において、Ｉｐ１は光電流Ｉｐが大きい場合（光強度が強い場合）を示し、Ｉｐ２は光電流Ｉｐが小さい場合（光強度が弱い場合）を示す。
積分容量１１５にゲートが接続されるＴＦＴ（１１２，１１３）は、電圧Ｖｐが、Ｖｐ≦Ｖth２（ＴＦＴ（１１２，１１３）のしきい値電圧）でオフ状態、Ｖｐ＞Ｖth２でオン状態となる。
【００１６】
このため、図４のＴＦＴ（Ｉｐ１）に示すように、光電流Ｉｐが大きい場合（Ｉｐ１）、電圧Ｖｐが、しきい値電圧Ｖth２を超えた時点で、ＴＦＴ（１１２，１１３）はオフからオン状態に変化し、図４のＴＦＴ（Ｉｐ２）に示すように、光電流Ｉｐが小さい場合（Ｉｐ２）はＴＦＴ（１１２，１１３）はオフ状態のままとなる。
ここで、ホトダイオード１１１とＴＦＴ（１１２，１１３）は、同じＴＦＴ製造工程で形成されているため、ホトダイオード１１１のしきい値電圧Ｖth１と、ＴＦＴ（１１２，１１３）のしきい値電圧Ｖth２とは、ほぼ等しく、Ｖth＝Ｖth１＝Ｖth２が成り立つと仮定する。
このとき、光電流Ｉｐと、リセット線ＶＲＥＳの電圧が立上がる時刻から、電圧Ｖｐが、しきい値電圧Ｖth２を超える時刻の時間差ｔｐは、積分容量１１５の容量Ｃｐとすると次式で示される。
ｔｐ＝Ｃｐ×｜ＶＬ｜／Ｉｐ    ・・・・・・・・・・・・・・・    （１）
この（１）式から、時間差ｔｐは光電流に反比例し、その係数は、積分容量Ｃｐとリセット線ＶＲＥＳのローレベルの電圧ＶＬで決定され、ＴＦＴ（１１２，１１３）のしきい値電圧Ｖth２が含まれない。
このことから、図３に示すホトセンサ回路は、ＴＦＴ（１１２，１１３）のしきい値電圧Ｖth２に依存しないので、光電流（Ｉｐ）を安定に検出することができる。
【００１７】
図５は、本実施例における、ホトセンサ回路Ｓ（j,k）とその周辺回路を含めた回路構成を示す回路図である。ホトセンサ回路Ｓ（j,k）、Ｘ出力回路４００、Ｙ出力回路５００の接続は、図１で示した通りである。
ホトセンサ回路Ｓ（j,k）に接地電圧ＧＮＤを供給する電源ライン、及びリセット線ＶＲＥＳは、表示部１００の外で共通に接続される。
Ｘ出力回路４００は、並列入力／直列出力回路（以下、ＰＳ回路という）ＰＳ（j）と、Ｘ出力線Ｘ（j）を初期化するためのＴＦＴ（４１１〜４１３）で構成される。ＴＦＴ（４１１〜４１３）はＰ型の薄膜トランジスタである。初期化ＴＦＴ（４１１〜４１３）は、初期化回路を構成する。
ＰＳ回路ＰＳ（j）にはクロック（ＣＫ１，ＣＫ２）、Ｘ出力線Ｘ（j）が入力される。さらに、前段からの信号を入力し、次段への信号を出力する（なお、図５では信号名は記載していない）。
初期化ＴＦＴ（４１１〜４１３）には、ドレインに電源電圧ＶＤＤが印加され、ゲートにリセット信号ＲＥＳが印加されるとともに、ソースが、それぞれＸ出力線（Ｘ（j-1）、Ｘ（j）、Ｘ（j+1））に接続される。Ｘ出力回路４００の出力Ｘｓｏは、最終段のＰＳ回路の出力となる。
Ｙ出力回路５００はＸ出力回路と等価であり、ＰＳ回路ＰＳ（k）、Ｙ出力線Ｙ（k）を初期化するためのＴＦＴ（５１１〜５１３）で構成される。ＰＳ回路ＰＳ（k）にはクロック（ＣＫ１，ＣＫ２）、Ｙ出力線Ｙ（k）が入力される。
初期化ＴＦＴ（５１１〜５１３）は、ドレインに電源電圧ＶＤＤが印加され、ゲートにリセット信号ＲＥＳが印加されるとともに、ソースが、それぞれＹ出力線（Ｙ（k-1）、Ｙ（k）、Ｙ（k+1））に接続される。Ｙ出力回路５００の出力Ｙｓｏは最終段のＰＳ回路の出力となる。
【００１８】
図６は、図５に示すホトセンサ回路Ｓ（j,k）とその周辺回路の動作を説明するためのタイミングチャートである。
リセット線ＶＲＥＳの電圧、電圧Ｖｐのタイミングは図４に示すタイミングと同じである。光電流Ｉｐは、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐ４の４条件で示した。
リセット信号ＲＥＳは、Ｘ出力線Ｘ（j）とＹ出力線Ｙ（k）を初期化するための信号、Ｘ（j）は、Ｘ出力線Ｘ（j）の電圧、（ＣＫ１，ＣＫ２）はＳＰ回路の制御信号、ＸｓｏはＸ出力回路４００の出力である。電圧Ｖｐは、図４に示す波形と同じである。
リセット信号ＲＥＳが、Ｌｏｗレベル（以下、Ｌレベルという）のとき、ＴＦＴ（４１１〜４１３，５１１〜５１３）はオン状態となり、Ｘ出力線とＹ出力線が、電源電圧ＶＤＤに初期化される。
出力線の動作はＸ出力線Ｘ（j）を例に示した。ＩｐがＩｐ１、Ｉｐ２、Ｉｐ３、Ｉｐ４の場合について示した。Ｉｐの関係は、Ｉｐ１＞Ｉｐ２＞Ｉｐ３＞Ｉｐ４である。
Ｘ出力線の電圧Ｘ（j）は、リセット信号ＲＥＳが、Ｌレベルになったタイミングで、Ｈｉｇｈレベル（以下、Ｈレベルという）に初期化される。
その後、電圧Ｖｐが、ＴＦＴ１１３のしきい値電圧Ｖｔｈを超えると、ホトセンサ回路部の出力ＴＦＴ１１３がオン状態となり、Ｘ出力線の電圧Ｘ（j）は、Ｌレベルとなる。
このＨレベルから、Ｌレベルに切り替わる時刻ｔは、光電流Ｉｐの値で変化し、ＩｐがＩｐ１の時に０＜ｔ＜Ｔｉ、Ｉｐ２の時にＴｉ＜ｔ＜２Ｔｉ、Ｉｐ３の時に２Ｔｉ＜ｔ＜３Ｔｉとなる。Ｉｐ４の時は、Ｌレベルに切り替わらない。
クロックＣＫ１は、Ｘ出力線Ｘ（j）及びＹ出力線Ｙ（k）のデータをＰＳ回路ＰＳ（j）、ＰＳ（k）に取り込むクロック（データラッチクロック）である。図６では、ｔ＝Ｔｉ、２Ｔｉ、３ＴｉのタイミングでクロックＣＫ１が入力されている例を示している。
光電流Ｉｐ、時間差ｔｐ、容量Ｃｐの関係は、前述の（１）式で示されるので、光電流Ｉｐと各時刻ｔにおけるＸ出力線の電圧は、下記（１）表のようになる。
【００１９】
［表］
0004510738.tif 000002
ここで、Ｉｐ０＝Ｃｐ×｜ＶＬ｜／Ｔｉである。
【００２０】
このように、各時刻でのＸ出力線の状態で光電流を検出できることが分かる。本実施例では取り込み時刻を３回設けることで４階調の光電流を検出できる。このように、１つの検出期間において、Ｘ出力線（またはＹ出力線）の電圧検出を複数回（Ｎ回）実施することにより、光電流を多階調（Ｎ＋１階調）で検出できる。尚、電圧検出を複数回行わず、Ｎ＝１の場合は、２階調（ＯＮとＯＦＦ）の検出となる。
クロックＣＫ２は、ＰＳ回路のデータシフトクロックである。このクロックにより、クロックＣＫ１のタイミングで取り込まれたＰＳ回路ＰＳ（j）、ＰＳ（k）のデータをシフトし、それぞれＸ、Ｙ出力回路の出力Ｘｓｏ、Ｙｓｏにそのデータを出力する。
図６に、Ｘ出力回路４００の出力Ｘｓｏのタイミングを示す。出力ＸｓｏはクロックＣＫ２の出力タイミングと同期して出力される。この出力Ｘｓｏの信号を３回分観測することで、Ｘ出力線Ｘ（ｊ）が変化したタイミングを知ることができ、４階調の検出が可能となる。
クロックＣＫ２の周波数は、光電流Ｉｐの階調数、検出速度で決定され、階調数、検出速度ともに高いほどその周波数も高くなる。この関係を図８に示す。なお、図８は、ホトセンサ回路数が２４０×３２０の例である。Ｖは検出速度で、単位はｐｐｓ（pixel per second）である。Ｎは１検出期間における検出回数であり、階調数−１となっている。Ｆは出力回路走査周波数で、クロックＣＫの周波数である。単位はｋＨｚで示した。
【００２１】
図７は、図１に示すＸ出力回路４００、およびＹ出力回路５００を構成する単位回路の一例を示す回路図である。
本単位回路では、ＰＳ回路ＰＳ（j）は、第１のクロックドゲート（クロックドインバータともいう）（４４１〜４４４）、第２のクロックドゲート４５１、インバータ（４３２，４３３）で構成される。ＴＦＴ４３１は、初期化ＴＦＴであり、図５で説明したＴＦＴ４１２に対応する。
クロックＣＫ１ＢはクロックＣＫ１の反転信号であり、クロックＣＫ２ＢはクロックＣＫ２の反転信号である。
クロックＣＫ１とクロックＣＫ１Ｂは、第１のクロックドゲート４４４と第２のクロックドゲート４５１に接続され、クロックＣＫ２とクロックＣＫ２Ｂは、第１のクロックドゲート（４４１〜４４３）と、第２のクロックドゲート４５１に接続される。
本単位回路には第１から第３のラッチ回路が含まれる。第１のラッチ回路は、クロックドゲート（４４４，４５１）と、インバータ４３２で、第２のラッチ回路は、クロックドゲート（４４１，４５１）と、インバータ４３２で、第３のラッチ回路は、クロックドゲート（４４２，４４３）と、インバータ４３３で構成される。
第１のラッチ回路は、クロック（ＣＫ１，ＣＫ１Ｂ）のタイミングで、Ｘ出力線Ｘ（j）の論理レベルを取り込み保持する。
第２のラッチ回路と第３のラッチ回路はクロックＣＫ２とクロックＣＫ２Ｂのタイミングで動作し、第１のラッチ回路に取り込んだデータを次段への出力Ｘｓｏ（j）に出力するとともに、前段からの入力Ｘｓｉ（j）からのデータを取り込む。
【００２２】
図１５は、図１に示すホトセンサ回路Ｓ（j,k）の他の例の等価回路を示す回路図である。
図１５に示すホトセンサ回路Ｓ（j,k）は、ＴＦＴ１１２とＴＦＴ１１３を取除き、ＴＦＴ１１６を追加した点で、図３に示すホトセンサ回路Ｓ（j,k）と相違する。
追加したＴＦＴ１１６は、ゲートに積分容量１１５の電圧Ｖｐが印加され、ドレイン電極がＸ出力線Ｘ（j）に、ソース電極がＹ出力線Ｙ（k）に接続される。
図１６は、図１５に示すホトセンサ回路Ｓ（j,k）と、その周辺回路を含めた回路構成を示す回路図である。
図１５に示す例では、Ｘ出力回路の動作とＹ出力回路の動作を時分割で実施する。即ち、Ｘ出力線Ｘ（ｊ）を検出する場合は、図１６に示す選択電圧ＶｓｅｌＡをＬレベル、選択電圧ＶｓｅｌＢをＨレベルとして、ＴＦＴ４０１をオフ、ＴＦＴ５０１をオンとして、Ｙ出力線Ｙ（k）に接地電圧ＧＮＤに印加する。そして、リセット信号ＲＥＳＡにより、Ｘ出力線Ｘ（j）を初期化して、図３に示す例と同様にＸ出力回路を動作させる。
一方、Ｙ出力線Ｙ（ｋ）を検出する場合は、図１６に示す選択電圧ＶｓｅｌＡをＨレベル、選択電圧ＶｓｅｌＢをＬレベルとして、ＴＦＴ４０１をオン、ＴＦＴ５０１をオフとして、Ｘ出力線Ｘ（j）に接地電圧ＧＮＤを印加する。そして、リセット信号ＲＥＳＢにより、Ｙ出力線Ｙ（k）を初期化して、図３に示す例と同様にＹ出力回路を動作させる。
このようにしてＸ，Ｙの座標を検出する。図１５に示す例では、２個のＴＦＴ数で構成できるので、画素の透過率を改善できる効果がある。
【００２３】
図１３は、図１に示す表示部１００の断面構造を示す断面図である。この図は、ノーマリーブラック（ＮＢ）の横電界モードの液晶表示パネルに適用した例を示している。
図１３に示すように、図１に示す表示部１００は、ＴＦＴ基板７３０と対向基板７００で液晶７２０を挟み込む構造となっている。
ＴＦＴ基板７３０は、ガラス基板７３１の上にＲ、Ｇ、Ｂの各サブピクセル回路（７５１〜７５３）とホトセンサ回路７５４が形成され、その上に絶縁層７３２を介して、共通電極（コモン電極）７４０と、Ｒ、Ｇ、Ｂの各画素電極（７４１〜７４３）が形成される。
一方、対向基板７００は、ガラス基板７０１の下方にＲ、Ｇ、Ｂの各カラーフィルタ（７１１〜７１３）を形成し、この各カラーフィルタをオーバーコート膜７１４で覆う構造である。
このように、Ｒ、Ｇ、Ｂの各画素電極（７４１〜７４３）上には、そのカラーに対応したカラーフィルタ（７１１〜７１３）が配置される。また、ホトセンサ回路７５４の上は、共通電極７４０で覆うことによりシールドを行う。また、このホトセンサ回路７５４に対応する位置にはカラーフィルタを配置しない。
【００２４】
図１４は、図１３に示すＴＦＴ基板７３０の平面図であり、ＴＦＴ基板７３０上に形成される画素電極（７４１〜７４３）と共通電極７４０を示す図である。
各サブピクセル回路（７５１〜７５３）は、画素ＴＦＴ１０１と保持容量１０２で構成され、ホトセンサ回路７５４は、ＴＦＴ（１１１〜１１３）と積分容量１１５で構成される。
共通電極７４０は、各サブピクセル回路（７５１〜７５３）に対応する位置に開口部が形成され、全表示領域を覆うようにメッシュ上に配置され、その開口部内に画素電極（７４１〜７４３）が配置される。
この画素電極（７４１〜７４３）と共通電極７４０の構成で、画素電極（７４１〜７４３）の電圧と共通電極７４０の電圧によって発生する横電界によって、液晶７２０を駆動し、各サブピクセル回路を透過する光を制御する。
本実施例において、ホトセンサ回路７５４は共通電極７４０で覆われる。このため、ホトセンサ回路上の液晶には横電界の発生がなく、表示は黒となる。一方、外部からの光はカラーフィルタを介さずに入射するので、光の減衰を少なくできる。
【００２５】
［実施例２］
本発明の実施例２の液晶表示装置の液晶表示パネルもホトセンサ回路を内蔵している。
図９は、本実施例のホトセンサ回路Ｓ（j,k）の一例の等価回路を示す回路図である。
図示すように、本実施例のホトセンサ回路Ｓ（j,k）は、ホトダイオード１２１、ＴＦＴ（１２２，１２３）、ブートストラップ容量（以下、ＢＳ容量という。）１２４で構成される。
ホトダイオード１２１は、一端が、次段のゲート線Ｖｇ（k+1）に、他端が、ＴＦＴ１２２のゲートに接続される。ＢＳ容量は、ＴＦＴ１２２のゲートとドレインとの間に接続される。
また、ＴＦＴ１２２のソースとＴＦＴ１２３のゲートは、自段のゲート線Ｖｇ（k）に接続され、ＴＦＴ１２３のソースは、ＴＦＴ１２２のドレインに接続され、ＴＦＴ１２３のドレインはＸ出力線Ｘ（j）に接続される。Ｘ出力線Ｘ（j）は、出力回路４００と初期化ＴＦＴ４６１に接続される。尚、この初期化ＴＦＴ４６１もＸ出力回路４００の構成要素と考えてもよい。Ｘ出力回路４００は実施例１で説明したＸ出力回路４００とほぼ同様の構成で実現できる。但し、本実施例の場合は、２階調（ＯＮまたはＯＦＦ）の検出の例を示す。
【００２６】
図１０は、図９に示すホトセンサ回路Ｓ（j,k）の動作を説明するためのタイミングチャートである。
各ゲート線の電圧（Ｖｇ（k），Ｖｇ（k+1））は、互いに、Ｌレベルとなる期間を有し、この期間にリセット信号ＲＥＳをＨレベルとし、初期化ＴＦＴ４６１をオンとして、Ｘ出力線Ｘ（j）をＬレベルに初期化とする。
電圧Ｖｐ、Ｘ出力線の電圧Ｖｘ（j）は、Ｉｐ＝０を破線で、Ｉｐが大の場合を実線で示す。
ゲート線の電圧Ｖｇ（k+1）がＨレベルの時、ホトダイオード１２１は順バイアスとなるので、Ｖｐの電圧は上昇する。このとき、ＴＦＴ１２２はオンするので、ＴＦＴ１２２のドレインは、Ｌレベルとなり、Ｖｐの電圧でＢＳ容量１２４が初期化される。この場合に、電圧Ｖｐは、しきい値電圧Ｖｔｈを超えた電圧となっている。
次に、ゲート線の電圧Ｖｇ（k+1）が、Ｌレベルになるとホトダイオード１２１は逆バイアスとなり、光照射量に応じて光電流Ｉｐが流れる。
電圧Ｖｐは、光電流Ｉｐがゼロのときはその電圧を保持し、光電流Ｉｐが大きくなると図１０に示すようにその電圧が減少する。
ＴＦＴ１２２は、Ｖｐの電圧が、しきい値電圧Ｖｔｈ以上（Ｖｐ≧Ｖｔｈ）でオン状態となり、しきい値電圧Ｖｔｈ未満（Ｖｐ＜Ｖｔｈ）でオフ状態となる。
ゲート線の電圧Ｖｇ（k）が、Ｈレベルになると、ＴＦＴ１２３がオンするので、ＴＦＴ１２２の状態により、Ｘ出力線Ｘ（j）の状態が制御される。即ち、電圧Ｖｐが、しきい値電圧Ｖｔｈを超えたままであると、ＴＦＴ１２２がオンのままなので、Ｘ出力線Ｘ（j）にゲート線のＶｇ（k）の電圧が出力される。電圧Ｖｐがしきい値電圧Ｖｔｈ未満となっていると、ＴＦＴ１２２がオフなので、Ｘ出力線Ｘ（j）はＬレベルを維持する。
本実施例によれば、複数の走査線のうちの走査電圧が印加されている走査線に接続された１行分の前記画素への表示信号の書き込みと、走査電圧が印加されている走査線に接続されたＴＦＴ１２２、１２３を有する１行分のホトセンサ回路の出力の検出とを同期して行うことができる。また、実施例１で必要であったＹ出力回路５００を設ける必要がない。
【００２７】
［実施例３］
本発明の実施例３の液晶表示装置の液晶表示パネルもホトセンサ回路を内蔵している。
図１１は、本実施例のホトセンサ回路Ｓ（j,k）の一例の等価回路を示す回路図である。
本実施例のホトセンサ回路Ｓ（j,k）は、ホトダイオード１２１のＰＮ接合が反対になっている点と、ホトダイオード１２１の一端を初期化制御線Ｖｄｓｃ（k+1）に接続した点で、前述の実施例２のホトセンサ回路Ｓ（j,k）と相違する。
図１２は、図１１に示すホトセンサ回路Ｓ（j,k）の動作を説明するためのタイミングチャートである。
初期化制御線の電圧Ｖｄｓｃ（k+1）は、ゲート線の電圧Ｖｇ（k+1）の逆相の信号であり、Ｖｄｓｃ（k+1）が、Ｌベルのとき、ホトダイオード１２１は順バイアスとなり、ＶｐをＬレベルの電圧に初期化する。
その後、Ｖｄｓｃ（k+1）が、Ｈレベルとなると、ホトダイオード１２１は逆バイアスとなり、光照射量に応じて光電流ＩｐがＢＳ容量１２４に流れ込む。
このため、電圧Ｖｐは光電流Ｉｐがゼロのときはその電圧を保持し、Ｉｐが大きくなると図示のように、電圧が上昇する。
ＴＦＴ（１２２，１２３）の動作は図１０と同じなので、電圧Ｖｐが、しきい値電圧Ｖｔｈを超えると、ＴＦＴ１２２がオンし、Ｘ出力線Ｘ（j）にＶｇ（k）の電圧が出力される。電圧Ｖｐが、しきい値電圧Ｖｔｈ未満であれば、ＴＦＴ１２２がオフし、Ｘ出力線Ｘ（j）はＬレベルを維持する。即ち、本実施例では、Ｘ出力線の電圧Ｘ（j）は、光電流がゼロのときにＬレベルで、光電流が大きいときにＨレベルとなる。
【００２８】
以上説明したように、本発明によれば、光検出手段を、ホトセンサ回路、積分容量、ソース接地ＴＦＴで構成される比較回路で構成したので、ホトセンサ回路を構成する素子数を削減することが可能となる。このため、ホトセンサ回路の占有面積を低減でき、表示部の開口率を高くすることが可能となる。
光検出手段の出力をＸまたはＹ方向に並列接続し、光検出出力の論理和をＸ，Ｙ出力線に取り出し、このＸ，Ｙ出力線の状態をＸ、Ｙ出力回路で読み出すことで、光照射の座標を検出できるので、特別な座標演算手段が必要でない。
さらに、Ｘ、Ｙ出力回路は論理回路で構成できるので、ガラス基板上に形成したＴＦＴで実現することが可能となる。
したがって、本実施例によれば、タッチパネル機能をディスプレイと一体形成できるので、ディスプレイの画質を損なうことがなく、正確な座標を検出できるとともに、タッチパネルを取り付けるための機構、構造を必要としない、タッチパネル機能を内蔵した表示装置を提供することが可能となる。
なお、前述した各実施例では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬ表示装置などにも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施例１の液晶表示装置の液晶表示パネルの構成を示すブロック図である。
【図２】図１に示すサブピクセルＰＲ（j,k）の等価回路を示す回路図である。
【図３】図１に示すホトセンサ回路Ｓ（j,k）の一例の等価回路を示す回路図である。
【図４】図１に示すホトセンサ回路Ｓ（j,k）の動作を説明するためのタイミングチャートである。
【図５】本発明の実施例１における、ホトセンサ回路Ｓ（j,k）とその周辺回路を含めた回路構成を示す回路図である。
【図６】図５に示すホトセンサ回路Ｓ（j,k）とその周辺回路の動作を説明するためのタイミングチャートである。
【図７】図７は、図１に示すＸ出力回路、およびＹ出力回路を構成する単位回路の一例を示す回路図である。
【図８】本発明の実施例１において、クロックＣＫ２の周波数と、光電流Ｉｐの階調数と、検出速度との関係の一例を示すグラフである。
【図９】本発明の実施例２のホトセンサ回路Ｓ（j,k）の一例の等価回路を示す回路図である。
【図１０】図９に示すホトセンサ回路Ｓ（j,k）の動作を説明するためのタイミングチャートである。
【図１１】本発明の実施例３のホトセンサ回路Ｓ（j,k）の一例の等価回路を示す回路図である。
【図１２】図１１に示すホトセンサ回路Ｓ（j,k）の動作を説明するためのタイミングチャートである。
【図１３】図１に示す表示部の断面構造を示す断面図である。
【図１４】図１４は、図１３に示すＴＦＴ基板の平面図である。
【図１５】図１に示すホトセンサ回路Ｓ（j,k）の他の例の等価回路を示す回路図である。
【図１６】図１５に示すホトセンサ回路Ｓ（j,k）と、その周辺回路を含めた回路構成を示す回路図である。
【符号の説明】
【００３０】
１０  液晶表示パネル
１００  表示部
１０１  画素トランジスタ（画素ＴＦＴ）
１０２  保持容量
１０３  液晶容量
１１１，１２１  ホトダイオード
１１２，１１３，１１６，１２２，１２３，３００，３０１，４１１〜４１３，４３１，４６１，５１１〜５１３  薄膜トランジスタ（ＴＦＴ）
１１５  積分容量
１２４  ブートストラップ容量（ＢＳ容量）
２００  ドレイン駆動回路
３００  ゲート駆動回路
４００  Ｘ出力回路
４４１〜４４５，４５１  クロックドゲート（クロックドインバータ）
４３２，４３３  インバータ
５００  Ｙ出力回路
６００  端子
７００  対向基板
７０１，７３１  ガラス基板
７１１〜７１３  カラーフィルタ
７１４  オーバーコート膜
７２０  液晶
７３０  ＴＦＴ基板
７３２  絶縁層
７４０  ＶＣＯＭ  共通電極
７４１〜７４３  画素電極
７５１〜７５３  サブピクセル回路
７５４  ホトセンサ回路
ＰＲ（j,k），ＰＧ（j,k），ＰＢ（j,k）  サブピクセル
Ｓ（j,k）  ホトセンサ回路
Ｇ（k）  ゲート線
ＤＲ（j），ＤＧ（j），ＤＢ（j）  ドレイン線
Ｘ（j）  Ｘ出力線
Ｙ（k）  Ｙ出力線
ＳＴＧ  ストレージ線
ＶＲＥＳ  リセット線
ＰＳ（j）  並列入力／直列出力回路
Ｖｄｓｃ（k+1）  初期化制御線
【図１】
0004510738.tif 000003
【図２】
0004510738.tif 000004
【図３】
0004510738.tif 000005
【図４】
0004510738.tif 000006
【図５】
0004510738.tif 000007
【図６】
0004510738.tif 000008
【図７】
0004510738.tif 000009
【図８】
0004510738.tif 000010
【図９】
0004510738.tif 000011
【図１０】
0004510738.tif 000012
【図１１】
0004510738.tif 000013
【図１２】
0004510738.tif 000014
【図１３】
0004510738.tif 000015
【図１４】
0004510738.tif 000016
【図１５】
0004510738.tif 000017
【図１６】
0004510738.tif 000018