(57)【特許請求の範囲】
【請求項１】
第1と第2の基準電圧と発振回路の出力電圧を比較する第1、第2のコンパレータと、前記第1、第2コンパレータのそれぞれの出力を接続したドライバ回路と、前記ドライバ回路の出力を接続する充放電制御回路と、充放電制御回路に接続する出力コンデンサとを有し、前記充放電制御回路により出力コンデンサの充放電の制御をして三角波出力をする発振回路において、前記第1のコンパレータに発振回路の出力と前記第1の基準電圧を含む第1の任意電圧を入力として前記第1のコンパレータのバイアスを制御する第1のバイアス制御回路を接続し、前記第2のコンパレータに発振回路の出力と前記第2の基準電圧を含む第2の任意電圧を入力として前記第2のコンパレータのバイアスを制御する第2のバイアス制御回路を接続し、発振回路の出力電圧が第1の任意電圧に対して第１の基準電圧側にあり第1のコンパレータの出力が少なくとも反転開始から終了までに第1のコンパレータのバイアスが増大し、発振回路の出力電圧が第2の任意電圧に対して第２の基準電圧側にあり第2のコンパレータの出力が少なくとも反転開始から終了までに第2のコンパレータのバイアスが増大することを特徴とする発振回路。
【請求項２】
第１の基準電圧は第２の基準電圧より低く、第１のコンパレータは差動入力がソースを共通にした第１と第２のPMOSトランジスタであり、一方のPMOSトランジスタのゲートを第１の基準電圧と接続しもう一方のPMOSトランジスタのゲートを発振回路の出力と接続し、第１、第２のPMOSトランジスタのソースにバイアス電流を供給する第３のPMOSトランジスタのドレインを接続し、第３のPMOSトランジスタのソースには電源を接続し、第３のPMOSトランジスタのゲートを第１のバイアス電圧の入力としてあり、第２のコンパレータは差動入力がソースを共通にした第１と第２のNMOSトランジスタであり、一方のNMOSトランジスタのゲートを第２の基準電圧と接続しもう一方のNMOSトランジスタのゲートを発振回路の出力と接続し、第１、第２のNMOSトランジスタのソースにバイアス電流を供給する第３のNMOSトランジスタのドレインを接続し、第３のNMOSトランジスタのソースをグランドに接続し、第３のNMOSトランジスタのゲートを第２のバイアス電圧の入力としている構成において、第１のコンパレータの差動入力の第１、第２のPMOSトランジスタのソースに第４のPMOSトランジスタのドレインを接続し、第４のPMOSトランジスタのソースを電源に接続し、第４のPMOSトランジスタのゲートを第１のバイアス制御電圧の入力とし第１のバイアス制御回路の出力と接続し、第２のコンパレータの差動入力の第１、第２のNMOSトランジスタのソースに第４のNMOSトランジスタのドレインを接続し、第４のNMOSトランジスタのソースをグランドに接続し、第４のNMOSトランジスタのゲートを第２のバイアス制御電圧の入力とし第２のバイアス制御回路の出力と接続し、また、第１のバイアス制御回路は、ソースを共通にした第５、第６のPMOSトランジスタがあり、第５のPMOSトランジスタのゲートを第１の任意電圧に接続し、第６のPMOSトランジスタのゲートを発振回路の出力に接続し、第５、第６のPMOSトランジスタのソースに一定電流を供給する第７のPMOSトランジスタのドレインを接続し、第７のPMOSトランジスタのソースを電源に接続し、第７のPMOSトランジスタのゲートを第３のバイアス電圧の入力とし、第５のPMOSトランジスタのドレインはグランドと接続し、第６のPMOSトランジスタのドレインは、ゲートとドレインを接続した第５のNMOSトランジスタのドレインと第６のNMOSトランジスタのゲートに接続し、第５、第６のNMOSトランジスタのソースはグランドに接続し、第６のNMOSトランジスタのドレインは、ゲートとドレインを接続した第８のPMOSトランジスタのドレインと接続し、第８のPMOSトランジスタのソースは電源に接続し、第８のPMOSトランジスタのドレインをバイアス制御回路の出力として構成し、第２のバイアス制御回路は、ソースを共通にした第７、第８のNMOSトランジスタがあり、第７のNMOSトランジスタのゲートを第２の任意電圧に接続し、第８のNMOSトランジスタのゲートを発振回路の出力に接続し、第７、第８のNMOSトランジスタのソースに一定電流を供給する第９のNMOSトランジスタのドレインを接続し、第９のNMOSトランジスタのソースをグランドに接続し、第９のNMOSトランジスタのゲートを第４のバイアス電圧の入力とし、第７のドレインは電源と接続し、第８のNMOSトランジスタのドレインは、ゲートとドレインを接続した第９のPMOSトランジスタの���レインと第１０のPMOSトランジスタのゲートに接続し、第９、第１０のPMOSトランジスタのソースは電源に接続し、第１０のPMOSトランジスタのドレインは、ゲートとドレインを接続した第１０のNMOSトランジスタのドレインと接続し、第１０のNMOSトランジスタのソースをグランドに接続し、第１０のNMOSトランジスタのドレインをバイアス制御回路の出力とすることを特徴とする請求項１記載の発振回路。
【請求項３】
第１の基準電圧は第２の基準電圧より低く、第１のコンパレータは差動入力がソースを共通にした第１と第２のPMOSトランジスタであり、一方のPMOSトランジスタのゲートを第１の基準電圧と接続しもう一方のPMOSトランジスタのゲートを発振回路の出力と接続し、第１、第２のPMOSトランジスタのソースにバイアス電流を供給する第３のPMOSトランジスタのドレインを接続し、第３のPMOSトランジスタのソースには電源を接続し、第３のPMOSトランジスタのゲートを第１のバイアス電圧の入力としてあり、第２のコンパレータは差動入力がソースを共通にした第１と第２のNMOSトランジスタであり、一方のNMOSトランジスタのゲートを第２の基準電圧と接続しもう一方のNMOSトランジスタのゲートを発振回路の出力と接続し、第１、第２のNMOSトランジスタのソースにバイアス電流を供給する第３のNMOSトランジスタのドレインを接続し、第３のNMOSトランジスタのソースをグランドに接続し、第３のNMOSトランジスタのゲートを第２のバイアス電圧の入力としている構成において、第１のコンパレータの差動入力の第１、第２のPMOSトランジスタのソースに第４のPMOSトランジスタのドレインを接続し、第４のPMOSトランジスタのソースを電源に接続し、第４のPMOSトランジスタのゲートを第１のバイアス制御電圧の入力とし第１のバイアス制御回路の第１の出力と接続し、前記第１のバイアス電圧の入力と第１のバイアス制御回路の第２の出力と接続して、第２のコンパレータの差動入力の第１、第２のNMOSトランジスタのソースに第４のNMOSトランジスタのドレインを接続し、第４のNMOSトランジスタのソースをグランドに接続し、第４のNMOSトランジスタのゲートを第２のバイアス制御電圧の入力とし第２のバイアス制御回路の第１の出力と接続し、前記第２のバイアス電圧の入力と第２のバイアス制御回路の第２の出力と接続して、また、第１のバイアス制御回路は、ソースを共通にした第１１、第１２のNMOSトランジスタがあり、第１１のNMOSトランジスタのゲートを第１の任意電圧に接続し、第１２のNMOSトランジスタのゲートを発振回路の出力に接続し、第１１、第１２のソースに一定電流を供給する第１３のNMOSトランジスタのドレインを接続し、第１３のNMOSトランジスタのソースをグランドに接続し、第１３のNMOSトランジスタのゲートを第５のバイアス電圧の入力とし、第１１のNMOSトランジスタのドレインと、ゲートとドレインを接続した第１１のPMOSトランジスタのドレインと接続しバイアス制御回路の第１の出力とし、第１２のNMOSトランジスタのドレインと、ゲートとドレインを接続した第１２のPMOSトランジスタのドレインと接続しバイアス制御回路の第２の出力とし、第１１、第１２のPMOSトランジスタのソースを電源に接続した構成であり、第２のバイアス制御回路は、ソースを共通にした第１３、第１４のPMOSトランジスタがあり、第１３のゲートを第２の任意電圧に接続し、第１４のPMOSトランジスタのゲートを発振回路の出力に接続し、第１３、第１４のソースに一定電流を供給する第１５のPMOSトランジスタのドレインを接続し、第１５のPMOSトランジスタのソースを電源と接続し、第１５のPMOSトランジスタのゲートを第６のバイアス電圧の入力とし、第１３のPMOSトランジスタのドレインと、ゲートとドレインを接続した第１４のNMOS��ランジスタのドレインと接続しバイアス制御回路の第１の出力とし、第１４のNMOSトランジスタのドレインと、ゲートとドレインを接続した第１５のNMOSトランジスタのドレインと接続しバイアス制御回路の第２の出力とし、第１４、第１５のNMOSトランジスタのソースをグランドに接続した構成であることを特徴とする請求項１記載の発振回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路など特に電源装置に用いる基本周波数を発生する発振回路に関する。
【０００２】
【従来の技術】
従来の発振回路の構成を図１１に示す。２つの基準電圧Vref1、Vref２があり、基準電圧Vref1と発振回路出力Voを入力とするコンパレータCOMP1と基準電圧Vref2と発振回路出力Voを入力とするコンパレータCOMP2があり、コンパレータCOMP1の出力とコンパレータCOMP2の出力を受けるドライバ回路があり、ドライバ回路の出力を充放電制御回路の入力に接続し、充放電制御回路の出力、すなわち、発振回路の出力とグランドの間に出力コンデンサCoを接続する。
【０００３】
コンパレータCOMP1の回路構成例は、図１２あるいは図１４である。図１２は、差動入力をソースを共通にしたPMOSトランジスタM1，M2があり、PMOSトランジスタM1のゲートを反転入力（−）、PMOSトランジスタM2のゲートを非反転入力（＋）とし、定電流バイアスとしてソースを電源に接続しドレインをPMOSトランジスタM1、M2のソースに接続したPMOSトランジスタM5を設けてそのゲートはバイアス入力Vb1とし、ゲートとドレインを接続したNMOSトランジスタM3のドレインにNMOSトランジスタM4のゲートを接続してNMOSトランジスタM3、M4のソースはグランドに接続しカレントミラー負荷にして、PMOSトランジスタM1のドレインとNMOSトランジスタM3のドレイン、PMOSトランジスタM2のドレインとNMOSトランジスタM4のドレインをそれぞれ接続して、MOSトランジスタM1、M2、M3、M4、M5で差動段を構成しており、MOSトランジスタM2、M4のドレイン接続点の差動段の出力を受けて、その入力であるゲートを共通にしたPMOSトランジスタM7、NMOSトランジスタM8があり、PMOSトランジスタM7のソースは電源と接続し、NMOSトランジスタM8のソースはグランドと接続し、PMOSトランジスタM7とNMOSトランジスタM8のドレインどうしを接続しコンパレータの出力とした出力段を構成し、差動段と出力段でコンパレータを構成している。
【０００４】
図１４のコンパレータは、差動段は図１２と同じであり、出力段は、NMOSトランジスタM17のゲートで差動段の出力を受け、そのソースはグランドと接続し、また、定電流バイアスとしてゲートはバイアス入力Vb1と同じにしてソースは電源と接続したPMOSトランジスタM18を設けて、NMOSトランジスタM17とPMOSトランジスタM18のドレインどうしを接続してコンパレータの出力にした構成である。
【０００５】
コンパレータCOMP2の構成例は、図１３あるいは図１５である。図１３は、差動入力をソースを共通にしたNMOSトランジスタM9、M10があり、NMOSトランジスタM9のゲートを反転入力（−）、NMOSトランジスタM10のゲートを非反転入力（＋）とし、定電流バイアスとしてソースをグランドに接続しドレインをNMOSトランジスタM9、M10のソースに接続したNMOSトランジスタM13を設けてそのゲートはバイアス入力Vb2とし、ゲートとドレインを接続したPMOSトランジスタM11のドレインにPMOSトランジスタM12のゲートを接続してPMOSトランジスタM11、M12のソースは電源に接続しカレントミラー負荷にして、NMOSトランジスタM9のドレインとPMOSトランジスタM11のドレイン、NMOSトランジスタM10のドレインとPMOSトランジスタM12のドレインをそれぞれ接続して、MOSトランジスタM9、M10、M11、M12、M13で差動段を構成しており、MOSトランジスタM10、M12のドレイン接続点の差動段の出力を受けて、その入力であるゲートを共通にしたPMOSトランジスタM15、NMOSトランジスタM16があり、PMOSトランジスタM15のソースは電源と接続し、NMOSトランジスタM16のソースはグランドと接続し、PMOSトランジスタM15とNMOSトランジスタM16のドレインどうしを接続しコンパレータの出力とした出力段を構成し、差動段と出力段でコンパレータを構成している。
【０００６】
図１５のコンパレータは、差動段は図１３と同じであり、出力段は、PMOSトランジスタM20のゲートで差動段の出力を受け、そのソースは電源と接続し、また、定電流バイアスとしてゲートはバイアス入力Vb2と同じにしてソースはグランドと接続したNMOSトランジスタM21を設けて、PMOSトランジスタM20とNMOSトランジスタM21のドレインどうしを接続してコンパレータの出力にした構成である。
【０００７】
ドライバ回路の構成例は、図１６あるいは図１７である。図１６と図１７はともにNOR素子（NOR1、NOR2）を用いたRSフリップフロップであり、この２つの図は出力の論理が違う。
充放電制御回路の構成例は、図１８あるいは図１９である。図１８は、ソースを電源と接続したPMOSトランジスタM53とM54があり、PMOSトランジスタM53のゲートとドレインとPMOSトランジスタM54のゲートを接続してカレントミラーを構成し、PMOSトランジスタM53のドレインとグランドの間に定電流源を接続し、ソースをグランドと接続したNMOSトランジスタM55とM56があり、NMOSトランジスタM55のゲートとドレインとNMOSトランジスタM56のゲートを接続してカレントミラーを構成し、NMOSトランジスタM55のドレインと電源の間に定電流源を接続し、充放電制御回路の入力であるゲートを共通にしたPMOSトランジスタM57とNMOSトランジスタM58があり、PMOSトランジスタM54のドレインとPMOSトランジスタM57のソースを接続し、NMOSトランジスタM56のドレインとNMOSトランジスタM58のソースを接続し、PMOSトランジスタM57とNMOSトランジスタM58のドレインどうしを接続し充放電制御回路の出力として充放電制御回路を構成している。
【０００８】
図１９は、PMOSトランジスタ、NMOSトランジスタのそれぞれのカレントミラーは図１８と同じであり、充放電制御回路の入力であるゲートを共通にしたPMOSトランジスタM59とNMOSトランジスタM60があり、PMOSトランジスタM59のソースは電源と接続してドレインはPMOSトランジスタM53、M54のゲートに接続し、NMOSトランジスタM60のソースはグランドと接続してドレインはNMOSトランジスタM55、M56のゲートと接続し、PMOSトランジスタM54とNMOSトランジスタM56のドレインどうしを接続して充放電制御回路の出力として充放電制御回路を構成している。
【０００９】
ここで、図１８の充放電制御回路に接続するドライバ回路は図１６であり、図１９の充放電制御回路に接続するドライバ回路は図１７である。なお、バイアス入力Vb1、Vb2に印加する電圧を発生させるバイアス回路例を図２０および図２１に示す。
図２０は、ゲートとドレインを接続したPMOSトランジスタM61があり、PMOSトランジスタM61のソースは電源と接続してドレインとグランド間に抵抗R1を接続してPMOSトランジスタM61のドレイン電圧をバイアス電圧Vbo1として出力するバイアス回路と、ゲートとドレインを接続したNMOSトランジスタM62があり、NMOSトランジスタM62のソースはグランドと接続してドレイン電源間に抵抗R2を接続してNMOSトランジスタM62のドレイン電圧をバイアス電圧Vbo2として出力するバイアス回路である。それぞれの電圧Vbo1、Vbo2は、MOSトランジスタM61、M62のゲート−ソース間電圧と抵抗（R1あるいはR2）の両端電圧でMOSトランジスタのドレイン電圧が決まって発生する。バイアス出力Vbo1とバイアス入力Vb1と接続し、バイアス出力Vbo2とバイアス入力Vb2と接続することにより、PMOSトランジスタM61とM5やNMOSトランジスタM62とM13でカレントミラーを構成してPMOSトランジスタM5やNMOSトランジスタM13にバイアス電流が流れる。
【００１０】
図２１は自己バイアス回路と呼ばれている。ソースを電源に接続してゲートが共通なPMOSトランジスタM63、M64があってPMOSトランジスタM64のドレインをゲートと接続してPMOSトランジスタM63、M64でカレントミラーを構成し、ソースをグランドに接続したNMOSトランジスタM65があり、NMOSトランジスタM65のゲートとドレインを接続して、さらにそのゲートにNMOSトランジスタM66のゲートを接続し、NMOSトランジスタM66のソースとグランド間に抵抗R3を接続し、PMOSトランジスタM63とNMOSトランジスタM65のドレインどうしを接続し、PMOSトランジスタM64とNMOSトランジスタM66のドレインどうしを接続する。PMOSトランジスタM63とM64のトランジスタサイズを同一とし、NMOSトランジスタM65とM66のサイズ比を1対nとすると、NMOSトランジスタM65のゲート−ソース間電圧と、NMOSトランジスタM66のゲート−ソース間電圧と抵抗R3の両端電圧との和が等しくなるように抵抗R3と両端電圧で決まる電流が流れ、また、PMOSトランジスタM63とM64のドレイン電流は等しくなるので、PMOSトランジスタM63、M64とNMOSトランジスタM65、M66と抵抗R3の部分において一定バイアス電流が生じる。この一定バイアス電流で決まPNMOSトランジスタM64のドレイン電圧をバイアス出力電圧Vbo3とし、ソースを電源と接続したPMOSトランジスタM67のゲートをバイアス出力電圧Vbo3と接続して、PMOSトランジスタM67のドレインと、ソースをグランドに接続してゲートとドレインと接続したNMOSトランジスタM68のドレインと接続して、PMOSトランジスタM67のドレインから引き出したバイアス電流で決まるNMOSトランジスタのドレイン電圧をバイアス出力電圧Vbo4とする。バイアス出力Vbo3とバイアス入力Vb1と接続し、バイアス出力Vbo4とバイアス入力Vb2と接続することにより、PMOSトランジスタM61とM5やNMOSトランジスタM62とM13でカレントミラーを構成してPMOSトランジスタM5やNMOSトランジスタM13にバイアス電流が流れる。
【００１１】
動作について説明する。ドライバ回路と充放電制御回路の組み合わせは図１６と図１８を例にする。コンパレータCOMP1とCOMP2の組合せは、図１２と図１４あるいは図１３と図１５である。発振回路の出力電圧Voが基準電圧Vref1とVref2の間であるとして、コンパレータCOMP1の出力とコンパレータCOMP2の出力はともにロウレベル（グランド）である。出力コンデンサCoが充電されているとき、ドライバ回路であるRSフリップフロップ（図１６）の出力はロウレベル（グランド）でありPMOSトランジスタM57はオンして、NMOSトランジスタはオフしており、出力電圧Voは充放電制御回路（図１８）から出力ソース電流Io1、すなわち、PMOSトランジスタM54のドレイン電流がPMOSトランジスタM57のソースードレインを経由して流れる電流に比例して上昇する。出力電圧Voが基準電圧Vref2に到達し出力電圧Voが基準電圧Vref2より僅かに高くなるとコンパレータCOMP2の出力はロウレベル（グランド）からハイレベル（電源電圧）となる。そして、RSフリップフロップはセットされドライバ回路の出力はハイレベルとなり、PMOSトランジスタM57はオフしNMOSトランジスタM58がオンして、出力コンデンサCoの充電から充放電制御回路からの出力シンク電流Io2、すなわち、 NMOSトランジスタM56のドレイン電流がNMOSトランジスタM58のドレインーソースを経由して流れる電流による放電に切り換わる。出力電圧Voは放電電流Io2に比例して下降し、出力電圧Voが基準電圧Vref2より低くなるのでコンパレータCOMP2の出力はロウレベル（グランド）に戻る。このとき、RSフリップフロップの出力はハイレベル（電源電圧）のままである。さらに、出力電圧Voが下降して基準電圧Vref1に到達すると、コンパレータCOMP1の出力がロウレベル（グランド）からハイレベル（電源電圧）となる。RSフリップフロップはリセットされてその出力はハイレベル（電源電圧）からロウレベル（グランド）となり、PMOSトランジスタM57はオンしNMOSトランジスタM58はオフして、出力コンデンサCoの放電から充電に切り換わる。出力電圧Voは再び上昇し、基準電圧Vref1より高くなるのでコンパレータCOMP1の出力はハイレベル（電源電圧）からロウレベル（グランド）に戻る。出力電圧Voは基準電圧Vref1とVref2の間に戻る。以上の動作を繰り返すことにより三角波発振を得る。
【００１２】
ドライバ回路と充放電制御回路の組合せが図１７と図１９の場合を例とする。コンパレータCOMP1とCOMP2の部分の動作は、図１６と図１８の組合せと同じである。RSフリップフロップ（図１７）の出力がハイレベル（電源電圧）になるのは、コンパレータCOMP2がハイレベル（電源電圧）でコンパレータCOMP1がロウレベル（グランド）になったときである。このとき、充放電制御回路（図１９）は、PMOSトランジスタM59はオフしてNMOSトランジスタM60はオンし、PMOSトランジスタM54がオンしてNMOSトランジスタM56がオフする。そうすると、PMOSトランジスタがM54のドレイン電流が流れ、充放電制御回路の出力より、充電電流Io1が流れて出力コンデンサCoを充電する。RSフリップフロップの出力レベルがロウレベル（グランド）になるのは、コンパレータCOMP1がハイレベル（電源電圧）でコンパレータCOMP2がロウレベル（グランド）になったときである。このとき、充放電制御回路は、PMOSトランジスタM59はオンしてNMOSトランジスタM60はオフし、PMOSトランジスタM54がオフしてNMOSトランジスタM56がオンする。そうすると、NMOSトランジスタがM56のドレイン電流が流れ、充放電制御回路の出力より、放電電流Io1が流れて出力コンデンサCoを放電する。したがって、前記説明と同様に出力コンデンサCoの充放電が行われて三角波発振の出力得られる。
以上の発振回路の動作の発振回路出力、コンパレータ（COMP1、COMP2）の出力、充放電制御の信号を図２２に図示する。この図２２の中で充放電制御信号が２種類あるが、充放電制御信号１は図１６のRSフリップフロップの出力で図１８の充放電制御回路を用いたときの波形であり、充放電制御信号２は図１７のRSフリップフロップの出力で図１９の充放電制御回路を用いたときの波形である。
【００１３】
【発明が解決しようとする課題】
発振周波数を高くした場合コンパレータの遅延時間を短くする必要がある。例えば、発振周波数が1MHzの場合には遅延時間を数10ns、10MHzの場合には遅延時間を数nsにしなければならない。一般的に、設計上の発振周波数をf0、またその逆数である設計上の発振周期をT0、実際の発振周波数をfp、コンパレータの遅延時間をtdとすると、コンパレータの遅延時間による発振周波数の誤差はつぎのようになる。
【００１４】
【数１】
0004534358.tif 000002
以上の式から発振周波数と発振周波数の誤差設定によりコンパレータの遅延時間が決まる。理想的にはコンパレータの遅延時間は0sであればよいが、実際にはコンパレータの遅延時間は生じ、誤差を少なくするため遅延時間を短くする。コンパレータの遅延時間を短くするには、MOSトランジスタのサイズを小さくしゲート−ソース間容量などの寄生容量を小さくする方法があるが、プロセスによる限界があり、一般的にはコンパレータのバイアス電流を増やしMOSトランジスタの出力抵抗、すなわちドレイン−ソース間抵抗を小さくする方法が採られる。しかし、発振周波数を高くした場合コンパレータのバイアス電流を、例えば、発振周波数が10MHzの場合には数100μAと増やさなければならず、従来方式であると発振回路の消費電流が増えてしまうという第１の問題が生じる。
【００１５】
発振回路の消費電流を低減する方法にとして出力コンデンサCoの充放電電流を少なくすることが考えられる。充放電電流を同じ値I0にすると発振周波数f0はつぎのようになる。
【００１６】
【数２】
0004534358.tif 000003
充放電電流を少なくすると出力コンデンサCoを小さくする必要がある。とくに、発振周波数が1MHzを超えると充放電電流を増やさなければならないので、発振回路の消費電流を小さくするために出力コンデンサCoをより小さくしなければならない。出力コンデンサCoの値は、充放電制御回路の出力のMOSトランジスタであるM54、M56、M57、M58の寄生容量の関係から、最低数pFまでしか下げられない。しかし、数pFまで下げたとして発振周波数を高くしていくとMOSトランジスタの寄生容量の充放電による充放電電流の誤差が生じ、発振周波数にも誤差が生じる。したがって、従来方式にある充放電制御回路では、出力コンデンサCoを小さくすると出力のMOSトランジスタの寄生容量によって発振周波数の誤差が生じやすいという第２の問題がある。
【００１７】
【課題を解決するための手段】
発振回路の消費電流を低減するため、まずコンパレータの消費電流を低減する手段として図１に本発明の基本構成を示す。これは第１の問題を解決する手段である。第1と第2の基準電圧vref1、vref2と発振回路の出力電圧Voを比較する第1、第2のコンパレータCOMP1、COMP2があり、コンパレータCOMP1、COMP2の出力を、ドライバ回路の第１、第２の入力にそれぞれ接続し、ドライバ回路の出力を充放電制御回路の入力に接続して充放電制御回路の出力、すなわち、発振回路の出力Voに接続した出力コンデンサCoの充放電の制御をして三角波出力をする発振回路があって、発振回路の出力Voと第1の基準電圧Vref1を含む第1の任意電圧V1を入力とする第1のバイアス制御回路があり、その出力を第１のコンパレータのバイアス制御のために設けたバイアス制御電圧入力と接続し、発振回路の出力Voと第2の基準電圧Vref2を含む第2の任意電圧V2を入力とする第2のバイアス制御回路があり、その出力を第２のコンパレータのバイアス制御のために設けたバイアス制御電圧入力と接続した発振回路である。ここで、バイアス制御回路の出力とコンパレータのバイアス制御入力は１つずつだけとは限らない。図１では、それぞれのバイアス制御回路に第２の出力を設けて、その第２の出力とコンパレータのもう一方の定電流バイアスのためのバイアス電圧入力に接続した例を示してある。バイアス制御回路の第２の出力とコンパレータのバイアス入力を点線で接続してある部分である。
【００１８】
つぎに、出力コンデンサCoの値を小さくして出力コンデンサの充放電電流を少なくし、発振回路の消費電流を低減するとき、充放電制御回路の出力のMOSトランジスタの寄生容量による影響を低減する手段として充放電回路を図１０に示す。これは、第２の問題を解決する手段である。発振回路の基本構成は、本発明の図１や従来回路の図１１と同じである。本発明における充放電制御回路は、ゲートを共通にして充放電制御回路の入力とするPMOSトランジスタM45とのNMOSトランジスタM46があり、PMOSトランジスタM45のドレインは第１の定電流源と接続し、PMOSトランジスタM45のソースとPMOSトランジスタM47のドレインと接続し、ゲートとドレインを接続したPMOSトランジスタM48のドレインと、PMOSトランジスタM45のドレイン、PMOSトランジスタM47のゲート、PMOSトランジスタM49のゲートとそれぞれ接続し、PMOSトランジスタM47、M48、M49のソースを電源と接続して、また、NMOSトランジスタM46のドレインは第２の定電流源と接続し、NMOSトランジスタM46のソースとNMOSトランジスタM50のドレインと接続し、ゲートとドレインを接続したNMOSトランジスタM51のドレインと、NMOSトランジスタM46のドレイン、NMOSトランジスタM50のゲート、NMOSトランジスタM52のゲートとそれぞれ接続し、NMOSトランジスタM50、M51、M52のソースをグランドと接続して、PMOSトランジスタM49のドレインとNMOSトランジスタM52のドレインを共通にして充放電制御回路の出力とした構成にする。
【００１９】
【発明の実施の形態】
本発明である図１の発振回路の動作を説明する。コンパレータとドライバ回路、充放電制御回路の動作は従来回路と同じである。任意電圧V1は基準電圧Vref1より高く、任意電圧V2は基準電圧Vref2より低く、また、任意電圧V1は任意電圧V2より低く設定した場合、発振回路の出力Voが任意電圧V1より低いと第１のバイアス制御回路（バイアス制御１）が動作して、その出力が変化してコンパレータCOMP1のバイアス制御入力の印加バイアス電圧が変化してコンパレータCOMP1のバイアス電流が増加し、一方のコンパレータCOMP2はバイアス入力の印加バイアス電圧によって最小限のバイアス電流が流れる。そして、出力電圧Voが基準電圧Vref1になってコンパレータCOMP1が反転動作するとき所望の遅延時間となるような最適なバイアス電流がタイミングよく流れる。発振回路の出力Voが任意電圧V2より高いと第２のバイアス制御回路（バイアス制御２）が動作して、その出力が変化してコンパレータCOMP2のバイアス制御入力の印加バイアス電圧が変化してコンパレータCOMP2のバイアス電流が増加し、一方のコンパレータCOMP1はバイアス入力の印加バイアス電圧によって最小限のバイアス電流が流れる。そして、出力電圧Voが基準電圧Vref2になってコンパレータCOMP2が反転動作するとき所望の遅延時間となるような最適なバイアス電流がタイミングよく流れる。このようにして、コンパレータCOMP1あるいはコンパレータCOMP2の反転動作するほうのバイアス電流を増加させ、反転動作しないほうのバイアス電流を少なくすることによって発振回路の動作時の消費電流を減らすことができる。
【００２０】
つぎに本発明の発振回路における図１０の充放電制御回路の動作について説明する。ドライバ回路の出力がハイレベル、すなわち、充放電制御回路の入力がハイレベルのとき、PMOSトランジスタM45はオフしてNMOSトランジスタM46はオンする。電源に接続しているPMOSトランジスタ側では、PMOSトランジスタM48とM49でカレントミラーを構成しており、グランドの接続しているNMOSトランジスタ側では、NMOSトランジスタM50、M51とM52がカレントミラーを構成する。PMOSトランジスタM48のサイズよりM49のサイズのほうが大きいとPMOSトランジスタM49に流れるドレイン電流は第１の定電流源の値より大きくなる。同様に、NMOSトランジスタM51のサイズよりM52のサイズのほうが大きくなるように設定するが、NMOSトランジスタM50が加わることによりNMOSトランジスタM50とM51のトータルサイズがM52のサイズより大きくなるとNMOSトランジスタM52のドレイン電流は第２の定電流源の値より小さくなる。PMOSトランジスタM49のドレイン電流がNMOSトランジスタM52のドレイン電流より多くすると充放電制御回路の出力Voは充電電流が流れる。ドライバ回路の出力がロウレベル、すなわち、充放電制御回路の入力レベルがロウレベルのとき、PMOSトランジスタM45はオンしてNMOSトランジスタM46はオフする。電源に接続しているPMOSトランジスタ側では、PMOSトランジスタM47、M48とM49でカレントミラーを構成しており、グランドに接続しているNMOSトランジスタ側では、NMOSトランジスタM51とM52でカレントミラーを構成している。PMOSトランジスタM47とM48のトータルサイズをPMOSトランジスタM49のサイズより大きくするとPMOSトランジスタM49のドレイン電流は第１の定電流源の値より小さくなり、NMOSトランジスタM51のサイズよりM52のサイズが大きいのでNMOSトランジスタM52のドレイン電流は第２の定電流源の値より大きくなる。NMOSトランジスタM52のドレイン電流がPMOSトランジスタM49より多くすると充放電制御回路の出力Voは放電電流が流れる。充放電制御回路の出力が充放電の切り換わりをすると、PMOSトランジスタ側、NMOSトランジスタ側のカレントミラーは定電流源が接続されている入力と出力のMOSトランジスタのサイズ比が変化するので、カレントミラーのそれぞれのゲート電圧の変動は僅かである。したがって、ゲート−ソース間の寄生容量の充放電電流が少なくなり、出力コンデンサCoの充放電電流に対する影響を小さくでき、その結果、発振周波数の誤差を低減できる。
【００２１】
図１の本発明の基本構成にある第１のコンパレータCOMP１の具体的な回路構成を図２または図４に示す。図２のコンパレータは、図１２の従来のコンパレータのPMOSトランジスタM1、M2のソースに接続しているPMOSトランジスタM5と並列に、ソースを電源と接続しドレインをPMOSトランジスタM1、M2のソースと接続してゲートはバイアス制御電圧の入力Vbc1としたバイアス電流制御のためのPMOSトランジスタM6を追加した。図４のコンパレータは、図１４の従来のコンパレータに図２のコンパレータと同様にバイアス電流制御のためのPMOSトランジスタM6を追加し、出力段にNMOSトランジスタM17のドレインと接続しているPMOSトランジスタM18と並列に、ソースを電源と接続しドレインをNMOSトランジスタM17のドレインと接続してゲートはバイアス制御電圧の入力Vbc1としたバイアス電流制御のためのPMOSトランジスタM19を追加する。この図２と図４は、差動入力にPMOSトランジスタを用いた第１のコンパレータCOMP1の例である。また、第２のコンパレータCOMP2の具体的な回路構成を図３または図５に示す。図３のコンパレータは、図１３の従来のコンパレータのNMOSトランジスタM9、M10のソースに接続しているNMOSトランジスタM13と並列に、ソースをグランドの接続しドレインをNMOSトランジスタM9、M10のソースと接続してゲートはバイアス制御電圧の入力Vbc2としたバイアス電流制御のためのNMOSトランジスタM14を追加した。図５のコンパレータは、図１５の従来のコンパレータに図３と同様にバイアス電流制御のためのNMOSトランジスタM14を追加し、出力段にPMOSトランジスタM20のドレインと接続しているNMOSトランジスタM21と並列に、ソースをグランドと接続しドレインをPMOSトランジスタM20のドレインと接続してゲートはバイアス制御電圧の入力Vbc2としたバイアス電流制御のためのNMOSトランジスタM22を追加する。この図３と図５は、差動入力にNMOSトランジスタを用いた第２のコンパレータCOMP2の例である。第１のバイアス制御回路の具体的な回路構成の一つを図６に示す。ソースを共通にしたPMOSトランジスタM24、M25があり、PMOSトランジスタM24のゲートを第１の任意電圧V1の入力とし、PMOSトランジスタM25のゲートを発振回路の出力である三角波の入力とし、ドレインをPMOSトランジスタM24、M25のソースと接続したPMOSトランジスタM23がありそのソースは電源と接続しゲートは第３のバイアス電圧入力Vb3とする。PMOSトランジスタM23より一定のバイアス電流を供給する。PMOSトランジスタM24のドレインはグランドと接続し、PMOSトランジスタM25のドレインはゲートとドレインを接続したNMOSトランジスタM26のドレインと接続し、さらにNMOSトランジスタM26とNMOSトランジスタM27のゲートどうしを接続し、NMOSとトランジスタM26、M27はそれぞれのソースをグランドに接続してカレントミラーを構成する。NMOSトランジスタM27のドレインにゲートとドレインを接続したPMOSトランジスタM28のドレインを接続してそのソースを電源に接続する。PMOSトランジスタM28のドレインを第１のバイアス制御回路の第１のバイアス制御電圧出力Vbco11とする。第２のバイアス制御回路の具体的な回路構成の一つを図７に示す。ソースを共通にしたNMOSトランジスタM30、M31があり、NMOSトランジスタM30のゲートを第２の任意電圧V2の入力とし、NMOSトランジスタM31のゲートを発振回路の出力である三角波の入力と���、ドレインをNMOSトランジスタM30、M31のソースと接続したNMOSトランジスタM29がありそのソースはグランドと接続しゲートは第４のバイアス電圧入力Vb4とする。NMOSトランジスタM29より一定のバイアス電流を供給する。NMOSトランジスタM30のドレインは電源と接続し、NMOSトランジスタM31のドレインはゲートとドレインを接続したPMOSトランジスタM32のドレインと接続し、さらにPMOSトランジスタM32とPMOSトランジスタM33のゲートどうしを接続し、PMOSとトランジスタM32、M33はそれぞれのソースを電源に接続してカレントミラーを構成する。PMOSトランジスタM33のドレインにゲートとドレインを接続したNMOSトランジスタM34のドレインを接続してそのソースをグランドに接続する。NMOSトランジスタM34のドレインを第２のバイアス制御回路の第１のバイアス制御電圧出力Vbco21とする。
【００２２】
図１の発振回路の基本構成で、第１のコンパレータCOMP1と第２のコンパレータCOMP2として、図２と図３、あるいは、図４と図５の回路構成を適用し、第１のバイアス制御回路（バイアス制御１）として図６、第２のバイアス制御回路（バイアス制御２）として図７の回路構成を適用し、第１のバイアス制御回路の出力Vbco11と第１のコンパレータのバイアス制御電圧の入力Vbc1を接続し、第２のバイアス制御回路の出力Vbco21と第２のコンパレータのバイアス制御電圧の入力Vbc2を接続した構成が、請求項２に対する実施の形態である。図２０や図２１のようなバイアス回路との接続の一例は、図２、図４の第１のコンパレータのバイアス電圧入力Vb1、図６の第１のバイアス制御回路のバイアス電圧入力Vb3はバイアス電圧出力Vbo1と接続し、図３、図５の第２のコンパレータのバイアス電圧入力Vb2、図７の第２のバイアス制御回路のバイアス電圧入力Vb4は、バイアス出力電圧Vbo2と接続する。
【００２３】
この実施の形態におけるバイアス制御の動作を説明する。任意電圧V1とV2は、基準電圧Vref1とVref2の間にあるとし、任意電圧V1は任意電圧V2と等しいか任意電圧V1より任意電圧V2のほうが高いとする。
発振回路の出力電圧Voが任意電圧V1より低い場合、図６の第１のバイアス制御回路では、PMOSトランジスタM25のゲート電圧はPMOSトランジスタM24のゲート電圧より低いので、PMOSトランジスタM23に流れる一定バイアス電流は全て、あるいはほとんどがPMOSトランジスタM25に流れ、NMOSトランジスタM26とM27のカレントミラーで電流が折り返されPMOSトランジスタM28のドレイン電流が流れる。PMOSトランジスタM28と図２の第１のコンパレータのPMOSトランジスタM6、また図４の第１のコンパレータのPMOSトランジスタM6、M19はカレントミラーを構成するので、PMOSトランジスタM6、M19にバイアス制御電流が流れて第１のコンパレータのPMOSトランジスタM5、M18の一定バイアス電流に足されてるので、第１のコンパレータの差動段や出力段のバイアス電流が増加する。図７の第２のバイアス制御回路では、NMOSトランジスタM30のゲート電圧はNMOSトランジスタM31のゲート電圧より高くなるので、NMOSトランジスタM29の一定バイアス電流はNMOSトランジスタM30に全て、あるいはほとんど流れるので、NMOSトランジスタM31に電流は流れないか僅かしか流れないのでNMOSトランジスタM34のドレイン電流も流れないか僅かしか流れない。NMOSトランジスタM34と図３の第２のコンパレータのNMOSトランジスタM14、また図５の第２のコンパレータのNMOSトランジスタM14、M22はカレントミラーを構成するので、NMOSトランジスタM14、M22でのバイアス電流は流れないか僅かしか流れない。したがって、第２のコンパレータの差動段や出力段のバイアス電流はNMOSトランジスタM13やM21の一定バイアス電流のみである。
【００２４】
発振回路の出力電圧Voが任意電圧V2より高い場合、図６の第１のバイアス制御回路では、PMOSトランジスタM24のゲート電圧はPMOSトランジスタM25のゲート電圧より低くなるので、PMOSトランジスタM23に流れる一定バイアス電流はPMOSトランジスタM24に全て、あるいはほとんど流れるので、PMOSトランジスタM25には電流は流れないか僅かしか流れず、PMOSトランジスタM28も電流が流れないか僅かしか流れない。したがって図２の第１のコンパレータのPMOSトランジスタM6や図４の第１のコンパレータのPMOSトランジスタM6、M19のバイアス電流は流れないか僅かしか流れないので、第１のコンパレータは、PMOSトランジスタM5およびPMOSトランジスタM18の一定バイアス電流でバイアスされる。図７の第２のバイアス制御回路では、NMOSトランジスタM30のゲート電圧よりNMOSトランジスタM31のゲート電圧のほうが高くなるので、NMOSトランジスタM29のバイアス電流がNMOSトランジスタM31に全て、あるいはほとんど流れるので、PMOSトランジスタM32とM33のカレントミラーで電流が折り返され、NMOSトランジスタM34に電流が流れ、図３の第２のコンパレータのNMOSトランジスタM14や図５のNMOSトランジスタM14とM22のバイアス制御電流が流れて、第２のコンパレータのNMOSトランジスタM13、M21の一定バイアス電流に足されてるので、第２のコンパレータの差動段や出力段のバイアス電流が増加する。
したがって、発振回路出力Voが基準電圧Vref1であり第１のコンパレータが反転動作するタイミングのときは、第１のコンパレータは増加したバイアス電流が流れていて第２のコンパレータは一定バイアス電流のみ流れている。発振回路出力Voが基準電圧Vref2であり第２のコンパレータが反転動作するタイミングのときは、第１のコンパレータは一定バイアス電流のみ流れており第２のコンパレータは増加したバイアス電流が流れている。
【００２５】
もう１つのバイアス制御の方法として、第１のバイアス制御回路を図８に、第２のバイアス制御回路を図９に示す。図８の第１のバイアス制御回路は、ソースを共通にしたNMOSトランジスタM36、M37があり、NMOSトランジスタM36のゲートを第１の任意電圧V1の入力とし、NMOSトランジスタM37のゲートを発振回路の出力である三角波の入力とし、ドレインをNMOSトランジスタM36、M37のソースと接続したNMOSトランジスタM35がありM35のソースはグランドと接続しゲートは第３のバイアス電圧入力Vb3とする。NMOSトランジスタM35より一定のバイアス電流を供給する。NMOSトランジスタM36のドレインはゲートとドレインを接続したPMOSトランジスタM38のドレインと接続しM38のソースを電源と接続してM38のドレインを第１のバイアス制御回路の第１のバイアス制御電圧の出力Vbc11とする。NMOSトランジスタM37のドレインはゲートとドレインを接続したPMOSトランジスタM39のドレインと接続しM39のソースを電源と接続してM39のドレインを第１のバイアス制御回路の第２のバイアス制御電圧Vbc12とする。図９の第２のバイアス制御回路は、ソースを共通にしたPMOSトランジスタM41、M42があり、PMOSトランジスタM41のゲートを第２の任意電圧V2の入力とし、PMOSトランジスタM42のゲートを発振回路の出力である三角波の入力とし、ドレインをPMOSトランジスタM41、M42のソースと接続したPMOSトランジスタM40がありM40のソースを電源と接続しゲートは第４のバイアス電圧入力Vb4とする。PMOSトランジスタM40より一定のバイアス電流を供給する。PMOSトランジスタM41のドレインはゲートとドレインを接続したNMOSトランジスタM43のドレインと接続しM43のソースをグランドに接続してM43のドレインを第２のバイアス制御回路の第１のバイアス制御電圧の出力Vbc21とする。PMOSトランジスタM42のドレインはゲートとドレインを接続したNMOSトランジスタM44のドレインと接続しM44のソースをグランドに接続してM44のドレインを第２のバイアス制御回路の第２のバイアス制御電圧の出力Vbc22とする。
【００２６】
図１の発振回路の基本構成で、第１のコンパレータCOMP1と第２のコンパレータCOMP2として、図２と図３、あるいは、図４と図５の回路構成を適用し、第１のバイアス制御回路（バイアス制御１）として図８、第２のバイアス制御回路（バイアス制御２）として図９の回路構成を適用し、第１のバイアス制御回路の第１の出力Vbco11と第１のコンパレータのバイアス制御電圧の入力Vbc1を接続し、第１のバイアス制御回路の第２の出力Vbc12と第１のコンパレータのバイアス電圧入力Vb1を接続し、第２のバイアス制御回路の第１の出力Vbco21と第２のコンパレータのバイアス制御電圧の入力Vbc2を接続し、第２のバイアス制御回路の第２の出力Vbco22と第２のコンパレータのバイアス電圧入力Vb2を接続した構成が、請求項３に対する実施の形態である。図２０や図２１のようなバイアス回路との接続の一例は、図８の第１のバイアス制御回路のバイアス電圧入力Vb3は、バイアス出力電圧Vbo2と接続し、図９の第２のバイアス制御回路のバイアス電圧入力Vb4はバイアス電圧出力Vbo1と接続する。
【００２７】
この実施の形態におけるバイアス制御の動作を説明する。任意電圧V1とV2は、基準電圧Vref1とVref2の間にあるとし、任意電圧V1は任意電圧V2と等しいか任意電圧V1より任意電圧V2のほうが高いとする。
発振回路の出力電圧Voが任意電圧V1より低い場合、図８の第１のバイアス制御回路では、NMOSトランジスタM36のゲート電圧はNMOSトランジスタM37より高いので、NMOSトランジスタM35に流れる一定バイアス電流は全て、あるいはほとんどがNMOSトランジスタM36に流れ、PMOSトランジスタM38にも電流が流れる。PMOSトランジスタM38と図２の第１のコンパレータのPMOSトランジスタM6、また図４の第１のコンパレータのPMOSトランジスタM6、M19はカレントミラーを構成するので、PMOSトランジスタM6、M19にバイアス制御電流が流れる。一方、第１のバイアス制御回路のNMOSトランジスタM37の電流は流れないか僅かしか流れないので、PMOSトランジスタM39の電流も流れないか僅かしか流れない。PMOSトランジスタ39と図２の第１のコンパレータのPMOSトランジスタM5、また図４の第１のコンパレータのPMOSトランジスタM5、M18はカレントミラーを構成するので、PMOSトランジスタM5、M18のバイアス電流は流れないか僅かしか流れない。ここで、PMOSトランジスタM38に対するPMOSトランジスタM6、M19のトランジスタサイズ比をK11a、K11bとし、PMOSトランジスタM39に対するPMOSトランジスタM5、M18のトランジスタサイズ比をK12a、K12bとして、NMOSトランジスタM35のバイアス電流をIb3とすると、PMOSトランジスタM5、M6、M18、M19のバイアス電流I5、I6、I18、I19はつぎのようになる。
【００２８】
【数３】
0004534358.tif 000004
【００２９】
【数４】
0004534358.tif 000005
【００３０】
【数５】
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【００３１】
【数６】
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【００３２】
【数７】
0004534358.tif 000008
【００３３】
【数８】
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【００３４】
【数９】
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【００３５】
【数１０】
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I36、I37はNMOSトランジスタM36、M37に流れる電流である。図９の第２のバイアス制御回路では、PMOSトランジスタM42のゲート電圧はPMOSトランジスタM41のゲート電圧より低いので、PMOSトランジスタM40に流れる一定バイアス電流は全て、あるいはほとんどがPMOSトランジスタM42に流れ、NMOSトランジスタM44にも電流が流れる。NMOSトランジスタM44と図３の第２のコンパレータのNMOSトランジスタM13、また図５の第２のコンパレータのNMOSトランジスタM13、M21はカレントミラーを構成するので、NMOSトランジスタM13、M21にバイアス電流が流れる。一方、第２のバイアス制御回路のPMOSトランジスタM41の電流は流れないか僅かしか流れないので、NMOSトランジスタM43の電流も流れないか僅かしか流れない。NMOSトランジスタM43と図３の第２のコンパレータのNMOSトランジスタM14、また図５の第２のコンパレータのNMOSトランジスタM14、M22はカレントミラーを構成するので、NMOSトランジスタM14、M22のバイアス制御電流は流れないか僅かしか流れない。ここで、NMOSトランジスタM43に対するNMOSトランジスタM14、M22のトランジスタサイズ比をK21a、K21bとし、NMOSトランジスタM44に対するNMOSトランジスタM13、M21のトランジスタサイズ比をK22a、K22bとして、PMOSトランジスタM40のバイアス電流をIb4とすると、NMOSトランジスタM13、M14、M21、M22のバイアス電流I13、I14、I21、I22はつぎのようになる。
【００３６】
【数１１】
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【００３７】
【数１２】
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【００３８】
【数１３】
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【００３９】
【数１４】
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【００４０】
【数１５】
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【００４１】
【数１６】
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【００４２】
【数１７】
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【００４３】
【数１８】
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I41、I42はNMOSトランジスタM41、M42に流れる電流である。
発振回路の出力Voが任意電圧V2より高い場合、図８の第１のバイアス制御回路では、NMOSトランジスタM36のゲート電圧よりNMOSトランジスタM37のゲート電圧が高いので、NMOSトランジスタM35の一定バイアス電流は、NMOSトランジスタM37に全て、あるいはほとんど流れて、NMOSトランジスタM36に電流は流れないか僅かしか流れない。すなわち、図２や図４の第１のコンパレータのPMOSトランジスタM5、M18にバイアス電流は流れて、PMOSトランジスタM6、M19のバイアス制御電流は流れないか僅かしかながれない。このときのPMOSトランジスタM5、M6、M18、M19のバイアス電流I5、I6、I18、I19はつぎのようになる。
【００４４】
【数１９】
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【００４５】
【数２０】
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【００４６】
【数２１】
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【００４７】
【数２２】
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図９の第２のバイアス制御回路では、PMOSトランジスタM41のゲート電圧はPMOSトランジスタM42のゲート電圧より低いので、PMOSトランジスタM40に流れる一定バイアス電流は全て、あるいはほとんどがPMOSトランジスタM41に流れ、PMOSトランジスタM42に電流は流れないか僅かしかながれない。すなわち、図３や図５の第２のコンパレータのNMOSトランジスタM14、M22にバイアス制御電流は流れて、NMOSトランジスタM13、M21のバイアス電流は流れないか僅かしか流れない。このときのNMOSトランジスタM13、M14、M21、M22のバイアス電流I13、I14、I21、I22はつぎのようになる。
【００４８】
【数２３】
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【００４９】
【数２４】
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【００５０】
【数２５】
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【００５１】
【数２６】
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第１のバイアス制御回路と第１のコンパレータでのトランジスタサイズ比を、K11a>K12a、K11b>K12bとし、第２のバイアス制御回路と第２のコンパレータでのトランジスタサイズ比を、K21a>K22a、K21b>K22bと設定すると、発振回路の出力Voが任意電圧V1以下のときに第１のコンパレータのバイアス電流を増加することができ、第２のコンパレータのバイアス電流より多くなる。また、発振回路の出力Voが任意電圧V2以上のときに第２のコンパレータのバイアス電流を増加することができ、第１のコンパレータのバイアス電流より多くなる。
【００５２】
したがって、発振回路出力Voが基準電圧Vref1である第１のコンパレータが反転動作をするタイミングのときは、第１のコンパレータのバイアス電流は第２のコンパレータのバイアス電流より多く、発振回路出力Voが基準電圧Vref2である第２のコンパレータが反転動作をするタイミングのときは、第２のコンパレータのバイアス電流は第１のコンパレータのバイアス電流より多くなる。
【００５３】
なお、発振回路全体の動作は従来と同じであり、発振回路動作と第１のコンパレータCOMP1と第２のコンパレータCOMP2のバイアス電流の動作の関係を図２２に示す。この図２２の中で充放電制御信号が２種類あるが、充放電制御信号１は図１８の充放電制御回路を用いた場合の波形であり、充放電制御信号２は図１９や本発明である図１０の充放電制御回路を用いた場合の波形である。
【００５４】
図１の本発明の発振回路の基本構成や図１１の従来の発振回路における充放電制御回路として図１０の回路構成を適用したのが請求項４に対する実施の形態である。この実施の形態でのドライバ回路は図１７を適用する。
第１の定電流源の電流をI1、第２の定電流源の電流をI2、充電電流をIo1、放電電流をIo2とし、PMOSトランジスタM48に対するPMOSトランジスタM47、M49のトランジスタサイズ比をmp1、mp2、NMOSトランジスタM51に対するNMOSトランジスタM50、M52のトランジスタサイズ比をmn1、mn2とする。
【００５５】
【数２７】
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【００５６】
【数２８】
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【００５７】
【数２９】
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【００５８】
【数３０】
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出力コンデンサCoを充電する場合、充放電制御回路の入力はハイレベル（電源電圧）であり、PMOSトランジスタM45はオフしてPMOSトランジスタM48とM49でカレントミラーを構成し、NMOSトランジスタM46はオンしてNMOSトランジスタM50、M51とM52でカレントミラーを構成して充電電流が流れる。充電電流はつぎのようになる。
【００５９】
【数３１】
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【００６０】
【数３２】
0004534358.tif 000033
【００６１】
【数３３】
0004534358.tif 000034
I49、I52はPMOSトランジスタM49、NMOSトランジスタM52に流れる電流である。
出力コンデンサCoを放電する場合、充放電制御回路の入力はロウレベル（グランド）であり、PMOSトランジスタM45はオンしてPMOSトランジスタM47、M48とM49でカレントミラーを構成し、NMOSトランジスタM46はオフしてNMOSトランジスタM51とM52でカレントミラーを構成して放電電流が流れる。放電電流はつぎのようになる。
【００６２】
【数３４】
0004534358.tif 000035
【００６３】
【数３５】
0004534358.tif 000036
【００６４】
【数３６】
0004534358.tif 000037
充放電が切り換わるとき、PMOSトランジスタM49とNMOSトランジスタM52のゲート電圧はそれぞれ変動する。PMOSトランジスタM45がオンからオフ、またはオフからオンしたときのPMOSトランジスタM49のゲート電圧の変動電圧をΔVpとすると、
【００６５】
【数３７】
0004534358.tif 000038
となる。Vsat48はPMOSトランジスタM48の最小飽和電圧である。また、NMOSトランジスタM46がオンからオフ、またはオフからオンしたときのNMOSトランジスタM50のゲート電圧の変動電圧をΔVnとすると、
【００６６】
【数３８】
0004534358.tif 000039
となる。Vsat51はNMOSトランジスタM51の最小飽和電圧である。よって、それぞれのゲート電圧の変動はMOSトランジスタの最小飽和電圧に近いため0.2V程度であり、図１８や図１９の従来の充放電制御回路では出力に接続しているMOSトランジスタ（M54、M56、M57、M58）のゲート電圧の変動はMOSのスレッショルド電圧の0.7〜1V程度であることと比べて小さくなっている。したがって、出力に接続しているPMOSトランジスタM49とNMOSトランジスタM52のゲート−ソース間の寄生容量がゲートの変動によって充放電する電流が少なくなって、出力コンデンサCoの充放電電流に影響をほとんど及ぼさない。また、コンデンサCoの充放電電流の誤差が小さくなれば、発振周波数の誤差も小さくなる。
【００６７】
【発明の効果】
本発明は、コンパレータの反転動作時にコンパレータのバイアス電流を増加させるので、消費電流を低減した発振回路を実現でき、特に発振周波数が高くなるとコンパレータの遅延時間を短くするようにコンパレータに多くのバイアス電流を流す必要があるため、高い発振周波数の場合に効果がある。また、出力コンデンサCoの充放電電流に対する充放電制御回路の出力MOSトランジスタの寄生容量の影響を小さくできるため、出力コンデンサCoを小さくでき、また、充放電電流を低減でき、発振回路の低消費電流化が実現する。この場合も高い発振周波数のときに効果がある。したがって、低消費電流化と高い発振周波数出力を両立した発振回路が実現できる。
【図面の簡単な説明】
【図１】本発明の基本的な構成を示した発振回路の構成図
【図２】図１の発振回路図にある第１のコンパレータの具体的な構成例１を示す回路図
【図３】図１の発振回路にある第２のコンパレータの具体的な構成例１を示す回路図
【図４】図１の発振回路にある第１のコンパレータの具体的な構成例２を示す回路図
【図５】図１の発振回路にある第２のコンパレータの具体的な構成例２を示す回路図
【図６】図１の発振回路にある第１のバイアス制御回路の１つ目の具体的な構成を示す回路図
【図７】図１の発振回路にある第２のバイアス制御回路の１つ目の具体的な構成を示す回路図
【図８】図１の発振回路にある第１のバイアス制御回路の２つ目の具体的な構成を示す回路図
【図９】図１の発振回路にある第２のバイアス制御回路の２つ目の具体的な構成を示す回路図
【図１０】本発明である発振回路にある充放電制御回路図
【図１１】従来の発振回路の構成図
【図１２】図１１の発振回路にある第１のコンパレータの具体的な回路構成例１を示す回路図
【図１３】図１１の発振回路にある第２のコンパレータの具体的な回路構成例１を示す回路図
【図１４】図１１の発振回路にある第１のコンパレータの具体的な回路構成例２を示す回路図
【図１５】図１１の発振回路にある第２のコンパレータの具体的な回路構成例２を示す回路図
【図１６】発振回路にあるドライバ回路の具体的な構成例１を示す回路図
【図１７】発振回路にあるドライバ回路の具体的な構成例２を示す回路図
【図１８】発振回路にある充放電制御回路の従来の具体的な構成例１を示す回路図
【図１９】発振回路にある充放電制御回路の従来の具体的な構成例２を示す回路図
【図２０】バイアス回路の構成例１を示す回路図
【図２１】バイアス回路の構成例２を示す回路図
【図２２】発振回路の各入出力のタイミング図
【符号の説明】
1  第１の基準電圧Vref1，
2  第２の基準電圧Vref2，
3，3a  第１のコンパレータCOMP1
4，4a  第２のコンパレータCOMP2
5  ドライバ回路
6  充放電制御回路
7  出力コンデンサCo
8  第１のバイアス制御電圧入力端子Vbc1
9  第１のバイアス電圧入力端子Vb1
10  第２のバイアス制御電圧入力端子Vbc2
11  第２のバイアス電圧入力端子Vb2
12  第１のドライバ入力端子
13  第２のドライバ入力端子
14  ドライバ出力端子
15  充放電制御入力端子
16  充放電制御出力端子または発振回路出力端子Vo
17  第１の任意電圧
18  第２の任意電圧，
19  第１のバイアス制御回路
20  第２のバイアス制御回路
21  第１の任意電圧入力端子
22  発振回路出力のバイアス制御１の入力端子
23  第１のバイアス制御電圧の第１の出力端子Vbco11，
24  第１のバイアス制御電圧の第２の出力端子Vbco12，
25  第３のバイアス電圧入力端子Vb3
26  第２の任意電圧入力端子
27  発振回路出力のバイアス制御２の入力端子
28  第２のバイアス制御電圧の第１の出力端子Vbco21，
29  第２のバイアス制御電圧の第２の出力端子Vbco22，
30  第４のバイアス電圧入力端子Vb4
31  コンパレータ反転入力（−）
32  コンパレータ非反転入力（＋）
33   コンパレータ出力，34・・・  電源（VDD）
35  第１の定電流源
36  第２の定電流源，
37  第１のバイアス電圧出力Vbo1
38  第２のバイアス電圧出力Vbo2
M1〜M68  MOSトランジスタ
【図１】
0004534358.tif 000040
【図２】
0004534358.tif 000041
【図３】
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【図４】
0004534358.tif 000043
【図５】
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【図６】
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【図７】
0004534358.tif 000046
【図８】
0004534358.tif 000047
【図９】
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【図１０】
0004534358.tif 000049
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004534358.tif 000055
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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