(57)【特許請求の範囲】
【請求項１】
メモリセルの連続ストリングであって、
選択ゲートドレイントランジスタを介してビット線へ接続された第一の端と、
選択ゲートソーストランジスタを介してソース線へ接続された第二の端と、
前記第一の端、及び前記第二の端の間に接続された複数のメモリセルとを含み、
前記選択ゲートソーストランジスタに最も近い側の二つのメモリセルのみが使用されないように構成され、前記複数のメモリセルの残りは複数の多値セルとしてプログラムされる、
ことを特徴とするメモリセルの連続ストリング。
【請求項２】
メモリデバイスであって、
前記メモリデバイスの動作を制御するための制御回路と、
前記制御回路に接続されたメモリアレイと、を含み、前記メモリアレイは、
メモリセルの複数の連続ストリングと、を含み、それぞれの連続ストリングは、第一の端と第二の端と、前記第一及び第二の端の間の複数のメモリセルを含み、
前記第二の端に最も近い一つの前記メモリセルのみが使用されないように構成され、複数の前記メモリセルの残りは複数の多値セルとしてプログラムされるように構成される、
ことを特徴とするメモリデバイス。
【請求項３】
前記メモリデバイスはＮＡＮＤフラッシュメモリデバイスである、
ことを特徴とする請求項２記載のメモリデバイス。
【請求項４】
前記第一の端をビット線へ接続する選択ゲートドレイントランジスタと、
前記第二の端をソース線へ接続する選択ゲートソーストランジスタと、
メモリセルの隣接する連続ストリングの複数の行を接続するワード線と、を更に含む、
ことを特徴とする請求項２記載のメモリデバイス。
【請求項５】
メモリデバイスをプログラミングする方法であって、前記方法は、
メモリセルの連続ストリングの各々において前記メモリデバイスのソース線に最も近い側の二つのメモリセルのみにおける、第一のビット密度でのプログラミングと、
メモリセルの前記連続ストリングの各々における残りの多数のメモリセルの、前記第一のビット密度よりもより高い第二のビット密度でのプログラミングと、を含む、
方法。
【請求項６】
前記第一のビット密度でのプログラミングは、二値セルとしてのプログラミングを含み、前記第二のビット密度でのプログラミングは、多値セルとしてのプログラミングを含む、
ことを特徴とする請求項５記載の方法。
【請求項７】
メモリデバイスであって、
前記メモリデバイスの動作を制御するための制御回路と、
前記制御回路に接続されたメモリアレイと、を含み、前記メモリアレイは、
メモリセルの複数の連続ストリングを含み、それぞれの連続ストリングは、ソース端及びドレイン端を備え、
個々の前記連続ストリングにおいて前記ソース端に最も近い側の二つのメモリセルのみが使用されないように構成され、個々の前記連続ストリングにおける残りの全ての前記メモリセルは多値セルとしてプログラムされるように構成されている、
ことを特徴とするメモリデバイス。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはメモリデバイスに関し、特に実施形態においては、本発明は不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
メモリデバイスは、典型的には、コンピュータ或いは他の電子デバイスにおいて、内部の半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）及びフラッシュメモリを含む、多くの異なるタイプのメモリが存在する。
【０００３】
フラッシュメモリデバイスは、広範囲の電子的な応用のため、不揮発性メモリの一般的な供給源へと発達してきた。フラッシュメモリデバイスは典型的には、高いメモリ密度、高い信頼性及び低い電力消費を許容する、１つのトランジスタのメモリセルを使用する。フラッシュメモリの一般的な使用は、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡｓ）、デジタルカメラ、及び携帯電話を含む。基本的な入力／出力システム（ＢＩＯＳ）のようなプログラムコード及びシステムデータは、典型的にパーソナルコンピュータシステムにおける利用のためにフラッシュメモリデバイス内に格納される。
【０００４】
電子的システムの性能及び複雑性が増加するにしたがって、システムにおいて更なるメモリへの要求もまた増加している。しかしながら、システムのコストを減少させ続けるため、部品数は最小限に維持されなければならない。このことは集積回路のメモリ密度を増加させることによって達成されうる。
【０００５】
図１は、典型的な従来のメモリアレイの一部を示している。明快にするため、この図は、メモリアレイに典型的に必要とされる構成要素の全てを示していない。例えば、実際には必要とされるビット線の数は、メモリ密度及びチップ構造に依存するが、３本のビット線のみが示されている（ＢＬ１、ＢＬ２、ＢＬＮ）。ビット線は、後に（ＢＬ１−ＢＬＮ）として言及される。ビット線（ＢＬ１−ＢＬＮ）は、結局はそれぞれのセルの状態を検知する（示されていない）センス増幅器（センスアップ）に接続される。
【０００６】
アレイは、ＮＡＮＤ接続連続ストリングメモリ１０４、１０５として配列された浮遊ゲートセル１０１のアレイとして構成される。それぞれの浮遊ゲートセル１０１は、それぞれの連続ストリング１０４、１０５においてドレインをソースへ接続される。多数の連続ストリング１０４、１０５を横切るワード線（ＷＬ０−ＷＬ３１）は、その動作を制御するために、行において全ての浮遊ゲートセルの制御ゲートへと接続される。
【０００７】
動作においては、ワード線（ＷＬ０−ＷＬ３１）は、選択されたＮＡＮＤ連続ストリング１０４、１０５において個々の浮遊ゲートメモリセルを消去、書き込み、或いは読み出すためにバイアスをかけ、パススルーモードにおいては、それぞれの連続ストリング１０４、１０５において残りの浮遊ゲートメモリセルを操作する。浮遊ゲートメモリセルのそれぞれの連続ストリング１０４、１０５は、ソース選択ゲート１１６、１１７によってソース線１０６へと接続され、ドレイン選択ゲート１１２、１１３によって個々のビット線（ＢＬ１−ＢＬＮ）へと接続される。ソース選択ゲート１１６、１１７は、その制御ゲートに接続されたソース選択ゲート制御線ＳＧ（Ｓ）１１８によって制御される。ドレイン選択ゲート１１２、１１３は、ドレイン選択ゲート制御線ＳＧ（Ｄ）１１４によって制御される。
【０００８】
メモリ密度は、多値または（多レベル）セル（ＭＬＣ）を利用することによって増加しうる。ＭＬＣメモリは、更なるセルを追加すること、及び／或いはダイの寸法を増加させることなく、集積回路内に格納されるデータ量を増加させうる。ＭＬＣ方式は、それぞれのメモリセルに２つ或いはそれ以上のデータビットを格納する。
【発明の開示】
【０００９】
ＭＬＣは、セル毎に多くの閾値レベルを使用するために、厳しい閾値電圧の制御を必要とする。密接して配置された不揮発性メモリセル、特にＭＬＣ、における問題の１つは、セル間の干渉を引き起こす浮遊ゲートー浮遊ゲート間の容量性カップリングである。干渉は、あるセルがプログラムされる際に、隣接したセルの閾値電圧をシフトさせうる。このことは、プログラムされることを望まれていないセルに影響を与えるプログラムディスターブ状態と呼ばれる。
【００１０】
ＭＬＣメモリデバイスは、より近接して間隔を置かれた閾値電圧を必要とする状態が増えることによって、単一レベルセル（ＳＬＣ）メモリデバイスより低い信頼性をも有する。ゲート電圧依存ドレインリーク（ＧＩＤＬ）もまた、ＭＬＣメモリデバイスの連続ストリングにおいて問題を引き起こしうる。
【００１１】
ＭＬＣをプログラミングするために必要とされるより高い電圧は、連続ストリングの選択ゲートにおいてブレイクダウン現象を引き起こしうる。拡散層の電位レベルは、容量性カップリングを介してプログラム電圧によって引き上げられる。この有害な影響は、連続ストリングの端のセル及び選択ゲートによって共有される拡散層内の電子を介して伝搬される。ＧＩＤＬは、連続ストリングの端のセルのプログラミングをより信頼性の低いものにする。
【００１２】
上述された理由のため、及び以下に記述された他の理由のため、本明細書を読むこと及び理解することで、本技術分野において多値セルメモリデバイスの信頼性を増加させる必要性があることが、当業者にとって明らかになるであろう。
【発明を実施するための最良の形態】
【００１３】
以下の本発明の詳細な説明においては、言及は、本明細書の一部をなし、説明として、本発明が実施される特定の実施形態が示されている、付随する図面に関してなされる。図面においては、幾つかの図を通じて、同一の符号はほぼ類似した構成要素を説明する。これらの実施形態は、当業者が、本発明を実施できるよう、十分詳細に記述されている。他の実施形態が利用されてもよく、構造的、論理的及び電気的な変更が本発明の範囲から離れることなくなされてもよい。ゆえに、以下の詳細な説明は、限定する意味でなされるのではなく、本発明の範囲は、付随する請求項及びその均等物によってのみ定義される。
【００１４】
図２は、２つの追加メモリセルを含むメモリセルのＮＡＮＤ接続連続ストリング２００を示す。連続ストリング２００は、選択ゲートドレイントランジスタ２０４を介してビット線２０３のような伝送線に接続され、選択ゲートソーストランジスタ２０１を介してアレイソース線へと接続される。選択ゲートドレイントランジスタ２０４の制御は、ＳＧＤ信号を介しており、選択ゲートソーストランジスタ２０１の制御は、ＳＧＳ信号を介している。
【００１５】
図２の連続ストリング２００は、３４個のメモリセル２１０−２１５によって構成される。ストリング２００のメモリセル２１０−２１５は、ワード線ＷＬ０−ＷＬ３３のうちの１つのような、異なる選択線にそれぞれ接続される。“最も下の”メモリセル２１０は、連続ストリング２００の最下部においてワード線ＷＬ０に接続され、“最も上の”メモリセル２１３は、連続ストリング２００の最上部においてワード線ＷＬ３３に接続される。ワード線の符号は、本実施形態としてのみ説明する目的のためであり、ワード線の位置のいずれにも限定されるものではない。
【００１６】
図２のメモリセルの連続ストリング２００は、二値セル（ＳＬＣ）メモリセルとしてストリング２００のそれぞれの端において２つのメモリセル２１０、２１１及び２１２、２１３をプログラムする。これらの端のメモリセル２１０−２１３の間の残りのメモリセルは、多値セル（ＭＬＣ）メモリセルとしてプログラムされる。上述されたように、連続ストリング２００の端部分は、ＧＩＤＬによって典型的にストリング２００の残りの部分よりも信頼性が低いため、これらの端においてより低いプログラミング電圧を必要とする、より信頼性の高いＳＬＣメモリセルを使用することで、ストリング２００の信頼性を増加させうる。
【００１７】
前述されたように、フラッシュメモリセルのような不揮発性メモリセルは、ＳＬＣ或いはＭＬＣとしてプログラムされうる。それぞれのセルの閾値電圧（Ｖｔ）はセルに格納されているデータを決定する。例えば、ＳＬＣにおいて、０．５ＶのＶｔはプログラムされたセル（例えば論理的な０状態）を示し、一方で、−０．５ＶのＶｔは消去された状態のセル（例えば論理的な１状態）を示す。
【００１８】
多値セルは、異なる状態をそれぞれ示す、多数のＶｔの領域を有する。多値セルは、セルに格納された特定の電圧領域へデジタルビットパターンを割り当てることによって、従来のフラッシュセルのアナログ特性を利用する。この技術は、例えばセルに割り当てられた電圧領域の数量に依存して、セルにつき２つ以上のビットの格納を許容する。
【００１９】
例えば、セルは、それぞれの領域に２００ｍＶの異なる４つの電圧領域を割り当てられてもよい。典型的には、０．２Ｖから０．４Ｖの使用されないスペース或いは余裕がそれぞれの領域間に存在する。もしセルに格納された電圧が第一の領域内である場合には、セルは１１を格納し、消去されていると考えられる。もし電圧が第二の領域内にある場合には、セルは０１を格納している。これがセルに利用されている多くの領域において繰り返される。一実施形態においては、１１が最も負の閾値電圧領域であり、一方で１０が最も正の閾値電圧領域である。他の実施形態は、論理状態を異なる閾値電圧領域へと割り当てる。
【００２０】
本開示の実施形態は、セルにつき２ビットに限定されない。ある実施形態は、例えば、セルにおいて識別されうる異なる電圧領域の数量に依存して、セルにつき２ビット以上プログラムされてもよい。
【００２１】
典型的な従来のプログラミング動作の間、プログラムされるフラッシュメモリセルのために選択されたワード線は、一実施例においては、１６Ｖよりも大きい電圧から開始し、セルがプログラムされるか或いは最大プログラミング電圧に達するまで、それぞれの後に続くパルス電圧が増加するような、一連のプログラミングパルスによってバイアスをかけられる。それぞれのプログラミングパルスは、セルのＶｔをその対象電圧の近くへ移動させる。
【００２２】
ワード線の電圧を約０Ｖにするベリファイ動作が、浮遊ゲートが対象の閾値電圧にあるかどうか判定するため、それぞれのプログラミングパルスの間に実施される。残りのセルの選択されていないワード線は典型的にはプログラム動作の間、約１０Ｖにバイアスをかけられている。一実施形態においては、選択されていないワード線の電圧は、接地電位よりも大きいかあるいは接地電位と等しい、いかなる電圧でもありうる。それぞれのメモリセルはほぼ同様な方法でプログラムされる。
【００２３】
一実施形態においては、図２の実施形態のプログラミングは、最下部のメモリセル２１０において開始する。このようなプログラミング動作は、最初の２つのセル２１０、２１１をＳＬＣメモリセルとしてプログラムする。次の３０個のメモリセルはＭＬＣとしてプログラムされる。続いて、連続ストリングの最上部において残りの２つのメモリセル２１２、２１３はＳＬＣセルとしてプログラムされる。
【００２４】
信頼性を改良するため本開示の実施形態において、ＳＬＣのセルとＭＬＣのセルは混合されるが、あるメモリの容量は保持されるべきである。一実施形態においては、この容量は２Ｎメモリセルと表現される。ここで、Ｎは集積回路の設計及び製造の間にメモリデバイスの仕様によって決定される。一実施形態においては、Ｎは５である。また、Ｍ＝Ｎ＋１でもある。
【００２５】
図３は、２つの追加メモリセルを含むメモリセルのＮＡＮＤ接続連続ストリングの他の実施形態を示している。この実施形態は、２つの“ダミー”セル３００、３０１を連続ストリングのそれぞれの端に使用する。ダミーセル３００、３０１はプログラミングには使用されない。
【００２６】
この実施形態においては、ワード線ＷＬ０に接続され、選択ゲートソーストランジスタ３２０に最も近いセル３００は使用されない。同様に、ワード線ＷＬ３３に接続され、選択ゲートドレイントランジスタ３２１に最も近いセル３０１もまた使用されない。メモリセルの連続ストリングの残りのメモリセル３１０は、ＭＬＣセルとしてプログラムされる。
【００２７】
この実施形態においてメモリセルの連続ストリングのプログラミングは、最下部のメモリセル３００を省いて（ｓｋｉｐして）行なわれる。次の３２個のメモリセル３１０は、ＭＬＣセルとしてプログラムされる。最終的に、連続ストリングの最上部の残りのメモリセル３０１はプログラミングの間、そのプログラムから省れる。
【００２８】
図４は、２つの追加メモリセルを含むメモリセルのＮＡＮＤ接続連続ストリングの他の実施形態を示している。この実施形態は選択ゲートソーストランジスタ４２０に最も近いストリングの最下部に位置する、１つのダミーセル４００を使用する。ダミーセル４００はプログラミングに使用されない。
【００２９】
ワード線ＷＬ１上の追加セル４０１は、ＳＬＣセルとしてプログラムされ／読み出される。同様に、メモリセルの連続ストリングの最上部のメモリセル４０２は、ＳＬＣセルとしてプログラムされ／読み出される。このセルは、ワード線ＷＬ３３に接続され、選択ゲートドレイントランジスタ４０３に最も近いメモリセルである。
【００３０】
この実施形態において、メモリセルの連続ストリングのプログラミングは、ストリングの最下部のメモリセル４００を省く。次のメモリセル４０１はＳＬＣメモリセルとしてプログラムされる。次の３１個のメモリセル４１０は続いてＭＬＣセルとしてプログラムされる。最終的に、連続ストリングの最上部の残りのメモリセル４０２はＳＬＣセルとしてプログラムされる。
【００３１】
図５は、２つの追加メモリセルを含むメモリセルのＮＡＮＤ接続連続ストリングのさらに他の実施形態を示している。この実施形態は、両方とも選択ゲートソーストランジスタ５２０に最も近い連続ストリングの最下部に位置する２つのダミーメモリセル５００、５０１を使用する。これらのメモリセル５００、５０１はワード線ＷＬ０、ＷＬ１にそれぞれ接続され、連続ストリングの通常の動作の間はプログラムされたり或いは読み出されたりしない。この実施形態においては、連続ストリングの残りのメモリセル５１０はＭＬＣメモリセルとしてプログラムされ／読み出される。
【００３２】
この実施形態において、メモリセルの連続ストリングのプログラミングは最初の２つのメモリセル５００、５０１を省いて行なわれる。残りの３２個のメモリセル５１０は続いてＭＬＣメモリセルとしてプログラムされる。
【００３３】
図６は、連続ストリングが３３個のメモリセルから構成されるように、１つの追加メモリセルを含むメモリセルのＮＡＮＤ接続連続ストリングの実施形態を示している。この実施形態は、ワード線ＷＬ０及びＷＬ１上の下部の２つのメモリセル６００、６０１を、ＳＬＣメモリセルとしてプログラムする／読み出す。これらのメモリセル６００、６０１は、選択ゲートソーストランジスタ６２０に最も近い。メモリセルの連続ストリングの残りのメモリセル６１０は、ＭＬＣセルとしてプログラムされる／読み出される。
【００３４】
この実施形態において、メモリセルの連続ストリングのプログラミングは、最初の２つのメモリセル６００、６０１をＳＬＣメモリセルとしてプログラムする。連続ストリングの残りのメモリセル６１０は、続いてＭＬＣメモリセルとしてプログラムされる。
【００３５】
図７は、１つの追加メモリセルを含むメモリセルのＮＡＮＤ接続連続ストリングの他の実施形態を示している。この実施形態においては、ＷＬ０上の最下部のメモリセル７００は、他のメモリセルの大部分と同じ方法では使用されない（例えば、メモリセルの連続ストリングの通常の動作の間はプログラムされず、読み出されもしない）、ダミーメモリセルである。このメモリセル７００は、選択ゲートソーストランジスタ７２０に最も近いメモリセルである。連続ストリングの残りのメモリセル７１０は、ＭＬＣメモリセルとしてプログラムされる／読み出される。
【００３６】
この実施形態において、メモリセルの連続ストリングのプログラミングは、最下部のメモリセル７００のプログラミングを省いて行なわれる。連続ストリングの残りのメモリセル７１０は続いてＭＬＣメモリセルとしてプログラムされる。
【００３７】
図８は、１つの追加メモリセルを含むメモリセルのＮＡＮＤ接続連続ストリングのさらに他の実施形態を示している。この実施形態においては、選択ゲートソーストランジスタ８２０に最も近くワード線ＷＬ０に接続された最下部のメモリセル８００は、ＳＬＣメモリセルとしてプログラムされる／読み出される。同様に、選択ゲートドレイントランジスタ８０３に最も近くワード線ＷＬ３２に接続された連続ストリングの最上部のメモリセル８０１は、ＳＬＣメモリセルとしてプログラムされる／読み出される。メモリセルの連続ストリングの残りのメモリセル８１０は、ＭＬＣメモリセルとしてプログラムされる／読み出される。
【００３８】
この実施形態においては、メモリセルの連続ストリングのプログラミングは、最下部のメモリセル８００をＳＬＣセルとしてプログラムする。次の３１個のメモリセル８１０は、ＭＬＣメモリセルとしてプログラムされる。連続ストリングの最上部の残りのメモリセル８０１は、ＳＬＣメモリセルとしてプログラムされる。
【００３９】
図９は、本実施形態の不揮発性メモリアレイ９３０を含みうるメモリデバイス９００の機能的なブロック図を示している。プロセッサ９１０は、マイクロプロセッサ或いは他のタイプの制御回路でもよい。メモリデバイス９００及びプロセッサ９１０は、メモリシステム９２０の一部を形成している。メモリデバイス９００は、本発明を理解する上で役立つメモリの特徴に焦点を当てるために簡略化されている。
【００４０】
メモリデバイス９００は、上述されたように、不揮発性メモリセルのアレイ９３０を含んでいる。メモリアレイ９３０は、行及び列のバンクで配列されている。一実施形態においては、メモリアレイ９３０の列は図２−図８の実施形態に説明されたメモリセルの連続ストリングで構成されている。本技術分野でよく知られているように、セルのビット線への接続は、アレイがＮＡＮＤ構造であるか、ＡＮＤ構造であるか、或いはＮＯＲ構造であるかを決定する。上述された実施形態はＮＡＮＤ型の接続に言及しているが、本実施形態は、いかなるアレイ構造にも限定されない。
【００４１】
アドレスバッファ回路９４０は、アドレス入力接続Ａ０−Ａｘ９４２に提供されたアドレス信号をラッチするために提供される。アドレス信号は、メモリアレイ９３０にアクセスするため、受信され、行デコーダ９４４及び列デコーダ９４６によってデコードされる。本記述によって、当業者にとって、アドレス入力接続の数はメモリアレイ９３０の構造及び密度に依存することが理解されるであろう。すなわち、アドレスの数は、メモリセル数の増加及びバンク数やブロック数の増加とともに増加する。
【００４２】
メモリデバイス９００は、センス／バッファ回路９５０を利用してメモリアレイ列での電圧或いは電流変化を検知することによって、メモリアレイ９３０内のデータを読み出す。一実施形態においては、センス／バッファ回路９５０は、メモリアレイ９３０からデータの列をラッチして読み出すために接続される。データ入力および出力バッファ回路９６０は、複数のデータ接続９６２によってコントローラ９１０と双方向のデータ通信をするために含まれている。書き込み回路９５５はメモリアレイへデータを書き込むために提供される。
【００４３】
制御回路９７０はプロセッサ９１０からの制御接続９７２に提供される信号をデコードする。これらの信号は、データ読み出し、データ書き込み（プログラム）及び消去動作を含む、メモリアレイ９３０での動作を制御するために使用される。この制御回路９７０は、ステートマシン、シーケンサ、或いは他のタイプのコントローラでもよい。一実施例においては、制御回路９７０は、セルバイセルの基本原理でのメモリアレイの動作を制御しうる。例えば、図２に示されたＮＡＮＤ接続連続ストリングのメモリセルは、独立して読み出され、プログラムされうる。更に、ＳＬＣ及びＭＬＣはそれぞれのメモリセルのアドレスに基づいて決定されうる。
【００４４】
図９に示されたフラッシュメモリデバイスは、メモリの特性を基本的に理解するのを容易にするために簡略化されている。フラッシュメモリの内部回路及び機能のより詳細な理解は、当業者にとって理解されるであろう。
［結論］
【００４５】
要約すると、上述された実施形態は、少なくとも１つの追加メモリセルをメモリセルの連続ストリングに含んでいるという共通の特性を共有している。セルは、選択ゲートドレイントランジスタに最も近いストリングの最上部か、選択ゲートソーストランジスタに最も近いストリングの最下部か、或いは、連続ストリングの最上部及び最下部の両方に存在しうる。追加メモリセルは、例えば、使用されない“ダミー”セルか或いは、異なるビット密度へプログラムされる（例えば、ＳＬＣセルとして動作される）セルでありうる。これらの追加セルは、ストリングのどちらかの端で必要とされるプログラミング電圧を減少させることによって、ストリングでのＧＩＤＬを減少させうる。
【００４６】
本明細書では特定の実施形態が説明され記述されてきたが、本技術分野の通常の知識を有するものにとって、同じ目的を達成すると判断されたいかなる変更でも、ここに示された特定の実施形態を代用してもよいということが理解されるであろう。本発明の多くの適用は本技術分野の通常の知識を有するものにとって明らかであろう。したがって、本出願は、本発明のいかなる適応或いは変化をも含むように意図されている。本発明は、付随する請求項及びその均等物によってのみ制限されることが、明確に意図される。
【図面の簡単な説明】
【００４７】
【図１】図１は、従来のＮＡＮＤフラッシュメモリアレイの一部の簡略図を示す。
【図２】図２は、２つの追加メモリセルを含むＮＡＮＤ接続連続ストリングメモリの一実施形態を示す。
【図３】図３は、２つの追加メモリセルを含むＮＡＮＤ接続連続ストリングメモリの他の実施形態を示す。
【図４】図４は、２つの追加メモリセルを含むＮＡＮＤ接続連続ストリングメモリの他の実施形態を示す。
【図５】図５は、２つの追加メモリセルを含むＮＡＮＤ接続連続ストリングメモリの他の実施形態を示す。
【図６】図６は、１つの追加メモリセルを含むＮＡＮＤ接続連続ストリングメモリの他の実施形態を示す。
【図７】図７は、１つの追加メモリセルを含むＮＡＮＤ接続連続ストリングメモリの他の実施形態を示す。
【図８】図８は、１つの追加メモリセルを含むＮＡＮＤ接続連続ストリングメモリの他の実施形態を示す。
【図９】図９は、開示されたＮＡＮＤ接続連続ストリングメモリを含みうるメモリシステムの一実施形態のブロック図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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