(57)【特許請求の範囲】
【請求項１】
入力信号を反転して出力すると共に、外部からの制御に応じて出力信号に遅延を与えることが可能となるよう構成されてなる単位可変遅延素子を、それぞれ異なる個数有してなる可変遅延素子アレー回路が複数環状に直列接続されてなるリングオシレータと、
前記リングオシレータの出力信号を分周する分周器と、
前記分周器の出力信号と基準信号との位相比較を行い、前記基準信号に対する前記分周器の出力信号の位相の遅れ、進みに対応したパルス幅の遅れ信号及び進み信号を出力するよう構成されてなる位相比較器と、
前記複数の可変遅延素子アレー回路に対応して設けられ、対応する前記可変遅延素子アレー回路を構成する前記単位可変遅延素子数に応じた出力ビット数を有し、当該出力ビットの信号は、対応する前記単位可変遅延素子の遅延の長短を制御する信号として前記単位可変遅延素子へ入力されるよう、かつ、前記位相比較器からの遅れ信号、進み信号に応じて前記出力ビットにおける論理値Ｈｉｇｈの出力がシフトされるよう構成されてなるシフトレジスタと、を具備すると共に、
前記位相比較器と前記複数のシフトレジスタとの間において、前記位相比較器の出力信号を入力可能として前記複数のシフトレジスタに対応して設けられ、それぞれ異なるパルス幅検出範囲を有し、前記位相比較器から前記パルス幅検出範囲の遅れ信号が入力された場合にはアップ信号を出力する一方、前記位相比較器から前記パルス幅検出範囲の進み信号が入力された場合にはダウン信号を出力するよう構成されてなるパルス検出器を具備してなることを特徴とするデジタルＰＬＬ回路。
【請求項２】
前記単位可変遅延素子は、電源とアース間に第１のＰチャンネルＭＯＳトランジスタと第１のＮチャンネルＭＯＳトランジスタとが直列接続されると共に、相互にゲートが接続されて入力端子とされる一方、前記第１のＰチャンネルＭＯＳトランジスタと前記第１のＮチャンネルＭＯＳトランジスタの相互の接続点が出力端子とされると共に、当該出力端子には、第２のＮチャンネルＭＯＳトランジスタのドレイン及びソースが接続される一方、前記第２のＮチャンネルＭＯＳトランジスタのゲートには、前記対応するシフトレジスタの出力信号が印加されるよう構成されてなることを特徴とする請求項１記載のデジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ(Phased-Locked Loop)回路に係り、特に、いわゆるデジタル素子により構成されたものにあって出力信号の安定性等の向上を図ったものに関する。
【０００２】
【従来の技術】
従来、この種のデジタルＰＬＬ回路としては、例えば、特許第２９７０８４５号公報に示されたように基準信号とフィードバック信号との位相比較の結果に基づいて入力信号の遅延量を調整して入力信号と基準信号との位相同期を図るよう構成されたものが公知・周知となっている他、様々の構成のものが提案されている（特許第２９１４２８７号公報、特許第２８６５６７３号公報等参照）
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来のデジタルＰＬＬ回路においては、迅速な同期と、出力信号の位相、周波数の変動、すなわち、いわゆるジッタを極力低減するために、例えば、入力信号と基準信号との位相差が１８０度以上となった場合や、予め設定された引き込み状態となった場合に、回路をより適切な動作状態とするために回路の制御状態を変更するべく、その制御内容をメモリに記憶されたテーブルから取り出して、制御状態を変えたり、回路自体の構成を切り替えたりするような工夫がなされたものがあるが、いずれの制御もその手順が複雑であり、その設計段階では多くの設計時間を要するため製品の高価格化を招くという問題がある。また、動作タイミングの調整が微妙であるため、使い勝手が悪いという問題もある。
一方、このようなデジタルＰＬＬ回路に対して、いわゆるアナログＰＬＬ回路も様々なものが従来から提案されているが、このアナログＰＬＬ回路を、例えば、ＣＭＯＳ半導体回路としてシリコンチップ化しようとする場合、ＣＭＯＳ半導体プロセスにおいては、従来のいわゆるリニア素子である抵抗器やコンデンサがないため、シリコンチップ化の実現が困難であることに加えて、いわゆるジッタを小さくするために要求される抵抗器の抵抗値やコンデンサの容量値が比較的大きいために、現実的には、抵抗器やコンデンサをチップに外付けすることとなり、完全に全てをＩＣチップ化することはできないという問題がある。
さらに、従来のアナログＰＬＬ回路においては、その動作過程において回路中に生ずる電圧が連続的変化するものであるため、設計の際に動作解析を行う場合には比較的多くの時間を要し設計コストが嵩み、結局、高価なものとなるという問題もある。
【０００４】
本発明は、上記実状に鑑みてなされたもので、デジタル素子のみを用いて実現できるジッタの極力小さなデジタルＰＬＬ回路を提供するものである。
本発明の他の目的は、ＩＣ化設計の容易なデジタルＰＬＬ回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記本発明の目的を達成するため、本発明に係るデジタルＰＬＬ回路は、
入力信号を反転して出力すると共に、外部からの制御に応じて出力信号に遅延を与えることが可能となるよう構成されてなる単位可変遅延素子を、それぞれ異なる個数有してなる可変遅延素子アレー回路が複数環状に直列接続されてなるリングオシレータと、
前記リングオシレータの出力信号を分周する分周器と、
前記分周器の出力信号と基準信号との位相比較を行い、前記基準信号に対する前記分周器の出力信号の位相の遅れ、進みに対応したパルス幅の遅れ信号及び進み信号を出力するよう構成されてなる位相比較器と、
前記複数の可変遅延素子アレー回路に対応して設けられ、対応する前記可変遅延素子アレー回路を構成する前記単位可変遅延素子数に応じた出力ビット数を有し、当該出力ビットの信号は、対応する前記単位可変遅延素子の遅延の長短を制御する信号として前記単位可変遅延素子へ入力されるよう、かつ、前記位相比較器からの遅れ信号、進み信号に応じて前記出力ビットにおける論理値Ｈｉｇｈの出力がシフトされるよう構成されてなるシフトレジスタと、を具備すると共に、
前記位相比較器と前記複数のシフトレジスタとの間において、前記位相比較器の出力信号を入力可能として前記複数のシフトレジスタに対応して設けられ、それぞれ異なるパルス幅検出範囲を有し、前記位相比較器から前記パルス幅検出範囲の遅れ信号が入力された場合にはアップ信号を出力する一方、前記位相比較器から前記パルス幅検出範囲の進み信号が入力された場合にはダウン信号を出力するよう構成されてなるパルス検出器を具備してなるものである。
【０００６】
かかる構成においては、外部からの制御によって遅延の長短が選択できるように構成されてなる単位可変遅延素子を、それぞれ異なる個数有してなる複数の可変遅延素子アレー回路が環状に直列接続されて設けられる一方、位相比較器の位相比較結果に応じて、単位可変遅延素子の遅延の長短が制御されるよう構成されているため、位相比較器に入力される二つの信号のジッタに対する補正が、従来と異なり、ジッタを収束させるよう作用するためにジッタの極力小さなＰＬＬ回路が実現できるものである。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施の形態におけるデジタルＰＬＬ回路（以下「本回路」と言う）は、位相比較器（図１においては「ＰＣ」と表記）１と、パルス検出部１０１と、シフトレジスタ部１０２と、リングオシレータ２と、分周器３とに大別されて構成されたものとなっている。
位相比較器１は、基準信号と本回路の出力信号であるフィードバック信号との位相比較を行い、フィードバック信号の位相が基準信号より遅れている場合にはその遅れに応じたパルス幅を有する遅れ信号を出力する一方、フィードバック信号の位相が基準信号より進んでいる場合にはその進みに応じたパルス幅を有する進み信号を出力する公知・周知の構成を有してなるものである。すなわち、この位相比較器１は、フィードバック信号が基準信号より遅れている場合には、基準信号とフィードバック信号の時間差に相当するパルス幅の遅れ信号が出力される一方、フィードバック信号が基準信号より進んでいる場合には、基準信号とフィードバック信号の時間差に相当するパルス幅の進み信号が出力されるようになっているものである。
【０００８】
パルス検出部１０１は、複数のパルス検出器により構成されるもので、本発明の実施の形態においては、３個の第１乃至第３のパルス検出器（図１においては、それぞれ「Ｐ−ＤＣＴ(1)」、「Ｐ−ＤＣＴ(2)」、「Ｐ−ＤＣＴ(3)」と表記）４ａ〜４ｃから構成されたものとなっている。
第１乃至第３のパルス検出器４ａ〜４ｃは、いずれも基本的な回路構成を同じくするもので、位相比較器１からの遅れ信号、進み信号を入力し、この入力信号が、それぞれのパルス検出器４ａ〜４ｃにおいてそれぞれ予め設定されたパルス幅以上のものである場合にそれらを通過せしめるようになっているもので、公知・周知のいわゆるパルス長さ検出回路である。但し、本発明の実施の形態における第１乃至第３のパルス検出器４ａ〜４ｃは、それぞれ検出可能なパルス幅（パルス幅検出範囲）が異なるものとなっているものである。すなわち、例えば、第１のパルス検出器４ａの検出可能なパルス幅をＰw1、第２のパルス検出器４ｂの検出可能なパルス幅をＰw2、第３のパルス検出器４ａの検出可能なパルス幅をＰw3と、それぞれ仮定した場合、Ｐw1＜Ｐw2＜Ｐw3と設定されるのが好適である。これは、詳細は後述の動作説明で述べるように基準信号とフィードバック信号との位相差が収束してきた際に、第１乃至第３のパルス検出器４ａ〜４ｃからの信号の出力を順に禁止し、それに応じて、後述する第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃにおける遅延量を減少させてゆくようにするためである。
【０００９】
図２には、このようなパルス検出器の具体的な回路構成例が示されており、以下、同図を参照しつつ具体回路構成例について説明する。
まず、この回路構成例に示されたパルス検出回路は、遅れ信号に対する回路部分と、進み信号に対する回路部分とが基本的に同一の構成を有するものとなっている。すなわち、遅れ信号に対してパルス検出を施す回路部分は、二入力を有してなる第１のＮＡＮＤ素子５ａの出力段に第１のインバータ素子６ａの入力段が接続される一方、第１のＮＡＮＤ素子５ａの一方の入力には、遅れ信号が直接入力されるようになっている。また、第１のＮＡＮＤ素子５ａの他方の入力端子には、検出しようとするパルス長に応じた数Ｎだけ直列接続された遅延素子（図示せず）からなる第１の遅延素子部７ａが設けられ、この第１の遅延素子部７ａを介して遅れ信号が入力されるようになっている。そして、第１のインバータ素子６ａからは、遅れ信号のパルス幅と、第１の遅延素子部７ａにおける遅延時間との差に相当するパルス幅のパルス信号がアップ（ＵＰ）信号として出力されるようになっている。
【００１０】
一方、遅れ信号に対してパルス検出を施す回路部分も同様な構成であり、上述の回路素子との対応関係で説明すれば、先の第１のＮＡＮＤ素子５ａに対応する第２のＮＡＮＤ素子５ｂ、先の第１のインバータ素子６ａに対応する第２のインバータ素子６ｂ、先の第１の遅延素子部７ａに対応する第２の遅延素子部７ｂから構成されたものとなっている。
そして、第２のインバータ素子６ｂからは、進み信号のパルス幅と、第２の遅延素子部７ｂにおける遅延時間との差に相当するパルス幅のパルス信号がダウン（ＤＯＷＮ）信号として出力されるようになっている。
なお、第１及び第２の遅延素子部７ａ，７ｂにおける遅延素子数Ｎは、先に述べたように第１乃至第３のパルス検出器４ａ〜４ｃの検出可能なパルス幅がそれぞれ異なるように設定されるものであることに対応して、例えば、第１のパルス検出器４ａを構成する第１及び第２の遅延素子部７ａ，７ｂの遅延素子数をＮ1、第２のパルス検出器４ｂを構成する第１及び第２の遅延素子部７ａ，７ｂの遅延素子数をＮ2、第３のパルス検出器４ｃを構成する第１及び第２の遅延素子部７ａ，７ｂの遅延素子数をＮ3と、それぞれ仮定すれば、Ｎ1≠Ｎ2≠Ｎ3と設定されるべきものである。そして、先に述べたように、第１のパルス検出器４ａの検出可能なパルス幅をＰw1、第２のパルス検出器４ｂの検出可能なパルス幅をＰw2、第３のパルス検出器４ａの検出可能なパルス幅をＰw3とし、Ｐw1＜Ｐw2＜Ｐw3と設定される場合には、これに対応してそれぞれの遅延素子数は、Ｎ1＜Ｎ2＜Ｎ3と設定されるべきものである。
【００１１】
次に、シフトレジスタ部１０２は、先のパルス検出部１０１を構成する第１乃至第３のパルス検出器４ａ〜４ｃの数に応じたシフトレジスタを有して構成されたものとなっており、本発明の実施の形態においては、３個の第１乃至第３のシフトレジスタ（図１においては、それぞれ「ＳＦＴ(1)」、「ＳＦＴ(2)」、「ＳＦＴ(3)」と表記）８ａ〜８ｃが設けられたものとなっている。
第１乃至第３のシフトレジスタ８ａ〜８ｃは、いずれも対応する第１乃至第３のパルス検出器４ａ〜４ｃからのアップ信号、ダウン信号が入力され、その入力信号に応じてシフト動作が生ずるよう構成されてなる点では、いずれも基本的に同一の構成を有してなるものであるが、それぞれの出力ビット数はいずれも異なったものに設定されたものである点に違いを有するものとなっている。
すなわち、第１のシフトレジスタ８ａの出力ビット数をｎa、第２のシフトレジスタ８ｂの出力ビット数をｎb、第３のシフトレジスタ８ｃの出力ビット数をｎcとすれば、ｎa≠ｎb≠ｎcの関係にある。
そして、この第１乃至第３のシフトレジスタ８ａ〜８ｃのそれぞれの出力ビット数は、後述するデジタル遅延素子アレー回路９ａ〜９ｃのそれぞれの単位可変遅延素子数に対応したものとなっている（詳細は後述）。
【００１２】
図３及び図４には、第１乃至第３のシフトレジスタ８ａ〜８ｃの具体的な構成例が示されており、以下、同図を参照しつつこれらの構成例について説明すれば、まず、図３には、出力ビット数が２ビットの場合（換言すれば２段構成のシフトレジスタ）の構成例が示されている。
まず、この構成例におけるシフトレジスタの１段目は、第１乃至第３の２入力ＮＡＮＤ素子１１〜１３と、第１のＤ型フリップフロップ２１とから構成されたものとなっている。また、このシフトレジスタの２段目も同様に第４乃至第６の２入力ＮＡＮＤ素子１４〜１６と、第２のＤ型フリップフロップ２２とから構成されたものとなっている。そして、２入力ＯＲ素子２４と遅延素子２５とによって第１及び第２のＤ型フリップフロップ２１，２２へ対するクロック(CLK)信号の生成部分が構成されたものとなっている。
より具体的な構成を説明すれば、第１及び第４の２入力ＮＡＮＤ素子１１，１４の一方の入力端子は相互に接続されてアップ(UP)信号が印加されるようになっている一方、第１の２入力ＮＡＮＤ素子１１の他方の入力端子には電源電圧ＶDDが印加されるようになっており、また、第４の２入力ＮＡＮＤ素子１４の他方の入力端子は、第１のＤ型フリップフロップ２１のＱ出力端子に接続されるようになっている。
【００１３】
また、第２及び第５の２入力ＮＡＮＤ素子１２，１５の一方の入力端子は相互に接続されてダウン(DOWN)信号が印加されるようになっている一方、第２の２入力ＮＡＮＤ素子１２の他方の入力端子は、第２のＤ型フリップフロップ２２のＱ出力端子に接続され、また、第５の２入力ＮＡＮＤ素子１５の他方の入力端子は、アース電位(ＶＳＳ)が印加されるようになっている。
そして、第１及び第２の２入力ＮＡＮＤ素子１１，１２のそれぞれの出力端子は、第３の２入力ＮＡＮＤ素子１３の入力端子にそれぞれ接続され、この第３の２入力ＮＡＮＤ素子１３の出力端子は第１のＤ型フリップフロップ２１のＤ入力端子に接続されたものとなっている。また、第４及び第５の２入力ＮＡＮＤ素子１４，１５のそれぞれの出力端子は、第６の２入力ＮＡＮＤ素子１６の入力端子にそれぞれ接続され、この第６の２入力ＮＡＮＤ素子１６の出力端子は第２のＤ型フリップフロップ２２のＤ入力端子に接続されたものとなっている。
【００１４】
一方、２入力ＯＲ素子２４には、アップ信号及びダウン信号がそれぞれ入力されるようになっており、その出力端子は遅延素子２５に接続されている。この遅延素子２５の出力は、第１及び第２のＤ型フリップフロップ２１，２２のクロック入力端子に接続されたものとなっている。
そして、第１のＤ型フリップフロップ２１のＱバー（Ｑの論理反転）出力端子から出力される信号は、Ｑ２バーとされ、第２のＤ型フリップフロップ２２のＱバー（Ｑの論理反転）出力端子から出力される信号は、Ｑ１バーとされるものとなっている。
かかる構成においては、例えば、アップ信号が一つ入力されると第１のＤ型フリップフロップ２１が論理値Ｈｉｇｈにセットされて、Ｑ２（第１のＤ型フリップフロップ２１のＱ出力）は、論理値Ｈｉｇｈとなる。次いで、再度、アップ信号が入力されると、第１のＤ型フリップフロップ２１が再度論理値Ｈｉｇｈにセットされると共に、この第１のＤ型フリップフロップ２１の出力によって第２のＤ型フリップフロップ２２も論理値Ｈｉｇｈにセットされるため、Ｑ１（第２のＤ型フリップフロップ２２のＱ出力）及びＱ２のいずれも論理値Ｈｉｇｈとなる（本発明の実施の形態においては、このようにアップ信号によってＱ２からＱ１へ論理値Ｈｉｇｈがシフトされる動作をアップシフトと定義する）。
そして、これ以後、アップ信号が入力されてもいずれのシフトレジスタ出力も論理値Ｈｉｇｈの状態を継続することとなる。
【００１５】
一方、Ｑ１，Ｑ２がいずれも論理値Ｈｉｇｈの状態において、ダウン信号が入力された場合には、第２のＤ型フリップフロップ２２が論理値ＬｏｗにセットされるためＱ１は論理値Ｌｏｗとなる一方、Ｑ２は論理値Ｈｉｇｈのままとなる。そして、再度、ダウン信号が入力されると、Ｑ１，Ｑ２いずれも論理値Ｌｏｗの状態となる（本発明の実施の形態においては、このようにダウン信号によってＱ１からＱ２へ論理値Ｌｏｗがシフトされる動作をダウンシフトと定義する）。
このように、かかる構成においては、アップ信号によって論理値Ｈｉｇｈが第１のＤ型フリップフロップ２１、第２のＤ型フリップフロップ２２の順に伝達されてゆく一方、ダウン信号によって論理値Ｌｏｗが逆に第２のＤ型フリップフロップ２２、第１のＤ型フリップフロップ２１の順に移動してゆくものとなっている。実際には、シフトレジスタの出力は、Ｑ１，Ｑ２，Ｑ３を反転したＱ１バー，Ｑ２バー，Ｑ３バーから取り出す必要がある。
【００１６】
図４には、出力ビット数が３ビットの場合（換言すれば３段構成のシフトレジスタ）の構成例が示されている。なお、図３に示された構成例と同一の構成要素については同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この３ビット出力のシフトレジスタの基本的な構成は、先の図３に示されたものと同様である。すなわち、出力ビット数の増加に伴い、先の図３に示された構成に、３個の第７乃至第９の２入力ＮＡＮＤ素子１７〜１９と第３のＤ型フリップフロップ２３で構成されるＱ３バーを得るための回路部分が増設された構成となっている。
このように、所望するビット数に応じて３個の２入力ＮＡＮＤ素子と１個のＤ型フリップフロップとからなる部分を増設してゆくことで、所望する出力ビット数のシフトレジスタを構成することができるものとなっている。
出力ビット数を増やす場合、両端の出力ビット（図４の例においては、Ｑ１とＱ３）を除き、他のビットにおけるそれぞれの３個の２入力ＮＡＮＤ素子の接続は、基本的に次述するようになされるものである。すなわち、図４に示された構成例を例に説明すれば、中央の３個の２入力ＮＡＮＤ素子１７〜１９の内、出力端子が第３のＤ型フリップフロップ２３に接続される２入力ＮＡＮＤ素子１９以外の２個の２入力ＮＡＮＤ素子１７，１８の一方、すなわち、第７の２入力ＮＡＮＤ素子１７は、その一方の入力端子には、アップ信号が印加されるようにすると共に、他方の入力端子には、右隣のレジスタ、すなわち、右隣の段の第１のＤ型フリップフロップ２１のＱ出力端子が接続されるようにする。
【００１７】
また、他方の第８の２入力ＮＡＮＤ素子１８の一方の入力端子には、ダウン信号が印加されるようにすると共に、他方の入力端子には、左隣のレジスタ、すなわち、第２のＤ型フリップフロップ２２のＱ出力端子が接続されるようにする。なお、図１の第１乃至第３のシフトレジスタ８ａ〜８ｃの出力ビットと、上述のように構成されたシフトレジスタの出力ビットとの対応関係は、図３及び図４に示された構成におけるシフトレジスタのシフトレジスタ出力１側が第１乃至第３のシフトレジスタ８ａ〜８ｃの出力ビットの１側（図１参照）に、図３及び図４に示されたシフトレジスタのシフトレジスタ出力３側が、第１乃至第３のシフトレジスタ８ａ〜８ｃの出力ビットのｎa、ｎb、ｎc側にそれぞれ対応するものとなっている。
【００１８】
図５には、図３及び図４で説明したシフトレジスタにおける出力変化を説明する説明図が示されている。
同図を参照しつつ図３及び図４に示されたシフトレジスタの動作を総括すれば、まず、右隣のレジスタ（右隣のＤ型フリップフロップ）の出力Ｑが「０」の場合に、アップ信号が「１」（論理値Ｈｉｇｈ）となると、左隣のレジスタ（左隣のＤ型フリップフロップ）の出力状態に関わらず、該当するレジスタの出力Ｑは、「０」となり、出力Ｑバーは、「１」となる（図５の▲１▼の列参照）。次に、右隣のレジスタ（右隣のＤ型フリップフロップ）の出力が「１」の場合に、アップ信号が「１」（論理値Ｈｉｇｈ）となると、左隣のレジスタ（左隣のＤ型フリップフロップ）の出力状態に関わらず、該当するレジスタの出力Ｑは、「１」となり、出力Ｑバーは、「０」となる（図５の▲２▼の列参照）。次に、左隣のレジスタ（左隣のＤ型フリップフロップ）の出力が「０」の場合に、ダウン信号が「１」（論理値Ｈｉｇｈ）となると、右隣のレジスタ（右隣のＤ型フリップフロップ）の出力状態に関わらず、該当するレジスタの出力Ｑは、「０」となり、出力Ｑバーは、「１」となる（図５の▲３▼の列参照）。最後に、左隣のレジスタ（左隣のＤ型フリップフロップ）の出力が「１」の場合に、ダウン信号が「１」（論理値Ｈｉｇｈ）となると、右隣のレジスタ（右隣のＤ型フリップフロップ）の出力状態に関わらず、該当するレジスタの出力Ｑは、「１」となり、出力Ｑバーは、「０」となる（図５の▲４▼の列参照）。
【００１９】
ここで、再び図１に示された構成の説明に戻り、リングオシレータ２について説明すれば、このリングオシレータ２は、第１乃至第３のデジタル可変遅延素子アレー回路（図１においては、それぞれ「ＤＤＡ(1)」、「ＤＤＡ(2)」、「ＤＤＡ(3)」と表記）９ａ〜９ｃと、定遅延素子回路（図１においては「ＣＤＡ」と表記）１０とを有し、これらが環状に直列接続されて公知・周知のいわゆるリングオシレータが構成されたものとなっている。
第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃは、それぞれ対応する第１乃至第３のシフトレジスタ８ａ〜８ｃの出力ビット数に応じた複数の単位可変遅延素子３０（詳細は後述）を有してなり、それぞれ対応する第１乃至第３のシフトレジスタ８ａ〜８ｃの出力ビットの論理値Ｈｉｇｈの数に応じて遅延量が変化されるようになっているものである。また、定遅延素子回路１０は、入力信号に一定の遅延を施して出力するもので、具体的には、例えば、インバータ素子（図示せず）を用いて構成するのが好適である。すなわち、インバータ素子の遅延を利用するものである。
【００２０】
図６には、第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃの具体的な回路構成例が示されており、同図を参照しつつこの回路構成例について説明することとする。
第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃは、次述する構成を有してなる単位可変遅延素子が、それぞれ異なる個数設けられて、しかも、それらが直列接続されて構成されたものである。
なお、図６においては、一つの単位可変遅延素子３０についてのみその各々の構成要素の符号を付すこととし、他の単位可変遅延素子については符号を省略することとすると共に、以下の構成の説明においては、一つの単位可変遅延素子３０について説明し、他の単位可変遅延素子についての同様な説明は省略することとする。
単位可変遅延素子３０は、第１のＰチャンネルＭＯＳ  ＦＥＴ（以下「第１のＰＭＯＳ」と言う）３１と、第１及び第２のＮチャンネルＭＯＳ  ＦＥＴ（以下、それぞれ「第１のＮＭＯＳ」、「第２のＮＭＯＳ」と言う）３２，３３とを有して構成されたものとなっている。すなわち、まず、第１のＰＭＯＳ３１と第１のＮＭＯＳ３２とは、ゲートが相互に接続されて入力端子となっている。そして、第１のＰＭＯＳ３１のソースには、電源電圧ＶDDが印加されるようになっている一方、第１のＮＭＯＳ３２のソースは、アースに接続されるようになっている。そして、第１のＰＭＯＳ３１のドレインと第１のＮＭＯＳ３２のドレインは、相互に接続されて出力端子となっており、第１のＰＭＯＳ３１と第１のＮＭＯＳ３２は、電源とアースとの間に直列接続されたものとなっている。そして、この第１のＰＭＯＳ３１と第１のＮＭＯＳ３２により、インバータ（反転回路）が構成されたものとなっている。
【００２１】
また、この第１のＰＭＯＳ３１のドレインと第１のＮＭＯＳ３２のドレインの接続点には、第２のＮＭＯＳ３３のドレイン及びソースが接続されており、この第２のＮＭＯＳ３３のバックゲートは、アースに接続されたものとなっている。さらに、第２のＮＭＯＳ３３のゲートは、第１乃至第３のシフトレジスタ８ａ〜８ｃの対応する出力ビットの出力端子に接続されるものとなっている。この第２のＮＭＯＳ３３は、第１乃至第３のシフトレジスタ８ａ〜８ｃの対応する出力ビットが論理値Ｈｉｇｈとなった際に活性化されて、インバータを構成する第１のＰＭＯＳ３１及び第１のＮＭＯＳ３２からの反転出力信号に対してキャパシタとして作用し遅延を与えるようになっているものである。
なお、第２のＮＭＯＳ３３のドレイン及びソースが接続された第１のＰＭＯＳ３１のドレインと第１のＮＭＯＳ３２のドレインの接続点は、次段の単位可変遅延素子を構成する第１のＰＭＯＳ３１と第１のＮＭＯＳ３２のゲートに接続されるものとなっている。
【００２２】
かかる構成を有してなる第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃの単位可変遅延素子３０は、それぞれ異なる数であれば良く、特定の数に限定される必要はないものである。なお、第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃを構成する単位可変遅延素子３０のそれぞれの個数を異なるものとする意義については、後述の動作説明において述べることとする。
また、リングオシレータ２の発振機能を担保するためには、定遅延素子回路１０を先に述べたようにインバータ素子により構成する場合には、この定遅延素子回路１０を構成するインバータ素子の数と、第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃを構成する単位可変遅延素子３０の数の和は、良く知られているように奇数に設定されることが必要である。
分周器３は、リングオシレータ２の出力信号の周波数を、位相比較器１の入力に適した周波数に下げて出力する公知・周知の構成を有してなるものである。
【００２３】
次に、かかる構成における動作について説明する。
まず、本回路の出力信号、すなわち、分周器３からの入力信号が基準信号に対して位相が進んだ状態であるとすると、位相比較器１からは、二つの信号がこの位相関係にある間、位相比較が行われる所定の周期で２つの信号の位相差に応じたパルス幅の進み信号が出力され、第１乃至第３のパルス検出器４ａ〜４ｃにそれぞれ入力されることとなる。
ここで、進み信号のパルス幅が第１乃至第３のパルス検出器４ａ〜４ｃのいずれにおいても検出可能な程度に比較的広い（換言すれば、二つの信号の位相差が比較的大）と仮定すると、第１乃至第３のパルス検出器４ａ〜４ｃに入力された進み信号は、所定のパルス幅のダウン信号として、対応する第１乃至第３のシフトレジスタ８ａ〜８ｃへ出力されることとなる。
第１乃至第３のシフトレジスタ８ａ〜８ｃにおいては、ダウン信号が入力される度毎に、アップ信号が入力された場合とは逆方向へ論理値Ｈｉｇｈの出力ビットがシフトされてゆくこととなる。本発明の実施の形態においては、図１において、第１乃至第３のシフトレジスタ８ａ〜８ｃの「１」と表記された出力ビットからそれぞれ「ｎa」、「ｎb」、「ｎc」と表記された出力ビットの方向へ論理値Ｈｉｇｈがシフトされてゆく。
【００２４】
一方、リングオシレータ２の第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃは、先に説明したように、対応する第１乃至第３のシフトレジスタ８ａ〜８ｃの出力ビットが論理値Ｈｉｇｈとなった箇所においてＮチャンネルＭＯＳ  ＦＥＴのキャパシタによる遅延が施されるようになっているため、第１乃至第３のシフトレジスタ８ａ〜８ｃの論理値Ｈｉｇｈの出力ビット数に応じて、第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃの総遅延量が定まり、さらに、これに定遅延素子回路１０における遅延量が加算された遅延量で、基準信号に対する位相進みの補正がなされることとなる。
ここで、位相比較器１から出力される進み信号のパルス幅は、位相比較器１へ入力される二つの信号の位相差の減少に伴い徐々に小さくなるが、それに伴い、第１乃至第３のパルス検出器４ａ〜４ｃからの信号の出力も順に停止されることとなる。すなわち、先に述べたように、第１乃至第３のパルス検出器４ａ〜４ｃの検出可能なパルス幅が、順にＰw1、Ｐw2、Ｐw3であって、かつ、Ｐw1＜Ｐw2＜Ｐw3に設定されているとすれば、進み信号のパルス幅がＰw3未満でＰw2以上となると、第３のパルス検出器４ｃは、その進み信号の検出不能となるために、第３のパルス検出器４ｃからのダウン信号の出力は停止され、第１及び第２のパルス検出器４ａ，４ｂのみからダウン信号が出力されることとなる。そして、以下同様にして第２のパルス検出器４ｂからのダウン信号の出力が停止され、位相差がほぼ収束する状態にあっては、最後に第１のパルス検出器４ａだけからダウン信号が出力されることとなる。
そして、この第１乃至第３のパルス検出器４ａ〜４ｃからの出力信号の出力停止に伴い、対応する第１乃至第３のシフトレジスタ８ａ〜８ｃにおけるシフト動作も停止されることとなる。そのため、対応する第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃにおける遅延量の変化も順次なくなり、結局、ジッタの収束に応じた遅延量の変化が得られるようになっている。
【００２５】
一方、分周器３の出力信号が基準信号に対して遅れ位相となった場合には、上述の場合とは逆に、位相比較器１から遅れ信号が出力され、第１乃至第３のパルス検出器４ａ〜４ｃからは、アップ信号が出力されることとなる。
そして、第１乃至第３のシフトレジスタ８ａ〜８ｃのそれぞれにおける論理値Ｈｉｇｈの出力ビット数に応じて、対応する第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃにおける遅延量が定まり、第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃの総遅延量と定遅延素子回路１０の遅延量の和で位相遅れに対する補正がなされる点はダウン信号が生ずる場合と同様である。なお、遅れ信号のパルス幅に応じて第１乃至第３のパルス検出器４ａ〜４ｃからの信号出力が停止されるのは、上述した進み位相の場合と基本的に同様であるので、ここでの詳細な説明は省略することとする。
【００２６】
ここで、上述のようにして基準信号と本回路の出力信号との位相のずれ、換言すれば、ジッタが上述の構成の回路によって補正されることについて従来回路の動作との比較において説明することとする。
まず、本回路の出力信号（リングオシレータ２の出力信号）と基準信号の位相差が１８０度以内にあって両信号がほぼ同期している状態であると仮定する。また、従来のＰＬＬ回路においても同様であると仮定する。
かかる前提の下、基準信号の繰り返し周期と本回路の出力信号及び従来のＰＬＬ回路の出力信号の繰り返し周期との差であるジッタ（換言すれば周波数偏差）をＺとし、特に、ある時点nでのジッタをＺnとすると、これは数列によって次のように表すことができる。
すなわち、まず、基準信号の繰り返し周期をＴとし、本回路の出力信号及び従来回路の出力信号のある時点ｎにおける繰り返し周期をＴnとする。また、従来回路において位相比較器へフィードバックされる信号の周期変化量（換言すれば、補正値に相当するもの）をΔＴとする。
【００２７】
かかる前提の下、まず、従来の回路において、ある時点ｎにおけるジッタをＺnとした場合、次の時点(ｎ＋１)に現れるジッタＺn+1は、次の式１のように表されるものであった。
【００２８】
Ｚn+1＝Ｔn+1−（Ｔ−Ｚn）・・・（式１）
【００２９】
ここで、Ｔn+1は、次の式２のように表されるものである。
【００３０】
Ｔn+1＝（Ｔn−ΔＴ）・・・（式２）
【００３１】
したがって、式２を用いて式１を整理すると次の式３の如くとなる。
【００３２】
Ｚn+1＝（Ｔn−ΔＴ）−（Ｔ−Ｚn）・・・（式３）
【００３３】
ここで、ΔＴは、従来回路においてはＺnに比例する関係にあったので、結局のところ式３で表される数列は収束することはないものであった。
すなわち、これは、例えば、基準信号と従来のＰＬＬ回路の出力信号が１８０度の位相差内で同期し始めた場合において、同期初期のジッタが大きい場合には、従来回路においては、その後もジッタが大きいままであることを意味する。
【００３４】
一方、本回路において、ある時点(ｎ＋１)におけるジッタＺn+1は、先の式１の如くに表されることは従来回路と同様であるが、本回路においては、従来と異なり、従来のΔＴに対応する補正値がΔＴ1、ΔＴ2、・・・ΔＴmと複数用意されている（本発明の実施の形態においては、ｍ＝３である）。すなわち、本発明の実施の形態においては、ΔＴ1は、第１のデジタル可変遅延素子アレー回路９ａの遅延量の変化量に、ΔＴ2は、第２のデジタル可変遅延素子アレー回路９ｂの遅延量の変化量に、ΔＴ3は、第３のデジタル可変遅延素子アレー回路９ｃの遅延量の変化量にそれぞれ相当するものであり、Ｔn+1は、次の式４の如くに表されるものとなる。
【００３５】
Ｔn+1＝（Ｔn−ΔＴ1−ΔＴ2・・・−ΔＴm）・・・（式４）
【００３６】
これら補正値であるΔＴ1、ΔＴ2、・・・ΔＴmの絶対値は、次述する場合を除き不変であり、Ｚnと同符号となるものである。
すなわち、位相比較器１から同じ信号（例えば遅れ信号）が連続して出力され、その結果、第１乃至第３のシフトレジスタ８ａ〜８ｃが全て同一の論理出力状態、すなわち、例えば、全て論理値Ｌｏｗの状態となった時点から、位相比較器１により、それまでとは反対の信号（例えば進み信号）が出力される時点まで、この間、第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃの各々のΔＴ1、ΔＴ2、・・・ΔＴmは共に零となる。
一方、第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃにおける単位可変遅延素子３０の数は既に述べたようにそれぞれ異なっており、これに対応して第１乃至第３のシフトレジスタ８ａ〜８ｃのそれぞれの出力ビット数も異なるものとなっている。したがって、上述のように位相比較器１から同じ信号（例えば遅れ信号）が連続して出力された場合、それによって、第１乃至第３のシフトレジスタ８ａ〜８ｃのそれぞれの出力ビットが全て論理値Ｌｏｗとなるタイミングは異なるものとなる。すなわち、換言すれば、第１乃至第３のシフトレジスタ８ａ〜８ｃのそれぞれが全て論理値Ｈｉｇｈとなる条件は、それぞれ異なるものとなっている。このことは、全ての補正値の合計がＺnに対して比例関係にないことを意味する。そして、Ｚnの符号が反転する度に補正値であるΔＴ1、ΔＴ2、・・・ΔＴmの合計値は小さな値となってゆくものとなり、それ故、本回路においては、式３の数列は、従来と異なり収束方向へ向かうこととなる。
【００３７】
このように、本回路における第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃの単位可変遅延素子３０の数をそれぞれ異なるものとする意義は、第１乃至第３のシフトレジスタ８ａ〜８ｃのそれぞれの出力ビットが全て論理値Ｈｉｇｈとなる条件を敢えて異なるようにして、全ての補正値（ΔＴ1、ΔＴ2、・・・ΔＴm）の合計がＺnに対して比例関係にないようにして、Ｚnを表す数列が収束方向へ向かうようにするものとなるようにする点にある。
上述の構成例においては、３つのデジタル可変遅延素子アレー回路９ａ〜９ｃ及び、３つのシフトレジスタ８ａ〜８ｃというように、それぞれ三段づつ設けた構成としたが、上述した観点からすれば、少なくとも、デジタル可変遅延素子アレー回路及びシフトレジスタがそれぞれ二段づつ設けられる構成（例えば、第１及び第２のデジタル可変遅延素子アレー回路９ａ，９ｂ、第１及び第２のシフトレジスタ８ａ，８ｂとを設ける構成）であればＺnを表す数列を上述のようにして収束させることは可能である。
【００３８】
また、その場合、デジタル可変遅延素子アレー回路を構成する単位可変遅延素子３０の数も２つのデジタル可変遅延素子アレー回路でそれぞれ異なればよく、特定の数に限定される必要はないものである。
さらに、上述の構成例においては、パルス検出部１０１を設けたが、このパルス検出部１０１を設けずに、位相比較器１の遅れ信号、進み信号をシフトレジスタ部１０２へ直接入力するような構成としても良い。なお、パルス検出部１０１を設けた場合には、位相比較器１の出力信号をシフトレジスタ部１０２へ直接入力する構成の場合に比して、位相比較器１に入力される二つの信号の位相差が収束されるにしたがい第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃによる遅延量の変化分が小さくなる（換言すれば、位相差を小さくするための補正値が徐々に小さくなる）ので、よりジッタが小さくなる。
またさらに、本発明の実施の形態においては、リングオシレータ２を第１乃至第３のデジタル可変遅延素子アレー回路９ａ〜９ｃと定遅延回路１０とで構成するようにしたが、定遅延回路１０を設けずに、複数のデジタル可変遅延素子アレー回路のみから構成するようにしても良い。勿論、この場合にあっても、複数のデジタル可変遅延素子アレー回路を構成するインバータの合計数が奇数となるように、それぞれのデジタル可変遅延素子アレー回路のインバータ数が設定されなければならない。
【００３９】
【発明の効果】
以上、述べたように、本発明によれば、リングオシレータを複数の可変遅延素子アレー回路により構成し、しかも、それぞれを構成する単位可変遅延素子の個数を異なるものとしたので、従来と異なり、ジッタが確実に収束され、従来に比してよりジッタの小さなＰＬＬ回路を提供することができるという効果を奏するものである。
特に、単位可変遅延素子をＭＯＳトランジスタにより構成することで、従来と異なり、リニア素子である抵抗器やコンデンサを用いることなく遅延機能を得ることができるので、いわゆる一般的なデジタル素子のみで回路構成でき、従来に比してより小さなチップ面積でＩＣチップ化が容易となるという効果を奏するものである。
さらに、シフトレジスタや可変遅延素子アレー回路、さらには、パルス検出器は、それぞれの基本単位となるデジタル素子を複数設ける構成となっているために、特に、ＩＣチップ化においては、その回路設計、配置設計が容易となるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるデジタルＰＬＬ回路の構成例を示す構成図である。
【図２】図１に示されたデジタルＰＬＬ回路におけるパルス検出部を構成するパルス検出器の具体的な回路構成例を示す回路図である。
【図３】図１に示されたデジタルＰＬＬ回路における第１乃至第３のシフトレジスタの具体的な第１の回路構成例を示す回路図である。
【図４】図１に示されたデジタルＰＬＬ回路における第１乃至第３のシフトレジスタの具体的な第２の回路構成例を示す回路図である。
【図５】図３及び図４に示されたシフトレジスタの動作を説明する説明図である。
【図６】図１に示されたデジタルＰＬＬ回路における第１乃至第３のデジタル可変遅延素子アレー回路の具体的な回路構成例を示す回路図である。
【符号の説明】
１…位相比較器
２…リングオシレータ
３…分周器
４ａ…第１のパルス検出器
４ｂ…第２のパルス検出器
４ｃ…第３のパルス検出器
８ａ…第１のシフトレジスタ
８ｂ…第２のシフトレジスタ
８ｃ…第３のシフトレジスタ
９ａ…第１のデジタル可変遅延素子アレー回路
９ｂ…第２のデジタル可変遅延素子アレー回路
９ｃ…第３のデジタル可変遅延素子アレー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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