(57)【特許請求の範囲】
【請求項１】
複数のアクティブ領域を構成するために半導体基板上に形成されたフィールド酸化膜と、
トンネル酸化膜によって前記半導体基板と電気的に絶縁され、前記フィールド酸化膜によって隔離される少なくとも２つの前記アクティブ領域を共有するように、少なくとも２つの前記アクティブ領域及び前記フィールド酸化膜上に延びて形成されたフローティングゲートと、
前記フローティングゲート上に形成された誘電体膜と、
前記誘電体膜上に前記フローティングゲートと重なり合って形成されるコントロールゲートと、
前記コントロールゲートによって分離され、複数の前記アクティブ領域のそれぞれに形成されるソース及びドレインと、
前記フローティングゲートによって共有される前記アクティブ領域の前記ソースを連結するソース線及び前記フローティングゲートによって共有される前記アクティブ領域の前記ドレインを連結するドレイン線とを備え、
前記フローティングゲートは、前記フィールド酸化膜上において前記コントロールゲートよりも狭い幅で形成されることを特徴とするフラッシュメモリ素子のＣＡＭセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子のＣＡＭ(Code Addressable Memory)セルに係り、特に低い電圧でＣＡＭセルの動作特性を改善し得るフラッシュメモリ素子のＣＡＭセルに関する。
【０００２】
【従来の技術】
フラッシュメモリ素子は電気的消去及びプログラム可能な不揮発性メモリ素子であり、フラッシュメモリ製品の使用時に保護されるべきコード情報に対する保護／非保護(Protection/Unprotection)機能、及び製品テスト過程において歩留り向上のための修復などを可能とする機能を備えている。例えば、フラッシュメモリ素子を用いた製品に対する製造会社のＩＤ、一連番号などを記憶する機能と一般ユーザによる情報削除防止などの目的で保護されるべき情報のＣＡＭでは、特定のメモリ領域を保護するための情報を記憶していなければならない。
【０００３】
このために、周辺回路にフラッシュメモリセルと同一の構造をもつＣＡＭセルを用いたＣＡＭ回路を挿入する。通常、ＣＡＭセルは修復や保護機能の目的で使用され、情報はノーマル読み出し動作(Normal Read Operation)時に電源電圧Ｖｃｃにおいて容易に読み出されなければならない。次に、従来のＣＡＭセルを図１に基づいて説明する。
【０００４】
図１ａ及び図１ｂは従来のフラッシュメモリ素子のＣＡＭセルの構造を示す図であり、図１ａはレイアウト図、図１ｂは概略的な断面図である。
【０００５】
図１ｂに示すように、半導体基板１１上にフローティングゲート１２とコントロールゲート１３が積層されてゲートを成し、ゲート両側の半導体基板１１にそれぞれソースＳ及びドレインＤが形成される。このように従来のＣＡＭセルはメインセル(Main cell)と同様の構造をもつ。
【０００６】
一般に、セルの情報を読み出す場合にはコントロールゲート１３に電圧を印加し、ドレインＤに流れる電流量をセンシングして情報を読み出す。この際、コントロールゲートに加えられる電圧は電源電圧Ｖｃｃを直接使用する場合が多いが、近年フラッシュメモリ素子が低電圧製品化される趨勢にあり、電源電圧Ｖｃｃを直接使用する場合、ドレインに流れる電流量が極めて少なくなりセンシングが不可能になるという問題点がある。
【０００７】
即ち、ＣＡＭセルの読み出し時に、フローティングゲート１２とコントロールゲート１３との間の誘電体膜から発生する約０.５５(fF)のカップリングキャパシタンス(Coupling Capacitance)によってセルの導電度(Conductance, Gm)が低下し、これによってメインセルと同一の約２.０Ｖのしきい値電圧ＶTではコントロールゲート１３の電圧として用いられるメモリ素子の動作電圧が低くなることからセルの電流量が急激に減少してしまう。従って、任意のセル情報を読み出すことが困難となり、やむを得ずセルを過消去させることによりセルのしきい値電圧を０Ｖ以下に低下させてＣＡＭセルのデータセンシングを可能にする。しかし、このようにＣＡＭセルを過消去すると、高温や高電圧での動作等の各種の厳しい環境においては、セルの漏れ電流などによって長時間の情報保持が難しいという問題点がある。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、フローティングゲートとコントロールゲートとのカップリング比を増大させ、低電圧においてもＣＡＭセルを安定的に動作させることができるフラッシュメモリ素子のＣＡＭセルを提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子のＣＡＭセルは、複数のアクティブ領域を構成するために半導体基板上に形成されたフィールド酸化膜と、トンネル酸化膜によって前記半導体基板と電気的に絶縁され、前記フィールド酸化膜によって隔離される少なくとも２つの前記アクティブ領域を共有するように、少なくとも２つの前記アクティブ領域及び前記フィールド酸化膜上に延びて形成されたフローティングゲートと、前記フローティングゲート上に形成された誘電体膜と、前記誘電体膜上に前記フローティングゲートと重なり合って形成されるコントロールゲートと、前記コントロールゲートによって分離され、複数の前記アクティブ領域のそれぞれに形成されるソース及びドレインと、前記フローティングゲートによって共有される前記アクティブ領域の前記ソースを連結するソース線及び前記フローティングゲートによって共有される前記アクティブ領域の前記ドレインを連結するドレイン線とを備え、前記フローティングゲートは、前記フィールド酸化膜上において前記コントロールゲートよりも狭い幅で形成されることを特徴とする。
【００１０】
【発明の実施の形態】
フラッシュメモリ素子の消去動作は、コントロールゲートに逆バイアスを印加し、基板に高い正バイアスを印加してフローティングゲート内に蓄積された電荷を除去してフローティングゲートの電位を高めるものである。このような消去動作において最も重要なものは、コントロールゲートの電圧がフローティングゲートに伝達される指数を表すゲートカップリング比Ｋipoである。即ち、ゲートカップリング比Ｋipoが大きければ大きいほど、消去動作後セルのしきい値電圧をさらに効率よく低下させることができる。
【００１１】
以下、添付図に基づいて本発明の実施の形態を詳細に説明する。
図２はＣＡＭセルの消去時間とゲートカップリング比によるＣＡＭセルのしきい値電圧変化特性を示すグラフである。
【００１２】
同図に示すように、コントロールゲートとフローティングゲートとのカップリング比Ｋipoが大きい場合（２１）は、ゲートカップリング比Ｋipoが低い場合（２２）よりも低いゲートバイアスにおいても同じバイアスがフローティングゲートに伝達され易くなるため、消去速度が向上し、これにより同一時間消去した後、ＣＡＭセルのしきい値電圧をさらに効率よく低下させることができる。
【００１３】
図３はＣＡＭセルのコントロールゲート電圧とゲートカップリング比による読み出し電流の変化特性を示すグラフである。
【００１４】
同図に示すように、ゲートカップリング比Ｋipoが大きい場合（３１）にはゲートカップリング比Ｋipoが小さい場合（３２）よりも読み出し電流量ＩReadが大きいことが分かる。
【００１５】
例えば、コントロールゲート電圧ＶｃｇがＶｃｃの場合、ゲートカップリング比Ｋipoの大きいＣＡＭセルの読み出し電流ＩReadはゲートカップリング比Ｋipoの小さいＣＡＭセルの読み出し電流ＩReadの２倍程度となることが分かる。
【００１６】
このような結果から、ゲートカップリング比Ｋipoを大きくすると、同じＣＡＭセルに対して同一時間消去した後でもＣＡＭセルのしきい値電圧をさらに効率よく減少させることができ、且つドレイン電流量も増加させることができることが分かる。本発明はゲートカップリング比Ｋipoを増加させるための方法として、フローティングゲートとコントロールゲートとの接触面積を増加させる方法を用いる。即ち、２つ以上のセルアレイを並列に連結してドレインとソースを共有するように製造する。
【００１７】
図４ａ乃至図４ｃは本発明の第１の実施の形態に係るフラッシュメモリ素子のＣＡＭセルを示すレイアウト図及び断面図であり、図４ｂは図４ａのＡ−Ａ’線に沿った断面図、図４ｃは図４ａのＢ−Ｂ’線に沿った断面図である。
【００１８】
図４ｂに示すように、フィールド酸化膜４２を形成してアクティブ領域及びフィールド領域が構成された半導体基板４１上にトンネル酸化膜４３によって半導体基板４１と電気的に絶縁されるフローティングゲート４４を形成する。この際、フローティングゲートは隣接する２つのアクティブ領域及び隣接するアクティブ領域１００、２００間のフィールド酸化膜４２上にも連結されるように形成されることにより、隣接する２つのアクティブ領域１００、２００を共有するように形成される。その後、フローティングゲート４４上に、フローティングゲート４４と自己整合的に誘電体膜４５及びコントロールゲート４６が形成される。これによって、第１アクティブ領域１００及び第２アクティブ領域２００にそれぞれ第１ゲートＧ１及び第２ゲートＧ２が形成される。次に、ソース／ドレインイオン注入工程において、第１アクティブ領域１００及び第２アクティブ領域２００にそれぞれソースＳ及びドレイン領域Ｄを形成した後、全体構造上に層間絶縁膜４０を形成し、ソースＳ及びドレインＤ領域が露出されるように層間絶縁膜４０をエッチングしてコンタクトホールを形成する。その後、金属などの導電物質を用いてコンタクトホールを埋め込み、第１アクティブ領域１００に第１ソースコンタクト４７Ａ及び第１ドレインコンタクト４８Ａを形成し、同時に、第２アクティブ領域２００に第２ソースコンタクト４７Ｂ及び第２ドレインコンタクト４８Ｂを形成する。そして、金属線を用いて第１ソースコンタクト４７Ａと第２ソースコンタクト４８Ｂを連結することにより、ソース線４９を形成し、第１ドレインコンタクト４８Ａと第２ドレインコンタクト４８Ｂを連結することにより、ドレイン線５０を形成する。この結果、ＣＡＭセルはフローティングゲート４４、誘電体膜４５及びコントロールゲート４６が隣接する２つのアクティブ領域１００、２００間のフィールド酸化膜４２上に形成され、ソース及びドレインはそれぞれソース線４９及びドレイン線５０によって共有された構造となる。このようにフローティングゲート４４をフィールド酸化膜４２上に延長して形成することにより、フローティングゲート４４とコントロールゲート４６との誘電体膜４５を介しての接触面積が増加してセルのゲートカップリング比が増加する。
【００１９】
図５は本発明の第２の実施の形態に係るフラッシュメモリ素子のＣＡＭセルを説明するためのレイアウト図である。
【００２０】
本発明の第２の実施の形態ではフローティングゲート５１をアクティブ領域から隣接するアクティブ領域３００、４００間のフィールド酸化膜上にも延長されるように形成するが、フローティングゲート５１とコントロールゲート５２とのカップリング比をさらに増加させるために、フィールド酸化膜上のフローティングゲートが延長された部分５１ｃにおいてコントロールゲート５２がフローティングゲート５１を覆うように形成する。即ち、フィールド酸化膜上に位置するフローティングゲート５１の幅を狭くして、フローティングゲート５１とコントロールゲート５２との誘電体膜を介しての接触面積を増加させる。その後、ソース／ドレイン形成、層間絶縁膜形成及びコンタクトホール形成工程を行い、コンタクトホールの埋め込みによって第１ソースコンタクト５３Ａ及び第２ソースコンタクト５３Ｂと第１ドレインコンタクト５４Ａ及び第２ドレインコンタクト５４Ｂを形成する。そして、第１ソースコンタクト５３Ａと第２ソースコンタクト５３Ｂを金属線を介して連結させることにより、ソース線５５を形成し、第１ドレインコンタクト５４Ａと第２ドレインコンタクト５４Ｂを金属線を介して連結させることにより、ドレイン線５６を形成する。
【００２１】
上記の構造のＣＡＭセルは２つ以上のＣＡＭセルが並列に連結されていることになるので、同一の消去状態においても２倍の電流が流れる。従って、同一の消去しきい値電圧において高い電流値が得られるので、センシングが容易になるという長所がある。また、フィールド酸化膜上にフローティングゲート、誘電体膜及びコントロールゲートが存在することによって、従来のＣＡＭセルよりもゲートカップリング比Ｋipoが大幅に増大する。このように増大したゲートカップリング比Ｋipoはドレイン電流を増加させるのみならず、消去速度も向上させることから低電圧用フラッシュメモリ素子に応用する場合にＣＡＭセルの役割を十分果たすことができる。
【００２２】
【発明の効果】
上述したように、本発明はフローティングゲートとコントロールゲートとの接触面積を増加させることによってゲートカップリング比を増大させることができ、ＣＡＭセルのドレイン電流を増加させることが可能となる。これによりＣＡＭセルの消去速度も向上することから、低電圧用フラッシュメモリ素子においてＣＡＭセルが安定的に動作し得る効果を奏する。
【図面の簡単な説明】
【図１】  (a)及び(b)は従来のフラッシュメモリ素子のＣＡＭセルの構造を説明するための図である。
【図２】ＣＡＭセルの消去時間とゲートカップリング比によるＣＡＭセルのしきい値電圧変化特性を示すグラフである。
【図３】ＣＡＭセルのコントロールゲート電圧とゲートカップリング比による読み出し電流の変化特性を示すグラフである。
【図４】  (a)〜(c)は本発明の第１の実施の形態に係るフラッシュメモリ素子のＣＡＭセルを示すレイアウト図及び断面図である。
【図５】本発明の第２の実施の形態に係るフラッシュメモリ素子のＣＡＭセルを示すレイアウト図である。
【符号の説明】
１１    半導体基板
１２    フローティングゲート
１３    コントロールゲート
４１    半導体基板
４２    フィールド酸化膜
４３    トンネル酸化膜
４４、５１    フローティングゲート
４５    誘電体膜
４６、５２    コントロールゲート
４７Ａ、５３Ａ    第１ソースコンタクト
４７Ｂ、５３Ｂ    第２ソースコンタクト
４８Ａ、５４Ａ    第１ドレインコンタクト
４８Ｂ、５４Ｂ    第２ドレインコンタクト
４９、５５    ソース線
５０、５６    ドレイン線
Ｇ１    第１フローティングゲート
Ｇ２    第２フローティングゲート
１００、３００    第１アクティブ領域
２００、４００    第２アクティブ領域
Ｓ    ソース
Ｄ    ドレイン
【図１】
0004544733.tif 000002
【図２】
0004544733.tif 000003
【図３】
0004544733.tif 000004
【図４】
0004544733.tif 000005
【図５】
0004544733.tif 000006