(57)【特許請求の範囲】
【請求項１】
データ信号とクロック信号とを同期させて出力する被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力された前記データ信号を連続してサンプリングし、複数のデータサンプル値を取得するデータサンプラと、
前記データサンプラが取得した前記複数のデータサンプル値に基づいて、前記データ信号の変化点であるデータ変化点を検出するデータ変化点検出部と、
前記データ変化点検出部によって検出された前記データ変化点を、第１クロック信号に基づいて書き込み、前記第１クロック信号と周期が略同一で位相が異なる第２クロック信号に基づいて読み出すデータ変化点格納部と、
前記被試験デバイスから出力された前記クロック信号を連続してサンプリングし、複数のクロックサンプル値を取得するクロックサンプラと、
前記クロックサンプラが取得した前記複数のクロックサンプル値に基づいて、前記クロック信号の変化点であるクロック変化点を検出するクロック変化点検出部と、
前記クロック変化点検出部によって検出された前記クロック変化点を、第３クロック信号に基づいて書き込み、前記第２クロック信号に基づいて読み出すクロック変化点格納部と、
前記データ変化点格納部と前記クロック変化点格納部とから前記第２クロック信号に基づいて同期して読み出された前記データ変化点と前記クロック変化点とを比較し、前記データ信号と前記クロック信号との位相差を検出する位相差検出部と、
前記位相差検出部が検出した前記位相差を予め定められたスペックと比較して前記被試験デバイスの良否判定を行うスペック比較部と
を備える試験装置。
【請求項２】
前記第１クロック信号と前記第２クロック信号との位相差は、前記データ変化点検出部から前記データ変化点格納部までの伝送遅延時間と、前記クロック変化点検出部から前記クロック変化点格納部までの伝送遅延時間との差の時間以上である請求項１に記載の試験装置。
【請求項３】
前記データサンプラ、前記データ変化点検出部、前記データ変化点格納部、前記クロック変化点格納部、前記位相差検出部、及び前記スペック比較部が形成されたデータ信号処理ユニットと、
前記クロックサンプラ及び前記クロック変化点検出部が形成されたクロック信号処理ユニットと、
前記データ信号処理ユニットと前記クロック信号処理ユニットとを電気的に接続し、前記クロック変化点検出部によって検出された前記クロック変化点を前記クロック変化点格納部に供給する伝送路と
を備え、
前記第１クロック信号と前記第２クロック信号との位相差は、前記伝送路における伝送遅延時間以上である請求項１に記載の試験装置。
【請求項４】
複数の前記データ信号処理ユニットを備え、
前記伝送路は、前記クロック信号処理ユニットと前記複数のデータ信号処理ユニットとを電気的に接続し、前記クロック信号処理ユニットが有する前記クロック変化点検出部によって検出された前記クロック変化点を、前記複数のデータ信号処理ユニットがそれぞれ有する複数の前記クロック変化点格納部に供給し、
前記複数のクロック変化点格納部は、前記クロック変化点検出部によって検出された前記クロック変化点を、前記第３クロック信号に基づいて書き込み、前記第２クロック信号に基づいて読み出す請求項３に記載の試験装置。
【請求項５】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記データ信号がＨ側閾値以上である場合に論理値０を出力し、前記Ｈ側閾値より小さい場合に論理値１を出力するスタート判定信号を出力するスタート判定信号出力部と、
前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第１論理和回路、及び前記論理和回路の出力を反転したものと前記スタート判定信号出力部の出力との論理積演算を行う論理積回路を有し、前記データ信号に前記データ変化点がなく、かつ、前記データ信号が前記Ｈ側閾値より小さいことを検出して出力するルーズファンクション部と
を備える試験装置。
【請求項６】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記データ信号がＬ側閾値以下である場合に論理値０を出力し、前記Ｌ側閾値より大きい場合に論理値１を出力するスタート判定信号を出力するスタート判定信号出力部と、
前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第１論理和回路、及び前記論理和回路の出力を反転したものと前記スタート判定信号出力部の出力との論理積演算を行う論理積回路を有し、前記データ信号に前記データ変化点がなく、かつ、前記データ信号が前記Ｌ側閾値より大きいことを検出して出力するルーズファンクション部と
を備える試験装置。
【請求項７】
前記データ信号にグリッチが発生したか否かを検出し、グリッチを検出した場合に論理値１を出力し、グリッチを検出しなかった場合に論理値０を出力するグリッチ検出部をさらに備え、
前記ルーズファンクション部は、前記論理積回路の出力と前記グリッチ検出部の出力との論理和演算を行う第２論理和演算回路をさらに有し、前記データ信号にグリッチが発生したことをさらに検出する請求項５又は６に記載の試験装置。
【請求項８】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記データ信号がＨ側閾値以上である場合に論理値０を出力し、前記Ｈ側閾値より小さい場合に論理値１を出力するスタート判定信号を出力するスタート判定信号出力部と、
前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第１論理和回路、及び前記論理和回路の出力と前記スタート判定信号出力部の出力を反転したものとの論理積演算を行う論理積回路を有し、前記データ信号に前記データ変化点があり、かつ、前記データ信号が前記Ｈ側閾値より小さいところから前記Ｈ側閾値以上に変化したことを検出して出力するルーズファンクション部と
を備える試験装置。
【請求項９】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記データ信号がＬ側閾値以下である場合に論理値０を出力し、前記Ｌ側閾値より大きい場合に論理値１を出力するスタート判定信号を出力するスタート判定信号出力部と、
前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第１論理和回路、及び前記論理和回路の出力と前記スタート判定信号出力部の出力を反転したものとの論理積演算を行う論理積回路を有し、前記データ信号に前記データ変化点があり、かつ、前記データ信号が前記Ｌ側閾値より大きいところから前記Ｌ側閾値以下に変化したことを検出して出力するルーズファンクション部と
を備える試験装置。
【請求項１０】
前記変化点検出部が出力した前記複数ビットのデータに基づいて、前記データ信号にグリッチが発生したことを検出し、グリッチを検出した場合に論理値１を出力し、グリッチを検出しなかった場合に論理値０を出力するグリッチ検出部をさらに備え、
前記ルーズファンクション部は、前記論理積回路の出力と前記グリッチ検出部の出力との論理和演算を行う第２論理和演算回路をさらに有し、前記データ信号にグリッチが発生したことをさらに検出する請求項８又は９に記載の試験装置。
【請求項１１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号がＨ側閾値以上であるか否かを順次判定して出力するＨ側レベル比較部と、
前記Ｈ側レベル比較部が出力した前記データ信号の変化点であるＨ側データ変化点を検出するＨ側データ変化点検出部と、
前記被試験デバイスから出力された前記データ信号がＬ側閾値以下であるか否かを順次判定して出力するＬ側レベル比較部と、
前記Ｌ側レベル比較部が出力した前記データ信号の変化点であるＬ側データ変化点を検出するＬ側データ変化点検出部と、
前記被試験デバイスが前記データ信号を出力する毎に、前記Ｈ側データ変化点と前記Ｌ側データ変化点との中点である前記データ信号の変化開始タイミングを検出し、前記変化開始タイミングを予め定められた許容値と比較して前記被試験デバイスの良否判定を行う出力タイミング位相検出部と
を備え、
前記出力タイミング位相検出部は、
前記Ｈ側データ変化点及び前記Ｌ側データ変化点に基づいて前記変化開始タイミングを算出する演算回路と、
前記演算回路が出力した前記変化開始タイミングを予め定められた最大許容値と比較して、前記最大許容値より小さい場合には論理値０を出力し、前記最大許容値より大きい場合には論理値１を出力する最大許容値比較回路と、
前記演算回路が出力した前記変化開始タイミングを予め定められた最小許容値と比較して、前記最小許容値より大きい場合には論理値０を出力し、前記最小許容値より小さい場合には論理値１を出力する最小許容値比較回路と、
前記最大許容値比較回路が出力する前記論理値と前記最小許容値比較回路が出力する前記論理値との論理和演算を行う論理和回路と
を有する試験装置。
【請求項１２】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号がＨ側閾値以上であるか否かを順次判定して出力するＨ側レベル比較部と、
前記Ｈ側レベル比較部が出力した前記データ信号の変化点であるＨ側データ変化点を検出するＨ側データ変化点検出部と、
前記被試験デバイスから出力された前記データ信号がＬ側閾値以下であるか否かを順次判定して出力するＬ側レベル比較部と、
前記Ｌ側レベル比較部が出力した前記データ信号の変化点であるＬ側データ変化点を検出するＬ側データ変化点検出部と、
前記被試験デバイスが前記データ信号を出力する毎に、前記Ｈ側データ変化点と前記Ｌ側データ変化点とを比較して前記データ信号の立ち上がり時間又は立ち下がり時間を検出し、前記立ち上がり時間又は前記立ち下がり時間を予め定められた許容値と比較して前記被試験デバイスの良否判定を行う位相差検出部と
を備え、
前記位相差検出部は、
前記Ｈ側データ変化点及び前記Ｌ側データ変化点の一方から他方を減算し、前記立ち上がり時間又は前記立ち下がり時間を出力する演算回路と、
前記演算回路が出力した前記立ち上がり時間又は前記立ち下がり時間を予め定められた最大許容値と比較して、前記最大許容値より小さい場合には論理値０を出力し、前記最大許容値より大きい場合には論理値１を出力する最大許容値比較回路と、
前記演算回路が出力した前記立ち上がり時間又は前記立ち下がり時間を予め定められた最小許容値と比較して、前記最小許容値より大きい場合には論理値０を出力し、前記最小許容値より小さい場合には論理値１を出力する最小許容値比較回路と、
前記最大許容値比較回路が出力する前記論理値と前記最小許容値比較回路が出力する前記論理値との論理和演算を行う論理和回路と
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、試験装置に関する。特に本発明は、データ信号とクロック信号とを同期させて出力する被試験デバイスを試験する試験装置に関する。
【背景技術】
【０００２】  半導体メモリには、クロック信号と共に入力されたデータ信号をクロック信号に同期させて書き込み、クロック信号と共にクロック信号に同期したデータ信号を出力してクロック信号のタイミングでデータ信号の受け渡しを行うものがある。このような半導体メモリでは、クロック信号の出力タイミングとデータ信号の出力タイミングが正確に同期していなければ所望の動作を行うことができない。そのため、このような半導体メモリの試験では、被試験デバイスである半導体メモリから出力されたクロック信号の変化点とデータ信号の変化点をマルチストローブ信号を用いて検出し、クロック信号とデータ信号との位相差を検出してスペックと比較して良否判定を行っている（例えば、特許文献１及び特許文献２参照。）。
【特許文献１】特開２００１−２０１５３２号公報
【特許文献２】特開２００１−３５６１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】  シンクロナスデバイスのような半導体メモリは、クロック信号に同期させて複数のデータ信号を出力する。そのため、複数のデータ信号のそれぞれとクロック信号との位相差を並行して検出するためには、クロック信号の変化点を示すデータを、複数のデータ信号に対応して設けられた位相差検出手段に分配して供給する必要がある。しかしながら、クロック信号の変化点を示すデータを分配する分配回路、クロック信号の変化点を示すデータを位相差検出手段に伝達する伝送路等における伝送遅延時間により、クロック信号の変化点のデータを複数の位相差検出手段に供給するのに時間を要してしまい、被試験デバイスの出力に並行してリアルタイムでクロック信号とデータ信号との位相差を検出することができない場合がある。【０００４】  そこで本発明は、上記の課題を解決することができる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】  本発明の第１の形態によると、データ信号とクロック信号とを同期させて出力する被試験デバイスを試験する試験装置であって、前記被試験デバイスから出力されたデータ信号を連続してサンプリングし、複数のデータサンプル値を取得するデータサンプラと、データサンプラが取得した複数のデータサンプル値に基づいて、データ信号の変化点であるデータ変化点を検出するデータ変化点検出部と、データ変化点検出部によって検出されたデータ変化点を、第１クロック信号に基づいて書き込み、第１クロック信号と周期が略同一で位相が異なる第２クロック信号に基づいて読み出すデータ変化点格納部と、被試験デバイスから出力されたクロック信号を連続してサンプリングし、複数のクロックサンプル値を取得するクロックサンプラと、クロックサンプラが取得した複数のクロックサンプル値に基づいて、クロック信号の変化点であるクロック変化点を検出するクロック変化点検出部と、クロック変化点検出部によって検出されたクロック変化点を、第３クロック信号に基づいて書き込み、第２クロック信号に基づいて読み出すクロック変化点格納部と、データ変化点格納部とクロック変化点格納部とから第２クロック信号に基づいて同期して読み出されたデータ変化点とクロック変化点とを比較し、データ信号とクロック信号との位相差を検出する位相差検出部と、位相差検出部が検出した位相差を予め定められたスペックと比較して被試験デバイスの良否判定を行うスペック比較部とを備える。【０００６】  第１クロック信号と第２クロック信号との位相差は、データ変化点検出部からデータ変化点格納部までの伝送遅延時間と、クロック変化点検出部からクロック変化点格納部までの伝送遅延時間との差の時間以上であってもよい。【０００７】  データサンプラ、データ変化点検出部、データ変化点格納部、クロック変化点格納部、位相差検出部、及びスペック比較部が形成されたデータ信号処理ユニットと、クロックサンプラ及びクロック変化点検出部が形成されたクロック信号処理ユニットと、データ信号処理ユニットとクロック信号処理ユニットとを電気的に接続し、クロック変化点検出部によって検出されたクロック変化点をクロック変化点格納部に供給する伝送路とを備え、第１クロック信号と第２クロック信号との位相差は、伝送路における伝送遅延時間以上であってもよい。【０００８】  複数のデータ信号処理ユニットを備え、伝送路は、クロック信号処理ユニットと複数のデータ信号処理ユニットとを電気的に接続し、クロック信号処理ユニットが有するクロック変化点検出部によって検出されたクロック変化点を、複数のデータ信号処理ユニットがそれぞれ有する複数のクロック変化点格納部に供給し、複数のクロック変化点格納部は、クロック変化点検出部によって検出されたクロック変化点を、第３クロック信号に基づいて書き込み、第２クロック信号に基づいて読み出してもよい。【０００９】  本発明の第２の形態によると、データ信号とクロック信号とを同期させて出力する被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出するデータ変化点検出部と、被試験デバイスから出力されたクロック信��の変化点であるクロック変化点を検出するクロック変化点検出部と、被試験デバイスがデータ信号及びクロック信号を出力する毎に、データ変化点とクロック変化点とを比較してデータ信号とクロック信号との位相差を検出し、位相差を予め定められた許容値と比較して被試験デバイスの良否判定を行う位相差検出部とを備える。【００１０】  位相差検出部は、データ変化点及びクロック変化点の一方から他方を減算し、位相差を出力する演算回路と、演算回路が出力した位相差を予め定められた最大許容値と比較して、最大許容値より小さい場合には論理値０を出力し、最大許容値より大きい場合には論理値１を出力する最大許容値比較回路と、演算回路が出力した位相差を予め定められた最小許容値と比較して、最小許容値より大きい場合には論理値０を出力し、最小許容値より小さい場合には論理値１を出力する最小許容値比較回路と、最大許容値比較回路が出力する論理値と最小許容値比較回路が出力する論理値との論理和演算を行う論理和回路とを有する。【００１１】  本発明の第３の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出したデータ変化点を示す複数ビットのデータを出力する変化点検出部と、被試験デバイスから出力されたデータ信号の出力開始時においてデータ信号がＨ側閾値（ＶＯＨ）以上である場合に論理値０を出力し、Ｈ側閾値より小さい場合に論理値１を出力するスタート判定信号を出力するスタート判定信号出力部と、変化点検出部が出力した複数ビットのデータの論理和演算を行う第１論理和回路、及び論理和回路の出力を反転したものとスタート判定信号出力部の出力との論理積演算を行う論理積回路を有し、データ信号にデータ変化点がなく、かつ、データ信号がＨ側閾値より小さいことを検出して出力するルーズファンクション部とを備える。【００１２】  本発明の第４の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出したデータ変化点を示す複数ビットのデータを出力する変化点検出部と、被試験デバイスから出力されたデータ信号の出力開始時においてデータ信号がＬ側閾値（ＶＯＬ）以下である場合に論理値０を出力し、Ｌ側閾値より大きい場合に論理値１を出力するスタート判定信号を出力するスタート判定信号出力部と、変化点検出部が出力した複数ビットのデータの論理和演算を行う第１論理和回路、及び論理和回路の出力を反転したものとスタート判定信号出力部の出力との論理積演算を行う論理積回路を有し、データ信号にデータ変化点がなく、かつ、データ信号がＬ側閾値より大きいことを検出して出力するルーズファンクション部とを備える。【００１３】  データ信号にグリッチが発生したか否かを検出し、グリッチを検出した場合に論理値１を出力し、グリッチを検出しなかった場合に論理値０を出力するグリッチ検出部をさらに備え、ルーズファンクション部は、論理積回路の出力とグリッチ検出部の出力との論理和演算を行う第２論理和演算回路をさらに有し、データ信号にグリッチが発生したことをさらに検出してもよい。【００１４】  本発明���第５の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出したデータ変化点を示す複数ビットのデータを出力する変化点検出部と、被試験デバイスから出力されたデータ信号の出力開始時においてデータ信号がＨ側閾値以上である場合に論理値０を出力し、Ｈ側閾値より小さい場合に論理値１を出力するスタート判定信号を出力するスタート判定信号出力部と、変化点検出部が出力した複数ビットのデータの論理和演算を行う第１論理和回路、及び論理和回路の出力とスタート判定信号出力部の出力を反転したものとの論理積演算を行う論理積回路を有し、データ信号にデータ変化点があり、かつ、データ信号がＨ側閾値より小さいところからＨ側閾値以上に変化したことを検出して出力するルーズファンクション部とを備える。【００１５】  本発明の第６の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出したデータ変化点を示す複数ビットのデータを出力する変化点検出部と、被試験デバイスから出力されたデータ信号の出力開始時においてデータ信号がＬ側閾値以下である場合に論理値０を出力し、Ｌ側閾値より大きい場合に論理値１を出力するスタート判定信号を出力するスタート判定信号出力部と、変化点検出部が出力した複数ビットのデータの論理和演算を行う第１論理和回路、及び論理和回路の出力とスタート判定信号出力部の出力を反転したものとの論理積演算を行う論理積回路を有し、データ信号にデータ変化点があり、かつ、データ信号がＬ側閾値より大きいところからＬ側閾値以下に変化したことを検出して出力するルーズファンクション部とを備える。【００１６】  変化点検出部が出力した複数ビットのデータに基づいて、データ信号にグリッチが発生したことを検出し、グリッチを検出した場合に論理値１を出力し、グリッチを検出しなかった場合に論理値０を出力するグリッチ検出部をさらに備え、ルーズファンクション部は、論理積回路の出力とグリッチ検出部の出力との論理和演算を行う第２論理和演算回路をさらに有し、データ信号にグリッチが発生したことをさらに検出してもよい。【００１７】  本発明の第７の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータ信号がＨ側閾値以上であるか否かを順次判定して出力するＨ側レベル比較部と、Ｈ側レベル比較部が出力したデータ信号の変化点であるＨ側データ変化点を検出するＨ側データ変化点検出部と、被試験デバイスから出力されたデータ信号がＬ側閾値（ＶＯＬ）以下であるか否かを順次判定して出力するＬ側レベル比較部と、Ｌ側レベル比較部が出力したデータ信号の変化点であるＬ側データ変化点を検出するＬ側データ変化点検出部と、被試験デバイスがデータ信号を出力する毎に、Ｈ側データ変化点とＬ側データ変化点とを比較してデータ信号の立ち上がり時間又は立ち下がり時間を検出し、立ち上がり時間又は立ち下がり時間を予め定められた許容値と比較して被試験デバイスの良否判定を行う位相差検出部とを備える。【００１８】  位相差検出部は、Ｈ側データ変化点及��Ｌ側データ変化点の一方から他方を減算し、立ち上がり時間又は立ち下がり時間を出力する演算回路と、演算回路が出力した立ち上がり時間又は立ち下がり時間を予め定められた最大許容値と比較して、最大許容値より小さい場合には論理値０を出力し、最大許容値より大きい場合には論理値１を出力する最大許容値比較回路と、演算回路が出力した立ち上がり時間又は立ち下がり時間を予め定められた最小許容値と比較して、最小許容値より大きい場合には論理値０を出力し、最小許容値より小さい場合には論理値１を出力する最小許容値比較回路と、最大許容値比較回路が出力する論理値と最小許容値比較回路が出力する論理値との論理和演算を行う論理和回路とを有する。【００１９】  本発明の第８の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータ信号がＨ側閾値以上であるか否かを順次判定して出力するＨ側レベル比較部と、Ｈ側レベル比較部が出力したデータ信号の変化点であるＨ側データ変化点を検出するＨ側データ変化点検出部と、被試験デバイスから出力されたデータ信号がＬ側閾値以下であるか否かを順次判定して出力するＬ側レベル比較部と、Ｌ側レベル比較部が出力したデータ信号の変化点であるＬ側データ変化点を検出するＬ側データ変化点検出部と、被試験デバイスがデータ信号を出力する毎に、Ｈ側データ変化点とＬ側データ変化点との中点であるデータ信号の変化開始タイミングを検出し、変化開始タイミングを予め定められた許容値と比較して被試験デバイスの良否判定を行う出力タイミング位相検出部とを備える。【００２０】  出力タイミング位相検出部は、Ｈ側データ変化点及びＬ側データ変化点に基づいて変化開始タイミングを算出する演算回路と、演算回路が出力した変化開始タイミングを予め定められた最大許容値と比較して、最大許容値より小さい場合には論理値０を出力し、最大許容値より大きい場合には論理値１を出力する最大許容値比較回路と、演算回路が出力した変化開始タイミングを予め定められた最小許容値と比較して、最小許容値より大きい場合には論理値０を出力し、最小許容値より小さい場合には論理値１を出力する最小許容値比較回路と、最大許容値比較回路が出力する論理値と最小許容値比較回路が出力する論理値との論理和演算を行う論理和回路とを有する。【００２１】  なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明の効果】
【００２２】  本発明によれば、データ信号とクロック信号とを同期させて出力する被試験デバイスをリアルタイムで精度よく試験する試験装置を提供できる。
【図面の簡単な説明】
【００２３】
【図１】試験装置１０の構成の一例を示す図である。
【図２】変化点格納部１１０の書き込み及び読み出しの動作の一例を示す図である。
【図３】試験装置３０の構成の一例を示す図である。
【図４】ＤＱＳ・ＤＱ位相差検出部３０８の構成の一例を示す図である。
【図５】ルーズファンクション部３１０の構成の一例を示す図である。
【図６】出力タイミング位相検出部３１２の構成の一例を示す図である。
【図７】ＨＬ位相差検出部３１４の構成の一例を示す図である。
【図８】ルーズファンクション部３１０の構成の他の例を示す図である。
【符号の説明】
【００２４】１０    試験装置
１２    ＤＵＴ
３０    試験装置
１００  データ信号処理ユニット
１０２  レベル比較部
１０４  タイミング比較部
１０６  変化点検出部
１０８  エンコーダ
１１０  変化点格納部
１１２  位相差検出部
１１４  スペック比較部
１２０  レベルコンパレータ
１２２  レベルコンパレータ
１２４  遅延回路
１２６  タイミングコンパレータ
１２８  期待値比較部
１３０  データ変化点格納部
１３２  クロック変化点格納部
１５０  クロック信号処理ユニット
１５２  レベル比較部
１５４  タイミング比較部
１５６  変化点検出部
１５８  エンコーダ
１６０  変化点格納部
１６２  位相差検出部
１６４  スペック比較部
１７０  レベルコンパレータ
１７２  レベルコンパレータ
１７４  遅延回路
１７６  タイミングコンパレータ
１７８  期待値比較部
３００  データ信号処理ユニット
３０１  タイミングコンパレータ
３０２  Ｈ側信号処理部
３０４  Ｌ側信号処理部
３０６  ＨＬ選択部
３０７  エンコーダ／グリッチ検出部
３０８  ＤＱＳ・ＤＱ位相差検出部
３１０  ルーズファンクション部
３１２  出力タイミング位相検出部
３１４  ＨＬ位相差検出部
３１６  論理和回路
３５０  クロック信号処理ユニット
３５１  タイミングコンパレータ
３５２  Ｈ側信号処理部
３５４  Ｌ側信号処理部
３５６  ＨＬ選択部
３５７  エンコーダ／グリッチ検出部
３５８  ＤＱＳ・ＤＱ位相差検出部
３６０  ルーズファンクション部
３６２  出力タイミング位相検出部
３６４  ＨＬ位相差検出部
３６６  論理和回路
４００  演算回路
４０２  最大許容値比較回路
４０４  最小許容値比較回路
４０６  論理和回路
４０８  セレクタ
４１０  論理積回路
５００  論理和回路
５０２  論理積回路
５０４  論理和回路
５０６  セレクタ
５０８  論理積回路
５１０  論理和回路
５１２  論理和回路
５１４  論理積回路
６００  演算回路
６０２  最大許容値比較回路
６０４  最小許容値比較回路
６０６  論理和回路
６０８  セレクタ
６１０  論理積回路
７００  演算回路
７０２  最大許容値比較回路
７０４  最小許容値比較回路
７０６  論理和回路
７０８  セレクタ
７１０  論理積回路
【発明を実施するための最良の形態】
【００２５】  以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００２６】  図１は、本発明の第１実施形態に係る試験装置１０の構成の一例を示す。試験装置１０は、データ信号（ＤＱ０〜ＤＱｎ）とクロック信号（ＤＱＳ）とを同期させて出力する、例えばシンクロナスデバイスのような被試験デバイス（ＤＵＴ）１２の試験をリアルタイムで精度よく行うことを目的とする。具体的には、ＤＵＴ１２が出力するＤＱ０〜ＤＱｎのそれぞれとＤＱＳとの位相差を並列してリアルタイムで検出し、位相差をスペックと比較してＤＵＴ１２の良否判定を行う。【００２７】  試験装置１０は、ＤＵＴ１２が出力するＤＱ０〜ＤＱｎをそれぞれ処理する複数のデータ信号処理ユニット１００と、ＤＵＴ１２が出力するＤＱＳを処理するクロック信号処理ユニット１５０と、データ信号処理ユニット１００とクロック信号処理ユニット１５０とを電気的に接続する伝送路１４０とを備える。複数のデータ信号処理ユニット１００及びクロック信号処理ユニット１５０は、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であり、それぞれ異なる集積回路で構成される。【００２８】  データ信号処理ユニット１００には、レベル比較部１０２、タイミング比較部１０４、変化点検出部１０６、エンコーダ１０８、変化点格納部１１０、位相差検出部１１２、及びスペック比較部１１４が形成される。また、クロック信号処理ユニット１５０には、レベル比較部１５２、タイミング比較部１５４、変化点検出部１５６、エンコーダ１５８、変化点格納部１６０、位相差検出部１６２、及びスペック比較部１６４が形成される。データ信号処理ユニット１００とクロック信号処理ユニット１５０とは、同一の集積回路によって形成され同一の構成を有するが、ＤＱ０〜ＤＱｎのそれぞれとＤＱＳとの位相差を検出するためには、クロック信号処理ユニット１５０が有する変化点格納部１６０、位相差検出部１６２、及びスペック比較部１６４は、動作しなくてもよい。【００２９】  レベル比較部１０２は、ＤＵＴ１２が出力したＤＱをＨ側閾値電圧（ＶＯＨ）と比較し、ＤＱのＨ論理の電圧値がＶＯＨ以上であるか否かを判定して出力するレベルコンパレータ１２０と、ＤＵＴ１２が出力したＤＱの電圧値をＬ側閾値電圧（ＶＯＬ）と比較し、ＤＱのＬ論理の電圧値がＶＯＬ以上であるか否かを判定して出力するレベルコンパレータ１２２とを含む。また、レベル比較部１５２は、ＤＵＴ１２が出力したＤＱＳの電圧値をＨ側閾値電圧（ＶＯＨ）と比較し、ＤＱＳのＨ論理の電圧値がＶＯＨ以上であるか否かを判定して出力するレベルコンパレータ１７０と、ＤＵＴ１２が出力したＤＱＳをＬ側閾値電圧（ＶＯＬ）と比較し、ＤＱＳのＬ論理の電圧値がＶＯＬ以上であるか否かを判定して出力するレベルコンパレータ１７２とを含む。【００３０】  タイミング比較部１０４は、本発明のデータサンプラの一例であり、ＤＵＴ１２から出力されたＤＱを連続してサンプリングし、複数のデータサンプル値を取得して出力する。具体的には、タイミング比較部１０４は、複数の遅延回路１２４及び複数のタイミングコンパレータ１２６を含む。複数の遅延回路１２４は、ストローブ信号（ＳＴＲＢ）に少しずつ位相差を加え、少しずつ位相が異なる複数のＳＴＲＢをタイミングコンパレータ１２６のそれぞれに供給する。複数のタイミングコンパレータ１２６は、複数の遅延回路１２４のそれぞれから供給されたＳＴＲＢに基づいて、レベルコンパレータ１２０又はレベルコンパレータ１２２の出力を読み取って、複数のデータサンプル値を出力する。【００３１】  また、タイミング比較部１５４は、本発明のクロックサンプラの一例であり、ＤＵＴ１２から出力されたＤＱＳを連続してサンプリングし、複数のクロックサンプル値を取得して出力する。具体的には、タイミング比較部１５４は、複数の遅延回路１７４及び複数のタイミングコンパレータ１７６を含み、タイミング比較部１０４と同様に動作し、ＤＱＳの処理を行う。【００３２】  変化点検出部１０６及びエンコーダ１０８は、本発明のデータ変化点検出部の一例であり、タイミング比較部１０４が取得した複数のデータサンプル値に基づいて、ＤＱの変化点であるデータ変化点を検出する。具体的には、変化点検出部１０６は、複数の期待値比較部１２８を含む。複数の期待値比較部１２８は、複数のタイミングコンパレータ１２６がそれぞれ出力したデータサンプル値と予め定められた期待値とを比較し、比較結果を後段の期待値比較部１２８に供給する。そして、複数の期待値比較部１２８は、前段の期待値比較部１２８から供給された比較結果と、自己の比較結果とが一致するか否かを判定して判定結果を出力する。そして、エンコーダ１０８は、複数の期待値比較部１２８から出力された判定結果と、複数のタイミングコンパレータ１２６にそれぞれ供給されたＳＴＲＢの位相との対応から、ＤＱのデータ変化点を検出し、検出したデータ変化点を示す複数ビットのデータを出力する。【００３３】  また、変化点検出部１５６及びエンコーダ１５８は、本発明のクロック変化点検出部の一例であり、タイミング比較部１５４が取得した複数のクロックサンプル値に基づいて、ＤＱＳの変化点であるクロック変化点を検出する。具体的には、変化点検出部１５６は、複数の期待値比較部１７８を含み、変化点検出部１０６と同様に動作し、ＤＱＳの処理を行う。【００３４】  伝送路１４０は、クロック信号処理ユニット１５０と複数のデータ信号処理ユニット１００とを伝送路１４０に沿って連続して電気的に接続する。そして、伝送路１４０は、クロック信号処理ユニット１５０が有する変化点検出部１５６及びエンコーダ１５８によって検出されたクロック変化点を、複数のデータ信号処理ユニット１００がそれぞれ有する複数のクロック変化点格納部１３２にそれぞれ供給する。即ち、伝送路１４０は、クロック信号処理ユニット１５０の端子から出力されたクロック変化点を、クロック信号処理ユニット１５０に隣接するデータ信号処理ユニット１００に入力し、さらに当該データ信号処理ユニット１００に入力されて当該データ信号処理ユニット１００から出力されたクロック変化点を、当該データ信号処理ユニット１００に隣接するデータ信号処理ユ���ット１００に入力する。このように、複数のデータ信号処理ユニット１００を連続して接続する伝送路１４０を介して、ＤＱＳとＤＱとの位相差を検出する複数のデータ信号処理ユニット１００のすべてにクロック変化点を供給する。【００３５】  変化点格納部１１０は、変化点検出部１０６及びエンコーダ１０８によって検出されたデータ変化点を保持するデータ変化点格納部１３０と、変化点検出部１５６及びエンコーダ１５８によって検出されたクロック変化点を保持するクロック変化点格納部１３２とを有する。データ変化点格納部１３０及びクロック変化点格納部１３２は、例えばＭＲＡＭ（Ｍｕｌｔｉ−ｐｏｒｔ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。データ変化点格納部１３０は、変化点検出部１０６及びエンコーダ１０８によって検出されたデータ変化点をクロック信号（ＣＬＫ１）に基づいて書き込み、クロック信号（ＣＬＫ２）で読み出す。また、クロック変化点格納部１３２は、変化点検出部１５６及びエンコーダ１５８によって検出されたクロック変化点をクロック信号（ＣＬＫｓ）で書き込み、クロック信号（ＣＬＫ２）で読み出す。即ち、データ変化点格納部１３０及びクロック変化点格納部１３２は、データ変化点及びクロック変化点のそれぞれを、異なるクロック信号（ＣＬＫ１及びＣＬＫｓ）で書き込みを行い、同一のクロック信号（ＣＬＫ２）で同期させて読み出しを行う。【００３６】  クロック信号（ＣＬＫ１）及びクロック信号（ＣＬＫ２）は、周期が略同一で位相が異なり、クロック信号（ＣＬＫ１）、クロック信号（ＣＬＫ２）の順に位相がずれている。クロック信号（ＣＬＫ１）とクロック信号（ＣＬＫ２）との位相差は、エンコーダ１０８からデータ変化点格納部１３０までのデータ変化点の伝送遅延時間と、エンコーダ１５８からクロック変化点格納部１３２までのクロック変化点の伝送遅延時間との差の時間以上である。また、クロック信号（ＣＬＫ１）とクロック信号（ＣＬＫ２）との位相差は、複数のデータ信号処理ユニット１００のうちでクロック信号処理ユニット１５０から最も離れて設けられたデータ信号処理ユニット１００と、クロック信号処理ユニット１５０との間の伝送路１４０における伝送遅延時間以上である。【００３７】  位相差検出部１１２は、データ変化点格納部１３０とクロック変化点格納部１３２とからクロック信号（ＣＬＫ２）に基づいて同期して読み出されたデータ変化点とクロック変化点とを比較する。そして、位相差検出部１１２は、データ変化点とクロック変化点との位相差を検出して出力する。スペック比較部１１４は、位相差検出部１１２が検出した位相差を予め定められたスペックと比較してＤＵＴ１２の良否判定を行い、ＰＡＳＳ又はＦＡＩＬを示す情報を出力する。【００３８】  本実施形態に係る試験装置１０によれば、クロック信号処理ユニット１５０において検出したＤＱＳのクロック変化点を、複数のデータ信号処理ユニット１００を連続して接続する伝送路１４０を介してデータ信号処理ユニット１００に供給するので、クロック信号処理ユニット１５０における分配信号数及び端子数を低減することができる。また、データ変化点格納部１３０及びクロック変化点格納部１３２の書き込み��び読み出しを制御するクロック信号（ＣＬＫ１、ＣＬＫ２、及びＣＬＫｓ）に上記のような位相差を持たせることにより、データ変化点及びクロック変化点の伝送遅延時間に差異がある場合であっても、ＤＵＴ１２によるＤＱＳ及びＤＱの出力に並行して順次ＤＱＳ及びＤＱの位相差を検出することができる。そのため、ＤＵＴ１２の良否判定試験に要する時間を軽減することができる。【００３９】  図２は、第１実施形態に係る変化点格納部１１０の書き込み及び読み出しの動作の一例を示す。図２（ａ）は、データ変化点格納部１３０の書き込み及び読み出しの動作の一例を示し、図２（ｂ）は、クロック変化点格納部１３２の書き込み及び読み出しの動作の一例を示す。【００４０】  図２（ａ）に示すように、データ変化点格納部１３０は、変化点検出部１０６及びエンコーダ１０８によって順次検出されたデータ変化点のデータＤｎ（Ｄ１、Ｄ２、Ｄ３、Ｄ４、…）を、クロック信号（ＣＬＫ１）をライトクロックとして順次異なるアドレスに書き込む。図２（ｂ）に示すように、クロック変化点格納部１３２は、変化点検出部１５６及びエンコーダ１５８によって順次検出されたクロック変化点のデータＤｎ’（Ｄ１’、Ｄ２’、Ｄ３’、Ｄ４’、…）を、クロック信号（ＣＬＫｓ）をライトクロックとして順次異なるアドレスに書き込む。そして、図２（ａ）及び（ｂ）に示すように、データ変化点格納部１３０及びクロック変化点格納部１３２は、Ｄ１がデータ変化点格納部１３０に書き込まれ、Ｄ１’がクロック変化点格納部１３２に書き込まれた後、データ変化点格納部１３０が保持するデータ変化点のデータＤｎ（Ｄ１、Ｄ２、Ｄ３、Ｄ４、…）及びクロック変化点格納部１３２が保持するクロック変化点のデータＤｎ’（Ｄ１’、Ｄ２’、Ｄ３’、Ｄ４’、…）を、クロック信号（ＣＬＫ２）をリードクロックとして同期させて順次読み出す。【００４１】  以上のようなクロック信号（ＣＬＫ１、ＣＬＫ２、及びＣＬＫｓ）を用いてデータ変化点格納部１３０及びクロック変化点格納部１３２の書き込み及び読み出し動作を制御することにより、ＤＵＴ１２によるＤＱＳ及びＤＱの出力に並行してリアルタイムで順次ＤＱＳ及びＤＱの位相差を検出することができる。【００４２】  図３は、本発明の第２実施形態に係る試験装置３０の構成の一例を示す。試験装置３０は、データ信号（ＤＱ０〜ＤＱｎ）とクロック信号（ＤＱＳ）とを同期させて出力する、例えばシンクロナスデバイスのようなＤＵＴ１２の試験をリアルタイムで精度よく行うことを目的とする。具体的には、ＤＵＴ１２が出力するＤＱ０〜ＤＱｎのそれぞれとＤＱＳとの位相差、ＤＱ０〜ＤＱｎ及びＤＱＳの出力タイミング、立ち上がり時間、立ち上がり時間等を並列してリアルタイムで検出し、スペックと比較してＤＵＴ１２の良否判定を行う。なお、第２実施形態に係る試験装置３０は、以下に説明する部分を除き、第１実施形態に係る試験装置１０と同様の構成であり、同様に動作する。【００４３】  試験装置３０は、ＤＵＴ１２が出力するＤＱ０〜ＤＱｎをそれぞれ処理する複数のデータ信号処理ユニット３００と、ＤＵＴ１２が出力するＤＱＳを処理するクロック信号処理ユニット３５０とを備える。データ信号処理ユニ���ト３００は、レベル比較部１０２、Ｈ側信号処理部３０２、Ｌ側信号処理部３０４、ＨＬ選択部３０６、ＤＱＳ・ＤＱ位相差検出部３０８、ルーズファンクション部３１０、出力タイミング位相検出部３１２、ＨＬ位相差検出部３１４、及び論理和回路３１６を有する。クロック信号処理ユニット３５０は、レベル比較部１５２、Ｈ側信号処理部３５２、Ｌ側信号処理部３５４、ＨＬ選択部３５６、ＤＱＳ・ＤＱ位相差検出部３５８、ルーズファンクション部３６０、出力タイミング位相検出部３６２、ＨＬ位相差検出部３６４、及び論理和回路３６６を有する。データ信号処理ユニット３００とクロック信号処理ユニット３５０とは、同一の集積回路によって形成され同一の構成を有するが、ＤＱ０〜ＤＱｎのそれぞれとＤＱＳとの位相差を検出するためには、クロック信号処理ユニット３５０が有するＤＱＳ・ＤＱ位相差検出部３５８は、動作しなくてもよい。【００４４】  レベル比較部１０２は、本発明のＨ側レベル比較部の一例であるレベルコンパレータ１２０と、本発明のＬ側レベル比較部の一例であるレベルコンパレータ１２２とを含む。レベルコンパレータ１２０は、ＤＵＴ１２から出力されたＤＱの電圧値がＶＯＨ以上であるか否かを順次判定してＨ側信号処理部３０２に出力する。レベルコンパレータ１２２は、ＤＵＴ１２から出力されたＤＱの電圧値がＶＯＬ以下であるか否かを順次判定してＬ側信号処理部３０４に出力する。【００４５】  Ｈ側信号処理部３０２は、タイミング比較部１０４、変化点検出部１０６、タイミングコンパレータ３０１、及びエンコーダ／グリッチ検出部３０７を含む。Ｈ側信号処理部３０２は、本発明のＨ側データ変化点検出部の一例であり、レベルコンパレータ１２０の出力に対して処理を行い、ＤＱのデータ変化点を検出する。なお、本発明の変化点検出部は、変化点検出部１０６及びエンコーダ／グリッチ検出部３０７を含む概念であってもよい。また、タイミング比較部１０４及び変化点検出部１０６は、図１に示したタイミング比較部１０４及び変化点検出部１０６と同様に動作するので説明を省略する。タイミングコンパレータ３０１は、本発明のスタート判定信号出力部の一例であり、ＳＴＲＢに基づいてレベルコンパレータ１２０の出力を読み取って、ＤＱの出力開始時においてＤＱの電圧値がＶＯＨ以上であるか否かを示すスタート判定信号を出力する。具体的には、タイミングコンパレータ３０１は、ＤＵＴ１２によるＤＱの出力開始時においてＤＱの電圧値がＶＯＨ以上である場合に論理値０（ＰＡＳＳ）を出力し、ＤＵＴ１２によるＤＱの出力開始時においてＤＱの電圧値がＶＯＨより小さい場合に論理値１（ＦＡＩＬ）を出力する。【００４６】  エンコーダ／グリッチ検出部３０７は、図１に示したエンコーダ１０８と同様の機能に加え、複数の期待値比較部１２８から出力された判定結果に基づいて、１テストサイクル内にＤＱのデータ変化点が２回以上あるか否かを検出して、データ変化点が２回以上あるか否か、即ちグリッチが発生したか否かを示すグリッチ検出信号を出力する。具体的には、エンコーダ／グリッチ検出部３０７は、ＤＱにグリッチを検出した場合に論理値１（ＦＡＩＬ）を出力し、ＤＱにグリッチを検出しなかった場合���論理値０（ＰＡＳＳ）を出力する。なお、Ｌ側信号処理部３０４は、本発明のＬ側データ変化点検出部の一例であり、レベルコンパレータ１２２の出力に対して処理を行い、ＤＱのデータ変化点を検出する。Ｌ側信号処理部３０４は、Ｈ側信号処理部３０２と同様の構成であり、同様に動作する。【００４７】  レベル比較部１５２は、レベルコンパレータ１７０及びレベルコンパレータ１７２とを含む。レベルコンパレータ１７０は、ＤＵＴ１２から出力されたＤＱＳの電圧値がＶＯＨ以上であるか否かを順次判定してＨ側信号処理部３５２に出力する。レベルコンパレータ１７２は、ＤＵＴ１２から出力されたＤＱＳの電圧値がＶＯＬ以下であるか否かを順次判定してＬ側信号処理部３５４に出力する。【００４８】  Ｈ側信号処理部３５２は、タイミング比較部１５４、変化点検出部１５６、タイミングコンパレータ３５１、及びエンコーダ／グリッチ検出部３５７を含む。Ｈ側信号処理部３５２は、本発明のＨ側データ変化点検出部の一例であり、レベルコンパレータ１７０の出力に対して処理を行い、ＤＱＳのデータ変化点を検出する。タイミング比較部１５４及び変化点検出部１５６は、図１に示したタイミング比較部１５４及び変化点検出部１５６と同様に動作するので説明を省略する。タイミングコンパレータ３５１は、ＳＴＲＢに基づいてレベルコンパレータ１７０の出力を読み取って、ＤＱＳの出力開始時においてＤＱＳの電圧値がＶＯＨ以上であるか否かを示すスタート判定信号を出力する。具体的には、タイミングコンパレータ３５１は、ＤＵＴ１２によるＤＱＳの出力開始時においてＤＱＳの電圧値がＶＯＨ以上である場合に論理値０（ＰＡＳＳ）を出力し、ＤＵＴ１２によるＤＱＳの出力開始時においてＤＱＳの電圧値がＶＯＨより小さい場合に論理値１（ＦＡＩＬ）を出力する。【００４９】  エンコーダ／グリッチ検出部３５７は、図１に示したエンコーダ１５８と同様の機能に加え、複数の期待値比較部１７８から出力された判定結果に基づいて、１テストサイクル内にＤＱＳのデータ変化点が２回以上あるか否かを検出して出力する。なお、Ｌ側信号処理部３５４は、本発明のＬ側データ変化点検出部の一例であり、レベルコンパレータ１７２の出力に対して処理を行い、ＤＱＳのデータ変化点を検出する。Ｌ側信号処理部３５４は、Ｈ側信号処理部３５２と同様の構成であり、同様に動作する。【００５０】  ＨＬ選択部３０６は、Ｈ側信号処理部３０２の出力とＬ側信号処理部３０４の出力とを選択的に切り換えてＤＱＳ・ＤＱ位相差検出部３０８及びルーズファンクション部３１０に供給する。ＨＬ選択部３５６は、Ｈ側信号処理部３５２の出力とＬ側信号処理部３５４の出力とを選択的に切り換えてＤＱＳ・ＤＱ位相差検出部３０８及びルーズファンクション部３６０に供給する。【００５１】  ＤＱＳ・ＤＱ位相差検出部３０８は、ＤＵＴ１２がＤＱＳ及びＤＱを出力する毎に、ＨＬ選択部３０６から取得したデータ変化点とＨＬ選択部３５６から取得したクロック変化点とを比較して、ＤＱＳとＤＱとの位相差を検出する。そして、ＤＱＳ・ＤＱ位相差検出部３０８は、検出した位相差を予め定められた許容値と比較してＤＵＴ１２の良否判定を行い、ＰＡＳＳ又はＦＡＩＬを示す情報を論理和回路３１６に供給する。【００５２】  ルーズファンクション部３１０は、エンコーダ／グリッチ検出部３０７が検出したデータ変化点及びグリッチ検出信号、並びにタイミングコンパレータ３０１が出力したスタート判定信号をＨＬ選択部３０６から取得する。そして、ルーズファンクション部３１０は、データ変化点、グリッチ検出信号、及びスタート判定信号に基づいて、ＤＵＴ１２がＤＱを出力する毎に、ＤＱにグリッチが発生しているか否か、ＤＱが期待値に対して常に反転しているか否か、及びＤＱが期待値に対して反転して変化しているか否かを検出してＤＵＴ１２の良否判定を行い、ＰＡＳＳ又はＦＡＩＬを示す情報を論理和回路３１６に供給する。また、ルーズファンクション部３６０は、ルーズファンクション部３１０と同様に動作し、ＤＱＳに基づいてＤＵＴ１２の良否判定を行う。【００５３】  出力タイミング位相検出部３１２は、Ｈ側信号処理部３０２において検出されたデータ変化点であるＨ側データ変化点と、Ｌ側信号処理部３０４において検出されたデータ変化点であるＬ側データ変化点とを、Ｈ側信号処理部３０２とＬ側信号処理部３０４とのそれぞれから取得する。そして、出力タイミング位相検出部３１２は、ＤＵＴ１２がＤＱを出力する毎に、Ｈ側データ変化点とＬ側データ変化点との中点であるＤＱの変化開始タイミングを検出する。そして、出力タイミング位相検出部３１２は、検出した変化開始タイミングを予め定められた許容値と比較してＤＵＴ１２の良否判定を行い、ＰＡＳＳ又はＦＡＩＬを示す情報を論理和回路３１６に供給する。また、出力タイミング位相検出部３６２は、出力タイミング位相検出部３１２と同様に動作し、ＤＱＳに基づいてＤＵＴ１２の良否判定を行う。【００５４】  ＨＬ位相差検出部３１４は、Ｈ側信号処理部３０２において検出されたＨ側データ変化点と、Ｌ側信号処理部３０４において検出されたＬ側データ変化点とを、Ｈ側信号処理部３０２とＬ側信号処理部３０４とのそれぞれから取得する。そして、ＨＬ位相差検出部３１４は、ＤＵＴ１２がＤＱを出力する毎に、Ｈ側データ変化点とＬ側データ変化点とを比較してＤＱの立ち上がり時間又は立ち下がり時間を検出する。そして、ＨＬ位相差検出部３１４は、立ち上がり時間又は立ち下がり時間を予め定められた許容値と比較してＤＵＴ１２の良否判定を行い、ＰＡＳＳ又はＦＡＩＬを示す情報を論理和回路３１６に供給する。また、ＨＬ位相差検出部３６４は、ＨＬ位相差検出部３１４と同様に動作し、ＤＱＳに基づいてＤＵＴ１２の良否判定を行う。【００５５】  本実施形態に係る試験装置３０によれば、ＤＵＴ１２が出力するＤＱ０〜ＤＱｎのそれぞれとＤＱＳとの位相差、ＤＱ０〜ＤＱｎ及びＤＱＳの出力タイミング、立ち上がり時間、立ち上がり時間等を並列してリアルタイムで検出することができる。そのため、ＤＵＴ１２の良否判定試験に要する時間を軽減することができる。【００５６】  図４は、第２実施形態に係るＤＱＳ・ＤＱ位相差検出部３０８の構成の一例を示す。ＤＱＳ・ＤＱ位相差検出部３０８は、演算回路４００、最大許容値比較回路４０２、最小許容値比較回路４０４、論理和回路４０６、セレクタ４０８、及び論理積回路４１０を有する。��算回路４００は、エンコーダ／グリッチ検出部３０７から取得したデータ変化点及びエンコーダ／グリッチ検出部３５７から取得したクロック変化点の一方から他方を減算し、ＤＱＳとＤＱとの位相差を算出して出力する。最大許容値比較回路４０２は、演算回路４００が出力した位相差を予め定められた最大許容値と比較して、最大許容値より小さい場合には論理値０（ＰＡＳＳ）を出力し、最大許容値より大きい場合には論理値１（ＦＡＩＬ）を出力する。また、最小許容値比較回路４０４は、演算回路４００が出力した位相差を予め定められた最小許容値と比較して、最小許容値より大きい場合には論理値０（ＰＡＳＳ）を出力し、最小許容値より小さい場合には論理値１（ＦＡＩＬ）を出力する。【００５７】  そして、論理和回路４０６は、最大許容値比較回路４０２が出力した論理値と最小許容値比較回路４０４が出力した論理値との論理和演算を行い、演算結果を出力する。即ち、論理和回路４０６は、ＤＱＳとＤＱとの位相差が最小許容値より大きく最大許容値よりも小さい場合に、ＤＵＴ１２のＤＱＳ・ＤＱ位相差が正常であることを示す論理値０（ＰＡＳＳ）を出力する。セレクタ４０８は、セレクト信号（ＳＥＬ０）に基づいて、入力Ａ又はＢを選択して出力する。入力Ａには常に論理値０が入力されており、ＤＱＳとＤＱとの位相差の試験が行われる場合には、入力Ｂが選択されて論理積回路４１０に出力される。論理積回路４１０は、セレクタ４０８の出力と、ルーズファンクション部３１０が有する論理和回路５００の出力との論理積演算を行い、演算結果を論理和回路３１６に出力する。即ち、論理積回路４１０は、ＤＱにデータ変化点がある場合だけ、セレクタ４０８の出力を論理和回路３１６に出力する。【００５８】  図５は、第２実施形態に係るルーズファンクション部３１０の構成の一例を示す。ルーズファンクション部３１０は、論理和回路５００、論理積回路５０２、論理和回路５０４、セレクタ５０６、論理積回路５０８、論理和回路５１０、論理和回路５１２、及び論理積回路５１４を有する。論理和回路５００は、エンコーダ／グリッチ検出部３０７が出力したデータ変化点を示す複数ビットのデータの論理和演算を行った演算結果を、論理積回路５０２及び論理積回路５０８、ＤＱＳ・ＤＱ位相差検出部３０８が有する論理積回路４１０、出力タイミング位相検出部３１２が有する論理積回路６１０、並びにＨＬ位相差検出部３１４が有する論理積回路７１０に出力する。論理積回路５０２は、論理和回路５００の出力を反転したものと、タイミングコンパレータ３０１の出力との論理積演算を行う。また、論理積回路５０８は、論理和回路５００の出力と、タイミングコンパレータ３０１の出力を反転したものとの論理積演算を行う。また、論理積回路５１４は、エンコーダ／グリッチ検出部３０７から取得したグリッチ検出信号とセレクト信号（ＳＥＬ３）との論理積演算を行う。即ち、グリッチの有無を試験する場合は、セレクト信号（ＳＥＬ３）として論理値１の信号を論理積回路５１４に供給し、グリッチの有無以外を試験する場合には、セレクト信号（ＳＥＬ３）として論理値０の信号を論理積回路５１４に供給する。【００５９】  論理和回路５０４は、論理積��路５０２の出力と論理積回路５１４の出力との論理和演算を行い、セレクタ５０６の入力Ｂに入力する。即ち、Ｈ側信号処理部３０２の出力について検出している場合、ＤＱにデータ変化点がなく、かつ、ＤＱの電圧値がＶＯＨより常に小さいことを検出すると、セレクタ５０６の入力Ｂに論理値１（ＦＡＩＬ）が入力され、それ以外の組み合わせ、例えばＤＱにデータ変化点がなく、かつ、ＤＱの電圧値がＶＯＨより大きいことを検出すると、セレクタ５０６の入力Ｂに論理値０（ＰＡＳＳ）が入力される。また、Ｌ側信号処理部３０４の出力について検出している場合、ＤＱにデータ変化点がなく、かつ、ＤＱの電圧値がＶＯＬより常に大きいことを検出すると、セレクタ５０６の入力Ｂに論理値１（ＦＡＩＬ）が入力され、それ以外の組み合わせ、例えばＤＱにデータ変化点がなく、かつ、ＤＱの電圧値がＶＯＬより小さいことを検出すると、セレクタ５０６の入力Ｂに論理値０（ＰＡＳＳ）が入力される。【００６０】  論理和回路５１０は、論理積回路５０８の出力と論理積回路５１４の出力との論理和演算を行い、セレクタ５０６の入力Ｃに入力する。即ち、Ｈ側信号処理部３０２の出力について検出している場合、ＤＱにデータ変化点があり、かつ、ＤＱの電圧値がＶＯＨより小さいところからＶＯＨ以上に変化したことを検出すると、セレクタ５０６の入力Ｃに論理値０（ＰＡＳＳ）が入力され、ＤＱにデータ変化点があり、かつ、ＤＱの電圧値がＶＯＨ以上からＶＯＨより小さいところに変化したことを検出すると、セレクタ５０６の入力Ｃに論理値１（ＦＡＩＬ）が入力される。また、Ｌ側信号処理部３０４の出力について検出している場合、ＤＱにデータ変化点があり、かつ、ＤＱの電圧値がＶＯＬより大きいところからＶＯＬ以下に変化したことを検出すると、セレクタ５０６の入力Ｃに論理値０（ＰＡＳＳ）が入力され、また、ＤＱにデータ変化点があり、かつ、ＤＱの電圧値がＶＯＬ以下からＶＯＬより大きいところに変化したことを検出すると、セレクタ５０６の入力Ｃに論理値１（ＦＡＩＬ）が入力される。【００６１】  論理和回路５１２は、論理和回路５０４の出力と論理和回路５１０の出力との論理和演算を行い、セレクタ５０６の入力Ｄに入力する。セレクタ５０６は、セレクト信号（ＳＥＬ１及びＳＥＬ２）に基づいて、入力Ａ、Ｂ、Ｃ、及びＤのいずれかから入力された論理値を出力する。セレクタ５０６は、通常入力Ｄが選択され、論理和回路５１２の出力を論理和回路３１６に出力する。また、レベル比較部１０２の出力が論理値１（ＦＡＩＬ）であるときに論理値１（ＦＡＩＬ）を出力させる場合には、入力Ｂが選択され、論理和回路５０４の出力を論理和回路３１６に出力してもよい。また、レベル比較部１０２の出力が論理値１（ＦＡＩＬ）であり、かつＤＱにデータ変化点があるときに論理値１（ＦＡＩＬ）を出力させる場合には、入力Ｃが選択され、論理和回路５１０の出力を論理和回路３１６に出力してもよい。【００６２】  図６は、第２実施形態に係る出力タイミング位相検出部３１２の構成の一例を示す。出力タイミング位相検出部３１２は、演算回路６００、最大許容値比較回路６０２、最小許容値比較回路６０４、論理和回路６０６、及びセレクタ６０８を��する。演算回路６００は、Ｈ側信号処理部３０２のエンコーダ／グリッチ検出部３０７から取得したＨ側データ変化点、及びＬ側信号処理部３０４のエンコーダ／グリッチ検出部３５７から取得したＬ側クロック変化点に基づいて、ＤＱの変化開始タイミングを算出する。最大許容値比較回路６０２は、演算回路６００が出力した変化開始タイミングを予め定められた最大許容値と比較して、最大許容値より小さい場合には論理値０（ＰＡＳＳ）を出力し、最大許容値より大きい場合には論理値１（ＦＡＩＬ）を出力する。また、最小許容値比較回路６０４は、演算回路６００が出力した変化開始タイミングを予め定められた最小許容値と比較して、最小許容値より大きい場合には論理値０（ＰＡＳＳ）を出力し、最小許容値より小さい場合には論理値１（ＦＡＩＬ）を出力する。【００６３】  そして、論理和回路６０６は、最大許容値比較回路６０２が出力した論理値と最小許容値比較回路６０４が出力した論理値との論理和演算を行い、演算結果を出力する。即ち、論理和回路６０６は、ＤＱの変化開始タイミングが最小許容値より大きく最大許容値よりも小さい場合に、ＤＵＴ１２の変化開始タイミングが正常であることを示す論理値０（ＰＡＳＳ）を出力する。セレクタ６０８は、セレクト信号（ＳＥＬ４）に基づいて、入力Ａ又はＢを選択して出力する。入力Ａには常に論理値０が入力されており、ＤＱの変化開始タイミングの試験が行われる場合には、入力Ｂが選択されて論理積回路６１０に出力される。論理積回路６１０は、セレクタ６０８の出力と、ルーズファンクション部３１０が有する論理和回路５００の出力との論理積演算を行い、演算結果を論理和回路３１６に出力する。即ち、論理積回路６１０は、ＤＱにデータ変化点がある場合だけ、セレクタ６０８の出力を論理和回路３１６に出力する。【００６４】  図７は、第２実施形態に係るＨＬ位相差検出部３１４の構成の一例を示す。ＨＬ位相差検出部３１４は、演算回路７００、最大許容値比較回路７０２、最小許容値比較回路７０４、論理和回路７０６、及びセレクタ７０８を有する。演算回路７００は、Ｈ側信号処理部３０２のエンコーダ／グリッチ検出部３０７から取得したＨ側データ変化点、及びＬ側信号処理部３０４のエンコーダ／グリッチ検出部３５７から取得したＬ側クロック変化点の一方から他方を減算し、ＤＱの立ち上がり時間又は立ち下がり時間を出力する。最大許容値比較回路７０２は、演算回路７００が出力した立ち上がり時間又は立ち下がり時間を予め定められた最大許容値と比較して、最大許容値より小さい場合には論理値０（ＰＡＳＳ）を出力し、最大許容値より大きい場合には論理値１（ＦＡＩＬ）を出力する。また、最小許容値比較回路７０４は、演算回路７００が出力した立ち上がり時間又は立ち下がり時間を予め定められた最小許容値と比較して、最小許容値より大きい場合には論理値０（ＰＡＳＳ）を出力し、最小許容値より小さい場合には論理値１（ＦＡＩＬ）を出力する。【００６５】  そして、論理和回路７０６は、最大許容値比較回路７０２が出力した論理値と最小許容値比較回路７０４が出力した論理値との論理和演算を行い、演算結果を出力する。即ち、論理和回路７０６は、ＤＱの立ち上がり��間又は立ち下がり時間が最小許容値より大きく最大許容値よりも小さい場合に、ＤＵＴ１２の立ち上がり時間又は立ち下がり時間が正常であることを示す論理値０（ＰＡＳＳ）を出力する。セレクタ７０８は、セレクト信号（ＳＥＬ５）に基づいて、入力Ａ又はＢを選択して出力する。入力Ａには常に論理値０が入力されており、ＤＱの立ち上がり時間又は立ち下がり時間の試験が行われる場合には、入力Ｂが選択されて論理積回路７１０に出力される。論理積回路７１０は、セレクタ７０８の出力と、ルーズファンクション部３１０が有する論理和回路５００の出力との論理積演算を行い、演算結果を論理和回路３１６に出力する。即ち、論理積回路７１０は、ＤＱにデータ変化点がある場合だけ、セレクタ７０８の出力を論理和回路３１６に出力する。【００６６】  図８は、第２実施形態に係るルーズファンクション部３１０の構成の他の例を示す。ルーズファンクション部３１０は、論理和回路８００、セレクタ８０２、レジスタ８０４、論理積回路８０６、及び論理和回路８０８を有する。論理和回路８００は、エンコーダ／グリッチ検出部３０７が出力したデータ変化点を示す複数ビットのデータの論理和演算を行った演算結果を、セレクタ８０２、ＤＱＳ・ＤＱ位相差検出部３０８が有する論理積回路４１０、出力タイミング位相検出部３１２が有する論理積回路６１０、及びＨＬ位相差検出部３１４が有する論理積回路７１０に出力する。【００６７】  レジスタ８０４は、セレクタ８０２の入力Ａ、Ｂ、Ｃ、及びＤのそれぞれに入力すべきレジスタ値を予め格納している。セレクタ８０２は、論理和回路８００の出力をセレクト信号として入力Ｓ０から取得し、またタイミングコンパレータ３０１の出力をセレクト信号として入力Ｓ１から取得する。また、セレクタ８０２は、レジスタ８０４が格納するレジスタ値を入力Ａ、Ｂ、Ｃ、及びＤから取得する。そして、セレクタ８０２は、ＤＱにデータ変化点があるか否かを示す論理和回路８００の出力と、スタート判定信号であるタイミングコンパレータ３０１の出力との組み合わせに基づいて、入力Ａ、Ｂ、Ｃ、及びＤのいずれかから入力された論理値を出力する。即ち、レジスタ８０４が格納するレジスタ値を変更することにより、図５に示したルーズファンクション部３１０と同様にＤＱの状態を検出することができる。【００６８】  具体的には、セレクタ８０２は、論理和回路８００の出力が論理値０であり、タイミングコンパレータ３０１の出力が論理値０である場合に、入力Ａを選択して出力し、論理和回路８００の出力が論理値０であり、タイミングコンパレータ３０１の出力が論理値１である場合に、入力Ｂを選択して出力し、論理和回路８００の出力が論理値１であり、タイミングコンパレータ３０１の出力が論理値０である場合に、入力Ｃを選択して出力し、論理和回路８００の出力が論理値１であり、タイミングコンパレータ３０１の出力が論理値１である場合に、入力Ｄを選択して出力する。そして、レジスタ８０４が、セレクタ８０２の入力Ａ、Ｂ、Ｃ、及びＤにそれぞれ入力すべきレジスタ値として、論理値０、０、０、及び０をそれぞれ格納している場合、セレクタ８０２は、図５に示したセレクタ５０６の入力Ａと同様の論理値��出力する。また、レジスタ８０４が、セレクタ８０２の入力Ａ、Ｂ、Ｃ、及びＤにそれぞれ入力すべきレジスタ値として、論理値０、０、１、及び０をそれぞれ格納している場合、セレクタ８０２は、図５に示したセレクタ５０６の入力Ｂと同様の論理値を出力する。また、レジスタ８０４が、セレクタ８０２の入力Ａ、Ｂ、Ｃ、及びＤにそれぞれ入力すべきレジスタ値として、論理値０、１、０、及び０をそれぞれ格納している場合、セレクタ８０２は、図５に示したセレクタ５０６の入力Ｃと同様の論理値を出力する。また、レジスタ８０４が、セレクタ８０２の入力Ａ、Ｂ、Ｃ、及びＤにそれぞれ入力すべきレジスタ値として、論理値０、１、１、及び０をそれぞれ格納している場合、セレクタ８０２は、図５に示したセレクタ５０６の入力Ｄと同様の論理値を出力する。【００６９】  論理積回路８０６は、エンコーダ／グリッチ検出部３０７から取得したグリッチ検出信号とセレクト信号（ＳＥＬ６）との論理積演算を行う。そして、論理和回路８０８は、セレクタ８０２の出力と論理積回路８０６の出力との論理和演算を行い、演算結果を論理和回路３１６に出力する。即ち、グリッチの有無を試験する場合は、セレクト信号（ＳＥＬ６）として論理値１の信号を論理積回路８０６に供給し、グリッチの有無以外を試験する場合には、セレクト信号（ＳＥＬ６）として論理値０の信号を論理積回路８０６に供給する。【００７０】  本実施形態に係る試験装置３０によれば、図４、図５、図６、図７、及び図８に示したように、ＤＱＳ・ＤＱ位相差検出部３０８、ルーズファンクション部３１０、出力タイミング位相検出部３１２、及びＨＬ位相差検出部３１４をハードウェア論理により構成することにより、高速で、ＤＱとＤＱＳとの位相差、ＤＱ及びＤＱＳの出力タイミング、立ち上がり時間、立ち上がり時間、グリッチ等を検出することができる。そのため、ＤＵＴ１２の出力に並列してリアルタイムでＤＵＴ１２の試験を行うことができ、ＤＵＴ１２の良否判定試験に要する時間を軽減することができる。【００７１】  以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００７２】  上記説明から明らかなように、本発明によれば、データ信号とクロック信号とを同期させて出力する被試験デバイスをリアルタイムで精度よく試験する試験装置を提供できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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