(57)【特許請求の範囲】
【請求項１】
複数のビット線と、
前記複数のビット線のそれぞれに複数個ずつ接続され、行方向及び列方向に配置されるメモリセルと、
前記複数のビット線のそれぞれに対応して設けられ、対応するビット線の電圧を増幅するセンスアンプと、
ダミービット線と、
前記ダミービット線に接続される複数のダミーセルと、
前記ダミービット線の電圧を増幅した信号を出力し、この出力により前記センスアンプの活性化のタイミングを設定するダミーセンスアンプと、
前記センスアンプを活性化させる際、少なくとも２つの前記ダミーセルを同時に選択するダミーセル選択回路と、
前記複数のメモリセルのうち２個以上のメモリセルからなるメモリセル群を選択可能な状態にし、かつ２個以上のダミーセルからなるダミーセル群を選択状態にする第１ワード線と、
前記第１ワード線の選択タイミングに応じて選択タイミングが決定され、前記第１ワード線により選択可能な状態にされた前記メモリセル群に含まれるメモリセルを行単位で選択する複数の第２ワード線と、
前記複数の第２ワード線のそれぞれに対応して設けられ、前記第１ワード線の論理と列選択信号とに基づいて、対応する第２ワード線の論理を設定するワード線選択回路と、を備え、
前記ダミーセンスアンプの出力信号は、前記センスアンプの制御端子に入力され、
前記ダミーセル選択回路は、前記第１ワード線により選択された前記ダミーセル群に含まれる前記ダミーセルの少なくとも２つを同時に選択することを特徴とする半導体記憶回路。
【請求項２】
前記ダミーセル選択回路は、前記第１ワード線に接続されたダミー選択信号線の論理に基づいて、少なくとも２つの前記ダミーセルを同時に選択するか否かを制御することを特徴とする請求項１に記載の半導体記憶回路。
【請求項３】
前記ダミーセル選択回路は、前記第１ワード線に接続される前記第２ワード線の数と同数の前記ダミーセルを同時に選択することを特徴とする請求項１に記載の半導体記憶回路。
【請求項４】
前記ダミーセルを構成するトランジスタのチャネル幅およびチャネル長を、前記メモリセルを構成するトランジスタのチャネル幅およびチャネル長と略等しくすることを特徴とする請求項１に記載の半導体記憶回路。
【請求項５】
前記ダミーセル選択回路は、同時に選択される前記ダミーセルの個数を設定可能な個数設定手段を備えることを特徴とする請求項１に記載の半導体記憶回路。
【請求項６】
前記ダミーセル選択回路は、前記第１ワード線に接続される前記第２ワード線の数のｎ倍（ｎは１以上の整数）の数の前記ダミーセルを同時に選択することを特徴とする請求項１に記載の半導体記憶回路。
【請求項７】
前記ダミーセル選択回路は、複数の前記第１ワード線のそれぞれで選択可能な状態にされる複数の前記ダミーセル群のそれぞれから少なくとも２つの前記ダミーセルを同時に選択することを特徴とする請求項１に記載の半導体記憶回路。
【請求項８】
前記ダミーセル群は、前記第２ワード線のそれぞれごとに、少なくとも一つの前記ダミーセルを有することを特徴とする請求項１に記載の半導体記憶回路。
【請求項９】
前記ダミーセル選択回路は、互いに隣接配置された複数の前記第１ワード線のそれぞれで選択可能な状態にされる複数の前記ダミーセル群に含まれるすべてのダミーセルを同時に選択することを特徴とする請求項８に記載の半導体記憶回路。
【請求項１０】
前記すべてのダミーセルには、同一のデータが予め格納されることを特徴とする請求項１に記載の半導体記憶回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダミーセルに接続されたダミービット線センスアンプを用いて、メモリセルに接続されたセンスアンプの活性化のタイミングを設定する半導体記憶回路に関する。
【０００２】
【従来の技術】
図６はダミービット線センスアンプ５を有する従来の半導体記憶回路の概略構成を示すブロック図である。図６の半導体記憶回路は、ビット線Ｌ３に平行に配置される一対のダミービット線Ｌ４と、一対のダミービット線Ｌ４の間に接続される複数のダミーセル４と、ダミービット線Ｌ４の一端に接続されるダミービット線センスアンプ５とを備えている。
【０００３】
通常のメモリセル１は、メインワード線Ｌ１をハイレベルに設定した状態で、いずれかのセクションワード線Ｌ２をハイレベルにして、ワード線変調アドレスＬ６を１つハイレベルに設定することにより、行単位で選択される。ダミーセル４は、各セクションワード線Ｌ２ごとに一つずつ設けられることが多い。
【０００４】
複数のダミーセル４のうち、一つのダミーセル４だけがダミーセル選択信号により選択可能であり、それ以外のダミーセル４は常に非選択状態である。ダミーセル選択信号がローレベルになると、このダミーセル４に記憶されていたデータがダミービット線Ｌ４に供給される。
【０００５】
ダミービット線センスアンプ５は、ダミービット線Ｌ４の電圧を増幅して出力し、この出力によりセンスアンプ２の活性化タイミングが設定される。
【０００６】
ダミービット線Ｌ４の容量と通常のビット線Ｌ３の容量を揃えたい場合には、アクセス不能のセルを容量素子としてダミービット線Ｌ４に接続すればよい。
【０００７】
また、ダミービット線Ｌ４の太さをビット線Ｌ３の太さと一致させることにより、両ビット線の抵抗値を同じにすることができる。さらに、ダミーセル４を構成するトランスファートランジスタとドライバートランジスタの素子サイズを、メモリセル１を構成する各トランジスタの素子サイズに揃えることにより、両セルを流れるセル電流を同じにすることができる。
【０００８】
図６のようなダミービット線センスアンプ５等を設けると、セル電流、ビット線抵抗およびビット線容量などのプロセス変動が生じても、その変動に応じてダミービット線センスアンプ５によるセンスアンプの活性化タイミングも変動するため、誤動作が生じにくい。また、ダミーセル４をビット線上のセンスアンプから一番遠いところに配置することにより、読み出しのタイミングマージンを保障することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、セル電流や容量等の特性のランダムなばらつきがあると、ダミーセル４のセンス時間もランダムにばらつき、場合によっては、ダミービット線センスアンプ５によるセンスアンプの活性化タイミングが速くなることがある。
この場合、メモリセル１から読み出したデータを正常にセンスできなくなってしまう。このような問題を回避するために、ダミーセル４のセンス開始タイミングに十分なマージンをもたせるようにすると、メモリセル１のセンス時間が遅くなりすぎてしまう。
【００１０】
また、従来は、ダミーセル４の制御とメモリセル１の制御を別々に行っていたため、ダミーセル４のセル電流やダミーセル選択信号のタイミングがプロセス変動により大きく変動すると、メモリセル１から読み出したデータをセンスアンプ２で正しくセンスできなくなったり、センスタイミングが遅くなりすぎてしまう。
【００１１】
本発明は、このような点に鑑みてなされたものであり、その目的は、センスアンプを精度よく活性化させることができる半導体記憶回路を提供することにある。
【００１２】
本発明の一態様によれば、複数のビット線と、
前記複数のビット線のそれぞれに複数個ずつ接続され、行方向及び列方向に配置されるメモリセルと、
前記複数のビット線のそれぞれに対応して設けられ、対応するビット線の電圧を増幅するセンスアンプと、
ダミービット線と、
前記ダミービット線に接続される複数のダミーセルと、
前記ダミービット線の電圧を増幅した信号を出力し、この出力により前記センスアンプの活性化のタイミングを設定するダミーセンスアンプと、
前記センスアンプを活性化させる際、少なくとも２つの前記ダミーセルを同時に選択するダミーセル選択回路と、
前記複数のメモリセルのうち２個以上のメモリセルからなるメモリセル群を選択可能な状態にし、かつ２個以上のダミーセルからなるダミーセル群を選択状態にする第１ワード線と、
前記第１ワード線の選択タイミングに応じて選択タイミングが決定され、前記第１ワード線により選択可能な状態にされた前記メモリセル群に含まれるメモリセルを行単位で選択する複数の第２ワード線と、
前記複数の第２ワード線のそれぞれに対応して設けられ、前記第１ワード線の論理と列選択信号とに基づいて、対応する第２ワード線の論理を設定するワード線選択回路と、を備え、
前記ダミーセンスアンプの出力信号は、前記センスアンプの制御端子に入力され、
前記ダミーセル選択回路は、前記第１ワード線により選択された前記ダミーセル群に含まれる前記ダミーセルの少なくとも２つを同時に選択することを特徴とする半導体記憶回路が提供される。
【００１３】
【発明の実施の形態】
以下、本発明に係る半導体記憶回路について、図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
図１は本発明に係る半導体記憶回路の第１の実施形態の内部構成を示すブロック図である。図１の半導体記憶回路は、行方向に配置されるメインワード線Ｌ１および複数のセクションワード線Ｌ２と、列方向に配置される複数対のビット線Ｌ３と、ビット線Ｌ３およびセクションワード線Ｌ２に接続される複数のメモリセル１と、各ビット線Ｌ３の一端にそれぞれ接続される複数のセンスアンプ２と、セクションワード線Ｌ２の選択を行うワード線選択回路３と、ビット線Ｌ３に略平行に配置されるダミービット線Ｌ４と、ダミービット線Ｌ４の間に接続される複数のダミーセル４と、ダミービット線Ｌ４の一端に接続されるダミービット線センスアンプ５とを備えている。
【００１５】
ダミービット線Ｌ４は、メインワード線に対して少なくとも一対、本実施形態では複数のビット線Ｌ３からなるセクションごとに設けられる。ダミーセル４を構成するトランジスタのチャネル幅およびチャネル長は、メモリセル１を構成するトランジスタのチャネル幅およびチャネル長に揃えるのが望ましい。
【００１６】
図１の半導体記憶回路は、ダミーセル４の接続形態が図６と異なる他は、図６と同様に構成されている。図１のダミーセル４はすべてダミービット線Ｌ４に接続されており、メインローアドレス信号がローレベルのときに、すべてのダミーセル４が選択される。したがって、すべてのダミーセル４に予め所定のデータを格納しておくことにより、ダミービット線４に流れる電流を増やすことができる。このように、メインローアドレス信号が伝搬するメインワード線がダミーセル選択回路に対応する。
【００１７】
図１のダミーセル４は、例えばセクションワード線Ｌ２のそれぞれに対応して一つずつ設けられる。ただし、必ずしもダミーセル４の個数をセクションワード線Ｌ２の数に揃える必要はなく、同時に選択されるダミーセル４の個数が２個以上であればよい。具体的な目安としては、ダミーセル４の個数を２個以上で、メモリセル１の一列分の個数以下にするのが望ましい。
【００１８】
また、同時に選択されるダミーセル４の個数を任意に設定できるようにしてもよい。例えば、図２に示すように、メインワード線Ｌ１とダミーセル４との間にそれぞれヒューズ１１を設け、ヒューズ１１を切断する個数を調整することにより、同時に選択されるダミーセル４の個数を設定してもよい。これにより、プロセスの変動等によりセンスアンプ２やダミービット線センスアンプ５の特性が変化しても、その特性変化をヒューズの個数を調整することで相殺することができる。
【００１９】
図１のダミーセル４は、例えば図３Ａ、図３Ｂまたは図３Ｃのような回路で構成することができる。図３Ａのダミーセル４は、インバータを構成するトランジスタ（Ｑ１，Ｑ２）、（Ｑ３，Ｑ４）と、メインローアドレス信号でオン・オフするトランジスタＱ５，Ｑ６とで構成される。メインローアドレス信号がローレベルになると、トランジスタＱ５，Ｑ６がオンし、ビット線ＢＬはハイレベルに、ビット線／ＢＬはローレベルになる。
【００２０】
また、図３Ｂのダミーセル４は、インバータを構成するトランジスタＱ１，Ｑ２の両ゲート端子を、インバータを構成するトランジスタＱ３，Ｑ４の両ドレイン端子に接続し、かつトランジスタＱ３，Ｑ４の両ゲート端子をトランジスタＱ１，Ｑ２の両ドレイン端子に接続している。また、トランジスタＱ２のソース端子とトランジスタＱ３のソース端子はオープンにしている。図３Ｂの回路では、出力ＢＬ，／ＢＬの一方は、メインローアドレス信号がローレベルになると、必ずハイレベルに、他方はローレベルになる。
【００２１】
また、図３Ｃのダミーセル４は、トランジスタＱ２のドレイン端子とトランジスタＱ３のドレイン端子をオープンにしている。
【００２２】
次に、図１の半導体記憶回路の動作を説明する。メインローアドレス信号がローレベルになり、メインワード線がハイレベルになると、すべてのダミーセル４が選択状態になり、各ダミーセル４に格納されていたデータに応じてダミービット線Ｌ４の電圧が変化する。
【００２３】
ダミービット線センスアンプ５は、ダミービット線Ｌ４の電圧を増幅して出力する。図１の半導体記憶回路の場合、すべてのダミーセル４が同時にアクセスされるため、図６に示す従来のダミービット線センスアンプ５よりも入力電流が大きくなる。したがって、ダミービット線センスアンプ５はより高速に動作し、このセンスアンプ２の出力も迅速に変化する。
【００２４】
ダミービット線センスアンプ５の出力は、通常のメモリセル１の出力をセンスするセンスアンプ２の制御端子に入力される。したがって、ダミービット線センスアンプ５の動作速度が速くなるほど、センスアンプ２の活性化タイミングも速くなる。
【００２５】
このように、本実施形態では、ダミービット線Ｌ４に複数のダミーセル４を接続し、メインローアドレス信号をローレベルにするときは複数のダミーセル４のうち少なくとも２個のダミーセル４を同時に選択するようにしたため、ダミービット線センスアンプ５に入力される信号の大きさを従来よりも増やすことができ、ダミービット線センスアンプ５を高速動作させることができる。したがって、センスアンプ２の活性化タイミングを速めることができ、通常のメモリセル１から読み出したデータをセンスする際には、センスアンプ２はすでに活性化しており、センスアンプ２の動作を安定化することができる。
【００２６】
また、複数のダミーセルを同時に選択するため、ダミービット線に流れ込む電流のばらつきも低減でき、またダミーセルの選択にメインワード線を使用しているため、何らかの理由でメインワード線の選択時間が変動しても、ダミーセルの選択時間もそれに応じて変動するので、センスタイミングのマージンを向上できる。
【００２７】
（第２の実施形態）
第２の実施形態は、ダミーセル４を選択するための専用の信号を設けたものである。
【００２８】
図４は本発明に係る半導体記憶回路の第２の実施形態のブロック図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００２９】
図４の半導体記憶回路において、ダミービット線Ｌ４には複数のダミーセル４が接続されており、これらダミーセル４はいずれも、ダミーセル選択信号がローレベルのときに選択される。すなわち、ダミーセル選択信号が伝搬する信号線Ｌ５がダミーセル選択回路に対応する。
【００３０】
予めすべてのダミーセル４に同一のデータ（例えば、「１」）を書き込んでおけば、ダミーセル選択信号がローレベルになったときに、すべてのダミーセル４からの電流がダミービット線センスアンプ５に流れ込む。したがって、このセンスアンプ２は高速に動作し、それに応じて、センスアンプ２の活性化タイミングも早まる。
【００３１】
このように、第２の実施形態は、メインローアドレス信号とは別個に、ダミーセル選択信号によりダミーセル４の選択を行うため、メモリセル１とダミーセル４の選択タイミングを別個に制御でき、タイミング的なマージンを第１の実施形態よりも広げることができる。
【００３２】
（第３の実施形態）
第３の実施形態は、同時に選択されるダミーセルの数を、メインワード線で制御されるセクションワード線の数の整数倍にするものである。
【００３３】
図５は本発明に係る半導体記憶回路の第３の実施形態のブロック図である。図５では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３４】
図５の半導体記憶回路において、ダミーセル選択回路は、隣接する２つのメインワード線のうち少なくとも一方がハイレベルであれば、ハイレベルを出力するオア回路６を有する。このオア回路６の出力がハイレベルになると、隣接する２つのメインワード線のそれぞれごとに設けられるダミーセル群１０内のすべてのダミーセルが選択される。すなわち、オア回６路の出力がハイレベルになると、隣接する２つのダミーセル群１０内のすべてのダミーセルからの電流がダミービット線センスアンプ５に流れ込む。したがって、ダミービット線センスアンプ５は高速に動作し、それに応じて、センスアンプ２の活性化タイミングも早まる。
【００３５】
なお、図５では、ダミーセル選択回路にて隣接する２つのメインワード線の論理和を演算しているが、３つ以上のメインワード線の論理和を演算してもよい。
この場合、ダミーセル群１０内の各ダミーセルがセクションワード線に対応して設けられているとすると、同時に選択されるダミーセルの数はメインワード線に接続されるセクションワード線の整数倍になる。
【００３６】
上述した各実施形態では、複数のビット線Ｌ３からなるセクション単位でダミービット線Ｌ４を設ける例を説明したが、半導体記憶回路内に設けられるダミービット線Ｌ４の数に特に制限はない。例えば、メインワード線Ｌ１ごとにダミービット線Ｌ４を設けてもよい。
【００３７】
本発明に係る半導体記憶回路は、SRAM、DRAM、およびフラッシュメモリ等の各種のメモリに適用できる。
【００３８】
【発明の効果】
以上詳細に説明したように、本発明によれば、
【図面の簡単な説明】
【図１】本発明に係る半導体記憶回路の第１の実施形態の内部構成を示すブロック図。
【図２】同時に選択するダミーセルの数を任意に変更可能にした半導体記憶回路のブロック図。
【図３】ダミーセルの内部構成を示す回路図。
【図４】本発明に係る半導体記憶回路の第２の実施形態のブロック図。
【図５】本発明に係る半導体記憶回路の第３の実施形態のブロック図。
【図６】ダミービット線センスアンプを有する従来の半導体記憶回路の概略構成を示すブロック図。
【符号の説明】
１  メモリセル
２  センスアンプ
３  ワード線選択回路
４  ダミーセル
５  ダミービット線センスアンプ
【図１】
0004574915.tif 000002
【図２】
0004574915.tif 000003
【図３】
0004574915.tif 000004
【図４】
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【図５】
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【図６】
0004574915.tif 000007