(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して、薄い半導体層(SOI基板)及び厚い半導体層(SOI基板)が設けられ、前記薄いSOI基板には、前記薄いSOI基板の上面に動作する第１のMIS電界効果トランジスタが設けられ、前記厚いSOI基板には、前記厚いSOI基板の少なくとも側面に動作する第２のMIS電界効果トランジスタが設けられていることを特徴とする半導体装置。
【請求項２】
前記第２のMIS電界効果トランジスタは、上部に設けられたゲート電極直下部の前記厚いSOI基板に不純物からなるソースドレイン領域が設けられ、前記ゲート電極直下部の前記厚いSOI基板の外側に、前記不純物ソースドレイン領域に接する導電膜からなるソースドレイン領域(メタルソースドレイン領域)が設けられていることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記第２のMIS電界効果トランジスタは、前記導電膜が設けられていない前記厚いSOI基板の対向する２側面にもゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上に絶縁膜を介して形成された、薄いSOI基板に第１のMIS電界効果トランジスタを設け、厚いSOI基板に第２のMIS電界効果トランジスタを設ける半導体装置の製造方法であって、前記薄いSOI基板及び前記厚いSOI基板上全面にマスク層を形成する工程と、前記マスク層が形成された前記薄いSOI基板及び前記厚いSOI基板を島状に絶縁分離するトレンチ素子分離領域を選択的に形成する工程と、残された前記マスク層が形成された前記薄いSOI基板及び前記厚いSOI基板をさらに選択的にエッチング除去し、第１の開孔部を形成する工程と、露出した前記薄いSOI基板及び前記厚いSOI基板の対向する２側面に不純物を斜めイオン注入する工程と、アニールを施し、不純物ソースドレイン領域を形成する工程と、前記第１の開孔部に導電膜を平坦に埋め込む工程と、さらに残された前記マスク層をエッチング除去し、第２の開孔部を形成する工程と、前記導電膜が埋め込まれていない前記厚いSOI基板の残りの対向する２側面を露出する第３の開孔部を形成する工程と、前記第２及び前記第３の開孔部にゲート絶縁膜及びゲート電極を平坦に埋め込む工程と、をおこない、前記薄いSOI基板に前記第１のMIS電界効果トランジスタを形成し、前記厚いSOI基板に前記第２のMIS電界効果トランジスタを形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【0001】
【産業上の利用分野】
本発明はSOI(Silicon On Insulator)構造の半導体集積回路に係り、特に高集積、高速及び高信頼な大規模システムLSIに適したSOI構造の半導体装置に関する。
従来、SOI構造の半導体装置に関しては、貼り合わせSOIウエハーあるいはSIMOX（Separation by IＭplanted OＸygen）形成酸化膜によるSOIウエハーを使用した完全空乏型のSOI基板に接合容量、空乏層容量、閾値電圧等を低減したMIS電界効果トランジスタを形成し、高速化及び低電力化を計ったものに限定使用されてきたが、薄いSOI基板の使用では、大きなチャネル幅が必要なMIS電界効果トランジスタの微細化ができず、高集積化が計れなかったこと、保護特性に優れた保護回路の高集積な形成が難しかったこと等の欠点があり、種々の機能を持たせた大規模な半導体集積回路の形成には対応できなくなってきつつある。
そこで、比較的容易な製造プロセスにより、種々の半導体素子を高集積なSOI構造に形成できる手段が要望されている。
【0002】
【従来の技術】
図12及び図13は従来の半導体装置で、図12は模式平面図、図13は模式側断面図(チャネル長方向)で、貼り合わせSOIウエハーを使用して形成したSOI構造の高速のNチャネルのMIS電界効果トランジスタ及び大電流駆動のNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、51はp型のシリコン(Si)基板、52は貼り合わせ形成酸化膜、53はp型のSOI基板、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はn型ソースドレイン領域、56はn＋型ソースドレイン領域、57はゲート酸化膜(SiO2)、58はゲート電極(WSi／polySi)、59は下地酸化膜(SiO2)、60はサイドウォール(SiO2)、61は不純物ブロック用酸化膜(SiO2)、62は燐珪酸ガラス(PSG)膜、63はバリアメタル(Ti／TiN)、64はプラグ(W)、65はバリアメタル(Ti／TiN)、66はAlCu配線、67はバリアメタル(Ti／TiN)を示している。
図13においては、底部をp型のシリコン基板51上に形成された貼り合わせ用酸化膜52により、側面部を素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のp型のSOI基板53が形成され、このp型のSO1基板53にはゲート電極58にセルフアライン形成されたn型ソースドレイン領域55、サイドウォール60にセルフアライン形成されたn＋型ソースドレイン領域56からなるLDD構造を有する2つの同一構造のSOI型のNチャネルのMIS電界効果トランジスタが形成されている。図12より明らかなように、同一構造ではあるが、左側は極めてコンパクトに形成された高速なMIS電界効果トランジスタを示し、右側は入力あるいは出力部に形成される極めて大きな占有面積からなる大電流駆動のMIS電界効果トランジスタを示している。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するNチャネルのMIS電界効果トランジスタからなる半導体集積回路に比較し、高速化及び低電力化が可能である。
しかし、ランダムなロジック回路に使用される高速なMIS電界効果トランジスタは占有面積が微細に形成されるが、入力あるいは出力部に使用される大電流駆動のMIS電界効果トランジスタはチャネル幅を広くとらなければならないため、表面レイアウト上、極めて広い占有面積が必要とされ、入力端子及び出力端子が多数必要とされるゲートアレイ、マイクロプロセッサ及びシステムLSI等の半導体集積回路においては集積度が向上できないため、大規模な半導体集積回路の形成が難しいという欠点があった。
【0003】
【発明が解決しょうとする課題】
本発明が解決しようとする課題は、従来例に示されるように、SOI構造に形成した高速なMIS電界効果トランジスタと、半導体集積回路の形成においては必ず使用される、入力あるいは出力用の大電流駆動のMIS電界効果トランジスタとの共存形成は、大電流駆動のMIS電界効果トランジスタが大きな駆動電流を確保するため、チャネル幅を広くとらなければならなかったので、表面レイアウト上極めて広い占有面積が必要とされ、集積度があがらなかったので、特に入力端子及び出力端子が多数必要とされる大規模な半導体集積回路の形成には歩留り等の制約から難があったこと、また高速のMIS電界効果トランジスタと種々の半導体素子(特に縦方向動作素子)との高集積な共存形成が難しかったこと等によりさまざまな機能を持たせたゲートアレイ、マイクロプロセッサ及びシステムLSI等においては大規模な半導体集積回路の形成が難しかったことである。
【0004】
【課題を解決するための手段】
上記課題は、半導体基板上に絶縁膜を介して、薄いSOI基板及び厚いSOI基板が設けられ、前記薄いSOI基板には、前記薄いSOI基板の上面に動作する第１のMIS電界効果トランジスタが設けられ、前記厚いSOI基板には、前記厚いSOI基板の少なくとも側面に動作する第２のMIS電界効果トランジスタ設けられている、あるいは前記厚いSOI基板を垂直方向に動作する保護回路素子が設けられている本発明の半導体装置によって解決することができる。
【0005】
【作 用】
即ち、本発明の半導体装置においては、半導体基板上に貼り合わせ酸化膜により形成された厚いSOI基板の一部に酸素イオンの注入及び高温アニールにより形成されたSIMOX酸化膜により薄いSOI基板を形成すること、半導体基板の一部に深いトレンチを形成し、全面にSIMOX酸化膜を形成し、薄いSOI基板を形成後、深いトレンチ部にエピタキシャルシリコン層を形成することにより厚いSOI基板を形成すること、半導体基板に浅い一対のトレンチ及び深い一対のトレンチを形成後、酸化マスク層を利用し、横方向の選択酸化により、それぞれ微細なトレンチ間を連結する酸化膜(以後ブリッジ酸化膜と称する)を形成することにより薄いSOI基板及び厚いSOI基板を形成すること等の手段により、1つの半導体基板に膜厚が異なるSOI基板を形成することができる。
したがって、薄い完全空乏型SOI基板には、高速及び高集積な論理回路用のMIS電界効果トランジスタを形成し、厚いSOI基板には、SOI基板の側面にまでチャネル領域を設けることにより微細化を計った入力部及び出力部用の大電流駆動のMIS電界効果トランジスタを形成することができる。
また、薄い完全空乏型SOI基板には、高速及び高集積な論理回路用のMIS電界効果トランジスタを形成し、厚いSOI基板には、縦（垂直）方向動作の双方向のPNダイオードからなる高集積且つ保護特性に優れた保護回路を形成することもできる。
即ち、極めて高集積、高信頼且つ高速を併せ持つ種々の大規模システムLSI用の半導体集積回路の形成を可能とする複合型SOI(Complex Silicon On Insulator と命名し、以後CSOIと略称する)構造の半導体装置を得ることができる。
【0006】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図1は本発明の半導体装置における第1の実施例の模式平面図、図2は本発明の半導体装置における第1の実施例の模式側断面図(図lのp−p矢視断面図)、図3は本発明の半導体装置における第1の実施例の模式側断面図(図1のq−q矢視断面図)、図4は本発明の半導体装置における第2の実施例の模式側断面図、図5は本発明の半導体装置における第3の実施例の模式側断面図、図6〜図11は本発明の半導体装置における製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、主要な絶縁膜にのみ斜線を記載する。図1〜図3は本発明の半導体装置における第1の実施例で、図1は模式平面図、図2は模式側断面図(図1のp−p矢視断面図、チャネル長方向)、図3は模式側断面図 (図1のq−q矢視断面図、チャネル幅方向)で、貼り合わせSOIウエハーを使用し、且つSIMOX法によって形成された酸化膜を利用したSO1構造の高速のNチャネルのMIS電界効果トランジスタ及び大電流駆動のNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型のシリコン基板、2は0.5μm程度の貼り合わせ用酸化膜(SiO2)、3aは厚さ5μm程度のp型のSOI基板、3bは厚さ0.1μm程度のp型のSOI基板、4は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)、5は0.1μm程度のSIMOX形成酸化膜(SiO2)、6はp型半導体層(バックチャネルゲート電極)、7は1017cm−3程度のn型ソースドレイン領域、8は1020cm−3程度のn＋型ソースドレイン領域、9aは高速のNチャネルMIS電界効果トランジスタのメタルソース領域(W)、9bは高速のNチャネルMIS電界効果トランジスタのメタルドレイン領域(W)、9cは大電流駆動のNチャネルMIS電界効果トランジスタのメタルソース領域(W)、9dは大電流駆動のNチャネルMIS電界効果トランジスタのメタルドレイン領域(W)、10は15nm程度のゲート酸化膜(Ta2O5／SiO2)、11は20nm程度のバリアメタル(TiN)、12はゲート長0.2μm程度のゲート電極(Al)、13は0.8μm程度の燐珪酸ガラス(PSG)膜、14は50nm程度のバリアメタル(Ti／TiN)、15はプラグ(W)、16は50nm程度のバリアメタル(Ti／TiN)、17は0.8μm程度のAlCu配線、18は50nm程度のバリアメタル(Ti／TiN)を示している。
図1の模式平面図においては、左側の高速のNチャネルのMIS電界効果トランジスタと右側の大電流駆動のNチャネルのMIS電界効果トランジスタとも表面レイアウト上は同一占有面積で微細に形成されている。
図2の模式側断面図(図1のp−p矢視断面図、チャネル長方向)においては、素子分離領域形成用トレンチ及び埋め込み酸化膜4により絶縁分離された左側半分には、p型のシリコン基板1上に酸化膜2を介して貼り合わせられた厚いp型のSOI基板3aの一部に酸素イオンの注入により形成された酸化膜(SIMOX形成酸化膜)5上に、一対のメタルソースドレイン領域(9a、9b)が設けられ、このメタルソースドレイン領域(9a、9b)間にメタルソースドレイン領域(9a、9b)の一部に接して薄いp型のSOI基板3bが設けられ、対向するメタルソースドレイン領域(9a、9b)にそれぞれ接して薄いp型のSOI基板3bにn＋型ソースドレイン領域8が設けられ、このn＋型ソースドレイン領域8に接してn型ソースドレイン領域7が設けられており、また薄いp型のSOI基板3b上及び対向するメタルソースドレイン領域(9a、9b)の側壁にはゲート酸化膜(Ta2O5／SiO2)10が設けられ、このゲート酸化膜(Ta2O5／SiO2)10を介してバリアメタル(TiN)11を有するゲート電極(Al)12が平坦に埋め込まれており、且つSIMOX形成酸化膜5下のp型半導体層(バックチャネルゲート電極)6にはバックチャネルの発生を防止するオフ電圧が印加されている(図示せず)構造からなる高速のNチャネルのMIS電界効果トランジスタが形成され、一方、素子分離領域形成用トレンチ及び埋め込み酸化膜4により絶縁分離された右側半分には、貼り合わせ酸化膜2上に、一対のメタルソースドレイン領域(9c、9d)が設けられ、このメタルソースドレイン領域(9c、9d)間にメタルソースドレイン領域(9c、9d)の一部に接して厚いp型のSOI基板3aが設けられ、対向するメタルソースドレイン領域(9c、9d)にそれぞれ接して厚いp型のSOI基板3aにn＋型ソースドレイン領域8が設けられ、このn＋型ソースドレイン領域8に接してn型ソースドレイン領域7が設けられており、また厚いp型のSOI基板3a上及び対向するメタルソースドレイン領域(9c、9d)の側壁にはゲート酸化膜(Ta2O5／SiO2)10が設けられ、このゲート酸化膜(Ta2O5／SiO2)10を介してバリアメタル(TiN)11を有するゲート電極(Al)12が平坦に埋め込まれている構造からなる大電流駆動のNチャネルのMIS電界効果トランジスタが形成されている。(貼り合わせ酸化膜2を厚くすれば、必ずしもバックチャネルゲート電極は必要とされないが、p型のシリコン基板1をバックチャネルゲート電極とし、オフ電圧を印加してもよい。)
図3の模式側断面図(図1のq−q矢視断面図、チャネル幅方向)においては、大電流駆動のNチャネルのMIS電界効果トランジスタのチャネル幅方向の側断面図を示しており、厚いp型のSOI基板3aの上面及び側面にゲート酸化膜(Ta2O5／SiO2)10が設けられ、このゲート酸化膜(Ta2O5／SiO2)10を介してバリアメタル(TiN)11を有するゲート電極 (Al)12が平坦に埋め込まれており、上面ばかりではなく側面にもチャネルが形成される構造を有する大電流駆動のNチャネルのMIS電界効果トランジスタが形成されている。(高速のNチャネルのMIS電界効果トランジスタは上面にのみチャネルが形成される。)ただし、厚いSOI基板を完全空乏化するためには、両側面のゲート電極に印加される電圧によって両側から空乏層が広がることにより完全空乏化できる程度に上面のチャネル幅を狭く形成する必要がある。
したがって、厚いSOI基板の側面までもチャネル領域として、使用できるので、高速のNチャネルのMIS電界効果トランジスタと同一の微細な表面占有面積により、入力及び出力部に使用される大電流駆動のNチャネルのMIS電界効果トランジスタを極めて高集積に形成できる。
また、薄いSIMOX形成酸化膜下に厚いSOI基板の一部からなる半導体層を形成でき、この半導体層をバックチャネルゲート電極として使用できるため、バックチャネルリークを抑制できるので、高信頼性が可能となる。
さらにSOI基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、低抵抗な導電膜(金属膜又は合金膜)で形成できるため、接合容量の低減(ほとんど零)及びソースドレイン領域の抵抗の低減が可能であり、また不純物によるソースドレイン領域をゲート電極の形成前に形成できるので、低融点金属(Al)からなる低抵抗なゲート電極の形成も可能であり、そのうえ高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とSOI基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
この結果、高集積、高信頼及び高速を併せ持つSOI構造の半導体装置を得ることができる。
【0007】
図4は本発明の半導体装置における第2の実施例の模式側断面図で、図1同様貼り合わせSOIウエハーを使用し、且つSIMOX形成酸化膜を利用したSO1構造の高速のNチャネルのMIS電界効果トランジスタ及び保護回路を含む半導体集積回路の一部を示しており、1〜9b、10〜18は図1と同じ物を、19はn型化された厚いSOI基板、20はn＋型不純物領域、21はp＋型不純物領域を示している。
同図においては、厚いSOI基板に大電流のNチャネルMIS電界効果トランジスタを設ける代わりに、双方向のPNダイオードからなる保護回路を設けている以外は図1と同じ構造のSOI構造の半導体装置が形成されている。ここでは図示されていないが、n型化された厚いSOI基板19には電源電圧が、p型の厚いSOI基板3bには接地電圧がそれぞれ印加されている。
本実施例においては、第1の実施例同様、高速のMIS電界効果トランジスタの効果に加え、半導体集積回路を電圧ノイズから保護するために必要とされる保護回路を、他の回路に影響を与えずに、優れた保護特性を有し且つ微細な面積で形成し、横方向動作の高速なMIS電界効果トランジスタと共存することが可能である。(薄いSOI基板にPNダイオードを形成する場合は、垂直方向のPNダイオードを形成できないこと及び表面上の面積を広げて、n型のSOI基板及びp型のSOI基板を確保することが必要であること等より高集積化及び保護特性に不利である。)
【0008】
図5は本発明の半導体装置における第3の実施例の模式側断面図で、通常のp型シリコン基板(バルクウエハー)を使用して形成したSOI構造の高速のNチャネルのMIS電界効果トランジスタ及び大電流駆動のNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1、3a〜4、7〜18は図1と同じ物を、22はSOI構造形成用の熱酸化膜(底部及び横方向形成の酸化膜、ブリッジ酸化膜)を示している。
同図においては、半導体基板(バルクウエハー)を使用し、酸化マスク層を利用した選択酸化により、微細に横方向形成したブリッジ酸化膜により、厚いSOI基板及び薄いSOI基板を形成している以外は図1と同じ構造のSOI構造の半導体装置が形成されている。
本実施例においては、安価なバルクウエハーを使用し、容易なプロセスにより第1の実施例同様の効果を得ることができる。
【0009】
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成には、金属膜でも、合金膜でも、バリアメタルを含む2種以上の金属膜によってもよいし、ゲート電極は通常のポリサイドゲート(WSi／polySi)でもよく、ゲート酸化膜は他の酸化膜あるいは絶縁膜であってもよい。
MIS電界効果トランジスタについては、NチャネルのMIS電界効果トランジスタの場合を説明しているが、PチャネルのMIS電界効果トランジスタを使用しても、CMOSであってもよく、使用する半導体基板もN型でもP型でも、化合物半導体基板でもよい。
またSOI基板を形成する際の酸化膜は貼り合わせ酸化膜であっても、SIMOX形成膜であっても、選択酸化を使用したブリッジ酸化膜であっても、あるいは他の方法により形成した絶縁膜であってもよい。
またSOI基板については2種の膜厚のSOI基板を使用しているが、3種以上の膜厚のSOI基板を使用しても本願発明は成立する。
【0010】
次いで本発明に係る半導体装置の製造方法の一実施例について図6〜図11及び図2を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図6
p型のシリコン基板1に0.5μm程度の酸化膜(SiO2)2を介して貼り合わせられた5μm程度のp型のSOI基板3aの表面に600nm程度の化学気相成長酸化膜(図示せず、SiO2)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、前記厚い化学気相成長酸化膜(図示せず)を選択的に異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで10nm程度の熱酸化膜(図示せず、SiO2)を形成する。次いで約500℃に基板加熱したp型のSOI基板3aに厚い酸化膜(図示せず)をマスク層として、1018cm−2程度のドーズ量の酸素をイオン注入する。次いでl0nm程度の熱酸化膜(図示せず、SiO2)をエッチング除去する。次いでN2雰囲気、約1250℃で1時間程度のアニールをおこない、厚いp型のSOI基板3aの一部に0.1μm程度のp型のSOI基板3b及び0.1μm程度のSIMOX形成酸化膜5を形成する。次いで厚い酸化膜(図示せず)をエッチング除去する。
図7
次いで5nm程度の熱酸化膜(SiO2)23を成長する。次いで化学気相成長法により0.2μm 程度の窒化膜(Si3N4)24を成長する。次いで通常のフォトリソクラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜24、酸化膜23、及びp型のSOI基板3aを選択的に異方性ドライエッチングして素子分離用のトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長酸化膜(SiO2)を成長し、異方性ドライエッチングして、トレンチに埋め込み、素子分離領域4を形成する。
図8
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜24、酸化膜23及びp型のSOI基板(3a、3b)を選択的に順次異方性ドライエッチングして、メタルソースドレイン形成領域を開孔する。次いでレジスト(図示せず)を除去する。次いで酸化膜が埋め込まれたトレンチ4及び窒化膜24をマスク層として、p型のSOI基板(3a、3b)の側面に燐を斜めイオン注入する。連続してp型のSOI基板(3a、3b)の側面に砒素を斜めイオン注入する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p型のSOI基板3bに硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及び窒化膜24をマスク層として、p型のSOI基板3aの側面に硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで900℃程度のN2アニールを加えることにより横方向に拡散させ、n型ソースドレイン領域7及びn＋型ソースドレイン領域8を形成する。(n型ソースドレイン領域7及びn＋型ソースドレイン領域8の横方向の拡散の制御が難しければ別々に熱処理を加えて制御してもよい。)同時にp型のSOI基板(3a、3b)の基板濃度を制御し、閾値電圧の制御をおこなう。p型のSOI基板(3a、3b)の側面にイオン注入する際、直接注入せずに、p型のSOI基板(3a、3b)の側面に薄いバリアメタル(Ti／TiN)を設け、このバリアメタルを介して燐、砒素及び硼素の斜めイオン注入をおこなってもよい。
図9
次いでタングステン膜(W)をスパッタにより成長する。次いで化学的機械研(Chemical Mechanical Polishing 以後CMPと略称する)により平坦に埋め込み、メタルソースドレイン領域(9a、9b、9c、9d)を形成する。
図10
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜24及び酸化膜23を異方性ドライエッチングする。(上面にゲート電極を形成する部分)次いで酸化膜を埋め込んだ素子分離領域形成用トレンチ4の一部の酸化膜(高速のMIS電界効果トランジスタのゲート電極の接続用の引き出し部)を0.2μm程度異方性ドライエッチングする。連続して通常のフォトリソグラフィー技術を利用し、高速のMIS電界効果トランジスタ部を覆うレジスト(図示せず)をマスク層として、大電流駆動のMIS電界効果トランジスタの酸化膜を埋め込んだ素子分離領域形成用トレンチ4の一部の酸化膜を5μm程度(厚いSOI基板の側面がすべて露出するまで)異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで15nm程度のゲート酸化膜(Ta2O5／SiO2)10を成長する。次いで20nm程度のバリアメタル(TiN)11及び0.2μm程度のゲート電極となるAl膜12を連続スパッタにより成長する。次いで化学的機械研磨(CMP)により平坦に埋め込み、ゲート電極12を形成する。
図11
次いで化学気相成長により、0.8μm 程度の燐珪酸ガラス(PSG)膜13を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜13を異方性ドライエッチングして選択的にコンタクトホールを開孔する。次いでスパッタにより、バリアメタルとなるTi、TiN 14を順次成長する。次いで化学気相成長により全面にタングステン膜を成長する。次いで化学的機械研磨(CMP)によりコンタクトホールに平坦に埋め込み、プラグ(W)15を形成する。
図2
次いでスパッタにより、バリアメタルとなるTi、TiN 16を順次成長する。次いでスパッタにより、配線となるAl(数％のCuを含む)17を0.8μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN 18を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル、Al(数％のCuを含む)及びバリアメタルを異方性ドライエッチングしてAlCu配線17を形成し、半導体装置を完成する。
なお上記製造方法においては、一部の工程において異方性のドライエッチングにより埋め込み層を形成しているが、これらの工程をすべて化学的機械研磨(CMP)によりおこなっても差し支えない。
【0011】
【発明の効果】
以上説明のように、本発明の半導体装置によれば、貼り合わせ酸化膜及び選択形成SIMOX酸化膜、SIMOX形成酸化膜及び選択形成エピタキシャル層、異なる深さのトレンチ及び選択酸化形成ブリッジ酸化膜等の技術により薄いSO1基板と厚いSOI基板を同一半導体基板上に形成できる。
したがって、薄い完全空乏型SOI基板には、高速及び高集積な論理回路用のMIS電界効果トランジスタを形成し、厚いSOI基板には、SOI基板の側面にまでチャネル領域を設けることにより微細化を計った入力部及び出力部用の大電流駆動のMIS電界効果トランジスタを形成することができる。
また、薄い完全空乏型SOI基板には、高速及び高集積な論理回路用のMIS電界効果トランジスタを形成し、厚いSOI基板には、縦方向動作の双方向のPNダイオードからなる高集積且つ保護特性に優れた保護回路を形成することもできる。
即ち、極めて高集積、高信頼且つ高速を併せ持つ種々の大規模システムLSI用の半導体集積回路の形成を可能とする複合型SOI(CSOI)構造の半導体装置を得ることができる。
【図面の簡単な説明】
【図1】 本発明の半導体装置における第1の実施例の模式平面図
【図2】 本発明の半導体装置における第1の実施例の模式側断面図(図1のp−p矢視断面図)
【図3】 本発明の半導体装置における第1の実施例の模式側断面図(図1のq−q矢視断面図)
【図4】 本発明の半導体装置における第2の実施例の模式側断面図
【図5】 本発明の半導体装置における第3の実施例の模式側断面図
【図6】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図7】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図8】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図9】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図10】本発明の半導体装置における製造方法の一実施例の工程断面図
【図11】本発明の半導体装置における製造方法の一実施例の工程断面図
【図12】従来の半導体装置の模式平面図
【図13】従来の半導体装置の模式側断面図
【符号の説明】
1   p型のシリコン(Si)基板
2   貼り合わせ用酸化膜(SiO2)
3a  厚いp型のSOI基板
3b  薄いp型のSOI基板
4   素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)
5   SIMOX形成酸化膜(SiO2)
6   p型半導体層(バックチャネルゲート電極)
7   n型ソースドレイン領域
8   n＋型ソースドレイン領域
9a  高速のMIS電界効果トランジスタのメタルソース領域(W)
9b  高速のMIS電界効果トランジスタのメタルドレイン領域(W)
9c  大電流駆動のMIS電界効果トランジスタのメタルソース領域(W)
9d  大電流駆動のMIS電界効果トランジスタのメタルドレイン領域(W)
10  ゲート酸化膜(Ta2O5／SiO2)
11  バリアメタル(TiN)
12  ゲート電極(Al)
13  燐珪酸ガラス(PSG)膜
14  バリアメタル(Ti／TiN)
15  プラグ(W)
16  バリアメタル(Ti／TiN)
17  AlCu配線
18  バリアメタル(Ti／TiN)
19  n型化された厚いSOI基板
20  n＋型不純物領域
21  p＋型不純物領域
22  SOI構造形成用の熱酸化膜(ブリッジ酸化膜)
23  酸化膜(SiO2)
24  窒化膜(Si3N4)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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