(57)【特許請求の範囲】
【請求項１】
第１の方向に配列された複数のゲート線と、
第２の方向に配列された複数のドレイン線と、
前記ゲート線が活性化されて前記ドレイン線に接続される液晶を有し、前記ゲート線と前記ドレイン線の交点の各々に設けられる液晶表示セルと、
前記ゲート線に接続され、前記ゲート線を線順次に活性化させる検知パルス発生回路と、
前記ドレイン線に接続され、前記液晶の静電容量の変化を前記ドレイン線毎に検出する判定回路と
を備え、
前記判定回路は
参照キャパシタと、
前記参照キャパシタを前記ドレイン線に接続するスイッチと、
前記スイッチがオフしている間に前記参照キャパシタを充電する充電手段と、
前記ドレイン線に接続され、前記スイッチがオフしている間に前記液晶を放電する放電手段と、
前記スイッチと前記参照キャパシタとの接続点の電位を検出する検出手段と
を有する圧力検知デジタイザ。
【請求項２】
第１の方向に配列された複数のゲート線と、
第２の方向に配列された複数のドレイン線と、
前記ゲート線が活性化されて前記ドレイン線に接続される液晶を有し、前記ゲート線と前記ドレイン線の交点の各々に設けられる液晶表示セルと、
前記ゲート線に接続され、前記ゲート線を線順次に活性化させる検知パルス発生回路と、
前記ドレイン線に接続され、前記液晶の静電容量の変化を前記ドレイン線毎に検出する判定回路と
を備え、
前記判定回路は
参照キャパシタと、
第１及び第２の期間において、前記参照キャパシタを前記ドレイン線に接続するスイッチと、
前記スイッチがオフしている間に前記参照キャパシタを充電する充電手段と、
前記第１の期間に前記液晶を放電する放電手段と、
前記第２の期間に前記スイッチと前記参照キャパシタとの接続点の電位を検出する検出手段と
を有する圧力検知デジタイザ。
【請求項３】
前記判定回路は
前記接続点の電位を受けるピークホールド回路と、
前記ピークホールド回路の出力を受けるハイパスフィルタと
を更に有する、請求項１又は２記載の圧力検知デジタイザ。
【請求項４】
前記検知パルス発生回路は、前記液晶表示セルについてのブランキング期間において前記ゲート線を線順次に活性化させる、請求項１乃至３のいずれか一つに記載の圧力検知デジタイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は圧力検知デジタイザに関し、特に液晶表示パネルに対する局所的な圧力を検知する技術に関する。
【背景技術】
【０００２】
近年の情報機器の多様化、手書き認識技術の進歩に伴い、タブレットと呼ばれるペン入力パネルが従来から提案されている。特に表示機能を有するパネルが、このペン入力パネルと兼用されるタイプが開発されている。
【０００３】
そしてこのタイプについては、従来から各種方式のタブレットと、表示パネルとを単に重ね合わせた、いわゆる「ハイブリッド方式」が採用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしハイブリッド方式では、例えば液晶表示パネルの上にデジタイジングシートを貼り付ける必要があり、コストの上昇を招いていた。
【０００５】
そこで本発明は、液晶表示素子に対する圧力を検知することにより、タブレットとしての機能を実現する技術を提供する。
【課題を解決するための手段】
【０００７】
この発明のうち請求項１にかかるものは、第１の方向に配列された複数のゲート線と、第２の方向に配列された複数のドレイン線と、前記ゲート線が活性化されて前記ドレイン線に接続される液晶を有し、前記ゲート線と前記ドレイン線の交点の各々に設けられる液晶表示セルと、前記ゲート線に接続され、前記ゲート線を線順次に活性化させる検知パルス発生回路と、前記ドレイン線に接続され、前記液晶の静電容量の変化を前記ドレイン線毎に検出する判定回路とを備える圧力検知デジタイザである。そして前記判定回路は、参照キャパシタと、前記参照キャパシタを前記ドレイン線に接続するスイッチと、前記スイッチがオフしている間に前記参照キャパシタを充電する充電手段と、前記ドレイン線に接続され、前記スイッチがオフしている間に前記液晶を放電する放電手段と、前記スイッチと前記参照キャパシタとの接続点の電位を検出する検出手段とを有する。
【０００８】
この発明のうち請求項２にかかるものは、第１の方向に配列された複数のゲート線と、第２の方向に配列された複数のドレイン線と、前記ゲート線が活性化されて前記ドレイン線に接続される液晶を有し、前記ゲート線と前記ドレイン線の交点の各々に設けられる液晶表示セルと、前記ゲート線に接続され、前記ゲート線を線順次に活性化させる検知パルス発生回路と、前記ドレイン線に接続され、前記液晶の静電容量の変化を前記ドレイン線毎に検出する判定回路とを備える圧力検知デジタイザである。そして前記判定回路は、参照キャパシタと、第１及び第２の期間において、前記参照キャパシタを前記ドレイン線に接続するスイッチと、前記スイッチがオフしている間に前記参照キャパシタを充電する充電手段と、前記第１の期間に前記液晶を放電する放電手段と、前記第２の期間に前記スイッチと前記参照キャパシタとの接続点の電位を検出する検出手段とを有する。
【０００９】
この発明のうち請求項３にかかるものは、請求項２又は３記載の圧力検知デジタイザであって、前記判定回路は前記接続点の電位を受けるピークホールド回路と、前記ピークホールド回路の出力を受けるハイパスフィルタとを更に備える。
【００１０】
この発明のうち請求項４にかかるものは、請求項２乃至４のいずれか一つに記載の圧力検知デジタイザであって、前記検知パルス発生回路は、前記液晶表示セルについてのブランキング期間において前記ゲート線を線順次に活性化させる。
【発明の効果】
【００１２】
この発明のうち請求項１及び請求項２にかかる圧力検知デジタイザによれば、表示の為にマトリックス状に設けられた液晶の静電容量の変化を検出するので、押圧されて静電容量が増大した液晶の位置を検知し、以てタブレットとしても機能する。よって液晶表示パネルと別途にデジタイジングシートを設ける必要がなく、コストの上昇を抑制できる。また一旦参照キャパシタを充電手段で充電し、液晶を放電し、その後スイッチをオンして両者の間を導通させる。接続点の電位は参照キャパシタと液晶との静電容量で決定されるので、この電位を検出することにより、液晶の静電容量の変化を検知することができる。
【００１３】
この発明のうち請求項３にかかる圧力検知デジタイザによれば、線順次に活性化するゲート線に対応して第１方向の液晶表示セルが順次に充電されて行く際に生じる、接続点の電位のピークに変動が生じた際に、この変動したピークに応じてハイパスフィルタがパルスを生成する。従って、押圧の存否の判定がノイズに強く、誤動作しにくくなる。
【００１４】
この発明のうち請求項４にかかる圧力検知デジタイザによれば、ブランキング期間を利用して圧力検知を行うので、液晶を圧力検知素子として採用しても、その表示を妨げることがない。
【発明を実施するための最良の形態】
【００１５】
本発明の原理．
図１は本発明にかかる圧力検知デジタイザの構成を示す概念図である。パネル２０１においてドレイン線Ｄ1，Ｄ2，…，Ｄi，…，Ｄnとゲート線Ｇ1，Ｇ2，…，Ｇj，…，ＧLがマトリックス状に交差している。例えば、ドレイン線Ｄiとゲート線Ｇjの交点近傍には液晶表示セルＭijが設けられており、これはトランジスタＴＲと、液晶Ｃ２と、キャパシタＣ１とを備えている。トランジスタＴＲのゲート電極はゲート線Ｇjに、ドレインはドレイン線Ｄiに、ソースはキャパシタＣ１及び液晶Ｃ２に共通して、それぞれ接続されている。キャパシタＣ１は、液晶Ｃ２に表示をさせる表示信号を蓄積する為に設けられている。他の交点についても同様である。
【００１６】
ゲート線Ｇ1〜ＧLには走査回路２０２から線順次にパルスが与えられ、ドレイン線Ｄ1〜Ｄnにはホールド回路２０３から表示信号が与えられる。
【００１７】
上記のように構成されたパネル２０１、走査回路２０２、ホールド回路２０３は従来から通常の液晶表示パネルにおいて備えられている構造と同様である。しかし、本発明では、更に、ドレイン線Ｄ1〜Ｄnに接続された圧力検知回路２０５と、ゲート線Ｇ1〜ＧLに接続された検知パルス発生回路２０４とを備えている。
【００１８】
検知パルス発生回路２０４も走査回路２０２と同様に、線順次にゲート線Ｇ1〜ＧLにパルスを与える。また、検知パルス発生回路２０４はドレイン線Ｄ1〜Ｄnにおける電流、電圧の変化を検知して、判定信号Ｅ1〜Ｅnを出力する。検知パルス発生回路２０４はドレイン線Ｄ1〜Ｄnにそれぞれ接続された判定回路Ｑ1〜Ｑnを備えており、判定信号Ｅ1〜Ｅnはそれぞれ判定回路Ｑ1〜Ｑnから得られる。
【００１９】
図２は本発明の原理を示す断面模式図である。同図（ａ）は圧力が掛かっていない場合を示し、同図（ｂ）は圧力が掛かっている場合を示す。液晶体１００は上部基板１０１と下部基板１０２に挟まれて封入されており、圧力が掛かっていない場合には厚さｄで保たれている。しかし、入力用ペン３００で上部基板１０１を押圧してこれを凹ませると、その直下では液晶体１００が厚さｄ*まで減少し、その静電容量がｄ／ｄ*倍になる。本発明ではこの静電容量の変化により招来される、液晶Ｃ２及びキャパシタＣ１への充放電電流、電圧の変化を検出する。
【００２０】
なお、本明細書では液晶Ｃ２も接地され、キャパシタＣ１と並列に接続される場合を例に採って説明する。しかし液晶Ｃ２に他の固定電位が与えられても良い。また、通常の液晶表示パネルにおいてキャパシタＣ１が必須でないのと同様、本発明においてもキャパシタＣ１は必須ではない。
【００２１】
実施の形態１．
図３は本発明の実施の形態１にかかる判定回路Ｑiの一例を示す回路図である。判定回路Ｑiは、リセット信号ＲＳを入力し、ドレイン線Ｄiに接続され、判定信号Ｅiを出力する。
【００２２】
判定回路Ｑiは、リセット信号ＲＳの論理反転を与えるインバータ４００と、インバータ４００の出力が与えられるＮＭＯＳトランジスタ４０１と、リセット信号ＲＳが与えられるＮＭＯＳトランジスタ４０２と、抵抗Ｒと、積分器Ａ１と、コンパレータＣＯＭＰとを備えている。トランジスタ４０１、抵抗Ｒ、トランジスタ４０２はこの順に電源Ｖｄｄから接地へと直列に接続されており、トランジスタ４０１と抵抗Ｒとの接続点には積分器Ａ１の一方の入力端Ｋａが、トランジスタ４０２と抵抗Ｒとの接続点には積分器Ａ１の他方の入力端Ｋｂが、それぞれ接続されている。
【００２３】
積分器Ａ１の入力端Ｋｂはドレイン線Ｄiに接続されており、積分器Ａ１の出力端はその出力ＶｏをコンパレータＣＯＭＰの正入力端に与えている。コンパレータＣＯＭＰの負入力端には参照電位Ｖｒが与えられており、コンパレータＣＯＭＰの出力端から判定信号Ｅiが得られる。
【００２４】
図４は図３に示された判定回路Ｑiの動作を示すタイミングチャートである。期間Ｔ２は液晶パネルがデジタイザとして機能する期間であり、実施の形態７において後述するように、表示期間と別途に設けられる。
【００２５】
検知パルス発生回路２０４は走査回路２０２と同様、線順次にゲート線Ｇ1〜ＧLにパルスを与える（以下「ゲート線を活性化させる」という表現をも併用する）。そしてこのパルス内の初期において、リセット信号ＲＳが正パルスを与える。かかるリセット信号ＲＳは検知パルス発生回路２０４に生成させることができる。
【００２６】
ゲート線Ｇjが活性化している期間において、リセット信号ＲＳの正パルスによりトランジスタ４０２はＯＮし、ドレイン線Ｄiを介して液晶表示セルＭijのキャパシタＣ１と液晶Ｃ２とが放電される。この時、トランジスタ４０１はＯＦＦしているので、電源ＶｄｄからキャパシタＣ１、液晶Ｃ２に電荷が供給されることはない。また、積分器Ａ１の入力端Ｋｂが接地される。
【００２７】
リセット信号ＲＳが“Ｌ”になると、トランジスタ４０１，４０２がそれぞれＯＮ，ＯＦＦし、キャパシタＣ１、液晶Ｃ２は放電状態から電源Ｖｄｄによる充電状態に移行する。トランジスタ４０１とドレイン線Ｄiとの間には抵抗Ｒが介在しているので、充電電流Ｉｒはこの抵抗Ｒにおいて電圧降下を生じ、この電圧を積分器が積分することにより、出力Ｖｏが得られる。
【００２８】
今、ｊ行目の液晶表示セルＭijが押圧されていた場合を考えると、液晶Ｃ２の容量が他の液晶表示セルの液晶Ｃ２よりも増大するので、他の液晶表示セルよりも多くの電荷量で充電される。積分器Ａ１の入力端Ｋｂは他の行の液晶表示セルにも接続されているので、図４に示されるように電位上昇はゲート線が線順次に活性化するのに従って周期的に生じるが、ゲート線Ｇjが活性化している期間においては他のゲート線が活性化している期間よりも顕著となる。よって出力Ｖｏも大きくなり、参照電位Ｖｒを適当に設定することにより、判定信号Ｅiを活性化させることができる。
【００２９】
以上のようにして、判定信号Ｅ1〜Ｅnのいずれが活性化したかによって押圧箇所の位置がどの列であるかを認知でき、判定信号が活性化した時刻とゲート線の活性化した時刻とを対比することにより、押圧箇所の位置がどの行であるかを認知できる。しかも、圧力検知の素子として液晶表示セルを採用するので、液晶表示パネルの上にデジタイジングシートを貼り付ける必要もなく、コストの上昇を抑制することができる。さらに、本実施の形態のように、圧力検知の為にパルスを与える線及び信号を受ける線を、表示の為のゲート線Ｇ1〜ＧL及びドレイン線Ｄ1〜Ｄnとで兼用すれば、配線の省略が可能である。勿論、圧力検知の為にパルスを与える線及び信号を受ける線を、表示の為のゲート線Ｇ1〜ＧL及びドレイン線Ｄ1〜Ｄnと別途に設けても良い。
【００３０】
実施の形態２．
図５は本発明の実施の形態２にかかる判定回路Ｑiの一部を示す回路図である。図３に示された構成によって得られた出力Ｖｏを処理して判定信号Ｅiを得るための回路が図示されており、図３におけるコンパレータＣＯＭＰに置換されるものである。
【００３１】
液晶パネルに対する外部からの圧力が弱い場合には液晶Ｃ２の静電容量の変化が小さくなり、参照電位Ｖｒによる判定では押圧を検出できない、あるいは誤検知する場合も考えられる。
【００３２】
本実施の形態では、出力Ｖｏをピークホールド回路３０１に与えて出力Ｖ１を得、更にこれをハイパスフィルタ３０２に与えて出力Ｖ２を得た上で、バッファ３０３に与えて整形し、判定信号Ｅiを得る。
【００３３】
図６は本実施の形態の動作を示すタイミングチャートである。出力Ｖｏの変化が微小であっても、そのピーク値が変化したことがピークホールド回路３０１によって検出され、出力Ｖ１は立ち上がる。この出力Ｖ１の立ち上がりがハイパスフィルタ３０２によって急峻にされて出力Ｖ２が得られる。
【００３４】
以上のようにして本実施の形態では、実施の形態１においてノイズ等に対して信号レベルを大きくすることができ、誤検知を回避することができる。
【００３５】
実施の形態３．
図７は。判定回路Ｑiは、リセット信号ＲＳを入力し、ドレイン線Ｄiに接続され、判定信号Ｅiを出力する。
【００３６】
実施の形態１において図３に示された構成と比較して、トランジスタ４０１，４０２及びリセット信号ＲＳを反転するためのインバータ４００を削除し、代わりにコンパレータＣＯＭＰの正入力端と接地との間に、リセット信号ＲＳによって制御されるトランジスタ４０３を追加した構成となっている。
【００３７】
図８は本実施の形態の動作を示すタイミングチャートである。本実施の形態では、液晶パネルがデジタイザとして機能する期間Ｔ２の当初に一旦ゲート線Ｇ1〜ＧLを全て一斉に活性化させ、ｉ列にある液晶表示セルＭi1〜ＭiLの全てのキャパシタＣ１及び液晶Ｃ２を抵抗Ｒを介して電源Ｖｄｄによって充電しておく。この時、積分器Ａ１の入力端Ｋｂの電位がどのようなカーブで電位Ｖｄｄに到達するかは、それまでに各液晶表示セルＭi1〜ＭiLに与えられていた表示信号の大きさに依存するので、図では斜線でカバーしている。
【００３８】
一旦ゲート線Ｇ1〜ＧLを全て一斉に活性化させた後は、実施の形態１と同様にして線順次にゲート線Ｇ1〜ＧLを活性化させる。一旦電位Ｖｄｄに充電された後、液晶表示セルＭi1〜ＭiLのキャパシタＣ１及び液晶Ｃ２のうちのｊ行の液晶表示セルＭijが押圧されれば、その有するキャパシタＣ１及び液晶Ｃ２に蓄積される電荷量が増大するので、ゲート線Ｇjが活性化することにより、電源Ｖｄｄから再度、充電電流Ｉｒが抵抗Ｒを流れる。押圧されない液晶表示セルＭijは、対応するゲート線が活性化しても、既に電圧Ｖｄｄで充電されているので、改めて充電電流は流れない。
【００３９】
再度の充電電流Ｉｒは抵抗Ｒにおける電圧降下のため、積分器Ａ１の入力端Ｋｂの電位を低下させるので、押圧された液晶表示セルＭijに対応するゲート線Ｇjが活性化した場合のみ出力Ｖｏが参照電位Ｖｒを越えるように、参照電位Ｖｒを設定することができる。
【００４０】
但し、線順次にゲート線Ｇ1〜ＧLを活性化した直後に、リセット信号ＲＳが正パルスを発生させてトランジスタ４０３がＯＮし、コンパレータＣＯＭＰの正入力端はゲート線Ｇ1〜ＧLが線順次に活性化する度に接地される。よって押圧された液晶表示セルＭijに対応する積分器Ａ１の出力Ｖｏは、次のゲート線が活性化する際に強制的に電位がゼロとなり、誤検知を防いでいる。
【００４１】
以上のようにして、本実施の形態においても実施の形態１と同様にして、押圧された箇所を認知することができる。勿論、実施の形態２に示されたようにして出力Ｖｏの処理を行っても良い。
【００４２】
実施の形態４．
図９は本発明の実施の形態４にかかる判定回路Ｑiの一例を示す回路図である。判定回路Ｑiは、リセット信号ＲＳを入力し、ドレイン線Ｄiに接続され、判定信号Ｅiを出力する。
【００４３】
判定回路Ｑiは、リセット信号ＲＳの論理反転を与えるインバータ４０７と、インバータ４０７の出力が与えられるＮＭＯＳトランジスタ４０６と、リセット信号ＲＳが与えられるＮＭＯＳトランジスタ４０４，４０５と、参照キャパシタ５０１と、コンパレータＣＯＭＰとを備えている。
【００４４】
トランジスタ４０４，４０６のドレインは共通してドレイン線Ｄiに接続され、トランジスタ４０４のソースは接地されている。トランジスタ４０５のドレインには電源Ｖｄｄが接続され、参照キャパシタ５０１はトランジスタ４０５に並列に接続されている。トランジスタ４０５，４０６のソースは共通してコンパレータＣＯＭＰの負入力端に接続されており、コンパレータＣＯＭＰの正入力端には参照電位Ｖｒが与えられ、出力端からは判定信号Ｅiが得られる。
【００４５】
図１０は本実施の形態の動作を示すタイミングチャートである。実施の形態１と同様にして、期間Ｔ２において線順次にゲート線Ｇ1〜ＧLが活性化し、各ゲート線が活性化した後にリセット信号ＲＳが正パルスを呈する。
【００４６】
リセット信号ＲＳの正パルスにより、トランジスタ４０４，４０５がＯＮし、それぞれ液晶表示セルＭijのキャパシタＣ１と液晶Ｃ２の放電、参照キャパシタ５０１の放電を行う。この際、トランジスタ４０６はＯＦＦしているので、ドレイン線ＤiとコンパレータＣＯＭＰの負入力端とは絶縁されており、コンパレータＣＯＭＰの負入力端の電位Ｖｃは電源電位Ｖｄｄとなる。
【００４７】
その後、リセット信号ＲＳが“Ｌ”となってトランジスタ４０６がＯＮし、コンパレータＣＯＭＰの負入力端はドレイン線Ｄiに接続され、参照キャパシタ５０１は、液晶表示セルＭijにおけるキャパシタＣ１と液晶Ｃ２との並列接続体に対して直列に接続される。
【００４８】
よって電位Ｖｃは、リセット信号ＲＳが正パルスを呈する間トランジスタ４０５が短絡することによって電源電位Ｖｄｄまで急激に上昇した後、参照キャパシタ５０１と、上記並列接続体との容量比で決定される分圧に落ちつく。
【００４９】
しかし、押圧された液晶表示セルＭijにおける上記の並列接続体の容量は、他の液晶表示セルと比較して増大しているので、電位Ｖｃはゲート線Ｇjが活性化する期間において、他のゲート線が活性化する期間におけるよりも大きく低下する。よって電位ＶｃをコンパレータＣＯＭＰにて参照電位Ｖｒと比較することにより判定信号Ｅiを得ることができる。
【００５０】
実施の形態５．
図１１は本発明の実施の形態５にかかる判定回路Ｑiの一部を示す回路図である。図９に示された構成によって得られた出力Ｖｃを処理して判定信号Ｅiを得るための回路が図示されており、図９におけるコンパレータＣＯＭＰに置換されるものである。
【００５１】
負側のピークに対するホールド回路であるバレーホールド回路３０４は、電位Ｖｃを入力し、その最小値をホールドして出力Ｖ３を得る。更にこれをハイパスフィルタ３０５に与えて出力Ｖ４を得て、出力Ｖ４がＤフリップフロップ３０６のクロック端（立ち下がり検知）に入力する。Ｄフリップフロップ３０６のＤ入力端には論理“Ｈ”に相当する電位を供給する電源、例えば電源Ｖｄｄが接続されている。Ｄフリップフロップ３０６のＱ出力端から得られる出力Ｖ５は、ゲート線Ｇ1〜ＧLが接続された入力端を有するＡＮＤゲート３０７の他の入力端に入力し、ＡＮＤゲート３０７から判定信号Ｅiを得る。
【００５２】
図１２は本実施の形態の動作を示すタイミングチャートである。電位Ｖｃの減少が微小であっても、その最小値（バレー値）が変化したことがバレーホールド回路３０４によって検出され、出力Ｖ３は立ち下がる。この出力Ｖ３の立ち下がりがハイパスフィルタ３０５によって急峻にされて出力Ｖ４が得られる。出力Ｖ４の立ち下がりでＤフリップフロップ３０６は出力Ｖ５を“Ｈ”にし、ＡＮＤゲート３０７を開く。これにより、活性化したゲート線Ｇjの電位がパルスとして判定信号Ｅiに現れる。
【００５３】
以上のようにして本実施の形態では実施の形態４において、ノイズ等に対して信号レベルを大きくすることができ、誤検知を回避することができる。
【００５４】
実施の形態６．
図１３は本発明の実施の形態６にかかる判定回路Ｑiの一例を示す回路図である。判定回路Ｑiは、リセット信号ＲＳ及びゲート信号Ｚａ，Ｚｂ，Ｚｃを入力し、ドレイン線Ｄiに接続され、判定信号Ｅiを出力する。
【００５５】
判定回路Ｑiは、ＮＭＯＳトランジスタ４０５，４０８，４０９，４１０と、参照キャパシタ５０１と、コンパレータＣＯＭＰと、を備えている。トランジスタ４０５のゲートにはリセット信号ＲＳが与えられ、ソースは参照キャパシタ５０１の一端と共に接地され、ドレインは参照キャパシタ５０１の他端に接続されている。そしてトランジスタ４０８はドレイン線Ｄiと参照キャパシタ５０１の他端との間に接続され、ゲート信号Ｚｂが与えられる。トランジスタ４０９は電源Ｖｄｄと参照キャパシタ５０１の他端との間に接続され、ゲート信号Ｚａが与えられる。トランジスタ４１０はコンパレータＣＯＭＰの負入力端と参照キャパシタ５０１の他端との間に接続され、ゲート信号Ｚｃが与えられる。コンパレータＣＯＭＰの正入力端には参照電位Ｖｒが与えられ、出力端からは判定信号Ｅiが得られる。
【００５６】
図１４は本実施の形態の動作を示すタイミングチャートである。実施の形態１と同様にして、期間Ｔ２において線順次にゲート線Ｇ1〜ＧLが活性化し、各ゲート線が活性化した後にリセット信号ＲＳが正パルスを呈する。参照キャパシタ５０１の他端の電位をＶｃとし、コンパレータＣＯＭＰの負入力端の電位をＶａとして表している。
【００５７】
ゲート信号Ｚａ，Ｚｂ，Ｚｃは各々のゲート線が活性化する範囲内で排他的に活性化する。ゲート信号Ｚａはリセット信号ＲＳが正パルスを呈した後、一定期間活性化する。ゲート信号Ｚｂはリセット信号ＲＳが正パルスを呈する第１の期間と、ゲート信号Ｚａが活性化を停止した後の一定期間である第２の期間の前半である一部とにおいて活性化する。第２のゲート信号Ｚｃは、第２の期間の後半の一部に活性化する。
【００５８】
あるゲート線が活性化している間、第１の期間では対応する液晶Ｃ１，キャパシタＣ２がトランジスタ４０５，４０８によって放電され、参照キャパシタ５０１は放電され、電位Ｖｃは接地電位にまで低下する。その後ゲート信号Ｚａが正パルスを呈して活性化している間はゲート信号Ｚｂ，Ｚｃは活性化していないので、トランジスタ４０５，４０８，４１０は全てＯＦＦしており、トランジスタ４０９がＯＮしている。これにより、参照キャパシタ５０１はトランジスタ４０９を介して電源Ｖｄｄによって充電され、電位Ｖｃは電源Ｖｄｄへと上昇する。
【００５９】
その後、ゲート信号Ｚｂが活性化すると、ゲート信号Ｚａ，Ｚｃは活性化していないので、トランジスタ４０５，４０９，４１０は全てＯＦＦし、トランジスタ４０８がＯＮする。これにより、参照キャパシタ５０１が蓄積していた電荷はドレイン線を介してキャパシタＣ１と、液晶Ｃ２との並列接続体へと移動する。
【００６０】
この電荷の移動は電位Ｖｃの低下をもたらすが、実施の形態４において説明されたように、参照キャパシタ５０１と、上記並列接続体との容量比で決定される分圧に落ちつく。
【００６１】
しかし、押圧された液晶表示セルＭijにおける上記の並列接続体の容量は、他の液晶表示セルと比較して増大しているので、電位Ｖｃはゲート線Ｇjが活性化する期間において、他のゲート線が活性化する期間におけるよりも大きく低下する。
【００６２】
その後、ゲート信号Ｚｃが活性化することによりトランジスタ４１０のみがＯＮし、電位Ｖｃは電位ＶａとなってコンパレータＣＯＭＰに伝達され、参照電位Ｖｒと比較することにより判定信号Ｅiを得ることができる。図１４に示されたタイミングチャートでは、トランジスタ４１０がＯＮすることでコンパレータＣＯＭＰの負入力端の寄生容量を充電するため、電位Ｖｃはわずかに減少することが示されている。またこの寄生容量の充電のため、電位Ｖａはトランジスタ４１０がＯＮし始める際（即ちゲート信号Ｚｃが立ち上がる際）にいくらか上昇し、時間経過と共に寄生容量が放電されて電位Ｖａが減少していく様子も示されている。しかし、押圧された液晶表示セルＭijにおける容量の増大により、電位Ｖａは更に減少するので、参照電位Ｖｒを適当に設定して、押圧の存否を判定信号Ｅiに反映させることが可能である。
【００６３】
また、コンパレータＣＯＭＰの負入力端の寄生容量を無視できるならば、トランジスタ４１０を省略し、ゲート信号Ｚｃをも用いず、ゲート信号Ｚａをゲート信号Ｚｂと排他的に活性化しても良い。この場合には第１の期間と第２の期間とは連続することになる。
【００６４】
勿論、本実施の形態においてコンパレータＣＯＭＰの代わりに、実施の形態５で示された処理を電位Ｖａに対して施してもよい。
【００６５】
実施の形態７．
上記では液晶パネルがデジタイザとして機能する期間Ｔ２について特に制限していなかったが、実施の形態３に示された態様以外では、液晶パネルが表示を行う期間Ｔ１と交互に期間Ｔ２を設けることができる。
【００６６】
図１５は本実施の形態の動作を示すタイミングチャートである。期間Ｔ２は液晶パネルの表示期間Ｔ１の複数の間に設けられるブランキング期間を利用することができる。表示期間Ｔ１においても、ブランキング期間を利用してデジタイザとして機能する期間Ｔ２においても、ゲート線Ｇ1〜ＧLには線順次にパルスが与えられる。但し、このような線順次のゲート線の活性化は期間Ｔ１，Ｔ２のそれぞれにおいて走査回路２０２及び検知パルス発生回路２０４が担当する。
【００６７】
このようにブランキング期間を利用して圧力検知を行えば、液晶を圧力検知素子として採用しても、その表示を妨げることがない。
【００６８】
なお、実施の形態３に示された態様では液晶パネルがデジタイザとして機能する期間Ｔ２を表示期間Ｔ１とは全く別途に設けることが望ましい。実施の形態３において説明されるように、全ての液晶表示セルに対して一旦一斉に充電を行う必要があるからであり、その後に液晶表示セルに表示機能を発揮させては、一斉に充電させた効果が阻害されるからである。
【図面の簡単な説明】
【００６９】
【図１】本発明にかかる圧力検知デジタイザの構成を示す概念図である。
【図２】本発明の原理を示す断面模式図である。
【図３】本発明の実施の形態１にかかる判定回路を示す回路図である。
【図４】本発明の実施の形態１の動作を示すタイミングチャートである。
【図５】本発明の実施の形態２にかかる回路を示す回路図である。
【図６】本発明の実施の形態２の動作を示すタイミングチャートである。
【図７】本発明の実施の形態３にかかる判定回路を示す回路図である。
【図８】本発明の実施の形態３の動作を示すタイミングチャートである。
【図９】本発明の実施の形態４にかかる判定回路を示す回路図である。
【図１０】本発明の実施の形態４の動作を示すタイミングチャートである。
【図１１】本発明の実施の形態５にかかる回路を示す回路図である。
【図１２】本発明の実施の形態５の動作を示すタイミングチャートである。
【図１３】本発明の実施の形態６にかかる判定回路を示す回路図である。
【図１４】本発明の実施の形態６の動作を示すタイミングチャートである。
【図１５】本発明の実施の形態７の動作を示すタイミングチャートである。
【符号の説明】
【００７０】
２０４  検知パルス発生回路、２０５  圧力検知回路、３０１  ピークホールド回路、３０２，３０５  ハイパスフィルタ、５０１  参照キャパシタ、Ａ１  積分器、Ｃ１  キャパシタ、Ｃ２  液晶、ＣＯＭＰ  コンパレータ、Ｄ1〜Ｄn  ドレイン線、Ｇ1〜ＧL  ゲート線、Ｍij  液晶表示セル、Ｑ1〜Ｑn  出力判定回路、Ｖｒ  参照電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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