(57)【特許請求の範囲】
【請求項１】
バーンインが行われる際に設定されるバーンインモードと、機能保証条件範囲内の動作が行われる際に設定される通常動作モードとを、それぞれ設定できる半導体集積回路であって、
前記バーンインモードが設定されている間、入力信号に応答して動作するメモリと、
前記入力信号を変換して論理回路動作信号を生成する変換回路と、
前記論理回路動作信号に応答して動作する論理回路
とを具備することを特徴とする
半導体集積回路。
【請求項２】
バーンインが行われる際に設定されるバーンインモードと、機能保証条件範囲内の動作が行われる際に設定される通常動作モードとを、それぞれ設定できる半導体集積回路であって、
前記バーンインモードが設定されている間、入力信号に応答して動作するメモリと、
前記入力信号を変換して論理回路動作信号を生成する変換回路と、
前記論理回路動作信号に応答して動作する論理回路と
を具備し、
前記変換回路は、前記通常動作モードが設定されている間、前記入力信号と実質的に同一な論理回路制御信号を生成し、
前記論理回路は、前記論理回路制御信号に応答してメモリ制御信号を出力し、
前記メモリは、前記通常動作モードが設定されている間、前記メモリ制御信号に応答して動作する
ことを特徴とする
半導体集積回路。
【請求項３】
請求項２において、
前記論理回路が動作することを許可されているか否かを指示する許可信号を生成するパターン検出回路を更に具備し、
前記パターン検出回路は、
前記バーンインモードが設定されている間、前記論理回路が動作することを許可するように前記許可信号を生成し、
前記通常動作モードが設定されている間、前記入力信号に所定のパターンが含まれているか否かを検出し、
前記入力信号に前記パターンが含まれていることを検出した場合には、前記論理回路が動作することを許可するように前記許可信号を生成し、且つ、
前記入力信号に前記パターンが含まれていないことを検出した場合には、前記論理回路が動作することを許可しないように前記許可信号を生成することを特徴とする
半導体集積回路。
【請求項４】
請求項１において、
前記入力信号は、実質的に複数の電圧のいずれかをとるデジタル信号であり、
前記変換回路は、前記入力信号が前記複数の電圧のうちのいずれの電圧であるかを定期的に検出し、且つ、前記入力信号が前記複数の電圧のうちの一の電圧であることを検出したとき、前記論理回路動作信号を変化させることを特徴とする
半導体集積回路。
【請求項５】
請求項４において、
前記メモリは、前記バーンインモードが設定されている間、複数の信号に応答して動作し、且つ、前記複数の信号のそれぞれは、実質的に前記複数の電圧のいずれかをとるデジタル信号であり、
前記入力信号は、前記複数の信号のうち、前記一の電圧をとる頻度が高いものが積極的に選ばれることを特徴とする
半導体集積回路。
【請求項６】
バーンインが行われる際に設定されるバーンインモードと、機能保証条件範囲内の動作が行われる際に設定される通常動作モードとを、それぞれ設定できる半導体集積回路の動作方法であって、
入力信号を入力するステップと、
前記バーンインモードが設定されている間、前記入力信号に応答してメモリを動作するステップと、
前記バーンインモードが設定されている間、前記入力信号に基づいて論理回路動作信号を生成するステップと、
前記論理回路動作信号に応答して論理回路を動作するステップと
を具備することを特徴とする
半導体集積回路の動作方法。
【請求項７】
バーンインが行われる際に設定されるバーンインモードと、機能保証条件範囲内の動作が行われる際に設定される通常動作モードとを、それぞれ設定できる半導体集積回路の動作方法であって、
入力信号を入力するステップと、
前記バーンインモードが設定されている間、前記入力信号に応答してメモリを動作するステップと、
前記バーンインモードが設定されている間、前記入力信号に基づいて論理回路動作信号を生成するステップと、
前記論理回路動作信号に応答して論理回路を動作するステップと
を具備し、
前記通常動作モードが設定されている間、前記入力信号と実質的に同一な論理回路制御信号を生成するステップと、
前記論理回路制御信号に応答して前記論理回路を動作し、メモリ制御信号を出力するステップと、
前記メモリ制御信号に応答して前記メモリを動作するステップと
を更に具備することを特徴とする
半導体集積回路の動作方法。
【請求項８】
請求項７において、
前記論理回路が動作することを許可されているか否かを指示する許可信号を生成するステップを更に具備し、
前記許可信号を生成するステップは、
前記バーンインモードが設定されている間、前記論理回路が動作することを許可するように前記許可信号を生成するステップと、
前記通常動作モードが設定されている間に、前記入力信号に所定のパターンが含まれているか否かを検出するステップと、
前記通常動作モードが設定されている間に、前記入力信号に前記パターンが含まれていることを検出した場合、前記論理回路が動作することを許可するように前記許可信号を生成するステップと、
前記通常動作モードが設定されている間に、前記入力信号に前記パターンが含まれていないことを検出した場合、前記論理回路が動作することを禁止するように前記許可信号を生成するステップと
を含むことを特徴とする
半導体集積回路の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一半導体チップ上に、メモリ（特にＤＲＡＭ）と論理回路とが混載された半導体集積回路に関し、特に、初期故障を低減させるためのスクリーニングとしてバーンイン試験実施の際にメモリとロジック回路とを独立させて同時に動作させる半導体集積回路及びその動作方法に関する。
【０００２】
【従来の技術】
ＭＰＵ（マイクロプロセッサ）の動作速度の高速化に伴い、ＤＲＡＭも記憶容量が大きくなるにつれて動作速度の高速化をも要求されている。しかしながら、ＤＲＡＭの動作速度は、ロジックの動作速度に追従できず、処理システム性能がＤＲＡＭの動作速度により決定され、全体の処理システム性能が制限されていた。この一解決手段として、ＤＲＡＭとロジックとを同一半導体チップ上に集積化した半導体集積回路が開発されている。
【０００３】
かかる半導体集積回路に対しては、高温（例えば１２５℃）条件で、しかも動作保証内定格電圧以上の電源電圧のもとで一定の時間動作させることで半導体集積回路にストレスを与えて、初期故障を顕在化させ、潜在的な初期故障を除去するスクリーニングを行うためにバーンイン試験を実施することが一般的に行われている。
【０００４】
このような半導体集積回路において、時間短縮のためにバーンイン時は、ＤＲＡＭと論理回路とに同時にストレスを印加する方法が望まれている。
【０００５】
メモリと論理回路とを同時にバーンインすることができる半導体集積回路が、公開特許公報（特開平１１−１３４９００）に知られている。公知のその半導体集積回路は、図１０に示されているように、半導体集積回路１０１上に、ＤＲＡＭ１０２、論理回路１０３が設けられている。
【０００６】
半導体集積回路１０１に対してバーンインが施される場合、半導体集積回路１０１の外部から論理回路１０３に信号が入力される。論理回路１０３は、外部から入力された信号に応答して動作し、論理回路１０３にバーンインが施される。更に論理回路１０３は、入力された信号からＤＲＡＭ１０２を動作させる信号を発生する。ＤＲＡＭ１０２は、論理回路１０３が発生した信号に応答して動作し、ＤＲＡＭ１０２にバーンインが施される。このように、半導体集積回路１０１は、ＤＲＡＭ１０２と論理回路１０３とに同時にバーンインが施される。
【０００７】
以下、公知の半導体集積回路１０１をより詳細に説明する。
【０００８】
半導体集積回路１０１には、ベクタ発生回路１１２とマルチプレクサ１１３とが設けられている。
【０００９】
ベクタ発生回路１１２には、マルチプレクサ１１３を介して、ベクタ発生制御信号ＭＢＩＣＭＤ、書き込みデータ初期値ＤＩＮ０〜ＤＩＮｎ、データ反転制御信号ＤＩＮＩＮＶ、読み出し信号ＬＤＲＤ、及び書き込みＬＤＷＴ信号が入力される。書き込みデータ初期値ＤＩＮ０〜ＤＩＮｎは、書き込みデータの初期値を設定するための信号である。データ反転制御信号ＤＩＮＩＮＶ、読み出し信号ＬＤＲＤと、書き込み信号ＬＤＷＴとは、ベクタ発生回路１１２に、読み出し・書き込みコマンドを入力するための信号である。ベクタ発生回路１１２には、更にリフレッシュカウンタ及び制御回路１０６が生成するキャリー信号ＲＣＲＹと、クロック信号ＣＬＫとが入力されている。
【００１０】
ベクタ発生回路１１２は、カラムアドレス発生回路１１４、セグメントアドレス発生回路１１５、書き込みデータ発生回路１１６、機能コマンド発生回路１１７と、アドレス発生制御回路１１８とを備えている。
【００１１】
カラムアドレス発生回路１１４は、カラムアドレス信号ＣＡ０〜ＣＡｎを生成する。セグメントアドレス発生回路１１５は、セグメントアドレス信号Ｓ０〜Ｓｎを生成する。書き込みデータ発生回路１１６は、書き込みデータ初期値ＤＩＮ０〜ＤＩＮｎと、書き込み信号ＬＤＷＴとに基づいて、書き込みデータ信号Ｄ０〜Ｄｎを生成する。機能コマンド発生回路１１７は、読み出し信号ＲＤと、書き込み信号ＷＴとを生成する。
【００１２】
ベクタ発生回路１１２に含まれる各回路によって生成されるカラムアドレス信号ＣＡ０〜ＣＡｎ、書き込みデータ信号Ｄ０〜Ｄｎ、読み出し信号ＲＤ、書き込み信号ＷＴ、ベクタ発生開始信号ＭＢＩ、及びセグメントアドレス信号Ｓ０〜Ｓｎは、ＤＲＡＭ１０２に出力される。
【００１３】
ＤＲＡＭ１０２の入力側には、入力回路１０４が設けられている。ＤＲＡＭ１０２の出力側には、出力回路１０５が設けられている。ＤＲＡＭ１０２には、更に、リフレッシュカウンタ及び制御回路１０６、セグメントアドレスデコーダ１０７とが設けられている。リフレッシュカウンタ及び制御回路１０６は、メモリセルをセルフリフレッシュするための信号を生成する。リフレッシュカウンタ及び制御回路１０６は、ワード線選択のためのアドレスカウンタを含んでいる。リフレッシュカウンタ及び制御回路１０６は、更に、ローアドレスを生成する。
【００１４】
セグメントアドレスデコーダ１０７は、セグメントアドレス信号Ｓ０〜Ｓｎに基づいて、ＤＲＡＭ１０２に設けられた４つのセグメント（図示されない）のうちの一のセグメントを選択する。
【００１５】
更に半導体集積回路１０１には、論理回路１０３が設けられている。論理回路１０３には、マルチプレクサ１０８、１０９、１１０、１１１が設けられている。マルチプレクサ１０８、１０９は、ＤＲＡＭ１０２の入力回路１０４の入力側前段に設けられている。マルチプレクサ１０８、１０９には、入力端子ＩＮ１〜ＩＮｎからの入力信号と、論理回路１０３からの信号が入力される。一方、マルチプレクサ１１０、１１１は、ＤＲＡＭ１０２の出力回路１０５の出力側次段に設けられている。マルチプレクサ１１０、１１１は、ＤＲＡＭ１０２からの出力信号と論理回路１０３からの信号とが入力される。
【００１６】
このように、バーンインの際には、ベクタ発生回路１１２とリフレッシュカウンタ及び制御回路１０６とは、ベクタ発生制御信号ＭＢＩＣＭＤ、書き込みデータ初期値ＤＩＮ０〜ＤＩＮｎ、データ反転制御信号ＤＩＮＩＮＶ、読み出し信号ＬＤＲＤ、及び書き込みＬＤＷＴ信号に基づいて、ＤＲＡＭ１０２を動作させるアドレス、命令、データを発生する。ＤＲＡＭ１０２は、そのアドレス、命令、データに基づいて動作し、ＤＲＡＭ１０２にバーンインが施される。
【００１７】
ここで、かかるベクタ発生制御信号ＭＢＩＣＭＤ、書き込みデータ初期値ＤＩＮ０〜ＤＩＮｎ、データ反転制御信号ＤＩＮＩＮＶ、読み出し信号ＬＤＲＤ、及び書き込みＬＤＷＴ信号は、論理回路１０３が本来必要としている信号と兼用されている。論理回路１０３は、ベクタ発生制御信号ＭＢＩＣＭＤ、書き込みデータ初期値ＤＩＮ０〜ＤＩＮｎ、データ反転制御信号ＤＩＮＩＮＶ、読み出し信号ＬＤＲＤ、及び書き込みＬＤＷＴ信号に応答して動作し、論理回路１０３にもバーンインが施される。
【００１８】
このように、ＤＲＡＭ１０２と論理回路１０３とは、バーンインの際に同時に動作し、もってバーンイン時間の短縮が図られている。
【００１９】
以上に説明されたように、半導体集積回路がバーンインされる場合、その半導体集積回路には、半導体集積回路を動作させるための入力信号が外部から入力される。このとき、半導体集積回路を動作させるために入力される入力信号の数は少ないことが望ましい。
【００２０】
なぜなら、半導体集積回路を動作させるための入力信号の数が多いほど、半導体集積回路の入出力ピン数は多く必要だからである。半導体集積回路にバーンインをかけるバーンイン装置は、バーンインをかけることができる入出力ピンの数に制限がある。半導体集積回路の入出力ピン数は、その制限を満たす必要がある。
【００２１】
また、入出力ピン数が少なければ、１度に多くの半導体集積回路にバーンインをかけることができるからである。このことは、コストを抑制する上で好ましい。
【００２２】
また、入力信号の数が多いと、作成されるべき入力信号のパターン数が増加するからであり、コストを抑制する観点から、パターン数が少ないことが望ましい。
【００２３】
外部から入力される入力信号の数を増やすことなく、メモリと論理回路を同時にバーンインすることができる半導体集積回路が望まれる。
【００２４】
【発明が解決しようとする課題】
本発明の課題は、外部から入力される入力信号の数を増やすことなく、メモリと論理回路とを、同時にバーンインすることができる半導体集積回路を提供することにある。
【００２５】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００２６】
本発明による半導体集積回路は、バーンインが行われる際に設定されるバーンインモードと、機能保証条件範囲内の動作が行われる際に設定される通常動作モードとを、それぞれ設定できる半導体集積回路である。本発明による半導体集積回路は、図１に示されているように、メモリ（１４）と、変換回路（３、４、５、６、７、８）と、論理回路（９）とを具備する（ｃｏｍｐｒｉｓｅ）。ここで、変換回路は、インプットバッファ（３）、シフトレジスタ（４）、セレクタ（５）、トリガビット検出回路（６）、ＡＮＤゲート（７）、パターンジェネレータ（８）とからなる。論理回路（９）は、メモリコア制御回路（９）からなる。メモリ（１４）は、バーンインモードが設定されている間、外部から与えられる入力信号（ｉｎｐｕｔ＜５：０＞）に応答して動作する。更に変換回路（３、４、５、６、７、８）は、バーンインモードが設定されている間、外部から与えられる入力信号（ｉｎｐｕｔ＜５：０＞）に応答し、入力信号（ｉｎｐｕｔ＜５：０＞）を変換して論理回路動作信号（ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞、Ｔｒｇ＿ｂｉｔ、ＰａｔｔｅｒｎＨｉｔ、Ｄｅｃ＿Ｔｒｇ）を生成する。メモリコア制御回路（９）は、論理回路動作信号（ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞、Ｔｒｇ＿ｂｉｔ、ＰａｔｔｅｒｎＨｉｔ、Ｄｅｃ＿Ｔｒｇ）に応答して動作する。
【００２７】
本発明による半導体集積回路は、バーンイン試験が行われる場合、メモリ（１４）を制御する入力信号（ｉｎｐｕｔ＜５：０＞）のみを入力すれば、メモリ（１４）と、論理回路（９）の両者が動作する。本発明の半導体集積回路は、入力される信号の数を増やすことなくメモリ（１４）と論理回路（９）の両者を、同時にバーンインできる。
【００２８】
また、変換回路（３、４、５、６、７、８）は、通常動作モードが設定されている間、入力信号（ｉｎｐｕｔ＜５：０＞）と実質的に同一な論理回路制御信号（ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞）を生成する。このとき、論理回路（９）は、論理回路制御信号（ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞）に応答してメモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）を出力する。メモリ（１４）は、メモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）に応答して動作する。
【００２９】
通常動作モードが設定されている間、論理回路（９）は、入力信号（ｉｎｐｕｔ＜５：０＞）に制御されながらメモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）を生成する。メモリ（１４）は、メモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）に応答して動作する。通常動作モードが設定されている間、メモリ（１４）は、メモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）に応答して動作し、論理回路（９）に制御されながら動作することになる。
【００３０】
また、本発明による半導体集積回路は、入力信号（ｉｎｐｕｔ＜５：０＞）に基づいて、論理回路（９）が動作することを許可されているか否かを指示する許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成するパターン検出回路（１０）を更に具備することがある。パターン検出回路（１０）は、バーンインモードが設定されている間、論理回路（９）が動作することを許可するように許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成する。更に、パターン検出回路（１０）は、通常動作モードが設定されている間、入力信号（ｉｎｐｕｔ＜５：０＞）に所定のパターンが含まれているか否かを検出し、入力信号（ｉｎｐｕｔ＜５：０＞）にそのパターンが含まれていることを検出した場合には、論理回路が動作することを許可するように許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成し、また、入力信号（ｉｎｐｕｔ＜５：０＞）に所定のそのパターンが含まれていないことを検出した場合には、論理回路（９）が動作することを許可しないように許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成する。
【００３１】
所定のそのパターンは、論理回路（９）が動作することを許可するか否かを示すことがある。
【００３２】
通常動作モードが設定されている間、論理回路（９）は、入力信号（ｉｎｐｕｔ＜５：０＞）に所定のそのパターンが含まれている場合にのみ動作する。一方、バーンインモードが設定されている間には、論理回路（９）は入力信号（ｉｎｐｕｔ＜５：０＞）に関わらず動作を許可され、所定のそのパターンが含まれていなくても、論理回路（９）にバーンインストレスが印加されることになる。
【００３３】
このような構成により、通常動作モードが設定されている間には、入力信号（ｉｎｐｕｔ＜５：０＞）に所定のそのパターンが含まれているかいないかによって、論理回路（９）が動作することを許可するか否かを指示することができる。
一方、バーンインモードが設定されている間には、入力信号（ｉｎｐｕｔ＜５：０＞）として、所定のそのパターンが含まれていないような信号を入力しても、論理回路（９）を動作させて、論理回路（９）にバーンインストレスを印加することができる。
【００３４】
このような構成は、入力信号（ｉｎｐｕｔ＜５：０＞）が入力される信号線（３ａ）に複数のデバイスが接続されている場合に、特に有効である。入力信号（ｉｎｐｕｔ＜５：０＞）に含まれているパターンにより、どのデバイスが動作するかを指示することができるからである。
【００３５】
また、本発明による半導体集積回路において、入力信号（ｉｎｐｕｔ＜０＞）は、実質的に複数の電圧（ＨＩレベル、ＬＯレベル）のいずれかをとるデジタル信号であることがある。このとき、変換回路（３、４、５、６、７、８）は、入力信号（ｉｎｐｕｔ＜０＞）が複数の電圧（ＨＩレベル、ＬＯレベル）のうちのいずれの電圧であるかを定期的に検出する。入力信号（ｉｎｐｕｔ＜０＞）が複数の電圧（ＨＩレベル、ＬＯレベル）のうちの一の電圧（ＨＩレベル）であることを検出したときに、論理回路動作信号（ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞）を変化させる。
【００３６】
バーンインモードが設定されている場合、入力信号（ｉｎｐｕｔ＜０＞）は、メモリ（１４）を動作させる信号である。入力信号（ｉｎｐｕｔ＜０＞）は、ある程度の頻度で、複数の電圧（ＨＩレベル、ＬＯレベル）のうち、その一の電圧（ＨＩレベル）をとる。論理回路動作信号（ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞）は、入力信号（ｉｎｐｕｔ＜０＞）が複数の電圧（ＨＩレベル、ＬＯレベル）のうちの一の電圧（ＨＩレベル）であることを検出される頻度と、同じ頻度で変化することになる。
【００３７】
また、本発明による半導体集積回路において、メモリ（１４）は、バーンインモードが設定されている間、複数の信号（ｉｎｐｕｔ＜５：０＞）に応答して動作することがある。このとき、複数の信号（ｉｎｐｕｔ＜５：０＞）のそれぞれは、実質的に複数の電圧（ＨＩレベル、ＬＯレベル）のいずれかをとるデジタル信号である。入力信号（ｉｎｐｕｔ＜０＞）は、複数の信号（ｉｎｐｕｔ＜５：０＞）のうち、一の電圧（ＨＩレベル）をとる頻度が高いものが積極的に選ばれる。
【００３８】
入力信号（ｉｎｐｕｔ＜０＞）が一の電圧（ＨＩレベル）をとる頻度が高いと、論理回路動作信号（ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞）が変化する頻度も高くなる。論理回路動作信号（ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞）が高い頻度で変化するため、バーンインが行われる場合に、論理回路（９）に適正なバーンインストレスが印加される。
【００３９】
本発明による半導体集積回路の動作方法は、バーンインが行われる際に設定されるバーンインモードと、通常動作が行われる際に設定される通常動作モードとが、排他的に設定される半導体集積回路の動作方法である。本発明の半導体集積回路の動作方法は、入力信号（ｉｎｐｕｔ＜５：０＞）を入力するステップと、バーンインモードが設定されている間、入力信号（ｉｎｐｕｔ＜５：０＞）に実質的に同一なメモリ動作信号（Ｃｎｔｒｏｌ＜５：０＞）を生成するステップと、メモリ動作信号（Ｃｎｔｒｏｌ＜５：０＞）に応答してメモリ（１４）を動作するステップと、バーンインモードが設定されている間、入力信号（ｉｎｐｕｔ＜５：０＞）に基づいて論理回路動作信号（ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞、Ｔｒｇ＿ｂｉｔ、ＰａｔｔｅｒｎＨｉｔ、Ｄｅｃ＿Ｔｒｇ）を生成するステップと、論理回路動作信号（ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞、Ｔｒｇ＿ｂｉｔ、ＰａｔｔｅｒｎＨｉｔ、Ｄｅｃ＿Ｔｒｇ）に応答して論理回路（９）を動作するステップとを具備する。
【００４０】
当該半導体集積回路の動作方法は、バーンイン試験が行われる場合、メモリ（１４）を制御する入力信号（ｉｎｐｕｔ＜５：０＞）のみを入力すれば、メモリ（１４）と、論理回路（９）の両者が動作する。本発明の半導体集積回路は、入力される信号の数を増やすことなくメモリ（１４）と論理回路（９）の両者を、同時にバーンインできる。
【００４１】
また、本発明による半導体集積回路の動作方法は、通常動作モードが設定されている間、入力信号（ｉｎｐｕｔ＜５：０＞）と実質的に同一な論理回路制御信号（ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞）を生成するステップと、論理回路制御信号（ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞）に応答して論理回路（９）を動作して、メモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）を出力するステップと、メモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）に応答してメモリ（１４）を動作するステップとを更に具備することがある。
【００４２】
通常動作モードが設定されている間、論理回路（９）は、実質的に入力信号（ｉｎｐｕｔ＜５：０＞）に制御されながらメモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）を生成する。メモリ（１４）は、メモリ制御信号（ＣｏｒｅＣｎｔｒｏｌ＜５：０＞）に応答して動作する。通常動作モードが設定されている間、メモリ（１４）は、論理回路（９）に制御されながら動作することになる。
【００４３】
また、当該半導体集積回路の動作方法は、論理回路（９）が動作することを許可されているか否かを指示する許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成するステップを更に具備することがある。このとき、許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成するステップは、バーンインモードが設定されている間、論理回路（９）が動作することを許可するように許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成するステップと、通常動作モードが設定されている間に、入力信号（ｉｎｐｕｔ＜５：０＞）に所定のパターンが含まれているか否かを検出するステップと、通常動作モードが設定されている間に、入力信号（ｉｎｐｕｔ＜５：０＞）に所定のそのパターンが含まれていることを検出した場合、論理回路（９）が動作することを許可するように許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成するステップと、通常動作モードが設定されている間に、入力信号（ｉｎｐｕｔ＜５：０＞）に所定のそのパターンが含まれていないことを検出した場合、論理回路（９）が動作することを禁止するように許可信号（ＰａｔｔｅｒｎＨｉｔ）を生成するステップとを含む。
【００４４】
所定のそのパターンは、論理回路（９）が動作することを許可するか否かを指示するためのパターンである。入力信号（ｉｎｐｕｔ＜５：０＞）に所定のそのパターンが含まれている場合、論理回路（９）は、動作することが許可される。入力信号（ｉｎｐｕｔ＜５：０＞）に所定のそのパターンが含まれていない場合、論理回路（９）は動作することが禁止される。このとき、メモリ（１４）も有効に動作しないことになる。
【００４５】
当該半導体集積回路の動作方法は、バーンインモードが設定されている間、入力信号（ｉｎｐｕｔ＜５：０＞）に所定のパターンが含まれているか否かに関わらず、論理回路（９）は、動作することが許可される。
【００４６】
【発明の実施の形態】
図面に一致対応して、本発明の一実施の形態の半導体集積回路は、インバータを備えている。インバータ１は、図１に示されているように、ＡＮＤゲート２に接続する。インバータ１には、信号ＩＦ＿Ｂｕｒｎｉｎが入力されている。インバータ１は、信号／ＩＦ＿ＢｕｒｎｉｎをＡＮＤゲート２に出力する。
【００４７】
ＡＮＤゲート２には、信号／ＩＦ＿Ｂｕｒｎｉｎと、信号ＴｅｓｔＭｏｄｅとが入力される。ＡＮＤゲート２は、信号ＥＮＢをインプットバッファ３に出力する。インプットバッファ３には、信号ＥＮＢと、信号群ｉｎｐｕｔ＜５：０＞と、クロック信号ｃｌｋが入力される。
【００４８】
信号群ｉｎｐｕｔ＜５：０＞は、６つの信号ｉｎｐｕｔ＜０＞、ｉｎｐｕｔ＜１＞、ｉｎｐｕｔ＜２＞、ｉｎｐｕｔ＜３＞、ｉｎｐｕｔ＜４＞、ｉｎｐｕｔ＜５＞からなる。本明細書において、６つの信号ｉｎｐｕｔ＜０＞〜＜５＞は、まとめて信号群ｉｎｐｕｔ＜５：０＞と表現される。
【００４９】
同様に、本明細書において、信号群Ａ＜５：０＞と記載された場合、その信号群Ａ＜５：０＞は、信号Ａ＜０＞、Ａ＜１＞、Ａ＜２＞、Ａ＜３＞、Ａ＜４＞、Ａ＜５＞からなることを意味する。信号群Ａ＜５：０＞のうちの一の信号を表現する場合には、信号Ａ＜ｉ＞と記載される。ただし、ｉは、０以上５以下の整数である。本明細書において、このような記載の方法は、他の信号に準用される。
【００５０】
インプットバッファ３は、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞を出力する。
信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞〜＜５＞からなる。
【００５１】
信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞は、シフトレジスタ４に入力される。シフトレジスタ４には、更にクロック信号ｃｌｋが入力される。シフトレジスタ４は、状態信号群ｓｔｐ０＜５：０＞、ｓｔｐ１＜５：０＞、…、ｓｔｐ７＜５：０＞をセレクタ５に出力する。状態信号群ｓｔｐ０＜５：０＞は、状態信号ｓｔｐ０＜０＞〜＜５＞からなる。同様に、状態信号群ｓｔｐｊ＜５：０＞は、それぞれ状態信号ｓｔｐｊ＜０＞〜＜５＞からなる。但し、ｊは、０以上７以下の整数である。
【００５２】
信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞のうち、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞は、トリガビット検出回路６に入力される。トリガビット検出回路６には、更にクロック信号ｃｌｋが入力される。トリガビット検出回路６は、信号Ｔｒｇｂｉｔを出力する。信号Ｔｒｇｂｉｔは、ＡＮＤゲート７に入力される。
【００５３】
ＡＮＤゲート７には、更に信号ＴｅｓｔＭｏｄｅと、信号ＩＦ＿Ｂｕｒｎｉｎが入力される。ＡＮＤゲート７は、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔをパターンジェネレータ８に出力する。パターンジェネレータ８は、状態ポインタ８ａを含む。パターンジェネレータ８は、状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞をセレクタ５に出力する。状態信号群ｓｔｔ０＜５：０＞は、状態信号ｓｔｔ０＜０＞〜＜５＞からなる。同様に、状態信号群ｓｔｔｊ＜５：０＞は、それぞれ状態信号ｓｔｔｊ＜０＞〜＜５＞からなる。但し、ｊは、０以上７以下の整数である。
【００５４】
セレクタ５には、状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞と、状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞と、信号ＩＦ＿Ｂｕｒｎｉｎが入力される。セレクタ５は、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞をメモリ制御回路９に出力する。状態信号群ｓｔ０＜５：０＞は、状態信号ｓｔ０＜０＞〜＜５＞からなる。同様に、状態信号群ｓｔｊ＜５：０＞は、それぞれ状態信号ｓｔｊ＜０＞〜＜５＞からなる。但し、ｊは、０以上７以下の整数である。
【００５５】
信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞は、更にパターン検出回路１０に入力される。パターン検出回路１０には、更にクロック信号ｃｌｋと、信号ＩＦ＿Ｂｕｒｎｉｎが入力される。パターン検出回路１０は、信号ＰａｔｔｅｒｎＨｉｔをＡＮＤゲート１１に出力する。
【００５６】
ＡＮＤゲート１１には、信号Ｔｒｇｂｉｔと、信号ＰａｔｔｅｒｎＨｉｔとが入力される。ＡＮＤゲート１１は、信号Ｄｅｃ＿Ｔｒｇをメモリ制御回路９に出力する。メモリ制御回路９には、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞と、信号Ｄｅｃ＿Ｔｒｇと、クロック信号ｃｌｋとが入力される。メモリ制御回路９は、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞をセレクタ１２に出力する。信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞は、信号ＣｏｒｅＣｎｔｒｏｌ＜０＞〜＜５＞からなる。
【００５７】
セレクタ１２には、信号群ｉｎｐｕｔ＜５：０＞と、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞と、信号ＴｅｓｔＭｏｄｅとが入力される。セレクタ１２は、信号群Ｃｎｔｒｏｌ＜５：０＞をメモリ１４に出力する。信号群Ｃｎｔｒｏｌ＜５：０＞は、信号Ｃｎｔｒｏｌ＜０＞〜＜５＞からなる。
【００５８】
更に、信号線３ａには、本実施の形態の半導体集積回路と同じ構成を有する他のデバイス（図示されない）が接続されることがある。信号群ｉｎｐｕｔ＜５：０＞は、他のデバイスにも入力される。信号群ｉｎｐｕｔ＜５：０＞は、本実施の形態の半導体集積回路あてに送信された信号群である場合と、その他の回路あてに送信された信号群である場合の両方の場合がある。
【００５９】
本実施の形態の半導体集積回路の動作を説明する。本実施の形態の半導体集積回路は、以下、半導体集積回路５０と記載される。半導体集積回路５０の各部は、半導体集積回路５０が通常動作モード、テストモード、バーンインモードのいずれかの動作モードで動作するかに応じて、異なる動作を行う。
【００６０】
通常動作モードとは、半導体集積回路５０が、機能保証条件内の動作をするときに設定される動作モードである。半導体集積回路５０が通常動作モードで動作する場合、信号群ｉｎｐｕｔ＜５：０＞として、メモリ制御回路９を制御するための信号群が入力される。このとき、信号群ｉｎｐｕｔ＜５：０＞に含まれる信号のそれぞれは、シリアル信号である。半導体集積回路５０が通常動作モードで動作する場合、インプットバッファ３、シフトレジスタ４、セレクタ５は、信号群ｉｎｐｕｔ＜５：０＞に含まれる信号のそれぞれをパラレル化して、メモリ制御回路９に出力する。即ち、メモリ制御回路９は、実質的に信号群ｉｎｐｕｔ＜５：０＞により制御される。メモリ制御回路９は、メモリ１４を制御する信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞を出力する。メモリ１４は、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞に応答して動作し、結果として、メモリ制御回路９に従属して動作することになる。
【００６１】
テストモードとは、半導体集積回路５０が試験されるときに設定される動作モードである。半導体集積回路５０がテストモードで動作する場合、信号群ｉｎｐｕｔ＜５：０＞として、メモリ１４を制御するための信号群が入力される。メモリ１４は、信号群ｉｎｐｕｔ＜５：０＞に応答して動作し、所定の試験が行われる。一方、メモリ制御回路９は、実質的に動作しない。半導体集積回路５０がテストモードで動作する場合、メモリ１４のみが動作する。
【００６２】
バーンインモードとは、半導体集積回路５０が、バーンインされる際に設定される動作モードである。半導体集積回路５０がバーンインモードにある場合、テストモードで動作する場合と同様に、信号群ｉｎｐｕｔ＜５：０＞として、メモリ１４を制御するための信号群が入力される。半導体集積回路５０がバーンインモードにある場合、メモリ１４は、信号群ｉｎｐｕｔ＜５：０＞に応答して動作し、バーンインストレスが印加される。
【００６３】
一方、インプットバッファ３、トリガビット検出回路６、パターンジェネレータ８は、信号群ｉｎｐｕｔ＜５：０＞を変換し、メモリ制御回路９を動作させる状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞を発生する。メモリ制御回路９は、状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞に応答して動作する。半導体集積回路５０がバーンインモードにある場合、メモリ制御回路９は、信号群ｉｎｐｕｔ＜５：０＞としてメモリ制御回路９を制御する信号群が入力されていないのも関わらず動作し、メモリ制御回路９にもバーンインストレスを印加される。即ち、半導体集積回路５０がバーンインモードにある場合、メモリ制御回路９と、メモリ１４とは、メモリ１４を制御するための信号群ｉｎｐｕｔ＜５：０＞を入力するのみで、同時に動作することになる。
【００６４】
半導体集積回路５０が、いずれの動作モードで動作するかは、信号ＴｅｓｔＭｏｄｅと信号ＩＦ＿Ｂｕｒｎｉｎとによって指定される。信号ＴｅｓｔＭｏｄｅがＬＯレベル（接地電圧）の場合は、半導体集積回路５０は、通常動作モードで動作する。信号ＴｅｓｔＭｏｄｅがＨＩレベル（電源電圧）であり、且つ、信号ＩＦ＿ＢｕｒｎｉｎがＬＯレベルである場合には、半導体集積回路５０は、テストモードで動作する。信号ＴｅｓｔＭｏｄｅと、信号ＩＦ＿ＢｕｒｎｉｎのいずれもがＨＩレベルのとき、半導体集積回路５０は、バーンインモードで動作する。
【００６５】
半導体集積回路５０の各部は、信号ＴｅｓｔＭｏｄｅと、信号ＩＦ＿ＢｕｒｎｉｎとがＨＩレベルであるか、ＬＯレベルであるかに応じて、異なった動作を行う。以下、半導体集積回路５０の各部の動作が詳細に説明される。
【００６６】
インバータ１は、信号ＩＦ＿Ｂｕｒｎｉｎの負論理をとり、信号／ＩＦ＿Ｂｕｒｎｉｎを生成する。インバータ１は、信号／ＩＦ＿ＢｕｒｎｉｎをＡＮＤゲート２に出力する。ＡＮＤゲート２には、信号／ＩＦ＿Ｂｕｒｎｉｎと、信号ＴｅｓｔＭｏｄｅとが入力されている。ＡＮＤゲート２は、信号／ＩＦ＿Ｂｕｒｎｉｎと、信号ＴｅｓｔＭｏｄｅとの論理積をとって信号ＥＮＢを生成する。
【００６７】
信号ＴｅｓｔＭｏｄｅと信号ＩＦ＿Ｂｕｒｎｉｎとは、半導体集積回路５０の動作モードを示す。信号ＴｅｓｔＭｏｄｅがＬＯレベル（接地電圧）の場合は、半導体集積回路５０は、通常動作モードで動作する。通常動作モードとは、半導体集積回路５０が、機能保証条件範囲内の動作をするときに設定される動作モードである。
【００６８】
信号ＴｅｓｔＭｏｄｅがＨＩレベル（電源電圧）であり、且つ、信号ＩＦ＿ＢｕｒｎｉｎがＬＯレベルである場合には、半導体集積回路５０は、テストモードで動作する。テストモードとは、半導体集積回路５０が試験されるときに設定される動作モードである。
【００６９】
信号ＴｅｓｔＭｏｄｅと、信号ＩＦ＿ＢｕｒｎｉｎのいずれもがＨＩレベルのとき、半導体集積回路５０は、バーンインモードで動作する。バーンインモードとは、半導体集積回路５０が、バーンインされる際に設定される動作モードである。
【００７０】
信号ＥＮＢは、インプットバッファ３がその動作を許可されるか否かを示す。信号ＥＮＢがＨＩレベルのとき、インプットバッファ３は、動作することを禁止される。信号ＥＮＢがＬＯレベルのとき、インプットバッファＥＮＢは、動作することを許可される。
【００７１】
半導体集積回路５０が通常動作モードにある場合、信号ＴｅｓｔＭｏｄｅ、信号ＩＦ＿Ｂｕｒｎｉｎは、いずれもＬＯレベルである。このとき、信号ＥＮＢはＬＯレベルである。半導体集積回路５０が通常動作モードにある場合、インプットバッファ３は、動作することを許可される。
【００７２】
半導体集積回路５０がテストモードにある場合、信号ＴｅｓｔＭｏｄｅはＨＩレベルであり、信号ＩＦ＿Ｂｕｒｎｉｎは、ＬＯレベルである。このとき、信号ＥＮＢは、ＨＩレベルである。半導体集積回路５０がテストモードにある場合、インプットバッファ３は、動作することを禁止される。
【００７３】
半導体集積回路５０がバーンインモードにある場合、信号ＴｅｓｔＭｏｄｅ、信号ＩＦ＿Ｂｕｒｎｉｎは、いずれもＨＩレベルである。このとき、信号ＥＮＢは、ＬＯレベルである。半導体集積回路５０がバーンインモードにある場合、インプットバッファ３は、動作することを許可される。
【００７４】
インプットバッファ３には、クロック信号ｃｌｋが入力されている。クロック信号ｃｌｋは、所定の周波数を有するパルス信号である。クロック信号ｃｌｋの立ち上がりエッジ、立ち下がりエッジが示すタイミングに応答して、半導体集積回路５０は動作する。立ち上がりエッジ、立ち下がりエッジの両者は、まとめてパルスエッジと呼ばれる。クロック信号ｃｌｋは、一定の周期でパルスエッジを含む。クロック信号ｃｌｋにパルスエッジが発生する周期は、本明細書において、クロック周期と呼ばれる。
【００７５】
インプットバッファ３には、更に信号線３ａを介して信号群ｉｎｐｕｔ＜５：０＞が入力されている。信号群ｉｎｐｕｔ＜５：０＞に含まれる信号ｉｎｐｕｔ＜０＞〜＜６＞は、図２に示されているように、いずれもＨＩレベル（電源電圧）又はＬＯレベル（接地電圧）のいずれかの電圧をとるデジタル信号である。信号ｉｎｐｕｔ＜０＞〜＜５＞は、図２に示されているように、クロック信号ｃｌｋと同期している。信号ｉｎｐｕｔ＜０＞〜＜５＞のそれぞれは、クロック信号ｃｌｋが1つのパルスエッジに対応して、それぞれ１ビットを伝送する。
【００７６】
半導体集積回路５０が通常動作モードで動作する場合、信号群ｉｎｐｕｔ＜５：０＞としてメモリ制御回路９を制御する信号が入力される。半導体集積回路５０が通常動作モードで動作する場合の、信号群ｉｎｐｕｔ＜５：０＞の内容が説明される。このとき、信号ｉｎｐｕｔ＜０＞〜＜５＞は、シリアルデータを伝送する。時間軸において連続する８ビットは、１つのパケットを構成する。信号ｉｎｐｕｔ＜０＞〜＜５＞は、いずれもパケット毎にデータを伝達する。信号ｉｎｐｕｔ＜０＞〜＜５＞が伝送するパケットに含まれるビットのうち、どのビットがパケットの先頭であるかは、信号ｉｎｐｕｔ＜０＞により示される。
【００７７】
信号ｉｎｐｕｔ＜０＞に含まれるビットが”１”（ＨＩレベル）である場合、”１”であるそのビットと、それに続く７ビットからなる８のビットは、信号ｉｎｐｕｔ＜０＞の１つのパケットを構成する。また、信号ｉｎｐｕｔ＜０＞に含まれるビットが”１”（ＨＩレベル）である場合、”１”であるそのビットと同時に信号ｉｎｐｕｔ＜１＞〜＜５＞により伝送されたビットと、それに続く７ビットからなる８のビットは、信号ｉｎｐｕｔ＜１＞〜＜５＞の１つのパケットを構成する。
【００７８】
信号ｉｎｐｕｔ＜０＞は、時刻ｔ１において、”１”である。これは、時刻ｔ１以降に伝送される８ビットが１つのパケットを構成することを示す。時刻ｔ１から時刻ｔ８までの期間を期間Ｔ１とすると、信号ｉｎｐｕｔ＜０＞が期間Ｔ１に伝送する８のビットは、１つのパケットを構成する。このとき、信号ｉｎｐｕｔ＜１＞〜信号ｉｎｐｕｔ＜５＞が期間Ｔ１に伝送する８のビットも、１つのパケットを構成する。
【００７９】
また、時刻ｔ９において、信号ｉｎｐｕｔ＜０＞は、”１”である。これは、時刻ｔ９以降に伝送される８ビットが１つのパケットを構成することを示す。時刻ｔ９から時刻ｔ１６までの期間を期間Ｔ２とすると、信号ｉｎｐｕｔ＜０＞が期間Ｔ２に伝送する８のビットは、１つのパケットを構成する。このとき、信号ｉｎｐｕｔ＜１＞〜＜５＞が、期間Ｔ２に伝送する８のビットも、１つのパケットを構成する。
【００８０】
一方、半導体集積回路５０がテストモードで動作する場合、及び、バーンインモードで動作する場合、信号群ｉｎｐｕｔ＜５：０＞としてメモリ１４を制御するための信号群が入力される。このときの信号群ｉｎｐｕｔ＜５：０＞は、メモリ１４を制御するパラレルデータを伝送する。
【００８１】
このような信号群ｉｎｐｕｔ＜５：０＞が入力されるインプットバッファ３の動作は、信号ＥＮＢがＬＯレベルであるか、ＨＩレベルであるかに応じて異なる。
【００８２】
信号ＥＮＢがＬＯレベルである場合とは、半導体集積回路５０が通常動作モードで動作する場合及びバーンインモードで動作する場合である。このとき、インプットバッファ３は、クロック信号ｃｌｋのパルスエッジを検出する毎に、信号群ｉｎｐｕｔ＜５：０＞に含まれる信号ｉｎｐｕｔ＜０＞〜＜５＞のそれぞれをラッチする。続いてインプットバッファ３は、ラッチした信号ｉｎｐｕｔ＜０＞を、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞として出力する。同様に、インプットバッファ３は、ラッチした信号ｉｎｐｕｔ＜１＞〜＜５＞を、それぞれ信号ｉｎｐｕｔ＿ｂｕｆ＜１＞〜＜５＞として出力する。
【００８３】
信号ｉｎｐｕｔ＿ｂｕｆ＜０＞〜＜５＞の波形が、図２に示されている。信号群ｉｎｐｕｔ＿ｂｕｆ＜０＞〜＜５＞の波形は、図２に示されているように、それぞれ信号ｉｎｐｕｔ＜０＞〜＜５＞が遅延された波形に実質的に等しい。
【００８４】
前述のとおり、信号群ｉｎｐｕｔ＜５：０＞に含まれる信号ｉｎｐｕｔ＜０＞〜＜５＞は、シリアルにデータを伝送する。従って、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞に含まれる信号ｉｎｐｕｔ＿ｂｕｆ＜０＞〜＜５＞もそれぞれシリアルにデータを伝送する。
【００８５】
一方、信号ＥＮＢがＨＩレベルである場合とは、半導体集積回路５０がテストモードの場合である。このとき、インプットバッファ３は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞〜＜５＞をいずれもＬＯレベルにして出力する。半導体集積回路５０がテストモードの場合、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞は、実質的にデータを伝送しない。半導体集積回路５０がテストモードの場合、シフトレジスタ４、セレクタ５、トリガビット検出回路６、ＡＮＤゲート７、パターンジェネレータ８、メモリ制御回路９、パターン検出回路１０、ＡＮＤゲート１１は、実質的に有効に動作しない。
【００８６】
インプットバッファ３により出力された信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞は、シフトレジスタ４に入力される。シフトレジスタ４は、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞に含まれる信号ｉｎｐｕｔ＿ｂｕｆ＜０＞を、以下のようにして状態信号ｓｔｐ０＜０＞、ｓｔｐ１＜０＞、…、ｓｔｐ７＜０＞に変換する。
図３には、状態信号ｓｔｐ０＜０＞、ｓｔｐ１＜０＞、…、ｓｔｐ７＜０＞の波形が示されている。
【００８７】
シフトレジスタ４は、クロック信号ｃｌｋのパルスエッジを検出する毎に、検出する直前における信号ｉｎｐｕｔ＿ｂｕｆ＜０＞のデータを取り込み、状態信号ｓｔｐ０＜０＞として出力する。また、シフトレジスタ４は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞のデータを１クロック周期だけ遅延し、状態信号ｓｔｐ１＜０＞として出力する。以下同様に、シフトレジスタ４は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞のデータを、取り込んだ後にｉクロック周期だけ遅延し、状態信号ｓｔｐｉ＜０＞として出力する。ｉは０以上７以下の整数である。
【００８８】
半導体集積回路５０が通常動作モードで動作する場合、シフトレジスタ４は、シリアルにデータを伝送する信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞をパラレルにデータを伝送する状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞に変換する役割を有する。
【００８９】
シフトレジスタ４が、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞が伝送するパケットの最後のビットを取り込んで出力したとき、状態信号ｓｔｐ０＜０＞〜状態信号ｓｔｐ７＜０＞には、そのパケットに含まれる全てのビットのデータが現れる。信号ｉｎｐｕｔ＿ｂｕｆ＜０＞が期間Ｔ１に伝送するパケットに含まれる８ビットのデータは、時刻ｔ８〜ｔ９の間、状態信号ｓｔｐ０＜０＞〜ｓｔｐ７＜０＞に現れる。このようにして、シリアルデータを伝送する信号ｉｎｐｕｔ＿ｂｕｆ＜０＞はパラレルデータを伝送する状態信号ｓｔｐ０＜０＞〜状態信号ｓｔｐ７＜０＞に変換される。
【００９０】
シフトレジスタ４は、信号ｉｎｐｕｔ＿ｂｕｆ＜１＞〜＜５＞についても同様の操作を行う。信号ｉｎｐｕｔ＿ｂｕｆ＜１＞の１パケットに含まれるシリアルデータはパラレルデータに変換され、状態信号ｓｔｐ０＜１＞〜状態信号ｓｔｐ７＜１＞に現れる。同様に、信号ｉｎｐｕｔ＿ｂｕｆ＜ｉ＞の１パケットに含まれるシリアルデータはパラレルデータに変換され、状態信号ｓｔｐ０＜ｉ＞〜状態信号ｓｔｐ７＜ｉ＞に現れる。但し、ｉは０以上５以下の整数である。
【００９１】
半導体集積回路５０がテストモードで動作する場合、前述のとおり、シフトレジスタ４は、実質的に有効に機能しない。
【００９２】
また、半導体集積回路５０がバーンインモードで動作する場合、シフトレジスタ４は、半導体集積回路５０が通常動作モードで動作する場合と同様の動作を行う。
【００９３】
シフトレジスタ４により生成された状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞は、セレクタ５に入力される。
【００９４】
一方、インプットバッファ３により出力された信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞のうちの信号ｉｎｐｕｔ＿ｂｕｆ＜０＞は、トリガビット検出回路６に入力される。トリガビット検出回路６には、更にクロック信号ｃｌｋが入力される。トリガビット検出回路６は、クロック信号ｃｌｋのパルスエッジを検出する毎に、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞を取り込む。トリガビット検出回路６は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞に応答して信号ＴｒｇＢｉｔを生成する。
【００９５】
信号ＴｒｇＢｉｔの信号波形が、図３に示されている。トリガビット検出回路６は、取り込んだ信号ｉｎｐｕｔ＿ｂｕｆ＜０＞が、ＨＩレベルであるか否かを監視する。トリガビット検出回路６は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることを検出した場合、その後、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることを検出した時のパルスエッジを含んで８つのパルスエッジをクロック信号ｃｌｋに検出するまで、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞の検出を行わない。トリガビット検出回路６は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることを検出した後クロック信号ｃｌｋにパルスエッジを７つ検出した時、信号ＴｒｇＢｉｔをＨＩレベルにして出力する。
【００９６】
半導体集積回路５０が通常動作モードで動作する場合、トリガビット検出回路６は、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞により伝送されるパケットの先頭のビットを検出する役割を果たす。更にトリガビット検出回路６は、そのパケットの最後尾のビットが入力された時、信号ＴｒｇＢｉｔをＨＩレベルにして出力する役割を果たす。
【００９７】
信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルをとる時点は、パケットの先頭のビットが入力される時点である。クロック信号ｃｌｋにパルスエッジを８つ検出した時とは、パケットの最後尾のビットが入力された時である。トリガビット検出回路６は、そのパケットの最後尾のビットが入力されたときに、信号ＴｒｇＢｉｔをＨＩレベルにして出力する。
【００９８】
図４を参照すると、トリガビット検出回路６は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞が時刻ｔ１にＨＩレベルになったのに対応して、時刻ｔ８から時刻ｔ９の間、信号ＴｒｇＢｉｔをＨＩレベルにする。時刻ｔ８から時刻ｔ９の間とは、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞が期間Ｔ１に伝送するパケットに含まれる８ビットのデータが、状態信号ｓｔｐ０＜０＞〜ｓｔｐ７＜０＞に現れる時間に一致する。
【００９９】
半導体集積回路５０がテストモードで動作する場合、トリガビット検出回路６は、実質的に有効に動作しない。
【０１００】
半導体集積回路５０がバーンインモードで動作する場合、信号ＴｒｇＢｉｔは、単に、トリガビット検出回路６により、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることが検出されたことを示す信号である。
【０１０１】
トリガビット検出回路６により生成された信号ＴｒｇＢｉｔは、ＡＮＤゲート７に出力される。
【０１０２】
ＡＮＤゲート７には、更に信号ＴｅｓｔＭｏｄｅと、信号ＩＦ＿Ｂｕｒｎｉｎが入力される。ＡＮＤゲート７は、信号ＴｒｇＢｉｔと、信号ＴｅｓｔＭｏｄｅと、信号ＩＦ＿Ｂｕｒｎｉｎとの論理和をとり、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔを生成する。
【０１０３】
半導体集積回路５０が通常動作モードで動作する場合、信号ＴｅｓｔＭｏｄｅと、信号ＩＦ＿Ｂｕｒｎｉｎとは、いずれもＬＯレベルである。半導体集積回路５０が通常動作モードで動作する場合、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔは、常にＬＯレベルである。
【０１０４】
半導体集積回路５０がテストモードで動作する場合も、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔは、常にＬＯレベルである。
【０１０５】
半導体集積回路５０がバーンインモードで動作する場合、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔは、実質的に信号ＴｒｇＢｉｔと同一の信号である。ＡＮＤゲート７は、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔをパターンジェネレータ８に出力する。
【０１０６】
パターンジェネレータ８は、状態ポインタ８ａを含む。状態ポインタ８ａは、０以上２５５のいずれかの値を保持する。状態ポインタ８ａは、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔが１度ＨＩレベルになる毎に、保持する値を１だけ増加する。但し、状態ポインタ８ａが２５５であるときに、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔがＨＩレベルになった場合、状態ポインタ８ａは０に戻る。
【０１０７】
半導体集積回路５０が通常動作モードで動作する場合、及び、テストモードで動作する場合、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔは、常にＬＯレベルである。従って、半導体集積回路５０が通常動作モードで動作する場合、状態ポインタ８ａは、その値を変化しない。
【０１０８】
半導体集積回路５０がバーンインモードで動作する場合、信号Ｓｔａｔｅ＿ｉｎｃｒｅｍｅｎｔは、信号ＴｒｇＢｉｔがＨＩレベルになる毎にＨＩレベルになる。信号ＴｒｇＢｉｔがＨＩレベルになる場合とは、トリガビット検出回路６により、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることが検出された場合である。即ち、状態ポインタ８ａは、トリガビット検出回路６により、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることが検出される毎に、１だけその値を増加する。
【０１０９】
パターンジェネレータ８は、状態ポインタ８ａの保持する値に基づいて、状態信号ｓｔｔ０＜ｉ＞〜ｓｔｔ７＜ｉ＞を生成する。ｉは、０以上５以下の全ての整数である。ここで、状態信号ｓｔｔ０＜０＞〜ｓｔｔ０＜５＞は、実質的に同一である。同様に、状態信号ｓｔｔｊ＜０＞〜ｓｔｔｊ＜５＞は、実質的に同一である。ｊは、０以上７以下の整数である。
【０１１０】
図５に示されているように、状態ポインタ８ａが保持する値が０のとき、状態信号ｓｔｔ０＜ｉ＞〜ｓｔｔ７＜ｉ＞として、いずれも”０”（ＬＯレベル）が設定される。状態ポインタ８ａが保持する値が１のとき、状態信号ｓｔｔ０＜ｉ＞が”１”（ＨＩレベル）に、状態信号ｓｔｔ０＜ｉ＞〜ｓｔｔ７＜ｉ＞として、いずれも”０”が設定される。
【０１１１】
ここで、状態信号ｓｔｔｊ＜ｉ＞に設定される値をＳｊとする。但し、ｊは０以上７以下の整数であり、ｉは、０以上５以下の全ての整数である。更に、状態ポインタ８ａが保持する値をＰとする。パターンジェネレータ８は、Ｓ０〜Ｓ７が、
【０１１２】
【数１】
0004556051.tif 000002
を満足するように、ｓｔｔ０＜ｉ＞〜ｓｔｔ７＜ｉ＞を発生する。前述のとおり、状態ポインタ８ａは、トリガビット検出回路６により信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることを検出される毎に、１だけその値を増加する。状態信号ｓｔｔ０＜０＞〜ｓｔｔ７＜ｉ＞は、トリガビット検出回路６により、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることが検出される毎に、変化することになる。
【０１１３】
パターンジェネレータ８により発生された状態信号ｓｔｔ０＜０＞〜＜５＞は、状態信号群ｓｔｔ０＜５：０＞を構成する。同様に、パターンジェネレータ８により発生された状態信号ｓｔｔｊ＜０＞〜＜５＞は、状態信号群ｓｔｔｊ＜５：０＞を構成する。ｊは、０以上７以下の整数である。状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞は、セレクタ５に出力される。
【０１１４】
セレクタ５は、信号ＩＦ＿Ｂｕｒｎｉｎに応答して、状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞又は状態信号群ｓｔｔ０＜５：０＞のいずれかを、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞として出力する。半導体集積回路５０が通常動作モードで動作する場合、信号ＴｅｓｔＭｏｄｅはＬＯレベルである。このとき、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞として、状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞が出力される。このとき、状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞は、シリアルデータを伝送する信号群ｉｎｐｕｔ＜５：０＞が、パラレルデータを伝送する信号群に変換されたものである。
【０１１５】
半導体集積回路５０が通常動作モードで動作する場合、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞として、信号群ｉｎｐｕｔ＜５：０＞と、実質的に同じの内容のデータが出力される。
【０１１６】
半導体集積回路５０がテストモードで動作する場合、セレクタ５は、実質的に動作しないのと同等である。
【０１１７】
一方、半導体集積回路５０がバーンインモードで動作する場合、信号ＴｅｓｔＭｏｄｅはＨＩレベルである。このとき、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞として、パターンジェネレータ８により生成された状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞が出力される。
【０１１８】
状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞は、メモリ制御回路９に入力される。
【０１１９】
一方、インプットバッファ３が出力する信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞は、パターン検出回路１０にも入力される。パターン検出回路１０には、更にクロック信号ｃｌｋと、信号ＩＦ＿Ｂｕｒｎｉｎが入力される。パターン検出回路１０は、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞と、信号ＩＦ＿Ｂｕｒｎｉｎに基づいて、信号ＰａｔｔｅｒｎＨｉｔを出力する。
【０１２０】
信号ＰａｔｔｅｒｎＨｉｔは、メモリ制御回路９の動作を許可するか否かを示す信号である。信号ＰａｔｔｅｒｎＨｉｔがＨＩレベルのとき、メモリ制御回路９は、動作を許可される。信号ＰａｔｔｅｒｎＨｉｔがＬＯレベルのとき、メモリ制御回路９は、動作を禁止される。
【０１２１】
パターン検出回路１０は、信号ＩＦ＿ＢｕｒｎｉｎがＬＯレベルであるか、ＨＩレベルであるかに応じて異なる動作を行う。
【０１２２】
信号ＩＦ＿ＢｕｒｎｉｎがＬＯレベルにある場合の動作が説明される。信号ＩＦ＿ＢｕｒｎｉｎがＬＯレベルである場合とは、半導体集積回路５０が通常動作モードで動作する場合である。
【０１２３】
このとき、パターン検出回路１０は、信号群ｉｎｐｕｔ＜５：０＞が半導体集積回路５０あてに送られてきたものか否かを判断する。前述のとおり、インプットバッファ３に信号群ｉｎｐｕｔ＜５：０＞を入力する信号線３ａは、半導体集積回路５０と同じ回路構成を有する他の回路（図示されない）にも接続することがある。信号群ｉｎｐｕｔ＜５：０＞は、他の回路あての信号群である場合がある。
【０１２４】
パターン検出回路１０は、信号群ｉｎｐｕｔ＜５：０＞に含まれるパターンを検出する。パターン検出回路１０は、信号群ｉｎｐｕｔ＜５：０＞に所定のパターンが含まれていることを検出した場合、その信号群ｉｎｐｕｔ＜５：０＞が、半導体集積回路５０あてに送信されていると判断する。このとき、パターン検出回路１０は、信号ＰａｔｔｅｒｎＨｉｔを所定の間ＨＩレベルにする。
【０１２５】
一方、パターン検出回路１０は、信号群ｉｎｐｕｔ＜５：０＞に所定のパターンが含まれていることを検出しなかった場合、その信号群ｉｎｐｕｔ＜５：０＞が、他のデバイス（図示されない）あてに送信されていると判断する。このとき、信号ＰａｔｔｅｒｎＨｉｔは、ＬＯレベルのままに保たれる。
【０１２６】
パターン検出回路１０は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞に基づいて、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞〜＜５＞が伝送するパケットの先頭ビットを検出する。
パターン検出回路１０は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞に基づいて、パケットの先頭ビットを検出した場合、信号ｉｎｐｕｔ＿ｂｕｆ＜１＞〜＜５＞により伝送されるパケットの先頭ビットを参照する。
【０１２７】
パターン検出回路１０は、信号ｉｎｐｕｔ＿ｂｕｆ＜１＞、＜２＞、＜３＞、＜４＞、＜５＞により伝送されるパケットの先頭ビットが、それぞれ、ＬＯレベル、ＨＩレベル、ＨＩレベル、ＬＯレベル、ＬＯレベルである場合、信号ＰａｔｔｅｒｎＨｉｔを所定の期間、ＨＩレベルにして出力する。これ以外の場合、パターン検出回路１０は、信号ＰａｔｔｅｒｎＨｉｔをＬＯレベルにして出力する。
【０１２８】
パターン検出回路１０は、信号群ｉｎｐｕｔ＜５：０＞に、信号ｉｎｐｕｔ＜１＞、＜２＞、＜３＞、＜４＞、＜５＞により伝送されるパケットの先頭ビットが、それぞれ、ＬＯレベル、ＨＩレベル、ＨＩレベル、ＬＯレベル、ＬＯレベルであるパターンを検出することとなる。パターン検出回路１０が検出するパターンは、他のパターンであることが可能である。また、パターン検出回路１０が検出するパターンは、時系列をなして順次入力されるパターンであることも可能である。
【０１２９】
パターン検出回路１０に、図２で示されている信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞が入力された時の動作が説明される。図２に示されているように、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞は、時刻ｔ１からｔ２において、ＨＩレベルをとる。パターン検出回路１０は、時刻ｔ１において、パケットの先頭ビットが入力されたことを認知する。パターン検出回路１０は、信号ｉｎｐｕｔ＿ｂｕｆ＜１＞〜＜５＞を参照する。
【０１３０】
時刻ｔ１からｔ２において、信号ｉｎｐｕｔ＿ｂｕｆ＜１＞、＜２＞、＜３＞、＜４＞、＜５＞は、それぞれＬＯレベル、ＨＩレベル、ＨＩレベル、ＬＯレベル、ＬＯレベルをとる。パターン検出回路１０は、信号群ｉｎｐｕｔ＜５：０＞が、半導体集積回路５０宛であると判断する。パターン検出回路１０は、時刻ｔ２から時刻ｔ１０までの間、信号ＰａｔｔｅｒｎＨｉｔをＨＩレベルにする。
【０１３１】
同様に、時刻ｔ９からｔ１０において、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞は、ＨＩレベルをとる。パターン検出回路１０は、時刻ｔ９において、パケットの先頭ビットが入力されたことを認知する。時刻ｔ９からｔ１０において、信号ｉｎｐｕｔ＿ｂｕｆ＜１＞、＜２＞、＜３＞、＜４＞、＜５＞は、それぞれＬＯレベル、ＨＩレベル、ＨＩレベル、ＬＯレベル、ＬＯレベルをとる。パターン検出回路１０は、信号群ｉｎｐｕｔ＜５：０＞が、半導体集積回路５０宛であると判断する。パターン検出回路１０は、時刻ｔ１０以後、所定の期間だけ信号ＰａｔｔｅｒｎＨｉｔを所定の期間、ＨＩレベルにする。
【０１３２】
続いて、信号ＩＦ＿ＢｕｒｎｉｎがＨＩレベルであるとき、即ち、半導体集積回路５０がバーンインモードで動作する場合のパターン検出回路５０の動作が説明される。パターン検出回路１０は、信号ＩＦ＿ＢｕｒｎｉｎがＨＩレベルであるとき、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞に関わらず信号ＰａｔｔｅｒｎＨｉｔをＨＩレベルにする。
【０１３３】
パターン検出回路１０は、半導体集積回路５０がバーンインモードで動作する場合、メモリ制御回路９が動作することを常に許可する。半導体集積回路５０がバーンインモードで動作する場合、メモリ制御回路９には、バーンインストレスが印加されることが望まれる。そこで、半導体集積回路５０がバーンインモードで動作する場合には、常にメモリ制御回路９は動作を許可される。
【０１３４】
パターン検出回路１０は、信号ＰａｔｔｅｒｎＨｉｔをＡＮＤゲート１１に出力する。
【０１３５】
ＡＮＤゲート１１には、信号Ｔｒｇｂｉｔと、信号ＰａｔｔｅｒｎＨｉｔが入力されている。ＡＮＤゲート１１は、信号Ｔｒｇｂｉｔと、信号ＰａｔｔｅｒｎＨｉｔの論理和をとって信号Ｄｅｃ＿Ｔｒｇを生成する。
【０１３６】
ＡＮＤゲート１１は、信号Ｄｅｃ＿Ｔｒｇをメモリ制御回路９に出力する。
【０１３７】
メモリ制御回路９には、信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞と、信号Ｄｅｃ＿Ｔｒｇと、クロック信号ｃｌｋが入力されている。メモリ制御回路９は、信号Ｄｅｃ＿ＴｒｇがＨＩレベルのとき、信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞を取り込む。メモリ制御回路９は、信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞から信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞を生成する。メモリ制御回路９は、信号Ｄｅｃ＿ＴｒｇがＬＯレベルのとき、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞に含まれる信号ＣｏｒｅＣｎｔｒｏｌ＜５：０＞を全てＬＯレベルにする。
【０１３８】
半導体集積回路５０が通常動作モードで動作するとき、信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞は、信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞に等しい。更に、信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞は、信号群ｉｎｐｕｔ＜５：０＞がパラレル化された信号群である。信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞は、信号群ｉｎｐｕｔ＜５：０＞に応じて決まる。半導体集積回路５０が通常動作モードで動作するとき、メモリ制御回路９は、信号群ｉｎｐｕｔ＜５：０＞に応答して動作する。
【０１３９】
半導体集積回路５０がテストモードで動作する場合、信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞は、いずれもＬＯレベルの信号からなる。このとき、メモリ制御回路９は、実質的に動作しないのに等しい。
【０１４０】
一方、半導体集積回路５０がバーンインモードで動作するとき、信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞は、信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞に等しい。信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞は、パターンジェネレータ１０により生成される。半導体集積回路５０がバーンインモードで動作するとき、メモリ制御回路９は、パターンジェネレータ１０により生成された信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞に応じて動作する。
【０１４１】
メモリ制御回路９は、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞をセレクタ１２に出力する。
【０１４２】
セレクタ１２には、更に、信号群ｉｎｐｕｔ＜５：０＞と、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞と、信号ＴｅｓｔＭｏｄｅが入力されている。セレクタ１２は、信号ＴｅｓｔＭｏｄｅがＬＯレベルのとき、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞を信号群Ｃｎｔｒｏｌ＜５：０＞としてメモリ１４に出力する。セレクタ１２は、信号ＴｅｓｔＭｏｄｅがＨＩレベルのとき、信号群ｉｎｐｕｔ＜５：０＞を信号群Ｃｎｔｏｒｌ＜５：０＞としてメモリ１４に出力する。メモリ１４は、信号群Ｃｎｔｒｏｌ＜５：０＞により制御されながら動作する。
【０１４３】
信号ＴｅｓｔＭｏｄｅがＬＯレベルのときとは、半導体集積回路５０が通常動作モードで動作する場合である。このとき、メモリ制御回路９により生成された信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞と実質的に同一の信号群に応答してメモリ１４が動作する。
【０１４４】
信号ＴｅｓｔＭｏｄｅがＨＩレベルのときとは、半導体集積回路５０がテストモード及びバーンインモードで動作する場合である。このとき、信号群ｉｎｐｕｔ＜５：０＞と実質的に同一の信号群に応答して、メモリ１４が動作する。
【０１４５】
以上に説明されたように、本実施の形態の半導体集積回路５０に含まれる各部分は、通常動作モード、テストモード、バーンインモードに応じて異なった動作を行う。この結果、半導体集積回路５０は、通常動作モード、テストモード、バーンインモードのいずれに設定されるかによって異なる動作を行うことになる。
【０１４６】
前述のとおり、半導体集積回路５０が通常動作モードにある場合には、メモリ制御回路９が、信号群ｉｎｐｕｔ＜５：０＞により制御され、且つ、メモリ１４は、メモリ制御回路９に従属して動作することになる。半導体集積回路５０が、かかる動作を行うことを、以下で説明する。
【０１４７】
インプットバッファ３には、シリアルデータを伝送する信号からなる信号群ｉｎｐｕｔ＜５：０＞が入力される。半導体集積回路５０が通常動作モードにある場合、信号群ｉｎｐｕｔ＜５：０＞は、メモリ制御回路９を制御する信号からなる。信号群ｉｎｐｕｔ＜５：０＞には、メモリ制御回路９が動作することを許可する所定のパターンが含まれている。
【０１４８】
図６には、信号群ｉｎｐｕｔ＜５：０＞の信号波形が示されている。信号群ｉｎｐｕｔ＜５：０＞に含まれる信号ｉｎｐｕｔ＜０＞〜＜５＞は、それぞれシリアルにデータを伝送する。信号群ｉｎｐｕｔ＜５：０＞は、インプットバッファ３に取り込まれ、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞としてシフトレジスタ４に出力される。
【０１４９】
シフトレジスタ４は、シリアルデータを伝送する信号からなる信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞を、クロック信号ｃｌｋに同期して取り込む。シフトレジスタ４は、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞をパラレル化し、パラレルデータを伝送する信号からなる状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞に変換する。信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞と、状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞とは、実質的に同一の内容を有する。シフトレジスタ４は、状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞をセレクタ７に出力する。
【０１５０】
セレクタ７は、シフトレジスタ４が生成する状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞と、パターンジェネレータ１０が生成する状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞とのうち、状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞を状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞としてメモリ制御回路９に出力する。
【０１５１】
一方、トリガビット検出回路８は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞を定期的に監視する。トリガビット検出回路８は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることを検出し、パケットの先頭のビットが入力されたことを検出する。トリガビット検出回路８は、パケットの最後尾のビットが入力された時点で、信号ＴｒｇＢｉｔをＨＩレベルにして出力する。信号ＴｒｇＢｉｔがＨＩレベルである時間は、信号群ｉｎｐｕｔ＜５：０＞にふくまれるパケットのデータが、状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞に現れている時間を示す。
【０１５２】
パターン検出回路１０は、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞の中に、メモリ制御回路９が動作することを許可する所定のパターンが含まれているか否かを検出する。パターン検出回路１０は、その所定のパターンが含まれることを検出した場合、信号ＰａｔｔｅｒｎＨｉｔを所定の期間、ＨＩレベルにして出力する。パターン検出回路１０は、その所定のパターンが含まれることを検出しない場合、信号ＰａｔｔｅｒｎＨｉｔをＬＯレベルにして出力する。
【０１５３】
信号Ｄｅｃ＿Ｔｒｇは、信号ＴｒｇＢｉｔと、信号ＰａｔｔｅｒｎＨｉｔとがいずれもＨＩレベルであるとき、ＨＩレベルになる。
【０１５４】
メモリ制御回路９は、信号Ｄｅｃ＿ＴｒｇがＨＩレベルになることを検出したとき、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞を取り込む。メモリ制御回路９は、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞に基づいて信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞を生成し、セレクタ１２に出力する。セレクタ１２は、信号群ｉｎｐｕｔ＜５：０＞と、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞とのうち、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞を信号群Ｃｎｒｏｔｌ＜５：０＞としてメモリ１４に出力する。
【０１５５】
図７は、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞と、信号群Ｃｎｔｒｏｌ＜５：０＞との信号波形を示している。信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞信号群Ｃｎｔｒｏｌ＜５：０＞との信号波形は実質的に同じである。メモリ１４は、メモリ制御回路９が生成した信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞と、実質的に同一の信号群である信号群Ｃｎｒｏｔｌ＜５：０＞に応答して動作する。
【０１５６】
半導体集積回路５０が通常動作モードにある場合、信号群ｉｎｐｕｔ＜５：０＞と実質的に同一な状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞が、メモリ制御回路９に入力され、その結果、メモリ制御回路９は、信号群ｉｎｐｕｔ＜５：０＞により制御されることになる。一方、メモリ１４は、メモリ制御回路９が生成する信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞に応答して動作する。
【０１５７】
以上に説明されたように、半導体集積回路５０が、通常動作モードにある場合、メモリ制御回路９は、信号群ｉｎｐｕｔ＜５：０＞により制御され、且つ、メモリ１４は、メモリ制御回路９に従属して動作することになる。
【０１５８】
また、前述のとおり、半導体集積回路５０がテストモードにある場合、半導体集積回路５０は、メモリ制御回路９は、動作を停止し、且つ、メモリ１４は、信号群ｉｎｐｕｔ＜５：０＞に応答して動作する。半導体集積回路５０が、かかる動作を行うことを、以下、説明する。
【０１５９】
半導体集積回路５０が、テストモードにある場合、インプットバッファ３は、動作を停止する。この結果、シフトレジスタ４、セレクタ５、トリガビット検出回路６、ＡＮＤゲート７、パターンジェネレータ８、メモリ制御回路９、パターン検出回路１０、ＡＮＤゲート１１は、実質的にその動作を停止する。
【０１６０】
一方、セレクタ１２は、信号群ｉｎｐｕｔ＜５：０＞と実質的に同一の信号群を、信号群Ｃｎｔｒｏｌ＜５：０＞として出力する。メモリ１４は、信号群Ｃｎｔｒｏｌ＜５：０＞に応答して動作する。
【０１６１】
以上に説明されたように、半導体集積回路５０がテストモードにある場合、メモリ制御回路９は、動作を停止し、且つ、メモリ１４は、信号群ｉｎｐｕｔ＜５：０＞に応答して動作することになる。
【０１６２】
更に、前述のとおり、半導体集積回路５０がバーンインモードにある場合には、メモリ１４は、信号群ｉｎｐｕｔ＜５：０＞に応答して動作し、且つ、メモリ制御回路９は、信号群ｉｎｐｕｔ＜５：０＞が変換されて生成された状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞に応答して動作する。半導体集積回路５０がバーンインモードにある場合に、半導体集積回路５０がかかる動作を行うこを、以下、説明する。
【０１６３】
信号群ｉｎｐｕｔ＜５：０＞がインプットバッファ３に入力される。信号群ｉｎｐｕｔ＜５：０＞は、メモリ１４を制御する信号である。信号群ｉｎｐｕｔ＜５：０＞には、メモリ制御回路９が動作することを許可する所定のパターンが含まれていない。
【０１６４】
インプットバッファ３は、信号群ｉｎｐｕｔ＜５：０＞を取り込み、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞として出力する。シフトレジスタ４は、通常動作モードと同様な動作を行う。
【０１６５】
一方、トリガビット検出回路６は、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞のうち、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞を定期的に監視する。トリガビット検出回路８は、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることを検出する毎に、所定の期間、信号ＴｒｇＢｉｔをＨＩレベルにする。半導体集積回路５０がバーンインモードにある場合、信号ＴｒｇＢｉｔがＨＩレベルになると、信号Ｓｔａｔｅ＿ＩｎｃｒｅｍｅｎｔもＨＩレベルになる。
【０１６６】
パターンジェネレータ８に含まれる状態ポインタ８ａは、信号Ｓｔａｔｅ＿ＩｎｃｒｅｍｅｎｔがＨＩレベルになる毎に、保持する値を１だけ増加する。パターンジェネレータ８は、状態ポインタ８ａが保持する値に対応して、状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞を生成する。状態ポインタ８ａが保持する値が異なる場合、それに対応する状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞も異なる。
【０１６７】
即ち、パターンジェネレータ８は、トリガビット検出回路６により信号ｉｎｐｕｔ＿ｂｕｆ＜０＞がＨＩレベルであることが検出される毎に、状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞を変化させることになる。信号ｉｎｐｕｔ＿ｂｕｆ＜０＞は、適度な頻度でＨＩレベルをとることが望ましい。そのため、信号ｉｎｐｕｔ＿ｂｕｆ＜０＞は、信号ｉｎｐｕｔ＜５：０＞のうち、ＨＩレベルをとる頻度が多いものが選ばれる。
【０１６８】
セレクタ５は、シフトレジスタ４が生成する状態信号群ｓｔｐ０＜５：０＞〜ｓｔｐ７＜５：０＞と、パターンジェネレータ１０が生成する状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞とのうち、状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞をメモリ制御回路９に出力する。
【０１６９】
一方、パターン検出回路１０は、信号群ｉｎｐｕｔ＿ｂｕｆ＜５：０＞を検出することなく、常に、信号ＰａｔｔｅｒｎＨｉｔとしてＨＩレベルを出力する。信号群ｉｎｐｕｔ＜５：０＞には、メモリ制御回路９が動作することを許可する所定のパターンが含まれていない。にもかかわらず、パターン検出回路１０は、半導体集積回路５０がバーンインモードにある場合には、メモリ制御回路９が動作することを許可する。
【０１７０】
半導体集積回路５０がバーンインモードにある場合には、信号ＰａｔｔｅｒｎＨｉｔは常にＨＩレベルである。信号Ｄｅｃ＿Ｔｒｇは、信号ＴｒｇＢｉｔがＨＩレベルであるとき、ＨＩレベルになる。
【０１７１】
メモリ制御回路９は、信号Ｄｅｃ＿ＴｒｇがＨＩレベルになることを検出したとき、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞を取り込む。メモリ制御回路９は、状態信号群ｓｔ０＜５：０＞〜ｓｔ７＜５：０＞に基づいて信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞を生成し、セレクタ１２に出力する。
【０１７２】
一方、セレクタ１２は、信号群ｉｎｐｕｔ＜５：０＞と実質的に同一の信号群を、信号群Ｃｎｔｒｏｌ＜５：０＞として出力する。メモリ１４は、信号群Ｃｎｔｒｏｌ＜５：０＞に応答して動作する。
【０１７３】
図９は、信号群ｉｎｐｕｔ＜５：０＞、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞及び信号群Ｃｎｔｒｏｌ＜５：０＞の信号波形を示している。信号群Ｃｎｔｒｏｌ＜５：０＞の信号波形は、信号群ｉｎｐｕｔ＜５：０＞の信号波形と実質的に同一である。メモリ１４は、信号群ｉｎｐｕｔ＜５：０＞に応答して動作することになる。メモリ１４は、信号群ＣｏｒｅＣｎｔｒｏｌ＜５：０＞とは無関係に動作する。
【０１７４】
即ち、半導体集積回路５０がバーンインモードにある場合、信号群ｉｎｐｕｔ＜５：０＞と実質的に同一の信号が、メモリ１４に入力される。メモリ１４は、信号群ｉｎｐｕｔ＜５：０＞により直接的に制御される。一方、信号群ｉｎｐｕｔ＜５：０＞のうちの信号ｉｎｐｕｔ＜０＞に基づいて、メモリ制御回路９を動作させる状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞が発生される。メモリ制御回路９は、状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞に応答して動作する。しかし、メモリ１４は、メモリ制御回路９とは独立して動作する。状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞は、メモリ制御回路９にバーンインストレスを印加するためだけに生成される。
【０１７５】
半導体集積回路５０がバーンインモードにある場合、信号群ｉｎｐｕｔ＜５：０＞は、メモリ制御回路９の動作を許可するパターンを含まない。信号群ｉｎｐｕｔ＜５：０＞は、メモリ１４を制御するための信号からなる。半導体集積回路５０がバーンインモードにある場合、トリガビット検出回路６、ＡＮＤゲート７、パターンジェネレータ８、パターン検出回路１０及びＡＮＤゲート１１は、かかる信号群ｉｎｐｕｔ＜５：０＞をメモリ制御回路９を動作させる状態信号群ｓｔｔ０＜５：０＞〜ｓｔｔ７＜５：０＞及び信号Ｄｅｃ＿Ｔｒｇに変換する機能を発揮する。
【０１７６】
半導体集積回路５０にバーンインが施される場合、メモリ１４を制御するための信号群ｉｎｐｕｔ＜５：０＞を入力するだけで、メモリ１４と、半導体集積回路５０を構成する全ての他の回路は動作する。メモリ１４と、半導体集積回路５０を構成する全ての他の回路は、同時にバーンインされる。
【０１７７】
【発明の効果】
本発明により、外部から入力される入力信号の数を減らしながら、メモリと論理回路とを同時にバーンインすることができる半導体集積回路を提供される。
【図面の簡単な説明】
【図１】図１は、本発明による一実施の形態の半導体集積回路の構成を示す図である。
【図２】図２は、インプットバッファ３と、パターン検出回路１０の動作を示すタイミングチャートである。
【図３】図３は、シフトレジスタ４の動作を示すタイミングチャートである。
【図４】図４は、トリガパルス検出回路５と、パターン検出回路１０の動作を示すタイミングチャートである。
【図５】図５は、パターンジェネレータ８の動作を示す表である。
【図６】図６は、本発明による一実施の形態の半導体集積回路が、通常動作モードで動作する場合の動作を示すタイミングチャートである。
【図７】図７は、本発明による一実施の形態の半導体集積回路が、通常動作モードで動作する場合の動作を示すタイミングチャートである。
【図８】図８は、本発明による一実施の形態の半導体集積回路が、バーンインモードで動作する場合の動作を示すタイミングチャートである。
【図９】図９は、本発明による一実施の形態の半導体集積回路が、バーンインモードで動作する場合の動作を示すタイミングチャートである。
【図１０】図１０は、従来の半導体集積回路の構成を示す図である。
【符号の説明】
３：インプットバッファ
４：シフトレジスタ
５：セレクタ
６：トリガビット検出回路
７：ＡＮＤゲート
８：パターンジェネレータ
９：メモリ制御回路
１０：パターン検出回路
１１：ＡＮＤゲート
１２：セレクタ
１４：メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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