(57)【特許請求の範囲】
【請求項１】
単精度の除算および倍精度の除算のそれぞれを複数サイクルで行う演算処理装置であって、
前記単精度の除算を行う場合には単精度の第１被除数を格納し、前記倍精度の除算を行う場合には倍精度の被除数の上位ビットを格納し、格納した前記第１被除数もしくは前記上位ビットを１サイクルごとにシフトアップする第１格納手段と、
前記第１格納手段においてシフトアップされたデータの末尾に所定のビットを代入する代入手段と、
前記単精度の除算を行う場合には単精度の第２被除数を格納し、前記倍精度の除算を行う場合には倍精度の被除数の下位ビットを格納し、格納した前記第２被除数もしくは前記下位ビットを１サイクルごとにシフトアップする第２格納手段と、
前記単精度の除算を行う場合には、第１除数を上位ビットに含み第２除数を下位ビットに含む倍精度の除数データを格納し、前記倍精度の除算を行う場合には、倍精度の除数を前記除数データとして格納する除数格納手段と、
前記単精度の除算を行う場合には、前記第１被除数を前記第１除数で除算する処理の現在のサイクルにおける剰余である第１剰余、および、前記第２被除数を前記第２除数で除算する処理の現在のサイクルにおける剰余である第２剰余を含む演算結果データを格納し、前記倍精度の除算を行う場合には、前記倍精度の被除数を前記倍精度の除数で除算する処理の現在のサイクルにおける剰余を、前記演算結果データとして格納する演算結果格納手段と、
前記第１格納手段に格納されているデータおよび前記第２格納手段に格納されているデータの一方もしくは両方と前記演算結果データとに基づく倍精度の被演算データについて、前記被演算データの上位ビットに対して前記除数データの上位ビットを加算または減算する上位ビット演算、および、前記被演算データの下位ビットに対して前記除数データの下位ビットを加算または減算する下位ビット演算を行う加減算手段と、を備え、
前記単精度の除算を行う場合、
前記被演算データは、前記第１剰余および前記第１格納手段に格納されているデータに基づく単精度のデータを上位ビットに含み、前記第２剰余および前記第２格納手段に格納されているデータに基づく単精度のデータを下位ビットに含むデータであり、
前記加減算手段は、前記下位ビット演算として、前のサイクルにおける下位ビット演算の符号に基づいて前記加算もしくは前記減算を行い、前記上位ビット演算として、前のサイクルにおける上位ビット演算の符号に基づいて前記加算もしくは前記減算を行い、
前記上位ビット演算は、前記下位ビット演算からのキャリーを反映させない加算もしくは減算であり、
前記代入手段は、前記下位ビット演算の符号に基づくビットを代入し、
前記倍精度の除算を行う場合、
前記被演算データは、前記演算結果格納手段に格納されているデータと前記第１格納手段に格納されているデータであり、
前記加減算手段は、前記上位ビット演算及び下位ビット演算のいずれについても前のサイクルにおける上位ビット演算の符号に基づいて前記加算もしくは減算を行い、
前記上位ビット演算は、前記下位ビット演算からのキャリーを反映させた加算もしくは減算であり、
前記代入手段は、前記第２格納手段からシフトアウトされたビットを代入し、
前記単精度の除算及び前記倍精度の除算のいずれを行う場合にも、
前記加減算手段は、前記上位ビット演算の符号に基づくビットを、前記第２格納手段においてシフトアップされたデータの末尾に代入し、
前記演算処理装置は、
前記倍精度の除算を行う場合には、前記複数サイクルが終了した時点で前記第１格納手段および前記第２格納手段に格納されているデータに基づく値を前記倍精度の除算の商とし、
前記単精度の除算を行う場合には、前記複数サイクルが終了した時点で前記第１格納手段に格納されているデータに基づく値を、前記第２被除数を前記第２除数で除算した商とし、前記複数サイクルが終了した時点で前記第２格納手段に格納されているデータに基づく値を、前記第１被除数を前記第１除数で除算した商とする、
演算処理装置。
【請求項２】
前記加減算手段は、前記単精度の除算及び前記倍精度の除算のいずれを行う場合にも、前記上位ビット演算の符号を反転したビットを、前記第２格納手段においてシフトアップされたデータの末尾に代入し、
前記代入手段は、前記単精度の除算を行う場合には、前記下位ビット演算の符号を反転したビットを、前記第１格納手段においてシフトアップされたデータの末尾に代入し、
前記演算処理装置は、前記単精度の除算を行う場合には、前記複数サイクルが終了した時点で前記第１格納手段に格納されているデータが示す値を、前記第２被除数を前記第２除数で除算した商とし、前記複数サイクルが終了した時点で前記第２格納手段に格納されているデータが示す値を、前記第１被除数を前記第１除数で除算した商とする、
請求項１記載の演算処理装置。
【請求項３】
前記加減算手段は、前記単精度の除算及び前記倍精度の除算のいずれを行う場合にも、前記上位ビット演算の符号を示すビットを、前記第２格納手段においてシフトアップされたデータの末尾に代入し、
前記代入手段は、前記単精度の除算を行う場合には、前記下位ビット演算の符号を示すビットを、前記第１格納手段においてシフトアップされたデータの末尾に代入し、
前記演算処理装置は、前記単精度の除算を行う場合には、前記複数サイクルが終了した時点で前記第１格納手段に格納されているデータを反転した値を、前記第２被除数を前記第２除数で除算した商とし、前記複数サイクルが終了した時点で前記第２格納手段に格納されているデータを反転した値を、前記第１被除数を前記第１除数で除算した商とする、
請求項１記載の演算処理装置。
【請求項４】
前記除数格納手段と前記演算結果格納手段との少なくとも一方と、前記加減算手段は、積和演算器としても使用することが可能である、
請求項１に記載の演算処理装置。
【請求項５】
請求項１から請求項４のいずれかに記載の演算処理装置を備える通信端末装置。
【請求項６】
請求項１から請求項４のいずれかに記載の演算処理装置を備える基地局装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信端末装置等に組み込まれる演算処理装置に関し、特に、倍精度除算を行う演算処理装置に関する。
【０００２】
【従来の技術】
近年、移動体無線通信においては、符号化処理および復号化処理をＤＳＰ（Digital  Signal  Processor）によるソフト処理により実現する傾向が高い。ＤＳＰとしては、単精度のＤＳＰ（例えば、ＴＩ社製のＣ５４ｘ等）が用いられることが多い。単精度のＤＳＰは、単精度の除算を１ビット当り１マシンサイクルで比較的効率的に実行することが可能である。
【０００３】
一方、移動体無線通信では、携帯端末のバッテリの寿命を長時間持続させることが望まれているだけでなく、携帯端末の小型化・軽量化・低価格化を図ることも望まれている。これらを実現するために、携帯端末に搭載されたＬＳＩに集積するトランジスタ数をできるだけ少なくする必要がある。
【０００４】
ＬＳＩに集積するトランジスタ数を少なくすれば、それだけＬＳＩチップの面積を小さくすることができる。これにより、ＬＳＩチップの単価を安価なものにできるだけでなく、ＬＳＩチップ内部の配線抵抗の低減化および充放電するトランジスタ数の削減を図ることができる。この結果、ＬＳＩチップをより高速に動作させることが可能となるとともに、ＬＳＩチップの低消費電力化を図ることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＤＳＰにおいては、次に述べるような問題がある。すなわち、近年の移動体無線通信においては、ＤＳＰによりなされるソフト処理の中には、例えば、倍精度のテーブル値と受信した倍精度のデータとの除算といった演算（倍精度の除算）が含まれている。
【０００６】
ところが、現在主流となっているＤＳＰは、単精度の演算体系（すなわち、単精度の汎用レジスタファイルとシフトレジスタ、および、単精度の算術論理演算器（Arithmetic Logical Unit;ＡＬＵ）と乗算器を搭載した演算体系）を採用しており、積和演算用に、アキュムレータとして倍精度レジスタと倍精度演算器を装備しているにすぎない。
【０００７】
このようなＤＳＰを用いて倍精度の除算（除数および被除数ともに倍精度）を実現するためには、単精度演算体系で倍精度の演算を行う必要があるので、倍精度データを上位ビットと下位ビットに分けて演算を行わなければならない。この結果、多くのマシンサイクル（すなわち１ビット当り複数のマシンサイクル）が必要となる。
【０００８】
マシンサイクル数を抑えるための手段として、倍精度の演算体系を採用したＤＳＰを用いるとともに、すべての演算資源を倍精度化する方法が考えられる。しかし、この場合には、倍精度の除算については、演算に要するマシンサイクル数は減少するものの、倍精度の除算以外の大半の単精度演算については、倍精度の演算体系を採用したＤＳＰ、および、倍精度化された演算資源は、過剰な演算資源となる。この結果、ＬＳＩに集積するトランジスタ数が増加するので、消費電力の増大を招き、携帯端末のバッテリを長時間持続させることが困難となる。さらに、ＬＳＩに集積するトランジスタ数が増加すれば、ＬＳＩチップの面積も増大するので、携帯端末の低価格化を実現することも困難となる。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、単精度の演算体系を採用したＤＳＰの演算資源を用いて、倍精度の除算を効率的に実現する演算処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の演算処理装置は、単精度データに対する処理を行う単精度演算手段と、積和演算時に倍精度データに対する処理を行う倍精度演算手段と、を具備し、前記単精度演算手段および前記倍精度演算手段を用いて倍精度データの除算を行う構成を採る。
【００１１】
本発明の演算処理装置は、単精度演算手段が、倍精度データである被除数のうちの下位ビットと演算結果の符号とを含む単精度データをシフトアップして格納する第１格納手段と、前記被除数のうちの上位ビットと前記第１格納手段に格納されたデータとを含む単精度データをシフトアップして格納する第２格納手段と、を具備し、倍精度演算手段が、倍精度データである除数を格納する除数格納手段と、倍精度データである演算結果を格納する演算結果格納手段と、前記第２格納手段に格納されたデータと前記演算結果格納手段に格納された演算結果とを含む倍精度のデータを一方の倍精度データとし、前記除数格納手段に格納された除数を他方の倍精度データとし、演算結果の符号に応じて、前記一方の倍精度データと前記他方の倍精度データとの加減算を行い、演算結果を得る加減算手段と、を具備する構成を採る。
【００１２】
これらの構成によれば、ＬＳＩに集積するトランジスタ数を少なくすることができるので、携帯端末のバッテリの寿命を長時間持続させることができるだけでなく、携帯端末の小型化・軽量化・低価格化を図ることもできる。さらに、倍精度のデータを上位ビットと下位ビットに分けて演算を行う必要もないので、倍精度除算に要するマシンサイクル数を低減することができる。
【００１３】
本発明の演算処理装置は、第１格納手段が、単精度データである第１の被除数と演算結果の上位ビットの符号とを含む単精度データをシフトアップして格納し、第２格納手段は、単精度データである第２の被除数と演算結果の下位ビットの符号とを含む単精度データをシフトアップして格納し、除数格納手段が、単精度データである第１の除数および単精度データである第２の除数を含む倍精度データを格納し、加減算手段が、前記第１格納手段に格納されたデータと前記第２格納手段に格納されたデータと演算結果格納手段に格納された演算結果とを含む倍精度データを一方の倍精度データとし、前記除数格納手段に格納され倍精度データを他方の倍精度データとし、演算結果の上位ビットの符号および下位ビットの符号に応じて、前記一方の倍精度データの上位ビットと前記他方の倍精度データの上位ビットとの加減算、および、前記一方の倍精度データの下位ビットと前記他方の倍精度データの下位ビットとの加減算を独立に行い、演算結果を得る構成を採る。
【００１４】
この構成によれば、単精度の除算を１ビット当り０．５マシンサイクルで実行すること、すなわち、２つの単精度の除算を１ビット当り１マシンサイクルで独立に実行することができるので、携帯端末の小型化・軽量化・低価格化・バッテリの長寿命化を図ることができる。
【００１５】
本発明の通信端末装置は、上記いずれかの演算処理装置を備えた構成を採る。本発明の基地局装置は、上記いずれかの演算処理装置を備えた構成を採る。
【００１６】
これらの構成によれば、装置本体の小型化・軽量化・低価格化・バッテリの長寿命化を実現した通信端末装置および基地局装置を提供することができる。
【００１７】
【発明の実施の形態】
本発明の骨子は、単精度の演算資源（すなわち、単精度データをシフトアップして格納するシフトレジスタ）および積和演算用に用いられる倍精度演算資源（すなわち、倍精度データを格納するレジスタおよび倍精度データの加減算を行う演算器）を用いて、倍精度除算を行うことである。
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１にかかる演算処理装置の構成を示すブロック図である。図１において、倍精度レジスタ１０３は、倍精度の除数を格納し、この除数を倍精度演算器１０１に出力する。倍精度レジスタ１０４は、倍精度演算器１０１による演算結果を格納し、この演算結果における下位７ビットを倍精度演算器１０１に出力する。フラグレジスタ１０２は、倍精度演算器１０１による演算結果における符号０（ＭＳＢ）を格納し、この符号０を倍精度演算器１０１に出力する。反転器１０７は、倍精度演算結果１０１による演算結果における符号０を反転してシフトレジスタ１０５に出力する。
【００２０】
シフトレジスタ１０５は、単精度のデータを格納するものであり、クロックに従って、単精度のデータ全体を１ビットシフトアップするとともに、反転器１０７の出力を単精度のデータのＬＳＢに格納する。シフトレジスタ１０６は、単精度のデータを格納するものであり、クロックに従って、単精度のデータ全体を１ビットシフトアップするとともに、シフトレジスタ１０５のＭＳＢを単精度データのＬＳＢに格納する。
【００２１】
倍精度演算器１０１は、一方に倍精度レジスタ１０４の出力とシフトレジスタ１０６の出力とを入力し、他方に倍精度レジスタ１０３の出力を入力し、フラグレジスタ１０２の出力に応じて、倍精度の加算または減算を行う。倍精度演算器１０１の詳細について、さらに図２を参照して説明する。図２は、本発明の実施の形態１にかかる演算処理装置における倍精度演算器１０１の構成を示す模式図である。
【００２２】
図２において、倍精度演算器１０１は、倍精度レジスタ１０４に格納されたデータにおける下位７ビットと、シフトレジスタ１０６に格納されたデータにおけるＭＳＢとを連結して８ビットとしたデータ（以下便宜的に「Ａ」とする）を、一方に入力する。また、倍精度演算器１０１は、倍精度レジスタ１０３に格納されたデータ（以下便宜的に「Ｂ」とする）を入力する。さらに、倍精度演算器１０１は、フラグレジスタ１０２に格納されたデータが”１”の場合には、倍精度加算すなわち「Ａ＋Ｂ」を行い、逆に、フラグレジスタ１０２に格納されたデータが”０”の場合には、倍精度減算すなわち「Ａ−Ｂ」を行う。以上が、倍精度演算器１０１の具体的な構成である。
【００２３】
なお、上述した倍精度演算器１０１、倍精度レジスタ１０３および倍精度レジスタ１０４としては、例えば、単精度の演算体系を採用したＤＳＰにおいて積和演算用に搭載されたものを用いることが可能である。また、シフトレジスタ１０５、シフトレジスタ１０６、反転器１０７およびフラグレジスタ１０２としては、例えば、単精度の演算資源に含まれているものを用いることが可能である。
【００２４】
次いで、上記構成を有する演算処理装置の動作について、さらに図３を参照して説明する。図３は、本発明の実施の形態１にかかる演算処理装置の倍精度除算における動作を示すタイミング図である。なお、本実施の形態では、簡略化のために、単精度を４ビットとし、倍精度を８ビットとし、被除数を”１１０”（１０進数）とし、除数を”２０”（１０進数）としたときの倍精度除算を行う場合を例にとり説明する。なお、その他の演算精度についても適宜変更を施すことにより同様の解釈が成り立つ。
【００２５】
被除数である”１１０”は、８ビットの２進数による表記では、”０１１０１１１０”となる。初期設定時には、シフトレジスタ１０６には、被除数における上位４ビットである”０１１０”が格納され、シフトレジスタ１０５には、被除数における下位４ビットである”１１１０”が格納される。
【００２６】
除数である”２０”は、８ビットの２進数による表記では、”０００１０１００”となる。初期設定時には、倍精度レジスタ１０３には、この除数が格納される。また、倍精度レジスタ１０４およびフラグレジスタ１０２は、初期設定時には、零でクリアされる。
【００２７】
初期設定（クロック０）時には、倍精度演算器１０１の一方には、倍精度レジスタ１０４の下位７ビット”０００００００”とシフトレジスタ１０６のＭＳＢ”０”とが連結された”０００００００”がＡとして入力され、他方には倍精度レジスタ１０３の”０００１０１００”がＢとして入力される。フラグレジスタ１０２に格納されたデータは”０”であるので、倍精度演算器１０１では、Ａ−Ｂが行われて、演算結果として”１１１０１１００”が得られる。
【００２８】
倍精度演算器１０１の演算結果は、倍精度レジスタ１０４に出力される。また、倍精度演算器１０１の演算結果における符号０（すなわちＭＳＢ）である”１”が、フラグレジスタ１０２および反転器１０７に出力される。
【００２９】
次に、クロック１において、倍精度レジスタ１０４には倍精度演算器１０１の演算結果”１１１０１１００”が格納され、フラグレジスタ１０２には倍精度演算器１０１の演算結果における符号０である”１”が格納される。また、反転器１０７よりシフトレジスタ１０５に対して、上記符号０を反転した”０”が出力される。
【００３０】
シフトレジスタ１０６では、クロックに従って、全体が１ビットシフトアップされたデータが格納されるとともに、ＬＳＢにシフトレジスタ１０５のＭＳＢである”１”が格納される。すなわち、シフトレジスタ１０６には、”１１０１”が格納される。
【００３１】
シフトレジスタ１０５では、クロックに従って、全体が１ビットシフトアップされたデータが格納されるとともに、ＬＳＢに反転器１０７の出力である”０”が格納される。すなわち、シフトレジスタ１０５には、”１１００”が格納される。
【００３２】
クロック１においては、倍精度演算器１０１の一方には、倍精度レジスタ１０４の下位７ビット”１１０１１００”とシフトレジスタ１０６のＭＳＢ”１”とが連結された”１１０１１００１”がＡとして入力され、他方には倍精度レジスタ１０３の”０００１０１００”がＢとして入力される。フラグレジスタ１０２に格納されたデータは”１”であるので、倍精度演算器１０１では、Ａ＋Ｂが行われて、演算結果として”１１１０１１０１”が得られる。
【００３３】
上述したように、倍精度演算器１０１の演算結果は、倍精度レジスタ１０４に出力され、また、倍精度演算器１０１の演算結果における符号０である”１”が、フラグレジスタ１０２および反転器１０７に出力される。
【００３４】
以後同様に、クロック２〜クロック８において上述した処理が行われる。クロック８における最終結果において、シフトレジスタ１０６に格納された”００００”とシフトレジスタ１０５に格納された”０１０１”とを連結した値”０００００１０１”が、倍精度除算の商となる。すなわち、倍精度除算の商は、１０進数の表記によれば、”５”となる。
【００３５】
また、最終結果におけるフラグレジスタ１０２の値が”０”の場合には、倍精度レジスタ１０４の値が、倍精度除算の剰余となり、逆に、最終結果におけるフラグレジスタ１０２の値が”１”の場合には、倍精度レジスタ１０３と倍精度レジスタ１０４とを倍精度加算した値が、倍精度除算の剰余となる。
【００３６】
本実施の形態では、最終結果におけるフラグレジスタ１０２の値が”０”であるので、倍精度除算の剰余は、倍精度レジスタ１０４の値”００００１０１０”となる。すなわち、倍精度除算の剰余は、１０進数の表記によれば”１０”となる。
【００３７】
以上のような倍精度除算によれば、図３から明かなように、倍精度（８ビット）の除算を８マシンサイクル（すなわち、１ビットにつき１マシンサイクル）で行うことができる。
【００３８】
なお、本実施の形態では、倍精度演算器１０１の演算結果の符号を反転させた値をシフトレジスタ１０５のＬＳＢに格納する場合について説明したが、本発明は、これに限定されず、倍精度演算器１０１の演算結果の符号を反転させずにシフトレジスタ１０５のＬＳＢに格納する場合についても適用可能である。この場合には、一連の除算が終了した後、シフトレジスタ１０５に格納された値を反転させた値とシフトレジスタ１０６に格納された値を反転させた値とを連結した値が倍精度除算の商となる。
すなわち、初期状態では、シフトレジスタ１０６およびシフトレジスタ１０５には被除数が格納され、一連の除算が終了した最終状態では、シフトレジスタ１０６の値とシフトレジスタ１０５の値とを連結した値は、倍精度除算の商を反転させた値となる。よって、シフトレジスタ１０６の値を反転させた値とシフトレジスタ１０５の値を反転させた値とを連結した値が、倍精度除算の商となる。
【００３９】
このように、本実施の形態にかかる演算処理装置によれば、倍精度の演算体系を採用したＤＳＰや倍精度化された演算資源を用いることなく、単精度の演算体系を採用したＤＳＰにおける積和演算用の倍精度レジスタと倍精度演算器、および、単精度の演算資源により、倍精度の除算を実現している。この結果、ＬＳＩに集積するトランジスタ数を少なくすることができるので、携帯端末のバッテリの寿命を長時間持続させることができるだけでなく、携帯端末の小型化・軽量化・低価格化を図ることもできる。さらに、倍精度のデータを上位ビットと下位ビットに分けて演算を行う必要もないので、倍精度除算に要するマシンサイクル数を低減することができる。
【００４０】
（実施の形態２）
本実施の形態では、実施の形態１において、２つの単精度除算を独立に実行する場合について説明する。図４は、本発明の実施の形態２にかかる演算処理装置の構成を示すブロック図である。図４において、倍精度レジスタ４０３は、単精度の除数を２つ格納し、これらの除数を倍精度演算器４０１に出力する。倍精度レジスタ４０４は、倍精度演算器４０１による演算結果を格納し、この演算結果をセレクタ４１０に出力する。
【００４１】
フラグレジスタ４０２は、倍精度演算器４０１による演算結果における符号０（すなわち演算結果における上位側の符号）を格納し、この符号０を倍精度演算器４０１に出力する。フラグレジスタ４０８は、倍精度演算器４０１による演算結果における符号１（すなわち演算結果における下位側の符号）を格納し、この符号１を倍精度演算器４０１に出力する。
【００４２】
反転器４０７は、倍精度演算器１０１による演算結果における符号０を反転してシフトレジスタ４０５に出力する。シフトレジスタ４０５は、単精度のデータを格納するものであり、クロックに従って、単精度のデータ全体を１ビットシフトアップするとともに、反転器４０７の出力を単精度のデータのＬＳＢに格納する。反転器４０９は、倍精度演算器１０１による演算結果における符号１を反転してセレクタ４１１に出力する。
【００４３】
セレクタ４１１は、制御部４１２からの制御信号に基づいて、シフトレジスタ４０５の出力または反転器４０９の出力のいずれかをシフトレジスタ４０６に出力する。セレクタ４１１の詳細について、さらに図５を参照して説明する。図５は、本発明の実施の形態２にかかる演算処理装置におけるセレクタ４１１の構成を示す模式図である。
【００４４】
図５に示すように、セレクタ４１１は、反転器４０９の出力と、シフトレジスタ４０５に格納されたデータにおけるＭＳＢ（ｂ３）とを入力する。このセレクタ４１１は、制御部４１２からの制御信号が０である場合（すなわち倍精度除算実行時）には、シフトレジスタ４０５のＭＳＢをシフトレジスタ４０６に出力する。すなわち、実施の形態１でシフトレジスタ１０６にシフトレジスタ１０５のＭＳＢが入力されるのと同様に、本実施の形態では、シフトレジスタ４０６にシフトレジスタ４０５のＭＳＢが入力される。
【００４５】
逆に、このセレクタ４１１は、制御部４１２からの制御信号が１である場合（すなわち２つの単精度除算の並列実行時）には、反転器４０９の出力をシフトレジスタ４０６に出力する。以上がセレクタ４１１の具体的な構成である。
【００４６】
シフトレジスタ４０６は、単精度のデータを格納するものであり、クロックに従って、単精度のデータ全体を１ビットシフトアップするとともに、セレクタの出力を単精度のデータのＬＳＢに格納する。
【００４７】
セレクタ４１０は、倍精度レジスタ４０４の出力、シフトレジスタ４０５の出力、および、シフトレジスタ４０６の出力を入力し、制御部４１２からの制御信号に基づいて、倍精度演算器４０１への出力を選択する。セレクタ４１０の詳細について、さらに図６および図７を参照して説明する。
【００４８】
図６は、本発明の実施の形態２にかかる演算処理装置における倍精度除算実行時のセレクタ４１０の出力信号を示す模式図である。図７は、本発明の実施の形態２にかかる演算処理装置における２つの単精度除算実行時のセレクタ４１０の出力信号を示す模式図である。
【００４９】
制御部４１２からの制御信号が０である場合（すなわち倍精度除算実行時）には、セレクタ４１０は、図６に示すように、倍精度レジスタ４０４に格納されたデータにおける下位７ビット（図６中では倍精度レジスタ４０４［６：０］と表記）と、シフトレジスタ４０６に格納されたデータにおけるＭＳＢ（図６中ではシフトレジスタ４０６［３］と表記）とを連結して８ビットとしたデータを、倍精度演算器４０１の一方に出力する。すなわち、実施の形態１で倍精度演算器１０１の一方に倍精度レジスタ１０４の下位７ビットとシフトレジスタ１０６のＭＳＢとを連結した８ビットのデータが入力されるのと同様に、本実施の形態では、倍精度演算器４０１の一方には、倍精度レジスタ４０４の下位７ビットとシフトレジスタ６０６のＭＳＢとを連結した８ビットのデータが入力される。
【００５０】
逆に、制御部４１２からの制御信号が１である場合（すなわち２つの単精度除算実行時）には、セレクタ４１０は、図７に示すように、倍精度レジスタ４０４の第６ビット（ｂ６）〜第４ビット（ｂ４）と、シフトレジスタ４０６のＭＳＢ（ｂ３）と、シフトレジスタ４０４の第２ビット（ｂ２）〜第０ビット（ｂ０）と、シフトレジスタ４０５のＭＳＢ（ｂ３）と、を連結して８ビットとしたデータを、倍精度演算器４０１の一方に出力する。以上がセレクタ４１０の詳細である。
【００５１】
倍精度演算器４０１は、一方にセレクタ４１０の出力（ここでは「Ａ」とする）を入力し、他方に倍精度レジスタ４０３の出力（ここでは「Ｂ」とする）を入力し、フラグレジスタ４０２の出力、フラグレジスタ４０８の出力および制御部４１２からの制御信号に基づいて、倍精度除算または２つの単精度除算を行う。倍精度演算器４０１の詳細について、さらに図８を参照して説明する。図８は、本発明の実施の形態２にかかる演算処理装置における倍精度演算器４０１の構成を示す模式図である。
【００５２】
制御部４１２からの制御信号が０である場合（すなわち倍精度除算実行時）においては、実施の形態１と同様に、倍精度演算器４０１は、フラグレジスタ４０２の値が”１”のときにはＡ［７：０］−Ｂ［７：０］を出力し、フラグレジスタ４０２の値が”０”のときにはＡ［７：０］＋Ｂ［７：０］を出力する。ただし、Ａ［Ｘ：Ｙ］とは、「ＡのＸビットからＹビットのデータ」に相当する（Ｘ＞Ｙ）。
【００５３】
制御部４１２からの制御信号が１である場合（すなわち２つの単精度除算実行時）においては、倍精度演算器４０１は、フラグレジスタ４０２が”１”であり、かつ、フラグレジスタ４０８が”１”であるときには、（Ａ［７：４］＋Ｂ［７：４］）と（Ａ［３：０］＋Ｂ［３：０］）とを連結したデータを出力し、フラグレジスタ４０２が”１”であり、かつ、フラグレジスタ４０８が”０”であるときには、（Ａ［７：４］＋Ｂ［７：４］）と（Ａ［３：０］−Ｂ［３：０］）とを連結したデータを出力する。
【００５４】
また、倍精度演算器４０１は、フラグレジスタ４０２が”０”であり、かつ、フラグレジスタ４０８が”１”であるときには、（Ａ［７：４］−Ｂ［７：４］）と（Ａ［３：０］＋Ｂ［３：０］）とを連結したデータを出力し、フラグレジスタ４０２が”０”であり、かつ、フラグレジスタ４０８が”０”であるときには、（Ａ［７：４］−Ｂ［７：４］）と（Ａ［３：０］−Ｂ［３：０］）とを連結したデータを出力する。
【００５５】
上記のような単精度の加減算時において、倍精度演算器４０１は、下位４ビットから上位４ビットへのキャリーの伝播を制止する。これにより、倍精度演算器４０１は、上位と下位とを独立に演算することができる。以上が倍精度演算器４０１の詳細である。
【００５６】
なお、上述した倍精度演算器４０１、倍精度レジスタ４０３および倍精度レジスタ４０４としては、例えば、単精度の演算体系を採用したＤＳＰにおいて積和演算用に搭載されたものを用いることが可能である。また、シフトレジスタ４０５、シフトレジスタ４０６、反転器４０７、反転器４０９、フラグレジスタ４０２およびフラグレジスタ４０８としては、例えば、単精度の演算資源に含まれているものを用いることが可能である。
【００５７】
次いで、上記構成を有する演算処理装置の動作について説明する。なお、本実施の形態では、簡略化のために、単精度を４ビットとし、倍精度を８ビットとする。さらに、本実施の形態では、２つの単精度の被除数を”５”および”４”とし、各被除数に対応する単精度の除数をそれぞれ”２”および”３”としたときの単精度除算を行う場合を例にとり説明する。なお、その他の演算精度についても適宜変更を施すことにより同様の解釈が成り立つ。
【００５８】
本実施の形態にかかる演算処理装置は、２つの単精度の除算を独立に実行すること、または、１つの倍精度の除算を実行することができるものである。図４を参照するに、制御部４１２から倍精度演算器４０１、セレクタ４１１およびセレクタ４１０に対して、制御信号”０”が出力された場合には、実施の形態１で説明した倍精度の除算が行われ、制御信号”１”が出力された場合には、次に説明するように２つの単精度の除算が独立に行われる。なお、倍精度の演算における動作については、実施の形態１におけるものと同様であるので、詳しい説明を省略する。
【００５９】
以下、制御部４１２から制御信号”１”が出力された場合すなわち２つの単精度の除算が並行して行われる場合の動作について、さらに図９を参照して説明する。図９は、本発明の実施の形態２にかかる演算処理装置の２つの単精度除算の実行時における動作を示すタイミング図である。
【００６０】
一方の被除数である”５”および他方の被除数である”４”は、４ビットの２進数による表記では、それぞれ、”０１０１”および”０１００”となる。初期設定（クロック０）時には、”０１０１”および”０１００”がそれぞれシフトレジスタ４０６およびシフトレジスタ４０５に格納される。
【００６１】
一方の除数である”２”および他方の除数である”３”は、４ビットの２進数による表記では、それぞれ、”００１０”および”００１１”となる。初期設定時には、上位４ビットとしての”００１０”および下位４ビットとしての”００１１”とが連結された値”００１０００１１”が、倍精度レジスタ４０３に格納される。さらに、初期設定時には、倍精度レジスタ４０４、フラグレジスタ４０２およびフラグレジスタ４０８は、零でクリアされる。
【００６２】
初期設定（クロック０）時には、倍精度演算器４０１の一方には、図７で示したように、倍精度レジスタ４０４［６：４］、シフトレジスタ４０６［３］、倍精度レジスタ４０４［２：０］およびシフトレジスタ４０５［３］を順次連結した”００００００００”がＡとして入力される。
【００６３】
倍精度演算器４０１の他方には、倍精度レジスタ４０３の”００１０００１１”がＢとして入力される。フラグレジスタ４０２が”０”であり、かつ、フラグレジスタ４０８が”０”であるので、倍精度演算器４０１では、（Ａ［７：４］−Ｂ［７：４］）および（Ａ［３：０］−Ｂ［３：０］）が独立に行われる。（Ａ［７：４］−Ｂ［７：４］）の演算結果として”１１１０”が得られ、（Ａ［３：０］−Ｂ［３：０］）の演算結果として”１１０１”が得られる。
【００６４】
倍精度演算器４０１の演算結果”１１１０１１０１”は、倍精度レジスタ４０４に出力される。また、倍精度演算器４０１の演算結果における符号０（すなわち上位４ビットにおけるＭＳＢ）である”１”は、フラグレジスタ４０２および反転器４０７に出力され、倍精度演算器４０１の演算結果における符号１（すなわち下位４ビットにおけるＭＳＢ）である”１”は、反転器４０９およびフラグレジスタ４０８に出力される。
【００６５】
次に、クロック１において、倍精度レジスタ４０４には倍精度演算器４０１の演算結果”１１１０１１０１”が格納され、フラグレジスタ４０２およびフラグレジスタ４０８には、それぞれ、倍精度演算器４０１の演算結果における符号０である”１”および符号１である”１”が格納される。また、反転器４０７よりシフトレジスタ４０５に対して、上記符号０を反転した”０”が出力され、反転器４０９よりセレクタ４１１に対して上記符号１を反転した”０”が出力される。
【００６６】
シフトレジスタ４０６では、クロックに従って、全体が１ビットシフトアップされたデータが格納されるとともに、ＬＳＢに反転器４０９の出力である”０”が格納される。すなわち、シフトレジスタ４０６には”１０１０”が格納される。
【００６７】
シフトレジスタ４０５では、クロックに従って、全体が１ビットシフトアップされたデータが格納されるとともに、ＬＳＢに反転器４０７の出力である”０”が格納される。すなわち、シフトレジスタ４０５には”１０００”が格納される。
【００６８】
クロック１においては、倍精度演算器４０１の一方には、図７で示したように、倍精度レジスタ４０４［６：４］、シフトレジスタ４０６［３］、倍精度レジスタ４０４［２：０］およびシフトレジスタ４０５［３］を順次連結した”１１０１１０１１”が入力される。倍精度演算器４０１の他方には、倍精度レジスタ４０３の”００１０００１１”がＢとして入力される。
【００６９】
フラグレジスタ４０８およびフラグレジスタ４０２に格納されたデータは、ともに”１”であるので、倍精度演算器４０１では、（Ａ［７：４］＋Ｂ［７：４］）および（Ａ［３：０］＋Ｂ［３：０］）が独立的に行われる。（Ａ［７：４］＋Ｂ［７：４］）の演算結果として”１１１１”が得られ、（Ａ［３：０］＋Ｂ［３：０］）の演算結果として”１１１０”が得られる。
【００７０】
上述したように、倍精度演算器４０１の演算結果”１１１１１１１０”は、倍精度レジスタ４０４に出力され、また、倍精度演算器４０１の演算結果における符号０（すなわち上位４ビットにおけるＭＳＢ）である”１”は、フラグレジスタ４０２および反転器４０７に出力され、倍精度演算器４０１の演算結果における符号１（すなわち下位４ビットにおけるＭＳＢ）である”１”は、反転器４０９およびフラグレジスタ４０８に出力される。
【００７１】
以後同様に、クロック２〜クロック４において上述した処理が行われる。クロック４における最終結果において、シフトレジスタ４０５に格納された”００１０”およびシフトレジスタ４０６に格納された”０００１”が、それぞれ、上位側および下位側の商となる。すなわち、単精度除算（５÷２）の商は、１０進数の表記によれば”２”となり、単精度除算（４÷３）の商は、１０進数の表記によれば”１”となる。
【００７２】
また、上位側および下位側の除算の剰余については次の通りである。まず上位側の剰余については、最終結果のフラグレジスタ４０２の値が”０”ならば、倍精度レジスタ４０４の上位４ビットが単精度除算（５÷２）の剰余となり、逆に、最終結果のフラグレジスタ４０２の値が”１”ならば、倍精度レジスタ４０４の上位４ビットと倍精度レジスタ４０３の上位４ビットを単精度加算した値が単精度除算（５÷２）の剰余となる。本実施の形態では、最終結果のフラグレジスタ４０２の値が”１”であるので、倍精度レジスタ４０４の上位４ビット”１１１１”と倍精度レジスタ４０３の上位４ビット”００１０”とを単精度加算した値”０００１”（１０進数の表記によれば”１”が、単精度除算（５÷３）の剰余となる。
【００７３】
一方、下位側の剰余については、最終結果のフラグレジスタ４０８の値が”０”ならば、倍精度レジスタ４０４の下位４ビットが単精度除算（４÷３）の剰余となり、逆に、最終結果のフラグレジスタ４０８の値が”１”ならば、倍精度レジスタ４０４の下位４ビットと倍精度レジスタ４０３の下位４ビットとを単精度加算した値が、単精度除算（４÷３）の剰余となる。本実施の形態では、最終結果のフラグレジスタ４０８の値が”０”であるので、倍精度レジスタ４０４の下位４ビット”０００１”（１０進数の表記によれば”１”）が、単精度除算（４÷３）の剰余となる。
【００７４】
以上のような単精度除算によれば、図９から明らかなように、２つの単精度（４ビット）の除算を４マシンサイクル（すなわち、１ビットにつき１マシンサイクル）で行うことができる。
【００７５】
なお、本実施の形態では、２つの単精度の除算を行う際に、倍精度演算器４０１の符号０を反転させた値をシフトレジスタ４０５のＬＳＢに格納し、倍精度演算器４０１の符号１を反転させた値をシフトレジスタ４０６のＬＳＢに格納する場合について説明したが、本発明は、これに限定されず、倍精度演算器４０１の演算結果の符号０を反転させずにシフトレジスタ４０５のＬＳＢに格納し、倍精度演算器４０１の演算結果の符号１を反転させずにシフトレジスタ４０６に格納する場合についても適用可能である。この場合には、一例の除算が終了した後、シフトレジスタ４０５に格納された値を反転させた値が上位側の商となり、シフトレジスタ４０６に格納された値を反転させた値が下位側の商となる。
【００７６】
このように、本実施の形態にかかる演算処理装置によれば、倍精度の演算体系を採用したＤＳＰや倍精度化された演算資源を用いることなく、単精度の演算体系を採用したＤＳＰにおける積和演算用の倍精度レジスタと倍精度演算器、および、単精度の演算資源により、実施の形態１と同様に倍精度の除算を実現している。この結果、ＬＳＩに集積するトランジスタ数を少なくすることができるので、携帯端末のバッテリの寿命を長時間持続させることができるだけでなく、携帯端末の小型化・軽量化・低価格化を図ることもできる。さらに、倍精度のデータを上位ビットと下位ビットに分けて演算を行う必要もないので、倍精度除算に要するマシンサイクル数を低減することができる。
【００７７】
これに加えて、本実施の形態にかかる演算処理装置によれば、単精度の除算を１ビット当り０．５マシンサイクルで実行すること、すなわち、２つの単精度の除算を１ビット当り１マシンサイクルで独立に実行することができるので、携帯端末の小型化・軽量化・低価格化・バッテリの長寿命化を図ることができる。
【００７８】
（実施の形態３）
本実施の形態では、上記実施の形態１または上記実施の形態２で説明した演算処理装置を通信端末装置に搭載する場合について、図１０を参照して説明する。図１０は、本発明の実施の形態３にかかる通信端末装置の構成を示すブロック図である。
【００７９】
図１０において、本実施の形態にかかる通信端末装置は、送受信共用のアンテナ部１０００と、受信部１００２および送信部１００３を有する無線部１００１と、信号の変調および復調ならびに信号の符号化および復号化を行うベースバンド信号処理部１００４と、音声を放音するスピーカ１０１２と、音声を入力するマイク１０１３と、送受信するデータを外部装置との間で入出力するデータ入出力部１０１４と、動作状態を表示する表示部１０１５と、テンキー等の操作部１０１６と、アンテナ部１０００、無線部１００１、ベースバンド信号処理部１００４、表示部１０１５および操作部１０１６等を制御する制御部１０１７と、を備えている。
【００８０】
ベースバンド信号処理部１００４は、拡散処理を行う拡散部１０１９を有し送信信号を変調する変調部１００６と、逆拡散処理を行う逆拡散部１０１８を有し受信信号を復調する復調部１００５と、受信信号を復号化するチャネルデコーダ部１００９と、送信信号を符号化するチャネルコーダ部１０１０と、音声信号の符号化および復号化を行う音声コーデック部１０１１と、送受信のタイミングを計り、受信信号を復調部１００５からチャネルデコーダ部１００９に送るとともに、送信信号をチャネルコーダ部１０１０から変調部１００６に送るタイミング制御部１００８と、を備える。
【００８１】
また、タイミング制御部１００８、チャネルデコーダ部１００９、チャネルコーダ部１０１０および音声コーデック部１０１１は、１チップのＤＳＰ１００７によりソフトウェアで形成されている。チャネルデコーダ部１００９における復号化、チャネルコーダ部１０１０における符号化、および、音声コーデック部１０１１における符号化および復号化では、実施の形態１または実施の形態２で説明した演算処理装置が用いられる。
【００８２】
制御部１０１７は、通信端末装置全体の動作を制御するものであり、例えば、操作部１０１６から入力した信号を表示部１０１５に表示したり、操作部１０１６から入力した信号を受けて、発呼または着呼の動作を行うための制御信号を、通信シーケンスに従って、アンテナ部１０００、無線部１００１およびベースバンド信号処理部１００４等に出力する。
【００８３】
次いで、上記構成を有する通信端末装置の動作について、送信時と受信時に分けて説明する。まず、送信時において、マイク１０１３から入力された音声信号は、Ａ／Ｄ変換部（図示しない）によりＡ／Ｄ変換され、ＤＳＰ１００７の音声コーデック部１０１１により符号化され、チャネルコーダ部１０１０に出力される。また、データが送信される場合には、外部から入力されたデータがデータ入出力部１０１４を介してチャネルコーダ部１０１０に出力される。
【００８４】
チャネルコーダ部１０１０では、音声コーデック部１０１１からの符号化されたデータまたはデータ入出力部１０１４からのデータが、符号化される。符号化されたデータは、タイミング制御部１００８に出力される。
【００８５】
タイミング制御部１００８により、送信出力タイミングの調整が行われ、符号化されたデータが、変調部１０１９に出力される。タイミング制御部１００８からの符号化されたデータは、変調部１０１９によりディジタル変調され、Ｄ／Ａ変換部（図示しない）によりアナログ信号に変換され、無線部１００１の送信部１００３により無線信号に変換された後、アンテナ部１０００により電波として送信される。
【００８６】
一方、受信時において、アンテナ部１０００により受信された電波は、無線部１００１の受信部１００２により受信され、Ａ／Ｄ変換部（図示しない）によりＡ／Ｄ変換され、ベースバンド信号処理部１００４の復調部１００５により復調された後、タイミング制御部１００８に出力される。
【００８７】
タイミング制御部１００８により、入力タイミングの調整が行われ、復調部１００５により復調されたデータが、チャネルデコーダ部１００９に出力される。
【００８８】
音声通信時には、タイミング制御部１００８からのデータは、チャネルデコーダ部１００９により復号され、音声コーデック部１０１１により音声復号化され、Ｄ／Ａ変換部（図示しない）によりＤ／Ａ変換された後、スピーカ１０１２により音声として出力される。
【００８９】
データ通信時には、タイミング制御部１００８からのデータは、チャネルデコーダ部１００９により復号された後、データ入出力部１０１４を介して外部に出力される。
【００９０】
このようにして、本実施の形態にかかる通信端末装置は、単精度の演算処理装置を用いて倍精度の除算を１ビット当り１マシンサイクルで処理すること、または、単精度の除算を１ビット当り０．５マシンサイクルで処理することができる。これにより、通信端末装置に搭載されるチップに集積するトランジスタ数を少なくすることができる。
【００９１】
なお、本実施の形態では、復調部１００５および変調部１００６をＤＳＰ１００７と区別して示しているが、これらをＤＳＰ１００７のソフトウェアにより構成することも可能である。また、チャネルデコーダ部１００９、チャネルコーダ部１０１０、音声コーデック部１０１１およびタイミング制御部１００８をそれぞれ個別の部品により構成することも可能である。
【００９２】
（実施の形態４）
本実施の形態では、上記実施の形態１または上記実施の形態２で説明した演算処理装置を通信端末装置に搭載する場合について、図１１を参照して説明する。図１１は、本発明の実施の形態４にかかる基地局装置の構成を示すブロック図である。
【００９３】
図１１において、本実施の形態にかかる基地局装置は、受信アンテナ１１２０および送信アンテナ１１２１を有するアンテナ部１１００と、受信部１１０２および送信部１１０３を有する無線部１１０１と、信号の変調および復調ならびに符号化および復号化を行うベースバンド信号処理部１１０４と、送受信するデータを有線回線との間で入出力するデータ入出力部１１１４と、アンテナ部１１００、無線部１１０１およびベースバンド信号処理部１１０４等を制御する制御部１１１７と、を備える。
【００９４】
ベースバンド信号処理部１１０４は、拡散処理を行う拡散部１１１９を有し送信信号を変調する変調部１１０６と、逆拡散処理を行う逆拡散部１１１８を有し受信信号を復調する復調部１１０５と、受信信号を復号化するチャネルデコーダ部１１０９と、送信信号を符号化するチャネルコーダ部１１１０と、送受信のタイミングを計り、受信信号を復調部１１０５からチャネルデコーダ部１１０９に送るとともに、送信信号をチャネルコーダ部１１１０から変調部１１０６に送るタイミング制御部１１０８と、を備える。
【００９５】
また、タイミング制御部１１０８、チャネルデコーダ部１１０９およびチャネルコーダ部１１１０は、１チップのＤＳＰ１１０７によりソフトウェアにより形成されている。チャネルデコーダ部１１０９における復号化、および、チャネルコーダ部１１１０における符号化では、実施の形態１または実施の形態２で説明した演算処理装置が用いられる。
【００９６】
次いで、上記構成を有する基地局装置の動作について、送信時と受信時に分けて説明する。まず、送信時において、有線回線からのデータは、データ入出力部１１１４を介してチャネルコーダ部１１１０に出力される。データ入出力部１１１４からのデータは、チャネルコーダ部１１１０により符号化された後、タイミング制御部１１０８に出力される。
【００９７】
タイミング制御部１１０８により、送信出力タイミングの調整が行われ、チャネルコーダ部１１１０からの符号化されたデータは、変調部１１０３に出力される。
【００９８】
チャネルコーダ部１１１０からの符号化されたデータは、変調部１１０３によりディジタル変調され、Ｄ／Ａ変換部（図示しない）によりＤ／Ａ変換され、無線部１１０１により無線信号に変換された後、送信アンテナ１１２１により電波として送信される。
【００９９】
一方、受信時において、受信アンテナ１１２０により受信された電波は、無線部１１０１の受信部１１０２により受信され、Ａ／Ｄ変換部（図示しない）によりＡ／Ｄ変換され、ベースバンド信号処理部１１０４の復調部１１０５により復調された後、タイミング制御部１１０８に出力される。
【０１００】
タイミング制御部１１０８により、入力タイミングの調整が行なわれ、復調部１１０５により復調されたデータが、チャネルデコーダ部１１０９に出力される。タイミング制御部１１０８からデータは、チャネルデコーダ部１１０９により復号された後、データ入出力部１１１４を介して有線回線に出力される。
【０１０１】
このようにして、本実施の形態にかかる基地局装置は、単精度の演算処理装置を用いて倍精度の除算を１ビット当り１マシンサイクルで処理すること、または、単精度の除算を１ビット当り０．５マシンサイクルで処理することができる。これにより、通信端末装置に搭載されるチップに集積するトランジスタ数を少なくすることができる。
【０１０２】
なお、本実施の形態では、復調部１１０５および変調部１１０６をＤＳＰ１１０７と区別して示しているが、これらをＤＳＰ１１０７のソフトウェアにより構成することも可能である。また、チャネルデコーダ部１１０９、チャネルコーダ部１１１０およびタイミング制御部１１０８をそれぞれ個別の部品により構成することも可能である。
【０１０３】
【発明の効果】
以上説明したように、本発明によれば、単精度の演算資源（すなわち、単精度データをシフトアップして格納するシフトレジスタ）および積和演算用に用いられる倍精度演算資源（すなわち、倍精度データを格納するレジスタおよび倍精度データの加減算を行う演算器）を用いて倍精度除算を行うので、単精度の演算体系を採用したＤＳＰの演算資源を用いて、倍精度の除算を効率的に実現する演算処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる演算処理装置の構成を示すブロック図
【図２】本発明の実施の形態１にかかる演算処理装置における倍精度演算器の構成を示す模式図
【図３】本発明の実施の形態１にかかる演算処理装置の倍精度除算における動作を示すタイミング図
【図４】本発明の実施の形態２にかかる演算処理装置の構成を示すブロック図
【図５】本発明の実施の形態２にかかる演算処理装置におけるセレクタの構成を示す模式図
【図６】本発明の実施の形態２にかかる演算処理装置における倍精度除算実行時のセレクタの出力信号を示す模式図
【図７】本発明の実施の形態２にかかる演算処理装置における２つの単精度除算実行時のセレクタの出力信号を示す模式図
【図８】本発明の実施の形態２にかかる演算処理装置における倍精度演算器の構成を示す模式図
【図９】本発明の実施の形態２にかかる演算処理装置の２つの単精度除算の実行時における動作を示すタイミング図
【図１０】本発明の実施の形態３にかかる通信端末装置の構成を示すブロック図
【図１１】本発明の実施の形態４にかかる基地局装置の構成を示すブロック図
【符号の説明】
１０１，４０１  倍精度演算器
１０２，４０２，４０８  フラグレジスタ
１０３，１０４，４０３，４０４  倍精度レジスタ
１０５，１０６，４０５，４０６  シフトレジスタ
１０７，４０７，４０９  反転器
【図１】
0004510253.tif 000002
【図２】
0004510253.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0004510253.tif 000007
【図７】
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【図８】
0004510253.tif 000009
【図９】
0004510253.tif 000010
【図１０】
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【図１１】
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