(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
冗長メモリセルと、
不良メモリセルを救済する前記冗長メモリセルを選択するサブワードラインデコーダと、
電源電圧と出力との間に接続される第１ヒューズ、入力信号と前記出力との間に接続される第２ヒューズ、前記入力信号を反転させるインバータ、このインバータの出力部と前記出力との間に接続される第３ヒューズを有し、前記第１ないし第３ヒューズが選択的に切断されることにより、前記入力信号と同一ロジック状態、反対のロジック状態、あるいは前記入力信号に係わりなく常に一定のロジック状態を有する制御信号を発生させるヒューズ回路を備え、前記サブワードラインデコーダで前記冗長メモリセルを選択する際、不良メモリセルの個数に応じて、相応する個数の冗長メモリセルが選択されるように前記サブワードラインデコーダを制御する冗長ワードラインデコーダと、
を冗長回路として具備することを特徴とする半導体メモリ装置。
【請求項２】
前記ヒューズ回路は、前記サブワードラインデコーダの入力信号のそれぞれに対応して複数個設けられることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記冗長ワードラインデコーダは、メインワードラインデコーダの入力信号のそれぞれに対応して複数個設けられ前記メインワードラインデコーダの入力信号を反転して出力する第２ヒューズ回路を前記ヒューズ回路すなわち第１ヒューズ回路に加えて有することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記冗長ワードラインデコーダは、前記第１ヒューズ回路および第２ヒューズ回路の出力に接続された複数のＮＡＮＤゲートと、この複数のＮＡＮＤゲートの出力に接続された１つのＮＯＲゲートとをさらに有することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ヒューズは、電気的にオン/オフさせることができるヒューズであることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記ヒューズは、物理的にオン/オフさせることができるヒューズであることを特徴とする請求項４に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、冗長回路を備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】
近来、電子製品は漸次小型化及び高性能化されつつある。電子製品の小型化及び高性能化は、全て半導体メモリ装置の小型化及び高性能化の飛躍的な発展に負っており、これからもこのような趨勢に合わせて、半導体メモリ装置はさらに小型化及び高性能化されるであろう。一方、半導体メモリ装置の高集積化には集積技術だけでなくその製造工程上から発生する欠陥及び汚染物質を最少化することができる技術が必要である。このような技術中で後者の欠陥及び汚染物質は製造収率及び原価を決定する重要な要因の一つである。しかし、このような欠陥及び汚染物質の問題点を完全に解決することは非常に難しい。そこで、半導体メモリ装置の欠陥及び汚染物質に起因して発生する製造収率の低下を解決するために用いるのが冗長技術である。このような冗長技術は高集積化されるにつれてさらに重要な役割をもってくる。従って、冗長技術を通して半導体メモリ装置の不良を効率的に改善することが必要である。
【０００３】
図８は、従来の、１つのロー（row；行）段位だけでリペアを動作する方式を示す概念図で、一度のリペアをするときに一つのローずつリペアする方式を示した図である。図８に示した場合の冗長装置では、一つの冗長プリデコーダが一つのロー冗長セルに代替させるものである。即ち、特定した一つのメモリセルが不良である場合、不良の発生したローを冗長メモリセルの一つのローに代替させるものである。
【０００４】
図９は、従来の、２つのロー段位だけでリペアを動作する方式を示す概念図で、一つの冗長プリデコーダが２つのロー冗長セルに代替させるものである。即ち、特定した一つのメモリセルが不良である場合、不良の発生したローと直接隣接したローとを冗長メモリセルの２つのローに代替する。図９の従来のリペア方式は直接隣接したローに不良が発生した場合、一つの冗長プリデコーダでリペアできるという長所がある。
【０００５】
図１０は、従来の、４つのロー段位だけでリペアを動作する方式を示す概念図で、一つの冗長プリデコーダが４つのロー冗長セルに代替させるものである。即ち、特定した一つのメモリセルが不良である場合、不良の発生したローと直接隣接した３つのローとを冗長メモリセルの４つのローに代替させるもである。図１０の従来のリペア方式は直接隣接した４つのローに不良が発生した場合、一つの冗長プリデコーダでリペアすることができるという長所がある。
【０００６】
【発明が解決しようとする課題】
図８に示した従来のリペア方式は一つの不良を改善するために代替する冗長セルの数が多くないので、冗長セル自体の不良の発生する確率が低いという長所がある。反面、直接隣接して多数個の不良が発生した場合、多数個の冗長プリデコーダが必要とされるので、効率が減少するという短所がある。
また、図９及び図１０に示した従来のリペア方式は一つの冗長プリデコーダを通して多数個のメモリセルを代替できるようになっているので、直接隣接した多数個の不良を一つの冗長プリデコーダで改善できるという長所がある。しかし、ただ一つのメモリ不良が発生しても不良が発生していない隣接したローをも一緒に冗長セルに代替するので、冗長セル自体の不良の発生する確率が高くなるという問題点があった。
そこで、本発明の目的は、不良類型に相応する冗長セルに代替することができる冗長回路を備えた半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体メモリ装置は、半導体メモリ装置において、冗長メモリセルと、不良メモリセルを救済する前記冗長メモリセルを選択するサブワードラインデコーダと、電源電圧と出力との間に接続される第１ヒューズ、入力信号と前記出力との間に接続される第２ヒューズ、前記入力信号を反転させるインバータ、このインバータの出力部と前記出力との間に接続される第３ヒューズを有し、前記第１ないし第３ヒューズが選択的に切断されることにより、前記入力信号と同一ロジック状態、反対のロジック状態、あるいは前記入力信号に係わりなく常に一定のロジック状態を有する制御信号を発生させるヒューズ回路を備え、前記サブワードラインデコーダで前記冗長メモリセルを選択する際、不良メモリセルの個数に応じて、相応する個数の冗長メモリセルが選択されるように前記サブワードラインデコーダを制御する冗長ワードラインデコーダと、を冗長回路として具備することを特徴とする。
【０００８】
より具体的な例として、前記ヒューズ回路は、前記サブワードラインデコーダの入力信号のそれぞれに対応して複数個設けられる。また、前記冗長ワードラインデコーダは、メインワードラインデコーダの入力信号のそれぞれに対応して複数個設けられ前記メインワードラインデコーダの入力信号を反転して出力する第２ヒューズ回路を前記ヒューズ回路すなわち第１ヒューズ回路に加えて有する。さらに、前記冗長ワードラインデコーダは、前記第１ヒューズ回路および第２ヒューズ回路の出力に接続された複数のＮＡＮＤゲートと、この複数のＮＡＮＤゲートの出力に接続された１つのＮＯＲゲートとをさらに有する。さらに、前記ヒューズは、電気的にオン/オフさせることができるヒューズ、あるいは、物理的にオン/オフさせることができるヒューズである。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。
まず、各図面の構成要素に符号を付ける場合に、同一の構成要素には他の図面上で表示されても可能限り同一の符号をつける。そして、本発明の要旨を不鮮明にすると認められる公知機能及び構成に対する詳しい説明は省略する。
【００１４】
図１は、本発明による、多様な不良類型に従ってリペア動作をする方式を示す概念図で、四つの類型を示した図である。図１に示した四つの類型をみると、まず、ケース１は、ノーマルセルで特定の一つのセルに不良が発生した場合にそれに相応する一つの冗長セルに代替するものである。ケース２とケース３とは、ノーマルセルで特定の２つのセルに不良が発生した場合にそれに相応する２つの冗長セルに代替するものである。ケース４は、ノーマルセルで特定の４つのセルに不良が発生した場合にそれに相応する４つの冗長セルに代替するものである。
【００１５】
図２は、本発明による冗長回路のブロック構成図である。本発明による冗長回路は、メインワードラインデコーダ11、サブワードラインデコーダ13及びそれぞれのサブワードラインSWL0,1,2,3と連結されたメインメモリセルと、冗長ワードラインデコーダ10、サブワードラインデコーダ12及びそれぞれの冗長サブワードラインRSWL0,1,2,3と連結された冗長メモリセルとで構成され、またメインメモリセルと冗長メモリセルとは、同一方式により構成される。
【００１６】
メインメモリセルを選択するサブワードラインSWL0,1,2,3は、メインワードラインデコーダ11の入力であるA0,A1,A2,A3の全てがロジックロー("0")であるときにロジックハイ("1")の状態をもつMWL0信号と、サブワードラインデコーダ13の入力であるB0,B1の組合せとによりサブワードラインSWL0,1,2,3のうち一つが選択されるようになっている。即ち、A0,A1,  A2,  A3が"0"で、例えばB0,B1が"0"である場合、SWL0が選択されて、図２に示したセル0'(14)が選択される。このように図２に示した冗長回路でA0〜A3及びB0〜B1の各入力値に従うセル選択を図３の表に示す。図３は本発明の入力に従う冗長回路のリペアを行うセル選択を示す表である。
【００１７】
本発明の冗長サブワードラインRSWL0,1,2,3は、メインメモリセルの１つ以上から４つ以下の不良が発生した場合にメインメモリセルの不良類型に相応するRSWLが選択されるようになっている。
【００１８】
図４は、本発明による冗長ワードラインデコーダ10の回路構成図である。冗長ワードラインデコーダ10は、メインメモリセルに不良が発生してリペアをする場合、冗長デコーダを動作させるRED_EN（冗長デコーダイネーブル：停止中にはロジックロー状態に設定され、動作時にはヒューズカッティングを通してロジックハイに設定される。）信号と、図２のデコーダ入力信号(A0〜A3、B0,B1)と、それぞれの入力信号に連結されたヒューズボックス21〜26と、NANDゲート(NAND1〜NAND3)と、NANDゲートの出力を入力とする出力端のNORゲートNOR1とから構成される。
【００１９】
各ヒューズボックス21〜26には、それぞれデコーダ入力信号A0〜A3,B0,B1のうち一つと、ヒューズイネーブル反転信号FUSE_ENbと、ヒューズイネーブル信号FUSE_ENとが入力される。各NANDゲートには、隣接した２個のヒューズボックスからの出力とFUSE_EN信号とが入力される。
【００２０】
FUSE_ENb信号は、冗長ワードラインデコーダ10が動作しない場合にはロジックハイ状態を維持し、冗長ワードラインデコーダ10が動作する場合にはロジックロー状態をもち、メインワードラインデコーダ11をオフさせる。
【００２１】
また、FUSE-EN信号は、冗長ワードラインデコーダ10が動作しない場合にはロジックロー状態を維持し、冗長ワードラインデコーダ10が動作する場合にはロジックハイ状態をもつ。
【００２２】
そして、NORゲートの出力のRDXiは、冗長ワードラインデコーダ10が動作しない場合にはロジックロー状態を維持し、冗長ワードラインデコーダ10が動作する場合には入力信号A0,A1,A2,A3,B0,B1及び入力信号A0,A1,A2,A3,B0,B1と連結されたヒューズボックス21〜26の状態に従いロジックハイとロジックローとの状態に変化し、ヒューズボックス21〜26の出力信号のRA0〜RA3、RB0、RB1が全てロジックハイ状態となると、RDXi信号はロジックハイ状態となって図２及び図３の冗長メモリセルを選択する。
【００２３】
FUSE-ENb信号とFUSE_EN信号とは、冗長ワードラインデコーダ10が動作しない場合、冗長ワードラインデコーダ10の入力信号のA0〜A3、B0、B1信号とヒューズボックス21〜26の出力のRA0〜RA3、RB0、RB1信号とを互いに遮断させるためのものである。
【００２４】
図５は、本発明の実施例による冗長ワードラインデコーダ10の構成の一部となるAi,Bi入力に対するヒューズボックス回路21〜26のうち、デコーダ11の入力信号のA0〜A3に連結されたヒューズボックス回路21〜24を示す。ヒューズボックス回路21〜24ではヒューズFA0とFA1とが存在して、FUSE_EN信号及びFUSE_ENb信号、そして、Ai信号入力に従いヒューズカッティングを制御してリペア動作を制御する。
図５において冗長ワードラインデコーダ10が動作する場合に、出力のRAi信号は、ヒューズFA1がカッティングされたときデコーダ11の入力信号Aiと同一のロジック状態をもち、ヒューズFA0がカッティングされたとき入力信号Aiと反対のロジック状態をもつ。ただし、図５に示したヒューズ回路は既に一般化された回路である。このようなヒューズ回路が、図４に示した冗長デコーダ10で入力信号A0,A1,A2,A3に連結されたヒューズボックス21〜24としてそれぞれ構成される。
【００２５】
図６は、本発明の実施例による冗長ワードラインデコーダ10の構成の一部となるAi、Bi入力に対するヒューズボックス回路21〜26のうち、図４のFUSE_1で示した入力信号B0,B1に連結されたヒューズボックス25,26の回路を示す。図６に示したヒューズボックス回路25,26は、図１に示したメモリセル不良類型に相応する冗長セル動作を可能にする回路である。図６は、図５に示したヒューズボックス回路に追加的に新しいヒューズのFBDが設置されたもので、デコーダ10の入力信号のB0,B1に連結されたヒューズボックス回路25,26を示す。ヒューズボックス回路25,26では、ヒューズFB0とFB1と、新しいヒューズのFBDとが存在して、FUSE_EN信号及びFUSE_ENb信号、そして、Bi信号入力に従い３個のヒューズカッティングを制御してメモリセルの不良類型に従う冗長セル動作を可能にする。
【００２６】
ヒューズFBDは電源電圧のVDDとヒューズボックスFUSE_1の出力信号のRBiとの間に構成される。冗長ワードラインデコーダ10が動作する場合において、出力信号RBiは、ヒューズFB1とヒューズFBDとがカッティングされたとき、入力信号Biと同一なロジック状態をもち、ヒューズFB0とヒューズFBDとがカッティングされたとき、入力信号Biと反対のロジック状態をもち、ヒューズFB0とヒューズFB1とがカッティングされたとき、入力信号Biとは係わりなく常にロジックハイ状態をもつ。即ち、図６に示したヒューズ回路の出力RBiは、冗長ワードラインデコーダ10が動作する場合において、それぞれ異なった三つの出力状態をもつ。ヒューズ回路の出力RBiのうち入力信号Biとは係わりなく常にロジックハイの出力をもつ特性が本発明の不良類型に相応する冗長セル動作を可能にする。
【００２７】
図５及び図６のヒューズ回路に適用されるヒューズは電気的にオン/オフされるヒューズであるかまたは物理的にオン/オフされるヒューズであるかである。
【００２８】
図７は、上述の本発明を整理した本発明の好ましい実施例による不良類型に従うリペア実施の例を説明する表である。即ち、メモリセルに不良が発生する各ケース別に本発明による図１乃至図６の冗長回路により冗長セルに代替されるリペア実施の例を示したものである。
図７において"1"はロジックハイ、"0"はロジックロー、"NC"はヒューズの不切断（Fuse not cutting）、"c"はヒューズの切断（Fuse Cutting）を意味する。図７に示した不良類型は、１セル不良、２セル不良、３セル不良及び４セル不良の場合を例示した。各類型別にリペア過程を説明する。
【００２９】
まず、不良の発生しない場合には、リペアが起こる必要がないので、全てのヒューズはカッティングされない。
【００３０】
次に、一つのメモリセルのみに不良が発生する場合、例えば図２においてセル０(14)が不良である場合には、図４のRED_EN_FUSEをカッティングしてRED_EN信号をロジックハイとなるようにし、A0,A1,A2,A3のヒューズボックスは全て図５のFA0のヒューズをカッティングし、B0、B1のヒューズボックスは図６のFB0とFBDとをカッティングして、図２のSWL0が選択されるアドレスが入力されるときにSWL0はオフされ、RSWL0がオンされる。このような状態でSWL0でない他のSWL(SWL1,SWL2,SWL3)の選択されるアドレスが入力されると、図２の冗長セルは動作しない。
このような方法によりセル１、セル２、セル３がそれぞれひとつだけ不良が発生した場合は、図７に示したように、ヒューズがカッティングされてリペアされる。このように一つのメモリセルのみに不良が発生すると、図６のFUSE_1のFBDヒューズは常にカッティングされる。
【００３１】
次に、２つのメモリセルに不良が発生する場合、例えば図２においてセル０とセル１とに不良が発生した場合には、図４のRED_EN_FUSEをカッティングしてRED_EN信号をロジックハイとなるようにし、A0,A1,A2,A3のヒューズボックスは全て図５のFA0のヒューズをカッティングし、B0のヒューズボックスは図６のFB0とFBDとをカッティングして、RB0信号がB0信号の反対ロジック状態をもつようにし、B1のヒューズボックスはFB0とFB1とをカッティングして、RB1信号がB1信号の状態とは係わりなく常にロジックハイ状態をもつようにする。即ち、A0,A1,A2,A3,B0が全てロジックロー状態で、B1がロジックロー（セル０）であるときとロジックハイ（セル１）であるときとに全て不良が発生するため、図４の冗長デコーダ出力信号のRDXiはB1の入力信号とは係わりなく動作して、SWL0とSWL1とが選択される入力ではそれぞれRSWL0とRSWL1とが選択されるようにする。
セル１とセル３とが不良である場合にも上述のヒューズカッティング方式を通してリペアすることができる。
【００３２】
次に、３つのメモリセルに不良が発生した場合と４つのメモリセルに不良が発生した場合には、４個のサブワードラインを全て冗長サブワードラインに交替しなければならない。従って、セル０、セル１、セル２に不良が発生した場合とセル０乃至セル３に不良が発生した場合には、図４のRED_EN_FUSEをカッティングしてRED_EN信号をロジックハイとなるようにし、A0,A1,A2,  A3のヒューズボックスは全て図５のFA0のヒューズをカッティングし、B0のヒューズボックスは図６のFB0とFB1とをカッティングしてRB0信号がB0信号のロジック状態と係わりなく常にロジックハイ状態をもつようにし、B1のヒューズボックスはFB0とFB1とをカッティングしてRB1信号がB1信号のロジック状態とは係わりなく常にロジックハイ状態をもつようにして、SWL0の選択されるアドレスが入力されるとRSWL0を動作させ、SWL1,SWL2,SWL3がそれぞれ選択されるアドレスが入力されるとそれぞれRSWL1,RSWL2,RSWL3を動作させる。
【００３３】
上述したように、本発明による半導体メモリ装置は、メインメモリセルの不良類型に相応する冗長セルを代替するのでリペア効率を向上させることができる。即ち、従来の、４つの冗長ローと一つの冗長デコーダとでもって、４つのメインメモリセルが不良であるだけでなく一つのメインメモリセルが不良である場合にも４つの冗長ローを全て代替する構造とは異なって、一つの冗長デコーダでもって一つのメモリセルが不良である場合には一つのローだけをリペアし、２つのメモリセルが不良である場合には２つのローだけをリペアし、３つまたは４つのメモリセルが不良である場合には４つのローをリペアすることにより、不良セル当たり代替セルの個数が少なくて冗長セルの不良によるリペア効率低下を減らすことができるし、また、直接隣接した多数個の不良をも一つのリペア動作で救済することにより、リペア効率を高めることができる。
【００３４】
前述してきたように、本発明の詳しい説明では具体的な実施例を挙げて説明してきたが、本発明の範囲を外れないいろんな変形が可能である。そこで、本発明の範囲は説明された実施例に極限して決めてはならず、特許請求範囲に基づき決めるべきである。
【００３５】
【発明の効果】
以上説明したように、本発明による半導体メモリ装置は、メインメモリセルの不良類型に相応する冗長セルに代替することによりリペア効率を向上させることができる。即ち、従来の、４つの冗長ローと一つの冗長デコーダとでもって、４つのメインメモリセルが不良である場合にも、また一つのメインメモリセルが不良である場合にも４つの冗長ローを全て代替する構造と異なって、一つの冗長デコーダでもって、一つのメモリセルが不良である場合には一つのローだけをリペアし、２つのメモリセルが不良である場合には２つのローだけをリペアし、３つまたは４つのメモリセルが不良である場合には４つのローをリペアすることにより、不良セル当たり代替個数が少なくて冗長セルの不良によるリペア効率低下を減らすことができるし、また直接隣接した多数個の不良を一つのリペア動作で救済することができてリペア効率を高めることができるという効果がある。
【図面の簡単な説明】
【図１】本発明による多様な不良類型に適応的にリペア動作を行う方式を示す概念図である。
【図２】本発明による冗長回路のブロック構成図である。
【図３】本発明の入力に従う冗長回路のリペアを行うセル選択を説明する表である。
【図４】本発明による冗長ワードラインデコーダの回路構成図である。
【図５】本発明の実施例による冗長ワードラインデコーダに構成されるAi入力に対するヒューズ回路図である。
【図６】本発明の実施例による冗長ワードラインデコーダに構成されるBi入力に対するヒューズ回路図である。
【図７】本発明の好ましい実施例による不良類型に従うリペア実施の例を説明する表である。
【図８】従来の１つのロー段位だけでリペアを動作する方式を示す概念図である。
【図９】従来の２つのロー段位だけでリペアを動作する方式を示す概念図である。
【図１０】従来の４つのロー段位だけでリペアを動作する方式を示す概念図である。
【符号の説明】
10：冗長ワードラインデコーダ
11：メインワードデコーダ
12：サブワードデコーダ１
13：サブワードデコーダ２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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