(57)【特許請求の範囲】
【請求項１】
共通端子と、第１および第２の端子とを有し、前記共通端子と前記第１の端子もしくは前記第２の端子との間を接続する高周波スイッチ回路であって、前記第１の端子と前記第２の端子との間が、第１のインダクタンス素子、第１の半導体スイッチ素子、第２の半導体スイッチ素子、および第２のインダクタンス素子を順に介して接続され、
前記第１のインダクタンス素子および前記第１の半導体スイッチ素子の接続点とグランドとの間が、第３の半導体スイッチ素子、および前記共通端子と前記第２の端子との間に流れる信号の周波数で直列共振するように値が設定された第３のインダクタンス素子と第１の容量素子を介して接続され、
前記第２のインダクタンス素子および前記第２の半導体スイッチ素子の接続点とグランドとの間が、第４の半導体スイッチ素子、および前記共通端子と前記第１の端子との間に流れる信号の周波数で直列共振するように値が設定された第４のインダクタンス素子と第２の容量素子を介して接続され、
前記第１および第２の半導体スイッチ素子の接続点と前記共通端子との間が共通インダクタンス素子を介して接続されてなり、
前記第１、第２、第３および第４の半導体スイッチ素子の少なくとも１つが、並列に接続された付加容量素子を有し、前記付加容量素子が接続された前記半導体スイッチ素子のオフ時の容量と前記付加容量素子とを、前記共通端子に接続された前記第１あるいは第２の端子と前記共通端子との間のインピーダンスの整合に用いることを特徴とする高周波スイッチ回路。
【請求項２】
共通端子と、第１および第２の端子とを有し、前記共通端子と前記第１の端子もしくは前記第２の端子との間を接続する高周波スイッチ回路であって、前記第１の端子と前記第２の端子との間が、第１のインダクタンス素子、第１の半導体スイッチ素子、第２の半導体スイッチ素子、および第２のインダクタンス素子を順に介して接続され、
前記第１のインダクタンス素子および前記第１の半導体スイッチ素子の接続点に第３の半導体スイッチ素子の一端が接続され、
前記第２のインダクタンス素子および前記第２の半導体スイッチ素子の接続点に第４の半導体スイッチ素子の一端が接続され、
前記第３および第４の半導体スイッチ素子の他端同士を接続するとともに、その接続点とグランドとの間が、前記共通端子と前記第１および第２の端子との間に流れる信号の周波数で直列共振するように値が設定された第３のインダクタンス素子と第１の容量素子を介して接続され、
前記第１および第２の半導体スイッチ素子の接続点と前記共通端子との間が共通インダクタンス素子を介して接続されてなり、
前記第１、第２、第３および第４の半導体スイッチ素子の少なくとも１つが並列に接続された付加容量素子を有し、前記付加容量素子が接続された前記半導体スイッチ素子のオフ時の容量と前記付加容量素子とを、前記共通端子に接続された前記第１あるいは第２の端子と前記共通端子との間のインピーダンスの整合に用いることを特徴とする高周波スイッチ回路。
【請求項３】
前記第１ないし第４の半導体スイッチ素子がＦＥＴであることを特徴とする、請求項１または２に記載の高周波スイッチ回路。
【請求項４】
前記第１ないし第４の半導体スイッチ素子が、ドレイン・ソース間が直列に接続された複数のＦＥＴからなることを特徴とする、請求項１または２に記載の高周波スイッチ回路。
【請求項５】
請求項１乃至４のいずれかに記載の高周波スイッチ回路を用いたことを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波スイッチ回路およびそれを用いた電子装置に関する。
【０００２】
【従来の技術】
携帯電話などの高周波通信装置においては、送受信の切換のために半導体スイッチを用いたＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｕａｌ  Ｔｈｒｏｕｇｈ、１対２）構成の高周波スイッチ回路が一般的に用いられている。
【０００３】
このような従来の高周波スイッチ回路を図６に示す。図６において、高周波スイッチ回路１は、共通端子Ｐｃ、第１の端子Ｐ１、第２の端子Ｐ２を有し、共通端子Ｐｃと第１の端子Ｐ１および第２の端子Ｐ２のいずれか一方とを接続するように動作する。
【０００４】
第１の端子Ｐ１は第１のインダクタンス素子Ｌ１を介して第１の半導体スイッチ素子Ｑ１の一端に接続されている。第２の端子Ｐ２は第２のインダクタンス素子Ｌ２を介して第２の半導体スイッチ素子Ｑ２の一端に接続されている。第３の半導体スイッチ素子Ｑ３は、その一端が第１のインダクタンス素子Ｌ１と第１の半導体スイッチ素子Ｑ１との接続点に接続され、他端が第３のインダクタンス素子Ｌ３を介してグランドに接続されている。第４の半導体スイッチ素子Ｑ４は、その一端が第２のインダクタンス素子Ｌ２と第２の半導体スイッチ素子Ｑ２との接続点に接続され、他端が第４のインダクタンス素子Ｌ４を介してグランドに接続されている。第１の半導体スイッチ素子Ｑ１の他端と第２の半導体スイッチ素子Ｑ２の他端は互いに接続されるとともに、共通インダクタンス素子Ｌｃを介して共通端子Ｐｃに接続されている。第１、第２、第３および第４の半導体スイッチ素子Ｑ１、Ｑ２、Ｑ３およびＱ４には、いずれもＧａＡｓ基板上に形成されたＦＥＴが、ドレイン・ソース間を信号の経路として用いられている。なお、各ＦＥＴのゲートは各ＦＥＴを制御するための回路に接続されているが、図示および説明は省略する。
【０００５】
高周波スイッチ回路１を構成する各構成要素のうち、第１、第２、第３、および第４のインダクタンス素子Ｌ１、Ｌ２、Ｌ３、Ｌ４、および共通インダクタンス素子Ｌｃは、いずれも主としてボンディングワイヤーやパッケージのリードフレームなどの寄生インダクタンス成分によるものである。なお、第１の半導体スイッチ素子Ｑ１、第２の半導体スイッチ素子Ｑ２、第３の半導体スイッチ素子Ｑ３、第４の半導体スイッチ素子Ｑ４はいずれもＦＥＴであり、そのオン抵抗（オン時におけるドレイン・ソース間の抵抗）は十分に小さく、オフ容量（オフ時におけるドレイン・ソース間の浮遊容量）はほとんど無いものとする。
【０００６】
このように構成された高周波スイッチ回路１において、例えば第１の端子Ｐ１は通信機の送信回路に接続され、第２の端子Ｐ２は受信回路に接続され、共通端子Ｐｃはアンテナに接続される。そして、通信機の送信時には、第１の半導体スイッチ素子Ｑ１と第４の半導体スイッチ素子Ｑ４をオンにし、第２の半導体スイッチ素子Ｑ２と第３の半導体スイッチ素子Ｑ４をオフにする。この場合、第１の端子Ｐ１と共通端子Ｐｃの間には、第１のインダクタンス素子Ｌ１とオン抵抗が十分に小さい第１の半導体スイッチ素子Ｑ１と、共通インダクタンス素子Ｌｃしか存在しないことになり、これらを通って送信回路からアンテナへ送信信号が送られる。
【０００７】
一方、通信機の受信時には、第２の半導体スイッチ素子Ｑ２と第３の半導体スイッチ素子Ｑ３をオンにし、第１の半導体スイッチ素子Ｑ１と第４の半導体スイッチ素子Ｑ４をオフにする。この場合、第２の端子Ｐ２と共通端子Ｐｃの間には、第２のインダクタンス素子Ｌ２とオン抵抗が十分に小さい第２の半導体スイッチ素子Ｑ２と、共通インダクタンス素子Ｌｃしか存在しないことになり、これらを通ってアンテナから受信回路へ受信信号が送られる。
【０００８】
このようにして、高周波スイッチ回路１は送信信号と受信信号の切換を行うことができる。
【０００９】
以下、説明を分かりやすくするために、第１の端子Ｐ１と共通端子Ｐｃを接続する状態を送信時と表現し、第２の端子Ｐ２と共通端子Ｐｃを接続する状態を受信時と表現する。また、第１の端子Ｐ１と共通端子Ｐｃの間に流れる信号を送信信号、第２の端子Ｐ２と共通端子Ｐｃの間に流れる信号を受信信号と表現する。
【００１０】
【発明が解決しようとする課題】
上記の高周波スイッチ回路１において、例えば送信時を考えてみると、第１の半導体スイッチ素子Ｑ１は抵抗が非常に小さいオン状態にあり、第２の半導体スイッチ素子Ｑ２と第３の半導体スイッチ素子Ｑ３がオフ状態にあるため、第１の端子Ｐ１と共通端子Ｐｃの間は第１のインダクタンス素子Ｌ１と共通インダクタンス素子Ｌｃが存在することになる。厳密には第３の半導体スイッチ素子Ｑ３とそれにつながる回路素子や、第２の半導体スイッチ素子Ｑ２とそれにつながる回路素子が並列に接続されることになるが、第２の半導体スイッチ素子Ｑ２や第３の半導体スイッチ素子Ｑ３のオフ容量は十分に小さいために、実質的には何も並列に接続されていないことになる。なお、受信時の場合も同様に２つのインダクタンス素子が間に存在することになる。
【００１１】
これらの信号の経路に存在するインダクタンス素子のインピーダンスは、信号の周波数が例えば１ＧＨｚ程度までの低いときには、その値が十分に小さいために、高周波スイッチ回路１に接続される回路間のインピーダンス整合が問題になることはほとんどない。しかしながら、信号周波数が５ＧＨｚ程度あるいはそれ以上まで高くなると、インダクタンス素子のインピーダンスが増加し、２つの端子間に接続される回路、例えば第１の端子Ｐ１に接続された送信回路と共通端子Ｐｃに接続されたアンテナとの間でインピーダンスの不整合が大きくなるという問題がある。すなわち、信号の周波数の上昇にしたがって、高周波スイッチ回路にそれまでは無かった新たな問題点が生じてきている。
【００１２】
本発明は上記の問題点を解決することを目的とするもので、接続される回路間のインピーダンス整合を簡単に取ることのできる高周波スイッチ回路およびそれを用いた電子装置を提供する。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の高周波スイッチ回路は、共通端子と、第１および第２の端子とを有し、前記共通端子と前記第１の端子もしくは前記第２の端子との間を接続する高周波スイッチ回路であって、前記第１の端子と前記第２の端子との間が、第１のインダクタンス素子、第１の半導体スイッチ素子、第２の半導体スイッチ素子、および第２のインダクタンス素子を順に介して接続され、前記第１のインダクタンス素子および前記第１の半導体スイッチ素子の接続点とグランドとの間が、第３の半導体スイッチ素子、および前記共通端子と前記第２の端子との間に流れる信号の周波数で直列共振するように値が設定された第３のインダクタンス素子と第１の容量素子を介して接続され、前記第２のインダクタンス素子および前記第２の半導体スイッチ素子の接続点とグランドとの間が、第４の半導体スイッチ素子、および前記共通端子と前記第１の端子との間に流れる信号の周波数で直列共振するように値が設定された第４のインダクタンス素子と第２の容量素子を介して接続され、
前記第１および第２の半導体スイッチ素子の接続点と前記共通端子との間が共通インダクタンス素子を介して接続されてなり、前記第１、第２、第３および第４の半導体スイッチ素子の少なくとも１つが、並列に接続された付加容量素子を有し、前記付加容量素子が接続された前記半導体スイッチ素子のオフ時の容量と前記付加容量素子とを、前記共通端子に接続された前記第１あるいは第２の端子と前記共通端子との間のインピーダンスの整合に用いることを特徴とする。
【００１４】
また、本発明の高周波スイッチ回路は、共通端子と、第１および第２の端子とを有し、前記共通端子と前記第１の端子もしくは前記第２の端子との間を接続する高周波スイッチ回路であって、前記第１の端子と前記第２の端子との間が、第１のインダクタンス素子、第１の半導体スイッチ素子、第２の半導体スイッチ素子、および第２のインダクタンス素子を順に介して接続され、前記第１のインダクタンス素子および前記第１の半導体スイッチ素子の接続点に第３の半導体スイッチ素子の一端が接続され、前記第２のインダクタンス素子および前記第２の半導体スイッチ素子の接続点に第４の半導体スイッチ素子の一端が接続され、前記第３および第４の半導体スイッチ素子の他端同士を接続するとともに、その接続点とグランドとの間が、前記共通端子と前記第１および第２の端子との間に流れる信号の周波数で直列共振するように値が設定された第３のインダクタンス素子と第１の容量素子を介して接続され、前記第１および第２の半導体スイッチ素子の接続点と前記共通端子との間が共通インダクタンス素子を介して接続されてなり、前記第１、第２、第３および第４の半導体スイッチ素子の少なくとも１つが並列に接続された付加容量素子を有し、前記付加容量素子が接続された前記半導体スイッチ素子のオフ時の容量と前記付加容量素子とを、前記共通端子に接続された前記第１あるいは第２の端子と前記共通端子との間のインピーダンスの整合に用いることを特徴とする。
【００１５】
また、本発明の高周波スイッチ回路は、前記第１ないし第４の半導体スイッチ素子がＦＥＴであることを特徴とする。
【００１６】
また、本発明の高周波スイッチ回路は、前記第１ないし第４の半導体スイッチ素子が、ドレイン・ソース間が直列に接続された複数のＦＥＴからなることを特徴とする。
【００１７】
また、本発明の電子装置は、上記の高周波スイッチ回路を用いたことを特徴とする。
【００１８】
このように構成することにより、本発明の高周波スイッチ回路においては、接続される回路間のインピーダンス整合を簡単に取ることができる。
【００１９】
また、本発明の電子装置においては、性能の向上を図ることができる。
【００２０】
【発明の実施の形態】
図１に、本発明の高周波スイッチ回路の一実施例の回路図を示す。図１において、図６と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００２１】
図１に示した高周波スイッチ回路１０においては、第１の半導体スイッチ素子Ｑ１のドレイン・ソース間に並列に付加容量素子Ｃ３が、第２の半導体スイッチ素子Ｑ２のドレイン・ソース間に並列に付加容量素子Ｃ４が、第３の半導体スイッチ素子Ｑ３のドレイン・ソース間に並列に付加容量素子Ｃ５が、第４の半導体スイッチ素子Ｑ４のドレイン・ソース間に並列に付加容量素子Ｃ６が、それぞれ接続されている。なお、これらの付加容量素子Ｃ３、Ｃ４、Ｃ５、Ｃ６は、各半導体スイッチ素子が元々持っている浮遊容量ではなく、別途付加されたものである。
【００２２】
また、第３のインダクタンス素子Ｌ３は第１の容量素子Ｃ１を介してグランドに接続され、第４のインダクタンス素子Ｌ４は第２の容量素子Ｃ２を介してグランドに接続されている。第１の容量素子Ｃ１は、第３のインダクタンス素子Ｌ３とともに、共通端子Ｐｃと第２の端子Ｐ２との間を流れる信号の周波数で直列共振するように、その値が設定されている。また、第２の容量素子Ｃ２は、第４のインダクタンス素子Ｌ４とともに、共通端子Ｐｃと第１の端子Ｐ１との間を流れる信号の周波数で直列共振するように、その値が設定されている。
【００２３】
これらの点を除いては、図６に示した高周波スイッチ回路１と同じである。
【００２４】
ここで、この後の説明のために、第１の半導体スイッチ素子Ｑ１、第２の半導体スイッチ素子Ｑ２、第３の半導体スイッチ素子Ｑ３、第４の半導体スイッチ素子Ｑ４のオフ容量を、それぞれオフ容量Ｃ７、オフ容量Ｃ８、オフ容量Ｃ９、オフ容量Ｃ１０と定義しておく。
【００２５】
このように構成された高周波スイッチ回路１０において、例えば第１の端子Ｐ１は通信機の送信回路に接続され、第２の端子Ｐ２は受信回路に接続され、共通端子Ｐｃはアンテナに接続される。そして、通信機の送信時には、第１の半導体スイッチ素子Ｑ１と第４の半導体スイッチ素子Ｑ４をオンにし、第２の半導体スイッチ素子Ｑ２と第３の半導体スイッチ素子Ｑ４をオフにする。
【００２６】
この場合、オン状態の第１の半導体スイッチ素子Ｑ１はオン抵抗が十分に小さいために実質的に短絡状態となる。また、オン状態の第４の半導体スイッチ素子Ｑ４も同様に実質的に短絡状態となる。一方、オフ状態の第３の半導体スイッチ素子Ｑ３は、そのドレイン・ソース間にはオフ容量Ｃ９と付加容量素子Ｃ５の並列回路が存在することになる。また、オフ状態の第２の半導体スイッチ素子Ｑ２も同様に、そのドレイン・ソース間にはオフ容量Ｃ８と付加容量素子Ｃ４の並列回路が存在することになる。また、すでに述べたように、第４のインダクタンス素子Ｌ４と第２の容量素子Ｃ２の直列回路は送信信号の周波数において直列共振するように値が設定されているために、そのインピーダンスはゼロになっている。
【００２７】
上記をまとめて、高周波スイッチ回路１０の送信時の等価回路を示すと図２のようになる。すなわち、第１の端子Ｐ１と共通端子Ｐｃの間は第１のインダクタンス素子Ｌ１と共通インダクタンス素子Ｌｃを直列に介して接続されており、第１のインダクタンス素子Ｌ１と共通インダクタンス素子Ｌｃの接続点は、第１の容量素子Ｃ１、第３のインダクタンス素子Ｌ３、付加容量素子Ｃ４とＣ５、およびオフ容量Ｃ８とＣ９からなる回路（ほとんどが容量素子で構成されているため、ここでは複合容量回路１１とする）を介してグランドに接続された状態になる。これはすなわち、Ｔ型のインピーダンス整合回路に他ならない。
【００２８】
このように、高周波スイッチ回路１０は、送信時にはＴ型のインピーダンス整合回路になる。このＴ型インピーダンス整合回路の各構成要素のうち、第１のインダクタンス素子Ｌ１、第３のインダクタンス素子Ｌ３、共通インダクタンス素子Ｌｃはボンディングワイヤーなどの形状でほぼ決まってしまい、オフ容量Ｃ８とＣ９は第２および第３の半導体スイッチ素子Ｑ２とＱ３の構造でほぼ決まってしまい、第１の容量素子Ｃ１は第３のインダクタンス素子Ｌ１と受信信号の周波数によって決まってしまうが、付加容量素子Ｃ４とＣ５の容量値は適当に選択することができ、これによってＴ型インピーダンス整合回路を所定の周波数で例えば特性インピーダンス５０Ωに整合するように構成できる。
【００２９】
なお、受信時にも構成要素は変わるものの、ほぼ同様のＴ型インピーダンス整合回路を構成することができる。しかも、受信時には複合容量回路の構成要素として付加容量素子Ｃ３とＣ６が利用され、付加容量素子Ｃ４とＣ５は利用されないため、例えば送信時のインピーダンス整合に合わせて決めた付加容量素子の容量値が受信時のインピーダンス整合の妨げになるということもない。
【００３０】
なお、送信信号と受信信号の周波数が一致している場合、すなわち第１の端子Ｐ１と共通端子Ｐｃとの間に流れる信号の周波数と、第２の端子Ｐ２と共通端子Ｐｃとの間に流れる信号の周波数が一致している場合には、第３のインダクタンス素子Ｌ３と第１の容量素子Ｃ１の直列回路は送信時にも共振してインピーダンスがゼロになるため、複合容量回路１１の構成要素から外れることになる。この場合は、付加容量素子Ｃ４とＣ５の容量値を決めるときに考慮すべき要因が減少することになるため、インピーダンス整合がより取りやすくなる。
【００３１】
図３に、本発明の高周波スイッチ回路の別の実施例の回路図を示す。図３において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００３２】
図３に示した高周波スイッチ回路２０においては、第３の半導体スイッチ素子Ｑ３と第４の半導体スイッチ素子Ｑ４の他端同士が接続されるとともに、第３のインダクタンス素子Ｌ５と第１の容量素子Ｃ１１を順に介してグランドに接続されている。すなわち、図１の高周波スイッチ回路１０において、直列共振によってインピーダンスがゼロになる２つの回路を、同じく直列共振によってインピーダンスがゼロになる１つの回路に置き換えている。この点を除いては、図１に示した高周波スイッチ回路１０と同じである。
【００３３】
高周波スイッチ回路１０における２つの直列共振回路が、送信信号と受信信号の周波数においてそれぞれインピーダンスがゼロになることを目的に設けられていることから分かるように、それを１つの直列共振回路で代用する高周波スイッチ回路２０は、送信信号と受信信号の周波数が同じ、あるいはこの直列共振回路のインピーダンスがどちらの周波数においても十分に小さいとみなせる程度に近い場合に利用できる回路である。
【００３４】
このように構成された高周波スイッチ回路２０の送信時の等価回路を示すと図４のようになる。この場合、図２に示した高周波スイッチ回路１０の等価回路の場合とほぼ同じＴ型のインピーダンス整合回路において、複合容量回路２１にインダクタンス成分が存在しない。そしてこれは、高周波スイッチ回路１０において、送信信号と受信信号の周波数が一致している場合と全く同じである。したがって、高周波スイッチ回路２０においては、高周波スイッチ回路１０の場合と同様の作用効果を奏することができる。
【００３５】
ここで、高周波スイッチ回路２０、あるいは高周波スイッチ回路１０において送信信号と受信信号の周波数が一致している場合の、各構成要素の具体的な値について例示する。ここでは送信時について考える。
【００３６】
まず、送信信号の周波数を５．８ＧＨｚとする。また、第１のインダクタンス素子Ｌ１と共通インダクタンス素子Ｌｃのインダクタンス値がいずれも１ｎＨであるとする。このとき、第１の端子Ｐ１と共通端子Ｐｃに接続された回路間を５０Ωでインピーダンス整合するためには、複合容量回路２１の合成容量を０．５２ｐＦにする必要がある。各半導体スイッチ素子をＧａＡｓ基板上に同じ形状で形成したとして、第２の半導体スイッチ素子Ｑ２と第３の半導体スイッチ素子Ｑ３の合成のゲート幅を１．４１ｍｍにすると、その合成のオフ容量（Ｃ８＋Ｃ９）は０．３２ｐＦになる。したがって、複合容量回路２１の合成容量を０．５２ｐＦにするためには付加容量素子Ｃ４とＣ５の合成の容量値を０．２ｐＦにすればよいことが分かる。
【００３７】
なお、付加容量素子Ｃ４とＣ５を接続せず、その分の容量を２つの半導体スイッチ素子のオフ容量でカバーしようとすると、第２の半導体スイッチ素子Ｑ２と第３の半導体スイッチ素子Ｑ３の合成のゲート幅を２．３３ｍｍにする必要がある。しかしながら、これは半導体スイッチ素子のサイズを不必要に大きくすることになり、半導体スイッチ素子の形成される半導体装置の大型化、歩留低下、価格上昇などの原因になる。
【００３８】
また、上記の各実施例においては、第１の半導体スイッチ素子Ｑ１、第２の半導体スイッチ素子Ｑ２、第３の半導体スイッチ素子Ｑ３、第４の半導体スイッチ素子Ｑ４の全てに並列に付加容量素子Ｃ３、Ｃ４、Ｃ５、Ｃ６を接続している。しかしながら、例えば図４における複合容量回路２１の構成を見ても分かるように、各容量素子は最終的には互いに並列に接続されることになるため、例えば第１の半導体スイッチ素子Ｑ１と第２の半導体スイッチ素子Ｑ２にのみ付加容量素子を接続し、第３の半導体スイッチ素子Ｑ３と第４の半導体スイッチ素子Ｑ４には付加容量素子を接続しないような構成でも構わない。また、その逆の構成でも構わない。また、第１の半導体スイッチ素子Ｑ１と第３の半導体スイッチ素子Ｑ３にのみ付加容量素子を接続し、第２の半導体スイッチ素子Ｑ２と第４の半導体スイッチ素子Ｑ４には付加容量素子を接続しないような構成や、その逆の構成でも構わない。さらには、高周波スイッチ回路に接続される回路によっては必ずしもインピーダンス整合を必要としないものもあり得るので、そのような場合も含めて、４つの半導体スイッチ素子の少なくとも１つが付加容量を有している構成でも構わないものである。
【００３９】
また、上記の各高周波スイッチ回路においては、半導体スイッチ素子として１つのＦＥＴを用いているが、耐圧の向上を目的として、ドレイン・ソース間が直列に接続された複数のＦＥＴをそれぞれの半導体スイッチ素子として用いても構わないものである。
【００４０】
また、上記の各実施例においては、送信時および受信時という表現で、信号が第１の端子から共通端子へ、または共通端子から第２の端子へ流れる場合についてのみ説明したが、それぞれ逆方向に信号が流れる場合や双方向に信号が流れる場合もあり、本発明の高周波スイッチ回路においては信号の方向は限定されるものではない。
【００４１】
図５に、本発明の電子装置の一実施例の斜視図を示す。図５において、電子装置の１つである携帯電話３０は、筐体３１と、その中に配置されたプリント基板３２と、プリント基板３２上に実装された本発明の高周波スイッチ回路１０を備えている。高周波スイッチ回路１０はアンテナと送信回路および受信回路との間に接続されている。
【００４２】
このように構成された携帯電話３０においては、本発明の高周波スイッチ回路を用いているため、回路間のインピーダンス整合をきちんと取ることによって不整合による損失の増加を防止し、性能の向上を図ることができる。
【００４３】
なお、図５においては電子装置として通信装置の１つである携帯電話を示したが、電子装置としては携帯電話などの通信装置に限るものではなく、本発明の高周波スイッチ回路を用いたものであれば何でも構わないものである。
【００４４】
【発明の効果】
本発明の高周波スイッチ回路によれば、第１ないし第４の半導体スイッチ素子の少なくとも１つに並列に付加容量素子を接続することによって、接続される回路間のインピーダンス整合を取ることができる。
【００４５】
また、本発明の電子装置によれば、本発明の高周波スイッチ回路を用いることによって、インピーダンスの不整合による損失の増加を防止し、性能の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の高周波スイッチ回路の一実施例を示す回路図である。
【図２】図１の高周波スイッチ回路の送信時の等価回路を示す回路図である。
【図３】本発明の高周波スイッチ回路の別の実施例を示す回路図である。
【図４】図３の高周波スイッチ回路の送信時の等価回路を示す回路図である。
【図５】本発明の電子装置の一実施例を示すブロック図である。
【図６】従来の高周波スイッチ回路を示す回路図である。
【符号の説明】
１０、２０…高周波スイッチ回路
１１、２１…複合容量回路
Ｐ１…第１の端子
Ｐ２…第２の端子
Ｐｃ…共通端子
Ｑ１…第１の半導体スイッチ素子
Ｑ２…第２の半導体スイッチ素子
Ｑ３…第３の半導体スイッチ素子
Ｑ４…第４の半導体スイッチ素子
Ｌ１…第１のインダクタンス素子
Ｌ２…第２のインダクタンス素子
Ｌ３、Ｌ５…第３のインダクタンス素子
Ｌ４…第４のインダクタンス素子
Ｌｃ…共通インダクタンス素子
Ｃ１…第１の容量素子
Ｃ２…第２の容量素子
Ｃ３〜Ｃ６…付加容量素子
Ｃ８…第２の半導体素子Ｑ２のオフ容量
Ｃ９…第３の半導体素子Ｑ３のオフ容量
３０…携帯電話
【図１】
0004534405.tif 000002
【図２】
0004534405.tif 000003
【図３】
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【図４】
0004534405.tif 000005
【図５】
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【図６】
0004534405.tif 000007