(57)【特許請求の範囲】
【請求項１】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、
基板と、
前記電子回路が形成された半導体本体と、前記半導体本体上に形成されたパッド電極と、前記パッド電極に接続して前記半導体本体表面から突出して形成された突起電極とを有し、前記突起電極の形成面の裏面側から前記基板にマウントされた、板厚が異なる複数の半導体チップと、
複数の前記半導体チップを埋め込んで形成され、前記突起電極の頂部が露出する高さまで、上面から平坦化研削された絶縁層と
を有する半導体装置。
【請求項２】
前記絶縁層の上層に、前記突起電極に接続する上層配線と、前記上層配線を埋め込む上層絶縁層が形成されている
請求項１に記載の半導体装置。
【請求項３】
前記板厚が異なる前記複数の半導体チップ間で、前記板厚と前記突起電極の高さの総計が略等しくなるように、前記突起電極が形成されている
請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁層が非感光性樹脂から形成されている
請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、
基板に、前記電子回路が形成された半導体本体と、前記半導体本体上に形成されたパッド電極と、前記パッド電極に接続して前記半導体本体表面から突出して形成された突起電極とを有する、板厚が異なる複数の半導体チップを、前記突起電極の形成面の裏面側からマウントする工程と、
複数の前記半導体チップを埋め込んで絶縁層を形成する工程と、
複数の前記半導体チップのそれぞれの前記突起電極の頂部が露出する高さまで、前記絶縁層の上面から平坦化研削する工程と
を有する半導体装置の製造方法。
【請求項６】
前記絶縁層の上層から平坦化研削する工程の後に、前記絶縁層の上層に前記突起電極に接続する上層配線と前記上層配線を埋め込む上層絶縁層とを形成する工程をさらに有する
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記複数の半導体チップとして、前記板厚が異なる前記複数の半導体チップ間で前記板厚と前記突起電極の高さの総計が略等しくなるように前記突起電極が形成されている、複数の半導体チップを用いる
請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁層を形成する工程において、非感光性樹脂により形成する
請求項５〜７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる形態の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、半導体基板（チップ）上に形成される再配線層を絶縁する絶縁層の層間に、能動素子を含む電子回路などが形成された半導体チップや、静電容量素子及びコイルなどの受動素子が埋め込まれ、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
上記のＳｉＰの構成や製造方法は、例えば特許文献１〜３に開示されている。
【０００５】
上記の能動素子を有する半導体チップが絶縁層中に埋め込まれているタイプのウェハレベルＳｉＰの製造方法としては、例えば、基板上に半導体チップを搭載し、スピンコートもしくは印刷などにより感光性の樹脂で半導体チップを埋め込んで絶縁層を形成し、得られた絶縁層を露光及び現像によりパターニングして半導体チップのパッド電極を開口し、メッキ処理などで開口部内に導電層を埋め込んで再配線層を形成する。
【０００６】
上記のＳｉＰの製造方法では、半導体チップを埋め込んでいる樹脂からなる絶縁層を形成する工程において、５０μｍ以上の厚さで絶縁層の形成を行うには高粘度の樹脂が必要でスピンコートの１回の塗布での膜厚は最大１００μｍが限界であり、例えば数１００μｍの半導体チップの板厚に合わせて絶縁層を厚く形成する場合には、１回塗布するごとに仮乾燥を行い、１度目の層が２度目の塗布工程で溶解するのを防止して膜厚を確保する必要がある。
【０００７】
上記のようにして厚い半導体チップを樹脂の絶縁層で埋め込んだ工程の後、半導体チップのパッド電極を開口するようにパターニングするための露光工程において、露光量は露光すべき樹脂絶縁膜の膜厚に応じて大きくしなければならない。この結果、露光量を大きくすることに起因してパターン潰れが発生してしまい、安定したパターニングを行うことが困難となる。
【０００８】
特に、板厚の異なる複数の半導体チップを共通の樹脂絶縁層で埋め込む場合、半導体チップのパッド電極までの深さが異なるので、露光時の焦点深度が異なり、両パッド電極に焦点を合わせてそれぞれに高い解像度で開口部を形成することはできないという問題もある。このため従来方法では、等しい板厚の半導体チップしか搭載することができなかった。
【特許文献１】特開２００５−１７５４０２号公報
【特許文献２】特開２００５−１７５３２０号公報
【特許文献３】特開２００５−１７５３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、絶縁層中に埋め込まれる半導体チップのパッド電極が微細化した配線で上層配線に接続可能である半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板と、前記電子回路が形成された半導体本体と、前記半導体本体上に形成されたパッド電極と、前記パッド電極に接続して前記半導体本体表面から突出して形成された突起電極とを有し、前記突起電極の形成面の裏面側から前記基板にマウントされた半導体チップと、前記半導体チップを埋め込んで形成され、前記突起電極の頂部が露出する高さまで、上面から平坦化研削された絶縁層とを有する。
【００１１】
上記の本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板に、電子回路が形成された半導体本体と、半導体本体上に形成されたパッド電極と、パッド電極に接続して半導体本体表面から突出して形成された突起電極とを有する半導体チップが、突起電極の形成面の裏面側からマウントされ、半導体チップを埋め込んで絶縁層が形成され、この絶縁層は、突起電極の頂部が露出する高さまで上面から平坦化研削されている。
【００１２】
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、基板に、前記電子回路が形成された半導体本体と、前記半導体本体上に形成されたパッド電極と、前記パッド電極に接続して前記半導体本体表面から突出して形成された突起電極とを有する半導体チップを、前記突起電極の形成面の裏面側からマウントする工程と、前記半導体チップを埋め込んで絶縁層を形成する工程と、前記突起電極の頂部が露出する高さまで、前記絶縁層の上面から平坦化研削する工程とを有する。
【００１３】
上記の本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、まず、基板に半導体チップをマウントする。半導体チップは、電子回路が形成された半導体本体と、半導体本体上に形成されたパッド電極と、パッド電極に接続して半導体本体表面から突出して形成された突起電極とを有しており、突起電極の形成面の裏面側からマウントするものである。
次に、半導体チップを埋め込んで絶縁層を形成し、さらに、突起電極の頂部が露出する高さまで、絶縁層の上面から平坦化研削する。
【発明の効果】
【００１４】
本発明の半導体装置は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、半導体チップを埋め込む絶縁層を平坦化研削して突起電極を露出させた構成となっており、フォトリソグラフィー工程によらず、微細化して半導体チップのパッド電極を上層配線に接続することが可能である。
【００１５】
本発明の半導体装置の製造方法は、半導体チップを絶縁膜中に埋め込んで形成するＳｉＰ形態の半導体装置の製造方法において、半導体チップを埋め込む絶縁層を平坦化研削して突起電極を露出させており、フォトリソグラフィー工程によらず、微細化して半導体チップのパッド電極を上層配線に接続することが可能である。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００１７】
第１実施形態
図１は、本実施形態に係る半導体装置の模式断面図である。
例えば、シリコンからなる半導体基板２０上に、酸化シリコンなどの絶縁膜２１が形成されており、その上層に、例えばトランジスタなどの能動素子を含む電子回路が形成されたシリコンからなる、例えば２個の半導体チップ（１ａ，１ｂ）がダイアタッチフィルム１７によりマウントされている。
【００１８】
半導体チップ（１ａ，１ｂ）は、それぞれ、例えば、電子回路が形成された半導体本体（１０ａ，１０ｂ）の表面にパッド電極（１１ａ，１１ｂ）が形成されており、パッド電極（１１ａ，１１ｂ）を開口するように保護絶縁膜（１２ａ，１２ｂ）が形成されている。保護絶縁膜（１２ａ，１２ｂ）の上層に、保護絶縁膜（１２ａ，１２ｂ）と同様のパターンでパッド電極（１１ａ，１１ｂ）を開口する樹脂絶縁膜（１３ａ，１３ｂ）が形成されており、その保護絶縁膜（１２ａ，１２ｂ）及び樹脂絶縁膜（１３ａ，１３ｂ）に形成された開口部内から、所定の高さで、パッド電極（１１ａ，１１ｂ）に接続するバンプ（突起電極、１６ａ，１６ｂ）が形成されている。ここで、実際にはパッド電極（１１ａ，１１ｂ）と突起電極（１６ａ，１６ｂ）の界面にバンプ（１６ａ，１６ｂ）を形成するためのシード層が形成されているが、このシード層については、本図においては簡略化のために省略している。
【００１９】
例えば、上記の２個の半導体チップ（１ａ，１ｂ）の半導体本体（１０ａ，１０ｂ）の板厚（ｔ１，ｔ２）は互いに異なっているが、例えばそれぞれｔ１，ｔ２ともに数１００μｍであり、その差は例えば１００μｍ以内である。
【００２０】
例えば、半導体チップ（１ａ，１ｂ）を被覆して埋め込むように非感光性の絶縁性樹脂からなる第１絶縁層２２が形成されている。第１絶縁層２２は、半導体チップ（１ａ，１ｂ）のバンプ（１６ａ，１６ｂ）の頂部が露出する高さまで、上面から平坦化研削されている。
【００２１】
ここで、上記のように２個の半導体チップ（１ａ，１ｂ）の半導体本体（１０ａ，１０ｂ）の板厚（ｔ１，ｔ２）は互いに異なっているが、半導体本体（１０ａ，１０ｂ）の板厚（ｔ１，ｔ２）が異なる複数の半導体チップ（１ａ，１ｂ）間で、板厚（ｔ１，ｔ２）とバンプ（１６ａ，１６ｂ）の高さの総計が略等しくなるように、バンプ（１６ａ，１６ｂ）が形成されている。バンプ（１６ａ，１６ｂ）は、例えば直径１００μｍとし、高さは最大で１００μｍ、アスペクト比が１．０以下となるように形成されている。
【００２２】
上記の表面にバンプ（１６ａ，１６ｂ）の頂部が露出している第１絶縁層２２の上層に、感光性樹脂からなる第２絶縁層２３が形成されており、バンプ（１６ａ，１６ｂ）の頂部を露出する開口部が形成されている。
上記の第２絶縁層２３の開口部内及び第２絶縁層２３の上層に、バンプ（１６ａ，１６ｂ）に接続して、シード層２４及び銅層２６からなる第１配線が形成されている。
【００２３】
第１配線を被覆して、第２絶縁層２３の上層に第３絶縁層２７が形成されており、第３絶縁層２７には第１配線に達する開口部が形成されている。
第３樹脂層２７の開口部内及び第３絶縁層２７上に、第１配線に接続して、シード層２８及び銅層２９からなる第２配線が形成されている。
【００２４】
第２絶縁層２３と第３絶縁層２７が積層した絶縁層上において、第２配線に接続して導電性ポスト３０が形成されている。
また、導電性ポスト３０の外周部において、第２絶縁層２３と第３絶縁層２７が積層した絶縁層上に形成され、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層３１が形成されている。
さらにバッファ層３１の表面から突出するように導電性ポスト３０に接続してバンプ（突起電極）３２が形成されている。
【００２５】
上記のようにして、第２絶縁層２３と第３絶縁層２７及びバッファ層３１が積層して上層絶縁層が形成されており、半導体チップ（１ａ，１ｂ）のバンプ（１６ａ，１６ｂ）に接続するように上層絶縁層中に埋め込まれて第１配線、第２配線、導電性ポストなどの上層配線が形成されている。
【００２６】
上記の本実施形態の半導体装置は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、半導体チップを埋め込む絶縁層を平坦化研削してバンプ（突起電極）を露出させた構成となっており、フォトリソグラフィー工程によらず、微細化して半導体チップのパッド電極を上層配線に接続することが可能となっている半導体装置である。
【００２７】
上記の第１、第２配線あるいはさらに積層させた配線の一部は、静電容量素子やインダクタンスなどの受動素子を構成することができる。例えばこれらの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと電子回路に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。
【００２８】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えば、φ２００ｍｍ、０．７２５ｍｍ厚の半導体ウェハ１０ｗにトランジスタなどの能動素子を含む電子回路を形成し、電子回路に接続するパッド電極１１と、パッド電極１１を開口し、電子回路を被覆するように保護絶縁膜１２を形成する。
【００２９】
次に、図２（ｂ）に示すように、例えば、ポリイミド系、フェノール系、エポキシ系などの感光性樹脂をスピンコート法などで１０μｍ程度の膜厚で塗布し、樹脂絶縁層１３を形成する。
例えば、感光性ポリイミドをスピンコートで形成する場合、（１０００ｒｐｍ，３０秒）＋（２０００ｒｐｍ，４０秒）＋（１０００ｒｐｍ，１０秒）＋（１５００ｒｐｍ，１０秒）で行い、プリベーク処理として（９０℃，１２０秒）＋（１００℃，１２０秒）の熱処理を行う。
【００３０】
次に、図２（ｃ）に示すように、例えば、パッド電極１１を開口するパターンで露光及び現像を行い、樹脂絶縁層１３にパッド電極１１を露出させる開口部を形成する。この露光は、例えば露光量１２５ｍＪ／ｃｍ２で行う。
上記の樹脂絶縁層１３のパターニングの後、樹脂絶縁層１３の硬化処理を行う。
【００３１】
次に、図３（ａ）に示すように、例えば、スパッタリング法により、樹脂絶縁層１３に形成された開口部の内壁面を被覆して、例えばＴｉを６００ｎｍ、続いてＣｕを６００ｎｍの膜厚でそれぞれ堆積させ、次工程における電解メッキ処理のシード層１４を形成する。
【００３２】
次に、図３（ｂ）に示すように、例えば、フォトリソグラフィー工程により、樹脂絶縁層１３に形成された開口部及びバンプ形成領域を開口するパターンのレジスト膜１５を形成する。
【００３３】
次に、図３（ｃ）に示すように、例えば、シード層１４を一方の電極とする電解メッキ処理により、レジスト膜１５の形成領域を除く領域に銅を成膜し、バンプ１６を形成する。銅メッキ処理は、例えば１．５ＡＳＤ（Ａ／ｄｍ２）条件とする。バンプ１６は、例えば直径１００μｍとし、高さは最大で１００μｍ、アスペクト比が１．０以下となるように形成する。
【００３４】
次に、図４（ａ）に示すように、例えば、溶剤処理などによりレジスト膜１５を剥離し、さらにバンプ１６をマスクとしてウェットエッチングなどを行い、各バンプ１６間におけるシード層１４を除去する。
【００３５】
次に、図４（ｂ）に示すように、必要に応じて、例えば、半導体ウェハ１０ｗの厚みが数１００μｍ程度になるまで、半導体ウェハ１０の裏面を＃２０００のホイールで研削する。
さらに、例えば、半導体ウェハ１０ｗの裏面にダイアタッチフィルム１７をラミネートして張り合わせる。ラミネート条件は、例えばスピード１ｍ／分、圧力１０Ｎ／ｃｍ、温度６５℃とする。
【００３６】
次に、図４（ｃ）に示すように、半導体ウェハ１０ｗをダイシングして所定形状の半導体チップ１とする。ダイシングの条件は、例えば、スピンドル回転数４０００ｒｐｍ、送りスピード１０ｍｍ／秒とする。
以上のようにして本実施形態の半導体装置に内蔵する半導体チップを形成する。得られる半導体チップの板厚は、上記のように数１００μｍ程度となっている。
上記のようにして半導体チップを複数種類作成する。
【００３７】
次に、図５（ａ）に示すように、表面に酸化シリコンなどの絶縁膜２１が形成されたウェハ状態の基板２０ｗ上に、基板２０ｗに予め形成されているアライメントマークを認識して、上記のようにして形成した厚さの異なる２個の半導体チップ（１ａ，１ｂ）をフェイスアップでダイアタッチフィルム１７の熱圧着によりマウントする。熱圧着条件は、例えば、荷重１．６Ｎ、温度１６０℃、時間２秒とする。
【００３８】
上記の２個の半導体チップ（１ａ，１ｂ）は、それぞれ、半導体本体（１０ａ，１０ｂ）の表面にパッド電極（１１ａ，１１ｂ）が形成されており、パッド電極（１１ａ，１１ｂ）を開口するように保護絶縁膜（１２ａ，１２ｂ）が形成され、保護絶縁膜（１２ａ，１２ｂ）の上層に、保護絶縁膜（１２ａ，１２ｂ）と同様のパターンでパッド電極（１１ａ，１１ｂ）を開口する樹脂絶縁膜（１３ａ，１３ｂ）が形成されており、その保護絶縁膜（１２ａ，１２ｂ）及び樹脂絶縁膜（１３ａ，１３ｂ）の形成された開口部内から、所定の高さで、パッド電極（１１ａ，１１ｂ）に接続するバンプ（突起電極、１６ａ，１６ｂ）が形成された構成である。なお、パッド電極（１１ａ，１１ｂ）と突起電極（１６ａ，１６ｂ）の界面に形成されているシード層については図示を省略している。
【００３９】
半導体チップ（１ａ，１ｂ）の半導体本体（１０ａ，１０ｂ）の板厚（ｔ１，ｔ２）は、例えば４００μｍ程度、あるいは７２５μｍ程度であり、ｔ１，ｔ２ともに数１００μｍとし、ｔ１，ｔ２は互いに異なっているが、その差は例えば１００μｍ以内とする。
【００４０】
次に、図５（ｂ）に示すように、例えば、エポキシ系、アクリル系、フェノール系、ポリイミド系の非感光樹脂材料を印刷方法もしくはモールド方法により半導体チップ（１ａ，１ｂ）全面が被覆されるように塗布して、第１絶縁層２２を形成する。
【００４１】
次に、図５（ｃ）に示すように、例えば、バンプ（１６ａ，１６ｂ）の頂部が露出する高さまで、第１絶縁層２２を上面から平坦化研削する。
平坦化の条件は、例えば、＃６００のホイールでスピンドル回転数３５００ｒｐｍとして行う。
上記のように、半導体チップ（１ａ，１ｂ）の板厚（ｔ１，ｔ２）が異なっていても、それぞれに１００μｍの高さのバンプが形成されており、両半導体チップ（１ａ，１ｂ）のバンプ（１６ａ，１６ｂ）が露出するように第１絶縁層２２を研削することで、複数の半導体チップ間で、板厚とバンプの高さの総計が略等しくなるように加工される。このように、バンプの高さを利用して、半導体チップ（１ａ，１ｂ）の板厚の差を吸収してバンプの頂部では等しい高さとすることが可能となる。
【００４２】
上記のように、半導体チップの厚みが４００μｍ以上あるとき、このチップを従来のように感光性材料のスピンコート法により埋め込む場合、一回の塗布で形成することはできないが、上記のように第１絶縁膜を研削してバンプを露出させるため、感光性材料を使用する必要がなく、絶縁層２２を１回の塗布で形成できる樹脂を選択することができ、かつ、導通を確保することができる。
【００４３】
次に、図６（ａ）に示すように、例えば、ポリイミド、フェノール、エポキシ系の感光性樹脂をスピンコートで塗布し、第２樹脂層２３を形成する。
例えば、感光性ポリイミドをスピンコートで７８μｍの膜厚で形成する場合、（７０００ｒｐｍ，２５秒）＋（１０００ｒｐｍ，１２５秒）＋（１０００ｒｐｍ，１０秒）＋（１５００ｒｐｍ，１０秒）の塗布条件で行い、プリベークとして（６０℃，２４０秒）＋（９０℃，２４０秒）＋（１１０℃，１２０秒）の熱処理を行う。
【００４４】
次に、図６（ｂ）に示すように、例えば、露光及び現像を行って、第２絶縁層２３に、半導体チップ（１ａ，１ｂ）のバンプ（１６ａ，１６ｂ）を開口する開口部を開口する。また、インダクタなどを形成する領域を開口してもよい。この露光は、例えば露光量３００ｍＪ／ｃｍ２で行う。
上記の第２絶縁層２３のパターニングの後、第２絶縁層２３の硬化処理を行う。
【００４５】
次に、図６（ｃ）に示すように、例えば、スパッタリング法により、第１絶縁層２２に形成された開口部の内壁面を被覆して、例えばＴｉを１６０ｎｍ、続いてＣｕを６００ｎｍの膜厚でそれぞれ堆積させ、次工程における電解メッキ処理のシード層２４を形成する。
【００４６】
次に、図７（ａ）に示すように、例えば、フォトリソグラフィー工程により、第１絶縁層２３に形成された開口部及び第１配線形成領域を開口するパターンのレジスト膜２５を形成する。
【００４７】
次に、図７（ｂ）に示すように、例えば、シード層２４を一方の電極とする電解メッキ処理により、レジスト膜２５の形成領域を除く領域に銅を成膜し、所定の配線回路パターンの銅層２６を形成する。メッキの条件は、例えば電流密度は４００ｍＡ／５０分とする。
【００４８】
次に、図７（ｃ）に示すように、例えば、溶剤処理などによりレジスト膜２５を剥離し、さらに銅層２６をマスクとしてウェットエッチングなどを行い、各銅層２６間におけるシード層２４を除去する。
これにより、シード層２４及び銅層２６からなる第１配線が形成される。
【００４９】
次に、上記と同様の工程を繰り返して、図８（ａ）に示すように、第３絶縁層２７と、シード層２８及び銅層２９からなる第２配線を積層させる。
ここでは、まず、第１配線を被覆して第２絶縁層２３の上層に第３絶縁層２７を形成し、露光及び現像し、第１配線に達する開口部を開口し、さらに、全面にＴｉとＣｕを堆積してシード層２８を形成し、第２配線形成領域を開口するレジスト膜をパターン形成し、シード層２８を一方の電極とする電解メッキ処理により銅層２９を形成し、レジスト膜を除去する。シード層２８は、次工程で導電性ポストを形成する電解メッキ処理工程においても用いるので、エッチングせずにおく。
【００５０】
次に、図８（ｂ）に示すように、例えば、フォトリソグラフィー工程により導電性ポストの形成領域を開口するパターンでレジスト膜をパターン形成し、さらにシード層２８を一方の電極とする電解メッキ処理により、第２配線に接続するように、銅からなる導電性ポスト３０を形成する。銅からなる導電性ポストの径は１８０μｍ、高さは８０μｍとする。
この後、レジスト膜を除去し、さらに導電性ポスト３０及び銅層２９をマスクとしてウェットエッチングなどを行い、各銅層２９間におけるシード層２８を除去する。
【００５１】
以上のようにして、また、以上のような工程を繰り返すことにより、第１絶縁層及び第２絶縁層さらにはそれ以上の樹脂層が積層した絶縁層が形成でき、また、絶縁層中に埋め込まれて、第１配線及び第２配線さらにはそれ以上の配線を積層することができる。
【００５２】
次に、図９（ａ）に示すように、例えば、印刷法あるいはモールド法により、導電性ポスト３０の外周部において第３絶縁層２７の上層に、エポキシ系、ポリイミド系、シリコーン系などの樹脂からなり、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層３１を形成する。
ポリイミド系樹脂の場合には、印刷法によりＮＶ値２７．５のペーストを使用し、スキージで印刷を行うことで形成する。硬化は（１００℃，１０分）＋（１５０℃，１０分）＋（２００℃，１０分）＋（２５０℃，６０分）の熱処理で行う。
【００５３】
次に、図９（ｂ）に示すように、例えば、バッファ層３１の上面から研削を行い、導電性ポスト３０の頂部を露出させる。条件は、例えば＃６００のホイールを用いて３５００ｒｐｍ，０．５ｍｍ／秒とする。
上記のように研削した後で、バッファ層３８の上面縁部の形状は上記のような形状を保っている。
【００５４】
次に、図１０（ａ）に示すように、例えば、露出した導電性ポスト上にはんだボールまたははんだペーストにてバンプ（突起電極）３２を形成する。
【００５５】
次に、図１０（ｂ）に示すように、基板２０ｗの裏面側から研削して薄型化した後、ダイシングラインにおいてダイシングを行うことで、図１に示すような構成の半導体装置を製造することができる。
【００５６】
上記の半導体装置において、内蔵する半導体チップを薄型化した場合、基板をも薄く加工すると半導体装置全体の総厚を７２５μｍまで薄くすることができる。これ以上の薄型化をおこなう場合は、搭載した半導体チップをさらに研削する。ＬＧＡの場合は、総厚２５０μｍまで薄型化が可能となる構造である。
【００５７】
本実施形態に係る半導体装置の製造方法によれば、半導体チップを絶縁膜中に埋め込んで形成するＳｉＰ形態の半導体装置の製造方法において、半導体チップを埋め込む絶縁層を平坦化研削して突起電極を露出させており、フォトリソグラフィー工程によらず、微細化して半導体チップのパッド電極を上層配線に接続することが可能である。
【００５８】
第２実施形態
図１１は、本実施形態に係る半導体装置の模式断面図である。
実質的に第１実施形態に係る半導体装置と同様である。絶縁層中に埋め込まれる半導体チップ（１ｃ，１ｄ）は、第１実施形態と同様に、半導体本体（１０ｃ，１０ｄ）の表面にパッド電極（１１ｃ，１１ｄ）が形成されており、パッド電極（１１ｃ，１１ｄ）を開口するように保護絶縁膜（１２ｃ，１２ｄ）が形成され、保護絶縁膜（１２ｃ，１２ｄ）の上層に、保護絶縁膜（１２ｃ，１２ｄ）と同様のパターンでパッド電極（１１ｃ，１１ｄ）を開口する樹脂絶縁膜（１３ｃ，１３ｄ）が形成されており、その保護絶縁膜（１２ｃ，１２ｄ）及び樹脂絶縁膜（１３ｃ，１３ｄ）の形成された開口部内から、所定の高さで、パッド電極（１１ｃ，１１ｄ）に接続するバンプ（突起電極、１６ｃ，１６ｄ）が形成された構成であり、パッド電極（１１ｃ，１１ｄ）と突起電極（１６ｃ，１６ｄ）の界面に形成されているシード層については図示を省略している。
【００５９】
ここで、上記の半導体チップ（１ｃ，１ｄ）の半導体本体（１０ｃ，１０ｄ）の板厚（ｔ３，ｔ４）は、いずれも数１０μｍにまで薄型化されており、ｔ３，ｔ４は互いに異なっているが、その差は例えば１００μｍ以内とする。
【００６０】
上記の本実施形態の半導体装置は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、半導体チップを埋め込む絶縁層を平坦化研削してバンプ（突起電極）を露出させた構成となっており、フォトリソグラフィー工程によらず、微細化して半導体チップのパッド電極を上層配線に接続することが可能となっている半導体装置である。
【００６１】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
絶縁層中に埋め込まれる半導体チップ（１ｃ，１ｄ）は、第１実施形態と同様にして形成できる。
但し、ウェハレベルで裏面から研削し、板厚（ｔ３，ｔ４）がいずれも数１０μｍとなるまで薄型化する。
【００６２】
次に、図１２（ａ）に示すように、表面に酸化シリコンなどの絶縁膜２１が形成されたウェハ状態の基板２０ｗ上に、基板２０ｗに予め形成されているアライメントマークを認識して、上記のようにして形成した２個の半導体チップ（１ｃ，１ｄ）をフェイスアップでダイアタッチフィルム１７の熱圧着によりマウントする。
【００６３】
次に、図１２（ｂ）に示すように、例えば、エポキシ系、アクリル系、フェノール系、ポリイミド系の非感光樹脂材料、あるいは、感光性樹脂材料を、印刷方法もしくはモールド方法により半導体チップ（１ｃ，１ｄ）全面が被覆されるように塗布して、第１絶縁層２２ａを形成する。
【００６４】
次に、図１２（ｃ）に示すように、例えば、バンプ（１６ｃ，１６ｄ）の頂部が露出する高さまで、第１絶縁層２２ａの上面から平坦化研削する。
平坦化の条件は、例えば、＃６００のホイールでスピンドル回転数３５００ｒｐｍとして行う。
以降の工程は、第１実施形態と同様にして行うことができる。
【００６５】
本実施形態に係る半導体装置の製造方法によれば、半導体チップを絶縁膜中に埋め込んで形成するＳｉＰ形態の半導体装置の製造方法において、半導体チップを埋め込む絶縁層を平坦化研削して突起電極を露出させており、フォトリソグラフィー工程によらず、微細化して半導体チップのパッド電極を上層配線に接続することが可能である。
【００６６】
ここで、半導体チップ（１ｃ，１ｄ）が数１０μｍ程度にまで薄型化されているので、感光性樹脂材料を１層塗布して形成する場合でも問題なく第１絶縁層を形成することができる。実際には感光させないで研削によりバンプの頂部を露出させるので、第１実施形態と同様に非感光性樹脂材料によって形成してもよい。
【００６７】
第３実施形態
図１３は、本実施形態に係る半導体装置の模式断面図である。
実質的に第１実施形態に係る半導体装置と同様である。絶縁層中には１個の半導体チップ１ｅが埋め込まれていることが異なる。半導体チップ１ｅは、第１実施形態と同様に、半導体本体１０ｅの表面にパッド電極１１ｅが形成されており、パッド電極１１ｅを開口するように保護絶縁膜１２ｅが形成され、保護絶縁膜１２ｅの上層に、保護絶縁膜１２ｅと同様のパターンでパッド電極１１ｅを開口する樹脂絶縁膜１３ｅが形成されており、その保護絶縁膜１２ｅ及び樹脂絶縁膜１３ｅの形成された開口部内から、所定の高さで、パッド電極１１ｅに接続するバンプ（突起電極、１６ｅ）が形成された構成であり、パッド電極１１ｅとバンプ１６ｅの界面に形成されているシード層については図示を省略している。
上記以外は、実質的に第１実施形態と同様である。
半導体チップ１ｅの半導体本体１０ｅの板厚は、例えば数１００μｍ程度、あるいは、数１０μｍにまで薄型化されている。
【００６８】
上記の本実施形態の半導体装置は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、半導体チップを埋め込む絶縁層を平坦化研削してバンプ（突起電極）を露出させた構成となっており、フォトリソグラフィー工程によらず、微細化して半導体チップのパッド電極を上層配線に接続することが可能となっている半導体装置である。
【００６９】
上記の本実施形態に係る半導体装置の製造方法は、搭載する半導体チップを１個とすることにより、第１実施形態と同様にして行うことができる。
【００７０】
本実施形態に係る半導体装置の製造方法によれば、半導体チップを絶縁膜中に埋め込んで形成するＳｉＰ形態の半導体装置の製造方法において、半導体チップを埋め込む絶縁層を平坦化研削して突起電極を露出させており、フォトリソグラフィー工程によらず、微細化して半導体チップのパッド電極を上層配線に接続することが可能である。
【００７１】
本実施形態の半導体装置及びその製造方法によれば、以下の利点を享受できる。
（１）埋め込む半導体チップを薄化しなくてもチップ埋め込み型のウェーハレベルＳｉＰが実現できる。
（２）埋め込み用樹脂に高価な感光性樹脂を使用する必要がなく、安価な非感光性樹脂を採用できる。
（３）埋め込み用半導体チップの厚みが厚くてもＳｉＰの全厚を厚くすることなく、薄型化にも対応することができる。例えば、電気的特性検査法では４００μｍ厚のウェハ状態で供給されているなど、一部の半導体ウェハやチップは４００μｍ程度の厚みを有し、ウェハあるいはチップの状態で市場に流通されており、このような半導体チップあるいは半導体ウェハから得られるチップをＳｉＰに採用する場合にもそのままの状態で用いることが可能になる。
【００７２】
本発明は上記の説明に限定されない。
例えば、基板にも電子回路が形成されていてもよい。この場合には絶縁層に埋め込まれる配線が基板に接続するように形成される。
半導体チップを埋め込む樹脂絶縁層の材料は、上記のように非感光性樹脂材料が用いることができるが、感光性樹脂材料を用いてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７３】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００７４】
【図１】図１は、本発明の第１施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）及び図９（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１は、本発明の第２施形態に係る半導体装置の模式断面図である。
【図１２】図１２（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３は、本発明の第３施形態に係る半導体装置の模式断面図である。
【符号の説明】
【００７５】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ…半導体チップ、１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ…半導体本体、１０ｗ…半導体ウェハ、１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ…パッド電極、１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ…保護絶縁膜、１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ…樹脂絶縁膜、１４…シード層、１５…レジスト膜、１６，１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ…バンプ（突起電極）、１７…ダイアタッチフィルム、２０，２０ｗ…基板、２１…絶縁膜、２２…第１絶縁層、２３…第２絶縁層、２４…シード層、２５…レジスト膜、２６…銅層、２７…第３絶縁層、２８…シード層、２９…銅層、３０…導電性ポスト、３１…バッファ層、３２…バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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