(57)【特許請求の範囲】
【請求項１】
各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、上記メモリセルに対してデータを書き込んだとき、隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行うことにより、隣接メモリセルにおいて狭帯化された消去レベル分布を実現でき、
上記不揮発性半導体記憶装置は、第１と第２のラッチを含むページバッファを備え、
上記制御回路は、処理対象のメモリセルに書き込むべきページデータを上記第２のラッチに格納し、書き込み指示のプログラム発生コマンドに応答して、次に書き込むべき隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行った後、上記ページデータを上記第２のラッチから上記第１のラッチに転送してコピーし、上記ページデータを当該メモリセルに書き込むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置の書き込み方法において、
上記制御回路は、上記メモリセルに対してデータを書き込んだとき、隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行うことにより、隣接メモリセルにおいて狭帯化された消去レベル分布を実現でき、
上記不揮発性半導体記憶装置は、第１と第２のラッチを含むページバッファを備え、
上記制御回路は、処理対象のメモリセルに書き込むべきページデータを上記第２のラッチに格納し、書き込み指示のプログラム発生コマンドに応答して、次に書き込むべき隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行った後、上記ページデータを上記第２のラッチから上記第１のラッチに転送してコピーし、上記ページデータを当該メモリセルに書き込むことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその書き込み方法に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−４参照。）。
【０００３】
一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。
【０００４】
以上のように構成された不揮発性半導体記憶装置において、書き込み対象であるメモリセルにプログラム動作により書き込みを行うと、メモリセルトランジスタのフローティングゲートに電荷が注入されしきい値電圧が上昇する。これにより、ゲートにしきい値以下の電圧を印加しても電流が流れなくなり、データ「０」を書き込んだ状態が達成される。一般に、消去状態のメモリセルのしきい値電圧にはバラツキがある。従って、所定の書き込み電圧を印加してプログラム動作を実行し、しきい値電圧がベリファイレベル以上になるようにベリファイすると、書き込み後のメモリセルのしきい値電圧はベリファイレベル以上である程度分布を有するものとなる。
【０００５】
メモリセルを異なるしきい値電圧に設定することで多値を表現する多値メモリセルの不揮発性半導体記憶装置の場合には、しきい値電圧が広い分布を有すると、隣り合うレベル値の間の間隔が狭くなり確実なデータ記録を実行することが困難になる。この問題点を解決するために、特許文献５においては、メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリコア回路と、上記メモリコア回路への書き込みを制御する制御回路を含み、上記制御回路は、ある１つのしきい値にメモリセルをプログラムする際に上記１つのしきい値に設定されるメモリセル及び上記１つのしきい値より高いしきい値に設定されるメモリセルを上記１つのしきい値にプログラムし、上記複数の異なるしきい値の低い方のしきい値から順番にプログラムしていくことを特徴としている。
【０００６】
【特許文献１】特開平９−１４７５８２号公報。
【特許文献２】特開２０００−２８５６９２号公報。
【特許文献３】特開２００３−３４６４８５号公報。
【特許文献４】特開２００１−０２８５７５号公報。
【特許文献５】特開２００１−３２５７９６号公報。
【特許文献６】特開２００６−０９９９１２号公報。
【特許文献７】特開２００４−３２６８６６号公報。
【特許文献８】特開２００７−２０７３３２号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、多値の不揮発性半導体記憶装置において、隣接のビット線及びワード線を用いたメモリセルへの書き込み完了時に、それらに囲まれたビットのメモリセルはそのしきい値分布を上昇させる現象（以下、しきい値分布の上昇現象という。）がある。この現象は、特許文献７に開示されているように、互いに隣接しているメモリセルのフローティングゲート間の容量結合による干渉効果によるものであり、隣接するメモリセルのフローティングゲートに書き込まれる、すなわち電子がフローティングゲートに注入された場合、処理対象の該当メモリセルのフローティングゲートの電位が引き下げられ、すなわちしきい値が上昇するものである。この様子を図５に示す。図５（ａ）は処理対象メモリセルにおける隣接メモリセルの書き込み前後のデータ値を示す図であり、図５（ｂ）は図４の書き込み方法において隣接メモリセルの書き込みを示す図である。
【０００８】
図４乃至図７は従来技術及び実施形態に係る書き込み方法に係る書き込み方法による４値のフラッシュＥＥＰＲＯＭのしきい値電圧の確率分布を示す図である。ここで、２ビットのマルチレベルセル（ＭＬＣ）の書き込みは、それぞれ図４（ａ）及び図４（ｂ）に示すように、下位ビット（ＬＳＢ）と上位ビット（ＭＳＢ）に分けて行われる。これは、ＬＳＢの書き込み時のしきい値電圧（Ｖｔｈ）シフトによるしきい値分布の上昇現象はＭＳＢの書き込み時にはキャンセルすることができるからであり、特許文献８においてその詳細が記述されている。ここで、図４に示すように、データ値（１，１）からデータ値（０．１）へのＭＳＢの書き込み時のしきい値電圧（Ｖｔｈ）の変化量ΔＶｔｈ２は、ＬＳＢデータ値（１，０）からデータ値（０，０）へのＭＳＢの書き込み時のしきい値電圧（Ｖｔｈ）の変化量ΔＶｔｈ１の約２倍となっており、その分、しきい値電圧の上昇現象も大きい。そのため、図６に示すように、データの消去の後に続いて弱い書き込み（ソフトプログラム）を行い、消去後のしきい値分布幅の縮小を図っている。
【０００９】
しかしながら、従来技術のソフトプログラムは全セル同時に行い、全ワード線一括でベリファイを行うために、しきい値分布幅の縮小には限界があった。もし（１，１）分布を図７の斜線で示した分布のように縮小できたならば、しきい値効果も大きく削減できることになる。
【００１０】
本発明の目的は以上の問題点を解決し、隣接のビット線及びワード線を用いたメモリセルへの書き込み完了時に、それらに囲まれたビットのメモリセルにおけるしきい値分布の上昇現象を最小化できる不揮発性半導体記憶装置とその書き込み方法を提供することにある。
【課題を解決するための手段】
【００１１】
第１の発明に係る不揮発性半導体記憶装置は、各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、上記メモリセルに対してデータを書き込んだとき、隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行うことにより、隣接メモリセルにおいて狭帯化された消去レベル分布を実現できることを特徴とする。
【００１２】
上記不揮発性半導体記憶装置において、上記不揮発性半導体記憶装置は、第１と第２のラッチを含むページバッファを備え、
上記制御回路は、処理対象のメモリセルに書き込むべきページデータを上記第２のラッチに格納し、書き込み指示のプログラム発生コマンドに応答して、上記ページデータを上記第２のラッチから上記第１のラッチに転送してコピーし、上記ページデータを当該メモリセルに書き込んだ後、次に書き込むべき隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行うことを特徴とする。
【００１３】
また、上記不揮発性半導体記憶装置において、上記不揮発性半導体記憶装置は、第１と第２のラッチを含むページバッファを備え、
上記制御回路は、処理対象のメモリセルに書き込むべきページデータを上記第２のラッチに格納し、書き込み指示のプログラム発生コマンドに応答して、次に書き込むべき隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行った後、上記ページデータを上記第２のラッチから上記第１のラッチに転送してコピーし、上記ページデータを当該メモリセルに書き込むことを特徴とする。
【００１４】
第２の発明に係る不揮発性半導体記憶装置の書き込み方法は、各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置の書き込み方法において、
上記制御回路は、上記メモリセルに対してデータを書き込んだとき、隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行うことにより、隣接メモリセルにおいて狭帯化された消去レベル分布を実現できることを特徴とする。
【００１５】
上記不揮発性半導体記憶装置の書き込み方法において、上記不揮発性半導体記憶装置は、第１と第２のラッチを含むページバッファを備え、
上記制御回路は、処理対象のメモリセルに書き込むべきページデータを上記第２のラッチに格納し、書き込み指示のプログラム発生コマンドに応答して、上記ページデータを上記第２のラッチから上記第１のラッチに転送してコピーし、上記ページデータを当該メモリセルに書き込んだ後、次に書き込むべき隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行うことを特徴とする。
【００１６】
また、上記不揮発性半導体記憶装置の書き込み方法において、上記不揮発性半導体記憶装置は、第１と第２のラッチを含むページバッファを備え、
上記制御回路は、処理対象のメモリセルに書き込むべきページデータを上記第２のラッチに格納し、書き込み指示のプログラム発生コマンドに応答して、次に書き込むべき隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行った後、上記ページデータを上記第２のラッチから上記第１のラッチに転送してコピーし、上記ページデータを当該メモリセルに書き込むことを特徴とする。
【発明の効果】
【００１７】
従って、本発明に係る不揮発性半導体記憶装置とその書き込み方法によれば、上記制御回路は、上記メモリセルに対してデータを書き込んだとき、隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行うことにより、隣接メモリセルにおいて狭帯化された消去レベル分布を実現できる。これにより、例えば、データ値（１，１）からデータ値（０，１）へのしきい値電圧Ｖｔｈのシフト量を均一化してかつ最小化できるため、書き込みにおいて発生する隣接ビットによるしきい値分布の上昇現象の影響を最小限に抑えることができる。これにより、リードマージンに対する見積もりが容易になり、かつしきい値分布間にウィンドウを確保できる。従って、メモリセルへの書き込み及び読み取りの誤り確率を大幅に軽減できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１９】
図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。さらに、図３は図２のページバッファ（２本のビットライン分）の詳細構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。
【００２０】
図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【００２１】
メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。
【００２２】
図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５２との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００２３】
入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５２から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５２からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【００２４】
ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。そのような機能を実現するための具体的なページバッファ１４Ａ（２本のビットライン分）の詳細構成を図３に示す。
【００２５】
図３において、ページバッファ１４Ａは、２個のインバータ６１，６２にてなるラッチＬ１と、２個のインバータ６３，６４にてなるラッチＬ２と、ベリファイ用キャパシタ７０と、プリチャージ用トランジスタ７１と、ベリファイ用トランジスタ７２乃至７５と、プルアップトランジスタ７６，７７と、カラムゲートトランジスタ８１，８２と、転送スイッチトランジスタ８３乃至８５，８８，８９と、ビットライン選択トランジスタ８６，８７と、ラッチイネーブルトランジスタ９０と、リセットトランジスタ９１とを備えて構成される。
【００２６】
図３において、２本のビット線ＢＬｅ，ＢＬｏがページバッファ１４Ａに選択的に接続されるようになっている。この場合、ビット線選択信号ＢＬＳＥ又はＢＬＳＯによって、ビットライン選択トランジスタ８６又は８７を導通させ、ビット線ＢＬｅ又はビット線ＢＬｏの一方を選択的にページバッファ１４Ａに接続する。なお、一方のビット線が選択されている間、非選択状態である他方のビット線は、固定の接地電位や電源電圧電位にすることによって、隣接ビット線間のノイズを削減することが好ましい。
【００２７】
図３のページバッファ１４Ａは、第１のラッチＬ１と、第２のラッチＬ２とを有する。ページバッファ１４Ａは所定の動作制御によって、主に読み出し、書き込み動作に寄与する。また、第２のラッチＬ２は、２値動作においては、キャッシュ機能を実現する二次的なラッチ回路であり、キャッシュ機能を使用しない場合には当該ページバッファ１４Ａの動作に補助的に寄与して多値動作を実現する。
【００２８】
ラッチＬ１は、クロックト・インバータ６１，６２を逆並列接続して構成されている。メモリセルアレイ１０のビット線ＢＬは、転送スイッチトランジスタ８５を介してセンスノードＮ４に接続され、センスノードＮ４はさらに転送スイッチトランジスタ８３を介してラッチＬ１のデータ保持ノードＮ１に接続されている。センスノードＮ４には、プリチャージ用トランジスタ７１が設けられている。ノードＮ１は、転送スイッチトランジスタ７４，７５を介してノードＮ１のデータを一時記憶するための一時記憶ノードＮ３に接続されている。さらに、ノードＮ４には、ビット線に対して電圧Ｖ１をプリチャージするためのプリチャージ用トランジスタ７１も接続されている。ノードＮ４にはレベル保持のためのキャパシタ７０が接続されている。キャパシタ７０の他端は接地される。
【００２９】
第２のラッチＬ２は、第１のラッチＬ１と同様に、クロックト・インバータ６３，６４を逆並列接続して構成されている。ラッチＬ２の２つのデータノードＮ５，Ｎ６は、カラム選択信号ＣＳＬにより制御されるカラムゲートトランジスタ８１，８２を介して、データ入出力バッファ５０に接続されるデータ線５２に接続される。ノードＮ５は、転送スイッチトランジスタ８４を介して、ノードＮ４に接続される。
【００３０】
図３は、メモリセルアレイ１０と、ページバッファ１４と、データ入出力バッファ５０の接続関係を示す。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し、書き込みの処理単位は、あるロウアドレスでの同時に選択される１ページ分の容量（例えば５１２バイト）となっている。８個のデータ入出力端子５２があるため、１つのデータ入出力端子５２に対しては、５１２ビットとなっており、図３ではその５１２ビット分の構成を示している。
【００３１】
データをメモリセルに書き込む場合には、データ信号線５２から書き込みデータを第２のラッチＬ２に取り込む。書き込み動作を開始するには、書き込みデータが第１のラッチＬ１になければならないので、続いて、ラッチＬ２に保持したデータをラッチ回路Ｌ１に転送する。また、読み出し動作においては、データ入出力端子５１にデータを出力するには、読み出したデータがラッチＬ２になければならないので、ラッチＬ１で読み出したデータをラッチＬ２に転送する必要がある。従って、転送スイッチトランジスタ８３，８４を導通状態にしてラッチＬ１とラッチＬ２の間でデータを転送を行うことが可能なように構成されている。このとき、転送先のラッチ回路を非活性状態にしてからデータを転送し、その後転送先のラッチ回路を活性状態に戻してデータを保持することなる。
【００３２】
なお、図１乃至図３において、メモリセルアレイ１０へのデータの書き込み、消去の基本動作は例えば非特許文献４−５において開示されており周知技術であり、詳細説明を省略する。
【００３３】
本実施形態では、フラッシュＥＥＰＲＯＭにおいて、書き込みにおいて発生する隣接ビットの影響を最小限に抑える方法を開示しており、選択されているワード線に対して、次に選択されるワード線の消去レベルのしきい値分布幅を縮めることにより、起こりうる影響を抑える。これにより、次に選択されたワード線の書き込みによるしきい値の上昇効果を小さくする。
【００３４】
消去動作後にできるしきい値電圧分布は、図４又は図６に示すように例えば２Ｖ−３Ｖのしきい値分布幅を有する。このため、消去動作中にそのしきい値電圧を最小にするため、弱い書き込みパルスを与えるが、一度にベリフアイされる数が大きいことでその効果は小さい。また、ワード線毎のベリファイを行う場合には消去自身の全体時間が長くなる。そこで、書き込み動作時に隣接のワード線を選択し、そこで、データの書き込みよりも弱い書き込みを与え、通常のデータ書き込みのように、１ページ分のベリファイを行うことで解決することを特徴としている。
【００３５】
図８は図１の制御回路１１により実行される本実施形態に係るソフトプログラムモード処理を示すフローチャートである。
【００３６】
図８において、まず、ステップＳ１において、データロードコマンドを受信し、ステップＳ２において開始アドレスを入力する。次いで、ステップＳ３においてページデータ（２ｋＢ）をラッチＬ２に格納し、ステップＳ４においてプログラム発生コマンドを受信する。そして、ステップＳ５において、ページデータをラッチＬ２からラッチＬ１に転送してコピーし、ステップＳ６においてラッチＬ１に格納されたページデータに基づいて、メモリセルアレイ１０内の対象メモリセルに対してＬＳＢをプログラムする。次いで、ステップＳ７においてソフトプログラムに対して、現在処理対象のワード線とは隣接する次のワード線を選択し、ステップＳ８においてすべてのビットがパスするまでソフトプログラムを実行することにより１ページ分のベリファイを行う。ここで、ソフトプログラムは１ページ分のすべてのメモリセルに対して行われる。
【００３７】
なお、本実施形態に係るソフトプログラムモード処理における各電圧について以下に示。ここで、弱い書き込みにおける処理は従来技術に係る通常の書き込み処理と同様であるが、プログラム時のワード線ＷＬ電圧とベリファイ時のワード線ＷＬ電圧、特に、ベリファイ時の電圧が異なる。ここでは、図３のビットラインＢＬｏが選択されている場合の各電圧の一例を次の表に示す。
【００３８】
【表１】
0004510072.tif 000002
【００３９】
以上説明したように、本実施形態によれば、メモリセルアレイ１０内のメモリセルに対してデータを書き込んだとき、隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを行い、１ページ分のベリファイを行うので、図７のしきい値分布１０１から１０２への矢印１０３での推移に示すように、本発明に係る弱い書き込みが行われた消去レベル分布からの書き込みは、大きなしきい値のシフトはないので、選択されているワード線に対して次に選択され書き込みされるワード線のしきい値分布の上昇効果を小さくする（図７の１０１の斜線で示すしきい値分布参照。）ことができ、書き込みにおいて発生する隣接ビットの影響を最小限に抑えることができる。これにより、リードマージンに対する見積もりが容易になり、かつしきい値分布間にウィンドウを確保できる。従って、メモリセルへの書き込み及び読み取りの誤り確率を大幅に軽減できる。
【００４０】
変形例．
図８の実施形態に係るソフトプログラムモード処理のフローチャートでは、選択されたメモリセルのＬＳＢデータの書き込みの後に隣接するワード線ＷＬ上の隣接のメモリセルの消去レベル分布のソフトプログラムを行っているが、これは、選択メモリセルに対するＬＳＢデータの書き込み直前に行ってもよい。また、選択メモリセルのＭＳＢデータの書き込み直前に行ってもよい。これらの変形例を以下に示す。
【００４１】
図９は第１の変形例に係るソフトプログラムモード処理を示すフローチャートである。図９の処理は、図８の処理に比較して、ステップＳ７及びＳ８の処理を、ステップＳ４とステップＳ５との間に挿入したことを特徴としている。また、図１０は第２の変形例に係るソフトプログラムモード処理を示すフローチャートである。図１０の処理は、図９の処理に比較して、ステップＳ６において、ＬＳＢのプログラムに代えてＭＳＢのプログラムを行うことを特徴としている。さらに、図１１は第３の変形例に係るソフトプログラムモード処理を示すフローチャートである。図１１の処理は、図１０の処理に比較して、「ワード線電圧ＷＬ＝０Ｖで読み出し、データ値（１，１）のみをソフトプログラム対象としてラッチＬ１にセットする」ステップＳ９処理を、ステップＳ７とステップＳ８との間に挿入したことを特徴としている。図１０の処理では、隣接メモリセルはすでにＬＳＢのデータが書かれているのを無視してソフトプログラムを行うが、１回の書き込みにてデータ値（１，０）へのベリファイはパスするためにほとんど影響はない。図１１の処理では、その点を解決するようにステップＳ９の処理を挿入したものである。
【００４２】
以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。
【００４３】
以上の実施形態においては、図４のしきい値分布を仮定して、最低の電圧を有するデータをプログラムすることを説明しているが、本発明はこれに限らず、多値のいずれかのデータをプログラムするときに適用できる。
【産業上の利用可能性】
【００４４】
以上詳述したように、本発明によれば、上記メモリセルに対してデータを書き込んだとき、隣接のワード線を選択し、上記データの書き込みよりも弱い書き込みを消去レベルで行い、１ページ分のソフトプログラムのベリファイを行うことにより、隣接メモリセルにおいて狭帯化された消去レベル分布を実現できる。これにより、例えば、データ値（１，１）からデータ値（０，１）へのしきい値電圧Ｖｔｈのシフト量を均一化してかつ最小化できるため、書き込みにおいて発生する隣接ビットによるしきい値分布の上昇現象の影響を最小限に抑えることができる。これにより、リードマージンに対する見積もりが容易になり、かつしきい値分布間にウィンドウを確保できる。従って、メモリセルへの書き込み及び読み取りの誤り確率を大幅に軽減できる。ここで、本発明は特に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ、又はＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に利用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図３】図２のページバッファ（２本のビットライン分）の詳細構成を示す回路図である。
【図４】従来技術に係る書き込み方法に係る書き込み方法による４値のフラッシュＥＥＰＲＯＭのしきい値電圧の確率分布を示す図であり、（ａ）はデータ値（１，１）からＬＳＢ書き込み後のデータ値（０，１）を示す図であり、（ｂ）は各データ値からＭＳＢ書き込み後のデータ値を示す図である。
【図５】（ａ）は図４の書き込み方法において処理対象メモリセルにおける隣接メモリセルの書き込み前後のデータ値を示す図であり、（ｂ）は図４の書き込み方法において隣接メモリセルの書き込みを示す図である。
【図６】実施形態に係る書き込み方法に係る書き込み方法による４値のフラッシュＥＥＰＲＯＭのしきい値電圧の確率分布を示す図であり、データ値（１，１）に対するソフトプログラムを示す図である。
【図７】従来技術及び実施形態に係る書き込み方法に係る書き込み方法による４値のフラッシュＥＥＰＲＯＭのしきい値電圧の確率分布を示す図であり、データ値（１，１）に対するソフトプログラムの有無による、データ値（０，１）への書き込み時のしきい値電圧変化を示す図である。
【図８】本実施形態に係るソフトプログラムモード処理を示すフローチャートである。
【図９】第１の変形例に係るソフトプログラムモード処理を示すフローチャートである。
【図１０】第２の変形例に係るソフトプログラムモード処理を示すフローチャートである。
【図１１】第３の変形例に係るソフトプログラムモード処理を示すフローチャートである。
【符号の説明】
【００４６】
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４，１４Ａ…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
６１乃至６４…インバータ、
７０…ベリファイ用キャパシタ、
７１…プリチャージ用トランジスタ、
７２乃至７５…ベリファイ用トランジスタ、
７６，７７…プルアップトランジスタ、
８１，８２…カラムゲートトランジスタ、
８３乃至８５，８８，８９…転送スイッチトランジスタ、
８６，８７…ビットライン選択トランジスタ、
９０…ラッチイネーブルトランジスタ、
９１…リセットトランジスタ、
Ｌ１，Ｌ２…ラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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