(57)【特許請求の範囲】
【請求項１】
被検査半導体素子に対する実際の動作環境を提供するメインボードに前記被検査半導体素子を複数個連結して検査工程を実行するために用いられる半導体メモリ素子用の並列実装検査基板であって、
電気伝導性配線パターンが形成され、前記被検査半導体素子と前記メインボードとを電気的に連結する媒介基板と、
前記媒介基板に実装され、前記被検査半導体素子が実装され、前記メインボードと電気的に連結される基準スロットと、
前記媒介基板に実装され、前記被検査半導体素子が実装され、前記メインボードと電気的に連結される拡張スロットと、
前記媒介基板に実装され、前記被検査半導体素子が実装され、前記基準スロットと並列に連結された複数の並列検査スロットと、
を備えることを特徴とする並列実装検査基板。
【請求項２】
前記メインボードは、前記基準スロットならびに前記拡張スロットに実装された被検査半導体素子を外部バンク動作で制御することを特徴とする請求項１に記載の並列実装検査基板。
【請求項３】
前記メインボードはＣＰＵを有し、このＣＰＵは前記基準スロットおよび前記拡張スロットに実装された被検査半導体素子にアドレス信号、制御信号およびデータ入力信号を提供することを特徴とする請求項１に記載の並列実装検査基板。
【請求項４】
前記基準スロットおよび前記拡張スロットに実装された被検査半導体素子について前記メインボードの制御による読み取り／書込み動作が行われる時、前記複数の並列検査スロットに実装された被検査半導体素子についても読み取り／書込み動作が実行されることを特徴とする請求項１に記載の並列実装検査基板。
【請求項５】
前記被検査半導体素子はメモリモジュール素子であり、前記メインボードはクロック信号を前記基準スロットおよび前記拡張スロットに実装されたメモリモジュールに供給する第１のＰＬＬクロック駆動器、前記第１のＰＬＬクロック駆動器の出力信号を前記複数の並列検査スロットに実装されたメモリモジュールに供給する第２のＰＬＬクロック駆動器を有することを特徴とする請求項４に記載の並列実装検査基板。
【請求項６】
前記被検査半導体素子はメモリモジュール素子であり、前記メインボードは前記複数の並列検査スロットに実装された被検査メモリモジュール素子にアドレス信号および制御信号を供給するバッファーを有することを特徴とする請求項４に記載の並列実装検査基板。
【請求項７】
前記被検査半導体素子はメモリモジュール素子であり、前記メインボードは、前記複数の並列検査スロットに実装されたメモリモジュール素子にデータを供給する第２のバッファー、ならびに前記メモリモジュール素子から出力されるデータを基準データと比較しメモリモジュール素子の出力データが基準データと一致するか否かを検査する比較器を有することを特徴とする請求項４に記載の並列実装検査基板。
【請求項８】
前記メインボードはＣＰＵを含む電子部品が実装される表面、ならびに前記表面とは反対側の裏面を有し、前記メインボードの裏面に実装されることを特徴とする請求項１に記載の並列実装検査基板。
【請求項９】
被検査半導体素子に対する実際の動作環境を提供するメインボードに前記被検査半導体素子を複数個連結して検査工程を実行するために用いられる半導体メモリ素子用の並列実装検査基板であって、
電気伝導性配線パターンが形成され、前記被検査半導体素子と前記メインボードとを電気的に連結する媒介基板と、
前記媒介基板に実装され、前記被検査半導体素子が実装され、前記メインボードと電気的に連結される基準スロットと、
前記媒介基板に実装され、前記被検査半導体素子が実装され、前記メインボードと電気的に連結される拡張スロットと、
前記媒介基板に実装され、前記被検査半導体素子が実装され、前記基準スロットと並列に連結された複数の並列検査スロットとを備え、
前記基準スロット、前記拡張スロット及び前記複数の並列検査スロットは、いずれも接触ピンとこの接触ピンが固定される支持ブロックとを各々有するソケット構造部を有することを特徴とする並列実装検査基板。
【請求項１０】
前記接触ピンは、被検査半導体素子の接続端子部と対応するモジュール接触部と、前記媒介基板の伝導性パターンに対応する基板接触部とを有することを特徴とする請求項９に記載の並列実装検査基板。
【請求項１１】
前記モジュール接触部と前記支持ブロックとの間には第１の弾性部材が介在し、前記基板接触部と前記支持ブロックとの間には第２の弾性部材が介在することを特徴とする請求項１０に記載の並列実装検査基板。
【請求項１２】
前記接触ピンの前記基板接触部は、前記第２の弾性部材を実質的に覆っていることを特徴とする請求項１１に記載の並列実装検査基板。
【請求項１３】
前記ソケット構造部のスロットは、前記媒介基板とボルト結合されていることを特徴とする請求項９に記載の並列実装検査基板。
【請求項１４】
前記媒介基板には、前記メインボードとピン接続されるコネクターが形成されていることを特徴とする請求項９に記載の並列実装検査基板。
【請求項１５】
前記ソケット構造部のスロットは前記接触ピン及び前記支持ブロックが内部に収容されるハウジングを有し、このハウジングはそのスロットに被検査半導体素子を実装し、実装された被検査半導体素子を除去する分離取っ手がその側面に突出形成されていることを特徴とする請求項９に記載の並列実装検査基板。
【請求項１６】
前記媒介基板は、多層回路基板であることを特徴とする請求項９に記載の並列実装検査基板。
【請求項１７】
前記基準スロット、前記拡張スロット及び前記複数の並列検査スロットは、前記媒介基板上に並設され、その間隔が不均一であることを特徴とする請求項９に記載の並列実装検査基板。
【請求項１８】
前記ソケット構造部のスロットは、前記接触ピン及び前記支持ブロックが内部に収容されるハウジングを有し、このハウジングは、中央の横本体部ならびに前記横本体部の両端部に設けられている縦本体面を有する略Ｈ字形状に形成され、前記中央の横本体部は開口部により分離可能であり、前記被検査半導体素子は前記開口部を介して前記ソケット構造部のスロットに挿入されることを特徴とする請求項９に記載の並列実装検査基板。
【請求項１９】
前記ソケット構造部のスロットは、前記接触ピン及び前記支持ブロックが内部に収容されるハウジングを有し、このハウジングは、中央の横本体部ならびに前記横本体部の両端部に設けられている縦本体面を有する略Ｈ字形状に形成され、前記支持ブロックと前記両側の縦本体面との間には補助ブロックが挿入され前記ソケット構造部のスロット幅が拡張可能であることを特徴とする請求項９に記載の並列実装検査基板。
【請求項２０】
前記ソケット構造部のスロットは、前記接触ピン及び前記支持ブロックが内部に収容されるハウジングを有し、このハウジングは、中央の横本体部ならびに前記横本体部の両端部に設けられている縦本体面を有する略Ｈ字形状に形成され、前記両側の縦本体面は前記横本体部の下側に位置した下部部分が上側に位置した上部部分より厚く形成され前記ソケット構造部のスロット幅が拡張可能であることを特徴とする請求項９に記載の並列実装検査基板。
【請求項２１】
複数の被検査半導体素子を実際の動作環境下で検査する半導体メモリ素子の検査方法であって、
メインボードと連結される媒介基板に、基準スロットを前記メインボードと電気的に導通するように配置する段階と、
前記媒介基板に、拡張スロットを前記メインボードと電気的に導通するように配置する段階と、
前記媒介基板に、複数の並列検査スロットを、前記基準スロット及び前記拡張スロットと並列に、前記メインボードと電気的に導通するように配置する段階と、
を含むことを特徴とする半導体メモリ素子の検査方法。
【請求項２２】
前記基準スロット及び前記拡張スロットに実装された前記被検査半導体素子を外部バンク動作で制御することを特徴とする請求項２１に記載の半導体メモリ素子の検査方法。
【請求項２３】
前記媒介基板に前記基準スロット、前記拡張スロット及び前記複数の並列検査スロットを配置する際に、各スロットを、不均一な間隔で配置することを特徴とする請求項２１に記載の半導体メモリ素子の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子の検査をするための並列実装基板であって、より詳細には、半導体メモリ素子を実際動作環境、特にＰＣ環境で実装検査するのに用いられ、基準スロット及び拡張スロットを具備することにより、マルチバンク動作故障、ならびにソケットの損傷が防止され、かつ、大量検査と自動検査可能な並列検査基板に関するものである。
【０００２】
【従来の技術】
半導体メモリ素子が回路設計、ウェーハ製造、組立工程をへて完成されると、これを出荷する前に電気的性能と信頼性を検査する検査工程が実行される。半導体メモリ素子を検査する項目は、大きくＤＣテスト、ＡＣテスト、機能テストに分けられる。ＤＣテストは、メモリ素子の直流特性を検査するもので、被測定端子にユニットを接続し、規定電圧（電流）を印加して、その端子に流れる電圧（電流）をＤＣ測定ユニットで測定する。開放／短絡（open/short）テスト、入力電流、出力電圧、電源電流などを測定する。ＡＣテストは、半導体素子のタイミングを測定するもので、入力端子にパルス信号を印加して、入出力運搬遅延時間（access time）、出力信号の開始時間と終了時間などの動作特性を測定する。機能テストは、メモリ素子の実際動作速度で各メモリセルの読み取り／書込み機能や相互干渉などを試験するもので、パターン発生器で作られた検査パターンを規定のレベルに変換したパルスをＤＵＴ（device under unit）に印加して、ＤＵＴの出力信号を規定レベルと比較する。この比較結果を、パターン発生器で発生した出力期待パターンと比較し、動作の良否を検査する。一般的にＡＣテストと機能テストを兼ねたダイナミック機能テストが用いられる。
【０００３】
一方、メモリ素子を大量生産して数多い顧客に販売するメモリ製造メーカでは、顧客がメモリ素子を使用する実際環境と同じ環境ですべてのメモリ素子を検査して出荷することが実質的に不可能である。特に、半導体メモリ素子の機能が向上し、製造工程が複雑になりつつ、検査工程に多くの時間がかかり、不良類型も多様化し、検査工程に使われる装備の価格も高くなっている。したがって、半導体製造メーカで行う検査工程では良品と判定された製品が、製品の出荷以後、メモリ素子を使用して電子製品（例えば、コンピュータ）を製造するメーカから多くの不良通報を受けることがある。しかし、不良類型によってメモリ製造メーカで使用している検査装置ではこのような不良が検出されない場合も発生する。また、コンピュータ製造メーカでは、メモリ素子入庫検査方法の一環として、自社で独自的に開発した検査プログラムを使用してメモリ素子を検査しているが、このプログラムは一般的なメモリ半導体検査装置で実行できないか、長時間を要するため、これを半導体メモリ製造メーカが検査工程に適用するのに非常に多くの費用投資と時間が要求される。
【０００４】
このような技術的事情を勘案して、半導体メモリ製造メーカでは、生産製品が実際装着されて使われる環境でメモリ素子を直接検査する方法を使用しているが、例えばＤＩＭＭのようなメモリモジュール素子を検査するためには、モジュール素子が使われる環境（最終使用者の活用目的、例えば個人用コンピュータのメモリ構成等）に類似の検査条件を作らなければならない。これは、例えば、モジュール素子の入出力機能を検査する過程でモジュール素子が装着される所の周辺装置（中央処理処置（ＣＰＵ）、サウンドカード、グラフィックカード、ＢＩＯＳ）等の影響が考慮される検査条件を含む。したがって、メモリモジュール素子の検査環境を最適化するためには、現在流通されているメインボードを直接検査基板として使用する方法が使われる。このように、被検査半導体素子をメインボードに実装して半導体素子の特性と性能を検査することを「実装検査」という。
【０００５】
図１は、従来技術による実装検査の一例で、コンピュータのメインボードに並列検査基板を実装する構造を示す模式図であり、図２はこの並列検査基板の模式的な平面図である。
図１を参照すれば、メインボード１０には、被検査メモリモジュール素子（図示せず）が電気的に連結するモジュールスロット１２と、メインボードに電源を供給する電源端子１３と、データ伝送方式によって区別されるＰＣＩ方式スロット１４及びＩＤＥ方式スロット１５と、ハードディスク（ＨＤＤ）などの貯蔵媒体に対する入出力を担当するＩ／Ｏスロット１６と、ディスプレイなどの外部出力装置に連結される出力端子１７と、ファームウエア(firmware)が内蔵されたＢＩＯＳ等多様な電子部品が搭載されている。
【０００６】
これらの電子部品は、大部分メインボード１０の表面（図１の上面）に実装されており、それぞれの部品は、メインボードを貫通して裏面（図１の下面）でソルダリングなどの工程をへて電気的にお互い連結される。モジュールスロット１２は、メインボード１０の裏面でのソルダリングにより並列検査基板２０に電気的に連結される。並列検査基板２０は、メインボード１０の穴１９と検査基板２０の穴２１を介して付着されるボルトを用いてメインボード１０に固定される。また、複数のスロット２２、２３、２５には、メモリモジュール２７が装着される。
【０００７】
図２を参照すれば、従来構造の並列検査基板２０は、被検査メモリモジュールが実装される３個のスロット２２、２３、２５を含む。検査基板２０は、メモリモジュールの実装検査で検査時間を減らすための並列検査基板である。例えば、並列検査基板を使用せずに、メインボード１０のモジュールスロット１２に被検査メモリ素子を装着して検査する時、検査時間は、装着されるメモリモジュールの数（すなわち、メモリの量）により決定されるが、メモリの容量が増加すれば検査時間もそれに比例して整数倍に増加する。その理由は、メインボード１０のモジュールスロット１２に実装された被検査メモリモジュールは、直列検査モジュールで駆動されるからである。このようなメインボード１０の特性を、並列検査基板２０のような媒介体を用いて並列検査モードに変えれば、同じ検査時間に３倍のメモリモジュールを検査できるという効果を得ることができる。
【０００８】
並列検査基板２０は、メインボード１０のそれぞれのモジュールスロット１２と直接されるする基準スロット２５と、これと命令信号が並列で連結された２個の並列検査スロット２２、２３とで構成される。メインボード１０と直接連結された基準スロット２５に装着されたメモリモジュールだけがメインボードシステムにより駆動され、残りの並列検査スロット２２、２３に装着されたメモリモジュールは、基準スロット２５と命令信号が共通であるから、これと並列で動作する。したがって、基準スロット２５にローディングされたメモリモジュールの検査時間で検査スロット２２、２３にローディングされたメモリモジュールを共に検査するため、３００％の検査時間短縮効果を得ることができる。
【０００９】
しかし、このような従来の並列検査基板を使用して実装検査を実行すれば、いわゆるマルチバンク動作故障（multi bank operation failure）をスクリーンできないという致命的な欠陥がある。マルチバンク動作故障とは、従来の基板のＰＣ実装検査で良品と判定されたモジュールが実際ＰＣのメインボードに複数個装着された時に発生する不良をいう。より詳細に説明すれば、従来にはＰＣ実装検査装置のメインボード１０に直接連結された基準スロット２５に２個の検査スロット２２、２３が並列に連結された状態でＰＣ実装検査が実行されるので、実質的にＰＣのメインボードに一つのメモリモジュールを装着して検査した結果と同じ結果を得ることになる。したがって、ＰＣ実装検査で良品と判定された１つのモジュールだけを実際ＰＣのメインボードに装着して検査する時には不良が生じない。ところが、従来のＰＣ実装検査工程で良品と判定された複数個のモジュールを実際ＰＣのメインボードに複数個装着して検査する時、不良と処理されるモジュールが存在するが、これは複数個のモジュールをメインボードに装着することによって生じる不良であり、従来のＰＣ実装検査装置または方法でスクリーンすることができない。
【００１０】
また、メインボード１０を直接検査基板として使用する実装検査では、メインボード１０と並列検査基板２０が連結される構造によって、次のような問題点が発生しやすい。一般に、メインボードのモジュールスロットにメモリモジュールが一度装着された以後には、モジュール素子の容量を増やしたり、メインボードを交替する前には、モジュール素子を分離する場合がほとんどない。したがって、メインボードのモジュールスロットは、相対的に耐久性が低く、作業者がモジュール素子を装着／分離する場合にも、作業者が特に注意しなければならないものである。一般的にメインボードに構成されたモジュールスロットは、約５００〜５、０００回程度の装着／分離回数を限界寿命とする。
【００１１】
したがって、大量で生産されるモジュール素子の個々の機能上の良否を判断するために、従来、メインボードを検査基板に使われる時には、モジュールスロットが限界寿命を超過しやすくて、頻繁な故障をもたらす可能性が高く、特に装着されたモジュール素子を分離する時に使われる分離取っ手が比較的多く損傷するという問題がある。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、半導体素子を実際動作環境で検査する実装検査工程の信頼性が向上する半導体メモリ素子用の並列実装検査基板および検査方法を提供することにある。
本発明の他の目的は、マルチバンク動作故障が効果的に検出される並列実装検査基板を提供することにある。
本発明のさらに他の目的は、容易に分離され、かつ、耐久性が高く、寿命の長いピン接続方式のソケット構造部を有する並列実装検査基板を提供することにある。
本発明のさらに他の目的は、大量検査工程を可能とするためメモリモジュール素子を自動で実装／分離可能な並列実装検査基板を提供することにある。
【００１３】
【課題を解決するための手段】
本発明による並列検査基板は、メインボードに直接連結されるスロットを複数個（基準スロットと拡張スロット）備え、この複数のスロットに並列に連結された複数の検査スロットを備えている。基準スロット、拡張スロット及び検査スロットには、検査しようとする半導体メモリ素子が実装される。基準スロットと拡張スロットを共に使用すれば、一つの直列スロット（例えば、拡張スロット）により歪められたタイミングが、他の直列スロット（例えば、基準スロット）にも影響を及ぼすと同時に、並列検査スロットにも影響を与えるため、マルチバンク動作で発生するタイミング余裕不良を效果的に検出することができる。
【００１４】
本願の第１の発明によれば、被検査半導体素子に対する実際の動作環境を提供するメインボードに被検査半導体素子を複数個連結して検査工程を実施するために用いられる並列実装検査基板であって、電気伝導性配線パターンが形成され、被検査半導体素子とメインボードとを電気的に連結する媒介基板と、媒介基板に実装され、被検査半導体素子が実装され、メインボードと電気的に連結される基準スロットと、媒介基板に実装され、被検査半導体素子が実装され、メインボードと電気的に連結される拡張スロットと、媒介基板に実装され、被検査半導体素子が実装され、基準スロットと並列に連結された複数の並列検査スロットとを備えることを特徴とする。
【００１５】
本願の第２の発明によれば、並列検査基板において、被検査半導体素子が実装される基準スロット、拡張スロット及び複数の並列検査スロットは、いずれも接触ピンと、この接触ピンが固定される支持ブロックとを各々有するソケット構造部を有しており、接触ピンは、被検査半導体素子の接続端子部と対応するモジュール接触部と、媒介基板の伝導性パターンに対応する基板接触部とを有し、モジュール接触部と支持ブロックとの間には、第１の弾性部材が介在し、基板接触部と支持ブロックと間には、第２の弾性部材が介在する。接触ピンの基板接触部は、第２の弾性部材を実質的に覆うように構成することができ、ソケット構造のスロットは、媒介基板とボルト結合され、媒介基板には、メインボードとピン接続されるコネクターが形成されている。
【００１６】
本願の第３の発明によれば、並列検査基板は、メインボードに裏面実装方式で結合され、メインボードに一般的に構成されるＣＰＵ、ＢＩＯＳ、電源端子、ＰＣＩ又はＩＳＡ方式のカード用スロット、出力端子等が実装された表面と反対側にあるメインボードの裏面に並列検査基板が実装される。
【００１７】
【発明の実施形態】
以下、図面を参照して本発明の好ましい複数の実施例を説明する。
（第１実施例）
図３は、本発明の第１実施例による半導体メモリ素子用並列実装検査基板の平面図である。
本発明の第１実施例による並列実装検査基板３０は、一つの拡張スロット３５と、一つの基準スロット３４及びこれらと並列に連結された複数の並列検査スロット３６、３８を含む。このスロット３４、３５、３６、３８には、例えば被検査メモリモジュールが各々実装される。基準スロット３４が動作する時、すなわち基準スロット３４に実装されたメモリモジュール素子に対する読み取り／書込み動作が行われる時、並列スロット３６、３８についても同様に読み取り／書込み動作が行われる。拡張スロット３５により歪められたタイミングが基準スロット３４に影響を及ぼすと同時に、基準スロット３４と同様に動作する並列検査スロット３６、３８にも影響を及ぼすことになる。したがって、外部バンク動作を含むマルチバンク動作時に発生するタイミング不良をスクリーンすることができる。ここで、マルチバンク動作故障とは、メインボードにメモリモジュールを一つだけ実装した単一のローディング検査は通過するが、複数のメモリモジュールをメインボードに実装した時には、モジュールスロット間の外部バンク及び内部バンク動作により生ずる微細なタイミング余裕故障を意味する。
【００１８】
図４は、第１実施例による半導体メモリ素子用並列実装検査基板３０のブロック回路図である。
メインボード１０から供給されたクロック信号ＣＬＫ０が第１のＰＬＬクロック駆動器４０に提供されると、出力クロックＣＬＫ０−３は、基準スロット３４及び拡張スロット３５に供給され、このスロット３４、３５に実装されたメモリ素子にクロック信号として入力される。一方、第１のＰＬＬクロック駆動器４０から出力されたクロックＣＬＫ０は、第２のＰＬＬクロック駆動器４１に入力され、これによりＤＵＴ１並列検査スロット３６及びＤＵＴ２並列検査スロット３８にクロック信号ＣＬＫ０−３として供給される。
【００１９】
一方、メインボード１０からのアドレス信号と制御信号は、基準スロット３４及び拡張スロット３５に直接供給され、並列検査スロット３６、３８には、バッファー４２を介してアドレス信号及び制御信号が供給される。データ入出力信号は、メインボード１０から基準スロット３４、拡張スロット３５に提供され、ＤＵＴ１、ＤＵＴ２並列検査スロット３６、３８には、バッファー４３を介してデータが入力される。一方、スロット３４、３５、３６、３８の被検査素子からの出力データは、比較器４５に入力され、所定の基準信号と比較され、メモリ素子の良否を判断する。バッファー４３は、被検査メモリ素子が書込みモードである時に動作するのに対し、比較器４５は被検査メモリ素子が読み取りモードである時に動作する。
【００２０】
メインボード１０により基準スロット３４及び拡張スロット３５に実装されたメモリ素子に対する読み取り／書込み動作が行われる時、基準スロット３４と並列に連結されたＤＵＴスロット３６、３８に実装されたメモリ素子にも同様の読み取り／書込み動作が行われる。例えば、スロット３４、３５、３６、３８に実装されたメモリ素子が４−バンクダブルレート（double rate）の６４Ｍ×４ビット同期型ＤＲＡＭ（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）である２５６ＭバイトのＤＤＲＳＤＲＡＭモジュールである場合、それぞれのメモリモジュールは、バンク選択アドレス信号ＢＡ０−ＢＡ１により内部バンク動作が行われる。ところが、本実施例による並列実装検査基板２０には、メインボード１０と直接連結された複数のスロット、すなわち基準スロット３４と拡張スロット３５に対して外部バンク動作が行われるため、これの影響が並列スロット３６、３８にも及ぼすことになる。ここで、外部バンク動作とは、複数のスロット各々に装着された複数のメモリ素子を、メインボード１０の例えば、ＣＰＵ（図示せず）がお互い連関性を持って制御することをいう。したがって、例えば、拡張スロット３５により歪められたタイミングが基準スロット３４にも影響を及ぼすと同時に、並列スロット３６、３８にも影響を与えるため、マルチバンク動作不良を效果的に検出することができる。
【００２１】
（第２実施例）
一方、本発明の第２実施例によれば、被検査素子の実装と交替が容易であり、かつ、頻繁な交替にも寿命が長くなるようにするために、ピン接続方式のソケット構造部を基準スロット及び拡張スロットが含まれた並列実装検査基板に適用する。第２実施例に対して図５から図８を参照して説明する。
図５は、本発明の一実施例によるピン接続方式のソケット構造部よりなる並列実装検査基板２００の概略斜視図である。
【００２２】
基板２００は、ソケット１１０と媒介基板１３０を含む。ソケット１１０には、両端に分離取っ手１２０が形成されていて、メモリモジュール１４０は、ソケット１１０に挿入実装される。また、ソケット１１０は、ハウジング１１５と、多数対の支持ブロック１６０及び電気伝導性接触ピン１５０を含む。ハウジング１１５には、開口部１１２が形成されていて、この開口部１１２にメモリモジュール１４０が挿入される。開口部１１２は、メモリモジュール１４０の接続端子部１４２と対応する構造よりなっている。支持ブロック１６０は、ハウジング１１５の内部で結合され、接触ピン１５０は、支持ブロック１６０の表面に挿入される。接触ピン１５０は、メモリモジュール１４０の接続端子部１４２と接触する。
【００２３】
分離取っ手１２０は、ハウジング１１５の内部に位置する回転軸（図示せず）を中心に回転運動をすることができ、例えば、分離取っ手１２０が図５の位置Ａにある時には、ソケット１１０の開口部１１２に挿入実装されたメモリモジュール１４０がロック固定され、ソケット１１０とメモリモジュール１４０が分離されず、分離取っ手１２０が図５の位置Ｂにある時には、メモリモジュール１４０をソケット１１０のスロット１１２に着脱することができる。また、取っ手１２０は、ハウジング１１５の両端から突出するように構成されていて、分離取っ手１２０を用いてメモリモジュール１４０を分離する時、分離取っ手１２０が損傷されたり、破損されることを防止することができる。
【００２４】
媒介基板１３０は、伝導性パターン１３２、貫通穴１３４、コネクター１３６を含む。媒介基板１３０には、基板２００が並列実装検査モジュールとして動作するようにする電子回路素子が形成されているが、この回路素子の構成は、本発明が属する技術分野における通常の知識を有する者に自明であるから、その詳細な説明と図示は省略する。伝導性パターン１３２は、ソケット１１０の接触ピン１５０と接触して電気的に連結される。
【００２５】
媒介基板１３０とソケット１１０には、各々多数の貫通穴１３４、１１４が形成されていて、この貫通穴を結合手段１０４、例えばボルトで連結することによって、ソケット１１０が媒介基板１３０に固定される。ボルト結合方式による媒介基板１３０とソケット１１０の結合は、接触ピン１５０と伝導性パターン１３２の物理的結合力を強化し、接触ピン１５０がパターン１３２から浮き出すことを防止して、ソケット１１０の信頼性を高める。
【００２６】
また、媒介基板１３０の裏面に形成されているコネクター１３６は、並列実装検査基板２００がメインボードにピン接触方式で結合されるようにする。すなわち、メインボードのモジュールスロット１２と連結されるピンをメインボード１０の裏面に形成し、このピンが媒介基板１３０のスロット１３６に結合されるようにする。
【００２７】
このように、並列実装検査基板２００とメインボードが従来のソルダリング方式でないピン接続方式で結合され、並列実装検査基板２００の媒介基板１３０とソケット１１０もボルト結合方式とピン接触方式で連結される。したがって、必要に応じて並列実装検査基板２００をメインボードから容易に分離するか、交替することができ、媒介基板１３０とソケット１１０の分離も非常に容易く行うことができる。大量のメモリモジュールを実装検査する場合、ソケット１１０が損傷される場合にも、ソケット１１０を媒介基板１３０から容易に分離できるので、検査工程の効率と生産性を高めることができる。例えば、従来構造の並列検査基板が約５００〜５０００回程度の限界寿命を有するのに対して、本発明による並列実装検査基板は、限界寿命が約１５０，０００回程度である。
【００２８】
図６Ａ及び図６Ｂは、並列実装検査基板２００のハウジング１１５内に接触ピン１５０が結合されたソケット構造部を、図５の線III−IIIに沿って切断した断面図である。
図６Ａ及び図６Ｂに示すように、ハウジング１１５は、全体的な断面がＨ字形状であるが、中間部分が開口部１１２により分離されている。この開口部１１２には、上述したように、メモリモジュール１４０が挿入される。ハウジング１１５の中央の横本体部の下方には、下面が開放された内部空間１１６が設けられており、一対の支持ブロック１６０が内部空間１１６にハウジング１１５の内壁面に接するように固定される。支持ブロック１６０には、メモリモジュール１４０の接続端子部１４２に対応するモジュール接触部１５２と、媒介基板１３０の伝導性パターン１３２と対応する基板接触部１５４とを有する接触ピン１５０が固定される。
【００２９】
モジュール接触部１５２と支持ブロック１６０との間には、例えばゴムなどの弾性部材１７２が提供されている。また、基板接触部１５４と支持ブロック１６０との間に例えばゴムなどの弾性部材１７４が提供されている。このような弾性部材１７２、１７４は、支持ブロック１６０に固定されている接触ピン１５０に弾性を附与し、メモリモジュール１４０の接続端子部１４２とモジュール接触部１５２の接触力を強化し、媒介基板１３０のパターン１３２と基板接触部１５４の接触力を良くして、接触ピン１５０の電気的信頼性を高める。
【００３０】
図７は、第２実施例の変形例による並列実装検査基板のソケット構造部を、図５の線III−IIIに沿って切断した状態を示す断面図である。
ソケット２００ａは、図６Ａ及び図６Ｂに図示されたソケット２００と類似の構造を有し、接触ピン１５０ａの形状が異なるという特徴がある。すなわち、図７に示されたように、基板接触部１５４ａの形状がそれに対応する弾性部材１７４を実質的に覆う形態で形成されたことを特徴とする。これは、接触ピン１５０ａの基板接触部１５４ａが媒介基板１３０の伝導性パターン１３２を損傷させることなく、面接触するようにする。また、この実施例による基板接触部１５４ａは、弾性部材１７４を実質的に覆うため、支持ブロック１６０と基板接触部１５４ａ間の弾性部材１７４を一層效率的に使用することができ、基板接触部１５４ａと媒介基板のパターン１３２間の信頼性を向上させることができる。
【００３１】
図８Ａ及び図８Ｂは、第２実施例のさらに別の変形例を適用し並列実装検査基板における幅が広く形成されたソケット構造部を示す断面図である。
図６及び図７を参照して上述したソケットは、幅（図６、７のＷ１）が、例えば約１０ｍｍであり、この時ソケット間のピッチは約１０．２ｍｍであり、このようなソケットを使用して反復的にモジュール素子を装着／分離すれば、モジュール素子が装着される部位（ソケットのスロット等）が広がり、モジュール素子とソケットの連結−具体的にはモジュール素子の接続端子部１４２とソケットの接触ピン１５０との間の連結が不完全になされる恐れがある。このような点を勘案して、図８に示すソケット構造部では、ソケットの幅を広くすることで、モジュール素子が装着される部位を両側面で強く支持して、該当部位が広がる等の不良が発生することを防止する。
【００３２】
図８を参照すれば、ソケットは、ハウジング１１５ａの両側の縦本体面間の間隔を広く形成して、ソケットの幅Ｗ２を広くした後、支持ブロック１６０が挿入される時、所定の厚さＷ３を持つ補助ブロック１６２を共に挿入したり（図８Ａ）、またはハウジング１１５ｂの両側の縦本体面を所定の厚さＷ３だけ広く形成することによって、ソケットの幅Ｗ２を広く形成する（図８Ｂ）。
【００３３】
この実施例によるソケットの幅Ｗ２は、約１３．８ｍｍ程度であることが好ましく、このように追加される厚さＷ３だけモジュール素子の装着部位を両側面で支持するので、モジュール素子が挟まれる部位（ソケットのスロット等）が広がることを防止することができる。したがって、ソケットが広がることが防止され、モジュール素子とソケットの接触ピン間の接触不良を防止することができ、一層効果的にモジュール素子の実装検査を実行することができる。
【００３４】
一方、大量のメモリモジュールを検査する場合、被検査素子を検査ヘッド、例えばメインボードにローディングし、検査済みの素子をメインボードからアンローディングする過程を自動化する必要がある。一般的に半導体ＩＣ素子を検査する検査工程では、被検査素子のローディングとアンローディングは、ハンドラーにより自動で行われる。以下では、並列実装検査基板をメインボードにローディングしアンローディングする作業を、ハンドラーのような自動化装備に適用できる実施例について説明する。
【００３５】
図９は、裏面実装方式で並列実装検査基板がメインボードに締結された構造を示す断面図である。ここで、裏面３２０とは、メインボード３００に一般的に構成された電子部品２２０、例えば中央処理処置、ＢＩＯＳ、電源端子、ＰＣＩまたはＩＳＡ方式のカード用スロット、出力端子などが搭載された表面３１０とは反対側の面をいう。
【００３６】
図９を参照すれば、並列検査基板２００は、メインボード３００の裏面３２０に実装され、このような裏面実装方式の長所としては、ソケット１１０にモジュール素子１４０を装着／分離することが容易であり、モジュール素子１４０が装着／分離される時、モジュール素子がハンドリングされる動線−テストボードの裏面に何らの障害がない点を挙げることができる。したがって、この実施例によるメインボードと並列実装検査基板の構造を使用すれば、ハンドラーのような自動化装備を用いてメモリモジュール素子の実装検査を進行することができる。
一方、個別ソケット１１０に対して別の媒介基板を使用せずに、すべてのソケットが一度に実装される一つの媒介基板１３０を使用する。この媒介基板１３０は、多層回路基板で構成され、回路配線の設計を任意的に変更することによって、ソケット１１０が媒介基板１３０に実装される位置を自由に調整することができるので、ソケット（ハウジング）間のピッチ、すなわち、Ｐ１、Ｐ２を自由に構成できるという長所を有する。本実施例で提示されたソケット間の最大ピッチは、約２２．８ｍｍである。
【００３７】
このように、ソケット間のピッチＰ１、Ｐ２を自由に調整できるので、幅が広いソケットと幅が狭いソケットを並列実装検査基板２００に容易に適用することができる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、メモリ素子をＰＣ実装検査する時、マルチバンク動作故障を効果的に検出することができる。
また、本発明によれば、並列実装検査基板がメインボードとピン接続方式で結合され、検査基板のソケットがボルト結合方式で媒介基板に結合されるため、検査基板の分離と交替が容易であり、寿命を増やすことができ、損傷されたソケットの交替と修理が容易であり、ソケットの信頼性を高めることができる。
また、ソケットの耐久性を強化するために、幅が拡張されたソケットを適用することができ、裏面実装方式のメインボードと検査基板を使用することによって、実装検査を自動化することができる。
【図面の簡単な説明】
【図１】従来の実装検査であって、並列検査基板とメインボードとの連結関係を示す模式図である。
【図２】従来の実装検査に用いられる半導体メモリ素子用の並列実装検査基板を示す模式的な平面図である。
【図３】本発明の第１実施例による半導体メモリ素子用の並列実装検査基板を示す模式的な平面図である。
【図４】本発明の第１実施例による半導体メモリ素子用の並列実装検査基板のブロック回路図である。
【図５】本発明の第２実施例による半導体メモリ素子用の並列実装検査基板を示す模式図であって、ボルト締結方式の並列実装検査基板を示す図である。
【図６】図５のIII−III線で切断したソケット構造部の断面図である。
【図７】本発明の第２実施例の変形例による並列実装検査基板の構造について、図５のIII−III線で切断した状態を示す断面図である。
【図８】本発明の第２実施例の他の変形例による並列実装検査基板の構造について、図５のIII−III線で切断した状態を示す断面図である。
【図９】本発明のいずれか実施例において並列実装検査基板が裏面実装方式で締結されたメインボードを示す断面図である。
【符号の説明】
３０、２００  並列実装検査基板
３４  基準スロット
３５  拡張スロット
３６、３８  並列検査スロット
４０、４１  ＰＬＬクロック駆動器
４２、４３  バッファー
４５  比較器
１１０  ソケット
１１５  ハウジング
１２０  分離取っ手
１３０  媒介基板
１３２  伝導性パターン
１３４  貫通穴
１３６  コネクター
１４０  被検査半導体素子
１５０  接触ピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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