(57)【特許請求の範囲】
【請求項１】
制御部と、各々が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に共通のデータ信号線を介して前記制御部からの制御信号を前記被制御部に伝送しかつ前記センサ部からの監視信号を前記制御部に伝送する制御・監視信号伝送システムにおいて、
前記制御部及びデータ信号線に接続される親局と、
前記複数の被制御装置に対応して設けられ、前記データ信号線及び対応する被制御装置に接続される複数の子局とを備え、
前記親局と複数の子局との間において、短い伝送周期の第１制御データ信号及び第１監視データ信号を複数のクロックで定まる伝送サイクル毎に更新して前記データ信号線上を相互に伝送し、長い伝送周期の第２制御データ信号及び第２監視データ信号を前記伝送サイクルよりも長い期間からなる伝送フレーム毎に更新して前記データ信号線上を相互に伝送し、
前記親局が、
前記クロックに同期した所定のタイミング信号を発生するためのタイミング発生手段と、
前記タイミング信号の制御下で、前記制御部から入力される前記第１制御データ信号及び前記第２制御データ信号を前記クロックに重畳することにより直列のパルス状電圧信号に変換し、これらを前記データ信号線に出力する親局出力部と、
前記タイミング信号の制御下で、前記データ信号線を伝送される前記直列のパルス状電圧信号に重畳された前記第１監視データ信号及び前記第２監視データ信号の各データの値を抽出して、これらを前記監視信号に変換し、前記制御部に入力する親局入力部とを備え、
前記複数の子局が、各々、
前記タイミング信号の制御下で、前記第１制御データ信号の各データの値又は前記第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する前記被制御部に供給する子局出力部と、
前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、第１監視データ信号又は第２監視データ信号を形成し、これらを前記第１又は第２監視データ信号のデータの値として、前記直列のパルス状電圧信号に重畳する子局入力部とを備える
ことを特徴とする制御・監視信号伝送システム。
【請求項２】
請求項１において、
前記第２制御データ信号及び第２監視データ信号が伝送される前記伝送フレームは、前記第１制御データ信号及び第１監視データ信号が伝送される前記伝送サイクルの整数倍である
ことを特徴とする制御・監視信号伝送システム。
【請求項３】
請求項１において、
前記複数の子局は第１の子局及び第２の子局の２種類からなり、
前記第１の子局は、
前記タイミング信号の制御下で、前記第１制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する前記被制御部に供給する子局出力部と、
前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、第１監視データ信号を形成し、これを前記第１監視データ信号のデータの値として、前記直列のパルス状電圧信号に重畳する子局入力部とを備え、
前記第２の子局は、
前記タイミング信号の制御下で、前記第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する前記被制御部に供給する子局出力部と、
前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、第２監視データ信号を形成し、これを前記第２監視データ信号のデータの値として、前記直列のパルス状電圧信号に重畳する子局入力部とを備える
ことを特徴とする制御・監視信号伝送システム。
【請求項４】
請求項３において、
前記親局が、更に、前記伝送サイクルの各々の先頭に挿入され、前記第２制御データ信号及び第２監視データ信号の伝送を制御するコマンドを発生するコマンド発生手段を備え、
前記第１の子局は、前記コマンドを無視して、前記第１制御データ信号の各データの値の抽出を行い、前記第１監視データ信号のデータの値の重畳を行い、
前記第２の子局は、前記コマンドに従って、自局が指定された場合に、前記第２制御データ信号の各データの値の抽出を行い、前記第２監視データ信号のデータの値の重畳を行う
ことを特徴とする制御・監視信号伝送システム。
【請求項５】
請求項４において、
前記コマンドは、前記伝送サイクル毎に一意に割り当てられたサイクル番号を示す開始サイクル番号及び終了サイクル番号からなり、
前記第２の子局は、前記コマンドに従って、当該コマンドのサイクル番号が自局に割り当てられた開始サイクル番号と一致した伝送サイクルにおいて、前記第２制御データ信号の各データの値の抽出を開始し、前記第２監視データ信号のデータの値の重畳を開始し、当該コマンドのサイクル番号が自局に割り当てられた終了サイクル番号と一致した伝送サイクルにおいて、前記第２制御データ信号の各データの値の抽出を終了し、前記第２監視データ信号のデータの値の重畳を終了する
ことを特徴とする制御・監視信号伝送システム。
【請求項６】
請求項５において、
前記第１の子局において、前記伝送サイクル内に、前記子局出力部が、前記直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する前記被制御部に供給し、前記子局入力部が、前記直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、前記直列のパルス状電圧信号の当該アドレスへ当該被制御部についての監視信号を重畳し、
前記第２の子局において、自局に割り当てられた前記開始サイクル番号から終了サイクル番号までの期間内に、前記子局出力部が、前記直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する前記被制御部に供給し、前記子局入力部が、前記直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、前記直列のパルス状電圧信号の当該アドレスへ当該被制御部についての監視信号を重畳する
ことを特徴とする制御・監視信号伝送システム。
【請求項７】
請求項６において、
前記第２の子局において、前記子局出力部が、前記自己に割り当てられたアドレスのデータをアナログ信号に変換して対応する前記被制御部に供給し、前記子局入力部が、前記自己に割り当てられたアドレスへ当該被制御部についての監視信号であるアナログ信号をデジタル信号に変換して重畳する
ことを特徴とする制御・監視信号伝送システム。
【請求項８】
請求項１において、
前記親局出力部が、前記タイミング信号の制御下で、前記クロックの１周期毎に、前記制御部から入力される第１制御データ信号の各データの値に応じて所定の電源電圧のレベル以外のレベルの期間とこれに続く前記電源電圧のレベルの期間とのデューティ比を変更し、前記制御部から入力される第２制御データ信号の各データの値に応じて前記電源電圧のレベル以外のレベルの期間における当該レベルを前記電源電圧と異なる所定のレベル又は擬似的なグランドレベルとすることにより、前記第１制御データ信号及び第２制御データ信号を前記クロックに重畳することにより直列のパルス状電圧信号に変換し、これらを前記データ信号線に出力し、
前記親局入力部が、前記タイミング信号の制御下で、前記クロックの１周期毎に、前記データ信号線を伝送される前記直列のパルス状電圧信号に重畳された周波数信号からなる第１監視データ信号を検出し、前記データ信号線を伝送される前記直列のパルス状電圧信号に重畳された第２監視データ信号を当該監視データ信号と前記電源電圧との競合により生じる電流信号の有無として前記電源電圧のレベルの立ち上がり時に検出することにより、直列の前記第１監視データ信号及び第２監視データ信号の各データの値を抽出して、これらを前記監視信号に変換し、前記制御部に入力し、
前記子局出力部が、前記タイミング信号の制御下で、前記クロックの１周期毎に、前記直列のパルス状電圧信号の電源電圧のレベル以外のレベルの期間とこれに続く前記電源電圧のレベルの期間とのデューティ比を識別することにより前記第１制御データ信号の各データの値を抽出し、又は、前記電源電圧のレベル以外のレベルの期間における当該レベルが前記電源電圧と異なる所定の電圧レベル又は擬似的なグランドレベルかを識別することにより前記第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する前記被制御部に供給し、
前記子局入力部が、前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、周波数信号からなる第１監視データ信号又は異なる電流２値レベルからなる第２監視データ信号を形成し、これらを前記第１又は第２監視データ信号のデータの値として、前記直列のパルス状電圧信号の所定の位置に重畳する
ことを特徴とする制御・監視信号伝送システム。
【請求項９】
請求項４において、
前記親局が、前記伝送サイクルの先頭において前記クロックの１周期より長いスタート信号を前記データ信号線に出力し、前記スタート信号に先立って前記クロックの１周期より長く前記スタート信号よりも短いエンド信号を出力し、前記エンド信号に前記コマンドを重畳する
ことを特徴とする制御・監視信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御・監視信号伝送システムに関し、特に、制御部からの並列な制御信号を直列信号に変換して伝送して離れた位置にある機器の被制御部側で直・並列変換して機器を駆動し、機器の状態を検出するセンサ部の監視信号を並・直列変換して制御部側に伝送して直・並列変換を行って制御部へ供給し、クロック信号に前記制御信号を重畳し、更にこれらに前記監視信号をも重畳する制御・監視信号伝送システムに関する。
【０００２】
【従来の技術】
シーケンスコントローラ、プログラマブルコントローラ、コンピュータなどの制御部から制御信号を送信して離れた位置にある多数の被制御機器（例えば、モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等）を駆動制御するとともに各機器の状態を検出するセンサ部（リードスイッチ、マイクロスイッチ、押釦スイッチなどのオン、オフの状態）からの監視信号を伝送して制御部に供給することは広く自動制御の技術分野において用いられている。
【０００３】
そのような技術において、制御部と被制御部の間および、制御部とセンサ部の相互の接続のために従来は電源線、制御信号線、アース線等の複数の線を用いて配線したため、近年の被制御装置の小型化に伴って機器の高密度な配置を行う上で配線作業が困難になり、配線スペースが少なくなり、コストがかかるという問題があった。
【０００４】
この問題を解決するための方式として、「信号の直並列変換方式」（特願昭６２−２２９９７８号）および「並列のセンサ信号の直列伝送システム」（特願昭６２−２４７２４５号）の２つの発明がある。これらの方式によれば、電源を含むクロック信号の線路に、各クロック対応に１つ（１ビット）の制御信号（またはセンサ信号）を重畳することができるので、制御装置と被制御装置の間の伝送システムや、制御装置とセンサ装置の間の伝送システムの配線が少ない線路により実現することができた。
【０００５】
更に、「制御・監視信号伝送方式」（特願平１−１４０８２６号）の発明によれば、親局に入力ユニットと出力ユニットを接続し、親局から電源に重畳したクロック信号を共通のデータ信号線に出力することにより制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を、簡易な構成で実現することができた。即ち、少ない線路により構成することができ配線のコストが安価となり、ユニットの接続配置を簡単にすることができ、各ユニットに対するアドレスの割り付けを任意に行うことができ、従って、ユニットの追加、削除を必要な位置で自由に行うことができた。
【０００６】
【発明が解決しようとする課題】
上記した従来の構成によれば、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができた。しかし、制御部から被制御部への信号（以下、制御信号）とセンサ部から制御部への信号（以下、監視信号）とが、共通のデータ信号線に出力されるため、これらを同時に伝送することはできなかった。即ち、制御信号と監視信号とは、相互に排他的にしか伝送することができず、同時に双方向に伝送することはできなかった。従って、共通のデータ信号線における伝送の時間として、制御信号を伝送する期間と監視信号を伝送する期間とを別々に設ける必要があった。
【０００７】
また、制御信号及び監視信号は、実際には、短い周期（高速又はリアルタイム）で伝送すべき伝送信号（以下、高速データ）と長い周期（低速）での伝送で十分な伝送信号（以下、低速データ）との２種類に大別される。高速データとしては、例えば被制御部におけるアクチュエータへの制御信号（出力信号）や入力センサからの入力信号がある。即ち、本来の入出力信号（Ｉ／Ｏデータ）である。低速データとしては、例えば被制御部における各種の制御値又は測定値を示すアナログ信号（情報信号）を伝送のためにデジタル信号に変換した信号がある。即ち、情報信号（キャラクタデータ）である。上記した従来の構成によれば、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができた。しかし、高速データの伝送の間に、一定の割合でどうしても低速データを挿入せざるを得なかった（後述の図２（Ｂ）参照）。即ち、高速データと低速データとが混在することになり、伝送のサイクルタイムが大幅に長くならざるを得なかった。即ち、短い周期で伝送すべき高速データの伝送の速度（周期）が不十分なものであった。
【０００８】
本発明は、クロック信号に第１及び第２の制御信号と第１及び第２の監視信号とを重畳し、一方を高速データの伝送に用い他方を低速データの伝送に用いる制御・監視信号伝送システムを提供することを目的とする。
【０００９】
本発明の制御・監視信号伝送システムは、制御部と、各々が被制御部及び被制御部を監視するセンサ部を含む複数の被制御装置とからなり、複数の被制御装置に共通のデータ信号線を介して制御部からの制御信号を被制御部に伝送しかつセンサ部からの監視信号を制御部に伝送する。また、制御部及びデータ信号線に接続される親局と、複数の被制御装置に対応して設けられデータ信号線及び対応する被制御装置に接続される複数の子局とを備える。そして、親局と複数の子局との間において、短い伝送周期の第１制御データ信号及び第１監視データ信号を複数のクロックで定まる伝送サイクル毎に更新してデータ信号線上を相互に伝送し、長い伝送周期の第２制御データ信号及び第２監視データ信号を前記伝送サイクルよりも長い期間からなる伝送フレーム毎に更新してデータ信号線上を相互に伝送する。親局が、クロックに同期した所定のタイミング信号を発生するためのタイミング発生手段と、親局出力部と、親局入力部とを備える。親局出力部は、タイミング信号の制御下で、制御部から入力される第１制御データ信号及び第２制御データ信号をクロックに重畳することにより直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。親局入力部は、タイミング信号の制御下で、データ信号線を伝送される直列のパルス状電圧信号に重畳された第１監視データ信号及び第２監視データ信号の各データの値を抽出して、これらを監視信号に変換し、制御部に入力する。複数の子局が、各々、子局出力部と子局入力部とを備える。子局出力部は、タイミング信号の制御下で、第１制御データ信号の各データの値又は第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する被制御部に供給する。子局入力部は、タイミング信号の制御下で、対応するセンサ部の値に応じて、第１監視データ信号又は第２監視データ信号を形成し、これらを第１又は第２監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【００１０】
本発明の制御・監視信号伝送システムによれば、クロック信号に、第１及び第２の制御信号及び第１及び第２の監視信号を重畳することができる。従って、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができると共に、２重化した制御信号及び２重化した監視信号を共通のデータ信号線に出力し、かつ、これらを同時に双方向に伝送することができる。即ち、制御信号及び監視信号を完全２重化することができる。更に、２重化した制御信号及び監視信号の一方を短い周期で伝送すべき高速データの伝送に用い、他方を長い周期での伝送で十分な低速データの伝送に用いることができる。従って、高速データの伝送の間に低速データを挿入する必要をなくし、高速データの伝送のサイクルタイムが長くなることを防止し、高速データを満足な伝送速度で伝送することができる。
【００１１】
【発明の実施の形態】
図１、図５及び図６は本発明の基本構成図であり、図２乃至図４は本発明の信号伝送説明図である。
【００１２】
制御・監視信号伝送システムは、図１に示すように、制御部１０と、各々が被制御部１６及び被制御部１６を監視するセンサ部１７を含む複数の被制御装置１２とからなる。制御部１０は、例えばシーケンスコントローラ、プログラマブルコントローラ、コンピュータ等からなる。被制御部１６とセンサ部１７とを被制御装置１２という。被制御部１６は、被制御装置１２を構成する種々の部品、例えば、アクチュエータ、（ステッピング）モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等からなる。センサ部１７は、対応する被制御部１６に応じて選択され、例えば、リードスイッチ、マイクロスイッチ、押釦スイッチ等からなり、オン、オフの状態（２値信号）を出力する。
【００１３】
ここで、複数の被制御装置１２は、第１の（高速データ）被制御装置１２Ａ及び第２の（低速データ）被制御装置１２Ｂの２種類からなる。これに応じて、複数の子局１１は、第１の被制御装置１２Ａに対応する第１の（高速データ）子局１１Ａ及び第２の被制御装置１２Ｂに対応する第２の（低速データ）子局１１Ｂの２種類からなる。制御部１０において、高速データ子局１１Ａに対応して高速データ入力ユニット１０１Ａ及び高速データ出力ユニット１０２Ａが設けられ、低速データ子局１１Ｂに対応して低速データ入力ユニット１０１Ｂ及び低速データ出力ユニット１０２Ｂが設けられる。いずれも「高速」側は短い周期（高速又はリアルタイム）で伝送すべき高速データを伝送し、「低速」側は長い周期（低速）での伝送で十分な低速データを伝送する。子局１１Ａ及び１１Ｂのように符号Ａ及びＢを付加した回路は、各々、高速データ及び低速データを伝送する。子局１１のように符号Ａ等を付加しない場合は、高速データ子局１１Ａ及び低速データ子局１１Ｂの双方を指すこととする。他についても同様である。また、子局電源部２０には高速低速の区別がない。
【００１４】
制御・監視信号伝送システムは、複数の被制御装置１２に共通のデータ信号線を介して、制御部１０の出力ユニット１０２からの制御信号を被制御部１６に伝送し、かつ、センサ部１７からの監視信号（センサ信号）を制御部１０の入力ユニット１０１に伝送する。図１に示すように、制御部１０に入出力される制御信号及び監視信号は、複数ビットのパラレル（並列）信号である。一方、データ信号線の上を伝送される制御信号及び監視信号は、シリアル（直列）信号である。親局（主局）１３が、制御信号についての並列／直列変換を行い、監視信号についての直列／並列変換を行う。データ信号線は、第１及び第２のデータ信号線Ｄ＋及びＤ−からなる。第１のデータ信号線Ｄ＋は、後述するように、電源電圧Ｖｘの供給、クロック信号ＣＫの供給、及び、制御信号及び監視信号の双方向の同時の伝送に用いられる。第２のデータ信号線Ｄ−は、親局１３及び複数の子局１１に共通の（信号用の）グランドレベルとされる。
【００１５】
なお、この例においては、複数の子局１１（の子局電源部２０）の各々への電源電圧Ｖｘの供給のための電力線Ｐを備える。電力線Ｐは第１及び第２の電力線Ｐ24及びＰ0 からなる。第１及び第２の電力線Ｐ24は、各々、電源電圧Ｖｘ（＝２４Ｖ）及び複数の子局１１に共通の（電源用の）グランドレベル（＝０Ｖ）を供給し、その一端（又は両端）でローカル電源２１に接続される。電力線Ｐの構成は、例えば特願平１−１４０８２６号に示すような構成とすればよい。
【００１６】
このような信号伝送のために、図１に示すように、制御・監視信号伝送システムは親局１３と複数の子局１１とを備える。親局１３は制御部１０及びデータ信号線に接続される。複数の子局１１は、複数の被制御装置１２に対応して設けられ、任意の位置でデータ信号線に接続され、また、対応する被制御装置１２に接続される。複数の子局１１は、各々、子局出力部１４と子局入力部１５とを備える。子局出力部１４及び子局入力部１５は、各々、被制御部１６及びセンサ部１７に対応する。図１に示すように、子局入力部１５及び子局出力部１４に入出力される制御信号及び監視信号は、複数ビットのパラレル（並列）信号である。子局出力部１４が制御信号についての直列／並列変換を行い、子局入力部１５が監視信号についての並列／直列変換を行う。
【００１７】
親局１３は、図５に示すように、親局出力部１３５と親局入力部１３９とを備える。親局出力部１３５は、タイミング信号の制御下で、制御部１０から制御高速データ部１３４Ａを介して入力される第１制御データ信号及び制御低速データ部１３４Ｂを介して入力される第２制御データ信号を直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。親局入力部１３９は、タイミング信号の制御下で、データ信号線を伝送される直列のパルス状電圧信号に重畳された第１監視データ信号及び第２監視データ信号の各データの値を抽出して、これらを監視信号に変換し、各々、監視高速データ部１３８Ａ及び監視低速データ部１３８Ｂを介して制御部１０に入力する。
【００１８】
親局１３は、発振器（ＯＳＣ）１３１、タイミング発生手段１３２、親局アドレス設定手段１３３、コマンド発生手段１３１３を備える。タイミング発生手段１３２は、発振器１３１の出力する発振出力に基づいて、所定の周期のクロックＣＫに同期した所定のタイミング信号を発生する。即ち、タイミング発生手段１３２は発生したクロックＣＫに電源電圧ＶX を重畳する。このために、タイミング発生手段１３２は予め定められた一定のレベルの電源電圧Ｖｘを発生するための電源手段（図示せず）を備える。例えば、デューティ比５０％で、クロックＣＫの１周期の前半が擬似的なグランドレベル（０＋）とされ、後半が電源電圧ＶX のレベルとされる。この電源電圧を含むクロックＣＫは、原則的には、端子１３ａに出力され、第１データ信号線Ｄ＋に供給される。一方、地気レベル（ＧＮＤ）の信号は、端子１３ｂから、第２データ信号線Ｄ−に出力される。
【００１９】
タイミング発生手段１３２の出力する電源電圧を含むクロックＣＫその他の各種の制御信号は、親局出力部１３５に入力される。親局出力部１３５は、制御データ信号発生手段１３６、ラインドライバ１３７を備える。出力データ部１３４は、制御部１０から入力される並列の制御データ信号を保持し、これを直列のデータ列に変換して出力する。制御データ信号発生手段１３６は、出力データ部１３４からの直列のデータ列の各データの値を電源電圧を含むクロックＣＫに重畳する。制御データ信号発生手段１３６の出力は、出力回路であるラインドライバ１３７を介して、第１のデータ信号線Ｄ＋の上に出力される。
【００２０】
コマンド発生手段１３１３は、タイミング発生手段１３２の出力する制御信号に基づいてコマンド信号を生成し、親局出力部１３５、制御低速データ部１３４Ｂ、監視低速データ部１３８Ｂに入力する。即ち、コマンドは、親局１３及び後述する子局１１（低速データ子局１１Ｂ）において、実質的に低速側の回路において用いられるのみである。即ち、第２制御データ信号及び第２監視データ信号の伝送を制御する制御信号（制御情報）である。なお、コマンドは、後述するように、サイクル番号からなる。
【００２１】
図２（Ａ）に示すように、親局出力部１３５は、タイミング信号の制御下で、低速データ子局１１との間において、短い伝送周期（Ｔｃ）の第１制御データ信号及び第１監視データ信号（高速データＩ／Ｏ）を、複数のクロックで定まる伝送サイクル毎に更新して、データ信号線上を相互に伝送する。また、親局出力部１３５は、タイミング信号の制御下で、長い伝送周期（この例では、２Ｔｃ）の第２制御データ信号及び第２監視データ信号（低速データＣＲ）を、伝送サイクルよりも長い期間からなる伝送フレーム毎に更新して、データ信号線上を相互に伝送する。第２制御データ信号及び第２監視データ信号が伝送される伝送フレームは、第１制御データ信号及び第１監視データ信号が伝送される伝送サイクルの整数（ｉ）倍である。この例では、２倍（ｉ＝２）である。
【００２２】
高速データの伝送サイクルは、その先頭のスタート信号Ｓと、これに続くＩ／Ｏ（入出力）信号Ｉ／Ｏとからなる。低速データの伝送サイクルは、その先頭のスタート信号Ｓと、これに続くキャラクタデータＣＲとからなる。コマンド（コマンドデータ）ＣＭは、伝送サイクルの各々の先頭（先頭のスタート信号Ｓの更に前）に挿入される。高速及び低速データにおける伝送サイクルは、それらの間のエンド信号Ｅにより区別される。伝送フレームは、伝送サイクルの個数をカウントすることにより区別される。
【００２３】
図３のＡ：伝送ライン伝送信号に示すように、伝送サイクルはコマンド信号ＣＭ及びスタート信号Ｓに続くｎ個（この例では、３２個）のクロックからなる。１個のクロックに各１個（１ビット）の第１及び第２制御信号と第１及び第２の監視信号（計４個）とが重畳されるので、１個の伝送サイクルは合計で４ｎビットのデータ信号（シリアル信号）を含むことができる。なお、１個の伝送フレーム内におけるＮ番目の伝送サイクル（Ｎサイクル）に含まれるコマンド信号ＣＭを、ＣＭ（Ｎ）と表すこととする。
【００２４】
図３のＤ：高速データ出力部伝送信号及びＥ：高速データ入力部伝送信号に示すように、高速データＩ／Ｏの伝送において、コマンド信号ＣＭは無視され、高速データＩ／Ｏの１個の伝送サイクルはｎビットの出力データ（制御データ信号）及びｎビットの入力データ（監視データ信号）を含む。高速データＩ／Ｏは、その１ビット毎に、制御信号及び監視信号としての独立した意味を有する。また、高速データＩ／Ｏは、その伝送の周期が伝送サイクルＴｃに等しい。即ち、ある子局１４への制御信号がある伝送サイクルの０ビット目（アドレス０）に出力されたとすると、当該子局１４への制御信号は常に各伝送サイクルの０ビット目の位置に出力される。
【００２５】
一方、図３のＢ：低速データ出力部伝送信号及びＣ：低速データ入力部伝送信号に示すように、低速データ（又はキャラクタデータ）ＣＲの伝送において、コマンド信号ＣＭに従って、低速データＣＲのｉ個の伝送サイクルからなる１個の伝送フレームは、ｉ×ｎビットの出力データ（制御信号）及びｉ×ｎビットの入力データ（監視信号）を含む。図２（Ａ）においては、ｉ＝２（２チャンネル）である。コマンド信号ＣＭは開始サイクル番号及び終了サイクル番号からなる。サイクル番号は、伝送サイクルの各々について一意に割り当てられ、１から順にｉまでインクリメントされることを繰り返す。サイクル番号の上限値ｉの値は、伝送システム毎に予め定められる。ｉ番目の伝送サイクルを（ｉ−１）チャンネルと呼び、１個の伝送フレームはｉチャンネルの伝送サイクルを含む。
【００２６】
低速データＣＲは、その１ビット毎には、制御信号又は監視信号としての独立した意味を有さない。即ち、例えば１２ビットの低速データ（及び付加された４個の制御信号）ＣＲが、１個のアナログ信号に変換されて初めて意味を持ち、かつ、１個の低速データ子局１１Ｂにおいて全て抽出され対応する低速データ被制御装置１２Ｂに入力される。逆も同様である。また、低速データＣＲは、その伝送の周期が伝送サイクルｉ×Ｔｃ（この例では、２Ｔｃ）に等しい。即ち、ある子局１４への制御信号がある伝送サイクルの０ビット目以下に複数ビット出力されたとすると、当該子局１４への制御信号は常にｉ個目の伝送サイクルの０ビット目以下の複数ビットの位置に出力される。
【００２７】
なお、従来は、図２（Ｂ）の上段に示すように、Ｉ／Ｏ信号のみの伝送を考えた場合には、そのサイクルタイムＴｃａを理論上は短くできた。しかし、実際には、Ｉ／Ｏ信号と共に必ずキャラクタデータ（ＣＲ信号）を伝送しなければならないので、図２（Ｂ）の下段に示すように、そのサイクルタイムＴｃｂが長くなってしまい、結果的に、Ｉ／Ｏ信号の伝送速度が低下していた。
【００２８】
図４に示すように、親局出力部１３５は、タイミング信号の制御下で、クロックの１周期毎に、制御部１０から第１の出力データ部１３４に入力される第１制御データ信号＃１（高速データ又はＩ／Ｏ信号）の各データの値に応じて所定の電源電圧のレベル以外のレベルの期間とこれに続く電源電圧Ｖｘのレベルの期間とのデューティ比を変更する（パルス幅変調する）。同様に、親局出力部１３５は、制御部１０から第２の出力データ部１３４に入力される第２制御データ信号＃２（低速データ又はＣＲ信号）の各データの値に応じて電源電圧のレベル以外のレベルの期間における当該レベルを電源電圧Ｖｘと異なる所定のレベル（例えば、Ｖｘ／２）又は擬似的なグランドレベル０＋とする（電圧変調する）。これにより、第１制御データ信号及び第２制御データ信号を直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。例えば、０＋＝２Ｖである。
【００２９】
例えば、第１制御データ信号＃１のデータの値が「０」の場合には、当該クロックの前の３／４周期を電源電圧Ｖｘと異なる所定のレベルとし、当該クロックの後の１／４周期を電源電圧Ｖｘのレベルとする。また、「１」の場合には、当該クロックの前の１／４周期を電源電圧Ｖｘと異なる所定のレベルとし、当該クロックの後の３／４周期を電源電圧Ｖｘのレベルとする。更に、当該電源電圧Ｖｘと異なる所定のレベルを、第２制御データ信号＃２のデータの値が「０」の場合にはＶｘ／２のレベルとし、「１」の場合には擬似的なグランドレベル０＋とする。従って、例えば第１制御データ信号及び第２制御データ信号＃１及び＃２のデータの値が各々「００１１」及び「１０１０」の場合、図４のようになる。即ち、制御データ信号のデータの値に応じて、（元々５０％であった）クロックのデューティ比が変更される。これにより、並列の制御データ信号を直列のパルス状電圧信号に変換して、データ信号線に出力する。なお、アドレスは、クロックＣＫの１周期毎に割り当てられる。
【００３０】
一方、第１のデータ信号線Ｄ＋の上の信号は、親局入力部１３９に取り込まれる。親局入力部１３９は、監視高速データ信号検出手段１３１１Ａ、監視高速データ抽出手段１３１０Ａ、監視低速データ信号検出手段１３１１Ｂ、監視低速データ抽出手段１３１０Ｂ、高速及び低速回路に共通のラインレシーバ１３１２を備える。監視信号検出手段１３１１は、ラインレシーバ１３１２を介して、第１のデータ信号線Ｄ＋の上の信号を取り込んで、これに重畳されている監視データ信号を検出して出力する。監視データ抽出手段１３１０は、この検出出力を、タイミング発生手段１３２からの電源電圧を含むクロックＣＫに同期させて（波形整形して）出力する。入力データ部１３８は、検出された監視データ信号からなる直列のデータ列を、並列の監視データ信号に変換して出力する。
【００３１】
図４に示すように、親局入力部１３９は、タイミング信号の制御下で、クロックの１周期毎に、データ信号線を伝送される直列のパルス状電圧信号に重畳された周波数信号からなる第１監視データ信号＃１（高速データ又はＩ／Ｏ信号）を検出する。同様に、親局入力部１３９は、データ信号線を伝送される直列のパルス状電圧信号に重畳された第２監視データ信号＃２（低速データ又はＣＲ信号）を当該監視データ信号と電源電圧Ｖｘとの競合により生じる電流信号Ｉｉｓの有無として電源電圧Ｖｘのレベルの立ち上がり時に検出する。これにより、直列の第１監視データ信号及び第２監視データ信号の各データの値を抽出して、これらを監視信号に変換し、入力データ部１３８を介して、制御部１０に入力する。
【００３２】
例えば、第１監視データ信号＃１のデータの値が「０」の場合には周波数信号を重畳せず、「１」の場合には周波数信号を重畳する。これらを識別することにより、第１監視データ信号＃１の各データの値を抽出する。更に、第２監視データ信号＃２のデータの値が「０」の場合には、電源電圧Ｖｘとの競合により電流信号Ｉｉｓを生じないような監視データ信号を重畳する。また、「１」の場合には、電源電圧Ｖｘとの競合により電流信号Ｉｉｓを生じるような監視データ信号を重畳する。これらを識別することにより、第２監視データ信号＃２の各データの値を抽出する。従って、例えば第１監視データ信号及び第２監視データ信号＃１及び＃２のデータの値が各々「１１００」及び「０１０１」の場合、図４のようになる。
【００３３】
以上のように、複数の子局１１に分配されるべき制御信号を親局１３からシリアル信号（直列のパルス状電圧信号）としてデータ信号線上を伝送するので、当該分配の手段として、アドレスカウント方式が用いられる。即ち、子局１１に送信（分配）すべき制御データ信号のデータの総数は、予め知ることができる。そこで、全ての制御データ信号のデータの各々に、１個のアドレスが割り当てられる。子局１１は、直列のパルス状電圧信号からクロックＣＫを抽出してその数をカウントし、自局が受信すべき制御データ信号のデータに割り当てられた（１又は複数の）アドレスの場合に、その時点の直列のパルス状電圧信号のデータの値を、制御信号として取り込む。なお、親局１３にも、エンド信号形成のために、最終アドレスが割り当てられる。
【００３４】
１個の伝送サイクルの長さ（クロック数又はデータのビット数）は最終アドレスの値により定まる。最終アドレスの値は伝送システム毎に定められる。伝送サイクルの長さと伝送すべきキャラクタデータ（ＣＲ信号）の総ビット数とに基づいて、１個の伝送フレームに含まれる伝送サイクルの個数ｉが定まる。この例では、伝送サイクルの長さが３２ビットでありｉが２であるので、６４ビットのキャラクタデータの伝送が可能である。これは、１２ビットの分解能（４ビットの制御信号付き）のＡＤ変換器の出力の４個分に相当する。
【００３５】
アドレスのカウントのための最初及び最後を決定するために、各々、スタート信号Ｓ及びエンド信号Ｅが形成される。親局１３は、タイミング発生手段１３２により、直列のパルス状電圧信号の出力に先立って、スタート信号Ｓを形成して第１のデータ信号線Ｄ＋に出力する。スタート信号Ｓは、電源電圧Ｖｘのレベルであって、制御信号と識別可能なようにクロックＣＫの１周期より長い信号とされる。また、親局アドレス設定手段１３３は、当該親局１３に割り当てられたアドレスを保持する。親局１３は、直列のパルス状電圧信号から抽出したクロックＣＫをカウントして予め自己に割り当てられたアドレスを抽出し、その時点でエンド信号Ｅを第１のデータ信号線Ｄ＋に出力する。エンド信号ＥはクロックＣＫの１周期より長くスタート信号Ｓより短い信号とされる。
【００３６】
複数の子局１１は、各々、子局出力部１４と子局入力部１５とを備える。子局出力部１４は、タイミング信号の制御下で、第１制御データ信号の各データの値又は第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する被制御部１２に供給する。子局入力部１５は、タイミング信号の制御下で、対応するセンサ部１７の値に応じて、第１監視データ信号又は第２監視データ信号を形成し、これらを第１又は第２監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【００３７】
前述のように、複数の子局１１は、図６に示す（第２の）低速データ子局１１Ｂと、図７に示す（第１の）高速データ子局１１Ａとの２種類からなる。図６と図７との比較から判るように、両者の相違は、コマンド設定手段１４８Ｂ、１５８Ｂ及びコマンド抽出手段１４９Ｂ、１５９Ｂの有無のみである。即ち、これらの構成を高速データ子局１１Ａの構成に付加することにより、低速データ子局１１Ｂが得られる。
【００３８】
図６において、低速データ子局１１Ｂは、コマンドＣＭに従って、自局が指定された場合に、第２制御データ信号の各データの値の抽出を行い、第２監視データ信号のデータの値の重畳を行う。コマンドＣＭに従うために、コマンド設定手段１４８Ｂ及びコマンド抽出手段１４９Ｂが設けられる。
【００３９】
低速データ子局１１Ｂにおいて、自局に割り当てられた開始サイクル番号から終了サイクル番号までの期間内に、低速データ子局出力部１４Ｂが、直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する低速データ被制御装置１２Ｂに供給する。また、当該期間内に、低速データ子局入力部１５Ｂが、直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、直列のパルス状電圧信号の当該アドレスへ当該低速データ被制御装置１２Ｂについての監視信号を重畳する。即ち、低速データ子局出力部１４Ｂは、タイミング信号の制御下で、第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する低速データ被制御部１６Ｂに供給する。低速データ子局入力部１５Ｂは、タイミング信号の制御下で、対応する低速データセンサ部１７Ｂの値に応じて、第２監視データ信号を形成し、これを第２監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【００４０】
低速データ子局１１Ｂは、コマンドＣＭに従って、当該コマンドＣＭのサイクル番号が自局に割り当てられた開始サイクル番号と一致した伝送サイクルにおいて、第２制御データ信号の各データの値の抽出を開始する。また、低速データ子局１１Ｂは、第２監視データ信号のデータの値の重畳を開始し、当該コマンドＣＭのサイクル番号が自局に割り当てられた終了サイクル番号と一致した伝送サイクルにおいて、第２制御データ信号の各データの値の抽出を終了し、第２監視データ信号のデータの値の重畳を終了する。
【００４１】
低速データ子局出力部１４Ｂは、図６に示すように、電源電圧発生手段（ＣＶ）１４０、ラインレシーバ１４１Ｂ、制御低速データ信号抽出手段１４２Ｂ、子局アドレス設定手段１４３Ｂ、アドレス抽出手段１４４Ｂ、出力低速データ部１４５Ｂ、コマンド設定手段１４８Ｂ及びコマンド抽出手段１４９Ｂを備える。
【００４２】
なお、子局出力部１４の電源電圧発生手段１４０と後述する子局入力部１５の電源電圧発生手段（ＣＶ）１５０とで、子局電源部２０を構成する。電源電圧発生手段（ＣＶ）１４０は、ＤＣ（直流）−ＤＣコンバータであり、当該低速データ子局出力部１４Ｂ（及び対応する低速データ被制御装置１２Ｂの低速データ被制御部１６Ｂ）を電気的に駆動するための電源電圧Ｖｃｃを電力線から発生する。即ち、主として、電源線Ｐ24の電源電圧Ｖｘを周知の手段により平滑し安定化することにより、安定化した電源電圧Ｖｃｃ（５Ｖ）及びラインレシーバ１４１Ｂへの出力（１２Ｖ）を得る。
【００４３】
入力回路であるラインレシーバ１４１Ｂは、第１のデータ信号線Ｄ＋の上を伝送される信号を取り込んで制御低速データ信号抽出手段１４２Ｂに出力する。制御低速データ信号抽出手段１４２Ｂは、当該信号から制御データ信号を抽出して、アドレス抽出手段１４４Ｂ及び出力低速データ部１４５Ｂに出力する。子局アドレス設定手段１４３Ｂは、当該低速データ子局出力部１４Ｂに割り当てられた自局アドレスを保持する。アドレス抽出手段１４４Ｂは、子局アドレス設定手段１４３Ｂに保持された自局アドレスと一致するアドレスを抽出し、出力低速データ部１４５Ｂに出力する。出力低速データ部１４５Ｂは、アドレス抽出手段１４４Ｂからアドレスが入力されると、第１のデータ信号線Ｄ＋の上を伝送される（直列）信号の中で当該時点で保持している１又は複数のデータの値を、並列の信号として対応する低速データ被制御部１６Ｂに出力する。即ち、出力低速データ部１４５Ｂは、制御信号についての直列／並列変換を行う。
【００４４】
図４に示すように、低速データ子局出力部１４Ｂは、タイミング信号の制御下で、クロックの１周期毎に、直列のパルス状電圧信号の電源電圧のレベル以外のレベルの期間における当該レベルが電源電圧Ｖｘと異なる所定の電圧レベル（例えば、Ｖｘ／２）又は擬似的なグランドレベルかを識別することにより、第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する低速データ被制御部１６Ｂに供給する。
【００４５】
一方、低速データ子局入力部１５Ｂは、図６に示すように、電源電圧発生手段（ＣＶ）１５０、ラインレシーバ１５１Ｂ、制御低速データ信号抽出手段１５２Ｂ、子局アドレス設定手段１５３Ｂ、アドレス抽出手段１５４Ｂ、入力低速データ部１５５Ｂ、監視データ信号発生手段１５６Ｂ、ラインドライバ１５７Ｂ、コマンド設定手段１５８Ｂ、コマンド抽出手段１５９Ｂを備える。
【００４６】
電源電圧発生手段１５０乃至アドレス抽出手段１５４Ｂは、図６からも判るように、電源電圧発生手段１４０乃至アドレス抽出手段１４４Ｂとほぼ同一の構成であり、ほぼ同一の動作をする。電源電圧発生手段１５０は、当該子局入力部１５を構成する回路を電気的に駆動し、対応する低速データ被制御装置１２Ｂの低速データセンサ部１７Ｂを電気的に駆動する電源電圧Ｖｃｃを電力線Ｐ24から発生する。
【００４７】
入力低速データ部１５５Ｂは、対応する低速データセンサ部１７Ｂから入力された１又は複数の（ビットの）データの値からなる監視信号を保持する。入力低速データ部１５５Ｂは、アドレス抽出手段１５４Ｂからアドレスが入力されると、保持している１又は複数のデータの値を、予め定められた順に直列の信号として監視データ信号発生手段１５６Ｂに出力する。即ち、入力低速データ部１５５Ｂは、監視信号についての並列／直列変換を行う。監視データ信号発生手段１５６Ｂは、第２監視信号のデータの値に応じて、第２監視データ信号を出力する。監視データ信号発生手段１５６Ｂの出力する第２監視データ信号は、出力回路であるラインドライバ１５７Ｂにより、第１のデータ信号線Ｄ＋の上に出力される。従って、第２監視データ信号は、その時点で、第１のデータ信号線Ｄ＋の上に出力されている制御信号のデータの値に重畳される。即ち、第２監視データ信号は、直列のパルス状電圧信号の当該子局１１Ｂに対応するデータの位置に重畳される。換言すれば、同一アドレスの第２制御信号のデータの値に、同一アドレスの第２監視信号のデータの値が重畳される。
【００４８】
図４に示すように、低速データ子局入力部１５Ｂは、タイミング信号の制御下で、対応する低速データセンサ部１７Ｂの値に応じて、電源電圧Ｖｘと異なる２値レベルからなる第２監視データ信号＃２を形成し、これを第２監視データ信号のデータの値として、直列のパルス状電圧信号の所定の位置に重畳する。例えば、監視データ信号のデータの値が「１」の場合には、当該クロックＣＫの１周期において所定の位置に、監視データ信号が形成されて重畳され、「０」の場合には監視データ信号が形成されず重畳されていない。従って、例えば監視データ信号のデータの値が「０１０１」の場合、ラインドライバ１５７Ｂによる監視データ信号の重畳の結果、前述のように、監視低速データ信号検出手段１３１１Ｂの出力（検出電流）は、図４のようになる。
【００４９】
一方、図７において、高速データ子局１１Ａは、コマンドを無視して、第１制御データ信号の各データの値の抽出を行い、第１監視データ信号のデータの値の重畳を行う。コマンドを無視するので、コマンド設定手段及びコマンド抽出手段は設けられない。
【００５０】
高速データ子局１１Ａにおいて、伝送サイクル内に、高速データ子局出力部１４Ａが、直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する高速データ被制御装置１２Ａに供給する。また、高速データ子局入力部１５Ａが、直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、直列のパルス状電圧信号の当該アドレスへ当該高速データ被制御装置１２Ａについての監視信号を重畳する。即ち、高速データ子局出力部１４Ａは、タイミング信号の制御下で、第１制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する高速データ被制御部１６Ａに供給する。高速データ子局入力部１５Ａは、タイミング信号の制御下で、対応する高速データセンサ部１７Ａの値に応じて、第１監視データ信号を形成し、これを第１監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【００５１】
高速データ子局出力部１４Ａは、タイミング信号の制御下で、クロックの１周期毎に、直列のパルス状電圧信号の電源電圧のレベル以外のレベルの期間とこれに続く電源電圧Ｖｘのレベルの期間とのデューティ比を識別することにより、第１制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する高速データ被制御部１６Ａに供給する。
【００５２】
高速データ子局入力部１５Ａは、タイミング信号の制御下で、対応する高速データセンサ部１７Ａの値に応じて、周波数信号からなる第１監視データ信号＃１を形成し、これを第１監視データ信号のデータの値として、直列のパルス状電圧信号の所定の位置に重畳する。
【００５３】
以下、図８乃至図１３により、この例の具体的な構成及び動作について、制御部１０からの制御信号の出力から制御部１０への監視信号の入力までを、順を追って説明する。
【００５４】
図８及び図９において、親局１３は、第１の高速データ制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐに加えて、第２の低速データ制御信号ＯＵＴ０ｖ〜ＯＵＴ３１ｖをクロックＣＫに重畳する。親局１３は、第１の高速データ監視信号ＩＮ０ｆ〜ＩＮ３１ｆに加えて、第２の低速データ監視信号ＩＮ０ｉ〜ＩＮ３１ｉを抽出する。
【００５５】
最初に、親局出力部１３５について説明する。図８及び図９において、タイミング発生手段１３２が、スタート信号ＳＴ、所定の数のクロックＣＫ、エンド信号ＥＮＤを出力する。スタート信号ＳＴは、例えば制御部１０からの所定のコマンド（図示せず）の入力に従って、出力される（ロウレベルとされる）。なお、同様に、制御部１０からの所定の他のコマンド（図示せず）の入力により、タイミング発生手段１３２が停止される。スタート信号ＳＴは、クロックＣＫとの区別のために、その出力の期間が５ｔ０とされる。ｔ０はクロックＣＫの１周期の時間である。クロックＣＫは、発振器１３１からの発振出力を分周して、所定の周期に形成する。クロックＣＫは、出力ｃｋに示すように、スタート信号ＳＴに連続して、この後にその立ち下がりに同期して出力が開始され、所定の数（アドレスの数）だけ出力される。このために、タイミング発生手段１３２はカウント手段（図示せず）を備える。即ち、カウント手段はスタート信号ＳＴの立ち上がりでカウントを開始する。カウント手段のカウント出力が所定の値となったら、クロックＣＫの出力は停止される。エンド信号ＥＮＤは、所定の数（アドレスの数）のクロックＣＫを検出して、その後これに連続して、出力される。このために、タイミング発生手段１３２は比較手段を備える（図示せず）。即ち、比較手段は、カウント手段のカウント出力と親局アドレス設定手段１３３に設定されたアドレスとを比較し、両者が一致した場合に所定の期間、エンド信号ＥＮＤを出力する。エンド信号ＥＮＤは、クロックＣＫとの区別のために、その出力の期間が１．５ｔ０とされる。エンド信号ＥＮＤにより、カウント手段はリセットされる。また、エンド信号ＥＮＤの終了に同期して、再度、スタート信号ＳＴが出力され、同一の動作が繰り返される。１回の伝送サイクル（１個のスタート信号ＳＴからその直後のエンド信号ＥＮＤまで）において伝送され得る高速データの数（ビット数）に対応した数値がアドレスの最大値であり、親局１３のアドレスである。１個のデータ（１ビット）が、１クロックに対応する。
【００５６】
例えばアドレス（即ち、前述の制御信号のデータの数）が０〜３１番地までとすると、３２ビットのパラレルデータである制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐが、高速データ出力ユニット１０２Ａから制御高速データ部１３４Ａに入力される。制御高速データ部１３４Ａは、スタート信号ＳＴの立ち下がりを契機として、クロックＣＫに同期して制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐをシフトし、この順に出力Ｄｏｐｓとして出力する。なお、アドレスは０〜６３、１２７、２５５、・・・であってもよい。制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐの入力は、例えばスタート信号ＳＴに同期して切り換えられる（更新される）。最大のアドレス（３１番地）がアドレス設定手段１３３に設定される。これにより、制御信号の３１番地のデータの処理の終了に合わせて、エンド信号ＥＮＤが出力される。なお、アドレス設定手段１３３は、図８に示すように、重み付けられたスイッチを左から５桁分だけ閉じることにより、信号「１１１１１０」が形成され、３１番地が設定される（他においても同様）。
【００５７】
出力Ｄｏｐｓは、制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐのデータ値に応じて、１クロック毎に、ハイレベル（又は「１」）又はロウレベル（又は「０」）とされる。これにより、例えば、「００１１・・・」のように出力される。出力Ｄｏｐｓは、制御データ信号発生手段１３６に入力される。スタート信号ＳＴ、エンド信号ＥＮＤも制御データ信号発生手段１３６に入力される。出力Ｄｏｖｓについても、同様である。
【００５８】
タイミング発生手段１３２は、発振器１３１の発振出力を分周することにより、クロックＣＫの周波数ｆ０の４倍の周波数（４ｆ０）のクロック４ＣＫを形成する。制御データ信号発生手段１３６は、クロック４ＣＫをカウンタ（図示せず）によりカウントし、制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐの値（信号Ｄｏｐｓ）が「１」の場合、第１データ信号線Ｄ＋上には、最初の１個のクロック４ＣＫの周期のみ０Ｖ（ロウレベル）を出力し、残りの３個のクロック４ＣＫの周期には５Ｖ（ハイレベル）を出力する。逆に、「０」の場合、最初の３個のクロック４ＣＫの周期には０Ｖを出力し、残りの１個のクロック４ＣＫの周期のみ５Ｖを出力する。これにより、制御データ信号発生手段１３６は、クロックＣＫを制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐに基づいて（ＰＷＭ）変調する。
【００５９】
制御データ信号発生手段１３６の一方の出力（ＰＷＭ変調された出力）は、２値（＋５Ｖと０Ｖ）の信号であり、１本の信号線Ｐｃｋに出力される。信号線Ｐｃｋに出力された信号は、比較器ＣＯＭＰ１を介して、ラインドライバ１３７に入力され、データ信号線Ｄ＋（及びＤ−）に出力される。ラインドライバ１３７は、トランジスタＴＲ１〜ＴＲ３等からなる。トランジスタＴＲ１及びＴＲ３とＴＲ２とはコンプリメンタリ接続され、低インピーダンスでの駆動を可能とする。トランジスタＴＲ１は電圧Ｖｘを出力するためのもの、トランジスタＴＲ２は擬似的なグランドレベル０＋（２Ｖ）を出力するためのもの、トランジスタＴＲ３は電圧Ｖｘ／２を出力するためのものである。トランジスタＴＲ１のエミッタには、監視信号検出手段１３１１であるフォトカプラＰＣが接続される。比較器ＣＯＭＰ１は出力Ｐｃｋを反転し、ラインドライバ１３７は信号（出力Ｐｃｋの反転信号）のレベル変換及び反転を行う。ラインドライバ１３７は、その出力の振幅が２Ｖ〜２４Ｖに制限され、信号線Ｐｃｋと相似の信号を出力する。従って、第１のデータ信号線Ｄ＋上の信号も、２値（レベルＶｘと０＋）の信号である。なお、第２のデータ信号線Ｄ−の電位は０Ｖ（グランドレベル０−）である。また、第１のデータ信号線Ｄ＋上に、スタート信号ＳＴは電源電位Ｖｘのレベルの信号として出力され、エンド信号ＥＮＤはＶｘ／２又は擬似グランドレベル０＋の信号として出力される。
【００６０】
即ち、この例では、エンド信号ＥＮＤにコマンドＣＭが重畳され、スタート信号Ｓの更に前にエンド信号Ｅが必ず出力される。コマンドＣＭは、伝送サイクル毎に一意に付加されたサイクル番号からなる。この例では、説明の簡単化のために、サイクル番号は０及び１のみとする。従って、１個の低速データ子局１１Ｂにおいて、開始サイクル番号と終了サイクル番号とが一致し、設定されるサイクル番号は１個である。サイクル番号が０及び１の場合、各々、エンド信号ＥはＶｘ／２又は擬似グランドレベル０＋とされる。コマンド発生手段１３１３において、カウンタは、スタート信号ＳＴをカウントして、２伝送サイクル毎に０（０ＣＨ）又は１（１ＣＨ）のいずれか一方の出力を繰り返す（スタート信号ＳＴでカウントアップして、次入力までその状態を維持する）。当該カウンタの出力（又はコマンドＣＭである０ＣＨ／１ＣＨサイクル信号）は、０又は１ＣＨ（チャネル）のいずれのサイクルであるかを示すサイクル信号として、図５及び図８に示すように、エンド信号ＥＮＤのハイレベルでコマンド発生手段１３１３から送出され、また、制御部１０に入力される。
【００６１】
これにより、低速データ入力ユニット１０１Ｂ及び低速データ出力ユニット１０２Ｂは、当該サイクルが０又は１ＣＨのいずれであるかを知ることができる。低速データ入力ユニット１０１Ｂ等は、当該サイクルの開始の時点（即ち、当該スタート信号の立ち上がり）に同期してコマンドＣＭ（当該スタート信号のカウントアップにより変化する前の値）を取り込み、０又は１ＣＨを知る。図９に示すように、取り込まれたコマンドＣＭがＶｘ／２であれば０ＣＨであり、擬似グランドレベル０＋であれば１ＣＨである。なお、例えば、エンド信号Ｅを擬似グランドレベル０＋の信号とし、その出力後にＶｘ／２又はＶｘを出力してサイクル番号を指定し、その後再度擬似グランドレベル０＋の信号を出力することにより、サイクル番号を指定するようにしてもよい。
【００６２】
第１制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐについての信号Ｄｏｐｓと同様に、第２制御信号ＯＵＴ０ｖ〜ＯＵＴ３１ｖについての信号Ｄｏｖｓが形成される。制御データ信号発生手段１３６は、信号Ｄｏｖｓ（及びＰｃｋ）に基づいて信号Ｄｖｈを形成する。即ち、信号Ｐｃｋがロウレベルである期間において、第２制御信号がロウレベルであれば信号Ｄｖｈ０（の「１」）を形成し、第２制御信号がハイレベルであれば信号Ｄｖｈ１（の「１」）を形成する。信号Ｄｖｈ０と信号Ｄｖｅ０との論理和から信号Ｄｖｈが形成され、信号Ｄｖｈ１と信号Ｄｖｅ１との論理和から信号Ｄｖｌが形成される。信号Ｄｖｅ０はコマンド発生手段１３１３の２進カウンタの０ビットの出力とエンド信号ＥＮＤとの論理積であり、信号Ｄｖｅ１は前記２進カウンタの１ビットの出力とエンド信号ＥＮＤとの論理積である。
【００６３】
従って、信号Ｄｏｐｓに従ってパルス幅変調された信号Ｐｃｋにより、トランジスタＴＲ１が所定期間だけオンされて電圧Ｖｘ（２４Ｖ）を出力し、他の期間中トランジスタＴＲ１はオフする。トランジスタＴＲ１のオフの期間中、トランジスタＴＲ２又はＴＲ３がオンする。即ち、信号Ｄｏｖｓのハイレベルに従って形成された信号Ｄｖｈ０のハイレベルにより、及び、信号Ｄｖｅ０のハイレベルにより、トランジスタＴＲ２がオンされて擬似グランドレベル０＋（２Ｖ）を出力する。また、信号Ｄｏｖｓのロウレベルに従って形成された信号Ｄｖｈ１のハイレベルにより、及び、信号Ｄｖｅ１のハイレベルにより、トランジスタＴＲ３がオンされて電圧Ｖｘ／２（１２Ｖ）を出力する。これにより、信号Ｄｏｖｓのハイレベル及びロウレベルに従って擬似グランドレベル０＋及び電圧Ｖｘ／２に電圧変調された信号、及び、コマンドＣＭに従って擬似グランドレベル０＋又は電圧Ｖｘ／２のエンド信号Ｅが形成される。
【００６４】
制御データ信号発生手段１３６の出力Ｐｃｋ、Ｄｖｌ及びＤｖｈが、比較器ＣＯＭＰ１〜ＣＯＭＰ３を介して、ラインドライバ１３７に入力される。ラインドライバ１３７はトランジスタＴＲ１〜ＴＲ３等からなる。
【００６５】
出力Ｐｃｋ、Ｄｖｌ及びＤｖｈの入力に基づいて、ラインドライバ１３７は、出力Ｐｃｋがハイレベルである期間にトランジスタＴＲ１により電源電圧Ｖｘを重畳すると共に、信号（Ｄｖｌ及びＤｖｈ）のレベル変換を行いこれをも重畳する。即ち、信号Ｄｖｌの「１（Ｖｃｃ＝５Ｖ）」を電圧Ｖｘ／２（１２Ｖ）に変換し、信号Ｄｖｈの「１（Ｖｃｃ＝５Ｖ）」を擬似的なグランドレベル０＋（例えば、２Ｖ）に変換する。この電圧Ｖｘ／２又は擬似的なグランドレベル０＋が、信号Ｐｃｋがロウレベルである期間に重畳される。
【００６６】
前述のように、２種類の子局１１が存在する。低速データ子局１１Ｂにおいて、図１０の構成の低速データ子局出力部１４Ｂは電圧変調された第２制御データ信号＃２（ＯＵＴ０ｖ〜ＯＵＴ３１ｖ）を検出し出力し、図１２の構成の低速データ子局入力部１５Ｂは電流変調された第２監視データ信号＃２（ＩＮ０ｉ〜ＩＮ３１ｉ）を親局１３へ伝送する。高速データ子局１１Ａにおいて、図１４の構成の高速データ子局出力部１４Ａはパルス幅変調（又は位相変調）された第１制御データ信号＃１（ＯＵＴ０ｐ〜ＯＵＴ３１ｐ）を検出し、図１６の構成の高速データ子局入力部１５Ａは周波数変調された第１監視データ信号＃１（ＩＮ０ｆ〜ＩＮ３１ｆ）を親局１３へ伝送する。
【００６７】
最初に、低速データ子局出力部１４Ｂについて説明する。図１０及び図１１において、第１データ信号線Ｄ＋上の信号は、主としてラインレシーバ１４１Ｂに入力される。ラインレシーバ１４１Ｂは、データ信号線に接続されて直列のパルス状電圧信号に応じて当該状態を検出して出力する。クロックＣＫが重畳された制御信号ｏｕｔ０〜ｏｕｔ３１（直列のパルス状電圧信号）を考えると、伝送クロック抽出回路１４２１Ｂは、第１データ信号線Ｄ＋上の信号が１６Ｖ以上の場合にハイレベル信号を出力し、これ以外の場合にロウレベル信号を出力する。これが信号ｄ０である。即ち、復調された制御信号のデータの値である。これは、位相変調されたクロックＣＫを含むと考えてよい。信号ｄ０等が、プリセット加算カウンタ１４４Ｂ及びシフトレジスタ１４５１Ｂに入力される。信号ｄ０の波形は、図１１に示すように、制御信号ｏｕｔ０〜ｏｕｔ３１に基づいて（ＰＷＭ）変調されたクロックＣＫの波形となる。なお、ＣＶから電源Ｖｃｃが供給されているので、信号ｄ０のハイレベル信号の値は５Ｖである。
【００６８】
同様に、ラインレシーバ１４１Ｂからの出力を受けた伝送レベル抽出回路１４２２Ｂは、第１データ信号線Ｄ＋上の信号が８Ｖ以下の場合にロウレベル信号を出力し、これ以外の場合にハイレベル信号を出力する。これは、変調前の制御信号のデータの値である。これが信号ｄｅｌである。
【００６９】
これに先だって、スタート信号ＳＴが同様に信号ｄ０のハイレベルとして検出されて、オンディレイタイマからなるスタート信号抽出回路１４２３Ｂに入力される。当該遅延は３ｔ０とされる。即ち、出力ｓｔの立ち上がりを３ｔ０だけ遅延させ、立ち下がりは元の信号ＳＴに同期させる。従って、エンド信号ＥＮＤやクロックＣＫについては、ハイレベルの時間が短いので、出力ｓｔは現われない。出力ｓｔは、微分回路∂に入力され、出力Ｓｔの立ち上がりで微分信号がプリセット加算カウンタ１４４Ｂ及びシフトレジスタ（ＳＲ）１４５１Ｂに入力され、そのリセット信号Ｒとして用いられる。これらには、信号ｄ０（従って、抽出されたクロックＣＫ）も入力される。
【００７０】
子局アドレス設定手段１４３Ｂには、当該低速データ子局出力部１４Ｂに割り当てられたアドレス、例えば０〜１５番地（図１０は０番地を示す）が設定される。プリセット加算カウンタ１４４Ｂは、出力ｓｔの立ち上がり微分信号によりリセットされた後、抽出されたクロックＣＫをその立ち上がりでカウントし、カウント値が子局アドレス設定手段１４３Ｂのアドレスと一致している間、出力ｄｃを出力する。即ち、１個前のアドレスの周期におけるクロックＣＫの立ち上がりに同期してハイレベルとされ、当該アドレスの周期におけるクロックＣＫの立ち上がりに同期してロウレベルとされる。また、０番地については、出力ｓｔの立ち上がりに同期してハイレベルとされるので、図１１のようになる。出力ｄｃはシフトレジスタ１４５１Ｂに入力される。
【００７１】
一方、信号ｄ０が、その遅延がｔ０のオンディレイタイマからなるエンド信号抽出回路１４９１Ｂに入力され、スタート信号抽出回路１４２３Ｂと同様にして、信号ｄｅを出力する。この信号ｄＥと、信号ｄｅｌ及びその反転信号とを図示のようにＡＮＤゲートを介してシフトレジスタに入力し、更に、その出力とコマンド設定手段１４８Ｂの出力及びその反転信号図示のようにＡＮＤゲート及びＯＲゲートを介して出力する。これにより、開始（及び終了）サイクル番号が０の場合に信号ｄｃはハイレベルとされ、開始サイクル番号が１の場合に信号ｄｃはロウレベルとされる。この例では、コマンド設定手段１４８Ｂの出力が「１のオフ」即ち０であるので、伝送サイクルのサイクル番号が０の場合に、シフトレジスタ１４５１Ｂがシフト動作する。
【００７２】
シフトレジスタ１４５１Ｂは、出力ｄｃがハイレベルの期間中において、抽出されたクロックＣＫの立ち上がりに同期して、「１（又はハイレベル）」をシフトする。即ち、「１」が、シフトレジスタ１４５１Ｂの単位回路Ｓｒ１〜Ｓｒ１６において、この順にシフトされる。従って、シフトレジスタ１４５１Ｂの出力ｓｒ１〜ｓｒ１６が、当該クロックＣＫの周期において、その立ち上がりに同期して、順に（次周期の立ち上がりまで）ハイレベルとされる。出力ｓｒ１〜ｓｒ１６は、各々、Ｄ型フリップフロップ回路ＦＦ１〜ＦＦ１６にクロックとして入力される。
【００７３】
出力低速データ部１４５Ｂであるフリップフロップ回路ＦＦ１〜ＦＦ１６には、信号ｄ１（即ち、復調された制御信号のデータの値）が入力される。従って、例えばフリップフロップ回路ＦＦ１は、出力ｓｒ１の立ち上がりに同期して、その時点の信号ｄ１の値を取り込んで保持し、これを出力する。この場合、ロウレベルを出力する。他のフリップフロップ回路ＦＦ２〜ＦＦ１６も、同様にして、その時点の信号ｄ１の値を取り込んで保持し、これを出力する。これにより、アドレス０〜１５番地の制御信号のデータの値「００１１・・・」が、信号ｏｕｔ０〜ｏｕｔ１５として復調され、Ｄ／Ａ変換器ＤＡＣに入力される。Ｄ／Ａ変換器ＤＡＣは、入力された１６ビットの信号のうち、所定の４ビットを制御信号として用い、所定の１２ビットをアナログ信号（例えば電圧信号）に変換して、低速データ被制御部１６Ｂに出力する。
【００７４】
次に、低速データ子局入力部１５Ｂについて説明する。図１２及び図１３において、図６から及び図１０との比較から判るように、電源電圧発生手段１５０乃至アドレス抽出手段１５４Ｂは、電源電圧発生手段１４０乃至アドレス抽出手段１４４Ｂとほぼ同一の構成である。即ち、出力低速データ部１４５Ｂを省略する一方、入力低速データ部１５５Ｂ及びラインドライバ１５７Ｂを付加している。なお、割り当てられるアドレスは、例えば、低速データ子局出力部１４Ｂと同一（即ち、この場合、０〜１５番地）である。また、抽出される制御信号のデータの数（１６個）と同一の数の監視信号のデータが入力される。
【００７５】
入力低速データ部１５５ＢのＡ／Ｄ変換器ＡＤＣは、低速データセンサ部１７Ｂから入力されたアナログ信号（例えば電圧信号）を、４ビットの制御信号付きの１２ビットデジタル信号に変換して、信号ｉｎ０〜ｉｎ１５を出力する。入力低速データ部１５５Ｂは、割り当てられたアドレス０〜１５番地と同一個数の１６個（複数）の２入力ＡＮＤゲートと、これらの出力を受けるＯＲゲートとからなる。１６個のＡＮＤゲートの各々に、図１２に示すように、シフトレジスタ１５５１Ｂの出力ｓｒ１〜ｓｒ１６が入力される。出力ｓｒ１〜ｓｒ１６は、前述のように、当該クロックＣＫの周期において、その立ち下がりに同期して、順に（次周期の立ち下がりまで）ハイレベルとされる。従って、出力ｓｒ１〜ｓｒ１６のハイレベルの期間中に、１６個のＡＮＤゲートの各々が開いて、監視信号ｉｎ０〜ｉｎ１５が、この順に、ＡＮＤゲートを経て、ＯＲゲートから出力される。監視信号ｉｎ０〜ｉｎ１５は図１０の制御信号ｏｕｔ０〜ｏｕｔ１５に対応する。
【００７６】
ＯＲゲートの出力は、２入力ＮＡＮＤゲート１５６２Ｂに入力される。ＮＡＮＤゲート１５６２Ｂには、インバータＩＮＶ２の出力、即ち、信号ｄ０の反転信号が入力される。ＮＡＮＤゲート１５６２Ｂは監視データ信号発生手段１５６Ｂを構成する。監視信号ｉｎ０〜ｉｎ１５は、例えば、出力ｓｒ１〜ｓｒ１６のハイレベルの期間中に図１３に示すような値を採る。従って、監視信号ｉｎ０〜ｉｎ１５が出力されている期間中に、信号ｄ０の立ち下がりに同期してＮＡＮＤゲート１５６２Ｂが開いて、監視信号ｉｎ０〜ｉｎ１５が、出力ｄｉｐとして出力される。
【００７７】
出力ｄｉｐは、ラインドライバ１５７Ｂを介して、レベル変換された後に第１のデータ信号線Ｄ＋に出力される。即ち、出力ｄｉｐは、フォトカプラＰＣ２により上記のクロック抽出部と電気的に分離された後、レベル変換回路を構成するトランジスタＴＲ３ｐに入力され、更に出力トランジスタＴＲｉに入力される。即ち、フォトカプラＰＣ２がＯＮすると、トランジスタＴＲｐ及びＴＲｉがＯＮされる。これにより、第１のデータ信号線Ｄ＋に、信号ｄｉｐに比例した信号が出力される。この監視信号のハイレベルは、トランジスタＴＲｉがそのＯＦＦにより高抵抗となるので、データ信号線Ｄ＋の信号電位に依存するようにされ、ロウレベルは、トランジスタＴＲｉがそのＯＮにより低抵抗となるので、（ツェナーダイオードＺＤ２の降伏電圧が３Ｖであること等から）４Ｖとされる。
【００７８】
以上から判るように、監視信号は、低速データ子局入力部１５Ｂから、（抽出された）クロックｄ０の１周期において、第１のデータ信号線Ｄ＋上に出力される（重畳される）。しかし、第１のデータ信号線Ｄ＋上の信号の電圧値は、監視信号の電圧値にかかわりなく、強制的に制御信号の電圧値とされる。このために、親局出力部１３５のラインドライバ１３７は、監視信号を打ち消して第１のデータ信号線Ｄ＋を制御信号の電圧値とすることができるような、十分に大きな駆動能力（電流供給能力）を備える。
【００７９】
また、トランジスタＴＲｉは、それを流れる電流が制限される。このために、トランジスタＴＲｉのベース側に、図１２に示すように、ツェナーダイオードＺＤｉ及び抵抗Ｒが接続される。これにより、トランジスタＴＲｉを流れる電流は、例えば１００ｍＡ（ミリアンペア）以下に制限される。従って、前述の親局出力部１３５のトランジスタＴＲ１のＯＮにより、第１のデータ信号線Ｄ＋の電位を容易にＶｘ＝２４Ｖ近傍にプルアップすることができる。このプルアップ時、トランジスタＴＲｉがＯＮしているので、トランジスタＴＲ１のエミッタにも約１００ｍＡの電流が一時的に流れる。流れる時間は、例えば２μｓｅｃである。これをＩｉｓとして検出する。
【００８０】
次に、高速データ子局出力部１４Ａについて説明する。図１４及び図１５において、図１０及び図１１との比較から判るように、高速データ子局出力部１４Ａは、図１０の低速データ子局出力部１４Ｂからコマンド設定手段１４８Ｂ、コマンド抽出手段１４９Ｂ、Ｄ／Ａ変換器ＤＡＣを除いた構成である。
【００８１】
図１４の高速データ子局出力部１４Ａは、図１０の低速データ子局出力部１４Ｂと同様の構成により、信号ｄ０を得て、更に、シフトレジスタ１４４Ｂの単位回路Ｓｒ１〜Ｓｒ４からその出力ｓｒ１〜ｓｒ４を得る。ここで、子局アドレス設定手段１４３Ａには、当該子局１１Ａのアドレスとして、例えば０〜３番地（図は０を示す）が指定されているとする。一方、信号ｄ１は、スタート信号抽出回路１４２３Ａ（１４２３Ｂ）とほぼ同様の構成の位相データ信号復調回路１４２４Ａにより、図１５に示すように形成される。即ち、第１データ信号線Ｄ＋上の信号が３／４（又は１／２）ＣＫ以上の期間レベルＶｘ以外のレベル（即ち、Ｖｘ／２又は擬似グランドレベル）となった場合にロウレベル信号を出力し、これ以外の場合にハイレベル信号を出力する。従って、信号ｄ１は、ほぼ変調前の制御信号のデータの値である。
【００８２】
出力データ部１４５Ａであるフリップフロップ回路ＦＦ１〜ＦＦ４には、信号ｄ１（即ち、復調された制御信号のデータの値）が入力される。従って、例えばフリップフロップ回路ＦＦ１は、出力ｓｒ１の立ち上がりに同期して、その時点の信号ｄ１の値を取り込んで保持し、これを出力する。この場合、ハイレベルを出力する。他のフリップフロップ回路ＦＦ２〜ＦＦ４も同様である。これにより、アドレス０〜３番地の制御信号のデータの値「００１１」が、信号ｏｕｔ０ｐ〜ｏｕｔ３ｐとして復調される。
【００８３】
次に、高速データ子局入力部１５Ａについて説明する。図１６及び図１７において、図１２及び図１３との比較から判るように、高速データ子局入力部１５Ａは、図１２の低速データ子局入力部１５Ｂからコマンド設定手段１５８Ｂ、コマンド抽出手段１５９Ｂ、Ａ／Ａ変換器を除いた構成である。また、入力高速データ部１５５Ａの構成が入力低速データ部１５５Ｂの構成と異なる。なお、子局入力部１５が、重畳しようとする監視信号ｉｎ０〜ｉｎ３が第１又は第２の監視信号のいずれであるかを意識することはなく、その必要もない。
【００８４】
図１６の高速データ子局入力部１５Ａは、図１２の低速データ子局入力部１５Ｂと同様の構成により、ＯＲ回路の出力として、抽出したクロックＣＫに同期させた監視信号ｉｎ０〜ｉｎ３のシリアル信号を得る。ＯＲ回路の出力は、２入力ＡＮＤゲート回路１５６２Ａの一方に入力される。ＡＮＤゲート回路１５６２Ａの他方には、発振器（ＯＳＣ）１５６１の発振出力が入力される。この発振出力の周波数は、例えば８ｆ０とされる。ｆ０はクロックＣＫの周波数である。なお、発振出力の周波数は、クロックＣＫの周波数の８倍に限られず、より高い周波数、例えば１６倍等であってもよい。ＡＮＤゲート回路１５６２Ａ及び発振器１５６１は周波数信号重畳手段である監視データ信号発生手段１５６Ａを構成する。監視信号ｉｎ０〜ｉｎ３は、例えば、出力ｓｒ１〜ｓｒ４のハイレベルの期間中に図１７に示すような値「１１００」を採る。従って、監視信号ｉｎ０及びｉｎ１が出力されている期間中に、ＡＮＤゲート回路１５６２Ａが開いて、発振器１５６１の発振出力８ｆ０が、出力ｄｉｆｐとして出力される。一方、監視信号ｉｎ２及びｉｎ３が出力されている期間中に、ＡＮＤゲート回路１５６２Ａが閉じて、発振器１５６１の発振出力８ｆ０は出力されない。
【００８５】
出力ｄｉｆｐは、ドライバ１５７１及び１５７２を介して、ライントランスＴに出力され、更に、ライントランスＴからラインドライバのパワーＭＯＳＦＥＴのゲート電極に信号ｄｉｆとして印加される。この信号ｄｉｆに従って、ＦＥＴがオン／オフを繰り返すので、第１のデータ信号線Ｄ＋に、信号ｄｉｆに比例した信号が出力される。即ち、図１７に示すように、第１の制御信号に第１の監視信号が重畳される。重畳される第１の監視信号の振幅は、直列に接続されたダイオード、ＦＥＴ、抵抗の持つ抵抗値により制限される。制御信号が擬似グランドレベル０＋（２Ｖ）である場合、真のグランドレベル（０Ｖ）と擬似グランドレベル０＋との差以内の振幅の信号（この場合、２Ｖ以内）となる。監視信号は、制御信号に重畳されるので、これに影響を与えるような信号であってはならず、これと区別できるものでなければならない。
【００８６】
次に、親局入力部１３９について説明する。再び、図８及び図９において、第１のデータ信号線Ｄ＋上に出力された第１及び第２の監視データ信号が、ラインレシーバ１３１２に入力され、その検出信号が出力される。この検出信号は、監視低速データ信号検出手段１３１１Ｂ及び監視高速データ信号検出手段１３１１Ａに入力される。この時点までは、監視信号のデータのアドレス位置に対応する監視信号のデータが、当該制御信号のデータのアドレス位置と同一のアドレス位置に存在する。
【００８７】
親局入力部１３９は、第２監視データ信号の検出のための低速データ監視信号検出手段１３１１Ｂとして、第１のデータ信号線Ｄ＋の上の電流変化を検出して出力する電流検出回路を備える。即ち、親局出力部１３５のラインドライバ１３７を構成するトランジスタＴＲ１のエミッタ側に、図８に示すように、フォトカプラＰＣを挿入する。なお、ラインドライバ１３７を構成するトランジスタＴＲ２のエミッタは、ツェナーダイオードを介することなく、所定の電位（擬似グランドレベル０＋、例えば２Ｖ）に接続される。監視低速データ信号検出手段１３１１ＢであるフォトカプラＰＣが、図８（及び図４）に示す電流Ｉｉｓを検出する。即ち、電源電圧Ｖｘの立ち上がり時におけるトランジスタＴＲ１のエミッタ側に流れる電流を検出する。このエミッタ電流Ｉｉｓの値は、電源電圧Ｖｘの立ち上がり時において、これと監視信号との競合電流の有無に依存し、所定の閾値を設定することにより、監視信号の「０」又は「１」とされる。そこで、図９において、電流Ｉｉｓを立ち下がり方向（競合方向）の矢印と「※」印とで示す（以下の図においても同じ）。子局入力部１５からの出力がある期間中に、フォトカプラＰＣを流れる電流が一定の値Ｉｔｈ以上あれば、フォトカプラＰＣはＯＮする。
【００８８】
図１８に示すように、「０」又は「１」の監視信号に基づいて、２通りの状態が存在し、電流信号Ｉｉｓの大小が定まる。トランジスタＴＲ１のエミッタ電流Ｉｉｓは、監視信号が「１」の場合、これと電源電圧Ｖｘとの間で競合電流が流れるので、約１００ｍＡの電流となる。これに対して、監視信号が「０」の場合、これと電源電圧Ｖｘとの間で競合電流が流れないので、電流Ｉｉｓは、子局出力部１４、子局入力部１５のラインレシーバ、電源電圧発生手段に流れる電流ｉｐに等しい電流となる。即ち、第１のデータ信号線Ｄ＋上の電位が強制的に電源電圧Ｖｘ（＝２４Ｖ）とされると、子局入力部１５（のトランジスタ）は、データ信号が無くなるので、ＯＮからＯＦＦに変化する。従って、監視信号が「１」の場合において、強制的に電源電圧Ｖｘが供給されると、パルス電流Ｉｉｓが流れる。なお、高速データ子局１１Ａ側の回路が少消費電流で、電流ｉｐは小さいものとする。
【００８９】
ここで、電流Ｉｉｓの値の検出のための閾値Ｉｔｈ＝ｉｓが定められる。閾値は、子局入力部１５のトランジスタＴＲ２の制限電流（約１００ｍＡ）と電流ｉｐとの中間の値とされる。これにより、電流Ｉｉｓの値が当該閾値より大きい場合には監視信号「１」が検出され、逆の場合には監視信号「０」が検出される。なお、実際は、この閾値はフォトカプラＰＣに接続された抵抗Ｒ１の値を適切なものとすることにより実現される。
【００９０】
図９に示すように、電源電圧Ｖｘの立ち上がり時において、監視信号が「１」であると、フォトカプラＰＣのトランジスタがＯＮし、これに接続されたコレクタ抵抗の電圧降下でロウレベルがインバータＩＮＶに入力される。従って、ハイレベルのパルス信号が、信号Ｄｉｉｓとして入力データ部１３８に入力される。監視低速データ部１３８Ｂは、ハイレベルの信号Ｄｉｉｓを取り込む。従って、監視信号「１」を確実に検出することができる。一方、電源電圧Ｖｘの立ち上がり時において、監視信号が「０」であると、フォトカプラＰＣのトランジスタがＯＦＦし、ハイレベルがインバータＩＮＶに入力される。従って、監視低速データ部１３８Ｂは、ロウレベルの信号Ｄｉｉｓを取り込む。即ち、監視信号「０」を検出する。
【００９１】
フォトカプラＰＣを流れる電流信号Ｉｉｓは、これに接続されるコレクタ抵抗Ｒ１における電圧降下により電圧信号に変換され、インバータＩＮＶを介して、監視低速データ抽出手段１３１０ＢのフリップフロップＦＦに入力される。フリップフロップＦＦには、そのクロックとして、クロックＣＫからその１周期だけ遅延したクロックである信号Ｄｉｃｋが、タイミング発生手段１３２から入力される。従って、フリップフロップＦＦの出力する信号Ｄｉｉｓは、元のクロックＣＫから１周期だけ遅れたタイミングで、監視データ信号のみの値を、クロックＣＫの１／４周期又は３／４周期と等しい期間出力する信号となる。信号Ｄｉｉｓは監視低速データ部１３８Ｂに入力される。
【００９２】
監視低速データ部１３８Ｂは、入力される信号Ｄｉｉｓを所定の順に所定のビットに取り込んで、新たなデータの値が入力されるまでこれを保持し出力する。このために、信号Ｄｉｃｋが監視低速データ部１３８Ｂに入力される。これにより、元のクロックＣＫの次の１周期において、信号Ｄｉｉｓが監視低速データ部１３８Ｂのレジスタの所定のビット位置に取り込まれる。従って、最終的には、アドレス０〜３１番地までの３２ビットのパラレルデータである監視信号ＩＮ０ｉ〜ＩＮ３１ｉが、直列／並列変換され、監視低速データ部１３８Ｂから低速データ入力ユニット１０１Ｂに入力される。これにより、監視信号が、例えば「０１０１・・・」のように入力される。
【００９３】
一方、第１のデータ信号線Ｄ＋上の制御信号に重畳された第１の監視信号が、ライントランスＴから出力される。ライントランスＴからの信号は、第１の監視データ信号の検出のための監視高速データ信号検出手段（周波数信号検出手段）１３１１Ａの増幅器ＡＭＰに入力されて増幅され、更に、比較器ＣＯＭＰ４に入力されて波形整形され（波高を揃えられ）、出力Ｄｉｆｐとして出力される。出力Ｄｉｆｐにおいては、制御信号のデータに対応する監視信号のデータが、当該制御信号のデータのアドレス位置と同一のアドレス位置に存在する。出力Ｄｉｆｐは、２入力ＯＲゲート回路ＯＲ３を介して、監視高速データ抽出手段１３１０ＡのカウンタＣＮＴに入力される。
【００９４】
カウンタＣＮＴは、クロックＣＫの１周期毎に、入力された出力Ｄｉｆｐにおけるパルス数をカウントして、その結果を信号Ｄｉｆｓとして出力する。このために、カウンタＣＮＴのリセット入力には、信号Ｄｉｃｋが微分回路∂を介して入力され、また、カウンタＣＮＴのカウント出力Ｄｉｆｓが２入力ＯＲゲート回路ＯＲ３を介して入力される。カウンタＣＮＴは、信号Ｄｉｃｋによりリセットされ、信号Ｄｉｃｋの１クロック毎にリセットされかつカウント結果を出力する。このカウントにおいて、保持手段（レジスタ、図示せず）に保持された閾値Ｎが用いられる。例えば、Ｎ＝５とされる。即ち、後述するように、第１の監視信号の周波数が制御信号のそれの８倍（８ｆ０）であるので、１個のクロックＣＫの周期に８個のパルスがカウントされるはずである。そこで、その１／２よりもやや大きい値が閾値Ｎとされる。例えば、制御信号の０番地における監視信号のデータが「１」であるので、カウント値が８個となり、信号Ｄｉｆｓとして「１（又はハイレベル）」が出力される。また、制御信号の３番地における監視信号のデータが「０」であるので、カウント値が４個以下となり、信号Ｄｉｆｓとして「０（又はロウレベル）」が出力される。ただし、監視信号のデータをカウントするために、その結果である信号Ｄｉｆｓの出力は、制御信号から１番地ずれる。例えば、制御信号の０番地に重畳された監視信号についての信号Ｄｉｆｓは、制御信号の１番地のタイミングで出力される。換言すれば、これが監視信号の０番地になる。なお、エンド信号ＥＮＤの期間が１．５ｔｏであるので、最後のアドレス（３１番地）についても、カウント結果を出力することができる。
【００９５】
監視高速データ部１３８Ａは、監視低速データ部１３８Ｂと同様にして、アドレス０〜３１番地までの３２ビットのパラレルデータである監視信号ＩＮ０ｆ〜ＩＮ３１ｆを直列／並列変換し、監視高速データ部１３８Ａから高速データ入力ユニット１０１Ａに入力する。これにより、監視信号が、例えば「１１００・・・」のように入力される。
【００９６】
以上、本発明をその実施の態様に従って説明したが、本発明は、その主旨の範囲内において、種々の変形が可能である。
【００９７】
例えば、図１９に示すように、第１データ信号線Ｄ＋及び第２データ信号線Ｄ−の一方又は双方の端部に、終端ユニット１８及び／又は１９を設けることが好ましい。終端ユニット１８及び１９の構成は、例えば特願平１−１４０８２６号に示すような構成とすればよい。
【００９８】
また、例えば、図１９に示すように、親局１３にエラーチェック回路を設けてもよい。エラーチェック回路は、第１データ信号線Ｄ＋を監視して、線路の状態（短絡など）をチェックする。エラーチェック回路の構成は、例えば特願平１−１４０８２６号に示すような構成とすればよい。
【００９９】
また、例えば、図１９に示すように、親局１３から出力される第１データ信号線Ｄ＋に重畳されている２４Ｖで子局１１の電源容量を満足できる場合、外部電源を子局１１、被制御装置１２に供給するための電力線Ｐ（Ｐ24及びＰ0 ）を省略してもよい。
【０１００】
更に、図示はしないが、例えば特願平１−１４０８２６号に示すように、親局１３の親局出力部１３５及び親局入力部１３９を複数個設け、特定の子局と対応させてもよい。この場合、親局出力部１３５と子局出力部１４とは、それぞれｍ個（ｍ≧１）ずつ設けられ、各々１対１の対応で関係付けられ、データ信号線に予め定められたシーケンスで接続される。他方、親局入力部１３９と子局入力部１５は、それぞれｎ個（ｎ≧１）ずつ設けられ、各々１対１の対応で関係付けられ、データ信号線に予め定められたシーケンスで接続される。各々の対応付けられた部分は、タイミング信号の制御下で逐次作動されて、関連する被制御部１６に対する制御データ及びセンサ部１７からの監視信号の伝送を行う。更に、このような構成を１群とし、複数の群を設けてもよい。各群における局の数は異なっていてもよい。
【０１０１】
更に、図示はしないが、親局１３及び子局１１における動作を、各々に設けたＣＰＵ（中央演算処理装置）において上述の各処理を実行する当該処理プログラムを実行することにより、実現してもよい。
【０１０２】
【発明の効果】
本発明によれば、制御・監視信号伝送システムにおいて、クロック信号に第１及び第２の制御信号及び第１及び第２の監視信号を重畳することができるので、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができると共に、２重化した制御信号及び２重化した監視信号を共通のデータ信号線に出力し、かつ、これらを同時に双方向に伝送することができる。更に、制御信号及び監視信号を２重化することができるので、２重化した制御信号及び監視信号の一方を短い周期で伝送すべき高速データの伝送に用い、他方を長い周期での伝送で十分な低速データの伝送に用いることができ、結果として、高速データの伝送の間に低速データを挿入する必要をなくし、高速データの伝送のサイクルタイムが長くなることを防止し、高速データを満足な伝送速度で伝送することができる。
【図面の簡単な説明】
【図１】本発明の基本構成図である。
【図２】本発明の信号伝送説明図である。
【図３】本発明の信号伝送説明図である。
【図４】本発明の信号伝送説明図である。
【図５】本発明の基本構成図である。
【図６】本発明の基本構成図である。
【図７】本発明の基本構成図である。
【図８】親局の一例の構成図である。
【図９】図８の親局における波形図である。
【図１０】低速データ子局出力部の一例の構成図である。
【図１１】図１０の低速データ子局出力部における波形図である。
【図１２】低速データ子局入力部の一例の構成図である。
【図１３】図１２の低速データ子局入力部における波形図である。
【図１４】高速データ子局出力部の一例の構成図である。
【図１５】図１４の高速データ子局出力部における波形図である。
【図１６】高速データ子局入力部の一例の構成図である。
【図１７】図１６の高速データ子局入力部における波形図である。
【図１８】監視信号検出説明図である。
【図１９】本発明の他の基本構成図である。
【符号の説明】
１０：制御部
１１：子局
１２：被制御装置
１３：親局
１４：子局出力部
１５：子局入力部
１６：被制御部
１７：センサ部
Ｄ＋：第１データ信号線
Ｄ−：第２データ信号線
Ｐ24及びＰ0 ：電力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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