(57)【特許請求の範囲】
【請求項１】
複数のウェル領域は側面および下側が絶縁膜によって囲われ、互いに電気的に分離されており、さらに上記ウェル領域の下層部には導電性を与える不純物が１×１０20ｃｍ-3以上の濃度で存する半導体層が形成されていることを特徴する半導体記憶装置の形成方法であって、
半導体基板に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の一部および上記半導体基板の一部をエッチングにより除去して第１の溝を形成する工程と、
上記第１の溝を第２の絶縁膜で埋める工程と、
上記第１の絶縁膜を選択的に除去して上記半導体基板の表面を露出させ、第２の溝を形成する工程と、
上記第２の溝を、導電性を与える不純物の濃度が１×１０20ｃｍ-3以上の半導体膜で埋める工程と、
上記第２の絶縁膜および上記半導体膜上に第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に支持基板を貼り合わせる工程と、
上記半導体基板の裏面を上記第２の絶縁膜が露出するまで研磨して、上記ウェル領域となるべき互いに分離された複数の半導体層を形成する工程とを含むことを特徴とする半導体記憶装置の形成方法。
【請求項２】
複数のウェル領域は側面および下側が絶縁膜によって囲われ、互いに電気的に分離されており、さらに上記ウェル領域の下層部には導電性を与える不純物が１×１０20ｃｍ-3以上の濃度で存する半導体層が形成されていることを特徴する半導体記憶装置の形成方法であって、
半導体基板に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の一部および上記半導体基板の一部をエッチングにより除去して第１の溝を形成する工程と、
上記第１の溝を第２の絶縁膜で埋める工程と、
上記第１の絶縁膜を除去して上記半導体基板の表面を露出させる工程と、
上記半導体基板の表面付近に、イオン注入により導電性を与える不純物の濃度が１×１０20ｃｍ-3以上である高濃度不純物層を形成する工程と、
上記第２の絶縁膜および上記半導体基板の表面上に第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に支持基板を貼り合わせる工程と、
上記半導体基板の裏面を上記第２の絶縁膜が露出するまで研磨して、上記ウェル領域となるべき互いに分離された複数の半導体層を形成する工程とを含むことを特徴とする半導体記憶装置の形成方法。
【請求項３】
複数のウェル領域は側面および下側が絶縁膜によって囲われ、互いに電気的に分離されており、さらに上記ウェル領域の下層部にはシリサイド層が形成されていることを特徴とする半導体記憶装置の形成方法であって、
半導体基板に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の一部および上記半導体基板の一部をエッチングにより除去して第１の溝を形成する工程と、
上記第１の溝を第２の絶縁膜で埋める工程と、
上記第１の絶縁膜を除去して上記半導体基板の表面を露出させる工程と、
露出した上記半導体基板の表面にシリサイド層を形成する工程と、
上記第２の絶縁膜および上記半導体基板の表面上に第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に支持基板を貼り合わせる工程と、
上記半導体基板の裏面を上記第２の絶縁膜が露出するまで研磨して、上記ウェル領域となるべき互いに分離された複数の半導体層を形成する工程とを含むことを特徴とする半導体記憶装置の形成方法。
【請求項４】
複数のウェル領域は側面および下側が絶縁膜によって囲われ、互いに電気的に分離されており、さらに上記ウェル領域の下層部にはメタル層が形成されていることを特徴とする半導体記憶装置の形成方法であって、
半導体基板に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の一部および上記半導体基板の一部をエッチングにより除去して第１の溝を形成する工程と、
上記第１の溝を第２の絶縁膜で埋める工程と、
上記第１の絶縁膜を選択的に除去して上記半導体基板の表面を露出させ、第２の溝を形成する工程と、
上記第２の溝をメタル膜で埋める工程と、
上記第２の絶縁膜および上記半導体膜上に第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に支持基板を貼り合わせる工程と、
上記半導体基板の裏面を上記第２の絶縁膜が露出するまで研磨して、上記ウェル領域となるべき互いに分離された複数の半導体層を形成する工程とを含むことを特徴とする半導体記憶装置の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の形成方法に関する。より具体的には、素子分離領域により区分されたウェル領域をビット線として使用するメモリセルアレイの形成方法に関する。
【０００２】
【従来の技術】
従来、フローティングゲートを有する不揮発性メモリにおいて、素子分離領域により区分されたウェル領域をビット線として用いた技術が、特開平１１−１７７０６８に開示されている。上記従来技術を図２４〜図２６を用いて説明する。
【０００３】
図２３は、上記従来技術のメモリセルアレイの回路図である。Ｂ０、Ｂ１、Ｂ２はそれぞれドレイン線（第１ビット線）であり、Ｓ０、Ｓ１、Ｓ２はそれぞれソース線（第２ビット線）である。上記従来技術では、ウェル領域が素子分離領域によってビット線と同じ方向に細長く分離され、細長く分離された各ウェル領域は第３ビット線ＰＷ０、ＰＷ１、ＰＷ２として機能しているのが特徴である。一対の第１および第２ビット線（例えばＳ０とＢ０）間にはメモリトランジスタ９３１と選択トランジスタ９３２とが直列に接続されている。メモリトランジスタワード線ＭＷ０、ＭＷ１、ＭＷ２はメモリトランジスタ９３１のコントロールゲートに接続され、選択トランジスタワード線ＳＷ０、ＳＷ１、ＳＷ２は選択トランジスタ９３２の選択ゲート電極に接続されている。
【０００４】
図２４は、上記従来技術のメモリセルアレイを、メモリトランジスタワード線に沿って切断した時の断面図である。また、図２５は、ビット線方向に切断した時の断面図である。半導体基板９１１には、Ｎ型ウェル領域９１２が形成されている。Ｎ型ウェル領域９１２上には、Ｐ型ウェル領域が形成されているが、ビット線方向に延びる素子分離絶縁膜９１４によって、９１３ａ、９１３ｂ、９１３ｃに分割され、それぞれ第３ビット線を構成している。
【０００５】
第３ビット線９１３ａ、９１３ｂ、９１３ｃ上には、ゲート絶縁膜９１７、フローティングゲート９１５、電極間絶縁膜９１８を介して、コントロールゲート９１６が形成され、メモリトランジスタ９３１を構成している。コントロールゲート９１６は、各ビット線と垂直な方向に延びて複数のメモリトランジスタ９３１を接続し、メモリトランジスタワード線ＭＷ０、ＭＷ１、ＭＷ２を構成している。
【０００６】
第３ビット線９１３ａ、９１３ｂ、９１３ｃ上には、また、ゲート絶縁膜９１７、選択ゲート電極９１９、電極間絶縁膜９１８を介して、ダミー電極９２０が形成され、選択トランジスタ９３２を構成している。選択ゲート電極９１９とダミー電極９２０とは、図示しないが、電気的に接続されて一体となっており、各ビット線と垂直な方向に延びて複数の選択トランジスタ９３２を接続し、選択トランジスタワード線ＳＷ０、ＳＷ１、ＳＷ２を構成している。
【０００７】
メモリトランジスタ９３１のソース拡散層９２１（ソース領域）は、図示しないが、各ワード線と垂直方向に延びるソース線（第２ビット線）Ｓ０、Ｓ１、Ｓ２により接続されている。また、選択トランジスタ９３２のドレイン拡散層９２２は、図示しないが、各ワード線と垂直方向に延びるドレイン線（第１ビット線）Ｂ０、Ｂ１、Ｂ２により接続されている。中間拡散層９２３は、メモリトランジスタ９３１のドレイン領域と、選択トランジスタ９３２のソース領域とを兼ねている。
【０００８】
上記従来技術のメモリセルアレイでは、ウェル領域の電位がビット線毎に制御可能となるので、ソース拡散層の電位とウェル領域（第３ビット線）の電位とを同じにすることができる。例えば、書込み時（ここでは、フローティングゲートへの電子注入を書込みとする）には、選択されたメモリトランジスタワード線に＋９Ｖ、非選択メモリトランジスタワード線および全ての選択トランジスタワード線に０Ｖ、選択されたソース線（第２ビット線）および選択された第３ビット線（ウェル領域）に−３．５Ｖ、非選択ソース線（第２ビット線）および非選択第３ビット線（ウェル領域）に０Ｖをそれぞれ印加し、全てのドレイン線（第１ビット線）をオープンとすればよい。このとき、全てのメモリセルでソース拡散層の電位とウェル領域（第３ビット線）の電位は同じである。したがって、ウェル領域を共通にした場合とは異なり、ソース拡散層とウェル領域との電位差による耐圧確保の必要性がなくなる。この耐圧確保の必要性は、素子の微細化に伴って重要になる。したがって、上記従来技術によって、素子の微細化が容易となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来技術であるメモリセルアレイにおいては、第３ビット線を構成するウェル領域間の絶縁性の確保が問題となっていた。
【００１０】
第３ビット線（Ｐ型ウェル領域）９１３ａ、９１３ｂ、９１３ｃは夫々Ｎ型ウェル領域９１２と接している。したがって、夫々の接合にかかる電圧に応じてＮ型ウェル領域９１２の側に空乏層が延びる。素子の微細化の進行に伴い素子分離領域９１４の深さおよび幅が縮小した場合、夫々の空乏層が接して耐圧が低くなる恐れがあった。
【００１１】
更には、素子分離領域９１４の側壁部でＰ型ウェル領域９１３の不純物濃度が減少し、拡散層９２１、９２２、９２３とＮ型ウェル領域９１２との間でパンチスルーが発生する恐れがあった。
【００１２】
本発明は上記の問題を解決するためになされたものであり、その目的は素子分離領域により区分されたウェル領域をビット線として使用する不揮発性メモリセルアレイであって、ウェル領域間の絶縁性を向上し、より微細化が進行しても信頼性の高いものを形成できる半導体記憶装置の形成方法を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、第１の局面では、この発明の半導体記憶装置の形成方法は、半導体基板に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部および上記半導体基板の一部をエッチングにより除去して第１の溝を形成する工程と、上記第１の溝を第２の絶縁膜で埋める工程と、上記第１の絶縁膜を選択的に除去して上記半導体基板の表面を露出させ、第２の溝を形成する工程と、上記第２の溝を、導電性を与える不純物の濃度が１×１０20ｃｍ-3以上の半導体膜で埋める工程と、上記第２の絶縁膜および上記半導体膜上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に支持基板を貼り合わせる工程と、上記半導体基板の裏面を上記第２の絶縁膜が露出するまで研磨して、上記ウェル領域となるべき互いに分離された複数の半導体層を形成する工程とを含むことを特徴としている。
【００１４】
上記手順によれば、上記第１の溝には上記第２の絶縁膜が埋め込まれて素子分離領域となるべき領域が形成され、上記第２の溝には導電性を与える不純物を高濃度に含む半導体膜が埋めこまれる。その後、上記第３の絶縁膜を介して上記支持基板を貼り合わせ、上記第２の絶縁膜をストッパーとして上記半導体基板の裏面を研磨する。これにより、下層部では導電性を与える不純物を高濃度に含み、上層部では不純物濃度が薄くて結晶性がよい、互いに分離された複数の半導体層を形成することができる。そのため、上記互いに分離された複数の半導体層をウェル領域とし、上記ウェル領域をビット線とすることによって低抵抗なビット線が得られ、かつ上記半導体層の上部には導電性を与える不純物がほとんど導入されないので、ウェル領域の不純物濃度制御が容易となる。したがって、比較的容易な工程で、特性の良い、半導体記憶装置が提供される。
【００１５】
また、第２の局面では、この発明の半導体記憶装置の形成方法は、半導体基板に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部および上記半導体基板の一部をエッチングにより除去して第１の溝を形成する工程と、上記第１の溝を第２の絶縁膜で埋める工程と、上記第１の絶縁膜を除去して上記半導体基板の表面を露出させる工程と、上記半導体基板の表面付近に、イオン注入により導電性を与える不純物の濃度が１×１０20ｃｍ-3以上である高濃度不純物層を形成する工程と、上記第２の絶縁膜および上記半導体基板の表面上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に支持基板を貼り合わせる工程と、上記半導体基板の裏面を上記第２の絶縁膜が露出するまで研磨して、上記ウェル領域となるべき互いに分離された複数の半導体層を形成する工程とを含むことを特徴としている。
【００１６】
上記手順によれば、簡便なイオン注入により上記高濃度不純物層を形成した後、上記第３の絶縁膜を介して上記支持基板を貼り合わせ、上記第２の絶縁膜をストッパーとして上記半導体基板の裏面を研磨する。これにより、下層部では導電性を与える不純物を高濃度に含み、上層部では不純物濃度が薄くて結晶性がよい、互いに分離された複数の半導体層を形成することができる。したがって、より簡便な手順で上記第２の発明の半導体記憶装置の形成方法と同様な作用・効果を得ることができる。
【００１７】
また、第３の局面では、この発明の半導体記憶装置の形成方法は、半導体基板に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部および上記半導体基板の一部をエッチングにより除去して第１の溝を形成する工程と、上記第１の溝を第２の絶縁膜で埋める工程と、上記第１の絶縁膜を除去して上記半導体基板の表面を露出させる工程と、露出した上記半導体基板の表面にシリサイド層を形成する工程と、上記第２の絶縁膜および上記半導体基板の表面上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に支持基板を貼り合わせる工程と、上記半導体基板の裏面を上記第２の絶縁膜が露出するまで研磨して、上記ウェル領域となるべき互いに分離された複数の半導体層を形成する工程とを含むことを特徴としている。
【００１８】
上記手順によれば、露出した上記半導体基板の表面に直接シリサイド層を形成しているので、第２の発明の半導体記憶装置の形成方法のように不純物を高濃度に含む半導体層を埋め込む必要がない。また、シリサイド層の膜厚は薄いので素子分離領域の深さを浅くすることができ、上記第１の溝を第２の絶縁膜で埋める工程（素子分離領域を形成する工程）が容易になる。したがって、製造工程がより簡略化される。
【００１９】
更には、下部に非常に低抵抗なシリサイド層が埋めこまれているにもかかわらず、素子の特性に悪影響を与える不純物濃度が極めて薄くて結晶性がよい、互いに分離された複数の半導体層を形成することができる。そのため、上記互いに分離された複数の半導体層をウェル領域とし、上記ウェル領域をビット線とすることによって非常に低抵抗なビット線が得られる。したがって、比較的容易な工程で、特性の良い、半導体記憶装置が提供される。
【００２０】
また、第４の局面では、この発明の半導体記憶装置の形成方法は、半導体基板に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の一部および上記半導体基板の一部をエッチングにより除去して第１の溝を形成する工程と、上記第１の溝を第２の絶縁膜で埋める工程と、上記第１の絶縁膜を選択的に除去して上記半導体基板の表面を露出させ、第２の溝を形成する工程と、上記第２の溝をメタル膜で埋める工程と、上記第２の絶縁膜および上記半導体膜上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に支持基板を貼り合わせる工程と、上記半導体基板の裏面を上記第２の絶縁膜が露出するまで研磨して、上記ウェル領域となるべき互いに分離された複数の半導体層を形成する工程とを含むことを特徴としている。
【００２１】
上記手順によれば、下部に極めて低抵抗なメタル層が埋めこまれているにもかかわらず、素子の特性に悪影響を与える不純物濃度が極めて薄くて結晶性がよい、互いに分離された複数の半導体層を形成することができる。そのため、上記互いに分離された複数の半導体層をウェル領域とし、上記ウェル領域をビット線とすることによって極めて低抵抗なビット線が得られる。したがって、比較的容易な工程で、特性の良い、半導体記憶装置が提供される。
【００２２】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００２３】
本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。なお、各実施の形態では、Ｎチャネル型の素子を中心に説明するが、不純物の導電型を反対にすることによりＰチャネル型の素子を形成することができる。
【００２４】
また、本発明におけるウェル領域は、ウェル部分と高濃度ポリシリコン層（またはシリサイド層、メタル層若しくはこれらの積層膜）により形成されるが、ウェル部分だけの構成でもよい。
【００２５】
なお、以下の実施の形態では、ウェル領域がウェル部分と高濃度ポリシリコン層（またはシリサイド層、メタル層若しくはこれらの積層膜）により形成される場合について示している。
【００２６】
実施の形態１
本実施の形態１で形成される半導体記憶装置は、上記従来技術のメモリセルアレイにおいて、第３ビット線となるウェル領域の側壁および下側を絶縁膜で囲み、更にウェル部分と上記ウェル部分の下方に隣接して高濃度ポリシリコン層、シリサイド層あるいはメタル層、若しくはこれらの積層膜を形成することにより、上記ウェル領域間の耐圧を高めるとともに上記ウェル領域の抵抗を大幅に低減させたものである。上記半導体記憶装置を、図１〜図６を用いて説明する。図１は上記半導体記憶装置を、メモリトランジスタワード線に沿って切断した時の断面図であり、図２はビット線方向に切断した時の断面図である。図３は上記半導体記憶装置の回路図である。また、図４および図５は、上記半導体記憶装置を形成する手順を説明するものであり、図６は、上記半導体記憶装置を形成する他の手順を説明するものである。
【００２７】
まず、図１および図２により上記半導体記憶装置の構成を説明する。
【００２８】
半導体基板３５１上には絶縁膜３５２が設けられている。上記絶縁膜３５２上には、Ｐ型の導電型を与える不純物を高濃度に含んだポリシリコン膜３３１およびＰ型のウェル部分３３２がこの順に積層しており、ウェル領域は上記ポリシリコン膜とウェル部分により形成される。ポリシリコン膜３３１およびＰ型のウェル部分３３２は素子分離領域３１６および絶縁膜３５２によって帯状に分離され、第３ビット線ＰＷ０、ＰＷ１、ＰＷ２を構成している。なお、ポリシリコン膜３３１は、シリサイド層またはメタル層であってもよい。あるいは、ポリシリコン層、シリサイド層、メタル層の積層膜であってもよい。また、ポリシリコン膜３３１は、必ずしも多結晶である必要はなく、実質的に単結晶シリコン層であってＰ型のウェル部分３３２と一体となっていてもよい。
【００２９】
Ｐ型のウェル部分３３２上にはゲート絶縁膜３２２を介してフローティングゲート３２１が形成されている。上記フローティングゲート３２１上には、絶縁膜３２３を介してコントロールゲート３１１が形成されている。上記コントロールゲート３１１は第３ビット線に対し交差（望ましくは垂直方向に交差）して延びてメモリトランジスタワード線ＭＷ０、ＭＷ１、ＭＷ２を構成している。上記第３ビット線と上記コントロールゲートとが交わる領域で、メモリトランジスタ３９１が形成されている。
【００３０】
上記Ｐ型のウェル部分３３２上にはまた、ゲート絶縁膜３２２を介して選択ゲート電極３６１が形成されている。上記選択ゲート電極３６１上には、絶縁膜３２３を介してダミー電極３６２が形成されている。上記選択ゲート電極３６１と上記ダミー電極３６２とは、図示しないが、電気的に接続されて一体となっており、上記メモリトランジスタワード線と並行に延びて選択トランジスタワード線ＳＷ０、ＳＷ１、ＳＷ２を構成している。上記第３ビット線と上記ダミー電極とが交わる領域で、選択トランジスタ３９２が形成されている。
【００３１】
メモリトランジスタ３９１のソース拡散層３６４は、図示しないが、上部メタル配線からなり第３ビット線と並行に延びるソース線（第２ビット線）に接続されている。また、選択トランジスタ３９２のドレイン拡散層３６３は、図示しないが、上部メタル配線からなり第３ビット線と並行に延びるドレイン線（第１ビット線）に接続されている。中間拡散層３６５は、メモリトランジスタ３９１のドレイン領域と、選択トランジスタ３９２のソース領域とを兼ねている。これにより、第１ビット線と第２ビット線との間にメモリトランジスタ３９１と選択トランジスタ３９２が直列に接続されることとなる。なお、上記説明では説明の便宜上第２ビット線をソース線とし、第１ビット線をドレイン線としているが、逆であってもよい。
【００３２】
上記構成によれば、上記ウェル領域の側壁および下側はいずれも絶縁膜により囲まれている。したがって、従来技術で問題となっていたウェル領域間の耐圧が大幅に向上している。更に、従来技術と異なり上記ウェル領域の下にはＮ型ウェル領域が存在しないから、拡散層とＮ型ウェル領域との間のパンチスルーは起こり得ない。したがって、メモリセルアレイの信頼性が向上する。
【００３３】
更にまた、第３ビット線はＰ型のウェル部分３３２と低抵抗なポリシリコン膜３３１（実質的な単結晶シリコン膜であってもよいし、シリサイド層、メタル層、あるいはこれらの積層膜であってもよい）とで構成されているので、第３ビット線の抵抗を大幅に低減することができる。
【００３４】
ところで、以下に述べる理由により、ポリシリコン膜３３１（あるいは実質的な単結晶シリコン膜）の不純物濃度は、１×１０20ｃｍ-3以上であるのが好ましい。
【００３５】
例えば、１組のビット線に１０3個のメモリセルが接続されているメモリセルアレイを考察する。最小加工寸法をＦとしたとき、第３ビット線の幅（図１のＷ）は概ねＦとなる。一方、メモリセルのビット線方向の寸法を、例えば６Ｆとすると、第３ビット線の長さは約６×１０3Ｆとなる。
【００３６】
ポリシリコン膜３３１の不純物濃度が１×１０20ｃｍ-3であるとき、比抵抗は約１０-3Ωｃｍとなるので、膜厚が１００ｎｍとするとシート抵抗は１×１０2Ω／□となる。したがって、第３ビット線の抵抗は約６×１０5Ωとなる。さらに、メモリセル当りの第３ビット線に纏わる容量を１×１０-14Ｆとすれば、第３ビット線には１本当り約１×１０-11Ｆの容量が存在することになる。この時、第３ビット線の遅延時間は、抵抗と容量の積で表され、約６×１０-6秒（６マイクロ秒）となって、フラッシュメモリの書き込み速度（例えば１０マイクロ秒）に比べても十分短くなる。それゆえ、メモリの書込み動作速度を十分高速にすることができる。以上の理由により、ポリシリコン膜３３１（あるいは実質的な単結晶シリコン膜）の不純物濃度は、１×１０20ｃｍ-3以上であるのが好ましいのである。
【００３７】
第３ビット線にシリサイド膜を用いた場合のシート抵抗は、例えば、５Ω／□とすることができるので、第３ビット線の遅延時間は約３×１０-7秒（３００ナノ秒）とすることができる。更に、メタルを用いた場合のシート抵抗は、例えば、０．１Ω／□とすることができるので、第３ビット線の遅延時間は約６×１０-9秒（６ナノ秒）とすることができる。したがって、フラッシュメモリに比べて書込み動作および消去動作が高速なメモリ（例えば、量子ドットメモリや強誘電体膜メモリなど）においても、ウェル領域からなる第３ビット線の遅延によりメモリの書込み動作および消去動作が遅くなるのを防ぐことができる。
【００３８】
次に、上記半導体記憶装置を形成する第１の手順を、図４および図５を用いて説明する。
【００３９】
まず、図４（ａ）に示すように、半導体基板３７１上に、シリコン酸化膜３８１を形成し、次いでシリコン窒化膜３８２を形成する。
【００４０】
次に、図４（ｂ）に示すように、シリコン窒化膜３８２、シリコン酸化膜３８１および半導体基板３７１の一部を異方性エッチングにより除去し、溝３８３を形成する。
【００４１】
次に、図４（ｃ）に示すように、溝３８３にシリコン酸化膜を埋めこんで素子分離領域３１６を形成する。溝３８３にシリコン酸化膜を埋め込むためには、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を全面に堆積し、その後ＣＭＰ（Chemical Mechanical Polishing）法によりシリコン窒化膜３８２をストッパーとして平坦化すればよい。
【００４２】
次に、図４（ｄ）に示すように、シリコン窒化膜３８２を除去すると第２の溝３８９が形成され、次いで図５（ｅ）に示すように、シリコン酸化膜３８１を除去して素子分離領域３１６が存在しない領域において半導体基板３７１を露出させる。更に、ＣＶＤ法によりシリコンを全面に堆積し、ポリシリコン膜３８４を形成する。なお、ポリシリコン膜３８４を堆積するＣＶＤ工程中にＰ型の導電性を与える不純物を含むガスを導入しておくのが好ましく、このとき堆積したポリシリコン膜を十分に低抵抗化するため、堆積したポリシリコン膜の不純物濃度が１×１０20ｃｍ-3以上となるようにするのがより好ましい。しかしながら、ポリシリコン膜３８４を堆積した後に、イオン注入によってポリシリコン膜３８４中にＰ型の不純物を導入することもできる。なお、上記ＣＶＤ法によるシリコン堆積工程を、露出した半導体基板３７１上でシリコンがエピタキシャル成長する条件で行なってもよい。この場合、図１および図２のポリシリコン膜３３１は実質的に単結晶シリコン膜となる。また、シリコンの代りにメタルを堆積すれば非常に低抵抗な層を形成することができる。
【００４３】
次に、図５（ｆ）に示すように、ＣＭＰ法により素子分離領域３１６をストッパーとしてポリシリコン膜を研磨し、平坦化されたポリシリコン膜３３１を形成する。なお、この後、ポリシリコン膜３３１の表面をシリサイド化して更に低抵抗化してもよい。
【００４４】
次に、図５（ｇ）に示すように、例えば、ＣＶＤ法により厚さ１μｍの絶縁膜３５２を堆積する。絶縁膜３５２は、例えばシリコン酸化膜を用いることができる。次いで、絶縁膜３５２上に支持基板３８６を貼り合わせる。支持基板３８６は、例えば、シリコン基板を用いることができる。このとき、絶縁膜３５２はこの貼り合わせ面における不均一な応力が発生することを防止する。
【００４５】
次に、図５（ｈ）に示すように、ＣＭＰ法により半導体基板３７１を、素子分離領域３１６が露出するまで研磨する。これにより、素子分離領域３１６で区分された半導体領域３８５が形成される。この半導体領域３８５は将来Ｐ型のウェル部分３３２となるものである。かくして、低抵抗なポリシリコン膜（あるいは、ポリシリコン膜とシリサイド膜の積層膜、メタル層）とウェル部分とからなる第３ビット線を形成することが可能になるのである。なお、図５（ｈ）は、図５（ｇ）以前の図とは上下が逆になっている。
【００４６】
次に、公知の方法によりゲート絶縁膜、フローティングゲート、コントロールゲート、上部配線等を形成することにより半導体記憶装置が完成する。
【００４７】
上記第１の手順は、上記半導体記憶装置を形成するための具体的方法を与えるものである。上記手順によれば、比較的容易にウェル領域内に低抵抗層を埋め込むことができる。更に、ウェル部分は、低抵抗層を形成するためのイオン注入などを行なっていないので、結晶性よく保たれ、汚染源となる不純物濃度を低く保つことができる。更にまた、ウェル部分には、低抵抗層を形成する際に導電性を与える不純物がほとんど導入されないので、ウェル領域を形成する際に不純物濃度制御が容易となる。したがって、比較的容易な工程で、特性の良い、半導体記憶装置が提供される。
【００４８】
次に、上記半導体記憶装置を形成する第２の手順を、図６を用いて説明する。
【００４９】
まず、図６（ａ）に示すように、上記第１の手順と同様に溝３８３を形成する。ただし、シリコン窒化膜３８２の厚さは上記第１の手順の場合に比べて薄くすることができ、例えば、３０ｎｍ〜１００ｎｍとすることができる。
【００５０】
次に、図６（ｂ）に示すように、溝３８３にシリコン酸化膜を埋めこみ、素子分離領域３１６を形成する。
【００５１】
次に、図６（ｃ）に示すように、シリコン窒化膜３８２を除去し、次いでシリコン酸化膜３８１を除去して素子分離領域３１６が存在しない領域において半導体基板３７１を露出させる。その後、サリサイド工程により露出した半導体基板表面をシリサイド化する。
【００５２】
もしくは、上記サリサイド工程を行なう代わりに、Ｐ型の導電性を与える不純物をイオン注入して、半導体基板３７１の表面近くにＰ型の不純物濃度が濃い層を形成してもよい。この時、上記Ｐ型の不純物濃度が濃い層を十分に低抵抗にするためには、不純物濃度を１×１０20ｃｍ-3以上とするのが好ましい。
【００５３】
次に、第１の手順と同様に絶縁膜３５２を形成し、支持基板３８６を貼り合わせる（図６（ｄ））。以下の手順は第１の手順と同様である。
【００５４】
上記第２の手順によれば、サリサイド工程により、自己整合的に半導体基板が露出した領域のみに低抵抗なシリサイド膜を形成することができる。一方、上記第１の手順では、全面に堆積したポリシリコン膜をＣＭＰ工程により分離する必要があった。また、シリサイド膜は薄くて低抵抗であるので、低抵抗なポリシリコン膜を用いる場合に比べて素子分離領域の深さを浅くすることができる。素子分離領域の深さが浅くなれば、素子分離領域形成時の絶縁膜埋めこみ工程が容易になる。したがって、上記第１の手順よりも更に工程を簡略化することが可能となる。
【００５５】
以上の説明から明らかなように、上記半導体記憶装置は、ビット線として機能するウェル領域の側壁および下側はいずれも絶縁膜により囲まれている。それゆえ、従来技術で問題となっていたウェル領域間の耐圧が大幅に向上している。したがって、半導体記憶装置の信頼性を向上することができる。
【００５６】
更にまた、絶縁膜で区分されたウェル領域内に、導電性を与える不純物を高濃度に含んだポリシリコン膜、シリサイド膜、メタル膜、あるいはこれらの積層膜が形成されており、ウェル領域を実質的に低抵抗化している。そのため、上記ウェル領域をメモリセルアレイのビット線として用いた場合、このビット線の遅延を著しく小さくすることができるので、書込み動作および消去動作の高速化が阻害されるのを防ぐことができる。したがって、高速動作可能な半導体記憶装置が提供される。
【００５７】
更には、上記導電性を与える不純物を高濃度に含む半導体層は、上記ウェル領域の下層部に存在するのであるから、メモリ素子のチャネル領域、ソース・ドレイン領域が形成される上記ウェル領域の上層部においては、不純物濃度が必要以上に濃くなるのを防ぐことができる。したがって、メモリ素子の閾値を適正に保ち、上記ウェル領域と上記ソース・ドレイン領域との間の接合容量を小さく保つことができる。
【００５８】
実施の形態２
本実施の形態２で形成される半導体記憶装置は、素子分離領域で区分されたウェル領域をビット線として用いたメモリセルアレイであって、導電性を与える不純物を高濃度に含んだポリシリコン膜、シリサイド膜、メタル膜、あるいはこれらの積層膜により上記ビット線の抵抗を小さくし、かつ、メモリセルの面積が小さく高集積化が可能なものである。
【００５９】
本発明の実施の形態２で形成される半導体記憶装置について、図７〜図１１に基づいて説明すれば以下の通りである。
【００６０】
図７〜図１１は、上記半導体記憶装置であるメモリセルアレイの概略図である。図７は、平面の概略図である。図８は図７の切断面線Ａ−Ａ’から見た断面図であり、図９は図７の切断面線Ｂ−Ｂ’から見た断面図であり、図１０は図７の切断面線Ｃ−Ｃ’から見た断面図である。図１１は、上記半導体記憶装置であるメモリセルアレイの回路図である。
【００６１】
まず、上記半導体記憶装置の構成を図７〜図１０に基づいて説明する。図７〜図１０から分かるように、半導体基板１５１上には、絶縁膜１５２が設けられている。上記絶縁膜１５２上には、導電性を与える不純物を高濃度に含んだポリシリコン膜１３１およびＰ型のウェル部分１３２がこの順に積層している。なお、ポリシリコン層１３１は、シリサイド層またはメタル層であってもよい。あるいは、ポリシリコン層、シリサイド層、メタル層からなる積層膜であってもよい。さらに、複数の素子分離領域１１６が図７における横方向に蛇行して延びるように形成されている（図７中で、それぞれ蛇行した帯状の領域に斜線を施している）。素子分離領域１１６の縦方向のピッチは２Ｆ（Ｆは最小加工ピッチ）に設定されている。ポリシリコン膜１３１およびＰ型のウェル部分１３２は、素子分離領域１１６および絶縁膜１５２によって、図７における横方向に蛇行して延びる帯状に分離され、第３ビット線を構成している。
【００６２】
図７〜図１０を総合すれば分かるように、上記Ｐ型のウェル部分１３２の蛇行の各折り返し個所（コンタクト１１４、１１５に対応する部分）に、それぞれ不純物拡散領域としてのＮ+拡散層１３３が形成されている。各Ｎ+拡散層１３３は、このメモリの使用時にビット線による選択に応じてソース領域またはドレイン領域として働く。その時、隣り合うＮ+拡散層１３３の間の領域がそれぞれチャネル領域となる。
【００６３】
ポリシリコンからなる複数のワード線１１１が、素子分離領域１１６が延びる方向に対し交差して（図７における縦方向、望ましくは垂直方向に交差）延びるように形成されている。ワード線１１１の横方向のピッチは２Ｆに設定されている。ワード線１１１で覆われているＰ型のウェル部分１３２の上部は、チャネル領域となっている。チャネル領域とワード線１１１とは、トンネル酸化膜１２２、フローティングゲート１２１、およびシリコン酸化膜１２３からなる積層膜により隔てられている。このチャネル領域上でワード線１１１がコントロールゲートの役割を果たしている。
【００６４】
第１層メタルからなる複数の第１ビット線１１２は、素子分離領域１１６が延びる方向（図７における横方向）に延びるように形成されている。第１ビット線１１２の縦方向のピッチは２Ｆに設定され、同一のＰ型のウェル部分１３２内で蛇行の片側（図７では山側）の折り返し個所に設けられたＮ+拡散層１３３上を通るように設けられている。この第１ビット線１１２とその直下に存するＮ+拡散層１３３とは、横方向に関してピッチ４Ｆで、第１ビット線コンタクト１１４により接続されている。また、第２層メタルからなる複数の第２ビット線１１３が、第１ビット線１１２と同じ方向で第１ビット線の隙間となる位置に、第１ビット線と並行に延びるように形成されている。第２ビット線１１３の縦方向ピッチは２Ｆに設定され、同一のＰ型のウェル部分１３２内で蛇行の他方の側（図７では谷側）の折り返し個所に設けられたＮ+拡散層１３３上を通るように設けられている。素子分離領域１１６が蛇行して形成されているのに対して第１ビット線１１２、第２ビット線１１３は直線状に形成されている。この第２ビット線１１３とその下方に存するＮ+拡散層１３３とは、横方向に関してピッチ４Ｆで、第２ビット線コンタクト１１５により接続されている。第１および第２のビット線１１２、１１３は、互いに層間絶縁膜１４１で分離された別の配線層を用いて形成され、上述のようにそれぞれ必要なところでコンタクト１１４、１１５を介してＮ+拡散層１３３に接続されている。
【００６５】
上記構成によれば、１つのメモリセルは図７中に二点鎖線で示す平行四辺形１９１で表され、その面積は４Ｆ2である。
【００６６】
次に、上記半導体記憶装置の回路構成を図１１に基づいて説明する。このメモリセルアレイは、いわゆるＡＮＤ型で配列されている。すなわち、一本の第１ビット線と一本の第２ビット線が一対をなしており、これらのビット線の間にｎ個のメモリ素子が並列に接続されている。図１１では、例えば１番目のビット線対の第1ビット線をＢａ１、１番目のビット線対の第２ビット線をＢｂ１と表記している。さらに、上記ビット線対に接続されたメモリ素子が共有するＰ型のウェル領域は、第３ビット線となっている。図１１では、例えば１番目のビット線対に付随する第３ビット線をＢｗ１と表記している。また、例えば１番目のビット線対接続されているｎ番目のメモリセルをＭ１ｎと表記している。各ビット線には選択トランジスタが設けられている。図１１では、例えば１番目のビット線対の第１ビット線選択トランジスタをＳＴＢａ１と表記している。また、ｎ本のワード線が、各ビット線と垂直方向に走り、メモリセルのゲート間を接続している。図１１では、各ワード線をＷ１〜Ｗｎで表記している。
【００６７】
次に、上記半導体記憶装置の動作例を、図１１に基づいて説明する。例としてメモリ素子の閾値の低い状態を書き込み状態とし、メモリセルの閾値の高い状態を消去状態とする。また、例として、第１ビット線にドレイン領域が接続され、第２ビット線にソース領域が接続されているとする。図１１において、メモリセルＭ１２に書込む場合、ワード線Ｗ２に負電圧（例えば−８Ｖ）を印加し、第１ビット線Ｂａ１および第３ビット線Ｂｗ１に正電圧（例えば６Ｖ）を印加し、さらに選択トランジスタＳＴＢａ１およびＳＴＢｗ１をオン状態にする。この時、選択トランジスタＳＴＢｂ１はオフ状態とする（ソース領域はオープンとなる）。こうすることにより、メモリセルＭ１２のコントロールゲートとドレイン領域およびチャネル領域との間に高電圧がかかり、ＦＮ（ファウラーノルドハイム）トンネリングによりフローティングゲートから電子が引き抜かれ、書込みが行なわれる。
【００６８】
一方消去は、図１１においてメモリセルＭ１２を消去する場合、ワード線Ｗ２に正電圧（例えば１０Ｖ）を印加し、第２ビット線Ｂｂ１に負電圧（例えば−８Ｖ）を印加し、選択トランジスタＳＴＢｂ１をオン状態にする。この時、選択トランジスタＳＴＢａ１はオフ状態にする（ドレイン領域はオープンとなる）。この時さらに、第３ビット線Ｂｗ１には−８Ｖを印加し、選択トランジスタＳＴＢｗ１をオン状態にする。ここで、例えば他の第３ビット線および他の第２ビット線に接地電位を印加し、それぞれの選択トランジスタをオンにする。こうすることにより、メモリセルＭ１２のコントロールゲートとソース領域およびチャネル領域との間のみに高電圧がかかり、ＦＮトンネリングによりフローティングゲートへ電子が注入され、メモリセルＭ１２が単独で消去される。
【００６９】
上記説明で明らかなように、上記半導体記憶装置は１ビット毎の書込みおよび消去が可能である。１ビット毎の書込みおよび消去が可能となった理由は、ウェル領域を第３のビット線としてビット線毎に独立の電位を与えることを可能にしたためである。
【００７０】
また、図１１においてメモリセルＭ１２のデータの読出しは、ワード線Ｗ２に正電圧（例えば３Ｖ）を印加し、第１ビット線Ｂａ１に正電圧（例えば１Ｖ）を印加し、さらに選択トランジスタＳＴＢａ１をオン状態にする。この時、第２ビット線Ｂｂ１は接地電位とし、選択トランジスタＳＴＢｂ１はオン状態として、メモリセルＭ１２のソースを接地電位とする。こうすることにより、メモリセルＭ１２のデータを読み出すことができる。
【００７１】
なお、書込み、消去、読出しにおける各ノードの電圧設定は、上記の電圧に限られるものではない。
【００７２】
上記半導体記憶装置を形成する手順は、実施の形態１で説明した手順と同様である。
【００７３】
上記半導体記憶装置であるメモリセルアレイは、実施の形態１で説明したメモリセルアレイと同様に、素子分離領域により分離されたウェル領域がビット線の機能を持ち、上記ウェル領域はウェル部分と上記ウェル部分の下方に隣接した導電性を与える不純物を高濃度に含んだポリシリコン膜、シリサイド膜、メタル膜、あるいはこれらの積層膜で形成されている。そのため、上記ビット線の遅延を著しく小さくすることができるので、書込み動作および消去動作の高速化が阻害されるのを防ぐことができる。また、本実施の形態２で形成される半導体記憶装置であるメモリセルアレイは、１つのメモリセルの面積が４Ｆ2と非常に小さいため、高集積化が可能である。更にまた、本実施の形態２で形成される半導体記憶装置であるメモリセルアレイは、１ビット毎の書込みおよび消去が可能である。したがって、高速動作、高集積化、および１ビット毎の書込みおよび消去が可能な半導体記憶装置が提供される。
【００７４】
実施の形態３
本実施の形態３で形成される半導体記憶装置は、本実施の形態２で説明した半導体記憶装置において、第１、第２ビット線の一方を共通のプレート電極とすることにより、構造を単純化したものである。
【００７５】
本発明の実施の形態３で形成される半導体記憶装置について、図１２〜図１８に基づいて説明すれば以下の通りである。
【００７６】
図１２〜図１４は、上記半導体記憶装置であるメモリセルアレイの概略図である。図１２は、平面の概略図である。図１３は図１２の切断面線Ａ−Ａ’から見た断面図であり、図１４は図１２の切断面線Ｂ−Ｂ’から見た断面図である。
【００７７】
まず、上記半導体記憶装置の構成を図１２〜図１４に基づいて説明する。図１２〜図１４から分かるように、半導体基板２５１上には、絶縁膜２５２が設けられている。上記絶縁膜２５２上には、導電性を与える不純物を高濃度に含んだポリシリコン膜２３１およびＰ型のウェル部分２３２がこの順に積層している。なお、ポリシリコン層２３１は、シリサイド層またはメタル層であってもよい。あるいは、ポリシリコン層、シリサイド層、メタル層からなる積層膜であってもよい。さらに、複数の素子分離領域２１６は、図７に示した素子分離領域１１６が蛇行するのに対して横方向にストレートに延びるように形成されている（図１２中で、それぞれ帯状の領域に斜線を施している）。素子分離領域２１６の縦方向のピッチは２Ｆ（Ｆは最小加工ピッチ）に設定されている。ポリシリコン膜２３１およびＰ型のウェル部分２３２は、素子分離領域２１６および絶縁膜２５２によって、図１２における横方向に延びる帯状に分離され、第３ビット線を構成している。
【００７８】
ポリシリコンからなる複数のワード線２１１が、素子分離領域２１６が延びる方向に対して交差して（図１２における縦方向）延びるように形成されている。ワード線２１１の横方向のピッチは２Ｆに設定されている。ワード線２１１で覆われているＰ型のウェル部分２３２の上部は、チャネル領域となっている。チャネル領域とワード線２１１とは、フローティングゲート２２１を含む絶縁膜２２４により隔てられている。このチャネル領域上でワード線２１１がコントロールゲートの役割を果たしている。
【００７９】
図１２〜図１４を総合すれば分かるように、Ｐ型のウェル部分２３２の上部であってチャネル領域以外の領域にはＮ+拡散層２３３が形成されている。各Ｎ+拡散層２３３は、このメモリの使用時にビット線による選択に応じてソース領域またはドレイン領域として働く。その時、隣り合うＮ+拡散層２３３の間の領域がそれぞれチャネル領域となる。
【００８０】
第１層メタルからなる複数の第１ビット線２１２が、素子分離領域２１６が延びる方向（図１２における横方向）に延びるように形成されている。第１ビット線２１２の縦方向のピッチは２Ｆに設定され、Ｐ型のウェル部分２３２の上を通るように設けられている。この第１ビット線２１２とその下方に存するＮ+拡散層２３３とは、横方向に関してピッチ４Ｆで、第１ビット線コンタクト２１４により接続されている。第１ビット線２１２と接続されたＮ+拡散層２３３は、ソース・ドレイン領域の一方となる。また、ポリシリコン膜からなるプレート電極２１７は、第１ビット線コンタクト２１４が接続されないＮ+拡散層２３３と接続されている。プレート電極２１７と接続されたＮ+拡散層２３３は、ソース・ドレイン領域の他方となる。プレート電極２１７は、第１ビット線コンタクト２１４が存する領域では孔２１８が開けられている。
【００８１】
上述の様に、本実施の形態３で形成される半導体記憶装置は、実施の形態２で説明した半導体記憶装置における第１、第２ビット線の一方（上の例では第２ビット線）を共通のプレート電極としているから、素子分離領域および第３ビット線を直線状にすることができるのである。したがって、メモリセルアレイの構造を単純化することができる。上記構成によれば、１つのメモリセルは図１２中に二点鎖線で示す矩形２９１で表され、その面積は４Ｆ2である。
【００８２】
メモリセルアレイは、図１５〜図１７（図１２〜図１４と同じ部品番号を使用）に示す形状であってよい。図１５〜図１７に示すメモリセルアレイの場合にはプレート電極２１７が短冊状を成しており、この短冊型のプレート電極２１７がワード線２１１と同じ方向にピッチ４Ｆで行並行に配列されている。そして、第１ビット線コンタクト２１４は、プレート電極２１７の無い領域（プレート電極２１７間）で上記ソース・ドレイン領域の一方と接続されて、ワード線２１１の延在方向にピッチ２Ｆで直線的に並んでいる。
【００８３】
次に、上記半導体記憶装置の回路構成を図１８に基づいて説明する。本実施の形態３で形成される半導体記憶装置であるメモリセルアレイの回路構成が、本実施の形態２で説明したメモリセルアレイの回路構成と異なるのは、第２ビット線が共通のプレート電極（Ｐｌｔと表記）となっていることである。なお、図１８では選択トランジスタは省略している。
【００８４】
本実施の形態３で半導体記憶装置を形成する手順は、プレート電極の形成を除いては実施の形態１で説明した手順と同様である。
【００８５】
本実施の形態３で形成されるメモリセルアレイは、実施の形態２で説明したメモリセルアレイにおける第１、第２ビット線のいずれか一方を共通のプレート電極としているから、メモリセルアレイの構造を単純化することができる。したがって、実施の形態２で説明したメモリセルアレイで得られる効果に加えて、歩留りの向上が達成される。
【００８６】
実施の形態４
本実施の形態では、上記第２または第３の実施の形態で説明した半導体記憶装置におけるメモリ機能膜として、電荷をトラップする膜を用いた半導体記憶装置について説明する。本実施の形態で形成される半導体記憶装置におけるメモリセルアレイの基本的構造は、図７〜図１０、図１２〜１３、図１５〜図１７のいずれかと同じである。また、その回路図は、図１１または図１８と同じである。したがって、上記メモリセルアレイの基本構造および回路動作についての説明は省略する。
【００８７】
図１９は、図１１または図１８のメモリセルＭ１２を構成するメモリ素子の模式的な断面図である。５１は半導体基板、５２は絶縁膜、３１はポリシリコン膜、３２はＰ型のウェル部分、１６は素子分離領域、３３はＮ+拡散層、１１はコントロールゲート、Ｗ２はワード線、Ｂａ１は第１ビット線、Ｂｂ１は第２ビット線（図１８ではプレート電極Ｐｌｔ）、Ｂｗ１は第３ビット線をそれぞれ表している。
【００８８】
上記Ｐ型のウェル部分３２のチャネル領域とコントロールゲート１１との間に、メモリ機能膜として機能する電荷トラップ膜５８が形成されている。ここで、上記電荷トラップ膜とは、例えば、Ｓｉ2Ｎ4／ＳｉＯ2膜やＳｉＯ2２／Ｓｉ2Ｎ4／ＳｉＯ2膜（ＯＮＯ膜）である。なお、これを用いた素子としては、例えば、ＭＮＯＳ、ＳＮＯＳ、ＳＯＮＯＳ等が挙げられる。ここでは、シリコン窒化膜をＳｉ2Ｎ4とし、シリコン酸化膜をＳｉＯ2としているが、これによって各元素の成分比が限定されるものではない。また、電荷トラップ膜５８の代りにヒステリシス特性を有する強誘電メモリ膜を用いても良い。
【００８９】
電荷保持のために電荷をトラップする膜を用いた場合には、上記フローティングゲートして導電体膜を使用した上記実施の形態２、３の半導体記憶装置に比べて記憶電荷の漏れの問題が軽減される。したがって、素子の信頼性を向上することができる。
【００９０】
実施の形態５
本実施の形態では、上記第２または第３の実施の形態で説明した半導体記憶装置におけるフローティングゲート１２１、２２１として、ナノメートルオーダーの寸法を有する半導体または導体から成る微粒子（以下、離散ドットという）を用いた半導体記憶装置について説明する。本実施の形態で形成される半導体記憶装置におけるメモリセルアレイの基本的構造は、図７〜図１０、図１２〜１３、図１５〜図２０のいずれかと同じである。また、その回路図は、図１１または図１８と同じである。したがって、上記メモリセルアレイの基本構造および回路動作についての説明は省略する。
【００９１】
図２０は、図１１または図１８のメモリセルＭ１２を構成するメモリ素子の模式的な断面図である。上記Ｐ型のウェル部分３２のチャネル領域とコントロールゲート１１とを解離させる絶縁膜５７中には、フローティングゲートとして機能する離散ドット５６が散点状に形成されている。ここで、離散ドット５６の一例としては、絶縁膜５７中に離散的に形成された導体または半導体によるドットが挙げられる。例えば、シリコン酸化膜中に形成されたシリコンドットや金属ドット等である。
【００９２】
本実施の形態における半導体記憶装置の形成手順について説明する。本実施の形態における半導体記憶装置の形成手順は、上記実施の形態２における形成手順とは、フローティングゲートの形成手順においてのみ異なる。離散ドット状のフローティングゲートは、例えば、チャネル領域上に形成した酸化膜上に、ＬＰＣＶＤ法によってシリコン微結晶を形成し、さらにＣＶＤ法によって酸化膜を形成すればよい。なお、離散ドット５６は、規則正しく配列されていてもよいし、ランダムに配置されていてもよい。また、図２１のように３次元的に配列されていても良い。更には、図２２のように、フローティングゲートは導電体膜５９と離散ドット５６とで構成されていてもよい。図２３は、図２２で示すメモリ素子のメモリ機能膜をＣＶ測定したものである。図中、ＶｇはＰ型のウェル領域３２に対してコントロールゲート１１に印加した電圧を、Ｃは単位ゲート面積当りの容量をそれぞれ示している。印加電圧Ｖｇを＋３Ｖから−３Ｖに走査し、その後−３Ｖから＋３Ｖに走査したところ明瞭なヒステリシス特性が得られた。これは、図２２で示すメモリ素子がメモリ動作可能であることを示している。
【００９３】
以上のごとく、本実施の形態で形成される半導体記憶装置によれば、フローティングゲートとして離散ドット５６を用いているので、上記フローティングゲートとして導電体膜を使用した上記実施の形態２、３で説明した半導体記憶装置に比べて記憶電荷の漏れの問題が軽減される。したがって、素子の信頼性を向上することができる。また、離散ドット５６を用いたメモリ機能膜の一形態である量子ドットメモリ機能膜を用いた場合、上記書込みおよび消去に直接トンネリングを用いることができるため、低電圧動作によって素子の劣化を抑制し、信頼性を向上することができるのである。更にまた、上記書込みおよび消去に直接トンネリングを用いた場合、メモリ素子単体では上記書込みおよび消去に要する時間を大幅に減少させることができるが、この時、ウェル領域からなるビット線の遅延時間を短くすることの効果はいっそう重要となる。したがって、本実施の形態で形成される半導体記憶装置によれば、ウェル領域からなるビット線の遅延時間が短いことの利点を十分に生かすことが可能である。
【００９４】
【発明の効果】
以上より明らかなように、第１の局面の半導体記憶装置の形成方法によれば、上記第１の溝には上記第２の絶縁膜が埋め込まれて素子分離領域となるべき領域が形成され、上記第２の溝には導電性を与える不純物を高濃度に含む半導体膜が埋めこまれる。その後、上記第３の絶縁膜を介して上記支持基板を貼り合わせ、上記第２の絶縁膜をストッパーとして上記半導体基板の裏面を研磨する。これにより、下層部では導電性を与える不純物を高濃度に含み、上層部では不純物濃度が薄くて結晶性がよい、互いに分離された複数の半導体層を形成することができる。そのため、上記互いに分離された複数の半導体層をウェル領域とし、上記ウェル領域をビット線とすることによって低抵抗なビット線が得られ、かつ上記半導体層の上部には導電性を与える不純物がほとんど導入されないので、ウェル領域の不純物濃度制御が容易となる。したがって、比較的容易な工程で、特性の良い、半導体記憶装置が提供される。
【００９５】
また、第２の局面の発明の半導体記憶装置の形成方法によれば、簡便なイオン注入により上記高濃度不純物層を形成した後、上記第３の絶縁膜を介して上記支持基板を貼り合わせ、上記第２の絶縁膜をストッパーとして上記半導体基板の裏面を研磨する。これにより、下層部では導電性を与える不純物を高濃度に含み、上層部では不純物濃度が薄くて結晶性がよい、互いに分離された複数の半導体層を形成することができる。したがって、より簡便な手順で上記第２の発明の半導体記憶装置の形成方法と同様な作用・効果を得ることができる。
【００９６】
また、第３の局面の半導体記憶装置の形成方法によれば、露出した上記半導体基板の表面に直接シリサイド層を形成しているので、第２の発明の半導体記憶装置の形成方法のように不純物を高濃度に含む半導体層を埋め込む必要がない。また、シリサイド層の膜厚は薄いので素子分離領域の深さを浅くすることができ、上記第１の溝を第２の絶縁膜で埋める工程（素子分離領域を形成する工程）が容易になる。したがって、製造工程がより簡略化される。
【００９７】
更には、下部に非常に低抵抗なシリサイド層が埋めこまれているにもかかわらず、素子の特性に悪影響を与える不純物濃度が極めて薄くて結晶性がよい、互いに分離された複数の半導体層を形成することができる。そのため、上記互いに分離された複数の半導体層をウェル領域とし、上記ウェル領域をビット線とすることによって非常に低抵抗なビット線が得られる。したがって、比較的容易な工程で、特性の良い、半導体記憶装置が提供される。
【００９８】
また、第４の局面の半導体記憶装置の形成方法によれば、下部に極めて低抵抗なメタル層が埋めこまれているにもかかわらず、素子の特性に悪影響を与える不純物濃度が極めて薄くて結晶性がよい、互いに分離された複数の半導体層を形成することができる。そのため、上記互いに分離された複数の半導体層をウェル領域とし、上記ウェル領域をビット線とすることによって極めて低抵抗なビット線が得られる。したがって、比較的容易な工程で、特性の良い、半導体記憶装置が提供される。
【図面の簡単な説明】
【図１】  本発明の実施の形態１で形成される半導体記憶装置をメモリトランジスタワード線に沿って切断した時の断面図である。
【図２】  上記半導体記憶装置をビット線方向に切断した時の断面図である。
【図３】  上記半導体記憶装置の回路図である。
【図４】  上記半導体記憶装置を形成する手順を説明する図である。
【図５】  上記半導体記憶装置を形成する手順を説明する図である。
【図６】  上記半導体記憶装置を形成する他の手順を説明する図である。
【図７】  本発明の実施の形態２で形成される半導体記憶装置の平面の概略図である。
【図８】  図５の切断面線Ａ−Ａ’から見た断面図である。
【図９】  図５の切断面線Ｂ−Ｂ’から見た断面図である。
【図１０】  図５の切断面線Ｃ−Ｃ’から見た断面図である。
【図１１】  図７に示した半導体記憶装置の回路図である。
【図１２】  本発明の実施の形態３で形成される半導体記憶装置の平面の概略図である。
【図１３】  図１０の切断面線Ａ−Ａ’から見た断面図である。
【図１４】  図１０の切断面線Ｂ−Ｂ’から見た断面図である。
【図１５】  図１２に示した半導体記憶装置の変形の平面の概略図である。
【図１６】  図１３の切断面線Ａ−Ａ’から見た断面図である。
【図１７】  図１３の切断面線Ｂ−Ｂ’から見た断面図である。
【図１８】  図１２に示した半導体記憶装置の回路図である。
【図１９】  本発明の実施の形態４で形成される半導体記憶装置を構成するメモリ素子の模式的な断面図である。
【図２０】  本発明の実施の形態５で形成される半導体記憶装置を構成するメモリ素子の模式的な断面図である。
【図２１】  図２０に示した半導体記憶装置を構成するメモリ素子の第１の変形の模式的な断面図である。
【図２２】  図２０に示した半導体記憶装置を構成するメモリ素子の第２の変形の模式的な断面図である。
【図２３】  図２０に示した半導体記憶装置を構成するメモリ素子の第２の変形のメモリ膜のＣＶ特性である。
【図２４】  従来技術の半導体記憶装置の回路図である。
【図２５】  従来技術の半導体記憶装置をメモリトランジスタワード線に沿って切断した時の断面図である。
【図２６】  従来技術の半導体記憶装置をビット線方向に切断した時の断面図である。
【符号の説明】
１１１…ワード線
１１２…第１ビット線
１１３…第２ビット線
１１６、３１６…素子分離領域
１３１、３３１…ポリシリコン膜
１３２、３３２…ウェル部分
１３３…Ｎ+拡散層
１５１、３５１…半導体基板
１５２、３５２…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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