(57)【特許請求の範囲】
【請求項１】
一の基板に形成され、電圧が相対的に低い第１の電源電圧又は相対的に高い第２の電源電圧により駆動される多数の電界効果トランジスタを備えた半導体装置であって、
前記多数の電界効果トランジスタのうちゲート長が最も小さい群に属する電界効果トランジスタは、
膜厚が相対的に小さい第１のゲート絶縁膜を有する第１の電界効果トランジスタと、
膜厚が相対的に大きい第２のゲート絶縁膜を有する第２の電界効果トランジスタとを含み、
前記第１の電界効果トランジスタは、第１のゲート電極及び第１のドレイン電極を有し、前記第１のゲート電極及び第１のドレイン電極には前記第１の電源電圧が印加され、
前記第２の電界効果トランジスタは、第２のゲート電極及び第２のドレイン電極を有し、前記第２のゲート電極には前記第２の電源電圧が印加され、前記第２のドレイン電極には前記第１の電源電圧が印加され、
前記第２の電界効果トランジスタは、Ｎ型電界効果トランジスタとＰ型電界効果トランジスタから構成されており、
前記Ｎ型電界効果トランジスタにおいては、前記Ｐ型電界効果トランジスタに比較して相対的に接合深さが浅いエクステンション領域を有し、且つ、しきい値電圧制御用の不純物濃度を、相対的に低い電圧で駆動する前記第１の電界効果トランジスタよりも相対的に低くし、
前記Ｐ型電界効果トランジスタにおいては、前記Ｎ型電界効果トランジスタに比較して相対的に接合深さが深いエクステンション領域と、ショートチャネル効果によるしきい値電圧値の減少分と逆ショートチャネル効果によるしきい値電圧値の増加分と打ち消し合うために必要な不純物濃度をポケット注入した、前記深いエクステンション領域の接合部周辺に形成されるポケット領域とを有することを特徴とするＣＭＯＳ半導体装置。
【請求項２】
前記第１の電界効果トランジスタにおけるＮ型電界効果トランジスタは、前記基板上に形成された前記第１のゲート電極と、前記基板における前記第１のゲート電極の両側部側にそれぞれ形成された第１のソース領域及び前記第１のドレイン領域と、前記第１のソース領域又は前記第１のドレイン領域における前記第１のゲート電極側の端部に形成され、前記第１のソース領域又は前記第１のドレイン領域と同等の不純物濃度を持つエクステンション領域とを有し、
前記第２の電界効果トランジスタにおける前記Ｎ型電界効果トランジスタは、前記基板上に形成された前記第２のゲート電極と、前記基板における前記第２のゲート電極の両側部側にそれぞれ形成された第２のソース領域及び前記第２のドレイン領域と、前記第２のソース領域又は前記第２のドレイン領域における前記第２のゲート電極側の端部に形成され、前記第２のソース領域又は前記第２のドレイン領域と同等の不純物濃度を持つ前記浅いエクステンション領域とを有していることを特徴とする請求項１に記載のＣＭＯＳ半導体装置。
【請求項３】
前記第１の電界効果トランジスタは、前記第１のゲート電極に前記第２の電界効果トランジスタからの出力を受けることを特徴とする請求項１又は２に記載のＣＭＯＳ半導体装置。
【請求項４】
前記多数の電界効果トランジスタのうちゲート長が最も大きい群に属する第３の電界効果トランジスタは、前記第１のゲート絶縁膜と等しい膜厚を持つ第３のゲート絶縁膜を有し、
前記第２の電界効果トランジスタは、前記第２のゲート電極に前記第３の電界効果トランジスタからの出力を受けることを特徴とする請求項３に記載のＣＭＯＳ半導体装置。
【請求項５】
前記多数の電界効果トランジスタのうちゲート長が最も大きい群に属する第３の電界効果トランジスタは、前記第２のゲート絶縁膜と等しい膜厚を持つ第３のゲート絶縁膜を有し、
前記第２の電界効果トランジスタは、前記第２のゲート電極に前記第３の電界効果トランジスタからの出力を受けることを特徴とする請求項３に記載のＣＭＯＳ半導体装置。
【請求項６】
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは、ランダムロジック部に配置されていることを特徴とする請求項１〜５のうちいずれか１項に記載のＣＭＯＳ半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジック回路とＤＲＡＭ回路とを混載したシステムＬＳＩ等の半導体装置であって、特に、相対的に高い電源電圧と相対的に低い電源電圧とからなる２系統の内部電源電圧を有する半導体装置に関する。
【０００２】
【従来の技術】
１９９０年代の後半から、高速化、低消費電力化及び高機能化を実現するため、ＣＭＯＳロジックのＬＳＩにＤＲＡＭを混載したシステムＬＳＩの開発が行なわれている。このＤＲＡＭ混載ＬＳＩは、ＣＭＯＳロジック部とＤＲＡＭコア部とに要求される仕様が異なるため、ＣＭＯＳロジック部とＤＲＡＭコア部とに用いるトランジスタの構造をそれぞれ最適化する必要がある。具体的には、ＣＭＯＳロジック部においては高速動作等の高性能な回路特性が要求されるため、トランジスタの駆動能力が向上するように、膜厚が薄いゲート酸化膜、低しきい値電圧、及びゲートとソースドレインとの間の寄生抵抗を低減させるシリサイド構造が必要である。一方、ＤＲＡＭコア部においては、特にＤＲＡＭセル部において、セルの電荷保持能力が向上するようにリーク電流が極めて少ない構造が要求され、膜厚が厚いゲート酸化膜及び高しきい値電圧が必要であり、シリサイド構造は用いられていない。さらに、ＤＲＡＭコア部においては高しきい値電圧によって回路速度が劣化しないようにワード線の電圧を昇圧する昇圧電源回路が一般的に用いられている。
【０００３】
また、加工寸法の微細化に伴う信頼性の劣化を防止し、ＬＳＩの低消費電力化を図るために電源電圧のスケーリングが行なわれている。しかしながら、２〜３年に一度と、電源電圧が変更されるたびにＬＳＩを組み込む機器の仕様が変更されるため、ＬＳＩを利用する立場にとっては不都合である。実際のＬＳＩにおいては外部の相対的に高い電源電圧と内部の相対的に低い電源電圧とを独立に設定している。このとき、外部の電源電圧から内部の電源電圧にまで降圧する回路を降圧電源回路と呼んでいる。また、外部入力信号の入力電圧を内部の電源電圧にまで降圧すると共に内部出力信号の出力電圧を外部の電源電圧にまで昇圧する回路を入出力インターフェイス回路（Ｉ／Ｏ回路）と呼んでいる。
【０００４】
以上、電源電圧について整理すると、ＤＲＡＭ混載ＬＳＩにおいては、外部の電源電圧、ＣＭＯＳ用の第１の内部電源電圧及びＤＲＡＭコア部用の第２の内部電源電圧の３系統の電源電圧が必要である。しかしながら、昇圧電源回路や降圧電源回路は消費電力の増大とチップ面積の増大とを引き起こす。このため、設計ルールが０．１８μｍのＣＭＯＳ世代のＬＳＩにおいては外部の電源電圧とＤＲＡＭコア部の電源電圧とを共通化して設計を行なうことが提案されている。
【０００５】
以下、従来の０．１８μｍＣＭＯＳ世代のデバイス構成について図面を参照しながら説明する。
【０００６】
図８（ａ）〜（ｃ）は従来のＤＲＡＭ混載ＬＳＩに用いられるデバイス構成であって、（ａ）はランダムロジック部を示し、（ｂ）はＤＲＡＭコア部を示し、（ｃ）はＩ／Ｏ回路部を示している。
【０００７】
図８（ａ）に示すランダムロジック部において、ＣＭＯＳ回路として、ゲート長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート酸化膜厚が４．０ｎｍのＰ型及びＮ型の第１のトランジスタＴｒ１が用いられる。
【０００８】
図８（ｂ）に示すＤＲＡＭコア部においては、２系統の電源電圧と３種類のデバイス構造が用いられる。すなわち、セル部においては、ゲート長が０．１８μｍ、ゲートに印加される最大電圧が３．３Ｖ、ドレインに印加される最大電圧が１．８Ｖ、ゲート酸化膜の膜厚が７．０ｎｍの、セルキャパシタのスイッチトランジスタとなるＮ型の第２のトランジスタＴｒ２が用いられる。また、第２のトランジスタＴｒ２のゲートと接続されたワード線を駆動する第１の周辺回路部等においては、ゲートとドレインとに共に３．３Ｖの最大電圧が印加され、ゲート長が０．３５μｍでゲート酸化膜厚が７．０ｎｍのＰ型及びＮ型の第３のトランジスタＴｒ３が用いられる。このデバイス構造は３．３Ｖの電源電圧が標準であった０．３５μｍＣＭＯＳ世代のトランジスタと同等である。また、ゲートとドレインとに最大で１．８Ｖの電圧しか印加されないような第２の周辺回路においては、ランダムロジック部と同等の第１のトランジスタＴｒ１が用いられる。
【０００９】
ここで、セル部の第２のトランジスタＴｒ２は、電流駆動力がほとんど要求されず、代わりにオフリーク電流が極めて小さくなるようにショートチャネル効果に対する耐性が要求されるため、注入エネルギーがエクステンション構造の場合と同一で且つドーズ量がエクステンション構造の場合よりも少ないＬＤＤ構造を有している。一方、ドレインに最大で３．３Ｖの電圧が印加される第３のトランジスタＴｒ３は、ホットキャリアを緩和させるためのＬＤＤ構造を有している。但し、第３のトランジスタＴｒ３は、ある程度の電流駆動力が要求されるため、ＬＤＤの濃度を第２のトランジスタＴｒ２よりも高くなるように設定されている。
【００１０】
図８（ｃ）に示すＩ／Ｏ回路部においても、ＤＲＡＭコア部の第３のトランジスタＴｒ３が用いられる。
【００１１】
このように、従来のＤＲＡＭ混載ＬＳＩにおいては２系統の電源電圧と３種類のデバイス構造が用いられている。
【００１２】
ところで、ＬＳＩの消費電力は、容量と周波数と電源電圧の２乗とに比例するため、ＬＳＩの低消費電力化には電源電圧の低減が最も効果が大きい。しかしながら、単純な電源電圧の低減は回路性能の著しい劣化を引き起こすため、ＭＴ−ＣＭＯＳ又はＶＴ−ＣＭＯＳ等のしきい値電圧を制御する回路技術や、遅延に対するクリティカルパスを持つ回路に高い電源電圧を与え、クリティカルパスを持たない回路には低い電源電圧を与える回路技術等が提案されている。後者の回路技術として代表的な文献は、例えば、T.Iwata et al.,"Gate-Over-Driving CMOS Architecture for 0.5V Single-Power-Supply-Operated Devices," ISSCC Digest of Technical Papers,pp.290-291,Feb.,1997.である。
【００１３】
図９はT.Iwata により提案された「ゲート過駆動ＣＭＯＳ設計手法」の回路構成を示している。図９に示すように、第１のＣＭＯＳインバータ１０１、第２のＣＭＯＳインバータ１０２及び第３のＣＭＯＳインバータ１０３がこの順に直列に接続され、第２のインバータ１０２と第３のインバータ１０３との間には配線長が相対的に大きい配線が接続され、その容量であるキャパシタ１０４の負荷が大きくなっている。ここで、各ＣＭＯＳインバータを構成するＰ型及びＮ型トランジスタは、前述のトランジスタＴｒ３と同等であって、第１のＣＭＯＳインバータ１０１及び第３の第３のＣＭＯＳインバータ１０３のドレインには最大で３．３Ｖの電圧が印加され、第２のＣＭＯＳインバータ１０２の共通ドレインには最大で１．８Ｖの電圧が印加される構成を持つ。
【００１４】
回路の遅延時間は容量と電源電圧とに比例し且つトランジスタの飽和電流値に反比例する。従って、電源電圧を下げるか又は飽和電流値を増やすかすれば、遅延時間を短縮できる。ここで、ディープサブミクロンの領域においてはトランジスタの飽和電流値はほぼゲートに印加される最大電圧に比例しており、通常、この電源電圧はドレインに印加される最大電圧と対応している。
【００１５】
従って、図９に示すように、高負荷であるキャパシタ１０４を駆動する第２のＣＭＯＳインバータ１０２を構成する第３のトランジスタＴｒ３に対して、ゲートには高い電圧（３．３Ｖ）を印加し、ドレインには低い電圧（１．８Ｖ）を印加すると、回路の遅延時間を短縮できる。
【００１６】
このとき、ドレイン電圧が所定値に達するとトランジスタのドレイン電流値が飽和するため、ドレインに印加される最大電圧がゲートに印加される最大電圧より小さくできることが特徴である。
【００１７】
また、ＤＲＡＭ等を混載したシステムＬＳＩにおいては、複数個のＬＳＩを１つに集積化するため、一般に回路規模が大きくなり、従ってチップサイズが大きくなる。その結果、増大した配線長によって回路の遅延時間が支配されるようになり、高速動作の阻害要因となる。
【００１８】
ところで、配線遅延は大きく２つの成分からなる。第１の遅延成分は配線抵抗と配線容量との積に起因するＲＣ遅延であり、第２の遅延成分は配線容量を充放電するときに生じる容量の充放電遅延である。第１の遅延成分であるＲＣ遅延を低減する方法としては、太った配線構造、すなわち断面積が大きい配線を相対的に長い配線に適用した階層化配線構造がある。代表的な文献には、例えば、K.Yamashita and S.Odanaka,"Interconnect Scaling Scenario Using a Chip Level Interconnect Model," in Tech.Dig.Sym. on VLSI Technology,pp.53-54,June 1997.がある。
【００１９】
一方、第２の遅延成分である容量の充放電遅延を低減する方法としては、前述したＬＳＩの低消費電力化を目指す回路技術が有効である。しかしながら、ＭＴ−ＣＭＯＳはディープサブミクロンの領域においてはそれ程有効ではない。それは、電源電圧の低下に伴いしきい値電圧を下げる必要があるが、逆にリーク電流が大幅に増大することによる消費電力の増加を考慮すると、実際にはしきい値電圧をそれほど低く設定できないからである。従って、ＭＴ−ＣＭＯＳであっても、携帯用の超低消費電力型ＬＳＩの実現は不可能である。
【００２０】
また、ＶＴ−ＣＭＯＳは、回路構成が複雑なため採用しにくい。例えば、基板電位を独立に制御する配線が必要となるが、ＤＲＡＭ混載ＬＳＩにおいてはもともと２系統の電源配線を用いており、レイアウト設計が煩雑になると共にチップ面積の増大を招く。
【００２１】
以上説明したように、ＤＲＡＭ混載ＬＳＩが３．３Ｖと１．８Ｖとの２系統の電源電圧を有していることを考慮すると、前述の「ゲート過駆動ＣＭＯＳ設計手法」が好ましい。
【００２２】
【発明が解決しようとする課題】
前記従来の「ゲート過駆動ＣＭＯＳ設計手法」による半導体装置は、第１及び第３のＣＭＯＳインバータ１０１，１０３を構成するトランジスタのゲートに対して最大で３．３Ｖの電圧が印加されるため、ゲート長が０．３５μｍでゲート酸化膜厚が７．０ｎｍの第３のトランジスタＴｒ３を用いる必要がある。このようにすると、膜厚が厚いゲート酸化膜によりゲート酸化膜の信頼性が維持されると共に、大きいゲート長によりショートチャネル効果が抑制されるからである。
【００２３】
しかしながら、０．１８μｍＣＭＯＳの世代では、高い回路性能を追求し、しきい値電圧を低めに設定しているため、ゲート酸化膜の膜厚が相対的に大きい場合にはトランジスタのしきい値電圧を制御する基板の不純物濃度が相対的に小さくなるので、ショートチャネル効果が顕在化するという問題を有している。
【００２４】
前述したトランジスタの飽和電流値は、ゲート電圧としきい値電圧との差のα乗（α＞１）に比例し、且つ、ゲート長とゲート酸化膜厚とに反比例するため、ゲート長が相対的に大きく、また、ゲート酸化膜厚が相対的に大きい構成の第３のトランジスタＴｒ３では期待するほど飽和電流値は大きくならない。従って、飽和電流値が大きくならないので、回路の遅延時間が十分に短縮されない。ここで、定数αはキャリアの移動度の低下具合を示すパラメータであり、定数αの値が小さい程キャリアの移動度の低下具合が大きい。
【００２５】
すなわち、「ゲート過駆動ＣＭＯＳ設計手法」を用いた半導体装置のトランジスタにおいて、ドレイン電圧が、あるＣＭＯＳ世代の通常の電源電圧よりも低い回路においては効果的ではあるが、ゲート電圧が、該ＣＭＯＳ世代の通常の電源電圧よりも高い回路においては効果が期待できない。
【００２６】
本発明は、前記の問題に鑑み、相対的に高い電源電圧及び相対的に低い電源電圧からなる２系統の内部電源電圧を持つ半導体装置に対して低消費電力化及び動作の高速化を実現できるようにすることを目的とする。
【００２７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、装置内の複数のトランジスタのうち、ゲート長が相対的に小さく且つゲート絶縁膜の膜厚が相対的に小さい第１のトランジスタと、ゲート長が相対的に小さく且つゲート絶縁膜の膜厚が相対的に大きい第２のトランジスタとを備え、第１のトランジスタのゲート及びドレインには低電源電圧を印加し、第２のトランジスタのゲートには高電源電圧、ドレインには低電原電圧をそれぞれ印加する構成とする。
【００２８】
具体的に、本発明に係る第１の半導体装置は、一の基板に形成され、電圧が相対的に低い第１の電源電圧又は電圧が相対的に高い第２の電源電圧により駆動される多数の電界効果トランジスタを備えた半導体装置を対象とし、多数の電界効果トランジスタのうちゲート長が最も小さい群に属する電界効果トランジスタは、膜厚が相対的に小さい第１のゲート絶縁膜を有する第１の電界効果トランジスタと、膜厚が相対的に大きい第２のゲート絶縁膜を有する第２の電界効果トランジスタとを含む。
【００２９】
第１の半導体装置によると、ゲート長が最も小さい群に属する電界効果トランジスタのうち膜厚が相対的に大きい第２のゲート絶縁膜を有する第２の電界効果トランジスタのゲートに対して、電圧が相対的に高い第２の電源電圧を印加した場合には、第２の電界効果トランジスタの飽和電流値が大きくなるため、遅延時間が短縮される。
【００３０】
第１の半導体装置において、基板における多数の電界効果トランジスタの各しきい値電圧を決定するしきい値電圧制御用の不純物濃度は相対的に大きいことが好ましい。このようにすると、各トランジスタのしきい値電圧が高くなるため、第２の電界効果トランジスタのゲート絶縁膜の膜厚が相対的に大きくても、ショートチャネル効果を抑制できる。
【００３１】
第１の半導体装置において、第１の電界効果トランジスタが、基板上に形成された第１のゲート電極と、基板における第１のゲート電極の両側部側にそれぞれ形成された第１のソース領域及び第１のドレイン領域と、第１のソース領域又は第１のドレイン領域における第１のゲート電極側の端部に形成され、第１のソース領域又は第１のドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域とを有し、第２の電界効果トランジスタが、基板上に形成された第２のゲート電極と、基板における第２のゲート電極の両側部側にそれぞれ形成された第２のソース領域及び第２のドレイン領域と、第２のソース領域又は第２のドレイン領域における第２のゲート電極側の端部に形成され、第２のソース領域又は第２のドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域とを有していることが好ましい。このようにすると、第１及び第２の電界効果トランジスタの各ソース領域又は各ドレイン領域におけるゲート電極側の端部に形成され、各ソース領域又は各ドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域を有しているため、ソースドレイン間の抵抗が低減する。
【００３２】
第１の半導体装置において、第１の電界効果トランジスタが第１のゲート電極及び第１のドレイン電極を有し、第１のゲート電極及び第１のドレイン電極には第１の電源電圧が印加され、第２の電界効果トランジスタが第２のゲート電極及び第２のドレイン電極を有し、第２のゲート電極には第２の電源電圧が印加され、第２のドレイン電極には第１の電源電圧が印加されることが好ましい。このようにすると、膜厚が相対的に大きい第２のゲート絶縁膜を有する第２の電界効果トランジスタは、ゲートには相対的に高い第２の電源電圧が印加され、ドレインには相対的に低い第１の電源電圧が印加されるため、しきい値電圧に対する電源電圧の比が大きくなるので、飽和電流値が大幅に増大する。
【００３３】
この場合に、第１の電界効果トランジスタが、第１のゲート電極に第２の電界効果トランジスタからの出力を受けることが好ましい。
【００３４】
この場合に、多数の電界効果トランジスタのうちゲート長が最も大きい群に属する第３の電界効果トランジスタが第１のゲート絶縁膜とほぼ等しい膜厚を持つ第３のゲート絶縁膜を有し、第２の電界効果トランジスタが、第２のゲート電極に第３の電界効果トランジスタからの出力を受けることが好ましい。
【００３５】
また、多数の電界効果トランジスタのうちゲート長が最も大きい群に属する第３の電界効果トランジスタが第２のゲート絶縁膜とほぼ等しい膜厚を持つ第３のゲート絶縁膜を有し、第２の電界効果トランジスタが、第２のゲート電極に第３の電界効果トランジスタからの出力を受けることが好ましい。
【００３６】
また、第２の電界効果トランジスタの負荷容量が相対的に大きいことが好ましい。
【００３７】
第１の半導体装置において、第２の電界効果トランジスタが、基板上に形成された第２のゲート電極と、基板における第２のゲート電極の両側部側にそれぞれ形成されたソース領域及びドレイン領域と、ソース領域又はドレイン領域における第２のゲート電極側の端部に形成され、ソース領域及びドレイン領域よりも小さい不純物濃度を持つＬＤＤ領域とを有していることが好ましい。
【００３８】
この場合に、第２の電界効果トランジスタが、第２のゲート電極に第２の電源電圧が印加され、ドレイン領域に第１の電源電圧が印加されることが好ましい。
【００３９】
第１の半導体装置において、多数の電界効果トランジスタのうちゲート長が最も大きい群に属する複数の第３の電界効果トランジスタが、第３のゲート電極及び第２のゲート絶縁膜とほぼ等しい膜厚を持つ第３のゲート絶縁膜を有し、複数の第３の電界効果トランジスタの一部が、基板における第３のゲート電極の両側部側にそれぞれ形成されたソース領域及びドレイン領域と、ソース領域又はドレイン領域における第３のゲート電極側の端部に形成され、ソース領域及びドレイン領域よりも小さい不純物濃度を持つＬＤＤ領域とを有し、複数の第３の電界効果トランジスタの残部が、基板におけるゲート電極の両側部側にそれぞれ形成されたソース領域及びドレイン領域と、ソース領域又はドレイン領域におけるゲート電極側の端部に形成され、ソース領域又はドレイン領域と同等の不純物濃度を持つエクステンション領域とを有していることが好ましい。
【００４０】
この場合に、第３の電界効果トランジスタが、第３のゲート電極及びドレイン領域に第２の電源電圧が印加されることが好ましい。
【００４１】
本発明に係る第２の半導体装置は、一の基板に形成され、電圧が相対的に低い第１の電源電圧又は電圧が相対的に高い第２の電源電圧により駆動される多数の電界効果トランジスタを備えた半導体装置を対象とし、多数の電界効果トランジスタは、ゲート長が相対的に小さい第１のゲート電極及び膜厚が相対的に大きい第１のゲート絶縁膜を有する複数の第１の電界効果トランジスタと、ゲート長が相対的に大きい第２のゲート電極及び膜厚が相対的に小さい第２のゲート絶縁膜を有する複数の第２の電界効果トランジスタとを含む。
【００４２】
第２の半導体装置によると、多数の電界効果トランジスタのうちゲート長が相対的に小さい第１のゲート電極及び膜厚が相対的に大きい第１のゲート絶縁膜を有する第１の電界効果トランジスタのゲートに対して電圧が、相対的に高い第２の電源電圧を印加した場合には、第１の電界効果トランジスタの飽和電流値が大きくなるため、遅延時間が短縮される。
【００４３】
第２の半導体装置において、基板における多数の電界効果トランジスタの各しきい値電圧を決定するしきい値電圧制御用の不純物濃度は相対的に大きいことが好ましい。
【００４４】
第２の半導体装置において、複数の第１の電界効果トランジスタが、基板における第１のゲート電極の両側部側にそれぞれ形成された第１のソース領域及び第１のドレイン領域と、第１のソース領域又は第１のドレイン領域における第１のゲート電極側の端部に形成され、第１のソース領域又は第１のドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域とを有し、複数の第２の電界効果トランジスタの一部が、基板における第２のゲート電極の両側部側にそれぞれ形成された第２のソース領域及び第２のドレイン領域と、第２のソース領域又は第２のドレイン領域における第２のゲート電極側の端部に形成され、第２のソース領域及び第２のドレイン領域よりも小さい不純物濃度を持つＬＤＤ領域とを有し、複数の第２の電界効果トランジスタの残部が、基板における第２のゲート電極の両側部側にそれぞれ形成された第２のソース領域及び第２のドレイン領域と、第２のソース領域又は第２のドレイン領域における第２のゲート電極側の端部に形成され、第２のソース領域又は第２のドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域とを有していることが好ましい。このようにすると、第１の電界効果トランジスタは、各ソース領域又は各ドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域を有しているため、各第１の電界効果トランジスタのソースドレイン間の抵抗が低減する。また、複数の第２の電界効果トランジスタの一部は、ＬＤＤ構造を有しているため、耐圧が向上し、複数の第２の電界効果トランジスタの残部はエクステンション構造を有しているため、ソースドレイン間抵抗が低減する。
【００４５】
第２の半導体装置において、複数の第１の電界効果トランジスタが、それぞれ第１のドレイン電極を有し、各第１のゲート電極には第２の電源電圧が印加され、各第１のドレイン電極には第１の電源電圧が印加され、複数の第２の電界効果トランジスタが、それぞれ第２のドレイン電極を有し、各第２のゲート電極には第１の電源電圧が印加され、各第２のドレイン電極には第２の電源電圧が印加されることが好ましい。このようにすると、ゲート長が相対的に小さい第１のゲート電極及び膜厚が相対的に大きい第１のゲート絶縁膜を有する第１の電界効果トランジスタは、ゲートには相対的に高い第２の電源電圧が印加され、ドレインには相対的に低い第１の電源電圧が印加されるため、しきい値電圧に対する電源電圧の比が大きくなるので、飽和電流値が大幅に増大する。また、ゲート長が相対的に大きい第２のゲート電極及び膜厚が相対的に小さい第２のゲート絶縁膜を有する第２の電界効果トランジスタは、ゲート酸化膜の膜厚が相対的に小さいため、回路遅延が生じにくい。
【００４６】
この場合に、複数の第１の電界効果トランジスタのうちの一の電界効果トランジスタが、第１のゲート電極に複数の第２の電界効果トランジスタのうちのいずれかからの出力を受けることが好ましい。
【００４７】
さらに、複数の第１の電界効果トランジスタが、第１導電型及び第２導電型のトランジスタ対からなる第１のインバータ回路であり、複数の第２の電界効果トランジスタが、第１導電型及び第２導電型のトランジスタ対からなる第２のインバータ回路であり、第１のインバータ及び第２のインバータが、第１のインバータの入力部と第２のインバータの出力部とが接続されることにより、リピータ回路を構成していることが好ましい。
【００４８】
また、複数の第２の電界効果トランジスタうちの一の電界効果トランジスタが、第２のゲート電極に複数の第１の電界効果トランジスタのうちのいずれかからの出力を受けることが好ましい。
【００４９】
【発明の実施の形態】
（第１の実施形態）
本発明に係る第１の実施形態について図面を参照しながら説明する。
【００５０】
図１（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置であるＤＲＡＭ混載ＬＳＩにおけるデバイス構成であって、（ａ）はランダムロジック部を示し、（ｂ）はＤＲＡＭコア部を示し、（ｃ）はＩ／Ｏ回路部を示している。図１（ｂ）及び（ｃ）において、図８に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００５１】
図１（ａ）に示すように、ランダムロジック部には、第１のＣＭＯＳインバータ１１と、共通ドレインである出力端子が第１のＣＭＯＳインバータ１１の入力端子と接続された第２のＣＭＯＳインバータ１２と、共通ドレインである出力端子が第２のＣＭＯＳインバータ１の入力端子と接続された第３のＣＭＯＳインバータ１３とを有している。第２のインバータ１２と第１のインバータ１１との間には配線長が相対的に大きい配線が接続され、その負荷容量であるキャパシタ１４の負荷が大きい構成とする。
【００５２】
第１のＣＭＯＳインバータ１１は、ゲート長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート酸化膜厚が４．０ｎｍのＰ型及びＮ型の第１の電界効果トランジスタとしての第１のトランジスタＴｒ１が用いられ、第２のＣＭＯＳインバータ１２は、ゲート長が０．１８μｍ、電源電圧が１．８Ｖ、ゲート酸化膜厚が７．０ｎｍのＰ型及びＮ型の第２の電界効果トランジスタとしての第４のトランジスタＴｒ４が用いられ、第３のＣＭＯＳインバータ１３は、ゲート長が０．３５μｍ、電源電圧が３．３Ｖ、ゲート酸化膜厚が７．０ｎｍのＰ型及びＮ型の第３の電界効果トランジスタとしての第３のトランジスタＴｒ３が用いられている。
【００５３】
このように、本実施形態に係るランダムロジック部は、ゲート長が０．１８μｍと相対的に小さいゲート電極及び膜厚が４．０ｎｍと相対的に大きいゲート絶縁膜を有し、電圧が１．８Ｖと相対的に低い電源電圧が入力される第１のトランジスタＴｒ１を含む第１のインバータ１１を基本回路としている。比較的負荷が大きい部分には、ゲート長が０．１８μｍと相対的に小さいゲート電極及び膜厚が７．０ｎｍと相対的に大きいゲート絶縁膜を有し、出力電圧に１．８Ｖと相対的に低い第１の電源電圧が印加され、入力電圧に３．３Ｖと相対的に高い第２の電源電圧が印加される第４のトランジスタＴｒ４を含む第２のインバータ１２に駆動させることを特徴とする。さらに、第２のインバータ１２に供給される３．３Ｖの電圧を生成するため、第３のインバータ１３は第３のトランジスタＴｒ３を含んでいる。
【００５４】
ここで、第４のトランジスタＴｒ４は、ゲートに最大で３．３Ｖの第２の電源電圧が印加され、ドレインに最大で１．８Ｖの第１の電源電圧が印加されるものの、ゲート酸化膜の信頼性やホットキャリアに対する耐性の面からはなんら問題はない。但し、ゲート酸化膜の膜厚が第１のトランジスタＴｒ１よりも厚く、且つ、しきい値電圧制御用の基板に対する不純物注入量は第１のトランジスタＴｒ１よりも少ないため、ショートチャネル効果が顕在化するおそれがある。
【００５５】
しかしながら、本願発明者は、後述するデバイスシミュレーション及びデバイス特性の簡単な見積もりにより、本実施形態に係る第４のトランジスタＴｒ４の電流駆動力が大幅に向上すること、及びショートチャネル効果の顕在化を抑制できることを見出している。
【００５６】
以下、第１のトランジスタＴｒ１と第４のトランジスタＴｒ４とのプロセス条件を説明する。
【００５７】
図２は第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４及び後述する第５のトランジスタＴｒ５のＮ型及びＰ型トランジスタごとのプロセス条件の一覧を示している。
【００５８】
まず、Ｎ型トランジスタについて説明する。
【００５９】
図２に示すように、例えば、シリコンからなる基板に対して行なうしきい値電圧制御用の不純物の注入条件を比べると、第４のトランジスタＴｒ４は、Ｐ型ドーパントをホウ素（Ｂ）とし、注入エネルギーが１００ｋｅＶでドーズ量が３．０×１０12ｃｍ-2であり、第１のトランジスタＴｒ１は、注入エネルギーが１００ｋｅＶでドーズ量が７．０×１０12ｃｍ-2であり、第４のトランジスタＴｒ４は第１のトランジスタＴｒ１と比べて半分以下としている。これは、両トランジスタＴｒ１及びＴｒ４におけるゲート長が０．４μｍ程度のロングチャネル時のしきい値電圧の値を同一とするためである。
【００６０】
エクステンション領域は、ショートチャネル効果を抑制するために接合深さが５０ｎｍの浅接合とし、共にＮ型ドーパントをヒ素（Ａｓ）とし、注入エネルギーが１０ｋｅＶでドーズ量が６．０×１０14ｃｍ-2としている。ここで、エクステンション領域とは、基板におけるソース領域及びドレイン領域のゲート電極側の端部に設けられたソース領域又はドレイン領域とほぼ同等の不純物濃度を持つ不純物拡散領域であり、これにより、ソースドレイン間の抵抗値が低減されるため、遅延時間の増大を抑制できる。
【００６１】
また、エクステンション領域の接合部周辺に形成され、空乏層の広がりを抑えるＰ+ 領域であるポケット領域は、エクステンション領域が浅接合であるため、採用していない。
【００６２】
次に、Ｐ型トランジスタについて説明する。
【００６３】
図２に示すように、エクステンション領域は、第１のトランジスタＴｒ１及び第４のトランジスタＴｒ４の双方に対して、浅接合形成と電流駆動力とのトレードオフからＰ型ドーパントをホウ素とし、注入エネルギーが１０ｋｅＶでドーズ量が２．０×１０14ｃｍ-2の注入条件で形成されている。
【００６４】
エクステンション領域の接合深さは約６０ｎｍであり、Ｎ型トランジスタと比べて深く形成されているため、Ｎ型ドーパントをヒ素とし、注入エネルギーが１４０ｋｅＶでドーズ量が１．０×１０13ｃｍ-2の注入条件でポケット領域を形成している。この、いわゆるポケット注入は、しきい値電圧制御用のイオン注入も兼ねているため、第１のトランジスタＴｒ１及び第４のトランジスタＴｒ４におけるロングチャネル時のしきい値電圧の値を同一とする場合には、ゲート酸化膜の膜厚が厚い第４のトランジスタＴｒ４においては、しきい値電圧制御用のイオン注入を行なう必要がないので、第４のトランジスタＴｒ４の場合にはマスク工程を１工程分省くことができる。
【００６５】
本実施形態においては、リーク電流を十分に抑制する必要がある電池駆動型の低消費電力型ＬＳＩを対象としているため、Ｎ型及びＰ型トランジスタの各しきい値電圧の所定値を相対的に高くなるように高めの基板濃度を設定している。
【００６６】
以下、前記のプロセス条件により形成された従来型の第１のトランジスタＴｒ１と本実施形態に係る第４のトランジスタＴｒ４とに対して３種類のプロセスデバイスシミュレーションを行なった結果をそれぞれ説明する。
【００６７】
図３（ａ）及び（ｂ）は第１のトランジスタＴｒ１及び第４のトランジスタＴｒ４における各しきい値電圧値のゲート長依存性を示すグラフであって、（ａ）はＮ型トランジスタを示し、（ｂ）はＰ型トランジスタを示している。図３（ａ）に示すように、第１のトランジスタＴｒ１及び第４のトランジスタＴｒ４は、ロングチャネル時のしきい値電圧値は共に０．５５Ｖと同一であるが、ゲート長が０．１８μｍの場合には、第１のトランジスタＴｒ１の０．４９Ｖに対して、第４のトランジスタＴｒ４は０．４５Ｖを示している。また、ゲート長の変化量に対するしきい値電圧の変化量は第１のトランジスタＴｒ１の０．９Ｖ／μｍに対して、第４のトランジスタＴｒ４は１．４Ｖ／μｍと若干ショートチャネル効果が現われている。しかしながら、この程度のしきい値電圧の変化量は量産レベルの２Ｖ／μｍ〜３Ｖ／μｍと比べて小さいため十分に許容できる値である。
【００６８】
このシミュレーション結果から分かるように、ショートチャネル効果はゲート酸化膜の膜厚にはそれほど依存しない。これは、Ｎ型トランジスタの場合は、エクステンション領域の接合深さを浅くしているためであり、また、第４のトランジスタＴｒ４の基板濃度をロングチャネル時のしきい値電圧が０．５５Ｖ程度とになるように高めに設定しているからである。
【００６９】
次に、図３（ｂ）に示すように、Ｐ型トランジスタの場合はゲート長にほとんど依存しないことがわかる。これは、ショートチャネル効果によるしきい値電圧値の減少分と、逆ショートチャネル効果によるしきい値電圧値の増加分とが打ち消し合っているためと考えられる。このように、トランジスタのしきい値電圧がポケット注入により決定されている場合には、ショートチャネル効果はゲート酸化膜の膜厚にはそれほど依存しないことが分かる。従来は、ポケット領域の濃度を高くし過ぎると逆ショートチャネル効果が顕在化するため、ポケット領域のイオン注入量に制限があったが、本実施形態に係るＰ型の第４のトランジスタＴｒ４は、しきい値電圧制御用のイオン注入を行なわずにポケット注入量を多くすることにより、ショートチャネル効果によるしきい値電圧の低下を抑制している。
【００７０】
次に、図４（ａ）及び（ｂ）は第１のトランジスタＴｒ１及び第４のトランジスタＴｒ４における各飽和電流値のゲート長依存性を示すグラフであって、（ａ）はＮ型トランジスタを示し、（ｂ）はＰ型トランジスタを示している。ここで、ドレイン電圧は共に１．８Ｖとし、ゲート電圧は第１のトランジスタＴｒ１を１．８Ｖとし、第４のトランジスタＴｒ４を３．３Ｖとしている。
【００７１】
図４（ａ）に示すように、Ｎ型トランジスタの場合は、ゲート長を０．１８μｍとすると、第４のトランジスタＴｒ４のドレイン飽和電流値は約６４０μＡ／μｍとなり、第１のトランジスタＴｒ１のドレイン飽和電流値は約３５０μＡ／μｍの１．８倍程度にまで増大する。同様に、図４（ｂ）に示すように、Ｐ型トランジスタの場合も、ゲート長を０．１８μｍとすると、第４のトランジスタＴｒ４のドレイン飽和電流値は約２８０μＡ／μｍとなり、第１のトランジスタＴｒ１のドレイン飽和電流値は約１５０μＡ／μｍの１．９倍程度にまで増大する。
【００７２】
次に、図５（ａ）及び（ｂ）は第１のトランジスタＴｒ１及び第４のトランジスタＴｒ４における各ドレイン電流値のドレイン電圧依存性を示すグラフであって、（ａ）はＮ型トランジスタを示し、（ｂ）はＰ型トランジスタを示している。ここで、ゲート長は共に０．１８μｍでドレイン電圧は共に１．８Ｖとし、ゲート電圧は第１のトランジスタＴｒ１を１．８Ｖとし、第４のトランジスタＴｒ４を３．３Ｖとしている。
【００７３】
図５（ａ）に示すように、Ｎ型トランジスタの場合は、ドレイン電圧値を１．０Ｖとすると、第４のトランジスタＴｒ４のドレイン電流値は約５８０μＡ／μｍとなり、第１のトランジスタＴｒ１のドレイン電流値は約３２０μＡ／μｍの１．８倍程度にまで増大しており、同様に、Ｐ型トランジスタの場合は、ドレイン電圧値を１．０Ｖとすると、第４のトランジスタＴｒ４のドレイン電流値は約２２０μＡ／μｍとなり、第１のトランジスタＴｒ１のドレイン電流値は約１３０μＡ／μｍの１．７倍程度にまで増大する。
【００７４】
このように、本実施形態に係る第４のトランジスタＴｒ４は従来の第１のトランジスタＴｒ１と比べてドレイン電流値及びドレイン飽和電流値が大幅に増大する。
【００７５】
以下、ゲート長が０．１８μｍと相対的に小さいゲート及び膜厚が７．０ｎｍと相対的に大きいゲート酸化膜を有する第４のトランジスタＴｒ４と、ゲート長が０．１８μｍと相対的に小さいゲート及び膜厚が４．０ｎｍと相対的に小さいゲート酸化膜を有する第１のトランジスタＴｒ１とを比較して、第４のトランジスタのゲート電圧のみ３．３Ｖの高めの電圧を印加すると、ドレイン飽和電流値が２倍程度にまで増大する理由を考察する。
【００７６】
まず、各ゲートに印加される電界の大きさを比較する。
【００７７】
第４のトランジスタＴｒ４の場合は、１．８Ｖ／４．０ｎｍ＝４．５ＭＶ／ｃｍとなり、第１のトランジスタＴｒ１の場合は、３．３Ｖ／７．０ｎｍ＝４．７ＭＶ／ｃｍとなって、両者はほぼ同等の電界の大きさであり、ゲート酸化膜の膜厚からみた両者のゲート電圧の設定値は妥当である。
【００７８】
次に、ドレイン飽和電流値について非常に簡単なモデルを用いて考える。
ここで、飽和電流値Ｉdsatは、ゲート電圧Ｖgsとしきい値電圧Ｖthとの差のα乗に比例し、ゲート酸化膜厚ｔoxに反比例する。従って、第１のトランジスタＴｒ１に対する第４のトランジスタＴｒ４の飽和電流値の改善度は、
Ｉdsat（Ｔｒ４)／Ｉdsat（Ｔｒ１）
＝｛（Ｖgs4 −Ｖth4 ）α/ｔox4 ｝／｛（Ｖgs1 −Ｖth1 ）α/ｔox1 ｝
＝｛（３．３−０．４５)1.47/７．０｝／｛（１．８−０．４９）1.47/４．０｝
＝１．７９
となり、前述のシミュレーション結果とほぼ一致する。
【００７９】
このように、飽和電流値が非常に大きく改善されるのは、以下の理由による。すなわち、ゲート酸化膜の膜厚を厚くした分だけゲート電圧を高くすることができるため、しきい値電圧に対する電源電圧の比を大きくできるので、ゲート酸化膜の膜厚が厚くなることによる飽和電流値の減少を上回る程に大きく改善できるからである。
【００８０】
ここで、第１のトランジスタＴｒ１と第４のトランジスタＴｒ４とのしきい値電圧Ｖth1 及びＶth4 はそれぞれ０．４９Ｖ及び０．４５Ｖであるとし、パラメータαの値の１．４７は、ゲート長が０．１８μｍのトランジスタのシミュレーション値と合うように調整している。なお、パラメータαはゲート長依存性を有しているため、ゲート長が小さくなる程小さくなる傾向を示すが、この結果はディープサブミクロンデバイスの傾向と同等であり、また値自体も妥当である。
【００８１】
以上説明したように、本実施形態によると、基板におけるしきい値電圧制御用の不純物濃度を相対的に大きくすることにより、ショートチャネル効果がゲート酸化膜の膜厚に対して大きく依存しなくなるため、ゲート酸化膜の膜厚を大きくした分だけゲート電圧を高くすることができる。その結果、しきい値電圧に対する電源電圧の比を大きくできるので、ゲート酸化膜の膜厚が厚くなることによる飽和電流値の減少を上回る程に大きく改善できるようになる。その結果、ランダムロジック部においても、２系統の電源電圧及び３種類のトランジスタを用いて回路を構成することにより、低消費電力化と動作の高速化とを両立できる。
【００８２】
また、図１（ａ）に示す回路構成は、マイクロプロセッサ（ＭＰＵ）等の消費電力が大きいＬＳＩには不適当であるが、リーク電流を十分に抑制する必要がある携帯用で且つ電池駆動型の低消費電力型ＬＳＩには最適な構成である。また、消費電力が大きいＬＳＩにおいても、微細化が進めば、電源電圧に対するしきい値電圧の比が相対的に大きくなることは必至であるため、第４のトランジスタＴｒ４を含む回路構成は将来的に極めて有望である。
【００８３】
以下、図１（ａ）に示すランダムロジック部における回路の遅延について説明する。図１（ａ）に示す第３のＣＭＯＳインバータ１３の第３のトランジスタＴｒ３は設計ルールが前世代又はさらに前の世代のトランジスタであるため、第３のＣＭＯＳインバータ１３から第４のトランジスタＴｒ４を含む第２のＣＭＯＳインバータ１２への信号遅延は第１のトランジスタＴｒを含む第１のＣＭＯＳインバータ１１のみからなる従来のランダムロジック部と比べて大きくなる。
【００８４】
しかしながら、第２のＣＭＯＳインバータ１２と第１のＣＭＯＳインバータ１１との間が、配線容量が支配的な負荷である場合、すなわち、相対的に長い配線で且つ配線の断面積が大きくて配線抵抗が小さい場合、又はファンアウト数が大きい回路等の場合には、第２のＣＭＯＳインバータ１２と第１のＣＭＯＳインバータ１１との間の信号遅延は従来型に対して大幅に改善されるため、第３のＣＭＯＳインバータ１３から第１のＣＭＯＳインバータ１１までの総合的な遅延を大きく改善できる。
【００８５】
このように、第４のトランジスタＴｒ４を大きな配線負荷を持ったロジック回路のドライバ回路に用い、ゲートに印加される最大電圧をドレインに印加される最大電圧よりも大きくすることにより、回路の遅延時間を大幅に改善できる。また、第４のトランジスタＴｒ４を含む回路を負荷容量の大きい回路に用いた場合には、回路の遅延時間の改善効果が極めて大きくなる。
【００８６】
以下、図１（ｃ）に示すＩ／Ｏ回路部について説明する。
【００８７】
ゲートとドレインとに最大で３．３Ｖの第２の電源電圧が印加されるような回路においては、従来はゲート長が０．３５μｍでゲート酸化膜の膜厚が７．０ｎｍの第３のトランジスタＴｒ３を用いていたが、本実施形態においては、基板濃度を相対的に高めに設定しいるため、従来型の第３のトランジスタＴｒ３に対してもショートチャネル効果は改善される。
【００８８】
しかしながら、Ｎ型トランジスタの場合は、ホットキャリアに対する耐性が低くなるので、ＬＤＤ構造のドレインを用いる必要がある。また、深い接合深さを持つＬＤＤ構造によるショートチャネル効果を抑制し且つドレイン近傍の最大電界を緩和するため、ゲート長は従来型と同等の０．３５μｍに設定する必要がある。
【００８９】
一方、Ｐ型トランジスタの場合は、ホットキャリアに対する耐性がそれほど問題とならないため、ＬＤＤ構造ではなくエクステンション構造とすることができる。これにより、基板におけるゲート側壁の下方の領域にまで不純物濃度が高くなるため、ショートチャネル効果を一層抑制できるので、ゲート長を０．３５μｍから０．３０μｍまで短縮できるようになる。従って、飽和電流値はゲート長に反比例するため、Ｐ型トランジスタの飽和電流値を大きくできる。さらに、Ｐ型トランジスタのチャネル幅を小さくできることによりレイアウト面積を削減できると共に、寄生容量を低減できることにより動作の高速化と低消費電力化とを実現できる。
【００９０】
図６は図１（ａ）〜（ｃ）に示す回路構成を用いたＤＲＡＭ混載ＬＳＩの平面構成を示している。図６に示すように、ＬＳＩチップ２１の主面には、その周縁部に複数のＩ／Ｏ回路部２２が設けられ、主面の一隅部にＤＲＡＭコア部２３が設けられ、主面の残部にランダムロジック部２４が設けられている。
【００９１】
一般に、ランダムロジック部２４における配線負荷が大きい回路は、該ランダムロジック部２４の一端部と該一端部と対向する他端部とを結ぶ場合のような相対的に長い配線である場合が多い。ランダムロジック部２４の周辺部には、ＤＲＡＭコア部２３又はＩ／Ｏ回路部２２に供給される３．３Ｖの第２の電源電圧線が配置されているため、図１（ａ）に示す回路構成を図６に示すランダムロジック部２４に適用すれば、第２の電源電圧線の配線は容易であり、ランダムロジック２４における２系統の電源電圧線によるチップ面積の増加の影響は小さい。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００９２】
図１（ａ）に示す回路において、第３のトランジスタＴｒ３のゲートの入力電圧が１．８Ｖの場合には、ゲート酸化膜の膜厚を大きくする必要がない。
【００９３】
そこで、第３のトランジスタＴｒ３の代わりにゲート酸化膜の膜厚を第１のトランジスタＴｒ１と同等の４．０ｎｍとした第５のトランジスタＴｒ５として用いることができる。図２のデバイス構成の一覧表に示すように、第５のトランジスタＴｒ５は、しきい値電圧制御用のイオン注入において第１のトランジスタＴｒ１と同等であり、ＬＤＤ領域形成用のイオン注入において第３のトランジスタＴｒ３と同等である。
【００９４】
図７は本発明の第２の実施形態に係る半導体装置の回路構成を示している。図７に示すように、第１のリピータ回路３０Ａ、第２のリピータ回路３０Ｂ及び第３のリピータ回路３０Ｃがこの順に直列に接続され、各リピータ回路間は負荷が大きい構成とする。
【００９５】
各リピータ回路３０Ａ，３０Ｂ，３０Ｃはそれぞれ、Ｐ型及びＮ型の第５のトランジスタＴｒ５からなる第１のＣＭＯＳインバータ３１とＰ型及びＮ型の第４のトランジスタＴｒ４からなる第２のＣＭＯＳインバータ３２とがこの順に直列に接続されて構成されている。
【００９６】
一般に、ＬＳＩにおいては、比較的長い配線における信号の波形劣化や減衰を防止するために、２段のＣＭＯＳインバータからなるリピータ回路を設ける場合が多い。リピータ回路をｎ段（但し、ｎは正の整数とする。）設ける場合には、ゲート（論理素子）間距離をｎ＋１分割した位置に挿入する。
【００９７】
次に、リピータ回路の動作原理を説明する。ＬＳＩの比較的長い配線においては、遅延時間は配線遅延が支配的となる。前述したように、配線遅延はＲＣ遅延と容量の充放電遅延とからなり、配線長が非常に長くなると、遅延時間は配線抵抗と配線容量との積に起因するＲＣ遅延がより支配的となる。これは配線抵抗（Ｒ）及び配線容量（Ｃ）が共に配線長に比例するため、配線遅延が配線長の２乗に比例するからである。
【００９８】
リピータ回路において配線をｎ分割すると、配線遅延はｎ分の１となる。一方、リピータ回路をｎ段用いることにより、配線負荷がない場合のゲートの遅延時間はｎ＋１倍に増加するため、設けるリピータ回路の段数には最適値がある。
【００９９】
本実施形態に係るリピータ回路は、第１のＣＭＯＳインバータ３１を構成するトランジスタとして、電源電圧が３．３Ｖと相対的に高い第２の電源電圧を用いると共にゲート長が０．３５μｍと相対的に大きいゲート及び膜厚が４．０ｎｍと相対的に小さいゲート酸化膜を有する第２の電界効果トランジスタとしての第５のトランジスタＴｒ５を備えている。その結果、図７に示すように、第２のＣＭＯＳインバータ３２を構成する第１の電界効果トランジスタとしての第４のトランジスタＴｒ４のゲートに３．３Ｖの電圧を印加でき、また、第５のトランジスタＴｒ５のゲート酸化膜厚が相対的に小さいため、ゲート電圧を１．８Ｖと相対的に低い第１の電源電圧を用いることができる。その結果、第１のリピータ回路３０Ａの出力端子と第２のリピータ回路３０Ｂの入力端子とを接続できるので、多段のリピータ回路を確実に実現できる。さらに、第５のトランジスタＴｒ５のゲート酸化膜の膜厚が相対的に小さいため、第５のトランジスタＴｒ５から第４のトランジスタＴｒ４への遅延も増大しない。これにより、リピータ回路本来のＲＣ遅延を低減できるのみならず、高駆動力を持つ第４のトランジスタＴｒ４を用いることにより、容量の充放電遅延をも大幅に低減することができる。
【０１００】
【発明の効果】
本発明の第１の半導体装置によると、ゲート長が最も小さい群に属する電界効果トランジスタのうち膜厚が相対的に大きい第２のゲート絶縁膜を有する第２の電界効果トランジスタに対して、電圧が相対的に高い第２の電源電圧を印加した場合には、ゲート絶縁膜の膜厚が相対的に大きいため、第１の電界効果トランジスタの飽和電流値が大きくなる。その結果、飽和電流値と反比例する遅延時間が短縮されるので、動作の高速化を図ることができる。
【０１０１】
第１の半導体装置において、基板における多数の電界効果トランジスタの各しきい値電圧を決定するしきい値電圧制御用の不純物濃度は相対的に大きいと、各トランジスタのしきい値電圧が高くなるため、第２の電界効果トランジスタのゲート絶縁膜の膜厚が相対的に大きくても、ショートチャネル効果を抑制できる。
【０１０２】
第１の半導体装置において、第１の電界効果トランジスタ及び第２の電界効果トランジスタのそれぞれが、基板におけるゲート電極の両側部側にそれぞれ形成されたソース領域及びドレイン領域と、ソース領域又はドレイン領域におけるゲート電極側の端部に形成され、ソース領域又はドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域とを有していると、ソースドレイン間の抵抗が低減するので、動作が一層高速化される。
【０１０３】
第１の半導体装置において、第１の電界効果トランジスタが第１のゲート電極及び第１のドレイン電極を有し、第１のゲート電極及び第１のドレイン電極には第１の電源電圧が印加され、第２の電界効果トランジスタが第２のゲート電極及び第２のドレイン電極を有し、第２のゲート電極には第２の電源電圧が印加され、第２のドレイン電極には第１の電源電圧が印加されると、第１の電界効果トランジスタは、相対的に低い第１の電源電圧により駆動されるため、消費電力を低減できる。さらに、膜厚が相対的に大きい第２のゲート絶縁膜を有する第２の電界効果トランジスタは、ゲートには相対的に高い第２の電源電圧が印加され、ドレインには相対的に低い第１の電源電圧が印加されるため、ゲート電圧が高い分だけしきい値電圧との比が大きくなるので、飽和電流値が大幅に増大する。従って、飽和電流値が大幅に増大するため、電流駆動力が大きくなるので、回路の遅延時間を確実に短縮できる。
【０１０４】
この場合に、第１の電界効果トランジスタが、第１のゲート電極に第２の電界効果トランジスタからの出力を受けると、第２の電界効果トランジスタの第２のドレイン電極には第１の電源電圧が印加されているため、第１の電界効果トランジスタのゲート電圧の第１の電源電圧と対応するので、回路を確実に構成できる。
【０１０５】
この場合に、多数の電界効果トランジスタのうちゲート長が最も大きい群に属する第３の電界効果トランジスタが、第１のゲート絶縁膜とほぼ等しい膜厚を持つ第３のゲート絶縁膜を有し、第２の電界効果トランジスタが、第２のゲート電極に第３の電界効果トランジスタからの出力を受けると、第３の電界効果トランジスタのドレイン電極に第２の電源電圧を印加すれば、第２の電界効果トランジスタのゲート電圧と対応するので、回路を確実に構成できる。
【０１０６】
また、多数の電界効果トランジスタのうちゲート長が最も大きい群に属する第３の電界効果トランジスタが、前記第２のゲート絶縁膜とほぼ等しい膜厚を持つ第３のゲート絶縁膜を有し、第２の電界効果トランジスタが、第２のゲート電極に第３の電界効果トランジスタからの出力を受けると、第３の電界効果トランジスタのドレイン電極に第２の電源電圧を印加すれば、第２の電界効果トランジスタのゲート電圧と対応するので、回路を確実に構成できる。
【０１０７】
また、第２の電界効果トランジスタの負荷容量が相対的に大きいと、第２の電界効果トランジスタの第２のゲート電極には相対的に高い第２の電源電圧が印加されるため飽和電流値が増大し、且つ、第２のドレイン電極には相対的に低い第１の電源電圧が印加されるため、負荷容量が大きくても回路の遅延時間が増大しない。
【０１０８】
第１の半導体装置において、第２の電界効果トランジスタが、基板上に形成された第２のゲート電極と、基板における第２のゲート電極の両側部側にそれぞれ形成されたソース領域及びドレイン領域と、ソース領域又はドレイン領域における第２のゲート電極側の端部に形成され、ソース領域及びドレイン領域よりも小さい不純物濃度を持つＬＤＤ領域とを有していると、第２の電界効果トランジスタのホットキャリアに対する耐性が向上する。
【０１０９】
この場合に、第２の電界効果トランジスタが、第２のゲート電極に第２の電源電圧が印加され、ドレイン領域に第１の電源電圧が印加されると、第２の電界効果トランジスタのゲートにＤＲＡＭのワード線を接続し、ドレインにビット線を接続すると、メモリセルのスイッチトランジスタに最適な構成となる。
【０１１０】
第１の半導体装置において、多数の電界効果トランジスタのうちゲート長が最も大きい群に属する複数の第３の電界効果トランジスタは、第３のゲート電極及び第２のゲート絶縁膜とほぼ等しい膜厚を持つ第３のゲート絶縁膜を有し、複数の第３の電界効果トランジスタの一部が、基板における第３のゲート電極の両側部側にそれぞれ形成されたソース領域及びドレイン領域と、ソース領域又はドレイン領域における第３のゲート電極側の端部に形成され、ソース領域及びドレイン領域よりも小さい不純物濃度を持つＬＤＤ領域とを有し、複数の第３の電界効果トランジスタの残部が、基板における第３のゲート電極の両側部側にそれぞれ形成されたソース領域及びドレイン領域と、ソース領域又はドレイン領域における第３のゲート電極側の端部に形成され、ソース領域又はドレイン領域と同等の不純物濃度を持つエクステンション領域とを有していると、ゲート長が相対的に大きい第３のゲート電極及び膜厚が相対的に大きい第３のゲート絶縁膜を有する第３の電界効果トランジスタは、電流駆動力が大きいため、ＤＲＡＭコア部の周辺回路を構成するデバイスとして最適である。さらに、複数の第３の電界効果トランジスタの一部はＬＤＤ構造を有しているため、ホットキャリアに対する耐性が向上し、また、複数の第３の電界効果トランジスタの残部はエクステンション構造を有しているため、ソースドレイン間抵抗が低減するので、動作が一層高速となる。
【０１１１】
この場合に、第３の電界効果トランジスタが、第３のゲート電極及びドレイン領域に第２の電源電圧が印加されると、第３の電界効果トランジスタのゲート長は相対的の大きく且つゲート酸化膜の膜厚が相対的に大きいため、電圧が相対的に高い第２の電源電圧により駆動されることにより、所望の動作を確実に行なえる。
【０１１２】
本発明の第２の半導体装置によると、多数の電界効果トランジスタのうちゲート長が相対的に小さい第１のゲート電極及び膜厚が相対的に大きい第１のゲート絶縁膜を有する第１の電界効果トランジスタは、ゲート絶縁膜の膜厚が相対的に大きいため、電圧が相対的に高い第２の電源電圧をゲートに印加した場合には、第１の電界効果トランジスタの飽和電流値が大きくなる。その結果、遅延時間が短縮されるので、動作の高速化を図れる。
【０１１３】
第２の半導体装置において、基板における多数の電界効果トランジスタの各しきい値電圧を決定するしきい値電圧制御用の不純物濃度は相対的に大きいと、各トランジスタのしきい値電圧が高くなるため、第２の電界効果トランジスタのゲート絶縁膜の膜厚が相対的に大きくても、ショートチャネル効果を抑制できる。
【０１１４】
第２の半導体装置において、複数の第１の電界効果トランジスタのそれぞれが、ソース領域及びドレイン領域と、ソース領域又はドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域とを有し、複数の第２の電界効果トランジスタの一部が、ソース領域及びドレイン領域とソース領域及びドレイン領域よりも小さい不純物濃度を持つＬＤＤ領域とを有し、複数の第２の電界効果トランジスタの残部が、ソース領域又はドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域とを有していると、各第１の電界効果トランジスタは、各ソース領域又は各ドレイン領域とほぼ同等の不純物濃度を持つエクステンション領域を有しているため、各第１の電界効果トランジスタのソースドレイン間の抵抗が低減するので、高速動作が可能となる。さらに、複数の第２の電界効果トランジスタの一部は、ＬＤＤ構造を有しているため、ホットキャリアに対する耐性が向上し、また、複数の第２の電界効果トランジスタの残部はエクステンション構造を有しているため、ソースドレイン間抵抗が低減するので、高速動作が可能となる。
【０１１５】
第２の半導体装置において、複数の第１の電界効果トランジスタが、それぞれ第１のドレイン電極を有し、各第１のゲート電極には第２の電源電圧が印加され、各第１のドレイン電極には第１の電源電圧が印加され、複数の第２の電界効果トランジスタが、それぞれ第２のドレイン電極を有し、各第２のゲート電極には第１の電源電圧が印加され、各第２のドレイン電極には第２の電源電圧が印加されると、膜厚が相対的に大きい第１のゲート絶縁膜を有する第１の電界効果トランジスタは、ゲートには相対的に高い第２の電源電圧が印加され、ドレイン電極には相対的に低い第１の電源電圧が印加されるため、ゲート電圧が高い分だけしきい値電圧との比が大きくなるので、飽和電流値が大幅に増大する。その結果、電流駆動力が大きくなるため、回路の遅延時間を確実に短縮できる。また、膜厚が相対的に小さい第２のゲート絶縁膜を有する第２の電界効果トランジスタは、ゲート酸化膜の膜厚が相対的に小さいため、飽和電流値が大きくなるので、回路遅延が生じにくい。従って、第２の電界効果トランジスタは、動作速度が劣化しにくいため、第１の電界効果トランジスタを駆動するデバイスとして適する。
【０１１６】
この場合に、複数の第１の電界効果トランジスタのうちの一の電界効果トランジスタが、第１のゲート電極に複数の第２の電界効果トランジスタのうちのいずれかからの出力を受けると、第２の電界効果トランジスタの第２のドレイン電極には第２の電源電圧が印加されているため、第１の電界効果トランジスタのゲート電圧の第２の電源電圧と対応するので、回路を確実に構成できる。
【０１１７】
さらに、複数の第１の電界効果トランジスタが、第１導電型及び第２導電型のトランジスタ対からなる第１のインバータ回路であり、複数の第２の電界効果トランジスタが、第１導電型及び第２導電型のトランジスタ対からなる第２のインバータ回路であり、第１のインバータ及び第２のインバータが、第１のインバータの入力部と第２のインバータの出力部とが接続されることにより、リピータ回路を構成していると、第１のインバータ回路は高駆動力の第１の電界効果トランジスタを含むため、リピータ回路本来のＲＣ遅延の低減のみならず、容量の充放電遅延をも低減できる。
【０１１８】
また、複数の第２の電界効果トランジスタうちの一の電界効果トランジスタが、第２のゲート電極に複数の第１の電界効果トランジスタのうちのいずれかからの出力を受けると、第１の電界効果トランジスタの第１のドレイン電極には第１の電源電圧が印加されているため、第２の電界効果トランジスタのゲート電圧の第１の電源電圧と対応するので、回路を確実に構成できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置のデバイス構成を示し、（ａ）はランダムロジック部を示す回路図であり、（ｂ）はＤＲＡＭコア部を示す回路図であり、（ｃ）はＩ／Ｏ回路部を示す回路図である。
【図２】本発明の第１及び第２の実施形態に係る半導体装置のトランジスタごとのプロセス条件を示す一覧図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係るトランジスタ及び従来のトランジスタにおける各しきい値電圧値のゲート長依存性を示すグラフを示し、（ａ）はＮ型トランジスタであり、（ｂ）はＰ型トランジスタである。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係るトランジスタ及び従来のトランジスタにおける各飽和電流値のゲート長依存性を示すグラフを示し、（ａ）はＮ型トランジスタであり、（ｂ）はＰ型トランジスタである。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係るトランジスタ及び従来のトランジスタにおける各ドレイン電流値のドレイン電圧依存性を示すグラフを示し、（ａ）はＮ型トランジスタであり、（ｂ）はＰ型トランジスタである。
【図６】本発明の第１の実施形態に係る半導体装置を適用したＬＳＩチップを示す平面構成図である。
【図７】本発明の第２の実施形態に係るトランジスタからなるリピータ回路を含む回路図である。
【図８】（ａ）〜（ｃ）は従来の半導体装置のデバイス構成を示し、（ａ）はランダムロジック部を示す回路図であり、（ｂ）はＤＲＡＭコア部を示す回路図であり、（ｃ）はＩ／Ｏ回路部を示す回路図である。
【図９】従来の「ゲート過駆動ＣＭＯＳ設計手法」を示す回路図である。
【符号の説明】
Ｔｒ１    第１のトランジスタ
Ｔｒ２    第２のトランジスタ
Ｔｒ３    第３のトランジスタ
Ｔｒ４    第４のトランジスタ
Ｔｒ５    第５のトランジスタ
１１      第１のＣＭＯＳインバータ
１２      第２のＣＭＯＳインバータ
１３      第３のＣＭＯＳインバータ
２１      ＬＳＩチップ
２２      Ｉ／Ｏ回路部
２３      ＤＲＡＭコア部
２４      ランダムロジック部
３０Ａ    第１のリピータ回路
３０Ｂ    第２のリピータ回路
３０Ｃ    第３のリピータ回路
３１      第１のＣＭＯＳインバータ
３２      第２のＣＭＯＳインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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