(57)【特許請求の範囲】
【請求項１】
伝送線路を介して送信された信号を受信する受信回路と、
受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号を反射させるように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
前記インピーダンス制御手段は、前記伝送線路の信号線に挿入されるＦＥＴを備え、
前記ＦＥＴは、前記検知部によって検知される前記受信信号の電圧がしきい値以下の時にオン状態、しきい値を超えるとオフ状態に移行し、
前記ＦＥＴがデプレッション型であり、ソースが前記受信回路側に接続され、
前記ＦＥＴのゲートは、当該ＦＥＴが挿入されている信号線とは異なる信号線若しくはグランドに接続されることを特徴とする受信装置。
【請求項２】
伝送線路を介して送信された信号を受信する受信回路と、
受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号を反射させるように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
前記インピーダンス制御手段は、前記伝送線路の信号線に挿入されるＦＥＴを備え、
前記ＦＥＴは、前記検知部によって検知される前記受信信号の電圧がしきい値以下の時にオン状態、しきい値を超えるとオフ状態に移行し、
前記ＦＥＴがエンハンスメント型であり、ソースが前記受信回路側に接続され、
前記ＦＥＴのゲートは、ダイオードを介して当該ＦＥＴが挿入されている信号線とは異なる信号線若しくはグランドに接続されると共に、抵抗素子を介してドレインに接続されることを特徴とする受信装置。
【請求項３】
伝送線路を介して送信された信号を受信する受信回路と、
受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号を反射させるように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
前記インピーダンス制御手段は、前記伝送線路の信号線に挿入されるＦＥＴを備え、
前記ＦＥＴは、前記検知部によって検知される前記受信信号の電圧がしきい値以下の時にオン状態、しきい値を超えるとオフ状態に移行し、
前記ＦＥＴがエンハンスメント型であり、ソースが前記受信回路側に接続され、
前記ＦＥＴのゲートは、ダイオードを介して当該ＦＥＴが挿入されている信号線とは異なる信号線若しくはグランドに接続され、
前記ゲートに対して、前記伝送線路に発生する電圧を昇圧して印加するための昇圧手段を備えることを特徴とする受信装置。
【請求項４】
前記昇圧手段は、前記伝送線路を構成する信号線間に接続されるダイオード及びコンデンサからなる直列回路と、この直列回路の共通接続点と、前記ゲートとの間に接続されるダイオードとで構成されることを特徴とする請求項３記載の受信装置。
【請求項５】
伝送線路を介して送信された信号を受信する受信回路と、
受信信号の電流を検知部により検知することで、検知対象の変化に応じて、前記受信信号を反射させるように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
前記インピーダンス制御手段は、前記伝送線路の信号線に挿入されるＦＥＴを備え、
前記検知部は、基準電圧を生成する基準電圧生成手段と、前記伝送線路に流れる電流を電圧に変換する電圧変換手段と、この電圧変換手段により変換された電圧と、前記基準電圧とを比較する比較回路とで構成され、
前記ＦＥＴのゲートには、前記比較回路の出力信号が与えられ、
前記電圧変換手段は、前記伝送線路に流れる電流を電圧に変換する電圧変換素子と、この電圧変換素子により変換された電圧を増幅して出力する増幅回路で構成され、
前記電圧変換素子に、前記ＦＥＴを用いたことを特徴とする受信装置。
【請求項６】
前記増幅回路は、
前記電圧変換素子の低電位側端子に反転入力端子が接続され、高電位側端子に第１抵抗素子を介して非反転入力端子が接続されるオペアンプと、
ベース，コレクタが前記オペアンプの出力端子，非反転入力端子に接続され、エミッタが第２抵抗素子を介してグランドに接続されるトランジスタとを備え、
前記第２抵抗素子の端子電圧が、増幅出力となることを特徴とする請求項５記載の受信装置。
【請求項７】
前記電圧変換素子に、前記ＦＥＴを用い、
前記増幅回路の前記第１抵抗素子を、ドレイン及びゲートが前記ＦＥＴと共通に接続され、ソースが前記オペアンプの非反転入力端子に接続されるＦＥＴに置き換えたことを特徴とする請求項６記載の受信装置。
【請求項８】
前記検知部は、前記伝送線路の信号線の電位と基準電圧とを比較として、比較結果を出力する電圧比較部を備え、
前記伝送線路に流れる電流に基づく比較結果と、前記電圧比較部による比較結果との論理積条件信号を、前記ＦＥＴのゲートに出力することを特徴とする請求項５乃至７の何れかに記載の受信装置。
【請求項９】
前記電圧比較部は、前記伝送線路の一方の信号線の電位を、他方の信号線の電位若しくはグランド電位に対して所定のオフセット電位を加えたものを前記基準電圧として比較することを特徴とする請求項８記載の受信装置。
【請求項１０】
前記伝送線路の信号線と、この信号線に挿入されるＦＥＴとの間に配置され、
前記信号線を介して伝送される通常の信号を、前記ＦＥＴ側に伝達させる信号伝送端子と、
電源若しくはグランドに接続される過電流バイパス端子とを有し、
前記信号線に過電圧が印加されると、前記信号線と前記過電流バイパス端子とを導通させるように動作する過電圧保護用素子を備えたことを特徴とする請求項１乃至９の何れかに記載の受信装置。
【請求項１１】
前記過電圧保護用素子は、Ｄ（Defused）ＭＯＳＦＥＴ，ＬＤ（Laterally Defused）ＭＯＳＦＥＴ，ダイオードの何れかで構成されることを特徴とする請求項１０記載の受信装置。
【請求項１２】
前記過電圧保護用素子は、直列に接続される第１及び第２ＦＥＴにより構成され、
前記第１ＦＥＴは、当該ＦＥＴの形成領域をなす基板層を介して接続されている第１，第２ドレインを有し、
前記第１及び第２ＦＥＴのソースが共通に接続され、前記第１ＦＥＴの第１ドレインが前記信号線に接続されると共に、前記第２ＦＥＴのドレインが前記過電流バイパス端子となり、
前記第１ＦＥＴの第２ドレインが前記信号伝送端子となることを特徴とする請求項１０記載の受信装置。
【請求項１３】
前記第１及び第２ＦＥＴのゲートを、オープン状態にしたことを特徴とする請求項１２記載の受信装置。
【請求項１４】
前記過電圧保護用素子は、アノードが共通に接続される第１及び第２ダイオードにより構成され、
前記第１ダイオードは、当該ダイオードの形成領域をなす基板層を介して接続されている第１，第２カソードを有し、
前記第１ダイオードの第１カソードが前記信号線に接続されると共に前記第２カソードが前記信号伝送端子となり、前記第２ダイオードのカソードが前記過電流バイパス端子となることを特徴とする請求項１０記載の受信装置。
【請求項１５】
前記インピーダンス制御手段を構成するＦＥＴと、前記過電圧保護用素子とは、互いに絶縁材料によって分離された領域に形成されていることを特徴とする請求項１０乃至１４の何れかに記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路を介して送信された信号を受信する場合に、受信信号のエネルギーを調整する機能を備えた受信装置に関する。
【背景技術】
【０００２】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような歪みが生じる問題があり、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献１では、伝送路の終端回路１１において、信号の電圧レベルがロウ，ハイ間で遷移する場合に、遅延回路２０において付与される遅延時間の間、終端５のインピーダンスを一時的に低下させる技術が開示されている。
【０００３】
また、特許文献２には、信号を送信する側において、出力信号レベルが変化するタイミングで出力インピーダンスを連続的に変化させる技術が開示されている。また、特許文献３には、受信側においてオーバーシュートやアンダーシュートを減衰回路１１２により減衰させると共に、充／放電回路１１４によって減衰回路１１２の出力端子を、電源電圧及び接地電圧に対して充／放電させる技術が開示されている。
【特許文献１】特開２００１−１２７８０５号公報
【特許文献２】特開２０００−３５３９４５号公報
【特許文献３】特開２０００−０５９４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、実際の通信ネットワークでは、伝送線路に多数の通信ノードが接続されている場合、信号の伝送状況によっては伝送路上のエネルギー分布が偏る場合がある。すると、一部の通信ノードでは必要以上の信号エネルギーが受信されるが、他の通信ノードではエネルギーが不足することになり、正常な受信が行われなくなるという問題がある。そして、上記の特許文献１〜３では、上記のような問題については全く検討されていない。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、受信側で実際に信号波形が変化する状態に応じて、必要以上のエネルギーを受信することを回避できる受信装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の受信装置によれば、インピーダンス制御手段は、受信回路側で受信される信号の電圧を検知部により検知することで、検知対象の変化に応じて、受信信号を反射させるように入力インピーダンスを変化させる。したがって、受信信号が実際に変化する状態に応じて、信号のエネルギーが過剰となる場合に、その過剰なエネルギー分を反射させて他の受信回路に信号エネルギーを回すことができ、より安定した通信を行うことができる。
【００１３】
また、インピーダンス制御手段は、伝送線路の信号線に挿入されるＦＥＴを、検知部によって検知される受信信号の電圧がしきい値以下でオンし、しきい値を超えるとＦＥＴをオフ状態に移行させるので、伝送線路のインピーダンスを上昇させて受信信号のエネルギーを反射させることができる。
【００１４】
そして、デプレッション型であるＦＥＴのソースを受信回路側に接続し、ゲートは、当該ＦＥＴが挿入されている信号線とは異なる信号線若しくはグランド（以下、信号線等と称す）に接続する。したがって、信号線間，若しくは信号線−グランド間の電位差が小さい場合にはデプレッション型のＦＥＴをオン状態に維持しておき、上記電位差が大きくなるのに応じてＦＥＴをオフ状態に移行させることができる。
【００１５】
請求項２記載の受信装置によれば、ＦＥＴがエンハンスメント型であり、ソースを受信回路側に接続し、ＦＥＴのゲートを、ダイオードを介して当該ＦＥＴが挿入されている信号線等に接続すると共に、抵抗素子を介してドレイン側に接続する。すなわち、信号線間の電位差が小さい場合、ダイオードはオフしているので、ドレイン−ゲート間の抵抗素子を介してゲート容量が充電された状態となり、ソース側の電位よりも高くなっている。そして、信号線間，若しくは信号線−グランド間の電位差が大きくなり、しきい値以上まで上昇するとダイオードが導通して、ゲート容量から放電されゲート電圧が低下することでＦＥＴはオフ状態に移行するようになる。
【００１６】
請求項３記載の受信装置によれば、エンハンスメント型のＦＥＴのゲートに対して、伝送線路に発生する電圧を昇圧して印加するための昇圧手段を備えるので、ＦＥＴのしきい値電圧が比較的高く設定されている場合でも、オンから確実にオフ状態に移行させることができる。
【００１７】
請求項４記載の受信装置によれば、昇圧手段を、伝送線路を構成する信号線間，若しくは信号線−グランド間に接続されるダイオード及びコンデンサからなる直列回路と、この直列回路の共通接続点と、前記ゲートとの間に接続されるダイオードとで構成するので、ＦＥＴが接続されている信号線側の電位が上昇すると、前記直列回路のダイオードがオンしてコンデンサが充電される。またこの時、信号線間の電位差がしきい値以上になるとＦＥＴのゲートと他方の信号線等に接続されているダイオードがオンするため、ＦＥＴは、ゲート電位が低下することでオフ状態となる。
そして、両者の電位関係が逆転し、他方の信号線等の電位が上昇した場合には、信号線間電位差にコンデンサの充電電位が加算されるので、前記電位差の約２倍の電圧をＦＥＴのゲートに印加できる。したがって、ＦＥＴのオン電圧が高く設定されている場合でも、ＦＥＴを確実にオンさせることができる。
【００１９】
請求項５記載の受信装置によれば、検知部において、電圧変換手段は、伝送線路に流れる電流を電圧に変換し、比較回路は、変換された電圧と基準電圧との比較結果である出力信号をＦＥＴのゲートに与えるので、伝送線路に流れる電流が増加した場合にＦＥＴをオフ状態に移行させて、インピーダンスを上昇させることができる。
【００２１】
また、電圧変換手段は、伝送線路に流れる電流を電圧変換素子が電圧に変換すると、その電圧を増幅回路が増幅して出力するので、電流レベルが低い場合でも確実に検知を行うことができる。
【００２２】
そして、電圧変換素子に、信号線に挿入されるＦＥＴを用いる。すなわち、伝送線路に流れる電流が変化すれば、それに応じてＦＥＴのオン電圧も変化するので、電圧変換作用をなすことができる。
【００２３】
請求項６記載の受信装置によれば、増幅回路を構成するオペアンプの作用により、第１抵抗素子の端子電圧は、電圧変換素子の端子電圧に等しくなる。そして、第１，第２抵抗素子の抵抗値をＲ１，Ｒ２とし、それぞれの端子電圧をＶ１，Ｖ２とすると、増幅出力となる第２抵抗素子の端子電圧Ｖ２は、Ｖ２＝（Ｒ２／Ｒ１）・Ｖ１となるので、第１，第２抵抗素子の抵抗比に応じて電圧変換素子により変換された電圧を増幅できる。
【００２４】
請求項７記載の受信装置によれば、電圧変換素子に、信号線に挿入される（第１）ＦＥＴを用い、増幅回路の第１抵抗素子を、ドレイン及びゲートが第１ＦＥＴと共通に接続され、ソースがオペアンプの非反転入力端子に接続される第２ＦＥＴに置き換える。すると、第２ＦＥＴは、第１ＦＥＴと同じゲート信号で制御されるので、第２ＦＥＴには、第１ＦＥＴを介して流れる電流が所定の比率で流れる。したがって、第２ＦＥＴのオン抵抗を、第１抵抗素子の代わりに用いることができる。
【００２５】
請求項８記載の受信装置によれば、検知部は、伝送線路の信号線の電位と基準電圧とを比較した結果を出力する電圧比較部を備え、伝送線路に流れる電流に基づく比較結果と、電圧比較部による比較結果との論理積条件信号をＦＥＴのゲートに出力する。すなわち、検知部は、伝送線路において伝送される信号の電力を等価的に検知することになり、受信信号のエネルギーをより正確に評価することができる。
【００２６】
請求項９記載の受信装置によれば、電圧比較部は、伝送線路の一方の信号線の電位を、他方の信号線の電位若しくはグランド電位に対して所定のオフセット電位を加えたものを基準電圧とするので、一方の信号線の電位が、他方の信号線の電位若しくはグランド電位よりオフセット電位分を超えて上昇したことを検知できる。
【００２７】
請求項１０記載の受信装置によれば、伝送線路の信号線と、インピーダンス制御手段を構成するＦＥＴとの間に過電圧保護用素子を備え、信号線に過電圧が印加されると、過電圧保護用素子が信号線と電源若しくはグランドに接続される過電流バイパス端子とを導通させるので、サージ電流を電源若しくはグランドに流してインピーダンス制御手段や受信回路を保護することができる。
【００２８】
請求項１１記載の受信装置によれば、過電圧保護用素子を、ＤＭＯＳＦＥＴ，ＬＤＭＯＳＦＥＴ，ダイオードの何れかで構成するので、過電圧をＦＥＴのゲートに作用させ足り、過電圧によりダイオードをブレークダウンさせて、サージ電流を電源若しくはグランドに流すことができる。
【００２９】
請求項１２記載の受信装置によれば、過電圧保護用素子を、直列に接続される第１及び第２ＦＥＴにより構成する。この場合、第１ＦＥＴは、当該ＦＥＴの形成領域をなす基板層を介して接続されている第１，第２ドレインを有しているので、通常時に信号線を介して伝送される信号は、第１ＦＥＴの第１ドレインから基板層を介して第２ドレイン：信号伝送端子を介してインピーダンス制御手段を構成するＦＥＴ側へと伝送される。そして、信号線に過電圧が印加されることで両ＦＥＴのゲート電位が上昇すると、サージ電流は、第１ＦＥＴの第１ドレインから共通のソース，第２ＦＥＴのドレイン：過電流バイパス端子を介して電源若しくはグランドに流れるので、これらＦＥＴの動作により過電圧保護を行うことができる。
【００３０】
請求項１３記載の受信装置によれば、第１及び第２ＦＥＴのゲートをオープン状態にする。この場合でも、信号線に過電圧が印加されればその過電圧がゲートに作用して、第１及び第２ＦＥＴは請求項１２のように動作するので、より簡単な構成で過電圧保護を行うことができる。
【００３１】
請求項１４記載の受信装置によれば、過電圧保護用素子を、アノードが共通に接続される第１及び第２ダイオードにより構成する。この場合、第１ダイオードは、当該ダイオードの形成領域をなす基板層を介して接続されている第１，第２カソードを有しているので、通常時に信号線を介して伝送される信号は、第１ダイオードの第１カソードから基板層を介して第２カソード：信号伝送端子を介してインピーダンス制御手段を構成するＦＥＴ側へと伝送される。そして、信号線に過電圧が印加されることで第１ダイオードがブレークダウンすると、サージ電流は、第１ダイオードの第１カソードから共通のアノード，第２ダイオードのカソード：過電流バイパス端子を介して電源若しくはグランドに流れるので、これらダイオードの動作により過電圧保護を行うことができる。
【００３２】
請求項１５記載の受信装置によれば、インピーダンス制御手段を構成するＦＥＴと過電圧保護用素子とを、互いに絶縁材料で分離された領域に形成するので、各素子間の耐圧を向上させて、過電圧が印加された場合の絶縁破壊を防止することができる。
【発明を実施するための最良の形態】
【００３３】
（第１実施例）
以下、本発明の第１実施例について図１ないし図４を参照して説明する。図１は、受信装置の構成を概略的に示す機能ブロック図である。受信装置１は、受信回路２と、伝送線路３と受信回路２との間に配置されるインピーダンス制御回路４（インピーダンス制御手段）とで構成されている。インピーダンス制御回路４は、伝送線路３に挿入される検知部５及びスイッチ回路６と、インピーダンス素子７で構成されている。伝送線路３はシングルエンドとなっており、グランドとの間の電位差により信号を伝送する。
【００３４】
インピーダンス素子７の一端は、伝送線路３の受信回路２側に接続されており、他端は、スイッチ回路６の固定接点（１）に接続されている。スイッチ回路６の固定接点（２）は、伝送線路３の受信回路２側に接続されており、可動接点は、伝送線路３の検知部５側に接続されており、常には、固定接点（２）側に接続されている。そして、スイッチ回路６の切り替えは、検知部５が出力する制御信号ＣＳにより制御される。
検知部５は、伝送線路３を介して送信された信号について、電圧，電流，電力の何れか１つ以上を検知するもので、その検知対象が、それぞれに対応して設定されたしきい値を超えた場合には、スイッチ回路６の可動接点を固定接点（１）側に接続を閉じるように制御する。
【００３５】
図２は、検知部５の構成例を示すもので、（ａ）は電流を検知対象とする場合、（ｂ）は電圧を検知対象とする場合である。図２（ａ）の検知部５Ｉは、伝送線路３に挿入されており（この場合、グランドとの接続は不要である）、図２（ｂ）の検知部５Ｖは、伝送線路３とグランドとの間に接続されている。また、電力を検知する場合は、検知部５Ｉ，５Ｖを同時に備えて両者の積を求めれば良い。
【００３６】
また、図３は、インピーダンス制御回路４を、図２（ａ）の検知部５Ｉを含む構成として、定電流回路で構成した場合を示す。定電流回路は、図４に示すように、端子電圧Ｖが上昇しても電流Ｉがしきい値Ｉthを超えて流れることがないので、受信回路２の入力電流をＩthに制限できる。
すなわち、定電流領域では、受信回路２の入力インピーダンスが上昇した場合と等価になり、過剰な信号のエネルギー（電流）は反射されて、伝送線路３に接続されている他の受信回路（図示せず）に回ることになる。この場合、入力インピーダンスは、伝送線路３の特性インピーダンスＺ0に対して不整合となるように変化する。したがって、定電流回路は、スイッチ回路６，インピーダンス素子７としての機能も備えている。
【００３７】
以上のように本実施例によれば、インピーダンス制御回路４は、受信回路側２で受信される信号の電圧，電流，電力の何れか１つ以上を検知部５により検知することで、検知対象の何れか１つ以上の変化に応じて、受信信号の反射させるように入力インピーダンスを変化させる。したがって、受信信号が実際に変化する状態に応じて、信号のエネルギーが過剰となる場合に、その過剰なエネルギー分を反射させて他の受信回路に信号エネルギーを回すことができ、より安定した通信を行うことができる。また、インピーダンス制御回路４は、受信回路２の入力インピーダンスが、伝送線路３の特性インピーダンスＺ0に対して不整合となるように変化させるので、信号を効率的に反射させることができる。
【００３８】
また、インピーダンス制御回路４を、伝送線路３に流れる電流をしきい値Ｉth以下に制限する定電流回路として構成すれば、信号送信時に流れる電流がしきい値Ｉth以上になろうとする際に、受信回路２に余分な電流が入力されることを抑制し、等価的に入力インピーダンスを急峻に変化させ、信号エネルギーを反射させて他の受信回路に回すことができる。そして、入力インピーダンスが、伝送線路３の特性インピーダンスＺ0に対して不整合となるように変化させ、信号エネルギーを効率的に反射させることができる。
【００３９】
（第２実施例）
図５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の受信装置１Ａは、インピーダンス制御回路４Ａにおける、検知部５の挿入位置が第１実施例と相違しているだけである。すなわち、検知部５は、伝送線路３とインピーダンス素子７との共通接続点と、受信回路２との間に挿入されている。このように構成される第２実施例による場合も、第１実施例と同様の効果が得られる。
【００４０】
（第３実施例）
図６は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例は、本発明を、１対の信号線により差動信号を伝送する通信ネットワークに適用した場合である。図６（ａ）は、差動通信ネットワークの構成を示す。通信ネットワーク１１は、複数の通信ノードが、ツイストペア線で構成される伝送線路１２を介して接続されており、伝送線路１２の途中には、ＨＵＢ１３が挿入されている。
【００４１】
図６（ｂ）は、例えば送信ノード１４が送信した信号を受信する、受信ノード１５（受信装置）の構成を示す。受信ノード１５は、伝送線路１２Ｐ，１２Ｍの間に接続される受信回路１６と、インピーダンス制御回路１７（インピーダンス制御手段）とで構成されている。インピーダンス制御回路１７は、伝送線路１２Ｐ，１２Ｍの夫々に挿入される検知部１８Ｐ，１８Ｍ並びにスイッチ回路１９Ｐ，１９Ｍ，一端が伝送線路１２Ｐ，１２Ｍにそれぞれ接続されるインピーダンス素子２０Ｐ，２０Ｍで構成されている。
【００４２】
検知部１８Ｐ，１８Ｍは、第１実施例の検知部５と同様に、伝送線路１２Ｐ，１２Ｍを介して送信された信号について電圧，電流，電力の何れか１つ以上を検知するもので、その検知対象が、それぞれに対応して設定されたしきい値を超えた場合に、制御信号ＣＳによりスイッチ回路１９の可動接点を、伝送線路１２側から、インピーダンス素子２０側に切り替えるようになっている。そして、インピーダンス制御については第１実施例と同様に行われる。
以上のように構成される第３実施例によれば、一対の信号線により差動信号を伝送する伝送線路１２について、インピーダンス制御回路１７の検知部１８Ｐ，１８Ｍを、各信号線１２Ｐ，１２Ｍに対応してそれぞれ配置するので、差動信号の立上り変化，立下り変化の何れのタイミングについても、信号エネルギーを反射させることができる。
【００４３】
（第４実施例）
図７及び図８は本発明の第４実施例であり、第３実施例の構成をより具体的に示すと共に、信号エネルギーを反射させた効果をシミュレーションした結果も併せて示す。図７（ａ）は、図６（ａ）と同様の通信ネットワーク１１について具体的な接続条件を示している。但し、ＨＵＢ１３は、線路中に４個配置されており、送信ノード１４と最初のＨＵＢ１３ａとの間の伝送線路長は２２ｍ，以降のＨＵＢ１３ｂ，１３ｃ，１３ｄと終端部Ｔとの各間は０．５ｍである。また、各ＨＵＢ１３ａ〜１３ｄにそれぞれ接続されている受信ノード１５ａ〜１５ｄとの間の伝送線路長は全て２ｍである。尚、通信ネットワーク１１としては、例えば車載ＬＡＮの一種であるFlexRay（登録商標）を想定している。
【００４４】
図７（ｂ）は、受信ノード１５の具体構成例を示している。伝送線路１２Ｐ（ＢＰ），１２Ｍ（ＢＭ）の間には、実測Ｓパラメータでモデル化した受信回路１２が接続されている。そして、伝送線路１２Ｐ，１２Ｍのそれぞれに、２つの定電流ダイオード２２，２３（検知部）で構成されるインピーダンス制御回路２１（インピーダンス制御手段，定電流回路）が接続されている。定電流ダイオードは、例えばＪＦＥＴや、ＪＦＥＴと抵抗素子との組合せにより構成される。そして、定電流ダイオード２２，２３は、互いに逆方向となるように接続されている。また、シミュレーションの条件として、通信速度は２．５Ｍｂｐｓ（bit per second），伝送線路１２は無損失であるとする。
【００４５】
図７（ｃ）は、インピーダンス制御回路２１の電流−抵抗特性を示すものである。定電流ダイオード２２，２３の電流しきい値がＩthである場合、インピーダンス制御回路２１の抵抗値は、電流値ＩthまでＲonを示しているとすると、電流値（Ｉth＋α）までの間にＲoffまで上昇する。
【００４６】
そして、図８はシミュレーション結果を示すもので、４つの受信ノード１５ａ〜１５ｄと、終端部Ｔとについて、インピーダンス制御回路２１を配置した場合と、配置しなかった場合とのそれぞれで観測される信号波形を示す。それぞれ、図８（ａ）〜（ｅ）が対応している。これらの何れについても、インピーダンス制御回路２１を配置して信号を反射させた方が、信号波形の振幅が大きく、信号パターンの「アイ」の開口を大きく確保することができる。すなわち、インピーダンス制御回路２１を配置しなかった場合は、受信回路１２において過剰に消費されていた信号エネルギーが反射されることで、信号の電圧振幅，電力の大きさに反映されている。
【００４７】
以上のように第４実施例によれば、インピーダンス制御回路２１を２個の定電流ダイオード２２，２３により構成し、それらを互いに逆方向に接続したペアを伝送線路１２Ｐ，１２Ｍにそれぞれ配置したので、定電流回路を簡単に構成することができ、差動信号を伝送する線路１２Ｐ，１２Ｍの平衡を維持した状態で電流の変動を検知し、差動信号の立上り変化，立下り変化の何れのタイミングについても、信号エネルギーを反射させることができる。
【００４８】
（第５実施例）
図９及び図１０は本発明の第９実施例を示すものである。図９は、第９実施例の受信装置３１の構成を示す図６（ｂ）相当図である。受信装置３１は、伝送線路１２Ｐ，１２Ｍの間に接続される受信回路１６と、インピーダンス制御回路３２（インピーダンス制御手段）とで構成されている。インピーダンス制御回路３２は、伝送線路１２Ｐ，１２Ｍの夫々に挿入されるＮチャネルＭＯＳＦＥＴ３３Ｐ，３３Ｍ並びに電圧検知部３４Ｐ，３４Ｍで構成されている。電圧検知部３４Ｐ，３４Ｍは、伝送線路１２Ｐ，１２Ｍを介して送信された信号の電圧を検知するもので、その検知電圧が設定されたしきい値を超えた場合に、制御信号をＦＥＴ３３Ｐ，３３Ｍのゲートに与えてＦＥＴ３３Ｐ，３３Ｍのオンオフ状態を制御する。
【００４９】
図１０は、受信装置３１Ａにおけるインピーダンス制御回路３２Ａの具体的な構成例を示す。この場合、ＦＥＴ３３Ｐ，３３Ｍはデプレッション型であり、ＦＥＴ３３Ｐのゲートは伝送線路１２Ｍに接続されており、ＦＥＴ３３Ｍのゲートは伝送線路１２Ｐに接続されている。即ち、ＦＥＴ３３Ｐのゲートが電圧検知部３４Ｍに対応し、ＦＥＴ３３Ｍのゲートが電圧検知部３４Ｐに対応している。
【００５０】
次に、第５実施例の作用について説明する。ＦＥＴ３３Ｐ，３３Ｍは、伝送線路１２Ｐ，１２Ｍ間の電位差が小さい場合、自身のソース−ゲート間の電位差も小さいので、オン状態を維持している。そして、伝送線路１２Ｐ，１２Ｍ間の電位差が大きくなるとゲート電位が上昇するので、ＦＥＴ３３のしきい値電圧を超えるとＦＥＴ３３はオフ状態に移行する。それにより、伝送線路１２のインピーダンスが上昇するため、受信信号エネルギーが過剰となる分は受信回路１６に到達することなく、送信側に反射されるようになる。
【００５１】
以上のように第５実施例によれば、インピーダンス制御回路３２Ａは、伝送線路１２Ｐ，１２Ｍの信号線に挿入されるＦＥＴ３３をしきい値以下でオンするように設定し、電圧検知部３４によって検知される受信信号の電圧がしきい値を超えるとＦＥＴ３３をオフ状態に移行させるので、伝送線路１２のインピーダンスを上昇させて受信信号のエネルギーを反射させることができる。具体的には、ＦＥＴ３３がデプレッション型である場合、ソースを受信回路１６側に接続し、ゲートを、ＦＥＴ３３Ｐ，３３Ｍが挿入されている伝送線路１２Ｐ，１２Ｍとは異なる側の伝送線路１２Ｍ，１２Ｐに接続するので、伝送線路１２Ｍ，１２Ｐ間の電位差が小さい場合にはＦＥＴ３３をオン状態に維持しておき、上記電位差が大きくなるのに応じてＦＥＴ３４をオフ状態に移行させることができる。
【００５２】
（第６実施例）
図１１は本発明の第６実施例であり、受信装置３１Ｂが備えるインピーダンス制御回路３２Ｂの構成を示す。この場合、ＦＥＴ３３Ｐ’，３３Ｍ’はエンハンスメント型であり、ＦＥＴ３３Ｐ’のゲートは、ｏｎバイアス抵抗素子（検知部）３５Ｐを介して伝送線路１２Ｐ（ドレイン側）に接続されていると共に、ｏｆｆバイアスダイオード（検知部）３６Ｐを介して伝送線路１２Ｍ（ソース側）に接続されている。また、ＦＥＴ３３Ｍ’のゲートは、ｏｎバイアス抵抗素子３５Ｍを介して伝送線路１２Ｍ（ドレイン側）に接続されていると共に、ｏｆｆバイアスダイオード３６Ｍを介して伝送線路１２Ｐ（ソース側）に接続されている。
【００５３】
次に、第６実施例の作用について説明する。伝送線路１２Ｐ，１２Ｍ間の電位差が小さい場合、ｏｆｆバイアスダイオード３６がオフしているので、ＦＥＴ３３’のゲート容量はドレインーゲート間の抵抗素子３５を介して充電され、自身のソース電位よりも高い状態にあり、オン状態を維持している。そして、伝送線路１２Ｐ，１２Ｍ間の電位差が大きくなり、しきい値を超えるとダイオード３６がオンするため、ゲート容量から放電されてゲート電圧が低下し、ＦＥＴ３３’のしきい値電圧を下回るとＦＥＴ３３’はオフ状態に移行する。それにより、第５実施例と同様に伝送線路１２のインピーダンスが上昇するため、受信信号エネルギーが過剰となる分は受信回路１６に到達することなく、送信側に反射されるようになる。
【００５４】
以上のように第６実施例によれば、インピーダンス制御回路３２Ｂは、エンハンスメント型のＦＥＴ３３’を用い、そのソースを受信回路１６側に接続し、ＦＥＴ３３’のゲートを、ダイオード３６を介して当該ＦＥＴが挿入されている伝送線路１２Ｐ，１２Ｍとは異なる側の伝送線路１２Ｍ，１２Ｐに接続すると共に、抵抗素子３５を介して自身のドレイン側に接続する。従って、伝送線路１２Ｍ，１２Ｐ間の電位差が大きくなると、ダイオード３６が導通してＦＥＴ３３’のゲート電位を低下させて、ＦＥＴ３３’はオフ状態に移行させることができる。
【００５５】
（第７実施例）
図１２は本発明の第７実施例であり、受信装置３１Ｃが備えるインピーダンス制御回路３２Ｃの構成を示す。第７実施例も、第６実施例と同様にエンハンスメント型のＦＥＴ３３Ｐ’，３３Ｍ’を使用するが、抵抗素子３５は削除されている。伝送線路１２Ｐ，１２Ｍの間には、ダイオード３７Ｐ及びコンデンサ３８Ｐの直列回路（昇圧手段，検知部）が接続されており、両者の共通接続点は、ダイオード３９Ｐ（昇圧手段，検知部）を介してＦＥＴ３３Ｐ’のゲートに接続されている。そして、ＦＥＴ３３Ｍ’側についても対称に構成されている。
【００５６】
次に、第７実施例の作用について説明する。例えば、伝送線路１２Ｐ，１２Ｍ間の電位差が大きくなり、（１）ダイオード３７Ｐがオンすると伝送線路１２Ｐより伝送線路１２Ｍ側に電流が流れ、コンデンサ３８Ｐが充電される。この状態から、伝送線路１２Ｐ，１２Ｍ間の電位が逆転し、（２）伝送線路１２Ｍ側が伝送線路１２Ｐ側よりも高くなると、ダイオード３９Ｐを介してＦＥＴ３３Ｐ’のゲート容量には信号線間の電圧とコンデンサ３８Ｐの充電電圧が足された、伝送線路１２Ｐ，１２Ｍ間に発生する電位差の略２倍の電圧が印加され、ＦＥＴ３３Ｐ’はオンする。
【００５７】
その後、伝送線路１２Ｐ，１２Ｍ間の電位差が小さくなり、再び伝送線路１２Ｐ側の電位が伝送線路１２Ｍ側よりも高くなるとする。そして、信号線間の電位が上昇し、しきい値以上になるとダイオード３６Ｐがオンしてゲート容量が放電されゲート電位が低下するので、ＦＥＴ３３Ｐ’はオフになる。尚、ＦＥＴ３３Ｍ’側の動作は、上記の説明において、伝送線路１２Ｐ，１２Ｍ間の電位の大小関係を逆にしたものになる。
【００５８】
以上のように第７実施例によれば、ＦＥＴ３３’のゲートに対して、伝送線路１２Ｐ，１２Ｍに発生する電圧を昇圧して印加するための昇圧手段を備える。具体的には、昇圧手段を、伝送線路１２を構成する信号線間に接続されるダイオード３７及びコンデンサ３８からなる直列回路と、この直列回路の共通接続点と、ＦＥＴ３３’のゲートとの間に接続されるダイオード３９とで構成するので、ＦＥＴ３３’のしきい値電圧が比較的高く設定されている場合でも、オンから確実にオフ状態に移行させることができる。
【００５９】
（第８実施例）
図１３は本発明の第８実施例であり、受信装置３１Ｄが備えるインピーダンス制御回路３２Ｄの構成を示す。インピーダンス制御回路３２Ｄは、分圧回路（基準電圧生成手段）４１，電圧ホロア４２，減算回路（電位差出力手段）４３，比較回路（比較手段）４４（これらは、検知部を構成する）を備えている。尚、分圧回路４１及び電圧ホロア４２は伝送線路１２Ｐ側，１２Ｍ側に共通の回路であり、減算回路４３及び比較回路４４は、伝送線路１２Ｐ，１２Ｍそれぞれの側に設けられている。以下では特に区別する必要がある場合を除き、符号に（Ｐ，Ｍ）は付さずに説明する。
【００６０】
分圧回路４１は、５Ｖ電源とグランドとの間に接続される抵抗素子４５（Ｒ１）及び４６（Ｒ２）の直列回路で構成され、両者の共通接続点は、電圧ホロア４２を構成するオペアンプの非反転入力端子に接続されている。また、抵抗素子４６には、高周波ノイズ除去用のコンデンサ４７が並列に接続されている。電圧ホロア４２の出力端子は、上記オペアンプの反転入力端子に接続されていると共に、抵抗素子４８を介して減算回路４３を構成するオペアンプ４９の反転入力端子に接続されている。
【００６１】
オペアンプ４９の非反転入力端子は、抵抗素子５０を介してグランドに接続されており、オペアンプ４９Ｐの非反転入力端子は抵抗素子５１Ｐを介してＦＥＴ３３Ｐ’のソースに接続され、オペアンプ４９Ｍの非反転入力端子は抵抗素子５１Ｍを介してＦＥＴ３３Ｍ’のソースに接続されている。そして、オペアンプ４９の出力端子は、抵抗素子５２を介して自身の反転入力端子に接続されていると共に、比較回路４４を構成するコンパレータ５３の反転入力端子に接続されている。
【００６２】
コンパレータ５３Ｐの非反転入力端子は、抵抗素子５４Ｐを介してＦＥＴ３３Ｍ’のソースに接続されており、コンパレータ５３Ｍの非反転入力端子は、抵抗素子５４Ｍを介してＦＥＴ３３Ｐ’のソースに接続されている。コンパレータ５３の出力端子は、抵抗素子５５を介して自身の非反転入力端子に接続されていると共に、抵抗素子５６を介して５Ｖ電源にプルアップされている。そして、コンパレータ５３Ｐの出力端子はＦＥＴ３３Ｐ’のゲートに接続され、コンパレータ５３Ｍの出力端子はＦＥＴ３３Ｍ’のゲートに接続されている。
【００６３】
次に、第８実施例の作用について説明する。分圧回路４１は、５Ｖ電圧を抵抗素子４５及び４６により分圧した電位｛５Ｖ×Ｒ２／（Ｒ１＋Ｒ２）｝を基準電圧として生成し、電圧ホロア４２を介して減算回路４３に出力する。減算回路４３Ｐは、伝送線路１２Ｐの電位と上記基準電圧との差電圧を比較回路４４Ｐに出力し、減算回路４３Ｍは、伝送線路１２Ｍの電位と上記基準電圧との差電圧を比較回路４４Ｍに出力する。
【００６４】
そして、比較回路４４Ｐは、減算回路４３Ｐより与えられる差電圧と伝送線路１２Ｍの電位とを比較し、前者が後者よりも大きくなると出力レベルをハイからロウに変化させる。すると、ＦＥＴ３３Ｐ’はオンからオフに移行する。比較回路４４Ｍも同様に、減算回路４３Ｍより与えられる差電圧と伝送線路１２Ｐの電位とを比較し、前者が後者よりも大きくなると出力レベルをハイからロウに変化させ、ＦＥＴ３３Ｍ’をオンからオフに移行させる。
【００６５】
以上のように第８実施例によれば、減算回路４３Ｐ，４３Ｍは、基準電圧と、ＦＥＴ３３Ｐ’，３３Ｍ’が挿入されている伝送線路１２Ｐ，１２Ｍとの電位差を出力し、比較回路４４Ｐ，４４Ｍは、減算回路４３Ｐ，４３Ｍより出力される差電圧と、ＦＥＴ３３Ｐ’，３３Ｍ’が挿入されている側とは逆の伝送線路１２Ｍ，１２Ｐとの電位とを比較して、比較結果をＦＥＴ３３Ｐ’，３３Ｍ’のゲートに出力するので、ＦＥＴ３３’をオンからオフに移行させて受信エネルギーを反射させるための電位基準を、分圧回路４１によって確実に設定することができる。
【００６６】
（第９実施例）
図１４は本発明の第９実施例を示すものである。第９実施例の受信装置６１は、伝送線路１２に流れる電流を検知し、検知した電流が所定のしきい値を超えた場合に伝送線路１２のインピーダンスを変化させる。受信回路６２は、伝送線路１２Ｐ，１２Ｍの間に接続される抵抗素子６３ａ〜６３ｄで構成される分圧抵抗回路（検知部，電圧変換手段）６３を備えている。また、受信回路１６は、例えばバンドギャップリファンレンス回路などを有して構成される中点電圧生成回路６４を備えており、中点電圧生成回路６４が生成した中点電圧Ｖrefは、分圧抵抗回路６３を構成する抵抗素子６３ｂ及び６３ｃの共通接続点に与えられている。
【００６７】
また、抵抗素子６３ｂ及び６３ｃの共通接続点は、オフセット電圧源（基準電圧生成回路）６５Ｐ，６５Ｍを介してコンパレータ６６Ｐ，６６Ｍ（検知部，比較回路）の反転入力端子に接続されている。そして、コンパレータ６６Ｐの非反転入力端子は、抵抗素子６３ａ及び６３ｂの共通接続点に接続され、コンパレータ６６Ｍの非反転入力端子は、抵抗素子６３ｃ及び６３ｄの共通接続点に接続されている。コンパレータ６６Ｐ，６６Ｍの出力端子は、ＮＯＲゲート６７の入力端子にそれぞれ接続されており、ＮＯＲゲート６７の出力端子は、ＦＥＴ３３Ｐ’，３３Ｍ’のゲートに共通に接続されている。
以上の構成において、ＦＥＴ３３’，分圧抵抗回路６３，中点電圧生成回路６４，オフセット電圧源６５，コンパレータ６６及びＮＯＲゲート６７は、インピーダンス制御回路（インピーダンス制御手段）６８を構成している。
【００６８】
次に、第９実施例の作用について説明する。伝送線路１２に信号が伝送されていない場合、伝送線路１２Ｐ，１２Ｍの間に電位差はなく、グランド基準では何れも中点電圧Ｖrefとなっている。この時、コンパレータ６６Ｐ，６６Ｍの出力信号は何れもロウレベルであり、ＮＯＲゲート６７の出力レベルはハイであるから、ＦＥＴ３３Ｐ’，３３Ｍ’は何れもオンしている。
【００６９】
この状態から、例えば伝送線路１２Ｐ側の電位が伝送線路１２Ｍよりも上昇すると、受信回路６２内部の分圧抵抗回路６３に電流が流れ、抵抗素子６３ｂの両端に電位差が発生する。その電位差が、オフセット電圧源６５Ｐより与えられるオフセット電圧（基準電圧）Ｖαを超えると、コンパレータ６６Ｐの出力信号はハイレベルに変化するので、ＦＥＴ３３Ｐ’，３３Ｍ’は何れもオフに転じる。逆に、伝送線路１２Ｍ側の電位が伝送線路１２Ｐよりも上昇した場合には、抵抗素子６１ｃ，コンパレータ６６Ｍ及びオフセット電圧源６５Ｍによって、上記と対称な動作となる。
【００７０】
以上のように第９実施例によれば、受信回路６２に内蔵される分圧抵抗回路６３は、伝送線路１２に流れる電流を電圧に変換し、コンパレータ６６Ｐ，６６Ｍは、変換された電圧とオフセット電圧源６５Ｐ，６５Ｍにより与えられるオフセット電圧Ｖαとの比較結果である出力信号をＦＥＴ３３Ｐ’，３３Ｍ’のゲートに与えるので、伝送線路１２に流れる電流が増加した場合にＦＥＴ３３Ｐ’，３３Ｍ’をオフ状態に移行させて、インピーダンスを上昇させることができる。
【００７１】
（第１０実施例）
図１５は本発明の第１０実施例を示すものであり、第９実施例と異なる部分について説明する。第１０実施例の受信装置７１は、受信回路６２とインピーダンス制御回路（インピーダンス制御手段，検知部）７２とで構成されている。インピーダンス制御回路７２は、ＦＥＴ３３’（電圧変換素子，電圧変換手段）のオン電圧によって伝送線路１２に流れる電流を検出するように構成されている。
【００７２】
ＦＥＴ３３’のドレイン（高電位側端子）は、第１抵抗素子７３（Ｒ１）を介してオペアンプ７４の非反転入力端子に接続されており、ＦＥＴ３３’のソース（低電位側端子）は、オペアンプ７４の反転入力端子に接続されている。オペアンプ７４の非反転入力端子は、ＮＰＮトランジスタ７５のコレクタに接続されており、オペアンプ７４の出力端子は、トランジスタ７５のベースに接続されている。トランジスタ７５のエミッタは、第２抵抗素子７６（Ｒ２）を介してグランドに接続されていると共に、コンパレータ７７の非反転入力端子に接続されている。
コンパレータ７７の反転入力端子には、中点電圧生成回路６４が生成した中点電圧Ｖrefが与えられている。コンパレータ７７は負論理出力であり、その出力端子は、ＦＥＴ３３’のゲートに接続されている。以上の構成において、第１抵抗素子７３，オペアンプ７４，トランジスタ７５，第２抵抗素子７６は、増幅回路７８（電圧変換手段）を構成している。
【００７３】
次に、第１０実施例の作用について説明する。ＦＥＴ３３’がオンしている場合、ＦＥＴ３３’のソース−ドレイン間には、ＦＥＴ３３’のオン抵抗Ｒonと、ドレイン電流Ｉｄとで決まるオン電圧Ｖon（変換電圧）が発生している。そして、オペアンプ７４の作用により、非反転入力端子の電位はＦＥＴ３３’のソース電位に等しくなるように制御されるので、第１抵抗素子７３の端子電圧Ｖ１はオン電圧Ｖonに等しくなる。
【００７４】
第１抵抗素子７３を介してトランジスタ７５のコレクタに流れる電流をＩとすると
［Ｖ１＝Ｖon＝Ｒ１・Ｉ］であり、その電流Ｉが第２抵抗素子７６にほぼそのまま流れるので、第２抵抗素子７６の端子電圧Ｖ２は［Ｖ２＝Ｒ２・Ｉ］となる。そして、
［Ｉ＝Ｖon／Ｒ１］であるから、
Ｖ２＝（Ｒ２／Ｒ１）・Ｖon
となる。すなわち、コンパレータ７７の非反転入力端子には、ＦＥＴ３３’のオン電圧Ｖonを（Ｒ２／Ｒ１）倍に増幅した電圧が出力される。そして、コンパレータ７７は、Ｖ２＞Ｖrefになると出力レベルをハイからロウに変化させるので、ＦＥＴ３３’はオンからオフに移行するようになる。
【００７５】
以上のように第１０実施例によれば、ＦＥＴ３３’のオン抵抗Ｒonが、伝送線路１２に流れる電流をオン電圧Ｖonに変換し、その電圧Ｖonを増幅回路７８が増幅してコンパレータ７７出力するので、伝送線路１２に流れる電流のレベルが低い場合でも確実に検知を行うことができる。そして、ＦＥＴ３３’を電圧変換素子に用いて、線路電流を電圧に変換させることができる。
【００７６】
（第１１実施例）
図１６は本発明の第１１実施例であり、第１０実施例と異なる部分のみ説明する。第１１実施例の受信装置７１Ａは、第１０実施例のインピーダンス制御回路７２が電圧変換素子にＦＥＴ３３’を用いたことに替えて、ＦＥＴ３３’と直列に接続されるシャント抵抗素子７９を電圧変換素子として用いるインピーダンス制御回路７２（Ｐ，Ｍ＿）Ａを備えている。その他の構成は、第１０実施例と同様である。したがって、第１０実施例の増幅回路７８について同様の置き換えを行ったものが、増幅回路７８Ａを構成している。
【００７７】
尚、図１６では、受信回路６２が送信回路として機能する場合のドライバ８０も併せて図示している。ドライバ８０は、５Ｖ電源と伝送線路１２との間に接続されるＰチャネルＭＯＳＦＥＴ８１及びダイオード８２の直列回路と、伝送線路１２とグランドとの間に接続されるダイオード８３及びＮチャネルＭＯＳＦＥＴ８４の直列回路とで構成されている。そして、伝送線路１２をドライブして信号を送信する場合には、ＦＥＴ８１，８４の何れか一方をオンする（この場合、伝送線路１２Ｐ，１２Ｍではオン／オフの関係が逆になる）。
以上のように構成された第１１実施例によれば、電圧変換素子に、ＦＥＴ３３’と直列に接続されるシャント抵抗素子７９を用いるので、第１０実施例のようにＦＥＴ３３’のオン抵抗を用いた検知に比較すると、所定の抵抗値に基づいて電流検知を高い精度で行うことができる。
【００７８】
（第１２実施例）
図１７は本発明の第１２実施例を示すものであり、第１０実施例と異なる部分について説明する。第１２実施例の受信装置７１Ｂは、第１０実施例のインピーダンス制御回路７２の第１抵抗素子７３に替えて、ＮチャネルＭＯＳＦＥＴ８５（第２ＦＥＴ）を用いたインピーダンス制御回路７２Ｂを備えている。ＦＥＴ８５のゲート及びドレインは、ＦＥＴ３３’（第１ＦＥＴ）のゲート及びドレインと共通に接続されており、ＦＥＴ８５のソースはオペアンプ７４の非反転入力端子に接続されている。
【００７９】
このＦＥＴ８５は、ＦＥＴ３３’に流れるドレイン電流に対して、小さい電流比のドレイン電流を流すもので、いわゆる電流センス用のＦＥＴとなっている。その他の構成は、第１０実施例と同様である。したがって、第１０実施例の増幅回路７８について同様の置き換えを行ったものが、増幅回路７８Ｂを構成している。
以上のように構成される第１２実施例によれば、増幅回路７８を構成する第１抵抗素子７３に替えて、電流センス用のＦＥＴ８５を用いて増幅回路７８Ｂを構成したので、第１０実施例と同様の効果が得られる。
【００８０】
（第１３実施例）
以降の第１３〜第１６実施例は、検知部が伝送線路１２に流れる電流を検知する構成である第９〜第１２実施例に対し、伝送線路１２の電圧を検知する構成を加えることで、伝送線路１２において伝送される電力を検知するように構成したものである。すなわち、第１３実施例の受信装置９１は、第９実施例のインピーダンス制御回路６８（電流比較部）に、電圧比較部（検知部）９２を加えたものとなっている。
【００８１】
電圧比較部９２は、伝送線路１２Ｍ，１２Ｐにそれぞれ負側端子が接続されるオフセット電圧源９３Ｐ，９３Ｍと、非反転入力端子が伝送線路１２Ｐ，１２Ｍにそれぞれ接続されると共に、反転入力端子がオフセット電圧源９３Ｐ，９３Ｍの正側端子にそれぞれ接続されるコンパレータ９４Ｐ，９４Ｍとで構成されている。
【００８２】
また、インピーダンス制御回路６８を構成しているコンパレータ６６Ｐ，６６ＭとＮＯＲゲート６７との間には、ＡＮＤゲート９５Ｐ，９５Ｍが挿入されており、ＡＮＤゲート９５Ｐ，９５Ｍの他方の入力端子には、それぞれコンパレータ９４Ｐ，９４Ｍの出力端子が接続されている。そして、インピーダンス制御回路６８に、電圧比較部９２及びＡＮＤゲート９５を加えたものが、インピーダンス制御回路９６（インピーダンス制御手段，検知部）を構成している。
【００８３】
次に、第１３実施例の作用について説明する。インピーダンス制御回路６８は、第９実施例と同様に伝送線路１２に流れる電流を検知する。そして、電圧比較部９２では、コンパレータ９４Ｐが、伝送線路１２Ｍ側の電位を基準として、伝送線路１２Ｐ側の電位がオフセット電圧源９３Ｐにより与えられるオフセット電圧Ｖβ（基準電圧，しきい値）を超えて上昇した場合に出力レベルをロウからハイに変化させる。一方、コンパレータ９４Ｍは、伝送線路１２Ｐ側の電位を基準として、伝送線路１２Ｍ側の電位がオフセット電圧源９３Ｍにより与えられるオフセット電圧Ｖβを超えて上昇した場合に出力レベルをロウからハイに変化させる。
【００８４】
そして、ＡＮＤゲート９５はインピーダンス制御回路６８による電流比較結果がしきい値を超えると共に、電圧比較部９２による電圧比較結果がしきい値を超えた場合に出力レベルをハイにする。結果として、インピーダンス制御回路９６は、伝送線路１２により伝送される信号の電力がしきい値を超えた場合に、ＦＥＴ３３’をオンからオフに移行させることになる。
【００８５】
以上のように第１３実施例によれば、インピーダンス制御回路９６は、伝送線路１２の電位と基準電圧とを比較した結果を出力する電圧比較部９２を備え、インピーダンス制御回路６８による伝送線路１２に流れる電流に基づく比較結果と、電圧比較部９２による比較結果とのＡＮＤ条件信号をＦＥＴ３３’のゲートに出力する。したがって、インピーダンス制御回路９６は、伝送線路１２において伝送される信号の電力を等価的に検知することになるので、受信信号のエネルギーをより正確に評価することができる。
この場合、電圧比較部９２は、伝送線路１２Ｐ，１２Ｍの一方の電位を、他方の伝送線路１２Ｍ，１２Ｐの電位に対し所定のオフセット電位Ｖβを加えたものを比較用の基準電圧とするので、一方の伝送線路１２Ｐ，１２Ｍの電位が、他方の伝送線路１２Ｍ，１２Ｐの電位よりオフセット電位Ｖβ分を超えて上昇したことを検知できる。
【００８６】
（第１４実施例）
図１９は本発明の第１４実施例を示すもので、第１４実施例の受信装置９１Ａは、第１０実施例のインピーダンス制御回路７２（電流比較部）に、電圧比較部９２を加えたものとなっている。ただし、コンパレータ７７は正論理出力のコンパレータ７７’に置き換わっており、コンパレータ７７’の出力信号とコンパレータ９４の出力信号とは、ＮＡＮＤゲート９７を介してＦＥＴ３３’のゲートに与えられている。以上がインピーダンス制御回路９８（インピーダンス制御手段，検知部）を構成している。
以上のように構成される第１４実施例によれば、インピーダンス制御回路７２は第１０実施例と同様に動作し、電圧比較部９２は第１３実施例と同様に動作して、両者の比較結果をＮＡＮＤゲート９７を介すことで、論理積条件によりＦＥＴ３３’オン／オフを制御するので、第１３実施例と同様の効果が得られる。
【００８７】
（第１５実施例）
図２０は本発明の第１５実施例を示すもので、第１５実施例の受信装置９１Ｂは、第１１実施例のインピーダンス制御回路７２Ａ（電流比較部）に、電圧比較部９２を加えたものとなっている。コンパレータ７７は、第１４実施例と同様に正論理出力のコンパレータ７７’に置き換わっており、コンパレータ７７’の出力信号とコンパレータ９４の出力信号とは、やはり第１３実施例と同様に、ＮＡＮＤゲート９７を介してＦＥＴ３３’のゲートに与えられている。以上がインピーダンス制御回路９９（インピーダンス制御手段，検知部）を構成している。
以上のように構成される第１５実施例によれば、インピーダンス制御回路７２Ａは第１１実施例と同様に動作し、電圧比較部９２は第１３実施例と同様に動作して、両者の比較結果の論理積条件によりＦＥＴ３３’オン／オフを制御するので、第１３実施例と同様の効果が得られる。
【００８８】
（第１６実施例）
図２１は本発明の第１６実施例を示すもので、第１６実施例の受信装置９１Ｃは、第１２実施例のインピーダンス制御回路７２Ｂ（電流比較部）に、電圧比較部９２を加えたものとなっており、その他の構成は第１５実施例と同様である。以上がインピーダンス制御回路１００（インピーダンス制御手段，検知部）を構成している。
以上のように構成される第１６実施例によれば、インピーダンス制御回路７２Ｂは第１２実施例と同様に動作し、電圧比較部９２は第１３実施例と同様に動作して、両者の比較結果の論理積条件によりＦＥＴ３３’オン／オフを制御するので、第１３実施例と同様の効果が得られる。
【００８９】
（第１７実施例）
図２２乃至図２４は本発明の第１７実施例を示すものである。第１７実施例の受信装置１０１は、第５実施例の図１０に示す構成に、過電圧保護素子として、ＮチャネルＭＯＳＦＥＴ１０２（Ｐ，Ｍ：第１ＦＥＴ）及び１０３（Ｐ，Ｍ：第２ＦＥＴ）を追加したものである。ＦＥＴ１０２のドレインは伝送線路１２に接続されており、ＦＥＴ１０２及び１０３のソースは共通に接続されている。
【００９０】
ＦＥＴ１０３のドレイン（過電流バイパス端子）はグランドに接続されており、ＦＥＴ１０２及び１０３のゲートは、何れもオープン状態となっている。また、ＦＥＴ１０２は、上記のドレインを第１ドレインとすると、もう１つ別の第２ドレインを備えており、その第２ドレイン（信号伝送端子）が、インピーダンス制御回路３２Ａを構成するＦＥＴ３３のドレインに接続されている。
【００９１】
これらのＦＥＴ１０２及び１０３は、ＬＤ（Laterally Defused）ＭＯＳＦＥＴとして構成されており、図２３には、インピーダンス制御回路３２Ａを含む半導体素子としての形成状態を平面図で示す。図２３において、中央部にはインピーダンス制御回路３２Ａがあり、その両側にＦＥＴ１０２Ｐ，１０２Ｍが配置され、更にそれらの外側に、ＦＥＴ１０３Ｐ，１０３Ｍがそれぞれ配置されている。そして、各回路及び素子の形成領域は、トレンチ１０４に充填されているＳｉＯ２（Ｏｘ）などの絶縁材料１０５によって絶縁分離（トレンチ分離）されている。
【００９２】
図２４は、ＦＥＴ１０２及び１０３，並びにＦＥＴ３３を含む半導体的構成を模式的に示す断面図である。これらのＦＥＴは、ＳＯＩ（Silicon On Insulator）構造で形成されており、シリコン基板を酸化させた絶縁部であるＯｘ層（絶縁材料）１０６の上部に、低濃度のｎ型層であるｎ−層１０７（基板層）が配置されている。ＦＥＴ１０２及び１０３については、ｎ−層１０７に形成されるｎ型層１０８上にドレイン電極が形成され、ｐ型層（ｐウェル）１０９にソース電極が形成されている。
ただし、ＦＥＴ１０２については、２つのｎ型層１０８の１つに対応する第１ドレインが伝送線路１２に接続されており、もう１つのｎ型層１０８に対応する第２ドレイン（Ｍ）が、上述したようにＦＥＴ３３のドレインに接続されている。
【００９３】
次に、第１７実施例の作用について説明する。通常状態では、伝送線路１２を介して伝送された信号は、ＦＥＴ１０２の第１ドレインからｎ−層１０７を介して第２ドレイン，ＦＥＴ３３のドレインに伝達される。そして、伝送線路１２に対して例えばＥＳＤ（Electric Static Discharge）のような過電圧が印加されると、ＦＥＴ１０２のゲート電位は第１ドレインの電圧とカップリングして上昇するためＦＥＴ１０２のチャネルが開き、ドレイン−ソース間のインピーダンスが低下して、サージ電流をＦＥＴ１０３側に流す。
【００９４】
この時、ＦＥＴ１０３においてもオープン状態のゲートに過電圧が作用するため、同様にチャネルが開き、ドレイン−ソース間のインピーダンスが低下して、サージ電流をグランドに流す。ＦＥＴ１０２の第１ドレイン，第２ドレイン間は、低濃度のｎ−層１０７を介して接続されているため比較的抵抗が高く、サージ電流がＦＥＴ３３側に流れることはない。
【００９５】
以上のように第１７実施例によれば、伝送線路１２と、インピーダンス制御回路３２Ａを構成するＦＥＴ３３との間に、過電圧保護用素子として直列に接続されるＦＥＴ１０２及び１０３を備えたので、伝送線路１２に過電圧が印加されるとＦＥＴ１０２及び１０３のゲート電位が上昇して、サージ電流をグランドに流すことができ、ＦＥＴ３３や受信回路１６を過電圧より保護することができる。この場合、ＦＥＴ１０２及び１０３のゲートをオープン状態にするので、より簡単な構成で過電圧保護を行うことができる。
そして、ＦＥＴ３３とＦＥＴ１０２，１０３とを、互いに絶縁材料で分離された領域に形成するので、各素子間の耐圧を向上させて、過電圧が印加された場合の絶縁破壊を防止することができる。
【００９６】
（第１８実施例）
図２５は本発明の第１８実施例を示すものであり、第１７実施例と異なる部分について説明する。図２５は、第１７実施例の図２４相当図であり、第１８実施例の受信装置１１１では、過電圧保護用素子を、ＦＥＴ１０２及び１０３からダイオード１１２（第１ダイオード）及び１１３（第２ダイオード）に置き換えたものである。図２５に示すダイオード１１２及び１１３は、第１７実施例におけるＦＥＴ１０２及び１０３の構造からゲート電極を取り除いたものであり、ドレインがカソード，ソースがアノードに対応している。
【００９７】
次に、第１８実施例の作用について説明する。通常状態では、伝送線路１２を介して伝送された信号は、ダイオード１１２の第１カソードからｎ−層１０７を介して第２カソード，ＦＥＴ３３のドレインに伝達される。そして、伝送線路１２に対して過電圧が印加されるとダイオード１１２がブレークダウンするので、サージ電流はダイオード１１３を介してグランドに流れる。この場合も、ダイオード１１２の第１アノード，第２アノード間は、低濃度のｎ−層１０７を介して接続されているため比較的抵抗が高く、サージ電流がＦＥＴ３３側に流れることはない。
以上のように第１８実施例によれば、過電圧保護用素子を、アノードが共通に接続されるダイオード１１２及び１１３で構成したので、伝送線路１２に過電圧が印加されるとダイオード１１２がブレークダウンして、サージ電流をグランドに流すことができ、ＦＥＴ３３や受信回路１６を過電圧より保護することができる。
【００９８】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ＦＥＴのＯＮ抵抗を、インピーダンス素子として利用しても良い。
第５〜第１３実施例を、他方の信号線がグランドとなり、信号線−グランド間で伝送を行うシングルエンド型の伝送線路に適用しても良い。
昇圧手段は、第７実施例に示すものに限ることはない。
ＦＥＴは、ＰチャネルＭＯＳＦＥＴを用いても良い。
また、増幅回路についても、第１０実施例に示すものに限ることはない。
第１７実施例において、ＦＥＴ１０２及び１０３のゲートをソースに接続しても良く、抵抗素子を介してソースに接続しても良い。
【００９９】
第１７，第１８実施例において、（ＳＯＩ＋トレンチ分離）構造は、必要に応じて採用すれば良い。
第１７，第１８実施例を、第６〜第１６実施例に適用しても良い。
過電流バイパス端子はグランドに接続するものに限らず、電源のような低インピーダンスのラインに接続しても良い。
過電圧保護用素子は、ＬＤＭＯＳＦＥＴに限ることなく、ＤＭＯＳＦＥＴで構成しても良い。
車載ＬＡＮに限ることなく、有線伝送路を用いて通信を行うものであれば適用することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１実施例であり、受信装置の構成を概略的に示す機能ブロック図
【図２】検知部の構成例を示す図
【図３】インピーダンス制御回路を定電流回路で構成した場合を示す図
【図４】定電流回路の電圧−電流特性を示す図
【図５】本発明の第２実施例を示す図１相当図
【図６】本発明の第３実施例であり、（ａ）は差動通信ネットワークの構成を示す図、（ｂ）は受信ノードの構成を示す図
【図７】本発明の第４実施例であり、（ａ），（ｂ）は図６相当図、（ｃ）はインピーダンス制御回路の電流−抵抗特性を示す図
【図８】シミュレーションの結果であり、インピーダンス制御回路を配置しない場合と、配置した場合との受信信号波形を示す図
【図９】本発明の第５実施例を示す図６（ｂ）相当図
【図１０】インピーダンス制御回路の具体構成例を示す図
【図１１】本発明の第６実施例を示す図１０相当図
【図１２】本発明の第７実施例を示す図１０相当図
【図１３】本発明の第８実施例を示す図１０相当図
【図１４】本発明の第９実施例であり、受信装置の構成を示す図
【図１５】本発明の第１０実施例を示す図１４相当図
【図１６】本発明の第１１実施例を示す図１４相当図
【図１７】本発明の第１２実施例を示す図１４相当図
【図１８】本発明の第１３実施例を示す図１４相当図
【図１９】本発明の第１４実施例を示す図１８相当図
【図２０】本発明の第１５実施例を示す図１８相当図
【図２１】本発明の第１６実施例を示す図１８相当図
【図２２】本発明の第１７実施例を示す図１０相当図
【図２３】半導体素子としての形成状態を示す平面図
【図２４】半導体的構成を模式的に示す断面図
【図２５】本発明の第１８実施例を示す図２４相当図
【符号の説明】
【０１０１】
図面中、１は受信装置、２は受信回路、３は伝送線路、４インピーダンス制御回路（インピーダンス制御手段，定電流回路）、５は検知部、１１は通信ネットワーク、１２Ｐ，１２Ｍは伝送線路、１５は受信ノード（受信装置）、１６は受信回路、１７はインピーダンス制御回路（インピーダンス制御手段）、２１はインピーダンス制御回路（インピーダンス制御手段，定電流回路）、２２，２３は定電流ダイオード（検知部）、３１は受信装置、３２はインピーダンス制御回路（インピーダンス制御手段）、３３はＮチャネルＭＯＳＦＥＴ、３３’はＮチャネルＭＯＳＦＥＴ（電圧変換素子，電圧変換手段，第１ＦＥＴ）、３４は電圧検知部、３５はｏｎバイアス抵抗素子、３６はｏｆｆバイアスダイオード、３７はダイオード（昇圧手段）、３８はコンデンサ（昇圧手段）、３９はダイオード（昇圧手段）、４１は分圧回路（基準電圧生成手段）、４３は減算回路（電位差出力手段）、４４は比較回路（比較手段）、６１は受信装置、６２は受信回路、６３は分圧抵抗回路（検知部，電圧変換手段）、６５はオフセット電圧源（基準電圧生成回路）、６６はコンパレータ（検知部，比較回路）、６８はインピーダンス制御回路（インピーダンス制御手段）、７１は受信装置、７２はインピーダンス制御回路（インピーダンス制御手段，検知部）、７３は第１抵抗素子、７４はオペアンプ、７５はＮＰＮトランジスタ、７６は第２抵抗素子、７７はコンパレータ、７８は増幅回路（電圧変換手段）、７９はシャント抵抗素子（電圧変換素子）、８５はＮチャネルＭＯＳＦＥＴ（第２ＦＥＴ）、９１は受信装置、９２は電圧比較部（検知部）、９６，９８〜１００はインピーダンス制御回路（インピーダンス制御手段，検知部）、１０１は受信装置、１０２，１０３はＮチャネルＭＯＳＦＥＴ（第１，第２ＦＥＴ，過電圧保護素子）、１０５は絶縁材料、１０６はＯｘ層（絶縁材料）、１０７はｎ−層（基板層）、１１１は受信装置、１１２，１１３はダイオード（第１，第２ダイオード，過電圧保護素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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