(57)【特許請求の範囲】
【請求項１】
コレクタ領域とエミッタ領域と真性ベース領域とを有する第１の半導体素子が半導体基板の第１領域に配置され、ソース・ドレイン領域とゲート電極と当該ゲート電極の側部のサイドウォール絶縁膜とを有する第２の半導体素子が前記半導体基板の第２領域に配置される半導体装置を製造する際に、前記第１領域の半導体基板に前記コレクタ領域を形成する工程と、
前記第２領域の半導体基板上に前記ゲート電極を形成する工程と、
前記第１領域の前記半導体基板に前記真性ベース領域を形成する工程と、
前記第２領域の前記ゲート電極側部の前記半導体基板に不純物をイオン注入して、前記ソース・ドレイン領域に含まれる導電性不純物よりも低濃度の導電性不純物の拡散層を形成する工程と、
前記第１領域において前記真性ベース領域下の前記コレクタ領域の不純物濃度を増大させる不純物層を形成し、当該不純物層の形成と同時に、前記第２領域において前記低濃度拡散層下に当該低濃度拡散層とは異なる導電性不純物を含有するポケット領域を形成する工程と、
前記第１および第２領域の前記半導体基板上に、前記真性ベース領域上のエミッタ形成領域に開口部を有する絶縁膜を形成する工程と、
前記第１領域の前記絶縁膜の前記開口部内および前記開口部近傍にエミッタ電極を形成する工程と、
前記第１領域の前記エミッタ電極への不純物の導入を抑止する保護膜を形成する工程と、
前記エミッタ電極をマスクとして、前記ゲート電極側部にサイドウォール絶縁膜を残し、前記エミッタ電極下の一部にエミッタ領域形成用絶縁膜を残しながら前記第１および前記第２領域の前記絶縁膜を除去する工程と、
前記第１領域の前記半導体基板に、前記エミッタ電極に対して自己整合的に前記真性ベース領域に接する外部ベース領域を形成する工程と、
前記サイドウォール絶縁膜をマスクとして前記第２領域の前記半導体基板に前記ソース・ドレイン領域を形成する工程と、
前記エミッタ電極から前記エミッタ領域形成用絶縁膜の前記開口部を介して前記真性ベース領域に不純物を拡散させて、前記開口部下部の前記第１領域の前記半導体基板に前記真性ベース領域に接する前記エミッタ領域を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記真性ベース領域を形成する工程においては、前記第１領域において前記半導体基板に不純物をイオン注入して前記真性ベース領域を形成する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記外部ベース領域を形成する工程においては、前記第１領域において前記半導体基板に不純物をイオン注入して、前記保護膜により前記エミッタ電極への当該不純物の注入を抑止しながら、前記エミッタ電極に対して自己整合的に前記外部ベース領域を形成する
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記外部ベース領域を形成する工程および前記ソース・ドレイン領域を形成する工程においては、前記第１領域において前記半導体基板に不純物をイオン注入して前記外部ベース領域を形成するとともに、前記第２領域においても前記不純物をイオン注入して前記ソース・ドレイン領域を形成する
請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜を形成する工程は、
前記第１および第２領域において前記半導体基板上の全面に絶縁膜を形成する工程と、
前記絶縁膜上に、前記第１領域における前記真性ベース領域上の前記エミッタ形成領域に開口部を有するマスク層を形成する工程と、
前記マスク層をマスクとして、前記開口部内の前記絶縁膜を除去する工程と
を有する
請求項１または２に記載の半導体装置の製造方法。
【請求項６】
前記エミッタ電極を形成する工程および前記保護膜を形成する工程は、
前記絶縁膜の前記開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、前記エミッタ用導電体層上に保護膜用膜を形成する工程と、
前記エミッタ電極を形成する領域の前記保護膜用膜上にマスク層を形成し、当該マスク層をマスクとして、前記エミッタ用導電体層および前記保護膜用膜を除去して、前記エミッタ電極および前記保護膜を形成する
請求項１または２に記載の半導体装置の製造方法。
【請求項７】
前記エミッタ電極を形成する工程において、多結晶シリコンにより前記エミッタ電極を形成する
請求項１または２に記載の半導体装置の製造方法。
【請求項８】
前記保護膜を形成する工程において、前記保護膜を反射防止膜により形成する
請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にＢｉＣＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年電子機器の小型化、軽量化および消費電力の低減が進行するに伴い、半導体装置の高集積化および微細化に対する要求が高まっている。そこで、低消費電力と高集積化という特性を有するＣＭＯＳと、大きな駆動力と高速性という特性を有するバイポーラトランジスタとを組み合わせたバイポーラＣＭＯＳ（Ｂｉ−ＣＭＯＳ）の開発が活発的に行われている。
【０００３】
従来の製造方法により製造されるＢｉＣＭＯＳトランジスタの断面図を図１３に示す。
【０００４】
図１３に示すように、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎ型エピタキシャル層２の表面には、ＬＯＣＯＳ技術により素子分離絶縁膜３が形成されている。
【０００５】
ｎｐｎバイポーラトランンジスタ形成領域には、ｎ型コレクタ領域となるｎ型エピタキシャル層２の下層にｎ型コレクタ埋め込み領域４が形成され、ｎ型コレクタ埋め込み領域４の上層に、ベース直下の不純物濃度を増大させるためのＳＩＣ（Selective Ion Implantation of Collector)領域１７が形成されている。
ｎ型エピタキシャル層２の表層には、ｐ型不純物を含有する真性ベース領域１５と、真性ベース領域１５よりもさらに高濃度のｐ型不純物を含有し、低抵抗化されたベース取り出しの外部ベース領域１６が接続して形成されている。
ｐ型ベース領域（１５，１６）上には、シリコン酸化膜３３が形成されている。シリコン酸化膜３３に設けられた開口部３３ａおよびシリコン酸化膜３３上に、エミッタ多結晶シリコン２４が形成されている。エミッタ多結晶シリコン２４下部の真性ベース領域１５の表層にｎ型エミッタ領域２５が形成されている。
また、ｎ型コレクタ埋め込み領域４上のｎ型エピタキシャル層２の一部に、ｐ型ベース領域（１５、１６）と隔てて、ｎ型コレクタプラグ領域６およびｎ型コレクタ取り出し領域６ａが形成されている。
【０００６】
ｐＭＯＳトランジスタ形成領域には、ｐ型半導体基板１と分離するためのｎ型分離領域５が形成され、さらにｎ型エピタキシャル層２にｎ型ウェル７が形成されている。また、ｎＭＯＳトランジスタ部分には、ｐ型ウェル８が形成されている。
ｐＭＯＳおよびｎＭＯＳトランジスタ形成領域には、それぞれ、ｎ型ウェル７およびｐ型ウェル８の表層に、ＬＤＤ領域（１１，１３）を有するソース・ドレイン領域（１２，１４）が形成されている。
また、各ソース・ドレイン領域（１２，１４）の間にゲート酸化膜（３１ａ，３１ｂ）を介して、ゲ−ト電極（２２，２３）が形成され、ゲ−ト電極（２２，２３）の側部にサイドウォール絶縁膜（３２ａ，３２ｂ）がそれぞれ形成されている。
【０００７】
ゲ−ト電極（２２，２３）を被覆して全面にシリコン酸化膜３３が形成されており、また各トランジスタを被覆して全面に層間絶縁膜３４が形成され、シリコン酸化膜３３および層間絶縁膜３４には、ｐＭＯＳおよびｎＭＯＳトランジスタのソース・ドレイン領域（１２，１４）と、ｎｐｎバイポーラトランジスタの外部ベース領域１６とエミッタ電極２４、およびコレクタ取り出し領域６ａに達するコンタクトホール（４１，４２，４３，４４，４５，４６，４７）が形成され、当該コンタクトホールの内部および上部には、配線層（５１，５２，５３，５４，５５，５６，５７）が形成されている。
【０００８】
上記の構造の半導体装置の製造方法の１例について説明する。
【０００９】
まず、図１４（ａ）に示すように、例えばｐ型シリコン半導体基板１を熱酸化法により酸化して、表面に酸化膜を形成し、当該酸化膜上部に、リソグラフィー技術によって、上記シリコン半導体基板１上のｎｐｎバイポーラトランジスタ形成領域とｐＭＯＳトランジスタ形成領域に開口を有するパターンのレジスト膜Ｒ１を形成する。
そして、このレジスト膜Ｒ１をマスクとして、酸化膜のパターニングを行い、ｎｐｎバイポーラトランジスタ形成領域とｐＭＯＳトランジスタ形成領域とに開口部を有する酸化膜３６を形成する。
【００１０】
次に、図１４（ｂ）に示すように、レジスト膜Ｒ１を除去した後、酸化アンチモン（Ｓｂ2 Ｏ3 ）の固体ソースを用いた熱拡散処理によって、上記酸化膜３６に形成された開口部を通じてシリコン半導体基板１中にアンチモンを拡散させ、例えばｎ型コレクタ埋め込み領域４、およびｐ型半導体基板１と分離するためのｎ型分離領域５を形成する。
【００１１】
次に、図１５（ｃ）に示すように、例えばウェットエッチングによって酸化膜３６を除去した後、エピタキシャル成長法により、シリコン半導体基板１上にｎ型エピタキシャル層２を形成する。
【００１２】
次に、図１５（ｄ）に示すように、ＬＯＣＯＳプロセスにより、ｎ型エピタキシャル層２に素子分離絶縁膜３を形成する。
この素子分離絶縁膜３の形成工程では、例えば、ｎ型エピタキシャル層２の表面に熱酸化法により酸化シリコン膜３ａを形成し、当該酸化シリコン膜３ａ上の素子分離絶縁膜形成領域以外の領域に不図示の窒化シリコン膜を形成し、当該窒化シリコン膜を耐酸化性マスクに用いて、ｎ型エピタキシャル層２の表面を熱酸化して、素子分離絶縁膜３を形成する。その後、窒化シリコン膜をエッチング除去することにより素子分離絶縁膜３が形成される。
【００１３】
次に、図１６（ｅ）に示すように、ｎｐｎバイポーラトランジスタ形成領域におけるｎ型コレクタプラグ領域を形成する領域に開口を有するレジスト膜Ｒ２を形成した後、当該レジスト膜Ｒ２をマスクとして、例えば、ｎ型不純物のリンをイオン注入することにより、ｎ型エピタキシャル層２に、ｎ型コレクタ埋め込み領域４に接続するｎ型コレクタプラグ領域６を形成する。
その後、レジスト膜Ｒ２を除去する。
【００１４】
次に、図１６（ｆ）に示すように、ｎ型エピタキシャル層２上にｐＭＯＳトランジスタ形成領域に開口を有するレジスト膜Ｒ３をリソグラフィー技術を用いて形成し、ｎ型不純物の例えばリンをイオン注入を行うことによって、ｎ型ウェル７を形成する。その後レジスト膜Ｒ３を除去する。
【００１５】
次に、図１７（ｇ）に示すように、ｎ型エピタキシャル層２上に、ｎＭＯＳトランジスタ形成領域と、ｎＭＯＳおよびｐＭＯＳトランジスタとｎｐｎバイポーラトランジスタ形成領域の間の素子分離領域の一部に開口を有するレジスト膜Ｒ４をリソグラフィー技術を用いて形成し、例えば、ｐ型不純物のホウ素をイオン注入することによって、素子分離領域を兼用したｐ型ウェル８を形成する。
【００１６】
次に、図１７（ｈ）に示すように、レジスト膜Ｒ４を除去した後、例えばウェットエッチングにより、酸化膜３ａを除去し、例えば熱酸化法によってゲート酸化膜３１を形成する。
【００１７】
次に、図１８（ｉ）に示すように、ｎＭＯＳおよびｐＭＯＳトランジスタ形成領域にゲ−ト電極（２２，２３）を形成する。
【００１８】
次に、図１８（ｊ）に示すように、リソグラフィー技術によって、ｐＭＯＳ形成領域に開口を有するレジスト膜Ｒ５を形成し、レジスト膜Ｒ５をマスクとして、ｐ型不純物の例えば二フッ化ホウ素（ＢＦ2+）をイオン注入することによって、ゲ−ト電極２２の両側部のｎ型ウェル７中にｐ型ＬＤＤ領域１１を形成する。
その後、レジスト膜Ｒ５を除去する。
【００１９】
次に、図１９（ｋ）に示すように、リソグラフィー技術によって、ｎＭＯＳトランジスタ形成領域に開口を有するレジスト膜Ｒ６を形成し、レジスト膜Ｒ６をマスクとして、ｎ型不純物の例えばヒ素（Ａｓ+ ）をイオン注入することによって、ゲ−ト電極２３の両側部のｐ型ウェル８中にｎ型ＬＤＤ領域１３を形成する。
その後、レジスト膜Ｒ６を除去する。
【００２０】
次に、図１９（ｌ）に示すように、リソグラフィー技術によって、ｎｐｎバイポーラトランジスタの真性ベース形成領域に開口を有するレジスト膜Ｒ７を形成し、レジスト膜Ｒ７をマスクとして、ｐ型不純物の例えば二フッ化ホウ素をイオン注入することによって、真性ベース領域１５を形成する。
さらに、レジスト膜Ｒ７をマスクとして、ｎ型不純物の例えばリンをイオン注入することによって、ベース直下のコレクタ不純物濃度を増大させるためのＳＩＣ（Selective Ion Implantation of Collector)領域１７を形成する。
その後、レジスト膜Ｒ７を除去する。
【００２１】
次に、図２０（ｍ）に示すように、ＣＶＤ法によって、各トランジスタを被覆して全面に酸化シリコンを堆積させて、サイドウォール用絶縁膜３２を形成する。
【００２２】
次に、図２０（ｎ）に示すように、例えばＲＩＥにより、サイドウォール用絶縁膜３２をエッチング除去して、各ゲ−ト電極（２２，２３）の側部にサイドウォール絶縁膜（３２ａ，３２ｂ）を形成する。
【００２３】
次に、図２１（ｏ）に示すように、ｎＭＯＳトランジスタ形成領域、およびｎｐｎバイポーラトランジスタのコレクタ取り出し領域に開口を有するレジスト膜Ｒ８をリソグラフィー技術を用いて形成し、ｎ型の不純物として、例えばヒ素をイオン注入することによって、ｎＭＯＳトランジスタのソース・ドレイン領域１４および、ｎｐｎバイポーラトランジスタのコレクタ取り出し領域６ａを形成する。
その後、レジスト膜Ｒ８を除去する。
【００２４】
次に、図２１（ｐ）に示すように、ｐＭＯＳトランジスタ形成領域、およびｎｐｎバイポーラトランジスタの外部ベース形成領域に開口を有するレジスト膜Ｒ９をリソグラフィー技術を用いて形成し、ｐ型の不純物として、例えば二フッ化ホウ素をイオン注入することによって、ｐＭＯＳトランジスタのソース・ドレイン領域１２およびｎｐｎバイポーラトランジスタの外部ベース領域１６を形成する。
その後、レジスト膜Ｒ９を除去する。
【００２５】
次に、図２２（ｑ）に示すように、酸化シリコン膜３３を全面に堆積させて、酸化シリコン膜３３の上部にエミッタ形成領域に開口を有するレジスト膜Ｒ１０をリソグラフィー技術を用いて形成し、レジスト膜Ｒ１０をマスクとして、ＲＩＥによって、酸化シリコン膜３３にエミッタ形成用開口部３３ａを形成する。
その後、レジスト膜Ｒ１０を除去する。
【００２６】
次に、図２２（ｒ）に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition) 法により、開口部３３ａ内を含む全面にエミッタ多結晶シリコンとなるｎ型不純物のヒ素が高濃度にドーピングされたエミッタ多結晶シリコン用層２４ａを形成する。
【００２７】
次に、図２３（ｓ）に示すように、エミッタ多結晶シリコン用層２４ａ上に、リソグラフィー技術によって、ｎｐｎバイポーラトランジスタのエミッタ多結晶シリコンのパターンを有するレジスト膜Ｒ１１を形成し、当該レジスト膜Ｒ１１をマスクとして、エミッタ多結晶シリコン用層２４ａにエッチングを行い、エミッタ多結晶シリコン２４を形成する。
その後、レジスト膜Ｒ１１を除去する。
【００２８】
次に、図２３（ｔ）に示すように、例えばＲＴＡ（Rapid Thermal Anneal）を行い、ｐＭＯＳおよびｎＭＯＳのソース・ドレイン領域（１２，１４）に導入された不純物を活性化させる。また、この熱処理によりエミッタ多結晶シリコン２４からシリコン酸化膜３３の開口部３３ａを介してｐ型真性ベース領域１５に不純物が拡散し、ｎ型エミッタ領域２５が形成される。
その後、全面にホウ素リンシリケートグラス（ＢＰＳＧ）を堆積させて、層間絶縁膜３４を形成する。
また、層間絶縁膜３４上に不図示のレジスト膜を形成し、当該レジスト膜をマスクとして、層間絶縁膜３４および酸化シリコン膜３３に、ｐＭＯＳトランジスタのソースドレイン領域１２に達する開口部（４１，４２）、ｎＭＯＳトランジスタのソース・ドレイン領域１４に達する開口部（４３，４４）、ｎｐｎバイポーラトランジスタの外部ベース領域１６に達する開口部４５、エミッタ多結晶シリコン２４に達する開口部４６、コレクタ取り出し領域６ａに達する開口部４７を形成する。
【００２９】
以降の工程としては、各開口部（４１〜４７）の内部に例えばタングステンを堆積させて不図示のタングステンプラグを形成し、当該タングステンプラグを介して、ｐＭＯＳトランジスタのソースドレイン領域１２に接続する配線（５１，５２）、ｎＭＯＳトランジスタのソース・ドレイン領域１４に接続する配線（５３，５４）、ｎｐｎバイポーラトランジスタの外部ベース領域１６に接続する配線５５、エミッタ多結晶シリコン２４に接続する配線５６、コレクタ取り出し領域６ａに接続する配線５７を形成することにより図１３に示す半導体装置に至る。
【００３０】
上記の従来技術によるＢｉＣＭＯＳを有する半導体装置の製造方法では、図２０（ｎ）に示すように、ｎＭＯＳおよびｐＭＯＳトランジスタのサイドウォール絶縁膜（３２ａ，３２ｂ）の形成を、サイドウォール用絶縁膜３２をＲＩＥによってエッチング除去することによって行う。その際、素子分離絶縁膜３の領域とゲ−ト電極（２２、２３）の領域以外は、シリコン部分（エピタキシャル層２）が露出していることから、ＲＩＥによってシリコン部分へのダメージが与えられる。
【００３１】
ｐＭＯＳおよびｎＭＯＳトランジスタ形成領域においては、サイドウォール絶縁膜形成時に、シリコン部分が露出する領域は、ソース・ドレイン領域である。このソース・ドレイン領域は、高濃度不純物が導入される領域であるため、シリコン部分が露出することの影響は少ない。
【００３２】
【発明が解決しようとする課題】
しかしながら、バイポーラトランジスタ形成領域においては、シリコン部分が露出された領域にエミッタ領域が形成されるため、表面再結合電流の増加に伴う低電流でのｈFE（電流増幅率）の低下により信頼性が悪化するという問題がある。
このバイポーラトランジスタ形成領域において表面再結合電流が増加することによる低電流でのｈFEの低下は一般に知られており、この表面再結合電流は、基板表面での結晶の不連続性やその他の欠陥から生ずる表面準位を介して行われるキャリアの再結合が原因であるため、表面の処理状態に強い影響を受ける。
従って、バイポーラトランジスタの活性領域となるエミッタ形成領域、およびエミッタとｐ型外部ベース領域間には、ＲＩＥダメージを与えないことが重要である。
【００３３】
また従来では、図２２（ｑ）に示すように、エミッタ多結晶シリコンを形成するために、レジスト膜Ｒ１０により、酸化シリコン膜３３に開口を形成する工程において、エミッタ領域２５が形成される開口部３３ａとその左右の外部ベース領域１６の位置合わせを考慮する必要がある。
すなわち、エミッタ領域２５と外部ベース領域１６との距離が短すぎると耐圧の低下や、エミッタ領域２５と真性および外部ベース領域（１５，１６）の接合容量の増加といった不利益が生じ、また、エミッタ領域２５と外部ベース領域１６との距離が長すぎるとベース抵抗の増大といった不利益を招くことから、エミッタ領域２５と外部ベース領域１６との間の距離の最適化が重要となってくる。
これらの問題と、レジスト膜の位置合わせのずれを考慮して、ある程度のマージンをもたせるため、通常エミッタ領域２５と外部ベース領域１６間の距離を比較的大きくとることとなる。
具体的には、例えば、図２１（ｐ）におけるエミッタ多結晶シリコン形成領域をレジスト膜Ｒ９で保護し、外部ベース領域１６を形成する工程では、エミッタ多結晶シリコン形成領域を保護する部分のレジスト膜Ｒ９の幅を大きく形成し、図２２以降の工程で当該大きく保護した領域に、レジスト膜Ｒ１０の位置合わせを行い、エミッタ多結晶シリコンを形成することとなるが、かかるマージンの必要性により、エミッタ領域２５と外部ベース領域１６間の距離が比較的大きくなることからＢｉＣＭＯＳの微細化に限界がある。
【００３４】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明は、ＢｉＣＭＯＳプロセスにおいて、バイポーラトランジスタの表面再結合電流の増大による低電流でのｈFEの低下を防止し、外部ベース領域をエミッタ多結晶シリコンに対して自己整合的に形成することで微細化が可能な半導体装置の製造方法を提供することを目的とする。
【００３５】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、コレクタ領域とエミッタ領域と真性ベース領域とを有する第１の半導体素子が半導体基板の第１領域に配置され、ソース・ドレイン領域とゲート電極と当該ゲート電極の側部のサイドウォール絶縁膜とを有する第２の半導体素子が前記半導体基板の第２領域に配置される半導体装置を製造する際に、前記第１領域の半導体基板に前記コレクタ領域を形成する工程と、前記第２領域の半導体基板上に前記ゲート電極を形成する工程と、前記第１領域の前記半導体基板に前記真性ベース領域を形成する工程と、前記第２領域の前記ゲート電極側部の前記半導体基板に不純物をイオン注入して、前記ソース・ドレイン領域に含まれる導電性不純物よりも低濃度の導電性不純物の拡散層を形成する工程と、前記第１領域において前記真性ベース領域下の前記コレクタ領域の不純物濃度を増大させる不純物層を形成し、当該不純物層の形成と同時に、前記第２領域において前記低濃度拡散層下に当該低濃度拡散層とは異なる導電性不純物を含有するポケット領域を形成する工程と、前記第１および第２領域の前記半導体基板上に、前記真性ベース領域上のエミッタ形成領域に開口部を有する絶縁膜を形成する工程と、前記第１領域の前記絶縁膜の前記開口部内および前記開口部近傍にエミッタ電極を形成する工程と、前記第１領域の前記エミッタ電極への不純物の導入を抑止する保護膜を形成する工程と、前記エミッタ電極をマスクとして、前記ゲート電極側部にサイドウォール絶縁膜を残し、前記エミッタ電極下の一部にエミッタ領域形成用絶縁膜を残しながら前記第１および前記第２領域の前記絶縁膜を除去する工程と、前記第１領域の前記半導体基板に、前記エミッタ電極に対して自己整合的に前記真性ベース領域に接する外部ベース領域を形成する工程と、前記サイドウォール絶縁膜をマスクとして前記第２領域の前記半導体基板に前記ソース・ドレイン領域を形成する工程と、前記エミッタ電極から前記エミッタ領域形成用絶縁膜の前記開口部を介して前記真性ベース領域に不純物を拡散させて、前記開口部下部の前記第１領域の前記半導体基板に前記真性ベース領域に接する前記エミッタ領域を形成する工程とを有する。
【００３６】
上記の本発明の半導体装置の製造方法によれば、第１の半導体素子の真性ベース領域を形成後、真性ベース領域上のエミッタ形成領域に開口部を有する絶縁膜を形成し、当該開口部を有する絶縁膜に第１の半導体素子のエミッタ電極の形成および保護膜の形成を行う。
次に、エミッタ電極をマスクとして、ゲ−ト電極側部にサイドウォール絶縁膜を残し、エミッタ電極下の一部にエミッタ領域形成用絶縁膜を残しながら第１および第２領域の絶縁膜を除去する。
次に、第１領域の半導体基板に、エミッタ電極に対して自己整合的に真性ベース領域に接する外部ベース領域を形成することとなる。
従って、サイドウォール絶縁膜を形成する際には、エミッタ電極下部のエミッタ領域形成用絶縁膜が残るため、第１の半導体素子の活性領域であるエミッタ領域と、エミッタ領域と外部ベース領域の間の半導体基板にはサイドウォール絶縁膜形成の際のダメージを与えることなくサイドウォール絶縁膜を形成することができる。
また、エミッタ電極に対して自己整合的に外部ベース領域を形成でき、かつエミッタ電極上部に保護膜を形成していることにより、外部ベース領域形成のための不純物がエミッタ電極中に導入されることによる特性変動を防止することができる。
【００３７】
また、好適には、前記真性ベース領域を形成する工程においては、前記第１領域において前記半導体基板に不純物をイオン注入して前記真性ベース領域を形成するとともに、前記第２領域においても当該不純物をイオン注入して前記ゲ−ト電極側部の前記半導体基板に前記ソース・ドレイン領域に含まれる導電性不純物よりも低濃度の導電性不純物の拡散層を形成する。
これにより、第１の半導体素子の真性ベース領域を形成する工程において、同時に、第２の半導体素子の低濃度拡散層を形成することができるため製造工程を削減することができる。
【００３９】
好適には、前記外部ベース領域を形成する工程および前記ソース・ドレイン領域を形成する工程においては、前記第１領域において前記半導体基板に不純物をイオン注入して前記外部ベース領域を形成するとともに、前記第２領域においても前記不純物をイオン注入して前記ソース・ドレイン領域を形成する。
これにより、第１の半導体素子の外部ベース領域を形成する工程において、同時に、第２の半導体素子のソース・ドレイン領域をも形成するため、製造工程を削減することができる。
【００４０】
例えば、前記エミッタ電極を形成する工程および前記保護膜を形成する工程は、前記絶縁膜の前記開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、前記エミッタ用導電体層上に前記保護膜用膜を形成する工程と、前記エミッタ電極を形成する領域の前記保護膜用膜上にマスク層を形成し、当該マスク層をマスクとして、前記エミッタ用導電体層および前記保護膜用膜を除去して、前記エミッタ電極および前記保護膜を形成する。
【００４１】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００４２】
図１は、本発明の半導体装置の製造方法により製造されるＢｉＣＭＯＳトランジスタの断面図である。
【００４３】
図１に示すように、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎ型エピタキシャル層２の表面には、ＬＯＣＯＳ技術により素子分離絶縁膜３が形成されている。
【００４４】
ｎｐｎバイポーラトランンジスタ形成領域には、ｎ型コレクタ領域となるｎ型エピタキシャル層２の下層にｎ型コレクタ埋め込み領域４が形成され、ｎ型コレクタ埋め込み領域４の上層に、ベース直下のコレクタ不純物濃度を増大させるためのＳＩＣ（Selective Ion Implantation of Collector)領域１７が形成されている。
ｎ型エピタキシャル層２の表層にｐ型不純物を含有する真性ベース領域１５と、真性ベース領域１５よりもさらに高濃度のｐ型不純物を含有し、低抵抗化されたベース取り出しの外部ベース領域１６が接続して形成されている。
ｐ型真性ベース領域１５上の一部に、シリコン酸化膜３２ｃが形成されている。シリコン酸化膜３２ｃに設けられた開口部３２ｃａおよびシリコン酸化膜３２ｃ上に、エミッタ多結晶シリコン２４が形成されている。エミッタ多結晶シリコン２４上には、反射防止膜３５が形成されており、また、エミッタ多結晶シリコン２４下部の真性ベース領域１５の表層にｎ型エミッタ領域２５が形成されている。
また、ｎ型コレクタ埋め込み領域４上のｎ型エピタキシャル層２の一部に、ｐ型ベース領域（１５、１６）と隔てて、ｎ型コレクタプラグ領域６およびｎ型コレクタ取り出し領域６ａが形成されている。
【００４５】
ｐＭＯＳトランジスタ形成領域には、ｐ型半導体基板１と分離するためにｎ型分離領域５が形成され、さらにｎ型エピタキシャル層２にｎ型ウェル７が形成されている。また、ｎＭＯＳトランジスタ形成領域には、ｐ型ウェル８が形成されている。
各ｐＭＯＳおよびｎＭＯＳトランジスタ形成領域には、ｎ型ウェル７およびｐ型ウェル８の表層に、ＬＤＤ領域（１１，１３）を有するソース・ドレイン領域（１２，１４）が形成されている。
また、各ソース・ドレイン領域（１２，１４）の間にゲート酸化膜（３１ａ，３１ｂ）を介して、ゲ−ト電極（２２，２３）が形成され、ゲ−ト電極（２２，２３）の側部にサイドウォール絶縁膜（３２ａ，３２ｂ）がそれぞれ形成されている。
【００４６】
各トランジスタを被覆して全面に層間絶縁膜３４が形成され、層間絶縁膜３４には、ｐＭＯＳおよびｎＭＯＳトランジスタのソース・ドレイン領域（１２，１４）と、ｎｐｎバイポーラトランジスタの外部ベース領域１６とエミッタ電極２４、およびコレクタ取り出し領域６ａに達するコンタクトホール（４１，４２，４３，４４，４５，４６，４７）が形成され、当該コンタクトホールの内部および上部には、配線層（５１，５２，５３，５４，５５，５６，５７）が形成されている。
【００４７】
上記の構造の半導体装置の製造方法について説明する。
【００４８】
まず、図２（ａ）に示すように、例えばｐ型シリコン半導体基板１を熱酸化法により酸化して、表面に酸化膜３６を例えば３００ｎｍの厚さに形成する。そして、レジスト塗布およびリソグラフィー技術によって、上記シリコン半導体基板１上のｎｐｎバイポーラトランジスタ形成領域とｐＭＯＳトランジスタ形成領域に開口を有するパターンのレジスト膜Ｒ１を形成する。
そして、このレジスト膜Ｒ１をマスクとして、例えば、フッ酸を用いたウェットエッチングによって、シリコン半導体基板１の表面に形成された酸化膜３６に、ｎｐｎバイポーラトランジスタ形成領域とｐＭＯＳトランジスタ形成領域とに開口部を形成する。
【００４９】
次に、図２（ｂ）に示すように、レジスト膜Ｒ１を例えば、過酸化水素と硫酸との混合液を用いて除去した後、酸化アンチモン（Ｓｂ2 Ｏ3 ）の固体ソースを用いた１２００℃、６０分間の熱拡散処理によって、上記酸化膜３６に形成された開口部を通じてシリコン半導体基板１中にアンチモンを拡散させ、例えばｎ型コレクタ埋め込み領域４、およびｐ型半導体基板１と分離するためのｎ型分離領域５を形成する。
【００５０】
次に、図３（ｃ）に示すように、例えばフッ酸を用いたウェットエッチングによって酸化膜３６を除去した後、エピタキシャル成長法により、シリコン半導体基板１上に例えば、膜厚１μｍで、抵抗率が１Ωｃｍとなるｎ型エピタキシャル層２を形成する。
【００５１】
次に、図３（ｄ）に示すように、ＬＯＣＯＳプロセスにより、ｎ型エピタキシャル層２に素子分離絶縁膜３を形成する。
この素子分離絶縁膜３の形成工程では、例えば、ｎ型エピタキシャル層２の表面を熱酸化法により酸化して、例えば膜厚３０ｎｍの酸化シリコン膜３ａを形成する。
さらに減圧化学的気相成長法（ＬＰＣＶＤ法：Low Pressure Chemical VaporDeposition) によって、上記酸化シリコン膜３ａに不図示の窒化シリコン膜を例えば１００ｎｍの厚さに形成する。
そして、当該窒化シリコン膜上に素子分離絶縁膜形成領域に開口を有するパターンの不図示のレジスト膜を形成し、当該レジスト膜をマスクとして素子分離絶縁膜形成領域における窒化シリコン膜をＲＩＥ（反応性イオンエッチング：Reactive ion etching) により除去する。
その後、素子分離絶縁膜形成領域以外の領域に形成された窒化シリコン膜を耐酸化性マスクに用いて、１０５０℃のウェット酸素雰囲気中でｎ型エピタキシャル層２の表面を熱酸化して、例えば膜厚４５０ｎｍの素子分離絶縁膜３を形成する。その後、窒化シリコン膜を例えば１５０℃の熱リン酸を用いて選択的にエッチング除去することにより素子分離絶縁膜３が形成される。
【００５２】
次に、図４（ｅ）に示すように、ｎ型エピタキシャル層２に、ｎｐｎバイポーラトランジスタ形成領域のｎ型コレクタ埋め込み領域４に接続するｎ型コレクタプラグ領域６を形成する。
ｎ型コレクタプラグ領域６の形成は、当該ｎ型コレクタプラグ領域６を形成する領域に開口を有するレジスト膜Ｒ２を形成した後、当該レジスト膜Ｒ２をマスクとして、イオンエネルギー５００ｋｅＶ、ドーズ量２×１０12ａｔｏｍｓ／ｃｍ2 、およびイオンエネルギー７０ｋｅＶ、ドーズ量７×１０15ａｔｏｍｓ／ｃｍ2 の条件で連続してｎ型不純物のリンをイオン注入することにより行われる。
その後、レジスト剥離技術によって、レジスト膜Ｒ２を除去する。
【００５３】
次に、図４（ｆ）に示すように、ｎ型エピタキシャル層２上にｐＭＯＳトランジスタ形成領域に開口を有するレジスト膜Ｒ３をリソグラフィー技術を用いて形成し、ｎ型不純物の例えばリン（Ｐ+ ）をイオンエネルギー６００ｋｅＶ、ドーズ量５×１０12ａｔｏｍｓ／ｃｍ2 の条件と、イオンエネルギー３００ｋｅＶ、ドーズ量３×１０12ａｔｏｍｓ／ｃｍ2 の条件で、続けてイオン注入を行うことによって、ｎ型ウェル７を形成する。さらに、しきい値制御用として、ｐ型不純物の例えばホウ素（Ｂ+ ）を、イオンエネルギー２０ｋｅＶ、ドーズ量５×１０12ａｔｏｍｓ／ｃｍ2 の条件で、イオン注入を行う。その後レジスト膜Ｒ３を除去する。
【００５４】
次に、図５（ｇ）に示すように、ｎ型エピタキシャル層２上に、ｎＭＯＳトランジスタ形成領域と、ｐＭＯＳおよびｎＭＯＳトランジスタとｎｐｎバイポーラトランジスタ形成領域の間の素子分離領域の一部に開口を有するレジスト膜Ｒ４をリソグラフィー技術を用いて形成し、例えば、ｐ型不純物のホウ素をイオンエネルギー８００ｋｅＶ、ドーズ量５×１０12ａｔｏｍｓ／ｃｍ2 の条件と、イオンエネルギー３５０ｋｅＶ、ドーズ量５×１０12ａｔｏｍｓ／ｃｍ2 の条件と、イオンエネルギー１００ｋｅＶ、ドーズ量５×１０12ａｔｏｍｓ／ｃｍ2 の条件で、連続してイオン注入を行うことによって、素子分離領域を兼用したｐ型ウェル８を形成する。
さらに、しきい値制御用に、例えば、ｎ型不純物のリンをイオンエネルギー２０ｋｅＶで、ドーズ量２×１０12ａｔｏｍｓ／ｃｍ2 の条件で、イオン注入を行う。
【００５５】
次に、図５（ｈ）に示すように、レジスト膜Ｒ４を除去した後、フッ酸（ＨＦ）を用いたウェットエッチングにより、酸化膜３ａを除去し、例えば、８５０℃のウェット酸素雰囲気中における５分間の熱酸化によって、例えば膜厚５ｎｍのゲート絶縁膜３１を形成する。
【００５６】
次に、図６（ｉ）に示すように、ｎＭＯＳおよびｐＭＯＳトランジスタ形成領域にゲ−ト電極（２２，２３）を形成する。
当該ゲ−ト電極（２２，２３）の形成工程では、例えば、ＬＰＣＶＤ法によって、不図示の多結晶シリコン膜を例えば１００ｎｍの厚さに形成し、例えば、三塩化酸化リン（ＰＯＣｌ3 ）を用いた、プレデポジッション法によって、多結晶シリコン膜にリンを高濃度に導入する。
その後、例えば、ＣＶＤ（Chemical Vapor Deposition)法によって、不図示のタングステン膜を例えば１００ｎｍの厚さに形成し、リソグラフィー技術により、ｐＭＯＳおよびｎＭＯＳトランジスタのゲ−ト電極パターンを有する不図示のレジスト膜を形成して、ＲＩＥによりゲ−ト電極部以外のタングステン膜および多結晶シリコン膜をエッチング除去する。その結果、多結晶シリコン膜とタングステン膜とにより構成されるゲ−ト電極（２２，２３）が形成されることになる。
【００５７】
次に、図６（ｊ）に示すように、リソグラフィー技術によって、ｐＭＯＳトランジスタ形成領域に開口を有するレジスト膜Ｒ５を形成し、レジスト膜Ｒ５をマスクとして、ｐ型不純物の例えば二フッ化ホウ素（ＢＦ2+）を、イオンエネルギー２５ｋｅＶ、ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2 の条件で、イオン注入することによって、ゲ−ト電極２２の両側部におけるエピタキシャル層２のｎ型ウェル７中にｐ型ＬＤＤ領域１１を形成する。
また、続けて、ｐ型ＬＤＤ領域１１の下部に短チャネル効果防止のために、ｎ型不純物の例えばヒ素（Ａｓ+ ）をイオンエネルギー３００ｋｅＶ、ドーズ量１．５×１０13ａｔｏｍｓ／ｃｍ2 の条件でイオン注入することによって、ｐ型ＬＤＤ領域１１の下部にｎ型ウェル７の一部となる不図示のｎ型ポケットを形成する。
その後、レジスト膜Ｒ５を除去する。
【００５８】
次に、図７（ｋ）に示すように、リソグラフィー技術によって、ｎＭＯＳトランジスタ形成領域に開口を有するレジスト膜Ｒ６を形成し、レジスト膜Ｒ６をマスクとして、ｎ型不純物の例えばヒ素（Ａｓ+ ）を、イオンエネルギー６０ｋｅＶ、ドーズ量３．５×１０13ａｔｏｍｓ／ｃｍ2 の条件で、イオン注入することによって、ゲ−ト電極２３の両側部におけるエピタキシャル層２のｐ型ウェル８中にｎ型ＬＤＤ領域１３を形成する。
また、続けて、ｎ型ＬＤＤ領域１３の下部に短チャネル効果防止のために、ｐ型不純物の例えばホウ素（Ｂ+ ）をイオンエネルギー３０ｋｅＶ、ドーズ量１．２×１０13ａｔｏｍｓ／ｃｍ2 の条件でイオン注入することによって、ｎ型ＬＤＤ領域１３の下部にｐ型ウェル８の一部となる不図示のｐ型ポケットを形成する。
その後、レジスト膜Ｒ６を除去する。
【００５９】
次に、図７（ｌ）に示すように、リソグラフィー技術によって、ｎｐｎバイポーラトランジスタの真性ベース形成領域に開口を有するレジスト膜Ｒ７を形成し、レジスト膜Ｒ７をマスクとして、ｐ型不純物の例えば二フッ化ホウ素をイオンエネルギー３０ｋｅＶ、ドーズ量５×１０13ａｔｏｍｓ／ｃｍ2 の条件でイオン注入することによって、真性ベース領域１５を形成する。なお、この真性ベース領域１５は、後に形成される外部ベース領域と、真性ベース領域の間のリンクベース領域をも兼ねている。
さらに、レジスト膜Ｒ７をマスクとして、ｎ型不純物の例えばリンをイオンエネルギー１２０ｋｅＶ、ドーズ量２×１０12ａｔｏｍｓ／ｃｍ2 の条件、およびイオンエネルギー３６０ｋｅＶ、ドーズ量３×１０12ａｔｏｍｓ／ｃｍ2 の条件で連続してイオン注入することによって、真性ベース領域１５の直下のコレクタ不純物濃度を増大させるためのＳＩＣ（Selective Ion Implantation of Collector)領域１７を形成する。
なお、当該工程において、ｎｐｎバイポーラトランジスタの真性ベース領域１５は、後に形成するエミッタポリシリコンのサイズと同程度のサイズで構わない。
【００６０】
次に、図８（ｍ）に示すように、ＣＶＤ法によって、各トランジスタを被覆して全面に酸化シリコンを例えば膜厚２００ｎｍに堆積させて、サイドウォール用絶縁膜３２を形成する。
【００６１】
次に、図８（ｎ）に示すように、サイドウォール用絶縁膜３２の上部にエミッタ形成領域に開口を有する不図示のレジスト膜をリソグラフィー技術を用いて形成し、当該レジスト膜をマスクとして、例えばＲＩＥによって、サイドウォール用絶縁膜３２およびゲート絶縁膜３１にエミッタ形成用開口部３２ｃａを形成する。
【００６２】
次に、図９（ｏ）に示すように、ＬＰＣＶＤ法により、開口部３３ｃａ内を含むサイドウォール用絶縁膜３２の全面に、ｎ型不純物のヒ素が高濃度にドーピングされた多結晶シリコンを例えば膜厚１５０ｎｍで堆積させ、エミッタ多結晶シリコン用層２４ａを形成する。
さらに、当該エミッタ多結晶シリコン用層２４ａを被覆して全面に、例えばＣＶＤ法によりシリコン酸化膜を例えば膜厚１０ｎｍで堆積させ、さらにシリコン窒化酸化膜をＣＶＤ法により膜厚１１０ｎｍで堆積させて、反射防止膜３５ａを形成する。
【００６３】
次に、図９（ｐ）に示すように、エミッタ多結晶シリコン用層２４ａ上に、リソグラフィー技術によって、ｎｐｎバイポーラトランジスタのエミッタ多結晶シリコンのパターンを有するレジスト膜Ｒ８を形成し、当該レジスト膜Ｒ８をマスクとして、例えばＲＩＥにより反射防止膜３５ａおよびエミッタ多結晶シリコン用層２４ａのパターニングを行い、反射防止膜３５およびエミッタ多結晶シリコン２４を形成する。
【００６４】
次に、図１０（ｑ）に示すように、レジスト膜Ｒ８をマスクとして、例えばＲＩＥによりサイドウォール用絶縁膜３２およびゲート絶縁膜３１をエッチング除去して、ゲ−ト電極（２２，２３）の側部にサイドウォール絶縁膜（３２ａ，３２ｂ）を形成する。なお、このとき、エミッタ多結晶シリコン２４の一部の下部にも、サイドウォール用絶縁膜である酸化シリコン膜３２ｃが残ることになる。
また、ゲート電極（２２，２３）の下部にゲート絶縁膜（３１ａ，３１ｂ）が形成される。その後、レジスト膜Ｒ８を除去する。
なお、図中、サイドウォール絶縁膜（３２ａ，３２ｂ）および酸化シリコン膜３２ｃ下部のゲート絶縁膜は、サイドウォール絶縁膜および酸化シリコン膜と一体化させて示してある。
【００６５】
次に、後の工程で行われるイオン注入の緩衝用として、例えばＣＶＤ法により、不図示のシリコン酸化膜を例えば１０ｎｍ程度堆積させて、熱酸化法により当該酸化シリコン膜を１２ｎｍ程度に成長させる。
【００６６】
次に、図１０（ｒ）に示すように、ｎＭＯＳトランジスタ形成領域、およびｎｐｎバイポーラトランジスタのｎ型コレクタプラグ領域６に開口を有するレジスト膜Ｒ９をリソグラフィー技術を用いて形成し、ｎ型の不純物として、例えばヒ素をイオンエネルギー３５ｋｅＶ、ドーズ量５×１０15ａｔｏｍｓ／ｃｍ2 の条件でイオン注入することによって、ｎＭＯＳトランジスタのソース・ドレイン領域１４と、ｎｐｎバイポーラトランジスタのｎ型コレクタ取り出し領域６ａを形成する。
【００６７】
次に、図１１（ｓ）に示すように、ｐＭＯＳトランジスタ形成領域、およびｎｐｎバイポーラトランジスタの外部ベース領域に開口を有するレジスト膜Ｒ１０をリソグラフィー技術を用いて形成し、ｐ型の不純物として、例えば二フッ化ホウ素をイオンエネルギー３５ｋｅＶ、ドーズ量３×１０15ａｔｏｍｓ／ｃｍ2 の条件でイオン注入することによって、ｐＭＯＳトランジスタのソース・ドレイン領域１２およびｎｐｎバイポーラトランジスタの外部ベース領域１６を形成する。
【００６８】
次に、図１１（ｔ）に示すように、例えば１０００℃で１０秒間程度のＲＴＡ（Rapid Thermal Anneal）を行い、ｐＭＯＳおよびｎＭＯＳトランジスタのソース・ドレイン領域（１２，１４）に導入された不純物を活性化させる。また、この熱処理によりエミッタ多結晶シリコン２４からシリコン酸化膜３２ｃの開口部３２ｃａを介してｐ型真性ベース領域１５に不純物が拡散し、ｎ型エミッタ領域２５が形成される。
その後、全面にホウ素リンシリケートグラス（ＢＰＳＧ）を堆積させて層間絶縁膜３４を形成し、９００℃で２０分間、Ｎ2 雰囲気中でリフローを行うことにより、平坦化する。
その後、層間絶縁膜３４および反射防止膜３５に、不図示のレジスト膜をマスクとして、ｐＭＯＳトランジスタのソースドレイン領域１２に達する開口部（４１，４２）、ｎＭＯＳトランジスタのソース・ドレイン領域１４に達する開口部（４３，４４）、ｎｐｎバイポーラトランジスタの外部ベース領域１６に達する開口部４５、エミッタ多結晶シリコン２４に達する開口部４６、ｎ型コレクタ取り出し領域６ａに達する開口部４７を形成する。
【００６９】
以降の工程としては、各開口部（４１〜４７）の内部に例えばタングステンを堆積させ、不図示のタングステンプラグを形成し、当該タングステンプラグを介して、ｐＭＯＳトランジスタのソースドレイン領域１２に接続する配線（５１，５２）、ｎＭＯＳトランジスタのソース・ドレイン領域１４に接続する配線（５３，５４）、ｎｐｎバイポーラトランジスタの外部ベース領域１６に接続する配線５５、エミッタ多結晶シリコン２４に接続する配線５６、コレクタ取り出し領域６ａに接続する配線５７を形成することにより、図１に示す半導体装置に至る。
【００７０】
上記の本発明の実施形態の半導体装置の製造方法によれば、サイドウォール絶縁膜形成のためのエッチング時に、バイポーラトランジスタの活性領域となるエミッタ領域、およびエミッタ領域と外部ベース領域の間の領域は、エミッタポリシリコン下部のサイドウォール用絶縁膜で覆われ、エッチングによるダメージがバイポーラトランジスタの活性領域の基板部分に与えられるのを防止することができる。
従って、ＢｉＣＭＯＳプロセスにおいて、バイポーラトランジスタの表面再結合電流の増加による低電流でのｈFEの低下を防止し、信頼性の向上を図ることができる。
また、外部ベース領域１６を形成する際に、エミッタ多結晶シリコン２４の上部は、反射防止膜３５で被覆されているため、エミッタ多結晶シリコン２４の内部に外部ベース領域形成のための不純物が導入されることなく、外部ベース領域をエミッタ多結晶シリコンに対して自己整合的に形成することができる。
さらにバイポーラトランジスタの外部ベース領域は、ｐＭＯＳトランジスタのソース・ドレイン領域と同時に形成することで、製造工程を削減することができる。
【００７１】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、本実施形態において、例えば、図６（ｊ）〜７（ｌ）の工程を以下のような工程とすることも可能である。
【００７２】
例えば、図１２（ｊ−ｌ）に示すように、図６（ｊ）および図７（ｌ）での工程を１工程で行う。
すなわち、図１２（ｊ−ｌ）に示すように、リソグラフィー技術によって、ｐＭＯＳトランジスタ形成領域、およびｎｐｎバイポーラトランジスタの真性ベース形成領域に開口を有するレジスト膜Ｒ５７を形成し、レジスト膜Ｒ５７をマスクとして、ｐ型不純物の例えば二フッ化ホウ素（ＢＦ2+）を、イオンエネルギー２５ｋｅＶ、ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2 の条件で、イオン注入することによって、ゲ−ト電極２２の両側部におけるエピタキシャル層２のｎ型ウェル７中にｐ型ＬＤＤ領域１１を形成し、同時にｐ型真性ベース領域１５を形成する。
また、さらにレジスト膜５７をマスクとして、ｎ型不純物の例えばヒ素（Ａｓ+ ）をイオンエネルギー３００ｋｅＶ、ドーズ量１．５×１０13ａｔｏｍｓ／ｃｍ2 の条件でイオン注入することによって、ｐ型ＬＤＤ領域１１の下部にｎ型ウェル７の一部となる不図示のｎ型ポケットを形成し、同時に、真性ベース領域１５の直下のｎ型コレクタ不純物濃度を増大させるためのＳＩＣ（Selective IonImplantation of Collector)領域１７を形成する。
【００７３】
次に、レジスト膜５７を除去した後、図１２（ｋ）に示すように、図７（ｋ）と同様の工程を行う。
すなわち、リソグラフィー技術によって、ｎＭＯＳ形成領域に開口を有するレジスト膜Ｒ６を形成し、レジスト膜Ｒ６をマスクとして、ｎ型不純物の例えばヒ素（Ａｓ+ ）を、所定の条件でイオン注入することによって、ゲ−ト電極２３の両側部におけるエピタキシャル層２のｐ型ウェル８中にｎ型ＬＤＤ領域１３を形成する。
また、続けて、ｎ型ＬＤＤ領域１３の下部に短チャネル効果防止のために、ｐ型不純物の例えばホウ素（Ｂ+ ）を所定の条件でイオン注入することによって、ｎ型ＬＤＤ領域１３の下部にｐ型ウェル８の一部となる不図示のｐ型ポケットを形成する。
続けて、図８（ｍ）以降の工程を行うことにより、図１に示す半導体装置に至こととなる。
【００７４】
これにより、バイポーラトランジスタの真性ベース領域はｐＭＯＳトランジスタｐ型ＬＤＤ領域と、バイポーラトランジスタのＳＩＣ領域はｐＭＯＳトランジスタのポケット領域と同時に形成することで、製造工程を削減することができる。
【００７５】
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７６】
【発明の効果】
本発明の半導体装置の製造方法によれば、サイドウォール絶縁膜を形成する際には、エミッタ電極下部のエミッタ領域形成用絶縁膜が残るため、第１の半導体素子の活性領域であるエミッタ領域、およびエミッタ領域と外部ベース領域の間の領域における半導体基板には、サイドウォール絶縁膜形成の際のダメージを与えることなくサイドウォール絶縁膜を形成することができる。
また、エミッタ電極に対して自己整合的に外部ベース領域を形成でき、かつエミッタ電極上部に保護膜を形成していることにより、外部ベース領域形成のための不純物がエミッタ電極中に導入されることによる特性変動を防止することができる。
さらに、第１の半導体素子の真性ベース領域、真性ベース領域下のコレクタ領域の不純物濃度を増大させるための不純物層および外部ベース領域の形成工程において、同時にそれぞれ第２の半導体素子の低濃度拡散層、ポケット領域およびソース・ドレイン領域を形成することにより、製造工程の削減を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の製造方法により製造されるＢｉＣＭＯＳトランジスタの断面図である。
【図２】図２は、本発明の半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は酸化膜への開口部の形成工程まで、（ｂ）はｎ型コレクタ埋め込み領域およびｎ型分離領域の形成工程までを示す。
【図３】図３は、図２の続きの工程を示す断面図であり、（ｃ）はｎ型エピタキシャル層の形成工程まで、（ｄ）は素子分離絶縁膜の形成工程までを示す。
【図４】図４は、図３の続きの工程を示す断面図であり、（ｅ）はｎ型コレクタプラグ領域の形成工程まで、（ｆ）はｎ型ウェルの形成工程までを示す。
【図５】図５は、図４の続きの工程を示す断面図であり、（ｇ）はｐ型ウェルの形成工程まで、（ｈ）はゲート絶縁膜の形成工程までを示す。
【図６】図６は、図５の続きの工程を示す断面図であり、（ｉ）はゲ−ト電極の形成工程まで、（ｊ）はｐ型ＬＤＤ領域の形成工程までを示す。
【図７】図７は、図６の続きの工程を示す断面図であり、（ｋ）はｎ型ＬＤＤ領域の形成工程まで、（ｌ）は真性ベース領域およびＳＩＣ領域の形成工程までを示す。
【図８】図８は、図７の続きの工程を示す断面図であり、（ｍ）はサイドウォール用絶縁膜の形成工程まで、（ｎ）はエミッタ形成のための開口部の形成工程までを示す。
【図９】図９は、図８の続きの工程を示す断面図であり、（ｏ）は反射防止膜の形成工程まで、（ｐ）はエミッタ多結晶シリコン層の形成工程までを示す。
【図１０】図１０は、図９の続きの工程を示す断面図であり、（ｑ）はサイドウォール絶縁膜の形成工程まで、（ｒ）はｎＭＯＳトランジスタのソース・ドレイン領域およびｎ型コレクタ取り出し領域の形成工程までを示す。
【図１１】図１１は、図１０の続きの工程を示す断面図であり、（ｓ）はｐＭＯＳトランジスタのソース・ドレイン領域形成工程まで、（ｔ）は配線用の開口部の形成工程までを示す。
【図１２】図１２は、本実施形態に係る半導体装置の製造方法の他の例である。
【図１３】図１３は、従来の製造方法により製造されるＢｉＣＭＯＳトランジスタの断面図である。
【図１４】図１４は、従来のＢｉＣＭＯＳトランジスタの製造方法による製造工程を示す断面図であり、（ａ）酸化膜への開口部の形成工程まで、（ｂ）はｎ型コレクタ埋め込み領域およびｎ型分離領域の形成工程までを示す。
【図１５】図１５は、図１４の続きの工程を示す断面図であり、（ｃ）はｎ型エピタキシャル層の形成工程まで、（ｄ）は素子分離絶縁膜の形成工程までを示す。
【図１６】図１６は、図１５の続きの工程を示す断面図であり、（ｅ）はｎ型コレクタプラグ領域の形成工程まで、（ｆ）はｎ型ウェルの形成工程までを示す。
【図１７】図１７は、図１６の続きの工程を示す断面図であり、（ｇ）はｐ型ウェルの形成工程まで、（ｈ）はゲート絶縁膜の形成工程までを示す。
【図１８】図１８は、図１７の続きの工程を示す断面図であり、（ｉ）はゲ−ト電極の形成工程まで、（ｊ）はｐ型ＬＤＤ領域の形成工程までを示す。
【図１９】図１９は、図１８の続きの工程を示す断面図であり、（ｋ）はｎ型ＬＤＤ領域の形成工程まで、（ｌ）は真性ベース領域およびＳＩＣ領域の形成工程までを示す。
【図２０】図２０は、図１９の続きの工程を示す断面図であり、（ｍ）はサイドウォール用絶縁膜の形成工程まで、（ｎ）はサイドウォール絶縁膜形成工程までを示す。
【図２１】図２１は、図２０の続きの工程を示す断面図であり、（ｏ）はｎＭＯＳトランジスタのソース・ドレイン領域およびｎ型コレクタ取り出し領域の形成工程まで、（ｐ）はｐＭＯＳトランジスタのソース・ドレイン領域、および外部ベース領域の形成工程までを示す。
【図２２】図２２は、図２１の続きの工程を示す断面図であり、（ｑ）はエミッタ形成のための酸化膜の形成工程まで、（ｒ）はエミッタ多結晶シリコン用層の形成工程までを示す。
【図２３】図２３は、図２２の続きの工程を示す断面図であり、（ｓ）はエミッタ多結晶シリコンの形成工程まで、（ｔ）は層間絶縁膜への配線用の開口部の形成工程までを示す。
【符号の説明】
１…ｐ型半導体基板、２…ｎ型エピタキシャル層、３…素子分離絶縁膜、４…ｎ型コレクタ埋め込み領域、５…ｎ型分離領域、６…コレクタプラグ領域、７…ｎ型ウェル、８…ｐ型ウェル、１１…ｐ型ＬＤＤ領域、１２…ｐ型ソース・ドレイン領域、１３…ｎ型ＬＤＤ領域、１４…ｎ型ソース・ドレイン領域、１５…真性ベース領域、１６…外部ベース領域、１７…ＳＩＣ領域、２２，２３…ゲ−ト電極、２４…エミッタ多結晶シリコン、２５…エミッタ領域、３１，３１ａ，３１ｂ…ゲート絶縁膜、３２，３２ａ，３２ｂ…サイドウォール絶縁膜、３２ｃ…シリコン酸化膜、３２ｃａ…開口部、３３…シリコン酸化膜、３３ａ…開口部、３４…層間絶縁膜、４１，４２，４３，４４，４５，４６，４７…配線用開口部、５１，５２，５３，５４，５５，５６，５７…配線。
【図１】
0004556295.tif 000002
【図２】
0004556295.tif 000003
【図３】
0004556295.tif 000004
【図４】
0004556295.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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