(57)【特許請求の範囲】
【請求項１】
第１の演算処理回路と、
当該第１の演算処理回路とバスを介して接続される信号処理回路と、
を有し、
前記信号処理回路は、
前記バスを介して前記第１の演算処理回路からのアクセスを受けると、当該アクセスで指定されたアドレスが当該信号処理回路に予め割り当てられたアドレスを示しているか否かを判断し、当該信号処理回路に割り当てられたアドレスを示していると判断した場合に、アドレス一致を示す信号を出力するインターフェイス回路と、
前記インターフェイス回路から前記アドレス一致を示す信号が入力されたときに割り込み信号を出力する割込回路と、
前記第１の演算処理回路から前記インターフェイス回路に入力されたアドレス信号を、前記割込回路が出力した前記割り込み信号に応じて取り込み、当該アドレスに応じて予め設定された処理を行う第２の演算処理回路と、
を有する信号処理システム。
【請求項２】
前記信号処理回路は、
前記インターフェイス回路を介して前記第１の演算処理回路からデータが書き込まれる第１の記憶回路と、
前記インターフェイス回路を介して前記第１の演算処理回路にデータが読み出される第２の記憶回路と、
前記第１の記憶回路から読み出した動作パラメータに基づいて処理を行い、当該処理の状態を示すステータスデータを前記第２の記憶回路に書き込む信号処理モジュールと、
を有し、
前記第２の演算処理回路は、前記第２の記憶回路に記憶された前記ステータスデータを基に、前記信号処理モジュールの処理内容を示す前記動作パラメータを算出し、前記第１の記憶回路に書き込む
請求項１に記載の信号処理システム。
【請求項３】
前記信号処理回路は、集積回路である
請求項１に記載の信号処理システム。
【請求項４】
第１の演算処理回路とバスを介して接続される信号処理回路であって、
前記信号処理回路は、
前記バスを介して前記第１の演算処理回路からのアクセスを受けると、当該アクセスで指定されたアドレスが当該信号処理回路に予め割り当てられたアドレスを示しているか否かを判断し、当該信号処理回路に割り当てられたアドレスを示していると判断した場合に、アドレス一致を示す信号を出力するインターフェイス回路と、
前記インターフェイス回路から前記アドレス一致を示す信号が入力されたときに割り込み信号を出力する割込回路と、
前記第１の演算処理回路から前記インターフェイス回路に入力されたアドレス信号を、前記割込回路が出力した前記割り込み信号に応じて取り込み、当該アドレスに応じて予め設定された処理を行う第２の演算処理回路と、
を有する信号処理回路。
【請求項５】
第１の演算処理回路と、受信信号の選局処理を行うチューナ回路と、前記選局処理で得られた信号の復調を行う復調回路と、前記第１の演算処理回路とバスを介して接続され、前記チューナ回路または前記復調回路を各々制御する複数の信号処理回路とを有し、
前記信号処理回路は、
前記バスを介して前記第１の演算処理回路からのアクセスを受けると、当該アクセスで指定されたアドレスが当該信号処理回路に予め割り当てられたアドレスを示しているか否かを判断し、当該信号処理回路に割り当てられたアドレスを示していると判断した場合に、アドレス一致を示す信号を出力するインターフェイス回路と、
前記インターフェイス回路から前記アドレス一致を示す信号が入力されたときに割り込み信号を出力する割込回路と、
前記第１の演算処理回路から前記インターフェイス回路に入力されたアドレス信号を、前記割込回路が出力した前記割り込み信号に応じて取り込み、当該アドレスに応じて予め設定された動作を前記チューナ回路または前記復調回路に実行させる第２の演算処理回路と、
を有する復調装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ホストＣＰＵと、そのマスタとなる信号処理回路とを有する信号処理システムおよびその信号処理回路と、復調装置とに関する。
【０００２】
【従来の技術】
比較的規模の大きなシステムでは、例えば、図６に示すように、システム全体を制御するホストＣＰＵ(Host Central Processing Unit)１０１とは別に、サブＣＰＵ(Sub Central Processing Unit) １０６が設けられ、例えば信号処理回路１０２および１０３などのシステムの一部をホストＣＰＵ１０１からの命令やデータに基づいてサブＣＰＵ１０６で制御する場合がある。
このような従来のシステムでは、サブＣＰＵ１０６に外部割り込み端子を設け、ホストＣＰＵ１０１からサブＣＰＵ１０６の外部割り込み端子に割り込み信号を出力して、ホストＣＰＵ１０１とサブＣＰＵ１０６との間の通信を行っている。
ホストＣＰＵ１０１とサブＣＰＵ１０６との間には、データおよびアドレスを伝送するバスと、割り込み信号を伝送する信号線とが設けられている。
ホストＣＰＵ１０１は、例えば、必要に応じてインターフェイス回路１０７を介して入力した割り込み信号に基づいて処理を行う。
【０００３】
信号処理回路１０２および１０３は、例えば、図７に示すように、サブＣＰＵＩ／Ｆ１１０、レジスタ群１１１および信号処理モジュール１１２を有する。
サブＣＰＵ１０６は、例えば、信号処理回路１０２および１０３のサブＣＰＵＩ／Ｆ１１０を介して、レジスタ群１１１に書き込みを行って動作モードを設定したり、信号処理モジュール１１２の処理（動作）状態などを示すステータスデータをレジスタ群１１１から読み出す。信号処理モジュール１１２は、例えば、レジスタ群１１１から読み出した動作モードに基づいて所定の処理を行い、自らの処理状態を示すステータスデータをレジスタ群１１１に書き込む。
【０００４】
【発明が解決しようとする課題】
ところで、近年、複数のＬＳＩを集積化したシステムでは、信号処理の性能を高めるために、前述したようなサブＣＰＵの機能をＬＳＩ内に構築する傾向がある。
例えば、図６に示すシステムでは、サブＣＰＵ１０６の機能を信号処理回路１０２および１０３内に構築する。この場合に、信号処理回路１０２および１０３には、ホストＣＰＵ１０１からの割り込み信号を受ける外部端子を設ける必要がある。
しかしながら、各ＬＳＩに設けることが可能な外部端子（ピン）の数には制限があるため、上述したようなホストＣＰＵ１０１からの割り込み信号を受ける外部端子をＬＳＩに設けることが困難な場合がある。
同様な問題は、受信信号を復調する復調装置などでも存在する。
【０００５】
本発明は上述した従来技術の問題点に鑑みてなされ、外部端子の数を削減でき、回路の集積化を効率的に行える信号処理システム、信号処理装置および復調装置を提供することを目的とする。
【０００６】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の信号処理システムは、第１の演算処理回路と、当該第１の演算処理回路とバスを介して接続される信号処理回路と、を有し、前記信号処理回路は、前記バスを介して前記第１の演算処理回路からのアクセスを受けると、当該アクセスで指定されたアドレスが当該信号処理回路に予め割り当てられたアドレスを示しているか否かを判断し、当該信号処理回路に割り当てられたアドレスを示していると判断した場合に、アドレス一致を示す信号を出力するインターフェイス回路と、前記インターフェイス回路から前記アドレス一致を示す信号が入力されたときに割り込み信号を出力する割込回路と、前記第１の演算処理回路から前記インターフェイス回路に入力されたアドレス信号を、前記割込回路が出力した前記割り込み信号に応じて取り込み、当該アドレスに応じて予め設定された処理を行う第２の演算処理回路と、を有する。
【０００７】
本発明の信号処理回路は、第１の演算処理回路とバスを介して接続される信号処理回路であって、前記信号処理回路は、前記バスを介して前記第１の演算処理回路からのアクセスを受けると、当該アクセスで指定されたアドレスが当該信号処理回路に予め割り当てられたアドレスを示しているか否かを判断し、当該信号処理回路に割り当てられたアドレスを示していると判断した場合に、アドレス一致を示す信号を出力するインターフェイス回路と、前記インターフェイス回路から前記アドレス一致を示す信号が入力されたときに割り込み信号を出力する割込回路と、前記第１の演算処理回路から前記インターフェイス回路に入力されたアドレス信号を、前記割込回路が出力した前記割り込み信号に応じて取り込み、当該アドレスに応じて予め設定された処理を行う第２の演算処理回路と、を有する。
【０００８】
本発明の復調装置は、第１の演算処理回路と、第１の演算処理回路と、受信信号の選局処理を行うチューナ回路と、前記選局処理で得られた信号の復調を行う復調回路と、前記第１の演算処理回路とバスを介して接続され、前記チューナ回路または前記復調回路を各々制御する複数の信号処理回路とを有し、前記信号処理回路は、前記バスを介して前記第１の演算処理回路からのアクセスを受けると、当該アクセスで指定されたアドレスが当該信号処理回路に予め割り当てられたアドレスを示しているか否かを判断し、当該信号処理回路に割り当てられたアドレスを示していると判断した場合に、アドレス一致を示す信号を出力するインターフェイス回路と、前記インターフェイス回路から前記アドレス一致を示す信号が入力されたときに割り込み信号を出力する割込回路と、前記第１の演算処理回路から前記インターフェイス回路に入力されたアドレス信号を、前記割込回路が出力した前記割り込み信号に応じて取り込み、当該アドレスに応じて予め設定された動作を前記チューナ回路または前記復調回路に実行させる第２の演算処理回路と、を有する。
【００１４】
また、本発明の復調回路は、第１の演算処理回路と、受信信号の選局処理を行うチューナ回路と、前記選局処理で得られた信号の復調を行う復調回路と、前記チューナ回路または前記復調回路の制御を行う信号処理回路とを有する復調装置であって、前記信号処理回路は、前記第１の演算処理回路から前記バスを介してアドレスを入力し、前記第１の演算処理回路との間で前記バスを介したデータの入出力を行うインターフェイス回路と、前記第１の演算処理回路から入力したデータを記憶する記憶回路と、前記インターフェイス回路が前記バスを介して前記第１の演算処理回路からアクセスを受けると、割り込み信号を生成する割込回路と、前記割り込み信号に応じて、前記インターフェイス回路に入力されたアドレスを取り込み、当該アドレスに応じて、前記チューナ回路または前記復調回路を制御する制御回路とを有する。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態に係わる信号処理システムを説明する。
第１実施形態
図１は、本実施形態の信号処理システム１の構成図である。
図１に示すように、信号処理システム１は、インターフェイス回路２、ホストＣＰＵ３、信号処理回路４，５、処理回路６，７および信号処理回路８，９を有する。
ホストＣＰＵ３および信号処理回路４，５，８，９は、バス１０を介して接続されている。
バス１０としては、例えば、アドレス線、データ線、リード／ライト切り換え信号およびチップイネーブル信号などによって構成されるパラレルバスや、テレビジョン関係のセットで用いられるＰｈｉｌｉｐ社の規格であるＩ2 バス（２線式のシリアルバス）などが用いられる。
【００１６】
ここで、ホストＣＰＵ３が本発明の第１の演算処理回路に対応し、信号処理回路４および５が本発明の信号処理回路に対応し、バス１０が本発明のバスに対応している。
【００１７】
〔インターフェイス回路２〕
インターフェイス回路２は、信号処理システム１の図示しない操作手段あるいは外部から制御信号Ｓ２０を入力し、これをホストＣＰＵ３に出力する。
【００１８】
〔ホストＣＰＵ３〕
ホストＣＰＵ３は、例えば、プログラムの実行状況あるいは制御信号Ｓ２０に基づいて、信号処理回路４および５のレジスタ群に書き込みを行って動作モードを設定したり、信号処理回路４および５の処理状態などを示すステータスデータを当該レジスタ群から読み出す。
本実施形態では、ホストＣＰＵ３がマスタとなり、信号処理回路４および５がスレーブとなる。
【００１９】
〔処理回路６および７〕
処理回路６および７は、それぞれ信号処理回路４および５の制御に基づいて所定の処理を行う。
【００２０】
〔信号処理回路８および９〕
信号処理回路８および９は、それぞれバス１０を介してホストＣＰＵ３から制御信号を入力し、当該制御信号に基づいて所定の処理を行う。
【００２１】
〔信号処理回路４および５〕
信号処理回路４および５は、例えば、同じ構成をしている。
図２は、信号処理回路４および５の構成図である。
図２に示すように、信号処理回路４および５は、例えば、ホストＣＰＵ用バスインターフェイス回路３０、セレクタ３１、読み出し専用レジスタ群３２、セレクタ３３、デコーダ３４、書き込み専用レジスタ群３５、ホストＣＰＵ用書き込み専用レジスタ群３６、Ｉ／Ｏ回路３７，３８，３９、割込回路４０、ＣＰＵ４１、ＲＡＭ４２、ＲＯＭ４３、ドライバ回路４４、外部ＲＯＭＩ／Ｆ４５、信号処理モジュール４６を有する。
信号処理回路４および５は、それぞれＬＳＩなどの集積回路によって実現される。
【００２２】
ここで、ホストＣＰＵ用バスインターフェイス回路３０が本発明のインターフェイス回路に対応し、読み出し専用レジスタ群３２、書き込み専用レジスタ群３５およびＲＡＭ４２が本発明の記憶回路に対応し、割込回路４０が本発明の割込回路に対応し、ＣＰＵ４１が本発明の第２の演算処理回路に対応している。
【００２３】
図２に示すように、ホストＣＰＵ用バスインターフェイス回路３０、セレクタ３１、セレクタ３３、ホストＣＰＵ用書き込みレジスタ３６およびＩ／Ｏ回路３７，３８，３９は、内部バス５０を介して接続されている。
また、Ｉ／Ｏ回路３７，３８，３９、ＣＰＵ４１、ＲＡＭ４２、ＲＯＭ４３、ドライバ回路４４および外部ＲＯＭＩ／Ｆ４５は、ＣＰＵバス５１を介して接続されている。
【００２４】
ホストＣＰＵ用バスインターフェイス回路３０は、図１に示すバス１０を介してホストＣＰＵ３との間でデータおよびアドレスの入出力を行う。
具体的には、ホストＣＰＵ用バスインターフェイス回路３０は、図１に示すバス１０を介してホストＣＰＵ３からアクセスを受けると、当該アクセスで指定されたスレーブアドレスと自らに予め割り当てられたスレーブアドレスとが一致するか否かを判断し、一致すると判断した場合には、そのことを示すスレーブアドレス一致信号Ｓ３０ａを割込回路４０に出力する。
また、ホストＣＰＵ用バスインターフェイス回路３０は、ホストＣＰＵ３によるアクセスがライトである場合に、ホストＣＰＵ３から入力したサブアドレスＳＵＢ＿ＡＤＲおよびライトデータＷ＿ＤＡＴＡ＿ＯＵＴを内部バス５０に出力する。
また、ホストＣＰＵ用バスインターフェイス回路３０は、ホストＣＰＵ３によるアクセスがリードである場合に、セレクタ３１およびＩ／Ｏ回路３７から内部バス５０に出力されたリードデータＲ＿ＤＡＴＡ＿ＯＵＴを図１に示すバス１０を介してホストＣＰＵ３に出力する。
【００２５】
セレクタ３１は、図１に示すホストＣＰＵ３による読み出し専用レジスタ群３２に対しての読み出し動作と、Ｉ／Ｏ回路３９を介したＣＰＵ４１による読み出し専用レジスタ群３２に対しての読み出し動作とを選択的に受け付ける。
具体的には、セレクタ３１は、ホストＣＰＵ用バスインターフェイス回路３０から入力したサブアドレスＳＵＢ＿ＡＤＲによって指定された読み出し専用レジスタ群３２のレジスタから読み出されたリードデータＲ＿ＤＡＴＡ＿ＯＵＴをホストＣＰＵ用バスインターフェイス回路３０に出力する。
また、セレクタ３１は、ＣＰＵ４１が出力したアドレスＲ＿ＡＤＲをＩ／Ｏ回路３９を介して入力し、当該アドレスＲ＿ＡＤＲによって指定された読み出し専用レジスタ群３２のレジスタから読み出したリードデータＲ＿ＤＡＴＡ＿ＩＮをＩ／Ｏ回路３９に出力する。
【００２６】
読み出し専用レジスタ群３２には、例えば、信号処理モジュール４６によって信号処理モジュール４６の処理（動作）状態を示すステータスデータなどが書き込まれる。
【００２７】
セレクタ３３は、例えば、ホストＣＰＵ用書き込み専用レジスタ群３６から読み出された選択モードＳ３６ａに基づいて、図１に示すホストＣＰＵ３による書き込み専用レジスタ群３５に対しての書き込み動作と、Ｉ／Ｏ回路３８を介したＣＰＵ４１による書き込み専用レジスタ群３５に対しての書き込み動作とを選択的に受け付ける。
具体的には、セレクタ３３は、ホストＣＰＵ用バスインターフェイス回路３０から入力したサブアドレスＳＵＢ＿ＡＤＲをデコーダ３４に出力し、デコーダ３４においてデコードされたアドレスによって指定された書き込み専用レジスタ群３５内のレジスタに、ホストＣＰＵ用バスインターフェイス回路３０から入力したライトデータＷ＿ＤＡＴＡ＿ＯＵＴを書き込む。
また、セレクタ３３は、ＣＰＵ４１が出力したアドレスＷ＿ＡＤＲをＩ／Ｏ回路３８を介して入力し、当該アドレスＷ＿ＡＤＲをデコーダ３４に出力し、デコーダ３４においてデコードされたアドレスによって指定された書き込み専用レジスタ群３５内のアドレスに、Ｉ／Ｏ回路３８を介して入力したライトデータＷ＿ＤＡＴＡ＿ＩＮを書き込む。
【００２８】
デコーダ３４は、例えば、セレクタ３３から入力したアドレスＷ＿ＡＤＲをデコードする。
【００２９】
書き込み専用レジスタ群３５は、信号処理モジュール４６の動作パラメータなどを記憶する。
【００３０】
ホストＣＰＵ用書き込み専用レジスタ群３６は、ホストＣＰＵ用バスインターフェイス回路３０を介して入力したサブアドレスＳＵＢ＿ＡＤＲによって指定されるレジスタに、セレクタ３３の選択内容を決定する選択モードＳ３６ａ、ホストＣＰＵ３からＣＰＵ４１に指示される動作モードおよび動作時のパラメータＳ３６ｂなどが記憶される。
【００３１】
Ｉ／Ｏ回路３７は、ホストＣＰＵ用バスインターフェイス回路３０とＣＰＵバス５１との間でデータおよびアドレスの入出力を行う。
Ｉ／Ｏ回路３８は、セレクタ３３とＣＰＵバス５１との間でデータおよびアドレスの入出力を行う。
Ｉ／Ｏ回路３９は、セレクタ３１とＣＰＵバス５１との間でデータおよびアドレスの入出力を行う。
【００３２】
割込回路４０は、ホストＣＰＵ用バスインターフェイス回路３０から入力したスレーブアドレス一致信号Ｓ３０ａが一致したことを示すと（ホストＣＰＵ３がホストＣＰＵバスインターフェイス回路３０にアクセスすると）、ＣＰＵ４１に割り込み信号Ｓ４０を出力する。
このとき、ＣＰＵ４１は、割込回路４０からの割り込み信号Ｓ４０と共に、例えば、ホストＣＰＵ用バスインターフェイス回路３０から、ホストＣＰＵ３によるアクセスがリードおよびライトのどちらであるかを示す情報を入力する。
【００３３】
ＲＡＭ４２の記憶領域の一部は、例えば、ホストＣＰＵ３との間で送受信するデータ、命令およびステータスデータなどを保存する仮想的なＣＰＵＩ／Ｆレジスタとして機能する。
ＲＡＭ４２に記憶される命令としては、例えば２５６種類の命令が用いられ、ホストＣＰＵ３から入力される８ビットのデータによって指定される。
なお、図１に示すバス１０として、前述したＩ2 Ｃシリアルバスを用いた場合には、その仮想サブアドレス４０−７Ａ（Ｈｅｘ）と、ＲＡＭ４２内のアドレスとの変換テーブルをＣＰＵ４１が実行するソフトウェア上に用意する。
そのため、ＲＡＭ４２内にレジスタを、ハードウェアの制約を受けずに柔軟に設定でき、多様な状況に適用可能である。
【００３４】
ＲＡＭ４２には、例えば、サブアドレスＳＵＢ＿ＡＤＲが「３１（Ｈｅｘ）」を示すときに、ホストＣＰＵ３がＣＰＵ４１に指定する動作パラメータを示すライトデータＷ＿ＤＡＴＡ＿ＯＵＴが書き込まれる。
また、ＲＡＭ４２には、ＣＰＵ４１によって、ＣＰＵ４１の動作状態を示すステータスデータが書き込まれ、例えば、サブアドレスＳＵＢ＿ＡＤＲが「２０（Ｈｅｘ）」を示すときに、当該ステータスデータが、ＣＰＵバス５１、Ｉ／Ｏ回路３７、内部バス５０およびホストＣＰＵ用バスインターフェイス回路３０を介してホストＣＰＵ３に出力される。
【００３５】
ＲＯＭ４３には、例えば、ＣＰＵ４１の通常動作時の実行プログラムや割り込みルーチンなどが記憶されている。
【００３６】
ドライバ回路４４は、例えば、図１に示す処理回路６および７に接続され、ＣＰＵ４１からの制御に基づいて、処理回路６および７の処理を駆動および制御する。
【００３７】
外部ＲＯＭＩ／Ｆ４５は、例えば、エミュレータなどに接続される。
【００３８】
信号処理モジュール４６は、書き込み専用レジスタ群３５から読み出した動作パラメータにもおづいて所定の動作を行い、自らの処理状態を示すステータスデータを読み出し専用レジスタ群３２に書き込む。
また、信号処理モジュール４６は、前段の信号処理回路から入力したデータに基づいて所定の処理を行い、その処理結果を後段の信号処理回路に出力する。
【００３９】
ＣＰＵ４１は、通常動作時に信号処理モジュール４６の制御、並びに信号処理回路４および５の制御を行い、ホストＣＰＵ３からの割り込みが発生すると、ＲＯＭ４３から読み出した所定の割り込みルーチンに基づいて割り込み動作を行う。
ＣＰＵ４１の処理は、例えば、ホストＣＰＵ３によってＲＡＭ４２の仮想レジスタに書き込まれた動作パラメータに基づいて行われる。
【００４０】
〔信号処理システム１の作用〕
以下、信号処理回路４および５のＣＰＵ４１の処理と関連付けながら、信号処理システム１の作用を説明する。
図３は、ＣＰＵ４１の通常動作時の処理を示すフローチャートである。
ステップＳ１：ＣＰＵ４１は、初期化処理を行う。
ステップＳ２：ＣＰＵ４１は、必要に応じて、信号処理モジュール４６の処理で用いられるパラメータを計算し、当該計算によって得たパラメータを、ＣＰＵバス５１、Ｉ／Ｏ回路３８、内部バス５０およびセレクタ３３を介して、書き込み専用レジスタ群３５の所定のレジスタに書き込む。これによって、信号処理モジュール４６の処理がＣＰＵ４１によって制御される。
なお、上述したＣＰＵ４１によるパラメータの計算は、必要に応じて、例えば、後述するステップＳ６において読み出した信号処理モジュール４６の処理状態を示すステータスデータに基づいて行われる。
また、ＣＰＵ４１は、信号処理モジュール４６の制御と並行して、ドライバ回路４４を制御し、それに応じて図１に示す処理回路６および７の処理が、それぞれ信号処理回路４および５のドライバ回路４４によって制御される。
【００４１】
ステップＳ３：ＣＰＵ４１は、例えば、ＲＡＭ４２内の仮想レジスタとして用いられている記憶領域に記憶された命令実行フラグを見て、当該命令実行フラグが実行待ちを示す「１」を示しているか否かを判断し、「１」を示していると判断した場合にはステップＳ４の処理を実行し、「０」を示していると判断した場合にはステップＳ６の処理を実行する。
【００４２】
ステップＳ４：ＣＰＵ４１は、ＲＡＭ４２内の仮想レジスタとして用いられている所定の記憶領域に記憶された命令を読み出し、当該読み出した命令に対応したサブルーチンをＲＯＭ４３から読み出して実行する。
【００４３】
ステップＳ５：ＲＡＭ４２は、ＲＡＭ４２に記憶されている命令実行フラグを「０」に設定する。
【００４４】
ステップＳ６：ＣＰＵ４１は、ＣＰＵバス５１、Ｉ／Ｏ回路３９、内部バス５０およびセレクタ３１を介して、読み出し専用レジスタ群３２に記憶されている信号処理モジュール４６の処理状態を示すステータスデータを読み出す。
【００４５】
次に、ＣＰＵ４１の割り込み動作を説明する。
図４は、ＣＰＵ４１の割り込み動作時の処理を示すフローチャートである。
ステップＳ１１：図１に示すホストＣＰＵ３によるホストＣＰＵ用バスインターフェイス回路３０に対して対してのアクセスが発生する。当該アクセスは、バス１０を介してホストＣＰＵ３から信号処理回路４および５に、サブアドレスＳＵＢ＿ＡＤＲを出力することで行われる。
【００４６】
ステップＳ１２：ホストＣＰＵ用バスインターフェイス回路３０から割込回路４０にアドレスの一致を示すスレーブアドレス一致信号Ｓ３０ａが出力され、割込回路４０からＣＰＵ４１に割り込み信号Ｓ４０が出力される。
【００４７】
ステップＳ１３：ＣＰＵ４１は、内部バス５０、Ｉ／Ｏ回路３７およびＣＰＵバス５１を介して、ホストＣＰＵ用バスインターフェイス回路３０から、ステップＳ１１のアクセスに伴って入力されたサブアドレスＳＵＢ＿ＡＤＲと、リードおよびライトのいずれであるかを示す情報を入力する。
【００４８】
ステップＳ１４：ＣＰＵ４１は、ステップＳ１３で入力したサブアドレスＳＵＢ＿ＡＤＲが、ＣＰＵ４１に割り当てられたアドレスであるか否かを判断し、ＣＰＵ４１に割り当てられたアドレスであると判断した場合にはステップＳ１５，Ｓ１７，Ｓ１９の処理を実行する。
【００４９】
ステップＳ１５：ＣＰＵ４１は、サブアドレスＳＵＢ＿ＡＤＲが「３０（Ｈｅｘ）」であるか否かを判断し、「３０（Ｈｅｘ）」であると判断した場合にはステップＳ１６の処理を実行し、「３０（Ｈｅｘ）」ではないと判断した場合には処理を終了する。
【００５０】
ステップ１６：ＣＰＵ４１は、ホストＣＰＵ用バスインターフェイス回路３０、内部バス５０およびＩ／Ｏ回路３７を介してＣＰＵバス５１に出力された命令を、当該命令と共に出力されたサブアドレスＳＵＢ＿ＡＤＲによって指定されるＲＡＭ４２内の仮想レジスタに書き込むと共に、仮想レジスタ内の命令実行フラグを「１」に設定する。
【００５１】
ステップＳ１７：ＣＰＵ４１は、サブアドレスＳＵＢ＿ＡＤＲが「３１（Ｈｅｘ）」であるか否かを判断し、「３１（Ｈｅｘ）」であると判断した場合にはステップＳ１８の処理を実行し、「３１（Ｈｅｘ）」ではないと判断した場合には処理を終了する。
【００５２】
ステップ１８：ＣＰＵ４１は、ホストＣＰＵ用バスインターフェイス回路３０、内部バス５０およびＩ／Ｏ回路３７を介してＣＰＵバス５１に出力されたデータを、当該データと共に出力されたサブアドレスＳＵＢ＿ＡＤＲによって指定されるＲＡＭ４２内の仮想レジスタに書き込む。
ＲＡＭ４２内の仮想レジスタに書き込まれた当該データは、ＣＰＵ４１の処理に用いられる。
【００５３】
ステップＳ１９：ＣＰＵ４１は、サブアドレスＳＵＢ＿ＡＤＲが「２０（Ｈｅｘ）」であるか否かを判断し、「２０（Ｈｅｘ）」であると判断した場合にはステップＳ３０の処理を実行し、「２０（Ｈｅｘ）」ではないと判断した場合には処理を終了する。
【００５４】
ステップ２０：ＣＰＵ４１は、ホストＣＰＵ用バスインターフェイス回路３０、内部バス５０およびＩ／Ｏ回路３７を介してＣＰＵバス５１に出力されたサブアドレスＳＵＢ＿ＡＤＲによって指定されるＲＡＭ４２内の仮想レジスタから読み出したデータを、ＣＰＵバス５１、Ｉ／Ｏ回路３７および内部バス５０を介してホストＣＰＵ用バスインターフェイス回路３０に出力する。
当該データは、ホストＣＰＵ用バスインターフェイス回路３０を介して、ホストＣＰＵ３に出力される。
当該データが、ＣＰＵ４１のステータスデータである場合には、ホストＣＰＵ３は、当該ステータスデータに基づいて、ＣＰＵ４１の処理状態を知ることができる。
【００５５】
以上説明したように、信号処理システム１では、ホストＣＰＵ３から信号処理回路４および５に割り込み信号を出力することなく、ホストＣＰＵ３から信号処理回路４および５に出力されるサブアドレスＳＵＢ＿ＡＤＲに基づいて、信号処理回路４および５のＣＰＵ４１は、ホストＣＰＵ３から自らに割り込み要求が生じたことを認識できる。
そのため、信号処理回路４および５には、ホストＣＰＵ３からの割り込み信号を入力する割り込み端子および配線を設ける必要がなくなり、回路設計上好適である。
また、信号処理システム１によれば、信号処理回路４および５内に、ホストＣＰＵ３のスレーブとなるＣＰＵ４１を集積化したことで、小規模化および処理の高速化が図れる。
【００５６】
第２実施形態
本実施形態では、上述した第１実施形態の信号処理システム１を、復調装置に適用した場合を説明する。
図５は、本実施形態の復調装置６１の構成図である。
図５に示すように、復調装置６１は、インターフェイス回路２、ホストＣＰＵ３、信号処理回路４および５、チューナ６４、復調・誤り訂正回路６５、デマルチプレクサ６８およびＤＡＣ(Digital Analog Converter)を有する。
ホストＣＰＵ３、信号処理回路４，、デマルチプレクサ６８、ＤＡＣ６９は、バス１０を介して接続されている。
図５において、図１と同じ符号を付した構成要素は、基本的に、第１実施形態で前述した同一符号の構成要素と同じである。
【００５７】
復調装置６１では、信号処理回路４およびモニタ５によって、チューナ６４および復調・誤り訂正回路６５の処理を制御する。
チューナ６４は、信号処理回路４の図２に示すドライバ回路４４からの制御に基づいて、受信信号Ｓ６３から希望チャンネルを選択し、選択したチャンネルの信号を中間周波数（ＩＦ）信号Ｓ６４に変換し、ＩＦ信号Ｓ６４を復調・誤り訂正回路６５に出力する。
【００５８】
本実施形態では、例えば、ホストＣＰＵ３から信号処理回路４のＣＰＵ４１に、選局命令が出されると共に、書き込み専用レジスタ群３５あるいはＲＡＭ４２に、選局周波数やシンボルレートなどのデータが書き込まれ、当該データを用いてＣＰＵ４１がチューナ６４内のＰＬＬ回路の動作パラメータを計算し、当該動作パラメータに基づいてドライバ回路４４がチューナ６４を制御する。
また、チューナ６４から図２に示す読み出し専用レジスタ群３２に、信号のＳ／Ｎ特性、設定した選局周波数と受信周波数とのずれなどの受信状況に関するデータが書き込まれ、当該データがホストＣＰＵ３に読み出される。ホストＣＰＵ３は、当該データに基づいて、チューナ６４の処理状態を知ることができる。
ホストＣＰＵ３は、選局命令を信号処理回路４に出力すると、一定時間経過後に、チューナ６４による選局動作がロック状態になったか否かを、例えば図２に示す読み出し専用レジスタ群３２に記憶されたデータを読み出すことで確認する。
【００５９】
復調・誤り訂正回路６５は、信号処理回路５の図２に示すドライバ回路４４からの制御に基づいて、ＩＦ信号Ｓ６４をＰＳＫ(Phase Shift Key) 方式などで復調した後に、誤り訂正を行って信号Ｓ６５を生成し、これをデマルチプレクサ６８に出力する。
このとき、信号処理回路５の図２に示すＣＰＵ４１において、ＰＳＫ復調時の動作パラメータなどが計算され、当該動作パラメータに基づいてドライバ回路４４が復調・誤り訂正回路６５を制御する。
【００６０】
デマルチプレクサ６８は、ホストＣＰＵ３からの制御に基づいて、信号Ｓ６５にデマルチプレクサ処理を行い、それによって得られた信号Ｓ６８をＤＡＣ６９に出力する。
【００６１】
ＤＡＣ６９は、ホストＣＰＵ３からの制御に基づいて、信号Ｓ６８にアナログ信号に変換して信号Ｓ６９を生成し、これを後段のディスプレイなどに出力する。
【００６２】
以上説明したように、復調装置６１によれば、ホストＣＰＵ３から信号処理回路４および５に割り込み信号を出力することなく、ホストＣＰＵ３から信号処理回路４および５に出力されるサブアドレスＳＵＢ＿ＡＤＲに基づいて、信号処理回路４および５のＣＰＵ４１は、ホストＣＰＵ３から自らに割り込み要求が生じたことを認識できる。
そのため、信号処理回路４および５には、ホストＣＰＵ３からの割り込み信号を入力する割り込み端子および配線を設ける必要がなくなり、回路設計上の好適である。
また、信号処理システム１によれば、信号処理回路４および５内に、ホストＣＰＵ３のスレーブとなるＣＰＵ４１を集積化したことで、小規模化および処理の高速化が図れる。
【００６３】
本発明は上述した実施形態には限定されない。
例えば、本発明は、図１に示すホストＣＰＵ３および信号処理回路４のみを有するシステムであってもよい。
また、信号処理回路４および５内の構成も、図２に示すものには限定されない。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、外部端子の数を削減でき、回路の集積化を効率的に行える信号処理システム、信号処理装置および復調装置を提供できる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態の信号処理システムの構成図である。
【図２】図２は、図１に示す信号処理回路の構成図である。
【図３】図３は、図２に示すＣＰＵの通常動作時の処理を示すフローチャートである。
【図４】図４は、図２に示すＣＰＵの割り込み動作時の処理を示すフローチャートである。
【図５】図５は、本発明の第２実施形態の復調装置の構成図である。
【図６】図６は、従来の信号処理システムの構成図である。
【図７】図７は、図６に示す信号処理回路の構成図である。
【符号の説明】
１…信号処理システム、２…インターフェイス回路、３…ホストＣＰＵ、４〜９…信号処理回路、６，７…処理回路、１０…バス、３０…ホストＣＰＵ用バスインターフェイス回路、３１…セレクタ、３２…読み出し専用レジスタ群、３３…セレクタ、３４…デコーダ、３５…書き込み専用レジスタ群、３６…ホストＣＰＵ用書き込み専用レジスタ群、３７〜３９…Ｉ／Ｏ回路、４０…割込回路、４１…ＣＰＵ、４２…ＲＡＭ、４３…ＲＯＭ、４４…ドライバ回路、４５…外部ＲＯＭＩ／Ｆ、５０…内部バス、５１…ＣＰＵバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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