(57)【特許請求の範囲】
【請求項１】
複数個の応力分布検出用半導体パッケージによって構成され、
それらの応力分布検出用半導体パッケージは同一サイズの応力検出用半導体チップを同一の樹脂封止構造で樹脂封止したものであり、
前記応力検出用半導体チップは、応力検出用のピエゾ素子と、前記ピエゾ素子の電気特性を測定するために前記ピエゾ素子に電気的に接続された少なくとも２つの電極パッドを備え、
それらの応力分布検出用半導体パッケージで前記ピエゾ素子は前記応力検出用半導体チップ上で互いに異なる位置に形成されている応力分布検出用半導体パッケージ群。
【請求項２】
前記ピエゾ素子は拡散抵抗からなるピエゾ抵抗素子であり、
４端子法による前記ピエゾ抵抗素子の抵抗値測定を可能にすべく、前記応力検出用半導体チップは少なくとも４つの前記電極パッドを備え、前記ピエゾ抵抗素子に少なくとも４つの前記電極パッドが電気的に接続されている請求項１に記載の応力分布検出用半導体パッケージ群。
【請求項３】
請求項１に記載された応力分布検出用半導体パッケージ群を用い、
各応力検出用半導体チップについて樹脂封止をする前に前記ピエゾ素子の電気特性を測定し、
前記応力検出用半導体チップをそれぞれ樹脂封止して前記応力分布検出用半導体パッケージを形成し、
各応力分布検出用半導体パッケージについて前記ピエゾ素子の電気特性を測定し、
樹脂封止前後での各ピエゾ素子の電気特性の変動を前記応力検出用半導体チップと同一平面サイズの１つの仮想半導体チップ平面内に重ね合わせることにより樹脂封止に伴って前記応力検出用半導体チップに加わる応力の分布を検出する半導体パッケージの応力分布検出方法。
【請求項４】
前記ピエゾ素子は拡散抵抗からなるピエゾ抵抗素子であり、
４端子法による前記ピエゾ抵抗素子の抵抗値測定を可能にすべく、前記応力検出用半導体チップとして、少なくとも４つの前記電極パッドを備え、前記ピエゾ抵抗素子に少なくとも４つの前記電極パッドが電気的に接続されているものを用い、前記ピエゾ抵抗素子の抵抗値を測定する際に４端子法を用いる請求項３に記載の半導体パッケージの応力分布検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、樹脂封止型の半導体パッケージの応力分布検出に用いる応力分布検出用半導体パッケージ群、及びそれを用いた半導体パッケージの応力分布検出方法に関するものである。
【背景技術】
【０００２】
近年の携帯用電子機器の目覚しい普及拡大に伴い、それに用いられる電子機器は小型化が要求され、ＩＣ（Integrated Circuit）もその例外ではない。小型化と同時に高精度化への要求も高く、例えば、アナログＩＣの初期精度を高めることや特性バラツキを抑えることがデバイス開発の大きな技術課題である。
【０００３】
ＩＣの電気特性の高精度化を阻害する一つの要因としてモールドパッケージ工程に伴う特性変動が挙げられる。これは線膨張係数の大きいモールド樹脂がその形成過程で硬化収縮を起こし、その結果、半導体チップ表面に圧縮応力が発生することが原因である。この応力によるピエゾ効果で各種デバイスの電気特性は変化し、結果として回路特性はウエハ状態から遷移する。通常の回路設計はウエハ状態で抽出したＳＰＩＣＥパラメータを用いているのでこの特性変動は考慮されていない。
【０００４】
このような不具合に対して、複数のピエゾ抵抗素子を形成した応力分布検出用半導体チップを用い、モールド樹脂封止に伴って応力分布検出用半導体チップに加わる応力の分布を検出する方法が開示されている（例えば特許文献１を参照。）。ピエゾ抵抗素子は応力を受けることにより抵抗値が変動するので、樹脂封止前後での各ピエゾ抵抗素子の抵抗値の変動を測定することにより、応力分布検出用半導体チップに加わる応力の分布を検出することができる。
【０００５】
【特許文献１】特開２００５−２０９８２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
応力分布検出用半導体チップでは、ピエゾ抵抗素子の抵抗値を測定可能にするため、ピエゾ抵抗素子の両端はそれぞれ別々の電極パッドに接続されている。また、応力分布検出用半導体チップを用いて検出した応力分布を製品半導体チップの設計に正確に反映させるには、パッケージ構造はもちろん、応力分布検出用半導体チップと製品半導体チップでチップサイズ及び電極パッド数を等しくすることが必要である。
【０００７】
しかし、製品半導体チップと応力分布検出用半導体チップで電極パッド数を等しくすると、製品半導体チップの電極パッド数によって応力分布検出用半導体チップに配置できるピエゾ抵抗素子数が制限され、従来の応力分布検出用半導体チップでは半導体チップ全体の応力分布を詳細には検出できないことがあった。例えば、１片１ｍｍ（ミリメートル）未満の小型ＩＣの場合、電極パッド数は４〜８個程度であるが、このような小型ＩＣの応力分布検出用半導体チップには２〜４個の応力検出用ピエゾ抵抗素子しか配置できず、すなわち２〜４箇所のピエゾ抵抗素子の抵抗値変動しか測定できず、半導体チップ全体の応力分布を詳細には検出できないという問題があった。
【０００８】
そこで本発明は、製品半導体チップの電極パッド数に制限されることなく、応力検出用半導体チップ全体の応力分布を検出することができる応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明にかかる応力分布検出用半導体パッケージ群は、複数個の応力分布検出用半導体パッケージによって構成されているものであり、それらの応力分布検出用半導体パッケージは同一サイズの応力検出用半導体チップを同一の樹脂封止構造で樹脂封止したものであり、上記応力検出用半導体チップは、応力検出用のピエゾ素子と、前記ピエゾ素子の電気特性を測定するために上記ピエゾ素子に電気的に接続された少なくとも２つの電極パッドを備えている。さらに、それらの応力分布検出用半導体パッケージで上記ピエゾ素子は上記応力検出用半導体チップ上で互いに異なる位置に形成されている。
ここで同一の樹脂封止構造とは、リードフレームや配線基板などの配線部材、電極パッドと配線部材を接続するためのボンディングワイヤーや半田バンプなどの接続端子、及び封止樹脂の構造が同一であることを意味する。
【００１０】
本発明にかかる半導体パッケージの応力分布検出方法は、本発明の応力分布検出用半導体パッケージ群を用いるものであって、各応力検出用半導体チップについて樹脂封止をする前に上記ピエゾ素子の電気特性を測定し、上記応力検出用半導体チップをそれぞれ樹脂封止して上記応力分布検出用半導体パッケージを形成し、各応力分布検出用半導体パッケージについて上記ピエゾ素子の電気特性を測定し、樹脂封止前後での各ピエゾ素子の電気特性の変動を上記応力検出用半導体チップと同一平面サイズの１つの仮想半導体チップ平面内に重ね合わせることにより樹脂封止に伴って上記応力検出用半導体チップに加わる応力の分布を検出するものである。
【００１１】
本発明の半導体パッケージの応力分布検出方法では、本発明の応力分布検出用半導体パッケージ群を用い、樹脂封止前後での各ピエゾ素子の電気特性の変動を上記応力検出用半導体チップと同一平面サイズの１つの仮想半導体チップ平面内に重ね合わせることにより樹脂封止に伴って上記応力検出用半導体チップに加わる応力の分布を検出するので、各応力分布検出用半導体パッケージの応力検出用半導体チップに形成されるピエゾ素子数が例えば１個であっても、応力検出用半導体チップ全体のピエゾ素子の電気特性変動の測定に必要な測定点の数と同じ個数の応力分布検出用半導体パッケージを準備すれば、応力検出用半導体チップ全体のピエゾ素子の電気特性変動の測定を行なうことができる。なお、本発明の応力分布検出用半導体パッケージ群において応力検出用半導体チップに形成されるピエゾ素子の数は１個に限定されるものではなく、各応力検出用半導体チップは複数個の応力検出用のピエゾ素子を備えているようにしてもよい。
【００１２】
本発明の応力分布検出用半導体パッケージ群において、上記ピエゾ素子は拡散抵抗からなるピエゾ抵抗素子であり、４端子法による上記ピエゾ抵抗素子の抵抗値測定を可能にすべく、上記応力検出用半導体チップは少なくとも４つの上記電極パッドを備え、上記ピエゾ抵抗素子に少なくとも４つの上記電極パッドが電気的に接続されている例を挙げることができる。
ここで４端子法とは、抵抗素子に電流を供給する回路と、抵抗素子の２箇所の電圧を測定する回路を独立させて抵抗素子の抵抗値の測定を行なう方法である。電圧計の内部抵抗は非常に高く、電圧測定回路には電流がほとんど流れないので、４端子法によれば配線抵抗や接触抵抗等による電圧降下を無視して抵抗値を精度よく測定できる。
【００１３】
本発明の半導体パッケージの応力分布検出方法において、上記ピエゾ素子は拡散抵抗からなるピエゾ抵抗素子であり、４端子法による上記ピエゾ抵抗素子の抵抗値測定を可能にすべく、上記応力検出用半導体チップとして、少なくとも４つの上記電極パッドを備え、上記ピエゾ抵抗素子に少なくとも４つの上記電極パッドが電気的に接続されているものを用い、上記ピエゾ抵抗素子の抵抗値を測定する際に４端子法を用いる例を挙げることができる。
【００１４】
本発明の応力分布検出用半導体パッケージ群及び半導体パッケージの応力分布検出方法において、ピエゾ素子は拡散抵抗からなるピエゾ抵抗素子に限定されるものではなく、応力に反応してその電気特性が変化するピエゾ素子であればどのような構造のピエゾ素子であってもよい。例えば、応力検出用のピエゾ素子として、ＭＯＳトランジスタ、バイポーラトランジスタ、容量素子などを挙げることができる。
【発明の効果】
【００１５】
本発明の応力分布検出用半導体パッケージ群では、各応力分布検出用半導体パッケージのピエゾ素子は応力検出用半導体チップ上で互いに異なる位置に形成されているようにした。また、本発明の半導体パッケージの応力分布検出方法では、本発明の応力分布検出用半導体パッケージ群を用い、樹脂封止前後での各ピエゾ素子の電気特性の変動を応力検出用半導体チップと同一平面サイズの１つの仮想半導体チップ平面内に重ね合わせることにより樹脂封止に伴って応力検出用半導体チップに加わる応力の分布を検出するようにした。これにより、各応力分布検出用半導体パッケージの応力検出用半導体チップに形成されるピエゾ素子数が例えば１個であっても、応力検出用半導体チップ全体のピエゾ素子の電気特性変動の測定に必要な測定点の数と同じ個数の応力分布検出用半導体パッケージを準備すれば、応力検出用半導体チップ全体のピエゾ素子の電気特性変動の測定を行なうことができる。したがって、応力分布の測定結果を反映させる製品半導体チップの電極パッド数に制限されることなく、応力検出用半導体チップ全体の応力分布を検出することができる。
【００１６】
本発明の応力分布検出用半導体パッケージ群において、ピエゾ素子は拡散抵抗からなるピエゾ抵抗素子であり、４端子法によるピエゾ抵抗素子の抵抗値測定を可能にすべく、応力検出用半導体チップは少なくとも４つの電極パッドを備え、ピエゾ抵抗素子に少なくとも４つの電極パッドがそれぞれ電気的に接続されているようにし、本発明の半導体パッケージの応力分布検出方法において、ピエゾ素子は拡散抵抗からなるピエゾ抵抗素子であり、４端子法によるピエゾ抵抗素子の抵抗値測定を可能にすべく、応力検出用半導体チップとして、少なくとも４つの電極パッドを備え、ピエゾ抵抗素子に少なくとも４つの電極パッドが電気的に接続されているものを用い、ピエゾ抵抗素子の抵抗値を測定する際に４端子法を用いるようにすれば、ピエゾ素子として拡散抵抗からなるピエゾ抵抗素子を用いた場合に、ピエゾ抵抗素子の抵抗値の測定をより精度よく行なうことができる。
【００１７】
さらに、４端子法による高精度な測定により、ピエゾ抵抗素子の平面サイズを小さくすることもできる。例えば、従来の応力検出用のピエゾ抵抗素子の平面サイズは５０×２００μｍ（マイクロメートル）以上であるが、４端子法を採用することにより、ピエゾ抵抗素子の平面サイズが例えば１０×５０μｍ以下であっても高精度に測定できる。本発明の応力分布検出用半導体パッケージ群において、このような小さな応力検出用のピエゾ抵抗素子を応力検出用半導体チップに配置することにより、チップ平面内で応力測定点を増加させることができ、より詳細な応力分布検出が可能になる。特に、平面サイズが小さい応力検出用半導体チップ、例えば１×１ｍｍ以下の応力検出用半導体チップや、検出した応力分布を反映させる製品半導体チップの電極パッド数が少ない場合に有効である。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の応力分布検出用半導体パッケージ群の一実施例を説明するための図であり、各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及びピエゾ抵抗素子の配置を模式的に示す平面図である。この実施例では、応力検出用のピエゾ素子として拡散抵抗からなるピエゾ抵抗素子を用いた。
【００１９】
この実施例の応力分布検出用半導体パッケージ群は例えば１７個の応力分布検出用半導体パッケージによって構成されている。各応力分布検出用半導体パッケージにおいて、応力検出用半導体チップ１は、１個のピエゾ抵抗素子３と、４個の電極パッド５を備えている。各応力検出用半導体チップ１の平面サイズは例えば０.８×０.７ｍｍである。ピエゾ抵抗素子３の平面サイズは例えば２×３０μｍである。ピエゾ抵抗素子３は、半導体基板中に形成した、半導体基板とは逆導電型の拡散抵抗によって形成されている。
【００２０】
ピエゾ抵抗素子３の一端側に配線パターン７を介して２個の電極パッド５が接続されている。ピエゾ抵抗素子３の他端側に配線パターン７を介して残る２個の電極パッド５が接続されている。これにより、４端子法によるピエゾ抵抗素子３の抵抗値測定が可能になっている。
【００２１】
１７個の応力検出用半導体チップ１は互いに異なる位置にピエゾ抵抗素子３を備えている。各ピエゾ抵抗素子３の位置を応力検出用半導体チップ１と同一平面サイズの仮想半導体チップ９に重ね合わせて示す。仮想半導体チップ９に示すように、ピエゾ抵抗素子３は仮想半導体チップ９の平面内で万遍なく分布するように配置されている。
【００２２】
図２は応力分布検出用半導体パッケージの一例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図である。
【００２３】
応力分布検出用半導体パッケージ１１において応力検出用半導体チップ１はリードフレーム１３のタブ１３ａ上に搭載されている。リードフレーム１３には４個のアウターリード１３ｂも設けられている。４個のアウターリード１３ｂは互いに絶縁されている。１個のアウターリード１３ｂはタブ１３ａに接続されている。
【００２４】
応力検出用半導体チップ１の４個の電極パッド５は、ボンディングワイヤー１５を介して、それぞれ別々のアウターリード１３ｂに接続されている。応力検出用半導体チップ１、タブ１３ａ、アウターリード１３ｂの基端部（タブ１３ａ側の部分）、及びボンディングワイヤー１５はモールド樹脂（封止樹脂）１７によって封止されている。アウターリード１３ｂの先端部はモールド樹脂１７には封止されていない。
【００２５】
１７個の応力検出用半導体チップ１を同一の樹脂封止構造によって応力分布検出用半導体パッケージ１１のように樹脂封止し、１７個の応力分布検出用半導体パッケージ１１を作製した。１７個の応力分布検出用半導体パッケージ１１を用い、応力検出用半導体チップ１に加わる応力の分布を検出するフローを説明する。
【００２６】
１７個の応力検出用半導体チップ１について、樹脂封止をする前にピエゾ抵抗素子３の抵抗値を４端子法により測定する。ここでは、ウエハ上でピエゾ抵抗素子３の抵抗値の測定を行なった。ただし、樹脂封止前に行なうピエゾ抵抗素子３の抵抗値の測定は応力検出用半導体チップ１をウエハから切り出した後に行なってもよい。
【００２７】
各応力検出用半導体チップ１をウエハから切り出し、同一の樹脂封止構造で樹脂封止して応力分布検出用半導体パッケージ１１を作製する。各応力分布検出用半導体パッケージ１１についてピエゾ抵抗素子３の抵抗値を測定する。これにより、図１に示した仮想半導体チップ９の１７箇所で、樹脂封止前後のピエゾ抵抗素子３の抵抗値をそれぞれ得る。
【００２８】
樹脂封止前後での各ピエゾ抵抗素子３の抵抗値の変動を応力検出用半導体チップ１と同一平面サイズの１つの仮想半導体チップ平面内に重ね合わせることにより、樹脂封止に伴って応力検出用半導体チップ１に加わる応力の分布を検出する。ここではピエゾ抵抗素子３の抵抗値の変動を抵抗値変化率（％）によって得た。ただし、ピエゾ抵抗素子３の抵抗値の変動を示す指標は、抵抗値変化率に限定されるものではなく、他の指標、例えば、樹脂封止前後でのピエゾ抵抗素子３の抵抗値の差分であってもよい。
【００２９】
図３は、応力検出用半導体チップ１に加わる応力の分布を検出した結果を示す、ピエゾ抵抗素子の抵抗値変化率を任意単位で示した等高線プロットを示す図である。
【００３０】
図３に示すように、樹脂封止前後での各ピエゾ抵抗素子３の抵抗値の変動を応力検出用半導体チップ１と同一平面サイズの１つの仮想半導体チップ平面内に重ね合わせることにより、樹脂封止に伴って応力検出用半導体チップ１に加わる応力の分布を検出できる。
【００３１】
次に、本願発明の応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法の測定データの精度及び再現性を検証した結果を説明する。
１枚のウエハ内の任意の異なる場所（６領域）から図１に示した１７個の応力検出用半導体チップ１をそれぞれ採取し、合計１０２個の応力検出用半導体チップについてピエゾ抵抗素子の抵抗値変化率を測定して、測定データの精度及び再現性を検証した。
【００３２】
この検証において、１枚のウエハ内の任意の異なる場所（６領域）の測定結果はピエゾ抵抗素子の応力検出用半導体チップ内での位置（図１に示す１７カ所）に対して同様の挙動を示した。このことは、本願発明の応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法を用いた測定で、応力検出用半導体チップ内の特性変動が検出可能であることを示している。
本願発明者らは、他のチップサイズに対しても同様の結果を得ており、本願発明の応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法が十分な測定精度と再現性をもっていることが確認できた。
【００３３】
上記実施例では、応力分布検出用半導体パッケージ１１は、リードフレーム１３、ボンディングワイヤー１５及びモールド樹脂１７を備えた樹脂封止構造であるが、応力分布検出用半導体パッケージはこれに限定されるものではなく、他の樹脂封止構造であってもよい。例えば図４に示すように、応力分布検出用半導体パッケージは、応力検出用半導体チップ１が配線基板１９に半田バンプ２１を介してフリップチップ実装されて樹脂封止されたものであってもよい。
【００３４】
また、上記実施例では、１７個のピエゾ抵抗素子３は応力検出用半導体チップ１の平面内で同じ方向に長手方向をもっており、応力検出用半導体チップ１が樹脂封止によって受ける応力を１方向のみで検出している。樹脂封止によって受ける応力をより詳細に検出するために、さらに、図５に示すように、図１に示したピエゾ抵抗素子３の配置方向と直交する方向にピエゾ抵抗素子３を備えた応力検出用半導体チップ１群を用いてもよい。加えて、図１に示したピエゾ抵抗素子３の配置方向に対して４５°傾斜してピエゾ抵抗素子を配置した応力検出用半導体チップ群を用いれば、さらに詳細に応力分布を検出することも可能である。
【００３５】
また、上記実施例では、４端子法による抵抗値測定を可能にすべく、ピエゾ抵抗素子３に４個の電極パッド５が接続されているが、ピエゾ抵抗素子の抵抗値を測定するためにはピエゾ抵抗素子の両端に電極パッドがそれぞれ少なくとも１個ずつ接続されていればよい。例えば図６に示すように、４個の電極パッド５を備えた応力検出用半導体チップ１に２つのピエゾ抵抗素子３を備えているようにしてもよい。
【００３６】
また、応力検出用半導体チップ１に設けられる電極パッド５の個数は４個に限定されるものではなく、応力分布の測定結果を反映させる製品半導体チップの電極パッド数に応じて応力検出用半導体チップ１に設けられる電極パッド５の個数を合わせることができる。
【００３７】
例えば、図７に示すように、応力検出用半導体チップ１に設けられた電極パッド５が６個であってもよい。この場合、応力検出用半導体チップ１に２個のピエゾ抵抗素子３を設け、ピエゾ抵抗素子３に電流を供給するための電極パッド５を２個のピエゾ抵抗素子３で共通にすれば、２個のピエゾ抵抗素子３について４端子法による測定が可能である。
【００３８】
上記実施例では、応力検出用のピエゾ素子として拡散抵抗からなるピエゾ抵抗素子を用いているが、応力検出用のピエゾ素子はピエゾ抵抗素子以外のピエゾ素子であっても本発明は実施可能である。つまり応力に反応してその電気特性が変化するピエゾ素子であれば本発明の作用及び効果を得ることが可能である。
【００３９】
図８は、本発明の応力分布検出用半導体パッケージ群のさらに他の実施例を説明するための図であり、各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及び応力検出用のＭＯＳトランジスタの配置を模式的に示す平面図である。この実施例では、応力検出用のピエゾ素子としてＭＯＳトランジスタを用いた。図９は応力検出用のＭＯＳトランジスタの構造を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ’位置での断面図である。
【００４０】
この実施例の応力分布検出用半導体パッケージ群は、例えば１７個の応力分布検出用半導体パッケージによって構成されている。各応力分布検出用半導体パッケージにおいて、応力検出用半導体チップ１は、図１に示した実施例と比べて、応力検出用のピエゾ素子としてピエゾ抵抗素子３に代えてＭＯＳトランジスタ２３を備えている。
【００４１】
ＭＯＳトランジスタ２３は、例えばＮチャネル型のものであり、Ｐ型半導体基板（Ｐｓｕｂ）２５に互いに間隔をもって形成されたＮ型拡散層（Ｎ＋）からなるＮ型ソース２３ｓ及びＮ型ドレイン２３ｄと、Ｎ型ソース２３ｓ、Ｎ型ドレイン２３ｄ間のＰ型半導体基板２５上にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極２３ｇを備えている。Ｐ型半導体基板２５にはＭＯＳトランジスタ２３の基板電位をとるためのＰ型拡散層（Ｐ＋）からなる基板コンタクト拡散層２３ｂも形成されている。
【００４２】
ＭＯＳトランジスタ２３上及び基板コンタクト拡散層２３ｃ上を覆ってＰ型半導体基板２５上に層間絶縁膜２７が形成されている。Ｎ型ソース２３ｓ上、Ｎ型ドレイン２３ｄ上、ゲート電極２３ｇ上及び基板コンタクト拡散層２３ｂ上の層間絶縁膜２７の所定の位置にコンタクトホールが形成されている。コンタクトホール内に導電性材料が埋め込まれてコンタクト２９が形成されている。層間絶縁膜２７上及びコンタクト２９上に配線パターン７が形成されている。層間絶縁膜２７上には電極パッド５（図８参照）も形成されている。
【００４３】
Ｎ型ソース２３ｓ、Ｎ型ドレイン２３ｄ、ゲート電極２３ｇ、基板コンタクト拡散層２３ｂはコンタクト２９及び配線パターン７を介してそれぞれ別々の電極パッド５に電気的に接続されている。これにより、ＭＯＳトランジスタ２３の電気特性測定が可能になっている。
【００４４】
１７個の応力検出用半導体チップ１は互いに異なる位置にＭＯＳトランジスタ２３を備えている。図８に、各ＭＯＳトランジスタ２３の位置を応力検出用半導体チップ１と同一平面サイズの仮想半導体チップ９に重ね合わせて示す。仮想半導体チップ９に示すように、ＭＯＳトランジスタ２３は仮想半導体チップ９の平面内で万遍なく分布するように配置されている。
【００４５】
応力検出用半導体チップ１の封止前後のＭＯＳトランジスタ２３の電気特性の変動を測定することにより、応力検出用半導体チップ１全体の特性変動の把握が可能となり、応力検出用半導体チップ１全体の応力分布を検出できる。
【００４６】
ピエゾ素子としてＭＯＳトランジスタを利用する効果としてはチャネル抵抗が数メガΩ（オーム）と大きいので仮に寄生抵抗が数Ω程度乗ったとしてもその影響が表面化しにくいことが挙げられる。つまり、寄生抵抗の影響を受けにくい高精度な測定が可能となる。
さらに、トランジスタのチャネル幅：Ｗとチャネル長：Ｌの比＝Ｗ／Ｌが同じであれば同じチャネル抵抗が得られることから、トランジスタサイズの縮小が可能であり、結果として微小エリアの応力測定が可能となる。
【００４７】
図８及び図９に示した実施例では、応力検出用のＭＯＳトランジスタがＮチャンネルＭＯＳトランジスタの場合で説明したが、ＰチャネルＭＯＳトランジスタであっても同じ作用及び効果を得ることができる。
【００４８】
図１０は、本発明の応力分布検出用半導体パッケージ群のさらに他の実施例を説明するための図であり、各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及び応力検出用のバイポーラトランジスタの配置を模式的に示す平面図である。この実施例では、応力検出用のピエゾ素子としてバイポーラランジスタを用いた。図１１は応力検出用のバイポーラランジスタの構造を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【００４９】
この実施例の応力分布検出用半導体パッケージ群は、例えば１７個の応力分布検出用半導体パッケージによって構成されている。各応力分布検出用半導体パッケージにおいて、応力検出用半導体チップ１は、図１に示した実施例と比べて、応力検出用のピエゾ素子としてピエゾ抵抗素子３に代えてバイポーラトランジスタ３１を備えている。
【００５０】
バイポーラトランジスタ３１は、例えばＮＰＮ型のものであり、Ｐ型半導体基板（Ｐｓｕｂ）２５に形成されたＮ型拡散層（Ｎ−）からなるＮ型コレクタ３１ｃと、Ｎ型コレクタ３１ｃ内に形成されたＰ型拡散層（Ｐ−）からなるＰ型ベース３１ｂと、Ｐ型ベース３１ｂ内に形成されたＮ型拡散層（Ｎ＋）からなるＮ型エミッタ３１ｅを備えている。Ｎ型コレクタ３１ｃ内にはＮ型拡散層（Ｎ＋）からなるＮ型コレクタコンタクト拡散層３１ｃｃも形成されている。Ｐ型ベース３１ｂ内にはＰ型拡散層（Ｐ＋）からなるＰ型ベースコンタクト拡散層３１ｂｃも形成されている。
【００５１】
バイポーラトランジスタ３１上を覆ってＰ型半導体基板２５上に層間絶縁膜２７が形成されている。Ｎ型コレクタコンタクト拡散層３１ｃｃ上、Ｐ型ベースコンタクト拡散層３１ｂｃ上及びＮ型エミッタ３１ｅ上の層間絶縁膜２７の所定の位置にコンタクトホールが形成されている。コンタクトホール内に導電性材料が埋め込まれてコンタクト２９が形成されている。層間絶縁膜２７上及びコンタクト２９上に配線パターン７が形成されている。層間絶縁膜２７上には電極パッド５（図１０参照）も形成されている。
【００５２】
Ｎ型コレクタ３１ｃはＮ型コレクタコンタクト拡散層３１ｃｃ、コンタクト２９及び配線パターン７を介して電極パッド５に電気的に接続されている。Ｐ型ベース３１ｂはＰ型ベースコンタクト拡散層３１ｂｃ、コンタクト２９及び配線パターン７を介して電極パッド５に電気的に接続されている。Ｎ型エミッタ３１ｅはコンタクト２９及び配線パターン７を介して電極パッド５に電気的に接続されている。Ｎ型コレクタ３１ｃ、Ｐ型ベース３１ｂ、Ｎ型エミッタ３１ｅはそれぞれ別々の電極パッド５に接続されている。これにより、バイポーラトランジスタ３１の電気特性測定が可能になっている。
【００５３】
応力検出用半導体チップ１には４つの電極パッド５が設けられており、そのうちの１つの電極パッド５はバイポーラトランジスタ３１には接続されていない。応力検出用半導体チップ１の樹脂封止の際には、製品半導体チップと同一の樹脂封止構造にすべく、４つの電極パッド５のすべてにボンディングワイヤーや半田バンプ等の接続端子が接続される。
【００５４】
１７個の応力検出用半導体チップ１は互いに異なる位置にバイポーラトランジスタ３１を備えている。図１０に、各バイポーラトランジスタ３１の位置を応力検出用半導体チップ１と同一平面サイズの仮想半導体チップ９に重ね合わせて示す。仮想半導体チップ９に示すように、バイポーラトランジスタ３１は仮想半導体チップ９の平面内で万遍なく分布するように配置されている。
【００５５】
応力検出用半導体チップ１の封止前後のバイポーラトランジスタ３１の電気特性の変動を測定することにより、応力検出用半導体チップ１全体の特性変動の把握が可能となり、応力検出用半導体チップ１全体の応力分布を検出できる。
【００５６】
応力検出用のピエゾ素子としてバイポーラトランジスタを用いる利点としては端子数が３端子で特性変動を評価できることが挙げられる。すなわち、製品半導体チップの端子数がもともと３端子しかないような製品の場合、ピエゾ抵抗素子の４端子法による測定や、動作に４端子必要なＭＯＳトランジスタでは評価自体が実施できないが、バイポーラトランジスタを使うことで測定することができる。
【００５７】
図１０及び図１１に示した実施例では、応力検出用のバイポーラトランジスタがＮＰＮ型の場合で説明したが、ＰＮＰ型のバイポーラトランジスタであっても同じ作用及び効果を得ることができる。
【００５８】
図１２は、本発明の応力分布検出用半導体パッケージ群のさらに他の実施例を説明するための図であり、各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及び応力検出用の２層ポリシリコン容量素子の配置を模式的に示す平面図である。この実施例では、応力検出用のピエゾ素子として２層ポリシリコン容量素子を用いた。図１３は応力検出用の２層ポリシリコン容量素子の構造を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ’位置での断面図である。
【００５９】
この実施例の応力分布検出用半導体パッケージ群は、例えば１７個の応力分布検出用半導体パッケージによって構成されている。各応力分布検出用半導体パッケージにおいて、応力検出用半導体チップ１は、図１に示した実施例と比べて、応力検出用のピエゾ素子としてピエゾ抵抗素子３に代えて２層ポリシリコン容量素子３３を備えている。
【００６０】
２層ポリシリコン容量素子３３は、例えば、Ｐ型半導体基板（Ｐｓｕｂ）２５表面に形成されたＬＯＣＯＳ（local oxidation of silicon）酸化膜３５に形成された下層側ポリシリコン電極３３ａと、下層側ポリシリコン電極３３ａ上に絶縁膜３３ｂを介して形成された上層側ポリシリコン電極３３ｃを備えている。
【００６１】
２層ポリシリコン容量素子３３上を覆ってＰ型半導体基板２５上に層間絶縁膜２７が形成されている。下層側ポリシリコン電極３３ａ上及び上層側ポリシリコン電極３３ｃ上の層間絶縁膜２７の所定の位置にコンタクトホールが形成されている。コンタクトホール内に導電性材料が埋め込まれてコンタクト２９が形成されている。層間絶縁膜２７上及びコンタクト２９上に配線パターン７が形成されている。層間絶縁膜２７上には電極パッド５（図１２参照）も形成されている。
【００６２】
下層側ポリシリコン電極３３ａ、上層側ポリシリコン電極３３ｃはコンタクト２９及び配線パターン７を介してそれぞれ別々の電極パッド５に電気的に接続されている。これにより、２層ポリシリコン容量素子３３の電気特性測定が可能になっている。
【００６３】
応力検出用半導体チップ１には４つの電極パッド５が設けられており、そのうちの２つの電極パッド５は２層ポリシリコン容量素子３３には接続されていない。応力検出用半導体チップ１の樹脂封止の際には、製品半導体チップと同一の樹脂封止構造にすべく、４つの電極パッド５のすべてにボンディングワイヤーや半田バンプ等の接続端子が接続される。
【００６４】
１７個の応力検出用半導体チップ１は互いに異なる位置に２層ポリシリコン容量素子３３を備えている。図１２に、各ＭＯＳトランジスタ２３の位置を応力検出用半導体チップ１と同一平面サイズの仮想半導体チップ９に重ね合わせて示す。仮想半導体チップ９に示すように、２層ポリシリコン容量素子３３は仮想半導体チップ９の平面内で万遍なく分布するように配置されている。
【００６５】
応力検出用半導体チップ１の封止前後の２層ポリシリコン容量素子３３の電気特性の変動を測定することにより、応力検出用半導体チップ１全体の特性変動の把握が可能となり、応力検出用半導体チップ１全体の応力分布を検出できる。
【００６６】
ピエゾ素子として２層ポリシリコン容量素子を利用する効果としては端子数が２端子で特性変動を評価できることが挙げられる。そのため、端子数が２端子しかない製品半導体チップに対しても実施可能となる。さらに高精度なアナログ半導体では２層ポリシリコン容量素子を使ったフィルター回路等が内蔵されており、その高精度のためには２層ポリシリコン容量素子を使った応力検出用半導体チップが有効である。
【００６７】
図１２及び図１３に示した実施例では、応力検出用の容量素子が２層ポリシリコン容量素子の場合で説明したが、応力検出用の容量素子として、下層側電極が半導体基板に形成された拡散層からなり、上層側電極がポリシリコンからなるものを用いても同じ作用及び効果を得ることができる。
【００６８】
以上、本発明の応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法の実施例を説明したが、寸法、形状、配置、材料等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の応力分布検出用半導体パッケージ群の一実施例を説明するための図であり、各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及びピエゾ抵抗素子の配置を模式的に示す平面図である。
【図２】応力分布検出用半導体パッケージの一例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図である。
【図３】応力検出用半導体チップ１に加わる応力の分布を検出した結果を示す、ピエゾ抵抗素子の抵抗値変化率を任意単位で示した等高線プロットを示す図である。
【図４】応力分布検出用半導体パッケージの他の例を示す断面図である。
【図５】各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及びピエゾ抵抗素子の他の配置例を模式的に示す平面図である。
【図６】各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及びピエゾ抵抗素子のさらに他の配置例を模式的に示す平面図である。
【図７】各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及びピエゾ抵抗素子のさらに他の配置例を模式的に示す平面図である。
【図８】本発明の応力分布検出用半導体パッケージ群のさらに他の実施例を説明するための図であり、各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及び応力検出用のＭＯＳトランジスタの配置を模式的に示す平面図である。
【図９】図８の応力検出用のＭＯＳトランジスタの構造を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ’位置での断面図である。
【図１０】本発明の応力分布検出用半導体パッケージ群のさらに他の実施例を説明するための図であり、各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及び応力検出用のバイポーラトランジスタの配置を模式的に示す平面図である。
【図１１】図１０の応力検出用のバイポーラトランジスタの構造を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図１２】本発明の応力分布検出用半導体パッケージ群のさらに他の実施例を説明するための図であり、各応力分布検出用半導体パッケージの応力検出用半導体チップにおける電極パッド及び応力検出用の２層ポリシリコン容量素子の配置を模式的に示す平面図である。
【図１３】図１２の応力検出用の２層ポリシリコン容量素子の構造を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ’位置での断面図である。
【符号の説明】
【００７０】
１  応力検出用半導体チップ
３  応力検出用のピエゾ抵抗素子
５  電極パッド
９  仮想半導体チップ
１１  応力分布検出用半導体パッケージ
１７  モールド樹脂（封止樹脂）
２３  応力検出用のＭＯＳトランジスタ
３１  応力検出用のバイポーラトランジスタ
３３  応力検出用の２層ポリシリコン容量素子
【図１】
0004512125.tif 000002
【図２】
0004512125.tif 000003
【図４】
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【図５】
0004512125.tif 000005
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図３】
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