(57)【特許請求の範囲】
【請求項１】
支持基板上に、第１の半導体チップと、前記第１の半導体チップと積層状態に配置される第２の半導体チップ又はダミーチップとの間に、前記第１の半導体チップと前記第２の半導体チップ又はダミーチップとを接着する接着材層を誘電体とし、前記第１の半導体チップに配設される導体層を一方の電極とし、前記第２の半導体チップ又はダミーチップに配設される導体層を他方の電極とするコンデンサが形成されてなることを特徴とする半導体装置。
【請求項２】
前記支持基板に前記第１の半導体チップが搭載され、前記第１の半導体チップ上に前記第２の半導体チップ又はダミーチップが搭載されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記支持基板に前記ダミーチップが搭載され、前記第１の半導体チップが前記支持基板に搭載されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記コンデンサの一方の電極は前記半導体装置の電源電極又は接地電極の一方に、前記コンデンサの他方の電極は前記半導体装置の電源電極又は接地電極の他方に電気的に接続されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記コンデンサは、前記半導体装置におけるデカップリングコンデンサを構成することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記接着剤層はシリコン系又はエポキシ系樹脂から構成されることを特徴とする請求項１記載の半導体装置。
【請求項７】
所望の配線・電極が形成された支持基板上に、表面にコンデンサの一方の電極を具備した第１の半導体チップを搭載する工程と、
前記第１の半導体チップ上に、接着材層を介して、被接着面に前記コンデンサの他方の電極を具備した第２の半導体チップ又はダミーチップを搭載する工程と、
前記コンデンサの一方の電極及び他方の電極を、前記支持基板における電源電極又は接地電極に接続する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
所望の配線・電極が形成された支持基板上に、表面にコンデンサの一方の電極を具備したダミーチップを搭載する工程と、
前記ダミーチップ上に、接着材層を介して、被接着面に前記コンデンサの他方の電極を具備した半導体チップを搭載する工程と、
前記コンデンサの一方の電極及び他方の電極を、前記支持基板における電源電極又は接地電極に接続する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記接着剤層はシリコン系又はエポキシ系樹脂から構成されることを特徴とする請求項７又は８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサを内蔵した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）チップなど半導体チップを収容した半導体装置を電子機器内の基板上に搭載して動作させる際、半導体チップの内部回路のスイッチング動作時に生ずる過渡電流により、半導体チップが電気的に損傷を受けることがある。
【０００３】
この為、半導体装置又は半導体チップの近傍において、その電源−接地（グランド）間にコンデンサ（容量素子）を挿入して、過渡電流の電荷を吸収・蓄積する（バイパスさせる）ことが行われる。
【０００４】
このコンデンサ（容量素子）は、デカップリングコンデンサ又はバイパスコンデンサと称される。
【０００５】
一方、半導体チップの内部回路が高集積化され、ＬＳＩ等で使用される信号が高周波化されると、半導体パッケージで発生するスイッチングノイズ（過渡電流により電源電位又は接地電位が変動することに起因するノイズ）によりＬＳＩに誤動作を生じる恐れがある。過渡電流による電源電位の変動、又は接地電位の変動は、それぞれ電源バウンス、グランドバウンスと称される。
【０００６】
このようなスイッチングノイズを低減させる為にも、前記デカップリングコンデンサの適用が必要とされる。
【０００７】
かかるデカップリングコンデンサを具備した従来の半導体装置の一つとして、所謂セラミックパッケージ型半導体装置を図１に示す（例えば、特許文献１、特許文献２）。
【０００８】
図１に示すように、半導体装置３０において、セラミック基板３１とキャップ３２により形成されたキャビティ３３内に半導体チップ３４が収容されている。
【０００９】
セラミックパッケージの外部接続用端子のうち、接地（グランド）端子３５と電源端子３６は、金線などのワイヤ３７により、それぞれ半導体チップ３４の接地（グランド）用電極３８と電源用電極３９に接続されている。
【００１０】
かかる半導体装置３０において、半導体チップ３４とセラミック基板３１との間には、誘電体層４１を挟んで導体層４２と４３が配設されている。導体層４２は電源端子に、また導体層４３は接地端子に接続されて、デカップリングコンデンサ４０を構成している。
【００１１】
このように、容量素子部を半導体チップ３４の直下、セラミック基板３１との間に配設することにより、比較的大容量のデカップリングコンデンサを形成することができる。
【００１２】
しかしながら、このようなセラミックパッケージ型半導体装置は、ＬＳＩチップの高集積化、高機能化に伴う、外部接続用端子の多数化（多ピン化）に対応することが困難であり、また小型化、軽量化にも適さない。
【００１３】
かかるＬＳＩチップの外部接続用端子の多数化（多ピン化）に対応する一つの手段として、半導体チップをフェイスダウン（半導体基板の回路形成面を下側とする。フリップ・チップとも称する。）方式により実装することが行われている。
【００１４】
このようなフェイスダウン型半導体装置において、デカップリングコンデンサを搭載してなる構成を図２に示す。（例えば、特許文献３）。
【００１５】
図２に示すように、この半導体装置５０は、実装基板５１と、この実装基板５１の電極パッド５２に、半田ボール５３を介して電極５４を接続することにより搭載された第１の半導体チップ５５を含む。
【００１６】
第１の半導体チップ５５と実装基板５１との間には、半田ボール５３が配置されないスペース（隙間）が設けられ、このスペースに、デカップリングコンデンサ５６を内蔵した第２の半導体チップ５７が収容される。
【００１７】
第２の半導体チップ５７には、半田ボール５３が配置されない箇所に対応して、第１の半導体チップ５５の電極５４と接続される信号配線５８が設けられている。
【００１８】
かかる図２に示される半導体装置５０にあっては、デカップリングコンデンサを内蔵した第２の半導体チップ５７を、第１の半導体チップ５５の半田ボール等が配置されていないスペースに配置する必要がある。
【００１９】
従って、第１の半導体チップ５５における半田ボールのレイアウトによって、第２の半導体チップ５７のサイズ・形状などが制約されてしまう。このため、第１の半導体チップ５５の品種ごとに第２の半導体チップ５７をカスタマイズする必要があり、高コスト化を招来する。
【００２０】
更に、第２の半導体チップ５７の作製には、ウェハプロセスを必要とするため、開発期間の増加をも招来する。
【００２１】
一方、前述の如く、半導体チップの高集積化・高機能化による外部接続用端子の多数化（多ピン化）に対応するため、半導体チップを支持する支持基板において、半田ボール等の外部接続端子をアレイ状に配置する構造が多用化されつつある。
【００２２】
かかる構造の一つとして、ＢＧＡ（Ball Grid Array）構成が採用されている。
【００２３】
図３は、ＢＧＡ型半導体装置においてデカップリングコンデンサを搭載した従来の構成を示す。
【００２４】
図３に示すように、この半導体装置７０は、その裏面にアレイ状に配置されたパッド７１に、半田ボール７２が接合された支持基板（インターポーザ）７３と、この支持基板７３上に配置され、封止樹脂７４により被覆された半導体チップ７５とを備える。
【００２５】
支持基板７３は、ガラスエポキシなどの絶縁基板の表面及び／又は内部に配線層が配設されて構成される。表裏、内部の配線層は、必要に応じて層間接続用導体により相互に接続される。
【００２６】
この支持基板７３の表面に配置したボンディングパッド７６は、ワイヤ７７により、半導体チップ７５の接地用電極７８、電源用電極７９に接続される。
【００２７】
かかる半導体装置７０において、半導体チップ７５と支持基板７３との間には、誘電体層８０を挟んで導体層８１と導体層８２が配設されている。導体層８１は電源端子に、また導電層８２は接地端子に接続することにより、デカップリングコンデンサ８３を構成している。
【００２８】
このように、コンデンサ（容量素子）部を半導体チップ７５の直下、支持基板７３との間に配設することにより、比較的大容量のデカップリングコンデンサを形成することができる。
【特許文献１】特開平５−３３５５０１号公報
【特許文献２】特開平１１−３１６９６号公報
【特許文献３】特開平２００２−１７０９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、このようなＢＧＡ型半導体装置の場合、半導体チップの電極を、ボンディングパッド、支持基板表面／内層の配線、外部端子（半田ボール等）を経由して電子機器の電極／ソケットへ接続する必要がある。
【００３０】
従って、支持基板７３上に、デカップリングコンデンサの一方の電極となる導体層を形成してしまうと、かかる導体層は比較的大面積を要することから、配線引き回しのスペースが限定され、配線引き回しのスペースを確保するためには支持基板を大型化せざるを得ないという課題が生じる。
【００３１】
この支持基板７３のサイズを変えないで配線引き回しのスペースを確保する手法としては、当該支持基板７３の多層化が考えられるが、支持基板の多層化は構造を複雑化し、高コストにつながってしまう。
【００３２】
一般に、半導体装置パッケージの材料コストにおいて、配線基板は７割程を占めるとされることから、配線基板の高コスト化は極力避けることが望ましい。
【００３３】
ところで、近年、携帯電話、ＰＤＡ（personal digital assistant）など携帯情報端末をはじめとする電子機器の小型化・高性能化に伴い、これら端末に搭載される半導体装置など電子部品には更なる小型化・高性能化が求められている。
【００３４】
これら電子機器には、半導体装置などの能動部品だけでなく、抵抗、インダクタ、コンデンサなどの受動部品も搭載される。
【００３５】
これら受動部品は、半導体装置など能動部品を安定的に動作させるために必要な部品であり、電子機器に於ける配線基板（マザーボード）上において、半導体装置の周囲近傍に搭載・配置されている。
【００３６】
しかしながら、電子機器のさらなる小型化のために、これら受動部品を搭載するスペースを可能な限り低減する必要がある。すなわち、前記デカップリングコンデンサ等の容量素子についても、その占有面積をできるだけ縮小することが求められている。
【００３７】
本発明は、このような課題に鑑みなされたものであり、その目的は、前記デカップリングコンデンサを内蔵した半導体装置の構造、及びその製造方法において、簡易で低コストな構成により、小型化・高性能化を実現することにある。
【課題を解決するための手段】
【００３９】
上記課題を解決するため、支持基板上に、第１の半導体チップと、前記第１の半導体チップと積層状態に配置される第２の半導体チップ又はダミーチップとの間に、前記第１の半導体チップと前記第２の半導体チップ又はダミーチップとを接着する接着材層を誘電体とし、前記第１の半導体チップに配設される導体層を一方の電極とし、前記第２の半導体チップ又はダミーチップに配設される導体層を他方の電極とするコンデンサが形成されてなることを特徴とする半導体装置が提供される。
【００４０】
また、本発明によれば、所望の配線・電極が形成された支持基板上に、表面にコンデンサの一方の電極を具備した第１の半導体チップを搭載する工程と、前記第１の半導体チップ上に、接着材層を介して、被接着面に前記コンデンサの他方の電極を具備した第２の半導体チップ又はダミーチップを搭載する工程と、前記コンデンサの一方の電極及び他方の電極を、前記支持基板における電源電極又は接地電極に接続する工程とを備えることを特徴とする半導体装置の製造方法が提供される。
【００４１】
また、本発明によれば、所望の配線・電極が形成された支持基板上に、表面にコンデンサの一方の電極を具備したダミーチップを搭載する工程と、前記ダミーチップ上に、接着材層を介して、被接着面に前記コンデンサの他方の電極を具備した半導体チップを搭載する工程と、前記コンデンサの一方の電極及び他方の電極を、前記支持基板における電源電極又は接地電極に接続する工程とを備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００４２】
本発明による半導体装置にあっては、積層状態とされる２つの半導体チップ間、又は同じく積層状態とされる半導体チップとダミーチップとの間に、誘電体層となる絶縁物層を挟んで電極層を配設して、コンデンサ（容量素子）を形成する。
【００４３】
このコンデンサは、デカップリングコンデンサとして機能し、半導体装置の高性能化にも寄与する。このような本発明によれば、半導体チップを支持する支持基板上には容量素子を構成する電極を配設する必要がない。
【００４４】
従って、当該支持基板の大型化を必要とせず、また支持基板の層数を増す必要も無いことから、支持基板の高コスト化を招来せず、もって小型化・薄型化されたコンデンサ内蔵型半導体装置を安価に提供することができる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００４６】
本発明の第１の実施形態に係るコンデンサ（容量素子）内蔵の半導体装置の構成を図４及び図５に示す。本実施形態にあっては、２つの半導体チップを内蔵した積層型半導体装置を挙げている。
【００４７】
図４、図５に示すように、半導体装置１０は、その裏面にアレイ状に配置されたパッド１１に半田ボール１２が接合された支持基板１３と、この支持基板１３上に配置され、封止樹脂１４により被覆された第１の半導体チップ１５及び第２の半導体チップ１６を含む。
【００４８】
支持基板１３は、ガラスエポキシなどの絶縁基板の表面及び／又は内部に配線層が配設されて構成される。表裏、内部の配線層は、必要に応じて層間接続用導体により相互に接続される。
【００４９】
支持基板１３の表面に配設された複数のボンディングパッド１７の、接地（グランド）用パッド１７ａ、電源用パッド１７ｂ及び信号用パッド１７ｃは、ワイヤ１８によって、それぞれ第１の半導体チップ１５ならびに第２の半導体チップ１６における接地（グランド）用電極パッド、電源用電極パッドあるいは信号用電極パッドに接続されている。
【００５０】
この半導体装置１０において、支持基板１３上には、第１の半導体チップ１５がフェイスアップ（回路形成面を上にした状態）で第１の接着剤１９を用いて接着される。
【００５１】
第１の接着剤１９は、例えばシリコン系又はエポキシ系の樹脂を用いることができるが、半導体チップ１５の周囲への不要な流出を防ぐことができるようテープ状のものが好ましい。不要な流出が生じないのであれば、ペースト状のものを用いてもよい。
【００５２】
第１の半導体チップ１５の回路形成面には、再配線技術によって予め導体層２１が形成されており、当該第１の半導体チップ１５の電源電極に接続されている。導体層２１の材料としては、例えば、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）などの金属を用いることができる。
【００５３】
この第１の半導体チップ１５上に、第２の接着剤２２を用いて、第２の半導体チップ１６がフェイスアップで搭載される。
【００５４】
一方、第２の半導体チップ１６の裏面には、予めスパッタリング等により導体層２３が形成されている。導体層２３の材料も、例えば、銅やアルミニウムなどの金属を用いることができる。導電層２３は、当該第２の半導体チップ１６の、バルク部分の電位である接地（グランド）電極に接続される。
【００５５】
即ち、本実施形態にあっては、第１の半導体チップ１５上に配設された導体層２１と、第２の半導体チップ１６の下面に配設された導体層２３とが、第２の半導体チップ１６とほぼ同等の面積を持つ第２の接着材２２を介して対向して配置される。
【００５６】
かかる構成により、当該第２の接着材２２を誘電体とし導電層２１，２３を電極とするコンデンサ（容量素子）２０が形成・配置される。
【００５７】
前記第２の接着剤２２の材料として、例えばシリコン系又はエポキシ系樹脂を用いることができる。第２の接着剤２２は、コンデンサ２０の容量を決定する誘電体として機能することから、比誘電率が高く、且つその厚さができるだけ薄いことが好ましい。この実施形態では、比誘電率５以上、厚さ２０μm以下にすることが望ましい。
【００５８】
また、この第２の接着剤２２としては、できるだけ一定の面積・厚さをもって適用できることが必要であることからテープ状あるいはシート状のものが適用される。一定の面積・厚さをもって形成が可能であれば、ペースト状のものを用いてもよい。
【００５９】
かかるコンデンサ２０は、図６の等価回路に示されるように、電源用電極（ＶＤＤ）とグランド用電極（ＧＮＤ）間に挿入・配置され、デカップリングコンデンサとして機能する。
【００６０】
このように、この実施形態の半導体装置１０にあっては、積層配置された半導体チップ１５と半導体チップ１６との間にコンデンサ２０を形成・配置することにより、支持基板１３上へのコンデンサ用電極の配設を不要とする。
【００６１】
従って、支持基板１３における配線引き回しのためのスペースが拡大し、もってより小型かつ薄型の、コンデンサ内蔵半導体装置を形成することが可能となる。
【００６２】
図７は、前記第１の実施形態に係るコンデンサ内蔵の半導体装置１０の構成を示す分解斜視図である。
【００６３】
即ち、本実施形態にあっては、支持基板１３の上面１３ａに、第１の接着材層１９を介して、その表面に導体層２１が配設された第１の半導体チップ１５が搭載・固着され、当該導体層２１上に第２の接着材２２を介して、その下面に第２の導体層２３が配設された第２の半導体チップ１６が搭載・固着される。
【００６４】
尚、図７にあっては、ワイヤ、封止樹脂は図示することを省略している。
【００６５】
かかる構成によれば、支持基板１３の上面１３ａには、コンデンサ用電極の配設を必要とせず、十分な配線引き回しのためのスペースを確保することができる。
【００６６】
なお、図７に示す構成にあっては、導体層２３の面積を第２の半導体チップ１５と同程度とした場合を示しているが、他の半導体チップとのワイヤ接続の関係によっては導体層２３の形状・面積を変えてもよい。また、電源が２種類以上ある場合には、必要に応じて導体層２３を分割し、それぞれの電源に対応したデカップリングコンデンサを形成してもよい。さらに、分割された導体層により形成されるコンデンサ（容量素子）の一部を、デカップリングコンデンサ以外の回路形成用として用いてもよい。
【００６７】
図４，図５及び図７に示したコンデンサ内蔵の半導体装置の製造方法について、その一例を図８に示す。
【００６８】
図８（ａ）に示すように、複数個の第２の半導体チップ１６ａを含む半導体基板（ウェハ）Ｗ２の裏面に、スパッタリング法を行いて導体層２３を形成する。
【００６９】
次に、図８（ｂ）に示すように、第１の半導体チップ１５との接着及びコンデンサ２０の誘電体として機能するテープ状あるいはシート状の第２の接着剤２２を、導体層２３上に貼り付ける。
【００７０】
その後、図８（ｃ）に示すように、半導体基板Ｗ２のダイシング工程を経て、第２の半導体チップ１６を形成する。
【００７１】
一方、図８（ｄ）に示すように、複数個の第1の半導体チップ１５ａを含む半導体基板（ウェハ）Ｗ１の回路形成面に、再配線技術を用いて導体層２１を形成する。
【００７２】
次に、図８（ｅ）に示すように、半導体基板Ｗ１の裏面に、支持基板１３への接着のためのテープ状あるいはシート状の第１の接着剤１９を貼り付ける。
【００７３】
その後、図８（ｆ）に示すように、半導体基板Ｗ１のダイシング工程を経て、第１の半導体チップ１５を形成する。
【００７４】
また、図８（ｇ）に示すように、ガラスエポキシなどの絶縁基板の表面及び／又は内部に配線層が配設されて構成され、表裏・内部の配線層が必要に応じて層間接続用導体により相互に接続された支持基板１３を準備する。当該支持基板１３の配線層にはボンディングパッド１７（電源用電極、グランド用電極、信号用電極）が選択的に配設される。
【００７５】
尚、当該支持基板１３は、図示されるように個別（単体）化せず、複数個が連接されたシート状のものであっても良い。
【００７６】
しかる後、図８（ｈ）に示すように、支持基板１３上に第１の接着材１９を介して第１の半導体チップ１５を搭載し、その上に第２の接着材２２を介して第２の半導体チップ１６を搭載する。この段階で、上・下電極（導体層２１、２３）間に接着剤２２からなる誘電体層が配設されたコンデンサ２０が形成され、もってコンデンサ内蔵の半導体装置１０が構成される。
【００７７】
しかる後、かかる半導体チップ積層構造体を、樹脂モールド法を用いて気密封止する。
【００７８】
前述の如く、支持基板１３がシート状である場合には、当該支持基板１３上に並ぶ複数個の半導体チップ積層構造体を一括してモールド処理した後、半導体チップ積層構造体間の樹脂１４及び支持基板１３を切断分離して、個々に半導体チップ積層構造体を含む半導体装置を複数個形成する。
【００７９】
この実施形態では、最も効率がよいものと予想される製造方法を示すが、コンデンサの構成部品である導電層２１，２３及び誘電体２２の形成ができるのであれば、他の製造方法を利用することも可能である。
【００８０】
次いで、本発明の第２の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図９乃至図１１に示す。この実施形態にあっても、２つの半導体チップを内蔵した積層型半導体装置を挙げている。
【００８１】
図１０は、図９に示す構成において、封止樹脂１４及び第２の半導体チップ１６が装着されていない状態を示す。また図１１に、当該第２の半導体チップ１６の裏面、即ち半導体チップ１５へ対向する面の電極パターン形状を示す。
【００８２】
図９に示すように、本実施形態にかかる半導体装置１０Ａは、その裏面にアレイ状に配置されたパッド１１に半田ボール１２を接合した支持基板１３と、この支持基板１３上に配置され、封止樹脂１４により被覆された第１の半導体チップ１５及び第２の半導体チップ１６を含む。
【００８３】
支持基板１３は、ガラスエポキシなどの絶縁基板の表面及び／あるいは内部に配線層が配設されて構成される。表裏、内部の配線層は、必要に応じて層間接続用導体により相互に接続される。
【００８４】
かかる支持基板１３の表面に配設された複数のボンディングパッド１７の、接地（グランド）用パッド１７ａ、電源用パッド１７ｂ及び信号用パッド１７ｃは、ワイヤ１８によって、それぞれ第１の半導体チップ１５、第２の半導体チップ１６における接地（グランド）用電極パッド、電源用電極パッドあるいは信号用電極パッドに接続される。
【００８５】
この半導体装置１０Ａにおいて、支持基板１３上には、第１の半導体チップ１５がフェイスアップ（回路形成面を上にした状態）で第１の接着剤１９を用いて固着される。
【００８６】
第１の接着剤１９の材料は、前記第２の実施形態と同様、例えばシリコン系又はエポキシ系の樹脂を用いることができる。この第１の接着剤１９としては、半導体チップ外への不要な流出を防ぐことができるようテープ状あるいはシート状のものが好ましい。
【００８７】
一方、第１の半導体チップ１５の回路形成面には再配線技術によって導体層２１が形成され、第１の半導体チップ１５の電源電極に接続される。導体層２１の材料としては、例えば、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）などの金属を用いることができる。
【００８８】
この時、導体層２１の他に、第２の半導体チップ１６との接続用に、接地（グランド）用電極、信号線の再配線が第１の半導体チップ１５の回路形成面上に形成される。
【００８９】
この第２の実施形態にあっては、第１の半導体チップ１５の上に、第２の半導体チップ１６がフェイスダウン（回路形成面を下にした状態）方式で、アンダーフィル材２２ａである樹脂を用いて固着される。
【００９０】
かかるアンダーフィル材２２ａも、できるだけ一定の面積・厚さをもって適用できることが必要であることからテープ状あるいはシート状のものが適用される。一定の面積・厚さをもって形成が可能であれば、ペースト状のものを用いてもよい。
【００９１】
第２の半導体チップ１６の回路形成面には再配線技術によって導体層２３が形成され、第２の半導体チップ１６の接地（グランド）用電極に接続される。
【００９２】
第２の半導体チップ１６の突起電極１６ｅは、第１の半導体チップ１５上に形成した再配線層２１ａに接続される。
【００９３】
第１の半導体チップ１５上の電源電極、接地（グランド）電極、その他信号ピンは、ワイヤ１８を用いて支持基板１３上のボンディングパッド１７へ接続される。
【００９４】
即ち、本実施形態にあっては、第１の半導体チップ１５上に配設された導体層２１と、第２の半導体チップ１６の上面（回路形成面）に配設された導体層２３とが、第２の半導体チップ１６とほぼ同等の面積を持つアッダーフィル材２２ａを介して対向して配置・固着され、もって当該アンダーフィル材２２ａを誘電体とし導電層２１，２３を電極とするコンデンサ（容量素子）２０が形成される。
【００９５】
前記アンダーフィル材２２ａは、コンデンサ２０の容量を決定する誘電体として機能することから、比誘電率が高く、且つその厚さができるだけ薄いことが好ましい。
【００９６】
本発明の第３の実施形態にかかるコンデンサ内蔵の半導体装置の構成を、図１２乃至図１４に示す。
【００９７】
尚、図１３は、図１２に示す構成において、封止樹脂１４及び第２の半導体チップ１６が装着されていない状態を示す。また、図１４は、第２の半導体チップ１６の裏面、即ち半導体チップ１５へ対向する面における電極層の形成パターンを示す。
【００９８】
図１２に示すように、この実施形態の半導体装置１０Ｂは、前記第２の実施形態と基本的に同じであるが、第１の半導体チップ１５の回路形成面に、支持基板１３上の接地（グランド）用電極１７aと接続された導体層２３が配設され、第２の半導体チップ１６の回路形成面に、支持基板１３上の電源用電極１７ｂと接続された導体層２１がされる点において異なる。
【００９９】
その他の構成は前記第２の実施形態と同様であるのでその説明を省略する。
【０１００】
ここで、図９に示した前記第２の実施形態の半導体装置１０Ａを動作させる際に生じる放射ノイズについて、図１５を用いて説明する。
【０１０１】
図１５において、 第２の実施形態の半導体装置１０Ａにあっては、第２の半導体チップ１６（上側）に接地（グランド）用の導体層２３が形成されているが、導体層２３の面積が第２の半導体チップ１６の面積と同等以下であるため、第１の半導体チップ１５から発生する放射ノイズの放出を防止（遮蔽）する効果が十分ではない場合がある。
【０１０２】
これに対し、図１２に示す第３の実施形態の半導体装置１０Ｂをマザーボードに搭載して動作させる際には、図１６に示すように、第１の半導体チップ１５に接地（グランド）導体層２３が形成されており、導体層２３の面積が第２の半導体チップ１６の面積以上であるため、第２の半導体チップ１６から発生する放射ノイズを効果的に防止（遮蔽）することができる。
【０１０３】
即ち、図１６において、第２の半導体チップ１６から発せられるノイズが、マザーボード１０１の裏面（他の主面）に半田ボール１０２を介して搭載されている他の電子部品１０３への影響を与える事を防ぐことができる。
【０１０４】
以上、第１乃至第３の実施形態にあっては、２つの半導体チップ（第１及び第２の半導体チップ）を内蔵した半導体装置について説明した。
【０１０５】
以下の実施形態（第４乃至第９の実施形態を含む）では、活性の半導体チップ（論理回路などの電子回路が形成された半導体チップ）が１つだけ搭載される半導体装置において、本発明にかかるコンデンサ（容量素子）を搭載する構成について説明する。
【０１０６】
本発明の第４の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図１７と図１８を用いて説明する。
【０１０７】
図１８は、図１７に示す構成において、封止樹脂１４が装着されていない状態を示す。
【０１０８】
図１７に示すように、本実施形態による半導体装置１０Ｃにあっては、半導体チップ１５と共にコンデンサ（容量素子）を形成するために、当該半導体チップ１５上にダミーチップ１６ａが搭載される。
【０１０９】
その他の構成は、前記第１の実施形態と基本的に同一であるので、その説明を省略する。
【０１１０】
この実施形態の半導体装置１０Ｃにおいて、ダミーチップ１６ａは、例えばシリコン（Ｓｉ）チップから構成される。
【０１１１】
かかるダミーチップ１６ａは、導体層として作用させるために、予めその表裏両面にアルミニウムなどをスパッタリングして金属層を形成するか、不純物を高濃度にドーピングしてその導電率を導体に近づけておく。
【０１１２】
表裏両面に金属層が被覆されたダミーチップを用いることによって、当該ダミーチップのどのような位置に対してワイヤボンディングが可能となる。
【０１１３】
この実施形態の半導体装置１０Ｃにあっては、ダミーチップ１６ａの適用によって、電源配線又は接地配線の接続の自由度が高まり、半導体チップ１５と支持基板１３のボンディングパッド１７との位置関係のみを考慮すれば良いため、設計の自由度を高めることができる。
【０１１４】
本発明の第５の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図１９と図２０を用いて説明する。
【０１１５】
図２０は、図１９に示す構成において、封止樹脂１４が装着されていない状態を示す。
【０１１６】
この実施形態による半導体装置１０Ｄは、前記第４の実施形態の構成とほぼ同じ構成であるが、ダミーチップ１６ａの電位を電源電位ＶＤＤと同じ電位に設定し、半導体チップ１５の回路形成面に、接地（グランド）用電極１７ａと接続させる導体層２３を形成している。その他の構成は、前記第４の実施形態と同様であるので説明を省略する。
【０１１７】
この第５の実施形態の半導体装置１０Ｄにあっては、半導体チップ１５（下側の半導体チップ）に接地（グランド）電極１２ａに接続された導体層２３が形成されており、導体層２３の面積がダミーチップ１６ａの面積より大きい。
【０１１８】
従って前記第４の実施形態の構成に比して、半導体チップ１５から発生する放射ノイズの拡がりをより効果的に抑制することができる。
【０１１９】
また、この半導体装置１０Ｄをマザーボードに搭載した場合に、マザーボードの裏面に搭載される他の電子部品への悪影響を効果的に抑制することができる。
【０１２０】
本発明の第６の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図２１と図２２を用いて説明する。
【０１２１】
図２２は、図２１に示す構成において、封止樹脂１４が装着されていない状態を示す。
【０１２２】
この実施形態による半導体装置１０Ｅは、前記第４の実施形態に示される構成に対して、半導体チップ１５とダミーチップ１６ａとを、上下入れ替えた構成を有する。すなわち、図２１の半導体装置１０Ｅにおいて、支持基板１３上にダミーチップ１６ａを搭載し、当該ダミーチップ１６ａの上に接着材２２を介して半導体チップ１５を搭載したものである。その他の構成は、前記第４の実施形態と同様であるので説明を省略する。
【０１２３】
かかる第６の実施形態の半導体装置１０Ｅにあっては、半導体装置全体のサイズと比較して、半導体チップ１５のサイズが著しく小さい場合（例えば、半導体チップ１５の電極数が多いため、外部に引き出す半田ボールの数も多くなり、支持基板１３のサイズが大型化する場合）に、半導体チップ１５よりも大きなサイズのダミーチップ１６ａを搭載することにより、支持基板１３並びに封止樹脂１４を含む半導体装置の反りを低減することができる。
【０１２４】
本発明の第７の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図２３と図２４を用いて説明する。
【０１２５】
図２４は、図２３に示す構成において、封止樹脂１４が装着されていない状態を示す。
【０１２６】
この実施形態における半導体装置１０Ｆは、前記第５の実施形態の構成において、半導体チップ１５とダミーチップ１６ａとを上下入れ替えた構成を有する。すなわち、図２３の半導体装置１０Ｆにおいて、支持基板１１上にダミーチップ１６ａを搭載し、当該ダミーチップ１６ａの上に接着材２２を介して半導体チップ１５を搭載したものである。その他の構成は、前記第５の実施形態と同様であるので説明を省略する。
【０１２７】
かかる第７の実施形態の半導体装置１０Ｆにあっても、半導体装置全体のサイズと比較して、半導体チップ１５のサイズが小さい場合に、半導体チップ１５よりも大きなサイズのダミーチップ１６ａを搭載することにより、支持基板１３並びに封止樹脂２２含む半導体装置の反りを低減することができる。
【０１２８】
本発明の第８の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図２５乃至図２７を用いて説明する。
【０１２９】
図２６は、図２５に示す構成において、封止樹脂１４及びダミーチップ１６ａが装着されていない状態を示す。また、図２７は、ダミーチップ１６ａの裏面の構成を示す。
【０１３０】
この実施形態における半導体装置１０Ｇは、前記第４の実施形態の構成において、ダミーチップ１６ａを半導体チップ１５上に搭載したものである。その他の構成は、前記第４の実施形態と同様であるので説明を省略する。
【０１３１】
かかる第８の実施形態の半導体装置１０Ｇにあっては、ダミーチップ１６ａの接続にワイヤ１８を用いていないため、ワイヤループ高さの分、半導体装置の高さを小さくすることができる。
【０１３２】
従って、この実施形態の半導体装置１０Ｇの構造は、より薄型の半導体パッケージが要求される場合に適している。
【０１３３】
本発明の第９の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図２８乃至図３０を用いて説明する。
【０１３４】
図２９は、図２８に示す構成において、封止樹脂１４及びダミーチップ１６ａが装着されていない状態を示す。また、図３０は、ダミーチップ１６ａの裏面の構成を示す。
【０１３５】
この実施形態における半導体装置１０Ｈは、前記第５の実施形態の構成において、ダミーチップ１６ａを半導体チップ１５上に搭載したものである。その他の構成は、前記第５の実施形態と同様であるのでその説明を省略する。
【０１３６】
この第９の実施形態における半導体装置１０Ｈにあっては、ダミーチップ１６ａの接続にワイヤ１８を用いていないため、ワイヤループ高さの分、半導体装置の高さを小さくすることができる。
【０１３７】
従って、この実施形態の半導体装置１０Ｈの構造は、より薄型の半導体パッケージが要求される場合に適している。
【０１３８】
以上説明したように、本発明による半導体装置及びその製造方法によれば、一つの半導体チップとこの半導体チップとの間に積層状態とされる他の半導体チップあるいはダミーチップとの間に、これらを接着する接着材を誘電体とするコンデンサ（容量素子）を形成する。
【０１３９】
かかる構成によって、上記半導体チップが搭載・保持される支持基板自体にコンデンサの一方の電極を配設する必要がなく、当該支持基板における配線引き回しのためのスペースの面積、自由度が制限されない。
【０１４０】
その結果、かかる支持基板の層数を低減することができ、支持基板の低コスト化、小型化、薄型化を図ることができ、もってコンデンサ（容量素子）内蔵型半導体装置を安価に提供することができる。
【０１４１】
かかるコンデンサは、当該半導体装置の電源−接地（グランド）間に挿入されることにより、過渡電流に基づく電源バウンス又はグランドバウンスを防止・抑制するデカップリングコンデンサとして機能し、当該半導体装置の高性能化に大きく寄与するものである。
【０１４２】
なお、本発明は具体的に開示された上記の実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【０１４３】
【図１】従来のセラミックパッケージ型の半導体装置の構成を示す断面図である。
【図２】従来の部品内蔵型の半導体装置の構成を示す断面図である。
【図３】従来のＢＧＡパッケージ型の半導体装置の構成を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の構成を示す上面図である。
【図６】図４に示す半導体装置に係る等価回路を示す回路図である。
【図７】本発明の第１の実施形態に係る半導体装置の構成を示す分解斜視図である。
【図８】図７に示す半導体装置の製造方法を説明するための図である。
【図９】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の構成を示す上面図である。
【図１１】図９に示す半導体装置における第２の半導体チップの裏面を示す平面図である。
【図１２】本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置の構成を示す上面図である。
【図１４】図１２に示す半導体装置における第２の半導体チップの裏面を示す平面図である。
【図１５】図９の半導体装置を動作させる場合に生じる放射ノイズを説明するための図である。
【図１６】図１２の半導体装置をマザーボードに搭載して動作させる場合の効果を説明するための図である。
【図１７】本発明の第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１８】本発明の第４の実施形態に係る半導体装置の構成を示す上面図である。
【図１９】本発明の第５の実施形態に係る半導体装置の構成を示す断面図である。
【図２０】本発明の第５の実施形態に係る半導体装置の構成を示す上面図である。
【図２１】本発明の第６の実施形態に係る半導体装置の構成を示す断面図である。
【図２２】本発明の第６の実施形態に係る半導体装置の構成を示す上面図である。
【図２３】本発明の第７の実施形態に係る半導体装置の構成を示す断面図である。
【図２４】本発明の第７の実施形態に係る半導体装置の構成を示す上面図である。
【図２５】本発明の第８の実施形態に係る半導体装置の構成を示す断面図である。
【図２６】本発明の第８の実施形態に係る半導体装置の構成を示す上面図である。
【図２７】図２５に示す半導体装置におけるダミーチップの裏面を示す平面図である。
【図２８】本発明の第９の実施形態に係る半導体装置の構成を示す断面図である。
【図２９】本発明の第９の実施形態に係る半導体装置の構成を示す上面図である。
【図３０】図２８に示す半導体装置におけるダミーチップの裏面を示す平面図である。
【符号の説明】
【０１４４】
１０  半導体装置
１１  パッド
１２  半田ボール
１３  支持基板
１４  封止樹脂
１５  第１の半導体チップ
１６  第２の半導体チップ
１７  ボンディングパッド
１７ａ  接地用パッド
１７ｂ  電源用パッド
１７ｃ  信号用パッド
１８  ワイヤ
１９  第１の接着剤
２０  コンデンサ
２１  導体層
２２  接着剤層（第２の接着剤）
２３  導体層
【図１】
0004395166.tif 000002
【図２】
0004395166.tif 000003
【図３】
0004395166.tif 000004
【図４】
0004395166.tif 000005
【図５】
0004395166.tif 000006
【図６】
0004395166.tif 000007
【図７】
0004395166.tif 000008
【図８】
0004395166.tif 000009
【図９】
0004395166.tif 000010
【図１０】
0004395166.tif 000011
【図１１】
0004395166.tif 000012
【図１２】
0004395166.tif 000013
【図１３】
0004395166.tif 000014
【図１４】
0004395166.tif 000015
【図１５】
0004395166.tif 000016
【図１６】
0004395166.tif 000017
【図１７】
0004395166.tif 000018
【図１８】
0004395166.tif 000019
【図１９】
0004395166.tif 000020
【図２０】
0004395166.tif 000021
【図２１】
0004395166.tif 000022
【図２２】
0004395166.tif 000023
【図２３】
0004395166.tif 000024
【図２４】
0004395166.tif 000025
【図２５】
0004395166.tif 000026
【図２６】
0004395166.tif 000027
【図２７】
0004395166.tif 000028
【図２８】
0004395166.tif 000029
【図２９】
0004395166.tif 000030
【図３０】
0004395166.tif 000031