(57)【特許請求の範囲】
【請求項１】
データ入力端子及びデータ出力端子を有し、前記データ入力端子でデータ入力信号を受信し、前記データ出力端子でデータ出力信号を出力するバッファにおいて、
基準レッグ及び２本以上の電流ミラー・レッグを有する電流ミラー手段であって、選択された電流ミラー・レッグは使用可能化端子を有し、基準レッグはバッファのデータ入力端子に接続されており、２本以上の電流ミラー・レッグはバッファのデータ出力端子に接続されている、電流ミラー手段と、
直流基準電流を前記基準レッグへ供給するための電流源と、を含み、
前記データ入力信号は基準レッグに入力信号基準電流を印加しており、
各々の電流ミラー・レッグはデータ出力端子に、前記直流基準電流と前記入力信号基準電流とに比例している出力電流を提供しており、更に、
前記電流ミラー・レッグの第１のセットが前記データ出力信号に所望の出力電流を提供するのを可能にするために、選択された電流ミラー・レッグの使用可能化端子に接続される制御手段と、
を含むバッファ。
【請求項２】
供給電圧によって電力を供給されるバッファであって、該バッファは、選択された周波数で前記供給電圧を上回る電圧を出力端子に生じさせるロードに接続された出力端子を有し、更に、
該バッファの出力端子に、最終的にはロードに、ドライブ電流を印加するための駆動手段と、
供給電圧より上に上昇する出力端子の電圧の少なくとも一部を吸収するために駆動手段と出力端子との間に配置されるカスコードトランジスタと、
を含むことを特徴とするバッファ。
【請求項３】
データ入力信号を緩衝し、データ出力信号を出力するための方法であって、
直流基準電流を供給するステップと、
データ入力信号を受信するステップと、
データ入力信号を入力信号基準電流に変換するステップと、
２本以上の電流ミラー・レッグに前記直流基準電流と前記入力信号基準電流をミラーリングさせるステップであって、前記電流ミラー・レッグの各々は、前記直流基準電流と前記入力信号基準電流とに比例しているデータ出力信号に出力電流を提供するステップと、
前記電流ミラー・レッグの第１のセットが、第１の出力電力レベルをデータ出力信号において提供するのを可能にするステップと、
を含む方法。
【発明の詳細な説明】
【０００１】
［同時係属出願の相互参照］
本出願は、      に出願され発明の名称が「供給電圧変化に応答して演算回路のバイアス・レベルを補償する補償機構」である米国特許出願Ｎｏ．          、      に出願され発明の名称が「ジャイレータを備える差動フィルタ」である米国特許出願Ｎｏ．          、      に出願され発明の名称が「能動フィルタ選択度及びＤＣオフセット制御のための被制御オフセットを備えるフィルタ」である米国特許出願Ｎｏ．          、      に出願され発明の名称が「双方向無線リンクを用いた状態妥当性検証」である米国特許出願Ｎｏ．          、      に出願され発明の名称が「可変学習された送信パワーを有する無線システム」である米国特許出願Ｎｏ．          、及び      に出願され発明の名称が「スケジューリングされたタイム・スロットを有する無線制御ネットワーク」である米国特許出願Ｎｏ．          に関連し、これらの全ては本発明の譲渡人に譲渡され、本明細書に援用されている。
【０００２】
［発明の背景］
本発明はバッファに関し、より詳しくは、安定出力電流、プログラム可能な出力電力レベルを提供する出力バッファに関する。本願明細書において使われるように、用語「出力バッファ」は、増幅及び非増幅回路又はデバイスを含む、電気信号をバッファする全ての回路に関連する。
【０００３】
電気信号を増幅またはさもなければバッファするため出力バッファを使用することは当該技術において周知である。典型的出力バッファは、バイポーラ・トランジスタ、相補型金属酸化半導体（CMOS）トランジスタ、または各々の組合せ（BiCMOS）を使用して実現される。大部分の出力バッファは、出力信号に出力電力を与える出力段を有する。CMOS技術のために、出力段は、通常ｎ型プルダウンMOS（NMOS）トランジスタと直列に結合されたｐ型プルアップ金属酸化半導体（PMOS）トランジスタを含む。NMOSトランジスタはVSSに結合され、PMOSトランジスタはVDDに結合される。出力信号は、PMOS及びNMOSトランジスタ間の相互接続点で概してとられる。
【０００４】
各々の出力トランジスタの大きさは、出力段の駆動能力を決定するのを助ける。一般的に、出力トランジスタは、期待される負荷（例えば「N」がゼロより大きい整数である「N」ユニット負荷）に適応させるためにサイズ設定をされる。したがって、典型的出力バッファの駆動能力は、特定の負荷サイズに対して最適化される。出力バッファが期待される負荷サイズより大きい負荷を駆動する場合、出力トランジスタは出力電圧スルー・レート必要条件を満たすために不十分な電流を導通させる傾向があり、出力バッファを許容できないほど遅くさせる。出力バッファが期待される負荷サイズ未満である負荷を駆動する場合、出力トランジスタは過度の電流を導通させる傾向があり、それは出力電圧スルー・レートを減らすが、隣接した信号及び電力線上の過渡ノイズを増やす。バスがFFの値から00まで切替えられる場合等のような、いくつかの出力バッファが同時に切替えられる場合、これらの問題は悪化する。
【０００５】
これらの問題のいくらかを軽減するのを助けるために、Masiewiczに対する米国特許第5,632,019号は、特定の容量性負荷に一致されることができるプログラム可能なソース/シンク特性を有する出力バッファを提供することを提案する。Masiewiczの出力バッファは、プログラム可能な制御ブロックによって個々に使用可能にされる多くのユニット・バッファを含む。特定の負荷容量（キャパシタンス）を駆動するのに必要であるそれらのユニット・バッファだけを使用可能にすることによって、出力バッファのソース/シンク特性は、特定の負荷サイズに一致されることができる。
【０００６】
Masiewiczの限界は、各々のユニット・バッファがVDD、VSS間に直列に結合されたプルアップ・トランジスタ及びプルダウン・トランジスタを含むということである。この構成において、各々のユニット・バッファのソース/シンク特性は、供給電圧に依存する。供給電圧がバッテリ等により提供される場合、これは特に問題を含む。多くのバッテリ（特にアルカリ電池）の限界は、供給電圧が時間に対して劣化する傾向があるということである。したがって、バッテリが使われる場合、Masiewiczのソース/シンク特性は時間に対して劣化する傾向がある。供給電圧がバッテリによって供給されない場合、Masiewiczのソース/シンク特性が供給電圧の変化と共に変化し得る。
【０００７】
Masiewiczの他の限界は、静電気放電（ESD）保護が与えられないということである。ESDは、集積回路設計のますます重大な問題である。場合によっては、破壊的な静電パルス（それはESD現象として公知である）は、しばしば、さまざまな一時的原因（例えば処理の間の集積回路チップの人間又は機械の取り扱い、組み立て、インストール）による。大部分のESD現象は、集積回路パッドの一つで起こる。出力バッファが概して集積回路パッドに接続しているので、出力バッファ回路にある種のESD保護を設けることが望ましい。
【０００８】
CMOS出力バッファに対して、典型的ESD現象は、出力パッドに対する高い電圧パルスを含み、PMOSまたはNMOSトランジスタのうちの1つを介するそれぞれVddまたはVssへの高放電電流パスをもたらす。NMOSトランジスタに対して、パッドに供給されるESD電圧パルスの極性に依存して、放電パスは、ドレイン/チャンネル接合のアバランシェ降伏を経て又はドレイン/チャンネル・ダイオードの順方向バイアスを介して生じ得る。放電パスのアバランシェ降伏タイプは最も多くの破壊である。それは、NMOSトランジスタの構造に不可逆損傷に結果としてなることが最もありそうだからである。類似した放電パスは、PMOSトランジスタでありえる。
【０００９】
出力バッファのPMOS及びNMOSトランジスタにESD保護を与えるための1つの方法は、Smoohaへの米国特許第4,990,802号に開示されている。Smoohaは、集積回路パッド及びバッファ回路間に抵抗器を配置することを開示する。この抵抗器は、ESD現象の間出力トランジスタを通過できる電流を減らす。これは、出力バッファ・トランジスタの電気ストレスを減らすのを助ける。この方法の限界は、出力バッファのソース/シンク電流もまた減少するということである。出力パッドを通して比較的高い電流負荷を駆動することを必要とする出力バッファに対して、出力パッドと直列にこの種の抵抗器を配置することは、容認できない出力電圧スルー・レートを生成し得る。したがって、それらが速い応答時間を必要とすることを含む多くの応用は、この種の方法によって互換性があり得ない。
【００１０】
速い応答時間がしばしば必要とする1つの応用は、RF通信においてである。RF信号を送信するための電力増幅器及びその他回路の使用は、当該技術において周知である。電力増幅器が、無線送信機、テレビジョン送信機、CBラジオ、マイクロ波リンク、人工衛星通信システム、ローカルRFネットワーク、及び他の無線通信応用において使われてきた。電力増幅器は、概してアンテナにRF信号を駆動するための出力バッファ・ステージ等を含む。
【００１１】
若干のRF応用において、出力バッファは高調波フィルタ（例えば並列LC共振タンク等）に接続している。並列LC共振タンクを使用する1つの利点は、スプリアス放射を減らすと共に、タンクが所望の周波数を通過させるために所望のRFキャリア周波数に同調させられることが可能であるということである。VDDに対するRFチョークと共に並列LC共振タンクを使用する他の利点は、出力信号のピーク振幅が供給電圧の約２倍に増大されることができるということである。これは、アンテナでのRF信号の強度を増やすのを助ける。他のタンク構成は、類似した結果を提供できる。
【００１２】
多くの応用（例えば低電力応用）に対して、タンクによって引き起こされる増大した出力電圧スイングは、巡回している出力バッファに損害を与え得る。典型的低電力応用において、供給電圧は例えば5.0Vから3.0Vまで減少する。これがデバイスにより消費される電力を減らすのを助ける一方、それはまたデバイスの性能を低減しがちである。いくつかの性能を回復するのを助けるために、デバイスを作るとき、特別な低電圧製造工程を使うことができる。低電圧プロセス（例えば3.0Vのプロセス）において、ゲート酸化物は、従来の5.0Vのプロセスにおけるより一層薄くされることができる。これは、能動デバイスの速度及び感度を増やす傾向がある。他のプロセス・パラメータもまた、デバイスの増加する性能のために最適化されることができる。
【００１３】
低電圧プロセスを使用する限界は、結果として生じるデバイスが電圧により敏感であり得て、そしてより高い電圧に暴露される場合損害を受け得るということである。例えば、5ボルトは、若干の低電圧デバイスのゲート酸化物に損害を与えることができ、デバイスを不動作にさせる。これらの理由のために、低電圧プロセスを使用して製造される出力段は、並列LC共振タンクの使用と互換性があり得ない。上記のように、並列LC共振タンクは、デバイスの出力端子上の電圧スイングを増大し得る。この増加した電圧スイングは、低電圧デバイスのゲート酸化物または他の層に損害を与え得る。
【００１４】
［発明の概要］
本発明は、供給電圧の変化から比較的独立している出力電流を導通させる出力バッファを提供することによって従来技術の不利な点の多くを克服する。これは、電流ミラーとして、CMOSトランジスタの従来のプルアップ／プルダウン対よりむしろ出力バッファを構成することにより達成される。電流ミラーは基準・レッグ及び多くの電流ミラー・レッグを有することが好ましい。基準・レッグは、供給電圧から比較的独立している基準電流を使用してバイアスされる。電流ミラー・レッグの各々は、出力バッファの出力端子に連結して、基準電流と比例している電流を通す。これは、供給電圧の変化から比較的独立している出力電流を生成する。プログラム可能な出力電力レベルを提供するために、各々の電流ミラー・レッグは、別々に使用可能にされ得る。電流ミラー・レッグのうちどちらが使用可能にされるかについて制御することによって、出力バッファの出力電力を制御できる。
【００１５】
低電力RF通信のような若干の応用のために、出力バッファの出力端子が耐えられる電圧レベルを増大することが望ましい。タンク等が低電圧出力バッファと共に使われる場合、これは特に有効である。上記のように、タンクは出力バッファの出力電圧を約供給電圧の２倍のピークまで上げるようにすることができる。出力バッファが耐えられる電圧レベルを増やすために、トランジスタのいくつかまたは全てがより高い電圧デバイスであってもよい。好適な実施形態において、カスコード・トランジスタが、各々の電流ミラー・レッグ及び出力端子の間に挿入される。カスコード・トランジスタは、好ましくは各々の電流ミラー・レッグの低電圧トランジスタより高い電圧に耐えることができる。一実施形態において、カスコード・トランジスタは、他の低電圧トランジスタより厚いゲート酸化物を有する。代わりにまたはこれに加えて、カスコード・トランジスタの選択された層のスペーシング、厚さ、ドーピング等のような他のパラメータは、カスコード・トランジスタの電圧許容差を増加するため変えられることができる。
【００１６】
出力バッファのESD保護を増すために、抵抗器が各々の電流ミラー・レッグに設け得る。各々の抵抗器は、ESD現象の間、対応する電流ミラー・レッグを通過できる電流を減らす。抵抗器が各々の並列の電流ミラー・レッグに置かれるので、出力パスの実効抵抗は最小にされる。許容できる性能レベルを維持すると共に、これは出力バッファのESDレベルを改良する。
【００１７】
添付の図面と関連して考慮される場合、本発明の他の目的及び本発明の付随した利点の多くがより良く以下の詳細な説明を参照することにより理解されるようになるとき、本発明の他の目的及び本発明の付随した利点の多くが容易に認められるであろう。なお、類似の参照番号は図面全体を通して類似の構成要素を示す。
【００１８】
［好適な実施形態の詳細な説明］
本発明は、供給電圧の変化から比較的独立している出力電流を提供する出力バッファである。供給電圧が時間に対して劣化し又はさもなければ変化する場合、これは所望の信号対雑音比、ダイナミック・レンジおよび／または他のパラメータを維持するのを助ける。本発明はまた、プログラム可能な出力電力レベルを有する出力バッファを提供する。これは、デジタル及びアナログの両方の応用を含む多くの応用に役立つ。更に詳細に下で図と共に記載されるように、1つの好適な応用は、低電力RF応用である。
【００１９】
図1は、本発明の出力バッファを含む統合された直接ダウン変換狭帯域ＦＳＫトランシーバ（Direct Down Conversion Narrowband FSK Transceiver）10のブロック図である。狭帯域ＦＳＫトランシーバ10は、好ましくは外付け部品の最小の使用を有する単一の基板上に送信及び受信の両方の機能を含む。使用中に、狭帯域ＦＳＫトランシーバ10は、統計的に周波数拡散された送信が可能である半二重トランシーバ無線データ・リンクを提供する。
【００２０】
2つ以上の狭帯域トランシーバ10を用いて、無線データ通信ネットワークを形成することができる。各々の狭帯域ＦＳＫトランシーバ10が送信及び受信の両方の機能を含むので、双方向伝送が可能である。双方向伝送はデータ転送を確認することができ、それにより、ユーザーにより実行されるアクセス制御アルゴリズムに従い、ほとんど100パーセントまでリンクの信頼性を増やす。
【００２１】
狭帯域ＦＳＫトランシーバ10の基本アーキテクチャが、図1に示されている。オフチップ構成部品は、水晶（それは、応用マイクロプロセッサと共用されることができる）、フロントエンドLCマッチング及びフィルタリング部品、フェーズ・ロック・ループ（ＰＬＬ）／電圧制御発振器（ＶＣＯ）12を同調させるためのLC回路、供給ノイズをフィルタリングすることができる若干の外付けコンデンサ、プリント回路基板（PCB）、アンテナ14、及び電源を含み得る。シングルチップ狭帯域ＦＳＫトランシーバ10は、418MHz、434.92MHz、868-870MHz、及び902-928MHzの周波数帯を目的とする。
【００２２】
受信器設計は直接ダウン変換原理に基づいていて、それは、直接ベースバンドへダウン変換するよう局部発振器をキャリア周波数で使用して入力信号を混合する。Behzad Rasaviによる「直接変換受信器のための設計考慮事項」（Circuits and SystemsのIEEE論文集-II：アナログ及びディジタル信号処理、第44巻、第6号、1997年6月）には、直接ダウン変換原理が説明されている。直接ダウン変換アルゴリズムにおいては、Iチャネル40及びQチャネル42を含む2つの完全な信号パスが設けられ、そこにおいて、Qチャネル42はIチャネル40に対して９０度シフトされている。Iチャネル40及びQチャネル42は、受信信号を復調するために用いられる。
【００２３】
受信信号が、低雑音増幅器（LNA）20に最初に与えられる。LNA 20は、好ましくは、電源電圧の変化に応答してLNA 20内の選択されたバイアス・レベルを能動的に補償する補償回路を含み、これは、発明の名称が「供給電圧変化に応答して演算回路のバイアス・レベルを補償するための補償機構」である同時係属米国特許出願Ｎｏ．            により全面的に記載されている。LNA 20は、直角位相ミクサ対22及び24を差動的に駆動する。
【００２４】
PLLシンセサイザ/(VCO)12は、それぞれインタフェース16及び18を介してミクサ22及び24に局部発振器（LO）信号を直角位相で与える。ミクサ22は、位相シフトされてないLO信号を入力信号と混合する。その一方で、ミクサ24は、９０度位相シフトされたLO信号を同じ入力信号と混合する。
【００２５】
本発明によれば、ミクサ22及び24はまた、好ましくは、電源電圧の変化に応答して選択されたバイアス・レベルを能動的に補償する補償回路を含み、これは、発明の名称が「供給電圧変化に応答して演算回路のバイアス・レベルを補償するための補償機構」である同時係属米国特許出願Ｎｏ．            により全面的に記載されている。
【００２６】
ミクサ22及びミクサ24の差動出力は、直角位相にある２つの同一の信号チャネル、即ちIチャンネル40及びQチャネル42に与えられる。Iチャンネル40はベースバンド・フィルタ・ブロック26を含み、そしてQチャネル42はベースバンド・フィルタ・ブロック28を含む。各々のベースバンド・フィルタ・ブロックは、２次フィルタ（2つの近いＤＣ高域通過極及び2つの広帯域の低域通過極を有する）が続く単極低域通過フィルタ、及びジャイレータ・フィルタを含む。各々のベースバンド・フィルタ・ブロックの主チャネルフィルタはジャイレータ・フィルタであり、それは好ましくは7極楕円低域通過フィルタのジャイレータ-コンデンサ構成を含む。好適な7極楕円低域通過フィルタは、発明の名称が「ジャイレータを備える差動フィルタ」である米国特許出願Ｎｏ．          に記載されている。楕円フィルタは、所与の選択度及びダイナミック・レンジのために必要とする全静電容量を最小にする。好適な実施例において、低域通過ジャイレータ遮断周波数は、外部抵抗により調整されることができる。
【００２７】
Iチャネル40及びQチャネル42はまた、それぞれリミッタ・ブロック30及び32を含むことができる。リミッタ・ブロック30及び32は振幅を制限し、したがって、対応する信号から振幅情報を除去する。結果として生じる信号は、次いで復調器50に与えられる。リミッタ・ブロック30及び32のうちの少なくとも1つは、DSSS応用のためのまたはASK（振幅シフト・キー）またはOOK（オン・オフ・キー）信号を復調するための順方向及び逆方向リンク電力管理のために使うことができるRSSI（受信信号強度インディケータ）出力を含むことができる。そのような電力管理方法は、発明の名称が「可変学習された送信パワーを有する無線システム」である米国特許出願Ｎｏ．          に記載されている。RSSI信号がまた、AFC（自動周波数制御周波数トラッキング）またはAGC（自動利得制御ダイナミックレンジ増強）あるいはこれら両方によって使うことができる。
【００２８】
復調器５０は、デジタル・データ出力５２を発生するために結合して、Ｉ−チャンネル、Ｑ−チャンネル出力を復調する。そうする際に、復調器５０は、Ｉ−チャンネル、Ｑ−チャンネル信号間の相対的な位相差を検出する。Ｉ−チャンネル信号がＱ−チャンネル信号を導く場合、ＦＳＫトーン周波数がトーン周波数より上にあり、データ『１』状態を示す。Ｉ−チャンネル信号がＱ−チャンネル信号を遅延させる場合、ＦＳＫトーン周波数がトーン周波数の下にあり、データ『０』状態を示す。レシーバのデジタル化された出力５２は、ＣＭＯＳ−レベル変換器５６、ＣＭＯＳ出力シリアル・データ・ブロック５８を経て制御ブロック５４に与えられる。
【００２９】
ナローバンドＦＳＫトランシーバ１０の送信機は、ＰＬＬ周波数シンセサイザ及び電力増幅器６０を含む。電力増幅器６０は、それがより充分に、図２Ａ−４Ｂに関して後述するように、本出願の主題である。周波数シンセサイザは電圧制御発振器（ＶＣＯ）、水晶発振器１２、プレスケーラ、多くのプログラム可能な分周器、位相検出器を含む。柔軟性のためにチップの外部にループフィルタもまた提供されることができ、そして、それは単純な受動回路であってもよい。ＶＣＯ１２は、好ましくは一つ以上のオンチップ・バラクタを提供する。実施例において、ＶＣＯ１２は、ワイドバンド変調のための高チューン感度バラクタ、狭帯域変調のための低チューン感度バラクタを含む。選ばれる変調バラクタは、特定の応用に依存する。変調バラクタは、選択されたキャリア周波数の上へシリアル・データ・ストリームを変調するために用いる。変調された信号は電力増幅器６０に提供され、そして、それは外部アンテナ１４を駆動する。
【００３０】
好ましくは、電力増幅器６０の出力された電力レベルは、インタフェース５５を経てた制御ブロック５４により制御される。これは、ナローバンドＦＳＫトランシーバ１０が比較的低い電力レベルで信号を伝送することを可能にして、システム電源を節約する。受信しているナローバンドＦＳＫトランシーバ１０から確認応答が受け取られる場合、伝送は完全である。しかし、確認応答が受信されない場合、送信しているナローバンドＦＳＫトランシーバ１０は、電力増幅器６０の電力レベルを増やすことができる。受信しているナローバンドＦＳＫトランシーバから確認応答がさらに受け取られない場合、送信しているナローバンドＦＳＫトランシーバ１０は、再び電力増幅器６０の電力レベルを増やすことができる。これは、確認応答が受信されるまで繰り返されることができ、または、電力増幅器６０の最大電力レベルに達する。これの更なる議論、他のパワーマネジメント・アルゴリズムは、「Ｗｉｒｅｌｅｓｓ  Ｓｙｓｔｅｍ  Ｗｉｔｈ  Ｖａｒｉａｂｌｅ  Ｌｅａｒｎｅｄ−Ｉｎ  Ｔｒａｎｓｍｉｔ  Ｐｏｗｅｒ」と題する、出願中の米国特許出願番号第０９３１１２５０号に記載されている。
【００３１】
４−ピン・シリアル周辺インターフェイス（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ：（ＳＰＩ））のバス６２は、制御ブロック５４の内部の構成レジスタをプログラムして、送信（Ｔｘ）ＦＩＦＯ６４及び受信（Ｒｘ）ＦＩＦＯ６６にアクセスするために使用される。送信動作の間、データバイトは、ＳＰＩバス６２を介してＴｘ・ＦＩＦＯ６４に書き込まれる。コントローラ・ブロック５４は、Ｔｘ・ＦＩＦＯ６４からのデータを読み込んで、変調のために、ＶＣＯ１２にＳｔａｒｔ及びＳｔｏｐビットを加算して、連続的にデータをけた送りする。上記のように、ＶＣＯ１２はその時、電力増幅器６０に変調された信号を提供し、そして、それは外部アンテナ１４を駆動する。
【００３２】
受信動作の間、受信信号は、ＬＮＡ２０、上記の通りのＩ−チャンネル４０及びＱ−チャンネル４２、最後に復調器５０に与えられる。復調された信号は、その時同期のために、Ｓｔａｒｔ及びＳｔｏｐビットを検出するためにオーバーサンプルされる。対応するＳｔａｒｔ及びＳｔｏｐビットを含む完全なバイトがシリアルに集められたあとに、バイトは、Ｒｘ・ＦＩＦＯ６６へ移される。コントローラ・ブロック５４は、Ｒｘ・ＦＩＦＯ６６がいつデータを有するかについて感知して、ＳＰＩバス６２にＳＰＩ割込み信号を送り出し、そして、Ｒｘ・ＦＩＦＯ６６が、外部プロセッサ等（図示せず）による読取るように準備ができていることを示す。
【００３３】
図２Ａ−２Ｂは、本発明の第１の出力バッファの概要図を示す。
図示する出力バッファは、９８で一般に示されており、データ入力ターミナル１００及びデータ出力ターミナル１０２（図２Ｂを参照のこと）を含む。出力バッファ９８は、データ入力ターミナル１００でデータ入力信号を受信して、データ出力ターミナル１０２でデータ出力信号を出力する。出力バッファは、基準脚１０４、多くの電流ミラー脚１０６ａ−１０６ｇを有する電流ミラーを含む。基準脚１０４は、結合コンデンサ１０８及び抵抗器１１０を介して、データ入力ターミナル１００に結合される。各々の電流ミラー脚１０６ａ−１０６ｇは、好ましくは結合コンデンサ１５４を経て、データ出力ターミナル１０２に結合される。
【００３４】
基準脚１０４は、第１のターミナル１２２及び第２のターミナル１２４を有する電流源１２０を使用してバイアスされる。電流源１２０は、好ましくは供給電圧１３０の変化から独立している基準電流１２６を提供する。電流源１２０の第１のターミナル１２２は、供給電圧に結合される。第１のトランジスタ１３２及び第２のトランジスタ１３４もまた提供される。第１のトランジスタのドレインは、以下に結合される。
（１）  電流源１２０の第２のターミナル１２４；
（２）  結合コンデンサ１０８及び抵抗器１１０を介して、出力バッファのデータ入力ターミナル１００；
（３）  第１のトランジスタ１３２のゲート。
第２のトランジスタ１３４のドレインは、第１のトランジスタ１３２のソースに結合される。第２のトランジスタ１３４のソースは、グランド１３８に結合される。最後に、図示のように、第２のトランジスタ１３４のゲートは、供給電圧１３０に結合される。
【００３５】
同様に、各々の電流ミラー脚１０６ａ−１０６ｇは、好ましくは、電流ミラー・トランジスタ１１６ａ−１１６ｇ及びイネーブル・トランジスタ１１８ａ−１１８ｇをそれぞれ含む。図示実施例において、各々の電流ミラー・トランジスタ１１６ａ−１１６ｇのドレインは、結合コンデンサ１５４を経て、出力バッファのデータ出力ターミナル１０２に結合される。各々の電流ミラー・トランジスタ１１６ａ−１１６ｇのゲートは、基準脚１０４の第１のトランジスタ１３２のゲートに結合される。
【００３６】
各々のイネーブル・トランジスタ１１８ａ−１１８ｇのドレインは、対応する電流ミラー・トランジスタ１１６ａ−１１６ｇのソースに結合される。各々のイネーブル・トランジスタ１１８ａ−１１８ｇのソースは、グランド１３８に結合される。最後に、各々のイネーブル・トランジスタ１１８ａ−１１８ｇのゲートは、イネーブル・ターミナル１１４ｂ−１１４ｇの対応する一つに結合される。幾つかの電流ミラー脚のために、イネーブル・ターミナルは、供給電圧に結合できる。他の電流ミラー脚のために、イネーブル・ターミナルは、コントローラ１１２により制御されることができる。
【００３７】
使用中に、データ入力信号は、基準脚１０４に入力基準電流を印加する。基準脚１０４の入力基準電流と比例しているデータ出力ターミナル１０２に、各々の電流ミラー脚１０６ａ−１０６ｇが、出力電流を与える。
【００３８】
プログラム可能な出力電力レベルを提供するために、コントローラ１１２は、電流ミラー脚１０６ａ−１０６ｇの第１のセットにデータ出力信号に対する第１の出力電流を提供して、その後電流ミラー脚１０６ａ−１０６ｇの第２のセットにデータ出力信号に対する第２の出力電流を提供するのを可能にする。好ましくは、コントローラ１１２は、選択された電流ミラー脚１０６ｂ−１０６ｇのイネーブル・ターミナル１１４ｂ−１１４ｇをデジタル的に制御し、電流ミラー脚のうちのどれが付勢されるか制御する。
【００３９】
出力電力レベルの広いスペクトラムを提供するために、いくつかの電流ミラー脚１０６ａ−１０６ｇが、他の電流ミラー脚とは異なる出力電流を引き出すことができる。図示実施例において、電流ミラー脚１０６ａ−１０６ｂは、各々データ出力ターミナル１０２から類似した出力電流を引き出す。これは、電流ミラー・トランジスタ１１６ａ及び１１６ｂをおよそに同じサイズに、またイネーブル・トランジスタ１１８ａ及び１１８ｂをおよそに同じサイズに作ることにより達成される。電流ミラー脚１０６ｃは、好ましくは電流ミラー脚１０６ａ−１０６ｂに比べて約２倍の出力電流を引き出す。これは、電流ミラー・トランジスタ１１６ｃを電流ミラー・トランジスタ１１６ａ及び１１６ｂの２倍のサイズに、またイネーブル・トランジスタ１１８ｃをイネーブル・トランジスタ１１８ａ及び１１８ｂの約２倍のサイズに作ることにより達成される。最後に、好ましくは、電流ミラー脚１０６ｄは、電流ミラー脚１０６ｃの約２倍の出力電流を引き出し、電流ミラー脚１０６ｅは、電流ミラー脚１０６ｄの約２倍の出力電流を引き出し、電流ミラー脚１０６ｆは、電流ミラー脚１０６ｅの約２倍の出力電流を引き出し、電流ミラー脚１０６ｇは、電流ミラー脚１０６ｆの約２倍の出力電流を引き出す。
本発明の図示する方法は、次のステップを含む。
（１）  データ入力信号を受信するステップ、
（２）  データ入力信号を入力基準電流に変換するステップ、
（３）  ２またはそれ以上の電流ミラー脚に入力基準電流を映すステップであって、そこにおいて、電流ミラー脚の各々は、入力基準電流と比例しているデータ出力信号に出力電流を提供すること、
（４）  電流ミラー脚の第１のセットが、データ出力信号において第１の出力電力レベルを成し遂げるのを可能にするステップ、
（５）  電流ミラー脚の第２のセットが、データ出力信号において第２の出力電力レベルを成し遂げるのを可能にするステップであって、そこにおいて、第１の出力電力レベルは、第２の出力電力レベルと異なること。
【００４０】
図示実施例において、電流ミラー・トランジスタ１１６ａ−１１６ｇは、直接データ出力ターミナル１０２に接続されていない。むしろ、電流ミラー・トランジスタ１１６ａ−１１６ｇは、内部の出力ピン１５０に接続している。内部の出力ピン１５０は、コンデンサ１５４を経て、データ出力ターミナル１０２にＡＣ結合されている。寄生的な誘導子１５６もまた示されている。誘導子１５８は、ＶＤＤ供給からのＲＦ信号出力をブロックする間に、映された出力段にＤＣバイアス電流を提供するために用いられる、外部的に提供されたＲＦチョークである。
【００４１】
データ出力ターミナル１０２はまた、タンク１６０に連結して示されている。タンク１６０は、データ出力信号に対する調波濾過を提供して、更にデータ出力信号のピーク振幅を押し上げる。タンク１５０は、並列のＬＲＣ回路網を含む。並列のＬＣまたはＬＲＣ共振タンク１６０を使用する１つの利点は、周波数のバンドが通過するのを可能にするように、タンクが調整されるということであり、その一方で、スプリアス放出を減らす。ＲＦチョークと連動して、並列のＬＣまたはＬＲＣ共振タンク１６０を使用する他の利点は、出力信号のピーク振幅が、供給電圧１３０の約２倍に増やされることができるということである。これは、アンテナ１４でＲＦ信号の電圧を増やすのを助ける。並列のＬＲＣタンク構成のみが図示され、その他のタンク構成が類似した特性を提供できるということが認識される。
【００４２】
タンク１６０が、出力信号のピーク電圧振幅を供給電圧１３０の約２倍に増やすので、図２Ａ−２Ｂの実施例の電流ミラー・トランジスタ１１６ａ−１１６ｇは、増加する電圧を取り扱うように形成されなければならない。これは、より低い供給電圧を使用することにより達成されることができ、そして、それは出力信号のピーク振幅を減らす。代わりにまたは加えて、ために、電流ミラー・トランジスタ１１６ａ−１１６ｇは増加する電圧に耐えるように作られることが可能である。イネーブル・トランジスタ１１８ａ−１１８ｇは、同様に作られることも、または作られないことも可能である。
【００４３】
多くの応用のために、デバイスの電源消費を最小にすることは、最高である。そのような応用は、バッテリ等が電源として使われる場合である。電力を減らすのを助けるために、供給電圧は、例えば、５．０Ｖから３．０Ｖまで減少できる。これがデバイスにより消費される電力を減らすのを助ける一方、またそれは、デバイスのパフォーマンスを減らす。いくつかのパフォーマンスを回復するのを助けるために、低電圧の製造工程は、低電圧デバイスを作るために用いてもよい。例えば、３．０Ｖの低電圧プロセスにおいて、ゲート酸化物は、従来の５．０Ｖのプロセスよりも、薄くされることができる。これは、能動デバイスの速度、感度を増やす傾向がある。他のプロセス・パラメータは、デバイスのパフォーマンスを増加するために、同様に変更されることができる。
【００４４】
低電圧プロセスを使用する限界は、結果として生じるデバイスが電圧により敏感であり、より高い電圧に暴露される場合に、損害を受けるということである。いくつかの低電圧デバイスに対して、５ボルトだけの印加は、例えばゲート酸化物を壊して、そうすることでデバイスを正常に動作出来ないようにすることによって、デバイスに損傷を与える。この電圧スイングの増加は、低電圧デバイスのゲート酸化物、またはその他レイヤーまたはレイヤー群に損害を与える。
【００４５】
図３Ａ−３Ｂは、多くのカスコード（ｃａｓｃｏｄｅ）過電圧保護デバイスを含んでいる本発明の第２の出力バッファの概要図を示す。上記のように、いくつかの応用のために、出力バッファの出力ターミナルが耐えることができる電圧レベルを増やすことは望ましい。これは、低電圧プロセスを使用して作られる出力バッファと連動して、タンク等が使われる場合に、特に有用である。上記のように、タンクは、出力電圧の２倍で供給電圧で揺動するようにすることができる。
【００４６】
出力バッファの出力ターミナルが耐えることができる電圧レベルを増やすために、多くのカスコード・トランジスタ１７０ａ−１７０ｇが、各々の電流ミラー脚１１６ａ−１１６ｇと出力ターミナル１０２との間に挿入されることができることは、熟慮される。例示する実施例において、各々のカスコード・トランジスタ１７０ａ−１７０ｇのソースは、対応する電流ミラー・トランジスタ１１６ａ−１１６ｇのドレインに結合される。各々のカスコード・トランジスタ１７０ａ−１７０ｇのドレインは、結合コンデンサ１５４を介して、データ出力ターミナル１０２に結合される。最後に、各々のカスコード・トランジスタ１７０ａ−１７０ｇのゲートは、供給電圧１３０に結合される。
【００４７】
各々のカスコード・トランジスタ１７０ａ−１７０ｇは、電流ミラー・トランジスタ１１６ａ−１１６ｇ、およびイネーブル・トランジスタ１１８ａ−１１８ｇより厚いゲート酸化物を有することができる。好ましくは、二重の酸化物プロセスは、カスコード・トランジスタ１７０ａ−１７０ｇを形成するために使用される。他の製作ステップまたは技術はまた、カスコードトランジスタ１７０ａ−１７０ｇが耐えることができる電圧を更に増やすために用いてもよい。したがって、電流ミラー・トランジスタ１１６ａ−１１６ｇ及びイネーブル・トランジスタ１１８ａ−１１８ｇは、パフォーマンスを増加するための低電圧プロセスを使用して作られることが可能である。
【００４８】
例えばＥＳＤ事象の間に経験されるような、大きい電圧スパイクから電流ミラー脚をプロテクトするのを助けるために、多くの抵抗器１８０ａ−１８０ｇを提供できる。各々の抵抗器１８０ａ−１８０ｇは、各々の電流ミラー・トランジスタ１１６ａ−１１６ｇのドレイン・ターミナル（または、あるならば、カスコード・トランジスタ１７０ａ−１７０ｇのドレイン・ターミナル）と、データ出力ターミナル１０２との間で提供されることができる。図４Ａ−４Ｂは、本発明の第３の出力バッファの概要図を示し、そして、これは、図３Ａ−３Ｂのカスコード過電圧保護デバイスと、データ出力ターミナル１０２との間に挿入される多くのＥＳＤ抵抗器を含む。
【００４９】
各々の抵抗器１８０ａ−１８０ｇは、ＥＳＤ事象の間に、対応する電流ミラー脚１０６ａ−１０６ｇを通り抜けることができる電流を減らし、出力パスの全体的な抵抗を最小にする。これは、出力バッファのＥＳＤプロテクト・レベルを改善する。抵抗器１８０ａ−１８０ｇが各々の並列の電流ミラー脚１０６ａ−１０６ｇに置かれるので、データ出力ターミナル１０２に対する実効抵抗は最小にされ、そして、それはバッファの許容可能なパフォーマンス・レベルを維持するのを助ける。
【００５０】
好ましくは、抵抗器の抵抗と、対応する電流ミラー脚１０６ａ−１０６ｇの出力電流との乗算が、全ての電流ミラー脚１０６ａ−１０６ｇにかかる一定値に等しくなるように、各々の抵抗器１８０ａ−１８０ｇはサイズ設定される。例えば、上記のように、電流ミラー脚１０６ａ−１０６ｇは、各々データ出力ターミナル１０２と異なる出力電流を引き出す。
【００５１】
電流ミラー脚１０６ａ及び１０６ｂのそれぞれは、類似した出力電流を引き出す。電流ミラー脚１０６ｃは、電流ミラー脚１０６ａ−１０６ｂの約２倍の出力電流を引き出す。電流ミラー脚１０６ｄは、電流ミラー脚１０６ｃの約２倍の出力電流を引き出すのが好ましい。電流ミラー脚１０６ｅは、二回、電流ミラー脚１０６ｄの約２倍の出力電流を引き出す。電流ミラー脚１０６ｆは、電流ミラー脚１０６ｅの約２倍の出力電流を引き出す。最後に、電流ミラー脚１０６ｇは、電流ミラー脚１０６ｆの約２倍の出力電流を引き出す。
【００５２】
したがって、抵抗器１８０ａ及び１８０ｂは、好ましくは同じ抵抗値を有する。抵抗器１８０ｃは、好ましくは、抵抗器１８０ａ及び１８０ｂの約半分の抵抗値を有する。抵抗器１８０ｄは、好ましくは、抵抗器１８０ｃの約半分の抵抗値を有する。抵抗器１８０ｅは、好ましくは、抵抗器１８０ｄの約半分の抵抗値を有する。抵抗器１８０ｆは、好ましくは、抵抗器１８０ｅの約半分の抵抗値を有する。最後に、抵抗器１８０ｇは、好ましくは、抵抗器１８０ｆの約半分の抵抗値を有する。抵抗器１８０ａ−１８０ｇは、好ましくは、それぞれ、２００オーム、２００オーム、１００オーム、５０オーム、２５オーム、１２．５オーム、６．５オームの抵抗値を有するポリシリコン抵抗器である。
【００５３】
最後に、アノード及びカソードを有するＥＳＤダイオード１８２は、データ出力ターミナル１０２（または内部の出力ピン１５０）と、グランド１３８との間で提供されることができる。アノードは、グランド１３８に結合され、カソードは、データ出力ターミナル１０２（または内部のデータ出力ピン１５０）に結合される。この構成において、ダイオード１８２は、データ出力ターミナル１０２（または、内部出力ピン１５０）の負の電圧スパイクを制限するのを助ける
図示実施例において、類似のダイオードは、データ出力ターミナル１０２と供給電圧１３０との間には提供されない。この種のダイオードは、データ出力ターミナル１０２を、供給電圧１３０を超える約１つのダイオードの電圧降下にクランプする傾向がある。しかし、上述のように、供給電圧１３０の約２倍でデータ出力信号ピークを有することが、しばしば望ましい。これは、データ出力ターミナル１０２と供給電圧１３０との間で接続されるダイオードによっては、可能ではない。
【００５４】
したがって、本発明の好適な実施例を記載により、当該技術分野の専門家には、ここに示された教示が、ここに添付の請求項の範囲内で他の実施例に適用可能であることは、容易に理解できる。
【図面の簡単な説明】
【図１】  図1は、本発明を含んでいる統合化された直接ダウン変換狭帯域ＦＳＫトランシーバのブロック図である。
【図２】  図2A及び図2Bは、本発明の第1の例示的出力バッファの概要図を示す。
【図３】  図3A及び図3Bは、多くのカスコード過電圧保護デバイスを含んでいる本発明の第2の例示的出力バッファの概要図を示す。
【図４】  図4A及び図4Bは、多くのカスコード過電圧保護デバイス及び多くのESD抵抗器を含む本発明の第3の例示的出力バッファの概要図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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