(57)【特許請求の範囲】
【請求項１】
それぞれ複数のセルで構成された第１、第２セルアレイ部と、前記第１、第２セルアレイ部の間に配列され、その第１、第２セルアレイ部の任意のセルを駆動させるための信号を出力する第１、第２ローカルワードラインドライバ部とで構成されたメインセル領域と、
前記メインセル領域の第１、第２ローカルワードラインドライバ部のうち一つを活性化させるための制御信号を出力するメインワードラインドライバと、
前記メインセル領域の行アドレス選択時にエラーが発生した場合、これを代替するための前記メインセル領域と基本的構成が同一の冗長第１、第２セルアレイ部と、冗長第１、第２ローカルワードラインドライバ部とで構成された冗長セル領域と、
前記メインセル領域の行アドレス選択時に欠陥が発生した場合、前記メインワードラインドライバにそれを不活性化させる不活性化信号を出力させ、前記冗長セル領域の前記冗長第１、第２ローカルワードラインドライバ部に制御信号を出力する冗長駆動回路部と、
前記メインセル領域と冗長セル領域の所定のセルに対応する第１、第２スプリットワードラインに印加される駆動信号を、前記メインセル領域と冗長セル領域の第１、第２ローカルワードラインドライバ部に印加するローカルＸデコーダ部と
を含むことを特徴とする冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項２】
前記メインセル領域と冗長セル領域のセルは
一定の間隔を有して一方向に形成された第１、第２スプリットワードラインと、
一定の間隔を有して前記第１、第２スプリットワードラインと交差する方向に形成された第１、第２ビットラインと、
ドレインが前記第１ビットラインに連結され、ゲートは前記第１スプリットワードラインに連結される第１トランジスタと、
前記第１トランジスタのソースと前記第２スプリットワードラインとの間に形成された第１強誘電体キャパシタと、
ドレインが前記第２ビットラインに連結され、ゲートは前記第２スプリットワードラインに連結される第２トランジスタと、
前記第２トランジスタのソースと前記第１スプリットワードラインとの間に形成された第２強誘電体キャパシタと
で構成されることを特徴とする請求項１記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項３】
前記メインワードラインドライバは、
前記第１ローカルワードラインドライバと第２ローカルワードラインドライバのうちいずれか一方を活性化させるための第１、第２制御信号と、他方を不活性化させるための第３、第４制御信号とを出力することを特徴とする請求項１記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項４】
前記いずれか一方を活性化させるための第１制御信号と第２制御信号は互いに反対位相の信号を有することを特徴とする請求項３記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項５】
前記第１、第２制御信号が印加される第１ローカルワードラインドライバ部または第２ローカルワードラインドライバ部を構成する複数のローカルワードラインドライバは、
それぞれメインワードラインドライバから出力される活性化信号のうち第１制御信号をスイッチングする第１スイッチング素子と、
前記第１スイッチング素子を通過した第１制御信号に従い制御され、前記ローカルＸデコーダ部から出力される駆動信号をスイッチングする第２スイッチング素子と、
前記活性化信号のうち第２制御信号に従って前記駆動信号をスプリットワードラインに選択的に印加する第３スイッチング素子と
を含むことを特徴とする請求項３に記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項６】
前記第１、第２ローカルワードラインドライバ部を構成する複数のローカルワードラインドライバはそれぞれ複数のスプリットワードライン対に駆動信号を印加することを特徴とする請求項１記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項７】
前記冗長駆動回路部は
欠陥が発生したメインセル領域の欠陥アドレスをコーディングして、代替信号を発生させる欠陥アドレスコーディング部と、
前記欠陥アドレスコーディング部で発生した代替信号を感知して、代替アドレス信号を出力させる代替アドレス感知部と、
前記代替アドレス信号を入力して、前記冗長セル領域の第１、第２ローカルワードラインドライバ部に制御信号を出力する活性化信号発生部と、
前記代替アドレス信号を入力して、前記メインワードラインドライバに不活性化信号を出力する不活性化信号発生部と
を含むことを特徴とする請求項１記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項８】
前記欠陥アドレスコーディング部は
それぞれ一つの欠陥アドレスを代替するための代替信号を発生させる複数の欠陥アドレスコーディングフューズ部から構成されることを特徴とする請求項７記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項９】
前記欠陥アドレスコーディングフューズ部は
代替動作を制御する信号を出力する代替活性化信号制御部と、
前記制御信号を受け欠陥アドレスをコーディングするためにフューズを切断する複数のアドレスフューズ切断コーディングブロックから構成されたアドレスフューズ切断コーディングブロック部と、
前記各アドレスフューズ切断コーディングブロックを介して出力されたアドレス信号を出力するアドレス出力部と、
前記各アドレス出力部の信号を論理演算してアドレスを感知するアドレス感知部と
で構成されることを特徴とする請求項８記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１０】
前記代替活性化信号制御部は
メインセル領域の行アドレス選択に欠陥が発生時切断されるフューズと、
前記フューズの一端とＶＣＣ端との間に形成されたＭＯＳキャパシタと、
前記フューズの一端に直列連結された第１、第２、第３インバータと、
前記第１インバータの出力端信号が印加され、ＶＣＣ端と前記フューズの一端との間に形成された第１ＰＭＯＳトランジスタと
で構成されることを特徴とする請求項９記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１１】
前記アドレスフューズ切断コーディングブロック部はｎビットのアドレス信号を受ける複数の単位アドレスフューズ切断コーディングブロックから構成され、前記単位アドレスフューズ切断コーディングブロックは互いに異なる位相を有する第１、第２ＮＭＯＳトランジスタがそれぞれ第１、第２フューズと直列連結されたｎ／２個の対から構成され、前記ｎ／２個の対のうち隣り合う対は一端が互いに連結されていることを特徴とする請求項９記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１２】
前記アドレス出力部は
ＶＣＣ端と前記各単位アドレスフューズ切断コーディングブロックの出力端との間に並列連結されたプルアップスイッチと、ＰＭＯＳトランジスタとから構成されていることを特徴とする請求項９記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１３】
前記アドレス感知部は
前記各アドレスフューズ切断コーディングブロックの信号を論理和演算して反転する第１ＮＯＲゲートから構成されることを特徴とする請求項９記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１４】
前記欠陥アドレスコーディング部から第１、第２、第３、第４代替信号が発生した時前記代替アドレス感知部は
第１、第２代替信号を論理和演算して反転する第２ＮＯＲゲートと、
前記第３、第４代替信号を論理和演算して反転する第３ＮＯＲゲートと、
前記第２、第３ＮＯＲゲートの信号を論理積演算して反転するＮＡＮＤゲートとで構成されることを特徴とする請求項７記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１５】
前記活性化信号発生部は
前記代替アドレス感知部の出力信号を反転する第４インバータと、
前記第４インバータの信号と外部の第１、第２、第３、第４制御信号（ＰＺＬＢＴ、ＰＺＲＢＴ、ＰＺＬＢＳ、ＰＺＲＢＳ）を順次にそれぞれ論理和演算して反転する第４、第５、第６、第７ＮＯＲゲートと、
前記第４、第５、第６、第７ＮＯＲゲートの信号を各々反転して、前記冗長セル領域に第１ないし第４制御信号を出力する第５、第６、第７、第８インバータと、
前記第５、第６、第７、第８インバータの信号を各々反転して、前記第１ないし第４制御信号の反転信号を出力する第９ないし第１２インバータと
で構成されることを特徴とする請求項７記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１６】
前記不活性化信号発生部は
前記代替アドレス感知部から出力された信号を反転するインバータで構成されることを特徴とする請求項７記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、メインセル領域の行アドレスに欠陥が発生した時、これを効果的に救済することができる冗長回路を備えた不揮発性強誘電体メモリ装置並びにその欠陥アドレスを代替させる方法に関する。
なお、本明細書において方向を示す左右、上下は単なる説明の便宜上のものであって、図面での方向を示しているにすぎない。
【０００２】
【従来の技術】
一般に、半導体記憶素子として主に用いられるＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される強誘電体メモリであるＦＲＡＭ（Ferroelectric Random Access Memory）が次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一の構造を有する記憶素子であって、キャパシタの誘電体材料として強誘電体を用いて、強誘電体の特性である高い残留分極を利用したものである。この残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルはそのｄとａ状態をそれぞれ１と０に対応させ、記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されソースはビットラインに連結されるトランジスタ（Ｔ１）と、第１端子がトランジスタ（Ｔ１）のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構成されている。
【０００５】
このような従来不揮発性強誘電体メモリ素子のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に印加されると、書込みモードが始まる。次いで、その書込みモードでアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作でセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させ、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【０００８】
各ビットラインを不活性化させた後、アドレスをデコードする。デコードされたアドレスによって選択されたワードラインは「ロー」から「ハイ」に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変更される場合であり、データが破壊されてない場合は、ａからｆへ変更される場合である。したがって、一定の時間が経過した後、センスアンプがイネーブルすることによって、データが破壊された場合はロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
以下、上記のような従来の不揮発性強誘電体メモリ素子の駆動回路をより詳細に説明する。
図４は従来の不揮発性強誘電体メモリ装置の全体の配置を示すブロック図であり、図５は図４の点線で囲まれた部分の一つをメインワードラインを含めて示した図であり、図６は図５の部分的詳細図である。図４で点線で示した部分は基板上に同じものを繰り返して並べて配置する単体である。
【００１２】
従来の不揮発性強誘電体メモリ装置のメインワードラインを含めた単体の各ブロックの配置は、図５及び図６に示すように、メインワードラインドライバ１の右側に第１セルアレイ部２を配置し、その右側に第１ローカルワードラインドライバ３とを配置している。さらに、第１ローカルワードラインドライバ３の右側に第２ローカルワードラインドライバ４を配置し、その右側に第２セルアレイ部５を配置している。第１ローカルワードラインドライバ３の上側には第１ローカルＸデコーダ部６を配置し、第２ローカルワードラインドライバ４の上側には第２ローカルＸデコーダ部７を配置している。
【００１３】
第１ローカルワードラインドライバ３は、メインワードラインドライバ１の出力信号と第１ローカルＸデコーダ部６の出力信号を入力して、第１セルアレイ部２のワードラインを選択するためのものである。
【００１４】
第２ローカルワードラインドライバ４は、同様にメインワードラインドライバ１の出力信号と第２ローカルＸデコーダ部７の出力信号を入力して、第２セルアレイ部５のワードラインを選択するためのものである。
【００１５】
このような従来技術による不揮発性強誘電体メモリ素子はメインワードライドライバ１の出力信号が第１、第２ローカルワードラインドライバ３、４の共通入力として用いられることが分かる。したがって、セルアレイ部の選択は第１ローカルＸデコーダ部６の出力信号と第２ローカルＸデコーダ部７の出力信号により決定される。
【００１６】
すなわち、第１、第２ローカルＸデコーダ部６、７の出力信号によって第１セルアレイ部２か第２セルアレイ部５のいずれかを選択し、その選択されたセルアレイ部のワードラインを駆動する。
【００１７】
図６は図５の部分的詳細図であって、第１、第２ローカルＸデコーダ部６、７の出力信号によるセルアレイ部の選択を示す図面である。
図６に示すように、メインワードラインドライバ１と連結されたメインワードラインは、第１、第２ローカルワードラインドライバ３、４及び第１、第２セルアレイ部２、５を横切って形成される。
【００１８】
第１ローカルワードラインドライバ３はメインワードラインを介して伝達されるメインワードラインドライバ１から出力される信号と、第１ローカルＸデコーダ部６から出力される信号とを論理積演算して反転する論理ゲート８ａで構成されている。
【００１９】
そして、第２ローカルワードラインドライバ４はメインワードラインを介して伝達されるメインワードラインドライバ１から出力される信号と、第２ローカルＸデコーダ部７から出力される信号とを論理積演算して反転する論理ゲート８ｂとで構成されている。
【００２０】
論理ゲート８ａはＮＡＮＤゲートであって、各ＮＡＮＤゲートの出力はメインワードラインドライバ１から印加される信号と関係なく、第１、第２ローカルＸデコーダ部６、７の出力信号によって決定される。
【００２１】
例えば、メインワードラインドライバ１から「ハイ」信号が印加されると仮定する時、第１ローカルＸデコーダ部６の出力信号が「ロー」であり、第２ローカルＸデコーダ部７の出力信号が「ハイ」であれば、第１セルアレイ部２が選択される。
逆に、第１ローカルＸデコーダ部６の出力信号が「ハイ」であり、第２ローカルＸデコーダ部７の出力信号が「ロー」であれば、第２セルアレイ部５が選択される。このように、セルアレイ部の選択は第１、第２ローカルＸデコーダ部６、７の出力信号によって決定される。
【００２２】
図４に示すように、従来の不揮発性強誘電体メモリ装置は、図５及び図６の構成の単体が多数配置されている。その場合でも、いずれかのローカルＸデコーダ部の出力が「ハイ」になると、そのデコーダに接続されたローカルワードラインドライバのみが活性化される。すなわち、そのローカルワードラインドライバで駆動されるセルアレイが選択される。
【００２３】
上記構成の従来の不揮発性強誘電体メモリ装置の行アドレスに欠陥が発生した時、メインワードラインドライバ１と第１又は第２ローカルＸデコーダ部６、７を駆動させて欠陥アドレスを救済していた。
【００２４】
【発明が解決しようとする課題】
上記従来技術による不揮発性強誘電体メモリ装置は次のような問題があった。第一、行アドレスに欠陥が発生時、それを救済するためにメインワードラインドライバと、第１又は第２ローカルＸデコーダ部とを同時に駆動させなければならないので、救済効率が落ちる。
第二、ローカルＸデコーダ部を第１、第２ローカルワードラインドライバに対応するように構成しなければならず、メモリ装置の面積が不必要に増える。
【００２５】
本発明は上記問題を解決するために成されたもので、特に、メインセル領域の行アドレスに欠陥が発生した場合に救済効率を高め、代替回路を効率よくレイアウトすることができる冗長回路を備えた不揮発性強誘電体メモリ装置並びに欠陥アドレスの代替方法を提供することにその目的がある。
【００２６】
【課題を解決するための手段】
上記目的を達成するための本発明の冗長回路を備えた不揮発性強誘電体メモリ装置は、複数個のセルアレイで構成された第１、第２セルアレイ部と、第１、第２セルアレイ部の間に配列され、その第１、第２セルアレイ部の任意のセルを駆動させるための信号を出力する第１、第２ローカルワードラインドライバ部とで構成されたメインセル領域と、メインセル領域の第１、第２ローカルワードラインドライバ部のうち一つを活性化させるための制御信号を出力するメインワードラインドライバと、メインセル領域の行アドレス選択動作にエラーが発生する場合、これを救済するために前記メインセル領域と基本的構成が同一の冗長第１、第２セルアレイ部と、冗長第１、第２ローカルワードラインドライバ部とで構成された冗長セル領域と、メインセル領域の行アドレス選択動作に欠陥が発生した場合、前記メインワードラインドライバに不活性化信号を出力させ、前記冗長セル領域の前記冗長第１、第２ローカルワードラインドライバ部に制御信号を出力させる冗長駆動回路部と、メインセル領域と冗長セル領域の任意のセルに対応する第１、第２スプリットワードラインに印加される駆動信号を、前記メインセル領域や冗長セル領域の第１、第２ローカルワードラインドライバ部に印加するローカルＸデコーダ部とを含むことを特徴とする。
【００２７】
上記のような構成を有する本発明の冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法は、 ウェーハプロセス工程の終了後チップテストを実施する段階と、チップテストを実施してメインセル領域の欠陥アドレスを感知する段階と、行アドレスに欠陥が発生時、欠陥アドレスコーディング部で救済する該アドレスをコーディングできるようにアドレスフューズを切断して、代替アドレス活性化出力信号を発生する段階と、代替アドレス活性化出力信号を感知して、活性化信号発生部と不活性化信号発生部に代替アドレス信号を送る段階と、代替アドレス信号を受けて冗長セル領域の第１、第２ローカルワードラインドライバを活性化させるための制御信号を発生させ、スプリットワードラインドライバを活性化する段階と、冗長セル領域の前記第１、第２ローカルワードラインドライバに制御信号を発生させると同時に、メインセル領域のメインワードラインドライバに不活性化信号を発生させ、メインワードラインドライバを不活性化する段階とを含むことを特徴とする。
【００２８】
【発明の実施の形態】
以下、添付の図面を参照にして、本発明の冗長回路を備えた不揮発性強誘電体メモリ装置並びにその欠陥アドレスの代替方法について説明する。
【００２９】
図７は本発明実施形態による不揮発性強誘電体メモリ素子の製造の便宜上の構造的単位セルを示すものである。
図７に示すように、本不揮発性強誘電体メモリ素子の単位セルは互いに一定の間隔を保って行方向に配列された第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）、第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に形成された第１ビットライン（Ｂ／Ｌ１）及び第２ビットライン（Ｂ／Ｌ２）、ゲートが第１スプリットワードライン（ＳＷＬ１）に連結され、ソースが第１ビットライン（Ｂ／Ｌ１）に連結される第１トランジスタ（Ｔ１）と、第１トランジスタ（Ｔ１）のドレインと第２スプリットワードライン（ＳＷＬ２）との間に連結された第１強誘電体キャパシタ（ＦＣ１）と、ゲートが第２スプリットワードライン（ＳＷＬ２）に連結され、ソースが第２ビットライン（Ｂ／Ｌ２）に連結される第２トランジスタ（Ｔ２）と、第２トランジスタ（Ｔ２）のドレインと第１スプリットワードライン（ＳＷＬ１）との間に連結された第２強誘電体キャパシタ（ＦＣ２）とで構成されている。
【００３０】
このような単位セルを多数形成して図８のような不揮発性強誘電体メモリ装置を構成する。上記のように構造的には２Ｔ／２Ｃが単位セルとなっているが、これは製造の便宜のためであり、データ格納単位としては１Ｔ／１Ｃが単位セルとなる。
【００３１】
以下、図８に示す不揮発性強誘電体メモリ装置について説明する。
図８は簡略化した不揮発性強誘電体メモリ装置の回路的構成図である。
図８に示すように、行方向に配列された第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数のスプリットワードライン対が形成され、そのスプリットワードライン対と直交する方向に形成され、隣接した二つのビットラインを一対とする複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成され、そのビットライン対の間に、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成される。さらに、図示しないが、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部が更に備えられ、ビットラインとデータラインを選択的にスイッチングするための選択スイッチング信号（ＣＳ）を出力する選択トランジスタ部が備えられる。
【００３２】
このような不揮発性強誘電体装置の読み出し動作を図９に示すタイミング図を参照して説明する。
図９のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「Ｈ」に活性化する以前の区間であって、全てのビットラインを一定のレベルにプりチャージさせる。
【００３３】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）双方が「ハイ」となる区間であって、強誘電体キャパシタのデータがビットラインへ伝達され、ビットラインのレベルが変化する。この際、ロジック「ハイ」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインに互いに反対極性の電界が加えられ、強誘電体の極性が破壊されて多量の電流が流れるのでビットラインに高電圧が誘起される。
一方、ロジック「ロー」が格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられることになるので、強誘電体の極性が破壊されず、少量の電流が流れるのでビットラインに多少低い電圧が誘起される。
ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００３４】
一方、破壊されたセルのロジック「ハイ」データは第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）がともに「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納させる。
【００３５】
Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移し、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間であって、第２トランジスタ（Ｔ２）はオンの状態のままである。したがって、第２ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００３６】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。したがって、第１ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００３７】
以下、上記動作を行う本発明実施形態による不揮発性強誘電体メモリ装置の配置構成をより詳細に説明する。
【００３８】
図１０は本発明による不揮発性強誘電体メモリ装置のブロック構成図を示し、図１１は本発明の不揮発性強誘電体メモリ装置の単体構成図である。図４，５のものと同様の図である。
まず、不揮発性強誘電体メモリ装置の単体構成は、図１１に示すように、メインワードラインドライバ３０と、メインワードライン３０の右側に形成され、複数のセルアレイから構成された第１セルアレイ部３１と、第１セルアレイ部３１の右側に形成され、複数のローカルワードラインドライバから構成された第１ローカルワードラインドライバ部３２と、第１ローカルワードラインドライバ部３２の右側に形成され、複数のローカルワードラインドライバから構成された第２ローカルワードラインドライバ部３３、第２ローカルワードラインドライバ部３３の右側に形成され、複数のセルアレイから構成された第２セルアレイ部３４と、第１、第２ローカルワードラインドライバ部３２、３３の上側（又は下側）に形成されたローカルＸデコーダ部３５とを含む。上述のように、本実施形態ではローカルＸデコーダ部３５がその左右に配置されたローカルワードラインドライバに共通に利用され、デコーダ部３５からの出力が両側のローカルドライバに一緒に接続されている。
【００３９】
メインワードラインドライバ３０は第１、第２ローカルワードラインドライバ部３２、３３の一方を活性化させるための第１、第２制御信号Ｒ１，Ｒ２と、他の一つを不活性化させるための第３、第４制御信号Ｌ１，Ｌ２を出力する。上記のように、活性化のための第１、第２制御信号をＲ１、Ｒ２とし、Ｌ１，Ｌ２を第３、第４制御信号としたが、逆に第１、第２制御信号がＬ１，Ｌ２となり、第３、第４制御信号がＬ１、Ｌ２となることもある。すなわち、Ｒ１、Ｒ２が第１、第２制御信号になると、Ｌ１、Ｌ２は第３、第４制御信号となり、逆にＬ１、Ｌ２が第１、第２制御信号になると、Ｒ１、Ｒ２は第３、第４制御信号となる。Ｒ１，Ｒ２が第１，第２制御信号、Ｌ１，Ｌ２が第３、第４制御信号の場合は、第２ローカルワードラインドライバ部３３が活性化され、逆の場合は、第１ローカルワードラインドライバ部３２が活性化される。第１制御信号と第２制御信号とは互いに反対の位相を有し、同様に第３制御信号と第４制御信号は互いに逆位相である。
【００４０】
第１、第２セルアレイ部３１、３４は、図７に示すように、二つのトランジスタＴ１、Ｔ２と二つの強誘電体キャパシタＦＣ１、ＦＣ２を構造的単位セルとして、その単位セルが多数配置されたセルアレイで構成される。
【００４１】
ローカルＸデコーダ部３５は、各セルアレイ部を構成しているスプリットワードラインに対応するだけの制御信号（Ｇ１、…、Ｇｎ）を出力し、出力した制御信号は第１、第２ローカルワードラインドライバ部３２、３３に共通に入力される。
【００４２】
メインワードドライバ３０は、第１ローカルワードラインドライバ部３２と第２ローカルワードラインドライバ部３３のうち一つを選択するための制御信号を出力する。制御信号により選択されたローカルワードラインドライバは活性化されて、ローカルＸデコーダ部３５から出力される活性化信号を所望のスプリットワードライン対へ伝達する。
【００４３】
また、図１０に示すように、一つのメインワードラインドライバ３０に第１、第２セルアレイ部３１、３４と、第１、第２ローカルワードラインドライバ部３２、３３と、ローカルＸデコーダ部３５を一セットとした単体が多数配置されている。
【００４４】
一方、図１２は図１１の第１、第２ローカルワードラインドライバ部３２、３３の回路的構成を示すものである。
Ｌ１、Ｌ２が活性状態にある場合の第１ローカルワードラインドライバ部３２の単位回路の構成を図１２に示す。図示のように、第１メインワードラインドライバ３０から出力される活性化信号の第１制御信号（Ｌ１）をスイッチングする第１スイッチング素子１０＿１、１０＿２と、その第１スイッチング素子を介して伝達された第１制御信号（Ｌ１）により制御され、ローカルＸデコーダ部３５の出力信号（Ｇ１、Ｇ２）をスイッチングする第２スイッチング素子１１＿１、１１＿２と、第２制御信号（Ｌ２）により制御され、第２スイッチング素子１１＿１、１１＿２を介して伝達されたローカルＸデコーダ部３５の出力信号（Ｇ１、Ｇ２）が各々第１スプリットワードライン（ＳＷＬ１＿Ｌ１）と第２スプリットワードライン（ＳＷＬ２＿Ｌ１）とに印加されるよう制御される第３スイッチング素子１２＿１、１２＿２とを含む。ここで、第１、第２、第３スイッチング素子は全てＮＭＯＳトランジスタで構成され、メインワードラインドライバ３０から出力されるローカルワードラインドライバ活性化信号の第１制御信号（Ｌ１）と第２制御信号（Ｌ２）は互いに反対位相を有する。
【００４５】
次に、Ｒ１、Ｒ２が活性化状態の場合の第２ローカルワードラインドライバ部３３の単位回路の構成を図１２に示す。図示のように、ローカルワードラインドライバを活性化させるためにメインワードラインドライバから出力される、第１制御信号（Ｒ１）をスイッチングする第１スイッチング素子１０＿１、１０＿２と、第１スイッチング素子を介して伝達された第１制御信号（Ｒ１）により制御され、ローカルＸデコーダ部の出力信号（Ｇ１、Ｇ２）を選択的にスイッチングする第２スイッチング素子１１＿１、１１＿２と、第２制御信号（Ｒ２）により制御され、第２スイッチング素子１１＿１、１１＿２を介して伝達されたローカルＸデコーダ部３５の出力信号（Ｇ１、Ｇ２）が各々第１スプリットワードライン（ＳＷＬ１＿Ｒ１）及び第２スプリットワードライン（ＳＷＬ２＿Ｒ１）へ伝達されるように制御される第３スイッチング素子１２＿１、１２＿２とを含む。ここで、第１、第２、第３スイッチング素子は全てＮＭＯＳトランジスタで構成される。図１２に示すように、上述した単位回路が第１、第２ローカルワードラインドライバ部３２、３３にワードラインに対応するだけ形成される。
【００４６】
次に、図１２に示す第１ローカルワードラインドライバ部３２の動作を説明する。
ドライバ部３２が活性化されている時、第１制御信号（Ｌ１）はハイレベルで、第２制御信号（Ｌ２）はローレベルとなる。そして、不活性化時に第１制御信号（Ｌ１）はローレベルであり、第２制御信号（Ｌ２）はハイレベルとなる。
活性化時、ローカルＸデコーダ部３５の出力信号のうちＧ１信号がハイレベルであり、Ｌ１信号がハイレベルである状態でＬ２信号がローレベルであれば、第１スプリットワードライン（ＳＷＬ１＿Ｌ１）がハイレベルに活性化される。
【００４７】
第１スプリットワードライン（ＳＷＬ１＿Ｌ１）がローレベルに不活性化される方法は２つある。
第一は、Ｌ１信号がハイレベルで、Ｌ２信号がローレベルの状態でＧ１信号がローレベルである場合であり、第二は、Ｌ１信号がローレベルで、Ｌ２信号がハイレベルである場合である。後者の場合は、Ｇ１信号に関係なくローレベルに不活性化される。
【００４８】
一方、ドライバ部３２の活性化時、ローカルＸデコーダ部３５の出力信号のうちＧ２信号がハイレベルであり、Ｌ１信号がハイレベルである状態でＬ２信号がローレベルであれば、第２スプリットワードライン（ＳＷＬ２＿Ｌ１）がハイレベルに活性化される。
【００４９】
第２スプリットワードライン（ＳＷＬ２＿Ｌ１）が不活性化される方法は同様に２つある。第一は、Ｌ１信号がハイレベルで、Ｌ２信号がローレベルの状態でＧ２信号がローレベルである場合であり、第二は、Ｌ１信号がローレベルで、Ｌ２信号がハイレベルである場合である。後者は、Ｇ２信号に関係なくローレベルに不活性化される。
【００５０】
Ｌ１とＬ２によるセルアレイ部の選択原理を図１１及び図１２に基づいて説明する。
ローカルＸデコーダ部３５の出力信号Ｇ１、Ｇ２が第１ローカルワードラインドライバ部３２と第２ローカルワードラインドライバ部３３に共通に入力されるようになっているが、本実施形態は、メインワードラインドライバ３０から出力される第１、第２、第３、第４制御信号にしたがって第１、第２ローカルワードラインドライバ部３２、３３のいずれかが活性化され、他方は不活性状態におかれる。
【００５１】
前述したように、第１、第２制御信号は、第１、第２ローカルワードラインドライバ部３２、３３の一つを活性化させる信号であり、第３、第４制御信号は他の一つを不活性化させる信号である。従って、Ｌ１、Ｌ２信号が第１、第２制御信号となると、第１ローカルワードラインドライバ部３２が選択される。
【００５２】
すなわち、第１セルアレイ部３１のうち任意の単位セルを選択しようとする場合は、Ｌ１、Ｌ２を活性化状態、Ｒ１、Ｒ２を不活性化状態として第１ローカルワードラインドライバ部３２を活性化状態とする。従って、Ｌ１信号はハイ、Ｌ２信号はローである状態で、Ｒ１信号はロー、Ｒ２信号はハイレベルとなる。
【００５３】
次に、図１２に示す第２ローカルワードラインドライバ部３３の動作を説明する。
ドライバ部３３の活性化時第１制御信号（Ｒ１）はハイレベルであり、第２制御信号（Ｒ２）はローレベルとなる。
不活性化時第１制御信号（Ｒ１）はローレベルであり、第２制御信号（Ｒ２）はハイレベルとなる。
【００５４】
活性化時、ローカルＸデコーダ部３５の出力信号のうちＧ１信号がハイレベルであり、Ｒ１信号がハイレベルである状態でＲ２信号がローレベルであれば、第２セルアレイ部３４の第１スプリットワードライン（ＳＷＬ１＿Ｒ１）がハイレベルに活性化される。
【００５５】
第１スプリットワードライン（ＳＷＬ１＿Ｒ１）がローレベルに不活性化される方法は２つある。第一は、Ｒ１信号がハイレベルで、Ｒ２信号がローレベルの状態でＧ１信号がローレベルである場合であり、第二は、Ｒ１信号がローレベルで、Ｒ２信号がハイレベルである場合である。その場合、Ｇ１信号に関係なくローレベルに不活性化される場合である。
【００５６】
一方、活性化時、ローカルＸデコーダ部３５の出力信号のうちＧ２信号がハイレベルであり、Ｒ１信号がハイレベルである状態でＲ２信号がローレベルであれば、第２スプリットワードライン（ＳＷＬ２＿Ｒ１）はハイレベルに活性化される。
【００５７】
第２スプリットワードライン（ＳＷＬ２＿Ｌ１）が不活性化される方法は２つある。第一は、Ｒ１信号がハイレベルで、Ｒ２信号がローレベルの状態でＧ２信号がローレベルである場合であり、第二は、Ｒ１信号がローレベルで、Ｒ２信号がハイレベルである場合である。その場合、Ｇ２信号に関係なくローレベルに不活性化される場合である。
【００５８】
これに、Ｒ１とＲ２によるセルアレイ部の選択原理を図１１及び図１２に基づいて説明する。
ローカルＸデコーダ部３５の出力信号Ｇ１、Ｇ２が第１ローカルワードラインドライバ部３２と第２ローカルワードラインドライバ部３３に共通に入力されているが、メインワードラインドライバ３０から出力される第１、第２、第３、第４制御信号に従って第１、第２ローカルワードラインドライバ部３２、３３のうち一つが決定される。
【００５９】
前述したように、第１、第２制御信号は、第１、第２ローカルワードラインドライバ部３２、３３のうち一つを活性化させるための信号であり、第３、第４制御信号は他の一つを不活性化させるための信号である。従って、Ｒ１、Ｒ２信号が第１、第２制御信号となると、第２ローカルワードラインドライバ部が選択される。
【００６０】
すなわち、第２セルアレイ部３４のうち任意の単位セルを選択しようとする場合は、Ｒ１、Ｒ２を活性化状態、Ｌ１、Ｌ２を不活性化状態とする。従って、Ｒ１信号はハイ、Ｒ２信号はローである状態で、Ｌ１信号はロー、Ｌ２信号はハイレベルとする。
【００６１】
上記説明した不揮発性強誘電体メモリ装置を用いて行アドレスを選択した時、そのアドレスのラインにエラーが発生した場合にはこれを救済する必要がある。
【００６２】
以下、行アドレスを救済できる本発明の冗長回路を備えた不揮発性強誘電体メモリ装置について説明する。
【００６３】
図１３は本発明の冗長回路を備えた不揮発性強誘電体メモリ装置の構成を示すブロック図であり、図１４は図１３の基本構成を示す図面である。
図１３と図１４に示すように、本発明の冗長回路を備えた不揮発性強誘電体メモリ装置の基本構成は、メインワードラインドライバ５０と、第１、第２セルアレイ部５１、５４と、第１、第２ローカルワードラインドライバ部５２、５３と、ローカルＸデコーダ部５５と、冗長駆動回路部５６とを含む。
【００６４】
上記構成を有する本発明は、メインワードラインドライバ５０とメインセル領域、冗長駆動回路部５６と冗長セル領域、ローカルＸデコーダ部５５とに分けられる。
【００６５】
メインセル領域は第１、第２セルアレイ部５１ａ、５４ａと、第１、第２ローカルワードラインドライバ部５２ａ、５３ａと冗長セル領域は冗長駆動回路部５６と、冗長第１、第２セルアレイ部５１ｂ、５４ｂと、冗長第１、第２ローカルワードラインドライバ部５２ｂ、５３ｂとで構成されている。そして、ローカルＸデコーダ部５５はメインセル領域と冗長セル領域とに共通に用いられる。
【００６６】
メインセル領域の第１、第２セルアレイ部５１ａ、５４ａと、第１、第２ローカルワードラインドライバ部５２ａ、５３ａと、ローカルＸデコーダ部５５の各構成は、図１０〜図１２の説明の部分と同一である。
そして、冗長セル領域の冗長第１、第２セルアレイ部５１ｂ、５４ｂはメインセル領域の第１、第２セルアレイ部５１ａ、５４ａとその基本的構成は同一であり、冗長第１、第２ローカルワードラインドライバ部５２ｂ、５３ｂはメインセル領域の第１、第２ローカルワードラインドライバ部５２ａ、５３ａとその基本的構成が同一である。
そして、冗長セル領域の冗長駆動回路部５６は、メインセル領域の行アドレスを選択したときにメイン領域のそのアドレスの行にエラーが発生した時、メインセル領域のメインワードラインドライバ５０には不活性化信号を出力させ、冗長セル領域の冗長第１、第２ローカルワードラインドライバ部５２ｂ、５３ｂを活性化させるための制御信号（Ｌ１、Ｌ２又はＲ１、Ｒ２）を出力させる役割を果たす。すなわち、冗長セル領域が活性化すると、その活性化したアドレスに当たるメインセルは不活性化される。
【００６７】
次に、上記役割を果たす冗長駆動回路部の構成について図１５を参照しながら説明する。
冗長駆動回路部５６は、図１５に示すように、メインセル領域で欠陥が発生した欠陥アドレスを冗長セル領域で代替して救済できるように、その欠陥アドレスをコーディングして、代替アドレス活性化信号を発生させる欠陥アドレスコーディング部６０と、代替アドレス活性化信号を感知して、活性化信号発生部６２と不活性化信号発生部６３に代替アドレス信号を出力させる代替アドレス感知部６１と、代替アドレス信号を入力にして、冗長セル領域の冗長第１、第２ローカルワードラインドライバ部５２ｂ、５３ｂを活性化できるようにＬ１、Ｌ２またはＲ１、Ｒ２を発生させる活性化信号発生部６２と、メインセル領域の欠陥メインセルを不活性化するために、そのメインセルの第１、第２ローカルワードラインドライバ５２ａ、５３ａとローカルＸデコーダ部５５を不活性化させる不活性信号を出力させる不活性化信号発生部６３とを含む。
【００６８】
欠陥アドレスコーディング部６０は複数の欠陥アドレスコーディングフューズ部（６０＿１、６０＿２、…）で構成され、各欠陥アドレスコーディング部では一つの欠陥アドレスを救済することができる。従って、欠陥アドレスの発生が予想される数だけ欠陥アドレスコーディングフューズ部を設ければよい。
【００６９】
前記冗長駆動回路部の構成要素のうち欠陥アドレスコーディング部の構成について以下に説明する。
【００７０】
図１６は個々の欠陥アドレスコーディング部の構成を示す図面であり、図１７はそれの詳細回路図である。
欠陥アドレスコーディング部は、図１６及び図１７に示すように、代替活性化信号制御部７０と、アドレスフューズ切断コーディングブロック部７１と、アドレス出力部７２と、アドレス感知部７３とで構成されている。
【００７１】
代替活性化信号制御部７０は、一端が接地されているフューズ（Ｆ１）、そのフューズと電源電圧ＶＣＣとの間に接続されたプルアップキャパシタ、同様にフューズと電源電圧ＶＣＣとの間に接続された第１ＰＭＯＳトランジスタ（ＭＰ１）、及びフューズ（Ｆ１）に直列に接続された第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）で構成される。ここで、プルアップキャパシタはＰＭＯＳキャパシタであって、一端（ゲート端）がフューズ（Ｆ１）に連結され、ソースとドレイン端が結合されてＶＣＣ端に連結されている。そして、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）はフューズ（Ｆ１）の一端に順に直列連結され、第１ＰＭＯＳトランジスタ（ＭＰ１）はＶＣＣ端とフューズ（Ｆ１）の一端との間に形成され、そのゲート端が第１インバータ（ＩＮ１）の出力信号を受ける。
【００７２】
アドレスフューズ切断コーディングブロック部７１は、単位アドレスフューズ切断コーディングブロックが多数配置されて構成されている。この単位アドレスフューズ切断コーディングブロックは一つのＮＭＯＳトランジスタと一つのフューズとが直列連結されたものが複数（本実施形態においては８個）備えられており、その直列連結されたＮＭＯＳトランジスタとフューズとが二つ一組とされ、すなわち一対を成している。８個を一つの単位としてブロック化され、そのブロックとされたものが多数並置されている。もちろん、この個数は実施形態に応じて変化する。そして、各ＮＭＯＳトランジスタのゲートにはアドレス選択信号（Ｘ＜０＞、ＸＢ＜０＞、…、Ｘ＜３＞、ＸＢ＜３＞、…、Ｚ＜０＞、ＺＢ＜０＞、…、Ｚ＜３＞、ＺＢ＜３＞、…）が入力され、対とされている各ＮＭＯＳトランジスタには互いに反対位相の信号が入力される。そして、対とされたＮＭＯＳトランジスタとフューズの両先端はそれぞれ連結され、隣り合う一対のＮＭＯＳトランジスタとフューズはその一端が互いに連結されている。すなわち、対とされたものが対とされた状態で直列に接続さている。
【００７３】
アドレス出力部７２には一つのプルアップスイッチと一つのＰＭＯＳトランジスタとが並列連結されている。アドレス出力部７２は、それぞれのアドレスフューズ切断コーディングブロックの出力端に連結された複数の第１、第２ないし第ｎアドレス出力部７２ａ、７２ｂ、７２ｃで構成されている。
【００７４】
アドレス感知部７３は、各アドレス出力部７２の信号を論理和演算して反転させる第１ＮＯＲゲート（ＮＯＲ１）で構成され、ＮＯＲ１を介して代替アドレス信号（ＭＤＩＳｎ）が出力される。
【００７５】
より詳しく説明すると、それぞれのアドレスフューズ切断コーディングブロックは、第１ないし第８ＮＭＯＳトランジスタと第１ないし第８フューズとで構成され、ＮＭＯＳトランジスタとフューズとは一対一に直列連結されている。
また、第１、第２ＮＭＯＳトランジスタの一端が連結され、第１、第２、第３、第４フューズの一端が互いに連結されている。そして、第３、第４、第５、第６ＮＭＯＳトランジスタの一端が連結され、第５、第６、第７、第８ＮＭＯＳトランジスタの一端が連結され、第７、第８ＮＭＯＳトランジスタの一端は出力端に互いに連結されている。
【００７６】
ＮＭＯＳトランジスタのゲートにはアドレス信号（Ｘ＜０＞、ＸＢ＜０＞、Ｘ＜１＞、ＸＢ＜１＞、Ｘ＜２＞、ＸＢ＜２＞、Ｘ＜３＞、ＸＢ＜３＞）が順に入力される。第１、第２ＮＭＯＳトランジスタと、第３、第４ＮＭＯＳトランジスタと、第５、第６ＮＭＯＳトランジスタと、第７、第８ＮＭＯＳトランジスタはお互い反対位相で動作する。
【００７７】
欠陥アドレスが発生すると、代替活性化信号制御部７０のフューズ（Ｆ１）はレーザビームで切断され、第１ＰＭＯＳトランジスタのノードには「ハイ」信号が伝達され、最終的には第３インバータを介して「ロー」信号が出力される。
【００７８】
上記構成を有する単位アドレスフューズ切断コーディングブロックは、欠陥アドレス信号を受けるＮＭＯＳトランジスタと連結されたフューズはそのままにし、それと一対を成し、反対位相を有するＮＭＯＳトランジスタと連結されたフューズは切断する。そして、欠陥が生じていないアドレス信号を受けるＮＭＯＳトランジスタと連結されたフューズは切断し、それと一対を成し、反対位相を有するＮＭＯＳトランジスタと連結されたフューズはそのまま置く。
【００７９】
代替活性化信号発生部７０とアドレスフューズ切断コーディングブロックが上記動作により行われると、単位フューズ切断コーディングブロックは「ロー」信号を出力し、最終的に単位フューズ切断コーディングブロックに全て「ロー」信号を出力し、第１ＮＯＲゲートで構成されたアドレス感知部７３から「ハイ」信号が出力される。それによって欠陥アドレスが感知される。
【００８０】
次に、冗長駆動回路部の構成要素の代替アドレス感知部と活性化信号発生部及び不活性化信号発生部の詳細回路図を図１８に基づいて説明する。
図１８に示すように、代替アドレス感知部６１は欠陥アドレスコーディング部から複数（ｎ個）の代替アドレス信号（ＭＤＩＳ１、ＭＤＩＳ２、ＭＤＩＳ３、ＭＤＩＳ４、〜、ＭＤＩＳｎ）を入力して、いずれかが「ハイ」であれば、「ハイ」を出力するように構成されている。
【００８１】
ここでは、四つの代替アドレス信号（ＭＤＩＳ１、ＭＤＩＳ２、ＭＤＩＳ３、ＭＤＩＳ４）入力される時を例として説明する。
まず、代替アドレス感知部６１は、ＭＤＩＳ１、ＭＤＩＳ２の信号とＭＤＩＳ３、ＭＤＩＳ４の信号を各々入力にして、論理和演算して反転させる第２、第３ＮＯＲゲート（ＮＯＲ２、ＮＯＲ３）と、その第２、第３ＮＯＲゲートの各出力信号を論理積演算して反転させるＮＡＮＤゲート（ＮＡＮＤ）とで構成されている。
【００８２】
そして、活性化信号発生部６２は代替アドレス感知部６１のＮＡＮＤゲートの信号を反転する第４インバータ（ＩＮ４）と、第１外部制御信号（ＰＺＬＢＴ）とＩＮ４の出力信号とを論理和演算して反転する第４ＮＯＲゲート（ＮＯＲ４）と、ＩＮ４の出力信号と第２外部制御信号（ＰＺＲＢＴ）とを論理和演算し反転する第５ＮＯＲゲート（ＮＯＲ５）と、第３外部制御信号（ＰＺＬＢＳ）とＩＮ４の出力信号とを論理積演算し反転する第６ＮＯＲゲート（ＮＯＲ６）と、ＩＮ４の出力信号と第４外部制御信号（ＰＺＲＢＳ）を論理和演算し反転する第７ＮＯＲゲート（ＮＯＲ７）と、第４ないし第７ＮＯＲゲートの信号をそれぞれ反転して出力する第５ないし第８インバータ（ＩＮ５〜ＩＮ８）と、第５ないし第８インバータ（ＩＮ５〜ＩＮ８）の信号を反転して出力する第９ないし第１２インバータ（ＩＮ９〜ＩＮ１２）とで構成されている。
【００８３】
このとき、最終的に第５インバータを介してＲＧＸＴＢＬ信号を、第５、第９インバータを介してＲＧＸＴＬ信号を、第６インバータを介してＲＧＸＴＢＲ信号を、第６、第１０インバータを介してＲＧＸＴＲ信号を、第７インバータを介してＲＧＸＢＢＬ信号を、第６、第１１インバータを介してＲＧＸＢＬ信号を、第８インバータを介してＲＧＸＢＢＲ信号を、第８、第１２インバータを介してＲＧＸＢＲ信号を出力する。そして、各インバータを介して出力された信号は互いに位相が反対であり、第１、第２ローカルワードラインドライバ部を制御する信号である。
【００８４】
不活性化信号発生部６３は、代替アドレス感知部６１のＮＡＮＤゲートの信号を反転してメインワードラインドライバに不活性信号（ＲＤＩＳ）を出力する第１３インバータ（ＩＮ１３）で構成されている。そして、代替アドレス感知部６１に入力される代替アドレス信号のうち「ハイ」信号が一つでもあれば、ＮＡＮＤゲートは「ハイ」を出力する。そして、その「ハイ」信号を受けた不活性化信号発生部６３は「ロー」信号を出力させ、メインワードラインドライバ５０を不活性化させる。
また、活性化信号発生部６２は各演算器を組み合わせ、第１、第２ローカルワードラインドライバ部に制御信号を出力させる。
【００８５】
次に、上記のような冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法について説明する。
【００８６】
図１９は本実施形態の冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法を示すアルゴリズムである。
【００８７】
本実施形態による欠陥アドレスの代替方法は、図１９に示すように、ウェーハプロセス工程の終了後チップテストを実施する段階（Ｓ１００）と、チップテストの結果、メインセル領域の不良メモリセルから欠陥アドレスを感知する段階（Ｓ１０１）と、冗長回路によって欠陥アドレスが救済可能であれば、つまり、行アドレスに欠陥が生じたとき、欠陥アドレスコーディング部で代替しなければならないアドレスをコーディングするようにアドレスフューズを切断する段階（Ｓ１０２）と、欠陥アドレスのコーディング信号を受ける場合、冗長セル領域の第１、第２ローカルワードラインドライバ部５２ｂ、５３ｂを駆動させるＬ１、Ｌ２またはＲ１、Ｒ２信号を発生させ、これに応じて第１、第２セルアレイ部の第１、第２ローカルワードラインドライバを駆動させスプリットワードラインを活性化する段階（Ｓ１０３＿１、Ｓ１０４＿１）と、第１、第２ローカルワードラインドライバ部５２ｂ、５３ｂにＬ１、Ｌ２またはＲ１、Ｒ２信号を発生させると共に、メインワードラインドライバ５０に不活性化信号を発生させ、メインワードラインドライバ５０を不活性化する段階（Ｓ１０３＿２、１０３＿２）とを備えて行われる。
すなわち、メインセル領域で欠陥アドレスが感知されると、冗長駆動回路部のみ駆動させ、欠陥アドレスのメインセルは不活性化させ、冗長セルは活性化させる。
【００８８】
【発明の効果】
以上のような本発明の冗長回路を備えた不揮発性強誘電体メモリ装置並びにその欠陥アドレス代替方法は次のような効果がある。
第一、メインセル領域に欠陥行アドレスが発生時、メインワードラインを不活性化させ、これと対応動作を行う冗長駆動回路部のみを駆動させることで欠陥した行アドレスを救済できるので、救済効率を高めることができる。
第二、一つのローカルＸデコーダ部が冗長セル領域とメインセル領域とに共通にして備えられるので、不揮発性強誘電体メモリ装置の面積を最小化することができ、且つ救済動作の速度を向上させることができる。
第三、冗長セル領域とメインセル領域の基本的構成を同一に形成することにより構成効率を高めることができる。
第四、冗長駆動回路部のフューズアドレスコーディング部を効率的に設計することでレイアウトが簡単となり且つ、これをスプリットワードライン駆動回路に適用することによって全体的な救済効率を高めることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来の不揮発性強誘電体メモリ素子の単位セル構成図。
【図３ａ】従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図。
【図３ｂ】従来の不揮発性強誘電体メモリ素子の読み出しモードの動作を示すタイミング図。
【図４】従来の不揮発性強誘電体メモリ装置の構成を示すブロック図。
【図５】従来技術による不揮発性強誘電体メモリ装置の単体構成図。
【図６】図５の部分的詳細図。
【図７】本発明による不揮発性強誘電体メモリ素子の構造的単位セル構成図。
【図８】本発明による不揮発性強誘電体メモリ装置の簡略化した回路構成図。
【図９】図８の動作を説明するためのタイミング図。
【図１０】本発明による不揮発性強誘電体メモリ装置の構成ブロック図。
【図１１】図１０の基本的単体構成図。
【図１２】図１１の第１、第２ローカルワードラインドライバの構成回路図。
【図１３】冗長駆動回路を備えた本発明による不揮発性強誘電体メモリ装置の構成を示すブロック図。
【図１４】冗長駆動回路を備えた本発明による不揮発性強誘電体メモリ装置の単体構成を示すブロック図。
【図１５】図１４の冗長駆動回路部の構成を示す図面。
【図１６】図１５の欠陥アドレスコーディング部の構成を示す図面。
【図１７】図１６の詳細回路図。
【図１８】図１５の冗長アドレス感知部と活性化及び不活性化信号発生部の詳細回路図。
【図１９】本発明の冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法を示すアルゴリズム。
【符号の説明】
３０、５０：メインワードラインドライバ
３１、５１、５１ａ：第１セルアレイ部
５１ｂ：冗長第１セルアレイ部
３２、５２、５２ａ：第１ローカルワードラインドライバ部
５２ｂ：冗長第１ローカルワードラインドライバ部
３３、５３、５３ａ：第２ローカルワードラインドライバ部
５３ｂ：冗長第２ローカルワードラインドライバ部
３４、５４、５４ａ：第２セルアレイ部
５４ｂ：冗長第２セルアレイ部
３５、５５：ローカルＸデコーダ部
５６：冗長駆動回路部
６０：欠陥アドレスコーディング部
６０＿１：第１欠陥アドレスコーディングフューズ部
６０＿２：第２欠陥アドレスコーディングフューズ部
６１：代替アドレス感知部
６２：活性化信号発生部
６３：不活性化信号発生部
７０：代替活性化信号制御部
７１：アドレスフューズ切断コーディングブロック部
７２：アドレス出力部
７３：アドレス感知部
【図１】
0004395250.tif 000002
【図２】
0004395250.tif 000003
【図３ａ】
0004395250.tif 000004
【図３ｂ】
0004395250.tif 000005
【図４】
0004395250.tif 000006
【図５】
0004395250.tif 000007
【図６】
0004395250.tif 000008
【図７】
0004395250.tif 000009
【図８】
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【図９】
0004395250.tif 000011
【図１０】
0004395250.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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