(57)【特許請求の範囲】
【請求項１】
メモリ・アレイからのデータを検出し、検出したデータを出力データ・バス（１７）に供給する検出回路（２０）であって、当該検出回路は：
前記メモリ・アレイに結合された自制センス・アンプ（２１）であって、
前記メモリ・アレイの相補ビット・ライン対（ＢＩＴ，ＢＩＴＢ）の内の第１ビット・ライン（ＢＩＴ）に結合された第１入力端子；
前記相補ビット・ライン対（ＢＩＴ，ＢＩＴＢ）の内の第２ビット・ライン（ＢＩＴＢ）に結合された第２入力端子；および
前記第１，第２入力端子と、前記自制センス・アンプの出力端子との間に結合され、前記第１入力端子および前記第２入力端子に生じるデータを検出する手段（２１１，２１２，２１３）；
を備え、前記検出する手段は、前記相補ビット・ライン対（ＢＩＴ，ＢＩＴＢ）の論理状態が同一である場合に前記自制センス・アンプをオフ状態にし、前記第１ビット・ライン及び前記第２ビット・ラインの内の一つの論理状態が、前記データに対応する論理状態に変化した場合にのみ前記自制センス・アンプをオン状態にして前記データを検出する、前記自制センス・アンプ（２１）；
前記自制センス・アンプ（２１）と前記出力データ・バス（１７）の間に結合されたデータ格納装置（１３）；および
前記出力データ・バス（１７）に結合された入力端子と、前記データ格納装置（１３）に結合された出力端子とを有するデータ・フィードバック回路（２３）；
を備えることを特徴とする検出回路。
【請求項２】
メモリ・アレイを有する半導体装置の出力データ・バス（１７）におけるデータ遷移を制御する方法であって、当該方法は：
自制センス・アンプにより前記メモリ・アレイの相補ビット・ライン対（ＢＩＴ，ＢＩＴＢ）に生じるデータを検出する段階であって、前記自制センス・アンプは、前記相補ビット・ライン対（ＢＩＴ，ＢＩＴＢ）の論理状態が同一である場合に前記自制センス・アンプをオフ状態にし、前記相補ビット・ライン対（ＢＩＴ，ＢＩＴＢ）の内の第１ビット・ライン及び前記相補ビット・ライン対（ＢＩＴ，ＢＩＴＢ）の内の第２ビット・ラインの内の一つの論理状態が、前記データに対応する論理状態に変化した場合にのみ前記自制センス・アンプをオン状態にして前記データを検出する、前記データを検出する段階；
検出した前記データを前記出力データ・バス（１７）に供給する段階；および
検出した前記データが前記出力データ・バス（１７）上に生じたことを示すフィードバック信号を、前記出力データ・バス（１７）に結合された前記メモリ・アレイ内のインアクティブ・メモリ・ブロックに供給する段階；
より成ることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にセンスアンプ(センス増幅器)に関し、特に、出力データ・バスに伝送される無効データの発生を減少させる改良された検出回路および方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
多くのメモリ装置にとってタイミング特性は重要な鍵となる。遅延を減少させるための電流技法(current methodologies)によれば、センスアンプの入力に新規データが到達する前に、メモリのセンスアンプがイネーブルになる。このため、センスアンプの入力で受信すると直ちにデータが検出される。一般に、このデータはラッチまたはレジスタに格納され、センスアンプおよび他のメモリ回路への給電停止が可能になり、または出力データ・バス上にそのデータを維持しつつ次の動作サイクルに備えることが可能になる。
【０００３】
この電流技法によれば、有効な(valid)次のデータが生じる前に、無効な(invalid)データ遷移が出力データ・バスに送られてしまう様々な経路が存在する。このような無効な遷移はAC電力を消費し、低電力システムでは問題となり得る。無効データ源の可能性の1つはセンスアンプである。センスアンプがアクティブになる時間と、新たなデータがメモリ・アレイから到着する時間との間において、センスアンプはその入力に生じているものが何であるかの検出を試み、検出されたもの(例えば無効データ)を出力データ・バスに送信し始める。センスアンプ入力で生じている極性が、出力データ・バス上に生じているデータの極性およびメモリ・アレイからセンスアンプ入力への検出されるべきデータの極性と反対である場合、出力データ・バスはバス上の旧データから無効データ(センスアンプがイネーブルされ、その入力に有効なデータが生じるまでの間に検出されるデータ)に遷移し、最終的に新たに検出された有効なデータに遷移するであろう。
【０００４】
無効データの他の原因は、センスアンプのデータ格納装置である。センスアンプがアクティブになると、格納装置に格納されている先の動作に起因するデータが出力データ・バスに伝送され得る。先の動作に起因して格納されたこのデータが、出力データ・バス上に生じている極性およびメモリ・アレイからの検出されるべきデータによる極性と反対である場合、出力データ・バス上に誤信号(glitch)が生じるであろう。このことは、出力データ・バスが、バス上に生じていた有効データから、以前の動作により格納装置に格納されたデータに遷移し、その後メモリ・アレイからの新たな検出データに遷移することを意味する。
【０００５】
無効な出力データ・バス遷移は更に、メモリ装置自体が、出力データ・バスにデータを供給する大きなシステム内の多くの構造のものであることに起因し得る。メモリ装置がアクティブになる時、センスアンプがメモリ・アレイからの有効なデータを検出して出力データ・バスにその有効データを提供する前に、出力データバス上にどのような信号がドライブ(drive)されるかについて何らの保証も無いためである。
【０００６】
無効出力データ遷移を取り扱う従来の手法に、無効な遷移を、それを生じさせるような対応するAC電力出力(power drain)と考えるものがある。これは一般に、無効遷移の生じ得る近辺で全システム・タイミングを設定調整することにより達成される。出力データ・バスに生じる無効出力データ遷移を取り扱う従来の他の手法に、メモリ装置内の検出及び駆動(ドライブ)回路の周囲に遅延タイミング経路を設けるものがある。データは一般にメモリ・アレイからセンスアンプにゲート入力され、データ格納装置から出力装置へ提供される。設計上の要求事項に応じて、データをセンスアンプおよびデータ格納装置に与える(gate)ことが可能である。各ゲートの入力におけるデータが安定化するのに充分な期間の経過後にのみ各ゲートを開く。各ゲートでいつ安定になったかを正確に予測することは困難であるので、最も遅いタイミング経路に合わせて遅延を設定する必要がある。この冗長な遅延は製造および装置又は工程変動(ばらつき)によるものも考慮する必要があり、タイミング特性に悪影響を与えてしまう。
【０００７】
したがって既存の手法では、動作速度および精度の向上ならびに製品における低消費電力の要請に対して不利である。そのような製品には、セルラ電話、ページャその他の携帯用通信装置等があり、特に低電圧製品が含まれる。したがって、メモリ・アレイからのデータを検出し、動作速度に悪影響を与えず出力データ・バス上の誤信号(グリッチ)に対処する方法及び回路を提供することは有意義である。更に、出力データ・バス上に生じる無効データ遷移を解消させる方法及び回路を提供することも有意義である。更に、電力消費を減少させ、携帯用機器のバッテリ寿命を延ばす方法及び回路を提供することも有意義である。
【０００８】
【発明の実施の形態】
本発明は概してデータ検出の回路および方法を改善する。特に、改善されたデータ検出回路を利用して、出力データ・バス上の無効データ遷移の発生を抑制する。本発明の一態様にあっては、シングル及びマルチブロック・メモリ用途において、自制センス増幅器が外部タイミング制御信号の必要性を除去する。これは、その増幅器の入力に結合されたメモリ・アレイの相補ビット・ライン対のレール間(rail-to-rail)電圧振幅をトリガ・オフ(trigger off)することによって行われる。ビット・ライン対をトリガ・オフすることにより、安定し、入力に有効データが生じるまで増幅器がアクティブにされないことが保証され、増幅器または関連するラッチに起因する出力データ・バス上の誤信号(グリッチ)が抑制される。本発明の他の態様にあっては、マルチブロック・メモリ用途において、フィードバックを利用して出力データ・バス上に生じる無効データ遷移を除去することによって、データ検出回路は更に改良される。インアクティブ・ブロックの格納装置には、フィードバック回路を介して出力データ・バス上に生じる有効データが予めロードされる。これにより、何らかの方法でインアクティブの格納装置に格納されていた無効データが、起動時に出力データ・バスに伝送されることを抑制する。
【０００９】
図1は無効データ遷移(グリッチとも呼ばれる。)が出力データ・バスに生じることに対処する従来の手法を示す。検出回路10は、メモリ・アレイのメモリ・ビット・ラインに結合されたセンス・アンプ11と、センス・アンプ11の出力に結合されたデータ格納装置13(データ・レジスタ又はラッチとも呼ばれる。)と、データ格納装置13およびセンス・アンプ11からのデータを受信し受信したデータを出力データ・バス17にドライブする(提供する)出力バッファ15を備える。検出回路10は更に、センス・アンプ11の入力に結合された遅延回路19および出力バッファ15の入力に結合された遅延回路19を備える。
【００１０】
出力データ・バス17に生じる無効データ遷移の発生を抑制するため、検出回路10は遅延経路を利用して、有効なデータのみが出力データ・バス17に通じるようにしている。たとえば、一方の遅延回路19はセンス・アンプ11の入力に結合され、センス・アンプ11が外部制御信号である「検出制御」によりアクティブにされた場合に、ビット・ラインに生じるデータが安定化し、そのデータは有効データであることを保証する。他の遅延回路19が出力バッファ15の入力に結合され、出力バッファ15の入力に生じる無効データが出力データ・バス17に提供されないようにしている。出力バッファ15に結合される遅延回路19は、データ格納装置13およびセンス・アンプ11からのデータ出力を出力バッファ15さらには出力データ・バス17に提供することを遅延させる。理論的には、遅延回路19は、データ格納装置13およびセンス・アンプ11からの出力データが有効であることを保証するのに充分な期間の間データを遅延させる。
【００１１】
充分な遅延を付加することにより、検出回路10は、出力データ・バス17上の無効データ遷移の発生を抑制することに対して比較的効果がある。しかしながら、遅延を付加することはタイミング特性に大きな影響を与えてしまう。さらに、製造工程および製造装置の変動誤差(variation)のような製造上の理由により、更なる遅延が必要になり、更にタイミング特性に影響を与えてしまう。このため図1に示したような手法は、タイミング特性が重要な製品用途に対して不利である。
【００１２】
図2は本発明による検出回路20を示す。検出回路20は、メモリ・アレイのメモリ・ビットラインからのデータを検出するため結合されたセンス・アンプ21と、センス・アンプ21および出力データ・バス17の間に結合されたデータ格納装置13と、出力データ・バス17およびデータ格納装置13の間に結合されたフィードバック回路23とを備える。検出回路20は更に、データ格納装置13およびセンス・アンプ21からのデータを受信するため結合された出力バッファ15を備え、この出力バッファは受信したデータを出力データ・バス17にドライブ(駆動)する。
【００１３】
本発明の一態様によれば、センス・アンプ21は自制論理増幅器(self-controlled logic amplifier)より成る。特に、センス・アンプ21は、メモリ・アレイの相補ビット・ライン対BITおよびBITBの個々のメモリ・ビット・ラインに結合される双入力(dual inputs)を有し、ビット・ラインに生じるデータを検出する。センス・アンプ21は相補ビット・ライン対BITおよびBITBをトリガ・オフし、センス・アンプ21はビット・ラインBITおよびBITBのレール間電圧振幅により制御される。ビット・ラインBITおよびBITBが共に論理ハイである場合(論理1ともいう。)、センス・アンプ21はオフ(off)である。センス・アンプ21は、入力の内の1つに結合された相補ビット・ライン対BIT,BITBの内の1つが、メモリ・アレイ内の選択されたメモリ・セルにより論理ロー(論理0ともいう。)に引き下げられた場合にのみ、その検出機能を行う。すなわち、センス・アンプ21は入力に結合されたビット・ラインによってアクティブにされる。このことは、センス・アンプ21が自ら制御され(自制)、図1に図示するような従来の手法で必要とされる外部制御またはトリガ動作の必要性を排除することを意味する。
【００１４】
例えばスタティック・ランダム・アクセス・メモリ(SRAM)製品のような多くのメモリ用途にあっては、センス・アンプは、待ち時間を減らすため有効データがその入力に生じる前に起動される。しかしながらセンス・アンプが起動すると、(データを保持する)ラッチまたはレジスタ回路が格納しているデータ(潜在的な無効データ)を出力データ・バスに送出してしまう可能性がある。当業者であれば外部制御の必要性を除去することが極めて有用であることを認めるであろう。なぜなら、検出される前にセンス・アンプの入力で生じるデータが安定したものであることを保証するために意図的に付加される遅延を排除できるためである。本発明のこの態様にあっては、ビット・ラインをトリガ・オフする自制センス・アンプ21は、望まれない遅延を付加すること無く、有効データが入力に現われるまでセンス・アンプ21が機能していないことを保証する。
【００１５】
ビット・ラインBITおよびBITBのレール間電圧振幅をトリガ・オフすることは、特に低電圧動作製品に有利である。そのような製品では、Vddのような動作電圧がPMOSおよびNMOSトランジスタのしきい電圧の和の近辺またはそれ以下のものである(すなわち、Vdd＜Vtp+Vtn，ここで、VtpはPMOS検出トランジスタのしきい電圧、VtnはNMOS検出トランジスタのしきい電圧である。)。低電圧・低電力メモリ装置の必要性は急速に増加しており、特に携帯用通信機器で必要とされる。一般的には、アナログ・センス・アンプを利用して、例えばスタティック・ランダム・アクセス・メモリ(SRAM)アレイの相補ビット・ライン間の電圧差を検出していた。AC電力を節約するため、ビット・ラインをクランプし、ビット・ラインが正の最大供給電圧(例えばVdd)から負の最低供給電圧(例えばVss)へレール間振幅をしないようにするのが一般的である。このようにしてAC電力を節約することは可能であるが、ビット・ラインをクランプするのでアドレスされた全メモリ・セルを介してDC電力が流れてしまう。メモリ・セルにおけるDC電力に加えて、アナログ・センス・アンプはDC電力を消費するので全消費電力を大きくしてしまう。電力消費に加えて、アナログ・センス・アンプは低電圧製品用途に不向きである。たとえばVddのような動作電圧が、NMOSおよびPMOS検出トランジスタのしきい電圧の和Vtn+Vtpに近づくと、アナログ・センス・アンプは一般に性能が下がり、または機能しなくなる。性能劣化および／または機能停止は、アナログ・センス・アンプがある電圧範囲を必要とすることに起因する。その電圧範囲は、NMOSおよびPMOS検出トランジスタの両者がオンとなるものであるが、低動作電圧では両トランジスタがオンする領域は存在しない。低動作電圧に起因して、センス・アンプはレール間(rail-to-rail)で動作しなければならなくなる。
【００１６】
一方、ディジタル・センス・アンプ(論理増幅器ともいう。)は、例えばVdd=Vtn+Vtpの近辺またはそれ以下の電圧で動作することが可能である。さらに、ディジタル・センス・アンプは、アナログ・センス・アンプで使用されるようなDC電力素子を有しない。ディジタル・センス・アンプは一般に、例えばVddからVssのようなレール間製品でも使用される。レール間製品におけるビット・ライン振幅のAC電力消費は、ビット・ラインのクランプされた場合のものより高くなるであろうが、メモリ・セルからのDC電力は要しない。
【００１７】
図2を参照すると、センス・アンプ21により検出されたデータは、センス・アンプ21から出力され、データ格納装置13の入力に供給される。データ格納装置13はデータを受信し、出力データ・バス17に伝送するためそのデータをラッチまたは格納する。データ格納装置13は、データ・レジスタ、ラッチその他のデータを格納するのに適切な機構を備える。センス・アンプ21からのデータ出力およびデータ格納装置13への入力は、外部制御信号を利用して動的にラッチすることも、又は、新たな入来データにより単に上書きさせることも可能である。
【００１８】
一般に、データ格納装置13からのデータは出力バッファ15を介して出力データ・バス17に供給されるが、これは総ての製品で必須のことではない。このようにすると、出力バッファ15が出力格納装置13からのデータを受信して出力データ・バス17上にそのデータをドライブする。良く知られているように、出力バッファは一般にドライブ能力を向上させるために使用され、特定用途における出力バスを駆動するために必要な付加機能的多様性(variation)を与える。
【００１９】
良く知られているように、メモリ・アレイはシングル・ブロックまたはマルチブロック構造とすることが可能である。SRAM装置の場合、ブロックは相補ビット線対およびワード線(行および列とも呼ばれる。)により特徴づけられる。マルチブロック・アレイの各ブロックに対して、本発明に関する図2に図示されるような検出回路が存在する。本発明の他の態様にあっては、無効データ遷移または以前選択されなかったブロックが選択された場合に生じるグリッチを防止するため、メモリ・アレイ中の選択されなかったブロックのデータ格納装置には、データ・バスに生じる有効データが予めロードされる。このため、以前選択されなかったブロックが選択された場合、以前インアクティブであったデータ格納装置内のデータが新規データの受信に先立って出力データ・バスに伝送されるとき、伝送されるデータは既にバスに生じているものとなり、そのデータは同一の極性を有するものであるので、グリッチまたは無効な遷移を除去することが可能になる。
【００２０】
本発明のこの態様にあっては、データ・フィードバック回路23は、マルチブロック・メモリ・アレイ内の非選択またはインアクティブのデータ格納装置13に、出力データ・バス17に生じる有効データを適切にロードする。データ・フィードバック回路23は、出力データ・バス17に結合された入力およびデータ格納装置13に結合された出力を有し、出力データ・バス17からデータ格納装置13へのフィードバック経路を形成する。簡単のため図2はシングル・ブロックの検出回路20を示している点に留意されたい。マルチブロックでは総てのインアクティブな格納装置13にバス17に生じるデータが予めロードされることが好ましい。
【００２１】
本発明の更なる態様にあっては、データのプリロード(予めロードすること)を様々な手法で制御することが可能である。例えば、その制御をメモリ装置内部で行うことも可能である。例えば、出力データ・バス17上に生じる有効データを、各リードまたは書込みサイクルにおいて、インアクティブのメモリ・ブロック内のデータ格納装置に自動的に帰還させるまたはロードする。あるいは付加的に、データのプリロードを、メモリ・アレイまたはメモリ装置の外部ソースによって制御することも可能である。メモリ・アレイに付随する回路が結合され出力データ・バス17を利用する場合に、外部制御を行うことが望ましい。そのような用途では、メモリ・アレイの総てのデータ格納装置に、以前ディセーブルされた状況又は状態からメモリ装置がアクティブ化されるのに先立って、バス上に生じるデータをロードすることが可能である(この場合メモリ装置に起因するデータはバス上にない点に留意されたい。)。
【００２２】
回路設計の観点から、当業者であれば本発明を実現する様々な手法が存在することを認めるであろう。以下に説明する図3および図4は、そのような手法の単なる例を示す。
【００２３】
図3は、図2の検出手法20に関する論理回路レベルの実施形態を示す。センス・アンプ21は、ドレイン、ソースおよびドレインに相当する電流電極および制御電極を各々が有するトランジスタ212,213を備える。各トランジスタ212,213は、検出PMOSおよびNMOSトランジスタより成る。センス・アンプ21は更にインバータ211を備える。インバータ211は、ビット・ライン対の内の相補ビット・ラインBITBからデータを受信するために結合された入力ノードを有する。インバータ211は更にトランジスタ213のゲートに結合された出力ノードを有する。トランジスタ212のゲートはビット・ライン対の内のビット・ラインBITからのデータを検出するように結合される。トランジスタ212のドレインは、例えばVddである動作電位を受信するための電力供給端子に結合される。トランジスタ212のソースはトランジスタ213のドレインに結合されてノードAを形成する。トランジスタ213のソースは、例えばVss又はグランドである動作電位を受信するため電力供給端子に結合される。
【００２４】
動作時にあっては、ビット・ラインBITおよびBITBは、通常どおりハイ(high)に保たれている(equilibrate)。ビット・ラインBITおよびBITBの両者がハイに引き上げられているとき、トランジスタ212,213はオフである。ビット・ラインBITが落ち込むと、トランジスタ212がオンになり、ノードAをハイにつり上げる。先のデータによりハイではなかった場合、データ格納装置13に論理1を書き込む。一方、相補ビット・ラインBITBが落ち込むと、インバータ211は信号をハイに反転させてトランジスタ213をオンさせ、ノードAをローに引き下げ、データ格納装置13に論理ゼロを書き込む。上述したように、センス・アンプ21はビット・ラインBITおよびBITBを利用するので、外部的なタイミングまたはアクティブ化を要しない。特に、相補ビット・ラインBITおよびBITBが、メモリ・アレイのビット・ラインに結合され、そのビット・ラインがセンス・アンプ21を制御し、これはタイミング経路又はクロック、デコーダ、遅延経路等の他の回路によるものと異なる。このため、ビット・ラインBITおよびBITBのレール間振幅を許容する。部分的なビット・ライン振幅(partial bit line swing)を利用することも可能ではあるが、レベル遷移デコーダまたはドライバ回路が必要になるのが一般的であり、そのような外部回路は外部トリガを要するので、自制センス・アンプのメリット(利益)を減少させてしまう。
【００２５】
データ格納装置13はノードAに結合され、センス・アンプ21により検出したデータを受信する。データ格納装置13は、出力データ・バス17に供給された以前の有効データを、センス・アンプ21がビット・ラインBITおよびBITBによりイネーブルされるまで適切に保持または格納する。データ格納装置はインバータ131,132を備える。インバータ131,132はデータを保持するラッチを形成する。インバータ131は、ノードAにおいてセンス・アンプ21に結合された入力端子および出力端子を有する。インバータ132はインバータ131の出力端子に結合された入力端子、およびノードAにおいてセンス・アンプ21に結合された出力端子を有する。データ格納装置13の出力はインバータ131の入力側又はインバータ131の出力側から取り出すことが可能である。
【００２６】
データ格納装置13からの出力が、図3に示すようなセンス・アンプ21の側(インバータ131の入力側)から取り出されるとき、データはデータ格納装置13および出力バッファ15間に結合されたインバータ31に供給される。インバータ31はデータを反転させ、その反転されたデータを出力バッファ15に与える。
【００２７】
当業者であれば、特定用途の条件に依存して出力バッファを構成および設計する様々な手法が存在することを認めるであろう。そのような構成例が図3に示されている。図3に示すように、出力バッファ15は、NANDゲート151,152、インバータ153,154,155,156およびトランジスタ157,158を備える。トランジスタ157,158はそれぞれPMOSおよびNMOSトランジスタより成り、ドレイン、ソースおよびゲートに相当する一対の電流電極および制御電極を各々が有する。出力バッファ15は、ブロック制御信号SBLKによりアクティブ化され、この信号はNANDゲート151,152に供給される。センス・アンプ21により検出されたデータは、格納装置13にラッチされ、インバータ31を介して出力バッファ15に供給される。そのデータは出力バッファ15で受信され、NANDゲート151の入力に供給される。同様に、出力バッファ15で受信されたデータはインバータ155により反転され、NANDゲート152の入力に供給される。NANDゲート151の出力はインバータ153,154を介して伝達され、トランジスタ157のゲートに供給される。NANDゲート152の出力はインバータ156を介して伝達され、トランジスタ158のゲートに供給される。トランジスタ157のドレインは、たとえばVddである動作電位を受信するため電力供給端子に結合される。トランジスタ158のドレインはトランジスタ157のソースに結合されノードCを形成する。トランジスタ158のソースは、たとえばVssまたはグランドである動作電位を受信するため電力供給端子に結合される。バッファ15の出力はノードCにおいてデータ・バス17に結合され、バッファ17の入力で受信したデータをデータ出力バス17にドライブする(供給する)。動作時にあっては、出力バッファ17の入力におけるデータの極性に依存して、トランジスタ157またはトランジスタ158の一方が、データをバス17にドライブする。
【００２８】
マルチブロック・メモリの製品用途にあっては、出力データ・バス17上に生じるデータは、フィードバック回路23を介してデータ格納装置13に帰還させられる。出力データ・バスからフィードバック回路23ひいてはデータ格納装置13にデータが帰還させられ、フィードバック経路25を形成する(図2)。フィードバック回路23は、NORゲート231,232、インバータ233、およびトランジスタ234,235を備える。トランジスタ234は、ソースに相当する電流電極、ソースに相当する電流電極およびゲートに相当する制御電極を有するPMOSより成る。同様にトランジスタ235は、ソースに相当する電流電極、ソースに相当する電流電極およびゲートに相当する制御電極を有するNMOSより成る。トランジスタ234のドレインは、たとえばVddである動作電位を受信するための電力供給端子に結合される。トランジスタ234のソースはトランジスタ235のドレインに結合されノードDを形成する。トランジスタ235のソースは例えばVssまたあはグランドである電力供給電位を受信するため電力供給端子に結合される。フィードバック回路23はノードDにおいてノードAに適切に結合され、データ格納装置13に結合される。
【００２９】
マルチブロック・メモリの製品用途にあっては、ブロック・デコードまたは制御信号SBLKがメモリ・ブロック・アレイをオンおよびオフさせる(アレイ・ブロックをイネーブルまたはディセーブルにする。)。ブロック制御信号SBLK(ブロック・デコード信号ともいう。)は、アレイおよび特定のブロックをアクティブ化し、データがセンス・アンプに入来することおよび出力データ・バス上への処理を行うことを許可する。ブロック・デコード信号SBLKは、アクティブ・ブロックに対するフィードバック経路をオフにする。すなわち、出力バス17上のデータはアクティブ・ブロックのデータ格納装置には帰還されないことを意味する。ブロック・デコード信号SBLKがインアクティブ・ブロックに対してフィードバック経路25をオンさせると、ディセーブルされたまたは非選択ブロックのデータ格納装置に、出力データ・バス17上に生じるデータが予めロードされることを許容する。非選択ブロックはメモリ・アレイからのデータ検出からディセーブルされるが、出力データ・バス17からのデータを受信および格納することに対してはイネーブルにされる。
【００３０】
図4は検出回路20を実現する回路形態を示す。本発明の好適実施例にあっては、センス・アンプ21は更にインバータ214およびトランジスタ215,216を備える。インバータ214は周知の手法で形成される入力端子および出力端子を有する。トランジスタ215は、ソースに相当する電流電極、ソースに相当する電流電極およびゲートに相当する制御電極を有するPMOSより成る。同様にトランジスタ216は、ソースに相当する電流電極、ソースに相当する電流電極およびゲートに相当する制御電極を有するNMOSより成る。トランジスタ212,213の場合と同様に、トランジスタ215のドレインは、たとえばVddである動作電位を受信するための電力供給端子に結合される。トランジスタ215のソースはトランジスタ216のドレインに結合され、ノードBにおいてデータ格納装置13に結合される。トランジスタ216のソースは、たとえばVssまたはグランドである電力供給電位を受信するための電力供給端子に結合される。負荷のバランスをとるためノードAから見て、負荷回路(図示せず)がノードBにおいてデータ格納装置に結合されるようにすることも可能である。
【００３１】
トランジスタ212,213,215,216は、相補ビット・ビット・ライン対BITおよびBITBからセンス・アンプ21に到来するデータの極性に依存して、データ格納装置13の対抗する各側を引き上げるまたは引き下げる。ビット・ラインBITおよびBITBの両者がハイにつられているとき、センス・アンプはインアクティブまたはオフである。メモリ・アレイ中のアドレス指定されたメモリ・セルからのデータが論理ゼロである場合、ビット・ラインBITは論理ハイから論理ローへ降下する。ビット・ラインBITのこの降下は、トランジスタ212をオンさせ、データ格納装置13のノードAをハイにする(ドライブする)。ビット・ラインBITの論理ゼロへの降下は、インバータ214により反転させられてハイになり、トランジスタ216をオンさせ、データ格納装置13のノードBをローにする。相補ビット・ラインBITBはハイになっており、このためトランジスタ213,215はオフのままである。このことは、トランジスタ213もトランジスタ215もデータ格納装置のノードAおよびノードBをドライブしないことを意味する。一方、メモリ・アレイ中のアドレス指定されたメモリ・セルから到来するデータが論理1である場合、相補ビット・ラインBITBが論理ハイから論理ローに降下し、トランジスタ213,215をオンさせ、データ格納装置13のノードAおよびノードBの両側を引き下げおよび引き上げる。このようなトランジスタ212,213,215,216の配置構成により、対称的なプッシュ・プル(symmetrical push-pull)を適切に提供することが可能になり、特に入力で論理ハイを検出した場合にセンス・アンプ21のタイミング特性を向上させることが可能になる。
【００３２】
本発明の実施例にあっては、フィードバック回路は、ＮＯＲゲート２３１，２３２、ＮＡＮＤゲート２３７、およびトランジスタ２３４，２３５，２３６を備える。好適実施例にあっては、ＮＡＮＤゲート２３７がインバータ２３３（図３）の代わりに使用されている。ＮＡＮＤゲート２３７は、ＮＯＲゲート２３１の出力端子に結合された入力端子と、信号ＯＵＴＥＮを受信するために結合された他の入力端子とを有する。ＮＡＮＤゲート２３７は更にトランジスタ２３４のゲートに結合された出力端子を有する。トランジスタ２３６は、ドレインに相当する電流電極、ソースに相当する電流電極およびゲートに相当する制御電極を有するＮＭＯＳトランジスタより成る。トランジスタ２３６は、トランジスタ２３５のソースおよび電力供給端子間に結合される。特に、トランジスタ２３６のドレインはトランジスタ２３５のソースに結合され、トランジスタ２３６のソースは例えばＶｓｓまたはグランドである動作電位を受信するための電力供給端子に結合される。トランジスタ２３６のゲートはイネーブル信号ＯＵＴＥＮを受信するよう結合される。以下の動作説明に関し、イネーブル信号ＯＵＴＥＮは論理ハイであると仮定する。
【００３３】
マルチブロック・メモリ構造におけるアクティブまたは選択されたブロックにあっては、ブロック制御信号SBLKがハイであり、NORゲート231の出力をローにする。NORゲート231の出力がローであると、NANDゲート237の出力は論理ハイになる。NANDゲート237の出力が論理ハイであると、トランジスタ234をオフに維持することになる。ブロック信号SBLKがハイであると、NORゲート232の出力もローにさせ、トランジスタ235をオフに維持する。このようにアクティブ・ブロックではフィードバック回路23がディセーブルされる。ノードAはフィードバック経路25から適切に分離され(tristate)、ノードAおよびBがセンス・アンプ21およびデータ格納装置13によりドライブされている間はフィードバック回路23がディセーブルにされるようにする。
【００３４】
メモリ装置からのデータがメモリの異なるブロックから供給され検出された場合は、本発明によれば、出力データ・バスからのデータがインアクティブのデータ格納装置13内に伝送されることを要する。この場合、インアクティブの格納装置13が、次のクロック・サイクルでアクティブになる場合、新規データがバス上のデータと同一であるか否かを検出する前にそのデータを出力データ・バス17に供給する。インアクティブな格納装置13に出力データ・バス17からの有効データをロードすることによって、無効データ遷移またはグリッチ(1-0-1または0-1-0)を防止することが可能になる。
【００３５】
インアクティブ・ブロックにおいて、相補ビット・ラインBITおよびBITBは共にハイであり、センス・アンプ21によるデータ格納装置13への書き込みデータは生じない。さらに、インアクティブ・ブロックにあっては、ブロック制御信号SBLKがローである。出力データ・バス17からのフィードバック信号DATAもローである場合、NORゲート231の出力はハイになる。NORゲート231の出力が論理ハイであると、NORゲート232の出力をローに維持し、トランジスタ235をオフに維持する。NORゲート231の出力が論理ハイであると、フィードバック・イネーブル信号OUTENがハイであるとき、NANDゲート237の出力はローになる。NANDゲート237の出力が論理ローであると、トランジスタ234はオンになり、ノードAの電位を引き上げ、出力データ・バス17からのデータをデータ格納装置13に書き込む。
【００３６】
フィードバック・データ信号DATAがハイである場合、NORゲート231の出力はローになる。NORゲート231の出力が論理ローであると、ブロック制御信号SBLKが論理ローであるとき、NORゲート232の出力はハイになる。NORゲート232の出力がハイになると、トランジスタ235をオンさせる。フィードバック・イネーブル信号に起因して、トランジスタ236もオンになる。トランジスタ235,236がオンになるとノードAをローにし、出力データ・バス17からのデータをデータ格納装置13に書き込む。
【００３７】
メモリ全体がディセーブルされ又はその製品のバイト・アクセス性に起因して、センス・アンプ21およびデータ格納装置13が相補的にディセーブルされる場合、フィードバック・イネーブル信号OUTENがローになる。フィードバック・イネーブル信号OUTENがローになると、NANDゲート237の出力はハイになり、トランジスタ234はオフになる。トランジスタ236のゲートにおいて、フィードバック・イネーブル信号OUTENが論理ローであることに応答して、トランジスタ236はオフになり、データ格納装置13がフィードバック経路25に代わってノードAをドライブする(tristate)。
【００３８】
以上本発明により改善された検出回路および方法が提供された。シングルおよびマルチブロック・メモリ構造において、自制センス・アンプ２１が相補ビット・ラインＢＩＴおよびＢＩＴＢをトリガ・オフし、外部制御の必要性を排除し、無効データが検出され出力データ・バス１７にドライブされることを防止する。検出回路および方法は、マルチブロック・メモリ製品に対して、インアクティブ・ブロックのデータ格納装置１３に、出力データ・バス１７に生じる有効データを予めロードすることによって更に改良される。このようにすることにより、インアクティブ・ブロックがアクティブ化された場合、新規データがバス上のデータと同一であることを確認する前に出力データ・バス１７にデータ伝送され、無効な遷移またはグリッチの発生を防止する。
【００３９】
以上本発明を特定の実施例に関して説明したが、本発明がこれらに限定される主旨ではない。特に、論理センス・アンプに関しては様々な実施形態が存在する。例えば、無効データ遷移を防止するためのフィードバックの手法は、アナログ・センス・アンプを利用して行うことも可能である。さらに、本発明は低電圧用途で特に有利であるが、レール間ビット・ライン遷移を利用する任意の製品に本発明を応用することも可能である。
【図面の簡単な説明】
【図１】従来のビット・ライン検出手法によるブロック図である。
【図２】本発明の一実施例による検出手法のブロック図である。
【図３】本発明の実施例による検出手法を行う回路図である。
【図４】本発明の実施例による検出処方を行う回路図である。
【符号の説明】
10  検出回路
11  センス・アンプ
13  データ格納装置
131,132  インバータ
15  出力バッファ
151,152  NANDゲート
153,154,155,156  インバータ
157,158  トランジスタ
17  出力データ・バス
19  遅延回路
20  検出回路
21  センス・アンプ
212,213,215,216  トランジスタ
211,214  インバータ
23  フィードバック回路
231,232  NORゲート
233  インバータ
234,235,236  トランジスタ
237  NANDゲート
25  フィードバック経路
31  インバータ
【図１】
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【図２】
0004574772.tif 000003
【図３】
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【図４】
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