(57)【特許請求の範囲】
【請求項１】
ワンチップにメモリセルアレイ領域のあるメモリ部とロジック部とを有する半導体装置であって、
前記メモリ部に形成されるメモリ回路がｎ層配線で構成され、前記ロジック部に形成されるロジック回路が（ｎ＋ｍ）層配線で形成され、前記メモリ回路上の（ｎ＋１）層目に、少なくとも前記メモリセルアレイ領域を覆う形状でメタルパターンが形成され、前記ロジック部と接続されるメタル配線パターンが、前記メタルパターンと同一の配線層で形成され、
前記メモリセルアレイ領域はマトリックス状に配置され、マトリックス状に配置された前記メモリセルアレイ領域の間に隣接してワード線裏打ち領域が配置され、
前記ロジック部と接続される複数のメタル配線パターンは、前記ワード線裏打ち領域上の(ｎ＋１)層目に形成されることを特徴とする半導体装置。
【請求項２】
レイアウトデータを用いて自動レイアウトを行なうにあたって、ｎ層配線で形成されたメモリマクロ内に、（ｎ＋１）層目の自動配線時にのみ前記レイアウトデータの形状データとして使用し得る認識データを適用し、前記形状データで覆われる領域以外を自動配線レイアウト領域として使用する半導体装置のレイアウト方法であって、
前記メモリマクロを包含する形状のメモリマクロ認識データと、自動配線禁止領域認識データとより、前記メモリマクロ認識データと前記自動配線禁止領域認識データとの論理積を求め、この論理積を前記メモリマクロの形状データとすることを特徴とする半導体装置のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックＲＡＭなどのメモリを搭載した半導体装置および半導体装置のレイアウト方法に関する。
【０００２】
【従来の技術】
ワンチップ上にダイナミックＲＡＭなどのメモリ回路部とロジック回路部を搭載した半導体装置において、α線によるソフトエラー耐性の向上、他の電子部品から放射される電磁波ノイズやロジック回路部からのノイズの遮断およびメモリ回路部上のメタル配線領域の有効利用を合わせて実現する手段として、上記メモリ回路部上をグランド電位等の一定電位に接続したメタルパターンで覆い、メタルパターン上の空き領域にメタル配線を構成することが提案されていた（例えば特開平１１−２７４４２４号）。
【０００３】
【発明が解決しようとする課題】
しかしながら、ｎ層配線で構成されたメモリ回路部上に、メモリ回路部上を覆うメタルパターンを形成し、さらにメタルパターン上に配線パターン領域を形成すると、チップ全体での層配線層数は、少なくとも（ｎ＋２）層が必要になり、ロジック部の配線が（ｎ＋１）層で構成される場合は、メモリ部上を配線領域として利用することができない。またロジック部の配線が（ｎ＋２）層で構成される場合でも、メモリ部上の配線は１層しか使用できないため配線レイアウトの自由度が小さくなる。
【０００４】
このように、配線層数が比較的少ないロジック部とメモリ部を搭載した場合、メモリ部上を配線領域として使用することができない、または有効利用できないという課題がある。
【０００５】
また、一般的にメモリ部の配線層数は、ロジック部の配線層数に比較して少ない構成を有しているものの、自動配置配線ツールを使用して自動レイアウトを行う場合、各マクロブロックの形状データと、各マクロブロックのピン情報を認識して、各マクロブロック間の配線を行い、各マクロブロック内はマクロブロック間の配線を禁止するのが一般的であり、自動配置配線ツールではメモリ部上を配線領域として使用することができないため、チップ面積が増大するという課題がある。また、マニュアルでレイアウト設計を行い、メモリ部上を配線領域として有効利用した場合でも，設計工数が増大するという課題がある。
【０００６】
したがって、この発明の目的は、メモリ部上を配線領域として有効利用でき、チップ面積を縮小できる半導体装置および半導体装置のレイアウト方法を提供することである。
【０００７】
また、本発明の目的は、設計工数の大幅な低減を実現することができる半導体装置および半導体装置のレイアウト方法を提供することである。
【０００８】
【課題を解決するための手段】
請求項１記載の半導体装置は、ワンチップにメモリセルアレイ領域のあるメモリ部とロジック部とを有する半導体装置であって、メモリ部に形成されるメモリ回路がｎ層配線で構成され、ロジック部に形成されるロジック回路が（ｎ＋ｍ）層配線で形成され、メモリ回路上の（ｎ＋１）層目に、少なくともメモリセルアレイ領域を覆う形状でメタルパターンが形成され、ロジック部と接続されるメタル配線パターンが、メタルパターンと同一の配線層で形成され、メモリセルアレイ領域はマトリックス状に配置され、マトリックス状に配置されたメモリセルアレイ領域の間に隣接してワード線裏打ち領域が配置され、ロジック部と接続される複数のメタル配線パターンは、ワード線裏打ち領域上の(ｎ＋１)層目に形成されることを特徴とするものである。
【０００９】
請求項１記載の半導体装置によれば、例えばメタルパターンは少なくともメモリ部に一定電位を供給し、メタル配線パターンのうち少なくとも１本はパッド部またはロジック回路部と電気的に接続されると、必要個所に安定した一定電位を供給することができる。しかもパッケージ樹脂もしくは外部からチップ表面に入射するα線を、メモリセル上に設けたメタルパターンによって減衰させ、メモリセル内部でのソフトエラーの発生頻度を低減することができ、ソフトエラーに対してより安定動作を行うことができるとともに、メモリセル上に設けたメタルパターンと同一の配線層で、ＤＲＡＭブロック上を、ロジック回路ブロック間の配線領域として有効に利用できるため、より少ない配線層数で、自由度の高い配線パターンを形成することができる。
【００１１】
また、メタルパターンを形成しないメモリ回路上をロジック回路やパッド部間の配線領域として使用できるため、配線長の短縮とレイアウト面積の縮小ができ、ロジック回路部の特性向上とチップ面積の縮小ができる。
【００１２】
請求項２記載の半導体装置のレイアウト方法は、レイアウトデータを用いて自動レイアウトを行なうにあたって、ｎ層配線で形成されたメモリマクロ内に、（ｎ＋１）層目の自動配線時にのみレイアウトデータの形状データとして使用し得る認識データを適用し、形状データで覆われる領域以外を自動配線レイアウト領域として使用する半導体装置のレイアウト方法であって、メモリマクロを包含する形状のメモリマクロ認識データと、自動配線禁止領域認識データとより、メモリマクロ認識データと自動配線禁止領域認識データとの論理積を求め、この論理積をメモリマクロの形状データとすることを特徴とするものである。
【００１３】
請求項２記載の半導体装置のレイアウト方法によれば、メモリマクロ上に制限を設けて配線領域として利用でき、自動配置配線ツールを容易に適用でき、設計期間の短縮およびチップ面積の削減が図れる。
【００１５】
また、例えばＤＲＡＭマクロに配線禁止領域指定レイヤを入力し、ＤＲＡＭマクロの形状データとして使用することにより、容易に自動配置配線ツールに適用できるため、設計工数の大幅な低減を実現することができる。
【００２２】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００２３】
（実施の形態１）
本発明の第１の実施の形態の半導体装置について図１から図３を参照しながら説明する。
【００２４】
図１は、第１の実施の形態の構成を示すブロック図である。図１に示すように、１は半導体装置で、メモリ部であるＤＲＡＭブロック２とロジック回路ブロック３とパッド群４とを有している。ＤＲＡＭブロック２は、センスアンプ群とメモリセル群を含むメモリセルブロック５、ロウデコーダ部６、カラムデコーダ部７、基板電位発生回路や基準電位発生回路を含むメモリ制御回路部８、リードアンプ部９から構成されている。またロジック回路ブロック３はＣＭＯＳ回路で構成されているものとする。点線で示す領域１０は、アルミ層が形成される領域であり、少なくともメモリセル群を覆う形でＤＲＡＭブロック２の上層にアルミ層が形成される。また、領域１０に形成されるアルミ層はグランドノードまたは電源ノードに固定されている。１１および１２はメモリブロック２、ロジックブロック３、パッド群４を互いに結線するアルミ配線である。このうち１１は少なくともメモリセル群を覆うアルミ層と同一の配線層で形成されたアルミ信号配線であり、１２は信号配線１１より上層の配線層で形成されたアルミ信号配線である。
【００２５】
なお、実際には、ＤＲＡＭブロック２とロジックブロック３とパッド群４の接続関係は仕様に準じて結線されるものであり、図面ではその一部のみを示す。
【００２６】
次にＤＲＡＭブロックの構成について図２を参照しながら説明する。
【００２７】
図２は図１に示したＤＲＡＭブロック２の構成の一例を示すブロック図で、センスアンプ群とメモリセル群を含むメモリセルブロック５、ロウデコーダ部６、カラムデコーダ部７、基板電位発生回路や基準電位発生回路を含むメモリ制御回路部８、リードアンプ部９から構成されている。さらに、メモリセルブロック５は、マトリックス状に配置された複数のメモリセルを備えるメモリセルアレイ領域１３、複数のセンスアンプを備えるセンスアンプ領域１４、ワード線裏打ち領域１５で構成されている。また点線で示す領域１０は、アルミ層の形成領域であり、メモリセルアレイ領域１３を覆う形でアルミ層を形成する。１１および１２は図１で説明したメモリブロック２、ロジックブロック３、パッド群４を互いに結線するアルミ配線である。このうち１１は上記のアルミ層形成領域と同一の配線層で形成されたアルミ信号配線であり、１２は信号配線１１より上層の配線層で形成されたアルミ信号配線である。
【００２８】
なお、センスアンプはアドレス信号により選択されたメモリセルのデータを増幅し、かつラッチするものであり、ワードライン裏打ち領域１５は、メモリセルアレイ領域１３に隣接して配置され、ワードラインの裏打ちを行うために設けられた領域である。
【００２９】
図３は、図１に示した半導体装置１の断面の一部を示したもので、半導体基板より上層の断面構造を示している。Ａ部にはメモリセルアレイ領域１３が形成されており、Ｂ部にはセンスアンプ領域１４およびワード線裏打ち領域１５が形成されており、Ｃ部にはロジック回路ブロック３が形成されている。ＤＲＡＭブロック２はＡ、Ｂに示すように２層配線構造（第１層目配線と第２層目配線）であり、ロジック回路ブロック３は３層配線構造（第１層目配線〜第３層目配線）で構成されている。
【００３０】
１６は半導体基板、１７は素子分離領域、１８は拡散層、１９（ａ）はＤＲＡＭのワード線、１９（ｂ）はセンスアンプ領域におけるセンスアンプ駆動回路のnチャンネルトランジスタのゲート電極、１９（ｃ）はセンスアンプ領域におけるセンスアンプ駆動回路のpチャンネルトランジスタのゲート電極である。２０はDRAMメモリセルのセルプレート電極、２１はＤＲＡＭメモリセルのストレージ電極を示しており、セルプレート電極２０とストレージ電極２１は円筒スタック型メモリセルを形成している。さらに図３においてＤＲＡＭブロックのビット線２２（ａ）とロジック回路ブロックの配線２２（ｂ）は、ともに第１層アルミで形成されており、同様にＤＲＡＭブロックのワード線２３（ａ）とセンスアンプ制御信号２３（ｂ）、およびロジック回路ブロックの配線２３（ｃ）は、ともに第２層アルミで形成されている。メモリセルアレイ領域全体を覆うアルミ２４（ａ）および２４（ｂ）（図２のアルミ層が形成される領域１０に相当する）と、ワード線裏打ち領域の配線２４（ｃ）、ロジック回路ブロックの配線２４（ｄ）は、ともに第３層アルミで形成されている。ＤＲＡＭブロックの配線２５（ａ）、ロジック回路ブロックの配線２５（ｂ）は、ともに第４層アルミで形成されている。２６はパッケージ樹脂を示している。
【００３１】
ここで、ワード線裏打ち領域の配線２４（ｃ）は，メモリセルアレイ領域全体を覆うアルミ２４（ａ）および２４（ｂ）と同一の配線層で形成し、ロジック回路ブロック間の結線およびロジック回路ブロックとパッド領域との結線に使用するものである。また、ＤＲＡＭブロックの配線２５（ａ）は、メモリブロック上に自由に配線を形成できる。
【００３２】
なお、図３には示されていないがＤＲＡＭブロックのワード線１９（ａ）と第２アルミで形成されたワード線２３（ａ）は、ワード線裏打ち領域１５で並列接続されており、実効的な配線抵抗を低く抑えている。また、メモリセルアレイ領域全体を覆うアルミ２４（ａ）から配線間コンタクトを介して、センスアンプ駆動回路のnチャンネルトランジスタのソース領域である拡散層に安定したグランドレベルを供給し、アルミ２４（ｂ）からは配線間コンタクトを介して、センスアンプ駆動回路のpチャンネルトランジスタのソース領域である拡散層に、安定した電源レベルを供給する働きを有する。
【００３３】
なお、アルミパターン２４（ａ）および２４（ｂ）に与えられる電位は、グランドレベルや電源レベルに限定するものではなく、チップ内部で自己発生する一定電位をあたえても同様の効果を得ることができる。
【００３４】
また、上記実施の形態では、配線層の材料としてアルミニウムを用いて説明したが、それに限定するものではなく、銅などのその他の金属（メタル）を用いても差し支えない。
【００３５】
さらに、金属配線の総数についても任意であり、第１の実施の形態では、ＤＲＡＭブロックを２層配線構造、ロジック回路ブロックを４層配線構造としている。ＤＲＡＭ回路ブロックの配線数をｎ（ｎ＝１、２、３…）層とした場合、ロジック回路ブロックは（ｎ＋２）層とするのが、最も効果が大である。
【００３６】
さらに第１の実施の形態では、メモリセルアレイ部５の構造としてＤＲＡＭを使用した半導体装置を示しているが、ＳＲＡＭやフラッシュメモリをメモリセルアレイを採用した構造であっても、本発明が適用されることは言うまでもない。さらにロジック回路ブロック３の構成に関しても、ＣＭＯＳ回路で構成されたものに限らず、Ｂｉ−ＣＭＯＳ構成であっても構わない。
【００３７】
なお、第１の実施の形態では、アルミパターン２４（ａ）および２４（ｂ）はメモリセルアレイ領域のみを覆う構成としたが、メモリセルと同様にノイズの影響を受けやすいセンスアンプ領域や、ダイナミック回路部に適用しても、同様の効果を得られる。
【００３８】
以上のように構成される半導体装置において、パッケージ樹脂２６もしくは外部からチップ表面に入射するα線がアルミパターン２４（ａ）または２４（ｂ）によって減衰するためＤＲＡＭブロック２でのソフトエラーの発生頻度が低減される。
【００３９】
また、ワード線裏打ち領域の配線２４（ｃ）は、メモリセルアレイ領域全体を覆うアルミ２４（ａ）および２４（ｂ）と同一の配線層で形成し、ロジック回路ブロック間の結線およびロジック回路ブロックとパッド領域との結線に使用するので、ＤＲＡＭブロック上をロジック回路ブロックの配線領域として、有効に利用することができレイアウト面積が縮小できるとともに、ロジック回路ブロックの配線長が短縮できるため、ロジック回路ブロックの高速化、低消費電力化等の性能を向上できるという効果がある。
【００４０】
上記のように第１の実施の形態の半導体装置は、ワンチップにメモリセルアレイ領域、センスアンプ領域、デコーダ領域、メモリ制御回路領域を含むメモリ部およびロジック部を有する半導体装置において、メモリ部に形成されるメモリ回路がｎ層配線で構成され、ロジック部に形成されるロジック回路が（ｎ＋ｍ）層（ここでｎ＝１、２、３…、ｍ＝１、２、３…）配線で構成され、メモリ回路上に（ｎ＋１）層目の配線層で少なくともメモリセルアレイ部を覆うメタルパターンと、メモリセルアレイ部を覆うメタルパターンと同一の配線層で少なくとも１本のメタル配線を形成し、メタルパターンは少なくともメモリ部に一定電位を供給し、メタル配線のうち少なくとも１本はパッド部またはロジック回路部と電気的に接続されている。
【００４１】
この構成により、必要個所に安定した一定電位を供給することができるとともに、メタルパターンはパッケージ樹脂もしくは外部から入射するα線を減衰させるため、メモリセル内部でのソフトエラーの発生頻度が低減される。さらに、メタルパターンを形成しないメモリ回路上をロジック回路やパッド部間の配線領域として使用できるため、配線長の短縮とレイアウト面積の縮小ができ、ロジック回路部の特性向上とチップ面積の縮小ができる。
【００４２】
（実施の形態２）
次に、本発明の第２の実施の形態の半導体装置のレイアウト方法およびＤＲＡＭマクロの構成について図４および図５（ａ）、（ｂ）を参照しながら説明する。
【００４３】
図４は、第２の実施の形態のレイアウト構成を示すブロック図である。図４において、２７は半導体装置のチップ全体のレイアウト領域、２８はＤＲＡＭマクロの形状データ、２９はロジック回路ブロックの形状データ、３０はパッド部の形状データであり、ワンチップのレイアウトデータを自動配置配線ツールを用いて生成できるように、各マクロブロックにマクロブロックの形状を認識する目的で、マクロライブラリ仕様にしたがって入力された枠データである。
【００４４】
また、１０は第１の実施の形態に示した、メモリセル領域を覆うアルミパターン（アルミ層が形成される領域）である。３１はアルミフューズ領域であり、レーザービーム等によりアルミフューズ領域３１の特定のフューズを切断し、回路動作を切りかえることができるフューズ群を形成する。一般にこのフューズ群はチップ内で使用するアルミ配線のうち、最上層で形成する。３２は、メモリセル領域を覆うアルミパターン１０を覆う形で入力した３層目アルミ配線禁止領域である。３３はフューズ領域３１を覆う形で入力したアルミ配線全層配線禁止領域である。
【００４５】
図５（ａ）、図５（ｂ）は、自動配置配線ツールに認識させるマクロブロックの形状データを示したものであり、図５（ａ）は、３層目アルミ配線用の形状データ、図５（ｂ）は４層目アルミ配線用の形状データを示す。図５（ａ）において、２８はＤＲＡＭマクロの形状データであり、１層目および２層目のアルミ配線時に、ＤＲＡＭマクロの形状を認識するデータである。ＤＲＡＭマクロの形状データ２８は、あらかじめ定められたレイヤーで、ＤＲＡＭマクロのレイアウトデータとして入力されており、ロジック回路ブロックの形状データとは異なり、ＤＲＡＭ部専用のレイヤーを使用するものである。
【００４６】
図５（ａ）に示すように、３層目のアルミ配線を行う時のみ、メモリセル領域を覆うアルミパターン１０を覆う形で入力した３層目アルミ配線禁止領域３２と、フューズ領域３１を覆う形で入力したアルミ配線全層配線禁止領域３３を、ＤＲＡＭマクロの形状データとする。
【００４７】
なお、ＤＲＡＭ部以外にも、３層目アルミ配線禁止領域３２および、アルミ配線全層配線禁止領域３３が存在しても問題が生じないように、ＤＲＡＭマクロの形状データ２８と、アルミ配線全層配線禁止領域３３の論理積を、自動配置配線ツールに認識させるＤＲＡＭマクロの３層目アルミ配線用の形状データとする。
【００４８】
また図５（ｂ）に示すように、４層目のアルミ配線を行う時のみ、フューズ領域３１を覆う形で入力したアルミ配線全層配線禁止領域３３をＤＲＡＭ部の形状データとする。なおＤＲＡＭ部以外にも、アルミ配線全層配線禁止領域３３が存在しても問題が生じないように、ＤＲＡＭマクロの形状データ２８と、アルミ配線全層配線禁止領域３３の論理積を、自動配置配線ツールに認識させるＤＲＡＭマクロの、４層アルミ配線用形状データとする。
【００４９】
以上のように構成される半導体装置のレイアウト方法において、２層アルミ配線構造で形成されたＤＲＡＭブロック上を、３層目および４層目のアルミ配線に制限を設けて、ロジックブロック間の配線領域として利用でき、さらに自動配置配線ツールに容易に適用できるため、設計期間の短縮および、チップ面積の削減、ロジック回路ブロックの性能向上が容易に実現できる。
【００５０】
なお、上記第２の実施の形態では、配線層の材料としてアルミニウムを用いて説明したが、それに限定するものではなく、銅などのその他の金属（メタル）を用いても差し支えない。
【００５１】
さらに、金属配線の総数についても任意であり、第２の実施の形態では、ＤＲＡＭブロックを２層配線構造、ロジック回路ブロックを４層配線構造としているが、特に限定するものではない。
【００５２】
（実施の形態３）
つぎに、本発明の第３の実施の形態の半導体装置のレイアウト方法およびＤＲＡＭマクロの構成について、図６を参照しながら説明する。
【００５３】
図６は、第３の実施の形態の構成を示すブロック図である。なお、図１から図５を用いて説明した半導体装置のレイアウト構成と同様の構成については、同一の符号を付して説明を省略する。図６における３４は、ＤＲＡＭマクロのレイアウトデータとして構成した第３アルミ配線層群である。なお、第３アルミ配線層群３４は、ＤＲＡＭマクロ単独では他の電位に接続されずにフローティングであり、ロジック回路ブロック間及び、パッドとロジック回路ブロック間の結線に用いる配線パターンである。第３アルミ層３４は、ＤＲＡＭマクロにおいて、メモリセル領域を覆うアルミパターン１０と同一の配線層で構成され、電源やグランドノードに固定された第２層目のアルミ配線上等の、動作的に安定した領域に構成したものである。
【００５４】
また、第３アルミ配線層群３４に固有の信号名と、ＤＲＡＭブロック形状データ２８を付加することで、自動配置配線ツールに容易に適用でき、設計工数の低減およびチップサイズを縮小できる効果に加え、ＤＲＡＭブロックとロジック回路ブロックの相互の、ノイズ等による悪影響を抑制することができ、ＤＲＡＭブロックとロジック回路ブロック双方の回路動作の安定を実現することができる。
【００５５】
また、ＤＲＡＭブロックは、チップ全体の中で大きな割合を占め、第３アルミ配線層群３４は、ＤＲＡＭブロック内を平行して配線されることが一般的であるとともに、ロジック回路ブロック間のデータバス線として用いる可能性が高い。そこで、第３アルミ配線層群３４のアルミ配線の幅と間隔を、デザインルールの２倍程度以上の寸法とし、等ピッチでレイアウトすることで、第３アルミ配線層群３４の隣接配線間容量の低減およびカップリングノイズの低減ができ、より安定したロジック回路ブロックの動作を実現することができる。
【００５６】
さらにメタル配線パターンは配線幅および配線間隔が異なる複数種類を形成することができる。
【００５７】
【発明の効果】
請求項１記載の半導体装置によれば、例えばメタルパターンは少なくともメモリ部に一定電位を供給し、メタル配線パターンのうち少なくとも１本はパッド部またはロジック回路部と電気的に接続されると、必要個所に安定した一定電位を供給することができる。しかもパッケージ樹脂もしくは外部からチップ表面に入射するα線を、メモリセル上に設けたメタルパターンによって減衰させ、メモリセル内部でのソフトエラーの発生頻度を低減することができ、ソフトエラーに対してより安定動作を行うことができるとともに、メモリセル上に設けたメタルパターンと同一の配線層で、ＤＲＡＭブロック上を、ロジック回路ブロック間の配線領域として有効に利用できるため、より少ない配線層数で、自由度の高い配線パターンを形成することができる。
【００５８】
また、メタルパターンを形成しないメモリ回路上をロジック回路やパッド部間の配線領域として使用できるため、配線長の短縮とレイアウト面積の縮小ができ、ロジック回路部の特性向上とチップ面積の縮小ができる。
【００５９】
請求項２記載の半導体装置のレイアウト方法によれば、メモリマクロ上に制限を設けて配線領域として利用でき、自動配置配線ツールを容易に適用でき、設計期間の短縮およびチップ面積の削減が図れる。
【００６０】
また、例えばＤＲＡＭマクロに配線禁止領域指定レイヤを入力し、ＤＲＡＭマクロの形状データとして使用することにより、容易に自動配置配線ツールに適用できるため、設計工数の大幅な低減を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す平面にみた説明図である。
【図２】本発明の第１の実施の形態のＤＲＡＭブロックの構成を示す平面にみた説明図である。
【図３】本発明の第１の実施の形態の構成を示す部分断面図である。
【図４】本発明の第２の実施の形態２の構成を示す平面にみた説明図である。
【図５】（ａ）は第２の実施の形態のＤＲＡＭブロックの３層目のアルミ配線用の形状データを示す説明図、（ｂ）は４層目のアルミ配線用の形状データを示す説明図である。
【図６】本発明の第３の実施の形態の構成を示す説明図である。
【図７】従来例の構成を示す説明図である。
【符号の説明】
１    半導体装置
２    ＤＲＡＭブロック
３    ロジック回路ブロック
４    パッド群
５    メモリセルブロック
６    ロウデコーダ部
７    カラムデコーダ部
８    メモリ制御回路部
９    リードアンプ部
１０  アルミパターン
１１  第３層アルミ配線
１２  第４層アルミ配線
１３  メモリセルアレイ領域
１４  センスアンプ領域
１５  ワード線裏打ち領域
１６  半導体基板
１７  素子分離領域
１８  拡散層
１９（ａ）  ＤＲＡＭのワード線
１９（ｂ）  センスアンプ駆動回路のnチャンネルトランジスタのゲート電極
１９（ｃ）  センスアンプ駆動回路のpチャンネルトランジスタのゲート電極
２０  ＤＲＡＭメモリセルのセルプレート電極
２１  ＤＲＡＭメモリセルのストレージノード電極
２２（ａ）  ＤＲＡＭブロックのビット線
２２（ｂ）  ロジック回路ブロックの第１層アルミ配線
２３（ａ）  ＤＲＡＭブロックのワード線裏打ち配線
２３（ｂ）  センスアンプ制御信号
２３（ｃ）  ロジック回路ブロックの第２層アルミ配線
２４（ａ）、２４（ｂ）  メモリセルアレイを覆う第３層アルミ配線
２４（ｃ）  ワード線裏打ち領域の第３層アルミ配線
２４（ｄ）  ロジック回路ブロックの第３層アルミ配線
２５（ａ）  ＤＲＡＭブロックの第４層アルミ配線
２５（ｂ）  ロジック回路ブロックの第４層アルミ配線
２６  パッケージ樹脂
２７  チップレイアウト領域
２８  ＤＲＡＭマクロの形状データ
２９  ロジック回路ブロックの形状データ
３０  パッド部の形状データ
３１  アルミフューズ領域
３２  第３層アルミ配線禁止領域
３３  アルミ配線全層禁止領域
３４  第３層アルミ配線層群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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