(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタを備えたアクティブマトリクス基板であって、
前記薄膜トランジスタは、ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上の半導体層と、前記半導体層上のソース電極と、前記ソース電極の両側に配された第１および第２ドレイン電極部とを有し、
前記ゲート絶縁膜は、前記ゲート電極と重なる薄膜部と、これよりも膜厚の大きな非薄膜部とを有し、
前記薄膜部は向かい合う２つのエッジを有する形状であり、その一方のエッジと前記第１ドレイン電極部とが重なるとともに、もう一方のエッジと前記第２ドレイン電極部とが重なることを特徴とするアクティブマトリクス基板。
【請求項２】
前記第１および第２ドレイン電極部が互いに線対称の形状であることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項３】
前記第１および第２ドレイン電極部の対称軸上に前記ソース電極が伸びていることを特徴とする請求項２記載のアクティブマトリクス基板。
【請求項４】
前記ゲート電極は向かい合う２つのエッジを有する形状であり、前記ゲート電極の一方のエッジ上に前記薄膜部の一方のエッジが位置するとともに、前記ゲート電極の他方のエッジ上に前記薄膜部の他方のエッジが位置することを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項５】
前記ゲート電極は向かい合う２つのエッジを有する形状であり、前記ゲート電極の一方のエッジから所定距離だけ内側にあって前記エッジに沿う線上に前記薄膜部の一方のエッジが位置するとともに、前記ゲート電極の他方のエッジから略前記所定距離だけ内側にあって前記エッジに沿う線上に前記薄膜部の他方のエッジが位置することを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項６】
前記薄膜トランジスタはさらに第３ドレイン電極部を有し、
前記ソース電極は向かい合う２つの部分からなるとともに、これら２つの部分の間に前記第３ドレイン電極部が配されていることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項７】
前記非薄膜部は複数のゲート絶縁層からなり、薄膜部も前記複数のゲート絶縁層からなり、前記複数のゲート絶縁層の少なくとも１つについては、非薄膜部に対応する領域の膜厚よりも薄膜部に対応する領域の膜厚の方が小さくなっていることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項８】
前記非薄膜部は複数のゲート絶縁層からなり、薄膜部は、前記複数のゲート絶縁層の少なくとも１つが除去されてなることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項９】
前記非薄膜部の最下層のゲート絶縁層は平坦化膜であり、薄膜部では前記平坦化膜が除去されていることを特徴とする請求項８に記載のアクティブマトリクス基板。
【請求項１０】
前記平坦化膜がスピンオンガラス（ＳＯＧ）材料からなることを特徴とする請求項９に記載のアクティブマトリクス基板。
【請求項１１】
前記平坦化膜の基板面に接する部分の厚みが、基板面に形成されるゲート電極の厚みよりも大きいことを特徴とする請求項９に記載のアクティブマトリクス基板。
【請求項１２】
前記非薄膜部は、薄膜部との境界近傍が順テーパ形状となっていることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項１３】
前記薄膜部は長方形形状であり、長手方向の２辺が、薄膜部の前記２つのエッジに相当することを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項１４】
第１および第２ドレイン電極部は、薄膜部の各エッジに沿う方向に延伸する形状であることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項１５】
第１ドレイン電極部は、前記薄膜部の各エッジに沿う方向に延伸し、薄膜部上に位置する延伸部と、前記延伸部よりソース電極から離れる向きに延伸し、薄膜部の一方のエッジを跨ぐ連結部とを備え、
第２ドレイン電極部も、前記薄膜部の各エッジに沿う方向に延伸し、薄膜部上に位置する延伸部と、前記延伸部よりソース電極から離れる向きに延伸し、薄膜部の他方のエッジを跨ぐ連結部とを備えることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項１６】
前記ゲート電極は長方形形状であり、長手方向の２辺が、ゲート電極の前記２つのエッジに相当することを特徴とする請求項４記載のアクティブマトリクス基板。
【請求項１７】
前記複数のゲート絶縁層の少なくとも１つに有機物が含まれることを特徴とする請求項８に記載のアクティブマトリクス基板。
【請求項１８】
１つの画素領域に、第１薄膜トランジスタに接続された第１画素電極と、第２薄膜トランジスタに接続された第２画素電極とが設けられ、第１および第２薄膜トランジスタは共通のゲート電極を有するアクティブマトリクス基板であって、
前記第１および第２薄膜トランジスタは、前記共通のゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上の半導体層と、前記半導体層上の共通のソース電極とを有し、
前記第１薄膜トランジスタは、前記共通のソース電極の一方側に配された第１ドレイン電極部を有し、前記第２薄膜トランジスタは、前記共通のソース電極のもう一方側に配された第２ドレイン電極部を有し、
前記ゲート絶縁膜は、前記共通のゲート電極と重なる薄膜部と、これよりも膜厚の大きな非薄膜部とを有し、
前記薄膜部が向かい合う２つのエッジを有する形状であるとともに、その一方のエッジと前記第１薄膜トランジスタの第１ドレイン電極部とが重なり、もう一方のエッジと前記第２薄膜トランジスタの第２ドレイン電極部とが重なることを特徴とするアクティブマトリクス基板。
【請求項１９】
請求項１〜１８のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする表示装置。
【請求項２０】
請求項１９に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えていることを特徴とするテレビジョン受像機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、表示装置および製造方法に関するものである。より詳しくは、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置や、これに使用されるアクティブマトリクス基板およびその製造方法に関するものである。
【背景技術】
【０００２】
アクティブマトリクス基板は、液晶表示装置、ＥＬ（Electro Luminescence：エレクトロルミネッセンス）表示装置等のアクティブマトリクス型表示装置において幅広く用いられている。従来のアクティブマトリクス型液晶表示装置に用いられているアクティブマトリクス基板では、基板上に交差するように配置された複数本の走査信号線と複数本のデータ信号線との各交点に、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）等のスイッチング素子が設けられている。そして、このＴＦＴ等のスイッチング機能により、ＴＦＴ等と接続された各画素（電極）部に画像信号が適宜伝達されている。また、ＴＦＴ等をオフにしている期間中の液晶層の自己放電またはＴＦＴ等のオフ電流による画像信号の劣化を防止したり、液晶駆動における各種変調信号の印加経路等に使用したりするために、各画素部に保持容量素子が設けられたアクティブマトリクス基板も存在する。【０００３】
従来のアクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板の構成としては、例えば、以下のようなものが知られている（例えば、特許文献１参照）。【０００４】
ここで、従来のアクティブマトリクス型液晶表示装置に備えられるアクティブマトリクス基板について説明する。図２２は、従来のアクティブマトリクス基板の一画素を示す平面図である。【０００５】
従来のアクティブマトリクス基板の各画素領域２００には、複数の画素電極５１がマトリクス状に設けられており、その画素電極５１の周囲を、走査信号を供給するための走査信号線５２と、データ信号を供給するためのデータ信号線５３とが互いに交差するように設けられている。図２２は、複数の画素電極５１のうちの１つを示している。【０００６】
また、これらの走査信号線５２とデータ信号線５３との交差部には、画素電極５１に接続されるスイッチング素子としてのＴＦＴ５４が設けられている。ＴＦＴ５４のゲート電極５５には走査信号線５２が接続されており、走査信号が入力されることによってＴＦＴ５４が駆動制御される。また、ＴＦＴ５４のソース電極６６ａにはデータ信号線５３が接続されており、データ信号が入力される。さらに、ＴＦＴ５４のドレイン電極６６ｂにはドレイン配線５６が接続されている。このドレイン配線５６には保持容量素子の一方の電極（保持容量上電極）５７が接続されており、保持容量上電極５７はコンタクトホール５８を介して画素電極５１と接続されている。そして、保持容量（共通）配線５９が保持容量素子の他方の電極（保持容量下電極）として機能している。【０００７】
上記アクティブマトリクス基板２００のＴＦＴ５４の構成について説明する。まず、透明絶縁性基板上に、走査信号線５２に接続されたゲート電極５５が設けられ、このゲート電極上を覆ってゲート絶縁膜が設けられている。さらに、ゲート絶縁膜上にはゲート電極と重畳するように半導体層が設けられ、半導体層の一部を覆うようにソース電極６６ａおよびドレイン電極６６ｂが設けられている。【０００８】
ところが、このようにゲート絶縁膜が１層の構成である場合には、走査信号線とデータ信号線との交差部にて、ゲート絶縁膜にピンホールやクラックなどの欠陥が発生した場合には、各信号線が短絡してしまう。このため、ゲート絶縁膜を２層化する構成が提案されている（例えば、特許文献２参照）。【０００９】
ただ、ゲート絶縁膜を２層化する場合には、ゲート電極と半導体層との間に厚いゲート絶縁膜が存在するため、ＴＦＴの特性が劣化してしまうという問題がある。【００１０】
この問題を回避する手法として、ゲート絶縁層を、半導体層の下部については単層構造（窒化シリコン膜）とし、それ以外については複層構造（酸化シリコン膜および窒化シリコン膜）とする構成が特許文献３に開示されている。この方法では、フォトリソグラフィ工程およびドライエッチング工程によって半導体層の下部の酸化シリコン膜をエッチング等により除去する必要がある。
【特許文献１】日本国公開特許公報「特開平９−１５２６２５号公報（平成９年(1997)６月１０日公開）」
【特許文献２】日本国公開特許公報「特開平７−１１４０４４号公報（平成７年(1995)５月２日公開）」
【特許文献３】日本国公開特許公報「特開平６−１１２４８５号公報（平成６年(1994)４月２２日公開）」
【発明の開示】
【００１１】
しかしながら、特に大型のアクティブマトリクス基板では、上記フォトリソグラフィ工程での露光処理が複数回に分けて行われる。大型基板全体を同時露光できないからである。この場合、異なる露光処理において露光パターンがずれ、ゲート電極とゲート絶縁膜の単層部分との相対的な位置関係がずれて（アライメントずれが発生して）しまうという問題がある。このように両者の位置関係がずれると、ゲート電極およびドレイン電極間に形成される寄生容量（Ｃｇｄ）が基板内でばらつくことになり、例えばゲートＯＦＦ時に発生するドレイン引き込み電圧のばらつき、ひいては、表示品位の低下を招来する。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的は、基板内の各ＴＦＴにゲート絶縁膜の薄い部分を有するアクティブマトリクス基板において、各ＴＦＴの寄生容量（特にＣｇｄ）の基板内ばらつきを抑えて高表示品位を実現するアクティブマトリクス基板を提供する点にある。
【００１３】
本発明に係るアクティブマトリクス基板は、上記課題を解決するために、各トランジスタのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に、膜厚が小さくなった薄膜部を有しており、該薄膜部は、これと重畳するゲート電極をマスクとして利用し、形成されたものであることを特徴としている。
【００１４】
ゲート絶縁膜のゲート電極上部分を薄く（他の部分、例えば基板面上部分を厚く）することで、トランジスタ特性を維持しつつ、配線短絡の発生を抑えることができる。
【００１５】
上記構成によれば、各薄膜部は、これと重畳するゲート電極を利用して形成される。例えば、各薄膜部を形成するフォトリソグラフィ工程において、ゲート電極がマスクとして用いられる。これにより、薄膜部がゲート電極に対して整合され、ゲート電極と薄膜部との位置関係が基板内でばらつくことを回避できる。これにより、基板内における各ＴＦＴ間の寄生容量（特にＣｇｄ）のばらつきを抑制することができ、本アクティブマトリクス基板を用いた表示装置において、その表示品位を一層向上させることができる。
【００１６】
本アクティブマトリクス基板においては、各トランジスタは、ソース電極およびその両側に配された第１および第２のドレイン電極部を有し、上記薄膜部は向かい合う２つのエッジを有する形状であり、上記第１のドレイン電極部がその一方のエッジと重畳し（その一方のエッジを跨ぎ）、上記第２のドレイン電極部がもう一方のエッジと重畳して（もう一方のエッジを跨いで）いることが好ましい。
【００１７】
上記構成においては、ソース電極と第１のドレイン電極部との間、およびソース電極と第２のドレイン電極部との間がチャネル領域となる。
【００１８】
ここで、上記第１のドレイン電極部が薄膜部の一方のエッジと重畳し、上記第２のドレイン電極部が薄膜部のもう一方のエッジと重畳しているため、ドレイン電極の位置ずれ（特に、エッジ同士が向かい合う方向のずれ）に対して、２つのドレイン電極部間で薄膜部との重畳面積を補償し合う。例えば、ドレイン電極がずれて第１のドレイン電極部と薄膜部との重畳面積が減少した場合、第２のドレイン電極部と薄膜部との重畳面積が増加するため、各ドレイン電極部と薄膜部との重畳面積（総計）は変動しにくい。
【００１９】
このように、ゲート電極と薄膜部との位置ずれがなく、かつ、ドレイン電極のずれに対してドレイン電極部および薄膜部の重畳面積が変動しにくい構成とすることで、基板内におけるＣｇｄのばらつきを極めて効果的に抑制することができる。これにより、本アクティブマトリクス基板を用いた表示装置において、その表示品位を一層向上させることができる。
【００２０】
本発明に係るアクティブマトリクス基板は、上記課題を解決するために、各トランジスタのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に、膜厚が小さくなった薄膜部を有しており、各トランジスタはソース電極およびその両側に配された第１および第２のドレイン電極部を有し、上記薄膜部が向かい合う２つのエッジを有する形状であるとともに、上記第１のドレイン電極部がその一方のエッジと重畳し、上記第２の電極部がもう一方のエッジと重畳していることを特徴とする。
【００２１】
上記構成においては、ソース電極と第１のドレイン電極部との間、およびソース電極と第２のドレイン電極部との間がチャネル領域となる。
【００２２】
ここで、上記第１のドレイン電極部が薄膜部の一方のエッジと重畳し、上記第２のドレイン電極部が薄膜部のもう一方のエッジと重畳しているため、ドレイン電極の位置ずれ（特に、エッジ同士が向かい合う方向のずれ）に対して、２つのドレイン電極部間で薄膜部との重畳面積を補償し合う。例えば、ドレイン電極がずれて第１のドレイン電極部と薄膜部との重畳面積が減少した場合、第２のドレイン電極部と薄膜部との重畳面積が増加するため、各ドレイン電極部と薄膜部との重畳面積（総計）は変動しにくい。これにより、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。
【００２３】
本アクティブマトリクス基板においては、第１および第２のドレイン電極部が互いに線対称の形状であることが好ましい。こうすれば、ドレイン電極の位置ずれに対する上記重畳面積の補償を、より正確に行うことができる。この場合、上記第１および第２のドレイン電極部の対称軸上に上記ソース電極部が伸びている構成とすることができる。
【００２４】
本アクティブマトリクス基板においては、各ゲート電極は向かい合う２つのエッジを有する形状であり、このゲート電極の各エッジ上に、上記薄膜部の各エッジが位置する構成とすることもできる。また、各ゲート電極は向かい合う２つのエッジを有する形状であり、このゲート電極の各エッジから等距離だけ内側にあって各エッジに沿う線上に、上記薄膜部の各エッジが位置している構成とすることもできる。このように、薄膜部をゲート電極に整合させることで、ゲート電極と薄膜部との位置関係が基板内でばらつくことを回避できる。
【００２５】
本アクティブマトリクス基板においては、上記ソース電極は向かい合う第１および第２のソース電極部からなり、この第１および第２のソース電極部間に、第３のドレイン電極部が設けられている構成とすることもできる。
【００２６】
本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層からなり、上記薄膜部においては少なくとも１つのゲート絶縁層が薄く形成されている構成とすることもできる。この場合、有機物を含むゲート絶縁層を備えることが望ましい。有機物を含む材料としてはＳＯＧ（スピンオンガラス）材料やアクリル系樹脂材料、エポキシ系樹脂、ポリイミド系樹脂、ポリウレタン系樹脂、ポリシロキサン系樹脂、ノボラック系樹脂などがある。これらの材料は基板上に塗布することで形成できるので、ミクロンオーダーの厚膜化が比較的容易である。このため、走査信号線に接続された導電層や保持容量配線と他の配線との距離を大きくすることができ、短絡を発生し難くすることができる。
【００２７】
また、上記ゲート絶縁膜は複数のゲート絶縁層からなり、薄膜部において１以上のゲート絶縁層を有し、他の部分においてそれより多いゲート絶縁層を有する構成とすることもできる。また、上記他の部分においては、最下層のゲート絶縁層が平坦化膜である構成とすることもできる。このような平坦化膜を設けることで、走査信号線あるいは保持容量配線とデータ信号線とが交差する部分において該データ信号線が断線しにくくすることができる。この場合、上記平坦化膜がスピンオンガラス（ＳＯＧ）材料であっても構わない。本構成によれば、ＳＯＧ材料で形成される平坦化膜（第１ゲート絶縁層）上に、もう一層のゲート絶縁層（第２ゲート絶縁層）、半導体層（高抵抗半導体層および低抵抗半導体層）を、ＣＶＤ法などにより連続して成膜することができ、製造工程の短縮化が可能となる。また、上記平坦化膜の基板面に接する部分の厚みを、基板面に形成されるゲート電極よりも大きくすることで、平坦化効果をさらに向上させることができる。
【００２８】
また、ゲート絶縁膜における薄膜部のエッジ近傍は順テーパ形状であることが好ましい。こうすれば、上層に形成される電極が断線しにくくなる。
【００２９】
本アクティブマトリクス基板においては、上記薄膜部は長方形形状であり、長手方向の２辺が薄膜部の上記２つのエッジに相当する構成とすることもできる。また、上記ゲート電極は長方形形状であり、長手方向の２辺がゲート電極の上記２つのエッジに相当する構成とすることもできる。また、第１および第２のドレイン電極部は、上記薄膜部のエッジ方向に延伸する形状（例えば、長方形形状）とすることもできる。また、第１および第２のドレイン電極部はそれぞれ、上記薄膜部のエッジ方向に延伸する延伸部と、該延伸部よりソース電極から離れる向きに伸びる連結部とを備え、上記延伸部が薄膜部上に位置するとともに連結部が薄膜部のエッジと重畳し、該連結部の上記エッジ方向の幅が、延伸部の上記エッジ方向の幅より小さい構成とすることもできる。上記延伸部と連結部とを備える構成とは、例えば、Ｔ字形状や差し金（横Ｌ字）形状である。この構成では、第１および第２のドレイン電極部とゲート電極との重畳部分が少なくなるため、Ｃｇｄを低減することができる。
【００３０】
本アクティブマトリクス基板は、各画素領域に、ソース電極およびゲート電極を共通とする、第１および第２のトランジスタを有し、第１のトランジスタが有する第１のドレイン電極部と、第２のトランジスタが有する第２のドレイン電極部とが向かい合うとともに、この第１および第２の電極部間に上記ソース電極が設けられ、各ゲート電極を覆うゲート絶縁膜は、該ゲート電極と重畳する部分に、膜厚が小さくなった薄膜部を有しており、上記薄膜部が向かい合う２つのエッジを有する形状であるとともに、上記第１のドレイン電極部がその一方のエッジと重畳し、上記第２の電極部がもう一方のエッジと重畳していることを特徴とする。
【００３１】
本アクティブマトリクス基板は、いわゆるマルチ画素構造を備える。上記構成によれば、第１のドレイン電極部が薄膜部の一方のエッジと重畳し、上記第２のドレイン電極部が薄膜部のもう一方のエッジと重畳しているため、ドレイン電極の位置ずれ（特に、エッジ同士が向かい合う方向のずれ）に対して、２つのドレイン電極部間で薄膜部との重畳面積を補償し合う。例えば、ドレイン電極がずれて第１のドレイン電極部と薄膜部との重畳面積が減少した場合、第２のドレイン電極部と薄膜部との重畳面積が増加するため、各ドレイン電極部と薄膜部との重畳面積（総計）は変動しにくい。これにより、基板内におけるＣｇｄのばらつきを効果的に抑制することができ、本アクティブマトリクス基板を用いたマルチ画素駆動型表示装置において、その表示品位を向上させることができる。この場合、各薄膜部は、これと重畳するゲート電極を利用して形成されたものであることが好ましい。上記構成によれば、各薄膜部は、これと重畳するゲート電極を利用して形成される。例えば、各薄膜部を形成するフォトリソグラフィ工程において、ゲート電極がマスクとして用いられる。これにより、薄膜部がゲート電極に対して整合され、ゲート電極と（ゲート絶縁膜の）薄膜部との位置関係が基板内でばらつくことを回避できる。これにより、基板内における各ＴＦＴ間の寄生容量（特にＣｇｄ）のばらつきをより効果的に抑制することができ、本アクティブマトリクス基板を用いたマルチ画素駆動型表示装置において、その表示品位を一層向上させることができる。
【００３２】
また、本発明の表示装置（例えば、液晶表示装置）は、上記アクティブマトリクス基板を備えることを特徴とする。
【００３３】
また、本発明のテレビジョン受像機は、上記表示装置と、テレビジョン放送を受信するチューナ部とを備えていることを特徴とする。
【００３４】
また、本発明のアクティブマトリクス基板は、複数のトランジスタを備えるアクティブマトリクス基板であって、各トランジスタのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に、膜厚が小さくなった薄膜部を有しており、各薄膜部は、これと重畳するゲート電極に整合していることを特徴とする。
【００３５】
また、本発明のアクティブマトリクス基板の製造方法は、基板上にゲート電極を形成するゲート電極形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を成膜する成膜工程と、上記ゲート絶縁膜上にネガ型のフォトレジストを塗布する塗布工程と、上記フォトレジストが塗布されている面側から露光を行う第１露光工程と、上記ゲート電極をマスクとして基板側から露光を行う第２露光工程と、上記フォトレジストを現像してパターニングする現像パターニング工程と、上記パターニングされたフォトレジストをマスクとして上記ゲート絶縁膜をエッチングするエッチング工程と、を含むことを特徴とする。
【００３６】
また、本発明のゲート絶縁膜形成方法は、アクティブマトリクス基板のゲート絶縁膜に、周りより膜厚が小さい薄膜部をゲート電極と重畳するように形成する、ゲート絶縁膜形成方法であって、基板上のゲート電極を覆うように第１ゲート絶縁層を形成する工程と、該第１ゲート絶縁層上にフォトレジストを塗布し、ゲート電極をマスクとして基板側から露光を行う工程と、上記フォトレジストをパターニングし、これをマスクとして上記第１ゲート絶縁層をエッチングする工程と、を含むことを特徴とする。この場合、第１ゲート絶縁層をゲート電極までエッチングした後、露出したゲート電極および残った第１ゲート絶縁層の上に、第２ゲート絶縁層を形成しても良い。また、第１ゲート絶縁層にスピンオンガラス（ＳＯＧ）材料を用いても構わない。
【００３７】
以上のように、本発明に係るアクティブマトリクス基板によれば、基板内における各ＴＦＴ間の寄生容量（特にＣｇｄ）のばらつきを抑制することができ、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の一形態を示すものであり、ＴＦＴの断面図である。
【図２】本発明の実施の一形態を示すものであり、アクティブマトリクス基板の製造工程を示す断面図である。
【図３】本発明の実施の一形態を示すものであり、アクティブマトリクス基板の一画素の構成を示す平面図である。
【図４】図３に示すＴＦＴの構成を示す拡大平面図である。
【図５】本発明の実施の一形態を示すものであり、アクティブマトリクス基板の一画素の構成を示す平面図である。
【図６（ａ）】図５に示すＴＦＴの構成を示す拡大平面図である。
【図６（ｂ）】図６（ａ）におけるＡ３−Ａ４破線での断面図である。
【図７】本発明の実施の一形態を示すものであり、アライメントズレとＣｇｄとの関係を示すグラフである。
【図８】本発明の実施の一形態を示すものであり、アライメントズレと（ドレイン）電位変動との関係を示すグラフである。
【図９】本発明の実施の一形態を示すものであり、液晶表示装置の概略構成を示すブロック図である。
【図１０】本発明の実施の一形態を示すものであり、テレビジョン受像機の概略構成を示すブロック図である。
【図１１】本発明の実施の一形態を示すものであり、テレビジョン受像機の概略構成を示す斜視図である。
【図１２】本発明の実施の一形態を示すものであり、アクティブマトリクス基板の一画素の構成を示す平面図である。
【図１３】本発明の実施の一形態を示すものであり、アクティブマトリクス基板におけるＴＦＴ部分の拡大平面図である。
【図１４】本発明の実施の一形態を示すものであり、アクティブマトリクス基板におけるＴＦＴ部分の拡大平面図である。
【図１５】本発明の実施の一形態を示すものであり、アクティブマトリクス基板におけるＴＦＴ部分の拡大平面図である。
【図１６】異なる画素領域におけるドレイン電位の波形を示すグラフである。
【図１７】最適対向ズレに対する輝度変化を示すグラフである。
【図１８】最適対向ズレに対する輝度変化を示すグラフ（マルチ画素構成の場合）である。
【図１９】本発明の実施の一形態を示すものであり、アクティブマトリクス基板の製造工程を示す断面図である。
【図２０】本実施の形態の効果（ドレインずれに対する強さ）を説明する断面図である。
【図２１】本実施の形態の効果（ドレインずれに対する強さ）を説明する断面図である。
【図２２】従来のアクティブマトリクス基板の一画素を示す平面図である。
【図２３】従来のアクティブマトリクス基板のＴＦＴ構成を示す平面図である。
【符号の説明】
【００３９】
１      画素電極
４      ＴＦＴ（トランジスタ）
６      ドレイン電極
９      薄膜部
９ｘ・９ｙ  薄膜部のエッジ
１０    透明絶縁性基板
１１    ゲート電極
２５      ソース電極
２６    第１のドレイン電極部
３０    ゲート絶縁膜
３６    第２のドレイン電極部
１２    第１ゲート絶縁層（平坦化膜  ＳＯＧ膜）
１３    第２ゲート絶縁層
１００  画素領域
５０９  液晶表示装置（表示装置）
６０１  テレビジョン受像機
【発明を実施するための最良の形態】
【００４０】
本発明の実施の一形態を、図１〜図２３に基づいて説明すると以下の通りである。【００４１】
〔実施の形態１〕
図３は、本実施の形態に係るアクティブマトリクス基板の画素領域の構成を示す平面図であり、図４は、図３におけるＴＦＴ部分の拡大平面図である。図３・４に示すように、画素領域１００には、画素電極１およびＴＦＴ（薄膜トランジスタ）４が備えられる。画素電極１の周囲には、互いに直交する走査信号線２およびデータ信号線３が設けられ、また、画素電極１を走査信号線方向に横切るように保持容量配線２２が設けられている。ＴＦＴ４は、走査信号線２およびデータ信号線３の交差部分近傍に設けられる。【００４２】
ＴＦＴ４は、ゲート電極１１、ソース電極２５、およびドレイン電極６を備える。ソース電極２５はデータ信号線３と接続され、ドレイン電極６は、ドレイン引出し配線７を介して、保持容量配線２２上に形成された保持容量上電極２３に接続される。この保持容量上電極２３はコンタクトホール８を介して画素電極１に接続される。なお、コンタクトホール８は、保持容量上電極２３と画素電極１とを電気的に接続するように層間絶縁膜を貫いて形成されている。上記構成により、データ信号線３からのデータ（信号電圧）が、ＴＦＴ４のソース電極２５およびドレイン電極６を介して画素電極１に書き込まれる。【００４３】
図４に示すように、ドレイン電極６が第１のドレイン電極部２６および第２のドレイン電極部３６を含んでおり、このソース電極２５並びに第１および第２のドレイン電極部２６・３６は同一層に形成され、それぞれが走査信号線方向（図中左右方向）を長手方向とする長方形形状を有している。ここで、ソース電極２５の両側に第１および第２のドレイン電極部２６・３６が配されている。より具体的には、ソース電極２５上を通る直線を対称軸として第１および第２のドレイン電極部２６・３６が線対称に配されている（バタフライ構造）。【００４４】
ゲート電極１１は走査信号線２の一部分（ＴＦＴ４下にあたる部分）であり、ゲート電極１１の（データ信号線方向、図中矢印方向に）向かい合う２つのエッジは、走査信号線２の（データ信号線方向に）向かい合う２つのエッジと共通である。【００４５】
また、ゲート電極１１上のゲート絶縁膜には、周りより膜厚が小さくなった薄膜部９（低層部）が形成されている。基板面上に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部９が形成される。薄膜部９は、走査信号線方向を長手方向とする長方形形状であり、長手方向の２辺に相当する、向かい合う２つのエッジ９ｘ・９ｙを有する。この薄膜部９の各エッジ９ｘ・９ｙは、ゲート電極１１の各エッジ上に位置する。また、ゲート絶縁膜において、薄膜部９のエッジ９ｘ・９ｙ近傍は順テーパ形状となっている。【００４６】
ここで、上記第１のドレイン電極部２６は薄膜部９のエッジ９ｘと重畳するように形成されるとともに、上記第２のドレイン電極部３６は薄膜部９のエッジ９ｙと重畳するように形成されている。【００４７】
図１に、図３のＡ１−Ａ２線矢視断面図（ＴＦＴ４の断面図）を示す。同図に示すように、ＴＦＴ部は、ガラスやプラスチック等の透明絶縁性基板１０上に、ゲート電極１１（走査信号線２）およびゲート絶縁膜３０（第１ゲート絶縁層１２・第２ゲート絶縁層１３）が形成されており、第２ゲート絶縁層１３上に、高抵抗半導体層１４と低抵抗半導体層１５とがこの順で形成されている。【００４８】
そして、低抵抗半導体層１５上には、ソース電極２５並びに第１および第２のドレイン電極部２６・３６がバタフライ構造（ソース電極２５を軸とする線対称構造）となるように形成されている。さらに、ＴＦＴ４、走査信号線２、データ信号線３、およびドレイン引出し配線７の上部を覆うようにして層間絶縁膜１６が形成されており、層間絶縁膜１６上には画素電極１が形成されている。【００４９】
基板面上およびゲート電極１１上には、ゲート絶縁膜３０として第１ゲート絶縁層１２および第２ゲート絶縁層１３が連続して形成されるが、ゲート電極１１上においては第１ゲート絶縁層１２が除去されており、これが薄膜部９となっている。薄膜部９のエッジ９ｘ・９ｙは、上記のように、ゲート電極１１のエッジと接している。このように薄膜部９がゲート電極１１に整合する構成は、基板１０上に第１ゲート絶縁層１２を形成した後に、ゲート電極１１をマスクとする背面露光（基板下からの露光）を行い、ゲート電極１１上に位置する第１ゲート絶縁層１２の全部を除去することによって得られる構成である（後に詳述）。さらに、上記第１のドレイン電極部２６は薄膜部９のエッジ９ｘを跨ぐように形成されるとともに、上記第２のドレイン電極部３６は薄膜部９のエッジ９ｙを跨ぐように形成されている。【００５０】
本アクティブマトリクス基板では、薄膜部９は、これと重畳するゲート電極１１を利用して形成される。例えば上記のように、薄膜部９を形成するフォトリソグラフィ工程において、ゲート電極１１をマスクとする背面露光を行って薄膜部９が形成される。これにより、薄膜部９がゲート電極１１に対して整合され、ゲート電極１１と（ゲート絶縁膜の）薄膜部９との位置関係が基板内でばらつくことを回避できる。これにより、基板内におけるＣｇｄ（ゲート電極１１およびドレイン電極２６・３６間に形成される寄生容量）のばらつきを抑制することができる。これにより、本アクティブマトリクス基板を用いた表示装置（例えば、液晶パネル）の表示品位を向上させることができる。【００５１】
加えて、本アクティブマトリクス基板では、第１のドレイン電極部２６が薄膜部９の一方のエッジ９ｘと重畳し、上記第２のドレイン電極部３６が薄膜部のもう一方のエッジ９ｙと重畳しているため、ドレイン電極６の位置ずれ（特に、チャネル形成方向  図４中の矢印方向）に対して、２つのドレイン電極部２６・３６間で薄膜部９との重畳面積を補償し合う。例えば、図２０のように、ドレイン電極６がずれて第２のドレイン電極部３６と薄膜部９との重畳面積（斜線部分）が減少した場合、第１のドレイン電極部２６と薄膜部９との重畳面積（斜線部分）が増加するため、各ドレイン電極部２６・３６と薄膜部９との重畳面積（総計、図中斜線部分の総計）は変動しない。これにより、基板内におけるＣｇｄ（ゲート電極１１およびドレイン電極２６・３６間に形成される寄生容量）のばらつきを抑制することができる。これにより、本アクティブマトリクス基板を用いた表示装置（例えば、液晶パネル）の表示品位を向上させることができる。【００５２】
このように、薄膜部９を、ゲート電極１１を利用して形成する構成（以下、本願構成１）、および、第１のドレイン電極部２６が薄膜部９の一方のエッジ９ｘと重畳し、上記第２のドレイン電極部３６が薄膜部のもう一方のエッジ９ｙと重畳している構成（以下、本願構成２）のそれぞれが、基板内におけるＣｇｄばらつきの抑制効果をもたらすが、本アクティブマトリクス基板では、本願構成１・２を組み合わせて、ゲート電極１１と薄膜部９との位置ずれがなく、かつ、各ドレイン電極２６・３６が薄膜部９に対してずれても両ドレイン電極２６・３６と薄膜部９との重畳面積（総計）が変動しにくい構成をとっている。これにより、基板内におけるＣｇｄのばらつきを極めて効果的に抑制することができ、本アクティブマトリクス基板を用いた表示装置（例えば、液晶パネル）の表示品位を大幅に向上させることができる。【００５３】
なお、走査信号線２（ゲート電極１１）は、例えば、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金からなる単層膜または積層膜とすることができる。また、走査信号線２（ゲート電極１１）の膜厚は、１００ｎｍ〜３００ｎｍ（１０００Å〜３０００Å）の程度とすればよい。【００５４】
第１ゲート絶縁層１２には、絶縁性の材料（例えば、有機物を含む材料）を用いることが可能であるが、ここでは、ＳＯＧ材料を用いた。ＳＯＧ材料とは、スピンコート法などの塗布法によってガラス膜（シリカ系皮膜）を形成し得る材料のことである。なお、有機物を含む材料としては上記ＳＯＧ材料のほか、アクリル系樹脂材料、エポキシ系樹脂、ポリイミド系樹脂、ポリウレタン系樹脂、ポリシロキサン系樹脂、ノボラック系樹脂などがある。【００５５】
第１ゲート絶縁層１２には、ＳＯＧ材料の中でも、例えば有機成分を含むスピンオンガラス材料（いわゆる有機ＳＯＧ材料）が好適である。有機ＳＯＧ材料としては、特に、Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料や、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料を好適に用いることができる。有機ＳＯＧ材料は、比誘電率が低く、容易に厚い膜を形成することができる。すなわち、有機ＳＯＧ材料を用いれば、第１ゲート絶縁層１２の比誘電率を低くして第１ゲート絶縁層１２を厚く形成することが容易になるとともに平坦化を行うことも可能になる（有機ＳＯＧ材料を用いることで、第１ゲート絶縁層１２の比誘電率を低く抑えながらこれを厚膜形成して平坦化効果を得ることが容易である）。本実施形態では、第１ゲート絶縁層１２の厚さは、１．５μｍ〜２．０μｍの程度としている。【００５６】
なお、上記Ｓｉ−Ｏ−Ｃ結合を有するＳＯＧ材料としては、例えば、特開２００１−９８２２４号公報や特開平６−２４０４５５号公報に開示されている材料や、ＩＤＷ（Information Display Workshops）’０３予稿集第６１７頁に開示されている東レ・ダウコーニング・シリコーン株式会社製ＤＤ１１００を挙げることができる。また、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開平１０−１０２００３号公報に開示されている材料を挙げることができる。【００５７】
また、第１ゲート絶縁層１２に、シリカフィラーを含む有機ＳＯＧ材料を用いることもできる。この場合、有機ＳＯＧ材料から形成された基材中にシリカフィラーを分散させた構成とすることが好ましい。こうすれば、基板２０が大型化しても、第１ゲート絶縁層１２を、クラックを発生させることなく形成することができる。なお、シリカフィラーの粒径は、例えば、１０ｎｍ〜３０ｎｍであり、その混入比率は、２０体積％〜８０体積％である。シリカフィラーを含む有機ＳＯＧ材料としては、例えば、触媒化学社製ＬＮＴ−０２５をもちいることができる。【００５８】
第２ゲート絶縁層１３は、第１ゲート絶縁層１２上に形成された絶縁性の膜である。本実施形態では、第２ゲート絶縁層１３は窒化シリコンからなる膜であり、その窒化シリコン膜の厚さは３００ｎｍ〜５００ｎｍ（３０００Å〜５０００Å）程度となっている。【００５９】
高抵抗半導体層１４は、第２ゲート絶縁層１３上に形成されており、低抵抗半導体層１５はこの高抵抗半導体層１４上に形成されている。高抵抗半導体層１４としては、例えばアモルファスシリコンやポリシリコン等を用いることができ、低抵抗半導体層１５としては、例えばｎ＋アモルファスシリコン等を用いることができる。本実施形態では、高抵抗半導体層１４の厚さは１００ｎｍ〜３００ｎｍ（１０００Å〜３０００Å）程度となっており、低抵抗半導体層１５の厚さは４０ｎｍ〜７０ｎｍ（４００Å〜７００Å）程度となっている。【００６０】
また、データ信号線３、ソース電極２５、ドレイン電極６、ドレイン引出し配線７、および保持容量上電極２３は、例えば、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金からなる単層膜または積層膜とすることができる。これらの膜厚は、１００ｎｍ〜３００ｎｍ（１０００Å〜３０００Å）の程度とすればよい。【００６１】
また、層間絶縁膜１６としては、感光性アクリル樹脂等の樹脂膜や、窒化シリコン、酸化シリコン等の無機絶縁膜、または、それらの積層膜等が用いられる。本実施形態では、感光性アクリル樹脂膜を用いている。一方、積層層としては、例えば、２００ｎｍ〜５００ｎｍ（２０００Å〜５０００Å）程度の膜厚の窒化シリコンと、２０００ｎｍ〜４０００ｎｍ（２００００Å〜４００００Å）程度の膜厚の感光性アクリル樹脂膜との積層膜を用いることができる。【００６２】
また、画素電極１は、層間絶縁膜１６上に形成されている。画素電極１は、例えば、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜からなっており、膜厚は１００ｎｍ〜２００ｎｍ（１０００Å〜２０００Å）程度である。【００６３】
以下に、本アクティブマトリクス基板を製造する方法について、図２に基づいて説明する。【００６４】
まず、透明絶縁性基板１０上にチタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて成膜する。そして、この金属膜または合金膜をフォトエッチング法等にて必要な形状にパターン形成することによってゲート電極１１（走査信号線）が形成される（ゲート電極形成工程）。【００６５】
次いで、スピンコート法を用いて、ゲート電極１１（走査信号線）の上を覆うようにＳＯＧ材料等を塗布する（絶縁膜形成工程）。これにより、第１ゲート絶縁層１２（平坦化膜）が形成される。そして、第１ゲート絶縁層１２上にネガ型のフォトレジスト１５１を塗布した後に（塗布工程）、第１のフォトマスク１５０を用いて露光を行う（第１露光工程）。第１のフォトマスク１５０はゲート電極１１よりも大きい（幅の広い）ものを使用する（図２の（ａ））。【００６６】
さらに、透明絶縁性基板１０側から露光を行う（第２露光工程）。これにより、ゲート電極１１をマスクとした露光が行われる（図２の（ｂ））。その後、現像を施す（図２の（ｃ））。これにより、フォトレジスト１５１は、ゲート電極１１に整合したパターンとなる（現像パターニング工程）。次いで、ドライエッチングを行うことにより、ゲート電極１１に整合して第１ゲート絶縁層１２が除去される（エッチング工程；図２の（ｄ））。ドライエッチングは、例えば、四フッ化水素（ＣＦ４）と酸素（Ｏ２）との混合ガスを用いて行うことができる。このとき、四フッ化水素（ＣＦ４）と酸素（Ｏ２）との混合比率を調整することで、第１ゲート絶縁層除去部分のエッジ近傍を順テーパ形状にすることができる。【００６７】
続いて、第２ゲート絶縁層１３、高抵抗半導体層１４および低抵抗半導体層１５をプラズマＣＶＤ（化学的気相成長法）等によって連続して成膜した後に、フォトエッチング法等によってパターン形成する（図２の（ｅ））。【００６８】
このように、ゲート電極１１をマスクとした背面露光を行い、ゲート電極１１に整合するように第１ゲート絶縁層１２を除去し、そこに第２ゲート絶縁層１３を成膜する（自己整合を行う）ことで、図１・３に示すようなゲート電極１１に整合された薄膜部９を形成することができる。【００６９】
次いで、データ信号線３、ドレイン引出し配線７、ソース電極２５、ドレイン電極６（２６・３６）を形成する（図２の（ｆ）・図３参照）。これらは全て同一工程により形成することができる。具体的には、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて成膜し、この金属膜または合金膜をフォトエッチング法等にて必要な形状にパターン形成することによって形成される。【００７０】
そして、ソース電極２５およびドレイン電極６（２６・３６）のパターンをマスクにして、高抵抗半導体層１４および低抵抗半導体層１５に対してチャネルエッチング（ドライエッチング）を行う。このプロセスにて高抵抗半導体層１４の膜厚が最適化され、ＴＦＴ４が形成される（図３参照）。すなわち、データ信号線３、ソース電極２５、ドレイン電極６、およびドレイン引き出し電極７にて覆われていない半導体層１４がエッチング除去され、ＴＦＴ４の能力に必要な高抵抗半導体層膜厚が残される。なお、ＴＦＴ４を形成する部分以外の部分（例えば、コンタクトホール８の周囲）に各半導体層（１４・１５）を残しても構わない。【００７１】
その後、プラズマＣＶＤ法やスピンコート法を用いて層間絶縁膜１６を成膜する。感光性アクリル樹脂等の樹脂膜を設ける場合にはスピンコート法などを用い、窒化シリコン、酸化シリコン等の無機絶縁膜の単層膜を設ける場合には、プラズマＣＶＤ法などを用いる。また、上記樹脂膜や無機絶縁膜の積層膜を設ける場合には、例えば、プラズマＣＶＤ法にて窒化シリコン膜を形成し、この窒化シリコン膜上にスピンコート法にて感光性アクリル樹脂膜を形成することで成膜できる。【００７２】
また、コンタクトホールは、例えば、感光性アクリル樹脂をフォトリソグラフィ法（露光および現像）によりパターニングすることで形成することができる。さらに、層間絶縁膜１６上に画素電極１が形成される。画素電極１は、例えば、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜をスパッタリング法等の方法によって成膜し、これをフォトエッチング法等の方法にて必要な形状にパターン形成することで形成される（図２（ｇ））。【００７３】
本発明に係るアクティブマトリクス基板を、図５のように構成しても良い。図５は、本アクティブマトリクス基板の画素領域の構成を示す平面図であり、図６（ａ）は、図５におけるＴＦＴ部分の拡大平面図である。図５・図６（ａ）に示すように、画素領域３００には、画素電極３０１およびＴＦＴ３０４が備えられる。画素電極３０１の周囲には、互いに直交する走査信号線３０２およびデータ信号線３０３が設けられ、また、画素電極３０１を走査信号線方向に横切るように保持容量配線３２２が設けられている。ＴＦＴ３０４は、走査信号線３０２およびデータ信号線３０３の交差部分近傍に設けられる。【００７４】
ＴＦＴ３０４は、ゲート電極３１１、ソース電極３２５、およびドレイン電極３０６を備える。ソース電極３２５はデータ信号線３０３と接続され、ドレイン電極３０６は、ドレイン引出し配線３０７を介して、保持容量配線３２２上に形成された保持容量上電極３２３に接続される。この保持容量上電極３２３はコンタクトホール３０８を介して画素電極３０１に接続される。【００７５】
ここで、図６（ａ）に示すように、ドレイン電極３０６は第１のドレイン電極部３２６および第２のドレイン電極部３３６を含む。このソース電極３２５並びに第１および第２のドレイン電極部３２６・３３６は、それぞれが走査信号線方向（図中左右方向）を長手方向とする長方形形状を有しており、ソース電極３２５を対称軸として第１および第２のドレイン電極部３２６・３３６が対称に配されている（バタフライ構造）。【００７６】
ゲート電極３１１は、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有し、走査信号線３０２に接続されている。このゲート電極３１１上のゲート絶縁膜（図示せず）には、周りより膜厚が小さくなった薄膜部３０９が形成されている。基板面上に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部３０９が形成される。薄膜部３０９は、走査信号線方向を長手方向とする長方形形状であり、長手方向の２辺に相当する、向かい合う２つのエッジ３０９ｘ・３０９ｙを有する。また、ゲート電極３１１の（データ信号線方向に）向かい合う２つのエッジ３１１ｘ・３１１ｙから等距離だけ内側にあって該エッジに沿う線上に、薄膜部３０９の各エッジ３０９ｘ・３０９ｙが位置している。【００７７】
ここで、上記第１のドレイン電極部３２６は薄膜部３０９のエッジ３０９ｘと重畳するように形成されるとともに、上記第２のドレイン電極部３３６は薄膜部３０９のエッジ３０９ｙと重畳するように形成されている。【００７８】
図６（ｂ）に、図６（ａ）のＡ３−Ａ４線矢視断面図（ＴＦＴ３０４の断面図）を示す。図５・図６（ａ）および図６（ｂ）に示すように、ＴＦＴ部は、ガラスやプラスチック等の透明絶縁性基板３１０上に、（走査信号線３０２から引き出された）ゲート電極３１１およびゲート絶縁膜３３０（第１ゲート絶縁層３１２・第２ゲート絶縁層３１３）が形成されており、第２ゲート絶縁層３１３上には、高抵抗半導体層３１４と低抵抗半導体層３１５とがこの順で形成されている。そして、低抵抗半導体層３１５上には、ソース電極３２５並びに第１および第２のドレイン電極部３２６・３３６がバタフライ構造（ソース電極３２５を軸とする線対称構造）となるように形成されている。さらに、ＴＦＴ３０４、走査信号線３０２、データ信号線３０３、およびドレイン引出し配線３０７の上部を覆うようにして層間絶縁膜３１６が形成されており、層間絶縁膜３１６上には画素電極３０１が形成されている。【００７９】
基板面上およびゲート電極３１１上には、ゲート絶縁膜３３０として第１ゲート絶縁層３１２および第２ゲート絶縁層３１３が連続して形成されるが、ゲート電極３１１上においては第１ゲート絶縁層３１２が部分的に除去されており、これが薄膜部３０９となっている。【００８０】
薄膜部３０９の２つのエッジ３０９ｘ・３０９ｙはともに、ゲート電極３１１の２つのエッジ３１１ｘ・３１１ｙ間（内側）に位置し、薄膜部３０９の一方のエッジ３０９ｘとゲート電極３１１の一方のエッジ３１１ｘとの間隔は、薄膜部３０９のもう一方のエッジ３０９ｙとゲート電極３１１のもう一方のエッジ３１１ｙとの間隔にほぼ等しい。このように薄膜部３０９がゲート電極３１１に整合する構成は、基板３１０上に第１ゲート絶縁層３１２を形成した後に、ゲート電極３１１をマスクとする背面露光（基板下からの露光）を行い、ゲート電極３１１上に位置する第１ゲート絶縁層３１２の一部を除去することによって得られる構成である。なお、当該構成を形成するには、例えば、透明絶縁性基板１０側から背面露光を行う際に、（図２（ｂ）における）露光量を多くし、光の回折現象等を利用すればよい。さらに、上記第１のドレイン電極部３２６は薄膜部３０９のエッジ３０９ｘを跨ぐように形成されるとともに、上記第２のドレイン電極部３３６は薄膜部３０９のエッジ３０９ｙを跨ぐように形成されている。【００８１】
本アクティブマトリクス基板では、薄膜部３０９は、これと重畳するゲート電極３１１を利用して形成される。例えば上記のように、薄膜部３０９を形成するフォトリソグラフィ工程において、ゲート電極３１１をマスクとする背面露光を行って薄膜部３０９が形成される。これにより、薄膜部３０９がゲート電極３１１に対して整合され、ゲート電極３１１と（ゲート絶縁膜の）薄膜部３０９との位置関係が基板内でばらつくことを回避できる。これにより、基板内におけるＣｇｄ（ゲート電極３１１およびドレイン電極３２６・３３６間に形成される寄生容量）のばらつきを抑制することができる。これにより、本アクティブマトリクス基板を用いた表示装置（例えば、液晶パネル）の表示品位を向上させることができる。【００８２】
加えて、本アクティブマトリクス基板では、第１のドレイン電極部３２６が薄膜部３０９の一方のエッジ３０９ｘと重畳し、上記第２のドレイン電極部３３６が薄膜部のもう一方のエッジ３０９ｙと重畳しているため、ドレイン電極３０６の位置ずれ（特に、チャネル形成方向）に対して、２つのドレイン電極部３２６・３３６間で薄膜部３０９との重畳面積を補償し合う。本構成では、ゲート電極３１１に、薄膜部３０９と重畳しない両端部分３１１ｘ・３１１ｙが存在するが、例えばドレイン電極３０６がずれた場合、図２１のように、第１のドレイン電極部３２６とゲート電極３１１の端部３１１ｘとの重畳面積（網掛け部分）および第２のドレイン電極部３３６とゲート電極３１１の端部３１１ｙとの重畳面積（網掛け部分）はともに変化せず、かつ、第１のドレイン電極部３２６と薄膜部３０９との重畳面積（斜線部分）は減少する一方で、第２のドレイン電極部３３６と薄膜部３０９との重畳面積（斜線部分）は増加する。したがって、各ドレイン電極部３２６・３３６と薄膜部３０９との重畳面積（総計、図中斜線部分の総計）は変動しない。これにより、基板内におけるＣｇｄ（ゲート電極３１１およびドレイン電極３２６・３３６間に形成される寄生容量）のばらつきを抑制することができる。これにより、本アクティブマトリクス基板を用いた表示装置（例えば、液晶パネル）の表示品位を向上させることができる。【００８３】
このように、薄膜部３０９を、ゲート電極３１１を利用して形成する構成（本願構成１）と、第１のドレイン電極部３２６が薄膜部３０９の一方のエッジ３０９ｘと重畳し、上記第２のドレイン電極部３３６が薄膜部のもう一方のエッジ３０９ｙと重畳している構成（本願構成２）とを組み合わせ、ゲート電極３１１と薄膜部３０９との位置ずれがなく、かつ、各ドレイン電極３２６・３３６が薄膜部３０９に対してずれても両ドレイン電極３２６・３３６と薄膜部３０９との重畳面積（総計）が変動しにくい構成をとっている。これにより、基板内におけるＣｇｄのばらつきを極めて効果的に抑制することができ、本アクティブマトリクス基板を用いた表示装置（例えば、液晶パネル）の表示品位を大幅に向上させることができる。【００８４】
本発明に係るアクティブマトリクス基板を、図１２のように構成しても良い。図１２は、本アクティブマトリクス基板の１画素領域の構成を示す平面図である。同図に示すように、本アクティブマトリクス基板は、１つの画素領域４００に、第１および第２のＴＦＴ４０４ａ・４０４ｂおよび第１および第２の画素電極４０１ａ・４０１ｂを有する。また、画素領域４００のほぼ中央を走査信号線４０２が横切り、この走査信号線４０２と直交するようにデータ信号線４０３が設けられる。走査信号線４０２の両側（図中、上側・下側）には、データ信号線４０３および走査信号線４０２に隣接するように、第１および第２の画素電極４０１ａ・４０１ｂが設けられている。また、画素領域４００の走査信号線に沿う端部には、第１および第２の画素電極４０１ａ・４０１ｂそれぞれと重畳する、第１および第２の保持容量配線４２２ａ・４２２ｂが配される。【００８５】
第１および第２のＴＦＴ４０４ａ・４０４ｂは、走査信号線４０２およびデータ信号線４０３の交差部分近傍に設けられる。第１のＴＦＴ４０４ａは、ゲート電極４１１、ソース電極４２５、およびドレイン電極４０６ａを備え、第２のＴＦＴ４０４ｂは、ゲート電極４１１、ソース電極４２５、およびドレイン電極部４０６ｂを備える。このように、ＴＦＴ４０４ａ・４０４ｂにおいて、ゲート電極およびソース電極は共通である。【００８６】
ソース電極４２５はデータ信号線４０３と接続され、ドレイン電極部４０６ａは、ドレイン引出し配線４０７ａを介して、第１の保持容量配線４２２ａ上に形成された保持容量上電極４２３ａに接続される。この保持容量上電極４２３ａはコンタクトホール４０８ａを介して第１の画素電極４０１ａに接続される。また、ドレイン電極部４０６ｂは、ドレイン引出し配線４０７ｂを介して、第２の保持容量配線４２２ｂ上に形成された保持容量上電極４２３ｂに接続される。この保持容量上電極４２３ｂはコンタクトホール４０８ｂを介して第２の画素電極４０１ｂに接続される。【００８７】
上記構成では、データ信号線４０３からのデータ（信号電位）が、ＴＦＴ４０４ａ・４０４ｂの共通ソース電極４２５および各ドレイン電極４０６ａ・４０６ｂを介して第１および第２の画素電極４０１ａ・４０１ｂそれぞれに与えられるが、第１および第２の保持容量配線（４２２ａ・４２２ｂ）には互いに逆の位相の信号電圧が印加されているため、第１および第２の画素電極４０１ａ・４０１ｂはそれぞれ異なる電位に制御される。この（図１２に示す）マルチ画素構造のアクティブマトリクス基板を備える液晶パネルでは、１つの画素内に明るい副画素および暗い副画素の両方を形成できるため、面積階調によって中間調を表現することができ、液晶ディスプレイ画面の斜め視角における白浮きを改善できる。【００８８】
ここで、図１２に示すように、ドレイン電極４０６ａは第１のドレイン電極部４２６を備え、ドレイン電極４０６ｂは第２のドレイン電極部４３６を備える。そして、ソース電極４２５並びに第１および第２のドレイン電極部４２６・４３６は、それぞれが走査信号線方向（図中左右方向）を長手方向とする長方形形状を有しており、ソース電極４２５を対称軸として第１および第２のドレイン電極部４２６・４３６が対称に配されている（バタフライ構造）。【００８９】
ゲート電極４１１は走査信号線４０２の一部分（ＴＦＴ４０４ａ・４０４ｂ下にあたる部分）であり、ゲート電極４１１の（データ信号線方向、図中矢印方向に）向かい合う２つのエッジは、走査信号線４０２の（データ信号線方向に）向かい合う２つのエッジと共通である。【００９０】
また、ゲート電極４１１上のゲート絶縁膜（図示せず）には、周りより膜厚が小さくなった薄膜部４０９が形成されている。基板面上に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部４０９が形成される。薄膜部４０９は、走査信号線方向を長手方向とする長方形形状であり、長手方向の２辺に相当する、向かい合う２つのエッジ４０９ｘ・４０９ｙを有する。この薄膜部４０９の各エッジ４０９ｘ・４０９ｙは、ゲート電極４１１の各エッジ上に位置する。【００９１】
ここで、上記第１のドレイン電極部４２６は薄膜部４０９のエッジ４０９ｘと重畳するように形成されるとともに、上記第２のドレイン電極部４３６は薄膜部４０９のエッジ４０９ｙと重畳するように形成されている。【００９２】
本アクティブマトリクス基板では、薄膜部４０９は、これと重畳するゲート電極４１１を利用して形成される。例えば上記のように、薄膜部４０９を形成するフォトリソグラフィ工程において、ゲート電極４１１をマスクとする背面露光を行って薄膜部４０９が形成される。これにより、薄膜部４０９がゲート電極４１１に対して整合され、ゲート電極４１１と（ゲート絶縁膜の）薄膜部４０９との位置関係が基板内でばらつくことを回避できる。これにより、基板内におけるＣｇｄ（ゲート電極４１１と第１および第２のドレイン電極部４２６・４３６との間に形成される寄生容量）のばらつきを抑制することができる。【００９３】
これにより、本アクティブマトリクス基板を用いたマルチ画素駆動型液晶パネルの表示品位を向上させることができる。【００９４】
加えて、本アクティブマトリクス基板では、第１のドレイン電極部４２６が薄膜部４０９の一方のエッジ４０９ｘと重畳し、上記第２のドレイン電極部４３６が薄膜部のもう一方のエッジ４０９ｙと重畳しているため、ドレイン電極４０６ａ・４０６ｂの位置ずれ（特に、チャネル形成方向）に対して、２つのドレイン電極部４２６・４３６間で薄膜部４０９との重畳面積を補償し合う。これにより、基板内におけるＣｇｄ（ゲート電極４１１と第１および第２のドレイン電極部４２６・４３６との間に形成される寄生容量）のばらつきを抑制することができる。なお、マルチ画素構造の場合は各ドレイン電極４０６ａ・４０６ｂが電気的に独立であるため、ドレイン電極のずれがおこると、一方のＣｇｄが増え、他方のＣｇｄが減ることになり、第１および第２の画素電極４０１ａ・４０１ｂは個別に変動を受ける。しかしながら、各画素電極４０１ａ・４０１ｂ間（すなわち、一画素内）の変動は補償しあう関係（プラスマイナスの関係）にあるため、表示への影響は小さくなる。これにより、本アクティブマトリクス基板を用いたマルチ画素駆動型液晶パネルの表示品位を向上させることができる。【００９５】
このように、薄膜部４０９を、ゲート電極４１１を利用して形成する構成（本願構成１）と、第１のドレイン電極部４２６が薄膜部４０９の一方のエッジ４０９ｘと重畳し、上記第２のドレイン電極部４３６が薄膜部４０９のもう一方のエッジ４０９ｙと重畳している構成（本願構成２）とを組み合わせ、ゲート電極４１１と薄膜部４０９との位置ずれがなく、かつ、各ドレイン電極４２６・４３６が薄膜部４０９に対してずれても両ドレイン電極４２６・４３６と薄膜部４０９との重畳面積（総計）が変動しにくい構成をとっている。これにより、基板内におけるＣｇｄのばらつきを極めて効果的に抑制することができ、本アクティブマトリクス基板を用いたマルチ画素駆動型液晶パネルの表示品位を大幅に向上させることができる。【００９６】
本発明に係るアクティブマトリクス基板を、図１３のように構成しても良い。すなわち、長方形形状（延伸形状）のソース電極の両側端および先端を取り囲むようにドレイン電極を形成する。【００９７】
図１３に示すように、ドレイン電極７０６は、ソース電極７２５の長手方向の２辺および先端にあたる辺を取り囲むように形成される。この場合、チャネル領域はコの字型となる。また、ドレイン電極７０６は、走査信号線方向を長手方向とする長方形形状の第１および第２のドレイン電極部７２６・７３６を含んでおり、この第１および第２のドレイン電極部７２６・７３６が、ソース電極７２５を対称軸として対称に配されている（バタフライ構造）。また、チャネル領域に対応して高抵抗半導体層７１４が形成される。【００９８】
ゲート電極７１１は、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有し、走査信号線７０２に接続されている。このゲート電極７１１上のゲート絶縁膜（図示せず）には、周りより膜厚が小さくなった薄膜部７０９が形成されている。基板上に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部７０９が形成される。薄膜部７０９は、走査信号線方向を長手方向とする長方形形状であり、長手方向の２辺に相当する、向かい合う２つのエッジ７０９ｘ・７０９ｙを有する。また、ゲート電極７１１の（データ信号線方向に）向かい合う２つのエッジ７１１ｘ・７１１ｙから等距離だけ内側にあって該エッジに沿う線上に、薄膜部７０９の各エッジ７０９ｘ・７０９ｙが位置している。【００９９】
ここで、上記第１のドレイン電極部７２６は薄膜部７０９のエッジ７０９ｘと重畳するように形成されるとともに、上記第２のドレイン電極部７３６は薄膜部７０９のエッジ７０９ｙと重畳するように形成されている。【０１００】
本構成においても、薄膜部７０９は、これと重畳するゲート電極７１１を利用して形成される。例えば、薄膜部７０９を形成するフォトリソグラフィ工程において、ゲート電極７１１をマスクとする背面露光を行って薄膜部７０９が形成される。これにより、薄膜部７０９がゲート電極７１１に対して整合される。【０１０１】
本発明に係るアクティブマトリクス基板を、図１４のように構成しても良い。すなわち、２つのドレイン電極部を差し金（横Ｌ字）形状（細長い長方形形状の延伸部Ｐの一方端に、これと直交し、かつこれより短い長方形形状の連結部Ｑが結合した形状）に形成する。【０１０２】
図１４に示すように、ドレイン電極８０６は、上記差し金形状のドレイン電極部８２６・８３６（図中斜線部）を含んでおり、この第１および第２のドレイン電極部８２６・８３６が、走査信号線方向を長手方向とする長方形形状のソース電極８２５を対称軸として、対称に配されている（バタフライ構造）。また、チャネル領域に対応して高抵抗半導体層８１４が形成される。【０１０３】
ゲート電極８１１は、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有し、走査信号線８０２に接続されている。このゲート電極８１１上のゲート絶縁膜（図示せず）には、周りより膜厚が小さくなった薄膜部８０９が形成されている。基板上に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部８０９が形成される。薄膜部８０９は、走査信号線方向を長手方向とする長方形形状であり、長手方向の２辺に相当する、向かい合う２つのエッジ８０９ｘ・８０９ｙを有する。また、ゲート電極８１１の（データ信号線方向に）向かい合う２つのエッジ８１１ｘ・８１１ｙから等距離だけ内側にあって該エッジに沿う線上に、薄膜部８０９の各エッジ８０９ｘ・８０９ｙが位置している。さらに、各ドレイン電極部の延伸部Ｐは薄膜部８０９上を、そのエッジ８０９ｘ・８０９ｙに沿って延伸し、各ドレイン電極部の連結部Ｑはソース電極８２５から遠ざかる方向に伸びている。ここで、上記第１のドレイン電極部８２６の連結部Ｑが薄膜部８０９のエッジ８０９ｘと重畳するように形成され、上記第２のドレイン電極部８３６の連結部Ｑが薄膜部８０９のエッジ８０９ｙと重畳するように形成されている。こうすれば、第１および第２のドレイン電極部８２６・８３６とゲート電極８１１との重畳部分が少なくなり、Ｃｇｄを低減することができる。なお、各ドレイン電極部をＴ字形状とする（ただし、横棒を延伸部Ｐ、縦棒を連結部Ｑに対応させる）ことも可能である。【０１０４】
本構成においても、薄膜部８０９は、これと重畳するゲート電極８１１を利用して形成される。例えば、薄膜部８０９を形成するフォトリソグラフィ工程において、ゲート電極８１１をマスクとする背面露光を行って薄膜部８０９が形成される。これにより、薄膜部８０９がゲート電極８１１に対して整合される。【０１０５】
本発明に係るアクティブマトリクス基板を、図１５のように構成しても良い。すなわち、ドレイン電極部を３箇所、ソース電極部を２箇所に形成する。【０１０６】
図１５に示すように、本構成では、第１および第２のソース電極部９２５・９３５が設けられ、ドレイン電極９０６が第１〜第３のドレイン電極部９２６・９３６・９４６を含んでいる。この第１および第２のソース電極部９２５・９３５並びに第１〜第３のドレイン電極部９２６・９３６・９４６は、それぞれが走査信号線方向（図中左右方向）を長手方向とする長方形形状を有しており、第３のドレイン電極部９４６を対称軸として第１および第２のドレイン電極部９２６・９３６が対称に配され、かつ、この第３のドレイン電極部９４６および第１のドレイン電極部９２６間にソース電極部９２５が配され、第３のドレイン電極部９４６および第２のドレイン電極部９３６間にソース電極部９３５が配される。（バタフライ構造）。なお、各チャネル領域に対応して高抵抗半導体層９１４が設けられる。【０１０７】
ゲート電極９１１は、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有し、走査信号線９０２に接続されている。このゲート電極９１１上のゲート絶縁膜（図示せず）には、周りより膜厚が小さくなった薄膜部９０９が形成されている。基板上に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部９０９が形成される。薄膜部９０９は、走査信号線方向を長手方向とする長方形形状であり、長手方向の２辺に相当する、向かい合う２つのエッジ９０９ｘ・９０９ｙを有する。また、ゲート電極９１１の（データ信号線方向に）向かい合う２つのエッジ９１１ｘ・９１１ｙから等距離だけ内側にあって該エッジに沿う線上に、薄膜部９０９の各エッジ９０９ｘ・９０９ｙが位置している。【０１０８】
ここで、上記第１のドレイン電極部９２６は薄膜部９０９のエッジ９０９ｘと重畳するように形成されるとともに、上記第２のドレイン電極部９３６は薄膜部９０９のエッジ９０９ｙと重畳するように形成されている。【０１０９】
本構成においても、薄膜部９０９は、これと重畳するゲート電極９１１を利用して形成される。例えば、薄膜部９０９を形成するフォトリソグラフィ工程において、ゲート電極９１１をマスクとする背面露光を行って薄膜部９０９が形成される。これにより、薄膜部９０９がゲート電極９１１に対して整合される。【０１１０】
次に、本実施形態に係る液晶表示装置について説明する。【０１１１】
図９は、本液晶表示装置の概略構成を示すブロック図である。図９に示すように、液晶表示装置５０９は、Ｙ／Ｃ分離回路５００、ビデオクロマ回路５０１、Ａ／Ｄコンバータ５０２、液晶コントローラ５０３、本アクティブマトリクス基板を有する液晶パネル５０４、バックライト駆動回路５０５、バックライト５０６、マイコン５０７、および階調回路５０８を備えている。【０１１２】
液晶表示装置５０９で表示する画像信号や映像信号（単に「映像信号」と記載する）は、Ｙ／Ｃ分離回路５００に入力され、輝度信号および色信号に分離される。これら輝度信号および色信号は、ビデオクロマ回路５０１にて光の３原色であるＲ・Ｇ・Ｂに対応するアナログＲＧＢ信号に変換される。さらに、このアナログＲＧＢ信号は、Ａ／Ｄコンバータ５０２にてデジタルＲＧＢ信号に変換され、液晶コントローラ５０３に入力される。【０１１３】
この液晶コントローラ５０３に入力されたデジタルＲＧＢ信号は、液晶コントローラ５０３から液晶パネル５０４に入力される。液晶パネル５０４には、液晶コントローラ５０３から所定のタイミングでデジタルＲＧＢ信号が入力されると共に、階調回路５０８からＲＧＢ各々の階調電圧が供給される。また、バックライト駆動回路５０５によりバックライト５０６を駆動させ、液晶パネル５０４に光を照射する。これにより、液晶パネル５０４は画像や映像を表示する。また、上記各処理を含め、液晶表示装置５０９全体の制御はマイコン５０７によって行われる。【０１１４】
上記映像信号としては、テレビジョン放送に基づく映像信号、カメラにより撮像された映像信号、インターネット回線を介して供給される映像信号など、様々な映像信号を挙げることができる。【０１１５】
また、本発明の液晶表示装置５０９は、図１０に示すように、テレビジョン放送を受信して映像信号を出力するチューナ部６００と接続することにより、チューナ部６００から出力された映像信号に基づいて映像（画像）表示を行うことが可能になる。この場合、液晶表示装置５０９とチューナ部６００とでテレビジョン受像機６０１となる。【０１１６】
図１１は、テレビジョン受像機６０１の各構成を別々にした状態の概略構成を示す斜視図である。図１１に示すように、テレビジョン受像機６０１は、前筐体６０２と後筐体６０３との間に、液晶表示装置５０９、チューナ部６００および電源回路６０４等を格納し、スタンド６０５が取り付けられた構成を有している。【０１１７】
〔実施の形態２〕
上記のとおり、本願構成１（薄膜部を、ゲート電極を利用して形成する構成）・本願構成２（向かい合う第１および第２のドレイン電極部を備え、第１のドレイン電極部が薄膜部の一方のエッジと重畳し、第２のドレイン電極部が薄膜部のもう一方のエッジと重畳している構成）それぞれが、基板内におけるＣｇｄばらつきの抑制効果をもたらす。したがって、本願構成１のみを備えるアクティブマトリクス基板も当然に本発明の実施の形態に含まれる。【０１１８】
本実施の形態に係るアクティブマトリクス基板は、薄膜部がゲート電極を利用して形成されたものであり、ドレイン電極およびソース電極の形状を問わない。例えば、図２３のような従来からある構成でも構わない。以下に、薄膜部を、ゲート電極を利用して形成する一例を、図１９を用いて説明する。【０１１９】
まず、透明絶縁性基板２１０上にチタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて成膜する。そして、この金属膜または合金膜をフォトエッチング法等にて必要な形状にパターン形成することによってゲート電極２１１が形成される（ゲート電極形成工程）。【０１２０】
次いで、スピンコート法を用いて、ゲート電極２１１の上を覆うようにＳＯＧ材料等を塗布する（成膜工程）。これにより、第１ゲート絶縁層２１２（平坦化膜）が形成される。そして、第１ゲート絶縁層２１２上にネガ型のフォトレジスト２５１を塗布した後に（塗布工程）、第１のフォトマスク２５０を用いて露光を行う（第１露光工程）。第１のフォトマスク２５０はゲート電極２１１よりも大きい（幅の広い）ものを使用する（図１９の（ａ））。【０１２１】
さらに、透明絶縁性基板２１０側から露光を行う（第２露光工程）。これにより、ゲート電極２１１をマスクとした露光が行われる（図１９の（ｂ））。その後、現像を施す（図１９の（ｃ））。これにより、フォトレジスト２５１は、ゲート電極２１１に整合したパターンとなる（現像パターニング工程）。次いで、ドライエッチングを行うことにより、ゲート電極２１１に整合して第１ゲート絶縁層２１２が除去される（エッチング工程；図１９の（ｄ））。ドライエッチングは、例えば、四フッ化水素（ＣＦ４）と酸素（Ｏ２）との混合ガスを用いて行うことができる。【０１２２】
その後、第２ゲート絶縁層をプラズマＣＶＤ（化学的気相成長法）等によって成膜する（図１９の（ｅ））。【０１２３】
このように、ゲート電極２１１をマスクとした背面露光を行い、ゲート電極２１１に整合するように第１ゲート絶縁層２１２を除去し、そこに第２ゲート絶縁層２１３を成膜する（自己整合を行う）ことで、ゲート電極２１１に整合された薄膜部２０９を形成することができる。【０１２４】
なお、第２ゲート絶縁層２１３の成膜に連続して、高抵抗半導体層および低抵抗半導体層をプラズマＣＶＤ等によって形成しておき、その後、データ信号線、ソース電極、およびドレイン電極を、任意の形状（図２３のような従来からある構成でも構わない）にてパターニング形成する。最後に、ソース電極およびドレイン電極のパターンをマスクにして、高抵抗半導体層および低抵抗半導体層を、ドライエッチング（チャネルエッチング）すればＴＦＴが形成される。【０１２５】
このように、実施の形態２によれば、薄膜部２０９がゲート電極２１１に対して整合され、ゲート電極２１１とゲート絶縁膜２３０の薄膜部２０９（図１９の（ｅ）参照）との位置関係が基板内でばらつくことを回避できる。これにより、基板内におけるＣｇｄ（ゲート電極およびドレイン電極間に形成される寄生容量）のばらつきを抑制することができる。これにより、本アクティブマトリクス基板を用いた液晶パネルの表示品位を向上させることができる。【０１２６】
〔実施の形態３〕
上記のとおり、本願構成１および本願構成２それぞれが、基板内におけるＣｇｄばらつきの抑制効果をもたらす。したがって、本願構成２のみを備えるアクティブマトリクス基板も当然に本発明の実施の形態に含まれる。【０１２７】
本実施の形態に係るアクティブマトリクス基板は、向かい合う第１および第２のドレイン電極部を備え、第１のドレイン電極部が薄膜部の一方のエッジと重畳し、第２のドレイン電極部が薄膜部のもう一方のエッジと重畳している構成（例えば、図４・図６（ａ）・図１２〜１５のような形状）であれば良く、上記薄膜部の形成には、任意の方法（従来の方法含む）を用いれば良い。【０１２８】
以下に、ドレイン電極−薄膜部間のアライメントズレと、Ｃｇｄ変化量およびΔＶｄ差との関係について具体例を挙げて説明する。図７はドレイン電極−薄膜部間のアライメントズレと、アライメントズレ０、すなわち設計値でのＣｇｄ基準でのＣｇｄ差との関係を示すグラフである。図８は、ドレイン電極−薄膜部間のアライメントズレとΔＶｄ差との関係を示すグラフである。図８同様にアライメントズレ０、すなわち設計値を基準としてある。【０１２９】
図７および図８では、従来型チャネル型ＴＦＴ（直線状チャネル型ＴＦＴ  図２３参照）と、本願構成２に係る対称構造チャネル型ＴＦＴ（例えば、図４参照）とを比較している。なお、図７および図８では、各ＴＦＴ共に、チャネル長が４μｍであり、チャネル幅が６８μｍであり、Ｃｇｄを形成するゲート絶縁層の厚さが４００ｎｍ（４０００Å）であって比誘電率が７．０であり、このゲート絶縁層下に位置するもう一層のゲート絶縁層（ＳＯＧ絶縁層）の厚さが２μｍ（２００００Å）であって比誘電率が４．０であり、ドレイン電極および画素電極にかかる全容量Ｃｐｉｘが１．５ｐＦである条件下で、ゲート電極とドレイン電極のアライメントズレに対するＣｇｄ変化量を図示したものである。【０１３０】
上記ドレイン電極および画素電極にかかる全容量Ｃｐｉｘとは、対向電極との容量Ｃｌｃ、保持容量配線との容量Ｃｃｓ、走査信号線及びゲート電極との容量Ｃｇｄ、データ信号線との容量Ｃｓｄで構成される容量であり、Ｃｐｉｘ＝Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄで表される。【０１３１】
また、図８は、図７の縦軸のＣｇｄ差を、走査信号線電位がＯＮからＯＦＦに変化した際におけるドレイン電位の変化量ΔＶｄに変換したものである。走査信号線電位の変化を４０Ｖの条件で、アライメントズレ０μｍを設計での中央値としΔＶｄ変化量の基準としてグラフ化している。なお、図７および図８に示すように、各ＴＦＴは、±１．５μｍ程度のアライメントズレ量の範囲ではほぼ直線状の関係となっている。【０１３２】
従来のＴＦＴは直線状チャネル型ＴＦＴが主として用いられていたが、図７に示すように、直線状チャネル型ＴＦＴはＣｇｄ変化量が大きい。また、直線状チャネル型ＴＦＴは、図８に示すように、同じアライメントズレ量でも相対的なΔＶｄ差が大きい。図８から表示不良の基準となるΔＶｄ差（すなわち最適対向電位差）１００ｍＶの範囲での許容されるアライメントズレ量を計測すると約０．３５μｍとなる。【０１３３】
高精細化が進むとＣｐｉｘに対して必要なＴＦＴのチャネル幅が大きくなり、直線状チャネル型ＴＦＴでは許容アライメントズレ量が小さくなり工程管理がより困難になる。すなわち、フルＨＤＴＶ等の高精細機種への適用は困難といえる。【０１３４】
これに対して、対称構造チャネル型ＴＦＴでは、図７および図８に示すように、ΔＶｄ差の傾きが改善されている。ドレイン電極および第１ゲート絶縁層（ＳＯＧ絶縁膜）の形状が共に対称構造（バタフライ構造）になっているため、ゲート電極、ドレイン電極、ＳＯＧ絶縁膜の相対的アライメント位置がどのような場合であってもＣｇｄの増減を補償しあうこととなり、Ｃｇｄの総量はほとんど変化することがない（図７）。【０１３５】
このように、実施の形態３によれば、ドレイン電極の位置ずれ（特に、チャネル形成方向のずれ）に対して、２つのドレイン電極部間で薄膜部との重畳面積を補償し合う（図２０・図２１も参照のこと）。これにより、基板内におけるＣｇｄのばらつきを抑制することができる。これにより、本アクティブマトリクス基板を用いた液晶パネルの表示品位を向上させることができる。【０１３６】
以下に、ドレイン電極とゲート電極との間に形成される寄生容量Ｃｇｄの画素間ばらつきが表示（輝度）に与える影響について説明しておく。【０１３７】
寄生容量Ｃｇｄのばらつきは、走査信号線（ゲート電極）の電位がＯＮからＯＦＦに変化した際におけるドレイン電位の変化量ΔＶｄのばらつきとなって現れる。【０１３８】
液晶表示装置は一般に交流駆動しており、対向電位をＶｃｏｍとしてドレイン電位をＶｄとすると、Ｖｃｏｍ＞ＶｄおよびＶｃｏｍ＜Ｖｄの２つの状態が存在することとなる。ただし、ΔＶｄは、走査信号線（ゲート電極）の電位変化に起因する変化量であるため、電位変化の方向は負の方向のみとなる。【０１３９】
液晶層に印加される電位をＶｌｃとすると、Ｖｌｃ＝Ｖｄ−Ｖｃｏｍの関係にある。すなわち、Ｖｃｏｍ＜ＶｄとＶｃｏｍ＞Ｖｄの２つの状態におけるＶｌｃの絶対値を揃えることによって、両状態での明るさを同じにしてフリッカー等の表示不具合を抑制する必要がある。このような表示不具合を抑制する方法としては、Ｖｃｏｍの電位を調整する方法が考えられる（対向調整）。【０１４０】
しかしながら、液晶表示装置の全ての表示領域でＶｌｃ（＝Ｖｄ−Ｖｃｏｍ）の絶対値を揃えることは以下の理由により困難である。すなわち、ＴＦＴを作成する場合には上述のように露光処理を行っているが、大型の液晶パネルに用いるアクティブマトリクス基板を作成する場合には、通常、一つの層（レイヤー）をパターニングするためにフォトレジストを露光処理する際、パネル全体を一括して露光処理することはできず、複数回に分けて（複数の領域に分けて）露光処理を必要とする。この場合、複数回に分けて各露光処理して作成したＴＦＴを全て同一の仕上がりにすることは困難であり、アクティブマトリクス基板を形成する各層の位置関係（アライメント）が各露光処理に対応した領域毎に異なってしまう。すなわち、各露光処理でドレイン電極とゲート電極とのアライメントズレが生じる。【０１４１】
つまり、各露光領域においてドレイン電極とゲート電極に形成されるＣｇｄ等の容量値が異なるため、Ｖｌｃの正負の絶対値を揃えるための最適な対向電位Ｖｃｏｍが各露光領域に対応する画素領域毎に異なることになる。ところが、液晶パネルの構造上、対向電位Ｖｃｏｍを印加する対向電極は一枚の共通電極であるため、Ｖｃｏｍは共通の電位しか設定できず、露光処理に対応する画素領域毎にＶｃｏｍの電位を調整することは困難である。【０１４２】
このため、全ての表示領域でＶｌｃの絶対値を揃えることは困難であり、必然的に各露光領域に対応する画素領域毎にＶｌｃの正負の絶対値差はある程度有することとなる。これにより、各露光領域に対応する画素領域の最適な対向電位と設定した共通の対向電位との差（最適対向ズレ）の大きさによって、画素領域毎に輝度が異なる状態が発生してしまい、この画素領域毎での輝度差が大きい場合には、表示ムラや白黒帯、液晶パネル左右での輝度傾斜といった表示不良が生じてしまう。【０１４３】
図１６は、異なる露光領域に対応する画素領域毎におけるドレイン電位の波形を示すグラフである。図１６に示すように、異なる露光領域に対応する画素領域Ａおよび画素領域Ｂでは、最適対向電位が異なるため、パネル対向電位Ｖｃｏｍが共通の電位であるため、Ｖｌｃの絶対値を同じにすることはできない。従って、画素領域毎に輝度が異なる状態が発生してしまう。なお、図１６に示す明暗はノーマリブラック採用時のものである。【０１４４】
次に、最適対向ズレに対する輝度変化について説明する。図１７は、最適対向ズレに対する輝度変化を示すグラフである。各露光領域に対応した複数の画素領域毎に最適な対向電位は異なるものの、図１７に示すように、輝度は最適対向ズレに対してほぼ２次関数に近い関係を有している。これは、最適対向（電位）ズレ量が正負で同一の場合を比較すると、Ｖｌｃが正極性の時間領域での明るさと、負極性の時間領域での明るさとは、最適対向電位のずれる方向によってその明暗が正負極性で入れ替わるだけで明暗そのものの大きさは変わらず、全体の見え方としての輝度は同じになるからである。【０１４５】
画素領域毎の最適対向電位はＴＦＴの仕上がり具合で決まる。つまり、設定されるパネル対向電位は、各画素領域の最適対向電位の分布、すなわち画面全体の全露光処理におけるアライメントズレの仕上がり分布から決定される。例えば、２回の露光（２ショットの露光）のみで作成可能なパネルサイズであれば両露光領域の最適対向電位の平均をパネルの設定対向電位とすれば明るさは釣り合うこととなる。しかしパネルサイズの大型化により一つの層をパターニングするために多数回の露光処理が必要になると、パネル固体間の設定対向電位のばらつきやパネル左右の輝度傾斜を抑えるためにアライメントズレ分布の中心をより厳密に管理する必要がある。ただし、隣接する画素領域同士の最適対向電位がパネルの設定対向電位に対して同極性側に偏り、最適対向ズレの差がそのまま輝度差に反映されてしまう場合には問題となる。このため、露光条件の管理には隣接する露光領域間でのアライメントズレ範囲の指定が必要となる。【０１４６】
特に隣接する露光領域に対応する画素領域同士の最適対向電位の差が約１００ｍＶより大きい場合、表示不良が顕著である。製造上の仕上がりばらつきが表示におよぼす影響を抑えるための方策が必要となる。また、液晶パネルの大型化、高精細化、高周波数化に伴い、液晶パネル全体の負荷が非常に大きくなってきている。特にＴＦＴの大型化は走査信号線、データ信号線のクロス容量の増加を招き、それら信号線の信号遅延を大きくさせている。負荷を下げる方策も必要となっている。【０１４７】
図１７では、各露光領域に対応する画素領域での最適対向ズレを○や◎で示している。○や◎の各組は、各露光領域に対応した隣接する画素領域における輝度および最適対向ズレを示している。◎に示すように、隣接する画素領域における最適対向ズレが異なる極性にずれている場合（最適対向電位が設定パネル対向電位に対して異なる極性にずれている場合）、各画素領域における最適対向電位差が１００ｍＶより大きくても許容輝度差内に収まることとなる。【０１４８】
一方、○に示すように、隣接する露光領域に対応する画素領域における最適対向ズレが同じ極性にずれている場合（最適対向電位が設定パネル対向電位に対して同じ極性にずれている場合）には、各画素領域における最適対向電位差が１００ｍＶ以内でないと許容輝度差内に収まらない。換言すれば１００ｍＶ以内であれば許容輝度差内に収まることとなる。【０１４９】
次に、マルチ画素構造（図１２参照）での最適対向ズレに対する輝度変化について説明する。図１８は、最適対向ズレに対する輝度変化を示すグラフである。図１８では、○および◎が同一画素領域を示し、△および×が隣接する露光領域に対応する同一画素領域を示す。また、各画素領域において白抜きおよび塗りつぶしが、一画素を構成する副画素を示す。【０１５０】
図１８に示すように、マルチ画素技術を用いた場合には、同じ露光領域に対応する画素領域内において、２つの副画素に対応する２つの最適対向ズレ領域が含まれる。また、一方の副画素側のＴＦＴにおけるＣｇｄが大きくなると共にΔＶｄが大きくなり、もう一方の副画素側のＴＦＴにおけるＣｇｄが小さくなると共にΔＶｄが小さくなる。【０１５１】
従って、変化方向は逆であるものの、両ＴＦＴにおけるΔＶｄ変化量は等しいため、同一露光領域に対応する画素領域の最適対向電位はアライメントズレによって変化することはない。これは全ての層（レイヤー）の露光処理工程において同様である。すなわち、ゲート電極やドレイン電極の線幅の仕上がりが画素領域内で同じである場合には、画素領域内の最適対向電位とパネル対向電位とは一致する。【０１５２】
このため、マルチ画素の場合、輝度はアライメントズレ量の大きさで決まり、アライメントズレ方向には関係しない。従って、マルチ画素構造でない通常の画素電極の場合には、露光条件の管理には隣接する露光領域間でのアライメントズレ範囲の指定が必要となるものの、マルチ画素の場合には、アライメントズレの許容範囲のみ管理すればよいこととなる。【０１５３】
上記各実施の形態では液晶表示装置を例に挙げて説明したが、これに限定されるものではない。例えば、カラーフィルタ基板と、該カラーフィルタ基板と対向するように配置された本発明のアクティブマトリクス基板とを備え、各基板間に有機ＥＬ層を配置した有機ＥＬ表示装置などの他の表示装置でも適用可能である。また、液晶表示装置や有機ＥＬ表示装置以外であっても、アクティブマトリクス基板で構成される表示装置であれば、本発明は適用可能である。また、本実施形態で示した表示装置およびテレビジョン受像機は、他の実施形態に記載のアクティブマトリクス基板にも適用可能である。【０１５４】
本発明のアクティブマトリクス基板は、透明な絶縁体基板上に、複数の走査配線、信号配線を形成し、上記走査配線と上記信号配線との積層間にはＳＯＧ膜が積層されており、上記走査配線、信号配線の交差部近傍にＴＦＴが形成されたアクティブマトリクス基板において、上記ＴＦＴは、走査線上または走査線に電気的に接続されたゲート電極上に形成され、上記走査線上または走査線に電気的に接続されたゲート電極上のＳＯＧ膜を除去し、上記ＳＯＧ抜きを含むようにゲート絶縁層、半導体層、半導体接合層が形成され、上記半導体接合層上には、信号配線と電気的に接続されたソース電極、画素電極と電気的に接続されたドレイン電極が積層され、走査線またはゲート電極上のＳＯＧ抜きの外周とドレイン電極とのクロス部が対となる構造をもつＴＦＴをもつものであると表現することもできる。【０１５５】
また、上記ＳＯＧ抜きの幅が、上記ＴＦＴが形成された走査線またはゲート電極の幅より狭い構成としてもよい。また、ゲート絶縁層成膜後にＳＯＧ成膜を行う構成としてもよい。【０１５６】
また、本発明の液晶表示装置は、上記アクティブマトリクス基板と対になる絶縁性基板間に液晶を封入した構成である。なお、本発明の表示装置は、上記アクティブマトリクス基板と対になる絶縁性基板間に自発光材料を封入した構成としてもよい。【０１５７】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１５８】
本発明のアクティブマトリクス基板は、ＴＦＴ等のアクティブ素子を有するものであり、液晶表示装置やＥＬ表示装置等のアクティブマトリクス型表示装置に好適である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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