(57)【特許請求の範囲】
【請求項１】
素体と、複数の端子電極とを有する積層セラミックコンデンサであって、
前記素体は、内層部と、外層部とを含み、
前記内層部には、複数の内部電極が、前記素体の高さ方向に積層されており、
前記内部電極は、前記素体の側面に導出される引き出し部を有しており、
前記外層部は、前記高さ方向でみた前記内層部の少なくとも一面に積層されており、
前記端子電極は、接続部と、拡張部とを有し、
前記接続部は、前記高さ方向に沿って前記引き出し部を被覆しており、
前記拡張部は、前記高さ方向でみた前記接続部の少なくとも一端に連続し、前記一端から前記側面の端縁に向かって徐々に幅寸法を増大させており、
前記接続部の高さ寸法をＡ、前記拡張部の高さ寸法をＢとしたとき、
高さ寸法比Ｂ／Ａは、０．６０≦Ｂ／Ａとなり、
前記複数の端子電極は、前記素体の長さ方向に間隔を隔てて配置されている、
積層セラミックコンデンサ。
【請求項２】
請求項１に記載された積層セラミックコンデンサであって、
前記拡張部は、前記側面の端縁を幅変化の終点とする、
積層セラミックコンデンサ。
【請求項３】
請求項１又は２に記載された積層セラミックコンデンサであって、
前記外層部は、前記高さ方向でみた前記内層部の両面に積層されている、
積層セラミックコンデンサ。
【請求項４】
請求項１乃至３の何れかに記載された積層セラミックコンデンサであって、前記接続部は、前記高さ方向でみた両端に前記拡張部を有している、
積層セラミックコンデンサ。
【請求項５】
請求項１乃至４の何れかに記載された積層セラミックコンデンサであって、  前記端子電極は、前記接続部の一端における電極幅をＣ、前記側面の端縁における電極幅をＤとしたとき、電極幅比Ｃ／Ｄは、０＜Ｃ／Ｄ≦０．８０となる、
積層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低ＥＳＬ値となる多端子型の積層セラミックコンデンサに関する。
【背景技術】
【０００２】
この種の積層セラミックコンデンサには、搭載される電子機器の高周波化の進展に伴い、より一層の低ＥＳＬ値化が求められている。低ＥＳＬ値化を実現する手段として、特許文献１には、端子電極の電極幅を広くする構成が開示されている。
【０００３】
ところで、近年、電子機器の小型化に対する市場の要請が激化しており、この技術的動向に対応して、搭載される積層セラミックコンデンサにも一層の小型化が要請されている。
【０００４】
ところが、小型化されれば、通常の条件のもとでは、端子電極の幅も、必然的に狭くならざるを得ず、低ＥＳＬ値化の要請に反する結果になる。
【０００５】
また、低ＥＳＬ値化を実現しようとして端子電極の電極幅を広くすると、多数の端子電極を形成しなければならない多端子型の積層セラミックコンデンサにおいて、小型化された素体の側面に、充分な端子電極の形成スペースを確保することができず、低ＥＳＬ値化に限界を生じる。
【０００６】
仮に、端子電極の形成スペースを確保できたとしても、隣接する端子電極相互の間隔が狭くなるため、例えば、端子電極の形成時に発生する電気メッキ延び不良により、端子電極間に短絡事故が生じる危険性が極めて高い。
【特許文献１】特開２０００−２０８３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、低ＥＳＬ値となる多端子型の積層セラミックコンデンサを提供することである。
【０００８】
本発明のもう一つの課題は、製造歩留まりに優れた積層セラミックコンデンサを提供することである。
【０００９】
本発明の更にもう一つの課題は、高信頼性を有する積層セラミックコンデンサを提供することである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、素体と、複数の端子電極とを有しており、さらに素体は、内層部と、外層部とを含む。内層部には、複数の内部電極が素体の高さ方向に積層されており、この内部電極は、素体の側面に導出される引き出し部を有している。外層部は、素体の高さ方向でみた内層部の少なくとも一面に積層されている。複数の端子電極は、素体の長さ方向に間隔を隔てて配置されている。
【００１１】
本発明は、上述した積層セラミックコンデンサの基本的構成に加え、端子電極それぞれの構造に工夫を加えた点に特徴のひとつがある。即ち、端子電極は、接続部と、拡張部を有しており、接続部が素体の高さ方向に沿って引き出し部を被覆している。
【００１２】
拡張部は、この接続部の少なくとも一端から、側面の端縁に向かって徐々に幅寸法を増大させる末広がり形状を有している。この構成によると、端子電極の拡張部は、接続部よりも幅広となるから、小型化された積層セラミックコンデンサにおいて、さらなる端子電極の低ＥＳＬ値化が達成され、もってコンデンサの高周波特性が向上する。
【００１３】
一方、端子電極において、幅広となっているのは拡張部のみであり、接続部は、拡張部に対して相対的に凹状にくびれた形状となっているから、小型化された積層セラミックコンデンサにおいて、その長さ方向に隣接する端子電極の間隔を広く確保することができる。従って、例えば、端子電極の形成時の電気メッキ延び不良により、隣接する端子電極間で短絡事故が発生する不具合を回避することができる。
【００１４】
また、拡張部は、側面の端縁に向かって徐々に幅寸法を増大させ、側面の端縁上で最大幅となるから、例えば積層セラミックコンデンサを基板へ取り付ける場合に、拡張部に対するはんだ付着面積が広く確保され、はんだ付け強度（信頼性）、及び、製造歩留まりが向上する。
【００１５】
さらに、拡張部は、側面の端縁上で最大幅となるから、積層セラミックコンデンサを基板へはんだ付けした後に、はんだに加えられる応力が分散される。従って、ヒートサイクルに起因するはんだクラックの発生が回避され、信頼性が向上する。
【００１６】
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。添付図面は、単に、例示に過ぎない。
【発明の効果】
【００１７】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（１）低ＥＳＬ値となる多端子型の積層セラミックコンデンサを提供することができる。
（２）製造歩留まりに優れた積層セラミックコンデンサを提供することができる。
（３）高信頼性を有する積層セラミックコンデンサを提供することができる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の一実施形態に係る積層セラミックコンデンサの斜視図、図２は図１に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。さらに図３は、図１に示した積層セラミックコンデンサの左側面図である。
【００１９】
図１乃至図３に示す積層セラミックコンデンサにおいて、素体１０は、一面１０１と、この一面１０１に対して高さ方向Ｈに相対向する他面１０２とを有する六面体であって、高さ寸法Ｔの内部に内層部１１と、外層部１２とを含む。
【００２０】
内層部１１には、導電性金属材料を主成分とする内部電極１１０が、セラミック材料を主成分とする誘電体層１１２の一面上にパターン形成されており、この内部電極１１０を有する誘電体層１１２の複数が、高さ方向Ｈに所定の数だけ積層されている。高さ方向Ｈに隣接する内部電極１１０は、互いに異なる極性を有していることが低ＥＳＬ値を実現する上で好ましい。
【００２１】
複数の内部電極１１０のそれぞれは、所謂引き出し電極として用いられる引き出し部１１１を、少なくとも１つ有している。引き出し部１１１は、素体１０の幅方向Ｗに相対向する２つの側面１０３のうち、少なくとも一方に導出されている。
【００２２】
また、高さ方向Ｈに隣接する内部電極１１０の引き出し部１１１は、高さ方向Ｈに直交する素体１０の長さ方向Ｌに、間隔Ｇ１を隔てて導出されている（図３参照）。間隔Ｇ１は、隣接する引き出し部１１１において、その電極幅Ｄ１１１の中央点間の距離を示している。
【００２３】
外層部１２は、好ましくは、上述した誘電体層１１２のみを高さ方向Ｈに複数積層したものでなり、高さ方向Ｈでみた内層部１１の両面側に所定の数だけ積層されている。即ち、図１乃至図３に示す素体１０は、２つの外層部１２によって、内層部１１が、高さ方向Ｈの両面側から挟み込まれており、これら外層部１２の一方端面が、それぞれ一面１０１、又は、他面１０２となっている。この構成によると、積層セラミックコンデンサは、部品の方向性を考慮することなく、一面１０１、又は、他面１０２の何れも基板取り付け面として用いることができる。
【００２４】
さらに、図１乃至図３に示す積層セラミックコンデンサは、第１の端子電極２０と、第２の端子電極３０とを有する。第１及び第２の端子電極２０、３０は、ともに導電性金属材料を主成分とするものであって、側面１０３において、引き出し部１１１を高さ方向Ｈに連続して被覆する。
【００２５】
また、第１及び第２の端子電極２０、３０は、長さ方向Ｌに間隔Ｇ２、Ｇ３を隔てて配置されており、この長さ方向Ｌに隣接する第１及び第２の端子電極２０、３０は、互いに異なる極性を有していることが低ＥＳＬ値を実現する上で好ましい。
【００２６】
図１乃至図３に示した積層セラミックコンデンサは、上述した多端子型の積層セラミックコンデンサとしての基本的構成を有するとともに、さらに第１及び第２の端子電極２０、３０の構造に工夫を加えた点に特徴のひとつがある。以下、主に図３を参照して第１及び第２の端子電極２０、３０の具体的構造を説明する。
【００２７】
まず、第１の端子電極２０は、高さ方向Ｈでみた接続部２１の両端に拡張部２２を有している。接続部２１は、引き出し部１１１の電極幅Ｄ１１１よりも広い電極幅Ｃ２１を有し、側面１０３の内層部１１に相当する領域において、引き出し部１１１を高さ方向Ｈに沿って略直線状に被覆している。このように電極幅Ｃ２１を、電極幅Ｄ１１１よりも幅広とする構造によると、例えば第１の端子電極２０の形成時に、接続部２１と引き出し部１１１との間で生じる位置ズレを両者間の幅寸法差部分（マージン）で吸収し、接続部２１から引き出し部１１１が露出する不具合を回避できる。
【００２８】
拡張部２２は、接続部２１の一端から、側面１０３の端縁に向かって徐々に幅寸法を増大させている。より具体的に、拡張部２２は、側面１０３の外層部１２に相当する領域において、内層部１１と外層部１２との境界部分１３に幅寸法変化の始点Ｐ１を有し、側面１０３の端縁上に幅寸法変化の終点Ｐ２を有することにより、側面１０３の端縁上で最大電極幅Ｄ２２となる末広がり形状を有している。図１乃至図３に示す第１の端子電極２０において、内層部１１と外層部１２の境界線部分１３と、接続部２１と拡張部２２との境界線部分２３は、ほぼ一致している。
【００２９】
第１の端子電極２０は、接続部２１が、拡張部２２に対して相対的に凹状にくびれている形状であって、始点Ｐ１における電極幅Ｃ２１が、終点Ｐ２における電極幅Ｄ２２よりも相対的に狭くなっている。
【００３０】
一方、第２の端子電極３０は、高さ方向Ｈでみた接続部３１の両端に拡張部３２を有している。接続部３１は、引き出し部１１１の電極幅Ｄ１１１よりも広い電極幅Ｃ３１を有し、側面１０３の内層部１１に相当する領域において、引き出し部１１１を高さ方向Ｈに沿って略直線状に被覆している。このように電極幅Ｃ３１を、電極幅Ｄ１１１よりも幅広とする構造によると、例えば第２の端子電極３０の形成時に、接続部３１と引き出し部１１１との間で生じる位置ズレを両者間の幅寸法差部分（マージン）で吸収し、接続部３１から引き出し部１１１が露出する不具合を回避できる。
【００３１】
拡張部３２は、接続部３１の一端から、側面１０３の端縁に向かって徐々に幅寸法を増大させている。より具体的に、拡張部３２は、側面１０３の外層部１２に相当する領域において、内層部１１と外層部１２との境界部分１３に幅寸法変化の始点Ｐ１を有し、側面１０３の端縁上に幅寸法変化の終点Ｐ２を有することにより、側面１０３の端縁上で最大電極幅Ｄ３２となる末広がり形状を有している。図１乃至図３に示す第２の端子電極３０において、内層部１１と外層部１２の境界線部分１３と、接続部３１と拡張部３２との境界線部分３３は、ほぼ一致している。
【００３２】
第２の端子電極３０は、接続部３１が、拡張部３２に対して相対的に凹状にくびれている形状であって、始点Ｐ１における電極幅Ｃ３１が、終点Ｐ２における電極幅Ｄ３２よりも相対的に狭くなっている。
【００３３】
本発明の一実施形態に係る積層セラミックコンデンサの低ＥＳＬ値効果について、さらに図４乃至図６を参照して説明する。図４は、本発明に係る積層セラミックコンデンサを搭載した電子装置の部分断面図である。図４において、図１乃至図３に図示した構成部分と同一の構成部分には、同一の参照符号を付す。
【００３４】
図４に示す電子装置において、積層セラミックコンデンサ１は、第１及び第２の端子電極２０、３０がハンダ層５を介して基板４と固着されており、この第１及び第２の端子電極２０、３０と、ハンダ層５との結合により、回路パターン４１、４２と、内部電極１１０とがそれぞれ電気的に接続されている。回路パターン４１、４２は、互いに異極性を有し、それぞれの極性に対応した第１及び第２の端子電極２０、３０と電気的に接続されている。
【００３５】
図４に示した電子装置に対し表1の条件で通電した場合の端子電極のＥＳＬ値低減効果について、表１、及び、表１をグラフで示した図５を参照して説明する。なお、表１及び図５に示す数値は、第２の端子電極３０にも適用可能であるが、説明の都合上、第１の端子電極２０を例に説明する。
【００３６】
【表１】
0004433204.tif 000002
【００３７】
表１及び図５に示すように、第１の端子電極２０のＥＳＬ値は、拡張部２２と接続部２1との高さ寸法比Ｂ／Ａが、０．１０から０．６０まで増加する範囲では、ほぼ反比例的に減少し続けるが、高さ寸法比Ｂ／Ａが０．６０より大きい範囲では、高さ寸法比Ｂ／Ａが大きくなっても、ＥＳＬ値はほぼ一定になる。従って、第１の端子電極２０のＥＳＬ値低減に資する高さ寸法比Ｂ／Ａは、０．６０≦Ｂ／Ａとなる範囲で設定することが好ましい。拡張部２２の具体的な高さ寸法Ｂは、素体１０の高さ寸法Ｔに応じて変動するものであるが、例えば、高さ寸法Ｔを５００μｍとした場合、高さ寸法Ｂは１３６．５μｍ≦Ｂの範囲内で設定することができる。
【００３８】
さらに、図４に示した電子装置に対して通電した場合の別のＥＳＬ値低減効果について、表２、及び、表２をグラフで示した図６を参照して説明する。なお、表２及び図６に示す数値は、電極幅比Ｃ２１／Ｄ２２を電極幅比Ｃ３１／Ｄ３２に置換することにより、第２の端子電極３０にも適用可能であるが、説明の都合上、第１の端子電極２０を例に説明する。
【００３９】
【表２】
0004433204.tif 000003
【００４０】
表２及び図６に示すように、第１の端子電極２０のＥＳＬ値は、最大電極幅Ｄ２２に対する電極幅Ｃ２１の比Ｃ２１／Ｄ２２が、０．６１から０．８０まで増加するのに略比例的に増加し続け、電極幅比Ｃ２１／Ｄ２２が０．８０のときＥＳＬ値が６３となる点を臨界点として、それ以降に急激に増加する。従って、第１の端子電極２０の低ＥＳＬ値化に資する電極幅比Ｃ２１／Ｄ２２は、Ｃ２１／Ｄ２２≦０．８０となる範囲で設定することが好ましい。最大電極幅Ｄ２２の具体的な寸法は、隣接する端子電極間の間隔Ｇ１に応じて変動するものであるが、例えば、間隔Ｇ１を５００μｍとした場合、最大電極幅Ｄ２２は、３１２μｍ≦Ｄ２２の範囲で設定することができる。
【００４１】
図１乃至図6を参照して説明した積層セラミックコンデンサ１の構造によると、第１及び第２の端子電極２０、３０は、終点Ｐ２における拡張部２２、３２の電極幅Ｄ２２、Ｄ３２が、始点Ｐ１における接続部２１、３１拡張部の電極幅Ｃ２１、Ｃ３１よりも広くなっている末広がり形状であるから、第１及び第２の端子電極２０、３０のＥＳＬ値が低減され、もってコンデンサの高周波特性が向上される。
【００４２】
また、第１及び第２の端子電極２０、３０は、終点Ｐ２における拡張部２２、３２の電極幅Ｄ２２、Ｄ３２が、始点Ｐ１における接続部２１、３１拡張部の電極幅Ｃ２１、Ｃ３１よりも広くなっている末広がり形状であるから、この拡張部２２、３２を基板４へ取り付ける場合に、はんだ層５との接触面積が広く確保される。従って、製造歩留まりに優れた積層セラミックコンデンサ１を提供することができる。
【００４３】
さらに、第１及び第２の端子電極２０、３０は、終点Ｐ２における拡張部２２、３２の電極幅Ｄ２２、Ｄ３２が、始点Ｐ１における接続部２１、３１拡張部の電極幅Ｃ２１、Ｃ３１よりも広くなっている末広がり形状であるから、基板４への取り付け後にはんだ層５に加えられる応力が広く分散される。従って、ヒートサイクルに起因するはんだクラックの発生を回避し、高信頼性を有する積層セラミックコンデンサ１を提供することができる。
【００４４】
一方、幅広となっているのは外層部１２に対応する拡張部２２、３２のみであり、内層部１１に対応する接続部２１、３１は、拡張部２２、３２に対して相対的に凹状にくびれた形状となっている。この構成によると、長さ方向Ｌに隣接する第１及び第２の端子電極２０、３０において、接続部２１、３１の相対向部分に間隔Ｇ２が形成され、終点Ｐ２における拡張部２２、３２の相対向部分に間隔Ｇ３が形成される。間隔Ｇ２、Ｇ３は、第１及び第２の端子電極２０、３０のくびれ形状に従って、間隔Ｇ３＜間隔Ｇ２となる。従って、内層部１１に相当する領域において、接続部２１、３１の間隔Ｇ２が広く確保され、端子電極形成時の電気メッキ延び不良を回避することができるとともに、第１及び第２の端子電極２０、３０の間で短絡事故が発生する危険を回避することができる。この電気メッキ延び不良の回避に寄与する間隔Ｇ2の値について、表３を参照して説明する。
【００４５】
【表３】
0004433204.tif 000004
【００４６】
表３に示すように、間隔Ｇ１を５００μｍとする積層セラミックコンデンサ１において、接続部２１の電極幅Ｃ２１を２５２μｍ、拡張部２２の最大電極幅Ｄ２２を３７７μｍとし、電極比Ｃ２１／Ｄ２２を０．６７とした場合、ＥＳＬ値を６３ｐＨ以下に低減した状態で、電気メッキ延び不良の回避しうる間隔Ｇ２の寸法は、１２３μｍである。
【００４７】
また、接続部２１の電極幅Ｃ２１を２４９μｍ、拡張部２２の最大電極幅Ｄ２２を４０５μｍとし、電極比Ｃ２１／Ｄ２２を０．６１とした場合、ＥＳＬ値を６３ｐＨ以下に低減した状態で、電気メッキ延び不良の回避しうる間隔Ｇ２の寸法は、９５μｍである。
【００４８】
これに対し、特許文献１などの従来技術では、第１及び第２の端子電極２０、３０は、高さ方向Ｈに均一の電極幅（Ｇ２＝Ｇ３）で伸びるから、その電極幅を広くした場合、第１及び第２の端子電極２０、３０のいずれの部分においても隣接する電極間の間隔（Ｇ２＝Ｇ３）が狭くなる結果、電極形成時に発生する電気メッキ延びにより、短絡事故が発生する危険が高くなる。特に、近年の積層セラミックコンデンサ１の小型化傾向において、側面１０３に第１及び第２の端子電極２０、３０を形成するだけのスペースを確保することがそもそも困難である現状を鑑みると、この短絡事故の問題がより顕著に現れる。
【００４９】
図７は本発明のもう一つの実施形態に係る積層セラミックコンデンサの斜視図、図８は図７に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図、図９は図８に示した積層セラミックコンデンサの左側面図である。図７乃至図９において、図１乃至図４に示した構成部分と同一の構成部分には、同一の参照符号を付す。
【００５０】
図７乃至図９の積層セラミックコンデンサにおいて、内部電極１１０は、幅方向Ｗで相対向する側面１０３のそれぞれに対して、2つづつ導出可能な４つの引き出し部１１１を有している。この構成によると、図１乃至図６を参照して説明した利点を全て有するとともに、多様な引き出しバリエーションを有する積層セラミックコンデンサを提供することができる。
【００５１】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種種の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】図１に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。
【図３】図１に示した積層セラミックコンデンサの左側面図である。
【図４】本発明の一実施形態に係る積層セラミックコンデンサを搭載した電子装置の部分断面図である。
【図５】本発明の一実施形態に係る積層セラミックコンデンサの実験データを示す図である。
【図６】本発明の一実施形態に係る積層セラミックコンデンサの実験データを示す図である。
【図７】本発明のもう一つの実施形態に係る積層セラミックコンデンサの斜視図である。
【図８】図７に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。
【図９】図８に示した積層セラミックコンデンサの左側面図である。
【符号の説明】
【００５３】
１              積層セラミックコンデンサ
１０            素体
１０３          側面
１１            内層部
１１０          内部電極
１１１          引き出し部
１２            外層部
１３            内層部と外層部との境界
２０、３０      第１、第２の端子電極
２１、３１      接続部
２２、３２      拡張部
２３、３３      接続部と拡張部との境界
Ｃ２１、Ｃ３１  接続部の電極幅
Ｄ２２、Ｄ３２  拡張部の最大電極幅
Ｇ２            隣接する拡張部の間隔
Ｇ３            隣接する接続部の間隔
Ａ              接続部の高さ寸法
Ｂ              拡張部の高さ寸法
Ｈ              素体の高さ方向
Ｌ              素体の長さ方向
【図１】
0004433204.tif 000005
【図２】
0004433204.tif 000006
【図３】
0004433204.tif 000007
【図４】
0004433204.tif 000008
【図５】
0004433204.tif 000009
【図６】
0004433204.tif 000010
【図７】
0004433204.tif 000011
【図８】
0004433204.tif 000012
【図９】
0004433204.tif 000013