(57)【特許請求の範囲】
【請求項１】
第１のトランスコンダクタンス増幅器と、
前記第１のトランスコンダクタンス増幅器の出力信号、および帰還信号を受けてソースフォロワ動作する第１のトランジスタと、
前記第１のトランジスタの出力端子と入力端子との間に接続され、前記帰還信号を生成する第２のトランスコンダクタンス増幅器と、
前記第１のトランジスタのソースと接続する第１の電流源と、
前記第１のトランジスタのソースと接続する第１の抵抗素子と、
前記第１のトランジスタに流れ込む入力電流を生成するとともに、その入力電流の所定倍の出力電流を生成するカレントミラー回路と、
前記カレントミラー回路の出力側に接続される第２の電流源と、
前記カレントミラー回路の出力側に接続される第２の抵抗素子と、
を備えたことを特徴とする増幅回路。
【請求項２】
前記第１のトランジスタのソースに、さらにコンデンサを接続するようにしたことを特徴とする請求項１に記載の増幅回路。
【請求項３】
差動増幅を行う第１のトランスコンダクタンス増幅器と、
前記第１のトランスコンダクタンス増幅器の出力信号、および帰還信号を受けてそれぞれソースフォロワ動作する第１及び第２のトランジスタと、
差動増幅して前記帰還信号を生成するとともに、前記第１及び第２のトランジスタの各出力端子と両入力端子がそれぞれ接続され、両出力端子が前記第１及び第２のトランジスタの各入力端子と接続される第２のトランスコンダクタンス増幅器と、
前記第１及び第２のトランジスタの各ソースとそれぞれ接続する第１及び第２の電流源と、
前記第１のトランジスタのソースと前記第２のトランジスタのソースとの間に接続する第１の抵抗素子と、
前記第１及び第２のトランジスタに流れ込む各入力電流を生成するとともに、その各入力電流の所定倍の各出力電流をそれぞれ生成する第１及び第２のカレントミラー回路と、
前記第１及び第２のカレントミラー回路の出力側にそれぞれ接続される第３及び第４の電流源と、
前記第１のカレントミラー回路の出力側と前記第２のカレントミラー回路の出力側との間に接続される第２の抵抗素子と、
を備えたことを特徴とする増幅回路。
【請求項４】
前記第１のトランジスタのソースと前記第２のトランジスタのソースとの間に、さらにコンデンサを接続するようにしたことを特徴とする請求項３に記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ディスクやハードディスクのリードチャネル等に使用されるＧｍアンプに関し、例えば１００〜２００ＭＨｚで動作する増幅回路に関するものである。
【０００２】
【従来の技術】
一般的なＧｍアンプ（トランスコンダクタンス増幅回路）の一例としては、図４に示すようなものが従来から知られている。
このＧｍアンプは、図４に示すように、電圧−電流変換機能を有するトランスコンダクタンス増幅器１と、電流−電圧変換機能を有するトランスコンダクタンス増幅器２とから構成されており、負荷容量ＣＬを駆動している。
【０００３】
次に、このような構成からなるＧｍアンプにおいて、入力電圧をＶｉ、出力電圧をＶｏ、トランスコンダクタンス増幅器１、２の各トランスコンダクタンスをｇｍ１、ｇｍ２、トランスコンダクタンス増幅器１、２の各出力電流をｉ１、ｉ２、負荷容量ＣＬに流れる電流をｉ３とすると、以下の（１）〜（４）式が成立する。
【０００４】
ｉ１＋ｉ２＝ｉ３  …（１）
ｉ１＝Ｖｉ×ｇｍ１  …（２）
ｉ２＝−Ｖｏ×ｇｍ２  …（３）
ｉ３＝Ｖｏ×ｓＣＬ  …（４）
次に、（１）式に（２）〜（４）式を代入すると、以下に示す（５）式が成立する。
【０００５】
（Ｖｉ×ｇｍ１）−（Ｖｏ×ｇｍ２）＝Ｖｏ×ｓＣＬ  …（５）
（５）式を変形すると、次の（６）式となる。
Ｖｉ×ｇｍ１＝Ｖｏ（ｇｍ２＋ｓＣＬ）  …（６）
次に、（６）式を変形すると、次の（７）式となる。
Ｖｏ／Ｖｉ＝ｇｍ１／（ｇｍ２＋ｓＣＬ）＝（ｇｍ１／ｇｍ２）×〔１／（１＋ｓＣＬ／ｇｍ２）〕  …（７）
ここで、ｇｍ２／ＣＬ＝ωｐとすると、（７）式から、図４の回路の伝達関数Ｈ（ｓ）は、次の（８）式に示すようになる。
【０００６】
Ｈ（ｓ）＝Ｖｏ／Ｖｉ＝（ｇｍ１／ｇｍ２）×〔ωｐ／（ｓ＋ωｐ）〕…（８）
この（８）式に対応する周波数特性を示すと、図５に示すようになる。
一方、一般的なＧｍアンプの他の例としては、図６に示すようなものが従来から知られている。
【０００７】
このＧｍアンプは、図６に示すように、差動型のトランスコンダクタンス増幅器３、４が２段から構成されるものである。このような構成のＧｍアンプにおいて、トランスコンダクタンス増幅器３、４の各トランスコンダクタンスをｇｍ１、ｇｍ２とすると、その利得Ｇは、Ｇ＝ｇｍ１／ｇｍ２となる。
トランスコンダクタンス増幅器３、４の具体的な回路としては、図７に示すものと図８に示すものとが知られている。
【０００８】
図７に示すトランスコンダクタンス増幅器は、図示のように、差動対のＮＭＯＳトランジスタＱ１１、１２と、トランジスタＱ１１、Ｑ１２の各ドレインに接続される定電流源Ｉ１１、Ｉ１２と、トランジスタＱ１１、Ｑ１２の各ソースに共通に接続される定電流源Ｉ１３とを備えている。このようなトランスコンダクタンス増幅器では、回路のトランスコンダクタンスｇｍは、トランジスタＱ１１、Ｑ１２自体のトランスコンダクタンスｇｍ’と近似的に等しくなる。
【０００９】
図８に示すトランスコンダクタンス増幅器は、図示のように、差動対のＮＭＯＳトランジスタＱ１１、１２と、トランジスタＱ１１、Ｑ１２の各ドレインに接続される定電流源Ｉ１１、Ｉ１２と、トランジスタＱ１１、Ｑ１２の各ソースに接続される定電流源Ｉ１４、Ｉ１５と、トランジスタＱ１１、Ｑ１２のソース間に接続される抵抗Ｒとを備えている。このようなトランスコンダクタンス増幅器では、回路のトランスコンダクタンスｇｍは、トランジスタＱ１１、Ｑ１２自体のトランスコンダクタンスｇｍ’とすると、次の（９）式に示すようになる。
【００１０】
ｇｍ＝１／〔Ｒ＋（１／ｇｍ’）〕≒１／Ｒ  …（９）
【００１１】
【発明が解決しようとする課題】
ところで、図４に示す従来回路では、（８）式からわかるように周波数帯域はωｐにより決まり、ωｐ＝ｇｍ２／ＣＬの関係がある。このため、高速化（広帯域化）のためには、ｇｍ２を大きくする必要がある。
また、従来回路の利得（ゲイン）は、ｇｍ１／ｇｍ２により決まるので、上記のように高速化のためにｇｍ２を大きくする場合には利得が低下し、この利得を補償するためにはｇｍ１も同じ比率で大きくする必要がある。
【００１２】
従って、従来回路において、高速化を実現するためには、トランスコンダクタンスｇｍ２のみならず、トランスコンダクタンスｇｍ１を大きくしなければならない。このため、高速化を実現しようとすると、トランスコンダクタンス増幅器１、２を構成するトランジスタのサイズを大きくする必要がある上に、回路電流が増加するので、消費電流が増加するとともに制作コストと増加するという不都合がある。
【００１３】
一方、図６に示す従来回路のトランスコンダクタンス増幅器３、４が図７に示す回路の場合には、入力レンジと出力レンジが小さい上に、出力の歪みが大きいという不都合がある。
また、図６に示す従来回路のトランスコンダクタンス増幅器３、４が図８に示す回路の場合には、入力レンジが大きくなるが、利得のエラー（ばらつき）が大きくなるので、トランジスタ自身のトランスコンダクタンスを大きくする必要がある。しかし、トランスコンダクタンスを大きくするには、トランジスタのサイズを大きくする必要があり、このために入力容量が大きくなって回路全体の周波数特性を悪化させるという不都合がある。
【００１４】
そこで、本発明の目的は、上記の点に鑑み、消費電流と制作コストの増加などを抑制しつつ、周波数特性の広帯域化を実現するようにした増幅回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項４に記載の各発明は以下のように構成した。
【００１６】
すなわち、請求項１に記載の発明は、第１のトランスコンダクタンス増幅器と、前記第１のトランスコンダクタンス増幅器の出力信号、および帰還信号を受けてソースフォロワ動作する第１のトランジスタと、前記第１のトランジスタの出力端子と入力端子との間に接続され、前記帰還信号を生成する第２のトランスコンダクタンス増幅器と、前記第１のトランジスタのソースと接続する第１の電流源と、前記第１のトランジスタのソースと接続する第１の抵抗素子と、前記第１のトランジスタに流れ込む入力電流を生成するとともに、その入力電流の所定倍の出力電流を生成するカレントミラー回路と、前記カレントミラー回路の出力側に接続される第２の電流源と、前記カレントミラー回路の出力側に接続される第２の抵抗素子と、を備えたことを特徴とするものである。
【００１７】
請求項２に記載の発明は、請求項１に記載の増幅回路において、前記第１のトランジスタのソースに、さらにコンデンサを接続するようにしたことを特徴とするものである。
【００１８】
請求項３に記載の発明は、差動増幅を行う第１のトランスコンダクタンス増幅器と、前記第１のトランスコンダクタンス増幅器の出力信号、および帰還信号を受けてそれぞれソースフォロワ動作する第１及び第２のトランジスタと、差動増幅して前記帰還信号を生成するとともに、前記第１及び第２のトランジスタの各出力端子と両入力端子がそれぞれ接続され、両出力端子が前記第１及び第２のトランジスタの各入力端子と接続される第２のトランスコンダクタンス増幅器と、前記第１及び第２のトランジスタの各ソースとそれぞれ接続する第１及び第２の電流源と、前記第１のトランジスタのソースと前記第２のトランジスタのソースとの間に接続する第１の抵抗素子と、前記第１及び第２のトランジスタに流れ込む各入力電流を生成するとともに、その各入力電流の所定倍の各出力電流をそれぞれ生成する第１及び第２のカレントミラー回路と、前記第１及び第２のカレントミラー回路の出力側にそれぞれ接続される第３及び第４の電流源と、前記第１のカレントミラー回路の出力側と前記第２のカレントミラー回路の出力側との間に接続される第２の抵抗素子と、を備えたことを特徴とするものである。
【００１９】
請求項４に記載の発明は、請求項３に記載の増幅回路において、前記第１のトランジスタのソースと前記第２のトランジスタのソースとの間に、さらにコンデンサを接続するようにしたことを特徴とするものである。
このような構成からなる本発明によれば、消費電流と制作コストの増加などを抑制しつつ、周波数特性の広帯域化を実現できる。
【００２０】
【発明の実施の形態】
以下、本発明の増幅回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態にかかる増幅回路は、図１に示すように、トランスコンダクタンス増幅器１１、ソースフォロワ回路１２、トランスコンダクタンス増幅器１３、カレントミラー回路１４、出力回路１５を備えている。
【００２１】
トランスコンダクタンス増幅器１１は、入力電圧を出力電流に変換して出力するようになっている。
ソースフォロワ回路１２は、トランスコンダクタンス増幅器１１からの出力電流と、トランスコンダクタンス増幅器１３からの出力電流（帰還電流）を入力とし、この入力に応じてソースフォロワ動作するものであり、ＮＭＯＳトランジスタＱ１、負荷抵抗Ｒ１、コンデンサＣ１などからなり、定電流源Ｉ１を含んでいる。すなわち、トランジスタＱ１のゲートが、トランスコンダクタンス増幅器１１の出力端子と接続されている。また、トランジスタＱ１１のソースとアースとの間には、定電流源Ｉ１、負荷抵抗Ｒ１、およびコンデンサＣ１が並列に接続されている。
【００２２】
トランスコンダクタンス増幅器１３は、ソースフォロワ回路１２の出力電圧を出力電流に変換し、この変換した出力電流をソースファロア回路１２の入力側に帰還するようになっている。従って、トランスコンダクタンス増幅器１３は、その入力端子がＭＯＳトランジスタＱ１のソースに接続され、その出力端子がＭＯＳトランジスタＱ１のゲートに接続されている。
【００２３】
カレントミラー回路１４は、ＰＭＯＳトランジスタＱ２、Ｑ３から構成され、トランジスタＱ２に流れる電流のＭ倍の電流がトランジスタＱ３に流れるようになっている。すなわち、トランジスタＱ２、Ｑ３は、そのゲート同士が接続されるとともに、その共通接続部がトランジスタＱ２のドレインに接続されている。
また、トランジスタＱ２は、そのソースに電源電圧ＶＤＤが印加されるとともに、そのドレインがトランジスタＱ１のドレインに接続されている。さらに、トランジスタＱ３は、そのソースに電源電圧ＶＤＤが印加されるとともに、そのドレインが定電流源Ｉ２を経てアースされている。
【００２４】
出力回路１５は、出力負荷抵抗Ｒ２、および負荷容量ＣＬなどからなり、定電流源Ｉ２を含んでいる。すなわち、カレントミラー回路１４を構成するトランジスタＱ３のドレインとアースとの間に、定電流源Ｉ２、出力負荷抵抗Ｒ２、および負荷容量ＣＬが並列に接続されている。
次に、このような構成からなる第１実施形態において、入力電圧をＶｉ、トランスコンダクタンス増幅器１１、１３の各トランスコンダクタンスをｇｍ１、ｇｍ２、トランスコンダクタンス増幅器１３の入力電圧をＶ１、トランスコンダクタンス増幅器１１、１３の各出力電流をｉ１、ｉ２とし、ノードＡについてキルヒホッフの法則を適用すると、以下の（１１）〜（１３）式が成立する。
【００２５】
ｉ１＋ｉ２＝０        …（１１）
ｉ１＝Ｖｉ×ｇｍ１    …（１２）
ｉ２＝−Ｖ１×ｇｍ２  …（１３）
また、（１１）〜（１３）式から以下の（１４）式が成立する。
Ｖｉ×ｇｍ１−Ｖ１×ｇｍ２＝０  …（１４）
さらに、（１４）式から電圧Ｖｉと電圧Ｖ１の関係は、以下の（１５）式のようになる。
【００２６】
Ｖ１／Ｖｉ＝ｇｍ１／ｇｍ２  …（１５）
次に、ソースフォロワ回路１２のコンデンサＣ１が省略されている場合について、この第１実施形態の回路の伝達関数を求めることにする。
ここで、トランジスタＱ１のドレインに流れる小信号の電流をｉ３、トランジスタＱ３のドレインに流れる小信号の電流をｉ４、カレントミラー回路１４のミラー比をＭ、出力回路１５の出力電圧をＶｏとすると、以下の（１６）〜（１８）式が成立する。
【００２７】
ｉ３＝Ｖ１／Ｒ１  …（１６）
ｉ４＝ｉ３×Ｍ    …（１７）
Ｖｏ＝ｉ４×Ｒ２×〔ωｐ１／（ｓ＋ωｐ１）〕  …（１８）
なお、（１８）式中のωｐ１は、ωｐ１＝１／（Ｒ２×ＣＬ）である。（１５）〜（１８）式に基づき、第１実施形態の回路の伝達関数Ｈ（ｓ）を求めると、次の（１９）式のようになる。
【００２８】
Ｈ（ｓ）＝Ｖｏ／Ｖｉ＝（ｇｍ１／ｇｍ２）×Ｍ×（Ｒ２／Ｒ１）×〔ωｐ１／（ｓ＋ωｐ１）〕  …（１９）
この（１９）式に対応する周波数特性を示すと、図２に示すようになる。また、（１９）式から周波数帯域はωｐ１＝１／（Ｒ２×ＣＬ）により決まることがわかる。また、（１９）式から利得は、（ｇｍ１／ｇｍ２）×Ｍ×（Ｒ２／Ｒ１）で決まり、（Ｒ２／Ｒ１）≧１、Ｍ≧１とすることは容易であるので、それらを任意に設定することにより利得を容易に大きくすることができる。
【００２９】
次に、ソースフォロワ回路１２のコンデンサＣ１がある場合について、この第１実施形態の回路の伝達関数を求めることにする。
この場合には、上記の（１６）式が次の（２０）式のようになる。
ｉ３＝Ｖ１／〔Ｒ１×ωｚ／（ｓ＋ｗｚ）〕  …（２０）
なお、（２０）式中のωｚは、ωｚ＝１／（Ｒ１×Ｃ１）である。（１５）（１７）（１８）（２０）式に基づき、第１実施形態の回路の伝達関数Ｈ（ｓ）を求めると、次の（２１）式のようになる。
【００３０】
Ｈ（ｓ）＝Ｖｏ／Ｖｉ＝（ｇｍ１／ｇｍ２）×Ｍ×（Ｒ２／Ｒ１）×〔ωｐ１×（ｓ＋ωｚ）／ωｚ×（ｓ＋ωｐ１）〕  …（２１）
ここで、ωｐ１＝１／（Ｒ２×ＣＬ）であり、ωｚ＝１／（Ｒ１×Ｃ１）の関係があり、ωｐ１＝ωｚになるようなＣ１を選ぶと、１／（Ｒ２×ＣＬ）＝１／（Ｒ１×Ｃ１）からＣ１は、次の（２２）式のようになる。
【００３１】
Ｃ１＝（ＣＬ×Ｒ２）／Ｒ１  …（２２）
従って、コンデンサＣ１が（２２）式の関係を満足するように設定すれば、（２１）式は、次の（２３）式のようになる。
Ｈ（ｓ）＝Ｖｏ／Ｖｉ＝（ｇｍ１／ｇｍ２）×Ｍ×（Ｒ２／Ｒ１）  …（２３）
（２３）式には周波数に係る項がないので、コンデンサＣ１がある場合には、周波数特性が広い範囲でフラットになるとともに、利得も容易に大きくすることができる。
【００３２】
なお、実際には、トランスコンダクタンス増幅器１１、１３やカレントミラー回路１４などの寄生容量に起因して、周波数特性を完全にフラットにすることはできない。
以上説明したように、第１の実施形態によれば、図１に示すような構成にするとともに、コンデンサＣ１の容量を所定値に設定することにより、利得を大きくできるとともに、周波数特性を広い範囲でフラットにできる。
【００３３】
次に、本発明の増幅回路の第２実施形態の構成について、図３を参照して説明する。
この第２実施形態にかかる増幅回路は差動型のものであり、図３に示すように、差動型のトランスコンダクタンス増幅器２１、ソースフォロワ回路２２、差動型のトランスコンダクタンス増幅器２３、カレントミラー回路２４、２５、出力回路２６を備えている。
【００３４】
トランスコンダクタンス増幅器２１は、差動入力電圧を差動出力電流に変換出力するようになっている。
ソースフォロワ回路２２は、トランスコンダクタンス増幅器２１からの２つの出力と、トランスコンダクタンス増幅器２３からの２つの帰還出力とを入力し、この入力に応じてソースフォロワ動作するものであり、２つのＮＭＯＳトランジスタＱ４、Ｑ５、負荷抵抗Ｒ１、コンデンサＣ１からなり、２つの定電流源Ｉ３、Ｉ４を含んでいる。
【００３５】
すなわち、トランジスタＱ４は、そのゲートがトランスコンダクタンス増幅器２１の＋出力端子と接続され、そのソースが定電流源Ｉ３を経てアースされている。また、トランジスタＱ５は、そのゲートがトランスコンダクタンス増幅器２１の−出力端子と接続され、そのソースが定電流源Ｉ４を経てアースされている。さらに、トランジスタＱ４のソースとトランジスタＱ５のソースとの間に、負荷抵抗Ｒ１とコンデンサＣ１が並列に接続されている。
【００３６】
トランスコンダクタンス増幅器２３は、ソースフォロワ回路２２の出力電圧を出力電流に変換するとともに、その出力電流をソースフォロワ回路２２の入力側に帰還するようになっている。従って、トランスコンダクタンス増幅器２３は、その＋入力端子と−入力端子とがソースフォロワ回路２２の負荷抵抗Ｒ１の両端に接続され、その＋出力端子がトランジスタＱ４のゲートに接続され、その−出力端子がトランジスタＱ５のゲートに接続されている。
【００３７】
カレントミラー回路２４は、ＰＭＯＳトランジスタＱ６、Ｑ７から構成され、トランジスタＱ６に流れる電流のＭ倍の電流がトランジスタＱ７に流れるようになっている。すなわち、トランジスタＱ６、Ｑ７は、そのゲート同士が接続されるとともに、その共通接続部がトランジスタＱ６のドレインに接続されている。
また、トランジスタＱ６は、そのソースに電源電圧ＶＤＤが印加されるとともに、そのドレインがトランジスタＱ４のドレインに接続されている。さらに、トランジスタＱ７は、そのソースに電源電圧ＶＤＤが印加されるとともに、そのドレインが定電流源Ｉ５を経てアースされている。
【００３８】
カレントミラー回路２５は、ＰＭＯＳトランジスタＱ８、Ｑ９から構成され、トランジスタＱ８に流れる電流のＭ倍の電流がトランジスタＱ９に流れるようになっている。すなわち、トランジスタＱ８、Ｑ９は、そのゲート同士が接続されるとともに、その共通接続部がトランジスタＱ８のドレインに接続されている。
また、トランジスタＱ８は、そのソースに電源電圧ＶＤＤが印加されるとともに、そのドレインがトランジスタＱ５のドレインに接続されている。さらに、トランジスタＱ９は、そのソースに電源電圧ＶＤＤが印加されるとともに、そのドレインが定電流源Ｉ６を経てアースされている。
【００３９】
出力回路１５は、出力負荷抵抗Ｒ２などからなるとともに、定電流源Ｉ５、Ｉ６を含み、出力負荷抵抗Ｒ２の両端から出力電圧を取り出すようになっている。
すなわち、カレントミラー回路２４を構成するトランジスタＱ７のドレインとカレントミラー回路２５を構成するトランジスタＱ９のドレインとの間に出力負荷抵抗Ｒ２が接続され、その各ドレインは対応する定電流源Ｉ５、Ｉ６を経て接地されている。
【００４０】
次に、このような構成からなる第２実施形態において、ソースフォロワ回路２２のコンデンサＣ１がなく、出力回路２６の負荷容量ＣＬがある場合の伝達関数Ｈ（ｓ）は、第１実施形態の場合と同様にして求めることができ、次の（２４）式に示すようになる。
Ｈ（ｓ）＝Ｖｏ／Ｖｉ＝（ｇｍ１／ｇｍ２）×Ｍ×（Ｒ２／Ｒ１）×〔ωｐ１／（ｓ＋ωｐ１）〕  …（２４）
ここで、（２４）式において、ｇｍ１、ｇｍ２はトランスコンダクタンス増幅器２１、２３の各トランスコンダクタンスであり、Ｍはカレントミラー回路２４、２５のミラー比であり、ωｐ１＝１／（Ｒ２×ＣＬ）である。
【００４１】
（２４）式から第２実施形態の周波数帯域は、ωｐ１＝１／（Ｒ２×ＣＬ）により決まることがわかる。また、（２４）式から第２実施形態の利得は、（ｇｍ１／ｇｍ２）×Ｍ×（Ｒ２／Ｒ１）で決まり、（Ｒ２／Ｒ１）≧１、Ｍ≧１とすることは容易であるので、それらを任意に設定することにより利得を容易に大きくすることができる。
【００４２】
次に、ソースフォロワ回路２２のコンデンサＣ１があり、出力回路２６の負荷容量ＣＬがある場合の伝達関数Ｈ（ｓ）は、第２実施形態の場合と同様にして求めることができ、次の（２５）式に示すようになる。
Ｈ（ｓ）＝Ｖｏ／Ｖｉ＝（ｇｍ１／ｇｍ２）×Ｍ×（Ｒ２／Ｒ１）×〔ωｐ１×（ｓ＋ωｚ）／ωｚ×（ｓ＋ωｐ１）〕  …（２５）
なお、（２５）式中のωｚは、ωｚ＝１／（Ｒ１×Ｃ１）である。また、ωｐ１＝ωｚになるようなＣ１を選ぶと、１／（Ｒ２×ＣＬ）＝１／（Ｒ１×Ｃ１）からＣ１は、次の（２６）式のようになる。
【００４３】
Ｃ１＝（ＣＬ×Ｒ２）／Ｒ１  …（２６）
従って、コンデンサＣ１が（２６）式の関係を満足するように設定すれば、（２５）式は、次の（２７）式のようになる。
Ｈ（ｓ）＝Ｖｏ／Ｖｉ＝（ｇｍ１／ｇｍ２）×Ｍ×（Ｒ２／Ｒ１）  …（２７）
（２７）式には周波数に係る項がないので、コンデンサＣ１がある場合には、周波数特性が広い範囲でフラットになるとともに、利得も容易に大きくすることができる。
【００４４】
なお、実際には、トランスコンダクタンス増幅器２１、２３やカレントミラー回路２４、２５などの寄生容量に起因して、周波数特性を完全にフラットにすることはできない。
以上説明したように、第２の実施形態によれば、図３に示すような構成にするとともに、コンデンサＣ１の容量を所定値に設定することにより、利得を大きくできるとともに、周波数特性を広い範囲でフラットにできる。
【００４５】
【発明の効果】
以上述べたように、本発明によれば、消費電流と制作コストの増加などを抑制しつつ、周波数特性の広帯域化を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】第１実施形態の周波数特性の一例を示す図である。
【図３】本発明の第２実施形態の構成を示す回路図である。
【図４】従来回路の構成例を示すブロック図である。
【図５】従来回路の周波数特性の一例を示すブロック図である。
【図６】従来回路の他の構成例を示すブロック図である。
【図７】図６におけるトランスコンダクタンス増幅器の具体的な構成を示す回路図である。
【図８】図６におけるトランスコンダクタンス増幅器の他の具体的な構成を示す回路図である。
【符号の説明】
Ｑ１、Ｑ４、Ｑ５  ＮＭＯＳトランジスタ
Ｑ２、Ｑ３、Ｑ６〜Ｑ９  ＰＭＯＳトランジスタ
Ｉ１〜Ｉ６  定電流源
Ｒ１  負荷抵抗
Ｒ２  出力負荷抵抗
Ｃ１  コンデンサ
ＣＬ  負荷容量
１１、１３、トランスコンダクタンス増幅器
１２  ソースフォロワ回路
１４  カレントミラー回路
１５  出力回路
２１、２３、トランスコンダクタンス増幅器
２２  ソースフォロワ回路
２４、２５  カレントミラー回路
２６  出力回路
【図１】
0004574813.tif 000002
【図２】
0004574813.tif 000003
【図３】
0004574813.tif 000004
【図４】
0004574813.tif 000005
【図５】
0004574813.tif 000006
【図６】
0004574813.tif 000007
【図７】
0004574813.tif 000008
【図８】
0004574813.tif 000009