(57)【特許請求の範囲】
【請求項１】
表面側に下層配線である第１の導電層が設けられた基板上に、保護膜と絶縁膜とを順次形成する工程と、
前記第１の導電層上の前記絶縁膜に、前記保護膜に達する、接続孔としての凹部を形成する工程と、
前記凹部の底部に前記保護膜を残存させた状態で、第１の熱処理を行い、前記凹部の側壁に露出される前記絶縁膜に化学吸着している水分及び物理吸着している水分を除去する工程と、
前記第１の熱処理後に、前記保護膜を除去し、前記凹部の底部に前記第１の導電層を露出させる工程と、
前記凹部の底部に前記第１の導電層を露出させた状態で、前記第１の熱処理よりも低く、かつ、前記第１の導電層の隆起が起こらない温度で第２の熱処理を行い、前記凹部の側壁に露出される前記絶縁膜に物理吸着している水分を除去する工程と、
前記第２の熱処理後に、前記凹部を第２の導電層で埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の熱処理は、前記凹部の側壁に露出される前記絶縁膜に化学吸着している水分が除去される温度で行い、
前記第２の熱処理は、前記凹部の側壁に露出される前記絶縁膜に物理吸着している水分が除去される温度で行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜には、酸化シリコンよりも誘電率の低い材料からなる低誘電材料層が含まれている
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２の熱処理を行う工程の後で、前記凹部を前記第２の導電層で埋め込む工程の前に、
前記凹部の内壁を覆う状態で、前記第２の導電層から前記絶縁膜への導電材料の拡散を防止するバリア膜を形成する工程を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、さらに詳しくは、低誘電材料層を含む層間絶縁膜を用いた多層配線構造を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となっている。そこで、多層配線構造で用いられる導電層には、アルミニウム（Ａｌ）系合金の配線に代わり、低電気抵抗の銅（Ｃｕ）配線が導入されるようになっている。Ｃｕは、従来の多層配線構造に使われているＡｌなどの金属材料とは異なって、ドライエッチングによるパターンニングが困難なため、絶縁膜に配線溝を形成し、配線溝にＣｕ膜を埋め込むことにより配線パターンを形成するダマシン法が一般にＣｕ多層配線構造に適用されている。
【０００３】
また、高集積半導体装置では、配線間容量の増大が半導体装置の動作速度の低下を招くために、低誘電材料（Ｌｏｗ−ｋ材料）を層間絶縁膜に用いて配線間容量の増大を抑制した微細な多層配線が不可欠となっている。低誘電材料としては、ポリアリールエーテル（ＰＡＥ）に代表される有機系のポリマーや、ハイドロゲンシルセキオサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）に代表される無機系材料などの比誘電率２．７前後の低誘電材料に加え、近年では、それらを多孔質化させて比誘電率を２．２前後とした低誘電材料の適用も試みられている。
【０００４】
ここで、層間絶縁膜に上記ＭＳＱ（ＳｉＯＣ）からなる低誘電材料層を含み、Ｃｕからなる配線およびヴィアが設けられたデュアルダマシン配線構造の製造方法の一例について、図６を用いて説明する。
【０００５】
まず、図６（ａ）に示すように、表面側に下層配線１０２が設けられた基板１０１上に、窒炭化シリコン（ＳｉＣＮ）からなる保護膜１０３を形成した後、ＳｉＯＣからなる低誘電材料層１０４ａとＳｉＯ2層１０４ｂとが順次積層された層間絶縁膜１０４を形成する。次に、この層間絶縁膜１０４に下層配線１０２に達する接続孔１０５と接続孔１０５の上部に連通する配線溝１０６を形成し、配線溝１０６と接続孔１０５の内壁を覆う状態で、層間絶縁膜１０４上にバリア膜１０７を形成する。そして、バリア膜１０７が設けられた配線溝１０６と接続孔１０５とを埋め込む状態で、バリア膜１０７上に導電膜（図示省略）を成膜し、配線パターンとして不用な導電膜およびバリア膜１０７をＳｉＯ2層１０４ｂが所定の膜厚となるまで除去することで、接続孔１０５と配線溝１０６とにヴィア１０８と上層配線１０９とをそれぞれ形成する。
【０００６】
ここで、上述したような層間絶縁膜１０４が低誘電材料層１０４ａを含む配線構造では、一般的に低誘電材料層１０４ａは膜密度が粗であることから、膜中に含まれる水分や酸素が脱ガスされ易い。このため、プロセス中、またはその後の信頼性試験等の際に、矢印Ｂで示すように、低誘電材料層１０４ａ自体からの脱ガス、または接続孔１０５および配線溝１０６を形成する際のエッチング乃至はレジスト剥離処理に起因する低誘電材料層１０４ａの損傷部に付着した水分の脱ガスが生じる。これにより、低誘電材料層１０４ａとヴィア１０８または上層配線１０９との間に介在するバリア膜１０７が腐食され易い。
【０００７】
そして、バリア膜１０７が腐蝕し、劣化すると、図６（ｂ）に示すように、バリア膜１０７とＣｕからなるヴィア１０８または上層配線１０９との密着性が低下する。これにより、Ｃｕ原子が動きやすくなり、マイグレーションが生じるとともに、上層配線１０９およびヴィア１０８中の空孔Ｃが密着性の悪い部分に集合するため、バリア膜１０７とヴィア１０８または上層配線１０９との間にボイドＶが形成され易い。このため、接続不良が生じ、配線の信頼性を著しく低下させてしまっていた。
【０００８】
ここで、上述したデュアルダマシンの配線構造において、下層配線１０２の配線幅を０．７μｍに固定し、上層配線１０９の配線幅を変化させた場合の接続不良率を測定したグラフを図７に示す。このグラフ（１）に示すように、上層配線１０９（前記図６（ｂ）参照）の配線幅が広くなるほど、密着性の悪い部分に集合する空孔Ｃ（前記図６（ｂ）参照）の量も増えるため、接続不良率が大きくなる。特に、層間絶縁膜１０４（前記図６（ｂ）参照）の低誘電率化が進むと共に、上記問題は顕在化する。
【０００９】
そこで、低誘電材料層を含む層間絶縁膜に接続孔を形成し、下層配線を露出した後、バリア膜を形成する前に、熱処理を行うことで、低誘電材料層の水分を脱ガスさせることが報告されている（例えば、特許文献１参照）。
【００１０】
この層間絶縁膜の脱ガスについて、上述したデュアルダマシン配線構造の例をとり説明すると、図８に示すように、層間絶縁膜１０４に下層配線１０２に達する接続孔１０５と接続孔１０５の上部に連通する配線溝１０６とを形成した後、３５０℃程度の高温で熱処理を行う。これにより、接続孔１０５および配線溝１０６の側壁に露出された層間絶縁膜１０４、特に低誘電材料層１０４ａに吸着している水分が矢印Ｂに示すように脱ガスされる。
【００１１】
その後、図６（ａ）を用いて説明したように、接続孔１０５と配線溝１０６とにバリア膜１０７を介してヴィア１０８と上層配線１０９とをそれぞれ形成する。これにより、図７のグラフ（２）に示すように、下層配線１０２（前記図６（ａ）参照）の配線幅を０．７μｍに固定し、上層配線１０９（前記図６（ａ）参照）の配線幅を変化させた場合の接続不良率はほぼ０であり、接続不良が防止されることが判る。
【００１２】
【特許文献１】特開２００３−３３８５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図８に示すように、接続孔１０５の底部に下層配線１０２を露出した状態で、３５０℃程度の高温で熱処理を行った場合に、上層配線１０９（前記図６（ａ）参照）の配線幅を０．７μｍに固定し、下層配線１０２（前記図６（ａ）参照）の配線幅を変化させて、高温放置試験による接続不良率を測定した結果を、図９に示す。このグラフに示すように、下層配線１０２の配線幅が２μｍを超えると高温放置試験により接続不良が発生することが確認された。この接続不良率は下層配線１０２の配線幅に依存しており、配線幅が広くなるに従い、接続不良率の上昇が確認された。そして、この不良箇所を解析した結果、ボイドが確認された。
【００１４】
このボイドの発生メカニズムは、以下のように推定され、Thermally Robust Cu Interconnects with Cu-Ag Alloy fir sub 45nm Node「International Electron Devices Meeting」（米）ＩＥＥＥ，２００４年で報告されている。すなわち、図１０（ａ）に示すように、接続孔１０５の底部に下層配線１０２を露出した状態で、３５０℃程度の高温の熱処理を行うと、下層配線１０２が接続孔１０５の底部で隆起する様な変形が生じる。
【００１５】
この変形は、下層配線１０２を構成する導電材料の軟化温度以上の温度を加えた時に、再結晶化等により、応力緩和する為に発生すると考えられる。また、この下層配線１０２の隆起は、下層配線１０２の体積(配線幅×配線長×膜厚)と、その下層配線１０２への接続孔１０５の数に依存し、接続孔１０５の数が少なく、且つ下層配線１０２の体積が大きい程、大きく隆起する。
【００１６】
そして、図１０（ｂ）に示すように、接続孔１０５の底部に下層配線１０２が隆起した状態で、配線溝１０６および接続孔１０５の内壁にバリア膜１０７が形成される為、最終工程まで経た半導体装置は、接続孔１０５の底部に隆起した下層配線１０２上に、ヴィア１０８を介して上層配線１０９が形成された構造となる。
【００１７】
その後、この接続孔１０５の底部の隆起箇所には応力勾配が残留する為、バリア膜１０７と下層配線１０２との密着性が低下することで、Ｃｕ元素が動きやすくなり、マイグレーションが生じるとともに、下層配線１０２中の空孔Ｃ’が密着性の悪い箇所に集合して、ボイドＶ’が形成される。
【００１８】
かかる問題点を改善するため、本発明は、接続孔または配線溝の側壁に露出される層間絶縁膜に吸着している水分を確実に脱ガスさせて除去するとともに、接続孔の底部への下層配線の隆起を防ぐことが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、表面側に下層配線である第１の導電層が設けられた基板上に、保護膜と絶縁膜とを順次形成する工程を行う。次に、第１の導電層上の絶縁膜に、前記保護膜に達する、接続孔としての凹部を形成する工程を行う。次いで、凹部の底部に保護膜を残存させた状態で、第１の熱処理を行い、前記凹部の側壁に露出される前記絶縁膜に化学吸着している水分及び物理吸着している水分を除去する。続いて、保護膜を除去し、凹部の底部に第１の導電層を露出させる工程を行う。次に、凹部の底部に第１の導電層を露出させた状態で、前記第１の熱処理よりも低く、かつ、前記第１の導電層の隆起が起こらない温度で第２の熱処理を行い、前記凹部の側壁に露出される前記絶縁膜に物理吸着している水分を除去する工程を行う。
【００２０】
このような半導体装置の製造方法によれば、凹部の底部に保護膜を残存させた状態で第１の熱処理を行い、前記凹部の側壁に露出される前記絶縁膜に化学吸着している水分及び物理吸着している水分を除去することから、凹部の側壁に露出される絶縁膜に吸着している水分を確実に除去する温度で第１の熱処理を行ったとしても、凹部の底部に第１の導電層が隆起することが防止される。その後、凹部の底部に第１の導電層を露出させた状態で、第１の熱処理よりも低く、かつ、前記第１の導電層の隆起が起こらない温度で第２の熱処理を行い、前記凹部の側壁に露出される前記絶縁膜に物理吸着している水分を除去することで、凹部の側壁に露出される絶縁膜に第１の熱処理後に吸着した水分が、凹部を第２の導電層で埋め込む前に除去される。
【発明の効果】
【００２１】
以上、説明したように、本発明の半導体装置の製造方法によれば、凹部を第２の導電層で埋め込む前に凹部の側壁に露出される絶縁膜に吸着している水分が確実に除去されるため、絶縁膜に吸着した水分がプロセス中またはその後の高温放置試験中に脱ガスされることが防止される。これにより、脱ガスに起因して第２の導電層中にボイドが発生することが防止される。また、凹部の底部に第１の導電層が隆起することが防止されるため、凹部の底部に第１の導電層の隆起に起因するボイドが発生することが防止される。以上のことから、前記凹部が配線溝または接続孔である場合には、上記ボイドによる接続不良が抑制され、配線信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、デュアルダマシン構造の形成に係わる。以下、図１〜図３および図５の製造工程断面図を用いて本発明の第１実施形態を説明する。
【００２４】
まず、図１（ａ）に示すように、素子領域等（図示省略）が形成された下地となるシリコン基板（基板）１上に、下地絶縁膜２を介して膜厚１００ｎｍのＰＡＥ膜３と膜厚１００ｎｍのＳｉＯ2膜４（比誘電率４．１）とからなる積層膜を配線間絶縁膜として成膜する。次いで、通常のリソグラフィー技術およびエッチング技術により、この配線間絶縁膜に２００ｎｍの深さの配線溝５を形成する。なお、ここでの図示は省略するが、この段階で、下地絶縁膜２にも基板１１に達する接続孔が既に形成されている。
【００２５】
次に、図１（ｂ）に示すように、スパッタリング法により、配線溝５の内壁を覆う状態で、ＳｉＯ2膜４上に、タンタル（Ｔａ）からなるバリア膜６を１０ｎｍの膜厚で形成する。続いて、スパッタリング法により、バリア膜６上に、銅（Ｃｕ）からなるシード層７を８０ｎｍの膜厚で成膜する。その後、電解めっき法により、配線溝５を埋め込む状態で、シード層７上に、Ｃｕめっき層８を７００ｎｍの膜厚で形成する。
【００２６】
次いで、図１（ｃ）に示すように、熱処理によりＣｕの結晶成長を行い、化学的機械的研磨（Chemical Mechanical Polishing(ＣＭＰ））法により、Ｃｕめっき層８（前記図１（ｂ）参照）、シード層７（前記図１（ｂ）参照）およびバリア膜６をＳｉＯ2膜４が所定の膜厚となるまで研磨し、Ｃｕからなる下層配線９を形成する。なお、ＳｉＯ2膜４は、埋め込み配線形成過程でＣＭＰ法により９０ｎｍ研磨される。ここまでの構成が請求項１の基板に相当する。
【００２７】
その後、図２（ｄ）に示すように、下層配線９上およびＳｉＯ2膜４上に、例えばＳｉＣからなる保護膜１０を３５ｎｍの膜厚で形成する。この保護膜１０は、後工程で、この保護膜１０の上層に形成する第１絶縁膜をエッチングして接続孔を形成する際に、下層配線９の露出およびＳｉＯ2膜４への掘り込みを防止するエッチングストッパー膜であるとともに、下層配線９の拡散防止膜および酸化防止膜としても機能する。なお、ここでは、保護膜１０にＳｉＣを用いることとしたが、ＳｉＣＮであってもよい。
【００２８】
次に、この保護膜１０上に、配線層間絶縁膜として、低誘電材料からなる第１絶縁膜１１を形成する。ここでは、例えば無機系の低誘電材料である、比誘電率２．３のＭＳＱ、すなわち炭素含有酸化シリコン（ＳｉＯＣ）からなる第１絶縁膜１１を１５０ｎｍの膜厚で形成することとする。なお、ここでは、第１絶縁膜１１としてＭＳＱを用いることとしたが、ＨＳＱであってもよい。
【００２９】
次いで、第１絶縁膜１１上に、第１絶縁膜１１とは異なる低誘電率材料からなる第２絶縁膜１２を形成する。ここでは、第２絶縁膜１２に、有機系の低誘電材料として、特に有機ポリマー材料を用いることとし、一例として、比誘電率２．３のポリアリールエーテル（ＰＡＥ）からなる第２絶縁膜１２を１００ｎｍの膜厚で形成する。なお、ここでは、第２絶縁膜１２として、ＰＡＥを用いることとしたが、ベンゾシクロブテン（ＢＣＢ）、或いは、フロロカーボン（ＣＦx）であってもよい。
【００３０】
次に、第２絶縁膜１２上に、例えばＳｉＯ2からなる第１マスク形成層１３を１４０ｎｍの膜厚で成膜する。この第１マスク形成層１３の上層部分は、後工程で行うＣＭＰの削りしろとなる。
【００３１】
次いで、例えばＳｉＮからなる第２マスク形成層１４を５０ｎｍの膜厚で形成した後、例えばＳｉＯ2からなる第３マスク形成層１５を５０ｎｍの膜厚で形成する。
【００３２】
続いて、第３マスク形成層１５上に、配線溝パターンを有するレジストマスク（図示省略）を形成する。
【００３３】
次に、図２（ｅ）に示すように、レジストマスクをエッチングマスクとして用いたドライエッチング法により、第３マスク形成層（ＳｉＯ2）１５（前記図２（ｄ）参照）をエッチングして、配線溝パターンを有する第３マスク（ＳｉＯ2）１５’を形成する。その後、アッシング処理と薬液処理を施すことにより、上記レジストマスクおよびエッチング処理の際に生じた残留付着物を完全に除去する。
【００３４】
次に、図２（ｆ）に示すように、第３マスク１５’上を含む第２マスク形成層１４上に、接続孔パターンを有するレジストマスクＲを形成する。この際、レジストマスクＲに設けられた接続孔パターンの少なくとも一部が、第３マスク１５’の開口部内に重なるように、レジストマスクＲをパターン形成する。
【００３５】
続いて、図３（ｇ）に示すように、レジストマスクＲ（前記図２（ｆ）参照）をエッチングマスクとしたドライエッチング法により、第３マスク１５’、第２マスク形成層１４、第１マスク形成層１３をエッチングし、さらに第２絶縁膜１２をエッチングする。これにより、第１絶縁膜１１の表面に到達する接続孔１６を開口する。この際、レジストマスクＲと第２絶縁膜１２のエッチングレートはほぼ同等であることから、第２絶縁膜１２のエッチング中にレジストマスクＲは膜減りし、除去される。
【００３６】
次に、図３（ｈ）に示すように、配線溝パターンを有する第３マスク（ＳｉＯ2）１５’をエッチングマスクとしたドライエッチング法により、第２マスク形成層（ＳｉＮ）１４（前記図３（ｇ）参照）をエッチングする。これにより、配線溝パターンを有する第２マスク１４’が形成される。また、このエッチングの際、接続孔１６の底部に露出するＳｉＯＣからなる第１絶縁膜１１は、途中まで掘り下げられる。
【００３７】
次に、図３（ｉ）に示すように、第３マスク（ＳｉＯ2）１５’（前記図３（ｈ）参照）および第２マスク（ＳｉＮ）１４’をエッチングマスクとして用いたドライエッチングにより、第１マスク形成層（ＳｉＯ2）１３（前記図３（ｈ）参照）をエッチングする。これにより、配線溝パターン有する第１マスク１３’が形成される。
【００３８】
この際、第３マスク（ＳｉＯ2）１５’は、第１マスク形成層（ＳｉＯ2）１３と同一材料であるため、第１マスク形成層１３のエッチングの進行にともない、第３マスク１５’も除去される。また、このエッチングにより、第１絶縁膜１１の途中まで掘り下げられた接続孔１６は更に掘り下げられ、保護膜（ＳｉＣ）１０に達する。
【００３９】
ここで、接続孔１６の底部に保護膜１０が残存した状態で、接続孔１５の側壁に露出される第１絶縁膜１１および第２絶縁膜１２に吸着している水分を除去するため、第１の熱処理を行う。ここで、第１絶縁膜１１および第２絶縁膜１２に吸着している水分には、物理吸着している水分と化学吸着している水分とがある。化学吸着している水分とは、物理吸着している水分が上記絶縁膜中に取り込まれ、水素結合を形成したものを指す。物理吸着している水分が絶縁膜中に拡散され、化学吸着するにはある程度の時間を要すると考えられる。
【００４０】
ここで、図４に本実施形態で配線層間絶縁膜として用いたＳｉＯＣからなる低誘電材料層の昇温脱離分析（ＴＤＳ）の結果を示すと、３５０℃程度でピークを示しており、３５０℃程度で熱処理を行うことで、低誘電材料層に化学吸着している水分が除去されることが判る。また、低誘電材料層に物理吸着している水分は、化学吸着している水分よりも低い温度で除去される。
【００４１】
この第１の熱処理は、図３（ｉ）に示す低誘電材料からなる第１絶縁膜１１および第２絶縁膜１２に化学的に吸着している水分が除去される程度の温度および時間で行うこととする。具体的には３００℃〜４００℃の温度で１分〜６０分間行い、ここでは、３５０℃で１０分間の熱処理を行うこととする。これにより、矢印Ａに示すように、接続孔１６の側壁に露出される第１絶縁膜１１および第２絶縁膜１２に化学吸着している水分と物理吸着している水分とが脱ガスされ、確実に除去される。また、この際、下層配線９上は保護膜１０で覆われていることから、接続孔１６の底部からの下層配線９の隆起は防止される。
【００４２】
続いて、図５（ｊ）に示すように、接続孔１６の底部の保護膜１０をエッチング除去し、下層配線９を露出させるとともに、第２マスク１４’（前記図３（ｉ）参照）をエッチング除去する。
【００４３】
次いで、第１マスク（ＳｉＯ2）１３’をエッチングマスクとして、第１マスク１３’の配線溝パターンの底部に残存する第２絶縁膜（ＰＡＥ）１２をエッチングする。これにより、第１マスク１３’に形成された配線溝パターンを掘り下げて、第１マスク１３’と第２絶縁膜１２とに配線溝１７が形成された状態となる。これにより、配線溝１７が接続孔１６を介して下層配線９と連通した状態となる。
【００４４】
なお、本実施形態では、保護膜１０および第２マスク１４’を除去後、第２絶縁膜１２の配線溝加工を行ったが、第２絶縁膜１２の配線溝加工後、保護膜１０および第２マスク１４’を除去することも可能である。
【００４５】
その後、薬液を用いた後処理を行い、配線溝１７や接続孔１６の側壁に残留するエッチング付着物を除去した後、第２の熱処理を行う。この第２の熱処理では、図３（ｉ）を用いて説明した第１の熱処理後の各工程中で、配線溝１７および接続孔１６の側壁に吸着した水分を除去する。ここで、上述したように、絶縁膜の表面に物理吸着している水分が絶縁膜中に拡散され水素結合を形成するまでには、ある程度の時間を要するため、第１の熱処理後に配線溝１７や接続孔１６の側壁に吸着した水分は物理吸着していると考えられる。
【００４６】
このため、第２の熱処理は第１の熱処理よりも低い温度で行い、図４を用いて説明したように、１００℃〜３００℃の範囲で１分〜３０分間行うこととする。この際、下層配線９は、接続孔１６の底部に露出されていることから、接続孔１６底部からの下層配線９の隆起を防ぐために、下層配線９を構成するＣｕの軟化温度よりも同程度以下の温度で行うことが好ましい。ただし、第１絶縁膜１１および第２絶縁膜１２に物理吸着している水分を確実に除去するためには、上記範囲内で第２の熱処理の温度は高い方が好ましいことから、ここでは、下層配線９を構成するＣｕの軟化温度と同程度の２５０℃で２分間、第２の熱処理を行うこととする。これにより、配線溝１７や接続孔１６の側壁に露出された第１絶縁膜１１および第２絶縁膜１２に吸着している水分は、矢印Ａ’に示すように脱ガスされる。
【００４７】
なお、ここでは２５０℃の熱をかけて熱処理を行うこととしたが、配線溝１７や接続孔１６の側壁に残留するエッチング付着物を除去するとともに接続孔底部のＣｕ変質層を正常なＣｕ層に転化するＲＦスパッタリング処理によっても、基板の温度は上昇するため、上記スパッタリング処理も第２の熱処理に含まれることとする。
【００４８】
上記第２の熱処理を行った後、図５（ｋ）に示すように、例えばスパッタリング法により、上記配線溝１７および接続孔１６の内壁を覆う状態で、例えばＴａからなるバリア膜１８を成膜する。ここで、上記配線溝１７および接続孔１６の側壁に露出される第１絶縁膜１１および第２絶縁膜１２への水分の吸着を防ぐため、第２の熱処理後からバリア膜１８を形成するまでは、大気に接触させないことが好ましい。
【００４９】
続いて、上記配線溝１７および接続孔１６を埋め込む状態で、バリア膜１８上にＣｕＡｇからなるシード層１９を形成する。その後、例えば電解めっき法により、Ｃｕからなるメッキ層２０を堆積し、配線溝１７と接続孔１６の埋め込みを同時に行う。
【００５０】
次に、図５（ｌ）に示すように、ＣＭＰ法により、配線パターンとして不要なメッキ層２０（シード層１９も含む）（前記図５（ｋ）参照）、バリア膜１８を、第１マスク１３’が所定の膜厚となるまで除去することで、接続孔１６にヴィア２１（第２の導電層）を形成するとともに配線溝１７に上層配線２２（第２の導電層）を形成する。この後の工程は、図２（ｄ）〜図５（ｌ）を用いて説明した工程を繰り返して行うことにより、多層配線構造を完成させる。
【００５１】
このような半導体装置の製造方法によれば、接続孔１６の底部に保護膜１０が残存した状態で第１の熱処理を行うことから、接続孔１６の側壁に露出される第１絶縁膜１１および第２絶縁膜１２に化学吸着している水分を脱ガスさせる温度で第１の熱処理を行ったとしても、接続孔１６の底部に下層配線９が隆起することが防止される。その後、接続孔１５の底部に下層配線９を露出した状態で、第１の熱処理よりも低い温度で第２の熱処理を行うことで、接続孔１６および配線溝１７の側壁に露出される第１絶縁膜１１および第２絶縁膜１２に第１の熱処理後に物理吸着した水分が、バリア膜１８の形成前に除去される。
【００５２】
したがって、プロセス中またはその後の高温放置試験中に第１絶縁膜１１および第２絶縁膜１２に吸着している水分が脱ガスされることによるバリア膜１８の劣化が防止され、バリア膜１８とヴィア２１および上層配線２２との密着性が低下することによるボイドの発生が抑制される。また、接続孔１５の底部に下層配線９が隆起することが防止されるため、接続孔１５の底部にボイドが発生することが抑制される。以上のことから、ボイドに起因する接続不良が抑制され、配線信頼性を向上させることができる。
【００５３】
なお、本実施形態では、下層配線９の材料として、Ｃｕを用いることとするが、配線およびヴィアの構成材料については特に限定されるものではない。特に、配線およびヴィアの構成材料に銅銀（ＣｕＡｇ）合金の如き軟化温度の高い材料を使用すると、接続孔１６の底部に下層配線９を露出した状態で行う第２の熱処理の際、Ｃｕを用いた場合よりも高い温度をかけることができ、第２の熱処理の温度に裕度を持たせることができるため、好ましい。この場合には、図１（ｂ）を用いて説明した工程において、配線溝５の内壁を覆う状態でバリア膜６を形成した後、バリア膜６上にＣｕＡｇからなるシード層７を形成し、配線溝５を埋め込む状態でシード層７上にＣｕめっき層８を形成する。続いて、熱処理を行うことによりシード層７の銀（Ａｇ）をＣｕめっき層８に拡散させる。その後は図１（ｃ）を用いて説明した工程を行う。
【００５４】
また、上記実施形態では、デュアルダマシン配線構造の製造方法を例にとり説明したが、シングルダマシン配線構造であっても適用可能である。この場合には、表面側に下層配線が設けられた基板上に保護膜および絶縁膜を順次形成した後、絶縁膜に保護膜を露出する接続孔を形成し、第１の熱処理を行う。次いで、接続孔の底部に露出した保護膜を除去して、導電層を露出した後、第１の熱処理よりも低い温度で第２の熱処理を行った後、接続孔にヴィアを形成する。ただし、デュアルダマシン配線構造の製造方法に本発明を適用する方が、配線溝１７と接続孔１６の側壁に露出される層間絶縁膜１４の面積が広くなるため、顕著な効果を奏する。
【図面の簡単な説明】
【００５５】
【図１】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その３）である。
【図４】低誘電材料層のＴＤＳデータを示すグラフ（ａ）であり、絶縁膜への水分の吸着状態を示す模式図（ｂ）である。
【図５】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その４）である。
【図６】従来の半導体装置の製造方法を示す製造工程断面図である。
【図７】上層配線の配線幅を変化させて、高温熱処理の有無による接続不良率を測定したグラフである。
【図８】従来の半導体装置の製造方法を示す断面図である。
【図９】下層配線の配線幅を変化させて、高温熱処理した場合の接続不良率を測定したグラフである。
【図１０】従来の半導体装置の製造方法の課題を示す製造工程断面図である。
【符号の説明】
【００５６】
１…基板、９…下層配線（第１の導電層）、１０…保護膜、１１…第１絶縁膜（低誘電材料層）、１２…第２絶縁膜（低誘電材料層）、１６…接続孔、１７…配線溝、２１…ヴィア（第２の導電層）、２２…上層配線（第２の導電層）
【図１】
0004525534.tif 000002
【図２】
0004525534.tif 000003
【図３】
0004525534.tif 000004
【図４】
0004525534.tif 000005
【図５】
0004525534.tif 000006
【図６】
0004525534.tif 000007
【図７】
0004525534.tif 000008
【図８】
0004525534.tif 000009
【図９】
0004525534.tif 000010
【図１０】
0004525534.tif 000011