(57)【特許請求の範囲】
【請求項１】
互いに直列接続される第１及び第２の素子と、
前記第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなると、オンし出力端子の電位を第１の電位から第２の電位に切り替える切替スイッチング素子と、
前記第１及び第２の素子のうちの一方の素子に受光素子が並列に接続され、前記切替スイッチング素子がオンすると、発光素子が発光し前記合計電圧を前記第１及び第２の素子のうちの他方の素子に印加させるフォトカプラと、
を備え、
前記切替スイッチング素子がオンした後、前記他方の素子に印加される電圧が前記第１の所定電圧よりも小さい第２の所定電圧より低くなると、前記切替スイッチング素子がオフし前記出力端子の電位が前記第２の電位から前記第１の電位に切り替わる、
ことを特徴とするヒステリシス回路。
【請求項２】
プラスの入力端子とマイナスの入力端子との間に互いに直列接続されて設けられる第１及び第２の素子と、
前記マイナスの入力端子と出力端子との間に設けられ、前記第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなると、オンし前記出力端子の電位をある電位から前記マイナスの入力端子の電位に切り替える切替スイッチング素子と、
前記第１及び第２の素子のうちの一方の素子に受光素子が並列に接続され、前記切替スイッチング素子がオンすると、発光素子が発光し前記合計電圧を前記第１及び第２の素子のうちの他方の素子に印加させるフォトカプラと、
を備え、
前記切替スイッチング素子がオンした後、前記他方の素子に印加される電圧が前記第１の所定電圧よりも小さい第２の所定電圧より低くなると、前記切替スイッチング素子がオフし前記出力端子の電位が前記マイナスの入力端子の電位から前記ある電位に切り替わる、
ことを特徴とするヒステリシス回路。
【請求項３】
プラスの入力端子とマイナスの入力端子との間に互いに直列接続されて設けられる第１及び第２の素子と、
前記マイナスの入力端子と出力端子との間に設けられ、前記第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなると、オンし前記出力端子の電位をある電位から前記マイナスの入力端子の電位に切り替える切替スイッチング素子と、
前記プラスの入力端子と前記切替スイッチング素子との間に発光素子が設けられ、前記第１及び第２の素子のうち前記プラスの入力端子側に設けられる第１の素子に受光素子が並列に接続され、前記切替スイッチング素子がオンすると、前記発光素子が発光し前記合計電圧を前記第２の素子に印加させるフォトカプラと、
を備え、
前記切替スイッチング素子がオンした後、前記第２の素子に印加される電圧が前記第１の所定電圧よりも小さい第２の所定電圧より低くなると、前記切替スイッチング素子がオフし前記出力端子の電位が前記マイナスの入力端子の電位から前記ある電位に切り替わる、
ことを特徴とするヒステリシス回路。
【請求項４】
請求項１〜３の何れか１項に記載のヒステリシス回路であって、
前記第１及び第２の素子は、それぞれ、ツェナーダイオードであり、前記第１の所定電圧は、前記第１及び第２の素子のそれぞれの降伏電圧の合計電圧であり、前記第２の所定電圧は、前記第１及び第２の素子のうち前記受光素子に接続されない方の素子の降伏電圧である、
ことを特徴とするヒステリシス回路。
【請求項５】
請求項１〜３の何れか１項に記載のヒステリシス回路であって、
前記第１及び第２の素子は、それぞれ、抵抗であり、
前記第１及び第２の素子と直列に分圧用抵抗が接続され、
前記第１の所定電圧は、前記切替スイッチング素子がオンするとき、前記第１及び第２の素子と前記分圧用抵抗とにより分圧される電圧であり、前記第２の所定電圧は、前記切替スイッチング素子がオフするとき、前記第１及び第２の素子のうち前記受光素子に接続されない方の素子と前記分圧電圧とにより分圧される電圧である、
ことを特徴とするヒステリシス回路。
【請求項６】
電源とＧＮＤとの間に互いに直列接続されて設けられる第１及び第２の素子と、
前記第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなると、オンする切替スイッチング素子と、
前記切替スイッチング素子がオンすると、前記電源と負荷とをつなぐ経路を遮断させる遮断スイッチング素子と、
前記第１及び第２の素子のうちの一方の素子に受光素子が並列に接続され、前記切替スイッチング素子がオンすると、発光素子が発光し前記合計電圧を前記第１及び第２の素子のうちの他方の素子にも印加させるフォトカプラと、
を備え、
前記切替スイッチング素子がオンした後、前記他方の素子に印加される電圧が前記第１の所定電圧よりも小さい第２の所定電圧より低くなると、前記切替スイッチング素子がオフすると共に前記遮断スイッチング素子がオンし前記電源と前記負荷とをつなぐ経路の遮断が復帰する、
ことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス回路及びそのヒステリシス回路を用いた電源回路に関する。
【背景技術】
【０００２】
ヒステリシス回路は、入力電圧が閾値より高くなったり低くなったりすると、出力電圧を変化させたり元に戻したりする回路であり、出力電圧を変化させるための閾値と変化した出力電圧を元に戻すための閾値とを異ならせている。例えば、コンパレータの出力端子とそのコンパレータのプラスの入力端子とを抵抗を介して接続することによりヒステリシス回路を構成しているものがある（例えば、特許文献１参照）。
【０００３】
このように、ヒステリシス回路は、出力電圧を変化させるための閾値と変化した出力電圧を元に戻すための閾値とを異ならせているため、例えば、入力電圧にノイズが含まれ入力電圧が多少変動していても、そのノイズの振幅が出力電圧を変化させるための閾値と変化した出力電圧を元に戻すための閾値との間に収まっていれば、ノイズの影響を抑えて出力電圧を出力することができる。
【特許文献１】特開２００１−１４８６２１号公報  （第３〜９頁、第１〜５図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、コンパレータを用いてヒステリシス回路を構成する場合では、コンパレータを動かすための電源が必要であり、電源のない回路内にコンパレータを用いたヒステリシス回路を設けようとする場合、そのコンパレータを動かすための電源を別に用意する必要があり、その分回路規模やコストが増大するという問題がある。
【０００５】
そこで、本発明では、電源を必要としないヒステリシス回路及びそのヒステリシス回路を用いた電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のヒステリシス回路は、互いに直列接続される第１及び第２の素子と、前記第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなると、オンし出力端子の電位を第１の電位から第２の電位に切り替える切替スイッチング素子と、前記第１及び第２の素子のうちの一方の素子に受光素子が並列に接続され、前記切替スイッチング素子がオンすると、発光素子が発光し前記合計電圧を前記第１及び第２の素子のうちの他方の素子に印加させるフォトカプラとを備え、前記切替スイッチング素子がオンした後、前記他方の素子に印加される電圧が前記第１の所定電圧よりも小さい第２の所定電圧より低くなると、前記切替スイッチング素子がオフし前記出力端子の電位が前記第２の電位から前記第１の電位に切り替わることを特徴とする。
【０００７】
このように、第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧よりも高くなると、出力端子の電位を第１の電位から第２の電位に切り替え、さらに第１及び第２の素子のうちフォトカプラの受光素子に接続されない方の素子に印加される電圧が第１の所定電圧よりも小さい第２の所定電圧よりも低くなると、出力端子の電位を第２の電位から第１の電位に切り替えるので、出力端子の電位を第１の電位から第２の電位に切り替えるための閾値である第１の所定電圧と、出力端子の電位を第２の電位から第１の電位に切り替えるための閾値である第２の所定電圧とを異ならせることができる。これにより、コンパレータを用いることなく出力電圧を変化させるための閾値と変化した出力電圧を元に戻すための閾値とを異ならせることができるので、コンパレータのように電源を別に用意することなくヒステリシス回路を構成することができる。
【０００８】
また、本発明のヒステリシス回路は、プラスの入力端子とマイナスの入力端子との間に互いに直列接続されて設けられる第１及び第２の素子と、前記マイナスの入力端子と出力端子との間に設けられ、前記第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなると、オンし前記出力端子の電位をある電位から前記マイナスの入力端子の電位に切り替える切替スイッチング素子と、前記第１及び第２の素子のうちの一方の素子に受光素子が並列に接続され、前記切替スイッチング素子がオンすると、発光素子が発光し前記合計電圧を前記第１及び第２の素子のうちの他方の素子に印加させるフォトカプラとを備え、前記切替スイッチング素子がオンした後、前記他方の素子に印加される電圧が前記第１の所定電圧よりも小さい第２の所定電圧より低くなると、前記切替スイッチング素子がオフし前記出力端子の電位が前記マイナスの入力端子の電位から前記ある電位に切り替わることを特徴とする。
【０００９】
また、本発明のヒステリシス回路は、プラスの入力端子とマイナスの入力端子との間に互いに直列接続されて設けられる第１及び第２の素子と、前記マイナスの入力端子と出力端子との間に設けられ、前記第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなると、オンし前記出力端子の電位をある電位から前記マイナスの入力端子の電位に切り替える切替スイッチング素子と、前記プラスの入力端子と前記切替スイッチング素子との間に発光素子が設けられ、前記第１及び第２の素子のうち前記プラスの入力端子側に設けられる第１の素子に受光素子が並列に接続され、前記切替スイッチング素子がオンすると、前記発光素子が発光し前記合計電圧を前記第２の素子に印加させるフォトカプラとを備え、前記切替スイッチング素子がオンした後、前記第２の素子に印加される電圧が前記第１の所定電圧よりも小さい第２の所定電圧より低くなると、前記切替スイッチング素子がオフし前記出力端子の電位が前記マイナスの入力端子の電位から前記ある電位に切り替わることを特徴とする。
【００１０】
なお、上記ある電位は、マイナスの入力端子の電位以外の電位とする。
また、前記第１及び第２の素子を、それぞれ、ツェナーダイオードとし、前記第１の所定電圧を、前記第１及び第２の素子のそれぞれの降伏電圧の合計電圧とし、前記第２の所定電圧を、前記第１及び第２の素子のうち前記受光素子に接続されない方の素子の降伏電圧としてもよい。
【００１１】
また、前記第１及び第２の素子を、それぞれ、抵抗とし、前記第１及び第２の素子と直列に分圧用抵抗を接続し、前記第１の所定電圧を、前記切替スイッチング素子がオンするとき、前記第１及び第２の素子と前記分圧用抵抗とにより分圧される電圧とし、前記第２の所定電圧を、前記切替スイッチング素子がオフするとき、前記第１及び第２の素子のうち前記受光素子に接続されない方の素子と前記分圧電圧とにより分圧される電圧としてもよい。
【００１２】
また、本発明の電源回路は、電源とＧＮＤとの間に互いに直列接続されて設けられる第１及び第２の素子と、前記第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなると、オンする切替スイッチング素子と、前記切替スイッチング素子がオンすると、前記電源と負荷とをつなぐ経路を遮断させる遮断スイッチング素子と、前記第１及び第２の素子のうちの一方の素子に受光素子が並列に接続され、前記切替スイッチング素子がオンすると、発光素子が発光し前記合計電圧を前記第１及び第２の素子のうちの他方の素子にも印加させるフォトカプラとを備え、前記切替スイッチング素子がオンした後、前記他方の素子に印加される電圧が前記第１の所定電圧よりも小さい第２の所定電圧より低くなると、前記切替スイッチング素子がオフすると共に前記遮断スイッチング素子がオンし前記電源と前記負荷とをつなぐ経路の遮断が復帰することを特徴とする。
【００１３】
これにより、第１及び第２の素子それぞれに印加される電圧の合計電圧が第１の所定電圧より高くなってからその合計電圧が第２の所定電圧より低くなるまで遮断スイッチング素子をオフさせ続けることができるので、合計電圧が多少変動しても遮断スイッチング素子のオン、オフを頻繁に行わせないようにすることができる。
【００１４】
また、合計電圧が第１の所定電圧よりも小さい第２の所定電圧より低くなると、電源と負荷とをつなぐ経路の遮断を復帰させているので、例えば、電源と負荷との間にコイル及びコンデンサからなるフィルタ回路が設けられている場合、経路の遮断復帰後、そのフィルタ回路のコイルに流れる電流を抑えることができる。これにより、コイルの体格を小さくすることができフィルタ回路を小型化することができる。また、経路の遮断復帰後、遮断スイッチング素子に流れる電流を抑えることもできるので、その分許容電流の小さい安価な遮断スイッチング素子を使用することができ電源回路のコストを抑えることができる。
【発明の効果】
【００１５】
本発明によれば、コンパレータのように電源を別に用意することなくヒステリシス回路を構成することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態のヒステリシス回路を示す図である。
図１に示すヒステリシス回路１は、ツェナーダイオード２（第１の素子）と、ツェナーダイオード３（第２の素子）と、ＮチャネルＭＯＳＦＥＴ（以下、ＦＥＴという）４（切替スイッチング素子）と、発光ダイオード５（発光素子）及び受光トランジスタ６（受光素子）からなるフォトカプラ７と、抵抗８（分圧用抵抗）と、抵抗９とを備えて構成されている。
【００１７】
すなわち、ツェナーダイオード２のカソードは、プラスの入力端子１０と接続され、ツェナーダイオード２のアノードは、ツェナーダイオード３のカソードと接続されている。また、ツェナーダイオード３のアノードは、抵抗８を介してマイナスの入力端子１１と接続されている。また、ＦＥＴ４のゲートは、ツェナーダイオード３のアノードと抵抗８との間に接続され、ＦＥＴ４のソースは、入力端子１１と接続され、ＦＥＴ４のドレインは、発光ダイオード５のカソードに接続されている。また、ＦＥＴ４のドレインと発光ダイオード５のカソードとの間には、出力端子１２が接続されている。また、発光ダイオード５のアノードは、抵抗９を介して入力端子１０と接続され、受光トランジスタ６のコレクタは、ツェナーダイオード２のカソードと接続され、受光トランジスタ６のエミッタは、ツェナーダイオード２のアノードと接続されている。
【００１８】
次に、ヒステリシス回路１の動作について説明する。
まず、ツェナーダイオード２、３それぞれに印加される電圧の合計電圧（以下、入力電圧という）がツェナーダイオード２、３それぞれの降伏電圧の合計電圧（第１の所定電圧）より低い場合では、ツェナーダイオード２、３に電流が流れずＦＥＴ４のゲートに電圧が印加されないため、出力端子１２の電位はほぼ入力端子１０の電位（第１の電位）である。
【００１９】
次に、入力電圧がツェナーダイオード２、３それぞれの降伏電圧の合計電圧より高くなると、ツェナーダイオード２、３それぞれに電流が流れＦＥＴ４のゲート電位がＦＥＴ４のオン電圧より高くなり、ＦＥＴ４がオンしＦＥＴ４のドレイン電位が入力端子１１の電位となり、出力端子１２の電位が入力端子１０の電位から入力端子１１の電位（第２の電位）に切り替わる。
【００２０】
また、ＦＥＴ４がオンすると、発光ダイオード５に電流が流れ発光ダイオード５が発光し、受光トランジスタ６がオンする。そして、受光トランジスタ６がオンすると、受光トランジスタ６のコレクタ電位がエミッタ電位とほぼ同電位となり、入力電圧とほぼ同じ電圧がツェナーダイオード３に印加されるようになる。
【００２１】
次に、ＦＥＴ４がオンした後、ツェナーダイオード３に印加される入力電圧がツェナーダイオード３の降伏電圧（第２の所定電圧）より低くなると、ツェナーダイオード２、３に電流が流れなくなり、ＦＥＴ４のゲート電位が低下しＦＥＴ４はオフする。そして、ＦＥＴ４がオフすると、発光ダイオード５にも電流が流れなくなり、受光トランジスタ６がオフし出力端子１２の電位が入力端子１１の電位から入力端子１０の電位に切り替わる。
【００２２】
このように、入力電圧がツェナーダイオード２、３それぞれの降伏電圧の合計電圧より高くなると、出力端子１２の電位を入力端子１０の電位から入力端子１１の電位に切り替え、入力電圧がツェナーダイオード３の降伏電圧より低くなると、出力端子１２の電位を入力端子１１の電位から入力端子１０の電位に切り替えているので、出力端子１２の電位を入力端子１０の電位から入力端子１１の電位に切り替えるための閾値と、出力端子１２の電位を入力端子１１の電位から入力端子１０の電位に切り替えるための閾値とを異ならせることができる。これにより、コンパレータを用いることなく出力電圧を変化させるための閾値と変化した出力電圧を元に戻すための閾値とを異ならせることができるので、コンパレータのように電源を別に用意することなくヒステリシス回路を構成することができる。
【００２３】
次に、このヒステリシス回路１を用いて電源回路を構成する場合を考える。
図２は、ヒステリシス回路１を用いて構成された電源回路の一例を示す図である。なお、図１に示す構成と同じ構成には同じ符号を付している。
【００２４】
図２に示す電源回路２０は、ヒステリシス回路１と、ＦＥＴ２１（遮断スイッチング素子）と、コイル２２及びコンデンサ２３からなるフィルタ回路２４と、抵抗２６と、ツェナーダイオード２５を備えて構成されている。
【００２５】
すなわち、ＦＥＴ２１のソースは、ＧＮＤと接続され、ＦＥＴ２１のゲートは、抵抗９、２６とダイオード５を介してコイル２２の一方端と接続されていると共にコンデンサ２３の一方端と接続され、ＦＥＴ２１のドレインは、コンデンサ２３の他方端と接続されている。また、コイル２２の他方端は、電源２９と接続されている。また、ツェナーダイオード２５はＦＥＴ２１のゲートの保護用である。また、負荷３０は、コンデンサ２３に並列に接続されている。
【００２６】
次に、電源回路２０の動作について説明する。
図３は、ツェナーダイオード２のカソードとツェナーダイオード３のアノードとの間に印加される電圧（以下、ツェナーダイオード間電圧という）の一例を示す図である。なお、図３に示すグラフの縦軸は、ツェナーダイオード間電圧を示し、横軸は、時間を示している。また、図３のグラフ内に示す実線は、正常のとき（例えば、負荷３０以外にモータなど他の負荷に電源２９の電力が供給されている場合であって、ツェナーダイオード間電圧のピークがツェナーダイオード２、３それぞれの降伏電圧の合計電圧より低いとき）のツェナーダイオード間電圧の一例を示している。また、図３のグラフ内に示す破線は、異常のとき（例えば、負荷３０以外にモータなど他の負荷に電源２９の電力が供給されている場合であって、他の負荷により生じた電力が電源回路２０に回生しているときに電源２９が断線し、ツェナーダイオード間電圧のピークがツェナーダイオード２、３それぞれの降伏電圧の合計電圧より高くなるとき）のツェナーダイオード間電圧の一例を示している。また、図３に示す閾値１は、ツェナーダイオード２、３それぞれの降伏電圧の合計電圧を示し、この閾値１を超える電圧は、負荷３０にとって過電圧になるものとする。また、閾値２は、ツェナーダイオード３の降伏電圧を示している。
【００２７】
まず、図３の実線が示すように、ツェナーダイオード間電圧が正常のとき、ツェナーダイオード間電圧は、閾値１を超えないため、ＦＥＴ４はオフしたままである。そのため、ＦＥＴ２１のゲートには、ＦＥＴ２１のオン電圧よりも高い電圧が印加され、ＦＥＴ２１はオンしている。ＦＥＴ２１がオンしている間は、電源２９の電力がフィルタ回路２４を介して負荷３０に供給される。
【００２８】
次に、図３の破線が示すように、ツェナーダイオード間電圧が異常となり、ツェナーダイオード間電圧が閾値１より高くなると、ＦＥＴ４のゲート電位が上昇しＦＥＴ４はオンする。そのため、ダイオード５と抵抗２６との間の電位が入力端子１１の電位となり、ダイオード５と抵抗２６との間の電位が低下しＦＥＴ２１がオフする。ＦＥＴ２１がオフすると、電源２９と負荷３０とをつなぐ経路が遮断され電源２９の電力が負荷３０に供給されなくなる。これにより、過電圧が負荷３０に印加されることを防止することができる。
【００２９】
また、例えば、回生が終了し、ツェナーダイオード間電圧が異常から正常に戻り、ツェナーダイオード間電圧が閾値２より低くなると、ＦＥＴ４のゲート電位が低下しＦＥＴ４がオフする。そのため、ＦＥＴ２１のゲート電位が上昇し、ＦＥＴ２１がオンし電源の断線が復帰すれば電源２９と負荷３０とをつなぐ経路の遮断が復帰し再び電源２９の電力が負荷３０に供給される。
【００３０】
このように、電源回路２０では、ヒステリシス回路１を用いて電源２９と負荷３０とをつなぐ経路の遮断を復帰させるための閾値を、経路を遮断させるための閾値より低く設定しているため、ツェナーダイオード間電圧が閾値１より高くなってから閾値２より低くなるまでＦＥＴ２１をオフさせ続けておくことができる。これにより、図３に示すように、ツェナーダイオード間電圧が閾値１より高くなった後すぐに閾値１より低くなる場合が生じてもＦＥＴ２１のオン、オフを頻繁に行わせないようにすることができる。
【００３１】
また、ツェナーダイオード間電圧が閾値１より高くなり電源２９と負荷３０とをつなぐ経路が一旦遮断されると、コンデンサ２３にたまった電荷が消費され、コンデンサ２３の両端電圧が０Ｖに近づいていく。そして、コンデンサ２３の両端電圧が０Ｖに近くなったときに、経路の遮断を復帰させてしまうと、コンデンサ２３の電圧が再び閾値１に近づき多くの電流が電源回路２０に流れる。この問題を解決するために、コイル２２の飽和電流を大きくしてインダクタンスを上げることにより経路の遮断が復帰したときの電流のピークを抑えることが考えられるが、この場合、コイル２２の飽和電流を高くするためにコイル２２を大きくする必要があり電源回路２０が大型化してしまうという問題がある。また、コンデンサ２３の両端電圧が０Ｖに近くなったときに、経路の遮断を復帰させてしまうと、電源回路２０に流れる電流のピークがＦＥＴ２１の許容電流を超え、ＦＥＴ２１が破壊されてしまうおそれがあるという問題もある。しかしながら、本実施形態の電源回路２０では、ヒステリシス回路１を用いているため、ツェナーダイオード間電圧が閾値１より高くなった後、すぐにツェナーダイオード間電圧が低くなっても経路の遮断をすぐに復帰させないので、経路の遮断が復帰するときに電源回路２０に流れる電流のピークが高くならない。これにより、体格が小さいコイル２２を使用することができフィルタ回路２４全体を小型化することができる。また、許容電流が小さいＦＥＴ２１を使用することができるので、その分安価なＦＥＴ２１を使用することができ電源回路２０のコストを抑えることができる。
【００３２】
なお、上記実施形態のヒステリシス回路１では、入力端子１０と入力端子１１との間にツェナーダイオード２、３を設ける構成であるが、ツェナーダイオード２、３の代わりに２つの抵抗（第１及び第２の素子）を互いに直列接続して入力端子１０と入力端子１１との間に設けてヒステリシス回路１を構成してもよい。このように構成したヒステリシス回路１では、ＦＥＴ４がオンするとき、上記２つの抵抗と抵抗８とにより分圧される電圧が上記閾値１に対応し、ＦＥＴ４がオフするとき、上記２つの抵抗のうち受光トランジスタ６に並列に接続されない抵抗と抵抗８とにより分圧される電圧が上記閾値２に対応する。      
【００３３】
このようにヒステリシス回路１を構成しても、コンパレータを用いることなく出力電圧を変化させるための閾値に幅をもたせることができるので、コンパレータのように電源を別に用意することなくヒステリシス回路を構成することができる。
また、ＦＥＴ４やＦＥＴ２１は、ＩＧＢＴなどその他のスイッチング素子で構成されてもよい。
【００３４】
また、上記実施形態では、受光トランジスタ６のコレクタ、エミッタがツェナーダオード２のカソード、アノードに接続される構成であるが、受光トランジスタ６のコレクタ、エミッタがツェナーダイオード３のカソード、アノードに接続されてもよい。
【００３５】
また、フォトカプラ７の受光素子は、受光ダイオードなど受光トランジスタ６以外の素子で構成されてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態のヒステリシス回路を示す図である。
【図２】本実施形態のヒステリシス回路を用いた電源回路の一例を示す図である。
【図３】ツェナーダイオード間電圧の一例を示す図である。
【符号の説明】
【００３７】
１      ヒステリシス回路
２、３  ツェナーダイオード
４      ＦＥＴ
５      発光ダイオード
６      受光トランジスタ
７      フォトカプラ
８、９  抵抗
１０    プラスの入力端子
１１    マイナスの入力端子
１２    出力端子
２０    電源回路
２１    ＦＥＴ
２２    コイル
２３    コンデンサ
２４    フィルタ回路
２５    ツェナーダイオード
２６    抵抗
２９    電源
３０    負荷
【図１】
0004534879.tif 000002
【図２】
0004534879.tif 000003
【図３】
0004534879.tif 000004