(57)【特許請求の範囲】
【請求項１】
半導体基板の所定領域の半導体層に対して酸素イオン及び／又は窒素イオンを選択的に導入することにより、前記半導体層の内部に酸化膜層及び／又は窒化膜層を形成して、該酸化膜層及び／又は窒化膜層の上層側に薄い第１の半導体層を形成するとともに、前記酸素イオン及び／又は窒化イオンの非導入領域に厚い第２の半導体層を形成する半導体基板の製造方法であって、
前記酸素イオン及び／又は窒素イオンを導入する工程では、前記第２の半導体層を素子分離する領域と平面的に重なる素子分離領域にも、前記半導体層中への前記酸素イオン及び／又は窒素イオンの導入を同時に行い、内部に酸化膜層及び／又は窒化膜層を形成することで、前記第１の半導体層の素子分離領域と前記第２の半導体層の素子分離領域の前記半導体層の厚さを均一化する工程と、
前記第１の半導体層の素子分離領域の半導体層と、前記第２の半導体層の素子分離領域の前記半導体層と、を同時に酸化して局所酸化膜を形成し、前記第１の半導体層と前記第２の半導体層の素子分離を同時に行う工程と、
を有することを特徴とする半導体基板の製造方法。
【請求項２】
支持基板と、該支持基板上に形成された絶縁体層と、該絶縁体層上に形成された半導体層とを有する半導体基板の所定領域に対して酸素イオン及び／又は窒素イオンを選択的に導入することにより、前記半導体層の内部に酸化膜層及び／又は窒化膜層を形成して、該酸化膜層及び／又は窒化膜層の上層側に薄い第１の半導体層を形成するとともに、前記酸素イオン及び／又は窒素イオンの非導入領域に厚い第２の半導体層を形成する半導体基板の製造方法であって、
前記酸素イオン及び／又は窒素イオンを導入する工程では、前記第２の半導体層を素子分離する領域と平面的に重なる素子分離領域にも、前記半導体層中への前記酸素イオン及び／又は窒素イオンの導入を同時に行い、内部に酸化膜層及び／又は窒化膜層を形成することで、前記第１の半導体層の素子分離領域と前記第２の半導体層の素子分離領域の前記半導体層の厚さを均一化する工程と、
前記第１の半導体層の素子分離領域の半導体層と、前記第２の半導体層の素子分離領域の前記半導体層と、を同時に酸化して局所酸化膜を形成し、前記第１の半導体層と前記第２の半導体層の素子分離を同時に行う工程と、
を有することを特徴とする半導体基板の製造方法。
【請求項３】
請求項１または２において、前記半導体層中への前記酸素イオン及び／又は窒素イオンの導入により形成された前記酸化膜及び／又は窒化膜は、前記支持基板上に形成された前記絶縁体層と繋がっていることを特徴とする半導体基板の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、前記半導体層には、前記酸素イオン及び／又は窒素イオンを導入する前に当該酸素イオン及び／又は窒素イオンの導入予定領域と非導入領域との境界領域付近に溝を形成しておくことを特徴とする半導体基板の製造方法。
【請求項５】
請求項１ないし４のいずれかにおいて、前記半導体層中への前記酸素イオン及び／又は窒素イオンの到達ピーク位置を制御することにより、前記第１の半導体層の厚さを調整することを特徴とする半導体基板の製造方法。
【請求項６】
請求項５において、前記酸素イオンと窒素イオンとを導入する場合、前記窒素イオンを前記酸素イオンよりも深く導入することを特徴とする半導体基板の製造方法。
【請求項７】
請求項１ないし６のいずれかにおいて、前記半導体層の表面側に所定のマスクパターンを備えたイオン遮蔽用マスクを配置し、該イオン遮蔽用マスクを介して前記半導体層に前記酸素イオン及び／又は窒素イオンを導入することにより、前記半導体層中の所定領域に前記酸素イオン及び／又は窒素イオンを選択的に導入することを特徴とする半導体基板の製造方法。
【請求項８】
請求項７において、前記イオン遮蔽用マスクは、前記半導体層の表面に所定のパターンで形成されたレジスト、金属膜、金属酸化膜、あるいは金属シリサイド膜であることを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ構造を備えた半導体基板の製造方法に関するものである。
【０００２】
【従来の技術】
絶縁体層上に設けられたシリコン層を半導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチアップ特性、あるいはショートチャネルの抑制効果など、通常の単結晶シリコン基板では達成し得ない優れた特性を示すため、半導体装置の高集積化を目的として開発が進められている。
【０００３】
最近では、１００ｎｍ以下の厚さにまで薄膜化されたＳＯＩ層にデバイスを形成したものによって、優れたショートチャネル抑制効果が見いだされている。また、このようにして形成されたＳＯＩデバイスは、放射線耐性に優れていることによる高信頼性を備えるとともに、寄生容量の低減による素子の高速化や低消費電力化を図れること、あるいは完全空乏型電界効果トランジスタを作製できることによるプロセスルールの微細化を図れることなどの優れた点を備えている。
【０００４】
このようなＳＯＩ構造を形成する方法として、単結晶シリコン基板の貼り合わせによるＳＯＩ基板の製造方法がある。一般に貼り合わせ法と呼ばれるこの方法は、単結晶シリコン基板と支持基板とを貼り合わせた後、７００〜１２００℃程度の熱処理によって貼り合わせ強度を強化し、次に単結晶シリコン基板を研削や研磨、またはエッチングによって薄膜化することにより、単結晶シリコン層を支持基板上に形成するものである。この手法では、単結晶シリコン基板を直接、薄膜化するので、シリコン薄膜の結晶性に優れ、高性能のデバイスを作成できる。
【０００５】
また、この貼り合わせ法を応用したものとして、単結晶シリコン基板に水素イオンを注入し、これを支持基板と貼り合わせた後、４００〜６００℃程度の熱処理によって薄膜シリコン層を単結晶シリコン基板の水素注入領域から分離し、次に１１００℃程度までの熱処理で貼り合わせ強度を上げる手法（M. Bruel et al., Electrochem. Soc. Proc. Vol.97-27, p.3）や、表面を多孔質化したシリコン基板上に単結晶シリコン層をエピタキシャル成長させ、これを支持基板と貼り合わせた後にシリコン基板を除去し、多孔質シリコン層をエッチングすることにより支持基板上にエピタキシャル単結晶シリコン薄膜を形成する手法（特開平４−３４６４１８号公報）などが知られている。
【０００６】
貼り合わせ法によるＳＯＩ基板は通常のバルク半導体基板（半導体集積回路）と同様に、様々なデバイスの作製に用いることができるが、従来のバルク基板と異なる点として、支持基板に様々な材料を使用することが可能である点を挙げることができる。すなわち、支持基板としては、通常のシリコン基板はもちろんのこと、透明な石英基板、あるいはガラス基板などを用いることができる。従って、透明な基板上に単結晶シリコン薄膜を形成することによって、光透過性を必要とするデバイス、例えば、透過型の液晶装置などの電気光学装置においても、アクティブマトリクス基板上に、結晶性に優れた単結晶シリコン層を用いて高性能なトランジスタ素子を形成することができる。すなわち、画素電極を駆動する画素スイッチング用ＭＩＳ形トランジスタや、画像表示領域の周辺領域で駆動回路を構成する駆動回路用ＭＩＳ形トランジスタを単結晶シリコン層であるＳＯＩ層に形成することにより表示の微細化、高速化を図ることができる。
【０００７】
【発明が解決しようとする課題】
ここで、画像表示領域で画素スイッチング用ＭＩＳ形トランジスタを構成する単結晶シリコン層は、光リーク電流を抑制するために極めて薄くすることが好ましい。これに対して、駆動回路用ＭＩＳ形トランジスタには高速動作が求められることから、駆動回路用ＭＩＳ形トランジスタを構成する単結晶シリコン層についてはシート抵抗を小さくしておくことが好ましいので、画像表示領域周辺の単結晶シリコン層は厚く形成しておくことが好ましい。
【０００８】
しかしながら、従来の製造方法では、単結晶シリコン層の厚さが一定の半導体基板しか作製することができない。このため、単結晶シリコン層全体を画像表示領域で要求される１００ｎｍ以下の厚さを形成すると、周辺の駆動回路の動作速度が低下する。逆に、駆動回路での高速動作を達成するために単結晶シリコン層全体を２００ｎｍ程度の厚さで形成した場合には、画素スイッチング用ＭＩＳ形トランジスタで光リーク電流の影響が発現しやすくなる。
【０００９】
そこで、単結晶シリコン基板の表面を選択的に酸化した後、この表面酸化によって形成された酸化膜をウエットエッチングにより除去する方法が考えられる。この方法によれば、酸化膜を除去した後の状態において、酸化膜が形成されていた領域では、単結晶シリコン層が薄く残るのに対して、酸化膜が形成されていなかった領域には、単結晶シリコン層が厚く残ることになる。
【００１０】
しかしながら、表面酸化とウエットエッチングを用いる方法を貼り合せ基板に適用すると、ウエットエッチングに用いたエッチング液が単結晶半導体基板と支持基板との間に入り込んで、単結晶半導体基板と支持基板とを貼り合せている酸化膜もエッチング除去してしまう結果、単結晶シリコン基板が支持基板から剥がれてしまうという問題点がある。
【００１１】
かかる問題点に鑑みて、本発明の課題は、単結晶シリコン層がはがれることなく、ＳＯＩ構造を有し、かつ、部分的に異なる厚さの半導体層を備える半導体基板を形成可能な半導体基板の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体基板の製造方法では、半導体基板の所定領域の半導体層に対して酸素イオン及び／又は窒素イオンを選択的に導入することにより、前記半導体層の内部に酸化膜層及び／又は窒化膜層を形成して、該酸化膜層及び／又は窒化膜層の上層側に薄い第1の半導体層を形成するとともに、前記酸素イオン及び／又は窒素イオンの非導入領域に厚い第２の半導体層を形成することを特徴とする。
【００１３】
本発明に係る半導体基板の製造方法において、半導体基板の表面側の所定領域から半導体基板内に酸素イオン及び／又は窒素イオンを選択的に導入すると、半導体基板の内部に酸化膜層及び／又は窒化膜層が形成され、この酸化膜層及び／又は窒化膜層の上層側に薄い第１の半導体層が形成されるとともに、酸素イオン及び／又は窒素イオンの非導入領域には、厚い第２の半導体層が形成される。従って、半導体基板に対して表面酸化およびウエットエッチングを行う方法を採用しなくても、ＳＯＩ構造を有し、かつ、部分的に異なる厚さの半導体層を備える半導体基板を製造することができる。それ故、半導体基板に形成される半導体デバイスのうち、大電流、高周波で駆動される半導体デバイスは、厚い第２の半導体層に形成し、低電圧で駆動される半導体デバイスは、薄い第１の半導体層に形成するなどといった設計を行うことができる。よって、半導体層に形成される個々の半導体デバイスに対して最適な厚さの半導体層を提供できるので、半導体層に形成される半導体デバイスの特性を最大限に利用することができる。
【００１４】
また、本発明は、支持基板と、該支持基板上に形成された絶縁体層と、該絶縁体層上に形成された半導体層とを有する半導体基板に対して、半導体層の厚さを部分的に異ならせる場合にも適用できる。すなわち、本発明では、支持基板と、該支持基板上に形成された絶縁体層と、該絶縁体層上に形成された半導体層とを有する半導体基板の所定領域に対して酸素イオン及び／又は窒素イオンを選択的に導入することにより、前記半導体層の内部に酸化膜層及び／又は窒化膜層を形成して、該酸化膜層及び／又は窒化膜層の上層側に薄い第１の半導体層を形成するとともに、前記酸素イオン及び／又は窒素イオンの非導入領域に厚い第２の半導体層を形成することを特徴とする。
【００１５】
このような製造方法によれば、半導体基板の内部に酸化膜層及び／又は窒化膜層が形成され、この酸化膜層及び／又は窒化膜層の上層側に薄い第１の半導体層が形成されるとともに、酸素イオン及び／又は窒素イオンの非導入領域には、厚い第２の半導体層が形成される。従って、半導体基板に対して表面酸化およびウエットエッチングを行う方法を採用しなくても、ＳＯＩ構造を有し、かつ、部分的に異なる厚さの半導体層を備える半導体基板を製造することができる。
【００１６】
また、このような構成によれば、支持基板に様々な材料を使用することが可能である。すなわち、支持基板としては、通常のシリコン基板はもちろんのこと、透明な石英基板、あるいはガラス基板などの透光性基板を用いることができる。従って、透明な支持基板上に単結晶シリコン層などの半導体層を形成することによって、光透過性を必要とするデバイス、例えば、透過型の液晶装置などの電気光学装置においても、アクティブマトリクス基板上に、結晶性に優れた単結晶シリコン層を用いて高性能なトランジスタ素子を形成することができる。
【００１７】
すなわち、画素電極を駆動する画素スイッチング用ＭＩＳ形トランジスタや、画像表示領域の周辺領域で駆動回路を構成する駆動回路用ＭＩＳ形トランジスタを単結晶シリコン層であるＳＯＩ層に形成することにより表示の微細化、高速化を図ることができる。このような場合でも、半導体基板に対して表面酸化およびウエットエッチングを行う方法を採用しなくてもよいため、ウエットエッチングに用いたエッチング液が半導体基板と支持基板との間に入り込んで半導体基板と支持基板とを貼り合せている酸化膜もエッチング除去してしまうということがない。それ故、貼り合わせ基板において、単結晶シリコン基板が支持基板から剥がれてしまうという問題を回避できる。
【００１８】
本発明においては、前記酸素イオン及び／又は窒素イオンを導入する工程では、前記第２の半導体層を素子分離する領域と平面的に重なる領域にも、前記半導体層中への前記酸素イオン及び／又は窒素イオンの導入を同時に行い、内部に酸化膜層及び／又は窒化膜層を形成することが好ましい。このような構成にすると、薄い第１の半導体層の素子分離領域と厚い第２半導体層の素子分離領域の半導体層膜厚が同じになるため、薄い第１の半導体層と厚い第２の半導体層の素子分離工程を同時に行うことができる。故に工程の簡略化できコストメリットがある。
【００１９】
本発明においては、前記半導体層中への前記酸素イオンの導入により形成された前記酸化膜、及び／又は前記半導体層中への前記窒素イオンの導入により形成された前記窒化膜は、前記支持基板上に形成された前記絶縁体層と繋がっていることが好ましい。このような構成にすると、前記絶縁体層と前記酸化膜及び／又は窒化膜の間に半導体層が残らないため、特定波長の光の吸収や干渉が起こらず分光特性が良好になる。
【００２０】
本発明において、前記半導体層には、前記酸素イオン及び／又は窒素イオンを導入する前に当該酸素イオン及び／又は窒素イオンの導入予定領域と非導入領域との境界領域付近に溝を形成しておくことが好ましい。このように構成すると、半導体層を内部で酸化若しくは窒化させたときの体積膨張に起因する応力を溝によって吸収することができるので、半導体層に歪みや結晶欠陥を発生させることがない。
【００２１】
本発明において、前記半導体層中への前記酸素イオン及び／又は窒素イオンの到達ピーク位置を制御することにより、前記第１の半導体層の厚さを調整することが好ましい。このように構成すると、酸素イオン及び／又は窒素イオンの加速電圧によって半導体基板に対する進入深さを確実に制御することができるので、第１の半導体層の厚さを任意に設定することができる。特に、前記酸素イオンと窒素イオンとをそれぞれ導入する場合、前記窒素イオンを前記酸素イオンよりも深く導入するものとすることができる。例えばイオンを注入する半導体層の下方に金属遮光膜が形成されている場合、酸素イオンを窒素イオンよりも深く注入すると金属遮光膜が酸化し、遮光性が低下する惧れがあるため、窒素イオンを酸素イオンよりも深く（金属遮光膜側に）導入するのが好ましい。
【００２２】
本発明において、前記半導体層中の所定領域に前記酸素イオン及び／又は窒素イオンを選択的に導入するには、例えば、前記半導体層の表面側に所定のマスクパターンを備えたイオン遮蔽用マスクを配置し、該イオン遮蔽用マスクを介して前記半導体層に前記酸素イオン及び／又は窒素イオンを導入する。ここで用いるイオン遮蔽用マスクは、例えば、前記半導体層の表面に所定のパターンで形成されたレジスト、金属膜、金属酸化膜、あるいは金属シリサイド膜である。このように構成すると、イオン遮蔽用マスクのパターン形状によって、半導体層中に酸素イオンが導入される領域を任意の場所に設定できる。
【００２３】
本発明において、前記半導体層は、例えば、単結晶シリコンである。また、前記半導体層としては単結晶シリコン以外にも、単結晶ゲルマニウムなどを用いてもよい。
【００２４】
本発明では、前記支持基板としてガラス基板を用いれば、例えば、液晶装置のように比較的安価で汎用的なデバイスにも本発明を適用することが可能となる。
【００２５】
また、支持基板として石英基板を用いた場合には、支持基板の耐熱性が高いので、半導体層へのデバイスプロセスにおいて、高温での熱処理などが可能になる。例えば、ＭＩＳ形トランジスタなどの半導体デバイスの特性を向上させるための熱処理や、熱酸化膜の形成、高温アニール等のプロセスを適用することにより、高性能の半導体デバイスを半導体基板上に形成することができる。
【００２６】
このように構成した半導体基板については、例えば、電気光学装置を製造する際、前記第１の半導体層を利用して画素スイッチング用ＭＩＳ形トランジスタをマトリクス状に形成するとともに、前記第２の半導体層を利用して前記画素スイッチング用ＭＩＳ形トランジスタを駆動するための駆動回路用ＭＩＳ形トランジスタを形成する。このように構成すると、画素スイッチング用ＭＩＳ形トランジスタについては、それを構成する第１の半導体層が薄いので、光の入射による光電効果で発生するリーク電流を抑制することができる、また、駆動回路では半導体層のシート抵抗を低く抑えることができるので、大電流駆動や高周波駆動させる状況下においても特性が劣化し難い。それ故、駆動回路用ＭＩＳ形トランジスタについては信頼性を高めることができる。
【００２７】
本発明を適用した電気装置は、各種の電子機器、例えば、投射型表示装置に用いることができる。投射型表示装置は、光源と、該光源から出射される光が入射されて画像情報に対応した変調を施す光変調手段と、該光変調手段により変調された光を投射する投射手段とを有しており、本発明を適用した電気光学装置については、前記光変調手段として用いることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２９】
［実施の形態１］
図１（Ａ）〜（Ｅ）はそれぞれ、本発明の実施の形態１に係る半導体基板の製造方法を示す工程断面図である。
【００３０】
本形態では、まず、図１（Ａ）に示すように、単結晶シリコン基板２００（単結晶半導体基板）を準備した後、その表面全体に、感光性レジスト、金属膜、金属酸化膜、あるいは金属シリサイド膜からイオン遮蔽材３００を形成した後、フォトリソグラフィ技術を用いてパターニングし、図２（Ａ）に示すように、所定のパターン形状を備えたイオン遮蔽用マスク３００ａを形成する。
【００３１】
次に、図１（Ｂ）に示すように、イオン遮蔽用マスク３００ａを介して、単結晶シリコン基板２００の表面側から単結晶シリコン基板２００内に酸素イオン４００を注入する。この際、酸素イオン４００に対する加速電圧によって、酸素イオン４００の単結晶シリコン基板２００内での到達ピーク位置を調整する。本形態では、図１（Ｂ）に実線Ｌ１で示す位置に酸素イオン４００の到達ピーク位置を設定する。その結果、図１（Ｃ）に示すように、単結晶シリコン基板２００中には、酸素イオン４００の到達ピーク位置を中心にシリコン酸化膜２１０が形成され、このシリコン酸化膜２１０の上層側には、薄い第１の単結晶半導体層２２０が残る。これに対して、イオン遮蔽用マスク３００ａで覆われていた部分（酸素イオンの非導入領域）では、注入された酸素イオンによる酸化が起こらないので、この部分の第２の単結晶半導体層２３０の厚さは、単結晶シリコン基板２００の厚さのままであり、第1の単結晶半導体層２２０と比較してかなり分厚い。
【００３２】
次に、図１（Ｄ）に示すように、イオン遮蔽用マスク３００ａを除去すると、薄い第１の単結晶半導体層２２０と、分厚い第２の単結晶半導体層２３０とを備えた半導体基板４５０を形成できる。なお、結晶性回復を目的として高温アニールを行うとよい。
【００３３】
ここで、単結晶シリコン基板２００中に酸素イオン４００を注入してシリコン酸化膜２１０を形成すると、その体積膨張によって、第1の単結晶半導体層２２０が形成されている部分が表面側に膨らむ。従って、半導体基板４５０の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理などの方法により清浄化、および平坦化すれば、図１（Ｅ）に示すように、表面が平滑な半導体基板４５０を形成することができ、半導体装置の特性が良好になる。
【００３４】
なお、イオン遮蔽用マスク３００ａを構成する材料によっては、酸素イオン４００がイオン遮蔽用マスク３００ａによって減速し、酸素イオン４００が単結晶シリコン基板２００まで届かない場合と、図１（Ｂ）に一点鎖線Ｌ２で示す位置をピークとして酸素イオン４００が単結晶シリコン基板２００中に進入する場合とがある。後者の場合には、イオン遮蔽用マスク３００ａで覆われていた部分であっても、単結晶シリコン基板２００の表面近傍にシリコン酸化膜２１０が形成されるが、このようなシリコン酸化膜２１０は、ＣＭＰ処理によって除去されるので問題がない。
【００３５】
このように本形態では、単結晶シリコン基板２００の表面側の所定領域から単結晶シリコン基板２００内に酸素イオン４００を選択的に導入してシリコン酸化膜２１０を所定領域に形成することにより、薄い第１の単結晶半導体層２２０と、厚い第２の単結晶半導体層２２０とを形成する。従って、単結晶シリコン基板２００に対して表面酸化およびウエットエッチングを行う方法を採用せずに、ＳＯＩ構造を有し、かつ、部分的に異なる厚さの単結晶半導体層２２０、２３０を備える半導体基板４５０を製造することができる。従って、半導体基板４５０を用いた半導体装置では、例えば、単結晶半導体層２２０、２３０に形成される半導体デバイスのうち、大電流、高周波で駆動される半導体デバイスついては、厚い第２の単結晶半導体層２３０に形成し、低電圧で駆動される半導体デバイスは、薄い第1の単結晶半導体層２２０に形成するなどといった設計を実施することが可能である。また、Ｎチャネル型のＭＩＳ型トランジスタやＰチャネル型のＭＩＳ型トランジスタなどで単結晶半導体層膜厚を最適化することもできる。すなわち、半導体基板４５０の表面に形成される個々の半導体デバイスに対して最適な厚さの単結晶半導体層２２０、２３０を提供できるので、半導体デバイスの特性を最大限に利用することができる。
【００３６】
また、酸素イオン４００の加速電圧によって単結晶シリコン基板２００に対する進入深さを確実に制御することができるので、第１の単結晶半導体層２２０の厚さを任意に設定することができる。ここで、本実施の形態では、酸素イオンを注入する例を示したが、これに代えて窒素イオンを注入することもでき、さらに酸素イオンと窒素イオンとをそれぞれ注入するものとすることもできる。
【００３７】
さらに、イオン遮蔽用マスク３００ａのパターン形状によって、単結晶シリコン基板２００中に酸素イオン４００が導入される領域を任意の場所に設定できるので、単結晶シリコン基板２００の表面上の任意の位置に第１の単結晶半導体層２２０、および第2の単結晶半導体層２３０を形成することができる。
【００３８】
［実施の形態２］
図２（Ａ）〜（Ｄ）、および図３（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態２に係る半導体基板の製造方法を示す工程断面図である。
【００３９】
本形態では、図２（Ａ）に示すように、厚さが例えば、７５０μｍの単結晶シリコン基板２００と、石英基板やガラス基板などの支持基板５００とを準備する。
【００４０】
ここで、支持基板５００については、好ましくは窒素ガスなどの不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて歪みが発生しないように前処理しておくことが望ましい。すなわち、製造工程おいて処理される最高温度に合わせて、支持基板５００を同じ温度かそれ以上の温度で熱処理しておくことが望ましい。このように処理された支持基板５００の表面全体に、スパッタリング法、ＣＶＤ法などにより、シリコン酸化膜、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの絶縁膜５１０を形成した後、この絶縁膜５１０の表面をＣＭＰ法などの方法を用いて研磨して、表面を平坦化しておく。ここで、絶縁膜５１０の膜厚は、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。
【００４１】
これに対して、単結晶シリコン基板２００にも絶縁膜２４０を形成しておく。
この絶縁膜２４０の形成方法は、特に限定されるものではないが、単結晶シリコン基板２００を熱酸化するほか、ＣＶＤ法により酸化膜を形成する方法などがある。ここで、単結晶シリコン基板２００が厚さ３００μｍ〜９００μｍであれば、絶縁膜２４０は、例えば、４００ｎｍ〜８００ｎｍの厚さとする。
【００４２】
次に、図２（Ｂ）に示すように、単結晶シリコン基板２００と支持基板５００とを絶縁膜２４０、５１０が接合面となるように重ねた状態で、例えば、室温〜２００℃で２時間程度熱処理することにより、図２（Ｃ）に示すように、単結晶シリコン基板２００と支持基板５００とを貼り合わせ、単結晶シリコン基板２００と支持基板５００とが絶縁膜５５０（絶縁膜２４０、５１０）を介して貼り合わされた貼り合わせ基板６００（半導体基板）を形成する。この後、必要に応じて既知の技術により単結晶シリコン層の薄膜化を行う。
【００４３】
ここで、絶縁膜２４０、５１０は、単結晶シリコン基板２００と支持基板５００の密着性を確保するために設けられるものである。なお、支持基板５００の表面において、絶縁膜５１０の下層側に、モリブデン、タングステンなどの膜を形成しておいてもよい。このような膜は、例えば、熱伝導性膜として機能するので、支持基板５００の温度分布を改善することができる。従って、支持基板５００と単結晶シリコン基板２００とを貼り合わせる工程においては、この熱伝導性膜によって貼り合わせ界面の温度分布が均一化するので、この界面での貼り合わせが均一になり、貼り合わせ強度を向上させることができる。さらに、透過型の液晶装置などに用いる場合には、モリブデン、タングステンなどの膜は、遮光層として機能する。なお、このような膜に用いることができる材料は上記に挙げたもの以外にも、タンタル、コバルト、チタン等の高融点金属またはそれらを含む合金、もしくは多結晶シリコン、タングステンシリサイド、モリブデンシリサイド等に代表されるシリサイド膜などを用いてもよい。
【００４４】
このようにして貼り合わせ基板６００を形成した後は、図２（Ｄ）に示すように、単結晶シリコン基板２００の表面全体に、感光性レジスト、金属膜、金属酸化膜、あるいは金属シリサイド膜からイオン遮蔽材３００を形成した後、フォトリソグラフィ技術を用いてパターニングし、図３（Ａ）に示すように、所定のパターン形状を備えたイオン遮蔽用マスク３００ａを形成する。
【００４５】
次に、イオン遮蔽用マスク３００ａを介して、単結晶シリコン基板２００の表面側から単結晶シリコン基板２００内に酸素イオン４００を注入する。この際、酸素イオン４００に対する加速電圧によって、酸素イオン４００の単結晶シリコン基板２００内での到達ピーク位置を調整する。本形態では、図３（Ａ）に実線Ｌ１で示す位置に酸素イオン４００の到達ピーク位置を設定する。その結果、図３（Ｂ）に示すように、単結晶シリコン基板２００中には、酸素イオン４００の到達ピーク位置を中心にシリコン酸化膜２１０が形成され、このシリコン酸化膜２１０の上層側には、薄い第１の単結晶半導体層２２０が残る。ここで、シリコン膜２１０の底部は、絶縁膜５５０と繋がった状態となる。これに対して、イオン遮蔽用マスク３００ａで覆われていた部分（酸素イオンの非導入領域）では、注入された酸素イオンによる酸化が起こらないので、この部分の第２単結晶半導体層２３０の厚さは、薄膜化した単結晶シリコン２００の厚さのままであり、第１の単結晶半導体層２２０と比較してかなり分厚い。
【００４６】
次に、図３（Ｃ）に示すように、イオン遮蔽用マスク３００ａを除去すると、薄い第１の単結晶半導体層２２０と、分厚い第２の単結晶半導体層２３０を備えた貼り合せ基板６００（半導体基板）を形成でき、この貼り合せ基板６００では、単結晶半導体層２２０、２３０の下層側に絶縁膜５５０およびシリコン酸化膜２１０を有している。
【００４７】
ここで、単結晶シリコン基板２００中に酸素イオン４００を注入してシリコン酸化膜２１０を形成すると、その体積膨張によって、第１の単結晶半導体層２２０が形成されている部分が表面側に膨らむ。従って、単結晶シリコン基板２００の表面をＣＭＰ処理などの方法により清浄化、および平滑化すれば、図３（Ｄ）に示すように、表面が平坦な貼り合わせ基板６００を形成することができ、半導体装置の特性が良好になる。
【００４８】
本形態でも、イオン遮蔽用マスク３００ａを構成する材料によっては、酸素イオン４００がイオン遮蔽用マスク３００ａによって減速し、酸素イオンが単結晶シリコン基板２００まで届かない場合と、図３（Ａ）に一点鎖線Ｌ２で示す位置をピークとして酸素イオン４００が単結晶シリコン基板２００中に進入する場合とがある。後者の場合には、イオン遮蔽用マスク３００ａで覆われていた部分であっても、単結晶シリコン基板２００の表面近傍にシリコン酸化膜２１０が形成されるが、このようなシリコン酸化膜２１０は、ＣＭＰ処理によって除去されるので問題がない。
【００４９】
このようにして形成した半導体基板（貼り合せ基板６００）については、例えば、実施の形態５で説明するように、薄い第１の単結晶半導体層２２０を利用して画素スイッチング用のＭＩＳ型トランジスタを形成する一方、周辺の厚い第２の単結晶半導体層２３０を利用して駆動回路用のＭＩＳ型トランジスタを形成する。
【００５０】
このように本形態では、単結晶シリコン基板２００の表面側の所定領域から単結晶シリコン基板２００内に酸素イオン４００を選択的に導入してシリコン酸化膜２１０を所定領域に形成することにより、薄い第１の単結晶半導体層２２０と、厚い第２の単結晶半導体層２２０とを形成する。従って、単結晶シリコン基板２００に対して表面酸化およびウエットエッチングを行う方法を採用しなくても、ＳＯＩ構造を有し、かつ、部分的に異なる厚さの単結晶半導体層２２０、２３０を備える貼り合わせ基板６００を製造することができるなど、実施の形態１と同様な効果を奏する。
【００５１】
また、ウエットエッチングを行わないので、絶縁層５５０が溶解して、単結晶シリコン基板２００が支持基板５００から剥がれるという問題も発生しない。なお、本実施の形態においても酸素イオンを注入する例を示したが、これに代えて窒素イオンを注入することもでき、さらに酸素イオンと窒素イオンとをそれぞれ注入するものとすることもできる。
【００５２】
［実施の形態３］
実施の形態２において、酸素イオン（若しくは窒素イオン、以下同様）４００の導入を行う前に、図４（Ａ）に示すように、酸素イオン４００の導入予定領域（イオン遮蔽用マスク３００ａの開口部）と非導入領域（イオン遮蔽用マスク３００ａで覆われている部分）との境界領域付近において、単結晶シリコン基板２００に対して溝２５０を形成しておくことが好ましい。このように構成すると、図４（Ｂ）に示すように、単結晶シリコン基板２００を内部で酸化させてシリコン酸化膜２１０を形成したときに体積膨張が起こっても、この体積膨張に起因する応力を溝２５０によって吸収することができる。それ故、単結晶半導体層２２０、２３０に歪みを発生させることがない。なお、このような構成は、実施の形態１に対して適用してもよい。
【００５３】
［実施の形態４］
次に、実施の形態２を例にして、酸素イオン（若しくは窒素イオン、以下同様）４００によって形成した酸化膜（若しくは窒素膜、以下同様）の一部を局所酸化膜と組み合わせて素子の絶縁分離に用いた例を説明する。
【００５４】
図５（Ａ）〜（Ｆ）はそれぞれ、本発明の実施の形態４に係る半導体基板の製造方法を示す工程断面図である。
【００５５】
本形態では、実施の形態２で説明した方法を利用して、図５（Ａ）に示すように、単結晶シリコン基板２００と支持基板５００とが絶縁膜５５０を介して貼り合わされた貼り合わせ基板６００（半導体基板）を形成した後、単結晶シリコン基板２００の表面に、感光性レジスト、金属膜、金属酸化膜、あるいは金属シリサイド膜からなるイオン遮蔽用マスク３００ａを形成する。
【００５６】
このイオン遮蔽用マスク３００ａには、薄い単結晶半導体領域を形成すべき部分に第１の開口３０１ａが形成されているとともに、後述する素子分離用の局所酸化膜が形成される予定の部分にも第２の開口３０２ａも形成されている。
【００５７】
次に、イオン遮蔽用マスク３００ａを介して、単結晶シリコン基板２００の表面側から単結晶シリコン基板２００内に酸素イオン４００を注入する。このときの酸素イオン４００の到達ピーク位置を実線Ｌ１で示す。
【００５８】
その結果、図５（Ｂ）に示すように、単結晶シリコン基板２００中には、イオン遮蔽用マスク３００ａの第１の開口３０１ａに対応する領域にシリコン酸化膜２１０が形成され、このシリコン酸化膜２１０の上層側には、薄い第１の単結晶半導体層２２０が残る。また、単結晶シリコン基板２００中には、イオン遮蔽用マスク３００ａの第２の開口３０２ａに対応する領域にもシリコン酸化膜２１０′が形成され、このシリコン酸化膜２１０′の上層側にも薄い単結晶半導体層２２０′が残る。ここで、シリコン膜２１０、２１０′の底部は、絶縁膜５５０と繋がった状態となる。
【００５９】
これに対して、イオン遮蔽用マスク３００ａで覆われていた部分（酸素イオンの非導入領域）では、注入された酸素イオンによる酸化が起こらないので、この部分の第２の単結晶半導体層２３０の厚さは、薄膜化した単結晶シリコン２００の厚さのままであり、第1の単結晶半導体層２２０と比較してかなり分厚い。
【００６０】
なお、イオン遮蔽用マスク３００ａを構成する材料によっては、図５（Ａ）に一点鎖線Ｌ２で示す位置をピークとして酸素イオン４００が単結晶シリコン基板２００中に進入する場合があり、この場合には、イオン遮蔽用マスク３００ａで覆われていた部分であっても、単結晶シリコン基板２００の表面近傍にシリコン酸化膜が形成されるが、このようなシリコン酸化膜は、後で行うＣＭＰ処理によって除去されるので問題がない。
【００６１】
次に、図５（Ｃ）に示すように、イオン遮蔽用マスク３００ａを除去した後、単結晶シリコン基板２００の表面をＣＭＰ処理などの方法により清浄化、および平滑化すれば、表面が平坦な貼り合わせ基板６００を形成することができ、この貼り合せ基板６００には、薄い第１の単結晶半導体層２２０、薄い単結晶半導体２２０′、および厚い第２の単結晶半導体層２３０が形成されている。また、これらの単結晶半導体層２２０、２２０′、２３０の下層側には絶縁膜５５０およびシリコン酸化膜２１０、２１０′が形成されている。
【００６２】
次に、単結晶シリコン基板２００の表面全体にシリコン酸化膜およびシリコン窒化膜をこの順に積層した後、シリコン酸化膜およびシリコン窒化膜をフォトリソグラフィ技術を用いてパターニングし、図５（Ｄ）に示すように、単結晶シリコン基板２００の表面に、シリコン窒化膜からなる耐酸化マスク層２８５を形成する。なお、耐酸化マスク層２８５と単結晶シリコン基板２００との間には薄いシリコン酸化膜２８６が介在している。シリコン酸化膜２８６は、応力などを緩和する目的で形成されており、省略することも可能である。
【００６３】
ここで、耐酸化マスク層２８５およびシリコン酸化膜２８６では、素子分離用の局所酸化膜を形成すべき部分に開口２８７が形成されており、この開口２８７が形成されている領域は、図５（Ｂ）を参照して説明した工程でシリコン酸化膜２１０′を形成した領域（薄い単結晶半導体層２２０′を形成した領域）と平面的に重なっている。
【００６４】
次に、水蒸気を含む雰囲気での熱処理によって、結晶シリコン基板２００の表面で耐酸化マスク層２８５の開口２８７から露出している部分を酸化し、図５（Ｅ）に示すように、シリコン酸化膜からなる局所酸化膜２９０を形成する。この局所酸化膜２９０は、底部がシリコン酸化膜２１０′と繋がった状態にある。
【００６５】
しかる後に、シリコン窒化膜からなる耐酸化マスク層２８５、および緩衝用のシリコン酸化膜２７６を除去すると、図５（Ｆ）に示すように、貼り合せ基板６００において、厚い第２の単結晶半導体層２３０には、局所酸化膜２９０、シリコン酸化膜２１０′、および絶縁膜５５０で完全に絶縁分離された素子形成領域２３５を形成することができる。
【００６６】
本実施の形態では、薄い第１の単結晶半導体層２２０と厚い第２の単結晶半導体層２３０の素子分離領域の半導体層膜厚が同じであるため、薄い第１の単結晶半導体層２２０と厚い第２の単結晶半導体層２３０素子分離の工程を同時に行うことができる。なお、ここではＬＯＣＯＳ分離（ＬＯＣal  Ｏｘｉｄａｔｉｏｎｏｆ  Ｓｉ）技術によって素子分離を行っているが、メサ分離、トレンチ分離を行っても同様の効果がある。
【００６７】
このようにして製造した半導体基板（貼り合せ基板６００）については、例えば、薄い第１の単結晶半導体層２２０に画素スイッチング用のＭＩＳ型トランジスタを形成する。これに対して、周辺の厚い第２の単結晶半導体層２３０を利用して駆動回路用のＭＩＳ型トランジスタを形成すると、駆動回路用のＭＩＳ型トランジスタ局所酸化膜２９０については、シリコン酸化膜２１０′、および絶縁膜５５０で完全に絶縁分離された素子形成領域２３５に形成することができる。
【００６８】
［実施の形態５］
次に、実施の形態２で説明した貼り合せ基板６００を用いて、代表的な電気光学装置としての液晶装置に用いるアクティブマトリクス基板を構成する例を説明する。
【００６９】
（液晶装置の全体構成）
図６は、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図７は、対向基板を含めて示す図６のＨ−Ｈ′断面図である。
【００７０】
図６において、液晶装置１００のアクティブマトリクス基板１０の上には、シール材５２がその縁に沿って設けれらており、その内側領域には、遮光性材料からなる額縁５３が形成されている。シール材５２の外側の領域には、データ線駆動回路１０１および実装端子１０２がアクティブマトリクス基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列しても良い。例えば、奇数列のデータ線は画像表示領域１０ａの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画像表示領域１０ａの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。この様にデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路１０１の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。更にアクティブマトリクス基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁５３の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、アクティブマトリクス基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００７１】
そして、図７に示すように、図６に示したシール材５２とほぼ同じ輪郭をもつ対向基板２０がこのシール材５２によりアクティブマトリクス基板１０に固着されている。なお、シール材は、アクティブマトリクス基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００７２】
詳しくは後述するが、アクティブマトリクス基板１０には、画素電極９aがマトリクス状に形成されている。これに対して、対向基板２０には、アクティブマトリクス基板１０に形成されている画素電極（後述する）の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００７３】
このように形成した電気光学装置は、たとえば、後述する投射型表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置１００にはカラーフィルタが形成されていない。
【００７４】
但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【００７５】
さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００７６】
（液晶装置１００の構成および動作）
次に、アクティブマトリクス型の液晶装置（電気光学装置）の電気的構成および動作について、図８ないし図１０を参照して説明する。
【００７７】
図８は、液晶装置１００の画像表示領域１０aを構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図９は、データ線、走査線、画素電極などが形成されたアクティブマトリクス基板において相隣接する画素の平面図である。図１０は、図９のＡ−Ａ′線に相当する位置での断面、およびアクティブマトリクス基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７８】
図８において、液晶装置１００の画像表示領域１０aにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＭＩＳ形トランジスタ３０が形成されており、画素信号を供給するデータ線６ａが当該ＭＩＳ形トランジスタ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＭＩＳ形トランジスタ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＭＩＳ形トランジスタ３０のドレインに電気的に接続されており、スイッチング素子であるＭＩＳ形トランジスタ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００７９】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００８０】
図９において、液晶装置１００のアクティブマトリクス基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
【００８１】
図１０に示すように、液晶装置１００は、アクティブマトリクス基板１０と、これに対向配置される対向基板２０とを備えている。
【００８２】
本形態において、アクティブマトリクス基板１０の基体は、後述する貼り合せ基板６００からなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。アクティブマトリクス基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施されたポリイミド薄膜などからなる配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等の透明な導電性薄膜からなる。また、配向膜１６は、たとえばポリイミド薄膜などの有機薄膜に対してラビング処理を行うことにより形成される。なお、対向基板２０において、対向電極２１の上層側にも、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２も、ポリイミド膜に対してラビング処理が施された膜である。
【００８３】
アクティブマトリクス基板１０の画像表示領域１０ａにおいて、各画素電極９ａに隣接する位置には、各画素電極９ａをスイッチング制御する画素スイッチング用のＭＩＳ形トランジスタ３０が形成されている。また、貼り合せ基板６００の内部には、ＭＩＳ形トランジスタ３０と平面的に重なる領域に、クロム膜などからなる遮光膜１１ａが形成されている。この遮光膜１１ａの表面側には層間絶縁膜１２が形成され、この層間絶縁膜１２の表面側にＭＩＳ形トランジスタ３０が形成されている。すなわち、層間絶縁膜１２は、ＭＩＳ形トランジスタ３０を構成する半導体層１ａを遮光膜１１ａから電気的に絶縁するために設けられるものである。なお、遮光膜１１ａは、層間絶縁膜１２に形成されたコンタクトホール１３を介して、後述する容量線３ｂに電気的に接続している。
【００８４】
図９および図１０に示すように、画素スイッチング用のＭＩＳ形トランジスタ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、半導体層１ａには、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体層１ａの上層側には、この半導体層１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
【００８５】
ここで、半導体層１ａは、後述する方法で形成された薄い単結晶シリコン層（第１の単結晶半導体層）である。
【００８６】
このように構成したＭＩＳ形トランジスタ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜７の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜４、７およびゲート絶縁膜２に形成されたコンタクトホール８を介して高濃度ドレイン領域１eに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。
【００８７】
また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【００８８】
なお、ＭＩＳ形トランジスタ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＭＩＳ形トランジスタ３０は、ゲート電極（走査線３ａの一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。また、本形態では、ＭＩＳ形トランジスタ３０のゲート電極（走査線３ａ）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＭＩＳ形トランジスタ３０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００８９】
このように構成したアクティブマトリクス基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材５３（図６および図７を参照）により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【００９０】
なお、対向基板２０およびアクティブマトリクス基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００９１】
（駆動回路の構成）
再び図６において、本形態の液晶装置１００では、アクティブマトリクス基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図１１および図１２に示すＮチャネル型のＭＩＳ形トランジスタとＰチャネル型のＭＩＳ形トランジスタとによって構成されている。
【００９２】
図１１は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＭＩＳ形トランジスタの構成を示す平面図である。図１２は、この周辺回路を構成するＭＩＳ形トランジスタを図１１のＢ−Ｂ′線で切断したときの断面図である。なお、図１１にはアクティブマトリクス基板１０の画像表示領域１０ａに形成した画素スイッチング用ＭＩＳ形トランジスタ３０も示してある。
【００９３】
図１１および図１２において、周辺回路を構成するＭＩＳ形トランジスタは、Ｐチャネル型のＭＩＳ形トランジスタ８０とＮチャネル型のＭＩＳ形トランジスタ９０とからなる相補型ＭＩＳ形トランジスタとして構成されている。これらの駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０（輪郭を点線で示す）は、貼り合せ基板６００上に形成された下地膜１２を介して島状に形成されている。
【００９４】
ＭＩＳ形トランジスタ８０、９０には、高電位線７１と低電位線７２がコンタクトホール６３、６４を介して、半導体層６０のソース領域に電気的にそれぞれ接続されている。また、入力配線６６は、共通のゲート電極６５にそれぞれ接続されており、出力配線６７は、コンタクトホール６８、６９を介して、半導体層６０のドレイン領域に電気的にそれぞれ接続されている。
【００９５】
このような周辺回路領域も、画像表示領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が形成されている。また、駆動回路用のＭＩＳ形トランジスタ８０、９０も、画素スイッチング用のＭＩＳ形トランジスタ３０と同様、ＬＤＤ構造を有しており、チャネル型成領域８１、９１の両側には、高濃度ソース領域８２、９２および低濃度ソース領域８３、９３からなるソース領域と、高濃度ドレイン領域８４、９４および低濃度ドレイン領域８５、９５からなるドレイン領域とを備えている。
【００９６】
また、半導体層６０は、後述する方法で形成された厚い単結晶シリコン層(第２の単結晶半導体層)である。
【００９７】
（画像表示領域と周辺回路領域との相違）
このように構成した画像表示領域１０ａおよび周辺回路領域においては、図１２からわかるように、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａは、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０と比較して薄く形成されている。例えば、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａは、厚さが１００ｎｍ以下の単結晶シリコン層であり、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０は、厚さが２００〜５００ｎｍ程度の単結晶シリコン層である。
【００９８】
このため、画素スイッチング用のＭＩＳ形トランジスタ３０では、それを構成する半導体層１ａが薄いので、光リーク電流を抑制することができる。これに対して、駆動回路用のＭＩＳ形トランジスタ８０、９０では、それを構成する半導体層６０が厚いため、シート抵抗が低い分、大電流を流せるなど、高速動作が可能である。
【００９９】
（アクティブマトリクス基板の製造方法）
このような構成のアクティブマトリクス基板１０を製造するには、実施の形態２で説明した方法を用いて貼り合せ基板６００を製造する。但し、本形態では、以下に説明するように、貼り合せ基板６００の内部に遮光膜１１ａ（図１０を参照）を形成しておく。なお、遮光膜１１ａを形成した場合、上記の実施の形態２で説明した方法において酸素イオンと窒素イオンとをそれぞれ注入して各酸化膜及び窒化膜を形成する構成とする場合、酸素イオンよりも窒素イオンを深く遮光膜１１ａ側に注入するのが好ましい。これは、酸素イオンの注入により遮光膜１１ａが酸化することを防止ないし抑制するもので、そのパッシベーション効果が低下することを防止ないし抑制することを目的としている。この場合、酸素イオンと窒素イオンの各到達ピーク位置は、各イオンに対する加速電圧によって調整することができる。
【０１００】
図１３〜図１７はいずれも、本形態のアクティブマトリクス基板１０の製造方法を示す工程断面図である。
【０１０１】
まず、本形態では、図１３（Ａ）に示すように、厚さが例えば、７５０μｍの単結晶シリコン基板２００と、石英基板やガラス基板などの支持基板５００とを準備する。ここで、支持基板５００については、好ましくは窒素ガスなどの不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて歪みが発生しないように前処理しておくことが望ましい。すなわち、製造工程おいて処理される最高温度に合わせて、支持基板５００を同じ温度かそれ以上の温度で熱処理しておくことが望ましい。
【０１０２】
次に、支持基板５００の表面全体に、タングステンシリサイド膜などといった遮光膜を形成した後、この遮光膜をフォトリソグラフィ技術を用いてパターニングし、遮光膜１１ａを形成する。次に、支持基板５００の表面全体に、スパッタリング法、ＣＶＤ法などにより、シリコン酸化膜、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの絶縁膜５１０を形成した後、この絶縁膜５１０の表面をＣＭＰ法などの方法を用いて研磨して、表面を平坦化しておく。ここで、絶縁膜５１０の膜厚は、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。
【０１０３】
これに対して、単結晶シリコン基板２００の表面全体にも絶縁膜２４０を形成した後、ＣＭＰ法などの方法を用いて研磨して、表面を平坦化しておく。この絶縁膜２４０の形成方法には、特に限定されるものではないが、単結晶シリコン基板２００を熱酸化するほかＣＶＤ法により酸化膜を形成する方法などがある。ここで、単結晶シリコン基板２００が厚さ３００μｍ〜９００μｍであれば、絶縁膜２４０は、例えば、４００ｎｍ〜８００ｎｍの厚さとする。
【０１０４】
次に、図１３（Ｂ）に示すように、単結晶シリコン基板２００と支持基板５００とを絶縁膜２４０、５１０が接合面となるように重ねた状態で、例えば、室温〜２００℃で２時間程度熱処理することにより、図１３（Ｃ）に示すように、単結晶シリコン基板２００と支持基板５００とを貼り合わせ、単結晶シリコン基板２００と支持基板５００とが絶縁膜５５０（絶縁膜２４０、５１０）を介して貼り合わされた貼り合わせ基板６００（半導体基板）を形成する。この後、必要に応じて既知の技術により単結晶シリコン層の薄膜化を行う。
【０１０５】
このようにして貼り合わせ基板６００を形成した後、単結晶シリコン基板２００の表面全体に、感光性レジスト、金属膜、金属酸化膜、あるいは金属シリサイド膜からイオン遮蔽材を形成した後、フォトリソグラフィ技術を用いてパターニングし、図１４（Ａ）に示すように、所定のパターン形状を備えたイオン遮蔽用マスク３００ａを形成する。このイオン遮蔽用マスク３００ａは画像表示領域１０ａに相当する領域が開口している。
【０１０６】
次に、イオン遮蔽用マスク３００ａを介して、単結晶シリコン基板２００の表面側から単結晶シリコン基板２００内に酸素イオン４００を注入する。この際、酸素イオン４００に対する加速電圧によって、酸素イオン４００の単結晶シリコン基板２００内への到達ピーク位置を調整する。本形態では、図１４（Ａ）に実線Ｌ１で示す位置に酸素イオン４００の到達ピーク位置を設定する。その結果、図１４（Ｂ）に示すように、単結晶シリコン基板２００中には、酸素イオン４００の到達ピーク位置を中心にシリコン酸化膜２１０が形成され、このシリコン酸化膜２１０の上層側には、薄い第１の単結晶半導体層２２０が残る。ここで、シリコン膜２１０は、絶縁膜５５０と繋がった状態となって、前記した下地膜１２を構成する。これに対して、イオン遮蔽用マスク３００ａで覆われていた部分（酸素イオンの非導入領域）では、注入された酸素イオンによる酸化が起こらないので、この部分の第２の単結晶半導体層２３０の厚さは、薄膜化した単結晶シリコン２００の厚さのままであり、第１の単結晶半導体層２２０と比較してかなり分厚い。
【０１０７】
次に、図１４（Ｃ）に示すように、イオン遮蔽用マスク３００ａを除去すると、薄い第１の単結晶半導体層２２０と、分厚い第２の単結晶半導体層２３０を備えた貼り合わせ基板６００（半導体基板）を形成できる。ここで、単結晶シリコン基板２００中に酸素イオン４００を注入してシリコン酸化膜２１０を形成すると、その体積膨張によって、第1の単結晶半導体層２２０が形成されている部分が表面側に膨らむ。従って、半導体基板４５０の表面をＣＭＰ処理などの方法により清浄化、および平坦化すれば、表面が平坦な貼り合わせ基板６００を形成することができる。
【０１０８】
次に、図１５（Ａ）に示すように、フォトリソグラフィ技術を用いて、第１の単結晶半導体層２２０、および第２の単結晶半導体層２３０をパターニングし、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａと、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０とを島状に形成する。ここで、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａは、厚さが１００ｎｍ以下の単結晶シリコン層であり、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０は、厚さが２００〜５００ｎｍ程度の単結晶シリコン層である。
【０１０９】
次に、図１５（Ｂ）に示すように、熱酸化法などを用いて、半導体膜１ａ、６０の表面にシリコン酸化膜からなるゲート絶縁膜２を形成する。なお、図示を省略するが、所定のレジストマスクを介して半導体膜１ａの延設部分１ｆに不純物イオンを打ち込んで、容量線３ｂとの間に蓄積容量７０を構成するための下電極を形成する。
【０１１０】
次に、スパッタ法などにより、基板表面全体に、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成するための多結晶シリコン膜、およびモリブデン膜、タングステン膜、チタン膜、コバルト膜、またはこれらの金属のシリサイド膜からなる導電膜を３５０ｎｍ程度の厚さに形成した後、図１５（Ｃ）に示すように、フォトリソグラフィ技術を用いてパターニングし、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成する。
【０１１１】
次に、図１６（Ａ）に示すように、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０をレジストマスク３０１で覆った状態で、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａと、Ｎチャネル型の駆動回路用のＭＩＳ形トランジスタ９０を構成する半導体層６０とに対して、走査線３ａやゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度の不純物イオン（リンイオン）を打ち込んで、走査線３ａに対して自己整合的に低濃度ソース領域１ｂ、９３、および低濃度ドレイン領域１ｃ、９５を形成する。ここで、走査線３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａのままのチャネル領域１ａ′、９１となる。
【０１１２】
次に、図１６（Ａ）に示すように、走査線３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０を覆うレジストマスク３０２を形成し、この状態で、高濃度の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域１ｂ、９２、およびドレイン領域１ｄ、９４を形成する。
【０１１３】
なお、図示を省略するが、Ｎチャネル型のＭＩＳ形トランジスタ３０、９０の側を覆った状態でゲート電極６５をマスクとして、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０に対して、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量でボロンイオンを打ち込んだ後、ゲート電極６５より幅の広いマスクを形成した状態で、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０に対して高濃度の不純物（ボロンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込んで、図１６（Ｃ）に示すように、低濃度ソース領域８３、低濃度ドレイン領域８５、およびチャネル領域８１を形成するとともに、高濃度ソース領域８２、およびドレイン領域８４を形成する。
【０１１４】
次に、走査線３ａの表面側にＣＶＤ法などにより、シリコン酸化膜などからなる層間絶縁膜４を形成した後、フォトリソグラフィ技術を用いて、コンタクトホール５、６３、６４、６８、６９をそれぞれ形成する。
【０１１５】
次に、図１７（Ａ）に示すように、層間絶縁膜４の表面側に、データ線６ａ（ソース電極）などを構成するためのアルミニウム膜、チタンナイトライド膜、チタン膜、またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜をスパッタ法などで３５０ｎｍ程度の厚さに形成した後、フォトリソグラフィ技術を用いてパターニングし、データ線６ａ、高電位線７１、低電位線７２、入力配線６６、出力配線６７を形成する。その結果、周辺回路領域では、Ｐチャネル型およびＮチャネル型のＭＩＳ形トランジスタ８０、９０が完成する。
【０１１６】
次に、図１７（Ｂ）に示すように、データ線６ａなどの表面側にプラズマＣＶＤ法などにより、シリコン窒化膜あるいはシリコン酸化膜などからなる層間絶縁膜７を形成した後、フォトリソグラフィ技術を用いて、層間絶縁膜７にコンタクトホール８を形成する。
【０１１７】
しかる後に、図１０および図１２に示すように、画素電極９ａを所定パターンに形成した後、配向膜１６を形成する。その結果、アクティブマトリクス基板１０が完成する。
【０１１８】
（その他の製造方法）
なお、上記形態では、実施の形態２に係る方法で製造した半導体基板（貼り合せ基板６００）を用いたが、周辺領域において局所酸化膜を利用して素子の絶縁分離を行う場合には、実施の形態４に係る方法で製造した半導体基板を用いてもよい。
【０１１９】
［電子機器への適用］
次に、電気光学装置を備えた電子機器の一例を、図１８、図１９、図２０、および図２１を参照して説明する。
【０１２０】
まず、図１８には、上記の各形態に係る電気光学装置と同様に構成された液晶装置１００を備えた電子機器の構成をブロック図で示してある。
【０１２１】
図１８において、電子機器が、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、液晶装置１００を構成するアクティブマトリクス基板の上に駆動回路１００４を形成してもよく、それに加えて、表示情報処理回路１００２もアクティブマトリクス基板の上に形成してもよい。
【０１２２】
このような構成の電子機器としては、図１９を参照して後述する投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【０１２３】
図１９に示す投射型液晶表示装置１１００は、前記の駆動回路１００４がアクティブマトリクス基板上に搭載された液晶装置１００を含む液晶モジュールを３個準備し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。この液晶プロジェクタ１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。
【０１２４】
図２０は、本発明に係る電子機器の一実施形態であるモバイル型のパーソナルコンピュータを示している。ここに示すパーソナルコンピュータは、キーボード８１を備えた本体部８２と、液晶表示ユニット８３とを有する。液晶表示ユニット８３は、前述した液晶装置１００を含んで構成される。
【０１２５】
図２１は、本発明に係る電子機器の他の実施形態である携帯電話機を示している。ここに示す携帯電話機９０は、複数の操作ボタン９１と液晶装置１００を有している。
【０１２６】
なお上述した実施形態では、電気光学材料として、液晶を用いた電気光学素子を例に説明した。液晶としては、例えば、ＴＮ（Twisted Nematic）型のほか、１８０°以上のねじれ配向を有するＳＴＮ（Super Twisted Nematic）型、ＢＴＮ（Bistable Twisted Nematic）型、強誘電型等のメモリ性を有する双安定型、高分子分散型、ゲストホスト型等を含めて、周知なものを広く用いることができる。また、本発明はさらに、液晶以外の電気光学材料、例えば、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子に対しても適用可能であるということは言うまでもない。
【０１２７】
【発明の効果】
以上説明したように、本発明に係る半導体基板の製造方法では、支持基板と、該支持基板上に形成された絶縁体層と、該絶縁体層上に形成された単結晶半導体層とを有する半導体基板の表面側の所定領域から単結晶半導体層内に酸素イオンを選択的に導入して薄い第１の単結晶半導体層と厚い第２の単結晶半導体層とを形成する。従って、半導体基板に対して表面酸化およびウエットエッチングを行う方法を採用しなくても、ＳＯＩ構造を有し、かつ、部分的に異なる厚さの単結晶半導体層を備える半導体基板を製造することができる。それ故、半導体基板に形成される半導体デバイスのうち、大電流、高周波で駆動される半導体デバイスは、厚い第2の単結晶半導体層に形成し、低電圧で駆動される半導体デバイスは、薄い第1の単結晶半導体層に形成するなどといった設計を行うことができる。よって、単結晶半導体層に形成される個々の半導体デバイスに対して最適な厚さの単結晶半導体層を提供できるので、単結晶半導体層に形成される半導体デバイスの特性を最大限に利用することができる。また、酸素イオンの加速電圧によって単結晶半導体基板に対する進入深さを確実に制御することができるので、第１の単結晶半導体層の厚さを任意に設定することができる。
【図面の簡単な説明】
【図１】  （Ａ）〜（Ｅ）はそれぞれ、本発明の実施の形態１に係る半導体基板の製造方法を示す工程断面図である。
【図２】  （Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態２に係る半導体基板の製造方法を示す工程断面図である。
【図３】  （Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態２に係る半導体基板の製造方法を示す工程断面図である。
【図４】  （Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態３に係る半導体基板の製造方法を示す工程断面図である。
【図５】  （Ａ）〜（Ｆ）はそれぞれ、本発明の実施の形態４に係る半導体基板の製造方法を示す工程断面図である。
【図６】  本発明の実施の形態５に係る液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図７】  図６のＨ−Ｈ′断面図である。
【図８】  液晶装置の画像表示領域において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。
【図９】  液晶装置において、アクティブマトリクス基板に形成された各画素の構成を示す平面図である。
【図１０】  図６および図７に示す液晶装置の画像表示領域の一部を図９のＡ−Ａ′線に相当する位置で切断したときの断面図である。
【図１１】  図６および図７に示す液晶装置の画像表示領域の周辺領域に形成した回路の平面図である。
【図１２】  図１１に示す駆動回路用のＭＩＳ形トランジスタの断面図である。
【図１３】  （Ａ）〜（Ｃ）は、図６および図７に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１４】  （Ａ）〜（Ｃ）は、図６および図７に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１５】  （Ａ）〜（Ｃ）は、図６および図７に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１６】  （Ａ）〜（Ｃ）は、図６および図７に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１７】  （Ａ）、（Ｂ）は、図６および図７に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１８】  本発明に係る液晶装置を表示部として用いた電子機器の回路構成を示すブロック図である。
【図１９】  本発明に係る液晶装置を用いた電子機器の一例としての投射型電気光学装置の光学系の構成を示す断面図である。
【図２０】  本発明に係る液晶装置を用いた電子機器の一実施形態としてのモバイル型のパーソナルコンピュータを示す説明図である。
【図２１】  本発明に係る液晶装置を用いた電子機器の一実施形態としての携帯電話機の説明図である。
【符号の説明】
１０  アクティブマトリクス基板
３０  画素スイッチング用のＭＩＳ型トランジスタ
８１、９１  駆動回路用のＭＩＳ型トランジスタ
１００  液晶装置
２００  単結晶シリコン基板（単結晶半導体基板）
２１０  シリコン酸化膜
２２０  第１の単結晶半導体層（第１の半導体層）
２３０  第２の単結晶半導体層（第２の半導体層）
２４０、５１０、５５０  絶縁膜
３００  イオン遮蔽材
３００ａ  イオン遮蔽用マスク
４００  酸素イオン
４５０  半導体基板
５００  支持基板
６００  貼り合わせ基板（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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