(57)【特許請求の範囲】
【請求項１】
ゲート酸化物層の下にエピタキシャル層を有し、このエピタキシャル層の一部が金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート領域の一部となるような半絶縁性のＧａＡｓ基板と、
前記ゲート領域に側面方向から近接するように前記エピタキシャル層内に配置されたＮ型ドリフト領域と、
前記エピタキシャル層内に、前記ゲート領域および前記Ｎ型ドリフト領域の両側にそれぞれ配置されるソース領域およびドレイン領域と、
前記エピタキシャル層内で前記ゲート領域と前記ゲート酸化物層の間に配置されるＮ型層であって、ゼロバイアス時に、前記ゲート領域に近接する前記Ｎ型層内の第２のディプレーション領域が、前記ゲート酸化物層に近接する前記Ｎ型層内の第１のディプレーション領域と接触するように、ドープされているＮ型層と、を有することを特徴とする金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項２】
前記エピタキシャル層は、ベリリウムがドープされている
ことを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項３】
前記ゲート酸化物層は、ガリウム酸化物を含む
ことを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項４】
半絶縁性のＧａＡｓ基板上にその一部がＭＯＳＦＥＴのゲート領域となるようなエピタキシャル層を形成するステップと、
前記エピタキシャル層の上にゲート酸化物層形成するステップと、
前記ゲート領域に側面方向から近接するようエピタキシャル層内にＮ型ドリフト領域を形成するステップと、
前記エピタキシャル層内に、前記ゲート領域および前記Ｎ型ドリフト領域の両側にそれぞれ配置されるソース領域およびドレイン領域を形成するステップと、
前記エピタキシャル層内で前記ゲート領域と前記ゲート酸化物層の間に配置されるＮ型層であって、ゼロバイアス時に、前記ゲート領域に近接する前記Ｎ型層内の第２のディプレーション領域が、前記ゲート酸化物層に近接する前記Ｎ型層内の第１のディプレーション領域と接触するように、ドープされているＮ型層を形成するステップと、
を有することを特徴とするＭＯＳＦＥＴの製造方法。
【請求項５】
一次巻き線と二次巻き線を有する絶縁用トランスと、
前記一次巻き線に接続された一次側パワースイッチと、
前記二次巻き線に接続された少なくとも１つの二次側パワースイッチと、
前記二次側パワースイッチに接続された出力用インダクタと、
前記出力用インダクタに接続され、電源の出力Ｖoutに並列に接続される出力用キャパシタと、
制御信号を一次側パワースイッチに与えるよう一次側パワースイッチに接続された制御ドライブ回路と、
を有し、前記一次側パワースイッチは、
ゲート酸化物層の下にエピタキシャル層を有し、このエピタキシャル層の一部が金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート領域の一部となるような半絶縁性のＧａＡｓ基板と、
前記ゲート領域に側面方向から近接するように前記エピタキシャル層内に配置されたＮ型ドリフト領域と、
前記エピタキシャル層内に、前記ゲート領域および前記Ｎ型ドリフト領域の両側にそれぞれ配置されるソース領域およびドレイン領域と、
前記エピタキシャル層内で前記ゲート領域と前記ゲート酸化物層の間に配置されるＮ型層であって、ゼロバイアス時に、前記ゲート領域に近接する前記Ｎ型層内の第２のディプレーション領域が、前記ゲート酸化物層に近接する前記Ｎ型層内の第１のディプレーション領域と接触するように、ドープされているＮ型層と、
を有するＭＯＳＦＥＴであることを特徴とする電力変換回路。
【請求項６】
前記エピタキシャル層は、ベリリウムがドープされている
ことを特徴とする請求項５記載の電力変換回路。
【請求項７】
前記ゲート酸化物層は、ガリウム酸化物を含む
ことを特徴とする請求項６記載の電力変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスおよびその製造方法に関し、特に、キャパシタンスと接触抵抗（on-resistance ）が小さいＧａＡｓ−ＭＯＳＦＥＴとその製造方法に関する。
【０００２】
【従来の技術】
電力変換回路は、様々な電子回路に用いられている。集積回路（ＩＣ）もその例外ではなく、機能および性能を改善する大きな需要が依然として増加している。これらの需要を満たすために、ＩＣ業界ではより多くの回路を同一面積のスペースに配置するために、構成デバイスのサイズを縮小している。過去数年に亘って半導体の構造物は、１．２μｍのゲート領域から０．２５μｍのゲート領域に縮小し、将来はさらにまた小さくなると予測されている。
【０００３】
より小さな構成要素に対する需要により個々のデバイスに対する動作条件がより厳しくなっている。パワー変換回路が小さくなるにつれて、パワー切り換えデバイスの抵抗と全キャパシタンスの両方を増加させるようなファクタを小さくすることが必須となりつつある。
【０００４】
現在のところ、シリコン基板上に形成されたパワー切り換えデバイスは、抵抗とキャパシタンスの問題が有り、これにより性能の改善が制限されている。シリコン製基板の抵抗は、理想よりも本来的に高いものである。さらにまた、デバイスが構成する層を垂直方向に重ねることにより高いチャネル抵抗と好ましくないドリフト領域の抵抗を引き起こすことになる。例えば、集積回路が０．５μｍレベルに近づくとデバイスのソース領域とドレイン領域との間のドリフト抵抗は、性能を制限するネックとなる。
【０００５】
しかし、通常１００Ｖ以下の低ブロック電圧の設計が必要となる場合には、チャネル抵抗もまた全体的なデバイスの抵抗の主要な部分を占めることになる。さらにまた、ドリフト抵抗を減少できるようになると、チャネル抵抗を低減させたパワー切り換えデバイスは、さらに低電圧のアプリケーション用に必要とされる。チャネル抵抗は、ゲート酸化物のインタフェースの特性により制限されているように見える。
【０００６】
高温のアニーリングステップにより酸化物領域とその下のドープ領域との間にラフな（凹凸のある）インタフェースが生成されることになる。多くの努力がこのインタフェースの不連続性（凹凸性）を低減させるようなプロセスを探すために費やされている。本来的に良好なインタフェース特性を有するゲート酸化物材料が求められている。このような努力は、現在の最新のデバイスの限界によりあまりうまくはいっていない。
【０００７】
【発明が解決しようとする課題】
したがって本発明の目的は、ドリフト抵抗とチャネル抵抗を改善したパワー切り換え用のアプリケーションに用いられるデバイスおよびその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明は上記課題を解決するようなＭＯＳＦＥＴとその製造方法およびこのようなＭＯＳＦＥＴを組み込んだ電源およびその製造方法を提供する。本発明の一実施例によれば、本発明のＭＯＳＦＥＴは、請求項１に記載した特徴を有する。即ち（Ａ）ゲート酸化物層の下にエピタキシャル層を有し、このエピタキシャル層の一部が金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート領域の一部となるような基板と、（Ｂ）前記エピタキシャル層内に、前記ゲート領域を側面方向から接触するよう配置されたＮ型ドリフト領域と、（Ｃ）前記エピタキシャル層内に配置され、前記ゲート領域とドリフト領域に側面方向から延びるソース領域とドレイン領域とを有する。本明細書においては「側面方向に延びる」とは、両側に配置されることを意味する。
【０００９】
本発明は、チャネル抵抗および入力キャパシタンス、出力キャパシタンスおよび接触抵抗を低減したＭＯＳＦＥＴの製造方法を提供する。本発明の一実施例によれば、本発明のＭＯＳＦＥＴの基板は、請求項２に記載した特徴を有する。即ち、ＧａＡｓを含有する。
【００１０】
本発明の一実施例によれば、本発明のエピタキシャル層は、請求項３に記載した特徴を有する。即ち、ベリリウムをドープしている。他の従来のＰ型あるいはＮ型のドーパントを用いることも本発明の範囲内に入る。
【００１１】
本発明の一実施例によれば、本発明は請求項４に記載した特徴を有する。即ち、ゲート酸化物層は、Ｇａ（ＩＩＩ）酸化物を含む。本発明の一実施例によれば、ゲート酸化物層は、単結晶ソースからの電子ビーム蒸着により形成される。
【００１２】
本発明の一実施例によれば、本発明は請求項５，６に記載した特徴を有する。
即ち、ドリフト領域とドレイン領域とソース領域は、シリコンドーパントを含有する。従来のＮ型ドーパントも本発明の範囲に入る。
【００１３】
本発明の一実施例によれば、本発明のＭＯＳＦＥＴは請求項７に記載した特徴を有する。即ち、前記エピタキシャル層で前記ゲート領域とゲート酸化物領域の間に形成されたＮ型層をさらに有し、前記Ｎ型層は、ゼロバイアス時にＮ型層内の第１ディプレーション領域がゲート領域接点に近接し、Ｎ型層内の第２ディプレーション領域がゲート酸化物層に近接することを特徴とする。
【００１４】
【発明の実施の形態】
図１に本発明の電力変換回路１００を示す。この電力変換回路１００は、一次巻き線１１０と二次巻き線１２０を有する絶縁トランスを有する。一次巻き線１１０には一次側パワースイッチ１３０が接続されている。この回路は、二次巻き線１２０に接続された二次側パワースイッチ１４０と二次側パワースイッチ１４０に接続された出力インダクタ１５０とを有する。出力用キャパシタ１６０は、電源１７０の出力を介して出力インダクタ１５０に接続されている。一次巻き線１１０は、一次側パワースイッチ１３０に接続された制御駆動回路１８０を有し、制御信号を一次側パワースイッチ１３０に与えている。
【００１５】
図２は、従来の半導体デバイス２００の断面図を示し、この半導体デバイス２００は、図１の電力変換回路１００の一次側パワースイッチ１３０または二次側パワースイッチ１４０の一方または両方として用いられる。
【００１６】
半導体デバイス２００は、垂直方向に積み重ねた金属酸化物半導体デバイス（vertically structured metal-oxide semiconductor device（ＶＤＭＯＳ））である。半導体デバイス２００は、ドレイン接点領域２１０を有し、その上にシリコン製基板２２０が形成されている。その後Ｎ型ドリフト領域２３０が従来の方法によりシリコン製基板内に形成され、その後Ｐ型ドープ領域２４０を形成することによりゲートが形成される。ゲートの両側でかつＰ型ドープ領域２４０内にＮ＋領域２５０が形成される。
【００１７】
ゲート酸化物層２６０は、Ｎ＋領域２５０とＰ型ドープ領域２４０とＮ型ドリフト領域２３０の露出した表面上に堆積される。ゲート酸化物層２６０をスパッタリングして、ソース接点２７０をＮ＋領域２５０に接続するよう形成する。最後にゲート接点層２８０をゲート酸化物層２６０の上およびＰ型ドープ領域２４０を少なくとも部分的に覆うように堆積する。ＶＤＭＯＳの様々な層および領域を形成する方法および材料は当業者に公知である。
【００１８】
図３のａ−ｄに本発明により構成されたパワー切り換えデバイス３００の断面図を示す。本発明の一実施例によれば、パワー切り換えデバイス３００は図１の電力変換回路１００の一次巻き線１１０上の一次側パワースイッチ１３０に置き換えられる。本発明の他の実施例においては、パワー切り換えデバイス３００は二次側パワースイッチ１４０の一方または両方に置き換えられる。さらに他の実施例においては、一次側パワースイッチ１３０と二次側パワースイッチ１４０はパワー切り換えデバイス３００でもよい。
【００１９】
本発明のパワー切り換えデバイス３００は、半絶縁性のＧａＡｓ基板の上に形成される。本発明の一実施例においては、Ｐ型層３２０が基板３１０の上に形成される。本発明の他の実施例においては、Ｐ型層３２０は基板３１０をベリリウムでドーピングすることにより形成される。本発明の他の実施例においては、Ｐ型層３２０はエピタキシャル法で形成される。Ｐ型層３２０の厚さは、設計的選択事項である。Ｐ型層３２０を形成する他の方法は、当業者に公知である。
【００２０】
Ｐ型層３２０を形成した後、ホトレジストであるインプラントマスクを用いてＰ型層３２０の一部をＮ−ドリフト領域３３０に変換する。Ｎ−ドリフト領域３３０は従来方法により形成される。本発明の一実施例においては、Ｎ−ドリフト領域３３０はシリコン注入により形成される。Ｎ−ドリフト領域３３０を形成してＮ−ドリフト領域３３０により側面方向に境界線を有する未修正のＰ型領域のゲート領域３２５を切り離す。その後、Ｎ−ドリフト領域３３０の一部を従来方法によりＮ＋ソース領域３４０とＮ＋ドレイン領域３５０に変換する。Ｎ＋ソース領域３４０とＮ＋ドレイン領域３５０は、ゲート領域３２５とＮ−ドリフト領域３３０の未修正部分まで横方向に延びる。これによりＮ＋ソース領域３４０と未修正のゲート領域３２５を分離するＮ型ドリフト領域が存在しなくなる。
【００２１】
本発明の一実施例においては、ソース領域とドレイン領域は、シリコン注入で形成され、８５０℃で活性化する。Ｎ＋ソース領域３４０とＮ＋ドレイン領域３５０がシリコン注入により形成される間、Ｎ＋ソース領域とＮ＋ドレイン領域を形成する他の従来方法あるいは今後発見される方法を用いることができる。本発明の一実施例では、同一プロセスでＮ＋ソース領域３４０とＮ＋ドレイン領域３５０を形成しているが、Ｎ＋ソース領域３４０とＮ＋ドレイン領域３５０は別々のプロセスで形成することも可能である。
【００２２】
ドープ領域を基板３１０の上に形成した後、ゲート酸化物層３６０を堆積する。ゲート酸化物の堆積は、１０-9以下の圧力を有する固体ソースのＧａＡｓ−ベースのＩＩＩ−Ｖのチェンバーおよび酸化物分解チェンバーを有するマルチチェンバー分子線ビームエピタキシー（molecular beam epitaxy（ＭＢＥ））システム内で行われる。最初にネイティブな酸化物からなる不純物を砒素（Ａｓ）の過剰圧力状態のＩＩＩ−Ｖチェンバー内で５８０℃から６００℃の範囲の温度で基板上に熱分解（thermally desorbed）させる。
【００２３】
酸化物の分解（oxide desorption）の後、所望の厚さのゲート酸化物層３６０を堆積チェンバー内で超真空（１０-10torr ）の条件下で堆積させる。ゲート酸化物層３６０の厚さは、設計的選択事項であるが、本発明の一実施例においては、その好ましい厚さは２０ｎｍである。本発明の一実施例においては、ゲート酸化物層３６０はＧａ（ＩＩＩ族）の酸化物（例えばＧａ2Ｏ3でＧａ5Ｇｄ3Ｏ12の単結晶ソースからの電子ビーム蒸着により約５３５℃の温度で基板上に堆積される）である。ゲート酸化物層の堆積パラメータの詳細は、米国特許第５，８２１，１７１号を参照のこと。
【００２４】
ゲート酸化物層３６０をその後パターン化してソース接点領域３７０とドレイン接点領域３８０を形成する。ゲート金属領域３９０は、ゲート酸化物層３６０の少なくとも一部の上に形成される。ゲート金属と接点用金属の材料は当業者に公知である。
【００２５】
この側面方向に構成されたデバイスは、従来のＶＤＭＯＳデバイスに対しいくつかの利点がある。側面方向の構造体により基板の抵抗を回避できる。また、従来のＶＤＭＯＳデバイスの性能を制限していた抵抗を実質的に取り除くことができる。そのため本発明は、深いレベルの集積化に特に適している。ＧａＡｓ基板材料は、シリコンのそれよりも１．５倍以上高い破壊電圧を提供できる。
【００２６】
ＧａＡｓ基板内の電子の移動度は、シリコン内のそれの５倍以上である。さらにまた、本発明のデバイスは、従来のＶＤＭＯＳスイッチに比較してドリフト抵抗を１０倍以上低減できる。本発明により構成されたパワースイッチの抵抗は、従来のＶＤＭＯＳデバイスの全抵抗の１０分の１以下である。
【００２７】
上記のパワー変換スイッチは、従来の電力変換回路１００のようなパワー変換回路に組み込んだときに動作特性を大幅に改善できる。このスイッチは、特に低電圧高電流が必要とされる場合に有効である。例えば、５０Ａで動作する８Ｖの出力電源電圧においては、従来のＭＯＳＦＥＴスイッチは約８２％の効率でしか動かない。従来のスイッチを本発明により構成されたスイッチで置換すると、接触抵抗は６分の１となり、効率もまた９２％まで上昇する。動作効率のこのようなレベルは、従来技術に係るシリコンベースのパワー変換スイッチでは達成することが困難である。
【００２８】
次に図４にゲート領域４２０の下にＮ型層を組み込んだ本発明のデバイス４００を示す。ＧａＡｓ製基板４１０とゲート領域４２０とＮ型ドリフト領域と側面方向に延びたＮ＋ソース領域４４０とＮ＋ドレイン領域４５０が図３で説明した方法によりそれぞれ形成される。マスキングステップとパターン化ステップの後、ゲート領域４２０の上部領域をドーピングしてゲート領域４２０の未修正部分の上に薄いＮ型層４２５を形成する。このような処理ステップは、当業者に公知である。Ｎ型層４２５を形成した後、ゲート酸化物層４６０とソース接点４７０とドレイン接点４８０とゲート接点４９０が図３に記載した方法で形成される。
【００２９】
次に図５に図４のデバイスの拡大図を示す。Ｎ型層４２５は、ゼロバイアス時にＮ型層４２５の第１ディプレーション領域４２６が下の第２ディプレーション領域４２７接触するような厚さかつドーパントノードを有する。さらにまた、Ｎ型層４２５の粗さは、第１ディプレーション領域４２６の幅以下でなければならない。本発明の一実施例においては、表面粗さは約５ｎｍである。Ｎ型層４２５は２×１０17ｃｍ-3のＮ型ドーパントノードを有し、その結果第１ディプレーション領域４２６の幅は１００ｎｍとなる。
【００３０】
このような特性により図４−５のデバイスは、ノーマリーオフのデバイスである。正のバイアスがこのデバイスにかけられているときには、蓄積チャネルが形成され、Ｎ型層４２５は有効チャネル移動度を増加させ、同時にデバイスのチャネル抵抗を劇的に低減させる。デバイスのチャネル抵抗の低減により本発明のデバイスは、従来技術では不可能であった低電圧のアプリケーションに適用できる。Ｎ型層４２５は本発明のパワー変換スイッチを例に説明したが、この層はチャネル移動度を増加させるような他のＧａＡｓ−ＭＯＳＦＥＴ構造にも用いることができる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、ドリフト抵抗とチャネル抵抗を改善したパワー切り換え用のアプリケーションに用いられるデバイスおよびその製造方法を提供することである。
【図面の簡単な説明】
【図１】本発明により構成されたパワー切り換えデバイスを採用した電力変換回路を表す図
【図２】従来技術に係るパワー切り換えデバイスの断面図
【図３】図１の電力変換回路の一次巻き線と二次巻き線のいずれか一方あるいは両方を接続するよう構成された本発明のパワー切り換えデバイスの一実施例の断面図
【図４】ゲート領域内のゲート酸化物層の下にＮ型層を組み込んだ本発明のさらに別の実施例を示す断面図
【図５】図４のＮ型層内に第１と第２のディプレーション領域を示す図４のデバイスの拡大断面図
【符号の説明】
１００  電力変換回路
１１０  一次巻き線
１２０  二次巻き線
１３０  一次側パワースイッチ
１４０  二次側パワースイッチ
１５０  出力インダクタ
１６０  出力用キャパシタ
１７０  電源
１８０  制御駆動回路
２００  半導体デバイス
２１０  ドレイン接点領域
２２０  シリコン製基板
２３０  Ｎ型ドリフト領域
２４０  Ｐ型ドープ領域
２５０  Ｎ＋領域
２６０  ゲート酸化物層
２７０  ソース接点
２８０  ゲート接点層
３００  パワー切り換えデバイス
３１０  基板
３２０  Ｐ型層
３２５  ゲート領域
３３０、４３０  Ｎ−ドリフト領域
３４０、４４０  Ｎ＋ソース領域
３５０、４５０  Ｎ＋ドレイン領域
３６０、４６０  ゲート酸化物層
３７０、４７０  ソース接点領域
３８０、４８０  ドレイン接点領域
３９０、４９０  ゲート金属領域
４００  デバイス
４１０  ＧａＡｓ製基板
４２０  ゲート領域
４２５  Ｎ型層
４６０  ゲート酸化物層
４２６  第１ディプレーション領域
４２７  第２ディプレーション領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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