(57)【特許請求の範囲】
【請求項１】
所定の固定電位を出力トランジスタを介して降圧して、所定の負荷に電力を供給する電力供給回路であって、
本電力供給回路の出力電圧の目標値に、前記出力トランジスタの制御電極と主電極間で降圧する電圧分に相当する成分が加えられた基準信号を、前記出力トランジスタの制御用電極に出力する基準信号生成回路を備え、
前記基準信号生成回路は、前記出力トランジスタに流入する電流の変化に応じて流れる電流が適応的に変化する電流路を備え、
前記電流路に前記出力トランジスタの降圧分を補償するための補償用トランジスタを設けることによって、前記出力トランジスタに流入する電流の変動に対して、前記基準信号を適応的に変化させることを特徴とする電力供給回路。
【請求項２】
前記補償用トランジスタの駆動能力を、前記出力トランジスタの駆動能力より低く設定することを特徴とする請求項１に記載の電力供給回路。
【請求項３】
前記固定電位と前記出力トランジスタとの間に接続された第１定電流源回路と、
前記出力トランジスタとグランド電位との間に接続された第２定電流源回路と、
前記固定電位と前記負荷との間に、前記第１定電流源回路および出力トランジスタを含む直列回路と並列に設けられた電流調整用トランジスタと、をさらに備え、
前記電流調整用トランジスタは、その制御用電極が前記出力トランジスタと前記第１定電流源回路の接続点に接続されることを特徴とする請求項１または２に記載の電力供給回路。
【請求項４】
請求項１から３のいずれかに記載の電力供給回路を備えることを特徴とする半導体装置。
【請求項５】
所定の固定電位を、出力トランジスタを介して所定の目標電圧に降圧して、前記出力トランジスタの第１主電極から出力する電力供給回路であって、
第１主電極および制御電極が、前記出力トランジスタの制御電極に接続される補償用トランジスタと、
第１主電極が前記補償用トランジスタの第２主電極に接続される第１トランジスタと、
前記第１トランジスタとカレントミラー接続され、制御用電極に前記目標電圧が入力される第２トランジスタと、を備え、
前記補償用トランジスタと前記出力トランジスタは、カレントミラー回路を介して主電極同士が接続され、前記出力トランジスタに流れる電流の変化に応じて前記補償用トランジスタに流れる電流が適応的に変化することを特徴とする電力供給回路。
【請求項６】
前記固定電位に一端が接続され、他端が前記出力トランジスタの第２主電極に接続された第１定電流回路と、
前記出力トランジスタの第１主電極に一端が接続され、他端にグランドが接続された第２定電流回路と、
前記固定電位に第１主電極が接続され、前記出力トランジスタの第１主電極に第２主電極が接続され、前記第１定電流回路の他端に制御電極が接続される電流調整用トランジスタと、をさらに備えることを特徴とする請求項５に記載の電力供給回路。
【請求項７】
前記固定電位に第１主電極が接続され、前記出力トランジスタの第１主電極に第２主電極が接続された第３トランジスタと、
前記第３トランジスタと共にカレントミラー回路を構成する第４トランジスタと、
第１主電極が前記第４トランジスタの第２主電極に接続され、第２主電極がグランドに接続される第５トランジスタと、
前記第５トランジスタと共にカレントミラー回路を構成し、第１主電極が前記第１トランジスタと前記第２トランジスタの接続点に接続される第６トランジスタと、をさらに備えることを特徴とする請求項５に記載の電力供給回路。
【請求項８】
前記固定電位に第１主電極がそれぞれ接続され、カレントミラー回路を構成する第３トランジスタおよび第４トランジスタと、
第１主電極および制御電極が前記出力トランジスタと共通に接続され、第２主電極が前記第３トランジスタの第２主電極に接続される出力安定用トランジスタと、
第１主電極が前記第４トランジスタの第２主電極に接続され、第２主電極がグランドに接続される第５トランジスタと、
前記第５トランジスタと共にカレントミラー回路を構成し、第１主電極が前記第１トランジスタと前記第２トランジスタの接続点に接続される第６トランジスタと、をさらに備えることを特徴とする請求項５に記載の電力供給回路。
【請求項９】
前記出力トランジスタの第１主電極には、大きさの変動する負荷が接続されることを特徴とする請求項５から８のいずれかに記載の電力供給回路。
【請求項１０】
前記補償用トランジスタの駆動能力は、前記出力トランジスタの駆動能力より低く設定されることを特徴とする請求項５から９のいずれかに記載の電力供給回路。
【請求項１１】
請求項５から１０のいずれかに記載の電力供給回路を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロースタンバイ機能を備えた装置などに使用される電力供給回路、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の素子の微細化が進み、電源電圧が低下してきている。特許文献１の図１には、そのような回路用の電源電圧を生成するための降圧回路が開示されている。
【０００３】
この回路では、Ｖout＞Ｖrefの場合、トランジスタＭ２がオフするため、電源電圧ＶddのノードからトランジスタＭ１を介して正極性の電圧がトランジスタＭ３のゲートに供給され、このトランジスタＭ３がオフする。この場合、電圧Ｖoutのノードには電流が供給されない。
【０００４】
Ｖout＜Ｖrefの場合、トランジスタＭ２がオンし、トランジスタＭ３のゲート電圧が下がる。そして、このゲート電圧が、電源電圧Ｖddに対してＰチャネルトランジスタＭ３の閾値電圧の絶対値分以上低い値になると、このトランジスタＭ３がオンする。この場合、電圧ＶoutのノードにはトランジスタＭ３を介して電流が供給され、負荷電流ＩoutとトランジスタＭ３に流れる電流との均衡がとれた点で安定する。このとき、出力電圧Ｖoutは実質的に基準電圧Ｖrefと一致する。以上のような動作により、出力電圧Ｖoutは、電源電圧Ｖddよりも低い、基準電圧Ｖrefと実質的に同じ値となるように降圧設定されるとしており、低消費電流で動作することが可能であるとしている。
【特許文献１】特開２００１−２５７３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１の図１の回路において、トランジスタＭ２のゲートに印加される電圧は、出力電圧Ｖoutの目標値である基準電圧Ｖref＋トランジスタＭ２の閾値電圧Ｖthに相当する電圧となる。この電圧は、トランジスタＭ２の閾値電圧Ｖthを補償するために、図示しないトランジスタなどで基準電圧Ｖrefに加算された電圧である。そのトランジスタに流れる電流量と、上記トランジスタＭ２に流れる電流量が異なってくると、両トランジスタの閾値電圧Ｖthの間にずれが発生する。よって、トランジスタＭ２の出力電圧が安定しなくなる。
【０００６】
上記回路では、上記トランジスタＭ２に流れる電流量は、負荷電流Ｉoutの大きさにより大きく変化する。すなわち、負荷電流Ｉoutが小さい場合または無負荷時、定電流源回路として機能すべきトランジスタＭ１は電源電圧Ｖddまで持ち上がり、ほとんど電流が流れない。一方、負荷電流Ｉoutが大きい場合、トランジスタＭ１を定電流源回路として機能させなければならず、トランジスタＭ２にもその電流が流れる。このように、負荷電流Ｉoutの大きさに依存して、出力電圧Ｖoutが変動してしまう。
【０００７】
本発明はこうした状況に鑑みてなされたものであり、その目的は、負荷電流に対する依存性を低減した安定的な出力電圧を供給可能な電力供給回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある態様の電力供給回路は、所定の固定電位を出力トランジスタを介して降圧して、所定の負荷に電力を供給する電力供給回路であって、本電力供給回路の出力電圧の目標値に出力トランジスタの降圧分に相当する成分が加えられた基準信号を、出力トランジスタの制御用電極に出力する基準信号生成回路を備える。基準信号生成回路は、出力電流の変動に対して、基準信号を適応的に変化させる。「所定の固定電位」は、電源電圧であってもよい。「基準信号」は、電圧値であっても、電流値であってもよい。「制御用電極」は、ゲートであっても、ベースであってもよい。「基準信号」を平滑化してから出力トランジスタの制御用電極に出力するための容量を設けてもよい。「基準信号生成回路」は、差動増幅器を備えてもよく、差動増幅器は、出力電圧の目標値を与える電圧と本電力供給回路の出力電圧との差電圧を増幅して、出力トランジスタの制御用電極に出力してもよい。
【０００９】
この態様によると、負荷電流が変動して出力トランジスタの閾値電圧が変動しても、その出力トランジスタに出力する信号を適応的に変化させることにより、安定的な出力電圧を供給することができる。
【００１０】
この態様によると、負荷電流が変動して出力トランジスタの閾値電圧が変動しても、その出力トランジスタのゲートに出力する基準電圧を適応的に変化させることにより、安定的な出力電圧を供給することができる。
【００１１】
基準電圧生成回路は、出力トランジスタで降圧する電圧を補償するための補償用トランジスタを有してもよい。出力トランジスタに流入する電流の変化に応じて、補償用トランジスタに流入する電流を適応的に変化させてもよい。「補償用トランジスタ」は、出力トランジスタで降圧する電圧に対応して、出力電圧の目標値となる電圧を昇圧してもよい。この態様よれば、補償用トランジスタに流入する電流を変化させることにより、必要以上の電流を消費せずに出力電圧を安定化することができる。
【００１２】
出力トランジスタの駆動能力を、補償用トランジスタの駆動能力より高く設定してもよい。この態様によれば、小さい電流で補償用トランジスタが、出力トランジスタと同じゲート電圧を生成することができ、特に、負荷電流が流れない場合または非常に小さい場合、消費電流を低減することができる。
【００１３】
固定電位と出力トランジスタとの間に接続された第１定電流源回路と、出力トランジスタとグランド電位との間に接続された第２定電流源回路と、固定電位と負荷との間に、第１定電流源回路および出力トランジスタを含む直列回路と並列に設けられた電流調整用トランジスタと、をさらに備えてもよい。電流調整用トランジスタは、出力する電流が第１定電流源回路の出力電圧により制御されてもよい。
【００１４】
この態様によれば、本電力供給回路の出力電圧が小さくなると、電流調整用トランジスタが負荷に電流を供給し、当該出力電圧が大きくなると、負荷への電流を停止または小さくすることにより、さらに出力電圧を安定化させることができる。また、必要以上の電流を消費せず、低消費電流化を図ることができる。
【００１５】
本発明のさらに別の態様は、半導体装置である。この装置は、上述した態様の電力供給回路を備える。この態様によると、負荷電流に対する依存性を低減した電圧を出力する電力供給回路を備える半導体装置を実現することができる。
【００１６】
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明によれば、負荷電流に対する依存性を低減した安定的な出力電圧を供給することができる。
【発明を実施するための最良の形態】
【００１８】
（実施形態１）
図１は、実施形態１における電力供給回路１の構成を示す図である。電力供給回路１は、直流安定部１０、高周波数応答部２０、および第１容量３０を備える。直流安定部１０は、基準電圧補正回路１２を備える。基準電圧補正回路１２は、その内部構成により、第１ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと表記する。）２６の閾値電圧Ｖthを補償する機能を備える。基準電圧補正回路１２は、例えば、オペアンプで構成することができる。当該オペアンプの非反転入力端子には、電力供給回路１の出力電圧Ｖoutの目標電圧Ｖrefが入力される。
【００１９】
当該オペアンプの反転入力端子には、出力電圧Ｖoutが入力される。当該オペアンプは、２つの入力端子の差電圧を増幅して、第１ＮＭＯＳ２６のゲートに出力する。当該オペアンプの出力電圧は、高周波数応答部２０の出力電圧Ｖoutの変動に応じて、適応的に変化する。
【００２０】
第１容量３０は、上記オペアンプの出力端子とグランドとの間に設けられる。第１容量３０は、発振防止用であり、上記オペアンプの出力電圧を平滑化して、第１ＮＭＯＳ２６のゲートに出力する。本電力供給回路１は、直流安定部１０および高周波数応答部２０もレギュレータとしての機能を発揮するため、発振しやすい回路である。したがって、第１容量３０は、発振を吸収できるよう、十分大きな容量値のものを使用するとよい。この容量値は、シミュレーションや実験的に求めればよい。
【００２１】
高周波数応答部２０は、第１定電流源回路２２、第１ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと表記する。）２４、第１ＮＭＯＳ２６、第２定電流源回路２７、抵抗２８、および第２容量２９を備える。第１定電流源回路２２の入力側および第１ＰＭＯＳ２４のドレインは、電源電圧Ｖddラインに接続される。第１定電流源回路２２の出力側は、第１ＮＭＯＳ２６のドレインおよび第１ＰＭＯＳ２４のゲートに接続される。第１ＮＭＯＳ２６のソースおよび第１ＰＭＯＳ２４のソースは、出力電圧Ｖoutラインに接続される。出力電圧Ｖoutラインとグランドラインとの間には、第２定電流源回路２７が接続され、それと並列に抵抗２８および第２容量２９の直列回路が接続される。
【００２２】
なお、第１定電流源回路２２は、ＰＭＯＳを用いてもよく、デプレッション形のＰＭＯＳでもよい。第１ＮＭＯＳ２６および第２定電流源回路２７は、デプレッション形のＮＭＯＳを用いてもよい。これらを使用し、ドレイン−ソース間に図示しないダイオードを接続すれば、ソースとゲートの電圧が等しい状態でも電流を流すことができる。また、比較的簡単に定電流を生成することができる。抵抗２８および第２容量２９の直列回路は、位相を補償し、出力電圧Ｖoutラインの電位を安定させるものであり、接続される順番はどちらでもよい。
【００２３】
以下、高周波数応答部２０の動作を説明する。出力電圧Ｖoutが第１ＮＭＯＳ２６のゲートに入力される電圧より大きい場合、第１ＮＭＯＳ２６がオフするため、電源電圧Ｖddが第１定電流源回路２２を介して第１ＰＭＯＳ２４のゲートに供給され、第１ＰＭＯＳ２４がオフする。すると、負荷に電流が供給されなくなる。
【００２４】
出力電圧Ｖoutが第１ＮＭＯＳ２６のゲートに入力される電圧より小さい場合、第１ＮＭＯＳ２６がオンし、第１ＰＭＯＳ２４のゲート電圧が下がる。このゲート電圧が、電源電圧Ｖddに対して第１ＰＭＯＳ２４の閾値電圧より下がると、第１ＰＭＯＳ２４はオンする。すると、負荷には第１ＰＭＯＳ２４を介して電流が供給され、出力電流Ｉoutと第１ＰＭＯＳ２４のに流れる電流との均衡がとれた点で安定する。このとき、出力電圧Ｖoutは、第１ＮＭＯＳ２６の閾値電圧分、降圧し、目標電圧Ｖrefと実質的に一致する。
【００２５】
このような安定的動作をする高周波数応答部２０に対して、基準電圧補正回路１２は、出力電流Ｉoutが上がってくると、第１ＮＭＯＳ２６のゲートに印加すべき基準電圧を下げ、出力電流Ｉoutが下がってくると、第１ＮＭＯＳ２６のゲートに印加すべき基準電圧を上げるよう動作し、出力電圧Ｖoutをさらに安定化させる。
【００２６】
図２は、実施形態１における電力供給回路１の出力電流Ｉoutと出力電圧Ｖoutとの特性を示す図である。実線で示した特性は、実施形態１における電力供給回路１の特性である。出力電流Ｉoutが小さくなっても、略一定の出力電圧Ｖoutを維持する。これに対し、破線で示した特性は、直流安定部１０を設けずに、第１ＮＭＯＳ２６のゲートに入力される電圧が固定的な回路の特性である。すなわち、高周波数応答部２０のみで出力電圧Ｖoutを安定化させている回路である。この回路では、出力電流Ｉoutが小さくなっていくと、出力電圧Ｖoutが上がってしまい、安定しない。
【００２７】
以上説明したように実施形態１によれば、第１ＮＭＯＳ２６のゲートに入力する電圧を、出力電流Ｉoutの変動に応じて、上記基準電圧を適応的に変化させることにより、出力電流Ｉoutに依存しない出力電圧Ｖoutを生成することができる。しかも、昇圧や降圧するためのトランジスタに常時、電流を流す必要もなく消費電流を低減することができる。さらに、出力電流Ｉoutの周波数に対する依存性も小さくすることができる。さらにまた、出力電流Ｉoutの変化量に合わせて基準電圧を変化させるため、位相変化が少なく発振を抑制することできる。
【００２８】
（実施形態２）
図３は、実施形態２における電力供給回路２の構成を示す図である。電源電圧Ｖddラインは、第２ＰＭＯＳ４２、第３ＰＭＯＳ４４、および第４ＰＭＯＳ４６のドレインに接続される。第４ＰＭＯＳ４６の駆動能力は、第３ＰＭＯＳ４４の駆動能力の２倍に設定される。第３定電流源回路４０は、第２ＰＭＯＳ４２、第３ＰＭＯＳ４４、および第４ＰＭＯＳ４６のゲートに起動電流を供給する。この起動電流は、起動時のみに必要であり、起動後は不要となる。
【００２９】
第２ＰＭＯＳ４２のソースは、第２ＮＭＯＳ５０のドレインに接続され、第２ＮＭＯＳ５０のソースは、出力電圧Ｖoutラインに接続される。出力電圧Ｖoutラインとグランドラインとの間には、第１負荷７０および第４定電流源回路７２が並列に接続される。第４ＰＭＯＳ４６のソースは、１対の第３ＮＭＯＳ５２および第４ＮＭＯＳ５４のドレインおよびゲート、並びに第２ＮＭＯＳ５０のゲートに接続される。１対の第３ＮＭＯＳ５２および第４ＮＭＯＳ５４のソースは、それぞれ一対の第５ＮＭＯＳ５６および第６ＮＭＯＳ５８のドレインに接続される。これら４つのＮＭＯＳの駆動能力は、第３ＰＭＯＳ４４の駆動能力と同じに設定される。各ＮＭＯＳの駆動能力を第３ＰＭＯＳ４４のそれと同じにすると、第４ＰＭＯＳ４６の駆動能力が第３ＰＭＯＳ４４のそれの２倍に設定されているので、第４ＰＭＯＳ４６の出力電流を、２列の電流路で受ける必要がある。この２列は、特性が等しくなるよう設定される。
【００３０】
第５ＮＭＯＳ５６のゲートには、出力電圧Ｖoutの目標値となる目標電圧Ｖrefが入力される。その対をなす第６ＮＭＯＳ５８のゲートは、第４ＮＭＯＳ５４のソースと接続される。一対の第５ＮＭＯＳ５６および第６ＮＭＯＳ５８の共通ソースは、第７ＮＭＯＳ６０のドレインに接続される。
【００３１】
第３ＰＭＯＳ４４のソースは、第７ＮＭＯＳ６０と対をなしてカレントミラー回路を構成する第８ＮＭＯＳ６２のドレイン、並びに第７ＮＭＯＳ６０および第８ＮＭＯＳ６２のゲートに接続される。第８ＮＭＯＳ６２の駆動能力は、第３ＰＭＯＳ４４のそれと同じに設定され、第７ＮＭＯＳ６０駆動能力は、第３ＰＭＯＳ４４のそれの２倍に設定される。第３ＰＭＯＳ４４と第４ＰＭＯＳ４６との関係に対応している。
【００３２】
次に、実施形態２における電力供給回路２の動作を説明する。まず、第１負荷７０に電流が流れない状態、または無負荷時を考えると、本電力供給回路２の消費電流Ｉstは、第４定電流源回路７２を流れるアイドル電流Ｉidle、第３ＰＭＯＳ４４のソース電流Ｉp2、第５ＮＭＯＳ５６および第６ＮＭＯＳ５８の共通ソースに流れ込むソース電流Ｉn3の和となる。
すなわち、
Ｉst＝Ｉidle＋Ｉp2＋Ｉn3  …（式１）
となる。
【００３３】
各トランジスタのドレイン電流Ｉdとゲート電圧Ｖgsとの関係は、
Ｉd＝β（Ｗ／Ｌ）（Ｖgs−Ｖth）２  …（式２）
ここで、βは所定の係数である。Ｗはゲート幅、Ｌはゲート長を示し、（Ｗ／Ｌ）はトランジスタの駆動能力を示す。Ｖthはトランジスタの閾値電圧である。ドレイン電流Ｉdとトランジスタの駆動能力（Ｗ／Ｌ）を一定にすれば、ゲート電圧Ｖgsが一定となる。
【００３４】
本電力供給回路２の出力電圧Ｖoutは、目標電圧Ｖrefが第３ＮＭＯＳ５２のゲート電圧Ｖgs52分、昇圧して、第２ＮＭＯＳ５０のゲート電圧Ｖgs50分、降圧した値となる。
すなわち、
Ｖout＝Ｖref＋Ｖgs52−Ｖgs50  …（式３）
となる。
【００３５】
第３ＮＭＯＳ５２のドレイン電流Ｉd52は、
Ｉd52＝β（Ｗ／Ｌ）（Ｖgs52−Ｖth）２  …（式４）
第２ＮＭＯＳ５０のドレイン電流Ｉd50は、第２ＮＭＯＳ５０および第２ＰＭＯＳ４２の駆動能力が第３ＰＭＯＳ４４のそれのｍ倍に設定されたとすると、
Ｉd50＝βｍ（Ｗ／Ｌ）（Ｖgs50−Ｖth）２  …（式５）
となる。
【００３６】
Ｉd50＝ｍＩd52＝βｍ（Ｗ／Ｌ）（Ｖgs50−Ｖth）２  …（式６）
となり、
（式４）、（式６）からＶgs52＝Ｖgs50となり、これを（式３）に代入すると、Ｖout＝Ｖrefとなる。ここで、ｍを大きな値に設定することにより、（式１）の無負荷時の消費電流Ｉstを小さくすることができる。
【００３７】
以上説明したように実施形態２によれば、本電力供給回路２の出力トランジスタとなる第２ＮＭＯＳ５０のゲート電圧を補償するための第３ＮＭＯＳ５２のドレイン電流を、第１負荷７０に流れる電流に応じて適応的に変化させることにより、出力電圧を安定化させることができる。さらに、第２ＮＭＯＳ５０のドレイン電流と、第３ＮＭＯＳ５２のドレイン電流との比を大きく設定することにより、第２ＮＭＯＳ５０を流れる電流を小さくすることができ、本電力供給回路２全体の消費電流を低減することができる。
【００３８】
（実施形態３）
図４は、実施形態３における電力供給回路３の構成を示す図である。電源電圧Ｖddラインは、第５ＰＭＯＳ８０、第６ＰＭＯＳ８２、第７ＰＭＯＳ８４、および第８ＰＭＯＳ８６のドレインに接続される。これら４つのＰＭＯＳの駆動能力は等しく設定される。第５ＰＭＯＳ８０および第６ＰＭＯＳ８２は、カレントミラー回路を構成し、第７ＰＭＯＳ８４および第８ＰＭＯＳ８６も、カレントミラー回路を構成する。また、電源電圧Ｖddラインは、第６定電流源回路１０２および第９ＰＭＯＳ１０４のドレインにも接続される。
【００３９】
第８ＰＭＯＳ８６のソースは、第９ＮＭＯＳ９０のドレインおよびゲート、第１４ＮＭＯＳ１１２のゲート、並びに第１５ＮＭＯＳ１０６のゲートに接続される。第９ＮＭＯＳ９０のソースは、第１１ＮＭＯＳ９４のドレインおよびゲートに接続される。第１１ＮＭＯＳ９４は、第１０ＮＭＯＳ９２と対をなす。第１０ＮＭＯＳ９２のドレインは、第７ＰＭＯＳ８４のソースに接続され、そのゲートには、出力電圧Ｖoutの目標値となる目標電圧Ｖrefが入力される。第９ＮＭＯＳ９０、第１０ＮＭＯＳ９２、第１１ＮＭＯＳ９４、および第１４ＮＭＯＳ１１２の駆動能力は、等しく設定されており、上記４つのＰＭＯＳとも等しく設定される。
【００４０】
１対をなす第１０ＮＭＯＳ９２および第１１ＮＭＯＳ９４の共通ソースは、第１２ＮＭＯＳ９６のドレインに接続される。第５ＰＭＯＳ８０のソースは、第１３ＮＭＯＳ９８のドレインに接続される。第５定電流源回路９９は、１対をなす第１２ＮＭＯＳ９６および第１３ＮＭＯＳ９８のゲートに起動電流を供給する。この起動電流も、起動時のみに必要であり、起動後は不要となる。第１３ＮＭＯＳ９８の駆動能力も、上記したＮＭＯＳおよびＰＭＯＳのそれと等しく設定される。第１２ＮＭＯＳ９６駆動能力は、１対をなす第１０ＮＭＯＳ９２および第１１ＮＭＯＳ９４の共通ソース電流が流れ込むため、第１３ＮＭＯＳ９８の駆動能力の２倍に設定される。
【００４１】
第６ＰＭＯＳ８２のソースは、第１４ＮＭＯＳ１１２のドレインに接続し、第１４ＮＭＯＳ１１２のソースは、出力電圧Ｖoutラインに接続される。第６定電流源回路１０２の出力は、第９ＰＭＯＳ１０４のゲートおよび第１５ＮＭＯＳ１０６のドレインに接続される。出力電圧Ｖoutラインとグランドラインとの間には、第７定電流源回路１０８および第２負荷１１０が並列に接続される。
【００４２】
次に、実施形態３における電力供給回路３の動作を説明する。まず、第６定電流源回路１０２、第９ＰＭＯＳ１０４、第１５ＮＭＯＳ１０６、および第７定電流源回路１０８は、実施形態１で説明した高周波数応答部２０の動作と同様である。もちろん、実施形態１と同様に出力電圧Ｖoutラインとグランドラインの間に、位相補償用の抵抗および容量の直列回路を接続してもよい。
【００４３】
第１５ＮＭＯＳ１０６のゲート電圧を生成するための部分の動作は、実施形態２の第２ＮＭＯＳ５０のゲート電圧を生成するための部分の動作と基本的に同様である。すなわち、本電力供給回路３の出力電圧Ｖoutは、目標電圧Ｖrefが第９ＮＭＯＳ９０のゲート電圧Ｖgs90分、昇圧して、第１５ＮＭＯＳ１０６のゲート電圧Ｖgs106分、降圧した値となる。
すなわち、
Ｖout＝Ｖref＋Ｖgs90−Ｖgs106  …（式７）
となる。
【００４４】
実施形態２と同様に、Ｖgs90＝Ｖgs106となり、Ｖout＝Ｖrefとなる。ここで、第１５ＮＭＯＳ１０６の駆動能力を第９ＮＭＯＳ９０のそれのｍ倍とした場合、このｍを大きな値に設定することにより、無負荷時の消費電流Ｉstを小さくすることができる。
【００４５】
以上説明したように実施形態３によれば、本電力供給回路３の出力トランジスタとなる第１５ＮＭＯＳ１０６のゲート電圧を補償するための第９ＮＭＯＳ９０のドレイン電流を、第２負荷１１０に流れる電流に応じて適応的に変化させることにより、出力電圧を安定化させることができる。また、出力電圧Ｖoutの変動に応じて、第２負荷１１０に流す電流量を調整する出力トランジスタ以外の電流路を設けることにより、さらに出力電圧を安定化させることができる。さらに、第９ＮＭＯＳ９０のドレイン電流と、第１５ＮＭＯＳ１０６のドレイン電流との比を大きく設定することにより、第９ＮＭＯＳ９０を流れる電流を小さくすることができ、本電力供給回路３全体の消費電流を低減することができる。
【００４６】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４７】
実施形態では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成された回路を例に説明したが、バイポーラトランジスタを使用するＴＴＬ（Transistor-Transistor Logic）プロセスで構成してもよい。この場合、出力トランジスタのベース電流を、出力電圧Ｖoutの変動に応じて、適応的に変化させる構成となる。
【図面の簡単な説明】
【００４８】
【図１】実施形態１における電力供給回路の構成を示す図である。
【図２】実施形態１における電力供給回路の出力電流Ｉoutと出力電圧Ｖoutとの特性を示す図である。
【図３】実施形態２における電力供給回路の構成を示す図である。
【図４】実施形態３における電力供給回路の構成を示す図である。
【符号の説明】
【００４９】
１  電力供給回路、  １０  直流安定部、  １２  基準電圧補正回路、  ２０  高周波数応答部、  ２２  第１定電流源回路、  ２４  第１ＰＭＯＳ、  ２６  第１ＮＭＯＳ、  ２７  第２定電流源回路、  ３０  第１容量。
【図１】
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【図２】
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【図３】
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【図４】
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