(57)【特許請求の範囲】
【請求項１】
基板領域（１４）を有する集積された電界効果トランジスタ（１０）であって、
該基板領域（１４）は、
２つの端子領域（１６、１８）であって、一方の端子領域（１６、１８）は、ソース領域（１６）であり、もう一方の端子領域（１６，１８）は、ドレイン領域（１８）であり、該ソース領域は、該基板領域の第１の面に配置され、該ドレイン領域は、該基板領域の第２の面に配置され、該第１の面および該第２の面は、該基板領域の対向する面である、端子領域と、
２つの電気的に絶縁性の絶縁層（１００、１０２）であって、該基板領域（１４）の対向する面に配置され、制御領域（２０、２２）に隣接する絶縁層と、
２つの電気的に絶縁性の絶縁領域（１２、１１０）であって、該基板領域（１４）の対向する面に配置される絶縁領域と、
該一方の端子領域（１６）と該基板領域（１４）との間に導電性の接続を生成する導電性の接続領域（２８）と
に囲まれ、
該導電性の接続領域（２８）は、金属半導体化合物を含むか、金属半導体化合物から成り、
該基板領域（１４）の被覆領域の部分は、該接続領域（２８）に覆われ、該接続領域（２８）はまた、該接続領域（２８）が該基板領域（１４）の該第１の面を介して該ソース領域（１６）へと延びるように、該ソース領域（１６）の被覆領域を覆い、
該基板領域（１４）の該被覆領域の該部分は、該２つの絶縁層（１００、１０２）の間および該２つの制御領域（２０、２２）の間の該基板領域（１４）を覆う、電界効果トランジスタ（１０）。
【請求項２】
前記導電性の接続領域（２８）は、金属のシリサイド、耐熱金属シリサイドまたは希土類金属シリサイドを含む、請求項１に記載の電界効果トランジスタ（１０）。
【請求項３】
前記基板領域（１４）から前記制御領域（２０、２２）を絶縁する前記絶縁層（１００、１０２）は、少なくとも１５ナノメートルの厚みを有する、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項４】
前記基板領域（１４）から前記制御領域（２０、２２）を絶縁する前記絶縁層（１００、１０２）は、少なくとも２０ナノメートルの厚みを有する、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項５】
前記端子領域（１６、１８）間の距離は、少なくとも０．３マイクロメートルである、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項６】
前記端子領域（１６、１８）間の距離は、少なくとも０．４マイクロメートルである、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項７】
一方の端子領域（１６）または両方の端子領域（１６、１８）は、５ボルトよりも高い大きさを有するスイッチング電圧を可能にする緩いドーピング・プロファイル勾配を有する、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項８】
一方の端子領域（１６）または両方の端子領域（１６、１８）は、９ボルトよりも高い大きさを有するスイッチング電圧を可能にする緩いドーピング・プロファイル勾配を有する、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項９】
一方の端子領域（１６）または両方の端子領域（１６、１８）は、１５ボルトよりも高い大きさを有するスイッチング電圧を可能にする緩いドーピング・プロファイル勾配を有する、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項１０】
一方の端子領域（１６）または両方の端子領域（１６、１８）は、３０ボルトよりも低い大きさを有するスイッチング電圧を可能にする緩いドーピング・プロファイル勾配を有する、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項１１】
一方の端子領域（１６）または両方の端子領域（１６、１８）は、２０ボルトよりも低い大きさを有するスイッチング電圧を可能にする緩いドーピング・プロファイル勾配を有する、請求項１または２に記載の電界効果トランジスタ（１０）。
【請求項１２】
一方の絶縁領域（１２）は、複数の電界効果トランジスタ（１０）を支える絶縁層の一部である、請求項１〜１１のいずれか１項に記載の電界効果トランジスタ（１０）。
【請求項１３】
前記絶縁層は、二酸化ケイ素を含むか、二酸化ケイ素から成る、請求項１〜１２のいずれか１項に記載の電界効果トランジスタ（１０）。
【請求項１４】
前記基板領域（１４）は、半導体材料を含む、請求項１〜１３のいずれか１項に記載の電界効果トランジスタ（１０）。
【請求項１５】
前記半導体材料は、単結晶半導体材料である、請求項１４に記載の電界効果トランジスタ（１０）。
【請求項１６】
前記基板領域（１４）は、１つの伝導タイプに従ってドープされ、前記端子領域（１６、１８）は、もう一方の伝導タイプに従ってドープされる、請求項１〜１５のいずれか１項に記載の電界効果トランジスタ（１０）。
【請求項１７】
前記制御領域（２０、２２）は、導電性のあるように相互接続される、請求項１〜１６のいずれか１項に記載の電界効果トランジスタ（１０）。
【請求項１８】
前記基板領域（１４）は、６つの側面領域を含むか、６つの側面領域を有する、請求項１〜１７のいずれか１項に記載の電界効果トランジスタ（１０）。
【請求項１９】
前記端子領域（１６、１８）は、前記基板領域（１４）の対向する面に配置される、請求項１〜１８のいずれか１項に記載の電界効果トランジスタ（１０）。
【請求項２０】
前記制御領域（２０、２２）は、前記基板領域（１４）の対向する面に配置される、請求項１〜１９のいずれか１項に記載の電界効果トランジスタ（１０）。
【請求項２１】
９ボルトよりも高い大きさを有するスイッチング電圧を目的とする、請求項１〜２０のいずれか１項に記載の電界効果トランジスタ（１０）の使用。
【請求項２２】
１５ボルトよりも高い大きさを有するスイッチング電圧を目的とする、請求項１〜２１のいずれか１項に記載の電界効果トランジスタ（１０）の使用。
【請求項２３】
３０ボルトよりも低い大きさを有するスイッチング電圧を目的とする、請求項１〜２２のいずれか１項に記載の電界効果トランジスタ（１０）の使用。
【請求項２４】
フラッシュメモリまたはＥＥＰＲＯＭメモリの記憶セルアレイ（３３０）のワード線（３７２、３８８）またはビット線（３９６）上の駆動トランジスタとしての、請求項１〜２３のいずれか１項に記載の電界効果トランジスタの使用であって、該駆動トランジスタは、該ワード線（３７２、３８８）または該ビット線（３９６）に制御電圧を印加する、使用。
【請求項２５】
請求項１〜２０のいずれか１項に記載の電界効果トランジスタ（１０）を製造する方法であって、該方法は、
基板領域（１４）を形成する工程と、
該基板領域（１４）に２つの端子領域（１６、１８）を形成する工程であって、一方の端子領域（１６、１８）は、ソース領域（１６）であり、もう一方の端子領域（１６、１８）は、ドレイン領域（１８）である、工程と、
２つの電気的に絶縁性の絶縁層（１００、１０２）を形成する工程であって、該絶縁層（１００、１０２）は、該基板領域（１４）の対向する面に配置され、制御領域（２０、２２）に隣接する、工程と、
導電性の接続領域（２８）を形成する工程であって、該接続領域（２８）は、一方の端子領域（１６）および該基板領域（１４）に導電性のあるように接続し、該導電性の接続領域（２８）は、金属半導体化合物を含むか、金属半導体化合物から成る、工程と、
該制御領域（２０、２２）の形成の後に、化学機械研磨により該基板を平坦化する工程と、
研磨の後に該制御領域（２０、２２）をエッチ・バックする工程と、
該金属半導体化合物を形成する方法を行う工程であって、該金属半導体化合物は、該基板領域（１４）および該端子領域（１６）上のエッチ・バックされた領域に生成される、工程とにより、記載順に制限されずに具現化される方法工程を有する方法。
【請求項２６】
前記端子領域（１６、１８）は、シリコンを基に作成される、請求項２５に記載の方法。
【請求項２７】
前記基板領域（１４）は、シリコンを基に作成される、請求項２５に記載の方法。
【請求項２８】
前記接続領域（２８）は、シリサイドを含むか、シリサイドから成る、請求項２５に記載の方法。
【請求項２９】
金属および／または耐熱金属が堆積され、半導体領域に金属半導体化合物を形成する方法により、前記接続領域が生成される、請求項２５に記載の方法。
【請求項３０】
前記半導体領域はシリコンベースの領域であり、前記金属半導体化合物はシリサイドである、請求項２９に記載の方法。
【請求項３１】
前記金属半導体化合物が形成されていない領域から前記金属が取り除かれる、請求項２９に記載の方法。
【請求項３２】
前記金属半導体化合物はシリサイドである、請求項３１に記載の方法。
【請求項３３】
ＳＯＩ基板（１２）を提供する工程と、
該ＳＯＩ基板の前記シリコンをパターニングする工程であって、該ＳＯＩ基板の残存する領域に前記基板領域（１４）および前記端子領域（１６、１８）が配置される予定である、工程と、
該パターニングする工程の後に前記制御領域（２０、２２）を形成する工程と
を特徴とする、請求項２５〜３２のいずれか１項に記載の方法。
【請求項３４】
残存する領域の間の自由領域に電気的に絶縁性の材料（３０）を充填する工程を特徴とする、請求項２５〜３２のいずれか１項に記載の方法。
【請求項３５】
前記充填する工程の後に前記基板を平坦化する工程を特徴とする、請求項３４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板領域、少なくとも２つのドープされた電極領域、および制御領域を有する集積された電界効果トランジスタに関する。通常は、この電極領域はソースおよびドレインと呼ばれる。また、この制御領域はゲートと呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
本発明の課題は、小さな領域を必要とし、５ボルトまたは９ボルトよりも高いスイッチング電圧に適し、かつ優れた短チャネル特性、特に、大きなドレイン電流および優れたブロッキング特性を有する、シンプルに作成した電界効果トランジスタを提供することである。さらに、このトランジスタの使用およびシンプルな製造方法を提供することを意図する。
【課題を解決するための手段】
【０００３】
このトランジスタに関する課題は、請求項１に明記した特徴を有する電界効果トランジスタにより解決される。さらなる形態は従属請求項に示される。
【０００４】
本発明による電界効果トランジスタは、普通にドープされた基板領域を含み、この基板領域は、例えば完全にまたは少なくとも７５パーセントの程度までが、
−２つのドープされた電極領域と、
−２つの電気的に絶縁性の制御領域絶縁層と、
−少なくとも１つの電気的に絶縁性の領域であって、一構成において、この領域の厚みは、制御領域絶縁層の絶縁的な厚みの少なくとも２倍または少なくとも１０倍である、領域とに囲まれる。
【０００５】
その上、本発明による電界効果トランジスタは、１つの電極領域と基板領域との間に、または、１つの電極領域と、基板領域と同一の伝導タイプであり、基板領域につながる領域との間に、導電性の接続領域を含む。
【０００６】
２つの制御領域を使用することにより、小さな領域が必要になり、優れた短チャネル特性をもたらす。少なくとも１つの電気的に絶縁性の領域で制御領域を囲むことは、集積された電界効果トランジスタを含む集積回路構成のメイン基板から基板領域を絶縁する役目をする。電極領域と基板領域との間の導電性の接続により、基板電極のための追加領域の必要なしに、メイン基板から絶縁して基板を接続することが可能になり、支障を来たす荷電キャリアは電界効果トランジスタの基板から効果的に取り除かれる。
【０００７】
少なくとも１つの絶縁領域により絶縁された基板を使用すること、および１つの電極領域に基板を接続することにより、基板電極のための追加領域の必要なしに、寄生バイポーラ効果を抑えることができ、特に、５ボルトまたは９ボルトよりも高いスイッチング電圧をスイッチすることができる。例えば、この基板領域とソース電極領域とを同じ電位に保つ、共通電極を用いる。一構成において、シリサイドと基板との間のショットキー障壁はできる限り小さく保たれる。
【０００８】
本発明による電界効果トランジスタのさらなる形態において、導電性の接続領域は、シリサイドを含み、または、シリサイドから成る。
【０００９】
耐熱金属シリサイドまたは希土類金属を有するシリサイドを構成に用いる。シリサイドを使用することにより、いわゆるサリサイド技術（セルフアラインシリサイド）を用いて導電性の接続領域を製造する可能性が生じる。この技術において、シリサイドはシリコンまたはポリシリコン表面に選択的に生成されるが、二酸化ケイ素表面または別の材料からなる表面には生成されない。この手段は、導電性の接続領域の製造の間に、追加のリソグラフィ法を行う必要がないということを意味する。しかし、例えば長方形領域のみを含むマスクを生成するリソグラフィ法を行うこともできる。しかしながら、サリサイド方法の間における選択性のために、シリコン処理をした領域は、長方形の形状から逸脱した構造を有する。シリサイドとして、例えば、コバルトシリサイド、プラチナシリサイド、エルビウムシリサイドまたはニッケルシリサイドが使用される。
【００１０】
シリコンの代わりに他の半導体、例えばゲルマニウムを使用する場合には、金属半導体化合物を選択的に形成するために、サリサイド方法と同様の方法を用いる。
【００１１】
別のさらなる形態において、単結晶シリコン、多結晶シリコン、または金属を含む導電性の接続領域を用いる。
【００１２】
次のさらなる形態において、電界効果トランジスタの個々の要素は、
−制御領域を基板領域と絶縁する絶縁層は、少なくとも１５ナノメートルまたは少なくとも２０ナノメートルの厚みを有する絶縁層であり、
−電極領域の間隔が少なくとも０．３マイクロメートルまたは少なくとも０．４マイクロメートルであり、
−電極領域は、平面状の電界効果トランジスタのドーピング・プロファイルと比べ、緩いドーピング・プロファイル勾配を有し、例えば、ディケード（ｄｅｃａｄｅ）あたり約２００ナノメートルである、大きさおよび／または構造を有し、５ボルトよりも高い、９ボルトよりもさらに高い、または１５ボルトよりも高いが、好ましくは３０ボルトよりも低い電圧のスイッチングを可能にする。
【００１３】
上述した処置により、個々におよび特に累積的に、５ボルトよりも高いまたは９ボルトよりもさらに高い電圧をスイッチすることができる。
【００１４】
次のさらなる形態において、電界効果トランジスタの絶縁領域は、複数の電界効果トランジスタを支える絶縁層の一部である。一構成において、絶縁層は二酸化ケイ素を含む。基板材料としてシリコンを使用する場合には、この製造技術はＳＯＩ（シリコンオンインシュレータ）技術とも呼ばれる。
【００１５】
別のさらなる形態において、基板領域は単結晶であり、１つの伝導タイプに応じてドープされる。電極領域は同じように単結晶であるが、別の伝導タイプに応じてドープされる。この基板領域は均一にまたは不均一にドープされる。
【００１６】
この電界効果トランジスタの次のさらなる形態において、制御領域は導電的であるように相互接続され、これにより優れた短チャネル特性を有するいわゆるダブルゲート・トランジスタが生成される。
【００１７】
この電界効果トランジスタの次のさらなる形態において、基板領域は、互いに平行六面体の形状または角錐台の形状に配置される６つの側面を有する。電極領域、制御領域に対する絶縁層、および絶縁領域はそれぞれ、基板領域の対向する面に位置する。
【００１８】
一構成において、電極領域および制御領域を含む平面は、キャリア基板に平行に位置する。絶縁領域はこの平面の両側に位置する。この場合において、絶縁領域はＳＯＩ基板の一部である。
【００１９】
これとは対照的に、例えばキャリア基板平面に対して９０度の角度で横切って電極領域および制御領域がある平面が配置される場合には、絶縁領域を製造するために、例えばフィールド酸化膜技術またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を使用する。電極領域および制御領域がある平面の異なる配置により、電界効果トランジスタのチャネルはキャリア基板に対して横切って（垂直に）、または平行に（水平に）位置する。
【００２０】
さらに本発明は、特に記憶セルアレイのワード線またはビット線の上にあるトランジスタの駆動としての、本発明による電界効果トランジスタまたはさらなる形態のうちの１つの電界トランジスタの使用に関し、このさらなる形態のスイッチング電圧は、５ボルトよりも高い、９ボルトよりもさらに高い、または１５ボルトよりも高いが、好ましくは３０ボルトよりも低い。一構成において、記憶セルアレイはいわゆるフラッシュメモリまたはＥＥＰＲＯＭメモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）である。フラッシュメモリの場合には、選択的に個々の記憶領域のみを消去することはできるが、対照的に、個々の記憶セルまたは個々の記憶ワードを消去することはできない。
【００２１】
電界効果トランジスタの使用方法に関する本発明の局面は、
−物理限界により、５ボルトよりも高いまたは９ボルトよりもさらに高いスイッチング電圧を有する平面状の電界効果トランジスタを小型化することはもはやできない、
−いわゆるスプリット電圧技術を使用する場合でさえ、５ボルトよりも高いまたは９ボルトよりもさらに高いプログラミング電圧をスイッチする必要があり、
−スイッチされる電圧の減少はトンネル酸化物の厚みの減少に付随するが、この厚みの減少は信頼性の問題を引き起こし、このルートは多くの困難に付随するという、複数の理由により、より小さな記憶モジュールを製造し得るようにするためには、従来の記憶セルアレイの駆動トランジスタの製造の方向から逸脱すべきという考察に基づく。
【００２２】
従って、記憶セルアレイを駆動する本発明の使用方法は、上述した構造を有する、従って上述した効果を示し、特に、５ボルトよりも高い９ボルトよりもさらに高いスイッチング電圧を可能にし、小さな領域を必要とし、優れた短チャネル特性を有し、シンプルに製造される、電界効果トランジスタを使用する。
【００２３】
本発明は、さらに、電界効果トランジスタの製造方法に関し、特に、本発明またはさらなる形態のうちの１つによる電界効果トランジスタの製造方法に関する。本発明による方法において、
−基板領域を形成する工程、
−２つのドープされた電極領域を基板領域に形成する工程、
−２つの制御領域に対して２つの対向する絶縁層を形成する工程、および
−１つの電極領域と基板領域との間に、または１つの電極領域と、基板領域と同じ伝導タイプであり、基板領域につながる領域との間に導電性の接続領域を形成する工程、
を、記載順に制限されずに行う。
【００２４】
この手順のために、上述した技術効果はこの方法にも同様に当てはまる。さらなる形態において、シリサイドを選択的に加える方法により接続領域を製造する場合には、この方法は特にシンプルである。
【００２５】
添付の図面を参照しながら本発明の例示的な実施形態を以下に説明する。
【発明を実施するための最良の形態】
【００２６】
図１は、絶縁層１２の上にある集積された電界効果トランジスタ１０を示す。絶縁層１２は例えば二酸化ケイ素を含み、集積回路内の複数の集積された電界効果トランジスタ１０を支えるメイン基板の一部である。
【００２７】
電界効果トランジスタ１０は平行六面体の基板領域１４を含み、この例示的な実施形態においては、基板領域１４はｐ型にドープされている。別の例示的な実施形態においては、基板領域１４はｎ型にドープされており、これによりｐチャネル・エンハンスメント・モード・トランジスタが生成される。
【００２８】
平行六面体の基板領域１４の高さは、電界効果トランジスタ１０のチャネル幅Ｗの約半分と一致する。平行六面体の基板領域１４の長さＬはチャネル長と一致する。平行六面体の基板領域１４の厚みＤは、長さＬの約３分の１と一致する。
【００２９】
ソース領域１６およびドレイン領域１８は共にｎ型にドープされているが、平行六面体の基板領域１４の長くて狭い面に配置される。ゲート領域２０およびゲート領域２２は互いに対向する基板領域１４の広い面領域に位置し、このゲート領域はドープされたポリシリコンを含み、１５ナノメートルの厚みを有するゲート酸化膜層（図１には示していない）により、基板領域１４から絶縁されている。ゲート領域２０およびゲート領域２２は、それぞれポリ領域２４およびポリ領域２６に隣接し、ポリ領域２４およびポリ領域２６は、ドープされた多結晶シリコンを同様に含む。
【００３０】
平行六面体の基板領域１４の底面である場合には、基板領域１４の短く狭い面は、絶縁層１２に隣接し、基板領域１４の被覆面である場合には、絶縁層（図示していない）に隣接する。被覆面の一部は接続領域２８に覆われており、ソース領域１６の被覆面にさらに広がる。従って、基板領域１４とソース領域１６との間に導電性の接続が生成される。接続領域２８はシリサイドを含む。
【００３１】
従って、基板領域１４は、ソース領域１６、ドレイン領域１８、ゲート領域２０、ゲート領域２２、絶縁層１２、および最上部の絶縁層（図示していない）に、並びに接続領域２８の一部に、完全に囲まれている。電界効果トランジスタ１０は充填酸化膜３０、例えば二酸化ケイ素に囲まれている。
【００３２】
図２は、電界効果トランジスタ１０の平面図を示す。この図は、図１を参照して説明した領域に加えて金属インターコネクト５０を示し、金属インターコネクト５０の長軸は、方向矢印５２に表されるチャネル方向に対して直角の方向に延びる。接続部分５４および接続部分５６は充填酸化膜３０を介して広がり、金属インターコネクト５０からそれぞれポリ領域２４およびポリ領域２６に通じる。充填酸化物３０は、図をより明快にするために図２には示していない。
【００３３】
図２は、切断面ＩＩＩ、切断面ＩＶ、切断面Ｉおよび切断面ＩＩの位置をさらに示し、図３、図４、図５および図６を参照しながら、これらの切断面に付随する断面図を以下により詳しく説明する。図２は、Ｔ字型のソース領域１６を囲む長方形のマスク窓５８をさらに示す。マスク窓５８は、接続領域２８内およびソース領域１６の残留する被覆面上にサリサイドを選択的に生成するのに役に立つ。
【００３４】
別の例示的な実施形態においては、少なくとも２つの電界効果トランジスタ１０が平行に接続される。この場合では、図２に示される構造は、左右対称になるように一点鎖線６０に沿って左側に映される。これは、特に、ソース領域１６およびドレイン領域１８が、電界効果トランジスタの次のアレイの左側に向かい連続的に形成されるということを意味する。この例示的な実施形態においては、マスク窓５８は広がったソース領域１６に広がる。
【００３５】
図３は、切断面ＩＩＩにおける電界効果トランジスタ１０の断面図である。二酸化ケイ素を含む領域には、図中に直線の斜線を入れてある。これは、図３における絶縁層１２、充填酸化物３０およびゲート酸化膜領域１００およびゲート酸化膜領域１０２に該当する。
【００３６】
単結晶シリコンを含む領域は、図中に印をつけておらず、例えば図３の基板領域１４を参照。多結晶領域には×印がつけられており、例えば図３のゲート領域２０、ゲート領域２２、ポリ領域２４およびポリ領域２６を参照。金属（例えば銅またはアルミニウムを含む）を含む領域には縦線が入れてあり、例えば金属インターコネクト５０を参照。
【００３７】
耐熱金属がある領域は縦横に走る直線のグリッドにより示され、例えば接続領域５４および接続領域５６を参照。シリサイドがある領域は、図中で斜めに走る直線のグリッドにより示される。
【００３８】
これは、図３における接続領域２８、サリサイド領域１０４およびサリサイド領域１０６に当てはまり、サリサイド領域はソース領域１６の近くにあるゲート領域２０およびゲート領域２２の領域に位置する。
【００３９】
最後に、この例示的な実施形態におけるボロホスホシリケート・ガラス（ＢＰＳＧ）が位置する領域は破線で示され、例えば金属インターコネクト５０と充填領域３０との間の絶縁領域１１０を参照。
【００４０】
図４は、切断面ＩＶに沿った電界効果トランジスタ１０の断面図面を示す。図４から理解され得るように、ゲート酸化膜領域１００およびゲート酸化膜領域１０２の酸化膜は、それぞれソース領域１６に沿って広がる。切断面ＩＶにおいて、シリケートガラス層１１０は金属間誘電体１５０に覆われており、この例示的な実施形態では、金属間誘電体１５０は二酸化ケイ素を含む。切断面ＩＶにおいて、接続領域２８の横の領域はシリサイドに覆われていない。これは、切断面ＩＶにおいて接続領域２８の高さで、充填領域３０の二酸化ケイ素がゲート酸化膜１００およびゲート酸化膜１０２のそれぞれに隣接しているためである。
【００４１】
図５は、切断面Ｉに沿った電界効果トランジスタ１０の断面図を示す。図５は、基板領域１４における電場のｘ成分１７０および電場のｙ成分１７２をさらに示す。ｘ成分１７０は、ドレイン領域１８からソース領域１６に向かう。ｙ成分１７２は、図面の表から裏へと向かい、ゲート領域２０からゲート領域２２に向かう。
【００４２】
図６は、電界効果トランジスタ１０の切断面ＩＩにおける断面図を示す。接続領域２８は、基板領域１４に直接通じていないソース領域１６の上にもあるということは容易に理解され得る。
【００４３】
図７Ａおよび図７Ｂは、電界効果トランジスタ１０の製造における第１の製造ステージを示す。この製造は、本例示の実施形態においては絶縁層１２の上に位置するシリコン層が１００ナノメートルの厚みであり、既にｐ型にドープされたＳＯＩ（シリコンオンインシュレータ）基板からはじめる。シリコン層の上に、いわゆるシリコン窒化膜２００を含むハードマスクが製造される。そのためには、全領域にわたりシリコン窒化膜２００が製造される。次いで、窒化ケイ素２００を含む層は、フォトリソグラフィ法を用いてパターニングされ、充填領域３０が後に位置する領域の上に広がる。次いで、反応性イオンエッチングが行われ、絶縁層１２の上で止まる。基板領域１４は絶縁層１２の上に残り、切断面ＩＩＩを参照。ソース領域１６は絶縁層１２の上に残る、切断面ＩＶを参照。ドレイン領域１８も同様である。
【００４４】
次いで、図８Ａおよび図８Ｂにそれぞれ切断面ＩＩＩおよび切断面ＩＶに対して示されるように、例えば熱酸化を用いてゲート酸化膜領域１００およびゲート酸化膜領域１０２が製造される。ゲート酸化膜領域１００およびゲート酸化膜領域１０２の酸化膜は、それぞれ基板領域１４のみならずソース領域１６およびドレイン領域１８に沿って広がる。
【００４５】
その後、多結晶シリコンを含む層が堆積され、フォトリソグラフィ法を用いてパターニングされる。パターニングの間に、ゲート領域２０、ゲート領域２２、ポリ領域２４およびポリ領域２６が生成される、切断面ＩＩＩを参照。これとは対照的に、切断面ＩＶの領域においては、パターニングの間にポリシリコンは取り除かれる。
【００４６】
ポリシリコンのパターニングの後に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域の傾斜注入を行う。その後、イオン注入によりソース領域１６およびドレイン領域１８はドープ、例えば高濃度のｎ型にドープ、すなわちｎ＋にドープされる。多結晶ゲート領域２０、多結晶ゲート領域２２、ポリ領域２４およびポリ領域２６は同時にドープされる。
【００４７】
図９Ａおよび図９Ｂに示されるように、充填領域３０への注入の後にシリコン窒化膜が堆積される。このようにして、別々の基板領域１４と別々のドレイン領域１６またはドレイン領域１８との間の空間は充填される。充填領域３０を充填した後、化学機械研磨（ＣＭＰ）法が行われ、窒化シリコン２００の上で止まる。ＣＭＰ法は水平な表面を再び作り出す。
【００４８】
その後、ドライエッチングプロセスにより、多結晶シリコンは、基板領域１４と同じ高さになるまでいくぶんエッチ・バックされる。エッチ・バック工程の結果として、基板領域１４の領域におけるシリサイド層を次いで供給するために、同じ高さレベルが作り出される。
【００４９】
次いで、図１０Ａおよび図１０Ｂに示されるように、ソース領域１６の上および後に接続部分２８が上に配置される基板領域１４の領域の上から、シリコン窒化膜２００が取り除かれる。そのために、フォトレジスト層が供給され、フォトリソグラフィ法を用いてパターニングされる。ここで、ソース領域１６の上およびソース側にあるポリ領域２０〜ポリ領域２６の上に、図２に示されるマスク窓５８が生成されている。次いで、シリコン窒化膜２００は、マスク窓５８の中から取り除かれる。次いで、フォトレジスト層が取り除かれる。
【００５０】
その後、全領域上に例えばニッケルを供給し、例えばセ氏５００度における熱処理工程の間に、シリコンを含む領域すなわち基板領域１４、ソース領域１６、ゲート領域２０およびゲート領域２２の上にシリサイド化合物が形成される。基板領域の露出した部分の上に接続領域２８が生成され、ゲート領域２０およびゲート領域２２の上に、それぞれシリサイド領域１０４およびシリサイド領域１０６が生成される。
【００５１】
その後、シリサイドが形成されていない領域からニッケルは取り除かれる。例としては、ウェット化学エッチング・プロセスによりニッケルは取り除かれる。
【００５２】
次いで、図１１Ａおよび図１１Ｂに示されるように全領域にシリケートガラス１１０を供給する。シリケートガラス１１０は、例えばスピンオンされる。
【００５３】
次いで、図１２Ａおよび図１２Ｂに示されるように接続部分５４および接続部分５６が製造される。そのために、シリケートガラス１１０において接続部分５４および接続部分５６を収容することを意図したコンタクトホールを生成ためにフォトリソグラフィ法を行う。次いで、接続部分５４および接続部分５６を形成するために、コンタクトホールに、例えばタングステンが充填される。図１２Ａに示されるように、充填材料３０が接続部分５４とゲート領域２０との間に残るようにコンタクトホールが生成される。充填材料３０は、接続部分５６とゲート領域２２との間にも残る。
【００５４】
次いで、接続部分５４および接続部分５６に通じる金属インターコネクト５０が生成される。例としては、金属インターコネクト５０は、アルミニウムを主な構成要素とする。この場合において、アルミニウムは全領域に供給され、次いでフォトリソグラフィ法によりパターニングされる。この場合において、特に、切断面ＩＶに沿うシリケートガラス１１０の上にある金属層は再び取り除かれる。
【００５５】
図１３は、切断面Ｉａに沿った電界効果トランジスタ１０ａの例示的な実施形態を示し、切断面Ｉａの位置は切断面Ｉの位置と一致する。電界効果トランジスタ１０と同様に、電界効果トランジスタ１０ａは、絶縁層１２ａ、基板領域１４ａ、ソース領域１６ａ、ドレイン領域１８ａおよび接続領域２８ａを含む。電界効果トランジスタ１０ａは、金属インターコネクト５０ａを絶縁する役目をするシリケートガラス１１０ａ、例えばボロホスホシリケート・ガラス（ＢＰＳＧ）に覆われる。
【００５６】
電界効果トランジスタ１０と対照的に、接続領域２８ａは、電界効果トランジスタ１０ａの動作の間に形成されるチャネルに対して横切って位置する。ソース領域１６ａは、ソース領域１６の約半分の厚みでしかない。ｐ型にドープされた領域２３０、すなわち基板領域１４ａと同じ伝導タイプのドーピングを有する領域が、ソース領域１６ａと絶縁領域１２ａとの間にある。接続領域２８ａは、ソース領域１６ａおよび領域２３０に接続する。このようにして、基板領域１４ａは、領域２３０を介して接続領域２８ａに接続される。
【００５７】
同様に、接続領域２８ａは、サリサイド技術を用いてシリサイドにより生成される。しかし、他の例示的な実施形態においては、接続領域２８ａを製造するために金属が使用される。
【００５８】
他の例示的な実施形態において、ソース領域１６ａおよび領域２３０は置き換えられる。この場合においては、領域２３０だけがコンタクトに接続される。
【００５９】
図１３に示されるトランジスタのさらなる例示的な実施形態において、多結晶シリコンは基板領域１６ａの上から取り除かれておらず、ゲート領域２０およびゲート領域２２に相当するゲート領域は互いに、ドープされた多結晶性シリコンを介して電気的に導電的であるように接続される。
【００６０】
図１４は、基板領域１４および基板領域１４ａにおけるフィールドプロファイルの図を示す。ソース領域１６、ゲート領域２０およびゲート領域２２は、０ボルトの電位に接続されていると想定され得る。ドレイン領域１８は１０ボルトの電位に接続される。この電位分布のために、図１４に示されるフィールド線２４０が形成される。
【００６１】
ＳＯＩ技術の使用および基板１４の接続は、以下の条件ではいわゆるＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が起こることを意味する。
−２つのゲート領域２０およびゲート領域２２に入ることなしに、ほとんど全ての電気力線はゲート面で終わる。２つのゲート領域２０およびゲート領域２２を使用することにより、電気力線の密度がより低くなり、電界効果トランジスタ１０のブレークダウン強度が改善される。
−その上、ｘ方向に向かうフィールド成分１７０は減少し、これによりブレークダウン電圧も上がる。
−成分１７０に直交するｙ成分は、荷電キャリアを、ゲート酸化膜領域１００およびゲート酸化膜領域１０２に方向転換させる。その結果、アバランシェのような衝撃イオン化を引き起こす前に、荷電キャリアの大半はゲート領域２０およびゲート領域２２に衝突する。衝突イオン化を介する電子／正孔生成が大いに減るために、ゲート制御ブレークダウンは減る。衝突イオン化が起こるに十分なエネルギーを手に入れ得る前に、曲がったフィールド線のために、荷電キャリアの大半はゲート酸化膜１００およびゲート酸化膜１０２にそれぞれそらされる。つまりこれは、衝撃イオン化までの平均自由行程長はゲート酸化膜１００およびゲート酸化膜１０２までの距離よりも長いことを意味する。これとは対照的に、ゲート酸化膜１００およびゲート酸化膜１０２までの行程が長い少数の荷電キャリアはフォノン散乱を介してエネルギーを発し、その結果、衝撃イオン化が起こるに十分なエネルギーを手にいれることができない。長い行程距離を有する荷電キャリアが少ないために、基板は衝撃イオン化が起こらずにフォノン散乱の結果によるエネルギーを手に入れることができる。その結果、５ボルトよりも高いおよび９ボルトよりもさらに高い電圧でスイッチすることもできる。
【００６２】
基板領域１４または基板領域１４ａと接続部分２８または領域２３０との間の最も長い間隔は、生成された荷電キャリアが接続部分２８または領域２３０に非常に素早くドリフトでき、これにより基板１４または基板１４ａが荷電キャリアで溢れることを妨げるように短く選択される。上述した処置により、電界効果トランジスタ１０または電界効果トランジスタ１０ａの高電圧特性は、既知の電界効果トランジスタと比べてかなり改良される。
【００６３】
図１５は、平行に接続された２つの電界効果トランジスタ２５０および電界効果トランジスタ２５２を有する例示的な実施形態を示し、この２つの電界効果トランジスタは電界効果トランジスタ１０と本質的に同じように作成される。図１５は、切断面ＩＩＩａに沿って電界効果トランジスタ２５０および電界効果トランジスタ２５２を示し、切断面ＩＩＩａの位置は切断面ＩＩＩの位置と一致する。
【００６４】
しかし、接続部分２５４、接続部分２５６および接続部分２５８のためのコンタクトホールは、ゲート領域およびポリ領域のポリシリコンに対して自己整合する態様で製造される。このことは、充填材料３０は接続部分２５４、接続部分２５６、接続部分２５８および多結晶シリコンの間に残らないということを意味する。
【００６５】
図１６は、平行に接続された３つの電界効果トランジスタ２７０、電界効果トランジスタ２７２および電界効果トランジスタ２７４を有する例示的な実施形態を示し、この３つの電界効果トランジスタは電界効果トランジスタ１０と本質的に同じように構成される。図１６は、切断面ＩＩＩｂに沿った電界効果トランジスタ２７０〜電界効果トランジスタ２７４を示し、切断面ＩＩＩｂの位置は切断面ＩＩＩの位置と一致する。
【００６６】
電界効果トランジスタ２７０、電界効果トランジスタ２７２および電界効果トランジスタ２７４の各ゲート領域の間には、充填材料３０および接続部分はなく、多結晶シリコンのみがある。しかしながら、二酸化ケイ素を含む充填領域２８０、充填領域２８２および充填領域２８４はそれぞれ、電界効果トランジスタ２７０〜電界効果トランジスタ２７４の基板領域の上に位置する。オーバーレイする多結晶シリコン２９０が、電界効果トランジスタ２７０〜電界効果トランジスタ２７４の間および電界効果トランジスタ２７０〜電界効果トランジスタ２７４の端における多結晶領域に接続するように、充填領域２８０〜充填領域２８４はパターニングされる。
【００６７】
図１７は、ＥＥＰＲＯＭの記憶セルアレイ３３０の駆動トランジスタとして４つの電界効果トランジスタ３２０〜電界効果トランジスタ３２６を使用する方法を示し、この電界効果トランジスタは、電界効果トランジスタ１０と同様に作成される。電界効果トランジスタ３２０〜電界効果トランジスタ３２６は駆動ユニット３３２の一部であり、駆動ユニット３３２は、図１７における記憶セルアレイ３３０から破線３３４により隔離される。駆動ユニット３３２は、例えばいわゆるＮＯＲ方法またはＮＡＮＤ方法に従って、記憶セルアレイ３３０を駆動する。
【００６８】
電界効果トランジスタ３２０〜電界効果トランジスタ３２６は、図７Ａ〜図１２Ｂを参照しながら説明した方法により製造される。電界効果トランジスタ３２０、電界効果トランジスタ３２２、電界効果トランジスタ３２４および電界効果トランジスタ３２６のそれぞれの電極３４０、電極３４２、電極３４４および電極３４６は、それぞれ＋１０ボルト、＋１６ボルト、−１０ボルト、＋１０ボルトの電位に接続される。特にプログラミング方法または消去方法に従って記憶セルアレイ３３０の記憶セルを駆動するために、電界効果トランジスタ３２０〜電界効果トランジスタ３２６のゲート電極３５０〜ゲート電極３５６は制御ユニット（図示していない）により駆動される。しかし、この駆動方法は本出願の主題ではないので、さらなる詳細の説明はしない。
【００６９】
図１７はさらに、記憶セルアレイ３３０の記憶セル３６０のための基本回路を明記する。記憶マトリックスのさらなる記憶セル３６２は矢印により示される。記憶セルアレイ３３０の他の記憶セルは、記憶セル３６０と同様に作成される。
【００７０】
記憶セル３６０は、記憶トランジスタ３６４および選択トランジスタ３６６を含む。記憶トランジスタ３６４は、ゲート電極３７０とチャネル領域との間に電荷貯蔵中間層３６８を有する電界効果トランジスタである。トランジスタ３２４の電極３７４、およびトランジスタ３２６の電極３７６に通じるワード線３７２に、ゲート電極３７０が接続される。ワード線３７２には、プログラミングの間には−１０ボルトの電圧印加されており、消去の間には＋１０ボルトの電圧が印加される。トランジスタ３６４の電極３７８は補助線３８０に通じ、補助線３８０の電位は記憶セル３６０のプログラミングまたは消去へ影響を及ぼさない。トランジスタ３６４の電極３８２は、電界効果トランジスタ３６６の電極３８４に接続される。選択トランジスタ３６６のゲート電極３８６はさらなるワード線３８８に通じ、さらなるワード線３８８はトランジスタ３２０の電極３９０および電界効果トランジスタ３２２の電極３９２に接続される。ワード線３８８には、プログラミングの間には＋１０ボルトの電圧が印加されており、消去の間には＋１６ボルトの電圧が印加される。
【００７１】
電界効果トランジスタ３６６の電極３９４はビット線３９６に接続され、駆動装置３３２はビット線３９６に、プログラミングの間には＋６ボルトの電圧を印加し、記憶セル３６０の消去の間には０ボルトの電圧を印加する。
【００７２】
図１７を参照しながら説明した記憶セルはＥＥＰＲＯＭの記憶セルである。いわゆるフラッシュメモリーモジュールの場合には、記憶セル３６０には記憶トランジスタだけがある。選択トランジスタ３６６は必要ではない。別の例示的な実施形態において、１つのトランジスタ、すなわちいわゆるスプリットゲートトランジスタにおいて、記憶トランジスタ３６４および制御トランジスタ３６６は実現される。
【００７３】
比較的高い消去電圧およびプログラミング電圧が必要であるということは、上述した全ての記憶セル構造に共通し、本発明による電界効果トランジスタ３２０〜電界効果トランジスタ３２６によりこの比較的高い電圧は生成される。電界効果トランジスタ３２０〜電界効果トランジスタ３２６を使用することは、集積の度合いが上がるにつれ、記憶セルアレイ３３０と同様に駆動装置３３２が小型化され得るということを意味する。
【００７４】
ｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタが製造される。その上、望まれる電界効果トランジスタの数だけ、２つの制御領域を有する各トランジスタが平行に接続される。平行に接続されるトランジスタの数とともに電流生産性は上がる。従来のトランジスタの場合では、電流生産性の改善はチャネルをより長い幅にすることにより実現される。
【００７５】
電界効果トランジスタのスレッショルド電圧Ｖｔは、チャネルのドーピングによりおよび２つのゲート領域の間のシリコンの厚みＤにより規定され得る。上述したトランジスタの場合には、スレッショルド電圧Ｖｔがゲート酸化膜の厚み、ゲート材料の仕事関数またはＳＯＩ酸化膜の厚みを用いて規定される必要がないために、スレッショルド電圧の設定は厄介でない。
【００７６】
説明したトランジスタの電流生産性は、シリコン層の高さによっても定められる。トランジスタのチャネル幅Ｗは、単に計算的にはシリコンの高さの二倍と等しい。しかしながらダブルゲート・トランジスタは、かなり良い、例えば平面状のトランジスタより２倍良い電流生産性を有するため、必要とされる平行に接続されるトランジスタの数は、単に幾何学的な考慮により求められる数よりもかなり少なくなり得る。従って、大抵の用途においては、１つのトランジスタで十分である。
【００７７】
別の例示的な実施形態においては、マスク窓５８に加えて、ドレイン領域１８をシリサイド化するマスク窓もある。接続抵抗およびシート抵抗を減らすために、ソース領域１６およびドレイン領域１８の被覆領域は、シリサイドによってできる限り完全に覆われる。
【００７８】
当然、説明した全ての例示的な実施形態においてソース領域１６およびドレイン領域１８は、同様に、例えばシリケートガラス１１０を介して広がり、メタライゼーション層のインターコネクトに導電性のように接続されるタングステンコンタクトに、接続される。
【図面の簡単な説明】
【００７９】
【図１】２つの制御領域を有する集積された電界効果トランジスタを示す。
【図２】電界効果トランジスタの平面図を示す。
【図３】チャネル方向に直交する切断面における電界効果トランジスタの断面図を示し、基板領域を含む。
【図４】チャネル方向に直交する切断面における電界効果トランジスタの断面図を示し、ソース領域を含む。
【図５】チャネル方向に平行な切断面における電界効果トランジスタの断面図を示し、基板領域を含む。
【図６】チャネル方向に平行な切断面における電界効果トランジスタの断面図を示し、制御領域を含む。
【図７】図７Ａおよび図７Ｂは、電界効果トランジスタの製造における製造段階を示す。
【図８】図８Ａおよび図８Ｂは、電界効果トランジスタの製造における製造段階を示す。
【図９】図９Ａおよび図９Ｂは、電界効果トランジスタの製造における製造段階を示す。
【図１０】図１０Ａおよび図１０Ｂは、電界効果トランジスタの製造における製造段階を示す。
【図１１】図１１Ａおよび図１１Ｂは、電界効果トランジスタの製造における製造段階を示す。
【図１２】図１２Ａおよび図１２Ｂは、電界効果トランジスタの製造における製造段階を示す。
【図１３】一部がドープされた接続領域を有する電界効果トランジスタの例示的な実施形態を示す。
【図１４】電界効果トランジスタの基板領域におけるフィールドプロファイルの図を示す。
【図１５】２つの平行に接続した電界効果トランジスタおよび自己整合コンタクトホールを有する例示的な実施形態を示す。
【図１６】３つの平行に接続した電界効果トランジスタおよび多結晶接続ラインを有する例示的な実施形態を示す。
【図１７】ＥＥＰＲＯＭにおける記憶セルアレイの駆動回路における電界効果トランジスタの利用法を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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