(57)【特許請求の範囲】
【請求項１】
第１及び第２の入力端子と、出力端子と、
前記第１及び第２の入力端子に入力対が接続され、前記第１及び第２の入力端子の電圧を電圧電流変換し第１及び第２のノードに差動電流を出力する差動対と、
前記差動対に電流を供給する第１の電流源と、
前記第１のノードに接続され、前記第１のノードの電流を第３のノードの電圧に電流電圧変換する第１の負荷回路と、
前記第２のノードに接続され、前記第２のノードの電流と第４のノードの電圧の相互の変換を可逆的に行うとともに、第５のノードに電圧信号を出力する第２の負荷回路と、
前記第３及び第４のノードの間に接続される容量素子と、
前記第５のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路と、
を備え、
制御信号によって、
前記第１の入力端子に第１の信号を入力し、前記第２の入力端子に第２の信号を入力し、前記第１及び第２の負荷回路によって前記第３及び第４のノードにそれぞれ出力された電圧の電位差を前記容量素子に蓄積する第１の状態と、
前記第２の入力端子に第３の信号を入力し、前記第１の入力端子に前記出力端子の信号を帰還入力し、前記第１の状態に蓄積される前記容量素子の電位差を保持するとともに、該電位差に基づいて前記第５のノードへ電圧信号を出力する第２の状態と、
に切替制御される、ことを特徴とする差動増幅器。
【請求項２】
第１及び第２の入力端子と、出力端子と、
前記第１及び第２の入力端子に入力対が接続され、前記第１及び第２の入力端子の電圧を電圧電流変換し第１及び第２のノードに差動電流を出力する差動対と、
前記差動対に電流を供給する第１の電流源と、
前記第１のノードに接続され、前記第１のノードの電流を第３のノードの電圧に電流電圧変換する第１の負荷回路と、
前記第２のノードに接続され、前記第２のノードの電流と第４のノードの電圧の相互の変換を可逆的に行うとともに、第５のノードに電圧信号を出力する第２の負荷回路と、
前記第３及び第４のノードの間に接続される容量素子と、
前記第５のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路と、
を備え、
データ出力期間が第１及び第２の期間を含み、制御信号によって前記第１及び第２の期間を切替制御し、
前記第１の期間には、
前記差動対の第１の入力端子に、オン状態の第４のスイッチを介して第１の信号が入力され、
前記差動対の第２の入力端子に、オン状態の第２のスイッチを介して第２の信号が入力され、
前記第２及び第４のノードを、オン状態の第１のスイッチにより短絡し、
前記第３及び第４のノード間の電圧差を前記容量素子に蓄積し、
前記第２の期間には、
前記第１、第２、第４のスイッチはいずれもオフ状態とされ、
前記差動対の第１の入力端子に、オン状態の第５のスイッチを介して出力端子が負帰還接続され、
前記差動対の第２の入力端子に、オン状態の第３のスイッチを介して第３の信号が入力される、
ことを特徴とする差動増幅器。
【請求項３】
第１及び第２の入力端子と、出力端子と、
前記第１及び第２の入力端子に入力対が接続され、前記第１及び第２の入力端子の電圧を電圧電流変換し第１及び第２のノードに差動電流を出力する差動対と、
前記差動対に電流を供給する第１の電流源と、
前記第１のノードに接続され、前記第１のノードの電流を第３のノードの電圧に電流電圧変換する第１の負荷回路と、
前記第２のノードに接続され、前記第２のノードの電流と第４のノードの電圧の相互の変換を可逆的に行うとともに、第５のノードに電圧信号を出力する第２の負荷回路と、
前記第３及び第４のノードの間に接続される容量素子と、
前記第５のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路と、
を備え、
制御信号によって、
前記第１の入力端子に第１の信号を入力し、前記第２の入力端子に第２の信号を入力し、前記第１及び第２の負荷回路によって前記第３及び第４のノードにそれぞれ出力された電圧の電位差を前記容量素子に蓄積する第１の状態と、
前記第２の入力端子に第１の信号を入力し、前記第１の入力端子に前記出力端子の信号を帰還入力し、前記第１の状態に蓄積される前記容量素子の電位差を保持するとともに、該電位差に基づいて前記第５のノードへ電圧信号を出力する第２の状態と、
に切替制御される、ことを特徴とする差動増幅器。
【請求項４】
第１及び第２の入力端子と、出力端子と、
前記第１及び第２の入力端子に入力対が接続され、前記第１及び第２の入力端子の電圧を電圧電流変換し第１及び第２のノードに差動電流を出力する差動対と、
前記差動対に電流を供給する第１の電流源と、
前記第１のノードに接続され、前記第１のノードの電流を第３のノードの電圧に電流電圧変換する第１の負荷回路と、
前記第２のノードに接続され、前記第２のノードの電流と第４のノードの電圧の相互の変換を可逆的に行うとともに、第５のノードに電圧信号を出力する第２の負荷回路と、
前記第３及び第４のノードの間に接続される容量素子と、
前記第５のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路と、
を備え、
データ出力期間が第１及び第２の期間を含み、制御信号によって前記第１及び第２の期間を切替制御し、
前記第１の期間には、
前記差動対の第１の入力端子に、オン状態の第４のスイッチを介して第１の信号が入力され、
前記差動対の第２の入力端子に、オン状態の第２のスイッチを介して第２の信号が入力され、
前記第２及び第４のノードを、オン状態の第１のスイッチにより短絡し、
前記第３及び第４のノード間の電圧を前記容量素子で保持し、
前記第２の期間には、
前記第１、第２、第４のスイッチはいずれもオフ状態とされ、
前記差動対の第１の入力端子に、オン状態の第５のスイッチを介して出力端子が負帰還接続され、
前記差動対の第２の入力端子に、オン状態の第３のスイッチを介して第１の信号が入力される、
ことを特徴とする差動増幅器。
【請求項５】
前記第１及び第２の負荷回路は、それぞれ第１及び第２のトランジスタを備え、
前記第１のノードに前記第１のトランジスタのドレインが接続され、
前記第３のノードに前記第１のトランジスタのゲートが接続され、
前記第２及び第５のノードに前記第２のトランジスタのドレインが接続され、
前記第４のノードに前記第２のトランジスタのゲートが接続され、
前記第１のトランジスタのゲートとドレインが短絡され、
前記第２のトランジスタのゲートとドレインが、前記制御信号により接続又は遮断とされ、
前記第１及び第２のトランジスタによってカレントミラー負荷回路を構成し、前記第５のノードの電圧信号に基づき増幅出力を行う、ことを特徴とする請求項１乃至４のいずれか一に記載の差動増幅器。
【請求項６】
前記第１の負荷回路が第１及び第５のトランジスタを備え、前記第２の負荷回路が第２及び第６のトランジスタを備え、
前記第１のノードに前記第５のトランジスタのドレインが接続され、
前記第３のノードに前記第１のトランジスタのゲートが接続され、
前記第２のノードに前記第６のトランジスタのドレインが接続され、
前記第４のノードに前記第２のトランジスタのゲートが接続され、
前記第５のノードに前記第２のトランジスタのドレイン及び前記第６のトランジスタのソースが接続され、
前記第１のトランジスタのゲートと前記第５のトランジスタのドレインが短絡され、
前記第１のトランジスタのドレインと前記第５のトランジスタのソースが短絡され、
前記第２のトランジスタのゲートと前記第６のトランジスタのドレインが、前記制御信号により接続又は遮断とされ、
前記第１、第２、第５、第６のトランジスタによってカスコード型カレントミラー負荷回路を構成し、前記第５のノードの電圧信号に基づき増幅出力を行う、ことを特徴とする請求項１乃至４のいずれか一に記載の差動増幅器。
【請求項７】
前記第１のスイッチは第３のトランジスタで構成され、前記第３のトランジスタと前記第４のノード間に、ドレインとソースが短絡された第４のトランジスタを備え、
第１の制御信号が第３のトランジスタのゲートに入力され、第２の制御信号が第４のトランジスタのゲートに入力され、第２の制御信号が第１の制御信号の反転信号である、
ことを特徴とする請求項１乃至４のいずれか一に記載の差動増幅器。
【請求項８】
前記第１の電流源と並列形態に接続された、第２の電流源と第６のスイッチを備える、  ことを特徴とする請求項１乃至４のいずれか一に記載の差動増幅器。
【請求項９】
前記第６のスイッチは、前記第１の期間内においてオンとされ、前記第２の期間においてオフとされる、ことを特徴とする請求項８記載の差動増幅器。
【請求項１０】
前記差動増幅器の出力端子と、外部負荷との間に、出力スイッチを備える、ことを特徴とする請求項１乃至４のいずれか一に記載の差動増幅器。
【請求項１１】
前記第１の期間において前記出力スイッチがオフ状態とされ、
前記第２の期間において前記出力スイッチがオン状態とされる、
ことを特徴とする、請求項１０記載の差動増幅器。
【請求項１２】
請求項１乃至１１のいずれか一に記載の差動増幅器を備え、
高位側の第１の電位と低位側の第２の電位との間に直列に接続される抵抗群と、
前記抵抗群のタップから電位を入力し、選択信号に基づき、前記第１、第２、第３の信号に供給すべき電圧を選択する選択回路と、
を備えたことを特徴とするデジタルアナログ変換回路。
【請求項１３】
階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、
前記増幅回路として、請求項１乃至１１のいずれか一に記載の差動増幅器を有する、ことを特徴とする表示装置。
【請求項１４】
複数の前記データ線が、第１のデータ線と、前記第１のデータ線の相隣る第２のデータ線を含み、
複数の前記差動増幅器が、充電用の第１の差動増幅器と、放電用の第２の差動増幅器を含み、
前記第１の差動増幅器と、前記第１及び第２のデータ線との間に第１、第２の出力スイッチを備え、
前記第２の差動増幅器と、前記第１及び第２のデータ線との間に第３、第４の出力スイッチを備え、
所定のデータ出力期間に、前記第２及び第３の出力スイッチはオフとされ、前記第１及び第４の出力スイッチはオンとされ、
前記所定のデータ出力期間の次のデータ出力期間では、前記第１及び第４の出力スイッチはオフとされ、前記第２及び第３の出力スイッチがオンされる、ことを特徴とする請求項１３記載の表示装置。
【請求項１５】
複数の前記データ線が、第１のデータ線と、前記第１のデータ線の相隣る第２のデータ線を含み、
複数の前記差動増幅器が、充電用の第１の差動増幅器と、放電用の第２の差動増幅器を含み、
前記第１の差動増幅器と、前記第１及び第２のデータ線との間に第１、第２の出力スイッチを備え、
前記第２の差動増幅器と、前記第１及び第２のデータ線との間に第３、第４の出力スイッチを備え、
所定のデータ出力期間に、前記第２及び第３の出力スイッチはオフとされ、前記第１及び第４の出力スイッチが前記データ出力期間の開始から所定の期間オフとされた後にオンとされる制御がなされ、
前記所定のデータ出力期間の次のデータ出力期間では、前記第１及び第４の出力スイッチはオフとされ、前記第２及び第３の出力スイッチが前記データ出力期間の開始から所定の期間オフとされた後にオンとされる制御がなされる、ことを特徴とする請求項１３記載の表示装置。
【請求項１６】
第１乃至第３の入力端子と１つの出力端子を備え、
第１の電源に一端が接続された第１のトランジスタと、前記第１の電源に一端が接続され制御端子が容量を介して前記第１のトランジスタの制御端子と接続された第２のトランジスタを備えた負荷回路と、
一端が共通接続され、他端が前記第１及び第２のトランジスタの他端にそれぞれ接続され差動対をなす第３及び第４のトランジスタと、
第２の電源と前記差動対の共通接続された一端との間に接続され、前記差動対に電流を供給する電流源と、
を備え、
前記第１のトランジスタの制御端子は前記第３のトランジスタの他端に接続され、
前記第２のトランジスタの制御端子と前記第４のトランジスタの他端との間に接続された第１のスイッチと、
前記第２のトランジスタの他端に入力が接続され出力が前記出力端子に接続された増幅器と、
前記第４のトランジスタの制御端子と前記第１及び第３の入力端子との間にそれぞれ接続された第２及び第３のスイッチと、
前記第３のトランジスタの制御端子と前記第２の入力端子との間に接続された第４のスイッチと、
前記第３のトランジスタの制御端子と前記出力端子の間に接続された第５のスイッチと、
を備え、
前記第１乃至第５のスイッチは、前記第１、第２、第４のスイッチをオン、且つ、前記第３、第５のスイッチをオフとする第１の状態と、
前記第１、第２、第４のスイッチをオフ、且つ、前記第３、第５のスイッチをオンとする第２の状態と、
に切替制御される、ことを特徴とする差動増幅器。
【請求項１７】
前記第２及び第３の入力端子が同一の入力端子よりなる、ことを特徴とする請求項１６記載の差動増幅器。
【請求項１８】
前記負荷回路は、前記第１及び第２のトランジスタとそれぞれ縦積みされた第５及び第６のトランジスタを含み、前記第５及び第６のトランジスタが、前記第３及び第４のトランジスタの他端に接続されている、ことを特徴とする請求項１６記載の差動増幅器。
【請求項１９】
前記第２のトランジスタの制御端子と、前記第４のトランジスタの他端との間に、制御端子によりオン・オフ制御され一端と他端が短絡された第６のスイッチが、前記第１のスイッチと直列形態に接続されている、ことを特徴とする請求項１６記載の差動増幅器。
【請求項２０】
前記第２の電源と、前記差動対の共通接続された一端との間に、前記電流源と並列に、第２の電流源とスイッチの直列回路を備えている、ことを特徴とする請求項１６記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器及びデジタル・アナログ変換器、並びに表示装置に関し、特に、オフセットキャンセル機能を有する多値出力型の差動増幅器に用いて好適な差動増幅器、及び、該差動増幅器を備えたデジタル・アナログ変換器、並びに表示装置に関する。
【背景技術】
【０００２】
液晶表示装置のデータ線を駆動する従来の典型的なデータドライバとして、図２２に示されるような構成が用いられている。図２２を参照すると、このデータドライバは、シフトレジスタ２０９と、データレジスタ２０８、データラッチ２０７、レベルシフタ２０６と、階調電圧発生回路２０５と、デコーダ２０３と、出力回路２０２（増幅器２０１）を備えている。
【０００３】
図２２に示したデータドライバの動作を説明する。シフトレジスタ２０９は、クロック信号ＣＬＫに応じてシフトパルスを出力し、データレジスタ２０８は、シフトレジスタ２０９からのシフトパルスに応じて、入力された映像データＤＡＴＡ＿ＩＮを順次シフトアップし、出力数に応じて映像データを分配する。データラッチ２０７は、データレジスタ２０８より分配される映像データを一旦保持し、制御信号ＳＴＢのタイミングに応じて全出力を一斉に、レベルシフタ２０６に出力する。
【０００４】
レベルシフタ２０６から出力される信号は、デジタル映像信号である。このデジタル信号を、デコーダ２０３から出力回路２０２までの回路によって、デジタルの映像信号からアナログの階調電圧に変換する。階調電圧発生回路２０５は、電源ＶＡと電源ＶＢの間に接続された抵抗ストリングで構成され、抵抗ストリングの各端子（タップ）から階調数分の階調電圧を、デコーダ２０３（階調電圧選択回路）へ出力する。デコーダ２０３は、各階調電圧及びデジタル映像信号が入力されることによって、デジタル映像信号に対応した階調電圧を選択し、出力回路２０２へ出力する。出力回路２０２は、階調電圧を増幅出力し、出力端子群２１０に出力する。出力端子は、表示装置の画素に階調電圧を供給するためのデータ線の一端に接続される。
【０００５】
ここで、デジタル映像信号に応じた階調電圧を出力するための、デコーダ２０３及び増幅器２０１は、出力数毎に設けられる。さらに、階調電圧発生回路２０５から出力される各階調電圧は、階調電圧線を通じて、全出力で共有されている。
【０００６】
すなわち、デコーダ２０３の群と、階調電圧発生回路２０５と、出力回路２０２とにより、デジタル・アナログ変換回路ブロックを構成している。
【０００７】
一般的に、液晶表示装置のデータ線は、容量性の重負荷であるため、出力回路２０２に用いられる増幅器としては、OPアンプ（演算増幅器、「オペアンプ」という）が使用される。例えば、図１５に示すようなオペアンプは、差動段回路９０１と出力段増幅回路９０３を備えている。差動回路（差動段回路）９０１は、ソースが共通されたＮＭＯＳトランジスタＭ３、Ｍ４からなる差動対と、ＰＭＯＳトランジスタＭ１、Ｍ２からなるカレントミラー回路と、一定のバイアス電圧がゲート端子に印加されて定電流源として働くＮＭＯＳトランジスタＭ９とを備えている。また、図１５の例では、出力段増幅回路９０３には、ソース接地の能動負荷型増幅回路が構成されており、差動段回路の出力点ＰＡからの出力信号を受けて信号を増幅するＰＭＯＳトランジスタＭ７と、定電流源として働くＮＭＯＳトランジスタＭ１０を備えている。
【０００８】
出力端の電圧（出力点ＰＢの電圧）は、ノードＰＢとＭ３のゲート入力が接続されて負帰還を形成するため、差動増幅出力信号に応じて流れる出力段増幅回路のＭ７のドレイン電流と、定電流源のＭ１０のドレイン電流が均衡する電位に安定する。
【０００９】
しかし、オペアンプでは、主に能動素子の特性バラツキに起因して、出力オフセットが生じるという問題がある。この特性バラツキの原因としては、ＭＯＳトランジスタの酸化膜のバラツキや不純物濃度のバラツキ、あるいは、素子サイズ（W/L、W：チャネル幅、L:チャネル長）のバラツキなどがある。これらの製造バラツキは製造プロセスの良し悪しで決まり、不可避な問題である。
【００１０】
一般に、差動回路部のトランジスタ特性のバラツキに起因するオフセット電圧は、トランジスタのゲート面積をＳとして、１／√Ｓ に比例するため、オフセット電圧を低減するためにはゲート面積をかなり大きくとらなければならない。これはチップ面積が大きくなり、オフセット電圧そのものが大きい場合には限界がある。そこで、この問題を解決するために、容量素子を用いた出力オフセットを補正するための回路（オフセットキャンセルアンプ）が用いられる。
【００１１】
図１６に、従来より用いられているオフセットキャンセルアンプの典型的な構成の一例を示す。図１７は、図１６のオフセットキャンセルアンプの制御方法を示すタイムチャートである。図１６を参照すると、オフセットキャンセル回路８１１は、オフセット検出容量Ｃｏｆｆと、スイッチ８０１〜８０３を有している。オペアンプ８１０の入力端子ＶＩＮに入力される電圧Ｖｉｎは、オペアンプ８１０の非反転入力端子（＋）に入力される。オペアンプ８１０の出力端子ＶＯＵＴは、外部に出力され、外部接続される負荷（図示略）を駆動する。
【００１２】
次に、図１６に示したオフセットキャンセルアンプの動作を、図１７のタイムチャート図を用いて説明する。図１７において、記号Ｓ１はスイッチ８０１に対応し、記号Ｓ２はスイッチ８０２に対応し、記号Ｓ３はスイッチ８０３に対応する。図１７に示すように、１データ出力期間において、オフセット検出期間Ｔ０１とオフセット補正出力期間Ｔ０２の２つの期間を備えている。
【００１３】
オフセット検出期間Ｔ０１において、Ｓ１及びＳ２をオン状態とし、Ｓ３をオフ状態とする。これにより、容量Ｃｏｆｆの一端は入力端子ＶＩＮに接続され、その電位は、入力電位Ｖｉｎに設定される。Ｓ１がオン状態なので、容量Ｃｏｆｆの他端の電位は出力電圧Ｖｏｕｔに設定される。したがって、容量Ｃｏｆｆに印加される電圧は、
Ｖｏｕｔ−Ｖｉｎ＝（Ｖｉｎ＋Ｖｏｆｆ）−Ｖｉｎ
＝Ｖｏｆｆ
となり、容量Ｃｏｆｆにオフセット電圧Ｖｏｆｆに相当する電荷が充電される（オフセット検出期間）。
【００１４】
オフセット補正出力期間Ｔ０２において、Ｓ１及びＳ２をオフ状態にし、その後Ｓ３をオン状態にする。Ｓ１及びＳ２をオフ状態とすることにより、容量Ｃｏｆｆにオフセット電圧Ｖｏｆｆが保持されたままである。Ｓ３をオン状態とすることで、オペアンプ８１０の反転入力端子に、期間Ｔ０１における出力電圧Ｖｏｕｔを基準としてオフセット電圧Ｖｏｆｆ分だけ電圧を差し引く方向に作用する。この結果、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（Ｖｉｎ＋Ｖｏｆｆ）―Ｖｏｆｆ
＝Ｖｉｎ
となるため、オフセット電圧が相殺され、高精度な電圧を出力することができる（オフセット補正出力期間）。
【００１５】
しかしながら、図１６及び図１７を参照して説明した従来のオフセットキャンセルアンプには、以下のような問題点がある。
【００１６】
すなわち、期間Ｔ０１において、容量Ｃｏｆｆの一端に入力端子ＶＩＮが接続されるため、アンプの実効的な入力容量が増える。アンプの入力容量が小さいほど、消費電力は少なくてすむ。
【００１７】
一方、オフセット検出容量Ｃｏｆｆは、所定期間電圧を維持し、かつ、スイッチオフ時に発生する電荷に起因したオフセット誤差を最小限にするため、適切な、ある程度の大きさが必要となる。
【００１８】
さらに、図１６に示されるオフセットキャンセルアンプの場合、期間Ｔ０１において、入力端子ＶＩＮと出力端子ＶＯＵＴが容量Ｃｏｆｆを介して接続され、正帰還のループを形成するため、入力端子に電圧を供給する外部電源の供給能力が小さい場合、出力電位が不安定となる場合がある。上記の理由により、アンプの入力端子ＶＩＮに容量素子を接続することは好ましくない。
【００１９】
また、低温ポリシリコンプロセスで製造されるＴＦＴ回路の場合、回路を構成する各々のトランジスタのしきい値のばらつきが非常に大きいため、図１６のオフセットキャンセルアンプでは、完全にオフセットを補正しきれず、出力偏差が残る場合や、回路が動作しない場合がある。
【００２０】
入力容量の増加や回路動作上の問題点を解決することが可能なオフセットキャンセルアンプとして、例えば、特許文献１（特開２００１−２９２０４１号公報）に記載されているアンプが知られている。図１８に、特許文献１に開示されているオフセットキャンセルアンプの回路構成を示し、図１９にその制御方法を示すタイムチャート図を示す。
【００２１】
以下、特許文献１に記載されるオフセットキャンセルアンプの動作を、図１８の回路構成と、図１９のタイムチャート図を用いて説明する。１データ出力期間ＴＤＡＴＡのうち、オフセット検出期間Ｔ０１に、Ｓ１、Ｓ３をオン状態とし、Ｓ２をオフ状態とする。このとき、差動対（Ｍ３，Ｍ４）には、入力端子ＶＩＮに供給される電圧Ｖｉｎがともに入力されるので、差動対（Ｍ３、Ｍ４）はカレントミラー回路（Ｍ１、Ｍ２）に対して電流源として作用する。また、差動対（Ｍ５、Ｍ６）において、トランジスタＭ６のゲートに入力端子ＶＩＮが接続され、トランジスタＭ５のゲートには出力端子ＶＯＵＴが接続される。このとき、出力端子の電圧Ｖｏｕｔは、差動回路内のトランジスタの特性偏差に起因したオフセット電圧Ｖｏｆｆを含んだ電圧（Ｖｉｎ＋Ｖｏｆｆ）に、負帰還動作により安定する。このとき、トランジスタＭ５のゲートには容量Ｃ１が接続されているので、安定状態のＶｏｕｔの電位が容量に設定される。
【００２２】
次に、オフセット補正出力期間Ｔ０２に、Ｓ１、Ｓ３をオフ状態とし、Ｓ２をオン状態とする。このとき、差動対（Ｍ５、Ｍ６）には、期間Ｔ０１のときと同じ電圧が入力されたままである。また、トランジスタＭ４のゲートに入力端子が接続されたままで、トランジスタＭ３のゲートには出力端子ＶＯＵＴが負帰還接続されるので、Ｖｏｕｔは、期間Ｔ０１と同じ状態を保つような電位に安定する。すなわち、期間Ｔ０２において、ＶｏｕｔはＶｉｎとなり、オフセットが補正される。
【００２３】
特許文献１のオフセットキャンセルアンプの例は、アンプの入力端子ＶＩＮに、オフセット検出用の容量素子が接続されないため、オフセットキャンセル回路付加による入力容量の増加がないという点や、動作安定性がよいという点で優れている。
【００２４】
図２０と比較して、特許文献１のオフセットキャンセルアンプは差動対を２つ備えている。
【００２５】
一方、差動対を１つ備えたオフセットキャンセルアンプの例として、特許文献２に記載されるものがある。図２０にその回路構成を示し、図２１にその制御方法を示すタイムチャート図を示す。
【００２６】
以下、特許文献２に記載されるオフセットキャンセルアンプの動作を、図２０の回路構成と、図２１のタイムチャート図を用いて説明する。１データ出力期間ＴＤＡＴＡのうち、オフセット検出期間Ｔ０１に、Ｓ１、Ｓ２をオン状態とし、Ｓ３をオフ状態とする。このとき、差動対（Ｍ３、Ｍ４）のそれぞれのゲートには、同一の電圧値（Ｖｉｎ：入力端子ＶＩＮ）が供給される。Ｍ１とＭ２がそれぞれダイオード接続（ゲートとドレインが短絡された接続）のトランジスタとなっているので、トランジスタＭ３を流れる電流をＭ１のゲート電圧として変換出力し、トランジスタＭ４に流れる電流をＭ２のゲート電圧として変換出力する。このとき、トランジスタＭ１とＭ２のゲート電圧の差がＣｏｆｆに設定される。
【００２７】
理想的には、差動回路内のトランジスタＭ１とＭ２の特性が全く同一で、トランジスタＭ３とＭ４の特性が全く同一で、差動回路の出力でオフセットは生じず、容量素子Ｃｏｆｆの両端の電圧は０Ｖとなる。しかし、現実的には、製造ばらつき等に起因して、各トランジスタの特性がばらつくのでオフセットを生じ、そのオフセットに応じた電圧が容量素子Ｃｏｆｆに設定される。
【００２８】
次に、オフセット補正出力期間Ｔ０２に、スイッチＳ１、Ｓ２をオフ状態とし、スイッチＳ３をオン状態とする。このとき、トランジスタＭ１とＭ２は、容量Ｃｏｆｆを介してカレントミラーを形成し、入力電圧ＶＩＮがトランジスタＭ４のゲートに接続され、出力電圧ＶＯＵＴがトランジスタＭ３のゲートに接続されるため、ボルテージフォロワ回路が形成される。期間Ｔ０１から期間Ｔ０２に移行する際には、容量Ｃｏｆｆに差動回路のオフセット電圧が設定されているため、Ｍ１のゲート入力電圧とＭ２のゲート入力電圧は、オフセット電圧に応じた電圧分だけ異なっている。期間Ｔ０２において、この電圧差が、オフセットを補償する方向に作用し、期間Ｔ０２では、
Ｖｏｕｔ＝Ｖｉｎ  
となる。これらのオフセット電圧の定量的な解析については、特許文献２の段落［００３９］乃至［００４３］等の記載が参照される。
【００２９】
特許文献２に開示される構成においても、アンプの入力端子ＶＩＮに、オフセット検出量の容量素子が接続されていないため、オフセットキャンセル機能付加による入力容量の増加がないという点で優れている。
【００３０】
【特許文献１】特開２００１−２９２０４１号公報
【特許文献２】特開２００２−２０２７４８号公報
【非特許文献１】アナログＣＭＯＳ集積回路の設計・基礎編、第１７３頁〜第１８０頁、２００３年、黒田忠広監訳
【発明の開示】
【発明が解決しようとする課題】
【００３１】
近年、液晶表示装置において、良好な表示品質を追求するため、多階調化（多色化）が進んでいる。６ビットのデジタル映像信号を扱う場合、６４階調（２６万色）表示が可能であり、８ビットの場合は、２５６階調（１６８０万色）表示が可能である。さらに、１０ビットの場合、１０２４階調（１０億７千万色）もの多階調表示が可能である。しかしながら、これらの多階調化を実現するために、図２２のようなデータドライバの構成では、階調数に応じた階調電圧線数が必要となり、また、階調電圧を選択するためのトランジスタ数も増加し、デコーダ面積が大きくなりダイコストが高くなるという課題がある（第１の課題）。また、多階調化が進むにつれて、隣り合う階調間の電圧が小さくなって、より高精度な出力が求められるという課題がある（第２の課題）。特にＴＦＴ（薄膜トランジスタ）で形成される回路の場合、単結晶シリコン上に作りこまれるトランジスタで形成される回路に比べて、製造ばらつきに起因して出力精度の悪化が顕著となる。
【００３２】
上記の高精度出力の要求に対し、特許文献１のオフセットキャンセルアンプにより高精度な出力が可能になる。しかしながら、図１８に示されるとおり、２つの差動対に供給する２つの定電流源（Ｍ８、Ｍ９）が必要となり、１つの差動対の場合に比べて消費電力が増加するといった課題（第３の課題）がある。これに対し、特許文献２のオフセットキャンセルアンプの場合、図２０に示されるとおり、１つの差動対で済むので、高精度出力を実現するとともに、電力の増加がないといった利点がある。
【００３３】
しかしながら、特許文献１および特許文献２は、いずれも、多階調化によるダイコストの増加といった第１の課題を解決することはできない。第１の課題を解決するためには、少ないレベル数で、多くの出力レベル数を出力可能とする多値出力増幅器が必要となる。
【００３４】
したがって、本発明が解決しようとする課題は、低電力で高精度出力を可能とする多値出力型の差動増幅器を提供することにある。
【００３５】
また、本発明が解決しようとする課題は、低電力で高精度出力を可能とする差動増幅器を備え、デコーダ面積を削減するデジタルアナログ変換器、並びに表示装置を提供することである。
【課題を解決するための手段】
【００３６】
本発明に開示される発明は、課題を解決するための手段として、概略以下のように構成される。なお、以下の構成において、括弧（）内の数字や記号は、発明の実施の形態のうち、対応するものの数字や記号を示しており、あくまでその対応関係を明白にするためのものであり、本発明を限定するものではない。
【００３７】
本発明の一つのアスペクトに係る差動増幅器は、
第１及び第２の入力端子と、出力端子と、
前記第１及び第２の入力端子に入力対が接続され、前記第１及び第２の入力端子の電圧を電圧電流変換し第１及び第２のノードに差動電流を出力する差動対（トランジスタＭ３、Ｍ４）と、
前記差動対に電流を供給する第１の電流源（トランジスタＭ９）と、
前記第１のノードに接続され、前記第１のノードの電流を第３のノードの電圧に電流電圧変換する第１の負荷回路（トランジスタＭ１）と、
前記第２のノードに接続され、前記第２のノードの電流と第４のノードの電圧の相互の変換を可逆的に行うとともに、第５のノードに電圧信号を出力する第２の負荷回路（トランジスタＭ２）と、
前記第３及び第４のノードの間に接続される容量素子（Ｃｏｆｆ）と、
前記第５のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路（９０３）と、
を備え、
制御信号（スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５の制御信号）によって、
前記第１の入力端子に第１の信号（Ｖｉｎ２）を入力し、前記第２の入力端子に第２の信号（Ｖｉｎ１）を入力し、前記第１及び第２の負荷回路（Ｍ１及びＭ２）によって前記第３及び第４のノードにそれぞれ出力された電圧の電位差を前記容量素子（Ｃｏｆｆ）に蓄積する第１の状態と、
前記第２の入力端子に第３の信号（Ｖｉｎ３）を入力し、前記第１の入力端子に前記出力端子の信号（Ｖｏｕｔ）を帰還入力し、前記第１の状態に蓄積される前記容量素子（Ｃｏｆｆ）の電位差を保持するとともに、該電位差に基づいて前記第５のノードへ電圧信号を出力する第２の状態と、に制御される。
【００３８】
本発明に係る差動増幅器においては、データ出力期間が第１及び第２の期間（Ｔ０１及びＴ０２）を含み、
第１の期間（Ｔ０１）には、
前記差動対の第１の入力端子に、オン状態の第４のスイッチ（Ｓ４）を介して第１の信号（Ｖｉｎ２）が入力され、
前記差動対の第２の入力端子に、オン状態の第２のスイッチ（Ｓ２）を介して第２の信号（Ｖｉｎ１）が入力され、
前記第２及び第４のノードを、オン状態の第１のスイッチ（Ｓ１）により短絡し、
前記第３及び第４のノード間の電圧を前記容量素子（Ｃｏｆｆ）で保持し、
第２の期間（Ｔ０２）には、
前記第１、第２、第４のスイッチ（Ｓ１、Ｓ２、Ｓ４）はいずれもオフ状態とされ、
前記差動対の第１の入力端子に、オン状態の第５のスイッチ（Ｓ５）を介して出力端子（ＶＯＵＴ）が負帰還接続され、
前記差動対の第２の入力端子に、オン状態の第３のスイッチ（Ｓ３）を介して第３の信号（Ｖｉｎ３）が入力される。
【００３９】
本発明の一つのアスペクトに係る差動増幅器は、
第１及び第２の入力端子と、出力端子と、
前記第１及び第２の入力端子に入力対が接続され、前記第１及び第２の入力端子の電圧を電圧電流変換し第１及び第２のノードに差動電流を出力する差動対（Ｍ３、Ｍ４）と、
前記差動対に電流を供給する第１の電流源（Ｍ９）と、
前記第１のノードに接続され、前記第１のノードの電流を第３のノードの電圧に電流電圧変換する第１の負荷回路（Ｍ１）と、
前記第２のノードに接続され、前記第２のノードの電流と第４のノードの電圧の相互の変換を可逆的に行うとともに、第５のノードに電圧信号を出力する第２の負荷回路（Ｍ２）と、
前記第３及び第４のノードの間に接続される容量素子（Ｃｏｆｆ）と、
前記第５のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路（９０３）と、
を備え、
制御信号（スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５の制御信号）によって、
前記第１の入力端子に第１の信号（Ｖｉｎ２）を入力し、前記第２の入力端子に第２の信号（Ｖｉｎ１）を入力し、前記第１及び第２の負荷回路によって前記第３及び第４のノードにそれぞれ出力された電圧の電位差を前記容量素子に蓄積する第１の状態と、
前記第２の入力端子に第１の信号（Ｖｉｎ２）を入力し、前記第１の入力端子に前記出力端子の信号（Ｖｏｕｔ）を帰還入力し、前記第１の状態に蓄積される前記容量素子の電位差を保持するとともに、該電位差に基づいて前記第５のノードへ電圧信号を出力する第２の状態と、に制御される。
【００４０】
本発明に係る差動増幅器においては、データ出力期間が第１及び第２の期間（Ｔ０１及びＴ０２）を含み、
第１の期間（Ｔ０１）には、
前記差動対の第１の入力端子に、オン状態の第４のスイッチ（Ｓ４）を介して第１の信号（Ｖｉｎ２）が入力され、
前記差動対の第２の入力端子に、オン状態の第２のスイッチ（Ｓ２）を介して第２の信号（Ｖｉｎ１）が入力され、
前記第２及び第４のノードを、オン状態の第１のスイッチ（Ｓ１）により短絡し、
前記第３及び第４のノード間の電圧を前記容量素子（Ｃｏｆｆ）で保持し、
第２の期間（Ｔ０２）には、
前記第１、第２、第４のスイッチ（Ｓ１、Ｓ２、Ｓ４）はいずれもオフ状態とされ、
前記差動対の第１の入力端子に、オン状態の第５のスイッチ（Ｓ５）を介して出力端子（ＶＯＵＴ）が負帰還接続され、
前記差動対の第２の入力端子に、オン状態の第３のスイッチ（Ｓ３）を介して第１の信号（Ｖｉｎ２）が入力される。
【００４１】
本発明に係る差動増幅器において、例えば、前記第１及び第２の負荷回路はそれぞれ第１及び第２のトランジスタ（Ｍ１、Ｍ２）を備え、
前記第１のノードに前記第１のトランジスタ（Ｍ１）のドレインが接続され、
前記第３のノードに前記第１のトランジスタ（Ｍ１）のゲートが接続され、
前記第２及び第５のノードに前記第２のトランジスタ（Ｍ２）のドレインが接続され、
前記第４のノードに前記第２のトランジスタ（Ｍ２）のゲートが接続され、
前記第１のトランジスタ（Ｍ１）のゲートとドレインが短絡され、前記第１のトランジスタ（Ｍ１）のソースが固定電位に接続され、
前記第２のトランジスタ（Ｍ２）のゲートとドレインが、第１のスイッチ（Ｓ１）により接続又は遮断され、前記第２のトランジスタ（Ｍ２）のソースが固定電位に接続され、
前記第１及び第２のトランジスタ（Ｍ１、Ｍ２）によってカレントミラー負荷回路が構成される形態をとることができる。
【００４２】
本発明において、第１のスイッチは、第３のトランジスタ（Ｍ３１）で構成され、第３のトランジスタ（Ｍ３１）と前記第４のノード（ＰＣ）間にドレインとソースが接続されたトランジスタ（Ｍ３２）を備える構成としてもよい。また、前記２つのトランジスタ（Ｍ３１、Ｍ３２）には互いに極性が反転された制御信号がゲートに入力される。
【００４３】
本発明に係る差動増幅器において、
前記第１の負荷回路が第１及び第５のトランジスタ（Ｍ１、Ｍ１１）を備え、前記第２の負荷回路が第２及び第６のトランジスタ（Ｍ２、Ｍ１２）を備え、
前記第１のノードに前記第５のトランジスタ（Ｍ１１）のドレインが接続され、
前記第３のノードに前記第１のトランジスタ（Ｍ１）のゲートが接続され、
前記第２のノードに前記第６のトランジスタ（Ｍ１２）のドレインが接続され、
前記第４のノードに前記第２のトランジスタ（Ｍ２）のゲートが接続され、
前記第５のノードに前記第２のトランジスタ（Ｍ２）のドレイン及び前記第６のトランジスタ（Ｍ１２）のソースが接続され、
前記第１のトランジスタ（Ｍ１）のゲートと前記第５のトランジスタ（Ｍ１１）のドレインが短絡され、
前記第１のトランジスタのドレイン（Ｍ１）と前記第５のトランジスタ（Ｍ１１）のソースが短絡され、
前記第２のトランジスタ（Ｍ２）のゲートと前記第６（Ｍ１２）のトランジスタのドレインが、前記制御信号により接続又は遮断とされ、
前記第１、第２、第５、第６（Ｍ１、Ｍ２、Ｍ１１、Ｍ１２）のトランジスタによってカスコード型カレントミラー負荷回路を形成する構成としてもよい。
【００４４】
本発明に係る差動増幅器において、第１の電流源９０４（Ｍ９）と並列に接続される第２の電流源（Ｍ５９）と第６のスイッチ（Ｓ７）を備え、前記第１の期間（Ｔ０１）内において第６のスイッチ（Ｓ７）をオンとし、第２の期間（Ｔ０２）にオフとされる構成をとってもよい。
【００４５】
本発明において、差動増幅器の出力端子（ＶＯＵＴ）と外部負荷との間に、出力スイッチを備える構成をとり、前記第１の期間（Ｔ０１）内において前記出力スイッチをオフとし、第２の期間において出力スイッチをオンとする構成をとってもよい。
【００４６】
本発明の一つのアスペクトに係るデジタルアナログ変換器は、前記、本発明の差動増幅器を備え、
高位側の第１の電位（ＶＡ）と低位側の第２の電位（ＶＢ）との間に直列に接続される抵抗群（３０１）と、
前記抵抗群（３０１）のタップから電位を入力し、選択信号に基づき、前記第１、第２、第３の信号に供給すべき電圧を選択する選択回路（３０２）と、を備える。
【００４７】
本発明の一つのアスペクトに係る表示装置は、階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、増幅回路として、前記、本発明の差動増幅器を有する。
【００４８】
本発明に係る表示装置は、複数の前記データ線が、第１のデータ線と、前記第１のデータ線の相隣る第２のデータ線を含み、
複数の差動増幅器が、充電用の第１の差動増幅器と、放電用の第２の差動増幅器を含み、
前記第１の差動増幅器と、前記第１及び第２のデータ線との間に第１、第２の出力スイッチを備え、
前記第２の差動増幅器と、前記第１及び第２のデータ線との間に第３、第４の出力スイッチを備え、
所定のデータ出力期間に、前記第２及び第３の出力スイッチはオフとされ、前記第１及び第４の出力スイッチはオンとされ、
前記所定のデータ出力期間の次のデータ出力期間では、前記第１及び第４の出力スイッチはオフとされ、前記第２及び第３の出力スイッチがオンされる構成としてもよい。
【発明の効果】
【００４９】
本発明によれば、素子特性の製造ばらつき等に対して、低電力で高い電圧精度の出力精度が可能であり、さらに多値出力化が可能な差動増幅器を構成することで、デコーダに入力する階調電圧数やデコーダを構成するトランジスタ数を削減し、デジタル・アナログ変換器の省面積化を図ることができる、という効果がある。
【発明を実施するための最良の形態】
【００５０】
上記した本発明についてさらに詳細に記述すべく、添付図面を参照して以下に説明する。なお、各図において、同じ構成要素については、同一符号が付されている。
【００５１】
＜第１の実施形態＞
以下、本発明の第１の実施の形態について回路構成を説明する。図１は、本発明の第１の実施形態の差動増幅器の構成を示す図である。図１を参照すると、本実施形態にかかる差動増幅器は、電流源９０４（バイアス電圧が供給されているトランジスタＭ９）で駆動される差動対（トランジスタＭ３、Ｍ４）と、差動対が接続される負荷回路と、差動出力信号を受ける出力段増幅回路９０３を備えている。負荷回路は、トランジスタＭ１及びＭ２からなり、それぞれのドレインがＭ３及びＭ４のドレインに接続される。また、トランジスタＭ１のゲートとトランジスタＭ２のゲートとの間に容量素子Ｃｏｆｆが接続される。また、トランジスタＭ１はゲートとドレインが短絡されたダイオード接続となっており、トランジスタＭ２のゲートとドレインとの間にはスイッチＳ１が備えられており、スイッチＳ１の制御により、トランジスタＭ２をダイオード接続とするか否かを切り替える。
【００５２】
差動対の一方のトランジスタＭ４のゲートには、スイッチＳ２を介して入力端子ＶＩＮ１が接続され、スイッチＳ３を介して入力端子ＶＩＮ２が接続され、差動対の他方のトランジスタＭ３のゲートには、スイッチＳ４を介して入力端子ＶＩＮ２が接続され、スイッチＳ５を介して出力端子ＶＯＵＴが接続される。
【００５３】
図１の差動増幅器において、Ｍ１、Ｍ２がＰＭＯＳトランジスタで構成され、Ｍ３、Ｍ４、Ｍ９はＮＭＯＳトランジスタで構成され、トランジスタＭ１及びＭ２のソースが共通電源端子ＶＤＤに接続され、トランジスタＭ９のソースが共通グラント端子ＶＳＳに接続され、外部負荷を充電するアンプとして働く。本発明は、このような充電用アンプに限定することなく、例えば図２に示されるように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを逆にした構成の放電用アンプに対しても有効である。
【００５４】
図３は、１データ出力期間における図１（または図２）の差動増幅器の各スイッチを制御する制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５のタイミングチャート図である。１データ出力期間は期間Ｔ０１及び期間Ｔ０２に分けられる。
【００５５】
次に、図３のタイミングチャート図を参照して、図１に示した本実施形態に係る差動増幅器の動作について説明する。オフセット検出期間Ｔ０１において、スイッチＳ１、Ｓ２、Ｓ４がオン状態とされ、スイッチＳ３、Ｓ５がオフ状態とされる。このとき、差動対のトランジスタＭ４に入力端子ＶＩＮ１（電圧Ｖｉｎ１）が接続され、トランジスタＭ３に入力端子ＶＩＮ２（電圧Ｖｉｎ２）が接続される。また、スイッチＳ１がオンとされることにより、トランジスタＭ２及びＭ１ともにドレインとゲートが短絡されたダイオード接続となる。期間Ｔ０１において、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４に流れるドレイン電流をそれぞれＩ１、Ｉ２、Ｉ３、Ｉ４とすると、Ｉ１、Ｉ２、Ｉ３、Ｉ４は以下の式（１）乃至（４）でそれぞれ表される。
【００５６】
0004556824.tif 000002
…(1)
【００５７】
0004556824.tif 000003
…(2)
【００５８】
0004556824.tif 000004
…(3)
【００５９】
0004556824.tif 000005
…(4)
【００６０】
ここで、Ｖｇ１、Ｖｇ２は、トランジスタＭ１、Ｍ２のゲート・ソース間電圧であり、ＶｓはトランジスタＭ３及びＭ４の共通ソース電位（トランジスタＭ９のドレイン電位）である。また、βｐ及びβｎは、それぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのトランスコンダクタンスであって、μを移動度、Ｃｏｘをゲート酸化膜容量、Ｗをゲート幅、Ｌをゲート長とした場合に、β＝μ・Ｃｏｘ・Ｗ／Ｌで定義される。また、Ｖｔｈｐ１、Ｖｔｈｐ２、Ｖｔｈｎ３、Ｖｔｈｎ４は、それぞれ、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のしきい値電圧である。
【００６１】
容量Ｃｏｆｆに所定の電位が設定され、回路動作が定常となった場合、
Ｉ１＝Ｉ３、
Ｉ２＝Ｉ４
となる。このとき、それぞれの関係式から、Ｖｇ１とＶｇ２を導出すると、以下の式（５）、（６）が導かれる。
【００６２】
Ｉ１＝Ｉ３
より、
0004556824.tif 000006
…(5)
【００６３】
Ｉ２＝Ｉ４
より、
0004556824.tif 000007
…(6)
【００６４】
したがって、容量Ｃｏｆｆに設定される電圧Ｖ２−１は、次式（７）のようになる。
0004556824.tif 000008
…(7)
【００６５】
上式（７）の、第１項は、Ｖｉｎ１とＶｉｎ２の差電圧に比例する項であり、第２項及び第３項は、差動回路内のトランジスタのしきい値偏差である。
【００６６】
次に、オフセット補正出力期間Ｔ０２において、スイッチＳ１、Ｓ２、Ｓ４がオフ状態とされ、Ｓ３、Ｓ５がオン状態とされる。このとき、差動対のトランジスタＭ４に入力端子ＶＩＮ２（電圧Ｖｉｎ２）が接続され、Ｍ３に出力端子ＶＯＵＴ（電圧Ｖｏｕｔ）が接続される。また、Ｓ１がオフとされることにより、Ｍ２のドレインとゲートが切り離され、容量Ｃｏｆｆの両端には、期間Ｔ０１終了直後の電位差が保持されている。期間Ｔ０２において、Ｍ１、Ｍ２、Ｍ３、Ｍ４に流れるドレイン電流をＩ１ｂ、Ｉ２ｂ、Ｉ３ｂ、Ｉ４ｂとすると、以下の式（８）乃至（１１）が成り立つ。
【００６７】
0004556824.tif 000009
…(8)
【００６８】
0004556824.tif 000010
…(9)
【００６９】
0004556824.tif 000011
…(10)
【００７０】
0004556824.tif 000012
…(11)
【００７１】
ここで、Ｖｇ１ｂ、Ｖｇ２ｂは、期間Ｔ０２における、トランジスタＭ１、Ｍ２のゲート・ソース間電圧である。
【００７２】
ところで、出力端子ＶＯＵＴの出力電圧は、トランジスタＭ３のゲートに入力されているため、差動回路（Ｍ１、Ｍ２、Ｍ３、Ｍ４）及び容量Ｃｏｆｆに保持された電位のフィードバック作用により、出力電圧Ｖｏｕｔは、所定電位に到達し安定する。
【００７３】
このとき、
Ｉ１ｂ＝Ｉ３ｂ、
Ｉ２ｂ＝Ｉ４ｂ
となる。
【００７４】
よって、それぞれの関係式から、Ｖｇ１ｂ、Ｖｇ２ｂを導出すると、次式（１２）、（１３）のようになる。
【００７５】
Ｉ１ｂ＝Ｉ３ｂ
より、
0004556824.tif 000013
…(12)
【００７６】
Ｉ２ｂ＝Ｉ４ｂ
より、
0004556824.tif 000014
…(13)
【００７７】
ここで、期間Ｔ０１から期間Ｔ０２に移行する際、容量Ｃｏｆｆに保持される電荷が保存されるので、以下の関係（式（１４））が成り立ち、出力電圧Ｖｏｕｔが定まる。
【００７８】
0004556824.tif 000015
…(14)
【００７９】
したがって、上記の一連の制御によって、出力電圧波形は、図４に示されるとおりになる。
【００８０】
すなわち、期間Ｔ０１において、容量Ｃｏｆｆにオフセット電圧（＝Ｖｏｆｆ）と外挿差電圧（＝Ｖｉｎ２−Ｖｉｎ１）を重畳した電圧が設定され、期間Ｔ０２において、容量Ｃｏｆｆに保持される電位に基づき、フィードバック作用によって、Ｖｉｎ２とＶｉｎ１を１対２に外分した電圧を出力電圧Ｖｏｕｔとして高精度に出力することができる。
【００８１】
図５（ａ）及び図５（ｂ）は、本実施例におけるオフセット検出及びオフセット補正出力動作の作用を説明するための図である。図５（ａ）は、期間Ｔ０１における各トランジスタのゲート・ソース間電圧とドレイン電流の関係を示しており、図５（ｂ）は、期間Ｔ０２における各トランジスタのゲート・ソース間電圧とドレイン電流の関係を示している。また、トランジスタＭ３とＭ４の特性は同一特性が望まれ、トランジスタＭ１とＭ２の特性は同一特性が望まれるが、前記製造ばらつきに起因したしきい値偏差が生じることを考慮して、トランジスタＭ１とＭ２、及び、トランジスタＭ３とＭ４の特性曲線は一定量ずらしてある。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタでドレイン電流の方向（極性符号）は異なるが、便宜上、同一極性に揃えてある。
【００８２】
期間Ｔ０１において、ＮＭＯＳトランジスタＭ４にＶｉｎ１が入力され、ＮＭＯＳトランジスタＭ３にＶｉｎ２が入力されると、Ｍ４とＭ３のゲート有効電圧（ゲート・ソース間電圧からしきい値電圧を差し引いた電圧）が、トランスコンダクタンスの比√βｎ/√βｐ で、ＰＭＯＳトランジスタＭ２とＭ１の夫々のゲートに伝達される（Ｉ１＝Ｉ３、Ｉ２＝Ｉ４が成り立つように伝達される）。よって、Ｖｇ１及びＶｇ２の電圧が決定され、容量Ｃｏｆｆの両端に設定される電位差は、次式（１５）で表される。
【００８３】
0004556824.tif 000016
…(15)
【００８４】
次に、期間Ｔ０２において、トランジスタＭ４にＶｉｎ２が入力される。このとき、Ｖｏｕｔが定常状態に達したとすれば、Ｉ２＝Ｉ４が成り立ち、トランスコンダクタンスの比 √βｎ/√βｐ で、ゲート有効電圧がトランジスタＭ２に伝達され、Ｖｇ２ｂが決定する。容量Ｃｏｆｆには所定の電位が保持されているため、Ｖｇ１ｂが決定する。Ｖｇ１ｂが決定すると、Ｉ１＝Ｉ３が成り立っているのでトランスコンダクタンスの比 √βｐ/√βｎ でゲート有効電圧がトランジスタＭ３に伝達され、出力電圧Ｖｏｕｔが決定される。このとき、Ｖｏｕｔは、次式（１６）（上式（１４）と同一）で表される。
【００８５】
0004556824.tif 000017
…(16)
【００８６】
以上、図１の回路の動作と作用を説明したが、逆極性で構成した図２の差動増幅器でも同様の効果が得られることは勿論である。また、高電位電源にはＶＤＤ、低電位電源にはＶＳＳを記載しているが、これらの電源は、低インピーダンスな固定電位なら任意に設定してもかまわない。
【００８７】
上記のように、入力電圧を１対２に外分する出力電圧を出力することができるため、Ｖｉｎ１、Ｖｉｎ２の電圧を最適な電圧とすることによって、期間Ｔ０２においてさまざまな電圧が出力できる。すなわち、入力電圧数よりも出力電圧数が多くなる多値出力化が可能となる。
【００８８】
図６（ａ）、図６（ｂ）は、図１の差動増幅器による多値出力化の実施例を説明するための図である。図６（ａ）は、入出力レベルの関係を示しており、図６（ｂ）は、２ビットデジタルデータ（Ｄ１、Ｄ０）に関連付けた電圧選択状態の関係を示している。図６（ａ）に示されるように、入力電圧がＡのレベルとＢのレベルがある場合について説明する。入力電圧Ｖｉｎ１とＶｉｎ２のそれぞれを、電圧Ａ、または電圧Ｂに選択することにより、出力電圧として、Ｖｏ１〜Ｖｏ４の４つのレベルを出力することが可能である。
【００８９】
電圧Ｖｏ１を出力する場合、（Ｖｉｎ１、Ｖｉｎ２）＝（Ｂ、Ａ）を選択すると、上式（１６）より、
Ｖｏ１＝｛Ａ＋（Ａ−Ｂ）｝＝｛Ａ−（Ｂ−Ａ）｝  
となる。
すなわち、電圧Ｖｏ１は、電圧Ａから、電位差（Ｂ−Ａ）だけ、低電位側へレベルシフトされた電圧となる。
【００９０】
電圧Ｖｏ２を出力する場合、（Ｖｉｎ１、Ｖｉｎ２）＝（Ａ、Ａ）を選択すると、上式（１６）より、
Ｖｏ２＝｛Ａ＋（Ａ−Ａ）｝＝Ａ
となる。すなわち、電圧Ｖｏ２は、電圧Ａとなる。
【００９１】
電圧Ｖｏ３を出力する場合、（Ｖｉｎ１、Ｖｉｎ２）＝（Ｂ、Ｂ）を選択すると、上式（１６）より、
Ｖｏ３＝｛Ｂ＋（Ｂ−Ｂ）｝＝Ｂ
となる。すなわち、電圧Ｖｏ３は、電圧Ｂとなる。
【００９２】
電圧Ｖｏ４を出力する場合、（Ｖｉｎ１、Ｖｉｎ２）＝（Ａ、Ｂ）を選択すると、上式（１６）より、
Ｖｏ４＝｛Ｂ＋（Ｂ−Ａ）｝
となる。すなわち、電圧Ｖｏ４は、電圧Ｂから、電位差（Ｂ−Ａ）だけ、高電位側へレベルシフトされた電圧となる。
【００９３】
上記のとおり、図６（ａ）に示すように選択した場合には、２つの入力電圧に対して、４つのレベルの電圧が出力可能となり、このとき、隣り合うレベル間隔を一定の電位差（Ｂ−Ａ）に設定することができる。
【００９４】
また、図６（ｂ）に示すように、２ビットデジタルデータ（Ｄ１、Ｄ０）によって、４つの電圧Ｖｏ１〜Ｖｏ４を選択出力することもできる。
【００９５】
すなわち、２ビットデジタルデータ（Ｄ１、Ｄ０）＝（０，０）、（０，１）、（１，０）、（１，１）に応じてレベルＶｏ１〜Ｖｏ４を出力する。
【００９６】
図７は、本発明の差動増幅器を用いたデジタル・アナログ変換器の構成を示す図である。図７において、回路ブロック３０３（多値出力型差動増幅器）として、図１や図２などの本発明の実施形態に示される差動増幅器を用いている。
【００９７】
回路ブロック３０３へ選択入力されるｍ個の電圧Ｖ１〜Ｖｍは、電源電圧ＶＡとＶＢの間に直列に接続された複数の抵抗素子３０１の接続端子で生成され、各電圧はスイッチ群３０２で選択されて、２つの入力端子ＶＩＮ１、ＶＩＮ２へ出力される。
【００９８】
回路ブロック３０３には、スイッチ制御信号が入力され、図１や図２に示されるスイッチＳ１〜Ｓ５の制御を行う。
【００９９】
スイッチ群３０２には、選択信号が入力され、選択信号に応じた電圧レベルが入力端子ＶＩＮ１、ＶＩＮ２へ出力される。選択信号としては、映像データなどのデジタル信号を用いることができる。
【０１００】
図６を用いて説明したように、回路ブロック３０３は、少なくとも２つの異なる入力電圧に対して、選択条件により、４つの電圧レベルを出力することができる。
【０１０１】
よって、ＶＩＮ１、ＶＩＮ２への入力として、ｍ個の電圧Ｖ１〜Ｖｍを、様々に選択することで、更に、ｍ個以上の多数の電圧レベルを出力することができる。図７のデジタル・アナログ変換器の構成によって、少ない入力電圧数で多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路（図２２のデジタル・アナログ変換回路ブロック部分）よりも、回路規模を小さくすることができる。
【０１０２】
＜第２の実施形態＞
次に、本発明の第２の実施の形態について説明する。図８は、本発明の第２の実施形態の差動増幅器の構成を示す図である。図８を参照すると、本実施形態にかかる差動増幅器は、電流源９０４（バイアス電圧が供給されているトランジスタＭ９）で駆動される差動対（Ｍ３、Ｍ４）と、差動対が接続される負荷回路と、差動出力信号を受ける出力段増幅回路９０３を備えている。上記の負荷回路は、トランジスタＭ１及びＭ２からなり、それぞれのドレインがトランジスタＭ３及びＭ４のドレインに接続される。また、トランジスタＭ１のゲートとＭ２のゲートとの間に容量素子Ｃｏｆｆが接続される。また、トランジスタＭ１はダイオード接続となっており、トランジスタＭ２は、ゲートとドレイン間にスイッチＳ１が備えられており、スイッチＳ１のオンオフ制御により、トランジスタＭ２をダイオード接続とするか否かを切り替える。
【０１０３】
差動対の一方のトランジスタＭ４のゲートには、スイッチＳ２を介して入力端子ＶＩＮ１が接続され、スイッチＳ３を介してＶＩＮ３が接続され、差動対の他方のトランジスタＭ３のゲートには、スイッチＳ４を介して入力端子ＶＩＮ２が接続され、スイッチＳ５を介して出力端子ＶＯＵＴが接続される。
【０１０４】
図８の差動増幅器は、トランジスタＭ１、Ｍ２がＰＭＯＳトランジスタで構成され、トランジスタＭ３、Ｍ４、Ｍ９がＮＭＯＳトランジスタで構成され、トランジスタＭ１及びＭ２のソースが低インピーダンスの共通電源端子ＶＤＤが接続され、トランジスタＭ９のソースが共通グランド端子ＶＳＳに接続され、外部負荷を充電するアンプとして働く。なお、本発明は、充電用アンプに限定されるものでなく、ＮＭＯＳとＰＭＯＳを逆にした構成の放電用アンプに対しても有効である。
【０１０５】
図９は、１データ出力期間における図８の差動増幅器の各スイッチを制御する制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５のタイミングチャート図である。１データ出力期間は期間Ｔ０１及び期間Ｔ０２に分けられる。
【０１０６】
次に、図９のタイミングチャート図を参照して、図８に示した本実施形態にかかる差動増幅器の動作について説明する。オフセット検出期間Ｔ０１において、スイッチＳ１、Ｓ２、Ｓ４がオン状態とされ、スイッチＳ３、Ｓ５がオフ状態とされる。このとき、差動対のトランジスタＭ４に入力端子ＶＩＮ１（電圧Ｖｉｎ１）が接続され、トランジスタＭ３に入力端子ＶＩＮ２（電圧Ｖｉｎ２）が接続される。また、スイッチＳ１がオンとされることにより、トランジスタＭ２及びＭ１ともにダイオード接続となる。このとき、容量Ｃｏｆｆに設定される電圧は、前記第１の実施形態と同様にして導出され、次式（１７）となる。
【０１０７】
0004556824.tif 000018
…(17)
【０１０８】
次にオフセット補正出力期間Ｔ０２において、スイッチＳ１、Ｓ２、Ｓ４がオフ状態とされ、Ｓ３、Ｓ５がオン状態とされる。このとき、差動対のトランジスタＭ４に入力端子ＶＩＮ３（電圧Ｖｉｎ３）が接続され、トランジスタＭ３に出力端子ＶＯＵＴ（電圧Ｖｏｕｔ）が接続される。また、スイッチＳ１がオフとされることにより、Ｍ２のドレインとゲートが切り離され、容量Ｃｏｆｆには、期間Ｔ０１終了直後の電位差が保持されている。このとき、第１の実施形態と同様に計算でき、出力電圧Ｖｏｕｔは次式（１８）となる。
【０１０９】
0004556824.tif 000019
…(18)
【０１１０】
したがって、上記の一連の制御によって、出力電圧波形は、図１０に示されるとおりになる。すなわち、期間Ｔ０１において、容量Ｃｏｆｆにオフセット電圧（＝Ｖｏｆｆ）と入力差電圧（＝Ｖｉｎ２−Ｖｉｎ１）を重畳した電圧が設定され、期間Ｔ０２において、容量Ｃｏｆｆに保持される電位に基づき、フィードバック制御によって、電位Ｖｉｎ３から電位差（Ｖｉｎ２−Ｖｉｎ１）だけレベルシフトした電圧を出力電圧Ｖｏｕｔとして高精度に出力することができる。
【０１１１】
なお、図８の差動増幅器の多値出力化の実施例は、Ｖｉｎ３＝Ｖｉｎ２と設定した場合、図６と同様である。また、Ｖｉｎ３＝Ｖｉｎ２とすれば、デジタル・アナログ変換器の実施例も図７と同様である。
【０１１２】
したがって、前記第１の実施形態と同様に、図８の差動増幅器を用いたデジタル・アナログ変換器は、少ない入力電圧数で、多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも、回路規模を小さくすることができる。
【０１１３】
＜第３の実施形態＞
次に、本発明の第３の実施の形態について説明する。図１１は、本発明の第３の実施形態の差動増幅器の構成を示す図である。図１１と図１（第１の実施形態の構成）の差異のみを説明する。図１１では、トランジスタＭ１１、Ｍ１２が追加され、各々のゲートにはＶＢＩＡＳ２により所定の電位が印加されている。また、トランジスタＭ１１のドレインは、トランジスタＭ３のドレインとＭ１のゲートとＣｏｆｆの一端とに接続され、トランジスタＭ１１のソースはＭ１のドレインに接続される。Ｍ１２のドレインは、Ｍ４のドレインとＭ２のゲートと、スイッチＳ１を介してＣｏｆｆの他端に接続され、トランジスタＭ１２のソースはＭ２のドレインに接続される。スイッチＳ１がオフのとき、Ｍ１、Ｍ２、Ｍ１１、Ｍ１２の４つのトランジスタによりカスコード型カレントミラー回路を形成している。
【０１１４】
トランジスタＭ１及びＭ２のみで形成する最も単純なカレントミラー回路の場合、チャネル長変調効果（ゲートとドレインの電位差が広がるほど反転層による実際のチャネル長が短くなる効果）によって、Ｍ１とＭ２のドレイン電流がドレイン電圧に依存して変化し、カレントミラー回路の出力電流に誤差を生じる。そこで、上記、カスコード型カレントミラー回路を構成すれば、チャネル長変調効果による電流誤差を抑えることができ、高い精度で電流の演算を行うことができる。これらの議論は例えば、非特許文献１に記載されている。
【０１１５】
図１１に示した本実施形態におけるスイッチ制御は、前記第１の実施形態と同様とされ、図３のタイミングチャート図と同一である。
【０１１６】
図１１のカスコードカレントミラー回路以外にも、トランジスタを縦続又は折返して接続することでカスコードを形成した回路があるが、他のカスコードカレントミラーにおいても同様の原理で多値出力化が可能である。図１１のカスコードにした場合、縦続のトランジスタＭ２とＭ１２により決まる出力電圧範囲の制限を最小にできるという利点を有している。
【０１１７】
したがって、図１１のような構成とすることで、素子特性の製造ばらつき等に対して、より高精度に多値出力化が可能となり、デジタル・アナログ変換器の省面積化を図ることができる。
【０１１８】
＜第４の実施形態＞
次に、本発明の第４の実施の形態について説明する。図１２は、本発明の第４の実施形態の差動増幅器の構成を示す図である。以下では、図１２と図１（第１の実施形態の構成）の相違点について説明する（同一箇所の説明は適宜省略する）。本実施形態では、スイッチＳ１とノードＰＣの間に、入力端と出力端が短絡したスイッチＳ６が付加されている。スイッチＳ１及びＳ６で形成されるスイッチ回路９１０によって、スイッチＳ１がオフする際に生じる、スイッチノイズを低減することができる。ここで、スイッチＳ１とＳ６の制御信号のタイミングは、逆相の関係（片方がオンのとき、他方がオフの関係）に設定しなければならない。また、それ以外のＳ１〜Ｓ５を制御するタイミングは、図３のタイミングチャート図と同一である。
【０１１９】
スイッチオフ時に生じるノイズの原因は、スイッチの容量結合やチャネル電荷に起因して生ずるものである。スイッチオフ時に、スイッチＳ１から容量Ｃｏｆｆに電荷が流れてしまった場合、容量Ｃｏｆｆに保持される電位が精確でなくなり、出力オフセットの原因となる。
【０１２０】
スイッチ回路９１０を詳細に説明するために、図１３（ａ）乃至図１３（ｃ）にトランジスタで構成されるスイッチの構成例を示す。図１３（ａ）は、ＰＭＯＳトランジスタのみで構成されるスイッチ回路であり、図１３（ｂ）はＮＭＯＳトランジスタのみで構成されるスイッチ回路であり、図１３（ｃ）はＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるスイッチ回路である。トランジスタＭ３１（またはＭ４１）はスイッチＳ１に対応するものであり、トランジスタＭ３２（またはＭ４２）はスイッチＳ６に対応するものである。
【０１２１】
ここで、図１２の差動増幅器は、充電用アンプであって、スイッチＳ１付近のノードＰＡ及びＰＣは、電源ＶＤＤ近辺であるため、スイッチ回路はＰＭＯＳスイッチ（図１３（ａ））又はＣＭＯＳスイッチ（図１３（ｃ））を用いることが望ましい。図１２の構成とＰＭＯＳ／ＮＭＯＳを逆にした構成の放電用アンプの場合は、ＮＭＯＳスイッチ（図１３（ｂ））又はＣＭＯＳスイッチ（図１３（ｃ））を用いることで本実施形態と同様の効果を得ることができる。
【０１２２】
次に、このスイッチ回路９１０の動作について説明する。以下、図１２のスイッチ回路として、図１３（ａ）に示されるＰＭＯＳスイッチ回路を用いるものとして説明する。
【０１２３】
オフセット検出期間Ｔ０１において、スイッチＳ１がオンとされ、スイッチＳ６がオフとされ、容量Ｃｏｆｆには所定の電位が設定される。図１３に示される記号によって説明すると、スイッチ制御クロックφａがＨＩＧＨレベルとなり、φｂがＬＯＷレベルとなり、Ｍ３１のドレイン・ソースは導通状態となる。
【０１２４】
次に、オフセット補正出力期間Ｔ０２において、スイッチＳ１がオフとされると同時に、スイッチＳ６がオンとされる。図１３に示される記号によって説明すると、スイッチ制御クロックφaがＬＯＷレベルとなり、φｂがＨＩＧＨレベルとなり、トランジスタＭ３１のドレイン・ソースは非導通状態となる。トランジスタＭ３１が導通から非道通状態に移行する際、トランジスタＭ３１のチャネル電荷がドレイン・ソースに分配され、かつ、φｂのクロックがトランジスタの容量結合を介して伝わり、スイッチノイズが発生する。しかしながら、スイッチノイズによる電荷発生を相殺するように、逆相クロックφａが入力されるトランジスタＭ３２から電荷が発生するので、スイッチノイズは抑制される。
【０１２５】
一般に、トランジスタＭ３２のゲート幅は、Ｍ３１のゲート幅の半分とすることによって、精確にノイズを相殺することができる。
【０１２６】
図１３（ｂ）または、図１３（ｃ）を用いた場合でも、上記と同様の原理で、スイッチノイズを抑制し、容量素子Ｃｏｆｆに精確に電圧を保持することができる。
【０１２７】
したがって、図１２のような構成とすることで、素子特性の製造ばらつきやスイッチノイズに対して、より高精度な多値出力化が可能となり、デジタル・アナログ変換器の省面積化を図ることができる。
【０１２８】
＜第５の実施形態＞
本発明の第５の実施の形態について説明する。図１４は、本発明の第５の実施形態の差動増幅器の構成を示す図である。図１４と図１（第１の実施形態の構成）の差異のみを説明する。本実施形態では、グランド端子ＶＳＳと、差動対トランジスタＭ３・Ｍ４の共通ソース端子との間に、スイッチＳ７を介してトランジスタＭ５９が付加されている。スイッチＳ１〜Ｓ５を制御するタイミングは、図３のタイミングチャート図と同一である。また、ここで、スイッチＳ１とＳ７の制御信号のタイミングは、同相の関係である（オン・オフが同一）。
【０１２９】
オフセット検出期間Ｔ０１において、容量Ｃｏｆｆに所定の電位が設定されるが、その際、放電（または充電）に要する時間を決める一つの要因は、電流源９０４（Ｍ９）である。オフセット検出期間は、外部負荷の駆動に実質寄与しない期間であるため、この期間を短くすることが望ましい。
【０１３０】
差動回路（Ｍ１、Ｍ２、Ｍ３、Ｍ４）に流れる電流は、電流源９０４で決定されるため、この電流の大きさによって、容量Ｃｏｆｆに所定電圧が設定される時間が決まる。
【０１３１】
期間Ｔ０１内において、スイッチＳ７をオンとし、電流源９０４に補助的な電流源９０５を並列形態で接続することで、差動回路を駆動する電流量を増やし、容量Ｃｏｆｆにいち早く所望の電位を設定する。
【０１３２】
期間Ｔ０２においては、スイッチＳ７をオフとし、電流源９０３によってのみ差動回路を駆動する。
【０１３３】
よって、図１４のような構成とすることで、素子特性の製造ばらつき等に対して、高精度な多値出力化が可能となり、デジタル・アナログ変換器の省面積化を図ることができる。さらに、電流源９０５とスイッチＳ７の作用によって、オフセット検出期間の短縮を図ることができる。
【０１３４】
＜第６の実施形態＞
本発明の第６の実施の形態について説明する。図２３は、本発明の第６の実施形態の表示装置におけるデータドライバの構成を示す図である。図２４は、図２３の制御タイミングチャートを示す図である。
【０１３５】
図２３に示した本実施形態の表示装置のデータドライバが、従来の表示装置のデータドライバ（図２２）と相違している点は、
・出力回路（６０３）として、本発明の第１の実施形態で示されるような、多値出力型の差動増幅器を備え、
それに付随する２値のアナログ値を出力回路へ出力するデコーダ６０５を備え、
・さらに、出力回路６０３とデータドライバ出力端子間に接続される出力スイッチ回路６０４を備えている点である。
【０１３６】
図２３において、正極性出力差動増幅器６０１の構成は、例えば、図１に示される充電用の差動増幅器の構成を用い、負極性出力差動増幅器６０２の構成は、例えば、図２に示される放電用の差動増幅器の構成を用いる。
【０１３７】
出力回路６０３の内部では、正極性出力差動増幅器６０１と、負極性出力差動増幅器６０２が、１データ線毎に、交互に配置された構成である。
【０１３８】
液晶表示装置を駆動する場合、液晶の長寿命化の観点から、液晶に印加する電圧は、正極・負極を出力期間毎に交互に印加するのが一般的である。さらに、液晶パネル内での液晶印加電圧の偏りを視覚的に相殺するために、隣り合う画素毎（データ線毎）に、正極・負極を交互に印加するドット反転駆動法が一般的に用いられる。
【０１３９】
本実施形態は、上記の理由で、正極と負極の電圧を交互に印加するために、増幅器６０１と増幅器６０２を交互に配置している。
【０１４０】
出力スイッチ回路６０４は、２つの増幅器で両極性構成とされる差動増幅器（６０１、６０２）の出力端子とデータドライバ出力端子群２１０との間に接続された４つのスイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂを一組とする複数のスイッチで構成される。スイッチＳｐａ及びＳｐｂは、Ｐチャネルトランジスタで構成されたスイッチであり、スイッチＳｎａ及びＳｎｂは、Ｎチャネルトランジスタで構成されたスイッチである。
【０１４１】
次に、図２４のタイミングチャートを参照して、図２３の表示装置のデータドライバの動作について説明する。ただし、データ線に印加する電圧の極性反転駆動方式としてドット反転駆動法を用いるものとして説明する。
【０１４２】
図２４に示した制御信号は、図３に示されるスイッチＳ１〜Ｓ５の制御信号に加えて、出力スイッチを制御する信号ＣＴＬ１及びＣＴＬ２を付加してある。
【０１４３】
出力スイッチ制御信号ＣＴＬ１とＣＴＬ２は、以下の４相を周期的に繰り返す。
【０１４４】
第１の相（図２４の時刻Ｔ１からＴａ１２まで）では、時刻Ｔ１にてＣＴＬ２がＬＯＷレベルとされ、この期間でＣＴＬ１及びＣＴＬ２の両方がＬＯＷレベルとなる。これにより、スイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂは全てオフとされる。
【０１４５】
第２の相（図２４の時刻Ｔａ１２からＴ２まで）では、時刻Ｔａ１２にてＣＴＬ１がＨＩＧＨレベルとされ、ＣＴＬ２はＬＯＷレベルのままである。これにより、スイッチＳｐａ及びＳｎａがオンとされ、スイッチＳｐｂ及びＳｎｂがオフとされる。
【０１４６】
第３の相（図２４の時刻Ｔ２からＴａ２３まで）では、時刻Ｔ２でＣＴＬ１がＬＯＷレベルとされ、この期間でＣＴＬ１及びＣＴＬ２の両方がＬＯＷレベルとなる。これにより、スイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂは全てオフとされる。
【０１４７】
第４の相（図２４の時刻Ｔａ２３からＴ３まで）では、時刻Ｔａ２３でＣＴＬ２がＨＩＧＨレベルとされ、ＣＴＬ１はＬＯＷレベルのままである。これにより、スイッチＳｐｂ及びＳｎｂがオンとされ、スイッチＳｐａ及びＳｎａがオフとされる。
【０１４８】
第１の相から第４の相を周期的に繰り返すことによって、差動増幅器（６０１、６０２）の出力端とデータドライバ出力端子（ＯＵＴ１〜ＯＵＴｎ）との接続関係が決定される。
【０１４９】
第１の相と第３の相では、差動増幅器（６０１、６０２）の出力端とデータドライバ出力端子（ＯＵＴ１〜ＯＵＴｎ）とは、切断された状態である。図２４では、この期間が、ちょうどオフセット検出期間Ｔ０１と重複している。
【０１５０】
これは、オフセット検出期間Ｔ０１が実質、外部負荷（液晶やデータ線）を駆動するのに寄与しないため、その間、出力スイッチ（Ｓｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂ）を全てオフ状態とすることにより、オフセット検出期間において増幅器が外部負荷に流れる余分な電流を遮断するという効果を得るためである。
【０１５１】
第２の相では、正極性出力差動増幅器（６０１）が奇数番目のデータドライバ出力端子（ＯＵＴ１、ＯＵＴ３、ＯＵＴ５・・・）に接続され、負極性出力差動増幅器（６０２）が偶数番目のデータドライバ出力端子（ＯＵＴ２、ＯＵＴ４、ＯＵＴ６、…）に接続される。
【０１５２】
また、第４の相では、正極性出力差動増幅器（６０１）が偶数番目のデータドライバ出力端子（ＯＵＴ２、ＯＵＴ４、ＯＵＴ６、…）に接続され、負極性出力差動増幅器（６０２）が奇数番目のデータドライバ出力端子（ＯＵＴ１、ＯＵＴ３、ＯＵＴ５、…）に接続される。
【０１５３】
第２の相の開始時刻と第４の開始時刻（Ｔａ１２、Ｔａ２３）では、差動増幅器（６０１、６０２）内の容量Ｃｏｆｆにオフセット（Ｖｏｆ）とレベルシフト電圧（Ｖｉｎ２−Ｖｉｎ１）とが保持されているため、第２及び第４の相では、高精度で、かつ、レベルシフトされた電圧が出力される。
【０１５４】
したがって、本実施形態の表示装置のデータドライバを用いれば、オフセット検出期間Ｔ０１において、出力スイッチ（Ｓｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂ）をオフとするため、オフセット検出期間における増幅器出力端から外部負荷への余分な電荷の流れを防ぐことができる。また、Rail-to-railアンプ（不図示）と呼ばれるＰチャネルトランジスタの差動対とNチャネルトランジスタの差動対を１つのアンプ内にもった構成に比べて、本発明では容量Ｃｏｆｆの数を少なくできる。すなわち、Rail-to-Railアンプの場合、１つのアンプ内に相異なる導電型の２つの負荷回路をもつため、容量が２つ必要であるが、本実施形態の場合、正極・負極の差動増幅器（６０１、６０２）を交互に並べているため、１つのアンプ当たりに容量Ｃｏｆｆは１個で済む。
【０１５５】
また、高精度で多値出力化が可能であるため、本発明のデコーダ６０５は、従来のデコーダ２０３に比べて、階調線数と選択トランジスタの数が少なくでき、デジタルアナログ変換器の省面積化が可能となる。
【０１５６】
以上、本発明の実施の形態、及び、具体的な実施例について説明した。なお、本発明は、前記第１乃至第５の実施の形態の差動増幅器の構成上の特徴を適宜組合わせた構成としてもよいことは勿論である。また、本発明は、上記の実施の形態の構成に限定されるものではなく、本発明の範囲内で当業者であればなし得るであろう各種変形や修正を含むことは勿論である。
【図面の簡単な説明】
【０１５７】
【図１】本発明の第１の実施の形態における、充電用アンプの差動増幅器の回路構成を示す図である。
【図２】本発明の第１の実施の形態における、放電用アンプの差動増幅器の回路構成を示す図である。
【図３】本発明の第１の実施の形態の差動増幅器の制御方法を示すタイムチャート図である。
【図４】本発明の第１の実施の形態の差動増幅器の出力電圧時間波形を説明する図である。
【図５】本発明の第１の実施の形態の差動増幅器の動作の作用を説明する図である。
【図６】本発明の第１の実施の形態の差動増幅器による多値出力化を説明するための図である。
【図７】本発明の実施形態の差動増幅器を有するデジタル・アナログ変換器の構成を示す図である。
【図８】本発明の第２の実施の形態における、充電用アンプの差動増幅器の回路構成を示す図である。
【図９】本発明の第２の実施の形態の差動増幅器の制御方法を示すタイムチャート図である。
【図１０】本発明の第２の実施の形態の差動増幅器の出力電圧時間波形を説明する図である。
【図１１】本発明の第３の実施の形態の差動増幅器の回路構成を示す図である。
【図１２】本発明の第４の実施の形態の差動増幅器の回路構成を示す図である。
【図１３】本発明の第４の実施の形態のスイッチ回路の一例を示す図である。
【図１４】本発明の第５の実施の形態の差動増幅器の回路構成を示す図である。
【図１５】従来用いられるオペアンプの構成を示す図である。
【図１６】従来用いられるオフセットキャンセルアンプの構成を示す図である。
【図１７】図１６に示されるオフセットキャンセルアンプの制御方法を示すタイムチャート図である。
【図１８】特開２００１−２９２０４１号公報の第１の実施形態に記載されるオフセットキャンセルアンプの構成を示す図である。
【図１９】図１８に示されるオフセットキャンセルアンプの制御方法を示すタイムチャート図である。
【図２０】特開２００２−２０２７４８号公報に記載されるオフセットキャンセルアンプの構成を示す図である。
【図２１】図２０に示されるオフセットキャンセルアンプの制御方法を示すタイムチャート図である。
【図２２】従来の液晶表示装置におけるデータドライバの概略構成を示す図である。
【図２３】本発明の第６の実施の形態の表示装置におけるデータドライバの構成を示す図である。
【図２４】本発明の第６の実施の形態の表示装置におけるデータドライバの制御タイミングチャートを示す図である。
【符号の説明】
【０１５８】
２０１  増幅器
２０２  出力回路
２０３  デコーダ
２０５  階調電圧発生回路
２０６  レベルシフタ
２０７  データラッチ
２０８  データレジスタ
２０９  シフトレジスタ
２１０  データドライバ出力端子群
３０１  抵抗素子
３０２  スイッチ素子
３０３  差動増幅器
６０１  正極性出力差動増幅器
６０２  負極性出力差動増幅器
６０３  出力回路
６０４  出力スイッチ回路
６０５  デコーダ
８０１、８０２、８０３  スイッチ
８１０  オペアンプ
８１１  オフセットキャンセル回路
９０１  差動段回路
９０２  オフセットキャンセル回路
９０３  出力段増幅回路
９０４  電流源
９１０  スイッチ回路
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７  スイッチ
φａ、φｂ  スイッチ制御クロック
ＶＩＮ、ＶＩＮ１、ＶＩＮ２、ＶＩＮ３  入力端子
ＶＯＵＴ  出力端子
ＶＤＤ  電源供給端子
ＶＳＳ  グランド端子
ＶＢＩＡＳ、ＶＢＩＡＳ２  バイアス電圧供給端子
Ｃ１、Ｃｏｆｆ  容量素子
Ｍ１〜Ｍ１２、Ｍ２１〜Ｍ２９、
Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２、Ｍ５９  トランジスタ
ＰＡ  差動段出力
ＰＢ  出力段増幅回路出力
ＰＣ  容量Ｃｏｆｆ端ノード
Ｓｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂ；出力スイッチ
ＯＵＴ１〜ＯＵＴｎ；出力端子
ＣＴＬ１、ＣＴＬ２；出力スイッチ制御信号
【図１】
0004556824.tif 000020
【図２】
0004556824.tif 000021
【図３】
0004556824.tif 000022
【図４】
0004556824.tif 000023
【図５】
0004556824.tif 000024
【図６】
0004556824.tif 000025
【図７】
0004556824.tif 000026
【図８】
0004556824.tif 000027
【図９】
0004556824.tif 000028
【図１０】
0004556824.tif 000029
【図１１】
0004556824.tif 000030
【図１２】
0004556824.tif 000031
【図１３】
0004556824.tif 000032
【図１４】
0004556824.tif 000033
【図１５】
0004556824.tif 000034
【図１６】
0004556824.tif 000035
【図１７】
0004556824.tif 000036
【図１８】
0004556824.tif 000037
【図１９】
0004556824.tif 000038
【図２０】
0004556824.tif 000039
【図２１】
0004556824.tif 000040
【図２２】
0004556824.tif 000041
【図２３】
0004556824.tif 000042
【図２４】
0004556824.tif 000043