(57)【特許請求の範囲】
【請求項１】
スプリット構造のワードラインとそれに直交したビットラインとを含むセルアレイを有するメインセルアレイブロック部及びカラム参照セルアレイブロック部と、
前記メインセルアレイブロック部と同一に構成され、メインセルアレイブロックのカラムアドレスラインに欠陥が発生した時、前記メインセルアレイブロックのカラムアドレスに代替して使用する冗長セルアレイブロック部と、
データの読み出し及び書込み時共通に用いられるデータバスを使用して、前記メインセルアレイブロック部のビットライン信号を３段階にわたって増幅させる第１、第２、第３増幅部と、
前記メインセルアレイブロック部のカラムアドレスラインに欠陥が発生した時、前記冗長セルアレイブロック部のビットライン信号を増幅する冗長第１増幅部と、
データの読み出し及び書込み時共通に用いられ、前記冗長第１増幅部の出力信号をインターフェースする第１データバスと、
前記第１データバスの信号を増幅する冗長第２増幅部と、
データの読み出し及び書込み時共通に用いられ、前記冗長第２増幅部の出力信号をインターフェースする第２データバスと、
前記第２データバスの信号を増幅する冗長第３増幅部と、
前記メインセルアレイブロックのカラムアドレスライン欠陥発生時、前記メインセルアレイブロックの欠陥カラムを冗長セルアレイブロックのカラムに代替するカラム冗長駆動回路部と、
前記代替したカラムデータを入／出力パッドへ伝達するためのデータ入／出力バッファ部とを含むことを特徴とするカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項２】
前記カラム冗長駆動回路部は  複数の欠陥カラムのアドレスが入ると代替カラムアドレス活性化信号を発生させる複数の欠陥アドレスコーディングフューズブロックを備えた欠陥カラムアドレスコーディング部と、
前記欠陥アドレスコーディングフューズブロックに一つずつ対応され対をなしている複数の欠陥入／出力コーディングフューズブロックを備えた欠陥入／出力コーディング部と、
前記欠陥カラムアドレスコーディング部と欠陥入／出力コーディング部の活性化信号を受けて、冗長カラムを活性化させ、欠陥カラムを不活性化させてカラム代替動作を調整する代替カラム調整回路部とで構成されることを特徴とする請求項１記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項３】
前記欠陥アドレスコーディングフューズブロックは  代替動作を制御する信号を出力する代替活性化信号制御部と、
前記制御信号を受けて、欠陥アドレスをコーディングするためのフューズを切断する複数のアドレスフューズ切断コーディングブロックより構成されたアドレスフューズ切断コーディングブロック部と、
前記各アドレスフューズ切断コーディングブロックを通して出力されたアドレス信号を出力するアドレス出力部と、
前記各アドレス出力部の信号を論理演算してアドレスを感知するアドレス感知部とで構成されることを特徴とする請求項２記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項４】
前記代替活性化信号制御部は  メインセル領域のカラムアドレスラインの欠陥が発生した時切断されるフューズと、前記フューズの一端とＶＣＣ端との間に形成されたＭＯＳキャパシタと、
前記フューズの一端に直列連結された第１、第２、第３インバータと、
前記第１インバータの出力端信号が印加され、ＶＣＣ端と前記フューズの一端との間に形成された第１ＰＭＯＳトランジスタとで構成されることを特徴とする請求項３記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項５】
前記アドレスフューズ切断コーディングブロック部は  ｎビットのアドレス信号を受ける複数の単位アドレスフューズ切断コーディングブロックにより構成されることを特徴とする請求項３記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項６】
前記単位アドレスフューズ切断コーディングブロックは互いに異なる位相信号を受ける第１、第２ＮＭＯＳトランジスタがそれぞれ第１、第２フューズと直列連結された構成を一対とする、ｎ個の対より構成され、前記ｎ個の対のうち隣り合う対は一端が互いに連結されていることを特徴とする請求項５記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項７】
前記アドレス出力部は  ＶＣＣ端と前記各単位アドレスフューズ切断コーディングブロックの出力端との間に並列連結されたプルアップスイッチとＰＭＯＳトランジスタとで構成されていることを特徴とする請求項３記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項８】
前記アドレス感知部は前記各アドレス出力部の信号を論理和して反転させる第１ＮＯＲゲートで構成されていることを特徴とする請求項３記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項９】
前記欠陥入／出力コーディングフューズブロックは  前記欠陥アドレスコーディング部の欠陥カラムアドレス活性化信号と代替制御信号とを論理積して反転する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの信号を反転する第４インバータと、
前記第４インバータを介して反転した信号が印加され、前記冗長第３増幅部及びデータ入／出力バッファ部の入／出力端の間に構成され、冗長セルアレイブロックのアドレスを切断する第１アドレスフューズ切断部と、
前記第４インバータを通して反転した信号が印加され、第３増幅部の入／出力端の間に構成され、メインセルアレイブロックのアドレスを切断する第２アドレスフューズ切断部とで構成されることを特徴とする請求項２記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１０】
前記第１アドレスフューズ切断部は  冗長第３増幅部の入出力端に一端が連結された複数のフューズと、
前記各フューズの他端と前記データ入／出力バッファ部の出力端との間に順次に形成された複数のＮＭＯＳトランジスタとで構成されることを特徴とする請求項９記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１１】
前記第２アドレスフューズ切断部は  前記第３増幅部の入／出力端に一対一対応して連結されたフューズと、
前記各フューズの他端と前記データ入／出力バッファ部の入／出力端との間に順次に形成されたＮＭＯＳトランジスタとで構成されることを特徴とする請求項９記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【請求項１２】
前記代替カラム調整回路部は  前記欠陥カラムアドレスコーディング部から出力された複数個の欠陥カラムアドレス活性化信号を論理和して反転する第２ＮＯＲゲートと、
前記第２ＮＯＲゲートの出力信号と前記代替制御信号とを論理積して反転する第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの信号を反転する第５インバータと、
前記第５インバータの出力信号を受け、前記データ入／出力バッファ部の入／出力端と前記第３増幅部の入／出力端との間に順次に一対一構成されたスイッチング素子とで構成されることを特徴とする請求項２記載のカラム冗長回路を備えた不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に関し、特に、カラム冗長回路を備えた不揮発性強誘電体メモリ装置及びその欠陥アドレス代替方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ（Ferroelectric Random Access Memory：ＦＲＡＭ)は、ＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示すものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されソースはビットラインに連結されるトランジスタＴ１と、２端子中第１端子はトランジスタＴ１のソースに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構成されている。
【０００５】
この様な従来不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されると、書込みモードが始まる。次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。すなわち、そのワードラインに接続されたトランジスタＴ１が導通可能状態となる。
【０００６】
この様に、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
この様な書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧に等電位化する。
【０００８】
各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによって選択されたワードラインが「ロー」から「ハイ」に遷移され、セルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
この様に、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変更される場合であり、データが破壊されてない場合は、ａからｆへ変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。この様に、センスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１０】
図４は従来技術の不揮発性強誘電体メモリ装置の構成ブロック図である。
図４に示すように、メインセルアレイ部４１をほぼ矩形の形状の領域として配置し、その中の一部、下側を参照セルアレイ部４２に割り当てる。その矩形の領域のメインセルアレイ部４１の左側に沿って、メインセルアレイ部４１と参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３を配置する。さらに、メインセルアレイ部４１の下側に沿ってセンスシングアンプ部４４を構成させている。なお、本明細書における上下左右などの方向を示す言葉は図面上の方向であって、単に説明の便宜のためにすぎない。ここで、ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加するためのものである。センスアンプ部４４は多数のセンスアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。
【００１１】
以下、この様な従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて説明する。
図５は図４の部分的詳細図であって、図面に示すように、メインセルアレイはＤＲＡＭのように折り返しビットライン構造を有する。
そして、参照セルアレイ部４２もまた折り返しビットライン構造を有し、参照セルワードラインと参照セルプレートラインとを対として構成している。参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ＿１，ＲＰＬ＿１とＲＷＬ＿２，ＲＰＬ＿２とする。
【００１２】
メインセルワードライン（ＭＷＬ＿Ｎ−１）とメインセルプレートライン（ＭＰＬ＿Ｎ−１）が活性化されると、参照セルワードライン（ＲＷＬ＿１）と参照セルプレートライン（ＲＰＬ＿１）が活性化される。従って、ビットライン（Ｂ／Ｌ）にはメインセルのデータが載せられ、ビットバーライン（ＢＢ／Ｌ）には参照セルのデータが載せられる。
【００１３】
また、メインセルワードライン（ＭＷＬ＿Ｎ）とメインセルプレートライン（ＭＰＬ＿Ｎ）が活性化されると、参照セルワードライン（ＲＷＬ＿２）と参照セルプレートライン（ＲＰＬ＿２）も活性化される。従って、ビットバーライン（ＢＢ／Ｌ）にはメインセルのデータが載せられ、ビットライン（Ｂ／Ｌ）には参照セルデータが載せられる。
ここで、参照セルによるビットラインレベルはメインセルによるビットラインレベルのＢ＿Ｈ（ハイ)とＢ＿Ｌ（ロー)との間にある。
【００１４】
参照電圧をビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の電圧にするためには、参照セルの動作方法によって二つの方法がある。
【００１５】
第一は、参照セルのキャパシタにロジック「１」を格納する方法で、その場合、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、その場合、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくする。
この様に、従来技術の不揮発性強誘電体メモリ装置は前記二つの方法を用いることでセンスアンプ部で必要とする参照電圧を作り出していた。
【００１６】
図６は図４のセンスアンプ部を詳細に示すもので、センスアンプ部を構成する複数のセンスアンプのうち任意の一つのみを示すものである。
図６に示すように、従来の技術によるセンスアンプはラッチ形センスアンプの構造を有する。すなわち、二つのＰＭＯＳトランジスタと二つのＮＭＯＳトランジスタとで構成され、これらのトランジスタがラッチ形のインバータ構造を形成している。第１ＰＭＯＳトランジスタ（ＭＰ１）と第２ＰＭＯＳトランジスタ（ＭＰ２）とが向き合うように形成され、第１ＰＭＯＳトランジスタ（ＭＰ１）の出力端は第２ＰＭＯＳトランジスタ（ＭＰ２）のゲートに連結され、第２ＰＭＯＳトランジスタ（ＭＰ２）の出力端は第１ＰＭＯＳトランジスタ（ＭＰ）１のゲートに連結される。そして、第１、第２ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）の入力端は共通にＳＡＰ信号が印加される。このＳＡＰ信号は第１、第２ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を活性化させるための活性化信号である。
【００１７】
第１ＰＭＯＳトランジスタ（ＭＰ１）の出力端には第１ＮＭＯＳトランジスタ（ＭＮ１）が直列に連結され、第２ＰＭＯＳトランジスタ（ＭＰ２）の出力端には第２ＮＭＯＳトランジスタ（ＭＮ２）が直列に連結される。このとき、第２ＮＭＯＳトランジスタ（ＭＮ２）の出力端は第１ＮＭＯＳトランジスタ（ＭＮ１）のゲートに連結され、第１ＮＭＯＳトランジスタ（ＭＮ１）の出力端は第２ＮＭＯＳトランジスタ（ＭＮ２）のゲートに連結される。そして、第１、第２ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）の入力端は共通にＳＡＮ信号が印加される。このＳＡＮ信号は第１、第２ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）を活性化させるための活性化信号である。
【００１８】
第１ＰＭＯＳトランジスタ（ＭＰ１）と第１ＮＭＯＳトランジスタ（ＭＮ１）の出力端はビットライン（Ｂ／Ｌ）に共通に連結され、第２ＰＭＯＳトランジスタ（ＭＰ２）と第２ＮＭＯＳトランジスタ（ＭＮ２）の出力端はビットバーライン（ＢＢ／Ｌ）に連結される。この様なセンスアンプはその出力がそれぞれビットライン（Ｂ／Ｌ、ＢＢ／Ｌ）に連結され、メインセル及び参照セルへの入出力を可能とする。従って、普通のセンスアンプ不活性化時のプリチャージの間はＳＡＰ、ＳＡＮ、Ｂ／Ｌ、ＢＢ／Ｌの信号は全て１／２Ｖｃｃ状態を維持する。
【００１９】
反面、活性化時にはＳＡＰが「ハイ」レベルにプルアップされ、ＳＡＮは接地レベルにプルダウンされる。
【００２０】
【発明が解決しようとする課題】
しかし、上記の様な従来不揮発性強誘電体メモリ装置は次のような問題があった。
第一、互いに異なるデータバスを用いてデータの読み出しと書込みが行われるので、複数のデータバスが必要となり、レイアウトを効率よく設計することができない。
第二、メインセルアレイのブロックに対応してセンスアンプのアレイが構成されるので、ビットライン負荷のため素子のデータ入出力動作の高速化に限界があり、全体のアレイを構成する時、チップレイアウトの面積を縮小することが難しい。
そのため、セルアレイ及びセンスアンプアレイの効率的配置が難しくなり、メモリの設計から量産に至るまで長期間が所要となるので製品競争力を弱化させる。
第三、互いに異なるデータバスを用いてデータの読み出しと書込みが行われるので、カラムアドレスライン欠陥が発生したとき、それを代替するときの効率が落ちる。
【００２１】
本発明は以上のような問題を解決するためなされたものであって、特に、カラムアドレスラインに欠陥が発生した時、読み出しバスと書込みバスとを共有できるような新たな階層構造の増幅器を用いて、効率よくカラムアドレスを代替するためのカラム冗長回路を備える不揮発性強誘電体メモリ装置及びその欠陥アドレス代替方法を提供することが目的である。
【００２２】
【課題を解決するための手段】
上記目的を達成するための本発明のカラム冗長回路を備えた不揮発性強誘電体メモリ装置は、スプリット構造のワードラインとそれに直交したビットラインとを含むセルアレイを有するメインセルアレイブロック部及びカラム参照セルアレイブロック部と、メインセルアレイブロック部と同一に構成され、カラムアドレスラインに欠陥が発生した時、メインセルアレイブロックのカラムアドレスに代替して使用する冗長セルアレイブロック部と、データの読み出し及び書込み時共通に用いられるデータバスを使用して、メインセルアレイブロック部のビットライン信号を３段階にわたって増幅させる第１、第２、第３増幅部と、メインセルアレイブロック部のカラムアドレスラインに欠陥が発生した時、冗長セルアレイブロック部のビットライン信号を増幅する冗長第１増幅部と、データの読み出し及び書込み時共通に用いられ、冗長第１増幅部の出力信号をインターフェースする第１データバスと、第１データバスの信号を増幅する冗長第２増幅部と、データの読み出し及び書込み時共通に用いられ、冗長第２増幅部の出力信号をインターフェースする第２データバスと、第２データバスの信号を増幅する冗長第３増幅部と、メインセルアレイブロックのカラムアドレスライン欠陥発生時、前記メインセルアレイブロックの欠陥カラムを冗長セルアレイブロックのカラムに代替するカラム冗長駆動回路部と、代替したカラムデータを入／出力パッドへ伝達するためのデータ入／出力バッファ部とを含むことを特徴とする。
【００２３】
上記の構成を有するカラム冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法はウェハプロセス工程の終了後、チップテストを実施する段階と、チップテストを実施して、メインセルアレイブロックの欠陥カラムアドレスをチェックする段階と、欠陥カラムアドレスをチェックすると共に、欠陥入／出力データをチェックする段階と、欠陥カラムアドレスをコーディングできるように、欠陥アドレスフューズ切断部でフューズを切断し、欠陥カラムアドレス活性化信号を発生させる段階と、欠陥カラムアドレス活性化信号を発生させると共に、欠陥入／出力データをコーディングできるように、欠陥入／出力フューズ切断部でフューズを切断し、欠陥入／出力活性化信号を発生させる段階と、代替カラム調整回路部で欠陥アドレス活性化信号と欠陥入／出力活性化信号とを合成して、当該欠陥カラムアドレスを代替する段階とを含むことを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明のカラム冗長回路を備えた不揮発性強誘電体メモリ装置の実施形態を説明する。
まず、本発明実施形態の不揮発性強誘電体メモリ装置を構成する単位セルから順に説明する。
図７は本実施形態の不揮発性強誘電体メモリ素子の構造上の単位セルを示すもので、二つの記憶上の単位セルを組み合わせたものである。図７に示すように、本不揮発性強誘電体メモリ素子の構造上の単位セルは行方向に形成され、互いに一定の間隔を有する第１スプリットワードライン（ＳＷＬ１）及び第２スプリットワードライン（ＳＷＬ２）との間に配置されている。構造上の単位セルの第１ビットライン（Ｂ／Ｌ１）と第２ビットライン（Ｂ／Ｌ２）が第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に形成されている。記憶上の単位セルを構成している第１トランジスタＴ１と第１強誘電体キャパシタＦＣ１とが、第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）との間に配置され、第１ビットラインとの第２スプリットワードライン（ＳＷＬ２）とに接続されている。他方の記憶上の単位セルを構成する第２トランジスタＴ２と第２強誘電体キャパシタＦＣ２が、同様に第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）との間に配置され、第２ビットライン第１スプリットワードライン（ＳＷＬ１）との間に接続されている。第１トランジスタＴ１は、そのゲートが第１スプリットワードライン（ＳＷＬ１）に連結され、ソースが第１ビットライン（Ｂ／Ｌ１）に連結され、ドレインが第１強誘電体キャパシタ（ＦＣ１）の一方の電極接続されている。第１強誘電体キャパシタ（ＦＣ１）の他方の電極は第２スプリットワードライン（ＳＷＬ２）に接続されている。同様に、第２トランジスタＴ２は、そのゲートが第２スプリットワードライン（ＳＷＬ２）に連結され、ソースが第２ビットライン（Ｂ／Ｌ１）に連結され、ドレインが第２強誘電体キャパシタ（ＦＣ２）の一方の電極接続されている。第２強誘電体キャパシタ（ＦＣ２）の他方の電極は第１スプリットワードライン（ＳＷＬ１）に接続されている。
【００２５】
この様な対とされたセルを複数個形成してセルアレイ部が構成されるが、データの格納単位から見ると、一対のスプリットワードラインと一つのビットライン、一つのトランジスタ（１Ｔ）と一つの強誘電体キャパシタ（１Ｃ）が単位セルとなる。構造的には、一対のスプリットワードラインと二つのビットライン、二つのトランジスタ（２Ｔ）と二つの強誘電体キャパシタ（２Ｃ）が単位セルとなる。
【００２６】
以下、本不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図８は図７を用いた不揮発性強誘電体メモリ装置の回路的構成を簡略化したものである。
図８に示すように、第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数のスプリットワードライン対が行方向に互いに平行に形成され、スプリットワードライン対を横切る方向に多数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２・・・）が形成されている。前記したように単位セルには２本のビットラインが対として使用され、それぞれの対とされたビットラインの間には、それぞれのビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンスアンプ（ＳＡ）が配置されている。
図示しないがさらに、センスアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンスアンプイネーブル部がさらに備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）がさらに備えられている。
【００２７】
上記の不揮発性強誘電体メモリ装置の動作を図９に示すタイミング図を参照して説明する。
図９のＴ０区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が「ハイ」に活性化される以前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）双方が「ハイ」になる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。
【００２８】
他方、ロジック「ロー」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧が誘起される。ビットラインにセルデータが十分に載せられると、センスアンプを活性化させるために、センスアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００２９】
一方、破壊されたセルのロジック「ハイ」データは読み出した後、破壊される前の状態へ戻さなければならないが、第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が「ハイ」の状態では戻せないので、次のＴ２，Ｔ３区間で再格納されるようにしている。Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持し続ける区間であって、第２トランジスタ（Ｔ２）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００３０】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００３１】
次に図１０は１Ｔ１Ｃ不揮発性強誘電体メモリを有する本実施形態の回路構成図である。
図１０に示すように、不揮発性強誘電体メモリ装置のアレイ構成はメインセル領域と参照セル領域とに分けられる。従来の場合と異なり、参照セル領域は、メインセル領域とスプリットワードラインドライバ（８１）との間に配置される。すなわち、セル領域のアレイはスプリットワードライン構造を有し、メインセルアレイの一方のカラム部分に平行に参照セルが構成されている。したがって、本実施形態では、アレイを構成する二つのスプリットワードラインをそれぞれ（ＳＷＬ１＿Ｎ−１）、（ＳＷＬ２＿Ｎ−１）と（ＳＷＬ１＿Ｎ），（ＳＷＬ２＿Ｎ）とするとき、ＳＷＬドライバブロック（８１）によって一対のスプリットワードラインが活性化されると、メインセル領域と参照セル領域のセルが同時に活性化される。
【００３２】
このとき、メインセルのデータはメインビットライン（ＢＬ１）（ＢＬ２）へ伝達されてセンスアンプ（１０３ａ、１０３ｂ）へ送られ、参照セルのデータは参照ビットライン（ＲＢＬ１）（ＲＢＬ２）へ伝達される。本実施形態では、参照ビットラインへ載せられた信号はセンスアンプに直接利用されず、レベルシフトトレーサー８２ａ、８２ｂによる増幅過程を経て、その出力がセンスアンプへの他方の入力として用いられる。
【００３３】
このとき、参照ビットライン信号はメインビットラインのロジック「０」の状態と同様である。これは、メインセルと参照セルの大きさを同一に構成し、参照セルにはロジック「０」を格納するようになっているためである。したがって、レベルシフトトレーサは参照ビットラインのレベルを感知し、△Ｖ値を追加したレベルで出力を送り出す。出力レベルはメインセルによるメインビットラインのレベル「ハイ」とレベル「ロー」との間に位置する。
【００３４】
この様な１Ｔ１Ｃ構造の不揮発性強誘電体メモリは、参照セルがメインセルのスプリットワードラインと同じスプリットワードラインの信号を受けるようになっているので、安定的であり且つセルの劣化現象を抑制できる。
しかし、強誘電体メモリ装置を図１０に示すように構成する場合は、一つのＳＷＬドライバブロックにより制御されるセルで構成されたセルアレイブロックに対応してセンスアンプアレイが構成されるので、ビットラインの負荷が多くなりその負荷のため素子のデータ入出力動作を高速化するのに限界があり、さらに、アレイ全体を構成させるときチップレイアウト面積を小さくするのが難しい。そのため、セルアレイ及びセンスアンプアレイの効率的な配置が難しくなり、メモリの設計から量産に至るまで長期間が所要となるので、製品の競争力が弱くなる。したがって、本発明ではデータセンシング動作においてビットラインの負荷による影響を減らし、センスアンプアレイを容易に配置させることができるようにした新たな構造のセルアレイを提案する。
【００３５】
図１１は対とした二つのＳＷＬドライバブロック１１０，１１１を上下に配置して、それらのブロックで駆動制御させるようにしたセルアレイのレイアウト構成を示すものである。
この実施形態では、一つのＳＷＬドライバブロックの左右にそれぞれセルアレイブロックを配置し、その左右いずれのセルアレイブロックをも上下の二つに分離したレイアウト構成としてある。そして、その上下の分離領域にデータセンシング動作時に上下いずれかのブロックのセルを選択するセル選択手段を構成するスイッチング素子を配置し、センシング動作時に上下いずれかのブロックへ延びるビットラインだけを利用するようにして、センシング動作時に発生するビットライン負荷を減らしたものである。
【００３６】
ここで、一方のＳＷＬドライバブロック１１０の駆動制御を受ける下部セルアレイブロックと他方のＳＷＬドライバブロック１１１の駆動制御を受ける上部セルアレイブロックとは、その間に配置されたセンスアンプアレイ１１５ａ、１１５ｂを共用する。したがって、図１１に示された構成が一つのまとまったユニットとなる。必要に応じてこのユニットが多数配置される。
この様にセンスアンプアレイを共有することで全体的なレイアウト設計が容易となる。
【００３７】
上記構成の詳細をさらに説明する。一方のＳＷＬドライバブロック１１０の駆動制御を受ける左側のセルアレイブロックをセルアレイブロック１１（１１２ａ）とセルアレイブロック２１（１１２ｂ）とに分け、同じＳＷＬドライバブロック１１０の駆動制御を受ける右側のセルアレイブロックをセルアレイブロック１２（１１２ｃ）とセルアレイブロック２２（１１２ｄ）とに分ける。そして、セルアレイブロック１１（１１２ａ）とセルアレイブロック２１（１１２ｂ）との間と、セルアレイブロック１２（１１２ｃ）とセルアレイブロック２２（１１２ｄ）との間とにそれぞれセルブロック選択スイッチ部１１７ａ、１１７ｂを配置する。
【００３８】
さらに、他方のＳＷＬドライバブロック１１１の駆動制御を受ける左側のセルアレイブロックをセルアレイブロック３１（１１３ａ）とセルアレイブロック４１（１１３ｂ）とに分け、同じＳＷＬドライバブロック１１１の駆動制御を受ける右側のセルアレイブロックをセルアレイブロック３２（１１３ｃ）とセルアレイブロック４２（１１３ｄ）とに分ける。そして、セルアレイブロック３１（１１３ａ）とセルアレイブロック４１（１１３ｄ）との間と、セルアレイブロック３２（１１３ｃ）とセルアレイブロック４２（１１３ｄ）との間とにそれぞれセルブロック選択スイッチ部１１８ａ、１１８ｂを配置する。
【００３９】
前記セルブロック選択スイッチ部１１７ａ、１１７ｂ、１１８ａ、１１８ｂの各スイッチング素子の出力線は、それぞれ上側のセンスアンプアレイと下側のセンスアンプアレイとに交互に連結される。すなわち、そのスイッチング素子によって、例えば奇数列のビットラインに連結されるセルは下部側に構成されるセンスアンプアレイを介してデータの入出力が行われ、偶数列のビットラインに連結されるセルは上側に構成されるセンスアンプアレイを介してデータの入出力が行われる。そして、互い異なるＳＷＬドライバブロックの駆動制御を受ける各セルアレイブロックは、それらのブロックの間に構成されるセンスアンプアレイを共有する。
【００４０】
図１１に示すように、第２センスアンプアレイ１１５ａ、１１５ｂは、それぞれ、ＳＷＬドライバブロック１１０の駆動制御を受ける下側のセルアレイブロック２１、２２（１１２ｂ）（１１２ｄ）とＳＷＬドライバブロック１１１の駆動制御を受ける上側のセルアレイブロック３１、３２（１１３ａ）（１１３ｃ）との間に共有されるブロックである。そして、セルアレイブロック１１、１２（１１２ａ）（１１２ｃ）の上側とセルアレイブロック４１、４２（１１３ｂ）（１１３ｄ）の下側には左右それぞれのブロック用の第１センスアンプアレイ１１４ａ、１１４ｂおよび第３センスアンプアレイ１１６ａ、１１６ｂが構成されている。
【００４１】
前記セルアレイブロックを有する不揮発性強誘電体メモリ装置でアドレスを選択した時、カラムのアドレスラインに欠陥が発生すると、これを代替するための回路が必要である。したがって、本発明は前記のようなセルアレイの構成において、カラムのアドレスライン欠陥が発生した時、これを代替できるカラム冗長回路を備えた不揮発性強誘電体メモリ装置を提案している。
【００４２】
図１２は本発明のカラム冗長回路を備えた不揮発性強誘電体メモリ装置を概念的に示すものであり、図１３は図１２の具体的なブロック構成図であり、図１４は図１３の参照セル領域とメインセル領域と冗長セル領域との構成ブロック図である。
図１２は参照レベル発生部と、メインセルに関連したカラムと、冗長セルに関連したカラムと、さらにこれらに共通のカラム冗長駆動回路部１２５と、データ入／出力バッファ部１２５とが設けられている。
【００４３】
メインセルに関連したカラムのブロックとしてはメインセルアレイブロック部１２１ａと、第１増幅部１２２ａと、第２増幅部（ＭＡ１）１２３ａと、第３増幅部（ＭＡ２）１２４ａとがあり、冗長セルに関連したカラムのブロックとしては冗長セルアレイブロック部１２１ｂと、冗長第１増幅部１２２ｂと、冗長第２増幅部（冗長ＭＡ１）１２３ｂと、冗長第３増幅部（冗長ＭＡ２）１２４ｂとがある。
参照レベル発生部１２０は、セル領域をセンシングする時、カラム参照レベルを形成するための領域であり、カラム冗長駆動回路部１２５はメインセルのカラムラインに欠陥が発生した時、そのメインセルの欠陥カラムを冗長カラムに代替する役割を果たす。また、データ入／出力バッファ部１２６は、代替したカラムデータを入／出力バッドへ伝達する役割を果たす。
【００４４】
本実施形態おいては、メインセルに関連したカラムのブロックと、冗長セルに関連したカラムのブロックはそれぞれ３段階の増幅過程を有する増幅器が用意されている。
第一の増幅器は、セルのデータを一次的に増幅するビットラインセンスアンプ（Ｓ／Ａ）であって、メインセルブロックには第１増幅部１２２ａがあり、冗長セルブロックには冗長第１増幅部１２２ｂがある。
第二の増幅器は、第１増幅部１２２ａと冗長第１増幅部１２２ｂの出力バスを介して出力されるデータを増幅するアンプであって、第２増幅部１２３ａと冗長第２増幅部１２３ｂがある。
第三の増幅器は、第２増幅部１２３ａと冗長第２増幅部１２３ｂの出力バッファを介して出力されるデータをさらに増幅するアンプであって、第３増幅部１２４ａと冗長第３増幅部１２４ｂがある。
本実施形態のメインセル領域及び冗長セル領域の読み出し／書込み動作はこの３段階のデータパスを用いて行われる。
【００４５】
以下、前記第１、第２、第３増幅部を介してメインセルに読み出し／書込みを行う動作について説明する。
まず、読み出しモードでは第１増幅部（ビットラインＳ／Ａ）１２２ａでメインセルのデータを一次増幅する。この増幅した第１増幅部１２２ａの出力信号は共通の出力バス（読み出し／書込み動作時共通に用いられるバス）を介して第２増幅部（ＭＡ１）１２３ａに入力され、それを再び増幅する。そして、第２増幅部（ＭＡ１）１２３ａの出力がＭＡ１の共通出力バスを介して第３増幅部１２４ａに入力され最終増幅し、最終増幅したデータは出力バッファを介して入／出力パッドへ伝達される。
【００４６】
次に、書込みモードでは、読み出しと同じデータバスを用いて、セルアレイの書き込むセルのデータをセンシングする。すなわち、第１増幅部（ビットラインＳ／Ａ）１２２ｂでメインセルのデータを一次増幅する。そして、データ入力バッファ部から書込むデータが第２増幅部（ＭＡ１）１２３ａへ伝達されてから、第２増幅部（ＭＡ１）１２３ａと第３増幅部（ＭＡ２）１２４ａを介して順次増幅する。そして、センスアンプのカラム選択トランジスタのゲートがオープンされセンスアンプのデータがビットラインへ伝達され、メインセルに新たなデータを書込む。
上記のような構造を有するセンスアンプを用いた読み出し／書込み動作は同一データバスを用いて行うことができる。すなわち、別の読み出し／書込みバスが必要なく、読み出し／書込みバスを一つとして使用することができる。
【００４７】
以下、上記のような階層構造を有する増幅器を備えた本発明のカラム冗長回路を備えた不揮発性強誘電体メモリ装置の構成を図１３及び図１４を参照しながらより詳細に説明する。
図１３及び図１４に示すように、参照セルアレイブロックには、図示しない一つのＳＷＬドライバブロックにより駆動されるＲＣＡ１２、ＲＣＡ２２と、他のＳＷＬドライバブロックにより駆動されるＲＣＡ３２，ＲＣＡ４２がある。同様に、メインセルアレイブロックには、図示しない一つのＳＷＬドライバブロックにより駆動されるＭＣＡ１２、ＭＣＡ２２と、他のＳＷＬドライバブロックにより駆動されるＭＣＡ３２、ＭＣＡ４２がある。冗長セルアレイブロックにも同様の複数のセルアレイブロック（ＲｄＣＡ１２、ＲｄＣＡ２２、ＲｄＣＡ３２、ＲｄＣＡ４２）があり、ＲｄＣＡ１２、ＲｄＣＡ２２とＲｄＣＡ３２、ＲｄＣＡ４２はそれぞれ異なるＳＷＬドライバブロックから駆動制御を受ける。そして、同じＳＷＬドライバブロックの制御を受けるセルアレイブロックの間には第１、第２セルブロック選択スイッチ部１３４、１３５がある。
【００４８】
ＲＣＡ１２とＲＣＡ２２との間にはセルブロック選択スイッチ１３４−１、１３４−２が配置され、ＲＣＡ３２とＲＣＡ４２との間にはセルブロック選択スイッチ１３５−１、１３５−２が配置されている。そして、ＭＣＡ１２、ＭＣＡ２２の間にはセルブロック選択スイッチ１３４−３、１３４−４、１３４−５、１３４−６が配置され、ＭＣＡ３２、ＭＣＡ４２の間にはセルブロック選択スイッチ１３５−３、１３５−４、１３５−５、１３５−６が配置されている。そして、ＲｄＣＡ１２とＲｄＣＡ２２との間にはセルブロック選択スイッチ１３４−７、１３４−８が配置されており、ＲｄＣＡ３２とＲｄＣＡ４２との間にはセルブロック選択スイッチ１３５−７、１３５−８が配置されている。
【００４９】
メインセルアレイブロックの第１−１、第２−１、第３−１センスアンプ部１３１ａ、１３２ａ、１３３ａは第１増幅部１２２ａを構成し、冗長セルアレイブロックの第１−２、第２−２、第３−２センスアンプ部１３１ｂ、１３２ｂ、１３３ｂは冗長第１増幅部１２２ｂを構成する。そして、第１−１、第１−２センスアンプ部１３１ａ、１３１ｂは第１センスアンプアレイ１３１を構成し、第２−１、第２−２センスアンプ部１３２ａ、１３２ｂは第２センスアンプアレイ１３２を構成し、第３−１、第３−２センスアンプ部１３３ａ、１３３ｂは第３センスアンプアレイ１３３を構成する。
【００５０】
メインセルアレイブロックの第１−１センスアンプ部１３１ａはセンスアンプ１３１ａ−１、１３１ａ−２で構成され、第２−１センスアンプ部１３２ａはセンスアンプ１３２ａ−１、１３２ａ−２で構成され、第３−１センスアンプ部１３３ａはセンスアンプ１３３ａ−１、１３３ａ−２で構成されている。そして、冗長セルアレイブロックの第２−１センスアンプ部１３１ｂはセンスアンプ１３１ｂ−１で構成され、第２−２センスアンプ部１３２ｂはセンスアンプ１３２ｂ−１で構成され、第３−２センスアンプ部１３３ｂはセンスアンプ１３３ｂ−１で構成される。
【００５１】
互いに異なるＳＷＬドライバの駆動制御信号を受けるメインセルアレイブロック及び冗長セルアレイブロックの各セルアレイブロックの間に位置する第２センスアンプアレイ１３２に属するセンスアンプ１３２ａ−１、１３２ａ−２、１３２ｂ−１は、セルアレイブロックＭＣＡ２２、ＲｄＣＡ２２の奇数列ビットラインに連結されたセルブロック選択スイッチ１３４−３、１３４−５、１３４−７と、セルアレイブロックＭＣＡ３２、ＲｄＣＡ３２の奇数列ビットラインに連結されたセルブロック選択スイッチ１３５−３、１３５−５、１３５−７とに共通に連結され、図示しない異なるＳＷＬドライバの駆動制御信号を受けるブロックに共有される。そして、セルアレイブロックの偶数列ビットラインに連結されたセルブロック選択スイッチは、同じＳＷＬドライバの駆動制御信号を受けるセルアレイブロックの偶数列ビットラインに連結されたセンスアンプアレイに連結されている。
【００５２】
このとき、各セルブロック選択スイッチはセルアレイブロックのビットラインに連結され上側及び下側のセルブロックを選択する。そして、メインセルアレイブロックと冗長セルアレイブロックの各セルブロック選択スイッチの出力信号はそれぞれ上側、下側のそれぞれのセンスアンプアレイ部の各センスアンプに入力される。
すなわち、偶数列は上側のセンスアンプの入力に連結され、奇数列は下側のセンスアンプの入力に連結される。
【００５３】
以下、参照セルブロックの連結関係を説明する。
図１３及び１４に示すように、カラムに並んだ参照セルにおいて、セルブロック選択スイッチ１３４−１、１３４−２には参照セルアレイＲＣＡ１２、ＲＣＡ２２のビットライン信号が入力され、その出力信号はそれぞれ上下のレベルシフトトレーサーＬＴ１、ＬＴ２に入力される。すなわち、偶数列セルブロック選択スイッチ１３４−２の出力端は上側のレベルシフトトレーサーＬＴ１の入力端に連結され、奇数列のセルブロック選択スイッチ１３４−１の出力端は下側のレベルシフトトレーサーＬＴ２の入力端に連結される。
【００５４】
また、セルブロック選択スイッチ１３５−１、１３５−２には参照セルアレイ（ＲＣＡ３２、ＲＣＡ４２）のビットラインが入力され、その出力信号はそれぞれ上下のレベルシフトトレーサーＬＴ２、ＬＴ３に入力される。
すなわち、偶数列セルブロック選択スイッチ１３５−２の出力端は上側のレベルシフトトレーサーＬＴ２の入力端に連結され、奇数列のセルブロック選択スイッチ１３５−１の出力端は下側のレベルシフトトレーサーＬＴ３の入力端に連結される。前記のような構造からセンスアンプアレイ及びレベルシフトトレーサーの個数を減らせることが分かる。
【００５５】
前記セルブロック選択スイッチの上側セルブロックと連結されたものをトップビットライン、下側のセルブロックと連結されたものをボトムビットラインと称する。このとき、上側ビットラインと下側ビットラインは基板上で同じ層に構成する。
また、セルブロック選択スイッチのうち上側のセンスアンプと連結されたセンスアンプ入力ラインをトップセンスライン、下側のセンスアンプと連結されたセンスアンプ入力ラインはボトムセンスラインと称する。このとき、トップセンスラインとボトムセンスラインは基板上の異なる層に構成する。
【００５６】
上記の構成のうちメインセル領域のデータをセンシングして増幅する構成について説明する。
ＭＣＡ１２、ＭＣＡ２２の上、下側及びＭＣＡ３２、ＭＣＡ４２の上、下側に形成された第１、第２、第３センスアンプアレイ部において、行方向に同一線上に位置したセンスアンプが共有され、センスアンプの出力信号をインターフェースする第１、第２、第３データバス（ＤＢ１、ＤＢ２、ＤＢ３）に連結されている。第１、第２、第３データバス（ＤＢ１、ＤＢ２、ＤＢ３）のそれぞれの出力端には第１、第２、第３スイッチング部（ＳＷ１、ＳＷ２、ＳＷ３）が連結されている。これらのスイッチング部を介して伝達された第１、第２、第３データバス（ＤＢ１、ＤＢ２、ＤＢ３）の信号は第４データバス（ＤＢ４）へ送られるようになっている（インターフェース）。この第４データバス（ＤＢ４）を介して伝達された信号は、第２増幅部１２３ａでセンシング及び増幅されて第５データバス（ＤＢ５）を介して第３増幅部１２４ａへ送られ、そこで信号をセンシング及び増幅する。第１、第３スイッチング部（ＳＷ１、ＳＷ３）は互いに異なるようにスイッチングされるので、第４データバス（ＤＢ４）は四つのデータラインで構成される。
【００５７】
次に、メインセルアレイブロックからデータをセンシングして増幅するとき、カラムアドレスラインで欠陥が発生する場合、これを冗長セルアレイブロックのカラムアドレスラインに代替してデータをセンシングするための構成について説明する。
ＲｄＣＡ１２、ＲｄＣＡ２２の上、下側とＲｄＣＡ３２、ＲｄＣＡ４２の上、下側に形成された第１、第２、第３センスアンプアレイ部のセンスアンプ１３１ｂ−１、１３２ｂ−１、１３３ｂ−１の出力信号は、それぞれ第６、第７、第８データバス（ＤＢ６、ＤＢ７、ＤＢ８）に伝達される。各第６、第７、第８データバス（ＤＢ６、ＤＢ７、ＤＢ８）の出力端にはそれぞれ第４、第５、第６スイッチング部（ＳＷＬ４、ＳＷ５、ＳＷ６）が連結されており、第６、第７、第８データバス（ＤＢ６、ＤＢ７、ＤＢ８）を介して伝達された信号は第９データバス（ＤＢ９）へ送られる。第９データバス（ＤＢ９）へ送られた信号は、冗長第２増幅部１２３ｂでセンシング及び増幅され、その増幅された出力信号を第１０データバス（ＤＢ１０）を介して冗長第３増幅部１２４ｂへ伝達され、そこでさらにセンシング及び増幅される。
【００５８】
前記第４、第６スイッチング部（ＳＷ４、ＳＷ６）は互いに異なるようにスイッチングされるので、第９データバス（ＤＢ９）は四つのデータラインで構成できる。そして、メインセルアレイブロックのカラムアドレスラインに欠陥が発生したとき、そのメインセルの欠陥カラムを冗長カラムに代替するための冗長駆動回路部１２５があり、その代替されたカラムデータを入／出力パッドへ伝達するためのデータ入／出力バッファ１２６がある。
【００５９】
以下、上記構成のうち第１増幅部と冗長第１増幅部の構成について説明する。図１５は参照信号にしたがってメインビットラインの信号をセンシングする第１増幅部を詳細に示すものである。
図面に示すように、ソースに印加されるメインビットラインの信号をスイッチングする第１トランジスタ（Ｔ１）と、ソースに印加される参照信号をスイッチングする第２トランジスタ（Ｔ２）と、ゲートが第２トランジスタ（Ｔ２）のソースと連結され、ドレインは第１トランジスタ（Ｔ１）のドレインと連結される第３トランジスタ（Ｔ３）と、ゲートが第１トランジスタ（Ｔ１）の入力端と連結され、ドレインは第２トランジスタ（Ｔ２）のドレインと連結される第４トランジスタ（Ｔ４）と、ソースが接地端に連結され、ドレインは第３、第４トランジスタと共通に連結される第５トランジスタ（Ｔ５）と、ゲートが第２トランジスタ（Ｔ２）のドレインに連結され、ソースは電源電圧端（Ｖｃｃ）に連結され、ドレインは第１トランジスタ（Ｔ１）のドレインと連結される第６トランジスタ（Ｔ６）と、ゲートが第１トランジスタ（Ｔ１）のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第２トランジスタ（Ｔ２）のドレインと連結される第７トランジスタ（Ｔ７）と、第６トランジスタ（Ｔ６）のドレインと第７トランジスタ（Ｔ７）のドレインを等電位化させる第８トランジスタ（Ｔ８）と、ソースが第３トランジスタ（Ｔ３）のドレインに連結され、増幅したメインビットラインの信号をデータバス（Ｄ１）にスイッチングする第９トランジスタ（Ｔ９）と、ソースが第４トランジスタ（Ｔ４）のドレインに連結され、増幅したメインビットライン信号の逆位相信号をデータバーバス（ＤＢＢ１）にスイッチングする第１０スイッチング素子（Ｔ１０）とを含んで構成されている。
【００６０】
さらに、メインビットラインの信号を第１トランジスタ（Ｔ１）のソースにスイッチングする第１１トランジスタ（Ｔ１１）と、参照信号を第２トランジスタ（Ｔ２）のソースにスイッチングする第１２トランジスタ（Ｔ１２）が配置されている。そして、第１１トランジスタ（Ｔ１１）はメインビットライン制御信号（ＢＬＣ）によって制御され、第１２トランジスタ（Ｔ１２）は参照ビットライン制御信号（ＲＬＣ）によって制御される。
【００６１】
一方、第１トランジスタ（Ｔ１）は増幅した信号を第４トランジスタ（Ｔ４）のゲートにフィードバックさせる機能をさらに備え、第２トランジスタ（Ｔ２）は増幅した信号を第３トランジスタ（Ｔ３）のゲートにフィードバックさせる機能をも備えている。また、第１、第２トランジスタ（Ｔ１、Ｔ２）はデータの書込み時オンの状態を維持し、データの読み出し時はオフの状態を維持する。
第９、第１０トランジスタ（Ｔ９、Ｔ１０）はカラム選択信号（ＣＳ）によって制御される。
【００６２】
この様な第１増幅部において、第６、第７トランジスタ（Ｔ６、Ｔ７）及び第８トランジスタ（Ｔ８）はＰＭＯＳトランジスタ（ＰＭＯＳ）で構成され、その他はＮＭＯＳトランジスタ（ＮＭＯＳ）で構成される。第５トランジスタ（Ｔ５）はセンスアンプ活性化信号（ＳＥＮ）により動作し、第８トランジスタ（Ｔ８）はセンスアンプ等電位化信号（ＳＥＱ）により動作する。
そして、第１、第２トランジスタ（Ｔ１、Ｔ２）のゲートにはラッチイネーブル制御信号（ＬＥＣ）が印加される。
【００６３】
上記のように構成された第１増幅部の動作を以下に説明する。
まず、プリチャージの間はメインビットライン制御信号（ＢＬＣ）と参照ビットライン制御信号（ＲＬＣ）及びラッチイネーブル制御信号（ＬＥＣ）が「ハイ」レベルとなり、カラム選択信号（ＣＳ）、センスアンプ活性化信号（ＳＥＮ）及びセンスアンプ等電位化信号（ＳＥＱ）は「ロー」レベルとなる。
読み出しモードで活性化時にはセンスアンプ等電位化信号（ＳＥＱ）とセンスアンプ活性化信号（ＳＥＮ）は「ハイ」レベルとなり、メインビットライン制御信号（ＢＬＣ）と参照ビットライン制御信号（ＢＬＣ）及びラッチイネーブル制御信号（ＬＥＣ）が「ロー」レベルにセットアップされる。
したがって、メインビットラインの信号が増幅され、データバス（Ｄ１）及びデータバーバス（ＤＢＢ１）を介して第２増幅部に出力される。このとき、ラッチイネーブルコントロール信号（ＬＥＣ）が「ロー」レベルに遷移されることで、メインビットラインとデータバス（Ｄ１）及びデータバーバス（ＤＢＢ１）とのパスとが分離される。
【００６４】
次いで、書込みモードの場合は、センスアンプ活性化信号（ＳＥＮ）が「ハイ」レベルに変わる前にセンスアンプの等電位化信号（ＳＥＱ）、カラム選択信号（ＣＳ）、そして、ラッチイネーブル制御信号（ＬＥＣ）を「ハイ」レベルにセットアップさせる。したがって、セルに書込むデータがデータバス（Ｄ１）とデータバーバス（ＤＢＢ１）を介して入力され、メインビットラインへ伝達される。メインビットラインへ十分に伝達されたら、残りの信号はそのまま維持した状態でセンスアンプ活性化信号（ＳＥＮ）を「ハイ」レベルに遷移させる。したがって、第１増幅部が活性化状態になって、書込むデータをメインビットラインを介して当該セルへ伝達する。
【００６５】
この様に、第１増幅部に印加される制御信号を適切に調節してセルのデータを読み出し、データバス及びデータバーバスを介して出力する読み出し動作と、データバスやータバーバスを介して入力される書込むデータをメインビットラインを介して当該セルに格納する書込み動作を行うことができる。
【００６６】
以下、第２増幅部及び冗長第２増幅部の構成について説明する。
図１６に示すように、これらはセンスアンプであって、データバス（Ｄ１）及びデータバーバス（ＤＢＢ１）を介して伝達された信号をセンシングして、その出力を他のデータバス（Ｄ２）及びデータバーバス（ＤＢＢ２）に印加するようになっている。第１増幅部や冗長第１増幅部と本質的な差はない。すなわち、ソースに印加されるデータバス（Ｄ１）の信号をスイッチングする第１トランジスタ（Ｔ１）と、ソースに印加されるデータバーバス（ＤＢＢ１）の信号をスイッチングする第２トランジスタ（Ｔ２）と、ゲートが第２トランジスタ（Ｔ２）のソースと連結され、ドレインは第１トランジスタ（Ｔ１）のドレインと連結される第３トランジスタ（Ｔ３）と、ゲートが第１トランジスタ（Ｔ１）の入力端と連結され、ドレインは第２トランジスタ（Ｔ２）のドレインと連結される第４トランジスタ（Ｔ４）と、ソースが接地端に連結され、ドレインは第３、第４トランジスタ（Ｔ３、Ｔ４）のソースと共通に連結される第５トランジスタ（Ｔ５）と、ゲートが第２トランジスタ（Ｔ２）のドレインに連結され、ソースは電源電圧端（Ｖｃｃ）に連結され、ドレインは第１トランジスタ（Ｔ１）のドレインと連結される第６トランジスタ（Ｔ６）と、ゲートが第１トランジスタ（Ｔ１）のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第２トランジスタ（Ｔ２）のドレインと連結される第７トランジスタ（Ｔ７）と、第６トランジスタ（Ｔ６）のドレインと第７トランジスタ（Ｔ７）のドレインとを等電位化させる第８トランジスタ（Ｔ８）と、データバス（Ｄ１）とデータバーバス（ＤＢＢ１）とを等電位化させる第９トランジスタ（Ｔ９）とを含んでいる。
【００６７】
ここで、第１トランジスタ（Ｔ１）は増幅した信号を第４トランジスタ（Ｔ４）のゲートにフィードバックさせる機能をさらに備え、第２トランジスタ（Ｔ２）は増幅した信号を第３トランジスタ（Ｔ３）のゲートにフィードバックさせる機能をも備えている。第６、第７トランジスタ（Ｔ６、Ｔ７）及び第８トランジスタ（Ｔ８）はＰＭＯＳトランジスタ（ＰＭＯＳ）で構成され、その他はＮＭＯＳトランジスタ（ＮＭＯＳ）で構成される。そして、第９トランジスタ（Ｔ９）はデータバス（Ｄ１）とデータバーバス（ＤＢＢ１）とを等電位化させる信号（ＤＬＥＱ）によって動作し、第５トランジスタ（Ｔ５）はセンスアンプ活性化信号（ＤＳＥＮ）によってり動作する。第８トランジスタ（Ｔ８）はセンスアンプ等電位化信号（ＤＳＥＱ）によって動作する。そして、第１トランジスタ（Ｔ１）と第２トランジスタ（Ｔ２）のゲートにはラッチイネーブル制御信号（ＤＬＥＣ）が印加される。
【００６８】
この様に構成された第２増幅部及び冗長第２増幅部の動作を以下に説明する。
まず、プリチャージの間は、データバス（Ｄ１）とデータバーバス（ＤＢＢ１）とを等電位化させるデータバス等電位化信号（ＤＬＥＱ）及びラッチイネーブル制御信号（ＤＬＥＣ）は「ハイ」レベルであり、センスアンプ等電位化信号（ＤＳＥＱ）及びセンスアンプ活性化信号（ＤＳＥＮ）は「ロー」レベルである。従って、第１増幅部の出力をインターフェースするデータバス（Ｄ１）及びデータバーバス（ＤＢＢ１）は「ハイ」レベルにプリチャージされる。
【００６９】
読み出しモードで活性化時にはセンスアンプ等電位化信号（ＤＳＥＱ）とセンスアンプ活性化信号（ＤＳＥＮ）が「ハイ」レベルとなり、データライン等電位化信号（ＤＬＥＱ）とラッチイネーブル制御信号（ＤＬＥＣ）が「ロー」レベルにセットアップされると、データバス（Ｄ１）及びデータバーバス（ＤＢＢ１）の信号は増幅する。
このとき、ラッチイネーブル制御信号（ＤＬＥＣ）は「ロー」レベルに変わり、データバス（Ｄ１）とデータバーバス（ＤＢＢ１）は第２増幅部の出力をインターフェースするデータバス（Ｄ２）とデータバーバス（ＤＢＢ２）とは分離される。
【００７０】
書込みモードの場合は、センスアンプ活性化信号（ＤＳＥＮ）が「ハイ」レベルに変わる以前に、センスアンプの等電位化信号（ＤＳＥＱ）とラッチイネーブル制御信号（ＤＬＥＣ）を「ハイ」レベルにセットアップさせ、データバス等電位化信号（ＤＬＥＱ）は「ロー」レベルにセットアップさせる。
したがって、セルに書込む出力側のデータがデータバス（Ｄ２）とデータバーバス（ＤＢＢ２）を介して入力され、入力側のデータバス（Ｄ１）とデータバーバス（ＤＢＢ１）とへ伝達される。前記書込むデータがデータバス（Ｄ１）とデータバーバス（ＤＢＢ１）とへ十分に伝達されたら、残り信号はそのまま維持した状態でセンスアンプ活性化信号（ＤＳＥＮ）を「ハイ」レベルに遷移させる。
従って、第２増幅部が活性化状態になり、増幅したデータ（セルに書込むデータ）が第１増幅部へ伝達され、結局メインビットラインを介してデータを書き込めるようになる。
【００７１】
一方、図１７は本発明の不揮発性強誘電体メモリ装置のセンスアンプによる第３増幅部と冗長第３増幅部をより詳細に示すものである。
図１７に示す第３増幅部と冗長第３増幅部は、第２増幅部からデータバス（Ｄ２）とデータバーバス（ＤＢＢ２）とを介して伝達された信号を増幅し、カラム冗長駆動回路部１２５を経て入／出力パッドへ伝達する。
その構成を見ると、データバス（Ｄ２）を介して伝達された信号をスイッチングする第１トランジスタ（Ｔ１）と、データバーバス（ＤＢＢ２）を介して伝達された信号をスイッチングする第２トランジスタ（Ｔ２）と、第１トランジスタ（Ｔ１）のソースと第２トランジスタ（Ｔ２）のソースとを等電位化させる第３トランジスタ（Ｔ３）と、第１トランジスタ（Ｔ１）のドレインと第２トランジスタ（Ｔ２）のドレインとを等電位化させる第４トランジスタ（Ｔ４）と、ソースに印加されるデータバス（Ｄ２）の信号をスイッチングする第５トランジスタ（Ｔ５）と、ソースに印加されるデータバーバス（ＤＢＢ２）の信号をスイッチングする第６トランジスタ（Ｔ６）と、ゲートが第６トランジスタ（Ｔ６）のソースと連結され、ドレインは第５トランジスタのドレインと連結される第７トランジスタ（Ｔ７）と、ゲートが第５トランジスタ（Ｔ５）の入力端と連結され、ドレインは第６トランジスタ（Ｔ６）のドレインと連結される第８トランジスタ（Ｔ８）と、ソースが接地端に連結され、ドレインは第７、第８トランジスタ（Ｔ７、Ｔ８）のソースと共通に連結される第９トランジスタ（Ｔ９）と、ゲートが第６トランジスタ（Ｔ６）のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第５トランジスタ（Ｔ５）のドレインと連結される第１０トランジスタ１０と、ゲートが第５トランジスタ（Ｔ５）のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第６トランジスタ（Ｔ６）のドレインと連結される第１１トランジスタ（Ｔ１１）と、第１０トランジスタ（Ｔ１０）のドレインと第１１トランジスタ（Ｔ１１１）のドレインとを等電位化させる第１２トランジスタ（Ｔ１２）と、増幅した信号を入／出力パッドにスイッチングする第１３トランジスタ（Ｔ１３）とを含んる。
【００７２】
ここで、第３トランジスタ（Ｔ３）と第４トランジスタ（Ｔ４）はデータバス（Ｄ２）とデータバーバス（ＤＢＢ２）とを等電位化させるデータバス等電位化信号（ＤＬＯＥＱ）によって制御される。そして、第５トランジスタ（Ｔ５）は増幅した信号を第６トランジスタ（Ｔ６）のゲートにフィードバックさせる機能をさらに備え、第６トランジスタ（Ｔ６）は増幅した信号を第５トランジスタ（Ｔ５）のゲートにフィードバックさせる機能をも備えている。第９トランジスタ（Ｔ９）はセンスアンプ活性化信号（ＤＯＳＥＮ）によって動作し、第１２トランジスタ（Ｔ１２）はセンスアンプ等電位化信号（ＤＯＳＥＱ）によって動作する。
第５トランジスタ（Ｔ５）と第６トランジスタ（Ｔ６）のゲートにはラッチイネーブル制御信号（ＤＯＬＥＣ）が印加される。第１、第２トランジスタ（Ｔ１、Ｔ２）と第３、第４トランジスタ（Ｔ３、Ｔ４）はデータバスとデータバーバスに載せられたデータをスイッチングすると共に、二つのバスを等電位化させる機能を担当する。
【００７３】
参考に、各実施形態におけるスイッチング部はそれぞれ、データバスに載せられた信号をスイッチングする第１トランジスタ（Ｔ１）と、データバーバスに載せられた信号をスイッチングする第２トランジスタ（Ｔ２）と、第１、第２トランジスタ（Ｔ１、Ｔ２）の入力端を等電位化させる第３トランジスタ（Ｔ３）と、第１、第２トランジスタ（Ｔ１、Ｔ２）の出力端を等電位化させる第４トランジスタ（Ｔ４）とで構成されている。
【００７４】
この様に構成された本発明に係る第３増幅部の動作を以下に説明する。
まず、プリチャージの間は第３増幅部の入力側のデータバス（Ｄ２）とデータバーバス（ＤＢＢ２）は「ハイ」レベルにプリチャージされる。このとき、第１、第２トランジスタ（Ｔ１、Ｔ２）のゲートに印加される制御信号（ＤＯＣ１）と第３、第４トランジスタ（Ｔ３、Ｔ４）のゲートに印加される制御信号（ＤＬＯＥＱ）は「ハイ」レベルであり、センスアンプ活性化信号（ＤＯＳＥＮ）とセンスアンプ等電位化信号（ＤＯＳＥＱ）及びラッチイネーブル制御信号（ＤＯＬＥＣ）は「ロー」レベルである。
【００７５】
読み出しモードで活性化時には第３、第４トランジスタ（Ｔ３、Ｔ４）のゲートに印加される制御信号（ＤＬＯＥＱ）のみが「ロー」レベルとなり、ＤＯＣ１、ＤＬＯＥＱ、ＤＯＳＥＮ、ＤＯＳＥＱ信号及び増幅した信号を入／出力バッファにスイッチングする第１３トランジスタ（Ｔ１３）のゲートに印加される制御信号（ＤＯＣＳ）は「ハイ」レベルにセットアップされ、データバス（Ｄ２）及びデータバーバス（ＤＢＢ２）の信号を増幅した後、入／出力バッファを介して入／出力バッドに印加される。
【００７６】
書込みモードではセンスアンプ活性化信号（ＤＯＳＥＮ）が「ハイ」レベルに変わる前に前記制御信号を調節し、入／出力バッファ部から入力される信号（書込むデータ）が第３増幅部のデータバス（Ｄ２）とデータバーバス（ＤＢＢ２）とへ伝達される。書込むデータがデータバス（Ｄ２）とデータバーバス（ＤＢＢ２）とへ十分に伝達されたら、残りの信号をそのまま維持した状態でセンスアンプ活性化信号（ＤＯＳＥＮ）のみを「ハイ」レベルに遷移させる。したがって、第３増幅部が活性化状態となって増幅を行い、増幅した信号はデータバス（Ｄ２）とデータバーバス（ＤＢＢ２）を介して第２増幅部へ伝達される。第２増幅部もまた制御信号の調節によって、データバス（Ｄ２）及びデータバーバス（ＤＢＢ２）を介して伝達された信号を増幅し、データバス（ＤＢ１）及びデータバーバス（ＤＢＢ１）を介して第１増幅部へ伝達される。
以後、第１増幅部は入力信号をセンシングし、メインビットラインを介してセルへ伝達することで書き込み動作が完了する。
【００７７】
次に、本発明実施形態のカラム冗長駆動回路部の構成について説明する。
図１８は本カラム冗長駆動回路部の詳細構成図である。
カラム冗長駆動回路部１２５は、図１８に示すように、複数の欠陥カラムアドレスが入力されると活性化信号を発生させる複数の欠陥アドレスコーディングフューズブロック１８０ａ、１８０ｂ、…を備えた欠陥カラムアドレスコーディング部１８０と、各欠陥アドレスコーディングフューズブロック１８０ａ、１８０ｂ、…にそれぞれ対応させて対を形成するようにされた複数の欠陥入／出力コーディングフューズブロック１８２ａ、１８２ｂを備えた欠陥入／出力コーディング部１８２と、活性化信号を受けて冗長カラムを活性化させ、欠陥カラムを不活性化させることで、正常動作とカラム代替動作を調整する代替カラム調整回路部１８１とで構成されている。
このとき、それぞれの欠陥アドレスコーディングフューズ部１８０ａ、１８０ｂ、…ではそれぞれ一つの欠陥カラムラインのアドレスを代替するための活性化信号を発生させる。
【００７８】
次に、欠陥カラムアドレスコーディング部の構成について説明する。
図１９は欠陥カラムアドレスコーディング部の詳細回路図である。
欠陥カラムアドレスコーディング部１８０のうち一つの欠陥カラム活性化信号を出力させる単一欠陥アドレスコーディングフューズ部は、図１９に示すように、代替活性化信号制御部１９０とアドレスフューズ切断コーディングブロック部１９１とアドレス出力部１９２とアドレス感知部１９３とで構成されている。
【００７９】
代替活性化信号制御部１９０は、フューズ（Ｆ１）と、プルアップキャパシタと、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）と、第１ＰＭＯＳトランジスタ（ＭＰ１）とで構成されている。ここで、プルアップキャパシタはＰＭＯＳキャパシタで構成させ、一端（ゲート端）をフューズ（Ｆ１）の一端と連結し、他端（ソース及びドレイン端）をＶＣＣ端に連結した構成である。そして、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）はフューズ（Ｆ１）の一端から順に直列連結されており、第１ＰＭＯＳトランジスタ（ＭＰ１）はＶＣＣ端とフューズ（Ｆ１）の一端との間に形成され、そのゲートは第１インバータ（ＩＮ１）の出力信号を受ける。
【００８０】
また、アドレスフューズ切断コーディングブロック部１９１は、単位アドレスフューズ切断コーディングブロックを多数形成させたものである。単位アドレスフューズ切断コーディングブロックは、一つのＮＭＯＳトランジスタと一つのフューズとが直列連結されたものが複数（８個）備えられており、直列連結されたＮＭＯＳトランジスタとフューズとが一対を形成している。
そして、各ＮＭＯＳトランジスタにはアドレス選択信号（Ｙ＜０＞、ＹＢ＜０＞、…、Ｙ＜３＞、ＹＢ＜３＞、…、Ｚ＜０＞、ＺＢ＜０＞、…、Ｚ＜３＞、ＺＢ＜３＞、…）が入力され、一対をなす各ＮＭＯＳトランジスタは互いに反対位相の信号が入力される。
そして、一対をなす直列連結されたＮＭＯＳトランジスタとフューズの両先端とはそれぞれ連結されている。そして、隣接した一対のＮＭＯＳトランジスタとフューズはその一端が互いに連結されている。
【００８１】
また、アドレス出力部１９２はプルアップスイッチ１９２ａ−１、１９２ｂ−１とＰＭＯＳトランジスタとが並列連結され、各アドレスフューズ切断コーディングブロックの出力端に連結されている、それぞれの第１、第２アドレス出力部１９２ａ、１９２ｂで構成されている。また、アドレス感知部１９３は各アドレス出力部１９２の信号を論理和して反転させる第１ＮＯＲゲート（ＮＯＲ１）で構成され、ＮＯＲ１を介してカラム代替アドレス信号（ＲＥＤＣＯＬ）が出力される。
【００８２】
より詳細に説明すると、各単位アドレスフューズ切断コーディングブロックは第１ないし第８ＮＭＯＳトランジスタ及び第１ないし第８フューズで構成されているが、ＮＭＯＳトランジスタとフューズとは一対一にそれぞれ直列連結されている。
そして、第１、第２ＮＭＯＳトランジスタの一端が連結されており、第１、第２、第３、第４フューズの一端が連結されており、第３、第４、第５、第６ＮＭＯＳトランジスタの一端が連結されており、第５、第６、第７、第８ＮＭＯＳトランジスタの一端がフューズを介して連結されており、第７、第８ＮＭＯＳトランジスタの一端は出力端に互いに連結されている。そして、ＮＭＯＳトランジスタにはアドレス信号（Ｙ＜０＞、ＹＢ＜０＞、Ｙ＜１＞、ＹＢ＜１＞、Ｙ＜２＞、ＹＢ＜２＞、Ｙ＜３＞、ＹＢ＜３＞）が順に入力される。第１、第２ＮＭＯＳトランジスタと、第３、第４ＮＭＯＳトランジスタと、第５、第６ＮＭＯＳトランジスタと、第７、第８ＮＭＯＳトランジスタは、それぞれ対にされたトランジスタでありゲートに互いに反対位相を受けて動作する。
【００８３】
ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると、代替活性化信号制御部１９０のフューズ（Ｆ１）がレーザビームで切断される。第１ＰＭＯＳトランジスタ（ＭＰ１）のドレインには「ハイ」信号が伝達され、最終的に第３インバータを介して「ロー」信号が出力される。
【００８４】
上記のような構成を有する単位アドレスフューズ切断コーディングブロックでは、欠陥ラインのアドレス信号を受けたＮＭＯＳトランジスタと連結されたフューズはそのまま維持し、それと対をなす、反対の位相を有するＮＭＯＳトランジスタと連結されたフューズを切断する。そして、欠陥してないラインのアドレス信号を受けるＮＭＯＳトランジスタと連結されたフューズは切断させ、それと対をなす、反対の位相を有するＮＭＯＳトランジスタと連結されたフューズはそのまま維持する。
【００８５】
代替活性化信号発生部１９０とアドレスフューズ切断コーディングブロックが上述のように動作すると、欠陥アドレス発生時、単位フューズ切断コーディングブロックには「ロー」信号が出力され、最終的に、単位フューズ切断コーディングブロックに全て「ロー」信号が出力されると、第１ＮＯＲゲート（ＮＯＲ１）で構成されたアドレス感知部１９３から「ハイ」信号が出力され、欠陥カラムアドレス活性化信号が出力される。
【００８６】
次に、欠陥入／出力コーディング部１８２の構成について図２０を参照して説明する。
本実施形態の欠陥入／出力コーディング部１８２は、図２０に示すように、欠陥アドレスコーディング部１８０の欠陥カラム代替アドレス活性化信号（ＲＥＤＣＯＬ）と代替制御信号（ＤＳＣＳ２）とを論理積して反転する第１ＮＡＮＤゲート（ＮＡＮＤ１）と、第１ＮＡＮＤゲート（ＮＡＮＤ１）の信号を反転する第４インバータ（ＩＮ４）と、第４インバータ（ＩＮ４）を介して反転した信号が印加され、冗長第３増幅部１２４ｂとデータ入／出力バッファ部１２６とのデータバスの間に構成され、冗長セルアレイブロックのアドレスを切断する第１アドレスフューズ切断部２００と、第４インバータ（ＩＮ４）を介して反転した信号が印加され、メイン領域の第３増幅部１２４ａの入／出力端（ＲＩＯ）とデータ入／出力バッファ部１２６の入／出力端（Ｉ００，Ｉ０１、Ｉ０２、Ｉ０３、Ｉ０４、Ｉ０５、Ｉ０６、Ｉ０７）との間に構成され、メインセルアレイブロックのアドレスを切断する第２アドレスフューズ切断部２０１とで構成されている。
【００８７】
第１アドレスフューズ切断２００は冗長第３増幅部１２４ｂの入／出力端に一端が連結された複数のフューズ（Ｆ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５、Ｆ６、Ｆ７、Ｆ８）と、各フューズの他端とデータ入／出力バッファ部１２６の出力端（１００〜Ｉ０７）との間に接続された数のＮＭＯＳトランジスタ（ＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５、ＮＭ６、ＮＭ７、ＮＭ８）とが構成されている。
そして、第２アドレスフューズ切断部２０１は第３増幅部１２４ａの入／出力端（ＭＩ００〜ＭＩ０７）にそれぞれ連結されたフューズ（Ｆ９、Ｆ１０、Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４、Ｆ１５、Ｆ１６）と、各フューズ（Ｆ９、Ｆ１０、Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４、Ｆ１５、Ｆ１６）の他端とデータ入／出力バッファ部１２６の入／出力端（１００〜Ｉ０７）との間にそれぞれ接続されたＮＭＯＳトランジスタ（ＮＭ９、ＮＭ１０、ＮＭ１１、ＮＭ１２、ＮＭ１３、ＮＭ１４、ＮＭ１５、ＮＭ１６）とが構成されている。
【００８８】
上記において、第１アドレスフューズ切断部２００のＦ１とＮＭ１、ＮＭ９とＦ９はＩ００を経て直列連結されており、Ｆ２、ＮＭ２、ＮＭ１０、Ｆ１０と、Ｆ３、ＮＭ３、ＮＭ１１、Ｆ１１とＦ４、ＮＭ４、ＮＭ１２、Ｆ１２とＦ５、ＮＭ５、ＮＭ１３、Ｆ１３とＦ６、ＮＭ６、ＮＭ１４、Ｆ１４とＦ７、ＮＭ７、ＮＭ１５、Ｆ１５と、Ｆ８、ＮＭ８、ＮＭ１６、Ｆ１６はそれぞれ直列連結されている。したがって、ＲＥＤＣＯＬに「ハイ」信号が印加され、ＤＳＣＳ２に「ハイ」信号が印加されると、ＮＡＮＤ１を介して「ロー」信号が出力され、ＩＮ４２を介して「ハイ」信号が出力されて、全てのトランジスタがターンオンされると、第１アドレスフューズ切断部２００及び第２アドレスフューズ切断２０１の直列連結された各フューズは互い反対に切断される。
【００８９】
冗長第３増幅部１２４ｂの入／出力端ＲＩＯと連結されたＦ１が切断される場合、Ｆ９はメイン領域の第３増幅部１２４ａの入／出力端ＭＩ００に連結され、Ｆ８が冗長第３増幅部１２４ｂの入／出力端ＲＩＯに連結されている場合にＦ１６は切断されている。
すなわち、メイン領域の欠陥カラムのアドレスに連結されたフューズのみを切断させ、切断されたフューズと直列連結されており、冗長第３増幅部１２４ｂの入／出力端ＲＩＯに連結されているフューズはそのまま維持する。
【００９０】
以下、代替カラム調整回路部１８１の構成を説明する。
図２１は図１８の代替カラム調整回路部の詳細回路図である。
本実施形態の代替カラム調整回路部１８１は、図２１に示すように、欠陥カラムアドレスコーディング１８０から出力された複数の欠陥カラムアドレス活性化信号（ＲＥＤＣＯＬ１、ＲＥＤＣＯＬ２、ＲＥＤＣＯＬ３、ＲＥＤＣＯＬ４）を論理和して反転する第２ＮＯＲゲート（ＮＯＲ２）と、第２ＮＯＲゲート（ＮＯＲ２）の出力信号と代替制御信号（ＤＳＣＳ２）とを論理積して反転する第２ＮＡＮＤゲート（ＮＡＮＤ２）と、第２ＮＡＮＤゲート（ＮＡＮＤ２）の信号を反転する第５インバータ（ＩＮ５）と、第５インバータ（ＩＮ５）の出力信号を受け、データ入／出力バッファ部１２６の入／出力端（Ｉ００、Ｉ０１、Ｉ０２、Ｉ０３、Ｉ０４、Ｉ０５、Ｉ０６、Ｉ０７）とメイン領域の第３増幅部１２４ａの入／出力端（ＭＩ００、ＭＩ０１、ＭＩ０２、ＭＩ０３、ＭＩ０４、ＭＩ０５、ＭＩ０６、ＭＩ０７）との間に順次に一対一に構成されたスイッチング素子（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８）とで構成されている。このとき、スイッチング素子はＮＭＯＳトランジスタで構成されている。
【００９１】
代替カラム調整回路部１８１は、複数の欠陥カラムアドレス活性化信号（ＲＥＤＣＯＬ１、ＲＥＤＣＯＬ２、ＲＥＤＣＯＬ３、ＲＥＤＣＯＬ４）のうち「ハイ」信号が発生するものがあれば、第２ＮＡＮＤゲート（ＮＡＮＤ２）を経て、最終的に第５インバータ（ＩＮ５）を介して「ロー」信号を発生する。これにより、スイッチング素子（Ｓ１〜Ｓ８）は全てターンオフされる。
すなわち、欠陥カラムアドレスコーディング部１８０から欠陥カラムアドレス活性化信号が発生せず、つまり、複数の欠陥カラムアドレス活性化信号（ＲＥＤＣＯＬ１、ＲＥＤＣＯＬ２、ＲＥＤＣＯＬ３、ＲＥＤＣＯＬ４）が全て「ロー」信号を発生し、代替制御信号（ＤＳＣＳ２）が「ハイ」信号を発生すると、スイッチング素子（Ｓ１〜Ｓ８）は全てターンオンされ、データ入／出力バッファ部１２６の入／出力端（Ｉ００〜Ｉ０７）とメイン領域の第３増幅部１２４ａの入／出力端（ＭＩ００〜ＭＩ０７）を介して互いにデータを取り交わすことができる。
【００９２】
また、複数の欠陥カラムアドレス活性化信号のうち「ハイ」信号が発生するものが一つでもあれば、第２ＮＯＲゲートに「ロー」信号が出力され、第２ＮＡＮＤゲートと第５インバータを介して「ロー」信号が出力されて、メイン領域の第３増幅部１２４ａの入／出力端（ＭＩ１００〜ＭＩ１０７）とデータ入／出力バッファ部１２６の入／出力端は互いに経路が遮断され、データを取り交わすことができない。
【００９３】
次に、前記のようなカラム冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法について説明する。
図２２はカラム冗長回路を用いた本実施形態の不揮発性強誘電体メモリ装置の代替方法を示すアルゴリズムである。
本実施形態に係る欠陥アドレスの代替方法は、図２２に示すように、ウェハプロセス工程が終わった後、チップテストを実施する段階（Ｓ１００）と、チップテストを実施して欠陥カラムアドレスをチェックする段階（Ｓ１１０＿１）と、欠陥カラムアドレスをチェックすると共に、欠陥カラムアドレスの入／出力データをチェックする段階（Ｓ１１０＿２）と、欠陥カラムアドレスをコーディングできるように、欠陥アドレスフューズ切断部でフューズを切断し、欠陥カラムアドレス活性化信号を発生させる段階（Ｓ１２０＿１）と、欠陥カラムアドレス活性化信号を発生させると共に、欠陥入／出力データをコーディングできるように、欠陥入／出力フューズ切断部でフューズを切断し、欠陥入／出力活性化信号を発生させる段階（Ｓ１２０＿２）と、代替カラム調整回路部で、欠陥アドレス活性化信号と欠陥入／出力活性化信号とを合成し、欠陥カラムを代替する段階（Ｓ１３０）とで行われる。
【００９４】
すなわち、欠陥カラムアドレスが発生した時、メインセルアレイブロックの欠陥カラムのアドレスが冗長セルアレイブロックのカラムのアドレスに代替され、カラム冗長駆動回路部の制御動作により代替されたカラムアドレスが冗長第１、第２、第３増幅部を介してデータ入／出力バッファ部と互いにデータを取り交わす。
【００９５】
【発明の効果】
以上のような本発明のカラム冗長回路を備えた不揮発性強誘電体メモリ装置及びその欠陥アドレス代替方法は次のような効果がある。
第一、欠陥カラムアドレスを代替するために、冗長回路に読み出しバスと書込みバスとを共有できる一つのデータバスを用いて新たな階層構造の増幅器を備えることにより、代替回路のレイアウトを効率よく設計することができる。
これによって、データバスに対する負荷を減らすことができ、代替効率も高めることができる。
第二、互いに隣接したＳＷＬドライバブロックの駆動制御を受けるそれぞれのセルアレイブロックの間に構成されるセンスアンプアレイブロックの個数を一つに減らせることができるので、チップレイアウトの面積が減らせると共に、センスアンプアレイを容易に配置することができ、チップ設計を効率よく行うことができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術による不揮発性強誘電体メモリの単位セル構成図。
【図３ａ】従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】読み出しモードの動作を示すタイミング図。
【図４】従来技術による不揮発性強誘電体メモリ装置の構成ブロック図。
【図５】図４の部分的詳細図。
【図６】従来技術の不揮発性強誘電体メモリ装置によるセンスアンプの構成図。
【図７】本発明にかかる不揮発性強誘電体メモリ素子の構造的単位セル構成図。
【図８】図７を用いた不揮発性強誘電体メモリ装置の簡略化した回路的構成図。
【図９】図８を用いた不揮発性強誘電体メモリ素子の動作タイミング図。
【図１０】参照セル領域を有する１Ｔ１Ｃ不揮発性強誘電体メモリの回路構成図。
【図１１】本発明にかかるセルアレイブロックの構成図。
【図１２】本発明のカラム冗長回路を備えた不揮発性強誘電体メモリ装置の階層構造図。
【図１３】図１２の具体的ブロック構成図。
【図１４】図１３の参照セル領域及びメインセル領域及び冗長セル領域の構成ブロック図。
【図１５】本発明のメインセル領域及び冗長セル領域の第１増幅端（Ｓ／Ａ）の詳細構成図。
【図１６】本発明のメインセル領域及び冗長セル領域の第２増幅端（ＭＡ１）の詳細構成図。
【図１７】本発明のメインセル領域及び冗長セル領域の第３増幅端（ＭＡ２）の詳細構成図。
【図１８】本発明のカラム冗長駆動回路部の詳細構成図。
【図１９】図１８の欠陥カラムアドレスコーディング部の詳細回路図。
【図２０】図１８の欠陥入／出力コーディング部の詳細回路図。
【図２１】図１８のカラム冗長調整回路部の詳細回路図。
【図２２】カラム冗長回路を用いた本発明の不揮発性強誘電体メモリ装置の代替方法。
【符号の説明】
１２０：参照レベル発生部
１２１ａ：メインセルアレイブロック部
１２１ｂ：冗長セルアレイブロック部
１２２ａ：第１増幅部
１２２ｂ：冗長第１増幅部
１２３ａ：第２増幅部
１２３ｂ：冗長第２増幅部
１２４ａ：第３増幅部
１２４ｂ：冗長第３増幅部
１２５：カラム冗長駆動回路部
１２６：データ入／出力バッファ部
１８０：カラムアドレスコーディング部
１８１：代替カラム調整回路部
１８２：欠陥入／出力コーディング部
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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