(57)【特許請求の範囲】
【請求項１】
第１入力端および第１電流制御端を有し、前記第１入力端に印加される映像信号の同期信号最低値に対し前記第１電流制御端に印加される電流の大きさに従い第１電圧を出力するキャリヤ調整部と、
第２入力端および第２電流制御端を有し、前記第２入力端に印加される前記第１電圧に該当する映像信号の映像入力最高値に対し前記第２電流制御端に印加される電流の大きさに従い第２電圧を出力する偏差調整部と、
前記第２電圧により周波数変調信号のキャリヤが最適の第１周波数を有し、かつ周波数変調信号の偏差が最適の第２周波数を有する周波数変調信号を出力する電圧制御発振回路と、
を有する周波数変調信号出力回路（３００）において、
一定の電流が流れるとフュージングされるｎ個のフュージング素子を有しており、入力されたデータに従い、前記ｎ個のフュージング素子のそれぞれのフュージングの可否に応じて、フュージングされるとロー論理値を有し、フュージングされないとハイ論理値を有するｎ個のキャリヤスイッチング制御信号（ＡＤＪＣ１〜ＡＤＪＣｎ）およびｎ個の偏差スイッチング制御信号（ＡＤＪＤ１〜ＡＤＪＤｎ）を出力するフュージングシステム（１００）と、
入力された前記ｎ個のキャリヤスイッチング制御信号（ＡＤＪＣ１〜ＡＤＪＣｎ）の前記ハイ論理値と前記ロー論理値の組合わせに応じて電流の大きさが可変されるキャリヤ可変電流を出力し、前記キャリヤ可変電流が前記第１電流制御端に入力されるキャリヤ電流変化回路（２１０）と、
入力された前記ｎ個の偏差スイッチング制御信号（ＡＤＪＤ１〜ＡＤＪＤｎ）の前記ハイ論理値と前記ロー論理値の組合わせに応じて電流の大きさが可変される偏差可変電流を出力し、前記偏差可変電流が前記第２電流制御端に入力される偏差電流変化回路（２２０）と、
を備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項２】
請求項１記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記フュージングシステム（１００）は、
アドレスとデータとで構成されたシリアルデータ信号、前記フュージングシステムを駆動するためのクロック信号および前記フュージング素子をフュージングするためのセット信号を受信して、前記アドレスから調整モードイネーブル信号およびフュージングモードイネーブル信号を得、前記セット信号がハイであり前記調整モードイネーブル信号が活性化されたとき、前記シリアルデータ信号のデータに従い、周波数変調信号のキャリヤが最適の第１周波数を有し周波数変調信号の偏差が最適の第２周波数を有する周波数変調信号を出力せしめる最適のデータを定める前記ｎ個のキャリヤスイッチング制御信号（ＡＤＪＣ１〜ＡＤＪＣｎ）および前記ｎ個の偏差スイッチング制御信号（ＡＤＪＤ１〜ＡＤＪＤｎ）を出力し、前記セット信号がハイであり前記フュージングモードイネーブル信号が活性化されたとき、前記最適のデータを前記シリアルデータ信号にして前記ｎ個のフュージング素子のフュージングの可否を決めるｎ個のキャリヤフュージング選択信号（ＣＡＤＪＣ１〜ＣＡＤＪＣｎ）およびｎ個の偏差フュージング選択信号（ＣＡＤＪＤ１〜ＣＡＤＪＤｎ）を出力し、前記セット信号がローであるとき、前記ｎ個のフュージング素子のフュージング結果を前記ｎ個のキャリヤスイッチング制御信号（ＡＤＪＣ１〜ＡＤＪＣｎ）および前記ｎ個の偏差スイッチング制御信号（ＡＤＪＤ１〜ＡＤＪＤｎ）として出力する論理調整回路と、
前記セット信号がハイであり前記フュージングモードイネーブル信号が活性化されたとき、前記ｎ個のキャリヤフュージング選択信号（ＣＡＤＪＣ１〜ＣＡＤＪＣｎ）および前記ｎ個の偏差フュージング選択信号（ＣＡＤＪＤ１〜ＣＡＤＪＤｎ）に応じて前記ｎ個のフュージング素子のフュージングの可否を決定し、前記セット信号がローであるとき、前記ｎ個のフュージング素子のそれぞれのフュージング結果をｎ個のキャリヤフュージング結果信号（ＦＡＤＪＣ１〜ＦＡＤＪＣｎ）およびｎ個の偏差フュージング結果信号（ＦＡＤＪＤ１〜ＦＡＤＪＤｎ）として前記論理調整回路に出力するフュージング回路と、
を備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項３】
請求項２記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記フュージングシステム（１００）は、
外部の入力信号が、雑音や、前記フュージングシステムを駆動できない程度に低い電圧レベルを有し、前記論理調整回路を駆動させ得ない場合、その雑音を除去するか、前記低い電圧レベルを前記フュージングシステムを十分に駆動し得る高い電圧レベルに上昇せしめる調整モードインタフェース回路を更に備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項４】
請求項２記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記論理調整回路は、
前記クロック信号に応じて順次に入力されるシリアルデータ信号を受信して並列に出力するデータ貯蔵回路と、
前記データ貯蔵回路に貯蔵されたアドレスを受信して調整モードイネーブル信号およびフュージングモードイネーブル信号を出力するアドレスデコーダ回路と、
前記調整モードイネーブル信号またはフュージングモードイネーブル信号が活性化されたときイネーブルされて、前記データ貯蔵回路に貯蔵されたデータを受信し、受信したデータをラッチする第１ラッチ回路と、
前記フュージングモードイネーブル信号が活性化されたときイネーブルされて、前記第１ラッチ回路に貯蔵されたデータを受信し、受信したデータをラッチし、ラッチされたデータをｎ個のフュージング素子のフュージングの可否を決める前記ｎ個のキャリヤフュージング選択信号（ＣＡＤＪＣ１〜ＣＡＤＪＣｎ）および前記ｎ個の偏差フュージング選択信号（ＣＡＤＪＤ１〜ＣＡＤＪＤｎ）として出力し、前記フュージングモードイネーブル信号が非活性化されたときすべてハイ論理値を有する前記ｎ個のキャリヤフュージング選択信号（ＣＡＤＪＣ１〜ＣＡＤＪＣｎ）および前記ｎ個の偏差フュージング選択信号（ＣＡＤＪＤ１〜ＣＡＤＪＤｎ）を出力する第２ラッチ回路と、
前記セット信号がハイであり前記調整モードイネーブル信号が活性化されたとき前記第１ラッチ回路に貯蔵されたデータを選択し、前記セット信号がローであるとき前記ｎ個のキャリヤフュージング結果信号（ＦＡＤＪＣ１〜ＦＡＤＪＣｎ）および前記ｎ個の偏差フュージング結果信号（ＦＡＤＪＤ１〜ＦＡＤＪＤｎ）を選択して前記ｎ個のキャリヤスイッチング制御信号（ＡＤＪＣ１〜ＡＤＪＣｎ）および前記ｎ個の偏差スイッチング制御信号（ＡＤＪＤ１〜ＡＤＪＤｎ）として出力するデータ選択回路と、
を備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項５】
請求項２記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記フュージング回路は、
前記セット信号がハイであり前記ｎ個のキャリヤフュージング選択信号（ＣＡＤＪＣ１〜ＣＡＤＪＣｎ）および前記ｎ個の偏差フュージング選択信号（ＣＡＤＪＤ１〜ＣＡＤＪＤｎ）のうちの少なくとも一つの信号がハイであるとき、ハイに該当するフュージング素子をフュージングせず、前記セット信号がハイであり前記ｎ個のキャリヤフュージング選択信号（ＣＡＤＪＣ１〜ＣＡＤＪＣｎ）および前記ｎ個の偏差フュージング選択信号（ＣＡＤＪＤ１〜ＣＡＤＪＤｎ）のうちの少なくとも一つの信号がローであるとき、ローに該当するフュージング素子をフュージングさせるｎ個のフュージングイネーブル回路と、
前記セット信号がローであるときフュージング素子がフュージングされているとロー論理値を有し、フュージング素子がフュージングされていないとハイ論理値を有する前記ｎ個のキャリヤフュージング結果信号（ＦＡＤＪＣ１〜ＦＡＤＪＣｎ）および前記ｎ個の偏差フュージング結果信号（ＦＡＤＪＤ１〜ＦＡＤＪＤｎ）を出力するｎ個の比較手段と、
を備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項６】
請求項１記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記キャリヤ電流変化回路は、
一定電流が流れる（ｎ＋１）個のキャリヤ電流源（ＣＳＣ０〜ＣＳＣｎ）と、
前記（ｎ＋１）個のキャリヤ電流源（ＣＳＣ０〜ＣＳＣｎ）のうち、第１キャリヤ電流源（ＣＳＣ０）を除き、残りｎ個のキャリヤ電流源（ＣＳＣ１〜ＣＳＣｎ）とそれぞれ接続されて、前記ｎ個のキャリヤスイッチング制御信号のうち各々入力されるキャリヤスイッチング制御信号がローであるときオンされ、ハイであるときオフされるｎ個のスイッチング手段と、
を備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項７】
請求項１記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記偏差電流変化回路は、
一定電流が流れる（ｎ＋１）個の偏差電流源（ＣＳＤ０〜ＣＳＤｎ）と、
前記（ｎ＋１）個の偏差電流源（ＣＳＤ０〜ＣＳＤｎ）のうち、第１偏差電流源（ＣＳＤ０）を除き、残りｎ個の偏差電流源（ＣＳＤ１〜ＣＳＤｎ）とそれぞれ接続されて、各々入力される前記ｎ個の偏差スイッチング制御信号のうち各々入力される偏差スイッチング制御信号がローであるときオンされ、ハイであるときオフされるｎ個のスイッチング手段と、
を備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項８】
請求項６記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記スイッチング手段はｎ個のＰＭＯＳトランジスタ（ＭＰＣ１〜ＭＰＣｎ）で構成され、前記ｎ個のＰＭＯＳトランジスタ（ＭＰＣ１〜ＭＰＣｎ）のゲートは各々前記ｎ個のキャリヤスイッチング制御信号（ＡＤＪＣ１〜ＡＤＪＣｎ）に接続され、ソースは前記（ｎ＋１）個のキャリヤ電流源（ＣＳＣ０〜ＣＳＣｎ）のうち、第１キャリヤ電流源（ＣＳＣ０）を除き残りのキャリヤ電流源（ＣＳＣ１〜ＣＳＣｎ）のそれぞれに接続され、ドレインは全て共通に接続され且つ前記第１キャリヤ電流源（ＣＳＣ０）の一端子に接続されていることを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項９】
請求項７記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記ｎ個のスイッチング手段はｎ個のＰＭＯＳトランジスタ（ＭＰＤ１〜ＭＰＤｎ）で構成され、前記ｎ個のＰＭＯＳトランジスタ（ＭＰＤ１〜ＭＰＤｎ）のゲートは各々前記ｎ個の偏差スイッチング制御信号（ＡＤＪＤ１〜ＡＤＪＤｎ）に接続され、ソースは前記（ｎ＋１）個の偏差電流源（ＣＳＤ０〜ＣＳＤｎ）のうち、第１偏差電流源（ＣＳＤ０）を除き残りの偏差電流源（ＣＳＤ１〜ＣＳＤｎ）のそれぞれに接続され、ドレインは全て共通に接続され且つ第１偏差電流源（ＣＳＤ０）の一端子に接続されていることを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項１０】
請求項５記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記比較手段は、
セット信号と第１ノードとの間に接続されたフュージング素子と、
コレクタが電源電圧に接続され、ベースに第１バイアス電圧が印加されエミッタが第２ノードに接続された第１バイポーラトランジスタと、
前記第２ノードと第３ノードとの間に接続された第１抵抗と、
一端子が接地電圧に接続され他の端子は前記第３ノードに接続された第２抵抗と、
前記第２ノードと第１ノードとの間に接続された第３抵抗と、
前記第１ノードの電圧と前記第３ノードの電圧に従いローまたはハイ論理値を有するｎ個のキャリヤフュージング結果信号（ＦＡＤＪＣ１〜ＦＡＤＪＣｎ）およびｎ個の偏差フュージング結果信号（ＦＡＤＪＤ１〜ＦＡＤＪＤｎ）を出力する比較器とで構成されることを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項１１】
請求項５記載のフュージングシステムを用いた周波数変調信号出力回路において、
前記フュージングイネーブル回路は、
前記ｎ個のキャリヤフュージング選択信号（ＣＡＤＪＣ１〜ＣＡＤＪＣｎ）または前記ｎ個の偏差フュージング選択信号（ＣＡＤＪＤ１〜ＣＡＤＪＤｎ）がハイ論理値であるときオフされ、ロー論理値であるときオンされる第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタがオフであるときオフされ、オンされるときオンされる第２バイポーラトランジスタと、
前記第２バイポーラトランジスタがオフされるときオフされ、オンされるとき飽和される第３バイポーラトランジスタとで構成されることを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【請求項１２】
第１入力端および第１電流制御端を有し、前記第１入力端に印加される映像信号の同期信号最低値に対し前記第１電流制御端に印加される電流の大きさに従い第１電圧を出力するキャリヤ調整部と、
第２入力端および第２電流制御端を有し、前記第２入力端に印加される前記第１電圧に該当する映像信号の映像入力最高値に対し前記第２電流制御端に印加される電流の大きさに従い第２電圧を出力する偏差調整部と、
前記第２電圧により周波数変調信号のキャリヤが最適の第１周波数を有し、かつ周波数変調信号の偏差が最適の第２周波数を有する周波数変調信号を出力する電圧制御発振回路と、
を有する周波数変調信号出力回路において、
入力されたデータに応じて前記第１電流制御端および第２電流制御端に印加される電流の大きさを変化させ、その変化に従い前記周波数変調信号のキャリヤが最適の第１周波数を有し、かつ周波数変調信号の偏差が最適の第２周波数を有する周波数変調信号を出力する最適の入力されたデータを探すための調整モードと、
一定の電流でフュージングされるｎ個のフュージング素子を有しており、前記最適の入力されたデータがローであるとき前記フュージング素子がフュージングされ、ハイであるときフュージングされないようにして前記ｎ個のフュージング素子がフュージングされたかどうかを決めるフュージングモードと、
前記フュージングモードによりフュージング素子がフュージングされるとロー論理値を有し、フュージングされないとハイ論理値を有する固定された信号に応じて常に前記周波数変調信号のキャリヤが最適の第１周波数を有し、かつ周波数変調信号の偏差が最適の第２周波数を有する周波数変調信号を出力する正常モードと、
を備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は周波数変調信号出力回路に係り、特にフュージングシステムを用いた周波数変調信号出力回路に関する。
【０００２】
【従来の技術】
集積回路（ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；ＩＣ）の製造過程は非常に複雑であるので、同一の機能を有するＩＣを製造しても、完成されたＩＣの電気的特性は設計目標値を基準に様々に出ることがある。かかる電気的特性のうち、設計目標値を基準にその電気的特性の分布を非常に小さく管理すべき必要性のある項目があり、その中の一つが周波数変調信号のキャリヤと偏差という電気的特性である。
【０００３】
一般的に、ビデオホームシステム（Ｖｉｄｅｏ  Ｈｏｍｅ  Ｓｙｓｔｅｍ；ＶＨＳ）方式のビデオカセットレコーダ（Ｖｉｄｅｏ  Ｃａｓｓｅｔｔｅ  Ｒｅｃｏｒｄｅｒ；ＶＣＲ）のＮＴＳＣ（Ｎａｔｉｏｎａｌ  ＴｅｌｅｖｉｓｉｏｎＳｙｓｔｅｍ  Ｃｏｍｍｉｔｅｅ）映像信号処理ＩＣにおいては、同期信号と映像入力情報を有する輝度信号を基準に０．５Ｖｐｐの映像信号が周波数変調信号出力回路に入力されるとき、入力された映像信号の同期信号最低値（Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｔｉｐ  Ｌｅｖｅｌ）に対し周波数変調信号のキャリヤは３．４ＭＨｚ±０．１ＭＨｚの周波数を有し、入力された映像信号の映像入力最高値（Ｗｈｉｔｅ  Ｐｅａｋ）に対し周波数変調信号の偏差は１．０ＭＨｚ±０．１ＭＨｚの周波数を有する周波数変調信号を出力するようＶＣＲのＶＨＳ規格に明示している。
【０００４】
図６は従来の周波数変調信号出力回路図であって、周波数変調信号出力回路１は同期信号と映像入力情報を有する映像信号Ｖｉｎを受信して入力された映像信号の同期信号最低値に対し可変抵抗ＶＲ１により第１電圧を出力するキャリヤ調整部２と、入力された映像信号の映像入力最高値に対し可変抵抗ＶＲ２により第２電圧を出力する偏差調整部３と、前記第１電圧および第２電圧により周波数変調信号のキャリヤが３．４ＭＨｚ±０．１ＭＨｚの周波数を有し、周波数変調信号の偏差が１．０ＭＨｚ±０．１ＭＨｚの周波数を有する周波数変調信号ＦＭを出力する電圧制御発振回路４とで構成される。
【０００５】
すなわち、従来の周波数変調信号出力回路１は、前記ＶＨＳ規格に明示された設計目標値を満たすためキャリヤ調整部２および偏差調整部３の外部に可変抵抗ＶＲ１，ＶＲ２を設置し、これによって周波数変調信号ＦＭの周波数を調整する。
【０００６】
【発明が解決しようとする課題】
しかしながら、このように可変抵抗ＶＲ１，ＶＲ２により周波数変調信号ＦＭの周波数を一々手動で調整する方法では、ビデオカセットレコーダの製造時間が長くなり、製造コストも高くなるという問題点がある。
【０００７】
【課題を解決するための手段】
本発明は上述の課題を解決するために、一定の電流が流れるとフュージングされるメタルまたはポリシリコンで製造したｎ個のフュージング素子を用いて構成された周波数変調信号出力回路とする。すなわち、第１入力端および第１電流制御端を有し、前記第１入力端に印加される映像信号の同期信号最低値に対し前記第１電流制御端に印加される電流の大きさに従い第１電圧を出力するキャリヤ調整部と、第２入力端および第２電流制御端を有し、前記第２入力端に印加される前記第１電圧に該当する映像信号の映像入力最高値に対し前記第２電流制御端に印加される電流の大きさに従い第２電圧を出力する偏差調整部と、前記第２電圧により周波数変調信号のキャリヤが最適の第１周波数を有し、かつ周波数変調信号の偏差が最適の第２周波数を有する周波数変調信号を出力する電圧制御発振回路とを有する周波数変調信号出力回路（３００）において、一定の電流が流れるとフュージングされるｎ個のフュージング素子を有しており、入力されたデータに従い、前記ｎ個のフュージング素子のそれぞれのフュージングの可否に応じて、フュージングされるとロー論理値を有し、フュージングされないとハイ論理値を有するｎ個のキャリヤスイッチング制御信号（ＡＤＪＣ１〜ＡＤＪＣｎ）およびｎ個の偏差スイッチング制御信号（ＡＤＪＤ１〜ＡＤＪＤｎ）を出力するフュージングシステム（１００）と、入力された前記ｎ個のキャリヤスイッチング制御信号（ＡＤＪＣ１〜ＡＤＪＣｎ）のハイ論理値とロー論理値の組合わせに応じて電流の大きさが可変されるキャリヤ可変電流を出力し、このキャリヤ可変電流が前記第１電流制御端に入力されるキャリヤ電流変化回路（２１０）と、入力された前記ｎ個の偏差スイッチング制御信号（ＡＤＪＤ１〜ＡＤＪＤｎ）のハイ論理値とロー論理値の組合わせに応じて電流の大きさが可変される偏差可変電流を出力し、この偏差可変電流が前記第２電流制御端に入力される偏差電流変化回路（２００）とを備えたことを特徴とするフュージングシステムを用いた周波数変調信号出力回路とする。
【０００８】
【発明の実施の形態】
次に添付図面を参照して本発明によるフュージングシステムを用いた周波数変調信号出力回路の実施の形態を詳細に説明する。図１は本発明のフュージングシステムを用いた周波数変調信号出力回路の実施の形態を示すブロックダイヤグラムである。この周波数変調信号出力回路３００は、一定の電流が流れるとフュージングされる多数のフュージング素子を有しているフュージングシステム１００と、同期信号と映像入力情報を有する映像信号Ｖｉｎを受信して入力された映像信号の同期信号最低値に対し最適のキャリヤ周波数および偏差周波数を有する周波数変調信号ＦＭを出力する周波数変調信号出力回路２００とで構成されている。
【０００９】
フュージングシステム１００は、フュージングシステムを駆動するためのクロック入力信号ＣＫ、アドレス部とデータ部とに分けられるシリアルデータ信号Ｄ、フュージング素子をフュージングするためのセット信号ＳＥＴを受信して、フュージング素子のフュージングの可否に従いハイまたはロー論理値を有する多数のキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎおよび偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎを出力する。このようなフュージングシステム１００は、調整モードインタフェース回路１０と、論理調整回路２０と、フュージング回路３０とで構成される。
調整モードインタフェース回路１０は、クロック入力信号ＣＫ、シリアルデータ信号Ｄおよびセット信号ＳＥＴにノイズが発生するか、これらの電圧レベルがフュージングシステムを駆動できない程度に低い場合、ノイズを除去するか、フュージングシステムを十分に駆動し得る高い電圧レベルに上げて、内部クロック信号ＣＫ１、内部シリアルデータＤ１および内部セット信号ＳＥＴ１を出力する。
論理調整回路２０は、調整モードインタフェース回路１０の出力信号を受信して、多数のフュージング素子それぞれのフュージングの可否を決めるためのシリアル入力データを探すための調整モードの際、シリアル入力データに従い多数のキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎおよび偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎを出力する。調整モードの完了後、調整モード時に探した最適のシリアルデータに従いフュージング素子のフュージングの可否を決めるフュージングモードの際は、多数のキャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎおよび偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎを出力する。
フュージング回路３０は、フュージングモードの際、多数のキャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎおよび偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎに従い多数のフュージング素子のフュージングの可否を決め、その結果に従い常に固定されたデータ値を有するキャリヤフュージング結果信号ＦＡＤＪＣ１〜ＦＡＤＪＣｎおよび偏差フュージング結果信号ＦＡＤＪＤ１〜ＦＡＤＪＤｎを出力する。
【００１０】
図２は論理調整回路２０を詳細に示すブロック図である。この論理調整回路２０は、データ貯蔵回路２１と、アドレスデコーダ回路２２と、第１ラッチ回路２３と、第２ラッチ回路２４と、データ選択回路２５とで構成される。
データ貯蔵回路２１は、アドレス部とデータ部とに分けられる内部シリアルデータＤ１をクロック信号ＣＫ１により１ビットずつ順次に受信し、これを並列にしてアドレスおよびデータを出力する。
アドレスデコーダ回路２２は、並列に出力されたアドレスをデコードして、調整モードイネーブル信号ＡＪＥＮおよびフュージングモードイネーブル信号ＦＵＥＮを出力する。
第１ラッチ回路２３は、調整モードイネーブル信号ＡＪＥＮやフュージングモードイネーブル信号ＦＵＥＮが活性化されたとき、すなわち調整モードまたはフュージングモードの際に並列に出力されるデータを受信し、これをラッチする。
第２ラッチ回路２４は、フュージングモードイネーブル信号ＦＵＥＮのみがイネーブルとなったとき、イネーブルされて第１ラッチ回路２３に貯蔵されたデータを受信してこれをラッチし、多数のキャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎおよび偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎを出力する。
データ選択回路２５は、調整モードイネーブル信号ＡＪＥＮおよび内部セット信号ＳＥＴ１が活性化されたときには第１ラッチ回路２３に貯蔵されたデータを選択し、内部セット信号ＳＥＴ１が非活性化されたときには多数のキャリヤフュージング結果信号ＦＡＤＪＣ１〜ＦＡＤＪＣｎおよび偏差フュージング結果信号ＦＡＤＪＤ１〜ＦＡＤＪＤｎを選択して多数のキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎおよび偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎを出力する。
【００１１】
図３は、フュージング回路３０の詳細ブロックダイヤグラムである。この図のように、フュージング回路３０は、第１ないし第ｎキャリヤフュージング回路３５１〜３５ｎと、第１ないし第ｎ偏差フュージング回路３６１〜３６ｎとで構成されている。
第１ないし第ｎキャリヤフュージング回路３５１〜３５ｎにはキャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎが１つずつ供給されており、第１ないし第ｎ偏差フュージング回路３６１〜３６ｎには偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎが１つずつ供給される。
さらに、第１ないし第ｎキャリヤフュージング回路３５１〜３５ｎおよび第１ないし第ｎ偏差フュージング回路３６１〜３６ｎにはバイアス電圧Ｖｂｉａｓが供給される。そして、第１ないし第ｎキャリヤフュージング回路３５１〜３５ｎはキャリヤフュージング結果信号ＦＡＤＪＣ１〜ＦＡＤＪＣｎを出力し、第１ないし第ｎ偏差フュージング回路３６１〜３６ｎは偏差フュージング結果信号ＦＡＤＪＤ１〜ＦＡＤＪＤｎを出力する。
【００１２】
第１ないし第ｎキャリヤフュージング回路３５1 〜３５n および第１ないし第ｎ偏差フュージング回路３６1 〜３６n は同様に構成され、その１つの具体的回路を図４に示す。この図のように、キャリヤフュージング回路および偏差フュージング回路は、セット信号ＳＥＴと第１ノードＡとの間に接続されたフュージング素子３２と、図１および図２の論理調整回路２０の出力であるキャリヤフュージング選択信号ＣＡＤＪＣまたは偏差フュージング選択信号ＣＡＤＪＤに従い前記フュージング素子３２のフュージングの可否を決めるフュージングイネーブル回路３１と、コレクタが電源電圧Ｖｄｄに接続され、ベースに第１バイアス電圧Ｖｂｉａｓ１が印加されエミッタは第２ノードＢに接続された第１バイポーラトランジスタＱ１と、第２ノードＢと第３ノードＣとの間に接続された第１抵抗Ｒ１と、一端子が接地電圧Ｖｓｓに接続され他の端子が第３ノードＣに接続された第２抵抗Ｒ２と、第２ノードＢと第１ノードＡとの間に接続された第３抵抗Ｒ３と、第１ノードＡの電圧と第３ノードＣの電圧に従いローまたはハイ論理値を有するキャリヤフュージング結果信号ＦＡＤＪＣまたは偏差フュージング結果信号ＦＡＤＪＤを出力する第１比較器３３とで構成される。第１バイポーラトランジスタＱ１、抵抗Ｒ１，Ｒ２，Ｒ３、フュージング素子３２および第１比較器３３は比較手段を構成する。また、フュージング素子３２は、メタルまたはポリシリコンで製造され、一定の電流が流れるとフュージングされる素子である。
【００１３】
フュージングイネーブル回路３１は、キャリヤフュージング選択信号ＣＡＤＪＣまたは偏差フュージング選択信号ＣＡＤＪＤがハイ論理値であるときオフされ、ロー論理値であるときオンされる第１ＰＭＯＳトランジスタＭＰ１と、この第１ＰＭＯＳトランジスタＭＰ１がオフであるときオフされ、オンされるときオンされる第２バイポーラトランジスタＱ２と、第２バイポーラトランジスタＱ２がオフであるときオフされ、オンされるとき飽和する第３バイポーラトランジスタＱ３とで構成されている。
第１ＰＭＯＳトランジスタＭＰ１のソースは電源電圧Ｖｄｄに接続され、ゲートはキャリヤフュージング選択信号ＣＡＤＪＣまたは偏差フュージング選択信号ＣＡＤＪＤに接続され、ドレインは第２バイポーラトランジスタＱ２のベースに接続される。第２バイポーラトランジスタＱ２のコレクタは電源電圧Ｖｄｄに接続され、エミッタは抵抗Ｒ５を介して接地電圧Ｖｓｓおよび直接第３バイポーラトランジスタＱ３のベースに接続される。第３バイポーラトランジスタＱ３のコレクタは第１ノードＡに接続され、エミッタは接地電圧Ｖｓｓに接続される。
【００１４】
図５は図１の周波数変調信号出力回路２００の詳細ブロックダイヤグラムである。この図のように、周波数変調信号出力回路２００は、キャリヤ電流変化回路２１０と、偏差電流変化回路２２０と、キャリヤ調整部２と偏差調整部３と、電圧制御発振回路４とで構成される。
キャリヤ電流変化回路２１０は、図１および図２の論理調整回路２０の出力である多数のキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎの論理値に従い、電流の大きさを変化させてキャリヤ可変電流ＣＩを出力する。
偏差電流変化回路２２０は、論理調整回路２０の出力である多数の偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎの論理値に従い、電流の大きさを変化させて偏差可変電流ＤＩを出力する。
キャリヤ調整部２は、同期信号と映像入力情報である映像信号Ｖｉｎを入力端（第１入力端）に受信して、入力された映像信号の同期信号最低値に対し前記キャリヤ可変電流ＣＩにより第１電圧を出力する。
偏差調整部３は、入力端（第２入力端）に入力された映像信号の映像入力最高値に対し、前記偏差可変電流ＤＩにより第２電圧を出力する。
電圧制御発振回路４は、前記第１電圧および第２電圧により周波数変調信号のキャリヤが３．４ＭＨｚ±０．１ＭＨｚの周波数を有し、周波数変調信号の偏差が１．０ＭＨｚ±０．１ＭＨｚの周波数を有する周波数変調信号ＦＭを出力する。
【００１５】
キャリヤ電流変化回路２１０は、一定の電流が流れる多数のキャリヤ電流源ＣＳＣ０〜ＣＳＣ４と、このキャリヤ電流源ＣＳＣ０〜ＣＳＣ４のうち第１キャリヤ電流源ＣＳＣ０を除く残りのキャリヤ電流源ＣＳＣ１〜ＣＳＣ４の一端に１つずつソースが接続されたスイッチング手段としてのＰＭＯＳトランジスタＭＰＣ１〜ＭＰＣ４で構成される。ＰＭＯＳトランジスタＭＰＣ１〜ＭＰＣ４はゲートにキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣ４が供給される。ＰＭＯＳトランジスタＭＰＣ１〜ＭＰＣ４のドレインは全て共通に接続され、更に第１キャリヤ電流源ＣＳＣ０の一端とも接続された上で、キャリヤ調整部２の電流制御端（第１電流制御端）に接続される。キャリヤ電流源ＣＳＣ０〜ＣＳＣ４の他端は接地電圧ＶＳＳに接続される。
【００１６】
偏差電流変化回路２２０は、一定の電流が流れる多数の偏差電流源ＣＳＤ０〜ＣＳＤ４と、この偏差電流源ＣＳＤ０〜ＣＳＤ４のうち第１偏差電流源ＣＳＤ０を除く残りの偏差電流源ＣＳＤ１〜ＣＳＤ４の一端に１つずつソースが接続されたスイッチング手段としてのＰＭＯＳトランジスタＭＰＤ１〜ＭＰＤ４で構成される。ＰＭＯＳトランジスタＭＰＤ１〜ＭＰＤ４はゲートに偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤ４が供給される。ＰＭＯＳトランジスタＭＰＤ１〜ＭＰＤ４のドレインは全て共通に接続され、更に第１偏差電流源ＣＳＤ０の一端とも接続された上で、偏差調整部３の電流制御端（第２電流制御端）に接続される。偏差電流源ＣＳＤ０〜ＣＳＤ４の他端は接地電圧ＶＳＳに接続される。
【００１７】
以上のように構成された本発明のフュージングシステムを用いた周波数変調信号出力回路の動作について詳細に説明する。
本発明のフュージングシステムを用いた周波数変調信号出力回路は三つのモードを有している。一番目のモードは、調整モードである。フュージングシステムのフュージング素子のフュージングの可否を決めるため、入力される映像信号の０．５Ｖｐｐが標準映像信号であると仮定するとき、入力された映像信号の同期信号最低値（Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｔｉｐ  Ｌｅｖｅｌ）は３．４ＭＨｚである。調整モードでは、映像入力の最高値が４．４ＭＨｚの周波数に変換されるようにするため、周波数変調信号のキャリヤは３．４ＭＨｚ±０．１ＭＨｚの周波数を有し、周波数変調信号の偏差は１．０ＭＨｚ±０．１ＭＨｚの周波数を有する周波数変調信号を出力するように入力データを決める。
二番目のモードは、調整モードで探した入力データを入力してフュージングシステムのフュージング素子のフュージングの可否を決めるフュージングモードである。また、三番目のモードは、フュージングモードにおいて決まったフュージング素子のフュージングの可否に従い、フュージングシステムが常に固定されたデータを出力することにより、最適の周波数を有する周波数変調信号を出力する正常モードである。
【００１８】
前記調整モードやフュージングモードの際、本発明のフュージングシステムを用いた周波数変調信号出力回路の入力信号であるセット信号ＳＥＴは常にハイ論理値になり、正常モード時にはロー論理値になる。
【００１９】
図１の本発明のフュージングシステムを用いた周波数変調信号出力回路において、調整モードインタフェース回路１０は、クロック信号ＣＫ、アドレスとデータがシリアルに入力されるシリアルデータ信号Ｄおよびセット信号ＳＥＴが論理調整回路２０を駆動できないノイズを含むか低い電圧レベルである場合、これらの入力信号のノイズを除去するか高い電圧レベルを有する内部クロック信号ＣＫ１、内部シリアルデータＤ１および内部セット信号ＳＥＴ１を出力する。もちろん、本発明のフュージングシステムを用いた周波数変調信号出力回路の入力であるクロック信号ＣＫ、シリアルデータ信号Ｄおよびセット信号ＳＥＴがノイズを含まないで論理調整回路２０を十分に駆動し得る電圧レベルを有する場合には調整モードインタフェース回路１０は必要がない。
【００２０】
次に、図２に詳細に示す論理調整回路２０の動作について説明する。
データ貯蔵回路２１は内部クロック信号ＣＫ１に従い内部シリアルデータＤ１のアドレス部とデータ部を順次に受信してこれらデータを並列に出力し、アドレスデコーダ回路２２は前記並列に出力されるアドレスを受信して調整モードイネーブル信号ＡＪＥＮ、フュージングモードイネーブル信号ＦＵＥＮを出力し、これらのイネーブル信号に応じて第１ラッチ回路２３に前記データ部の並列データを出力する。
【００２１】
アドレスデコーダ回路２２に調整モードを表わすアドレスが入力されると、アドレスデコーダ回路２２の出力である調整モードイネーブル回路ＡＪＥＮは活性化され、フュージングモードイネーブル信号ＦＵＥＮは非活性化されて、第１ラッチ回路２３はイネーブルされ、データ貯蔵回路２１に貯蔵されたデータが入力されてこれをラッチする。
第２ラッチ回路２４はディスネーブルされて、すべてハイ論理値を有するキャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎおよび偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎを出力する。データ選択回路２５は、調整モードイネーブル信号ＡＪＥＮおよび内部セット信号ＳＥＴ１が活性化されているので、第１ラッチ回路２３にラッチしているデータを選択して、キャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎを出力する。
すなわち、調整モードの際には、シリアルデータ信号Ｄのデータとキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎおよび偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎのデータは同じである。
アドレスデコーダ回路２２にフュージングモードを表わすアドレスが入力されると、調整モードイネーブル信号ＡＪＥＮは非活性化され、フュージングモードイネーブル信号ＦＵＥＮは活性化されて、第１ラッチ回路２３および第２ラッチ回路２４はいずれもイネーブルされるので、第２ラッチ回路２４は第１ラッチ回路２３にラッチしたデータを受信して、フュージング素子のフュージングの可否を決めるキャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎおよび偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎを出力する。
正常モード時には内部セット信号ＳＥＴ１がロー論理値を有するので、データ選択回路２５は、図１および図３のフュージング回路３０から出力されるキャリヤフュージング結果信号ＦＡＤＪＣ１〜ＦＡＤＪＣｎおよび偏差フュージング結果信号ＦＡＤＪＤ１〜ＦＡＤＪＤｎを選択して、それぞれキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎおよび偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎとして出力する。
【００２２】
図３のフュージング回路３０、図４のキャリヤまたは偏差フュージング回路、図５の周波数変調信号出力回路２００の動作について説明する。
調整モードである場合、図３のフュージング回路３０に入力される多数のキャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎおよび偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎは、すべてハイ論理値を有するので、図４のフュージングイネーブル回路３１のＰＭＯＳトランジスタＭＰ１はオフされ、第２、第３バイポーラトランジスタＱ２、Ｑ３はすべてオフされて、フュージング回路３０のすべてのフュージング素子はフュージングしない。
一方、調整モード時には前述のようにシリアルデータ信号Ｄのデータとキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎおよび偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎのデータは同じであるので、図５のキャリヤ電流変化回路２１０および偏差電流変化回路２２０のスイッチング手段である多数のＰＭＯＳトランジスタＭＰＣ１〜ＭＰＣ４、ＭＰＤ１〜ＭＰＤ４は、入力されたデータに従いオンまたはオフを決める。
したがって、個々の電流源は、例えば１００μＡが流れるキャリヤ電流源および偏差電流源ＣＳＣ０〜ＣＳＣ４、ＣＳＤ０〜ＣＳＤ４であるから、調整モードの際シリアルデータ信号Ｄのすべてがハイ論理値を有すると、多数のＰＭＯＳトランジスタＭＰＣ１〜ＭＰＣ４、ＭＰＤ１〜ＭＰＤ４はすべてオフされて、キャリヤ可変電流ＣＩおよび偏差可変電流ＤＩは第１キャリヤ電流源ＣＳＣ０および第１偏差電流源ＣＳＤ０によりそれぞれ１００μＡとなる。
もし、シリアルデータ信号Ｄによりキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣ４のうち、どれか一つのみがロー論理値を有すると、キャリヤ電流変化回路２１０のスイッチング手段であるＰＭＯＳトランジスタＭＰＣ１〜ＭＰＣ４のうち、どれか一つのみがオンされるので、キャリヤ可変電流ＣＩは２００μＡとなる。また、シリアルデータ信号Ｄにより偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤ４のうち、どれか一つのみがロー論理値を有すると、偏差電流変化回路２２０のスイッチング手段であるＰＭＯＳトランジスタＭＰＤ１〜ＭＰＤ４のうち、どれか一つのみがオンされるので、偏差可変電流ＤＩは２００μＡになる。
【００２３】
したがって、調整モードの際、シリアルデータ信号Ｄに入力されるデータを続けて変更せしめて、シリアルデータ信号Ｄのデータに従いキャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎおよび偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎのデータを同一に変化させて、キャリヤ電流変化回路２１０のスイッチング手段と偏差電流変化回路２２０のスイッチング手段のオン、オフ状態を制御することにより、キャリヤ可変電流ＣＩと偏差可変電流ＤＩの大きさが可変される。
よって、電圧制御発振回路４の出力である周波数変調信号ＦＭが規定の信号、すなわち、入力された映像信号の同期信号最低値に対し周波数変調信号ＦＭのキャリヤが３．４ＭＨｚ±０．１ＭＨｚ範囲の周波数で、入力された映像信号の映像入力最高値に対し周波数変調信号ＦＭの偏差が１．０ＭＨｚ±０．１ＭＨｚ範囲の周波数となる最適な第１、第２電圧をキャリヤ調整部２および偏差調整部３から出力させる最適な入力データを探すことができる。
【００２４】
その後、シリアルデータ信号Ｄにフュージングモードを表わすアドレスと前記調整モード時に探した最適の入力データが入力されると、図２の論理調整回路２０の出力である多数のキャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎおよび偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎは、最適の入力データと同一になる。そして、図３のフュージング回路３０は、キャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎおよび偏差フュージング選択信号ＣＡＤＪＤ１〜ＣＡＤＪＤｎに従い、フュージング素子がフュージングされるようイネーブルされるか、フュージングされないようにディスネーブルされる。
例えば、キャリヤフュージング選択信号ＣＡＤＪＣ１〜ＣＡＤＪＣｎのうち、第１キャリヤフュージング選択信号ＣＡＤＪＣ１がハイ論理値を有すると、図４のＰＭＯＳトランジスタＭＰ１はオフされ、第２、第３バイポーラトランジスタＱ２、Ｑ３はオフされるので、フュージング素子３２はフュージングされない。
もし、第１キャリヤフュージング選択信号ＣＡＤＪＣ１がロー論理値を有すると、ＰＭＯＳトランジスタＭＰ１はオンされ、第２バイポーラトランジスタＱ２はオンされ、第３バイポーラトランジスタＱ３は飽和状態になり、フュージングモードの際セット信号ＳＥＴは電源電圧Ｖｄｄを入力するので、フュージング素子３２はフュージングされる。従って、フュージングモードの際、調整モードにおいて探した最適の入力データに従いフュージング回路３０の多数のフュージング素子のフュージングの可否が決まり、図１のフュージングシステム１００は固定される。
【００２５】
なお、フュージングモードが完了した後、本発明のフュージングシステムを用いた周波数変調信号出力回路がビデオカセットレコードなどのセットに適用される時の正常モードにおいてはセット信号ＳＥＴは接地電圧Ｖｓｓに接続され、論理的にロー論理値を有するので、フュージング回路３０のフュージング素子３２はこれ以上フュージングしないことになる。
【００２６】
そして、図４のフュージング素子３２がフュージングモード時にフュージングされると、第１ノードＡの電圧は第３ノードＣの電圧より大きいので、比較器３３の出力であるキャリヤフュージング結果信号ＦＡＤＪＣまたは偏差フュージング結果信号ＦＡＤＪＤはロー論理値を出力する。
フュージング素子３２がフュージングされないと、第１ノードＡはセット信号ＳＥＴに入力されるロー論理値を有するようになるので、第１ノードＡの電圧は第３ノードＣの電圧より低い電圧を有するようになり、比較器３３の出力であるキャリヤフュージング結果信号ＦＡＤＪＣまたは偏差フュージング結果信号ＦＡＤＪＤはハイ論理値を出力する。
さらに、このようなキャリヤフュージング結果信号ＦＡＤＪＣ１〜ＦＡＤＪＣｎおよび偏差フュージング結果信号ＦＡＤＪＤ１〜ＦＡＤＪＤｎは、キャリヤスイッチング制御信号ＡＤＪＣ１〜ＡＤＪＣｎおよび偏差スイッチング制御信号ＡＤＪＤ１〜ＡＤＪＤｎとして出力される。キャリヤフュージング結果信号ＦＡＤＪＣ１〜ＦＡＤＪＣｎおよび偏差フュージング結果信号ＦＡＤＪＤ１〜ＦＡＤＪＤｎに応じてキャリヤ電流変化回路２１０のスイッチング手段と偏差電流変化回路２２０のスイッチング手段のオンまたはオフが決まり、キャリヤ可変電流ＣＩと偏差可変電流ＤＩの大きさが決まるので、正常モードの際は、電圧制御発振回路４の出力である周波数変調信号ＦＭのキャリヤが、入力された映像信号の同期信号最低値に対し３．４ＭＨｚ±０．１ＭＨｚ範囲の周波数で、かつ偏差が入力された映像信号の映像入力最高値に対し１．０ＭＨｚ±０．１ＭＨｚ範囲の周波数を有するように、キャリヤ調整部２および偏差調整部３が常に最適の第１、第２電圧を出力する。
【００２７】
【発明の効果】
以上のように、本発明によれば、一定の電流が流れるとフュージングされるメタルまたはポリシリコンにて製造された多数のフュージング素子で構成されたフュージングシステムを用いた周波数変調信号出力回路を得ることができ、フュージングシステムを用いて周波数変調信号のキャリヤと偏差を無調整化して電子製品の生産業者が別途の調整をしなくても常に最適のキャリヤと偏差の電気的特性とすることができる。
【図面の簡単な説明】
【図１】本発明のフュージングシステムを用いた周波数変調信号出力回路の実施の形態を示すブロック図。
【図２】図１のブロック図中の論理調整回路を詳細に示すブロック図。
【図３】図１のブロック図中のフュージング回路を詳細に示すブロック図。
【図４】図３のフュージング回路を構成するキャリヤまたは偏差フュージング回路を詳細に示す回路図。
【図５】図１のブロック図中の周波数変調信号出力回路を詳細に示す回路図。
【図６】従来の周波数変調信号出力回路を示すブロック図。
【符号の説明】
２  キャリヤ調整部
３  偏差調整部
４  電圧制御発振回路
１０  調整モードインタフェース回路
２０  論理調整回路
２１  データ貯蔵回路
２２  アドレスデコーダ回路
２３  第１ラッチ回路
２４  第２ラッチ回路
２５  データ選択回路
３０  フュージング回路
３１  フュージングイネーブル回路
３２  フュージング素子
３３  第１比較器
１００  フュージングシステム
２１０  キャリヤ電流変化回路
２２０  偏差電流変化回路
【図１】
0004558850.tif 000002
【図２】
0004558850.tif 000003
【図３】
0004558850.tif 000004
【図４】
0004558850.tif 000005
【図５】
0004558850.tif 000006
【図６】
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