(57)【特許請求の範囲】
【請求項１】
ＬＳＩチップにおけるクロック信号とクロック停止信号の論理積の信号を出力するＡＮＤゲートで構成されたゲーテッドバッファ回路と、
フルスイングしない回路である小振幅バッファ回路と、
クロック停止時のリークを止める回路であるリーク防止用バッファ回路を有することを特徴とする消費電力低減回路。
【請求項２】
前記ゲーテッドバッファ回路のイネーブル端子を、前記リーク防止用バッファ回路のイネーブル端子に接続した回路構成を有することを特徴とする請求項１に記載の消費電力低減回路。
【請求項３】
前記小振幅バッファ回路は、クロックとクロック停止信号の論理積を行うＡＮＤゲートの出力信号をレベル変換して、前記小振幅バッファ回路および前記リーク防止用バッファ回路の出力信号として出力する回路構成を有することを特徴とする請求項２に記載の消費電力低減回路。
【請求項４】
前記リーク防止用バッファ回路は、前記クロック停止信号が”Ｌ”レベルのときに前記ＡＮＤゲートの出力信号をそのまま前記小振幅バッファ回路および前記リーク防止用バッファ回路の出力信号として出力する回路構成を有することを特徴とする請求項３に記載の消費電力低減回路。
【請求項５】
前記リーク防止用バッファ回路は、前記クロック停止信号が”Ｈ”レベルのときに出力をハイインピーダンスにすることを特徴とする請求項４に記載の消費電力低減回路。
【請求項６】
前記小振幅バッファ回路および前記リーク防止用バッファ回路の出力信号は、前記小振幅バッファ回路の出力信号と前記リーク防止用バッファ回路の出力信号とのワイヤードＯＲとなっていることを特徴とする請求項５に記載の消費電力低減回路。
【請求項７】
前記小振幅バッファ回路および前記リーク防止用バッファ回路の出力信号がクロック入力端子に接続され、データ入力信号がデータ入力端子に接続されたＤフリップフロップを有することを特徴とする請求項６に記載の消費電力低減回路。
【請求項８】
前記Ｄフリップフロップは、前記クロック入力端子の立ち上がりで前記データ入力端子を取り込み、保持している値を常時、前記Ｄフリップフロップの出力信号として出力端子から出力する回路構成を有することを特徴とする請求項７に記載の消費電力低減回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力制御技術に係り、特にクロック動作時の消費電力及びクロック停止時の消費電力を削減するための消費電力低減回路に関する。
【０００２】
【従来の技術】
半導体設計は高速化、高集積化が年々進んでいる。そのため、ブロックの消費電力、特に高速動作するクロックラインの消費電力は非常に大きいため、消費電力の制限によるパッケージの選択の制限や発熱による問題が多くなってきている。
【０００３】
図１６は、特開平５−３２６８６６号公報に記載の第１の従来技術の構成図である。図１６を参照すると、これは、メッシュ状のクロックライン４４全体を、外部から供給される小振幅信号４２で動作させることで、メッシュ状のクロックライン４４の充放電電流を削減し、ロジックに入る直前にレベル変換回路４５を介することにより、ロジック自体には、フルスイングのクロック４３のようなフルスイングの信号を供給し、メッシュ状のクロックライン４４の消費電力の削減を図っている。この手法では、メッシュ状のクロックライン４４の小振幅化による消費電力の削減は可能である。
【０００４】
図１７は、第２の従来技術に開示されているゲーテッドクロックの構成図である。図１７を参照すると、第２の従来技術では、後段のクロックが動作する必要が無い場合、クロック１が入力されるＡＮＤ（論理積）ゲート７のイネーブル信号（クロック停止信号２）により後段のＤフリップフロップ１０のクロックラインの動作を停止させ、クロックラインの消費電力を抑えることを行っている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記第１の従来技術は、レベル変換回路４５での消費電力が大きいという問題点があった。また、レベル変換回路４５は大きな面積を有するため、レベル変換回路４５での面積の増加は無視できないという問題点があった。
更に、クロック停止時には小振幅部とレベル変換回路４５の間で中間電位発生による電流が発生するため、回路全体として消費電力の削減は難しいという問題点もあった。
【０００６】
また、上記第２の従来技術の場合、クロックが停止しても良い状態の場合には消費電力を削減することが可能となるが、クロックラインの動作率が高い場合は通常のクロックラインと同じになってしまうという問題点があった。
【０００７】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、クロック動作時の消費電力及びクロック停止時の消費電力を削減できる消費電力低減回路を提供する点にある。
【０００８】
【課題を解決するための手段】
この発明の請求項１に記載の発明の要旨は、ＬＳＩチップにおけるクロック信号とクロック停止信号の論理積の信号を出力するＡＮＤゲートで構成されたゲーテッドバッファ回路と、フルスイングしない回路である小振幅バッファ回路と、クロック停止時のリークを止める回路であるリーク防止用バッファ回路を有することを特徴とする消費電力低減回路に存する。
また、この発明の請求項２に記載の発明の要旨は、前記ゲーテッドバッファ回路のイネーブル端子を、前記リーク防止用バッファ回路のイネーブル端子に接続した回路構成を有することを特徴とする請求項１に記載の消費電力低減回路に存する。
また、この発明の請求項３に記載の発明の要旨は、前記小振幅バッファ回路は、クロックとクロック停止信号の論理積を行うＡＮＤゲートの出力信号をレベル変換して、前記小振幅バッファ回路および前記リーク防止用バッファ回路の出力信号として出力する回路構成を有することを特徴とする請求項２に記載の消費電力低減回路に存する。
また、この発明の請求項４に記載の発明の要旨は、前記リーク防止用バッファ回路は、前記クロック停止信号が”Ｌ”レベルのときに前記ＡＮＤゲートの出力信号をそのまま前記小振幅バッファ回路および前記リーク防止用バッファ回路の出力信号として出力する回路構成を有することを特徴とする請求項３に記載の消費電力低減回路に存する。
また、この発明の請求項５に記載の発明の要旨は、前記リーク防止用バッファ回路は、前記クロック停止信号が”Ｈ”レベルのときに出力をハイインピーダンスにすることを特徴とする請求項４に記載の消費電力低減回路に存する。
また、この発明の請求項６に記載の発明の要旨は、前記小振幅バッファ回路および前記リーク防止用バッファ回路の出力信号は、前記小振幅バッファ回路の出力信号と前記リーク防止用バッファ回路の出力信号とのワイヤードＯＲとなっていることを特徴とする請求項５に記載の消費電力低減回路に存する。
また、この発明の請求項７に記載の発明の要旨は、前記小振幅バッファ回路および前記リーク防止用バッファ回路の出力信号がクロック入力端子に接続され、データ入力信号がデータ入力端子に接続されたＤフリップフロップを有することを特徴とする請求項６に記載の消費電力低減回路に存する。
また、この発明の請求項８に記載の発明の要旨は、前記Ｄフリップフロップは、前記クロック入力端子の立ち上がりで前記データ入力端子を取り込み、保持している値を常時、前記Ｄフリップフロップの出力信号として出力端子から出力する回路構成を有することを特徴とする請求項７に記載の消費電力低減回路に存する。
【０００９】
【発明の実施の形態】
本発明は、ＬＳＩチップにおけるクロック停止回路を備えたクロック回路（不図示）からのクロック信号とクロック停止信号の論理積の信号を出力するＡＮＤゲート（以降、現用のゲーテッドバッファ回路と称す）と、フルスイングしない回路（以降、小振幅バッファ回路と称す）と、クロック停止時のリークを止める回路（以降、リーク防止用バッファ回路と称す）を設けることで、クロック動作時の消費電力及びクロック停止時の消費電力を削減することを特徴とする。以下、本発明の各種実施の形態を図面に基づいて詳細に説明する。
【００１０】
（第１の実施の形態）
以下、本発明の第１の実施の形態を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る消費電力低減回路を説明するための機能ブロック図である。図１において、１はクロック、２はクロック停止信号、７はＡＮＤ（論理積）ゲート、８は小振幅バッファ回路、９はリーク防止用バッファ回路、１０はＤフリップフロップ、１３はＡＮＤ（論理積）ゲートの出力信号、１４は小振幅バッファ回路およびリーク防止用バッファ回路の出力信号、１７はＤフリップフロップのデータ入力信号、１８はＤフリップフロップの出力信号、２８は本発明の特徴部の回路である。
【００１１】
図１を参照すると、本実施の形態の消費電力低減回路は、クロック停止回路を備えたクロック回路（不図示）を備えた現用のゲーテッドバッファ回路（ＡＮＤゲート７）と、クロック停止時に中間電位となり次段ゲートのリーク電流を防止する小振幅バッファ回路８を設けるとともに、現用のゲーテッドバッファ回路のイネーブル端子を、リーク防止用バッファ回路９のイネーブル端子に接続した回路構成となっている。
【００１２】
図１を参照すると、信号（クロック１）は外部より供給されるクロック信号である。信号（クロック停止信号２）は、クロックの出力信号（ＡＮＤ（論理積）ゲート７の出力信号１３）を許可する信号であって、”Ｈ”レベルのときに許可を意味し、”Ｌ”レベルのときに禁止を意味する。
【００１３】
ＡＮＤゲート７は、信号（クロック１）と信号（クロック停止信号２）の論理積の信号（ＡＮＤゲート７の出力信号１３）を出力する。
【００１４】
小振幅バッファ回路８は、信号（ＡＮＤゲート７の出力信号１３）をレベル変換して、小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４として出力する。
【００１５】
リーク防止用バッファ回路９は、信号（クロック停止信号２）が”Ｌ”レベルのときに信号（ＡＮＤゲート７の出力信号１３）をそのまま信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）に出力する。また、信号（クロック停止信号２）が”Ｈ”レベルのときに出力をＨｉ−Ｚ（ハイインピーダンス）にする。
【００１６】
信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）は、小振幅バッファ回路８の出力信号とリーク防止用バッファ回路９の出力信号とのワイヤードＯＲとなっている。
【００１７】
Ｄフリップフロップ１０では、信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）がクロック入力端子Ｃに接続され、信号（Ｄフリップフロップ１０のデータ入力信号１７）がデータ入力端子Ｄに接続されている。
【００１８】
Ｄフリップフロップ１０は、クロック入力端子Ｃの立ち上がり（”Ｌ”レベル→”Ｈ”レベル）でデータ入力端子Ｄを取り込み、保持している値を常時、信号（Ｄフリップフロップ１０の出力信号１８）として出力端子Ｑから出力する。
【００１９】
図２は、図１の小振幅バッファ回路８の構成例である。図２を参照すると、小振幅バッファ回路８は、Ｐチャネルトランジスタ３とＮチャネルトランジスタ４で構成されるインバータ（第１のインバータ１５）と、Ｐチャネルトランジスタ５，Ｐチャネルトランジスタ１１，Ｎチャネルトランジスタ６及びＮチャネルトランジスタ１２で構成されるインバータ（小振幅バッファ回路８を構成する第２のインバータ１６）からなる。なお、図２において、符号３６は第１の電源を示している。
【００２０】
ここで、Ｐチャネルトランジスタ５及びＮチャネルトランジスタ６は、ゲート入力がドレイン接続されているため、信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）は図４に示すようなフルスイングしない信号となる。図４のタイミングチャートに、小振幅バッファ回路８の動作を示す。
【００２１】
図３は、図１のリーク防止用バッファ回路９の構成例である。図３を参照すると、リーク防止用バッファ回路９は、Ｐチャネルトランジスタ１９とＮチャネルトランジスタ２０で構成される第４のインバータ２６と、Ｐチャネルトランジスタ２１，Ｐチャネルトランジスタ２２，Ｎチャネルトランジスタ２３，Ｎチャネルトランジスタ２４及び第３のインバータ２５からなる３ステートインバータ（第５のインバータ２７）で構成されている。
【００２２】
以下、本実施の形態の動作について説明する。図５は、第１の実施の形態において、クロック出力を許可した場合のタイミングチャート、図６は、第１の実施の形態において、クロック出力を禁止した場合のタイミングチャート、図７は、クロックラインのシールド配線の説明図である。図８は、クロックライン上をリーク防止用バッファ回路９の配線に用いた例である。
【００２３】
初めに、信号（ＡＮＤゲート７の出力信号１３）が許可されている場合の動作を説明する。
【００２４】
信号（ＡＮＤゲート７の出力信号１３）の出力が許可状態なので信号（クロック停止信号２）は”Ｈ”レベルである。
【００２５】
このとき、図５のタイミングチャートに示すように、信号（クロック１）はＡＮＤゲート７からそのまま伝播し信号（ＡＮＤゲート７の出力信号１３）となる。
【００２６】
リーク防止用バッファ回路９は出力が”Ｈｉ−Ｚ”（ハイインピーダンス）であるため、小振幅バッファ回路８の出力信号がそのまま信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）となり、Ｄフリップフロップ１０のクロック入力端子Ｃにはフルスイングしない信号が入力される。
【００２７】
なお、電圧がフルスイングしないとＤフリップフロップ１０のクロック入力端子Ｃに中間レベルの電位が印加されるため、フルスイング時に比べて貫通電流による消費電力が大きくなる。しかし充放電電流による消費電力Ｐは負荷容量Ｃ、周波数ｆ、振幅電圧Ｖを用いると、Ｐ＝Ｃ・ｆ・Ｖ２で決定するため、周波数が高くなると、充放電電流による消費電力が支配的となる。
【００２８】
このように第１の実施の形態によれば、小振幅により電圧を抑える回路としているため、充放電による消費電力が小さくなり、回路全体として消費電力が削減されることになる。
【００２９】
次に、信号（ＡＮＤゲート７の出力信号１３）が禁止されている場合の動作を説明する。
【００３０】
前述したように、リーク防止用バッファ回路９は出力が”Ｈｉ−Ｚ”（ハイインピーダンス）であるため、小振幅バッファ回路８の出力信号がそのまま信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）となり、Ｄフリップフロップ１０のクロック入力端子Ｃにはフルスイングしない信号が入力される。
【００３１】
このとき、図６のタイミングチャートに示すように、クロックを停止させる場合、信号（クロック停止信号２）は”Ｌ”レベルである。
【００３２】
このとき、ＡＮＤゲート７は信号（クロック１）の状態によらず信号（ＡＮＤゲート７の出力信号１３）に”Ｌ”レベルを出力する。このため、小振幅バッファ回路８およびリーク防止用バッファ回路９には”Ｌ”レベルが入力される。
【００３３】
ここで、リーク防止用バッファ回路９は、信号（クロック停止信号２）が”Ｌ”レベルなので、信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）に”Ｌ”レベルを出力する。
【００３４】
小振幅バッファ回路８も、信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）に完全に”Ｌ”レベルにはならない中間電圧を出力するが、リーク防止用バッファ回路９の出力により、信号（小振幅バッファ回路８およびリーク防止用バッファ回路９の出力信号１４）は”Ｌ”レベルとなる。
【００３５】
その結果、信号（ＡＮＤゲート７の出力信号１３）の許可時に、従来のゲーテッドクロック構成に比べて増加が懸念される中間電位発生による貫通電流を止めることが可能となる。
【００３６】
なお、本実施の形態では、ゲーテッドクロックに対してリーク防止用バッファ回路９が付加されるため、従来技術に比べて配線性が極端に低下することが懸念される。しかし、近年、高周波で回路を動作させる場合、クロックラインはクロストーク等の問題が顕著になるため、その対策として図７に示すようにシールド配線と呼ばれる”Ｌ”レベル、または”Ｈ”レベルにレベルを固定した配線をクロックラインに並走させることでクロストークの影響を削減する手法が多く使用されている。また、本実施の形態のリーク防止用バッファ回路９のイネーブル信号ラインを図８に示すように、このシールド配線をイネーブル信号として使用すれば、本実施の形態を採用してもレイアウト上、大きな配線性の低下は起こすことなく実現することが可能である。
【００３７】
以下に本実施の形態の効果を説明する。前述したように、本実施の形態では、クロック停止回路を備えたクロック回路に小振幅バッファ回路８によるバッファ回路を有するリーク防止用バッファ回路９を設けることで、特に高速動作時の消費電力を削減することが可能となる。
【００３８】
まず、従来技術のクロックバッファの消費電流について示す。図９は、従来技術のクロックバッファの回路構成である。また、図１１に従来構成と本実施の形態時のＳｐｉｃｅ波形（電子回路のシミュレーションソフトの１つであるＳｐｉｃｅ（商標）からの出力波形）の比較を行った結果を示す。
【００３９】
図９、図１１を参照すると、入力信号（外部より供給されるクロック２９）を入力すると、出力波形（従来技術の出力信号３０）が変化し、電流（従来技術での消費電流３２）が発生する。
【００４０】
次に本実施の形態の消費電流について示す。図１０は、本実施の形態のクロックバッファ３８の回路構成である。
【００４１】
図１０、図１１を参照すると、入力信号（外部より供給されるクロック２９）を入力した際、出力波形（本実施の形態の出力信号３１）が変化し、消費電流（本実施の形態の消費電流３３）が発生する。図１１よりわかるように、本実施の形態では、出力波形がフルスイングしないため、充放電電流が減少する。なお、貫通電流は本実施の形態の方が大きくなるが、充放電電流から比べると充分小さいことがわかる。
【００４２】
このことからも貫通電流は増加するが、充放電電流の削減効果の方が大きいため、回路全体としての消費電力は小さくなる。
【００４３】
図１２に周波数と平均電流の関係を本発明と公知構成を比較した結果を示す。
図１２を参照すると、例えば２５０ＭＨｚ時を比較した場合、本実施の形態の方が従来構成に比べて約２０％減少する。また、公知のコンペア方式のレベル変換回路４５（図１６参照）を用いた出力波形がフルスイングしない方式に比べて消費電力の削減が可能となる。更に、リーク防止用バッファ回路９はクロック停止時のレベルを出力できれば良いため、大きな面積は不要である。
【００４４】
（第２の実施の形態）
以下、本発明の第２の実施の形態を図面に基づいて詳細に説明する。なお、上記実施の形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。図１３は、本発明の第２の実施の形態に係る消費電力低減回路を説明するための機能ブロック図である。なお、図１３において、符号３８はクロックバッファを示している。
【００４５】
第１の実施の形態は、図１に示すように、単一電源にて構成されている。これに対して第２の実施の形態は、第１の電源３６（図２、３参照）から電位を供給されるリーク防止用バッファ回路９、及び第２の電源３７（後述、図１８参照）より電位を供給される従来のクロックバッファより構成する点に特徴を有している。
【００４６】
図１８に従来のクロックバッファの構成例を示す。図１８を参照すると、クロックバッファは、Ｐチャネルトランジスタ４７及びＮチャネルトランジスタ４８で構成されるインバータ（クロックバッファ３８を構成するインバータ５１）と、Ｐチャネルトランジスタ４９及びＮチャネルトランジスタ５０で構成されるインバータ（クロックバッファ３８（図１３参照）を構成するインバータ５２）から構成される。
【００４７】
なお、クロックバッファ以外のブロック（本実施の形態の場合、ＡＮＤゲート７，Ｄフリップフロップ１０）は第１の電源３６より電位を供給される。また、第２の電源３７は、第１の電源３６よりも低く設定する。
【００４８】
本実施の形態では、小振幅バッファ回路８を用いていたが、従来のクロックバッファの電源電圧が低いため、通常のバッファを使用しても出力信号（クロックバッファ３８およびリーク防止用バッファ回路９の出力信号４６）が小振幅となり、第１の実施の形態と同様に、消費電力の削減が可能となる。
【００４９】
（第３の実施の形態）
以下、本発明の第３の実施の形態を図面に基づいて詳細に説明する。なお、上記実施の形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。図１４、図１５は、本発明の第３の実施の形態に係る消費電力低減回路の動作説明図である。
【００５０】
本実施の形態は、図１５に示すように、小振幅バッファ回路８とリーク防止用バッファ回路９との並列回路を複数直列に接続した構成となっている。リーク防止用バッファ回路９のイネーブル端子は周波数が高い時には”Ｈ”レベルを、周波数が低い時には”Ｌ”レベルを入力する。
【００５１】
本実施の形態では、図１４に示すように、高速時にはリーク防止用バッファ回路９のイネーブル端子に”Ｈ”レベルを供給し、経路（高速動作時のクロックの経路４０）をクロックラインとすることで、充放電電流による消費電力の削減を図った。
【００５２】
ただし、図１２に示すように、低速時には中間電位による次段の貫通電流が大きくなるため、図９に示すような従来構成の方が消費電力は小さい。しかし、図１５に示すように、リーク防止用バッファ回路９のイネーブル端子に”Ｌ”レベルでクロックを動作させ、経路（第３の実施の形態での低速時のクロックの経路４１）をクロックラインとすることにより、従来と同様に、フルスイングした波形（ＡＮＤゲート７の出力信号１３）が出力されるため、貫通電流による問題は従来と同等となる。
【００５３】
このように、本実施の形態を用いることで、周波数が低周波から高周波まで変化するクロックラインにおいても同構成で最適なクロックラインを提供することが可能である。
【００５４】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、上記各実施の形態は適宜変更され得ることは明らかである。また上記構成部材の数、位置、形状等は上記各実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。また、各図において、同一構成要素には同一符号を付している。
【００５５】
【発明の効果】
本発明は以上のように構成されているので、クロック動作時の消費電力及びクロック停止時の消費電力を削減できるようになるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る消費電力低減回路を説明するための機能ブロック図である。
【図２】図１の小振幅バッファ回路の構成例である。
【図３】図１のリーク防止用バッファ回路の構成例である。
【図４】バッファの動作を示すタイミングチャートである。
【図５】第１の実施の形態において、クロック出力を許可した場合のタイミングチャートである。
【図６】第１の実施の形態において、クロック出力を禁止した場合のタイミングチャートである。
【図７】クロックラインのシールド配線の説明図である。
【図８】クロックライン上をリーク防止用バッファ回路の配線に用いた例である。
【図９】従来技術のクロックバッファの回路構成である。
【図１０】本実施の形態のクロックバッファの回路構成である。
【図１１】図９と図１０での特性を比較したグラフである。
【図１２】図９と図１０での平均電流の周波数依存性を表したグラフである。
【図１３】本発明の第２の実施の形態に係る消費電力低減回路を説明するための機能ブロック図である。
【図１４】本発明の第３の実施の形態に係る消費電力低減回路の動作説明図である。
【図１５】本発明の第３の実施の形態に係る消費電力低減回路の動作説明図である。
【図１６】特開平５−３２６８６６号公報に記載の第１の従来技術の構成図である。
【図１７】第２の従来技術に開示されているゲーテッドクロックの構成図である。
【図１８】従来のクロックバッファの構成例である。
【符号の説明】
１…クロック
２…クロック停止信号
３，５，１１，１９，２１，２２，４７，４９…Ｐチャネルトランジスタ
４，６，１２，２０，２３，２４，４８，５０…Ｎチャネルトランジスタ
７…ＡＮＤ（論理積）ゲート
８…小振幅バッファ回路
９…リーク防止用バッファ回路
１０…Ｄフリップフロップ
１３…ＡＮＤ（論理積）ゲートの出力信号
１４…小振幅バッファ回路およびリーク防止用バッファ回路の出力信号
１５…第１のインバータ
１６…第２のインバータ
１７…Ｄフリップフロップのデータ入力信号
１８…Ｄフリップフロップの出力信号
２５…第３のインバータ
２６…第４のインバータ
２７…第５のインバータ
２８…本発明の特徴部の回路
２９…外部より供給されるクロック
３０…従来技術の出力信号
３１…本実施の形態の出力信号
３２…従来技術での消費電流
３３…消費電流
３６…第１の電源
３７…第２の電源
３８…クロックバッファ
４０…高速動作時のクロックの経路
４１…第３の実施の形態での低速時のクロックの経路
４２…外部から供給されるの小振幅信号
４３…フルスイングのクロック
４４…メッシュ状のクロックライン
４５…レベル変換回路
４６…クロックバッファおよびリーク防止用バッファ回路の出力信号
５１，５２…クロックバッファを構成するインバータ
Ｃ…クロック入力端子
Ｄ…データ入力端子
Ｑ…出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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