(57)【特許請求の範囲】
【請求項１】
半絶縁性基板表面に活性層、ショットキー層及びゲート埋込み層を順次積層してなる半導体基板と、ゲート電極と、該ゲート電極を挟んで配置されたソース電極とドレイン電極とを有する半導体装置の製造方法において、
１）上記ゲート埋込み層の表面に所定厚さのＳｉ3Ｎ4膜からなる第１絶縁層を形成する工程と、
２）ドライエッチングにより、第１絶縁層を貫通し上記ゲート埋込み層を露出させる第１開口部を形成する工程と、
３）第１開口部を含む上記半導体基板上面にＳｉＯ2膜からなる第２絶縁層を形成する工程と、
４）第２絶縁層をドライエッチングして、第１開口部内の上記ゲート埋込み層の中央部を露出させるとともに、第１開口部の内面側に第２絶縁層の所定幅の１対の側壁を形成する工程と、
５）上記一対の側壁及び第１絶縁層をマスクとし、第１開口部の下側の上記ゲート埋込み層に、ドライエッチングにより第１開口部より狭幅の第２開口部を形成する工程と、
６）上記一対の側壁の少なくともドレイン電極側の側壁をフッ酸系溶液により除去して、第２開口部周辺に上記ゲート埋込み層の上面を含む段面を形成する工程と、
７）第１開口部と第２開口部とにゲート電極用金属層を堆積させる工程と、
８）第１絶縁層を除去して、ゲート電極を形成する工程と、
９）上記ドレイン電極と上記ソース電極を形成する工程とを含み、
上記ゲート電極が、一部が上記ゲート埋込み層に埋め込まれたゲート埋込み部と、上記段面と接合する第１張出し部と、上記埋込み層より第１絶縁層の厚さで規定される高さに第２張出し部とを有する半導体装置の製造方法。
【請求項２】
上記の段面を形成する工程において、上記ドレイン電極側の側壁を除去する一方、上記ゲート電極を形成する工程において、上記ソース電極側の側壁を除去して、上記ドレイン電極側に上記段面を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
上記第１絶縁層を形成する工程と上記第１開口部を形成する工程との間に、第１絶縁層を保護する第３絶縁層を第１絶縁層の全面に形成する工程を設けるとともに、上記段面を形成する工程において、第３絶縁層を除去する請求項１に記載の半導体装置の製造方法。
【請求項４】
上記第１開口部を形成後、第１開口部を含む上記半導体上面に第１絶縁層を保護する導電性保護層を形成する工程を設け、さらに上記段面を形成する工程において、上記段面に接触する上記導電性保護層及び上記段面と連続する第１絶縁層の側面に接触する上記導電性保護層を残すようにエッチングする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板表面にゲート埋込み層を有し、実効ゲート長の縮小化及びドレインコンダクタンス（ｇｄ）の低減化の可能な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高周波特性の向上、特に高利得化の実現には、ゲート・ソース間容量の低減化が必要であり、その有効な手段の一つがゲート長の縮小化である。そのため、例えば、特開平５−２１８１００号公報に開示されているＴ字型ゲート電極を用いる半導体装置が提案されている。しかし、ゲート長の縮小化はドレインコンダクタンスの増大を招き、特に高出力素子において、効率の低下等を引起こす懸念があり、従来のＴ字型ゲート電極ではドレインコンダクタンスの低減には不十分であった。
【０００３】
そこで、ゲート埋込み層と張出し部を有するゲート電極を含む半導体装置が検討されている。図６は、その一例を示す半導体装置の縦断面図である。３０は半導体基板であり、半絶縁性ＧａＡｓ基板３１と、ｎ−ＧａＡｓ活性層３２、ｎ−ＧａＡｓ層からなるゲート埋込み層３３と、ｎ+−ＧａＡｓ層３４とからなる。そして、３７はＡｕＧｅ系金属よりなるドレイン電極、３８は同じくＡｕＧｅ系金属よりなるソース電極、そして４０はＡｌ系金属よりなるゲート電極、４０ａはゲート電極４０のゲート埋込み部、４０ｂ,４０ｃはゲート埋込み層３３と接合するゲート電極４０の張出し部である。
【０００４】
図６に示すように、ゲート電極の下方中央部をゲート埋込み層３３へ埋め込み、チャンネルに最も近接したこのゲート埋込み部４０ａの幅を縮小化することで、実効的なゲート長の縮小化を図ることを可能にしている。また、ゲート埋込み部４０ａの両側（ドレイン電極及びソース電極）の張出し部４０ｂ,４０ｃがゲート埋込み層３３に接合されていることから、両側に張出し部がない構造に比べ、特にＶｄを増加させた状態でのドレインコンダクタンスの低減化が図れる。
【０００５】
図７は、図６の半導体装置の従来の製造方法を示す模式的な工程図である。図７（ａ）に示すように、１回目の写真製版によりゲート埋込み部４０ａ形成用のフォトレジストからなるダミーのゲート電極３５をｎ+−ＧａＡｓ層３４の上に形成する。そして、図７（ｂ）に示すように、ダミーのゲート電極３５及びｎ+−ＧａＡｓ層３４の上にＳｉＯ2からなる所定の厚さの絶縁層３６を堆積させる。次に、図７（ｃ）に示すようにｎ+−ＧａＡｓ層３４を貫通し、ゲート埋込み層３３が露出するまでエッチングして、ｎ+−ＧａＡｓ層３４に開口部を形成する。そして、ドレイン電極３７とソース電極３８、さらに２回目の写真製版により張出し部４０ｂ,４０ｃ形成用のフォトレジスト３９を形成する。次に、図７（ｄ）に示すように、ゲート埋込み層３３を掘り込むとともに、上記開口部の幅を広げるようにエッチングする。そして、図７（ｄ）に示すように、ゲート電極用の金属層を堆積させて、ゲート埋込み部４０ａと張出し部４０ｂ,４０ｃとを有するゲート電極４０を形成している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の従来の製造方法では、ゲート電極のゲート埋込み部４０ａと張出し部４０ｂ,４０ｃをそれぞれ独立した写真製版工程により形成しているため、写真製版時に合わせずれが生じた場合、ゲート埋込み部４０ａが両側の張出し部４０ｂ,４０ｃに対して左右どちらかにずれた状態で形成される。
【０００７】
通常、高出力素子では、出力を得るためにマルチフィンガーパターンを採用しているため、上記のようにゲート埋込み部４０ａが両側の張出し部４０ｂ,４０ｃに対して左右どちらかにずれて形成された場合、ドレイン電極側にオフセットしたフィンガーと、ソース電極側にオフセットしたフィンガーとが交互に形成され、不均一動作や特性低下の原因となるという問題がある。
【０００８】
そこで、本発明は、ゲート電極のゲート埋込み部が張出し部に対して、ドレイン電極側又はソース電極側にずれて形成されることのない半導体装置の製造方法及びその製造方法により得られる高性能の半導体装置を提供することを目的とした。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体装置の製造方法は、半絶縁性基板表面に活性層、ショットキー層及びゲート埋込み層を順次積層してなる半導体基板と、ゲート電極と、該ゲート電極を挟んで配置されたソース電極とドレイン電極とを有する半導体装置の製造方法において、１）上記ゲート埋込み層の表面に所定厚さのＳｉ3Ｎ4膜からなる第１絶縁層を形成する工程と、２）ドライエッチングにより、第１絶縁層を貫通し上記ゲート埋込み層を露出させる第１開口部を形成する工程と、３）第１開口部を含む上記半導体基板上面にＳｉＯ2膜からなる第２絶縁層を形成する工程と、４）第２絶縁層をドライエッチングして、第１開口部内の上記ゲート埋込み層の中央部を露出させるとともに、第１開口部の内面側に第２絶縁層の所定幅の１対の側壁を形成する工程と、５）上記一対の側壁及び第１絶縁層をマスクとし、第１開口部の下側の上記ゲート埋込み層に、ドライエッチングにより第１開口部より狭幅の第２開口部を形成する工程と、６）上記一対の側壁の少なくともドレイン電極側の側壁をフッ酸系溶液により除去して、第２開口部周辺に上記ゲート埋込み層の上面を含む段面を形成する工程と、７）第１開口部と第２開口部とにゲート電極用金属層を堆積させる工程と、８）第１絶縁層を除去して、ゲート電極を形成する工程と、９）上記ドレイン電極と上記ソース電極を形成する工程とを含み、上記ゲート電極が、一部が上記ゲート埋込み層に埋め込まれたゲート埋込み部と、上記段面と接合する第１張出し部と、上記埋込み層より第１絶縁層の厚さで規定される高さに第２張出し部とを有することを特徴とする。
【００１０】
本発明によれば、第１開口部の内面側に絶縁層からなる所定幅の１対の側壁を形成し、その１対の側壁及び第１絶縁層をマスクとしてゲート埋込み層を形成することにより、第１開口部の両内面からそれぞれ内方に側壁の幅だけ離間してゲート埋込み部となる第２開口部が形成される。したがって、ゲート埋込み部と第１張出し部が、それぞれ第２開口部及び第１開口部の位置及び幅に対応して自己整合的に形成されるため、ゲート埋込み部が第１張出し部に対して左右にずれを生じることがない。
【００１１】
また、ゲート電極を形成する工程において、残存するソース電極側の他方の側壁を除去して、ドレイン電極側に第１張出し部を形成することが好ましい。ソース電極側に第１張出し部が存在しないため、ソース抵抗が低減できる。
【００１２】
また、上記第１絶縁層を形成する工程と上記第１開口部を形成する工程との間に、第１絶縁層を保護する第３絶縁層を第１絶縁層の全面に形成する工程を設け、段面を形成する工程において、第３絶縁層を除去することが好ましい。側壁を形成する際に、第１絶縁層がエッチングされるのを防ぐことができるため、第１絶縁層の厚さを所定値に維持できる。そのため、第２張出し部のゲート埋込み層からの高さを所定値に維持でき、ゲート電極の形状を安定化できるとともに、寄生容量が低減できる。
【００１３】
また、上記第１開口部を形成後、第１開口部を含む上記半導体上面に第１絶縁層を保護する導電性保護層を形成する工程を設けるとともに、段面を形成する工程において、段面に接触する導電性保護層及び段面と連続する第１絶縁層の側面に接触する導電性保護層を残すようにエッチングすることが好ましい。側壁を除去する際に、第１絶縁層の内面がエッチングされるのを防ぐことができるため、第１開口部の幅が広がるのを抑制できる。
【００１４】
本発明に係る半導体装置は、半絶縁性基板表面に活性層、ショットキー層及びゲート埋込み層を順次積層してなる半導体基板と、ゲート電極と、該ゲート電極を挟んで配置されたソース電極とドレイン電極とを有する半導体装置において、上記ゲート電極が、上記ショットキー層に接合し、上記ゲート埋込み層に埋め込まれたゲート埋込み部と、上記ゲート埋込み部の上記ドレイン電極側に上記ゲート埋込み部と連続して設けられ、上記ゲート埋込み層の段面と接合する第１張出し部と、上記ゲート埋込み層より所定高さに設けられ、一方が第１張出し部と連続する一対の第２張出し部とを有し、上記ゲート埋込み部と上記第１張出し部とが自己整合的に形成されており、ソース電極とドレイン電極が上記ゲート埋込み部に対し左右対称的に配置されていることを特徴とする。
【００１５】
また、本発明に係る別の半導体装置は、半絶縁性基板表面に活性層、ショットキー層及びゲート埋込み層を有する半導体基板と、ゲート電極と、該ゲート電極を挟んで配置されたソース電極とドレイン電極とを有する半導体装置において、上記ゲート電極が、上記ショットキー層に接合し、上記ゲート埋込み層に埋め込まれたゲート埋込み部と、該ゲート埋込み部と連続し、該ゲート埋込部の両側に設けられた一対の第１張出し部と、該一対の第１張出し部の周囲に設けられ、上記ゲート埋込み層の段面と接合するとともに第１張出し部を所定幅に規定する導電性保護層と、第１張出し部と連続し、上記ゲート埋込み層より所定高さに形成された一対の第２張出し部とを有し、上記ゲート埋込み部と上記第１張出し部とが自己整合的に形成されており、ソース電極とドレイン電極が上記ゲート埋込み部に対し左右対称的に配置されていることを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照し、本発明の半導体装置の製造方法に係る実施の形態を説明する。
実施の形態１．
図１は、本実施の形態１の工程を示す模式断面図である。１は半導体基板であり、半絶縁性ＧａＡｓからなる半絶縁性基板２と、ｎ−ＧａＡｓからなる活性層３と、ｎ−ＡｌＧａＡｓからなるショットキー層４と、ｎ−ＧａＡｓからなるゲート埋込み層５とからなる。図１（ａ）に示すように、Ｓｉ3Ｎ4からなる第１絶縁層６を４０００Å程度、半導体基板１全面に堆積させる。次に、図１（ｂ）のように、フォトレジスト７を用いて、第１絶縁層６をドライエッチングにより、１μｍ程度開口して第１開口部８を形成する。次に、ＳｉＯ2からなる第２絶縁層９を４０００Å程度堆積させる（図１（ｃ））。そして、反応性イオンエッチングにより第２絶縁層９の異方性エッチングを行ない、第１絶縁層６の内面側に第２絶縁層９の一対の側壁１０ａ，１０ｂを形成する（図１（ｄ））。
【００１７】
さらに、側壁１０ａ，１０ｂと第１絶縁層６をマスクにゲート埋込み層５のみを選択的にドライエッチングにより除去し、ショットキー層４が露出した第２開口部１１を形成する。続いて、フッ酸系溶液に対しＳｉＯ2膜からなる第２絶縁層９のエッチングレートが、Ｓｉ3Ｎ4膜からなる第１絶縁層６のエッチングレートに比較し非常に大きいことを利用し、図１（ｆ）に示すように、側壁１０ａ，１０ｂのみをフッ酸系溶液にて選択的に除去し、第２開口部１１内の段面１２ａ，１２ｂを露出させる。そして、ＷＳｉ膜１４及びＡｕ膜１５をスパッタ法により半導体基板全面に堆積させ、イオンミリング及びドライエッチングにより不要部を除去することで、ＷＳｉ膜１４及びＡｕ膜１５からなるゲート電極１３を形成する（図１（ｇ））。次いで、第１絶縁層６をフッ酸系溶液にて除去した後、ＡｕＧｅ系金属よりなるドレイン電極１６とソース電極１７を形成する。これにより、一部がゲート埋込み層５に埋め込まれたゲート埋込み部１３ａと、段面１２ａ,１２ｂと接合する第１張出し部１３ｂ，１３ｃと、段面１２ａ，１２ｂより第１絶縁層６の厚さで規定される高さに第２張出し部１３ｄ，１３ｅを有するゲート電極１３を含む半導体装置を製造できる。
【００１８】
本実施の形態１では、第２絶縁層９の厚さを変化させることで、第２開口部１１の幅を０．１μｍから１μｍの間で自由に設定でき、かつ、第１開口部８に対して自己整合的に第２開口部１１が形成されることで、第１開口部８と第２開口部１１とが左右対称に形成される。そのため、ゲート埋込み部と第１張出し部が、自己整合的に形成され、ゲート埋込み部が第１張出し部に対して左右にずれを生じることがない。また、写真製版は第１開口部８を形成する時に用いるだけで良いため、従来の製造方法に比べ写真製版の工程を減らすことができる。
【００１９】
実施の形態２．
図２は、本実施の形態２の工程を示す模式断面図である。第１絶縁層６の上にＳｉＯ2からなる第３絶縁層１８を１０００Å程度形成し(図２（ｂ））、第１絶縁層６上の第３絶縁層１８を、側壁１０ａ，１０ｂを除去する際に同時に除去する（図２（ｇ））以外は、実施の形態１と同様の方法で半導体装置を製造できる。
【００２０】
側壁１０ａ，１０ｂを形成するため第２絶縁層９のＳｉＯ2膜を異方性ドライエッチングする際、ドライエッチングに対するＳｉ3Ｎ4膜のエッチングレートがＳｉＯ2膜に比べ大きいため、同時に露出した第１絶縁層６のＳｉ3Ｎ4膜がエッチングされ易い。そのため、製造された半導体装置のゲート電極１３の第２張出し部１３ｄ，１３ｅの高さが一定せず形状が不安定となり易く、またゲート・ドレイン間容量値が一定にならない等の問題を引起こす可能性がある。しかし、本実施の形態２ではＳｉＯ2膜の異方性ドライエッチング時、第１絶縁層６のＳｉ3Ｎ4膜上に第１絶縁層６を保護するＳｉＯ2膜からなる第３絶縁層１８が存在するため、Ｓｉ3Ｎ4膜の露出を抑制することができる。そのため、ゲート電極１３の第２張出し部１３３ｄ，１３ｅの高さを所定値に制御することが可能となる。
【００２１】
なお、第３絶縁層は、ドライエッチングに対するエッチングレートがＳｉ3Ｎ4膜に比べ小さい公知の材料を用いることができるが、ＳｉＯ2膜が好ましい。
【００２２】
実施の形態３．
図３は本実施の形態３の工程を示す模式的な断面図である。第１開口部８を形成後、ＷＳｉ膜からなる導電性保護層１９をスパッタ法により５００Å程度堆積させ（図３（ｃ））、側壁１０ａ，１０ｂのみをフッ酸系溶液で選択的に除去し、ゲート電極１３の第１張出し部１３ｂ，１３ｃの周囲にのみ導電性保護層１９を残し、残留導電性保護層２０ａ，２０ｂを形成した(図３（ｇ））以外は、実施の形態１と同様の方法で半導体装置を製造できる。
【００２３】
本実施の形態３により得られる半導体装置は、図３（ｉ）に示すように、ゲート電極１３が、下部の一部がショットキー層４に接合し、ゲート埋込み層５に埋め込まれたゲート埋込み部１３ａと、ゲート埋込み部１３ａと連続する一対の第１張出し部１３ｂ、１３ｃと、第１張出し部１３ｂ、１３ｃの周囲に設けられ第１張出し部１３ｂ、１３ｃを所定幅に規定する残留導電性保護層２０ａ、２０ｂと、第１張出し部１３ｂ，１３ｃと連続する一対の第２張出し部１３ｄ，１３ｅとを有している。ここで、第１張出し部１３ｂ，１３ｃは残留導電性保護層２０ａ，２０ｂを介してゲート埋込み層５と接合し、さらに第２張出し部１３ｄ，１３ｅはゲート埋込み層５より第１絶縁層５の厚さで規定される所定高さに設けられている。
【００２４】
本実施の形態３では、側壁１０ａ，１０ｂをフッ酸系溶液で選択的に除去する際、ＷＳｉのエッチングレートがＳｉ3Ｎ4に比較して非常に小さいフッ酸系溶液を用いることにより、Ｓｉ3Ｎ4からなる第１絶縁層６がエッチングされるのを抑制できるため、第１開口部８の幅が変化することがない。そのため、ゲート電極１３の第１張出し部１３ｂ，１３ｃの幅を常に所定値に保つことが可能である。
【００２５】
なお、本実施の形態３では、導電性保護層としてＷＳｉ膜を用いたが、ゲート埋込み層とショットキー接合を形成可能な金属であれば、公知のいずれの金属も用いることができる。
【００２６】
実施の形態４．
図４は、本実施の形態４の工程を示す模式的な断面図である。第２開口部１１を形成後、ソース電極１７側の側壁１０ｂをフォトレジスト２１にてマスクし、ドレイン電極１６側の側壁１０ａのみを、フッ酸系溶液で選択的に除去し（図４（ｆ））、第１絶縁層６を除去する際に、側壁１０ｂを除去した（図４（ｈ））以外は、実施の形態１と同様の方法で半導体装置を製造できる。
【００２７】
本実施の形態４により得られる半導体装置は、図４（ｈ）に示すように、ゲート電極２２が、下部の一部がショットキー層４に接合し、ゲート埋込み層５に埋め込まれたゲート埋込み部２２ａと、ゲート埋込み部２２ａと連続する第１張出し部２２ｂと、第１張出し部２２ｂと一方が連続する一対の第２張出し部２２ｃ，２２ｄとを有している。ここで、第１張出し部２２ｂはゲート埋込み部２２ａのドレイン電極１６側に設けられ、かつ、ゲート埋込み層５と接合し、さらに一対の第２張出し部２２ｃ，２２ｄがゲート埋込み層５より第１絶縁層５の厚さで規定される所定高さに設けられている。
【００２８】
本実施の形態４においては、ドレイン電極１６側のみに第１張出し部２２ｂを有し、ソース電極１７側に第１張出し部がないゲート電極を作製できるため、ソース抵抗を低減することが可能である。
【００２９】
なお、図５に本発明の製造方法により製造した半導体装置の全体構造（フィンガーパターン）を示す模式的な平面図を示す。ソース電極１７とドレイン電極１６がゲート電極１３に対して左右対称的に配置されたフィンガーパターンを形成することが可能である。
【００３０】
【発明の効果】
以上のように、請求項１記載の発明によれば、ゲート埋込み層を有する半導体基板を含む半導体装置の製造方法において、第１開口部の内面側に絶縁層からなる所定幅の１対の側壁を形成し、その１対の側壁及び第１絶縁層をマスクとしてゲート埋込み層を形成することにより、ゲート埋込み部と第１張出し部が、自己整合的に形成されるため、ゲート埋込み部が第１張出し部に対して左右にずれを生じることがない。そのため、不均一動作がない高性能の半導体装置を製造できる製造方法を提供できる。また、写真製版の工程を従来に比べ減らすことができるため、製造コストの低減も可能となる。
【００３１】
また、請求項２記載の発明によれば、ゲート埋込み部と第１張出し部を自己整合的に形成することができるだけでなく、一対の側壁の一方をマスクして、ドレイン電極側にのみに第１張出し部を有するゲート電極を製造できるため、ソース抵抗を低減可能な製造方法を提供できる。
【００３２】
また、請求項３記載の発明によれば、第１絶縁層の表面に保護層として第３絶縁層を設けることにより、側壁を形成する際に、第１絶縁層の厚さを所定値に維持できる。そのため、ゲート埋込み部と第１張出し部を自己整合的に形成することができるだけでなく、ゲート電極の形状を安定化できるとともに、寄生容量を低減可能な製造方法を提供できる。
【００３３】
また、請求項４記載の発明によれば、第１絶縁層を保護する導電性保護層を形成することにより、側壁を除去する際に、第１絶縁層の内面がエッチングされるのを防ぐことができるため、第１開口部の幅が広がるのを抑制できる。そのため、ゲート埋込み部と第１張出し部を、より高精度で自己整合的に形成することが可能な製造方法を提供できる。
【００３４】
また、請求項５記載の発明によれば、ゲート電極がゲート埋込み部と、ドレイン電極側に設けられゲート埋込み層と接合する第１張出し部と、ゲート埋込み部より所定高さに設けられた第２張出し部を有しているため、ゲート電極の形状にバラツキがなく、寄生容量及びソース抵抗の低い半導体装置を提供できる。
【００３５】
また、請求項６記載の発明によれば、第１張出し部の周囲に残留させた導電性保護層を有し、段面の幅のバラツキが少なく、ゲート埋込み部と第１張出し部が、より高精度で自己整合的に形成された半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の工程を示す模式的な縦断面図である。
【図２】本発明の実施の形態２に係る半導体装置の製造方法の工程を示す模式的な縦断面図である。
【図３】本発明の実施の形態３に係る半導体装置の製造方法の工程を示す模式的な縦断面図である
【図４】本発明の実施の形態４に係る半導体装置の製造方法の工程を示す模式的な縦断面図である
【図５】本発明の製造方法により製造した半導体装置の全体構造を示す模式的な平面図である。
【図６】従来の半導体装置の構造を示す模式的な縦断面図である。
【図７】従来の半導体装置の製造方法の工程を示す模式的な縦断面図である。
【符号の説明】
１  半導体基板、２  半絶縁性基板、３  活性層、４  ショットキー層、５  ゲート埋込み層、６  第１絶縁層、７,２１  フォトレジスト層、８  第１開口部、９  第２絶縁層、１０ａ，１０ｂ  側壁、１１  第２開口部、１２ａ，１２ｂ段面、１３，２２  ゲート電極、１３ａ，２２ａ  ゲート埋込み層、１３ｂ，１３ｃ，２２ｂ  第１張出し部、１３ｄ，１３ｅ，２２ｃ，２２ｄ  第２張出し部、１４，２３  ＷＳｉ電極、１５，２４  Ａｕ電極、１６  ドレイン電極、１７  ソース電極、１８  第３絶縁層、１９  導電性保護層、２０ａ，２０ｂ  残留導電性保護層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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