(57)【特許請求の範囲】
【請求項１】
２次元マトリクス状に配列されている各画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置であって、
第１の画素から画素信号線を介して供給される前記画素信号を蓄積する、並列接続された複数の画素信号蓄積手段と、
ランプ波形の基準信号を蓄積する基準信号蓄積手段と、
前記画素信号と前記基準信号とを比較して得られる差信号を出力する比較手段と
を有するAD変換手段と、
前記複数の画素信号蓄積手段のうちの１つの前記画素信号蓄積手段である第１の画素信号蓄積手段以外の第２の画素信号蓄積手段の並列接続を切り離す第１の切替手段と、
前記第１の切替手段により前記第２の画素信号蓄積手段の並列接続が切り離された場合に、前記第２の画素信号蓄積手段を、前記第１の画素と行方向に隣接する第２の画素の画素信号線と接続する第２の切替手段と
を備える固体撮像装置。
【請求項２】
前記第２の画素信号蓄積手段の並列接続が前記第１の切替手段により切り離され、前記第２の切替手段により前記第２の画素信号蓄積手段が前記第２の画素の画素信号線と接続された場合、前記第２の画素と同列のAD変換手段は動作が停止される
請求項１に記載の固体撮像装置。
【請求項３】
前記複数の画素信号蓄積手段それぞれが蓄積する容量の比は、前記第１の画素と前記第２の画素の画素信号の加算比に応じて決定されている
請求項１に記載の固体撮像装置。
【請求項４】
前記複数の画素信号蓄積手段の合成容量は、前記基準信号蓄積手段の容量と等しい
請求項１に記載の固体撮像装置。
【請求項５】
並列接続された複数の画素信号蓄積手段と、ランプ波形の基準信号を蓄積する基準信号蓄積手段と、画素から出力されるアナログの画素信号と前記基準信号とを比較して得られる差信号を出力する比較手段とを備え、２次元マトリクス状に配列されている各画素からの前記画素信号のAD変換処理を列並列に行う固体撮像装置の駆動制御方法であって、
前記複数の画素信号蓄積手段が、第１の画素から画素信号線を介して供給される前記画素信号を蓄積し、
前記基準信号蓄積手段が、前記基準信号を蓄積し、
前記比較手段が、前記画素信号と前記基準信号とを比較して得られる差信号を出力し、
前記複数の画素信号蓄積手段のうちの１つの前記画素信号蓄積手段である第１の画素信号蓄積手段以外の第２の画素信号蓄積手段の並列接続が第１の切替手段により切り離され、第２の切替手段により前記第２の画素信号蓄積手段が前記第１の画素と行方向に隣接する第２の画素の画素信号線と接続された場合、
前記複数の画素信号蓄積手段は、前記第１および第２の画素から画素信号線を介して供給される前記画素信号を蓄積し、
前記比較手段は、前記第１および第２の画素から供給される前記画素信号と前記基準信号とを比較して得られる差信号を出力する
ステップを含む駆動制御方法。
【請求項６】
２次元マトリクス状に配列されている各画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置を備える撮像装置であって、
前記固体撮像装置が、
第１の画素から画素信号線を介して供給される前記画素信号を蓄積する、並列接続された複数の画素信号蓄積手段と、
ランプ波形の基準信号を蓄積する基準信号蓄積手段と、
前記画素信号と前記基準信号とを比較して得られる差信号を出力する比較手段と
を有するAD変換手段と、
前記複数の画素信号蓄積手段のうちの１つの前記画素信号蓄積手段である第１の画素信号蓄積手段以外の第２の画素信号蓄積手段の並列接続を切り離す第１の切替手段と、
前記第１の切替手段により前記第２の画素信号蓄積手段の並列接続が切り離された場合に、前記第２の画素信号蓄積手段を、前記第１の画素と行方向に隣接する第２の画素の画素信号線と接続する第２の切替手段と
を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、駆動制御方法、および撮像装置に関し、特に、画素加算を簡単な構成で実現し、かつ、消費電力を低減させることができるようにする固体撮像装置、駆動制御方法、および撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置として、画素を行列状に２次元配置し、列ごとにAD変換部（ADC(Analog-Digital Converter)を配置させた列並列AD変換方式（以下、カラムAD変換方式という）のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサが提案されている。
【０００３】
また近年では、より高速撮像に適したように改良されたカラムAD変換方式のCMOSイメージセンサも提案されており、例えば、特許文献１では、アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化および高分解能を達成したカラムAD変換方式のCMOSイメージセンサが提案されている。
【０００４】
図１は、カラムAD変換方式のCMOSイメージセンサにおけるAD変換部１の構成例を示している。
【０００５】
AD変換部１は、行列状に２次元配置された画素の列数と同数のカラムAD回路１１を有しており、同一の列の各画素から出力される画素信号が１つのカラムAD回路１１で時分割にAD変換処理されるようになっている。
【０００６】
カラムAD回路１１においては、図示せぬDAC（Digital to Analog Converter）からの基準信号が容量素子（キャパシタ）１２を介して比較器１４に入力されるとともに、画素から出力された画素信号が容量素子１３を介して比較器１４に入力される。DACから供給される基準信号は、時間が経過するにつれてレベル（電圧）が傾斜状に変化する、いわゆるランプ（RAMP）波形の信号である。なお、容量素子１２および１３は、比較器１４において基準信号および画素信号のAC成分のみで比較することができるように、基準信号および画素信号のDC成分を除去するためのものである。
【０００７】
比較器１４は、画素信号と基準信号とを比較して得られる差信号をアップダウンカウンタ１５に出力する。例えば、基準信号が画素信号より大である場合にはHi(High)の差信号がアップダウンカウンタ１５に供給され、基準信号が画素信号より小である場合にはLo(Low)の差信号がアップダウンカウンタ１５に供給される。
【０００８】
アップダウンカウンタ(U/D CNT)１５は、P相（Reset Phase）ADイネーブル期間では、Hiの差信号が供給されている間だけダウンカウントし、D相（Data Phase）ADイネーブル期間では、Hiの差信号が供給されている間だけアップカウントする。P相ADイネーブル期間は、画素のばらつき成分であるリセット成分△Vを測定する期間であり、D相ADイネーブル期間は、（信号成分Vsig＋リセット成分△V）を測定する期間であり、P相ADイネーブル期間におけるカウントとD相ADイネーブル期間におけるカウントを合わせると、（信号成分Vsig＋リセット成分△V）−（リセット成分△V）により、信号成分Vsigのみを求めることができ、CDS処理を実現している。
【０００９】
以上のようにAD変換部が構成されるカラムAD変換方式のCMOSイメージセンサにおいて、画素加算を行う必要がある場合には、アップダウンカウンタ１５以降の処理ブロックで加算処理が行われる。従って、画素加算を行う場合と行わない場合のAD変換部１の駆動に違いはなく、AD変換部１の消費電力は画素加算を行う場合と行わない場合とでは同一となる。
【００１０】
また、画素加算を行うその他の方式としては、行列状に各画素が２次元配置された画素部のうちの垂直方向（列方向）に隣接する画素のFD(フローティングディフュージョン)部を共通にして、垂直方向に隣接する画素で画素加算を行うことができるようにしたものもある。
【００１１】
図２は、垂直方向に隣接する画素のFD部を共通にして、垂直方向に隣接する画素の画素加算を行うようにした画素部の構成例を示している。
【００１２】
図２では、垂直方向に隣接する画素２１Aと２１Bにおいて、画素２１Aは、フォトダイオード３１Aと、電荷をFD部３３に転送する転送トランジスタ３２Aを、画素２１Bは、フォトダイオード３１Bと、電荷をFD部３３に転送する転送トランジスタ３２Bをそれぞれ有し、選択トランジスタ３４と増幅用トランジスタ３５は、画素２１Aと画素２１Bで共通に設けられている。
【００１３】
この場合、転送トランジスタ３２Aと３２Bを同時にオンすることにより、図中点線で示される部分で、フォトダイオード３１Aに蓄積された電荷とフォトダイオード３１Bに蓄積された電荷が加算される。増幅用トランジスタ３５のドレインが定電流源３６とカラムAD回路１１の容量素子１３に接続されているので、加算された画素信号が比較器１４に供給される。従って、垂直方向に隣接する画素の画素加算を行うことができる。
【００１４】
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図２に示す構成は、トランジスタ等を共通化した分、消費電力を低減させることは可能であるが、FD部３３の容量以上の加算はできないため、画素のダイナミックレンジを大きくすることができないという問題がある。
【００１６】
本発明は、このような状況に鑑みてなされたものであり、画素加算を簡単な構成で実現し、かつ、消費電力を低減させることができるようにするものである。
【課題を解決するための手段】
【００１７】
本発明の固体撮像装置は、２次元マトリクス状に配列されている各画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置であって、第１の画素から画素信号線を介して供給される前記画素信号を蓄積する、並列接続された複数の画素信号蓄積手段と、ランプ波形の基準信号を蓄積する基準信号蓄積手段と、前記画素信号と前記基準信号とを比較して得られる差信号を出力する比較手段とを有するAD変換手段と、前記複数の画素信号蓄積手段のうちの１つの前記画素信号蓄積手段である第１の画素信号蓄積手段以外の第２の画素信号蓄積手段の並列接続を切り離す第１の切替手段と、前記第１の切替手段により前記第２の画素信号蓄積手段の並列接続が切り離された場合に、前記第２の画素信号蓄積手段を、前記第１の画素と行方向に隣接する第２の画素の画素信号線と接続する第２の切替手段とを備える。
【００１８】
本発明の駆動制御方法は、並列接続された複数の画素信号蓄積手段と、ランプ波形の基準信号を蓄積する基準信号蓄積手段と、画素から出力されるアナログの画素信号と前記基準信号とを比較して得られる差信号を出力する比較手段とを備え、２次元マトリクス状に配列されている各画素からの前記画素信号のAD変換処理を列並列に行う固体撮像装置の駆動制御方法であって、前記複数の画素信号蓄積手段が、第１の画素から画素信号線を介して供給される前記画素信号を蓄積し、前記基準信号蓄積手段が、前記基準信号を蓄積し、前記比較手段が、前記画素信号と前記基準信号とを比較して得られる差信号を出力し、前記複数の画素信号蓄積手段のうちの１つの前記画素信号蓄積手段である第１の画素信号蓄積手段以外の第２の画素信号蓄積手段の並列接続が第１の切替手段により切り離され、第２の切替手段により前記第２の画素信号蓄積手段が前記第１の画素と行方向に隣接する第２の画素の画素信号線と接続された場合、前記複数の画素信号蓄積手段は、前記第１および第２の画素から画素信号線を介して供給される前記画素信号を蓄積し、前記比較手段は、前記第１および第２の画素から供給される前記画素信号と前記基準信号とを比較して得られる差信号を出力するステップを含む。
【００１９】
本発明の撮像装置は、２次元マトリクス状に配列されている各画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置を備える撮像装置であって、前記固体撮像装置が、第１の画素から画素信号線を介して供給される前記画素信号を蓄積する、並列接続された複数の画素信号蓄積手段と、ランプ波形の基準信号を蓄積する基準信号蓄積手段と、前記画素信号と前記基準信号とを比較して得られる差信号を出力する比較手段とを有するAD変換手段と、前記複数の画素信号蓄積手段のうちの１つの前記画素信号蓄積手段である第１の画素信号蓄積手段以外の第２の画素信号蓄積手段の並列接続を切り離す第１の切替手段と、前記第１の切替手段により前記第２の画素信号蓄積手段の並列接続が切り離された場合に、前記第２の画素信号蓄積手段を、前記第１の画素と行方向に隣接する第２の画素の画素信号線と接続する第２の切替手段とを備える。
【００２０】
本発明の固体撮像装置および撮像装置においては、第１の画素から画素信号線を介して供給される画素信号が複数の画素信号蓄積手段で蓄積され、基準信号が基準信号蓄積手段で蓄積され、画素信号と基準信号とを比較して得られる差信号が比較手段から出力される。また、複数の画素信号蓄積手段のうちの１つの画素信号蓄積手段である第１の画素信号蓄積手段以外の第２の画素信号蓄積手段の並列接続が第１の切替手段により切り離され、第２の切替手段により第２の画素信号蓄積手段が第１の画素と行方向に隣接する第２の画素の画素信号線と接続される。
【００２１】
本発明の駆動制御方法においては、第１の画素から画素信号線を介して供給される画素信号が複数の画素信号蓄積手段で蓄積され、基準信号が基準信号蓄積手段で蓄積され、画素信号と基準信号とを比較して得られる差信号が比較手段から出力される。また、複数の画素信号蓄積手段のうちの１つの画素信号蓄積手段である第１の画素信号蓄積手段以外の第２の画素信号蓄積手段の並列接続が第１の切替手段により切り離され、第２の切替手段により第２の画素信号蓄積手段が第１の画素と行方向に隣接する第２の画素の画素信号線と接続された場合、第１および第２の画素から画素信号線を介して供給される画素信号が複数の画素信号蓄積手段で蓄積され、第１および第２の画素から供給される画素信号と基準信号とを比較して得られる差信号が比較手段から出力される。
【発明の効果】
【００２２】
本発明によれば、画素加算を簡単な構成で実現し、かつ、消費電力を低減させることができるようにする。
【発明を実施するための最良の形態】
【００２３】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２４】
本発明の固体撮像装置は、２次元マトリクス状に配列されている各画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置（例えば、図３の固体撮像装置５１）であって、第１の画素から画素信号線（例えば、図４の垂直信号線７１ａ）を介して供給される前記画素信号を蓄積する、並列接続された複数の画素信号蓄積手段（例えば、図４の容量素子１０２ａおよび１０３ａ）と、ランプ波形の基準信号を蓄積する基準信号蓄積手段（例えば、図４の容量素子１０１ａ）と、前記画素信号と前記基準信号とを比較して得られる差信号を出力する比較手段（例えば、図４の電圧比較部８２ａ）とを有するAD変換手段（例えば、図４のカラムAD回路８１ａ）と、前記複数の画素信号蓄積手段のうちの１つの前記画素信号蓄積手段である第１の画素信号蓄積手段（例えば、図４の容量素子１０２ａ）以外の第２の画素信号蓄積手段（例えば、図４の容量素子１０３ａ）の並列接続を切り離す第１の切替手段（例えば、図４のスイッチ１１１ａ）と、前記第１の切替手段により前記第２の画素信号蓄積手段の並列接続が切り離された場合に、前記第２の画素信号蓄積手段を、前記第１の画素と行方向に隣接する第２の画素の画素信号線と接続する第２の切替手段（例えば、図４のスイッチ１１２ａ）とを備える。
【００２５】
以下、図を参照して、本発明の実施の形態について説明する。
【００２６】
図３は、本発明を適用したCMOS固体撮像装置（CMOSイメージセンサ）の一実施の形態の構成例を示すブロック図である。
【００２７】
固体撮像装置５１は、入射光量に応じた電気信号を出力するフォトダイオードなどの光電変換素子（電荷生成部）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有する。固体撮像装置５１には、各画素から出力される画素信号（電圧信号）に対して、CDS(Correlated Double Sampling ；相関２重サンプリング）処理やデジタル変換（ADC；Analog Digital Converter）処理などを行う信号処理部が列並列に設けられている。
【００２８】
固体撮像装置５１は、正方状の複数の画素６０が行および列に（２次元マトリクス状に）配列された撮像部としての画素部６１、画素部６１の外側に設けられた駆動制御部６２、列並列に信号処理を行うカラム処理部６３、カラム処理部６３にAD変換用の基準信号を供給する参照信号生成部６４、および出力回路６５を備えている。
【００２９】
駆動制御部６２は、列アドレスや列走査を制御する水平走査回路６６、行アドレスや行走査を制御する垂直走査回路６７、内部クロックを生成するなどの機能を持つ通信・タイミング制御部６８、および、高速のクロック周波数のパルスを生成するクロック変換部６９を有し、画素信号を順次読み出すための制御を行う。
【００３０】
画素部６１において、画素６０は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。
【００３１】
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、CMOSセンサとして汎用的な４つのトランジスタからなる４TR構成を使用することができる。
【００３２】
あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（DRN）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（TRF）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる３TR構成を使用することもできる。
【００３３】
画素６０は、行選択のための行制御線７０を介して垂直走査回路６７と、また垂直信号線７１を介してカラムAD回路８１が垂直列ごとに設けられているカラム処理部６３と、それぞれ接続されている。ここで、行制御線７０は垂直走査回路６７から画素６０に入る配線全般を表す。
【００３４】
水平走査回路６６および垂直走査回路６７は、通信・タイミング制御部６８から与えられる制御信号CN１またはCN２に応答して、処理対象の画素６０の画素信号の読出しを開始する。このため、画素６０を駆動するための種々のパルス信号（たとえば、リセットパルスRST、転送パルスTRF、DRN制御パルスDRNなど）が行制御線７０を介して垂直走査回路６７から各画素６０に供給される。
【００３５】
通信・タイミング制御部６８は、固体撮像装置５１の駆動制御を司るシステム制御装置（Signal Control Unit）である。通信・タイミング制御部６８は、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータの機能を有する。また、通信・タイミング制御部６８は、端子７３ａを介してマスタークロックCLK0を、端子７３ｂを介して動作モードなどを指令するデータDATAを受け取るとともに、固体撮像装置５１の情報を含むデータを出力する通信インタフェースの機能を有する。
【００３６】
たとえば、通信・タイミング制御部６８は、水平アドレス信号を水平デコーダ６６ａに供給し、垂直アドレス信号を垂直デコーダ６７ａに供給する。この際、画素６０は２次元マトリックス状に配置されているので、垂直信号線７１を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行い、その後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行うようにすることで、画素信号や画素データの読出しの高速化を図ることができる。もちろん、スキャン読みに限らず、読み出したい画素６０を直接にアドレス指定することで、必要な画素６０の情報のみを読み出すランダムアクセスも可能である。
【００３７】
また、通信・タイミング制御部６８は、端子７３ａを介して入力されるマスタークロックCLK0と同じ周波数のクロックCLK1や、それを２分周したクロック、２分周よりさらに分周した低速のクロックをデバイス内の各部、たとえば水平走査回路６６、垂直走査回路６７、カラム処理部６３などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。
【００３８】
クロック変換部６９は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。クロック変換部６９は、通信・タイミング制御部６８から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部６９の逓倍回路としては、k1を低速クロックCLK2の周波数の倍数としたときk1逓倍回路を設ければよく、周知の様々な回路を利用することができる。
【００３９】
垂直走査回路６７は、画素部６１の行を選択し、その行に必要なパルスを供給する。垂直走査回路６７は、垂直方向の読出行を規定する（画素部６１の行を選択する）垂直デコーダ６７ａと、垂直デコーダ６７ａにて規定された読出アドレス上（行方向）の画素６０に対する行制御線７０にパルスを供給して駆動する垂直駆動回路６７ｂとを有する。なお、垂直デコーダ６７ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択することができる。
【００４０】
水平走査回路６６は、低速クロックCLK2に同期してカラム処理部６３のカラムAD回路８１を順番に選択し、その信号を水平信号線（水平出力線）７２に出力させる。水平走査回路６６は、水平方向の読出列を規定する（カラム処理部６３内の個々のカラムAD回路８１を選択する）水平デコーダ６６ａと、水平デコーダ６６ａにて規定された読出アドレスに従って、カラム処理部６３の各信号を水平信号線７２に導く水平駆動回路６６ｂとを有する。なお、水平信号線７２は、たとえばカラムAD回路８１が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
【００４１】
参照信号生成部６４は、DA変換回路（DAC；Digital to Analog Converter）６４ａを有して構成されており、通信・タイミング制御部６８からの制御データCN４が表す初期値から、通信・タイミング制御部６８からのカウントクロックCKdacに同期して、ランプ（RAMP）波形の基準信号を生成して、カラム処理部６３の個々のカラムAD回路８１に供給する。
【００４２】
カラムAD回路８１は、行制御線７０ごとに画素６０から供給される画素信号をｎビットの画素データに変換する。カラムAD回路８１は、参照信号生成部６４のDA変換回路６４ａで生成される基準信号と、行制御線７０ごとに画素６０から垂直信号線７１を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）８２と、電圧比較部８２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部８３とを備える。
【００４３】
カウンタ部８３には、カウンタ部８３がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するためのモード制御信号CN５と、カウンタ部８３が保持しているカウント値を初期値にリセットするリセット制御信号CN６が、通信・タイミング制御部６８から供給される。また、カウンタ部８３には、通信・タイミング制御部６８からカウントクロックCK0も供給される。
【００４４】
カウンタ部８３は、アップダウンカウンタ（U/D CNT）を用いて、モード制御信号CN５に応じて、同一の処理対象の画素信号あるいは物理的な性質が同一の複数の画素信号に対してダウンカウント動作とアップカウント動作とを切り替えてカウント処理を行う。
【００４５】
カウンタ部８３には、水平走査回路６６から制御線６６ｃを介して制御パルスが入力される。カウンタ部８３は、カウント結果を保持するラッチ機能を有しており、制御線６６ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【００４６】
カラムAD回路８１は、カウント動作を行い、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部８２では、参照信号生成部６４からの基準信号と、垂直信号線７１を介して入力される画素信号が比較され、双方の電圧が同じになると、電圧比較部８２のコンパレータ出力が反転（本例ではHiレベルからLoレベルへ遷移）する。
【００４７】
カウンタ部８３は、カウントクロックCK0に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部８３に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでAD変換を完了する。
【００４８】
カウンタ部８３は、所定のタイミングで水平走査回路６６から制御線６６ｃを介して供給される水平選択信号によるシフト動作に基づいて、記憶・保持した画素データを、順次、出力回路６５に出力する。出力回路６５は、入力された画素データをバッファリングした後、出力端子７３ｃから出力する。
【００４９】
図４は、図３の固体撮像装置５１におけるカラム処理部６３付近の詳細な構成を模式的に示した図である。
【００５０】
なお、カラム処理部６３は、図３を参照してわかるように画素６０の列数と同数のカラムAD回路８１を有しているが、図４においては、隣接する４個のカラムAD回路８１のみを示し、４個のカラムAD回路８１それぞれを区別するため、カラムAD回路８１ａ乃至８１ｄと符号を付すとともに、カラムAD回路８１ａ乃至８１ｄそれぞれに接続されている垂直信号線７１についても同様に垂直信号線７１ａ乃至７１ｄとしている。また、垂直信号線７１ａ乃至７１ｄそれぞれを介して供給される画素信号を出力する画素６０それぞれを区別して、画素６０ａ乃至６０ｄとする。
【００５１】
図４では、カラムAD回路８１ｃおよび８１ｄに関する部分は、カラムAD回路８１ａおよび８１ｂに関する部分と同様の構成を有しているので、カラムAD回路８１ａおよび８１ｂに関する部分についてのみ説明する。
【００５２】
カラムAD回路８１ａは、電圧比較部８２ａおよびカウンタ部８３ａと、容量素子１０１ａ、１０２ａ、および１０３ａとにより構成されている。カラムAD回路８１ｂも同様に、電圧比較部８２ｂおよびカウンタ部８３ｂと、容量素子１０１ｂ、１０２ｂ、および１０３ｂとにより構成されている。
【００５３】
カラムAD回路８１ａの容量素子１０１ａは、その一方の端点がDA変換回路６４ａ（図３）と接続され、他方の端点が電圧比較部８２ａと接続されている。容量素子１０２ａは、その一方の端点が垂直信号線７１ａおよびスイッチ１１１ａと接続され、他方の端点が電圧比較部８２ａと接続されている。容量素子１０３ａは、その一方の端点がスイッチ１１１ａを介して垂直信号線７１ａと接続されるとともにスイッチ１１２ａを介して垂直信号線７１ｂと接続され、他方の端点が電圧比較部８２ａと接続されている。
【００５４】
カラムAD回路８１ｂの容量素子１０１ｂは、その一方の端点がDA変換回路６４ａ（図３）と接続され、他方の端点が電圧比較部８２ｂと接続されている。容量素子１０２ｂは、その一方の端点が垂直信号線７１ｂおよびスイッチ１１３ａと接続され、他方の端点が電圧比較部８２ａと接続されている。容量素子１０３ｂは、その一方の端点がスイッチ１１３ａを介して垂直信号線７１ｂと接続され、他方の端点が電圧比較部８２ｂと接続されている。
【００５５】
容量素子１０１ａ、１０２ａ、および１０３ａは、図１の容量素子１２および１３と同様の基準信号および画素信号のDC成分を除去するためのものであり、所定の電荷（基準信号または画素信号）を蓄積する。ここで、容量素子１０２ａおよび１０３ａそれぞれが蓄積する電荷の容量は、容量素子１０１ａの１／２となっている。換言すれば、容量素子１０２ａと１０３ａそれぞれの容量を合わせた合成容量は容量素子１０１ａの容量と等しい。容量素子１０１ｂ、１０２ｂ、および１０３ｂも、容量素子１０１ａ、１０２ａ、および１０３ａと同様である。
【００５６】
ところで、固体撮像装置５１は、動作モードとして、行方向に並ぶ各画素６０から出力される画素信号を画素単位で出力する通常のモード（以下、ノーマルモードという）と、行方向に並ぶ各画素６０を、隣接する２画素どうしで加算した画素信号を出力するモード（以下、画素加算モードという）の２つのモードを有している。通信・タイミング制御部６８は、動作モードがノーマルモードであるかまたは画素加算モードであるかに応じて、スイッチ１１１ａ乃至１１３ａおよびスイッチ１１１ｂ乃至１１３ｂを制御する。
【００５７】
より具体的には、通信・タイミング制御部６８は、動作モードがノーマルモードである場合には、図５に示すようにスイッチ１１１ａ、１１３ａ、１１１ｂ、および１１３ｂをオンさせ、スイッチ１１２ａおよび１１２ｂをオフさせる。一方、動作モードが画素加算モードである場合には、通信・タイミング制御部６８は、図６に示すようにスイッチ１１１ａおよび１１１ｂをオフさせ、スイッチ１１２ａおよび１１２ｂをオンさせる。
【００５８】
動作モードがノーマルモードである場合の図５では、スイッチ１１１ａのオンおよびスイッチ１１２ａのオフにより、カラムAD回路８１ａの容量素子１０２ａと１０３ａは並列接続となり、画素６０ａから出力された画素信号は、容量素子１０２ａおよび１０３ａを介して電圧比較部８２ａに供給される。また、スイッチ１１２ａのオフおよびスイッチ１１３ａのオンにより、カラムAD回路８１ｂの容量素子１０２ｂと１０３ｂも並列接続となり、画素６０ｂから出力された画素信号は、容量素子１０２ｂおよび１０３ｂを介して電圧比較部８２ｂに供給される。カラムAD回路８１ｃと８１ｄについても同様である。
【００５９】
従って、カラムAD回路８１ａ乃至８１ｄは、図１を参照して説明したAD変換部１の構成と同様となり、行方向に並ぶ各画素６０から出力される画素データを画素単位で出力することができる。
【００６０】
一方、動作モードが画素加算モードである場合の図６では、スイッチ１１１ａのオフおよびスイッチ１１２ａのオンにより、カラムAD回路８１ａの電圧比較部８２ａには、容量素子１０２ａを介して画素６０ａからの画素信号が入力される他、容量素子１０３ａを介して画素６０ｂからの画素信号も入力される。その結果、電圧比較部８２ａは、容量素子１０１ａを介してDA変換回路６４ａ（図３）から供給される基準信号と、画素６０ａと画素６０ｂの両方の画素信号を加算した加算画素信号とを比較し、その結果得られる差信号をカウンタ部８３ａに供給する。
【００６１】
また、スイッチ１１１ｂのオフおよびスイッチ１１２ｂのオンにより、カラムAD回路８１ｃの電圧比較部８２ｃには、容量素子１０２ｃを介して画素６０ｃからの画素信号が入力される他、容量素子１０３ｃを介して画素６０ｄからの画素信号も入力される。その結果、電圧比較部８２ｃは、容量素子１０１ｃを介してDA変換回路６４ａ（図３）から供給される基準信号と、画素６０ｃと画素６０ｄの両方の画素信号を加算した加算画素信号とを比較し、その結果得られる差信号をカウンタ部８３ｃに供給する。
【００６２】
従って、カラムAD回路８１ａおよび８１ｃは、行方向に隣接する２画素どうしで加算した画素データを出力することができる。
【００６３】
なお、画素加算モードでは、カラムAD回路８１ｂおよび８１ｄは、通信・タイミング制御部６８からのスタンバイ制御信号によってスタンバイ状態とされ、AD変換処理（AD変換動作）が停止される。したがって、スイッチ１１３ａおよび１１３ｂは、図６ではオンとなっているが、オンまたはオフのどちらでもよい。
【００６４】
次に、図７のフローチャートを参照して、カラムAD回路８１ａおよび８１ｂのAD変換処理について説明する。
【００６５】
初めに、ステップＳ１において、通信・タイミング制御部６８は、動作モードがノーマルモードであるかを判定する。
【００６６】
ステップＳ１で、動作モードがノーマルモードであると判定された場合、ステップＳ２において、カラムAD回路８１ａの容量素子１０２ａと１０３ａ、および、カラムAD回路８１ｂの容量素子１０２ｂと１０３ｂを並列接続にする。すなわち、通信・タイミング制御部６８は、スイッチ１１１ａおよび１１３ａをオンさせるとともに、スイッチ１１２ａをオフさせる。これにより、画素６０ａから出力された画素信号は、容量素子１０２ａおよび１０３ａを介して電圧比較部８２ａに供給され、画素６０ｂから出力された画素信号は、容量素子１０２ｂおよび１０３ｂを介して電圧比較部８２ｂに供給される。
【００６７】
そして、ステップＳ３において、電圧比較部８２ａは、容量素子１０１ａを介してDA変換回路６４ａから供給される基準信号と、容量素子１０２ａおよび１０３ａを介して画素６０ａから供給される画素信号とを比較し、その結果得られる差信号をカウンタ部８３ａに供給する。カウンタ部８３ａは、差信号に基づいてダウンカウントおよびアップカウントを行うことにより、画素信号をデジタルの画素データに変換し、出力する。
【００６８】
同様に、電圧比較部８２ｂは、容量素子１０１ｂを介してDA変換回路６４ａから供給される基準信号と、容量素子１０２ｂおよび１０３ｂを介して画素６０ｂから供給される画素信号とを比較し、その結果得られる差信号をカウンタ部８３ｂに供給する。カウンタ部８３ｂは、差信号に基づいてダウンカウントおよびアップカウントを行うことにより、画素信号をデジタルの画素データに変換し、出力する。
【００６９】
一方、ステップＳ１で、動作モードがノーマルモードではないと判定された場合、すなわち、動作モードが画素加算モードである場合、ステップＳ４において、通信・タイミング制御部６８は、並列接続を切り離す。すなわち、通信・タイミング制御部６８は、スイッチ１１１ａおよび１１３ａをオフさせるとともに、スイッチ１１２ａをオンさせる。これにより、カラムAD回路８１ａの電圧比較部８２ａには、画素６０ａからの画素信号と、画素６０ｂからの画素信号が、容量素子１０２ａまたは１０３ａを介して供給される。
【００７０】
そして、ステップＳ５において、電圧比較部８２ａは、容量素子１０１ａを介してDA変換回路６４ａから供給される基準信号と、画素６０ａと画素６０ｂの両方の画素信号を加算した加算画素信号とを比較し、その結果得られる差信号をカウンタ部８３ａに供給する。カウンタ部８３ａは、差信号に基づいてダウンカウントおよびアップカウントを行うことにより、画素信号をデジタルの画素データに変換し、出力する。
【００７１】
以上の処理が電源オフなどの処理終了を表す指令があるまで繰り返し実行される。なお、ステップＳ２およびＳ４の処理は、動作モードが変更された直後以外は省略することができる。
【００７２】
以上のように、図３の固体撮像装置５１は、DC成分除去の機能を有する容量素子１０１乃至１０３を、２個の画素信号用の容量素子１０２および１０３の容量が基準信号用の容量素子１０１の半分となるようにして各カラムAD回路８１に設け、画素加算モードにおいては、その２個の容量素子１０２および１０３に、隣接する画素の画素信号をそれぞれ供給させることにより、行方向に隣接する２画素どうしで加算した加算画素信号を出力することができる。
【００７３】
画素加算モードでは、電圧比較部８２の手前で画素信号の加算処理を行うので、画素信号が入力されないカラムAD回路８１の動作は停止させることができるため、動作しているカラムAD回路８１の個数を全個数の半分とすることができ、固体撮像装置５１全体の消費電流を低減させることができる。
【００７４】
さらに、電圧比較部８２の手前で画素信号の加算処理を行うことは、各画素６０の画素データを加算する新たな処理ステップを必要とせず、画素加算を行った場合でもノーマルモードの場合と処理時間が増加することがないという利点がある。換言すれば、出力端子７３ｃから出力された画素データを後処理で加算する場合と比べると高速に加算処理を行うことができる。
【００７５】
図２を参照して説明したFD部を共通にして画素信号を加算する方式では、FD部の容量以上の加算ができないという問題があったが、図３の固体撮像装置５１では、そのような問題は発生しないため、画素のダイナミックレンジを大きくすることも可能である。
【００７６】
また、２画素分の画素データを後処理で加算する場合には、画素データそれぞれに電圧比較部８２で発生したノイズが含まれることになるので、加算結果には２カラム分のノイズが含まれるが、上述した方式では、電圧比較部８２のノイズは１カラム分に抑えられるので、ノイズを低減することができるという利点もある。なお、カラムAD変換方式は、カラムCDS方式およびカラムQV方式と比較して、信号量を大きくすることができるという利点があるので、図３の固体撮像装置５１は、その利点も享受することができる。
【００７７】
図４では、２個の容量素子１０２および１０３の容量を均等に基準信号用の容量素子１０１の半分としたが、所望の容量比とすることが可能である。例えば、容量素子１０２と１０３の容量比を１：３に設定した場合には、隣接する２画素の画素信号を１：３の信号量の比で加算した画素加算信号を得ることができる。逆に言えば、容量素子１０２と１０３の容量の比を、２画素の画素信号の加算比に応じて決定することができる。
【００７８】
上述した例では、２画素の画素信号を加算した例について説明したが、画素信号を加算する画素６０の個数は２個に限定されず、３個以上とすることができる。
【００７９】
図８は、図３の固体撮像装置５１のその他の実施の形態であって、行方向に隣接する３画素の画素信号を加算する場合の、カラムAD回路８１付近の詳細な構成を模式的に示した図である。
【００８０】
なお、図８のカラムAD回路８１は、行方向に並ぶ画素６０のうちの、所定のｖ番目の列の画素６０ｖに対応するカラムAD回路８１ｖである。
【００８１】
図８のカラムAD回路８１ｖは、電圧比較部８２ｖおよびカウンタ部８３ｖと、４個の容量素子１２１乃至１２４とにより構成されている。容量素子１２１乃至１２４は、図１の容量素子１２および１３と同様の基準信号および画素信号のDC成分を除去するためのものであり、容量素子１２２の容量は容量素子１２１の３／５であり、容量素子１２３と１２４それぞれの容量は、容量素子１２１の１／５となっている。したがって、容量素子１２２乃至１２４それぞれの容量を合わせた合成容量は容量素子１２１の容量と等価である。
【００８２】
容量素子１２１は、その一方の端点がDA変換回路６４ａ（図３）と接続され、他方の端点が電圧比較部８２ｖと接続されている。容量素子１２２の一方の端点は、電圧比較部８２ｖと接続され、容量素子１２２の他方の端点は、画素６０ｖと接続されている。
【００８３】
また、容量素子１２３の一方の端点は、電圧比較部８２ｖと接続され、容量素子１２３の他方の端点は、画素６０ｖの行方向に隣接する画素６０（ｖ−１）とスイッチ１２７を介して接続され、容量素子１２４の一方の端点は、電圧比較部８２ｖと接続され、容量素子１２４の他方の端点は、画素６０ｖの画素６０（ｖ−１）とは反対側の隣りの画素６０（ｖ＋１）とスイッチ１２８を介して接続されている。
【００８４】
さらに、容量素子１２２と１２３の電圧比較部８２ｖ側と反対側の端点どうしは、スイッチ１２５を介して接続されており、容量素子１２３と１２４の電圧比較部８２ｖ側と反対側の端点どうしは、スイッチ１２６を介して接続されている。
【００８５】
ノーマルモードでは、通信・タイミング制御部６８により、スイッチ１２５および１２６がいずれもオンとされるとともに、スイッチ１２７および１２８がいずれもオフとされる。この場合、電圧比較部８２ｖは、DA変換回路６４ａ（図３）から供給される基準信号と、画素６０ｖの画素信号とを比較し、その結果得られる差信号を出力する。
【００８６】
これに対して、画素加算モードでは、通信・タイミング制御部６８により、スイッチ１２５および１２６がいずれもオフとされるとともに、スイッチ１２７および１２８がいずれもオンとされる。この場合、電圧比較部８２ｖは、DA変換回路６４ａ（図３）から供給される基準信号と、画素６０（ｖ−１）、６０ｖ、および６０（ｖ＋１）の３つの画素信号を加算した加算画素信号とを比較し、その結果得られる差信号をカウンタ部８３ｖに供給する。
【００８７】
容量素子１２２乃至１２４の容量比が３：１：１であるので、カラムAD回路８１ｖは、行方向に隣接する３つの画素６０（ｖ−１）、６０ｖ、および６０（ｖ＋１）の画素信号を１：３：１の比で加算した画素データを出力する。
【００８８】
図８に示す構成は、例えば、図９に示すようなガウシアンフィルタ処理を実行する際の行方向の加算処理として利用することができ、従来と比較してガウシアンフィルタ処理をより高速に行うことが可能となる。ただし、列方向の加算処理については、出力端子７３ｃから出力後の後処理で行う必要はある。
【００８９】
従来のカラムCDS方式などでは、所望の容量比を作ることが困難であったため、ガウシアンフィルタなどの処理に対応する容量比を設定することは困難であったが、図３の固体撮像装置５１では、上述したように、容易に所望の容量比を設定することができる。
【００９０】
以上のように、本来DC成分除去用に設けていた画素信号用の容量素子を、合成容量が基準信号のDC成分除去用の容量素子の容量と同一となるという条件の下で複数設けることにより、画素加算を簡単な構成で実現し、かつ、消費電力を低減させることができる。
【００９１】
図１０は、図３の固体撮像装置５１を採用した撮像装置１５０の構成例を示すブロック図である。なお、撮像装置１５０は、静止画を撮像するもの、動画を撮像するもの、または、その両方を撮像するもののいずれでもよい。
【００９２】
撮像装置１５０は、ズーム光学系を含むレンズ１５１、図３の固体撮像装置５１を採用しているイメージセンサ部１５２、信号処理部１５３、表示部１５４、コーデック処理部１５５、媒体記録部１５６、コントローラ１５７、マスタCLK発生部１５８、および操作入力部１５９により構成される。
【００９３】
イメージセンサ部１５２は、コントローラ１５７からの制御信号に基づいて、撮像して得られた撮像信号（ｎビットの画素データに対応する信号）を信号処理部１５３に供給する。
【００９４】
信号処理部１５３は、供給される撮像信号に対して、ホワイトバランス処理、ガンマ補正処理、色分離処理等の所定の信号処理を施し、表示部１５４およびコーデック処理部１５５に供給する。なお、信号処理部１５３は、表示部１５４とコーデック処理部１５５のそれぞれに対して独立して信号処理を施すことが可能である。
【００９５】
表示部１５４は、例えば、LCD（Liquid Crystal Display）等で構成され、信号処理部１５３からの撮像信号を画像として表示する。コーデック処理部１５５は、信号処理部１５３からの撮像信号を所定の圧縮方式により圧縮し、媒体記録部１５６に供給する。媒体記録部１５６は、コントローラ１５７の制御に基づいて、信号処理部１５３からの撮像信号を、例えば、半導体メモリ、磁気ディスク、光磁気ディスク、光ディスクなどの記録媒体に記憶する。この記録媒体は、撮像装置１５０に対して着脱可能なようになされていても良い。
【００９６】
コントローラ１５７は、操作入力部１５９により入力されたユーザの操作入力に基づいて、イメージセンサ部１５２、信号処理部１５３、表示部１５４、コーデック処理部１５５、媒体記録部１５６、およびマスタCLK発生部１５８を制御する。
【００９７】
マスタCLK発生部１５８は、メインCLKを発生し、イメージセンサ部１５２に供給する。操作入力部１５９は、撮像を指令するシャッタボタンをはじめとして、例えば、ジョグダイヤル、キー、レバー、ボタン、またはタッチパネルなどにより構成され、ユーザによる操作に対応する操作信号をコントローラ１５７に供給する。
【００９８】
以上のように構成される撮像装置１５０においても、イメージセンサ部１５２が図３の固体撮像装置５１の構成を有しているので、画素加算を簡単な構成で実現し、かつ、消費電力を低減させることができる。
【００９９】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１００】
【図１】従来のカラムAD変換方式のCMOSイメージセンサにおけるAD変換部の構成例を示す図である。
【図２】列方向に隣接する画素を加算する画素部の構成例を示す図である。
【図３】本発明を適用したCMOS固体撮像装置の一実施の形態の構成例を示すブロック図である。
【図４】カラム処理部付近の詳細な構成を示した図である。
【図５】ノーマルモードの状態を示す図である。
【図６】画素加算モードの状態を示す図である。
【図７】AD変換処理のフローチャートである。
【図８】その他のカラム処理部付近の詳細な構成を示した図である。
【図９】ガウシアンフィルタを説明する図である。
【図１０】図３の固体撮像装置を採用した撮像装置の構成例を示すブロック図である。
【符号の説明】
【０１０１】
５１  固体撮像装置，  ８１  カラムAD回路，  ８２  電圧比較部，  ８３  カウンタ部，  １０１乃至１０３  容量素子，  １１１乃至１１３  スイッチ，  １５０  撮像装置
【図１】
0004403435.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004403435.tif 000006
【図６】
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【図７】
0004403435.tif 000008
【図８】
0004403435.tif 000009
【図９】
0004403435.tif 000010
【図１０】
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