(57)【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の前記メモリセル部に対応した素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の前記周辺回路部に対応した素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する第一の工程と、
前記第一の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に、前記第一および第二の電極層間をそれぞれ埋め込むようにして、第一の層間絶縁膜を堆積する第二の工程と、
前記第二の工程の後、前記第一の層間絶縁膜の上面を平坦化して、前記第二の絶縁膜の上面をそれぞれ露出させる第三の工程と、
前記第三の工程の後、露出する前記第二の絶縁膜を選択的に除去し、前記第二の電極層上に所定の大きさの開孔部を形成する第四の工程と、
前記第四の工程の後、前記開孔部内に、前記第二の電極層につながる電極材料を埋め込み平坦化する第五の工程と、
前記第五の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積し、上面が平坦な層間絶縁膜を形成する第六の工程と、
前記第六の工程の後、前記第一および第二の層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記電極材料に達する電極コンタクト孔を同時に開孔する第七の工程と、
前記第七の工程の後、前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記電極材料とつながるコンタクトを形成する第八の工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記基板コンタクト孔は、前記メモリセル部の前記半導体基板に達する第一の基板コンタクト孔と、前記周辺回路部の前記半導体基板に達する第二の基板コンタクト孔と、によって構成され、
前記半導体基板とつながるコンタクトは、前記第一の基板コンタクト孔内に埋め込まれて、前記メモリセル部の前記半導体基板の表面部に形成された拡散層領域とつながる第一のコンタクトと、前記第二の基板コンタクト孔内に埋め込まれて、前記周辺回路部の前記半導体基板の表面部に形成された拡散層領域とつながる第二のコンタクトと、によって構成される
ことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の前記メモリセル部に対応した素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の前記周辺回路部に対応した素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する第一の工程と、
前記第一の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に、前記第一および第二の電極層間をそれぞれ埋め込むようにして、第一の層間絶縁膜を堆積する第二の工程と、
前記第二の工程の後、前記第一の層間絶縁膜の上面を平坦化して、前記第二の絶縁膜の上面をそれぞれ露出させる第三の工程と、
前記第三の工程の後、前記第二の絶縁膜が残るように、前記第一の層間絶縁膜を選択的に除去し、前記メモリセル部の前記半導体基板および前記周辺回路部の前記半導体基板に達する基板コンタクト孔を開孔する第四の工程と、
前記第四の工程の後、前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する第五の工程と、
前記第五の工程の後、前記第二の電極層上の前記第二の絶縁膜を選択的に除去し、所定の大きさの開孔部を形成する第六の工程と、
前記第六の工程の後、前記開孔部内に、前記第二の電極層につながる電極材料を埋め込み平坦化する第七の工程と、
前記第七の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積し、上面が平坦な層間絶縁膜を形成する第八の工程と、
前記第八の工程の後、単一マスクを用いて前記第二の層間絶縁膜を選択的に除去し、前記接続電極に達する第一の電極コンタクト孔、および、前記電極材料に達する第二の電極コンタクト孔を同時に開孔する第九の工程と、
前記第九の工程の後、前記第一および第二の電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記接続電極および前記電極材料とつながるコンタクトを形成する第十の工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記基板コンタクト孔は、前記メモリセル部の前記半導体基板に達する第一の基板コンタクト孔と、前記周辺回路部の前記半導体基板に達する第二の基板コンタクト孔と、によって構成され、
前記接続電極は、前記第一の基板コンタクト孔内に埋め込まれて、前記メモリセル部の前記半導体基板の表面部に形成された拡散層領域とつながる第一の接続電極と、前記第二の基板コンタクト孔内に埋め込まれて、前記周辺回路部の前記半導体基板の表面部に形成された拡散層領域とつながる第二の接続電極と、によって構成され、
前記接続電極とつながるコンタクトは、前記第一の接続電極とつながる第一のコンタクトと、前記第二の接続電極とつながる第二のコンタクトと、によって構成される
ことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記開孔部は、前記第二の電極層よりも大きく、かつ、前記第二の電極層の上面および側面を覆う前記第二の絶縁膜以下である開孔パターンを有するレジストパターンをマスクに用いて形成されることを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置の製造方法に関するもので、特に、セルフアライン・コンタクト（Self Align Contact）構造を採用するＤＲＡＭ（Dynamic Random Access Memory）に関するものである。
【０００２】
【従来の技術】
近年、半導体メモリでは、デザインルールの微細化にともない、セルフアライン・コンタクト構造が用いられるようになってきている。
【０００３】
図６７は、従来のＤＲＡＭの概略構成を示すものである。
【０００４】
たとえば、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭにおいて、メモリセル部は、半導体基板１０１の表面部に選択的に素子分離用絶縁膜１０２が形成されて、その素子分離領域により分離された素子領域上に、ゲート絶縁膜１０３をそれぞれ介して、絶縁膜１０４によって上面を覆われ、かつ、側面を保護された、複数（ここでは３個）のゲート電極１０５が設けられてなる構成とされている。
【０００５】
そして、ゲート電極１０５間を埋め込むようにして層間絶縁膜１０６が設けられ、この層間絶縁膜１０６に形成されたビット線コンタクト１０７を介して、ソース／ドレイン拡散層１０８ａの一方がビット線１０９と接続されている。
【０００６】
また、層間絶縁膜１１０上に、スタック型キャパシタの蓄積電極１１１、キャパシタ絶縁膜１１２、および、プレート電極１１３が形成されるとともに、上記キャパシタの蓄積電極１１１が、プラグ部１１４を介して、ソース／ドレイン拡散層１０８ａの一方と接続されている。
【０００７】
一方、周辺回路部は、半導体基板１０１の表面部に選択的に素子分離用絶縁膜１０２が形成されて、その素子分離領域により分離された素子領域上に、ゲート絶縁膜１０３を介して、絶縁膜１０４によって上面を覆われ、かつ、側面を保護された、ゲート電極１０５が設けられてなる構成とされている。
【０００８】
また、素子分離領域上には、ゲート絶縁膜１０３を介して、絶縁膜１０４によって上面を覆われ、かつ、側面を保護された、フィールド上ゲート電極１０５´が設けられてなる構成とされている。
【０００９】
そして、ゲート電極１０５，１０５´間を埋め込むようにして上記層間絶縁膜１０６が設けられ、この層間絶縁膜１０６に形成されたビット線コンタクト１０７を介して、ソース／ドレイン拡散層１０８ｂの一方がビット線１０９と接続されている。
【００１０】
さらに、上記層間絶縁膜１０６および上記絶縁膜１０４に形成されたビット線コンタクト１０７´を介して、上記フィールド上ゲート電極１０５´とビット線１０９とが接続されている。
【００１１】
さて、このような構成のＤＲＡＭの場合、たとえば、メモリセル部のビット線コンタクト１０７は、ゲート電極１０５に対して自己整合的に形成されて、通常、微細ホールの埋め込みに優位な多結晶シリコンが埋め込まれるようになっている（いわゆる、セルフアライン・コンタクト）。
【００１２】
これに対し、周辺回路部は低抵抗コンタクトが必要なため、周辺回路部のビット線コンタクト１０７，１０７´の埋め込みには、一般に、タングステンなどの金属が用いられている。
【００１３】
セルフアライン・コンタクトは、ゲート電極をＳｉＮなどの絶縁膜で覆い、この絶縁膜によってコンタクト開孔時のエッチングをストップさせることにより、コンタクト・ゲート間の絶縁性を保ちつつ、微細コンタクトの形成を可能にするものである。
【００１４】
しかしながら、上記した従来のＤＲＡＭにおいては、基板１０１（正確には拡散層１０８ａ，１０８ｂ）につながるビット線コンタクト１０７とゲート電極１０５´上のビット線コンタクト１０７´とを、単一のマスクでは形成できないという問題があった。
【００１５】
図６８〜図７３は、上記した構成のＤＲＡＭの製造プロセスを概略的に示すものである。
【００１６】
まず、たとえば図６８に示すように、半導体基板１０１の表面部に選択的に素子分離用絶縁膜１０２を形成し、素子分離領域と素子領域とを形成した後、メモリセル部の素子領域上および周辺回路部の素子領域上に、それぞれ、ゲート絶縁膜１０３を介して、絶縁膜１０４によって上面を覆われ、かつ、側面を保護された、ゲート電極１０５を形成する。
【００１７】
また、同時に、周辺回路部の素子分離領域上に、ゲート絶縁膜１０３を介して、絶縁膜１０４によって上面を覆われ、かつ、側面を保護された、フィールド上ゲート電極１０５´を形成する。
【００１８】
この後、上記基板１０１の表面部に不純物をイオン注入して、メモリセル部のソース／ドレイン拡散層１０８ａ、および、周辺回路部のソース／ドレイン拡散層１０８ｂを、それぞれ形成する。
【００１９】
次いで、たとえば図６９に示すように、上記基板１０１の全面に、上記ゲート電極１０５，１０５´間をそれぞれ埋め込むようにして、層間絶縁膜１０６を形成する。そして、上記層間絶縁膜１０６の上面をＣＭＰ（化学的機械研磨）法などにより平坦化する。
【００２０】
次いで、たとえば図７０に示すように、上記層間絶縁膜１０６上に、メモリセル部のビット線コンタクト１０７を形成するためのレジストパターン（第一のマスク）１２１を形成する。そして、これをマスクに、上記層間絶縁膜１０６をエッチングし、上記ソース／ドレイン拡散層１０８ａの一方に達するコンタクト孔１２２を、上記ゲート電極１０５に対して自己整合的に開孔する。
【００２１】
次いで、たとえば図７１に示すように、上記レジストパターン１２１を除去した後、上記コンタクト孔１２２内にのみ、導電材料（たとえば、多結晶シリコン）を埋め込んで、メモリセル部のビット線コンタクト１０７を形成する。
【００２２】
この後、上記層間絶縁膜１０６上に、周辺回路部のビット線コンタクト１０７を形成するためのレジストパターン（第二のマスク）１２３を形成する。そして、これをマスクに、上記層間絶縁膜１０６をエッチングし、上記ソース／ドレイン拡散層１０８ｂの一方に達するコンタクト孔１２４を、上記ゲート電極１０５に対して自己整合的に開孔する。
【００２３】
次いで、たとえば図７２に示すように、上記レジストパターン１２３を除去した後、上記コンタクト孔１２４内にのみ、金属（たとえば、タングステン）を埋め込んで、周辺回路部のビット線コンタクト１０７を形成する。
【００２４】
この後、上記層間絶縁膜１０６上に、周辺回路部のビット線コンタクト１０７´を形成するためのレジストパターン（第三のマスク）１２５を形成する。そして、これをマスクに、上記層間絶縁膜１０６および上記絶縁膜１０４をエッチングし、上記フィールド上ゲート電極１０５´に達するコンタクト孔１２６を開孔する。
【００２５】
次いで、たとえば図７３に示すように、上記レジストパターン１２５を除去した後、上記コンタクト孔１２６内にのみ、金属（たとえば、タングステン）を埋め込んで、上記フィールド上ゲート電極１０５´上のビット線コンタクト１０７´を形成する。
【００２６】
そして、上記層間絶縁膜１０６上にタングステン配線などをパターニングして、メモリセル部のビット線コンタクト１０７につながるビット線１０９、周辺回路部のビット線コンタクト１０７につながるビット線１０９、および、フィールド上ゲート電極１０５´上のビット線コンタクト１０７´につながるビット線１０９を、それぞれ形成する。
【００２７】
しかる後、メモリセル部において、層間絶縁膜１１０を形成し、この層間絶縁膜１１０および上記層間絶縁膜１０６を貫通させて、上記ソース／ドレイン拡散層１０８ａの一方と接続されるプラグ部１１４を形成するとともに、上記層間絶縁膜１１０の表面部に、蓄積電極１１１、キャパシタ絶縁膜１１２、および、プレート電極１１３の形成を行って、上記プラグ部１１４につながるスタック型キャパシタを形成することにより、上記図６７に示した構成のＤＲＡＭが得られる。
【００２８】
このように、従来のＤＲＡＭでは、フィールド上ゲート電極１０５´上のビット線コンタクト１０７´の形成において、コンタクト孔１２６の開孔時に、フィールド上ゲート電極１０５´上の絶縁膜１０４も同時に除去する必要があるため、このコンタクト孔１２６の開孔と、絶縁膜１０４によってコンタクト開孔時のエッチングをストップさせる、セルフアライン・コンタクトによるコンクタト孔１２２，１２４の開孔とを同時には行うことができない。
【００２９】
すなわち、単一のマスクを用いて、たとえば、コンタクト孔１２６とコンクタト孔１２４とを同時に開孔するようにした場合に、マスクの合わせずれが生じて、コンタクト孔１２４の開孔位置がゲート電極１０５側にずれたとする。すると、マスクの合わせずれに応じて、コンタクト開孔時に、そのゲート電極１０５を覆う絶縁膜１０４までもがエッチングされることになる。
【００３０】
このマスクの合わせずれが過多となって、ゲート電極１０５が露出するほどに絶縁膜１０４がエッチングされるような場合には、コンタクト・ゲート間の絶縁性を保てなくなって、ゲート電極１０５とビット線コンタクト１０７とがショートする。
【００３１】
特に、１Ｇ（ギガ）レベルのＤＲＡＭでは、周辺回路部における、拡散層上のコンタクトとゲート電極との距離が０．１μｍ程度となる。このため、ゲート電極に近付く方向へのマスクの合わせずれは、この距離をさらに小さくする結果となる。
【００３２】
このように、従来のＤＲＡＭの製造に際しては、メモリセル部のビット線コンタクト１０７と、周辺回路部のビット線コンタクト１０７，１０７´とを同時には形成できず、一層目の配線層から下のコンタクトの形成には３種類のマスクが必要となっていた。この結果、工程数の増加もさることながら、配線層とコンタクトとの短絡に対する歩留まり（配線間のショート・イールド）を向上させることが困難であった。
【００３３】
【発明が解決しようとする課題】
上記したように、従来においては、基板コンタクトと電極上コンタクトとを同時に開孔できず、工程数の増加を招いたり、配線層とコンタクトとの短絡に対する歩留まりを向上できないという問題があった。
【００３４】
そこで、この発明は、一層目の配線層から下のコンタクトを単一のマスクにより同時に形成でき、工程数の簡素化とともに、配線層とコンタクトとの短絡に対する歩留まりを向上させることが可能な半導体記憶装置の製造方法を提供することを目的としている。
【００３５】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の前記メモリセル部に対応した素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の前記周辺回路部に対応した素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する第一の工程と、前記第一の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に、前記第一および第二の電極層間をそれぞれ埋め込むようにして、第一の層間絶縁膜を堆積する第二の工程と、前記第二の工程の後、前記第一の層間絶縁膜の上面を平坦化して、前記第二の絶縁膜の上面をそれぞれ露出させる第三の工程と、前記第三の工程の後、露出する前記第二の絶縁膜を選択的に除去し、前記第二の電極層上に所定の大きさの開孔部を形成する第四の工程と、前記第四の工程の後、前記開孔部内に、前記第二の電極層につながる電極材料を埋め込み平坦化する第五の工程と、前記第五の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積し、上面が平坦な層間絶縁膜を形成する第六の工程と、前記第六の工程の後、前記第一および第二の層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記電極材料に達する電極コンタクト孔を同時に開孔する第七の工程と、前記第七の工程の後、前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記電極材料とつながるコンタクトを形成する第八の工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
【００３６】
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の前記メモリセル部に対応した素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の前記周辺回路部に対応した素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する第一の工程と、前記第一の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に、前記第一および第二の電極層間をそれぞれ埋め込むようにして、第一の層間絶縁膜を堆積する第二の工程と、前記第二の工程の後、前記第一の層間絶縁膜の上面を平坦化して、前記第二の絶縁膜の上面をそれぞれ露出させる第三の工程と、前記第三の工程の後、前記第二の絶縁膜が残るように、前記第一の層間絶縁膜を選択的に除去し、前記メモリセル部の前記半導体基板および前記周辺回路部の前記半導体基板に達する基板コンタクト孔を開孔する第四の工程と、前記第四の工程の後、前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する第五の工程と、前記第五の工程の後、前記第二の電極層上の前記第二の絶縁膜を選択的に除去し、所定の大きさの開孔部を形成する第六の工程と、前記第六の工程の後、前記開孔部内に、前記第二の電極層につながる電極材料を埋め込み平坦化する第七の工程と、前記第七の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積し、上面が平坦な層間絶縁膜を形成する第八の工程と、前記第八の工程の後、単一マスクを用いて前記第二の層間絶縁膜を選択的に除去し、前記接続電極に達する第一の電極コンタクト孔、および、前記電極材料に達する第二の電極コンタクト孔を同時に開孔する第九の工程と、前記第九の工程の後、前記第一および第二の電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記接続電極および前記電極材料とつながるコンタクトを形成する第十の工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
【００３９】
この発明の半導体記憶装置の製造方法によれば、基板コンタクト孔と電極コンタクト孔とを単一のマスクを用いて同時に開孔できるようになる。これにより、基板コンタクトと電極コンタクトとを同一レイヤにて形成することが可能となるものである。
【００４０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４１】
（実施の第一の形態）
図１〜図５は、本発明の実施の第一の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、周辺回路部として、ＮＭＯＳトランジスタ部のみを示している。
【００４２】
まず、たとえば図１に示すように、Ｐ型シリコン基板（半導体基板）１１の表面部に選択的に素子分離用絶縁膜１２を形成し、上面が略同一となるように素子分離領域１３と素子領域１４とを形成した後、メモリセル部１５の素子領域１４上および周辺回路部１６の素子領域１４上に、それぞれ、ＳｉＮからなるゲート絶縁膜（第一の絶縁膜）１７を介して、絶縁膜（第二の絶縁膜）１８によって上面および側面を覆われた、ゲート電極（素子領域上電極）１９を形成する。
【００４３】
また、同時に、周辺回路部１６の素子分離領域１３に対応する、上記素子分離用絶縁膜１２上に、上記ゲート絶縁膜１７を介して、上記絶縁膜１８によって上面および側面を覆われた、フィールド上ゲート電極（素子分離領域上電極）１９´を形成する。
【００４４】
この後、上記基板１１の表面部にＮ型不純物をイオン注入し、それを熱拡散させることにより、拡散層領域としての、メモリセル部１５のソース／ドレイン拡散層２０ａ、および、周辺回路部１６のソース／ドレイン拡散層２０ｂを、それぞれ形成する。
【００４５】
次いで、たとえば図２に示すように、上記基板１１上の全面に、上記フィールド上ゲート電極１９´の上面を覆う、上記絶縁膜１８を除去するためのレジストパターン２１を形成する。そして、これをマスクに、上記絶縁膜１８の一部を選択的にエッチングし、上記フィールド上ゲート電極１９´の上面を露出させる。
【００４６】
次いで、たとえば図３に示すように、上記レジストパターン２１を除去した後、上記基板１１上の全面に、上記ゲート電極１９，１９´間をそれぞれ埋め込むようにして、層間絶縁膜２２を堆積する。そして、上記層間絶縁膜２２をＣＭＰ
（化学的機械研磨）法などにより研磨して、その上面を平坦化する。
【００４７】
次いで、たとえば図４に示すように、上記層間絶縁膜２２上に、メモリセル部１５のビット線コンタクトおよび周辺回路部１６のビット線コンタクトをそれぞれ形成するための、レジストパターン２３を形成する。
【００４８】
そして、これをマスクに、上記層間絶縁膜２２をエッチングし、上記ソース／ドレイン拡散層２０ａの一方に達するコンタクト孔（基板コンタクト孔）２４、上記ソース／ドレイン拡散層２０ｂの一方に達するコンタクト孔（基板コンタクト孔）２５、および、上記フィールド上ゲート電極１９´に達するコンタクト孔（電極コンタクト孔）２６を、それぞれ同時に開孔する。
【００４９】
次いで、たとえば図５に示すように、上記レジストパターン２３を除去した後、上記各コンタクト孔２４，２５，２６内にのみ導電材料（たとえば、タングステン）を完全に埋め込む。そして、メモリセル部１５の、上記ソース／ドレイン拡散層２０ａの一方につながるビット線コンタクト（基板コンタクト）２７を形成する。
【００５０】
同時に、周辺回路部１６の、上記ソース／ドレイン拡散層２０ｂの一方につながるビット線コンタクト（基板コンタクト）２８、および、上記フィールド上ゲート電極１９´につながるビット線コンタクト（電極コンタクト）２８´を、それぞれ形成する。
【００５１】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜２２上にタングステン配線をパターニングして、メモリセル部１５のビット線コンタクト２７につながるビット線２９と、周辺回路部１６のビット線コンタクト２８につながるビット線２９、および、フィールド上ゲート電極１９´上のビット線コンタクト２８´につながるビット線２９とを、それぞれ形成する。
【００５２】
その際、ビット線２９の形成に用いるリソグラフィのマスクは、各ビット線コンタクト２７，２８，２８´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト２７，２８，２８´に対して位置合せすることができる。
【００５３】
しかる後、メモリセル部１５において、さらに別の層間絶縁膜を介して、上記ソース／ドレイン拡散層２０ａの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のＤＲＡＭが完成する。
【００５４】
このような方法によれば、拡散層上のビット線コンタクトとフィールド上ゲート電極上のビット線コンタクトとを形成するための各コンタクト孔を、単一のマスクを用いて同時に開孔できるようになる。
【００５５】
すなわち、フィールド上ゲート電極上のコンタクト孔が開孔される部分の、フィールド上ゲート電極を覆う絶縁膜をあらかじめ除去しておくことにより、フィールド上ゲート電極上のビット線コンタクトを、メモリセル部および周辺回路部のビット線コンタクトと同じセルフアライン・コンタクトとすることができる。
【００５６】
これにより、ビット線下のコンタクト孔を同時に開孔できるようになるため、フィールド上ゲート電極上のビット線コンタクトとメモリセル部および周辺回路部のビット線コンタクトとを同一レイヤにて形成することが可能となる。
【００５７】
したがって、従来は３種類のマスクが必要であったのに対し、コンタクト孔の開孔に使用するマスクを２種類に削減でき、工程数の簡素化とともに、配線間のショート・イールド、つまり、ビット線とビット線コンタクトとの短絡に対する歩留まりを向上させることが可能となるものである。
【００５８】
特に、ビット線の形成に際しては、ビット線の形成に用いるマスクの、各コンタクトとの相対的な位置関係のみが重要となるため、ビット線を、コンタクト合せで、かつ、全てのコンタクトと直に位置合わせすることが可能となり、周辺回路部のビット線コンタクトおよびフィールド上ゲート電極上のビット線コンタクトから大きくずれたり、いずれかに対してのみずれるといった心配もない。
【００５９】
（実施の第二の形態）
図６〜図１０は、本発明の実施の第二の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記第一の形態に示したＤＲＡＭにおいて、絶縁膜を除去したフィールド上ゲート電極上の開孔部に接続電極を埋め込むようにした場合を例に示している。
【００６０】
まず、上記した第一の形態に示したように、拡散層領域としての、メモリセル部１５のソース／ドレイン拡散層２０ａ、および、周辺回路部１６のソース／ドレイン拡散層２０ｂの形成までを行った後（図１参照）、たとえば図６に示すように、上記基板１１上の全面に、上記ゲート電極１９，１９´間をそれぞれ埋め込むようにして、層間絶縁膜（第一の層間絶縁膜）２２ａを堆積する。そして、上記層間絶縁膜２２ａの上面をＣＭＰ法などにより平坦化して、上記絶縁膜１８の上面をそれぞれ露出させる。
【００６１】
また、全面に、上記フィールド上ゲート電極１９´の上面を覆う、上記絶縁膜１８を除去するためのレジストパターン３１を形成する。そして、これをマスクに、上記絶縁膜１８の一部を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極１９´の上面を露出させる。
【００６２】
次いで、たとえば図７に示すように、上記レジストパターン３１を除去した後、全面に、電極材料（たとえば、タングステン）を堆積し、その上面をＣＭＰ法などにより研磨して、上記絶縁膜１８の除去された、上記フィールド上ゲート電極１９´の上面にのみ完全に埋め込んで、接続電極３２を形成する。
【００６３】
次いで、たとえば図８に示すように、上記基板１１上の全面に、再度、層間絶縁膜（第二の層間絶縁膜）２２ｂを堆積する。そして、上記層間絶縁膜２２ｂをＣＭＰ法などにより研磨して、その上面を平坦化する。
【００６４】
次いで、たとえば図９に示すように、上記層間絶縁膜２２ｂ上に、メモリセル部１５のビット線コンタクトおよび周辺回路部１６のビット線コンタクトをそれぞれ形成するための、レジストパターン２３を形成する。
【００６５】
そして、これをマスクに、上記層間絶縁膜２２ａ，２２ｂをエッチングし、上記ソース／ドレイン拡散層２０ａの一方に達するコンタクト孔（基板コンタクト孔）２４、上記ソース／ドレイン拡散層２０ｂの一方に達するコンタクト孔（基板コンタクト孔）２５、および、上記フィールド上ゲート電極１９´上の上記接続電極３２に達するコンタクト孔（電極コンタクト孔）２６を、それぞれ同時に開孔する。
【００６６】
このとき、上記フィールド上ゲート電極１９´は、その上面が上記接続電極３２によって保護されるため、上記コンタクト孔２６の開孔により余計にエッチングされるのを防ぐことができる。
【００６７】
次いで、たとえば図１０に示すように、上記レジストパターン２３を除去した後、上記各コンタクト孔２４，２５，２６内にのみ導電材料（たとえば、タングステン）を完全に埋め込んで、メモリセル部１５の、上記ソース／ドレイン拡散層２０ａの一方につながるビット線コンタクト（基板コンタクト）２７、周辺回路部１６の、上記ソース／ドレイン拡散層２０ｂの一方につながるビット線コンタクト（基板コンタクト）２８、および、上記フィールド上ゲート電極１９´上の上記接続電極３２につながるビット線コンタクト（電極コンタクト）２８´を、それぞれ形成する。
【００６８】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜２２ｂ上にタングステン配線をパターニングして、メモリセル部１５のビット線コンタクト２７につながるビット線２９、周辺回路部１６のビット線コンタクト２８につながるビット線２９、および、フィールド上ゲート電極１９´上のビット線コンタクト２８´につながるビット線２９を、それぞれ形成する。
【００６９】
この第二の形態にかかるＤＲＡＭの場合も、ビット線２９の形成に用いるリソグラフィのマスクは、各ビット線コンタクト２７，２８，２８´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト２７，２８，２８´に対して位置合せすることができる。
【００７０】
また、同様に、メモリセル部１５において、さらに別の層間絶縁膜を介して、上記ソース／ドレイン拡散層２０ａの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のＤＲＡＭが完成する。
【００７１】
このような方法によっても、上記した第一の形態にかかる方法の場合とほぼ同様の効果が期待できる。
【００７２】
（実施の第三の形態）
図１１〜図１７は、本発明の実施の第三の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記第一の形態に示したＤＲＡＭにおいて、ビット線コンタクトの底部に接続電極を形成し、この接続電極を介して、ビット線コンタクトとソース／ドレイン拡散層とを接続するようにした場合を例に示している。
【００７３】
まず、上記した第一の形態に示したように、拡散層領域としての、メモリセル部１５のソース／ドレイン拡散層２０ａ、および、周辺回路部１６のソース／ドレイン拡散層２０ｂの形成までを行った後（図１参照）、たとえば図１１に示すように、上記基板１１上の全面に、上記ゲート電極１９，１９´間をそれぞれ埋め込むようにして、層間絶縁膜（第一の層間絶縁膜）２２ａを堆積する。
【００７４】
次いで、たとえば図１２に示すように、上記層間絶縁膜２２ａの上面をＣＭＰ法などにより研磨して平坦化し、上記絶縁膜１８の上面をそれぞれ露出させる。
【００７５】
次いで、たとえば図１３に示すように、全面に、メモリセル部１５のビット線コンタクト、および、周辺回路部１６のビット線コンタクト（電極上コンタクトを除く）を、それぞれ形成するためのレジストパターン３３を形成する。
【００７６】
そして、これをマスクに、上記層間絶縁膜２２ａを自己整合的にエッチングし、上記ソース／ドレイン拡散層２０ａの一方に達するコンタクト孔（基板コンタクト孔）２４ａ、および、上記ソース／ドレイン拡散層２０ｂ，２０ｂにそれぞれ達するコンタクト孔（基板コンタクト孔）２５ａ，２５ａを、同時に開孔する。
【００７７】
その際、上記コンタクト孔２５ａ，２５ａは、その下の、上記ソース／ドレイン拡散層２０ｂ，２０ｂのほとんどが露出するように、できるだけ大きく開孔されるようにする。
【００７８】
次いで、たとえば図１４に示すように、上記レジストパターン３３を除去した後、全面に、電極材料（たとえば、多結晶シリコン）を堆積し、その上面をＣＭＰ法などにより研磨して、上記各コンタクト孔２４ａ，２５ａ，２５ａ内にのみ完全に埋め込んで、上記ソース／ドレイン拡散層２０ａの一方につながる接続電極３４と、上記ソース／ドレイン拡散層２０ｂ，２０ｂにそれぞれつながる接続電極３５とを、形成する。なお、この接続電極３４，３５の形成方法については、追って詳細に説明する。
【００７９】
この後、全面に、上記フィールド上ゲート電極１９´の上面を覆う、上記絶縁膜１８を除去するために、上記フィールド上ゲート電極１９´よりも大きい開孔パターンを有するレジストパターン３６を形成する。そして、これをマスクに、上記絶縁膜１８を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極１９´および上記絶縁膜１８の上面をそれぞれ露出させる。
【００８０】
次いで、たとえば図１５に示すように、上記レジストパターン３６を除去した後、全面に、再度、層間絶縁膜（第二の層間絶縁膜）２２ｂを堆積する。そして、上記層間絶縁膜２２ｂをＣＭＰ法などにより研磨して、その上面を平坦化する。
【００８１】
次いで、たとえば図１６に示すように、上記層間絶縁膜２２ｂ上に、メモリセル部１５のビット線コンタクトおよび周辺回路部１６のビット線コンタクトをそれぞれ形成するための、レジストパターン２３を形成する。
【００８２】
そして、これをマスクに、上記層間絶縁膜２２ｂをエッチングし、上記接続電極３４に達するコンタクト孔（電極コンタクト孔）２４ｂ、上記接続電極３５の一方に達するコンタクト孔（電極コンタクト孔）２５ｂ、および、上記フィールド上ゲート電極１９´に達するコンタクト孔（電極コンタクト孔）２６を、それぞれ同時に開孔する。
【００８３】
次いで、たとえば図１７に示すように、上記レジストパターン２３を除去した後、上記各コンタクト孔２４ｂ，２５ｂ，２６内にのみ導電材料（たとえば、タングステン）を完全に埋め込んで、メモリセル部１５の、上記ソース／ドレイン拡散層２０ａの一方につながる、上記接続電極３４と接続されるビット線コンタクト（電極コンタクト）２７、周辺回路部１６の、上記ソース／ドレイン拡散層２０ｂの一方につながる、上記接続電極３５と接続されるビット線コンタクト  （電極コンタクト）２８、および、上記フィールド上ゲート電極１９´につながるビット線コンタクト（電極コンタクト）２８´を、それぞれ形成する。
【００８４】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜２２ｂ上にタングステン配線をパターニングして、メモリセル部１５のビット線コンタクト２７につながるビット線２９、周辺回路部１６のビット線コンタクト２８につながるビット線２９、および、フィールド上ゲート電極１９´上のビット線コンタクト２８´につながるビット線２９を、それぞれ形成する。
【００８５】
この第三の形態にかかるＤＲＡＭの場合も、ビット線２９の形成に用いるリソグラフィのマスクは、各ビット線コンタクト２７，２８，２８´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト２７，２８，２８´に対して位置合せすることができる。
【００８６】
また、同様に、メモリセル部１５において、さらに別の層間絶縁膜を介して、上記ソース／ドレイン拡散層２０ａの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のＤＲＡＭが完成する。
【００８７】
このような方法の場合、コンタクト孔の開孔に使用するマスクの種類（枚数）は削減できないものの、ビット線を、コンタクト合せで、かつ、全てのコンタクトと直に位置合わせすることが可能となるため、相互の位置ずれは均等で、かつ、小さくて済む。
【００８８】
しかも、周辺回路部の接続電極を、できるだけ大面積となるように形成することで、低抵抗が要求される周辺回路部のコンタクトに多結晶シリコンを使用できるようになる。このため、従来のような、メモリセル部のコンタクトに多結晶シリコンを使用する場合にも、周辺回路部の低抵抗コンタクトとの両立が可能となる。
【００８９】
すなわち、メモリセル部のコンタクトに用いられる多結晶シリコンを、周辺回路部のコンタクトにも用いることができるようになる結果、メモリセル部のコンタクトと周辺回路部のコンタクトとを完全に同一レイヤ化することが可能となる。これにより、周辺回路部をメモリセル部と同じデザインルールで実現でき、周辺回路部でのアライメントエラーをメモリセル部と同程度にできるようになる。
【００９０】
特に、接続電極の形成に際しては、メモリセル部および周辺回路部のコンタクト孔の形成を単一のマスクを用いて同時に開孔するようにしているため、それぞれの接続電極に達する各コンタクト孔との合わせずれは、全ての領域についてほぼ同一とすることができる。
【００９１】
また、フィールド上ゲート電極のパターンよりも大きい開孔を有するレジストパターンを用いて、フィールド上ゲート電極上の絶縁膜を除去するようにしている。このため、接続電極を形成するコンタクト孔を開孔するためのマスクをゲート電極に合わせることで、フィールド上ゲート電極上の開孔部も、そのフィールド上ゲート電極に達するコンタクト孔に対しては間接合わせにとどまり、０．１５μｍ程度の余裕があれば歩留まりよく形成できる。
【００９２】
（実施の第四の形態）
図１８〜図２１は、本発明の実施の第四の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記第三の形態に示したＤＲＡＭにおいて、絶縁膜を除去したフィールド上ゲート電極上の開孔部に接続電極を埋め込むようにした場合を例に示している。
【００９３】
まず、上記した第三の形態に示したように、全面に、上記フィールド上ゲート電極１９´よりも大きい開孔パターンを有するレジストパターン３６を形成し、これをマスクにエッチングを行って、上記フィールド上ゲート電極１９´および上記絶縁膜１８の上面をそれぞれ露出させた後（図１４参照）、たとえば図１８に示すように、上記レジストパターン３６を除去する。
【００９４】
そして、全面に、電極材料（たとえば、タングステン）を堆積し、その上面をＣＭＰ法などにより研磨して、上記絶縁膜１８の除去された、上記フィールド上ゲート電極１９´上の開孔部内を完全に埋め込んで、接続電極３２を形成する。
【００９５】
次いで、たとえば図１９に示すように、全面に、再度、層間絶縁膜（第二の層間絶縁膜）２２ｂを堆積する。そして、上記層間絶縁膜２２ｂをＣＭＰ法などにより研磨して、その上面を平坦化する。
【００９６】
次いで、たとえば図２０に示すように、上記層間絶縁膜２２ｂ上に、メモリセル部１５のビット線コンタクトおよび周辺回路部１６のビット線コンタクトをそれぞれ形成するための、レジストパターン２３を形成する。
【００９７】
そして、これをマスクに、上記層間絶縁膜２２ｂをエッチングし、上記接続電極３４に達するコンタクト孔（電極コンタクト孔）２４ｂ、上記接続電極３５の一方に達するコンタクト孔（電極コンタクト孔）２５ｂ、および、上記フィールド上ゲート電極１９´上の上記接続電極３２に達するコンタクト孔（電極コンタクト孔）２６を、それぞれ同時に開孔する。
【００９８】
次いで、たとえば図２１に示すように、上記レジストパターン２３を除去した後、上記各コンタクト孔２４ｂ，２５ｂ，２６内にのみ導電材料（たとえば、タングステン）を完全に埋め込んで、メモリセル部１５の、上記ソース／ドレイン拡散層２０ａの一方につながる、上記接続電極３４と接続されるビット線コンタクト（電極コンタクト）２７、周辺回路部１６の、上記ソース／ドレイン拡散層２０ｂの一方につながる、上記接続電極３５と接続されるビット線コンタクト  （電極コンタクト）２８、および、上記フィールド上ゲート電極１９´上の上記接続電極３２につながるビット線コンタクト（電極コンタクト）２８´を、それぞれ形成する。
【００９９】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜２２ｂ上にタングステン配線をパターニングして、メモリセル部１５のビット線コンタクト２７につながるビット線２９、周辺回路部１６のビット線コンタクト２８につながるビット線２９、および、フィールド上ゲート電極１９´上のビット線コンタクト２８´につながるビット線２９を、それぞれ形成する。
【０１００】
この第四の形態にかかるＤＲＡＭの場合も、ビット線２９の形成に用いるリソグラフィのマスクは、各ビット線コンタクト２７，２８，２８´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト２７，２８，２８´に対して位置合せすることができる。
【０１０１】
また、同様に、メモリセル部１５において、さらに別の層間絶縁膜を介して、上記ソース／ドレイン拡散層２０ａの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のＤＲＡＭが完成する。
【０１０２】
このような方法によれば、上記した第三の形態の効果に加え、さらに、各ビット線コンタクトの、コンタクト孔の深さがほぼ一定となるため、コンタクト開孔時のエッチングの制御性をも向上できるようになる。
【０１０３】
（実施の第五の形態）
図２２〜図２５は、本発明の実施の第五の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記第三の形態に示したＤＲＡＭにおいて、フィールド上ゲート電極の上面の絶縁膜を、ビット線コンタクトを形成するためのコンタクト孔を開孔した後に除去するようにした場合を例に示している。
【０１０４】
まず、上記した第三の形態に示したように、上記ソース／ドレイン拡散層２０ａの一方につながる接続電極３４と、上記ソース／ドレイン拡散層２０ｂ，２０ｂにつながる接続電極３５，３５とを、それぞれ形成した後、たとえば図２２に示すように、全面に、再度、層間絶縁膜（第二の層間絶縁膜）２２ｂを堆積する。そして、上記層間絶縁膜２２ｂをＣＭＰ法などにより研磨して、その上面を平坦化する。
【０１０５】
次いで、たとえば図２３に示すように、上記層間絶縁膜２２ｂ上に、メモリセル部１５のビット線コンタクトおよび周辺回路部１６のビット線コンタクトをそれぞれ形成するための、レジストパターン２３を形成する。
【０１０６】
そして、これをマスクに、上記層間絶縁膜２２ｂをエッチングし、上記接続電極３４に達するコンタクト孔（電極コンタクト孔）２４ｂ、上記接続電極３５の一方に達するコンタクト孔（電極コンタクト孔）２５ｂ、および、上記フィールド上ゲート電極１９´上の上記絶縁膜１８に達するコンタクト孔（第一のコンタクト孔）２６ａを、それぞれ同時に開孔する。
【０１０７】
次いで、たとえば図２４に示すように、上記レジストパターン２３を除去した後、今度は、上記層間絶縁膜２２ｂ上に、上記コンタクト孔２４ｂ，２５ｂをそれぞれレジスト膜で覆い隠すようにして、レジストパターン３７を形成する。
【０１０８】
そして、これをマスクに、上記コンタクト孔２６ａの底部に露出する上記絶縁膜１８を、熱燐酸液などを用いて自己整合的にエッチングし、上記フィールド上ゲート電極１９´に達するコンタクト孔（第二のコンタクト孔）２６ｂを開孔する。
【０１０９】
次いで、たとえば図２５に示すように、上記レジストパターン３７を除去した後、上記各コンタクト孔２４ｂ，２５ｂ，２６ａ，２６ｂ内にのみ導電材料（たとえば、タングステン）を完全に埋め込んで、メモリセル部１５の、上記ソース／ドレイン拡散層２０ａの一方につながる、上記接続電極３４と接続されるビット線コンタクト（電極コンタクト）２７、周辺回路部１６の、上記ソース／ドレイン拡散層２０ｂの一方につながる、上記接続電極３５と接続されるビット線コンタクト（電極コンタクト）２８、および、上記フィールド上ゲート電極１９´につながるビット線コンタクト（電極コンタクト）２８´を、それぞれ形成する。
【０１１０】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜２２ｂ上にタングステン配線をパターニングして、メモリセル部１５のビット線コンタクト２７につながるビット線２９、周辺回路部１６のビット線コンタクト２８につながるビット線２９、および、フィールド上ゲート電極１９´上のビット線コンタクト２８´につながるビット線２９を、それぞれ形成する。
【０１１１】
この第五の形態にかかるＤＲＡＭの場合も、ビット線２９の形成に用いるリソグラフィのマスクは、各ビット線コンタクト２７，２８，２８´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト２７，２８，２８´に対して位置合せすることができる。
【０１１２】
また、同様に、メモリセル部１５において、さらに別の層間絶縁膜を介して、上記ソース／ドレイン拡散層２０ａの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のＤＲＡＭが完成する。
【０１１３】
このような方法によれば、上記した第四の形態とほぼ同様の効果が期待できるとともに、上記フィールド上ゲート電極上の上記絶縁膜の除去には、比較的パターンの緩いマスクを用いることが可能となる。
【０１１４】
（実施の第六の形態）
図２６〜図２９は、本発明の実施の第六の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記第五の形態に示したＤＲＡＭにおいて、フィールド上ゲート電極上の絶縁膜を除去する際に、層間絶縁膜の表面を保護するようにした場合を例に示している。
【０１１５】
まず、上記した第五の形態に示したように、全面に、層間絶縁膜（第二の層間絶縁膜）２２ｂを堆積し、その上面を平坦化した後（図２２参照）、たとえば図２６に示すように、上記層間絶縁膜２２ｂ上に、多結晶シリコン、アモルファスシリコンまたはカーボン膜などからなる、上記層間絶縁膜２２ｂのエッチングに際して、エッチング耐性を有する保護膜（表面保護膜）３８を形成する。
【０１１６】
次いで、たとえば図２７に示すように、上記保護膜３８上に、メモリセル部１５のビット線コンタクトおよび周辺回路部１６のビット線コンタクトをそれぞれ形成するための、レジストパターン２３を形成する。
【０１１７】
そして、これをマスクに、上記保護膜３８および上記層間絶縁膜２２ｂをエッチングし、上記接続電極３４に達するコンタクト孔（電極コンタクト孔）２４ｂ、上記接続電極３５の一方に達するコンタクト孔（電極コンタクト孔）２５ｂ、および、上記フィールド上ゲート電極１９´上の上記絶縁膜１８に達するコンタクト孔（第一のコンタクト孔）２６ａを、それぞれ同時に開孔する。
【０１１８】
次いで、たとえば図２８に示すように、上記レジストパターン２３を除去した後、今度は、上記保護膜３８上に、上記コンタクト孔２４ｂ，２５ｂをそれぞれレジスト膜で覆い隠すようにして、レジストパターン３７を形成する。
【０１１９】
そして、これをマスクに、上記コンタクト孔２６ａの底部に露出する上記絶縁膜１８を、熱燐酸液などを用いて自己整合的にエッチングし、上記フィールド上ゲート電極１９´に達するコンタクト孔（第二のコンタクト孔）２６ｂを開孔する。
【０１２０】
次いで、たとえば図２９に示すように、上記レジストパターン３７および上記保護膜３８をそれぞれ除去した後、上記各コンタクト孔２４ｂ，２５ｂ，２６ａ，２６ｂ内にのみ導電材料（たとえば、タングステン）を完全に埋め込んで、メモリセル部１５の、上記ソース／ドレイン拡散層２０ａの一方につながる、上記接続電極３４と接続されるビット線コンタクト（電極コンタクト）２７、周辺回路部１６の、上記ソース／ドレイン拡散層２０ｂの一方につながる、上記接続電極３５と接続されるビット線コンタクト（電極コンタクト）２８、および、上記フィールド上ゲート電極１９´につながるビット線コンタクト（電極コンタクト）２８´を、それぞれ形成する。
【０１２１】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜２２ｂ上にタングステン配線をパターニングして、メモリセル部１５のビット線コンタクト２７につながるビット線２９、周辺回路部１６のビット線コンタクト２８につながるビット線２９、および、フィールド上ゲート電極１９´上のビット線コンタクト２８´につながるビット線２９を、それぞれ形成する。
【０１２２】
この第六の形態にかかるＤＲＡＭの場合も、ビット線２９の形成に用いるリソグラフィのマスクは、各ビット線コンタクト２７，２８，２８´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト２７，２８，２８´に対して位置合せすることができる。
【０１２３】
また、同様に、メモリセル部１５において、さらに別の層間絶縁膜を介して、上記ソース／ドレイン拡散層２０ａの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のＤＲＡＭが完成する。
【０１２４】
このような方法によれば、上記した第五の形態とほぼ同様の効果が期待できるのみでなく、上記フィールド上ゲート電極上の上記絶縁膜の除去に、比較的パターンの緩いマスクを用いた場合にも、層間絶縁膜の上面が荒れるのを防いで、良好な平坦性を維持できるようになるものである。
【０１２５】
ここで、上述した、実施の第三，第四，第五，第六の各形態にかかる、ビット線コンタクトを基板と接続するための、接続電極の形成方法について説明する。
【０１２６】
図３０〜図３６は、本発明のスタック型構造のＤＲＡＭにおいて、多結晶シリコンを用いて接続電極を形成する場合の方法を示すものである。なお、ここでは、周辺回路部として、ＮＭＯＳトランジスタ部とＰＭＯＳトランジスタ部とを示している。
【０１２７】
まず、たとえば図３０に示すように、Ｐ型シリコン基板（半導体基板）１１の表面部に選択的に素子分離用絶縁膜１２を形成し、上面が略同一となるように素子分離領域１３と素子領域１４とを形成した後、メモリセル部１５の素子領域１４上に、ＳｉＮからなるゲート絶縁膜（第一の絶縁膜）１７を介して、絶縁膜  （第二の絶縁膜）１８によって上面および側面を覆われた、ゲート電極（素子領域上電極）１９をそれぞれ形成する。
【０１２８】
また、同時に、周辺回路部１６の、ＮＭＯＳトランジスタ部１６ａおよびＰＭＯＳトランジスタ部１６ｂの各素子領域１４上に、それぞれ、上記ゲート絶縁膜１７を介して、上記絶縁膜１８によって上面および側面を覆われた、上記ゲート電極１９を形成する。
【０１２９】
さらに、同時に、ＮＭＯＳトランジスタ部１６ａの素子分離領域１３に対応する、上記素子分離用絶縁膜１２上に、上記ゲート絶縁膜１７を介して、上記絶縁膜１８によって上面および側面を覆われた、フィールド上ゲート電極（素子分離領域上電極）１９´を形成する。
【０１３０】
この後、上記基板１１の表面部にＮ型不純物をイオン注入し、それを熱拡散させることにより、拡散層領域としての、メモリセル部１５のソース／ドレイン拡散層２０ａ、および、ＮＭＯＳトランジスタ部１６ａのソース／ドレイン拡散層２０ｂを、それぞれ形成する。
【０１３１】
また、ＰＭＯＳトランジスタ部１６ｂに対しては、上記基板１１の表面のＮ型ウェル領域１１ａ内にＰ型不純物をイオン注入し、それを熱拡散させることにより、拡散層領域としての、ソース／ドレイン拡散層２０ｃを、それぞれ形成する。
【０１３２】
次いで、たとえば図３１に示すように、上記基板１１上の全面に、上記ゲート電極１９，１９´間をそれぞれ埋め込むようにして、層間絶縁膜（第一の層間絶縁膜）２２ａを堆積する。そして、その層間絶縁膜２２ａの上面をＣＭＰ法などにより研磨して平坦化し、上記絶縁膜１８の上面をそれぞれ露出させる。
【０１３３】
次いで、たとえば図３２に示すように、全面に、メモリセル部１５のビット線コンタクト、および、周辺回路部１６のビット線コンタクト（電極上コンタクトを除く）を、それぞれ形成するためのレジストパターン３３を形成する。
【０１３４】
次いで、たとえば図３３に示すように、上記レジストパターン３３をマスクに、上記層間絶縁膜２２ａを自己整合的にエッチングし、上記ソース／ドレイン拡散層２０ａの一方に達するコンタクト孔（基板コンタクト孔）２４ａ、上記ソース／ドレイン拡散層２０ｂ，２０ｂにそれぞれ達するコンタクト孔（基板コンタクト孔）２５ａ，２５ａ、および、上記ソース／ドレイン拡散層２０ｃ，２０ｃにそれぞれ達するコンタクト孔（基板コンタクト孔）３９ａ，３９ａを、同時に開孔する。
【０１３５】
その際、上記コンタクト孔２５ａ，２５ａは、その下の、上記ソース／ドレイン拡散層２０ｂ，２０ｂのほとんどが露出するように、できるだけ大きく開孔されるようにする。同様に、上記コンタクト孔３９ａ，３９ａは、その下の、上記ソース／ドレイン拡散層２０ｃ，２０ｃのほとんどが露出するように、できるだけ大きく開孔されるようにする。
【０１３６】
次いで、たとえば図３４に示すように、上記レジストパターン３３を除去した後、全面に、電極材料（たとえば、多結晶シリコン）を堆積し、その上面をＣＭＰ法などにより研磨して、上記各コンタクト孔２４ａ，２５ａ，２５ａ，３９ａ，３９ａ内にのみ完全に埋め込んで、上記ソース／ドレイン拡散層２０ａの一方につながる接続電極３４と、上記ソース／ドレイン拡散層２０ｂ，２０ｂにそれぞれつながる接続電極３５と、上記ソース／ドレイン拡散層２０ｃ，２０ｃにそれぞれつながる接続電極４０とを、形成する。
【０１３７】
次いで、たとえば図３５に示すように、ＰＭＯＳトランジスタ部１６ｂ側を覆い隠すようにしてレジスト膜４１を形成し、この状態で、メモリセル部１５およびＮＭＯＳトランジスタ部１６ａ側の、上記接続電極３４，３５にＮ型不純物  （たとえば、砒素）をイオン注入する。
【０１３８】
次いで、たとえば図３６に示すように、上記レジスト膜４１を除去した後、メモリセル部１５およびＮＭＯＳトランジスタ部１６ａ側を覆い隠すようにしてレジスト膜４２を形成し、この状態で、ＰＭＯＳトランジスタ部１６ｂ側の、上記接続電極４０にＰ型不純物（たとえば、ボロン）をイオン注入する。
【０１３９】
このように、多結晶シリコンを用いて形成される上記接続電極３４，３５，４０は、ジャンクション・リークの悪化を防ぐのに効果的である。また、ジャンクション・リークの悪化を防ぐことが可能な、上記接続電極３４，３５，４０としては、たとえば、上記ソース／ドレイン拡散層２０ａ，２０ｂ，２０ｃの、各表面に形成されるＳｉＯ2 を飛ばして、界面抵抗をゼロにできる、選択エピタキシャル成長により形成される埋め込みプラグを用いるようにしてもよい。
【０１４０】
以降は、上述した通り、実施の第三，第四，第五，第六の各形態に示したように、それぞれ、上記フィールド上ゲート電極１９´上のビット線コンタクト（電極コンタクト）２８´の形成や、上記接続電極３４，３５，４０と接続される、ビット線コンタクト（電極コンタクト）２７，２８の形成などが行われることになる（たとえば、図１４〜図１７参照）。
【０１４１】
なお、上記した多結晶シリコンを用いて接続電極を形成する場合の方法においては、たとえば図３７〜図４３に示すように、上記ソース／ドレイン拡散層２０ａ，２０ｂ，２０ｃをそれぞれ形成した後に、全面に、ＳｉＮからなる絶縁保護膜４３を形成するようにしてもよい。
【０１４２】
この場合、上記絶縁保護膜４３によって、上記コンタクト孔２４ａ，２５ａ，２５ａ，３９ａ，３９ａをそれぞれ開孔する際に、上記素子分離用絶縁膜１２が過剰にエッチングされるのを防ぐことが可能となる。
【０１４３】
したがって、電極材料（たとえば、多結晶シリコン）を埋め込む前に、上記各コンタクト孔２４ａ，２５ａ，２５ａ，３９ａ，３９ａの底部に露出する、上記絶縁保護膜４３を除去するようにすることで、ＤＲＡＭとしての特性をより向上できるようになる。
【０１４４】
（実施の第七の形態）
図４４〜図４６は、本発明の実施の第七の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記多結晶シリコンを用いて接続電極を形成する場合の方法の説明で例示したＤＲＡＭ（図３０〜図３６参照）において、接続電極のより低抵抗化を可能とするようにした場合を例に示している。
【０１４５】
まず、図３６に示したように、ＰＭＯＳトランジスタ部１６ｂ側の、接続電極４０にＰ型不純物（たとえば、ボロン）のイオン注入までを行った状態において、たとえば図４４に示すように、上記レジスト膜４２を除去した後、全面に、上記接続電極３４，３５，３５，４０，４０の上面をエッチバックするためのレジストパターン４４を形成する。
【０１４６】
そして、上記レジストパターン４４をマスクに、上記接続電極３４，３５，３５，４０，４０の上面をエッチバックし、上記絶縁膜１８の上面との間に所定の段差部を有する、約１／２の厚さの接続電極３４ａ，３５ａ，３５ａ，４０ａ，４０ａを、それぞれ形成する。
【０１４７】
次いで、たとえば図４５に示すように、上記レジストパターン４４を除去した後、全面に、上記フィールド上ゲート電極１９´の上面を覆う、上記絶縁膜１８を除去するために、上記フィールド上ゲート電極１９´よりも大きい開孔パターンを有するレジストパターン３６´を形成する。
【０１４８】
そして、このレジストパターン３６´をマスクに、上記絶縁膜１８を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極１９´および上記絶縁膜１８の上面をそれぞれ露出させる。
【０１４９】
次いで、たとえば図４６に示すように、上記レジストパターン３６´を除去した後、全面に、多結晶シリコンよりも低抵抗な電極材料（たとえば、タングステン）を堆積し、その上面をＣＭＰ法などにより研磨して、上記絶縁膜１８の除去された、上記フィールド上ゲート電極１９´上の開孔部内を完全に埋め込んで、接続電極３２を形成する。
【０１５０】
また、同時に、上記接続電極３４ａ，３５ａ，３５ａ，４０ａ，４０ａの各上面の段差部内に、上記電極材料を完全に埋め込んで、上記接続電極３４ａ，３５ａ，３５ａ，４０ａ，４０ａにそれぞれつながる、より低抵抗な接続電極３４ｂ，３５ｂ，３５ｂ，４０ｂ，４０ｂを形成する。
【０１５１】
以降は、上述した通り、実施の第四の形態に示したように、それぞれ、上記フィールド上ゲート電極１９´上の、上記接続電極３２と接続されるビット線コンタクト（電極コンタクト）２８´の形成や、上記接続電極３４ｂ，３５ｂ，４０ｂと接続される、ビット線コンタクト（電極コンタクト）２７，２８の形成などが行われることになる（図１９〜図２１参照）。
【０１５２】
（実施の第八の形態）
図４７〜図５４は、本発明の実施の第八の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記多結晶シリコンを用いて接続電極を形成する場合の他の方法の説明で例示したＤＲＡＭ（図３７〜参照）において、周辺回路部の接続電極をより低抵抗化するようにした場合を例に示している。
【０１５３】
まず、たとえば図４７に示すように、拡散層領域としての、メモリセル部１５のソース／ドレイン拡散層２０ａ、ＮＭＯＳトランジスタ部１６ａのソース／ドレイン拡散層２０ｂ、および、ＰＭＯＳトランジスタ部１６ｂのソース／ドレイン拡散層２０ｃの形成までを行った後、全面に、ＳｉＮからなる絶縁保護膜４３を形成する（図３７参照）。
【０１５４】
次いで、たとえば図４８に示すように、上記基板１１上の全面に、上記ゲート電極１９，１９´間をそれぞれ埋め込むようにして、層間絶縁膜（第一の層間絶縁膜）２２ａを堆積する。そして、その層間絶縁膜２２ａの上面をＣＭＰ法などにより研磨して平坦化し、上記絶縁膜１８上の上記絶縁保護膜４３をそれぞれ露出させる（図３８参照）。
【０１５５】
次いで、たとえば図４９に示すように、全面に、メモリセル部１５のビット線コンタクト、および、周辺回路部１６のビット線コンタクト（電極上コンタクトを除く）を、それぞれ形成するためのレジストパターン３３を形成する（図３９参照）。
【０１５６】
次いで、たとえば図５０に示すように、上記レジストパターン３３をマスクに、上記層間絶縁膜２２ａを自己整合的にエッチングし、上記ソース／ドレイン拡散層２０ａの一方に達するコンタクト孔（基板コンタクト孔）２４ａ、上記ソース／ドレイン拡散層２０ｂ，２０ｂにそれぞれ達するコンタクト孔（基板コンタクト孔）２５ａ，２５ａ、および、上記ソース／ドレイン拡散層２０ｃ，２０ｃにそれぞれ達するコンタクト孔（基板コンタクト孔）３９ａ，３９ａを、同時に開孔する（図４０参照）。
【０１５７】
その際、上記コンタクト孔２５ａ，２５ａ、および、上記コンタクト孔３９ａ，３９ａは、それぞれ、その下の、上記ソース／ドレイン拡散層２０ｂ，２０ｂ、および、上記ソース／ドレイン拡散層２０ｃ，２０ｃのほとんどが露出するように、できるだけ大きく開孔されるようにする。
【０１５８】
次いで、たとえば図５１に示すように、上記レジストパターン３３を除去した後、周辺回路部１６をレジスト膜（図示していない）により覆い隠し、メモリセル部１５の上記コンタクト孔２４ａの底部に露出する、上記絶縁保護膜４３のみを除去する。
【０１５９】
そして、上記レジスト膜を除去した後、全面に、導電材料（たとえば、多結晶シリコン）４５を堆積する。この場合、上記導電材料４５は、メモリセル部１５の上記コンタクト孔２４ａ内を確実に埋め込み、かつ、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ，２５ａ内、および、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ，３９ａ内への埋め込みが、不完全な状態で行われる程度の膜厚で形成される。
【０１６０】
次いで、たとえば図５２に示すように、上記導電材料４５を等方的にエッチングし、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ，２５ａ内、および、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ，３９ａ内から完全に除去する。
【０１６１】
そして、メモリセル部１５の上記コンタクト孔２４ａ内にのみ、部分的に上記導電材料４５を残存させることにより、上記ソース／ドレイン拡散層２０ａの一方につながる接続電極３４ａを形成する。
【０１６２】
この後、全面に、レジストパターン４６を形成し、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ，２５ａの底部、および、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ，３９ａの底部にそれぞれ露出する、上記絶縁保護膜４３を除去する。
【０１６３】
次いで、たとえば図５３に示すように、上記レジストパターン４６を除去した後、全面に、上記フィールド上ゲート電極１９´の上面を覆う、上記絶縁膜１８を除去するために、上記フィールド上ゲート電極１９´よりも大きい開孔パターンを有するレジストパターン３６´を形成する。
【０１６４】
そして、このレジストパターン３６´をマスクに、上記絶縁膜１８を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極１９´および上記絶縁膜１８の上面をそれぞれ露出させる。
【０１６５】
次いで、たとえば図５４に示すように、上記レジストパターン３６´を除去した後、全面に、多結晶シリコンよりも低抵抗な電極材料（たとえば、タングステン）を堆積し、その上面をＣＭＰ法などにより研磨して、上記絶縁膜１８の除去された、上記フィールド上ゲート電極１９´上の開孔部内を完全に埋め込んで、接続電極３２を形成する。
【０１６６】
また、同時に、上記接続電極３４ａの上面の段差部内に、上記電極材料を完全に埋め込んで、上記接続電極３４ａにつながる、より低抵抗な接続電極３４ｂを形成するとともに、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ，２５ａ内に、上記電極材料を完全に埋め込んで、上記ソース／ドレイン拡散層２０ｂ，２０ｂにそれぞれつながる接続電極４７、および、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ，３９ａ内に、上記電極材料を完全に埋め込んで、上記ソース／ドレイン拡散層２０ｃ，２０ｃにそれぞれつながる接続電極４７を形成する。
【０１６７】
以降は、上述した通り、実施の第四の形態に示したように、それぞれ、上記フィールド上ゲート電極１９´上の、上記接続電極３２と接続されるビット線コンタクト（電極コンタクト）２８´の形成や、上記接続電極３４ｂ，４７，４７と接続される、ビット線コンタクト（電極コンタクト）２７，２８の形成などが行われることになる（図１９〜図２１参照）。
【０１６８】
（実施の第九の形態）
図５５〜図６０は、本発明の実施の第九の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記第八の形態に示したＤＲＡＭにおける、さらに別の構成例を示している。
【０１６９】
まず、上記した第八の形態に示したように、メモリセル部１５の上記コンタクト孔２４ａの底部に露出する、上記絶縁保護膜４３のみを除去した後に、全面への、導電材料（たとえば、多結晶シリコン）４５の堆積までを行った状態（図５１参照）において、たとえば図５５に示すように、上記導電材料４５をＲＩＥ  （Reactive Ion Etching）により全面エッチングする。
【０１７０】
そして、上記コンタクト孔２４ａ内にのみ、部分的に上記導電材料４５を残存させて、メモリセル部１５の上記ソース／ドレイン拡散層２０ａの一方につながる接続電極３４ａを形成するとともに、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ，２５ａの側壁部分と、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ，３９ａの側壁部分とに、それぞれ、上記導電材料４５からなるサイドウォール４８を形成する。
【０１７１】
次いで、たとえば図５６に示すように、メモリセル部１５側およびＰＭＯＳトランジスタ部１６ｂ側を覆い隠すようにしてレジスト膜４９を形成し、この状態で、ＮＭＯＳトランジスタ部１６ａに、上記サイドウォール４８を介して、Ｎ型不純物（たとえば、砒素）をイオン注入する。
【０１７２】
こうして、上記コンタクト孔２５ａに対応する、上記基板１１の表面部に、上記ソース／ドレイン拡散層２０ｂよりも高濃度なＮ型不純物領域５０をそれぞれ形成する。
【０１７３】
次いで、たとえば図５７に示すように、上記レジスト膜４９を除去した後、今度は、メモリセル部１５側およびＮＭＯＳトランジスタ部１６ａ側を覆い隠すようにしてレジスト膜５１を形成し、この状態で、ＰＭＯＳトランジスタ部１６ｂに、上記サイドウォール４８を介して、Ｐ型不純物（たとえば、ボロン）をイオン注入する。
【０１７４】
こうして、上記コンタクト孔３９ａに対応する、上記Ｎ型ウェル領域１１ａの表面部に、上記ソース／ドレイン拡散層２０ｃよりも高濃度なＰ型不純物領域５２をそれぞれ形成する。
【０１７５】
次いで、たとえば図５８に示すように、上記レジスト膜５１を除去した後、全面に、上記フィールド上ゲート電極１９´の上面を覆う、上記絶縁膜１８を除去するために、上記フィールド上ゲート電極１９´よりも大きい開孔パターンを有するレジストパターン３６´を形成する。
【０１７６】
そして、このレジストパターン３６´をマスクに、上記絶縁膜１８を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極１９´および上記絶縁膜１８の上面をそれぞれ露出させる。
【０１７７】
次いで、たとえば図５９に示すように、上記レジストパターン３６´を除去した後、全面に、レジストパターン４６を形成し、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａの底部、および、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａの底部にそれぞれ露出する、上記絶縁保護膜４３を除去する。
【０１７８】
次いで、たとえば図６０に示すように、上記レジストパターン４６を除去した後、全面に、多結晶シリコンよりも低抵抗な電極材料（たとえば、タングステン）を堆積し、その上面をＣＭＰ法などにより研磨して、上記絶縁膜１８の除去された、上記フィールド上ゲート電極１９´上の開孔部内を完全に埋め込んで、接続電極３２を形成する。
【０１７９】
また、同時に、上記接続電極３４ａの上面の段差部内に、上記電極材料を完全に埋め込んで、上記接続電極３４ａにつながる、より低抵抗な接続電極３４ｂを形成する。
【０１８０】
さらに、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ内に、上記サイドウォール４８を介して、上記電極材料を完全に埋め込んで、上記ソース／ドレイン拡散層２０ｂおよび上記Ｎ型不純物領域５０にそれぞれつながる接続電極４７を形成するとともに、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ内に、上記サイドウォール４８を介して、上記電極材料を完全に埋め込んで、上記ソース／ドレイン拡散層２０ｃおよび上記Ｐ型不純物領域５２にそれぞれつながる接続電極４７を形成する。
【０１８１】
以降は、上述した通り、実施の第四の形態に示したように、それぞれ、上記フィールド上ゲート電極１９´上の、上記接続電極３２と接続されるビット線コンタクト（電極コンタクト）２８´の形成や、上記接続電極３４ｂ，４７，４７と接続される、ビット線コンタクト（電極コンタクト）２７，２８の形成などが行われることになる（図１９〜図２１参照）。
【０１８２】
（実施の第十の形態）
図６１〜図６６は、本発明の実施の第十の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるＤＲＡＭを例に示すものである。なお、ここでは、上記第八の形態に示したＤＲＡＭにおいて、接続電極の形成に、不純物がドープされた多結晶シリコンを導電材料として用いるようにした場合を例に示している。
【０１８３】
まず、上記した第八の形態に示したように、上記ソース／ドレイン拡散層２０ａの一方に達するコンタクト孔（基板コンタクト孔）２４ａ、上記ソース／ドレイン拡散層２０ｂ，２０ｂにそれぞれ達するコンタクト孔（基板コンタクト孔）２５ａ，２５ａ、および、上記ソース／ドレイン拡散層２０ｃ，２０ｃにそれぞれ達するコンタクト孔（基板コンタクト孔）３９ａ，３９ａの形成までを行った状態（図５０参照）において、たとえば図６１に示すように、ＰＭＯＳトランジスタ部１６ｂ側を覆い隠すようにしてレジスト膜５３を形成する。
【０１８４】
そして、メモリセル部１５の上記コンタクト孔２４ａの底部、および、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ，２５ａの底部にそれぞれ露出する、上記絶縁保護膜４３を除去する。
【０１８５】
次いで、たとえば図６２に示すように、上記レジスト膜５３を除去した後、全面に、Ｎ型不純物がドープされた多結晶シリコン膜（Ｎ型シリコン膜）を堆積し、その上面をＣＭＰ法などにより研磨して、メモリセル部１５の上記コンタクト孔２４ａ内、および、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ，２５ａ内に、それぞれ、上記Ｎ型シリコン膜を完全に埋め込んで接続電極５４，５５，５５を形成する。
【０１８６】
また、このとき、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ内にも、同様に、上記Ｎ型シリコン膜を完全に埋め込んで、ダミーの接続電極５５´をそれぞれ形成する。
【０１８７】
次いで、たとえば図６３に示すように、メモリセル部１５側およびＮＭＯＳトランジスタ部１６ａ側を覆い隠すようにしてレジスト膜５６を形成し、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ内にそれぞれ埋め込まれた、上記ダミーの接続電極５５´を除去する。
【０１８８】
次いで、たとえば図６４に示すように、ＲＩＥによって全面エッチングを行い、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ，３９ａの底部にそれぞれ露出する、上記絶縁保護膜４３を除去する。
【０１８９】
次いで、たとえば図６５に示すように、上記レジスト膜５６を除去した後、全面に、Ｐ型不純物がドープされた多結晶シリコン膜（Ｐ型シリコン膜）を堆積し、その上面をＣＭＰ法などにより研磨して、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ内に、それぞれ、上記Ｐ型シリコン膜を完全に埋め込んで接続電極５７を形成する。
【０１９０】
次いで、たとえば図６６に示すように、全面に、上記フィールド上ゲート電極１９´の上面を覆う、上記絶縁膜１８を除去するために、上記フィールド上ゲート電極１９´よりも大きい開孔パターンを有するレジストパターン３６を形成する。
【０１９１】
そして、このレジストパターン３６をマスクに、上記絶縁膜１８を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極１９´および上記絶縁膜１８の上面をそれぞれ露出させる。
【０１９２】
また、上記レジストパターン３６を除去した後、全面に、多結晶シリコンよりも低抵抗な電極材料（たとえば、タングステン）を堆積し、その上面をＣＭＰ法などにより研磨して、上記絶縁膜１８の除去された、上記フィールド上ゲート電極１９´上の開孔部内を完全に埋め込んで、接続電極３２を形成する（図５４参照）。
【０１９３】
以降は、上述した通り、実施の第四の形態に示したように、それぞれ、上記フィールド上ゲート電極１９´上の、上記接続電極３２と接続されるビット線コンタクト（電極コンタクト）２８´の形成や、上記接続電極５４，５５，５５，５７，５７と接続される、ビット線コンタクト（電極コンタクト）２７，２８の形成などが行われることになる（図１９〜図２１参照）。
【０１９４】
このような方法によれば、不純物がドープされた多結晶シリコン膜は、不純物をイオン注入する方法の場合よりも、不純物を略均一にドープできるため、接続電極５４，５５，５５，５７，５７を形成する際の制御性に優れるものである。
【０１９５】
なお、上記した実施のいくつかの形態においては、メモリセル部のソース／ドレイン拡散層の一方にのみ、接続電極を設けるようにした場合について説明したが、これに限らず、たとえばソース／ドレイン拡散層のそれぞれに接続電極を接続するように構成することも可能である。
【０１９６】
この場合、特に、ビット線上にキャパシタを形成するスタック型構造のＤＲＡＭでは、メモリセル部に蓄積電極と拡散層とを接続するための引き出し電極を用いた方が有利な場合が多いため、非常に有用である。
【０１９７】
また、このような構成とした場合、周辺回路部のソース／ドレイン拡散層の低抵抗化と、メモリセル部での低リーク電流化とを両立できるようになるため、一般にロジック回路との混載の相性が悪いといわれている、スタック型構造のＤＲＡＭのロジック回路との混載を容易に実現することが可能となる。
【０１９８】
また、上記した実施の各形態においては、いずれも、スタック型構造のＤＲＡＭを例に説明したが、トレンチ構造のキャパシタを備えるトレンチ型構造のＤＲＡＭにも同様に適用できる。
【０１９９】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０２００】
【発明の効果】
以上、詳述したようにこの発明によれば、一層目の配線層から下のコンタクトを単一のマスクにより同時に形成でき、工程数の簡素化とともに、配線層とコンタクトとの短絡に対する歩留まりを向上させることが可能な半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図２】同じく、第一の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図３】同じく、第一の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図４】同じく、第一の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５】同じく、第一の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６】この発明の実施の第二の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図７】同じく、第二の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図８】同じく、第二の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図９】同じく、第二の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図１０】同じく、第二の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図１１】この発明の実施の第三の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図１２】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図１３】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図１４】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図１５】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図１６】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図１７】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図１８】この発明の実施の第四の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図１９】同じく、第四の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図２０】同じく、第四の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図２１】同じく、第四の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図２２】この発明の実施の第五の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図２３】同じく、第五の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図２４】同じく、第五の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図２５】同じく、第五の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図２６】この発明の実施の第六の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図２７】同じく、第六の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図２８】同じく、第六の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図２９】同じく、第六の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図３０】この発明にかかる、接続電極の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３１】同じく、かかる接続電極の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３２】同じく、かかる接続電極の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３３】同じく、かかる接続電極の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３４】同じく、かかる接続電極の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３５】同じく、かかる接続電極の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３６】同じく、かかる接続電極の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３７】この発明にかかる、接続電極の他の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３８】同じく、かかる接続電極の他の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図３９】同じく、かかる接続電極の他の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図４０】同じく、かかる接続電極の他の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図４１】同じく、かかる接続電極の他の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図４２】同じく、かかる接続電極の他の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図４３】同じく、かかる接続電極の他の形成方法を説明するために示すＤＲＡＭの概略断面図。
【図４４】この発明の実施の第七の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図４５】同じく、第七の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図４６】同じく、第七の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図４７】この発明の実施の第八の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図４８】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図４９】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５０】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５１】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５２】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５３】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５４】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５５】この発明の実施の第九の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図５６】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５７】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５８】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図５９】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６０】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６１】この発明の実施の第十の形態にかかる半導体記憶装置の製造方法を、スタック型構造のＤＲＡＭを例に示す概略断面図。
【図６２】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６３】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６４】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６５】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６６】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６７】従来技術とその問題点を説明するために、ＤＲＡＭの概略構成を示す断面図。
【図６８】同じく、従来の半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図６９】同じく、従来の半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図７０】同じく、従来の半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図７１】同じく、従来の半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図７２】同じく、従来の半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【図７３】同じく、従来の半導体記憶装置の製造方法を説明するために示す、ＤＲＡＭの概略断面図。
【符号の説明】
１１…Ｐ型シリコン基板
１１ａ…Ｎ型ウェル領域
１２…素子分離用絶縁膜
１３…素子分離領域
１４…素子領域
１５…メモリセル部
１６…周辺回路部
１６ａ…ＮＭＯＳトランジスタ部
１６ｂ…ＰＭＯＳトランジスタ部
１７…ゲート絶縁膜
１８…絶縁膜
１９…ゲート電極
１９´…フィールド上ゲート電極
２０ａ，２０ｂ，２０ｃ…ソース／ドレイン拡散層
２１…レジストパターン
２２，２２ａ，２２ｂ…層間絶縁膜
２３…レジストパターン
２４，２４ａ，２４ｂ…コンタクト孔
２５，２５ａ，２５ｂ…コンタクト孔
２６，２６ａ，２６ｂ…コンタクト孔
２７…ビット線コンタクト
２８，２８´…ビット線コンタクト
２９…ビット線
３１…レジストパターン
３２…接続電極
３３…レジストパターン
３４，３４ａ，３４ｂ…接続電極
３５，３５ａ，３５ｂ…接続電極
３６，３６´…レジストパターン
３７…レジストパターン
３８…保護膜
３９ａ…コンタクト孔
４０，４０ａ，４０ｂ…接続電極
４１，４２…レジスト膜
４３…絶縁保護膜
４４…レジストパターン
４５…導電材料
４６…レジストパターン
４７…接続電極
４８…サイドウォール
４９…レジスト膜
５０…Ｎ型不純物領域
５１…レジスト膜
５２…Ｐ型不純物領域
５３…レジスト膜
５４，５５…接続電極
５５´…接続電極（ダミー）
５６…レジスト膜
５７…接続電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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