(57)【特許請求の範囲】
【請求項１】
コネクタと、
記憶部と、
前記コネクタと前記記憶部との間に設けられており、第１の伝送線路を介して前記コネクタに接続されると共に、第２の伝送線路を介して前記記憶部に接続されたサージ吸収回路と、
を備え、
前記サージ吸収回路は、
前記第１の伝送線路に接続された一端を有する第１のインダクタと、
前記第１のインダクタの他端に接続された一端と前記第２の伝送線路に接続された他端とを有しており、互いにインダクタンスを増加させるように前記第１のインダクタと電磁気的に結合している第２のインダクタと、
前記第１のインダクタの前記他端および前記第２のインダクタの前記一端に接続された一端とグランド端子に接続された他端とを有するサージ吸収素子と、
前記第１のインダクタの前記一端と前記第２のインダクタの前記他端との間に設けられた容量素子と、
を有する、
記憶装置。
【請求項２】
コネクタと、
記憶部と、
前記コネクタと前記記憶部との間に設けられており、第１の伝送線路を介して前記コネクタに接続されると共に、第２の伝送線路を介して前記記憶部に接続されたサージ吸収回路と、
を備え、
前記サージ吸収回路は、
前記第１の伝送線路に接続された一端を有する第１のインダクタと、
前記第１のインダクタの他端に接続された一端と前記第２の伝送線路に接続された他端とを有する第２のインダクタと、
前記第１のインダクタの前記他端および前記第２のインダクタの前記一端に接続された一端とグランド端子に接続された他端とを有するサージ吸収素子と、
前記第１のインダクタの前記一端と前記第２のインダクタの前記他端との間に設けられた容量素子と、
を有する、
記憶装置。
【請求項３】
コネクタと、
記憶部と、
前記コネクタと前記記憶部との間に設けられており、一対の第１の伝送線路を介して前記コネクタに接続されると共に、一対の第２の伝送線路を介して前記記憶部に接続されたサージ吸収回路と、
を備え、
前記サージ吸収回路は、
前記一対の第１の伝送線路における一方の第１の伝送線路に接続された一端を有する第１のインダクタと、
前記第１のインダクタの他端に接続された一端と前記一対の第２の伝送線路における一方の第２の伝送線路に接続された他端とを有しており、互いにインダクタンスを増加させるように前記第１のインダクタと電磁気的に結合している第２のインダクタと、
前記一対の第１の伝送線路における他方の第１の伝送線路に接続された一端を有する第３のインダクタと、
前記第３のインダクタの他端に接続された一端と前記一対の第２の伝送線路における他方の第２の伝送線路に接続された他端とを有しており、互いにインダクタンスを増加させるように前記第３のインダクタと電磁気的に結合している第４のインダクタと、
前記第１のインダクタの前記他端および前記第２のインダクタの前記一端に接続された一端とグランド端子に接続された他端とを有する第１のサージ吸収素子と、
前記第３のインダクタの前記他端および前記第４のインダクタの前記一端に接続された一端と前記グランド端子に接続された他端とを有する第２のサージ吸収素子と、
を有する、
記憶装置。
【請求項４】
コネクタと、
記憶部と、
前記コネクタと前記記憶部との間に設けられており、一対の第１の伝送線路を介して前記コネクタに接続されると共に、一対の第２の伝送線路を介して前記記憶部に接続されたサージ吸収回路と、
を備え、
前記サージ吸収回路は、
前記一対の第１の伝送線路における一方の第１の伝送線路に接続された一端を有する第１のインダクタと、
前記第１のインダクタの他端に接続された一端と前記一対の第２の伝送線路における一方の第２の伝送線路に接続された他端とを有する第２のインダクタと、
前記一対の第１の伝送線路における他方の第１の伝送線路に接続された一端を有する第３のインダクタと、
前記第３のインダクタの他端に接続された一端と前記一対の第２の伝送線路における他方の第２の伝送線路に接続された他端とを有する第４のインダクタと、
前記第１のインダクタの前記他端および前記第２のインダクタの前記一端に接続された一端とグランド端子に接続された他端とを有する第１のサージ吸収素子と、
前記第３のインダクタの前記他端および前記第４のインダクタの前記一端に接続された一端と前記グランド端子に接続された他端とを有する第２のサージ吸収素子と、
を有し、
前記第１のインダクタ、前記第２のインダクタ、前記第３のインダクタ、および、前記第４のインダクタは、差動信号が印加された場合に互いにインダクタンスを増加させるように電磁気的に結合している、
記憶装置。
【請求項５】
前記サージ吸収回路は、
前記第１のインダクタの前記一端と前記第２のインダクタの前記他端との間に設けられた第１の容量素子と、
前記第３のインダクタの前記一端と前記第４のインダクタの前記他端との間に設けられた第２の容量素子と、
を更に有する、
請求項３または４に記載の記憶装置。
【請求項６】
コネクタと、
記憶部と、
前記コネクタと前記記憶部との間に設けられており、一対の第１の伝送線路を介して前記コネクタに接続されると共に、一対の第２の伝送線路を介して前記記憶部に接続されたサージ吸収回路と、
を備え、
前記サージ吸収回路は、
前記一対の第１の伝送線路における一方の第１の伝送線路に接続された一端を有する第１のインダクタと、
前記第１のインダクタの他端に接続された一端と前記一対の第２の伝送線路における一方の第２の伝送線路に接続された他端とを有する第２のインダクタと、
前記一対の第１の伝送線路における他方の第１の伝送線路に接続された一端を有しており、差動信号が印加された場合に互いにインダクタンスを増加させるように前記第１のインダクタと電磁気的に結合している第３のインダクタと、
前記第３のインダクタの他端に接続された一端と前記一対の第２の伝送線路における他方の第２の伝送線路に接続された他端とを有しており、差動信号が印加された場合に互いにインダクタンスを増加させるように前記第２のインダクタと電磁気的に結合している第４のインダクタと、
前記第１のインダクタの前記他端および前記第２のインダクタの前記一端に接続された一端とグランド端子に接続された他端とを有する第１のサージ吸収素子と、
前記第３のインダクタの前記他端および前記第４のインダクタの前記一端に接続された一端と前記グランド端子に接続された他端とを有する第２のサージ吸収素子と、
前記第１のインダクタの前記一端と前記第２のインダクタの前記他端との間に設けられた第１の容量素子と、
前記第３のインダクタの前記一端と前記第４のインダクタの前記他端との間に設けられた第２の容量素子と、
を有する、
記憶装置。
【請求項７】
コネクタと、
記憶部と、
前記コネクタと前記記憶部との間に設けられており、一対の第１の伝送線路を介して前記コネクタに接続されると共に、一対の第２の伝送線路を介して前記記憶部に接続されたサージ吸収回路と、
を備え、
前記サージ吸収回路は、
前記一対の第１の伝送線路における一方の第１の伝送線路に接続された一端を有する第１のインダクタと、
前記第１のインダクタの他端に接続された一端と前記一対の第２の伝送線路における一方の第２の伝送線路に接続された他端とを有する第２のインダクタと、
前記一対の第１の伝送線路における他方の第１の伝送線路に接続された一端を有する第３のインダクタと、
前記第３のインダクタの他端に接続された一端と前記一対の第２の伝送線路における他方の第２の伝送線路に接続された他端とを有する第４のインダクタと、
前記第１のインダクタの前記他端および前記第２のインダクタの前記一端に接続された一端とグランド端子に接続された他端とを有する第１のサージ吸収素子と、
前記第３のインダクタの前記他端および前記第４のインダクタの前記一端に接続された一端と前記グランド端子に接続された他端とを有する第２のサージ吸収素子と、
前記第１のインダクタの前記一端と前記第２のインダクタの前記他端との間に設けられた第１の容量素子と、
前記第３のインダクタの前記一端と前記第４のインダクタの前記他端との間に設けられた第２の容量素子と、
を有する、
記憶装置。
【請求項８】
前記サージ吸収回路が、内部及び表面に導体パターンを有する積層体によって構成されている、請求項１または２に記載の記憶装置。
【請求項９】
前記サージ吸収回路が、内部及び表面に導体パターンを有する積層体によって構成されており、
前記第１のサージ吸収素子の前記他端と前記第２のサージ吸収素子の前記他端とは、前記積層体の積層方向に平行な２つの側面側に前記積層体に対して対称的に設けられたグランド配線を介して前記グランド端子に接続されている、
請求項３〜７の何れか一項記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、着脱可能な記憶装置に関するものである。
【背景技術】
【０００２】
ＵＳＢメモリなどの着脱可能な記憶装置が知られている。このような記憶装置は、コンピュータなどのリーダライタ装置との接続のためにコネクタを備えている（例えば、特許文献１〜３）。
【特許文献１】特開２００２−４１２４７号公報
【特許文献２】特開２００３−３３１２４９号公報
【特許文献３】特開２００５−１７４００２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、記憶装置では、リーダライタ装置と接続されていないときに、コネクタを介して外部から静電サージが入力され、当該静電サージによって内部の回路素子が破壊される可能性がある。
【０００４】
かかる静電サージ対策として、バリスタ等のサージ吸収素子を用いることが考えられる。しかしながら、バリスタを始めとするサージ吸収素子は浮遊容量成分や浮遊誘導成分を有するので、高速信号を扱う記憶装置にサージ吸収素子を適用すると、高速信号を劣化させてしまう。
【０００５】
そこで、本発明は、高速信号を劣化させることなく、外部から入力される静電サージを低減することが可能な記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の第１の記憶装置は、コネクタと、記憶部と、コネクタと記憶部との間に設けられており、第１の伝送線路を介してコネクタに接続されると共に、第２の伝送線路を介して記憶部に接続されたサージ吸収回路とを備えている。サージ吸収回路は、（ａ）第１の伝送線路に接続された一端を有する第１のインダクタと、（ｂ）第１のインダクタの他端に接続された一端と第２の伝送線路に接続された他端とを有しており、互いにインダクタンスを増加させるように第１のインダクタと電磁気的に結合している第２のインダクタと、（ｃ）第１のインダクタの他端および第２のインダクタの一端に接続された一端とグランド端子に接続された他端とを有するサージ吸収素子と、第１のインダクタの一端と第２のインダクタの他端との間に設けられた容量素子とを有している。
【０００７】
この第１の記憶装置のサージ吸収回路は、静電サージ低減に優れたサージ吸収素子を有しているので、静電サージを低減することができる。また、このサージ吸収回路によれば、電磁気的に結合された第１のインダクタと第２のインダクタとを有しており、更に容量素子を有しているので、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタと第２のインダクタとの結合係数および容量素子の容量値を設定することが可能である。
【０００８】
更に、このサージ吸収回路によれば、当該サージ吸収回路の入力インピーダンスと、第１の伝送線路の特性インピーダンスおよび第２の伝送線路の特性インピーダンスとを整合させるように、サージ吸収素子の浮遊容量成分に対して第１のインダクタと第２のインダクタとのそれぞれのインダクタンス、結合係数を設定することが可能である。
【０００９】
また、このサージ吸収素子の浮遊誘導成分を考慮する必要がある場合であっても、第１のインダクタと第２のインダクタとの電磁気的結合によって、サージ吸収素子の浮遊誘導成分をキャンセルする負性誘導成分を得ることができる。更に、入力インピーダンスが、第１の伝送線路の特性インピーダンスおよび第２の伝送線路の特性インピーダンスと整合し、且つ広帯域にわたって一定に維持されるように、第１のインダクタと第２のインダクタとのそれぞれのインダクタンス、結合係数、および容量素子の容量値を、設定することが可能である。
【００１０】
したがって、このサージ吸収回路は、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、このサージ吸収回路を備える第１の記憶装置は、高速信号を劣化させることなく、コネクタを介して外部から入力される静電サージを低減することができる。
【００１１】
本発明の第２の記憶装置は、コネクタと、記憶部と、コネクタと記憶部との間に設けられており、第１の伝送線路を介してコネクタに接続されると共に、第２の伝送線路を介して記憶部に接続されたサージ吸収回路とを備えている。サージ吸収回路は、（ａ）第１の伝送線路に接続された一端を有する第１のインダクタと、（ｂ）第１のインダクタの他端に接続された一端と第２の伝送線路に接続された他端とを有する第２のインダクタと、（ｃ）第１のインダクタの他端および第２のインダクタの一端に接続された一端とグランド端子に接続された他端とを有するサージ吸収素子と、（ｄ）第１のインダクタの一端と第２のインダクタの他端との間に設けられた容量素子とを有している。
【００１２】
この第２の記憶装置のサージ吸収回路は、静電サージ低減に優れたサージ吸収素子を有しているので、静電サージを低減することができる。また、このサージ吸収回路によれば、広帯域にわたって入力インピーダンスを一定に維持するように、容量素子の容量値を設定することが可能である。更に、このサージ吸収回路によれば、当該サージ吸収回路の入力インピーダンスと、第１の伝送線路の特性インピーダンスおよび第２の伝送線路の特性インピーダンスとを整合させるように、サージ吸収素子の浮遊容量成分に対して第１のインダクタのインダクタンスと第２のインダクタのインダクタンスとを設定することが可能である。したがって、このサージ吸収回路は、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、このサージ吸収回路を備える第２の記憶装置は、高速信号を劣化させることなく、コネクタを介して外部から入力される静電サージを低減することができる。
【００１３】
本発明の第３の記憶装置は、コネクタと、記憶部と、コネクタと記憶部との間に設けられており、一対の第１の伝送線路を介してコネクタに接続されると共に、一対の第２の伝送線路を介して記憶部に接続されたサージ吸収回路とを備えている。サージ吸収回路は、（ａ）一対の第１の伝送線路における一方の第１の伝送線路に接続された一端を有する第１のインダクタと、（ｂ）第１のインダクタの他端に接続された一端と一対の第２の伝送線路における一方の第２の伝送線路に接続された他端とを有しており、互いにインダクタンスを増加させるように第１のインダクタと電磁気的に結合している第２のインダクタと、（ｃ）一対の第１の伝送線路における他方の第１の伝送線路に接続された一端を有する第３のインダクタと、（ｄ）第３のインダクタの他端に接続された一端と一対の第２の伝送線路における他方の第２の伝送線路に接続された他端とを有しており、互いにインダクタンスを増加させるように第３のインダクタと電磁気的に結合している第４のインダクタと、（ｅ）第１のインダクタの他端および第２のインダクタの一端に接続された一端とグランド端子に接続された他端とを有する第１のサージ吸収素子と、（ｆ）第３のインダクタの他端および第４のインダクタの一端に接続された一端とグランド端子に接続された他端とを有する第２のサージ吸収素子とを有している。
【００１４】
この第３の記憶装置のサージ吸収回路は、静電サージ低減に優れた第１のサージ吸収素子および第２のサージ吸収素子を有しているので、静電サージを低減することができる。また、このサージ吸収回路によれば、電磁気的に結合された第１のインダクタと第２のインダクタとを有しており、電磁気的に結合された第３のインダクタと第４のインダクタとを有しているので、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタと第２のインダクタとの結合係数および第３のインダクタと第４のインダクタとの結合係数を設定することが可能である。更に、このサージ吸収回路によれば、当該サージ吸収回路の入力インピーダンスと、一対の第１の伝送線路の特性インピーダンスおよび一対の第２の伝送線路の特性インピーダンスとを整合させるように、第１のサージ吸収素子の浮遊容量成分に対して第１のインダクタのインダクタンスと第２のインダクタのインダクタンスとを設定することが可能であり、第２のサージ吸収素子の浮遊容量成分に対して第３のインダクタのインダクタンスと第４のインダクタのインダクタンスとを設定することが可能である。したがって、このサージ吸収回路は、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、このサージ吸収回路を備える第３の記憶装置は、差動の高速信号を劣化させることなく、コネクタを介して外部から入力される静電サージを低減することができる。
【００１５】
本発明の第４の記憶装置は、コネクタと、記憶部と、コネクタと記憶部との間に設けられており、一対の第１の伝送線路を介してコネクタに接続されると共に、一対の第２の伝送線路を介して記憶部に接続されたサージ吸収回路とを備えている。サージ吸収回路は、第３の記憶装置が備えるサージ吸収回路に加えて、第１のインダクタの一端と第２のインダクタの他端との間に設けられた第１の容量素子と、第３のインダクタの一端と第４のインダクタの他端との間に設けられた第２の容量素子とを更に有している。
【００１６】
この第４の記憶装置のサージ吸収回路によれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタと第２のインダクタとの結合係数、第３のインダクタと第４のインダクタとの結合係数、第１の容量素子の容量値、および、第２の容量素子の容量値を設定することが可能である。更に、このサージ吸収回路によれば、当該サージ吸収回路の入力インピーダンスと、一対の第１の伝送線路の特性インピーダンスおよび一対の第２の伝送線路の特性インピーダンスとを整合させるように、第１のサージ吸収素子の浮遊容量成分および第２のサージ吸収素子の浮遊容量成分に対して、第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタそれぞれのインダクタンス、第１のインダクタと第２のインダクタとの結合係数、および、第３のインダクタと第４のインダクタとの結合係数を設定することが可能である。
【００１７】
また、第１のサージ吸収素子および第２のサージ吸収素子の浮遊誘導成分を考慮する必要がある場合であっても、第１のインダクタと第２のインダクタとの電磁気的結合によって、第１のサージ吸収素子の浮遊誘導成分をキャンセルする負性誘導成分を得ることができ、第３のインダクタと第４のインダクタとの電磁気的結合によって、第２のサージ吸収素子の浮遊誘導成分をキャンセルする負性誘導成分を得ることができる。更に、入力インピーダンスが、一対の第１の伝送線路の特性インピーダンスおよび一対の第２の伝送線路の特性インピーダンスと整合し、且つ広帯域にわたって一定に維持されるように、第１のインダクタと第２のインダクタとのそれぞれのインダクタンス、結合係数、第３のインダクタと第４のインダクタとのそれぞれのインダクタンス、結合係数、第１の容量素子および第２の容量素子それぞれの容量値を、設定することが可能である。故に、このサージ吸収回路を備える第４の記憶装置は、差動の高速信号を劣化させることなく、コネクタを介して外部から入力される静電サージを低減することができる。
【００１８】
本発明の第５の記憶装置は、コネクタと、記憶部と、コネクタと記憶部との間に設けられており、一対の第１の伝送線路を介してコネクタに接続されると共に、一対の第２の伝送線路を介して記憶部に接続されたサージ吸収回路とを備えている。サージ吸収回路は、（ａ）一対の第１の伝送線路における一方の第１の伝送線路に接続された一端を有する第１のインダクタと、（ｂ）第１のインダクタの他端に接続された一端と一対の第２の伝送線路における一方の第２の伝送線路に接続された他端とを有する第２のインダクタと、（ｃ）一対の第１の伝送線路における他方の第１の伝送線路に接続された一端を有する第３のインダクタと、（ｄ）第３のインダクタの他端に接続された一端と一対の第２の伝送線路における他方の第２の伝送線路に接続された他端とを有する第４のインダクタと、（ｅ）第１のインダクタの他端および第２のインダクタの一端に接続された一端とグランド端子に接続された他端とを有する第１のサージ吸収素子と、（ｆ）第３のインダクタの他端および第４のインダクタの一端に接続された一端とグランド端子に接続された他端とを有する第２のサージ吸収素子とを有している。第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタは、差動信号が印加された場合に互いにインダクタンスを増加させるように電磁気的に結合している。
【００１９】
この第５の記憶装置のサージ吸収回路は、静電サージ低減に優れた第１のサージ吸収素子および第２のサージ吸収素子を有しているので、静電サージを低減することができる。また、このサージ吸収回路によれば、電磁気的に結合された第１のインダクタ、第３のインダクタ、第２のインダクタ、および、第４のインダクタを有しているので、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタのそれぞれの結合係数を設定することが可能である。更に、このサージ吸収回路によれば、当該サージ吸収回路の入力インピーダンスと、一対の第１の伝送線路の特性インピーダンスおよび一対の第２の伝送線路の特性インピーダンスとを整合させるように、第１のサージ吸収素子および第２のサージ吸収素子のそれぞれの浮遊容量成分および浮遊誘導成分に対して、第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタとのそれぞれのインダクタンス、結合係数を設定することが可能である。したがって、このサージ吸収回路は、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、このサージ吸収回路を備える第５の記憶装置は、差動の高速信号を劣化させることなく、コネクタを介して外部から入力される静電サージを低減することができる。
【００２０】
本発明の第６の記憶装置は、コネクタと、記憶部と、コネクタと記憶部との間に設けられており、一対の第１の伝送線路を介してコネクタに接続されると共に、一対の第２の伝送線路を介して記憶部に接続されたサージ吸収回路とを備えている。サージ吸収回路は、第５の記憶装置が備えるサージ吸収回路に加えて、第１のインダクタの一端と第２のインダクタの他端との間に設けられた第１の容量素子と、第３のインダクタの一端と第４のインダクタの他端との間に設けられた第２の容量素子とを更に有している。
【００２１】
この第６の記憶装置のサージ吸収回路によれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタとの結合係数と、第１の容量素子および第２の容量素子それぞれの容量値とを設定することが可能である。更に、このサージ吸収回路によれば、当該サージ吸収回路の入力インピーダンスと、一対の第１の伝送線路の特性インピーダンスおよび一対の第２の伝送線路の特性インピーダンスとを整合させるように、第１のサージ吸収素子および第２のサージ吸収素子の浮遊容量成分に対して、第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタそれぞれのインダクタンス、結合係数を設定することが可能である。
【００２２】
また、第１のサージ吸収素子の浮遊誘導成分および第２のサージ吸収素子の浮遊誘導成分を考慮する必要がある場合であっても、第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタの電磁気的結合によって、第１のサージ吸収素子の浮遊誘導成分および第２のサージ吸収素子の浮遊誘導成分をキャンセルする負性誘導成分を得ることができる。更に、入力インピーダンスが、一対の第１の伝送線路の特性インピーダンスおよび一対の第２の伝送線路の特性インピーダンスと整合し、且つ広帯域にわたって一定に維持されるように、第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタそれぞれのインダクタンス、結合係数、および、第１の容量素子および第２の容量素子それぞれの容量値を、設定することが可能である。故に、このサージ吸収回路を備える第６の記憶装置は、差動の高速信号を劣化させることなく、コネクタを介して外部から入力される静電サージを低減することができる。
【００２３】
本発明の第７の記憶装置は、コネクタと、記憶部と、コネクタと記憶部との間に設けられており、一対の第１の伝送線路を介してコネクタに接続されると共に、一対の第２の伝送線路を介して記憶部に接続されたサージ吸収回路とを備えている。サージ吸収回路は、（ａ）一対の第１の伝送線路における一方の第１の伝送線路に接続された一端を有する第１のインダクタと、（ｂ）第１のインダクタの他端に接続された一端と一対の第２の伝送線路における一方の第２の伝送線路に接続された他端とを有する第２のインダクタと、（ｃ）一対の第１の伝送線路における他方の第１の伝送線路に接続された一端を有しており、差動信号が印加された場合に互いにインダクタンスを増加させるように第１のインダクタと電磁気的に結合している第３のインダクタと、（ｄ）第３のインダクタの他端に接続された一端と一対の第２の伝送線路における他方の第２の伝送線路に接続された他端とを有しており、差動信号が印加された場合に互いにインダクタンスを増加させるように第２のインダクタと電磁気的に結合している第４のインダクタと、（ｅ）第１のインダクタの他端および第２のインダクタの一端に接続された一端とグランド端子に接続された他端とを有する第１のサージ吸収素子と、（ｆ）第３のインダクタの他端および第４のインダクタの一端に接続された一端とグランド端子に接続された他端とを有する第２のサージ吸収素子と、（ｇ）第１のインダクタの一端と第２のインダクタの他端との間に設けられた第１の容量素子と、（ｈ）第３のインダクタの一端と第４のインダクタの他端との間に設けられた第２の容量素子とを有している。
【００２４】
この第７の記憶装置のサージ吸収回路は、静電サージ低減に優れた第１のサージ吸収素子および第２のサージ吸収素子を有しているので、静電サージを低減することができる。また、このサージ吸収回路によれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１の容量素子および第２の容量素子それぞれの容量値を設定することが可能である。更に、このサージ吸収回路によれば、電磁気的に結合された第１のインダクタと第３のインダクタとを有しており、電磁気的に結合された第２のインダクタと第４のインダクタとを有しているので、当該サージ吸収回路の入力インピーダンスと、一対の第１の伝送線路の特性インピーダンスおよび一対の第２の伝送線路の特性インピーダンスとを整合させるように、第１のサージ吸収素子および第２のサージ吸収素子の浮遊容量成分に対して、第１のインダクタ、第２のインダクタ、第３のインダクタ、および、第４のインダクタそれぞれのインダクタンス、第１のインダクタと第３のインダクタとの結合係数、第２のインダクタと第４のインダクタとの結合係数を設定することが可能である。したがって、このサージ吸収回路は、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、このサージ吸収回路を備える第７の記憶装置は、差動の高速信号を劣化させることなく、コネクタを介して外部から入力される静電サージを低減することができる。
【００２５】
本発明の第８の記憶装置は、コネクタと、記憶部と、コネクタと記憶部との間に設けられており、一対の第１の伝送線路を介してコネクタに接続されると共に、一対の第２の伝送線路を介して記憶部に接続されたサージ吸収回路とを備えている。サージ吸収回路は、（ａ）一対の第１の伝送線路における一方の第１の伝送線路に接続された一端を有する第１のインダクタと、（ｂ）第１のインダクタの他端に接続された一端と一対の第２の伝送線路における一方の第２の伝送線路に接続された他端とを有する第２のインダクタと、（ｃ）一対の第１の伝送線路における他方の第１の伝送線路に接続された一端を有する第３のインダクタと、（ｄ）第３のインダクタの他端に接続された一端と一対の第２の伝送線路における他方の第２の伝送線路に接続された他端とを有する第４のインダクタと、（ｅ）第１のインダクタの他端および第２のインダクタの一端に接続された一端とグランド端子に接続された他端とを有する第１のサージ吸収素子と、（ｆ）第３のインダクタの他端および第４のインダクタの一端に接続された一端とグランド端子に接続された他端とを有する第２のサージ吸収素子と、（ｇ）第１のインダクタの一端と第２のインダクタの他端との間に設けられた第１の容量素子と、（ｈ）第３のインダクタの一端と第４のインダクタの他端との間に設けられた第２の容量素子とを有している。
【００２６】
この第８の記憶装置のサージ吸収回路は、静電サージ低減に優れた第１のサージ吸収素子および第２のサージ吸収回路を有しているので、静電サージを低減することができる。また、このサージ吸収回路によれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１の容量素子の容量値および第２の容量素子の容量値を設定することが可能である。更に、このサージ吸収回路によれば、当該サージ吸収回路の入力インピーダンスと、一対の第１の伝送線路の特性インピーダンスおよび一対の第２の伝送線路の特性インピーダンスとを整合させるように、第１のサージ吸収素子の浮遊容量成分に対して第１のインダクタのインダクタンスと第２のインダクタのインダクタンスとを設定することが可能であり、第２のサージ吸収素子の浮遊容量成分に対して第３のインダクタのインダクタンスと第４のインダクタのインダクタンスとを設定することが可能である。したがって、このサージ吸収回路は、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、このサージ吸収回路を備える第８の記憶装置は、差動の高速信号を劣化させることなく、コネクタを介して外部から入力される静電サージを低減することができる。
【００２７】
上記した第１及び第２の記憶装置それぞれのサージ吸収回路は、内部及び表面に導体パターンを有する積層体によって構成されていることが好ましい。この構成によれば、サージ吸収回路を小型にし、且つ、浮遊容量成分を小さくすることができる。
【００２８】
また、上記した第３〜第８の記憶装置それぞれのサージ吸収回路は、内部及び表面に導体パターンを有する積層体によって構成されており、第１のサージ吸収素子の他端と第２のサージ吸収素子の他端とは、積層体の積層方向に平行な２つの側面側に積層体に対して対称的に設けられたグランド配線を介してグランド端子に接続されていることが好ましい。
【００２９】
この構成によれば、上記同様、サージ吸収回路を小型にし、且つ、浮遊容量成分を小さくすることができる。また、この構成によれば、第１のサージ吸収素子の他端と第２のサージ吸収素子の他端とがグランド配線を介してグランド端子に接続されており、このグランド配線が積層体の積層方向に平行な２つの側面側に積層体に対して対称的に設けられているので、第１のサージ吸収素子と第２のサージ吸収素子とにおける浮遊誘導成分のばらつきおよび浮遊容量成分のばらつきが低減される。したがって、差動の高速信号に対する減衰特性のばらつきが低減される。
【発明の効果】
【００３０】
本発明によれば、高速信号を劣化させることなく、外部から入力される静電サージを低減することが可能な記憶装置が提供される。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の好適な実施の形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【００３２】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る記憶装置を示す一部破断斜視図であり、図２は、図１に示す記憶装置を反対方向から見た一部破断斜視図である。また、図３は、本発明の第１の実施の形態に係る記憶装置を示す回路図である。記憶装置１０は、コネクタ１１、外枠１２、基板１３、制御部２０、メモリ２１、および積層サージ吸収部品２６を備えている。
【００３３】
記憶装置１０は、コネクタ１１によって外部のリーダライタ装置と着脱可能となっている。コネクタ１１は、略直方体の箱状の外枠１２に固定されており、外枠１２内に設けられた基板１３に電気的に接続されている。コネクタ１１は、リーダライタ装置から供給される電源電力を基板１３へ導く。また、コネクタ１１は、リーダライタ装置と基板１３との間で信号伝達を行う。
【００３４】
基板１３は、外枠１２の内面に固定されている。基板１３の一方の主面１３ａおよび他方の主面１３ｂは、外枠１２の内面と離間している。基板１３の主面１３ａ上には、第１の電源配線１５、第２の電源配線（例えば、接地配線）１６、第１の伝送線路１７、第２の伝送線路１８、および、グランド配線１９が設けられている。
【００３５】
第１の電源配線１５および第２の電源配線１６は、軸線Ｘ方向に延びる導体パターンである。第１の電源配線１５および第２の電源配線１６は、コネクタ１１から受ける電源電力を制御部２０およびメモリ２１へ供給するための配線である。第１の電源配線１５と第２の電源配線１６との間には、第１の伝送線路１７と第２の伝送線路１８とが設けられている。
【００３６】
第１の伝送線路１７と第２の伝送線路１８とは、軸線Ｘ方向に延びる導体パターンであり、軸線Ｘ方向に順に設けられている。第１の伝送線路１７はコネクタ１１に接続されており、第２の伝送線路１８は制御部２０に接続されている。第１の伝送線路１７と第２の伝送線路１８との間には、グランド配線１９が設けられている。グランド配線１９は、軸線Ｘ方向に直交する方向に延びる導体パターンである。グランド配線１９は、コネクタ１１におけるグランド端子に接続されている。グランド配線１９は、例えば、ビアおよび基板１３の主面１３ｂ上に設けられた導体パターンを介して、接地パターンとなっている第２の電源配線１６に接続されることによってグランド端子に接続されている。なお、グランド配線１９は、基板１３の主面１３ａ上に設けられた導体パターンを介して、接地パターンとなっている第２の電源配線１６に接続されていても良い。さらにグランド配線１９は、ビアおよび基板１３の主面１３ｂ上に設けられた導体パターンを介して、他の接地パターンに接続されることによってコネクタ１１とは別に設けられたグランド端子（例えばシステムグランド端子）に接続されていても良い。また、第１の伝送線路１７と第２の第２の伝送線路１８との間には、積層サージ吸収部品２６が搭載されている。
【００３７】
積層サージ吸収部品２６は、略直方体の積層体２８の表面に、第１の電極３０、第２の電極３２、および、第３の電極３４、３６を有している。第１の電極３０は第１の伝送線路１７に接続されており、第２の電極３２は第２の伝送線路１８に接続されている。第３の電極３４、３６はグランド配線１９に接続されている。積層サージ吸収部品２６は、積層体２８内部に形成された導体パターンによってサージ吸収回路を構成している。サージ吸収回路の詳細は後述する。
【００３８】
また、基板１３の主面１３ａ上には制御部２０が搭載されており、基板１３の主面１３ｂ上にはメモリ２１が搭載されている。制御部２０は、コネクタ１１、第１の伝送線路１７、積層サージ吸収部品２６、および第２の伝送線路１８を介してコネクタ１１に接続されたリーダライタ装置から受ける要求信号に基づいて、メモリ２１に記憶されている情報を読み出し、この情報に応じた応答信号をリーダライタ装置へ出力する。また、制御部２０は、リーダライタ装置から受ける要求信号に基づいて、要求信号に応じた情報をメモリ２１に書き込む。本実施の形態では、制御部２０とメモリ２１とが記憶部２２として機能する。
【００３９】
このように、記憶装置１０は、コネクタ１１と、記憶部２２と、内部にサージ吸収回路を有する積層サージ吸収部品２６とを備えており、コネクタ１１によって接続されたリーダライタ装置からの要求信号に基づいて、記憶部２２に記憶された情報を出力したり、記憶部２２に情報を書き込んだりすることができる。
【００４０】
次に、第１の実施の形態の記憶装置１０に適用可能なサージ吸収回路について説明する。図４は、第１の実施の形態に係る記憶装置に適用可能なサージ吸収回路を示す回路図である。図４に示すサージ吸収回路４０は、第１の入出力端子４０ａ、第２の入出力端子４０ｂ、第３の入出力端子４０ｃ、第１のインダクタ４２、第２のインダクタ４４、および、サージ吸収素子４６を有している。
【００４１】
第１の入出力端子４０ａは、積層サージ吸収部品２６の第１の電極３０であり、第２の入出力端子４０ｂは、積層サージ吸収部品２６の第２の電極３２である。また、第３の入出力端子４０ｃは、積層サージ吸収部品２６の第３の電極３４、３６である。
【００４２】
第１のインダクタ４２の一端は第１の入出力端子４０ａに接続されており、第１のインダクタ４２の他端はノードＮ１に接続されている。ノードＮ１には第２のインダクタ４４の一端が更に接続されており、この第２のインダクタ４４の他端は第２の入出力端子４０ｂに接続されている。これらの第１のインダクタ４２と第２のインダクタ４４とは電磁気的に結合している。具体的には、第１のインダクタ４２と第２のインダクタ４４とは、互いにインダクタンスを増加させるように磁気結合している。すなわち、第１の入出力端子４０ａから第２の入出力端子４０ｂに向かう方向又はその逆方向に電流が流れている場合に、その電流によって第１のインダクタ４２及び第２のインダクタ４４に生じる磁界の向きが同一となり、その結果、互いのインダクタンスが増加するように結合している。第１のインダクタ４２と第２のインダクタ４４との結合係数は、０．０１より大きく１以下であることが好ましい。
【００４３】
上記のノードＮ１には、第１のサージ吸収素子４６の一端が更に接続されている。第１のサージ吸収素子４６の他端は第３の入出力端子４０ｃに接続されている。第１のサージ吸収素子４６は、本実施の形態では、ＺｎＯなどの金属酸化物からなるバリスタである。第１のサージ吸収素子４６は、端子間電圧が所定の電圧より小さいときには、端子間に大きな抵抗値を有する。一方、第１のサージ吸収素子４６は、端子間電圧が所定の電圧より大きいときには、端子間の抵抗値を小さくすることによって端子間に電流を流し、端子間の電圧を所定の電圧にクランプする。なお、所定の電圧とは、第１のサージ吸収素子４６の特性で定まる値である。
【００４４】
したがって、第１の入出力端子４０ａに電圧レベルが小さい信号が入力されるときには、サージ吸収回路４０は、第１のサージ吸収素子４６の端子間の抵抗値が大きいので、信号を第２の入出力端子４０ｂに出力する。同様に、第２の入出力端子４０ｂに電圧レベルが小さい信号が入力されるときには、サージ吸収回路４０は、第１のサージ吸収素子４６の端子間の抵抗値が大きいので、信号を第１の入出力端子４０ａに出力する。
【００４５】
一方、第１の入出力端子４０ａに静電サージが入力されると、サージ吸収回路４０は、第１のサージ吸収素子４６によって第１の入出力端子４０ａと第３の入出力端子４０ｃとの端子間の抵抗値が小さくなり、第１の入出力端子４０ａと第３の入出力端子４０ｃとの端子間に電流を流し、ノードＮ１の電圧をクランプする。このようにして、サージ吸収回路４０は、第１の入出力端子４０ａに静電サージが入力されても、第２の入出力端子４０ｂに出力される電圧を低減する。
【００４６】
同様に、第２の入出力端子４０ｂに静電サージが入力されると、サージ吸収回路４０は、第１のサージ吸収素子４６によって第２の入出力端子４０ｂと第３の入出力端子４０ｃとの端子間の抵抗値が小さくなり、第２の入出力端子４０ｂと第３の入出力端子４０ｃとの端子間に電流を流し、ノードＮ１の電圧をクランプする。このようにして、サージ吸収回路４０は、第２の入出力端子４０ｂに静電サージが入力されても、第１の入出力端子４０ａに出力される電圧を低減する。
【００４７】
図５は、図４に示すサージ吸収回路を等価的に示す回路図である。第１のインダクタ４２および第２のインダクタ４４は、電磁気的に結合しているので、２つのインダクタ４８、５０と負性インダクタ（負性誘導素子）５２とで等価的に表わすことができる。また、第１のサージ吸収素子４６は、並列に接続された可変抵抗素子と浮遊容量素子（浮遊容量成分）５４とで等価的に表すことができるが、小信号の高速信号に対しては浮遊容量素子５４のみで近似することができる。
【００４８】
図５に示す等価回路では、インダクタ４８の一端は第１の入出力端子４０ａに接続されており、インダクタ４８の他端はノードＮ２に接続されている。ノードＮ２には更にインダクタ５０の一端も接続されており、インダクタ５０の他端は第２の入出力端子４０ｂに接続されている。また、ノードＮ２には負性インダクタ５２の一端も接続されており、負性インダクタ５２の他端は浮遊容量素子５４の一端に接続されている。浮遊容量素子５４は、第３の入出力端子４０ｃに接続されている。
【００４９】
ここで、第１のインダクタ４２のインダクタンスおよび第２のインダクタ４４のインダクタンスをＬｚとし、第１のインダクタ４２と第２のインダクタ４４との結合係数の値をＫｚとすると、インダクタ４８のインピーダンスおよびインダクタ５０のインダクタンスは「（１＋Ｋｚ）・Ｌｚ」となり、負性インダクタ５２のインダクタンスは「−Ｋｚ・Ｌｚ」となる。また、浮遊容量素子５４の容量値をＣｚとする。これより、図５に示すサージ吸収回路４０の入力インピーダンスは、下式（１）で表される。
【数１】
0004404060.tif 000002
【００５０】
上記（１）式によれば、Ｋｚ＝±１とすると、右辺のωを含む第２項が０となり、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。ただし、Ｋｚ＝−１の場合にはＺｉｎ＝０となるので適当でない。
【００５１】
更に、Ｋｚ＝１とし、下式（２）を満たすようにＬｚを設定すれば、サージ吸収回路４０の入力インピーダンスＺｉｎを、サージ吸収回路４０に接続される伝送線路の特性インピーダンスＺｏに整合させることができる。なお、サージ吸収回路４０では、第１の入出力端子４０ａ側からの入力インピーダンスと第２の入出力端子４０ｂ側からの入力インピーダンスとは同一である。
【数２】
0004404060.tif 000003
【００５２】
このように、本実施の形態のサージ吸収回路４０によれば、静電サージ低減に優れた第１のサージ吸収素子４６を有しているので、静電サージを低減することができる。また、本実施の形態のサージ吸収回路４０によれば、電磁気的に結合された第１のインダクタ４２と第２のインダクタ４４とを有しているので、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタ４２と第２のインダクタ４４との結合係数を設定することが可能である。更に、本実施の形態のサージ吸収回路４０によれば、当該サージ吸収回路４０の入力インピーダンスと、第１の伝送線路１７の特性インピーダンスおよび第２の伝送線路１８の特性インピーダンスとを整合させるように、第１のサージ吸収素子４６の浮遊容量成分に対して第１のインダクタ４２のインダクタンスと第２のインダクタ４４のインダクタンスとを設定することが可能である。したがって、このサージ吸収回路４０は、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、このサージ吸収回路４０を備える本実施の形態の記憶装置１０は、高速信号を劣化させることなく、コネクタ１１を介して外部から入力される静電サージを低減することができる。
【００５３】
［第１の実施の形態の記憶装置に適用可能なサージ吸収回路の変形例１］
図６は、第１の実施の形態の記憶装置に適用可能な変形例１に係るサージ吸収回路を示す回路図である。図６に示すサージ吸収回路４０Ａは、サージ吸収回路４０と同様の要素に加えて、更に第１の容量素子５６を有している。
【００５４】
第１の容量素子５６の一端は、第１の入出力端子４０ａと第１のインダクタ４２の一端とを接続するためのノードＮ３に接続されている。第１の容量素子５６の他端は、第２の入出力端子４０ｂと第２のインダクタ４４の他端とを接続するためのノードＮ４に接続されている。
【００５５】
図７は、図６に示すサージ吸収回路を等価的に表す回路図である。サージ吸収回路４０と同様に、電磁気的に結合している第１のインダクタ４２および第２のインダクタ４４は、２つのインダクタ４８、５０と負性インダクタ（負性誘導素子）５２とで表すことができる。また、第１のサージ吸収素子４６は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）５４のみで近似することができる。
【００５６】
第１のインダクタ４２のインダクタンスおよび第２のインダクタ４４のインダクタンスをＬｚとし、第１のインダクタ４２と第２のインダクタ４４との結合係数の値をＫｚとすると、インダクタ４８のインダクタンスおよびインダクタ５０のインダクタンスは「（１＋Ｋｚ）Ｌｚ」となり、負性インダクタ５２のインダクタンスは「−ＫｚＬｚ」となる。また、第１の容量素子５６の容量値をＣｓとし、浮遊容量素子５４の容量値をＣｚとする。これより、図７に示すサージ吸収回路４０Ａの入力インピーダンスは、下式（３）で表される。
【数３】
0004404060.tif 000004
【００５７】
上記（３）式によれば、下式（４）を満たすようにＣｓを設定すれば、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。
【００５８】
更に、下記（４）式を満たすようにＣｓを設定し、下式（５）を満たすようにＬｚを設定すれば、サージ吸収回路４０Ａの入力インピーダンスＺｉｎを、サージ吸収回路４０Ａに接続される伝送線路の特性インピーダンスＺｏに整合させることができる。なお、サージ吸収回路４０Ａでは、第１の入出力端子４０ａ側からの入力インピーダンスと第２の入出力端子４０ｂ側からの入力インピーダンスとは同一である。
【数４】
0004404060.tif 000005
【数５】
0004404060.tif 000006
【００５９】
上記（４）式および（５）式からも分かるように、変形例１のサージ吸収回路４０Ａによれば、Ｋｚを任意に選ぶことができる。すなわち、変形例１のサージ吸収回路４０Ａでは、Ｋｚを変更することによってＣｓおよびＬｚを変更することができるので、サージ吸収回路４０よりも柔軟性の高い回路設計が可能となる。
【００６０】
このように、変形例１のサージ吸収回路４０Ａによれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタ４２と第２のインダクタ４４との結合係数および第１の容量素子５６の容量値を設定することが可能である。更に、変形例１のサージ吸収回路４０Ａによれば、当該サージ吸収回路４０Ａの入力インピーダンスと、第１の伝送線路１７の特性インピーダンスおよび第２の伝送線路１８の特性インピーダンスとを整合させるように、第１のサージ吸収素子４６の浮遊容量成分に対して第１のインダクタ４２と第２のインダクタ４４とのそれぞれのインダクタンス、および、第１のインダクタ４２と第２のインダクタ４４との結合係数を設定することが可能である。故に、サージ吸収回路４０に代えて変形例１のサージ吸収回路４０Ａを備える本実施の形態の記憶装置１０は、高速信号を劣化させることなく、コネクタ１１を介して外部から入力される静電サージを低減することができる。
【００６１】
上記の説明では、第１のサージ吸収素子４６を浮遊容量素子５４のみで近似したが、実際には、第１のサージ吸収素子４６には浮遊誘導素子（浮遊誘導成分）も含まれている。図８は、第１のサージ吸収素子の等価的な回路図である。図８に示す第１のサージ吸収素子４６は、並列に接続された可変抵抗素子５８および浮遊容量素子５４と、これらに直列に接続された浮遊誘導素子５９とで表される。この浮遊誘導素子５９もサージ吸収回路４０の入力インピーダンスを周波数に対して変動させる原因となる。すなわち、この浮遊誘導素子５９も高速な送受信信号の劣化の原因となる。
【００６２】
しかしながら、変形例１のサージ吸収回路４０Ａによれば、電磁気的に結合されている第１のインダクタ４２および第２のインダクタ４４が負性インダクタ５２を有するので、この負性インダクタ５２によって第１のサージ吸収素子４６に含まれる浮遊誘導素子５９をキャンセルすることができる。ただし、見かけ上、結合が小さくなった状態と同じになるため、ＫｚとＬｚはそのままで、Ｃｓを下記（６）式とする。
【数６】
0004404060.tif 000007
ただし、Ｌｅは浮遊誘導素子５９のインダクタンスであり、ＫｚＬｚ≧Ｌｅである。上記（６）式を満たすようにＣｓを設定することによって、第１のサージ吸収素子４６に浮遊容量素子５４と浮遊誘導素子５９とが含まれていても、サージ吸収回路４０Ａの入力インピーダンスＺｉｎを、サージ吸収回路４０Ａに接続される伝送線路の特性インピーダンスＺｏに整合させることができる。
【００６３】
このように、変形例１のサージ吸収回路４０Ａによれば、第１のインダクタ４２と第２のインダクタ４４との電磁気的結合によって、第１のサージ吸収素子４６の浮遊誘導成分をキャンセルする負性誘導成分を得ることができる。更に、入力インピーダンスが、第１の伝送線路１７の特性インピーダンスおよび第２の伝送線路１８の特性インピーダンスと整合し、且つ広帯域にわたって一定に維持されるように、第１のインダクタ４２と第２のインダクタ４４とのそれぞれのインダクタンス、結合係数、および第１の容量素子５６の容量値を、設定することが可能である。故に、サージ吸収回路４０に代えて変形例１のサージ吸収回路４０Ａを備える本実施の形態の記憶装置１０は、高速信号を劣化させることなく、コネクタ１１を介して外部から入力される静電サージを低減することができる。
【００６４】
［第１の実施の形態の記憶装置に適用可能なサージ吸収回路の変形例２］
図９は、第１の実施の形態の記憶装置に適用可能な変形例２に係るサージ吸収回路を示す回路図である。図９に示すサージ吸収回路４０Ｂは、第１のインダクタと第２のインダクタとが電磁気的に結合していない点において、変形例１のサージ吸収回路４０Ａと異なっている。サージ吸収回路４０Ｂの他の構成は、変形例１のサージ吸収回路４０Ａと同一である。
【００６５】
サージ吸収回路４０Ｂは、サージ吸収回路４０Ａにおいて、電磁気的に結合している第１のインダクタ４２および第２のインダクタ４４の代わりに、それぞれ、電磁気的に結合していない第１のインダクタ６０および第２のインダクタ６２を備えている。第１のインダクタ６０と第２のインダクタ６２との結合係数の値は、０．０１以下であることが好ましい。
【００６６】
ここで、第１のインダクタ６０のインダクタンスおよび第２のインダクタ６２のインダクタンスをＬｘとし、第１の容量素子５６の容量値をＣｘとする。第１のサージ吸収素子４６は小信号の高速信号に対して浮遊容量素子（浮遊容量成分）５４のみで近似し、この浮遊容量素子５４の容量値をＣｚとする。これより、図９に示すサージ吸収回路４０Ｂの入力インピーダンスは、下式（７）で表される。
【数７】
0004404060.tif 000008
【００６７】
上記（７）式によれば、下式（８）を満たすようにＣｘを設定すれば、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。
【００６８】
更に、下記（８）式を満たすようにＣｘを設定し、下式（９）を満たすようにＬｘを設定すれば、サージ吸収回路４０Ｂの入力インピーダンスＺｉｎを、サージ吸収回路４０Ｂに接続される伝送線路の特性インピーダンスＺｏに整合させることができる。なお、サージ吸収回路４０Ｂでは、第１の入出力端子４０ａ側からの入力インピーダンスと第２の入出力端子４０ｂ側からの入力インピーダンスとは同一である。
【数８】
0004404060.tif 000009
【数９】
0004404060.tif 000010
【００６９】
このように、変形例２のサージ吸収回路４０Ｂによれば、静電サージ低減に優れた第１のサージ吸収素子４６を有しているので、静電サージを低減することができる。また、変形例２のサージ吸収回路４０Ｂによれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１の容量素子５６の容量値を設定することが可能である。更に、変形例２のサージ吸収回路４０Ｂによれば、当該サージ吸収回路４０Ｂの入力インピーダンスと、第１の伝送線路１７の特性インピーダンスおよび第２の伝送線路１８の特性インピーダンスとを整合させるように、第１のサージ吸収素子４６の浮遊容量成分に対して第１のインダクタ６０のインダクタンスと第２のインダクタ６２のインダクタンスとを設定することが可能である。したがって、変形例２のサージ吸収回路４０Ｂは、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、サージ吸収回路４０に代えて変形例２のサージ吸収回路４０Ｂを備える本実施の形態の記憶装置１０は、高速信号を劣化させることなく、コネクタ１１を介して外部から入力される静電サージを低減することができる。
【００７０】
［第２の実施の形態］
図１０は、本発明の第２の実施の形態に係る記憶装置を示す一部破断斜視図であり、図１１は、図１０に示す記憶装置の基板における部分Aを拡大して示す図である。記憶装置１０Ａは、コネクタ１１および基板１３の代わりにそれぞれコネクタ１１Ａおよび基板１３Ａを備えており、積層サージ吸収部品２６に代えて積層サージ吸収部品２６Ａを備えている点において第１の実施の形態の記憶装置１０と異なっている。記憶装置１０Ａの他の構成は、記憶装置１０と同様である。記憶装置１０Ａは、例えばＵＳＢメモリである。
【００７１】
記憶装置１０Ａは、コネクタ１１Ａによって外部のリーダライタ装置と着脱可能となっている。コネクタ１１Ａは、略直方体の箱状の外枠１２に固定されており、外枠１２内に設けられた基板１３Ａに電気的に接続されている。コネクタ１１Ａは、ＵＳＢ用コネクタであり、リーダライタ装置から供給される電源電力を基板１３Ａへ導く。また、コネクタ１１Ａは、リーダライタ装置と基板１３Ａとの間で差動信号の伝達を行う。
【００７２】
基板１３Ａは、外枠１２の内面に固定されている。基板１３Aの一方の主面１３ａおよび他方の主面１３ｂは、外枠１２の内面と離間している。基板１３Aの主面１３ａ上には、第１の電源配線１５、第２の電源配線（例えば、接地配線）１６、一対の第１の伝送線路６６、一対の第２の伝送線路６７、および、グランド配線６８，６９が設けられている。
【００７３】
第１の電源配線１５および第２の電源配線１６は、記憶装置１０における対応の配線と同様の導体パターンである。第１の電源配線１５と第２の電源配線１６との間には、一対の第１の伝送線路６６と一対の第２の伝送線路６７とが設けられている。
【００７４】
一対の第１の伝送線路６６と一対の第２の伝送線路６７とは、軸線Ｘ方向に延びる導体パターンであり、軸線Ｘ方向に順に設けられている。一対の第１の伝送線路６６はコネクタ１１Ａに接続されており、一対の第２の伝送線路は制御部２０に接続されている。一対の第１の伝送線路６６は、軸線Ｘに対して線対称的に形成されており、コネクタ１１Ａ側から順に第１の領域Ｂ、第２の領域Ｃ、および第３の領域Ｄを有している。同様に、一対の第２の伝送線路６７は、軸線Ｘに対して線対称的に形成されており、制御部２０側から順に第４の領域Ｅ、第５の領域Ｆ、および第６の領域Ｇを有している。
【００７５】
第３の領域Ｄにおける一対の第１の伝送線路６６の間隔は、第１の領域Ｂにおける一対の第１の伝送線路６６の間隔に比べて狭く、第２の領域Ｃにおける一対の第１の伝送線路６６の間隔は、第１の領域Ｂから第３の領域Ｄへ向けて徐々に狭くなっている。また、第６の領域Ｇにおける一対の第２の伝送線路６７の間隔は、第４の領域Ｅにおける一対の第２の伝送線路６７の間隔に比べて広く、第５の領域Ｆにおける一対の第２の伝送線路６７の間隔は、第４の領域Ｅから第６の領域Ｇへ向けて徐々に広くなっている。例えば、第２の領域Ｃにおける一対の第１の伝送線路６６は、第１の領域Ｂおよび第３の領域Ｄにおける一対の第１の伝送線路６６に対して４５度の角度であることが好ましく、第５の領域Ｆにおける一対の第２の伝送線路６７は、第４の領域Ｅおよび第６の領域Ｇにおける一対の第２の伝送線路６７に対して、４５度の角度であることが好ましい。
【００７６】
第３の領域Ｄにおける一対の第１の伝送線路６６の間、および第６の領域Ｇにおける一対の第２の伝送線路６７の間には、それぞれ、グランド配線６８，６９が設けられている。グランド配線６８，６９は、軸線Ｘ方向に延びる導体パターンであり、軸線Ｘ方向に順に設けられている。グランド配線６８，６９は、コネクタ１１Ａにおけるグランド端子に接続されている。グランド配線６８，６９は、例えば、ビアおよび基板１３Ａの主面１３ｂ上に設けられた導体パターンを介して、接地パターンとなっている第２の電源配線１６に接続されることによってグランド端子に接続されている。なお、グランド配線６８，６９は、基板１３Ａの主面１３ａ上に設けられた導体パターンを介して、接地パターンとなっている第２の電源配線１６に接続されていても良い。さらにグランド配線６８，６９は、ビアおよび基板１３Ａの主面１３ｂ上に設けられた導体パターンを介して、他の接地パターンに接続されることによってコネクタ１１Ａとは別に設けられたグランド端子（例えばシステムグランド端子）に接続されていても良い。
【００７７】
一対の第１の伝送線路６６と一対の第２の伝送線路６７との間には、積層サージ吸収部品２６Ａが搭載されている。
【００７８】
積層サージ吸収部品２６Ａは、略直方体の積層体７４の表面に、第１の電極７６、第２の電極７７、第３の電極７８、第４の電極７９、第５の電極８０、８１、第６の電極８２、第７の電極８３を有している。第１の電極７６は一対の第１の伝送線路６６における一方の第１の伝送線路に接続されており、第２の電極７７は一対の第２の伝送線路６７における一方の第２の伝送線路に接続されている。第３の電極７８は一対の第１の伝送線路６６における他方の第１の伝送線路に接続されており、第４の電極７９は一対の第２の伝送線路６７における他方の第２の伝送線路に接続されている。第５の電極８０、８１は、それぞれグランド配線６８，６９に接続されている。第６の電極８２および第７の電極８３は、それぞれ積層体７４内部に形成された導体パターンを接続するために設けられている。積層サージ吸収部品２６Ａは、積層体７４内部に形成された導体パターンによってサージ吸収回路を構成している。サージ吸収回路の詳細は後述する。
【００７９】
このように、記憶装置１０Ａは、コネクタ１１Ａと、記憶部２２と、内部にサージ吸収回路を有する積層サージ吸収部品２６Ａとを備えており、コネクタ１１Ａによって接続されたリーダライタ装置からの差動の要求信号に基づいて、記憶部２２に記憶された情報を出力したり、記憶部２２に情報を書き込んだりすることができる。
【００８０】
本実施の形態の記憶装置１０Ａによれば、サージ吸収回路を備える積層サージ吸収部品２６Ａ付近の第３の領域Ｄにおける一対の第１の伝送線路６６の間隔が狭められているので、端子間隔が広いコネクタ１１Ａに対して積層サージ吸収部品２６Ａを接続することができる。また、積層サージ吸収部品２６Ａ付近の第６の領域Ｇにおける一対の第２の伝送線路６７の間隔が広げられているので、静電サージを充分に低減できる大きなサイズの積層サージ吸収部品２６Ａを、集積化された制御部２０に対して、小さい実装面積で配置することができる。
【００８１】
また、一対の第１の伝送線路６６の一方と一対の第２の伝送線路６７の一方との総和長と、一対の第１の伝送線路６６の他方と一対の第２の伝送線路６７の他方との総和長とを、最短かつ等長にすることができる。その結果、これらの伝送線路からの放射ノイズを低減することが可能であり、これらの伝送線路における遅延時間を合わせることが可能である。
【００８２】
また、第２の領域Ｃにおける一対の第１の伝送線路６６の間隔が第１の領域Ｂから第３の領域Ｄへ向けて徐々に狭くなっており、第５の領域Ｆにおける一対の第２の伝送線路６７の間隔が第４の領域Ｅから第６の領域Ｇへ向けて徐々に広くなっているので、伝送線路６６，６７の領域境界部における曲げ角度が小さくなり、伝送線路６６，６７の領域境界部すなわち曲げ部における反射を低減することが可能である。特に、伝送線路６６，６７の領域境界部における曲げ角度を４５度とすれば、反射を低減しつつ、実装面積をも低減することができる。
【００８３】
なお、グランド配線６８，６９は、積層サージ吸収部品２６Ａに対して対称的に設けられている。すなわち、グランド配線６８，６９は、線長、線幅、およびビア位置などにおいて、積層サージ吸収部品２６Ａに対して対称的に形成されている。
【００８４】
次に、第２の実施の形態のサージ吸収回路について説明する。図１２は、第２の実施の形態の記憶装置に適用可能なサージ吸収回路を示す回路図である。サージ吸収回路８６は、第１の入出力端子８６ａ、第２の入出力端子８６ｂ、第３の入出力端子８６ｃ、第４の入出力端子８６ｄ、第５の入出力端子８６ｅ、第１のインダクタ８８、第２のインダクタ９０、第１のサージ吸収素子９２、第３のインダクタ９４、第４のインダクタ９６、および、第２のサージ吸収素子９８を有している。
【００８５】
第１の入出力端子８６ａは、積層サージ吸収部品２６Ａの第１の電極７６であり、第２の入出力端子８６ｂは、積層サージ吸収部品２６Ａの第２の電極７７である。第３の入出力端子８６ｃは、積層サージ吸収部品２６Ａの第３の電極７８であり、第４の入出力端子８６ｄは、積層サージ吸収部品２６Ａの第４の電極７９である。第５の入出力端子８６ｅは、積層サージ吸収部品２６Ａの第５の電極８０、８１である。
【００８６】
第１のインダクタ８８の一端は第１の入出力端子８６ａに接続されており、第１のインダクタ８８の他端はノードＮ５に接続されている。ノードＮ５には第２のインダクタ９０の一端が更に接続されており、この第２のインダクタ９０の他端は第２の入出力端子８６ｂに接続されている。これらの第１のインダクタ８８と第２のインダクタ９０とは電磁気的に結合している。具体的には、第１のインダクタ８８と第２のインダクタ９０とは、互いにインダクタンスを増加させるように磁気結合している。すなわち、第１の入出力端子８６ａから第２の入出力端子８６ｂに向かう方向又はその逆方向に電流が流れている場合に、その電流によって第１のインダクタ８８及び第２のインダクタ９０に生じる磁界の向きが同一となり、その結果、互いのインダクタンスが増加するように結合している。第１のインダクタ８８と第２のインダクタ９０との結合係数は、０．０１より大きく１以下であることが好ましい。
【００８７】
上記のノードＮ５には、第１のサージ吸収素子９２の一端が更に接続されている。第１のサージ吸収素子９２の他端はノードＮ６に接続されており、ノードＮ６には更に第５の入出力端子８６ｅが接続されている。第１のサージ吸収素子９２は、第１の実施の形態の第１のサージ吸収素子４６と同様に、ＺｎＯなどの金属酸化物からなるバリスタである。
【００８８】
一方、第３のインダクタ９４の一端は第３の入出力端子８６ｃに接続されており、第３のインダクタ９４の他端はノードＮ７に接続されている。ノードＮ７には第４のインダクタ９６の一端が更に接続されており、この第４のインダクタ９６の他端は第４の入出力端子８６ｄに接続されている。これらの第３のインダクタ９４と第４のインダクタ９６とは電磁気的に結合している。具体的には、第３のインダクタ９４と第４のインダクタ９６とは、互いにインダクタンスを増加させるように磁気結合している。すなわち、第３の入出力端子８６ｃから第４の入出力端子８６ｄに向かう方向又はその逆方向に電流が流れている場合に、その電流によって第３のインダクタ９４及び第４のインダクタ９６に生じる磁界の向きが同一となり、その結果、互いのインダクタンスが増加するように結合している。第３のインダクタ９４と第２のインダクタ９６との結合係数は、０．０１より大きく１以下であることが好ましい。
【００８９】
上記のノードＮ７には、第２のサージ吸収素子９８の一端が更に接続されている。第２のサージ吸収素子９８の他端はノードＮ６に接続されている。第２のサージ吸収素子９８は、第１の実施の形態の第１のサージ吸収素子４６と同様に、ＺｎＯなどの金属酸化物からなるバリスタである。
【００９０】
したがって、第１の入出力端子８６ａおよび第３の入出力端子８６ｃに電圧レベルが小さい差動信号が入力されるときには、第１のサージ吸収素子９２の端子間の抵抗値および第２のサージ吸収素子９８の端子間の抵抗値が大きいので、サージ吸収回路８６は、差動信号を第２の入出力端子８６ｂおよび第４の入出力端子８６ｄに出力する。同様に、第２の入出力端子８６ｂおよび第４の入出力端子８６ｄに電圧レベルが小さい差動信号が入力されるときには、第１のサージ吸収素子９２の端子間の抵抗値および第２のサージ吸収素子９８の端子間の抵抗値が大きいので、サージ吸収回路８６は、差動信号を第１の入出力端子８６ａおよび第３の入出力端子８６ｃに出力する。
【００９１】
一方、第１の入出力端子８６ａに静電サージが入力されると、第１のサージ吸収素子９２によって第１の入出力端子８６ａと第５の入出力端子８６ｅとの端子間の抵抗値が小さくなり、サージ吸収回路８６は、第１の入出力端子８６ａと第５の入出力端子８６ｅとの端子間に電流を流し、ノードＮ５の電圧をクランプする。また、第３の入出力端子８６ｃに静電サージが入力されると、第２のサージ吸収素子９８によって第３の入出力端子８６ｃと第５の入出力端子８６ｅとの端子間の抵抗値が小さくなり、サージ吸収回路８６は、第３の入出力端子８６ｃと第５の入出力端子８６ｅとの端子間に電流を流し、ノードＮ７の電圧をクランプする。このようにして、サージ吸収回路８６は、第１の入出力端子８６ａまたは第３の入出力端子８６ｃに静電サージが入力されても、第２の入出力端子８６ｂまたは第４の入出力端子８６ｄに出力される電圧を低減する。
【００９２】
同様に、第２の入出力端子８６ｂに静電サージが入力されると、第１のサージ吸収素子９２によって第２の入出力端子８６ｂと第５の入出力端子８６ｅとの端子間の抵抗値が小さくなり、サージ吸収回路８６は、第２の入出力端子８６ｂと第５の入出力端子８６ｅとの端子間に電流を流し、ノードＮ５の電圧をクランプする。また、第４の入出力端子８６ｄに静電サージが入力されると、第２のサージ吸収素子９８によって第４の入出力端子８６ｄと第５の入出力端子８６ｅとの端子間の抵抗値が小さくなり、サージ吸収回路８６は、第４の入出力端子８６ｄと第５の入出力端子８６ｅとの端子間に電流を流し、ノードＮ７の電圧をクランプする。このようにして、サージ吸収回路８６は、第２の入出力端子８６ｂまたは第４の入出力端子８６ｄに静電サージが入力されても、第１の入出力端子８６ａまたは第３の入出力端子８６ｃに出力される電圧を低減する。
【００９３】
図１３は、図１２に示すサージ吸収回路を等価的に示す回路図である。第１のインダクタ８８および第２のインダクタ９０は、電磁気的に結合しているので、２つのインダクタ１００、１０２と負性インダクタ（負性誘導素子）１０４とで等価的に表わすことができる。同様に、第３のインダクタ９４および第４のインダクタ９６も、電磁気的に結合しているので、２つのインダクタ１０６、１０８と負性インダクタ（負性誘導素子）１１０とで等価的に表わすことができる。また、上記したように、第１のサージ吸収素子９２は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）１１２のみで近似することができる。同様に、第２のサージ吸収素子９８は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）１１４のみで近似することができる。
【００９４】
図１３に示す等価回路では、インダクタ１００の一端は第１の入出力端子８６ａに接続されており、インダクタ１００の他端はノードＮ８に接続されている。ノードＮ８には更にインダクタ１０２の一端も接続されており、インダクタ１０２の他端は第２の入出力端子８６ｂに接続されている。また、ノードＮ８には負性インダクタ１０４の一端も接続されており、負性インダクタ１０４の他端は浮遊容量素子１１２の一端に接続されている。浮遊容量素子１１２の他端はノードＮ６に接続されており、ノードＮ６には第５の入出力端子８６ｅも更に接続されている。
【００９５】
一方、インダクタ１０６の一端は第３の入出力端子８６ｃに接続されており、インダクタ１０６の他端はノードＮ９に接続されている。ノードＮ９には更にインダクタ１０８の一端も接続されており、インダクタ１０８の他端は第４の入出力端子８６ｄに接続されている。また、ノードＮ９には負性インダクタ１１０の一端も接続されており、負性インダクタ１１０の他端は浮遊容量素子１１４の一端に接続されている。浮遊容量素子１１４の他端はノードＮ６に接続されている。
【００９６】
ここで、第１のインダクタ８８、第２のインダクタ９０、第３のインダクタ９４、および、第４のインダクタ９６のそれぞれのインピーダンスをＬｚとし、第１のインダクタ８８と第２のインダクタ９０との結合係数の値、および、第３のインダクタ９４と第４のインダクタ９６との結合係数の値をＫｚとすると、インダクタ１００、インダクタ１０２、インダクタ１０６、およびインダクタ１０８のそれぞれのインダクタンスは「（１＋Ｋｚ）・Ｌｚ」となり、負性インダクタ１０４および負性インダクタ１１０それぞれのインダクタンスは「−Ｋｚ・Ｌｚ」となる。また、浮遊容量素子１１２および浮遊容量素子１１４それぞれの容量値をＣｚとする。これより、図１３に示すサージ吸収回路８６の第１の入出力端子８６ａと第３の入出力端子８６ｃとの端子間の入力インピーダンスは、下式（１０）で表される。なお、サージ吸収回路８６の第２の入出力端子８６ａと第４の入出力端子８６ｄとの端子間の入力インピーダンスも下記（１０）式で表される。
【数１０】
0004404060.tif 000011
【００９７】
上記（１０）式によれば、Ｋｚ＝±１とすると、右辺のωを含む第２項が０となり、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。ただし、Ｋｚ＝−１の場合にはＺｉｎ＝０となるので適当でない。
【００９８】
更に、Ｋｚ＝１とし、下式（１１）を満たすようにＬｚを設定すれば、サージ吸収回路８６の入力インピーダンスＺｉｎを、サージ吸収回路８６のそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。なお、サージ吸収回路８６では、第１の入出力端子８６ａおよび第３の入出力端子８６ｃ側からの入力インピーダンスと、第２の入出力端子８６ｂおよび第４の入出力端子８６ｄ側からの入力インピーダンスとは同一である。
【数１１】
0004404060.tif 000012
【００９９】
このように、本実施の形態のサージ吸収回路８６によれば、静電サージ低減に優れた第１のサージ吸収素子９２および第２のサージ吸収素子９８を有しているので、静電サージを低減することができる。また、本実施の形態のサージ吸収回路８６によれば、電磁気的に結合された第１のインダクタ８８と第２のインダクタ９０とを有しており、電磁気的に結合された第３のインダクタ９４と第４のインダクタ９６とを有しているので、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタ８８と第２のインダクタ９０との結合係数および第３のインダクタ９４と第４のインダクタ９６との結合係数を設定することが可能である。更に、本実施の形態のサージ吸収回路８６によれば、当該サージ吸収回路８６の入力インピーダンスと、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスとを整合させるように、第１のサージ吸収素子９２の浮遊容量成分に対して第１のインダクタ８８のインダクタンスと第２のインダクタ９０のインダクタンスとを設定することが可能であり、第２のサージ吸収素子９８の浮遊容量成分に対して第３のインダクタ９４のインダクタンスと第４のインダクタ９６のインダクタンスとを設定することが可能である。したがって、本実施の形態のサージ吸収回路８６は、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、このサージ吸収回路８６を備える本実施の形態の記憶装置１０Ａは、差動の高速信号を劣化させることなく、コネクタ１１Ａを介して外部から入力される静電サージを低減することができる。
【０１００】
［第２の実施の形態の記憶装置に適用可能なサージ吸収回路の変形例１］
図１４は、第２の実施の形態の記憶装置に適用可能な変形例１に係るサージ吸収回路を示す回路図である。図１４に示すサージ吸収回路８６Ａは、サージ吸収回路８６と同様の要素に加えて、更に第１の容量素子１１６および第２の容量素子１１８を有している。
【０１０１】
第１の容量素子１１６の一端は、第１の入出力端子８６ａと第１のインダクタ８８の一端とを接続するためのノードＮ１０に接続されている。第１の容量素子１１６の他端は、第２の入出力端子８６ｂと第２のインダクタ９０の他端とを接続するためのノードＮ１１に接続されている。
【０１０２】
第２の容量素子１１８の一端は、第３の入出力端子８６ｃと第３のインダクタ９４の一端とを接続するためのノードＮ１２に接続されている。第２の容量素子１１８の他端は、第４の入出力端子８６ｄと第４のインダクタ９６の他端とを接続するためのノードＮ１３に接続されている。
【０１０３】
図１５は、図１４に示すサージ吸収回路を等価的に表す回路図である。サージ吸収回路８６と同様に、電磁気的に結合している第１のインダクタ８８および第２のインダクタ９０は、２つのインダクタ１００、１０２と負性インダクタ（負性誘導素子）１０４とで表すことができる。電磁気的に結合している第３のインダクタ９４および第４のインダクタ９６は、２つのインダクタ１０６、１０８と負性インダクタ（負性誘導素子）１１０とで表すことができる。また、第１のサージ吸収素子９２は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）１１２のみで近似することができ、第２のサージ吸収素子９８は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）１１４のみで近似することができる。
【０１０４】
第１のインダクタ８８、第２のインダクタ９０、第３のインダクタ９４、および、第４のインダクタ９６それぞれのインピーダンスをＬｚとし、第１のインダクタ８８と第２のインダクタ９０との結合係数の値、および、第３のインダクタ９４と第４のインダクタ９６との結合係数の値をＫｚとすると、インダクタ１００、インダクタ１０２、インダクタ１０６、およびインダクタ１０８それぞれのインダクタンスは「（１＋Ｋｚ）・Ｌｚ」となり、負性インダクタ１０４および負性インダクタ１１０それぞれのインダクタンスは「−Ｋｚ・Ｌｚ」となる。また、第１の容量素子１１６および第２の容量素子１１８それぞれの容量値をＣｓとし、浮遊容量素子１１２および浮遊容量素子１１４それぞれの容量値をＣｚとする。これより、図１５に示すサージ吸収回路８６Ａの第１の入出力端子８６ａと第３の入出力端子８６ｃとの端子間の入力インピーダンスは、下式（１２）で表される。なお、サージ吸収回路８６Ａの第２の入出力端子８６ｂと第４の入出力端子８６ｄとの端子間の入力インピーダンスも下記（１２）式で表される。
【数１２】
0004404060.tif 000013
【０１０５】
上記（１２）式によれば、下式（１３）を満たすようにＣｓを設定すれば、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。
【０１０６】
更に、下記（１３）式を満たすようにＣｓを設定し、下式（１４）を満たすようにＬｚを設定すれば、サージ吸収回路８６の入力インピーダンスＺｉｎを、サージ吸収回路８６のそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。なお、サージ吸収回路８６Ａでは、第１の入出力端子８６ａおよび第３の入出力端子８６ｃ側からの入力インピーダンス、第２の入出力端子８６ｂおよび第４の入出力端子８６ｄ側からの入力インピーダンスは同一である。
【数１３】
0004404060.tif 000014
【数１４】
0004404060.tif 000015
【０１０７】
上記（１３）式および（１４）式からも分かるように、変形例１のサージ吸収回路８６Ａによれば、Ｋｚを任意に選ぶことができる。すなわち、変形例１のサージ吸収回路８６Ａでは、Ｋｚを変更することによってＣｓおよびＬｚを変更することができるので、サージ吸収回路８６よりも柔軟性の高い回路設計が可能となる。
【０１０８】
このように、変形例１のサージ吸収回路８６Ａによれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタ８８と第２のインダクタ９０との結合係数、第３のインダクタ９４と第４のインダクタ９６との結合係数、第１の容量素子１１６の容量値、および、第２の容量素子１１８の容量値を設定することが可能である。更に、変形例１のサージ吸収回路８６Ａによれば、当該サージ吸収回路８６Ａの入力インピーダンスと、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスとを整合させるように、第１のサージ吸収素子９２の浮遊容量成分および第２のサージ吸収素子９８の浮遊容量成分に対して、第１のインダクタ８８、第２のインダクタ９０、第３のインダクタ９４、および、第４のインダクタ９６それぞれのインダクタンス、第１のインダクタ８８と第２のインダクタ９０との結合係数、および、第３のインダクタ９４と第４のインダクタ９６との結合係数を設定することが可能である。故に、サージ吸収回路８６に代えて変形例１のサージ吸収回路８６Ａを備える本実施の形態の記憶装置１０Ａは、差動の高速信号を劣化させることなく、コネクタ１１Ａを介して外部から入力される静電サージを低減することができる。
【０１０９】
上記の説明では、第１のサージ吸収素子９２および第２のサージ吸収素子９８をそれぞれ浮遊容量素子１１２、浮遊容量素子１１４のみで近似したが、実際には、第１のサージ吸収素子９２および第２のサージ吸収素子９８には、図８に示すように、浮遊誘導素子（浮遊誘導成分）も含まれている。この浮遊誘導素子もサージ吸収回路８６の入力インピーダンスを周波数に対して変動させる原因となる。すなわち、この浮遊誘導素子も高速な送受信信号の劣化の原因となる。
【０１１０】
しかしながら、変形例１のサージ吸収回路８６Ａによれば、電磁気的に結合されている第１のインダクタ８８および第２のインダクタ９０が負性インダクタ１０４を有するので、この負性インダクタ１０４によって第１のサージ吸収素子９２に含まれる浮遊誘導素子をキャンセルすることができる。また、変形例１のサージ吸収回路８６Ａによれば、電磁気的に結合されている第３のインダクタ９４および第４のインダクタ９６が負性インダクタ１１０を有するので、この負性インダクタ１１０によって第２のサージ吸収素子９８に含まれる浮遊誘導素子をキャンセルすることができる。ただし、見かけ上、結合が小さくなった状態と同じになるため、ＫｚとＬｚはそのままで、Ｃｓを下記（１５）式とする。
【数１５】
0004404060.tif 000016
ただし、Ｌｅは浮遊誘導素子のインダクタンスであり、ＫｚＬｚ≧Ｌｅである。上記（１５）式を満たすようにＣｓを設定することによって、第１のサージ吸収素子９２および第２のサージ吸収素子９８に浮遊容量素子と浮遊誘導素子とが含まれていても、サージ吸収回路８６Ａの入力インピーダンスＺｉｎを、サージ吸収回路８６のそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。
【０１１１】
このように、変形例１のサージ吸収回路８６Ａによれば、第１のインダクタ８８と第２のインダクタ９０との電磁気的結合によって、第１のサージ吸収素子９２の浮遊誘導成分をキャンセルする負性誘導成分を得ることができ、第３のインダクタ９４と第４のインダクタ９６との電磁気的結合によって、第２のサージ吸収素子９８の浮遊誘導成分をキャンセルする負性誘導成分を得ることができる。更に、入力インピーダンスが、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスと整合し、且つ広帯域にわたって一定に維持されるように、第１のインダクタ８８と第２のインダクタ９０とのそれぞれのインダクタンス、結合係数、第３のインダクタ９４と第４のインダクタ９６とのそれぞれのインダクタンス、結合係数、第１の容量素子１１６および第２の容量素子１１８それぞれの容量値を、設定することが可能である。故に、サージ吸収回路８６に代えて変形例１のサージ吸収回路８６Ａを備える本実施の形態の記憶装置１０Ａは、差動の高速信号を劣化させることなく、コネクタ１１Ａを介して外部から入力される静電サージを低減することができる。
【０１１２】
［第２の実施の形態の記憶装置に適用可能なサージ吸収回路の変形例２］
図１６は、第２の実施の形態の記憶装置に適用可能な変形例２に係るサージ吸収回路を示す回路図である。図１６に示すサージ吸収回路８６Ｂは、第１のインダクタ８８、第２のインダクタ９０、第３のインダクタ９４および第４のインダクタ９６のそれぞれに代えて、第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６を有している点において、サージ吸収回路８６と異なっている。第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６は、互いに電磁気的に結合している。
【０１１３】
第１のインダクタ１２０の一端は第１の入出力端子８６ａに接続されており、第１のインダクタ１２０の他端はノードＮ５に接続されている。ノードＮ５には第２のインダクタ１２２の一端が更に接続されており、この第２のインダクタ１２０の他端は第２の入出力端子８６ｂに接続されている。
【０１１４】
一方、第３のインダクタ１２４の一端は第３の入出力端子８６ｃに接続されており、第３のインダクタ１２４の他端はノードＮ７に接続されている。ノードＮ７には第４のインダクタ１２６の一端が更に接続されており、この第４のインダクタ１２６の他端は第４の入出力端子８６ｄに接続されている。
【０１１５】
第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６は互いに電磁気的に結合している。具体的には、第１のインダクタ１２０と第２のインダクタ１２２とは、互いにインダクタンスを増加させるように磁気結合しており、第３のインダクタ１２４と第４のインダクタ１２６とは、互いにインダクタンスを増加させるように磁気結合している。また、第１のインダクタ１２０と第３のインダクタ１２４とは、それぞれに差動信号が印加された場合に、互いにインダクタンスを増加させるように磁気結合しており、第２のインダクタ１２２と第４のインダクタ１２６とは、それぞれに差動信号が印加された場合に、互いにインダクタンスを増加させるように磁気結合している。第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６の互いの結合係数は、０．０１より大きく１以下であることが好ましい。
【０１１６】
図１７は、図１６に示すサージ吸収回路を等価的に表す回路図である。サージ吸収回路８６と同様に、電磁気的に結合している第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６は、インダクタ１２８、１３０、１３２、１３４と負性インダクタ（負性誘導素子）１３６、１３８とで表すことができる。また、第１のサージ吸収素子９２は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）１１２のみで近似することができ、第２のサージ吸収素子９８は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）１１４のみで近似することができる。
【０１１７】
図１７に示す等価回路では、インダクタ１２８の一端は第１の入出力端子８６ａに接続されており、インダクタ１２８の他端はノードＮ８に接続されている。ノードＮ８には更にインダクタ１３０の一端も接続されており、インダクタ１３０の他端は第２の入出力端子８６ｂに接続されている。また、ノードＮ８には負性インダクタ１３６の一端も接続されており、負性インダクタ１３６の他端は浮遊容量素子１１２の一端に接続されている。
【０１１８】
また、インダクタ１３２の一端は第３の入出力端子８６ｃに接続されており、インダクタ１３２の他端はノードＮ９に接続されている。ノードＮ９には更にインダクタ１３４の一端も接続されており、インダクタ１３４の他端は第４の入出力端子８６ｄに接続されている。また、ノードＮ９には負性インダクタ１３８の一端も接続されており、負性インダクタ１３８の他端は浮遊容量素子１１４の一端に接続されている。
【０１１９】
第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６それぞれのインピーダンスをＬｚとし、第１のインダクタ１２０と第２のインダクタ１２２との結合係数の値、および、第３のインダクタ１２４と第４のインダクタ１２６との結合係数の値をＫｚとし、第１のインダクタ１２０と第３のインダクタ１２４との結合係数の値、および、第２のインダクタ１２２と第４のインダクタ１２６との結合係数の値をＫｃとすると、インダクタ１２８、インダクタ１３０、インダクタ１３２、およびインダクタ１３４それぞれのインダクタンスは「（１＋Ｋｚ＋Ｋｃ）・Ｌｚ」となり、負性インダクタ１３６および負性インダクタ１３８それぞれのインダクタンスは「−Ｋｚ・Ｌｚ」となる。また、浮遊容量素子１１２および浮遊容量素子１１４それぞれの容量値をＣｚとする。これより、図１７に示すサージ吸収回路８６Ｂの第１の入出力端子８６ａと第３の入出力端子８６ｃとの端子間の入力インピーダンスは、下式（１６）で表される。なお、サージ吸収回路８６Ｂの第２の入出力端子８６ｂと第４の入出力端子８６ｄとの端子間の入力インピーダンスも下記（１６）式で表される。
【数１６】
0004404060.tif 000017
【０１２０】
上記（１６）式によれば、下式（１７）を満たすようにＫｚおよびＫｃを設定すれば、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。
【０１２１】
更に、下記（１７）式を満たすようにＫｚおよびＫｃを設定し、下式（１８）を満たすようにＬｚを設定すれば、サージ吸収回路８６Ｂの入力インピーダンスＺｉｎを、サージ吸収回路８６Ｂのそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。なお、サージ吸収回路８６Ｂでは、第１の入出力端子８６ａおよび第３の入出力端子８６ｃ側からの入力インピーダンスと、第２の入出力端子８６ｂおよび第４の入出力端子８６ｄ側からの入力インピーダンスとは同一である。
【数１７】
0004404060.tif 000018
【数１８】
0004404060.tif 000019
【０１２２】
上記（１７）式および（１８）式からも分かるように、変形例２のサージ吸収回路８６Ｂによれば、ＫｚおよびＫｃを任意に選ぶことができる。すなわち、変形例２のサージ吸収回路８６Ｂでは、ＫｚおよびＫｃを変更することによってＬｚを変更することができるので、サージ吸収回路８６よりも柔軟性の高い回路設計が可能となる。
【０１２３】
このように、変形例２のサージ吸収回路８６Ｂによれば、静電サージ低減に優れた第１のサージ吸収素子９２および第２のサージ吸収素子９８を有しているので、静電サージを低減することができる。また、変形例２のサージ吸収回路８６Ｂによれば、電磁気的に結合された第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６を有しているので、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６のそれぞれの結合係数を設定することが可能である。更に、変形例２のサージ吸収回路８６Ｂによれば、当該サージ吸収回路８６Ｂの入力インピーダンスと、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスとを整合させるように、第１のサージ吸収素子９２および第２のサージ吸収素子９８のそれぞれの浮遊容量成分に対して、第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６とのそれぞれのインダクタンス、結合係数を設定することが可能である。したがって、変形例２のサージ吸収回路８６Ｂは、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、サージ吸収回路８６の代わりに変形例２のサージ吸収回路８６Ｂを備える本実施の形態の記憶装置１０Ａは、差動の高速信号を劣化させることなく、コネクタ１１Ａを介して外部から入力される静電サージを低減することができる。
【０１２４】
上記の説明では、第１のサージ吸収素子９２および第２のサージ吸収素子９８をそれぞれ浮遊容量素子１１２、浮遊容量素子１１４のみで近似したが、実際には、第１のサージ吸収素子９２および第２のサージ吸収素子９８には、図８に示すように、浮遊誘導素子（浮遊誘導成分）も含まれている。この浮遊誘導素子のインダクタンスをＬｅとすると、図１６に示すサージ吸収回路８６Ｂの第１の入出力端子８６ａと第３の入出力端子８６ｃとの端子間の入力インピーダンスは、下式（１９）で表される。
【数１９】
0004404060.tif 000020
【０１２５】
上記（１９）式によれば、下式（２０）を満たすようにＫｚ、Ｋｃ、およびＬｚを設定すれば、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。
【数２０】
0004404060.tif 000021
【０１２６】
上記（２０）式を満たすようにＫｚ、Ｋｃ、およびＬｚを設定することによって、第１のサージ吸収素子９２および第２のサージ吸収素子９８に浮遊容量素子と浮遊誘導素子とが含まれていても、サージ吸収回路８６Ｂの入力インピーダンスＺｉｎを、サージ吸収回路８６Ｂのそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。
【０１２７】
このように、変形例２のサージ吸収回路８６Ｂによれば、当該サージ吸収回路８６Ｂの入力インピーダンスと、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスとを整合させ、広帯域にわたって入力インピーダンスを一定に維持するように、第１のサージ吸収素子９２および第２のサージ吸収素子９８のそれぞれの浮遊容量成分および浮遊誘導成分に対して、第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６とのそれぞれのインダクタンス、結合係数を設定することが可能である。
【０１２８】
［第２の実施の形態に係る記憶装置に適用可能なサージ吸収回路の変形例３］
図１８は、第２の実施の形態の記憶装置に適用可能な変形例３に係るサージ吸収回路を示す回路図である。図１８に示すサージ吸収回路８６Ｃは、変形例２のサージ吸収回路８６Ｂと同様の要素に加えて、更に第１の容量素子１１６および第２の容量素子１１８を有している。
【０１２９】
第１の容量素子１１６の一端は、第１の入出力端子８６ａと第１のインダクタ１２０の一端とを接続するためのノードＮ１０に接続されている。第１の容量素子１１６の他端は、第２の入出力端子８６ｂと第２のインダクタ１２２の他端とを接続するためのノードＮ１１に接続されている。
【０１３０】
第２の容量素子１１８の一端は、第３の入出力端子８６ｃと第３のインダクタ１２４の一端とを接続するためのノードＮ１２に接続されている。第２の容量素子１１８の他端は、第４の入出力端子８６ｄと第４のインダクタ１２６の他端とを接続するためのノードＮ１３に接続されている。
【０１３１】
図１９は、図１８に示すサージ吸収回路を等価的に表す回路図である。サージ吸収回路８６Ｂと同様に、電磁気的に結合している第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６は、インダクタ１２８、１３０、１３２、１３４と負性インダクタ（負性誘導素子）１３６、１３８とで表すことができる。また、第１のサージ吸収素子９２は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）１１２のみで近似することができ、第２のサージ吸収素子９８は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）１１４のみで近似することができる。
【０１３２】
第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６それぞれのインピーダンスをＬｚとし、第１のインダクタ１２０と第２のインダクタ１２２との結合係数の値、および、第３のインダクタ１２４と第４のインダクタ１２６との結合係数の値をＫｚとし、第１のインダクタ１２０と第３のインダクタ１２４との結合係数の値、および、第２のインダクタ１２２と第４のインダクタ１２６との結合係数の値をＫｃとすると、インダクタ１２８、インダクタ１３０、インダクタ１３２、およびインダクタ１３４それぞれのインダクタンスは「（１＋Ｋｚ＋Ｋｃ）・Ｌｚ」となり、負性インダクタ１３６および負性インダクタ１３８それぞれのインダクタンスは「−Ｋｚ・Ｌｚ」となる。また、第１の容量素子１１６および第２の容量素子１１８それぞれの容量値をＣｓとし、浮遊容量素子１１２および浮遊容量素子１１４それぞれの容量値をＣｚとする。これより、図１９に示すサージ吸収回路８６Ｃの第１の入出力端子８６ａと第３の入出力端子８６ｃとの端子間の入力インピーダンスは、下式（２１）で表される。なお、サージ吸収回路８６Ｃの第２の入出力端子８６ｂと第４の入出力端子８６ｄとの端子間の入力インピーダンスも下記（２１）式で表される。
【数２１】
0004404060.tif 000022
【０１３３】
上記（２１）式によれば、下式（２２）を満たすようにＣｓを設定すれば、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。
【０１３４】
更に、下記（２２）式を満たすようにＣｓを設定し、下式（２３）を満たすようにＬｚを設定すれば、サージ吸収回路８６Ｃの入力インピーダンスＺｉｎを、サージ吸収回路８６Ｃのそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。なお、サージ吸収回路８６Ｃでは、第１の入出力端子８６ａおよび第３の入出力端子８６ｃ側からの入力インピーダンス、第２の入出力端子８６ｂおよび第４の入出力端子８６ｄ側からの入力インピーダンスは同一である。
【数２２】
0004404060.tif 000023
【数２３】
0004404060.tif 000024
【０１３５】
上記（２２）式および（２３）式からも分かるように、変形例３のサージ吸収回路８６Ｃによれば、ＫｚおよびＫｃを任意に選ぶことができる。すなわち、変形例３のサージ吸収回路８６Ｃでは、ＫｚおよびＫｃを変更することによってＣｓおよびＬｚを変更することができるので、サージ吸収回路８６よりも柔軟性の高い回路設計が可能となる。
【０１３６】
このように、変形例３のサージ吸収回路８６Ｃによれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６との結合係数と、第１の容量素子１１６および第２の容量素子１１８それぞれの容量値とを設定することが可能である。更に、変形例３のサージ吸収回路８６Ｃによれば、当該サージ吸収回路８６Ｃの入力インピーダンスと、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスとを整合させるように、第１のサージ吸収素子９２および第２のサージ吸収素子９８の浮遊容量成分に対して、第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６それぞれのインダクタンス、結合係数を設定することが可能である。故に、サージ吸収回路８６の代わりに変形例３のサージ吸収回路８６Ｃを備える本実施の形態の記憶装置１０Ａは、差動の高速信号を劣化させることなく、コネクタ１１Ａを介して外部から入力される静電サージを低減することができる。
【０１３７】
上記の説明では、第１のサージ吸収素子９２および第２のサージ吸収素子９８をそれぞれ浮遊容量素子１１２、浮遊容量素子１１４のみで近似したが、実際には、第１のサージ吸収素子９２および第２のサージ吸収素子９８には、図８に示すように、浮遊誘導素子（浮遊誘導成分）も含まれている。
【０１３８】
しかしながら、変形例３のサージ吸収回路８６Ｃによれば、電磁気的に結合されている第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６が負性インダクタ１３６、１３８を有するので、負性インダクタ１３６によって第１のサージ吸収素子９２に含まれる浮遊誘導素子をキャンセルすることができ、負性インダクタ１３８によって第２のサージ吸収素子９８に含まれる浮遊誘導素子をキャンセルすることができる。ただし、見かけ上、結合が小さくなった状態と同じになるため、ＫｚとＬｚはそのままで、Ｃｓを下記（２４）式とする。
【数２４】
0004404060.tif 000025
ただし、Ｌｅは浮遊誘導素子のインダクタンスであり、ＫｚＬｚ≧Ｌｅである。上記（２４）式を満たすようにＣｓを設定することによって、第１のサージ吸収素子９２および第２のサージ吸収素子９８に浮遊容量素子と浮遊誘導素子とが含まれていても、サージ吸収回路８６Ｃの入力インピーダンスＺｉｎを、サージ吸収回路８６Ｃのそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。
【０１３９】
このように、変形例３のサージ吸収回路８６Ｃによれば、第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６の電磁気的結合によって、第１のサージ吸収素子９２の浮遊誘導成分および第２のサージ吸収素子９８の浮遊誘導成分をキャンセルする負性誘導成分を得ることができる。更に、入力インピーダンスが、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスと整合し、且つ広帯域にわたって一定に維持されるように、第１のインダクタ１２０、第２のインダクタ１２２、第３のインダクタ１２４、および、第４のインダクタ１２６それぞれのインダクタンス、結合係数、および、第１の容量素子１１６および第２の容量素子１１８それぞれの容量値を、設定することが可能である。故に、サージ吸収回路８６の代わりに変形例３のサージ吸収回路８６Ｃを備える本実施の形態の記憶装置１０Ａは、差動の高速信号を劣化させることなく、コネクタ１１Ａを介して外部から入力される静電サージを低減することができる。
【０１４０】
［第２の実施の形態の記憶装置に適用可能なサージ吸収回路の変形例４］
図２０は、第２の実施の形態の記憶装置に適用可能な変形例４に係るサージ吸収回路を示す回路図である。図２０に示すサージ吸収回路８６Ｄは、第１のインダクタ８８、第２のインダクタ９０と、第３のインダクタ９４、および第４のインダクタ９６それぞれに代えて、第１のインダクタ１４０、第２のインダクタ１４２、第３のインダクタ１４４と、および第４のインダクタ１４６を有している点において、サージ吸収回路８６Ａと異なっている。サージ吸収回路８６Ｄにおいては、第１のインダクタ１４０と第３のインダクタ１４４とが電磁気的に結合しており、第２のインダクタ１４２と第４のインダクタ１４６とが電磁気的に結合している。
【０１４１】
第１のインダクタ１４０の一端は第１の入出力端子８６ａに接続されており、第１のインダクタ１４０の他端はノードＮ５に接続されている。ノードＮ５には第２のインダクタ１４２の一端が更に接続されており、この第２のインダクタ１４２の他端は第２の入出力端子８６ｂに接続されている。
【０１４２】
一方、第３のインダクタ１４４の一端は第１の入出力端子８６ｃに接続されており、第３のインダクタ１４４の他端はノードＮ７に接続されている。ノードＮ７には第４のインダクタ１４６の一端が更に接続されており、この第４のインダクタ１４６の他端は第２の入出力端子８６ｄに接続されている。
【０１４３】
第１のインダクタ１４０と第３のインダクタ１４４とは電磁気的に結合しており、第２のインダクタ１４２と第４のインダクタ１４６とは電磁気的に結合している。具体的には、第１のインダクタ１４０と第３のインダクタ１４４とは、それぞれに差動信号が印加された場合に、互いにインダクタンスを増加させるように磁気結合しており、第２のインダクタ１４２と第４のインダクタ１４６とは、それぞれに差動信号が印加された場合に、互いにインダクタンスを増加させるように磁気結合している。第１のインダクタ１４０と第３のインダクタ１４４との結合係数、および、第２のインダクタ１４２と第４のインダクタ１４６との結合係数は、０．０１より大きく１以下であることが好ましい。
【０１４４】
第１のインダクタ１４０、第２のインダクタ１４２、第３のインダクタ１４４、および、第４のインダクタ１４６それぞれのインピーダンスをＬｚとし、第１のインダクタ１４０と第３のインダクタ１４４との結合係数の値、および、第２のインダクタ１４２と第４のインダクタ１４６との結合係数の値をＫｃとする。また、第１の容量素子１１６および第２の容量素子１１８それぞれの容量値をＣｓとする。第１のサージ吸収素子９２および第２のサージ吸収素子９８は、小信号の高速信号に対しては浮遊容量素子（浮遊容量成分）のみで近似することができ、その浮遊容量素子の容量値をＣｚとする。これより、図２０に示すサージ吸収回路８６Ｄの第１の入出力端子８６ａと第３の入出力端子８６ｃとの端子間の入力インピーダンスは、下式（２５）で表される。なお、サージ吸収回路８６Ｄの第２の入出力端子８６ｂと第４の入出力端子８６ｄとの端子間の入力インピーダンスも下記（２５）式で表される。
【数２５】
0004404060.tif 000026
【０１４５】
上記（２５）式によれば、下式（２６）を満たすようにＣｓを設定すれば、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。
【０１４６】
更に、下記（２６）式を満たすようにＣｓを設定し、下式（２７）を満たすようにＬｚを設定すれば、サージ吸収回路８６Ｄの入力インピーダンスＺｉｎを、サージ吸収回路８６Ｄのそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。なお、サージ吸収回路８６Ｄでは、第１の入出力端子８６ａおよび第３の入出力端子８６ｃ側からの入力インピーダンス、第２の入出力端子８６ｂおよび第４の入出力端子８６ｄ側からの入力インピーダンスは同一である。
【数２６】
0004404060.tif 000027
【数２７】
0004404060.tif 000028
【０１４７】
上記（２７）式からも分かるように、変形例４のサージ吸収回路８６Ｄによれば、Ｋｃを任意に選ぶことができる。すなわち、変形例４のサージ吸収回路８６Ｄでは、Ｋｃを変更することによってＬｚを変更することができるので、サージ吸収回路８６よりも柔軟性の高い回路設計が可能となる。
【０１４８】
このように、変形例４のサージ吸収回路８６Ｄによれば、静電サージ低減に優れた第１のサージ吸収素子９２および第２のサージ吸収素子９８を有しているので、静電サージを低減することができる。また、変形例４のサージ吸収回路８６Ｄによれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１の容量素子１１６および第２の容量素子１１８それぞれの容量値を設定することが可能である。更に、変形例４のサージ吸収回路８６Ｄによれば、電磁気的に結合された第１のインダクタ1４０と第３のインダクタ１４４とを有しており、電磁気的に結合された第２のインダクタ１４２と第４のインダクタ１４６とを有しているので、当該サージ吸収回路８６Ｄの入力インピーダンスと、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスとを整合させるように、第１のサージ吸収素子９２および第２のサージ吸収素子９８それぞれの浮遊容量成分に対して、第１のインダクタ１４０、第２のインダクタ１４２、第３のインダクタ１４４、および、第４のインダクタ１４６それぞれのインダクタンス、第１のインダクタ１４０と第３のインダクタ１４４との結合係数、第２のインダクタ１４２と第４のインダクタ１４６との結合係数を設定することが可能である。したがって、変形例４のサージ吸収回路８６Ｄは、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、サージ吸収回路８６の代わりに変形例４のサージ吸収回路８６Ｄを備える本実施の形態の記憶装置１０Ａは、差動の高速信号を劣化させることなく、コネクタ１１Ａを介して外部から入力される静電サージを低減することができる。
【０１４９】
［第２の実施の形態の記憶装置に適用可能なサージ吸収回路の変形例５］
図２１は、第２の実施の形態の記憶装置に適用可能な変形例５に係るサージ吸収回路を示す回路図である。図２１に示すサージ吸収回路８６Ｅは、第１のインダクタ、第２のインダクタ、第３のインダクタ、及び第４のインダクタが互いに電磁気的に結合されていない点において、サージ吸収回路４０Ａと異なっている。サージ吸収回路８６Ｅの他の構成は、変形例１のサージ吸収回路８６Ａと同一である。
【０１５０】
サージ吸収回路８６Ｅにおいては、第１のインダクタ１４８と第２のインダクタ１５０との結合係数の値は、０．０１以下であることが好ましく、第３のインダクタ１５２と第４のインダクタ１５４との結合係数の値は、０．０１以下であることが好ましい。
【０１５１】
ここで、第１のインダクタ１４８、第２のインダクタ１５０、第３のインダクタ１５２、および、第４のインダクタ１５４それぞれのインダクタンスをＬｘとし、第１の容量素子１１６および第２の容量素子１１８の容量値をＣｘとする。第１のサージ吸収素子９２は小信号の高速信号に対して浮遊容量素子（浮遊容量成分）のみで近似し、この浮遊容量素子の容量値をＣｚとする。これより、図２１に示すサージ吸収回路８６Ｅの第１の入出力端子８６ａと第３の入出力端子８６ｃとの端子間の入力インピーダンスは、下式（２８）で表される。なお、サージ吸収回路８６Ｅの第２の入出力端子８６ｂと第４の入出力端子８６ｄとの端子間の入力インピーダンスも下記（２８）式で表される。
【数２８】
0004404060.tif 000029
【０１５２】
上記（２８）式によれば、下式（２９）を満たすようにＣｓを設定すれば、入力インピーダンスＺｉｎは周波数に依存せず一定になることがわかる。
【０１５３】
更に、下記（２９）式を満たすようにＣｘを設定し、下式（３０）を満たすようにＬｘを設定すれば、サージ吸収回路８６Ｅの入力インピーダンスＺｉｎを、サージ吸収回路８６Ｅのそれぞれの入出力端子に接続される伝送線路の特性インピーダンスＺｏの２倍のインピーダンスに整合させることができる。なお、サージ吸収回路８６Ｅでは、第１の入出力端子８６ａおよび第３の入出力端子８６ｃ側からの入力インピーダンス、第２の入出力端子８６ｂおよび第４の入出力端子８６ｄ側からの入力インピーダンスは同一である。
【数２９】
0004404060.tif 000030
【数３０】
0004404060.tif 000031
【０１５４】
このように、変形例５のサージ吸収回路８６Ｅによれば、静電サージ低減に優れた第１のサージ吸収素子９２および第２のサージ吸収回路９８を有しているので、静電サージを低減することができる。また、変形例５のサージ吸収回路８６Ｅによれば、広帯域にわたって入力インピーダンスを一定に維持するように、第１の容量素子１１６の容量値および第２の容量素子１１８の容量値を設定することが可能である。更に、変形例５のサージ吸収回路８６Ｅによれば、当該サージ吸収回路８６Ｅの入力インピーダンスと、一対の第１の伝送線路６６の特性インピーダンスおよび一対の第２の伝送線路６７の特性インピーダンスとを整合させるように、第１のサージ吸収素子９２の浮遊容量成分に対して第１のインダクタ１４８のインダクタンスと第２のインダクタ１５０のインダクタンスとを設定することが可能であり、第２のサージ吸収素子９８の浮遊容量成分に対して第３のインダクタ１５２のインダクタンスと第４のインダクタ１５４のインダクタンスとを設定することが可能である。したがって、変形例５のサージ吸収回路８６Ｅは、静電サージ低減に優れており、且つ、広帯域にわたってインピーダンス整合を可能とする。故に、サージ吸収回路８６の代わりに変形例５のサージ吸収回路８６Ｅを備える本実施の形態の記憶装置１０Ａは、差動の高速信号を劣化させることなく、コネクタ１１Ａを介して外部から入力される静電サージを低減することができる。
【０１５５】
次に、上述したサージ吸収回路を構成する積層サージ吸収部品の構造について詳細に説明する。
【０１５６】
［第１の実施の形態の変形例１のサージ吸収回路用の積層サージ吸収部品の構造］
図２２は、第１の実施の形態の記憶装置における変形例１に係るサージ吸収回路用の積層サージ吸収部品を一部破断して示す斜視図である。図２２に示す積層サージ吸収部品２６は、略直方体の形状の積層体２８と、第１の電極３０と、第２の電極３２と、第３の電極３４、３６とから構成されている。
【０１５７】
第１の電極３０は、積層体２８の軸線Ｘに直行する第１の面２８ａと、この第１の面２８ａに直交する四つの面それぞれにおける第１の面２８ａ側の一部とに設けられている。
【０１５８】
第２の電極３２は、積層体２８の軸線Ｘ方向に第１の面２８ａと対向する第２の面２８ｂと、この第２の面２８ｂに直交する四つの面それぞれにおける第２の面２８ｂ側の一部とに設けられている。
【０１５９】
第３の電極３４は、積層体２８の軸線Ｘに平行な第３の面２８ｃの中央部において積層体２８の積層方向に延びるように設けられている。同様に、第４の電極３６は、積層体２８の軸線Ｘに平行な第４の面２８ｄの中央部において積層方向に延びるように設けられている。これらの第１の電極３０、第２の電極３２および第３の電極３４、３６の材料には、金、白金、銀、銅、鉛、これらの合金等の導体が用いられる。
【０１６０】
図２３は、図２２に示す積層体を層ごとに分解して示す分解斜視図である。積層体２８は、絶縁層２００、２０２、２０４、２０６、２０８、半導体層２１０および絶縁層２１２と、これらの絶縁層および半導体層に設けられた導体パターンとによって構成されている。
【０１６１】
絶縁層２００は、絶縁性を有する材料であって、例えば、ガラスエポキシ樹脂、フッ素樹脂、セラミック等の誘電体材料からなる。絶縁層２００は、絶縁層２０２の一方の主面２０２ａ上に設けられている。
【０１６２】
この絶縁層２０２は、例えば絶縁層２００と同一の材料からなる。絶縁層２００の一方の主面２０２ａ上には、導体パターン２１４が形成されている。導体パターン２１４は、絶縁層２００によって覆われている。導体パターン２１４は、略長方形の導体パターン２１４ａと、軸線Ｘ方向に延びる細い導体パターン２１４ｂとからなる。導体パターン２１４ｂの一端２１４ｃは、積層体２８の第１の面２８ａの一部をなす絶縁層２０２の一縁に沿って設けられており、第１の電極３０に接続されている。また、導体パターン２１４ｂの他端は、導体パターン２１４ａと接続されている。かかる導体パターン２１４が設けられた絶縁層２０２は、絶縁層２０４の一方の主面２０４ａ上に設けられている。
【０１６３】
この絶縁層２０４の一方の主面２０４ａ上には、導体パターン２１６が設けられている。導体パターン２１６は、導体パターン２１６ａ及び２１６ｂを含んでいる。導体パターン２１６ａは、導体パターン２１４ａと対向するように設けられている。また、導体パターン２１６ｂの一端２１６ｃは、積層体２８の第２の面２８ｂをなす絶縁層２０４の一縁に沿って設けられており、第２の電極３２に接続されている。この導体パターン２１６ｂの他端は、導体パターン２１６ａに接続されている。
【０１６４】
導体パターン２１４および導体パターン２１６は、例えば、金、白金、銀、銅、鉛、これらの合金等の導体からなる。絶縁層２０２および絶縁層２０４は、例えば絶縁層２００と同一な材料からなる。
【０１６５】
導体パターン２１４の導体パターン２１４ａと導体パターン２１６の導体パターン２１６ａとは、積層体２８の積層方向において互いに重なっている。このようにして、導体パターン２１４および導体パターン２１６と絶縁層２０２とによって、第１の容量素子５６が形成されている。
【０１６６】
かかる導体パターン２１６が設けられた絶縁層２０４は、絶縁層２０６の一方の主面２０６ａ上に設けられている。この絶縁層２０６の一方の主面２０６ａ上には、コイル２１８が設けられている。コイル２１８は、導体パターンとして構成されている。かかる導体パターンは、導体パターン２１４と同一な材料からなり、絶縁層２０６は、絶縁層２００と同一な材料からなる。
【０１６７】
コイル２１８は、一端２１８ａ及び他端２１８ｂを有している。コイル２１８の一端２１８ａは、積層体２８の第１の面２８ａの一部を構成する絶縁層２０６の一縁に沿って設けられており、第１の電極３０に接続されている。このコイル２１８は、上記した第１のインダクタ４２として用いられるものであり、その他端２１８ｂは、ビアを介してコイル２２０の一端２２０ａに接続されている。このコイル２２０は、第２のインダクタ４４として用いられる。
【０１６８】
コイル２２０は、絶縁層２０８の一方の主面２０８ａ上に設けられた導体パターンである。絶縁層２０８は、絶縁層２００と同一の材料によって構成されており、コイル２２０は、導体パターン２１４と同一の材料によって構成されている。
【０１６９】
コイル２２０は、軸線Ｘに直交する積層方向において、コイル２１８と少なくとも一部が重なるように設けられている。すなわち、コイル２１８とコイル２２０とは、所望の値の結合係数が得られるように、互いに電磁気的に結合されている。
【０１７０】
このコイル２２０の他端２２０ｂは、積層体２８の第２の面２８ｂの一部を構成する絶縁層２０８の一縁に沿って設けられており、第２の電極３２に接続されている。また、コイル２２０の一端２２０ａは、ビアを介して導体パターン２２２に接続されている。
【０１７１】
導体パターン２２２は、半導体層２１０の一方の主面２１０ａ上に設けられている。導体パターン２２２は、軸線Ｘ方向に直交する方向に延びている。この導体パターン２２２に半導体層２１０を介して対向するように、絶縁層２１２の一方の主面２１２ａ上に、導体パターン２２４が設けられている。導体パターン２２４は、軸線Ｘ方向に直交する方向に延びており、その一端２２４ａ及び他端２２４ｂはそれぞれ、積層体２８の第３の面２８ｃ及び第４の面２８ｄに沿って設けられており、第３の電極３４及び３６に接続されている。
【０１７２】
これら導体パターン２２２，２２４は、例えば導体パターン２１４と同一な材料からなり、絶縁層２１２は、例えば絶縁層２００と同一な材料からなる。また、半導体層２１０は、ＺｎＯを主成分とする半導体セラミック材料からなる。このようにして、導体パターン２２２、導体パターン２２４、及び、当該導体パターン２２２と導体パターン２２４とによって挟まれた半導体層２１０とは、バリスタ、すなわちサージ吸収素子４６を構成している。
【０１７３】
積層体２８は、上述のように導体パターンが形成された各層を積層して圧着した後に、一体焼成することによって形成される。導体パターンの各々は、例えば、印刷技術やエッチング技術で形成される。また、この積層体２８の表面に第１の電極３０、第２の電極３２、および、第３の電極３４、３６を形成することによって、図２２に示す積層サージ吸収部品２６が形成される。
【０１７４】
このような積層サージ吸収部品２６からなる変形例１のサージ吸収回路４０Ａは、インダクタ、サージ吸収素子および容量素子が一体に形成されているので、小型であり、且つ、浮遊容量成分を小さくすることができる。
【０１７５】
なお、第１の実施の形態の記憶装置におけるサージ吸収回路４０用の積層サージ吸収部品は、上記の積層体２８において、導体パターン２１４が設けられた絶縁層２０２および導体パターン２１６が設けられた絶縁層２０４を除いた構成を有することができる。
【０１７６】
［第１の実施の形態の変形例２に係るサージ吸収回路用の積層サージ吸収部品の構造］
次に、第１の実施の形態の記憶装置における変形例２に係るサージ吸収回路４０Ｂ用の積層サージ吸収部品ついて説明する。サージ吸収回路４０Ｂ用の積層サージ吸収部品は、略直方体の積層体２８Ａの表面に、図２２に示す積層サージ吸収部品２６と同様に、第１の電極３０、第２の電極３２および第３の電極３４，３６が設けられてなるものである。
【０１７７】
図２４は、第１の実施の形態の記憶装置における変形例２に係るサージ吸収回路用の積層サージ吸収部品の積層体を層ごとに分解して示す分解斜視図である。図２４に示す積層体２８Ａは、コイル２１８が設けられた絶縁層２０６に代えて、コイル２３０及び導体パターン２３２が設けられた絶縁層２２６を有しており、且つ、コイル２２０が設けられた絶縁層２０８に代えて、コイル２３４及び導体パターン２３６が設けられた絶縁層２２８を有している点において、積層体２８と異なっている。また、積層体２８Ａは、導体パターン２１４が設けられた絶縁層２０２および導体パターン２１６が設けられた絶縁層２０４を除いた構成となっている。積層体２８Ａのその他の構成は、積層体２８と同様である。
【０１７８】
絶縁層２２６の一方の主面２２６ａ上には、コイル２３０が設けられている。コイル２３０は、導体パターンとして構成されている。コイル２３０は、上記した第１のインダクタ６０として用いられるものである。このコイル２３０の一端２３０ａは、軸線Ｘに直交する一方の面の一部を構成する絶縁層２２６の一縁に沿って設けられており、第１の電極３０に接続されている。コイル２３０の他端２３０ｂは、ビアを介してコイル２３４の一端２３４ａに接続されている。
【０１７９】
コイル２３４は、絶縁層２２８の一方の主面２２８ａ上に設けられている。コイル２３４は、導体パターンとして構成されている。コイル２３４は、上記した第２のインダクタ６２として用いられるものである。このコイル２３４の他端２３４ｂは、軸線Ｘに直交する他方の面の一部を構成する絶縁層２２８の一縁に沿って設けられており、第２の電極３２に接続されている。
【０１８０】
コイル２３０とコイル２３４とは、軸線Ｘに直交する積層方向に対して、それぞれ重ならないように設けられている。すなわち、コイル２３０によって生成される磁界とコイル２３４によって生成される磁界とが互いに影響を及ぼし合わず、結合係数が０．０１以下となるように、コイル２３０とコイル２３４とが形成されている。
【０１８１】
また、絶縁層２２６の一方の主面２２６ａ上には、導体パターン２３２が更に設けられている。導体パターン２３２は、略長方形の導体パターン２３２ａと、導体パターン２３２ｂとを含んでいる。導体パターン２３２ｂの一端２３２ｃは、例えば、第１の電極３０に接続されており、導体パターン２３２ｂの他端は導体パターン２３２ａに接続されている。
【０１８２】
また、絶縁層２２８の一方の主面２２８ａ上には、導体パターン２３６が更に設けられている。導体パターン２３６は、長方形の導体パターン２３６ａと、導体パターン２３６ｂとからなる。この導体パターン２３６ｂの一端２３６ｃは、例えば、第２の電極３２に接続されており、導体パターン２３６ｂの他端は導体パターン２３６ａに接続されている。
【０１８３】
導体パターン２３２ａと導体パターン２３６ａとは、軸線Ｘ方向に直交する積層方向に重なっている。このように軸線Ｘ方向において対向する導体パターン２３２および導体パターン２３６と、当該導体パターン２３２および導体パターン２３６によって挟まれた絶縁層２２６とによって、容量素子５６が構成されている。
【０１８４】
なお、絶縁層２２６および絶縁層２２８は、例えば絶縁層２００と同一な材料からなり、コイル２３０、導体パターン２３２、コイル２３４、および、導体パターン２３６は、例えば導体パターン２１４と同一の材料からなる。
【０１８５】
このような積層サージ吸収部品からなる変形例２のサージ吸収回路４０Ｂは、インダクタ、サージ吸収素子、および、容量素子が一体に形成されているので、小型であり、且つ、浮遊容量成分を小さくすることができる。
【０１８６】
［第２の実施の形態の変形例１に係るサージ吸収回路用の積層サージ吸収部品の構造］
図２５は、第２の実施の形態の記憶装置における変形例１に係るサージ吸収回路用の積層サージ吸収部品を示す斜視図である。図２５に示す積層サージ吸収部品２６Ａは、略直方体の形状の積層体７４と、第１の電極７６と、第２の電極７７と、第３の電極７８と、第４の電極７９と、第５の電極８０、８１と、第６の電極８２と、第７の電極８３とから構成されている。
【０１８７】
第１の電極７６、第５の電極８０、および、第３の電極７８は、積層体７４の軸線Ｘに直行する第１の面７４ａに順に並んで設けられている。第１の電極７６、第５の電極８０、および、第３の電極７８は、それぞれ、軸線Ｘに直交する積層方向に延びるように形成されている。
【０１８８】
一方、第２の電極７７、第５の電極８１、および、第４の電極７９は、積層体７４の軸線Ｘ方向に第１の面７４ａと対向する第２の面７４ｂに順に並んで設けられている。第２の電極７７、第５の電極８１、および、第４の電極７９は、それぞれ、軸線Ｘに直交する積層方向に延びるように形成されている。
【０１８９】
第６の電極８２は、積層体７４の軸線Ｘに平行な第３の面７４ｃの中央部において積層体７４の積層方向に延びるように設けられている。同様に、第７の電極８３は、積層体７４の軸線Ｘに平行な第３の面７４ｃに対向する第４の面７４ｄの中央部において積層体７４の積層方向に延びるように設けられている。これらの第１の電極７６、第２の電極７７、第３の電極７８、第４の電極７９、第５の電極８０、８１、第６の電極８２、および、第７の電極８３の材料には、金、白金、銀、銅、鉛、これらの合金等の導体が用いられる。
【０１９０】
図２６は、図２５に示す積層体を層ごとに分解して示す分解斜視図である。積層体７４は、絶縁層２４０、２４２、２４４、２４６、２４８、半導体層２５０および絶縁層２５２と、これらの絶縁層および半導体層に設けられた導体パターンとによって構成されている。
【０１９１】
絶縁層２４０は、絶縁性を有する材料であって、例えば、ガラスエポキシ樹脂、フッ素樹脂、セラミック等の誘電体材料からなる。絶縁層２４０は、絶縁層２４２の一方の主面２４２ａ上に設けられている。
【０１９２】
この絶縁層２４２は、例えば絶縁層２４０と同一の材料からなる。絶縁層２４０の一方の主面２４２ａ上には、導体パターン２５４，２５５が形成されている。導体パターン２５４，２５５は、絶縁層２４０によって覆われている。導体パターン２５４は、略長方形の導体パターン２５４ａと、軸線Ｘ方向に延びる細い導体パターン２５４ｂとからなる。導体パターン２５４ｂの一端２５４ｃは、積層体７４の第２の面７４ｂの一部をなす絶縁層２４２の一縁に沿って設けられており、第２の電極７７に接続されている。また、導体パターン２５４ｂの他端は、導体パターン２５４ａと接続されている。
【０１９３】
一方、導体パターン２５５は、略長方形の導体パターン２５５ａと、軸線Ｘ方向に延びる細い導体パターン２５５ｂとからなる。導体パターン２５５ｂの一端２５５ｃは、積層体７４の第２の面７４ｂの一部をなす絶縁層２４２の一縁に沿って設けられており、第４の電極７９に接続されている。また、導体パターン２５５ｂの他端は、導体パターン２５５ａと接続されている。かかる導体パターン２５４，２５５が設けられた絶縁層２４２は、絶縁層２４４の一方の主面２４４ａ上に設けられている。
【０１９４】
この絶縁層２４４の一方の主面２４４ａ上には、導体パターン２５６，２５７が設けられている。導体パターン２５６は、導体パターン２５６ａ及び２５６ｂを含んでいる。導体パターン２５６ａは、導体パターン２５４ａと対向するように設けられている。また、導体パターン２５６ｂの一端２５６ｃは、積層体７４の第１の面７４ａをなす絶縁層２４４の一縁に沿って設けられており、第１の電極７６に接続されている。この導体パターン２５６ｂの他端は、導体パターン２５６ａに接続されている。
【０１９５】
一方、導体パターン２５７は、導体パターン２５７ａ及び２５７ｂを含んでいる。導体パターン２５７ａは、導体パターン２５５ａと対向するように設けられている。また、導体パターン２５７ｂの一端２５７ｃは、積層体７４の第１の面７４ａをなす絶縁層２４４の一縁に沿って設けられており、第３の電極７８に接続されている。この導体パターン２５７ｂの他端は、導体パターン２５７ａに接続されている。
【０１９６】
導体パターン２５４，２５５および導体パターン２５６，２５７は、例えば、金、白金、銀、銅、鉛、これらの合金等の導体からなる。絶縁層２４２および絶縁層２４４は、例えば絶縁層２４０と同一な材料からなる。
【０１９７】
導体パターン２５４の導体パターン２５４ａと導体パターン２５６の導体パターン２５６ａとは、積層体７４の積層方向において互いに重なっている。このようにして、導体パターン２５４および導体パターン２５６と、当該導体パターン２５４と導体パターン２５６とで挟まれた絶縁層２４２とによって、第１の容量素子１１６が形成されている。
【０１９８】
また、導体パターン２５５の導体パターン２５５ａと導体パターン２５７の導体パターン２５７ａとは、積層体７４の積層方向において互いに重なっている。このようにして、導体パターン２５５および導体パターン２５７と、当該導体パターン２５５と導体パターン２５７とで挟まれた絶縁層２４２とによって、第２の容量素子１１８が形成されている。
【０１９９】
かかる導体パターン２５６，２５７が設けられた絶縁層２４４は、絶縁層２４６の一方の主面２４６ａ上に設けられている。この絶縁層２４６の一方の主面２４６ａ上には、コイル２５８，２５９が形成されている。コイル２５８，２５９は、それぞれ導体パターンとして構成されている。かかる導体パターンは、導体パターン２５４と同一な材料からなり、絶縁層２４６は、絶縁層２４０と同一な材料からなる。
【０２００】
コイル２５８は、一端２５８ａ及び他端２５８ｂを有している。コイル２１８の一端２５８ａは、積層体７４の第１の面７４ａの一部を構成する絶縁層２４６の一縁に沿って設けられており、第１の電極７６に接続されている。このコイル２５８は、上記した第１のインダクタ８８として用いられるものである。コイル２５８の他端２５８ｂは、積層体７４の第３の面７４ｃの一部を構成する絶縁層２４６の一縁に沿って設けられており、第６の電極８２を介してコイル２６０の一端２６０ａに接続されている。このコイル２６０は、第２のインダクタ９０として用いられる。
【０２０１】
一方、コイル２５９は、一端２５９ａ及び他端２５９ｂを有している。コイル２５９の一端２５９ａは、積層体７４の第１の面７４ａの一部を構成する絶縁層２４６の一縁に沿って設けられており、第３の電極７８に接続されている。このコイル２５９は、上記した第３のインダクタ９４として用いられるものである。コイル２５９の他端２５９ｂは、積層体７４の第４の面７４ｄの一部を構成する絶縁層２４６の一縁に沿って設けられており、第７の電極８３を介してコイル２６１の一端２６１ａに接続されている。このコイル２６１は、第４のインダクタ９６として用いられる。
【０２０２】
コイル２６０，２６１は、それぞれ絶縁層２４８の一方の主面２４８ａ上に設けられた導体パターンである。絶縁層２４８は、絶縁層２４０と同一の材料によって構成されており、コイル２６０，２６１は、それぞれ導体パターン２５４と同一の材料によって構成されている。
【０２０３】
コイル２６０は、軸線Ｘに直交する積層方向において、コイル２５８と少なくとも一部が重なるように設けられている。すなわち、コイル２５８とコイル２６０とは、所望の値の結合係数が得られるように、互いに電磁気的に結合されている。また、コイル２６１は、軸線Ｘに直交する積層方向において、コイル２５９と少なくとも一部が重なるように設けられている。すなわち、コイル２５９とコイル２６１とは、所望の値の結合係数が得られるように、互いに電磁気的に結合されている。
【０２０４】
コイル２６０の他端２６０ｂは、積層体７４の第２の面７４ｂの一部を構成する絶縁層２４８の一縁に沿って設けられており、第２の電極７７に接続されている。また、コイル２６０の一端２６０ａは、第６の電極８２を介して導体パターン２６２の一端２６２ａに接続されている。
【０２０５】
一方、コイル２６１の他端２６１ｂは、積層体７４の第２の面７４ｂの一部を構成する絶縁層２４８の一縁に沿って設けられており、第４の電極７９に接続されている。また、コイル２６１の一端２６１ａは、第７の電極８３を介して導体パターン２６３の一端２６３ａに接続されている。
【０２０６】
導体パターン２６２，２６３は、半導体層２５０の一方の主面２５０ａ上に設けられている。導体パターン２６２は、軸線Ｘ方向に交差する方向に延びている。同様に、導体パターン２６３も、軸線Ｘ方向に交差する方向に延びている。これらの導体パターン２６２の他端部２６２ｂおよび導体パターン２６３の他端部２６３ｂに半導体層２５０を介して対向するように、絶縁層２５２の一方の主面２５２ａ上に、導体パターン２６４が設けられている。導体パターン２６４は、軸線Ｘ方向に延びており、その一端２６４ａ及び他端２６４ｂはそれぞれ、積層体７４の第１の面７４ａ及び第２の面７４ｂに沿って設けられており、第５の電極８０及び８１に接続されている。
【０２０７】
これら導体パターン２６２，２６３，２６４は、例えば導体パターン２５４と同一な材料からなり、絶縁層２５２は、例えば絶縁層２４０と同一な材料からなる。また、半導体層２５０は、ＺｎＯを主成分とする半導体セラミック材料からなる。このようにして、導体パターン２６２の他端部２６２ｂ、当該他端部２６２ｂに対向する導体パターン２６４の一部、及び、当該導体パターン２６２と導体パターン２６４とによって挟まれた半導体層２５０とは、バリスタ、すなわち第１のサージ吸収素子９２を構成している。
【０２０８】
同様に、導体パターン２６３の他端部２６３ｂ、当該他端部２６３ｂに対向する導体パターン２６４の一部、及び、当該導体パターン２６３と導体パターン２６４とによって挟まれた半導体層２５０とは、バリスタ、すなわち第２のサージ吸収素子９８を構成している。
【０２０９】
このような積層サージ吸収部品２６Ａからなる変形例１のサージ吸収回路８６Ａは、インダクタ、サージ吸収素子および容量素子が一体に形成されているので、小型であり、且つ、浮遊容量成分を小さくすることができる。
【０２１０】
また、第１のサージ吸収素子９２と第２のサージ吸収素子９８とは、積層体７４の積層方向に平行な２つの側面７４ａ，７４ｂの対向方向すなわち軸線Ｘ方向に、積層体７４に対して対称的に並んでいる。また、第１のサージ吸収素子９２の他端と第２のサージ吸収素子９８の他端とが、２つの側面７４ａ，７４ｂ側に積層体７４に対して対称的に設けられたグランド配線６８，６９に接続されている。このグランド配線６８，６９は大面積の接地パターンを介してコネクタ１１Ａにおけるグランド端子に接続されている。したがって、第１のサージ吸収素子９２の他端から第５の電極８０およびグランド配線６８を介したグランド端子までの浮遊誘導成分および浮遊容量成分と、第１のサージ吸収素子９８の他端から第５の電極８１およびグランド配線６９を介したグランド端子までの浮遊誘導成分および浮遊容量成分とを同等にすることができ、第１のサージ吸収素子９２と第２のサージ吸収素子９８とにおける浮遊誘導成分のばらつきおよび浮遊容量成分のばらつきが低減される。したがって、変形例１のサージ吸収回路８６Ａによれば、差動の高速信号に対する減衰特性のばらつきが低減される。
【０２１１】
なお、第２の実施の形態のサージ吸収回路８６は、上記の積層体７４において、導体パターン２５４，２５５が設けられた絶縁層２４２および導体パターン２５６，２５７が設けられた絶縁層２４４を除いた積層サージ吸収部品から構成されればよい。
【０２１２】
［第２の実施の形態の変形例３に係るサージ吸収回路用の積層サージ吸収部品の構造］
次に、第２の実施の形態の記憶装置における変形例３に係るサージ吸収回路８６Ｃ用の積層サージ吸収部品ついて説明する。サージ吸収回路８６Ｃ用の積層サージ吸収部品は、略直方体の積層体７４Ａの表面に、図２５に示す積層サージ吸収部品２６Ａと同様に、第１の電極７６と、第２の電極７７と、第３の電極７８と、第４の電極７９と、第５の電極８０、８１と、第６の電極８２と、第７の電極８３とが設けられてなるものである。
【０２１３】
図２７は、第２の実施の形態の記憶装置における変形例３に係るサージ吸収回路用の積層サージ吸収部品の積層体を層ごとに分解して示す分解斜視図である。積層体７４Ａは、コイル２５８，２５９が設けられた絶縁層２４６およびコイル２６０，２６１が設けられた絶縁層２４８に代えて、コイル２７４が設けられた絶縁層２６６、コイル２７５が設けられた絶縁層２６８、コイル２７６が設けられた絶縁層２７０、および、コイル２７７が設けられた絶縁層２７２を有している点において、積層体７４と異なっている。積層体７４Ａのその他の構成は、積層体７４と同様である。
【０２１４】
絶縁層２６６の一方の主面２６６ａ上には、コイル２７４が設けられている。コイル２７４は、導体パターンとして構成されている。コイル２７４は、上記した第４のインダクタ１２６として用いられるものである。このコイル２７４の一端２７４ａは、軸線Ｘに直交する一方の面の一部を構成する絶縁層２６６の一縁に沿って設けられており、第４の電極７９に接続されている。コイル２７４の他端２７４ｂは、軸線Ｘに並行な一方の面の一部を構成する絶縁層２６６の一縁に沿って設けられており、第７の電極８３を介してコイル２７５の一端２７５ａに接続されている。
【０２１５】
コイル２７５は、絶縁層２６８の一方の主面２６８ａ上に設けられている。コイル２７５は、導体パターンとして構成されている。コイル２７５は、上記した第３のインダクタ１２４として用いられるものである。このコイル２７５の他端２７５ｂは、軸線Ｘに直交する他方の面の一部を構成する絶縁層２６８の一縁に沿って設けられており、第３の電極７８に接続されている。コイル２７５が形成されている絶縁層２６８は、絶縁層２７０の一方の主面２７０ａ上に設けられている。
【０２１６】
絶縁層２７０の一方の主面２７０ａ上には、コイル２７６が設けられている。コイル２７６は、導体パターンとして構成されている。コイル２７６は、上記した第１のインダクタ１２０として用いられるものである。このコイル２７６の一端２７６ａは、軸線Ｘに直交する一方の面の一部を構成する絶縁層２７０の一縁に沿って設けられており、第１の電極７６に接続されている。コイル２７６の他端２７６ｂは、軸線Ｘに並行な他方の面の一部を構成する絶縁層２７０の一縁に沿って設けられており、第６の電極８２を介してコイル２７７の一端２７７ａに接続されている。
【０２１７】
コイル２７７は、絶縁層２７２の一方の主面２７２ａ上に設けられている。コイル２７７は、導体パターンとして構成されている。コイル２７７は、上記した第２のインダクタ１２２として用いられるものである。このコイル２７７の他端２７７ｂは、軸線Ｘに直交する他方の面の一部を構成する絶縁層２７２の一縁に沿って設けられており、第２の電極７７に接続されている。
【０２１８】
コイル２７４、コイル２７５、コイル２７６、および、コイル２７７は、軸線Ｘに直交する積層方向に対して、少なくとも一部が互いに重なるように設けられている。すなわち、コイル２７４、コイル２７５、コイル２７６、および、コイル２７７は、所望の値の結合係数が得られるように、互いに電磁気的に結合されている。
【０２１９】
なお、コイル２７４，２７５，２７６，２７７は、例えば導体パターン２５４と同一の材料からなり、絶縁層２６６，２６８，２７０，２７２は、例えば絶縁層２４０と同一な材料からなる。
【０２２０】
このような積層サージ吸収部品からなる変形例３のサージ吸収回路８６Cは、インダクタ、サージ吸収素子、および、容量素子が一体に形成されているので、小型であり、且つ、浮遊容量成分を小さくすることができる。また、変形例３のサージ吸収回路８６Cによれば、変形例１のサージ吸収回路８６Ａと同様に、第１のサージ吸収素子９２と第２のサージ吸収素子９８とにおける浮遊誘導成分のばらつきおよび浮遊容量成分のばらつきが低減され、差動の高速信号に対する減衰特性のばらつきが低減される。
【０２２１】
なお、第２の実施の形態の変形例２のサージ吸収回路８６Bは、上記の積層体７４Aにおいて、導体パターン２５４，２５５が設けられた絶縁層２４２および導体パターン２５６，２５７が設けられた絶縁層２４４を除いた積層サージ吸収部品から構成されればよい。
【０２２２】
［第２の実施の形態の変形例４に係るサージ吸収回路用の積層サージ吸収部品の構造］
次に、第２の実施の形態の変形例４に係るサージ吸収回路８６D用の積層サージ吸収部品ついて説明する。サージ吸収回路８６D用の積層サージ吸収部品は、略直方体の積層体７４Bの表面に、図２５に示す積層サージ吸収部品２６Ａと同様に、第１の電極７６と、第２の電極７７と、第３の電極７８と、第４の電極７９と、第５の電極８０、８１と、第６の電極８２と、第７の電極８３とが設けられてなるものである。
【０２２３】
図２８は、第２の実施の形態の記憶装置における変形例４に係るサージ吸収回路用の積層サージ吸収部品の積層体を層ごとに分解して示す分解斜視図である。積層体７４Bは、コイル２５８，２５９が設けられた絶縁層２４６、コイル２６０，２６１が設けられた絶縁層２４８、導体パターン２６２，２６３が設けられた半導体層２５０，および、導体パターン２６４が設けられた絶縁層２５２に代えて、コイル２８８，２９０、２９２，２９４が設けられた絶縁層２８０、コイル２８９，２９３が設けられた絶縁層２８２、導体パターン２９６，２９７が設けられた絶縁層２８４、および導体パターン２９８が設けられた絶縁層２８６を有している点において、積層体７４と異なっている。積層体７４Bのその他の構成は、積層体７４と同様である。
【０２２４】
絶縁層２８０の一方の主面２８０ａ上には、コイル２８８，２９０，２９２，２９４が設けられている。コイル２８８，２９０，２９２，２９４は、それぞれ導体パターンとして構成されている。コイル２８８の一端２８８ａは、軸線Ｘに直交する一方の面の一部を構成する絶縁層２８０の一縁に沿って設けられており、第１の電極７６に接続されている。コイル２８８の他端２８８ｂは、ビアを介してコイル２８９の一端２８９ａに接続されている。
【０２２５】
一方、コイル２９２の一端２９２ａは、軸線Ｘに直交する一方の面の一部を構成する絶縁層２８０の一縁に沿って設けられており、第３の電極７８に接続されている。コイル２９２の他端２９２ｂは、ビアを介してコイル２９３の一端２９３ａに接続されている。
【０２２６】
コイル２８９およびコイル２９３は、絶縁層２８２の一方の主面２８２ａ上に設けられている。コイル２８９およびコイル２９３は、導体パターンとして構成されている。コイル２８９は、ほぼ二等分された第１の部分２８９ｂと第２の部分２８９ｃとを有している。同様に、コイル２９３は、ほぼ二等分された第１の部分２９３ｂと第２の部分２９３ｃとを有している。コイル２８９の第１の部分２８９ｂとコイル２８８とは、第１のインダクタ１４０として用いられるものであり、コイル２９３の第１の部分２９３ｂとコイル２９２とは、第３のインダクタ１４４として用いられるものである。
【０２２７】
コイル２８９の他端２８９ｄはビアを介して絶縁層２８０に設けられたコイル２９０の一端２９０ａに接続されている。また、コイル２９３の他端２９３ｄはビアを介して絶縁層２８０に設けられたコイル２９４の一端２９４ａに接続されている。コイル２９０の他端２９０ｂは、軸線Ｘに直交する他方の面の一部を構成する絶縁層２８０の一縁に沿って設けられており、第２の電極７７に接続されている。コイル２９４の他端２９４ｂは、軸線Ｘに直交する他方の面の一部を構成する絶縁層２８０の一縁に沿って設けられており、第４の電極７９に接続されている。このコイル２９０とコイル２８９の第２の部分２８９ｃとは、第２のインダクタ１４２として用いられるものであり、コイル２９４とコイル２９３の第２の部分２９３ｃとは、第４のインダクタ１４６として用いられるものである。
【０２２８】
コイル２８８とコイル２９２とは、近接して設けられている。すなわち、コイル２８８とコイル２９２とは、所望の値の結合係数が得られるように、互いに電磁気的に結合されている。同様に、コイル２９０とコイル２９４とは、近接しており、所望の値の結合係数が得られるように、互いに電磁気的に結合されている。
【０２２９】
なお、コイル２８８，２８９，２９０，２９２，２９３，２９４は、例えば導体パターン２５４と同一の材料からなり、絶縁層２８０，２８２は、例えば絶縁層２４０と同一な材料からなる。
【０２３０】
コイル２８９の第１の部分２８９ｂと第２の部分２８９ｃとの間の部分は、ビアを介して導体パターン２９６に接続されており、コイル２９３の第１の部分２９３ｂと第２の部分２９３ｃとの間の部分は、ビアを介して導体パターン２９７に接続されている。
【０２３１】
導体パターン２９６，２９７は、半導体層２８４の一方の主面２８４ａ上に設けられている。半導体層２８４は、絶縁層２８６の一方の主面２８６ａ上に設けられている。絶縁層２８６の一方の主面２８６ａ上には、導体パターン２９８が設けられている。導体パターン２９８は、軸線Ｘ方向に延びる導体パターン２９８ａと軸線Ｘ方向に直交する導体パターン２９８ｂとを有している。導体パターン２９８ａの一端２９８ｃおよび他端２９８ｄは、それぞれ、積層体７４Ｂの軸線Ｘに直交する一方の面および他方の面に沿って設けられており、第５の電極８０，８１に接続されている。導体パターン２９８ｂは、軸線Ｘ方向に直交する積層方向に導体パターン２９６および導体パターン２９７と重なるように設けられている。導体パターン２９８ｂの一端は導体パターン２９８ａに接続している。
【０２３２】
導体パターン２９６，２９７，２９８は、例えば導体パターン２５４と同一の材料からなり、絶縁層２８６は、例えば絶縁層２４０と同一な材料からなる。また、半導体層２８４は、ＺｎＯを主成分とする半導体セラミック材料からなる。このようにして、導体パターン２９６、当該導体パターン２９６に対向する導体パターン２９８の一部、及び、当該導体パターン２９６と導体パターン２９８とによって挟まれた半導体層２８４とは、バリスタ、すなわち第１のサージ吸収素子９２を構成している。
【０２３３】
同様に、導体パターン２９７、当該導体パターン２９７に対向する導体パターン２９８の一部、及び、当該導体パターン２９７と導体パターン２９８とによって挟まれた半導体層２８４とは、バリスタ、すなわち第２のサージ吸収素子９８を構成している。
【０２３４】
このような積層サージ吸収部品からなる変形例４のサージ吸収回路８６Ｄは、インダクタ、サージ吸収素子および容量素子が一体に形成されているので、小型であり、且つ、浮遊容量成分を小さくすることができる。
【０２３５】
また、第１のサージ吸収素子９２の他端と第２のサージ吸収素子９８の他端とが、２つの側面７４ａ，７４ｂ側に積層体７４に対して対称的に設けられたグランド配線６８，６９に接続されている。このグランド配線６８，６９は大面積の接地パターンを介してコネクタ１１Ａにおけるグランド端子に接続されている。したがって、第１のサージ吸収素子９２の他端から第５の電極８０およびグランド配線６８を介したグランド端子までの浮遊誘導成分および浮遊容量成分と、第１のサージ吸収素子９８の他端から第５の電極８１およびグランド配線６９を介したグランド端子までの浮遊誘導成分および浮遊容量成分との誤差を低減することができ、第１のサージ吸収素子９２と第２のサージ吸収素子９８とにおける浮遊誘導成分のばらつきおよび浮遊容量成分のばらつきが低減される。したがって、変形例４のサージ吸収回路８６Ｄによれば、差動の高速信号に対する減衰特性のばらつきが低減される。
【０２３６】
［第２の実施の形態の変形例５に係るサージ吸収回路用の積層サージ吸収部品の構造］
次に、第２の実施の形態の記憶装置における変形例５に係るサージ吸収回路８６Ｅ用の積層サージ吸収部品ついて説明する。サージ吸収回路８６Ｅ用の積層サージ吸収部品は、略直方体の積層体７４Ｃの表面に、図２５に示す積層サージ吸収部品２６Ａと同様に、第１の電極７６と、第２の電極７７と、第３の電極７８と、第４の電極７９と、第５の電極８０、８１と、第６の電極８２と、第７の電極８３とが設けられてなるものである。
【０２３７】
図２９は、第２の実施の形態の記憶装置における変形例５に係るサージ吸収回路用の積層サージ吸収部品の積層体を層ごとに分解して示す分解斜視図である。積層体７４Ｃは、コイル２５８，２５９が設けられた絶縁層２４６と、コイル２６０，２６１が設けられた絶縁層２４８とに代えて、コイル３０４，３０６、３０８，３１０が設けられた絶縁層３００と、コイル３０５，３０９が設けられた絶縁層３０２とを有している点において、積層体７４と異なっている。積層体７４Ｃのその他の構成は、積層体７４と同様である。
【０２３８】
絶縁層３００の一方の主面３００ａ上には、コイル３０４，３０６，３０８，３１０が設けられている。コイル３０４，３０６，３０８，３１０は、それぞれ導体パターンとして構成されている。コイル３０４の一端３０４ａは、軸線Ｘに直交する一方の面の一部を構成する絶縁層３００の一縁に沿って設けられており、第１の電極７６に接続されている。コイル３０４の他端３０４ｂは、ビアを介してコイル３０５の一端３０５ａに接続されている。
【０２３９】
一方、コイル３０８の一端３０８ａは、軸線Ｘに直交する一方の面の一部を構成する絶縁層３００の一縁に沿って設けられており、第３の電極７８に接続されている。コイル３０８の他端３０８ｂは、ビアを介してコイル３０９の一端３０９ａに接続されている。
【０２４０】
コイル３０５およびコイル３０９は、絶縁層３０２の一方の主面３０２ａ上に設けられている。コイル３０５およびコイル３０９は、導体パターンとして構成されている。コイル３０５は、ほぼ二等分された第１の部分３０５ｂと第２の部分３０５ｃとを有している。同様に、コイル３０９は、ほぼ二等分された第１の部分３０９ｂと第２の部分３０９ｃとを有している。コイル３０５の第１の部分３０５ｂとコイル３０４とは、第１のインダクタ１４８として用いられるものであり、コイル３０９の第１の部分３０９ｂとコイル３０８とは、第３のインダクタ１５２として用いられるものである。
【０２４１】
コイル３０５の他端３０５ｄはビアを介して絶縁層３００に設けられたコイル３０６の一端３０６ａに接続されている。また、コイル３０９の他端３０９ｄはビアを介して絶縁層３００に設けられたコイル３１０の一端３１０ａに接続されている。コイル３０６の他端３０６ｂは、軸線Ｘに直交する他方の面の一部を構成する絶縁層３００の一縁に沿って設けられており、第２の電極７７に接続されている。コイル３１０の他端３１０ｂは、軸線Ｘに直交する他方の面の一部を構成する絶縁層３００の一縁に沿って設けられており、第４の電極７９に接続されている。このコイル３０６とコイル３０５の第２の部分３０５ｃとは、第２のインダクタ１５０として用いられるものであり、コイル３１０とコイル３０９の第２の部分３０９ｃとは、第４のインダクタ１５４として用いられるものである。
【０２４２】
コイル３０４，３０６，３０８，３１０とは、互いに離間しており、コイル３０５とコイル３０９とは、互いに離間している。すなわち、コイル３０４，３０６，３０８，３１０それぞれによって生成される磁界が、コイル３０４，３０６，３０８，３１０における他のコイルの磁界に影響を及ぼさず、結合係数が０．０１以下となるように、コイル３０４，３０６，３０８，３１０が形成されている。また、コイル３０５によって生成される磁界とコイル３０９によって生成される磁界とが互いに影響を及ぼし合わず、結合係数が０．０１以下となるように、コイル３０５とコイル３０９とが形成されている。
【０２４３】
コイル３０５の第１の部分３０５ｂと第２の部分３０５ｃの間の部分は、第６の電極８２に接続されており、コイル３０９の第１の部分３０９ｂと第２の部分３０９ｃの間の部分は、第７の電極８３に接続されている。
【０２４４】
コイル３０４，３０５，３０６，３０８，３０９，３１０は、例えば導体パターン２５４と同一な材料からなり、絶縁層３００，３０２は、絶縁層２４０と同一な材料からなる。
【０２４５】
このような積層サージ吸収部品からなる変形例５のサージ吸収回路８６Ｅは、インダクタ、サージ吸収素子および容量素子が一体に形成されているので、小型であり、且つ、浮遊容量成分を小さくすることができる。また、変形例５のサージ吸収回路８６Ｅによれば、変形例１のサージ吸収回路８６Ａと同様に、第１のサージ吸収素子９２と第２のサージ吸収素子９８とにおける浮遊誘導成分のばらつきおよび浮遊容量成分のばらつきが低減され、差動の高速信号に対する減衰特性のばらつきが低減される。
【０２４６】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【０２４７】
第２の実施の形態ではＵＳＢメモリの一例を示したが、本発明の記憶装置の形態は、本実施の形態に限られるものではない。第２の実施の形態のサージ吸収回路は様々な形態の記憶装置に搭載可能である。同様に、第１の実施の形態のサージ吸収回路は様々な形態の記憶装置に搭載可能である。
【０２４８】
また、第２の実施の形態では、差動用の一対の伝送線路に対して差動型サージ吸収回路を一つ備える記憶装置を例示したが、第２の実施の形態の記憶装置は、差動型サージ吸収回路の代わりに第１の実施の形態のシングル型サージ吸収回路を２つ備え、差動用の一対の伝送線路それぞれに対してシングル型サージ吸収回路を１つずつ備えていてもよい。図３０に一例を示す。図３０は、本実施の形態の変形例に係る記憶装置の基板における部分Ａを示す図である。図３０に示すように、記憶装置１０Ｂは、第２の実施の形態の記憶装置１０Ａにおいて、差動型サージ吸収回路を有する積層サージ吸収部品２６Ａに代えて２個の積層サージ吸収部品２６を備えていてもよい。なお、本形態の記憶装置１０Ｂは、一対の第１の伝送線路６６の代わりに、第１の領域Ｂの間隔、第２の領域Ｃの間隔、および第３の領域Ｄの間隔が等しい一対の第１の伝送線路６６Ｂが形成されている。
【０２４９】
また、本実施の形態では、サージ吸収素子として、ＺｎＯなどの金属酸化物からなるバリスタが用いられたが、サージ吸収素子には、Ｓｉ等の半導体からなるＰＮ接合素子、モリブデンからなるサージ吸収素子、および、電極間の放電を利用するギャップ式放電素子などが適用できる。
【０２５０】
また、本実施の形態では、サージ吸収回路を実現する積層サージ吸収部品を例示したが、サージ吸収回路を実現する方法は本実施の形態に限られるものではない。積層サージ吸収部品の積層体の構成は、本実施の形態に限らず様々な形態であってもよい。また、サージ吸収回路は、上記した基板１３、１３Ａ上に直接形成されてもよい。
【図面の簡単な説明】
【０２５１】
【図１】本発明の第１の実施の形態に係る記憶装置を示す一部破断斜視図である。
【図２】図１に示す記憶装置を反対方向から見た一部破断斜視図である。
【図３】本発明の第１の実施の形態に係る記憶装置を示す回路図である。
【図４】第１の実施の形態の記憶装置に適用可能なサージ吸収回路を示す回路図である。
【図５】図４に示すサージ吸収回路を等価的に示す回路図である。
【図６】第１の実施の形態のコネクタに適用可能な変形例１に係るサージ吸収回路を示す回路図である。
【図７】図６に示すサージ吸収回路を等価的に表す回路図である。
【図８】第１のサージ吸収素子の等価的な回路図である。
【図９】第１の実施の形態の記憶装置に適用可能な変形例２に係るサージ吸収回路を示す回路図である。
【図１０】本発明の第２の実施の形態に係る記憶装置を示す一部破断斜視図である。
【図１１】図１０に示す記憶装置の基板における部分Aを拡大して示す図である。
【図１２】第２の実施の形態の記憶装置に適用可能なサージ吸収回路を示す回路図である。
【図１３】図１２に示すサージ吸収回路を等価的に示す回路図である。
【図１４】第２の実施の形態の記憶装置に適用可能な変形例１に係るサージ吸収回路を示す回路図である。
【図１５】図１４に示すサージ吸収回路を等価的に表す回路図である。
【図１６】第２の実施の形態の記憶装置に適用可能な変形例２に係るサージ吸収回路を示す回路図である。
【図１７】図１６に示すサージ吸収回路を等価的に表す回路図である。
【図１８】第２の実施の形態の記憶装置に適用可能な変形例３に係るサージ吸収回路を示す回路図である。
【図１９】図１８に示すサージ吸収回路を等価的に表す回路図である。
【図２０】第２の実施の形態の記憶装置に適用可能な変形例４に係るサージ吸収回路を示す回路図である。
【図２１】第２の実施の形態の記憶装置に適用可能な変形例５に係るサージ吸収回路を示す回路図である。
【図２２】第１の実施の形態の記憶装置における変形例１に係るサージ吸収回路用の積層サージ吸収部品を一部破断して示す斜視図である。
【図２３】図２１に示す積層体を層ごとに分解して示す分解斜視図である。
【図２４】第１の実施の形態の記憶装置における変形例２に係るサージ吸収回路用の積層サージ吸収部品の積層体を層ごとに分解して示す分解斜視図である。
【図２５】第２の実施の形態の記憶装置における変形例１に係るサージ吸収回路用の積層サージ吸収部品を示す斜視図である。
【図２６】図２５に示す積層体を層ごとに分解して示す分解斜視図である。
【図２７】第２の実施の形態の記憶装置における変形例３に係るサージ吸収回路用の積層サージ吸収部品の積層体を層ごとに分解して示す分解斜視図である。
【図２８】第２の実施の形態の記憶装置における変形例４に係るサージ吸収回路用の積層サージ吸収部品の積層体を層ごとに分解して示す分解斜視図である。
【図２９】第２の実施の形態の記憶装置における変形例５に係るサージ吸収回路用の積層サージ吸収部品の積層体を層ごとに分解して示す分解斜視図である。
【図３０】本実施の形態の変形例に係る記憶装置の基板における部分Ａを示す図である。
【符号の説明】
【０２５２】
１０…記憶装置、１１…コネクタ（グランド端子含む）、１２…外枠、１３…基板、１５…第１の電源配線、１６…第２の電源配線（例えば接地配線）、１７…第１の伝送線路、１８…第２の伝送線路、２０…制御部、２１…メモリ、２２…記憶部、２６…積層サージ吸収部品、４０…サージ吸収回路、４２…第１のインダクタ、４４…第２のインダクタ、４６…サージ吸収素子、５６…容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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