(57)【特許請求の範囲】
【請求項１】
アバランシェ破壊の試験装置において、
コイルを介して被測定素子の第１及び第２の端子間に電源電圧を印加する電源と、
前記被測定素子の第３及び第２の端子間にパルス信号を印加するパルスジェネレータと、
前記コイルに並列に接続されて、前記コイルに蓄積されたエネルギーを放電させるディスチャージ回路と、
前記被測定素子への前記電源の供給を停止するスイッチと、
前記被測定対象の前記第３の端子における前記パルス信号の立ち下がりの後、前記被測定対象の前記第１及び第２の端子間電圧の立ち下がりにより、前記ディスチャージ回路、前記スイッチを動作させる破壊判定回路とを備える
ことを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関し、特にディスクリート素子におけるアバランシェ破壊試験に適用することができる。本発明は、パルス信号の供給端子の電圧が立ち下がった後、被測定素子への電源電圧の立ち下がりを検出することにより、アバランシェ破壊試験において適切に過電流を防止することができるようにする。
【背景技術】
【０００２】
従来、半導体製造工程では、試験装置を用いて半導体素子の各種特性を測定するように構成されており、特開２００４−７７１６６号公報には、このような試験装置に関して、被測定素子が短絡した場合等にあっても、各部の損傷を防止する構成が提案されている。
【０００３】
半導体製造工程では、この種の試験の１つとしてアバランシェ破壊試験が実行される。ここでアバランシェ破壊試験は、ＭＯＳＦＥＴ、ＩＧＢＴにおいて逆バイアス時の安全動作領域を保証するために実行される試験である。アバランシェ破壊試験は、図３に示すように、コイル１を介して被測定素子２のソース、ドレイン間に所定の電源電圧ＶＤＤを印加した状態で、パルスジェネレータ３により被測定素子２のゲートにパルスを印加して実行される。アバランシェ破壊は、被測定素子２に応じて破壊モードが異なり、通常は、ショートとなる。
【０００４】
これにより図４において破線により示すように、時点ｔ１で被測定素子２がアバランシェ破壊すると、ドレイン電流ＩＤが大きく立ち上がる。このため従来の試験装置では、種々の保護機構により、過電流を防止して種々の損傷を防止するように構成されている。
【０００５】
ここでこのような保護機構の１つとして、図５に示す過電流検出方式がある。ここでこの過電流検出方式では、カレントトランスフォーマー５等による電流検出機構により被測定素子２のドレイン電流ＩＤを検出し、過電流検出器６によりこのドレイン電流ＩＤを所定のしきい値ＴＨで判定して過電流を検出する。さらにこの過電流の検出によりパワースイッチ４の動作を制御して被測定素子２への電源ＶＤＤの印加を停止する。なおここでパワースイッチ４は、通常、ＭＯＳＦＥＴ、ＩＧＢＴ等により構成される。なお符号７は、保護用のダイオードである。
【０００６】
この方式の場合、図６に示すように、時点ｔ１で被測定素子２がアバランシェ破壊してドレイン電流ＩＤの増大が開始した後、時点ｔ２でドレイン電流ＩＤがしきい値ＴＨとなると、パワースイッチ４がオフ状態に動作を切り換え、これにより過電流を防止する。
【０００７】
また図７は、試験時間Ｔの管理による保護方式であり、この方式では、図８に示すように、カウンター１０により試験を開始して試験時間Ｔだけ経過すると、パワースイッチ４をオフ状態に切り換え、これにより過電流を防止する。
【０００８】
また図９は、図５に示す過電流検出方式にディスチャージ回路１３を組み込んだ構成である。すなわち図５について上述した過電流検出方式では、パワースイッチ４をオフ状態に切り換えた後にあっても、コイル１に蓄積されたエネルギーにより被測定素子２に電流が流れ続ける。これによりこの図９の例では、並列にスイッチ回路１４、ダイオード１５によるディスチャージ回路１３がコイル１に設けられ、図１０に示すように、過電流検出器６による過電流の検出によりスイッチ回路１４をオン状態に切り換え、コイル１の両端を短絡させる。これによりこの図９の例では、コイル１に蓄積されたエネルギーを強制的に放電させて、被測定素子２の過電流を防止する。
【０００９】
しかしながらこのような従来の保護機構では、適切に過電流を保護できない問題がある。
【００１０】
すなわち図５について上述した過電流検出方式のみの保護では、コイル１に蓄積されたエネルギーにより被測定素子２に電流が流れ続け、これにより適切に過電流を保護できない問題がある。
【００１１】
なおこのようにアバランシェ破壊した後も被測定素子２に電流が流れ続けると、アバランシェ破壊後も被測定素子２の破壊が進み、結局、素子の不良解析が困難になる。また半導体ウエハの状態で試験する場合には、半導体ウエハにクラックが入ったり、穴があいたりし、これにより歩留まりが劣化する。
【００１２】
これに対して図９について上述した過電流検出方式にディスチャージ回路１３を組み込んだ構成では、図１１に示すように、試験を開始した直後の速い時点ｔ１Ａでアバランシェ破壊する場合と、試験を終了する直前の遅い時点ｔ１Ｂでアバランシェ破壊した場合とでは、アバランシェ破壊のタイミングが遅い場合程（ｔ１Ｂの場合）、その後に被測定素子２に加わるエネルギーが大きくなり、これによりこの構成でも、適切に過電流を防止できない問題がある。
【００１３】
また図７について上述した試験時間Ｔの管理による保護方式に、図９について上述したディスチャージ回路を併用した場合、図１２に示すように、アバランシェ破壊までの期間（アバランシェ期間）がばらつくことにより、図１２に示すように、アバランシェ破壊のタイミングが早い場合（ｔ１Ａ）程、その後、被測定素子に加わるエネルギーが大きくなり、この場合も適切に過電流を防止できない問題がある。
【特許文献１】特開２００４−７７１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は以上の点を考慮してなされたもので、アバランシェ破壊試験において適切に過電流を防止することができる試験装置を提案しようとするものである。
【課題を解決するための手段】
【００１５】
かかる課題を解決するため請求項１の発明は、アバランシェ破壊の試験装置において、コイルを介して被測定素子の第１及び第２の端子間に電源電圧を印加する電源と、前記被測定素子の第３及び第２の端子間にパルス信号を印加するパルスジェネレータと、前記コイルに並列に接続されて、前記コイルに蓄積されたエネルギーを放電させるディスチャージ回路と、前記被測定素子への前記電源の供給を停止するスイッチと、前記被測定対象の前記第３の端子における前記パルス信号の立ち下がりの後、前記被測定対象の前記第１及び第２の端子間電圧の立ち下がりにより、前記ディスチャージ回路、前記スイッチを動作させる破壊判定回路とを備えるようにする。
【００１６】
請求項１の構成により、アバランシェ破壊の試験装置に適用して、コイルを介して被測定素子の第１及び第２の端子間に電源電圧を印加する電源と、前記被測定素子の第３及び第２の端子間にパルス信号を印加するパルスジェネレータと、前記コイルに並列に接続されて、前記コイルに蓄積されたエネルギーを放電させるディスチャージ回路と、前記被測定素子への前記電源の供給を停止するスイッチと、前記被測定対象の前記第３の端子における前記パルス信号の立ち下がりの後、前記被測定対象の前記第１及び第２の端子間電圧の立ち下がりにより、前記ディスチャージ回路、前記スイッチを動作させる破壊判定回路とを備えるようにすれば、アバランシェ破壊時における被測定素子の端子電圧の挙動を有効に利用して、アバランシェ破壊を短時間で検出してディスチャージ回路、スイッチを動作させることができ、これによりアバランシェ破壊試験において適切に過電流を防止することができる。
【発明の効果】
【００１７】
本発明によれば、アバランシェ破壊試験において適切に過電流を防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００１９】
図１は、本発明の実施例１に係る試験装置を示すブロック図である。この試験装置２１において、図３〜図１１について上述した試験装置と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【００２０】
この試験装置２１において、差動増幅回路２２は、被測定素子２のドレインソース間電圧ＶＤＳを破壊判定回路２４の動作に適した電圧に変換して出力し、また差動増幅回路２３は、被測定素子２のゲートソース間電圧ＶＧＳを破壊判定回路２４の動作に適した電圧に変換して出力する。
【００２１】
破壊判定回路２４は、図２に示すように、被測定素子２のゲートソース間電圧ＶＧＳが立ち下がった後、時点ｔ１で被測定素子２のドレインソース間電圧ＶＤＳが立ち下がると、パワースイッチ４、スイッチ回路１４をオフ状態、オン状態に切り換え、これによりアバランシェ破壊の直後で電源電圧ＶＤＤの供給を停止し、コイル１に蓄積されたエレルギーの放電を開始し、アバランシェ破壊後の過電流を防止する。
【００２２】
以上の構成において、この試験装置２１では、コイル１を介して被測定素子２のドレインソース間に電源電圧ＶＤＤが印加された状態で、パルスジェネレータ３により被測定素子２のゲートにパルス信号が印加され、これにより被測定素子２がアバランシェ破壊試験される。
【００２３】
このアバランシェ破壊試験において、被測定素子２がアバランシェ破壊すると、ゲート電圧が立ち下がり、この被測定素子２の端子におけるドレインソース間電圧ＶＤＳが立ち下がる。これによりこの試験装置２１では、パルス信号の被供給端子であるゲートにおける電圧が立ち下がった後の、被測定素子２の端子における電源電圧の立ち下がりによりアバランシェ破壊が検出され、ディスチャージ回路１３、パワースイッチ４の動作が切り換えられる。
【００２４】
これによりこの試験装置２１では、試験を開始した後の速い時点でアバランシェ破壊した場合でも、試験を開始した後の遅い時点でアバランシェ破壊した場合でも、アバランシェ破壊後に速やかに過電流を低減することができ、これにより従来に比して適切に過電流を防止することができる。これによりこの種の被測定素子の解析を容易とすることができ、また半導体ウエハの状態で試験する場合には、ウエハの損傷を有効に回避して歩留りを向上することができる。
【産業上の利用可能性】
【００２５】
本発明は、試験装置に関し、特にディスクリート素子におけるアバランシェ破壊試験に適用することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例に係る試験装置を示すブロック図である。
【図２】図１の試験装置の動作の説明に供する信号波形図である。
【図３】アバランシェ試験の説明に供するブロック図である。
【図４】アバランシェ試験の説明に供する信号波形図である。
【図５】過電流検出による保護方式の説明に供するブロック図である。
【図６】図５の方式の説明に供する信号波形図である。
【図７】試験時間の管理による保護方式の説明に供するブロック図である。
【図８】図７の方式の説明に供する信号波形図である。
【図９】ディスチャージ回路による保護方式の説明に供するブロック図である。
【図１０】図９の方式の説明に供する信号波形図である。
【図１１】図９の方式による過電流の説明に供する信号波形図である。
【図１２】図７の方式にディスチャージ回路による保護方式を組み合わせた場合における過電流の説明に供する信号波形図である。
【符号の説明】
【００２７】
１……コイル、２……被測定素子、３……パルスジェネレータ、４……パワースイッチ、７、１５……ダイオード、１３……ディスチャージ回路、１４……スイッチ回路、２１……試験装置、２２、２３……差動増幅回路、２４……破壊判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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