(57)【特許請求の範囲】
【請求項１】
周期発生部と、この周期発生部から送り込まれる制御信号に従って動作し、被試験ＬＳＩに与える試験パターン信号の立上り、立下りのタイミング、論理比較のタイミング等を発生する複数の遅延発生部とを具備して構成されるタイミング発生器において、
上記タイミング発生器をＣＭＯＳ構造のＬＳＩで構成する場合に、上記複数の遅延発生部を位相を異ならせた基準クロックによって駆動する構成とし、
上記遅延発生部は２以上のＮ個とされ、これらＮ個の遅延発生部のそれぞれにＮ相に多相化された基準クロックを印加し、Ｎ個の遅延発生部をＮ相の基準クロックによって駆動する構成とし、
上記遅延発生部は、上記基準クロックの周期の整数倍の遅延時間を発生する整数遅延発生部と、上記クロックの周期より短い遅延時間を発生する端数遅延発生部とによって構成され、上記多相化された基準クロック相互の位相差によって発生するタイミング出力信号の位相差を、上記端数遅延部に設定する遅延時間によって相殺し、上記各遅延発生部から出力されるタイミング出力信号の位相を合致させる遅延設定手段を設けた構成としたことを特徴とするタイミング発生器。
【請求項２】
周期発生部と、この周期発生部から送り込まれる制御信号に従って動作し、被試験ＬＳＩに与える試験パターン信号の立上り、立下りのタイミング、論理比較のタイミング等を発生する複数の遅延発生部とを具備して構成されるタイミング発生器において、
上記タイミング発生器をＣＭＯＳ構造のＬＳＩで構成する場合に、上記複数の遅延発生部を位相を異ならせた基準クロックによって駆動する構成とし、
上記遅延発生部は２以上のＮ個とされ、これらＮ個の遅延発生部のそれぞれにＮ相に多相化された基準クロックを印加し、Ｎ個の遅延発生部をＮ相の基準クロックによって駆動する構成とし、
上記遅延発生部は、上記基準クロックの周期の整数倍の遅延時間を発生する整数遅延発生部と、上記クロックの周期より短い遅延時間を発生する端数遅延発生部とによって構成され、上記多相化された基準クロック相互の位相差によって発生するタイミング出力信号の位相差を、上記端数遅延部に設定する遅延時間によって相殺し、上記各遅延発生部から出力されるタイミング出力信号の位相を合致させる遅延設定手段と、各遅延発生部が持つタイミング誤差を校正するタイミング校正用の遅延データを設定する遅延データ設定手段とを設けた構成としたことを特徴とするタイミング発生器。
【請求項３】
請求項１記載のタイミング発生器において、上記遅延設定手段に設定する遅延時間は、上記基準クロックの最も遅い位相の基準クロックの位相に合致させる遅延時間に選定したことを特徴とするタイミング発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えば、半導体集積回路素子（ＬＳＩ）を試験するＬＳＩ試験装置に関し、特にタイミング発生器の改良に関する。
【０００２】
【従来の技術】
図６にＬＳＩ試験装置の概略の構成を示す。図中ＴＥＳはＬＳＩ試験装置の全体を示す。ＬＳＩ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、ドライバ１１６、アナログ比較器１１７、不良解析メモリ１１８、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従ってパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１に設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験ＬＳＩ１１９に印加し、被試験ＬＳＩ１１９がメモリの場合は、この試験パターン信号を記憶する。
【０００４】
被試験ＬＳＩ１１９から読み出した応答信号はアナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生ごとに不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
ここで、タイミング発生器１１３はパターン発生器１１２から与えられるタイミング情報に従って被試験ＬＳＩ１１９に与える試験パターン信号の波形の立ち上がりのタイミング及び立下りのタイミングを規定するタイミングと、論理比較器１１５で論理比較のタイミングを規定するストローブパルスのタイミング等を発生する。
【０００６】
これらの各タイミングは利用者が作成した試験プログラムに記述され、利用者が意図したタイミングで被試験ＬＳＩ１１９を動作させ、またその動作が正常か否かを試験できるように構成されている。
【０００７】
図７を用いてタイミング発生器の概要を予め説明する。図７は一般的なタイミング発生器の概略の構成を示す。タイミング発生器１１３は大きく分けると周期発生部１１と複数の遅延発生部１２とによって構成される。
【０００８】
周期発生部１１は、遅延発生部１２の動作を制御する周期制御信号ＲＡＴＥを発生し、各遅延発生部１２に周期制御信号ＲＡＴＥを供給する。遅延発生部１２は周期発生部１１から与えられる周期制御信号ＲＡＴＥの発生周期に従って遅延時間の発生の繰返が制御され、被試験ＬＳＩの各端子に与える被試験パターン信号の立上りのタイミング及び立下りのタイミング或いはストローブパルスのタイミングをそれぞれ各個に決定する動作を実行する。
【０００９】
この発明の理解を容易にするために、予め周期発生部１１と遅延発生部１２の構成と動作の概要を説明する。
【００１０】
図８は周期発生部１１の構成を示す。周期発生部１１は周期設定データメモリ１１Ａと、加算演算部１１Ｂと、ダウンカウンタ１１Ｃと、ゼロ検出器１１Ｄとによって構成される。
【００１１】
ＴＳはパターン発生器１１２から送られて来るタイミングセット信号を示す。このタイミングセット信号ＴＳはゼロ検出器１１Ｄが出力する周期制御信号ＲＡＴＥに同期して送り込まれ、周期設定データメモリ１１Ａの読出アドレスとして利用される。つまり、周期設定データメモリ１１Ａには、例えば１６種類程度のタイミングデータが記憶されており、この１６種類のタイミングデータがタイミングセット信号ＴＳに従って各テスト周期ごとに読み出される。
【００１２】
ここで、Ｄ型フリップフロップＤＦＦ1-1 〜ＤＦＦ1-6 、及びＤＦＦ2-3 〜ＤＦＦ2-5 、ＤＦＦ3-3 〜ＤＦＦ3-5 、ＤＦＦ4-3 〜ＤＦＦ4-7 、ＤＦＦ5-1 〜ＤＦＦ5-6 はそれぞれゼロ検出器１１Ｄが出力する周期制御信号ＲＡＴＥに同期してデータを順送りするための同期回路を構成している。これら各同期回路を構成するＤ型フリップフロップＤＦＦ1-1 〜ＤＦＦ5-6 のクロック入力端子ＣＫにはそれぞれに基準クロックＲＥＦＣＫが入力され、更にイネーブル端子ＥＮにはゼロ検出回路１１Ｄから帰還回路１１Ｅとアンドゲート１１Ｆを通じて周期制御信号ＲＡＴＥが、またクリア端子にはクリア信号ＣＬＲが与えられる。従って、周期制御信号ＲＡＴＥがＨ論理の状態で基準クロックＲＥＦＣＫの、例えば立ち上がりのタイミングに同期して各部のデータが順次、次段に送られ同期化処理が実行される。またクリア信号ＣＬＲは試験開始時に入力されて全ての状態をリセットさせる。
【００１３】
タイミングセット信号ＴＳは６段のラッチ回路ＤＦＦ1-1 〜ＤＦＦ1-6 を通過して図９に示す遅延発生部１２にタイミングセット信号ＴＳＲとして配送される。図８に示す同期発生部１１ではタイミングセット信号ＴＳが６段のＤ型フリップフロップ回路ＤＦＦ1-1 〜ＤＦＦ1-6 を通過する間に、周期制御信号ＲＡＴＥの発生処理が実行される。
【００１４】
つまり、タイミングセット信号ＴＳは周期設定データメモリ１１Ａのアドレス入力端子ＡＤに入力され、この周期設定データメモリ１１Ａから周期データを読み出す。周期設定データメモリ１１Ａには先にも説明したように、１６種類程度の周期データが予め記憶されており、この１６種類の周期データが各テスト周期ごとに読み出され、各テスト周期ごとに制御信号ＲＡＴＥの周期が決定される。
【００１５】
周期制御信号ＲＡＴＥの周期の設定は、以下の如く行われる。周期設定データメモリ１１Ａからは周期制御信号ＲＡＴＥの周期を決定する周期データが読み出される。この周期データは基準クロックＲＥＦＣＫの整数倍の値を持つ整数データＶＤＡＴ1 と、基準クロックＲＥＦＣＫの１周期より短い値を持つ端数データＭＤＡＴ1 とから構成される。上述した周期制御信号ＲＡＴＥは整数データＶＤＡＴ1 のみによって周期が決定され、端数データＭＤＡＴ1 を含んでいない。つまり、ここで言う周期制御信号ＲＡＴＥは基準クロックＲＥＦＣＫの整数倍の周期で発生し、この周期制御信号ＲＡＴによって遅延発生部１２の起動・停止を制御する。
【００１６】
加算演算部１１Ｂで前のテスト同期に設定した端数値と加算し、その加算値が整数値に達すると桁上げ信号ＣＹ1 を整数データＶＤＡＴ1 に加算し、同期制御信号ＲＡＴＥの値を１クロック分長くなる方向に修正する。
【００１７】
残りの端数値は端数データＨＤＡＴとして図７及び図９に示した各遅延発生部１２に送られる。
【００１８】
また、図８に示した端数データＭＤＡＴ1 とはテスト周期に設定された端数値を指す。この端数データＭＤＡＴ1 は桁上げした残りの端数データＨＤＴＡとして全ての遅延発生部１２に送られ、各遅延発生部１２で各テスト周期毎に発生すべき遅延時間の端数値に加算され、次のテスト周期の開始タイミングが決定される。この開始タイミングを起点として次のテスト周期が設定される。
【００１９】
次に遅延発生部１２の構成と動作の概略を図９を用いて説明する。遅延発生部１２は遅延設定データメモリ１２Ａと、加算処理部１２Ｂと、ダウンカウンタ１２Ｃと、ゼロ検出器１２Ｄと、端数遅延部１２Ｅとによって構成される。
【００２０】
遅延発生部１２にもＤ型フリップフロップＤＦＦ1-1 〜ＤＦＦ4 、及びＤＦＦ2-1 〜ＤＦＦ2-7 、及びＤＦＦ3-1 〜ＤＦＦ3-6 とから成る同期回路が設けられる。各同期回路に同期制御信号ＲＡＴＥと、タイミングセット信号ＴＳＲと、端数データＨＤＡＴＡが入力され、これらの信号が基準クロックＲＥＦＣＫに同期して順次次段に送られる。
【００２１】
同期制御信号ＲＡＴＥはこの例では４段の同期回路を通じてダウンカウンタ１２Ｃのロード入力端子（書き込み入力端子）に送り込まれる。同期制御信号ＲＡＴＥがＨ論理に立ち上がったタイミングから基準クロックＲＥＦＣＫが４クロック分入力された次のクロックのタイミングでダウンカウンタ１２Ｃのロード端子ＬＤに同期制御信号ＲＡＴＥが到着し、ロード端子ＬＤにＨ論理が与えられ、この状態で次の基準クロックの立ち上がりのタイミングでデータ入力端子Ｄに入力されている整数値データを読み込む。
【００２２】
同期制御信号ＲＡＴＥが遅延発生部１２に入力されるタイミングでタイミングセット信号ＴＳＲも遅延発生部１２に入力される。
【００２３】
このタイミングセット信号ＴＳＲは基準クロックＲＥＦＣの１クロック目でＤ型フリップフロップＤＦＦ2-1 に読み込まれ、２クロック目で遅延設定メモリ１２Ａに入力される。遅延設定メモリ１２Ａはタイミングセット信号ＴＳＲの値に従って読み出しアドレスが決定され、記憶している遅延データを読み出す。読み出された遅延データには被試験ＬＳＩの各ピンに設定するタイミングの整数値と端数値を含んで記憶されている。
【００２４】
遅延データ設定メモリ１２Ａから読み出された遅延データは加算処理部１２Ｂに送られ、この加算処理部１２Ｂで周期発生部１１から送られてくる端数データＨＤＡＴＡを加算する。この加算結果の中から基準クロックＲＥＦＣＫの１周期分に相当する整数値をとりだし、その整数値のダウンカウンタ１２Ｃに送り込む。また、残りの端数値はＤ型フリップフロップＤＦＦ3-4 、ＤＦＦ3-5 、ＤＦＦ3-6 を通じて端数遅延部１２Ｅに送り込まれる。
【００２５】
尚、周期発生部１１から送り込まれた端数データＨＤＡＴＡにはレジスタＲＧ１に設定されたタイミング校正用の補正データＳＫＥＷ１を加算器ＡＤＤ１で加算する。このタイミング校正用の補正データＳＫＥＷ１は被試験ＬＳＩの各ピンに与える信号の位相を揃えるためのタイミング校正用の補正データであり、このタイミング校正用の補正データＳＫＥＷ１と端数データＨＤＡＴＡの加算値が加算処理部１２Ｂで加算され、その加算値が基準クロックＲＥＦＣＫの１周期を越えるとその１周期分の値を差し引き整数値を＋１すると共に、その残差分が端数値として端数遅延部１２Ｅに送り込まれる。
【００２６】
ダウンカウンタ１２Ｃはロードされた整数値と同じ数の基準クロックＲＥＦＣＫをダウンカウントする。ダウンカウンタ１２Ｃの出力がゼロに戻ると、ゼロ検出器１２Ｄはその状態を検出し、Ｈ論理のパルスを出力する。ゼロ検出器１２Ｄから出力されたパルスはアンドゲートＡＮで基準クロックＲＥＦＣＫで整時され、端数遅延部１２に入力される。
【００２７】
端数遅延部１２Ｅは図１０に示すように、遅延時間が互いに異なる遅延素子ＤＬ１、ＤＬ２、ＤＬ３・・・と、マルチプレクサＭＵ１、ＭＵ２、ＭＵ３・・・との縦続回路によって構成され、遅延素子ＤＬ１、ＤＬ２、ＤＬ３、・・・の中のどの遅延素子をマルチプレクサＭＵ１、ＭＵ２、ＭＵ３・・・によって選択することによって端数遅延時間が決定される。つまり、マルチプレクサＭＵ１、ＭＵ２、ＭＵ３・・・・の何れを入力端子Ａに切り替えるか、入力端子Ｂに切り替えるかによって端数遅延時間が決定される。マルチプレクサＭＵ１、ＭＵ２、ＭＵ３・・・の制御信号は図９に示したフリップフロップＤＦＦ3-6 から供給される。
【００２８】
以上により周期発生部１１と遅延発生部１２の構成及びその動作説明を終了するが、ここでは周期発生部１１と遅延発生部１２の大半が基準クロックＲＥＦＣＫに同期して動作する回路で構成されることが理解されれば充分である。その他の詳細な動作説明は例えば「特願平１１−１８８５９９号」明細書を参照されたい。
【００２９】
【発明が解決しようとする課題】
ところで従来のＬＳＩ試験装置では安定に高速動作させるために、図１１に示すようなＥＣＬ形式の回路をＬＳＩ化して実用している。ＥＣＬ形式の回路はスイッチ動作時にトランジスタＴｒ1 とＴｒ2 が互いに差動的に動作し、この差動動作によって信号を取り出し、次段に送り込む構造のため、図１２Ａに示す入力信号Ｖｉｎが入力されたとき、トランジスタＴｒ1 、Ｔｒ2 を流れる電流ＩａとＩｂは図１２Ｂと図１２Ｃに示すように差動的に変化し、全体の電源電流Ｉｃは一定値を維持する。
【００３０】
従って、クロックによって一斉に動作するＤ型フリップフロップによる同期回路設計が基本となるＬＳＩにおいても、電源を流れる電流が大きく変動することがなく、安定に動作させることができる。
【００３１】
然し乍ら、ＥＣＬ形式の回路には常時一定の電流が流れるため、電力消費量が多く、また発熱も大きくなる欠点がある。
【００３２】
このため、ＬＳＩ試験装置の分野でも徐々に消費電流が少ないＣＭＯＳ構造のＬＳＩを用いる傾向が見られ、既に多くの部分がＣＭＯＳ構造のＬＳＩに置き替えられている。
【００３３】
ところで、ＣＭＯＳ構造の回路は図１３に示すように、互いに逆極性で動作するＦＥＴ1 とＦＥＴ2 を直列接続し、この直列接続されたＦＥＴ1 とＦＥＴ2 の接続点に容量負荷を接続し、入力端子ＩＮにＬ論理を与えたときＦＥＴ1 がオンに、またＦＥＴ2 がオフに制御されてコンデンサＣを充電し、出力端子ＯＵＴにＨ論理を出力する。入力端子ＩＮにＨ論理を与えるとＦＥＴ1 がオフ、ＦＥＴ2 がオンに制御され、コンデンサＣの充電はＦＥＴ2 を通じて放電させる動作を実行し、コンデンサＣの充放電電圧によって次段に信号を送り出す構造とされる。更にＦＥＴ1 とＦＥＴ2 が反転する際に瞬時ではあるがＦＥＴ1 とＦＥＴ2 が同時にオンの状態となり、これにより貫通電流が流れ、この貫通電流による電力消費も行われる。
【００３４】
図１４Ａは入力信号Ｖｉｎ、図１４Ｂは出力信号Ｖｏｕｔ図１４Ｃは電源から流れ込む消費電流Ｉｍの波形を示す。図１２Ｃに示すように、ＣＭＯＳ構造の回路ではＦＥＴが反転動作する都度間欠的に消費電流Ｉｍが流れる。
【００３５】
従って、図８及び図９に示したように同期回路構造の回路が多用されているタイミング発生器１１３をＣＭＯＳ構造のＬＳＩに置き替えた場合、基準クロックＲＥＦＣＫに同期して多くの数のＦＥＴが一度に反転動作するため、突頭値が大きい消費電流Ｉｍが流れる。特に図７に示したように、遅延発生部１２は被試験ＬＳＩ１１９の端子の数×Ｎ倍の数が設けられるため、その数は約１００の数となり、同時に反転動作するＦＥＴの数は膨大な数になる。
【００３６】
また、周期発生部１１を含めて複数の遅延発生部１２を同一チップ内に格納した構造のＬＳＩとした場合には、そのＬＳＩに流れ込む電源電流の突頭値は極めて大きくなり、大きな電源ノイズが発生する。この電源ノイズが遅延発生部１２の特に後段側に配置した端数遅延部１２Ｅ（図１０参照）に重畳することにより、出力されるタミング出力信号ＰOUT の位相を狂わせてしまう不都合が生じる。
【００３７】
ＬＳＩ試験装置のタイミング発生器では利用者が意図したタイミングを正確例えば１０ｐｓ程度の分解能で発生することが要求されているため、この欠点は致命的欠陥となる。以上がタイミング発生器をＣＭＯＳ構造のＬＳＩに置き換えが難しい理由である。
【００３８】
この発明の目的はＤ型フリップフロップによる同期化回路設計が行われているタイミング発生器をＣＭＯＳ構造のＬＳＩで構成しても安定に動作させることができるタイミング発生器の構成を提案するものである。
【００３９】
【課題を解決するための手段】
この発明の請求項１では、周期発生部と、この周期発生部から送り込まれる制御信号に従って動作し、被試験ＬＳＩに与える試験パターン信号の立上り、立下りのタイミング、論理比較のタイミング等を発生する複数の遅延発生部とを具備して構成されるタイミング発生器において、
タイミング発生器をＣＭＯＳ構造のＬＳＩで構成する場合に、複数の遅延発生部を位相を異ならせた基準クロックによって駆動する。
【００４０】
そして、遅延発生部は２以上のＮ個とされ、これらＮ個の遅延発生部のそれぞれにＮ相に多相化された基準クロックを印加し、Ｎ個の遅延発生部をＮ相の基準クロックによって駆動する。
【００４１】
そして、遅延発生部は、基準クロックの周期の整数倍の遅延時間を発生する整数遅延発生部と、クロックの周期より短い遅延時間を発生する端数遅延発生部とによって構成され、多相化された基準クロック相互の位相差によって発生するタイミング出力信号の位相差を、端数遅延部に設定する遅延時間によって相殺し、各遅延発生部から出力されるタイミング出力信号の位相を合致させる遅延設定手段を設けたタイミング発生器を提案する。
【００４２】
この発明の請求項３では、請求項１記載のタイミング発生器において、遅延設定手段に設定する遅延時間は、基準クロックの最も遅い位相の基準クロックの位相に合致させる遅延時間に選定したタイミング発生器を提案する。
【００４３】
【作用】
この発明によるタイミング発生器の構造によれば、複数の遅延発生部が互いに位相が異なるクロックによって動作するから、各遅延発生部で消費される消費電流は異なるタイミングで流れ、各消費電流の突頭値を抑制することができる。
【００４４】
この結果、電源ノイズの発生を抑えることができ、タイミング出力信号に与える影響を低減することができる利点が得られる。
【００４５】
【発明の実施の形態】
図１にこの発明によるタイミング発生器の一実施例を示す。この実施例では複数の遅延発生部１２を二つの群１２−１と１２−２に分割し、一方の遅延発生部１２の群１２−１には基準クロックＲＥＦＣＫをそのままの位相で供給すると共に、他方の遅延発生部１２の群１２−２には基準クロックＲＥＦＣＫの周期Ｔの約１／２の周期分遅延させた基準クロックＲＥＦＣＫ´を供給する。ＤＬＹはその遅延を与える遅延素子を示す。またＤＦＡとＤＦＢは各信号ＴＳ、ＲＡＴＥ、ＨＤＡＴＡ等を伝送するＤ型フリップフロップを総称して示している。
【００４６】
遅延素子ＤＬＹは例えばケーブル等の伝送線のように温度に対して遅延時間が安定な遅延素子によって構成する。遅延発生部１２を二つの群に分けた場合には一方の群１２−１に供給する基準クロックＲＥＦＣＫの周期が図２Ａに示すＴｎｓであるものとすると、他方の遅延発生部１２の群１２−２に与える基準クロックＲＥＦＣＫ´の位相は図２Ａに示す位相から約（Ｔ／２）ｎｓ遅れた位相になるように遅延素子ＤＬＹの遅延時間を設定する。その一例としては基準クロックＲＥＦＣＫの周期が８ｎｓであった場合には、遅延素子ＤＬＹの遅延時間を４ｎｓに設定する。
【００４７】
ところで、他方の群１２−２に与えるクロックＲＥＦＣＫ´には（Ｔ／２）ｎｓの遅延時間を与えたから、この群１２−２側の同期回路は（Ｔ／２）ｎｓだけ遅延して動作することになる。この結果、群１２−１から出力されるタイミング出力信号の位相と、群１２−２から出力されるタイミング出力信号の位相には（Ｔ／２）ｎｓの位相差が生じることになる。
【００４８】
この位相差を解消するために、この例では基準クロックＣＥＦＣＫをそのままの位相で与えた群１２−１側の各遅延発生部１２に図３に示すように、タイミング校正用の補正データＳＫＥＷ１を設定したレジスタＲＧ１（図９参照）の他に、遅延設定手段ＲＧ２を付設し、この遅延設定手段ＲＧ２に（Ｔ／２）ｎｓ分の遅延データＳＫＥＷ２を設定し、この遅延データＳＫＥＷ２を加算器ＡＤＤ２でタイミング校正用の遅延補正データＳＫＥＷ１に加算し、その加算結果を加算器ＡＤＤ１で周期発生部１１から送られてくる端数データＨＤＡＴＡに加え、更にその加算結果を加算処理部１２Ｂで遅延データ設定メモリ１２Ａから読み出される端数値に加えることにより、従来から行われているタイミング誤差の校正と、この発明によって発生する基準クロックＲＥＦＣＫとＲＥＦＣＫの位相差によって発生する位相差を解消することができる。
【００４９】
尚、図３に示す加算処理部１２Ｂでは、遅延設定データメモリ１２Ａから読み出される遅延データの中に含まれる端数遅延値（この端数遅延時間は被試験ＬＳＩの各ピンごとに設定されるタイミングの端数値）と、周期発生部１１から送られて来るテスト周期に設定された端数値ＨＤＡＴＡと、タイミング校正用の補正データＳＫＥＷ１と位相補正用の補正値ＳＫＥＷ２とを加算し、その加算値が基準クロックＲＥＦＣＫの１周期分に達した場合は、その１周期分を整数値に加算してダウンカウンタ１２Ｃにロードする。残りの端数値はＤ型フリップフロップＤＦＦ3-4 〜ＤＦＦ3-6 を通じて端数遅延部１２Ｅに送り込む。
【００５０】
従って、この例では群１２−１側の遅延発生部１２に設けた遅延設定手段ＲＧ２に位相補正データＳＫＥＷ２を設定し、この位相補正データＳＫＥＷ２を端数値データＨＤＡＴＡに加えることにより、結果的に端数遅延部１２Ｅの遅延時間を増加方向に補正して位相差を補正した場合を示す。
【００５１】
図４は図３に示した実施例の変形実施例を示す。この図４に示す実施例ではタイミング校正用の遅延補正データＳＫＥＷ１と位相補正用の遅延データＳＫＥＷ２を加えた遅延補正データを遅延設定手段ＲＧ２に設定し、遅延設定手段ＲＧ２からこれらの遅延補正データＳＫＥＷ１とＳＫＥＷ２を加算したデータを加算器ＡＤＤ１に与え、この加算器ＡＤＤ１で端数データＨＤＡＴＡに加算する構成とした場合を示す。
【００５２】
この図４の構成によっても、図３の実施例と同様にタイミング誤差の校正と、基準クロックＲＥＦＣＫとＲＤＦＣＫ´との位相差によって発生する位相のずれを補正することができる。
【００５３】
尚、上述では遅延発生部１２を二つの群１２−１と１２−２に分けた場合をし説明したが、二つ以上の数に分離することも考えられる。図５は遅延発生部１２を４つの群に分離し、この４つの群を４相の基準クロックＲＥＦＣＫ１、ＲＥＦＣＫ２、ＲＥＦＣＫ３、ＲＥＦＣＫ４によって駆動するようにした場合の各基準クロックの波形を示す。この場合には各群に分離した遅延発生部１２には最も位相の遅い基準クロックＲＥＦＣＫ４の位相に合致させる位相補正データを設定する。
【００５４】
例えば図５に示した基準クロックＲＥＦＣＫ１の遅延時間を０ｎｓ、基準クロックＲＥＦＣＫ２の遅延時間を２ｎｓ、基準クロックＲＥＦＣＫ３の遅延時間を４ｎｓ、ＲＥＦＣＫ４の遅延時間を６ｎｓに設定したとすると、これらの各基準クロックＲＥＦＣＫ１〜ＲＥＦＣＫ４が与えられる遅延発生部の群に設定する位相補正用遅延データＳＫＥＷ２−１、ＳＫＥＷ２−２、ＳＫＥＷ２−３、ＳＫＥＷ２−４のそれぞれは、ＳＫＥＷ２−１＝６ｎｓ、ＳＫＥＷ２−２＝４ｎｓ、ＳＫＥＷ２−３＝２ｎｓ、ＳＫＥＷ２−４＝０ｎｓに設定すればよい。
【００５５】
このように、群に分離する数を多く採ることにより更に一層電源ノイズを低減できる効果が得られる。
【００５６】
【発明の効果】
以上説明したように、この発明によれば同期化構造の回路が多用されたタイミング発生器１１３をＣＭＯＳ構造のＬＳＩによって構成しても、同期化構造の回路部分つまり、遅延発生部１２を複数の群に分離し、この分離した各群の遅延発生部１２を位相が異なる基準クロックＲＥＦＣＫによって駆動することにより、電源ラインに流れる電流の突頭値を抑えることができ、この結果として電源ノイズのレベルを低減することができるから、タイミング発生器１１３から出力される各タイミング出力信号Ｐｏｕｔに電源ノイズが重畳して位相がずれてしまうような不都合が発生することを阻止することができる。
【００５７】
従って、ＣＭＯＳ化によって消費電力が少なく、然も正確に動作するＬＳＩ試験装置を提供することができる利点が得られ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図１】  この発明による、タイミング発生器の要部の実施例を説明するためのブロック図。
【図２】図１に示した実施例の動作を説明するための波形図。
【図３】図１に示した実施例において、位相誤差の発生を補正する手段を説明するためのブロック図。
【図４】図３に示した実施例の変形実施例を説明するためのブロック図。
【図５】この発明の変形実施例を説明するための波形図。
【図６】ＬＳＩ試験装置の概要を説明するためのブロック図。
【図７】図６に示したＬＳＩ試験装置に用いられているタイミング発生器の概要を説明するためのブロック図。
【図８】図７に示したタイミング発生器を構成する周期発生部の内部構造を説明するためのブロック図。
【図９】図７に示したタイミング発生器を構成する遅延発生部の内部構造を説明するためのブロック図。
【図１０】図９に示した遅延発生部に用いられている端数遅延部の構成を説明するためのブロック図。
【図１１】従来よりＬＳＩ試験装置の用いられているＥＣＬ回路の構造を説明するための接続図。
【図１２】図１１に示したＥＣＬ回路の動作を説明するための波形図。
【図１３】ＣＭＯＳ回路の構造を説明するための接続図。
【図１４】図１４に示したＣＭＯＳ回路の動作を説明する他の波形図。
【符号の説明】
１１１          主制御器
１１２          パターン発生器
１１３          タイミング発生器
１１４          波形フォーマッタ
１１５          論理比較器
１１６          ドライバ
１１７          アナログ比較器
１１８          不良解析メモリ
１１９          被試験ＬＳＩ
１２１          論理振幅基準電圧源
１２２          比較基準電圧源
１２３          デバイス電源
１１          周期発生部
１２          遅延発生部
１２−１          遅延発生部の一方の群
１２−２          遅延発生部の他方の群
ＤＬＹ          遅延素子
ＲＧ１          タイミング校正用レジスタ
ＲＧ２          遅延設定部
ＡＤＤ１、ＡＤＤ２          加算器
ＲＡＴＥ          周期制御信号
ＲＥＦＣＫ          基準クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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