(57)【特許請求の範囲】
【請求項１】
ワードラインとプレートラインを共有するスプリット構造のワードラインを持つセルにより構成される第１セルアレイ部と第２セルアレイ部、
複数のローカルワードラインドライバにより構成され、前記第１セルアレイ部に沿って形成され、第１セルアレイ部の任意の第１および第２セルにそれぞれ対応される第１および第２スプリットワードラインのうち何れか１つに印加される駆動信号を伝達する第１ローカルワードラインドライバ部、
複数のローカルワードラインドライバにより構成され、前記第２セルアレイ部に沿って前記第１ローカルワードラインドライバ部の一方側に形成され、前記第２セルアレイ部の任意の第１および第２セルにそれぞれ対応される第１および第２スプリットワードラインのうち何れか１つに印加される駆動信号を伝達する駆動するための信号を出力する第２ローカルワードラインドライバ部、
前記第１ローカルワードラインドライバ部と第２ローカルワードラインドライバ部のうち任意の一つを活性化させる制御信号を出力するメインワードラインドライバ、
前記第１、第２ローカルワードラインドライバにより選択される第１または第２スプリットワードラインに伝達される駆動信号を前記第１、第２ローカルワードラインドライバ部に印加するローカルＸデコーダ部を含むことを特徴とする不揮発性強誘電体メモリ素子の駆動回路。
【請求項２】
前記セルは
一定の間隔を置いて一方向平行に形成された第１、第２スプリットワードラインと、
一定の間隔を置いて前記第１、第２スプリットワードラインと交差する方向に形成された第１、第２ビットラインと、
ドレインが前記第１ビットラインに連結され、ゲートは前記第１スプリットワードラインに連結される第１トランジスタと、
前記第１トランジスタのソースと前記第２スプリットワードラインとの間に形成された第１強誘電体キャパシタと、
ドレインが前記第２ビットラインに連結され、ゲートは前記第２スプリットワードラインに連結される第２トランジスタと、
前記第２トランジスタのソースと前記第１スプリットワードラインとの間に形成された第２強誘電体キャパシタと
で構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項３】
前記メインワードラインドライバは
前記第１ローカルワードラインドライバと第２ローカルワードラインドライバのうちいずれか一つを活性化させる第１、第２制御信号と、他方の一つを不活性化させる第３、第４制御信号とを出力することを特徴とする請求項１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項４】
前記第１制御信号と第２制御信号は互いに位相が反対であり、前記第３制御信号と第４制御信号は互いに位相が反対であることを特徴とする請求項３記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項５】
前記第１、第２制御信号を第１ローカルワードラインドライバ部に印加すると、前記第３、第４制御信号は第２ローカルワードラインドライバ部に印加し、前記第１、第２制御信号を第２ローカルワードラインドライバ部に印加すると、前記第３、第４制御信号は第１ローカルワードラインドライバ部に印加することを特徴とする請求項３記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項６】
前記第１、第２制御信号が印加される第１ローカルワードラインドライバ部又は第２ローカルワードラインドライバ部を構成する複数のローカルワードラインドライバはそれぞれ
メインワードラインドライバから出力される活性化信号のうち第１制御信号をスイッチングする第１スイッチング素子と、
前記第１スイッチング素子を通過した第１制御信号により制御され、前記ローカルＸデコーダ部から出力される駆動信号をスイッチングする第２スイッチング素子と、
前記活性化信号のうち第２制御信号によって前記駆動信号をスプリットワードラインに選択的に印加する第３スイッチング素子と
を含むことを特徴とする請求項５記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項７】
前記スイッチング素子は
ＮＭＯＳトランジスタより構成されることを特徴とする請求項６記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項８】
一方向にｎのスプリットワードライン対が形成され、前記スプリットワードライン対と交差する方向にｍのビットラインが形成され、各ビットラインと各スプリットワードライン対との交差位置にトランジスタと強誘電体キャパシタとからなるセルが形成され、複数のセルアレイを構成する第１、第２セルアレイ部、
前記第１セルアレイ部のｎのスプリットワードライン対のうち任意の一対を駆動する駆動信号を伝達する第１ローカルワードラインドライバ部、
前記第２セルアレイ部のｎのスプリットワードライン対のうち任意の一対を駆動する駆動信号を伝達する第２ローカルワードラインドライバ部、
前記第１、第２ローカルワードラインドライバのうちの一方を活性化させる制御信号と他方を不活性化させる制御信号とを出力するメインワードラインドライバ、
ｎのスプリットワードライン対に印加する駆動信号を前記第１、第２ローカルワードラインドライバ部に共通に印加し、そのうち選択されたセルを駆動する駆動信号を活性化状態として出力するローカルＸデコーダ、を含むことを特徴とする不揮発性強誘電体メモリ素子の駆動回路。
【請求項９】
前記スプリットワードライン対がＮ（Ｎ＝１，２，３,...）であれば、前記ローカルＸデコーダ部から出力される制御信号は２Ｎであることを特徴とする請求項８記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１０】
前記第１、第２ローカルワードラインドライバ部はそれぞれ
複数のローカルワードラインドライバより構成されることを特徴とする請求項８記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１１】
前記メインワードラインドライバは
前記第１ローカルワードラインドライバと第２ローカルワードラインドライバのうちいずれか一つを活性化させる第１、第２制御信号と他の一つを不活性化させる第３、第４制御信号を出力することを特徴とする請求項８記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１２】
前記任意の一つを活性化させる第１制御信号と第２制御信号は互いに反対位相を有し、前記第３および第４制御信号は互いに反対位相を有することを特徴とする請求項１１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１３】
前記第１、第２制御信号を第１ローカルワードラインドライバ部に印加すると、前記第３、第４制御信号は第２ローカルワードラインドライバ部に印加され、前記第１、第２制御信号を第２ローカルワードラインドライバ部に印加すると、前記第３、第４制御信号は第１ローカルワードラインドライバ部に印加さることを特徴とする請求項１１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１４】
前記第１、第２制御信号が印加される第１ローカルワードラインドライバ部又は第２ローカルワードラインドライバはそれぞれ
各スプリットワードライン毎に対応するように形成され、前記メインワードラインドライバから出力される活性化信号のうち第１制御信号を選択的に出力する第１スイッチング素子と、
前記第１スイッチング素子を通過した第１制御信号により制御され、前記ローカルＸデコーダ部から出力される駆動信号をスイッチングする第２スイッチング素子と、
前記活性化信号のうち第２制御信号により制御され、前記第２スイッチング素子を通過した前記駆動信号をスプリットワードラインに選択的に印加する第３スイッチング素子と
を含むことを特徴とする請求項１１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１５】
前記スイッチング素子はＮＭＯＳトランジスタであることを特徴とする請求項１４記載の不揮発性強誘電体メモリ素子の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、不揮発性強誘電体メモリ素子の駆動回路に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されることなく、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術に係る不揮発性強誘電体メモリ素子の駆動回路を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に平行に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移すると、書込みモードが始まる。次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移し、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号が印加されているときに、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインに印加される信号が「ロー」になると、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号が印加されているとき、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位される。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、データが破壊されたときと破壊されてないときでは、前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更された場合であり、データが破壊されてない場合は、ａからｆに変更された場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後には、特に破壊されたデータに対しては、元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
以下、上記のような従来不揮発性強誘電体メモリ素子の駆動回路をより詳細に説明する。
図４は従来の技術に係る不揮発性強誘電体メモリ素子の配置図である。
図４に示すように、メインワードラインドライバ４１と、メインワードラインドライバ４１の一方の側に沿って形成された第１セルアレイ部４３と、第１セルアレイ部４３のドライバ４１とは逆側の一方の側に沿って形成された第１ローカルワードラインドライバ部４５と、第１ローカルワードラインドライバ部４５のセルアレイとは逆側の一方の側に沿って形成された第２ローカルワードラインドライバ部４７と、第２ローカルワードラインドライバ部４７に並んで形成された第２セルアレイ部４９と、第１ローカルワードラインドライバ４５の図面上上側に形成された第１ローカルＸデコーダ部５１と、第２ローカルワードラインドライバ４７の図面上上側に形成された第２ローカルＸデコーダ部５３とで構成されている。
【００１２】
ここで、第１ローカルワードラインドライバ部４５はメインワードラインドライバ４１の出力信号と第１ローカルＸデコーダ部５１の出力信号を入力して、第１セルアレイ部４３のワードラインを選択する。すなわち、メインワードライン４１とローカルＸデコーダ部の信号とを論理演算して特定のワードラインを駆動する。すなわち、ＮＡＮＤ５５はワードラインの数だけ用意されている。第２ローカルワードラインドライバ部４７はメインワードラインドライバ４１の出力信号と第２ローカルＸデコーダ部５３の出力信号を入力して、第２セルアレイ部４９のワードラインを選択する。
【００１３】
このような従来技術に係る不揮発性強誘電体メモリ素子においては、メインワードラインドライバ部４１の出力信号が第１、第２ローカルワードラインドライバ部４５、４７の共通入力として用いられる。従って、セルアレイ部の選択は第１ローカルＸデコーダ部５１の出力信号と第２ローカルＸデコーダ部５３の出力信号により決定される。すなわち、第１、第２ローカルＸデコーダ部５１、５３の出力信号により第１セルアレイ部４３又は第２セルアレイ部４５を選択し、選択されたセルアレイ部のワードラインを駆動する。
【００１４】
図５は図４の部分的詳細図であって、第１、第２ローカルＸデコーダ部の出力信号によるセルアレイ部の選択を示す図面である。
図５に示すように、メインワードラインドライバ部４１と連結されたメインワードラインは第１、第２ローカルワードラインドライバ部４５、４７及び第１、第２セルアレイ部４３、４９を横切って形成される。
【００１５】
第１ローカルワードラインドライバ部４５は、メインワードラインドライバ部４１から出力され、メインワードラインを介して伝達される信号と第１ローカルＸデコーダ部５１から出力される信号を論理演算する論理ゲート５５を備えている。第２ローカルワードラインドライバ部４７も同様に、メインワードラインを介して伝達される、メインワードラインドライバ部４１から出力される信号と第２ローカルＸデコーダ部５３から出力される信号を論理演算する論理ゲート５５を備えている。
【００１６】
ここで、論理ゲート５５はＮＡＮＤゲートであって、各ＮＡＮＤゲートの出力はメインワードラインドライバ４１から印加される信号とは関係なく、第１、第２ローカルＸデコーダ部５１、５３の出力信号により決定される。
例えば、メインワードラインドライバ４１から「ハイ」信号が印加されると仮定すると、第１ローカルＸデコーダ部５１の出力信号が「ロー」で、第２ローカルＸデコーダ部５３の出力信号が「ハイ」であれば、第１セルアレイ部４３が選択される。
【００１７】
逆に、第１ローカルＸデコーダ部５１の出力信号が「ハイ」であり、第２ローカルＸデコーダ部５３の出力信号が「ロー」であれば、第２セルアレイ部４９が選択される。このように、セルアレイ部の選択は第１、第２ローカルＸデコーダ部５１、５３の出力信号により決定される。
【００１８】
参考に、図４及び図５は不揮発性強誘電体メモリ素子の駆動回路の一部のみを示しており、第１、第２ローカルワードラインドライバ部４５、４７及び第１、第２セルアレイ部４３、４３ａ、そして、第１、第２ローカルＸデコーダ部５１、５３はそれぞれ複数存在する。
【００１９】
【発明が解決しようとする課題】
しかし、上記のような従来不揮発性強誘電体メモリ素子の駆動回路は次のような問題点があった。
左側と右側のセルアレイ部のうちいずれか一つを選択するためには、二つのローカルＸデコーダ部が必要となり、ローカルＸデコーダ部が占める面積が大きくなる。高集積化の傾向に伴い面積を小さくしなければならないにも係わらず、このような面積の増加は遅延の要因として作用し、アクセス速度が遅くなり、結果的に素子の駆動能力を低下させる。
また、チップのサイズが大きくなり、集積化に不利である。
【００２０】
本発明は上記した従来技術の問題点を解決するためになされたもので、レイアウトを効率的に用いてチップのサイズを最小化し、素子の駆動能力を極大化できる不揮発性強誘電体メモリ素子の駆動回路を提供することが目的である。
【００２１】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ素子の駆動回路は複数個のセルアレイより構成される第１セルアレイ部と第２セルアレイ部、複数のローカルワードラインドライバより構成され、第１セルアレイ部の一側に形成され、任意のセルを駆動するための信号を出力する第１ローカルワードラインドライバ部、複数個のローカルワードラインドライバより構成され、第１ローカルワードラインドライバ部の一側に形成され、第２セルアレイ部の任意のセルを駆動するための信号を出力する第２ローカルワードラインドライバ部、第１ローカルワードラインドライバ部と第２ローカルワードラインドライバ部のうち任意の一つを活性化させるための制御信号を出力するメインワードラインドライバ、任意のセルに対応する第１、第２スプリットワードラインに印加される駆動信号を第１、第２ローカルワードラインドライバ部に印加するローカルＸデコーダ部を含むことを特徴とする。
【００２２】
以下、本発明実施形態の不揮発性強誘電体メモリ素子の駆動回路を添付の図面に基づいて説明する。
図６は本不揮発性強誘電体メモリ素子の単位セルを示すものである。
図６に示すように、本不揮発性強誘電体メモリ素子の単位セルは「行」方向に形成され、互いに一定の間隔をもつ第１スプリットワードラインＳＷＬ１及び第２スプリットワードラインＳＷＬ２と、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を横切る方向に形成された第１ビットラインＢ／Ｌ１及び第２ビットラインＢ／Ｌ２と、ゲートが第１スプリットワードラインＳＷＬ１に連結され、ドレインは第１ビットラインＢ／Ｌ１に連結される第１トランジスタＴ１と、第１トランジスタＴ１のソースと第２スプリットワードラインＳＷＬ２との間に連結された第１強誘電体キャパシタＦＣ１と、ゲートが第２スプリットワードラインＳＷＬ２に連結され、ドレインは第２ビットラインＢ２に連結される第２トランジスタＴ２と、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に連結された第２強誘電体キャパシタＦＣ２とで構成されている。
【００２３】
このような単位セルを複数配置して図７のような不揮発性強誘電体メモリ装置が構成されるが、記憶単位としての単位セルは一つのトランジスタとキャパシタとによって構成されるが、本実施形態で二組のトランジスタとキャパシタとで単位セルと称するのはこれらで製造上の単位となるためである。
【００２４】
以下、図７に示す不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図７に示すように、「行」方向に第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を一対とする複数のスプリットワードライン対が形成され、スプリットワードライン対を横切る方向に、隣接した二つのビットラインを一対として複数のビットラインＢ／Ｌ１、Ｂ／Ｌ二対が形成され、対を成すビットラインの間には両側のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン／ＤＬへ伝達するセンシングアンプＳＡが形成される。
【００２５】
その際、センシングアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンシングアンプイネーブル部がさらに備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部ＣＳもさらに備えられる。これらは図示しないが従来から一般的に用いられていた任意のものをしようできる。
【００２６】
このような本不揮発性強誘電体メモリ素子の動作を図８に示すタイミング図を参照して説明する。
図８のＴ０区間は第１、第２スプリットワードラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される前の区間であって、全てのビットラインを一定のレベルにプリチャージさせる。Ｔ１区間は第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２双方が「ハイ」となる区間であって、強誘電体キャパシタのデータがビットラインへ伝達され、ビットラインのレベルが変化する。
このとき、ロジック「ハイ」が格納されていた強誘電体キャパシタはビットラインとスプリットワードラインに互いに反対極性の電界が加えられることになるので、強誘電体の極性が破壊されて多量の電流が流れ、ビットラインに高電圧が誘起される。
【００２７】
逆に、「ロー」が格納されていた強誘電体キャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに低い電圧が誘起される。ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるために、センシングアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００２８】
一方、破壊されたセルのロジック「ハイ」データは第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が共に「ハイ」の状態では復せず、次のＴ２，Ｔ３区間にて復される。Ｔ２区間は、第１スプリットワードラインＳＷＬ１は「ロー」に遷移され、第２スプリットワードラインＳＷＬ２は「ハイ」を維持し続ける区間であって、第２トランジスタＴ２はオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００２９】
Ｔ３区間は第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移され、第２スプリットワードラインＳＷＬ２は「ロー」に遷移される区間であって、第１トランジスタＴ１がオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００３０】
以下、本不揮発性強誘電体メモリ素子の駆動回路を図９のブロック図を基により詳細に説明する。
図９に示すように、第１，第２セルアレイ９３，９９が分離して配置され、これらの共通にメインワードラインドライバ９１が一方のアレイの近くに配置してある。双方のアレイ９３，９９の間にそれぞれ用の第１，第２ローカルワードラインドライバ部９５，９７がそれぞれのアレイに隣接させて配置されている。ローカルＸデコーダ部１０１がこれらのブロックから離れた位置に配置され、かつ、その出力が双方のローカルワードラインドライバ部９５，９７を通るように配置されている。
【００３１】
ここで、メインワードラインドライバ９１は、第１、第２ローカルワードラインドライバ部９５、９７のいずれか一つを活性化させるための四つの制御信号、第１〜第４を出力する。
説明の便宜上その四つの制御信号の第１、第２制御信号をドライバ部を活性化させる方の信号とし、第３，第４制御信号をドライバ部を不活性化させる信号とする。
【００３２】
Ｒ１，Ｒ２が活性化されたときには例えば第２ドライバ部９７が活性化され、Ｌ１，Ｌ２が活性化されたときには第１ドライバ部９５が活性化される。その場合、Ｒ１、Ｒ２が第１，第２制御信号で、Ｌ１、Ｌ２が第３、第４制御信号である。いうまでもないが逆であっても良い。Ｒ１とＲ２とは逆位相であり、同様にＬ１とＬ２も逆位相である。第１、第２セルアレイ部９３、９９は二つのトランジスタと二つの強誘電体キャパシタを単位セルとして、その単位セルが複数形成されてるセルアレイで構成される。
【００３３】
構成上の単位セルは一定の間隔を置いて一方向に形成された第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２と、一定の間隔を置いて第１、第２スプリットワードラインと交差する方向に形成された第１、第２ビットラインＢ／Ｌ１、Ｂ／Ｌ２と、ドレインが第１ビットラインに連結され、ゲートは第１スプリットワードラインに連結される第１トランジスタＴ１と、第１トランジスタのソースと第２スプリットワードラインとの間に形成された第１強誘電体キャパシタＦＣ１と、ドレインが第２ビットラインに連結され、ゲートは第２スプリットワードラインに連結される第２トランジスタＴ２と、第２トランジスタのソースと第１スプリットワードラインとの間に形成される第２強誘電体キャパシタＦＣ２とで構成されている。この点は前述の通りである。
【００３４】
ローカルＸデコーダ部１０１は各セルアレイ部を構成しているスプリットワードラインに対応するだけの制御信号を出力し、これは第１、第２ローカルワードラインドライバ部９５、９７に共通に入力される。メインワードラインドライバ９１から第１ローカルワードラインドライバ部９５と第２ローカルワードラインドライバ部９７のうちいずれか一つを選択するため前述した制御信号Ｒ１，Ｒ２、Ｌ１、Ｌ２を出力するのでローカルＸデコーダ部１０１からの出力を第１，第第２ドライバ部で共用しても混乱は生じない。
制御信号により選択されたローカルワードラインドライバが活性化され、ローカルＸデコーダ部１０１から出力される活性化信号を所望のスプリットワードライン対へ伝達する。
【００３５】
図１０ａは図９の「Ａ」部分をより詳細に示す詳細説明図である。
図１０ａに示すように、メインワードラインドライバから出力される活性化された制御信号Ｌ１をスイッチングする第１スイッチング素子１０＿１、１０＿２と、第１スイッチング素子を通じて伝達された第１制御信号Ｌ１により制御され、ローカルＸデコーダ部の出力信号Ｇ１、Ｇ２をスイッチングする第２スイッチング素子１１＿１、１１＿２と、制御信号Ｌ２により制御され、第２スイッチング素子１１＿１、１１＿２を通じて伝達されたローカルＸデコーダ部の出力信号Ｇ１、Ｇ２をそれぞれ第１スプリットワードラインＳＷＬ＿Ｌ１と第２スプリットワードラインＳＷＬ２＿Ｌ２に印加する第３スイッチング素子１２＿１、１２＿２とで構成されている。
【００３６】
ここで、第１、第２、第３スイッチング素子は全てＮＭＯＳトランジスタより構成される。メインワードラインドライバから出力されるローカルワードラインドライバ活性化信号である制御信号Ｌ１とＬ２は互いに反対位相を有する。
【００３７】
以下、図１０ａに示すローカルワードラインドライバの動作を説明する。
活性化された制御信号Ｌ１は「ハイ」レベルであり、制御信号Ｌ２は「ロー」レベルとなる。逆に不活性のときは制御信号Ｌ１信号は「ロー」レベルであり、制御信号Ｌ２は「ハイ」レベルの信号となる。活性化時、Ｌ１信号が「ハイ」レベルの状態でＬ２信号が「ロー」レベルであるので、ローカルＸデコーダ部１０１の出力信号のうちＧ１信号が「ハイ」レベルであれば、第１スプリットワードラインＳＷＬ１＿Ｌ１は「ハイ」レベルに活性化される。
【００３８】
第１スプリットワードラインＳＷＬ＿Ｌ１が「ロー」レベルに不活性化される方法は次の二つがある。
第一は、Ｌ１信号が「ハイ」レベルでＬ２信号が「ロー」レベルの状態で、Ｇ１信号が「ロー」レベルである場合がある。
第二は、当該ドライブ部が不活性の時、すなわちＬ１信号が「ロー」レベルＬ２信号が「ハイ」レベルの状態のときで、Ｇ１信号に関係なく「ロー」レベルに不活性化される場合である。
【００３９】
一方、活性化時にローカルＸデコーダ部１０１の信号のうち、Ｇ２信号が「ハイ」レベルであれば、第２スプリットワードラインＳＷＬ２＿Ｌ１が「ハイ」レベルに活性化される。
【００４０】
第２スプリットワードラインが「ロー」レベルに不活性化される方法は二つある。
第一は、Ｌ１信号が「ハイ」レベルでＬ２信号が「ロー」レベルの状態で、Ｇ２信号が「ロー」レベルである場合である。
第二は、Ｌ１信号が「ロー」レベルでＬ２信号が「ハイ」レベルの状態で、Ｇ２信号に関係なく「ロー」レベルに不活性化される場合である。
【００４１】
これに、制御信号Ｌ１とＬ２によるセルアレイ部の選択原理を図９及び図１０ａに基づいて説明する。
ローカルＸデコーダ部１０１の出力信号Ｇ１、Ｇ２・・・が第１ローカルワードラインドライバ部９５と第２ローカルワードラインドライバ部９７とに共通に入力されても、メインワードラインドライバ９１から出力される第１、第２、第３、第４制御信号によって第１、第２ローカルワードラインドライバ部９５、９７のうちいずれか一つが選択されるためである。
【００４２】
前述したように、第１、第２制御信号は第１、第２ローカルワードラインドライバ部９５、９７のうちいずれか一つを活性化させ、第３、第４制御信号は他の一つを不活性化させるための信号である。従って、Ｌ１、Ｌ２信号が第１、第２制御信号となると、第１ローカルワードラインドライバ部が選択される。
【００４３】
すなわち、第１セルアレイ部９３のうち任意の単位セルを選択する場合は、Ｌ１、Ｌ２を活性化状態にし、Ｒ１、Ｒ２を不活性化状態にして第１ローカルワードラインドライバ部９５を活性化状態にさせる。従って、Ｌ１信号が「ハイ」、Ｌ２信号が「ロー」の状態でＲ１信号は「ロー」、Ｒ２信号は「ハイ」レベルとなる。
【００４４】
図１０ｂはＲ１、Ｒ２が活性化状態の場合のローカルワードラインドライバを示したものである。
図１０ｂに示すように、ローカルワードラインドライバを活性化させるために、メインワードラインドライバから出力される第１制御信号Ｒ１をスイッチングする第１スイッチング素子１０＿１、１０＿２と、第１スイッチング素子を通じて伝達された第１制御信号Ｒ１により制御され、ローカルＸデコーダ部の出力信号Ｇ１、Ｇ２を選択的にスイッチングする第２スイッチング素子１１＿１、１１＿２と、第２制御信号Ｒ２により制御され、第２スイッチング素子１１＿１、１１＿２を通じて伝達されたローカルＸデコーダ部の出力信号Ｇ１、Ｇ２をそれぞれ第１スプリットワードラインＳＷＬ１＿Ｒ１及び第２スプリットワードラインＳＷＬ２＿Ｒ１に印加する第３スイッチング素子１２＿１、１２＿２とで構成されている。ここで、第１、第２、第３スイッチング素子は全てＮＭＯＳトランジスタより構成される。
【００４５】
このようなローカルワードラインドライバの動作を以下に説明する。
活性化時には制御信号Ｒ１は「ハイ」レベルであり、制御信号Ｒ２は「ロー」レベルとなる。活性化されない時は逆で、制御信号Ｒ１は「ロー」レベルであり、制御信号Ｒ２は「ハイ」レベルの信号となる。活性化時には、Ｒ１信号が「ハイ」レベルの状態でＲ２信号が「ロー」レベルであるので、ローカルＸデコーダ部１０１の信号のうちＧ１信号が「ハイ」レベルであれば、第１スプリットワードラインＳＷＬ１＿Ｒ１が「ハイ」レベルに活性化される。
【００４６】
第１スプリットワードラインＳＷＬ１＿Ｒ１が「ロー」レベルに不活性される方法は次の二つがある。
第一は、Ｒ１信号が「ハイ」レベルでＲ２信号が「ロー」レベルの状態で、Ｇ１信号が「ロー」レベルである場合がある。
第二は、Ｒ１信号が「ロー」レベルでＲ２信号が「ハイ」レベルの状態で、Ｇ１信号に関係なく「ロー」レベルに不活性化される場合である。
【００４７】
活性化時にローカルＸデコーダ部１０１の信号のうち、Ｇ２信号が「ハイ」レベルであれば、第２スプリットワードラインＳＷＬ２＿Ｒ１は「ハイ」レベルに活性化される。
【００４８】
第２スプリットワードラインが不活性化される方法は二つある。
第一はＲ１信号が「ハイ」レベルでＲ２信号が「ロー」レベルの状態で、Ｇ２信号が「ロー」レベルである場合がある。
第二は、Ｒ１信号が「ロー」レベルでＲ２信号が「ハイ」レベルの状態で、Ｇ２信号に関係なく「ロー」レベルに不活性化される場合である。
【００４９】
Ｒ１とＲ２によるセルアレイ部の選択原理を図９及び図１０ｂに基づいて説明する。
ローカルＸデコーダ部１０１の出力信号Ｇ１、Ｇ２が第１ローカルワードラインドライバ部９５と第２ローカルワードラインドライバ部９７とに共通に入力されても、メインワードラインドライバ９１から出力される第１、第２、第３、第４制御信号によって第１、第２ローカルワードラインドライバ部９５、９７のうち任意の一つが選択される。
【００５０】
前述したように、メインワードラインドライバ９１から出力される第１、第２制御信号は第１、第２ローカルワードラインドライバ部９５、９７のうちいずれか一つを活性化させるための信号であり、第３、第４制御信号は外の一つを不活性化させるための信号である。従って、Ｒ１、Ｒ２信号が第１、第２制御信号となると、第２ローカルワードラインドライバ部が選択される。
【００５１】
即ち、第２セルアレイ部９９のうち任意の単位セルを選択する場合は、Ｒ１、Ｒ２を活性化状態にし、Ｌ１、Ｌ２を不活性化状態にする。従って、Ｒ１信号が「ハイ」、Ｒ２信号が「ロー」の状態でＬ１信号は「ロー」、Ｌ２信号は「ハイ」レベルにする。
【００５２】
参考に、図１１は第１、第２セルアレイ部、第１、第２ローカルワードラインドライバ部を構成する複数のセルアレイ（９３＿１、９３＿２、９３＿３,...９３＿ｎ）及びローカルワードラインドライバ（９５＿１、９５＿２、９５＿３,...９５＿ｎ）（９７＿１、９７＿２、９７＿３,...９７＿ｎ）のうちそれぞれ一つずつのみを示したものである。従って、本不揮発性強誘電体メモリ素子の駆動回路は図１１のようなセルアレイ及びローカルワードラインドライバが複数形成され、それぞれセルアレイ部及びローカルワードラインドライバ部が構成されていることが分かる。
【００５３】
本発明の不揮発性強誘電体メモリ素子の駆動回路に係る実施形態を説明する。
図１２は本発明の不揮発性強誘電体メモリ素子の駆動回路の一実施形態を示す構成図である。
本発明の一実施形態による駆動回路はセルアレイ部を構成している各セルアレイが二対のスプリットワードラインより構成された場合を例としている。
即ち、図１２に示すように、複数のセルアレイ９３＿１、９３＿２、９３＿３,...９３＿ｎより構成された第１セルアレイ部９３と、複数のセルアレイ９９＿１、９９＿２、９９＿３,...９９＿ｎより構成された第２セルアレイ部９９と、第１セルアレイ部９３の各セルアレイと対応されるように、第１セルアレイ部９３に沿って形成され、複数のローカルワードラインドライバ９５＿１、９５＿２、９５＿３,...９５＿ｎより構成された第１ローカルワードラインドライバ部９５と、第２セルアレイ部９９の各セルアレイと対応されるように第２セルアレイ部９９に沿って第１ローカルワードラインドライバ部９５との間に形成され、複数のローカルワードラインドライバ９７＿１、９７＿２、９７＿３,...９７＿ｎより構成された第２ローカルワードラインドライバ部９７と、第１ローカルワードラインドライバ部９５と第２ローカルワードラインドライバ部９７を構成している複数のローカルワードラインドライバのうち任意の一つを活性化させる活性化信号及び他方を不活性化させるための不活性化信号を出力するメインワードラインドライバ部９１と、第１、第２ローカルワードラインドライバ部９５、９７に共通に印加し、活性化されたローカルワードラインドライバを介してスプリットワードライに印加される活性化信号を出力するローカルＸデコーダ部１０１とで構成されている。
【００５４】
以下、このように構成された本発明の一実施形態に係る不揮発性強誘電体メモリ素子の駆動回路の動作を説明する。
第１セルアレイ部９３及び第２セルアレイ部９９を構成している複数のセルアレイのうち任意のセルを選択するためには、そのセルと連結されたローカルワードラインドライバが選択されなければならない。従って、メインワードラインドライバ部９１は選択するセルと連結されたローカルワードラインドライバを活性化させるために、第１、２、３及び第４制御信号を出力する。
【００５５】
例えば、図１２で第１セルアレイ部９３を構成しているセルアレイのうち最初のセルアレイ９３＿１の二番目のスプリットワードライン対ＳＷＬ１＿Ｌ２、ＳＷＬ２＿Ｌ２を活性化させるためには、メインワードラインドライバ部９１は第１制御信号Ｌ１を「ハイ」レベルに、第２制御信号Ｌ２は「ロー」レベルに出力する。そして、第３制御信号Ｒ１を「ロー」レベルに出力し、第４制御信号Ｒ２を「ハイ」レベルに出力する。従って、第２ローカルワードラインドライバ部９７は不活性状態となる。第２ローカルワードラインドライバ部が不活性化状態となる理由は前述した通りである。
【００５６】
第１ローカルワードラインドライバ部９５の最初のローカルワードラインドライバ９５＿１はメインワードラインドライバ９１から出力される第１、第２制御信号により活性化される。この際、最初のローカルワードラインドライバ９５＿１以外のローカルワードラインドライバ９５＿２、９５＿３,...９５＿ｎは全て不活性化状態となる。すなわち、それぞれのローカルワードラインドライバ９５＿２、９５＿３,...９５＿ｎへのＬ１を「ロー」としてＬ２を「ハイ」とする。
【００５７】
最初のローカルワードラインドライバ９５＿１の第１スイッチング素子１０＿１、１０＿２、１０＿３、１０＿４・・・は電源電圧Ｖｃｃによって常にターンオンの状態を維持するので、第１スイッチング素子を通じて「ハイ」レベルの第１制御信号Ｌ１が第２スイッチング素子１１＿１、１１＿２、１１＿３、１１＿４・・・のゲートへ伝達される。
従って、第２スイッチング素子１１＿１、１１＿２、１１＿３、１１＿４・・・・が全てターンオンし、第３スイッチング素子１３＿１、１３＿２、１３＿３、１３＿４・・・は「ロー」レベルの第２制御信号Ｌ２によって全てターンオフの状態となる。このとき、ローカルＸデコーダ部１０１はＧ１〜Ｇｎの信号を出力するが、Ｇ１〜Ｇｎ信号はそれぞれ第１ローカルワードラインドライバ部９５及び第２ローカルワードラインドライバ部９７に共通に印加される。
【００５８】
これに、第１ローカルワードラインドライバ部９５の最初のローカルワードラインドライバ９５＿１が活性化状態であるので、これと連結されたセルアレイ９３＿１の最初のスプリットワードライン対ＳＷＬ１＿Ｌ１、ＳＷＬ２＿Ｌ１にはＧ１、Ｇ２信号が印加され、二番目のスプリットワードライン対にはＧ３、Ｇ４信号が印加される。即ち、ローカルＸデコーダ部１０１から出力されるＧ１信号は第２スイッチング素子のうち最初のスイッチング素子１１＿１を通じて第１スプリットワードラインＳＷＬ１＿Ｌ１に印加され、Ｇ２信号は第２スイッチング素子のうち二番目のスイッチング素子１１＿２を通じて第２スプリットワードラインＳＷＬ２＿Ｌ１に印加される。
【００５９】
そして、ローカルＸデコーダ部１０１から出力されるＧ３信号は第２スイッチング素子１１＿１、１１＿２、１１＿３、１１＿４・・・のうち三番目のスイッチング素子１１＿３を通じて第１スプリットワードラインＳＷＬ１＿Ｌ２に印加され、Ｇ４信号は四番目のスイッチング素子１１＿４を通じて第２スプリットワードラインＳＷＬ２＿Ｌ２に印加される。
【００６０】
このとき、ローカルＸデコーダ部１０１はＧ１〜Ｇｎ信号のうちＧ３信号とＧ４信号のみを活性化信号として出力し、その他は不活性化信号として出力する。
したがって、最初のスプリットワードライン対ＳＷＬ１＿Ｌ１、ＳＷＬ２＿Ｌ１は不活性化状態となる。
一方、二番目のスプリットワードライン対ＳＷＬ１＿Ｌ２、ＳＷＬ２＿Ｌ２には活性化信号のＧ３信号とＧ４信号が印加されるので、結局、二番目のスプリットワードライン対ＳＷＬ１＿Ｌ２、ＳＷＬ２＿Ｌ２のみが活性化状態となる。
【００６１】
一方、Ｇ３信号とＧ４信号は第２ローカルワードラインドライバ部９７の最初のローカルワードラインドライバ９７＿１にも印加されるが、ローカルワードラインドライバ９７＿１が不活性化状態であるので、Ｇ３、Ｇ４信号は第２セルアレイ部９９の最初のセルアレイ９９＿１に印加されることはない。
【００６２】
このような過程により、最初のローカルワードラインドライバ９５＿１が活性化状態であっても、選択するセルのスプリットワードライン対にのみ活性化信号が印加され、その他は不活性化信号が印加されることが分かるであろう。
【００６３】
図１３は本発明の他の実施形態に係る不揮発性強誘電体メモリ素子の駆動回路を示すものである。
図１２はセルアレイが二対のスプリットワードラインで構成された場合であり、図１３は四対のスプリットワードラインで構成された場合である。
図１２及び図１３から、スプリットワードライン対を幾つ形成するかによって、ローカルワードラインドライバを構成するスイッチング素子の数も異なることが分かるであろう。
図１０ａ及び図１０ｂ、そして図１２及び図１３から分かるように、スプリットワードライン対がＮ（Ｎ＝１、２、３、・・・）であれば、ローカルＸデコーダ部１０１から出力される制御信号の数は２Ｎとなる。
【００６４】
【発明の効果】
以上詳述したように、本発明の不揮発性強誘電体メモリ素子の駆動回路は次のような効果がある。
本発明は、メインワードラインドライバでセルアレイ部を駆動する際に必要であったセルアレイ部ごとのローカルＸデコーダが不必要となり、メインワードラインドライバの制御信号によって、左側と右側のセルアレイ部のうちいずれか一つを選択するようにしたので、ローカルＸデコーダ部を一つのみ構成してもよくなり、ローカルＸデコーダ部が占める面積を最小化させることができ、チップのサイズを最小化できる。
また、面積対比駆動回路の駆動能力を向上させることで速いアクセスが可能であり、スプリットワードラインを制御するローカルワードラインドライバをＮＭＯＳトランジスタのみで構成するので、Ｖｔｎ（ＮＭＯＳトランジスタのしきい電圧）降下のない伝達特性が得られる。
【図面の簡単な説明】
【図１】    一般的な強誘電体のヒステリシスループを示す特性図。
【図２】    従来不揮発性強誘電体メモリの単位セルの構成図。
【図３ａ】  従来不揮発性強誘電体メモリ素子の書き込みモードの動作を示すタイミング図。
【図３ｂ】  読み出しモードの動作を示すタイミング図。
【図４】    従来の技術に係る不揮発性強誘電体メモリ素子の構成図。
【図５】    図４の部分的詳細図。
【図６】    本発明の不揮発性強誘電体メモリ素子の回路的構成図。
【図７】    本発明の不揮発性強誘電体メモリ装置の構成図。
【図８】    本発明の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図。
【図９】    本発明の不揮発性強誘電体メモリ素子の駆動回路の構成ブロック図。
【図１０ａ】  本発明の不揮発性強誘電体メモリ素子の駆動回路に係る部分的詳細構成図。
【図１０ｂ】  本発明の不揮発性強誘電体メモリ素子の駆動回路に係る部分的詳細構成図。
【図１１】  図９の各構成ブロックを成す構成単位を詳細に示す構成ブロック図。
【図１２】  本発明の一実施形態に係る不揮発性強誘電体メモリ素子の駆動回路の構成図。
【図１３】  本発明の外の実施形態に係る不揮発性強誘電体メモリ素子の駆動回路。
【符号の説明】
９１：メインワードラインドライバ    ９３、９９：第１、第２セルアレイ部
９５、９７：第１、第２ローカルワードラインドライバ部
１０１：ローカルＸデコーダ部
【図１】
0004544713.tif 000002
【図２】
0004544713.tif 000003
【図３ａ】
0004544713.tif 000004
【図３ｂ】
0004544713.tif 000005
【図４】
0004544713.tif 000006
【図５】
0004544713.tif 000007
【図６】
0004544713.tif 000008
【図７】
0004544713.tif 000009
【図８】
0004544713.tif 000010
【図９】
0004544713.tif 000011
【図１０ａ】
0004544713.tif 000012
【図１０ｂ】
0004544713.tif 000013
【図１１】
0004544713.tif 000014
【図１２】
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【図１３】
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