(57)【特許請求の範囲】
【請求項１】
ダイパッド、前記ダイパッドの周りに配置される複数のリード、ならびに前記ダイパッドに連結され前記ダイパッドの周りに配置されるタイバーを有するリードフレームと、
複数の電極パッドが形成され、前記ダイパッドのチップ付着部の両面に各々付着する２つの半導体チップと、
前記半導体チップを封止してパッケージ胴体を形成する封止材とを備え、
前記電極パッドは各々前記リードに電気的に連結され、前記リードは各々内部リード及び外部リードが一体に連結され、
前記内部リードは封止材により封止され、前記外部リードは封止材から露出し、
前記ダイパッドは、ダウンセット加工され、水平面が前記内部リードの水平面から下側に配置された前記チップ付着部と、前記チップ付着部を取り囲む周辺部とを有し、
前記ダイパッドの前記チップ付着部は一面だけを部分的に除去されて第１厚みを有し、前記内部リードは前記第１厚みより大きい第２厚みを有し、
前記ダイパッドの前記チップ付着部が前記パッケージ胴体の厚み方向に中央に位置することを特徴とする超薄型半導体パッケージ。
【請求項２】
ダイパッド、前記ダイパッドの周りに配置される複数のリード、ならびに前記ダイパッドに連結され前記ダイパッドの周りに配置されるタイバーを有するリードフレームと、
複数の電極パッドが形成され、前記ダイパッドのチップ付着部の両面に各々付着する２つの半導体チップと、
前記半導体チップを封止してパッケージ胴体を形成する封止材とを備え、
前記電極パッドは各々前記リードに電気的に連結され、前記リードは各々内部リード及び外部リードが一体に連結され、
前記内部リードは封止材により封止され、前記外部リードは封止材から露出し、
前記ダイパッドは、前記チップ付着部と、前記チップ付着部を取り囲む周辺部とを有し、
前記ダイパッドの前記チップ付着部は一面だけを部分的に除去されて第１厚みを有し、前記内部リードは前記第１厚みより大きい第２厚みを有し、
前記内部リードを中心に上下部のパッケージ胴体の厚みが互いに異なり、
前記ダイパッドの前記チップ付着部が前記パッケージ胴体の厚み方向に中央に位置することを特徴とする超薄型半導体パッケージ。
【請求項３】
前記第１厚みは、前記第２厚みの約３０〜５０％の範囲にあることを特徴とする請求項１又は２に記載の超薄型半導体パッケージ。
【請求項４】
前記チップ付着部の厚みは、前記周辺部の厚みと同一であることを特徴とする請求項１又は２に記載の超薄型半導体パッケージ。
【請求項５】
前記電極パッドはボンディングワイヤーを介して前記リードに電気的に接続され、前記ボンディングワイヤーは前記リードの表面に形成されたボール、ならびに前記電極パッドに形成されたステッチにより連結されていることを特徴とする請求項１又は２に記載の超薄型半導体パッケージ。
【請求項６】
前記半導体チップの電極パッドに金属バンプが形成され、前記ステッチは前記金属バンプの上に形成されていることを特徴とする請求項５に記載の超薄型半導体パッケージ。
【請求項７】
前記タイバーの厚みは、前記リードの厚みと同一であることを特徴とする請求項１又は２に記載の超薄型半導体パッケージ。
【請求項８】
前記タイバーの厚みは、前記周辺部の厚みと同一であることを特徴とする請求項１又は２に記載の超薄型半導体パッケージ。
【請求項９】
前記周辺部は、前記チップ付着部から垂直両方向に突出し、厚みが前記リードの厚みと同一であることを特徴とする請求項１又は２に記載の超薄型半導体パッケージ。
【請求項１０】
前記ダイパッドは、分割された第１ダイパッド及び第２ダイパッドを有することを特徴とする請求項１又は２に記載の超薄型半導体パッケージ。
【請求項１１】
前記第１ダイパッド及び前記第２ダイパッドは、それぞれチップ付着部及び周辺部を有することを特徴とする請求項１０に記載の超薄型半導体パッケージ。
【請求項１２】
前記半導体チップは、接着剤により前記チップ付着部に接合されることを特徴とする請求項１又は２に記載の超薄型半導体パッケージ。
【請求項１３】
前記リードフレームは鉄−ニッケル合金または銅合金よりなり、前記ボンディングワイヤーは金線であることを特徴とする請求項５に記載の超薄型半導体パッケージ。
【請求項１４】
前記半導体チップはメモリ素子であり、前記接着剤はエポキシ系樹脂よりなるフィルム型接着テープであることを特徴とする請求項１２に記載の超薄型半導体パッケージ。
【請求項１５】
ダイパッド、前記ダイパッドの周りに配置される複数のリード、ならびに前記ダイパッドに連結され前記ダイパッドの周りに配置されるタイバーを有するリードフレームと、
複数の電極パッドが形成されている第１及び第２の半導体チップと、
前記半導体チップを封止するパッケージ胴体と、
前記電極パッド及び前記リードを電気的に連結するボンディングワイヤーとを備え、
前記ダイパッドは、ダウンセット加工され、水平面が前記内部リードの水平面から下側に配置された第１厚みを有するチップ付着部と、前記チップ付着部を取り囲むように前記チップ付着部に突設された周辺部とを有し、
前記第１の半導体チップは前記チップ付着部の上面に接合され、前記第２の半導体チップは前記チップ付着部の裏面に接合され、
前記リードは、前記パッケージ胴体の内部に封止され前記ボンディングワイヤーがボンディングされる内部リードと、前記パッケージ胴体から露出する外部リードとを有し、
前記内部リードは第２厚みを有し、前記チップ付着部の一面だけを部分的に除去された第１厚みは前記第２厚みより小さく、前記周辺部の厚みは前記内部リードの第２厚みと同一であり、
前記ダイパッドの前記チップ付着部が前記パッケージ胴体の厚み方向に中央に位置することを特徴とする超薄型半導体パッケージ。
【請求項１６】
ダイパッド、前記ダイパッドの周りに配置される複数のリード、ならびに前記ダイパッドに連結され前記ダイパッドの周りに配置されるタイバーを有するリードフレームと、
複数の電極パッドが形成されている第１及び第２の半導体チップと、
前記半導体チップを封止するパッケージ胴体と、
前記電極パッド及び前記リードを電気的に連結するボンディングワイヤーとを備え、
前記ダイパッドは、第１厚みを有するチップ付着部と、前記チップ付着部を取り囲むように前記チップ付着部に突設された周辺部とを有し、
前記第１の半導体チップは前記チップ付着部の上面に接合され、前記第２の半導体チップは前記チップ付着部の裏面に接合され、
前記リードは、前記パッケージ胴体の内部に封止され前記ボンディングワイヤーがボンディングされる内部リードと、前記パッケージ胴体から露出する外部リードとを有し、
前記内部リードは第２厚みを有し、前記チップ付着部の一面だけを部分的に除去された第１厚みは前記第２厚みより小さく、前記周辺部の厚みは前記内部リードの第２厚みと同一であり、
前記パッケージ胴体は、前記内部リードを中心に上下部の厚みが互いに異なり、
前記ダイパッドの前記チップ付着部が前記パッケージ胴体の厚み方向に中央に位置することを特徴とする超薄型半導体パッケージ。
【請求項１７】
前記周辺部は、前記第１の半導体チップに向かって突出していることを特徴とする請求項１５又は１６に記載の超薄型半導体パッケージ。
【請求項１８】
前記周辺部は、前記第２の半導体チップに向かって突出していることを特徴とする請求項１５又は１６に記載の超薄型半導体パッケージ。
【請求項１９】
一方の半導体チップに連結されたボンディングワイヤーは、他方の半導体チップに連結されたボンディングワイヤーより短いことを特徴とする請求項１５又は１６に記載の超薄型半導体パッケージ。
【請求項２０】
前記ボンディングワイヤーは、前記リードに形成されたボール、ならびに前記電極パッドに形成されたステッチにより連結されていることを特徴とする請求項１５又は１６に記載の超薄型半導体パッケージ。
【請求項２１】
前記電極パッドに金属バンプが形成され、前記ステッチは前記金属バンプの上に形成されていることを特徴とする請求項２０に記載の超薄型半導体パッケージ。
【請求項２２】
前記ダイパッドは、分割された第１ダイパッド及び第２ダイパッドを有することを特徴とする請求項１５又は１６に記載の超薄型半導体パッケージ。
【請求項２３】
前記第１ダイパッド及び前記第２ダイパッドは、それぞれチップ付着部及び周辺部を有することを特徴とする請求項２２に記載の超薄型半導体パッケージ。
【請求項２４】
前記半導体チップは、接着剤により前記チップ付着部に接合されることを特徴とする請求項１５又は１６に記載の超薄型半導体パッケージ。
【請求項２５】
前記パッケージ胴体の厚みは約５８０μｍであり、前記周辺部の厚みは約１００μｍであり、前記チップ付着部の厚みは約４０μｍであることを特徴とする請求項１５又は１６に記載の超薄型半導体パッケージ。
【請求項２６】
前記接着剤は、ウェーハ状態の半導体チップの裏面に付着し、前記半導体チップを前記チップ付着部に接合することを特徴とする請求項２４に記載の超薄型半導体パッケージ。
【請求項２７】
ダイパッド、前記ダイパッドを支持し前記ダイパッドに連結されているタイバー、ならびに前記ダイパッドの周りに配置された複数のリードを備えるリードフレームを準備する段階と、
前記ダイパッドにチップ付着部、ならびに前記チップ付着部を取り囲む周辺部を定義する段階と、
前記チップ付着部が前記リードより薄い厚みを有するように前記チップ付着部の一面だけを部分的にエッチングする段階と、
前記エッチングされたチップ付着部の上面及び裏面に第１及び第２の半導体チップを各々付着させるダイボンディング段階と、
前記半導体チップを前記リードと電気的に連結するワイヤーボンディング段階と、
前記半導体チップ、ボンディングワイヤー、ならびに前記リードの内部リード部分を封止してパッケージ胴体を形成する段階と、
を含み、
前記ダイパッドの前記チップ付着部は、ダウンセット加工され、水平面が前記内部リードの水平面から下側に配置され、
前記ダイパッドの前記チップ付着部が前記パッケージ胴体の厚み方向に中央に位置することを特徴とする超薄型半導体パッケージの製造方法。
【請求項２８】
ダイパッド、前記ダイパッドを支持し前記ダイパッドに連結されているタイバー、ならびに前記ダイパッドの周りに配置された複数のリードを備えるリードフレームを準備する段階と、
前記ダイパッドにチップ付着部、ならびに前記チップ付着部を取り囲む周辺部を定義する段階と、
前記チップ付着部が前記リードより薄い厚みを有するように前記チップ付着部の一面だけを部分的にエッチングする段階と、
前記エッチングされたチップ付着部の上面及び裏面に第１及び第２の半導体チップを各々付着させるダイボンディング段階と、
前記半導体チップを前記リードと電気的に連結するワイヤーボンディング段階と、
前記半導体チップ、ボンディングワイヤー、ならびに前記リードの内部リード部分を封止してパッケージ胴体を形成する段階と、
を含み、
前記パッケージ胴体は、前記内部リードを中心に上下の厚みが互いに異なり、
前記ダイパッドの前記チップ付着部が前記パッケージ胴体の厚み方向に中央に位置することを特徴とする超薄型半導体パッケージの製造方法。
【請求項２９】
前記チップ付着部の厚みは、前記リードの厚みの３０〜５０％の範囲にあることを特徴とする請求項２７又は２８に記載の超薄型半導体パッケージの製造方法。
【請求項３０】
前記周辺部及び前記タイバーは、前記チップ付着部と厚みが同一であることを特徴とする請求項２７又は２８に記載の超薄型半導体パッケージの製造方法。
【請求項３１】
前記周辺部及び前記タイバーは、前記リードと厚みが同一であることを特徴とする請求項２７又は２８に記載の超薄型半導体パッケージの製造方法。
【請求項３２】
前記周辺部は、前記チップ付着部から上向き及び下向きに突出して定義されることを特徴とする請求項３１に記載の超薄型半導体パッケージの製造方法。
【請求項３３】
前記周辺部は、前記チップ付着部から垂直一方向に突出して定義されることを特徴とする請求項３１に記載の超薄型半導体パッケージの製造方法。
【請求項３４】
複数の半導体チップが活性面に形成されているウェーハを準備する段階と、
前記半導体チップの裏面に接着層を付着させ、前記接着層にＵＶテープを付着させる段階と、
前記ＵＶテープにＵＶ光を照射して前記接着層と前記ＵＶテープとの間の接着力を除去する段階と、
前記ウェーハを複数の半導体チップに切断する段階と、
ウェーハ状態のＵＶテープから前記半導体チップを、裏面に前記接着層が付着している状態で分離する段階とを含み、
前記ダイボンディング段階は、前記接着層を用いて前記半導体チップを前記チップ付着部に付着させる段階であることを特徴とする請求項２７又は２８に記載の超薄型半導体パッケージの製造方法。
【請求項３５】
前記ボンディングワイヤーは、前記リードの表面に形成されたボール、ならびに前記半導体チップの電極パッドに形成されたステッチにより連結されることを特徴とする請求項２７又は２８に記載の超薄型半導体パッケージの製造方法。
【請求項３６】
一つの半導体チップに連結されたボンディングワイヤーは、他の半導体チップに連結されるボンディングワイヤーと異なる長さを有することを特徴とする請求項３３に記載の超薄型半導体パッケージの製造方法。
【請求項３７】
前記ウェーハの準備段階は、前記半導体チップの活性面にＵＶテープを付着させる段階と、前記ウェーハの活性面に対向する裏面を研磨する段階と、前記半導体チップの活性面に付着したＵＶテープにＵＶ光を照射する段階と、前記半導体チップの活性面からＵＶテープを除去する段階とを含むことを特徴とする請求項３４に記載の超薄型半導体パッケージの製造方法。
【請求項３８】
前記パッケージ胴体を形成する段階は、約１７０〜１７５℃の温度範囲で成形樹脂を注入する段階を含むことを特徴とする請求項２７又は２８に記載の超薄型半導体パッケージの製造方法。
【請求項３９】
前記接着層は、エポキシ系の樹脂を含有することを特徴とする請求項３４に記載の超薄型半導体パッケージの製造方法。
【請求項４０】
前記接着層は、アミンよりなる硬膜剤を含有することを特徴とする請求項３９に記載の超薄型半導体パッケージの製造方法。
【請求項４１】
前記接着層は、シランよりなる結合剤を含有することを特徴とする請求項３９に記載の超薄型半導体パッケージの製造方法。
【請求項４２】
エッチング量は、圧力とエッチング液の適用時間とにより決定されることを特徴とする請求項２７又は２８に記載の超薄型半導体パッケージの製造方法。
【請求項４３】
パッケージ胴体の厚みが０．７ｍｍ以下の半導体パッケージを備える電子機器において、
前記半導体パッケージは、
ダイパッド、前記ダイパッドの周りに配置される複数のリード、ならびに前記ダイパッドに連結され前記ダイパッドの周りに配置されるタイバーを有するリードフレームと、
活性面に複数の電極パッドが形成されている第１及び第２の半導体チップと、
前記半導体チップを封止するパッケージ胴体と、
前記半導体チップの電極パッド、ならびに前記リードを電気的に連結するボンディングワイヤーとを有し、
前記ダイパッドは、ダウンセット加工され、水平面が前記内部リードの水平面から下側に配置されたチップ付着部と、前記チップ付着部を取り囲む周辺部とを有し、前記周辺部は前記チップ付着部に突設され、
前記第１の半導体チップは前記チップ付着部の上面に接合され、前記第２の半導体チップは前記チップ付着部の裏面に接合され、
前記リードは、前記ボンディングワイヤーに接合され前記パッケージ胴体により封止される内部リードと、前記内部リードと一体に形成され前記パッケージ胴体から露出する外部リードとを各々有し、
前記チップ付着部は一面だけを部分的に除去されて第１厚みを有し、前記内部リードは前記第１厚みより大きい第２厚みを有し、前記周辺部の厚みは前記内部リードの第２厚みと同一であり、
前記ダイパッドの前記チップ付着部が前記パッケージ胴体の厚み方向に中央に位置することを特徴とする電子機器。
【請求項４４】
パッケージ胴体の厚みが０．７ｍｍ以下の半導体パッケージを備える電子機器において、
前記半導体パッケージは、
ダイパッド、前記ダイパッドの周りに配置される複数のリード、ならびに前記ダイパッドに連結され前記ダイパッドの周りに配置されるタイバーを有するリードフレームと、
活性面に複数の電極パッドが形成されている第１及び第２の半導体チップと、
前記半導体チップを封止するパッケージ胴体と、
前記半導体チップの電極パッド、ならびに前記リードを電気的に連結するボンディングワイヤーとを有し、
前記ダイパッドは、チップ付着部と、前記チップ付着部を取り囲む周辺部とを有し、前記周辺部は前記チップ付着部に突設され、
前記第１の半導体チップは前記チップ付着部の上面に接合され、前記第２の半導体チップは前記チップ付着部の裏面に接合され、
前記リードは、前記ボンディングワイヤーに接合され前記パッケージ胴体により封止される内部リードと、前記内部リードと一体に形成され前記パッケージ胴体から露出する外部リードとを各々有し、
前記チップ付着部は一面だけを部分的に除去されて第１厚みを有し、前記内部リードは前記第１厚みより大きい第２厚みを有し、前記周辺部の厚みは前記内部リードの第２厚みと同一であり、
前記パッケージ胴体は、前記内部リードを中心に上下の厚みが互いに異なり、
前記ダイパッドの前記チップ付着部が前記パッケージ胴体の厚み方向に中央に位置することを特徴とする電子機器。
【請求項４５】
メモリカードであることを特徴とする請求項４３又は４４に記載の電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体組立技術に関し、より具体的には、ダイパッドとリードの厚みを互いに異ならせて、パッケージ胴体の厚みを薄くした超薄型半導体パッケージ及びその製造方法と超薄型半導体パッケージが含まれた電子機器に関するものである。
【０００２】
【従来の技術】
よく知られているように、メモリ素子のような半導体集積回路チップは、パッケージの形態に組立した後、各種電子装置の回路基板に実装して使用する。このような半導体パッケージは、回路基板との電気的連結及び物理的接合のために、媒介体を使用する。この媒介体には、リードフレームが最も一般的に使用される。
【０００３】
図１は、半導体パッケージのチップ実装密度を高めるために、リードフレームの両面に半導体チップを実装したＩＣ素子の断面図である。このような構造の半導体パッケージは、例えば、日本特開昭６２−１４７３６０号に開示されている。
【０００４】
図１を参照すれば、従来の典型的な半導体パッケージ１０は、ダイパッド１３と、多数のリード１４とで構成されたリードフレーム１５を備える。半導体集積回路チップ１１は、接着剤１２によってダイパッド１３に物理的に接合され、ボンディングワイヤー１６によってリード１４に電気的に連結される。半導体チップ１１とボンディングワイヤー１６などは、エポキシモルディングコンパウンドよりなるパッケージ胴体１７により保護される。各リード１４の外側、すなわちパッケージ胴体１７の外部に突出した外部リードは、外部回路基板（図示せず）に実装するのに適合した形態に加工される。
【０００５】
以上のような構造をもつ従来の半導体パッケージ１０は、だんだん薄型化が要求されている。これは、半導体パッケージ１０を実装して使用する各種電子装置自体の小型化及び薄型化の傾向によるものである。特に図１に示すように、メモリ容量を増加させるために、２つ以上の半導体チップ１１を内蔵した半導体パッケージ１０の場合、薄型化の必要性はより一層大きくなる。半導体パッケージを薄型化するためには、半導体チップの厚みを減らし、リードフレームを薄くする方法がある。半導体チップは、ウェーハを例えば裏面研磨して、その厚みを１００〜１５０μｍの範囲までに低減することができる。この程度の厚みを有する半導体チップを１つだけ使用した場合、パッケージの全体厚みを１ｍｍ以下にすることができる。
【０００６】
しかしながら、半導体集積回路チップの厚みを低減することは、ウェーハの取扱が困難であり、ウェーハ破損やチップ破損の可能性が大きくなるという短所がある。ウェーハ、すなわち半導体チップを形成する主要材質が硬さの脆弱なシリコンである点を勘案すれば、このような短所は当然なものである。特に、半導体製品の収率を高めるために、ウェーハの直径が１２インチと増加する技術的傾向を考慮すると、チップの厚みを低減するには限界がある。
【０００７】
一方、リードフレームの厚みを極めて薄くする場合、組立工程の途中にリードフレームが容易に破損され、組立工程の生産性が劣る可能性がある。現在、リードフレームの厚みは、リードフレームの取扱可能性、ならびに外部リードの折曲性などを考慮して、１００μｍがその限界であると知られている。
【０００８】
また、パッケージの厚みを低減するために、新しい組立技術、例えばＣＳＰ(chip scale package)技術を使用することもできるが、これは、既存のプラスチックパッケージ組立装備を新たな装備に交換しなければならない等費用増加をもたらす。
【０００９】
【発明が解決しようとする課題】
したがって、本発明の目的は、半導体パッケージの実装密度を高めると共に、厚みが１．０ｍｍ以下、好ましくは０．７ｍｍ以下または０．５ｍｍ以下である超薄型半導体パッケージ及びその製造方法を提供することにある。
本発明の他の目的は、既存のプラスチックパッケージの製造に使用する設備をそのまま使用しつつ、追加の費用投資なしに生産できる超薄型半導体パッケージ及びその製造方法を提供することにある。
本発明のさらに他の目的は、物理的信頼性に優れ、且つ、工程管理が容易な超薄型半導体パッケージを提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明は、リードフレームを構成するダイパッドの厚みを部分的に薄くした超薄型半導体パッケージを提供する。本発明による超薄型半導体パッケージは、リードフレームを含み、リードフレームは、ダイパッドの周囲に配置される多数のリードを含む。ダイパッドは、半導体チップが付着するチップ付着部と、そのチップ付着部の周りを取り囲んで構成された周辺部とを備える。チップ付着部の厚み（第１厚み）は、リードの厚み（第２厚み）より小さい。また、超薄型半導体パッケージは、ダイパッドに付着する半導体チップと、半導体チップに各リードを電気的に連結するボンディングワイヤーと、ダイパッド、半導体チップ、ボンディングワイヤー及び各リードの内側を封止するパッケージ胴体とを含む。
【００１１】
特に、本発明の超薄型半導体パッケージでは、ダイパッドの第１厚みがリードの第２厚みより小さい。ダイパッドの第１厚みがリードの第２厚みの５０％以下であることが好ましく、例えば、３０〜５０％の範囲にあることがより好ましい。また、半導体パッケージの厚みは、０．７ｍｍ以下であることが好ましい。
【００１２】
本発明の超薄型半導体パッケージは、ダイパッドの両面に各々付着する２つの半導体チップを含むことができ、第３厚みをもつ少なくとも２つ以上のタイバーがダイパッドの周辺部に連結される。タイバーの第３厚みは、ダイパッドのチップ付着部の第１厚みと同一であるか、リードの第２厚みと同一である。ダイパッドの周辺部は、厚みがチップ付着部と同一であるか、リードの厚みと同一である。ダイパッドの周辺部の厚みをダイパッドのチップ付着部より大きくして、リードの厚みと同一にする場合、ダイパッドは、略「Ｕ」字状断面を有する。
【００１３】
ダイパッドの周辺部の突出方向がパッケージ胴体の厚み方向に対して下側に向いている場合には、タイバーを下向きに屈曲してダイパッドがパッケージ胴体の中央に位置するようにすることが好ましい。一方、ダイパッドの周辺部の突出方向がパッケージ胴体の厚み方向に対して上向きになっている場合には、リードがパッケージ胴体の厚み方向に対して上側に偏った状態で配置されることが好ましい。
【００１４】
本発明の他の様態によれば、ダイパッドは、少なくとも２部分以上に分割された第１ダイパッド及び第２ダイパッドを含む。第１ダイパッド及び第２ダイパッドは、それぞれタイバー、チップ付着部及び周辺部を含む。この様態で、タイバー、チップ付着部及び周辺部は、厚みが同一であり、リードより薄く形成される。
【００１５】
本発明による超薄型半導体パッケージの製造方法は、（Ａ）ダイパッド、タイバー及び複数のリードが形成されているリードフレームを準備する段階と、（Ｂ）前記ダイパッドにチップ付着部とその周りに周辺部とを定義する段階と、（Ｃ）前記チップ付着部をエッチングして、前記リードより薄い所定の厚みとなるようにするチップ付着部エッチング段階と、（Ｄ）前記エッチングされたチップ付着部に半導体チップを付着させるダイボンディング段階と、（Ｅ）前記半導体チップをリードと電気的に連結するワイヤーボンディング段階と、（Ｆ）前記半導体チップ、ボンディングワイヤー及びリードの一部分をモルディングしてパッケージ胴体を形成する段階とを含む。チップ付着部エッチング段階で除去される量は、圧力とエッチング液の噴射または浸漬時間とにより決定される。パッケージ胴体の形成段階は、例えば１７０〜１７５℃の低温工程で行われることが好ましい。
【００１６】
本発明による超薄型半導体パッケージの製造方法は、複数の半導体チップが形成されている活性面をもつウェーハを準備する段階と、前記ウェーハの裏面に接着層を付着させ、前記接着層にＵＶテープを付着させる段階と、前記ＵＶテープにＵＶ光を照射して、前記接着層とＵＶテープ間の接着力を除去する段階と、前記ウェーハを複数の半導体チップ単位に切断する段階と、前記切断された半導体チップをウェーハ状態のＵＶテープから完全に分離し、すなわち前記半導体チップの裏面に前記接着層が付着された状態で半導体チップを分離する段階とをさらに含む。
【００１７】
ダイボンディング段階は、チップ付着部の上面に半導体チップを付着させる１次ダイボンディング段階と、チップ付着部の裏面に半導体チップを付着させる２次ダイボンディング段階とを含む。このダイボンディング段階に使われる半導体チップの裏面には、ウェーハ準備段階で付着した接着層が存在し、この接着層によりダイボンディングが行われる。
【００１８】
一方、ワイヤーボンディング段階は、チップ付着部の上面に付着した半導体チップに対する１次ワイヤーボンディング段階と、チップ付着部の裏面に付着した半導体チップに対する２次ワイヤーボンディング段階とを含む。このワイヤーボンディング段階は、リードにボールを形成し、半導体チップの電極パッドにステッチを形成するリバースワイヤーボンディングであることが好ましい。チップ付着部の上面に付着した半導体チップに連結したボンディングワイヤーと、チップ付着部の裏面に付着した半導体チップに連結したボンディングワイヤーとの長さを互いに異ならせる。例えば、リードとの段差がより小さい半導体チップに連結したボンディングワイヤーの長さがより短い。
【００１９】
本発明の超薄型技術を適用すれば、パッケージ胴体の厚みが０．６ｍｍの積層パッケージを具現したり、厚みが０．４８ｍｍのパッケージ（半導体チップが１つである場合）を具現することができ、このパッケージは、メモリカードのような携帯用電子機器など薄い厚みが要求される多様な電子機器に適用されることができる。
【００２０】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施例を詳細に説明する。
図面において同じ図面符号は、同一または対応する構成要素を示す。図面は、本発明の実施例を容易に理解できるように簡略に示すもので、実際の規格や寸法をそのまま反映したものではない。
【００２１】
図２から図１１を参照して本発明の実施例による超薄型半導体パッケージの構造について説明する。
（第１実施例）
図２は、本発明の第１実施例による超薄型半導体パッケージを示す平面図である。図３は、図２のIII−III線断面図であり、図４は、図３の部分詳細図であり、図５は、図２のIV−IV線断面図である。
【００２２】
図２から図５に示すように、本発明の第１実施例による超薄型半導体パッケージ１００は、ダイパッド１１２、タイバー１１４及びリード１１６で構成されるリードフレーム１１０を使用する。ダイパッド１１２は、パッケージ１００の中央に位置し、ダイパッド１１２の周囲に多数のリード１１６と、いくつかのタイバー１１４とが配置される。リード１１６は、ダイパッド１１２と分離されているが、タイバー１１４は、ダイパッド１１２に連結している。ダイパッド１１２は、半導体チップ１２０が付着するチップ付着部１１２ａと、その周りにチップ付着部１１２ａと一体形に構成された周辺部１１２ｂとを含む。
【００２３】
リードフレーム１１０の両面、すなわちダイパッド１１２のチップ付着部１１２ａの上部面と下部面には、各々上、下部半導体集積回路チップ１２０ａ、１２０ｂが付着される。半導体集積回路チップ１２０は、例えば、ＤＲＡＭ、フラッシュメモリまたは非メモリＩＣ素子である。上部半導体チップ１２０ａと下部半導体チップ１２０ｂは、互いに同じ種類の同種チップでもよく、または、互いに異なる種類の異種チップでもよい。例えば、メモリ容量を増加させようとする場合は、同種のメモリチップを使用してパッケージを構成する。
【００２４】
上下部半導体集積回路チップ１２０は、ダイパッド１１２のチップ付着部１１２ａに接着層１２２を介して付着し、銀−エポキシのような接着剤またはフィルム形態の接着テープが接着層１２２が使われる。接着層１２２は、エポキシ系の樹脂よりなるフィルム型接着テープであることが好ましく、ウェーハ状態の半導体チップの裏面にあらかじめ付着していたものを使用する。半導体集積回路チップ１２０は、ボンディングワイヤー１２４によりリード１１６と電気的に連結される。ボンディングワイヤー１２４は、例えば、通常的な金ワイヤーを使用する。
【００２５】
半導体集積回路チップ１２０、ダイパッド１１２及びボンディングワイヤー１２４などは、いずれもパッケージ胴体１２６内に封止される。パッケージ胴体１２６は、エポキシモルディングコンパウンドで形成される。半導体パッケージ１００の製造過程でダイパッド１１２を支持するタイバー１１４は、ダイパッド周辺部１１２ｂに連結されており、パッケージ胴体１２６の内部にだけ残存することになる。半導体パッケージ１００と外部回路基板（図示せず）間の電気的及び物理的媒介体であるリード１１６は、ボンディングワイヤー１２４により半導体集積回路チップ１２０と連結される部分がパッケージ胴体１２６の内部に、そして回路基板に連結される部分がパッケージ胴体１２６の外部に位置する。パッケージ胴体１２６の内部に位置したリード部分を内部リード１１６ａと言い、パッケージ胴体１２６の外部に位置したリード部分を外部リード１１６ｂと言う。外部リード１１６ｂは、パッケージ１００を外部回路基板に実装するのに適合した形状、例えば、ガルウイング(gull-wing)形状に折曲されている。
【００２６】
本実施例の特徴のひとつは、ダイパッド１１２のチップ付着部１１２ａの厚みｔ１がリード１１６の厚みｔ２より小さいという点である（図４参照）。本発明の属する技術分野によく知られているように、パッケージ１００の製造に使われるリードフレーム１１０は、銅または鉄−ニッケル合金（例えばアロイ（ａｌｌｏｙ）４２）材質よりなる。後述するが、リードフレーム１１０は、薄板形態のリードフレーム原板から製造され、エッチングまたはスタンピング方法でリードフレーム原板をパターニングして、ダイパッド１１２、タイバー１１４及びリード１１６などを形成する。その外、最終のパッケージ１００に含まれないため図示してはいないが、パッケージ製造過程で特定の機能を行うダムバー、サイドレールなどがリードフレーム１１０の製造過程で形成される。
【００２７】
リードフレーム１１０は、半導体パッケージ１００の類型によってその厚みが多様である。また、半導体パッケージ１００の薄型化に応じてリードフレーム１１０の厚みもだんだん小さくなっている。例えば、以前には厚みが３００μｍ（＝１２ｍｉｌ）、２５０μｍ（＝１０ｍｉｌ）、２００μｍ（＝８ｍｉｌ）、１５０μｍ（＝６ｍｉｌ）であるリードフレームが使用されたが、最近、厚みが１００μｍ（＝４ｍｉｌ）のリードフレームも使用されている。本実施例では、厚みが約１００μｍのリードフレーム１１０を使用し、かつ、ダイパッド１１２の厚み（すなわちチップ付着部１１２ａの厚み）をリードフレーム１１０の全体厚みの３０〜５０％、例えば、約４０％水準と薄く形成する。すなわち、リード１１６の厚み（図４のｔ２）は、約１００μｍであるが、ダイパッド１１２の厚み（図４のｔ１）は、約４０μｍである。一方、タイバー１１４の厚みは、ダイパッド１１２の厚みと同様に、約４０μｍである（図５参照）。本実施例で、ダイパッド１１２のチップ付着部１１２ａは、周辺部１１２ｂとその厚みが同一である。
【００２８】
ダイパッド１１２の厚みを薄く具現することによって、その分半導体パッケージ１００の厚みを薄く形成することができる。本実施例の場合、半導体パッケージ１１０の厚み（図３のＴ）は、約０．５８ｍｍである。図４を参照すれば、接着層１２２の厚みは、各々１０〜２０μｍであり、半導体集積回路チップ１２０の厚みｔ３は、各々１００〜１５０μｍであり、半導体集積回路チップ１２０の上部面からボンディングワイヤー１２４の高さまたはループ高さｔ４は、約８０μｍである。
【００２９】
また、ボンディングワイヤー１２４のループがパッケージの全体厚みに影響を及ぼすので、半導体集積回路チップ１２０とリード１１６間のワイヤーボンディングは、いわゆるリバースボンディング(reverse bonding)方法を使用する。リバースボンディングは、従来のワイヤーボンディング方法と反対に行われる。従来のワイヤーボンディング方法では、まず、チップ電極端子１２８でボールボンディングをし、リード１１６でステッチボンディングをする。リバースボンディングでは、まずリード１１６でボールボンディングをし、チップ電極端子１２８でステッチボンディングをする。こうして、リバースボンディングでは、従来のワイヤーボンディングに比べてワイヤー高さ（約１５０μｍ）が半分の水準（約８０μｍ）に減少する。一方、チップ電極端子１２８の上部には、リバースボンディング工程で半導体チップ１２０に及ぼす衝撃を緩和させるために、金属バンプ（図示せず）を形成してもよい。
【００３０】
ダイパッド１１２の厚みを薄くする方法は、リードフレーム１１０の製造過程でダイパッド１１２の両面を各々部分的に除去する方法と、一面だけを部分的に除去する方法とがある。ここで、「部分的に除去する」ということは、一定の深さでダイパッドを除去することを言い、完全に除去するものではないという意味である。本実施例は、ダイパッド１１２の両面を部分的に除去して厚みを低減した例であり、後述する第２実施例と第３実施例は、一面だけを部分的に除去した例である。前述したように、パッケージ製造工程でダイパッド１１２は、タイバー１１４によって支持される。したがって、ダイパッド１１２を薄くしても、リードフレーム１１０全体の物理的な強度には、それほど影響を及ぼさない。また、リードフレーム１１０を製造する既存の装置と工程をそのまま利用できるという長所がある。
【００３１】
一方、ダイパッド１１２の一面だけを部分的に除去すると、ダイパッド１１２がリード１１６の中間部分（厚み方向に）に位置せず、リード１１６の上部面または下部面と一致することになる。すなわち、ダイパッド１１２は、パッケージ胴体１２６の厚み方向に中央に位置せず、上部側または下部側に若干偏ることになる。これは、上下部半導体集積回路チップ１２０ａ、１２０ｂそれぞれの活性面（すなわち、チップ電極パッドが形成されている面）を基準にパッケージ胴体１２６の上部側と下部側の厚みが変わることを意味し、パッケージ胴体１２６を形成するモルディング工程で不完全成形を招く可能性がある。
【００３２】
（第２実施例及び第３実施例）
したがって、ダイパッドの一面だけを部分的に除去してダイパッドの厚みを薄く具現する場合、ダイパッドの位置を調節したり、ダイパッドの位置を基準にパッケージ胴体を上下非対称に形成することによって、ダイパッドに対するパッケージ胴体の上下対称構造を実現する。前者は、第２実施例であり、後者は、第３実施例である。これらの実施例に該当する図面は、図６と図７であり、図６の断面図は、本発明の第２実施例による超薄型半導体パッケージ２００を、図７の断面図は、本発明の第３実施例による超薄型半導体パッケージ３００を各々示している。図６は、図５に対応する断面図であり、図７は、図３に対応する断面図である。
【００３３】
まず、図６を参照して第２実施例を説明すれば、ダイパッド２１２がタイバー２１４からパッケージ胴体の厚み方向に対して所定の距離ｄだけ下側に配置される。すなわち、ダイパッド２１２は、リードフレーム２１０の水平面から、いわゆるダウンセット加工される。したがって、一面だけを部分除去してダイパッド２１２を形成しても、パッケージ胴体１２６の厚み方向に中央にダイパッド２１２を位置させることができる。すなわち、上部半導体チップ１２０ａの活性面からパッケージ胴体１２６上面までの距離ｄ１は、下部半導体チップ１２０ｂの活性面からパッケージ胴体１２６裏面までの距離ｄ２と同一である。ダウンセットのサイズｄは、半導体チップの厚み、リードの厚み、ダイパッドの厚み及びパッケージ厚みなどによって決まり、上下部チップの厚みが互いに同じかまたは異なるかによって変わる。
【００３４】
次いで、図７を参照して第３実施例を説明すれば、ダイパッド３１２の位置を基準にパッケージ胴体１２６が形成される。言い換えれば、パッケージ胴体１２６は、リード３１６を基準にその上下部の厚みが同じになるように形成することが一般的であるが、本実施例のパッケージ胴体１２６は、ダイパッド３１２を基準にその上下部の厚みを同一に形成する。すなわち、ダイパッド３１２がパッケージ胴体１２６の厚み方向に中央に位置できるように、パッケージ胴体１２６のリード３１６上側部分の厚みｔ５と、リード３１６下側部分の厚みｔ６を異ならせて形成する。したがって、リードフレーム３１０のリード３１６を基準とみた時、いわゆる非対称成形(unbalanced molding)がなされる。このような非対称成形は、例えば、上下部金型のキャビティのサイズを異ならせることによって具現される。
【００３５】
（第４実施例）
一方、タイバーは、ダイパッド周辺部と厚みが同一である。ダイパッド周辺部は、ダイパッドチップ付着部と厚みが同一であるか、またはリードと厚みが同一である。これは、ダイパッドチップ付着部を部分的に除去する時、ダイパッド周辺部とタイバーも一緒に除去するか否かの差異である。前述した第１実施例は、ダイパッド周辺部１１２ｂがタイバー１１４及びチップ付着部１１２ａと厚みが同じ場合であり（図５参照）、第４実施例は、周辺部とタイバーがリードと同じ厚みをもつ場合である。図８と図９は、本発明の第４実施例による超薄型半導体パッケージ４００を示す断面図である。図８は、図３に対応する断面図であり、図９は、図５に対応する断面図である。
【００３６】
図８と図９に示すように、ダイパッド４１２は、半導体集積回路チップ１２０が付着するチップ付着部４１２ａと、タイバー４１４に連結する周辺部４１２ｂとを含む。この際、ダイパッド４１２のチップ付着部４１２ａは、部分除去されて厚みが薄くされるが、ダイパッド４１２の周辺部４１２ｂとタイバー４１４とは、除去されない。したがって、ダイパッド４１２の中央部４１２ａを除外したリードフレーム４１０の残り部分、すなわちダイパッド４１２の周辺部４１２ｂとタイバー４１４とリード４１６とは、いずれも同じ厚みをもつ。事実上、半導体集積回路チップ１２０と接着するダイパッド４１２のチップ付着部４１２ａのみがパッケージ４００の薄型化に寄与することを勘案すれば、ダイパッド４１２の周辺部４１２ｂとタイバー４１４との厚みをそのまま維持することによって、タイバー４１４によるダイパッド４１２の支持機能を安定的に具現することができる。
【００３７】
（第５実施例）
図１０と図１１に示す半導体パッケージは、ダイパッドの一面を部分的に除去することによって、ダイパッドとリードの厚みを互いに異ならせた積層パッケージの具現例である。
【００３８】
図１０に示す実施例による積層パッケージ５００は、ダイパッド５１２のチップ付着部５１２ａの両側に上部半導体チップ１２０ａと下部半導体チップ１２０ｂが各々接着剤１２２を介して付着する。ダイパッド５１２の周辺部５１２ｂは、厚みがチップ付着部５１２ａより大きく、リード５１６、すなわち内部リード５１６ａの厚みと同一である。チップ付着部５１２ａの厚みは、周辺部５１２ｂの厚みの約３０〜５０％範囲にある。したがって、ダイパッド５１２は、略「Ｕ」字状断面を有し、突出方向がパッケージ胴体５２６の厚み方向に対して上側、すなわち上部半導体チップ１２０ａに向く。
【００３９】
一方、パッケージ胴体５２６を形成する工程、例えば注入成形工程では、ダイパッドを基準に上下対称構造を実現することが好ましい。このため、内部リード５１６ａを基準にパッケージ胴体５２６の上部厚みＤ１と下部厚みＤ２を異ならせて、上部チップ１２０ａと下部チップ１２０ｂがパッケージ胴体５２６の上下面から同じ距離ｄだけ離隔するようにすることができる。例えば、パッケージ胴体５２６の厚みが５８０μｍで、上、下部半導体チップ１２０ａ、１２０ｂの厚みが１２０μｍで、接着剤層１２２の厚みが２０μｍで、内部リード５１６ａの厚みが１００μｍ、ダイパッドチップ付着部５１２ａの厚みが４０μｍである場合、厚みＤ１は、２０５μｍであり、Ｄ２は、２７５μｍであり、距離ｄは、いずれも１３５μｍである。
【００４０】
半導体チップ１２０ａ、１２０ｂは、図１１に示すように、内部リード５１６ａとリバースボンディングワイヤー５２４により電気的に連結されている。リバースボンディングワイヤー５２４は、内部リード５１６ａの表面にボンディングされたボール５５０と、半導体チップ１２０の電極パッド５３４にボンディングされたステッチ５６０とを含む。ボール５５０とステッチ５６０は、通常的なワイヤーボンディング工程で使われるキャピラリにより形成される。半導体チップの電極パッド５３４にはボールが形成されないため、電極パッド上にループを必要としない。ワイヤーのループは、内部リード５１６ａにボンディングされたボール５５０上に必要であるが、内部リード５１６ａは、上、下部半導体チップ１２０ａ、１２０ｂの活性面５４０からパッケージ胴体５２６の中央側に偏って配置されているので、ワイヤーループは、パッケージ胴体５２６の全体厚みの増加に影響を及ぼさない。
【００４１】
一方、上部半導体チップ１２０ａに連結したボンディングワイヤー５３０は、下部半導体チップ１２０ｂに連結したボンディングワイヤー５３２より長さが短いことが好ましい。ワイヤー５３０、５３２のボンディング性は、チップ電極パッドとリード間の垂直距離に比例（ループ高さに対する余裕を確保できるので）し、電極パッドとリード間の水平距離に反比例する。したがって、リード５１６ａとの垂直距離が小さい上部半導体チップ１２０ａに連結されるボンディングワイヤー５３０の長さを短くして、ボンディング性を向上させる。
【００４２】
（第６実施例）
図１２に示す構造６００は、第５実施例と同様に、ダイパッド６１２ａの一面を部分的に除去することによって、ダイパッドとリードの厚みを互いに異ならせた積層パッケージの具現例である。ダイパッドチップ付着部６１２ａの厚みは、ダイパッド周辺部６１２ｂ及び内部リード６１６ａの厚みの約３０〜５０％範囲と薄い。周辺部６１２ｂと内部リード６１６ａは、厚みが同一である。
【００４３】
第５実施例によるパッケージ５００と異なって、ダイパッド６１２の切断面の形状は、周辺部６１２ｂがチップ付着部６１２ａより突出しており、突出方向がパッケージ胴体６２６の厚み方向に対して下側、すなわち下部半導体チップ１２０ｂに向くようになっている。一方、この第６実施例では、パッケージ胴体の成形工程でダイパッドを基準に上下対称構造を実現するために、タイバーをダウンセットすることが必要である。タイバーのダウンセットは、例えば、図１２の断面図に示すように、ダイパッドをタイバーからパッケージ胴体の厚み方向に対して所定の距離ｄｄだけ下側に配置することである。
【００４４】
この実施例で、例えば、パッケージ胴体６２６の厚みが５８０μｍ、上、下部半導体チップ１２０ａ、１２０ｂの厚みが１２０μｍ、接着剤層１２２の厚みが２０μｍ、内部リード６１６ａの厚みが１００μｍ、ダイパッドチップ付着部６１２ａの厚みが４０μｍである場合、上部半導体チップ１２０ａからパッケージ胴体６２６上面までの距離ｄは、１３５μｍで、これは、下部半導体チップ１２０ｂからパッケージ胴体６２６裏面までの距離ｄと同一である。一方、ダウンセットのサイズｄｄは、２５μｍとし、内部リード６１６ａ上下部のパッケージ胴体の厚みＤを同一にして、ダイパッド６１２を基準に上下対称構造を実現する。この実施例では、上部チップ１２０ａに連結したボンディングワイヤー６３２が下部チップ１２０ｂに連結したボンディングワイヤー６３０より長くされているが、その理由は、ワイヤーボンディング工程で１次ワイヤーボンディングと２次ワイヤーボンディングを実施する時、半導体チップを支持し、かつ、ワイヤーのボンディング性を向上させるためである。
【００４５】
（第７実施例）
また、本発明に適用されるダイパッドは、少なくとも２部分以上に分割されることができる。第７実施例がその例に該当し、図１３と図１４は、この実施例による超薄型半導体パッケージ７００を示す。図１３は、平面図であり、図１４は、図１３のXIB−XIB線に沿って切断した断面図である。
【００４６】
図１３と図１４に示すように、ダイパッド７１２は、２部分に分割された第１ダイパッド７２０と第２ダイパッド７３０とを含み、必要に応じて、２つ以上に分割されることができる。分割されたそれぞれのダイパッド７２０、７３０は、それぞれのタイバー７４０、７５０に連結されており、半導体集積回路チップ１２０は、接着層１２２を介して第１ダイパッド７２０と第２ダイパッド７３０に同時に付着する。
【００４７】
この実施例のように、ダイパッドを第１ダイパッド７２０と第２ダイパッド７３０とに分割すれば、半導体集積回路チップ１２０に付着して支持するダイパッド７２０、７３０の元来機能は維持しながら、パッケージ胴体７２６の内部でダイパッドが占める面積は減少する。したがって、ダイパッド７２０、７３０及び他の構成要素（例えば、パッケージ胴体７２６、半導体集積回路チップ１２０、接着層１２２）間の熱膨張係数の差異によって発生する可能性のある信頼性低下の問題（例えば、界面剥離、パッケージ胴体のクラック）を大幅に解消することができる。このような観点から、本発明の超薄型半導体パッケージは、分割されたダイパッドの他に、半導体集積回路チップより小さい小型ダイパッドを使用することも可能である。
【００４８】
第７実施例によるパッケージ７００において、第１ダイパッド７２０と第２ダイパッド７３０は、各々チップ付着部７２０ａ、７３０ａと周辺部７２０ｂ、７３０ｂとを備え、チップ付着部７２０ａ、７３０ａの厚みは、リードフレームリード７１６厚みの３０〜５０％範囲と薄い。図１３と図１４には、ダイパッドの周辺部７２０ｂ、７３０ｂの厚みがダイパッドチップ付着部７２０ａ、７３０ａと同一であるが、第４から第６実施例のように、周辺部の厚みをリードと同一にすることも可能である。
【００４９】
（超薄型パッケージの製造方法）
次に、図１５から図２９を参照して本発明の一実施例による超薄型パッケージの製造方法について説明する。
図１５から図２０は、本発明の一実施例による超薄型パッケージを製造する工程で、リードフレームのダイパッドを部分的に薄く形成する方法を説明するための部分断面図である。ここで説明することは、例えば、図１０と図１２を参照して説明した第５実施例と第６実施例のパッケージ構造に使用するのに適合したダイパッド構造、すなわち、ダイパッド周辺部がダイパッドチップ付着部より突出しているダイパッド構造を中心に説明する。しかし、本発明の属する技術分野において通常の知識を有する者なら他の実施例によるダイパッド構造も以下で説明する工程を変形適用して容易に具現できることが分かるであろう。
【００５０】
まず、銅合金や鉄−ニッケル合金よりなるリードフレーム原板を準備する。図１５には、リードフレームのダイパッド領域８０２を示す。ダイパッド領域８０２は、例えば厚みが１００μｍである。
図１６を参照すれば、ダイパッド領域８０２の両面に、フォトレジスト８０４、８０６を例えば厚み７．０±１．０μｍで全体に塗布する。フォトレジスト８０４、８０６が塗布されたダイパッド領域８０２の上下部に、図１７に示すように、マスク８１０、８１２を整列し露光する。マスク８１０、８１２には、所定のパターンが形成されているが、例えば、マスク８１０の黒いパターン８１１は、光８１３を反射し、白色パターンは光を透過する。
【００５１】
露光済みの試料を現像すると、光を受けない位置のレジストは除去される。残りの部分のレジストを、例えばクロム（Ｃｒ）で硬膜処理すれば、図１８のように、ダイパッド領域８０２の上側に周辺部パターン８０４ａ、そしてダイパッド領域８０２の下側にレジストパターン８０６ａが残っている構造を得る。これに例えばエッチング液を噴射したりエッチング液に浸漬してエッチングすると、図１９のように、レジストパターン８０４ａ、８０６ａに露出した部分が部分的に除去される。ダイパッド領域８０２を選択的に除去する時に除去される量は、圧力とエッチング液の浸漬または噴射時間によって決定される。レジストパターンを除去すれば、図２０に示すように、ダイパッドチップ付着部８２０が周辺部８３０より薄い構造のダイパッドが形成される。
【００５２】
リードフレームの他の構成、すなわち内部リード、外部リード、タイバー及びサイドレールなどはエッチングされないので、ダイパッド周辺部８３０と厚みが同一である。
図２１から図２９は、本実施例による超薄型半導体パッケージを、図１５から図２０により製造されたリードフレームに実装してパッケージングする過程を示す断面図である。
【００５３】
図２１に示すように、ウェーハ製造工程により所望の複数のＩＣ素子が形成されており、かつ、活性面９０３にＵＶテープ９０４が付着しているウェーハ９０２を準備する。ここで、ＵＶテープ９０４は、ＵＶ光が照射されると、接着力がほとんどなくなるテープを言い、ウェーハ活性面９０３に付着しているＵＶテープ９０４は、衝撃と振動を吸収することによって、前処理工程、例えば、ウェーハ裏面研磨工程でウェーハが破損することを防止し、ウェーハからテープを除去する時、接着残留物がウェーハの表面に残るか、ウェーハに衝撃が伝えられることを防止するためのものである。裏面研磨されたウェーハ９０２の裏面（すなわち活性面の反対面）にＵＶテープ９０６を接着層９０８を介して付着させる。このＵＶテープ９０６は、ＵＶ光が照射されれば接着力がなくなる性質があり、ウェーハの裏面に直接付着せずに、他の接着層９０８を介してウェーハに付着している。
【００５４】
接着層９０８は、例えば、エポキシ系樹脂で構成されたフィルム型接着テープであることが好ましい。接着層９０８は、硬膜剤と結合剤を含み、硬膜剤は、例えばアミンで、結合剤は、例えばシランである。
図２１に示したように、ＵＶランプなどを介してウェーハ９０２の活性面９０３にＵＶ光を照射する１次ＵＶ光照射段階を実施すれば、ウェーハ活性面９０３に付着したＵＶテープ９０４は、接着力がなくなり、ウェーハ９０２に衝撃を与えたり残留物を残すことなく、ウェーハ活性面９０３から容易に剥離される。図２１の１次ＵＶ光照射段階は、本実施例による超薄型半導体パッケージの製造工程において選択的段階であり、省略することも可能である。
【００５５】
図２２に示すように、ＵＶテープ９０４が除去されたウェーハ９０２の裏面にさらにＵＶ光を照射する２次ＵＶ光照射段階を実施する。それで、ＵＶテープ９０６は、接着層９０８との接着力が弱くなり、接着層９０８から容易に除去できる状態となる。
【００５６】
この状態で、図２３に示すように、切断手段９１２、例えば、高速回転するダイアモンドホイールを用いてウェーハ９０２を切断するウェーハ切断段階を実施して、ウェーハを個別チップ９１０に分離する。分離された個別チップ９１０の裏面には接着層９０８が付着しており、この接着層９０８は、ＵＶテープ９０６により連結されているので、個別チップ９１０は、全体的にはウェーハの形状を維持している。
【００５７】
図２４を参照すれば、ウェーハ形状を維持しながら分離されている個別チップ９１０を、例えば、真空ピックアップ手段９２０で吸着し、ウェーハから完全に分離する（ダイピックアップ段階）。前述したように、ＵＶテープ９０６は、接着層９０８との接着力が除去された状態なので、個別チップ９１０は、ＵＶテープ９０６から容易に分離される。一方、完全に分離された個別チップ９１０の裏面には、接着層９０８が付着している状態である。
【００５８】
図２５に示すように、接着層９０８が裏面に付着している個別チップ９１０を、例えば、図１５から図２０を参照して説明した工程で製造されたリードフレーム９３０のダイパッド９３２に付着させる１次ダイボンディング段階を実施する。リードフレーム９３０は、ダイパッド９３２とリード９３８を含み、ダイパッド９３２は、チップ付着部９３４と周辺部９３６を含む。周辺部９３６は、チップ付着部９３４から突出しており、リード９３８と厚みが同一である。チップ付着部９３４の厚みは、周辺部９３６厚みの約３０〜５０％の範囲にある。
【００５９】
ウェーハから分離された個別チップは、チップ付着部９３４の上面に付着するので、これを上部チップ９１０ａという。ここで、チップ付着部９３４の上面は、周辺部９３６の突出方向と同じ方向に位置する面をいう。上部チップ９１０ａの裏面には、接着層９０８が付着しているので、ダイボンディングのための別途の接着剤塗布工程を実施することなく、上部チップ９１０ａをダイパッドにボンディングすることができる。
【００６０】
次に、図２６に示すように、ダイパッドチップ付着部９３４の裏面に下部半導体チップ９１０ｂを付着させる２次ダイボンディング段階を実施する。また、下部半導体チップ９１０ｂの裏面に接着層９０８が取り付けられているので、２次ダイボンディングのための別途の接着剤塗布工程を実施することなく、下部チップ９１０ｂをダイパッドにボンディングすることができる。
【００６１】
ダイボンディングにおいて、上下部チップのボンディング手順は、重要でない。
図２７に示すように、リードフレーム９０２を支持台９４０ａ上に整列固定し、上部チップ９１０ａとリードフレームリード９３８をボンディングワイヤー９４２で電気的に連結する１次ワイヤーボンディング段階を実施する。
【００６２】
次に、図２８に示すように、リードフレーム９０２を支持台９４０ｂに整列固定した後、下部チップ９１０ｂとリードフレームリード９３８をボンディングワイヤー９４５で電気的に連結する２次ワイヤーボンディング段階を実施する。
ワイヤーボンディング段階において、上下部チップのボンディング手順は、重要でない。ただし、ワイヤー９４２、９４５のボンディング性を考慮して、上部チップ９１０ａ、すなわち周辺部９３６の突出方向に配置された半導体チップに連結したボンディングワイヤー９４２の長さを短くすることが好ましい。なぜなら、上部チップ９１０ａの活性面から周辺部９３６までの垂直距離が下部チップ９１０ｂに比べて小さいからである。
【００６３】
１次及び２次ワイヤーボンディング段階は、リードフレームリード９３８にボールを形成し、キャピラリでワイヤーをチップ側に引っ張ってチップの電極パッドにワイヤーをステッチボンディングするリバースワイヤーボンディング段階であることが好ましい。
【００６４】
図２９に示すように、２次ワイヤーボンディングが完了した構造を注入成形工程などによりモルディングしてパッケージ胴体９５０を形成し、胴体９５０の外部に位置するリード９３８を適切な形態で折曲すれば、超薄型半導体パッケージが完成する。
【００６５】
このパッケージは、厚みが非常に小さいため、パッケージ胴体の硬化速度が非常に速い。したがって、図２９のモルディング段階は、低温工程であることが好ましい。例えば、１７０〜１７５℃の温度範囲でモルディング工程を実施する。
（適用例）
本発明による超薄型半導体パッケージは、デジタルカメラやＭＰ３プレーヤー、ＨＰＣ(Handheld Personal Computer)、ＰＤＡ(Personal Digital Assistants)、携帯電話などのような多様な携帯用電子機器に広く適用できる。
【００６６】
図３０及び図３１は、本発明の一実施例による超薄型半導体パッケージが集積されたメモリカードを示す。図３０は、メモリカードの平面図であり、図３１は、メモリカードの断面図である。
メモリカードは、主としてフラッシュメモリを用いたカード形態で具現され、現在、東芝社を主軸としたスマートメディア(SmartMedia：登録商標)、ソニー社のメモリスティック、米国Ｓａｎｄｉｓｋ社のコンパックトフラッシュ(CompactFlash)、米国Ｓａｎｄｉｓｋ社とドイツのジメンス(Gimens)社が共同開発したマルチメディアカード(MultiMediaCard)、保安デジタルカード(Secure Digital Card)などが標準化されている。図３０及び図３１に示すものは、ソニー社のメモリスティックデュオ(MemoryStick Duo)である。
【００６７】
メモリカード９６０は、母基板９６７と、この基板に形成された端子パッド９６１と、コントローラー実装部９６２と、受動素子実装部９６３と、メモリ実装部９６６とを含む。メモリ実装部９６６は、分離子(interposer)９６５により他の領域と区分される。メモリスティックデュオカード９６０の規格は、長さＬが３１．０ｍｍ、幅Ｗが２０．０ｍｍ、高さが１．６ｍｍである。メモリ素子が実装されるメモリ実装部９６６は、長さＬ１が１２ｍｍ、幅Ｗ１が１８ｍｍである。図３１から明らかなように、分離子９６５は、高さＨが最大０．７ｍｍであり、前記の実施例で説明したように、本実施例による超薄型半導体パッケージ１０００は、その厚みが０．５８ｍｍであるから、外部リードを考慮しても、分離子９６５の最大高さ０．７ｍｍを超えることなく、メモリカード９６０のメモリ実装部９６６に適用できる。したがって、メモリカードの小型化を達成しつつ、メモリカードの容量を２倍以上と高めることが可能である。
【００６８】
一方、本発明による半導体パッケージ薄型化技術は、半導体集積回路チップを一つだけ使用するパッケージにも適用することができる。図３２と図３３は、その実施例を示している。図３２のパッケージは、図１０のパッケージに対応し、図３３のパッケージは、図１２のパッケージに対応する。
【００６９】
図３２に示すように、半導体パッケージ５５０は、一個の半導体集積回路チップ１２０を含み、半導体集積回路チップ１２０が付着するダイパッド５７２のチップ付着部５７２ａは、周辺部５７２ｂより厚みが薄い。チップ付着部５７２ａの厚みは、周辺部５７２ｂの厚みの約３０〜５０％であることが好ましい。ダイパッド周辺部５７２ｂの厚みは、リード５１６の厚みと同一である。周辺部５７２ｂは、チップ付着部５７２ａよりチップ１２０側に突出しており、リード５１６を中心に上下対称構造を実現するために、ダイパッドは、ダウンセット加工されている。例えば、チップ１２０の厚みが１２０μｍ、接着剤１２２の厚みが２０μｍ、リード５１６の厚みが１００μｍである場合、チップ付着部５７２ａの厚みは、４０μｍであり、リード上下のパッケージ胴体５８０の厚みは、１８５μｍと同一である。したがって、パッケージ５５０の全体厚みは４７０μｍであり、ダイパッドダウンセットは４０μｍである。
【００７０】
一方、図３３の実施例によるパッケージ６５０のように、ダイパッド周辺部６７２ｂがチップ付着部６７２ａから下側に突出した場合、すなわち半導体チップ１２０の反対側に突出した場合、ダイパッド６７２の上面をリード６７０の上面と一致させ、リード６７０を基準に非対称モルディングをして、パッケージ胴体６８０を形成する。この実施例で、ダイパッド６７２の上面に接着剤１２２を介して半導体チップ１２０が付着している。例えば、チップ１２０の厚みが１２０μｍ、接着剤１２２の厚みが２０μｍ、リード６７０の厚みが１００μｍ、チップ付着部６７２ａの厚みが４０μｍである場合、リード６７０上側のパッケージ胴体６８０厚みは２８５μｍであり、リード６７０下側のパッケージ胴体６８０厚みは８５μｍである。しかし、半導体チップ１２０の活性面からパッケージ胴体６８０上面までの距離と、チップ付着部６７２ｂの下面からパッケージ胴体６８０の裏面までの距離とは、同一であり、上下対称構造が実現される。
このように本発明の薄型化技術を適用すれば、厚みが０．５ｍｍ以下の超薄型パッケージを具現することができる。
【００７１】
【発明の効果】
以上説明したように、本発明による超薄型半導体パッケージは、次のようないろいろな効果と長所をもっている。
本発明の超薄型半導体パッケージは、０．７ｍｍ以下の厚み、例えば、０．５８ｍｍまたは０．４７ｍｍを具現することができる。また、このように極めて薄い厚みの具現が可能であるにもかかわらず、半導体パッケージの物理的信頼性に優れ、かつ、工程管理が容易である。
【００７２】
つまり、本発明の超薄型半導体パッケージは、ダイパッドの厚みを縮小して半導体パッケージの薄型化を具現するので、パッケージ製造工程の側面または完成されたパッケージ構造の側面で工程信頼性またはパッケージ信頼性に影響を受けない。尚、ダイパッドの厚みを小さくする方法は、既存のリードフレーム製造装置と工程をそのまま利用できるので、追加的な費用投資を必要としない。
【００７３】
また、本発明の超薄型半導体パッケージは、ダイパッドのダウンセット加工またはパッケージ胴体の非対称モルディングにより不完全成形を防止することができる。
また、本発明の超薄型半導体パッケージは、ダイパッドの周辺部とタイバーを除いてダイパッドのチップ付着部のみを部分的に除去することにより、タイバーによるダイパッドの支持機能を安定的に具現することができる。
【００７４】
また、本発明の超薄型半導体パッケージは、分割されたダイパッドを使用してパッケージ胴体内部でダイパッドが占める面積を減少させることにより、ダイパッドと他の構成要素間の熱膨張係数の差異による信頼性低下を防止することができる。
【００７５】
また、本発明の超薄型半導体パッケージは、半導体集積回路チップの種類と個数に制約を受けず、半導体集積回路チップをダイパッドに付着させる接着層の種類にも制限がない。尚、従来のワイヤーボンディング方法の代りに、リバースボンディング方法を採択することにより、ワイヤーの高さを極めて低くすることができる。
【００７６】
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内で、いろいろと変更して実施することができるものである。
【図面の簡単な説明】
【図１】従来技術によるリードフレーム半導体パッケージを示す断面図である。
【図２】本発明の第１実施例による超薄型半導体パッケージを示す平面図である。
【図３】図２のIII−III線断面図である。
【図４】図３の部分拡大図である。
【図５】図２のIV−IV線断面図である。
【図６】本発明の第２実施例による超薄型半導体パッケージを示す断面図である。
【図７】本発明の第３実施例による超薄型半導体パッケージを示す断面図である。
【図８】本発明の第４実施例による超薄型半導体パッケージを示す断面図である。
【図９】本発明の第４実施例による超薄型半導体パッケージを示す断面図である。
【図１０】本発明の第５実施例による超薄型半導体パッケージを示す断面図である。
【図１１】本発明の第５実施例による超薄型半導体パッケージにおけるリバースワイヤーボンディングの構造を示す斜視図である。
【図１２】本発明の第６実施例による超薄型半導体パッケージを示す断面図である。
【図１３】本発明の第７実施例による超薄型半導体パッケージを示す平面図である。
【図１４】本発明の第７実施例による超薄型半導体パッケージを示す断面図である。
【図１５】本発明の実施例による超薄型半導体パッケージの製造方法においてリードフレームのダイパッドを部分的に薄く形成する方法を説明するための部分断面図である。
【図１６】本発明の実施例による超薄型半導体パッケージの製造方法においてリードフレームのダイパッドを部分的に薄く形成する方法を説明するための部分断面図である。
【図１７】本発明の実施例による超薄型半導体パッケージの製造方法においてリードフレームのダイパッドを部分的に薄く形成する方法を説明するための部分断面図である。
【図１８】本発明の実施例による超薄型半導体パッケージの製造方法においてリードフレームのダイパッドを部分的に薄く形成する方法を説明するための部分断面図である。
【図１９】本発明の実施例による超薄型半導体パッケージの製造方法においてリードフレームのダイパッドを部分的に薄く形成する方法を説明するための部分断面図である。
【図２０】本発明の実施例による超薄型半導体パッケージの製造方法においてリードフレームのダイパッドを部分的に薄く形成する方法を説明するための部分断面図である。
【図２１】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図２２】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図２３】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図２４】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図２５】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図２６】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図２７】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図２８】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図２９】本発明の実施例による超薄型半導体パッケージの製造方法を説明するための部分断面図である。
【図３０】本発明の実施例による超薄型半導体パッケージが適用される電子機器としてのメモリカードの平面図である。
【図３１】本発明の実施例による超薄型半導体パッケージが適用される電子機器としてのメモリカードの断面図である。
【図３２】本発明の実施例による超薄型半導体パッケージを示す断面図である。
【図３３】本発明の実施例による超薄型半導体パッケージを示す断面図である。
【符号の説明】
１００、２００、３００、４００、５００、５５０、６００、６５０  半導体パッケージ
１１０、２１０、３１０、４１０、５１０、６１０  リードフレーム
１１２、２１２、３１２、４１２、５１２、６１２  ダイパッド
１１２ａ、４１２ａ、５１２ａ、６１２ａ  チップ付着部
１１２ｂ、４１２ｂ、５１２ｂ、６１２ｂ  周辺部
１１４、２１４、４１４、６１４  タイバー
１１６、３１６、４１６、５１６、６１６  リード
１１６ａ、５１６ａ、６１６ａ  内部リード
１１６ｂ  外部リード
１２０  半導体集積回路チップ
１２２  接着層
１２４  ボンディングワイヤー
１２６  パッケージ胴体
５３４  電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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