(57)【特許請求の範囲】
【請求項１】
半導体基体上に、少なくとも絶縁ゲート型電界効果トランジスタと容量素子とが形成されて成る半導体装置の製造方法であって、
上記半導体基体の上記容量素子の形成部に、該容量素子の第１の電極を構成する高不純物濃度半導体領域を形成する工程と、
上記高不純物濃度半導体領域の形成工程前あるいは後に、上記半導体基体表面に、耐酸化マスク層を形成する工程と、
該耐酸化マスク層を、酸化マスクとして分離絶縁層を形成する局部的熱酸化工程と、
上記半導体基体上部に堆積絶縁膜を形成し、その後、上記高不純物濃度半導体領域上に上記堆積絶縁膜を残し、該高不純物濃度半導体領域上の堆積絶縁膜の外周縁が、上記絶縁分離層の非形成部上に位置するように堆積絶縁膜を選択的にエッチングする工程と、
該堆積絶縁膜上に、上記容量素子の第２の電極を形成する工程と
を有し、
上記容量素子における上記堆積絶縁膜の外周縁が、上記高不純物濃度半導体領域の外周縁より外側に位置するように配置されて成る
ことを特徴とする半導体装置の製造方法。
【請求項２】
上記絶縁ゲート型電界効果トランジスタのゲート絶縁膜を構成する熱酸化膜を形成する熱酸化処理工程は、上記容量素子の堆積絶縁膜の形成の後に行い、かつ上記容量素子の第２の電極の形成工程前に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記容量素子の上記第２の電極の形成工程と同一工程で、上記絶縁ゲート型電界効果トランジスタのゲート電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
上記容量素子の上記第２の電極の形成工程における第２の電極の形成範囲を上記高不純物濃度半導体領域と上記堆積絶縁膜による誘電体膜の形成範囲内としたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
上記絶縁ゲート型電界効果トランジスタのゲート電極と、上記容量素子の上記第２電極とが、多結晶シリコン膜、あるいは多結晶シリコン膜と高融点金属のシリサイドとの積膜構造よるポリサイド膜によって構成され、上記高融点金属は、タングステン（Ｗ）、チタン（Ｔｉ），ニッケル（Ｎｉ）、コバルト（Ｃｏ）の１種以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
上記高不純物濃度半導体領域は、その不純物濃度が１×１０17atoms/cm3〜１×１０22atoms/cm3に選定されたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
上記半導体基体に、バイポーラトランジスタが形成され、該バイポーラトランジスタのコレクタ電極取出し領域を、上記高不純物濃度半導体領域の形成と同一工程で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法、特に少なくとも絶縁ゲート型電界効果トランジスタと容量素子とが共通の半導体基体に形成されて成る半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
共通の半導体基体上に、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）や、バイポーラトランジスタとＭＩＳＦＥＴとによるいわゆるＢｉＭＩＳや、バイポーラトランジスタと相補型ＭＩＳＦＥＴ（ＣＭＩＳ）とによるいわゆるＢｉＣＭＩＳ等の、ＭＩＳＦＥＴと、容量素子とが形成されて成る半導体装置においては、その容量素子は、ＭＩＳＦＥＴもしくはＢｉＭＩＳ、あるいはＢｉＣＭＩＳの製造過程において、ＭＩＳ構造の容量素子として形成することが、しばしば行われる。
【０００３】
この場合、そのＭＩＳＦＥＴやＢｉＣＭＩＳ等におけるゲート絶縁膜が、シリコン基体表面を熱酸化して形成したいわゆるＭＯＳ構造による場合、容量素子に関してもＭＯＳ容量素子とされて、プロセスの整合性を得てその容量素子をＭＩＳＦＥＴやＢｉＣＭＩＳの製造と同時に形成することができるようになされる。また、ゲート絶縁膜が、シリコン窒化膜Ｓｉ3 Ｎ4 、もしくはシリコン酸化膜ＳｉＯ2 −シリコン窒化膜Ｓｉ3 Ｎ4 −シリコン酸化膜ＳｉＯ2 の積層構造によるいわゆるＯＮＯ膜とされる場合は、容量素子としては、ＯＮＯ膜による絶縁膜すなわち誘電体膜を挟んでその上下に不純物ドーピングがなされた低抵抗の多結晶シリコンを電極が配置された、多結晶間容量いわゆるｐｏｌｙ−ｐｏｌｙ間容量素子構造とされる。
【０００４】
上述した熱酸化膜によるＭＯＳ型容量素子は、図１４にその概略断面図を示すように、例えばｐ型のシリコンによる半導体基体１０１の一主面に、局部的熱酸化いわゆる LOCOS（Local Oxidation of Silicon）によって分離絶縁層１０２が形成され、例えばこの分離絶縁層１０２によって囲まれた容量素子１００の形成部において、半導体基体１０１の、同様の一主面に臨んで下部電極を構成するｎ型の不純物が拡散されて成る半導体領域１０３が形成され、その一部にｎ型の高不純物濃度による電極取出し領域１１２が形成される。そして、半導体領域１０３上に、誘電体膜を構成する熱酸化膜１０４が、半導体基体１０１の表面を熱酸化することによって形成し、この上に上部電極を構成する高不純物濃度の多結晶シリコン半導体層１０５が形成されて成る。
【０００５】
この上部電極を構成する多結晶シリコン半導体層１０５上には、全面的にＳｉＯ2 による絶縁層１０６が形成され、この上に全面的に平坦化絶縁層１０７が形成され、これら絶縁層１０６と１０７によって層間絶縁層１０８が形成される。この層間絶縁層１０８には、下部電極の電極取出し領域１１２上と、上部電極すなわち多結晶シリコン層１０５上とにそれぞれコンタクト窓１０８ａが穿設され、これらコンタクト窓１０８ａ内に、それぞれ電極取出し領域１１２上と、上部多結晶シリコン層１０５上とにオーミックコンタクトする導電性プラグ１０９例えばタングステン（Ｗ）プラグが埋込まれ、これらプラグ１０９とコンタクトするそれぞれＡｌ金属層による上部電極取出し配線部１１０と下部電極取出し配線部１１１とが形成される。
【０００６】
また、上述したいわゆるｐｏｌｙ−ｐｏｌｙ間容量素子は、図１５にその概略断面図を示すように、例えばｐ型のシリコンによる半導体基体１０１に形成したLOCOSによる分離絶縁層１０２上に、下部電極を構成する下層の高不純物濃度の多結晶シリコン半導体層１１３が形成される。そして、この多結晶シリコン半導体層１１３上に、上述した誘電体膜となるＯＮＯ膜１１４が形成され、この上に上部電極を構成するいわゆるポリサイド層１１５が形成される。このポリサイド層１１５は、多結晶シリコン層１１６が形成され、この上に高融点シリサイド層１１７形成されて成る。
【０００７】
ＯＮＯ膜１１４は、下部電極の多結晶シリコン層１１３の表面を熱酸化して形成したＳｉＯ2 膜上に、減圧ＣＶＤ(Chemical Vapor Deposition) 法によって堆積したＳｉ3 Ｎ4 膜と、このＳｉ3 Ｎ4 膜を熱酸化して形成したＳｉＯ2 膜とによって形成される。
【０００８】
上部電極のポリサイド層１１５の側面には、サイドウォール１１８が形成され、前述したと同様に、全面的にＳｉＯ2 による絶縁層１０６が形成され、この上に全面的に平坦化絶縁層１０７が形成されて成る層間絶縁層１０８が形成される。この層間絶縁層１０８には、下部電極の下層の多結晶シリコン層１１３上と、上部電極すなわちポリサイド層１１５上とにそれぞれコンタクト窓１０８ａが穿設され、これらコンタクト窓１０８ａ内に、それぞれ下層の多結晶シリコン層１１３上と、上部電極すなわちポリサイド層１１５上とにオーミックにコンタクトする導電性プラグ１０９例えばタングステン（Ｗ）プラグが埋込まれ、これらプラグ１０９とコンタクトするそれぞれＡｌ金属層による上部電極電極取出し配線部１１１と下部電極取出し配線部１１０とが形成される。
【０００９】
【発明が解決しようとする課題】
ところが、上述の図１４による熱酸化膜１０４を用いるいわゆるＭＯＳ型容量素子は、高濃度に不純物がドープされた半導体領域１０３上に、熱酸化膜１０４の形成がなされることから、特にこの半導体領域１０３がイオン注入によって形成される場合残留欠陥が生じ、この熱酸化膜１０４の信頼性が確保できないという問題がある。したがって、この場合、半導体領域１０３の不純物濃度を充分高めることができず、上下電極部間の電位差に応じて、下部電極すなわち半導体領域１０３の表面が空乏化もしくは反転化して、容量値が変動し易い。つまり、容量値の、電圧依存性が大きいという問題がある。また、下部電極の半導体領域１０３を充分高濃度化できないことから、この下部電極における寄生抵抗が大きくなって周波数特性が悪くなるという問題がある。
【００１０】
一方、上述の図１５によるｐｏｌｙ−ｐｏｌｙ間容量においては、その誘電体膜のＯＮＯ膜１１４の下層のＳｉＯ2 膜は、多結晶シリコンを熱酸化することで形成する膜であり、多結晶シリコンの熱酸化は、成長速度が速いことから、膜厚の制御性に問題があり、膜厚のばらつきが大きく、薄膜化が困難である。そのため、容量素子としては、容量のばらつきが大きく、単位容量値が小さいという問題がある。また、ｐｏｌｙ−ｐｏｌｙ間容量においては、例えば上部電極をＭＩＳトランジスタのゲート電極と兼用する場合、下部電極側の多結晶シリコンは、容量素子搭載のため、工程を追加する必要が生じる。そのため、容量素子形成のための追加工程を必要とし、製造コストが高くなるという問題がある。
【００１１】
本発明は、容量素子を有する半導体装置とその製造方法において、単位面積当たりの容量値が大きく、かつばらつきが小さく、しかも、ＭＩＳＦＥＴの製造プロセスあるいはＢｉＣＭＩＳの製造プロセス等と整合性が良く、すなわちこれら素子の製造と共通の工程で、容量素子の形成をも可能にし、工程数の増加を来すことなく製造できるようにする。また、製造過程における膜剥がれ等を防ぎ、信頼性の高い半導体装置、及びその製造方法を提供する。
【００１２】
【課題を解決するための手段】
本発明のよる半導体装置の製造方法は、半導体基体上に、少なくとも絶縁ゲート型電界効果トランジスタと容量素子とが形成されて成る半導体装置の製造方法であって、半導体基体の上記容量素子の形成部に、該容量素子の第１の電極を構成する高不純物濃度半導体領域を形成する工程と、高不純物濃度半導体領域の形成工程前あるいは後に、上記半導体基体表面に、耐酸化マスク層を形成する工程と、該耐酸化マスク層を、酸化マスクとして分離絶縁層を形成する局部的熱酸化工程と、半導体基体上部に堆積絶縁膜を形成し、その後、高不純物濃度半導体領域上に堆積絶縁膜を残し、該高不純物濃度半導体領域上の堆積絶縁膜の外周縁が、絶縁分離層の非形成部上に位置するように堆積絶縁膜を選択的にエッチングする工程と、該堆積絶縁膜上に、容量素子の第２の電極を形成する工程とを有し、容量素子における堆積絶縁膜の外周縁が、高不純物濃度半導体領域の外周縁より外側に位置するように配置されて成ることを特徴とする。
【００１６】
また、本発明による半導体装置の製造方法においては、容量素子の第１の電極を構成する高不純物濃度半導体領域上に、堆積絶縁膜を形成する工程をとることによって、この高不純物濃度半導体領域の形成後に、これよりの不純物の放出いわゆるアウトディフュージョンの発生を回避でき、安定した特性の半導体装置を構成するものである。
【００１７】
【発明の実施の形態】
半導体装置の参考例を図１および図２を参照して説明する。図１および図２は、共通の半導体基体１を、２分した一半部と他半部とを分離して図示したもので、図１の図において右端と、図２の図において左端とは連続して形成されているものである。
【００１８】
この参考例においては、共通の半導体基体に、図１および図２にその一例の概略断面図を示すように、ｎｐｎ型のバイポーラトランジスタ（以下ｎｐｎＴｒという）と、容量素子（以下ＭＩＳ−Ｃという）と、ｐチャネル型ＭＩＳＦＥＴ（以下ｐＭＩＳという）と、ｎチャネル型ＭＩＳＦＥＴ（以下ｎＭＩＳという）とを形成した場合である。
【００１９】
ＭＩＳ−Ｃは、その第１の電極２１が、半導体基体１の表面、すなわち一主面に臨んで形成された高不純物濃度半導体領域２より成り、誘電体膜２３が、高不純物濃度半導体領域２上に堆積形成した堆積絶縁膜３より成り、この堆積絶縁膜３上に、第１の電極２１すなわち高不純物濃度半導体領域２と対向して第２の電極２２が形成されて成る。
【００２０】
第２の電極２２は、ｐＭＩＳやｎＭＩＳのゲート電極５および６と同一構成による導電膜４によって形成される。また、第２の電極２２は、その全域に渡って、高不純物濃度半導体領域２、すなわち第１の電極２１と対向する配置構成とする。すなわち、この第２の電極２２の形成範囲が、高不純物濃度半導体領域２の形成範囲内上に配置される形状、大きさに選定される。このようにして、第２の電極２２の面積によって、第１の電極２１の面積（すなわち高不純物濃度半導体領域２の面積）に依存することなくＭＩＳ−Ｃの容量値を設定することができるようにする。
【００２１】
また、ＭＩＳ−Ｃの第２の電極２２と、ｐＭＩＳｐおよびｎＭＩＳのゲート電極５および６は、多結晶シリコン層、あるいは図示のように、多結晶シリコン層７と高融点金属のシリサイド層８との積膜構造よるポリサイド層９によって構成することができる。この高融点金属は、タングステン（Ｗ）、チタン（Ｔｉ），ニッケル（Ｎｉ）、コバルト（Ｃｏ）の１種以上によることができる。
【００２２】
また、高不純物濃度半導体領域２は、その不純物濃度を１×１０17atoms/cm3〜１×１０22atoms/cm3 程度に形成することが、第１の電極２１の低抵抗化の上から好ましい。
【００２３】
半導体基体１上のｎｐｎＴｒは、そのコレクタ電極取出し領域１０が、ＭＩＳ−Ｃの高不純物濃度半導体領域２と同一構成の半導体領域によって構成される。
【００２４】
そして、半導体基体１上に、少なくともＭＩＳＦＥＴ、図１および図２の例ではｐＭＩＳとｎＭＩＳとＭＩＳ−Ｃとが形成されて成る半導体装置の製造方法は、半導体基体１の、ＭＩＳ−Ｃの形成部に、このＭＩＳ−Ｃの第１の電極２１を構成する高不純物濃度半導体領域３を形成する工程と、少なくとも高不純物濃度半導体領域２上に堆積絶縁膜３を形成する堆積工程と、この堆積絶縁膜３上に、容量素子ＭＩＳ−Ｃの第２の電極２２を形成する工程とを有する。
【００２５】
以下に説明する製造方法は、図１および図２で示した半導体装置を製造する方法であり、図３〜図１０を参照してその一例を説明する。そして、この製造方法の説明によって、図１および図２で示す本発明による半導体装置がより明確に理解される。図３〜図１０において、各Ａ図および各Ｂ図は、それぞれＡ図の図において右端と、Ｂ図の図において左端とは連続して形成されているものである。
【００２６】
先ず、図３に示すように、例えば第１導電型例えばｐ型のシリコン単結晶によるサブストレイト３１上に、第２導電型例えばｎ型のシリコン半導体層３２を、例えばＣＶＤ(Chemical Vapor Deposition) 法によってエピタキシャル成長することによって半導体基体１を構成する。この半導体基体１には、ｎｐｎＴｒの形成部と、ｐＭＩＳの形成部とに、第２導電型の埋込み領域３３および３４を形成する。
【００２７】
これら埋込み領域３３および３４の形成は、半導体層３２のエピタキシャル成長に先立って、サブストレイト３１の表面を熱酸化して３００ｎｍ程度の厚さの酸化膜（図示せず）を形成し、埋込み領域３３および３４の形成部に、フォトリソグラフィによって開口を形成したパターンのフォトレジスト層を形成し、これら開口を通じて酸化膜をフッ酸（ＨＦ）によってエッチングすることによってこの酸化膜に開口を形成する。その後、このフォトレジスト層を過酸化水素水（Ｈ2 Ｏ2 ）と硫酸（Ｈ2 ＳＯ4 ）との混合液によって除去する。その後、酸化膜をマスクとしてその開口を通じて、埋込み領域３３および３４の形成部に第２導電型の不純物をイオン注入あるいは拡散等によって高濃度に導入する。例えば、Ｓｂ2 Ｏ3 の固体不純物源を用いて１２００℃で６０分間の熱拡散を行って埋込み領域３３および３４を形成する。その後、上述した第２導電型例えばｎ型のシリコン半導体層３２を、例えばＣＶＤ法によって例えば厚さ１μｍに、抵抗率１Ω・ｃｍをもってエピタキシャル成長する。このようにして半導体基体１を構成する。尚、このとき、エピタキシャル成長時の加熱によってサブストレイト３１に導入された不純物が、半導体層３２中にも一部入り込んで形成される。
【００２８】
この半導体基体１の一主面１ａに、各素子の形成部間、図示の例では、ｎｐｎＴｒの形成部、ＭＩＳ−Ｃの形成部、ｐＭＩＳおよびｎＭＩＳの各形成部間、更に素子内において、相互に電気的分離を必要とする部分例えばｎｐｎＴｒコレクタおよびベース間に相当する位置に開口３５ａが形成された耐酸化マスク層３５が形成される。
【００２９】
この耐酸化マスク層３５は、例えば、先ず、シリコン半導体層３２の表面を熱酸化して厚さ３０ｎｍ程度のパッド層となるＳｉＯ2 酸化膜３６を全面的に形成し、この酸化膜３６上に全面的に、例えば減圧ＣＶＤ法によって例えば厚さ１００ｎｍ程度の窒化シリコンＳｉ3 Ｎ4 膜３７を形成し、その後、フォトリソグラフィによるパターンエッチングを行う。すなわちフォトリソグラフィによってフォトレジストによるエッチングマスク（図示せず）を形成して、このエッチングマスクに形成された開口を通じて耐酸化マスク層３５、すなわちＳｉ3 Ｎ4 膜３７とその下の酸化膜３６をパターンエッチングして、開口３５ａが形成された所定のパターンに形成される。
【００３０】
次に、図４に示すように、図３で示した耐酸化マスク層３５をマスクとして、例えば１０５０℃で、水分を含んだいわゆるウエット酸素Ｏ2 雰囲気中で、半導体層３２に対する局部的熱酸化いわゆる LOCOSを行って、例えば厚さ４５０ｎｍの分離絶縁層３８を形成する。この分離絶縁層３８は、耐酸化マスク層３５の開口３５ａのパターンに形成される。すなわち、各素子間、この例ではｎｐｎＴｒ、ＭＩＳ−Ｃ、ｐＭＩＳおよびｎＭＩＳの形成部間と、更にｎｐｎＴｒの形成部における埋込み領域３３上のコレクタ電極取出し領域の形成部とベース形成部との間に形成する。そして、その後、Ｓｉ3 Ｎ4 膜３７のみを、例えば１５０℃のりん酸でエッチング除去する。
【００３１】
その後、図５に示すように、ＭＩＳ−Ｃの形成部と、ｎｐｎＴｒの形成部の埋込み領域３３上とに、不純物濃度が１×１０17atoms/cm3 〜１×１０22atoms/cm3 の高不純物濃度半導体領域２と、コレクタ電極取出し領域１０とを形成する。この形成は、半導体層３２に対して、第２導電型この例ではｎ型の不純物例えばＰ+ （りん）を５００ｋｅＶで２×１０12／ｃｍ2 のドーズ量、７０ｋｅＶで７×１０15／ｃｍ2 のドーズ量をもって行う。このイオン注入は、イオン注入を行わない領域上を、例えばフォトレジスト層３９によるイオン注入マスク層によって覆い、このフォトレジスト層３９が存在しない開口３９ａ内において分離絶縁層３８をマスクとして選択された領域に行う。
【００３２】
そして、続いてこのフォトレジスト層３９をマスクとして、そのまま用いて、コレクタ電極取出し領域１０上と、高不純物濃度半導体領域２上の、酸化膜３６を除去して、高不純物濃度半導体領域２上に、開口３６ａを形成する。この開口３６ａは、その内周縁が、高不純物濃度半導体領域２の外周縁とほぼ一致するか、これより内側に位置するように形成する。この酸化膜３６の除去は、上述したようにイオン注入に用いたフォトレジスト層３９による共通のマスク層によって行うことができることから、マスク数の削減がなされる。
【００３３】
次に、図６に示すように、フォトレジスト層３９を除去し、高不純物濃度半導体領域２の表面を覆って堆積絶縁膜３を形成する。この堆積絶縁膜３は、高不純物濃度半導体領域２の表面に安定して良好に被着されると共に、高不純物濃度半導体領域２の不純物が、加熱によって外部に放出されるいわゆるアウトディフージョンを阻止することのできるキャップ機能を有する材料の例えば窒化シリコンＳｉ3 Ｎ4 によって構成する。
【００３４】
この堆積絶縁膜３の形成は、半導体基体１上に全面的に、例えば減圧ＣＶＤ法によって窒化シリコンＳｉ3 Ｎ4 を、３０ｎｍ程度の厚さに形成し、フォトリソグラフィによるパターンエッチングを行って、高不純物濃度半導体領域２上と、コレクタ電極取出し領域１０上を残して他部をエッチング除去することによって形成する。この例では、堆積絶縁膜３は、高不純物濃度半導体領域２を完全に覆うことができるように、その周辺の分離絶縁層上に跨がって形成した場合である。
【００３５】
次に、図７に示すように、ｐＭＩＳの形成部に第２導電型この例ではｎ型のウェル領域４０を形成する。このウェル領域４０の形成は、例えばＰ+ を６００ｋｅＶで５×１０12／ｃｍ2 のイオン注入と、更に３００ｋｅＶで３×１０12／ｃｍ2 のイオン注入によって形成する。また、この上に、閾値電圧の制御を行うため、ボロンＢ+ を２０ｋｅＶで５×１０12／ｃｍ2 のイオン注入を行う。
【００３６】
また、ｎＭＩＳの形成部に第１導電型この例ではｐ型のウェル領域４１を形成すると共に、例えばｎｐｎＴｒの形成部とＭＩＳ−Ｃの形成部を囲んで分離領域４２をそれぞれ半導体層３２を横切る深さに形成する。これら領域４１および４２の形成は、例えばボロンＢ+ を８００ｋｅＶで５×１０12／ｃｍ2 のイオン注入と、更に３５０ｋｅＶで５×１０12／ｃｍ2 のイオン注入と、更に１００ｋｅＶで５×１０12／ｃｍ2 のイオン注入を行うことによって形成する。また、この上に、閾値電圧の制御を行うための２０ｋｅＶで２×１０12／ｃｍ2 のイオン注入を行う。
【００３７】
その後、膜質にすぐれたゲート絶縁膜を構成する熱酸化膜の形成に先立って、図６で示される酸化膜３６の除去を行う。このとき、酸化膜ＳｉＯ2 に対するエッチングに対し、堆積絶縁膜３のＳｉ3 Ｎ4 膜は、耐性を有することから、これがエッチングされずに残存するが、他部におけるＳｉＯ2 による分離絶縁層３８に凹部４３が発生する。
【００３８】
次に、図８に示すように、あらためて熱酸化処理を行って、図７で酸化膜の除去がなされて外部に露呈した半導体層３２の表面を熱酸化して、ｐＭＩＳおよびｎＭＩＳのゲート絶縁膜を構成するゲート酸化膜となる膜質にすぐれた熱酸化膜４４を形成する。この熱酸化膜４４の形成は、例えば８５０℃のウエットＯ2 雰囲気中で５分間程度の酸化処理を行って、例えば厚さ５ｎｍに形成する。このときの熱酸化膜４４の形成は、薄い膜厚、すなわち短時間の熱酸化処理であることから、Ｓｉ3 Ｎ4 による堆積絶縁膜３の表面が熱酸化されることはほとんどなく無視できる。
【００３９】
そして、この熱酸化に際して、半導体基体１が高温に加熱されるが、高不純物濃度半導体領域２の表面には、堆積絶縁膜３によるキャップ層によって覆われていることから、この高不純物濃度半導体領域２から不純物のアウトディフージョンが発生することはなく、したがって、この高不純物濃度半導体領域２は、高不純物濃度に保持されると共に、外部に露呈した状態にある熱酸化膜４４の形成面に、この不純物がドープされて、最終的に形成されるｐＭＩＳや、ｎＭＩＳの閾値電圧が設定値から不安定にずれることが回避される。
【００４０】
そして、ｐＭＩＳおよびｎＭＩＳの図２で示す各ゲート絶縁膜４４ｇを構成する熱酸化膜４４の形成後に、図９に示すように、ＭＩＳ−Ｃの形成部に、その第２の電極２２を形成すると同時に、ｐＭＩＳおよびｎＭＩＳの各形成部にそれぞれゲート電極５および６を形成する。すなわち、各電極２２、５および６は、共に同一構成とし、同一工程で同時に形成する。
【００４１】
これら電極２２、５および６の形成は、先ず、全面的に多結晶シリコン層７を、減圧ＣＶＤ法によって、例えば厚さ１００ｎｍ程度に堆積し、これに、例えばＰＯＣｌ3 を用いたプレデポジションによって、この多結晶シリコン層７中に高濃度のｎ型の不純物のりんＰの導入を行う。これに高融点のシリサイド層８、例えばタングステンシリサイド層を例えば厚さ１００ｎｍ程度にＣＶＤ法によって堆積して、多結晶シリコン層７と高融点金属のシリサイド層８による導電層４を形成する。その後、これら多結晶シリコン層７と高融点金属のシリサイド層８に対し、例えばＲＩＥ（反応性イオンエッチング）によってパターンエッチングして、上述したＭＩＳ−Ｃの形成部に第２の電極２２を形成すると同時に、ｐＭＩＳおよびｎＭＩＳの各形成部にそれぞれゲート電極５および６を形成する。
【００４２】
このとき、第２の電極２２は、高不純物濃度半導体領域２の配置の範囲内に位置するように、その形状、大きさに選定される。
【００４３】
その後、図示しないが、ｐＭＩＳの形成部以外を、例えばフォトレジスト層によるイオン注入のマスク層によって覆い、ｐＭＩＳの形成部に、そのゲート電極５をマスクとして、例えばＡｓ+ を３５ｋｅＶで２×１０13／ｃｍ2 のドーズ量のイオン注入を行って、ソースないしはドレイン領域（以下ソース／ドレイン領域という）の、ＬＤＤ（Lightly Doped Drain)型ＭＩＳ−ＦＥＴのｐ型の低不純物濃度のソース／ドレイン領域４５を形成する。そして、ｎＭＩＳの形成部上のフォトレジスト層を除去して、このｐＭＩＳの形成部上のみを外部に露呈し、他部を図示しないが、例えばフォトレジスト層によるイオン注入のマスク層によって覆い、ｎＭＩＳの形成部に、そのゲート電極６をマスクとして、例えばＢＦ2 を２５ｋｅＶで１×１０13／ｃｍ2 のドーズ量のイオン注入を行って、ＬＤＤの低不純物濃度のｎ型のソース／ドレイン領域４６を形成する。
【００４４】
次に、ｐＭＩＳおよびｎＭＩＳの形成部において、ゲート電極５および６の側面に所要の幅を有するサイドウォール４７の形成がなされる。
【００４５】
このサイドウォール４７の形成は、周知の方法によって形成することができる。すなわち、例えばＳｉＯ2 を例えば２００ｎｍの厚さに、ＣＶＤ法によって全面的に堆積し、その後、その表面から、ＲＩＥによる異方性エッチングによってエッチバックすることによって、ゲート電極５および６、更に第２の電極２２の側面に被着され、実質的にその厚さが大とされたＳｉＯ2 を残して平坦面におけるＳｉＯ2 を除去する。このようにすると、サイドウォール４７の形成がなされる。そして、このとき、図１０に示す例においては、サイドウォール４７の形成時のＲＩＥにおいて、このサイドウォール４７下と第２の電極２２の形成部以外の堆積絶縁膜３を除去した場合である。
【００４６】
その後、通常におけるＭＩＳＦＥＴの製造方法におけると同様に、例えばフォトレジスト層によるイオン注入マスクを順次形成して、ｐＭＩＳの形成部において、ゲート電極５とそのサイドウォール４７をマスクとして、高濃度のｐ型のソース／ドレイン領域４８を形成し、ｎＭＩＳの形成部において、ゲート電極６とそのサイドウォール４７をマスクとして、高濃度のｎ型のソース／ドレイン領域４９を形成する。
【００４７】
また、このとき、例えばｐＭＩＳの高濃度ソース／ドレイン領域４８の形成と同時にｎｐｎ型Ｔｒの形成部に、ベース領域の高濃度領域５０いわゆるグラフトベース領域を形成し、また、ｎＭＩＳの高濃度ソース／ドレイン領域４９の形成と同時に、ＭＩＳ−Ｃの高不純物濃度半導体領域２からの電極取出し領域５１と、ｎｐｎＴｒのコレクタ電極取出し領域上に更に高濃度領域１０ｃを形成することができる。
【００４８】
その後は、図１および図２に示すように、ｎｐｎＴｒのｐ型の真性ベース領域５２、ｎ型のエミッタ領域５３の形成を行う。このエミッタ領域の形成は、例えば多結晶シリコンによるエミッタ電極５７を設け、これよりの不純物の拡散によって形成することができる。そして、ｎｐｎＴｒの形成部における半導体層３２によってコレクタ領域５８が構成されてｎｐｎＴｒが構成される。
【００４９】
半導体基体１上には、例えば全面的にＳｉＯ2 による絶縁層５４が例えばＣＶＤ法によって形成され、この上に全面的に例えばＢＰＳＧ（ボロンりんシリケートガラス）によって表面の平坦化を図る平坦化絶縁層５５が形成され、これら絶縁層５４と５５によって層間絶縁層５６が形成される。
【００５０】
そして、ＭＩＳ−Ｃの形成部において、層間絶縁層５６に、例えばＲＩＥによって、高不純物濃度半導体領域２による第１の電極２１からの電極取出し領域５１上と、導電層４によって構成された第２の電極２２上とにそれぞれコンタクト窓５６Ｗを穿設する。また、ｎｐｎＴｒの、コレクタ電極取出し領域１０上の高濃度領域１０ｃ上と、高濃度ベース領域５０上と、エミッタ電極５７上と、更に、ｐＭＩＳおよびｎＭＩＳにおける各高濃度ソース／ドレイン領域４８および４９上とに、更に、図示しないが、これらｐＭＩＳおよびｎＭＩＳにおけるゲート電極５および６上もしくはその延長部上等にそれぞれコンタクト窓５６Ｗを穿設する。
【００５１】
これらコンタクト窓５６Ｗには、例えばそれぞれ必要に応じて、例えばタングステンＷよりなる導電性プラグ５９を、これらコンタクト窓５６Ｗ下の各部に電気にコンタクトして形成し、この導電性プラグ５９と連接して、所要のパターンの電極取出し配線部６０を形成する。すなわち、ＭＩＳ−Ｃにおいては、第１および第２の電極２１および２２に対する第１および第２の電極取出し配線部６１および６２を形成する。これら電極取出し配線部の形成は、例えばＡｌ金属層を全面的に蒸着、スパッタリング等によって形成し、フォトリソグラフィによるパターンエッチングによって同時に形成することができる。
【００５２】
このようにして、容量素子ＭＩＳ−Ｃと、ｎｐｎ型のバイポーラトランジスタと、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴとを有する本発明による半導体装置を構成する。
【００５３】
尚、上述した例では、図１０に示すように、サイドウォール４５の形成に際してのＲＩＥにおいて、このサイドウォール４５と第２の電極２２下のみを残して他の外部に露呈した部分の堆積絶縁膜３を除去した場合であるが、図１１に示すように、この堆積絶縁膜３の露呈部においても部分３ｂでしめすように残すにすることもできる。 図１１において、図１および図２と対応する部分には同一符号を付して重複説明を省略する。
【００５４】
また、上述した例では、図７で示すように、堆積絶縁膜３の縁部が、分離絶縁層３８上に跨がって形成されるようにした場合で、この場合、酸化膜３６のエッチングによって凹部４３が発生するが、このエッチングがエッチング液を用いたいわゆるウエットエッチングによる場合は、図１２にその要部の更に拡大した断面図を示すように、凹部４３において、堆積絶縁膜３の縁部下に入り込むサイドエッチングが発生すると、堆積絶縁膜３の縁部に凹部４３内に突き出るひさし６３が発生する場合がある。
【００５５】
そして、このようなひさし６３が発生すると、その後の例えば図９で示す第２の電極２２を形成する導電層４に対する例えばＲＩＥにおいて、このひさし６３下に導電層４が残存してしまい、これが、その後の取扱に際して剥がれ出て、これが、短絡事故を発生するなど信頼性の低下を来すおそれが生じる。
このような不都合を回避する本発明に一実施の形態に係る半導体装置を図１３に示す。図１３に示すように、堆積絶縁層３の縁部３ａが、分離絶縁層３８上に至ることがない位置とする。すなわち、図６における堆積絶縁膜３に対する選択的エッチング工程において、高不純物濃度半導体領域２上においては残すが、その外周縁部３ａが、絶縁分離層３８の非形成部上に位置するようにする。そして、この場合は、その高不純物濃度半導体領域２は、その縁部が、絶縁分離層３８より、離間して配置される。
【００５６】
尚、この図１３において、図１２と対応する部分には同一符号を付して重複説明を省略する。図１３に示す本実施形態の半導体装置において、堆積絶縁層３の構成以外の構成、及び製造方法は、図１〜図１０を用いて説明した参考例の構成、及び製造方法を適用できる。
【００５７】
上述したように、本発明による半導体装置は、その容量素子が、誘電体層を構成する絶縁層として、半導体表面自体を熱酸化して形成した熱酸化膜によって構成せずに、堆積絶縁膜３によって構成したことから、この誘電体膜の形成において残留欠陥の発生が回避され、特性の安定化が図られる。
【００５８】
また、本発明による半導体装置の製造方法においては、容量素子の第１の電極を構成する高不純物濃度半導体領域上に、堆積絶縁膜を形成する工程をとることによって、この高不純物濃度半導体領域の形成後における熱処理、例えばｐＭＩＳ，ｎＭＩＳのゲート酸化膜の形成時に、この高不純物濃度半導体領域からの不純物のいわゆるアウトディフュージョンの発生を回避できる。これによって、高不純物濃度半導体領域における不純物濃度を高濃度に保持できる。
【００５９】
また、本発明製造方法によれば、ＭＩＳ−Ｃの形成を他の回路素子の例えばｐＭＩＳ、ｎＭＩＳ、バイポーラトランジスタｎｐｎＴｒ等の形成工程を、大部分において共用することができることから、製造の簡易化が図られる。
【００６０】
上述した例では、高不純物濃度半導体領域２の形成工程前に、耐酸化マスク層３５の形成および分離絶縁層３８の局部的熱酸化工程を行った場合であるが、高不純物濃度半導体領域２の形成工程後に、耐酸化マスク層３５の形成および分離絶縁層３８の局部的熱酸化工程を行うこともできる。
【００６１】
また、上述した例では、容量素子ＭＩＳ−Ｃと、ｎｐｎ型のバイポーラトランジスタと、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴとを有する半導体装置に適用した場合であるが、容量素子ＭＩＳ−Ｃと、その他の絶縁ゲート型電界効果トランジスタを有する各種半導体装置、すなわち半導体集積回路に適用できる。また、例えば図示の各導電型と反対の導電型構成とするとか、またｐＭＩＳおよびｎＭＩＳにおいて、ＬＤＤ型構成によらない構成とするなど、本発明構成を逸脱することなく種々変形変更が可能であることは言うまでもない。また、半導体基体１は、全体が半導体構成による場合に限られるものではなく、例えば絶縁性基板に半導体層が形成された構成とすることもできる。
【００６２】
【発明の効果】
本発明による半導体装置は、その容量素子が、半導体基体表面に臨んで形成された高不純物濃度半導体領域を第１の電極、すなわち下部電極とし、この上に形成する絶縁膜すなわち誘電体膜を、熱酸化によらない堆積絶縁膜とすることによって、この誘電体膜の形成において残留欠陥の発生が回避される。
【００６３】
また、本発明による半導体装置の製造方法においては、容量素子の第１の電極を構成する高不純物濃度半導体領域上に、堆積絶縁膜を形成する工程をとることによって、この高不純物濃度半導体領域の形成後における熱処理、例えば絶縁ゲート型電界効果トランジスタのゲート酸化膜の形成時に、この高不純物濃度半導体領域からの不純物のいわゆるアウトディフュージョンの発生を回避できる。これによって、高不純物濃度半導体領域における不純物濃度を高濃度に保持できる。
【００６４】
そして、このように、容量素子における第１の電極を構成する高不純物濃度半導体領域の不純物濃度を充分高めることができることから、上下電極部間の電位差に応じて、その第１の電極、すなわち下部電極を構成する半導体領域の表面が空乏化もしくは反転化して、容量値が変動する不都合が回避され、容量値の電圧依存性を小さくすることができる。また、この第１の電極の半導体領域を充分高濃度化できることから、この第１の電極における寄生抵抗を充分小さくすることができて周波数特性の改善を図ることができる。
【００６５】
更に、容量素子の第１の電極を構成する高不純物濃度半導体領域から他部への不純物のドーピング、例えばゲート酸化膜の形成部への不純物のドーピングが回避されることによって絶縁ゲート型電界効果トランジスタにおける閾値電圧に不安定な変動を来すような不都合も回避できる。
【００６６】
そして、各素子の大部分の製造工程の共有化が図られることによって製造の簡易化、したがって、コストの低減化を図ることができる。また、本発明によれば、堆積絶縁膜からなる誘電体膜の縁部を、絶縁分離層の非形成部上に位置するように形成することにより、製造過程で起こる膜剥がれを防止することができ、信頼性の向上が図られる。
【図面の簡単な説明】
【図１】参考例による半導体装置の一例の要部の概略断面図である。
【図２】参考例による半導体装置の一例の要部の概略断面図である。
【図３】ＡおよびＢは、共通の半導体基体に形成された図１及び２の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図４】ＡおよびＢは、共通の半導体基体に形成された図１及び２の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図５】ＡおよびＢは、共通の半導体基体に形成された図１及び２の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図６】ＡおよびＢは、共通の半導体基体に形成された図１及び２の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図７】ＡおよびＢは、共通の半導体基体に形成された図１及び２の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図８】ＡおよびＢは、共通の半導体基体に形成された図１及び２の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図９】ＡおよびＢは、共通の半導体基体に形成された図１及び２の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図１０】ＡおよびＢは、共通の半導体基体に形成された図１及び２の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図１１】参考例による半導体装置の要部の断面図である。
【図１２】参考例による半導体装置の一例の容量素子部の概略断面図である。
【図１３】本発明による半導体装置の他の例の容量素子部の概略断面図である。
【図１４】従来の半導体装置の概略断面図である。
【図１５】従来の半導体装置の概略断面図である。
【符号の説明】
１・・・半導体基体、２・・・高不純物濃度半導体領域、３・・・堆積絶縁膜、３ａ・・・堆積絶縁膜の縁部、４・・・導電膜、５，６・・・ゲート電極、７・・・多結晶シリコン層、８・・・高融点金属のシリサイド層、９・・・ポリサイド層、１０・・・コレクタ電極取出し領域、２１・・・第１の電極、２２・・・第２の電極、２３・・・誘電体膜、３１・・・サブストレイト、３２・・・半導体層、３３，３４・・・埋込み領域、３５・・・耐酸化マスク、３５ａ・・・開口、３６・・・酸化膜、３６ａ・・・開口、３７・・・窒化シリコン膜、３８・・・分離絶縁層、３９・・・フォトレジスト層、４０・・・ウェル領域、４１・・・コレクタ領域、４２・・・分離領域、４３・・・凹部、４４・・・熱酸化膜、４４ｇ・・・ゲート絶縁膜、４５，４６・・・低濃度ソースないしはドレイン領域、４７・・・サイドウォール、４８，４９・・高濃度ソースないしはドレイン領域、５０・・・高濃度ベース領域、５１・・・電極取出し領域、５２・・・真性ベース領域、５３・・・エミッタ領域、５４・・・絶縁層、５５・・・平坦化絶縁層、５６・・・層間絶縁層、５６Ｗ・・・コンタクト窓、５７・・・エミッタ電極、５８・・・コレクタ領域、５９・・・導電性プラグ、６０・・・電極取出し配線部、６１・・・第１の電極取出し配線部、６２・・・第２の電極取出し配線部、６３・・・ひさし、ＭＩＳ−Ｃ・・・容量素子、ｎｐｎＴｒ・・・ｎｐｎ型バイポーラトランジスタ、ｐＭＩＳ・・・ｐチャネル絶縁ゲート型電界効果トランジスタ、ｎＭＩＳ・・・ｎチャネル絶縁ゲート型電界効果トランジスタ、１００・・・容量素子、１０１・・・半導体基体、１０２・・・分離絶縁層、１０３・・・半導体領域、１０４・・・熱酸化膜（誘電体膜）、１０５・・・多結晶シリコン層（上部電極）、１０６・・・絶縁層、１０７・・・平坦化絶縁層、１０８・・・層間絶縁層、１０８ａ・・・コンタクト窓、１０９・・・導電性プラグ、１１０・・・上部電極取出し配線部、１１１・・・下部電極取出し配線部、１１２・・・電極取出し領域、１１３・・・下層の多結晶シリコン層（下部電極）、１１４・・・ＯＮＯ膜（誘電体膜）、１１５・・・ポリサイド層、１１６・・・多結晶シリコン層、１１７・・・高融点シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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