(57)【特許請求の範囲】
【請求項１】
固定電圧が印加される固定電圧印加電極と、
前記固定電圧印加電極との間の電位差によって生じる電界に対応して、供給された電流量に応じた電子の放出を行う複数の電子放出素子と、
ドレインを介して１または２以上の電子放出素子毎に電気的に接続され、ゲートに印加する電圧を変化させることにより、前記複数の電子放出素子に対する電流の供給量の制御を行うことが可能であると共に、前記複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような半導体素子と
を備えたことを特徴とする電界放出型電子放出装置。
【請求項２】
更に、前記半導体素子のゲートに印加する電圧を制御することで前記電子放出素子の電子放出量を制御するゲート駆動回路を備えたことを特徴とする請求項１記載の電界放出型電子放出装置。
【請求項３】
前記半導体素子のドレイン電流−ドレイン電圧特性によって規定される飽和領域にあるドレイン電流値が、前記電子放出素子を接地電位としたときに前記電子放出素子に流れる電流値よりも大きいことを特徴とする請求項１記載の電界放出型電子放出装置。
【請求項４】
前記半導体素子を、前記半導体素子の最大動作電圧よりも低い動作電圧で動作させることを特徴とする請求項１記載の電界放出型電子放出装置。
【請求項５】
更に、前記半導体素子のソースに供給する電流の制御を行う電流制御手段を備えたことを特徴とする請求項１記載の電界放出型電子放出装置。
【請求項６】
前記電流制御手段は、前記複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、前記半導体素子のソースに接続され、ドレイン電流−ドレイン電圧特性によって規定される飽和領域内にあるような電流制御用の半導体素子を有することを特徴とする請求項５記載の電界放出型電子放出装置。
【請求項７】
固定電圧が印加される固定電圧印加電極と、
前記固定電圧印加電極との間の電位差によって生じる電界に対応して、供給された電流量に応じた電子の放出を行う複数の電子放出素子と、
ドレインを介して１または２以上の電子放出素子毎に前記電子放出素子に電気的に接続され、ゲートに印加する電圧を変化させることにより、前記複数の電子放出素子に対する電流の供給量の制御を行うことが可能であると共に、前記複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような半導体素子と、
前記電子放出素子から放出された電子の衝突に応じて発光する発光手段と
を備えたことを特徴とする電界放出型表示装置。
【請求項８】
更に、前記半導体素子のゲートに印加する電圧を制御することで前記電子放出素子の電子放出量を制御する走査駆動回路を備えたことを特徴とする請求項７記載の電界放出型表示装置。
【請求項９】
前記走査駆動回路は、前記半導体素子のゲートに印加する電圧値を画像表示における階調表示に対応させて変化させることを特徴とする請求項７記載の電界放出型表示装置。
【請求項１０】
前記半導体素子のドレイン電流−ドレイン電圧特性によって規定される飽和領域にあるドレイン電流値が、前記電子放出素子を接地電位としたときに前記電子放出素子に流れる電流値よりも大きいことを特徴とする請求項７記載の電界放出型表示装置。
【請求項１１】
前記半導体素子を、前記半導体素子の最大動作電圧よりも低い動作電圧で動作させることを特徴とする請求項７記載の電界放出型表示装置。
【請求項１２】
更に、前記半導体素子のソースに供給する電流の制御を行う電流制御手段を備えたことを特徴とする請求項７記載の電界放出型表示装置。
【請求項１３】
前記電流制御手段は、画像表示における階調表示に対応させて、前記半導体素子のソースに供給する電流の制御を行うことを特徴とする請求項１２記載の電界放出型表示装置。
【請求項１４】
前記電流制御手段は、前記半導体素子のソースに接続され、前記複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される飽和領域内にあるような電流制御用の半導体素子を有することを特徴とする請求項１２記載の電界放出型表示装置。
【請求項１５】
前記電流制御手段は、前記電流制御用の半導体素子のゲートに印加する信号電圧を必要に応じて変化させる信号駆動回路を有することを特徴とする請求項１４記載の電界放出型表示装置。
【請求項１６】
前記半導体素子は、１つの電子放出素子毎または１画素に対応する電子放出素子毎に設けられていることを特徴とする請求項７記載の電界放出型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界放出によって電子の放出を行う電界放出型電子放出装置および電界放出によって放出された電子を利用して画像表示を行う電界放出型表示装置に関する。
【０００２】
【従来の技術】
針状の導体または半導体の先端部に高電圧が印加されると、常温においても電子がトンネル効果によりポテンシャル障壁を透過し、先端部から放出される。このような現象は、電界放出（Field Emission）または冷陰極放出（Cold-Cathode Emission）と呼ばれ、この現象によって電子を放出する素子（部材）は、エミッタまたは冷陰極等と呼ばれている。
【０００３】
このような現象によって電子を放出する素子（部材）（以下、「エミッタ」または「電子放出素子」という。）は、その構造上、常温においても電子を効果的に放出することができるので高温に加熱する必要がなく、また印加電圧に対する電子放出効果が高いことから、比較的低電圧で微少な電界に対応して電子放出を行うことができるという特質を備えている。また、このような電子放出素子は、半導体プロセスに対するプロセス整合性も良好で、平面的に多数のものをアレイ状に形成することが可能であるという特質をも備えている。
【０００４】
また、上述の電子放出素子の特質は、特に、フラットパネルディスプレイ装置に好適なものと考えられている。電子放出素子をフラットパネルディスプレイ装置として利用した装置は、電界放出型ディスプレイ（以下、単に「ＦＥＤ（Field Emission Display）」という。）と呼ばれている。ＦＥＤの一般的な構成は、電子の衝突によって発光する蛍光体が塗布されたアノード電極を、複数の電子放出素子に対して対向配置したものとなっている。このような構成のＦＥＤでは、表示しようとする画像に応じて、複数の電子放出素子に選択的に電流が供給されると共に、電流が供給された電子放出素子から電子が放出される。電子放出素子から放出された電子は、蛍光体に衝突して発光し、この発光により、所望とする画像が表示される。
【０００５】
このＦＥＤによれば、電子放出素子から放出された電子が蛍光体に衝突することで、蛍光体が励起されて発光するので、液晶表示装置のような非発光型の表示装置とは異なり、自発光によって画像を表示できるという利点を備えており、次世代の表示装置として大いに期待されている。
【０００６】
図１０および図１１は、それぞれ従来のＦＥＤの一構成例を示す平面図および断面図である。なお、これらの図においては、エミッタの構造の種類として、その形状が円錐形状であるスピント（Spindt：人名）型と呼ばれる構造のものを一例として示している。但し、エミッタの構造の種類としては、スピント型の他にも、外形がカップ状の構造に形成され、周縁（稜線）部分に電界を集中させることで、周縁部分から電子を放出させるようにした構造のいわゆるカップ型と呼ばれるエミッタ等も提案されている。このカップ型のエミッタも電界放出によって電子を放出する点でスピント型と同様に電界放出型の素子であるが、これらの図では説明の簡潔化のために、エミッタの構造としてスピント型についてを代表して取り上げて説明する。
【０００７】
このＦＥＤは、マトリクス状に配置された複数のエミッタ１と、この複数のエミッタ１に対して対向配置されたアノード電極２とを備えている。アノード電極２の上面または下面（図１１の例では上面）には、蛍光体が塗布されることにより蛍光体層４が形成されている。このＦＥＤは、更に、互いに直交配置されたカソード電極３およびゲート電極（引き出し電極）５を備えている。カソード電極３および引き出し電極５は、それぞれ等間隔に配置された複数の電極を有し、絶縁層６（図１１）を介して互いに対向するように直交配置されている。エミッタ１は、それぞれ引き出し電極５とカソード電極３とが交叉する位置に対応して横方向（図１０のＸ方向）および縦方向（図１０のＹ方向）にマトリクス状に配置されると共に、底面がカソード電極３に電気的に接続されている。引き出し電極５には、各エミッタ１に対応して孔７が設けられている。孔７の中心位置は、各エミッタ１の上部の頂点に対応するような位置関係となっている。引き出し電極５には、スキャンドライバ（走査駆動回路）８が接続されている。カソード電極３には、データドライバ（信号駆動回路）９が接続されている。
【０００８】
なお、図示は省略したが、上記のような従来の一般的なＦＥＤの各構成要素は、例えばガラス等からなる偏平状の管内に収納されて内部が真空に保たれるような構造に形成されている。
【０００９】
エミッタ１は、例えば、０．０１Ｖ／Å〜０．１Ｖ／Å程度の電界を選択的に与えることによって、トンネル効果により先端部から電子放出がなされるようになっている。なお、通常、ＦＥＤでは、所定数（例えば、１０００個）のエミッタ１の集まりが１画素に対応している。蛍光体層４は、モノクロ画像表示用であれば、全体が白色発光蛍光体によって形成される。また、蛍光体層４は、カラー画像表示用であれば、赤（Red＝Ｒ），緑（Green＝Ｇ）および青（Blue＝Ｂ）色発光用の蛍光体ストライプが各画素毎に配置される。
【００１０】
アノード電極２には、例えば、３ｋＶの直流電圧が固定的に印加されるようになっている。また、引き出し電極５には、例えば１００Ｖの直流電圧がスキャンドライバ８から印加されるようになっている。この直流電圧は、例えば、上側の引き出し電極５から下側の引き出し電極５へ（図１０のＹ方向）と循環的に順次印加される。一方、カソード電極３には、データドライバ９から、画像信号に応じた電圧（例えば、０Ｖ〜１０Ｖ程度の電圧）が選択的に印加される。
【００１１】
このような構成のＦＥＤでは、例えば１００Ｖの直流電圧が印加された引き出し電極５と、画像信号に応じて例えば０Ｖの電圧が選択的に印加されたカソード電極３との交点に位置するエミッタ１において、電界放出が起こり、電子がアノード電極２に向けて放出される。エミッタ１から放出された電子は、アノード電極２に塗布された蛍光体に衝突し、蛍光体を発光させる。この蛍光体の発光により、所望とする画像表示がなされる。なお、エミッタ１における１回の電子放出によって蛍光体が発光している時間は、例えば、数１０μ秒程度である。
【００１２】
電界放出型の電子放出素子は、特に、上述したような構造の表示装置に好適に利用可能なものとして考えられている。しかし、電子放出素子の利用分野は、表示装置にとどまるものではない。例えば、電子放出素子は、情報記録素子（メモリデバイス）としての利用も提案されている。
【００１３】
この電子放出素子を利用した情報記録素子は、例えば、エミッタと、エミッタから放出される電子を保持する保持手段とを組み合せたものを多数配列することで多数のビットを形成した構成となっている。このような情報記録素子では、各ビットの保持手段に電子が保持されているか否かによって、各ビットにおける１／０またはHigh／Low の状態を保持することが可能であり、この保持した状態に基づいて情報を記録することができる。すなわち、この情報記録素子は、上述のＦＥＤにおける蛍光体の代りに、エミッタから放出される電子を保持する保持手段を配設して、この保持手段に電子を保持させることで情報を記録するような記録素子である。このように電子放出素子は、情報記録素子に対しても好適に適用可能であるものと考えられている。
【００１４】
【発明が解決しようとする課題】
ところで、上述のＦＥＤは、エミッタが印加電圧に対する電子放出効果が高いために、発光効率が高いという物理的な特質を備えている。このため、ＦＥＤでは、輝度の高い自発光表示を行うことが期待される。また、ＦＥＤは、輝度の高さのみならず、輝度の安定性が高いことが要求される。ここで、輝度の安定性が高い状態とは、表示しようとする画像に必要とされるだけの充分な輝度が一定の状態に維持されることである。このようなＦＥＤの輝度の安定性を確保するためには、エミッタから電子の放出が安定的に行われることが必要である。また、エミッタからの電子の放出を安定的に行うためには、エミッタに供給する電流が安定していることが必要となる。
【００１５】
そこで、従来のＦＥＤでは、エミッタに供給する電流を安定化するために、例えば、１ＭΩ程度の電気抵抗体をカソード電極に接続し、その抵抗体による電流制御を行い、カソード電極に流す電流そのものの安定化を図るような方法を採っている。しかしながら、この抵抗体を用いる方法では、１ＭΩ程度の高抵抗を介してエミッタ１に電流が供給されることになり、この抵抗による電圧低下や電力損失が避け難くなるので、エミッタ１に対して高い電圧を印加することが必要となると共に、必要とされる電流量が大きくなり、消費電力の増大を招くという問題がある。
【００１６】
一方、従来のＦＥＤにおいては、抵抗体を用いる方法の他に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの整流作用を利用してエミッタに供給する電流を安定化する方法も提案されている。この方法では、例えば、ＭＯＳトランジスタを、カソード電極と、カソード電極に信号電圧を印加するデータドライバとの間に接続するようになっている。また、ＭＯＳトランジスタのソースはデータドライバに接続すると共に、ドレインはカソード電極に接続し、ゲートは、常時オン状態とする。そして、ＭＯＳトランジスタのソース側にデータドライバからの信号入力を行うと共に、引き出し電極にスキャンドライバからの信号を入力することで、ドレイン側に接続されたカソード電極に電流が流され、エミッタから電子の放出がなされる。このとき、ＭＯＳトランジスタのドレイン側に流れる電流は、常時オン状態とされたゲートにおけるあらかじめ設定されたゲート電圧によって制御される。
【００１７】
このようなＭＯＳトランジスタを利用した方法では、抵抗体を用いる必要がないので、消費電力の増大は抵抗体を用いた場合に比べて小さいという利点がある。しかし、このＭＯＳトランジスタの利用方法では、データドライバからエミッタに強電界を生じさせるための高電圧（例えば、５０Ｖ）を印加させなければならず、データドライバの負担が大きくなってしまうという問題がある。また、このＭＯＳトランジスタの利用方法では、エミッタに対する供給電流が完全には安定化されず、供給電流の低下が生じてしまうという問題がある。
【００１８】
なお、高電圧を印加しない方法として、０．１μｍ経の小さな孔に対応させて、曲率半径が０．０５μｍ以下の微小なテイラーコーンを持つスピント型のエミッタを、１画素に対応させて多数配列する方法がある。この方法では、エミッタが微小であるため、電子放出のために必要とされる電圧が比較的低電圧で済むという利点があるが、製造プロセスが難しくなるという問題や動作の安定性等が困難になるという問題がある。
【００１９】
次に、図面を参照して、従来のＦＥＤにおけるエミッタに対する供給電流の低下の問題についてより詳細に説明する。
【００２０】
図１２は、従来のＦＥＤにおける電子放出部の構造を模式化して示した図である。この図に示したＦＥＤは、エミッタに対する供給電流の低下の問題について考察するために実験用のサンプルとして用意したものである。このＦＥＤは、櫛歯型のエミッタ１と引き出し電極（またはアノード電極）２とが間隙を有して対向配置されている。引き出し電極２には、走査駆動回路３の高電圧側出力端が接続されている。また、走査駆動回路３の他端は接地されている。走査駆動回路３は、図１３（Ａ）に示すような矩形波状の引き出し電圧Ｖex（＝ 0〜 250Ｖ）を引き出し電極２側に印加するためのものであり、可変電圧電源を用いている。
【００２１】
このＦＥＤは、エミッタ１の電位がフローティング状態にあり、引き出し電極２に引き出し電圧Ｖex＝ 250Ｖが印加された場合に、エミッタ１と引き出し電極２との間の電位差がいわゆる画素選択時の電子放出効果を生じさせる電位差となるように構成されている。また、このＦＥＤは、引き出し電極２に引き出し電圧Ｖex＝ 0Ｖが印加された場合に、エミッタ１と引き出し電極２との間の電位差がいわゆる画素非選択時の電子放出しきい値未満の電位差となるように構成されている。なお、このＦＥＤでは、エミッタ１の電位Ｖｃを観察するために、エミッタ１に電圧計４が接続されている。
【００２２】
このような従来のＦＥＤ構造を模式化した実験用サンプルのＦＥＤを、図１３（Ａ）に示したような０．１秒周期のパルス状の印加電圧波形で駆動したところ、エミッタ１の電位Ｖｃは図１３（Ｂ）に示すように大きく変動するという結果となった。すなわち、エミッタ１の電位Ｖｃは、まず画素（エミッタ１）が選択状態となった瞬間（換言すれば引き出し電圧Ｖexが 250Ｖに立上がった瞬間）に急峻に約10Ｖにまで立ち上がるが、その後、急激に降下して約 1Ｖ程度の電位に落ち着くという結果となった。このようなエミッタ１の電位Ｖｃの低下は、エミッタ１に供給される電流の低下を招き、電子の放出量を低下させる。
【００２３】
図１４は、図１２に示したＦＥＤに対して、上述した整流用のＭＯＳトランジスタ利用したＦＥＤの構造を模式化して示した図である。同図に示したＦＥＤは、図１２に示したＦＥＤと同様に、エミッタ１に対する供給電流の低下の問題について考察するために実験用のサンプルとして用意したものである。このＦＥＤでは、ＭＯＳトランジスタ５のソース側を画素選択時に接地電位にすると共に、ドレインをエミッタ１に接続し、ゲートを常時オン状態にしている。このＦＥＤでは、ＭＯＳトランジスタ５のソース側に、例えば、図示しないデータドライバからの信号入力を行うと共に、引き出し電極に走査駆動回路３からの信号を入力することで、ドレイン側に接続されたエミッタ１に電流を供給し、エミッタ１から電子の放出を行うことが可能となる。また、このＦＥＤでは、ＭＯＳトランジスタ５のドレイン側に流れる電流を、常時オン状態とされたゲートにおけるあらかじめ設定されたゲート電圧によって制御することが可能となる。なお、ＭＯＳトランジスタ５の基本特性については、図１６に示した通りである。また、このＦＥＤでは、エミッタ１が直接接地されて電位差２５０Ｖが印加されている場合の電流（つまり最大エミッション電流）を図１６に示したように、20μＡと仮定している。
【００２４】
このＭＯＳトランジスタ５を用いたＦＥＤを、図１５（Ａ）に示したような０．１秒周期のパルス状の印加電圧波形で駆動したところ、エミッタ１の電位Ｖｃ（＝ドレイン電圧Ｖｄ）は、図１３に示した場合と同様に、図１５（Ｂ）に示すように大きく変動するという結果となった。しかもこのとき、整流効果を得るためにＭＯＳトランジスタ５を用いているにも関わらず、エミッタ１に流れるエミッタ電流（＝ドレイン電流Ｉｄ）は、エミッタ１の電位Ｖｃの変化につれて急激且つ大幅に低下した。すなわち、このＦＥＤでは、図１５（Ｃ）に示すように、エミッタ電流が、最初は十分な電子放出が可能な 1μＡ程度の電流量だったものの、電位Ｖｃの変化に対応して、時間ｔ＝20ｍｓの経過後には電子放出が実質的に不十分な電流量である 0.3μＡにまでも低下するという結果となった。
【００２５】
このようなエミッタ電流の低下について、図１６に示したＭＯＳトランジスタ５のドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）を参照して考察すると以下のようになる。同図（Ａ）に示したように、最初（ｔ＝ 0）の時点ではドレイン電圧Ｖｄ＝10Ｖであるから、これに対応して飽和領域にある１μＡと十分なドレイン電流Ｉｄがエミッタ１に流れる。一方、時間ｔ＝20ｍｓが経過した時点では、前述のようにドレイン電圧Ｖｄ＝1 Ｖにまで電圧が低下するので、エミッタ１には、このドレイン電圧Ｖｄ＝1 Ｖに対応して、同図（Ｂ）に示したように、ＭＯＳトランジスタ５のＩｄ−Ｖｄ特性に従った非飽和領域にあるドレイン電流Ｉｄ＝ 0.3μＡ程度しか電流が流れないことになる。
【００２６】
このように、本来、ＭＯＳトランジスタ５の利用により、その整流作用によってエミッタ１に供給する電流を安定化することが効果的であるものと考えられるにも関わらず、従来のＦＥＤでは、結果的に、エミッタ１の電位Ｖｃの急激な変動に起因して、エミッタ１に供給される電流の低下がおき、電子の放出量が低下するという問題がある。更に、この電子の放出量の低下は、画像表示における発光輝度の低下につながるという問題がある。
【００２７】
このようなＭＯＳトランジスタ５を用いても電流が安定化できないという問題を解決するためには、例えば、図１７に示すように、非飽和領域における立ち上がり特性が極めて急峻で、低電圧で飽和するような（同図では０．１Ｖ）のＩｄ−Ｖｄ特性を持つＭＯＳトランジスタを用いるという対策が有効であるように考えられる。すなわち、このようなＭＯＳトランジスタを用いることができれば、エミッタ電圧Ｖｃ、つまりＭＯＳトランジスタのドレイン電圧Ｖｄが10Ｖから 0.1Ｖまで大幅に変動（低下）したとしても、電流量Ｉｄを常に電子の放出に最適な値（例えば、１μＡ）に保つことができるものと考えられる。
【００２８】
しかし実際には、図１７に示すような 0〜 0.1Ｖという低電圧の狭い領域で極めて急峻に立ち上がるＩｄ−Ｖｄ特性を有するＭＯＳトランジスタを実現することは、現在のＬＳＩ技術を大きく逸脱するものであって、その実現は極めて困難か、あるいは不可能に近い。従って、図１７に示すようなＩｄ−Ｖｄ特性を備えたＭＯＳトランジスタを利用することで電流Ｉｄの安定化を図ることは実際的には不可能である。
【００２９】
あるいは、最低でもエミッタ１の電位Ｖｃ＝ 1Ｖのときにドレイン電流Ｉｄ＝ 1μＡ程度の電流を流すことができるＩｄ−Ｖｄ特性を備えたＭＯＳトランジスタを用いれば、少なくとも時間ｔ＝20ｍｓ経過後においても必要とされる電流量を得ることができるものと考えられる。しかしこの場合にも、エミッタ１に流れる電流Ｉｄが電位Ｖｄに依存して大幅に変動するので、電流Ｉｄの安定化を図ることはできない。
【００３０】
また、ＭＯＳトランジスタとして、例えばＩｄ−Ｖｄ特性が−５Ｖのような逆電圧領域から立ち上がって、Ｖｄ＝ 0Ｖにおいては既に飽和領域に入っているといった特性を備えたＭＯＳトランジスタを用いることも考えられる。しかし、このような逆電圧の印加を許容するＭＯＳトランジスタを静電的な外乱や電気的な衝撃に対して脆く破壊されやすいデリケートなエミッタ１に直接に接続することは、このエミッタ１を備えた装置を実際に使用する際に、エミッタ１の静電破壊等を引き起こす原因となるので好ましくない。
【００３１】
以上で説明したようなエミッタに対する供給電流の低下は、ＦＥＤにおいては、画像表示における発光輝度の低下につながる。また、このようなエミッタに対する供給電流の低下は、例えば、上述の電子放出素子を利用した情報記録素子においても問題となる。すなわち、情報記録素子においては、ＦＥＤの場合と同様に、エミッタの電圧変動に起因したエミッタ電流の大幅な変動が生じることで、情報の記録動作不良が発生するという問題がある。
【００３２】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、電子放出素子に対して、電子の放出に必要とされる電流を安定して供給することができる電界放出型電子放出装置を提供することにある。
【００３３】
また、本発明の第２の目的は、画像表示に必要とされる発光輝度を十分且つ安定的に得ることができる電界放出型表示装置を提供することにある。
【００３４】
【課題を解決するための手段】
本発明による電界放出型電子放出装置は、固定電圧が印加される固定電圧印加電極と、固定電圧印加電極との間の電位差によって生じる電界に対応して、供給された電流量に応じた電子の放出を行う複数の電子放出素子と、ドレインを介して１または２以上の電子放出素子毎に電気的に接続され、ゲートに印加する電圧を変化させることにより、電子放出素子に対する電流の供給量の制御を行うことが可能であると共に、複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような半導体素子とを備えたものである。
【００３５】
また、本発明による電界放出型表示装置は、固定電圧が印加される固定電圧印加電極と、固定電圧印加電極との間の電位差によって生じる電界に対応して、供給された電流量に応じた電子の放出を行う複数の電子放出素子と、ドレインを介して１または２以上の電子放出素子毎に電子放出素子に電気的に接続され、ゲートに印加する電圧を変化させることにより、複数の電子放出素子に対する電流の供給量の制御を行うことが可能であると共に、複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような半導体素子と、電子放出素子から放出された電子の衝突に応じて発光する発光手段とを備えたものである。
【００３６】
本発明による電界放出型電子放出装置では、固定電圧印加電極によって、複数の電子放出素子に対して固定電圧が印加され、ドレインを介して１または２以上の電子放出素子毎に電気的に接続され、ゲートに印加する電圧を変化させることにより、複数の電子放出素子に対する電流の供給量の制御を行うことが可能であると共に、複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような半導体素子によって、複数の電子放出素子に対して、必要に応じて電子を放出させるための電流が供給される。
【００３７】
また、本発明による電界放出型表示装置では、固定電圧印加電極によって、複数の電子放出素子に対して固定電圧が印加され、ドレインを介して１または２以上の電子放出素子毎に電気的に接続され、ゲートに印加する電圧を変化させることにより、電子放出素子に対する電流の供給量の制御を行うことが可能であると共に、複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような半導体素子によって、複数の電子放出素子に対して、必要に応じて電子を放出させるための電流が供給され、電流が供給された電子放出素子から発光手段に向けて電子が放出される。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３９】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る電界放出型電子放出装置の主要部の構成を模式的に示す構成図である。また、図２は、本実施の形態に係る電界放出型電子放出装置の主要部の構成を模式的に示す他の構成図である。なお、これらの図においては、エミッタの構造の種類として、外形がカップ状の構造に形成され、周縁（稜線）部分に電界を集中させることで、周縁部分から電子を放出させるようにした構造のいわゆるカップ型と呼ばれる構造のものを一例として示している。但し、エミッタの構造の種類としては、カップ型の他にも、その形状が円錐形状であるスピント型と呼ばれる構造のエミッタ等も提案されている。本実施の形態に係る電界放出型電子放出装置に対して、このスピント型等のエミッタを利用することも可能である。しかし、以下では、説明の簡潔化のために、エミッタの構造としてカップ型についてを代表して取り上げて説明する。
【００４０】
この電界放出型電子放出装置は、その表面に、カップ型のエミッタ１０１が多数配列形成されたカソード電極１００と、このカソード電極１００に対して対向配置された引き出し電極１０３とを備えている。引き出し電極１０３は、エミッタ１０１に対して所定の間隙を有して対向配置されている。エミッタ１０１は、所定数の集まりが１構成単位となっており、各構成単位毎に電子の放出がなされる。図２において、符号１０２で示した部分が、エミッタ１０１の１構成単位に相当する。この電界放出型電子放出装置は、全体的には、エミッタ１０１の各構成単位が、マトリックス状に多数配設された構成となっている。なお、ここでいう１構成単位とは、例えば、この電界放出型電子放出装置をＦＥＤに適用した場合には、１画素に対応する構成単位である。また、ここでいう所定数とは、例えば、この電界放出型電子放出装置をＦＥＤに適用した場合には、１画素に対応するエミッタ１０１の数であり、例えば、１０００個である。なお、図２においては図示の簡潔化を図るために、引き出し電極１０３の図示は省略してある。
【００４１】
ここで、エミッタ１０１が、本発明における「電子放出素子」の一具体例に対応する。また、引き出し電極１０３が、本発明における「固定電圧印加電極」の一具体例に対応する。
【００４２】
この電界放出型電子放出装置は、更に、エミッタ１０１の各構成単位毎にカソード電極１００に対して電気的に接続された複数のＮＭＯＳ型トランジスタ２００と、ＮＭＯＳ型トランジスタ２００のゲート２０２に接続されたゲート駆動回路３００と、引き出し電極１０３に接続された固定電圧電源４００とを備えている。ＮＭＯＳ型トランジスタ２００のソース２０４は、接地されている。また、ＮＭＯＳ型トランジスタ２００のドレイン２０１は、カソード電極１００に接続されている。なお、ＮＭＯＳ型トランジスタ２００を、エミッタ１０１の各構成単位毎ではなく、各エミッタ１０１毎に配置するようにしてもよい。
【００４３】
ここで、ＮＭＯＳ型トランジスタ２００が、本発明における「半導体素子」の一具体例に対応する。
【００４４】
エミッタ１０１は、例えば、カーボン等の材料から構成され、引き出し電極１０３との間の電位差によって生じる電界に対応して、トンネル効果により、供給された電流量に応じた電子の放出が行われるようになっている。エミッタ１０１は、例えば、１μＡの電流が流れたときに充分な電子の放出が行われる。ここで、本実施の形態においては、常に引き出し電極１０３から、全てのエミッタ１０１に対して電子放出が可能となるような強電界を与えるようになっている。引き出し電極１０３には、エミッタ１０１に対してこの強電界を与えるために、固定電圧電源４００から、あらかじめ引き出し電圧Ｖｅｘとして、例えば、250Ｖの固定電圧が供給される。
【００４５】
ゲート駆動回路３００は、ＮＭＯＳ型トランジスタ２００のゲート２０２に印加するゲート電圧Ｖｇの制御を行うようになっている。ゲート駆動回路３００は、エミッタ１０１に対して電子の放出を行わせる場合には、ＮＭＯＳ型トランジスタ２００のゲート２０２にゲート電圧Ｖｇとして、例えば、5Ｖの電圧を印加するようになっている。また、ゲート駆動回路３００は、エミッタ１０１に対して電子の放出を行わせない場合には、ＮＭＯＳ型トランジスタ２００のゲート２０２にゲート電圧Ｖｇとして、例えば、０Ｖの電圧を印加するようになっている。
【００４６】
図３は、ＮＭＯＳ型トランジスタ２００のドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）を示す説明図である。なお、同図に示した例では、エミッタ１０１が直接接地されて電位差２５０Ｖが印加されている場合の電流（つまり最大エミッション電流）を、20μＡと仮定している。また、同図において、符号Ｇ０で示した曲線が、ＮＭＯＳ型トランジスタ２００のＩｄ−Ｖｄ特性を示す曲線である。
【００４７】
ＮＭＯＳ型トランジスタ２００は、ゲート２０２に印加するゲート電圧Ｖｇを変化させることにより、エミッタ１０１に対する電流の供給量の制御を行うことが可能となっている。同図の例では、ＮＭＯＳ型トランジスタ２００の動作電圧は、5Ｖである。また、ＮＭＯＳ型トランジスタ２００は、同図の例では、ドレイン電圧Ｖｄが０〜４Ｖの領域がＩｄ−Ｖｄ特性によって規定される非飽和領域であり、４Ｖを超える領域が飽和領域となっている。ＮＭＯＳ型トランジスタ２００の飽和領域におけるドレイン電流Ｉｄは、１０μＡである。
【００４８】
ＮＭＯＳ型トランジスタ２００は、同図（Ａ）に示したように、ゲート２０２にゲート駆動回路３００から例えば、ゲート電圧Ｖｇとして０Ｖの信号が入力されたときに、オフ状態となり、ソース側からドレイン側に流れるドレイン電流Ｉｄがゼロとなる。また、ＮＭＯＳ型トランジスタ２００は、同図（Ｂ）に示したように、ゲート２０２にゲート駆動回路３００から例えば、ゲート電圧Ｖｇとして５Ｖの信号が入力されたときに、オン状態となり、ソース側からドレイン側に一定の値のドレイン電流Ｉｄが流れるようになっている。ここで、本実施の形態においては、エミッタ１０１は、１μＡの電流が流れたときに充分な電子の放出が行われるようになっているが、ＮＭＯＳ型トランジスタ２００において、１μＡのドレイン電流Ｉｄが得られる領域は、非飽和領域内に存在している。すなわち、本実施の形態では、ＮＭＯＳ型トランジスタ２００のＩｄ−Ｖｄ特性によって規定される非飽和領域内で、ドレイン電圧Ｖｄおよびドレイン電流Ｉｄがゲート２０２に印加されるゲート電圧Ｖｇに基づいて制御されるようになっている。なお、図３は、後述の図４に示したタイミングチャートに対応させた図となっており、時間ｔ＝−１秒に、ゲート電圧Ｖｇとして０Ｖの信号を入力し（同図（Ａ））、時間ｔ＝０秒に、ゲート電圧Ｖｇとして５Ｖの信号を入力（同図（Ｂ））した例を示している。
【００４９】
次に、上記のような構成の電界放出型電子放出装置の動作について説明する。
【００５０】
図４は、本実施の形態に係る電界放出型電子放出装置を駆動するための各種の駆動波形を示すタイミングチャートである。なお、同図では、動作の一例として、ゲート駆動回路３００から、ＮＭＯＳ型トランジスタ２００のゲート２０２に対して０．１秒周期で波高５Ｖのパルス状の印加電圧波形を印加する場合についてを示している。この電界放出型電子放出装置では、同図のタイミングチャートに示すように、引き出し電極１０３に、エミッタ１０１に対して電子の放出を可能にし得るような強電界を与えるために、常に250Ｖの固定電圧が引き出し電圧Ｖｅｘとして印加される（図４（Ａ））。このとき、エミッタ１０１側の電位Ｖｃは、引き出し電極１０３側の電位が固定電圧であることに対応して、常に0.1Ｖになる（図４（Ｂ））。
【００５１】
ここで、ゲート駆動回路３００から、ＮＭＯＳ型トランジスタ２００のゲート２０２に対して印加されたゲート電圧Ｖｇの状態が、ローレベル（０Ｖ）のときには、ＮＭＯＳ型トランジスタ２００のゲート２０２がオフ状態となり（図４（Ｃ）のＯＦＦ）、ドレイン電流Ｉｄはゼロとなる（図４（Ｄ）、図３（Ａ））。従って、このときには、ＮＭＯＳ型トランジスタ２００のドレイン２０１に接続されたエミッタ１０１に流れる電流はゼロであり、エミッタ１０１から電子放出はなされない。
【００５２】
一方、ゲート駆動回路３００から、ＮＭＯＳ型トランジスタ２００のゲート２０２に対して印加されたゲート電圧Ｖｇの状態が、ハイレベル（５Ｖ）のときには、ＮＭＯＳ型トランジスタ２００のゲート２０２がオン状態となる（図４（Ｃ）のＯＮ）。このとき、ドレイン電圧Ｖｄは、Ｖｄ＝Ｖｃ＝ 0.1Ｖの値に保たれている状態のままで、この 0.1Ｖのドレイン電圧Ｖｄに対応して、ＮＭＯＳ型トランジスタ２００のＩｄ−Ｖｄ特性に従ったドレイン電流Ｉｄとして1μＡが流れる（図４（Ｄ）および図３（Ｂ））。従って、このときには、ＮＭＯＳ型トランジスタ２００のドレイン２０１に接続されたエミッタ１０１に流れる電流は1μＡであり、エミッタ１０１から電子放出がなされる。ここで、本実施の形態では、同図に示したように、エミッタ１０１側の電位Ｖｃ（＝ドレイン電圧Ｖｄ）が、引き出し電極１０３側の電位が固定電圧であることに対応して、常に0.1Ｖとなっているため、電子放出がなされている間は、電子放出に必要とされる1μＡのドレイン電流Ｉｄが安定的に供給され、エミッタ１０１からの電子放出が安定的になされることになる。
【００５３】
なお、本実施の形態の電界放出型電子放出装置においては、エミッタ１０１に流れる電流が1 μＡであれば、エミッタ１０１から良好に電子の放出を行うことができるが、エミッタ１０１に対して1μＡとは異なる電流を流すことも可能である。例えば、引き出し電極１０３に印加する引き出し電圧Ｖｅｘを上記した250Ｖの固定電圧とは異なる電圧値に調節してエミッタ１０１の電位Ｖｃ、すなわちドレイン電圧Ｖｄを調節することで、そのドレイン電圧Ｖｄに対応したドレイン電流Ｉｄ、すなわちエミッタ１０１に流す所望の電流を得ることができる。
【００５４】
例えば、引き出し電圧Ｖｅｘを２５０Ｖよりも高い電圧にして電圧Ｖｃ＝Ｖｄを、０．１＜Ｖ１＜４  である電圧値Ｖ１とすることで、この電圧値Ｖｄ＝Ｖ１に対応して、図３（Ｂ）に示すようなＩｄ−Ｖｄ特性に従った非飽和領域内のドレイン電流Ｉｄ＝Ｉ１μＡ（１＜Ｉ１＜１０）を得ることができる。なお、エミッタ１０１に流す電流を、逆に、1 μＡよりも低い電流量に制御することが可能であることは言うまでもない。
【００５５】
［比較例］
次に、図１８〜図２０を参照して本実施の形態に係る電界放出型電子放出装置に対する比較例について説明する。
【００５６】
図１８は、比較例としての電界放出型電子放出装置における電子放出部の構造を模式化して示した図である。この図に示した比較例の装置は、本実施の形態に係る電界放出型電子放出装置に対する動作特性の比較を行うために、実験用のサンプルとして用意したものである。この比較例の装置は、その表面に、カップ型のエミッタ１が多数配列形成されたカソード電極３と、このカソード電極３に対して対向配置された引き出し電極２とを備えている。引き出し電極２は、エミッタ１に対して所定の間隙を有して対向配置されている。
【００５７】
この比較例の装置は、更に、カソード電極３に対して電気的に接続されたＮＭＯＳ型トランジスタ５と、ＮＭＯＳ型トランジスタ５のゲートに接続された図示しない信号駆動回路と、引き出し電極２に接続された図示しない走査駆動回路とを備えている。ＮＭＯＳ型トランジスタ５のソースは、接地されている。また、ＮＭＯＳ型トランジスタ５のドレインは、ドレイン電流Ｉｄを計測するための電流計２０を介してカソード電極３に接続されている。カソード電極３には、カソード電極３の電圧、すなわちエミッタ１の電圧Ｖｃを計測するための電圧計４が接続されている。引き出し電極２に接続された図示しない走査駆動回路からは、図１９（Ａ）に示すような矩形波状の引き出し電圧Ｖex（＝ 0〜 250Ｖ）が引き出し電極２側に印加されるようになっている。
【００５８】
この比較例の装置においては、ＮＭＯＳ型トランジスタ５のゲートを、常時オン状態にしている。また、この比較例の装置は、エミッタ１の電位がフローティング状態にあり、引き出し電極２に引き出し電圧Ｖexとして250Ｖの電圧が印加された場合に、エミッタ１と引き出し電極２との間の電位差がエミッタ１から電子放出効果を生じさせる電位差となるように構成されている。また、この比較例の装置は、引き出し電極２に引き出し電圧Ｖexとして 0Ｖの電圧が印加された場合に、エミッタ１と引き出し電極２との間の電位差が電子放出しきい値未満の電位差となるように構成されている。
【００５９】
このように、この比較例の装置においては、引き出し電極２に２５０Ｖという高電圧を印加するか否かを切り替えることにより、エミッタ１から電子放出を行わせるか否かを切り替えるようにしている。これに対し、図１に示した本実施の形態に係る電界放出型電子放出装置においては、引き出し電極１０３に、常時２５０Ｖの高電圧を印加しておき、エミッタ１０１から電子放出を行わせるか否かの選択は、ＮＭＯＳ型トランジスタ２００のゲートのオンオフ状態を切り替えることにより行っている。
【００６０】
次に、このような構成の比較例の装置の動作特性について説明する。
【００６１】
図１９は、この比較例の装置を駆動するための各種の駆動波形を示すタイミングチャートである。この比較例の装置を、引き出し電極２に図１９（Ａ）に示したような、０．１秒周期のパルス状の引き出し電圧Ｖexで駆動したところ、エミッタ１の電位Ｖｃ（＝ドレイン電圧Ｖｄ）は、図１９（Ｂ）に示すように大きく変動するという結果となった。しかもこのとき、エミッタ１に流れるエミッタ電流（＝ドレイン電流Ｉｄ）は、エミッタ１の電位Ｖｃの変化につれて急激且つ大幅に低下した。すなわち、この比較例の装置では、図１９（Ｃ）に示すように、エミッタ電流が、最初は十分な電子放出が可能な 1μＡ程度の電流量だったものの、電位Ｖｃの変化に対応して、時間ｔ＝20ｍｓの経過後には電子放出が実質的に不十分な電流量である 0.1μＡにまでも低下するという結果となった。
【００６２】
次に、このようなエミッタ電流の低下について、図２０に示したＭＯＳトランジスタ５のドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）を参照して考察する。なお、同図に示した例では、エミッタ１が直接接地されて電位差２５０Ｖが印加されている場合の電流（つまり最大エミッション電流）を、20μＡと仮定している。また、ＮＭＯＳ型トランジスタ５は、同図の例では、ドレイン電圧Ｖｄが０〜１Ｖの領域がＩｄ−Ｖｄ特性によって規定される非飽和領域であり、１Ｖを超える領域が飽和領域となっている。ＮＭＯＳ型トランジスタ５の飽和領域におけるドレイン電流Ｉｄは、１μＡである。
【００６３】
この比較例の装置では、同図（Ａ）に示したように、最初（ｔ＝ 0）の時点ではドレイン電圧Ｖｄが1Ｖであるから、これに対応して飽和領域にある１μＡの十分なドレイン電流Ｉｄがエミッタ１に流れる。一方、時間ｔ＝20ｍｓが経過した時点では、ドレイン電圧Ｖｄが0.1Ｖにまで電圧が低下するので、エミッタ１には、この0.1Ｖのドレイン電圧Ｖｄに対応して、同図（Ｂ）に示したように、ＭＯＳトランジスタ５のＩｄ−Ｖｄ特性に従った非飽和領域にある0.1μＡ程度のドレイン電流Ｉｄしか電流が流れないことになる。
【００６４】
このように、この比較例の装置では、エミッタ１に流れる電流が急激に低下してしまい、電界放出型電子放出装置としての正確な（確実な）動作が可能な電流量（ここでは本実施の形態におけるエミッタ１０１と同様に１μＡ）を得ることができないことが確認された。
【００６５】
以上説明したように、本実施の形態によれば、引き出し電極１０３に印加する引き出し電圧Ｖｅｘを時間的に変化しない固定電圧にすると共に、エミッタ１０１から電子放出を行わせるか否かの選択を、ＮＭＯＳ型トランジスタ２００のゲート２０２のオンオフ状態を切り替えることにより、エミッタ１０１に対する電流の供給量の制御を行って切り替えるようにしたので、図１８に示した比較例のように、エミッタ１から電子放出を行わせるか否かの選択を、引き出し電極２に高電圧を印加するか否かを切り替えることにより行う場合に比べて、電子放出を行わせるための駆動電圧の低減を図ることができる。また、エミッタ１０１から電子放出を行わせるか否かの選択を、ＮＭＯＳ型トランジスタ２００のゲート２０２のオンオフ状態を切り替えることにより行うので、図１８に示した比較例のように、電子の放出動作に応じてエミッタ１０１の電位Ｖｃが大きく変動することがなく、ほぼ一定の状態に保つことが可能となり、ＮＭＯＳ型トランジスタ２００の整流作用を利用してエミッタ１０１に対して、電子の放出に必要とされる電流を安定して供給することができる。このように、本実施の形態によれば、エミッタ１０１に供給する電流量を安定に保つことができるので、エミッタ１０１の電子放出量を時間的に安定化させることができる。従って、本実施の形態に係る電界放出型電子放出装置を、例えば、ＦＥＤに適用した場合には、画像表示に必要とされる発光輝度を十分且つ安定的に得ることができる。
【００６６】
また、本実施の形態によれば、ＮＭＯＳ型トランジスタ２００として、エミッタ１０１から電子を放出させるために必要とされる充分な電流値（例えば、１μＡ）が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような特性のものを用いるようにしたので、図１７で示したような非飽和領域における立ち上がり特性が極めて急峻で、低電圧で飽和するようなＩｄ−Ｖｄ特性を持つような実際上は実現不可能な特性の半導体素子を用いることなく、既存の一般的な電気的特性を持つ半導体素子を好適に用いてエミッタ１０１に供給する電流量を安定に保つことができる。
【００６７】
更に、本実施の形態によれば、ＮＭＯＳ型トランジスタ２００をその非飽和領域で用いているので、従来の技術では電流量を不安定化させる要因となっていた非飽和領域のＩｄ−Ｖｄ特性を積極的に利用して、エミッタ１０１に供給するドレイン電流Ｉｄの電流量を所望の電流量に調節することが可能となる。例えば、引き出し電極１０３に印加する引き出し電圧Ｖｅｘを、上記した250Ｖの固定電圧とは異なる電圧値に調節してエミッタ１０１の電位Ｖｃ（＝ドレイン電圧Ｖｄ）を調節することで、ドレイン電圧Ｖｄに対応したドレイン電流Ｉｄ、すなわちエミッタ１０１に流す電流を変化させることができる。
【００６８】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。なお、以下の説明では、上記第１の実施の形態における構成要素と同一の部分には同一の符号を付し、適宜説明を省略する。
【００６９】
上記第１の実施の形態では、図３を参照して説明したように、引き出し電極１０３に２５０Ｖの引き出し電圧Ｖｅｘが印加されていると共に、エミッタ１０１が直接接地されている状態の電流（最大エミッション電流）を20μＡとし、飽和領域におけるドレイン電流Ｉｄが、この最大エミッション電流（＝20μＡ）よりも低い１０μＡであるような特性のＮＭＯＳ型トランジスタ２００を使用するようにしたが、本実施の形態では、このような特性のＮＭＯＳ型トランジスタ２００の代わりに、飽和領域におけるドレイン電流Ｉｄが、最大エミッション電流よりも大きな値の特性のトランジスタを使用している。
【００７０】
図５は、本実施の形態に係る電界放出型電子放出装置におけるＮＭＯＳ型トランジスタのＩｄ−Ｖｄ特性を示す特性図である。なお、同図において、符号Ｇ０′で示した曲線が、本実施の形態におけるＮＭＯＳ型トランジスタのＩｄ−Ｖｄ特性を示す曲線である。同図に示した本実施の形態におけるＮＭＯＳ型トランジスタは、飽和領域におけるドレイン電流Ｉｄが、最大エミッション電流（図の例では２０μＡ）よりも高い１００μＡとなっている。なお、本実施の形態においては、飽和領域におけるドレイン電流Ｉｄの値は、エミッタ１０１の最大エミッション電流を超える値であればよく、１００μＡの値に限定されるものではない。このＮＭＯＳ型トランジスタは、図３の特性のＮＭＯＳ型トランジスタ２００と同様に、ゲートに印加するゲート電圧Ｖｇを変化させることにより、エミッタ１０１に対する電流の供給量の制御を行うことが可能となっている。同図の例では、ＮＭＯＳ型トランジスタの動作電圧は、5Ｖである。また、このＮＭＯＳ型トランジスタは、同図の例では、ドレイン電圧Ｖｄが０〜４Ｖの領域がＩｄ−Ｖｄ特性によって規定される非飽和領域であり、４Ｖを超える領域が飽和領域となっている。
【００７１】
図５に示した特性のＮＭＯＳ型トランジスタは、図３に示した特性のＮＭＯＳ型トランジスタ２００と同様に、ゲートにゲート駆動回路３００から例えば、ゲート電圧Ｖｇとして０Ｖの信号が入力されたときに、オフ状態となり、ソース側からドレイン側に流れるドレイン電流Ｉｄがゼロとなる（同図（Ａ））。また、このＮＭＯＳ型トランジスタは、同図（Ｂ）に示したように、ゲートにゲート駆動回路３００から例えば、ゲート電圧Ｖｇとして５Ｖの信号が入力されたときに、オン状態となり、ソース側からドレイン側に一定の値のドレイン電流Ｉｄが流れるようになっている。なお、図５は、図４に示したタイミングチャートに対応させた図となっており、時間ｔ＝−１秒に、ゲート電圧Ｖｇとして０Ｖの信号を入力し（同図（Ａ））、時間ｔ＝０秒に、ゲート電圧Ｖｇとして５Ｖの信号を入力（同図（Ｂ））した例を示している。
【００７２】
このような特性のＮＭＯＳ型トランジスタを使用することにより、エミッタ１０１の最大エミッション電流が、飽和領域におけるドレイン電流Ｉｄよりも小さい値となるので、ドレイン電圧Ｖｄがどのように変化しても、エミッタ１０１に流れるドレイン電流Ｉｄは、常に非飽和領域にあることになる。つまり、本実施の形態においては、ドレイン電圧Ｖｄを変化させても、ＮＭＯＳ型トランジスタによるドレイン電流Ｉｄの制御は、常に非飽和領域で行われることになる。
【００７３】
なお、本実施の形態におけるその他の構成、作用および効果は、上記第１の実施の形態と同様である。
【００７４】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。なお、以下の説明では、上記第１および第２の実施の形態における構成要素と同一の部分には同一の符号を付し、適宜説明を省略する。
【００７５】
上記第１の実施の形態および第２の実施の形態では、図３および図５に示したように、最大動作電圧が５Ｖの特性のＮＭＯＳ型トランジスタを、その最大動作電圧と同じ電圧で駆動するようにしたが、本実施の形態では、図３および図５に示したＮＭＯＳ型トランジスタよりも高い最大動作電圧を持つＮＭＯＳ型トランジスタを、その最大動作電圧よりも低い電圧で駆動するようにしたものである。
【００７６】
図６は、本実施の形態に係る電界放出型電子放出装置におけるＮＭＯＳ型トランジスタのＩｄ−Ｖｄ特性を示す特性図である。なお、同図に示した例では、エミッタ１０１が直接接地されて電位差２５０Ｖが印加されている場合の電流（最大エミッション電流）を、20μＡと仮定している。同図に示した本実施の形態におけるＮＭＯＳ型トランジスタは、最大動作電圧が５０Ｖとなっている。このＮＭＯＳ型トランジスタを最大動作電圧である５０Ｖのゲート電圧Ｖｇで動作させたときの飽和領域におけるドレイン電流Ｉｄの値は、１ｍＡとなっている。このようなＮＭＯＳ型トランジスタを、最大動作電圧よりも低い動作電圧で駆動することによっても、図３および図５で示した特性のＮＭＯＳ型トランジスタと同様に、例えば、ドレイン電圧Ｖｄが 0.1Ｖであるときに、エミッタ１０１に対して電子放出を行わせるのに充分な1μＡのドレイン電流Ｉｄを供給することができる。なお、図６の例では、ゲート電圧Ｖｇを５Ｖとしたときに、0.1Ｖのドレイン電圧Ｖｄに対応して、1μＡのドレイン電流Ｉｄが流れるような特性となっている。
【００７７】
また、本実施の形態におけるＮＭＯＳ型トランジスタでは、ゲート電圧Ｖｇを０＜Ｖｇ≦50Ｖの範囲内で変化させることで、ゲート電圧Ｖｇの変化に対応して、Ｉｄ−Ｖｄ特性曲線に基づいた種々の電流値のドレイン電流Ｉｄを得ることも可能となる。例えば、50Ｖのゲート電圧Ｖｇを印加した場合に、ドレイン電圧Ｖｄが 0.1Ｖで、Ｉ２μＡのドレイン電流Ｉｄが得られるとすれば、ゲート電圧Ｖｇを０＜Ｖｇ≦50Ｖの範囲内で変化させることで、それに対応して、１＜Ｉｄ≦Ｉ２の範囲のドレイン電流Ｉｄを得ることができる。このように、ゲート電圧Ｖｇを変化させることで、種々のドレイン電流Ｉｄを得ることができ、この電流に対応して、エミッタ１０１から放出される電子の放出量を制御することが可能となる。
【００７８】
このように本実施の形態によれば、高い動作電圧を持つＮＭＯＳ型トランジスタを、最大動作電圧またはそれよりも低い電圧で駆動するようにしたので、ゲート電圧Ｖｇを変化させ、それに対応してドレイン電流Ｉｄを変化させて、エミッタ１０１からの電子放出量を変化させることができる。その結果、例えば、本実施の形態に係る電界放出型電子放出装置を、ＦＥＤに用いる場合などには、その電子放出量の変化に対応して発光量つまり画素の発光輝度を変化（制御）させることも可能となる。従って、このような作用を好適に利用して階調の制御を行うことも可能となる。
【００７９】
なお、本実施の形態におけるその他の構成、作用および効果は、上記第１および第２の実施の形態と同様である。
【００８０】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。なお、以下の説明では、上記第１の実施の形態における構成要素と同一の部分には同一の符号を付し、適宜説明を省略する。
【００８１】
図７は、本発明の第４の実施の形態に係る電界放出型電子放出装置としてのＦＥＤの主要部の構成を示す構成図である。また、図８は、本実施の形態に係るＦＥＤの主要部の構成を示す断面図である。本実施の形態に係るＦＥＤは、上記各実施の形態で説明したような電界放出型電子放出装置を表示装置として利用したものである。このＦＥＤは、マトリックス（行列）アレイ状に配列された複数の画素の集まりによって、１枚の画面が構成されるようになっている。また、このＦＥＤは、複数の画素に対応して、複数のエミッタ１０１の集まりがマトリックス状に配列されている。図７においては、符号７００で示した部分にある複数のエミッタ１０１が、１画素分のエミッタ１０１に相当する。なお、図示しないが、このＦＥＤの各構成要素は、例えば、ガラス等からなる偏平状の管内に収納され、内部が真空に保たれるようになっている。
【００８２】
このＦＥＤは、表面にエミッタ１０１が多数配列されたカソード電極１００と、このカソード電極１００に対して対向配置された引き出し電極１０３（図８）と、１画素毎にカソード電極１００に対して電気的に接続された複数のＮＭＯＳ型トランジスタ２００とを備えている。エミッタ１０１、カソード電極１００、引き出し電極１０３およびＮＭＯＳ型トランジスタ２００の構成は、図１に示したものと同様である。なお、各ＮＭＯＳ型トランジスタ２００のソース２０４は、各列毎に同一の信号配線７０１によってまとめられて接続されている。また、ＮＭＯＳ型トランジスタ２００のゲート２０２は、各行毎に同一の走査配線７０９によってまとめられて接続されている。
【００８３】
このＦＥＤは、更に、図８に示したように、カソード電極１００に対して対向配置されたアノード電極１０４を備えている。アノード電極１０４の上面または下面（図８の例では上面）には、蛍光体が塗布されることにより蛍光体層８００が形成されている。蛍光体層８００は、モノクロ画像表示用であれば、全体が白色発光蛍光体によって形成される。また、蛍光体層８００は、カラー画像表示用であれば、Ｒ，ＧおよびＢ色発光用の蛍光体ストライプが各画素毎に配置される。アノード電極１０４には、引き出し電極１０３と共に、エミッタ１０１に対して電界放出を行わせるような強電界を発生させるための固定電圧が常時印加されるようになっている。
【００８４】
ここで、蛍光体層８００が、本発明における「発光手段」の一具体例に対応する。また、本実施の形態においては、アノード電極１０４および引き出し電極１０３が、本発明における「固定電圧印加電極」の一具体例に対応する。
【００８５】
このＦＥＤは、更に、信号配線７０１によってドレイン７０３が各列毎のＮＭＯＳ型トランジスタ２００のソース２０４に接続された複数のＮＭＯＳ型トランジスタ７０２と、正極側（正電位側）が接地されると共に、負極側（負電位側）出力端がＮＭＯＳ型トランジスタ７０２のソース７０４に接続された定電圧電源７０５と、ＮＭＯＳ型トランジスタ７０２のゲート７０６に接続された信号駆動回路７０７と、走査配線７０９によって各行毎の各ＮＭＯＳ型トランジスタ２００のゲート２０２が接続された走査駆動回路７０８とを備えている。なお、ＮＭＯＳ型トランジスタ７０２は、各列毎に配置されている。
【００８６】
ここで、ＮＭＯＳ型トランジスタ７０２および信号駆動回路７０７が、本発明における「電流制御手段」の一具体例に対応する。また、ＮＭＯＳ型トランジスタ７０２が、本発明における「電流制御用の半導体素子」の一具体例に対応する。
【００８７】
ＮＭＯＳ型トランジスタ７０２は、複数のＮＭＯＳ型トランジスタ２００の電気的特性の違いを吸収して、ＮＭＯＳ型トランジスタ２００のドレイン２０１に流れる電流の値を所定の値に制御するために電流制御用として設けられたものである。なお、このＮＭＯＳ型トランジスタ７０２によるＮＭＯＳ型トランジスタ２００に対する電流制御作用については、後に図面を参照して詳述する。
【００８８】
信号駆動回路７０７は、ＮＭＯＳ型トランジスタ７０２のゲート７０６に対して必要に応じて信号電圧を印加し、ＮＭＯＳ型トランジスタ７０２のソース７０４とドレイン７０３との間の導通を制御するようになっている。走査駆動回路７０８は、１走査選択期間を１周期として、その１周期毎に１つの走査パルスをゲート電圧Ｖｇとして各行毎にＮＭＯＳ型トランジスタ２００に印加するようになっている。本実施の形態においては、走査駆動回路７０８からＮＭＯＳ型トランジスタ２００のゲート２０２をオン状態にする信号が印加されると共に、信号駆動回路７０７からＮＭＯＳ型トランジスタ７０２のゲート７０６をオン状態にする信号が印加されたときに、エミッタ１０１にＮＭＯＳ型トランジスタ２００およびＮＭＯＳ型トランジスタ７０２の特性に応じた電流が供給され、この電流に対応した電子放出がなされるようになっている。
【００８９】
次に、上記のような構成のＦＥＤの動作について説明する。
【００９０】
このＦＥＤでは、アノード電極１０４および引き出し電極１０３に常時固定電圧がされることにより、エミッタ１０１の表面に、あらかじめ電子の放出を可能にし得る強電界が固定的に与えられる。アノード電極１０４および引き出電極１０３に印加される固定電圧は、より詳しくは、ＮＭＯＳ型トランジスタ２００およびＮＭＯＳ型トランジスタ７０２が双方ともオン状態になったときに、エミッタ１０１における電位がエミッタ１０１から電子を放出可能となるような電圧である。
【００９１】
信号駆動回路７０７は、ＮＭＯＳ型トランジスタ７０２のゲート７０６に対して信号電圧を印加し、ＮＭＯＳ型トランジスタ７０２のソース７０４とドレイン７０３との間の導通を制御する。一方、走査駆動回路７０８は、１走査選択期間を１周期（例えば、０．１秒）として、その１周期毎に１つの走査パルスをゲート電圧Ｖｇとして各行毎にＮＭＯＳ型トランジスタ２００のゲート２０２に印加する。走査駆動回路７０８から、ＮＭＯＳ型トランジスタ２００のゲート２０２にハイレベルの電圧（例えば、５Ｖ）が印加されている間は、ＮＭＯＳ型トランジスタ２００がオン状態になり、ＮＭＯＳ型トランジスタ２００のソース２０４とドレイン２０１との間が導通状態となる。
【００９２】
ＮＭＯＳ型トランジスタ２００およびＮＭＯＳ型トランジスタ７０２がオン状態になると、ＮＭＯＳ型トランジスタ７０２のソースに接続された定電圧電源７０５から印加される電圧に対応した電流が、ＮＭＯＳ型トランジスタ７０２およびＮＭＯＳ型トランジスタ２００を介してエミッタ１０１に流れる。このとき、エミッタ１０１にはアノード電極１０４および引き出し電極１０３から、あらかじめ電子放出を可能にし得る強電界が与えられているため、エミッタ１０１に流れる電流に対応して、エミッタ１０１の表面で電界放出が起こり、電子がアノード電極１０４に向けて放出される。エミッタ１０１から放出された電子は、アノード電極１０４に塗布された蛍光体層８００（図８）の蛍光体に衝突し、蛍光体を発光させる。この蛍光体の発光により、所望とする画像表示がなされる。
【００９３】
ここで、本実施の形態に係るＦＥＤでは、上記第１〜第３の実施の形態に係る電界放出型電子放出装置を利用した構成となっているので、エミッタ１０１に供給する電流量が安定化されると共に、エミッタ１０１の電子放出量が時間的に安定化される。従って、本実施の形態に係るＦＥＤでは、画像表示に必要とされる発光輝度が十分且つ安定的に得られる。
【００９４】
次に、電流制御用のＮＭＯＳ型トランジスタ７０２による電流制御作用についてより詳しく説明する。
【００９５】
図９は、ＮＭＯＳ型トランジスタ７０２による電流制御の作用について説明するための図である。なお、同図（Ａ），（Ｂ）は、ＮＭＯＳ型トランジスタ２００のＩｄ−Ｖｄ特性を示しており、特に、図９（Ｂ）は、ＮＭＯＳ型トランジスタ２００の理想とされるＩｄ−Ｖｄ特性を示している。
【００９６】
例えば、複数のＮＭＯＳ型トランジスタ２００の各々で、Ｉｄ−Ｖｄ特性にばらつきがある場合には、同一条件で各ＮＭＯＳ型トランジスタ２００を駆動したとしても、ドレイン電流Ｉｄにばらつきが生じ、各エミッタ１０１に供給される電流にばらつきが生ずる。各エミッタ１０１に供給される電流のばらつきは、結果的に輝度のばらつきとなって現れることになり好ましくない。図９（Ａ）に示した曲線Ｇ1，Ｇ2は、それぞれＩｄ−Ｖｄ特性にばらつきのある２つのＮＭＯ
Ｓ型トランジスタ２００の特性例を示している。同図の例では、ドレイン電圧Ｖｄが０．１Ｖのときのドレイン電流Ｉｄが、曲線Ｇ1 と曲線Ｇ2 において、それぞれ 1μｍと 2μｍと、２倍の比率で異なっている。
【００９７】
本実施の形態では、このようなＮＭＯＳ型トランジスタ２００の電気的特性のばらつきに起因したドレイン電流Ｉｄのばらつきを、ＮＭＯＳ型トランジスタ７０２を用いることによって吸収し、各画素毎の電子放出量にばらつきが生じないようにしている。
【００９８】
図９（Ｃ）は、ＮＭＯＳ型トランジスタ７０２のＩｄ−Ｖｄ特性の一例を示している。ＮＭＯＳ型トランジスタ７０２は、同図に示したように、例えば、ゲート電圧Ｖｇが５Ｖで、ドレイン電圧Ｉｄが０Ｖのときに、ドレイン電流Ｉｄが１μＡとなって飽和するような特性を有している。このように、ＮＭＯＳ型トランジスタ７０２としては、例えば、制御対象となるＮＭＯＳ型トランジスタ２００に必要とされる電流値（例えば、１μＡ）が、その飽和領域にあるような特性のものを使用する。そして、ＮＭＯＳ型トランジスタ７０２をＩｄ−Ｖｄ特性によって規定される飽和領域内で動作させる（つまりそのＩｄ−Ｖｄ特性の飽和領域内でソース／ドレイン間の導通を制御させる）ようにする。このようにすることで、仮にＮＭＯＳ型トランジスタ２００の電気的特性に図９（Ａ）のようなばらつきがあったとしても、ＮＭＯＳ型トランジスタ２００のソース２０４に流される電流量は、常にＮＭＯＳ型トランジスタ７０２の飽和領域内で一定電流に制御されているので、ＮＭＯＳ型トランジスタ２００のドレイン電流Ｉｄは常に一定電流となる。
【００９９】
ここで、図９（Ｃ）に示したようなＩｄ−Ｖｄ特性を得るためには、例えば、あらかじめＮＭＯＳ型トランジスタ７０２の基板に正のバイアス電圧を印加しておくことなどの手法を用いることができる。なお、ＮＭＯＳ型トランジスタ７０２の基板に、このようなバイアス電圧、すなわち、正のドレイン電圧Ｖｄを基準として、逆バイアスと見做せるような電圧が印加されたとしても、ＮＭＯＳ型トランジスタ７０２はエミッタ１０１に直接には接続されておらず、もう一方のＮＭＯＳ型トランジスタ２００がエミッタ１０１に直接接続されているので、エミッタ１０１に対して逆電圧が印加されるといった不都合が生じることはない。
【０１００】
なお、例えば、ＮＭＯＳ型トランジスタ７０２に印加するゲート電圧Ｖｇを信号駆動回路７０７において、外部から入力される表示データや画像表示における階調表示に対応させて変化させることで、ＮＭＯＳ型トランジスタ２００のソース２０４側に流れる電流を制御し、間接的にエミッタ１０１における電子放出量を変化させることも可能である。
【０１０１】
以上説明したように、本実施の形態によれば、上記第１〜第３の実施の形態で説明したような効果を有する電界放出型電子放出装置を利用しているので、エミッタ１０１に対して電子の放出に必要とされる電流を安定して供給することができ、エミッタ１０１の電子放出量を時間的に安定化させることができる。従って、本実施の形態に係るＦＥＤによれば、画像表示に必要とされる発光輝度を十分且つ安定的に得ることができる。
【０１０２】
また、本実施の形態によれば、エミッタ１０１側に接続されたＮＭＯＳ型トランジスタ２００に供給される電流を電流制御用のＮＭＯＳ型トランジスタ７０２によって、制御するようにしたので、仮に、ＮＭＯＳ型トランジスタ２００の電気的特性にばらつきがあったとしても、エミッタ１０１に対して印加する電圧および流す電流量を均一にすることができる。
【０１０３】
更に、本実施の形態によれば、例えば、ＮＭＯＳ型トランジスタ７０２に印加するゲート電圧Ｖｇを階調表示に対応させて変化させることで、間接的にエミッタ１０１における電子放出量を変化させることも可能であるから、階調表示を行うＦＥＤにおいても、階調再現性が高い良好な階調表示を行うことが可能となる。
【０１０４】
なお、本実施の形態におけるその他の構成、作用および効果は、上記第１〜第３の実施の形態と同様である。
【０１０５】
なお、本発明は、上記各実施の形態に限定されず種々の変形実施が可能である。例えば、上記第４の実施の形態では、本発明の電界放出型電子放出装置をＦＥＤに適用した例について説明したが、本発明の電界放出型電子放出装置を他の装置に適用することも可能である。例えば、上述のＦＥＤにおける蛍光体の代りに、エミッタ１０１から放出される電子を保持する保持手段を配設して、この保持手段に電子を保持させることで情報を記録するような情報記録装置に対しても、本発明の電界放出型電子放出装置を適用することが可能である。
【０１０６】
また、上記各実施の形態では、半導体素子として、ＮＭＯＳ型トランジスタ２００を用いる例について説明したが、例えば、ＰＭＯＳ型のトランジスタ等、他の半導体素子を使用するようにしてもよい。
【０１０７】
【発明の効果】
以上説明したように、請求項１ないし６のいずれか１項に記載の電界放出型電子放出装置によれば、固定電圧印加電極によって、複数の電子放出素子に対して固定電圧を印加し、ゲートに印加する電圧を変化させることにより、電子放出素子に対する電流の供給量の制御を行うことが可能であると共に、電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような半導体素子によって、複数の電子放出素子に対して、必要に応じて電子を放出させるための電流を供給するようにしたので、電子放出素子に対して、電子の放出に必要とされる電流を安定して供給することができ、必要とされるだけの電子の放出量を安定的に得ることができるという効果を奏する。
【０１０８】
また、請求項７ないし１６のいずれか１項に記載の電界放出型表示装置によれば、固定電圧印加電極によって、複数の電子放出素子に対して固定電圧を印加し、ゲートに印加する電圧を変化させることにより、電子放出素子に対する電流の供給量の制御を行うことが可能であると共に、複数の電子放出素子から電子を放出させるために必要とされる充分な電流値が、ドレイン電流−ドレイン電圧特性によって規定される非飽和領域内にあるような半導体素子によって、複数の電子放出素子に対して、必要に応じて電子を放出させるための電流を供給し、電流が供給された電子放出素子から発光手段に向けて電子を放出するようにしたので、電子放出素子に対して、電子の放出に必要とされる電流を安定して供給することができ、電子放出素子から安定して電子を放出することができる。これにより、画像表示に必要とされる発光輝度を十分且つ安定的に得ることができるという効果を奏する。
【０１０９】
特に、請求項５記載の電界放出型電子放出装置または請求項１２記載の電界放出型表示装置によれば、半導体素子のソースに供給する電流の制御を行う電流制御手段を備えるようにしたので、例えば、半導体素子の電気的特性が必要とされる特性とは異なっていたとしても、その特性の違いを吸収して、電子放出素子に対して印加する電圧および流す電流量を所望の値にすることができるという効果を奏する。
【０１１０】
また、請求項９記載の電界放出型表示装置によれば、請求項８記載の電界放出型表示装置において、半導体素子のゲートに印加する電圧値を画像表示における階調表示に対応させて変化させるようにしたので、半導体素子のゲート電圧を変化させることで、階調の制御を行うことが可能となるという効果を奏する。
【０１１１】
更に、請求項１３記載の電界放出型表示装置によれば、請求項１２記載の電界放出型表示装置において、電流制御手段が、画像表示における階調表示に対応させて、半導体素子のソースに供給する電流の制御を行うようにしたので、半導体素子のソース側に流れる電流を制御し、間接的に電子放出素子における電子放出量を変化させることが可能となり、階調再現性が高い良好な階調表示を行うことが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電界放出型電子放出装置の主要部の構成を模式的に示す構成図である。
【図２】本発明の第１の実施の形態に係る電界放出型電子放出装置の主要部の構成を模式的に示す他の構成図である。
【図３】図１に示した電界放出型電子放出装置におけるＮＭＯＳ型トランジスタのＩｄ−Ｖｄ特性を示す特性図である。
【図４】図１に示した電界放出型電子放出装置を駆動するための駆動波形を示す説明図である。
【図５】本発明の第２の実施の形態に係る電界放出型電子放出装置におけるＮＭＯＳ型トランジスタのＩｄ−Ｖｄ特性を示す特性図である。
【図６】本発明の第３の実施の形態に係る電界放出型電子放出装置におけるＮＭＯＳ型トランジスタのＩｄ−Ｖｄ特性を示す特性図である。
【図７】本発明の第４の実施の形態に係る電界放出型電子放出装置の主要部の構成を示す構成図である。
【図８】図７に示した電界放出型電子放出装置の主要部の断面構造を示す断面図である。
【図９】図７に示した電界放出型電子放出装置における電流制御用のＮＭＯＳ型トランジスタの作用を示す説明図である。
【図１０】従来のＦＥＤの一構成例を示す平面図である。
【図１１】従来のＦＥＤの一構成例を示す断面図である。
【図１２】従来のＦＥＤにおける電子放出部の構造を模式化して示した構成図である。
【図１３】図１２に示したＦＥＤを駆動するために用いる駆動波形を示す説明図である。
【図１４】ＭＯＳトランジスタの整流作用を用いたＦＥＤの構成の主要部を示す構成図である。
【図１５】図１４に示したＦＥＤを駆動するために用いる駆動波形を示す説明図である。
【図１６】図１４に示したＦＥＤにおけるＭＯＳトランジスタの電気的特性すなわちＩｄ−Ｖｄ特性を示す特性図である。
【図１７】立ち上がり特性が極めて急峻な、実際には実現不可能なＭＯＳトランジスタのＩｄ−Ｖｄ特性を示す特性図である。
【図１８】本発明の第１の実施の形態に係る電界放出型電子放出装置に対する比較例としての電界放出型電子放出装置の構造を模式化して示した構成図である。
【図１９】図１８に示した比較例の電界放出型電子放出装置を駆動するために用いた駆動電圧波形を示す説明図である。
【図２０】図１８に示した比較例の電界放出型電子放出装置に用いたＮＭＯＳ型トランジスタのＩｄ−Ｖｄ特性を示す特性図である。
【符号の説明】
１０１…エミッタ、１０３…引き出し電極、１０４…アノード電極、２００…ＮＭＯＳ型トランジスタ，２０１…ドレイン、２０２…ゲート、２０４…ソース、３００…ゲート駆動回路、７０１…信号配線、７０７…信号駆動回路、７０８…走査駆動回路、７０９…走査配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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