(57)【特許請求の範囲】
【請求項１】
チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、前記電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに前記電極パッドが千鳥足状に配設されている半導体集積回路装置の配線を設計装置がコンピュータ・ソフトウェアによって配線する方法であって、
前記設計装置が、前記入出力回路領域中の入出力回路からコンタクトを介して配線される前記チップ端側の第１の電極パッドと前記第１の電極パッドに対向する前記内部回路領域側のいずれかの第２の電極パッドとを配線するための配線データと、前記入出力回路の配置配線データとを合成したデータを元に配置配線を行うに際し、
前記設計装置は、配置情報記憶部とライブラリ記憶部と配置タイプ判定部とデータ合成部とを備え、
前記配置タイプ判定部が、前記入出力回路領域中の入出力回路からコンタクトを介して配線される前記チップ端側の第１の電極パッドと前記第１の電極パッドに対向する前記内部回路領域側の第２の電極パッドとの間を接続するパッドブリッジの配置情報と、前記入出力回路の配置情報とを前記配置情報記憶部から読み込むステップと、
前記配置タイプ判定部が、前記パッドブリッジの配置情報と前記入出力回路の配置情報とから、前記入出力回路の配置領域の長手方向の中心軸に対し前記第２の電極パッドが左右いずれの側に存在するかを示す前記パッドブリッジの配置タイプを判定するステップと、
前記データ合成部が、前記判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データを前記ライブラリ記憶部から読み込むステップと、
前記データ合成部が、前記パッドブリッジが付加された入出力回路の配置配線データを元に前記入出力回路領域中の配置配線データを合成するステップと、
を含むことを特徴とする半導体集積回路装置の配線方法。
【請求項２】
前記パッドブリッジは、前記第１および第２の電極パッドと同層のメタル層に配設されることを特徴とする請求項１記載の半導体集積回路装置の配線方法。
【請求項３】
チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、前記電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに前記電極パッドが千鳥足状に配設されている半導体集積回路装置の設計装置であって、
前記入出力回路領域中の入出力回路からコンタクトを介して配線される前記チップ端側の第１の電極パッドと前記第１の電極パッドに対向する前記内部回路領域側のいずれかの第２の電極パッドとの間を接続するパッドブリッジの配置情報と、前記入出力回路の配置情報とを記憶する配置情報記憶部と、
パッドブリッジが付加された入出力回路の配置配線データを記憶するライブラリ記憶部と、
前記配置情報記憶部から前記パッドブリッジの配置情報と前記入出力回路の配置情報とを読み込んで、前記入出力回路の配置領域の長手方向の中心軸に対し前記第２の電極パッドが左右いずれの側に存在するかを示す前記パッドブリッジの配置タイプを判定する配置タイプ判定部と、
前記判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データを前記ライブラリ記憶部から読み込んで、前記入出力回路領域中の配置配線データを合成するデータ合成部と、
を備えることを特徴とする半導体集積回路装置の設計装置。
【請求項４】
前記パッドブリッジは、前記第１および第２の電極パッドと同層のメタル層に配設されることを特徴とする請求項３記載の半導体集積回路装置の設計装置。
【請求項５】
チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、前記電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに前記電極パッドが千鳥足状に配設されている半導体集積回路装置の配線を設計する設計装置は、配置情報記憶部とライブラリ記憶部と備え、前記設計装置を構成するコンピュータに、
前記入出力回路領域中の入出力回路からコンタクトを介して配線される前記チップ端側の第１の電極パッドと前記第１の電極パッドに対向する前記内部回路領域側のいずれかの第２の電極パッドとの間を接続するパッドブリッジの配置情報と、前記入出力回路の配置情報とを前記配置情報記憶部から読み込んで、前記入出力回路の配置領域の長手方向の中心軸に対し前記第２の電極パッドが左右いずれの側に存在するかを示す前記パッドブリッジの配置タイプを判定する配置タイプ判定処理と、
前記判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データを前記ライブラリ記憶部から読み込んで、前記入出力回路領域中の配置配線データを合成するデータ合成処理と、
を実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の設計装置および配線方法ならびにプログラムに係り、特に、チップ周辺に配設された電極パッド同士の設計装置および配線方法ならびにプログラムに係る。
【背景技術】
【０００２】
半導体集積回路装置では、一般にチップ周辺に電極パッド（以下、単にパッドあるいはＰＡＤともいう）を配し、外部接続を可能としている。このようなパッドを配設する際には、パッド形成領域の面積をできる限り狭くしてサイズの小さな半導体素子を実現することが望ましい。このため、入出力バッファ上に一部のパッドと残りのパッドとを一つずつ交互に千鳥足状に配設する半導体集積回路装置が知られている。このようなパッドに接続される入出力バッファが例えば電源用あるいは接地用のＩ／Ｏブロックであるような場合には、より配線インピーダンスを下げてパッドにおける電圧の変動を抑える必要がある。そこで、パッド同士をパッドブリッジと呼ばれる配線で配線することが行われている。
【０００３】
なお、パッド同士を配線する技術としては、多層配線構造を有する半導体集積回路装置の単層もしくは複数層の金属層にて形成されるボンディングパッド構造が特許文献１に開示されている。この半導体集積回路装置は、隣り合うボンディングパッド間に双方のボンディングパッドを接続する配線を有し、配線が多層配線の最上層以外の配線層で形成されている。空きパッド部に多層配線の最上層と接続を行うためのビアホールを設けないことで、空きパッド部にアルミニウム腐食を生じても配線として用いられる箇所は腐食を受けず、断線等の問題を生じない効果を有している。
【０００４】
【特許文献１】特開平３−２７８５５１号公報（図１、３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、半導体集積回路装置の規模の増大は目覚しい。これに伴い電極パッドの数も増加し、配置配線の設計工数も増加している。従来、パッドブリッジの配線ではＩ／Ｏブロックの配線の後、人手によって配線がなされていた。電極パッドの数が少ない場合には、あまり問題とはならなかったが、電極パッドの数の増加に伴い、人手による配線では配線にミス等が生じる可能性が高まり設計工数が増加してしまう虞があった。
【課題を解決するための手段】
【０００６】
本発明の１つのアスペクトに係る半導体集積回路装置の配線方法は、チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに電極パッドが千鳥足状に配設されている半導体集積回路装置の配線を設計装置がコンピュータ・ソフトウェアによって配線する方法である。設計装置が、入出力回路領域中の入出力回路からコンタクトを介して配線されるチップ端側の第１の電極パッドと第１の電極パッドに対向する内部回路領域側のいずれかの第２の電極パッドとを配線するための配線データと、入出力回路の配置配線データとを合成したデータを元に配置配線を行うに際し、設計装置は、配置情報記憶部とライブラリ記憶部と配置タイプ判定部とデータ合成部とを備え、配置タイプ判定部が、入出力回路領域中の入出力回路からコンタクトを介して配線されるチップ端側の第１の電極パッドと第１の電極パッドに対向する内部回路領域側の第２の電極パッドとの間を接続するパッドブリッジの配置情報と、入出力回路の配置情報とを配置情報記憶部から読み込むステップと、配置タイプ判定部が、パッドブリッジの配置情報と入出力回路の配置情報とから、入出力回路の配置領域の長手方向の中心軸に対し第２の電極パッドが左右いずれの側に存在するかを示すパッドブリッジの配置タイプを判定するステップと、データ合成部が、判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データをライブラリ記憶部から読み込むステップと、データ合成部が、パッドブリッジが付加された入出力回路の配置配線データを元に入出力回路領域中の配置配線データを合成するステップと、を含む。
【０００７】
本発明の１つのアスペクトに係る半導体集積回路装置の設計装置は、チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに電極パッドが千鳥足状に配設されている半導体集積回路装置の設計装置である。この装置は、入出力回路領域中の入出力回路からコンタクトを介して配線されるチップ端側の第１の電極パッドと第１の電極パッドに対向する内部回路領域側のいずれかの第２の電極パッドとの間を接続するパッドブリッジの配置情報と、入出力回路の配置情報とを記憶する配置情報記憶部と、パッドブリッジが付加された入出力回路の配置配線データを記憶するライブラリ記憶部と、配置情報記憶部からパッドブリッジの配置情報と入出力回路の配置情報とを読み込んで、入出力回路の配置領域の長手方向の中心軸に対し第２の電極パッドが左右いずれの側に存在するかを示すパッドブリッジの配置タイプを判定する配置タイプ判定部と、判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データをライブラリ記憶部から読み込んで、入出力回路領域中の配置配線データを合成するデータ合成部と、を備える。
【０００８】
本発明の１つのアスペクトに係るプログラムは、チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに電極パッドが千鳥足状に配設されている半導体集積回路装置の配線を設計する設計装置は、配置情報記憶部とライブラリ記憶部と備え、設計装置を構成するコンピュータに、入出力回路領域中の入出力回路からコンタクトを介して配線されるチップ端側の第１の電極パッドと第１の電極パッドに対向する内部回路領域側のいずれかの第２の電極パッドとの間を接続するパッドブリッジの配置情報と、入出力回路の配置情報とを配置情報記憶部から読み込んで、入出力回路の配置領域の長手方向の中心軸に対し第２の電極パッドが左右いずれの側に存在するかを示すパッドブリッジの配置タイプを判定する配置タイプ判定処理と、判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データをライブラリ記憶部から読み込んで、入出力回路領域中の配置配線データを合成するデータ合成処理と、を実行させる。
【発明の効果】
【０００９】
本発明によれば、Ｉ／Ｏブロック配設とパッドブリッジ配線を自動的に行うことができ、設計工数が低減される。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の実施形態に係る半導体集積回路装置の設計装置の構成を示すブロック図である。図１において、設計装置は、処理装置１０、入力装置１１、出力装置１２、記憶装置１３を備え、エンジニアリングワークステーションやパーソナルコンピュータ等によって構成される。処理装置１０は、ＣＰＵ等で構成され、記憶装置１３に内蔵される配置配線プログラム２０を実行して設計装置として機能する。入力装置１１は、処理装置１０に指示等を与えるマンマシンインタフェースとして機能し、キーボード、マウス等で構成される。出力装置１２は、ディスプレイ、プリンタ等で構成され、処理装置１０の出力結果等を表示する。記憶装置１３は、半導体メモリ、ハードディスク等で構成され、半導体集積回路装置の配置配線情報１４、配置配線に必要となる各種のライブラリ１５、配置配線結果データ１８、配置配線プログラム２０等を記憶する。また、ライブラリ１５には、入出力回路情報１７等が含まれる。
【００１１】
次に、配置配線プログラム２０によって実行される設計方法について説明する。ここでは、Ｉ／Ｏブロック（入出力回路）とそれに接続されるパッドとの配置配線に限定して説明する。図２は、配置配線プログラム２０の構成を示すブロック図である。配置配線プログラム２０は、主として配置タイプ判定部２１と、データ合成部２２として機能する。また、図３は、半導体集積回路装置の設計方法の手順を示すフローチャートである。
【００１２】
ステップＳ１１において、配置タイプ判定部２１は、半導体集積回路装置に関する配置配線情報１４から設計対象となるＩ／Ｏブロックとパッドの配置配線データを入力する。
【００１３】
ステップＳ１２において、配置タイプ判定部２１は、Ｉ／Ｏブロックとパッドの配置配線データからパッド間を接続するパッドブリッジの配置タイプを判別する。より具体的には、パッドブリッジの配置タイプは、Ｉ／Ｏブロックの配置領域の長手方向の中心軸に対し、このＩ／Ｏブロックに接続される電極パッドが左右いずれの側に存在するかによって定められる。
【００１４】
ステップＳ１３において、データ合成部２２は、配置タイプ判定部２１で判別された配置タイプ結果に応じてライブラリ１５から対応するパッドブリッジ情報が付加されたＩ／Ｏブロックに関する入出力回路情報１７を読み込む。
【００１５】
ステップＳ１４において、データ合成部２２は、対象となる全てのパッドの情報を読み出したか否かを判断し、残りがあるならばステップＳ１１に戻り、全て読み出したならばステップＳ１５に進む。
【００１６】
ステップＳ１５において、データ合成部２２は、読み出した入出力回路情報１７を合成してＩ／Ｏブロック領域における配置配線結果データ１８を得る。
【００１７】
以上のように半導体集積回路装置の設計装置が動作し、配置配線結果データ１８を元に配置配線を行うことで、Ｉ／Ｏブロック配設とパッドブリッジ配線を自動的に行うことができる。以下、実施例に即し、具体的な半導体集積回路装置の設計例について説明する。
【実施例１】
【００１８】
図４は、本発明の設計方法によって作成される半導体集積回路装置の構成を模式的に示す図である。図４（ａ）に示すように、チップの周辺部にはＩ／Ｏ領域５０が存在し、Ｉ／Ｏ領域５０に隣接してチップの中心側には内部ロジック領域５１が存在する。Ｉ／Ｏ領域５０には、パッド４０ａ（ＰＡＤ１）、４０ｂ（ＰＡＤ２）、４０ｃ（ＰＡＤ３）、４０ｄ（ＰＡＤ４）が配設される。また、Ｉ／Ｏ領域５０の半導体基板５３上には、Ｉ／Ｏブロック４１ａ、４１ｂが存在し、それぞれパッド取出し口である配線部４２ａ、４２ｂを介して、パッド４０ｂ、４０ｃにそれぞれ接続されている。さらに、パッド４０ｂとパッド４０ｃとは、パッドブリッジ４４で接続され、パッド４０ｃは、配線４３によって内部ロジック領域５１へ配線されている。配線部４２ａ、４２ｂ、パッドブリッジ４４は、パッド４０ａ、４０ｃとパッド４０ｂ、４０ｄに挟まれる配線接続領域５２に配設される。なお、ここでは配設されるパッドの数を４として図示しているが、パッドの数はこれに限定されるものではない。また、配線４３は、パッドブリッジ４４が接続されているパッド４０ｃに配線される場合を例示しているが、これに限らずパッドブリッジが接続されていないパッドに配線されてもよい。
【００１９】
図４（ｂ）は、図４（ａ）におけるＸ１−Ｙ１断面を表わす断面図である。パッドブリッジ４４、配線４３は、パッド４０ｂ、４０ｃと同じ金属配線層において配線される。パッド４０ｂの下（半導体基板側）にはビア６１ａを介して配線６２ａが存在し、配線６２ａは、配線部４２ａに接続される。また、配線６２ａの下にはビア６３ａを介して配線６４ａが接続され、配線６４ａはビア６５ａを介して半導体基板５３上のＩ／Ｏブロック４１ａに接続される。また、パッド４０ｃの下にはビア６１ｂを介して配線６２ｂが存在し、配線６２ｂの下にはビア６３ｂを介して配線６４ｂが接続され、配線６４ｂはビア６５ｂを介して半導体基板５３上のＩ／Ｏブロック４１ａに接続されている。
【００２０】
図４（ｃ）は、図４（ａ）におけるＸ２−Ｙ２断面を表わす断面図である。パッド４０ｃの下（半導体基板側）に存在する配線６２ｂは、配線部４２ｂに接続されている。
【００２１】
なお、ここでは、パッドブリッジ４４は、パッド４０ｂ、４０ｃと同じ金属配線層であるとして図示したが、必要に応じてパッドブリッジ４４を任意のメタル層に配設してパッド同士を接続するように構成してもよい。また、Ｉ／Ｏブロック４１ａ、４１ｂは、半導体基板５３内に在るように図示されているが、実際には半導体基板５３上の半導体素子とその上に絶縁膜を介して形成される不図示の任意のメタル層を使用した配線およびコンタクトなどによって構成される。
【００２２】
以上のような構成の半導体集積回路装置のＩ／Ｏ領域５０において、配線部４２ａ、４２ｂ、パッドブリッジ４４が配設される配線接続領域５２を挟んでチップ端側にパッド４０ｂ、４０ｄが配設され、内部ロジック領域５１側にパッド４０ａ、４０ｃが配設され、それぞれのパッドが千鳥足状に配設されている。このようにパッドを配設することで配線接続領域からのパッドへの距離が短くなって配線インピーダンスを下げることができる。
【００２３】
また、パッド４０ａのような内部ロジック領域５１側に配設されるパッドについては、内部ロジック領域５１から直接、配線４３を配線することで、パッド４０ａの配線インピーダンスをさらに下げることができる。さらに、チップ端側のパッド４０ｂと内部ロジック領域５１側のパッド４０ｃとをパッドブリッジ４４で接続することで、パッド４０ｂへの配線インピーダンスをさらに下げることができる。パッドに接続されるＩ／Ｏブロックが特に電源用あるいは接地用のＩ／Ｏブロックである場合には、配線４３あるいはパッドブリッジ４４を用いることで配線インピーダンスを下げてパッドにおける電圧の変動を抑えることができる。
【００２４】
またさらに、ＬＳＩのウェハテストにおいて、パッドへの針当て回数に制限があって、テスティングのネックとなっている場合、パッドブリッジによって２つ以上のパッドを共通化し、それぞれのパッドへの針当てを行うことで針当て回数を増やすことができる。
【００２５】
次に、パッドブリッジの配置方法について説明する。図５（ａ）は、矩形のＩ／Ｏブロック４１の長手方向の対称軸に対して配線部４２を介して右側にパッドブリッジ４４ｒを配したＩ／Ｏブロック４１を示している。また、図５（ｂ）は、矩形のＩ／Ｏブロック４１の長手方向の対称軸に対して配線部４２を介して左側にパッドブリッジ４４ｌを配したＩ／Ｏブロック４１を示している。パッドブリッジの配置配線においては、このような２つのタイプのＩ／Ｏブロックの設計データをライブラリ１５に予め用意しておく。すなわち、パッドブリッジの配線データとＩ／Ｏブロックの配置配線データとを合成した２つのタイプのデータを入出力回路情報１７として用意しておく。そして、どのチップ端側のパッドとどの内部ロジック領域５１側のパッドとをパッドブリッジで配線するかによって、図５（ａ）、図５（ｂ）のいずれかのタイプのＩ／Ｏブロックのデータを選択するようにする。
【００２６】
例えば、図５（ｃ）のパッド４０ｂに接続されるＩ／Ｏブロック４１ａでは、パッド４０ｂとバッド４０ｃとをパッドブリッジ４４ａで配線する場合、図５（ａ）のタイプのＩ／Ｏブロックのデータを選択するようにする。また、図５（ｃ）のパッド４０ｎに接続されるＩ／Ｏブロック４１ｎでは、パッド４０ｍとバッド４０ｎとをパッドブリッジ４４ｎで配線する場合、図５（ｂ）のタイプのＩ／Ｏブロックのデータを選択するようにする。このようにして選択されたＩ／ＯブロックのデータをＬＳＩのチップレイアウト上のＩ／Ｏ領域５０に配置配線することで、パッド４０ｂ（ＰＡＤ２）とパッド４０ｃ（ＰＡＤ３）とがパッドブリッジ４４ａによって自動的に配置配線される。また、パッド４０ｍ（ＰＡＤ９）とパッド４０ｎ（ＰＡＤ１０）とがパッドブリッジ４４ｎによって自動的に配置配線される。
【００２７】
このようにＩ／Ｏブロックに２つのタイプのパッドブリッジ用レイアウトデータを持たせたデータとすることで、Ｉ／Ｏブロック配設とパッドブリッジ配線を自動的に行うことができ、マニュアル作業によるパッドブリッジ配線を必要としないので設計工数が低減される。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係る半導体集積回路装置の設計装置の構成を示すブロック図である。
【図２】本発明の実施形態に係る配置配線プログラムの構成を示すブロック図である。
【図３】本発明の実施形態に係る配置配線方法を示すフローチャートである。
【図４】本発明の設計方法によって作成される半導体集積回路装置の構成を模式的に示す図である。
【図５】本発明の設計方法によって作成される半導体集積回路装置の配置配線を模式的に示す図である。
【符号の説明】
【００２９】
１０  処理装置
１１  入力装置
１２  出力装置
１３  記憶装置
１４  配置配線情報
１５  ライブラリ
１７  入出力回路情報
１８  配置配線結果データ
２０  配置配線プログラム
２１  配置タイプ判定部
２２  データ合成部
４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｍ、４０ｎ  パッド
４１、４１ａ、４１ｂ、４１ｎ  Ｉ／Ｏブロック
４２、４２ａ、４２ｂ、４２ｎ  配線部
４３、６２ａ、６２ｂ、６４ａ、６４ｂ  配線
４４、４４ａ、４４ｎ、４４ｒ、４４ｌ  パッドブリッジ
５０  Ｉ／Ｏ領域
５１  内部ロジック領域
５２  配線接続領域
５３  半導体基板
６１ａ、６１ｂ、６３ａ、６３ｂ、６５ａ、６５ｂ  ビア
【図１】
0004566860.tif 000002
【図２】
0004566860.tif 000003
【図３】
0004566860.tif 000004
【図４】
0004566860.tif 000005
【図５】
0004566860.tif 000006