(57)【特許請求の範囲】
【請求項１】
両面にＩＣパッケージが実装された基板であって、一方の面から他方の面へ該基板の面と垂直に貫通している貫通ビア群を備えた基板と、
前記基板の一方の面に実装されたＩＣパッケージであって、前記貫通ビア群の該一方の面上の位置で前記貫通ビア群と電気的に接続された平面端子群を前記基板と対向する面に備えた平面端子型ＩＣパッケージと、
前記基板の他方の面に実装されたＩＣパッケージであって、該他方の面で導通部と電気的に接続された周辺端子群を該ＩＣパッケージ周辺に備えた周辺端子型ＩＣパッケージと、
を備え、
前記周辺端子型ＩＣパッケージは、前記基板の他方の面における前記貫通ビア群を完全にまたは部分的に覆う位置に面し、かつ前記貫通ビア群と前記周辺端子群とは重なり合わないことを特徴とするＩＣパッケージ実装基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣパッケージが実装された基板に関し、特に一方の面から他方の面へ基板の面と垂直に貫通している貫通ビア群を有する基板の両面にＩＣパッケージが実装された基板に関する。
【０００２】
【従来の技術】
従来のＩＣパッケージが実装された基板としては、一方の面から他方の面へ基板の面と垂直に貫通している貫通ビア群を備えた基板の一方の面に、例えばＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）のような狭ピッチ端子群を平面的に備えたＩＣパッケージ（以下、このＩＣパッケージを平面端子型ＩＣパッケージと呼ぶことにする）が、狭ピッチ端子群が貫通ビア群の一方の面上の位置で貫通ビア群と電気的に接続された状態で実装されている。基板の他方の面には別のＩＣパッケージが、平面端子型ＩＣパッケージと電気的に接続されている貫通ビア群が存在する部分とは別の位置に実装されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、貫通ビア群を備えた基板の一方の面に、平面端子型ＩＣパッケージが、狭ピッチ端子群が貫通ビア群の一方の面上の位置で貫通ビア群と電気的に接続された状態で実装されている場合、他方の面の真裏の位置には貫通ビア群が存在するため、平面端子型ＩＣパッケージの端子と異電位の端子を持つＩＣパッケージをその位置に実装することができず、基板の他方の面における貫通ビア群が存在する部分を有効に使うことができないので、基板の小型化が困難であるという課題があった。
【０００４】
また、貫通ビアを用いずに一方の面から途中の内層で止まるＩＶＨ（Inner Via Hole）群を備えた基板の一方の面に、平面端子型ＩＣパッケージが、狭ピッチ端子群がＩＶＨ群の一方の面上の位置でＩＶＨ群と電気的に接続された状態で実装されている場合は、ビア群が他方の面に現れないので、平面端子型ＩＣパッケージの端子と異電位の端子を持つＩＣパッケージを他方の面の真裏の位置に実装することはできる。しかし、ＩＶＨ群を備えた基板の場合は、製造工程が複雑であり、またコストが高くなってしまうという課題があった。
【０００５】
本発明は上記課題に鑑みてなされたものであり、基板のコスト高を招くことなく、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できるＩＣパッケージを実装した基板を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するために、本発明に係るＩＣパッケージ実装基板は、両面にＩＣパッケージが実装された基板であって、一方の面から他方の面へ該基板の面と垂直に貫通している貫通ビア群を備えた基板と、前記基板の一方の面に実装されたＩＣパッケージであって、前記貫通ビア群の該一方の面上の位置で前記貫通ビア群と電気的に接続された平面端子群を前記基板と対向する面に備えた平面端子型ＩＣパッケージと、前記基板の他方の面に実装されたＩＣパッケージであって、該他方の面で導通部と電気的に接続された周辺端子群を該ＩＣパッケージ周辺に備えた周辺端子型ＩＣパッケージと、を備え、前記周辺端子型ＩＣパッケージは、前記基板の他方の面における前記貫通ビア群を完全にまたは部分的に覆う位置に面し、かつ前記貫通ビア群と前記周辺端子群とは重なり合わないことを特徴とする。
【０００７】
このように、貫通ビア群を備えた基板の一方の面に、貫通ビア群のこの一方の面上の位置で貫通ビア群と電気的に接続される平面端子群を基板と対向する面に備えた平面端子型ＩＣパッケージが実装され、他方の面に、周辺端子群を周辺に備えた周辺端子型ＩＣパッケージが実装され、周辺端子型ＩＣパッケージは、基板の他方の面における貫通ビア群を完全にまたは部分的に覆う位置に面し、かつ貫通ビア群と周辺端子群とは重なり合わないように配置することにより、平面端子群と電気的に接続された貫通ビア群は周辺端子群と干渉することがなく、平面端子群と基板の一方の面において平面端子型ＩＣパッケージを貫通ビア群上に実装した場合に、基板の他方の面における貫通ビア群が存在する部分を有効に使うことができる。したがって、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態（以下実施形態という）を、図面に従って説明する。
【０００９】
（１）第１実施形態
図１、２は、本発明の第１実施形態に係るＩＣパッケージ実装基板の構成を示す図であり、図１はＩＣパッケージが実装された基板の概略図、図２はＩＣパッケージの実装状態を示す断面図である。
【００１０】
基板１０は複数の内層３２を有する多層基板であり、基板１０には、一方の面１２から他方の面１４へと基板１０の面と垂直に貫通している貫通ビア１６群が備えられている。貫通ビア１６群のそれぞれの穴には、側面に導通用のめっき（例えば銅めっき）が施されている。貫通ビア１６群の一方の面１２上の位置のそれぞれには、導通用のめっき（例えば銅めっき）部であるランド３０群が形成されている。
【００１１】
基板１０の一方の面１２には、例えばＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）のような平面端子群としての狭ピッチ端子１８群を平面的に備えた平面端子型ＩＣパッケージ２０が、狭ピッチ端子１８群がランド３０群の位置で貫通ビア１６群と電気的に接続された状態で実装されている。なお、平面端子型ＩＣパッケージ２０は狭ピッチ端子１８群以外の部分は絶縁部により電気的に絶縁されている。図１においては、狭ピッチ端子１８群の分布状態をわかりやすくするために狭ピッチ端子１８群を表示しているが、実際には基板１０の一方の面１２の上から見ると狭ピッチ端子１８群は絶縁部で隠れて見えない（以下の実施形態においても同様である）。
【００１２】
基板１０の他方の面１４には、例えばＱＦＰ（Quad Flat Package）やＳＯＰ（Small Outline Package）のような狭ピッチ端子１８と異電位の端子を有する周辺端子群としてのリード端子２２群を周辺に備えたＩＣパッケージ２４（以下、このＩＣパッケージを周辺端子型ＩＣパッケージと呼ぶことにする）が実装されている。なお、周辺端子型ＩＣパッケージ２４についてもリード端子２２群以外の部分は絶縁部により電気的に絶縁されている。周辺端子型ＩＣパッケージ２４は、そのサイズが平面端子型ＩＣパッケージ２０の狭ピッチ端子１８群が占めるサイズより大きく、貫通ビア１６群を覆う位置に実装されており、貫通ビア１６群とリード端子２２群は重なり合わない。なお、図１では基板１０の他方の面１４にＱＦＰを実装しているが、ＱＦＰの代わりにＳＯＰを実装してもよい。
【００１３】
平面端子型ＩＣパッケージ２０の配線は、例えば貫通ビア１６群における基板１０の内層３２の位置から引き出される。一方、周辺端子型ＩＣパッケージ２４の配線は、例えばリード端子２２群から周辺端子型ＩＣパッケージ２４の外側に向かって引き出される。あるいはリード端子２２群の近傍に別の貫通ビア２６群を用意し、リード端子２２群と貫通ビア２６群を電気的に接続し、平面端子型ＩＣパッケージ２０の場合と同様に貫通ビア２６群における基板１０の内層３２の位置から引き出してもよい。
【００１４】
本実施形態においては、基板１０の他方の面１４における貫通ビア１６群の占める部分は、周辺端子型ＩＣパッケージ２４の絶縁部分で覆われるので、狭ピッチ端子１８と異電位の端子を有するリード端子２２群が、狭ピッチ端子１８群と干渉することがなく、基板１０の一方の面１２において平面端子型ＩＣパッケージ２０を貫通ビア１６群上に実装した場合に、基板１０の他方の面１４における貫通ビア１６群が存在している部分を有効に使うことができる。したがって、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できる。
【００１５】
なお、本実施形態においては、基板１０の他方の面１４における貫通ビア１６群の占める部分を周辺端子型ＩＣパッケージ２４で完全に覆う場合について説明したが、周辺端子型ＩＣパッケージ２４がＳＯＰの場合は、貫通ビア１６群を完全に覆う位置でなくても実装することができ、例えば図３に示すように貫通ビア１６群の１部がＳＯＰによって覆われない位置にＳＯＰを実装してもよい。この場合においても、貫通ビア１６群とリード端子２２群は重なり合わず、異電位の端子が互いに干渉することがない。また、この場合はＳＯＰのリード端子２２群が延在する方向の長さが、貫通ビア１６群の占める同方向の長さより短くても、貫通ビア１６群が存在している部分にＳＯＰを実装することができる。
【００１６】
（２）第２実施形態
図４は、本発明の第２実施形態に係るＩＣパッケージ実装基板の構成を示す図である。本実施形態においても、基板１０の他方の面１４に周辺端子型ＩＣパッケージ２４が実装されている。ただし、本実施形態における周辺端子型ＩＣパッケージ２４としては、例えばＳＯＰのようなＩＣパッケージ周辺の対向する２辺の少なくとも１辺にリード端子２２群を有するＩＣパッケージに限定される。
【００１７】
周辺端子型ＩＣパッケージ２４は、１辺に延在するリード端子２２群が、基板１０の他方の面１４における貫通ビア１６群の内側のビア内側部２８に存在し、対向するもう１辺に延在するリード端子２２群が、貫通ビア１６群の占める部分の外側に存在する位置に実装されており、本実施形態においても貫通ビア１６群とリード端子２２群は重なり合わない。ただし、この実装条件を満たすには、周辺端子型ＩＣパッケージ２４及びそのリード端子２２群は、貫通ビア１６群に対して寸法の制約を受ける。具体的には、リード端子２２群が延在する長さが、ビア内側部２８のリード端子２２群延在方向の長さより短く、それと直交する方向の周辺端子型ＩＣパッケージ２４の長さが、ビア内側部２８から貫通ビア１６群をまたいで貫通ビア１６群の外側まで伸びる長さである必要がある。
【００１８】
ビア内側部２８に存在するリード端子２２群の配線は、例えばリード端子２２群の近傍に別の貫通ビア群を用意し、リード端子２２群と貫通ビア群を電気的に接続し、貫通ビア群における基板１０の内層の位置から引き出される。
【００１９】
他の構成は第１実施形態と同様のため省略する。
【００２０】
本実施形態においても、狭ピッチ端子１８と異電位の端子を有するリード端子２２群が、狭ピッチ端子１８群と干渉することがなく、基板１０の他方の面１４における貫通ビア１６群が存在している部分を有効に使うことができる。さらにビア内側部２８を利用してリード端子２２群の配線を行うことができる。したがって、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できる。
【００２１】
なお、本実施形態においては、基板１０の他方の面１４に１つの周辺端子型ＩＣパッケージ２４を実装した場合について説明したが、例えば図５に示すように複数の周辺端子型ＩＣパッケージ２４を本実施形態と同様の構成で実装してもよい。
【００２２】
（３）第３実施形態
図６は、本発明の第３実施形態に係るＩＣパッケージ実装基板の構成を示す図である。本実施形態においては、基板１０の一方の面１２に複数の平面端子型ＩＣパッケージ２０が近接して実装され、基板１０の他方の面１４には、周辺端子型ＩＣパッケージ２４が実装されている。周辺端子型ＩＣパッケージ２４は、そのサイズが近接した複数の平面端子型ＩＣパッケージ２０の狭ピッチ端子１８群が占めるサイズより大きく、複数の貫通ビア１６群を覆う位置に実装されており、複数の貫通ビア１６群とリード端子２２群は重なり合わない。なお、図６では基板１０の他方の面１４にＱＦＰを実装しているが、第１実施形態と同様にＱＦＰの代わりにＳＯＰを実装してもよい。他の構成は第１実施形態と同様のため省略する。
【００２３】
本実施形態においても、狭ピッチ端子１８と異電位の端子を有するリード端子２２群が、複数の狭ピッチ端子１８群と干渉することがなく、基板１０の他方の面１４における貫通ビア１６群が存在している部分を有効に使うことができる。特にサイズの小さいＣＳＰを実装する場合に本実施形態は有効である。したがって、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できる。
【００２４】
なお、本実施形態においては、基板１０の他方の面１４における複数の貫通ビア１６群の占める部分を周辺端子型ＩＣパッケージ２４で完全に覆う場合について説明したが、第１実施形態と同様に、周辺端子型ＩＣパッケージ２４がＳＯＰの場合は、複数の貫通ビア１６群を完全に覆う位置でなくても実装することができる。この場合はＳＯＰのリード端子２２群が延在する方向の長さが、複数の貫通ビア１６群の占める同方向の長さより短くても、複数の貫通ビア１６群が存在している部分にＳＯＰを実装することができる。
【００２５】
本発明の第１〜３実施形態において説明している平面端子型ＩＣパッケージは、ＢＧＡ及びＣＳＰに限るものでなく、端子群を基板と対向する面に平面的に備えたＩＣパッケージであるならば本発明の適用が可能である。また同様に本発明の第１〜３実施形態において説明している周辺端子型ＩＣパッケージは、ＱＦＰ及びＳＯＰに限るものでなく、端子群をＩＣパッケージ周辺に備えたＩＣパッケージであるならば本発明の適用が可能である。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【図２】  本発明の第１実施形態に係るＩＣパッケージの実装状態を説明する断面図である。
【図３】  本発明の第１実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【図４】  本発明の第２実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【図５】  本発明の第２実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【図６】  本発明の第３実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【符号の説明】
１０  基板、１６  貫通ビア、１８  狭ピッチ端子、２０  平面端子型ＩＣパッケージ、２２  リード端子、２４  周辺端子型ＩＣパッケージ。
【図１】
0004433644.tif 000002
【図２】
0004433644.tif 000003
【図３】
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【図４】
0004433644.tif 000005
【図５】
0004433644.tif 000006
【図６】
0004433644.tif 000007