(57)【特許請求の範囲】
【請求項１】
基準電圧発生回路と、この基準電圧発生回路の基準電圧を受け負帰還信号との差を増幅する演算増幅器と、この演算増幅器出力を増幅し，この増幅出力の出力範囲を切り換えて過負荷電流を制限する出力制限手段を有する中間増幅回路と、この中間増幅回路出力を増幅して負荷に電力を供給する出力回路と、この出力を分圧し前記演算増幅器に負帰還信号を供給する分圧回路と、出力回路の出力電圧の低下を検知して前記出力制限手段に制御信号を出力して過負荷保護動作を行う過負荷検出回路と、を備えるレギュレータ回路において、
前記出力回路は、第１Ｐチャンネル電界効果トランジスタ（以下、Pch-FETと略称する）のソース電極を電源電圧Vddに接続し、ゲート電極を前記中間増幅回路出力に接続し、ドレイン電極をレギュレータ回路出力として前記負荷に接続し、
前記レギュレータ回路は、さらに、前記中間増幅回路出力を検知し、前記中間増幅回路出力に基づき前記中間増幅回路出力の変化を抑制・クランプする第１出力制限回路と、前記レギュレータ回路を起動するイネーブル信号を遅延する遅延回路と、この遅延回路で遅延されたイネーブル信号と前記過負荷検出回路からの制御信号との論理積をとるAND素子と、を備え、
イネーブル信号をONしてレギュレータ回路を起動するとき、イネーブル信号が遅延回路で遅延されて出力されるまでの期間、出力制限手段への制御信号をブロックして、出力制限手段による過負荷保護回路動作を中断する、
ことを特徴とするレギュレータ回路。
【請求項２】
請求項１に記載のレギュレータ回路において、
出力制限手段を有する中間増幅回路は、出力電流容量の大きい第１Ｎチャンネル電界効果トランジスタ（以下、Nch-FETと略称する）と、出力電流容量の小さい第２Nch-FETと、この両Nch-FETの増幅出力を切り換えるスイッチ素子と、このスイッチを経由していずれかのNch-FETの増幅出力電流を電源電圧Vddからの電圧降下として検出する抵抗と、を備え、両Nch-FETのソース電極を電源0Vに接続し、ゲート電極を負帰還増幅器出力に接続し、それぞれのNch-FETのドレイン電極をスイッチ素子のそれぞれの電極に接続する、ことを特徴とするレギュレータ回路。
【請求項３】
請求項１または２に記載のレギュレータ回路において、
前記第１出力制限回路は、ゲート電極を前記中間増幅回路出力に接続するとともにソース電極を前記第１Pch-FETのソース電極と共通接続した第２Pch-FETと、ドレイン電極を前記中間増幅回路出力に接続するとともに、ソース電極とゲート電極間にゲート電位決定抵抗(R5)を接続する第３Pch-FETと、を備え、
前記第２Pch-FETに流れる電流の増加に応じて増加する電流を前記ゲート電位決定抵抗に流す、ことを特徴とするレギュレータ回路。
【請求項４】
請求項３に記載のレギュレータ回路において、
第３Nch-FETおよび第４Nch-FETをさらに備え、
前記第３Nch-FETのゲート電極とドレイン電極を前記第２Pch-FETのドレイン電極に接続するとともに、ソース電極を前記レギュレータ回路出力に接続し、
前記第４Nch-FETのゲート電極，ソース電極およびドレイン電極を、それぞれ前記第３Nch-FETのゲート電極，前記レギュレータ回路出力および前記第３Pch-FETのゲート電極に接続する、ことを特徴とするレギュレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種電子機器の電圧レギュレータや電源制御用ICに関し、特に携帯機器などの電源として用いられる電圧レギュレータや電源制御用ICに関する。
【０００２】
【従来の技術】
近年、携帯電話やビデオカメラなどに代表される各種携帯機器が市場に出回っている。これらの携帯機器はバッテリー電源によって駆動されるため、小型、軽量で且つ低消費電力であることが要求される。
これらの携帯機器を構成する回路内で、定電圧を供給するレギュレータ回路には、上記要求と、部品点数が少ない、電源に重畳するリップル電圧に対してレギュレータ回路がこのリップル電圧を圧縮する特性、いわゆる電源リップル除去率が大きいことが要求される。このため、携帯機器の定電圧回路としてはシリーズレギュレータ回路が主に用いられる。
【０００３】
図４は従来技術によるシリーズレギュレータ回路２の一例である。図４において、レギュレータ回路２は、基準電圧発生回路VRと、この基準電圧発生回路VRの基準電圧Vrefを受け, レギュレータ回路２の出力電圧V0を抵抗R2,R3 で分圧した負帰還信号Vfとの差を増幅する演算増幅器Q1と、この演算増幅器出力V1を増幅するソース電極を電源0V(Vss) に接続し, ドレイン回路に抵抗R1を有し，レベルシフト動作をして中間増幅回路Amp を形成する第１Ｎチャンネル電界効果トランジスタT1（以下、Nch-FET-(Tx;Txは部材符号) と略称する）と、この中間増幅回路出力V2をソース電極を電源電圧Vdd に接続し, ドレイン回路に負帰還回路を形成する前記抵抗R2,R3 の分圧回路と、負荷回路Ｌとを接続する第１Ｐチャンネル電界効果トランジスタT3（以下、Pch-FET-T(x)と略称する）と、を備えて構成される。
【０００４】
かかる構成により、定常状態においては、Pch-FET-T3は、負荷回路Ｌと、抵抗R2,R3 の分圧回路に電流を供給している。また、負荷回路Ｌに並列に容量Ｃが接続され、出力電圧V0のリップル成分を吸収する機能を果たし、負荷電圧V0までに充電されている。また、抵抗R2,R3 で分圧された帰還電圧Vfは、演算増幅器Q1に負帰還され、入力された基準電圧Vrefと等しくなる様に、即ち、レギュレータ回路２の出力電圧V0は, この基準電圧Vref×(1+R2/R3) と等しくなる様に負帰還制御される。
【０００５】
次に、負荷回路Ｌへの負荷電流ILが増加したとき、出力電圧V0が低下し、従って分圧回路R2,R3 の分圧電圧Vfも低下するので、演算増幅器Q1の出力電圧V1が高くなり、Nch-FET-T1のゲート電圧が高くなり、Nch-FET-T1のドレイン電流が増加する。この結果、Pch-FET-T3のソース・ゲート間電圧も増加し、Pch-FET-T3のドレイン電流が増加して、出力電圧V0が定常出力電圧の状態を維持する様に負帰還動作が働く。即ち、このシリーズレギュレータ回路２は、負帰還回路構成とすることにより、負荷電流の増減による出力電圧V0の変化を定常状態と同じ、元の出力電圧V0を保持する様に動作する。
【０００６】
しかし、Pch-FET-T3は、定格負荷電流時の出力電圧降下をできるだけ小さくするために、電界効果トランジスタT3の形状寸法がかなり大きく選択されている。この結果、Pch-FET-T3自体の飽和出力電流は、一般的には定格負荷電流の数十倍の電流が流せれる様に設計されている。
しかしながら、このシリーズレギュレータの負荷回路における故障、例えば、負荷回路Ｌの短絡事故、負荷回路Ｌの配線間のショート事故あるいは容量Ｃ内部での短絡破壊などの発生により、出力電圧回路が電源0V回路Vss へ短絡されたとき、後述する図５に図示する様に、過大な電流ILが電源Vdd から電源0V回路Vss に流れ続ける。この結果、発熱が生じる。また、最悪の場合、発煙、発火を起こす危険性もある。
【０００７】
図５において、図５の(A) は横軸に出力電圧V0を、縦軸に出力電流ILをとり、例えば、出力電圧V0＝3V、定格負荷電流IL＝1xの場合を示す。この場合では、負荷抵抗Ｌが定格値よりも小さくなると、負荷電流ILは定格値(1x)を越えて増加するが、出力電圧V0は略3Vを維持する。負荷抵抗Ｌが更に小さくなり負荷電流ILが定格値(1x)の２倍以上に増加すると、Pch-FET-T3が飽和出力電流状態となり、Pch-FET-T3の飽和による負帰還回路のループゲイン低下により、出力電圧V0の定電圧性が維持できなくなり、電圧V0が降下する。出力段を形成する電界効果トランジスタT3の最大消費電力は、負荷抵抗Ｌが短絡したときであり、例えば図示例の短絡時最大負荷電流ILが定格値(1x)の(2.5x)のとき、(Vdd) ×(2.5x)となり、Pch-FET-T3およびその周辺部品の熱的破壊に危険性もある。また、図５の(B) はこのシリーズレギュレータの起動特性を図示し、出力電圧の立ち上がり特性trは、数μsec 程度で立ち上がっている。
【０００８】
次に、負荷の短絡保護回路を内蔵する従来技術のシリーズレギュレータ回路３を図６〜図８を用いて説明する。図６において、レギュレータ回路３は、図４で述べたレギュレータ回路２に対して、次の３点が変更・追加されている。即ち、  (1) 抵抗R1とNch-FET-T1からなる中間増幅回路Amp が、共通にソース接地された出力電流容量の大きい第１Nch-FET-T1と、出力電流容量の小さい第２Nch-FET-T2と、この両Nch-FET-T1,T2 の増幅出力を切り換えるスイッチ素子SWと、このスイッチSWを経由していずれかのNch-FET-T1,T2 の増幅出力電流を電源電圧Vdd からの電圧降下として検出する抵抗R1と、からなる出力制限手段を有する中間増幅回路Amp と、
(2) この中間増幅回路出力V2を検出し，ゲート電極を前記中間増幅回路出力V2に接続し、ソース電極を電源電圧Vdd に接続し、ドレイン電極と電源0V間に抵抗R4を接続する第２Pch-FET-T4と、この第２Pch-FET-T4のドレイン電極にゲート電極とドレイン電極を短絡して接続され, ソース電極をレギュレータ回路出力V0に接続する第３Nch-FET-T5と、ソース電極をレギュレータ回路出力V0に接続し，ゲート電極を第３Nch-FET-T5のゲート電極と接続する第４Nch-FET-T6と、この第４Nch-FET-T6のドレイン電極と電源電圧Vdd との間に接続される抵抗R5と、この抵抗R5の両端にソース電極とゲート電極をそれぞれ接続し，ドレイン電極を中間増幅回路出力V2に接続してクランプ回路を形成する第３Pch-FET-T7  と、を備えて構成される第１出力制限回路Clamp と、
(3) 出力回路の出力電圧V0の低下を検知して、前記出力制限手段に制御信号V4を出力して過負荷保護動作を行う過負荷検出回路（コンパレータQ2）と、
を備えて構成される点にある。
【０００９】
かかる構成により、負荷抵抗Ｌが減少し出力回路が過負荷状態に入ると、出力電圧V0が小さくなるに従って、レギュレータ回路出力V0の動作は、負荷状態によって次の３通りの動作をする。即ち、
(A) 定格負荷範囲内またはこれをやや越える範囲内では、演算増幅器Q1と中間増幅回路Amp と出力回路を構成するPch-FET-T3とからなる前向き増幅器回路は、いずれも飽和することなく、高いループゲインで負帰還ループを構成するので、レギュレータ回路３の出力VOは一定の値を保持することができる。
【００１０】
(B) 次に、第１出力制限回路Clamp の動作を説明する。定格値を越えて負荷電流が増加していくと、中間増幅回路出力V2はレギュレータ回路３の出力VOを一定に保つべく、その出力値を下げ、出力回路のPch-FET-T3のソース・ゲート間電圧を増して、負荷電流の増加を図る。しかし、この中間増幅回路出力V2は他方では第１出力制限回路Clamp を構成する第２Pch-FET-T4のゲートに接続され、この電位V2が下がるので、第２Pch-FET-T4のドレイン電流が増加し、従って、この第２Pch-FET-T4のドレインに接続される第３Nch-FET-T5および第４Nch-FET-T6のゲート電位が増加し、出力回路V0に接続され負荷電流の増加と共に出力V0が下がる傾向にある第３Nch-FET-T5および第４Nch-FET-T6のソース電極と前記増加するゲート電位との差電圧が増加し、第３Nch-FET-T5および第４Nch-FET-T6のドレイン電流を増加させる。この結果、第４Nch-FET-T6のドレイン電流が増加すると、抵抗R5の電圧降下が増加し、第３Pch-FET-T7のソース・ドレイン間抵抗値を減少させる。この第３Pch-FET-T7のソース・ドレイン間の抵抗は、中間増幅回路Amp の抵抗R1に並列に挿入されているので、第４Nch-FET-T6のドレイン電流が予め定められた値を越えるところから、中間増幅回路Amp の出力V2は一定値にクランプされる。従って、この負荷電流範囲では出力電圧V0は降下していく。
【００１１】
(C) 次に、出力制限手段の動作を説明する。上述で述べた値よりさらに負荷電流ILが増加していくと、出力電圧V0は図示例では、基準電圧Vrefより降下する。このとき、過負荷検出回路（コンパレータQ2）は基準電圧Vrefと出力電圧V0とを比較して制御信号V4を出力して、スイッチ素子SWを切り換えて、中間増幅回路Amp を出力電流容量の小さい第２Nch-FET-T2に切り換える。この結果、中間増幅回路Amp の出力V2は電位を電源電圧Vdd 側で移行し、出力回路を構成するPch-FET-T3のソース・ゲート間電圧が減少するので、出力電圧V0は急激に減少する。
【００１２】
この様なレギュレータ回路３の出力V0の動作は、図７に図示されている。図７において、横軸に電圧を、縦軸に電流をとる。図示例では、レギュレータ回路３の出力V0は3Vに制御され、その出力電流は定格値(1x)である。上述した(A) 定格負荷範囲内の動作が図７の符号Ａで図示され、(B) 第１出力制限回路の動作範囲が符号Ｂで図示され、(C) 出力制限手段の動作領域が符号Ｃで図示されている。また、図８はこのレギュレータ回路３の起動特性を図示したものであり、横軸に時間を、縦軸に電圧をとる。このレギュレータ回路３では、負荷回路Ｌに平滑回路用の容量Ｃが並列に接続されているので、電源を投入して起動したとき、起動初期状態では、容量Ｃにレギュレータ回路３の出力電流ILが流れ、負荷短絡状態と等価の状態にある。従って、このレギュレータ回路３は上記説明の(C) 出力制限手段の動作状態にある。従って、負荷回路Ｌが定格範囲内にあっても、図７の符号Ｃで図示される小さい出力電流で容量Ｃを充電し、この出力電圧が過負荷検出回路（コンパレータQ2）の基準電圧Vrefを越えた時点で、出力制限手段の動作がOFF され、(B) 第１出力制限回路の動作モードに入って、この大きい出力電流で容量Ｃを急速充電して、(A) 定格負荷範囲内の定電圧動作に入ることができる。この起動特性では、(C) 出力制限手段の動作状態を必ず通過するので、レギュレータ回路３が立ち上がり、定電圧動作に入るまでに約30μsec の時間を必要とする。
【００１３】
【発明が解決しようとする課題】
上述の様に、従来技術のレギュレータ回路では、負荷短絡時の電源電流を小さくしようとすると、出力電圧が基準電圧以下では出力電流が制限されるため、レギュレータ回路を起動するとき、出力端子に外付けされる容量への充電に時間がかかり、立ち上がり時間が遅くなる、と言う問題がある。例えば、携帯電話機の様に、低消費電流化のために、レギュレータ回路を頻繁にON,OFF制御しようとする場合、この立ち上がり時間が遅いと携帯電話機が使用しずらく、早めに電源を立ち上げる必要がある。
【００１４】
本発明は上記の点にかんがみてなされたものであり、その目的は前記した課題を解決して、低消費電流化の効果を確保しながら、かつ、電源の起動特性の良いレギュレータ回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題は本発明によれば、レギュレータ回路は、基準電圧発生回路と、この基準電圧発生回路の基準電圧を受け負帰還信号との差を増幅する演算増幅器と、この演算増幅器出力を増幅し，この増幅出力の出力範囲を切り換えて過負荷電流を制限する出力制限手段を有する中間増幅回路と、この中間増幅回路出力を増幅して負荷に電力を供給する出力回路と、この出力を分圧し前記演算増幅器に負帰還信号を供給する分圧回路と、出力回路の出力電圧の低下を検知して出力制限手段に制御信号を出力して過負荷保護動作を行う過負荷検出回路と、を備え、前記出力回路は、第１Ｐチャンネル電界効果トランジスタのソース電極を電源電圧Vddに接続し、ゲート電極を前記中間増幅回路出力に接続し、ドレイン電極をレギュレータ回路出力として前記負荷に接続し、前記レギュレータ回路はさらに、前記中間増幅回路出力を検知し、前記中間増幅回路出力に基づき前記中間増幅回路出力の変化を抑制・クランプする第１出力制限回路と、前記レギュレータ回路を起動するイネーブル信号を遅延する遅延回路と、この遅延回路で遅延されたイネーブル信号と過負荷検出回路からの制御信号との論理積をとるAND素子と、を備えるものとする。
【００１６】
かかる構成により、イネーブル信号をONしてレギュレータ回路を起動するとき、イネーブル信号が遅延回路で遅延されて出力されるまでの期間、出力制限手段への制御信号をブロックして、出力制限手段による過負荷保護回路動作を中断することができる。
また、出力制限手段を有する中間増幅回路は、出力電流容量の大きい第１Ｎチャンネル電界効果トランジスタNch-FET と、出力電流容量の小さい第２Nch-FET と、この両Nch-FET の増幅出力を切り換えるスイッチ素子と、このスイッチを経由していずれかのNch-FET の増幅出力電流を電源電圧Vdd からの電圧降下として検出する抵抗と、を備え、両Nch-FET のソース電極を電源0Vに接続し、ゲート電極を負帰還増幅器出力に接続し、それぞれのNch-FET のドレイン電極をスイッチ素子のそれぞれの電極に接続して構成することができる。
【００１７】
また、前記第１出力制限回路は、ゲート電極を前記中間増幅回路出力に接続するとともにソース電極を前記第１Pch-FETのソース電極と共通接続した第２Pch-FETと、ドレイン電極を前記中間増幅回路出力に接続するとともに、ソース電極とゲート電極間にゲート電位決定抵抗(R5)を接続する第３Pch-FETと、を備え、前記第２Pch-FETに流れる電流の増加に応じて増加する電流を前記ゲート電位決定抵抗に流すよう構成することができる。
そして、第３Nch-FETおよび第４Nch-FETをさらに備え、前記第３Nch-FETのゲート電極とドレイン電極を前記第２Pch-FETのドレイン電極に接続するとともに、ソース電極を前記レギュレータ回路出力に接続し、前記第４Nch-FETのゲート電極，ソース電極およびドレイン電極を、それぞれ前記第３Nch-FETのゲート電極，前記レギュレータ回路出力および前記第３Pch-FETのゲート電極に接続するよう構成することができる。
【００１８】
【発明の実施の形態】
図１は本発明の一実施例によるレギュレータ回路のブロック図、図２はイネーブル信号に対するレギュレータ回路出力の立ち上がり特性図、図３はレギュレータ回路の動作を説明する説明図であり、図４〜図８に対応する同一部材には同じ符号が付してある。
【００１９】
図１において、本発明によるレギュレータ回路１は、基準電圧発生回路VRと、この基準電圧発生回路VRの基準電圧Vrefを受け負帰還信号Vfとの差を増幅する演算増幅器Q1と、この演算増幅器出力V1を増幅し，この増幅出力V2の出力範囲を切り換えて過負荷電流を制限する出力制限手段を有する中間増幅回路Amp と、この中間増幅回路出力V2を増幅して負荷Ｌに電力を供給する出力回路T3と、この出力V0を分圧し前記演算増幅器Q1に負帰還信号Vfを供給する分圧回路R2,R3 と、出力回路T3の出力電圧V0の低下を検知して前記出力制限手段に制御信号V4を出力して過負荷保護動作を行う過負荷検出回路Q2と、
レギュレータ回路１を起動するイネーブル信号V5を遅延する遅延回路Q4と、この遅延回路Q4で遅延されたイネーブル信号V6と前記過負荷検出回路Q2からの制御信号V4との論理積をとる AND素子Q3と、を備えて構成される。
【００２０】
かかる構成により、イネーブル信号V5をON（Ｈレベル）してレギュレータ回路１を起動するとき、イネーブル信号V5が遅延回路Q4で遅延されて出力されるまでの期間、出力制限手段(SW)への制御信号V7をブロックして、出力制限手段による過負荷保護回路動作を中断することができる。
【００２１】
【実施例】
図１において、レギュレータ回路は、負帰還増幅器を構成する演算増幅器Q1と、この演算増幅器Q1の出力を増幅するソース接地型の電界効果トランジスタNch-FET-T1,T2 と, いずれかの電界効果トランジスタ(T1,T2) の負荷となる抵抗R1と, 出力電流容量の大きい第１Nch-FET-T1から出力電流容量の小さい第２Nch-FET-T2に負荷回路を切り換える切り換えスイッチSWと, からなり出力制限手段を構成する中間増幅回路Amp と、この中間増幅回路Amp 出力V2を増幅して出力回路を形成するソース接地型の電界効果トランジスタPch-FET-T3と、この出力電圧V0を分圧して負帰還電圧Vfを形成する出力電圧検出回路R2,R3 と、Pch-FET-T4,T7 と,Nch-FET-T5,T6と, 抵抗R4,R5 と, からなり中間増幅回路Amp の出力V2の変化を抑制・クランプする第１出力制限回路Clamp と、前記出力電圧V0と基準電圧とを比較し過負荷検出回路を構成して制御信号V4を出力するコンパレータQ2と、を備える従来技術で説明した回路に、本発明によるレギュレータ回路を起動するイネーブル信号V5を遅延する遅延回路Q4と、この遅延回路Q4で遅延されたイネーブル信号V6と制御信号V4とからの論理積をとる AND素子Q3と、を備えて構成される。そして、この出力回路には、負荷回路Ｌと、出力安定化用の容量Ｃとが外部接続されている。
【００２２】
かかる構成により、レギュレータ回路１をONするイネーブル信号V5を遅延させて生成した制御信号V6は、図２に図示する様に、レギュレータ出力V0が立ち上がるのに十分な時間（数十μsec)の間Ｌレベルとなっているので、短絡保護回路が無いシリーズレギュレータ回路と同様に、外付け容量Ｃを電流制限せずに大電流で出力電圧V0レベルまで充電することができる。この結果、従来技術で説明した図５の(B) に図示すると同様な短い時間で立ち上がる電圧波形を得ることができる。
【００２３】
出力回路の負荷電流ILが大きいときも、定格値負荷電流以内であれば、出力電圧V0の降下が小さいため、コンパレータQ2の出力V4はＬレベルのままであり、短絡保護回路が無いシリーズレギュレータ回路２，３と同様に、出力電圧V0を一定に保つ様に動作することができる。
次に、出力端子が電源0Vに短絡する様な状態においては、出力電圧V0が基準電圧Vref以下になるので、コンパレータQ2の出力V4がＨレベルとなると、制御信号V7もＨレベルとなるので、中間増幅回路Amp を構成する電界効果トランジスタNch-FET-T1を駆動能力の小さいNch-FET-T2に切り換え、このNch-FET-T2のドレイン電流が少ないところで飽和するので、出力回路を形成する電界効果トランジスタPch-FET-T3とのゲート電位を抵抗R1によって電源電圧Vdd 側に引き上げ、出力回路の電界効果トランジスタPch-FET-T3のドレイン電流を減らす様に動作する。
【００２４】
図１の図示例では、出力回路が負荷の破壊などによって電源0Vへ短絡状態となったとき、通常の出力電圧3.0Vから基準電圧であるVref（ここでは約1,2V）までの出力電圧範囲においては、中間増幅回路Amp の出力V2の変化を抑制・クランプする第１出力制限回路Clamp により、短絡電流を1x (A)程度に制限し、さらに、電源0Vの電位レベルあたりまで短絡状態が進行した場合、コンパレータQ2の動作により、中間増幅回路Amp を構成する電界効果トランジスタNch-FET-T1を駆動能力の小さいNch-FET-T2に切り換え、このNch-FET-T2のドレイン電流が少ないところで飽和するので、出力回路を形成する電界効果トランジスタPch-FET-T3とのゲート電位を抵抗R1によって電源電圧Vdd 側に引き上げる様に動作する。
【００２５】
この動作によって、短絡時の電位が電源0Vの電位レベル程度になったとき、出力回路の電界効果トランジスタPch-FET-T3は、Nch-FET-T2に切り換えられた中間増幅回路Amp によって制限されたドレイン電流しか抵抗R1に流れないので、負荷短絡時の保護回路として動作することができる。
また，図１の第１出力制限回路Clamp がない回路構成でも、即ち、図４に図示する従来技術の回路構成に、本発明による中間増幅回路Amp と、過負荷検出回路を構成するコンパレータQ2と、遅延回路Q4と、 AND素子Q3と、を備えて構成することにより、図３に図示する第１出力制限回路の効果はなくなるが，同様にレギュレータ回路の起動時の立ち上がり特性を改善することができる。
【００２６】
【発明の効果】
本発明によれば、出力電圧の立ち上がり時において、出力短絡保護回路が動作しない様にすることによって、大電流で出力回路に接続される容量を充電することができるので、素早くレギュレータをONすることができ、例えば、携帯電話の様に、不必要な回路ブロックへの電力供給を止めて、きめ細かな電力制御をして、機器全体の消費電力を下げる様な制御に適している。
【００２７】
また、一旦、出力が立ち上がったあとでは、従来技術通りの負荷短絡保護機能を保有することができる。
この結果、低消費電流化の効果を確保しながら、かつ、電源の起動特性の良いレギュレータ回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例によるレギュレータ回路のブロック図
【図２】イネーブル信号に対するレギュレータ回路出力の立ち上がり特性図
【図３】レギュレータ回路の動作を説明する説明図
【図４】従来技術によるレギュレータ回路図
【図５】図４のレギュレータ回路の特性図
【図６】負荷短絡保護機能を有する従来技術のレギュレータ回路のブロック図
【図７】同レギュレータ回路の負荷短絡保護特性図
【図８】同レギュレータ回路の起動特性図
【符号の説明】
１    レギュレータ回路
Q1    演算増幅器
Q2    コンパレータ
Q3    AND 素子
Q4    遅延回路
T1,T2,T5,T6     Nch-FET
T3,T4,T7    Pch-FET
R1〜R5    抵抗
SW    スイッチ
Ｌ    負荷
Ｃ    容量
Vref    基準電圧
V1〜V7,Vf     信号
Vdd   電源電圧
Vss   電源0V
Ａ    定電圧動作領域
Ｂ    第１出力制限回路の動作領域
Ｃ    第２出力制限回路の動作領域
【図１】
0004403288.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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