(57)【特許請求の範囲】
【請求項１】
下面に複数の電極端子が形成され該電極端子に金から成る突起電極を備えた半導体素子と、
絶縁基板の上面に、前記電極端子とそれぞれ対向する複数の電極パッドが形成された実装部を有して成る半導体素子実装用基板と、を前記電極パッドに前記突起電極を当接させて前記半導体素子の上面から加熱加圧し、あるいは加熱加圧しつつ超音波を印加して前記突起電極を前記電極パッドに接合させた半導体素子実装体であって、
前記電極パッドに前記突起電極との接合用の凹部を設け、当該凹部の深さを１μｍ以上６μｍ以下、面積を前記電極パッドの１０％以上３０％以下かつ前記突起電極と前記電極パッドとの接合部の面積の２５％以上７５％以下とし、なおかつ前記半導体素子を実装した後の前記突起電極の高さの１０％以上２０％以下とした突起電極接合用の凹部を設けた、半導体素子実装体。
【請求項２】
前記電極パッドは、下地となる１層目と前記凹部となる貫通孔を抜いたパターンの２層目との２層構成である、請求項１記載の半導体素子実装体。
【請求項３】
下面に複数の電極端子が形成され該電極端子に金から成る突起電極を備えた半導体素子と、
絶縁基板の上面に、前記電極端子とそれぞれ対向する複数の電極パッドが形成された実装部を有して成る半導体素子実装用基板と、を前記電極パッドに前記突起電極を当接させて前記半導体素子の上面から加熱加圧し、あるいは加熱加圧しつつ超音波を印加して前記突起電極を前記電極パッドに接合させる実装体の製造方法であって、
前記電極パッドに、段差の深さを１μｍ以上６μｍ以下とし、面積が前記電極パッドの１０％以上３０％以下かつ前記突起電極と前記電極パッドとの接合部の面積の２５％以上７５％以下とした突起電極接合用の凹部を設け、
前記凹部の深さが、前記半導体素子を実装した後の前記突起電極の高さの１０％以上２０％以下となるように、前記突起電極を前記電極パッドに接合する半導体素子実装体の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報通信分野や半導体分野等において半導体素子がフリップチップ実装されて電子回路基板や半導体パッケージ等に使用される半導体素子実装用基板に関し、特に実装された半導体素子の突起電極と基板上の電極パッドとの接続強度および接続信頼性を改善した半導体素子実装体および半導体素子実装体の製造方法に関する。
【０００２】
【従来の技術】
回路基板や半導体素子収納用パッケージ等に用いられる配線基板である半導体素子実装用基板に半導体素子等の電子部品を搭載実装する方法の一つとして、いわゆるフリップチップ実装法がある。
【０００３】
この実装法は、一般的には、半導体素子の電極端子上にワイヤボンディング技術等によって金等から成る突起電極を設け、一方、この半導体素子が実装される実装用基板にはその突起電極に対向する位置に電極パッドを設けておき、これら半導体素子の金の突起電極と実装用基板の電極パッドとを位置合わせして半導体素子を載置し、突起電極を電極パッドに当接させた後に加熱加圧することにより、あるいは加熱加圧しつつ超音波を印加することにより半導体素子を実装用基板にいわゆるフェースダウンで実装するものである。
【０００４】
このようなフリップチップ実装法においては、実装用基板の電極パッドと半導体素子の突起電極とを機械的かつ電気的に接続する方法には様々な方法が用いられている。
【０００５】
例えば、図４（ａ）に側面図で示すように、半導体素子１の下面に金から成る突起電極２を形成し、これを実装用基板３の実装部に形成された電極パッド４と当接させて載置した後、同図（ｂ）に同様の側面図で示すように、半導体素子１の上からコレット５等により加熱加圧、あるいは超音波を印加して突起電極２と電極パッド４とを接続する方法がある。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の接続方法には、以下のような問題点があった。
【０００７】
フリップチップ実装を行なう場合、突起電極の高さが非常に低いため、実装用基板の凹凸や電極パッドの厚さ（高さ）バラツキが原因となり、複数の突起電極のうち一部の突起電極の接続が行なえず、その結果、その半導体素子全体が実装不良となることがあるという問題点があった。
【０００８】
実装不良を防ぐためには、半導体素子の全ての突起電極が実装用基板の電極パッドと接続されることが必要で、そのためには、突起電極の高さバラツキを少なくし、および実装用基板の平坦度を良くし、電極パッドの厚さ（高さ）バラツキを少なくする必要がある。ただし、突起電極の高さバラツキは、実装時にこれらを押しつぶすこととなるから、実装用基板の平坦度や電極パッドの厚さ（高さ）バラツキほど重要とはならない。
【０００９】
従って、実装不良を防止するためには、実装用基板には実装面にできるだけ凹凸の無い平坦度の良好なものを用いて、電極パッドをはじめとする配線パターンを厚さ（高さ）バラツキを抑えて形成することが望ましいと考えられている。
【００１０】
ところで、半導体素子の突起電極と実装用基板の電極パッドとを加熱加圧および超音波エネルギーを併用して接合する超音波フリップチップ実装においては、実装面が凹凸の無い平坦度の良好な実装用基板、特に電極パッドが平坦な実装用基板を用いてフリップチップ実装で半導体素子を実装すると、環境温度や半導体素子から発生する熱などにより、熱膨張が起こり、半導体素子と実装用基板との熱膨張係数の差が原因となって接続部分に基板に水平方向の応力がかかることになる。
【００１１】
また、突起電極は、半導体素子に対してワイヤボンディング法により１つの突起電極毎に個別に超音波で接合され、さらにフリップチップ実装時に半導体素子の上から一括で超音波が印加されているため、半導体素子に対する接合強度は比較的強いものの、実装用基板の電極パッドとの間では、フリップチップ実装時に半導体素子の上から一括で超音波が印加されているだけなので比較的弱い接合強度となっている。
【００１２】
従って、実装後に温度サイクルを重ねることにより、最も弱い接合部分である実装用基板の電極パッドと半導体素子の突起電極との接合界面から断線することとなるという問題点があった。
【００１３】
本発明は上記従来技術における問題点に鑑みてなされたものであり、その目的は、フリップチップ実装された半導体素子の突起電極と実装用基板の電極パッドとの接合強度を高め、実装信頼性を向上した半導体素子実装体および半導体素子実装体の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体素子実装体は、下面に複数の電極端子が形成され電極端子に金から成る突起電極を備えた半導体素子と、絶縁基板の上面に、電極端子とそれぞれ対向する複数の電極パッドが形成された実装部を有して成る半導体素子実装用基板と、を電極パッドに突起電極を当接させて半導体素子の上面から加熱加圧し、あるいは加熱加圧しつつ超音波を印加して突起電極を電極パッドに接合させた半導体素子実装体であって、電極パッドに前記突起電極との接合用の凹部を設け、当該凹部の深さを１μｍ以上６μｍ以下、面積を前記電極パッドの１０％以上３０％以下かつ前記突起電極と前記電極パッドとの接合部の面積の２５％以上７５％以下とし、なおかつ半導体素子を実装した後の突起電極の高さの１０％以上２０％以下とした突起電極接合用の凹部を設けたものである。
【００１５】
また本発明の半導体素子実装体は、上記構成において、電極パッドは、下地となる１層目と凹部となる貫通孔を抜いたパターンの２層目との２層構成であり、凹部の面積を突起電極と電極パッドとの接合部の面積の２５％以上７５％以下としたものである。また、本発明の半導体素子実装体の製造方法は、下面に複数の電極端子が形成され電極端子に金から成る突起電極を備えた半導体素子と、絶縁基板の上面に、電極端子とそれぞれ対向する複数の電極パッドが形成された実装部を有して成る半導体素子実装用基板と、を電極パッドに突起電極を当接させて半導体素子の上面から加熱加圧し、あるいは加熱加圧しつつ超音波を印加して突起電極を電極パッドに接合させる半導体素子実装体の製造方法であって、電極パッドに、段差の深さを１μｍ以上６μｍ以下とし、面積が前記電極パッドの１０％以上３０％以下かつ前記突起電極と前記電極パッドとの接合部の面積の２５％以上７５％以下とした突起電極接合用の凹部を設け、凹部の深さが、半導体素子を実装した後の突起電極の高さの１０％以上２０％以下となるように、突起電極を電極パッドに接合するものである。
【００１６】
【発明の実施の形態】
本発明の半導体素子実装体によれば、半導体素子実装用基板を構成する絶縁基板の上面の実装部に形成され、半導体素子の金から成る突起電極を加熱加圧し、あるいは加熱加圧しつつ超音波を印加して接合する電極パッドに、段差の深さを１μｍ以上10μｍ以下とした突起電極接合用の凹部を設けたことから、塑性変形した半導体素子の金の突起電極と、電極パッドの凹部とがお互いに噛み合うようになり、また、突起電極が当接し噛み合うようにして接合される範囲が凹部内に制限されることで、フリップチップ実装における突起電極の位置ずれ等の接合不良の発生をなくし、かつ基板の水平方向の応力に対しても接合強度を向上させることができるため、従来のように実装用基板の電極パッドが平坦であり、温度サイクルを重ねることにより最も接合の弱い接合部分である電極パッドと突起電極との平坦な界面から断線することとなる場合と比較して、電極パッドと突起電極との接合強度を大きく向上させることができる。その結果、基板に水平方向の応力に対しても強い接合構造とすることができ、接続信頼性の向上した半導体素子実装用基板となる。なお、この凹部は１つの電極に複数個設けておいてもよい。
【００１７】
また、本発明の半導体素子実装体によれば、電極パッドに設けた凹部の段差の深さを、半導体素子を実装した後の突起電極の高さの10％以上20％以下とした場合には、電極パッドの高さ（厚さ）ばらつきによる接合不良を改善することができる。一般的に金の突起電極は、フリップチップで実装するときに元の高さの10％から20％程度押しつぶすが、その高さ（厚さ）バラツキよりもその押しつぶし量を大きくとることになるからである。従って、電極パッドの高さ（厚さ）ばらつきに対して、実装不良の起こりにくい構造とすることができる。
【００１８】
また、本発明の半導体素子実装体によれば、凹部の面積を突起電極と電極パッドとの接合部の面積の25％以上75％以下とした場合には、金の突起電極が電極パッドの凹部に効率的に噛みこむこととなり、実装強度をさらに向上させる構造とすることができる。
【００１９】
このような本発明の半導体素子実装体における凹部を設けた電極パッドは、半導体素子の金から成る突起電極との接合を良好かつ強固にするという観点からは、その材料には金・銀・アルミニウム等を用いるとよい。また、電極パッドに所望の凹部を形成するには、例えば厚く電極パッドを形成した後に、所望の箇所をエッチングすること等により凹部を形成するか、または１層目に電極パッドの下地を形成し、２層目に凹部となる貫通孔を抜いたパターンを形成した２層構成の電極パッドとして形成すればよい。
【００２０】
また、凹部の形状は、半導体素子の突起電極の断面形状が通常は円形であることから、通常は円形とすればよいが、その他、正方形・長方形・三角形・多角形・十字形・−字形・＝字形・井形・Ｕ字形・Ｌ字形等としてもよい。
【００２１】
さらに、凹部は電極パッドに１個ずつ設ければ十分であるが、所望により１個の電極パッドに複数個の凹部を形成してもよい。その場合の凹部の大きさならびに配置は、突起電極と凹部とが噛み合うこと等を考慮して、凹部が突起電極と電極パッドの接合部内に収まるような配置とすればよい。
【００２２】
なお、本発明の半導体素子実装体の半導体素子実装用基板の絶縁基板には特に制約はなく、半導体素子を実装して各種の電子回路基板やパッケージ等に使用されるものであれば、各種のセラミックスを始めとする絶縁性無機材料であっても、各種の絶縁性有機樹脂およびこれに各種の繊維基材を組み合わせた絶縁性有機系材料であっても、絶縁性無機材料粉末を絶縁性有機樹脂で結合した複合材料であっても構わない。
【００２３】
次に、本発明の半導体素子実装体について図面を参照しつつ具体例を説明する。
【００２４】
〔例１〕図１は本発明の半導体素子実装体における半導体素子実装用基板の実施の形態の一例を示す斜視図である。図１において１は半導体素子、２は半導体素子１の下面の複数の電極端子にそれぞれ形成された金から成る突起電極であり、３は半導体素子実装用基板、４は実装用基板３の実装部に突起電極２にそれぞれ対向して形成された複数の電極パッドである。そして、本実施例の半導体素子実装用基板３においては、その電極パッド４に段差の深さを１μｍ以上10μｍ以下とした突起電極２接合用の凹部である。なお、半導体素子実装用基板３については、実装部近傍の要部のみを図示している。
【００２５】
このような本発明の半導体素子実装体における半導体素子実装用基板３を以下のようにして作製した。
【００２６】
半導体素子実装用基板３の絶縁基板にはアルミナセラミックスを用い、その表面の実装部に対して、半導体素子１の突起電極２に対応する複数の80μｍ角の電極パッド４を設け、さらに各電極パッド４の中央部に段差の深さを１〜10μｍの範囲内に設定した円形の凹部６を形成したものを作製した。これら凹部６を設けた電極パッド４の形成は、まず絶縁基板上に電極パッド４およびこれから引き出された配線導体の配線パターンを形成し、次いで中央部を直径35μｍで円状に抜いた電極パッド４部分をそれぞれ厚さを2.5・5.0・7.5・10μｍとして形成して２層構造とし、さらに金メッキを施した。これにより、段差の深さを2.5・5.0・7.5・10μｍとした凹部６が形成された４種類の本実施例の半導体素子実装用基板を作製した。
【００２７】
また、比較例として、上記と同じ構成で電極パッド４に凹部６を形成していない従来型の半導体素子実装用基板を作製した。
【００２８】
以上の方法で作製した各半導体素子実装用基板に、金から成る突起電極２を形成した半導体素子１を、対応する電極パッド４に突起電極２を当接させて、接合後の突起電極２の高さが25μｍ、接合面が直径60μｍとなるように接合して実装した。
【００２９】
このようにして得た５種類の実装サンプル各50個ずつのダイシェアーテストを行なって、実装評価を行なった。その結果、比較例の半導体素子実装用基板による実装サンプルにおける実装不良で突起電極２と電極パッド４との接合部に発生した破壊箇所は、突起電極２と電極パッド４と接合界面であった。それに対し、本実施例の半導体素子実装用基板３による実装サンプルにおける実装不良で突起電極２と電極パッド４との接合部に発生した破壊箇所は、半導体素子１と突起電極２との接合界面、あるいは突起電極２の胴体部分であった。このことから、半導体素子１の突起電極２が電極パッド４に設けた凹部６に入り込み、実装後に加わる基板表面に水平方向の応力に対して突起電極２と電極パッド４との接合強度を向上できることが確認できた。
【００３０】
しかしながら、凹部６の段差が7.5μｍおよび10μｍの実装サンプルには実装不良が多発する傾向が見られた。従来から、半導体素子１をフリップチップ実装するためには、半導体素子実装用基板３の実装部における平面度が良いこと、および電極パッド４の高さバラツキはできる限り小さいことが望ましいと考えられている。これに関し、上記の実装評価の結果を図２に線図で示して説明する。
【００３１】
図２（ａ）は実装評価結果における電極パッド４の凹部６の段差量と突起電極２の高さとの比（％）とそれに対する実装不良の発生率（％）との関係を示す線図である。また、図２（ｃ）は（ａ）の線図の横軸の単位を突起電極２の高さを25μｍとしてμｍに直したものである。図２（ａ）より凹部６の段差量と突起電極２の高さとの比が25％を超える辺りから、また図２（ｃ）より凹部６の段差量が約６μｍを超える辺りから急激に実装不良が発生することが分かる。
【００３２】
また、図２（ｂ）は実装評価結果における電極パッド４の凹部６の段差量と突起電極２の高さの比（％）とそれに対する実装強度との関係を示す線図である。また、図２（ｄ）は（ｂ）の線図の横軸の単位を突起電極２の高さを25μｍとしてμｍに直したものである。なお、図２（ｂ）および（ｄ）において、縦軸の実装強度は、電極パッド４に凹部６が無い場合の実装強度を１として規格化して表わしている。図２（ｂ）および（ｄ）より、凹部６の段差量が大きくなれば実装強度も増加する傾向がわかる。つまり、本実施例の半導体素子実装用基板３において半導体素子１を突起電極２と電極パッド４との接合部での断線を確実に低減して実装すること、および突起電極２と電極パッド４との接合強度を上げて信頼性良く実装することを良好なレベルで両立させるためには、凹部６の段差の深さを、実装後の突起電極２の高さの20％以内、（例えば、突起電極２の高さが25μｍのとき、凹部６の段差の深さを５μｍ以内）にすることが望ましい。
【００３３】
すなわち、電極パッド４に段差の深さを１μｍ以上10μｍ以下とした突起電極２接合用の凹部６を設けることにより、突起電極２と電極パッド４との接合強度を良好なレベルに向上させることができるが、この凹部６の段差の深さが実装後の突起電極２の高さの20％を大きく超える場合には、実装後に突起電極２と電極パッド４との間で断線が発生しやすくなる場合があるという問題が見られるので、さらに突起電極２と電極パッド４との接合部での断線を良好なレベルで確実に低減するという観点からは、凹部６の段差の深さを実装後の突起電極２の高さの20％以内にすることが望ましい。
【００３４】
さらにまた、凹部６の段差の深さが実装後の突起電極２の高さの10％以下（例えば、突起電極２の高さが25μｍのとき、凹部６の段差の深さが2.5μｍ以下）の場合は、電極パッド４に凹部６を設けない場合と比較して接合強度の向上が見られるものの、その効果が不十分となる傾向が見られ、また凹部６を設けるために製造工程を増やしコストをかけるだけの実用上のメリットが少ないため、凹部６の段差の深さは、実装後の突起電極２の高さの10％以上にすることが望ましい。
【００３５】
〔例２〕図１に示した本実施例の半導体素子実装用基板３を以下のようにして作製した。
【００３６】
半導体素子実装用基板３の絶縁基板にはアルミナセラミックスを用い、その表面の実装部に対して、半導体素子１の突起電極２に対応する複数の80μｍ角の電極パッド４を設け、さらに各電極パッド４の中央部に段差の深さを３μｍとした円形の凹部６を形成したものを作製した。
【００３７】
この例における凹部６を設けた電極パッド４の形成は、まず絶縁基板上に電極パッド４およびこれから引き出された配線導体の配線パターンを形成し、次いで中央部を突起電極２と電極パッド４との接合部の面積の25・50・75％の面積となるように円状に抜いた電極パッド４部分をそれぞれ厚さを３μｍとして形成して２層構造とし、さらに金メッキを施した。
これにより、段差の深さを３μｍとし凹部の面積を突起電極２と電極パッド４との接合部の面積の25・50・75％の面積とした凹部６が形成された３種類の本実施例の半導体素子実装用基板を作製した。
【００３８】
また、比較例として、上記と同じ構成で電極パッド４に凹部６を形成していない従来型の半導体素子実装用基板を作製した。
【００３９】
以上の方法で作製した各半導体素子実装用基板に、金から成る突起電極２を形成した半導体素子１を、対応する電極パッド４に突起電極２を当接させて、接合後の突起電極２の高さが25μｍ、接合面が直径60μｍとなるように接合して実装した。
【００４０】
このようにして得た４種類の実装サンプル各50個ずつのダイシェアーテストを行なって、実装評価を行なった。その結果、比較例の半導体素子実装用基板による実装サンプルにおける実装不良で突起電極２と電極パッド４との接合部に発生した破壊箇所は、突起電極２と電極パッド４と接合界面であった。それに対し、この例においても、本実施例の半導体素子実装用基板３による実装サンプルにおける実装不良で突起電極２と電極パッド４との接合部に発生した破壊箇所は、半導体素子１と突起電極２との接合界面、あるいは突起電極２の胴体部分であった。このことから、この例においても、半導体素子１の突起電極２が電極パッド４に設けた凹部６に入り込み、実装後に加わる基板表面に水平方向の応力に対して突起電極２と電極パッド４との接合強度を向上できることが確認できた。
【００４１】
しかしながら、凹部６の面積を電極パッド４の面積の75％とした実装サンプルでは、凹部６の面積が突起電極２の直径よりも大きくなるため、従来の半導体素子実装用基板における実装評価の結果と同じ結果となる傾向が見られた。
これに関し、上記の実装評価の結果を図３に線図で示して説明する。
【００４２】
図３（ａ）は実装評価結果における凹部６の面積と電極パッド４の面積との比（％）とそれに対する実装強度との関係を示す線図である。また、図３（ｃ）は（ａ）の線図の横軸を凹部６の面積と電極パッド４に対する突起電極２の接合面積との比に直したものである。なお、図３（ａ）および（ｃ）において、縦軸の実装強度は、電極パッド４に凹部６が無い場合の実装強度を１として規格化して表わしている。
【００４３】
また、図３（ｂ）は実装評価結果における凹部６の面積と電極パッド４の面積との比（％）とそれに対する実装不良の発生率（％）との関係を示す線図である。また、図３（ｄ）は（ｂ）の線図の横軸を凹部６の面積と電極パッド４に対する突起電極２の接合面積との比に直したものである。
【００４４】
図３（ｂ）より、凹部６の面積と電極パッド４の面積との比が約30％で、また図３（ｄ）より凹部６の面積と電極パッド４における接合部の面積との比が約75％で、それぞれ急激に実装不良が発生したことが分かる。これは、凹部６の形状および大きさが、電極パッド４に接合される突起電極２の電極パッド４との接合部の形状および大きさとほぼ同じになるため、少しの実装ずれに対しても断線箇所が発生しやすくなる場合があるためであると考えられる。
【００４５】
また、図３（ａ）より、凹部６の面積と電極パッド４の面積との比が約30％以上で、また図３（ｃ）より凹部６の面積と電極パッド４における接合部の面積との比が75％以上で、それぞれ接合強度が急激に小さくなり、最終的に凹部６の無い場合と同じ程度の接合強度になっている。これは、凹部６の面積と突起電極２の接合部分の面積がほぼ同じ大きさになることから、突起電極２の金が凹部６へ入り込むことの効果が小さくなり、接合強度が凹部６を設けない場合と同程度になることがわかる。このことから、凹部６の面積と電極パッド４の面積との比が約30％以下では、また図３（ｃ）より凹部６の面積と電極パッド４における接合部の面積との比が75％以下では、面積比が大きくなるほど接合強度は増加していくと考えられる。
【００４６】
すなわち、電極パッド４に段差の深さを１μｍ以上10μｍ以下とした突起電極２接合用の凹部６を設けることにより、突起電極２と電極パッド４との接合強度を良好なレベルに向上させることができるが、この凹部６の面積を電極パッド４の面積の30％を超える場合、または突起電極２と電極パッド４との接合部面積の75％を超える場合には、実装後に突起電極２と電極パッド４との間で断線が発生しやすくなる場合があるという問題が見られるので、さらに突起電極２と電極パッド４との接合部での断線を良好なレベルで確実に低減するという観点からは、凹部６の面積を電極パッド４の面積の30％以下、および突起電極２と電極パッド４との接合部面積の75％以下とすることが望ましい。
【００４７】
さらにまた、凹部６の面積が電極パッド４の面積の10％以下、または突起電極２と電極パッド４との接合部面積の25％以下の場合は、電極パッド４に凹部６を設けない場合と比較して接合強度の向上が見られるものの、その効果が不十分となる傾向が見られ、また凹部６を設けるために製造工程を増やしコストをかけるだけの実用上のメリットが少ないため、凹部６の面積は、電極パッド４の面積の10％以上、および突起電極２と電極パッド４との接合部面積の25％以上にすることが望ましい。
【００４８】
なお、以上はあくまで本発明の実施の形態の例示であって、本発明はこれらに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更や改良を加えることは何ら差し支えない。例えば、凹部を凸部に変更しても同様の効果が得られる。
【００４９】
【発明の効果】
以上のように、本発明の半導体素子実装体によれば、絶縁基板の上面の実装部に形成され、半導体素子の金から成る突起電極を加熱加圧し、あるいは加熱加圧しつつ超音波を印加して接合する電極パッドに、段差の深さを１μｍ以上10μｍ以下とした突起電極接合用の凹部を設けたことから、塑性変形した半導体素子の金の突起電極と、電極パッドの凹部とがお互いに噛み合うようになり、また、突起電極が当接し噛み合うようにして接合される範囲が凹部内に制限されることで、フリップチップ実装における突起電極の位置ずれ等の接合不良の発生をなくし、かつ基板の水平方向の応力に対しても接合強度を向上させることができるため、従来のように実装用基板の電極パッドが平坦であり、温度サイクルを重ねることにより最も接合の弱い接合部分である電極パッドと突起電極との平坦な界面から断線することとなる場合と比較して、電極パッドと突起電極との接合強度を大きく向上させることができる。その結果、基板に水平方向の応力に対しても強い接合構造とすることができ、接続信頼性の向上した半導体素子実装用基板となる。
【００５０】
また、電極パッドに設けた凹部の段差の深さを、半導体素子を実装した後の突起電極の高さの10％以上20％以下とすることで、電極パッドの高さ（厚さ）ばらつきによる接合不良を改善することができ、電極パッドの高さ（厚さ）ばらつきに対して、実装不良の起こりにくい構造とすることができる。
【００５１】
また、凹部の面積を突起電極と電極パッドとの接合部の面積の25％以上75％以下とした場合には、金の突起電極が電極パッドの凹部に効率的に噛みこむこととなり、実装強度を向上させる構造とすることができる。
【００５２】
また、本発明の半導体素子実装体によれば、従来の電極パッドに突起接合用の凹部を設けない半導体素子実装用基板と同等の接続強度で良い場合には、実装条件をゆるく設定することが可能になり、実装時に半導体素子に与えるダメージを軽減できるという効果も得られるものとなる。
【００５３】
以上により、本発明によれば、フリップチップ実装された半導体素子の突起電極と実装用基板の電極パッドとの接合強度を高め、実装信頼性を向上した実装体を提供することができた。
【図面の簡単な説明】
【図１】  本発明の半導体素子実装体における半導体素子実装用基板の実施の形態の一例を示す斜視図である。
【図２】  （ａ）〜（ｄ）は、それぞれ本発明の半導体素子実装体の実装評価結果を示す線図である。
【図３】  （ａ）〜（ｄ）は、それぞれ本発明の半導体素子実装体の実装評価結果を示す線図である。
【図４】  （ａ）および（ｂ）は、それぞれフリップチップ実装法の例を示す側面図である。
【符号の説明】
１・・・・・半導体素子
２・・・・・突起電極
３・・・・・半導体素子実装用基板
４・・・・・電極パッド
６・・・・・凹部
【図１】
0004587573.tif 000002
【図２】
0004587573.tif 000003
【図３】
0004587573.tif 000004
【図４】
0004587573.tif 000005