(57)【特許請求の範囲】
【請求項１】
基板上の第一の領域に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、
前記第一の領域に形成された前記第一の犠牲層上、および前記基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、
前記第一の領域および前記第二の領域に形成された前記多結晶シリコンを有する層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第一の導電層を形成し、
前記第二の犠牲層および前記第一の導電層上に、第一の絶縁層を形成し、
前記第一の領域において、前記第一の犠牲層および前記第二の犠牲層の一部または全部をエッチングにより除去することにより、前記第一の領域に微小構造体を形成し、
前記第二の領域に、前記多結晶シリコンを有する層および前記第一の導電層を有する半導体素子を作製することを特徴とする半導体装置の作製方法。
【請求項２】
基板上の第一の領域に、金属元素、または金属化合物を有する第一の導電層を形成し、
前記第一の領域に形成された前記第一の導電層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、
前記第一の領域に形成された前記第一の犠牲層上、および前記基板上の第二の領域に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、
前記第一の領域および前記第二の領域に形成された前記多結晶シリコンを有する層上に、シリコン、シリコンの酸化物、シリコン窒化物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第二の導電層を形成し、
前記第二の犠牲層および前記第二の導電層上に、第一の絶縁層を形成し、
前記第一の領域において、前記第一の犠牲層および前記第二の犠牲層の一部または全部をエッチングにより除去することにより、前記第一の領域に微小構造体を形成し、
前記第二の領域に、前記多結晶シリコンを有する層および前記第二の導電層を有する半導体素子を作製することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記第一の絶縁層にコンタクトホールを形成し、
前記第一の絶縁層上および前記コンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、
前記第一の犠牲層および前記第二の犠牲層の一部または全部の除去は、前記第三の導電層の形成後に行うことを特徴とする半導体装置の作製方法。
【請求項４】
基板上の第一の領域に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、
前記第一の領域に形成された前記第一の犠牲層上、および前記基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、
前記第一の領域および前記第二の領域に形成された前記多結晶シリコンを有する層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第一の導電層を形成し、
前記第二の犠牲層および前記第一の導電層上に、第一の絶縁層を形成し、
前記第一の領域において、前記第一の犠牲層および前記第二の犠牲層の一部または全部をエッチングにより除去することにより、前記第一の領域に微小構造体を形成し、
前記第二の領域には前記多結晶シリコンを有する層および前記第一の導電層を有する半導体素子が形成され、
対向基板上に第二の絶縁層及びアンテナとして機能する導電層を形成し、
前記基板と前記対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法。
【請求項５】
基板上の第一の領域に、金属元素、または金属化合物を有する第一の導電層を形成し、
前記第一の領域に形成された前記第一の導電層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、
前記第一の領域に形成された前記第一の犠牲層上、および前記基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、
前記第一の領域および前記第二の領域に形成された前記多結晶シリコンを有する層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第二の導電層を形成し、
前記第二の犠牲層および前記第二の導電層上に、第一の絶縁層を形成し、
前記第一の領域において、前記第一の犠牲層および前記第二の犠牲層の一部または全部をエッチングにより除去することにより、前記第一の領域に微小構造体を形成し、
前記第二の領域には前記多結晶シリコンを有する層および前記第二の導電層を有する半導体素子が形成され、
対向基板上に第二の絶縁層及びアンテナとして機能する導電層を形成し、
前記基板と前記対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法。
【請求項６】
請求項４または請求項５において、
前記第一の絶縁層にコンタクトホールを形成し、
前記第一の絶縁層上および前記コンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、
前記第一の領域において、前記第一の犠牲層、および前記第二の犠牲層の一部または全部をエッチングにより除去し、
前記第二の絶縁層上に、金属元素、または金属化合物を有する第四の導電層を形成し、
前記第三の導電層と前記第四の導電層とが電気的に接続するように、前記基板と前記対向基板とを異方性導電材を用いて貼り合わせることを特徴とする半導体装置の作製方法。
【請求項７】
請求項４または請求項５において、
前記第一の絶縁層に第一のコンタクトホールを形成し、
前記第一の絶縁層上および前記第一のコンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、
前記第三の導電層上に第三の絶縁層を形成し、
前記第三の絶縁層上に第二のコンタクトホールを形成し、
前記第三の絶縁層上および前記第二のコンタクトホールに、金属元素、または金属化合物を有する第四の導電層を形成し、
前記第一の領域において、前記第一の犠牲層、および前記第二の犠牲層の一部または全部をエッチングにより除去し、
前記第二の絶縁層上に、金属元素、または金属化合物を有する第五の導電層を形成し、
前記第四の導電層と前記第五の導電層とが電気的に接続するように、前記基板と前記対向基板とを異方性導電材を用いて貼り合わせることを特徴とする半導体装置の作製方法。
【請求項８】
請求項４乃至請求項７のいずれか一において、
前記第二の絶縁層は、前記第一の犠牲層および前記第二の犠牲層の一部または全部がエッチングにより除去された領域と対向しない領域に形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記金属は、前記多結晶シリコンを有する層となる層に選択的に添加されることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記多結晶シリコンを有する層は、前記金属を用いて熱結晶化またはレーザ結晶化された多結晶シリコン層であることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記多結晶シリコンを有する層は、多結晶シリコン層と非晶質シリコンとの積層構造を有することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１乃至請求項１１のいずれか一において、
前記多結晶シリコンを有する層は可動することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上に微小構造体および半導体素子を有する半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
近年、ＭＥＭＳと呼ばれる微小機械システムの研究が盛んに進められている。ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）は、微小電気機械システムの略称であり、単にマイクロマシンと呼ばれることもある。マイクロマシンとは一般的には、半導体微細加工技術を用いて「立体構造を有し可動する微小構造体」および「半導体素子を有する電子回路」を集積化した微細デバイスを指す。上記微小構造体は半導体素子と異なり、構造が立体的で可動部を有する。そして、スイッチ、可変容量、またはアクチュエータ等の機能を有する。
【０００３】
マイクロマシンは、電子回路によって自らの微小構造体を制御することができるため、従来のコンピュータを用いた装置のように中央処理制御型ではなく、センサによって得た情報を電子回路によって処理してアクチュエータ等を介して行動を起こすという一連の動作を行う、自律分散型のシステムを構築する事ができると考えられている。
【０００４】
このようなマイクロマシンについては数多くの研究がなされている（特許文献１参照）。特許文献１には、薄膜状の結晶化処理された機械的装置が記載されている。
【特許文献１】特開２００４−１２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
マイクロマシンを構成する微小構造体および半導体素子は、微小構造体を作製する場合には犠牲層エッチング等の工程を要し、半導体素子を作製する場合とは異なるプロセスを有するために別の工程で作製されることが主流である。また、微小構造体をどのように封止するかは大きな問題である。上記のようにプロセスが異なるため、実用化されているマイクロマシンは、微小構造体と半導体素子が別の工程で作製されるものが主流となっている。
【０００６】
しかし、製造コスト低減、装置の小型化等のために、微小構造体と半導体素子を同一工程で作製する方法が望まれている。そこで本発明では、同一の絶縁基板上に、微小構造体および半導体素子を形成するマイクロマシンの作製方法を提供することを課題とする。また本発明は、上記方法により作製されたマイクロマシンを提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、金属を用いて熱結晶化又はレーザ結晶化された多結晶シリコンを有する層（本明細書では構造層とも記す）を有し、当該層の下方又は上方に空間（中空とも呼ぶ）を有するマイクロマシン及びマイクロマシンを含む半導体装置を特徴とする。このような多結晶シリコンは、ガラス基板を代表とする絶縁表面上に形成することができ、強度も高いため微小構造体としても利用でき、勿論半導体素子を構成することもできる。その結果、同一の絶縁基板上に、微小構造体および半導体素子を形成する半導体装置を形成することができる。
【０００８】
空間は、単層構造を有しても、積層構造を有してもよい。このような空間は、コンタクトホールを介して導入されるエッチング剤によって、犠牲層を除去することによって形成される。そのため、半導体装置をある断面図でみる場合、積層構造を有する空間はコンタクトホール等によって連結されているとよい。また犠牲層を除去する工程を少なくするためにも、空間はコンタクトホール等によって連結されているとよい。言い換えると、構造層（多結晶シリコンを有する層）が上下に空間を有し、さらに空間を介して積層される構造を有することができる。このように構造層上下に設けられる空間は、構造層上下に設けられた犠牲層を除去することによって形成される。したがって、半導体装置をある方向の断面図で示したときに、例えば、基板上に第一の空間、第一の空間上に第一の構造層、第一の構造層の上に第二の空間、第二の空間の上に第二の構造層がある場合に、第一の空間と第二の空間は他の部分で連結している。
【０００９】
このような空間によって、多結晶シリコンを有する層は可動が可能となる。可動とは、例えば上下左右に移動すること、またある軸を中心に回転することを含む。すなわち、上下の空間に挟まれた構造層（多結晶シリコンを有する層）は、その空間が存在することによって上下、左右、またはある軸を中心に回転するように可動することができる。
【００１０】
以下に、本発明の具体的な構成を示す。
【００１１】
本発明の一形態は、絶縁表面上に設けられた電気回路および微小構造体を有し、電気回路は、半導体素子を有し、微小構造体は、多結晶シリコンを有する層を有し、多結晶シリコンは、金属を用いて熱結晶化またはレーザ結晶化されたことを特徴とする半導体装置である。
【００１２】
本発明の別形態は、さらに配線を形成する導電層を有しており、導電層によって電気回路、および微小構造体を電気的に接続することができる。
【００１３】
本発明の別形態は、さらに絶縁表面に対向した対向基板を有しており、対向基板のうち、微小構造体が設けられていない領域と対向する部分に保護層である絶縁層を設けることができる。
【００１４】
本発明の別形態は、さらに配線を形成する導電層および絶縁表面に対向した対向基板を有しており、導電層によって電気回路、および微小構造体を電気的に接続することができ、対向基板のうち微小構造体が設けられていない領域と対向する部分に保護層である絶縁層を設けることができる。
【００１５】
本発明の別形態は、さらに絶縁表面上に設けられた第一の配線を形成する第一の導電層および絶縁表面に対向した対向基板を有し、対向基板のうちは、微小構造体が設けられていない領域と対向する部分に保護層である絶縁層を設けることができ、保護層上に第二の配線を形成する第二の導電層が設けられており、第一の導電層及び第二の導電層によって電気回路、および微小構造体を電気的に接続することができる。
【００１６】
対向基板によって、微小構造体及び電気回路を保護することができる。なお、保護する機能を有すれば基板に限定されることはなく、保護フィルム等絶縁物によっても微小構造体及び電気回路を保護することが可能である。
【００１７】
本発明において、配線（導電層）間の接続、電気回路、および微小構造体の接続には異方性導電材を用いることができる。
【００１８】
本発明において、多結晶シリコンを有する層と絶縁表面との間には空間が設けられている。
【００１９】
本発明において、多結晶シリコンを有する層と絶縁表面との間に第一の空間が設けられ、多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた層との間に第二の空間が設けられている。
【００２０】
本発明において、微小構造体は、絶縁表面上に設けられた金属元素、または金属化合物を有する導電層と、導電層上に設けられた多結晶シリコンを有する層とを有し、導電層と多結晶シリコンを有する層との間に空間を有する。
【００２１】
本発明において、微小構造体は、絶縁表面上に設けられた金属元素、または金属化合物を有する導電層と、導電層上に設けられた多結晶シリコンを有する層とを有し、導電層と多結晶シリコンを有する層との間に第一の空間を有し、多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた層との間に第二の空間を有する。
【００２２】
本発明において、微小構造体は、絶縁基板上に設けられた多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた金属元素、または金属化合物を有する導電層とを有し、多結晶シリコンを有する層と導電層との間に空間を有する。
【００２３】
本発明において、微小構造体は、絶縁基板上に設けられた多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた金属元素、または金属化合物を有する導電層と、導電層上に設けられた有機材料、または無機材料を有する絶縁層と、を有し、多結晶シリコンを有する層と、導電層との間に第一の空間を有し、導電層と、絶縁層との間に第二の空間を有する。
【００２４】
本発明において、微小構造体は、絶縁基板上に設けられた多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた金属元素、または金属化合物を有する導電層と、導電層上に設けられた有機材料、または無機材料を有する絶縁層とを有し、多結晶シリコンを有する層と、導電層との間に空間を有する。
【００２５】
本発明の作製方法の一形態は、絶縁表面上に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層をエッチングにより除去することを特徴とする半導体装置の作製方法である。
【００２６】
本発明の別形態は、絶縁表面上に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する第一の絶縁層を形成し、第一の絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層上に無機材料、または有機材料を有する第二の絶縁層を形成し、第二の絶縁層にコンタクトホールを形成し、コンタクトホールを介してエッチング剤を導入して、犠牲層を除去することを特徴とする半導体装置の作製方法である。
【００２７】
また、本発明の別形態は、基板上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の犠牲層上に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する第二の犠牲層を形成し、第二の犠牲層上に第一の絶縁層を形成し、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去することを特徴とする半導体装置の作製方法である。
【００２８】
また、本発明の別形態は、基板上に、金属元素、または金属化合物を有する第一の導電層を形成し、第一の導電層上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、犠牲層上に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する第二の犠牲層を形成し、第二の犠牲層上に第一の絶縁層を形成し、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去することを特徴とする半導体装置の作製方法である。
【００２９】
本発明の別形態は、絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、導電層、および絶縁層を有する半導体素子を形成することを特徴とする半導体装置の作製方法である。
【００３０】
本発明の別形態は、絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する第一の導電層を形成し、第一の導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層上に金属元素、または金属化合物を有する配線を形成する第二の導電層を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、第一の導電層、および絶縁層を有する半導体素子を形成し、配線により、微小構造体と半導体素子とを電気的に接続することを特徴とする半導体装置の作製方法である。
【００３１】
本発明の別形態は、第一の絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、導電層、および絶縁層を有する半導体素子を形成し、第二の絶縁表面上であって、微小構造体と対向しない領域にシリコン酸化物、シリコン窒化物、有機材料、または無機材料を用いて保護層となる絶縁層を形成し、第一の絶縁表面と、第二の絶縁表面とを貼り合わせることを特徴とする半導体装置の作製方法である。
【００３２】
本発明の別形態は、第一の絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層上に金属元素、または金属化合物を有する第一の配線を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、導電層、および絶縁層を有する半導体素子を形成し、配線により、微小構造体と半導体素子とを電気的に接続し、第二の絶縁表面上であって、微小構造体と対向しない領域にシリコン酸化物、シリコン窒化物、有機材料、または無機材料を用いて保護層となる絶縁層を形成し、第一の絶縁表面と、第二の絶縁表面とを貼り合わせることを特徴とする半導体装置の作製方法である。
【００３３】
本発明の別形態は、絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層上に金属元素、または金属化合物を有する第一の配線を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、導電層、および絶縁層を有する半導体素子を形成し、第一の配線により、微小構造体と半導体素子とを電気的に接続し、第二の絶縁表面上であって、微小構造体と対向しない領域にシリコン酸化物、シリコン窒化物、有機材料、または無機材料を用いて保護層を形成し、保護層上に、金属元素または金属化合物を有する第二の配線を形成し、第一の配線と第二の配線が電気的に接続するように第一の絶縁表面と、第二の絶縁表面とを貼り合わせることを特徴とする半導体装置の作製方法である。
【００３４】
また、本発明の別形態は、基板上の第一の領域に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の領域に形成された第一の犠牲層上、および基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、第一の領域および第二の領域に形成された多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第一の導電層を形成し、第二の犠牲層および第一の導電層上に、第一の絶縁層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することにより、微小構造体を形成し、第二の領域に、多結晶シリコンを有する層および第一の導電層を有する半導体素子を作製することを特徴とする半導体装置の作製方法である。
【００３５】
また、本発明の別形態は、基板上の第一の領域に、金属元素、または金属化合物を有する第一の導電層を形成し、第一の領域に形成された第一の導電層上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の領域に形成された第一の犠牲層上、および基板上の第二の領域に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、第一の領域および第二の領域に形成された多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第二の導電層を形成し、第二の犠牲層および第二の導電層上に、第一の絶縁層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することにより、第一の領域に微小構造体を形成し、第二の領域に、多結晶シリコンを有する層および第二の導電層を有する半導体素子を作製することを特徴とする半導体装置の作製方法である。
【００３６】
また、本発明の別形態は、第一の絶縁層にコンタクトホールを設け、第一の絶縁層上およびコンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することを特徴とする。
【００３７】
また、本発明の別形態は、基板上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の犠牲層上に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する第二の犠牲層を形成し、第二の犠牲層上に第一の絶縁層を形成し、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去し、対向基板上に第二の絶縁層を形成し、基板と対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法である。
【００３８】
また、本発明の別形態は、基板上に、金属元素、または金属化合物を有する第一の導電層を形成し、第一の導電層上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、犠牲層上に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する第二の犠牲層を形成し、第二の犠牲層上に第一の絶縁層を形成し、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去し、対向基板上に第二の絶縁層を形成し、基板と対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法である。
【００３９】
また、本発明の別形態は、基板上の第一の領域に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の領域に形成された第一の犠牲層上、および基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、第一の領域および第二の領域に形成された多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第一の導電層を形成し、第二の犠牲層および第一の導電層上に、第一の絶縁層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することにより、第一の領域に、微小構造体を作製し、第二の領域に、多結晶シリコンを有する層および第一の導電層を有する半導体素子を作製し、対向基板上に第二の絶縁層を形成し、基板と対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法である。
【００４０】
また、本発明の別形態は、基板上の第一の領域に、金属元素、または金属化合物を有する第一の導電層を形成し、第一の領域に形成された第一の導電層上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の領域に形成された第一の犠牲層上、および基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、第一の領域および第二の領域に形成された多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第二の導電層を形成し、第二の犠牲層および第二の導電層上に、第一の絶縁層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することにより、第一の領域に、微小構造体を作製し、第二の領域に、多結晶シリコンを有する層および第二の導電層を有する半導体素子を作製し、対向基板上に第二の絶縁層を形成し、基板と対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法である。
【００４１】
また、本発明の別形態は、第一の絶縁層にコンタクトホールを設け、第一の絶縁層上およびコンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、第一の領域において、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去し、対向基板上に第二の絶縁層を形成し、第二の絶縁層上に、金属元素、または金属化合物を有する第四の導電層を形成し、基板と対向基板とが向かい合い、第三の導電層と第四の導電層とが電気的に接続するように、異方性導電材を用いて貼り合わせることを特徴とする。
【００４２】
また、本発明の別形態は、第一の絶縁層に第一のコンタクトホールを設け、第一の絶縁層上および第一のコンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、第三の導電層上に第三の絶縁層を形成し、第三の絶縁層上に第二のコンタクトホールを設け、第三の絶縁層上および第二のコンタクトホールに、金属元素、または金属化合物を有する第五の導電層を形成し、第一の領域において、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去し、対向基板上に第二の絶縁層を形成し、第二の絶縁層上に、金属元素、または金属化合物を有する第四の導電層を形成し、基板と対向基板とが向かい合い、第五の導電層と第四の導電層とが電気的に接続するように、異方性導電材を用いて貼り合わせることを特徴とする。
【００４３】
また、本発明の別形態は、第二の絶縁層は、第一の犠牲層および二の犠牲層の一部または全部がエッチングにより除去された領域と対向しない領域に形成することを特徴とする。
【００４４】
また、本発明の別形態は、基板は絶縁表面を有する基板を用いることを特徴とする。
【００４５】
また、本発明の別形態は、多結晶シリコンを有する層は、選択的領域に添加された金属を用いて熱結晶化またはレーザ結晶化された多結晶シリコンを用いることを特徴とする。
【００４６】
また、本発明の別形態は、多結晶シリコンを有する層は、金属を用いて熱結晶化またはレーザ結晶化された多結晶シリコンと、非晶質シリコンとの積層を用いることを特徴とする。
【００４７】
また、本発明の別形態は、多結晶シリコンを結晶化させるための金属は、Ｎｉ、Ｆｅ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、またはＡｕのいずれか１つまたは複数を用いることを特徴とする。
【００４８】
なお、ここでの第一の空間乃至第五の空間は、便宜的に呼ぶものである。したがって、例えば、一部でつながっている空間を第一の空間、第二の空間と呼び分ける場合もある。
【発明の効果】
【００４９】
本発明は、ニッケル（Ｎｉ）等の金属を用いて結晶化した多結晶シリコンを、微小構造体の構造層、および半導体素子の活性層に用いる事で、外力や応力に耐えうる微小構造体、および素子特性に優れた半導体素子を同一基板上に形成した半導体装置を提供することができる。さらに本発明は、同一基板上に微小構造体および半導体素子を作製することで、組み立てやパッケージが不要な、製造コストのかからない半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００５０】
本発明の実施の形態および実施例について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００５１】
（実施の形態１）
本実施の形態では、本発明の半導体装置の構成例、およびその作製方法について図面を用いて説明する。
【００５２】
本発明の半導体装置は、マイクロマシンの分野に属するものであり、マイクロメートルからミリメートル単位の大きさを有する。また、ある機械装置の部品として組み込まれるために作製される場合は、組み立て時に扱いやすいよう、半導体装置がメートル単位の大きさを有する場合もある。
【００５３】
図１に、本発明の半導体装置の概念図を示す。
【００５４】
本発明の半導体装置１１は、半導体素子を有する電気回路部１２、および微小構造体によって構成されている構造体部１３を有する。電気回路部１２は、微小構造体を制御する制御回路１４や、外部の制御装置１０と通信を行うインターフェース１５等を有する。また構造体部１３は、微小構造体で構成される、センサ１６やアクチュエータ１７、スイッチ等を有する。
【００５５】
また、電気回路部１２は、構造体部１３が得た情報を処理するための中央演算処理装置や、処理した情報を記憶するメモリ等を有することも可能である。
【００５６】
外部の制御装置１０は、半導体装置１１を制御する信号を送信する、半導体装置１１が得た情報を受信する、または半導体装置１１に駆動電力を供給する等の動作を行うための装置である。
【００５７】
本発明は上記構成例のみに限定されることはない。つまり、本発明は半導体装置内部に、半導体素子を有し微小構造体を制御する電気回路、および電気回路によって制御される微小構造体を有することを特徴としているため、その他の構成は図１に限定されるものではない。
【００５８】
従来、ミリメートル単位以下といった微小なものを扱う場合、まず微小な対象物の構造を拡大し、人間やコンピュータがその情報を得て情報処理および動作の決定を行い、そして、その動作を縮小して微小な対象物に伝えるというプロセスを必要としている。
【００５９】
しかし、図１に示す本発明の半導体装置は、人間やコンピュータが上位概念的な命令を伝えるだけで、微小なものを扱うことが可能になる。すなわち、人間やコンピュータが目的を決定して命令を伝えると、当該半導体装置はセンサ等を用いて対象物の情報を得て情報処理を行い、可動することができる。
【００６０】
上記例では、対象物が微小なものであると仮定している。このような対象物には、例えば、対象物自体はメートル単位の大きさを有するが、その対象物から発せられる微少な信号（例えば、光や圧力の微小な変化）等が含まれる。
【００６１】
次に、上記で説明した本発明の半導体装置を作製するために、同一基板上に微小構造体および半導体素子を作製する方法について、図２〜図５を用いて説明する。各図面は、上面図または、上面図のＯ−Ｐ、またはＱ−Ｒにおける断面図を示す。
【００６２】
本発明の微小構造体および半導体素子は、絶縁性表面を有する基板（以下、絶縁基板という）上に一体形成することができる。ここで絶縁性基板とは、ガラス基板、石英基板、プラスチック基板等である。さらに、金属等の導電性基板や、シリコン等の半導体性基板上に絶縁性を有する層を形成した基板を用いることも可能である。プラスチック基板に微小構造体および半導体素子を一体形成することにより、柔軟性が高く、薄型な半導体装置を形成することができる。またガラス基板を研磨等により薄くすることによって、薄型な半導体装置を形成することもできる。
【００６３】
まず、絶縁表面を有する基板１０１上に下地膜１０２を形成する（図２（Ａ１）、（Ａ２）参照）。下地膜１０２は酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁層を単層または積層構造で形成することができる。ここでは下地膜１０２として２層構造を用いる場合を説明するが、下地膜１０２は絶縁層を単層または２層以上に積層させた構造を用いても良い。
【００６４】
下地膜１０２の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ４、ＮＨ３、Ｎ２Ｏ及びＨ２を反応ガスとして成膜される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成することができ、本実施の形態では、膜厚５０ｎｍの酸化窒化シリコン膜を形成する。次いで一層目の上に下地膜１０２の二層目として、プラズマＣＶＤ法を用い、ＳｉＨ４及びＮ２Ｏを反応ガスとして成膜される酸化窒化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成することができ、本実施の形態では膜厚１００ｎｍの酸化窒化シリコン膜を形成する。
【００６５】
次に、下地膜１０２の上に第一の犠牲層１０３を成膜し、任意の形状にパターニングする（図２（Ａ１）、（Ａ２）参照）。第一の犠牲層１０３は、タングステンや窒化シリコン等、金属やシリコンなどの元素や化合物を材料とし、スパッタリング法やＣＶＤ法等を用いて成膜することができる。パターニングには、フォトリソグラフィ法を用いてレジストマスクを形成し、異方性のドライエッチングを行う。犠牲層とは、後の工程で除去される層を指し、犠牲層を除去することによって空間が設けられることとなる。このような犠牲層は、金属元素、金属化合物、シリコン、シリコン酸化物、またはシリコン窒化物を有する材料から形成することができる。また犠牲層は導電体であっても、絶縁体であってもよい。
【００６６】
第一の犠牲層１０３の膜厚は、第一の犠牲層１０３の材料や、微小構造体の構造および動作方法、犠牲層を除去するためのエッチング方法等、様々な要因を考慮して決定される。例えば、第一の犠牲層１０３が薄すぎればエッチング剤が拡散せずにエッチングされない。また、エッチング後に構造層が座屈するといった現象も生じる。さらに、例えば犠牲層下部に導電層を設け、微小構造体を静電力で動作させる場合、具体的には、導電層と構造層との間で静電力により動作させる場合は、第一の犠牲層が厚すぎると駆動させることができなくなる恐れがある。そのため、第一の犠牲層１０３は例えば０．５μｍ以上３μｍ以下の厚さを有し、１μｍ〜２．５μｍを有すると好ましい。
【００６７】
また、内部応力の大きい材料を犠牲層として利用する場合、一度に厚い犠牲層を成膜することができない。この場合には、成膜やパターニングを繰り返し、第一の犠牲層を厚く形成することも可能である。
【００６８】
次に、半導体素子を構成する半導体層１０４、および微小構造体を構成する構造層１０５となる半導体層を成膜し、任意の形状にパターニングする（図２（Ｂ１）、（Ｂ２）参照）。半導体層（半導体層１０４、および構造層１０５を合わせて半導体層と呼ぶ）は、シリコンを有する材料から形成することができる。シリコンを有する材料には、シリコンからなる材料、ゲルマニウムを０．０１〜４．５ａｔｏｍｉｃ％程度に有するシリコンゲルマニウム材料等がある。
【００６９】
構造層１０５の材料および膜厚は、第一の犠牲層１０３の厚さ、構造層１０５の材料、微小構造体の構造、または犠牲層除去のためのエッチング方法等、様々な要因を考慮して決定される。例えば、構造層１０５を厚く成膜すると内部応力に分布が生じ、反りや座屈の原因となる。逆に、内部応力の分布差が大きい物質を用いて形成した構造層１０５を利用して微小構造体を構成することも可能である。また、構造層１０５の厚さが薄いと、犠牲層のエッチング時に用いる溶液の表面張力によって微小構造体が座屈する恐れがある。このように構造層の膜厚は、座屈等が生じないような厚さとする。例えば、本実施形態の半導体層を用いて構造層１０５を作製する場合、膜厚は０．５μｍ以上１０μｍ以下を有することが好ましい。
【００７０】
また半導体層には、結晶状態を有するもの、非晶質状態を有するものを用いることができるが、本実施の形態では、非晶質半導体層を形成し、加熱処理により結晶化して結晶性半導体層を形成する。加熱処理には、加熱炉、レーザ照射、若しくはレーザビームの代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。
【００７１】
レーザ照射を用いる場合、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。レーザビームとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるレーザビームを用いることができる。このようなレーザビームの基本波、及び第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザビームのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００７２】
なお連続発振の基本波のレーザビームと連続発振の高調波のレーザビームとを照射するようにしてもよいし、連続発振の基本波のレーザビームとパルス発振の高調波のレーザビームとを照射するようにしてもよい。複数のレーザビームを照射することにより、エネルギーを補うことができる。
【００７３】
またパルス発振型のレーザビームであって、半導体層がレーザビームによって溶融してから固化するまでに、次のパルスレーザビームを照射できるような発振周波数でレーザ発振させたレーザビームを用いることもできる。このような周波数でレーザビームを発振させることで、走査方向に向かって連続的に成長した結晶粒を得ることができる。具体的なレーザビームの発振周波数は１０ＭＨｚ以上であって、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を使用する。
【００７４】
その他の加熱処理として加熱炉を用いる場合には、非晶質半導体層を４００〜５５０℃で２〜２０時間かけて加熱する。このとき、徐々に高温となるように温度を４００〜５５０℃の範囲で多段階に設定するとよい。最初の４００℃程度の低温加熱工程により、非晶質半導体層の水素等が出てくるため、結晶化の際の膜荒れを低減することができる。さらに、結晶化を促進させる金属、例えばニッケルを非晶質半導体層上に形成すると、加熱温度を低減することができ好ましい。金属としては、Ｆｅ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ等の金属を用いることもできる。
【００７５】
さらに加熱処理に加えて、上記のようなレーザを用いて照射を行って結晶性半導体層を形成してもよい。
【００７６】
このように形成された構造層１０５の結晶構造は、単結晶と同程度とできる。したがって、構造層１０５の靭性を高めることができる。すなわち、成膜された半導体層（本実施の形態ではシリコンを用いて作製されている）を、金属を用いた熱結晶化、またはレーザ結晶化を行って結晶化する。その結果、構造層の材料として使用される通常の多結晶シリコンに比べて靭性が高い構造層１０５を得ることができる。なお、通常の多結晶シリコンとは、金属を用いずに、熱結晶化のみによって作製される多結晶シリコンのことを示す。このように構造層１０５の靭性を高めることができるのは、結晶化工程により結晶粒界が連続している半導体層を作ることができるためである。構造層１０５は、非晶質シリコンや通常の熱結晶化によって得られる多結晶シリコンと異なり、結晶粒界で共有結合が途切れることのない結晶構造を有する。そのため、結晶粒界が欠陥となって起こる応力集中が起こらず、結果として一般的な多結晶シリコンに比べて破壊応力が高くなる。
【００７７】
さらに、金属を用いて形成される結晶性シリコンは、結晶粒界が連続している。そのため、電子の移動度が大きく、構造体を静電力で制御する場合の構造層の材料として好適である。
【００７８】
さらに、結晶化を助長させる金属を用いて結晶性シリコンを形成する場合、金属を結晶性シリコンに含ませておくことができる。そのため、構造層に導電性を有することができ、微小構造体を静電力で制御する半導体装置として好適である。
【００７９】
また、結晶化を助長させる金属は半導体装置の汚染源となるため、結晶化した後に除去又は低減させることも可能である。この場合、加熱処理又はレーザ照射による結晶化の後、半導体層上にゲッタリングシンクとなる層を形成し、加熱することにより、金属をゲッタリングシンクへ移動させ、金属を除去又は低減させることができる。ゲッタリングシンクには、多結晶半導体層や不純物が添加された半導体層を用いることができる。例えば、半導体層上にアルゴン等の不活性元素が添加された多結晶半導体層を形成し、これをゲッタリングシンクとして適用することができる。不活性元素を添加することによって、多結晶半導体層にひずみを生じさせることができ、ひずみにより効率的に金属を捕獲することができる。またリン等の元素を添加した半導体層を形成することによって、金属を捕獲することもできる。
【００８０】
このような工程によって作製された多結晶シリコンは、構造層１０５にそのまま用いることができる。また、構造層１０５に導電性が必要な場合は、構造層１０５に燐や砒素、ボロン等の不純物元素を添加すれば導電性を付与することが可能である。導電性を持たせた微小構造体は、静電力で制御する半導体装置として好適である。
【００８１】
またこのような多結晶シリコンは、半導体層１０４としても好適である。上記したように、本発明の多結晶シリコンは結晶粒界が連続するように作製される。そのため、電子の移動度を大きくすることができ、半導体素子の性能を高めることができる。
【００８２】
次に、半導体層１０４、および構造層１０５の上に、構造層１０５の上面を覆う第一の絶縁層１０６を形成する（図２（Ｂ１）、（Ｂ２）参照）。半導体層１０４上に設けられた第一の絶縁層１０６は、ゲート絶縁層として機能する。第一の絶縁層１０６は、下地膜１０２と同様、酸化シリコン、窒化シリコン等のシリコンを含む材料を、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜することができる。本実施の形態では、第一の絶縁層１０６としてプラズマＣＶＤ法により１１５ｎｍの厚さの酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。勿論、第一の絶縁層１０６は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁層を単層または積層構造として用いても良い。
【００８３】
また、第一の絶縁層１０６の材料として、高誘電率を有する金属酸化物、例えば、ハフニウム（Ｈｆ）酸化物、を用いることもできる。このような高誘電率材料を、ゲート絶縁層に適用すると、低い電圧で半導体素子を駆動することができ、低消費電力の半導体装置を提供することができる。
【００８４】
また、第一の絶縁層１０６は高密度プラズマ処理によって成膜することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく、欠陥の少ない膜を形成することができる。
【００８５】
このようなプラズマ処理を可能とする成膜室に、半導体層１０４、および構造層１０５が形成された基板を配置し、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理によって、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いガラスやプラスチックを基板１０１として利用することができる。
【００８６】
このような絶縁層の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。
【００８７】
以上のように形成された絶縁層は、第１の絶縁層１０６の成膜時に他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁層は、当該絶縁層と絶縁層に接触する層との間の界面状態を改善することができる。例えば高密度プラズマ処理を用いて第一の絶縁層１０６を形成すると、半導体層との界面状態を改善することができる。その結果、半導体素子の電気特性を向上させることができる。さらに、このように絶縁層を構造層上に成膜することによって、微小構造体に与えるダメージを少なくすることができ、構造層１０５の強度を保つことができる。
【００８８】
ここでは、第一の絶縁層１０６の成膜に高密度プラズマ処理を用いる場合を説明したが、半導体層に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体層表面の改質を行うことができる。その結果、界面状態を改善でき、半導体素子の電気特性を向上させることができる。
【００８９】
さらに、第一の絶縁層１０６の成膜のみではなく、下地膜１０２や他の絶縁層を成膜する場合にも、高密度プラズマ処理を用いて作製することができる。
【００９０】
次に、第一の絶縁層１０６上に半導体素子を構成するゲート電極１０７、および微小構造体を構成する第二の犠牲層１０８となる第一の導電層を形成し、任意の形状にパターニングする（図２（Ｃ１）、（Ｃ２）参照）。第一の導電層（ゲート電極１０７および第二の犠牲層１０８を合わせて第一の導電層と呼ぶ）は、タングステン等、導電性を有する金属や化合物を材料とし、スパッタリング法やＣＶＤ法等を用いて成膜することができる。
【００９１】
当該第一の導電層は第二の犠牲層１０８となる。第二の犠牲層１０８を第一の犠牲層１０３と同時にエッチングする場合、第一の犠牲層１０３と同一の材料、例えばタングステン等を用いて成膜することが望ましい。しかしながら、本発明はこれらの材料に限定されず、第一の犠牲層１０３および第二の犠牲層１０８は異なる材料を用いて作製しても構わない。
【００９２】
また、当該第一の導電層は半導体素子のゲート電極１０７となる。なお、第１の導電層を異なる導電性の材料を用いて積層させ、テーパー状にエッチングすることで、ゲート電極１０７を形成することも可能である。なお図２においては、単層構造を用いてゲート電極を作製する例を示している。
【００９３】
パターニングは、フォトリソグラフィ法を用いてレジストマスクを形成し、異方性のドライエッチングを行う。エッチングの例としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。このとき、エッチング条件（コイル型の電極に印加される電力量、基板１０１側の電極に印加される電力量、基板１０１側の電極の温度等）を決定する。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガスまたはＯ２を適宜用いることができる。
【００９４】
次に、半導体素子を構成する半導体層１０４に不純物元素を添加してＮ型不純物領域１１２、およびＰ型不純物領域１１１を形成する（図３（Ａ１）、（Ａ２）参照）。このような不純物領域は、フォトリソグラフィ法によりレジストマスクを形成し、不純物元素を添加することで選択的に形成することができる。不純物元素を添加する方法は、イオンドープ法またはイオン注入法で行うことができる。Ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い、Ｐ型を付与する不純物元素としては、ボロン（Ｂ）を用いることができる。Ｎ型不純物領域１１２、および、Ｐ型不純物領域１１１には、１×１０２０〜１×１０２１／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加されることが望ましい。
【００９５】
次に、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングすることで、ゲート電極１０７及び第２の犠牲層１０８の側面に接する絶縁層（以下、サイドウォール１０９と記載する）を形成する（図３（Ａ１）、（Ａ２）参照）。サイドウォール１０９によって、ゲート長を短くするにつれて生じる短チャネル効果を防止することができる。
【００９６】
次に、Ｎ型不純物領域１１２を有する半導体層１０４に不純物元素を添加し、サイドウォール１０９下方に設けられたＮ型不純物領域１１２よりも高い不純物濃度を有する高濃度Ｎ型不純物領域１１０を形成する。
【００９７】
また、ゲート電極１０７を異なる導電性材料を積層させ、テーパー状に作製している場合、必ずしもサイドウォール１０９を形成する必要はない。テーパー状に作製されたゲート電極を用いる場合は、一度の不純物元素の添加でＮ型不純物領域１１２および高濃度Ｎ型不純物領域１１０を形成することができるからである。
【００９８】
不純物領域を形成した後、不純物元素を活性化するために加熱処理、赤外光の照射、またはレーザ光の照射を行う。また、活性化と同時に第一の絶縁層１０６へのプラズマダメージや第一の絶縁層１０６と半導体層１０４との界面へのプラズマダメージを回復することができる。特に、室温〜３００℃の雰囲気中において、表面または裏面からエキシマレーザを用いて不純物元素を活性化させると、効果的な活性化を行うことができる。またＹＡＧレーザの第２高調波を照射して活性化させてもよい。ＹＡＧレーザはメンテナンスが少ないため好ましいレーザ照射手段である。
【００９９】
また、酸化窒化シリコン、酸化シリコンなどの絶縁材料からなるパッシベーション膜をゲート電極１０７となる導電層や半導体層１０４を覆うように形成してもよい。その後、加熱処理、赤外光の照射、またはレーザ光の照射を行い、水素化を行うことも可能である。例えば、プラズマＣＶＤ法を用いて、酸化窒化シリコン膜を１００ｎｍの厚さに形成し、その後、クリーンオーブンを用いて、３００〜５５０℃で１〜１２時間加熱し、半導体層１０４の水素化を行うことができる。例えば、クリーンオーブンを用い、窒素雰囲気中で４１０℃、１時間加熱する。この工程は、パッシベーション膜に含まれる水素により、不純物元素添加によって生じた半導体層１０４のダングリングボンドを終端することもできる。また同時に、上述の不純物領域の活性化処理を行うこともできる。
【０１００】
上記の工程により、Ｎ型半導体素子１１３と、Ｐ型半導体素子１１４とが形成される（図３（Ａ１）、（Ａ２）参照）。
【０１０１】
続いて、全体を覆うように第二の絶縁層１１５を形成する（図３（Ｂ１）、（Ｂ２）参照）。第二の絶縁層１１５は、絶縁性を有する無機材料や、有機材料等により形成することができる。
【０１０２】
無機材料は、酸化シリコン、窒化シリコンを用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、シリコン（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【０１０３】
次に、第二の絶縁層１１５および第一の絶縁層１０６を順次エッチングし、第一のコンタクトホール１１６を形成する（図３（Ｂ１）、（Ｂ２）参照）。エッチング処理は、ドライエッチング処理またはウエットエッチング処理を適用することができる。本実施の形態では、ドライエッチングにより第一のコンタクトホール１１６を形成する。
【０１０４】
次に、第二の絶縁層１１５上、および第一のコンタクトホール１１６に第二の導電層１１７を形成し、任意の形状にパターニングすることで、ソース電極、ドレイン電極、および電気回路を構成する配線を形成する（図３（Ｂ１）、（Ｂ２）参照）。第二の導電層１１７は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。
【０１０５】
また、第二の導電層１１７がレイアウトの制約上、矩形となり、角部を有するパターンの場合、丸みを帯びた形状にパターニングすることが好ましい。丸みを帯びた形状にパターニングすることによって、ゴミの発生を抑え歩留まりを向上させることができる。これは、ゲート電極等の導電層をパターニングするときについても同様である。また半導体層をパターニングするときも、その角に丸みを帯びさせると好ましい。
【０１０６】
次に、第二の絶縁層１１５および第一の絶縁層１０６を順次エッチングし、第二のコンタクトホール１１８を形成することで、第一の犠牲層１０３、および第二の犠牲層１０８を露出させる（図４（Ａ１）、（Ａ２）参照）。図４（Ａ１）、（Ａ２）では、微小構造体のみを示す。エッチング処理は、ドライエッチング処理またはウエットエッチング処理を適用することができる。本実施の形態では、ドライエッチングにより第二のコンタクトホール１１８を形成する。第二のコンタクトホール１１８は、第一の犠牲層１０３および第二の犠牲層１０８をエッチング除去するために開口する。したがって、エッチング剤が流入するように、直径を決定する必要がある。例えば、第二のコンタクトホール１１８の直径を２μｍ以上とすることが好ましい。
【０１０７】
また、第二のコンタクトホール１１８は、第一の犠牲層１０３および第二の犠牲層１０８をエッチングしやすいような直径を有するコンタクトホールとして形成してもよい。つまり、上述のように小さな孔として形成する必要はなく、半導体素子上等の第二の絶縁層１１５が必要な部分を残して、犠牲層全体が露出するように第二のコンタクトホール１１８を形成してもよい。その結果、犠牲層の除去にかかる時間を短縮することができる。
【０１０８】
次に、第一の犠牲層１０３、および、第二の犠牲層１０８を第二のコンタクトホール１１８を通してエッチングにより除去する（図４（Ｂ）（Ｃ）参照）。このエッチング工程により、第一の犠牲層が存在した部分に第一の空間１２４が生じ、第二の犠牲層が存在した部分に第二の空間１２６が生じる。エッチングは、犠牲層の材料によって適したウエットエッチング法、またはドライエッチング法を適用することができる。
【０１０９】
例えば、犠牲層がタングステン（Ｗ）である場合、２８％のアンモニアと３１％の過酸化水素水を１：２で混合した溶液に２０分程度漬けることで、犠牲層の除去を行うことができる。犠牲層が二酸化珪素の場合は、４９％フッ酸水溶液１に対してフッ化アンモニウムを７の割合で混合したバッファードフッ酸を用いて、犠牲層の除去を行うことができる。犠牲層がシリコンの場合は、リン酸、ＫＯＨ、ＮａＯＨ、ＣｓＯＨ等のアルカリ金属の水酸化物、ＮＨ４ＯＨ、ヒドラジン、ＥＰＤ（エチレンジアミン、ピロカテコール、水の混合物）、ＴＭＡＨ、ＩＰＡ、ＮＭＤ３溶液等を用いることができる。
【０１１０】
ウエットエッチング後の乾燥に際しては、毛管現象による微小構造体の座屈を防ぐため、粘性の低い有機溶媒（例えばシクロヘキサン）を用いてリンスを行う、もしくは低温低圧の条件で乾燥させる、またはこの両者を組み合わせて行うことができる。
【０１１１】
ここで、第一の犠牲層１０３および第二の犠牲層１０８が異なる材料で形成されており、同一のエッチング剤でエッチングできない場合には、二度に分けて犠牲層をエッチングする。
この場合には、エッチング剤と接する構造層１０５や第二の絶縁層１１５等との選択比を十分に考慮して、エッチング条件を決定する必要がある。
【０１１２】
また、犠牲層は、大気圧など高圧の条件において、Ｆ２やＸｅＦ２を用いてドライエッチングを行うことによって、除去することができる。
【０１１３】
さらに犠牲層除去後の空間に生じる毛管現象による微小構造体の座屈を防ぐため、微小構造体表面に撥水性を持たせるプラズマ処理を行うこともできる。このような工程を用いて第一の犠牲層１０３および第二の犠牲層１０８をエッチング除去することによって、空間が生じ、微小構造体１１９を作製することができる。
【０１１４】
また、微小構造体１１９を静電力で可動させる場合、下地膜１０２の下に共通電極や制御電極等として使用することができる第三の導電層１２０を形成するとよい（図４（Ｄ）参照）。また、下地膜１０２を積層構造にしている場合、当該下地膜１０２の間に第三の導電層１２０を形成することも可能である。第三の導電層１２０は、タングステン等の金属や導電性を有する物質を材料として、ＣＶＤ法等により成膜する。また、必要に応じて任意の形状にパターニングしても良い。
【０１１５】
また、上記の工程では第一の犠牲層１０３の上に半導体層１０４および構造層１０５となる半導体層を成膜しているが、第一の犠牲層１０３の上に絶縁層を成膜し、その後半導体層を成膜することも可能である。このような工程を用いることで、第一の犠牲層１０３を除去する場合に絶縁層によって構造層１０５を保護し、構造層１０５のダメージを低減することができる。
【０１１６】
以上説明した、微小構造体１１９を作製する方法においては、構造層１０５の材料、第一の犠牲層１０３、第二の犠牲層１０８の材料、および犠牲層を除去するエッチング剤を選択する必要がある。例えば、エッチング剤を特定のものに決めた場合、構造層１０５の材料に比べて、エッチングレートが大きい材料を用いて第一の犠牲層１０３および第二の犠牲層１０８を構成すればよい。
【０１１７】
また、構造層１０５を構成する半導体層は、上記の工程を用いて結晶化させた多結晶シリコンを有する層と、非晶質シリコンを有する層とを二層またはそれ以上の層を積層させて形成することもできる。このように半導体層を積層させることで、しなやかさと硬さを併せ持つ構造層１０５を得ることができる。また、積層させる層の厚さの比率によって、しなやかさと硬さのバランスを決めることができる。
【０１１８】
また、ニッケルシリサイドのようなシリコンの合金は一般に強度が高いことが知られている。半導体層の結晶化時に用いる金属を半導体層中の全体または選択的に残しておき、適当な熱処理を加えることで、さらに硬く、導電性の高い微小構造体を作製することができる。
【０１１９】
また、上記のような結晶化に用いた金属を残した層と、多結晶シリコンを有する層とを積層させることで、導電性に優れ、しなやかな構造層を得ることができる。また、非晶質シリコンとシリサイドを有する層を積層することで、導電性に優れ、硬い構造層とすることができる。
【０１２０】
また、金属を全面に添加しレーザ照射や加熱処理を行った場合、シリコンの結晶成長が基板に対して垂直方向に進み、金属を選択的に添加しレーザ照射や加熱処理をおこなったり、または金属を用いないで結晶化した場合、結晶成長が基板に対して平行方向に進む。この結晶方向の異なる層を２層以上積層することで、さらに靭性に優れた材料を得ることができる。結晶成長方向が異なる膜が積層しているため、一つの層で破壊が起きても、結晶方向の違う層には亀裂が伝播しにくい。その結果として破壊が起こりにくく、強度の高い構造層１０５を作製することができる。
【０１２１】
上記のような非晶質シリコンを有する層、多結晶シリコンを有する層、またはニッケルシリサイドを有する層は、必要な厚さを得るために、成膜を繰り返して積層させることも可能である。たとえば、非晶質シリコンを有する層の成膜と、加熱を繰り返すことによって、多結晶シリコンを有する層を積層することができる。また、さらに膜内の応力を緩和するために、成膜後にパターニングも含めて繰り返してもよい。
【０１２２】
例えば図５（Ａ）に示すように、様々な性質を持つシリコンおよびシリコンの化合物を積層させて微小構造体を形成することができる。図５（Ａ）には、基板１０１上に、非晶質シリコンを有する層１５０、多結晶シリコンを有する層１５１、およびニッケルシリサイドを有する層１５２を積層させた場合を示す。本発明は、微小構造体を構成する層を任意に選択し、積層させることができる。また、上記工程の積層は、容易に行うことが可能である。したがって、所望の性質を有する構造層１０５を容易に作製することが可能である。
【０１２３】
さらに、上記工程のように金属を用いた結晶化は、選択的に金属を塗布することで、部分的に結晶化を行うこともできる。たとえば、構造層１０５のうち第一の犠牲層１０３と重なっている部分のみに金属を塗布することで、部分的に結晶化することができる。
【０１２４】
上記のような結晶化は、選択的にレーザを照射することで、部分的に結晶化することもできる。たとえば、構造層１０５のうち第一の犠牲層１０３と重なっている部分のみレーザビームを照射したり、レーザ照射条件を変化させることで、図５（Ｂ）に示すように、梁構造を有する構造層の支柱部分１５５（図中点線の円で囲んだ部分）のみに非晶質シリコンを残し、構造層の梁部分１５４、および構造層が基板と接している部分のみを結晶化させることも可能である。
【０１２５】
上記のように部分的に結晶化することで、様々な組み合わせの材料を得ることができる。たとえば、構造層の駆動させる部分のみ結晶化して、靭性を高めることができる。
【０１２６】
なお、構造層や犠牲層の成膜と結晶化の組み合わせは、上記した例の中から自由に選んで組み合わせることができる。これによって、しなやかさ、および堅さを有する構造層１０５を作製することができる。
【０１２７】
上記工程のように、レーザによる結晶化、または金属とレーザの組み合わせによって結晶化する場合、熱のみによる結晶化に比べて低温で行うことができるため、プロセスに使用できる材料の幅が広がる。例えば、半導体層を加熱のみで結晶化させる場合、１０００℃程度の温度で１時間程度の加熱を行う必要があり、熱に被弱なガラス基板や、融点が１０００℃以下の金属を基板として用いることができない。しかしながら、上記金属を用いた工程によって、歪み点が５９３℃であるガラス基板等を用いることが可能になる。
【０１２８】
また、熱結晶化のみの半導体層に比べて、上記工程によって作製される半導体層は、結晶粒界が連続しているため、共有結合が途切れることが無い。そのため、粒界間の不対結合が欠陥となって起こる応力集中が起こらず、結果として一般的な多結晶シリコンに比べて破壊応力が高くなる。
【０１２９】
また、非晶質シリコンは靭性が低いが塑性変形を起こしにくい。つまり、ガラスのように硬いが脆い物質であるといえる。本発明ではレーザ結晶化を行うため、基板１０１の部位によって非晶質シリコンと多結晶シリコンを作り分けることができる。そうすることによって、靭性に優れた連続粒界を有する多結晶シリコンと、塑性変形を起こしにくい非晶質シリコンを組み合わせた微小構造体１１９を作製することができる。
【０１３０】
また、非晶質シリコンは、一般的に成膜後に内部残留応力が存在する。このため、厚く成膜したり、積層すると剥離が生じることが多い。しかし、上記工程によって作製される多結晶シリコンでは内部応力が緩和し、さらに低温の工程で成膜できるため、成膜と結晶化を繰り返して積層することができ、任意の厚さの半導体層を得ることができる。また、半導体層上に他の材料を用いてパターニングによって膜を形成し、さらにその上に半導体層を成膜することも可能である。
【０１３１】
また、ニッケルシリサイドのようなシリコンの合金は一般に強度が高いことが知られている。触媒に用いるニッケルを半導体層中に選択的に残しておき、適当な熱処理を加えることで、さらに硬く、導電性の高い微小構造体１１９を作製することができる。したがって、構造層１０５の膜厚を薄くすることができ、動作速度が速い、反応性に優れた微小構造体１１９を提供することが可能になる。
【０１３２】
また本発明は、同一基板上に微小構造体および半導体素子を作製することで、組み立てやパッケージが不要な、製造コストのかからない半導体装置を提供することができる。
【０１３３】
（実施の形態２）
次に、上記で説明した本発明の半導体装置を作製するために、同一基板上に微小構造体および半導体素子を作製する方法について、実施の形態１とは異なる方法を、図６〜図１１を用いて説明する。各図面は、上面図、または上面図Ｏ−Ｐ、もしくはＱ−Ｒにおける断面図を示す。
【０１３４】
本発明の微小構造体および半導体素子は、絶縁性基板上に作製することができる。
【０１３５】
まず、絶縁表面を有する基板２０１上に下地膜２０２を形成する（図６（Ａ１）、（Ａ２）参照）。下地膜２０２は酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁層を単層または積層構造で形成することができる。ここでは下地膜２０２として、実施の形態１と同様な２層構造を用いる場合を説明するが、下地膜２０２は絶縁層を単層または２層以上に積層させた構造を用いても良い。
【０１３６】
次に、半導体素子を構成する半導体層２０４および微小構造体を構成する半導体層２０３を成膜し、任意の形状にパターニングする（図６（Ａ１）、（Ａ２）参照）。半導体層２０３、２０４は、実施の形態１と同様な材料、同様な結晶構造を有するものを用いることができる。そして、実施の形態１と同様に、金属を用いた加熱処理によって結晶性半導体層を作製する。
【０１３７】
また、結晶化に用いた金属を有する半導体層は導電性に優れるため、微小構造体を構成する半導体層２０３には金属を残し、半導体素子を構成する半導体層２０４からのみ選択的に金属を除去することも可能である。また、微小構造体を構成する半導体層２０３に含まれる金属を除去した場合、微小構造体を構成する半導体層２０３の一部分は、不純物元素を添加することなく利用することができる。微小構造体を駆動させるにあたって半導体層２０３に導電性が必要な場合は、Ｐ型またはＮ型となる不純物を添加することができる。この不純物添加は、半導体素子の不純物領域を形成する際の不純物添加工程と同時に行うことができる。本工程により導電性を持たせた半導体層２０３は、静電力で制御する微小構造体の構成に好適である。
【０１３８】
次に、半導体層２０３、２０４上に、第一の絶縁層２０５を形成する（図６（Ａ１）、（Ａ２）参照）。第一の絶縁層２０５は、実施の形態１と同様な材料、同様な方法によって形成することができる。半導体素子の領域に形成された第一の絶縁層２０５は、ゲート絶縁層として機能する。
【０１３９】
また、第一の絶縁層２０５は高密度プラズマ処理によって成膜することができ、その条件等は実施の形態１と同様である。
【０１４０】
またさらに第一の絶縁層２０５の成膜に高密度プラズマ処理を用いる場合を説明したが、半導体層２０３、２０４に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体層表面の改質を行うことができる。その結果、界面状態を改善でき、半導体素子や微小構造体の電気特性を向上させることができる。さらに、第一の絶縁層２０５の成膜のみではなく、下地膜２０２や他の絶縁層を成膜する場合にも、高密度プラズマ処理を用いて作製することができる。
【０１４１】
次に、微小構造体を構成する半導体層２０３の上に第一の犠牲層２０６を成膜し、任意の形状にパターニングする（図６（Ｂ１）、（Ｂ２）参照）。第一の犠牲層２０６は、タングステンや窒化シリコン等、金属やシリコンなどの元素や化合物を材料とし、スパッタリング法やＣＶＤ法等を用いて成膜することができる。パターニングには、フォトリソグラフィ法を用いてレジストマスクを形成し、異方性のドライエッチングを行う。
【０１４２】
第一の犠牲層２０６の膜厚は、第一の犠牲層２０６の材料や、微小構造体の構造および動作方法、犠牲層を除去するためのエッチングの方法等、様々な要因を考慮して決定される。例えば、第一の犠牲層２０６が薄すぎればエッチング剤が拡散せずにエッチングされない、または、エッチング後に構造層が座屈するといった現象が生じる。例えば犠牲層下部に導電層を設け、微小構造体を静電力で動作させる場合、第一の犠牲層が厚すぎると微小構造体が犠牲層下部の導電層と構造層との間で静電力による駆動させることができなくなる恐れがある。そのため、第一の犠牲層２０６は０．５μｍ以上３μｍ以下の厚さを有し、好適には１μｍ〜２．５μｍを有することが好ましい。
【０１４３】
次に、第一の犠牲層２０６および第一の絶縁層２０５上に、微小構造体の構造層２０７および第二の犠牲層２０８であり、半導体素子のゲート電極２０９となる導電層を形成し、任意の形状にパターニングする（図６（Ｃ１）、（Ｃ２）参照）。当該導電層は、タングステン等、導電性を有する金属や化合物等を用い、スパッタリング法やＣＶＤ法等を用いて順次成膜することができる。本実施の形態では、導電層を積層する構造を用いる。積層された導電層は、同一材料から形成しても、異なる材料から形成してもよい。
【０１４４】
微小構造体の構造層２０７および半導体素子のゲート電極２０９を構成する第一の導電層２１０を成膜する。当該導電層は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用い、５０ｎｍ〜２μｍ程度形成すればよい。その上に、微小構造体の第二の犠牲層２０８および半導体素子のゲート電極２０９を構成する第二の導電層２１１を成膜する。当該導電層は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用い、１００ｎｍ〜２μｍ程度形成すればよい。また、第一の導電層及び第二の導電層としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体層や、ＡｇＰｄＣｕ合金を用いてもよい。
【０１４５】
また、上記導電層は２層構造に限定されず、３層構造であっても良い。例えば、第一層にタングステン、窒化タングステン等を用い、第二層にアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）、アルミニウムとチタンの合金（Ａｌ−Ｔｉ）を用い、第三層に窒化チタン膜、チタン膜等を用い、順次積層した３層構造としてもよい。この場合、第一層および第二層を微小構造体の構造層とし、第三層を第二の犠牲層とすることができる。また第一層を構造層とし、第二層および第三層を第二の犠牲層とすることもできる。勿論上記導電層は単層構造であってもよい。
【０１４６】
その後、以下に示す手順でパターニングを行い、構造層２０７、第二の犠牲層２０８、およびゲート電極２０９を形成する。まず、エッチングを行う形状にレジストマスクを形成する。次に、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、第二の犠牲層２０８および第二の導電層２１１をエッチングする。このとき、異方性エッチングにより断面を垂直にパターニングしても良いし、テーパー状にエッチングしても良い。次に、コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等のエッチング条件を決定し、構造層２０７及び第一の導電層２１０を所望のテーパー形状にエッチングする。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガスまたはＯ２を用いることができる。
【０１４７】
微小構造体を作製するために犠牲層をエッチングするとき、第二の犠牲層２０８および第一の犠牲層２０６は同時にエッチングすると、工程が少なく好ましい。したがって、第二の犠牲層２０８は第一の犠牲層２０６と同一の材料を用いて成膜することが望ましい。しかしながら、本発明はこれらの材料に限定されず、第一の犠牲層２０６および第二の犠牲層２０８は同一の材料を用いて作製してもよく、異なる材料を用いて作製しても良い。
【０１４８】
次に、半導体素子を構成する半導体層２０４に不純物元素を添加してＮ型不純物領域、およびＰ型不純物領域を形成する。このような不純物領域は、フォトリソグラフィ法によりレジストマスクを形成し、不純物元素を添加するドーピング処理を行うことで選択的に形成することができる。不純物元素を添加する方法は、イオンドープ法またはイオン注入法で行うことができる。Ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い、Ｐ型を付与する不純物元素としては、ボロン（Ｂ）を用いることができる。Ｎ型不純物領域、およびＰ型不純物領域には、１×１０２０〜１×１０２１／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加されることが望ましい。必要に応じて、ゲート電極２０９のエッチングとドーピング処理とを交互に繰り返すことによって、半導体層の不純物濃度を制御し、高濃度不純物領域や低濃度不純物領域を形成することができる。
【０１４９】
また、ゲート電極２０９を単層の導電層で形成した場合や、積層構造の導電層で形成しテーパー状にエッチングしなかった場合、ゲート電極２０９上に絶縁層を形成し、当該絶縁層を異方性エッチングすることで、ゲート電極２０９の側面に接する絶縁層（サイドウォール）を形成することもできる。サイドウォールの作製方法は、実施の形態１と同様である。
【０１５０】
不純物領域を形成した後、不純物元素を活性化するために加熱処理、赤外光の照射、またはレーザ光の照射を行うとよい。活性化手段は、実施の形態１と同様である。
【０１５１】
また、酸化窒化シリコン膜、酸化シリコン膜などの絶縁層からなるパッシベーション膜を導電層や半導体層を覆うように形成した後、加熱処理、赤外光の照射、またはレーザ光の照射を行い、水素化を行ってもよい。水素化の条件は、実施の形態１と同様である。
【０１５２】
上記の工程により、Ｎ型半導体素子２１２およびＰ型半導体素子２１３が形成される（図７（Ａ１）、（Ａ２）参照）。このとき、微小構造体を構成する半導体層２０３には第一の犠牲層２０６、構造層２０７および第二の犠牲層２０８で覆われていない領域に不純物領域が形成されている。
【０１５３】
続いて、全体を覆うように第二の絶縁層２１４を形成する（図７（Ａ１）、（Ａ２）参照）。第二の絶縁層２１４は、絶縁性を有する無機材料や、有機材料等により形成することができる。第二の絶縁層２１４は、実施の形態１で示した第二の絶縁層１１５と同様に作製することができる。
【０１５４】
次に、第二の絶縁層２１４および第一の絶縁層２０５を順次エッチングし、半導体層２０３、２０４および構造層２０７に配線を接続するための第一のコンタクトホール２１５を形成する（図７（Ａ１）、（Ａ２）参照）。エッチング処理は、ドライエッチング法またはウエットエッチング法を適用することができる。本実施の形態では、ドライエッチングにより第一のコンタクトホール２１５を形成する。
【０１５５】
次に、第一のコンタクトホール２１５を充填し、第二の絶縁層２１４を覆うように第三の導電層２１６を形成し、任意の形状にパターニングすることで、ソース電極、ドレイン電極、および電気回路を構成する配線等を形成する（図７（Ａ１）、（Ａ２）参照）。第三の導電層２１６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。
【０１５６】
第三の導電層２１６が角を有するパターンを有する場合、角の部分が丸みを帯びた形状にパターニングすることが好ましいことは、実施の形態１で述べたとおりである。
【０１５７】
次に、第二の絶縁層２１４をエッチングし、第二のコンタクトホール２１７、２１８を形成する。第二のコンタクトホール２１７は第一の犠牲層２０６を露出させるために形成し、第二のコンタクトホール２１８は第二の犠牲層２０８を露出させるために形成する（図７（Ｂ１）、（Ｂ２）参照）。エッチング処理は、ドライエッチング法またはウエットエッチング法を適用することができる。
【０１５８】
本実施の形態では、ドライエッチングにより第二のコンタクトホール２１７、２１８を形成する。第二のコンタクトホール２１７、２１８は、第一の犠牲層２０６および第二の犠牲層２０８をエッチング除去するために開口する。したがって、エッチング剤が流入するように、直径を決定する必要がある。例えば、第二のコンタクトホール２１７、２１８の直径を２μｍ以上とすることが好ましい。
【０１５９】
また、第二のコンタクトホール２１７、２１８は、第一の犠牲層２０６および第二の犠牲層２０８をエッチングしやすいような直径を有するコンタクトホールとして形成してもよい。つまり、上述のように小さな孔として形成する必要はなく、半導体層２０３、２０４上等の第二の絶縁層２１４が必要な部分を残して、犠牲層全体が露出するように第二のコンタクトホール２１７、２１８を形成してもよい。その結果、犠牲層の除去にかかる時間を短縮することができる。
【０１６０】
次に、第一の犠牲層２０６、および第二の犠牲層２０８をエッチングにより除去する（図８（Ａ）（Ｂ）（Ｃ）参照）。ここで図８には、微小構造体のみを表示する。エッチングには、犠牲層の材料によって適したウエットエッチング法を用いるか、またはドライエッチング法を用い、第二のコンタクトホール２１７、２１８を通して犠牲層をエッチング除去することができる。
【０１６１】
例えば、第一の犠牲層又は第二の犠牲層がタングステン（Ｗ）である場合、２８％のアンモニアと３１％の過酸化水素水を１：２で混合した溶液に２０分程度漬けることで行う。第一の犠牲層又は第二の犠牲層が二酸化珪素の場合は、４９％フッ酸水溶液１に対してフッ化アンモニウムを７の割合で混合したバッファードフッ酸を用いる。第一の犠牲層又は第二の犠牲層がシリコンの場合は、リン酸、ＫＯＨ、ＮａＯＨ、ＣｓＯＨ等のアルカリ金属の水酸化物、ＮＨ４ＯＨ、ヒドラジン、ＥＰＤ（エチレンジアミン、ピロカテコール、水の混合物）、ＴＭＡＨ、ＩＰＡ、ＮＭＤ３溶液等を用いる。
【０１６２】
ウエットエッチング後の乾燥に際しては、毛管現象による微小構造体の座屈を防ぐため、粘性の低い有機溶媒（例えばシクロヘキサン）を用いてリンスを行う、もしくは低温低圧の条件で乾燥させるか、またはこの両者の組み合わせによって行う。
【０１６３】
また、第一の犠牲層又は第二の犠牲層は、大気圧など高圧の条件において、Ｆ２やＸｅＦ２を用いてドライエッチングを行うことによって、除去することができる。
【０１６４】
さらに第一の犠牲層又は第二の犠牲層除去後の空間に生じる毛管現象による微小構造体の座屈を防ぐため、微小構造体表面に撥水性を持たせるプラズマ処理を行うこともできる。
このような工程を用いて第一の犠牲層２０６および第二の犠牲層２０８をエッチング除去することによって、空間２４０が生じ、微小構造体２１９を作製することができる。
【０１６５】
以上説明した、微小構造体２１９を作製する方法においては、構造層２０７の材料、第一の犠牲層２０６、第二の犠牲層２０８の材料、および犠牲層を除去するエッチング剤の適当な組み合わせを選択する必要がある。例えば、エッチング剤を特定のものに決めた場合、構造層２０７の材料に比べて、エッチングレートが大きい材料を用いて第一の犠牲層２０６および第二の犠牲層２０８を構成すればよい。
【０１６６】
さらに、第一の犠牲層２０６および第二の犠牲層２０８が異なる材料で形成されており、同一のエッチング剤でエッチングできない場合には、二度に分けて犠牲層をエッチングする必要がある。この場合には、除去しないがエッチング剤と接する層（例えば構造層２０７や第二の絶縁層２１４等）との選択比を十分に考慮する必要がある。
【０１６７】
また、本実施の形態のように、ゲート電極を構成する導電層で微小構造体の構造層を作製することで、強度の高いしなやかな可動部分を有する微小構造体を作製することができる。
【０１６８】
上記工程により構造層２０７および第二の犠牲層２０８を形成し、犠牲層をエッチング除去すると、第二の絶縁層２１４が構造層２０７のテーパー部分に接着して残る（図８（Ｃ）２２０参照）。これは、犠牲層をエッチング除去して微小構造体２１９を形成する際に、構造層２０７の座屈を防ぐための一時的な支持体として利用することができる。
【０１６９】
犠牲層のエッチング除去をウエットエッチングで行う場合、エッチング溶液が構造層２０７と第一の絶縁層２０５との間に入り込み、毛管現象によって構造層２０７と第一の絶縁層２０５とが付着（すなわち座屈）してしまう。これを防ぐために、第二の絶縁層２１４によって支持体を作製することができる。
【０１７０】
構造層２０７のテーパーと第二の絶縁層２１４とが接着している面積は、１００ｎｍ四方から１μｍ四方程度であり、第二の絶縁層２１４の支持体によって上記の付着を防ぐことができる。しかしながら、構造層２０７を可動させて利用する場合、支持体は不必要となる。ここで、微小構造体２１９の半導体層２０３および構造層２０７との間に異なる極性の電荷を付与する、すなわち電圧を印加すると、静電力によって構造層２０７が半導体層２０３側へ引きつけられて下方へたわみ、支持体と構造層２０７とを分離することができる。これは、支持体と構造層２０７とが１００ｎｍ四方から１μｍ四方程度の微小な面積で接着しているからである。
【０１７１】
このように支持体を用いて微小構造体２１９を作製することで、構造層２０７の座屈を防ぐことが可能となる。
【０１７２】
また、上記工程において、工程の一部を変更する、または別の工程を追加することにより、様々な構造を有する微小構造体、および半導体素子を作製することができる。
【０１７３】
例えば、上記工程では、第二の犠牲層２０８をエッチング除去し、構造層２０７のみとしたが、第二の犠牲層２０８をエッチング除去せずに微小構造体を作製することも可能である（図８（Ｄ）（Ｅ）参照）。この場合、第一の犠牲層２０６のみをエッチング除去すればよく、第二の犠牲層２０８をエッチング除去するための第二のコンタクトホール２１８は形成しなくてよい。第一の犠牲層２０６をエッチング除去することによって、空間２４２が生じる。
【０１７４】
また、第一の犠牲層２０６上に、第一の犠牲層２０６と同じ材料を用いて第二の犠牲層２２１を成膜し、その後第四の導電層２２２を順次積層することもできる（図９（Ａ）（Ｂ）（Ｃ）参照）。そして、第一の犠牲層２０６および第二の犠牲層２２１をエッチング除去することによって、空間２４４が生じ、第四の導電層２２２および第二の絶縁層２１４が構造層となる微小構造体を作製することができる。上記方法によって下に空間を有するコンデンサや、カンチレバー、スイッチ等の機能を有する微小構造体２２４を作製することができる（図９（Ｄ）（Ｅ）参照）。
【０１７５】
このとき、犠牲層をエッチングするためのコンタクトホール２２３は、第一のコンタクトホール２１５を形成するときに、同時に形成することができる。また、配線を形成する第三の導電層２１６を形成した後にコンタクトホール２２３を形成してもよい。微小構造体を構成する構造層の形状は、コンタクトホール２２３の形状によって決めることができる。
【０１７６】
また、上記例では、第一の犠牲層２０６および第二の犠牲層２２１を積層しているが、第一の犠牲層２０６を成膜せずに、一層の犠牲層を成膜することも可能である。さらに、上記例では第一の犠牲層２０６および第二の犠牲層２２１を同一材料で成膜し、同時に犠牲層をエッチング除去しているが、本発明はこの例に限定されない。例えば、第一の犠牲層２０６および第二の犠牲層２２１を異なる材料を用いて成膜し、複数回に分けてエッチングし、除去することも可能である。
【０１７７】
また、微小構造体２１９、２２４を保護するために、基板２０１上に作製された半導体装置に対向基板２２５を貼り合わせることもできる（図１０参照）。対向基板２２５を貼り合わせる場合、配線を形成する第三の導電層２１６を形成した後、基板２０１上面に第二の絶縁層２２６を形成し、任意の形状にエッチングを行う。（ここでは第二の絶縁層２１４を第一の絶縁層とする。）このとき、犠牲層および微小構造体となる構造層が露出するように第二の絶縁層２２６をパターニングする。その後、犠牲層をエッチング除去することで、空間２４６を有する微小構造体を作製することができる。図１０で示す空間２４６は、その一端に開放された領域を有している。
【０１７８】
次に、貼り合わせるための対向基板２２５について説明する。対向基板２２５を貼り合わせることによって微小構造体を破壊してしまわないようにするため、基板２０１上に形成された第二の絶縁層２２６と対向する部分に、第三の絶縁層２２７を形成する（図１０（Ａ）参照）。基板２０１上に形成された微小構造体と対向する部分には、絶縁層が形成されておらず基板間に隙間ができるので、基板２０１および対向基板２２５を貼り合わせたときに微小構造体を破壊することがなく好ましい。
【０１７９】
また、対向基板２２５には、第五の導電層２２８、またはアンテナ等を形成することができる（図１０（Ｂ）参照）。第五の導電層２２８は任意の形状にパターニングされており、半導体装置の回路を構成する配線に相当する。この場合は、基板２０１上に形成された第二の絶縁層２２６上に、第一の配線（ここでは第三の導電層２１６のこと）と接続するための配線を形成する第六の導電層２２９を形成する。そして、第六の導電層２２９と第五の導電層２２８とが電気的に接続するように、基板２０１および対向基板２２５を貼り合わせることができる。
【０１８０】
なお、基板と対向基板との貼り合わせは、対向基板に半導体装置の回路を構成する導電層を形成した場合、基板上に形成された導電層と、対向基板上に形成された導電層とを電気的に接続するため、異方性導電材料を用いることが望ましい。ここで、異方性導電材料は、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）を熱硬化させたものや異方性導電膜（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を熱硬化させたものを用いることができる。異方性導電材料は特定の方向（ここでは基板と垂直方向）のみに導電性を有する。異方性導電ペーストは、バインダ層と呼ばれ、主成分が接着剤である層中に、導電性の表面を有する粒子（以下、導電性の粒子という）が分散した構造を有している。異方性導電膜は、熱硬化または熱可塑性の樹脂フィルムの中に導電性の表面を有する粒子（以下、導電性の粒子という）が分散した構造を有している。なお、導電性の表面を有する粒子は、球状の樹脂にニッケル（Ｎｉ）や金（Ａｕ）等をメッキしたものを用いる。不要な部位での導電性粒子間の電気的短絡を防ぐために、シリカ等からなる絶縁性の粒子を混入してもよい。また、対向基板に絶縁層のみを形成した場合には、導電性を有さない接着剤を用いて基板と対向基板とを貼り合わせることができる。
【０１８１】
このとき、上記で説明した工程と同様、基板２０１上に形成された微小構造体２１９、２２４を保護するため、微小構造体と対向しない部分、および第五の導電層２２８と第六の導電層２２９との接続部分は第三の絶縁層２２７を形成し、対向基板２２５が微小構造体２１９、２２４に接触しないようにすると望ましい。また、第五の導電層２２８は、第三の絶縁層２２７上部のみに形成されていても良いし、第三の絶縁層２２７上部および下部に形成され、それらが電気的に接続されていても良い（図１０（Ｂ）参照）。
【０１８２】
さらに、上記工程によって作製される半導体装置は、基板２０１から剥離して、別の基板や物体に貼り付けることができる。例えば、半導体装置をガラス基板上に作製し、その後、ガラスよりも薄くて柔らかいプラスチック等の可撓性基板に転置することができる。
【０１８３】
半導体装置を基板２０１から剥離する場合、下地膜２０２を作製するときに、剥離層２３０を形成する（図１１（Ａ）参照）。剥離層２３０は下地膜の下方又は積層された下地膜の間に成膜することができる。そして、上記の工程において第三の導電層２１６を形成した後、犠牲層をエッチングするための第二のコンタクトホール２１７、２１８を形成する前に、半導体装置を基板から剥離する。
【０１８４】
剥離には様々な方法があるが、ここでは一例を示す。まず、剥離層２３０が露出するように開口部２３１を形成し、開口部２３１にエッチング剤を導入し、剥離層２３０を部分的に除去する（図１１（Ｂ）参照）。次に、基板２０１上面方向から剥離のための基板２３２を接着し、剥離層２３０を境に半導体素子および微小構造体を基板２０１から剥離し、基板２３２へ移し取る。次に、半導体素子および微小構造体が基板２０１と接していた側に可撓性基板２３３を接着する。そして上面方向から貼り付けた剥離のための基板２３２を剥がし取ることで、基板を転置することができる。
【０１８５】
そして、犠牲層が露出するようにコンタクトホールを形成し、犠牲層をエッチング除去することで微小構造体が作製される。また、剥離時に第三の導電層２１６等を保護するために、配線上に保護膜を成膜しても良い。
【０１８６】
さらに、微小構造体を保護する必要がある場合には、上記で説明した対向基板２２５を貼り付けることも可能である。
【０１８７】
本実施の形態においては、開口部２３１から剥離層２３０をエッチングした後に、半導体素子および微小構造体を他の基板２３３へ転置する方法を挙げたが、本発明はこの例には限定されない。例えば、剥離層２３０をエッチング工程のみで除去した後、半導体素子および微小構造体をほかの基板２３３へ転置する方法や、剥離層２３０を設けず、基板２０１上面から剥離のための基板２３２を貼り付けて半導体素子および微小構造体を基板２０１から剥がし取る方法がある。さらに、基板２０１を裏面から研磨し、半導体素子および微小構造体を得る方法などがあり、これらの方法を適宜組み合わせて行うことも可能である。基板２０１を裏面から研磨する以外の方法を用いて、他の基板２３３へ移しかえる工程を用いると、基板２０１が再利用できる利点がある。
【０１８８】
上記のように、基板２０１上に作製した半導体素子および微小構造体を剥離し、可撓性を有する基板２３３に貼り付けることで、薄くて柔らかく小型な半導体装置を作製することができる。
【０１８９】
上記工程のように、レーザによる結晶化、または金属とレーザの組み合わせによって結晶化する場合、熱のみによる結晶化に比べて低温で行うことができるため、プロセスに使用できる材料の幅が広がる。例えば、半導体層を加熱のみで結晶化させる場合、１０００℃程度の温度で１時間程度の加熱を行う必要があり、熱に被弱なガラス基板や、融点が１０００℃以下の金属を用いることができない。しかしながら、上記金属を用いた工程によって、歪み点が５９３℃であるガラス基板等を用いることが可能になる。
【０１９０】
また、熱結晶化のみの半導体層に比べて、上記工程によって作製される半導体層は、結晶粒界が連続しているため、共有結合が途切れることが無い。そのため、粒界間の不対結合が欠陥となって起こる応力集中が起こらず、結果として一般的な多結晶シリコンに比べて破壊応力が高くなる。
【０１９１】
また、非晶質シリコンは、一般的に成膜後に内部残留応力が存在する。このため、厚く成膜することが難しい。一方、上記工程によって作製される多結晶シリコンでは内部応力が緩和し、さらに低温の工程で成膜できるため、成膜と結晶化を繰り返して任意の厚さの半導体層を得ることができる。また、半導体層上に他の材料をパターニングし、さらにその上に半導体層を成膜することも可能である。
【０１９２】
また、ニッケルシリサイドのようなシリコンの合金は一般に強度が高いことが知られている。結晶化に用いる金属を半導体層中に選択的に残しておき、適当な熱処理を加えることで、さらに硬く、導電性の高い微小構造体２１９を作製することができる。したがって、本実施の形態で説明したように半導体層を微小構造体の下部の電極として使用する場合に優れている。
【０１９３】
また本発明は、同一基板上に微小構造体および半導体素子を作製することで、組み立てやパッケージが不要な、製造コストのかからない半導体装置を提供することができる。
【０１９４】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【０１９５】
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置の例を説明する。本発明の半導体装置は、微小構造体で作製したセンシング素子を用いてセンサ装置３０１を構成することができる。
【０１９６】
図１２（Ａ）に、本発明の半導体装置の一形態であるセンサ装置３０１の構成を示す。本実施の形態のセンサ装置３０１は、半導体素子を有する電気回路部３０２、および微小構造体によって構成されている構造体部３０３を有する。
【０１９７】
構造体部３０３は、外界の圧力や物質の濃度、気体や液体の流量等を検知する、微小構造体によって構成される検知素子３０４を有する。
【０１９８】
電気回路部３０２は、Ａ／Ｄ変換回路３０５、制御回路３０６、インターフェース３０７、およびメモリ３０８等を有する。
【０１９９】
Ａ／Ｄ変換回路３０５は、検知素子から伝えられた情報をデジタル信号に変換する。制御回路はＡ／Ｄ変換回路を制御して、当該デジタル信号をメモリに記憶する等を行う。インターフェース３０７は、外部の制御装置３１０から駆動電力を受ける、制御信号を受信する、または外部の制御装置３１０へセンサ装置３０１が得た情報を送信する、等を行う。メモリは、得られた情報や、センサ装置固有の情報等を記憶する。
【０２００】
また、電気回路部３０２は、構造体部３０３から受信した信号を増幅する増幅回路や、構造体部３０３が得た情報を処理するための中央演算処理回路等を有することも可能である。
【０２０１】
外部の制御装置３１０は、センサ装置３０１を制御する信号を送信する、センサ装置３０１が得た情報を受信する、またはセンサ装置に駆動電力を供給する等の動作を行う。
【０２０２】
上記構成を有するセンサ装置３０１によって、外界の圧力や物質の濃度、気体や液体の流量、温度等を検知することができる。また、当該センサ装置が中央処理演算回路を有することで、検知した情報をセンサ装置内で処理し、他の装置を制御する制御信号を生成し出力するようなセンサ装置を実現することも可能である。
【０２０３】
図１２（Ｂ）に、検知素子３０４の構造例を、断面図によって示す。図１２（Ｂ）に示す検知素子３０４は、下地膜の下方に第二の導電層３２１と、構造層である第一の導電層３２０とを有し、容量を構成する。第一の導電層３２０の下方には、空間３２２を有する。さらに、第一の導電層３２０は、静電力や圧力等を受けて可動するため、検知素子３０４は、第一の導電層と第二の導電層との間の距離が変化する可変容量となる。
【０２０４】
この構造を利用して、検知素子３０４は、圧力によって第一の導電層３２０が可動する圧力検知素子として利用することができる。
【０２０５】
また、図１２（Ｂ）に示す検知素子３０４において、第一の導電層３２０を、熱膨張率の異なる２種類の物質を積層させて作製することができる。この場合、第一の導電層３２０は温度変化によって可動するので、検知素子３０４は、温度検知素子として利用することが可能である。
【０２０６】
本発明は上記の構成例のみに限定されることはない。つまり、本実施の形態ではセンサ装置内部に、半導体素子を有し微小構造体を制御する電気回路、および電気回路によって制御される、微小構造体で構成され、何らかの物理量を検知する検知素子を有することを特徴とする。さらに、上記センサ装置は、上記実施の形態で説明した作製方法を用いて作製されていることを特徴とする。
【０２０７】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【０２０８】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置の具体的な例を説明する。本発明の半導体装置は、記憶素子に微小構造体を有する記憶装置を構成することができる。本実施の形態では、デコーダ等の周辺回路は半導体素子等を用いて構成し、メモリセル内部を、微小構造体を用いて構成する記憶装置の例を示す。
【０２０９】
図１３に、本発明の半導体装置の一形態である記憶装置４０１の構成を示す。
【０２１０】
記憶装置４０１は、メモリセルアレイ４０２、デコーダ４０３、４０４、セレクタ４０５、読み出し・書き込み回路４０６を有する。上記デコーダ４０３、４０４、セレクタ４０５の構成は、公知の技術を用いることができる。
【０２１１】
メモリセル４０９は、例えば、記憶素子を制御するスイッチ素子４０７および記憶素子４０８を有することができる。本実施の形態で説明する記憶装置４０１は、当該スイッチ素子４０７、および／または記憶素子４０８が微小構造体で構成されていることを特徴とする。
【０２１２】
図１４にメモリセル４０９の構成例を示す。図１４（Ａ）はメモリセル４０９の回路図、図１４（Ｂ）に構造の断面図を示している。
【０２１３】
図１４（Ａ）に示すように、メモリセル４０９は、トランジスタ４１０で構成されたスイッチ素子４０７、および微小構造体で構成された記憶素子４０８で構成される。
【０２１４】
図１４（Ｂ）が示すように、記憶素子４０８は、実施の形態１または実施の形態２で説明した作製方法を用いて作製された微小構造体である。記憶素子４０８は、下地膜の下に第一の導電層を有し、構造層である第二の導電層を有するコンデンサを有する。そして、上記第二の導電層は、スイッチ素子４０７の二つの高濃度不純物領域の一方に接続されている。
【０２１５】
また、上記第一の導電層は、記憶装置４０１が有する全てのメモリセル４０９の記憶素子４０８に共通して接続されている。当該第一の導電層は、記憶装置の読み出し時、および書き込み時に、全ての記憶素子に共通の電位を与えるものであり、共通電極４１１となる。
【０２１６】
また図１５は、微小構造体で作製されたスイッチ素子４０７および記憶素子４０８を有するメモリセル４０９の例を示す。図１５はメモリセル４０９の構造を斜視図で示している。
【０２１７】
スイッチ素子４０７および記憶素子４０８は、実施の形態１または実施の形態２で説明した作製方法を用いる。スイッチ素子４０７は、片持ち梁を組み合わせた構造のスイッチとして機能する微小構造体であり、記憶素子４０８は、梁構造のコンデンサとして機能する微小構造体である。
【０２１８】
ここで、スイッチ素子４０７の構造について説明する。スイッチ素子４０７は、基板上に犠牲層４２０および構造層４２１を積層しており、可動する片持ち梁４２２下がエッチングされていれば良い。また、構造層４２１には、制御電極４２３及び導電体４２４が含まれている。
【０２１９】
微小構造体を用いて作製するスイッチは、オフ時にスイッチを介した信号伝達経路が完全に絶縁する利点がある。さらには、スイッチのオン・オフを制御する制御系と、信号伝達経路とを絶縁することができるという利点もある。
【０２２０】
上記構成を有する記憶装置は、揮発性のメモリ、代表的にはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として使用することができる。周辺の回路構成および駆動方法等は、公知の技術を用いることができる。
【０２２１】
メモリセルを構成する微小構造体は、微小な大きさ（例えばμｍ単位）に作製することによりスケーリング則が適用されるため、スイッチの応答速度が速い、駆動に大きな力が必要ないといった利点がある。また、スイッチ素子４０７を微小構造体で作製することによって、被選択の記憶素子４０８を完全に絶縁することが可能となり、低消費電力の記憶装置４０１を実現することができる。
【０２２２】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【０２２３】
（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体装置の例を説明する。
【０２２４】
本発明の半導体装置は、例えば、混合物から特定物を分別する分別装置として構成することができる。以下に当該分別装置の説明を行う。
【０２２５】
図１６に、本実施の形態の分別装置の基本的な構成例を示す。ここでは、分別装置の例として、２種類以上の物質の混合気体から、特定物質の気体を分別する分別装置を説明する。
【０２２６】
分別装置５０１は、電気回路部５０２および構造体部５０３に大別され、構造体部５０３は検知手段５０４、および複数の開閉手段５０５を有する。電気回路部５０２は信号処理手段５０６、開閉制御手段５０７、情報記憶手段５０８、および通信手段５０９を有する。
【０２２７】
ここで、検知手段５０４および開閉手段５０５は、分別する気体分子程度の大きさを有する微小構造体によって構成する。検知手段５０４は、一つの開閉手段５０５に隣接して一つ設けられ、どのような物質が開閉手段５０５の近くに存在するかを検知する。開閉手段５０５は通過口を有し、開閉制御手段５０７からの制御信号を受け、特定の物質が近くに存在したときのみ通過口を開いて特定の物質を通過させる。
【０２２８】
信号処理手段５０６は、検知手段５０４から伝えられる信号を、増幅、Ａ／Ｄ変換等で加工し、開閉制御手段５０７に伝達する。開閉制御手段５０７は、検知手段５０４から伝えられた信号をもとに開閉手段５０５を制御する。情報記憶手段５０８は、当該分別装置５０１を動作させるプログラムファイルや分別装置５０１固有の情報等を記憶している。通信手段５０９は、外部の制御装置５１０と通信を行う。
【０２２９】
外部の制御装置５１０は、通信手段５１１、情報処理手段５１２、表示手段５１３、および入力手段５１４、等を有する。
【０２３０】
通信手段５１１は、分別装置５０１を制御する信号を送信する、分別装置５０１が得た情報を受信する、または分別装置５０１に駆動電力を供給する等を行う。情報処理手段５１２は、分別装置５０１から受信した情報を処理する、入力手段から入力された情報を分別装置５０１に伝えるために処理する、等を行う。表示手段５１３は、分別装置５０１から得られた情報や、分別装置５０１の動作状況等を表示する。入力手段５１４は、情報を入力する手段を使用者に提供する。
【０２３１】
図１６（Ｂ）に分別装置５０１を利用する一形態を示す。上記構成を有する分別装置５０１は、混合物質層５２０および特定物質層５２１との間に設置される。分別装置５０１は外部の制御装置５１０から、どの物質を分別するか、等の情報を受信すると、検知手段５０４によって開閉手段５０５のすぐ近くにどのような物質が存在するかを検出する。次に、信号処理手段５０６によって検出信号を加工して開閉制御手段５０７に伝える。開閉制御手段５０７は、開閉手段５０５のすぐ近くに分別するべき物質が存在する時のみ通過口を開くように開閉手段５０５を制御する。そして、開閉手段５０５は開閉制御手段５０７からの制御をうけて、分別する物質のみを通過口から通過させる。
【０２３２】
上記動作により、分別装置５０１は２種類以上の混合気体から特定物質の気体を分別することができる。また、上記分別装置５０１は、気体の分別のみに制限されない。上記の構成を用いることによって、例えば、特定の細胞を分別する装置として構成することも可能である。その例として、紫外線を照射すると蛍光する細胞のみを分別するように制御することができる。さらには、微小な粒界を有する粒子、例えば、放射性物質を含む粒子のみを分別する、磁性を有する鉱石の粒子のみを分別する、等の機能を有する分別装置を実現することができる。
【０２３３】
本発明は、上記の分別装置５０１、混合物質層５２０、特定物質層５２１、および、外部の制御装置５１０を有し、混合物質から特定の物質を分別する分別システムを提供することができる。
【０２３４】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【実施例１】
【０２３５】
本発明の半導体装置の構造層は、例えば、上記の工程を用いて結晶化させた多結晶シリコンを有する層と、非晶質シリコンを有する層とを積層させて形成することができる。上記で示す多結晶シリコンを有する層と非晶質シリコンを有する層のように、結晶状態の異なるシリコン層は、異なった機械的特性を有する。したがって、積層させたり、選択的な領域に形成して構造層を形成することで、様々な用途に応じた微小構造体を作製することができる。本実施例では、これらの層の機械的特性を測定した結果を示す。
【０２３６】
結晶状態が異なるシリコン層の機械的特性の違いを調べるため、ＣＶＤ法を用いて成膜した非晶質シリコンを有する層と、多結晶シリコンを有する層の複合弾性率、およびインデンテーション硬さの測定を行った。ここで、多結晶シリコンを有する層は、非晶質シリコンを有する層を金属触媒を用いてレーザー結晶化させたものである。
【０２３７】
試料に用いた非晶質シリコンを有する層は、石英基板上に、下地層として厚さ５０ｎｍの窒化シリコン層、および厚さ１００ｎｍの酸化シリコン層をＣＶＤ法により形成し、その下地層上に、非晶質シリコン層をＣＶＤ法によって形成した。
【０２３８】
また、試料に用いた多結晶シリコンを有する層は、連続発振型のレーザを用いて、上記と同様に形成した非晶質シリコンを有する層を結晶化させて形成した。ここで、結晶化に用いたレーザビームのエネルギー密度は９〜９．５Ｗ／ｃｍ２、走査速度は３５ｃｍ／ｓｅｃとした。
【０２３９】
ここで、試料に用いた非晶質シリコンを有する層は６６ｎｍの厚さで形成し、レーザ照射によって結晶化した多結晶シリコンを有する層の厚さは約６０ｎｍであった。
【０２４０】
測定は、三角錐形の圧子を試料に押し込むナノインデンテーション測定によって行った。測定条件は圧子の単一押し込みであり、使用した圧子はダイヤモンド製のＢｅｒｋｏｖｉｃｈ圧子である。したがって、圧子の弾性率は約１０００ＧＰａ、ポアソン比は約０．１である。
【０２４１】
測定した複合弾性率は下記数式（１）で表される、試料および圧子の弾性率を複合した弾性率である。数式（１）においてＥｒは複合弾性率、Ｅはヤング率、νはポアソン比である。また、数式（１）の第１項（ｓａｍｐｌｅで示す項）は試料の弾性率が寄与する項であり、第２項（ｉｎｄｅｎｔｅｒで示す項）は圧子の弾性率が寄与する項である。
【０２４２】
数式（１）に示されるように、複合弾性率は、試料の弾性率が寄与する第１項と、圧子の弾性率が寄与する第２項との和で求められる。しかしながら、圧子の弾性率は試料に比べて非常に大きいため、第２項は無視することができ、複合弾性率は近似的に試料の弾性率を示す。
【０２４３】
また、インデンテーション硬さとは、インデンテーション法によって測定される硬さであり、圧子の最大圧入加重を、最大圧入時の射影面積で割って求められる。ここで、圧入時の射影面積は、圧子の幾何学的な形状と、圧子が試料を押し込んだ時の接触深さによって求められる。このインデンテーション硬さに７６を乗じることによって、硬さの指標として一般的に使用されているビッカース硬さと等価に扱うことができる。
【０２４４】
【数１】
0004519804.tif 000002
【０２４５】
表１に、多結晶シリコンを有する層と、非晶質シリコンを有する層の複合弾性率およびインデンテーション硬さの測定結果を示す。結果は３回の測定結果の平均値を示している。
【０２４６】
表１に示す結果より、多結晶シリコンを有する層は、非晶質シリコンを有する層よりも高い弾性率を有する。すなわち、構造を曲げるような力が働いた場合に、多結晶シリコンを有する層は非晶質シリコンを有する層よりも、曲げによる破壊に強いということを示している。
【０２４７】
さらに、表１に示す結果より、多結晶シリコンを有する層は非晶質シリコンを有する層よりも硬いことが示されている。
【０２４８】
【表１】
0004519804.tif 000003
【０２４９】
このように弾性率や硬さの異なる半導体層を積層することで、曲げる力に対して強いしなやかさと、硬さを併せ持つ微小構造体を作製することができる。例えば上記の層を積層させることによって、多結晶シリコンを有する層の結晶欠陥から破壊がおきても、非晶質シリコンを有する層には破壊が伝播しにくいため、そこで破壊を止めることができる。このように、積層させる層の厚さの比率によって、しなやかさと硬さのバランスを決めることができる。
【０２５０】
このように、異なる性質を持つシリコンの層や、シリコン化合物の層を積層させたり部分的に形成することによって、しなやかさやかたさ、または導電性等、所望の性質を有する構造層を有する微小構造体を作製することができる。
【図面の簡単な説明】
【０２５１】
【図１】本発明の半導体装置を説明する図。
【図２】本発明の半導体装置を作製する方法を説明する図。
【図３】本発明の半導体装置を作製する方法を説明する図。
【図４】本発明の半導体装置を作製する方法を説明する図。
【図５】本発明の半導体装置を作製する方法を説明する図。
【図６】本発明の半導体装置を作製する方法を説明する図。
【図７】本発明の半導体装置を作製する方法を説明する図。
【図８】本発明の半導体装置を作製する方法を説明する図。
【図９】本発明の半導体装置を作製する方法を説明する図。
【図１０】本発明の半導体装置を作製する方法を説明する図。
【図１１】本発明の半導体装置を作製する方法を説明する図。
【図１２】本発明の半導体装置の一形態を説明する図。
【図１３】メモリセルの構成を説明する図。
【図１４】メモリセルの構成を説明する図。
【図１５】本発明の半導体装置の一形態を説明する図。
【図１６】本発明の半導体装置の一形態を説明する図。
【符号の説明】
【０２５２】
１０    外部の制御装置
１１    半導体装置
１２    電気回路部
１３    構造体部
１４    制御回路
１５    インターフェース
１６    センサ
１７    アクチュエータ
１０１    基板
１０２    下地膜
１０３    第一の犠牲層
１０４    半導体層
１０５    構造層
１０６    第一の絶縁層
１０７    ゲート電極
１０８    第二の犠牲層
１０９    サイドウォール
１１０    高濃度Ｎ型不純物領域
１１１    Ｐ型不純物領域
１１２    Ｎ型不純物領域
１１３    Ｎ型半導体素子
１１４    Ｐ型半導体素子
１１５    第二の絶縁層
１１６    第一のコンタクトホール
１１７    第二の導電層
１１８    第二のコンタクトホール
１１９    微小構造体
１２０    第三の導電層
１２４    第一の空間
１２６    第二の空間
１５０    非晶質シリコンを有する層
１５１    多結晶シリコンを有する層
１５２    ニッケルシリサイドを有する層
１５４    構造層の梁部分
１５５    構造層の支柱部分
２０１    基板
２０２    下地膜
２０３    微小構造体を構成する半導体層
２０４    半導体素子を構成する半導体層
２０５    第一の絶縁層
２０６    第一の犠牲層
２０７    構造層
２０８    第二の犠牲層
２０９    ゲート電極
２１０    第一の導電層
２１１    第二の導電層
２１２    Ｎ型半導体素子
２１３    Ｐ型半導体素子
２１４    第二の絶縁層
２１５    第一のコンタクトホール
２１６    第三の導電層
２１７    第二のコンタクトホール
２１８    第二のコンタクトホール
２１９    微小構造体
２２０    （Ｃ）
２２１    第二の犠牲層
２２２    第四の導電層
２２３    コンタクトホール
２２４    微小構造体
２２５    対向基板
２２６    第二の絶縁層
２２７    第三の絶縁層
２２８    第五の導電層
２２９    第六の導電層
２３０    剥離層
２３１    開口部
２３２    基板
２３３    基板
２４０    空間
２４２    空間
２４４    空間
２４６    空間
３０１    センサ装置
３０２    電気回路部
３０３    構造体部
３０４    検知素子
３０５    Ａ／Ｄ変換回路
３０６    制御回路
３０７    インターフェース
３０８    メモリ
３１０    外部の制御装置
３２０    第一の導電層
３２１    第二の導電層
３２２    空間
４０１    記憶装置
４０２    メモリセルアレイ
４０３    デコーダ
４０４    デコーダ
４０５    セレクタ
４０６    読み出し・書き込み回路
４０７    スイッチ素子
４０８    記憶素子
４０９    メモリセル
４１０    トランジスタ
４１１    共通電極
４２０    犠牲層
４２１    構造層
４２２    片持ち梁
４２３    制御電極
４２４    導電体
５０１    分別装置
５０２    電気回路部
５０３    構造体部
５０４    検知手段
５０５    開閉手段
５０６    信号処理手段
５０７    開閉制御手段
５０８    情報記憶手段
５０９    通信手段
５１０    外部の制御装置
５１１    通信手段
５１２    情報処理手段
５１３    表示手段
５１４    入力手段
５２０    混合物質層
５２１    特定物質層
【図１】
0004519804.tif 000004
【図２】
0004519804.tif 000005
【図３】
0004519804.tif 000006
【図４】
0004519804.tif 000007
【図５】
0004519804.tif 000008
【図６】
0004519804.tif 000009
【図７】
0004519804.tif 000010
【図８】
0004519804.tif 000011
【図９】
0004519804.tif 000012
【図１０】
0004519804.tif 000013
【図１１】
0004519804.tif 000014
【図１２】
0004519804.tif 000015
【図１３】
0004519804.tif 000016
【図１４】
0004519804.tif 000017
【図１５】
0004519804.tif 000018
【図１６】
0004519804.tif 000019