(57)【特許請求の範囲】
【請求項１】
複数のビット線対と、複数のビット線対と直交する方向に配設される複数のワード線との交差部にそれぞれ配設された複数のメモリセルを有するメモリセルアレイと、
前記複数のビット線対にそれぞれ接続されている複数のパービットセンス回路と、
を備え、
前記複数のパービットセンス回路の各々は、
前記ビット線対に接続され、入力されるビット線対選択信号が非活性状態のとき、前記ビット線対の電圧を第１のレベルに設定する第１の回路と、
前記ビット線対に接続され、前記ビット線対選択信号が活性状態とされ、且つ入力されるセンス回路活性化信号が活性状態のとき、選択されたメモリセルから前記ビット線対に読み出される信号に応じて前記ビット線対を互いに相補のレベルに設定する第２の回路と、
前記ビット線対に接続され、書き込みデータ信号を入力し、前記ビット線対選択信号が活性状態のとき、前記書き込みデータ信号に基づき、前記第１のレベルに共通に設定されている前記ビット線対のうちの一方のビット線を、前記第１のレベルと相補の第２のレベルに設定し、相補の書き込みデータを前記ビット線対に設定する第３の回路と、
を含み、
前記複数のパービットセンス回路の各々から前記ビット線対の一方のビット線を入力し選択されたビット線対に読み出されたデータを出力するデータ出力回路を備え、
前記データ出力回路が、入力される複数のビット線の全てが前記第１のレベルである場合に第１の論理値を出力し、少なくともいずれか１つのビット線が前記第２のレベルである場合に第２の論理値を出力する第４の回路と、
前記第４の回路の出力信号を入力とし、前記出力信号の値に基づき、データ出力線に読み出しデータを出力する第５の回路と、
を含む、ことを特徴とする半導体記憶装置。
【請求項２】
前記パービットセンス回路において、前記第２の回路は、前記ビット線対間に接続され、選択されたメモリセルから前記ビット線対に読み出される信号に応じて、前記ビット線対の一方のビット線を、前記第１のレベルに対応した電源側から前記第１のレベルに設定する第１のラッチ回路と、
前記ビット線対の他方のビット線を前記第２のレベルに対応した電源電位に接続することで、前記第２のレベルに設定する第２のラッチ回路と、
を備え、
前記第２のラッチ回路は、前記ビット線選択信号でオン・オフ制御されるスイッチを介して前記第２のレベルに対応した電源電位と接続される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２のラッチ回路において、前記第２のレベルに対応した電源電位は、前記センス回路活性化信号の反転信号線から供給される、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
複数のビット線対と、前記複数のビット線対と直交する方向に配設される複数のワード線との交差部にそれぞれ配設された複数のメモリセルを有するメモリセルアレイと、
前記複数のビット線対にそれぞれ接続されている複数のパービットセンス回路と、
前記複数のパービットセンス回路の各々から前記ビット線対の一方のビット線を入力し選択されたビット線対に読み出されたデータを出力するデータ出力回路と、
を備え、
前記各パービットセンス回路は、
前記ビット線対に接続され、前記ビット線対を第１の電源電位に設定するプリチャージ回路と、
前記ビット線対に接続され、前記ビット線対のうちの一方のビット線が第２の電源電位に設定されたときに、前記ビット線対のうちの他方のビット線を前記第１の電源電位に設定する第１のラッチ回路と、
前記ビット線対に接続され、前記ビット線対のうちの一方のビット線が前記第２の電源電位に設定される場合に、前記一方のビット線の前記第２の電源電位への設定を補助する第２のラッチ回路と、
前記ビット線対に接続され、書き込みデータ信号を入力し、前記書き込みデータ信号の値に応じて前記ビット線対のうち一方のビット線を、前記第２の電源電位に設定するデータ書き込み回路と、
を備え、
前記プリチャージ回路、前記データ書き込み回路、及び、前記第２のラッチ部は、入力されるビット線対選択信号によって活性化／非活性化の制御が行われ、
前記データ出力回路が、前記複数のパービットセンス回路からの複数のビット線対の各々について一方のビット線を入力とし、入力された複数のビット線の全てが前記第１の電源電位である場合に第１の論理値を出力し、少なくともいずれか１つが前記第２の電源電位である場合に第２の論理値を出力する論理回路と、
前記論理回路の出力信号を入力し、前記出力信号に基づき、データ出力線を駆動する出力トランジスタと、
を備えている、ことを特徴とする半導体記憶装置。
【請求項５】
前記プリチャージ回路が、ソースが第１の電源に共通に接続され、ドレインが前記ビット線対にそれぞれ接続され、ゲートが前記ビット線対選択信号に接続されている、第１導電型の第１及び第２のＭＯＳトランジスタよりなる、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１のラッチ回路が、ソースが前記第１の電源に共通に接続され、ドレインが前記ビット線対を構成する第１、第２のビット線にそれぞれ接続され、ゲートが前記第２、第１のビット線にそれぞれ交差接続されてなる、第１導電型の第３及び第４のＭＯＳトランジスタよりなる、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記第２のラッチ回路が、ドレインが前記ビット線対を構成する第１、第２のビット線にそれぞれ接続され、ゲートが前記第２、第１のビット線にそれぞれ交差接続され、ソース同士が共通に接続されてなる、第２導電型の第１及び第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのソースの共通接続ノードと、センス回路活性化信号の反転信号との間に接続され、ゲートに前記ビット線対選択信号が接続されオン・オフ制御される第２導電型の第３のＭＯＳトランジスタと、
を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項８】
前記データ書き込み回路が、ドレインが前記ビット線対を構成する第１、第２のビット線にそれぞれ接続され、ゲートが相補の書き込みデータ信号線対にそれぞれ接続され、ソース同士が共通に接続されてなる、第２導電型の第４及び第５のＭＯＳトランジスタと、
前記第４及び第５のＭＯＳトランジスタのソースの共通接続ノードと、第２の電源電位間に接続され、ゲートに前記ビット線対選択信号が接続されオン・オフ制御される第２導電型の第６のＭＯＳトランジスタと、
を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項９】
前記データ書き込み回路が、前記ビット線対を構成する第１のビット線と、前記第２の電源電位間に直列形態に接続される、第２導電型の第４及び第５のＭＯＳトランジスタと、
前記ビット線対を構成する第２のビット線と、前記第２の電源電位間に直列形態に接続される、第２導電型の第６及び第７のＭＯＳトランジスタと、
を備え、
前記第４及び第６のＭＯＳトランジスタのゲートは、相補の書き込みデータ信号線対にそれぞれ接続され、
前記第５及び第７のＭＯＳトランジスタのゲートは、前記ビット線対選択信号が共通に接続されている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項１０】
複数のビット線対と、前記複数のビット線対と直交する方向に配設される複数のワード線との交差部にそれぞれ配設された複数のメモリセルを有するメモリセルアレイと、
前記複数のビット線対にそれぞれ接続されている複数のパービットセンス回路と、
前記複数のパービットセンス回路の各々から前記ビット線対の一方のビット線を入力し選択されたビット線対に読み出されたデータを出力するデータ出力回路と、
を備え、
前記各パービットセンス回路は、
ソースが第１の電源に共通に接続され、ドレインが前記ビット線対にそれぞれ接続され、ゲートが前記ビット線対選択信号に接続されている、第１導電型の第１及び第２のＭＯＳトランジスタよりなるプリチャージ回路と、
ソースが前記第１の電源に共通に接続され、ドレインが前記ビット線対を構成する第１、第２のビット線にそれぞれ接続され、ゲートが前記第２、第１のビット線にそれぞれ交差接続されてなる、第１導電型の第３及び第４のＭＯＳトランジスタよりなる第１のラッチ回路と、
ドレインが前記ビット線対を構成する第１、第２のビット線にそれぞれ接続され、ゲートが前記第２、第１のビット線にそれぞれ交差接続され、ソース同士が共通に接続されてなる、第２導電型の第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタのソースの共通接続ノードと、センス回路活性化信号の反転信号との間に接続され、ゲートに前記ビット線対選択信号が接続されオン・オフ制御される第２導電型の第３のＭＯＳトランジスタと、を有する第２のラッチ回路と、
ドレインが前記ビット線対を構成する第１、第２のビット線にそれぞれ接続され、ゲートが相補の書き込みデータ信号線対にそれぞれ接続され、ソース同士が共通に接続されてなる、第２導電型の第４及び第５のＭＯＳトランジスタと、
前記第４及び第５のＭＯＳトランジスタのソースの共通接続ノードと、第２の電源電位間に接続され、ゲートに前記ビット線対選択信号が接続されオン・オフ制御される第２導電型の第６のＭＯＳトランジスタと、を有するデータ書き込み回路と、
を備え、
前記データ出力回路は、
前記複数のパービットセンス回路からの複数のビット線の全てが前記第１の電源電位である場合に第１の論理値を出力し、少なくともいずれか１つのビット線が前記第２の電源電位である場合に第２の論理値を出力する論理回路と、
前記論理回路の出力信号を入力し、前記出力信号に基づき、データ出力線を駆動する出力トランジスタと、
を備えている、ことを特徴とする半導体記憶装置。
【請求項１１】
前記データ出力回路が、前記センス回路活性化信号を入力し、前記センス回路活性化信号が前記第１の電源電位のとき、前記センス回路活性化信号の反転信号を前記第２の電源電位に設定する補助回路を備えている、ことを特徴とする請求項４又は１０記載の半導体記憶装置。
【請求項１２】
前記データ出力回路の前記論理回路が、ダイナミック型の複数入力の否定論理積ゲートで構成されている、ことを特徴とする請求項４又は１０記載の半導体記憶装置。
【請求項１３】
前記データ出力回路が、前記センス回路活性化信号が非活性状態のとき、前記論理回路の出力信号を第２の論理値に設定する回路を備えている、ことを特徴とする請求項４又は１０記載の半導体記憶装置。
【請求項１４】
前記データ出力回路が、前記データ出力線の値に基づき、前記論理回路の出力信号を第２の論理値に設定する回路を備えている、ことを特徴とする請求項４又は１０記載の半導体記憶装置。
【請求項１５】
前記データ出力回路の前記論理回路が、前記複数のビット線にゲートがそれぞれ接続されている複数の第１導電型の第５のＭＯＳトランジスタを有し、
前記複数の第１導電型の第５のＭＯＳトランジスタのソースは、前記第１の電源に共通接続され、前記複数の第１導電型の第５のＭＯＳトランジスタのドレインは一のノードに共通接続され、
前記一のノードと前記第２の電源との間に、互いに並列形態に接続されている第２導電型の第７及び第８のＭＯＳトランジスタを有し、
前記第２導電型の第７のＭＯＳトランジスタのゲートは、前記センス回路活性化信号の反転信号に接続されており、
前記第２導電型の第８のＭＯＳトランジスタのゲートは、前記データ出力線に接続されており、
前記一のノードは、ソースが接地され、ドレインが前記データ出力線に接続された前記出力トランジスタのゲートに接続されている、ことを特徴とする請求項４又は１０記載の半導体記憶装置。
【請求項１６】
前記データ出力回路の前記補助回路が、前記センス回路活性化信号の反転信号と第２の電源間に接続され、前記センス回路活性化信号をゲートに入力する第２導電型の第９のＭＯＳトランジスタよりなる、ことを特徴とする請求項４又は１０記載の半導体記憶装置。
【請求項１７】
前記書き込みデータ信号と、前記センス回路活性化信号の反転信号は、前記複数のパービットセンス回路に対して共通に供給される、ことを特徴とする請求項１、４、１０のいずれか一に記載の半導体記憶装置。
【請求項１８】
前記メモリセルアレイのメモリセルは、選択ワード線に接続するメモリセルを構成するフリップフロップの入出力ノードがオン状態のパストランジスタを介して前記ビット線対にそれぞれ接続される、スタティック型のメモリセルよりなる、ことを特徴とする請求項１、４、１０のいずれか一に記載の半導体記憶装置。
【請求項１９】
前記メモリセルアレイと、前記複数のパービットセンス回路と、前記データ出力回路とで基本ブロックを構成し、
一の方向に平行に延在される複数本の前記ワード線と、前記一の方向に平行に延在される複数本の前記ビット線対選択信号と、前記一の方向に平行に延在される前記センス回路活性化信号及び前記センス回路活性化信号の反転信号からなる第１の信号線群が互いに離間して複数組配設され、
前記一の方向に直行する方向に延在される前記データ出力線と相補の前記書き込みデータ信号線からなる第２の信号線群が互いに離間して、複数組配設され、
前記第１の信号線群と、前記第２の信号線群との交差部に、前記基本ブロックをアレイ状に備えてなる基本ブロックアレイを有する、ことを特徴とする請求項１、４、１０のいずれか一に記載の半導体記憶装置。
【請求項２０】
前記ワード線、前記ビット線対選択信号、前記センス回路活性化信号、前記センス回路活性化信号の反転信号に接続されるデコーダと、
前記書き込みデータ信号線、及び前記データ出力線に接続され、前記基本ブロックアレイの書き込み動作の制御とデータの入出力を行うデータ入出力部と、
アドレス信号、クロック信号、及び制御信号を入力し、前記デコーダ、及び前記データ入出力部を制御する制御部と、
を備えている、ことを特徴とする請求項１９記載の半導体記憶装置。
【請求項２１】
前記データ出力回路が、前記複数のパービットセンス回路の各々から、前記ビット線対の一方のビット線と、前記ビット線対の他方のビット線とを入力し、選択されたビット線対に読み出されたデータを差動形式で出力する回路を備えている、ことを特徴とする請求項１又は４記載の半導体記憶装置。
【請求項２２】
前記第２のラッチ回路が、前記ビット線対を構成する第１のビット線とセンス回路活性化信号の反転信号との間に直列形態に接続され、ゲートが前記ビット線対を構成する第２のビット線に接続された第２導電型の第１のＭＯＳトランジスタ、及び、ゲートが前記ビット線対選択信号が接続されオン・オフ制御される第２導電型の第３のＭＯＳトランジスタと、
前記第２のビット線と前記センス回路活性化信号の反転信号との間に直列形態に接続され、ゲートが前記第１のビット線に接続された第２導電型の第２のＭＯＳトランジスタ、及び、ゲートが前記ビット線対選択信号が接続されオン・オフ制御される第２導電型の第４のＭＯＳトランジスタと、
を備えている、ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項２３】
前記第２のラッチ回路が、前記ビット線対を構成する第１のビット線とセンス回路活性化信号の反転信号との間に直列形態に接続され、ゲートが前記ビット線対を構成する第２のビット線に接続された第２導電型の第１のＭＯＳトランジスタ、及び、ゲートが前記ビット線対選択信号に接続されオン・オフ制御される第２導電型の第３のＭＯＳトランジスタと、
前記第２のビット線と前記センス回路活性化信号の反転信号との間に直列形態に接続され、ゲートが前記第１のビット線に接続された第２導電型の第２のＭＯＳトランジスタ、及び、ゲートが前記ビット線対選択信号に接続されオン・オフ制御される第２導電型の第８のＭＯＳトランジスタと、
を備えている、ことを特徴とする請求項８又は９に記載の半導体記憶装置。
【請求項２４】
前記データ出力回路の前記補助回路が、前記センス回路活性化信号をゲートに入力するインバータを備え、前記インバータの出力が、前記センス回路活性化信号の反転信号として用いられる、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項２５】
前記データ出力回路が、前記複数のパービットセンス回路からの複数のビット線対の各々について一方のビット線を入力とし、入力されるビット線の全てが前記第１のレベルである場合に第１の論理値を出力し、少なくともいずれか１つのビット線が前記第２のレベルである場合に第２の論理値を出力する第４の回路と、
前記第４の回路の出力信号を入力とし、前記出力信号の値に基づき、第１のデータ出力線に読み出しデータを出力する第５の回路と、
前記複数のビット線対の各々について他方のビット線を入力とし、入力されるビット線の全てが前記第１のレベルである場合に第１の論理値を出力し、少なくともいずれか１つのビット線が前記第２のレベルである場合に第２の論理値を出力する第６の回路と、
前記第６の回路の出力信号を入力とし、前記出力信号の値に基づき、前記第１のデータ出力線と相補の第２のデータ出力線に読み出しデータを出力する第７の回路と、
を含む、ことを特徴とする請求項２１記載の半導体記憶装置。
【請求項２６】
複数のビット線対と、前記複数のビット線対と直交する方向に配設される複数のワード線との交差部にそれぞれ配設された複数のメモリセルを有するメモリセルアレイと、
前記複数のビット線対にそれぞれ接続されている複数のパービットセンス回路と、
前記複数のパービットセンス回路の各々から前記ビット線対を入力し選択されたビット線対に読み出されたデータを差動形式で出力するデータ出力回路と、
を備え、
前記各パービットセンス回路は、
ソースが第１の電源に共通に接続され、ドレインが前記ビット線対にそれぞれ接続され、ゲートが前記ビット線対選択信号に接続されている、第１導電型の第１及び第２のＭＯＳトランジスタよりなるプリチャージ回路と、
ソースが前記第１の電源に共通に接続され、ドレインが前記ビット線対を構成する第１、第２のビット線にそれぞれ接続され、ゲートが前記第２、第１のビット線にそれぞれ交差接続されてなる、第１導電型の第３及び第４のＭＯＳトランジスタよりなる第１のラッチ回路と、
ドレインが、前記第１のビット線に接続され、ゲートが、前記第２のビット線に接続され、ソースが、ゲートに前記ビット線対選択信号が接続されオン・オフ制御される第２導電型の第３のＭＯＳトランジスタを介して、センス回路活性化信号の反転信号に接続される第２導電型の第１のＭＯＳトランジスタと、ドレインが、前記第２のビット線に接続され、ゲートが、前記第１のビット線に接続され、ソースが、前記第２導電型の第３のＭＯＳトランジスタを介して、前記センス回路活性化信号の反転信号に接続される第２導電型の第２のＭＯＳトランジスタと、を有する第２のラッチ回路と、
ドレインが前記第１のビット線に接続され、ゲートが、相補の書き込みデータ信号線対の一方に接続され、ソースが、ゲートに前記ビット線対選択信号が接続されオン・オフ制御される第２導電型の第６のＭＯＳトランジスタを介して、第２の電源電位に接続される第２導電型の第４のＭＯＳトランジスタと、ドレインが前記第２のビット線に接続され、ゲートが、前記相補の書き込みデータ信号線対の他方に接続され、ソースが、前記第２導電型の第６のＭＯＳトランジスタを介して、前記第２の電源電位に接続される第２導電型の第５のＭＯＳトランジスタと、を有するデータ書き込み回路と、
を備え、
前記データ出力回路は、
前記複数のパービットセンス回路からの複数のビット線対の各々について一方のビット線を入力とし、入力された複数のビット線の全てが前記第１の電源電位である場合に第１の論理値を出力し、少なくともいずれか１つのビット線が前記第２の電源電位である場合に第２の論理値を出力する第１の論理回路と、
前記第１の論理回路の出力信号を入力し、前記出力信号に基づき、第１のデータ出力線を駆動する第１の出力トランジスタと、
前記複数のパービットセンス回路からの複数のビット線対の各々について他方のビット線を入力とし、入力された複数のビット線の全てが前記第１の電源電位である場合に第１の論理値を出力し、少なくともいずれか１つのビット線が前記第２の電源電位である場合に第２の論理値を出力する第２の論理回路と、
前記第２の論理回路の出力信号を入力し、前記出力信号に基づき、前記第１のデータ出力線と相補の第２のデータ信号線を駆動する第２の出力トランジスタと、
を備えている、ことを特徴とする半導体記憶装置。
【請求項２７】
前記データ出力回路が、前記センス回路活性化信号を入力し、前記センス回路活性化信号が前記第１の電源電位のとき、前記センス回路活性化信号の反転信号を、前記第２の電源電位に設定する補助回路を備えている、ことを特徴とする請求項２６記載の半導体記憶装置。
【請求項２８】
前記データ出力回路の前記第１、第２の論理回路のそれぞれが、ダイナミック型の複数入力の否定論理積ゲートで構成されている、ことを特徴とする請求項２６記載の半導体記憶装置。
【請求項２９】
前記データ出力回路が、前記センス回路活性化信号が非活性状態のとき、前記第１、第２の論理回路の出力信号を、第２の論理値に設定する回路を備えている、ことを特徴とする請求項２６記載の半導体記憶装置。
【請求項３０】
前記データ出力回路が、前記第１の論理回路の出力を受け、前記第１の論理回路の出力が第１の論理値のとき、前記第２の論理回路の出力を第２の論理値に設定する回路と、
前記第２の論理回路の出力を受け、前記第２の論理回路の出力が第１の論理値のとき、前記第１の論理回路の出力信号を第２の論理値に設定する回路と、
を備えている、ことを特徴とする請求項２６記載の半導体記憶装置。
【請求項３１】
前記データ出力回路の前記第１の論理回路が、前記複数のビット線対のそれぞれの一方にゲートがそれぞれ接続されている複数の第１導電型の第５のＭＯＳトランジスタを有し、
前記複数の第１導電型の第５のＭＯＳトランジスタのソースは、前記第１の電源に共通接続され、前記複数の第１導電型の第５のＭＯＳトランジスタのドレインは第１のノードに共通接続され、
前記第１のノードと前記第２の電源との間に、互いに並列形態に接続されている第２導電型の第７及び第８のＭＯＳトランジスタを有し、
前記第２導電型の第７のＭＯＳトランジスタのゲートは、前記センス回路活性化信号の反転信号に接続されており、
前記第１のノードは、ソースが接地され、ドレインが前記第１のデータ出力線に接続された前記第１の出力トランジスタのゲートに接続され、
前記データ出力回路の前記第２の論理回路が、前記複数のビット線対のそれぞれの他方にゲートがそれぞれ接続されている複数の第１導電型の第９のＭＯＳトランジスタを有し、
前記複数の第１導電型の第９のＭＯＳトランジスタのソースは、前記第１の電源に共通接続され、前記複数の第１導電型の第９のＭＯＳトランジスタのドレインは第２のノードに共通接続され、
前記第２のノードと前記第２の電源との間に、互いに並列形態に接続されている第２導電型の第１０及び第１１のＭＯＳトランジスタを有し、
前記第２導電型の第１０のＭＯＳトランジスタのゲートは、前記センス回路活性化信号の反転信号に接続されており、
前記第２のノードは、ソースが接地され、ドレインが前記第１のデータ出力線と相補の第２のデータ出力線に接続された前記第２の出力トランジスタのゲートに接続されており、
前記第２導電型の第８のＭＯＳトランジスタのゲートは、前記第２のノードに接続されており、
前記第２導電型の第１１のＭＯＳトランジスタのゲートは、前記第１のノードに接続されている、ことを特徴とする請求項２６記載の半導体記憶装置。
【請求項３２】
前記データ出力回路の前記補助回路が、前記センス回路活性化信号の反転信号と第２の電源間に接続され、前記センス回路活性化信号をゲートに入力する第２導電型の第９のＭＯＳトランジスタよりなる、ことを特徴とする請求項２７記載の半導体記憶装置。
【請求項３３】
前記データ出力回路の前記補助回路が、前記センス回路活性化信号を入力とするインバータを備え、
前記インバータの出力が前記センス回路活性化信号の反転信号として用いられる、ことを特徴とする請求項２７記載の半導体記憶装置。
【請求項３４】
前記第２のラッチ回路において、前記第２導電型の第１のＭＯＳトランジスタのソースは、前記第２導電型の第３のＭＯＳトランジスタを介して、前記センス回路活性化信号の  反転信号に接続され、
前記第２導電型の第２のＭＯＳトランジスタのソースは、前記第２導電型の第３のＭＯＳトランジスタとは別に設けられ、ゲートに前記ビット線対選択信号が接続されオン・オフ制御される第２導電型のＭＯＳトランジスタを介して、前記センス回路活性化信号の反転信号に接続される、ことを特徴とする請求項２６記載の半導体記憶装置。
【請求項３５】
前記データ書き込み回路において、前記第２導電型の第４のＭＯＳトランジスタのソースは、前記第２導電型の第６のＭＯＳトランジスタを介して、前記第２の電源電位に接続され、
前記第２導電型の第５のＭＯＳトランジスタのソースは、前記第２導電型の第６のＭＯＳトランジスタとは別に設けられ、ゲートに前記ビット線対選択信号が接続されオン・オフ制御される第２導電型のＭＯＳトランジスタを介して、前記第２の電源電位に接続される、ことを特徴とする請求項２６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体記憶装置に関し、特に、超高速動作が要求されるスタティック・ランダムアクセスメモリに適用して好適なセンス回路の構成及び該回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】  ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等のカスタムＩＣでは、トランジスタの微細化により動作速度の向上が実現されている。ゲートの遅延時間ｔは、容量Ｃ、電圧Ｖ、電流Ｉを用いて、次式（１）のように定式化される。すなわち、ゲート遅延時間ｔは容量の蓄積電荷量（＝容量Ｃ×電圧Ｖ）を電流Ｉで除した値に比例する。【０００３】  ｔ  ∝  Ｃ・Ｖ／Ｉ      …（１）
容量、電圧、電流の各パラメータは、デバイスを微細化した場合（例えばチャネル長や、ゲート酸化膜厚を小さくした場合）、スケーリング則（比例縮小則）にしたがって、それぞれ１／Ｋに削減されるため、ゲート遅延時間ｔも、同様に、１／Ｋに短縮可能である。【０００４】  一方、ＳＲＡＭ（スタティックランダムアクセスメモリ）は、単にデバイスを微細化しただけでは、遅延時間を１／Ｋに短縮することはできない。以下説明する。【０００５】  ＳＲＡＭの遅延時間の多くを占めるビット線遅延時間ｔｂｌは、ビット線容量Ｃｂｌ、ビット線間電位差ΔＶｂｌ、セル電流Ｉｃｅｌｌを用いて、次式（２）のように定式化できる。【０００６】  ｔｂｌ＝Ｃｂｌ・ΔＶｂｌ／Ｉｃｅｌｌ    …（２）
容量Ｃｂｌとセル電流Ｉｃｅｌｌは、微細化と共に、スケーリング則（比例縮小則）にしたがって１／Ｋに縮減可能である。これに対して、ビット線間電位差ΔＶｂｌは、センスアンプのオフセット電圧によって決定されるパラメータであり、微細化と共に縮減することはできない。したがって、ビット線遅延時間ｔｂｌは、微細化に伴い、１／Ｋに縮減することができない。【０００７】  以上のように、ＳＲＡＭは、単にトランジスタを微細化しただけでは、高速化を図ることはできない。このため、従来のＳＲＡＭでは、メモリ構成を変更することで、高速化を達成している（例えば非特許文献１参照）。例えば、ビット線当たりのセル数を半分に削減すると、ビット線容量Ｃｂｌも、半分近くまで縮減される。その結果、上式（２）より、ビット線遅延時間ｔｂｌも、同様に、半分近くまで縮減される。【０００８】  しかしながら、この設計方式は、バンク数を増大させるとともに、センス回路の個数を増大させる。【０００９】  図８は、従来のセンス回路の典型的な構成例を示す図である。図８を参照すると、メモリセルアレイ８０１は、図示されない複数のワード線と、複数のビット線対の交差部にメモリセルをアレイ状に備え、メモリセルは、２つのインバータの入力と出力を交差接続してなるフリップフロップと、２つのインバータの入力と出力の接続ノードとビット線対間に接続されゲートがワード線に接続された２つのパストランジスタ（「アクセストランジスタ」ともいう）を備えている。【００１０】  ビット線対選択回路８０２は、ソースが電源ＶＤＤに接続されドレインがビット線ＢＬＴに接続されたｐＭＯＳトランジスタＰ１０１と、ビット線対ＢＬＴ、ＢＬＮ間に接続されたｐＭＯＳトランジスタＰ１０２と、ソースが電源ＶＤＤに接続されドレインがＢＬＮに接続されたｐＭＯＳトランジスタＰ１０３とを備え、ｐＭＯＳトランジスタＰ１０１、Ｐ１０２、Ｐ１０３のゲートは、プリチャージ制御信号ＰＣに共通に接続されている。【００１１】  ビット線対選択回路８０２は、さらに、書き込みデータ信号線対ＷＤＴ、ＷＤＮの一方ＷＤＴとビット線ＢＬＴ間に接続されたｎＭＯＳトランジスタＮ１０１と、書き込みデータ信号線対の他方ＷＤＮとビット線ＢＬＮ間に接続されたｎＭＯＳトランジスタＮ１０２と、書き込み制御信号（ライトイネーブル信号）／ＷＥと、ビット線対選択信号／ＹＳ（「カラム選択信号」ともいう）に２つの入力端子が接続され、出力端子が、ｎＭＯＳトランジスタＮ１０１、Ｎ１０２のゲートに共通接続されたＮＯＲ回路８１１と、センスアンプ８０３のノードＳＡＴとビット線ＢＬＴ間に接続されたｐＭＯＳトランジスタＰ１０４と、センスアンプ８０３のノードＳＡＮとビット線ＢＬＮ間に接続されたｐＭＯＳトランジスタＰ１０５と、を備え、ｐＭＯＳトランジスタＰ１０４、Ｐ１０５のゲートは、ビット線対選択信号／ＹＳが共通接続されている。書き込み制御信号／ＷＥ、ビット線対選択信号／ＹＳはｌｏｗレベル（グランド電位ＧＮＤ）で活性状態とされる。ビット線対選択信号／ＹＳは、不図示のカラムデコーダ（カラムアドレスをデコードし、該アドレスに対応するビット線対を選択する）から出力される。【００１２】  センスアンプ８０３���、ソースが電源ＶＤＤに接続されドレインがノードＳＡＴに接続されたｐＭＯＳトランジスタＰ２０４と、ソースが電源ＶＤＤに接続されドレインがノードＳＡＮに接続されたｐＭＯＳトランジスタＰ２０５と、ノードＳＡＴ、ＳＡＮ間に接続されたｐＭＯＳトランジスタＰ２０３を備え、ｐＭＯＳトランジスタＰ２０３、Ｐ２０４、Ｐ２０５のゲートは、制御信号ＲＳＥに共通接続されている。読み出し・書き込み動作の前又は後に、制御信号ＲＳＥがｌｏｗレベルとされ、ノードＳＡＴ及びノードＳＡＮはともに電源電圧ＶＤＤに設定される。センスアンプ８０３は、ソースが電源ＶＤＤに接続されドレインがノードＳＡＴに接続されたｐＭＯＳトランジスタＰ２０１と、ソースが電源ＶＤＤに接続されドレインがノードＳＡＮに接続されたｐＭＯＳトランジスタＰ２０２と、ドレインがそれぞれノードＳＡＴと、ノードＳＡＮに接続され、ソースが共通接続されたｎＭＯＳトランジスタＮ２０１、Ｎ２０２とを備え、ｐＭＯＳトランジスタＰ２０１のゲートとｎＭＯＳトランジスタＮ２０１のゲートはノードＳＡＮに共通接続され、ｐＭＯＳトランジスタＰ２０１のゲートとｎＭＯＳトランジスタＮ２０１のゲートはノードＳＡＮに共通接続されている。【００１３】  センスアンプ８０３は、さらに、ｎＭＯＳトランジスタＮ２０１、Ｎ２０２のソースの共通接続ノードにドレインが接続されたｎＭＯＳトランジスタＮ２０３と、ドレインがｎＭＯＳトランジスタＮ２０３のソースに接続され、ソースが基板電位ＧＮＤに接続されたｎＭＯＳトランジスタＮ２０４を有し、ｎＭＯＳトランジスタＮ２０３のゲートはセンスアンプ活性化信号ＳＡＥ（センスアンプ８０３の活性化時に電源電位ＶＤＤとされる）に接続され、ｎＭＯＳトランジスタＮ２０４のゲートは制御信号ＲＳＥに接続されている。ノードＳＡＴは、インバータ８１２の入力端子に接続され、インバータ８１２の出力端子は、ドレインがデータ出力線ＤＬに接続されソースが接地されている（すなわち基板電位ＧＮＤとされる）ｎＭＯＳトランジスタＮ２０５のゲートに接続されている。ノードＳＡＮはインバータ８１３の入力端子に接続されている。センスアンプ活性化信号ＳＡＥが電源電圧ＶＤＤとされ、センスアンプ８０３が活性化されるときに、ｐＭＯＳトランジスタＰ２０１とＰ２０２、ｎＭＯＳトランジスタＮ２０１、Ｎ２０２は、ラッチ回路を構成し、ｐＭＯＳトランジスタＰ２０１とＰ２０２のうち、オン状態のトランジスタ（ノードＳＡＴ、ＳＡＮのうち低電圧側のノードにゲートが接続する方のトランジスタ）を介して、高電圧側のノードを充電して電源電圧ＶＤＤとし、ｎＭＯＳトランジスタＮ２０１とＮ２０２のうち、オン状態のトランジスタ（ノードＳＡＴ、ＳＡＮのうち高電圧側のノードにゲートが接続する方のトランジスタ）を介して、低電圧側のノードを放電し基板電位ＧＮＤとする増幅作用を行う。【００１４】  読み出し動作時に、メモリセルアレイ８０１内の選択されたメモリセル（不図示）の記憶データが、該選択メモリセルが接続するビット線対ＢＬＴ、ＢＬＮに出力され、一定時間後に、ビット線対ＢＬＴ、ＢＬＮ間に電位差ΔＶｂｌが発生される。ビット線対選択回路８０２では、ビット線対選択信号／ＹＳ���ｌｏｗレベル（基板電位ＧＮＤ）とされ、ｐＭＯＳトランジスタＰ１０４、Ｐ１０５がオンし、選択されたビット線対ＢＬＴ、ＢＬＮ間の電位差ΔＶｂｌは、センスアンプ８０３内のノードＳＡＴ、ＳＡＮに伝達される。【００１５】  センスアンプ活性化信号ＳＡＥがｈｉｇｈレベル（電源電圧ＶＤＤ）とされると、センスアンプ８０３は、ノードＳＡＴ、ＳＡＮ間の電位差ΔＶｂｌを増幅し読み出しデータをデータ出力線ＤＬに出力する。ノードＳＡＴが基板電位ＧＮＤのとき、インバータ８１２の出力（電源電圧ＶＤＤ）を受けるｎＭＯＳトランジスタＮ２０５がオンし、データ出力線ＤＬは電源電圧ＶＤＤから基板電位とされ、一方、ノードＳＡＴが電源電圧ＶＤＤのとき、インバータ８１２の出力は基板電位ＶＤＤとなり、ｎＭＯＳトランジスタＮ２０５はオフし、データ出力線ＤＬは電源電圧ＶＤＤに保持される。【００１６】  書き込み動作時には、書き込み制御信号／ＷＥがｌｏｗレベル（基板電位ＧＮＤ）とされ、ビット線対選択回路８０２において、活性状態のビット線対選択信号／ＹＳによって選択されたビット線対ＢＬＴ、ＢＬＮに、書き込みデータ信号線ＷＤＴ、ＷＤＮの値が出力される。すなわち、ビット線対選択信号／ＹＳがｌｏｗレベル、書き込み制御信号／ＷＥがｌｏｗレベルのとき、ＮＯＲ回路８１１の出力はｈｉｇｈレベル（電源電圧ＶＤＤ）となり、ＮＯＲ回路８１１の出力をゲートに受けるｎＭＯＳトランジスタＮ１０１、Ｎ１０２がともにオンし、相補の書き込みデータ信号線対ＷＤＴ、ＷＤＮの各信号レベルはそれぞれビット線対ＢＬＴ、ＢＬＮに伝達される。【００１７】  読み出し動作や書き込み動作が完了すると、プリチャージ制御信号ＰＣはｌｏｗレベルとされ、ｐＭＯＳトランジスタＰ１０１〜Ｐ１０３がオンし、ビット線対ＢＬＴ、ＢＬＮは電源電圧ＶＤＤに充電される。【００１８】
【非特許文献１】“Ａ２−ＧＨｚ  ｃｙｃｌｅ，４３０−ｐｓ  ａｃｃｅｓｓ  ｔｉｍｅ  ３４−ｋｂ  Ｌ１  ｄｉｒｅｃｔｏｒｙ  ＳＲＡＭ  ｉｎ  １．５Ｖ，０．１８−ｕｍ  ＣＭＯＳ  ｂｕｌｋ  ｔｅｃｈｎｏｌｏｇｙ”，Ｒ．Ｖ．Ｊｏｓｈｉ，２０００  Ｓｙｍｐｏｓｉａ  ｏｎ  ＶＬＳＩ  ｃｉｒｃｕｉｔ，ｐｐ．２２２−２２５
【発明の開示】
【発明が解決しようとする課題】
【００１９】  ところで、上記非特許文献１に示された従来センス回路を用いて、微細化と共にビット線当たりのメモリセル数を削減する場合、遅延時間の縮減効果が小さくなる、という問題が生じる。【００２０】  この問題が発生する原因は、ビット線当たりのメモリセル数が減少したことにより、ビット線容量全体に占めるセンス回路の容量の割合が大きくなったことに起因する。これは、従来の半導体記憶装置のセンス回路では、ビット線対間の電位差ΔＶｂｌをできるだけ小さくするため、センスアンプ・ラッチを構成するトランジスタのサイズを、メモリセルトランジスタのサイズの数十倍に設定しており、メモリセル数が削減されたビット線の容量と、センスアンプの容量とは、ほぼ同じ値となる、ためである。【００２１】  さらに、ビット線対選択回路８０２のｐｎ接合の拡散容量Ｃｙｓと、トランジスタ（例えばトランジスタＮ１０１、Ｎ１０２、Ｐ１０４、Ｐ１０５）のオン抵抗Ｒの存在も、高速化を妨げる要因となる。【００２２】  ここで、
メモリセルの拡散容量とビット線の配線容量をＣｂｌ、
ビット線対選択回路８０２の拡散容量をＣｙｓ、
センスアンプ８０３の容量をＣｓａ、
ビット線対選択回路８０２のトランジスタ（Ｎ１０１、Ｎ１０２、Ｐ１０４、Ｐ１０５）のオン抵抗をＲ、
とすると、上式（２）のビット線遅延時間ｔｂｌは、次式（３）で表される。【００２３】    ｔｂｌ＝Ｃｂｌａ・ΔＶｂｌ／Ｉｃｅｌｌ＋Ｒ・Ｃｂｌ・（Ｃｙｓ＋Ｃｓａ）／Ｃｂｌａ  …（３）
但し、Ｃｂｌａ＝Ｃｂｌ＋Ｃｙｓ＋Ｃｓａ
トランジスタのオン抵抗値Ｒを小さくするために、ビット線対選択回路８０２のトランジスタのサイズを大きくすると、拡散容量Ｃｙｓが増大するため、上式（３）の第１項が増大する。【００２４】  また、拡散容量Ｃｙｓを小さくするために、ビット線対選択回路８０２のトランジスタのサイズを小さくすると、トランジスタのオン抵抗Ｒの値が増大し、上式（３）の第２項が増大する。【００２５】  上記検討結果に示す通り、ビット線対選択回路８０２の存在と、センスアンプ８０３のトランジスタのサイズを小さくできないことが、ビット線遅延時間の縮減に制約を与えている。なお、この課題は、本発明者による上記検討結果に基づき明らかにされたものである。【００２６】  したがって、本発明の目的は、チップ面積の増大を抑えながら、ビット線遅延時間を縮減し高速化を図る、新規な設計方式の半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２７】  前記目的を達成する本発明の１のアスペクトに係る半導体記憶装置は、従来のビット線対選択回路をなくし、ビット線遅延の縮減を図るものであり、複数のビット線対と、複数のビット線対と直交する方向に配設される複数のワード線との交差部にそれぞれ配設された複数のメモリセルを有するメモリセルアレイと、前記複数のビット線対にそれぞれ接続されている複数のパービットセンス回路と、を備え、前記複数のパービットセンス回路の各々は、前記ビット線対に接続され、入力されるビット線対選択信号が非活性状態のとき、前記ビット線対の電圧を第１のレベルに設定する第１の回路と、前記ビット線対に接続され、前記ビット線対選択信号が活性状態とされ、且つ入力されるセンス回路活性化信号が活性状態のとき、選択されたメモリセルから前記ビット線対に読み出される信号に応じて前記ビット線対を互いに相補のレベルに設定する第２の回路と、前記ビット線対に接続され、書き込みデータ信号を入力し、前記ビット線対選択信号が活性状態のとき、前記書き込みデータ信号に基づき、前記第１のレベルに共通に設定されている前記ビット線対のうちの一方のビット線を、前記第１のレベルと相補の第２のレベルに設定し、相補の書き込みデータを前記ビット線対に設定する第３の回路と、を含み、前記複数のパービットセンス回路の各々から前記ビット線対の一方のビット線を入力し選択されたビット線対に読み出されたデータを出力するデータ出力回路を備えている。本発明において、前記データ出力回路は、前記複数のパービットセンス回路から入力される複数のビット線の全てが前記第１のレベルである場合に第１の論理値を出力し、少なくともいずれか１つのビット線が前記第２のレベルである場合に第２の論理値を出力する第４の回路と、前記第４の回路の出力信号を入力とし、前記出力信号の値に基づき、データ出力線に読み出しデータを出力する第５の回路とを備えた構成としてもよい。【００２８】  本発明の半導体記憶装置において、前記各パービットセンス回路は、前記ビット線対に接続され、前記ビット線対を第１の電源電位に設定するプリチャージ回路と、前記ビット線対に接続され、前記ビット線対のうちの一方のビット線が第２の電源電位に設定されたときに、前記ビット線対のうちの他方のビット線を前記第１の電源電位に設定する第１のラッチ回路と、前記ビット線対に接続され、前記ビット線対のうちの一方のビット線が前記第２の電源電位に設定される場合に、前記一方のビット線の前記第２の電源電位への設定を補助する第２のラッチ回路と、前記ビット線対に接続され、書き込みデータ信号を入力し、前記書き込みデータ信号の値に応じて前記ビット線対のうち一方のビット線を、前記第２の電源電位に設定するデータ書き込み回路と、を備え、前記プリチャージ回路、前記データ書き込み回路、及び、前記第２のラッチ回路は、入力されるビット線対選択信号によって活性化／非活性化の制御が行われる構成としてもよい。【００２９】  本発明に係る半導体記憶装置において、データ出力回路の前記論理回路は、複数の前記ビット線対のうちの一方のビット線にゲートが接続されている複数の第１導電型のＭＯＳトランジスタを有し、前記複数の第１導電型のＭＯＳトランジスタのソースは、第１の電源に共通接続され、前記複数の第１導電型のＭＯＳトランジスタのドレインは一のノードに共通接続され、前記センス回路活性化信号の反転信号をゲートに入力とする第２導電型のＭＯＳトランジスタと、ゲートが前記データ出力線に接続される第２導電型のＭＯＳトランジスタとが、前記一のノードと前記第２の電源間に並列形態に接続され、前記一のノードは、ソースが接地され、ドレインが前記データ出力線に接続された前記出力トランジスタがゲートに接続されている構成としてもよい。本発明において、データ出力回路は、前記複数のパービットセンス回路の各々から、前記ビット線対の一方のビット線と、前記ビット線対の他方のビット線とを入力し、選択されたビット線対に読み出されたデータを差動形式で出力する構成としてもよい。【００３０】  本発明に係る半導体記憶装置においては、前記データ出力回路が、前記センス回路活性化信号を入力し、前記センス回路活性化信号が第１の電源電位のとき、前記センス回路活性化信号の反転信号を第２の電源電位に設定する補助回路を備えた構成としてもよい。【００３１】  本発明に係る半導体記憶装置においては、前記メモリセルアレイと、複数の前記パービットセンス回路に対して、共通に設けられる前記データ出力部と、を基本ブロックとし、
一の方向に平行に延在される複数本のワード線と、前記一の方向に平行に延在される複数本のビット線対選択信号と、前記一の方向に平行に延在される前記センス回路活性化信号及び反転信号からなる、第１の信号線群が互いに離間して、複数組配設され、前記一の方向に直行する方向に延在されるデータ出力線と相補の書き込みデータ信号線対からなる第２の信号線群が互いに離間して複数組配設され、前記第１の信号線群と前記第２の信号線群の交差部に、前記基本ブロックをアレイ状に備えてなる基本ブロックアレイを有する構成としてもよい。
【発明の効果】
【００３２】  本発明によれば、従来の半導体記憶装置で用いられているビット線対選択回路を用いない、新規な構成のセンス回路を提供しており、かかる構成により、ビット線対選択回路の拡散容量とオン抵抗に起因する遅延がなくなり、ビット線遅延時間を縮減することができる。【００３３】  本発明によれば、制御信号数とトランジスタ数を同時に削減することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例におけるセンス回路のパービットセンス回路の構成の一例を示す図である。
【図３】本発明の第１の実施例におけるセンス回路のデータ出力部の構成の一例を示す図である。
【図４】本発明の第１の実施例におけるセンス回路の読み出し動作の一例を説明するためのタイミング図である。
【図５】本発明の第１の実施例におけるセンス回路の書き込み動作の一例を説明するためのタイミング図である。
【図６】本発明の第１の実施例におけるＳＲＡＭ基本ブロックを備えた半導体記憶装置の構成を示すブ図である。
【図７】本発明の第２の実施例におけるパービットセンス回路の構成の一例を示す図である。
【図８】従来の半導体記憶装置と、ビット線対選択回路、センス回路の構成を示す図である。
【図９】（Ａ）は、従来の構成、（Ｂ）は本発明の構成を示す図である。
【図１０】本発明の第３の実施例におけるセンス回路のパービットセンス回路の構成を示す図である
【図１１】本発明の第４の実施例におけるセンス回路のパービットセンス回路の構成を示す図である
【図１２】本発明の第５の実施例におけるセンス回路のデータ出力部の構成の一例を示す図である。
【図１３】本発明の第６の実施例におけるセンス回路のデータ出力部の構成の一例を示す図である。
【図１４】本発明の第７の実施例におけるセンス回路のデータ出力部の構成の一例を示す図である。
【符号の説明】
【００３５】  １０１  センス回路
１０２  メモリセルアレイ
１０３、２０３、３０３  パービットセンス回路
１０４、２０４、３０４、４０４  データ出力部
１０５  ＳＲＡＭ基本ブロック
１０６  ＳＲＡＭ基本ブロックアレイ
１０７  デコーダ
１０８  データ入出力部
１０９  制御部
１１０  半導体記憶装置
８０１  メモリセルアレイ
８０２  ビット線対選択回路
８０３  センスアンプ
８１１  ＮＯＲ回路
８１２、８１３  インバータ
ＩＶ１０  インバータ
Ｎ１〜Ｎ６、Ｎ７〜Ｎ１０、Ｎ６１、Ｎ６２、Ｎ１０１〜Ｎ１０２、Ｎ２０１〜Ｎ２０５  ｎＭＯＳトランジスタ
Ｐ１〜Ｐ５、Ｐ１０１〜Ｐ１０５、Ｐ２０１〜Ｐ２０５  ｐＭＯＳトランジスタ
ＷＬ  ワード線
ＹＳ  ビット線対選択信号
ＳＥ  センス回路活性化信号
／ＳＥ  センス回路活性化信号の反転信号
ＢＬＴ、ＢＬＮ  ビット線対
ＶＤＤ  電源電圧
ＧＮＤ  基板電位
／ＢＬＴ  ノード（多入力ＮＡＮＤゲートの出力）
ＤＬ  データ出力線
ＷＤＴ、ＷＤＮ  書き込みデータ信号線対
【発明を実施するための最良の形態】
【００３６】  本発明を実施するための最良の形態について説明する。本発明の一実施形態は、図１を参照すると、複数のビット線対（ＢＬＴ、ＢＬＮ）と、複数のワード線（ＷＬ）と、複数のビット線対と複数のワード線の交差部にそれぞれ配設された複数のメモリセルと、を有するメモリセルアレイ（１０２）と、複数のビット線対にそれぞれ接続されている複数のセンス回路（ビット線対毎に設けられるセンス回路であるため「パービットセンス回路」という）（１０３）と、複数のパービットセンス回路（１０３）に対して１つ設けられるデータ出力部（１０４）を備えている。データ出力部（１０４）は、各パービットセンス回路（１０３）からビット線対の一方のビット線を入力し、選択されたビット線対に読み出されたデータを、データ出力線（ＤＬ）に出力する。メモリセルアレイ（１０２）と、複数のパービットセンス回路（１０３）と、データ出力部（１０４）とで基本ブロックを構成している。【００３７】  本発明の一実施形態において、パービットセンス回路（１０３）は、図２を参照すると、ビット線対（ＢＬＴ、ＢＬＮ）に接続され、入力されるビット線対選択信号（ＹＳ）が非活性状態のとき、ビット線対（ＢＬＴ、ＢＬＮ）の電圧を第１のレベル（例えば電源電圧ＶＤＤ）に設定するプリチャージ回路と、該ビット線対（ＢＬＴ、ＢＬＮ）に接続され、ビット線対選択信号（ＹＳ）が活性状態とされ、入力されるセンス回路活性化信号（ＳＥ）が活性状態のとき、選択されたメモリセルから該ビット線対（ＢＬＴ、ＢＬＮ）に読み出される信号に応じてビット線対（ＢＬＴ、ＢＬＮ）を互いに相補のレベル（電源電圧ＶＤＤとグランド電位ＧＮＤ）に設定する増幅作用を行う回路と、該ビット線対（ＢＬＴ、ＢＬＮ）に接続され、書き込みデータ信号（ＷＤＴ、ＷＤＮ）を入力し、ビット線対選択信号（ＹＳ）が活性状態のとき、該書き込みデータ信号に基づき、第１のレベル（ＶＤＤ）にプリチャージされているビット線対（ＢＬＴ、ＢＬＮ）のうちの一方のビット線を、第１のレベルと相補の第２のレベル（例えばグランド電位ＧＮＤ）に設定することで、相補の書き込みデータをビット線対（ＢＬＴ、ＢＬＮ）に設定するデータ書き込み回路と、を備えている。【００３８】  本発明の一実施形態において、前記データ出力回路は、前記複数のパービットセンス回路から入力される複数のビット線の全てが前記第１のレベルである場合に第１の論理値を出力し、少なくともいずれか１つのビット線が前記第２のレベルである場合に第２の論理値を出力する論理回路と、前記論理回路の出力信号を入力とし、前記出力信号の値に基づき、データ出力線（ＤＬ）に読み出しデータを出力する出力トランジスタを備えている。【００３９】  より詳細にトランジスタ・レベルで説明すると、本発明の一実施形態において、パービットセンス回路（１０３）は、図２を参照すると、
（Ａ１）  ソースが第１の電源（ＶＤＤ）に共通に接続され、ドレインが前記ビット線対にそれぞれ接続され、ゲートが前記ビット線対選択信号に接続されている、第１導電型の第１及び第２のＭＯＳトランジスタよりなるプリチャージ回路（Ｐ３、Ｐ４）と、
（Ａ２）  ソースが前記第１の電源に共通に接続され、ドレインが前記ビット線対を構成する第１、第２のビット線（ＢＬＴ、ＢＬＮ）にそれぞれ接続され、ゲートが前記第２、第１のビット線（ＢＬＮ、ＢＬＴ）にそれぞれ交差接続されてなる、第１導電型の第３及び第４のＭＯＳトランジスタよりなる第１のラッチ回路（Ｐ１、Ｐ２）と、
（Ａ３）  ドレインが前記ビット線対を構成する第１、第２のビット線（ＢＬＴ、ＢＬＮ）にそれぞれ接続され、ゲートが前記第２、第１のビット線（ＢＬＮ、ＢＬＴ）にそれぞれ交差接続され、ソース同士が共通に接続されてなる、第２導電型の第１及び第２のＭＯＳトランジスタ（Ｎ１、Ｎ２）と、前記第１及び第２のＭＯＳトランジスタのソースの共通接続ノードと、センス回路活性化信号の反転信号（／ＳＥ）との間に接続され、ゲートに前記ビット線対選択信号（ＹＳ）が接続されオン・オフ制御される第２導電型の第３のＭＯＳトランジスタ（Ｎ３）を有する第２のラッチ回路と、
（Ａ４）  ドレインが前記ビット線対を構成する第１、第２のビット線（ＢＬＴ、ＢＬＮ）にそれぞれ接続され、ゲートが相補の書き込みデータ信号線対（ＷＤＴ、ＷＤＮ）にそれぞれ接続され、ソース同士が共通に接続されてなる、第２導電型の第４及び第５のＭＯＳトランジスタ（Ｎ４、Ｎ５）と、前記第４及び第５のＭＯＳトランジスタのソースの共通接続ノードと、前記第２の電源電位（ＧＮＤ）間に接続され、ゲートに前記ビット線対選択信号（ＹＳ）が接続されオン・オフ制御される第２導電型の第６のＭＯＳトランジスタ（Ｎ６）とを有するデータ書き込み回路と、を備えている。【００４０】  本実施形態において、データ出力回路（１０４）の論理回路は、ダイナミック型の複数入力の否定論理積（ＮＡＮＤ）ゲートで構成される。すなわち、複数のパービットセンス回路からのビット線がすべて第１の電源電位（ＶＤＤ）のとき、出力ノード（／ＢＬＴ）の論理レベルはｌｏｗとされ、ソースが接地され、ドレインがデータ出力線（ＤＬ）に接続され、ゲートがＮＡＮＤゲートの出力ノードに接続された出力トランジスタ（Ｎ９）はオフする。一方、少なくとも１つのビット線（選択されたビット線）が第２の電源電位のとき、ＮＡＮＤゲートの出力ノード（／ＢＬＴ）の論理レベルはｈｉｇｈとなり、出力トランジスタ（Ｎ９）がオンし、データ出力線ＤＬは放電され、第２の電源電位（ＧＮＤ）となる。【００４１】  本実施形態において、データ出力回路（１０４）は、センス回路活性化信号ＳＥを入力し、前記センス回路活性化信号が第１の電源電位（ＶＤＤ）のとき、センス回路活性化信号の反転信号（／ＳＥ）を第２の電源電位（ＧＮＤ）に設定する補助回路（Ｎ１０）を備えている。【００４２】  本実施形態において、データ出力回路（１０４）の論理回路は、複数の前記ビット線対のうちの一方のビット線にゲートが接続された、複数の第１導電型の第５のＭＯＳトランジスタ（Ｐ５）を有し、前記複数の第１導電型の第５のＭＯＳトランジスタのソースは第１の電源ＶＤＤに共通接続され、ドレインは一のノード（／ＢＬＴ）に共通接続され、前記一のノードと第２の電源ＧＮＤ間には、前記センス回路活性化信号の反転信号をゲートに入力とする第２導電型の第７のＭＯＳトランジスタ（Ｎ７）と、前記データ出力線にゲートが接続されている第２導電型の第８のＭＯＳトランジスタ（Ｎ８）とが並列形態に接続されている。【００４３】  本実施形態において、書き込み動作時に、選択ビット線対の一方のビット線を基板電位（ＧＮＤ：グランド電位）に放電するデータ書き込み回路は、ビット線対選択信号（ＹＳ）とセンス回路活性化信号／ＳＥと書き込みデータ信号線対ＷＤＴ、ＷＤＮによって制御される。【００４４】  読み出し動作時に、メモリセルによって放電される選択ビット線対の一方のビット線において放電動作を加速する第２のラッチ回路は、ビット線対選択信号（ＹＳ）とセンス回路活性化信号（／ＳＥ）によって制御される。また、データ出力回路（１０４）は、センス回路活性化信号／ＳＥによって制御される。【００４５】  本実施形態において、一の方向に平行に延在される複数本のワード線（ＷＬ）と、該一の方向に平行に延在される複数本のビット線対選���信号（ＹＳ）と、該一の方向に平行に延在されるセンス回路活性化信号（ＳＥ）及び反転信号（／ＳＥ）からなる、第１の信号線群が互いに離間して、複数組配設され、前記一の方向に直行する方向に延在されるデータ出力線（ＤＬ）と相補の書き込みデータ信号線対（ＷＤＴ、ＷＤＮ）からなる第２の信号線群が互いに離間して、複数組配設され、前記第１の信号線群と前記第２の信号線群の交差部に、基本ブロック（１０５）をアレイ状に備えてなる基本ブロックアレイを有する。
【実施例】
【００４６】  以下、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の第１の実施例によるスタティック・ランダムアクセスメモリ（ＳＲＡＭ）の基本構成を示す図である。ＳＲＡＭの基本構成は、ｎ対１のビット線対の選択（ｎ対のビット線対から１つのビット線対の選択）を行うセンス回路１０１と、複数本（ｍ本）のワード線ＷＬと、ｎ複数（ｎ対）のビット線対を持つメモリセルアレイ１０２と、を備えて構成される。メモリセルアレイ１０２内の不図示のメモリセルは、２つのインバータの入力と出力を交差接続してなるフリップフロップと、２つのインバータの入力と出力の接続ノードとビット線対間に接続されゲートがワード線に接続された２つのパストランジスタ（「アクセストランジスタ」ともいう）を備えている。【００４７】  センス回路１０１は、それぞれがビット線対ＢＬＴ、ＢＬＮに接続されるｎ個のパービットセンス回路１０３と、各パービットセンス回路１０３からのビット線ＢＬＴに接続されるデータ出力部１０４を備えている。【００４８】  パービットセンス回路１０３は、ビット線対選択信号ＹＳに接続され、センスアンプ活性化信号／ＳＥにより活性化が制御され、相補の書き込みデータ信号線対ＷＤＴ、ＷＤＮに接続される。データ出力部１０４は、データ出力線ＤＬとセンス回路活性化信号ＳＥ及びその反転信号ＳＥに接続されている。【００４９】  図２は、図１のパービットセンス回路１０３の回路構成の一例を示す図である。図２を参照すると、パービットセンス回路１０３は、ソースが電源ＶＤＤに共通接続され、ドレインがそれぞれビット線ＢＬＴ、ＢＬＮに接続され、ゲートがビット線対選択信号ＹＳに共通に接続されているｐＭＯＳトランジスタＰ３、Ｐ４と、ソースが電源ＶＤＤに共通接続され、ドレインがそれぞれビット線対ＢＬＴ、ＢＬＮに接続され、ゲートがそれぞれビット線ＢＬＮ、ＢＬＴに交差接続されているｐＭＯＳトランジスタＰ１、Ｐ２と、ドレインがそれぞれビット線対ＢＬＴ、ＢＬＮに接続され、ゲートがそれぞれビット線ＢＬＮ、ＢＬＴに交差接続されているｎＭＯＳトランジスタＮ１、Ｎ２と、ドレインがｎＭＯＳトランジスタＮ１、Ｎ２のソースの共通接続点に接続され、ソースがセンス回路活性化信号の反転信号／ＳＥに接続され、ゲートがビット線対選択信号ＹＳに接続されているトランジスタＮ３と、ドレインがそれぞれビット線対ＢＬＴ、ＢＬＮに接続され、ゲートがそれぞれ書き込みデータ信号線対ＷＤＴ、ＷＤＮに接続されているｎＭＯＳトランジスタＮ４、Ｎ５と、ドレインがｎＭＯＳトランジスタＮ４、Ｎ５のソースの共通接続点に接続され、ソースが接地され（基板電位ＧＮＤに接続され）、ゲートがビット線対選択信号ＹＳに接続されているｎＭＯＳトランジスタＮ６と、を備えている。【００５０】  ｐＭＯＳトランジスタＰ３、Ｐ４は、ビット線対選択信号ＹＳが非活性状態（ｌｏｗレベル）の時、すなわち、非選択時に、ビット線対ＢＬＴ、ＢＬＮを電源電圧ＶＤＤに充電する。【００５１】  ｐＭＯＳトランジスタＰ１、Ｐ２は、メモリセルにより選択ビット線対ＢＬＴ、ＢＬＮの一方が基板電位ＧＮＤに放電される場合に、ビット線対ＢＬＴ、ＢＬＮの他方のビット線を電源電圧ＶＤＤに設定する。【００５２】  ｎＭＯＳトランジスタＮ１、Ｎ２は、読み出し動作時に、選択メモリセルによって放電される選択ビット線対ＢＬＴ、ＢＬＮの一方のビット線における放電動作を加速する。選択ビット線対ＢＬＴ、ＢＬＮのうち一方のビット線ＢＬＴが放電されるものとした場合、選択ビット線対ＢＬＴ、ＢＬＮの他方のビット線ＢＬＮにゲートが接続されているｎＭＯＳトランジスタＮ１がオンされ、一方のビット線ＢＬＴは、オン状態のｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ３を介して、基板電位ＧＮＤのセンス回路活性化信号／ＳＥと通電し、基板電位ＧＮＤに設定される。【００５３】  ｎＭＯＳトランジスタＮ４、Ｎ５は、書き込み動作時に、選択ビット線対ＢＬＴ、ＢＬＮの一方のビット線を基板電位ＧＮＤに放電する。例えば書き込みデータ信号線の一方ＷＤＴが電源電圧ＶＤＤ、他方はＷＤＮが基板電位ＧＮＤのとき、ｎＭＯＳトランジスタＮ４がオンし、ｎＭＯＳトランジスタＮ５はオフとされ、ビット線ＢＬＴは、ｎＭＯＳトランジスタＮ４、Ｎ６を介して基板電位（ＧＮＤ）に設定される。【００５４】  図３は、読み出し動作時に、ｎ対１のビット線対の選択を行うデータ出力回路１０４の回路構成の一例を示す図である。図３を参照すると、データ出力回路１０４は、ソースが電源ＶＤＤに接続され、ゲートがビット線ＢＬＴに接続され、ドレインがノード／ＢＬＴに接続されたｐＭＯＳトランジスタＰ５と、ノード／ＢＬＴにゲートが接続され、ソースが接地され、ドレインがデータ出力線ＤＬに接続され、出力回路（反転増幅回路）をなすｎＭＯＳトランジスタＮ９と、センス回路活性化信号ＳＥの反転信号／ＳＥをゲートに入力し、ドレインがノード／ＢＬＴに接続され、ソースが基板電位ＧＮＤに接続された、ｎＭＯＳトランジスタＮ７と、ノード／ＢＬＴと基板電位ＧＮＤ間にｎＭＯＳトランジスタＮ７と並列に接続され、ゲートがデータ出力線ＤＬに接続されたｎＭＯＳトランジスタＮ８と、センス回路活性化信号ＳＥの反転信号／ＳＥと基板電位ＧＮＤ間に接続され、ゲートがビット線対選択信号ＳＥに接続されたｎＭＯＳトランジスタＮ１０とを備えている。ノード／ＢＬＴには、ｎ個のパービットセンス回路１０３からのｎ本のビット線ＢＬＴに対応して設けられるｎ個のｐＭＯＳトランジスタＰ５のドレインが共通に接続され、ｎ個のｐＭＯＳトランジスタＰ５のソースは電源ＶＤＤに共通に接続される。なお、図３では、簡単のため、ｐＭＯＳトランジスタＰ５が示されており、電源ＶＤＤとノード／ＢＬＴ間に並列形態に接続されるｐＭＯＳトランジスタＰ５を「ｘｎ」で表している。【００５５】  ｎＭＯＳトランジスタＮ１０は、センス回路活性化信号ＳＥの活性化時（電源電圧ＶＤＤ）にオンし、センス回路活性化信号の反転信号／ＳＥの放電を補助し、センス回路活性化信号の反転信号／ＳＥを基板電位ＧＮＤとする。【００５６】  ｐＭＯＳトランジスタＰ５は、選択されたビット線対の一方のビット線ＢＬＴの電位の反転データをノード／ＢＬＴに出力する。ビット線ＢＬＴがｌｏｗレベルのとき、ｐＭＯＳトランジスタＰ５はオンし、ノード／ＢＬＴを電源電圧ＶＤＤとする。ビット線ＢＬＴがｈｉｇｈレベルのとき、ｐＭＯＳトラ��ジスタＰ５はオフし、ノード／ＢＬＴは基板電位ＧＮＤとされる。ｎ本のビット線ＢＬＴがすべてｈｉｇｈレベル（電源電圧ＶＤＤ）のとき、ノード／ＢＬＴは基板電位ＧＮＤとされ、ｎＭＯＳトランジスタＮ９はオフ状態とされ、データ出力線ＤＬは電源電圧ＶＤＤに保たれる。選択されたビット線対のビット線ＢＬＴがｌｏｗレベルのとき、ノード／ＢＬＴは電源電圧ＶＤＤとされ、ｎＭＯＳトランジスタＮ９はオンされ、データ出力線ＤＬは基板電位ＧＮＤに設定される。【００５７】  ｎ個のｐＭＯＳトランジスタＰ５と、ｎＭＯＳトランジスタＮ７、Ｎ８とで、ダイナミック型のｎ入力ＮＡＮＤゲートを形成している。ダイナミック型の論理ゲートは、電源に接続されないノードに電荷を溜めることで論理機能を実現する回路をいう。【００５８】  ｎＭＯＳトランジスタＮ７は、センス回路活性化信号の反転信号／ＳＥがｈｉｇｈレベル（電源電圧ＶＤＤ）のときオンし、ノード／ＢＬＴを基板電位ＧＮＤに放電する。【００５９】  ｎＭＯＳトランジスタＮ８は、センス回路活性化時に選択されたビット線の電位が電源電圧ＶＤＤの場合に、ノード／ＢＬＴがフローティング状態になることを防止する。選択されたビット線ＢＬＴが、電源電圧ＶＤＤの場合（データ出力線ＤＬは電源電圧ＶＤＤ）、ｎＭＯＳトランジスタＮ８がオンし、ノード／ＢＬＴを基板電位ＧＮＤとし、トランジスタＮ９はオフ状態とされる。【００６０】  図４は、本実施例のＳＲＡＭ基本ブロック１０５の読み出し動作を説明するタイミング図である。図４には、クロック信号、ワード線ＷＬ、ビット線対選択信号ＹＳ、センス回路活性化信号ＳＥ、／ＳＥ、ビット線対ＢＬＴ、ＢＬＮ、相補の書き込みデータ信号線対ＷＤＴ、ＷＤＮ、ノード／ＢＬＴ、データ出力線ＤＬの電圧波形が示されている。なお、本実施例は、クロック同期型のＳＲＡＭであり、図４のクロックは、後述する図６のクロック信号に対応し、半導体記憶装置の外部から供給される同期用のクロック信号に基づき生成された内部クロック信号である。図２乃至図４を参照して、本実施例の読み出し動作を説明する。【００６１】  読み出し動作において、時点ｔ１でのクロック信号の立ち上がりエッジに同期して、ｍ本の中から選択された１本のワード線ＷＬが活性化され、基板電位ＧＮＤから電源電圧ＶＤＤに引き上げられる。同時に、ｎ本のビット線対の中から１本のビット線対選択信号ＹＳが活性化される（電源電圧ＶＤＤとなる）。図２のパービットセンス回路１０３において、ｐＭＯＳトランジスタＰ３、Ｐ４がオフし、ｎＭＯＳトランジスタＮ６がオンする。選択されたワード線ＷＬが活性化され、ｐＭＯＳトランジスタＰ３、Ｐ４がオフしたことにより、電源電圧ＶＤＤにプリチャージされていたビット線対ＢＬＴ、ＢＬＮのうち、セルデータの値に基づき、一方のビット線が放電される。【００６２】  ワード線ＷＬの活性化から、予め定められた所定時間後に、センス回路活性化信号ＳＥが活性化され（電源電圧ＶＤＤに立ち上がる）、センス回路活性化信号の反転信号／ＳＥが、電源電圧ＶＤＤから基板電位ＧＮＤに立ち下がる。【００６３】  これにより、図２のパービットセンス回路１０３において、予めオンしていたｎＭＯＳトランジスタＮ３と、ｎＭＯＳトランジスタＮ１、Ｎ２のうち電圧が電源電圧のビット線にゲートが接続される一方のトランジスタとを通して、ビット線対ＢＬＴ、ＢＬＮのうちの一方のビット線の放電動作が加速される。【００６４】  そして、放電されるビット線がＢＬＴの場合、データ出力部１０４において、ｐＭＯＳトランジスタＰ５がオンしてノード／ＢＬＴが、基板電位ＧＮＤから電源電圧ＶＤＤまで引き上げられ、これによりｎＭＯＳトランジスタＮ９がオンして、データ出力線ＤＬは、電源電圧ＶＤＤから基板電位ＧＮＤまで引き下げられる。以上までの手順で、読み出し動作が実行される。【００６５】  次いで、図４の時点ｔ２におけるクロック信号の立ち下がりに同期して、ワード線ＷＬとビット線対選択信号ＹＳが電源電圧ＶＤＤから基板電位ＧＮＤに引き下げられると、図２のパービットセンス回路１０３において、ｐＭＯＳトランジスタＰ３、Ｐ４がオンして、ビット線対ＢＬＴ、ＢＬＮのうち放電されていた一方のビット線が、基板電位ＧＮＤから電源電圧ＶＤＤに引き上げられる。予め定められた所定時間後に、センス回路活性化信号ＳＥが電源電圧ＶＤＤから基板電位ＧＮＤに引き下げられると、その反転信号／ＳＥが基板電位ＧＮＤから電源電圧ＶＤＤに引き上げられ、ｎＭＯＳトランジスタＮ７がオンして、ノード／ＢＬＴは、基板電位ＧＮＤに初期化され、トランジスタＮ９はオフする。なお、時点ｔ１から時点ｔ３までが１つの読み出しサイクルを形成している。【００６６】  一方、図４の時点ｔ３からの読み出しサイクルに示すように、センス回路活性化信号ＳＥが活性化して（センス回路活性化信号ＳＥが電源電圧ＶＤＤ）、ビット線対のうち放電されたビット線がＢＬＮの場合（ビット線ＢＬＴは電源電圧）、図３のデータ出力部１０４において、ｐＭＯＳトランジスタＰ５がオフし、トランジスタＮ７がオンしているため、ノード／ＢＬＴは、基板電位ＧＮＤに保持される。これにより、トランジスタＮ９がオフし、データ出力線ＤＬは電源電圧ＶＤＤを保持する。このとき、ｎＭＯＳトランジスタＮ８もオン状態とされ、ノード／ＢＬＴは、基板電位ＧＮＤに保持される。【００６７】  図５は、本実施例における書き込み動作の示すタイミング図である。図５を参照すると、書き込み動作時には、クロック信号に同期し、書き込みデータに応じて、書き込みデータ信号線ＷＤＴ、ＷＤＮの一方を活性化する動作が、図４を参照して説明した読み出し動作に追加される。【００６８】  図５を参照すると、時点ｔ１でのクロック信号の立ち上がりに同期して、ワード線信号ＷＬとビット線対選択信号ＹＳとが活性化されてから、センス回路活性化信号ＳＥが活性化されるまでの期間に、書き込みデータに応じて、相補の書き込みデータ信号対ＷＤＴ、ＷＤＮの一方が活性化される。これにより、パービットセンス回路１０３において、トランジスタＮ６がオンし、トランジスタＮ４、Ｎ５のうち、ｈｉｇｈレベルの書き込みデータ信号線にゲートが接続される方がオンし、ビット線対ＢＬＴ、ＢＬＮのうちオン状態のトランジスタに接続する一方のビット線が基板電位ＧＮＤに放電される。【００６９】  ビット線対ＢＬＴ、ＢＬＮの一方が、一定電位以下まで放電されると、選択メモリセル内のノード（フリップフロップの入出力ノード）に書き込みデータが入力される。以上の手順で書き込み動作が実行される。【００７０】  そして、図５の時点ｔ２におけるクロック信号の立ち下がりに同期して、ワード線ＷＬとビット線対選択信号ＹＳが電源電圧ＶＤＤから基板電位ＧＮＤに引き下げられると、図２のパービットセンス回路１０３において、ｐＭＯＳトランジスタＰ３、Ｐ４がオンして、ビット線対ＢＬＴ、ＢＬＮのうち放電されていた一方のビット線は、基板電位ＧＮＤから電源電圧ＶＤＤに引き上げられ（他方は電源電圧ＶＤＤのままである）、プリチャージ動作が行われる。予め定められた所定時間後に、センス回路活性化信号ＳＥが電源電圧ＶＤＤから基板電位ＧＮＤに引き下げられると、その反転信号／ＳＥは基板電位ＧＮＤから電源電圧ＶＤＤに引き上げられる。なお、書き込み動作において、各信号の初期化は、読み出し動作と同様に行われる。【００７１】  図６は、図１乃至図５を参照して説明したＳＲＡＭ基本ブロック１０５を、複数個配置して構成した半導体記憶装置１１０の構成を示す図である。図の横方向に平行に延在される複数本（ｍ本）のワード線ＷＬ（１〜ｍ）と、横方向に平行に延在される複数本（ｎ本）のビット線対選択信号ＹＳ（１〜ｎ）と、横方向に平行に延在されるセンス回路活性化信号ＳＥ及び反転信号／ＳＥからなる第１の信号線群が互いに離間して、Ｍ組配設され、図の縦方向に延在されるデータ出力線ＤＬと相補の書き込みデータ信号線対ＷＤＴ、ＷＤＮからなる第２の信号線群が互いに離間して、Ｎ組配設され、第１の信号線群と第２の信号線群の交差部に、Ｍ×Ｎ個のＳＲＡＭ基本ブロック１０５をアレイ状に備えてなるＳＲＡＭ基本ブロックアレイ１０６を有する。さらに、ワード線ＷＬ、ビット線対選択信号ＹＳ、センス回路活性化信号ＳＥ、センス回路活性化信号の反転信号／ＳＥに接続され、ＳＲＡＭ基本ブロックアレイ１０６の動作を制御するデコーダ１０７と、書き込みデータ信号線対ＷＤＴ、ＷＤＮ、データ出力信号線ＤＬに接続され、ＳＲＡＭ基本ブロックアレイ１０６の書き込み動作の制御と、データの入出力を行うデータ入出力部１０８と、アドレス信号、クロック信号、制御信号を入力し、デコーダ１０７とデータ入出力部１０８を制御する制御部１０９と、を備えている。デコーダ１０７は、ロウアドレスをデコードし選択ワード線を活性化するロウデコーダと、カラムアドレスをデコードし選択ビット線対に対応するビット線対選択信号ＹＳを、活性化するカラムデコーダを含む。制御部１０９は、制御信号に基づき、デコーダ１０７及びデータ入出力回路１０８に対して、読み出し／書き込み動作の制御を行うとともに、クロック信号に同期して、選択ワード線を活性化させるためのストローブ信号の生成等を行い、またビット線対選択信号ＹＳ、センス回路活性化信号ＳＥの活性化のタイミングを制御する。なお、クロック同期型のＳＲＡＭでは、外部から供給されるアドレス信号、書き込みデータ信号、制御信号のラッチ、及び読み出しデータ信号の外部への出力は、クロック信号に同期して行われる。【００７２】  図７は、本発明の第２の実施例のパービットセンス回路２０３の回路構成の一例を示す図である。図７を参���すると、本発明の第２の実施例のパービットセンス回路２０３は、図２に示した前記実施例におけるパービットセンス回路１０３のｎＭＯＳトランジスタＮ６を、２個のトランジスタＮ６１、Ｎ６２に分離して構成したものである。すなわち、ビット線ＢＬＴにドレインが接続されゲートに書き込みデータ信号線対の一方ＷＤＴが接続されたｎＭＯＳトランジスタＮ４と、ソースが基板電位ＧＮＤに接続され、ゲートがビット線対選択信号ＹＳに接続され、ドレインがｎＭＯＳトランジスタＮ４のソースに接続されたｎＭＯＳトランジスタＮ６１と、ビット線ＢＬＮにドレインが接続されゲートにゲートに書き込みデータ信号線対の他方ＷＤＮが接続されたｎＭＯＳトランジスタＮ５と、ソースが基板電位ＧＮＤに接続され、ゲートがビット線対選択信号ＹＳにＹＳに接続され、ドレインがｎＭＯＳトランジスタＮ５のソースに接続されたｎＭＯＳトランジスタＮ６２と、を備えている。【００７３】  ビット線ＢＬＴと基板電位ＧＮＤ間に直列接続されたｎＭＯＳトランジスタＮ４とｎＭＯＳトランジスタＮ６１、ビット線ＢＬＮと基板電位ＧＮＤ間に直列接続されたｎＭＯＳトランジスタＮ５とｎＭＯＳトランジスタＮ６２の順番を入れ替えてもよいことは勿論である。すなわち、ビット線ＢＬＴにドレインが接続されゲートにビット線対選択信号Ｙが接続されたｎＭＯＳトランジスタＮ６１と、ソースが基板電位ＧＮＤに接続され、ゲートが書き込みデータ信号線対の一方ＷＤＴに接続され、ドレインがｎＭＯＳトランジスタＮ６１のソースに接続されたｎＭＯＳトランジスタＮ４と、ビット線ＢＬＮにドレインが接続されゲートにビット線対選択信号ＹＳが接続されたｎＭＯＳトランジスタＮ６２と、ソースが基板電位ＧＮＤに接続され、ゲートが書き込みデータ信号線対の他方ＷＤＮに接続され、ドレインがｎＭＯＳトランジスタＮ６２のソースに接続されたｎＭＯＳトランジスタＮ５からなる構成としてもよい。【００７４】  上記した本実施例の作用効果について説明する。【００７５】  本実施例では、従来の半導体記憶装置で用いられていたビット線対選択回路を用いずに、センス回路を構成することで、ビット線遅延時間ｔｂｌを縮減することができる。【００７６】  例えば、従来のセンス回路において、
Ｃｂｌａ：４０ｆＦ、Ｃｙｓ：２０ｆＦ，Ｃｓａ：２０ｆＦ，
ΔＶｂｌ／Ｉｃｅｌｌ：１ＫΩ，Ｒ：２ＫΩとした場合、上式（３）より、ビット線遅延ｔｂｌは、１２０ｐｓとなる。【００７７】  上記実施例では、従来の半導体記憶装置で用いられているビット線対選択回路８０２をなくしたことにより、拡散容量Ｃｙｓと、オン抵抗Ｒとを０にできるため、上式（３）より、ビット線遅延ｔｂｌを６０ｐｓまで高速化が可能である。すなわち実質的にビット線遅延を従来方式の半分にまで短縮している。【００７８】  上記実施例の別の作用効果は、制御信号数とトランジスタ数を削減することができるということである。その理由は、本実施例では、選択されないビット線対を電源電圧に固定するプリチャージ回路（Ｐ１、Ｐ２）、書き込み動作時に選択ビット線対の一方のビット線を基板電位に放電するデータ書き込み回路（Ｎ４、Ｎ５、Ｎ６）、そして、読み出し動作時にメモリセルによって放電される選択ビット線対の一方のビット線において放電動作を加速するための第２のラッチ回路（Ｎ１、Ｎ２、Ｎ３）が、同一のビット線対選択信号ＹＳによって活性化が制御されており、図８のＮＯＲ回路８１１のような、制御信号間の論理演算を行うＣＭＯＳゲートを不要としている。すなわち、本実施例では、ビット線対当たりブロックのトランジスタ数は１１個と、同数で構成でき、センス回路全体では、８対１選択（８対のビット線対の中から１つを選択する）の場合、トランジスタの個数を従来の１０２個から、９２個まで削減することができる。【００７９】  また、制御信号の個数は、図８に示す従来の半導体記憶装置では、クロック、ＰＣ、／ＷＥ、／ＹＳ，ＳＡＥ、ＲＳＥ、ＷＤＴ（ＷＤＮ）の７個であるのに対して、本実施例では、クロック、ＹＳ、ＷＤＴ（ＷＤＮ）、／ＳＥ（ＳＥ）の４個に削減している。【００８０】  なお、上記実施例では、クロック同期型の高速ＳＲＡＭに本発明を適用した例を説明したが、上記した本実施例のセンス回路（すなわち、ビット線選択回路をなくし、ビット線遅延を短縮する構成）は、非同期型のＳＲＡＭのビット線系の読み出し・書き込み回路にも適用できることは勿論である。本発明では、増幅操作と選択操作との順序の変更時において、従来のセンスアップ回路８０３をパービットセンス回路１０３として単純に用いず、ビット線選択信号ＹＳを用いた、ビット線対の充電操作を行うことで、データ出力部１０４のトランジスタ数を削減できる効果を有している。これは、通常のセレクタを用いた場合と比較して、ビット線選択信号ＹＳを用いたビット線対の充電操作によって、データ出力部１０４において単なるダイナミックＮＡＮＤゲートを用いた選択操作が可能になったためである。これにより、図９（Ｂ）のデータ出力部１０３において、３×ｎ個のトランジスタ数が削減される。また、本パービットセンス回路１０３を用いることで、ＰＣ、／ＷＥ、ＲＳＥの３個の制御信号が削減される。【００８１】  図８の従来センスアンプと図１の提案センスアンプを書きに示す。読み出し動作の高速化（すなわち、ビット線遅延削減）のために、読み出し用の操作を以下のように変更した。図８では、ブロック８０２で選択操作を行った後にブロック８０３において増幅操作を行っていた。この場合、上記選択操作時がビット線遅延に含まれることでビット線遅延が増大して問題となる。提案方式では、この二つの操作の順番を交換して解決した。図１において、ブロック１０３において増幅操作を行った後に、ブロック１０４において選択操作を行う。これにより、ビット線遅延から選択操作による遅延を除外できる。図１では、新たにブロック１０４において選択操作のために時間が加わるが、従来方式での選択操作のための遅延時間よりも小さい。【００８２】  次に、本発明の原理について、比較例として、図８に示した従来のセンスアンプと対比して説明する。図９（Ａ）は、図８に示した従来のセンスアンプを含む半導体記憶装置の構成を示す図であり、図９（Ｂ）は、図１に示した本発明の構成である。図９からも明らかなように、本発明（図９（Ｂ））では、読み出し動作の高速化（すなわち、ビット線遅延削減）のために、読み出し用の操作に関して、図９（Ａ）の構成と比べて、ビット線選択操作と増幅操作の順序を変更している。すなわち、図９（Ａ）に示す構成の場合には、ビット線対選択回路８０２で選択操作を行った後に、センスアンプ８０３でビット線のデータの増幅操作を行っている。かかる構成の場合、ビット線対選択回路８０２におけるビット線選択操作の時間が、ビット線遅延に含まれることになり、ビット線遅延が増大して問題となる。【００８３】  これに対して、本発明によれば、図９（Ｂ）に示すように、パービットセンス回路１０３からのビット線を入力し選択されたビット線に読み出されたデータを、データ出力線に出力するデータ出力部１０４を備えた構成とされ、図９（Ａ）の２つの操作（選択操作と増幅操作）の順番を入れ替えている。図９（Ｂ）に示すように、本発明によれば、パービットセンス回路１０３において増幅操作を行った後に、データ出力部１０４において選択操作を行う。これにより、ビット線遅延から、ビット線の選択操作による遅延時間を除外することができる。なお、図９（Ｂ）の本発明の構成の場合、データ出力部１０４において、選択操作のために時間が加わるが、この時間は、図９（Ａ）に示した従来方式におけるビット線選択操作のための遅延時間よりも短い。【００８４】  図１０は、本発明の第３の実施例の構成を示す図であり、図１のパービットセンス回路１０３の変形例を示す図である。図１０を参照すると、このパービットセンス回路３０３は、図２に示したパービットセンス回路１０３のｎＭＯＳトランジスタＮ３（ゲートがＹＳに接続されオン・オフ制御される）を、ｎＭＯＳトランジスタＮ３１とＮ３２（ともにゲートがＹＳに接続されオン・オフ制御される）の２つに分離して構成したものである。すなわち、ビット線ＢＬＴと、／ＳＥ間に直列に接続されたｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ３１と、ビット線ＢＬＮと、／ＳＥ間に直列に接続されたｎＭＯＳトランジスタＮ２とｎＭＯＳトランジスタＮ３２と、を備えた構成としている。なお、直列接続されたｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ３１は位置を交換してもよい。ｎＭＯＳトランジスタＮ２とｎＭＯＳトランジスタＮ３２においても同様である。これ以外の構成は、図２に示した例と同一であるため、その動作の説明は省略する。【００８５】  図１１は、本発明の第４の実施例の構成を示す図であり、図１のパービットセンス回路１０３のの変形例を示す図である。図１１を参照すると、このパービットセンス回路４０３は、図７に示したパービットセンス回路２０３におけるｎＭＯＳトランジスタＮ３（ゲートがＹＳに接続されオン・オフ制御される）を、ｎＭＯＳトランジスタＮ３１とｎＭＯＳＮ３２（ゲートがＹＳに接続されオン・オフ制御される）の２つに分離して構成したものである。ビット線ＢＬＴと、／ＳＥ間に直列に接続されたｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ３１と、ビット線ＢＬＮと、／ＳＥ間に直列に接続されたｎＭＯＳトランジスタＮ２とｎＭＯＳトランジスタＮ３２と、を備えている。直列接続されたｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ３１は位置を交換してもよい。ｎＭＯＳトランジスタＮ２とｎＭＯＳトランジスタＮ３２においても同様である。これ以外の構成は、図７に示した例と同一である。【００８６】  図１２は、本発明の第５の実施例の構成を示す図であり、図３に示したデータ出力部１０４の変形例を示す図である。図１２を参照すると、このデータ出力部２０４は、図３に示したデータ出力部１０４におけるｎＭＯＳトランジスタＮ１０に、ｐＭＯＳトランジスタを１つ追加して、ＣＭＯＳインバータＩＶ１０（ソースが電源ＶＤＤに接続されゲートが制御信号ＳＥが接続されたｐＭＯＳトランジスタと、ドレインがｐＭＯＳトランジスタのドレインに接続され、ゲートがＳＥに接続され、ソースがＧＮＤに接続されたｎＭＯＳトランジスタＮ１０を備え、ドレイン同士の接続点から／ＳＥが出力される）を構成することで、図３の制御信号配線／ＳＥ（データ出力部１０４に外部から供給される）を省略したものである。【００８７】  図１３は、本発明の第６の実施例の構成を示す図であり、図３に示したデータ出力部１０４のさらに別の変形例を示す図である。図３に示したデータ出力部１０４では、データ信号をシングルエンドでデータ出力線ＤＬに出力する構成とされているが、図１３を参照すると、このデータ出力部３０４は、データ信号を差動で出力する構成としている。すなわち、図３のデータ出力線ＤＬは、相補の信号線対、データ出力線ＤＬＴ及びＤＬＮとから構成される。図３のｐＭＯＳトランジスタＰ５（ゲートがビット線ＢＬＴに接続され、ソースが電源ＶＤＤに接続され、ドレインが／ＢＬＴに接続される）は、図１３では、ｐＭＯＳトランジスタＰ５１とｐＭＯＳトランジスタＰ５２との分離されて配置されている。ｐＭＯＳトランジスタＰ５１は、ゲートがビット線ＢＬＴに接続され、ソースが電源ＶＤＤに接続され、ドレインが／ＢＬＴに接続されている。ｐＭＯＳトランジスタＰ５２は、ゲートがビット線ＢＬＮに接続され、ソースが電源ＶＤＤに接続され、ドレインが／ＢＬＮに接続されている。ノード／ＢＬＴとグランド間に接続される図３のｎＭＯＳトランジスタＮ７（リセット用トランジスタ）は、図１３に示す例では、ｎＭＯＳトランジスタＮ７１とｎＭＯＳトランジスタＮ７２とに分離されている。ｎＭＯＳトランジスタＮ７１は、／ＢＬＴとＧＮＤ間に接続され、ｎＭＯＳトランジスタＮ７２は、／ＢＬＮとＧＮＤ間に接続され、ゲートはともに／ＳＥに接続されている。また、ノード／ＢＬＴとＧＮＤ間に接続される図３のｎＭＯＳトランジスタＮ８は、図１３に示す例では、ｎＭＯＳトランジスタＮ８１とｎＭＯＳトランジスタＮ８２に分離されている。ｎＭＯＳトランジスタＮ８１は、ノード／ＢＬＴとＧＮＤ間に接続され、ゲートが／ＢＬＮに接続されている。ｎＭＯＳトランジスタＮ８２と、ノード／ＢＬＮとＧＮＤ間に接続され、ゲートは／ＢＬＴに接続されている。また、データ出力線ＤＬとグランドＧＮＤ間に接続される図３のｎＭＯＳトランジスタＮ９は、図１３に示す例では、ｎＭＯＳトランジスタＮ９１とｎＭＯＳトランジスタＮ９２に分離されている。ｎＭＯＳトランジスタＮ９１は、データ出力線ＤＬＴとＧＮＤ間に接続され、ゲートは／ＢＬＴに接続されている。ｎＭＯＳトランジスタＮ９２は、データ出力線ＤＬＮとＧＮＤ間に接続され、ゲートは／ＢＬＮに接続されている。【００８８】  図１４は、本発明の第７の実施例の構成を示す図であり、図１３に示したデータ出力部１０４のさらに別の変形例を示す図である。このデータ出力部４０４は、図１３のデータ出力部１０４に対して図１２の構成を適用したものである。図１４を参照すると、このデータ出力部４０４は、図１３のデータ出力部３０４のｎＭＯＳトランジスタＮ１０に、ＰＭＯＳトランジスタを追加して、ＣＭＯＳインバータＩＶ１０を構成している。することで、制御信号／ＳＥを省略したものである。【００８９】  以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の請求項発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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