(57)【特許請求の範囲】
【請求項１】
第１の周波数を備える入力クロックと、複数のＤＡＣ出力を含む改良式デジタル・アナログ変換器（ＤＡＣ）であって、
基準ループに結合される基準電圧であって、ミッド・スケール電圧またはフル・スケールの揺れの中間値の電圧である基準電圧と、
前記基準ループに結合され、前記基準ループにほぼ５０％のデューティ・サイクルで動作させる信号であって、前記信号は前記複数のＤＡＣのうちの１つから前記基準ループに接続される信号と
を含む改良式ＤＡＣ。
【請求項２】
前記入力クロックを前記第１の周波数から第２の周波数に分割するように構成された分割器が含まれることと、前記第２の周波数が前記基準ループに結合されて、全てのＤＡＣ出力がシステム出力として利用可能になることを特徴とする、請求項１に記載のＤＡＣ。
【請求項３】
前記第２の周波数が、方形波であることを特徴とする、請求項２に記載のＤＡＣ。
【請求項４】
それぞれ、最大出力を生じる複数の出力を備えた、デジタル・アナログ変換器（ＤＡＣ）における基準ループを動作させる方法であって、前記基準ループに第１の信号を供給し、前記基準ループをほぼ５０％のデューティ・サイクルで動作させるようにし、前記複数のＤＡＣ出力のそれぞれが、前記最大出力より１ｑレベル低い出力を送り出すステップと、
前記基準ループに、ミッド・スケール電圧またはフル・スケールの揺れの中間値の電圧を有する基準信号を供給するステップとを含む方法。
【請求項５】
前記第１の信号が、前記複数のＤＡＣ出力の１つによって前記基準ループに供給されることを特徴とする、請求項４に記載の方法。
【請求項６】
前記第１の信号が、前記ＤＡＣのクロック分割器によって供給されることを特徴とする、請求項４に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に電子回路に関するものであり、とりわけ、デジタル・アナログ変換器（ＤＡＣ）のための改良式基準ループ(improved reference loop)に関するものである。
【０００２】
【従来の技術】
多くのプログラマブル電子及び電気装置では、デジタル信号をアナログ信号に変換することが望ましい。新規のＤＡＣが開発され、参考までに本明細書において援用されている、譲渡先が同じである、１９９１年８月２０日にＢｏｈｌｅｙ他に対して発行された、「ＩＮＤＩＲＥＣＴ  Ｄ／Ａ  ＣＯＮＶＥＲＴＥＲ（間接Ｄ／Ａ変換器）」と題する米国特許第５，０４１，８３１号（あるいは特開平０１−３１４０１７号公報）において解説がなされている。上述の「‘８３１」特許の場合、複数チャネル間接ＤＡＣに、アドレス・ビット及びデータ・ビットを含むデータ・ワードが供給され、これらは、データ・ワードのアドレス・ビットの制御下で、変換器チャネルの特定の１つに入力される。データ・ビットは、そのチャネルのバイナリ・レート乗算器に給与され、この乗算器は、受信したデータ・ビットの２進値を表すパルス変調出力信号を発生する。パルス変調出力信号は、関連するフィルタに加えられ、そのパルス変調出力信号は、出力の振幅が受信データ・ビットの２進値を表すアナログ出力信号に変換される。ゲート回路要素によって、各出力パルスが精密に制御されたパルス幅を備えることが保証される。
【０００３】
特定の用途（アプリケーション）に関して、間接ＤＡＣは、１６本の出力チャネルを備えているが、用途に従って、チャネル数を増減することが可能である。１６本のチャネルは、それぞれ、１６ビットＤＡＣである。１６ビットが全て用いられる場合、フィルタリングを施さなければならない最低周波数は、１０ＭＨｚ／２16（すなわち、１０ＭＨｚ／６５５３６、すなわち、１５２．６Ｈｚになる。１２ビットＤＡＣとして用いられる場合、フィルタリングを施すべき最低周波数は、１０ＭＨｚ／２12、すなわち、１０ＭＨｚ／４０９６、すなわち、２．４４１ｋＨｚになる。フィルタリングを施すべき最低周波数に整合するように、各出力フィルタを調整して、あるＤＡＣのセッティングから次のＤＡＣの設定(setting)に移行するセトリング時間(settling time)を最短化することが望ましい。フィルタのセトリング時間の最短化を助けるため、特定の用途に関するＤＡＣチャネルに利用するデータ・ビット数を最少にすることが望ましい。
【０００４】
変換器チャネルの１つがフィルタの出力レベルを較正するのに使われる。このチャネルは、基準ループ(reference loop)と呼ばれる。異なるチャネルに加えられるデータ・ビット数は同じである必要はなく、最小の１から最大のｍまで変動可能である。
【０００５】
上述の間接ＤＡＣの欠点は、入力クロックが、ＤＡＣチャネルに利用される前に２で分割されることである。タイミングをとるために利用されるのはクロックの周期だけであるため、このクロック分割は不必要である。あいにく、この状態では、全ＤＡＣフィルタが１０ＭＨｚではなく、２０ＭＨｚ（集積回路プロセスの限界）で動作させられた可能性があるので、全ＤＡＣフィルタのセトリング時間は２倍になる。
【０００６】
上述のＤＡＣのもう１つの欠点は、ＤＡＣ出力チャネルの１つを用いて、基準ループを含むフィルタに出力を供給し、その出力を用いて、残りのＤＡＣチャネルにおける残りのフィルタの出力レベルを較正することが必要になるという点である。
【０００７】
上述のＤＡＣのもう１つの欠点は、基準チャネルのプログラミングに用いられるビットの数字（すなわち、ビットの数字は１にプログラムされる）に従って、他の各チャネル毎に、異なるオフセット電圧が生じるという点である。この異なるオフセット電圧は、基準チャネルが全部１（１６ビットＤＡＣの場合、ＦＦＦＦの１６進符号）にプログラムされると、上述のＤＡＣは、従来のＤＡＣのように動作しないという事実によって生じる。
【０００８】
全部１が基準ループにおいてプログラムされると、デジタル出力は、１０ＭＨｚのクロック周期のカウントが６５５３５、すなわち、６５５３５／１０ＭＨｚ、すなわち、６．５５３５ミリ秒（ｍｓ）の場合に高になり、カウントが１、すなわち、１／１０ＭＨｚ、すなわち、１００ナノ秒（ｎｓ）の場合に低になる。この波形の平均電圧が、基準電圧、この場合５ボルト（Ｖ）と比較される。すなわち、全部１の入力によって、従来のＤＡＣから予測される基準電圧より１ｑレベル低い電圧ではなく、基準電圧が出力として得られることになる。従来の１６ビットＤＡＣにおけるｑレベルは、＋５Ｖ／２16、すなわち、５／６５５３６、すなわち、７６マイクロボルト（μＶ）に等しくなる。基準ループが１６ビットの全てについて１にプログラムされた間接ＤＡＣでは、ｑレベルは、＋５Ｖ／（２16−１）、すなわち、５／６５５３５、すなわち、７６マイクロボルト（μＶ）に等しくなる。１６ビットＤＡＣの場合、エラーは微々たるものであるが、それによって、他のＤＡＣ出力は、ミッド・スケール（スケールの中央部）でプログラムされている場合、ｑレベルの１／２ほど高くなる。これは１６進符号８０００に等しく、方形波では、（５／６５５３５）（６５５３６／２）、すなわち、期待される２．５００Ｖのかわりに２．５０００３８Ｖとなる。基準チャネルが、８ビットの全てについて１（１６進符号ＦＦ００）にプログラムされる場合、エラーは増大し、｛５／（２8−１）｝{（２8／２）}、すなわち、（５／２５５）（２５６／２）、すなわち、２．５００Ｖではなく２．５０９８０４Ｖに等しくなる。このオフセット電圧エラーは、異なるＤＡＣの基準ループがビットの異なる数字にプログラムされている場合、とりわけ厄介であり、混乱する。
【０００９】
第３の欠点は、上述のＤＡＣは基準ループと同じ条件下において、すなわち、１６ビットの全てが１（それが、基準ループのプログラムのされ方であれば）、すなわち、＋５Ｖのフル・スケールで動作しているＤＡＣチャネルにおいて、最も正確であり、温度に応じたドリフトが最小になるという点である。大部分のＤＡＣアプリケーション（ＤＡＣの使用用途）では、ミッド・スケールまたはその近くで動作し、ミッド・スケールを超えるか、または、それ未満でプログラム可能なＤＡＣが必要とされる。一般に、このミッド・スケール動作ポイント近くで、最高の精度及び最小のドリフトを示すことが望ましい。上述のように、これは、基準ループが全部１にプログラムされている事例ではない。間接ＤＡＣの８つの最上位ビットによって、ただ単に、２8で分割されるクロックのデューティ・サイクル、すなわち、１０ＭＨｚ／２５６、すなわち、３９．０６２５ｋＨｚが変化するだけである。従って、８ビットＤＡＣの全てのＤＡＣ符号について、デジタル出力は、必ず、３９ｋＨｚで動作する。この例では、ミッド・スケールは、方形波であり、ＤＡＣ符号は、全チャネルについて８０００になるので、用いられるデータ・ビット数に関係なく、全ＤＡＣチャネルについて３９ｋＨｚで生じる。デジタル出力の立ち上がり及び立ち下がり時間や、デジタル出力の遷移数も、オフセット電圧エラーに影響を及ぼす。
【００１０】
従って、各チャネルの入力ビット数がどうであれ、全部１の入力が、結果として、基準電圧より１ｑレベル低い出力を生じることになり、８０００のミッド・スケール（方形波）が、結果として、基準電圧の１／２の出力を生じることになるように、基準ループにプログラムする方法（これによって、さらに、他のＤＡＣチャネルの全てが較正されることになる）を提供することが望ましい。さらに、ＤＡＣのミッド・スケール出力（約２．５Ｖ）において、ＤＡＣ出力チャネルの１つを基準ループに対する入力として利用することなく、最高の精度と、最小のドリフトを示すことが望ましい。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、上記の問題点を解決し、較正用の改良式基準ループを設けたＤＡ変換器を提供することである。
【００１２】
【課題を解決するための手段】
本発明によれば、改良式間接ＤＡＣ用基準ループが得られる。本発明は、構成において、その改良点に、基準ループに結合される基準電圧であって、ミッド・スケール電圧またはフル・スケールの揺れの中間値の電圧である基準電圧と、基準ループに結合され、基準ループにほぼ５０％のデューティ・サイクルで動作させる信号であって、その信号は複数のＤＡＣのうちの１つから基準ループに接続される信号と、が含まれる、複数のＤＡＣ出力を備える改良式デジタル・アナログ変換器（ＤＡＣ）として概念化することが可能である。
【００１３】
本発明は、基準ループに第１の信号を供給し、基準ループをほぼ５０％のデューティ・サイクルで動作させるようにし、複数のＤＡＣ出力のそれぞれが、最大出力より１ｑレベル低い出力を送り出すステップと、基準ループに、ミッド・スケール電圧またはフル・スケールの揺れの中間値の電圧を有する基準信号を供給するステップとが含まれている、それぞれ、システム電圧に対応する最大出力を生じる複数の出力を備えた、ＤＡＣにおける基準ループを動作させるための方法として概念化することも可能である。
【００１４】
本発明には、多くの利点があり、そのいくつかについて、以下で単なる例示として概説することにする。
【００１５】
本発明の１つの利点は、ＤＡＣの全出力チャネルをシステム出力として利用することが可能になるという点である。
【００１６】
本発明のもう１つの利点は、基準ループを５０％のデューティ・サイクルで動作させることが可能になり、この結果、全ＤＡＣチャネルが、通常、最高の精度が所望されるミッド・スケール近くにおいて、精度が最高になり、温度ドリフトが最小になるという点である。
【００１７】
本発明のもう１つの利点は、基準ループが５０％のデューティ・サイクルで動作し、全チャネルが、チャネルで用いられるビットの数字に関係なく、全部１の場合、フル・スケールより１ｑレベル低くなる、従来のＤＡＣのように動作するという点である。
【００１８】
本発明のもう１つの利点は、基準ループが５０％のデューティ・サイクルで動作すると、ビット数の異なるＤＡＣを混合しても、それぞれに異なるビット数を用いるチャネルにオフセット電圧が発生しないという点である。
【００１９】
本発明のもう１つの利点は、設計が単純であり、大規模な市販品の生産における実施が容易であるという点である。
【００２０】
本発明の他の特徴及び利点については、当該技術者であれば、下記の図面及び詳細な説明を検討することによって明らかになるであろう。これらの追加特徴及び利点は、本発明の範囲内含まれるものとする。
【００２１】
【発明の実施の形態】
本発明の改良式ＤＡＣ基準ループは、ハードウェア、ソフトウェア、ファームウェア、または、その組み合わせによって実現することが可能である。望ましい実施態様の場合、改良式ＤＡＣ基準ループは、ハードウェアによって実施される。さらに、オシロスコープにおいて有効であるとして説明されるが、この改良式ＤＡＣ基準ループは、ＤＡＣの利用を必要とするいかなる用途にも用いることが可能である。
【００２２】
次に図１を参照すると、典型的なオシロスコープ（データ）取得システム１０のブロック図が示されている。オシロスコープ取得システム１０は、オシロスコープ（不図示）内にあって、オシロスコープ、及び、オシロスコープに接続されたプローブに較正を施し、基準を与える。取得システム１０には、制御・状況・電源モジュール１８が含まれている。制御・状況・電源モジュール１８には、インターフェイス４３を介して他のコンポーネントと通信を行ういくつかのモジュールが含まれている。制御・状況・電源モジュール１８には、インターフェイス４３から、接続部４２を介して電力を受ける電源モジュール５２が含まれている。制御・状況・電源モジュール１８には、さらに、スコープ・インターフェイス（Ｉ／Ｆ）・モジュール５１も含まれている。スコープＩ／Ｆモジュール５１は、接続部４１を介してインターフェイス４３と通信を行い、取得システムのさまざまな機能を制御し、その状況をモニタする。電源制御モジュール５４は、接続部４４を介してインターフェイス４３と通信を行い、オシロスコープ取得システム１０に対して電力制御を施す。パーソナル・コンピュータ（ＰＣ）電源モジュール５６は、接続部４６を介してインターフェイス４３から電力を送り出し、オシロスコープに組み込まれたＰＣ（不図示）に調整電力を供給する。ファン・モジュール５７は、接続部４７を介してインターフェイス４３によって適正なファン駆動信号を送り出し、オシロスコープ取得システム１０が配置されたオシロスコープに冷却を施す。
【００２３】
オシロスコープ取得システム１０には、複数のオートプローブＩ／Ｆモジュール１１及び複数のアッテネータ／プリアンプ・モジュール１２が含まれている。オートプローブＩ／Ｆモジュール１１は、コンパチブル・プローブに電力、オフセット電圧を供給し、制御を加えて、用いられる特定のプローブに関するオシロスコープのセットアップを自動化する、能動及び受動プローブ・インターフェイスである。アッテネータ／プリアンプ・モジュール１２は、Ａ／Ｄ＆ファースト・イン・スロー・アウト（ＦＩＳＯ）・モジュール１６及びトリガ・システム・モジュール１４を駆動するための信号減衰及び／または増幅及び入力信号バッファリングを含むことが可能な、適正な信号調整を施す。オシロスコープ取得システム１０には、それぞれ、オシロスコープ取得システム１０が、オシロスコープへの信号供給に用いることが可能な各種プローブとの通信を行うチャネルに相当する、複数のチャネル２２を含むことが可能である。図１には、４つのチャネルが示されているが、オシロスコープ取得システム１０内には、多くの異なる数のチャネルを含むことが可能である。
【００２４】
一例として、チャネル２２−１は、ＤＣ〜５００ＭＨｚの範囲内の周波数で、０から＋／−２５０Ｖのピークに及ぶ範囲内のアナログ信号をアッテネータ／プリアンプ１２−１に供給する。アッテネータ／プリアンプ１２−１は、接続部２２−１を介して供給された信号に減衰及び予備増幅を施し、接続部２６−１を介して、トリガ・システム１４と、Ａ／Ｄ＆ＦＩＳＯモジュール１６−１の両方に信号を供給する。Ａ／Ｄ＆ＦＩＳＯモジュール１６−１は、接続部３６を介して、時間基準モジュール１７からのタイミング信号も受信する。時間基準（タイムベース）モジュール１７は、接続部２６−１におけるＣＨ１アナログ信号をデジタル表現に変換するのに適したさまざまなタイミング信号を供給する。トリガ・システム１４には、接続部２３を介して、補助トリガ入力も供給され、これによって、４つのチャネルＣＨ１〜ＣＨ４以外に、オシロスコープをトリガするための代替トリガ源が得られる。トリガ・アーミング、リセッティング、及び、同期は、接続部３４を介して時間基準モジュール１７によって実施される。
【００２５】
オシロスコープ取得システム１０には、さまざまなＤＡＣも含まれており、そのいくつかには、本発明の改良式基準ループが含まれている。例えば、基準モジュール１９は、接続部２７を介して、オートプローブＩ／Ｆ  ＤＡＣ１００と通信を行い、接続部２８を介して、システムＤＡＣ１５０と通信を行う。オートプローブＩ／Ｆ  ＤＡＣ１００及びシステムＤＡＣ１５０は、両方とも、図２及び図３に関連して詳細に後述する本発明の改良式基準ループから恩恵を受けるデジタル・アナログ変換器である。システムＤＡＣ１５０は、接続部２９を介して較正器２１との通信を行い、較正器２１は、オシロスコープの較正を行うため、また、オートプローブＩ／Ｆ  ＤＡＣ１００に連係して用いられる場合には、能動及び受動プローブの較正を行うため、接続部３１を介してバス３５（外部接続部である）に較正信号を送る。オートプローブＩ／Ｆ  ＤＡＣ１００は、接続部２４を介してオートプローブＩ／Ｆモジュール１１にアナログ信号を送り、一方、システムＤＡＣ１５０は、接続部３２を介して、アッテネータ／プリアンプ・モジュール１２及びトリガ・システム１４にアナログ信号を送る。
【００２６】
オートプローブＩ／Ｆ  ＤＡＣ１００及びシステムＤＡＣ１５０は、設計が似ているが、特定の用途に合わせて、異なるＤＡＣ出力範囲の基準化が施されている。例えば、ＤＡＣ出力には、ユニポーラもあれば、バイポーラもあり、電流出力もある。オートプローブＩ／Ｆ  ＤＡＣ１００は、能動プローブのためにオフセット電圧を発生するといった機能の実施に役立ち、能動及び受動プローブに存在するプローブ識別抵抗器、すなわち、プローブＩＤを測定するオーム計の導入を助ける。システムＤＡＣ１５０は、トリガ・システム１４におけるトリガ・レベル及びヒステリシス、並びに、アッテネータ／プリアンプ・モジュール１２に対するオフセット電圧を制御する。
【００２７】
本明細書において留意しておくべきは、オシロスコープ内に配置されたオートプローブＩ／Ｆ  ＤＡＣ１００及びシステムＤＡＣ１５０に関連して説明されるが、本発明の改良式基準ループは、ＤＡＣを利用する任意の用途に用いることが可能であるという点である。さらに、単一素子として例示されるが、オートプローブＩ／Ｆ  ＤＡＣ１００及びシステムＤＡＣ１５０には、一般に、それぞれ、複数のＤＡＣが含まれている。
【００２８】
図２は、本発明の改良式ＤＡＣ基準ループ２００を示す概略図である。ＤＡＣ２０１は、上述の米国特許第５，０４１，８３１号に記載の間接ＤＡＣを表しており、詳細な説明は控えることにする。要するに、ＤＡＣ２０１は、接続部２０８を介して、プログラマブル・デジタル入力を受信し、１６本の出力チャネル２１１−１ないし２１１−１６のそれぞれに１６ビット・デジタル・パターンを供給する。次に、接続部２１１−１ないし２１１−１６のデジタル・パターンにフィルタリングを施すことによって、そのパターンを表したＤＣ電圧が得られる。ＤＡＣ２０１の出力は、入力に１つのビットを加えると、出力は同じにとどまるか、あるいは、増大するので、本質的に単調である。同様に、入力から１つのビットが減じられると、出力は同じにとどまるか、あるいは、減少する。すなわち、ＤＡＣ２０１の出力の単調性によって、出力がその入力の方向と逆の方向には移動しないという保証が得られる。入力に１つのビットが加えられた場合、出力は減少せず、入力から１つのビットが減じられた場合、出力は増大しない。ＤＡＣチャネル２１１−１ないし２１１−１６の各々は、この実施態様の場合、最大１６ビットとすることが可能であり、各チャネルは、個別に制御可能である。留意すべきは、１６のチャネルを備えるものとして解説されるが、ＤＡＣ２０１は、用途に従ってチャネル数を増減することができるという点である。
【００２９】
各チャネルの出力は、そのパターンが１６ビット・ワードを表すデジタル信号であり、どの数のビットも高及び低である。例えば、‘８３１特許に例示の１６ビット・チャネルの場合、各チャネル２１１の出力は、０Ｖと５Ｖの間でスイッチするデジタル信号であり、パルス幅は、０Ｖ  ＤＣから１００ｎｓステップで変動し、１００ｎｓの場合には、０Ｖであり、６５５３５＊１００ｎｓ、すなわち、６．５５３５ｍｓの場合には、５Ｖになる。一般に、１本のＤＡＣチャネル、この場合、参照番号が２１１−８のチャネル７が、基準ループとして用いられる。任意のＤＡＣチャネルを基準ループとして用いることが可能である。基準ループは、接続部２０９を介してＤＡＣ２０１に正確な５Ｖ  ＤＣの供給電圧を供給する。
【００３０】
上述のように、１６ビット・チャネルに関する１ｑレベルは約７６μＶであり、８ビットＤＡＣチャネルに関する１ｑレベルは約１９ｍＶである。基準ループのプログラムの仕方によって生じる相違のため、従来、プログラマは、異なるビット数に合わせてプログラムされた基準ループを備えるＤＡＣに対するプログラミングが困難であった。米国特許第５，０４１，８３１号のＤＡＣ２０１において、全部１で動作する基準チャネルについて解説されている。この条件では、全部１のパターンは、０Ｖで１００ｎｓ、高レベルで６．５５３５ｍｓになり、その平均が５Ｖに調整されるので、チャネルの出力の揺れが５Ｖの基準電圧をわずかに超えることになる。１６未満のビットが、全部１にプログラムされるいくつかの用途では、出力の揺れはさらに大きくなる。本発明では、１６進数符号８０００（この場合、１６ビットが、１０００  ００００  ００００  ００００であり、「１」が最上位ビットである）に対応する、正確に５０％のデューティ・サイクルで基準チャネルを動作させることによってこの問題を解決する。２．５Ｖの基準電圧と組み合わせると、各出力毎に、真の０〜５Ｖの揺れが生じることになる。
【００３１】
一般に、チャネル２１１−８に関連して上述の基準チャネルは、５Ｖに近い供給電圧が、接続部２０９を介してＤＡＣ２０１に送られるように、いくつかのビットが高にプログラムされた。しかし、その構成では、ｑレベルが、より望ましい５／２nはなく、５／（２n−１）になり（ここで、ｎは全部１にプログラムされたビット数）、この状態では、全ＤＡＣチャネルに平均出力電圧のエラーが生じることになる。エラー（誤差）の範囲は、１６ビットの場合、００００の入力符号における無（０）からＦＦＦＦの入力符号における完全な１ｑレベルのエラーにわたる。
【００３２】
本発明によれば、基準チャネル２１１−８は、接続部２０５を介して５０％のデューティ・サイクルで動作させられる。基準ループが５０％のデューティ・サイクルで動作している場合、プログラマブル基準ループを備える必要はない。基準ループが必要とするのは、ただ単に、入力クロックが、８０００の符号にプログラムされた場合の各ＤＡＣチャネル２１１と同じ周波数である方形波まで分割されることだけである。
【００３３】
基準ループを５０％のデューティ・サイクルで動作させることが可能なもう１つの方法は、基準ループに供給するＤＡＣチャネル、この場合、ＤＡＣチャネル２１１−８によって１６進数８０００のＤＡＣ符号を供給することである。１６進数符号８０００によって、チャネル２１１−８におけるＤＡＣ２０１の５０％のデューティ・サイクル出力に相当する、方形波が得られる。基準ループが５０％のデューティ・サイクルで動作している場合、ＤＡＣチャネルの全てが、通常、最高の精度が所望されるミッド・スケール近くにおいて、可能性のある最高の精度になり、温度ドリフトが最小になる。ミッド・スケールは、約２．５Ｖの電圧レベルを表しており、これは、５Ｖの揺れの中間点に相当する。本発明のある態様によれば、基準ループが５０％のデューティ・サイクルで動作している場合、全てのＤＡＣチャネルにおいて、ＤＡＣチャネルに用いられるビット数に関係なく、全部１出力のＤＡＣチャネルは、フル・スケールよりもちょうど１ｑレベル低くなるような挙動を示すことになる。例えば、１ビットが７６μｖに相当する１６ビットＤＡＣチャネルの場合、１６の１によって、フル・スケールより１ｑレベル低いフル・スケール電圧が発生することになる。ＤＡＣチャネルのビット数が８の場合、そのチャネルの８つの１によって、フル・スケールより１ｑレベル低い、すなわち、フル・スケールより１９ｍＶ低いフル・スケール電圧が発生することになる。こうして、異なる数のビットが存在するが、基準チャネルに出力エラーが生じない、出力チャネルを備える１つのＤＡＣ２０１を設けることが可能になる。
【００３４】
本発明によれば、ＤＡＣチャネル２１１−８の出力は、接続部２０５を介して、抵抗器Ｒ１  ２１７（１００ＫΩ）に供給される。コンデンサＣ１  ２１８（１００μＦ）と抵抗器Ｒ２  ２１９（１００ＫΩ）によって、演算増幅器（ｏｐ−ａｍｐ）２４３の反転入力が供給される。望ましい実施態様の場合、２．５Ｖの基準電圧２２１が、接続部２２２を介してｏｐ−ａｍｐ２４３の非反転入力に供給される。ｏｐ−ａｍｐ２４３には、接続部２２９を介して＋１２Ｖの供給電圧が供給され、接続部２２８を介して−１２Ｖの供給電圧が供給される。接続部２３１を介したｏｐ−ａｍｐ２４３の出力は、フィードバック・ループ２２７のコンデンサＣ２  ２２６（４７ｎＦ）を通って、ｏｐ−ａｍｐ２４３の反転入力２２４にフィードバックされる。ｏｐ−ａｍｐ２４３の出力は、オプションの電圧クランプ２５１にも供給される。所望の場合、電圧クランプ２５１を用いて、出力電圧が制限される。ｏｐ−ａｍｐ２４３の出力は、トランジスタＱ１  ２５２にも供給され、トランジスタＱ１  ２５２のエミッタ２５４は、接続部２０９を介して較正された５Ｖの電力をＤＡＣ２０１に供給するため、接続部２５８の＋１２Ｖの電源を制御する。トランジスタＱ１  ２５２は、抵抗器Ｒ３  ２５７（２８７Ω）及びＲ４  ２５６（２８７Ω）を経て、接続２５８を介して＋１２Ｖの電圧供給源に接続されている。電力消費を改善するため、個別抵抗器として示されているが、代替案として、抵抗器Ｒ３及びＲ４は、単一抵抗器とすることも可能である。
【００３５】
接続部２０９とアースの間のコンデンサＣ３  ２１２（４７ｎＦ）、Ｃ４  ２１４（４７ｎＦ）、及び、Ｃ５  ２１６（４７ｕＦ）は、ＤＡＣ２０１に対する５Ｖ供給電圧の減結合(de-couple)及び絶縁の働きをする。図２には、コンポーネントの値が例示されているが、もちろん、これらのコンポーネント値は、所望の用途に応じて変更することが可能である。さらに、図２及び３には、個別抵抗器を用いて例示されているが、全ての抵抗器は、精密抵抗器パッケージ内に納めることが可能である。
【００３６】
図３は、本発明の改良式基準ループの代替実施態様３００を例示した概略図である。図２構成要素と機能が似ている図３の構成要素には、同様の番号が付与されている。例えば、図２の参照番号が２ＸＸとすると、図３の同様の構成要素は３ＸＸと称されることになる。
【００３７】
図２に関連して解説のものから発展して改良された図３の基準ループ３００には、接続部３０５によって分割ＤＡＣクロック入力信号が供給される。接続部３０４のＤＡＣ−ＣＬＫ入力は、例示では２０ＭＨｚであるが、これが、ＤＡＣ３０１内の２分割コンポーネント（不図示）によって分割され、１０ＭＨｚのクロック信号がＤＡＣ＿ＣＬＫ分割器３０２に供給される。ＤＡＣ＿ＣＬＫ分割器３０２において、例えば２５６といった、ある数字で１０ＭＨｚのＤＡＣ＿ＣＬＫ信号を分割することによって、基準出力が、接続部３０５を介して、本発明の基準ループに供給されることになる。ＤＡＣ＿ＣＬＫ分割器３０２の分割比は、接続部３０５における方形波の出力周波数が、チャネルが符号８０００にプログラムされた場合に、出力チャネル３１１に生じる周波数と同じになるように調整することが望ましい。２５６で分割すると、１６進数８０００に設定した場合に、ＤＡＣチャネルに供給されるのと同じ周波数が基準ループに供給されることになる。入力クロックは、全ＤＡＣチャネルの刻時前に、２分割されるわけではない。従って、２０ＭＨｚのＤＡＣ＿ＣＬＫクロック信号が用いられる場合、各ＤＡＣ出力チャネルにおける１ｑレベルは、５０ｎｓに等しくなる。次に、図２に解説のところと同様に、改良式基準ループ３００は、接続部３０９を介してＤＡＣ３０１に５Ｖの供給電圧を供給する。このように、この実施態様の場合、図２に関するように、基準チャネルとして、ＤＡＣ出力チャネルの１つ、すなわち、チャネル２１１−８を利用するわけではないので、ＤＡＣ３０１の１６本のチャネル３１１−１ないし３１１−１６が、全てシステム出力として利用可能になる。
【００３８】
さらに図３に言及すると、図２の１２Ｖ電源２５８に過剰ノイズが生じた場合、電圧調整器３３９を用いて、接続部３０９における公称電圧を５Ｖに設定することが可能であり、一方、ｏｐ−ａｍｐ３４３は、接続部３０５の基準出力を利用して精密な補正を施し、正確な５Ｖ電圧が接続部３０９を介してＤＡＣ２０１に供給されるようにする。この実施態様の場合、ｏｐ−ａｍｐ３４３は、電圧調整器３３９によって供給される公称電圧に約＋／−１０％の補正を施し、ＤＡＣ出力３１１−８に適正な符号をロードする前に、ＤＡＣ３０１の過剰電圧を阻止する（電圧調整器３３９が、図２に関連して論じた実施態様に用いられる場合、または、基準ループが適正に機能していない状況において）。言及しておくべきは、電圧調整器は、図２の改良式基準ループに用いることができるという点である。
【００３９】
さらに図３を参照すると、抵抗器Ｒ３  ３３２（６．１９ＫΩ）及び抵抗器Ｒ４（３８３Ω）によって、ｏｐ−ａｍｐ３４３の電圧補正能力を約＋／−１０％に制限する２４．７ｄＢ分割器が形成されている。従って、コンデンサＣ２  ３２６は、同じポイントにおいて利得１のループのクロスオーバを維持するため、キャパシタンスが２．７ｎＦに減少させられる。
【００４０】
この基準ループ３００には、３つの極（ポール）が存在する。ループが安定するように、すなわち、発振しないように、十分な位相マージンを設けたループにおいて利得１の交差を行うことが望ましい。第１の極は、Ｒ２  ３１９及びＣ１３１８と並列をなすＲ１  ３１７によって形成される。これらのコンポーネント値に関して、極は、
１／２ｐｉ＊｛１００ｅ３＊１００ｅ３／（１００ｅ３＋１００ｅ３）｝（１００ｅ−９）、
すなわち、３１．８Ｈｚで得られる。第２の極は、Ｒ１  ３１７及びＲ２  ３１９と、Ｃ２  ３２６と、ｏｐ−ａｍｐによって形成される。これによって、利得が１で、１／２ｐｉ＊（１００ｅ３＋１００ｅ３）（４７ｅ−９）、すなわち、１６．９Ｈｚにおいて、位相が９０度シフトする、積分器が形成される。第３の極は、電圧調整器（または図２のエミッタ・フォロワＱ１  ２５２）の出力インピーダンスと、コンデンサＣ３  ３１２、Ｃ４  ３１４、及び、Ｃ５  ３１６によって形成される。コンデンサＣ３、Ｃ４、及び、Ｃ５は、接続部３０９のインピーダンスを低下させて、できるだけ低い周波数にするため、ただし、クロスオーバ・ポイントにおいて過剰なループ位相シフトが生じないように、利得１のクロスオーバ・ポイントより高い周波数にするため、できるだけ大きくなるように選択される。各事例において、出力インピーダンスは、１３オーム未満であるため、第３の極は、１／２ｐｉ＊（１３）（４７ｅ−６）、すなわち、２６０Ｈｚ以上になる。フィルタリングが施される接続部３０５（または図２の接続部２０５）を介したＤＡＣ３０１（または図２のＤＡＣ２０１）からの波形の周波数は、全部１の１６ビット及び５Ｖの基準電圧を利用する基準ループの場合、１０ＭＨｚ／（２16）、すなわち、１０ＭＨｚ／６５５３６、すなわち、１５２．６Ｈｚになり、方形波及び２．５Ｖの基準電圧を利用する基準ループの場合、１０ＭＨｚ／（２8）、すなわち、１０ＭＨｚ／２５６、すなわち、３９．１ｋＨｚになる。積分器ｏｐ−ａｍｐ３４３は、他の２つの極がより高い周波数で得られるように、利得１のループのクロスオーバを設定することが望ましい。
【００４１】
もう一度図２を参照すると、基準ループ２００は、５Ｖの基準電圧を用いる場合、積分器ｏｐ−ａｍｐ２４３を除くと、ループにおける減衰がほんのわずかな量にしかならない。従って、Ｃ２  ２２６が１００ｎＦに設定されると、利得１のループのクロスオーバは、Ｃ２  ２２６の容量リアクタンスが、Ｒ１  ２１７にＲ２  ２１９を加えた抵抗、すなわち、１／２ｐｉ＊（１００ｅ３＋１００ｅ３）（１００ｅ−９）、すなわち、１／２ｐｉ＊（２００ｅ３）（１００ｅ−９）、すなわち、７．９６Ｈｚに等しい。方形波で、基準電圧が２．５Ｖの、図２の回路で同じクロスオーバ周波数を維持するため、接続部２０９における電源電圧を基準にして、ＤＡＣチャネル２１１−８からの６ｄＢ、すなわち、１／２の減衰が生じる、すなわち、方形波の場合、平均２．５Ｖになる。従って、コンデンサＣ２  ２２６は、旧値のほぼ半分、すなわち、４７ｎＦが望ましい。
【００４２】
もう一度図３を参照して、抵抗器Ｒ２  ３３２及びＲ３  ３３４によって、ループ３００において２４．７ｄＢ、すなわち、１７．１６分の１の追加減衰が生じると、コンデンサＣ２  ３２６の値は、さらに１７．１６分の１に減少され、約２．９ｎＦ、すなわち、２．７ｎＦの標準値にすることが望ましい。これによって、全ての基準フィードバック・ループが安定した状態に保たれ、利得１の周波数の交差が約８Ｈｚのほぼ同じポイントで生じることになる。フィードバック・ループの技術者であれば、異なるが、同等に適切な基準フィードバック・ループ構成を開発することが可能であろう。
【００４３】
図３に示すように、図２の電圧クランプ２５１及びトランジスタＱ１  ２５２も排除されている。
【００４４】
強調しておくべきは、本発明の上述の実施態様、すなわち、任意の「望ましい」実施態様が、本発明の原理の明確な理解のために示されただけの、単なる可能性のある実施例にすぎないという点である。本発明の上述の実施態様には、本発明の精神及び原理をほとんど逸脱することなく、多くの変更及び修正を施すことが可能である。こうした修正及び変更は、全て、本発明の範囲内に含まれるものとする。
【００４５】
以上、本発明の実施例について詳述したが、以下、本発明の各実施態様の例を示す。
【００４６】
（実施態様１）
第１の周波数を備える入力クロック（２０４、３０４）と、複数のＤＡＣ出力（２１１、３１１）を含む改良式デジタル・アナログ変換器（ＤＡＣ）（２０１、３０１）であって、
基準ループ（２００、３００）に結合される基準電圧（２２１、３２１）と、前記基準ループ（２００、３００）に結合され、前記基準ループ（２００、３００）にほぼ５０％のデューティ・サイクルで動作させる信号（２０５、３０５）と
を含む改良式ＤＡＣ（２０１、３０１）。
【００４７】
（実施態様２）
前記基準電圧（２２１、３２１）が２．５Ｖであることを特徴とする、実施態様１に記載のＤＡＣ（２０１、３０１）。
【００４８】
（実施態様３）
前記複数のＤＡＣ出力（２１１）の１つ（２１１−８）が、前記基準ループ（２００）に結合されて、前記信号（２０５）を供給することを特徴とする、実施態様１に記載のＤＡＣ（２０１、３０１）。
【００４９】
（実施態様４）
前記入力クロック（３０４）を第２の周波数に分割するように構成された分割器（３０２）が含まれることと、前記第２の周波数が前記基準ループ（３００）に結合されて、全てのＤＡＣ出力（３１１）がシステム出力として利用可能になることを特徴とする、実施態様１に記載のＤＡＣ（３０１）。
【００５０】
（実施態様５）
前記第２の周波数が、方形波であることを特徴とする、実施態様４に記載のＤＡＣ（３０１）。
【００５１】
（実施態様６）
それぞれ、最大出力を生じる複数の出力（２１１、３１１）を備えた、デジタル・アナログ変換器（ＤＡＣ）（２０１、３０１）における基準ループ（２００、３００）を動作させる方法であって、
前記基準ループ（２００、３００）に第１の信号（２０５、３０５）を供給し、前記基準ループ（２００、３００）をほぼ５０％のデューティ・サイクルで動作させるようにするステップと、
前記基準ループ（２００、３００）に基準信号（２２１、３２１）を供給するステップと
を含む方法。
【００５２】
（実施態様７）
前記基準電圧（２２１、３２１）が２．５Ｖであることを特徴とする、実施態様６に記載の方法。
【００５３】
（実施態様８）
前記基準ループ（２００、３００）を５０％のデューティ・サイクルで動作させる前記ステップによって、前記複数のＤＡＣ出力（２１１、３１１）のそれぞれが、前記最大出力より１ｑレベル低い出力を送り出すことを特徴とする、実施態様６に記載の方法。
【００５４】
（実施態様９）
前記第１の信号（２０５）が、前記複数のＤＡＣ出力（２１１）の１つ（２１１−８）によって前記基準ループ（２００）に供給されることを特徴とする、実施態様８に記載の方法。
【００５５】
（実施態様１０）
前記第１の信号（３０５）が、前記ＤＡＣのクロック分割器（３０２）によって供給されることを特徴とする、実施態様８に記載の方法。
【００５６】
【発明の効果】
本発明の１つの利点は、ＤＡＣの全出力チャネルをシステム出力として利用することが可能になるという点である。
【００５７】
本発明のもう１つの利点は、基準ループを５０％のデューティ・サイクルで動作させることが可能になり、この結果、全ＤＡＣチャネルが、通常、最高の精度が所望されるミッド・スケール近くにおいて、精度が最高になり、温度ドリフトが最小になるという点である。
【００５８】
本発明のもう１つの利点は、基準ループが５０％のデューティ・サイクルで動作し、全チャネルが、チャネルで用いられるビットの数字に関係なく、全部１の場合、フル・スケールより１ｑレベル低くなる、従来のＤＡＣのように動作するという点である。
【００５９】
本発明のもう１つの利点は、基準ループが５０％のデューティ・サイクルで動作すると、ビット数の異なるＤＡＣを混合しても、それぞれに異なるビット数を用いるチャネルにオフセット電圧が発生しないという点である。
【００６０】
本発明のもう１つの利点は、設計が単純であり、大規模な市販品の生産における実施が容易であるという点である。
【図面の簡単な説明】
【図１】本発明のＤＡＣが納められたオシロスコープを例示したブロック図である。
【図２】本発明の改良式ＤＡＣ基準ループの望ましい実施態様を含む図１のＤＡＣの１つに関する概略図である。
【図３】本発明の改良式ＤＡＣ基準ループの代替実施態様を含む図１のＤＡＣの１つの概略図である。
【符号の説明】
２００：基準ループ
２０１：ＤＡＣ
２０４：入力クロック
２１１：ＤＡＣ出力
３００：基準ループ
３０１：ＤＡＣ
３０２：クロック分割器
３０４：入力クロック
３１１：ＤＡＣ出力
【図１】
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【図２】
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【図３】
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