(57)【特許請求の範囲】
【請求項１】
直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し／書き込み制御方法であって、
選択ワード線に選択電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの書き込みベリファイ及び通常読み出しを行う際に、
選択ワード線に隣接してこれより後にデータ書き込みが完了する隣接非選択ワード線を除く非選択ワード線に第１の読み出しパス電圧が駆動回路から印加され、前記隣接非選択ワード線に第１の読み出しパス電圧より高い第２の読み出しパス電圧が駆動回路から印加される
ことを特徴とする不揮発性半導体記憶装置の読み出し／書き込み制御方法。
【請求項２】
直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し／書き込み制御方法であって、
選択ワード線に選択電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの書き込みベリファイ及び通常読み出しを行う際に、
選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線に第１の読み出しパス電圧が駆動回路から印加され、前記二つの隣接非選択ワード線に第１の読み出しパス電圧より高い第２の読み出しパス電圧が駆動回路から印加される
ことを特徴とする不揮発性半導体記憶装置の読み出し／書き込み制御方法。
【請求項３】
直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し／書き込み制御方法であって、
選択ワード線に書き込みベリファイ電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの書き込みベリファイを行う際に、前記選択ワード線に隣接しない非選択ワード線に第１の読み出しパス電圧を、前記選択ワード線に隣接して既にデータが書かれた第１の隣接非選択ワード線に前記第１の読み出し電圧より高い第２の読み出しパス電圧を、前記選択ワード線に隣接してこれより後にデータが書かれる第２の隣接非選択ワード線に前記第１の読み出しパス電圧より低い第３の読み出しパス電圧を与え、
選択ワード線に読み出し電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの通常読み出しを行う際に、前記選択ワード線に隣接しない非選択ワード線に第１の読み出しパス電圧を、前記選択ワード線に隣接してこれより先にデータが書かれた第１の隣接非選択ワード線に前記第１の読み出し電圧より高い第２の読み出しパス電圧を、前記選択ワード線に隣接してこれより後にデータが書かれた第２の隣接非選択ワード線には、そのデータ書き込みによるセルしきい値シフト量に応じてレベルが選択される第４の読み出しパス電圧を与える
ことを特徴とする不揮発性半導体記憶装置の読み出し／書き込み制御方法。
【請求項４】
前記第４の読み出しパス電圧は、前記第２の隣接非選択ワード線のセルのデータ書き込みによるしきい値シフト量が小さい場合に、前記第１の読み出しパス電圧より低いレベルとし、しきい値シフト量が大きい場合に前記第２の読み出しパス電圧と同じレベルとする
ことを特徴とする請求項３記載の不揮発性半導体記憶装置の読み出し／書き込み制御方法。
【請求項５】
前記通常読み出しは、
前記選択ワード線が選択されたときに、その読み出しに先行して前記第２の隣接非選択ワード線のデータ読み出しを行う第１の読み出し動作と、
前記選択ワード線について、前記第１の読み出し動作の読み出しデータを参照して前記第４の読み出しパス電圧のレベルを選択する第２の読み出し動作とを有する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の読み出し／書き込み制御方法。
【請求項６】
直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し／書き込み制御方法であって、
選択ワード線に書き込みベリファイ電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの書き込みベリファイを行う際に、前記選択ワード線に隣接しない非選択ワード線に第１の読み出しパス電圧を、前記選択ワード線に隣接してこれより後にデータが書かれる隣接非選択ワード線に前記第１の読み出しパス電圧より低い第２の読み出しパス電圧を与え、
選択ワード線に読み出し電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの通常読み出しを行う際に、前記選択ワード線に隣接しない非選択ワード線に前記第１の読み出しパス電圧を、前記選択ワード線に隣接してこれより後にデータ書き込みが完了する隣接非選択ワード線に、そのデータ書き込みによるセルしきい値シフト量に応じてレベルが選択される、最大値が前記第１の読み出しパス電圧よりも高い第３の読み出しパス電圧を与える
ことを特徴とする不揮発性半導体記憶装置の読み出し／書き込み制御方法。
【請求項７】
メモリセルは、負しきい値の消去状態のデータレベルＥと、正のしきい値のデータレベルＡ，Ｂ及びＣ（Ａ＜Ｂ＜Ｃ）とにより定義される４値データ記憶を行うものであり、
データ書き込みは、データレベルＥのメモリセルを選択的にデータレベルＡとＢの間の中間レベルＬＭに上昇させる下位ページ書き込みと、データレベルＥのメモリセルを選択的にデータレベルＡへ、中間レベルＬＭのメモリセルをデータレベルＢ又はＣへと上昇させる上位ページ書き込みとからなり、かつ
前記データ書き込みは、基本的にＮＡＮＤストリングの共通ソース線に近い方のワード線から順に行うものであって、第１のワード線のメモリセルに下位ページ書き込みを行い、次いで隣接する第２のワード線のメモリセルに下位ページ書き込みを行った後に、前記第１のワード線にそのメモリセルに上位ページ書き込みを行う、という書き込み順序に従う
ことを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置の読み出し／書き込み制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フローティングゲート構造のメモリセルを用いた不揮発性半導体記憶装置に係り、特にＮＡＮＤ型フラッシュメモリの読み出し／書き込み制御方法に関する。
【背景技術】
【０００２】
現在のＮＡＮＤ型フラッシュメモリでは、個々のメモリセルがフローティングゲート(ＦＧ)を備え、ＦＧの電子注入と電子放出により書き込みと消去を行う。ＦＧ内の電子注入量を制御することにより、複数のしきい値状態（データ状態）が設定できる。近年では、一つのメモリセルに２ビット、すなわち４値を記憶させるＮＡＮＤ型フラッシュメモリが開発され、量産されている。
【０００３】
ＮＡＮＤ型フラッシュメモリの微細化、および更なる多値化において、課題となっているのが、フローティングゲート（ＦＧ）間の干渉ノイズである。これは、あるメモリセルＣｅｌｌ_Ａに書き込みを行った後、隣のメモリセルＣｅｌｌ_Ｂに書き込みを行うと、Ｃｅｌｌ_ＡのＦＧ電位がＣｅｌｌ_ＢのＦＧの電位変化の影響を受けて変化し、結果としてしきい値分布が拡がって見える効果である。
【０００４】
この様なメモリセル間の干渉の影響を小さくする好ましい書き込み制御方式として、例えば特許文献１の方式が提案されている。ここでは基本的に、４値レベルの最下位レベルから最上位レベルへと一気に変化させるような上位ページ書き込みモードを利用しない。これにより、隣接メモリセル間の干渉ノイズを低減することができる。更に、書き込み時のワード線選択を例えばソース線側から順に行うことを基本としながら、下位ページ書き込みと上位ページ書き込みのワード線選択順を適宜に組み合わせることにより、隣接メモリセル間の干渉をできるだけ低減する。
【０００５】
しかしこの特許文献１の書き込み制御方式を用いたとしても、ＮＡＮＤ型フラッシュメモリの更なる微細化を進めた場合には、隣接セル間の干渉ノイズの影響を避けることが難しくなる。
【特許文献１】特開２００５−２４３２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、隣接セル間の干渉ノイズを低減した不揮発性半導体記憶装置の読み出し／書き込み制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様による不揮発性半導体記憶装置の読み出し／書き込み制御方法は、直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し／書き込み制御方法であって、
選択ワード線に選択電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの書き込みベリファイ及び通常読み出しを行う際に、
選択ワード線に隣接してこれより後にデータ書き込みが完了する隣接非選択ワード線を除く非選択ワード線に第１の読み出しパス電圧を、前記隣接非選択ワード線に第１の読み出しパス電圧より高い第２の読み出しパス電圧を与えることを特徴とする。
【０００８】
この発明の他の態様による不揮発性半導体記憶装置の読み出し／書き込み制御方法は、直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し／書き込み制御方法であって、
選択ワード線に選択電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの書き込みベリファイ及び通常読み出しを行う際に、
選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線に第１の読み出しパス電圧を、前記二つの隣接非選択ワード線に第１の読み出しパス電圧より高い第２の読み出しパス電圧を与えることを特徴とする。
【０００９】
この発明の更に他の態様による不揮発性半導体記憶装置の読み出し／書き込み制御方法は、直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し／書き込み制御方法であって、
選択ワード線に書き込みベリファイ電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの書き込みベリファイを行う際に、前記選択ワード線に隣接しない非選択ワード線に第１の読み出しパス電圧を、前記選択ワード線に隣接して既にデータが書かれた第１の隣接非選択ワード線に前記第１の読み出し電圧より高い第２の読み出しパス電圧を、前記選択ワード線に隣接してこれより後にデータが書かれる第２の隣接非選択ワード線に前記第１の読み出しパス電圧より低い第３の読み出しパス電圧を与え、
選択ワード線に読み出し電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの通常読み出しを行う際に、前記選択ワード線に隣接しない非選択ワード線に第１の読み出しパス電圧を、前記選択ワード線に隣接してこれより先にデータが書かれた第１の隣接非選択ワード線に前記第１の読み出し電圧より高い第２の読み出しパス電圧を、前記選択ワード線に隣接してこれより後にデータが書かれた第２の隣接非選択ワード線には、そのデータ書き込みによるセルしきい値シフト量に応じてレベルが選択される第４の読み出しパス電圧を与えることを特徴とする。
【００１０】
この発明の更に他の態様による不揮発性半導体記憶装置の読み出し／書き込み制御方法は、直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し／書き込み制御方法であって、
選択ワード線に書き込みベリファイ電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの書き込みベリファイを行う際に、前記選択ワード線に隣接しない非選択ワード線に第１の読み出しパス電圧を、前記選択ワード線に隣接してこれより後にデータが書かれる隣接非選択ワード線に前記第１の読み出しパス電圧より低い第２の読み出しパス電圧を与え、
選択ワード線に読み出し電圧を、非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて、ＮＡＮＤストリング内の選択メモリセルの通常読み出しを行う際に、前記選択ワード線に隣接しない非選択ワード線に前記第１の読み出しパス電圧を、前記選択ワード線に隣接してこれより後にデータ書き込みが完了する隣接非選択ワード線に、そのデータ書き込みによるセルしきい値シフト量に応じてレベルが選択される、最大値が前記第１の読み出しパス電圧よりも高い第３の読み出しパス電圧を与えることを特徴とする。
【発明の効果】
【００１１】
この発明によると、隣接セル間の干渉ノイズを低減した不揮発性半導体記憶装置の読み出し／書き込み制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１３】
［基本構成及び基本書き込み制御方式］
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）１００は、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳＧ１，ＳＧ２を基本構成とする。
【００１４】
ＮＡＮＤセルユニット１００は、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１０２内で共通のソース線ＣＥＬＳＲＣに接続されている。
【００１５】
1つのメモリセルは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。
【００１６】
ＮＡＮＤセルユニット１００のメモリセルＭＣ０−ＭＣ３１の制御ゲートは別々のワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１７】
ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニット１００の集合は、データ一括消去の単位となるブロック１０１を構成する。通常図示のように、メモリセルアレイ１０２は、ビット線の方向に複数のブロック１０１が配列されて構成される。
【００１８】
ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。
【００１９】
即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。
【００２０】
高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓ、読み出しパス電圧Ｖｒｅａｄその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。
【００２１】
ロウ系信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバ２４と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３、及びブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１とを有する。これらのドライバ２１−２４は、メモリセルアレイ１０２の複数のブロック１０１で共有される。
【００２２】
ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ・ドライバ２４のそれぞれに入力されている。
【００２３】
メモリセルアレイ１０２の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通にゲートが制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタアレイ１２とを有する。ブロックデコーダ１１には、転送トランジスタアレイ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。
【００２４】
転送トランジスタアレイ１２の各一端は、ドライバ２１−２４の出力に接続され、他端はセルアレイ１０２内のワード線及び選択ゲート線に接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。
【００２５】
ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内の各センスアンプ（ＰＢ）３１も、ページ長と同数含まれている。
【００２６】
カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスアンプＰＢを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してセンスアンプ回路３０に読み出したデータを、カラムアドレスに従って選択されたセンスアンプＰＢから入出力回路１に出力する。
【００２７】
図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＰＢを共有する例を示している。書き込みまたは読み出し時、選択信号ＢＬＳｅ，ＢＬＳｏにより、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏは勢選択的にセンスアンプＰＢに接続される。このとき非選択ビット線は、シールド線として機能させることにより、ビット線間の干渉が抑制される。信号ＢＬＣＲＬには、非選択ビット線のための所定の電圧が印加される。読み出し動作や書き込みベリファイ動作では、選択ビット線をシールドするために、例えばＶｓｓが、ＢＩＡＳｅ又はＢＩＡＳｏで制御されるトランジスタを介して非選択ビット線に印加される。
【００２８】
このセンスアンプ方式の場合は、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。
【００２９】
図３は、センスアンプ（ＰＢ）３１の構成例を示している。ラッチ回路Ｌ１は、カラムデコーダの出力であるカラム選択信号ＣＳＬによってチップ内のデータバスＩＯ／ＩＯＢに接続され、また転送トランジスタ３２ｃを介してセンスノードＴＤＣと接続される。この構成例では、ラッチＬ１はページバッファ内のキャッシュとして機能したり、データ保持ノードが多く必要となる２bit/cellの多値動作を実現するために機能する。
【００３０】
もう一つのラッチ回路Ｌ２は、転送トランジスタ３３を介してセンスノードＴＤＣと接続され、またトランジスタ３４ａを介して演算回路３４と接続されている。トランジスタ３４ａ，３４ｂおよび３４ｃからなる演算回路３４は、トランジスタ３４ｂのゲートノードＤＤＣの電位に応じて、センスノードＴＤＣに対していくつかの演算を行うことができる。例えば、ＤＤＣが“Ｈ”の時にトランジスタ３４ｂのドレイン電圧ＶＰＲＥを０Ｖとして、トランジスタ３４ｃをオンさせると、ＤＤＣのデータに応じてＴＤＣの電位を変えることができる。
【００３１】
トランジスタ３５はビット線プリチャージ用トランジスタである。トランジスタ３７はビット線とセンスノードＴＤＣを接続するトランジスタで、読み出し動作においては、このトランジスタのゲート電圧を制御して、ビット線の微少振幅を増幅したり、書き込み動作においてはラッチ回路とビット線を接続する働きをする。
【００３２】
トランジスタ３８ａ，３８ｂは、高耐圧トランジスタで、消去動作においては、ビット線に印加される約２０Ｖの消去電圧をこのトランジスタで遮るだけでなく、偶数ビット線ＢＬｅと奇数ビット線ＢＬｏを選択するスイッチとなっている。
【００３３】
図４は、この実施の形態での４値データ（２ビット／セル）を記憶する場合の書き込み原理を示している。４値データは、ここでは、しきい値の低い方から、Ｅ，Ａ，Ｂ，Ｃレベルと呼ぶことにする。レベルＥは一括ブロック消去により得られる負しきい値状態である。図４には、これらのデータレベルに対する下位ページ（ＬＰ）ビット及び上位ページ（ＵＰ）ビットの割り付け例を示している。
【００３４】
下位ページ（ＬＰ）書き込みでは、レベルＥのセルを選択的に、中間レベルＬＭまで書き込む。中間レベルＬＭとは最終的に設定されるレベルＡとＢの間に設定されるレベルである。下位ページ書き込み後、上位ページ（ＵＰ）書き込みを行う。ＵＰ書き込みでは、レベルＥのセルのＡレベルへの書き込みと、レベルＬＭのセルのレベルＢまたはＣへの書き込みとを同時に行う。
【００３５】
中間レベルＬＭやレベルＡ，Ｂ，Ｃのしきい値分布下限値は、それぞれの書き込みベリファイ時のベリファイ電圧ＶＬｖ，Ｖａｖ，Ｖｂｖ，Ｖｃｖにより決まる。
【００３６】
図２には、この実施の形態での基本的なデータ書き込み順序（ワード線選択順序）を示している。ここで、Ｌは下位ページ（ＬＰ）を、Ｕは上位ページ（ＵＰ）を示し、Ｌ／Ｕの横に示した数字が書き込み動作順を示している。
【００３７】
即ち、ＮＡＮＤストリング内でソース線側のセルから順番に書き込むものとして、まずワード線ＷＬ０の偶数番ビット線ＢＬｅ側の下位ページを書き（1）、次にＷＬ０の奇数番ビット線ＢＬｏ側の下位ページを書く（2）。続いて、隣のＷＬ１のＢＬｅ側の下位ページを書き（3）、同じＷＬ１のＢＬｏ側の下位ページを書く（4）。その後、ワード線ＷＬ０に戻って、ＢＬｅ側の上位ページを書き（5）、次いで同じＷＬ０のＢＬｏ側の上位ページを書く（6）。
【００３８】
次に、ワード線ＷＬ２に移って、ＢＬｅ側の下位ページを書き（7）、次いで同じＷＬ２のＢＬｏ側の下位ページを書く（8）。そしてワード線ＷＬ１に戻って、ＢＬｅ側の上位ページを書き（9）、次いで同じＷＬ１のＢＬｏ側の上位ページを書く（10）。以下、同様の書き込みを繰り返す。
【００３９】
このような順番で書き込みを行うと、着目セルのしきい値状態がＡ〜Ｃレベルのどれかに決まった後で、隣のセルがＥレベルからＣレベルへと書かれるという事態は避けられる。即ち、着目セルの書き込み後の隣接セルでのしきい値変化を、ＥレベルからＣレベルヘの変化の約半分（Ｅ→Ａ、ＬＭ→Ｃ）に抑えることができ、メモリセルの干渉効果を半減させることができる。
【００４０】
［解決課題］
ここまで、実施の形態のＮＡＮＤ型フラッシュメモリの基本構成と基本書き込み制御方式を説明したが、ここには未だ解決課題が残されている。これを具体的に説明する。
【００４１】
図５は、書き込みベリファイ読み出し時及び通常読み出し時のＮＡＮＤストリング内のバイアス関係を示している。ここでは説明を簡単にするため、ＮＡＮＤストリングを構成するメモリセルがＭＣ０−ＭＣ７の８個の例を示している。
【００４２】
メモリセルＭＣ２が選択されたとき、そのワード線ＷＬ２には選択電圧Ｖｓｅｌが与えられ、他の非選択セルＭＣ０−ＭＣ１，ＭＣ３−７のワード線ＷＬ０−１，ＷＬ３−７には、非選択セルがデータ状態によらずオンするに必要な読み出しパス電圧Ｖｒｅａｄが与えられる。ここで選択電圧Ｖｓｅｌは、図４に示すように、書き込みベリファイ時には書き込みレベルに応じて選択されるベリファイ電圧ＶＬｖ，Ｖａｖ，Ｖｂｖ，Ｖｃｖのいずれかであり、通常読み出し時にはレベルに応じて選択される各レベル間に設定された読み出し電圧Ｖａｒ，Ｖｂｒ，Ｖｃｒのいずれかである。
【００４３】
図６は、選択ワード線ＷＬｎのメモリセルにＡレベルを書き込む上位ページ書き込みでの書き込みベリファイ時のワード線ＷＬｎ−２〜ＷＬｎ＋２の範囲のメモリセルの状態を示している。ワード線ＷＬｎのメモリセルに上位ページ書き込みを行う場合、ワード線ＷＬｎ−１，ＷＬｎ−２のメモリセルの書き込みは全て終了しており、Ｅ〜Ｃレベルのいずれかの状態にある。ワード線ＷＬｎ＋１のメモリセルは、図２で説明した書き込み順により、下位ページのデータ（ＬＭレベル）が書き込まれた状態又はＥレベルの状態にある。更に隣のワード線ＷＬｎ＋２のメモリセルは、Ｅレベル（消去状態）である。
【００４４】
ここで、既に書かれているワード線ＷＬｎ−１のメモリセルのＣレベルに着目すると、この分布は周囲からフローティングゲート間の干渉を受けないとすると実線の分布ｂ１となり、干渉を受けている場合は破線の分布ｂ２となる。ワード線ＷＬｎ＋１においては、干渉がない場合は実線の分布ｃ１、干渉がある場合は破線の分布ｃ２となる。
【００４５】
ここで、選択ワード線ＷＬｎの隣の非選択ワード線ＷＬｎ−１，ＷＬｎ＋１は、隣接セル間の干渉を考察すると、それ以外の非選択ワード線とは条件が異なっていることに気づく。即ち、他の非選択ワード線や選択ワード線は、Ｖｒｅａｄが印加されるワード線に挟まれているのに対し、ワード線ＷＬｎ＋１，ＷＬｎ−１では、その両隣のワード線は、一つがＶｒｅａｄであり、他の一つがベリファイ電圧Ｖａｖとなっている。
【００４６】
これにより、隣接ワード線の一つの電位が低い非選択ワード線ＷＬｎ−１，ＷＬｎ＋１のメモリセルについては、他の非選択ワード線のセルに比べて、隣接セルの干渉が大きく、見かけのしきい値が高くなる。このことをより具体的に、図８を参照して説明する。
【００４７】
図８は、ＮＡＮＤストリング内のメモリセルＭＣｎのフローティングゲートＦＧｎに着目して、その電位に影響を与える容量結合の様子を示している。即ち、ＦＧｎは、その上のコントロールゲート（即ちワード線ＷＬｎ）と容量Ｃ２で結合し、チャネルとは容量Ｃ１で結合する。基本的には、これらの容量Ｃ２，Ｃ１による結合比でワード線によるフローティングゲート電位制御、チャネル電位制御が行われる。
【００４８】
一方セルの微細化により、着目セルのフローティングゲートＦＧｎは、隣接セルのフローティングゲートとも、また隣接セルのワード線ともそれぞれ容量Ｃ３，Ｃ４で大きく結合する。
【００４９】
このような容量結合の状況下で、いま、ワード線ＷＬｎ＋１にパス電圧Ｖｒｅａｄが与えられ、ワード線ＷＬｎにそれより低い読み出し電圧が与えられているときの、ワード線ＷＬｎ＋１下のフローティングゲートＦＧｎ＋１についてみると、これはＶｒｅａｄが与えられたワード線ＷＬｎ＋１の直接の電位制御の結果よりも低くなる。何故なら、ワード線ＷＬｎからＦＧｎを介して（即ち容量Ｃ２，Ｃ３を介して）ＦＧｎ＋１の電位を引き下げる容量結合の効果と、ワード線ＷＬｎから直接隣接セルのフローティングゲートＦＧｎ＋１に対する容量結合（即ち容量Ｃ４を介してＦＧｎ＋１の電位を引き下げる効果）とが相乗して、フローティングゲートＦＧｎ＋１は、Ｖｒｅａｄによる電位上昇が十分に行われない。
【００５０】
言い換えれば、選択ワード線に隣接する非選択ワード線下のメモリセルは、見かけ上しきい値が高くなる。即ち図６に示すように、非選択ワード線ＷＬｎ＋１では、ＬＭレベルのメモリセルが見かけ上、一点鎖線の分布ｃ３となり、また非選択ワード線ＷＬｎ−１下のＣレベルのメモリセルは、同様に、一点鎖線で示す分布ｂ３となる。
【００５１】
この結果、図６に示したように、非選択ワード線ＷＬｎ−１のセルのＶｒｅａｄに対するオンマージンｄＶｏｎ_２ａと、非選択ワード線ＷＬｎ−２のセルのＶｒｅａｄに対するオンマージンｄＶｏｎ_１ａとの関係は、ｄＶｏｎ_１ａ＞ｄＶｏｎ_２ａとなる。
【００５２】
次に図７は、全てのメモリセルに書き込みを行った後で、ワード線ＷＬｎのセルデータ（Ａレベル）を読み出す場合について同様に、ワード線ＷＬｎ−２〜ＷＬｎ＋２の範囲でセルしきい値の状態を示している。ここでは全てのメモリセルが、隣接セルの干渉によって、規定のしきい値状態（実線）から正方向に分布が拡がった状態（破線）を示している。
【００５３】
また、ワード線ＷＬｎ−１のＣレベルセルでは、選択ワード線ＷＬｎの読み出し電圧がＡレベル付近にある場合には、図６の場合と同様に、一点鎖線で示す分布ｂ３になると考えられる。一方ワード線ＷＬｎ＋１のＣレベルセルは、読み出し電圧が与えられた選択ワード線ＷＬｎ側のセルからの干渉により、一点鎖線で示す分布ｃ３のように見える。
【００５４】
選択ワード線ＷＬｎのＡレベルセルのしきい値変化については、次のようになる。まず図６のＷＬｎ＋１のセルのＬＭレベルの分布ｃ１〜ｃ３が、図７のＷＬｎ＋１のセルのＣレベルの分布ｃ１〜ｃ３にシフトした結果を受けて、ＦＧ間の干渉効果で実線のデータ分布ａ１が破線の分布ａ２のようになる。これに加えて、非選択ワード線ＷＬｎ＋１のメモリセルのしきい値分布が見かけ上ｃ３となり、そのオン抵抗の上昇が選択ワード線ＷＬｎのメモリセルのしきい値設定時のセル電流Ｉｃｅｌｌに影響を与えると、選択ワード線ＷＬｎのＡレベルに書かれるメモリセルのデータ分布は更に、ａ３のようにしきい値が正方向にシフトすることになる。
【００５５】
このような非選択セルのパス電圧Ｖｒｅａｄに対するオンマージンが問題となって書き込み後のデータしきい値分布を拡げる効果は、バックパターンノイズと称される。このバックパターンノイズは一般に、ＮＡＮＤストリング内で早く書き込まれるメモリセル、すなわちセルソース線ＣＥＬＳＲＣ側に近いメモリセルほど見えやすい。しかし、微細化によりメモリセル間の干渉が大きくなると、隣の一つのメモリセルの影響であっても無視できなくなり、小さくなるオンマージンによって、影響が見える可能性がある。
【００５６】
より具体的な数値例を挙げて、上述した選択ワード線による隣接セルのしきい値電圧への影響を、図８に記載のカップリング容量を参照して説明する。選択ワード線の選択電圧をＶｓｅｌ、非選択ワード線の電圧をＶｒｅａｄとして、これらのワード線電圧差ΔＶｗｌ（＝Ｖｒｅａｄ−Ｖｓｅｌ）の影響による、隣接非選択ワード線下のメモリセルの見かけ上のしきい値電圧シフトΔＶｔは、次の数１で表される。
【００５７】
【数１】
0004510060.tif 000002
但し、Ｃｒ＝Ｃ２／Ｃall（Ｃallは、ＦＧｎの周囲の全容量）
従来のＮＡＮＤ型フラッシュメモリでの数値例として、（Ｃ４＋Ｃ３・Ｃｒ）／Ｃ２＝０．０６６、ΔＶｗｌ＝４．５Ｖ（Ｖｒｅａｄ＝５．５Ｖ，Ｖｓｅｌ＝１Ｖ）として計算すると、ΔＶｔ＝０．３Ｖとなる。即ち、図７におけるしきい値分布ｃ２とｃ３の差が０．３Ｖということになる。
【００５８】
次に、微細化によってセル間の干渉がより大きくなった場合に相当する数値例として、（Ｃ４＋Ｃ３・Ｃｒ）／Ｃ２＝０．１３、ΔＶｗｌ＝４．５Ｖとして計算すると、ΔＶｔ＝０．５９Ｖ、即ち図７におけるしきい値分布ｃ２とｃ３の差が０．５９Ｖということになる。分布ｃ２は、選択セルより二つ以上離れた非選択セルのしきい値分布の上限値を示しているが、セル間の干渉が大きくなると分布ｃ３で示すように、隣接する非選択セルのしきい値上限値が一層高くなる。
【００５９】
従来、読み出しパス電圧Ｖｒｅａｄは約５．５Ｖ前後に設定され、分布ｃ２の上限値は４Ｖ程度に設定されている。デザインルールが５６ｎｍより大きい世代のＮＡＮＤ型フラッシュメモリでは、分布ｃ２とｃ３の差が０．３Ｖ程度であったため、選択セルの隣の非選択セルによるバックパターンノイズは問題にならなかったが、デザインルール５６ｎｍ以下のより微細化された世代では、上の計算例のように、分布ｃ２とｃ３の差即ちしきい値差が０．６Ｖ程度となり、従来と同じ読み出しパス電圧やしきい値上限値で評価すると、バックパターンノイズが顕著に見え始めてくる。
【００６０】
この様な効果がしきい値分布に与えられるノイズとして見え始める条件は、読み出しパス電圧Ｖｒｅａｄと分布ｃ３の上限値の差、言い換えれば図７に示す非選択セルのオンマージンｄＶｏｎ_３ａが約１Ｖ以下、という実験結果が得られている。
【００６１】
［実施の形態のＲ／Ｗ方式（その１）］
図９は、実施の形態の読み出し／書き込み（Ｒ／Ｗ）方式（その１）の書き込みベリファイ動作及び通常読み出し動作におけるＮＡＮＤストリング内のワード線への印加電圧状態を、図５と対応させて示している。また図１０は、選択ワード線ＷＬｎの上位ページ書き込みベリファイ動作時のその周囲のワード線のセルしきい値状態を、図１１は、同じく全セル書き込み終了後の選択ワード線ＷＬｎの読み出し時のセルしきい値状態を、それぞれ図６及び図７と対応させて示している。
【００６２】
図９、図１０及び図１１に示すように、選択ワード線ＷＬｎの隣（ビット線側、即ち選択セルより後に書かれるセル側）の非選択ワード線ＷＬｎ＋１には、それ以外の非選択ワード線に印加される読み出しパス電圧Ｖｒｅａｄよりも高い読み出しパス電圧Ｖｒｅａｄ２を印加して、書き込みベリファイや、通常の読み出し動作を行う。
【００６３】
Ｖｒｅａｄ２は、選択ワード線ＷＬｎの読み出し電圧による隣接非選択ワード線ＷＬｎ＋１上の非選択セルの見かけ上のしきい値上昇分をキャンセルする程度に調整された電圧である。Ｖｒｅａｄ２−Ｖｒｅａｄが大きすぎると、副作用として両隣がＶｒｅａｄとなる非選択ワード線においてＶｒｅａｄに対するオンマージンが縮小され、ワード線ＷＬｎ＋２〜ＷＬｍによるバックパターンノイズが大きくなる傾向がある。従って、Ｖｒｅａｄ２は、ワード線ＷＬｎ＋１のメモリセルでの影響を抑制する程度に設定することが望ましい。
【００６４】
図１２は、書き込みベリファイ読み出し及び通常読み出し時の動作波形である。選択ワード線ＷＬｎに与えられる選択電圧Ｖｓｅｌは、書き込みベリファイ時はベリファイ電圧ＶＬｖ，Ｖａｖ，Ｖｂｖ，Ｖｃｖのいずれかであり、通常読み出し時は読み出し電圧Ｖａｒ，Ｖｂｒ，Ｖｃｒのいずれかである。選択ワード線のビット線側の隣接非選択ワード線ＷＬｎ＋１には、他の非選択ワード線ＷＬに与えるパス電圧Ｖｒｅａｄより高いパス電圧Ｖｒｅａｄ２を与える。これにより、選択ワード線の電圧によるバックパターンノイズの増大を抑制する。
【００６５】
図３のセンスユニット構成に従って動作を説明すると、タイミングｒ０で選択ワード線ＷＬｎに選択電圧Ｖｓｅｌ、隣接非選択ワード線にパス電圧Ｖｒｅａｄ２、他の非選択ワード線にパス電圧Ｖｒｅａｄを与え、選択ゲート線ＳＧＤには選択トランジスタをオンにする電圧Ｖｓｇを与える。同時にビット線には読み出しのためのプリチャージを行う。
【００６６】
例えば、偶数番ビット線ＢＬｅでの読み出しの場合、ＢＬＳｅが“Ｈ”となり、ＢＬＣＬＡＭＰにＶｐｒｅ＋Ｖｔが与えられて、ビット線はＶｐｒｅまで充電される。このとき奇数番ビット線はＶｓｓに設定されて、シールド線として働く。
【００６７】
ワード線やビット線が所定レベルになった後、タイミングｒ１でビット線プリチャージ動作を停止し、同時にソース線側の選択ゲート線ＳＧＳを立ち上げて、選択ゲートトランジスタＳＧ２をオンにし、選択セルのデータに応じてビット線を放電させる。選択セルのしきい値がワード線選択電圧より低い場合（データ“１”）、ビット線は放電され、そうでなければ（データ“０”）、ビット線は放電されない。
【００６８】
データセンスに先立って、タイミングｒ２でセンスノードＴＤＣをプリチャージする。そして、タイミングｒ３で、クランプ用トランジスタをオンにして、ビット線とセンスノードＴＤＣの間を接続する。このとき、ＢＬＣＬＡＭＰには、“０”，“１”のセンスレベルをＶｓｅｎとして、ビット線電位がＶｓｅｎのときにトランジスタ３７がオンする電圧Ｖｓｅｎ＋Ｖｔｎを印加する。センスノードＴＤＣの容量に比べてビット線の容量が十分大きいので、小振幅のビット線電位変化はセンスノードＴＤＣで大きく増幅される。
【００６９】
タイミングｒ４以降は、ベリファイ読み出しと通常読み出しとで若干動作が異なるが、センス後のノードＴＤＣのデータ或いは、所望の演算を行った後のノードＴＤＣのデータが、ラッチ回路Ｌ１に取り込まれる。最後にタイミングｒ５で、ワード線やビット線を放電して、書き込みベリファイ読み出し動作や通常読み出し動作を終了する。
【００７０】
この様な読み出しパス電圧Ｖｒｅａｄ２を導入することにより、非選択ワード線ＷＬｎ＋１のセルでのオン抵抗上昇が抑制され、従って選択ワード線ＷＬｎの選択メモリセルのしきい値分布シフトが抑えられる。より具体的に説明すれば、非選択ワード線ＷＬｎ＋１のセルのオン抵抗上昇があると、先に図７で説明したように、選択ワード線ＷＬｎのＡレベルに書かれるメモリセルのデータ分布はａ３のようにしきい値が正方向にシフトする。
【００７１】
これに対してこの実施の形態によると、図１１に示すように、この選択メモリセルのデータ分布ａ２からａ３へのシフト量が小さくなる。先に説明した解析結果から、デザインルール５６ｎｍ以下の世代で特にこの効果が顕著になる。
【００７２】
［実施の形態のＲ／Ｗ方式（その２）］
図１３は、実施の形態のＲ／Ｗ方式（その２）の書き込みベリファイ動作及び通常読み出し動作におけるＮＡＮＤストリング内のワード線への印加電圧状態を、図５及び図９と対応させて示している。また図１４は、選択ワード線ＷＬｎの上位ページ書き込みベリファイ動作時のその周囲のワード線のセルしきい値状態を、図１５は、同じく全セル書き込み終了後の選択ワード線ＷＬｎの読み出し時のセルしきい値状態を、それぞれ図６，図１０及び図６，図１１と対応させて示している。
【００７３】
このＲ／Ｗ方式（その２）の先のＲ／Ｗ方式（その１）との相違は、図１３に示すように、ベリファイ読み出し時及び通常読み出し時、選択ワード線ＷＬｎのビット線側の隣接非選択ワード線ＷＬｎ＋１のみならず、ソース線側の隣接非選択ワード線ＷＬｎ−１に対して、それ以外の非選択ワード線に与える読み出しパス電圧Ｖｒｅａｄより高い読み出しパス電圧Ｖｒｅａｄ２を与えることにある。
【００７４】
この場合も、Ｖｒｅａｄ２は、選択ワード線ＷＬｎの読み出し電圧による隣接非選択ワード線ＷＬｎ＋１，ＷＬｎ−１上の非選択セルの見かけ上のしきい値上昇分をキャンセルする程度に調整された電圧である。Ｖｒｅａｄ２−Ｖｒｅａｄが大きすぎると、副作用として両隣がＶｒｅａｄとなる非選択ワード線においてＶｒｅａｄに対するオンマージンが縮小され、ワード線ＷＬｎ＋２〜ＷＬｍによるバックパターンノイズが大きくなる傾向がある。従って、Ｖｒｅａｄ２は、ワード線ＷＬｎ＋１のメモリセルでの影響を抑制する程度に設定することが望ましい。
【００７５】
この様なＲ／Ｗ方式（その２）によれば、先のＲ／Ｗ方式（その１）の効果に加えて、ＷＬｎ−１のセルでのオンマージン低下による書き込みベリファイ時及び通常読み出し時のＮＡＮＤストリング全体のセル電流Ｉｃｅｌｌの減少が抑制される。
【００７６】
［実施の形態のＲ／Ｗ方式（その３）］
図１６は、実施の形態のＲ／Ｗ方式（その３）の選択ワード線ＷＬｎの上位ページ書き込みベリファイ動作時のその周囲のワード線のセルしきい値状態を、図６，図１０及び図１４と対応させて示している。また図１７と図１８は、同じく全セル書き込み終了後の選択ワード線ＷＬｎの読み出し時のセルしきい値状態を、それぞれ図７，図１１及び図１５と対応させて示している。但し図１７は、非選択ワード線ＷＬｎ＋１のセルに、ＡまたはＣレベルが書かれた場合（上位ページ書き込みによるしきい値シフト量が大きい場合）、図１８は、同じくＥまたはＢレベルが書かれた場合（上位ページ書き込みによるしきい値シフト量が小さい場合）である。
【００７７】
先のＲ／Ｗ方式（２）との相違は、選択ワード線ＷＬｎでの上位ページ書き込みベリファイ時、ビット線側の隣接非選択ワード線ＷＬｎ＋１には、他の非選択ワード線に与える読み出しパス電圧Ｖｒｅａｄよりは低い読み出しパス電圧Ｖｒｅａｄ３を与えることである。Ｒ／Ｗ方式（２）と同様に、ソース線側の隣接非選択ワード線ＷＬｎ−１には、他の非選択ワード線に与える読み出しパス電圧Ｖｒｅａｄより高い読み出しパス電圧Ｖｒｅａｄ２を与える。
【００７８】
ビット線側の隣接非選択ワード線ＷＬｎ＋１のセルは、この段階ではＬＭレベルにあり、Ｖｒｅａｄより低い電圧Ｖｒｅａｄ３でも十分に低いオン抵抗が得られる。従ってこの様な読み出しパス電圧Ｖｒｅａｄ３を用いることができる。またソース線側の隣接非選択ワード線ＷＬｎ−１は、Ｖｒｅａｄ２と高くすることにより、セルがＣレベルの場合もそのオンマージンｄＶｏｎ_１ｃを十分に確保できる。
【００７９】
一方、全セルの書き込みが終了した後の通常読み出し動作においては、選択ワード線ＷＬｎの読み出しに際して、ビット線側の隣接非選択ワード線ＷＬｎ＋１には、そのセルの書き込みデータに応じて異なる読み出しパス電圧を与える。
【００８０】
即ち、ワード線ＷＬｎ＋１のセルデータがＡ又はＣレベルの場合には、図１７に示すように、ベリファイ時よりも高い読み出しパス電圧Ｖｒｅａｄ２を用いる。これにより、ワード線ＷＬｎ＋１のセルデータがＣレベルであっても十分に大きいオンマージンｄＶｏｎ_２ｃを確保できる。
【００８１】
ワード線ＷＬｎ＋１のセルデータがしきい値シフト量が小さいＥ又はＢレベルの場合には、図１８に示すように、ベリファイ時と同じ読み出しパス電圧Ｖｒｅａｄ３を用いる。これにより、非選択ワード線ＷＬｎ＋１のセルのオンマージンは十分に確保できる。
【００８２】
この様に、全データが書かれた後の選択ワード線ＷＬｎでの読み出し条件を隣接非選択ワード線ＷＬｎ＋１の書き込みデータ状態により異ならせるためには、ワード線ＷＬｎが選択された場合に、ワード線ＷＬｎ＋１のデータを参照する必要がある。そのため、ワード線ＷＬｎの読み出しに先立って、ワード線ＷＬｎ＋１のデータ読み出しを行い、これをセンスアンプ兼データラッチ回路に参照データとして保持する。例えば、ＷＬｎ＋１のセルデータがＡ又はＣレベルの場合に参照データを“０”とし、Ｅ又はＢレベルの場合は参照データを“１”とする。
【００８３】
選択ワード線ＷＬｎの読み出しは、図１７の条件と図１８の条件を用いた２サイクルを行う。そして、ビット線毎にセンスアンプ兼データラッチ回路が保持する参照データが“１”の場合は、図１７の条件での読み出しデータを有効とし、参照データが“０”の場合は図１８の条件での読み出しデータを有効とする。
【００８４】
この実施の形態において、隣接セルのデータに応じて補正読み出しを行う動作を更に詳細に、図１９及び図２０を参照して説明する。
【００８５】
図１９は、２サイクルの読み出しＲｅａｄ１，Ｒｅａｄ２におけるワード線電圧と、読み出し電圧Ｖｂｒの下位ページ読み出しで判別されるべきデータレベルＡ，Ｂに関して、具体的なセルｃｅｌｌ１〜ｃｅｌｌ３がどの様に補正されて読まれるかを示している。データレベルＡ，Ｂの破線は、隣接セルとの干渉でしきい値が高めに見えることを示している。
【００８６】
ｃｅｌｌ１は、メモリセル間の干渉を受けておらず、オンセルとして読まれるべきメモリセルを表し、ｃｅｌｌ２は、メモリセル間の干渉を受けてしきい値が高めにシフトしているが、読み出し動作による補正でオンセル（下側の分布のセル）として読まれるべきメモリセルを表し、ｃｅｌｌ３は、ｃｅｌｌ１及びｃｅｌｌ２よりもしきい値状態の高いメモリセルを表している。
【００８７】
書き込みベリファイ動作においては、選択ワード線ＷＬｎの選択電圧Ｖｓｅｌは、ベリファイ電圧となる。また、非選択ワード線ＷＬｎ＋１にはパス電圧Ｖｒｅａｄ３（＜Ｖｒｅａｄ）が印加される。
【００８８】
この実施の形態では、選択ワード線ＷＬｎの読み出し動作を始める前に、まず非選択ワード線ＷＬｎ＋１のデータを取り込む。これは読み出し動作でワード線ＷＬｎが選択されたときに制御回路により自動的に行われる動作である。この非選択ワード線ＷＬｎ＋１の読み出し動作において、Ｅレベル又はＢレベル分布があったと判定された場合には、ノードＰＤＣにデータ“Ｈ”がセットされる。Ａレベル又はＣレベルが判定された場合は、ノードＰＤＣに“Ｌ”がセットされる。センスユニットに所定数のデータノードと演算機能があれば、容易にこの様なデータ取り込みが可能であり、その詳細説明は省く。
【００８９】
次に選択ワード線ＷＬｎでの読み出し動作を説明すると、下位ページに対する読み出しの場合、図１９において、選択ワード線ＷＬｎの選択電圧として、Ａ分布とＢ分布を区別する読み出し電圧Ｖｂｒを与え、非選択ワード線ＷＬｎ＋１にパス電圧Ｖｒｅａｄ３（＜Ｖｒｅａｄ）を与えた読み出し動作（図１９のＲｅａｄ１）と、選択ワード線ＷＬｎに同じ読み出し電圧Ｖｂｒを与え、非選択ワード線ＷＬｎ＋１にパス電圧Ｖｒｅａｄを与えた読み出し動作（図１９のＲｅａｄ２）とを続けて行う。
【００９０】
図４に示したしきい値分布とデータビットを割り当ての場合、下位ページデータＬＰは、選択ワード線に読み出し電圧Ｖｂｒを与えた読み出し動作だけでデータを判別することができる。
【００９１】
ＷＬｎ＋１に接続された隣接セルのデータがＥ分布或いはＢ分布の場合は、この隣接セルから選択セルへの干渉効果は小さいため、ワード線ＷＬｎ下の選択セルのしきい値は、書き込みベリファイを行った状態から殆ど変化しない。従って隣接セルがこの状態の場合は、ＷＬｎ＋１のパス電圧が書き込みベリファイ時と同じＶｒｅａｄ３とした読み出し動作Ｒｅａｄ１でデータを取得する。
【００９２】
一方、ＷＬｎ＋１に接続された隣接セルのデータがＡ分布或いはＣ分布の場合は、選択セルのしきい値は上述のようにＦＧ間の干渉の結果上昇して見える。そこで、ＷＬｎ＋１のパス電圧をＶｒｅａｄ３より高くしたＶｒｅａｄ２を用いた読み出し動作Ｒｅａｄ２で、干渉の効果をキャンセルする。
【００９３】
フローティングゲート型メモリセルの干渉効果を、選択セルの読み出し条件の選択によってキャンセルするアイデア自体は、既に提案されている（例えば米国特許第５，８６７，４２９、或いは特開２００４−３２６８６６参照）。しかしこれは、ＦＧ間の干渉効果を受けた選択セル自身の読み出し条件を調整するものであり、ここではメモリセル間の干渉効果のばらつきは考慮されていない。
【００９４】
これに対してこの実施の形態では、隣接非選択ワード線ＷＬｎ＋１のパス電圧を、その非選択セルの書き込みデータ状態に応じて選択して、セル間の干渉をうち消す。その動作原理を更に詳細に説明すれば、次のようになる。
【００９５】
まずメモリセル間の干渉効果は、着目セルに書き込みを行った後、隣接セルに書き込みを行ったときに、その隣接セルのＦＧ電位が着目セルのＦＧ電位よりも低下するため、容量結合した着目セルのＦＧ電位も低下して、しきい値が高くも見えるということである。これは、図８における結合容量Ｃ３を介した干渉効果である。
【００９６】
そこで理想的には、隣接セルに書き込みが行われた場合、その書き込みレベルに応じてその隣接セルのＦＧ電位を、着目セルの書き込みが行われたときと同じ状態に戻せばよい。しかしそれを実現するために、隣接ワード線の電位を変化させると、図８の結合容量Ｃ４を介して、隣接ワード線から着目セルのＦＧに直接作用する影響も同時に与えられる。
【００９７】
そこでこの実施の形態では、隣接セルの結合容量Ｃ２＋Ｃ３の直列容量の干渉作用と、結合容量Ｃ４を介した干渉作用とを共に考慮して、読み出し動作を補正することにより、従来よりばらつきに強い補正を可能としている。この点を更に具体的に説明する。
【００９８】
隣接非選択ワード線ＷＬｎ＋１の電位を変化させたときの、選択ワード線ＷＬｎ下の選択セルのしきい値変動Δｔは、先の数１を変形して、数２で表される。
【００９９】
【数２】
0004510060.tif 000003
ここで、ΔＶｔが干渉効果によるしきい値変動量である。またこれを、隣接非選択セルのデータ書き込みによるしきい値シフト量をΔＶｔ_swingとして、書き直すと、数３のようになる。
【０１００】
【数３】
0004510060.tif 000004
具体的な数値例を挙げる。ΔＶｔ_swingの係数をＣ３・Ｃｒ／（Ｃ４＋Ｃ３・Ｃｒ）＝０．４１、ΔＶｔ_swingを、Ｅ分布からＡ分布へのデータ変化として、約３Ｖとすると、ΔＶｗｌは、１．２４Ｖとなる。
【０１０１】
即ち、ＷＬｎ＋１の電位を１．２４Ｖ上昇させれば、隣接セルのしきい値シフト量３Ｖからの干渉効果をキャンセルすることができる。
【０１０２】
そこで更に、図７で説明した選択ワード線ＷＬｎによる非選択ワード線ＷＬｎ＋１でのバックパターンノイズ増大の影響を小さくするため、Ｖｒｅａｄ２とＶｒｅａｄ３の電位差でＦＧ間の干渉効果をキャンセルする。更にＶｒｅａｄ２＞Ｖｒｅａｄとすることで、選択ワード線電圧による隣接セルのバックパターンノイズ増大の影響を抑制することができる。
【０１０３】
パス電圧Ｖｒｅａｄ２の設定例としては、先の計算例に示すように、隣接セルのしきい値電圧が０．３Ｖや０．６Ｖといったオーダーでシフトして見えるため、Ｖｒｅａｄ３との電位差を保ったまま、Ｖｒｅａｄより０．３Ｖや０．６Ｖ高い電位を用いればよい。
【０１０４】
図２０は、この様な原理でしきい値を補正して読み出す際のデータ処理の一例を、ステップＳｔｅｐ１〜Ｓｔｅｐ５と各ノードの変化とで示している。ここでは、図１９の３種類のセル状態（ｃｅｌｌ１，ｃｅｌｌ２，ｃｅｌｌ３）に対応するデータを（Ｌ，Ｌ，Ｈ）という形で表している。
【０１０５】
Ｓｔｅｐ１では、選択ワード線ＷＬｎの読み出し動作の準備として、ＷＬｎ＋１の補正読み出しのためのデータ読み出しを行って、これをノードＰＤＣにラッチする。Ｓｔｅｐ２では、図１９のＲｅａｄ１の読み出し動作で、セルデータを反映したビット線電位を一時的にノードＴＤＣに保持する。Ｓｔｅｐ２のビット線電位をＬＨＨと示しているが、これは、ｃｅｌｌ１のしきい値はＶｂｒより低いのでビット線が放電されて低レベル（Ｌ）となり、ｃｅｌｌ２，ｃｅｌｌ３のしきい値はＶｂｒより高いので、高レベル（Ｈ）となることに対応している。
【０１０６】
Ｓｔｅｐ３では、ノードＰＤＣのデータがＤＤＣに転送され、ノードＴＤＣに対して、ＴＤＣのデータとＤＤＣの反転データとの積が演算される。これは図３のセンスアンプの演算回路３４において、ＶＰＲＥを０Ｖとして、ＲＥＧ＝“Ｈ”によりトランジスタ３４ｃをオンさせることで実現される。
【０１０７】
即ち、ＤＤＣ＝“Ｈ”のとき、ＴＤＣは放電されて“Ｌ”となる。ＤＤＣ＝“Ｌ”のときはＴＤＣは放電されず、直前のデータレベルを保持する。この演算結果は、ノードＰＤＣに転送されて保持される。
【０１０８】
Ｓｔｅｐ４は、図１９のＲｅａｄ２の読み出しステップであり、同様にビット線電位をノードＴＤＣに取り込む。このとき隣接非選択ワード線ＷＬｎ＋１のパス電圧がＶｒｅａｄ２になるため、図１９に示すようにｃｅｌｌ１〜ｃｅｌｌ３のしきい値が見かけ上低下する。このしきい値低下量は、前述のようにキャンセルしようとするセル間干渉効果に相当する量である。
【０１０９】
従って、Ｒｅａｄ１でのｃｅｌｌ２のしきい値と、Ｒｅａｄ２でのｃｅｌｌ１のしきい値が同程度となり、ノードＴＤＣに取り込まれる（ｃｅｌｌ１，ｃｅｌｌ２，ｃｅｌｌ３）のデータは、（Ｌ，Ｌ，Ｈ）となる。
【０１１０】
次に、Ｓｔｅｐ５で、先にＳｔｅｐ３で取り込まれているノードＰＤＣのデータがノードＤＤＣに転送され、ノードＴＤＣにおいて、ＴＤＣのデータとＤＤＣのデータの和の演算を行う。具体的には、図３の演算回路３４において、ＲＥＧにＶｄｄ＋Ｖｔｎ（ＶｔｎはＮＭＯＳトランジスタのしきい値電圧）を与え、ＶＰＲＥを０ＶからＶｄｄに立ち上げる。
【０１１１】
これにより、ＤＤＣ＝“Ｈ”の場合は、ブートストラップがかかり、ＴＤＣは強制的に“Ｈ”になる。ＤＤＣ＝“Ｌ”の場合は、直前のＴＤＣのデータが保持される。このＴＤＣの演算結果が、ノードＰＤＣに転送されて、下位ページデータとして保持される。
【０１１２】
結果として、この動作では、最終的にノードＰＤＣの格納されるデータは、最初にＰＤＣに“Ｌ”が取り込まれていたセンスアンプではＲｅａｄ１での読み出しデータとなり、最初にＰＤＣに取り込まれたデータが“Ｈ”のセンスアンプでは、Ｒｅａｄ２での読み出しデータということになる。
【０１１３】
こうしてビット線毎に、即ち選択ワード線ＷＬｎに接続されて同時に読み出される選択セル毎に、しきい値補正を行う読み出し動作が可能になる。
【０１１４】
なお図３のセンスアンプ構成とその演算機能とは、他の回路構成により実現することも可能であり、この例に限られない。この実施の形態が示していることは、連続した読み出し動作のなかで、非選択ワード線ＷＬｎ＋１が低いときのセンスデータと高いときのセンスデータとを、ビット毎に取捨選択できるということである。
【０１１５】
この実施の形態の拡張形態として、メモリセル間の干渉効果を、２段階以上の多段階で補正することも考えられる。これに関しては、例えば、図３のセンスアンプ構成に対して、ノードＮ１（ＰＤＣ）とＴＤＣとの間に、演算回路３４を更に加えることにより、実現可能である。また、ラッチ回路Ｌ１，Ｌ２に更にラッチ回路を加えて、必要な演算機能を実現することも考えられる。
【０１１６】
［実施の形態のＲ／Ｗ方式（その４）］
ここまでは、図２で説明したように、隣接セル間の干渉ができる限り小さくなるような書き込み順を適用した場合について説明した。これに対して、例えばソース線側のワード線から順に、ワード線毎に下位ページ書き込みと上位ページ書き込みを完結させて行く書き込み方式を適用した場合には、書き込み後の隣接セルの干渉によるしきい値変化が大きい。
【０１１７】
しかしこの場合でも、選択ワード線ＷＬｎの読み出し時、ビット線側の隣接非選択ワード線ＷＬｎ＋１の読み出しパス電圧について、そのセルデータに応じてよりより細かい電圧制御を行うことにより、セル間干渉の影響を低減することが可能になる。
【０１１８】
具体的には、Ｒ／Ｗ方式（その３）で説明したと同様に、書き込みベリファイ時の非選択ワード線の読み出しパス電圧を、他の非選択ワード線のパス電圧Ｖｒｅａｄより低く設定する。そして、ＷＬｎ＋１のデータ書き込み後については、そのデータがＥ，Ａ，Ｂ，Ｃのどのレベルにあるかに応じて、選択ワード線ＷＬｎの読み出し時の非選択ワード線ＷＬｎ＋１のパス電圧をそれぞれ最適化する。
【０１１９】
これにより、セル間干渉の影響を低減することができる。
【０１２０】
なお、Ｒ／Ｗ方式（その３）においては、非選択ワード線ＷＬｎ−１の読み出しパス電圧をＶｒｅａｄより高いＶｒｅａｄ２としたが、Ｒ／Ｗ（その１）の記載から明らかなように、非選択ワード線ＷＬｎ−１の読み出しパス電圧をＶｒｅａｄ２とすることは必ずしも必要ではなく、これをＶｒｅａｄとしても同様の動作と効果が期待できる。
【０１２１】
また実施の形態では、２ビット／セルの４値データ記憶の場合の動作制御例を説明したが、この発明の本質は選択ワード線に隣接する非選択ワード線の制御手法にあり、その適用範囲は４値データ記憶に限られない。即ち、１ビット／セルの２値データ記憶、３ビット／セルの８値データ記憶、その他の多値データ記憶に同様に適用可能である。
【図面の簡単な説明】
【０１２２】
【図１】実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのセルアレイ内のデータ書き込み順序を説明するための図である。
【図３】同フラッシュメモリのセンスユニットの構成例を示す図である。
【図４】同フラッシュメモリの４値データしきい値分布を示す図である。
【図５】従来のＮＡＮＤストリング内の書き込みベリファイ読み出し及び通常読み出し時のバイアス関係を示す図である。
【図６】通常の上位ページ書き込みベリファイ時のセルしきい値分布を示す図である。
【図７】通常の通常読み出し時のセルしきい値分布を示す図である。
【図８】ＮＡＮＤストリング断面での容量結合の様子を示す図である。
【図９】実施の形態によるＮＡＮＤストリング内の書き込みベリファイ読み出し及び通常読み出し時のバイアス関係を示す図である。
【図１０】実施の形態（その１）による上位ページ書き込みベリファイ時のセルしきい値分布を、図６と比較して示す図である。
【図１１】実施の形態（その１）の通常読み出し時のセルしきい値分布を、図７と比較して示す図である。
【図１２】実施の形態（その１）の読み出し動作波形を示す図である。
【図１３】実施の形態（その２））によるＮＡＮＤストリング内の書き込みベリファイ読み出し及び通常読み出し時のバイアス関係を示す図である。
【図１４】実施の形態（その２）による上位ページ書き込みベリファイ時のセルしきい値分布を、図６と比較して示す図である。
【図１５】実施の形態（その２）の通常読み出し時のセルしきい値分布を、図７と比較して示す図である。
【図１６】実施の形態（その３）による上位ページ書き込みベリファイ時のセルしきい値分布を、図６と比較して示す図である。
【図１７】実施の形態（その３）の通常読み出し時のセルしきい値分布（隣接非選択セルの書き込みデータがＡ又はＣの場合）を、図７と比較して示す図である。
【図１８】実施の形態（その３）の通常読み出し時のセルしきい値分布（隣接非選択セルの書き込みデータがＥ又はＢの場合）を、図７と比較して示す図である。
【図１９】実施の形態（その３）による補正読み出し動作を説明するための図である。
【図２０】同じく実施の形態（その３）による補正読み出し動作のデータ処理を説明するための図である。
【符号の説明】
【０１２３】
１…入出力回路、２…コマンドレジスタ、３…アドレスレジスタ、４…シーケンス制御回路、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタアレイ、２０…ロウ系信号駆動回路、２１…ＶＲＤＥＣドライバ、２２，２３…ＳＧＤ，ＳＧＳドライバ、２４…ＣＧデコーダ・ドライバ、１００…ＮＡＮＤセルユニット（ＮＡＮＤストリング）、１０１…ブロック、１０２…メモリセルアレイ、３０…センスアンプ回路、３１…センスユニット、ＭＣｉ…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＢＬ（ＢＬｅ，ＢＬｏ）…ビット線、ＷＬ０−ＷＬ３１…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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