(57)【特許請求の範囲】
【請求項１】
書き込みアドレスデータ及び読み出しアドレスデータの桁数で示される領域よりも小さい容量の記録領域を有し、かつ、データの読み出し方式としてインクリメントリード方式を採用した半導体メモリ装置において、
前記記憶領域の最終のアドレスの上位ビットを示す有効エリアデータ及び前記記憶領域の範囲外の最初のアドレスの上位ビットを示す無効エリアデータを保持し、前記書き込みアドレスデータの上位ビットと前記有効エリアデータとについて大小判定及び一致判定を行い、前記読み出しアドレスデータの上位ビットと前記無効エリアデータとについて一致判定を行う比較器と、を備え、
前記比較器の判定の結果、前記書き込みアドレスデータが前記記憶領域内であればアクセスを許可し、前記記憶領域の範囲外であればアクセスを無効とし、また、前記読み出しアドレスデータの上位ビットが前記無効エリアデータと一致すれば前記読み出しアドレスデータを前記記憶領域の最初のアドレスにリセットすることを特徴とする半導体メモリ装置。
【請求項２】
前記有効エリアデータ及び前記無効エリアデータのデータの異なる１ビットはＲＥＡＤ端子の入力信号によって決定されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記有効エリアデータ及び前記無効エリアデータのデータが同じビットは、Ｈレベル又はＬレベルの固定データによって決定されることを特徴とする請求項１又は２に記載の半導体メモリ装置。
【請求項４】
前記比較器は、前記書き込みアドレスデータ又は前記読み出しアドレスデータの上位ビットと前記有効エリアデータ又は前記無効エリアデータとを上位から２ビット単位で順次比較し、特定の２ビットが一致したとき、この２ビットに続く下位の２ビットの比較に基づいて前記判定を行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶容量が２Nバイトで示されない半導体メモリを具備する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の一般的な構成を図５に示す。主なブロックとしては、データを記憶するメモリセルの集合体であるメモリセルアレイ１、書込／読み出しをするアドレス情報をラッチするアドレスバッファ２、アドレスバッファ２の情報から特定のメモリセルを選択するためのデコーダ３、メモリセルを駆動するワードドライバ４、書込／読み出し信号の信号路を決定し、読み出し時にメモリセルからの信号を検出・増幅するマルチプレクサ・センス回路５、書込信号をラッチするデータ入力バッファ６、メモリセルからの読み出し信号をラッチすると共に外部に送出するデータ出力バッファ７からなる。
【０００３】
まず、書込動作について説明する。アドレス情報が入力されると、アドレスバッファ２にアドレス情報がラッチされ、これに基づいてデコーダ３が特定のメモリセル行を駆動するワードドライバ４を活性化する。また、アドレスバッファ２にラッチされるアドレス情報に基づいて、マルチプレクサ・センス回路５が特定のビット線を選択し、特定のメモリセル列を選択する。特定のメモリセルが選択された状態で、データ入力バッファ６にラッチされる信号に応じて、メモリセルの状態が強制的に書き換えられ、データの書込が行われる。
【０００４】
次に読出動作について説明する。アドレス情報が入力されると、アドレスバッファ２にアドレス情報がラッチされ、これに基づいてデコーダ３が特定のメモリセル行を駆動するワードドライバを活性化する。このときメモリセルの状態に応じて、記憶されていたデータがビット線を介してマルチプレクサ・センス回路５に送られる。マルチプレクサ・センス回路５は、デコーダ３と特定のビット線を接続し、読み出すべきデータの信号を増幅する。増幅された信号がデータ出力バッファ７を介して、外部にデータとして出力される。これにより、メモリセルに記憶されるデータの読み出しが行われる。
【０００５】
【発明が解決しようとする課題】
一般的にメモリの記憶容量は、１Ｍbit、２Ｍbit、４Ｍbit、８Ｍbitに代表されるように、２Nbitで示されるものが広く用いられている。これは、所定桁数のアドレスで示される領域を最大限、記憶領域として利用するためである。しかしながら、最近では、市場の要求等により、必ずしも２Nbitで示されるような記憶容量のメモリではなく、例えば、４.５Ｍbitのような記憶容量が好まれる場合がある。図６は、４.５Ｍbitメモリの記憶領域を示した模式図である。
【０００６】
領域Ｅは、４.５Ｍbitメモリの記憶領域を示すものであり、領域Ｎは、８Ｍbitメモリの記憶領域から領域Ｅを差し引いたものである。４.５Ｍbitメモリの記憶領域Ｅを示すには、アドレス００００００００００００００００００００〜１０００１１１１１１１１１１１１１１１１の２０ビットの桁数が必要である。これは、８Ｍbitメモリの記憶領域を示すアドレス００００００００００００００００００００〜１１１１１１１１１１１１１１１１１１１１と同一の桁数である。このため、２０ビットのアドレスで示す領域には、４.５Ｍbitメモリで実際には存在しない領域Ｎのアドレス１００１００００００００００００００００〜１１１１１１１１１１１１１１１１１１１１が含まれている。
【０００７】
領域Ｅ内のアドレスを指定したにもかかわらず、何かのエラーで、この領域Ｎを指定するようなアドレスが入ってくると、回路が誤動作を生じる恐れがある。
したがって、入力アドレスが記憶領域内を指定するものであるか否かを判別し、記憶領域に対するアクセスのみを有効とする制御が必要となる。
【０００８】
そこで、本発明は、上述の問題に鑑み、回路の誤動作を防止する半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上述の課題を解決するためになされたもので、その特徴とするところは、書き込みアドレス、又は、読み出しアドレスに対応するアドレスデータの入力に応答してメモリセルアレイの特定アドレスを指定し、データの書き込み、又は、読み出しを行う半導体メモリ装置において、データの書き込み、又は、読み出しが可能な記憶領域を示すエリアデータを保持するデータ保持手段と、前記アドレスデータと前記エリアデータを比較して、前記アドレスデータで示すアドレスが前記記憶領域内であるか否かの判定動作を行う判定部と、前記判定部で前記アドレスデータの示すアドレスが前記記憶領域内にないと判断されたとき、前記メモリセルアレイへのアクセスを停止する制御部と、を備え、前記判定部は、前記アドレスデータと前記エリアデータとを２ビット単位で比較し、特定の２ビットが一致したとき、この２ビットに続く下位２ビットの比較に基づいて前記判定動作を行うにある。
【００１０】
本発明によれば、記憶領域外へのアクセスが無効となり、記憶領域外への不正アクセスを防止することができる。
【００１１】
【発明の実施の形態】
図１は、本発明の半導体メモリ装置の実施形態を示すブロック図であり、例えば、記憶容量が４.５Ｍbitの半導体メモリを具備する。
【００１２】
本発明の半導体メモリ装置は、記憶部１０、制御回路１２及び判定部１３で構成される。記憶部１０に具備されるメモリセルアレイ１１は、例えば、４.５Ｍbitの記憶領域を有する半導体メモリであり、その記憶領域は、図７に示す通り、アドレス００００００００００００００００００００〜１０００１１１１１１１１１１１１１１１１で示される。尚、記憶部１０に具備されるその他の回路は、図５に示すものと同様であり、同一符号が付してある。制御回路１２は、記憶部１０と判定部１３の間に接続され、判定部１３の出力に応答して、外部から入力される書き込みアドレスデータＷＡ及び読み出しアドレスデータＲＡを記憶部１０に出力する。
【００１３】
判定部１３は、２ビット比較器１４ａ、１４ｂと、判定回路１５とで構成され、入力される書き込みアドレスデータＷＡ、読み出しアドレスデータＲＡが４.５Ｍｂｉｔメモリの記憶領域内を示すものであるかを判定する。メモリセルアレイ１１が４.５Ｍｂｉｔの半導体メモリである場合、その最終アドレスは、図６に示すように、１０００１１１１１１１１１１１１１１１１であるから、入力されたアドレスデータの上位４ビットが１０００以下であれば、そのアドレスが記憶領域内であると判定することができ、逆に大きければ、そのアドレスが記憶領域外であると判定することができる。
【００１４】
したがって、この判定部１３は、書き込みアドレスデータＷＡの判定を行う場合、書き込みアドレスデータＷＡの上位４ビットＷＡ１９〜ＷＡ１６と記憶領域の最終アドレスの上位４ビット１０００（以下、有効エリアデータＥＡと略記する）とを比較し、一方、読み出しアドレスデータＲＡの判定を行う場合、読み出しアドレスデータＲＡの上位４ビットＲＡ１９〜ＲＡ１６と記憶領域外の最初のアドレスの上位４ビット１００１（以下、無効エリアデータＮＡと略記する）とを比較する構成となっている。
【００１５】
２ビット比較器１４ａは、４つの入力を備え、その内の２つの入力は、有効エリアデータＥＡ、又は、無効エリアデータＮＡの上位２ビットＥＡ１９、１８、ＮＡ１９、１８に対応する。また、別の２つの入力は、書き込みアドレスデータＷＡ、又は、読み出しアドレスデータＲＡの上位２ビットＷＡ１９、１８、ＲＡ１９、１８に対応する。それぞれの入力には、例えば、入力されるアドレスの単ビットの１に対応してＨレベルの信号が入力され、０に対応してＬレベルの信号が入力される。このため、有効エリアデータＥＡ、又は、無効エリアデータＮＡに対応する２つの入力には、例えば、電源電位ＶC（Ｈレベル）と接地電位ＶD（Ｌレベル）がそれぞれ接続され、有効エリアデータＥＡの上位２ビットを保持している。
【００１６】
２ビット比較器１４ｂは、２ビット比較器１４ａと同様に、４つの入力を備え、それぞれ２つの入力が、有効エリアデータＥＡ、無効エリアデータＮＡの下位２ビットと、書き込みアドレスデータＷＡ、読み出しアドレスデータＲＡの下位２ビットに対応する。この２ビット比較器１４ｂは、有効エリアデータＥＡ、又は、無効エリアデータＮＡの下位２ビットに対応する２つの入力のうち、第３ビットに対応する入力に接地電位ＶG（Ｌレベル）が接続され、第４ビットに対応する入力にＲＥＡＤ端子が接続される。
【００１７】
このＲＥＡＤ端子には、書き込みアドレスデータＷＡの判定を行う場合、Ｌレベルの信号が入力され、一方、読み出しアドレスデータＲＡの判定を行う場合、Ｈレベルの信号が入力され、有効エリアデータＥＡ、或いは、無効エリアデータＮＡの下位２ビットを保持している。これにより、書き込みアドレスデータＷＡの判定を行うときは、有効エリアデータＥＡの第３、第４ビット００が対応し、読み出しアドレスデータＲＡの判定を行うときは、無効エリアデータＮＡの第３、第４ビット０１が対応する。尚、有効エリアデータＥＡ及び無効エリアデータＮＡは、レジスタ等に保持されて、メモリセルアレイ１１の記憶容量に応じて変更可能としても良い。
【００１８】
これらの２ビット比較器１４ａ、１４ｂは、書き込みアドレスデータＷＡと有効エリアデータＥＡの上位４ビットの比較と、読み出しアドレスデータＲＡと無効エリアデータＮＡの上位４ビットの比較とを２ビットずつで行い、大小判定、或いは一致判定を行う。その判定結果に応じて、比較出力ＣＳ１、ＣＳ２を判定回路１５に出力する。
【００１９】
判定回路１５は、複数の論理回路で構成され、２ビット比較器１４ａ、１４ｂの比較出力ＣＳ１、ＣＳ２を論理合成して、書き込みアドレスデータＷＡ、又は、読み出しアドレスデータＲＡがメモリセルアレイ１１の記憶領域内であるか否かを判定する。書き込みアドレスデータＷＡを判定するとき、書き込みアドレスデータＷＡが記憶領域内であれば、記憶部１０へのアクセスを許可する許可信号ＷＥを出力し、記憶領域外であれば、アクセスを無効とする無効信号ＷＮを出力する。一方、読み出しアドレスデータＲＡを判定するとき、読み出しアドレスデータＲＡが記憶領域外を指定すれば、読み出しアドレスデータＲＡを記憶領域の最初のアドレスにリセットするリセット信号ＲＳを出力する。
【００２０】
図２は、判定部１３の構成を示す回路図である。２ビット比較器１４ａは、インバータ２１〜２４、ＮＡＮＤゲート２５〜３２及びＮＯＲゲート３３で構成される。インバータ２１〜２４は、２ビット比較器１４ａの４つの入力に入力される有効エリアデータＥＡ、無効エリアデータＮＡ、書き込みアドレスデータＷＡ及び読み出しアドレスデータＲＡに対応する信号を反転し、その反転信号を出力する。ＮＡＮＤゲート２５〜３０は、各アドレスに対応する信号及びその反転信号を受けて、論理積を取得する。ＮＡＮＤゲート３１は、ＮＡＮＤゲート２５〜２７から出力される信号の論理積を取得して、その出力信号をＸａ＞Ｙａ出力に供給すると共に、ＮＯＲゲート３３の一方の入力に出力する。ＮＡＮＤゲート３２は、ＮＡＮＤゲート２８〜３０から出力される信号の論理積を取得して、その出力信号をＮＯＲゲート３３の他方の入力に出力する。ＮＯＲゲート３３は、ＮＡＮＤゲート３１、３２から出力される信号の論理和を取得して、その出力信号をＸａ＝Ｙａ出力に供給する。
【００２１】
ここで、Ｘａ＝ＥＡ１９ＥＡ１８（ＮＡ１９ＮＡ１８）、Ｙａ＝ＷＡ１９ＷＡ１８（ＲＡ１９ＲＡ１８）とし、Ｘｂ＝ＥＡ１７ＥＡ１６（ＮＡ１７ＮＡ１６）、Ｙｂ＝ＷＡ１７ＷＡ１６（ＮＡ１７ＮＡ１６）とする。２ビット比較器１４ａは、その比較結果が、Ｘａ＞Ｙａであれば、Ｘａ＞Ｙａ出力よりＨレベルの信号を出力し、Ｘａ＝Ｙａ出力よりＬレベルの信号を出力する。Ｘａ＝Ｙａであれば、Ｘａ＞Ｙａ出力よりＬレベルの信号を出力し、Ｘａ＝Ｙａ出力よりＬレベルの信号を出力する。尚、２ビット比較器１４ｂは、２ビット比較器１４ａと同様の回路構成であるが、その出力にＸｂ＝Ｙｂ出力のみを備える。
【００２２】
判定回路１５は、ＮＡＮＤゲート４１と、インバータ４２、４４と、ＮＯＲゲート４３とで構成される。ＮＡＮＤゲート４１は、入力に２ビット比較器１４ａのＸa＝Ｙa出力、２ビット比較器１４ｂのＸb＝Ｙb出力を受け、論理合成した出力をインバータ４２に供給する。インバータ４２は、ＮＡＮＤゲート４１から出力される出力を反転し、その反転出力をＮＯＲゲート４３の入力の一方に供給する。また、インバータ４２の出力は、読み出しアドレスデータＲＡの判定を行うときのリセット信号ＲＳとして、制御回路１２（図１）に出力される。ＮＯＲゲート４３は、インバータ４２より出力された反転出力を入力の一方に受けると共に、２ビット比較器１４ａのＸa＞Ｙa出力を入力の他方に受ける。そして、それぞれの入力を論理合成して、その論理和をインバータ４４に出力する。インバータ４４は、ＮＯＲゲート４３から出力される出力を反転させ、その出力を書き込みアドレスデータＷＡの判定を行うときの有効信号ＷＥ、或いは無効信号ＷＮとして出力する。この有効信号ＷＥ及び無効信号ＷＮが制御回路１２に出力されて、メモリセルアレイ１１へのデータの書き込みが制御される。
【００２３】
続いて、書き込みアドレスデータＷＡ及び読み出しアドレスデータＲＡの判定動作を説明する。先ず、書き込みアドレスデータＷＡの判定を行う場合を説明する。以下に書き込みアドレスデータＷＡと有効エリアデータＥＡのそれぞれの２ビットずつを比較する際の条件式を示す。尚、この条件式は、データの書き込みを許可するための条件式である。
1)Ｘａ＞Ｙａ                            ・・・・・・ＯＫ
2)Ｘａ＝Ｙａ  ａｎｄ  Ｘｂ＝Ｙｂ        ・・・・・・ＯＫ
上記の条件式に従い、書き込みアドレスデータＷＡが入力されたときの判定部１５の動作を説明する。例えば、上位４ビットが０１１１の書き込みアドレスデータＷＡが入力された場合、最初に条件式１）に従い、２ビット比較器１４ａにおいて、書き込みアドレスデータＷＡと有効エリアデータＥＡの上位２ビットずつを比較する。このとき、（Ｘａ＝１０）＞（Ｙａ＝０１）であるので、２ビット比較器１４ａのＸａ＞Ｙａ出力からＨレベルの信号がＮＯＲゲート４３に出力され、許可信号ＷＥが出力される。即ち、書き込みアドレスデータＷＡと有効エリアデータＥＡの上位から２ビットずつを比較していって、上位２ビットを比較する２ビット比較器１４ａのＸａ＞Ｙａ出力からＨレベルの信号が出力された時点で、書き込みアドレスデータＷＡがメモリセルアレイ１１の記憶領域内であると判定する。
【００２４】
例えば、上位４ビットのアドレスが１０１１の書き込みアドレスデータＷＡ（即ち、有効エリアデータＥＡよりも大きい）が入力された場合を説明する。最初に、条件式１）に従い、（Ｘa＝１０）＝（Ｙa＝１０）であるので、２ビット比較器１４ａのＸa＞Ｙa出力からＬレベルの信号がＮＯＲゲート４３に出力され、Ｘa＝Ｙa出力からＨレベルの信号がＮＡＮＤゲート４１に出力される。この時点では、ＮＡＮＤゲート４１、ＮＯＲゲート４３のどちらの論理も決定してないので、続いて、条件式２）に従い、下位の２ビットを比較する。２ビット比較器１４ｂにおいて、（Ｘb＝００）＜（Ｙb＝１１）であるので、２ビット比較器１４ｂのＸb＝Ｙb出力からＬレベルの信号がＮＡＮＤゲート４１に出力される。
【００２５】
ＮＡＮＤゲート４１の入力には、２ビット比較器１４ａのＸa＝Ｙb出力からＨレベルの信号が、２ビット比較器１４ｂのＸb＝Ｙb出力からＬレベルの信号がそれぞれ供給されるので、ＮＡＮＤゲート４１は、Ｈレベルの信号をインバータ４２に出力する。インバータ４２は、ＮＡＮＤゲート４１の出力を反転して、Ｌレベルの信号をＮＯＲゲート４３に出力する。これにより、ＮＯＲゲート４３の論理が決定され、ＮＯＲゲート４３は、Ｈレベルの信号をインバータ４４に出力する。インバータ４４は、ＮＯＲゲート４３の出力を反転して、Ｌレベルの無効信号ＷＮを出力する。即ち、条件式１）、２）を満たさなければ、データの書き込みを無効とする無効信号ＷＮを出力する。
【００２６】
次に、読み出しアドレスデータＲＡを判定する場合を説明する。ここで、本実施形態においては、データの読み出し方法として、インクリメントリード方式を使用する場合を説明する。このインクリメントリード方式とは、Ｎ番地のデータを読み出したあと、デバイス側でＮ＋１、Ｎ＋２、……番地のようにデータを読み出していくアドレスを順次インクリメントしていって、記憶領域の最終アドレスに到達した後、記憶領域の最初のアドレスに戻って、また読み出しを繰り返していくシステムのことである。このため、読み出しアドレスデータＲＡの判定を行うときは、読み出しアドレスデータＲＡと無効エリアデータＮＡの上位４ビットを比較し、読み出しアドレスデータＲＡが記憶領域外に到達したか否かを判定する。
【００２７】
そして、読み出しアドレスデータＲＡが無効エリアデータＮＡに等しくなったとき、Ｈレベルのリセット信号ＲＳを出力して、読み出しアドレスデータＲＡを記憶領域の最初のアドレスにリセットする。これにより、記憶領域の最初からデータが読み出される。
【００２８】
図３は、メモリセルアレイ１１へのデータの書き込み動作の制御を説明するフローチャートであり、図４は、読み出し動作の制御を説明するフローチャートである。先ず、図３に従い、データの書き込みの制御のステップを説明する。ステップＳ１で、書き込みアドレスデータＷＡが入力されると、続くステップＳ２で、有効エリアデータＥＡの上位２ビットＸa＝ＥＡ１９ＥＡ１８と書き込みアドレスデータＷＡの上位２ビットＹa＝ＷＡ１９ＷＡ１８が比較される。この比較において、Ｘa＞Ｙaであれば、書き込みアドレスデータＷＡが記憶領域内を指定するものであると判定し、メモリセルアレイ１１へのアクセスが許可される。一方、Ｘa＜Ｙaであれば、書き込みアドレスデータＷＡが記憶領域外と判定され、メモリセルアレイ１１へのアクセスが無効とされる。また、ステップＳ２の比較において、Ｘa＝Ｙbであれば、次のステップＳ３に進む。
【００２９】
次のステップＳ３では、有効エリアデータＥＡの第３、第４ビットＸｂ＝ＥＡ１７ＥＡ１６と書き込みアドレスデータＷＡの第３、第４ビットＹｂ＝Ａ１７Ａ１６が比較される。この比較において、Ｘｂ＞Ｙｂ或いはＸｂ＝＝Ｙｂであれば、書き込みアドレスデータＷＡが記憶領域内であると判定され、メモリセルアレイ１１へのアクセスが許可される。ステップ３の比較において、Ｘｂ＜Ｙｂであれば、書き込みアドレスデータＷＡが記憶領域外であると判定され、メモリセルアレイ１１へのアクセスが無効とされる。
【００３０】
次に、図４に従い、メモリセルアレイ１１からのデータの読み出しを制御するときのステップを説明する。ステップＳ１１で、読み出しアドレスデータＲＡが入力されると、続くステップＳ１２で、無効エリアデータＮＡの上位２ビットＸａ＝ＮＡ１９ＮＡ１８と読み出しアドレスデータＲＡの上位２ビットＹａ＝Ａ１９Ａ１８が比較される。この比較において、Ｘａ＞Ｙａであれば、読み出しアドレスデータＲＡが記憶領域内であると判定され、ステップＳ１４bに進み、指定されたアドレスのデータが読み出される。ステップＳ１２の比較において、Ｘａ＝Ｙａであれば、次のステップＳ１３に進む。
【００３１】
次のステップＳ１３では、無効エリアデータＮＡの第３、第４ビットＸb＝ＮＡ１７ＮＡ１６と読み出しアドレスデータＲＡの第３、第４ビットＹb＝Ａ１７Ａ１６が比較される。この比較において、Ｘb＞Ｙbであれば、読み出しアドレスデータＲＡが記憶領域内であると判定される。そして、ステップＳ１４ｂに進み、指定されたアドレスのデータの読み出しが行われて、次のステップＳ１５に進む。また、ステップＳ１３の比較において、Ｘb＝Ｙbであれば、読み出しアドレスデータＲＡが記憶領域外の最初のアドレスに到達したと判定され、ステップＳ１４aに進む。ステップ１４aでは、読み出しアドレスデータＲＡがリセットされ、記憶領域の最初のアドレスから繰り返しデータが読み出される。ステップＳ１５で、データの読み出しを終了するコマンドが入力されると、データの読み出しが終了される。また、データの読み出しを終了するコマンドの入力がなければ、ステップＳ１２に戻り、次のデータを読み出すための比較判定が順次行われる。
【００３２】
以上の判定動作によって、入力されるアドレスが記憶領域であるか否かが判定され、データの書き込み及び読み出しの制御が行われる。
【００３３】
以上、本発明を実施例に基づき説明したが、記憶容量が４.５Mbitメモリに限定されるものではなく、２Nbitで示されない記憶容量のメモリであれば、各種条件を変更して適用することができる。
【００３４】
【発明の効果】
本発明によれば、入力されたアドレスが記憶領域内を指定するものであるかを判別することができ、記憶領域外への不正アクセスを防止することができる。これにより、回路の誤動作の防止を可能としている。
【００３５】
また、判定部に複数の２ビット比較器を用いることで、いかなる容量の不揮発性メモリ装置においてアドレス比較を行う場合でも、システム的に平易とすることができ、汎用性を高くすることができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の実施形態を示すブロック図である。
【図２】判定部の構成を示す回路図である。
【図３】データの書き込みの制御を説明するフローチャートである。
【図４】データの読み出しの制御を説明するフローチャートである。
【図５】従来の半導体メモリ装置の構成を示すブロック図である。
【図６】４.５Ｍbitメモリのマッピングを示す模式図である。
【符号の説明】
１、１１：メモリセルアレイ
２：アドレスバッファ
３：デコーダ
４：ワードドライバ
５：マルチプレクサ・センス回路
６：データ入力バッファ
７：データ出力バッファ
１０：記憶部
１２：制御回路
１３：判定部
１４ａ、１４ｂ：２ビット比較器
１５：判定回路
４１：ＮＡＮＤゲート
４２、４４：インバータ
４３：ＮＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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