(57)【特許請求の範囲】
【請求項１】
第1ノードと電源接地端との間に連結され、外部クロックのエッジを感知して、前記第1ノードを一定のレベルにするエッジ感知手段と、
前記第1ノードの電圧レベルによって、第1ノードの電圧レベルを選択的に遅延するための遅延手段と、
該遅延手段の出力信号に応答して、前記第1ノードをチャージさせるためのポストチャージ手段と、
前記遅延手段の出力信号及び外部クロックに応じて、次の外部クロックの伝達を制御するための入力制御手段と、
前記第1ノードの電圧レベルを受信して、パルス信号を出力するための出力手段と
を含むパルス発生器。
【請求項２】
前記エッジ感知手段は、外部クロックの立ち上がりエッジを感知する機能を有するものである請求項1に記載のパルス発生器。
【請求項３】
前記遅延手段は、前記第1ノードの電圧レベルがローレベルである時にのみ遅延動作を行うものである請求項2に記載のパルス発生器。
【請求項４】
電源電圧端と前記第1ノードとの間に連結され、制御信号に応答して前記第1ノードの初期レベルを決定するための初期制御手段を、さらに含む請求項1に記載のパルス発生器。
【請求項５】
前記制御信号は、前記パルス発生器に印加される電源がオンされる時活性化されるパワーオン信号である請求項4に記載のパルス発生器。
【請求項６】
前記第1ノードに連結され、前記第1ノードの電圧レベルをラッチするためのラッチ手段を、さらに含む請求項4に記載のパルス発生器。
【請求項７】
前記初期制御手段は、前記電源電圧端と前記第1ノードとの間に連結され、ゲートでパワーオン信号が入力される第1PMOSトランジスタである請求項5に記載のパルス発生器。
【請求項８】
前記エッジ感知手段は、
ドレインが前記第1ノードに連結され、ゲートに前記外部クロックが入力される第1NMOSトランジスタと、
ドレインが前記第1NMOSトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートに入力制御手段の出力信号が入力される第2NMOSトランジスタと
からなる請求項7に記載のパルス発生器。
【請求項９】
前記入力制御手段は、
前記遅延手段の反転された出力信号と前記外部クロックを否定和するためのNORゲートと、
前記NORゲートの出力信号を反転するためのインバータと、
ソースが前記電源電圧端に連結され、ゲートに前記インバータの出力信号が入力される第2PMOS トランジスタと、
ドレインが前記第2PMOSトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートで前記遅延手段の反転された出力信号を入力される第3NMOSトランジスタと
からなる請求項8に記載のパルス発生器。
【請求項１０】
前記ポストチャージ手段は、前記電源電圧端と前記第1ノードとの間に連結され、ゲートに前記遅延手段の出力信号が入力される第3PMOSトランジスタである請求項9に記載のパルス発生器。
【請求項１１】
前記出力手段は、入力端が前記第1ノードに連結された第2インバータである請求項10に記載のパルス発生器。
【請求項１２】
前記入力制御手段は、
前記遅延手段の出力信号と前記外部クロックとを否定和するためのNORゲートと、
前記遅延手段の出力信号を反転するためのインバータと
からなる請求項4に記載のパルス発生器。
【請求項１３】
前記出力手段は、
前記出力手段の出力信号を反転するための第2インバータと、
前記第2インバータの出力信号と前記第1ノードの電圧レベルとを否定和するための第2NORゲートと
からなる請求項12に記載のパルス発生器。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子に用いられるパルス発生器に関し、特に、外部クロックのパルス幅及び周期の変動に関係なく一定したパルス幅を有するパルス信号を生成するためのパルス発生器に関する。
【０００２】
【従来の技術】
一般に、パルス発生器は、外部クロックに同期して作動するSDRAM(synchronous dynamic random access memory)のような同期メモリ素子に用いられる。
【０００３】
図1は、従来のパルス発生器10を示す図面であって、図2は、図1に示したパルス発生器10のシミュレーション結果を示す図面である。
【０００４】
図1及び図2を参照すると、従来のパルス発生器10は、外部クロックCLK INを反転して、反転されたクロックを出力するインバータINV11と、反転されたクロックを一定時間遅延するための遅延部110と、外部クロックCLK IN及び遅延部110の出力信号を受信してパルス信号CLK OUTを生成する出力部120とにより構成される。ここで、パルス信号CLK OUTは、遅延部110の遅延時間に相当するパルス幅を有する。
【０００５】
この場合、外部クロックCLK INがロジックハイである区間が遅延部110の遅延時間より短い場合、パルス信号CLK OUTのパルス幅も短くなる。したがって、パルス信号のパルス幅が外部クロックCLK INのパルス幅及び周期に応じて変わるため、内部回路の安定した動作を保障し難い問題点がある。
【０００６】
【発明が解決しようとする課題】
本発明は、上述の問題点を解決するために案出されたもので、外部クロックのパルス幅及び周期に関係なく、一定したパルス幅を有するパルス信号を出力することによって、半導体素子の安定した動作を確保することができるパルス発生器を提供することにその目的がある。
【０００７】
【課題を解決するための手段】
本発明のパルス発生器は、第1ノードと電源接地端との間に連結され、外部クロックのエッジを感知して前記第1ノードを一定のレベルにするエッジ感知手段と、前記第1ノードの電圧レベルによって第1ノードの電圧レベルを選択的に遅延するための遅延手段と、前記遅延手段の出力信号に応答して前記第1ノードをチャージさせるためのポストチャージ手段と、前記遅延手段の出力信号及び外部クロックに応じて次の外部クロックの伝達を制御するための入力制御手段と、前記第1ノードの電圧レベルを受信してパルス信号を出力するための出力手段とを含むことを特徴とする。
【０００８】
このような構成とすることによって、一定したパルス幅を有するパルス信号を発生させることができる。
【０００９】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが、本発明の技術を容易に実施できるように、本発明の好ましい実施の形態を、添付した図面を参照して説明する。
【００１０】
図3は、本発明の一実施形態に係るパルス発生器を示す図面である。
【００１１】
図3に示すパルス発生器300は、初期制御部310、エッジ感知部320、ラッチ部330、遅延部340、ポストチャージ部(post-charge unit)350、入力制御部360及び出力部370を備えている。
【００１２】
初期制御部310は、必要に応じて設けられるものであり、パワーがオンされる時活性化される信号であるパワーアップ信号/PWRUPに応答してノードN31の初期状態を決定する。初期制御部310は、電源電圧端VDDとノードN31との間に連結され、ゲートにパワーアップ信号/PWRUPが入力されるPMOSトランジスタMP31により具現することができる。
【００１３】
エッジ感知部320は、外部クロックCLK INの立ち上がりエッジを感知する機能を有し、第１、第２の二つのNMOSトランジスタMN31、MN32により具現できる。すなわち、NMOSトランジスタMN31、MN32は、ノードN31と電源接地端GNDとの間に直列連結されており、ドレインが前記第1ノードN31に連結され、ゲートに外部クロックCLK INが入力される第１NMOSトランジスタMN31と、ドレインが前記第1NMOSトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートに入力制御手段の出力信号が入力される第2NMOSトランジスタとで構成されている。
【００１４】
ラッチ部330は、必要に応じて設けられるものであり、ノードN31の電圧レベルをラッチし、入力端がノードN31に連結されたインバータINV31と、入力端がインバータINV31の出力端に連結され、出力端がノードN31に連結されたインバータINV32とからなる。
【００１５】
遅延部340は、ノードN31の電圧レベルに応じて遅延動作を行う。すなわち、ノードN31の電圧レベルがローレベルである場合のみ、遅延部340は、ノードN31の電圧レベルを所定の時間の間遅延させ、遅延された信号を出力する。一方、ノードN31の電圧レベルがハイレベルである場合、遅延部340は、遅延動作を行わず、すなわち遅延なしに直ちにノードN31の電圧レベルを外部に出力する。
【００１６】
初期状態が決定された後、ポストチャージ部350は、遅延された信号に応答してノードN31を所定の電圧レベルにチャージさせる。ポストチャージ部350は、電源電圧端VDDとノードN31との間に連結され、ゲートで遅延された信号を入力されるPMOSトランジスタMP32により具現される。図3で、インバータINV33、INV34は、遅延された信号を反転及びバッファリングするために各々用いられる。
【００１７】
入力制御部360は、遅延された信号及び外部クロックCLK INに応じて次のクロックの伝達を制御する。入力制御部360は、外部クロックCLK IN及びインバータINV33の出力信号を否定和するためのNORゲートNOR31と、NORゲートNOR31の出力信号を反転するためのインバータINV35と、電源電圧端VDDとノードN34との間に連結されており、ソースが電源電圧端に連結され、ゲートにインバータINV35の出力信号が入力される第２PMOSトランジスタMP33と、ノードN34と電源接地端GNDとの間に連結されており、ドレインが第２PMOSトランジスタMP33のドレインに連結され、ソースが電源接地端に連結され、ゲートにインバータINV33の出力信号が入力されるNMOSトランジスタMN33とからなる。この場合、ノードN34の電圧レベルは、エッジ感知部320のNMOSトランジスタMN32のゲートに入力される。
【００１８】
出力部370は、ノードN31の電圧レベルを受信して所定のパルス幅を有するパルス信号CLK OUTを出力する。出力部370は、インバータINV36により具現することができる。
【００１９】
エッジ感知部320は、外部クロックCLK INの立ち上がりエッジを感知する代わりに、外部クロックCLK INの立ち下りエッジを感知する機能をもつものでもよい。また、遅延部340は、ノードN31のローレベルに応答して遅延動作する代わりに、ハイレベルに応答して遅延動作をする構成としてもよい。
【００２０】
図4は、図3に示したパルス発生器300のシミュレーション結果を表す図面である。図3及び図4を参照し、本発明の一実施形態に係るパルス発生器300の動作について説明する。
【００２１】
まず、外部クロックCLK INがローレベルを維持し、パワーアップ信号/PWRUPがローレベルからハイレベルに変われば、ノードN31、N32、N33及びN34は、各々ハイレベル、ローレベル、ローレベル及びハイレベルとなる。したがって、パルス信号CLK OUTは、ローレベルが出力される。
【００２２】
次いで、外部クロックCLK INがハイレベルに変われば、NMOSトランジスタMN31、MN32は、ターンオンされてノードN31はハイレベルからローレベルに変わり、ハイレベルのパルス信号CLK OUTが出力される。
【００２３】
この場合、始めノードN31がハイレベルであるので、遅延部340は、ノードN31のハイレベルを遅延なしに伝達する。結局、ノードN32、N33は、各々ローレベル及びハイレベルとなるため、ノードN34は、フローティング状態(floating state)を維持することとなり、ノードN31の電圧レベルはノイズのような外部要素の影響なしに一定に維持される。
【００２４】
次いで、外部クロックCLK INがロジックハイである区間が遅延部340の遅延時間より長い場合、遅延部340は、ノードN31のローレベルを所定の時間の間遅延させて、ノードN32は、ハイレベルとなり、NMOSトランジスタMN33はターンオンされる。したがって、ノードN34は、ローレベルとなり、NMOSトランジスタMN32はターンオフされる。一方、ポストチャージ部350に含まれているPMOSトランジスタMP32は、ターンオンされ、ノードN31は、ハイレベルとなって出力部370は、ローレベルのパルス信号を出力することとなる。
【００２５】
この場合、遅延部340は、ノードN31のハイレベルを遅延動作なしに出力するために、ノードN32は直ちにローレベルに変わる。したがって、NMOSトランジスタMN33及びPMOSトランジスタMP32は、ターンオフされる。
【００２６】
次いで、外部クロックCLK INがローレベルに変われば、ノードN33は、ローレベルに変わり、PMOSトランジスタMP33はターンオンされる。結局、ノードN34は、ハイレベルに変わり、NMOSトランジスタMN32はターンオンされることによって、パルス発生器300は、次のクロックを待機する待機状態となる。パルス発生器300は、外部クロックCLK INが再びローレベルからハイレベルに変わる時、次のクロックを受信することとなる。したがって、パルス発生器300は、外部クロックが長いロジックハイ区間を有する時にも、ただ一回のパルス信号を発生することとなる。
【００２７】
以下、外部クロックCLK INのロジックハイ区間が遅延部340の遅延時間に比べて相対的に短い場合における、パルス発生器300の動作について説明する。
【００２８】
外部クロックCLK INがローレベルに変わる場合、NMOSトランジスタMN31がターンオフされるために、ノードN31の電圧レベルは変わらない。また、外部クロックCLK INがNORゲートNOR31の一つの入力端に入力されるため、ノードN33の電圧レベルはノードN32のレベル遷移によって変わることとなる。
【００２９】
外部クロックCLK INがローレベルに変わった後、ノードN31のローレベルは、遅延部340を介して遅延されてノードN32はハイレベルとなる。したがって、NMOSトランジスタMN33がターンオンされ、ノードN34はローレベルとなる。結局、NMOSトランジスタMN32は、ターンオンされ、ノードN33は同時にハイレベルとなる。
【００３０】
一方、ノードN32のハイレベルは、インバータINV34を介してポストチャージ部350を動作可能にさせる。すなわち、PMOSトランジスタMP32がターンオンされてノードN31がハイレベルとなる。次いで、パルス信号CLK OUTがインバータINV36を介してローレベルに出力される。
【００３１】
この場合、ノードN31はハイレベルとなり、遅延部340はノードN31のハイレベルを遅延なしに伝送して、ノードN32を直ちにローレベルにする。したがって、NMOSトランジスタMN33及びPMOSトランジスタMP32がターンオンされ、PMOSトランジスタMP33がターンオンされて、ノードN34がハイレベルとなる。結局、NMOSトランジスタMN32をターンオンさせることによって、パルス発生器300は次の外部クロックを受信するための待機状態となる。
【００３２】
したがって、外部クロックCLK INのハイレベル区間が遅延部340の遅延時間より相対的に短い場合にも、パルス発生器300は一定したパルス幅を有するパルス信号を発生することとなる。
【００３３】
図5は、本発明の他の実施形態に係るパルス発生器500を示す図面である。
【００３４】
本発明の他の実施形態にかかるパルス発生器500は、初期制御部510、エッジ感知部520、ラッチ部530、遅延部540、ポストチャージ部550、入力制御部560及び出力部570からなる。
【００３５】
図面から分かるように、パルス発生器500は、入力制御部560と出力部570およびインバータINV33、INV34とを除いて、図3に示したパルス発生器300と同じ構造を有する。
【００３６】
図5を参照すれば、入力制御部560は、外部クロックCLK INと遅延部540とを否定和するためのNORゲートNOR51と、NORゲートNOR51の出力信号を反転するためのインバータINV51とからなる。この場合、インバータINV51の出力信号は、エッジ感知部520に含まれているNMOSトランジスタMN52のゲート及びポストチャージ部550のPMOSトランジスタMP52のゲートに入力される。
【００３７】
出力部570は、遅延部の出力信号を反転するためのインバータINV54と、ノードN51の電圧レベルとインバータINV54の出力信号とを否定和してパルス信号CLK OUTを出力するためのNORゲートNOR52とからなる。
【００３８】
図6は、図5に示したパルス発生器500のシミュレーション結果を示す図面である。本発明の他の実施形態に係るパルス発生器500の動作は、図3に示したパルス発生器300と同じであるので具体的な説明は省略する。
【００３９】
本発明のパルス発生器について、上述のように好ましい実施の形態によって具体的に記述したが、上記の実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明に関連する技術分野の通常の専門家であれば、請求項に規定された本発明の技術的な範囲内で種々の実施の形態を採ることが可能であり、それらも本発明の技術的範囲に含まれる。
【００４０】
【発明の効果】
上述したように、本発明にかかるパルス発生器は、外部クロックのパルス幅及び周期の変動に関係なしに、一定したパルス幅を有するパルス信号を提供することによって、半導体素子の安定した動作を保障することができる。
【図面の簡単な説明】
【図１】  従来のパルス発生器を示す図面である。
【図２】  図1に示したパルス発生器のシミュレーション結果を示す図面である。
【図３】  本発明の一実施形態にかかるパルス発生器を示す図面である。
【図４】  図3に示したパルス発生器のシミュレーション結果を示す図面である。
【図５】  本発明の他の実施形態にかかるパルス発生器を示す図面である。
【図６】  図5に示したパルス発生器のシミュレーション結果を示す図面である。
【符号の説明】
310、510      初期制御部
320、520      エッジ感知部
330、530      ラッチ部
340、540遅延部
350、550      ポストチャージ部
360、560      入力制御部
370、570出力部
【図１】
0004510271.tif 000002
【図２】
0004510271.tif 000003
【図３】
0004510271.tif 000004
【図４】
0004510271.tif 000005
【図５】
0004510271.tif 000006
【図６】
0004510271.tif 000007