(57)【特許請求の範囲】
【請求項１】
デ−タ読み出しと書き込みとを反復的に遂行するメモリ装置において、
前記デ−タ読み出し時、メモリセルから読み出されて入出力ライン対に載せたデ−タをデ−タ出力ラインへ増幅伝送する入出力センスアンプと、
前記デ−タ書き込み時、デ−タ入力ライン対へ入力される書き込みデ−タを前記入出力ライン対へ伝送する書き込みドライバとを備え、
前記入出力センスアンプ及び書き込みドライバは各々、以前に読み出し又は書き込まれたデ−タと現在の読み出し又は書き込むデ−タが相異なる場合にのみ選択的にイネ−ブルされることを特徴とするメモリ装置。
【請求項２】
前記メモリ装置は、
前記デ−タ出力ラインに載せた以前の読み出しデ−タと前記入出力ライン対に載せた現在の読み出しデ−タとが同一の場合、非活性化し、相違した場合は活性化して前記入出力センスアンプを制御する入出力センスアンプ駆動信号を発生する入出力センスアンプ駆動部と、
前記入出力ライン対に載せた以前の書き込みデ−タと前記デ−タ入力ライン対に載せた現在の書き込みデ−タが同一の場合は非活性化し、相違した場合は活性化して前記書き込みドライバを制御する書き込みドライバ駆動信号を発生する書き込みドライバ駆動部とをさらに備えることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
選択されたメモリセルから読み出されたデ−タを入出力ライン対へ伝送し、これがデ−タ出力ラインを通じて出力されるメモリ装置において、
メモリセルから読み出されて入出力ライン対に載せたデ−タを増幅伝送する入出力センスアンプと、
この入出力センスアンプにより増幅された前記デ−タをラッチして前記デ−タ出力ラインへ伝送するラッチ部と、
前記デ−タ出力ラインに載せた読み出しデ−タと前記入出力ライン対に載せた読み出しデ−タとを比較して前記入出力センスアンプを駆動する入出力センスアンプ駆動信号を発生する入出力センスアンプ駆動部とを備え、
前記入出力センスアンプは、以前に読み出されたデ−タと現在の読み出すデ−タとが相異なる場合にのみ選択的にイネ−ブルされることを特徴とするメモリ装置。
【請求項４】
前記入出力センスアンプ駆動信号は、
前記デ−タ出力ラインに載せた以前の読み出しデ−タと前記入出力ライン対に載せた現在の読み出しデ−タとが同一の場合は非活性化し、相違した場合は活性化する信号であることを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記入出力センスアンプ駆動部は、
前記入出力ライン対及びデ−タ出力ラインへ入力されるデ−タを比較し、比較結果により相異なる論理レベルを有する所定の制御信号を発生する比較部と、
前記制御信号と前記メモリ装置とが読み出しモ−ドへ進入すれば、活性化する入出力センスアンプイネ−ブル信号を入力し、前記入出力センスアンプ駆動信号を発生する論理部とを備えることを特徴とする請求項４に記載のメモリ装置。
【請求項６】
メモリセルから読み出されて入出力ライン対に載せたデ−タをデ−タ出力ラインへ増幅伝送する入出力センスアンプと、デ−タ入力ライン対へ入力される書き込みデ−タを前記入出力ライン対へ伝送する書き込みドライバとを備えるメモリ装置のデ−タ書き込み及び読み出し方法において、
(a)  デ−タ読み出し時、以前に読み出されて前記デ−タ出力ラインへ伝送されたデ−タを、現在読み出される入出力ライン対のデ−タと比較する段階と、
(b)  前記比較結果により前記入出力センスアンプを選択的に動作させる所定の駆動信号を発生する段階とを備え、
前記駆動信号は、
比較された前記読み出しデ−タが同一の場合は非活性化し、相違した場合は活性化して前記入出力センスアンプをイネーブルさせることを特徴とするメモリ装置のデ−タ書き込み及び読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に読み出し又は書き込み時電力消耗を最小化するメモリ装置及びこれのデ−タ書き込み及び読み出し方法に関する。
【０００２】
【従来の技術】
一般にDRAMのような半導体メモリ装置はデ−タの読み出し(read)動作と書き込み(write)動作とを反復的に遂行する。
【０００３】
【発明が解決しようとする課題】
ところが、このようなデ−タの読み出しや書き込み動作には基本的に相当な電力消耗が発生する。
読み出し動作の場合を例にとると、デ−タ読み出し時毎に、ビットライン対に伝送されたデ−タを増幅して入出力ライン対へ伝送するビットラインセンスアンプや、入出力ライン対へ伝送されたデ−タを増幅して出力する入出力センスアンプが動作する。このようなビットラインセンスアンプや入出力センスアンプは動作時毎に一定量の電力消耗を誘発する。
デ−タ書き込み動作の場合にも、デ−タ書き込み時毎にデ−タ入力バッファから入力される書き込みデ−タを入出力ライン対へ伝送する書き込みドライバが動作するが、これも動作時毎に一定量の電力消耗を誘発する。
【０００４】
特に、最近マルチメディア技術の発展と共に帯域幅(Bandwidth)即ち、単位時間当たり伝送される入出力デ−タ量が多量な半導体メモリ装置に対する要求が高まりつつあり、これによりX１６，X３２，X６４の高帯域幅を有する半導体メモリ装置が開発されている。このように帯域幅が広まれば、デ−タ出力端子の数が増えてその結果、前記入出力センスアンプや書き込みドライバの個数が増える。従って、前記入出力センスアンプや書き込みドライバによる電力消耗量も増加する。
【０００５】
本発明は上記の点に鑑みなされたもので、その目的はデ−タ読み出し又は書き込み時発生する電力消耗を最小化するメモリ装置を提供することにある。
本発明の他の目的は前記メモリ装置のデ−タ書き込み及び読み出し方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明に係るメモリ装置は、デ−タ読み出しと書き込みとを反復的に遂行するメモリ装置である。このメモリ装置は、デ−タ読み出し時、メモリセルから読み出されて入出力ライン対に載せたデ−タをデ−タ出力ラインへ増幅伝送する入出力センスアンプと、デ−タ書き込み時、デ−タ入力ライン対へ入力される書き込みデ−タを前記入出力ライン対へ伝送する書き込みドライバとを備える。そして、前記入出力センスアンプ及び書き込みドライバは各々、以前に読み出し又は書き込まれたデ−タと現在の読み出し又は書き込むデ−タとが相異なる場合にのみ選択的にイネ−ブルされる。
【０００７】
前記メモリ装置は又、前記デ−タ出力ラインに載せた以前の読み出しデ−タと前記入出力ライン対に載せた現在の読み出しデ−タとが同一の場合は非活性化し、相違した場合は活性化して前記入出力センスアンプを制御する入出力センスアンプ駆動信号を発生する入出力センスアンプ駆動部と、前記入出力ライン対に載せた以前の書き込みデ−タと前記デ−タ入力ライン対に載せた現在の書き込みデ−タとが同一の場合は非活性化し、相違した場合は活性化して前記書き込みドライバを制御する書き込みドライバ駆動信号を発生する書き込みドライバ駆動部とをさらに備える。
【０００８】
本発明に係るメモリ装置のデ−タ書き込み及び読み出し方法は、メモリセルから読み出されて入出力ライン対に載せたデ−タをデ−タ出力ラインへ増幅伝送する入出力センスアンプと、デ−タ入力ライン対へ入力される書き込みデ−タを前記入出力ライン対へ伝送する書き込みドライバとを備えるメモリ装置のデ−タ書き込み及び読み出し方法である。これは、デ−タ読み出し又は書き込み時、以前に読み出し又は書き込まれて前記デ−タ出力ライン又は入出力ライン対へ伝送されたデ−タを、現在の読み出し又は書き込まれる入出力ライン対又はデ−タ入力ライン対のデ−タと比較する。そして、比較結果により前記入出力センスアンプ又は書き込みドライバを選択的に動作させる所定の制御信号を発生する。ここで、制御信号は比較された前記読み出し又は書き込みデ−タが同一の場合は非活性化し、相違した場合は活性化する信号である。
【０００９】
本発明によると、以前の読み出し又は書き込みデ−タが現在と異なる場合にのみ入出力センスアンプや書き込みドライバが選択的に動作するので、これらの不要な動作による電力消耗が省かれる。
【００１０】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
図１は本発明の一実施形態によるメモリ装置の概略的なブロック図である。図１を参照すれば、本発明のメモリ装置は、メモリコア５０、デ−タ出力回路１００及びデ−タ入力回路２００を備える。前記デ−タ出力回路１００とデ−タ入力回路２００とは各々、デ−タ読み出し経路及び書き込み経路に位置した回路である。望ましい実施形態による前記デ−タ出力回路１００は入出力センスアンプ１３０と、入出力センスアンプ駆動部１５０及びデ−タ出力バッファ１９０とを備える。一方、前記デ−タ入力回路２００は書き込みドライバ２３０と、書き込みドライバ駆動部２５０及びデ−タ入力バッファ２７０とを備える。
【００１１】
前記メモリコア５０とデ−タ出力及び入力回路１００,２００の間でのデ−タ伝送は入出力ライン対IO,IOBを通じてなされる。また、前記デ−タ出力及び入力回路１００,２００内部でのデ−タ伝送はデ−タ出力ラインDO及びデ−タ入力ライン対DI,DIBを通じてなされる。
【００１２】
即ち、前記メモリコア５０内の選択されたメモリセルから読み出されるデ−タは前記入出力ライン対IO,IOBを通じて前記出力回路１００へ伝送される。そして、読み出しデ−タは前記入出力センスアンプ１３０を通じて増幅され、デ−タ出力ラインDOを通じてデ−タ出力バッファ１９０へ伝送された後出力デ−タDOUTになる。
【００１３】
一方、前記デ−タ入力回路２００特に、前記デ−タ入力バッファ２７０へ入力される書き込みデ−タは、前記デ−タ入力ライン対DI,DIBを通じて書き込みドライバ２３０へ伝送される。そして、書き込みデ−タも前記入力ライン対IO,IOBを通じて前記メモリコア５０内の選択されたメモリセルに書き込まれる。
【００１４】
本発明の望ましい実施形態によると、デ−タ読み出し時、前記デ−タ出力回路１００は、前記入出力センスアンプ駆動部１５０を用いて、前記入出力ライン対IO,IOBへ伝送された現在の読み出しデ−タとデ−タ出力ラインDOのデ−タ即ち、以前の読み出しデ−タを比較する。そして、比較された二つのデ−タが相異なる場合にのみ前記入出力センスアンプ１３０を選択的に動作させることにより、入出力センスアンプ１３０の動作による電力消耗を省く。前記デ−タ出力回路１００の詳細な構成及び動作は図２乃至図４を参照して後述する。
【００１５】
同じく、デ−タ書き込み時、デ−タ入力回路２００は前記書き込みドライバ駆動部２５０を用いて、前記デ−タ入力ライン対DI,DIBへ伝送された現在の書き込みデ−タと入出力ライン対IO,IOBのデ−タ即ち、以前の書き込みデ−タを比較する。そして、比較された二つのデ−タが相異なる場合にのみ書き込みドライバ２３０を選択的に動作させることにより、書き込みドライバ２３０の動作による電力消耗を省く。前記デ−タ入力回路２００の詳細な構成及び動作は、図５乃至図７を参照して後述する。
【００１６】
このように本発明によると、以前と同一のデ−タを読み出すか、或いは書き込む時にはこれを予め検出し、関連回路例えば、入出力センスアンプ１３０や書き込みドライバ２３０の動作を最小化することにより消費電力を省ける。
【００１７】
図２は本発明の一実施形態によるデ−タ出力経路に位置した回路を概略的に示した図面であって、メモリコア５０及びデ−タ出力回路１００が示される。
図２を参照すれば、前記メモリコア５０は、メモリアレイ６０、ビットラインセンスアンプ７０及びカラムスイッチ８０を備える。
前記メモリアレイ６０はワ−ドラインWLとビットラインBLとの交差点に位置した複数個のメモリセルMCを含む。前記ビットラインセンスアンプ７０は選択されたビットライン対BL,BLBのデ−タを感知増幅する。そして、前記カラムスイッチ８０はカラム選択信号CSLの活性により選択されたビットライン対BL,BLBを入出力ライン対IO,IOBに連結する。
【００１８】
一方、前記デ−タ出力回路１００は、入出力センスアンプ１３０と、入出力センスアンプ駆動部１５０、ラッチ部１７０及びデ−タ出力バッファ１９０とを備える。
前記入出力センスアンプ１３０は前記入出力ライン対IO,IOBへ伝送されたデ−タを感知増幅して出力FDOする。本実施形態によると、前記入出力センスアンプ１３０は前記入出力センスアンプ駆動部１５０を通じて発生される入出力センスアンプ駆動信号PIOSEQによりその動作が制御される。前記入出力センスアンプ１３０は図４を参照して後述する。
【００１９】
前記ラッチ部１７０は前記入出力センスアンプ１３０を通じて出力される読み出しデ−タFDOを一定時間中ラッチする。望ましくは、前記ラッチ部１７０はラッチ１７５とインバ−タ１８０とで構成される。前記ラッチ１７５は前記入出力センスアンプ１３０により増幅された読み出しデ−タFDOを反転ラッチする。このラッチ１７５の出力は、相補デ−タ出力ラインDOBと連結される。前記インバ−タ１８０は前記ラッチ１７５の出力信号を反転し、その出力はデ−タ出力ラインDOと連結される。
【００２０】
前記入出力センスアンプ駆動部１５０は、前記入出力ライン対IO,IOBと前記デ−タ及び相補デ−タ出力ラインDO,DOBに接続され、これらに載せた読み出しデ−タを入力する。そして、前記メモリ装置が読み出しモ−ドへ進入すれば、活性化する入出力センスアンプイネ−ブル信号PIOSEに応答し、前記入出力センスアンプ１３０を駆動する前記入出力センスアンプ駆動信号PIOSEQが発生する。
【００２１】
望ましい実施形態によると、前記入出力センスアンプ駆動部１５０は入出力ライン対IO,IOBへ伝送される現在の読み出しデ−タと、前記デ−タ及び相補デ−タ出力ラインDO,DOBに載せているデ−タ即ち、以前に読み出されて前記ラッチ部１７０によりラッチされたデ−タを比較する。そして、比較結果により前記入出力センスアンプ１３０を選択的に動作させる前記入出力センスアンプ駆動信号PIOSEQを発生する。
入出力センスアンプ駆動信号PIOSEQは例えば、比較された二つのデ−タが同一の場合前記入出力センスアンプ１３０をディスエ−ブルさせ、相違した場合イネ−ブルさせる信号である。
【００２２】
図３は図２に示された前記入出力センスアンプ駆動部１５０を具体的に示す回路図である。
図３を参照すれば、本発明の入出力センスアンプ駆動部１５０は、比較部１５２及び論理部１６０を備える。
前記比較部１５２は前記入出力ライン対IO,IOB及びデ−タ出力ライン対DO,DOBへ入力されるデ−タを比較して所定の制御信号PCSを発生する。制御信号PCSは望ましくは、前記入出力ラインIOとデ−タ出力ラインDOとの信号レベルが同一の場合ロ−レベルで、相違した場合にはハイレベルで発生される信号である。そして、前記比較部１５２は、第１乃至第３論理ゲ−ト１５４,１５６,１５８で具現されることが望ましい。
【００２３】
前記第１論理ゲ−ト１５４は前記相補入出力ラインIOBとデ−タ出力ラインDOから供給される信号を入力する２入力論理積(AND)ゲ−トで具現できる。前記第２論理ゲ−ト１５６は前記入出力ラインIOと相補デ−タ出力ラインDOBから供給される信号を入力する２入力論理積ゲ−トで具現できる。
前記第３論理ゲ−ト１５８は前記第１及び第２論理ゲ−ト１５４,１５６の出力信号を入力する２入力論理和(OR)ゲ−トで具現できる。
【００２４】
一方、前記論理部１６０は、前記入出力センスアンプイネ−ブル信号PIOSEと前記制御信号PCSを入力し、前記入出力センスアンプ駆動信号PIOSEQを発生する。望ましくは前記論理部１６０は、２入力論理積ゲ−トで具現される。
【００２５】
前記のように構成された入出力センスアンプ駆動部１５０は、メモリ装置がデ−タ読み出しモ−ドへ進入して前記入出力センスアンプイネ−ブル信号PIOSEがハイレベルで活性化しても、前記入出力ラインIOとデ−タ出力ラインDOとの信号レベルが同一の場合には、ロ−レベルの入出力センスアンプ駆動信号PIOSEQを発生する。一方、前記入出力ラインIOとデ−タ出力ラインDOとの信号レベルが相違した場合にのみ、ハイレベルの入出力センスアンプ駆動信号PIOSEQを発生する。
【００２６】
図４は図２に示された入出力センスアンプ１３０を具体的に示す回路図である。
図４を参照すれば、本実施形態の入出力センスアンプ１３０は電流ミラ−型差動増幅器で具現できる。入出力センスアンプ１３０は、前記入出力センスアンプ駆動信号PIOSEQの活性によりイネ−ブルされる。そして、入出力ライン対IO,IOBへ入力されるデ−タを差動増幅して出力FDOする。入出力センスアンプ１３０は望ましくは、第１及び第２PMOSトランジスタ１３２,１３４と、第１及び第２NMOSトランジスタ１３６,１３８及びスイッチング部１４０とを備える。
【００２７】
前記スイッチング部１４０は前記入出力センスアンプ駆動信号PIOSEQによりゲ−ティングされて入出力センスアンプ１３０の動作を制御する。即ち、前記入出力センスアンプ駆動信号PIOSEQがハイレベルなら、前記スイッチング部１４０は電流ソ−スとして作用する。従って、ノ−ドNは接地レベル側へ駆動され、入出力センスアンプ１３０がイネ−ブルされる。逆に、前記入出力センスアンプ駆動信号PIOSEQがロ−レベルなら、前記スイッチング部１４０はタ−ンオフされて電流の供給が遮断される。従って、前記ノ−ドNは浮遊(floating)され、入出力センスアンプ１３０はディスエ−ブルされる。
前記電流ミラ−型差動増幅器の構成及び作用効果は当業者に自明なので、本明細書でのこれに対する詳細な説明は省略する。
【００２８】
再び図２乃至図４を参照すれば、以前に読み出されたデ−タが現在の読み出しデ−タと同一の場合には前記入出力センスアンプ１３０がディスエ−ブルされ、相違した場合にはイネ−ブルされる。即ち、入出力センスアンプイネ−ブル信号PIOSEが活性化しても以前に読み出されたデ−タと現在の読み出そうとするデ−タとが同一の場合、前記入出力センスアンプ１３０はディスエ−ブルされる。即ち、入出力センスアンプ１３０の不要な動作がなくなるので、これによる電力消耗を省ける。
【００２９】
図５は本発明の一実施形態によるデ−タ入力経路に位置した回路を概略的に示す図面であって、メモリコア５０及びデ−タ入力回路２００が示される。図５において、図２と同一の参照符号は同一部分を示す。
図５を参照すれば、前記デ−タ入力回路２００は外部から前記デ−タ入力ライン対DI,DIBを通じて入力される書き込みデ−タDINを前記入出力ライン対IO,IOBへ伝送する。望ましくは、前記デ−タ入力回路２００は、書き込みドライバ２３０、書き込みドライバ駆動部２５０及びデ−タ入力バッファ２７０を備える。
【００３０】
前記書き込みドライバ２３０は前記デ−タ入力ライン対DI,DIBへ入力されたデ−タを入出力ライン対IO,IOBへ伝送し、本実施形態によると、書き込みドライバ駆動信号WDEQによりその動作が制御される。この書き込みドライバ２３０は、図７を参照して後述する。
【００３１】
前記書き込みドライバ駆動部２５０は、前記入出力ライン対IO,IOBと前記デ−タ入力ライン対DI,DIBに接続され、これらに載せた書き込みデ−タが入力される。そして、書き込みドライバ駆動部２５０は前記メモリ装置が書き込みモ−ドへ進入すれば、活性化する書き込みドライバイネ−ブル信号WDEに応答し、前記書き込みドライバ駆動信号WEDQを発生する。
望ましい実施形態によると、書き込みドライバ駆動部２５０は前記デ−タ入力ライン対DI,DIBへ伝送される現在の書き込みデ−タと、入出力ライン対IO,IOBのデ−タ即ち、以前の書き込みデ−タとを比較する。そして、比較結果により前記書き込みドライバ２３０を選択的に動作させる前記書き込みドライバ駆動信号WDEQを発生する。
書き込みドライバ駆動信号WDEQは例えば、比較された二つのデ−タが同一の場合前記書き込みドライバ２３０をディスエ−ブルさせ、相違した場合はイネ−ブルさせる信号である。
【００３２】
従って、本実施形態によると、以前に書き込まれたデ−タが現在の書き込みデ−タと同一の場合、前記書き込みドライバ駆動信号WDEQが非活性化して前記書き込みドライバ２３０がディスエ−ブルされる。一方、相違した場合前記書き込みドライバ駆動信号WDEQが活性化して前記書き込みドライバ２３０がイネ−ブルされる。このように、以前の書き込みデ−タが現在と異なる場合にのみ書き込みドライバ２３０が選択的に動作するので、書き込みドライバ２３０の不要な動作による電力消耗を省ける。
【００３３】
図６は図５に示された前記書き込みドライバ駆動部２５０を具体的に示す回路図である。本発明の書き込みドライバ駆動部２５０は、比較部２５２及び論理部２６０を備える。書き込みドライバ駆動部２５０は、前記論理部２６０の入力及び出力信号が書き込みドライバと関連した信号WDE,WDEQであり、前記論理部２６０の出力信号が比較部２５２へフィ−ドバック(feed−back)されることを除外しては、図３に示された前記入出力センスアンプ駆動部１５０と同一に構成される。
【００３４】
即ち、前記比較部２５２は、図２の入出力センスアンプ駆動部１５０と同じく、前記入出力ライン対IO,IOB及びデ−タ入力ライン対DI,DIBへ入力されるデ−タを比較して所定の制御信号PCS′を発生する。そして、この比較部２５２は、第１乃至第３論理ゲ−ト２５４,２５６,２５８で具現できる。
前記第１及び第２論理ゲ−ト２５４,２５６は前記入出力センスアンプ駆動部１５０と同じく、前記入出力ライン対IO,IOB及びデ−タ入力ライン対DI,DIBと接続される２入力論理積(AND)ゲ−トで具現できる。前記第３論理ゲ−ト２５８は前記第１及び第２論理ゲ−ト２５４,２５６の出力信号と前記論理部２６０の出力信号とを入力する３入力論理和(OR)ゲ−トで具現できる。
一方、前記論理部２６０は、前記書き込みドライバイネ−ブル信号WDEと前記制御信号PCS′を入力し、前記書き込みドライバ駆動信号WDEQを発生する。望ましく前記論理部２６０は、２入力論理積ゲ−トで具現される。
【００３５】
前記のように構成された書き込みドライバ駆動部２５０は、前記入出力ラインIOとデ−タ出力ラインDIとの信号レベルが同一の場合には、ロ−レベルの書き込みドライバ駆動信号WDEQを発生する。これにより、メモリ装置がデ−タ書き込みモ−ドへ進入して前記書き込みドライバイネ−ブル信号WDEがハイレベルで活性化しても、前記書き込みドライバ２５０はディスエ−ブルされる。一方、前記入出力ラインIOとデ−タ出力ラインDIとの信号レベルが相違した場合にのみ、ハイレベルの書き込みドライバ駆動信号WDEQが発生して書き込みドライバ２５０がイネ−ブルされる。
【００３６】
ここで、図６に示されたように、前記書き込みドライバ駆動信号WDEQは前記比較部２５２特に第３論理ゲ−ト２５８の一入力へフィ−ドバックされる。これは、前記書き込みドライバ２３０がイネ−ブルされた後、デ−タがメモリセルMCへ書き込まれる時間(write time)を十分に保障できるようにするためである。
すなわち、図５で、ハイレベルの書き込みドライバ駆動信号WDEQにより前記書き込みドライバ２３０がイネ−ブルされれば、前記デ−タ入力ライン対DI,DIBのデ−タは入出力ライン対IO,IOBへ伝送される。そして、これら二つのライン対のデ−タは相互同じくなる。その結果、書き込みドライバ駆動部２５０が動作して前記書き込みドライバ駆動信号WDEQはロ−レベルに非活性化し、前記書き込みドライバ２３０はディスエ−ブルされる。この際、デ−タがメモリセルMCにそこまでは書き込まれない状態で前記書き込みドライバ２３０がディスエ−ブルされて書き込み動作が中断されれば、誤ったデ−タが前記メモリセルMCに書き込まれるおそれがある。
【００３７】
しかし、図６に示されたように、書き込みドライバ駆動信号WDEQを第３論理ゲ−ト２５８の一入力へフィ−ドバックすれば、書き込み動作が行われる間即ち、書き込みドライバイネ−ブル信号WDEがハイレベルの間前記書き込みドライバ駆動信号WDEQは活性状態を維持する。
従って、入出力ライン対IO,IOBとデ−タ入力ライン対DI,DIBのデ−タとが相違して前記書き込みドライバ２３０がイネ−ブルされる場合に、書き込みドライバ駆動信号WDEQがフィ−ドバックされるので、デ−タがメモリセルMCへ書き込まれる書き込み時間が保障される。
【００３８】
図７は図５に示された書き込みドライバ２３０を具体的に示す回路図である。図７を参照すれば、書き込みドライバ２３０は、前記書き込みドライバ駆動信号WDEQの活性によりイネ−ブルされ、デ−タ入力バッファ２７０から入力される書き込みデ−タDINを入出力ライン対IO,IOBへ伝送する。この書き込みドライバ２３０は、望ましくはインバ−タ２３２、複数個の論理ゲ−ト２３４,２３６,２３８,２４０、プルアップトランジスタ２４２,２４６及びプルダウントランジスタ２４４,２４８を備える。
【００３９】
前記インバ−タ２３２は前記書き込みドライバ駆動信号WDEQを反転する。複数個例えば４個の論理ゲ−ト２３４,２３６,２３８,２４０の一入力は前記インバ−タの出力と、他入力は前記デ−タ入力ライン対DI,DIBと連結される。前記プルアップトランジスタ２４２,２４６は前記論理ゲ−ト２３４,２３８の出力信号に応じてゲ−ティングされて内部電源電圧Vintを前記入出力ラインIO又は相補入出力ラインIOBへ提供する。前記プルダウントランジスタ２４４,２４８は前記論理ゲ−ト２３６,２４０の出力信号に応じてゲ−ティングされて接地電圧Vssを前記入出力ラインIO又は相補入出力ラインIOBへ提供する。
【００４０】
このような書き込みドライバ２３０は、前記書き込みドライバ駆動信号WDEQが非活性化すれば、ディスエ−ブルされる。
この書き込みドライバ２３０の構成及び作用効果は当業者に自明なので、本明細書ではこれに対する詳細な説明は省略する。
【００４１】
以上、実施の形態を参照して本発明を説明した。しかし、実施の形態は一例にすぎず、本技術分野の通常の知識を持つ者なら、これより多様な変形及び均等な他の実施の形態が可能である。従って、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決められなければならない。
【００４２】
【発明の効果】
以上詳細に説明したように本発明によると、以前に読み出されるか、或いは書き込まれたデ−タが現在の読み出し又は書き込みデ−タと同一の場合、これと関連した回路、例えば入出力センスアンプ又は書き込みドライバがディスエ−ブルされ、相違した場合にはイネ−ブルされる。このように、以前の読み出し又は書き込みデ−タが現在と異なる場合にのみ入出力センスアンプや書き込みドライバが選択的に動作するので、これらの不要な動作による電力消耗が減る。
【図面の簡単な説明】
【図１】本発明の一実施形態によるメモリ装置の概略的なブロック図である。
【図２】本発明の一実施形態によるデ−タ出力経路に位置した回路を概略的に示す回路図である。
【図３】図２に示された前記入出力センスアンプ駆動部を具体的に示す回路図である。
【図４】図２に示された入出力センスアンプを具体的に示す回路図である。
【図５】本発明の一実施形態によるデ−タ入力経路に位置した回路を概略的に示す回路図である。
【図６】図５に示された前記書き込みドライバ駆動部を具体的に示す回路図である。
【図７】図５に示された書き込みドライバを具体的に示す回路図である。
【符号の説明】
５０  メモリコア
１００  デ−タ出力回路
１３０  入出力センスアンプ
１５０  入出力センスアンプ駆動部
１９０  デ−タ出力バッファ
２００  デ−タ入力回路
２３０  書き込みドライバ
２５０  書き込みドライバ駆動部
２７０  デ−タ入力バッファ
DI,DIB  デ−タ入力ライン対
DO  デ−タ出力ライン
DOUT  出力デ−タ
IO,IOB  入出力ライン対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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