(57)【特許請求の範囲】
【請求項１】
単線双方向信号線に接続され、かつソフトウェア処理のためのコントローラに接続されて使用される双方向通信装置であって、
駆動クロックをもとに前記単線双方向信号線からの入力信号を同期化入力信号に同期化する入力同期化回路と、
前記コントローラからの送信要求をもとに送信要求トリガパルス信号を生成するトリガパルス生成回路と、
当該双方向通信装置の動作状態を決定してステート信号を供給するステート決定回路と、
前記送信要求トリガパルス信号を受けて送信状態を表すように変化した前記ステート信号をもとに、前記コントローラからの送信データ設定を受けて送信波形生成を制御するように送信データ出力エッジ生成パルス信号を供給する送信制御回路と、
前記送信データ出力エッジ生成パルス信号に従い、前記単線双方向信号線への出力信号の波形を生成するデータ出力回路と、
送信時に前記単線双方向信号線における信号の調停監視を行う調停監視回路と、
前記同期化入力信号をもとに受信開始を認識したときにスタート検出信号を供給する受信スタート検出回路と、
前記スタート検出信号を受けて受信状態を表すように変化した前記ステート信号に応答して、受信サンプリングパルス信号を供給するとともに、前記同期化入力信号の受信波形におけるタイミングをチェックする波形タイミング判定回路と、
前記受信サンプリングパルス信号に応じて前記同期化入力信号におけるデータサンプリングを制御し、かつ受信アドレスのデコードを司る受信制御回路と、
受信時に前記同期化入力信号にタイミング違反が生じた場合に前記単線双方向信号線へ強制的にＬＯＷレベルを送信するための制御を行う強制ＬＯＷ送信制御回路と、
前記各回路から前記コントローラへのソフトウェア処理のトリガとして使用するための割込生成エッジ信号を受けて前記コントローラへの割込信号を生成する割込信号発生回路とを備え、
前記コントローラは、観測データとして前記受信制御回路から受信データと前記受信アドレスのデコード結果とを受け取り、かつ前記割込信号発生回路からの割込信号を受け取り、前記トリガパルス生成回路への送信要求と前記送信制御回路への送信データ設定とを出力するように構成された双方向通信装置。
【請求項２】
請求項１記載の双方向通信装置において、
前記単線双方向信号線上の双方向信号と前記入力信号及び前記出力信号との間の変換をそれぞれ司るオープンドレイン端子を更に備えた双方向通信装置。
【請求項３】
請求項１記載の双方向通信装置において、
前記ステート決定回路は、当該双方向通信装置の動作状態がアイドル状態、送信開始待ち状態、送信状態、受信状態及び強制ＬＯＷ送信状態のうちのいずれであるかを決定する双方向通信装置。
【請求項４】
請求項１記載の双方向通信装置において、
前記トリガパルス生成回路は、前記コントローラからの強制ＬＯＷ送信開始及び終了要求をもとに強制ＬＯＷ送信開始及び終了要求トリガ信号を生成し、
前記ステート決定回路は、前記強制ＬＯＷ送信開始及び終了要求トリガ信号をもとに当該双方向通信装置の動作状態を決定し、
前記送信制御回路の送信継続及び終了設定と、前記受信制御回路の受信時ＡＣＫ出力設定とをそれぞれ前記コントローラにより制御する双方向通信装置。
【請求項５】
請求項１記載の双方向通信装置において、
前記駆動クロックが２つの双方向通信プロトコルの各々に対して異なる周波数を持つように、基準クロックから前記駆動クロックを生成する駆動クロック生成回路と、
前記２つの双方向通信プロトコルのうち通信フォーマットにおいて追加シーケンスが存在する方の双方向通信プロトコルに対し、当該追加シーケンスの受信処理を行う追加シーケンス検出回路とを更に備え、
前記受信スタート検出回路は、受信開始の認識処理において、前記２つの双方向通信プロトコルのうちどちらか一方の処理を選択し、
前記波形タイミング判定回路は、前記２つの双方向通信プロトコルに対応した受信波形におけるタイミングをチェックする双方向通信装置。
【請求項６】
請求項１記載の双方向通信装置において、
前記ステート決定回路は強制ＬＯＷ送信終了時間を、前記送信制御回路は送信波形タイミングを、前記受信スタート検出回路は受信開始判定のタイミング条件を、前記波形タイミング判定回路は受信波形におけるタイミングのチェック条件を、前記受信制御回路はＡＣＫ送信タイミングをそれぞれ前記コントローラにより設定される双方向通信装置。
【請求項７】
請求項１記載の双方向通信装置において、
調停期間を示す信号をもとに、前記単線双方向信号線上の双方向信号の立上り及び立下りから前記コントローラにより設定された期間の間は調停を停止するように調整した調整後調停期間ゲートパルス信号を生成する調停期間調整回路を更に備え、
前記調停監視回路は、前記調整後調停期間ゲートパルス信号に基づいて、前記駆動クロックのパルス毎に調停監視を行う双方向通信装置。
【請求項８】
請求項１記載の双方向通信装置において、
前記データ出力回路から前記単線双方向信号線への出力信号の波形なまりを表す波形なまり値検出信号を生成する波形なまり検出回路と、
前記波形なまり値検出信号と前記コントローラからの波形タイミング設定信号とをもとに演算処理を行って調整後送信波形タイミング設定信号を生成する送信タイミング設定値調整回路とを更に備えた双方向通信装置。
【請求項９】
請求項１記載の双方向通信装置と、前記コントローラとを備えた双方向通信システムであって、
前記コントローラは、低消費電力を実現する停止モードを有し、かつ前記双方向通信装置からの割込信号により前記停止モードから動作モードへ遷移する機能を有する双方向通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単線で行う双方向通信を実現する装置及びシステムに関するものである。
【背景技術】
【０００２】
あるデジタル通信技術によれば、コンピュータシステムにてビデオデータ信号を制御信号とともに１本のシリアル信号線で伝送することができる（特許文献１参照）。
【０００３】
現在では、マルチメディアデータの双方向通信を単線で実現するプロトコルが知られている。例えば、デジタルインターフェイス規格ＨＤＭＩ（High-Definition Multimedia Interface）中のオプション規格として位置付けられるＣＥＣ（Consumer Electronics Control）の通信プロトコルや、欧州市場にてＶＣＲをＴＶから制御（ＳＣＡＲＴ端子間での接続）するＡＶ．Ｌｉｎｋ（又は、Ｑ−Ｌｉｎｋなど、以下ＡＶ．Ｌｉｎｋと総称する）と呼ばれる通信プロトコルが挙げられる。
【０００４】
従来、例えばＡＶ．Ｌｉｎｋ通信プロトコルでの双方向通信を実現する場合、一般的にＬＳＩ内部に搭載される周辺機能であるタイマ機能、外部割込機能、ポート機能を用い、これら機能をＣＰＵによるソフトウェア処理にて制御して通信を実現している。
【０００５】
送信を実現する場合は、タイマ機能にて規格で決められた時間をカウントさせ、そのタイマ割込に従って、ポート出力機能を用い、“Ｈｉｇｈ”及び“Ｌｏｗ”をポート出力する。また受信を実現する場合は、外部割込機能にて入力されるＡＶ．Ｌｉｎｋ信号のエッジにて外部割込を発生させ、その外部割込に従って、タイマ機能を用いて規格で決められた波形であるかのチェック及び受信データのサンプリングを行う。また、ＡＶ．Ｌｉｎｋ通信は双方向の通信であるため、ＬＳＩにおいて送信用のポート出力端子と受信用の外部割込入力端子との２つの端子よりＬＳＩ外部にて双方向通信にするための回路が別途必要となる。また、送信時の調停監視においては、ＬＳＩにおける送信用のポート出力端子と受信用の外部割込入力端子とをタイマ機能の割込を使用してある周期にてモニタし、両端子の状態が異なった場合は、送信から受信に切替える。
【特許文献１】米国特許第６１５１３３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術では、一般的にＬＳＩ内部に搭載される周辺機能であるタイマ機能、外部割込機能、ポート機能をＣＰＵによるソフトウェア処理で制御することにより、ＡＶ．Ｌｉｎｋ通信プロトコルでの双方向通信を実現しているため、送信時の波形生成や受信時のデータサンプリングなどの処理はもとより、送受信データのデコード処理など、ＡＶ．Ｌｉｎｋ通信を実現する殆どの処理をソフトウェアで実現しなければならない。そのため、ＣＰＵの処理負担が多くなり、ＣＰＵパフォーマンス低下の原因となってしまう。
【０００７】
本発明の目的は、ソフトウェア処理のためのコントローラに接続されて使用される単線双方向通信装置において、また当該単線双方向通信装置及びコントローラを含むシステムにおいて、コントローラの処理負担を軽減することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、全てをソフトウェア処理にて実現するのではなく、ソフトウェア処理は送信要求、送信データ設定、受信データのデコード（コマンドの解釈及び実行）処理のみとし、送信時の波形生成、受信時のデータサンプリング、受信アドレスのデコードなどの通信処理については全てハードウェア処理とする。
【０００９】
具体的に説明すると、本発明に係る双方向通信装置は、駆動クロックをもとに単線双方向信号線からの入力信号を同期化入力信号に同期化する入力同期化回路と、コントローラからの送信要求をもとに送信要求トリガパルス信号を生成するトリガパルス生成回路と、当該双方向通信装置の動作状態を決定してステート信号を供給するステート決定回路と、送信要求トリガパルス信号を受けて送信状態を表すように変化したステート信号をもとにコントローラからの送信データ設定を受けて送信波形生成を制御するように送信データ出力エッジ生成パルス信号を供給する送信制御回路と、送信データ出力エッジ生成パルス信号に従い単線双方向信号線への出力信号の波形を生成するデータ出力回路と、送信時に単線双方向信号線における信号の調停監視を行う調停監視回路と、同期化入力信号をもとに受信開始を認識したときにスタート検出信号を供給する受信スタート検出回路と、スタート検出信号を受けて受信状態を表すように変化したステート信号に応答して受信サンプリングパルス信号を供給するとともに同期化入力信号の受信波形におけるタイミングをチェックする波形タイミング判定回路と、受信サンプリングパルス信号に応じて同期化入力信号におけるデータサンプリングを制御しかつ受信アドレスのデコードを司る受信制御回路と、受信時に同期化入力信号にタイミング違反が生じた場合に単線双方向信号線へ強制的にＬＯＷレベルを送信するための制御を行う強制ＬＯＷ送信制御回路と、各回路からコントローラへのソフトウェア処理のトリガとして使用するための割込生成エッジ信号を受けてコントローラへの割込信号を生成する割込信号発生回路とを備え、コントローラは観測データとして受信制御回路から受信データと受信アドレスのデコード結果とを受け取りかつ割込信号発生回路からの割込信号を受け取りトリガパルス生成回路への送信要求と送信制御回路への送信データ設定とを出力するように構成したものである。
【発明の効果】
【００１０】
本発明に係る双方向通信装置によれば、従来のソフトウェア処理での双方向通信の実現に比べ、コントローラ（ＣＰＵ）のパフォーマンス低下を大幅に軽減することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態を示す前に、まずＣＥＣ通信及びＡＶ．Ｌｉｎｋ通信のフォーマット及び波形タイミングについて、図１Ａ〜図１Ｄを用いて説明する。
【００１２】
まず、ＣＥＣ通信について説明する。ＣＥＣ通信フォーマットは、図１Ａに示すように、まずスタートビットと呼ばれる波形が送信され、次にヘッダーブロックと呼ばれる９ビットのデータが送信され、その後、受信側からのＡＣＫ（アクノリッジ）と呼ばれるデータが送信される。ここでヘッダーブロックのＡＣＫを除くフォーマットは、まずはじめに送信側のアドレスである４ビットのイニシエータ（initiator）アドレス、次に受信側のアドレスである４ビットのデスティネーション（destination）アドレス、最後に次のブロック送信が継続するか終了するかの情報を示す１ビットのＥＯＭ（End Of Message）データで構成される。ヘッダーブロックの送信後、ＥＯＭデータが終了を示すまでデータブロックが転送される。このデータブロックについても同様に９ビットのデータが送信され、その後、送信側からのＡＣＫと呼ばれるデータが送信される。ここでデータブロックのＡＣＫを除くフォーマットは、８ビットのデータとＥＯＭデータで構成される。また、前記デスティネーションアドレスにおいては、特定の通信相手への送信の場合は、受信相手のアドレスを送信し（以後ダイレクトアドレス送信と呼ぶ）、全ての通信相手への送信の場合は、予め決められたアドレスを送信（以後ブロードキャスト送信と呼ぶ）する。これら２つの送信においては、受信側のＡＣＫ送信の意味合いが変わる。まず、ダイレクトアドレス送信については、受信側が正常に送信データを受信した場合は、ＡＣＫは“０”を送信し、そうでなければ、ＡＣＫは“１”を送信する。次に、ブロードキャスト送信については、受信側が正常に送信データを受信した場合は、ＡＣＫは“１”を送信し、そうでなければ、ＡＣＫは“０”を送信する。
【００１３】
次に前記スタートビットの波形タイミングについては、図１Ｂに示すような、波形タイミングが規格により決められており、まずＴ１のタイミングにてＣＥＣ信号を“Ｈｉｇｈ”から“Ｌｏｗ”へ変化させる。次にＴ３のタイミングにてＣＥＣ信号を“Ｌｏｗ”から“Ｈｉｇｈ”へ変化させる。ここでＴ３のタイミングは、規格で決められた基準となるタイミングを示し、規格において、Ｔ２のタイミングがＣＥＣ信号の立上りのＭＩＮ値を、Ｔ４のタイミングがＣＥＣ信号の立上りのＭＡＸ値を示しており、前記Ｔ２から前記Ｔ４の範囲内にＣＥＣ信号の立上りが存在しなければならないことが決められている。更にＴ６のタイミングにてＣＥＣ信号を“Ｈｉｇｈ”から“Ｌｏｗ”へ変化させる。ここでＴ６のタイミングは、規格で決められた基準となるタイミングを示し、規格において、Ｔ５のタイミングがＣＥＣ信号の立下りのＭＩＮ値を、Ｔ７のタイミングがＣＥＣ信号の立下りのＭＡＸ値を示しており、前記Ｔ５から前記Ｔ７の範囲内にＣＥＣ信号の立下りが存在しなければならないことが決められている。
【００１４】
次に、前記データビットの波形タイミングについては、図１Ｃに示すような、波形タイミングが規格により決められている。データビットの波形タイミングは、１ビットのデータを示している。ここで、上側は“０”出力時の波形タイミングを示しており、下側は“１”出力時の波形タイミングを示している。
【００１５】
はじめに“０”出力時の波形タイミングについて説明する。まずＴ８のタイミングにてＣＥＣ信号を“Ｈｉｇｈ”から“Ｌｏｗ”へ変化させる。次にＴ１４のタイミングにてＣＥＣ信号を“Ｌｏｗ”から“Ｈｉｇｈ”へ変化させる。ここでＴ１４のタイミングは、規格で決められた基準となるタイミングを示し、規格において、Ｔ１３のタイミングがＣＥＣ信号の立上りのＭＩＮ値を、Ｔ１５のタイミングがＣＥＣ信号の立上りのＭＡＸ値を示しており、前記Ｔ１３から前記Ｔ１５の範囲内にＣＥＣ信号の立上りが存在しなければならないことが決められている。更にＴ１７のタイミングにてＣＥＣ信号を“Ｈｉｇｈ”から“Ｌｏｗ”へ変化させる。ここでＴ１７のタイミングは、規格で決められた基準となるタイミングを示し、規格において、Ｔ１６のタイミングがＣＥＣ信号の立下りのＭＩＮ値を、Ｔ１８のタイミングがＣＥＣ信号の立下りのＭＡＸ値を示しており、前記Ｔ１６から前記Ｔ１８の範囲内にＣＥＣ信号の立下りが存在しなければならないことが決められている。また上記に示すような“０”出力時のＣＥＣ波形において、受信側はＴ１２のタイミングにてデータ“０”をサンプリングする。
【００１６】
次に“１”出力時の波形タイミングについて説明する。まずＴ８のタイミングにてＣＥＣ信号を“Ｈｉｇｈ”から“Ｌｏｗ”へ変化させる。次にＴ１０のタイミングにてＣＥＣ信号を“Ｌｏｗ”から“Ｈｉｇｈ”へ変化させる。ここでＴ１０のタイミングは、規格で決められた基準となるタイミングを示し、規格において、Ｔ９のタイミングがＣＥＣ信号の立上りのＭＩＮ値を、Ｔ１１のタイミングがＣＥＣ信号の立上りのＭＡＸ値を示しており、前記Ｔ９から前記Ｔ１１の範囲内にＣＥＣ信号の立上りが存在しなければならないことが決められている。更にＴ１７のタイミングにてＣＥＣ信号を“Ｈｉｇｈ”から“Ｌｏｗ”へ変化させる。ここでＴ１７のタイミングは、規格で決められた基準となるタイミングを示し、規格において、Ｔ１６のタイミングがＣＥＣ信号の立下りのＭＩＮ値を、Ｔ１８のタイミングがＣＥＣ信号の立下りのＭＡＸ値を示しており、前記Ｔ１６から前記Ｔ１８の範囲内にＣＥＣ信号の立下りが存在しなければならないことが決められている。また上記に示すような“１”出力時のＣＥＣ波形において、受信側はＴ１２のタイミングにてデータ“１”をサンプリングする。
【００１７】
上記に示すようなデータビットの波形タイミングを満足しない場合は、データタイミング違反とみなし、更にＣＥＣ波形の立下りの規格範囲である前記Ｔ１６からＴ１８において、ＣＥＣ信号の立下りＭＩＮ値である前記Ｔ１６より短い方向にてタイミング違反が発生した場合は、受信側から送信側へ特殊な送信が行われる条件となる。ここで特殊な送信とは、受信側が規格で決められた期間だけ強制的に“Ｌｏｗ”を送信することである（以下強制ＬＯＷ送信と呼ぶ）。前記強制ＬＯＷ送信を送信側が認識した場合は、現在の送信を終了し、最初から再度送信をしなければならない。
【００１８】
次に、ＡＶ．Ｌｉｎｋ通信フォーマットについて説明する。ＡＶ．Ｌｉｎｋ通信フォーマットは、図１Ｄに示すように、まずスタートシーケンスと呼ばれるシーケンスが送信される。このスタートシーケンスは、前記ＣＥＣ通信フォーマット同様のスタートビットがまず送信され、この次に３ビットの固定データ“１１０”が送信される。この次にアプリケーション識別データと呼ばれる３ビットのデータが送信される。その後は、前記ＣＥＣ通信フォーマットと同様にヘッダーブロック、データブロックと続いてデータブロック内のＥＯＭデータが終了を示すまで送信される。また前記ＣＥＣ通信でのダイレクトアドレス送信、ブロードキャスト送信におけるＡＣＫの振る舞い方も同様となる。なお、アプリケーション識別データのビット数は任意である。
【００１９】
次に、ＡＶ．Ｌｉｎｋ通信におけるスタートビット及びデータビットの波形タイミングについては、前記ＣＥＣ通信の前記各種タイミングの実時間が２倍となる以外は同様である。ただし、ＣＥＣ通信の強制ＬＯＷ送信については、ＡＶ．Ｌｉｎｋ通信には存在しない。
【００２０】
《実施の形態１》
図２は、本発明の実施の形態１に係る単線双方向通信装置の構成を示すブロック図であり、具体的な通信としてＣＥＣ通信を想定している。
【００２１】
ＮチャネルＭＯＳトランジスタ・オープンドレイン端子（ＴＲ）１１３は、通信を行う相手側と接続されるＣＥＣ信号Ｓ１１３ａが入出力され、ＣＥＣ信号Ｓ１１３ａは、プルアップ抵抗が設けられた単線の信号線となっている。更にＮチャネルＭＯＳトランジスタ・オープンドレイン端子１１３は、ＣＥＣ信号Ｓ１１３ａのＨｉｇｈ及びＬｏｗの状態をＣＥＣ入力信号Ｓ１１３ｂとして出力し、後述する入力同期化回路（ＳＹＮＣ）１０２へ入力され、また後述するデータ出力回路（ＯＵＴ）１１１から出力されるＣＥＣ出力信号Ｓ１１１が入力される。ここで、ＣＥＣ出力信号Ｓ１１１がＬｏｗの場合は、入出力端子からＣＥＣ信号Ｓ１１３ａへ“Ｌｏｗ”を出力し、Ｈｉｇｈの場合は、入出力端子からはＨｉｇｈＺ（ハイインピーダンス）が出力され、プルアップ抵抗により、ＣＥＣ信号Ｓ１１３ａの状態は“Ｈｉｇｈ”となるようになっている。
【００２２】
駆動クロック生成回路（ＣＬＫ）１０１は、基準クロックＳ１０１ａが入力され、この基準クロックＳ１０１ａをもとに駆動クロックＳ１０１ｂを生成し、ＣＥＣ通信回路１００内の各回路へ供給される。
【００２３】
入力同期化回路（ＳＹＮＣ）１０２は、ＣＥＣ入力信号Ｓ１１３ｂが入力され、駆動クロックＳ１０１ｂをもとに同期化を行い、同期化ＣＥＣ入力信号Ｓ１０２を出力する。
【００２４】
トリガパルス生成回路（ＴＲＩＧ）１０３は、コントローラ（ＣＯＮＴ）１１４からの制御データＳ１１４ａの１つである送信要求信号Ｓ１０３ａをもとに送信要求トリガパルス信号Ｓ１０３ｂを生成し出力する。
【００２５】
調停監視回路（ＡＲＢ）１０４は、ＣＥＣ出力信号Ｓ１１１及び同期化ＣＥＣ入力信号Ｓ１０２が入力され、これら２つの信号のタイミングを調整し、同一タイミングにした後、これら２つの信号の比較を行う。この比較を行う期間としては、入力される調停期間ゲートパルス信号Ｓ１０９ｃにより決定され、更に送信データ出力エッジ生成パルス信号Ｓ１０９ａ及び受信サンプリングパルス信号Ｓ１０７ｄを使用し前記比較した結果を反映するサンプリングポイントとして使用する。このサンプリングポイントにて前記２つの信号の比較結果が等しくない場合にバスロストとして認識し、バスロスト検出信号Ｓ１０４を出力する。
【００２６】
ステート決定回路（ＳＴ）１０５は、ＣＥＣ通信回路１００の動作状態を決定する回路であり、前記及び後述する各回路からの入力をもとに、動作状態を決定し、ステート信号Ｓ１０５を出力する。このステート決定回路１０５については、図３を用いて後ほど説明する。
【００２７】
受信スタート検出回路（ＲＳＤ）１０６は、同期化ＣＥＣ入力信号Ｓ１０２及びステート信号Ｓ１０５が入力され、ステート信号Ｓ１０５の状態に応じて、同期化ＣＥＣ入力信号Ｓ１０２のエッジを用い、内部カウンタのリセット及びデータロードを行い、そのロード値が規格で決められたスタートビットのタイミング条件を満足するか判定を行い、満足すればスタート検出信号Ｓ１０６を出力する。
【００２８】
波形タイミング判定回路（ＴＭＧ）１０７は、同期化ＣＥＣ入力信号Ｓ１０２及びステート信号Ｓ１０５が入力され、ステート信号Ｓ１０５の状態に応じて、同期化ＣＥＣ入力信号Ｓ１０２のエッジを用い、内部カウンタのリセット及びデータロードを行い、そのロード値が規格で決められたタイミング条件を満足する波形データであるかの判定を行い、波形タイミング判定信号Ｓ１０７ａを出力する。更に同期化ＣＥＣ入力信号Ｓ１０２において、送信又は受信状態時に、強制ＬＯＷ送信を認識した場合に他者強制ＬＯＷ送信条件検出信号Ｓ１０７ｆを出力する。また同期化ＣＥＣ入力信号Ｓ１０２において、受信状態時に、前記送信側の異常な波形送信を認識した場合に強制ＬＯＷ送信条件検出信号Ｓ１０７ｇを出力する。また受信状態にて予め決定した期間において、次のデータを受信しなかった場合に、正常及び異常受信に関わらず受信終了とみなし、受信データ待ち時間終了信号Ｓ１０７ｅを出力する。また同期化ＣＥＣ入力信号Ｓ１０２をもとに内部カウンタを用い受信バイトカウント信号Ｓ１０７ｂ及び受信ビットカウント信号Ｓ１０７ｃ、更には受信データをサンプリングするタイミングにて生成される受信サンプリングパルス信号Ｓ１０７ｄを出力する。
【００２９】
強制ＬＯＷ送信制御回路（ＬＯＷ）１０８は、入力される強制ＬＯＷ送信条件検出信号Ｓ１０７ｇ及びアドレスデコード信号Ｓ１１０ａをもとに強制ＬＯＷ送信開始パルス信号Ｓ１０８を出力する。
【００３０】
送信制御回路（ＴＣ）１０９は、送信時の動作の制御を行い、入力されるステート信号Ｓ１０５の状態に従って、コントローラ１１４からの制御データＳ１１４ａの１つである送信データ設定信号Ｓ１０９ｄにて設定されるデータをもとに規格で決められたシーケンス及び波形を形成するように、送信データ出力エッジ生成パルス信号Ｓ１０９ａを出力する。更に受信側からのＡＣＫについても、同期化ＣＥＣ入力信号Ｓ１０２及び受信サンプリングパルス信号Ｓ１０７ｄを用いてＡＣＫデータの受信を行い、送信データ設定信号Ｓ１０９ｄで設定される送信アドレスデータより、ダイレクトアドレス送信又はブロードキャスト送信のどちらの送信かを判断し、それに従って受信ＡＣＫデータの判定を行う。また送信データ設定信号Ｓ１０９ｄで設定される送信ＥＯＭデータより、送信の継続又は終了の判定を行う。これら２つの判定結果により、送信を終了する場合において、送信終了パルス信号Ｓ１０９ｂを出力する。またＣＥＣ通信は、双方向通信であり、複数の送信者が一度に送信をしてしまう場合が存在し、送信時においては、規格で決められた期間の間、バス調停をしなければならず、その調停期間を示す調停期間ゲートパルス信号Ｓ１０９ｃを出力する。
【００３１】
受信制御回路（ＲＣ）１１０は、受信時の動作の制御を行い、入力されるステート信号Ｓ１０５の状態に従って、同期化ＣＥＣ入力信号Ｓ１０２、受信バイトカウント信号Ｓ１０７ｂ、受信ビットカウント信号Ｓ１０７ｃ及び受信サンプリングパルス信号Ｓ１０７ｄにより、データをサンプリングし、規格で決められたシーケンスにて、受信アドレスデータＳ１１０ｃ、受信データＳ１１０ｄ、受信ＥＯＭデータＳ１１０ｅを出力し、コントローラ１１４へ入力される観測データＳ１１４ｂの一部となる。また、受信アドレスデータＳ１１０ｃにて、予め設定される自身のアドレス、又はＣＥＣ信号Ｓ１１３ａに接続される全てのＣＥＣ通信回路を示すアドレスのいずれかであるかをデコードし、アドレスデコード信号Ｓ１１０ａを出力する。更にＡＣＫ送信において、受信アドレスデータＳ１１０ｃと、入力される波形タイミング判定信号Ｓ１０７ａとに従って、ＡＣＫ出力エッジ生成パルス信号Ｓ１１０ｂを出力する。
【００３２】
データ出力回路（ＯＵＴ）１１１は、入力されるステート信号Ｓ１０５の状態に従って、送信時のアドレスデータ、データ及びＥＯＭデータ送信においては、入力される送信データ出力エッジ生成パルス信号Ｓ１０９ａ及びステート信号Ｓ１０５の状態変化のエッジに従ってＣＥＣ出力信号Ｓ１１１を出力し、受信時のＡＣＫ送信においては、入力されるＡＣＫ出力エッジ生成パルス信号Ｓ１１０ｂ及びステート信号Ｓ１０５の状態変化のエッジに従ってＣＥＣ出力信号Ｓ１１１を出力し、強制ＬＯＷ送信においては、入力される強制ＬＯＷ送信開始パルス信号Ｓ１０８及びステート信号Ｓ１０５の状態変化のエッジに従ってＣＥＣ出力信号Ｓ１１１を出力する。
【００３３】
割込信号発生回路（ＩＮＴ）１１２は、ＣＥＣ通信回路１００内の各回路にて生成される図示しないソフト処理のトリガとして使用するためのパルス信号を割込生成エッジ信号Ｓ１１２ａとして入力され、各回路からの割込生成エッジ信号Ｓ１１２ａを識別する割込識別データＳ１１２ｃを生成し、出力する。この割込識別データＳ１１２ｃは観測データＳ１１４ｂの１つとしてコントローラ１１４へ入力される。また各回路からの割込生成エッジ信号Ｓ１１２ａよりコントローラ１１４へのソフト処理のトリガとして使用するための割込信号Ｓ１１２ｂを生成し、出力する。
【００３４】
コントローラ（ＣＯＮＴ）１１４は、制御データＳ１１４ａを出力し、観測データＳ１１４ｂが入力される。ここで制御データＳ１１４ａは、ＣＥＣ通信回路１００内の回路をソフト処理にて制御又は設定するためのデータであり、観測データＳ１１４ｂは、ＣＥＣ通信回路１００内の回路にて生成されるデータをソフト処理にて観測するためのデータである。
【００３５】
次にステート決定回路１０５での状態遷移について、図３の状態遷移図を用いて説明する。
【００３６】
ＣＥＣ通信回路１００では、「ＩＤＬＥ（アイドル）」状態Ｃ２００、「送信開始待ち」状態Ｃ２０１、「送信」状態Ｃ２０２、「受信」状態Ｃ２０３、「強制ＬＯＷ送信」状態Ｃ２０４の５つの動作状態が存在する。また、この動作状態を示すステート信号Ｓ１０５は、コントローラ１１４への観測データＳ１１４ｂの１つとして入力され、ソフトウェアにて観測することができる。
【００３７】
「ＩＤＬＥ」状態Ｃ２００は、ＣＥＣ通信回路１００が何もしていない状態を表す。この「ＩＤＬＥ」状態Ｃ２００時に、送信要求トリガパルス信号Ｓ１０３ｂが発生した場合、送信開始待ち開始信号Ｓ１０３ｂ’がステート決定回路１０５の内部で発生し、回路状態は、「送信開始待ち」状態Ｃ２０１へと遷移する。ここで、送信要求トリガパルス信号Ｓ１０３ｂが「ＩＤＬＥ」状態Ｃ２００以外の状態で発生した場合においては、送信開始待ち開始信号Ｓ１０３ｂ’は発生せず、回路状態の遷移は行われない。
【００３８】
「送信開始待ち」状態Ｃ２０１は、送信開始する前に所定時間の間、ＣＥＣ信号Ｓ１１３ａにおいて、何らの通信も行われないことを確認している状態を表す。この「送信開始待ち」状態Ｃ２０１では、内部に設けられたカウンタにより予め決められた時間をカウントし、予め決められた時間が経過するまでにＣＥＣ信号Ｓ１１３ａに変化が生じた場合は、同期化ＣＥＣ入力信号Ｓ１０２にてステート決定回路１０５の内部で生成されるＣＥＣ入力立下りエッジ信号により、回路状態は、「ＩＤＬＥ」状態Ｃ２００へと遷移し、ＣＥＣ信号Ｓ１１３ａに変化が生じなかった場合は、ステート信号Ｓ１０５により「送信」状態へと回路状態が遷移する。
【００３９】
「送信」状態Ｃ２０２は、ＣＥＣ通信回路１００が送信を行っている状態を表す。この「送信」状態Ｃ２０２では、ＣＥＣ通信フォーマットにおいて、ヘッダーブロック中のイニシエータアドレスが送信されるまでの間、ＣＥＣ信号Ｓ１１３ａのバス調停を行っており、その間においてバスロスト検出信号Ｓ１０４が発生すると、回路状態は、「受信状態」Ｃ２０３へと遷移する。また送信終了パルス信号Ｓ１０９ｂ及び他者強制ＬＯＷ送信条件検出信号Ｓ１０７ｆが発生すると、回路状態は、「ＩＤＬＥ」状態Ｃ２００へと遷移する。
【００４０】
「受信」状態Ｃ２０３は、ＣＥＣ通信回路１００が受信を行っている状態を表す。この「受信」状態Ｃ２０３では、強制ＬＯＷ送信開始パルス信号Ｓ１０８が発生すると、回路状態は、「強制ＬＯＷ送信」状態Ｃ２０４へと遷移し、受信データ待ち時間終了信号Ｓ１０７ｅ、又は他者強制ＬＯＷ送信条件検出信号Ｓ１０７ｆが発生すると、回路状態は、「ＩＤＬＥ」状態Ｃ２００へと遷移する。「ＩＤＬＥ」状態Ｃ２００にてスタート検出信号Ｓ１０６が発生すると、回路状態は「受信」状態Ｃ２０３へと遷移する。
【００４１】
「強制ＬＯＷ送信」状態Ｃ２０４は、ＣＥＣ通信回路１００が強制的にＬＯＷを送信している状態を表す。この状態は、「受信」状態Ｃ２０３からのみ状態遷移される。この「強制ＬＯＷ送信」状態Ｃ２０４では、内部に設けられたカウンタにより予め決められた時間の間、ＣＥＣ信号Ｓ１１３ａへ“ＬＯＷ”を出力し、予め決められた時間が経過した後に、ＣＥＣ信号Ｓ１１３ａへの“ＬＯＷ”出力を終了すると共に、内部状態はステート信号Ｓ１０５により「ＩＤＬＥ」状態へと遷移する。
【００４２】
次に、上記に示すように構成されるＣＥＣ通信回路１００の「送信」時における動作について、図４Ａ及び図４Ｂのタイミング図を用いて説明する。
【００４３】
（ａ）は、ＣＥＣ通信回路１００の出力であるＣＥＣ出力信号Ｓ１１１の波形、（ｂ）は、通信相手側出力の波形、（ｃ）は、ＮチャネルＭＯＳトランジスタ・オープンドレイン端子１１３を介してＣＥＣ通信回路１００に入力されるＣＥＣ入力信号Ｓ１１３ｂの波形を示している。ここで、（ａ）に示すＣＥＣ出力信号Ｓ１１１と（ｂ）に示す通信相手側出力とのワイヤードＡＮＤが（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂとなっている。
【００４４】
まず時刻Ｔ１では、コントローラ１１４からの制御データＳ１１４ａの１つである送信要求信号Ｓ１０３ａによりトリガパルス生成回路１０３から出力される送信要求トリガパルス信号Ｓ１０３ｂが生成される時に、（ｄ）に示すステート信号Ｓ１０５が「ＩＤＬＥ」であった場合に、（ｅ）に示す送信開始待ち開始信号Ｓ１０３ｂ’がステート決定回路１０５の内部で生成される。
【００４５】
時刻Ｔ２では、時刻Ｔ１で生成された送信開始待ち開始信号Ｓ１０３ｂ’により（ｃ）に示すステート信号Ｓ１０５は、「送信開始待ち」状態となる。
【００４６】
時刻Ｔ３では、時刻Ｔ２より（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂにおいて信号変化がないことを確認し続け、予め決められた時間が経過したことにより、（ｄ）に示すステート信号Ｓ１０５が「送信」状態となる。
【００４７】
時刻Ｔ４では、時刻Ｔ３により（ｄ）に示すステート信号Ｓ１０５が「送信」状態へ遷移することで、（ｇ）に示す送信データ（立下り）出力エッジ生成パルス信号Ｓ１０９ａが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１からスタートビットの開始を示す立下りを形成する“Ｌｏｗ”が出力される。また、（ｊ）に示す送信ビットカウント信号（送信制御回路１０９の内部信号）が０にリセットされる。
【００４８】
時刻Ｔ５では、（ｈ）に示す送信データ（立上り）出力エッジ生成パルス信号Ｓ１０９ａが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１からスタートビットの立上りを形成する“Ｈｉｇｈ”が出力される。
【００４９】
時刻Ｔ６では、（ｇ）に示す送信データ（立下り）出力エッジ生成パルス信号Ｓ１０９ａが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１からスタートビットの終了を示す立下り及びイニシエータアドレスの１ビット目のデータビットの開始を示す立下りを形成する“Ｌｏｗ”が出力される。また、（ｊ）に示す送信ビットカウント信号がカウントアップされる。
【００５０】
時刻Ｔ７では、（ｈ）に示す送信データ（立上り）出力エッジ生成パルス信号Ｓ１０９ａが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１からデータビットの立上りを生成する“Ｈｉｇｈ”が出力される。ここで、図４Ａに示す立上りタイミングは、データビットが“０”出力時の場合を示している。
【００５１】
時刻Ｔ８では、（ｇ）に示す送信データ（立下り）出力エッジ生成パルス信号Ｓ１０９ａが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１からデータビットの終了を示す立下り及び次のデータビットの開始を示す立下りを形成する“Ｌｏｗ”が出力される。また、（ｊ）に示す送信ビットカウント信号がカウントアップされる。
【００５２】
時刻Ｔ９では、イニシエータアドレスの送信が終了し、次にデスティネーションアドレスの送信が開始する。また、送信開始である時刻Ｔ４からこの時刻Ｔ９までの間においてＣＥＣ信号のバス調停が行われ、送信側が一意に決定される。
【００５３】
時刻Ｔ１０では、ＥＯＭデータまでのヘッダーブロックを構成するデータの送信が終了し、次に受信側からのＡＣＫが送信される。また（ｂ）に示す通信相手側出力においてＡＣＫ送信の開始を示す立下りを形成する“Ｌｏｗ”が出力される。
【００５４】
時刻Ｔ１１では、（ｉ）に示す受信サンプリングパルス信号Ｓ１０７ｄにより（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂをサンプリングし、（ｋ）に示す受信ＡＣＫデータとして格納する。
【００５５】
時刻Ｔ１２では、ヘッダーブロックの送受信が終了し、（ｇ）に示す送信データ（立下り）出力エッジ生成パルス信号Ｓ１０９ａが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１から次に送信されるデータブロックの１ビット目のデータビットの開始を示す立下りを形成する“Ｌｏｗ”が出力される。また、（ｊ）に示す送信ビットカウント信号は、次のデータブロックの送信開始が行われるため、１にセットされる。
【００５６】
時刻Ｔ１３では、データブロックの送受信が終了し、そのデータブロック内のＥＯＭデータが“１”となっており、送信終了を意味するため、（ｆ）に示す送信終了パルス信号Ｓ１０９ｂが生成され、時刻Ｔ１４にて（ｄ）に示すステート信号Ｓ１０５が「ＩＤＬＥ」状態へ遷移し、送信が終了する。
【００５７】
次に、「送信開始待ち」状態から「受信」状態へ遷移する動作について、図５Ａ〜図５Ｄのタイミング図を用いて説明する。
【００５８】
まず時刻Ｔ１では、（ｅ）に示す送信開始待ち開始信号Ｓ１０３ｂ’が生成される。
【００５９】
時刻Ｔ２では、時刻Ｔ１で生成された送信開始待ち開始信号Ｓ１０３ｂ’により（ｄ）に示すステート信号Ｓ１０５は、「送信開始待ち」状態となる。
【００６０】
時刻Ｔ３では、（ｄ）に示すステート信号Ｓ１０５が「送信開始待ち」状態である時に、（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂにおいて信号変化が発生したために、（ｆ）に示すＣＥＣ入力立下りエッジ信号が発生する。
【００６１】
時刻Ｔ４では、時刻Ｔ３で生成されたＣＥＣ入力立下りエッジ信号により（ｄ）に示すステート信号Ｓ１０５は、「ＩＤＬＥ」状態となる。また、（ｋ）に示す受信ビットカウント信号Ｓ１０７ｃは、０にリセットされる。
【００６２】
時刻Ｔ５では、（ｂ）に示す通信相手側出力からスタートビットが送信され、そのスタートビットを認識した時に、（ｇ）に示すスタート検出信号Ｓ１０６が生成される。
【００６３】
時刻Ｔ６では、時刻Ｔ５にて生成されたスタート検出信号Ｓ１０６により（ｄ）に示すステート信号Ｓ１０５は、「受信」状態となる。また、（ｋ）に示す受信ビットカウント信号Ｓ１０７ｃは、カウントアップされ、（ｌ）に示す受信バイトカウント信号Ｓ１０７ｂは０にリセットされ、（ｏ）及び（ｐ）に示すアドレスデコード信号Ｓ１１０ａについても、０にリセットされる。
【００６４】
時刻Ｔ７では、（ｉ）に示す受信サンプリングパルス信号Ｓ１０７ｄにより（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂをサンプリングし、（ｊ）に示すパラレル変換後受信データへシフトレジスタのように格納していく。
【００６５】
時刻Ｔ８では、（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂの立下りエッジにより、（ｋ）に示す受信ビットカウント信号Ｓ１０７ｃは、カウントアップされる。
【００６６】
時刻Ｔ９では、（ｉ）に示す受信サンプリングパルス信号Ｓ１０７ｄ、（ｋ）に示す受信ビットカウント信号Ｓ１０７ｃ及び（ｌ）に示す受信バイトカウント信号Ｓ１０７ｂにより、これまで格納した（ｊ）に示すパラレル変換後受信データを（ｍ）に示す受信アドレス（イニシエータ）データＳ１１０ｃへ格納する。
【００６７】
時刻Ｔ１０では、（ｉ）に示す受信サンプリングパルス信号Ｓ１０７ｄ、（ｋ）に示す受信ビットカウント信号Ｓ１０７ｃ及び（ｌ）に示す受信バイトカウント信号Ｓ１０７ｂにより、（ｊ）に示すパラレル変換後受信データを（ｎ）に示す受信アドレス（デスティネーション）データＳ１１０ｃへ格納する。また、格納したアドレス（デスティネーション）データＳ１１０ｃにより、ダイレクトアドレス送信又はブロードキャスト送信であるかをデコードし、（ｏ）及び（ｐ）に示すアドレスデコード信号Ｓ１１０ａを生成する。
【００６８】
時刻Ｔ１１では、（ｉ）に示す受信サンプリングパルス信号Ｓ１０７ｄ及び（ｋ）に示す受信ビットカウント信号Ｓ１０７ｃにより、（ｊ）に示すパラレル変換後受信データを（ｒ）に示す受信ＥＯＭデータＳ１１０ｅへ格納する。
【００６９】
時刻Ｔ１２では、図５Ａ〜図５Ｄには図示しない波形タイミング判定信号Ｓ１０７ａ及び（ｏ）及び（ｐ）に示すアドレスデコード信号Ｓ１１０ａにより、送信するＡＣＫの値を決定し、（ｓ）に示すＡＣＫ出力（立下り）エッジ生成パルス信号Ｓ１１０ｂが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１からＡＣＫの立下りを生成する“Ｌｏｗ”が出力される。ここで、図５Ａに示すＡＣＫは“０”出力時の場合を示している。
【００７０】
時刻Ｔ１３では、（ｔ）に示すＡＣＫ出力（立上り）エッジ生成パルス信号Ｓ１１０ｂが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１からＡＣＫの立上りを生成する“Ｈｉｇｈ”が出力される。
【００７１】
時刻Ｔ１４では、（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂの立下りエッジにより、次のデータブロックの受信開始が行われるため、（ｋ）に示す受信ビットカウント信号Ｓ１０７ｃは、１にセットされ、（ｌ）に示す受信バイトカウント信号Ｓ１０７ｂは、カウントアップされる。
【００７２】
時刻Ｔ１５では、（ｉ）に示す受信サンプリングパルス信号Ｓ１０７ｄ、（ｋ）に示す受信ビットカウント信号Ｓ１０７ｃ及び（ｌ）に示す受信バイトカウント信号Ｓ１０７ｂにより、（ｊ）に示すパラレル変換後受信データを（ｑ）に示す受信データＳ１１０ｄへ格納する。
【００７３】
時刻Ｔ１７では、（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂの次の立下りが時刻Ｔ１６より予め決められた時間の間に認識されなかったことから、送信が完了したとみなし、（ｈ）に示す受信データ待ち時間終了信号Ｓ１０７ｅが生成され、時刻Ｔ１８にて（ｄ）に示すステート信号Ｓ１０５が「ＩＤＬＥ」状態へ遷移し、受信が終了する。
【００７４】
次に、「送信」状態からバスロストを認識し「受信」状態へ遷移する動作について、図６のタイミング図を用いて説明する。ただし、これまで説明した動作と同様な動作をするタイミングについては説明を省略する。
【００７５】
時刻Ｔ１では、（ｄ）に示すステート信号Ｓ１０５は「送信」状態となっており、（ｉ）に示す送信データ（立下り）出力エッジ生成パルス信号Ｓ１０９ａが生成され、（ａ）に示すＣＥＣ出力信号Ｓ１１１からスタートビットの開始を示す立下りを形成する“Ｌｏｗ”が出力される。ここで、（ｂ）に示す通信相手側出力についても同タイミングにてスタートビットの開始を示す立下りを形成する“Ｌｏｗ”が出力されたものとする。また、（ｈ）に示す調停期間ゲートパルス信号Ｓ１０９ｃが有効となり、調停監視動作が開始される。
【００７６】
時刻Ｔ２では、（ｊ）に示す送信データ（立上り）出力エッジ生成パルス信号Ｓ１０９ａに基づき、（ａ）に示すＣＥＣ出力信号Ｓ１１１は“Ｈｉｇｈ”となり、同様に（ｂ）に示す通信相手側出力についても“Ｈｉｇｈ”となる。また（ｊ）に示す送信データ（立上り）出力エッジ生成パルス信号Ｓ１０９ａを用い、調停監視回路１０４内の調停結果の判定を行う。ここでは、（ａ）に示すＣＥＣ出力信号及び（ｂ）に示す通信相手側出力は両方とも“Ｌｏｗ”（（ａ）に示すＣＥＣ出力信号が変化する直前の値を比較するため両方とも“Ｌｏｗ”となる）となり全く同様な信号を出力しているため、バスロストの認識はされない。
【００７７】
時刻Ｔ３では、（ｉ）に示す送信データ（立下り）出力エッジ生成パルス信号Ｓ１０９ａに基づき、（ａ）に示すＣＥＣ出力信号Ｓ１１１は“Ｌｏｗ”となり、同様に（ｂ）に示す通信相手側出力についても“Ｌｏｗ”となる。また（ｉ）に示す送信データ（立下り）出力エッジ生成パルス信号Ｓ１０９ａを用い、調停監視回路１０４内の調停結果の判定を行う。ここでは、（ａ）に示すＣＥＣ出力信号及び（ｂ）に示す通信相手側出力は両方とも“Ｈｉｇｈ”（（ａ）に示すＣＥＣ出力信号が変化する直前の値を比較するため両方とも“Ｈｉｇｈ”となる）となり全く同様な信号を出力しているため、バスロストの認識はされない。
【００７８】
時刻Ｔ４では、（ｋ）に示す受信サンプリングパルス信号Ｓ１０７ｄを用い、調停監視回路１０４内の調停結果の判定を行う。ここでは、（ａ）に示すＣＥＣ出力信号Ｓ１１１及び（ｂ）に示す通信相手側出力は両方とも“０”出力しており、“Ｌｏｗ”となり全く同様な信号を出力しているため、バスロストの認識はされない。
【００７９】
時刻Ｔ５では、（ｋ）に示す受信サンプリングパルス信号Ｓ１０７ｄを用い、調停監視回路１０４内の調停結果の判定を行う。ここで、（ａ）に示すＣＥＣ出力信号Ｓ１１１は、“１”出力、（ｂ）に示す通信相手側出力は、“０”出力しており、（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂは“０”となるため、調停監視回路１０４にて（ｆ）に示すバスロスト検出信号Ｓ１０４が生成され、時刻Ｔ６にて（ｄ）に示すステート信号Ｓ１０５が「受信」状態へ遷移し、以後受信時の動作と同様となる。
【００８０】
次に、「受信」状態から「強制ＬＯＷ送信」状態へ遷移する動作について、図７のタイミング図を用いて説明する。ただし、これまで説明した動作と同様な動作をするタイミングについては説明を省略する。
【００８１】
時刻Ｔ２では、時刻Ｔ１よりデータビットの周期（立下りから立下りまでの時間）が、規格により決められたタイミングをＭＩＮ値より少ない方向に満足しない波形が（ｂ）に示す通信相手側出力より送信されたものとする。ここで、図７では図示しない強制ＬＯＷ送信条件検出信号Ｓ１０７ｇが生成され、更に強制ＬＯＷ送信制御回路１０８により、（ｆ）に示す強制ＬＯＷ送信開始パルス信号Ｓ１０８が生成される。
【００８２】
時刻Ｔ３では、時刻Ｔ２にて生成された（ｆ）に示す強制ＬＯＷ送信開始パルス信号Ｓ１０８をもとに（ａ）に示すＣＥＣ出力信号Ｓ１１１より“Ｌｏｗ”が出力されると同時に、（ｄ）に示すステート信号Ｓ１０５は「強制ＬＯＷ送信」状態へ遷移する。
【００８３】
時刻Ｔ４では、時刻Ｔ３より予め決められた時間が経過した後、（ａ）に示すＣＥＣ出力信号Ｓ１１１を“Ｈｉｇｈ”にすると同時に、（ｄ）に示すステート信号Ｓ１０５は、「ＩＤＬＥ」状態へ遷移して強制ＬＯＷ送信を終了する。
【００８４】
次に、「送信」状態から受信相手からの強制ＬＯＷ送信を認識し「ＩＤＬＥ」状態へ遷移する動作について、図８のタイミング図を用いて説明する。ただし、これまで説明した動作と同様な動作をするタイミングについては説明を省略する。
【００８５】
時刻Ｔ１では、（ｄ）に示すステート信号Ｓ１０５は「送信」状態となっており、（ｂ）に示す通信相手側出力において強制ＬＯＷ送信の立下りを形成する“Ｌｏｗ”が出力されたものとする。ここで、（ｃ）に示すＣＥＣ入力信号Ｓ１１３ｂにおいても立下りを形成する“Ｌｏｗ”が入力され、波形タイミング判定回路１０７の内部カウンタがリセットされ、カウントアップを開始する。
【００８６】
時刻Ｔ２では、波形タイミング判定回路１０７の内部カウンタが予め決められた時間に到達することにより、強制ＬＯＷ送信と認識し、（ｆ）に示す他者強制ＬＯＷ送信条件検出信号Ｓ１０７ｆを生成し、時刻Ｔ３にて、（ｄ）に示すステート信号Ｓ１０５を「ＩＤＬＥ」状態へ遷移し、時刻Ｔ４にて（ａ）に示すＣＥＣ出力信号Ｓ１１１から“Ｈｉｇｈ”を出力（ここで、既に“Ｈｉｇｈ”出力している場合は、変化無しとなる）する。また、（ｂ）に示す通信相手側出力においては、規定の期間“Ｌｏｗ”を出力した後、“Ｈｉｇｈ”出力を行う。ここで、この通信処理が行われた後、送信側であるＣＥＣ通信回路１００は、同様のデータの再送信を行うこととなる。
【００８７】
次に、「受信」状態から他者からの強制ＬＯＷ送信を認識し「ＩＤＬＥ」状態へ遷移する動作について、図９のタイミング図を用いて説明する。ただし、これまで説明した動作と同様な動作をするタイミングについては説明を省略する。
【００８８】
まず、（ｃ）に示す通信相手側出力（その２）は、（ｂ）に示す通信相手側出力と同様、ＣＥＣ通信を行う相手側の出力を示しており、（ａ）に示すＣＥＣ出力信号Ｓ１１１を含め、３つの信号のワイヤードＡＮＤが（ｄ）に示すＣＥＣ入力信号Ｓ１１３ｂとなっている。また、図９に示す通信例は、（ｂ）に示す通信相手側出力を生成するＣＥＣ通信回路から（ｃ）に示す通信相手側出力（その２）を生成するＣＥＣ通信回路へデータ送信を行っているものとし、着目しているＣＥＣ通信回路１００においては、無関係のデータ送信とした場合を想定している。
【００８９】
期間Ｔ１では、（ｃ）に示す通信相手側出力（その２）を生成するＣＥＣ通信回路から（ｂ）に示す通信相手側出力を生成するＣＥＣ通信回路へＡＣＫを送信しており、着目しているＣＥＣ通信回路１００には無関係のデータ送信であるため、ＡＣＫ送信は行わず、何も動作しない。
【００９０】
時刻Ｔ２では、（ｂ）に示す通信相手側出力から強制ＬＯＷ送信条件となる異常波形が送信され、（ｃ）に示す通信相手側出力（その２）は強制ＬＯＷ送信の立下りを形成する“Ｌｏｗ”を出力する。ここで、（ｄ）に示すＣＥＣ入力信号Ｓ１１３ｂにおいても立下りエッジを形成する“Ｌｏｗ”が入力され、波形タイミング判定回路１０７の内部カウンタがリセットされ、カウントアップを開始する。
【００９１】
時刻Ｔ３では、波形タイミング判定回路１０７の内部カウンタが予め決められた時間に到達することにより、強制ＬＯＷ送信と認識し、（ｇ）に示す他者強制ＬＯＷ送信条件検出信号Ｓ１０７ｆを生成し、時刻Ｔ４にて、（ｅ）に示すステート信号Ｓ１０５を「ＩＤＬＥ」状態へ遷移する。
【００９２】
時刻Ｔ５では、（ｃ）に示す通信相手側出力（その２）においては、規定の期間“Ｌｏｗ”を出力した後、“Ｈｉｇｈ”出力を行う。ここで、この通信処理が行われた後、送信側である（ｂ）に示す通信相手側出力を生成するＣＥＣ通信回路は、同様のデータの再送信を行うこととなる。
【００９３】
以上のように、本実施の形態１によるＣＥＣ通信回路１００によれば、ＣＥＣ通信を実現するための割込信号Ｓ１１２ｂをトリガとするソフトウェア処理が、送信の場合は、コントローラ１１４からの制御データＳ１１４ａとして、送信を開始するためのトリガとなる送信要求信号Ｓ１０３ａの生成及び送信データ設定信号Ｓ１０９ｄの設定と、観測データＳ１１４ｂとして、割込信号Ｓ１１２ｂの識別情報である割込識別データＳ１１２ｃの観測のみとなり、受信の場合は、コントローラ１１４への観測データ１１４ｂとして与えられる、受信アドレスデータＳ１１０ｃ、受信データＳ１１０ｄ、受信ＥＯＭデータＳ１１０ｅ及び割込識別データＳ１１２ｃの観測並びに受信データＳ１１０ｄにより送られるコマンドの解読及び実行のみとなるため、これまで必要としていたソフトウェア処理を大幅に削減することができる。
【００９４】
しかも、ＣＥＣ通信を少量のソフトウェア処理にて実現できるため、ＣＰＵパフォーマンス低下を最小限に抑えることができ、またＣＥＣ通信のコマンド解釈後のアプリケーション処理にＣＰＵ資源を有効に割当てることができるため、より多くのコマンドについて対応することができる。
【００９５】
また、ＮチャネルＭＯＳトランジスタ・オープンドレイン端子１１３を備えるようにしたので、ＬＳＩ外部に双方向信号へ変換するための回路が不要となり、プリント基板上の部品点数を削減する効果がある。
【００９６】
《実施の形態２》
図１０は、本発明の実施の形態２に係る単線双方向通信装置の構成を示すブロック図であり、図１０において、図２と同一符号は同一又は相当する部分を示している。具体的な通信としてＣＥＣ通信を想定している。
【００９７】
コントローラ２１４は、ＣＥＣ通信回路２００を制御するための制御データＳ２１４ａを出力する。
【００９８】
この制御データＳ２１４ａの１つとして、ハードソフト処理選択信号Ｓ２０１が出力され、このハードソフト処理選択信号Ｓ２０１は、実施の形態１においてハードウェアにて行っていた一部の処理において、ソフトウェアによる制御でも処理を可能とするように実施の形態２は構成されており、そのハード処理及びソフト処理のどちらかを選択するための信号である。更にソフト処理選択時に使用する、強制ＬＯＷ送信開始及び終了要求信号Ｓ２０３ａ、送信継続及び終了設定信号Ｓ２０９ａ、受信時ＡＣＫ出力設定信号Ｓ２１０ａが制御データＳ２１４ａより加えて出力される。
【００９９】
また、ＣＥＣ通信回路２００での処理結果を観測するための観測データＳ２１４ｂがコントローラ２１４に入力される。この観測データＳ２１４ｂでは、実施の形態１で使用した受信アドレスデータＳ１１０ｃ、受信データＳ１１０ｄ、受信ＥＯＭデータＳ１１０ｅに加え、受信ＡＣＫデータＳ２０９ｂ、波形タイミング判定結果信号Ｓ１０７ａが入力される。
【０１００】
トリガパルス生成回路２０３は、送信要求信号Ｓ１０３ａ及び強制ＬＯＷ送信開始及び終了要求信号Ｓ２０３ａが入力される。この強制ＬＯＷ送信開始及び終了要求信号Ｓ２０３ａは、ＣＥＣ通信回路２００の動作状態を表すステート信号Ｓ１０５において、「強制ＬＯＷ送信」状態への遷移及び「強制ＬＯＷ送信」状態から「ＩＤＬＥ」状態への遷移をソフト処理にて制御する場合に要求される。また、この強制ＬＯＷ送信開始及び終了要求信号Ｓ２０３ａをもとに強制ＬＯＷ送信開始及び終了要求トリガパルス信号Ｓ２０３ｂが生成され、強制ＬＯＷ送信開始を要求するトリガパルスは、後述する強制ＬＯＷ送信制御回路２０８へ入力され、強制ＬＯＷ送信終了を要求するトリガパルスは、後述するステート決定回路２０５へ入力される。
【０１０１】
ステート決定回路２０５は、実施の形態１でのステート決定回路１０５と同様の入力に追加して、ハードソフト処理選択信号Ｓ２０１と、強制ＬＯＷ送信開始及び終了要求トリガパルス信号Ｓ２０３ｂのうちの強制ＬＯＷ送信終了を要求するトリガパルスとが入力され、ハードソフト処理選択信号Ｓ２０１によりソフト処理が選択されている場合において、ステート信号Ｓ１０５は、入力される強制ＬＯＷ送信開始及び終了要求トリガパルス信号Ｓ２０３ｂに従って、「強制ＬＯＷ送信」状態から「ＩＤＬＥ」状態への遷移が行われる。
【０１０２】
強制ＬＯＷ送信制御回路２０８は、強制ＬＯＷ送信条件検出信号Ｓ１０７ｇの入力に追加して、ハードソフト処理選択信号Ｓ２０１と、強制ＬＯＷ送信開始及び終了要求トリガパルス信号Ｓ２０３ｂのうちの強制ＬＯＷ送信開始を要求するトリガパルスとが入力され、ハードソフト処理選択信号Ｓ２０１によりソフト処理が選択されている場合において、強制ＬＯＷ送信開始パルス信号Ｓ１０８は、入力される強制ＬＯＷ送信開始及び終了要求トリガパルス信号Ｓ２０３ｂをもとに生成され、出力される。
【０１０３】
送信制御回路２０９は、実施の形態１での送信制御回路１０９と同様の入力に追加して、ハードソフト処理選択信号Ｓ２０１と、送信継続及び終了設定信号Ｓ２０９ａとが入力される。更に受信ＡＣＫデータＳ２０９ｂが出力され、コントローラ２１４の観測データＳ２１４ｂの１つとして入力される。ここで、ハードソフト処理選択信号Ｓ２０１によりソフト処理が選択されている場合において、コントローラ２１４によるソフト処理にて、送信データ設定信号Ｓ１０９ｄ及び受信ＡＣＫデータＳ２０９ｂをもとにして、次の送信の継続又は終了を決定し、制御データＳ２１４ａの１つである送信継続及び終了設定信号Ｓ２０９ａにて送信及び回路状態遷移の制御を行い、これにより送信終了パルス信号Ｓ１０９ｂの生成が制御される。
【０１０４】
受信制御回路２１０は、実施の形態１での受信制御回路１１０と同様の入力に追加して、ハードソフト処理選択信号Ｓ２０１及び受信時ＡＣＫ出力設定信号Ｓ２１０ａが入力され、ハードソフト処理選択信号Ｓ２０１によりソフト処理が選択されている場合において、コントローラ２１４によるソフト処理にて、受信アドレスデータＳ１１０ｃ、受信データＳ１１０ｄ、受信ＥＯＭデータＳ１１０ｅ及び波形タイミング判定結果信号Ｓ１０７ａをもとにして、受信時ＡＣＫ出力設定信号Ｓ２１０ａにて送信するＡＣＫの値を設定し、送信及び回路状態遷移の制御を行い、これによりＡＣＫ出力エッジ生成パルス信号Ｓ１１０ｂの生成が制御される。
【０１０５】
割込信号発生回路２１２は、ハード処理選択時に生成する割込生成エッジ信号Ｓ１１２ａと、ソフト処理選択時に生成する割込生成エッジ信号（ソフト処理選択時）Ｓ２１２ａとが入力され、これら２つの信号を用いて、ハードソフト処理選択信号Ｓ２０１に従って、割込信号Ｓ１１２ｂ及び割込識別データＳ１１２ｃを生成及び出力し、割込信号Ｓ１１２ｂは、コントローラ２１４に入力され、ソフト処理の開始トリガとして用いられ、割込識別信号Ｓ１１２ｃは、観測データＳ２１４ｂの１つとしてコントローラ２１４に入力され、割込信号の識別データとして用いられる。
【０１０６】
また、ここでハード処理又はソフト処理の選択は、データ通信のヘッダーブロックやデータブロックなどのブロック単位にて自由に切り替えることが可能である。
【０１０７】
以上のように、本実施の形態２によるＣＥＣ通信回路２００によれば、強制ＬＯＷ送信開始終了、送信時のＡＣＫ判定及び受信時のＡＣＫ出力の処理について、ハード処理及びソフト処理の２つの処理を選択できるため、例えば異常な通信が発生し、２つの処理のどちらか一方の処理において正常な処理をしない場合においても、もう一方の処理に切り替えることにより、ハード修正をせずとも通信をすることが可能である。
【０１０８】
また、送信時のＡＣＫ判定及び受信時のＡＣＫ出力について、例えば今後、規格で新たな通信プロトコル（例えば、ＡＣＫ判定などに係わる追加規格など）が追加された場合に、ハード処理では現在の規格に対応しているため、新たな通信プロトコルを異常通信と判断してしまうが、ソフト処理では、新たな通信プロトコルを踏まえたプログラムを作成し、ソフトにてＡＣＫ判定及び出力を行えるため、ハード修正をせずとも新たな通信に対応することが可能である。
【０１０９】
更に、受信時のＡＣＫ出力について、データブロックにて送られる処理コマンドであるデータについてソフト処理にて解釈し、その解釈結果によりＡＣＫ送信を決定したい場合（例えば、その解釈したコマンドをシステム上、現在処理できない場合など）において、ハード処理では、データにおいては抜き取るのみで、ＡＣＫ出力は、送信される波形タイミングの結果により決定されるため、システム上の処理負荷などの考慮をせずにＡＣＫを返し、通信を続けてしまうが、一方ソフト処理では、ＡＣＫ出力をソフト処理にて設定することができるため、データのコマンド解釈及びシステム上の処理負荷なども考慮してＡＣＫ出力に反映することが可能となる。
【０１１０】
《実施の形態３》
図１１は、本発明の実施の形態３に係る単線双方向通信装置の構成を示すブロック図であり、図１１において、図２及び図１０と同一符号は同一又は相当する部分を示している。また本実施の形態３においては、ＣＥＣ通信の実現に加えＡＶ．Ｌｉｎｋ通信についても対応可能な単線双方向通信装置を構成しており、これまでに示したＮチャネルＭＯＳトランジスタ・オープンドレイン端子１１３の入出力信号は、ＣＥＣ／ＡＶ．Ｌｉｎｋ信号Ｓ３１３ａ、ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ３１３ｂとなり、入力同期化回路１０２の出力信号は、同期化ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ３０２、データ出力回路１１１の出力信号は、ＣＥＣ／ＡＶ．Ｌｉｎｋ出力信号Ｓ３１１となり、２つの通信に対応するため信号名を変えているのみで、機能としては同一のものである。
【０１１１】
コントローラ３１４は、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路３００を制御するための制御データＳ３１４ａを出力する。この制御データＳ３１４ａの１つとして、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信選択信号Ｓ３０１が出力され、このＣＥＣ／ＡＶ．Ｌｉｎｋ通信選択信号Ｓ３０１により、ＣＥＣ通信又はＡＶ．Ｌｉｎｋ通信のどちらの通信についても対応可能となるように実施の形態３は構成されており、そのＣＥＣ通信及びＡＶ．Ｌｉｎｋ通信のどちらかを選択するための信号である。また、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路３００での処理結果を観測するための観測データＳ３１４ｂの１つとして、受信アプリケーション識別データＳ３１５ｂが加えてコントローラ３１４に入力される。
【０１１２】
駆動クロック生成回路３０１は、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信選択信号Ｓ３０１が入力され、ＡＶ．Ｌｉｎｋ通信を選択した場合は、ＣＥＣ通信を選択した時に発生する駆動クロックＳ１０１ｂの２倍の周期の駆動クロックＳ１０１ｂが発生する。ここで、ＣＥＣ通信の波形タイミングに比べ、ＡＶ．Ｌｉｎｋ通信の波形タイミングは全て２倍の周期として規定してあるため、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路３００の駆動クロックを２倍の周期とすることで、同じ通信フォーマットを形成する部分の処理を行う回路において、ＣＥＣ通信とＡＶ．Ｌｉｎｋ通信との２つの通信を１つの回路にて共有化することが可能となる。
【０１１３】
受信スタート検出回路３０６は、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信選択信号Ｓ３０１が入力され、ＣＥＣ通信が選択された場合は、実施の形態１と同様の処理が行われ、ＡＶ．Ｌｉｎｋ通信が選択された場合は、スタートビット検出信号Ｓ３０６ａを生成及び出力し、後述する追加シーケンス検出回路（ＳＱ）３１５へ入力される。更に追加シーケンス検出回路３１５によりＡＶ．Ｌｉｎｋ通信フォーマットにおいて追加されるスタートシーケンス内の３ビットのデータ“１１０”が検出された後に発生する追加シーケンス検出信号Ｓ３１５ａが入力され、この追加シーケンス検出信号Ｓ３１５ａをもとにスタート検出信号Ｓ１０６が生成され、出力される。
【０１１４】
追加シーケンス検出回路３１５は、スタートビット検出信号Ｓ３０６ａ、追加シーケンスタイミングパルス信号Ｓ３０７ａ、受信サンプリングパルス信号Ｓ１０７ｄ、受信ビットカウント信号Ｓ１０７ｃ、受信バイトカウント信号Ｓ１０７ｂ、パラレル変換後受信データＳ３１０ａが入力され、これら入力信号をもとに上記にて説明した追加シーケンス検出信号Ｓ３１５ａを生成し、出力し、「受信」状態となった後に、更にＡＶ．Ｌｉｎｋ通信フォーマットにおいて追加される３ビットのアプリケーション識別データの受信を行い、受信アプリケーション識別データＳ３１５ｂが出力され、コントローラ３１４の入力である観測データＳ３１４ｂの１つとして入力される。
【０１１５】
波形タイミング判定回路３０７は、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信選択信号Ｓ３０１が入力され、ＣＥＣ通信が選択された場合は、実施の形態１と同様の処理が行われ、ＡＶ．Ｌｉｎｋ通信が選択された場合は、ＡＶ．Ｌｉｎｋ通信フォーマットにおいて追加されるスタートシーケンス内の３ビットのデータ“１１０”及び３ビットのアプリケーション識別データのタイミングを示す追加シーケンスタイミングパルス信号Ｓ３０７ａを出力し、追加シーケンス検出回路３１５へ入力される。また出力される受信バイトカウント信号Ｓ１０７ｂ、受信ビットカウント信号Ｓ１０７ｃについても、入力されるスタートビット検出信号Ｓ３０６ａを使用して、これらの追加シーケンスを考慮した形で生成され出力される。
【０１１６】
送信制御回路３０９は、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信選択信号Ｓ３０１が入力され、ＣＥＣ通信が選択された場合は、実施の形態２と同様の処理が行われ、ＡＶ．Ｌｉｎｋ通信が選択された場合は、ＡＶ．Ｌｉｎｋ通信フォーマットにおいて追加される３ビットのスタートシーケンス内の３ビットのデータ“１１０”を追加して送信し、送信データ設定信号Ｓ３０９ｄに追加されて入力される送信アプリケーション識別データに従って、ＡＶ．Ｌｉｎｋ通信フォーマットに追加される３ビットのアプリケーション識別データの送信を行う。その後の送信に関しては、実施の形態２に示すＣＥＣ通信と同様にヘッダーブロック、データブロックの順で送信が行われる。
【０１１７】
受信制御回路３１０は、実施の形態２の動作に追加して、前記追加シーケンス検出回路３１５においてアプリケーション識別データの受信に使用するために入力される、サンプリングした受信データをパラレル変換したパラレル変換後受信データＳ３１０ａを出力する処理が行われる。
【０１１８】
次に、上記に示すように構成されるＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路３００のＡＶ．Ｌｉｎｋ選択時の「送信」時における動作について、図１２のタイミング図を用いて説明する。ただし、実施の形態１にて説明した動作と同様な動作をするタイミングについては説明を省略する。
【０１１９】
まず時刻Ｔ１では、（ｇ）に示す送信データ（立下り）出力エッジ生成パルス信号Ｓ１０９ａが生成され、（ａ）に示すＣＥＣ／ＡＶ．Ｌｉｎｋ出力信号Ｓ３１１からスタートビットの終了を示す立下り及びスタートシーケンス内の３ビットの固定データ“１１０”の１ビット目のデータ（“１”）の開始を示す立下りを形成する“Ｌｏｗ”が出力される。また、（ｊ）に示す送信ビットカウント信号はカウントアップされる。
【０１２０】
時刻Ｔ２では、スタートシーケンス内の３ビットの固定データ“１１０”の送信が終了し、続けて３ビットのアプリケーション識別データの送信が開始する。ここで、（ｊ）に示す送信ビットカウント信号は、アプリケーション識別データの送信に伴い１にセットされる。
【０１２１】
時刻Ｔ３では、アプリケーション識別データの送信が終了し、イニシエータアドレスの送信が開始する。ここで、（ｊ）に示す送信ビットカウント信号は、イニシエータアドレスの送信に伴い１にセットされる。また、これ以降の送信処理の動作については、実施の形態１と同様の動作が行われる。
【０１２２】
次に、ＡＶ．Ｌｉｎｋ選択時の「送信開始待ち」状態から「受信」状態へ遷移する動作について、図１３Ａ及び図１３Ｂのタイミング図を用いて説明する。ただし、実施の形態１にて説明した動作と同様な動作をするタイミングについては説明を省略する。
【０１２３】
まず時刻Ｔ１では、（ｂ）に示す通信相手側からのスタートシーケンス内のスタートビットが送信され、そのスタートビットを認識した時に、（ｇ）に示すスタートビット検出信号Ｓ３０６ａが生成される。また、（ｈ）及び（ｉ）に示す追加シーケンスタイミングパルス信号Ｓ３０７ａは０にリセットされる。
【０１２４】
時刻Ｔ２では、時刻Ｔ１にて生成されたスタートビット検出信号Ｓ３０６ａにより、（ｐ）に示す受信バイトカウント信号Ｓ１０７ｂが０にリセットされる。
【０１２５】
時刻Ｔ３では、（ｂ）に示す通信相手側からのスタートシーケンス内の３ビットの固定データ“１１０”が送信され、その３ビットの固定データをもとにして、（ｍ）に示す受信サンプリングパルス信号Ｓ１０７ｄ、（ｏ）に示す受信ビットカウント信号Ｓ１０７ｃ、（ｐ）に示す受信バイトカウント信号Ｓ１０７ｂ、（ｈ）及び（ｉ）に示す追加シーケンスタイミングパルス信号Ｓ３０７ａにより、（ｎ）に示すパラレル変換後受信データＳ３１０ａをロードし、そのロードした値が３ビットの固定データ“１１０”と一致した時に、（ｈ）に示す追加シーケンスタイミングパルス（スタートシーケンス）信号Ｓ３０７ａが１にセットされ、（ｊ）に示すスタート検出信号Ｓ１０６が生成される。
【０１２６】
時刻Ｔ４では、時刻Ｔ３にて生成されたスタート検出信号Ｓ１０６により（ｄ）に示すステート信号Ｓ１０５は、「受信」状態となる。また、（ｏ）に示す受信ビットカウント信号Ｓ１０７ｃは、追加シーケンスであるアプリケーション識別データの受信のため、１にセットされ、（ｓ）及び（ｔ）に示すアドレスデコード信号Ｓ１１０ａについても、０にリセットされる。
【０１２７】
時刻Ｔ５では、（ｍ）に示す受信サンプリングパルス信号Ｓ１０７ｄ、（ｏ）に示す受信ビットカウント信号Ｓ１０７ｃ、（ｐ）に示す受信バイトカウント信号Ｓ１０７ｂ、（ｈ）及び（ｉ）に示す追加シーケンスタイミングパルス信号Ｓ３０７ａにより、（ｎ）に示すパラレル変換後受信データＳ３１０ａを（ｋ）に示す受信アプリケーション識別データＳ３１５ｂへ格納する。
【０１２８】
時刻Ｔ６では、（ｂ）に示す通信相手側からのアプリケーション識別データの送信が終了するとともに、（ｉ）に示す追加シーケンスタイミングパルス（アプリケーション識別データ）信号Ｓ３０７ａは、１にセットされる。
【０１２９】
時刻Ｔ７では、（ｏ）に示す受信ビットカウント信号Ｓ１０７ｃは、イニシエータアドレスの受信のため、１にセットされる。また、これ以降の受信処理の動作については、実施の形態１と同様の動作が行われる。
【０１３０】
以上のように、本実施の形態３によるＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路３００によれば、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路３００内のカウンタなど時間を測定する機能において、２つの通信機能での共通フォーマット部の処理に関して回路共有化が可能となり、ＡＶ．Ｌｉｎｋ通信の追加シーケンスにのみ対応する少量の回路変更及び回路追加を行うのみで、大幅に回路規模を削減した形で、ＣＥＣ通信及びＡＶ．Ｌｉｎｋ通信の２つの通信フォーマットに対応することが可能となる。
【０１３１】
《実施の形態４》
図１４は、本発明の実施の形態４に係る単線双方向通信装置の構成を示すブロック図であり、図１４において、図２、図１０及び図１１と同一符号は同一又は相当する部分を示している。具体的な通信として、ＣＥＣ通信及びＡＶ．Ｌｉｎｋ通信を想定している。
【０１３２】
コントローラ４１４は、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路４００を制御するための制御データＳ４１４ａを出力する。この制御データＳ４１４ａの１つとして、波形タイミング設定信号Ｓ４０１が出力される。この波形タイミング設定信号Ｓ４０１は、送信時のスタートビット波形タイミングの立上り（図１ＢのＴ３）及び立下り（図１ＢのＴ６）、受信時のスタートビット波形タイミングの立上りＭＩＮ値（図１ＢのＴ２）、立上りＭＡＸ値（図１ＢのＴ４）、立下りＭＩＮ値（図１ＢのＴ５）、立下りＭＡＸ値（図１ＢのＴ７）、更に送信時のデータビット波形タイミングの“０”出力時の立上り（図１ＣのＴ１４）、“１”出力時の立上り（図１ＣのＴ１０）、“０”及び“１”出力時の立下り（図１Ｃの時刻Ｔ１７）、受信時のデータビット波形タイミングの“０”出力受信時の立上りＭＩＮ値（図１ＣのＴ１３）及び立上りＭＡＸ値（図１ＣのＴ１５）、“１”出力受信時の立上りＭＩＮ値（図１ＣのＴ９）及び立上りＭＡＸ値（図１ＣのＴ１１）、“０”及び“１”出力受信時の立下りＭＩＮ値（図１ＣのＴ１６）及び立下りＭＡＸ値（図１ＣのＴ１８）、そして、受信サンプリングポイント（図１ＣのＴ１２）のタイミングを独立に設定するための信号であり、更に強制ＬＯＷ送信する時間や、強制ＬＯＷ送信を認識する時間、次の受信データを待つ限界時間についてのタイミング設定信号も含まれる。
【０１３３】
ステート決定回路４０５は、実施の形態２で示す入出力信号の他に、コントローラ４１４からの制御データＳ４１４ａの１つである波形タイミング設定信号Ｓ４０１が入力される。このステート決定回路４０５に入力される波形タイミング設定信号Ｓ４０１は、上記に示す強制ＬＯＷ送信する時間を設定する波形タイミング設定信号Ｓ４０１が入力され、これにより「強制ＬＯＷ送信」状態へ遷移してから「ＩＤＬＥ」状態へ遷移するまでの時間を任意に設定することが可能となっている。
【０１３４】
受信スタート検出回路４０６は、実施の形態３で示す入出力信号の他に、コントローラ４１４からの制御データＳ４１４ａの１つである波形タイミング設定信号Ｓ４０１が入力される。この受信スタート検出回路４０６に入力される波形タイミング設定信号Ｓ４０１は、上記に示す受信時のスタートビット波形タイミングの立上りＭＩＮ値（図１ＢのＴ２）、立上りＭＡＸ値（図１ＢのＴ４）、立下りＭＩＮ値（図１ＢのＴ５）、立下りＭＡＸ値（図１ＢのＴ７）のタイミングを設定する４つの波形タイミング設定信号Ｓ４０１が入力され、スタートビット受信認識条件を任意に設定することが可能となっている。
【０１３５】
波形タイミング判定回路４０７は、実施の形態３で示す入出力信号の他に、コントローラ４１４からの制御データＳ４１４ａの１つである波形タイミング設定信号Ｓ４０１が入力される。この波形タイミング判定回路４０７に入力される波形タイミング設定信号Ｓ４０１は、上記に示す受信時のデータビット波形タイミングの“０”出力受信時の立上りＭＩＮ値（図１ＣのＴ１３）及び立上りＭＡＸ値（図１ＣのＴ１５）、“１”出力受信時の立上りＭＩＮ値（図１ＣのＴ９）及び立上りＭＡＸ値（図１ＣのＴ１１）、“０”及び“１”出力受信時の立下りＭＩＮ値（図１ＣのＴ１６）及び立下りＭＡＸ値（図１ＣのＴ１８）、そして、受信サンプリングポイント（図１ＣのＴ１２）のタイミング及び強制ＬＯＷ送信を認識する時間、次の受信データを待つ限界時間についてのタイミングを設定する９つの波形タイミング設定信号Ｓ４０１が入力され、データビットの波形タイミングチェック条件、強制ＬＯＷ送信認識条件を任意に設定することが可能となり、また、「受信」状態より「ＩＤＬＥ」状態へ遷移するまでの時間、つまり受信データ待ち時間終了信号Ｓ１０７ｅの発生を任意に設定することが可能となっている。
【０１３６】
送信制御回路４０９は、実施の形態３で示す入出力信号のほかに、コントローラ４１４からの制御データＳ４１４ａの１つである波形タイミング設定信号Ｓ４０１が入力される。この送信制御回路４０９に入力される波形タイミング設定信号Ｓ４０１は、上記に示す送信時のスタートビット波形タイミングの立上り（図１ＢのＴ３）及び立下り（図１ＢのＴ６）、送信時のデータビット波形タイミングの“０”出力時の立上り（図１ＣのＴ１４）、“１”出力時の立上り（図１ＣのＴ１０）、“０”及び“１”出力時の立下り（図１ＣのＴ１７）のタイミングを設定する５つの波形タイミング設定信号Ｓ４０１が入力され、送信時のスタートビットやデータビットの全ての送信タイミングを任意に設定することが可能となっている。
【０１３７】
受信制御回路４１０は、実施の形態３で示す入出力信号のほかに、コントローラ４１４からの制御データＳ４１４ａの１つである波形タイミング設定信号Ｓ４０１が入力される。この受信制御回路４１０に入力される波形タイミング設定信号Ｓ４０１は、上記に示すＡＣＫ送信時のデータビット波形タイミングの“０”出力時の立上り（図１ＣのＴ１４）のタイミングを設定する波形タイミング設定信号Ｓ４０１が入力され、ＡＣＫ送信において“０”を出力する場合の立上りのタイミングを任意に設定することが可能となっている。
【０１３８】
以上のように、本実施の形態４によるＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路４００によれば、規格を満足しない波形を出力する相手と通信をしなければならない場合においても、受信時のデータタイミングチェック条件を任意に設定することが可能であり、波形タイミング設定信号Ｓ４０１にてタイミング調整した通信が可能となる。
【０１３９】
また、正常な信号を送信している場合においても、通信相手と接続されるケーブルなどにより、通信相手に届くまでに波形なまりなどが発生した結果、異常通信となってしまう場合においても、送信時のタイミングを任意に設定することが可能であるので、接続環境などを考慮し、正常に送信できるように送信エッジのタイミングを調整した通信が可能となる。
【０１４０】
更に今後、通信プロトコルは同様で、通信速度を速めた規格などが出てきた場合においても送受信の全ての波形タイミングを任意に設定できるため、例えば、倍速にて通信したい場合は、全ての波形タイミング設定を１／２に設定することで、対応することが可能となる。
【０１４１】
《実施の形態５》
図１５は、本発明の実施の形態５に係る単線双方向通信装置の構成を示すブロック図であり、図１５において、図２、図１０、図１１及び図１４と同一符号は同一又は相当する部分を示している。具体的な通信として、ＣＥＣ通信及びＡＶ．Ｌｉｎｋ通信を想定している。
【０１４２】
コントローラ５１４は、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路５００を制御するための制御データＳ５１４ａを出力する。
【０１４３】
この制御データ５１４ａの１つとして、調停期間設定信号Ｓ５０１が出力される。この調停期間設定信号Ｓ５０１は、立下りから調停監視処理を行わない期間及び立上りから調停監視処理を行わない期間を設定するための信号である。
【０１４４】
調停期間調整回路（ＰＥＲ）５１６は、調停期間設定信号Ｓ５０１、同期化ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ３０２及び調停期間ゲートパルス信号Ｓ１０９ｃが入力され、同期化ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ３０２の立下りより内部カウンタによるカウントアップを始め、調停期間設定信号Ｓ５０１による設定値になるまでは、調停期間を有効とせず、また立上りより内部カウンタによるカウントアップを始め、調停期間設定信号Ｓ５０１による設定値になるまでは、調停期間を有効としないように、調停期間ゲートパルス信号Ｓ１０９ｃをもとに調整し、調整後調停期間ゲートパルス信号Ｓ５１６を生成し、出力する。
【０１４５】
調停監視回路５０４は、ＣＥＣ／ＡＶ．Ｌｉｎｋ出力信号Ｓ３１１及び同期化ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ３０２が入力され、これら２つの信号のタイミングを調整し、同一タイミングにした後、これら２つの信号の比較を行い、更に入力される調整後調停期間ゲートパルス信号Ｓ５１６を有効期間として駆動クロックＳ１０１ｂのパルス毎に前記２つの信号の比較結果を反映する。これら２つの信号の比較結果が等しくない場合にはバスロストとして認識し、バスロスト検出信号Ｓ１０４を出力する。
【０１４６】
以上のように、ＣＥＣ通信では、信号の立上りや立下りの波形なまりの許容範囲が規格で決められており、実施の形態４においては、許容範囲に係わらず固定のサンプリングポイントによる調停監視を行うため、許容範囲を超える波形なまりに対してのバスロスト処理を行うことができず、また許容範囲を超えるタイミングで、もしＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路４００の入出力信号であるＣＥＣ／ＡＶ．Ｌｉｎｋ出力信号Ｓ３１１とＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ３１３ｂとの比較が異なる場合は、他者からの送信が行われていると考えられるので、その場合のバスロストの認識ができず、最悪、調停監視できず複数の送信が成立し異常な通信状態となってしまう可能性があるが、本実施の形態５によるＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路５００によれば、許容範囲においてのみ調停監視処理をせず、その許容範囲を超えるタイミングでは、駆動クロックＳ１０１ｂ毎に調停監視処理を行うことができるので、上記に示す異常通信を引き起こさないことが可能となる。
【０１４７】
《実施の形態６》
図１６は、本発明の実施の形態６に係る単線双方向通信装置の構成を示すブロック図であり、図１６において、図２、図１０、図１１、図１４及び図１５と同一符号は同一又は相当する部分を示している。具体的な通信として、ＣＥＣ通信及びＡＶ．Ｌｉｎｋ通信を想定している。
【０１４８】
波形なまり検出回路（ＤＥＧ）６１７は、入力されるステート信号Ｓ１０５の状態に従って、ＣＥＣ／ＡＶ．Ｌｉｎｋ出力信号Ｓ３１１及び同期化ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ３０２が入力され、これら２つの信号のタイミングを調整し、同一タイミングにした後、これら２つの信号の立下り及び立上りの差分を検出し、波形なまり値検出信号Ｓ６１７を出力する。
【０１４９】
送信タイミング設定値調整回路（ＳＥＴ）６１８は、波形なまり値検出信号Ｓ６１７及び波形タイミング設定信号Ｓ４０１のうち送信タイミングを設定する信号のみが入力され、具体的には、送信時のスタートビット波形タイミングの立上り（図１ＢのＴ３）及び立下り（図１ＢのＴ６）、送信時のデータビット波形タイミングの“０”出力時の立上り（図１ＣのＴ１４）、“１”出力時の立上り（図１ＣのＴ１０）、“０”及び“１”出力時の立下り（図１Ｃの時刻Ｔ１７）、強制ＬＯＷ送信する時間を設定するタイミング設定信号である。そこで、入力される波形なまり値検出信号Ｓ６１７において立下り波形なまり値を入力される立下りを形成する波形タイミング設定値より減算し、また入力される波形なまり値検出信号Ｓ６１７において立上り波形なまり値を入力される立上りを形成する波形タイミング設定値より減算することにより、調整後送信波形タイミング設定信号Ｓ６１８を生成し、出力する。
【０１５０】
ステート決定回路４０５には、実施の形態４にて入力される波形タイミング設定信号Ｓ４０１の代わりに、調整後送信波形タイミング設定信号Ｓ６１８が入力される。
【０１５１】
送信制御回路４０９には、実施の形態４にて入力される波形タイミング設定信号Ｓ４０１の代わりに、調整後送信波形タイミング設定信号Ｓ６１８が入力される。
【０１５２】
受信制御回路４１０には、実施の形態４にて入力される波形タイミング設定信号Ｓ４０１の代わりに、調整後送信波形タイミング設定信号Ｓ６１８が入力される。
【０１５３】
以上のように、本実施の形態６によるＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路６００によれば、通信相手との接続状況による信号なまりを考慮した送信が可能となり、受信側が受け取る波形において、規格で決められた基準となる波形とすることができるため、通信環境毎に最適な通信が可能となる。
【０１５４】
《実施の形態７》
図１７は、本発明の実施の形態３〜６のいずれかに係る単線双方向通信装置を用いたシステムの構成を示すブロック図であり、具体的な通信として、ＣＥＣ通信及びＡＶ．Ｌｉｎｋ通信を想定している。
【０１５５】
図１７のＣＥＣ／ＡＶ．Ｌｉｎｋ通信システム７００では、基準クロック入力端子７０４より基準クロックＳ７００ａが入力され、後述するコントローラ７０３及び駆動クロック生成回路７０２へと入力される。コントローラ７０３は、組み込まれるセットのシステムコントローラの働きもする。
【０１５６】
ＣＥＣ／ＡＶ．Ｌｉｎｋ通信入力端子７０５は、ＣＥＣ通信又はＡＶ．Ｌｉｎｋ通信バスよりＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ７００ｂがシステム内部へと入力され、後述するＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路７０１へ入力される。ここで、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信入力端子７０５は、実際は実施の形態３〜６に示すように双方向端子であるが、便宜上入力端子としているだけである。
【０１５７】
駆動クロック生成回路７０２は、コントローラ７０３からの制御データＳ７０３が実施の形態３にて説明したＣＥＣ／ＡＶ．Ｌｉｎｋ通信選択信号Ｓ３０１として入力され、駆動クロックＳ７０２が出力され、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路７０１に入力される。
【０１５８】
ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路７０１は、駆動クロックＳ７０２、ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号Ｓ７００ｂ及び制御データＳ７０３が入力される。このＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路７０１は、観測データＳ７０１ａ及び割込信号Ｓ７０１ｂを出力し、コントローラ７０３へ入力される。
【０１５９】
コントローラ７０３は、入力される基準クロックＳ７００ａをもとに、このコントローラ７０３を駆動するクロックを内部にて生成する。またコントローラ７０３は、複数の動作モードを有し、通常モード、低速モード、とりわけ低消費電力を実現するための停止モードも備えている。また、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路７０１から入力される割込信号Ｓ７０１ｂにより停止モードから通常モードや低速モードへ復帰する機能を有している。
【０１６０】
これまでのようにソフト処理にて通信機能を実現していた時は、受信待ちの状態においてもソフト処理を行うためにコントローラを常に通常モードにて動作させなければならず、そのため、コントローラの消費電力がかかってしまっていたが、本実施の形態７によるＣＥＣ／ＡＶ．Ｌｉｎｋ通信システム７００によれば、ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路７０１のみを常に動作させ、受信待ち状態においてコントローラ７０３を停止モードとすることができるため、低消費電力化を実現することが可能となる。また、受信データによるモード復帰も可能である。
【０１６１】
なお、実施の形態１及び２にて説明したＣＥＣ通信のみ対応する回路構成をＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路７０１に代えて用いる場合においては、コントローラ７０３から駆動クロック生成回路７０２への制御データＳ７０３は必要としない。
【産業上の利用可能性】
【０１６２】
本発明に係る単線双方向通信装置及びシステムは、特にＣＥＣ通信及びＡＶ．Ｌｉｎｋ通信の実現に有用であり、またこれらと同様の通信フォーマットを持つ通信に広く適用できるものである。
【図面の簡単な説明】
【０１６３】
【図１Ａ】ＣＥＣ通信フォーマットを示す図である。
【図１Ｂ】ＣＥＣスタートビット波形タイミングを示すタイミング図である。
【図１Ｃ】ＣＥＣデータビット波形タイミングを示すタイミング図である。
【図１Ｄ】ＡＶ．Ｌｉｎｋ通信フォーマットを示す図である。
【図２】本発明の実施の形態１に係るＣＥＣ通信装置の構成を示すブロック図である。
【図３】本発明の実施の形態１に係るＣＥＣ通信装置の状態遷移を示す状態遷移図である。
【図４Ａ】本発明の実施の形態１に係るＣＥＣ通信装置の動作を説明するタイミング図であり、送信状態の動作を示している。
【図４Ｂ】図４Ａに続く図である。
【図５Ａ】本発明の実施の形態１に係るＣＥＣ通信装置の動作を説明するタイミング図であり、送信開始待ち状態から受信状態へ遷移する動作を示している。
【図５Ｂ】図５Ａに続く図である。
【図５Ｃ】図５Ａと同一期間のタイミング図である。
【図５Ｄ】図５Ｃに続く図である。
【図６】本発明の実施の形態１に係るＣＥＣ通信装置の動作を説明するタイミング図であり、送信状態からバスロストを認識し、受信状態へ遷移する動作を示している。
【図７】本発明の実施の形態１に係るＣＥＣ通信装置の動作を説明するタイミング図であり、受信状態から強制ＬＯＷ送信状態に遷移する動作を示している。
【図８】本発明の実施の形態１に係るＣＥＣ通信装置の動作を説明するタイミング図であり、送信状態から受信相手からの強制ＬＯＷ送信を認識し、ＩＤＬＥ状態へ遷移する動作を示している。
【図９】本発明の実施の形態１に係るＣＥＣ通信装置の動作を説明するタイミング図であり、受信状態から他者からの強制ＬＯＷ送信を認識し、ＩＤＬＥ状態へ遷移する動作を示している。
【図１０】本発明の実施の形態２に係るＣＥＣ通信装置の構成を示すブロック図である。
【図１１】本発明の実施の形態３に係るＣＥＣ／ＡＶ．Ｌｉｎｋ通信装置の構成を示すブロック図である。
【図１２】本発明の実施の形態３に係るＣＥＣ／ＡＶ．Ｌｉｎｋ通信装置の動作を説明するタイミング図であり、送信状態の動作を示している。
【図１３Ａ】本発明の実施の形態３に係るＣＥＣ／ＡＶ．Ｌｉｎｋ通信装置の動作を説明するタイミング図であり、送信開始待ち状態から受信状態へ遷移する動作を示している。
【図１３Ｂ】図１３Ａと同一期間のタイミング図である。
【図１４】本発明の実施の形態４に係るＣＥＣ／ＡＶ．Ｌｉｎｋ通信装置の構成を示すブロック図である。
【図１５】本発明の実施の形態５に係るＣＥＣ／ＡＶ．Ｌｉｎｋ通信装置の構成を示すブロック図である。
【図１６】本発明の実施の形態６に係るＣＥＣ／ＡＶ．Ｌｉｎｋ通信装置の構成を示すブロック図である。
【図１７】本発明の実施の形態７に係るＣＥＣ／ＡＶ．Ｌｉｎｋ通信システムの構成を示すブロック図である。
【符号の説明】
【０１６４】
１００，２００  ＣＥＣ通信回路
１０１，３０１，７０２  駆動クロック生成回路（ＣＬＫ）
１０２  入力同期化回路（ＳＹＮＣ）
１０３  トリガパルス生成回路（ＴＲＩＧ）
１０４，５０４  調停監視回路（ＡＲＢ）
１０５，２０５，４０５  ステート決定回路（ＳＴ）
１０６，３０６，４０６  受信スタート検出回路（ＲＳＤ）
１０７，３０７，４０７  波形タイミング判定回路（ＴＭＧ）
１０８，２０８  強制ＬＯＷ送信制御回路（ＬＯＷ）
１０９，２０９，３０９，４０９  送信制御回路（ＴＣ）
１１０，２１０，３１０，４１０  受信制御回路（ＲＣ）
１１１  データ出力回路（ＯＵＴ）
１１２，２１２  割込信号発生回路（ＩＮＴ）
１１３  ＮチャネルＭＯＳトランジスタ・オープンドレイン端子（ＴＲ）
１１４，２１４，３１４，４１４，５１４，７０３  コントローラ（ＣＯＮＴ）
３００，４００，５００，６００，７０１  ＣＥＣ／ＡＶ．Ｌｉｎｋ通信回路
３１５  追加シーケンス検出回路（ＳＱ）
５１６  調停期間調整回路（ＰＥＲ）
６１７  波形なまり検出回路（ＤＥＧ）
６１８  送信タイミング設定値調整回路（ＳＥＴ）
７００  ＣＥＣ／ＡＶ．Ｌｉｎｋ通信システム
７０４  基準クロック入力端子
７０５  ＣＥＣ／ＡＶ．Ｌｉｎｋ通信入力端子
Ｃ２００  ＩＤＬＥ状態
Ｃ２０１  送信開始待ち状態
Ｃ２０２  送信状態
Ｃ２０３  受信状態
Ｃ２０４  強制ＬＯＷ送信状態
Ｓ１０１ａ，Ｓ７００ａ  基準クロック
Ｓ１０１ｂ，Ｓ７０２  駆動クロック
Ｓ１０２  同期化ＣＥＣ入力信号
Ｓ１０３ａ  送信要求信号
Ｓ１０３ｂ  送信要求トリガパルス信号
Ｓ１０３ｂ’  送信開始待ち開始信号
Ｓ１０４  バスロスト検出信号
Ｓ１０５  ステート信号
Ｓ１０６  スタート検出信号
Ｓ１０７ａ  波形タイミング判定信号
Ｓ１０７ｂ  受信バイトカウント信号
Ｓ１０７ｃ  受信ビットカウント信号
Ｓ１０７ｄ  受信サンプリングパルス信号
Ｓ１０７ｅ  受信データ待ち時間終了信号
Ｓ１０７ｆ  他者強制ＬＯＷ送信条件検出信号
Ｓ１０７ｇ  強制ＬＯＷ送信条件検出信号
Ｓ１０８  強制ＬＯＷ送信開始パルス信号
Ｓ１０９ａ  送信データ出力エッジ生成パルス信号
Ｓ１０９ｂ  送信終了パルス信号
Ｓ１０９ｃ  調停期間ゲートパルス信号
Ｓ１０９ｄ，Ｓ３０９ｄ  送信データ設定信号
Ｓ１１０ａ  アドレスデコード信号
Ｓ１１０ｂ  ＡＣＫ出力エッジ生成パルス信号
Ｓ１１０ｃ  受信アドレスデータ
Ｓ１１０ｄ  受信データ
Ｓ１１０ｅ  受信ＥＯＭデータ
Ｓ１１１  ＣＥＣ出力信号
Ｓ１１２ａ  割込生成エッジ信号
Ｓ１１２ｂ，Ｓ７０１ｂ  割込信号
Ｓ１１３ａ  ＣＥＣ信号
Ｓ１１３ｂ  ＣＥＣ入力信号
Ｓ１１４ａ，Ｓ２１４ａ，Ｓ３１４ａ，Ｓ４１４ａ，Ｓ５１４ａ，Ｓ７０３  制御データ
Ｓ１１４ｂ，Ｓ２１４ｂ，Ｓ３１４ｂ，Ｓ７０１ａ  観測データ
Ｓ２０１  ハードソフト処理選択信号
Ｓ２０３ａ  強制ＬＯＷ送信開始及び終了要求信号
Ｓ２０３ｂ  強制ＬＯＷ送信開始及び終了要求トリガパルス信号
Ｓ２０９ａ  送信継続及び終了設定信号
Ｓ２０９ｂ  受信ＡＣＫデータ
Ｓ２１０ａ  受信時ＡＣＫ出力設定信号
Ｓ２１２ａ  割込生成エッジ信号（ソフト処理選択時）
Ｓ３０１  ＣＥＣ／ＡＶ．Ｌｉｎｋ通信選択信号
Ｓ３０２  同期化ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号
Ｓ３０６ａ  スタートビット検出信号
Ｓ３０７ａ  追加シーケンスタイミングパルス信号
Ｓ３１０ａ  パラレル変換後受信データ
Ｓ３１３ａ  ＣＥＣ／ＡＶ．Ｌｉｎｋ信号
Ｓ３１３ｂ，Ｓ７００ｂ  ＣＥＣ／ＡＶ．Ｌｉｎｋ入力信号
Ｓ３１１  ＣＥＣ／ＡＶ．Ｌｉｎｋ出力信号
Ｓ３１５ａ  追加シーケンス検出信号
Ｓ３１５ｂ  受信アプリケーション識別データ
Ｓ４０１  波形タイミング設定信号
Ｓ５０１  調停期間設定信号
Ｓ５１６  調整後調停期間ゲートパルス信号
Ｓ６１７  波形なまり値検出信号
Ｓ６１８  調整後送信波形タイミング設定信号
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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