(57)【特許請求の範囲】
【請求項１】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ及び第５のトランジスタを有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのドレイン電極と前記第５のトランジスタのソース電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第５のトランジスタのゲート電極と前記第５のトランジスタのドレイン電極は、一定の電位に保たれており、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第３のトランジスタのソース電極から第３の信号を出力し、
前記第４のトランジスタのソース電極またはドレイン電極の他方から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項２】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ及び第６のトランジスタを有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのドレイン電極と前記第５のトランジスタのソース電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第５のトランジスタのドレイン電極と、前記第６のトランジスタのゲート電極と、前記第６のトランジスタのドレイン電極は、一定の電位に保たれており、
前記第５のトランジスタのゲート電極は、前記第６のトランジスタのソース電極に電気的に接続され、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第３のトランジスタのソース電極から第３の信号を出力し、
前記第４のトランジスタのソース電極またはドレイン電極の他方から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項３】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ及び抵抗素子を有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのドレイン電極と前記抵抗素子の一方の端子に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記抵抗素子の他方の端子は、一定の電位に保たれており、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第３のトランジスタのソース電極から第３の信号を出力し、
前記第４のトランジスタのソース電極またはドレイン電極の他方から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項４】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第１のバッファ回路及び第２のバッファ回路を有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのドレイン電極と前記第５のトランジスタのソース電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第５のトランジスタのゲート電極と前記第５のトランジスタのドレイン電極は、一定の電位に保たれており、
前記第３のトランジスタのソース電極は、前記第１のバッファ回路の入力端子に電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第２のバッファ回路の入力端子に電気的に接続され、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のバッファ回路の出力端子から第３の信号を出力し、
前記第２のバッファ回路の出力端子から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項５】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第１のバッファ回路及び第２のバッファ回路を有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのドレイン電極と前記第５のトランジスタのソース電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第５のトランジスタのドレイン電極と、前記第６のトランジスタのゲート電極と、前記第６のトランジスタのドレイン電極は、一定の電位に保たれており、
前記第５のトランジスタのゲート電極は、前記第６のトランジスタのソース電極に電気的に接続され、
前記第３のトランジスタのソース電極は、前記第１のバッファ回路の入力端子に電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第２のバッファ回路の入力端子に電気的に接続され、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のバッファ回路の出力端子から第３の信号を出力し、
前記第２のバッファ回路の出力端子から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項６】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、抵抗素子、第１のバッファ回路及び第２のバッファ回路を有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのドレイン電極と前記抵抗素子の一方の端子に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記抵抗素子の他方の端子は、一定の電位に保たれており、
前記第３のトランジスタのソース電極は、前記第１のバッファ回路の入力端子に電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第２のバッファ回路の入力端子に電気的に接続され、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のバッファ回路の出力端子から第３の信号を出力し、
前記第２のバッファ回路の出力端子から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項７】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのソース電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第３のトランジスタのドレイン電極は、一定の電位に保たれており、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のトランジスタのドレイン電極から第３の信号を出力し、
前記第４のトランジスタのソース電極またはドレイン電極の他方から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項８】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と、前記第３のトランジスタのドレイン電極と、前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのソース電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のトランジスタのドレイン電極から第３の信号を出力し、
前記第４のトランジスタのソース電極またはドレイン電極の他方から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項９】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ及び第５のトランジスタを有し、
前記第１のトランジスタのゲート電極は、前記第５のトランジスタのゲート電極と、前記第５のトランジスタのドレイン電極と、前記第３のトランジスタのドレイン電極と、前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのソース電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第３のトランジスタのゲート電極は、前記第５のトランジスタのソース電極に電気的に接続され、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のトランジスタのドレイン電極から第３の信号を出力し、
前記第４のトランジスタのソース電極またはドレイン電極の他方から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項１０】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第１のバッファ回路及び第２のバッファ回路を有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのソース電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第３のトランジスタのドレイン電極は、一定の電位に保たれており、
前記第１のトランジスタのドレイン電極は、前記第１のバッファ回路の入力端子に電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第２のバッファ回路の入力端子に電気的に接続され、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のバッファ回路の出力端子から第３の信号を出力し、
前記第２のバッファ回路の出力端子から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項１１】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第１のバッファ回路及び第２のバッファ回路を有し、
前記第１のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と、前記第３のトランジスタのドレイン電極と、前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのソース電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第１のトランジスタのドレイン電極は、前記第１のバッファ回路の入力端子に電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第２のバッファ回路の入力端子に電気的に接続され、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のバッファ回路の出力端子から第３の信号を出力し、
前記第２のバッファ回路の出力端子から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項１２】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第１のバッファ回路及び第２のバッファ回路を有し、
前記第１のトランジスタのゲート電極は、前記第５のトランジスタのゲート電極と、前記第５のトランジスタのドレイン電極と、前記第３のトランジスタのドレイン電極と、前記第４のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのソース電極は、前記第２のトランジスタのドレイン電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第３のトランジスタのソース電極に電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第４のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極は、一定の電位に保たれており、
前記第３のトランジスタのゲート電極は、前記第５のトランジスタのソース電極に電気的に接続され、
前記第１のトランジスタのドレイン電極は、前記第１のバッファ回路の入力端子に電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第２のバッファ回路の入力端子に電気的に接続され、
前記第１のトランジスタのゲート電極に第１の信号が入力され、
前記第２のトランジスタのゲート電極に第２の信号が入力され、
前記第１のバッファ回路の出力端子から第３の信号を出力し、
前記第２のバッファ回路の出力端子から第４の信号を出力し、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項６のいずれか一項において、
第１の容量素子と第２の容量素子を有し、
前記第１の容量素子の一方の端子は、前記第３のトランジスタのソース電極に電気的に接続され、
前記第２の容量素子の一方の端子は、前記第４のトランジスタのソース電極またはドレイン電極の他方に電気的に接続され、
前記第１の容量素子の他方の端子と前記第２の容量素子の他方の端子は、一定の電位に保たれていることを特徴とする半導体装置。
【請求項１４】
請求項７乃至請求項１２のいずれか一項において、
第１の容量素子と第２の容量素子を有し、
前記第１の容量素子の一方の端子は、前記第１のトランジスタのドレイン電極に電気的に接続され、
前記第２の容量素子の一方の端子は、前記第４のトランジスタのソース電極またはドレイン電極の他方に電気的に接続され、
前記第１の容量素子の他方の端子と前記第２の容量素子の他方の端子は、一定の電位に保たれていることを特徴とする半導体装置。
【請求項１５】
請求項１乃至請求項１４のいずれか一項に記載の前記半導体装置を用いることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の技術に関する。半導体装置とは、画素に液晶素子を用いてなる液晶表示装置、及びエレクトロルミネッセンス（ＥＬ）素子を始めとした発光素子を用いてなる表示装置を含む。また、前記表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路等を含む。さらに、シフトレジスタ回路、ラッチ回路、バッファ回路、レベルシフト回路などをはじめとするパルス出力回路、およびアンプなどをはじめとする増幅回路を含む。
【０００２】
【従来の技術】
近年、ガラス基板などの絶縁体上に半導体薄膜を形成した半導体装置、特に薄膜トランジスタ（以下、ＴＦＴと表記）を用いた液晶表示装置をはじめとするアクティブマトリクス型表示装置は、多くの製品に利用され、普及している。アクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の輝度を制御することによって映像の表示を行っている。
【０００３】
さらに、ポリシリコンＴＦＴを用いて、画素部及び周辺回路を同一基板上に一体形成する技術が発展してきている。前記技術は、装置の小型化、低消費電力化に大いに貢献しており、それに伴って、前記技術の応用分野の拡大が著しい携帯情報端末の表示部等に用いられている。
【０００４】
ここで、ポリシリコンＴＦＴを用いて画素部の周辺回路を同一基板上にした例を図１０を用いて説明する。なお図１０には、表示装置に用いられる半導体装置の一例として、ソース信号線駆動回路を示し、その構成と動作について、以下に説明する。
【０００５】
図１０において、ソース信号線駆動回路は、クロック信号（Ｓ−ＣＫ）、クロック反転信号（Ｓ−ＣＫＢ）、スタートパルス（ＳＰ）に従って順次サンプリングパルスを出力するパルス出力回路１００１を複数段有してなるシフトレジスタ１０００を有する。また、前記サンプリングパルスの入力に従って、３ビットのデジタル映像信号（ＤＡＴＡ１〜３）の保持を行う第１ラッチ回路１００２と、ラッチパルス（Ｌａｔｃｈ  Ｐｕｌｓｅ）の入力に従ってデジタル映像信号の保持を行う第２のラッチ回路１００３とを有する。さらに、デジタル映像信号をアナログ映像信号に変換するためのＤ／Ａ変換回路１００４とを有する。
【０００６】
また、特に図示していないが、バッファなどを有していても良く、さらにデジタル映像信号のビット数は３ビットに限定しない。
【０００７】
次いで、前記ソース信号線駆動回路の動作について以下に簡単に説明する。クロック信号（Ｓ＿ＣＫ）、反転クロック信号（Ｓ＿ＣＫＢ）およびスタートパルス（Ｓ＿ＳＰ）の入力に従い、シフトレジスタ１０００は、順次サンプリングパルスを出力する。そして、第１のラッチ回路１００２においては、サンプリングパルスが入力されるタイミングに従って、デジタル映像信号（ＤＡＴＡ１〜３）を保持する。この動作が１水平期間分完了した後、水平帰線期間内にラッチパルス（Ｌａｔｃｈ  Ｐｕｌｓｅ）が入力され、第１のラッチ回路１００２に保持されている１水平期間分のデジタル映像信号は、一斉に第２のラッチ回路１００３へと転送される。その後Ｄ／Ａ変換回路１００４にデジタル映像信号が入力され、各階調に対応した電圧信号へと変換され、ソース信号線（Ｓ０００１〜Ｓ最終）へと書き込まれる。
【０００８】
【発明が解決しようとする課題】
上述した半導体装置には、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路が多く用いられている。しかし、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を同一の絶縁表面上に形成するということは、互いに逆の導電型を有するＴＦＴを同一の絶縁表面上に形成するということであるため、どうしても製造工程が複雑になってしまう。その結果、半導体装置のコストの上昇や歩留まりの低下を招いてしまう。
【０００９】
そこで、全てのＴＦＴを単極性とした半導体装置が考案されている。全てのＴＦＴを単極性とすると、該ＴＦＴの製造工程において、不純物元素を添加する工程などの作製工程の一部を省略して、コストの上昇や歩留まりの低下の影響を抑制することができる。
【００１０】
そして、全てのＴＦＴを単極性とした半導体装置の例を図５を用いて説明する。図５（A）には、単極性のＴＦＴによって構成したシフトレジスタを示す。前記シフトレジスタは、クロック信号とスタートパルスに従ってサンプリングパルスを出力するパルス出力回路５００を複数段用いて構成される。図５（Ｂ）には、Ｎチャネル型ＴＦＴを用いて構成したパルス出力回路５００の回路図を示す。
【００１１】
図５（Ｂ）において、単極性のＴＦＴによって論理回路を構成する場合、例えば、Ｎチャネル型ＴＦＴを用いる場合には、高電位側電源に接続したＮチャネル型ＴＦＴのしきい値により、出力信号（ＳＲ  ＯＵＴ）の振幅が、入力信号（ｉｎ＿Ｌ、ｉｎ＿Ｒ）の振幅に比べて減衰するという問題点がある。図５（Ｂ）に示したパルス出力回路５００は、ブートストラップ法によってそのような問題を解決したものである。
【００１２】
なお本明細書では、デジタル回路を扱うので、入出力電位はＨｉまたはＬｏの２値によって表される。Ｎチャネル型とＰチャネル型では、ＨｉとＬｏの意味が逆になるため、活性電位、非活性電位という言葉を用いてもよい。さらに、活性電位とは、Ｎチャネル型トランジスタだけで構成されている回路におけるＨｉの電位または、Ｐチャネル型トランジスタだけで構成されている回路におけるＬｏの電位を指すものとする。また、非活性電位とは、Ｎチャネル型トランジスタだけで構成されている回路におけるＬｏの電位または、Ｐチャネル型トランジスタだけで構成されている回路におけるＨｉの電位を指すものとする。
【００１３】
Ｈｉ／Ｌｏあるいは活性電位／非活性電位は、必ずしも電源電位（ＶＤＤ／ＶＳＳ）と一致する必要はなく、２値としてみた場合に一致すれば良い。例えば、Ｎチャネル型トランジスタによってＶＤＤよりもしきい値分だけ下がった電位もＨｉの電位に含まれる。また、振幅補償回路等によってＶＤＤ／ＶＳＳに回復することが出来るような電位は、同じＨｉ／Ｌｏあるいは活性電位／非活性電位の電位と考える。
【００１４】
次いで、図５（B）に示す回路の動作について簡単に説明する。ここで、回路を構成する単極性のＴＦＴとは、Ｎチャネル型ＴＦＴであるとし、そのしきい値電圧は一律、ＶｔｈＮであるとする。ただし、これは回路を構成しているＴＦＴをＮチャネル型に限定するものではない。回路を構成するＴＦＴとして、Ｐチャネル型のみを用いることもできる。
【００１５】
回路動作の説明をする際に、ＴＦＴの動作について述べる場合もあるが、ＴＦＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を超え、ＴＦＴのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることをいい、ＴＦＴがＯＦＦするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース領域とドレイン領域とが非導通状態となることをいうものとする。
【００１６】
また、ＴＦＴの接続を説明するのに、「ゲート電極、入力電極、出力電極」と「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴのソース領域とドレイン領域とは、ＴＦＴの構成上明確に区別することが難しいため、信号の入出力を説明する際には、入力電極、出力電極と呼び、ＴＦＴの電極の電位の関係について説明する際には、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶことにする。
【００１７】
さらに、説明の際の信号の振幅は、ＶＤＤ−ＶＳＳとし、高電位側電源をＶＤＤ、低電位側電位をＶＳＳとする。また、ＶｔｈＮ＜（ＶＤＤ−ＶｔｈＮ）を満たす。また、各電位の関係を簡単にするためにＶＳＳ＝０［Ｖ］として考える。ただし、実際に回路を駆動する場合はこの限りでない。
【００１８】
図５（Ｂ）において、ｎ段のパルス出力回路のｍ段目（１＜ｍ≦ｎ）におけるＴＦＴ５０１、５０４のゲート電極にはｍ−１段目の出力パルスが入力されて（ｍ＝１、すなわち第１段目の場合、ＳＰが入力される）Ｈｉ電位となり、ＴＦＴ５０１、５０４がＯＮする。これにより、ＴＦＴ５０５のゲート電極の電位はＶＤＤ側に引き上げられ、その電位が（ＶＤＤ−ＶｔｈＮ）となったところでＴＦＴ５０１がＯFFし、浮遊状態となる（ただし、ＶｔｈＮ＜（ＶＤＤ−ＶｔｈＮ））。従ってＴＦＴ５０５がＯＮする。
【００１９】
一方、ＴＦＴ５０２、５０３のゲート電極にはこの時点ではパルスが入っておらずＬｏ電位のままであるので、ＯＦＦしている。よってＴＦＴ５０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、ＴＦＴ５０５の入力電極から入力されるＣＫはＨｉ電位になるのに伴い、出力端子（ＳＲ  Ｏｕｔ）の電位がＶＤＤ側に引き上げられる。
【００２０】
ここで、ＴＦＴ５０５のゲート電極と出力電極間は、容量手段５０７を設けてあり、さらに今、ＴＦＴ５０５のゲート電極は浮遊状態にあるため、出力端子（ＳＲ  Ｏｕｔ）の電位が上昇するのに伴い、ブートストラップによってＴＦＴ５０５のゲート電極の電位は（ＶＤＤ−ＶｔｈＮ）からさらに引き上げられる。これにより、ＴＦＴ５０５のゲート電極の電位は、（ＶＤＤ＋ＶｔｈＮ）よりも高い電位をとる。よって出力端子（ＳＲ  Ｏｕｔ）の電位は、ＴＦＴ５０５のしきい値によって電位が低下することなく、完全にＶＤＤまで上昇する。
【００２１】
同様にして、ｍ＋１段目においてはＳ−ＣＫＢに従ってパルスが出力される。ｍ＋１段目の出力パルスは、ｍ段目に帰還してＴＦＴ５０２、５０３のゲート電極に入力される。ＴＦＴ５０２、５０３のゲート電極がＨｉ電位となってＯＮすることにより、ＴＦＴ５０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ５０５がＯＦＦする。同時にＴＦＴ５０６のゲート電極の電位がＨｉ電位となってＯＮし、ｍ段目の出力端子（ＳＲ  Ｏｕｔ）の電位はＬｏ電位となる。
【００２２】
続いて、単極性のＴＦＴによってラッチ回路を構成した例を図６（A）に示す。点線枠６０１で示す回路が第１のラッチ回路、点線枠６０２で示す回路が第２のラッチ回路にあたる。点線枠６０３で示す回路はバッファ回路である。
【００２３】
第１のラッチ回路６０１は、ＴＦＴ６０４と容量手段６０５とを有し、ＴＦＴ６０４の入力電極には、１ビットのデジタル映像信号（ＤＡＴＡ）が入力され、ＴＦＴ６０４のゲート電極には、サンプリングパルス（Ｓａｍｐ．Ｐｕｌｓｅ）が入力される。サンプリングパルスが入力されると、ＴＦＴ６０４がＯＮし、デジタル映像信号が容量手段６０５に保持される。
【００２４】
第２のラッチ回路６０２は、ＴＦＴ６０６と容量手段６０７とを有し、ＴＦＴ６０６の入力電極には、第１のラッチ回路にて保持されているデジタル映像信号が入力され、ＴＦＴ６０６のゲート電極には、ラッチパルス（Ｌａｔｃｈ  Ｐｕｌｓｅ）が入力される。ラッチパルスが入力されると、ＴＦＴ６０６がＯＮし、デジタル映像信号が容量手段６０７に保持される。
【００２５】
バッファ６０３は、ＴＦＴ６０８〜６１１と容量手段６１２とを有し、ＴＦＴ６０９および６１１のゲート電極には第２のラッチ回路にて保持されているデジタル映像信号が入力されている。ＴＦＴ６０８のゲート電極は、電源ＶＤＤと接続されている。なお、ＴＦＴ６０８の電流能力よりも、ＴＦＴ６０９の電流能力を十分に大きく構成している。
【００２６】
ＴＦＴ６０９および６１１のゲート電極にＨｉ電位が入力されると、ＴＦＴ６１０のゲート電極の電位がＬｏ電位となり、ＴＦＴ６１０がＯＦＦする。一方、ＴＦＴ６１１がＯＮし、出力端子（Ｏｕｔ）にはＬｏ電位が現れる。
【００２７】
ＴＦＴ６０９および６１１のゲート電極にＬｏ電位が入力されると、ＴＦＴ６０９および６１１はともにＯＦＦする。よってＴＦＴ６０８を通じて、ＴＦＴ６１０のゲート電極の電位が上昇し、その電位が（ＶＤＤ−ＶｔｈＮ）となったところで浮遊状態となる。従ってＴＦＴ６１０がＯＮし、出力端子（Ｏｕｔ）の電位が上昇する。それに伴い、容量手段６１２によるＴＦＴ６１０のゲート電極と出力電極間の容量結合により、ＴＦＴ６１０のゲート電極の電位はさらに上昇し、（ＶＤＤ＋ＶｔｈＮ）よりも高い電位となる。よって、出力端子（Ｏｕｔ）には、Ｈｉ電位が現れ、その電位はＶＤＤに等しくなる。
【００２８】
なお、第１のラッチ回路６０１と第２のラッチ回路６０２との間にはバッファを配置しても良い。
【００２９】
ここで、第２のラッチ回路６０２の出力によるバッファ６０３に注目する。ＴＦＴ６０９にはＨｉ電位が入力されてＯｎしている期間は、ＶＤＤ−ＴＦＴ６０８―ＴＦＴ６０９−ＶＳＳ間に電流パスが生ずる。この電流パスは、第２のラッチ回路からＨｉ電流が出力されている間、電流が流れ続けてしまう。つまり、ラッチ回路に入力されたデジタル映像信号がＨｉ電位のときは、最大で１水平期間にわたって電流が流れ続けてしまう。その結果、半導体装置の消費電力の多大な増加を招いてしまう。
【００３０】
本発明は上記の問題点を鑑みてなされたものであり、単極性のＴＦＴで構成された半導体装置において、消費電力の低減した半導体装置を提供することを課題とする。
【００３１】
【課題を解決するための手段】
図６(Ａ)に示したスイッチ用ＴＦＴと容量手段の構成によるラッチ回路は、１入力１出力型である。よって、バッファ６０３も１入力型としていた。バッファ６０３への入力信号がＨｉ電位の時、電流パスが生じないようにする方法としては、図６(Ｂ)に示すように、入力信号(Ｉｎ)に対し、反転入力信号(Ｉｎｂ)を用い、ＴＦＴ６０８、６０９が排他的にＯＮ、ＯＦＦするようにすれば良い。
【００３２】
そこで本発明では、ラッチ回路の出力を、出力、反転出力の２出力型とする構成とした半導体装置を提供する。
【００３３】
図３３に本発明の半導体装置の一例としてラッチ回路を示す。ラッチ回路は、第１の回路１３０１、第２の回路１３０２、および容量手段１３０３、１３０４を有する。図３３に示す本発明のラッチ回路は、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）の入力に対し、出力(Ｄａｔａ  Ｏｕｔ)、反転出力(Ｄａｔａ  Ｏｕｔ＿ｂ)の２出力を得る点に特徴がある。
【００３４】
第１の回路１３０１には、シフトレジスタより出力されるサンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)とデジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)が入力される。また、第１の回路１３０１には、高電位側電源ＶＤＤと低電位側電源ＶＳＳが接続されている。第１の回路１３０１からは反転出力（Ｄａｔａ Ｏｕｔ＿b）が出力される。なお、第１の回路１３０１には、高電位側電源ＶＤＤが設けなくてもよい。
【００３５】
反転出力（Ｄａｔａ Ｏｕｔ＿ｂ）には容量手段１３０３が接続されている。この容量手段１３０３は、特に出力信号を保持する必要が無い場合や、後段の回路構成によっては、設けなくてもよい。
【００３６】
第２の回路１３０２には、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)とデジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)が入力される。第２の回路１３０２からは出力（Ｄａｔａ Ｏｕｔ）が出力される。
【００３７】
出力（Ｄａｔａ Ｏｕｔ）には容量手段１３０４が接続されている。この容量手段１３０４は、後段の回路構成によってはなくてもよい。
【００３８】
さらに、第１の回路１３０１及び第２の回路１３０２は以下の５つの条件を満たすものとする。
【００３９】
（１）第１の回路、および第２の回路を構成するＴＦＴは全て単極性である。
（２）第１の回路において、貫通電流が流れるのは、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)とデジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)の両方がＨｉの場合のみである。
（３）第１の回路において、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＨｉのとき、反転出力（Ｄａｔａ Ｏｕｔ＿b）には、デジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)の反転信号が出力される。
（４）第２の回路において、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＨｉのとき、出力（Ｄａｔａ Ｏｕｔ）には、デジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)が出力される。
（５）第１の回路、および第２の回路において、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏのとき、出力（Ｄａｔａ Ｏｕｔ）および反転出力（Ｄａｔａ Ｏｕｔ＿b）は、浮遊状態である。
【００４０】
（２）において、貫通電流は高電位側電源ＶＤＤと低電位側電源ＶＳＳ間の貫通電流、またはサンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)と低電位側電源ＶＳＳ間の貫通電流であるとする。
【００４１】
（３）または（４）において、反転出力（Ｄａｔａ Ｏｕｔ＿b）または出力（Ｄａｔａ Ｏｕｔ）がＨｉであるとは、しきい値補償機能を有するバッファ回路によって反転出力（Ｄａｔａ Ｏｕｔ＿b）または出力（Ｄａｔａ Ｏｕｔ）が高電位側電源ＶＤＤに回復することができる電位であることをいう。
【００４２】
また、（３）または（４）において、反転出力（Ｄａｔａ Ｏｕｔ＿b）または出力（Ｄａｔａ Ｏｕｔ）がＬｏであるとは、バッファ回路によって反転出力（Ｄａｔａ Ｏｕｔ＿b）または出力（Ｄａｔａ Ｏｕｔ）が低電位側電源ＶＳＳと同じ電位とすることができる電位であることをいう。
【００４３】
（５）において、出力（Ｄａｔａ Ｏｕｔ）および反転出力（Ｄａｔａ Ｏｕｔ＿b）は浮遊状態であるとは、厳密に浮遊状態である必要はない。出力（Ｄａｔａ Ｏｕｔ）および反転出力（Ｄａｔａ Ｏｕｔ＿b）の電位が、後段の回路を含めて、所定の時間（代表的には１水平期間など）保持される程度のインピーダンスを有すればよい。
【００４４】
本発明は、上記の性質を満たす回路の構成を含む半導体装置を提供する。また本発明は、デジタル映像信号の入力に対して、非反転出力、反転出力の２出力が得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パスの発生を最小限に抑えることが出来る半導体装置を提供する。さらに、上述した構成を用いることにより、消費電力を低減した半導体装置を提供する。
【００４５】
【発明の実施の形態】
本発明の半導体装置の一例としてラッチ回路を図１に示し、その構成と動作について説明する。
【００４６】
図１に示すラッチ回路は、ＴＦＴ１０１〜１０５、および容量手段１０６、１０７を有する。ＴＦＴ１０１、１０３、１０４のゲート電極には、シフトレジスタより出力されるサンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)が入力され、ＴＦＴ１０２のゲート電極およびＴＦＴ１０４の入力電極には，デジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)が入力される。ＴＦＴ１０５の入力電極とゲート電極は、高電位側電源ＶＤＤに接続され、ＴＦＴ１０５の出力電極とＴＦＴ１０１の出力電極は、ＴＦＴ１０３の入力電極に接続され、ＴＦＴ１０１の入力電極は、ＴＦＴ１０２の出力電極に接続され、ＴＦＴ１０２の入力電極は、低電位側電源ＶＳＳに接続されている。
【００４７】
この構成の特徴としては、デジタル映像信号の入力に対し、出力(Ｄａｔａ  Ｏｕｔ)、反転出力(Ｄａｔａ  Ｏｕｔ＿ｂ)の２出力を得る点である。
【００４８】
次いで、図１に示したラッチ回路の動作について説明する。なお、サンプリングパルスおよびデジタル映像信号の、入力時の振幅はいずれもＶＤＤ−ＶＳＳ間とする。
【００４９】
シフトレジスタより出力されたサンプリングパルスが、ＴＦＴ１０１、１０３、１０４のゲート電極に入力され、ＴＦＴ１０１、１０３、１０４がＯＮする。入力されているデジタル映像信号がＨｉ電位のとき、ＴＦＴ１０２のゲート電極にＨｉ電位が入力されてＯＮする。
【００５０】
このとき、ＴＦＴ１０２、１０３がともにＯＮし、貫通電流が流れる。ＴＦＴ１０２およびＴＦＴ１０３の電流能力を、ＴＦＴ１０５の電流能力よりも十分に高くしておくことにより、ＴＦＴ１０１、１０５の出力電極、つまり反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)にはＬｏ電位が現れる。出力端子(Ｄａｔａ  Ｏｕｔ)には、デジタル映像信号がＴＦＴ１０４を通じてそのままＨｉ電位が出力される。
【００５１】
一方、入力されているデジタル映像信号がＬｏ電位のとき、ＴＦＴ１０２のゲート電極にはＬｏ電位が入力されてＯＦＦする。よって、反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)にはＨｉ電位が現れる。出力端子(Ｄａｔａ  Ｏｕｔ)には、デジタル映像信号がＴＦＴ１０４を通じてそのままＬｏ電位が出力される。
【００５２】
以上の動作が順次、１水平周期分行われる。出力端子(Ｄａｔａ  Ｏｕｔ)および反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)に出力された信号は、それぞれ容量手段１０６、１０７によって、帰線期間までの間、保持される。なお、後段の回路構成や、水平期間の長さによっては、容量手段１０６、１０７はなくてもよい。
【００５３】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終了すると、ＴＦＴ１０１、１０３、１０４がＯＦＦする。つまり、反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)および出力端子(Ｄａｔａ  Ｏｕｔ)は浮遊状態となる。
【００５４】
また、図１に示した本発明のラッチ回路においては、ＶＤＤ−ＴＦＴ１０１−ＴＦＴ１０２−ＶＳＳ間に電流パスが生ずるのは、サンプリングパルスが入力されており、かつデジタル映像信号がＨｉ電位の時に限られる。
【００５５】
ここで、出力端子(Ｄａｔａ  Ｏｕｔ)側に現れる出力信号の振幅は、ＴＦＴ１０１のしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となる。また、反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)側に現れる出力信号の振幅は、ＴＦＴ１０２のしきい値の影響を受けるため、同様に(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となる。しかし、ラッチ回路の後段にバッファ回路を設けることにより、ブートストラップを用いて振幅の補償を行うため、問題とはならない。
【００５６】
図１に示した回路において、ＴＦＴ１０１とＴＦＴ１０２の位置を入れ替えても良い。また、図１に示した回路は、課題を解決するための手段で述べた本発明におけるラッチ回路の性質を全て満たす回路となっている。
【００５７】
また、図１ではＴＦＴ１０１、１０２がＮチャネル型の場合を示したが、本発明はこれに限定されない。電源電圧および入出力信号を反転することで、Ｐチャネル型のＴＦＴ１０１、１０２を用いることが出来る。
【００５８】
【実施例】
（実施例１）
本実施例は、実施の形態とは異なる構成のラッチ回路について、図１１を用いて説明する。
【００５９】
図１１は、図１に示した本発明のラッチ回路の接続に小変更を加えたものである。図１１では、図１と対応する箇所には同じ番号を用いる。
【００６０】
図１においては、ＴＦＴ１０５のゲート電極と入力電極が接続されていたが、図１１に示すラッチ回路では、ＴＦＴ１０５のゲート電極と入力電極の間に新たにＴＦＴ１１１が設けられている。ＴＦＴ１１１のゲート電極と入力電極とは電源ＶＤＤに接続されており、ＴＦＴ１１１の出力電極はＴＦＴ１０５のゲート電極と接続されている。
【００６１】
上記構成では、ＴＦＴ１０５のゲート容量を用いたブートストラップによって、ＴＦＴ１０５のゲート電極がＶＤＤよりも電位が上昇する。つまり、図１１に示したラッチ回路は、図１に示したラッチ回路と比較して、ＴＦＴ１０５の電流能力が高く、反転出力端子(Ｄａｔａ  Ｏｕｔ＿b)の立ち上がりが早い。
【００６２】
容量手段１０６、１０７は、後段の回路構成や水平期間の長さによってはなくてもよい。また、ＴＦＴ１０１とＴＦＴ１０２の位置を入れ替えても良い。また、図１１に示した回路は、課題を解決するための手段で述べた本発明におけるラッチ回路の性質を全て満たす回路となっている。
【００６３】
なお、本実施例はＴＦＴがＮチャネル型の場合を示したが、ＴＦＴがＰチャネル型の場合に対しても適用することが出来る。
【００６４】
（実施例２）
本実施例は、実施の形態、実施例１とは異なる構成のラッチ回路について、図１２を用いて説明する。
【００６５】
図１２は、図１に示した本発明のラッチ回路の接続に小変更を加えたものである。図１２では、図１と対応する箇所には同じ番号を用いている。
【００６６】
図１においては、ＴＦＴ１０１の出力電極と電源ＶＤＤとの間にはダイオード接続されたＴＦＴ１０５が接続されていたが、図１２に示すラッチ回路では、ＴＦＴ１０１の出力電極と電源ＶＤＤとの間に、抵抗手段１２１が接続されている。
【００６７】
容量手段１０６、１０７は、後段の回路構成や水平期間の長さによってはなくてもよい。また、ＴＦＴ１０１とＴＦＴ１０２の位置を入れ替えても良い。また、図１２に示した回路は、課題を解決するための手段で述べた本発明におけるラッチ回路の性質を全て満たす回路となっている。
【００６８】
なお、本実施例はＴＦＴがＮチャネル型の場合を示したが、ＴＦＴがＰチャネル型の場合に対しても適用することが出来る。
【００６９】
（実施例３）
本実施例は、実施の形態、実施例１、２とは異なる構成のラッチ回路について、図１３を用いて説明する。
【００７０】
図１３に示した本発明のラッチ回路は、ＴＦＴ１３１〜１３４、および容量手段１３５、１３６を有する。ＴＦＴ１３１、１３３、１３４のゲート電極には、シフトレジスタより出力されるサンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)が入力され、ＴＦＴ１３２のゲート電極およびＴＦＴ１３４の入力電極には，デジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)が入力される。
【００７１】
ＴＦＴ１３３の入力電極は高電位側電源ＶＤＤに接続され、ＴＦＴ１３３の出力電極とＴＦＴ１３１の出力電極とは、反転出力端子（ＤＡＴＡ Ｏｕｔ＿ｂ）に出力される。ＴＦＴ１３１の入力電極はＴＦＴ１３２の出力電極に接続され、ＴＦＴ１３２の入力電極は低電位側電源ＶＳＳに接続されている。
【００７２】
次いで、図１３に示すラッチ回路の動作について、以下に説明する。なお、サンプリングパルスおよびデジタル映像信号の入力時の振幅はいずれもＶＤＤ−ＶＳＳ間とする。
【００７３】
シフトレジスタより出力されたサンプリングパルスが、ＴＦＴ１３１、１３３、１３４のゲート電極に入力され、ＴＦＴ１３１、１３３、１３４がＯＮする。入力されているデジタル映像信号がＨｉ電位のとき、ＴＦＴ１３２のゲート電極にＨｉ電位が入力されてＯＮする。
【００７４】
このとき、ＴＦＴ１３１、１３２、１３３がともにＯＮし、貫通電流が流れる。ＴＦＴ１３１およびＴＦＴ１３２の電流能力を、ＴＦＴ１３３の電流能力よりも十分に高くしておくことにより、ＴＦＴ１３１、１３３の出力電極、つまり反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)にはＬｏ電位が現れる。出力端子(ＤａｔａＯｕｔ)には、デジタル映像信号がＴＦＴ１３４を通じてそのままＨｉ電位が出力される。
【００７５】
一方、入力されているデジタル映像信号がＬｏ電位のとき、ＴＦＴ１３２のゲート電極にはＬｏ電位が入力されてＯＦＦする。よって、反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)にはＨｉ電位が現れる。出力端子(Ｄａｔａ  Ｏｕｔ)には、デジタル映像信号がＴＦＴ１３４を通じてそのままＬｏ電位が出力される。
【００７６】
以上の動作が順次、１水平周期分行われる。出力端子(Ｄａｔａ  Ｏｕｔ)および反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)に出力された信号は、それぞれ容量手段１３５、１３６によって、帰線期間までの間、保持される。なお、後段の回路構成や、水平期間の長さによっては、容量手段１０６、１０７はなくてもよい。
【００７７】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終了すると、ＴＦＴ１３１、１３３、１３４がＯＦＦする。つまり、反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)および出力端子(Ｄａｔａ  Ｏｕｔ)は浮遊状態となる。
【００７８】
また、図１３に示した本発明のラッチ回路においては、ＶＤＤ−ＴＦＴ１３３−ＴＦＴ１３１ーＴＦＴ１３２−ＶＳＳ間に電流パスが生ずるのは、サンプリングパルスが入力されており、かつデジタル映像信号がＨｉ電位の時に限られる。
【００７９】
ここで、出力端子(Ｄａｔａ  Ｏｕｔ)側に現れる出力信号の振幅は、ＴＦＴ１０１のしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となり、反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)側に現れる出力信号の振幅は、ＴＦＴ１０２のしきい値の影響を受けるため、同様に(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となるが、以後、ラッチ回路の後段にバッファ回路を設けることにより、ブートストラップを用いて振幅の補償を行うため、問題とはならない。
【００８０】
なお、図１３に示した回路において、ＴＦＴ１３１とＴＦＴ１３２の位置を入れ替えても良い。また、図１３に示した回路は、課題を解決するための手段で述べた本発明におけるラッチ回路の性質を全て満たす回路となっている。
【００８１】
なお図１３ではＴＦＴ１３１、１３２がＮチャネル型の場合を示したが、本発明はこれに限定されない。電源電圧および入出力信号を反転することで、Ｐチャネル型のＴＦＴ１３１、１３２を用いることが出来る。
【００８２】
（実施例４）
本実施例は、実施の形態、実施例１乃至実施例３とは異なる構成のラッチ回路について、図３０を用いて説明する。
【００８３】
図３０に示すラッチ回路は、図１３に示した本発明のラッチ回路の接続に小変更を加えたものである。図１３においては、ＴＦＴ１３３の入力電極は電源ＶＤＤに接続されていたが、図３０に示すラッチ回路では、ＴＦＴ１３３の入力電極はサンプリングパルスに接続されている。
【００８４】
なお図３０に示すラッチ回路の動作は、実施例３で説明した図１３に示すラッチ回路と同様であるので、本実施例では説明は省略する。
【００８５】
容量手段１３５、１３６は、後段の回路構成や水平期間の長さによってはなくてもよい。また、ＴＦＴ１３１とＴＦＴ１３２の位置を入れ替えても良い。また、図３０に示した回路は、課題を解決するための手段で述べた本発明におけるラッチ回路の性質を全て満たす回路となっている。
【００８６】
なお、本実施例はＴＦＴがＮチャネル型の場合を示したが、ＴＦＴがＰチャネル型の場合に対しても適用することが出来る。
【００８７】
（実施例５）
本実施例は、実施の形態、実施例１乃至実施例４とは異なる構成のラッチ回路について、図３１を用いて説明する。
【００８８】
図３１に示すラッチ回路は、図１３に示した本発明のラッチ回路の接続に小変更を加えたものである。図１３においては、ＴＦＴ１３３の入力電極は電源ＶＤＤに接続されていたが、図３１に示すラッチ回路では、ＴＦＴ１３３の入力電極はサンプリングパルスに接続されている。さらに、本発明のラッチ回路には、ＴＦＴ１４１が設けられており、ＴＦＴ１４１のゲート電極と入力電極にはサンプリングパルスが接続されており、ＴＦＴ１４１の出力電極にはＴＦＴ１３３のゲート電極が接続されている。
【００８９】
なお図３１に示すラッチ回路の動作は、実施例３で説明した図１３に示すラッチ回路と同様であるので、本実施例では説明は省略する。
【００９０】
なお、容量手段１３５、１３６は、後段の回路構成や水平期間の長さによってはなくてもよい。また、ＴＦＴ１３１とＴＦＴ１３２の位置を入れ替えても良い。
また、図３０に示した回路は、課題を解決するための手段で述べた本発明におけるラッチ回路の性質を全て満たす回路となっている。
【００９１】
なお、本実施例はＴＦＴがＮチャネル型の場合を示したが、ＴＦＴがＰチャネル型の場合に対しても適用することが出来る。
【００９２】
（実施例６）
本実施例は、実施の形態、実施例１乃至実施例５とは異なる構成のラッチ回路の構成とその動作について、図１４を用いて説明する。
【００９３】
図１４は、実施の形態にて説明した構成でなる回路を第１のラッチ回路とし、第２のラッチ回路およびバッファまでを構成した例である。第１のラッチ回路１１０１は、ＴＦＴ１１１１〜１１１５および容量手段１１１６、１１１７とを有し、第２のラッチ回路１１０２は、ＴＦＴ１１１８、１１１９および容量手段１１２０、１１２１とを有し、バッファ回路１１０３は、ＴＦＴ１１２２〜１１２５および容量手段１１２６でなるインバータと、ＴＦＴ１１２７〜１１３０および容量手段１１３１でなるインバータとを有する。
【００９４】
１水平周期分のサンプリングが終了した後の帰線期間中に、ラッチパルス(Ｌａｔｃｈ  Ｐｕｌｓｅ)が入力されると、第２のラッチ回路１１０２におけるＴＦＴ１１１８、１１１９がＯＮし、第１のラッチ回路１１０１において、容量手段１１１６、１１１７にて保持されている信号が、第２のラッチ回路１１０２における容量手段１１２０、１１２１に書き込まれる。
【００９５】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終了すると、ＴＦＴ１１１１、１１１３、１１１４がＯＦＦする。よって、ＴＦＴ１１１８、１１１９の入力電極は浮遊状態となる。続いて、ラッチパルス(Ｌａｔｃｈ  Ｐｕｌｓｅ)が入力されると、ＴＦＴ１１１８、１１１９がＯＮし、容量手段１１２０、１１２１に信号が書き込まれるが、このとき、ＴＦＴ１１１８、１１１９の入力電極に電流の供給源が接続されていないため、前述の動作は、容量手段１１１６、１１１７、１１２０、１１２１における電荷の移動のみによって行われることになる。よって容量手段１１２０、１１２１への書き込みが十分に行われるようにするためには、容量手段１１１６、１１１７は大きく設計しておくのが望ましい。
【００９６】
続いて、第２のラッチ回路１１０２からの出力信号は、バッファ回路１１０３へと入力される。バッファ回路１１０３は、２つのインバータを対に配置したものであるので、ここでは、ＴＦＴ１１２２〜１１２５および容量手段１１２６で構成されたインバータ一方のみの動作について述べる。
【００９７】
第２のラッチ回路１１０２の一方の出力(Ｄａｔａ  Ｏｕｔ２)がＨｉ電位のとき、ＴＦＴ１１２２のゲート電極にＨｉ電位が入力されてＯＮする。一方、ＴＦＴ１１２３、１１２５のゲート電極には、第２のラッチ回路１１０２の他方の出力(Ｄａｔａ  Ｏｕｔ２＿ｂ)であるＬｏ電位が入力されてＯＦＦする。よって、ＴＦＴ１１２４のゲート電極の電位が上昇する。
【００９８】
このとき、ＴＦＴ１１２２のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)であるので、ＴＦＴ１１２４のゲート電極の電位が(ＶＤＤ−２×ＶｔｈＮ)となったところで、ＴＦＴ１１２２のゲート・ソース間電圧がそのしきい値を下回り、ＯＦＦする。よってＴＦＴ１１２４のゲート電極は、その時点で一時浮遊状態となる。
【００９９】
ここで、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ)であるならば、ＴＦＴ１１２４がＯＮし、バッファ１１０３の出力端子(Ｄａｔａ  Ｏｕｔ３)にはＨｉ電位が現れるので、電位が上昇する。さらに、ＴＦＴ１１２４のゲート電極と出力電極との間には容量手段１１２６を有し、今、ＴＦＴ１１２４のゲート電極は浮遊状態であるので、出力端子(Ｄａｔａ  Ｏｕｔ３)の電位上昇に伴い、容量結合によってＴＦＴ１１２４のゲート電極の電位がさらに上昇する。
【０１００】
その結果、ＴＦＴ１１２４のゲート電極の電位が、(ＶＤＤ＋ＶｔｈＮ)よりも高くなると、出力端子にＨｉ電位が現れ、その電位はＴＦＴ１１２４のしきい値の影響を受けることなく、ＶＤＤに等しくなる。
【０１０１】
一方、第２のラッチ回路１１０２の一方の出力(Ｄａｔａ  Ｏｕｔ２)がＬｏ電位のとき、ＴＦＴ１１２２のゲート電極にはＬｏ電位が入力されてＯＦＦする。一方、ＴＦＴ１１２３、１１２５のゲート電極には、第２のラッチ回路１１０２の他方の出力(Ｄａｔａ  Ｏｕｔ２＿ｂ)であるＨｉ電位が入力されてＯＮする。よってＴＦＴ１１２４のゲート電極の電位はＬｏ電位となってＯＦＦし、出力端子(Ｄａｔａ  Ｏｕｔ３)にはＬｏ電位が現れる。
【０１０２】
ＴＦＴ１１２７〜１１３０および容量手段１１３１でなるインバータについても動作は同様であり、一方の出力端子(Ｄａｔａ  Ｏｕｔ３)にＨｉ電位が現れるときは、他方の出力端子(Ｄａｔａ  Ｏｕｔ３＿ｂ)にはＬｏ電位が現れる。
【０１０３】
本実施例で示したラッチ回路においては、第１のラッチ回路〜第２のラッチ回路において、ＴＦＴのしきい値分の振幅減衰が生ずるため、電源電圧がある程度高い必要がある。そこで、第１のラッチ回路の出力を、一旦バッファを介して振幅の補償を行う構成としても良い。
【０１０４】
なお、本実施例において、容量手段１１２０、１１２１はなくともよい。容量手段１１２０、１１２１によって保持される情報は、ラッチパルス(ＬａｔｃｈＰｕｌｓｅ)により、ＴＦＴ１１１８、１１１９がＯＮすると、そのままバッファ回路１１０３の出力端子（Ｄａｔａ  Ｏｕｔ３およびＤａｔａ  Ｏｕｔ３＿ｂ）に伝達される。バッファ回路１１０３の出力電位は、ブートストラップに用いられる容量手段１１２６、１１３１によって保持されるため、これを用いてデータをラッチしても良い。
【０１０５】
なお、本実施例はＴＦＴがＮチャネル型の場合を示したが、ＴＦＴがＰチャネル型の場合に対しても適用することが出来る。
【０１０６】
本実施例は実施の形態、実施例１乃至実施例５と自由に組み合わせて実施することが可能である。
【０１０７】
（実施例７）
前述した実施例６においては、第１のラッチ回路からの出力は、直ちに第２のラッチ回路に入力され、振幅減衰の補償は、第２のラッチ回路の後段に配置されたバッファ回路が行っている。但しこの場合、動作電圧が低く、かつＴＦＴのしきい値が大きい場合、元の振幅に対してしきい値分の減衰による影響が大きく、ラッチ回路において正常な保持動作が行われないことが考えられる。
【０１０８】
そこで本実施例では、第１のラッチ回路の後段に振幅補償用バッファ回路を追加した構成をする構成の半導体装置について説明する。
【０１０９】
図３２に本発明の半導体装置の構成を示す。点線枠１２０１で囲まれた部分は、実施の形態で説明した第１のラッチ回路であり、ＴＦＴ１２１１〜１２１５、および容量手段１２１６、１２１７を有している。
【０１１０】
点線枠１２０２で囲まれた部分が、第１のラッチ回路からの出力振幅を補償するための、振幅補償用バッファ回路であり、ＴＦＴ１２１８〜１２２２、および容量手段１２２０、１２２３を有している。
【０１１１】
次いで、図３２に示した半導体装置の動作について説明する。ここで、ＴＦＴ１２１８、１２１９および容量手段１２２０で構成される回路と、ＴＦＴ１２２１、１２２２および容量手段１２２３で構成される回路とは、入力される信号の極性が逆であることを除いて、上述した実施例で説明した動作と同様の動作をする。そのため本実施例では、ＴＦＴ１２１８、１２１９および容量１２２０で構成される回路のみの動作について説明する。
【０１１２】
第１のラッチ回路１２０１に、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)とデジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)とが入力され、第１の出力信号(Ｄａｔａ  Ｏｕｔ)および第２の出力信号(Ｄａｔａ  Ｏｕｔ＿ｂ)が出力される。
【０１１３】
ＴＦＴ１２１４の出力電極から出力される信号を第１の出力信号、ＴＦＴ１２１３の出力電極から出力される信号を第２の出力信号とする。第２の出力信号は、第１の出力信号に対して反転した極性を有する。
【０１１４】
第１のラッチ回路に入力されるデジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)がＨｉ電位のとき、第１の出力信号はＨｉ電位、第２の出力信号はＬｏ電位であり、第１のラッチ回路に入力されるデジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)がＬｏ電位のとき、第１の出力信号はＬｏ電位、第２の出力信号はＨｉ電位である。
【０１１５】
ここで、第１および第２の出力信号の振幅は、第１のラッチ回路にてＴＦＴ１２１３、１２１４のしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となっている。つまりＶｔｈＮだけ、振幅の減衰を生じている。
【０１１６】
第１の出力信号がＬｏ電位、第２の出力信号がＨｉ電位である場合、ＴＦＴ１２１８のゲート電極にはＨｉ電位が入力され、ＴＦＴ１２１９のゲート電極にはＬｏ電位が入力される。
【０１１７】
一方、第１のラッチ回路でサンプリング期間が終了すると、サンプリングパルスはＬｏ電位となり、ＴＦＴ１２１４、１２１３がＯＦＦする。よって、ＴＦＴ１２１８、１２１９のゲート電極は、その瞬間の電位を容量手段１２１６、１２１４によって保持されつつ、浮遊状態となる。
【０１１８】
このときのＴＦＴ１２１８のゲート電極の電位はＨｉ電位、すなわち(ＶＤＤ−ＶｔｈＮ)であり、ＴＦＴ１２１９のゲート電極の電位はＶＳＳである。よって、ＴＦＴ１２１８はＯＮし、ＴＦＴ１２１８の出力電極の電位が上昇する。このとき、ＴＦＴ１２１９はＯＦＦする。
【０１１９】
ここで、容量手段１２２０による、ＴＦＴ１２１８のゲート電極と出力電極間の容量結合によってブートストラップが働き、ＴＦＴ１２１８のゲート電極の電位は(ＶＤＤ−ＶｔｈＮ)からさらに上昇して、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位をとる。よって、ＴＦＴ１２１８の出力電極の電位、すなわちバッファ出力(Ｄａｔａ  Ｏｕｔ')の電位は、ＶＤＤに等しくなる。
【０１２０】
一方、ＴＦＴ１２１８のゲート電極にＬｏ電位が入力され、ＴＦＴ１２１８のゲート電極にＨｉ電位が入力されると、バッファ出力はＬｏ電位となる。
【０１２１】
以上の動作が、ＴＦＴ１２２１、１２２２および容量手段１２２３によって構成される回路においても同様になされ、バッファ出力がＨｉ電位のとき、反転バッファ出力(Ｄａｔａ  Ｏｕｔ＿ｂ')はＬｏ電位となり、バッファ出力がＬｏ電位のとき、反転バッファ出力はＨｉ電位となる。
【０１２２】
よって、第１のラッチ回路の出力の振幅が補償され、正常にＶＤＤ−ＶＳＳ間の振幅が得られ、第２のラッチ回路へと入力することが出来る。
【０１２３】
ここで、ＴＦＴ１２１８のゲート電極と出力電極間にブートストラップが働くとき、同時にＴＦＴ１２１９のゲート電極も浮遊状態となっているため、特に容量手段を設けない場合にも、ＴＦＴ１２１９それ自身のゲート・ドレイン間容量によって、ＴＦＴ１２１９のゲート電極の電位が上昇する可能性がある。これによって、ＴＦＴ１２１９がＯＮすると、誤動作を招くため、ＴＦＴ１２１９のゲート・ドレイン間につく容量は小さくする、すなわちＴＦＴ１２１９のサイズをＴＦＴ１２１８よりも小さくする等の対策があると望ましい。
【０１２４】
図３２において、容量手段１２１６、１２１７の容量は小さい方が好ましい。これは、容量手段１２１６、１２１７の容量が大きいと、ブートストラップによるＴＦＴ１２１８、１２２１のゲート電極の上昇幅が小さくなってしまうためである。特に、容量手段１２１６、１２１７は設けなくても良い。その場合も、バッファ出力(Ｄａｔａ  Ｏｕｔ)および反転バッファ出力(Ｄａｔａ  Ｏｕｔ＿ｂ)の電位は、容量手段１２２０および１２２３によって、それぞれ保持されるので問題はない。
【０１２５】
なお、本実施例はＴＦＴがＮチャネル型の場合を示したが、ＴＦＴがＰチャネル型の場合に対しても適用することが出来る。
【０１２６】
本実施例は実施の形態、実施例１乃至実施例６と自由に組み合わせて実施することが可能である。
【０１２７】
（実施例８）
本実施例においては、同一基板上に画素部および画素部周辺に設ける駆動回路のＴＦＴを同じに作製する方法について説明する。なお、例として液晶表示回路の作製工程を挙げるが、もちろん本発明は液晶表示装置に限定されるものではない。
【０１２８】
まず、図７（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラス、耐熱性プラスチックから成る基板３００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜などの絶縁膜から成る下地膜３００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜３００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜３００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜３００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１２９】
島状半導体層３００３〜３００５は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層３００３〜３００５の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１３０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【０１３１】
次いで、島状半導体層３００３〜３００５を覆うゲート絶縁膜３００６を形成する。ゲート絶縁膜３００６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とO2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１３２】
そして、ゲート絶縁膜３００６上にゲート電極を形成するための第１の導電膜３００７と第２の導電膜３００８とを形成する。本実施例では、第１の導電膜３００７をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜３００８をＷで１００〜３００[nm]の厚さに形成する。
【０１３３】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタル（ＴａＮ）を１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１３４】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１３５】
なお、本実施例では、第１の導電膜３００８をＴａ、第２の導電膜３００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜３００７を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００８をＷとする組み合わせ、第１の導電膜３００７を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００８をＡｌとする組み合わせ、第１の導電膜３００７を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００８をＣｕとする組み合わせ等が挙げられる。
【０１３６】
次に、レジストによるマスク３００９〜３０１２を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１３７】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３０１３〜３０１６（第１の導電層３０１３ａ〜３０１６ａと第２の導電層３０１３ｂ〜３０１６ｂ）を形成する。このとき、ゲート絶縁膜３００６においては、第１の形状の導電層３０１３〜３０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域３０１７が形成される。（図７（Ｂ））
【０１３８】
続いて、図７（Ｃ）に示すように、レジストマスク３００９〜３０１２は除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層３０１８〜３０２１（第１の導電層３０１８ａ〜３０２１ａと第２の導電層３０１８ｂ〜３０２１ｂ）を形成する。このとき、ゲート絶縁膜３００６においては、第２の形状の導電層３０１８〜３０２１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域３０２２が形成される。
【０１３９】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１４０】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層３０１８〜３０２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３０２３〜３０２５が形成される。第１の不純物領域３０２３〜３０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図７（Ｃ））
【０１４１】
そして、図７（Ｄ）に示すように画素部ＴＦＴになる部分をレジストマスク３０２６で覆った上での第２のドーピング処理を行う。このとき、画素部ＴＦＴは全てレジストマスクで覆わずに外側を開けてドーピングを行う。第２のドーピング処理は、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図７（Ｄ）で島状半導体層に形成された第１の不純物領域３０２３〜３０２５内に新たな不純物領域３０１７〜３０２９を形成する。ドーピングは、第２の形状の導電層３０１８、３０１９を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第１の導電層３０１８ａ、３０１９ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域３０３０、３０３１が形成される。この第３の不純物領域３０３０、３０３１に添加されたリン（Ｐ）の濃度は、第１の導電層３０１８ａ、３０１９ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層３０１８ａ、３０１９ａのテーパー部と重なる半導体層において、第１の導電層３０１８ａ、３０１９ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１４２】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層３０１８〜３０２１がゲート電極として機能する。
【０１４３】
レジストマスク３０２６を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層３０１８〜３０２１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜３０３２（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい（図８（Ａ））。
【０１４４】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い（図８（Ａ））。
【０１４５】
次いで、図８（Ｂ）のように第１の層間絶縁膜３０３２は酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上にアクリルなどの有機絶縁物材料から成る第２の層間絶縁膜３０３３を形成する。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚で形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１４６】
また、第２の層間絶縁膜３０３３として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機ＳｉＯ2やプラズマＣＶＤ法で作製したＳｉＯ2（ＰＣＶＤ‐ＳｉＯ2）、ＳＯＧ（Spin on Glass；塗布珪素酸化膜）等が用いられる。
【０１４７】
２つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域３０２７〜３０２９、およびソース信号線（図示せず）、およびゲート信号線（図示せず）、電流供給線（図示せず）、およびゲート電極３０１８〜３０２１に達する（図示せず）コンタクトホールをそれぞれ形成する。
【０１４８】
また、配線３０３４〜３０３７として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３００[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパターンニングして形成する。勿論、他の導電性材料を用いても良い。画素電極３０３８については、表示装置を反射方とする場合には、反射性の高い材料にて形成する。この場合、配線と同じに形成しても良い。一方、透過型である場合には、酸化インジウム錫（Indium Tin Oxside：ＩＴＯ）等の透明導電膜材料を用いて形成する。図８（Ｂ）の状態まで完了したものを、本明細書ではアクティブマトリクス基板と呼ぶ。
【０１４９】
続いて、対向基板３０３９を用意する。対向基板３０３９には、遮光膜３０４１が形成される。この遮光膜は、クロム（Ｃｒ）などを用いて、１００[nm]〜２００[nm]の厚さで形成する。
【０１５０】
一方、画素部においては図８（Ｃ）のように対向電極３０４１が形成される。対向電極は、ＩＴＯの透明導電性材料を用いて形成する。また、可視光の透過率を高く保つために対向電極の膜厚は１００[nm]〜１２０[nm]で形成することが望ましい。
【０１５１】
アクティブマトリクス基板と対向基板とに、配向膜３０４２、３０４３を形成する。配向膜３０４２、３０４３の膜厚は、３０[nm]〜８０[nm]が望ましい。また、配向膜としては、例えば日産化学社製ＳＥ７７９２などを用いることができる。プレチルト角の高い配向膜を用いると、アクティブマトリクス方式により駆動される液晶表示装置の駆動時にディスクリネーションの発生を抑制することができる。
【０１５２】
続いて、配向膜３０４２、３０４３をラビングする。ラビング方向は、液晶表示装置が完成したときに、左巻きのＴＮ（Twisted Nematic）配向となるようにするのが望ましい。
【０１５３】
本実施例においては特に図示しないが、スペーサを画素内に散布もしくはパターンニングにより形成して、セルギャップの均一性を向上させることも可能である。本実施例においては、感光性樹脂膜を製膜、パターンニングして４．０[μm]の高さのスペーサを形成した。
【０１５４】
続いて、シール剤３０４４により、アクティブマトリクス基板と対向基板とを貼り合わせる。シール剤としては、熱硬化型のシール剤である三井化学社製ＸＮ−２１Ｓを用いた。シール剤中にはフィラーを混入する。なお、フィラーの高さは４．０[μm]とする。その後、シール剤が硬化した後に、アクティブマトリクス基板と対向基板とを、所望のサイズに同時に分断する。
【０１５５】
続いて、液晶材料３０４５を注入する。液晶材料としては、高速応答特性を考慮すると、低粘度のものが望ましい。本実施例においては、配向制御の容易なネマチック液晶を用いる。勿論、高速応答な可能な強誘電性液晶、反強誘電性液晶を用いても良い。
【０１５６】
液晶材料の注入が終了したのち、注入口をＵＶ硬化型樹脂等を用いて封止する。その後、公知の方法により偏光板を貼り付ける。最後に、基板上に形成された素子は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する（図８（Ｃ））。このような出荷できる常態までにした状態を本明細書中では液晶表示装置と呼ぶ。
【０１５７】
また、本明細書中で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（ソース信号線、容量配線）、マスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１５８】
実施例ではＮＭＯＳ構成のＴＦＴを示したが、このようなＴＦＴを使って図１で示すようなラッチ回路を形成することができる。
【０１５９】
なお、本実施例では、書き込み用ＴＦＴは、ダブルゲート構造で示したが、シングルゲート構造やトリプルゲート構造でも構わないし、マルチゲート構造でも構わない。
【０１６０】
なお、本実施例においては、ＴＦＴの型式としてはトップゲート型ＴＦＴを例に挙げて説明しているが、その他に、図２６(Ａ)に示すような活性層の下側にゲート電極を形成したボトムゲート型ＴＦＴ、あるいは図２６(Ｂ）に示すような、活性層を挟み込むように、上下にゲート電極を有するデュアルゲート型ＴＦＴを用いても実施が可能である。
【０１６１】
本実施例は、実施の形態、実施例１乃至実施例７と自由に組み合わせて実施することが可能である。
【０１６２】
（実施例９）
本実施例においては、実施の形態に示した回路、実施例１乃至実施例７に示した回路、実施例８で示したＴＦＴの作製工程を参考にして、ＴＦＴを作製し実際に表示装置（半導体装置）を作成した例について述べる。
【０１６３】
図２（A）に表示装置の概略図を示す。基板２００の中央部に、画素部２０１が配置されている。画素部２０１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路２０２および、ゲート信号線を制御するための、ゲート信号線駆動回路２０７が配置されている。ゲート信号線駆動回路２０７は、図２（A）では画素部２０１の両側に対称配置されているが、画素部２０１の片側のみに配置しても良い。
【０１６４】
ソース信号線駆動回路２０２、ゲート信号線駆動回路２０７を駆動するために外部より入力される信号は、ＦＰＣ２１０を介して入力される。本実施例においては、ＦＰＣ２１０より入力される信号は、その電圧振幅が小さいため、本実施例では、レベルシフタ２０６によって電圧振幅の変換を受けた上で、ソース信号駆動回路２０２、およびゲート信号線駆動回路２０７へと入力される。
【０１６５】
図２（Ａ）において、破線Ａ−Ａ’の断面図を図２（B）に示す。基板２００上には、画素部２０１、ソース信号線駆動回路２０２、ゲート信号線駆動回路（図示せず）が形成されている。基板２００と対向基板２１１とは、シール剤２１２を用いて貼り合わされ、基板間のギャップには液晶が注入される。液晶の注入後は、図２（A）に示すように、封止剤２１３によって、注入口を密閉する。
【０１６６】
引きまわし配線２２１は、異方導電性フィルム２２３を介して、ＦＰＣ２１０が有するＦＰＣ側配線２２２と電気的に接続される。異方導電性フィルム２２３には、図２（C）に示すような導電性のフィラー２２４が含まれており、基板２００とＦＰＣ２１０とを熱圧着することで、基板２００の引きまわし配線２２１と、ＦＰＣ２１０上のＦＰＣ側配線２２２とが、導電性フィラー２２４によって電気的に接続される。
【０１６７】
ソース信号線駆動回路２０２の構成を図３に示す。点線枠３００で示されるシフトレジスタは、クロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス出力回路３０１を複数段用いて構成される。第１のラッチ回路３０２〜第２のラッチ回路３０３〜バッファ回路３０４は、実施例１にて図１１に示したものを用いている。図３のソース信号線駆動回路には、３ビットのデジタル映像信号（ＤＡＴＡ１〜ＤＡＴＡ３）が入力される。よって、第１のラッチ回路３０２〜第２のラッチ回路３０３〜バッファ回路３０４は、３組が並列に配置され、１つのパルス出力回路３０１から出力されるサンプリングパルスによって、同時に３ビットずつのデジタル映像信号の保持を行う。
【０１６８】
Ｄ／Ａ変換回路３０５に関しては、本明細書中では特に図示していないが、従来用いられている抵抗分割型、容量型など、いずれの形式のものを用いても良い。
【０１６９】
Ｄ／Ａ変換回路３０５にて、３ビットのデジタル映像信号は８階調のアナログ映像信号へと変換され、それぞれ、ソース信号線（Ｓ０００１〜Ｓ最終）へと書き込まれる。
【０１７０】
なお、外部より入力される信号は、ＩＣ等の集積回路より出力されるため、近年の低電圧化に伴い、３[Ｖ]〜５[Ｖ]程度の低電圧振幅の信号である場合が多いため、それぞれのレベルシフタ３０６〜３０９によって、高電圧振幅への信号へと変換されたあと、駆動回路へと入力される。
【０１７１】
ゲート信号線駆動回路２０７の構成を図４に示す。点線枠４００に示されるシフトレジスタは、クロック信号とスタートパルスとに従ってゲート信号線選択パルスを選択するパルス出力回路４０１を複数段用いて構成される。ゲート信号線の負荷が大きい場合には、すなわち、シフトレジスタより出力されるゲート信号線選択パルスが、直接ゲート信号線の電位をＨｉ電位、Ｌｏ電位と切り替えるだけの駆動能力を有していない場合、バッファ４０４を用いる必要がある。
【０１７２】
なお、外部より入力される信号は、ＩＣ等の集積回路より出力されるため、近年の低電圧化に伴い、３[Ｖ]〜５[Ｖ]程度の低電圧振幅の信号である場合が多いため、それぞれのレベルシフタ４０１、４０２によって、高電圧振幅への信号へと変換されたあと、駆動回路へと入力される。
【０１７３】
本実施例は、実施の形態、実施例１乃至実施例７と自由に組み合わせて実施することが可能である。
【０１７４】
（実施例１０）
実施例８に示した工程は、画素および周辺の駆動回路はＮチャネル型ＴＦＴを用いて構成する場合の例として説明したが、本発明はＰチャネル型TFTを用いて作製することも出来る。
【０１７５】
Ｎチャネル型TFTの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネル型TFTの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域を設ける必要はなく、この場合より簡単な工程で作成することが可能である。
【０１７６】
図９（Ａ）に示すように、実施例８に従って、ガラスや耐熱性プラスチックなどを用いた絶縁基板３１０１上に下地膜３１０２を形成し、次いで島状の半導体層３１０３〜３１０５、ゲート絶縁膜３１０６、導電層３１０７、３１０８を形成する。ここで、導電層３１０７、３１０８はここでは積層構造としているが、特に単層であってもかまわない。
【０１７７】
次いで、図９（Ｂ）に示すように、レジストによるマスク３１０９〜３１１２を形成し、第１のエッチング処理を行う。実施例８においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜３１０６においては、エッチングによって２０[nm]〜５０[nm]程度薄くなった領域３１１７が形成される。
【０１７８】
続いて、図９（Ｃ）に示すように、島状の半導体層にＰ型を付与する不純物元素を添加するために第１のドーピング処理を行う。導電層３１１３〜３１１６を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。Ｐ型を付与する不純物元素としては、ボロン（Ｂ）等が代表的である。ここでは、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、半導体中の不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１７９】
レジストとなるマスクを除去して、図９（D）の状態を得る。以後、実施例８における図８（Ｂ）以降の工程に従って作製する。
【０１８０】
本実施例は、実施の形態、実施例１乃至実施例７、実施例９と自由に組み合わせて実施することが可能である。
【０１８１】
（実施例１１）
本実施例は、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法の例を示す。
【０１８２】
ガラス基板上に下地膜として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行った。
【０１８３】
レーザアニ-ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜の照射した。
【０１８４】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。こうして、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。本実施例では、ＹＶＯ4レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射した。
【０１８５】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図１５に示す。
【０１８６】
レーザ４００１から射出されたレーザ光（ＹＶＯ4レーザの第２高調波）は、ミラー４００２を経由して、凸レンズ４００３に入射する。レーザ光は凸レンズ４００３に対して斜めに入射させる。このようにすることで、非点収差などの収差により焦点位置がずれ、照射面またはその近傍において楕円状ビーム４００６を形成することができる。
【０１８７】
そして、このようにして形成される楕円状ビーム４００６を照射しながら、例えば４００７で示す方向または４００８で示す方向にガラス基板４００５を移動させた。こうして、ガラス基板４００５上に形成された半導体膜４００４において、楕円状ビーム４００６を相対的に移動させながら照射した。
【０１８８】
なお、楕円状ビーム４００６の相対的な走査方向は、楕円状ビーム４００６の長軸に垂直な方向とした。
【０１８９】
本実施例では、凸レンズ４００３に対するレーザ光の入射角φを２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板４００５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行った。
【０１９０】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した結果を図１６に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図１６は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０１９１】
このように、本実施例の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜を半導体活性層として用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１９２】
さらに、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１９３】
なお、半導体膜の広い範囲に楕円状ビーム４００６を照射するため、楕円状ビーム４００６をその長軸に垂直な方向に走査して半導体膜に照射する場合（以下、スキャンと表記する）を、複数回行っている。ここで、一回のスキャン毎に、楕円状ビーム４００６の位置は、その長軸に平行な方向にずらされる。また、隣接するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１９４】
楕円状ビーム４００６の位置を、一回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１６に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム４００６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１６に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム４００６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値をＤとする。
【０１９５】
このとき、オーバーラップ率ＲOL[%]を式（１）で定義する。
【０１９６】
【数１】
ＲOL＝（１−ｄ／Ｄ）×１００・・・・式（１）
【０１９７】
本実施例ではオーバーラップ率ＲOLを０[%]とした。
【０１９８】
本実施例で作製された半導体膜は実施例８および実施例１０で示したＴＦＴ作製工程に、また後述する実施例１７および実施例１８のＴＦＴの作製工程に適用することができる。
【０１９９】
（実施例１２）
本実施例は、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法において、実施例１１とは異なる例を示す。
【０２００】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例１１と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。続いて、レーザアニール法により、半導体膜の結晶性の向上を行った。
【０２０１】
レーザアニ-ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図１５で示した光学系における凸レンズ４００３に対するレーザ光の入射角φを２０°として、２００μｍ×５０μｍの楕円状ビームを形成した。ガラス基板４００５を５０ｃｍ／ｓの速度で移動させながら、前記楕円状ビームを照射して、半導体膜の結晶性の向上を行った。
【０２０２】
なお、楕円状ビーム４００６相対的な走査方向は、楕円状ビーム４００６の垂直な方向とした。
【０２０３】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した。その結果を図１７に示す。図１７は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０２０４】
このように、本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０２０５】
さらに、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０２０６】
なお、半導体膜の広い範囲に楕円状ビーム４００６を照射するため、楕円状ビーム４００６をその長軸に垂直な方向に走査して半導体膜に照射する場合（スキャン）を、複数回行っている。ここで、一回のスキャン毎に、楕円状ビーム４００６の位置は、その長軸に平行な方向にずらされる。また、隣接するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０２０７】
楕円状ビーム４００６の位置を、一回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１７に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム４００６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１７に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム４００６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値をＤとする。
【０２０８】
このとき、式（１）と同様にオーバーラップ率ＲOL[%]を定義する。本実施例ではオーバーラップ率ＲOLを０[%]とした。
【０２０９】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図１８に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出した後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図１８に点線で示した。
【０２１０】
本実施例の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は６．１６ｃｍ-1である。
【０２１１】
図１８の結果により、本実施例に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性に比べて単結晶シリコンに近いことがわかる。
【０２１２】
本実施例で作製された半導体膜は、実施例８、実施例１０のＴＦＴの作製工程に適用することができる。
【０２１３】
（実施例１３）
本実施例では、実施例１１に示した手法によって結晶化した半導体膜を用いてＮチャネルＴＦＴを作製した例について、図１５、図１９および図２１を用いて説明する。
【０２１４】
本実施例では基板４１２０として、ガラス基板を用い、ガラス基板上に下地膜４１２１として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜４１２１上に半導体膜４１２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図１９（Ａ））
【０２１５】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１５で示した光学系における凸レンズ４００３に対するレーザ光の入射角φを２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜４１２２に照射した。（図１９（Ｂ））
【０２１６】
そして、第１のドーピング処理を行う。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。（図１９（Ｃ））
【０２１７】
続いて、パターニングを行って、半導体膜４１２４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜４１２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成する。次いで、ゲート絶縁膜４１２７上に導電膜として膜厚３０ｎｍのＴａＮ膜４１２８と、膜厚３７０ｎｍのＷ膜４１２９を積層形成する。（図１９（Ｄ））
【０２１８】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。
【０２１９】
そして、レジストからなるマスクを除去して第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。この場合、導電層４１３０、４１３１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域４１３４が形成される。本実施例では第２のド−ピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施例では、材料ガスとしてフォスフィン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１９（Ｅ））
【０２２０】
この工程で、半導体層に不純物領域４１３４が形成される。
【０２２１】
次いで、プラズマＣＶＤ法により第１の層間絶縁膜４１３７として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成した。
【０２２２】
次いで、熱処理により、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。本実施例ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。（図１９（F））
【０２２３】
次いで、第１の層間絶縁膜４１３７上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４１３８を形成する。本実施例では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【０２２４】
そして、熱処理を行うと水素化処理を行うことができる。本実施例では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【０２２５】
２つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。ドライエッチングまたはウェットエッチング法を用いて、Ｎ型の不純物領域４１３７、およびソース信号線（図示せず）、およびゲート信号線（図示せず）、電流供給線（図示せず）、およびゲート電極４１３０に達する（図示せず）コンタクトホールをそれぞれ形成する。
【０２２６】
続いて、各不純物領域と電気的に接続する配線４１３９を形成する。本実施例では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１９（G））
【０２２７】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのＮチャネル型ＴＦＴ４１５１が形成された。
【０２２８】
このＮチャネル型ＴＦＴ４１５１の電気的特性を測定した結果を図２１（Ａ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図２１において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０２２９】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図２１に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、Ｎチャネル型ＴＦＴでは５２４ｃｍ2／Ｖｓとなることがわかる。このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２３０】
本実施例で作製された半導体膜は、実施の形態および実施例１〜実施例７のＴＦＴの作製工程に適用することができる。
【０２３１】
（実施例１４）
本実施例では、実施例１１に示した手法によって結晶化した半導体膜を用いてＰチャネル型ＴＦＴを作製した例について、図１５、図２０および図２１を用いて説明する。
【０２３２】
本実施例では基板４２２０として、ガラス基板を用い、ガラス基板上に下地膜４２２１として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜４２２１上に半導体膜４２２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図２０（Ａ））
【０２３３】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１５で示した光学系における凸レンズ４００３に対するレーザ光の入射角φを２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜４２２２に照射した。（図２０（Ｂ））
【０２３４】
そして、第１のドーピング処理を行う。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。（図２０（Ｃ））
【０２３５】
続いて、パターニングを行って、半導体膜４２２４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜４２２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成する。次いで、ゲート絶縁膜４２２７上に導電膜として膜厚３０ｎｍのＴａＮ膜４２２８と、膜厚３７０ｎｍのＷ膜４２２９を積層形成する。（図２０（Ｄ））
【０２３６】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。
【０２３７】
そして、レジストからなるマスクを除去した後、第２のドーピング処理を行う。第２のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体膜に不純物元素が添加された不純物領域４２３６を形成する。導電層４２３０、４２３１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域４２３６を形成する。本実施例では第２のド−ピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施例では、材料ガスとしてジボラン（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図２０（E））
【０２３８】
以上までの工程で、半導体層に不純物領域４２３６が形成される。
【０２３９】
次いで、プラズマＣＶＤ法により第１の層間絶縁膜４２３７として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｈ＝３．５％）を形成した。
【０２４０】
次いで、熱処理により、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。本実施例ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。（図２０（F））
【０２４１】
次いで、第１の層間絶縁膜４２３７上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４２３８を形成する。本実施例では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【０２４２】
そして、熱処理を行うと水素化処理を行うことができる。本実施例では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【０２４３】
２つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。ドライエッチングまたはウェットエッチング法を用いて、Ｎ型の不純物領域４２３７、およびソース信号線（図示せず）、およびゲート信号線（図示せず）、電流供給線（図示せず）、およびゲート電極４２３０に達する（図示せず）コンタクトホールをそれぞれ形成する。
【０２４４】
続いて、各不純物領域と電気的に接続する配線４２３９を形成する。本実施例では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図２０（G））
【０２４５】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのＰチャネル型ＴＦＴ４２５２が形成された。
【０２４６】
このＰチャネル型ＴＦＴ４２５２の電気的特性を測定した結果を図２１（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図２１において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０２４７】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図２１に示したように電気的特性の良いＴＦＴが得られる。特に移動度がＰチャネル型ＴＦＴでは２０５ｃｍ2／Ｖｓとなることがわかる。このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２４８】
本実施例で作製された半導体膜は、実施の形態および実施例１〜実施例７のＴＦＴの作製工程に適用することができる。
【０２４９】
（実施例１５）
本実施例では、実施例１３とは異なる方法で半導体膜の結晶化を行い、前記半導体膜を用いてＮチャネルＴＦＴを作製した例について、図１５、図２２〜図２５を用いて説明する。
【０２５０】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例１３と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した（図２２（Ａ））。
【０２５１】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４３４２を得た。（図２２（Ｂ））
【０２５２】
続いて、レーザアニール法により、半導体膜４３４２の結晶性の向上を行う。
【０２５３】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１５で示した光学系における凸レンズ４００３に対するレーザ光の入射角φを２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４３４２の結晶性の向上を行った。こうして半導体膜４３４３を得た。（図２２（Ｃ））
【０２５４】
図２２（Ｃ）の半導体膜の結晶化の後の工程は、実施例７において示した図１９（Ｃ）〜図１９（G）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのＮチャネル型ＴＦＴ４１５１が形成された。これらの電気的特性を測定した。
【０２５５】
上記工程によって作製したＴＦＴの電気的特性を、図２３、図２４、図２５に示す。
【０２５６】
図２３（Ａ）に、図２２（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＮチャネル型ＴＦＴの電気的特性を示す。また、図２４（Ａ）に、図２２（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＮチャネル型ＴＦＴの電気的特性を示す。
【０２５７】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図２３、図２４において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０２５８】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０２５９】
そのため、図２３及び図２４に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図２３では５１０ｃｍ2／Ｖｓ、また、図２４では５９５ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２６０】
また、図２５（Ａ）に、図２２（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＮチャネル型ＴＦＴの電気的特性を示す。
【０２６１】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０２６２】
図２５（Ａ）に示したように電気的特性の良いＴＦＴが得られる。特に移動度がＮチャネル型ＴＦＴでは６５７ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２６３】
本実施例で作製された半導体膜は、実施の形態および実施例１〜実施例７のＴＦＴの作製工程に適用することができる。
【０２６４】
（実施例１６）
本実施例では、実施例１４とは異なる方法で半導体膜の結晶化を行い、前記半導体膜を用いてＰチャネルＴＦＴを作製した例について、図１５、図２２〜図２５を用いて説明する。
【０２６５】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例１４と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した（図２２（Ａ））。
【０２６６】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４３４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４３４２を得た。（図２２（Ｂ））
【０２６７】
続いて、レーザアニール法により、半導体膜４３４２の結晶性の向上を行う。
【０２６８】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１５で示した光学系における凸レンズ４００３に対するレーザ光の入射角φを２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４３４２の結晶性の向上を行った。こうして半導体膜４３４３を得た。（図２２（Ｃ））
【０２６９】
図２２（Ｃ）の半導体膜の結晶化の後の工程は、実施例８において示した図２０（Ｃ）〜図２０（G）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのＰチャネル型ＴＦＴ４２５２が形成された。これらの電気的特性を測定した。
【０２７０】
上記工程によって作製したＴＦＴの電気的特性を、図２３、図２４、図２５に示す。
【０２７１】
図２３（Ｂ）に、図２２（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＰチャネル型ＴＦＴの電気的特性を示す。また、図２４（Ｂ）に、図２２（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＰチャネル型ＴＦＴの電気的特性を示す。
【０２７２】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図２３、図２４において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０２７３】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０２７４】
そのため、図２３及び図２４に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図２３のＰチャネル型ＴＦＴでは２００ｃｍ2／Ｖｓ、また、図２４でのＰチャネル型ＴＦＴでは１９９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２７５】
また、図２５（Ｂ）に、図２２（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＰチャネルＴＦＴ４１５２の電気的特性を示す。
【０２７６】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０２７７】
図２５（Ｂ）に示したように電気的特性の良いＴＦＴが得られる。特に移動度がＰチャネル型ＴＦＴでは２１９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２７８】
本実施例で作製された半導体膜は、実施の形態および実施例１〜実施例７のＴＦＴの作製工程に適用することができる。
【０２７９】
（実施例１７）
本実施例においては、画素部にＥＬ素子を始めとする発光素子を用いる表示装置の作製工程について説明する。
【０２８０】
ここで、本明細書において発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示す。
【０２８１】
実施例８に示した工程に従い、図８（Ａ）〜図８（Ｂ）に示すように、第１および第２の層間絶縁膜まで形成する。
【０２８２】
続いて、図２７（A）に示すようにコンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチングを用い、不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０２８３】
次に、ＥＬ素子の陽極５００１として、ＩＴＯ等を代表とする透明導電膜を成膜し、所望の形状にパターニングする。Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、所望の形状にパターニングして、配線電極５００２〜５００５および画素電極５００６を形成する。各層の膜厚は、実施例８と同様で良い。画素電極５００６は、先に形成した陽極５００１と重なるようにして形成してコンタクトを取っている。
【０２８４】
続いて、アクリルなどの有機樹脂材料、もしくは無機SiO2やプラズマCVD法で作製したSiO2（PCVD-SiO2）、SOG（Spin on Glass；塗布珪素酸化膜）等の無機材料からなる絶縁膜を形成し、ＥＬ素子の陽極５００１に対応する位置に開口部を形成して第３の層間絶縁膜５００７を形成する。ここで、開口部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。
【０２８５】
開口部の側壁が十分なだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。第２の層間絶縁膜と第３の層間絶縁膜５００７の組み合わせとしては、▲１▼ＰＣＶＤ‐ＳｉＯ2とＰＣＶＤ-ＳｉＯ2、▲２▼ＳＯＧとＳＯＧ、▲３▼ＰＣＶＤ-ＳｉＯ2上のＳＯＧとＰＣＶＤ-ＳｉＯ2、▲４▼アクリルとアクリル、▲５▼ＳｉＯ2上のアクリルとＰＣＶＤ-ＳｉＯ2、▲６▼ＳｉＯ2上のＰＣＶＤ-ＳｉＯ2とアクリルなどが良い。
【０２８６】
次に、ＥＬ層５００８を形成した後、ＥＬ素子の陰極５００９を、セシウム（Ｃｓ）を２[nm]以下の厚さで、および銀（Ａｇ）を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極５００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極５００９を透過して出射される。
【０２８７】
次いで、ＥＬ素子の保護を目的として、保護膜５０１０を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０２８８】
本実施例において、図２７（Ａ）に示した発光装置におけるＥＬ素子の構成の詳細を図２７（B）に示す。ＥＬ素子の陽極５１０１は、ＩＴＯを代表とする透明導電膜でなる。５１０２は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも薄く形成されたＣｓ膜５１０３およびＡｇ膜５１０４である。５１０５が保護膜である。
【０２８９】
ＥＬ素子の陰極側を、きわめて薄い膜厚で形成することにより、ＥＬ層５１０２で発生した光は陰極５１０３、５１０４を透過して上方に出射される。つまり、ＴＦＴが形成されている領域が、発光面の面積を圧迫することがないため、開口率をほぼ１００[％]とすることが出来る。
【０２９０】
以上の工程では、ＥＬ素子の上側を陰極、下側を陽極とした構成について説明したが。ＥＬ層の下側の画素電極をＴｉＮなどで形成し、ＥＬ層の上側の電極をＩＴＯ等で形成することによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。
【０２９１】
また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例と異なり、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光をＴＦＴが形成されている基板側、すなわち下方に出射させる型式とすることも勿論可能である。
【０２９２】
本実施例は、実施の形態及び実施例１乃至実施例７と自由に組み合わせて実施することが可能である。
【０２９３】
（実施例１８）
本実施例においては、実施例１７と異なる方法によって発光素子を用いた表示装置を作製する工程について説明する。
【０２９４】
実施例８に示した作業工程に従い、図８（Ａ）〜図８（Ｂ）に示すように、第１および第２の層間絶縁膜までを形成する。
【０２９５】
続いて、図２８（A）に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０２９６】
次に、配線５２０１〜５２０４、およびＥＬ素子の陽極となる画素電極５２０５を、Ｔｉ膜、Ｔｉを含むＡｌ膜、Ｔｉ膜、および透明導電膜の積層膜として形成する。
【０２９７】
続いて、アクリルなどの有機樹脂材料、もしくは無機SiO2やプラズマCVD法で作製したSiO2（PCVD-SiO2）、SOG（Spin on Glass；塗布珪素酸化膜）等の無機材料からなる絶縁膜を形成し、ＥＬ素子の陽極５２０５に対応する位置に開口部を形成して第３の層間絶縁膜５２０６を形成する。ここで、開口部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。
【０２９８】
開口部の側壁が十分なだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。第２の層間絶縁膜と第３の層間絶縁膜５２０６の組み合わせとしては、▲１▼ＰＣＶＤ‐ＳｉＯ2とＰＣＶＤ-ＳｉＯ2、▲２▼ＳＯＧとＳＯＧ、▲３▼ＰＣＶＤ-ＳｉＯ2上のＳＯＧとＰＣＶＤ-ＳｉＯ2、▲４▼アクリルとアクリル、▲５▼ＳｉＯ2上のアクリルとＰＣＶＤ-ＳｉＯ2、▲６▼ＳｉＯ2上のＰＣＶＤ-ＳｉＯ2とアクリルなどが良い。
【０２９９】
次に、ＥＬ層５２０７を形成した後、ＥＬ素子の陰極５２０８をセシウム（Ｃｓ）を２[nm]以下の厚さで、および銀（Ａｇ）を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極５００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極５００９を透過して出射される。
【０３００】
次いで、ＥＬ素子の保護を目的として、保護膜５２０９を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０３０１】
本実施例において、図２８（Ａ）に示した発光装置におけるＥＬ素子の構成の詳細を図２８（Ｂ）に示す。ＥＬ素子の陽極は、Ｔｉ、Ａｌ、Ｔｉの積層膜である金属膜５３０１およびＩＴＯを代表とする透明電極膜５３０２である。５３０３は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７３０４およびＡｇ膜７３０５である。７３０６が保護膜である。
【０３０２】
本実施例で作製した発光装置は、実施例８で示した発光装置同様、開口率をほぼ１００と出来る利点を有する。さらに、配線電極および画素電極の形成において、Ｔｉ、Ａｌ、Ｔｉの積層でなる金属膜と、透明導電膜とを共通のフォトマスクを用いてパターンニングを行うことが可能であり、フォトマスクの削減、および工程の簡略化が可能となる。
【０３０３】
以上の工程では、ＥＬ層の上側を陰極、下側を陽極とした構成について説明したが、ＥＬ層の下側の画素電極をＴｉＮなどで形成し、ＥＬ層の上側の電極をＩＴＯなどで形成することによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。
【０３０４】
また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例と異なり、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光をＴＦＴが形成されている基板側、すなわち下方に出射させる型式とすることも勿論可能である。
【０３０５】
本実施例は、実施の形態及び実施例１乃至実施例７と自由に組み合わせて実施することが可能である。
【０３０６】
（実施例１９）
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２９に示す。
【０３０７】
図２９（Ａ）は表示装置であり、筐体１４０１、支持台１４０２、表示部１４０３を含む。本発明は表示部１４０３を有する表示装置の駆動回路に適用が可能である。
【０３０８】
図２９（Ｂ）はビデオカメラであり、本体１４１１、表示部１４１２、音声入力１４１３、操作スイッチ１４１４、操作スイッチ１４１５、バッテリー１４１６、受像部１４１７などによって構成されている。本発明は表示部１４１７を有する表示装置の駆動回路に適用が可能である。
【０３０９】
図２９（Ｃ）はノート型のパーソナルコンピュータであり、本体１４２１、筐体１４２２、表示部１４２３、キーボード１４２４などによって構成されている。本発明は表示部１４２３を有する表示装置の駆動回路に適用が可能である。
【０３１０】
図２９（Ｄ）は携帯情報端末であり、本体１４３１、表示部１４３２、操作ボタン１４３３、外部インターフェイス１４３４などによって構成されている。本発明は表示部１４３２を有する表示装置の駆動回路に適用が可能である。
【０３１１】
図２９（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１４４１、表示部１４４２、操作スイッチ１４４３、１４４４などによって構成されている。本発明は表示部１４４２を有する表示装置の駆動回路に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。
【０３１２】
図２９（Ｆ）はデジタルカメラであり、本体１４５１、表示部（Ａ）１４５２、接眼部１４５３、操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテリー１４５６などによって構成されている。本発明は表示部（Ａ）１４５２および表示部（Ｂ）１４５５を有する表示装置の駆動回路に適用が可能である。
【０３１３】
図２９（Ｇ）は携帯電話であり、本体１４６１、音声出力部１４６２、音声入力部１４６３、表示部１４６４、操作スイッチ１４６５、アンテナ１４６６などによって構成されている。本発明は表示部１４６４を有する表示装置の駆動回路に適用が可能である。
【０３１４】
これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。
【０３１５】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０３１６】
本実施例は、実施の形態及び実施例１乃至実施例７と自由に組み合わせて実施することが可能である。
【発明の効果】
本発明によって、デジタル映像信号の入力に対して、非反転出力、反転出力の２出力が得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パスの発生を最小限に抑えることが出来る半導体装置を提供することができる。また、上述した構成を用いることにより、消費電力を低減した半導体装置を提供することができる。
【０３１７】
さらに本発明は、全てのＴＦＴを単極性とした半導体装置を提供することができる。そのため、ＴＦＴの製造工程において、不純物元素を添加する工程などの作製工程の一部を省略して、コストの上昇や歩留まりの低下の影響を抑制することができる半導体装置を提供することが出来る、
【０３１８】
【図面の簡単な説明】
【図１】  本発明の実施形態を示す図。
【図２】  表示装置の概略および断面図。
【図３】  本発明のラッチ回路を用いて構成したソース信号線駆動回路の構成図。
【図４】  ゲート信号線駆動回路の構成図。
【図５】  単極性のＴＦＴを用いて構成したシフトレジスタを示す図。
【図６】  単極性のＴＦＴを用いて構成したラッチ回路およびバッファを示す図。
【図７】  表示装置の作製工程例を示す図。
【図８】  表示装置の作製工程例を示す図。
【図９】  表示装置の作製工程例を示す図。
【図１０】  ソース信号線駆動回路の構成を示す図。
【図１１】  実施形態に小変更を加えた本発明の実施例を示す図。
【図１２】  実施形態に小変更を加えた本発明の実施例を示す図。
【図１３】  実施形態と異なる本発明の実施例を示す図。
【図１４】  本発明を適用したラッチ回路・バッファ回路の構成例を示す図。
【図１５】  実施例８〜１３で用いる光学系の模式図。
【図１６】  実施例８を行った結果のSEM像を示した図。
【図１７】  実施例９を行った結果のSEM像を示した図。
【図１８】  実施例９によって得られた半導体膜のラマン散乱分光の結果を示す図。
【図１９】  単極性TFTの作製工程例を示す図。
【図２０】  単極性TFTの作製工程例を示す図。
【図２１】  実施例１０および１１で作製されたTFTの電気的特性を示す図。
【図２２】  レーザーによる半導体膜の処理の工程例を示す図。
【図２３】  実施例１２および１３で作製されたTFTの電気的特性を示す図。
【図２４】  実施例１２および１３で作製されたTFTの電気的特性を示す図。
【図２５】  実施例１２および１３で作製されたTFTの電気的特性を示す図。
【図２６】  ボトムゲートおよびデュアルゲート構造のＴＦＴの構造を示す図。
【図２７】  発光装置の作製工程例を示す図。
【図２８】  発光装置の作製工程例を示す図。
【図２９】  本発明の適用が可能な電子機器の例を示す図。
【図３０】  実施形態と異なる本発明の実施例を示す図。
【図３１】  実施形態と異なる本発明の実施例を示す図。
【図３２】  第１のラッチ回路の後段に振幅補償用バッファ回路を追加した実施例の回路図。
【図３３】  本発明のラッチ回路の構成。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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