(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置のパワーアップ信号発生回路において、
内部電源電圧レベルを検出し、前記内部電源電圧レベルが一定電圧に到達すれば検出信号を出力する内部電源電圧検出部と、
外部電圧の印加初期にスタートアップ信号を発生するスタートアップ回路部と、
前記スタートアップ信号に応じて出力信号を第１ロジック状態で維持し、以後前記検出信号に応じて外部電圧レベルを検出し、前記外部電圧レベルが所定電圧に到達すれば前記出力信号を第２ロジック状態で出力する外部電源検出部と、
前記検出信号に応じてイネーブルされ、前記外部電源検出部から受信した信号をバッファリングし、パワーアップ信号を出力する出力部と、
前記出力部からの信号が第１ロジック状態の時、前記内部電源電圧レベルの検出結果に関係なくポンピングを行い、前記内部電源電圧を出力する内部電源電圧発生部と、
前記出力部からの信号を受信し、メモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する接続部と
を備えることを特徴とするパワーアップ信号発生回路。
【請求項２】
半導体メモリ装置のパワーアップ信号発生回路において、
内部電源電圧レベルを検出し、前記内部電源電圧レベルが一定電圧に到達すれば検出信号を出力する内部電源電圧検出部と、
外部電圧の印加初期にスタートアップ信号を発生するスタートアップ回路部と、
前記スタートアップ信号に応じて出力信号を第１ロジック状態で維持し、以後前記検出信号に応じて外部電圧レベルを検出し、前記外部電圧レベルが所定電圧に到達すれば前記出力信号を第２ロジック状態で出力する外部電源検出部と、
前記外部電源検出部から受信した信号をバッファリングし、パワーアップ信号を出力する出力部と、
前記出力部からの信号が第１ロジック状態の時、前記内部電源電圧レベルの検出結果に関係なくポンピングを行い、前記内部電源電圧を出力する内部電源電圧発生部と、
前記出力部からの信号を受信し、メモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する接続部と
を備えることを特徴とするパワーアップ信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置のパワーアップ（Ｐｏｗｅｒ−Ｕｐ）信号発生回路に関し、特に初期パワーアップ動作時、メモリセルトランジスタのソースとドレイン及びゲート電圧のカップリング（ｃｏｕｐｌｉｎｇ）によりバックバイアス電圧が上昇し、ラッチ−アップ（ｌａｔｃｈ−ｕｐ）が発生することを防止するため、バックバイアス電圧と外部電源電圧を検出しパワーアップ信号を発生させることによって、パワーアップを安定化させたパワーアップ信号発生回路に関する。
【０００２】
【従来の技術】
図１は、従来技術によるパワーアップ信号発生回路を示す回路図である。図１に示すように、パワーアップ信号発生回路は、電源電圧ＶＣＣと接地電圧ＶＳＳとの間に抵抗ＲとキャパシタンスＣが直列に連結されていて、電源電圧ＶＣＣが印加されると、抵抗ＲとキャパシタンスＣのＲＣ時定数により分圧された電圧がノードＮｄ１に充電される。また、ノードＮｄ１と出力端子との間には、インバータＩＶ１、ＩＶ２が直列に連結されていて、ノードＮｄ１の電圧がインバータＩＶ１のロジックスレショルド電圧Ｖｔより大きくなれば、出力端子で出力されるパワーアップバー信号ＰＵＰＢは「ロウ（ＬＯＷ）」とされる。
【０００３】
一方、パワーアップ動作時、半導体メモリ装置の内部回路は動作せず、この時、パワーアップ信号発生回路は、不安定な状態の内部回路を安定に動作するように初期化される。
【０００４】
【発明が解決しようとする課題】
ところが、上述した構成を有する従来のパワーアップ信号発生回路は、ＲＣ遅延によりパワーアップ信号ＰＵＰＢが発生するため、パワーアップシークエンス（ｓｅｑｕｅｎｃｅ）によって検出されるレベルの差が大きい。
【０００５】
したがって、外部電源電圧が低い状態で内部回路を初期化する場合、初期化が良好に行われないので、電流経路（ｃｕｒｒｅｎｔ  ｐａｔｈ）が発生する恐れがあった。
【０００６】
また、バックバイアス（ｂａｃｋ  ｂｉａｓ）電圧が不安定な状態でパワーアップ動作が行われると、メモリセルトランジスタのソースとドレイン及びゲート電圧のカップリングによりバックバイアス電圧が上昇し、ラッチ−アップが発生するという問題点があった。
【０００７】
そこで、本発明は上記従来のパワーアップ信号発生回路における問題点に鑑みてなされたものであって、本発明の目的は、外部電源電圧の印加時、まず、内部で発生するメモリセルのバックバイアス電圧を検出し、適正レベルに到達した後、外部電源電圧を検出することによって、メモリセルのバックバイアス電圧の未発生に伴う不安定性を除去し、初期スタートアップ回路を用いて外部電源電圧検出部を初期化させることによって、安定したパワーアップ信号を発生させることができるパワーアップ信号発生回路を提供することにある。
【００１０】
また、上記目的を達成するためになされた本発明によるパワーアップ信号発生回路は、半導体メモリ装置のパワーアップ信号発生回路において、内部電源電圧レベルを検出し、前記内部電源電圧レベルが一定電圧に到達すれば検出信号を出力する内部電源電圧検出部と、外部電圧の印加初期にスタートアップ信号を発生するスタートアップ回路部と、前記スタートアップ回路に応じて出力信号を第１ロジック状態で維持し、以後前記検出信号に応じて外部電圧レベルを検出し、前記外部電圧レベルが所定電圧に到達すれば前記出力信号を第２ロジック状態で出力する外部電源検出部と、前記検出信号に応じてイネーブルされ、前記外部電源検出部から受信した信号をバッファリングし、パワーアップ信号を出力する出力部と、前記出力部からの信号が第１ロジック状態の時、前記内部電源電圧レベルの検出結果に関係なくポンピングを行い、前記内部電源電圧を出力する内部電源電圧発生部と、前記出力部からの信号を受信し、メモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する接続部とを備えることを特徴とする。
【００１１】
また、上記目的を達成するためになされた本発明によるパワーアップ信号発生回路は、半導体メモリ装置のパワーアップ信号発生回路において、内部電源電圧レベルを検出し、前記内部電源電圧レベルが一定電圧に到達すれば検出信号を出力する内部電源電圧検出部と、外部電圧の印加初期にスタートアップ信号を発生するスタートアップ回路部と、前記スタートアップ信号に応じて出力信号を第１ロジック状態で維持し、以後前記検出信号に応じて外部電圧レベルを検出し、前記外部電圧レベルが所定電圧に到達すれば前記出力信号を第２ロジック状態で出力する外部電源検出部と、前記外部電源検出部から受信した信号をバッファリングし、パワーアップ信号を出力する出力部と、前記出力部からの信号が第１ロジック状態の時、前記内部電源電圧レベルの検出結果に関係なくポンピングを行い、前記内部電源電圧を出力する内部電源電圧発生部と、前記出力部からの信号を受信し、メモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する接続部とを備えることを特徴とする。
【００１２】
【発明の実施の形態】
次に、本発明にかかるパワーアップ信号発生回路の実施の形態の具体例を図面を参照しながら説明する。
【００１３】
図２は、本発明の第１実施例によるパワーアップ信号発生回路を示すブロック図である。
【００１４】
半導体メモリ装置は、図２に示すように、パワーアップ信号発生回路１００、バックバイアス電圧ＶＢＢ電圧発生部２００、接続部３００、メモリセルアレイ部４００を備え、パワーアップ信号発生回路１００は、ＶＢＢレベル検出部１０２、スタートアップ回路部１０４、外部電源電圧検出部１０６及び出力部１０８を備えている。
【００１５】
ＶＢＢレベル検出部１０２は、バックバイアス電圧ＶＢＢのレベルを検出した検出信号ＰＢＩＡＳ、ＮＢＩＡＳを発生する。
【００１６】
外部電源電圧検出部１０６は、ＶＢＢレベル検出部１０２から受信した検出信号ＰＢＩＡＳ、ＮＢＩＡＳにより制御され、外部電源電圧を検出した検出信号ＰＵＰＢＰを発生し、スタートアップ回路部１０４から発生するスタートアップ信号ＳＴＲＵＰＢにより初期化される。
【００１７】
スタートアップ回路部１０４は、外部電源電圧検出部１０６の初期値を設定するスタートアップ信号ＳＴＲＵＰＢを発生する。
【００１８】
出力部１０８は、ＶＢＢレベル検出部１０２から発生した検出信号ＰＢＩＡＳ、ＮＢＩＡＳにより制御され、外部電源電圧検出部１０６から発生した検出信号ＰＵＰＢＰを受信しバッファリングさせた後、パワーアップ信号ＰＵＰＢを出力する。
【００１９】
接続部３００は、出力部１０８から出力されたパワーアップ信号ＰＵＰＢを受信し、メモリセルアレイ部４００のメモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する。
【００２０】
したがって、外部電源電圧の印加時、まず、内部で発生するメモリセルのバックバイアス電圧ＶＢＢを検出し、適正レベルに到達すると、外部電源電圧を検出し、パワーアップ信号ＰＵＰＢを発生させることによって、メモリセルのバックバイアス電圧の未発生にともなうラッチアップ現象を除去することができる。また、スタートアップ回路部１０４を用いて外部電源電圧検出部１０６を初期化させることによって、安定したパワーアップ信号を発生させることができる。
【００２１】
図３は、図２に示したＶＢＢレベル検出部１０２の回路図である。ＶＢＢレベル検出部１０２は、図３に示すように、電源電圧ＶＣＣとバイアス電圧ＰＢＩＡＳを出力するノードＮｄ１との間に連結され、ゲートに接地電圧ＶＳＳが印加されるＰＭＯＳトランジスタＭＰ１と、ノードＮｄ１とバックバイアス電圧ＶＢＢとの間に連結され、ゲートに接地電圧ＶＳＳが印加されるＮＭＯＳトランジスタＭＮ１と、電源電圧ＶＣＣとノードＮｄ１との間に連結され、ゲートにノードＮｄ１の信号が印加されるＰＭＯＳトランジスタＭＰ２と、電源電圧ＶＣＣとバイアス電圧ＮＢＩＡＳを出力するノードＮｄ２との間に連結され、ゲートにノードＮｄ１の信号が印加されるＰＭＯＳトランジスタＭＰ３と、ノードＮｄ２と接地電圧ＶＳＳとの間に連結され、ゲートに信号ＮＢＩＡＳが印加されるＮＭＯＳトランジスタＭＮ２とで構成される。
【００２２】
ＶＢＢレベル検出部１０２は、バックバイアス電圧ＶＢＢが低くなり、特定レベルに到達すると、ＮＭＯＳトランジスタＭＮ１がオンとされ、電源電圧ＶＣＣからバックバイアス電圧ＶＢＢに電流経路を形成する。したがって、ＰＭＯＳトランジスタＭＰ１−ＭＰ３のサイズ比によりバイアス電圧ＰＢＩＡＳ、ＮＢＩＡＳが発生する。
【００２３】
図４は、図２に示したスタートアップ回路部１０４の回路図である。スタートアップ回路部１０４は、図４に示すように、電源電圧ＶＣＣとノードＮｄ１との間に連結され、ゲートに接地電圧ＶＳＳが印加されるＰＭＯＳトランジスタＭＰ１と、ノードＮｄ１と接地電圧ＶＳＳとの間に連結され、ゲートにノードＮｄ１の信号が印加されるＮＭＯＳトランジスタＭＮ１と、電源電圧ＶＣＣとノードＮｄ２との間に連結され、ゲートに接地電圧ＶＳＳが印加されるＰＭＯＳトランジスタＭＰ２と、ノードＮｄ２と接地電圧ＶＳＳとの間に連結され、ゲートにノードＮｄ１の信号が印加されるＮＭＯＳトランジスタＭＮ２と、ノードＮｄ２とスタートアップ信号ＳＴＲＵＰＢを出力するノードＮｄ３との間に直列に連結されるインバータＩＶ１、ＩＶ２とで構成される。
【００２４】
スタートアップ回路部１０４は、受信された外部電源電圧ＶＣＣによりＰＭＯＳトランジスタＭＰ１がオンとされ、ノードＮｄ１の電位が上昇すると、ＮＭＯＳトランジスタＭＮ２がオンとされ、ノードＮｄ２の電位がだんだん低くなる。この時、ノードＮｄ２の電位がインバータＩＶ１のスレショルド電圧Ｖｔに至ると、出力ノードＮｄ３へ出力されるスタートアップ信号ＳＴＲＵＰＢは、「ロウ」とされる。
【００２５】
つまり、スタートアップ回路部１０４は、外部電源ＶＣＣの印加初期にＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１を介してパワーアップ信号ＰＵＰＢを初期化させる役目をする。
【００２６】
図５は、図２に示した外部電源電圧検出部１０６の回路図である。外部電源電圧検出部１０６は、図５に示すように、電源電圧ＶＣＣとノードＮｄ１との間に直列に連結され、ＶＢＢレベル検出回路部１０２からのバイアス電圧ＰＢＩＡＳとノードＮｄ１により各々制御されるＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ノードＮｄ１と接地電圧との間に連結され、スタートアップ回路部１０４から受信した信号ＳＴＲＵＰＢにより制御されるＮＭＯＳトランジスタＭＮ１と、ノードＮｄ１と接地電圧との間に連結され、ＶＢＢレベル検出部１０２から受信したバイアス電圧ＮＢＩＡＳにより制御されるＮＭＯＳトランジスタＭＮ２と、ノードＮｄ１と接地電圧ＶＳＳとの間にキャパシタ構造で連結されるＮＭＯＳトランジスタＭＮ３と、ノードＮｄ１の信号を受信し、反転された信号をノードＮｄ２へ出力するインバータＩＶ１と、ノードＮｄ２の信号を受信し、反転された信号をノードＮｄ１へ出力するインバータＩＶ３と、ノードＮｄ２の信号を受信し、非反転信号をノードＮｄ３へ出力するバッファＩＶ２と、ノードＮｄ２と電源電圧ＶＣＣとの間にキャパシタ構造で連結されるＰＭＯＳトランジスタＭＰ３とで構成される。
【００２７】
外部電源電圧検出部１０６は、ＶＢＢレベル検出部１０２とスタートアップ回路部１０４の出力信号を入力にして外部電圧を検出するもので、スタートアップ信号ＳＲＴＵＰＢにより初期外部電圧印加時、ノードＮｄ１が「ロウ」とされるようにし、ＶＢＢレベルが特定レベル以下になった時、外部電圧ＶＣＣを検出し出力信号ＰＵＰＢＰを発生させる。
【００２８】
図６は、図２に示した出力部１０８の回路図である。出力部１０８は、図６に示すように、電源電圧ＶＣＣとノードＮｄ１との間に直列に連結され、ＶＢＢレベル検出部１０２からのバイアス電圧ＰＢＩＡＳと外部電源電圧検出部１０６からの出力信号ＰＵＰＢＰにより各々制御されるＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ノードＮｄ１と接地電圧ＶＳＳとの間に連結され、外部電源電圧検出部１０６からの出力信号ＰＵＰＢＰにより制御されるＮＭＯＳトランジスタＭＮ１と、電源電圧ＶＣＣとノードＮｄ２との間に連結され、ノードＮｄ１の信号により制御されるＰＭＯＳトランジスタＭＰ３と、ノードＮｄ２と接地電圧ＶＳＳとの間に直列に連結され、ノードＮｄ１の信号とＶＢＢレベル検出部１０２からのバイアス電圧ＮＢＩＡＳにより各々制御されるＮＭＯＳトランジスタＭＮ２、ＭＮ３と、ノードＮｄ２と出力ノードＮｄ３との間に直列に連結されるインバータＩＶ１、ＩＶ２とで構成される。
【００２９】
出力部１０８は、ＶＢＢレベル検出部１０２の出力をワンエンドクロックインバータの入力として、初期外部電圧印加時、出力が「ハイ（ＨＩＧＨ）」とされるように経路を形成し、出力が「ロウ」に遷移する経路は、ＶＢＢレベル検出回路部１０２の出力により制御されるようにしている。
【００３０】
ＶＢＢ電圧発生部２００は、出力部１０８から出力された信号ＰＵＰＢが「ハイ」の場合、レベル検出の結果に関係なく強制的にポンピングが行われるようにする。
【００３１】
図７は、図２に示した接続部３００の回路図である。接続部３００は、出力部１０８から出力された信号ＰＵＰＢにより制御されるＮＭＯＳトランジスタＭＮ１〜ＭＮ３で構成され、信号ＰＵＰＢにより、パワーアップ時、メモリセルトランジスタのソースＶＢＬＲ、ゲートＶＰＰ及びドレインＶＰＬＴ電圧が同一電位となるようにする。
【００３２】
図８は、図２に示したメモリセルアレイ部４００の単位メモリセル回路図で、１つのＮＭＯＳトランジスタと１つのキャパシタとで構成される。このような構成では、外部電圧を印加すると、スタートアップ回路部１０４により出力部１０８の出力信号ＰＵＰＢが「ハイ」とされる。この際、ＶＢＢ電圧発生部２００は、パワーアップ信号ＰＵＰＢが「ハイ」であるから、ＶＢＢポンピング動作を行い、ＶＢＢ電圧を低めることになる。反面、ワードライン駆動電圧ＶＰＰ、ビットライン駆動電圧ＶＢＬＲ及びセルプレート電圧ＶＰＬＴは、接続部３００のＮＭＯＳトランジスタＭＮ１〜ＭＮ３により外部電圧ＶＣＣからＮＭＯＳトランジスタのスレショルド電圧Ｖｔだけドロップ（ｄｒｏｐ）されリニア（ｌｉｎｅａｒ）状に上昇する。したがって、セルトランジスタの４つの端子から見ると、ソース、ゲート及びドレインは、同一電位であり、バックバイアス電圧はネガティブであるから、バルク（ｂｕｌｋ）とソース、ドレイン間のＰＮ接合ダイオードがオンとされる場合は発生しない。
【００３３】
従来のトリプルウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）構造では、初期外部電圧印加時、ＶＢＢ電位がディープ（ｄｅｅｐ）Ｎウェル内のＰウェルバイアス電位とのカップリングにより上昇することになる。この際、上昇したＶＢＢ電圧によりラッチ−アップ現象が発生し得る。
【００３４】
まず、スタートアップ回路部１０４の出力信号が「ロウ」とされ、ＶＢＢ電圧が特定レベルに到達すると、ＶＢＢレベル検出部１０２からＶＢＢレベルを検出したバイアス電圧ＰＢＩＡＳ、ＮＢＩＡＳが発生し、外部電源検出部１０６では外部電圧を検出した信号ＰＵＰＢＰを発生する。
【００３５】
もし外部電圧が予め定めた特定レベル以上である場合、外部電源電圧検出部１０６のノードＮｄ１がインバータＩＶ１のロジックスレショルド電圧Ｖｔ以上となり、パワーアップ信号ＰＵＰＢが「ロウ」とされる。パワーアップ信号ＰＵＰＢが「ロウ」とされると、チップ内部のすべてのレジスタが初期化し、メモリセルのバックバイアス電圧が安定化し、安定した動作を保障できる状態になる。
【００３６】
図９は、本発明の第２実施例によるパワーアップ信号発生回路を示すブロック図である。半導体メモリ装置は、図９に示すように、パワーアップ信号発生回路１１０、ＶＢＢ電圧発生部２１０、接続部３１０、メモリセルアレイ部４１０を備え、パワーアップ信号発生回路１１０は、ＶＢＢレベル検出部１１２、スタートアップ回路部１１４、外部電源電圧検出部１１６及び出力部１１８を備える。
【００３７】
図９に示した本発明の第２実施例では、ＶＢＢレベル検出部１１２から発生する検出信号ＰＢＩＡＳ、ＮＢＩＡＳが外部電源電圧検出部１１６のみに入力されるように構成された点が図２に示した本発明の第１実施例と異なる。
【００３８】
第１実施例と同様に、ＶＢＢレベル検出部１１２は、バックバイアス電圧レベルを検出した検出信号ＰＢＩＡＳ、ＮＢＩＡＳを発生する。
【００３９】
また、外部電源電圧検出部１１６は、ＶＢＢレベル検出部１１２から受信した検出信号ＰＢＩＡＳ、ＮＢＩＡＳにより制御され、外部電圧を検出した検出信号ＰＵＰＢＰを発生する。さらに、スタートアップ回路部１１４から発生するスタートアップ信号ＳＴＲＵＰＢにより初期化する。
【００４０】
また、スタートアップ回路部１１４は、外部電源電圧検出部１１６の初期値を設定する初期化信号ＳＴＲＵＰＢを発生する。
【００４１】
また、出力部１１８は、外部電源電圧検出部１１６から出力された検出信号ＰＵＰＢＰを受信しバッファリングした後、パワーアップ信号ＰＵＰＢを出力する。
【００４２】
また、接続部３１０は、出力部１１８から出力されたパワーアップ信号ＰＵＰＢを受信し、メモリセルアレイ部４１０のメモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する。
【００４３】
図１０は、本発明の第３実施例によるパワーアップ信号発生回路を示すブロック図である。同図に示すように、パワーアップ信号発生回路１２０と接続部３２０とメモリセルアレイ部４２０とを備える半導体メモリ装置において、パワーアップ信号発生回路１２０は、スタートアップ回路部１２４、外部電源電圧検出部１２６及び出力部１２８を備えている。
【００４４】
図１０に示した本発明の第３実施例では、ＶＢＢレベル検出部１１２を使用しない点が、図２に示した本発明の第１実施例と異なる。
【００４５】
外部電源電圧検出部１２６は、トランジスタのアクティブ抵抗比により外部電圧を検出した信号ＰＵＰＢＰを発生する。
即ち、図１０における外部電源電圧検出部１２６の回路構成は図５を変更して、図２におけるＶＢＢレベル検出部１１２を使うかわりに、「トランジスタのアクティブ抵抗比により外部電圧を検出した信号ＰＵＰＢＰを発生する」方式により得られる。
【００４６】
スタートアップ回路部１２４は、外部電源電圧検出部１２６の初期値を設定するスタートアップ信号ＳＴＲＵＰＢを発生する。
【００４７】
出力部１２８は、外部電源電圧検出部１２６から受信した信号をバッファリングしパワーアップ信号ＰＵＰＢを出力する。
【００４８】
接続部３２０は、出力部１２８から出力されたパワーアップ信号ＰＵＰＢを受信し、メモリセルアレイ部４２０のメモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する。
【００４９】
図１１は、本発明の第４実施例によるパワーアップ信号発生回路を示すブロック図である。同図に示すように、パワーアップ信号発生回路１３０と接続部３３０と、メモリセルアレイ部４３０とを備える半導体メモリ装置において、パワーアップ信号発生回路１３０は、スタートアップ回路部１３４、外部電源電圧検出部１３６及び出力部１３８を備えている。
【００５０】
図１１に示した本発明の第４実施例では、出力部１３８がスタートアップ回路部１３４から発生するスタートアップ信号ＳＴＲＵＰＢにより初期化するように構成された点が図１０の第３実施例と異なる。
【００５１】
第３実施例と同様に、外部電源電圧検出部１３６は、トランジスタのアクティブ抵抗比により外部電圧を検出した信号ＰＵＰＢＰを発生し、スタートアップ回路部１３４は、外部電源電圧検出部１３６の初期値を設定するスタートアップ信号ＳＴＲＵＰＢを発生する。
【００５２】
出力部１３８は、スタートアップ回路部１３４から発生するスタートアップ信号ＳＴＲＵＰＢにより制御され、外部電源電圧検出部１３６から受信した信号をバッファリングしパワーアップ信号ＰＵＰＢを出力する。
「出力部」１３８は図１０における出力部１１８を、「スタートアップ回路部１３４から発生するスタートアップ信号ＳＴＲＵＰＢにより初期化するように」変更して得られる。
【００５３】
接続部３３０は、出力部１３８から出力されたパワーアップ信号ＰＵＰＢを受信し、メモリセルアレイ部４３０のメモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する。
【００５４】
図１２は、本発明の第５実施例によるパワーアップ信号発生回路を示すブロック図である。同図に示すように、パワーアップ信号発生回路１４０と内部電源電圧発生部２４０と接続部３４０とメモリセルアレイ部４４０を備える半導体メモリ装置において、パワーアップ信号発生回路１４０は、内部電源電圧検出部１４２、スタートアップ回路部１４４、外部電源電圧検出部１４６及び出力部１４８を備えている。
【００５５】
図１２に示した本発明の第５実施例では、第１実施例の図２のＶＢＢレベル検出部１０２の代りに、内部電源電圧検出部１４２を、ＶＢＢ電圧発生部２００の代りに、内部電源電圧発生部２４０を使用して構成された点が図２と異なる。
【００５６】
内部電源電圧検出部１４２は、内部電源電圧レベルを検出した検出信号ＰＢＩＡＳ、ＮＢＩＡＳを発生し、外部電源電圧検出部１４６は、内部電源電圧検出部１４２から受信した検出信号ＰＢＩＡＳ、ＮＢＩＡＳにより制御され、外部電圧を検出した検出信号ＰＵＰＢＰを発生する。
内部電源電圧検出部１４２の回路構成は図３を変更して得られる。
【００５７】
スタートアップ回路部１４４は、外部電源電圧検出部１４６の初期値を設定する信号ＳＴＲＵＰＢを発生し、出力部１４８は、外部電源電圧検出部１４６から受信した信号をバッファリングし、パワーアップ信号ＰＵＰＢを出力する。
【００５８】
接続部３４０は、出力部１４８から出力されたパワーアップ信号ＰＵＰＢを受信し、メモリセルアレイ部４４０のメモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する。
【００５９】
図１３は、本発明の第６実施例によるパワーアップ信号発生回路を示すブロック図である。同図に示すように、パワーアップ信号発生回路１５０と内部電源電圧発生部２５０と接続部３５０とメモリセルアレイ部４５０を備える半導体メモリ装置において、パワーアップ信号発生回路１５０は、内部電源電圧検出部１５２、スタートアップ回路部１５４、外部電源電圧検出部１５６及び出力部１５８を備えている。
【００６０】
図１３に示した本発明の第６実施例では、内部電源電圧検出部１５２から発生する検出信号ＰＢＩＡＳ、ＮＢＩＡＳが外部電源電圧検出部１５６のみに入力されるように構成された点が、図１２に示した本発明の第５実施例と異なる。
【００６１】
内部電源電圧検出部１５２は、内部電源電圧を検出した検出信号ＰＢＩＡＳ、ＮＢＩＡＳを発生し、外部電源電圧検出部１５６は、内部電源電圧検出部１５２から受信した検出信号ＰＢＩＡＳ、ＮＢＩＡＳにより制御され、外部電圧を検出した信号ＰＵＰＢＰを発生する。
内部電源電圧検出部１５２の回路構成は図３を上記第５実施例の場合と同様に変更して得られる。
【００６２】
スタートアップ回路部１５４は、外部電源電圧検出部１５６の初期値を設定する信号ＳＴＲＵＰＢを発生し、出力部１５８は、外部電源電圧検出部１５６から受信した信号をバッファリングしパワーアップ信号ＰＵＰＢを出力する。
【００６３】
接続部３５０は、出力部１５８から出力されたパワーアップ信号ＰＵＰＢを受信し、メモリセルアレイ部４５０のメモリセルトランジスタのソース、ドレイン及びゲート電圧を制御する。
【００６４】
以上の実施例で示したように、外部電源電圧の印加時、まず、内部で発生するメモリセルの内部電源電圧を検出し、適正レベルに到達すると、外部電源電圧を検出し、パワーアップ信号ＰＵＰＢを発生させることによって、メモリセルの内部電源電圧の未発生にともなうラッチアップ現象を除去することができる。また、スタートアップ回路部を用いて外部電源電圧検出部を初期化させることによって、一層安定したパワーアップ信号を発生させることができる。
【００６５】
【発明の効果】
以上説明したように、本発明のパワーアップ信号発生回路によれば、パワーアップ初期にスタートアップ回路を用いて外部電源電圧検出部の初期値を設定することによって、安定したパワーアップ動作をすることができる。
【００６６】
また、バックバイアス電圧が特定レベル以下になった時、外部電源電圧を検出し、パワーアップ信号を発生させることによって、メモリセルトランジスタのソース、ゲート、ドレイン及びバルク電圧の発生を制御することができ、メモリセルトランジスタのソースとゲート及びドレイン電圧のカップリングによりラッチアップが発生することを防止することができる。尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】従来技術によるパワーアップ信号発生回路の回路図である。
【図２】本発明の第１実施例によるパワーアップ信号発生回路を示すブロック図である。
【図３】図２に示したＶＢＢレベル検出回路部の回路図である。
【図４】図２に示したスタートアップ回路部の回路図である。
【図５】図２に示した外部電源検出回路部の回路図である。
【図６】図２に示した出力部の回路図である。
【図７】図２に示した接続部の回路図である。
【図８】図２に示したメモリセルアレイ部のメモリセル回路図である。
【図９】本発明の第２実施例によるパワーアップ信号発生回路を示すブロック図である。
【図１０】本発明の第３実施例によるパワーアップ信号発生回路を示すブロック図である。
【図１１】本発明の第４実施例によるパワーアップ信号発生回路を示すブロック図である。
【図１２】本発明の第５実施例によるパワーアップ信号発生回路を示すブロック図である。
【図１３】本発明の第６実施例によるパワーアップ信号発生回路を示すブロック図である。
【符号の説明】
１００、１１０、１２０、１３０、１４０、１５０  パワーアップ信号発生回路
１０２、１１２  ＶＢＢレベル検出回路部
１０４、１１４、１２４、１３４、１４４、１５４  スタートアップ回路部
１０６、１１６、１２６、１３６、１４６、１５６  外部電源電圧検出部
１０８、１１８、１２８、１３８、１４８、１５８  出力部
１４２、１５２  内部電源電圧検出部
２００、２１０  ＶＢＢ電圧発生部
２４０、２５０  内部電源電圧発生部
３００、３１０、３２０、３３０、３４０、３５０  接続部
４００、４１０、４２０、４３０、４４０、４５０  メモリセルアレイ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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