(57)【特許請求の範囲】
【請求項１】
オーバーサンプル低振幅分解能符号化に基づいたディジタル信号を出力する複数のマイクロホンと、
遅延処理と利得処理の制御値を持つ遅延・利得設定部と、上記ディジタル信号が入力され、そのディジタル信号の少なくとも１つに対して上記制御値に基づいた遅延処理や利得処理による指向性制御を行う１bit信号処理部と、上記１bit信号処理部が出力するディジタル信号を加算して１個のアナログ電圧値である加算信号に変換する加算処理部と、上記加算信号をディジタル信号に変換するＡ/Ｄ変換処理部とを含むディジタル処理部と、
を備えたことを特徴とする送話装置。
【請求項２】
オーバーサンプル低振幅分解能符号化に基づいた複数ビットのディジタル信号を出力す
る複数のマイクロホンと、
遅延処理と利得処理の制御値を持つ遅延・利得設定部と、
上記複数ビットの各重み毎に上記制御値に基づいた遅延処理を行う可変遅延部と利得処理を行う可変利得部とからなるch信号処理部と、そのch信号処理部の出力信号を選択加算する加算処理部と、その加算処理部の出力信号をディジタル信号に変換するＡ/Ｄ変換処理部と、
を備えたことを特徴とする送話装置。
【請求項３】
請求項１に記載の送話装置において、
上記ディジタル処理部は、その遅延量や利得量やディジタル信号の選択が予め設定されている処理部であることを特徴とする送話装置。
【請求項４】
請求項１に記載の送話装置において、
上記ディジタル処理部に対し、その遅延量や利得量やディジタル信号の選択を設定する遅延・利得設定部を備えることを特徴とする送話装置。
【請求項５】
請求項１に記載の送話装置において、
上記ディジタル処理部の出力信号や入力信号に基づき、遅延量や利得量やディジタル信号の選択を制御して上記複数のマイクロホンの総合収音指向特性を制御する指向性制御手段を備えることを特徴とする送話装置。
【請求項６】
請求項１と３乃至５に記載した何れかの送話装置において、
上記ディジタル処理部が、上記ディジタル信号のビット毎に遅延処理とパルス幅可変による利得処理を行う1ビット信号処理部と、上記1ビット信号処理部の出力信号を加算する加算処理部を具備することを特徴とする送話装置。
【請求項７】
請求項１と３乃至５に記載した何れかの送話装置において、
上記ディジタル処理部が、上記ディジタル信号のビット毎に遅延処理とパルス振幅可変による利得処理を行う1ビット信号処理部と、上記1ビット信号処理部の出力信号を加算する加算処理部を具備することを特徴とする送話装置。
【請求項８】
請求項１と３乃至５に記載した何れかの送話装置において、
上記ディジタル処理部が、
上記ディジタル信号のビット毎に上記制御値に基づいて遅延処理を行う可変遅延器と、上記可変遅延器の出力するディジタル信号を正極パルスと負極パルスに分配する分配器と、上記正極パルスと負極パルスを入力として上記制御値に基づいて上記正極パルスと負極パルスの発生頻度可変による利得処理を行う頻度可変器と、を含む1ビット信号処理部と、
上記１ビット信号処理部が出力する上記正極パルスと負極パルスを一定時間の間計数してＰＣＭ信号を出力するU/Dカウンタで構成されるパルスカウンター平滑部と、を具備することを特徴とする送話装置。
【請求項９】
請求項１と３乃至８に記載した何れかの送話装置において、
上記複数のディジタルマイクロホンのディジタル出力信号が一組の共通信号線に時分割多重化されて伝送され、上記ディジタル信号処理部に入力されることを特徴とする送話装置。
【請求項１０】
請求項１と３乃至９に記載した何れかの送話装置において、
上記ディジタル処理部の利得処理部は、上記ディジタル信号のビット毎に、そのビットの重みに応じて上記利得処理の制御量が変更されるものであることを特徴とする送話装置。
【請求項１１】
請求項１乃至７及び請求項９及び１０に記載した何れかの送話装置において、
上記加算信号が音響再生器に入力されることを特徴とする送話装置。
【発明の詳細な説明】
【技術分野】
【０００１】
複数のマイクロホンで音を収音して送話音響信号を処理する例えば、携帯電話等に用いられる送話装置に関する。
【背景技術】
【０００２】
携帯電話に代表される送話装置は、高機能化が飛躍的に進み、従来では考えられなかった様な使い方をされるようになって来ている。例えば、テレビ電話機能などは、送話装置を口元から離して画像を見ながら会話する通話形態を要求する。そのような通話スタイルに対応できるようにする目的で、例えば図１９（非特許文献１）に示すように携帯電話１８０にマイクロホンを３個設け、妨害音を抑圧する技術が検討されている。非特許文献１は、３個のマイクロホン出力の結合によって形成される空間フィルタと、スペクトル上の同一周波数成分の大きさを比較し、条件を満たすスペクトル成分を選択的に選び出すことで、携帯電話使用者の左右両側面及び前方からの妨害音を抑圧する技術に関するものである。
【０００３】
このように複数のマイクロホンを用いた指向性制御は、携帯機器のみならず固定の送話装置についても数多く知られている。いずれもマイクロホンからのアナログ信号をディジタル信号に変換（Analog to Digital Conversion、以降Ａ/Ｄ変換と称する）して音声処理をＣＰＵ（ＩＣチップ）で行うものである。
【非特許文献１】空間フィルタと帯域選択を用いた音源分離方式の携帯電話への適応（日本音響学会秋季研究発表会2005.9.27）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来、マイクロホンからのアナログ信号は、そのままアナログ信号として音声処理が行われるＣＰＵに伝送されていた。携帯電話等は、各種の機能が高密度実装されている関係から、電磁ノイズの塊である。その中でも無線機能全体を制御するシステムクロック周波数や表示パネルの制御用信号の周波数（コモン、セグメント）等の各種の周波数の信号が存在し、これら各種の周波数信号は高密度実装され、しかも同時に電流が流れる場合がかなりあり、その電源電流も大となる。その周波数の雑音及び電源電流雑音が、部品配置の都合から必然的に長くならざる負えない音声系（マイクロホン及びレシーバー）の伝送線に影響を与えることが多かった。しかも、この音声系に対する影響は使用者にノイズとして直ぐ認識されてしまうため、端末設計上の一つの課題になっている。
【０００５】
マイクロホン信号の雑音余裕度を上げる目的で、マイクロホンの傍でＡ/Ｄ変換を行って、ディジタル信号に変換してＣＰＵに伝送する方法も考えられるが、マイクロホン信号がディジタル信号に変換された途端に、例えば８bit〜１６bit等の信号に変換されるため、配線数が増えてしまう課題があった。また、このように各種機能が高密度実装された場合のみならず、例えば比較的広い空間に固定配置された複数のマイクロホンを用いる送話装置においても外部雑音の影響と、配線数の増加の問題があった。
この発明はこのような点に鑑みてなされたものであり、Ａ／Ｄ変換をΣΔオーバーサンプル低振幅符号化で行うことで、配線数を増やすことなく雑音余裕度を向上させ、その上で指向性制御を行えるようにした送話装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の送話装置は、オーバーサンプル低振幅分解能符号化に基づいたディジタル信号を出力する複数のマイクロホンと、遅延処理と利得処理の制御値を持つ遅延・利得設定部と、上記ディジタル信号が入力され、そのディジタル信号の少なくとも１つに対して上記制御値に基づいた遅延処理や利得処理による指向性制御を行う１bit信号処理部と、上記１bit信号処理部が出力するディジタル信号を加算して１個のアナログ電圧値である加算信号に変換する加算処理部と、上記加算信号をディジタル信号に変換するＡ/Ｄ変換処理部とを含むディジタル処理部と、を備える。
【発明の効果】
【０００７】
この発明の送話装置によれば、マイクロホンのアナログ出力信号をオーバーサンプル低振幅符号化によってディジタル化された少ない信号線で伝送することが出来るので、少ない配線数で雑音余裕度を向上することが出来る。また、低振幅符号化ディジタル信号は、遅延制御及び利得制御が容易なため、簡単な構成で周囲雑音の抑圧も可能であり、通話品質を向上させることが出来る。
また、この発明のディジタル処理部の出力を、Ａ/Ｄ変換器を備えた既製の音声処理ＩＣチップのＡ/Ｄ変換入力に入力するだけの、極めて簡単且つコストの安い方法で、周囲雑音の抑圧が可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施の形態を図面を参照して説明する。なお、以降の説明において、同一のものには同一の参照符号を付け、説明は繰り返さない。
［この発明の基本構成］
図１にこの発明の送話装置の外観の一例を示す。図１は例えば折りたたみ式の携帯電話であり、開いた状態の正面を示している。上ケース１０側には、表示パネル１２とレシーバー１４が配置されている。下ケース１６には、キーボード１８とカーソルキィー１９と、下ケース１６の上ケース側の短辺の両端にマイクロホンＡとＢ、反対側の端の中央部分にマイクロホンＣが配置されている。各マイクロホンＡ，Ｂ，Ｃから信号線が導出され、これら信号線にはマイクロホン出力がオーバーサンプル低振幅符号化されたディジタル信号として出力されている。このように音声系のデバイスは、ケース（筺体）の端に配置されるので、そこからの配線も長くなる。
【０００９】
図２に各マイクロホンＡ，Ｂ，Ｃの出力するアナログ信号をマイクロホンの傍でディジタル信号化するΣΔ１bitＡ/Ｄ変換器２０（以下ΣΔは省略する）の一例を示し、その動作を簡単に説明する。1bitＡ/Ｄ変換器２０は、減算器Ｊとアナログ積分器Ｋと量子化器Ｌとによって構成される。減算器Ｊでアナログ入力と量子化器Ｌの出力とを減算し、アナログ入力が増加方向に変化している場合には、量子化器Ｌは正極性のパルスを出力する。アナログ入力が減少方向に変化すると量子化器Ｌは負極性のパルスを出力する。アナログ入力値が変化しない場合は、量子化器Ｌは正と負のパルスを交互に出力する。サンプリング周波数（パルス間隔）を２〜３ＭＨｚ程度にすることによりアナログ入力信号の波形を忠実にＡ/Ｄ変換することが出来る。
【００１０】
図３にこの発明の送話装置の機能構成例を示す。図２に示したオーバーサンプル１bitＡ/Ｄ変換器によって、パルス列にディジタル化された各マイクロホンＡ，Ｂ，Ｃの１bit符号化信号Ａ，Ｂ，Ｃ（１bitディジタル信号）は、ディジタル処理部３０を構成する１bit信号処理部３１に入力される。
マイクロホンからの１bit符号化信号Ａ，Ｂ，Ｃのそれぞれについて、指向性制御を行うために、１bit信号処理部３１は、各１bit符号化信号Ａ，Ｂ，Ｃに遅延加算と重み付け（重み付けとは利得を与えることであり、以下利得と称する）加算を、遅延・利得設定部３２からの設定値に基づいて行う。
【００１１】
１bit信号処理部３１において遅延と利得が加算された各マイクロホンからのパルス列は、加算ディジタル処理部３３の加算処理部３３ａにおいて加算され、１個のアナログ電圧値に変換される。その１個のアナログ電圧値は、音声処理ＩＣ３４（上記したＣＰＵに相当）に内蔵されたＡ/Ｄ変換処理部３２ｂにおいて例えば振幅１６bit，８ＫＨｚのピーシーエム(Pulse Code Modulation以下ＰＣＭと略す)信号に変換される。
ＰＣＭ信号に変換された音声信号は、音声符号化伝送処理部３５において、例えば圧縮、認識等の処理が行われる。この音声処理ＩＣは、例えば携帯電話で在ればベースバンドＩＣに当たるものである。
【００１２】
マイクロホンからの１bit符号化信号Ａ，Ｂ，Ｃは、遅延・利得設定部３２からの制御信号によってオン／オフが切り替えられる選択スイッチ３６を介して、１bit信号処理部３１に入力するようにしてもよい。例えば、選択スイッチ３６によって、1bit符号化信号Ａを切り離せば、マイクロホンＡ側から来る音源の音に対する感度を下げることが出来る。
もちろん、選択スイッチ３６によって、マイクロホンからの信号を遮断するのは、極端な指向性制御の方法であり、通常は、１bit信号処理部３１において、各１bit符号化信号Ａ，Ｂ，Ｃに対して、遅延を付加する制御と利得を付加する処理を行って指向性制御を行う。
【００１３】
１bit信号処理部３１に入力される各マイクロホンＡ，Ｂ，Ｃからの１bit符号化信号Ａ，Ｂ，Ｃに対する、遅延量と利得量が同一だとして、携帯電話の話者が下ケース１６の正面から話をした場合、１bit符号化信号Ａ，Ｂ，Ｃは同一タイミング同一振幅の信号となる。
例えば、マイクロホンＡからの１bit符号化信号Ａを、マイクロホンＢからの１bit符号化信号Ｂよりも遅延量を増やすと、ある位置から携帯電話の下ケース１６に到達した音波は、マイクロホンＡ側で遅れて処理される。この場合、上記したように下ケース１６の正面方向から話者が話したとしても、その遅れ時間に相当する分だけ音源がマイクロホンＢ側から発生しているように見える。更に１bit符号化信号Ｂに利得を付加すれば、その傾向をより強調することが出来る。これを逆に見れば、携帯電話のマイクロホンの指向性が、マイクロホンＢ側に向いていることを意味する。
【００１４】
この原理を利用することで、図１に示した実施例においては、下ケース１６の短辺の両端にマイクロホンが配置されているので、各マイクロホンからの１bit符号化信号Ａ，Ｂ，Ｃのそれぞれについて、遅延付加制御、利得付加制御を行うことで、マイクロホンＡ，Ｂ，Ｃが持つ総合収音指向特性を３６０°回転させることが可能である。
この指向性を制御する制御値は、遅延・利得設定部３２に設定されている。その制御値を予め、指向性制御手段３２ａに持たせておいても良い。例えば、カーソルキィー１９側を時計の文字板の１２時位置、マイクロホンＣの位置を６時位置とした場合に、その制御値を９時方向、或いは３時方向などに設定することが容易にできる。
【００１５】
または、ディジタル処理部３０の出力信号を帰還させて、適応制御部３７においてその制御量を適応的に発生させても良い。或いは、各マイクロホンからの信号を直接評価して制御量を発生させ、その制御量で１bit信号処理部３１を制御させても良い。この制御方法については、その例を非特許文献１にも示したように色々な方法が検討され且つ公知であるので、ここでの説明は省略する。
この発明の送話装置では、各マイクロホンの出力信号をオーバーサンプル低振幅符号化でディジタル化しているので、その制御を簡単に行うことが可能である。以降にその制御方法の実施例を示し動作を説明する。
なお、加算ディジタル処理部３３を構成するＡ/Ｄ変換処理部３３ｂを音声処理ＩＣ３４に内蔵されたＡ/Ｄ変換器を用いる形で説明を行ったが、この発明は必ずしもこの構成に限定されない。Ａ/Ｄ変換器を内蔵しない音声処理ＩＣ、若しくは内蔵されたＡ/Ｄ変換器では要求された精度が確保出来ないような音声処理ＩＣを用いてこの発明の送話装置を実現する場合には、図３に加算処理部３３ａとＡ/Ｄ変換処理部３３ｂを破線で括って示しているように、加算ディジタル処理部３３を音声処理ＩＣ３４の外部に設けても良い。
【００１６】
内蔵されたＡ/Ｄ変換器を用いるのか、或いは外部に設けるのかについては、そのハードウェア条件や要求仕様に基づいて決められる設計事項である。一般的に内蔵されたＡ/Ｄ変換器を用いた方がこの発明の送話装置を安価に実現出来る。
また、図３に示す加算処理部３３ａの出力信号は、オーバーサンプリングされた例えば指向性制御された音響信号のアナログ信号であるので、その信号を破線で示すように音響再生器３８に直接接続（必要に応じて増幅器を介して）することで音響再生器を実現することも可能である。
【００１７】
[第１の実施の形態]
［実施例１］
図４にこの発明の１bit信号処理装置３０の実施例１を示す。図４は２つの１bit符号化信号ＡとＢに対して遅延制御、利得制御する実施例を示している。パルス列のディジタル信号である1bit符号化信号Ａは、１チャネル１bit信号処理部（以降１Ch信号処理部と略す）４０ａに、1bit符号化信号Ａは２Ch信号処理部４０ｂにそれぞれ入力される。それぞれのCh信号処理部４０ａ，４０ｂは、可変遅延器４１ａ，４１ｂと可変幅３値変換器４２ａ，４２ｂの直列接続で構成される。可変遅延器４１ａ，４１ｂが1bit符号化信号に付加する遅延量は、図３に示した遅延・利得設定部３２からの遅延制御信号３０ｄａ，３０ｄｂによって、変化する。
【００１８】
また、可変幅３値変換器４２ａ，４２ｂが可変遅延器４１ａ，４１ｂの出力信号に付加する利得は、利得制御信号３０ｇａ，３０ｇｂによって変化する。Ch信号処理部４０ａ，４０ｂの出力信号は、アナログ加算平滑器４３によって１つの電圧値に変換され、Ａ/Ｄ変換処理部３３ｂに伝達される。
可変遅延器４１ａ，４１ｂについては、入力されたディジタル信号をフリップフロップ（Flip Flop以下ＦＦと称する）や、ＦＦ等を直列に接続して構成するシフトレジスタ等で単純に遅らせるものであり、従来の遅延器と変わらないものである。したがって、説明は省略する。
【００１９】
この発明においては、マイクロホンの出力信号をオーバーサンプル低振幅符号化でディジタル化しているので利得制御の方法が、従来技術に対して簡単に構成できる。図４の実施例１では、マイクロホンの出力するアナログ出力信号が増加方向に変化しているときに、発生される正極性パルスと、減少方向に変化しているときに発生される負極性パルスのパルス幅を制御量に応じて変えるようにしたものである。
利得を増やしたい場合は、そのパルス幅を広く、逆に利得を減らしたい場合は、そのパルス幅を狭くする。その結果、アナログ加算平滑器４３の出力する１つの電圧値の高低を制御することが可能になる。
【００２０】
このように利得制御を極めて簡単な構成で実現できる。図５に図４に示した実施例１をより具体的にした実施例を示し、その動作を説明する。１bit符号化信号ＡとＢは、それぞれ１Ch，２Ch信号処理部４０ａ，４０ｂに入力されている。２Ch信号処理部４０ｂは、４０ａの構成と全く同じであるので、詳しい構成は省略して示している。説明も1Ch側のみについて行う。
可変遅延器４１ａにおいて遅延が付加された正極と負極のパルス列状のディジタル信号は、可変幅３値変換器４０ａを構成する±分配器５０に入力される。±分配器５０は、例えばオペレーショナルアンプ（Operational Amplifiers、以下ＯＰと略す）２個で構成され、正極性パルスと負極性パルスを分配しそれぞれを正極性パルスに変換する。
【００２１】
ここから図５の動作タイムチャートである図６も参照して動作を説明する。1bit符号化信号Ａに遅延が付加された可変遅延器４１ａの出力信号は、例えば図６に示すように正と負のパルスから成るパルス列である。正極性パルスは、ＯＰ１でそのまま正極パルスとして、Delay型ＦＦ（以下ＤＦＦと称す）５１ａのクロック端子Ｃに接続される。負極性パルスは、ＯＰ２によって、反転されてＤＦＦ５１ｂのクロック端子Ｃに接続される。
ＤＦＦ５１ａのＤ端子は正電源の電位に接続されているので、正極パルス６１の立下りのタイミングでＤＦＦ５１ａのＱ端子が論理レベル１（正電源の電圧レベル、以降“１”と表記する）になる。ＤＦＦ５１ａのＱ端子が“１”の状態で、次の正極パルス６２が来ると、ＯＰ１の出力端とＤＦＦ５１ａのＱ端子との論理積を取るＡＮＤゲート５２ａにパルス５２ａ-1が発生する。
【００２２】
ＡＮＤゲート５２ａの出力端は、Ｒ-Ｓラッチのセット（Set、以下Ｓと略す）端子に接続されているので、パルス５２ａ-1が発生すると直ちにＲ-ＳラッチのＱ出力は、“１”になる。Ｒ-ＳラッチのＱ出力が“１”にセットされると、正極パルスのパルス幅を決めるプリセットカウンタ５６ａのクロック端子Ｃに接続されたゲート５５ａが開き、周波数信号ｆ１でカウントを開始する。周波数信号ｆ１は、例えば音声処理ＩＣ３４のアウトプットポート端子から供給される周波数信号であり、１bit符号化信号Ａ，Ｂよりも速い周波数信号である。その具体的な値は、Ch信号処理部が行う利得制御の分解能によって決定されるものである。
【００２３】
周波数信号ｆ１でプリセットカウンタ５６ａがカウントを開始する直前に、１ショットパルス発生器５７ａがパルス５２ａ-1の立ち上がりの瞬間に時間幅の狭いプリセットパルス５８ａを発生させる。そのプリセットパルス５８ａが発生すると、プリセット回路５９ａが、遅延・利得設定部３２からの利得制御信号３０ｇａをプリセットカウンタ５６ａにセットする。
図５の例では、プリセットカウンタ５６ａが例えば８進のバイナリーカウンタであり、３bitの利得制御信号３０ｇａがプリセットパルス５８ａによってセットされる。このような動作は、１ショットパルス発生器５７ａが発生するプリセットパルスのパルス幅を決める周波数信号ｆ２の周波数を、周波数信号ｆ１よりも高くしておくことで実現できる。周波数信号ｆ２は周波数信号ｆ１と同様に例えば音声処理ＩＣ３４のアウトプットポート端子から供給される周波数信号である。
【００２４】
いま例えば利得制御信号３０ｇａが２進数の８で在ったとすると、プリセットカウンタ５６ａは、周波数信号ｆ１を８個数えてキャリー信号を発生する。プリセットカウンタ５６ａのキャリー信号を発生するＱ端子は、Ｒ-Ｓラッチのリセット（Reset、以下Ｒと略す）端子に接続されているので、パルス５２ａ-1の立ち上がりのタイミングで“１”になったＲ-Ｓラッチ５４ａのＱ端子の出力信号は、プリセットカウンタ５６ａのキャリー信号で“０”（論理レベル０、電源の負電圧）に変化する。
利得制御信号３０ｇａの値によって、そのパルス幅を変えるＲ-Ｓラッチ５４ａのＱ出力端子は、ＯＰ３の非反転入力＋に接続される。ＯＰ３は、反転入力端子−が正電源と負電源の中間電位である接地電位に接続されているので、Ｒ-Ｓラッチ５４ａのＱ出力端子に生成されたパルス幅の正極性パルスを加算処理部３３ａに出力する。
【００２５】
ＯＰ３が、加算処理部３３ａに正極性パルスを出力するのは、図６に示すように±分配器５０の出力にパルス６１，６２と連続して発生した場合だけである。図６に示すようにパルス６２の次に、例えばＯＰ２の出力に負極パルスが発生すると、ＤＦＦ５１ａのＱ端子とＯＰ２の出力端子との論理積を取るＡＮＤゲート５３ａが、直ちにＤＦＦ５１ａをリセットする。したがって、プリセットカウンタ５６ａでリセットされたＲ-Ｓラッチ５４ａのＱ端子は、次の正極パルス６４が来ても”０“のままである。
【００２６】
これは、負極パルスの場合も同様であり、負極パルス６３の立ち上がりのタイミングで“１”と成ったＤＦＦ５１ｂのＱ端子は、負極パルス６３の次に来るパルスが正極パルス６４であるので、ＤＦＦ５１ｂのＱ端子とＯＰ１の出力端子との論理積を取るＡＮＤゲート５３ａが、直ちにＤＦＦ５１ａをリセットするからである。
正極パルス６４でリセットされたＤＦＦ５１ｂのＱ端子は、次の負極パルス６５の立下りのタイミングで“１”になる。ＤＦＦ５１ｂのＱ端子が“１”の状態で、引き続き負極パルス６６が発生すると、ＯＰ２の出力端とＤＦＦ５１ｂのＱ端子との論理積を取るＡＮＤゲート５２ｂにパルス５２ｂ-1が発生する。
【００２７】
パルス５２ｂ-1が発生するとＲ-Ｓラッチ５４ｂのＱ端子は“１”にセットされる。この“１”にセットされたパルス幅が、遅延・利得設定部３２からの利得制御信号３０ｇａの値によって変化するのは、上記した動作と全く同じである。そこで、負極パルス側の構成の参照符号をｂとして表し、番号が同一なものは同じものとして説明を省略する。例えば、正極パルス側のプリセットカウンタ５６ａに対して５６ｂと表記する。
パルス幅が負極パルス利得制御信号３０ｇａによって可変された負極パルスは、ＯＰ４の反転入力端子−に入力されるので、Ｒ-Ｓラッチ５４ｂのＱ端子に生成されるパルス幅と同じ幅で接地電位よりも低い負電圧の負極性パルスを加算処理部３３ａに出力する。
【００２８】
加算処理部３３ａは、ＯＰ５を用いた周知の加算回路であり、その出力電圧ＶｏはＶｏ＝−（Ｖｐ/Ｒ１＋Ｖｍ/Ｒ２）Ｒｆで表せる。ＲｆはＯＰ５の反転入力端子−と出力端子との間に接続される帰還抵抗である。例えば、ＯＰ３の出力端子とＯＰ５の反転入力端子の間に接続されるＲ１と、ＯＰ４の出力端子とＯＰ５の反転入力端子の間に接続されるＲ２とを同じ値にしておくことで、遅延・利得設定部３２からの利得制御信号３０ｇａとによって正極、負極パルスに重み付け（利得量増加）した結果を、ＯＰ５の出力端と接地電位の間に接続された平滑コンデンサ６０に充電することが出来る。
【００２９】
以上述べたように、正極パルスが連続すると正極性パルスＶｐを、正極パルスと負極パルスが交互に発生すると何も出力せず、負極パルスが連続すると負極性パルスＶｍを平滑コンデンサ５９に供給することが出来る。したがって、遅延・利得設定部３２からの利得制御信号３０ｇａによって利得制御を行った結果の電圧を平滑コンデンサ６０に充電することが出来る。
１bit符号化信号Ｂ側の説明は、全く同じ動作なので省略するが、図５に示すように2Ch信号処理部４０ｂの正極性パルスＶｐ2と負極製パルスＶｍ2とを、それぞれ抵抗Ｒ３とＲ４を介してＯＰ５の反転入力端子−に接続することで、異なるマイクロホンＢの出力信号を遅延・利得制御を行った結果を、1個の平滑コンデンサ６０に充電することが出来る。
【００３０】
この平滑コンデンサ６０の電圧をＡ/Ｄ変換器３３ｂで例えば１６bit，８ＫＨｚのＰＣＭ信号に変換して音声符号化伝送処理部３５で音声処理を行う。
このようにこの発明による送話装置によれば、比較的に簡単な構成で複数のマイクロホンの指向性制御が可能になる。更に、マイクロホンの出力は、マイクロホンの傍でオーバーサンプル低振幅符号化によってディジタル化されてから伝送されるので、雑音余裕度を向上させることも出来る。
【００３１】
［実施例２］
図７にこの発明の１bit信号処理装置３０の他の実施例である実施例２を示す。図７に示す実施例２は、図４に示した実施例１に対して利得制御を振幅可変で行うようにしたものである。実施例１に対して利得制御が、可変振幅変換器７１ａ，７１ｂで構成されている点のみが異なる。他の構成は全く同一である。
図８に振幅可変による利得制御の方法の一例を示し、その動作を説明する。正極パルスを発生するＡＮＤゲート５２ａがＯＰ３の非反転入力端子＋に、負極パルスを発生するＡＮＤゲート５２ｂの出力端子がＯＰ４の反転入力端子−に接続されている。
実施例２は、振幅可変によって利得制御を行うので、実施例１に在ったパルス幅を可変するための構成は無い。その代わりにＯＰ３及びＯＰ４の出力とＯＰ５の反転入力端子との間に新たな構成が付加されている。
【００３２】
実施例２におけるＯＰ３及びＯＰ４の出力電圧レベルは、例えば正負両電源の絶対値の数分の１以下に設定されている。正極及び負極パルスのパルス幅は、１bit符号化信号Ａ，Ｂと変わらない値である。その電源電圧の数分の１以下に抑圧された正極性パルスＶｐは、アナログスイッチ８０ａ、８１ａ、８２ａ、８３ａの一方の入力端子に接続されている。アナログスイッチ８０ａ〜８３ａは、コントロール端子Ｃが“１”で他方の出力端子と上記入力端子との間が低抵抗で接続され、コントロール端子Ｃが“０”で開放、すなわち入出力間の抵抗が無限大となる素子である。
そのアナログスイッチ８０ａの他方の出力端子とＯＰ５の非反転入力端子−との間には、抵抗Ｒ８４ａ、アナログスイッチ８１ａとの間には抵抗Ｒ８５ａ、アナログスイッチ８２ａとの間には抵抗Ｒ８６ａ、アナログスイッチ８３ａとの間には抵抗Ｒ８７ａ、が接続されている。
【００３３】
各アナログスイッチ８０ａ〜８３ａのコントロール端子Ｃには、遅延・利得設定部３２からの制御信号である例えば２bitの利得制御信号３０ｇａを４つのコントロール信号に変換するデコーダ８８のデコードされた信号が接続されている。
２bitの利得制御信号３０ｇａが２進数の０Ｂ（ＢはBinary）のとき、デコーダ８８のＤ0出力端子が“１”になる。１ＢのときはＤ1が、２ＢのときはＤ2が、３ＢのときはＤ3が“１”になる。
デコーダ８８のＤ0端子がアナログスイッチ８０ａのコントロール端子Ｃに、Ｄ1がアナログスイッチ８１ａのコントロール端子Ｃに、Ｄ2が８２ａに、Ｄ3が８３ａのコントロール端子Ｃに接続されている。
【００３４】
この状態で、抵抗Ｒ８４ａを帰還抵抗Ｒｆと同じ値とし、抵抗Ｒ８５ａをＲｆの例えば１/２、抵抗Ｒ８６ａをＲｆの１/４、抵抗Ｒ８７ａをＲｆの１/８の大きさに設定しておく。そうすると、上記したように加算回路からなる加算処理部３３ａの出力電圧Ｖｏは、Ｖｏ＝−（Ｖｐ/Ｒ１＋Ｖｍ/Ｒ２）Ｒｆの関係で表せるので、２bitの利得制御信号３０ｇａが０Ｂのとき、平滑コンデンサ５９を充電するＯＰ５の出力電圧Ｖｏは、正極性パルスＶｐの１倍、利得制御信号３０ｇａが１Ｂのとき２倍、利得制御信号３０ｇａが２Ｂのとき４倍、利得制御信号３０ｇａが３Ｂのとき４倍、と振幅を可変することが出来る。
負極パルス側も全く同じ構成なので参照符号をｂで表記して、同じものは同じ番号とすることで説明を省略する。このようにこの発明の送話装置によれば、極めて簡単な構成でパルス振幅可変による利得制御も行うことが出来る。
【００３５】
［実施例３］
図９にこの発明の１bit信号処理装置３０の他の実施例である実施例３を示す。図９に示す実施例３は、図４に示した実施例１に対して利得制御をパルスカウンターで行うようにしたものである。
今までの説明でも明らかなように、１bit符号化信号Ａ，Ｂはパルス列によるディジタル信号であるので、一定時間の間、そのパルス列を計数することでも、マイクロホンの出力信号をＰＣＭ信号に変換することが可能である。
実施例１，２ではＯＰを用いたアナログ回路を一部用いたが、そうすることでこの発明を全てディジタル回路で構成することも可能である。実施例２に対して利得制御が、可変頻度変換器９１ａ，９１ｂに変更された点と、実施例１，２のアナログ加算平滑器４３がパルスカウンター平滑器９２に置き換えられている点が異なる。
【００３６】
その他は同じであり、可変遅延器４１ａ，４１ｂで遅延が付加されたパルス信号１個に対して、発生する正極性パルス及び負極性パルスの数を遅延・利得設定部３２からの利得制御信号によって変化させ、そのパルスをアップダウンカウンタであるパルスカウンター平滑器９２で一定時間計数するものである。
パルスカウンター平滑器９２は、一定時間の間、１bit符号化信号のパルス列を数えることで例えば１６bitの振幅のディジタル信号に変換する。つまり、その出力は１６bitのＰＣＭ信号に変換される。そのＰＣＭ信号が帰還線９２ａによって帰還されているのは、単調増加若しくは減少させると、カウント値にバイアスが掛かりカウント範囲が大きくなり過ぎるのを防止するためのものである。例えば、単調増加量の例えば１０分の１のカウント値を差し引くような、一定の割合でカウント値を操作する動作を行わせる。
【００３７】
図９の実施例３をより具体的にした機能構成例を図１０に示して動作を説明する。ディジタル処理部３０には、マイクロホンＡからの１bit符号化信号Ａと、マイクロホンＢからの１bit符号化信号Ｂとが入力される。以降、１bit符号化信号Ｂ側の説明は、１bit符号化信号Ａ側と全く同一であるので省略する。
１bit符号化信号Ａは、可変遅延器４１ａにおいて、遅延・利得設定部３２からの遅延制御信号３０ｄａに基づいて遅延が付加され、±分配器５０ａに伝達される。±分配器５０ａは、図５に示したＯＰ１とＯＰ２とで構成される±分配器５０と全く同じ構成であり、１bit符号化信号Ａを正極パルスと負極パルスに分配する。
±分配器５０ａで分配された正極パルスは、頻度可変器１００ａの＋入力端子に、負極パルスは−入力端子に接続される。±分配器５０ａは、図８で示したデコーダ８８とゲートによる簡単な組み合わせ論理回路で構成される。遅延・利得設定部３２からの例えば２bitの利得制御信号３０ｇａが２進数の０Ｂ（ＢはBinary、2進）のとき、デコーダ８８のＤ0出力端子が“１”になる。１ＢのときはＤ1が、２ＢのときはＤ2が、３ＢのときはＤ3が“１”になる。図８で説明済みのデコーダ８８の各デコード端子（出力端子）と、簡単なゲートと、で頻度可変器１００ａを構成することが可能である。
【００３８】
簡単な構成なので特に図示しないで説明を行う。例えばデコーダ８８のＤ0出力端子と、正負極パルスと同じ周波数信号であるｆａとの論理積を取ると、１個の正負極パルスに対して１個の正極性パルスＶｐ若しくは負極性パルスＶｍを発生させることが出来る。
デコーダ８８の各出力端子と論理積をとる周波数信号を、正負極パルスの周波数に対して２倍にすると１個の正負極パルスに対して２個の、４倍にすると１個の正負極パルスに対して４個の正極性パルスＶｐ若しくは負極性パルスＶｍを発生させることが出来る。１bit符号化信号Ｂ側も同様に正極性パルスＶｐ2と負極性パルスＶｍ2を発生させる。
【００３９】
頻度可変器１００ａのＶｐと信号Ｂ側の頻度可変器１００ｂのＶｐ2との論理和をＯＲゲート１０１で取り、その出力信号をＵ/Ｄカウンタ９２のアップカウント入力端子Ｕに入力する。同様に負極性パルス側の各頻度発生器の出力ＶｍとＶｍ2との論理和をＯＲゲート１０２で取り、Ｕ/Ｄカウンタ９２のダウンカウント入力端子Ｄに入力する。こうすることで、パルスの発生頻度によって利得が制御されたオーバーサンプル低振幅分解能符号化信号であるパルス列のディジタル信号を、Ｕ/Ｄカウンタ９２によってＰＣＭ信号に変換することが可能である。
【００４０】
なお、頻度可変器１００ａと１００ｂから、それぞれ出力される正負極性パルスＶｐ，Ｖｍと、Ｖｐ2，Ｖｍ2とのタイミングを異ならしておく必要がある。全く同じタイミングではＵ/Ｄカウンタ９２で正確な計数が行えない。このタイミングをずらすのは、簡単な論理回路で実現できるので、特に図示して説明しない。また、Ｕ/Ｄカウンタ９２の具体的な構成についても、一般的なカウンタであるので特に図示して説明しない。
以上、述べたように全てディジタル回路でこの発明の送話装置の利得制御を行うことが可能である。この発明の利得制御の方法を実施例１でパルス幅可変、実施例２でパルスの振幅可変、実施例３でパルス数の頻度可変、によって実現した例を示した。どの構成も、マイクロホンのアナログ出力信号をオーバーサンプル低振幅符号化によってパルス列からなるディジタル信号に変換してから遅延制御と利得制御を行うことで、従来のＰＣＭ信号に変換してから行う方法よりも簡単な構成で実現できるので、容易に複数のマイクロホンの指向性制御を実現することが可能になる。
【００４１】
なお、上記した実施例１〜３は、この発明の利得制御がパルス幅可変及びパルス振幅可変、およびパルス頻度可変によって行えることを示すための一例をそれぞれ示したものであって、各実施例にこの発明が限定されるものではない。オーバーサンプル低振幅符号化によってパルス列からなるディジタル信号を、パルス幅可変、パルス振幅可変、パルス頻度可変の何れかによって利得制御を行い、複数のマイクロホンの指向性制御をするものは、全てこの発明の技術思想に含まれるものである。
【００４２】
［実施例４］
上記した実施例は、複数のマイクロホンの信号を各マイクロホンの傍でオーバーサンプル低振幅符号化したディジタル信号を、それぞれ別々の配線で伝送する例で説明を行った。このような配線を減らせば雑音が影響する場所が減少するので、雑音余裕度を向上させるのに有利であることは容易に理解できる。
【００４３】
その1bit符号化信号を伝送する複数の配線を、信号を時分割多重して１本にすることが可能であり、その実施例を図１１に示す。マイクロホンＡとＢからのアナログ信号は、多重化部１１０の1bitＡ/Ｄ変換器１１０ａと１１０ｂにそれぞれ入力される。1bitＡ/Ｄ変換器１１０ａは、例えば２ＭＨｚ程度の周波数信号であるサンプリングクロックαでサンプリングされる。1bitＡ/Ｄ変換器１１０ｂは、そのサンプリングクロックαの反転した信号でサンプリングされる。図１２に図１１の動作タイムチャートを示す。サンプリングクロックαが“１”の時に1bitＡ/Ｄ変換器１１０ａが活性化され、その逆の“０”のときに1bitＡ/Ｄ変換器１１０ｂが活性化される。つまり、デューティ５０％で1bitＡ/Ｄ変換器１１０ａと１１０ｂとが交互に活性化される。
【００４４】
したがって、その両者の出力信号の論理和を取るＯＲゲート１１０Ｃの出力信号線である共通信号線１１１には、交互にマイクロホンＡとＢの信号が伝送される。その共通信号線１１１は、分離化部１１２を構成するＤＦＦ１１２ａと１１２ｂのＤ端子に接続される。
ＤＦＦ１１２ａのクロック信号Ｃを、サンプリングクロックαの倍の周波数である周波数信号βとのα×βの信号とすることで、ＤＦＦ１１２ａは、その立ち上がりのタイミングにおける共通信号線１１１上の信号を保持する。α×βの信号の立ち上がりのタイミングにおいては、マイクロホンＡに接続された1bitＡ/Ｄ変換器１１０ａが活性化されているので、ＤＦＦ１１２ａはマイクロホンＡ側のディジタル信号出力を保持する。
【００４５】
ＤＦＦ１１２ｂのクロック信号Ｃを、α￣×β（記号Ａ￣はＡの反転を意味する）とすることで、ＤＦＦ１１２ｂは、その立ち上がりのタイミングにおける共通信号線１１１上の信号を保持する。α￣×βの信号の立ち上がりのタイミングにおいては、マイクロホンＢに接続された1bitＡ/Ｄ変換器１１０ｂが活性化されているので、ＤＦＦ１１２ｂはマイクロホンＢ側のディジタル信号出力を保持する。この分離されたディジタル信号は、それぞれが1bit符号化信号Ａ，Ｂとして扱うことができる。
このように簡単に多重化及びその分離を行うことが可能であるので、1bitＡ/Ｄ変換器に対応して必要であった配線を１本にまとめることが出来る。この結果、配線数が減るので雑音余裕度を向上させることが出来、また配線が減るので部品及び組み立て工数減少によるコストダウン効果も得ることが可能になる。
【００４６】
図１１の考え方は、もっと多くの数のマイクロホンが比較的広い空間に固定配置された場合にも適用可能である。その例を図１２に示す。図１２は、部屋の窓等に取り付けられるカーテン１２０にこの発明による送話装置を組み込んだ例である。カーテンレール１２１に掛けられたカーテン１２０の表面全体にマイクロホンと1bitＡ/Ｄ変換器とから成る素子１２２ａ〜１２２ｎが多数分散配置されていて、それらの素子間が共通信号線１２３で結ばれている。共通信号線１２３に沿って破線で示すその他の制御線１２４が配線されている。その他の制御線１２４は、例えば各素子に電源を供給する電源線と、サンプリングクロックαからなる。
このような場合でも、この発明による送話装置によれば、配線数を減少させることができ、また雑音余裕度の向上を図ることが可能である。
【００４７】
[第２の実施の形態]
上記した第１の実施の形態では、1bitＡ/Ｄ変換器によってディジタル化された1bit符号化信号で説明を行った。しかし、ΣΔオーバーサンプル低振幅分解能符号化技術によるＡ/Ｄ変換器は３bit程度まで多bit化できることが周知である。振幅精度が求められるような場合は、２bitあるいは３bit化する場合も想定される。その場合は、各bitの重みに応じて遅延制御及び利得制御の制御値を設定すればよい。その実施例を２bitの例で以下に示す。
【００４８】
［実施例１］
図１３に２bitＡ/Ｄ変換によってディジタル化された符号化信号を可変幅変換器で利得制御する実施例１を示す。マイクロホンＡ及びＢからの信号は２bit符号化信号で送られて来るので、図４で説明したCh信号処理部４０ａ，４０ｂがそれぞれbitの重みに応じて下位の符号化信号の制御に可変遅延器４１ａ0と可変幅変換器４２ａ0、上位の符号化信号の制御に可変遅延器４１ａ1と可変幅変換器４２ａ1とから成る２系統の可変遅延と可変幅変換器が設けられている点が1bitＡ/Ｄ変換器による図４の実施例と異なっている。
【００４９】
bitの重みを下位のパルスを出力する可変幅３値変換器４２ａ0の出力対して、上位の可変幅３値変変換器４２ａ1の出力パルス幅がそもそも２倍の関係に設計されている。その上で利得量の制御もパルス幅の可変で行うものである。つまり、利得量の制御で可変するパルスの幅の大きさも、上位bitの可変変換器４２ａ1のパルス幅に対して下位の可変変換器４２ａ0のパルス幅を半分にすればよい。上位桁のパルス幅を下位桁のパルス幅Ｗｓの２倍（２Ｗｓ）になるように制御すれば良い。その他の動作は先に説明した図４と全く同じである。このパルス幅を２倍に変えることは、図５に示した具体例を簡単に変更することで実現可能なので、特に具体例は示さない。
【００５０】
［実施例２］
図１４は、2bitの桁の重み付けを振幅で行い、利得制御をパルス幅可変で行うようにした例である。ディジタル信号Ａ，Ｂの上位桁の利得制御を行う可変幅３値変換器１３０ａ1と１３１ｂ１の振幅２ｈは、下位桁の利得制御を行う可変幅３値変換器１３０ａ0と１３１ｂ0の振幅ｈの２倍の振幅に設定されている。この状態でパルス幅を、利得制御信号によって可変することで利得制御を行う。
【００５１】
［実施例３］
図１５は、２bitＡ/Ｄ変換によってディジタル化された符号化信号の重み付け加算処理の重みの区別を全て振幅制御で行う例である。1bitＡ/Ｄ変換の場合を説明した図７の可変振幅変換器７１ａ，７１ｂが、図１５では２bitの重みに対応した出力する可変振幅４値変換器１４０a，１４０ｂに置き換わっている点が異なる。つまり、図７の具体的動作を説明した図８においては、正極性パルス及び負極性パルスを生成するＯＰ３およびＯＰ４の出力が“１”と“０“の２値であったのに対し、可変振幅４値変換器１４０a，１４０ｂでは、”００“，”０１“，”１０“，”１１“の４つの値の正極パルス及び負極パルスを生成する。このようにすることで多bit化に対応することが可能である。
【００５２】
［実施例４］
図１６は、２bitの重み付けをパルスの頻度で調整する例を示す。上位の桁は下位のbitの２倍の頻度としたものである。1bitＡ/Ｄの場合を説明した図９の可変頻度変換器９１ａ，９１ｂが、図１６においては下位bitの可変頻度変換器１５０a0，１５０ｂ0、上位bitの可変頻度変換器１５０a1，１５０ｂ1と、bitの重みに対応して２つの可変頻度変換器で構成されている点が異なる。上位bitの可変頻度変換器１５０a1，１５０ｂ1は、下位bitの可変頻度変換器１５０a0，１５０ｂ０に対して２倍のパルス数を発生させる関係に設計される。その出力信号を図１０で示したように入力端子を増やしたＯＲゲートを介してパルスカウンター平滑器９２に入力すればよい。
【００５３】
［実施例５］
図１７は、上位桁と下位桁とをまとめ、それぞれについてカウント値を求め、その後に上位桁を２倍して下位桁に加えるようにしたものである。上位桁のディジタル信号Ａについて、可変遅延器４１ａ1，４１ｂ１と可変頻度変換器９１a1，９１ｂ1とが直列に接続され、ディジタル信号Ｂについても可変遅延器４１ａ0，４１ｂ0と可変頻度変換器９１a0，９１ｂ0とが直列に接続されている。
【００５４】
上位桁の可変頻度変換器９１ａ1と９１ｂ1の出力信号は、上位桁用のパルスカウンター平滑器９２ａで計数され、下位桁の可変頻度変換器９１ａ0と９１ｂ0の出力信号は、下位桁用のパルスカウンター平滑器９２ｂで計数される。上位桁用のパルスカウンター平滑器９２ａのＰＣＭ信号は２倍手段１６０（単純な１bitシフト）で２倍され、加算器１６１において下位桁用のパルスカウンター平滑器９２ｂのＰＣＭ信号に加算される。加算器１６１の出力するＰＣＭ信号が指向性制御された音声データとなる。
このように上位と下位の桁を分けて構成することも出来る。
【００５５】
以上述べたようにこの発明の送話装置は、多bit化にも対応することが可能である。
なお、上記してきた実施例は、全て１個のＰＣＭ信号に変換した後に音声処理ＩＣ３４において、音声符号化伝送処理を行う形で説明を行って来た。しかし、複数のマイクロホン、それぞれのディジタル信号をＰＣＭ信号に変換した後に遅延・利得制御を行っても良い。その例を図１８に示す。
【００５６】
図１８に示す例は、マイクロホンのアナログ信号をオーバーサンプル低振幅符号化したディジタル信号を直接、既存のＡ/Ｄ変換器を持たない音声処理ＩＣ等のポートに入力してこの発明を実現したものである。この構成の特徴は、既製のＩＣで構成可能であり特別なハードウェアの必要がない点である。つまり、ＩＣのポートに入力されるパルス列のディジタル信号を、ソフトウェアで計数してＰＣＭ信号に変換し、その後に遅延・利得制御をディジタル信号処理部１７１で行うものである。
【図面の簡単な説明】
【００５７】
【図１】この発明の送話装置の外観の一例を示す図。
【図２】ΣΔ１bitＡ/Ｄ変換器の一例を示す図。
【図３】この発明の送話装置の機能構成例を示す図。
【図４】この発明の１bit信号処理装置３０の実施例１を示す図。
【図５】図４の実施例１をより具体的にした機能構成例を示す図。
【図６】図５の機能構成の動作タイムチャートを示す図。
【図７】この発明の１bit信号処理装置３０の実施例２を示す図。
【図８】実施例２の振幅可変による利得制御の方法の一例を示す図。
【図９】この発明の１bit信号処理装置３０の実施例３を示す図。
【図１０】実施例３をより具体的にした機能構成例を示す図。
【図１１】図１１（ａ）複数の配線を時分割多重して１本にした実施例４の機能構成を示す図。図１１（ｂ）は図１１（ａ）の動作タイムチャートを示す図。
【図１２】多数のマイクロホンが比較的広い空間に固定配置された例を示す図。
【図１３】２bitＡ/Ｄ変換によってディジタル化された符号化信号を可変幅変換器で利得制御する実施例１を示す図。
【図１４】２bitＡ/Ｄ変換によってディジタル化された符号化信号を可変幅変換器で利得制御する実施例２を示す図。
【図１５】２bitＡ/Ｄ変換によってディジタル化された符号化信号を可変幅変換器で利得制御する実施例３を示す図。
【図１６】２bitの重み付けをパルスの頻度で調整する例をこの発明の実施例４を示す図。
【図１７】２bitの重み付けをパルスの頻度で調整する例をこの発明の実施例５を示す図。
【図１８】既存の音声処理ＩＣ等を用いてこの発明を実施する例を示す図。
【図１９】携帯電話にマイクロホンを３個設け妨害音を抑圧する技術を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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