(57)【特許請求の範囲】
【請求項１】
外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置してなる半導体記憶装置において、
前記複数の選択線の中で、一方の端に位置する少なくとも２本の第１の冗長選択線、および他方の端に位置する少なくとも２本の第２の冗長選択線と、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の選択線および前記冗長選択線に切替可能に接続するために、少なくとも２段に配置された第１のスイッチ部および第２のスイッチ部とを備え、
前記複数の選択線内に欠陥が発生した場合に、前記第１のスイッチ部により、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うようにし、
前記第２のスイッチ部により、前記第１の切替動作を行った前記デコード信号線の少なくとも１本を、さらに前記第１の冗長選択線の方向にシフトさせる第３の切替動作を行うか、または、前記第２の切替動作を行った前記デコード信号線の少なくとも１本を、さらに前記第２の冗長選択線の方向にシフトさせる第４の切替動作を行うか、または、前記第３の切替動作と前記第４の切替動作の双方の切替動作を行うか、または、前記第３の切替動作と前記第４の切替動作のいずれの切替動作も行わないようにすることを特徴とする半導体記憶装置。
【請求項２】
前記複数の選択線内の４本の選択線に欠陥が発生した場合に、前記第１のスイッチ部による前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うと共に、前記第２のスイッチ部による前記第３の切替動作と前記第４の切替動作の双方の切替動作を行うように構成される請求項１記載の半導体記憶装置。
【請求項３】
前記複数の選択線内の３本の選択線に欠陥が発生した場合に、前記第１のスイッチ部による前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うと共に、前記第２のスイッチ部による前記第３の切替動作と前記第４の切替動作のいずれか一方の切替動作を行うように構成される請求項１記載の半導体記憶装置。
【請求項４】
前記複数の選択線内の２本の選択線に欠陥が発生した場合に、前記第１のスイッチ部による前記第１の切替動作と前記第２の切替動作のいずれか一方の切替動作を行うと共に、前記第２のスイッチ部による前記第３の切替動作と前記第４の切替動作のいずれか一方の切替動作を行うように構成される請求項１記載の半導体記憶装置。
【請求項５】
前記複数の選択線内の２本の選択線に欠陥が発生した場合に、前記第１のスイッチ部による前記第１の切替動作と前記第２の切替動作の双方の切替動作を行い、前記第２のスイッチ部による前記第３の切替動作と前記第４の切替動作のいずれの切替動作も行わないように構成される請求項１記載の半導体記憶装置。
【請求項６】
前記複数の選択線内の１本の選択線に欠陥が発生した場合に、前記第１のスイッチ部による前記第１の切替動作と前記第２の切替動作のいずれか一方の切替動作を行い、前記第２のスイッチ部による前記第３の切替動作と前記第４の切替動作のいずれの切替動作も行わないように構成される請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線の一部に欠陥が発生した場合に、冗長選択線を使用して欠陥を救済するためのシフト冗長機能を備えた半導体記憶装置に関する。
【０００２】
近年のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）や、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）や、フラッシュメモリや、強誘電体ランダム・アクセス・メモリ（ＦＲＡＭ、すなわち、Ｆｅｒｒｏｍａｇｎａｔｉｃ  ＲＡＭ）等のような大容量の半導体記憶装置を量産する場合、選択線等に欠陥が全くない半導体チップ（半導体集積回路）を製造することは事実上困難である。特に、量産初期の段階では欠陥が発生する確率が高いために、この半導体チップを最悪廃棄しなければならなくなり、チップ製造上の歩留りが低下するおそれがある。このチップ製造上の歩留りの低下をできる限り抑えるために、半導体チップ内に予め設けられた冗長選択線等の冗長回路要素を利用することにより欠陥を救済する対策を講じることが不可欠になる。
【０００３】
【従来の技術】
半導体チップ内の冗長回路要素を利用した冗長方式として、現在さまざまな方式が採用されているが、この中のシフト冗長方式は、アクセス速度が速い、消費電流（消費電力）が小さい等の特徴を有しており、近年の大容量の半導体記憶装置に対し有効な手段と考えられる。これまでは、選択線同士のショート等が存在して１本または２本の欠陥選択線が生じた場合に、１ビットまたは２ビットのシフト冗長を行って欠陥選択線を救済するようなシフト冗長方式の半導体記憶装置が公知になっている。
【０００４】
図２１は、上記のような従来の２ビット（または１ビット）のシフト冗長機能を有する半導体記憶装置の構成例を示すブロック図であり、図２２は、図２１に係る２ビットのシフト冗長動作を説明するための模式図である。ただし、ここでは、複数の選択線（例えば、ｎ本（ｎは２以上の任意の正の整数））に対して２ビット（または１ビット）のシフト冗長機能を有する半導体記憶装置の構成を概略的に示すこととする。さらに、ここでは、２本の選択線ｓｌ２およびｓｌ（ｎ−３）に欠陥が発生した場合を例示することとする。
【０００５】
図２１および図２２に示すような従来の２ビットのシフト冗長機能を有する半導体記憶装置の構成例は、例えば、平成10年11月９日付け出願済みの先行特許出願である特願平10-318164 号の明細書に開示されている。
図２１に示す半導体記憶装置には、外部から供給されるアドレス信号Ａｄｄをデコードするデコーダ回路５００が設けられている。さらに、この半導体記憶装置では、このデコーダ回路５００から出力されるデコード信号Ｓｄｅｃのアドレスに基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線ｓｌ０〜ｓｌ（ｎ−１）（ｎは２以上の任意の正の整数）を配置すると共に、上記複数の選択線に欠陥がない場合は、上記デコード信号Ｓｄｅｃが転送される複数のデコード信号線のいずれにも接続されない２本の冗長選択線ｓｌｊ０、ｓｌｊ１を、上記複数の選択線の中で一方の端の位置、および他方の端の位置にそれぞれ配置している。
【０００６】
さらに、図２１においては、上記複数のデコード信号線と、上記複数の選択線および冗長選択線との接続関係を制御するシフト冗長回路１００を設けている。このシフト冗長回路１００は、複数のスイッチ素子を含むスイッチ部２００と、上記複数の選択線および冗長選択線に対応して設けられる複数のヒューズを有するシフト冗長ヒューズ回路部４００とを備えている。スイッチ部２００は、複数のスイッチ素子のオン／オフ動作により、複数のデコード信号線を、複数の選択線および冗長選択線に切替可能に接続するためのものである。シフト冗長ヒューズ回路部４００は、上記複数の選択線に１本または２本の欠陥が発生した場合に、これらの欠陥が発生した欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断するものである。ここで、シフト冗長ヒューズ回路部４００から出力された信号は、シフト冗長制御回路部３００に入力される。さらに、このシフト冗長制御回路部３００から出力された信号は、スイッチ部２００を制御するためのシフト制御信号として使用される。
【０００７】
さらに、図２１のシフト冗長回路１００は、上記シフト冗長ヒューズ回路部４００からの出力結果に応じて、上記欠陥選択線を上記デコード信号線のいずれにも接続させない非選択状態にし、上記複数の選択線の中で一方の端（例えば、左端）に位置する第１の冗長選択線ｓｌｊ０の方向に、１本の選択線の分（すなわち、１ビット分）だけ上記複数のデコード信号線をシフトさせたり、上記複数の選択線の中で他方の端（例えば、右端）に位置する第２の冗長選択線ｓｌｊ１の方向に、１本の選択線の分だけ上記複数のデコード信号線をシフトさせたりするように、上記複数のスイッチ素子の切替動作を制御するシフト冗長制御回路部３００を備えている。換言すれば、図２１の半導体記憶装置は、第１の冗長選択線の方向、もしくは、第２の冗長選択線の方向、またはその両方の方向にシフトさせることにより、１ビットまたは２ビットのシフト冗長を行うように構成される。ここで、「デコード信号線をシフトさせる」とは、選択線とデコード信号線との接続の状態をシフトさせることを意味する。
【０００８】
さらに、図２１に示す半導体記憶装置では、スイッチ部２００内の複数のスイッチ素子の各々が、上記第１の冗長選択線ｓｌｊ０の方向へのシフト動作（すなわち、後述の左方向シフト）を行うモード、上記第２の冗長選択線の方向へのシフト動作（すなわち、後述の右方向シフト）を行うモード、またはシフト動作を行わないモード（すなわち、後述のシフトなし）を選択することが可能な３方向性のスイッチ素子により構成される。
【０００９】
つぎに、図２２の模式図により、２ビットのシフト冗長動作の概略を説明する。図２２において、ｃｌｊ０およびｃｌｊ１は、シフト冗長動作時に使用される冗長選択線（例えば、冗長選択用カラム選択線）を示し、ｃｌ０〜ｃｌ６３は、通常動作時に使用される通常選択用の選択線（例えば、カラム選択線）を示す。これらの選択線は、スイッチ部２００内の複数のスイッチ素子を介して半導体チップの外部より与えられるアドレス信号をデコードしたデコード信号線ｄ０〜ｄ６３と接続している。シフト冗長処理前または選択線等に欠陥が存在しない場合、ｃｌ０とｄ０、ｃｌ１とｄ１、…ｃｌ６２とｄ６２、ｃｌ６３とｄ６３が接続されるように、スイッチ素子によって制御される。選択線ｃｌ＃とデコード信号線ｄ＃（＃：０〜６３）が接続されるような場合をＮＳ（Non-Shift ：シフトなし）とよぶ。
【００１０】
図２２の模式図は、２本の選択線ｃｌ２、ｃｌ５７に欠陥が存在し、かつ、これらの欠陥に対しシフト冗長を行う場合を説明するためのものである。デコード信号線ｄ０、ｄ１およびｄ２は、冗長選択線ｃｌｊ０、選択線ｃｌ０、および選択線ｃｌ１にそれぞれ接続される（ＳＬ（Shift Left）：左方向シフト）。選択線ｃｌ２，ｃｌ５７は、どのデコード信号線にも接続されず、常に非選択状態となる。選択線ｃｌ３〜ｃｌ５６は、ＮＳの状態になっており、選択線、ｃｌ５８〜ｃｌ６３、および冗長選択線ｃｌｊ１は、デコード信号線ｄ５７〜ｄ６３にそれぞれ接続される（ＳＲ（Shift Right)：右方向シフト）。
【００１１】
【発明が解決しようとする課題】
上記のとおり、図２１に示したような従来の２ビットのシフト冗長機能を有する半導体記憶装置においては、複数の選択線の中の２本に欠陥が発生した場合に、一方の冗長選択線の方向、および他方の冗長選択線の方向にデコード信号線をシフトさせることにより、２ビットのシフト冗長を行って２本の欠陥選択線（２個の欠陥）を救済することが可能になる。また一方で、複数の選択線の中の１本に欠陥が発生した場合には、２本の冗長選択線のいずれか一方の方向にデコード信号線をシフトさせることにより、１ビットのシフト冗長を行って１本の欠陥選択線（１個の欠陥）を救済することも可能である。
【００１２】
しかしながら、ＤＲＡＭやＳＲＡＭやフラッシュメモリ等の量産を目的として半導体チップを製造する場合、実際には、製造プロセスの異常等により選択線のピッチよりも大きなゴミが発生して半導体チップ上に付着することがある。このようなときには、半導体チップ上のある一部に集中して３本以上の欠陥選択線（３個以上の欠陥）が発生するような群不良が少なからず存在する。特に、量産初期の段階では、この群不良が発生する可能性が比較的高い傾向にある。
【００１３】
それゆえに、上記のような群不良等によって半導体チップ上に３個以上の欠陥が発生した場合には、従来の２ビットのシフト冗長方式を用いても上記の欠陥を救済することが不可能になっていた。この結果、特に量産初期の段階でチップ製造上の歩留りの向上が抑えられるという問題が生じてきた。
本発明は上記問題点に鑑みてなされたものであり、半導体チップ上に３本以上の欠陥選択線が生じた場合に、このような欠陥選択線を救済してチップ製造上の歩留りの飛躍的な向上を可能にするシフト冗長方式の半導体記憶装置を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
図１は、本発明の原理構成を示すブロック図である。ここでは、複数の選択線Ｒ０〜Ｒ（ｎ−１）（この場合も、ｎは２以上の任意の正の整数とする）を有する本発明の半導体記憶装置の構成を概略的に示すこととする。さらに、ここでは、４本の選択線Ｒｌ、Ｒ３、Ｒ（ｎ−４）、およびＲ（ｎ−２）に欠陥が発生した場合のスイッチ部の切替動作の様子を図示することとする。
【００１５】
上記問題点を解決するために、本発明の半導体記憶装置は、図１に示すように、外部から供給されるアドレス信号Ａｄｄに基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線Ｒ０〜Ｒ（ｎ−１）（すなわち、リアル選択線）を配置しており、上記複数の選択線の中で、一方の端に位置する少なくとも２本の第１の冗長選択線（例えば、左端の２本の冗長選択線ＪＬ０、ＪＬ１）、および他方の端に位置する少なくとも２本の第２の冗長選択線（例えば、左端の２本の冗長選択線ＪＲ０、ＪＲ１）と、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続するために、少なくとも２段に配置された第１のスイッチ部２−１および第２のスイッチ部２−２とを備えている。これらの第１および第２のスイッチ部２−１、２−２は、後述の４ビットのシフト冗長機能を有するシフト冗長回路１の主要部を構成する。
【００１６】
上記のような第１および第２のスイッチ部２−１、２−２を備えた構成において、上記複数の選択線内に欠陥が発生した場合に（図１では、４本の選択線に欠陥が発生している）、上記第１のスイッチ部２−１により、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うようにし、上記第２のスイッチ部２−２により、上記第１の切替動作を行った上記デコード信号線の少なくとも１本を、さらに上記第１の冗長選択線の方向にシフトさせる第３の切替動作を行うか、または、上記第２の切替動作を行った上記デコード信号線の少なくとも１本を、さらに上記第２の冗長選択線の方向にシフトさせる第４の切替動作を行うか、または、上記第３の切替動作と上記第４の切替動作の双方の切替動作を行うか、または、上記第３の切替動作と上記第４の切替動作のいずれの切替動作も行わないようにしている。ここで、「デコード信号線をシフトさせる」とは、「従来の技術」の項にても述べたように、選択線とデコード信号線との接続の状態をシフトさせることを意味する。
【００１７】
好ましくは、上記複数の選択線内の４本の選択線に欠陥が発生した場合に、上記第１のスイッチ部による上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うと共に、上記第２のスイッチ部による上記第３の切替動作と上記第４の切替動作の双方の切替動作を行うように構成される。
さらに、好ましくは、上記複数の選択線内の３本の選択線に欠陥が発生した場合に、上記第１のスイッチ部による上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うと共に、上記第２のスイッチ部による上記第３の切替動作と上記第４の切替動作のいずれか一方の切替動作を行うように構成される。
【００１８】
さらに、好ましくは、上記複数の選択線内の２本の選択線に欠陥が発生した場合に、上記第１のスイッチ部による上記第１の切替動作と上記第２の切替動作のいずれか一方の切替動作を行うと共に、上記第２のスイッチ部による上記第３の切替動作と上記第４の切替動作のいずれか一方の切替動作を行うように構成される。
【００１９】
さらに、好ましくは、上記複数の選択線内の２本の選択線に欠陥が発生した場合に、上記第１のスイッチ部による上記第１の切替動作と上記第２の切替動作の双方の切替動作を行い、上記第２のスイッチ部による上記第３の切替動作と上記第４の切替動作のいずれの切替動作も行わないように構成される。
さらに、好ましくは、上記複数の選択線内の１本の選択線に欠陥が発生した場合に、上記第１のスイッチ部による上記第１の切替動作と上記第２の切替動作のいずれか一方の切替動作を行い、上記第２のスイッチ部による上記第３の切替動作と上記第４の切替動作のいずれの切替動作も行わないように構成される。
【００２０】
さらに、好ましくは、上記切替動作により、上記第１の冗長選択線および上記第２の冗長選択線の少なくとも１本を上記デコード信号線に接続する場合に、上記複数の選択線に近い側に位置する冗長選択線（例えば、内側の冗長選択線ＪＬ０、ＪＲ０）を優先して使用するようにしている。
さらに詳しく説明すると、図１に示す半導体記憶装置は、外部から供給されるアドレス信号Ａｄｄをデコードするデコーダ回路５を備えている。このデコーダ回路５は、図２１のデコーダ回路５００とほぼ同じ機能を有するものである。さらに、図１に示す半導体記憶装置では、このデコーダ回路５から出力されるデコード信号Ｓｄｅｃのアドレスに基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線Ｒ０〜Ｒ（ｎ−１）（ｎは２以上の任意の正の整数）を配置している。さらに、図１に示す半導体記憶装置においては、上記デコード信号Ｓｄｅｃが転送される複数のデコード信号線のいずれにも接続されない２本の第１の冗長選択線ＪＬ０、ＪＬ１を、上記複数の選択線の中で一方の端の位置（例えば、左端の位置）に配置し、かつ、上記複数のデコード信号線のいずれにも接続されない２本の第２の冗長選択線ＪＲ０、ＪＲ１を、上記複数の選択線の中で他方の端の位置（例えば、右端の位置）に配置している。
【００２１】
さらに、図１においては、上記複数のデコード信号線と上記複数の選択線Ｒ０〜Ｒ（ｎ−１）との接続関係や、上記複数のデコード信号線と第１および第２の冗長選択線ＪＬ０、ＪＬ１、ＪＲ０およびＪＲ１との接続関係を制御するシフト冗長回路１を設けている。このシフト冗長回路１は、複数のデコード信号線を、上記複数の選択線と第１および第２の冗長選択線に切替可能に接続するための複数のスイッチ素子を含む第１のスイッチ部２−１および第２のスイッチ部２−２を有する。これらの第１のスイッチ部２−１および第２のスイッチ部２−２の各々は、好ましくは２ビットのシフト冗長機能を備えており、これらの第１のスイッチ部２−１および第２のスイッチ部２−２の複数のスイッチ素子を２段かつ直列に接続することによって、最高４ビットのシフト冗長が可能になる。
【００２２】
より具体的には、複数のデコード信号線に直接接続される一端部を有するスイッチ部を第１のスイッチ部２−１とし、この第１のスイッチ部の他端部と複数の選択線（欠陥選択線が生じた場合は、複数の選択線と第１および第２の冗長選択線）との間に接続されるスイッチ部を第２のスイッチ部２−２として、２段構えのスイッチ回路が形成される。ここで、第１および第２の冗長選択線の全てまたはその一部を、対応するデコード信号線に接続する場合、上記複数の選択線に近い側に位置する冗長選択線（内側の冗長選択線ＪＬ０、ＪＲ０）を最初に使用し、上記複数の選択線から離れた側に位置する冗長選択線（外側の冗長選択線ＪＬ１、ＪＲ１）を次に使用するようにしている。
【００２３】
さらに、上記シフト冗長回路１は、上記複数の選択線と第１および第２の冗長選択線に対応して設けられる複数のヒューズを有するシフト冗長ヒューズ回路部４を有する。このシフト冗長ヒューズ回路部４は、上記複数の選択線に欠陥が発生した場合に、これらの欠陥が発生した欠陥選択線に対応するヒューズ、および、上記第１および第２の冗長選択線の全てまたはその一部に対応する冗長選択用ヒューズを切断する。このシフト冗長ヒューズ回路部４は、図２１のシフト冗長ヒューズ回路部４００とほぼ同じ機能を有するものである。
【００２４】
ここで、シフト冗長ヒューズ回路部４から出力された信号は、後述の第１のシフト冗長制御回路部３−１および第２のシフト冗長制御回路部３−２に入力される。さらに、第１のシフト冗長制御回路部３−１から出力された信号は、第１のスイッチ部２−１を制御するための第１のシフト制御信号として使用される。また一方で、第２のシフト冗長制御回路部３−２から出力された信号は、第２のスイッチ部２−２を制御するための第２のシフト制御信号として使用される。
【００２５】
図１に示す半導体装置では、説明を簡単にするために、２ビットのシフト冗長機能を有するスイッチ回路を２段に配置して最高４ビットのシフト冗長を実行する構成（すなわち、第１および第２のスイッチ部２−１、２−２の各々における複数のスイッチ素子を互いに直列に接続した構成）を開示しているが、このようなスイッチ回路をＮ段（Ｎは３以上の任意の正の整数）構えに配置すれば、最高２Ｎビットのシフト冗長（０、１ビット、２ビット、……、２（Ｎ−１）ビット、または２Ｎビットのシフト冗長）が可能になることに注目すべきである。
【００２６】
さらに、図１のシフト冗長回路１は、シフト冗長ヒューズ回路部４からの出力結果に応じて、第１のスイッチ部２−１および第２のスイッチ部２−２内の複数のスイッチ素子の切替動作をそれぞれ制御する第１のシフト冗長制御回路部３−１および第２のシフト冗長制御回路部３−２を備えている。
より具体的にいえば、第１のシフト冗長制御回路部３−１は、少なくとも１個の欠陥が発生した場合に、この欠陥に対応する欠陥選択線を複数のデコード信号線のいずれにも接続させない非選択状態にするために、左端の第１の冗長選択線の中で内側に位置する第１の冗長選択線ＪＬ０の方向に、１本の選択線の分（すなわち、１ビット分）だけ上記複数のデコード信号線をシフトさせたり、右端の第２の冗長選択線の中で内側に位置する第２の冗長選択線ＪＲ０の方向に、１本の選択線の分だけ上記複数のデコード信号線をシフトさせたりするように、２ビットのシフト冗長機能を有する第１のスイッチ部２−１内の複数のスイッチ素子の切替動作を制御する。好ましくは、第１のシフト冗長制御回路部３−１は、第１のスイッチ部２−１内の複数のスイッチ素子にそれぞれ対応して設けられる複数の第１のシフト制御回路を備えている。
【００２７】
また一方で、第２のシフト冗長制御回路部３−２は、２個〜４個の欠陥が発生した場合に、この欠陥に対応する欠陥選択線を複数のデコード信号線のいずれにも接続させない非選択状態にするために、左端の第１の冗長選択線の中で外側に位置する第１の冗長選択線ＪＬ１の方向に、１本の選択線の分（すなわち、１ビット分）だけ上記複数のデコード信号線をさらにシフトさせたり、右端の第２の冗長選択線の中で外側に位置する第２の冗長選択線ＪＲ１の方向に、１本の選択線の分だけ上記複数のデコード信号線をさらにシフトさせたりするように、２ビットのシフト冗長機能を有する第２のスイッチ部２−２内の複数のスイッチ素子の切替動作を制御する。好ましくは、第２のシフト冗長制御回路部３−２は、第２のスイッチ部２−２内の複数のスイッチ素子にそれぞれ対応して設けられる複数の第２のシフト制御回路を備えている。
【００２８】
換言すれば、第１のシフト冗長制御回路部３−１は、複数の第１のシフト制御回路によって、複数の選択線に近い側に位置する２本の冗長選択線ＪＬ０、ＪＲ０を選択するために使用される第１のスイッチ部２−１の第１の切替動作と第２の切替動作を制御する。また一方で、第２のシフト冗長制御回路部３−２は、複数の第２のシフト制御回路によって、複数の選択線から離れた側に位置する２本の冗長選択線ＪＬ１、ＪＲ１を選択するために使用される第２のスイッチ部２−２の第３の切替動作と第４の切替動作を制御する。これらの第１および第２のスイッチ部２−１、２−２の第１〜第４の切替動作を適切に制御することによって、１ビット〜４ビットのシフト冗長機能が実現される。
【００２９】
なお、このような１ビット〜４ビットのシフト冗長の対象となる複数の選択線として、半導体記憶装置内のワード選択線や、カラム選択線や、またはデータバス用の選択線等が考えられる。
要約すれば、本発明では、少なくとも２ビットのシフト冗長機能を有するスイッチ部を２段かつ直列に配置し、各々のスイッチ部に対して、一方の冗長選択線の方向もしくは他方の冗長選択線の方向または双方の冗長選択線の方向にデコード信号線をシフトさせる切替動作を行わせることにより、半導体チップ上に３本以上の欠陥選択線が発生した場合に、３ビット以上のシフト冗長動作を行って上記の欠陥選択線を救済することが可能になる。また一方で、２段に配置されたスイッチ部の少なくとも一方のスイッチ部に対して、一方の冗長選択線の方向もしくは他方の冗長選択線の方向または双方の冗長選択線の方向に切替動作を行わせることにより、半導体チップ上に１本または２本の欠陥選択線が発生した場合でも、これらの欠陥選択線を救済することも可能になる。
【００３０】
【発明の実施の形態】
以下、添付図面（図２〜図２０）を参照しながら、本発明の好ましい実施例を説明する。ここでは、まず、複数の選択線に１本〜４本の欠陥が発生した場合の本発明の第１および第２のスイッチ部２−１、２−２の具体的な切替動作について説明することとする。
【００３１】
図２は、４本の選択線に欠陥が生じた場合のスイッチ部の動作を示す模式図であり、図３は、３本の選択線に欠陥が生じた場合のスイッチ部の動作の第１例を示す模式図であり、図４は、３本の選択線に欠陥が生じた場合のスイッチ部の動作の第２例を示す模式図である。
さらに、図５は、２本の選択線に欠陥が生じた場合のスイッチ部の動作の第１例を示す模式図であり、図６は、２本の選択線に欠陥が生じた場合のスイッチ部の動作の第２例を示す模式図であり、図７は、２本の選択線に欠陥が生じた場合のスイッチ部の動作の第３例を示す模式図である。
【００３２】
さらに、図８は、１本の選択線に欠陥が生じた場合のスイッチ部の動作の第１例を示す模式図であり、図９は、１本の選択線に欠陥が生じた場合のスイッチ部の動作の第２例を示す模式図であり、図１０は、選択線に欠陥がない場合のスイッチ部の動作を示す模式図である。ただし、図２〜図１０においては、スイッチ部の切替動作の説明を簡単にするために、スイッチ部および複数の選択線の構成を簡略化して示す。なお、これ以降、前述した構成要素と同一のものについては、同一の参照番号を付して表すこととする。
【００３３】
図２〜図１０においては、通常動作時に使用される通常選択用の８本の選択線Ｒ０〜Ｒ７と、２本の第１の冗長選択線ＪＬ０、ＪＬ１と、２本の第２の冗長選択線ＪＲ０、ＪＲ１が設けられている。通常選択用の選択線Ｒ０〜Ｒ７は、図１０に示すように、第２のスイッチ部２−２の複数のスイッチ素子に接続される。さらに、この第２のスイッチ部２−２の複数のスイッチ素子は、第１のスイッチ部２−１の複数のスイッチ素子に接続される。さらに、この第１のスイッチ部２−１の複数のスイッチ素子は、半導体チップの外部より与えられるアドレス信号をデコードした８本のデコード信号線（図示していない）に接続される。シフト冗長処理前または選択線等に欠陥が存在しない場合、選択線Ｒ０〜Ｒ７と対応するデコード信号線とが接続されるように、第１および第２のスイッチ部の複数のスイッチ素子が動作する（シフトなし）。すなわち、図１０の場合、第１および第２のスイッチ部２−１、２−２は、冗長選択線の方向にデコード信号線をシフトさせる切替動作を行わないので、４本の冗長選択線がデコード信号線に接続されていない状態になっている。
【００３４】
図２は、４本の選択線Ｒ１、Ｒ３、Ｒ５およびＲ７に欠陥が存在し、かつ、これらの欠陥に対し４ビットのシフト冗長を行う場合を説明するためのものである。図２において、第１のスイッチ部２−１は、左側の４本のデコード信号線が、通常選択用の選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０の方向にシフト（１ビットシフト）するように、対応する４本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第１のスイッチ部２−１は、右側の３本のデコード信号線が、通常選択用の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方向にシフト（１ビットシフト）するように、対応する３本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第１のスイッチ部２−１および第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ４とが接続されるように、スイッチ素子を動作させる（シフトなし）。
【００３５】
さらに、図２において、第２のスイッチ部２−２は、左側の３本のデコード信号線が、通常選択用の選択線Ｒ０から離れた側に位置する第１の冗長選択線ＪＬ１の方向にさらにシフト（１ビットシフト）するように、対応する３本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第２のスイッチ部２−２は、右側の２本のデコード信号線が、通常選択用の選択線Ｒ７から離れた側に位置する第２の冗長選択線ＪＲ１の方向にさらにシフト（１ビットシフト）するように、対応する２本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部２−１のスイッチ素子と選択線Ｒ２とが接続されるように、スイッチ素子を動作させる（シフトなし）。さらに、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部のスイッチ素子と選択線Ｒ６とが接続されるように、スイッチ素子を動作させる（シフトなし）。この場合、４個の欠陥に対応する欠陥選択線Ｒ１、Ｒ３、Ｒ５およびＲ７は、どのデコード信号線にも接続されず、常に非選択状態となる。
【００３６】
換言すれば、図２においては、通常選択用の選択線に近い側に位置する冗長選択線ＪＬ０、ＪＲ０を使用して２ビットのシフト冗長を行うと共に、通常選択用の選択線から離れた側に位置する冗長選択線ＪＬ１、ＪＲ１を使用して２ビットのシフト冗長を行うことにより、最終的に４ビットのシフト冗長を行うことが可能になる。
【００３７】
図３は、３本の選択線Ｒ１、Ｒ３およびＲ６に欠陥が存在し、かつ、これらの欠陥に対し３ビットのシフト冗長を行う場合の第１例を説明するためのものである。図３において、第１のスイッチ部２−１は、左側の４本のデコード信号線が、通常選択用の選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０の方向にシフトするように、対応する４本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第１のスイッチ部２−１は、右側の２本のデコード信号線が、通常選択用の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方向にシフトするように、対応する２本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第１のスイッチ部２−１および第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ４、Ｒ５とが接続されるように、スイッチ素子を動作させる（シフトなし）。
【００３８】
さらに、図３において、第２のスイッチ部２−２は、左側の３本のデコード信号線が、通常選択用の選択線Ｒ０から離れた側に位置する第１の冗長選択線ＪＬ１の方向にさらにシフトするように、対応する３本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部のスイッチ素子と、選択線Ｒ２、Ｒ７および第２の冗長選択線ＪＲ０とが接続されるように、スイッチ素子を動作させる（シフトなし）。この場合、３個の欠陥に対応する欠陥選択線Ｒ１、Ｒ３およびＲ６は、どのデコード信号線にも接続されず、常に非選択状態となる。さらに、通常選択用の選択線Ｒ７から離れた側に位置する第２の冗長選択線ＪＲ１も、デコード信号線に接続されていない状態になっている。
【００３９】
図４は、３本の選択線Ｒ１、Ｒ３およびＲ６に欠陥が存在し、かつ、これらの欠陥に対し３ビットのシフト冗長を行う場合の第２例を説明するためのものである。図４において、第１のスイッチ部４−１は、左側の２本のデコード信号線が、通常選択用の選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０の方向にシフトするように、対応する２本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第１のスイッチ部２−１は、右側の５本のデコード信号線が、通常選択用の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方向にシフトするように、対応する５本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第１のスイッチ部２−１および第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ２とが接続されるように、スイッチ素子を動作させる（シフトなし）。
【００４０】
さらに、図４において、第２のスイッチ部２−２は、右側の３本のデコード信号線が、通常選択用の選択線Ｒ７から離れた側に位置する第２の冗長選択線ＪＲ１の方向にさらにシフトするように、対応する３本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部２−１のスイッチ素子と、選択線Ｒ０、Ｒ４、Ｒ５および第１の冗長選択線ＪＬ０とが接続されるように、スイッチ素子を動作させる（シフトなし）。この場合、３個の欠陥に対応する欠陥選択線Ｒ１、Ｒ３およびＲ６は、どのデコード信号線にも接続されず、常に非選択状態となる。さらに、通常選択用の選択線Ｒ０から離れた側に位置する第２の冗長選択線ＪＬ１も、デコード信号線に接続されていない状態になっている。
【００４１】
換言すれば、図３および図４においては、通常選択用の選択線に近い側に位置する冗長選択線ＪＬ０、ＪＲ０を使用して２ビットのシフト冗長を行うと共に、通常選択用の選択線から離れた側に位置する冗長選択線ＪＬ１、ＪＲ１のいずれか一方を使用して１ビットのシフト冗長を行うことにより、最終的に３ビットのシフト冗長を行うことが可能になる。
【００４２】
図５は、２本の選択線Ｒ２、Ｒ５に欠陥が存在し、かつ、これらの欠陥に対し２ビットのシフト冗長を行う場合の第１例を説明するためのものである。図５において、第１のスイッチ部２−１は、左側の６本のデコード信号線が、通常選択用の選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０の方向にシフトするように、対応する６本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第１のスイッチ部２−１および第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ６、Ｒ７とが接続されるように、スイッチ素子を動作させる（シフトなし）。
【００４３】
さらに、図５において、第２のスイッチ部２−２は、左側の４本のデコード信号線が、通常選択用の選択線Ｒ０から離れた側に位置する第１の冗長選択線ＪＬ１の方向にさらにシフトするように、対応する４本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部２−１のスイッチ素子と選択線Ｒ３、Ｒ４とが接続されるように、スイッチ素子を動作させる（シフトなし）。この場合、２個の欠陥に対応する欠陥選択線Ｒ２、Ｒ５は、どのデコード信号線にも接続されず、常に非選択状態となる。さらに、通常選択用の選択線Ｒ７の側に位置する冗長選択線ＪＲ０、ＪＲ１のいずれも、デコード信号線に接続されていない状態になっている。
【００４４】
図６は、２本の選択線Ｒ２、Ｒ５に欠陥が存在し、かつ、これらの欠陥に対し２ビットのシフト冗長を行う場合の第２例を説明するためのものである。図５において、第１のスイッチ部２−１は、左側の３本のデコード信号線が、通常選択用の選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０の方向にシフトするように、対応する３本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第１のスイッチ部２−１は、右側の３本のデコード信号線が、通常選択用の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方向にシフトするように、対応する３本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第１のスイッチ部２−１および第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ３、Ｒ４とが接続されるように、スイッチ素子を動作させる（シフトなし）。
【００４５】
さらに、図６において、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部２−１のスイッチ素子と、選択線Ｒ０、Ｒ１、Ｒ６、Ｒ７、内側の第１の冗長選択線ＪＬ０、および内側の第２の冗長選択線ＪＲ０が接続されるように、スイッチ素子を動作させる（シフトなし）。この場合、２個の欠陥に対応する欠陥選択線Ｒ２、Ｒ５は、どのデコード信号線にも接続されず、常に非選択状態となる。さらに、外側の第１の冗長選択線ＪＬ１、および外側の第２の冗長選択線ＪＲ１は、デコード信号線に接続されていない状態になっている。
【００４６】
図７は、２本の選択線Ｒ２、Ｒ５に欠陥が存在し、かつ、これらの欠陥に対し２ビットのシフト冗長を行う場合の第３例を説明するためのものである。図７において、第１のスイッチ部２−１は、右側の６本のデコード信号線が、通常選択用の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方向にシフトするように、対応する６本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第１のスイッチ部２−１および第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ０、Ｒ１とが接続されるように、スイッチ素子を動作させる（シフトなし）。
【００４７】
さらに、図７において、第２のスイッチ部２−２は、右側の４本のデコード信号線が、通常選択用の選択線Ｒ７から離れた側に位置する第２の冗長選択線ＪＲ１の方向にさらにシフトするように、対応する４本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部２−１のスイッチ素子と選択線Ｒ３、Ｒ４とが接続されるように、スイッチ素子を動作させる（シフトなし）。この場合、２個の欠陥に対応する欠陥選択線Ｒ２、Ｒ５は、どのデコード信号線にも接続されず、常に非選択状態となる。さらに、通常選択用の選択線Ｒ０の側に位置する冗長選択線ＪＬ０、ＪＬ１のいずれも、デコード信号線に接続されていない状態になっている。
【００４８】
換言すれば、図６においては、内側の第１の冗長選択線ＪＬ０および第２の冗長選択線ＪＲ０を使用して２ビットのシフト冗長を行うことが可能になる。この場合、第１のスイッチ部のスイッチ素子のみが、デコード信号線を冗長選択線の方向にシフトさせるための切替動作を行うようになっている。また一方で、図５および図７においては、左端の２本の冗長選択線、または右端の２本の冗長選択線を使用して２ビットのシフト冗長を行うことが可能になる。この場合、第１のスイッチ部のスイッチ素子が、左端または右端の内側に位置する冗長選択線の方向にデコード信号線をシフトさせるための切替動作を行うと共に、第２のスイッチ部のスイッチ素子が、同じ端の外側に位置する冗長選択線の方向にデコード信号線をシフトさせるための切替動作を行うようになっている。
【００４９】
図８は、１本の選択線Ｒ２に欠陥が存在し、かつ、これらの欠陥に対し１ビットのシフト冗長を行う場合の第１例を説明するためのものである。図８において、第１のスイッチ部２−１は、左側の３本のデコード信号線が、通常選択用の選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０の方向にシフトするように、対応する３本のスイッチ素子の切替動作を行う（左方向シフト）。さらに、第１のスイッチ部２−１および第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ３〜Ｒ７とが接続されるように、スイッチ素子を動作させる（シフトなし）。
【００５０】
さらに、図８において、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部２−１のスイッチ素子と、選択線Ｒ０、Ｒ１および第１の冗長選択線ＪＬ０とが接続されるように、スイッチ素子を動作させる（シフトなし）。この場合、１個の欠陥に対応する欠陥選択線Ｒ２は、どのデコード信号線にも接続されず、常に非選択状態となる。さらに、通常選択用の選択線Ｒ０の側に位置する第１の冗長選択線ＪＬ１、および通常選択用の選択線Ｒ７の側に位置する第２の冗長選択線ＪＲ０、ＪＲ１のいずれも、デコード信号線に接続されていない状態になっている。
【００５１】
図９は、１本の選択線Ｒ２に欠陥が存在し、かつ、これらの欠陥に対し１ビットのシフト冗長を行う場合の第２例を説明するためのものである。図９において、第１のスイッチ部２−１は、右側の６本のデコード信号線が、通常選択用の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方向にシフトするように、対応する６本のスイッチ素子の切替動作を行う（右方向シフト）。さらに、第１のスイッチ部２−１および第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ０、Ｒ１とが接続されるように、スイッチ素子を動作させる（シフトなし）。
【００５２】
さらに、図９において、第２のスイッチ部２−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、第１のスイッチ部２−１のスイッチ素子と、選択線Ｒ３〜Ｒ７および第２の冗長選択線ＪＲ０とが接続されるように、スイッチ素子を動作させる（シフトなし）。この場合、１個の欠陥に対応する欠陥選択線Ｒ２は、どのデコード信号線にも接続されず、常に非選択状態となる。さらに、通常選択用の選択線Ｒ０の側に位置する第１の冗長選択線ＪＬ０、ＪＬ１、および通常選択用の選択線Ｒ７の側に位置する第２の冗長選択線ＪＲ１のいずれも、デコード信号線に接続されていない状態になっている。
【００５３】
換言すれば、図８および図９においては、通常選択用の選択線に近い側に位置する冗長選択線ＪＬ０、ＪＲ０のいずれか一方を使用して１ビットのシフト冗長を行うことが可能になる。この場合、第１のスイッチ部のスイッチ素子のみが、デコード信号線をいずれか１本の冗長選択線の方向にシフトさせるための切替動作を行うようになっている。
【００５４】
図１１は、４本の選択線に欠陥が生じた場合にスイッチ部の動作による各部の信号レベルを示す図であり、図１２は、３本の選択線に欠陥が生じた場合にスイッチ部の動作による各部の信号レベルを示す図である。ここでは、２本の第１の冗長選択線ＪＬ０、ＪＬ１、２本の第２の冗長選択線ＪＲ０、ＪＲ１、および８本の通常選択用の選択線Ｒ０〜Ｒ７が設けられている半導体記憶装置において、４本または３本の選択線に欠陥が生じた場合に、第１および第２のスイッチ部が切替動作を行ったときの各部の信号レベルを示すこととする。図１１は、前述の図２のようなスイッチ部の切替動作を行ったときの各部の信号レベルを示し、図１２は、前述の図３のようなスイッチ部の切替動作を行ったときの各部の信号レベルを示している。
【００５５】
図１に示したシフト冗長ヒューズ回路部４は、通常動作時に使用される通常選択用のヒューズ回路、冗長選択時に使用される冗長選択用ヒューズ回路、および、冗長選択線に不良がないか否かを確認するための強制冗長時に使用される強制冗長用ヒューズ回路を有する。これらの通常選択用のヒューズ回路は、対応するヒューズを切断した場合に低電圧レベル（“Ｌ”レベル）を出力し、切断しない場合には高電圧レベル（“Ｈ”レベル）を出力する。また一方で、冗長選択用ヒューズ回路（および強制冗長用ヒューズ回路）は、それとは逆に、ヒューズ（冗長選択用ヒューズ）を切断した場合に“Ｈ”レベルを出力し、切断しない場合には“Ｌ”レベルを出力する。この場合、１ビットのシフト冗長に対し、欠陥選択線に対応するヒューズ回路のヒューズと、第１および第２の冗長選択線中のいずれか１本の冗長選択線に対応する冗長選択用ヒューズ回路のヒューズの２本が切断される。したがって、図１１のように４ビットのシフト冗長を行う場合は、４本の欠陥選択線に対応する４本のヒューズと、４本の第１および第２の冗長選択線の全てに対応する冗長選択用ヒューズ回路のヒューズ（冗長選択用ヒューズ）の計８本が切断される。また一方で、図１２のように３ビットのシフト冗長を行う場合は、３本の欠陥選択線に対応する３本のヒューズと、第１および第２の冗長選択線の中で内側に位置する２本のヒューズと、外側に位置する１本のヒューズの計６本が切断される。
【００５６】
さらに、第１のシフト冗長制御回路部３−１内の複数のシフト制御回路は、図１６にて後述するように、一方の第１の入力信号ｕｉｎ０と一方の第１の出力信号ｕｏｕｔ０を接続すると共に、他方の第１の入力信号ｌｉｎ０と他方の第１の出力信号ｌｏｕｔ０を接続することによって、後述の図１９に示すように、直列接続された回路を２段構えにした構成になっている。また一方で、第２のシフト冗長制御回路部３−２内の複数のシフト制御回路もまた、図１６にて後述するように、一方の第２の入力信号ｕｉｎ１と一方の第２の出力信号ｕｏｕｔ１、および、他方の第２の入力信号ｌｉｎ１と他方の第２の出力信号ｌｏｕｔ１を接続することによって、後述の図１９に示すように、直列接続された回路を２段構えにした構成になっている。
【００５７】
第１のスイッチ部２−１内の各々のスイッチ素子の切替動作は、第１のシフト冗長制御回路部３−１から出力される第１の出力信号ｕｏｕｔ０と第１の出力信号ｌｏｕｔ０の“Ｈ”レベルおよび“Ｌ”レベルの組み合わせにより制御される。ヒューズを切断しない場合、第１の出力信号ｕｏｕｔ０および第１の出力信号ｌｏｕｔ０の出力レベルは全て“Ｌ”レベルになる。さらに、このとき、シフト冗長ヒューズ回路部４において、冗長選択線以外の選択線に対応するヒューズ回路の出力は“Ｈ”レベルになり、冗長選択線に対応する冗長選択用ヒューズ回路の出力は“Ｌ”レベルになる。この場合は、シフト冗長動作はないと判断する。
【００５８】
また一方で、第２のスイッチ部２−２内の各々のスイッチ素子の切替動作は、第２のシフト冗長制御回路部３−２から出力される第２の出力信号ｕｏｕｔ１と第２の出力信号ｌｏｕｔ１の“Ｈ”レベルおよび“Ｌ”レベルの組み合わせにより制御される。ヒューズを切断しない場合、第２の出力信号ｕｏｕｔ１および第２の出力信号ｌｏｕｔ１の出力レベルは全て“Ｌ”レベルになる。
【００５９】
ここで、図１１に示すように、４本の欠陥選択線Ｒ１、Ｒ３、Ｒ５およびＲ７にそれぞれ対応するヒューズを切断すると共に、４本の第１および第２の冗長選択線ＪＬ０、ＪＬ１、ＪＲ０およびＪＲ１にそれぞれ対応する冗長選択用ヒューズ回路の４本のヒューズ（冗長選択用ヒューズ）を切断した場合について考察する。このときに、切断した４本の欠陥選択線Ｒ１、Ｒ３、Ｒ５およびＲ７にそれぞれ対応するヒューズ回路の出力は“Ｌ”レベルになり、切断した４本の冗長選択線ＪＬ０、ＪＬ１、ＪＲ０およびＪＲ１にそれぞれ対応する冗長選択用ヒューズ回路の出力は“Ｈ”レベルになる。
【００６０】
この場合、第１のシフト冗長制御回路部３−１は、左側の４本のデコード信号線が、通常選択用の選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０の方向にシフトするように、第１のスイッチ部２−１の切替動作を制御する（左方向シフト←）。さらに、第１のシフト冗長制御回路部３−１は、右側の３本のデコード信号線が、通常選択用の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方向にシフトするように、第１のスイッチ部２−１の切替動作を制御する（右方向シフト→）。さらに、第１のシフト冗長制御回路部３−１および第２のシフト冗長制御回路部３−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ４とが接続されるように、第１のスイッチ部２−１および第２のスイッチ部２−２の動作を制御する（シフトなし↑）。さらに、第１のシフト冗長制御回路部３−１および第２のシフト冗長制御回路部３−２は、欠陥選択線Ｒ３、Ｒ５がデコード信号線に接続されない非選択状態になるように（図１１の第１および第２のシフト冗長制御回路部３−１、３−２の欄の“Ｘ”（ただし、欠陥選択線Ｒ３、Ｒ５に関係する部分）に対応する）、第１のスイッチ部２−１および第２のスイッチ部２−２の動作を制御する。
【００６１】
さらに、図１１に示すように、第２のシフト冗長制御回路部３−２は、左側の３本のデコード信号線が、通常選択用の選択線Ｒ０から離れた側に位置する第１の冗長選択線ＪＬ１の方向にさらにシフトするように、第２のスイッチ部２−２の切替動作を制御する（左方向シフト←）。さらに、第２のシフト冗長制御回路部３−２は、右側の２本のデコード信号線が、通常選択用の選択線Ｒ７から離れた側に位置する第２の冗長選択線ＪＲ１の方向にさらにシフトするように、第２のスイッチ部２−２の切替動作を制御する（右方向シフト→）。さらに、第２のシフト冗長制御回路部３−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ２、Ｒ６とが接続されるように、第２のスイッチ部２−２の切替動作を制御する（シフトなし↑）。さらに、第２のシフト冗長制御回路部３−２は、２本の欠陥選択線Ｒ１、Ｒ７がデコード信号線に接続されない非選択状態になるように（図１１の第２のシフト冗長制御回路部３−２の欄の“Ｘ”（ただし、欠陥選択線Ｒ１、Ｒ７に関係する部分）に対応する）、第２のスイッチ部２−２の動作を制御する。このようにして、４本の欠陥選択線Ｒ１、Ｒ３、Ｒ５およびＲ７を、どのデコード信号線にも接続されない非選択状態にすることにより、これらの欠陥選択線を救済することが可能になる。
【００６２】
このとき、第１のシフト冗長制御回路部３−１において、左方向シフトが行われる通常選択用のヒューズおよび冗長選択用ヒューズからの信号が入力される位置の第１の出力信号ｕｏｕｔ０のみ“Ｈ”レベルになっており、それ以外の位置の第１の出力信号ｕｏｕｔ０は全て“Ｌ”レベルになるため、一方の第１の出力信号ｕｏｕｔ０＝“Ｈ”で他方の第１の出力信号ｌｏｕｔ０＝“Ｌ”の状態を左方向シフトと判定すればよい。また一方で、第２のシフト冗長制御回路部３−２において、左方向シフトが行われる通常選択用のヒューズおよび冗長選択用ヒューズからの信号が入力される位置の第２の出力信号ｕｏｕｔ１のみ“Ｈ”レベルになっており、それ以外の位置の第２の出力信号は全て“Ｌ”レベルになるため、一方の第２の出力信号ｕｏｕｔ１＝“Ｈ”で他方の第２の出力信号ｌｏｕｔ１＝“Ｌ”の状態を左方向シフトと判定すればよい。
【００６３】
さらに、第１のシフト冗長制御回路部３−１において、右方向シフトが行われる通常選択用のヒューズおよび冗長選択用ヒューズからの信号が入力される位置の第１の出力信号ｌｏｕｔ０のみ“Ｈ”レベルになっており、それ以外の位置の第１の出力信号ｌｏｕｔ０は全て“Ｌ”レベルになるため、一方の第１の出力信号ｕｏｕｔ０＝“Ｌ”で他方の第１の出力信号ｌｏｕｔ０＝“Ｈ”の状態を右方向シフトと判定すればよい。また一方で、第２のシフト冗長制御回路部３−２において、右方向シフトが行われる通常選択用のヒューズおよび冗長選択用ヒューズからの信号が入力される位置の第２の出力信号ｌｏｕｔ１のみ“Ｈ”レベルになっており、それ以外の位置の第２の出力信号ｌｏｕｔ１は全て“Ｌ”レベルになるため、一方の第２の出力信号ｕｏｕｔ１＝“Ｌ”で他方の第２の出力信号ｌｏｕｔ１＝“Ｈ”の状態を右方向シフトと判定すればよい。
【００６４】
また一方で、図１２に示すように、３本の欠陥選択線Ｒ１、Ｒ３およびＲ６にそれぞれ対応するヒューズを切断すると共に、２本の第１の冗長選択線ＪＬ０、ＪＬ１、および１本の第２の冗長選択線ＪＲ０（すなわち、３本の冗長選択線）にそれぞれ対応する冗長選択用ヒューズ回路の３本のヒューズ（冗長選択用ヒューズ）を切断した場合について考察する。このときに、切断した３本の欠陥選択線Ｒ１、Ｒ３およびＲ６にそれぞれ対応するヒューズ回路の出力は“Ｌ”レベルになり、切断した３本の冗長選択線ＪＬ０、ＪＬ１およびＪＲ０にそれぞれ対応する冗長選択用ヒューズ回路の出力は“Ｈ”レベルになる。
【００６５】
この場合、第１のシフト冗長制御回路部３−１は、左側の４本のデコード信号線が、通常選択用の選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０の方向にシフトするように、第１のスイッチ部２−１の切替動作を制御する（左方向シフト←）。さらに、第１のシフト冗長制御回路部３−１は、右側の２本のデコード信号線が、通常選択用の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方向にシフトするように、第１のスイッチ部２−１の切替動作を制御する（右方向シフト→）。さらに、第１のシフト冗長制御回路部３−１および第２のシフト冗長制御回路部３−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と選択線Ｒ４、Ｒ５とが接続されるように、第１のスイッチ部２−１および第２のスイッチ部２−２の動作を制御する（シフトなし↑）。さらに、第１のシフト冗長制御回路部３−１および第２のシフト冗長制御回路部３−２は、欠陥選択線Ｒ３、Ｒ６がデコード信号線に接続されない非選択状態になるように（図１２の第１および第２のシフト冗長制御回路部３−１、３−２の欄の“Ｘ”（ただし、欠陥選択線Ｒ３、Ｒ６に関係する部分）に対応する）、第１のスイッチ部２−１および第２のスイッチ部２−２の動作を制御する。
【００６６】
さらに、図１２に示すように、第２のシフト冗長制御回路部３−２は、左側の３本のデコード信号線が、通常選択用の選択線Ｒ０から離れた側に位置する第１の冗長選択線ＪＬ１の方向にさらにシフトするように、第２のスイッチ部２−２の切替動作を制御する（左方向シフト←）。さらに、第２のシフト冗長制御回路部３−２は、左方向シフトおよび右方向シフトのいずれも行うことなく、デコード信号線と、選択線Ｒ２、Ｒ７および第２の冗長選択線ＪＲ０とが接続されるように、スイッチ素子を動作させる（シフトなし）。さらに、第２のシフト冗長制御回路部３−２は、１本の欠陥選択線Ｒ１がデコード信号線に接続されない非選択状態になるように（図１２の第２のシフト冗長制御回路部３−２の欄の“Ｘ”（ただし、欠陥選択線Ｒ１に関係する部分）に対応する）、第２のスイッチ部２−２の動作を制御する。このようにして、３本の欠陥選択線Ｒ１、Ｒ３およびＲ６を、どのデコード信号線にも接続されない非選択状態にすることにより、これらの欠陥選択線を救済することが可能になる。
【００６７】
このとき、第１のシフト冗長制御回路部３−１においては、図１１の場合と同じように、左方向シフトが行われる通常選択用のヒューズおよび冗長選択用ヒューズからの信号が入力される位置の第１の出力信号ｕｏｕｔ０のみ“Ｈ”レベルになっており、それ以外の位置の第１の出力信号ｕｏｕｔ０は全て“Ｌ”レベルになるため、一方の第１の出力信号ｕｏｕｔ０＝“Ｈ”で他方の第１の出力信号ｌｏｕｔ０＝“Ｌ”の状態を左方向シフトと判定すればよい。また一方で、第２のシフト冗長制御回路部３−２においても、図１１の場合と同じように、左方向シフトが行われる通常選択用のヒューズおよび冗長選択用ヒューズからの信号が入力される位置の第２の出力信号ｕｏｕｔ１のみ“Ｈ”レベルになっており、それ以外の位置の第２の出力信号は全て“Ｌ”レベルになるため、一方の第２の出力信号ｕｏｕｔ１＝“Ｈ”で他方の第２の出力信号ｌｏｕｔ１＝“Ｌ”の状態を左方向シフトと判定すればよい。
【００６８】
ついで、本発明の１ビット〜４ビットのシフト冗長機能を有する半導体記憶装置の一実施例の主要部の構成を順次説明する。
図１３は、本発明の一実施例における通常選択用のヒューズ回路の構成を示す回路図である。図１３の通常選択用のヒューズ回路（ただし、強制冗長時に冗長される選択線用のヒューズ回路は除く）６０は、図１に示したような選択線Ｒ０〜Ｒ３、Ｒ６〜Ｒ（ｎ−７）、およびＲ（ｎ−４）〜Ｒ（ｎ−１）と一対一に対応して設けられるシフト冗長ヒューズ回路部４内の複数のヒューズ回路の一つを示すものである。
【００６９】
図１３において、ｓｔｔｘは、例えば、電源投入時、電源が立ち上がるまでは“Ｈ”レベルであり、電源が立ち上がった後は“Ｌ”レベルになる制御信号で、ｃｆｓはヒューズ回路６０の出力信号である。図１３に示すヒューズ回路６０は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４１およびＮチャネル型トランジスタ４２と、Ｎチャネル型トランジスタ４４と、２つのインバータ４３、４５とを備えている。ヒューズ４０が切断されていない場合、電源が立ち上がった後は、ヒューズ回路の出力信号ｃｆｓは“Ｈ”レベルになる。ヒューズ４０が切断されている場合、ヒューズ回路の出力信号ｃｆｓは“Ｌ”レベルになる。
【００７０】
図１４は、本発明の一実施例における冗長選択用ヒューズ回路の構成を示す回路図である。図１４の冗長選択用ヒューズ回路６０ｊは、図１のシフト冗長ヒューズ回路部４内の第１および第２の冗長選択線ＪＬ０、ＪＬ１、ＪＲ０およびＪＲ１に使用される冗長選択用ヒューズ回路の各々に対応するものである。
図１４において、ｆｔｐｚは、冗長選択線に不良がないか否かを確認するための強制冗長を行う際に“Ｈ”レベルになる制御信号である。図１４に示す冗長選択用ヒューズ回路６０ｊは、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４１ｒおよびＮチャネル型トランジスタ４３ｒと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ４２ｒおよびＮチャネル型トランジスタ４４ｒと、Ｎチャネル型トランジスタ４５ｒと、インバータ４６ｒとを備えている。ヒューズ（冗長選択用ヒューズ）４０ｒが切断されておらず、かつ、強制冗長を行わない場合（制御信号ｆｔｐｚ＝“Ｌ”）場合、冗長選択用ヒューズ回路の出力信号ｃｆｓｊは“Ｌ”レベルになる。また一方で、ヒューズ４０ｒを実際に切断した場合、冗長選択用ヒューズ回路の出力信号ｃｆｓｊは“Ｈ”レベルになる。
【００７１】
さらに、図１４において、ヒューズ４０ｒが切断されておらず、かつ、強制冗長を行った場合（制御信号ｆｔｐｚ＝“Ｈ”）、Ｐチャネル型トランジスタ４２ｒがオフ状態になり、Ｎチャネル型トランジスタ４４ｒがオン状態になってノードｎ０３が“Ｌ”レベルになる。この結果、冗長選択用ヒューズ回路の出力信号ｃｆｓｊは“Ｈ”レベルになる。この場合は、ヒューズ４０ｒが見かけ上切断された状態になり、後述の図１５の強制冗長選択用ヒューズ回路と共に強制冗長を行うことによって、冗長選択線に不良がないか否かを確認することができる。
【００７２】
図１３の通常選択用のヒューズ回路、および図１４の冗長選択用ヒューズ回路のいずれにおいても、冗長の対象とする選択線に対応するヒューズ回路のヒューズと、冗長選択線に対応する冗長選択用ヒューズ回路のヒューズとを切断している。
図１５は、本発明の一実施例における強制冗長選択用ヒューズ回路の構成を示す回路図である。図１５に示す強制冗長選択用ヒューズ回路６０ｐｊは、図１のシフト冗長ヒューズ回路部４内の４本の強制冗長選択線（例えば、選択線Ｒ４、Ｒ５、Ｒ（ｎ−６）およびＲ（ｎ−５）のように、冗長選択線と隣接しておらず、かつ、冗長選択線に近い位置にある選択線）に使用される強制冗長用ヒューズ回路の各々に対応するものである。
【００７３】
図１５において、ｆｔｐｚは、前述したように、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図１５に示す強制冗長用ヒューズ回路６０ｐｊは、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４１ｆおよびＮチャネル型トランジスタ４３ｆと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ４２ｆおよびＮチャネル型トランジスタ４４ｆと、Ｎチャネル型トランジスタ４５ｆと、２つのインバータ４６ｆ、４７ｆとを備えている。強制冗長時のヒューズ４０ｆを切断したように見せかけた場合、強制冗長ヒューズ回路の出力信号ｃｆｓは“Ｌ”レベルになる。この状態で、シフト冗長の対象とする選択線に対応するヒューズを切断する前に、冗長選択線に不良がないか否かを確認することが可能である。
【００７４】
さらに詳しく説明すると、強制冗長を行う場合には、Ｐチャネル型トランジスタ４２ｆおよびＮチャネル型トランジスタ４４ｆの各々のゲートに対し、“Ｈ”レベルの制御信号ｆｔｐｚを入力する。このようにすれば、Ｐチャネル型トランジスタ４２ｆがオフ状態になり、Ｎチャネル型トランジスタ４４ｆがオン状態になってインバータ４６ｆの入力レベルが“Ｌ”レベルになる。この結果、インバータ４７ｆの出力レベルが“Ｌ”レベルになり、“Ｌ”レベルの出力信号ｃｆｓが生成されることになる。
【００７５】
また一方で、強制冗長を行わない場合には（制御信号ｆｔｐｚ＝“Ｌ”）、Ｐチャネル型トランジスタ４２ｆがオン状態になり、Ｎチャネル型トランジスタ４４ｆがオフ状態になってインバータ４６ｆの入力レベルが“Ｈ”レベルになる。この結果、インバータ４７ｆの出力レベルが“Ｈ”レベルになり、“Ｈ”レベルの出力信号ｃｆｓが生成されることになる。さらに、ヒューズ４０ｆを実際に切断した場合、Ｎチャネル型トランジスタ４５ｆがオン状態になってインバータ４６ｆの入力レベルが“Ｌ”レベルになる。この結果、インバータ４７ｆの出力レベルが“Ｌ”レベルになり、“Ｌ”レベルの出力信号ｃｆｓが生成されることになる。
【００７６】
図１６は、本発明の一実施例における第１および第２のシフト制御回路の構成を示す回路図である。ここでは、第１のスイッチ部２−１（図１参照）の切替動作を制御する第１のシフト冗長制御回路部３−１（図１参照）を構成する複数の第１のシフト制御回路の各々を示すと共に、第２のスイッチ部２−２（図１参照）の切替動作を制御する第２のシフト冗長制御回路部３−２（図１参照）を構成する複数の第２のシフト制御回路の各々を示す。
【００７７】
図１６において、ｕｏｕｔ０は第１のシフト冗長制御回路部３−１の各々の第１のシフト制御回路における一方の出力信号を示し、ｌｏｕｔ０は上記第１のシフト制御回路における他方の出力信号を示す。さらに、ｕｏｕｔ１は第２のシフト冗長制御回路部３−２の各々の第２のシフト制御回路における一方の出力信号を示し、ｌｏｕｔ１は上記第２のシフト制御回路における他方の出力信号を示す。ｃｆｓは前述の図１３および図１４のヒューズ回路６０（および冗長選択用ヒューズ回路６０ｊ）の出力信号を示す。
【００７８】
さらに、図１６において、各々の第１のシフト制御回路３０−１は、上記のヒューズ回路の出力信号ｃｆｓを受けて第１のスイッチ部２−１の各々のスイッチ素子を制御する回路であり、左シフト用の第１のシフト制御回路３０−１−ｌと右シフト用の第１のシフト制御回路３０−１−ｒを含む。左シフト用の第１のシフト制御回路３０−１−ｌは、２つのＮＡＮＤゲート３１−１、３２−１が図１６のように接続された回路により構成されている。さらに、右シフト用の第１のシフト制御回路３０−１−ｒもまた、２つのＮＡＮＤゲート３３−１、３４−１が図１６のように接続された回路により構成されている。
【００７９】
ここでは、第１のシフト冗長制御回路部３−１内の複数のシフト制御回路は、左シフト用の第１のシフト制御回路３０−１−ｌにおける一方の第１の入力信号ｕｉｎ０と一方の第１の出力信号ｕｏｕｔ０を接続すると共に、右シフト用の第１のシフト制御回路３０−１−ｒにおける他方の第１の入力信号ｌｉｎ０と他方の第１の出力信号ｌｏｕｔ０を接続することによって、直列接続された回路を２段構えにした構成になっている。上記の第１のシフト冗長制御回路部３−１の中で、一方の端に位置する左シフト用の第１のシフト制御回路の入力信号ｕｉｎ０、および、他方の端に位置する右シフト用の第１のシフト制御回路の入力信号ｌｉｎ０は、それぞれ高電圧側の電源（電源電圧Ｖｉｉ）に接続されており、“Ｈ”レベルの電圧が入力される。
【００８０】
さらに、図１６において、各々の第２のシフト制御回路３０−２は、前述の通常選択用のヒューズ回路６０（および冗長選択用ヒューズ回路６０ｊ）の出力信号ｃｆｓを受けて第２のスイッチ部２−２の各々のスイッチ素子を制御する回路であり、左シフト用の第２のシフト制御回路３０−２−ｌと右シフト用の第２のシフト制御回路３０−２−ｒを含む。左シフト用の第２のシフト制御回路３０−２−ｌは、ＮＡＮＤゲート３１−２およびインバータ３２−２が図１６のように接続された回路により構成されている。さらに、右シフト用の第２のシフト制御回路３０−２−ｒもまた、ＮＡＮＤゲート３３−２およびインバータ３４−２が図１６のように接続された回路により構成されている。
【００８１】
ここでは、第２のシフト冗長制御回路部３−２内の複数のシフト制御回路は、左シフト用の第２のシフト制御回路３０−２−ｌにおける一方の第２の入力信号ｕｉｎ１と一方の第２の出力信号ｕｏｕｔ１を接続すると共に、右シフト用の第２のシフト制御回路３０−２−ｒにおける他方の第２の入力信号ｌｉｎ１と他方の第２の出力信号ｌｏｕｔ１を接続することによって、直列接続された回路を２段構えにした構成になっている。上記の第２のシフト冗長制御回路部３−２の中で、一方の端に位置する左シフト用の第２のシフト制御回路の入力信号ｕｉｎ１、および、他方の端に位置する右シフト用の第２のシフト制御回路の入力信号ｌｉｎ１は、それぞれ高電圧側の電源（電源電圧Ｖｉｉ）に接続されており、“Ｈ”レベルの電圧が入力される。
【００８２】
第１のスイッチ部２−１内の各々のスイッチ素子の切替動作は、第１のシフト冗長制御回路部３−１から出力される第１の出力信号ｕｏｕｔ０と第１の出力信号ｌｏｕｔ０の“Ｈ”レベルおよび“Ｌ”レベルの組み合わせにより制御される。さらに、第２のスイッチ部２−２内の各々のスイッチ素子の切替動作は、第２のシフト冗長制御回路部３−２から出力される第２の出力信号ｕｏｕｔ１と第２の出力信号ｌｏｕｔ１の“Ｈ”レベルおよび“Ｌ”レベルの組み合わせにより制御される。
【００８３】
さらに、図１６において、左シフト用の第２のシフト制御回路３０−２−ｌのＮＡＮＤゲート３１−２の出力端子が、左シフト用の第１のシフト制御回路３０−１−ｌのＮＡＮＤゲート３２−１の一方の入力端子に接続されている。同様にして、右シフト用の第２のシフト制御回路３０−２−ｒのＮＡＮＤゲート３３−２の出力端子が、右シフト用の第１のシフト制御回路３０−１−ｒのＮＡＮＤゲート３４−１の一方の入力端子に接続されている。このような回路構成においては、第２のシフト制御回路による第２のスイッチ部２−２のスイッチ素子の左方向シフト動作または右方向シフト動作を行う場合は、第１のシフト制御回路による第１のスイッチ部２−１のスイッチ素子の同方向のシフト動作を必ず行うようになっているので、第１および第２のスイッチ部２−１、２−２によるシフト冗長用の切替動作を誤りなく実行することが可能になる。
【００８４】
図１７は、本発明の一実施例における第１のスイッチ部の構成を示す回路図であり、図１８は、本発明の一実施例における第２のスイッチ部の構成を示す回路図である。ここでは、第１のスイッチ部２−１および第２のスイッチ部２−２における複数のスイッチ素子の各々の回路構成を示す。この場合、第１および第２のスイッチ部２−１、２−２の複数のスイッチ素子は、既述したように、２段かつ直列に接続されている。上記の第１および第２のスイッチ部２−１、２−２は、各々のスイッチ素子に対応する回路要素を含むものであり、選択線の負荷が大きくなった場合に当該選択線を駆動して所定の出力電圧を供給する機能も有する。
【００８５】
図１７に示すように、１段目の第１のスイッチ部２−１における各々のスイッチ素子には、第１のシフト冗長制御回路部３−１の各々の第１のシフト制御回路における第１の出力信号ｕｏｕｔ０が入力され、かつ、上記第１のシフト制御回路における第１の出力信号ｌｏｕｔ０が入力される。ｃｆｓは、前述のヒューズ回路６０（図１３参照）の出力信号を表し、ｐｃｌｌ０、ｐｃｌｍ０およびｐｃｌｒ０は、それぞれ、複数のデコード信号線の中で隣接する３つのデコード信号線ｄ（♯−１）、ｄ♯、およびｄ（♯＋１）からのデコード信号に相当する。ここで、♯は、所定のデコード信号線の番号を表す。ｐｃｌ１は第１のスイッチ部２−１の任意のスイッチ素子の出力信号であり、２段目の第２のスイッチ部２−２のいずれか一つのスイッチ素子に供給される。
【００８６】
好ましくは、図１７に示す第１のスイッチ部２−１の各々のスイッチ素子は、第１のシフト冗長制御回路部３−１の各々の第１のシフト制御回路における第１の出力信号ｕｏｕｔ０、ｌｏｕｔ０の組み合わせに応じて、第１の冗長選択線ＪＬ０の方向へのシフト動作（すなわち、左方向シフト）を行うモード、上記第２の冗長選択線ＪＲ０の方向へのシフト動作（すなわち、右方向シフト）を行うモード、またはシフト動作を行わないモード（すなわち、シフトなし）を選択することが可能である。
【００８７】
さらに、図１７に示す第１のスイッチ部２−１の各々のスイッチ素子は、ヒューズ回路の出力信号ｃｆｓをインバータ２０−１により反転した信号、第１のシフト制御回路の一方の出力信号ｕｏｕｔ１、および第１のシフト制御回路の他方の出力信号ｌｏｕｔ１を３つの入力信号とするＮＯＲゲート（否定論理和ゲート）２１−１と、３つのインバータ２２−１、２４−１および２６−１と、３つのトランスファゲート２３−１、２５−１および２７−１からなる３方向性のスイッチ素子とを備えている。
【００８８】
さらに詳しく説明すると、第１のシフト制御回路の出力信号ｕｏｕｔ０およびｌｏｕｔ０が共に“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、シフト冗長動作を行わないモードが選択されて第２番目のトランスファゲート２５−１がオン状態になる。第１のシフト制御回路の出力信号ｕｏｕｔ０およびｌｏｕｔ０がそれぞれ“Ｈ”レベルおよび“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、一方の方向へのシフト冗長動作を行うモードが選択されて第１番目のトランスファゲート２３−１がオン状態になる。第１のシフト制御回路の出力信号ｕｏｕｔ０およびｌｏｕｔ０がそれぞれ“Ｌ”レベルおよび“Ｈ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、他方の方向へのシフト冗長動作を行うモードが選択されて第３番目のトランスファゲート２７−１がオン状態になる。
【００８９】
また一方で、図１８に示すように、２段目の第２のスイッチ部２−２における各々のスイッチ素子には、第２のシフト冗長制御回路部３−２の各々の第２のシフト制御回路における第２の出力信号ｕｏｕｔ１が入力され、かつ、上記第２のシフト制御回路における第２の出力信号ｌｏｕｔ１が入力される。ｃｆｓは、前述のヒューズ回路６０（図１３参照）の出力信号を表し、ｐｃｌｌ１、ｐｃｌｍ１およびｐｃｌｒ１は、それぞれ、第１のスイッチ部２−１の複数のスイッチ素子の中で隣接する３つのスイッチ素子からの出力信号（図１７のｐｃｌ１）に相当する。ｃｓｌは第２のスイッチ部２−２の任意のスイッチ素子の出力信号であり、任意の１本の選択線に供給される。
【００９０】
好ましくは、図１８に示す第２のスイッチ部２−２の各々のスイッチ素子は、第２のシフト冗長制御回路部３−２の各々の第２のシフト制御回路における第２の出力信号ｕｏｕｔ１、ｌｏｕｔ１の組み合わせに応じて、第２の冗長選択線ＪＬ１の方向へのシフト動作（すなわち、左方向シフト）を行うモード、上記第２の冗長選択線ＪＲ０の方向へのシフト動作（すなわち、右方向シフト）を行うモード、またはシフト動作を行わないモード（すなわち、シフトなし）を選択することが可能である。
【００９１】
さらに、図１８に示す第２のスイッチ部２−２の各々のスイッチ素子は、ヒューズ回路の出力信号ｃｆｓをインバータ２０−２により反転した信号、第２のシフト制御回路の一方の出力信号ｕｏｕｔ１、および第２のシフト制御回路の他方の出力信号ｌｏｕｔ１を３つの入力信号とするＮＯＲゲート（否定論理和ゲート）２１−２と、３つのインバータ２２−２、２４−２および２６−２と、３つのトランスファゲート２３−２、２５−２および２７−２からなる３方向性のスイッチ素子とを備えている。
【００９２】
さらに詳しく説明すると、第２のシフト制御回路の出力信号ｕｏｕｔ１およびｌｏｕｔ１が共に“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、シフト冗長動作を行わないモードが選択されて第２番目のトランスファゲート２５−２がオン状態になる。第２のシフト制御回路の出力信号ｕｏｕｔ１およびｌｏｕｔ１がそれぞれ“Ｈ”レベルおよび“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、一方の方向へのシフト冗長動作を行うモードが選択されて第１番目のトランスファゲート２３−２がオン状態になる。第２のシフト制御回路の出力信号ｕｏｕｔ１およびｌｏｕｔ１がそれぞれ“Ｌ”レベルおよび“Ｈ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、他方の方向へのシフト冗長動作を行うモードが選択されて第３番目のトランスファゲート２７−２がオン状態になる。
【００９３】
さらに、第２のシフト制御回路の出力信号ｕｏｕｔ１およびｌｏｕｔ１が共に“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｌ”レベルである場合、３個のトランスファゲート２３−１、２５−１および２７−１のいずれもオフ状態になる。このときに、Ｐチャネル型トランジスタ２８−２がオン状態になって“Ｈ”レベルの電圧がインバータ２９−２に入力される。このインバータ２９−２は出力ドライバとして機能し、同出力ドライバの出力電圧は“Ｌ”レベルになる。すなわち、この出力ドライバ２９−２に接続された選択線が欠陥選択線である場合、この欠陥選択線を常に非選択状態にすることができる。
【００９４】
図１９および図２０は、それぞれ、本発明の一実施例に係る全体的な回路構成を示すブロック図のその１およびその２を示すものである。ここでは、前述の図１３の通常選択用のヒューズ回路や、図１４の冗長選択用ヒューズ回路や、図１６の第１および第２のシフト制御回路や、図１７および図１８の第１および第２のスイッチ部等からなる複数の子回路を互いに結線することによって、６４本の選択線Ｒ０〜Ｒ６３、および４本の第１および第２の冗長選択線ＪＬ０、ＪＬ０、ＪＲ０およびＪＲ１を配置してなる半導体記憶装置（親回路）を形成した場合を例示している。
【００９５】
図１９は、このような親回路の左端部を示し、図２０は上記親回路の右端部を示している。図１９および図２０においては、複数の通常選択用のヒューズ回路（例えば、１番目のヒューズ回路６０−０〜６４番目のヒューズ回路６０−６３）が、複数の第１のシフト制御回路にそれぞれ接続されている。これらの第１のシフト制御回路は、１番目の左シフト用の第１のシフト制御回路３０−１−ｌ０〜６４番目の左シフト用の第１のシフト制御回路３０−１−ｌ６３と、１番目の右シフト用の第２のシフト制御回路３０−１−ｒ０〜６４番目の右シフト用の第１のシフト制御回路３０−１−ｒ６３とを有する。
【００９６】
さらに、これらの第１のシフト制御回路からの出力信号（ｕｏｕｔ０およびｌｏｕｔ０）は、第１のスイッチ部２−１の複数のスイッチ素子の切替動作を制御するために使用される。さらに、図１に示したデコーダ回路のデコード信号線は、第１のスイッチ部２−１の複数のスイッチ素子に接続されており、上記デコーダ回路から出力されるデコード信号Ｓｄｅｃは、第１のスイッチ部２−１の複数のスイッチ素子に供給される。なお、前述したように、第１のスイッチ部２−１の複数のスイッチ素子の各々は、これらのスイッチ素子に対応する回路要素を含むものである。
【００９７】
さらに、図１９および図２０においては、複数の通常選択用のヒューズ回路が、複数の第２のシフト制御回路にもそれぞれ接続されている。これらの第２のシフト制御回路は、１番目の左シフト用の第２のシフト制御回路３０−２−ｌ０〜６４番目の左シフト用の第２のシフト制御回路３０−２−ｌ６３と、１番目の右シフト用の第２のシフト制御回路３０−２−ｒ０〜６４番目の右シフト用の第１のシフト制御回路３０−２−ｒ６３とを有する。
【００９８】
さらに、これらの第２のシフト制御回路からの出力信号（ｕｏｕｔ１およびｌｏｕｔ１）は、第２のスイッチ部２−２の複数のスイッチ素子の切替動作を制御するために使用される。さらに、図１に示した第１のスイッチ部２−１の複数のスイッチ素子は、第２のスイッチ部２−２の複数のスイッチ素子に接続されており、上記デコーダ回路から出力されるデコード信号Ｓｄｅｃは、第１のスイッチ部２−１の複数のスイッチ素子を介して、第２のスイッチ部２−２の複数のスイッチ素子に供給される。なお、ここでも、第２のスイッチ部２−２の複数のスイッチ素子の各々は、これらのスイッチ素子に対応する回路要素を含むものである。
【００９９】
さらに、図１９および図２０においては、左端の選択線Ｒ０に近い側に位置する冗長選択用ヒューズ回路６０ｊ−ｌ０が、左シフト用の第１の冗長選択用のシフト制御回路３０−１−ｊｌｌ０に接続されている。また一方で、右端の選択線Ｒ６３に近い側に位置する冗長選択用ヒューズ回路６０ｊ−ｒ０が、右シフト用の第１の冗長選択用のシフト制御回路３０−１−ｊｒｒ０に接続されている。
【０１００】
さらに、図１９および図２０においては、左端の選択線Ｒ０に近い側に位置する冗長選択用ヒューズ回路６０ｊ−ｌ０が、左シフト用の第２の冗長選択用のシフト制御回路３０−２−ｊｌｌ０と、右シフト用の第２の冗長選択用のシフト制御回路３０−２−ｊｌｒ０に接続されている。さらに、左端の選択線Ｒ０から離れた側に位置する冗長選択用ヒューズ回路６０ｊ−ｌ１が、左シフト用の第２の冗長選択用のシフト制御回路３０−２−ｊｌｌ１に接続されている。また一方で、右端の選択線Ｒ６３に近い側に位置する冗長選択用ヒューズ回路６０ｊ−ｒ０が、左シフト用の第２の冗長選択用のシフト制御回路３０−２−ｊｒｌ０と、右シフト用の第２の冗長選択用のシフト制御回路３０−２−ｊｒｒ０に接続されている。さらに、右端の選択線Ｒ６３から離れた側に位置する冗長選択用ヒューズ回路６０ｊ−ｒ１が、右シフト用の第２の冗長選択用のシフト制御回路３０−２−ｊｒｒ１に接続されている。
【０１０１】
さらに、図１９および図２０のシフト制御回路は、互いに隣接する左シフト用の第１のシフト制御回路における一方の第１の入力信号ｕｉｎ０と一方の第１の出力信号ｕｏｕｔ０を接続すると共に、互いに隣接する右シフト用の第１のシフト制御回路における他方の第１の入力信号ｌｉｎ０と他方の第１の出力信号ｌｏｕｔ０を接続することによって、直列接続された回路を２段構えにした構成になっている。左端に位置する左シフト用の第１の冗長選択用のシフト制御回路３０−１−ｊｌｌ０の入力信号ｕｉｎ０、および、右端に位置する右シフト用の第２の冗長選択用のシフト制御回路３０−１−ｊｒｒ０の入力信号ｌｉｎ０は、それぞれ高電圧側の電源（電源電圧Ｖｉｉ）より“Ｈ”レベルの電圧が入力される。
【０１０２】
さらに、図１９および図２０のシフト制御回路は、互いに隣接する左シフト用の第２のシフト制御回路における一方の第２の入力信号ｕｉｎ１と一方の第２の出力信号ｕｏｕｔ１を接続すると共に、右シフト用の第２のシフト制御回路における他方の第２の入力信号ｌｉｎ１と他方の第２の出力信号ｌｏｕｔ１を接続することによって、直列接続された回路を２段構えにした構成になっている。左端に位置する左シフト用の第２の冗長選択用のシフト制御回路３０−２−ｊｌｌ１の入力信号ｕｉｎ１、および、右端に位置する右シフト用の第２の冗長選択用のシフト制御回路３０−２−ｊｒｒ１の入力信号ｌｉｎ１は、それぞれ高電圧側の電源（電源電圧Ｖｉｉ）より“Ｈ”レベルの電圧が入力される。
【０１０３】
上記の実施例においては、１ビット〜４ビットのシフト冗長処理を行うために、複数の選択線に対し一対一対応でヒューズを設ける必要がある。それゆえに、選択線の数が増加するにつれてヒューズの数も増大する。例えば、６４本の選択線が配置された半導体記憶装置においては、６４本の選択線、および４本の冗長選択線にそれぞれ対応する合計６８個のヒューズを半導体チップ上にレイアウトしなければならない。
【０１０４】
このような点を考慮し、必要なヒューズの数をできる限り節減するようにするために、複数のヒューズの組み合わせにより生成される信号をデコードすることによってヒューズデコード信号を生成することもできる。例えば、６４本の選択線にそれぞれ対応するヒューズデコード信号を生成する場合、６本（２6 ＝６４）のヒューズを組み合わせることによって６４通りのヒューズデコード信号が生成されるので、４本の冗長選択用ヒューズを含めても１６本のヒューズを用意すればよいことになる。
【０１０５】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、少なくとも２ビットのシフト冗長機能を有するスイッチ部を２段かつ直列に配置し、各々のスイッチ部に対して、一方の端の冗長選択線の方向もしくは他方の端の冗長選択線の方向または双方の冗長選択線の方向にデコード信号線をシフトさせる切替動作を行わせることにより、群不良等に起因して半導体チップ上に３本以上の欠陥選択線が発生した場合に、３ビット以上のシフト冗長動作を行って上記の欠陥選択線を救済することがすることができるので、チップ製造上の歩留りが向上する。
【０１０６】
さらに、本発明の半導体記憶装置によれば、２段に配置されたスイッチ部の少なくとも一方のスイッチ部に対して、一方の冗長選択線の方向もしくは他方の冗長選択線の方向または双方の冗長選択線の方向に切替動作を行わせることにより、半導体チップ上に１本または２本の欠陥選択線が発生した場合でも、これらの欠陥選択線を救済することができる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】４本の選択線に欠陥が生じた場合のスイッチ部の動作を示す模式図である。
【図３】３本の選択線に欠陥が生じた場合のスイッチ部の動作の第１例を示す模式図である。
【図４】３本の選択線に欠陥が生じた場合のスイッチ部の動作の第２例を示す模式図である。
【図５】２本の選択線に欠陥が生じた場合のスイッチ部の動作の第１例を示す模式図である。
【図６】２本の選択線に欠陥が生じた場合のスイッチ部の動作の第２例を示す模式図である。
【図７】２本の選択線に欠陥が生じた場合のスイッチ部の動作の第３例を示す模式図である。
【図８】１本の選択線に欠陥が生じた場合のスイッチ部の動作の第１例を示す模式図である。
【図９】１本の選択線に欠陥が生じた場合のスイッチ部の動作の第２例を示す模式図である。
【図１０】選択線に欠陥がない場合のスイッチ部の動作を示す模式図である。
【図１１】４本の選択線に欠陥が生じた場合にスイッチ部の動作による各部の信号レベルを示す図である。
【図１２】３本の選択線に欠陥が生じた場合にスイッチ部の動作による各部の信号レベルを示す図である。
【図１３】本発明の一実施例における通常選択用のヒューズ回路の構成を示す回路図である。
【図１４】本発明の一実施例における冗長選択用ヒューズ回路の構成を示す回路図である。
【図１５】本発明の一実施例における強制冗長用ヒューズ回路の構成を示す回路図である。
【図１６】本発明の一実施例における第１および第２のシフト制御回路の構成を示す回路図である。
【図１７】本発明の一実施例における第１のスイッチ部の構成を示す回路図である。
【図１８】本発明の一実施例における第２のスイッチ部の構成を示す回路図である。
【図１９】本発明の一実施例に係る全体的な回路構成を示すブロック図（その１）である。
【図２０】本発明の一実施例に係る全体的な回路構成を示すブロック図（その２）である。
【図２１】従来の２ビットのシフト冗長機能を有する半導体記憶装置の構成例を示すブロック図である。
【図２２】図２１に係る２ビットのシフト冗長動作を説明するための模式図である。
【符号の説明】
１…シフト冗長回路
２−１…第１のスイッチ部
２−２…第２のスイッチ部
３−１…第１のシフト冗長制御回路部
３−２…第２のシフト冗長制御回路部
４…シフト冗長ヒューズ回路部
５…デコーダ回路
２０−１、２０−２…インバータ
２１−１、２１−２…ＮＯＲゲート
２２−１、２４−１および２６−１…インバータ
２２−２、２４−２および２６−２…インバータ
２３−１、２５−１および２７−１…トランスファゲート
２３−２、２５−２および２７−２…トランスファゲート
２８−２…Ｐチャネル型トランジスタ
３０−１…第１のシフト制御回路
３０−１−ｌ…左シフト用の第１のシフト制御回路
３０−１−ｒ…右シフト用の第１のシフト制御回路
３０−２…第２のシフト制御回路
３０−２−ｌ…左シフト用の第２のシフト制御回路
３０−２−ｒ…右シフト用の第２のシフト制御回路
３１−１、３１−２…ＮＡＮＤゲート
３２−１…ＮＡＮＤゲート
３２−２…インバータ
３３−１、３３−２…ＮＡＮＤゲート
３４−１…ＮＡＮＤゲート
３４−２…インバータ
４０…ヒューズ
４１…Ｐチャネル型トランジスタ
４２、４４…Ｎチャネル型トランジスタ
４３、４５…インバータ
６０…ヒューズ回路
６０ｊ…冗長選択用ヒューズ回路
６０ｐｊ…強制冗長用ヒューズ回路
１００…シフト冗長回路
２００…スイッチ部
３００…シフト冗長制御回路部
４００…シフト冗長ヒューズ回路部
５００…デコーダ回路
Ｒ０〜Ｒ（ｎ−１）…選択線
ＪＬ０、ＪＬ０、ＪＲ０およびＪＲ１…冗長選択線
ｓｌ０〜ｓｌ（ｎ−１）…選択線
ｓｌｊ０、ｓｌｊ１…冗長選択線
ｃｌ０〜ｓｌ６３…選択線
ｃｌｊ０、ｃｌｊ１…冗長選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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