(57)【特許請求の範囲】
【請求項１】
第１の電極と、
上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された第２の電極と
を有し、
上記第１の電極および上記第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、当該流れやすさに対応した第１の状態または第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持可能な電子素子であって、
上記支持膜は、
少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである
電子素子。
【請求項２】
上記支持膜は、
上記第１の電極の上記一方の面上の上記中心部に位置し、上記第１の電極に対して上記第２の電極を支持するための絶縁性の基体膜と、
上記基体膜における当該基体膜と上記第１の電極との接触面の反対の面上と、上記第２の電極の上記中心部における上記一方の面と間に少なくとも存在し、上記第１の電極および上記第２の電極が上記動作電圧を受けたときに、上記トンネル電流を上記空隙を介して当該電極間に流すことが可能な範囲内で、上記第１の電極と上記第２の電極との上記間隔を調整するための絶縁性の調整膜と
を含む
請求項１記載の電子素子。
【請求項３】
上記第１の電極は、
両面の面積および両面の形状が、それぞれ同一であり、
上記第２の電極は、
両面の面積および両面の形状が、上記第１の電極の上記両面の面積および上記第１の電極の上記両面の形状とそれぞれ同一である
請求項２記載の電子素子。
【請求項４】
上記第１の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第２の電極と反対向きに延伸する、内部に導電体が充填された第１のコンタクトホールと、
上記第２の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第１の電極と反対向きに延伸する、内部に導電体が充填された第２のコンタクトホールと
を有する
請求項３記載の電子素子。
【請求項５】
上記支持膜は、
シリコン酸化物で形成されている
請求項１記載の電子素子。
【請求項６】
第１の電極と、
上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された第２の電極と
を有し、
上記第１の電極および上記第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、当該流れやすさに対応した第１の状態または第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持可能な電子素子であって、
上記支持膜の厚さは、
上記第１の電極および上記第２の電極が上記動作電圧を受けても、上記トンネル電流の当該支持膜中への流入を抑制可能な最小の厚さであり、かつ、均一であり、
上記支持膜の厚みの方向における上記空隙の厚さは、
上記支持膜の厚さよりも薄く、上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、上記空隙を介して当該電極間に流れる上記トンネル電流を増加させることが可能な厚さである
電子素子。
【請求項７】
上記第１の電極および上記第２の電極は、
互いに対向した各面上の上記支持膜を除く部分に、金の薄膜が付着している
請求項６記載の電子素子。
【請求項８】
上記第１の電極は、
両面の面積および両面の形状が、それぞれ同一であり、
上記第２の電極は、
両面の面積および両面の形状が、上記第１の電極の上記両面の面積および上記第１の電極の上記両面の形状とそれぞれ同一である
請求項６または７記載の電子素子。
【請求項９】
上記第１の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第２の電極と反対向きに延伸する、内部に導電体が充填された第１のコンタクトホールと、
上記第２の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第１の電極と反対向きに延伸する、内部に導電体が充填された第２のコンタクトホールと
を有する
請求項８記載の電子素子。
【請求項１０】
上記支持膜は、シリコン酸化物で形成されている
請求項６記載の電子素子。
【請求項１１】
第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子の製造方法であって、
上記第１の電極の一方の面上の中心部に、上記第１の電極に対して上記第２の電極を支持するための基体膜を成膜する第１のステップと、
上記基体膜を覆うように、上記第１の電極の上記一方の面上に調整膜を成膜する第２のステップと、
上記調整膜上に上記第２の電極を形成する第３のステップと、
上記第１の電極の上記一方の面上の上記中心部に位置する上記基体膜上の上記調整膜を少なくとも残すように、上記第１の電極と上記第２の電極との間に形成された上記調整膜の一部を除去して空隙を形成する第４のステップと
を有し、
上記第１のステップでは、
上記基体膜を、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記第１の電極と上記第２の電極と間の上記基体膜および上記調整膜を除く領域に形成された上記空隙に流れるトンネル電流の上記基体膜中への流入を抑制可能な厚さに成膜し、
上記第２のステップでは、
上記調整膜の厚さを、上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、上記トンネル電流を上記空隙を介して当該電極間に流すことが可能な範囲内で、上記基体膜の厚さが上記第１の電極と上記第２の電極との上記空隙が形成された領域における間隔よりも厚くなるように調整する
電子素子の製造方法。
【請求項１２】
第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、
上記第１の電極に接続された第１の配線層と、
上記第２の電極に接続された第２の配線層とを含み、マトリクス状に配列された、複数のセルと、
上記第１の配線層がそれぞれ共通に接続され、動作対象のセルの第１の配線層に第１の電圧を印加する第１の電圧供給回路と、
上記２の配線層がそれぞれ共通に接続され、上記動作対象のセルの第２の配線層に上記第１の電圧と異なる第２の電圧を印加する第２の電圧供給回路と
を有し、
上記第１の電圧供給回路および上記第２の電圧供給回路は、
上記動作対象のセルの上記電子素子の導通状態を変化させるときに、上記第１の電極および上記第２の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第１の電圧および上記第２の電圧を上記動作電圧としてそれぞれ供給し、
上記電子素子は、
上記第１の電極と、
上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第２の電極と
を有し、
上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第１の状態または上記導通状態のオフに対応した第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持し、
上記支持膜は、
少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである
記憶装置。
【請求項１３】
第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、
上記第２の電極に接続された第１の配線層と、
第２の配線層と、
上記第１の電極と上記第２の配線層との間に直列接続されたトランジスタと、
上記トランジスタのゲートに接続された第３の配線層とを含み、マトリクス状に配列された、複数のセルと、
上記第３の配線層がそれぞれ共通に接続され、動作対象のセルの第３の配線層に、上記トランジスタの導通状態をオフからオンに切り替えることが可能な第１の電圧を印加する第１の電圧供給回路と、
上記第１の配線層がそれぞれ共通に接続され、上記動作対象のセルの第１の配線層に第２の電圧を印加する第２の電圧供給回路と、
上記第２の配線層がそれぞれ共通に接続され、上記動作対象のセルの第２の配線層に上記第２の電圧と異なる第３の電圧を印加する第３の電圧供給回路と、
を有し、
上記第１の電圧供給回路は、
上記動作対象のセルの上記電子素子の導通状態を変化させるときに、当該変化の開始から終了までの期間、上記第１の電圧を供給し、
上記第２の電圧供給回路および第３の電圧供給回路は、
上記第１の電圧供給回路による上記第１の電圧の供給期間に、上記第１の電極および上記第２の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第２の電圧および上記第３の電圧を上記動作電圧としてそれぞれ供給し、
上記電子素子は、
上記第１の電極と、
上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第２の電極と
を有し、
上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第１の状態または上記導通状態のオフに対応した第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持し、
上記支持膜は、
少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである
記憶装置。
【請求項１４】
第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、
上記第２の電極に接続された第１の配線層と、
第２の配線層と、
上記第１の電極と上記第２の配線層との間に直列接続されたダイオードとを含み、マトリクス状に配列された、複数のセルと、
上記第２の配線層がそれぞれ共通に接続され、動作対象のセルの第２の配線層に第１の電圧を印加する第１の電圧供給回路と、
上記第１の配線層がそれぞれ共通に接続され、上記動作対象のセルの第１の配線層に上記第１の電圧と異なる第２の電圧を印加する第２の電圧供給回路と、
を有し、
上記第１の電圧供給回路および第２の電圧供給回路は、
上記電子素子の導通状態を変化させるときに、上記第１の電極および上記第２の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第１の電圧および上記第２の電圧を上記動作電圧としてそれぞれ供給し、
上記電子素子は、
上記第１の電極と、
上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、
一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第２の電極と
を有し、
上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第１の状態または上記導通状態のオフに対応した第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持し、
上記支持膜は、
少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである
記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば２つの導電体で形成される空隙に電圧を印加することで導電体間の抵抗値に変化が発生する現象を利用した電子素子およびその製造方法並びに記憶装置に関するものである。
【背景技術】
【０００２】
電気的に書き換えが実行でき、電源が切れても記憶状態を維持する電子素子としてフラッシュメモリ（Flash Memory、あるいはFlash ROM）がある。このフラッシュメモリは、浮遊ゲート型トランジスタ１個で構成された記憶セルを有し、低ビットコストを特徴とした電子素子である。フラッシュメモリは、他の仕様のメモリに対して有利なビットコストを実現するため、記憶セルのスケーリングが今後一層進むものと考えられている。
しかし、このようなフラッシュメモリは、データの書き換え回数が増大すると共に発生するトンネル酸化膜のリーク電流によって浮遊ゲート電極に蓄えられた電荷を消失させる現象が発生することがある。この現象は、酸化膜の薄膜化とともに急激に増大するため、記憶セルのスケーリングは容易ではなく、薄膜化に頼らないスケーリングを行う必要がある。
【０００３】
上記のような観点から、機能性有機分子や極微粒子に代表されるナノ構造の研究開発が盛んに行われ、それらが電子素子の微細化に応用されつつある。ナノ構造の応用例に、たとえば２つの電極を微細な空隙（ギャップ；gap、以下ギャップという）を隔てて配置し、そのギャップを機能性有機分子にて橋架けした電子素子がある。
非特許文献１には、白金によって形成された電極のギャップにカテナン系分子を配置した電子素子が開示されている。非特許文献１によれば、電極間に電圧を印加すると、カテナン系分子は酸化還元反応を受け、スイッチング動作を行う。
他のナノ構造の電子素子への応用例には、数ｎｍ程度のギャップ間隔を有するナノギャップ（nanogap）電極の製造方法（たとえば特許文献１，２を参照）や、トンネル電流が流れる程度の金属間のギャップに電圧を印加し、抵抗値に現れるヒステリシス効果をスイッチ動作に適用させたもの（たとえば非特許文献２、特許文献３を参照）が開示されている。
【非特許文献１】'A [2]Catenane-Based Solid State Electronically Reconfigurable Switch'，Charles P. Collier,et al.,Science,Vol.289,pp.1172-1175(2000)
【非特許文献２】'Resistance switch employing a simple metal nanogap junction', Yasuhisa Naitoh,et al.,Nanotechnology,Vol.17,pp.5669-5674(2006)
【特許文献１】特開２００５−７９３３５号公報
【特許文献２】特開２００６−２３４７９９号公報
【特許文献３】特開２００７−１２３８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非特許文献１に例示した電子素子は、電極間に特殊な合成分子や複雑な金属の複合系を用いており、分子内の化学反応または異種原子間の反応を利用する。そのため、電極間への印加電圧の方向に依存性があり、電子素子としての利用には制限がある。この電子素子は、スイッチ動作に化学反応を利用するため、電子素子の劣化が起こりやすい欠点があり、電極間のギャップを十分に小さくすることも困難である。
特許文献１に例示した電子素子は、斜め蒸着を用いた製造方法であるため、極めて安定性が乏しく、生産性が低い欠点がある。
非特許文献２および特許文献３に例示した電子素子は、電子素子の電極部分をパッケージに封止する必要があり、高集積化が困難であるだけでなく、その製造方法が上述の特許文献１によるものであるため、安定した製造を行うことも困難である。
特許文献２に例示したナノギャップ電極の製造方法は、ギャップの間隔を調整できない欠点がある。
【０００５】
本発明は、構造が極めて単純で、安定した製造かつ高集積化が可能な電子素子およびその製造方法並びに記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の観点の電子素子は、第１の電極と、上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された第２の電極とを有し、上記第１の電極および上記第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、当該流れやすさに対応した第１の状態または第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持可能な電子素子であって、上記支持膜は、少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである。
【０００７】
好適には、上記支持膜は、上記第１の電極の上記一方の面上の上記中心部に位置し、上記第１の電極に対して上記第２の電極を支持するための絶縁性の基体膜と、上記基体膜における当該基体膜と上記第１の電極との接触面の反対の面上と、上記第２の電極の上記中心部における上記一方の面と間に少なくとも存在し、上記第１の電極および上記第２の電極が上記動作電圧を受けたときに、上記トンネル電流を上記空隙を介して当該電極間に流すことが可能な範囲内で、上記第１の電極と上記第２の電極との上記間隔を調整するための絶縁性の調整膜とを含む。
【０００８】
本発明の第２の観点の電子素子は、第１の電極と、上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された第２の電極とを有し、上記第１の電極および上記第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、当該流れやすさに対応した第１の状態または第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持可能な電子素子であって、上記支持膜の厚さは、上記第１の電極および上記第２の電極が上記動作電圧を受けても、上記トンネル電流の当該支持膜中への流入を抑制可能な最小の厚さであり、かつ、均一であり、上記支持膜の厚みの方向における上記空隙の厚さは、上記支持膜の厚さよりも薄く、上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、上記空隙を介して当該電極間に流れる上記トンネル電流を増加させることが可能な厚さである。
【０００９】
好適には、上記第１の電極および上記第２の電極は、互いに対向した各面上の上記支持膜を除く部分に、金の薄膜が付着している。
【００１０】
好適には、上記第１の電極は、両面の面積および両面の形状が、それぞれ同一であり、上記第２の電極は、両面の面積および両面の形状が、上記第１の電極の上記両面の面積および上記第１の電極の上記両面の形状とそれぞれ同一である。
【００１１】
好適には、上記第１の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第２の電極と反対向きに延伸する、内部に導電体が充填された第１のコンタクトホールと、上記第２の電極の他方の面の中心部に接続され、上記支持膜の厚みの方向に対して上記第１の電極と反対向きに延伸する、内部に導電体が充填された第２のコンタクトホールとを有する。
【００１２】
好適には、上記支持膜は、シリコン酸化物（ＳｉＯ２）で形成されている。
【００１３】
本発明の第３の観点の電子素子の製造方法は、第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子の製造方法であって、上記第１の電極の一方の面上の中心部に、上記第１の電極に対して上記第２の電極を支持するための基体膜を成膜する第１のステップと、上記基体膜を覆うように、上記第１の電極の上記一方の面上に調整膜を成膜する第２のステップと、上記調整膜上に上記第２の電極を形成する第３のステップと、上記第１の電極の上記一方の面上の上記中心部に位置する上記基体膜上の上記調整膜を少なくとも残すように、上記第１の電極と上記第２の電極との間に形成された上記調整膜の一部を除去して空隙を形成する第４のステップとを有し、上記第１のステップでは、上記基体膜を、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記第１の電極と上記第２の電極と間の上記基体膜および上記調整膜を除く領域に形成された上記空隙に流れるトンネル電流の上記基体膜中への流入を抑制可能な厚さに成膜し、上記第２のステップでは、上記調整膜の厚さを、上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、上記トンネル電流を上記空隙を介して当該電極間に流すことが可能な範囲内で、上記基体膜の厚さが上記第１の電極と上記第２の電極との上記空隙が形成された領域における間隔よりも厚くなるように調整する。
【００１４】
本発明の第４の観点の記憶装置は、第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、上記第１の電極に接続された第１の配線層と、上記第２の電極に接続された第２の配線層とを含み、マトリクス状に配列された、複数のセルと、上記第１の配線層がそれぞれ共通に接続され、動作対象のセルの第１の配線層に第１の電圧を印加する第１の電圧供給回路と、上記２の配線層がそれぞれ共通に接続され、上記動作対象のセルの第２の配線層に上記第１の電圧と異なる第２の電圧を印加する第２の電圧供給回路とを有し、上記第１の電圧供給回路および上記第２の電圧供給回路は、上記動作対象のセルの上記電子素子の導通状態を変化させるときに、上記第１の電極および上記第２の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第１の電圧および上記第２の電圧を上記動作電圧としてそれぞれ供給し、上記電子素子は、上記第１の電極と、上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第２の電極とを有し、上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第１の状態または上記導通状態のオフに対応した第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持し、上記支持膜は、少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである。
【００１５】
本発明の第５の観点の記憶装置は、第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、上記第２の電極に接続された第１の配線層と、第２の配線層と、上記第１の電極と上記第２の配線層との間に直列接続されたトランジスタと、上記トランジスタのゲートに接続された第３の配線層とを含み、マトリクス状に配列された、複数のセルと、上記第３の配線層がそれぞれ共通に接続され、動作対象のセルの第３の配線層に、上記トランジスタの導通状態をオフからオンに切り替えることが可能な第１の電圧を印加する第１の電圧供給回路と、上記第１の配線層がそれぞれ共通に接続され、上記動作対象のセルの第１の配線層に第２の電圧を印加する第２の電圧供給回路と、上記第２の配線層がそれぞれ共通に接続され、上記動作対象のセルの第２の配線層に上記第２の電圧と異なる第３の電圧を印加する第３の電圧供給回路と、を有し、上記第１の電圧供給回路は、上記動作対象のセルの上記電子素子の導通状態を変化させるときに、当該変化の開始から終了までの期間、上記第１の電圧を供給し、上記第２の電圧供給回路および第３の電圧供給回路は、上記第１の電圧供給回路による上記第１の電圧の供給期間に、上記第１の電極および上記第２の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第２の電圧および上記第３の電圧を上記動作電圧としてそれぞれ供給し、上記電子素子は、上記第１の電極と、上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第２の電極とを有し、上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第１の状態または上記導通状態のオフに対応した第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持し、上記支持膜は、少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである。
【００１６】
本発明の第６の観点の記憶装置は、第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、導通状態がオンまたはオフに変化し、当該動作電圧の供給が停止されても、当該変化した導通状態を保持可能な電子素子と、上記第２の電極に接続された第１の配線層と、第２の配線層と、上記第１の電極と上記第２の配線層との間に直列接続されたダイオードとを含み、マトリクス状に配列された、複数のセルと、上記第２の配線層がそれぞれ共通に接続され、動作対象のセルの第２の配線層に第１の電圧を印加する第１の電圧供給回路と、上記第１の配線層がそれぞれ共通に接続され、上記動作対象のセルの第１の配線層に上記第１の電圧と異なる第２の電圧を印加する第２の電圧供給回路と、を有し、上記第１の電圧供給回路および第２の電圧供給回路は、上記電子素子の導通状態を変化させるときに、上記第１の電極および上記第２の電極間の電位差が上記動作対象のセルにおいて選択的に上記閾値以上となるように、上記第１の電圧および上記第２の電圧を上記動作電圧としてそれぞれ供給し、上記電子素子は、上記第１の電極と、上記第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、一方の面が上記第１の電極の上記一方の面と対向し、中心部が上記支持膜によって支持された上記第２の電極とを有し、上記第１の電極および上記第２の電極に上記動作電圧が供給されたときに、互いに対向した上記第１の電極と上記第２の電極との間の上記支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、上記導通状態のオンに対応した第１の状態または上記導通状態のオフに対応した第２の状態に設定し、上記動作電圧の供給が停止されても、当該設定した第１の状態または第２の状態を保持し、上記支持膜は、少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである。
【００１７】
本発明によれば、電子素子は、第１の電極と、第１の電極の一方の面上の中心部に位置する、絶縁性の支持膜と、一方の面が第１の電極の一方の面と対向し、中心部が支持膜によって支持された第２の電極とを有する。電子素子は、第１の電極および第２の電極に当該電極間の電位差を閾値以上にする動作電圧が供給されたときに、互いに対向した第１の電極と第２の電極との間の支持膜を除く領域に存在する空隙に流れるトンネル電流の流れやすさを、当該流れやすさに対応した第１の状態または第２の状態に設定し、動作電圧の供給が停止されても、設定した第１の状態または第２の状態を保持する。
トンネル電流が支持膜中へ流入するのを抑制するため、支持膜は、少なくとも上記第２の電極を支持する部分の厚さが、上記第１の電極と上記第２の電極との上記空隙が存在する領域における間隔よりも厚く、上記第１の電極および上記第２の電極に上記動作電圧が供給されても、上記トンネル電流の当該支持膜中への流入を抑制可能な厚さである。
【発明の効果】
【００１８】
本発明によれば、構造が極めて単純で、安定した製造かつ高集積化が可能な電子素子およびその製造方法並びに記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２０】
（電子素子の第１実施形態）
本発明に係る電子素子の第１実施形態について説明する。はじめに、本実施形態に係る電子素子の要部について説明する。
【００２１】
図１は、本実施形態に係る電子素子の要部の一例を示す断面図である。図２は、図１に図示する電子素子の平面図である。なお、図２の破線で示すＡ−Ｂ間での断面図が図１である。図２においては、絶縁膜等を一部省略している。
【００２２】
電子素子１０は、図１に図示するように、層間絶縁膜１１、エッチング防止膜１２、第１コンタクトホール１３、第１電極１４、支持膜１５、第２電極１６、ギャップ（空隙）１７、絶縁膜１８、および第２コンタクトホール１９を有する。支持膜１５は、多層化され、基体膜１５１および調整膜１５２で構成されている。
電子素子１０は、図１に示すように両コンタクトホール１３，１９、および支持膜１５がほぼ同一鉛直線上に配置され、図２に示すように両電極１４，１６の中心に配置されている。以下、各構成要素について述べる。
【００２３】
層間絶縁膜１１は、図１に示すように、図示しない半導体基板上に形成（成膜）されている。層間絶縁膜１１は、絶縁性のシリコン酸化物（ＳｉＯ２、以下ＳｉＯ２と記す）で形成されているが、絶縁物であればその材質はいずれも特に限定されない。
半導体基板の構成等は特に限定されないが、後述の実施形態のように、半導体基板に下層配線層やトランジスタ等が好適に形成されている。
【００２４】
エッチング防止膜１２は、エッチング防止のために、層間絶縁膜１１上に形成されている。エッチング防止膜１２は、絶縁性のシリコンナイトライド（ＳｉＮ、以下ＳｉＮと記す）で形成されているが、たとえば酸化アルミニウム（アルミナ、Ａｌ２Ｏ３）で形成されていてもよく、絶縁物であればその材質はいずれも特に限定されない。
【００２５】
第１コンタクトホール１３は、第１電極１４と図示しない半導体基板の配線層等とを電気的に接続（以下、単に接続という）するため、図１のように層間絶縁膜１１およびエッチング防止膜１２の一部に開口され、その内部にたとえば導電性のタングステン（Ｗ）が充填されている。第１コンタクトホール１３は、図２の斜線部のように第１電極１４の電極面の中心（中心Ｏ）付近に円形に開口されている。
【００２６】
第１電極１４は、図１のようにエッチング防止膜１２上に形成された図示しない下地層上に形成され、図２のように円形に形成されている。第１電極１４の厚さＨ１は、３０ｎｍ程度であり、その電極面積Ｓ１は好適に設定される。図２に図示するように第１電極１４の電極半径Ｒは７５ｎｍ程度に設定され、電極面積Ｓ１はπＲ２（πは円周率）により求まり、１．８×１０３ｎｍ２程度である。第１電極１４は、図示しない半導体基板の配線層等と接続するため、その電極面の中心で下地層を介して第１コンタクトホール１３と接続されている。
第１電極１４は、導電性の金（Ａｕ）で形成されているが、導電性の材質であれば特に限定されない。なお、厚さＨ１、電極半径Ｒは本実施形態に限定されない。
【００２７】
支持膜１５は、第１電極１４と第２電極１６とによる電極間（以下単に「電極間」という）にギャップ１７を形成するために、図１のように第１電極１４の電極表面上に、その半径方向の中心で膜厚が厚くなるように積層され、第２電極１６を支持している。平面的には、支持膜１５は、図２のように両コンタクトホール１３，１９の領域付近で膜厚が厚く（１０ｎｍ〜１２ｎｍ程度）、ギャップ１７の内周側付近（半径Ｒ２程度の領域）では前者より膜厚が薄く（３ｎｍ〜７ｎｍ程度）形成されている。
このように半径方向の中心で膜厚を厚くするのは、電極間に所定の閾値電圧以上の電圧が印加された場合に、支持膜１５の中心でのトンネル電流を抑制し、後述するギャップ１７にのみトンネル電流を流すためである。本実施形態では、閾値電圧は、３．８Ｖ程度であり、膜厚は、支持膜１５中のリーク電流を抑制するために、１０ｎｍ程度以上が望ましい。
支持膜１５は、絶縁性のＳｉＯ２で形成され、本実施形態では後述するように、基体膜１５１および調整膜１５２で構成された多層構造が採用されている。
【００２８】
基体膜１５１は、図１のように第１電極１４の表面上に絶縁性のＳｉＯ２で形成され、調整膜１５２によって当該支持膜が覆われている。基体膜１５１は、支持膜１５の中心部に形成され、第２電極１６を構造的に支える役割を果たす。具体的には、支持膜１５は、図２のように中心Ｏから半径Ｒ１程度の領域に形成され、その膜厚は７ｎｍ程度である。
この半径Ｒ１は、両コンタクトホール１３，１９の半径より若干短い程度であるが、好適に設定可能であり、構造的に両電極の構造が維持できる程度のものであればよい。
【００２９】
調整膜１５２は、図１のように支持膜１５１を覆うように絶縁性のＳｉＯ２で形成され、その形成面の上層は第２電極１６に接している。調整膜１５２は、電極間の間隔を調整するための役割を果たす。具体的には、図２のように中心Ｏから半径Ｒ２程度の領域に形成され、その厚さは５ｎｍ程度である。
この半径Ｒ２は、ギャップ１７の内周側付近の距離であるが、後述するエッチング処理によって好適に設定可能である。
【００３０】
第２電極１６は、図１のように支持膜１５上、詳細には調整膜１５２上に形成され、図２のように第１電極１４と同様に円形に形成されている。第２電極１６の厚さＨ２は、３０ｎｍ程度である。
詳細は後述するが、図２に図示するように、第２電極１６は第１電極１４と同一とみなせる程度の電極面積を有するため、第２電極１６の半径は第１電極１４の電極半径Ｒと同一とみなしてよい。第２電極１６は、図示しない上層の配線層等と接続するため、その電極面の中心で第２コンタクトホール９０と接続されている。
第２電極１６は、導電性の金（Ａｕ）で形成されているが、導電性の材質であれば特に限定されない。なお、厚さＨ２は本実施形態に限定されない。
【００３１】
ギャップ１７は、図１のように第１電極１４上の支持膜１５が第２電極１６を支持することによって生じたナノスケールのギャップである。ギャップ１７は、図１に示すギャップ間隔Ｔｇａｐおよび図２に示すギャップ幅ΔＲｇａｐを有し、支持膜１５を中心として、ドーナツ状に形成され、ギャップ幅ΔＲｇａｐは電極半径Ｒの３０％〜６０％を占める。ギャップ間隔Ｔｇａｐは、両電極１４，１６の材質や印加電圧等により好適に設定され、本実施形態では４ｎｍ程度である。ギャップ幅ΔＲｇａｐも好適に設定され、本実施形態では、４０ｎｍ程度である。
電極間にこのようなギャップ１７が形成され、所定の閾値電圧以上の電圧が電極間に印加されることで量子力学的なトンネル効果が発生し、電極間に（たとえば第２電極１６から第１電極１４へ）トンネル電流が流れる。
ギャップ間隔Ｔｇａｐは、トンネル電流が流れ始める間隔より僅かに大きい必要があるが、ギャップ１７を形成する電極間に電界が生じ、この電界による電極表面の金属原子の移動によってギャップ間隔Ｔｇａｐが僅かに変化し、トンネル電流が容易に流れ始める程度の間隔でなければならない。
【００３２】
絶縁膜１８は、図１のようにエッチング防止膜１２上に両電極１４，１６および第２コンタクトホール１９の周囲に形成されている。絶縁膜１８は、絶縁性のＳｉＯ２で形成されているが、絶縁物であればその材質はいずれも特に限定されない。なお、図２においては、絶縁膜１８の図示を省略している。
【００３３】
第２コンタクトホール１９は、第２電極１６と図示しない上層の配線層等とを接続するため、図１のように絶縁膜１８の一部に開口され、その内部にたとえば導電性のタングステン（Ｗ）が充填されている。第２コンタクトホール１９は、図２の斜線部のように両電極１４，１６の電極面の中心（中心Ｏ）付近に円形に開口されている。
【００３４】
次に、上述した電子素子１０の製造方法について、一例を挙げて説明する。
図３−１、３−２は、本実施形態に係る電子素子の製造方法を説明するための模式図である。なお、図３−１、３−２は図２の波線で示すＡ−Ｂ間での断面図である。
【００３５】
（第１工程ＳＴ１）
図３−１（Ａ）に図示しない半導体基板には、たとえばトランジスタや配線層が形成されている。図３−１（Ａ）のように、この半導体基板のトランジスタ上に層間絶縁膜１１となるＳｉＯ２の絶縁膜を酸化処理法、化学気相成長（ＣＶＤ；Chemical Vapor Deposition）法のいずれかの方法で形成する。
上記と同様の方法にて、層間絶縁膜１１上にエッチング防止膜１２となるＳｉＮの絶縁膜を形成する。
エッチング防止膜１２は、後の工程でギャップ１７の部分に形成されたＳｉＯ２の絶縁膜を薬液エッチングする際に、下層の層間絶縁膜１１がエッチングされることを防ぐために形成されている。
【００３６】
（第２工程ＳＴ２）
図３−１（Ｂ）のように、層間絶縁膜１１およびエッチング防止膜１２の一部を開口し、その内部に導電性のタングステン（Ｗ）を充填し、エッチング防止膜１２の表面を化学機械研磨等により平坦化する。
【００３７】
（第３工程ＳＴ３）
図３−１（Ｃ）のように、エッチング防止膜１２上に下地層１１０となるチタンの膜を化学気相成長法によって１０ｎｍ程度形成する。
スパッタによる方法にて、下地層１１０上に第１電極１４となる金の膜（層）を３０ｎｍ程度形成する。
【００３８】
（第４工程ＳＴ４）
第１電極１４上に基体膜１５１となるＳｉＯ２の絶縁膜を化学気相成長法よって７ｎｍ程度形成する。
次に、図３−１（Ｄ）のように、ホトリソグラフィ法、エッチング法等の方法によって、第２電極１６を支持する部分以外を除去し、基体膜１５１を形成する。
なお、本工程で用いる方法は特に限定されない。
【００３９】
（第５工程ＳＴ５）
図３−１（Ｅ）のように、基体膜１５１上を覆うように第１電極１４上に調整膜１５２となるＳｉＯ２の絶縁膜をスパッタ法または化学気相成長法のいずれかの方法によって４ｎｍ程度形成する。調整膜１５２の膜厚を好適に調整することで、ギャップ間隔Ｔｇａｐが４ｎｍ程度に調整される（図１を参照）。
上記と同様の方法にて、調整膜１５２上に第２電極１６となる金の膜（層）を３０ｎｍ程度形成する。
本工程を行うことにより、電極面が対向した両電極１４，１６が形成される。
【００４０】
（第６工程ＳＴ６）
図３−１（Ｆ）のように、下地層１１０、第１電極１４、基体膜１５１、調整膜１５２、および第２電極１６で形成された積層膜（以下の工程の説明中では単に積層膜という）をホトリソグラフィ法、およびエッチング法等の方法により、所定の形状にエッチングする。本実施形態では、図２に示すような直径が１５０ｎｍ（電極半径Ｒ＝７５ｎｍ）程度の円形にエッチングする。
本工程では、同図のように一括加工するため、両電極１４，１６の電極面積は同一とみなせる。
なお、本工程で用いるエッチングの方法は特に限定されないが、金をエッチングする際には、イオンミリング法が望ましい。
【００４１】
（第７工程ＳＴ７）
図３−２（Ｇ）のように、基板全体（図３−１（Ｆ）に示す半導体基板および形成された膜全体）をフッ化水素（ＨＦ）の水溶液中に浸し、積層膜の側壁からフッ化水素を浸透させ、電極間の調整膜１５２の一部をエッチング法にて除去する。本実施形態では、両電極１４，１６の側壁から中心方向へ４０ｎｍ程度、調整膜１５２を除去する。
これにより、ギャップ１７が電極間に形成される。なお、本工程において、基体膜１５１の側面まで調整膜１５２を除去し、基体膜１５１の上層面にのみ調整膜１５２を残してもよい。エッチングの量は、薬液の濃度、温度、およびエッチングの時間を調整することで、好適に決定できる。
【００４２】
（第８工程ＳＴ８）
図３−２（Ｈ）のように、積層膜全体を覆うように、絶縁膜１８となるＳｉＯ２の絶縁膜をたとえばプラズマＣＶＤ法によって形成する。
このとき、ギャップ１７は、プラズマＣＶＤ法の被膜性能によりＳｉＯ２の絶縁膜が形成されず、ギャップが維持される。
【００４３】
（第９工程ＳＴ９）
図３−２（Ｉ）のように、絶縁膜１８の表面を化学機械研磨等により平坦化し、絶縁膜１８の一部を第２電極１６の中心で開口し、その内部に導電性のタングステン（Ｗ）を充填する。
【００４４】
（第１０工程ＳＴ１０）
図示しない他の回路の配線と共有した配線層等を一般的に行われている方法で形成する。
【００４５】
たとえばギャップ間隔Ｔｇａｐを７ｎｍ程度に変更する場合、図３−１（Ｅ）に示す第５工程ＳＴ５において、支持膜１５を形成する調整膜１５２の膜厚のみを調整さればよい。この調整膜１５２による調整によってギャップ間隔Ｔｇａｐが７ｎｍ程度に形成される。
【００４６】
次に、電子素子１０の動作例について説明する。
図４は、本実施形態に係る電子素子の動作例を説明するための図である。図５は、本実施形態に係る電子素子の動作例を示すタイミングチャートである。
【００４７】
近接して形成された電極間に電圧を走印すると、図４に示す電流−電圧特性が現れる。図４中のＡ点付近の閾値電圧ＶｔｈからＯ点付近の低電圧領域では、ギャップ１７にトンネル電流が流れ、さらに電極間への印加電圧が大きくなる（ＡからＣ）と抵抗が大きくなる負性抵抗効果が現れ、ギャップ１７にトンネル電流が流れにくくなる。本実施形態において、閾値電圧Ｖｔｈは、３．６Ｖ程度である。
この抵抗変化は、急速に印加電圧をオフ（図４の０点付近）にしても保存される。たとえば、高電圧領域（Ａ〜Ｃ）の電圧を両電極１４，１６に印加し、印加電圧を急速にオフにすれば、電子素子１０が高抵抗状態、すなわちオフの状態が得られる。逆に、高電圧領域の電圧を両電極１４，１６に印加し、印加電圧をゆっくりオフにすれば、電子素子１０が低抵抗状態、すなわちオンの状態が得られる。電子素子１０のオン、オフは、印加電圧をオフにするまでの遷移時間を制御する。
このような特性は、ギャップ間隔Ｔｇａｐが、トンネル電流が流れ始める近傍にある場合、電極間にかかる電界、あるいは電極間を流れる電流によって、金属電極の原子の一部が可逆的に移動し、それによって電極間のギャップがわずかに変化し、トンネル電流の流れやすさが変化するために生じる。
【００４８】
電子素子１０は、高抵抗状態（オフの状態）を０、低抵抗状態（オンの状態）を１とすれば、デジタルのスイッチ素子として利用できる。以下に、具体的な電子素子１０の動作例について説明する。
【００４９】
（電子素子１０のオフ動作）
図５のように、時刻ｔ１において、矩形パルス状のオフ電圧ＶＯＦＦが電極間にかかるように両電極１４，１６に印加する。本実施形態において、オフ電圧ＶＯＦＦは、たとえば６Ｖから１０Ｖなど閾値電圧Ｖｔｈより高い高電圧領域の電圧であり、時刻ｔ１、ｔ２間のパルス幅は、好適に設定され、パルスの立ち下がり時間は１ｎｓ程度が望ましい。
【００５０】
（読み出し動作）
時刻ｔ２において、電極間の電位差が微小電圧になるように、読み出し電圧ＶＲを両電極１４，１６に時刻ｔ３まで印加する。その後、図１、２等に図示しない電流計にて電極間に流れる電流を検出する。電子素子１０が高抵抗状態であるため、電極間に電流が流れず、電子素子１０がオフの状態を検出できる。
【００５１】
（電子素子１０のオン動作）
時刻ｔ３において、矩形パルス状のオン電圧ＶＯＮが電極間にかかるように両電極１４，１６に印加する。本実施形態において、オン電圧ＶＯＮは、たとえば３．６Ｖ程度の閾値電圧Ｖｔｈまたは、それよりわずかに高い電圧であり、時刻ｔ３、ｔ４間のパルス幅は、好適に設定され、１００ｎｓ程度が望ましい。その後、緩やかに電圧を下げることでオン状態が書き込まれる。
【００５２】
（読み出し動作）
時刻ｔ４において、電極間の電位差が微小電圧になるように、読み出し電圧ＶＲを両電極１４，１６に時刻ｔ５まで印加する。その後、前述の読み出し動作を行う。このとき、電子素子１０が低抵抗状態であるため、電極間に電流が流れ、電子素子１０がオンの状態を検出できる。
【００５３】
オンの状態を得るためには、パルス状のオン電圧ＶＯＮを両電極１４，１６に少なくとも１００ｎｓ程度印加した後、緩やかに電圧を下げることが望ましい。読み出し電圧ＶＲは、電極間の電流を検出できる程度の大きさである。
【００５４】
以上詳細に説明したように、電子素子１０は、第１電極１４および第２電極１６の電極面が対向して形成され、第１電極１４の電極面上の一部に積層され、上記第２の電極の電極面を支持する多層構造で絶縁性の支持膜１５と、支持膜１５によって電極間の一部に形成されたトンネル電流が流れるギャップ１７とを有し、両電極１４，１６の中心での膜厚がギャップ１７付近のものよりも厚く形成されている。
【００５５】
仮に、支持膜１５の膜厚がギャップ１７のギャップ間隔Ｔｇａｐと同一の場合、微細なギャップ１７を形成するために、支持膜１５の厚さもある程度薄くしなければならない。
この場合、電極間に高電圧を加えるときに支持膜１５中をトンネル電流が流れてしまったり、長期的には支持膜１５の絶縁不良を招いたりする可能性があり、電子素子１０の動作電圧に制限を加える必要が生じる。
具体的には、支持膜１５の膜厚が４ｎｍ程度の場合、２Ｖ程度の電圧を電極間に印加するだけで支持膜１５中に０．１ｎＡ／μｍ２程度の電流が流れてしまう。
【００５６】
そこで、本実施形態では、支持膜１５の膜厚を微細なギャップ１７のギャップ間隔Ｔｇａｐよりも厚くすることで、支持膜１５中のトンネル電流を抑え、信頼性を向上させている。
電子素子１０への電圧の掛かり方、すなわちどれだけの時間、高電圧が電極間に印加されているかは、使用目的や回路構成によって異なり、酸化膜（支持膜１５）の信頼性を考慮して好適に決定される。
【００５７】
（電子素子の第２実施形態）
本発明に係る電子素子の第２実施形態について説明する。本実施形態では、電子素子の第１実施形態と異なる点についてのみ説明する。
【００５８】
図６は、本実施形態に係る電子素子の要部の一例を示す断面図である。
本実施形態は、図６に示す電子素子１０ａにおいて、支持膜１５ａが基体膜１５１ａのみで形成され、その膜厚が前実施形態と異なる。この支持膜１５ａの膜厚が異なるため、ギャップ間隔Ｔｇａｐも前実施形態と異なる。
詳細には、この支持膜１５ａの膜厚は、トンネル電流が流れ出す厚さ、すなわちトンネル電流を抑制可能な厚さよりわずかに厚く、支持膜１５ａ全体が均一に形成されている。前実施形態での支持膜１５の膜厚が１０ｎｍ程度であったのに対し、本実施形態では、支持膜１５ａの膜厚が７ｎｍ程度に形成されている。この膜厚は、支持膜１５ａ中のリーク電流を抑制する最小の厚さである。このため、ギャップ間隔Ｔｇａｐも７ｎｍ程度に形成されている。
【００５９】
次に、上述した電子素子１０ａの製造方法について、一例を挙げて説明する。
図７は、本実施形態に係る電子素子の製造方法を説明するための模式図である。なお、図７は図２の波線で示すＡ−Ｂ間での断面図である。
【００６０】
図３−１（Ａ）〜（Ｃ）に示す工程ＳＴ１〜ＳＴ３と同様の工程を行った後、図７（Ａ）のように、第１電極１４上に基体膜１５１ａとなるＳｉＯ２の絶縁膜を化学気相成長法よって７ｎｍ程度形成する。
続いて、図７（Ｂ）のように、基体膜１５１ａ上に第２電極１６となる金の膜（層）をスパッタ法または化学気相成長法のいずれかの方法によって３０ｎｍ程度形成する。
続いて、図７（Ｃ）のように、下地層１１０、第１電極１４、基体膜１５１ａおよび第２電極１６で形成された積層膜をホトリソグラフィ法、およびエッチング法等の方法により、所定の形状にエッチングする。本実施形態では、図２に示すような直径が１５０ｎｍ（電極半径Ｒ＝７５ｎｍ）程度の円形にエッチングする。
その後の工程は、図３−２（Ｇ）〜（Ｉ）に示す工程ＳＴ７〜ＳＴ９およびＳＴ１０と同様の工程を行う。
【００６１】
本実施形態では、ギャップ間隔Ｔｇａｐが広すぎることによりトンネル電流が流れにくいことがある。この場合、電子素子１０ａを実際に使用する前の初期化の段階で、オン書き込み電圧を長時間（数ミリ秒程度）電極間に印加する。これにより、トンネル電流が増加し、電極表面上の原子の移動が起こり、ギャップ間隔Ｔｇａｐの間隔が小さくなることで実用的に使用できる。
【００６２】
他の製造方法として、図７（Ｃ）に示す工程の後、ギャップ間隔Ｔｇａｐを形成した状態で選択的に金のメッキ行う。詳細には、両電極１４，１６の露出部分（ギャップ１７ａ部分）にだけ１ｎｍ程度の金メッキを行う。これにより、ギャップ間隔Ｔｇａｐを狭めることが可能である。ギャップ間隔Ｔｇａｐの間隔は、電極対向面全面に渡って必ずしも均一である必要は無く、ギャップ１７ａの領域でトンネル電流の流れやすさが変化すればよい。したがって、ごく薄い金のメッキの均一性について厳しい制御を要求されるわけではなく、電子素子１０ａを容易に製造できる。
【００６３】
上述した２つの実施形態において、第１電極１４および第２電極１６は円形の電極を有するが、矩形、正方形、その他の形状であってもよい。両電極１４，１６が矩形の電極を有する場合について、第１実施形態に係る電子素子を例に挙げて説明する。
【００６４】
図８は、実施形態に係る電子素子の第１および第２の電極が矩形の電極を有する場合について説明する電子素子の平面図である。なお、図８の波線で示すＣ−Ｄ間での断面図が図１である。図８においては、絶縁膜等を一部省略している。
【００６５】
図８のように、電子素子１０ｂは、Ｘ軸方向の幅がＷ１、Ｙ軸方向の幅がＷ２の第１電極１４ｂおよび第２電極１６ｂを有する。両電極１４ｂ，１６ｂの形状に合わせて、第１コンタクトホール１３ｂ，第２コンタクトホール１９ｂ、支持膜１５ｂ（基体膜１５１ｂ、調整膜１５２ｂ）、およびギャップ１７ｂの形状も矩形に形成されている。この場合、たとえば第６工程ＳＴ６において、図８に示す形状になるようにエッチングすればよい。
【００６６】
（記憶装置の第１実施形態）
本発明に係る電子素子を採用した記憶装置の第１実施形態について説明する。以下に説明する記憶装置の実施形態では、電子素子の第１実施形態に係る電子素子を採用しているが、同第２実施形態に係る電子素子を採用してもよい。
【００６７】
図９は、本実施形態に係る記憶装置の一例を示す断面図である。図１０は、図９に図示する記憶装置の平面図である。なお、図９，１０では、絶縁膜や下地層等、一部を省略している。
【００６８】
記憶装置２０は、図９のように電子素子１０、下層配線層（第１の配線層）２１、上層配線層（第２の配線層）２２、絶縁層２３および２４を有する。前記の各構成要素によって、セルＣＥＬが構成されている。
記憶装置２０は、図１０のように第１の電圧供給回路としての列選択回路（ＨＳＥＬ）３０および第２の電圧供給回路としての行選択回路（ＶＳＥＬ）４０を有する。
【００６９】
セルＣＥＬは、図１０のようにマトリクス状に配列されている。図中では、説明の簡略化のため、行方向に３個、列方向に４個、合計１２個のセルＣＥＬが配列されているとする。以下、ｉ（＝１，２，…）行、ｊ（＝１，２，…）列目のセルをＣＥＬ（ｉ、ｊ）のように適宜表記する。後述する下層配線層２１および上層配線層２２についても、下層配線層２１（ｊ）、上層配線層２２（ｉ）のように適宜表記する。
同一行のセルＣＥＬ（たとえばセルＣＥＬ（１、ｊ））は、セルＣＥＬ中の第２電極１６と第２コンタクトホール１９を介して接続された上層配線層２２（たとえば上層配線層２２（１））に共通に接続されている。
同一列のセルＣＥＬ（たとえばセルＣＥＬ（ｉ、１））は、セルＣＥＬ中の第１電極１４と第１コンタクトホール１３を介して接続された下層配線層２１（たとえば下層配線層２１（１））に共通に接続されている。
【００７０】
下層配線層２１は、図９のように電子素子１０の第１電極１４と第１コンタクトホール１３を介して接続され、第１コンタクトホール１３との接続部分以外が絶縁層２３または層間絶縁膜１１で覆われている。下層配線層２１は、アルミニウム（Ａｌ）で形成されているが、導電性の材質であれば特に限定されない。
同一列の下層配線層２１（たとえば下層配線層２１（１））は、図１０のように、同一列のセルＣＥＬ（たとえばセルＣＥＬ（ｉ、１））中の第１電極１４と第１コンタクトホール１３を介して共通に接続され、一端が列選択回路３０に接続されている。
【００７１】
上層配線層２２は、図９のように電子素子１０の第２電極１６と第２コンタクトホール１９を介して接続され、第２コンタクトホール１９との接続部分以外が絶縁層２４または絶縁膜１８で覆われている。上層配線層２２は、アルミニウム（Ａｌ）で形成されているが、導電性の材質であれば特に限定されない。
同一行の上層配線層２２（たとえば上層配線層２２（１））は、図１０のように、同一行のセルＣＥＬ（たとえばセルＣＥＬ（１、ｊ））中の第２電極１６と第２コンタクトホール１９を介して共通に接続され、一端が行選択回路４０に接続されている。
【００７２】
絶縁層２３は、図９のように、下層配線層２１を覆うように絶縁性のＳｉＯ２で形成されている。
【００７３】
絶縁層２４は、図９のように、上層配線層２２を覆うように絶縁性のＳｉＯ２で形成されている。
【００７４】
列選択回路３０は、列方向の下層配線層２１がそれぞれ接続され、対象となる（書き込みまたは消去を行う）セルＣＥＬが接続されている行の下層配線層２１に所定の電圧（第１の電圧）を印加する。具体的には、列選択回路３０は、対象となる電子素子１０に書き込みをする場合は書き込み電圧ＶＨＷを、同素子の状態を読み出す場合は読み出し電圧ＶＨＲを、同素子の状態を消去する場合は消去電圧ＶＨＤを下層配線層２１に印加する。列選択回路３０は、対象外の電子素子１０に対しては電圧ＶＨＬを下層配線層２１に印加する。この詳細については後述する。
【００７５】
行選択回路４０は、行方向の上層配線層２２がそれぞれ接続され、対象となるセルＣＥＬが接続されている行の上層配線層２２に所定の電圧（第２の電圧）を印加する。具体的には、行選択回路４０は、対象となる電子素子１０に書き込みをする場合は書き込み電圧ＶＶＷを、同素子の状態を読み出す場合は読み出し電圧ＶＶＲを、同素子の状態を消去する場合は消去電圧ＶＶＤを上層配線層２２に印加する。行選択回路４０は、対象外の電子素子１０に対しては電圧ＶＶＬを上層配線層２２に印加する。この詳細については後述する。
【００７６】
次に、記憶装置２０の動作の一例について、図１１を参照しながら説明する。
図１１は、本実施形態に係る記憶装置のタイミングチャートである。図１１中のＨＳＥＬ（ｉ）は列選択回路３０が出力する電圧を、ＶＳＥＬ（ｊ）は行選択回路４０が出力する電圧をそれぞれ示している。
【００７７】
本実施形態において、説明を簡単にするために、セルＣＥＬ（３，２）に対して（電圧の）書き込みおよび消去を行い、全セルＣＥＬからその状態を読み出すものとする。図１１の時刻ｔ１以前において、電子素子１０はオフの状態であるものとする。
【００７８】
（書き込み動作）
時刻ｔ１において、列選択回路３０は、下層配線層２１（３）に書き込み電圧ＶＨＷを印加し（図１１（Ｃ））、その他の下層配線層２１には電圧ＶＨＬを印加し（図１１（Ａ）、（Ｂ），（Ｄ））、時刻ｔ２までその電圧をそれぞれ保持する。本実施形態では、書き込み電圧ＶＨＷは接地電圧（０Ｖ）程度、電圧ＶＨＬは３Ｖ程度である。
同時刻において、行選択回路４０は、上層配線層２２（２）に書き込み電圧ＶＶＷを印加し（図１１（Ｆ））、その他の上層配線層２２には電圧ＶＶＬを印加し（図１１（Ｅ）、（Ｇ））、時刻ｔ２までその電圧をそれぞれ保持する。本実施形態では、書き込み電圧ＶＶＷは閾値電圧Ｖｔｈ（＝３．６Ｖ程度）より高い４Ｖ程度、電圧ＶＶＬは３Ｖ程度である。時刻ｔ１、ｔ２間の書き込み時間は、好適に設定されるが、少なくとも１００ｎｓ程度以上で電圧立ち下がり時間が５０ｎｓ程度以上が望ましい。
これにより、セルＣＥＬ（３，２）の（対向した両電極１４，１６の）電極間には４Ｖの電圧（電位差）が、他のセルＣＥＬの電極間には０Ｖ、１Ｖ程度または３Ｖ程度の電圧がかかっている。たとえばセルＣＥＬ（１，１）の電極間には０Ｖ程度の電圧が、セルＣＥＬ（３，３）の電極間には１Ｖ程度の電圧がかかっている。
換言すれば、電極間に閾値電圧Ｖｔｈ付近（図４のＢ点付近）の電圧が所定時間（１００ｎｓ程度）印加されたセルＣＥＬ（３，２）の電子素子１０のみがオンの状態に切り替わり、他のセルの電子素子１０はオフの状態が保持される。
【００７９】
（読み出し動作）
時刻ｔ２において、列選択回路３０は、一つの列の下層配線層２１に対して読み出し電圧ＶＨＲを印加し、他の下層配線層２１には０Ｖを時刻ｔ３まで印加する。行選択回路４０は、全ての行の上層配線層２２に０Ｖを時刻ｔ３まで印加する。各行に対応する上層配線層２２に流れる電流は、列選択回路３０が選択した列の下層配線層２１に繋がる各セルＣＥＬのオン、オフに対応した電流となる。
したがって、図１１に図示するように、列選択回路３０が下層配線層２１（３）を選択すると、下層配線層２１（３）に繋がる各々セルＣＥＬの両電極間に電流が流れ、この電流を図９，１０に図示しない電流計にて各々セルＣＥＬから読み出す。このとき、各々セルＣＥＬから書き込まれた電圧に対応した電流が検出され、各々電子素子１０の抵抗が高い状態か低い状態かが検出できる。
この時、セルＣＥＬ（３，２）だけがオン状態に書き込まれているため、上層配線層２２（２）に流れる電流だけが大きくなる。
すなわち、セルＣＥＬ（３，２）の電子素子１０のみから、低い抵抗状態が検出され、オンの状態であることが検出できる。
以下同様に、列選択回路３０が他の下層配線層２１を順次選択し、その時のそれぞれの上層配線層２２に流れる電流を読み出すことで、全セルＣＥＬの状態を検出する。
【００８０】
（消去動作）
時刻ｔ３において、列選択回路３０は、下層配線層２１（３）に消去電圧ＶＨＤを印加し（図１１（Ｃ））、その他の下層配線層２１には電圧ＶＨＬを印加し（図１１（Ａ）、（Ｂ），（Ｄ））、時刻ｔ４までその電圧をそれぞれ保持する。本実施形態では、消去電圧ＶＨＤは接地電圧（０Ｖ）程度である。
同時刻において、行選択回路４０は、上層配線層２２（２）に消去電圧ＶＶＤを印加し（図１１（Ｆ））、その他の上層配線層２２には電圧ＶＶＬを印加し（図１１（Ｅ）、（Ｇ））、時刻ｔ４までその電圧をそれぞれ保持する。
本実施形態では、消去電圧ＶＶＤは書き込み電圧ＶＶＷより高い電圧（たとえば図４のＣ点付近の電圧で、６Ｖ程度）である。時刻ｔ３、ｔ４間の消去時間は、好適に設定されるが、１ｎｓ程度が望ましい。
これにより、セルＣＥＬ（３，２）の電極間にのみ消去電圧ＶＨＤ電圧が、他のセルＣＥＬの電極間には０Ｖ、または３Ｖ程度の電圧がかかっている。たとえばセルＣＥＬ（１，１）の電極間には０Ｖ程度の電圧が、セルＣＥＬ（３，３）の電極間には３Ｖ程度の電圧が、かかっている。
換言すれば、電極間に閾値電圧Ｖｔｈより高い（図４のＣ点付近）電圧が印加され、その後急峻に電圧が切られたセルＣＥＬ（３，２）の電子素子１０のみがオフの状態に切り替わり、他のセルの電子素子１０は引き続きオフの状態が保持される。
【００８１】
（読み出し動作）
時刻ｔ４からｔ５における読み出し動作は、前述のものと同様の手順で行う。
これにより、全てのセルＣＥＬから高い抵抗状態が検出され、オフの状態であることが検出できる。
【００８２】
上述したように、対象となるセルＣＥＬに、電子素子１０の抵抗変化が起こる電圧（書き込み時には閾値電圧Ｖｔｈ付近の電圧を長期間、消去時には閾値電圧Ｖｔｈより高い電圧を短期間）が電極間にかかるように、両電極１４，１６間に印加すればよい。対象外のセルＣＥＬには、閾値電圧Ｖｔｈ付近以下の電圧が電極間にかかるように、両電極１４，１６間に印加すればよい。
以上述べたように、本実施形態が電子素子１０を採用した記憶装置の基本構成である。
【００８３】
（記憶装置の第２実施形態）
本発明に係る電子素子を採用した記憶装置の第２実施形態について説明する。本実施形態では、記憶装置の第１実施形態と異なる点を中心に説明する。
【００８４】
図１２は、本実施形態に係る記憶装置の一例を示す断面図である。図１３は、図１２に図示する記憶装置の等価回路図である。なお、図１２では、下地層等、一部を省略している。
【００８５】
記憶装置２０ａは、図１２のように電子素子１０、ｎ型のソース層２１ａ、第１上層配線層２２（第１の配線層）ａ、絶縁層２３，２４、ｎ型のドレイン層２５、ゲート電極２６、ｐ型の半導体基板２７、第３コンタクトホール２８、第２上層配線層（第２の配線層）２９、およびゲート配線層（第３の配線層）２１０（不図示）を有する。
ソース層２１ａ、ドレイン層２５、ゲート電極２６、および半導体基板２７によってトランジスタとしてのｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor;以下ＮＭＯＳ）が構成されている。前記の各々構成要素によってセルＣＥＬａが構成されている。
記憶装置２０ａは、図１３のようにゲート配線層２１０、第１の電圧回路としての列選択回路（ＨＳＥＬ）３０ａ、行選択回路（ＶＳＥＬ）４０ａ、およびデータ選択検出回路（ＤＳＥＬ）５０を有する。
【００８６】
本実施形態では、第１電極１４が第１コンタクトホール１３を介してソース層２１ａに接続されている。図１３のように、電子素子１０の第１電極１４がＮＭＯＳのソースに接続され、列選択回路３０ａ、および行選択回路４０ａにて対象のセルＣＥＬａの選択を行う。以下、前実施形態と異なる構成要素について説明する。
【００８７】
セルＣＥＬａは、図１３のようにマトリクス状に配列されている。図中では、説明の簡略化のため、行方向に２個、列方向に４個、合計８個のセルＣＥＬａが配列されているとする。
同一行のセルＣＥＬａ（たとえばセルＣＥＬａ（１、ｊ））は、セルＣＥＬａ中の第１上層配線層２２ａ（たとえば第１上層配線層２２ａ（１））が共通に接続され、第２上層配線層２９（たとえば第２上層配線層２９（１））が共通に接続されている。
同一列のセルＣＥＬａ（たとえばセルＣＥＬａ（ｉ、１））は、セルＣＥＬａ中のゲート電極２６がゲート配線層２１０（たとえばゲート配線層（１））に共通に接続されている。
【００８８】
ソース層２１ａは、ｐ型の半導体基板２７上に形成されたｎ型のシリコン領域で、第１コンタクトホール１３を介して第１電極１４と接続されている。ソース層２１ａは、半導体基板２７側の一部が隣り合うセルＣＥＬａのドレイン層２５と絶縁層２３で絶縁され、電子素子１０側の一部が層間絶縁膜１１で覆われている。
【００８９】
ドレイン層２５は、ｐ型の半導体基板２７上に形成されたｎ型のシリコン領域で、第３コンタクトホール２８を介して第２上層配線層２９と接続されている。ドレイン層２５は、半導体基板２７側の一部が隣り合うセルＣＥＬのソース層２１ａと絶縁層２３で絶縁され、電子素子１０側の一部が層間絶縁膜１１で覆われている。
【００９０】
ゲート電極２６は、その周囲が層間絶縁膜１１で覆われ、図１３のようにゲート配線層２１０として列選択回路３０ａと接続されている。
【００９１】
半導体基板２７部分は、ｐ型のシリコンで形成されたｐウェルになっており、上層にソース層２１ａおよびドレイン層２５が形成され、隣り合うソース層２１ａとドレイン層２５とを絶縁するように絶縁層２３が形成されている。
【００９２】
第３コンタクトホール２８は、ドレイン層２５と第２上層配線層２９とを接続するため、層間絶縁膜１１、エッチング防止膜１２，絶縁膜１８の一部に開口され、その内部にたとえば導電性のタングステンが充填されている。
【００９３】
第２上層配線層２９は、ＮＭＯＳのドレイン層２５と第３コンタクトホール２８を介して接続され、第３コンタクトホール２８との接続部分以外が絶縁層２４で覆われている。第２上層配線層２９は、アルミニウムで形成されているが、導電性の材質であれば特に限定されない。
同一行の第２上層配線層２９（たとえば第２上層配線層２９（１））は、図１２のように、同一行のセルＣＥＬａ（たとえばセルＣＥＬａ（１、ｊ））中のドレイン層２５と第３コンタクトホール２８を介して共通に接続され、図１３のように一端がデータ選択検出回路５０に接続されている。
【００９４】
同一列のゲート配線層２１０（たとえばゲート配線層２１０（１））は、図１３のように、同一列のセルＣＥＬａ（たとえばセルＣＥＬａ（１、ｊ））中のゲート電極２６と共通に接続され、一端が列選択回路３０ａに接続されている。
【００９５】
ＮＭＯＳは、図１３のように、ソースが電子素子１０の第１電極１４に、ドレインがデータ選択検出回路５０に、ゲートが列選択回路３０ａにそれぞれ接続されている。ＮＭＯＳは、電子素子１０がオン（両電極間１４，１６にトンネル電流が流れる）の状態で第２上層配線層２９すなわちドレイン層２５に所定電圧が、ゲート電極２６に電圧が印可されると、電子素子１０からソース層２１ａを通してドレイン層２５に電流が流れる。
【００９６】
列選択回路３０ａは、列方向のゲート配線層２１０がそれぞれ接続され、対象となるセルＣＥＬａが接続されている列のゲート配線層２１０にＮＭＯＳがオンとなる電圧を印加する。
【００９７】
行選択回路４０ａは、行方向の第１上層配線層２２ａがそれぞれ接続され、対象となるセルＣＥＬａが接続されている行の第１上層配線層２２ａに所定の電圧（書き込み電圧ＶＶＷ、読み出し電圧ＶＶＲ、消去電圧ＶＶＤ、電圧ＶＶＬのいずれか）を印加する。
【００９８】
データ選択検出回路５０は、行方向の第２上層配線層２９がそれぞれ接続され、対象となるセルＣＥＬａに流れる電流を検出する回路（不図示）に接続されている。データ選択検出回路５０が第２上層配線層２９に印加する電位は基本的に０Ｖである。
【００９９】
次に、記憶装置２０ａの動作の一例について説明する。図１４は、本実施形態に係る記憶装置のタイミングチャートである。図１４中のＨＳＥＬ（ｉ）は列選択回路３０ａが出力する電圧を、ＶＳＥＬ（ｊ）は行選択回路４０ａが出力する電圧をそれぞれ示している。本実施形態において、説明を簡単にするために、セルＣＥＬａ（１，１）に対して書き込み、読み出しおよび消去を行うものとして説明する。
【０１００】
（書き込み動作）
時刻ｔ１において、列選択回路３０ａは、ゲート配線層２１０（１）に選択信号としての電圧ＶＨを印加し（図１４（Ａ））、その他のゲート配線層２１０には非選択なので０Ｖの電圧を印加し（図１４（Ｂ）〜（Ｄ））、時刻ｔ２までその電圧をそれぞれ保持する
同時刻において、行選択回路４０ａは、第１上層配線層２２ａ（１）に書き込み電圧ＶＶＷを印加し（図１４（Ｅ））、その他の第１上層配線層２２ａには０Ｖの電圧を印加し（図１４（Ｆ））、時刻ｔ２までその電圧をそれぞれ保持する。本実施形態では、電圧ＶＨは電源電圧ＶＤＤ、書き込み電圧ＶＶＷは閾値電圧Ｖｔｈ（＝３．６Ｖ程度）より高い４Ｖ程度である。その後、列選択回路３０ａは、書き込み電圧ＶＶＷを緩やかに低下させる。
同時刻において、データ選択検出回路５０は、すべての第２上層配線層２９に０Ｖの電圧を印加し、すべての時刻（ｔ１〜ｔ８）に亘ってその電圧をそれぞれ保持する（不図示）。
本実施形態では、書き込み動作、読み出し動作および消去動作の各サイクル間（ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７）に、短いスタンバイ期間を設けている。
【０１０１】
（読み出し動作）
時刻ｔ３において、列選択回路３０ａは、ゲート配線層２１０（１）に電圧ＶＨを印加し（図１４（Ａ））、その他のゲート配線層２１０には０Ｖの電圧を時刻ｔ４まで印加する（図１４（Ｂ）〜（Ｄ））。
同時刻において、行選択回路４０ａは、第１上層配線層２２ａ（１）に読み出し電圧ＶＶＲを、その他の第１上層配線層２２ａには０Ｖの電圧を時刻ｔ４まで印加する（図１４（Ｅ）、（Ｆ））。
本実施形態において、読み出し電圧ＶＶＲは、電子素子１０の抵抗を測定できる、状態変化の閾値電圧Ｖｔｈより十分に低い電位（１Ｖ程度）である。
この時、データ選択検出回路５０がセルＣＥＬ（１，１）に流れる電流を第２上層配線層２９（１）から読み出し、図示しない回路にて電流を検出する。
以下同様に、列選択回路３０ａが他のゲート配線層２１０を、行選択回路４０ａが他の第１上層配線層２２ａを順次選択し、その時のそれぞれの第２上層配線層２９に流れる電流を読み出すことで、全セルＣＥＬの状態を検出する。
【０１０２】
（消去動作）
時刻ｔ５において、列選択回路３０ａは、ゲート配線層２１０（１）に電圧ＶＨを印加し（図１４（Ａ））、その他のゲート配線層２１０（１）には０Ｖの電圧を印加し（図１４（Ｂ）〜（Ｄ））、時刻ｔ６までその電圧をそれぞれ保持する。
同時刻において、行選択回路４０ａは、第１上層配線層２２ａ（１）に消去電圧ＶＶＤを印加し（図１４（Ｅ））、その他の第１上層配線層２２には０Ｖの電圧を印加し（図１４（Ｆ））、時刻ｔ６までその電圧をそれぞれ保持した後急峻に消去電圧ＶＶＤをオフにする。
本実施形態では、消去電圧ＶＶＤは書き込み電圧ＶＶＷより高い電圧である。
【０１０３】
本実施形態では、第１、第２上層配線層に印加する電圧を制限して非選択セルへの影響を制限する必要がないため、回路構成や動作の自由度が向上できる。
【０１０４】
（記憶装置の第３実施形態）
本発明に係る電子素子を採用した記憶装置の第３実施形態について説明する。本実施形態では、記憶装置の第１実施形態と異なる点を中心に説明する。
【０１０５】
図１５は、本実施形態に係る記憶装置の一例を示す断面図である。図１６は、図１５に図示する記憶装置の等価回路図である。なお、図１５では、絶縁膜や下地層等、一部を省略している。
【０１０６】
記憶装置２０ｂは、図１５のように電子素子１０、ｎ型拡散層２１ｂ、ｐ型拡散層２１２、上層配線層（第１の配線層）２２、絶縁層２３、２４、２１３を有する。ｎ型拡散層２１ｂ、および列選択線としてのｐ型拡散層２１２によってＰＮ接合のダイオードＰＮが構成されている。前記の各々構成要素によってセルＣＥＬｂが構成されている。
記憶装置２０ｂは、図１６のように第１の電圧供給回路としての列選択回路（ＨＳＥＬ）３０ｂ、第２の電圧供給回路としての行選択回路（ＶＳＥＬ）４０ｂ、および配線層（第２の配線層）２１２を有する。
【０１０７】
本実施形態では、第１電極１４がダイオードのｎ型拡散層２１ｂに接続されている。以下、記憶装置の第１実施形態と異なる構成要素について説明する。
【０１０８】
セルＣＥＬｂは、図１６のようにマトリクス状に配列されている。図中では、説明の簡略化のため、行方向に２個、列方向に４個、合計８個のセルＣＥＬｂが配列されているとする。
同一列のセルＣＥＬｂ（たとえばセルＣＥＬｂ（ｉ、１））は、セルＣＥＬｂ中のｐ型拡散層２１２が配線層２１３（たとえばゲート配線層（１））に共通に接続されている。
【０１０９】
ｎ型拡散層２１ｂは、ｐ型拡散層２１２上に形成されたｎ型のシリコン領域で、第１コンタクトホール１３を介して第１電極１４と接続されている。ｎ型拡散層２１ｂは、第１コンタクトホール１３およびｐ型拡散層２１２と接する面以外が絶縁層２３，２１３で絶縁されている。
【０１１０】
ｐ型拡散層２１２は、絶縁層２１４上に形成されたｐ型のシリコン領域で、ｎ型拡散層２１ｂと接続されている。ｐ型拡散層２１２は、ｎ型拡散層２１ｂと接する面以外が絶縁層２３，２１４で絶縁されている。ｐ型拡散層２１２は、図１６のように列選択回路３０ｂに接続されている。
【０１１１】
ダイオードＰＮは、図１６のように、ｐ型拡散層２１２（アノード）が列選択回路３０ｂに、ｎ型拡散層２１ｂ（カソード）が電子素子１０の第１電極１４に接続され、順方向バイアスを印可するとｐ型拡散層２１２からｎ型拡散層２１ｂを通して電子素子１０へ電流が流れる。
【０１１２】
本実施形態では、記憶装置の第１実施形態と同様の動作を行う。たとえば、セルｂ（１，１）に着目すれば、書き込み動作、読み出し動作、および消去動作は次のように実行すればよい。
書き込み動作においては、列選択回路３０ｂがｐ型拡散層２１２（１）に４Ｖ程度の電圧を印可し、他のｐ型拡散層２１２（１）には０Ｖ程度の電圧を印可するようにし、行選択回路４０ｂが上層配線層２２（１）に０Ｖ程度を、他の上層配線層２２には４Ｖの電圧を印可するようにする。
このとき、選択されたセルＣＥＬ（１，１）では、電子素子１０にバイアスがかかり、オン書き込みがなされる。非選択のセルＣＥＬでは、電子素子１０とダイオードＰＮにかかる電圧は０Ｖ、あるいは４Ｖ程度であるが、４Ｖ程度であってもダイオードＰＮが逆バイアスとなり電流が流れないため、書き込みが行われない。
読み出し動作においては、列選択回路３０ｂがｐ型拡散層２１２（１）にのみ２Ｖ程度の電圧を印可し、他のｐ型拡散層２１２に０Ｖ程度の電圧を印可し、行選択回路４０ｂが上層配線層２２に０Ｖ程度の電圧を印可するようにする。これにより、セルＣＥＬに流れる電流を列選択線（ｐ型拡散層２１２）で読み出せばよい。
消去動作においては、列選択回路３０ｂがｐ型拡散層２１２（１）に６Ｖ程度の高い電圧を印可し、他のｐ型拡散層２１２（１）に０Ｖ程度の電圧を印可し、行選択回路４０ｂが上層配線層２２に０Ｖ程度の電圧を、非選択の上層配線層２２には４Ｖ程度の電圧を印可するようにする。その後、急激に印加電圧を取り去れば、対象となるセルＣＥＬ（１，１）へのゼロ書き込み、すなわち消去ができる。
【０１１３】
このように、本実施形態では、セルＣＥＬｂの選択にｐ型拡散層２１２からｎ型拡散層２１ｂへ電流が流れるダイオードを用いたため、記憶装置の第２実施形態よりもセル面積を縮小できる。
【０１１４】
以下に、本発明の実施形態に係る電子素子の利点を述べる。
実施形態に係る電子素子は、その構造および製造が極めて単純であり、安定した不揮発性のスイッチ動作を実行できる。
２つの電極が同一鉛直線方向に積層されているので、電子素子の占有面積が他の構造のものと比較して極めて小さい利点がある。
支持膜の厚さを調整することでギャップの間隔を調整できるため、高精度かつ高再現性の製造が行え、その際に、一般的な半導体集積回路の製造プロセスを使用できる利点がある。
電極の加工が一回のホトリソグラフィとエッチングの工程で行う得るため、生産性が優れる。
２つの電極を支持する支持膜（ＳｉＯ２）の厚さがギャップ間隔より大きくとられているため、電極間の余分なリーク電流が抑えられ、支持膜の長期信頼性が優れている。
ギャップ部分が絶縁膜で覆われた構造であるため、電子素子自体を汚染やショートから保護しやすい利点がある。
本発明の実施形態に係る電子素子は、半導体集積回路との親和性が高く、容易に半導体回路と一体形成ができる。
電子素子の下部にＳｉＯ２とのエッチング選択比の高いＳｉＮ膜あるいはアルミナ膜が使用されているため、ギャップのエッチング工程が他の部分に悪影響を与えることを防止する利点がある。
【０１１５】
以下に、本発明の実施形態に係る記憶装置の利点を述べる。
電子素子を上下層配線層間に配置しているため、電子素子をマトリクス状に配置することが容易である。
電子素子に独立した高抵抗状態または低抵抗状態を設定できるため、メモリとしての活用が容易である。
電子素子とトランジスタ（ＭＯＳＦＥＴ）が直列に接続されたセルがマトリクス状に配置されているため、各配線層の電位（電圧）制御によりデータの書き込み、読み出し、消去等の制御が自由にできる。
電子素子とダイオードが直列に接続されたセルがマトリクス状に配置されているため、各配線層の電位（電圧）制御によりデータの書き込み、読み出し、消去等の制御の自由に行える。
【０１１６】
本発明は、本発明の要旨を変更しない範囲内で様々な改変が可能である。
本実施形態の説明では、説明を簡単化するためにトランジスタやダイオードに関わる内部電圧降下について省略した。本発明を適用の際には、それらの電圧降下や寄生抵抗などを考慮した電圧の設定等が必要である。
【図面の簡単な説明】
【０１１７】
【図１】第１実施形態に係る電子素子の要部の一例を示す断面図である。
【図２】図１に図示する電子素子の平面図である。
【図３−１】第１実施形態に係る電子素子の製造方法を説明するための模式図である。
【図３−２】第１実施形態に係る電子素子の製造方法を説明するための模式図である。
【図４】第１実施形態に係る電子素子の動作例を説明するための図である。
【図５】第１実施形態に係る電子素子の動作例を示すタイミングチャートである。
【図６】第２実施形態に係る電子素子の要部の一例を示す断面図である。
【図７】第２実施形態に係る電子素子の製造方法を説明するための模式図である。
【図８】実施形態に係る電子素子の第１および第２の電極が矩形の電極を有する場合について説明する電子素子の平面図である。
【図９】第１実施形態に係る記憶装置の一例を示す断面図である。
【図１０】図９に図示する記憶装置の平面図である。
【図１１】第１実施形態に係る記憶装置のタイミングチャートである。
【図１２】第２実施形態に係る記憶装置の一例を示す断面図である。
【図１３】図１２に図示する記憶装置の等価回路図である。
【図１４】第２実施形態に係る記憶装置のタイミングチャートである。
【図１５】第３実施形態に係る記憶装置の一例を示す断面図である。
【図１６】図１５に図示する記憶装置の等価回路図である。
【符号の説明】
【０１１８】
１０、１０ａ、１０ｂ…電子素子、１１…層間絶縁膜、１２…エッチング防止膜、１３…第１コンタクトホール、１４、１４ｂ…第１電極、１５、１５ａ、１５ｂ…支持膜、１６、１６ｂ…第２電極、１７、１７ａ、１７ｂ…ギャップ、１８…絶縁膜、１９、１９ｂ…第２コンタクトホール、２０、２０ａ、２０ｂ…半導体装置、２１…下層配線層、２１ａ…ソース層、２１ｂ…ｎ型拡散層、２２…上層配線層、２２ａ…第１上層配線層、２３、２４…絶縁層、２５…ドレイン層、２６…ゲート電極、２７…半導体基板、２８…第３コンタクトホール、２９…第２上層配線層、３０、３０ａ、３０ｂ…列選択回路、４０、４０ａ、４０ｂ…行選択回路、５０…データ選択回路、１１０…下地層、１５１、１５１ａ、１５１ｂ…基体膜、１５２…調整膜、２１０…ゲート配線層、２１２…ｐ型拡散層、２１３…配線層、２１４…絶縁層、ＣＥＬ、ＣＥＬａ、ＣＥＬｂ…セル、Ｔｇａｐ…ギャップ間隔、ΔＲｇａｐ…ギャップ幅、Ｒ…電極半径、Ｒ１、Ｒ２…半径、Ｓ１…電極面積。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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