(57)【特許請求の範囲】
【請求項１】
入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
入力したデジタル信号のうちの高周波成分のレベルを調整して、その調整後のデジタル信号を出力するイコライザ部と、
同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、前記イコライザ部から出力されたデジタル信号を入力し、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫが指示する時刻ｔＣでの前記デジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、前記クロック信号ＣＫＸが指示する時刻ｔＸでの前記デジタル信号の値ＤＸ(n)をサンプリングしホールドして出力するサンプラ部と（ただし、ｔＣ＜ｔＸ、ｎは整数）、
各期間Ｔ(n)において、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たす前記クロック信号ＣＫおよび前記クロック信号ＣＫＸを前記サンプラ部へ出力するクロック生成部と、
各期間Ｔ(n)において、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記イコライザ部における前記デジタル信号のうちの高周波成分のレベル調整量の制御を行うイコライザ制御部と、
を備えることを特徴とするクロックデータ復元装置。
【請求項２】
前記クロック生成部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、周期Ｔまたは位相を調整して、前記クロック信号ＣＫおよび前記クロック信号ＣＫＸを出力する、ことを特徴とする請求項１記載のクロックデータ復元装置。
【請求項３】
各期間Ｔ(n)において、前記サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出し、当該位相差が所定値より大きいときに、前記イコライザ制御部による前記デジタル信号のレベル調整量の制御を停止させる位相モニタ部を更に備えることを特徴とする請求項１記載のクロックデータ復元装置。
【請求項４】
前記位相モニタ部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する、ことを特徴とする請求項３記載のクロックデータ復元装置。
【請求項５】
前記位相モニタ部は、各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内に前記ＵＰ信号および前記ＤＮ信号の何れかが有意値とならなかったときに、位相差が所定値より大きいと判定して、前記イコライザ制御部による前記デジタル信号のレベル調整量の制御を停止させる、ことを特徴とする請求項４記載のクロックデータ復元装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置に関するものである。
【背景技術】
【０００２】
送信器から出力されたデジタル信号は、その送信器から伝送路を経て受信器へ伝送される間に波形が劣化することから、その受信器側においてクロック信号およびデータが復元される必要がある。このような復元を行うためのクロックデータ復元装置は、例えば特許文献１，２に開示されている。
【０００３】
これらの文献に開示された装置は、波形劣化したデジタル信号においてデータが遷移する時刻が変動することを考慮して、３つのタイミングで各ビットのデータを検出する。このとき、各ビットのデータを検出する際の３つのタイミングのうち、第１のタイミングは、当該ビットのデータ安定期間の初期時刻の近傍に設定され、第２のタイミングは、当該ビットのデータ安定期間の終期時刻の近傍に設定され、また、第３のタイミングは、第１のタイミングと第２のタイミングとの間の中央の時刻に設定される。
【０００４】
そして、特許文献１に開示された装置は、各ビットについて３つのタイミングで検出したデータが全て一致するように各タイミングを調整することによりクロック信号を復元し、また、そのとき中央の第３のタイミングで各ビットのデータを検出することによりデータを復元する。
【０００５】
一方、特許文献２に開示された装置は、第１のタイミングおよび第２のタイミングそれぞれにおけるビットエラーレート（すなわち、これらの各タイミングで検出したデータが、中央の第３のタイミングで検出したデータと異なる割合）が互いに等しく且つ初期設定範囲内となるように各タイミングを調整することによりクロック信号を復元し、また、そのとき中央の第３のタイミングで各ビットのデータを検出することによりデータを復元する。
【特許文献１】特開平７−２２１８００号公報
【特許文献２】特表２００４−５０７９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、入力デジタル信号のデータ遷移時刻は、デジタル信号を送出した送信器における電源電圧変動その他のノイズに因り生じるトランスミッタ・クロック・ジッタに起因して変動し、また、デジタル信号における不規則なデータパターンと伝送路における減衰との混合に因る符号間干渉等に起因して変動する。これらトランスミッタ・クロック・ジッタや符号間干渉が大きい場合に、上記の従来の装置は、クロック信号およびデータを復元することができない場合がある。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても安定してクロック信号およびデータを復元することができるクロックデータ復元装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部，サンプラ部，クロック生成部およびイコライザ制御部を備える。また、本発明に係るクロックデータ復元装置は、位相モニタ部を更に備えるのが好適である。
【０００９】
イコライザ部は、入力したデジタル信号のうちの高周波成分のレベルを調整して、その調整後のデジタル信号を出力する。
【００１０】
サンプラ部は、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、イコライザ部から出力されたデジタル信号を入力する。そして、サンプラ部は、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻ｔＣでのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、クロック信号ＣＫＸが指示する時刻ｔＸでのデジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。ただし、「ｔＣ＜ｔＸ」であり、ｎは整数である。
【００１１】
クロック生成部は、各期間Ｔ(n)において、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部へ出力する。
【００１２】
イコライザ制御部は、各期間Ｔ(n)において、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部におけるデジタル信号のうちの高周波成分のレベル調整量の制御を行う。
【００１３】
位相モニタ部は、各期間Ｔ(n)において、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出し、当該位相差が所定値より大きいときに、イコライザ制御部によるデジタル信号のレベル調整量の制御を停止させる。
【００１４】
このクロックデータ復元装置に入力されたデジタル信号は、先ずイコライザ部において高周波成分がレベル調整されて、サンプラ部に入力される。このサンプラ部には、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸも入力される。そして、サンプラ部において、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)がサンプリングしホールドされて出力され、また、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)がサンプリングしホールドされて出力される。サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)は、クロック生成部，イコライザ制御部および位相モニタ部それぞれに入力される。
【００１５】
クロック生成部では、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相が調整されて、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸがサンプラ部へ出力される。サンプラ部およびクロック生成部によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。
【００１６】
イコライザ制御部では、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部におけるデジタル信号のうちの高周波成分のレベル調整量の制御が行われる。
【００１７】
このイコライザ制御部による制御は、位相モニタ部による位相関係の検出結果に基づいて許可または停止されるのが好ましい。すなわち、位相モニタ部では、サンプラ部から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係が検出される。そして、当該位相差が所定値より大きいときには、イコライザ制御部によるデジタル信号のレベル調整量の制御が停止され、当該位相差が所定値以下であるときには、イコライザ制御部によるデジタル信号のレベル調整量の制御が許可される。
【００１８】
以上のように、本発明に係るクロックデータ復元装置では、イコライザ部，サンプラ部およびイコライザ制御部によるループ処理により、イコライザ部におけるデジタル信号のうちの高周波成分のレベル調整量の制御が行われる。なお、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部により停止されるのが好ましい。これにより、より正確にクロック信号およびデータが復元され得る。
【００１９】
クロック生成部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、周期Ｔまたは位相を調整して、クロック信号ＣＫおよびクロック信号ＣＫＸを出力するのが好適である。
【００２０】
位相モニタ部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出するのが好適である。
【００２１】
位相モニタ部は、各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内にＵＰ信号およびＤＮ信号の何れかが有意値とならなかったときに、位相差が所定値より大きいと判定して、イコライザ制御部によるデジタル信号のレベル調整量の制御を停止させるのが好適である。
【発明の効果】
【００２２】
本発明によれば、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、安定してクロック信号およびデータを復元することができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２４】
図１は、本実施形態に係るクロックデータ復元装置１の構成図である。この図に示されるクロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０，サンプラ部２０，クロック生成部３０，イコライザ制御部４０および位相モニタ部５０を備える。
【００２５】
図２は、本実施形態に係るクロックデータ復元装置１におけるデジタル信号のデータをサンプリングするタイミングを示す図である。この図には、入力デジタル信号のアイパターンが模式的に示されており、クロック生成部３０から出力されサンプラ部２０に入力されるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれのタイミングも示され、また、サンプラ部２０から出力されるデジタル値Ｄ(n)および値ＤＸ(n)それぞれのタイミングも示されている。
【００２６】
イコライザ部１０は、入力したデジタル信号のうちの高周波成分のレベルを調整して、その調整後のデジタル信号をサンプラ部２０へ出力する。イコライザ部１０は、ハイパスフィルタ回路（ＨＰＦ）１１、増幅回路１２および加算回路１３を含む。ただし、後述するように、イコライザ部１０は、これら３つの回路に必ずしも明確に区分されるものではない。
【００２７】
ハイパスフィルタ回路１１は、入力デジタル信号のうち高周波成分を選択的に通過させて増幅回路１２へ出力する。増幅回路１２は、ハイパスフィルタ回路１１から出力された信号を増幅して加算回路１３へ出力する。この増幅回路１２における利得は、イコライザ制御部４０から出力される値EQLCTLを受けて設定される。そして、加算回路１３は、入力デジタル信号を入力するとともに、増幅回路１２から出力された信号を入力して、これらを加算した結果をサンプラ部２０へ出力する。イコライザ部１０から出力されてサンプラ部２０へ入力されるデジタル信号は、入力デジタル信号の高周波成分が増幅されたものであり、伝送時にデジタル信号の高周波成分が被った損失が補償されたものとなる。
【００２８】
サンプラ部２０は、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、イコライザ部１０から出力されたデジタル信号を入力する。そして、サンプラ部２０は、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻ｔＣでのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力し、また、クロック信号ＣＫＸが指示する時刻ｔＸでのデジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。ただし、「ｔＣ＜ｔＸ」であり、ｎは整数である。
【００２９】
サンプラ部２０は、２個のラッチ回路２１，２２を含む。ラッチ回路２１は、イコライザ部１０から出力されたデジタル信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫをも入力して、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力する。また、ラッチ回路２２は、イコライザ部１０から出力されたデジタル信号を入力するとともに、クロック生成部３０から出力されたクロック信号ＣＫＸをも入力して、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)をサンプリングしホールドして出力する。
【００３０】
クロック生成部３０は、各期間Ｔ(n)において、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部２０へ出力する。なお、クロック信号ＣＫは、サンプラ部２０においてデジタル信号のデータを各ビット期間の中央時刻で検出するタイミングを指示するものであり、クロック信号ＣＫＸは、サンプラ部２０においてデジタル信号のデータを或るビットから次のビットへの遷移時刻で検出するタイミングを指示するものである。
【００３１】
２つのクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれは、単相であってもよいし、多相であってもよい。例えば、クロック信号ＣＫを４相とした場合を考えると、各々の周期が４Ｔであって位相がπ／２ずつ異なっている４つのクロック信号ＣＫ<1>，ＣＫ<2>，ＣＫ<3>，ＣＫ<4> を用い、また、これらの４つのクロック信号ＣＫ<1>〜ＣＫ<4>に対応して４つのラッチ回路をサンプラ部に設けることになる。多相とした場合、サンプラ部の回路規模が大きくなるものの、各回路ブロックに要求されるスピードは緩和される。
【００３２】
イコライザ制御部４０は、各期間Ｔ(n)において、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部１０におけるデジタル信号のうちの高周波成分のレベル調整量の制御を行う。イコライザ制御部４０は、その制御を行うための値EQLCTLをイコライザ部１０へ出力する。
【００３３】
位相モニタ部５０は、各期間Ｔ(n)において、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出する。そして、位相モニタ部５０は、当該位相差が所定値より大きいときに、イコライザ制御部４０によるデジタル信号のレベル調整量の制御を停止させ、当該位相差が所定値以下であるときに、イコライザ制御部４０によるデジタル信号のレベル調整量の制御を許可する。位相モニタ部５０は、イコライザ制御部４０における制御の許可または停止を指示するための値ENABLEをイコライザ制御部４０へ出力する。
【００３４】
本実施形態に係るクロックデータ復元装置１では、入力されたデジタル信号は、先ずイコライザ部１０において高周波成分がレベル調整されて、サンプラ部２０に入力される。このサンプラ部２０には、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸも入力される。そして、サンプラ部２０において、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)がラッチ回路２１によりサンプリングしホールドされて出力され、また、クロック信号ＣＫＸが指示する時刻でのデジタル信号の値ＤＸ(n)がラッチ回路２２によりサンプリングしホールドされて出力される。サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)は、クロック生成部３０，イコライザ制御部４０および位相モニタ部５０それぞれに入力される。
【００３５】
クロック生成部３０では、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相が調整されて、「ｔＸ−ｔＣ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸがサンプラ部２０へ出力される。サンプラ部２０およびクロック生成部３０によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。
【００３６】
イコライザ制御部４０では、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、イコライザ部２０におけるデジタル信号のうちの高周波成分のレベル調整量の制御が行われる。その制御を行うための値EQLCTLが、イコライザ制御部４０から出力されてイコライザ部１０に入力される。
【００３７】
このイコライザ制御部４０による制御は、位相モニタ部５０による位相関係の検出結果に基づいて許可または停止されるのが好ましい。すなわち、位相モニタ部５０では、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係が検出される。そして、当該位相差が所定値より大きいときには、イコライザ制御部４０によるデジタル信号のレベル調整量の制御が停止され、当該位相差が所定値以下であるときには、イコライザ制御部４０によるデジタル信号のレベル調整量の制御が許可される。イコライザ制御部４０おける制御の許可または停止を指示するための値ENABLEが、位相モニタ部５０から出力されてイコライザ制御部４０に入力される。
【００３８】
以上のように、本実施形態に係るクロックデータ復元装置１では、イコライザ部１０，サンプラ部２０およびイコライザ制御部３０によるループ処理により、イコライザ部１０におけるデジタル信号のうちの高周波成分のレベル調整量の制御が行われる。なお、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止されるのが好ましい。これにより、より正確にクロック信号およびデータが復元され得る。
【００３９】
図３は、本実施形態に係るクロックデータ復元装置１に含まれるイコライザ部１０の回路図である。イコライザ部１０は、抵抗器１１１〜１１４、電界効果トランジスタ１２１〜１２４、定電流源１３１〜１３４、抵抗器１４１，１４３、および、コンデンサ１４２，１４４を含む。コンデンサ１４２，１４４それぞれの容量値は、可変であって、イコライザ制御部４０から出力される値EQLCTLを受けて設定される。
【００４０】
抵抗器１１１，電界効果トランジスタ１２１および定電流源１３１は、この順に直列的に接続されていて、抵抗器１１１側が基準電圧を印加され、定電流源１３１側が接地される。抵抗器１１２，電界効果トランジスタ１２２および定電流源１３２は、この順に直列的に接続されていて、抵抗器１１２側が基準電圧を印加され、定電流源１３２側が接地される。抵抗器１１３，電界効果トランジスタ１２３および定電流源１３３は、この順に直列的に接続されていて、抵抗器１１３側が基準電圧を印加され、定電流源１３３側が接地される。また、抵抗器１１４，電界効果トランジスタ１２４および定電流源１３４は、この順に直列的に接続されていて、抵抗器１１４側が基準電圧を印加され、定電流源１３４側が接地される。
【００４１】
抵抗器１４１およびコンデンサ１４２は、互いに並列的に接続されていて、電界効果トランジスタ１２１と定電流源１３１との接続点と、電界効果トランジスタ１２２と定電流源１３２との接続点と、の間に設けられている。抵抗器１４３およびコンデンサ１４４は、互いに並列的に接続されていて、電界効果トランジスタ１２３と定電流源１３３との接続点と、電界効果トランジスタ１２４と定電流源１３４との接続点と、の間に設けられている。電界効果トランジスタ１２３のゲート端子は、抵抗器１１１と電界効果トランジスタ１２１との接続点に接続されている。また、電界効果トランジスタ１２４のゲート端子は、抵抗器１１２と電界効果トランジスタ１２２との接続点に接続されている。
【００４２】
イコライザ１０に入力されるデジタル信号（ＩＮ＋／ＩＮ−）は、電界効果トランジスタ１２１，１２２のゲート端子間に入力される。イコライザ１０から出力されるデジタル信号（ＯＵＴ＋／ＯＵＴ−）は、抵抗器１１３と電界効果トランジスタ１２３との接続点と、抵抗器１１４と電界効果トランジスタ１２４との接続点と、の間の電位差として出力される。
【００４３】
このように構成されるイコライザ部１０では、値EQLCTLに応じて、コンデンサ１４２，１４４それぞれの容量値が設定され、入力デジタル信号のうちの高周波成分のゲインが設定される。コンデンサ１４２，１４４それぞれの容量値が大きいほど、入力デジタル信号のうちの高周波成分のゲインは大きい。そして、入力デジタル信号（ＩＮ＋／ＩＮ−）のうちの高周波成分がゲインに応じて増幅されて、出力デジタル信号（ＯＵＴ＋／ＯＵＴ−）として出力される。
【００４４】
図４は、イコライザ部１０の増幅特性等を示す図である。同図（ａ）は、クロックデータ復元装置１の入力端に繋がる伝送路の損失特性を示す。同図（ｂ）は、イコライザ部１０の増幅特性を示す。また、同図（ｃ）は、伝送路の損失特性とイコライザ部１０の増幅特性とを総合した特性を示す。同図（ａ）に示されるように、伝送路を経てクロックデータ復元装置１の入力端に入力されるデジタル信号は、その伝送時に信号帯域のうち高周波成分が損失を被る。そこで、イコライザ部１０は、伝送時にデジタル信号の高周波成分が被った損失を補償するために、同図（ｂ）に示されるように入力デジタル信号の高周波成分を増幅して、同図（ｃ）に示されるように当該補償後の出力デジタル信号を出力する。
【００４５】
同図（ｂ），（ｃ）において、一点鎖線Ａは、イコライザ部１０における補償（高周波成分の増幅の際のゲイン）が過小であって、当該補償後の出力デジタル信号の高周波成分が小さいままである場合を示す。破線Ｂは、イコライザ部１０における補償（高周波成分の増幅の際のゲイン）が過大であって、当該補償後の出力デジタル信号の高周波成分が大きくなっている場合を示す。また、実線Ｃは、イコライザ部１０における補償（高周波成分の増幅の際のゲイン）が適正範囲内にあって、当該補償後の出力デジタル信号が信号帯域において略フラットとなっている場合を示す。
【００４６】
イコライザ部１０における補償（高周波成分の増幅の際のゲイン）の大きさは、イコライザ制御部４０から出力される値EQLCTLに応じて設定されるコンデンサ１４２，１４４それぞれの容量値による。そこで、本実施形態に係るクロックデータ復元装置１は、イコライザ制御部４０において値EQLCTLを適正範囲内に調整することで、イコライザ部１０における補償（高周波成分の増幅の際のゲイン）を適正範囲内に維持するよう制御を行う。
【００４７】
図５は、本実施形態に係るクロックデータ復元装置１に含まれるクロック生成部３０の構成図である。クロック生成部３０は、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいてクロック信号ＣＫおよびクロック信号ＣＫＸを生成するものであって、位相関係検出回路（ＢＢＰＨＤ）３１，チャージポンプ回路（ＣＰ）３２，ローパスフィルタ回路（ＬＰＦ）３３および電圧制御発振回路（ＶＣＯ）３４を含む。
【００４８】
位相関係検出回路３１は、サンプラ部２０から出力された値Ｄ(n)および値ＤＸ(n)に基づいて、図６に示される真理値表に従う論理演算を行って、ＵＰ信号およびＤＮ信号を出力する。すなわち、位相関係検出回路３１は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、位相関係を表す信号として出力する。
【００４９】
位相関係検出回路３１は、図７に回路図が示されるように、値Ｄ(n-1)および値Ｄ(n)を入力する排他的論理和回路３１１、値Ｄ(n-1)および値ＤＸ(n)を入力する排他的論理和回路３１２、排他的論理和回路３１１および排他的論理和回路３１２それぞれの出力値を入力してＵＰ信号を出力する論理積回路３１３、ならびに、排他的論理和回路３１１の出力値および排他的論理和回路３１２の出力値の論理反転値を入力してＤＮ信号を出力する論理積回路３１４、を含んで構成され得る。
【００５０】
ＵＰ信号が有意値であるとき、入力デジタル信号に対してクロック信号ＣＫの位相が遅れているから、クロック信号ＣＫおよびクロック信号ＣＫＸの位相を早める必要がある。一方、ＤＮ信号が有意値であるとき、入力デジタル信号に対してクロック信号ＣＫの位相が進んでいるから、クロック信号ＣＫおよびクロック信号ＣＫＸの位相を遅らせる必要がある。
【００５１】
そこで、チャージポンプ回路３２は、位相関係検出回路３１から出力されたＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、充電および放電の何れかの電流パルスをローパスフィルタ回路３３へ出力する。ローパスフィルタ回路３３は、チャージポンプ回路３２から出力された電流パルスを入力して、その入力した電流パルスが充電および放電の何れであるかによって、出力電圧値を増減する。そして、電圧制御発振回路３４は、ローパスフィルタ回路３３からの出力電圧値に応じた周期のクロック信号ＣＫおよびクロック信号ＣＫＸを発生する。このようにしてクロック生成部３０において生成されたクロック信号ＣＫおよびクロック信号ＣＫＸは、ＵＰ信号およびＤＮ信号に基づいて周期が調整されたものとなる。
【００５２】
図８は、本実施形態に係るクロックデータ復元装置１に含まれる位相モニタ部５０の回路図である。位相モニタ部５０は、排他的論理和回路５１，５２、論理積回路５３，５４、シフトレジスタ回路５５，５６、論理和回路５７，５８、および、論理積回路５９を含んで構成される。
【００５３】
排他的論理和回路５１は、値Ｄ(n-1)および値Ｄ(n)を入力して、これら２つの値の排他的論理和の値を出力する。排他的論理和回路５２は、値Ｄ(n-1)および値ＤＸ(n)を入力して、これら２つの値の排他的論理和の値を出力する。論理積回路５３は、排他的論理和回路５１および排他的論理和回路５２それぞれの出力値を入力して、これらの２つの値の論理積である値ＵＰ(n)を出力する。論理積回路５４は、排他的論理和回路５１の出力値および排他的論理和回路５２の出力値の論理反転値を入力して、これらの２つの値の論理積である値ＤＮ(n)を出力する。すなわち、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに値ＵＰ(n)は有意値となり、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに値ＤＮ(n)は有意値となる。
【００５４】
シフトレジスタ回路５５は、各期間Ｔ(n)において、論理積回路５３から出力された値ＵＰ(n)を入力して、その期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）の値ＵＰ(n-9)〜ＵＰ(n)を記憶し出力する。また、シフトレジスタ回路５６は、各期間Ｔ(n)において、論理積回路５４から出力された値ＤＮ(n)を入力して、その期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）の値ＤＮ(n-9)〜ＤＮ(n)を記憶し出力する。
【００５５】
論理和回路５７は、シフトレジスタ回路５５から出力された値ＵＰ(n-9)〜ＵＰ(n)を入力して、これら１０個の値の論理和値を出力する。論理和回路５８は、シフトレジスタ回路５６から出力された値ＤＮ(n-9)〜ＤＮ(n)を入力して、これら１０個の値の論理和値を出力する。論理積回路５９は、論理和回路５７および論理和回路５８それぞれから出力された値を入力して、これら２つの値の論理積である値ENABLEを出力する。
【００５６】
すなわち、値ＵＰ(n-9)〜ＵＰ(n)のうち少なくとも１つが有意値であり、且つ、値ＤＮ(n-9)〜ＤＮ(n)のうち少なくとも１つが有意値であるときに、論理積回路５９から出力される値ENABLEは有意値となる。一方、値ＵＰ(n-9)〜ＵＰ(n)の全てが非有意値であるとき、又は、値ＤＮ(n-9)〜ＤＮ(n)の全てが非有意値であるときに、論理積回路５９から出力される値ENABLEは非有意値となる。値ENABLEが非有意値であることは、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいことを表している。
【００５７】
なお、位相モニタ部５０における値ENABLEの出力は、各期間Ｔ(n)に１回行われてもよいし、Ｍ期間（例えば１０期間）毎に１回行われてもよい。前者の場合、或る期間Ｔ(n)を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）について値ENABLEが求められ、次の期間Ｔ(n+1)に１０期間（Ｔ(n-8)〜Ｔ(n+1)）について次の値ENABLEが求められる。後者の場合、或る期間Ｔ(n)を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）について値ENABLEが求められ、これからＭ期間後に１０期間（Ｔ(n+M-9)〜Ｔ(n+M)）について次の値ENABLEが求められる。
【００５８】
ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断することとしたのは以下の理由による。すなわち、入力デジタル信号の或るビットと次のビットとの間でデータ遷移がある場合、ＵＰ信号およびＤＮ信号のうちの一方が有意値となり他方が非有意値となる。入力デジタル信号の或るビットと次のビットとの間でデータ遷移が無い場合、ＵＰ信号およびＤＮ信号の双方が非有意値となる。
【００５９】
クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であれば、或る連続する複数の期間の間に、ＵＰ信号が有意値となる期間が存在し、ＤＮ信号が有意値となる期間も存在する。しかし、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相がずれていれば、或る連続する複数の期間の間に、ＵＰ信号が常に非有意値となり、或いは、ＤＮ信号が常に非有意値となる。
【００６０】
シリアルデータ通信において用いられる８Ｂ１０Ｂ符号では、１０ビットの間にデータ遷移が２回以上あることが保証されている。したがって、ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断することにすれば、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であれば、その１０期間のうちに、ＵＰ信号が有意値となる期間が必ず存在し、ＤＮ信号が有意値となる期間も必ず存在する。
【００６１】
逆に、１０期間に亘ってＤＮ信号が常に非有意値である場合、または、１０期間に亘ってＵＰ信号が常に非有意値である場合には、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相がずれていると判定され、それ故、オフセット付与量Ｖoffの適正値からのずれが正しく検知され得ない。以上のような理由から、ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断するのが好ましい。
【００６２】
位相モニタ部５０から出力される値ENABLEはイコライザ制御部４０に入力される。イコライザ制御部４０は、この値ENABLEが有意値であるときに、イコライザ部１０におけるデジタル信号のうちの高周波成分のレベル調整量（すなわち、入力デジタル信号の高周波成分のゲイン）の制御を行う。一方、イコライザ制御部４０は、この値ENABLEが非有意値であるときに、イコライザ部１０におけるデジタル信号のレベル調整量の制御を停止する。
【００６３】
図９は、本実施形態に係るクロックデータ復元装置１に含まれるイコライザ制御部４０における処理を説明するフローチャートである。イコライザ制御部４０は、位相モニタ部５０から出力された値ENABLEを用いるとともに、変数INCNT，変数EDGCNT，変数INFLG，変数EDGFLG，定数INCNTTHおよび定数EDGCNTTHを用いて、イコライザ部１０に含まれる増幅回路１２へ与えられるべき値EQLCTLを求める。変数INFLGおよび変数EDGFLGそれぞれの値は、図１０に示される論理回路により、値Ｄ(n)および値ＤＸ(n)から求められ、「EDGFLG(n)＝D(n-1)^D(n)」、「INFLG(n)＝EDGFLG(n)*{D(n-2)^DX(n-1)}」と表される。ここで、演算記号「^」は排他的論理和を表す。
【００６４】
ステップＳ１０では、変数INCNTおよび変数EDGCNTそれぞれの値を初期値０に設定する。続くステップＳ１１では、位相モニタ部５０から出力された値ENABLEが有意値であるか否かを判断して、値ENABLEが有意値であればステップＳ１２に進み、そうでなければステップＳ１１に留まる。ステップＳ１２では、変数INCNTの値に変数INFLGの値を加算して、その加算値を変数INCNTの新たな値とする。また、ステップＳ１２では、変数EDGCNTの値に変数EDGFLGの値を加算して、その加算値を変数EDGCNTの新たな値とする。
【００６５】
続くステップＳ１３では、変数EDGCNTの値が定数EDGCNTTHより大きいか否かを判定して、変数EDGCNTの値が定数EDGCNTTHより大きければステップＳ１４へ進み、変数EDGCNTの値が定数EDGCNTTH以下であればステップＳ１１へ戻る。すなわち、ステップＳ１３において変数EDGCNTの値が定数EDGCNTTHより大きくなったと判定されるまで、ステップＳ１１〜Ｓ１３それぞれの処理は行われる。
【００６６】
イコライザ制御部４０におけるステップＳ１１〜Ｓ１３それぞれの処理は、位相モニタ部５０における値ENABLEの出力と同様に、各期間Ｔ(n)に１回行われてもよいし、Ｍ期間（例えば１０期間）毎に１回行われてもよい。後者の場合、ステップＳ１２では、Ｍ期間それぞれに対して得られた変数INFLGの総和値を変数INCNTの値に加算し、Ｍ期間それぞれに対して得られた変数EDGFLGの総和値を変数EDGCNTの値に加算する。
【００６７】
ステップＳ１４では、以下に示すような３つの場合(a)〜(c)に分けて異なる処理をする。すなわち、定数INCNTTHより変数INCNTの値が小さい場合には、値EQLCTLを増加させて、新たな値EQLCTLを増幅回路１２へ通知する。変数EDGCNTの値から定数INCNTTHを差し引いた値より変数INCNTの値が大きい場合には、値EQLCTLを減少させて、新たな値EQLCTLを増幅回路１２へ通知する。また、上記の２つの場合の何れでもない場合には、値EQLCTLを維持する。そして、ステップＳ１４の処理が終了すると、ステップＳ１０に戻り、これまでに説明した処理を繰り返す。
【数１】
0004558028.tif 000002
【００６８】
以上のようなイコライザ制御部４０の処理により、一定の適正範囲（INCNTTH 〜EDGCNT−INCNTTH）内に変数INCNT の値が存在するように値EQLCTLが調整され、イコライザ部１０におけるデジタル信号のうちの高周波成分のレベル調整量が調整される。このようにすることにより、イコライザ部１０におけるデジタル信号のうちの高周波成分のレベル調整量が適正範囲内の値に設定される。
【００６９】
また、イコライザ制御部４０において、位相モニタ部５０から出力された値ENABLEが有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)のうち少なくとも１つが有意値であり、且つ、値ＤＮ(n-9)〜ＤＮ(n)のうち少なくとも１つが有意値である場合）には、その間の値Ｄおよび値ＤＸは値EQLCTLの更新の際に参照され、イコライザ部１０におけるデジタル信号のうちの高周波成分のレベル調整量の制御は行われる。
【００７０】
しかし、イコライザ制御部４０において、位相モニタ部５０から出力された値ENABLEが非有意値である場合（すなわち、値ＵＰ(n-9)〜ＵＰ(n)の全てが非有意値である場合、又は、値ＤＮ(n-9)〜ＤＮ(n)の全てが非有意値である場合）には、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいので、その間の値Ｄおよび値ＤＸは値EQLCTLの更新の際に参照されず、イコライザ部１０におけるデジタル信号のレベル調整量の制御は停止される。
【００７１】
このようにして、本実施形態に係るクロックデータ復元装置１では、デジタル信号が伝送時に被る損失が変動する場合等にも、イコライザ部１０におけるデジタル信号のうちの高周波成分のレベル調整量が適正範囲内の値に設定されて、より正確にクロック信号およびデータが復元され得る。
【００７２】
図１１は、本実施形態に係るクロックデータ復元装置１に含まれるイコライザ部１０に入力されるデジタル信号の波形を示す図である。図１２〜図１４は、本実施形態に係るクロックデータ復元装置１に含まれるイコライザ部１０から出力されるデジタル信号の波形を示す図である。図１２〜図１４は、図１１に波形が示されるデジタル信号がイコライザ部１０に入力されたときに該イコライザ部１０から出力されるデジタル信号の波形のシミュレーション結果を示している。図１２は、値EQLCTLが適正範囲より小さい場合（上記(a)の場合）を示す。図１３は、値EQLCTLが適正範囲より大きい場合（上記(b)の場合）を示す。また、図１４は、値EQLCTLが適正範囲内である場合（上記(c)の場合）を示す。
【００７３】
図１２に示されるように、値EQLCTLが適正範囲より小さい場合には、イコライザ部１０における補償（高周波成分の増幅の際のゲイン）が過小であって、当該補償後の出力デジタル信号の高周波成分が小さいままであり、デジタル信号のビット間のデータ遷移時のレベル変動幅が大きい。
【００７４】
一方、図１３に示されるように、値EQLCTLが適正範囲より大きい場合には、イコライザ部１０における補償（高周波成分の増幅の際のゲイン）が過大であって、当該補償後の出力デジタル信号の高周波成分が大きくなり、入力デジタル信号と比べてもデジタル信号のビット間のデータ遷移時のレベル変動幅が大きい。
【００７５】
これらに対して、図１４に示されるように、値EQLCTLが適正範囲内である場合には、イコライザ部１０における補償（高周波成分の増幅の際のゲイン）が適正範囲内にあって、当該補償後の出力デジタル信号が信号帯域において略フラットとなって、デジタル信号のビット間のデータ遷移時（クロック信号ＣＫＸが指示する時刻）のレベル変動幅が小さく、しかも、ビットの中心時刻（クロック信号ＣＫが指示する時刻）におけるアイが大きく開いている。
【００７６】
本実施形態に係るクロックデータ復元装置１では、イコライザ制御部４０により、図１４に示されるようにイコライザ部１０から出力されるデジタル信号のビット間のデータ遷移時のレベル変動幅が小さくなるように、値EQLCTLが適正範囲内に維持されるよう制御が行われる。これにより、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、安定してクロック信号およびデータが復元され得る。
【００７７】
図１２〜１４に示すように、イコライザの出力波形はパターンに応じて波形がなまり、アイ開口が小さくなる。アイ開口を拡げるためには、クロスポイントを小さくする必要がある。図１２〜１４において、Ｄ(n-2)，Ｄ(n-1)，Ｄ(n)はＣＫでのサンプリング結果であり、ＤＸ(n-1)はＣＫＸでのサンプリング結果を示す。Ｄ(n-1)からＤ(n)に遷移がある場合、すなわちＤ(n-1)≠Ｄ(n)の場合に限って考えると、図１２のイコライズ過小の波形では、Ｄ(n-2)がHighの場合、ＤＸ(n-1)がHighになり、Ｄ(n-2)がLowの場合、ＤＸ(n-1)がLowになっている。図１３のイコライズ過大の波形では、Ｄ(n-2)がHighの場合、ＤＸ(n-1)がLowになり、Ｄ(n-2)がLowの場合、ＤＸ(n-1)がHighになっている。図１４のイコライズ過大の波形では、Ｄ(n-2)の値にＤＸ(n-1)は依存しない。従って、Ｄ(n-1)^Ｄ(n)がHighの場合について、Ｄ(n-2)^ＤＸ(n-1)がHighの場合とLowの場合とで数が等しくなれば良い。図９のEDGCNTはＤ(n-1)^Ｄ(n)がHighの数を数えている。INCNTはＤ(n-2)^ＤＸ(n-1)がHighの数を数えている。凡そ「INCNT≒ 0.5 × EDGCNT」になるようにEQLCTLを制御すれば、イコライザは最適に制御される。
【図面の簡単な説明】
【００７８】
【図１】本実施形態に係るクロックデータ復元装置１の構成図である。
【図２】本実施形態に係るクロックデータ復元装置１におけるデジタル信号のデータをサンプリングするタイミングを示す図である。
【図３】本実施形態に係るクロックデータ復元装置１に含まれるイコライザ部１０の回路図である。
【図４】イコライザ部１０の増幅特性等を示す図である。
【図５】本実施形態に係るクロックデータ復元装置１に含まれるクロック生成部３０の構成図である。
【図６】クロック生成部３０に含まれる位相関係検出回路３１の入出力値の真理値表を示す図表である。
【図７】クロック生成部３０に含まれる位相関係検出回路３１の回路図である。
【図８】本実施形態に係るクロックデータ復元装置１に含まれる位相モニタ部５０の構成図である。
【図９】本実施形態に係るクロックデータ復元装置１に含まれるイコライザ制御部４０における処理を説明するフローチャートである。
【図１０】本実施形態に係るクロックデータ復元装置１に含まれるイコライザ制御部４０における処理で用いられる変数INFLGおよび変数EDGFLGそれぞれの値を求めるための回路図である。
【図１１】本実施形態に係るクロックデータ復元装置１に含まれるイコライザ部１０に入力されるデジタル信号の波形を示す図である。
【図１２】本実施形態に係るクロックデータ復元装置１に含まれるイコライザ部１０から出力されるデジタル信号の波形を示す図である。
【図１３】本実施形態に係るクロックデータ復元装置１に含まれるイコライザ部１０から出力されるデジタル信号の波形を示す図である。
【図１４】本実施形態に係るクロックデータ復元装置１に含まれるイコライザ部１０から出力されるデジタル信号の波形を示す図である。
【符号の説明】
【００７９】
１…クロックデータ復元装置、１０…イコライザ部、２０…サンプラ部、３０…クロック生成部、４０…イコライザ制御部、５０…位相モニタ部。
【図１】
0004558028.tif 000003
【図２】
0004558028.tif 000004
【図３】
0004558028.tif 000005
【図４】
0004558028.tif 000006
【図５】
0004558028.tif 000007
【図６】
0004558028.tif 000008
【図７】
0004558028.tif 000009
【図８】
0004558028.tif 000010
【図９】
0004558028.tif 000011
【図１０】
0004558028.tif 000012
【図１１】
0004558028.tif 000013
【図１２】
0004558028.tif 000014
【図１３】
0004558028.tif 000015
【図１４】
0004558028.tif 000016