(57)【特許請求の範囲】
【請求項１】
半導体基板に絶縁膜を形成する工程と、
前記絶縁膜に一段階構造の溝を形成する工程と、
前記溝の内部に下部導電層を形成する工程と、
前記下部導電層の上面が前記絶縁膜の上面よりも低くなるように、前記下部導電層の上部をエッチバックによって除去する工程と、
前記絶縁膜上、および前記溝の内部であって前記下部導電層上に上部導電層を形成する工程と、
前記絶縁膜上の前記上部導電層を研磨により除去する工程と
を有し、
前記下部導電層がＡｌ或いはＡｇのいずれかからなり、前記上部導電層がＷ、Ｃｕ、或いは、ＴｉＮのいずれかからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記下部導電層をエッチバックする工程と、前記上部導電層を形成する工程との間に、前記下部導電層上に挿入層を形成する工程をさらに有し、
前記挿入層は、Ｔｉ、ＴｉＮ、Ｔａ、或いは、ＴａＮのいずれか、或いは、これらの積層構造のいずれかからなることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、例えば、半導体集積回路装置における電極・配線を構成するコンタクトビア、ローカルインターコネクト、或いは、デュアルダマシン配線等の電極・配線構造に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、パーソナルコンピュータからハイパフォーマンスコンピュータに至るまで、使用されている半導体デバイスの高速化は著しく、多層配線部における配線抵抗と配線間の寄生容量に起因する信号伝搬速度の低下による伝送遅延がコンピュータの演算速度を左右するようになってきている。
【０００３】
この様な信号伝搬速度の低下は、配線間隔が１μｍ以上の世代ではデバイス全体への影響が少なかったものの、半導体デバイスの高集積化に伴う配線幅及び配線間隔の微細化につれて、配線抵抗の上昇や寄生容量の増大が問題になっている。
【０００４】
この様な配線による信号遅延Ｔは、配線抵抗をＲとし、配線間の寄生容量をＣとした場合、
Ｔ∝Ｃ・Ｒ
で表されるので、信号遅延Ｔを小さくするためには、配線抵抗Ｒを小さくすれば良く、そのために、電極・配線層材料として多結晶シリコンより電気抵抗率の低いＷ（４．９×１０-6Ω・ｃｍ）やＣｕ（１．５５×１０-6Ω・ｃｍ）等の導電性材料が用いられている。
【０００５】
特に、トランジスタのソース・ドレイン領域に対するビアや、ソース・ドレイン領域間等を接続するローカルインターコネクト等の上端が平坦化された電極・配線においては、ダマシン法を用いるために、ヤング率・剛性率が比較的高くて平坦加工性に優れるＷが用いられているので、ここで、図７を参照して従来のＷコンタクトビアを設けた半導体装置を説明する。
【０００６】
図７参照
例えば、ｐ型シリコン基板５１の所定領域に素子分離酸化膜５２を設けたのち、ゲート絶縁膜５３を介してゲート電極５４を設け、ゲート電極５４をマスクとしてＡｓイオンを注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域５５を形成する。
次いで、ゲート電極５４の側面にサイドウォール５６を形成したのち、サイドウォール５６をマスクとしてＰイオンを注入することによってｎ+ 型ソース・ドレイン領域５７を形成する。
【０００７】
次いで、全面に層間絶縁膜５８を形成したのち、ｎ+ 型ソース・ドレイン領域５７に対するビアホールを形成するとともに、ｎ+ 型ソース・ドレイン領域同士を接続するローカルインターコネクト用溝を形成し、次いで、全面にＴｉ膜及びバリアメタルとなるＴｉＮ膜を順次堆積させてＴｉＮ／Ｔｉ膜５９を形成したのち、ビアホール及びローカルインターコネクト用溝を完全に埋め込む厚さのＷ膜を堆積させ、ＣＭＰ（化学機械研磨）法を用いて平坦化することによって、Ｗビア６０及びＷローカルインターコネクト６１を形成している。
【０００８】
【発明が解決しようとする課題】
しかし、半導体デバイスのさらなる微細化にともなって  コンタクトビアやローカルインターコネクトも微細化して配線抵抗Ｒが増加するので、現在使用しているＷでは信号遅延が再び問題となる。
【０００９】
そこで、Ｗの代わりにより電気抵抗の小さなＡｌ（２．５×１０-6Ω・ｃｍ）を用いることが試みられているが、平坦加工性に問題があるので、この事情を図８を参照して説明する。
【００１０】
図８参照
図８は、Ａｌコンタクトビアを設けた半導体装置の概略的断面図であり、製造工程を図７に示したＷコンタクトビアを設けた半導体装置と同様であるので、説明は省略する。
【００１１】
しかし、Ａｌはヤング率及び剛性率が小さく柔らかいため、ＣＭＰ法を用いた平坦化工程においてＡｌが過剰に研磨されて、コンタクトビアやローカルインターコネクトの上面を平坦化できないという問題があり、その結果、以降のフォトリソグラフィー工程を精度良く行うことが困難になり、その結果、上層配線層との電気的接続を再現性良く取ることが困難になるという問題がある。
【００１２】
なお、ＣｕはＡｌより電気抵抗が低く且つ平坦加工性に優れているが、Ｃｕはシリコン中においてディープレベルを形成し、半導体デバイス特性を劣化させるので、ソース・ドレイン領域等の半導体領域に直接接触するように設けるコンタクトビアやローカルインターコネクトとしてはあまり望ましくない。
【００１３】
したがって、本発明は、平坦加工性を保ったままで、電極・配線層の電気抵抗を低減することを目的とする。
【００１４】
【課題を解決するための手段】
ここで図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上述の課題を解決するために、本発明においては、半導体装置の製造方法において、半導体基板に絶縁膜を形成する工程と、前記絶縁膜に一段階構造の溝を形成する工程と、前記溝の内部に下部導電層４，７を形成する工程と、前記下部導電層４，７の上面が前記絶縁膜の上面よりも低くなるように、前記下部導電層４，７の上部をエッチバックによって除去する工程と、前記絶縁膜上、および前記溝の内部であって前記下部導電層４，７上に上部導電層６，９を形成する工程と、前記絶縁膜上の前記上部導電層６，９を研磨により除去する工程とを有し、前記下部導電層４，７がＡｌ或いはＡｇのいずれかからなり、前記上部導電層６，９がＷ、Ｃｕ、或いは、ＴｉＮのいずれかからなることを特徴とする。
この場合の埋込導電体層は、トランジスタ１のソース・ドレイン領域等の半導体能動領域に対するコンタクトビア２或いは半導体能動領域同士を接続するローカルインターコネクト３、または、多層配線構造を構成する上層配線層である。
【００１５】
この様に、上端が平坦化された埋込導電体層を互いに異種の導電材料からなる多層構造で構成することによって、電気抵抗率と平坦加工性とを独立に制御することができ、埋込導電体層全体としての電気抵抗を小さくするとともに、上端の平坦性も良好にすることができる。
【００１６】
この場合、下部導電層４，７と上部導電層６，９との間に、バリアメタルとなる挿入層５，８を設けることが望ましく、それによって、下部導電層４，７と上部導電層６，９との間の相互拡散を防止することができるとともに、密着性を向上することができる。
【００１７】
また、埋込配線層の上端の平坦性を確保するためには、上部導電層６，９のヤング率が下部導電層４，７のヤング率より大きいか、或いは、上部導電層６，９の剛性率が下部導電層４，７の剛性率より大きいことが必要となる。
【００１８】
また、従来の半導体装置に対して所期の目的と達成するためには、下部導電層４，７の電気抵抗率が、Ｗの電気抵抗率より小さいことが必要となり、例えば、Ａｌ或いはＡｇのいずれかが望ましい。
【００１９】
なお、上部導電層６，９としては、平坦加工性に優れるＷ、Ｃｕ、或いは、ＴｉＮのいずれかを用いることが望ましく、Ｃｕを用いた場合には、電気抵抗をより小さくすることができ、また、ＴｉＮを用いた場合には、バリアメタルを挿入する必要がなくなる。
【００２０】
また、挿入層５，８を挿入する場合には、密着性或いはバリア性に優れるＴｉ、ＴｉＮ、Ｔａ、或いは、ＴａＮのいずれか、或いは、これらの積層構造のいずれかが望ましい。
【００２１】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、従来と同様に、ｐ型シリコン基板１１の所定領域に素子分離酸化膜１２を形成したのち、素子形成領域にゲート絶縁膜１３を介してゲート電極１４を設け、ゲート電極１４をマスクとしてＡｓイオンを注入することによってｎ- 型ＬＤＤ領域５５を形成する。
【００２２】
次いで、全面にＳｉＯ2 膜を堆積させたのち、異方性エッチングを施すことによって、ゲート電極１４の側面にサイドウォール１６を形成し、次いで、このサイドウォール１６をマスクとしてＰイオンを注入することによってｎ+ 型ソース・ドレイン領域１７を形成する。
【００２３】
次いで、全面に、厚さが、例えば、１μｍのＳｉＯ2 からなる層間絶縁膜１８を形成したのち、ｎ+ 型ソース・ドレイン領域１７に対するビアホール１９，２０を形成するとともに、ｎ+ 型ソース・ドレイン領域１７同士を接続するローカルインターコネクト用溝２１を形成する。
なお、ビアホール１９，２０の上部の径は、例えば、０．１５μｍであり、ローカルインターコネクト用溝２１の幅は、例えば、０．１５μｍである。
【００２４】
次いで、全面にＴｉＣｌ4 を原料としたＣＶＤ法によって、厚さが、例えば、２０ｎｍのＴｉ膜、及び、ＴｉＣｌ4 及びＮＨ3 を原料としたＣＶＤ法によって、厚さが、例えば、２０ｎｍのＴｉＮ膜を順次堆積させてバリアとなるＴｉＮ／Ｔｉ膜２２を形成する。
【００２５】
図２（ｂ）参照
次いで、ＤＭＡＨ（Ｄｉ−Ｍｅｔｈｙｌ−Ａｌｕｍｉｎｕｍ−Ｈｙｄｒｉｄｅ）を原料としたＣＶＤ法によって、ビアホール１９，２０及びローカルインターコネクト用溝２１を完全に埋め込む厚さのＡｌ膜２３を堆積させる。
【００２６】
図３（ｃ）参照
次いで、Ｃｌ2 ＋ＢＣｌ3 を原料としたドライ・エッチングによってＡｌ膜２３を過剰に、例えば、層間絶縁膜１８の上端面から０．２μｍの深さまでエッチバックすることによって、埋込導電層の下部導電層となるＡｌビア２４，２５及びＡｌローカルインターコネクト２６を形成する。
なお、このエッチバック工程において、ＴｉＮ／Ｔｉ膜２２もエッチングされる。
【００２７】
図３（ｄ）参照
次いで、再び、全面にＴｉＣｌ4 を原料としたＣＶＤ法によって、厚さが、例えば、２０ｎｍのＴｉ膜、及び、ＴｉＣｌ4 及びＮＨ3 を原料としたＣＶＤ法によって、厚さが、例えば、２０ｎｍのＴｉＮ膜を順次堆積させてバリアとなるＴｉＮ／Ｔｉ膜２７を形成する。
【００２８】
図４（ｅ）参照
次いで、ＷＦ6 を原料とするＣＶＤ法によって、凹部を完全に埋め込むように全面にＷ膜２８を堆積させる。
【００２９】
図４（ｆ）参照
次いで、ＣＭＰ（化学機械研磨）法を用いて層間絶縁膜１８の上端面が露出するまで研磨して平坦化することによって、埋込導電層の上部導電層となるＷ層２９〜３０を形成する。
以降は、回路構成に応じた多層配線を形成することによって半導体装置の基本構成が完成する。
【００３０】
この様に、本発明の第１の実施の形態においては、下部導電層としてＷより電気抵抗率の小さなＡｌを用い、上部導電層としてヤング率及び剛性率の大きなＷを用いているので、低抵抗性と良ＣＭＰ平坦加工性を両立することが可能になり、高速半導体装置の生産性を向上することが可能になる。
【００３１】
次に、図５を参照して、本発明の第２の実施の形態を説明する。
図５（ａ）参照
まず、上記の図３（ｃ）までの工程と全く同様にエッチバックによってＡｌビア２４，２５及びＡｌローカルインターコネクト２６を形成したのち、全面にＴｉＣｌ4 を原料としたＣＶＤ法によって、厚さが、例えば、２０ｎｍのＴｉ膜を形成し、次いで、ＴｉＣｌ4 及びＮＨ3 を原料としたＣＶＤ法によって、凹部を完全に埋め込むように厚いＴｉＮ膜を順次堆積させてＴｉＮ／Ｔｉ膜３２を形成する。
【００３２】
図５（ｂ）参照
次いで、ＣＭＰ法を用いて層間絶縁膜１８の上端面が露出するまで研磨して平坦化することによって、ＴｉＮを上部導電層とし、Ｔｉを挿入層とするＴｉＮ／Ｔｉ層３３〜３５を形成する。
以降は、回路構成に応じた多層配線を形成することによって半導体装置の基本構成が完成する。
【００３３】
この第２の実施の形態においては、埋込導電層の上部導電層をＴｉＮで形成しているので、バリアメタルの堆積工程を兼ねることができ、製造工程が簡素化される。
【００３４】
次に、図６を参照して、本発明の第３の実施の形態を説明する。
図６参照
まず、上記の第１の実施の形態と全く同様な工程で、Ｗ／バリアメタル／Ａｌ積層構造からなるビア及びローカルインターコネクトを形成したのち、ＳｉＯ2 からなる層間絶縁膜３６を形成し、図示しない所定領域において、同じくダマシン法を用いてＷ／バリアメタル／Ａｌ積層構造からなるプラグ及び埋込配線層を形成する。
【００３５】
次いで、再び、ＳｉＯ2 からなる層間絶縁膜３７を堆積させたのち、埋込配線層用溝及びローカルインターコネクトを構成するＷ層３１に達するビアホールを形成し、次いで、コンタクトビアとローカルインターコネクトの形成工程と同じ工程によって、ＴｉＮ／Ｔｉ膜３８、Ａｌ埋込配線層３９，４０、ＴｉＮ／Ｔｉ膜４１、及び、上端面が平坦化されたＷ層４２，４３を形成する。
この様な工程を必要とする回数繰り返すことによって埋込配線層からなる多層配線構造を備えた半導体装置の基本構成が完成する。
【００３６】
この様に、第３の実施の形態においては、上層配線層もダマシン法を用いた埋込配線層で構成しているので、常に、表面が平坦化された状態でフォトリソグラフィー工程を行うことになり、それによって、微細加工性が向上する。
【００３７】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、埋込配線層を構成する下部導電層としてＷより低抵抗のＡｌを用いているが、必ずしもＡｌに限られるものではなく、より低抵抗のＡｇ（１．４７×１０-6Ω・ｃｍ）を用いても良いものである。
【００３８】
また、上記の各実施の形態においては、上部導電層としてＷ或いはＴｉＮを用いているが、Ｗ或いはＴｉＮに限られるものではなく、低抵抗で且つ平坦加工性に優れるＣｕを用いても良いものである。
【００３９】
なお、上部導電層としてＣｕを用いる場合には、Ｃｕの固相拡散を防止するために、ＴｉＮ／Ｔｉ膜よりバリア性に優れる、ＴａＮ膜、Ｔａ膜、或いは、ＴａＮ／Ｔａ膜を用いることが望ましい。
【００４０】
また、上記の第１の実施の形態及び第２の実施の形態において、多層配線構造を形成する場合には、上記の第３の実施の形態のように、埋込配線構造を用いる必要はなく、通常のフォトエッチ工程を用いて上層配線を形成しても良いものである。
【００４１】
また、上記の各実施の形態においては、ソース・ドレイン領域に直接接触するコンタクトビア及びローカルインターコネクトの構成として説明しているが、コンタクトビア或いはローカルインターコネクトはこれとは異なった構成・工程で形成し、多層配線構造を構成する上層配線層の構成としてＷ／バリアメタル／Ａｌ積層構造からなる埋込配線層を用いても良いものである。
【００４２】
また、上記の各実施の形態においては、半導体装置の一例としてＭＯＳ型半導体装置を示しているが、本発明はＭＯＳ型半導体装置に限られるものではなく、バイポーラ型半導体装置或いはＢｉ−ＭＯＳ型半導体装置にも適用されるものであり、さらには、化合物半導体装置に適用しても良いものである。
【００４４】
【発明の効果】
本発明によれば、コンタクトビア及びローカルインターコネクト等の上端面が平坦な埋込導電層を低抵抗の下部導電層と平坦加工性に優れるヤング率・剛性率の高い上部導電層との多層構造で構成しているので、低抵抗性と良ＣＭＰ平坦加工性を両立することができ、それによって高速な高集積度半導体装置の生産性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工程の説明図である。
【図５】本発明の第２の実施の形態の製造工程の説明図である。
【図６】本発明の第３の実施の形態の概略的構成図である。
【図７】従来のＷコンタクトビアを設けた半導体装置の概略的断面図である。
【図８】Ａｌコンタクトビアの設けた場合の問題点の説明図である。
【符号の説明】
１  トランジスタ
２  コンタクトビア
３  ローカルインターコネクト
４  下部導電層
５  挿入層
６  上部導電層
７  下部導電層
８  挿入層
９  上部導電層
１１  ｐ型シリコン基板
１２  素子分離酸化膜
１３  ゲート絶縁膜
１４  ゲート電極
１５  ｎ- 型ＬＤＤ領域
１６  サイドウォール
１７  ｎ+ 型ソース・ドレイン領域
１８  層間絶縁膜
１９  ビアホール
２０  ビアホール
２１  ローカルインターコネクト用溝
２２  ＴｉＮ／Ｔｉ膜
２３  Ａｌ膜
２４  Ａｌビア
２５  Ａｌビア
２６  Ａｌローカルインターコネクト
２７  ＴｉＮ／Ｔｉ膜
２８  Ｗ膜
２９  Ｗ層
３０  Ｗ層
３１  Ｗ層
３２  ＴｉＮ／Ｔｉ膜
３３  ＴｉＮ／Ｔｉ層
３４  ＴｉＮ／Ｔｉ層
３５  ＴｉＮ／Ｔｉ層
３６  層間絶縁膜
３７  層間絶縁膜
３８  ＴｉＮ／Ｔｉ層
３９  Ａｌ埋込配線層
４０  Ａｌ埋込配線層
４１  ＴｉＮ／Ｔｉ層
４２  Ｗ層
４３  Ｗ層
５１  ｐ型シリコン基板
５２  素子分離酸化膜
５３  ゲート絶縁膜
５４  ゲート電極
５５  ｎ- 型ＬＤＤ領域
５６  サイドウォール
５７  ｎ+ 型ソース・ドレイン領域
５８  層間絶縁膜
５９  ＴｉＮ／Ｔｉ膜
６０  Ｗビア
６１  Ｗローカルインターコネクト
６２  Ａｌビア
６３  Ａｌローカルインターコネクト
【図１】
0004574082.tif 000002
【図２】
0004574082.tif 000003
【図３】
0004574082.tif 000004
【図４】
0004574082.tif 000005
【図５】
0004574082.tif 000006
【図６】
0004574082.tif 000007
【図７】
0004574082.tif 000008
【図８】
0004574082.tif 000009