(57)【特許請求の範囲】
【請求項１】
第１基板（１）上に閉じた幾何学的配置で第１層（３）又は層の第１スタックを作製するステップであって、前記第１層（３）又は層の前記第１スタックの上部層（３）が、はんだ材料からなるはんだ層を含むステップと、
前記第１層（３）又は層の前記第１スタックの上部層（３）の上にくぼみ（４）を作製するステップと、
第２基板（５）上に閉じた前記幾何学的配置で第２層（６）又は層の第２スタックを作製するステップと、
密封された空洞（８）を有する微小構造体が、閉じた前記幾何学的配置に基づいて形成されるように、前記第２基板（５）上に前記第１基板（１）を並べて結合するステップとを含む、内部空洞を有する微小構造体の作製方法。
【請求項２】
写真平板法および／または化学的方法を使用して、くぼみが作製される、請求項１に係る方法。
【請求項３】
シャーリングツール（１１）を使用して、第１層（３）の一部又は層の第１スタックのうち、層の少なくとも１つの一部を取り除くことによって、くぼみが作製される、請求項１に係る方法。
【請求項４】
第１層（３）又は層の第１スタックのうち、層の少なくとも１つに、インデントツール（１２）を用いて力を加えることによって、くぼみが作製される、請求項１に係る方法。
【請求項５】
前記基板の整列と結合以前に、前処理が両方の基板上で実行され、前記前処理はプラズマエッチング処理を含む、請求項１に係る方法。
【請求項６】
微小構造体を作製するために、両方の基板を並べた後で、結合前処理が実行される、請求項１に係る方法。
【請求項７】
結合前処理は、第１層（３）の融点又は層の第１スタックのうち、層の少なくとも１つの融点より十分低い温度まで、微小構造体を加熱することを含む、請求項６に係る方法。
【請求項８】
前記はんだ層が、ＰｂＳｎ、ＳｎＰｂ６３／３７、ＳｎＰｂ５／９５、ＳｎＰｂＡｇ（２％Ａｇ）、Ｉｎ、ＡｕＳｎ（８０／２０）、ＳｎＡｇＣｕ又はＳｎＢｉで作られた、請求項１に係る方法。
【請求項９】
第１層（３）又は層の第１スタックがメタリゼーションシード層（２）を含む、請求項１に係る方法。
【請求項１０】
結合ステップを実行している間および／またはその前に、前記空洞を所定の圧力までポンピングするステップをさらに含む、請求項１に係る方法。
【請求項１１】
結合ステップを実行している間および／またはその前に、空洞をガスまたはガス混合物で所定の圧力まで満たすステップをさらに含む、請求項１に係る方法。
【請求項１２】
ガスが不活性ガスである、請求項１１に係る方法。
【請求項１３】
第１層（３）の融点又は層の前記第１スタックのうち、層の少なくとも１つの融点より高い、またはそれと等しい、またはそれより少し低いリフロー温度で、第１層（３）又は層の第１スタックの上部層（３）をリフローすることによりくぼみが閉鎖される、請求項１に係る方法。
【請求項１４】
リフローが真空環境において実行される、請求項１３に係る方法。
【請求項１５】
リフローが不活性ガス環境において実行される、請求項１４に係る方法。
【請求項１６】
第１層（３）を除いて又は層の前記第１スタックのうち、層の少なくとも１つを除いて、基板と基板上のその他の構造の融点より低い温度で、リフローが実行される、請求項１に係る方法。
【請求項１７】
両方の基板がシリコンウェーハにおけるチップまたはシリコンであるか、一方の基板がチップで、他方の基板がウェーハである、請求項１に係る方法。
【請求項１８】
電磁放射を空洞に入射させるために、２つの基板の１つにおいてウインドーが形成される、請求項１に係る方法。
【請求項１９】
放射が空洞に入射できるように、前記基板の１つが電磁放射に対して透明である、請求項１に係る方法。
【請求項２０】
マイクロリードスイッチ、容量性マイクロアクセラレーター、真空マイクロ三極管、マイクロ共振器、マイクロリレー、およびマイクロスイッチが実現される、請求項１に係る方法。
【請求項２１】
密封された空洞（８）を含み、
２つの基板間（１と５）の閉じた幾何学的配置に基づく壁によって、前記空洞が明確に定められ、
前記壁が、少なくとも第１メタリゼーション層（２）、くぼみ（４）を有すると共にリフローされるはんだ層（３）、さらに第２メタリゼーション層（６）を含む層のスタックである、請求項１に係る方法によって得られる微小構造体。
【請求項２２】
電磁放射を空洞に入射させるために、２つの基板の１つの少なくとも一部がウインドーを有する、請求項１に係る方法によって得られる微小構造体。
【請求項２３】
電磁放射が空洞に入射できるように、前記基板の１つが電磁放射に対して透明である、請求項１に係る方法によって得られる微小構造体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微小構造体の製品と、密封されることが好ましい内部空洞を有する微小構造体の作製方法とに関するものである。
【０００２】
本発明は、この微小構造体の作製方法の具体的な応用に関するものでもある。
【０００３】
【従来の技術】
内部空洞を有する微小構造体は、中間にスペーサーを有するチップ−オン−ウェーハまたは２つのウェーハまたは２つのチップのアセンブリを作製することによって形成されることが可能である。そのような構造は、制御された環境（ガス混合物および／またはガス圧力）で満たされる密閉された空洞を有するであろう。
【０００４】
これらの構造は、マイクロ加速度計、マイクロジャイロスコープ、マイクロチューブ、振動マイクロセンサー、マイクロミラー、マイクロメカニカル共振器または“共鳴ひずみゲージ”、マイクロメカニカルフィルター、マイクロスイッチ、およびマイクロリレーのようなさまざまな異なる応用例のために使用されることが可能である。
【０００５】
これらの応用例に関して、伝統的に空洞の環境は、陽極結合、融合ウェーハ結合、または共晶ウェーハ結合による複数の構成部品の組み立て中に定められる。ウェーハ結合は、鑞づけ材料のようなポリマーまたは低温ガラスと、反応的シーリング技術とを使用する。
【０００６】
これらの技術の共通の欠点は、応用できる例がかなり制限されることである。それは、素子を分離することが難しいためである（素子は、２つのウェーハの１つに素子が作製されている）。電気的接点を作製することも難しい。最も平凡な技術の３つの欠点が、以下で議論される。
【０００７】
素子ウェーハ上のＳｉキャップウェーハの拡散結合の技術は、平らなＳｉ表面と高温プロセスを必要とする。
【０００８】
陽極結合とシリコン拡散結合のようなウェーハ結合技術は、非常に清潔な環境、つまり低粒子汚染を必要とする。平坦さと温度のこれらの境界条件と両立できる応用例がない。さらに、陽極結合の技術は、平らな表面を必要とし、さらに結合するために高電圧を加えることも必要である。
【０００９】
最終的に接着の技術は、真に密封した結合を形成しない。
【００１０】
ＵＳ−５２９６４０８は、中に真空密封空洞を有する微小構造体を形成する作製方法について記載している。それは、シリコン本体においてアルミニウムで満たされた空洞を形成するプロセスステップと、シリコン材料にアルミニウムが吸収されて空洞中を真空にするように構造を加熱するプロセスステップとを含む。１つの実施態様において、空洞はシリコンウェーハにエッチングされ、アルミニウムで満たされる。シリコン二酸化物層がアルミニウムで満たされた空洞の上に形成され、真空空洞を生ずるように構造が加熱される。
【００１１】
１９９４年２月カリフォルニア州サンホゼで行われた第一国際フリップ−チップシンポジウム（ｔｈｅ  Ｆｉｒｓｔ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｆｌｉｐ−Ｃｈｉｐ  Ｓｙｍｐｏｓｉｕｍ）でＬＥＴＩのパトリス  キャイラット（Ｐａｔｒｉｃｅ  Ｃａｉｌｌａｔ）とジェラルド  ニコラス（Ｇｅｒａｒｄ  Ｎｉｃｏｌａｓ）によって発行された文書「フラックスレスフリップ−チップ技術」は、組み立ての間に空洞を明確に定めるはんだシーリングリングを有する２つのチップのフリップ−チップアセンブリについて記載している。組み立てと、その後のシーリングは、通常は空気中で、またはＮ2浄化の下で行われる。上記に記載されたその他のウェーハ結合技術（反応的シーリング技術を除く）について、同様の条件が存在するかもしれない。
【００１２】
【発明が解決しようとする課題】
本発明は、内部空洞を有する微小構造体の作製方法を提供する。
【００１３】
【課題を解決するための手段】
本発明は、内部空洞を有する微小構造体の作製方法に関するものであり、以下のステップを含む。
第１基板上に実質的に閉じた幾何学的配置で、第１層または層の第１スタックを作製する。
層の前記第１スタック上、または第１層上にくぼみを作製する。
第２基板上に前記の実質的に閉じた幾何学的配置で、実質的に第２層または層の第２スタックを作製する。
内部空洞を有する微小構造体が、前記の閉じた幾何学的配置に基づいて形成されるように、前記第１基板と前記第２基板とを並べて結合する。
【００１４】
２つの基板が互いにしっかりと固定されるときに、接続チャネルが好ましい結合が、微小構造体の内部空洞と外側の環境との間に形成されるように、層の１つに作製される溝でくぼみが形成されることが好ましい。
【００１５】
当該くぼみは、平板印刷および／または化学的技術または機械的技術を含むさまざまな異なる技術を使用して作製されることが可能である。その技術は、シャーリングツールまたはカッティングツールを使用して、第１層にインデントツールで力を加えることによって、またはその他のステップによって第１層の一部を取り除くことである。
【００１６】
ここにおいて使用されているように、“基板上に層を形成する”という言葉は、基板上で層を蒸着させること、または成長させることを含む基板のような層を設けるいずれかのタイプの方法を意味する。
【００１７】
２つの基板が互いにしっかりと固定されると、リフロー温度で第１層をリフローすることによってくぼみはふさがれる。リフロー温度は、前記第１層、または層の第１スタックの少なくとも上部層が溶けるが、基板および／または基板上のその他の材料は溶けない温度であることが好ましい。リフロー温度は、第１層の融解温度、または層の第１スタックの１つの層（上部層）の融解温度より低くすることができる。その温度は、くぼみの閉鎖および／またはそれに対応する２つの基板の融合を達成するのにちょうど十分な高さである。リフロー温度は、前記融解温度に等しいか、またはそれより高くすることもできる。したがって、リフロー温度は、くぼみをふさぎ、それと同時に２つの基板の融合を行うようにリフローするために、第１層または層の第１スタックの上部層が十分な可塑性を有する温度である。
【００１８】
内部空洞は、所定の真空または不活性ガス（Ｎ2、Ｈｅ、Ａｒ、Ｘｅ、．．）気圧またはその他の種類のガス気圧を有するどんな種類の素子も含むことが可能である。
【００１９】
本発明の実施態様の１つは、電気的接点のために標準的なはんだバンプで組み合わされることが可能なはんだシーリングリングを使用する。
【００２０】
本発明の技術の利点は、素子の柔軟なパッケージングを含む。素子とパッケージ間の良質な電気的接点も、作製されることが可能であり、第２または第１基板はそれ自身によってもっと複雑な素子にすることができ、溶接空洞密封が行われることができ、その技術はウェーハレベルで広範囲に実施されることができる。
【００２１】
はんだ結合に基づく結合技術のさらなる利点は、粒子に影響されにくいことである。そのうえ、フリップ−チップはんだ結合も、（ある制限内での）自己調節の興味深い性質を有し、さらにはんだの高さ、したがって空洞の高さの再現性、予言性、さらに良い制御を示す。そのうえ、はんだ結合は金属性シールをもたらし、それは最もうまく密封できることが知られている。さらに金属性シールは、１つのチップ（例えば下部チップ）からその他のチップ（例えばスタックの上部チップ）までの電気的フィードスルーとして使用されることが可能である。
【００２２】
さらなる特徴と利点が、本発明のいくつかの好ましい実施態様に関する以下の記載において、見出されるであろう。
【００２３】
【発明の実施の形態】
図面においてより正確に記載されている特定の実施の形態に以下で適用される本発明が、より詳細に記載されるであろう。
【００２４】
インデント−リフロー−シーリング（ＩＲＳ）技術と呼ばれることが可能である本発明によると、密閉された空洞を有する微小構造体の作製方法は、フラックスレスはんだづけプロセスを使用するフリップ−チップ技術に基づいており、またそれにより低温（一般に３００°のオーダー）が好ましい制御された環境（ガスと圧力）で密閉された空洞を作製できる。
【００２５】
制御された環境によって、空洞における内部環境は、外部環境と直接接触していないことが分かるであろう。したがって、空洞中の圧力（真空）および／またはそのガス構成は、ユーザーの要求に合わせて調整されることが可能である。空洞中の気圧（真空）および／またはそのガス構成は、真空が形成される間に調節されることも可能である。
【００２６】
間にスペーサーを有する２つのチップ（または２つのウェーハ、またはチップ−オン−ウェーハ）のアセンブリを作製することによって、空洞が形成されることが好ましい。スペーサーは、付加的なスペーサー層を含むまたは含まないはんだ層で構成されることが一般的である。配列は、フリップ−チップアライナー／ボーダー上でピックアンドプレイス（ｐｉｃｋ＆ｐｌａｃｅ）操作（特にチップ−オン−ウェーハプロセスのために適用できる）として行われる。本発明の利点の１つは、組み立て作業の後に、つまり組み立て作業中ではないときに、シーリングがオーブン中で行われることである。空洞シーリングがオーブン中で行われるという事実により、この方法はシーリングガスまたはシーリング圧力の選択に関してより柔軟になる。先行技術においてカイラットら（Ｃａｉｌｌａｔ  ｅｔａｌ．）によって使用されたような標準フリップ−チップアセンブリは、素子上に窒素フローを含むまたは含まない空気中の環境で行われる。
【００２７】
製造の観点からすると、本発明に係るＩＲＳ技術は、従来のこの分野に関するその他の方法と比較して経済的な利点があることに気付くであろう。フリップ−チップアライナー＆ボンダー（ａｌｉｇｎｅｒ＆ｂｏｎｄｅｒ）上で行われるピックアンドプレイス（ｐｉｃｋ＆ｐｌａｃｅ）操作は、一般に最も時間を消費しかつ最もお金がかかるステップである。組み立て後のステップ時にオーブン中でリフロー作業を行うことによって、フリップ−チップアライナー上の作業時間が（劇的に）減らされる。そのうえ、チップ−オン−ウェーハ（またはチップ−オン−チップ）アセンブリの大きなバッチがオーブン中で同時にシールされることが可能である。これら全てにより、処理量は多くなり、さらに製造コストは下がる。
【００２８】
本発明に係る方法の要素は、組み立て作業後であって、フリップ−チップ組み立て作業でない時に、オーブンにおいてはんだのリフロー・シーリングが行われることである。これにより、カイラットら（Ｃａｉｌｌａｔ  ｅｔ  ａｌ．）によって使用された従来技術の方法と比較してシーリングガスとシーリング圧力の選択に関して、本技術はより柔軟になる。さらに、製造の観点からすると、経済的な利点が本技術に対して期待されていることが結論づけられる。
【００２９】
チップ−オン−チップ組み立てに基づく本発明に係る微小構造体の作製方法の特別な実施の形態が、以下の図１から６までを参照して記載されるであろう。ここにおいて、さまざまな処理ステップの説明が以下に続く。
【００３０】
ステップ１：第１チップの準備（図１）
第１基板上、または第１チップ（１）上の金属被覆シード層（５）の蒸着とパターニング（ｐａｔｔｅｒｉｎｇ）。
めっき型（例えば１００μｍぐらいの厚さにできるポリイミド）の準備とはんだ（３）の電着（電気めっき）。可能なはんだのいくつかの例は、ＳｎＰｂ６３／３７、ＳｎＰｂ５／９５、ＳｎＰｂＡｇ（２％Ａｇ）、Ｉｎ、ＡｕＳｎ（８０／２０）、ＳｎＡｇ、ＳｎＡｇＣｕまたはＳｎＢｉである。
型を取り外し、くぼみまたは溝（４）を作製する。これは、都合が良いことにウェーハレベルで行われることも可能であり、次にウェーハはさいの目に切られてそれぞれがチップとなる。
【００３１】
本発明に係る方法において、はんだを使用することの利点は、次のとおりである。
はんだは柔らかい材料であり、それによりシャーリングツールまたはインデンティングツールを使用してくぼみが作製される（柔らかいは、もろいまたは固いの反対であると理解されるべきである）。くぼみは、写真平板法および／または化学的方法、または機械的手段によって作製されることが可能である。
基板の融点より十分低い適切な温度（２００−３５０°Ｃ）で、はんだはリフロー（ｒｅｆｌｏｗ）されることが可能である。強い表面張力のために、リフロー後くぼみは完全に消失するであろう（くぼみの跡形もなくはんだがその形に戻される）。
ＬＩＧＡのような処理を使用して、はんだは電気めっきされることが可能である。したがって、後に密閉された内部空洞を形成する幾何学的に閉じ込められた構造を明確にするために便利である。さらに、電着により、高い空洞壁（＞５μｍ）を作製できる。これにより、くぼみも同様に容易に作成できる。
はんだは、空洞を非常にうまく溶接密封できる。
【００３２】
ステップ２：第２基板または第２チップの準備（図２）
第２チップ（２）上に適切なメタリゼーション層（６）の蒸着とパターニング（都合が良いことに、これはウェーハレベルで行われることも可能である。）。適切なメタリゼーション層のための必要条件は、十分にぬらすことができることであり、さらにはんだ（３）との堅固な合金化合物を形成することである。例えば、ＳｎＰｂベースのはんだがステップ１で使用されるならば、もっとも堅固なＳｎＣｕが便利であろう。ＳｎＮｉのシード層も使用されることが可能である。したがって、Ｎｉが空気中で酸化するので、ＳｎＮｉ層は薄いＡｕ層によって覆われることも必要である。Ａｕ層の厚さは、十分にぬらすことができるように０．１−０．３μｍの範囲にあるであろう。それに対して、もっと厚いＡｕ層を有するならば、不確かなはんだ結合になるであろう。ＡｕＳｎベースのはんだが使用されるならば、Ａｕメタリゼーションがよい結果をもたらすであろう。このメタリゼーションは、フリップ−チップ作業のためのカウンターメタリゼーションとして役に立つであろう（ステップ３参照）。
【００３３】
ステップ３：“フリップ−チップ”配列の前処理（図３）
フリップ−チップアライナー＆ボンディング（ａｌｉｇｎｅｒ＆ｂｏｎｄｉｎｇ）装置上について、第１チップ（１）上のはんだリング（３）が第２チップ（２）上の金属リング（６）と一直線に並べられるように、両方のチップ（１＆２）は配置される。ローディング前、はんだのリフローなしで、両方のチップをしっかりと接着する（いわゆる“結合前”、ステップ４参照）ために、両方のチップは十分なプラズマ前処理が行われることが好ましい。
【００３４】
ステップ４：結合前（図４）
両方のチップが、はんだの融点より十分下の温度（リフロー温度より十分下の軟化温度）まで熱せられる。例えば、ＳｎＰｂ（６７／３７）は、１８３°Ｃの融点を有し、一般的にチップは、１２０−１６０°Ｃの間に含まれる温度まで熱せられる。次に、結合力（Ｆ）（一般に２０００ｇｆ）を加えることによって、チップがあらかじめ結合される。ここで、チップは“貼りつき”、リフローオーブンに移動させることが可能である。正確な温度と結合力は、使用されるはんだ、使用されるはんだにすでに施されている処理、さらに使用されるメタリゼーションのタイプに依存する。
【００３５】
ステップ５：真空のポンピングと空洞の充填（図５）
リフローオーブンにおいて、空洞（８）は空にされ、次に必要な圧力までＮ2、またはＮ2／Ｈ2混合ガスのようなガス混合物、またはＳＦ6のような好ましいガスで満たされる。その代わりとして、空洞は真空になるまでガスが抜かれるかもしれない。
【００３６】
ステップ６：リフローとシーリング（図６）
ここで、オーブンの温度は、はんだの融点とほぼ同じか、それより上に上げられるが、使用されるその他の全ての材料の融点よりは下げられる。はんだ（３）はくぼみをふさぐために溶けて、制御された環境を有する溶接密封した空洞が生じる。
【００３７】
図１から６までにおいて表されているようなプロセスフローは、組み立てを示し、ここにおいて空洞の高さは、追加のスペーサー層を全く使用しないで、はんだ自身によって設定される。しかしながら、追加のスペーサー層を有する製品の組み立て方法は、図７と８に関して記述されている。
【００３８】
図７と８は、前記空洞の高さにしたがってはんだ層（３）と組み合わされたスペーサー層（９）を使用する本発明に係る作製方法に関する最後の２つのステップを表す。
【００３９】
図９、１０および１１は、２つのチップのうち１つの準備において、くぼみを作製する３つの方法を詳細に表す。
【００４０】
より詳細には、図９は、かたどられた鋳型（３Ｄ−マイクロ成形技術のようなＬＩＧＡに匹敵する）を使用する、はんだの局所的な電着を表す。
ここにおいて、図９ａは、シード層（９５）の蒸着と、鋳型材料（９１０）（例えばフォトレジスト、ポリイミド）の成長と、さらに鋳型（９１０）のパターニングを示す。
図９ｂは、はんだ（９３）の電着を示す。
図９ｃは、シード層（９５）（部分的に）と鋳型（９１０）の除去を示す。
【００４１】
図１０は、シャーテスターのようなシャーリングツールを使用してはんだを除去することによって、くぼみを作製する第２の方法を表す。
【００４２】
図１１は、インデンターを使用することによってくぼみを作製する第３の方法を表し、ここにおいてはんだのくぼみは（強い）力を加えることによって作製される。
【００４３】
図１０と１１において表される２つの最後の実施態様は可能である。それは、はんだが、シャーリングツールまたはインデンティングツールのようなツールを押し込むことによってくぼみができる柔らかい材料だからである。
【００４４】
図１２から１５までは、特定の応用のために本発明に係る密封された空洞を有する微小構造体の作製方法を使用する数種類の構造を表す。特定の応用には、例えば、マイクロリードスイッチ（図１２）、容量性マイクロアクセラレーター（図１３）、真空三極管（図１４）、静電気ドライブ／センスを使用する１ポートマイクロ共振器（図１５）、マイクロリレー（表されていない）、圧力センサー、ライトミラー装置、マイクロパイルおよびボロメーターのような放射線（赤外線からＸ線まで）に対して敏感な装置がある。本発明の利点は、これらの装置が、膜と可動部分のような繊細な表面構造を有するバルクまたは表面マイクロマシンであることである。したがって、それらはプラスチック鋳造化合物で包まれることができない。
【００４５】
さらに数種類の応用例において、これらの装置は、光または電磁放射、さらにより詳細にはＩＲまたはＵＶ光線、Ｘ線等に近づくことが必要である。そのような放射の応用例は、ＣＭＯＳベースのイメージャー（ｉｍａｇｅｒ）のようなイメージング装置のパッケージングである。そのようなケースにおいて、第１または第２基板は、電磁放射（光）に対して透明であるべきであり、または放射に対して透明である基板の一部（ウインドー）を少なくとも含むべきである。したがって、第２または第１基板は、Ｇｅ−ウェーハまたはＰｂハロゲン化物材料またはＺｎＳまたは石英のような材料にするために選択されることが可能である。
【００４６】
上記記載の応用例のいくつかのために、適切な操作のために制御された気圧が必要とされる。それは例えばＩＲセンサーのための参照ガス、低または高熱伝導のための窒素またはＨｅである。パッケージングに関して、特許出願ＥＰ−Ａ−０８６７７０２において開示されているボロメーターセンサーが、本発明に係るパッケージング技術の有効な実例であることが可能である。この技術により、ボロメーター装置の熱的な絶縁も行う。熱的な絶縁は、空洞中を真空にすることによって達成される。より重い原子の希ガス（Ｘｅ、Ａｒ、…）が存在することも、ボロメーター装置の性能特性のために有益であろう。
【００４７】
その上商業上の成功を達成するために、これら全ての装置が、低コストで大量に作製されることが好ましい。完全にパッケージされた電磁マイクロリレーの作製が、本発明の最良の実施の形態として以下において詳細に記載される。
【００４８】
【実施例】
マイクロリレーの重要な構成部品の全て、すなわちアクチュエーター、電気的接点、電気的接点の外被、構造のデザイン、マイクロマシンで作製するプロセス、およびパッケージングを組み込む作製アプローチと全体のデザインは、図１６において概略的に図示されているマイクロリレーになっている。マイクロリレーの心臓部は、上記に記載された本発明の方法を使用する２つの“フリップ−チップ組み立て”チップ（１６１）を含む。
【００４９】
組み立てプロセスは、電気めっきされた錫鉛合金（ＳｎＰｂ）層と金（Ａｕ）層との間の共晶（１６２）結合に基づいている。アセンブリの２つのチップのうち１つが強磁性の基板（１６１）を使用し、Ｕ字型コアの電磁石を含み、それはＣｕ二重層コイル（Ｃｕ巻線の断面積が６ｘ８μｍ2、全巻数Ｎ＝１２７）と、電気めっきされたＮｉＦｅ（５０／５０）ポール（１ｘ０．１５ｍｍ2）と、低い電気的接点とで構成する。上部チップ（１６２）は、酸化シリコン基板を使用する。チップは、キーパープレート（２ｘ１．８ｍｍ2）とスプリングとして作用する２つの支持ビーム（１．６ｘ０．１５ｍｍ2）で構成する接極子を収容し、それはほぼ２０μｍの厚さの電着ＮｉＦｅ（８０／２０）で構成される。キーパーとビームは、シリコン基板（１６２）の上１μｍにぶら下がっている。上部接点は、キーパープレート上に蒸着される。最近のデザインに関して、接点は０．２０ｘ０．１５ｍｍ2の大きさであり、Ａｕ（キーパー上に１．５μｍと電磁石上に０．５μｍ）で作製される。接点と接極子は、成形ガス（ｆｏｒｍｉｎｇｇａｓ）か空気のいずれかで満たされる溶接密封空洞に収容される。配置される空洞の大きさは金属性シーリングリングによって明確に定められ、それはＳｎＰｂで覆われた電着ニッケルのスペーサー層で構成する。接点ギャップと作動（ポール）ギャップは、接点全体の厚さ（ほぼ２μｍ）だけ異なり、さらにＳｎＰｂのはんだ層から小さな寄与があるものの、主にＮｉスペーサー層の厚さによって設定される。最近のデザインに関して、接点ギャップの間隔は、ほぼ２２μｍであり、それによってＮｉスペーサーはほぼ２０μｍである。
【００５０】
多層コイルを有する電磁石チップ（１６１）の作製は、強磁性（ＦｅＳｉ、３％シリコン）基板から始まる。プロセスフローは図１７において表されている。ここにおいて図１７ａは、Ｃｕコイル作製後の基板（１６１）を表す。図１７ｂは、“Ｎｉ−パッド”およびＮｉＦｅポール成長後の基板（１６１）を表す。図１７ｃは、ポールおよびＮｉパッドをラッピングしかつ研磨し、次にシーリングリングおよびフィードスルーのためのＳｎＰｂ層とＮｉスペーサー層を蒸着し、最終的に接点層を蒸着した後の基板（１６１）を表す。
【００５１】
シーリングリングは、フリップ−チップアセンブリを結合させるためのＳｎＰｂ（例えば６３／３７共晶合金）はんだ層とＮｉスペーサーの二重層を含む。作製プロセスは、重要なステップを含む３Ｄマイクロ作製技術に基づいている。その重要なステップは、例えばコイル巻き取りと相互接続のためのＣｕの電着、ポールのためのＮｉＦｅの電着、スペーサーのためのＮｉの電着、そのうえフリップ−チップアセンブリを結合させるためのＳｎＰｂはんだの電着である。さらなるステップは、ＢＣＢ（シクロテン（ｃｙｃｌｏｔｅｎ））を使用するめっき型の準備と、“過剰めっき”金属のラッピングと研磨である。接極子チップ（図１６におけるチップ（１６２））は、最初の基板としてシリコン基板を使用する。プロセス−フローは、図１８において表されている。ここにおいて、図１８ａは、Ａｌ犠牲層のパターニング後の基板を表す。図１８ｂは、接極子のためのＮｉＦｅの電着、さらにそれに続く接点層のパターニングと電着後の基板を表す。図１８ｃは、ＫＯＨにおけるＡｌ犠牲層のエッチング後の基板を表す。
【００５２】
パッケージングは、低コスト、ミニチュアパッケージング技術に集中する。集積回路用のパッケージの４つの主要な目的、すなわち配電、信号の分配、電気の浪費、並びに機械的な支持および保護に加えて、第５の非常に関連する機能は、マイクロリレーのために加えられる。それは、電気的接点のための環境の制御とハウジングの定義である。通常パッケージングとして解釈されるもの、すなわちアセンブリが外側の世界と相互接続するためのリードとアセンブリカプセルを含む１−レベルパッケージングと対称的に、後者は０−レベルパッケージングと呼ばれる。
【００５３】
０−レベルパッケージングは、空洞の作製について扱い、最初にそれは電気的接点を収容する（図１６参照）。それ自体が、従来のリードスイッチとリレーのガラスカプセルと置き換わる。カプセル内の空気は、一般に窒素、成形ガスまたは真空であり、降伏電圧を上げかつスイッチング接点の耐用年数を改善するように調整される。マイクロリレーに関して、上部および下部チップについての本発明に係る低温（＜３５０°Ｃ）フリップ−チップアセンブリプロセスにしたがって空洞が作製される。空洞は、これらのチップの両方によって、および幾何学的に囲まれたシーリングリングによって囲まれる。以前に指摘された理由のために、空洞は溶接密封されなければならず、さらに空洞は清潔で制御可能な環境を備えなければならない。ここにおいて使用されるような“制御可能”という言葉は、所定のガス（例えば窒素またはＳＦ6）またはガス混合物（例えば成形ガス）を（真空を含む）所定の圧力で含む環境を意味する。すでに上記に示されているように、金属性シーリングリングは、密封条件を満たすように実行されることが可能である。アンダー・バンプ・メタリゼーション（ＵＢＭ）のために、ＴｉＡｕ（０．０２／０．１２μｍ）が使用されることは好ましく、トップ・サーフェース・メタリゼーション（ＴＳＭ）のために、接触層と同時に蒸着されるＡｕが使用される。
【００５４】
環境を制御することは、本発明に係る方法によって行われる。上記の条件に加えて、電気的フィードスルーは、接極子（上部）チップ上の電気的接点と、電磁石（下部）チップ上に配置される出力パッドとを相互接続するために実行されなければならない。ＮｉスペーサーとＳｎＰｂの金属性スタックは、図１６において図示されているようにこのフィードスルーも設けることができる。
【００５５】
図１６のリレー配置の大きさは、下部電磁石チップによって定められ、ほぼ５．３ｘ４．１ｍｍ2である。フリップ−チップアセンブリの厚さは、ほぼ１ｍｍである。
【００５６】
コイルに電圧を加えると、キーパーはポール方向に引き寄せられ、したがって電気的接点に接近する。リレーの出力は、それによりキーパーがショート部品としてのみ作用する２つの下部接点によって、または１つ（または両方）の下部接点と上部接点によってのいずれかで明確に定められることが可能である。後者のケースにおいて、キーパーに作用する電磁力Ｆmが、キーパーの電磁飽和によって、および／または閉鎖後の残りのポールギャップ間隔によって、一般に制限されるならば、上部接点は、支持ビームおよび電気的フィードスルー（図１６）を介して下部チップの出力パッドと相互接続される。最近のデザインに関して、Ｆmがほぼ２ｍＮ（飽和限界）であり、それは起磁力ＮＩ＞０．８ＡＴ、キーパー材料についての１Ｔの飽和誘導と透磁率μr＝２，０００、１．６ｍｍの平均キーパー長、および１μｍの残りのギャップに対して計算されている。接触力Ｆc（それによって引力（ｐｕｌｌ−ｉｎ）が生じると仮定する）は、最大電磁力マイナスバネの力、したがってＦc＜２ｍＮ／２＝１ｍＮによって制限される（力が２つの接点によって分割されているので、係数２が生じる。）。バネの力は、支持ビームの剛性によって定められるが、キーパープレートの剛性によっても定められることに気付くであろう。後者は、接点のクロージャー上で変形し、さらにこのようにさらなるスプリングの剛性が取り入れられる。
【００５７】
【発明の効果】
本発明は、内部空洞を有する微小構造体の作製方法と微小構造体の製品について指示されている。好ましいことに、シーリングガス構成およびシーリング圧力または真空を自由に選択できる制御された環境で、空洞は密封される。
【００５８】
好ましいことに、この方法は、真空において、または制御された不活性ガス環境において、当該微小構造体の作製を実行するために特別な装置を必要としない。
【００５９】
この方法は、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）パッケージングにとって好都合であり、ここにおいてプロセスステップの全てがパッケージング装置と両立できる。
【図面の簡単な説明】
【図１】  本発明に係る密閉された空洞を有する微小構造体の作製方法に関する好ましい実施態様の１つのステップを表す。
【図２】  本発明に係る密閉された空洞を有する微小構造体の作製方法に関する好ましい実施態様の１つのステップを表す。
【図３】  本発明に係る密閉された空洞を有する微小構造体の作製方法に関する好ましい実施態様の１つのステップを表す。
【図４】  本発明に係る密閉された空洞を有する微小構造体の作製方法に関する好ましい実施態様の１つのステップを表す。
【図５】  本発明に係る密閉された空洞を有する微小構造体の作製方法に関する好ましい実施態様の１つのステップを表す。
【図６】  本発明に係る密閉された空洞を有する微小構造体の作製方法に関する好ましい実施態様の１つのステップを表す。
【図７】  本発明に係る密閉された空洞を有する微小構造体の作製方法に関する好ましい実施態様の最後の２つのうち、１つのステップを表す。
【図８】  本発明に係る密閉された空洞を有する微小構造体の作製方法に関する好ましい実施態様の最後の２つのうち、１つのステップを表す。
【図９】  本発明に係る密閉された空洞を有する微小構造体の作製において、くぼみを形成する方法の選択的な３つの実施態様のうち１つを詳細に表す。
【図１０】  本発明に係る密閉された空洞を有する微小構造体の作製において、くぼみを形成する方法の選択的な３つの実施態様のうち１つを詳細に表す。
【図１１】  本発明に係る密閉された空洞を有する微小構造体の作製において、くぼみを形成する方法の選択的な３つの実施態様のうち１つを詳細に表す。
【図１２】  本発明の方法にしたがって作製された微小構造体の１つの応用例を表す。
【図１３】  本発明の方法にしたがって作製された微小構造体の１つの応用例を表す。
【図１４】  本発明の方法にしたがって作製された微小構造体の１つの応用例を表す。
【図１５】  本発明の方法にしたがって作製された微小構造体の１つの応用例を表す。
【図１６】  本発明の原則にしたがって作製されたパッケージにおけるマイクロリレーの概略的な断面図を表す。
【図１７】  ＦｅＳｉ基板から始まる図１６の下部チップである電磁石チップを作製するためのプロセスフローを表す。
【図１８】  シリコン基板から始まる図１６の上部チップである接極子チップの作製に関するプロセスフローを表す。
【符号の説明】
１…第１基板
３…第１層
４…くぼみ
５…第２基板
６…第２層
８…空洞
９３…はんだ
９５…シード層
１６１…基板（下部チップ）
１６２…上部チップ
９１０…鋳型
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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