(57)【特許請求の範囲】
【請求項１】
発振信号を出力する発振回路と、
前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され、前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転するパルス列状の出力信号を、パルス幅変調制御のためのＰＷＭ信号として出力する比較回路と、
前記出力信号がレベル反転した時点から、前記ＰＷＭ信号の所望のディーティ比に対応する正規のタイミングで次にレベル反転する時点よりも前までの時間、前記発振信号及び前記基準信号のいずれか一方の信号レベルにかかわらず、前記比較回路において他方の信号レベルと比較すべきレベルを前記出力信号がレベル反転し得ないレベルに変更することで前記出力信号のレベル反転を禁止するレベル反転禁止回路と、を備えているＰＷＭ信号生成回路。
【請求項２】
前記発振回路からの前記発振信号の増減傾向が反転したことを検知する増減反転検知回路を備え、
前記レベル反転禁止回路は、前記増減反転検知回路にて前記発振信号の増減傾向が反転したことが検知されたことを条件に、前記出力信号のレベル反転禁止を解除する請求の範囲第１項に記載のＰＷＭ信号生成回路。
【請求項３】
前記比較回路は、前記発振信号レベルに応じた電流を流す第１電流制御素子と、前記基準信号レベルに応じた電流を流す第２電流制御素子とを有し、前記第１電流制御素子に流れる電流と、前記第２電流制御素子に流れる電流との大小関係に応じて前記出力信号がレベル反転する構成とされ、
前記レベル反転禁止回路は、
前記第１電流制御素子に対して並列接続される第１短絡用スイッチ素子と、
前記第２電流制御素子に対して並列接続される第２短絡用スイッチ素子と、
前記第１電流制御素子及び第２電流制御素子を常には非短絡状態とし、前記第１電流制御素子に流れる電流が増加傾向で前記出力信号がレベル反転したときに前記第１短絡用スイッチ素子を短絡状態とする一方で、前記第２電流制御素子に流れる電流が減少傾向で前記出力信号がレベル反転したときに前記第２短絡用スイッチ素子を短絡状態とする短絡制御回路と、を備えて構成されている請求の範囲第１項または第２項に記載のＰＷＭ信号生成回路。
【請求項４】
前記発振回路は、その発振周波数を定める周波数決定素子としてのコンデンサと、電源に連なる抵抗素子と、当該抵抗素子を介して前記電源からの電流を受けるカレントミラー回路とを備え、前記コンデンサが、前記カレントミラー回路によるミラー電流によって充放電される構成である請求の範囲第１項から第３項のいずれかに記載のＰＷＭ信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ信号生成回路に関する。
【背景技術】
【０００２】
例えば車両のヘッドランプについては各国で安全基準があり、この安全基準によれば、日中であってもヘッドランプを夜間点灯に対して所定の割合（例えば２５％）の輝度で点灯させて走行する必要がある。そこで、従来から、ヘッドライトの日中点灯（デイライト）についてはＰＷＭ制御によって夜間点灯に対して所定の割合の輝度で点灯させるものがある。このＰＷＭ制御の構成としては、例えば下記特許文献１に開示されたものがある。即ち、このものは、放電と充電とが繰り返されるコンデンサの端子間電圧に基づく三角波信号を、ヒステリシスコンパレータに与える。そして、このヒステリシスコンパレータにて、それに設定された２つの閾値電圧と上記三角波信号レベルとの大小比較し、その大小関係のレベル反転に応じた出力信号を、ＰＷＭ信号として出力するものである。このようにヒステリシスコンパレータを用いれば、例えば車両の電源ノイズによる各閾値と三角波信号とのレベル反転時のチャタリングを防止できる。
【特許文献１】特開２００３−１８８６９３公報
【０００３】
（発明が解決しようとする課題）
ところが、ヒステリシスコンパレータを用いる上記構成では、当該ヒステリシスコンパレータの回路定数が例えば製造要因等によってばらつくことがある。図３には、ヒステリシスコンパレータを用いた一般的な回路構成が示されている。同図に示すように、コンパレータ１は、出力端子が帰還抵抗２を介して正入力端子に帰還されるとともに、同出力端子が抵抗３を介して電源ライン４（＋Ｂ）に接続されている。また、コンパレータ１は、その負入力端子に三角波信号が与えられ、正入力端子に電源電圧を抵抗５，６で分圧した分圧電圧が閾値電圧として与えられるようになっている。このように、ヒステリシスコンパレータからの出力を、ＰＷＭ信号として直接使用する構成では、このヒステリシスコンパレータが備える各抵抗成分（抵抗２，３）の抵抗値が製造工程においてばらつく。このため、仮に抵抗５，６を外付けにして当該抵抗５，６の製造ばらつきを抑えたとしても、ヒステリシスコンパレータ内の上記抵抗２，３のばらつきの影響を受ける各閾値が変動し、これらと三角波信号とのレベル反転タイミングが変動し、その結果、ヒステリシスコンパレータからの出力信号（ＰＷＭ信号）のデューティ比が個々の製品毎にばらつき、ヘッドライトを予め想定した通りの安定した輝度で日中点灯できないおそれがあった。
【発明の開示】
【０００４】
本発明は上記のような事情に基づいて完成されたものであって、車両の電源ノイズ、また、回路定数の製造要因によるばらつき等に影響されることなく安定したデューティ比のＰＷＭ信号を生成することが可能なＰＷＭ信号生成回路を提供することを目的とする。
【０００５】
（課題を解決するための手段）
本発明のＰＷＭ信号生成回路は、発振信号を出力する発振回路と、前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され、前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転するパルス列状の出力信号を、パルス幅変調制御のためのＰＷＭ信号として出力する比較回路と、前記出力信号がレベル反転した時点から、前記ＰＷＭ信号の所望のディーティ比に対応する正規のタイミングで次にレベル反転する時点よりも前までの時間、前記発振信号及び前記基準信号のいずれか一方の信号レベルにかかわらず、前記比較回路において他方の信号レベルと比較すべきレベルを前記出力信号がレベル反転し得ないレベルに変更することで前記出力信号のレベル反転を禁止するレベル反転禁止回路と、を備えている構成である。
このような構成によれば、レベル反転禁止回路によって、出力信号がレベル反転した時点からその反転した状態が強制的に維持されレベル反転が禁止される。具体的には、例えば、発振信号レベルが基準信号レベルを超えた時点で、発振信号レベルにかかわらず、比較回路において基準信号レベルと大小比較すべきレベルを当該基準信号レベルよりも確実に高いレベルに強制的に変更する。また、例えば、発振信号レベルが基準信号レベルを下回った時点で、基準信号レベルにかかわらず、比較回路において発振信号レベルと大小比較すべきレベルを当該発振信号レベルよりも確実に高いレベルに強制的に変更する。
その後、ＰＷＭ信号の所望のディーティ比に対応する正規のタイミングで次にレベル反転する時点（ノイズ等が発生しない正常時のレベル反転タイミング）前においてレベル反転の上記禁止状態が解除されレベル反転が許容される。そして、次にレベル反転した時点で再びその反転した状態が強制的に維持され、その後、更に次にレベル反転する時点前において当該レベル反転の禁止状態が解除される。これにより、例えば車両の電源ノイズ等によって基準信号レベルや発振信号レベルに変動が生じる場合であってもチャタリングを防止できる。また、ヒステリシスコンパレータを利用した従来構成とは異なり、回路定数の製造要因によるばらつきがある場合でも安定したデューティ比のＰＷＭ信号を生成することができる。
【０００６】
上記発明に関して、増減反転検知回路によって発振信号の増減傾向の反転を検知するようにして、その増減傾向が反転することを条件に、レベル反転禁止回路によるレベル反転禁止を解除する構成が望ましい。
また、比較回路が、発振信号レベルに応じた電流を流す第１電流制御素子と、基準信号レベルに応じた電流を流す第２電流制御素子とを有し、第１電流制御素子に流れる電流と、前記第２電流制御素子に流れる電流との大小関係に応じて出力信号がレベル反転する構成とし、レベル反転禁止回路は、第１電流制御素子に流れる電流が増加傾向で出力信号がレベル反転したときに第１電流制御素子に対して並列接続された第１短絡用スイッチ素子を短絡状態とする一方で、第２電流制御素子に流れる電流が減少傾向で出力信号がレベル反転したときに第２電流制御素子に対して並列接続される第２短絡用スイッチ素子を短絡状態とする構成が望ましい。
更に、発振回路は、その発振周波数を定める周波数決定素子としてのコンデンサと、電源に連なる抵抗素子と、その抵抗素子を介して電源からの電流を受けるカレントミラー回路とを備え、コンデンサが、カレントミラー回路によるミラー電流によって充放電される構成とすることが望ましい。この本構成によれば、電源電圧の変動にかかわらず一定のデューティ比のＰＷＭ信号を生成することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係るＰＷＭ信号生成回路の構成図
【図２】発振信号、基準信号、各点における電圧レベルを示したタイムチャート
【図３】ヒステリシスコンパレータによるＰＷＭ信号生成回路の一般的回路図
【符号の説明】
【０００８】
１０…ＰＷＭ信号生成回路
１１…周波数制御回路（発振回路）
２１…コンデンサ（周波数決定素子）
２８…カレントミラー回路
５０…コンパレータ（比較回路）
５１…第１ＦＥＴ（第１電流制御素子）
５２…第２ＦＥＴ（第２電流制御素子）
５５…第１短絡用ＦＥＴ（第１短絡用スイッチ素子）
５６…第２短絡用ＦＥＴ（第２短絡用スイッチ素子）
Ｒ６…抵抗（抵抗素子）
Ｓ１…ＰＷＭ信号（出力信号）
Ｓ２…発振信号
【発明を実施するための最良の形態】
【０００９】
本発明の一実施形態に係るＰＷＭ信号生成回路１０は、所望のデューディ比のＰＷＭ信号Ｓ１を生成しこれを電源と負荷との間に接続されたスイッチ素子（例えばパワーＭＯＳＦＥＴ、保護機能を内蔵した半導体スイッチ素子（例えばＩＰＤ：インテリジェンスパワーディバイス））に与えてオンオフ動作させることで、上記負荷への電力供給をＰＷＭ制御（Pulse Width Modulation。パルス幅変調）するためのものである。なお、本実施形態では、ＰＷＭ信号生成回路１０は図示しない車両に搭載され、負荷として例えば車両用のランプ、クーリグファン用モータやワイパー用駆動モータなどの駆動制御をするために使用される。
以下、ＰＷＭ信号生成回路１０について図１，２を参照しつつ説明する。【００１０】
１．本実施形態の回路構成
図１は、本実施形態に係るＰＷＭ信号生成回路１０の構成図である。同図に示すように、ＰＷＭ信号生成回路１０は、主として、発振信号Ｓ２を出力する周波数制御回路１１と、後述する日中点灯及び夜間点灯等の切り換えを行うための切換回路１２と、漏れ電流カット回路１３と、デューティ比制御回路１４と、を備えて構成されている。【００１１】
（１）周波数制御回路
周波数制御回路１１（本発明の「発振回路」の一例）は、コンパレータ２０（オペアンプであってもよい）を備え、このコンパレータ２０の負入力端子が、周波数決定素子としてのコンデンサ２１及び抵抗Ｒ１の並列回路２７を介して電源（例えばバッテリー）の高電位（Ｖcc）端子に接続されている。つまり、コンパレータ２０の負入力端子には、コンデンサ２１の端子間電圧に応じたレベルの電圧信号が与えられる。以下、コンパレータ２０の負入力端子に連なる点Ａの電圧レベルをＶａとする。なお、この点Ａでの電圧Ｖａレベルに応じた信号が発振信号Ｓ２としてデューティ比制御回路１４に与えられる。【００１２】
一方、コンパレータ２０の正入力端子は、電源の高電位端子と低電位（ＧＮＤ）端子との間に直列接続された分圧抵抗Ｒ２，Ｒ３からなる分圧回路の分圧電位が与えられるとともに、コンパレータ２０の出力Ｂが帰還抵抗Ｒ４を介して正帰還されている。つまり、コンパレータ２０の正入力端子には、分圧抵抗Ｒ２、Ｒ３及び帰還抵抗Ｒ４の各抵抗値に応じたレベルの電圧信号が与えられる。以下、コンパレータ２０の正入力端子に連なる点Ｃの電圧レベルをＶｃとする。【００１３】
次いで、コンパレータ２０の出力は、ＮＯＴ回路２２に与えられる。一方、上記並列回路２７の低電位側は、直列接続された３つのｎチャネル型のＦＥＴ２３，２４，２５及び抵抗Ｒ５を介して電源の低電位端子側に接続されている。このうち高電位側のＦＥＴ２３のゲートにＮＯＴ回路２２の出力Ｄの電圧信号が与えられるようになっている。【００１４】
また、ＦＥＴ２４は、ゲートとドレインとが短絡接続されたｎチャネル型のＦＥＴ２６とともにカレントミラー回路２８を構成しており、このＦＥＴ２６のドレインが抵抗Ｒ６（本発明の「抵抗素子」に相当）を介して電源の高電位端子に接続されている。【００１５】
（２）切換回路及び漏れ電流カット回路
切換回路１２は、１対のｐｎｐ形のトランジスタ３０，３１を有し、このうちトランジスタ３０は、エミッタが電源の高電位端子側に接続され、コレクタが１対の分圧抵抗Ｒ７，Ｒ８を介して電源の低電位端子側に接続されている。トランジスタ３１は、エミッタが電源の高電位端子側に接続され、コレクタが分圧抵抗Ｒ７，Ｒ８の接続点Ｅに接続されている。そして、この接続点Ｅの電圧Ｖｅレベルに応じた信号が基準信号Ｓ３としてデューティ比制御回路１４に与えられる。また、この接続点Ｅの電圧Ｖｅレベルに応じた信号は上記ＦＥＴ２５のゲートにも与えられる。【００１６】
トランジスタ３１は、車両内の図示しない操作部から、例えばデューティ比１００％でヘッドライトを点灯させる「夜間点灯」を指示する信号を受けてオン動作する。また、トランジスタ３０は、例えばデューティ比２５％（本発明の「所望のディーディ比」の一例）でヘッドライトを点灯させる「日中点灯（デイライト）」を指示する信号を受けてオン動作する。そして、ＦＥＴ２５は、トランジスタ３０，３１のいずれか一方がオン状態にあるときにオン動作し、両トランジスタ３０，３１がともにオフ状態にあるときオフ状態となる。要するに、ＦＥＴ２５は、夜間点灯及び日中点灯以外のヘッドライト非点灯時等の場合はオフ状態になって漏れ電流を抑制する役目を果たしている。【００１７】
（３）デューティ比制御回路
デューティ比制御回路１４は、コンパレータ５０（本発明の「比較回路」の一例）を有して構成されている。コンパレータ５０は、その正入力端子に連なり発振信号Ｓ２を受けてオンオフ状態となるｐチャネル型の第１ＦＥＴ５１（本発明の「第１電流制御素子」の一例）と、その負入力端子に連なり基準信号Ｓ３を受けてオンオフ状態となるｐチャネル型の第２ＦＥＴ５２（本発明の「第２電流制御素子」の一例）とを備えている。【００１８】
このうち、第１ＦＥＴ５１は、ソースが定電流源６０に接続され、ドレインがｎチャネル型のＦＥＴ５３を介して上記ＦＥＴ２４とＦＥＴ２５との接続点に接続されている。一方、第２ＦＥＴ５２は、ソースがやはり定電流源６０に接続され、ドレインがｎチャネル型のＦＥＴ５４を介して上記ＦＥＴ２４とＦＥＴ２５との接続点に接続されている。そして、ＦＥＴ５３はそのゲートとドレインとが短絡接続され、ＦＥＴ５４とともにカレントミラー回路を構成している。【００１９】
そして、上記発振信号Ｓ２レベルと基準信号Ｓ３レベルとの大小関係に応じてレベル反転する出力信号Ｓ４がＮＯＴ回路５７に与えられ、このＮＯＴ回路５７からレベル反転した出力信号Ｓ４’がＰＷＭ信号Ｓ１として出力される。なお、以下、コンパレータ５０の出力点Ｆの電圧レベルをＶｆとし、ＮＯＴ回路５７の出力点Ｈの電圧レベルをＶｈとする。【００２０】
さて、本実施形態では、第１ＦＥＴ５１に対してｐチャネル型の第１短絡用ＦＥＴ５５（本発明の「第１短絡用スイッチ素子」の一例）が並列接続されており、この第１短絡用ＦＥＴ５５は、ゲートにローレベルの制御信号Ｓ５を受けることでオン動作して第１ＦＥＴ５１のソース−ドレイン間を短絡させる役目を果たす。また、第２ＦＥＴ５２に対してｐチャネル型の第２短絡用ＦＥＴ５６（本発明の「第２短絡用スイッチ素子」の一例）が並列接続されており、この第２短絡用ＦＥＴ５６は、ゲートにやはりローレベルの制御信号Ｓ６を受けることでオン動作して第２ＦＥＴ５２のソース−ドレイン間を短絡させる役目を果たす。【００２１】
また、ＰＷＭ信号生成回路１０は、１対のＮＡＮＤ回路５８，５９を備えている。このうち、ＮＡＮＤ回路５８は、その入力にＮＯＴ回路２２の出力Ｄの電圧レベルＶｄとＮＯＴ回路５７の出力点Ｈの電圧レベルＶｈとが与えられ、その出力が第１短絡用ＦＥＴ５５のゲートに与えられるようになっている。一方、ＮＡＮＤ回路５９は、その入力にコンパレータ２０の出力点Ｂの電圧レベルＶｂとＮＯＴ回路５７の入力点Ｆの電圧レベルＶｆとが与えられ、その出力が第２短絡用ＦＥＴ５６のゲートに与えられるようになっている。【００２２】
なお、ＰＷＭ信号生成回路１０の回路構成は以上であるが、本実施形態では、周波数制御回路１１の発振周波数を決めるコンデンサ２１及び抵抗Ｒ１、切換回路１２以外の部分が、１つのチップ７０内に収容された構成になっている。従って、チップ７０の外部に配されたコンデンサ２１、抵抗Ｒ１を変更することで発振信号Ｓ２の周波数を調整することができる。また、分圧抵抗Ｒ７，Ｒ８を変更することでＰＷＭ信号Ｓ１のデューティ比を調整することができる。【００２３】
２．本実施形態の動作
（１）周波数制御回路
ＰＷＭ信号生成回路１０に電源が投入され、切換回路１２に対して夜間点灯指示信号又は日中点灯指示信号が入力されると、ＦＥＴ２５がオン状態となる。そして、当初は、コンパレータ２０の負入力端子に連なる点Ａは電源の高電位端子の電圧Ｖcc側にあり、当該コンパレータ２０はオフ状態、つまり、コンパレータ２０の出力点Ｂの電圧Ｖｂはローレベルになっている。従って、ＮＯＴ回路２２からのハイレベルの電圧信号ＶｄによってＦＥＴ２３がオン状態となり、電源から並列回路２７、ＦＥＴ２３，２４，２５及び抵抗Ｒ５を介して電流が流れるとともに、コンデンサ２１への充電が開始される。【００２４】
ここで、前述したように、ＦＥＴ２４，２６はカレントミラー回路２８を構成しているから、ＦＥＴ２３，２４に流れる電流ｉ１の電流量は、抵抗Ｒ６及びＦＥＴ２６に流れる電流ｉ２の電流量、即ち、電源の高電位Ｖccに依存することとなる。従って、電源の高電位Ｖccが例えば電源電圧の変動等によって低くなった場合、これに追従するようにコンデンサ２１への充電電流ｉ１の電流量が減少する。逆に、電源の高電位Ｖccが高くなった場合、これに追従するようにコンデンサ２１への充電電流ｉ１の電流量が増大する。このため、結果として、電源の高電位Ｖccの変動に影響されることなく、コンデンサ２１への充電時間、即ち、点Ａにおける発振信号Ｓ２の周波数を安定化させることができる。【００２５】
また、このとき、コンパレータ２０の出力点Ｂの電圧レベルＶｂは電源の低電位ＧＮＤにほぼ等しくなっている。本実施形態では、例えば、分圧抵抗Ｒ２，Ｒ３は等しい抵抗値であり、帰還抵抗Ｒ４は各分圧抵抗Ｒ２（Ｒ３）の半分の抵抗値に設定されている。従って、図２（最上段のタイムチャート）に示すように、点Ｃの電圧レベルＶｃは１／４Ｖccであり、これがコンパレータ２０の正入力端子に与えられる。【００２６】
そして、コンデンサ２１への充電が進むに連れて点Ａの電圧レベルＶａが徐々に低下し上記１／４Ｖccを下回ると、コンパレータ２０の出力点Ｂの電圧レベルＶｂがハイレベルにレベル反転する（同図（上から２段目のタイムチャート）参照）。また、これに伴ってＦＥＴ２３がオフ状態となり、コンデンサ２１への充電が停止し放電が開始される。このとき、コンパレータ２０の出力点Ｂの電圧レベルＶｂは電源の高電位Ｖccにほぼ等しくなっている。従って、図２（最上段のタイムチャート）に示すように、点Ｃの電圧レベルＶｃは３／４Ｖccとなり、これがコンパレータ２０の正入力端子に与えられるようになる。【００２７】
その後、コンデンサ２１の放電が進むに連れて点Ａの電圧レベルＶａが徐々に上昇し上記３／４Ｖccを上回ると、再びコンパレータ２０がオフ状態となり（同図（上から２段目のタイムチャート）参照）、出力点Ｂの電圧レベルＶｂがローレベルにレベル反転する。このように、点Ａの電圧レベルＶａは、１／４Ｖccと３／４Ｖccとの間でレベル反転する三角波状に変化し、これが発振信号Ｓ２としてデューティ比制御回路１４のコンパレータ５０の正入力端子（第１ＦＥＴ５１のゲート）に与えられるのである。【００２８】
（２）デューティ比制御回路
デューティ比制御回路１４のコンパレータ５０は、その正入力端子に上記周波数制御回路１１からの発振信号Ｓ２が入力され、その負入力端子に切換回路１２からの接続点Ｅにおける電圧レベルＶｅが与えられる。ここで、本実施形態では、切換回路１２に日中点灯指示信号が与えられているとき、接続点Ｅの電圧レベルＶｅは図２（最上段のタイムチャート）に示すようなレベル（１／４Ｖccと３／４Ｖccとの間において１／４Ｖcc寄りのレベル）になるよう抵抗Ｒ７，Ｒ８の抵抗値が設定されている。より具体的には、ＰＷＭ信号Ｓ１のデューティ比が例えば２５％になるように調整されている。なお、図２（最上段のタイムチャート）に示すように、電源ノイズ等が発生していない正常時において発振信号Ｓ２レベルと電圧レベルＶｅとの大小関係が反転するタイミング（ディーティ比２５％に対応したタイミング）が、本発明でいう「所望のディーティ比に対応する正規のタイミング」であり、「次のレベル反転する時点」に相当する。【００２９】
そして、コンパレータ５０は、発振信号Ｓ２レベルが接続点Ｅの電圧レベルＶｅを上回っているとき、第１ＦＥＴ５１がオフ状態にあり、コンパレータ５０の出力点Ｆの電圧レベルＶｆはハイレベルになる。一方、発振信号Ｓ２レベルが接続点Ｅの電圧レベルＶｅを下回ると、第１ＦＥＴ５１はオン動作し、コンパレータ５０の出力点Ｆの電圧レベルＶｆはローレベルにレベル反転する。これにより、コンパレータ５０の出力点Ｆの電圧レベルＶｆは、図２（上から４段目のタイムチャート）に示すように矩形波状のパルス波形となる。【００３０】
ところで、切換回路１２から与えられる基準信号Ｓ３レベル（接続Ｅの電圧レベルＶｅ）は、例えば車両の加減速時のノイズ等によって変動が生じることがある。そうすると、発振信号Ｓ２レベルと基準信号Ｓ３レベルとのレベル反転時においてチャタリングが発生し（図２（上から４，５段目のタイムチャート）参照）、ＰＷＭ信号Ｓ１のデューティ比が変動し、日中点灯に対して安定したＰＷＭ制御が行えなくなるおそれがある。【００３１】
そこで、本実施形態では、前述したように、コンパレータ５０に第１及び第２の短絡用ＦＥＴ５５，５６を設けたのである。このうち、第１短絡用ＦＥＴ５５は、ＮＡＮＤ回路５８から、ＮＯＴ回路２２の出力Ｄの電圧レベルＶｄとＮＯＴ回路５７の出力点Ｈの電圧レベルＶｈとが共にハイレベルのときにローレベル信号を受けてオン動作し、それ以外のときにハイレベル信号を受けてオフ状態となる。つまり、第１短絡用ＦＥＴ５５は、図２（上から６段目のタイムチャート）に示すように、発振信号Ｓ２レベルが基準信号Ｓ３レベルを下回った時点から、その後に発振信号Ｓ２の増減傾向が反転（減少傾向から増加傾向への反転）した時点までの期間はオン動作（短絡動作）し、それ以外の期間はオフ状態（非短絡状態）となる。【００３２】
これにより、発振信号Ｓ２レベルが基準信号Ｓ３レベルを下回った時点で、第１短絡用ＦＥＴ５５によって正入力端子側の第１ＦＥＴ５１のドレイン−ソース間が短絡される。そして、この第１ＦＥＴ５１と連なるＦＥＴ５３とカレントミラー回路を構成するＦＥＴ５４に対してより大きな電流が流れる。このため、このときにたとえ基準信号Ｓ３レベルに変動が生じていてもコンパレータ５０の出力点Ｆの電圧レベルＶｆをローレベルに強制的に維持しレベル反転を禁止することができる。このようなコンデンサ２１の充電時には、点Ａの電圧レベルＶａが下降し、第１ＦＥＴ５１に流れる電流が増加傾向にあり、この第１ＦＥＴ５１に流れる電流（発振信号Ｓ２レベルに応じた電流）がＦＥＴ５３，５４に流れる。そして、第１短絡用ＦＥＴ５５がオンされると、第１短絡用ＦＥＴ５５のオフ時に第１ＦＥＴ５１に流れていた上記電流よりも大きな電流がＦＥＴ５３，５４に流れるようになる。これは、コンパレータ５０において基準信号Ｓ３レベルと比較すべきレベルを、発振信号Ｓ２レベルにかかわらず、出力点Ｆの電圧レベルＶｆがレベル反転しないレベルに変更することを意味し、本発明でいう「発振信号及び基準信号のいずれか一方の信号レベルにかかわらず、比較回路において他方の信号レベルと比較すべきレベルを出力信号がレベル反転し得ないレベルに変更する」ことに相当する。【００３３】
一方、第２短絡用ＦＥＴ５６は、ＮＡＮＤ回路５９から、コンパレータ２０の出力点Ｂの電圧レベルＶｂとＮＯＴ回路５７の入力点Ｆの電圧レベルＶｆとが共にハイレベルのときにローレベル信号を受けてオン動作し、それ以外のときにハイレベル信号を受けてオフ状態となる。つまり、図２（上から７段目のタイムチャート）に示すように、第２短絡用ＦＥＴ５６は、発振信号Ｓ２レベルが基準信号Ｓ３レベルを上回った時点から、その後に発振信号Ｓ２の増減傾向が反転（増加傾向から減少傾向への反転）した時点までの期間はオン動作（短絡動作）し、それ以外の期間はオフ状態（非短絡状態）となる。【００３４】
これにより、発振信号Ｓ２レベルが基準信号Ｓ３レベルを上回った時点で、第２短絡用ＦＥＴ５６によって負入力端子側の第２ＦＥＴ５２のドレイン−ソース間が短絡される。このため、このときにたとえ基準信号Ｓ３レベルに変動が生じていてもコンパレータ５０の出力点Ｆの電圧レベルＶｆをハイレベルに強制的に維持しレベル反転を禁止することができる。このようなコンデンサ２１の放電時には、点Ａの電圧レベルＶａが上昇し、第１ＦＥＴ５１に流れる電流が減少傾向にある一方で、第２ＦＥＴ５２には基準信号Ｓ３レベルに応じた電流が流れている。そして、第２短絡用ＦＥＴ５６がオンされると、第２短絡用ＦＥＴ５６のオフ時に第２ＦＥＴ５２に流れていた上記電流よりも大きな電流が第２短絡用ＦＥＴ５６を介して流れるようになる。これは、コンパレータ５０において発振信号Ｓ２レベルと比較すべきレベルを、基準信号Ｓ３レベルにかかわらず、出力点Ｆの電圧レベルＶｆがレベル反転しないレベルに変更することを意味し、本発明でいう「発振信号及び基準信号のいずれか一方の信号レベルにかかわらず、比較回路において他方の信号レベルと比較すべきレベルを出力信号がレベル反転し得ないレベルに変更する」ことに相当する。また、以上より、ＮＡＮＤ回路５８，５９が、本発明の「増減反転検知回路」、「短絡制御回路」として機能し、第１及び第２の短絡用ＦＥＴ５５，５６とともに、本発明の「レベル反転禁止回路」を構成している。【００３５】
（３）切換回路及び漏れ電流カット回路
上記では、日中点灯時の動作について説明したが、夜間点灯に切り換える場合は、切換回路１２に対して夜間点灯指示信号が与えられることで、トランジスタ３０がオフ状態となり、トランジスタ３１がオン状態となる。これにより、図２（最上段のタイムチャート）右側に示すように、基準信号Ｓ３レベル（接続Ｅの電圧レベルＶｅ）が電源の高電位Ｖccとほぼ同じレベルになる。従って、基準信号Ｓ３レベルが発振信号Ｓ２レベルを常に上回ることになり、もってデューティ比１００％の夜間点灯が実行されるのである。【００３６】
また、ヘッドライトを点灯させない場合は、切換回路１２のトランジスタ３０，３１が共にオフ状態となる。このとき、ＦＥＴ２５もオフ状態となるから、非点灯時における電源８０からの漏れ電流をカットすることができる。【００３７】
このように本実施形態では、切換回路１２のスイッチ制御によって、ヘッドライドの夜間点灯と日中点灯の切り換え、及び、ヘッドライト非点灯時の漏れ電流カットを実行することができるのである。【００３８】
３．本実施形態の効果
（１）本実施形態によれば、レベル反転禁止回路としての第１及び第２の短絡用ＦＥＴ５５，５６によって、出力信号Ｓ４（出力信号Ｓ４’）がレベル反転した時点からその反転状態が維持され、その後に発振信号Ｓ２の増減傾向が反転した時点でそのレベル反転禁止が自動で解除される。これにより、例えば車両の加速時のノイズ等によって基準信号Ｓ３レベルに変動が生じる場合でもチャタリングを防止できる。また、本実施形態では、ヒステリシスコンパレータを利用した従来構成とは異なり、基準信号Ｓ３レベルは、主として切換回路１２に設けられた分圧抵抗Ｒ７，Ｒ８によって定まり、コンパレータ５０内の抵抗成分の影響を実質的に受けない構成となっている。しかも、分圧抵抗Ｒ７，Ｒ８は外付けとされており、ＰＷＭ信号生成回路１０の製造後でも適切な抵抗値のものにすることが可能となっている。従って、回路定数の製造要因によるばらつきがある場合でも安定したデューティ比のＰＷＭ信号Ｓ１を生成することができる（図２（最下段のタイムチャート）参照）。【００３９】
（２）また、ＮＡＮＤ回路５８は、発振信号Ｓ２レベルが基準信号Ｓ３レベルを下回った後、当該発振信号Ｓ２の増減傾向が反転した時点を検知し、この検知タイミングで第１短絡用ＦＥＴ５５の短絡動作を解除する、即ち、レベル反転禁止を解除する。一方、ＮＡＮＤ回路５９は、発振信号Ｓ２レベルが基準信号Ｓ３レベルを上回った後、当該発振信号Ｓ２の増減傾向が反転した時点を検知し、この検知タイミングで第２短絡用ＦＥＴ５６の短絡動作を解除する、即ち、レベル反転禁止を解除する。従って、タイマーなどを用いることなく、レベル反転禁止の解除を行うことができる。【００４０】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記ＦＥＴ２３〜２５，５１〜５６は、バイポーラトランジスタであってもよい。【００４１】
（２）また、トランジスタ３０，３１は、例えばＦＥＴなどのユニポーラトランジスタであってもよい。【００４２】
（３）レベル反転禁止回路として、上記実施形態の構成以外に、例えば、コンパレータ５０に与えられる基準信号Ｓ３レベル或いは発振信号Ｓ２レベルを強制的にプルアップ或いはプルダウンさせる構成であってもよい。【００４３】
（４）上記実施形態では、比較回路としてコンパレータ５０を利用した構成としたが、これに限らず、オペアンプを利用した構成であってもよい。この場合、オペアンプ内のプッシュプル回路を構成する１対のスイッチ素子に対して本発明の短絡用スイッチ素子をそれぞれ並列接続すればよい。【００４４】
（５）上記実施形態では、プルダウン（コンデンサ２１の低電位端の電位に基づく発振信号を出力）タイプの発振回路を採用したが、プルアップ（コンデンサ２１の高電位端の電位に基づく発振信号を出力）タイプを採用したものであってもよい。但し、上記実施形態のように、プルダウンタイプで、その発振レベルの低電位側に基準信号を設定する構成であれば、この部分では発振信号の波形は急峻であるため、チャタリングが発生し得る時間を短くすることができるという利点がある。【００４５】
（６）上記実施形態とは異なり、例えば、発振信号レベルが基準信号レベルを超えた時点で、基準信号レベルにかかわらず、比較回路において発振信号レベルと大小比較すべきレベルを当該発振信号レベルよりも確実に低いレベルに強制的に変更する構成や、発振信号レベルが基準信号レベルを下回った時点で、発振信号レベルにかかわらず、比較回路において基準信号レベルと大小比較すべきレベルを当該基準信号レベルよりも確実に低いレベルに強制的に変更する構成であってもよい。
【図１】
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【図２】
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【図３】
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