(57)【特許請求の範囲】
【請求項１】
内部電極層と内側誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の両端面に配置され、外側誘電体層からなる外層部と、から形成される素子本体を有する積層型電子部品であって、
前記内部電極層は、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成されており、
前記内部電極層が露出している一対の端面において、前記外層部に対して、前記内層部が前記素子本体の外側に向かって突き出ている積層型電子部品であって、
前記内部電極層は電極ペースト膜からなり、
前記電極ペースト膜は、導電体粒子と、平均粒子径が前記電極ペースト膜の平均厚みの１／１０以上であるセラミック粉末（第１共材）と、を少なくとも有する導電体ペーストを用いて形成され、
前記導電体ペースト中における、前記第１共材の含有量が、前記導電体粒子１００重量部に対して、１重量部より多く、１２重量部未満であることを特徴とする積層型電子部品。
【請求項２】
前記内層部の突き出し方向における、前記外層部の長さをα、前記外層部に対する前記内層部の突き出し長さをβとした場合に、下記式（１）により定義される内層部の突き出し率が、前記内層部が突き出た一対の端面のうち少なくとも一方の端面において、８１２〜５１７８ｐｐｍの範囲となっている請求項１に記載の積層型電子部品。
内層部の突き出し率［ｐｐｍ］＝（突き出し長さβ／外層部の長さα）×１，０００，０００  …（１）
【請求項３】
前記内部電極層が露出している一対の端面には、一対の端子電極が形成されている請求項１または２に記載の積層型電子部品。
【請求項４】
前記導電体ペーストには、平均粒子径が前記電極ペースト膜の平均厚みに対して１／１０未満であるセラミック粉末（第２共材）が含まれている請求項１〜３のいずれかに記載の積層型電子部品。
【請求項５】
前記導電体ペースト中における、前記第２共材の含有量が、前記導電体粒子１００重量部に対して、５〜３０重量部である請求項４に記載の積層型電子部品。
【請求項６】
内部電極層と内側誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の両端面に配置され、外側誘電体層からなる外層部と、から形成される素子本体を有する積層型電子部品を製造する方法であって、
前記内部電極層を、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成するとともに、
前記内部電極層を露出させた一対の端面において、前記外層部に対して、前記内層部を前記素子本体の外側に向かって突き出させる積層型電子部品の製造方法であって、
焼成後に内側誘電体層となる内側グリーンシート上に、焼成後に内部電極層となる電極ペースト膜を形成する工程と、
前記電極ペースト膜を形成した内側グリーンシートを積層して、焼成後に前記内層部となる積層体を形成する工程と、
前記積層体の積層方向の両端面に、焼成後に外側誘電体層となる外側グリーンシートを積層して、グリーンチップを得る工程と、
前記グリーンチップを焼成し、素子本体を得る工程と、を有し、
前記電極ペースト膜は、導電体粒子と、平均粒子径が前記電極ペースト膜の平均厚みの１／１０以上であるセラミック粉末（第１共材）と、を少なくとも有する導電体ペーストを用いて形成され、
前記導電体ペースト中における、前記第１共材の含有量が、前記導電体粒子１００重量部に対して、１重量部より多く、１２重量部未満であることを特徴とする積層型電子部品の製造方法。
【請求項７】
前記内部電極層を露出させた一対の端面に、端子電極ペーストを塗布し、一対の端子電極を形成する請求項６に記載の積層型電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサなどの積層型電子部品、およびその製造方法に係り、誘電体層および内部電極層を薄層化した場合においても、クラック発生率が低く、製品間における静電容量のばらつきの低減された積層型電子部品、およびその製造方法に関する。
【背景技術】
【０００２】
積層型電子部品としての積層セラミックコンデンサは、小型、大容量、高信頼性の電子部品として広く利用されており、１台の電子機器の中で使用される個数も多数にのぼる。
【０００３】
このような積層セラミックコンデンサは、通常、次のような方法で製造される。まず、誘電体粉末、バインダ（アクリル系樹脂、ブチラール系樹脂など）、有機溶剤（トルエン、ＭＥＫ）を含む誘電体ペーストを準備する。次に、ＰＥＴ製フィルム上に、この誘電体ペーストをドクターブレード法などによりシート化、さらにその上に、導電体ペーストを印刷して、内部電極を有するセラミックグリーンシートを形成する。
【０００４】
そして、このセラミックグリーンシートを複数積層し、この積層体の積層方向の上側および下側に、内部電極が形成されない外層部分を形成し、これをチップ状に切断してグリーンチップとする。そして、このグリーンチップを焼成後、最後に、端子電極を形成して製造される（たとえば、特許文献１）。なお、内部電極が形成されない外層部分は、コンデンサ素子内部を保護するために形成される部分であり、通常、その厚みは、数十μｍ〜数百μｍ程度とされる。
【０００５】
ところで、近年、機器の小型・高性能化にともない、積層セラミックコンデンサに対する更なる小型化、大容量化、低価格化、高信頼性化への要求はますます厳しくなっている。
【０００６】
このような小型化および高容量化を進めるために、誘電体層および内部電極層の厚みを薄くし（薄層化）、かつそれらを可能な限り多く積層する（多層化）ことが行われている。しかしながら、薄層化・多層化を行うと、誘電体層と内部電極層との間の界面が増加するなどの理由により、クラックが発生し易くなるという問題や、内部電極層と端子電極との接合が不十分となり、製品間の静電容量のばらつきが大きくなってしまうという問題があった。
【０００７】
【特許文献１】特開平９−１２９４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような実状に鑑みてなされ、誘電体層および内部電極層を薄層化した場合においても、クラック発生率が低く、製品間における静電容量のばらつきの低減された積層セラミックコンデンサなどの積層型電子部品、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者等は、上記目的を達成するために、鋭意検討を行った結果、内部電極層を露出させ、端子電極を形成するための端面において、内部電極層を有する内層部を、内部電極層の形成されていない外層部よりも、外側に突き出させることにより、上記目的を達成できることを見出し、本発明を完成させるに至った。
【００１０】
すなわち、本発明の積層型電子部品は、
内部電極層と内側誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の両端面に配置され、外側誘電体層からなる外層部と、から形成される素子本体を有する積層型電子部品であって、
前記内部電極層は、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成されており、
前記内部電極層が露出している一対の端面において、前記外層部に対して、前記内層部が前記素子本体の外側に向かって突き出ていることを特徴とする。
【００１１】
本発明の積層型電子部品において、好ましくは、前記内層部の突き出し方向における、前記外層部の長さをα、前記外層部に対する前記内層部の突き出し長さをβとした場合に、下記式（１）により定義される内層部の突き出し率が、前記内層部が突き出た一対の端面のうち少なくとも一方の端面において、５００〜５５００ｐｐｍの範囲となっている。
内層部の突き出し率［ｐｐｍ］＝（突き出し長さβ／外層部の長さα）×１，０００，０００  …（１）
本発明においては、前記内層部が突き出た一対の端面のうち少なくとも一方の端面において、突き出し率が上記範囲となっていることが好ましいが、前記内層部が突き出た一対の端面のうち両方の端面において、突き出し率が上記範囲となっていることがより好ましい。
【００１２】
本発明の積層型電子部品において、好ましくは、前記内部電極層が露出している一対の端面には、一対の端子電極が形成されている。端子電極を形成するための端面（内部電極層が表面に露出した端面）を、上記のような構成とすることにより、端子電極を良好に形成することができ、端子電極と内部電極層との間における接触不良等に起因する容量ばらつき（製品間における、静電容量のばらつき）を低減することができる。
【００１３】
本発明の積層型電子部品の製造方法は、
内部電極層と内側誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の両端面に配置され、外側誘電体層からなる外層部と、から形成される素子本体を有する積層型電子部品を製造する方法であって、
前記内部電極層を、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成するとともに、
前記内部電極層を露出させた一対の端面において、前記外層部に対して、前記内層部を前記素子本体の外側に向かって突き出させることを特徴とする。
【００１４】
本発明の製造方法において、好ましくは、前記内部電極層を露出させた一対の端面に、端子電極ペーストを塗布し、一対の端子電極を形成する。
【００１５】
本発明の製造方法において、好ましくは、焼成後に内側誘電体層となる内側グリーンシート上に、焼成後に内部電極層となる電極ペースト膜を形成する工程と、
前記電極ペースト膜を形成した内側グリーンシートを積層して、焼成後に前記内層部となる積層体を形成する工程と、
前記積層体の積層方向の両端面に、焼成後に外側誘電体層となる外側グリーンシートを積層して、グリーンチップを得る工程と、
前記グリーンチップを焼成し、素子本体を得る工程と、を有し、
前記電極ペースト膜は、導電体粒子と、平均粒子径が前記電極ペースト膜の平均厚みの１／１０以上であるセラミック粉末と、を少なくとも有する導電体ペーストを用いて形成される。
【００１６】
本発明の製造方法において、好ましくは、前記導電体ペースト中における、前記セラミック粉末の含有量が、前記導電体粒子１００重量部に対して、１重量部より多く、１２重量部未満である。
【００１７】
本発明に係る積層型電子部品としては、特に限定されないが、積層セラミックコンデンサ、圧電素子、チップインダクタ、チップバリスタ、チップサーミスタ、チップ抵抗、その他の表面実装チップ型電子部品（ＳＭＤ）などが例示される。
【発明の効果】
【００１８】
本発明によれば、端子電極を形成するための内部電極層を露出させた端面において、内部電極層と内側誘電体層とが交互に積層された内層部を、内部電極層が形成されていない外層部よりも、突き出すような構成とする。そのため、内部電極層を露出した端面に、端子電極を良好に形成することができる。そして、その結果、端子電極と内部電極層との間における接触不良等に起因する、製品間における静電容量のばらつきを低減することができる。
【００１９】
好ましくは、内部電極層の突き出し率を上記所定範囲内とすることにより、内部電極層および誘電体層の厚みを薄層化した場合においても、クラック発生率を低く抑えることができる。そのため、高容量かつ信頼性の高い積層型電子部品を提供することができる。
【００２０】
なお、従来においては、内層部は、外層部に対して、突き出ないような構成とすることが好ましいと考えられていた。しかしながら、従来においては、端子電極の形成不良により、製品間における静電容量のばらつきが大きくなるという問題があり、特にこの問題は、誘電体層および内部電極層を薄層化・多層化した場合に顕著であった。これに対して、本発明は、内層部が、外層部に対して突き出ている構成とすることにより、誘電体層および内部電極層を薄層化・多層化した場合においても、製品間における静電容量のばらつきや、クラック発生率を有効に改善するものである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層セラミックコンデンサの断面図、
図２は端子電極を形成する前のコンデンサ素子本体の断面図である。
【００２２】
積層セラミックコンデンサ
図１に示すように、本発明の一実施形態に係る積層セラミックコンデンサ１は、内側誘電体層２と内部電極層３とが交互に積層された構成のコンデンサ素子本体１０を有する。このコンデンサ素子本体１０の両側端部には、素子本体１０の内部で交互に配置された内部電極層３と各々導通する一対の端子電極４，４が形成してある。内部電極層３は、各側端面がコンデンサ素子本体１０の対向する２端部の表面に交互に露出するように積層してある。一対の端子電極４，４は、コンデンサ素子本体１０の両端部に形成され、交互に配置された内部電極層３の露出端面に接続されて、コンデンサ回路を構成する。
【００２３】
そして、コンデンサ素子本体１０において、内部電極層３および内側誘電体層２の積層方向の両外側端部には、外側誘電体層２０が配置してあり、素子本体１０の内部を保護している。すなわち、コンデンサ素子本体１０は、複数の内部電極層３および内側誘電体層２が積層された内層部１００と、この内層部１００の両外側に位置し、外側誘電体層２０から形成される一対の外層部２００とからなる。
【００２４】
コンデンサ素子本体１０の形状に特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよいが、通常、縦（０．４〜５．６ｍｍ）×横（０．２〜５．０ｍｍ）×高さ（０．２〜２．５ｍｍ）程度である。
【００２５】
誘電体層２および２０
内側誘電体層２および外側誘電体層２０は、誘電体磁器組成物で構成される。誘電体層２，２０を構成する誘電体磁器組成物の組成は、特に限定されないが、たとえば、｛（Ｂａ（１−ｘ−ｙ）  Ｃａｘ Ｓｒｙ  ）Ｏ｝Ａ  （Ｔｉ（１−ｚ）  Ｚｒｚ  ）Ｂ  Ｏ２ で表される誘電体酸化物を含む主成分を有するものが挙げられる。なお、Ａ，Ｂ，ｘ，ｙ，ｚは、いずれも任意の範囲である。誘電体磁器組成物中に主成分と共に含まれる副成分としては、Ｓｒ，Ｙ，Ｇｄ，Ｔｂ，Ｄｙ，Ｖ，Ｍｏ，Ｈｏ，Ｚｎ，Ｃｄ，Ｔｉ，Ｓｎ，Ｗ，Ｂａ，Ｃａ，Ｍｎ，Ｍｇ，Ｃｒ，Ｓｉ，およびＰの酸化物から選ばれる１種類以上を含む副成分が例示される。
【００２６】
副成分を添加することにより、主成分の誘電特性を劣化させることなく低温焼成が可能となり、内側誘電体層２を薄層化した場合の信頼性不良を低減することができ、長寿命化を図ることができる。ただし、本発明では、各誘電体層２，２０を構成するセラミック粒子の組成は、上記に限定されるものではない。
【００２７】
内側誘電体層２の積層数や厚み等の諸条件は、目的や用途に応じ適宜決定すればよいが、本実施形態では、内側誘電体層２の厚みは、好ましくは０．５μｍ〜５μｍ、より好ましくは０．５〜２．０μｍである。また、外側誘電体層２０の厚みは、たとえば１００μｍ〜数百μｍ程度である。
【００２８】
内部電極層３
内部電極層３に含有される導電材は特に限定されないが、誘電体層２，２０の構成材料として、耐還元性を有する材料を使用する場合には、卑金属を用いることができる。導電材として用いる卑金属としては、Ｎｉ、Ｃｕ、Ｎｉ合金またはＣｕ合金が好ましい。内部電極層３の主成分をＮｉにした場合には、誘電体が還元されないように、低酸素分圧（還元雰囲気）で焼成するという方法がとられている。
【００２９】
内部電極層３の厚さは用途等に応じて適宜決定すればよいが、通常、０．５〜５μｍ、特に１〜２．５μｍ程度であることが好ましい。
【００３０】
内層部１００と外層部２００との関係
図２に示すように、本実施形態においては、内側誘電体層２および内部電極層３を交互に積層することにより構成される内層部１００が、外側誘電体層２０から構成される外層部２００に対して、素子本体１０から外側に向かって突き出した構成となっている。なお、図２は、図１に示す端子電極４，４を形成していない状態における素子本体１０を示す図であり、また、図２における、内層部１００が突き出している端面は、端子電極４，４が形成される端面である。
【００３１】
本実施形態は、内層部１００と、外層部２００との関係をこのような関係とする点に最大の特徴を有し、内層部１００を、外層部２００に対して、突き出させることにより、積層セラミックコンデンサの容量ばらつき（製品間における静電容量ばらつき）を低減することができる。この理由としては、内層部１００が、外層部２００に対して突き出していることにより、端子電極用ペーストを用いて端子電極４を形成する際に、端子電極４を良好に形成できることによると考えられる。
【００３２】
本実施形態においては、内層部１００の外層部２００に対する突き出し率（突き出し量）は、以下の範囲とすることが好ましい。
すなわち、図２に示すように、内層部１００の突き出し方向における、外層部２００の長さをα［ｍｍ］、外層部２００に対する内層部１００の突き出し長さをβ［ｍｍ］とした場合に、下記式（１）により定義される内層部１００の突き出し率が、好ましくは５００〜５５００ｐｐｍであり、より好ましくは１５００〜４５００ｐｐｍである。
内層部の突き出し率［ｐｐｍ］＝（突き出し長さβ／外層部の長さα）×１，０００，０００  …（１）
【００３３】
内層部１００の突き出し率が低すぎると（すなわち、内層部の突き出しが少ないと）、容量ばらつきの低減効果が得られなくなる傾向にある。一方、突き出し率が高すぎると（すなわち、内層部が突き出し過ぎていると）、内側誘電体層２および内部電極層３を薄層化した場合に、クラックの発生率が高くなる傾向にあり、信頼性が低下してしまう。なお、内層部１００が突き出ている端面のうちの一方の端面（たとえば、図２中において、突き出し長さβを図示した端面）と、これと向かい合う他方の端面とは、ぞれぞれ略同じ突き出し率となっていても良いし、あるいは、異なっていても良い。また、本実施形態では、内層部１００が突き出ている端面のうち、いずれかの端面の突き出し率が上記範囲内となっていれば良く、たとえば、一方の端面については、突き出し率が上記範囲外となっていても良いが、特に、いずれの端面においても突き出し率が上記範囲内となっていることがより好ましい。
【００３４】
端子電極４
端子電極４に含有される導電材は特に限定されないが、通常、ＣｕやＣｕ合金あるいはＮｉやＮｉ合金等を用いる。なお、ＡｇやＡｇ−Ｐｄ合金等も、もちろん使用可能である。なお、本実施形態では、安価なＮｉ，Ｃｕや、これらの合金を用いることができる。
端子電極４の厚さは用途等に応じて適宜決定されればよいが、通常、１０〜５０μｍ程度であることが好ましい。
【００３５】
積層セラミックコンデンサの製造方法
次に、本発明の一実施形態に係る積層セラミックコンデンサの製造方法について説明する。
本実施形態の積層セラミックコンデンサは、まず、図２に示すように、内部電極層３を露出させた端面において、内層部１００が、外層部２００に対して突き出した構成の素子本体１０を得て、次いで、この端面に端子電極４を形成することにより製造すれば良く、特にその方法は限定されないが、以下にその製造方法の一例を説明する。
【００３６】
（１）まず、焼成後に図２に示す内側誘電体層２を構成することになるセラミックグリーンシート（内側グリーンシート）を製造するために、内側グリーンシート用ペーストを準備する。
内側グリーンシート用ペーストは、誘電体原料を塗料化することにより調製される。内側グリーンシート用ペーストは、誘電体原料と有機ビヒクルとを混練した有機系の塗料であってもよく、水系の塗料であってもよい。
【００３７】
誘電体原料としては、複合酸化物や酸化物となる各種化合物、たとえば炭酸塩、硝酸塩、水酸化物、有機金属化合物などから適宜選択され、混合して用いることができる。誘電体原料は、通常、平均粒子径が０．４μｍ以下、好ましくは０．１〜０．３μｍ程度の粉体として用いられる。なお、内側グリーンシートをきわめて薄いものとするためには、グリーンシート厚みよりも細かい粉体を使用することが望ましい。
【００３８】
有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、ターピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。
【００３９】
また、内側グリーンシート用ペーストを水系の塗料とする場合には、水溶性のバインダや分散剤などを水に溶解させた水系ビヒクルと、誘電体原料とを混練すればよい。水系ビヒクルに用いる水溶性バインダは特に限定されず、たとえば、ポリビニルアルコール、セルロース、水溶性アクリル樹脂などを用いればよい。
【００４０】
（２）次いで、図２に示す内部電極層３を形成するための導電体ペーストを準備する。本実施形態では、内部電極層３を形成するための導電体ペーストとして、導電体粒子と、共材としてのセラミック粉末と、上記した有機ビヒクルと、を混練して調製されるペーストを使用する。
【００４１】
導電体粒子としては、上記した各種導電性金属や合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等が挙げられる。特に、主成分をＮｉとした粒子を使用することが好ましく、より好ましくはＮｉ含有量が９０重量％以上の粒子、さらに好ましくはＮｉ含有量が９５重量％以上の粒子を使用する。なお、導電体粒子の平均粒子径は、好ましくは０．１μｍ〜０．７μｍ、より好ましくは０．１μｍ〜０．３μｍである。
【００４２】
本実施形態では、上記共材として用いられるセラミック粉末として、平均粒子径［μｍ］が、焼成前の電極ペースト膜の平均厚み［μｍ］に対して、１／１０以上であるセラミック粉末（以下、適宜、第１共材という）を少なくとも用いることが好ましい。導電体ペースト中における、上記第１共材の含有量は、導電体粒子１００重量部に対して、好ましくは１重量部より多く、１２重量部未満であり、より好ましくは３重量部〜９重量部である。
【００４３】
導電体ペーストに、このように比較的に大きな粒径を有する第１共材を含有させ、さらにその添加量を制御することにより、内側誘電体層２および内部電極層３を薄層化した場合においても、クラックの発生率を低く抑えることができ、さらには、図２に示す外層部２００に対する内層部１００の突き出し率を制御することができる。
【００４４】
なお、この理由としては、必ずしも明らかではないが、次の理由によると考えられる。
すなわち、このように比較的に大きな粒径を有する第１共材を含有している導電体ペーストを使用することにより、この第１共材が、焼成後において内部電極層３と、内側誘電体層２の界面付近で焼結することにより、アンカー効果を発揮し、その結果として、クラックの発生率が低下すると考えられる。
また、比較的に大きな粒径を有する第１共材を添加することにより、焼成後の内部電極層３の密度が低くなり、その結果、内部電極層３を含む内層部１００が収縮し易くなり、内層部１００の突き出し率が低下すると考えられる。
【００４５】
第１共材の含有量が少なすぎると、クラックが発生し易くなる傾向にある。一方、第１共材の含有量が多すぎると、内層部１００の突き出し率が高くなってしまい、容量ばらつきが悪化する傾向にある。
【００４６】
なお、第１共材としては、平均粒子径が焼成前の電極ペースト膜の平均厚みに対して１／１０以上のものであれば良く、特に限定されないが、電極ペースト膜の平均厚みに対して１／５〜１／３の範囲のものを用いることが特に好ましい。また、その平均粒子径は、好ましくは０．２〜０．５μｍである。
【００４７】
また、本実施形態においては、導電体ペーストに含有させる共材として、平均粒子径が電極ペースト膜の平均厚みに対して１／１０以上である第１共材に加えて、必要に応じて平均粒子径が電極ペースト膜の平均厚みに対して１／１０未満であるセラミック粉末（以下、適宜、第２共材という）を使用しても良い。第２共材は、主に、焼成過程における、導電体粒子の粒成長に起因する内部電極層の球状化を防止する効果を奏する。そして、内部電極層の球状化を防止することにより、静電容量の低下を有効に防止することができる。なお、この第２共材は、内層部１００の突き出し率に対する影響率は低いと考えられる。
【００４８】
導電体ペースト中における、比較的に小さな粒径を有する第２共材の含有量は、導電体粒子１００重量部に対して、好ましくは５〜３０重量部であり、より好ましくは１０〜２０重量部である。第２共材の含有量が少なすぎると、上述した効果が得られなくなる傾向にあり、一方、多すぎると、焼成後の内部電極層３の被覆率が低下してしまい、その結果、静電容量が低下してしまう傾向にある。
【００４９】
また、第２共材としては、平均粒子径が焼成前の電極ペースト膜の平均厚みに対して１／１０未満のものであれば良く、特に限定されないが、電極ペースト膜の平均厚みに対して１／１２〜１／４０の範囲のものを用いることが特に好ましい。また、その平均粒子径は、好ましくは０．０３〜０．２μｍである。
【００５０】
なお、上記第１共材、第２共材としては、セラミック粉末から構成されているものであれば良く、特に限定されないが、内側グリーンシート用ペーストに使用される誘電体原料と同様の組成を有する誘電体材料を使用することが好ましい。
【００５１】
有機ビヒクルとしては、上記した内側グリーンシート用ペーストと同様のものを使用すればよい。
【００５２】
（３）上記にて調製した内側グリーンシート用ペースト、および導電体ペーストを使用して、焼成後に内側誘電体層２となる内側グリーンシートと、焼成後に内部電極層３となる電極ペースト膜と、を交互に積層し、焼成後に内層部１００となる内層部用積層体を製造する。
【００５３】
具体的には、まず、ドクターブレード法などにより、支持体としてのキャリアシート上に、内側グリーンシートを形成する。内側グリーンシートは、キャリアシート上に形成された後に乾燥される。内側グリーンシートの乾燥温度は、好ましくは５０〜１００℃であり、乾燥時間は、好ましくは１〜２０分である。乾燥後の内側グリーンシートの厚みは、乾燥前に比較して、５〜２５％の厚みに収縮する。
【００５４】
次いで、上記にて形成した内側グリーンシートの表面に、導電体ペーストを用いて、電極ペースト膜を所定パターンで形成し、電極ペースト膜を有する内側グリーンシートを得る。そして、得られた電極ペースト膜を有する内側グリーンシートを交互に積層し、内層部用積層体を得る。なお、電極ペースト膜の形成方法としては、特に限定されないが、印刷法、転写法などが例示される。
【００５５】
（４）次いで、上記にて得られた内層部用積層体の積層方向の外側両端部に、焼成後に外側誘電体層２０となる外側グリーンシートを単層または複層で積層する。外側グリーンシートは、外側グリーンシート用ペーストを用いて、支持体としてのキャリアシート上に形成したのちに、キャリアシートを剥離することにより製造される。外側グリーンシートは、好ましくは１０〜１００μｍ、より好ましくは１０〜３０μｍ程度の厚みで形成される。なお、外側グリーンシート用ペーストは、上述した内側グリーンシート用ペーストと同様にして製造すれば良い。
【００５６】
その後、このようにして得られた積層体を、所定のサイズに切断し、グリーンチップとした後、脱バインダ処理および焼成を行い、さらに、内側誘電体層２および外側誘電体層２０を再酸化させるため熱処理することにより、図２に示すコンデンサ素子本体１０を得る。
【００５７】
脱バインダ処理は、内部電極層３を形成するための導電体ペースト中の導電体の種類に応じて適宜決定すれば良いが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、脱バインダ雰囲気中の酸素分圧を１０−４５  〜１０５  Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると、脱バインダ効果が低下する。また酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。
【００５８】
また、それ以外の脱バインダ条件としては、昇温速度を好ましくは５〜３００℃／時間、より好ましくは１０〜１００℃／時間、保持温度を好ましくは１８０〜４００℃、より好ましくは２００〜３５０℃、温度保持時間を好ましくは０．５〜２４時間、より好ましくは２〜２０時間とする。また、焼成雰囲気は、空気もしくは還元性雰囲気とすることが好ましく、還元性雰囲気における雰囲気ガスとしては、たとえばＮ２  とＨ２  との混合ガスを加湿して用いることが好ましい。
【００５９】
グリーンチップ焼成時の雰囲気は、内部電極層用の導電体ペースト中の導電材の種類に応じて適宜決定されればよいが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、焼成雰囲気中の酸素分圧は、１０−７〜１０−３Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると、内部電極層の導電材が異常焼結を起こし、途切れてしまうことがある。また、酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。
【００６０】
また、焼成時の保持温度は、好ましくは１１００〜１４００℃、より好ましくは１２００〜１３８０℃、さらに好ましくは１２６０〜１３６０℃である。保持温度が前記範囲未満であると緻密化が不十分となり、前記範囲を超えると、内部電極層の異常焼結による電極の途切れや、内部電極層構成材料の拡散による容量温度特性の悪化、誘電体磁器組成物の還元が生じやすくなる。
【００６１】
これ以外の焼成条件としては、昇温速度を好ましくは５０〜５００℃／時間、より好ましくは２００〜３００℃／時間、温度保持時間を好ましくは０．５〜８時間、より好ましくは１〜３時間、冷却速度を好ましくは５０〜５００℃／時間、より好ましくは２００〜３００℃／時間とする。また、焼成雰囲気は還元性雰囲気とすることが好ましく、雰囲気ガスとしてはたとえば、Ｎ２  とＨ２  との混合ガスを加湿して用いることが好ましい。
【００６２】
還元性雰囲気中で焼成した場合、コンデンサ素子本体にはアニールを施すことが好ましい。アニールは、誘電体層を再酸化するための処理であり、これによりＩＲ寿命を著しく長くすることができるので、信頼性が向上する。
【００６３】
アニール雰囲気中の酸素分圧は、０．１Ｐａ以上、特に０．１〜１０Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると誘電体層の再酸化が困難であり、前記範囲を超えると内部電極層が酸化する傾向にある。
【００６４】
アニールの際の保持温度は、１１００℃以下、特に５００〜１１００℃とすることが好ましい。保持温度が前記範囲未満であると誘電体層の酸化が不十分となるので、ＩＲが低く、また、ＩＲ寿命が短くなりやすい。一方、保持温度が前記範囲を超えると、内部電極層が酸化して容量が低下するだけでなく、内部電極層が誘電体素地と反応してしまい、容量温度特性の悪化、ＩＲの低下、ＩＲ寿命の低下が生じやすくなる。なお、アニールは昇温過程および降温過程だけから構成してもよい。すなわち、温度保持時間を零としてもよい。この場合、保持温度は最高温度と同義である。
【００６５】
これ以外のアニール条件としては、温度保持時間を好ましくは０〜２０時間、より好ましくは２〜１０時間、冷却速度を好ましくは５０〜５００℃／時間、より好ましくは１００〜３００℃／時間とする。また、アニールの雰囲気ガスとしては、たとえば、加湿したＮ２  ガス等を用いることが好ましい。
【００６６】
上記した脱バインダ処理、焼成およびアニールにおいて、Ｎ２  ガスや混合ガス等を加湿するには、例えばウェッター等を使用すればよい。この場合、水温は５〜７５℃程度が好ましい。
【００６７】
脱バインダ処理、焼成およびアニールは、連続して行なっても、独立に行なってもよい。これらを連続して行なう場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて焼成の際の保持温度まで昇温して焼成を行ない、次いで冷却し、アニールの保持温度に達したときに雰囲気を変更してアニールを行なうことが好ましい。一方、これらを独立して行なう場合、焼成に際しては、脱バインダ処理時の保持温度までＮ２  ガスあるいは加湿したＮ２  ガス雰囲気下で昇温した後、雰囲気を変更してさらに昇温を続けることが好ましく、アニール時の保持温度まで冷却した後は、再びＮ２  ガスあるいは加湿したＮ２  ガス雰囲気に変更して冷却を続けることが好ましい。また、アニールに際しては、Ｎ２  ガス雰囲気下で保持温度まで昇温した後、雰囲気を変更してもよく、アニールの全過程を加湿したＮ２  ガス雰囲気としてもよい。
【００６８】
このようにして得られたコンデンサ素子本体１０は、図２に示すように、内層部１００が、外層部２００に対して、素子本体１０から外側に向かって突き出した構成となっている。そして、この内層部１００が突き出ている端面に、端子電極用ペーストを印刷または転写して焼成し、端子電極４を形成する。端子電極用ペーストは、上記した導電体粉末、および有機ビヒクルを混練して調製すれば良い。また、端子電極用ペーストの焼成条件は、たとえば、加湿したＮ２  とＨ２  との混合ガス中で６００〜８００℃にて１０分間〜１時間程度とすることが好ましい。
【００６９】
本実施形態では、図２に示すように、外層部２００に対して、内層部１００が、素子本体１０から外側に向かって突き出た構成となっているため、素子本体１０の端面（特に、内層部１００の端面）に、端子電極用ペーストを均一に塗布することができ、結果として、端子電極４を良好に形成することができる。そのため、端子電極４と内部電極層３との間の接触不良等に起因する、製品間の静電容量のばらつきを低減させることができる。
【００７０】
なお、端子電極４を形成する際には、端面を平坦化させるために、バレル研磨やサンドブラストなどにより端面研磨を施しても良い。ただし、本実施形態では、内層部１００が突き出た構成としているため、この際の研磨量は０．１〜１μｍ程度と極微量で良く、研磨量が極微量でも、端子電極４を良好に形成することができる。
【００７１】
また、必要に応じ、上記にて形成した端子電極４の表面には、めっき等により被覆層を形成しても良い。
【００７２】
このようにして製造された本発明の積層セラミックコンデンサは、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。
【００７３】
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
【００７４】
たとえば、上述した実施形態では、本発明に係る積層型電子部品として積層セラミックコンデンサを例示したが、本発明に係る積層型電子部品としては、積層セラミックコンデンサに限定されず、上記構成を有するものであれば何でも良い。
【００７５】
また、図１に示す積層セラミックコンデンサを得るための製造方法についても、上記した方法に限定されず、図２に示すような素子本体１０を得られるような方法であれば何でも良い。
【実施例】
【００７６】
以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。
【００７７】
実施例１
まず、誘電体原料を作製するための出発原料として、平均粒子径０．２μｍの主成分原料（ＢａＴｉＯ３  ）と、副成分原料としてのＹ２  Ｏ３  、Ｖ２  Ｏ５  、ＣｒＯ、ＭｇＯ、ＳｉＯ２  およびＣａＯと、を準備した。次いで、準備した出発原料をボールミルにより１６時間湿式混合することにより、誘電体原料を調製した。
【００７８】
上記にて調製した誘電体原料：１００重量部と、アクリル樹脂：４．８重量部と、酢酸エチル：１００重量部と、ミネラルスピリット：６重量部と、トルエン：４重量部とをボールミルで混合してペースト化し、内側グリーンシート用ペーストおよび外側グリーンシート用ペーストを製造した。
【００７９】
次いで、平均粒子径０．２μｍのＮｉ粒子：１００重量部と粒径の大きな第１共材としてのＢａＴｉＯ３  （平均粒子径：０．５μｍ）：表１に示す量と、粒径の小さな第２共材としてのＢａＴｉＯ３  （平均粒子径：０．０５μｍ）：２０重量部と、有機ビヒクル（エチルセルロース８重量部をターピネオール９２重量部に溶解したもの）：４０重量部と、ターピネオール：１０重量部とを３本ロールにより混練してペースト化し、内部電極層を形成するための導電体ペーストを得た。
【００８０】
次いで、平均粒径０．５μｍのＣｕ粒子：１００重量部と、有機ビヒクル（エチルセルロース樹脂８重量部をターピネオール９２重量部に溶解したもの）：３５重量部およびターピネオール：７重量部とを混練してペースト化し、端子電極用ペーストを得た。
【００８１】
次いで、内側グリーンシート用ペーストを、ＰＥＴフィルム上に塗布、乾燥し、その上に内部電極層用の導電体ペーストを印刷して電極ペースト膜を形成し、ＰＥＴフィルムを剥離することにより、電極ペースト膜を有する内側グリーンシートを得た。一方、これとは別に、外側グリーンシート用ペーストを、ＰＥＴフィルム上に塗布、乾燥し、次いでＰＥＴフィルムを剥離することにより、外側グリーンシートを得た。
【００８２】
次いで、電極ペースト膜を有する内側グリーンシートと、外側グリーンシートとを積層、圧着して、積層体を得た。内部電極を有するシートの積層数は２２０層とした。なお、本実施例では、導電体ペーストの印刷は、乾燥後の電極ペースト膜の厚みが１．２μｍとなるような厚みで行った。
【００８３】
次いで、得られた積層体を所定サイズに切断し、脱バインダ処理、焼成およびアニールを行って、積層セラミック焼成体を得た。
【００８４】
脱バインダ処理は、昇温時間１５℃／時間、保持温度２８０℃、保持時間８時間、空気雰囲気の条件で行った。
焼成は、昇温速度２００℃／時間、保持温度１２８０〜１３２０℃、保持時間２時間、冷却速度３００℃／時間、加湿したＮ２  ＋Ｈ２  混合ガス雰囲気（酸素分圧は１０−９気圧）の条件で行った。
アニールは、保持温度９００℃、温度保持時間９時間、冷却速度３００℃／時間、加湿したＮ２  ガス雰囲気（酸素分圧は１０−５気圧）の条件で行った。なお、焼成およびアニールの際の雰囲気ガスの加湿には、水温を３５℃としたウェッターを用いた。
【００８５】
次いで、積層セラミック焼成体の端面をサンドブラストにて研磨したのち、端子電極用ペーストを端面に転写し、加湿したＮ２  ＋Ｈ２  雰囲気中において、８００℃にて１０分間焼成して端子電極を形成し、図１に示される構成の積層セラミックコンデンサの試料を得た。本実施例では、表１に示すように、内部電極層用の導電体ペーストに含有させる第１共材（平均粒子径０．５μｍのＢａＴｉＯ３  ）の量をそれぞれ変化させた試料番号１〜１２を製造した。なお、試料番号１は、導電体ペーストに第１共材を添加しなかった試料である。
【００８６】
このようにして得られた各サンプルのサイズは、内層部の突き出し方向：１．０ｍｍ、幅方向（図１，２の紙面と垂直な方向）：０．５ｍｍ、積層方向：０．５ｍｍであり、内部電極層に挟まれた内側誘電体層の数は２２０、内側誘電体層の厚さは１．０μｍであり、内部電極層の厚さは１．０μｍであった。
【００８７】
得られたコンデンサ試料について、以下の方法により、内層部の突き出し率、クラック発生率、容量ばらつきをそれぞれ評価した。
【００８８】
内層部の突き出し率
まず、焼結後のコンデンサ素体を内部電極層の積層方向と垂直に切断し、その切断面を研磨した。次いで、得られた切断面について、ＳＥＭ観察を行い、図２に示す、内層部１００の突き出し方向における、外層部２００の長さαと、外層部２００に対する内層部１００の突き出し長さをβと、を測定した。本実施例では、外層部２００の長さαについては１０点、また、突き出し長さβについては、図２に示す内層部１００の突き出ている各端面５点ずつの合計１０点、それぞれ測定し、得られた結果の平均値を算出することにより求めた。なお、内層部１００の突き出た端面における、突き出し長さは、各端面において略同じ長さとなっていた。そして、得られたα，βに基づき、下記式（１）により、内層部１００の突き出し率を求めた。結果を表１に示す。
内層部の突き出し率［ｐｐｍ］＝（突き出し長さβ／外層部の長さα）×１，０００，０００  …（１）
【００８９】
クラック発生率
得られた各コンデンサ試料について、焼上げ素地を研磨し、積層状態を目視にて観察し、素地クラックの有無を確認した。素地クラックの有無の確認は、１００００個のコンデンサ試料について行った。外観検査の結果、１００００個のコンデンサ試料に対する、素地クラックが発生した試料の割合を算出することにより、クラック発生率を求めた。本実施例では、クラック発生率が５００ｐｐｍ以下を良好とした。結果を表１に示す。
【００９０】
容量ばらつき
容量ばらつきは、まず、１００００個のコンデンサ試料に対し、基準温度２５℃において、デジタルＬＣＲメータにて、周波数１ｋＨｚ、入力信号レベル１．０Ｖｒｍｓの条件下で静電容量を測定した。そして、１００００個の試料の測定結果を平均することにより、平均容量を求めた。次いで、この平均容量を１００％とした場合に、静電容量が８０％未満となった試料の割合を求め、これを容量ばらつきとした。本実施例においては、容量ばらつきが２％以下（すなわち、１００００個の試料のうち、静電容量が８０％未満となった試料が２００個以下）となった試料を良好と判断した。結果を表１に示す。
【００９１】
【表１】
0004432882.tif 000002
【００９２】
表１より、内部電極層用の導電体ペーストとして、粒径の大きな第１共材（粒径０．５μｍのＢａＴｉＯ３  ）を、Ｎｉ粉末１００重量部に対して、１重量部より多く、１２重量部未満とした試料番号３〜１０は、いずれも内層部の突き出し率が５００〜５５００ｐｐｍの範囲となり、クラック発生率および容量ばらつきが低減され良好な結果であった。一方、内層部の突き出し率が５５００ｐｐｍより高くなった試料番号１，２においては、容量ばらつきは低減されているものの、クラック発生率が悪化する傾向にあった。また、突き出し率が５００ｐｐｍ未満となった試料番号１１，１２においては、クラック発生率は低減されているものの、容量ばらつきが悪化する傾向にあった。
【００９３】
これらの結果より、端子電極を形成する端面において、内層部を、外層部に対して、素子本体から外側に向かって突き出させることにより、製品間の容量ばらつきを低減できることが確認できた。また、内層部の突き出し率を５００〜５５００ｐｐｍの範囲とすることにより、誘電体層および内部電極層を薄層化した場合においても、クラック発生率および容量ばらつきを低減できることが確認できた。
【図面の簡単な説明】
【００９４】
【図１】図１は本発明の一実施形態に係る積層セラミックコンデンサの断面図である。
【図２】図２は端子電極を形成する前のコンデンサ素子本体の断面図である。
【符号の説明】
【００９５】
１…  積層セラミックコンデンサ
１０…  コンデンサ素子本体
２…  内側誘電体層
２０…  外側誘電体層
３…  内部電極層
４…  端子電極
１００…  内層部
２００…  外層部
【図１】
0004432882.tif 000003
【図２】
0004432882.tif 000004