(57)【特許請求の範囲】
【請求項１】
入力されるデータを位相の異なる多数のクロックでサンプリングして位相比較を行なう複数の位相比較器を備え、前記位相比較器から出力される位相差情報に基づいて前記クロックの位相を制御するオーバーサンプリング型クロックリカバリ回路において、
前記多数に対して少数のクロックの供給を受け、かかるクロックの位相を制御する位相制御回路と、
前記位相制御回路により制御された前記少数のクロックを元に、前記多数のクロックを生成し、前記位相比較器に供給する遅延ロックループとを備え、
前記位相比較器から出力される位相差情報に基づいた位相制御信号を前記位相制御回路に帰還させることを特徴とするオーバーサンプリング型クロックリカバリ回路。
【請求項２】
前記少数を１又は２とすることを特徴とする請求項１に記載のオーバーサンプリング型クロックリカバリ回路。
【請求項３】
前記少数を１とすることを特徴とする請求項１に記載のオーバーサンプリング型クロックリカバリ回路。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は入力されるデータからクロックの抽出を行うクロックリカバリ回路に関し、特に位相の異なる複数のクロックでサンプリングを行うオーバーサンプリング型のクロックリカバリ回路に関する。
【０００１】
【従来の技術】
近年、データ伝送は高速なプロトコルが提案されており、そのために高速な伝送において送られてきたデータからクロックの抽出を行うクロックリカバリ回路、または送られたクロックに対して回路内部で使用されるクロックの周波数同期をとる位相ロックループ（Phase Locked Loop：ＰＬＬ）においても高速化が要請されている。
従来のアナログ方式のクロックリカバリ回路に、一相のクロックを用い、クロックの１本の立ち上がりを１ビットのデータに対応させて位相比較を行うものがあった。この方式では、データレートとクロック周波数を等しくする必要があるので、データレートがＧｂｐｓレベルになるとクロック周波数をＧＨｚレベルの高周波にしなければならず、クロックリカバリ回路や位相ロックループ（ＰＬＬ）への高速化の要請に応えることが難しかった。例えば、位相ロックループ（ＰＬＬ）に含まれる電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）の発振周波数をＧＨｚレベルの高周波にすることは簡単ではない。
このような要請に応えるために、伝送されたデータを回路内部で生成したデータレートより周波数の低い位相の異なる複数のクロックでサンプリングするオーバーサンプリング型クロックリカバリ回路が提案されている。オーバーサンプリング型クロックリカバリ回路では、クロックの複数本の立ち上がりを１ビットのデータに対応させて位相比較を行っている。オーバーサンプリング型クロックリカバリ回路によれば、データレートより周波数の低いクロックを用いるため、高速化の要請に応えることができる。
例えば、図７（ａ）に示すようにデータレートに対し２分の１のクロック周波数で２倍のオーバーサンプリングを行う場合、４相のクロックＣＬＫ１〜４を用いることとなる。また、データレートに対し８分の１のクロック周波数で２倍のオーバーサンプリングを行う場合は、図７（ｂ）に示すように１６相のクロックＣＬＫ１〜１６を用いることとなる。
【０００２】
ところで、オーバーサンプリング型クロックリカバリ回路においては、特開平１０−４３４９号やＵ．Ｓ．Ｐａｔｅｎｔ５６９４０６２にも開示されるように、位相比較に必要となる所定数のクロック（以下、多相クロックという。）を電圧制御発振器（ＶＣＯ）が生成していた。
以下に、図４を参照して多相クロックを電圧制御発振器が生成するオーバーサンプリング型クロックリカバリ回路につき説明する。図４は、従来の一例のオーバーサンプリング型クロックリカバリ回路４０のブロック回路図である。これは、１６相の多相クロックを用いて位相比較を行う例である。
従来例のクロックリカバリ回路４０おいて、電圧制御発振器４１は、８段の差動バッファを連接してなる電圧制御遅延線（Voltage Control Delay Line）４２を含んで構成されており、周波数と位相の変調をしながら、１６相のクロック（差動クロック８相）を生成する。
信号処理部１３はこの１６相の多相クロックを受け、オーバーサンプリング方式のクロック抽出を行う。信号処理部１３に備えられる８個の位相比較器（Phase Detector）ＰＤ２のそれぞれは、１６相の多相クロックのうち連続する３相のクロックを用い、入力されるシリアル入力データとの間で位相比較を行う。位相比較器ＰＤ２は、クロックが入力データに対し遅れていればＵＰ信号を、進んでいればＤＯＷＮ信号を出力する。信号処理部１３は、このＵＰ信号、ＤＯＷＮ信号（位相差情報）を元に、クロックの位相を入力データの位相に同期させるために適切な制御電圧Ｖ４を生成し、電圧制御発振器４１に供給する。このように電圧制御発振器４１は帰還制御され、クロックの位相を入力データの位相に同期すべく、制御電圧Ｖ４に基づき再びクロックの周波数と位相の変調を行い１６相の多相クロックを生成して、信号処理部１３に供給する。図４には、この制御電圧Ｖ４を生成するための構成として、信号処理回路１５と、チャージポンプ（Charge Pump）ＣＰ２と、ローパスフィルタ（Low Pass Filter）ＬＰＦ２とを例示した。信号処理回路１５には、多数決回路、平均化回路等が用いられる。
なお、コンバータＣＶ１は、多相クロックが信号処理部１３に供給される前に多相クロックを差動信号から単相信号に変換すると同時に少振幅から大振幅へ変換するものである。
クロックリカバリ回路４０によれば、２．５Ｇｂｐｓのシリアル入力データを受ける場合、クロック周波数は３１２．５ＭＨｚ（周期３２００ｐｓ）とされ、電圧制御遅延線４２内の各差動バッファは２００ｐｓの伝搬遅延時間とされる。これにより、２００ｐｓずつ位相のずれた１６相の多相クロックを生成する。
【０００３】
【発明が解決しようとする課題】
しかし、従来のオーバーサンプリング型クロックリカバリ回路では、次のような問題があった。
従来のオーバーサンプリング型クロックリカバリ回路では、電圧制御発振器を制御して、位相同期を行うため、位相制御の過程で必ず周波数の変動が伴い、ジッタ特性を悪化させ、クロックの質の低下をもたらすという問題があった。
また、従来のオーバーサンプリング型クロックリカバリ回路では、多数のシリアル入出力チャンネルを有するトランシーバに適応する場合に問題がある。
例えば、図５に示すようにチャンネル毎に従来のクロックリカバリ回路４０を設ければ、ＩＣチップ上に多数の電圧制御発振器４１が存在することになる。これにより、チャンネル相互間で電圧制御発振器４１が共振等を起こし、クロックのジッタ特性を悪化させ、多相クロックの質の低下をもたらすという問題が生じ得る。また、電圧制御発振器は、一般に消費電力が大きいためチップ全体として消費電力が大きくなるおそれがある。
一方、電圧制御発振器を多チャンネルに対して一つとし、多相クロックを各チャンネルに供給するとすれば、供給が困難となり、供給過程においてクロックの劣化が生じ、劣化の程度も相によってばらつき、やはり、多相クロックの質の低下をもたらすという問題が生じ得る。以下に、図６を参照して、電圧制御発振器を多チャンネルに対して一つとし、多相クロックを各チャンネルに供給する構成について考察する。
【０００４】
図６に示すように、各チャンネルｃｈ１〜ｃｈ（ｎ）毎に、信号処理部１３と位相制御回路１１を有するオーバーサンプリング型のクロックリカバリ回路６０（１〜ｎ）を設ける。また、電圧制御発振器５１を含んで構成される位相ロックループ（ＰＬＬ）５０を一つ設け、この位相ロックループ５０により多相クロック（図６の構成場合１６相）を生成し、各クロックリカバリ回路６０（１〜ｎ）に供給する。各チャンネルｃｈ１〜ｃｈ（ｎ）においては、電圧制御発振器は設けられず、位相ロックループ５０からの多相クロックを受け取り、多相クロックと入力データとの間での位相制御を行うこととなる。
この場合、多チャンネルに対して電圧制御発振器が一つとなって、ＩＣチップ上に多数の電圧制御発振器が存在することによる不都合は回避される。
しかし、位相ロックループ５０からの多相クロックを多数のチャンネルｃｈ１〜ｃｈ（ｎ）に対し供給せねばならないため、クロックの分配が困難となる。例えば、１６相もの多相クロックを、広い範囲にわたり分配するため、バッファリングのための消費電力増大が問題となる。したがって、クロックの分配効率は優れない。
また、１６相もの多相クロックの相と相の間隔（位相差）を正確に保ったまま各チャンネルのクロックリカバリ回路６０に分配することは極めて困難である。したがって、多相クロックの質の低下をもたらすという問題は解消できない。
さらには、図６に示したように、各チャンネルｃｈ１〜ｃｈ（ｎ）のクロックリカバリ回路６０のそれぞれは、多相クロックと入力データとの間の位相比較を行った後、入力データとクロックとの間で位相同期を行うため、位相制御回路１１が必要となる。しかも、図６に示すように、１６相の多相クロックを受けて入力データとの間で位相同期を行わなければならない場合、位相制御回路１１が各チャンネルｃｈ１〜ｃｈ（ｎ）毎に８個も必要になる。この位相制御回路１１は、機能的に非常にクリティカルであり、かつ、一般的に大きな回路規模、大きな消費電力が必要となるので、機能的に同じものが８個並設されるというのは好ましい方法とはいえない。
【０００５】
本発明は以上の従来技術における問題に鑑みてなされたものであって、入力されるデータを位相の異なる複数のクロックでサンプリングして位相比較を行なう複数の位相比較器を備え、前記位相比較器から出力される位相差情報に基づいて前記クロックの位相を制御するオーバーサンプリング型クロックリカバリ回路において、ジッタ特性の悪化を防ぎ、良質なクロックを生成可能なオーバーサンプリング型クロックリカバリ回路を提供することを課題とする。
特に、多数のシリアル入出力チャンネルを有するトランシーバに適応した場合にも、良質なクロックを生成可能なオーバーサンプリング型クロックリカバリ回路を提供することを課題とする。
また、多チャンネルに適用した場合にも、回路の面積効率、電力効率、クロックの分配効率の良好なオーバーサンプリング型クロックリカバリ回路を提供することを課題とする。
【０００６】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明は、入力されるデータを位相の異なる多数のクロックでサンプリングして位相比較を行なう複数の位相比較器を備え、前記位相比較器から出力される位相差情報に基づいて前記クロックの位相を制御するオーバーサンプリング型クロックリカバリ回路において、
前記多数に対して少数のクロックの供給を受け、かかるクロックの位相を制御する位相制御回路と、
前記位相制御回路により制御された前記少数のクロックを元に、前記多数のクロックを生成し、前記位相比較器に供給する遅延ロックループとを備え、
前記位相比較器から出力される位相差情報に基づいた位相制御信号を前記位相制御回路に帰還させることを特徴とするオーバーサンプリング型クロックリカバリ回路である。
【０００７】
すなわち本出願第１の発明のオーバーサンプリング型クロックリカバリ回路は、比較的少数のクロックの供給を受け、位相制御回路によって前記比較的少数のクロックの位相を制御し、前記比較的少数のクロックから遅延ロックループ（Delay Locked Loop：ＤＬＬ）によって位相比較に必要な比較的多数のクロック（多相クロック）を生成し、位相比較を行う構成を採る。
したがって本出願第１の発明のオーバーサンプリング型クロックリカバリ回路によれば、まず第一に、電圧制御発振器を要しないので周波数の変動によってジッタ特性を悪化させることがない。
第二に、チャンネル毎に本発明の回路を配設しても、電圧制御発振器が各チャンネルに配設されるという構成にはならず、チャンネル相互間のクロックの共振等の不都合な干渉のおそれはない。
第三に、チャンネル毎に本発明の回路を配設しても、多相クロックを各チャンネルに分配する必要はなく、比較的少数のクロックを分配すればよいので、多相クロックを分配するために必要な大幅な消費電力の増大はない。
第四に、チャンネル毎に本発明の回路を配設しても、多相クロックを各チャンネルに分配する必要はなく、比較的少数のクロックを分配すればよいので、多相クロックの相間隔のばらつき（スキュー）等の分配時におこる多相クロックの品質の低下が発生することはない。
第五に、比較的少数のクロックについて位相制御を行うので、多相クロックについて位相制御を行う場合に比較して、位相制御回路の回路規模、消費電力ともに効率化が図られる。
第六に、位相制御回路によって高精度に位相が制御された比較的少数のクロックを、位相比較を行う直前に、遅延ロックループにより多相クロックに展開するため、高精度に同期がとれ、かつ、精度良い間隔に位相が展開された非常に良質な多相クロックを位相比較器に供給することができる。
第七に、非常にクリティカルな動作が要求される位相制御回路が１つのみですむため、複数の位相制御回路を並設する場合に比較して、クロックリカバリの動作信頼性が格段に向上する。
【０００８】
また本出願第２の発明は、本出願第１の発明のオーバーサンプリング型クロックリカバリ回路において、前記少数を１又は２とすることを特徴とする。
【０００９】
また本出願第３の発明は、本出願第１の発明のオーバーサンプリング型クロックリカバリ回路において、前記少数を１とすることを特徴とする。
【０００１０】
すなわち本出願第３の発明のオーバーサンプリング型クロックリカバリ回路は、単相のクロックの供給を受け、位相制御回路によって前記単相のクロックの位相を制御し、前記単相のクロックから遅延ロックループによって位相比較に必要な比較的多数のクロック（多相クロック）を生成し、位相比較を行う構成を採る。
電圧制御発振器（ＶＣＯ）あるいは位相ロックループ（ＰＬＬ）は正確な周波数のクロックを出す供給元であるため、一般的にジッタ特性が良い差動で構成するのが望ましい。
一方、本出願第３の発明のオーバーサンプリング型クロックリカバリ回路によれば、位相制御回路及び遅延ロックループを単相構成にするので、ジッタ特性の悪化等を招くことなく低電力化が可能となるという利点がある。
【００１１】
【発明の実施の形態】
以下に本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００１２】
本実施形態においては、データレート２．５Ｇｂｐｓのシリアル入力データを、そのデータレートに対し８分の１の３１２．５ＭＨｚのクロック周波数で２倍のオーバーサンプリングを行う場合を例として説明する。この場合、図７（ｂ）に示すように、クロック抽出に１６相の多相クロックＣＬＫ１〜１６が必要となる。
【００１３】
図１は本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路１０を示すブロック回路図である。本実施形態のオーバーサンプリング型クロックリカバリ回路１０は、入力されるデータ（data）を位相の異なる１６相のクロックＣＬＫ１〜１６でサンプリングして位相比較を行なう８個の位相比較器ＰＤ２を備え、位相比較器ＰＤ２から出力される位相差情報（ＵＰ、ＤＯＷＮ信号）に基づいてクロックＣＬＫ１〜１６の位相を制御するオーバーサンプリング型クロックリカバリ回路である。
しかし、１６相のクロックＣＬＫ１〜１６を直接的に位相制御するものではなく、１６相のクロックＣＬＫ１〜１６に対して少数である２相のクロックＣＬＫａ、ＣＬＫｂの供給を受け、位相制御回路１１によりかかる２相のクロックＣＬＫａ、ＣＬＫｂの位相を制御する。２相のクロックＣＬＫａ、ＣＬＫｂはともに周波数３１２．５ＭＨｚで、相対的に半周期にあたる１６００ｐｓだけ位相が異なる差動対を成すものである。
また、遅延ロックループ（ＤＬＬ）１２が、位相制御回路１１から出力される差動クロックを元に、１６相のクロックＣＬＫ１〜１６を生成し、これを位相比較器ＰＤ２に供給する。
さらに、位相比較器ＰＤ２から出力される位相差情報（ＵＰ、ＤＯＷＮ信号）に基づいた位相制御信号により生成される制御電圧Ｖ２を位相制御回路１１に帰還させる。位相制御回路１１において、この帰還された制御電圧Ｖ２を差動クロックＣＬＫａ、ＣＬＫｂの位相制御に用いる。
【００１４】
本実施形態においては、差動クロックＣＬＫａ、ＣＬＫｂを位相ロックループ（ＰＬＬ）２０により生成し供給している。位相ロックループ２０は、電圧制御発振器２１と、これに接続される周波数逓倍器ＤＩＶ１と、位相比較器ＰＤ３と、チャージポンプＣＰ３と、ローパスフィルタＬＰＦ３とにより構成される。電圧制御発振器２１は、４段の差動バッファＡ１〜Ａ４を連接してなる電圧制御遅延線２２を含んで構成されている。
この位相ロックループ２０において、位相比較器ＰＤ３は、周波数逓倍器ＤＩＶ１により逓倍されたクロックを受けるとともに、リファレンスクロックref.CLKを受け、これらを位相比較し、ＵＰ／ＤＯＷＮ信号をチャージポンプＣＰ３に出力する。チャージポンプＣＰ３、ローパスフィルターＬＰＦ３により制御電圧Ｖ３を生成し、これを各差動バッファＡ１〜Ａ４に帰還させて制御し、電圧制御発振器２１に３１２．５ＭＨｚの周波数（周期３２００ｐｓ）のクロックを補償している。電圧制御発振器２１から上述の差動クロックＣＬＫａ、ＣＬＫｂが取り出され、これをオーバーサンプリング型クロックリカバリ回路１０内の位相制御回路１１へ供給する。位相ロックループ２０を使用することにより安定した周波数のクロックの供給を受けることができる。
【００１５】
位相制御回路１１は、デジタル制御型のものでもアナログ制御型のものでも良い。本実施形態では、位相制御回路１１をアナログ制御型の位相制御回路として説明し、必要に応じて位相制御回路１１をデジタル制御型の位相制御回路とする場合につき説明する。位相制御回路１１は、オーバーサンプリング型クロックリカバリ回路１０に供給される差動クロックＣＬＫａ、ＣＬＫｂを受けるとともに、信号処理部１３から制御電圧Ｖ２を受ける。この制御電圧Ｖ２に従って差動クロックＣＬＫａ、ＣＬＫｂの位相を進めたり、遅らせたりという位相制御を行う。位相制御回路１１により位相が制御された差動クロック（差動クロックＣＬＫｃ、ＣＬＫｄとする。）は、遅延ロックループ１２に出力される。
【００１６】
遅延ロックループ１２は、８段の差動バッファＢ１〜Ｂ８を連接してなる電圧制御遅延線１４と、これに接続する位相比較器ＰＤ１と、チャージポンプＣＰ１と、ローパスフィルターＬＰＦ１とからなる。
差動クロックＣＬＫｃ、ＣＬＫｄは、一段目の差動バッファＢ１及び位相比較器ＰＤ１に入力される。８段目の差動バッファＢ８からは、電圧制御遅延線１４を通過し全バッファＢ１〜Ｂ８の総合遅延を有する差動クロック（差動クロックＣＬＫｅ、ＣＬＫｆとする。また、クロックＣＬＫｃがクロックＣＬＫｅに、クロックＣＬＫｄがクロックＣＬＫｆになったとする。）が出力され、位相比較器ＰＤ１に入力される。位相比較器ＰＤ１は、クロックＣＬＫｃとクロックＣＬＫｆ及びクロックＣＬＫｄとクロックＣＬＫｅを位相比較し位相誤差を検出する。位相比較器ＰＤ１は、クロックＣＬＫｆ（ＣＬＫｅ）の位相がクロックＣＬＫｃ（ＣＬＫｄ）の位相より遅れていればＵＰ信号を、進んでいればＤＯＷＮ信号をチャージポンプＣＰ１に出力する。
チャージポンプＣＰ１、ロウパスフィルタＬＰＦ１は、位相比較器ＰＤ１からの位相差情報に基づき、制御電圧Ｖ１を生成し各差動バッファＢ１〜Ｂ８へ送り出す。
【００１７】
最終的に遅延ロックループ１２が同期したときは、電圧制御遅延線１４を通過し遅延したクロックＣＬＫｆ（ＣＬＫｅ）の立ち上がりエッジと、電圧制御遅延線１４を通過する前のクロックＣＬＫｃ（ＣＬＫｄ）の立ち上がりエッジの位相が同期する。その結果、電圧制御遅延線１４は、３１２．５ＭＨｚの周波数のクロックの半周期にあたる１６００ｐｓの総合遅延時間を持つことになる。遅延線を構成する各バッファの特性が等しく、それぞれに供給される制御電圧が等しい場合には、各バッファの伝搬遅延時間は遅延線の総合遅延時間をバッファの段数で除した値となる。本実施形態においては、電圧制御遅延線１４を構成する各差動バッファＢ１〜Ｂ８の特性を等しく、それぞれに供給される制御電圧Ｖ１も等しくしているので、各差動バッファＢ１〜Ｂ８の伝搬遅延時間は、総合遅延時間たる１６００ｐｓをバッファの段数たる８で除した２００ｐｓとなる。遅延ロックループ１２の帰還制御によって電圧制御遅延線１４の遅延時間が一定になるように制御されている。
以上説明したように、電圧制御遅延線１４内の８段の差動バッファＢ１〜Ｂ８の遅延時間が一定に保たれる。すなわち、１６相の多相クロックＣＬＫ１〜１６の隣接する相間隔が常に１６００ｐｓ／８＝２００ｐｓになるように補償される。
【００１８】
電圧制御遅延線１４内の８段の差動バッファＢ１〜Ｂ８の各出力からは、２００ｐｓずつ位相の異なった８対の差動クロックが取り出され、これらはコンバータＣＶ１によって単相信号に変換されると同時に小振幅から大振幅へ増幅されたのち、各位相比較器ＰＤ２に出力される。すなわち、遅延ロックループ１２は、多相クロックＣＬＫ１〜１６を生成する役割を有し、信号処理部１３は、この多相クロックＣＬＫ１〜１６を受ける。遅延ロックループ１２により相間精度の良い多相クロックＣＬＫ１〜１６が生成され、信号処理部１３に供給される。
信号処理部１３はこの多相クロックを用い、オーバーサンプリング方式のクロック抽出を行う。信号処理部１３に備えられる８個の位相比較器ＰＤ２のそれぞれは、１６相の多相クロックのうち２００ｐｓずつの位相差で連続する３相のクロックを用い、入力される２．５Ｇｂｐｓのシリアル入力データとの間で位相比較を行う。位相比較器ＰＤ２は、クロックが入力データに対し遅れていればＵＰ信号を、進んでいればＤＯＷＮ信号を出力する。
信号処理部１３は、このＵＰ信号、ＤＯＷＮ信号（位相差情報）を元に、クロックの位相をデータの位相に同期させるために、位相制御回路１１がアナログ制御型であるので制御電圧Ｖ２を生成し、位相制御回路１１に供給する。
位相制御回路１１は、信号処理部１３から制御電圧Ｖ２を受けると、再び、この制御電圧Ｖ２に従って差動クロックＣＬＫａ、ＣＬＫｂの位相を進めたり、遅らせたりという位相制御を行う。位相制御回路１１により位相が制御された差動クロックＣＬＫｃ、ＣＬＫｄは、遅延ロックループ１２に出力される。
【００１９】
以下同様に上述した動作を繰り返すことにより、オーバーサンプリング型クロックリカバリ回路１０は、信号処理部１３に供給される１６相の多相クロックＣＬＫ１〜１６の相間隔を精度良く保ち、かつ、データと位相同期させる。
図８にデータとクロックの位相が同期した状態の波形図を示した。例えば、図７（ｂ）に示すようにデータに対してクロックが遅れている場合にも、オーバーサンプリング型クロックリカバリ回路１０が上述した一連の動作を実行することにより、図８に示すような奇数番号のクロック（ＣＬＫ１、３、・・・）がデータビットのエッジを、偶数番号のクロック（ＣＬＫ２、４、・・・）がデータビットの中央を捕らえて同期した状態が得られる。
オーバーサンプリング型クロックリカバリ回路１０によれば、偶数番号のクロック（ＣＬＫ２、４、・・・）が、入力データが確実に開口した領域（値が確定した領域）でサンプリングすることができるように、１６相の多相クロックＣＬＫ１〜１６をデータの位相変動に追従させることができる。
【００２０】
信号処理部１３の処理は、従来技術を適用して実施することができ、様々な形態があり得る。次に、信号処理部１３の一実施の形態について説明する。
信号処理部１３は、位相比較器ＰＤ２から出力されるＵＰ、ＤＯＷＮ信号を元に制御電圧Ｖ４を生成するための具体的構成として、信号処理回路１５と、チャージポンプＣＰ２と、ローパスフィルタＬＰＦ２とを備える。信号処理回路１５には、多数決回路及び平均化回路が用いられる。
【００２１】
８個の位相比較器ＰＤ２はそれぞれは、１６相の多相クロックのうち２００ｐｓずつの位相差で連続した３相ずつを用い、入力データと多相クロックの間の位相比較を行う。例えば、計８組の３相のクロックＣＬＫ１,２,３、ＣＬＫ３,４,５、ＣＬＫ５,６,７、ＣＬＫ７,８,９、ＣＬＫ９,10,11、ＣＬＫ11,12,13、ＣＬＫ13,14,15、ＣＬＫ15,16,１を一組ずつ８個の位相比較器ＰＤ２のそれぞれで利用する。
図７（ｂ）又は図８に示すように、連続して２００ｐｓずつ位相差を持った１６相のクロックにＣＬＫ１、ＣＬＫ２、ＣＬＫ３、・・・、ＣＬＫ１６の順で符号を付けることとする。すると、図１に示される遅延ロックループ１２は差動構成であるため、各差動バッファＢ１〜Ｂ８から出力される差動クロックは、差動バッファＢ１から順に、差動クロックＣＬＫ１−９、ＣＬＫ２−10、ＣＬＫ３−11、ＣＬＫ４−12、ＣＬＫ５−13、ＣＬＫ６−14、ＣＬＫ７−15、ＣＬＫ８−16となる。これらの差動クロックがコンバータＣＶ１を通過した後、図上左側の位相比較器ＰＤ２から順に、連続した３相のクロックＣＬＫ１,２,３、ＣＬＫ３,４,５、ＣＬＫ５,６,７、ＣＬＫ７,８,９、ＣＬＫ９,10,11、ＣＬＫ11,12,13、ＣＬＫ13,14,15、ＣＬＫ15,16,１が一組ずつ入力されるように、例えば図１に示すような態様で本回路の配線を構成しておく。
【００２２】
連続する３相のクロックが一組ずつ入力された各位相比較器ＰＤ２は位相比較を行い、クロックがデータに対し位相が遅れていればＵＰ信号を出力し、位相が進んでいればＤＯＷＮ信号を信号処理回路１５に出力する。信号処理回路１５内に構成される多数決回路は、位相比較器ＰＤ２からＵＰ／ＤＯＷＮ信号の受ける度に、８個の位相比較器ＰＤ２の出力結果の多数決を取り、その瞬間毎のデータとクロックの位相差を決定する。
さらに、信号処理回路１５内に構成される平均化回路は、多数決されたＵＰ／ＤＯＷＮ信号の数回分の平均をとる。平均化されたＵＰ／ＤＯＷＮ信号が、チャージポンプＣＰ２に出力され、チャージポンプＣＰ２に電荷の充放電をする。この平均化によって、ＵＰ／ＤＯＷＮが頻繁に切り替わって出力される高周波数のデータの揺れの場合は対応しない（チャージポンプＣＰ２に充放電しない）ように、ＵＰ／ＤＯＷＮのどちらかが一方的にかなり多くの回数連続して出る低周波のデータの揺れの場合は対応する（チャージポンプＣＰ２に充放電する）ように処理している。すなわち信号処理回路１５内に構成される平均化回路は、高周波数成分を遮断し、低周波数成分を通過させるフィルタの役割を有する。
チャージポンプＣＰ２に充放電された電荷は、例えばさらにローパスフィルタＬＰＦ２を通ってアナログ化され、制御電圧Ｖ２としてアナログ制御型の位相制御回路１１に出力される。また、位相制御回路１１をデジタル制御型の位相制御回路とすることも可能である。その場合には、ローパスフィルタＬＰＦ２を通さずそのまま位相制御信号を位相制御回路１１に出力するように構成する。
以上のようにして、信号処理部１３の処理が行われるが、これは一例であって、他の回路構成によっても良い。
【００２３】
次に、図２を参照して本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路１０を多チャンネルのシリアル入出力をもつトランシーバに適用した場合につき説明する。
【００２４】
図２に示すように、オーバーサンプリング型クロックリカバリ回路１０を各チャンネルｃｈ１〜ｃｈ（ｎ）のそれぞれに設ける。また、位相ロックループ２０を１つ設け、この位相ロックループ２０によって生成される差動クロックを、各チャンネルのオーバーサンプリング型クロックリカバリ回路１０（１〜ｎ）に分配する構成とする。
各チャンネルでは、上述した動作により、分配された差動クロックと同一周波数の多相クロックを得ることができる。
以上のように本発明による多チャンネル向けのクロックリカバリ回路によると以下のような効果がある。
すなわち、まず第一に、電圧制御発振器を要しないので周波数の変動によってジッタ特性を悪化させることがない。
第二に、チャンネル毎に本実施形態の回路１０を配設しても、電圧制御発振器が各チャンネルに配設されるという構成にはならず、チャンネル相互間のクロックの共振等の不都合な干渉のおそれはない。
第三に、チャンネル毎に本実施形態の回路１０を配設しても、多相クロックを各チャンネルに分配する必要はなく、比較的少数のクロックを分配すればよいので、多相クロックを分配するために必要な大幅な消費電力の増大はない。
第四に、チャンネル毎に本実施形態の回路を配設しても、多相クロックを各チャンネルに分配する必要はなく、比較的少数のクロックを分配すればよいので、多相クロックの相間隔のばらつき（スキュー）等の分配時におこる多相クロックの品質の低下が発生することはない。
第五に、比較的少数のクロックについて位相制御を行うので、多相クロックについて位相制御を行う場合（従来のクロックリカバリ回路６０）に比較して、回路規模、消費電力ともに効率化が図られる。
第六に、位相制御回路１１によって高精度に位相が制御された比較的少数のクロックを、位相比較を行う直前に、遅延ロックループにより多相クロックに展開するため、高精度に同期がとれ、かつ、精度良い間隔に位相が展開された非常に良質な多相クロックを位相比較器ＰＤ２に供給することができる。
第七に、非常にクリティカルな動作が要求される位相制御回路１１が１つのみですむため、複数の位相制御回路を並設する場合（従来のクロックリカバリ回路６０）に比較して、クロックリカバリの動作信頼性が格段に向上する。
【００２５】
次に、本発明の他の一実施の形態のオーバーサンプリング型クロックリカバリ回路３０につき図３を参照して説明する。
本実施形態のオーバーサンプリング型クロックリカバリ回路３０は、上述のオーバーサンプリング型クロックリカバリ回路１０と同様に、位相ロックループ２０からクロックの供給を受けるが、単相のクロックＣＬＫｇを受ける点で異なる。
また、本実施形態のオーバーサンプリング型クロックリカバリ回路３０は、上述のオーバーサンプリング型クロックリカバリ回路１０と同様に、信号処理部１３を有するが、位相制御回路３１及び遅延ロックループ３２が単相構成となっている点で異なる。遅延ロックループ３２は１６段の単相バッファＣ１〜Ｃ１６を連接してなる電圧制御遅延線３４と、これに接続する位相比較器ＰＤ４と、チャージポンプＣＰ４と、ローパスフィルターＬＰＦ４とからなる。
【００２６】
遅延ロックループ２０から取り出された差動クロックはコンバータＣＶ２によって差動信号から単相信号に変換すると同時に少振幅から大振幅へ変換される。その結果、コンバータＣＶ２から単相のクロックＣＬＫｇが出力され、位相制御回路３１に入力される。
その後、クロックＣＬＫｇは、位相制御回路３１により位相制御される。位相制御回路３１により位相制御されたクロック（クロックＣＬＫｈとする。）は、遅延ロックループ３２内の一段目のバッファＣ１及び位相比較器ＰＤ４に入力される。１６段目のバッファＣ１６からは、電圧制御遅延線３４を通過し全バッファＣ１〜Ｃ１６の総合遅延を有するクロック（クロックＣＬＫｉとする。）が出力され、位相比較器ＰＤ４に入力される。位相比較器ＰＤ４は、クロックＣＬＫｈとクロックＣＬＫｉを位相比較し位相誤差を検出する。
位相比較器ＰＤ４は、ＣＬＫｉの位相がクロックＣＬＫｈの位相より遅れていればＵＰ信号を、進んでいればＤＯＷＮ信号をチャージポンプＣＰ４に出力する。
チャージポンプＣＰ４、ロウパスフィルタＬＰＦ４は、位相比較器ＰＤ４からの位相差情報に基づき、制御電圧Ｖ１を生成し各バッファＣ１〜Ｃ１６へ送り出す。
【００２７】
最終的に遅延ロックループ３２が同期したときは、電圧制御遅延線３４を通過し遅延したクロックＣＬＫｉの立ち上がりエッジと、電圧制御遅延線３４を通過する前のクロックＣＬＫｈの立ち上がりエッジの位相が同期する。その結果、電圧制御遅延線３４は、３１２．５ＭＨｚの周波数のクロックの一周期にあたる３２００ｐｓの総合遅延時間を持つことになる。遅延線を構成する各バッファの特性が等しく、それぞれに供給される制御電圧が等しい場合には、各バッファの伝搬遅延時間は遅延線の総合遅延時間をバッファの段数で除した値となる。本実施形態においては、電圧制御遅延線３４を構成する各バッファＣ１〜Ｃ１６の特性を等しく、それぞれに供給される制御電圧Ｖ１も等しくしているので、各バッファＣ１〜Ｃ１６の伝搬遅延時間は、総合遅延時間たる３２００ｐｓをバッファの段数たる１６で除した２００ｐｓとなる。遅延ロックループ３２の帰還制御によって電圧制御遅延線３４の遅延時間が一定になるように制御されている。
以上説明したように、電圧制御遅延線３４内の１６段のバッファの遅延時間が一定に保たれる。すなわち、１６相の多相クロックＣＬＫ１〜１６の隣接する相間隔が常に３２００ｐｓ／１６＝２００ｐｓになるように補償される。
【００２８】
電圧制御遅延線１４内の１６段のバッファＣ１〜Ｃ１６の各出力からは、２００ｐｓずつ位相の異なった１６のクロックが取り出され、連続する３相のクロックが一組ずつ各位相比較器ＰＤ２に出力される。
図７（ｂ）又は図８に示すように、連続して２００ｐｓずつ位相差を持った１６相のクロックにＣＬＫ１、ＣＬＫ２、ＣＬＫ３、・・・、ＣＬＫ１６の順で符号を付けることとする。すると、図３に示される遅延ロックループ３２はバッファＣ１〜Ｃ１６としてインバータを使用するので、各バッファＣ１〜Ｃ１６から出力されるクロックは、バッファＣ１から順に、クロックＣＬＫ１、ＣＬＫ10、ＣＬＫ３、ＣＬＫ１２、ＣＬＫ５、ＣＬＫ１４、ＣＬＫ７、ＣＬＫ16、ＣＬＫ９、ＣＬＫ２、ＣＬＫ11、ＣＬＫ４、ＣＬＫ13、ＣＬＫ６、ＣＬＫ15、ＣＬＫ８となる。図上左側の位相比較器ＰＤ２から順に、連続した３相のクロックＣＬＫ１,２,３、ＣＬＫ３,４,５、ＣＬＫ５,６,７、ＣＬＫ７,８,９、ＣＬＫ９,10,11、ＣＬＫ11,12,13、ＣＬＫ13,14,15、ＣＬＫ15,16,１が一組ずつ入力されるように、例えば図３に示すような態様で本回路の配線を構成しておく。
各位相比較器ＰＤ２に連続する３相のクロックが一組ずつ入力された後、上述のオーバーサンプリング型クロックリカバリ回路１０と同様の処理が行われ、繰り返すことにより、オーバーサンプリング型クロックリカバリ回路３０は、信号処理部１３に供給される１６相の多相クロックＣＬＫ１〜１６の相間隔を精度良く保ち、かつ、データと位相同期させる。
【００２９】
以上のように、本実施形態のオーバーサンプリング型クロックリカバリ回路３０は、位相制御回路３１及び遅延ロックループ３２を単相構成にするので、大振幅のＣＭＯＳロジックが使用可能となり、オーバーサンプリング型クロックリカバリ回路１０、４０、６０に比較して、低電力化が可能となるという効果がある。電圧制御発振器を利用した従来のオーバーサンプリング型クロックリカバリ回路４０において、電圧制御発振器４１を単相構成にするとジッタ特性の悪化等を招くおそれがあるが、本実施形態のオーバーサンプリング型クロックリカバリ回路３０は、位相制御回路３１及び遅延ロックループ３２を単相構成にするので、そのようなおそれはない。すなわち、ジッタ特性を良好に維持したまま低電力化するという効果がある。
また、本実施形態のオーバーサンプリング型クロックリカバリ回路３０も、オーバーサンプリング型クロックリカバリ回路１０と同様に、多チャンネルのシリアル入出力をもつトランシーバに良好に適用することができ、同様の効果が得られる。
【００３０】
【発明の効果】
上述のように本発明は、電圧制御発振器を使用せずに、位相制御回路とアナログ遅延ロックループを備え、位相制御回路により比較的少数のクロックの供給を受けて、そのクロック数の状態のままで位相を制御し、位相が制御されたクロックをアナログ遅延ロックループにより位相比較に必要な相数まで展開した後に、位相比較器にクロックを供給した。これにより、本発明によれば、ジッタ特性が向上し、良質なクロックを生成することができるという効果がある。
特に、多数のシリアル入出力チャンネルを有するトランシーバに適応した場合にも、共振等の不都合な干渉のおそれがないので、良質なクロックを生成することができるという効果がある。
また、多チャンネルに適用した場合にも、回路の面積効率、電力効率、クロックの分配効率が良好であるという効果がある。
【図面の簡単な説明】
【図１】  本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路１０を示すブロック回路図
【図２】  本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路１０を多チャンネル向けに配設した構成を示すブロック回路図
【図３】  本発明の他の一実施の形態のオーバーサンプリング型クロックリカバリ回路３０を示すブロック回路図
【図４】  従来の一例のオーバーサンプリング型クロックリカバリ回路４０のブロック回路図
【図５】  従来の一例のオーバーサンプリング型クロックリカバリ回路４０を多チャンネル向けに配設した構成を示すのブロック回路図
【図６】  電圧制御発振器を多チャンネルに対して一つとし、多相クロックを各チャンネルに供給する従来技術の適用例を示すブロック回路図
【図７】  オーバーサンプリング型クロックリカバリを説明するためのデータとクロックの波形図である。
【図８】  オーバーサンプリング型クロックリカバリを説明するための波形図であって、データとクロックの同期がとれた状態の波形図である。
【符号の説明】
１１…位相制御回路
１２…遅延ロックループ（ＤＬＬ）
１３…信号処理部
１４、２２、４２…電圧制御遅延線
２１、４１、５１…電圧制御発振器
２０、５０…位相ロックループ
ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４…位相比較器
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４…チャージポンプ
ＬＰＦ１、ＬＰＦ２、ＬＰＦ３、ＬＰＦ４…ローパスフィルタ
ＤＩＶ１…周波数逓倍器
ＣＶ１、ＣＶ２…コンバータ
【図１】
0004425426.tif 000002
【図２】
0004425426.tif 000003
【図３】
0004425426.tif 000004
【図４】
0004425426.tif 000005
【図５】
0004425426.tif 000006
【図６】
0004425426.tif 000007
【図７】
0004425426.tif 000008
【図８】
0004425426.tif 000009