(57)【特許請求の範囲】
【請求項１】
セル配置及びセル間配線を行う半導体集積回路のレイアウト設計方法において、
コンピュータに、
レイアウト設計前に、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定する電源電圧降下量仮定ステップと、
名称、端子形状、サイズ、論理、遅延量及び消費電力量から構成されるセルデータを複数有するライブラリを複数備え、前記複数のライブラリのライブラリ間において前記名称が同一のセルは、前記遅延量及び前記消費電力量がそれぞれ異なり、かつ、前記端子形状、前記サイズおよび前記論理が同一であるライブラリ群を記憶装置に記憶する記憶ステップと、
前記ライブラリ群における前記最大の電源電圧降下量に対応した性能のライブラリに従い、前記レイアウト領域に対してセル配置及びセル間配線を行う配置配線ステップと、
前記セル配置及び前記セル間配線後に、前記セル配置及び前記セル間配線に基づいて前記レイアウト領域の電源電圧降下分布を算出する電源電圧降下分布算出ステップと、
前記電源電圧降下分布に従い、前記レイアウト領域を電源電圧降下量毎に分割するレイアウト領域分割ステップと、
前記レイアウト領域分割ステップによって分割された各領域に配置されたセルを、それぞれ前記ライブラリ群における前記各領域の電源電圧降下量に対応した性能のライブラリのセルに置換するライブラリ置換ステップと、
の処理を実行させることを特徴とする半導体集積回路のレイアウト設計方法。
【請求項２】
前記配置配線ステップは、所定のタイミング制約を満足させるように前記セル配置及び前記セル間配線をし、前記ライブラリ置換ステップは、前記所定のタイミング制約を満足させたまま置換することを特徴とする請求項１記載の半導体集積回路のレイアウト設計方法。
【請求項３】
前記ライブラリ群の各ライブラリが有するセルはゲートアレイセルであることを特徴とする請求項１記載の半導体集積回路のレイアウト設計方法。
【請求項４】
前記ライブラリ群の各ライブラリが有するセルはスタンダードセルであることを特徴とする請求項１記載の半導体集積回路のレイアウト設計方法。
【請求項５】
前記ライブラリ群では、大きな電源電圧降下量に対応した性能のライブラリのセルほど、動作は高速であって消費電力が大きいことを特徴とする請求項１記載の半導体集積回路のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セル配置及びセル間配線を行う半導体集積回路のレイアウト設計方法に関する。
【背景技術】
【０００２】
現在、チップ（ＬＳＩ、Large Scale Integration）の開発シーケンスでは、例えば、市場調査から始まり、この市場調査から導かれる市場要求に基づいて仕様設計をしている。この仕様設計から、チップ全体を１つのシステムと考えてこのチップの動作及びハードウェア構成を設計するシステム設計をしている。設計されたシステムを実現するＲＴＬ（レジスタトランスファーレベル）記述から、詳細なゲートレベルの回路を設計する機能設計及び論理設計（回路設計）をし、回路設計に基づいたレイアウト設計をしている。その後、マスクを製造し、このマスクを使用してチップを製造している。
【０００３】
回路設計後にセル配置及びセル間配線を行うレイアウト設計では、ＮＡＮＤ及びＯＲ等の基本論理セル、及び、これらの基本論理セルを組み合わせた複合セルをアレイ状にレイアウト領域に配置し、回路設計による所定の回路接続に従って各セルの端子間を配線している。このレイアウト設計において、セル配置及びセル間配線がされていないレイアウト設計前では電源電圧降下分布の情報はないので、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定し、この仮定の最大の電源電圧降下量に基づいてレイアウト設計をしている。電源電圧降下分布の情報は、セル配置及びセル間配線後に、実際のセル配置及びセル間配線に基づいて算出されている。
【０００４】
なお、スタンダードセル等の論理ブロックを配置する前に電源電圧降下分布であるマップを作成し、そのマップに基づいて論理ブロックを配置する技術が提案されている（例えば、特許文献１参照）。この提案では、セル配置及びセル間配線前で、正確な電源電圧降下分布の情報は存在していない。
【特許文献１】特開２０００−９９５５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、実際のセル配置及びセル間配線に基づいて算出された電源電圧降下分布では、電源を供給する電源Ｉ／Ｏ（Input/Output）セルの近くに配置されたセルの電源電圧降下量は小さく、遠くに配置されたセルの電源電圧降下量は大きくなっている。また、密集して配置されないセルの電源電圧降下量は小さく、密集して配置されるセルの電源電圧降下量は大きくなっている。これらに対し、レイアウト設計前では、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定しているので、以下に示す問題が起こっている。
【０００６】
例えば、電源Ｉ／Ｏセルが近いチップの縁部では、電源電圧降下量は小さいにも拘わらず、実際の電源電圧降下分布でなくて仮定の最大の電源電圧降下量に基づき、過剰に電源電圧降下するとしてセルの遅延量を必要以上に遅く見積もってセル配置及びセル間配線がされている。よって、チップの縁部では、タイミング制約を満足させるために過剰に高速なセルが使用され、この高速なセルは消費電力が大きいので、チップの消費電力が必要以上に大きくなっている。
【０００７】
本発明は、このような点に鑑みてなされたものであり、チップの消費電力が小さい半導体集積回路のレイアウト設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では、上記課題を解決するために、図１に例示するように、セル配置及びセル間配線を行う半導体集積回路のレイアウト設計方法において、コンピュータに、レイアウト設計前に、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定する電源電圧降下量仮定ステップＳ１と、名称、端子形状、サイズ、論理、遅延量及び消費電力量から構成されるセルデータを複数有するライブラリを複数備え、複数のライブラリのライブラリ間において名称が同一のセルは、遅延量及び消費電力量がそれぞれ異なり、かつ、端子形状、サイズおよび論理が同一であるライブラリ群を記憶装置に記憶する記憶ステップと、ライブラリ群における最大の電源電圧降下量に対応した性能のライブラリに従い、レイアウト領域に対してセル配置及びセル間配線を行う配置配線ステップＳ２と、セル配置及びセル間配線後に、セル配置及びセル間配線に基づいてレイアウト領域の電源電圧降下分布を算出する電源電圧降下分布算出ステップＳ３と、電源電圧降下分布に従い、レイアウト領域を電源電圧降下量毎に分割するレイアウト領域分割ステップＳ４と、レイアウト領域分割ステップＳ４によって分割された各領域に配置されたセルを、それぞれライブラリ群１０における各領域の電源電圧降下量に対応した性能のライブラリのセルに置換するライブラリ置換ステップＳ５と、の処理を実行させることを特徴とする半導体集積回路のレイアウト設計方法が提供される。
【０００９】
このような半導体集積回路のレイアウト設計方法によると、電源電圧降下量仮定ステップＳ１により、レイアウト設計前に、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定される。記憶ステップにより、名称、端子形状、サイズ、論理、遅延量及び消費電力量から構成されるセルデータを複数有するライブラリを複数備え、複数のライブラリのライブラリ間において名称が同一のセルは、遅延量及び消費電力量がそれぞれ異なり、かつ、端子形状、サイズおよび論理が同一であるライブラリ群１０が記憶装置に記憶される。配置配線ステップＳ２により、ライブラリ群１０における最大の電源電圧降下量に対応した性能のライブラリに従い、レイアウト領域に対してセル配置及びセル間配線が行われる。電源電圧降下分布算出ステップＳ３により、セル配置及びセル間配線後に、セル配置及びセル間配線に基づいてレイアウト領域の電源電圧降下分布が算出される。レイアウト領域分割ステップＳ４により、電源電圧降下分布に従い、レイアウト領域が電源電圧降下量毎に分割される。ライブラリ置換ステップＳ５により、レイアウト領域分割ステップＳ４によって分割された各領域に配置されたセルが、それぞれライブラリ群１０における各領域の電源電圧降下量に対応した性能のライブラリのセルに置換される。
【発明の効果】
【００１０】
本発明では、最大の電源電圧降下量に対応した性能の、各領域で使用されたライブラリを、それぞれライブラリ群における各領域の電源電圧降下量に対応した性能のライブラリに置換するので、レイアウト領域全体で、最大の電源電圧降下量に対応した性能のライブラリが使用されず、所定の各領域で、最大の電源電圧降下量よりも小さい電源電圧降下量に対応した性能の、各領域に最適なライブラリが使用される。よって、小さな電源電圧降下量に対応した性能のライブラリのセルほど、セルの消費電力が小さいので、チップの消費電力が小さくなる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、一般的なチップのレイアウト設計をする場合を例に、図面を参照して詳細に説明する。
まず、レイアウト設計のフローチャートについて説明する。図１は、レイアウト設計のフローチャートである。
【００１２】
レイアウト設計で、ライブラリ群１０のライブラリが使用される。このライブラリは、名称、端子形状、サイズ、論理、遅延量及び消費電力量から構成されるセルデータを複数有している。このセルデータは、ゲートアレイセルまたはスタンダードセルのデータである。また、ライブラリは、レイアウト領域における所定の電源電圧降下量に対応した性能を有している。ライブラリ群１０は、このようなライブラリを複数備えている。例えば、電源電圧降下量を１０段階で評価する場合、ライブラリ群１０はライブラリを１０個備えている。また、ライブラリ群１０では、ライブラリ間で名称が同一のセルは、端子形状、サイズ及び論理も同一となっている。また、ライブラリ群１０では、大きな電源電圧降下量に対応した性能のライブラリのセルほど、セルの遅延量が遅く見積もられた上でタイミング制約を満足させる必要があるので、セルの動作は大電流を流すことによって高速になっている。つまり、電源電圧降下量とセルの遅延量とは相関関係を有している。また、このような高速なセルほど、消費電力が大きくなっている。
【００１３】
レイアウト設計において、電源電圧降下量仮定ステップＳ１で、レイアウト設計前に、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定する。この仮定の最大の電源電圧降下量に対応した性能のライブラリに従い、配置配線ステップＳ２で、レイアウト領域に対し、所定のタイミング制約を満足させるようにセル配置及びセル間配線を行う。このライブラリは、ライブラリ群１０に用意されている。セル配置及びセル間配線後に、電源電圧降下分布算出ステップＳ３で、実際のセル配置及びセル間配線に基づいてレイアウト領域の電源電圧降下分布を算出する。この電源電圧降下分布に従い、レイアウト領域分割ステップＳ４で、レイアウト領域を電源電圧降下量毎に分割する。これらの分割された各領域で使用されたライブラリを、ライブラリ置換ステップＳ５で、それぞれ各領域の電源電圧降下量に対応した性能のライブラリに、所定のタイミング制約を満足させたまま置換する。ここで、これらの分割された各領域で使用されたライブラリ、つまり、置換前のライブラリは、全て仮定の最大の電源電圧降下量に対応した性能のライブラリであり、各領域に最適なライブラリに置換される。これらの各領域に最適なライブラリは、ライブラリ群１０に所定数用意されている。
【００１４】
次に、ライブラリ群１０のライブラリについて詳細に説明する。図２は、ライブラリ群を示す図である。図３は、各ライブラリの電源電圧降下量に対するセルの遅延量を示す図である。
【００１５】
ライブラリは、名称、端子形状、サイズ、論理、遅延量及び消費電力量から構成されるセルデータを複数有している。例えば、図２に例示するように、各ライブラリは、ＩＮＶＤ１、ＩＮＶＤ２、ＮＡＮＤＤ１、ＮＡＮＤＤ２、ＯＲＤ１及びＯＲＤ２のセルデータを有している。このセルデータはゲートアレイセルまたはスタンダードセルのデータである。各セルは、ライブラリに１つだけ存在し、１つのライブラリに存在するセルは、ライブラリ群１０の他の全てのライブラリにも存在している。また、ライブラリは、レイアウト領域における所定の電源電圧降下量に対応した性能を有している。例えば、Ａライブラリ１１は電源電圧降下量２％に対応した性能、Ｂライブラリ１２は電源電圧降下量４％に対応した性能、Ｃライブラリ１３は電源電圧降下量６％に対応した性能、及び、Ｄライブラリ１４は電源電圧降下量８％に対応した性能を有している。つまり、Ａライブラリ１１のセルの動作は低速、Ｂライブラリ１２のセルの動作は中速、Ｃライブラリ１３のセルの動作は高速、Ｄライブラリ１４のセルの動作は超高速となる。
【００１６】
ライブラリ群１０は、このようなライブラリを複数備えている。例えば、電源電圧降下量を４段階で評価する場合、ライブラリ群１０は、Ａライブラリ１１、Ｂライブラリ１２、Ｃライブラリ１３及びＤライブラリ１４の４個を備えている。また、ライブラリ群１０では、ライブラリ間で名称が同一のセルは、端子形状、サイズ及び論理も同一となっている。また、ライブラリ群１０では、大きな電源電圧降下量に対応した性能のライブラリのセルほど、セルの遅延量が遅く見積もられた上でタイミング制約を満足させる必要があるので、セルの動作は大電流を流すことによって高速になっている。つまり、電源電圧降下量とセルの遅延量とは相関関係を有している。また、このような高速なセルほど、消費電力が大きくなっている。
【００１７】
Ａライブラリ１１、Ｂライブラリ１２、Ｃライブラリ１３及びＤライブラリ１４の電源電圧降下量に対するセルの遅延量は、図３に例示するように、高速なセルを有するライブラリほど、電源電圧降下量が大きくなっても、大電流を流すことによって遅延量が大きくなりにくい。ここで、２％の電源電圧降下量のときのＡライブラリ１１のセルの遅延量をｄ｛Ａ（２％）｝、４％の電源電圧降下量のときのＢライブラリ１２のセルの遅延量をｄ｛Ｂ（４％）｝、６％の電源電圧降下量のときのＣライブラリ１３のセルの遅延量をｄ｛Ｃ（６％）｝、８％の電源電圧降下量のときのＤライブラリ１４のセルの遅延量をｄ｛Ｄ（８％）｝として式で表すと、
ｄ｛Ａ（２％）｝≒ｄ｛Ｂ（４％）｝≒ｄ｛Ｃ（６％）｝≒ｄ｛Ｄ（８％）｝
となる。なお、セットアップタイム及びホールドタイム等のタイミング制約を満足させる範囲で、完全に一致しなくてもよい。また、２％の電源電圧降下量のときのＡライブラリ１１のセルの消費電力をＰ｛Ａ（２％）｝、２％の電源電圧降下量のときのＢライブラリ１２のセルの消費電力をＰ｛Ｂ（２％）｝、２％の電源電圧降下量のときのＣライブラリ１３のセルの消費電力をＰ｛Ｃ（２％）｝、２％の電源電圧降下量のときのＤライブラリ１４のセルの消費電力をＰ｛Ｄ（２％）｝として式で表すと、
Ｐ｛Ａ（２％）｝＜Ｐ｛Ｂ（２％）｝＜Ｐ｛Ｃ（２％）｝＜Ｐ｛Ｄ（２％）｝
となる。なお、他の電源電圧降下量のときも同様である。
【００１８】
次に、レイアウト領域について説明する。図４は、配置配線前のレイアウト領域を示す図である。
セル配置及びセル間配線前のレイアウト領域に、あらかじめマクロブロックとしてメモリ３１、３２が配置されている。また、レイアウト領域におけるセル配置可能な領域に、あらかじめ電源配線３３、３４及びグランド配線３５、３６が配線されている。なお、レイアウト領域に、あらかじめ電源Ｉ／Ｏセル、グランドＩ／Ｏセル及び信号用Ｉ／Ｏセルを配置してもよい。また、マクロブロックとしてアナログ回路ブロック等を配置してもよい。
【００１９】
次に、電源電圧降下量の仮定について説明する。
電源電圧降下量仮定ステップＳ１で、レイアウト設計前に、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定する。例えば、レイアウト領域全体に対して８％の電源電圧降下量が一様に分布すると仮定する。この仮定から、セルの遅延量が最も遅く見積もられた上でタイミング制約を満足させる必要があるので、レイアウト領域全体において、高速なセルが使用されやすい。
【００２０】
次に、セル配置及びセル間配線について説明する。図５は、配置配線後のレイアウト領域を示す図である。なお、この図５ではセル間配線を表示していない。
配置配線ステップＳ２で、仮定の最大の電源電圧降下量に対応した性能のライブラリに従い、レイアウト領域に対し、所定のタイミング制約を満足させるようにセル配置及びセル間配線を行う。ここで選択されるライブラリは、最終的にタイミング制約を満足できるライブラリである。例えば、超高速のＤライブラリ１４が選択される。
【００２１】
次に、電源電圧降下分布の算出、及び、電源電圧降下量毎のレイアウト領域の分割について説明する。図６は、電源電圧降下分布算出後のレイアウト領域を示す図である。なお、この図６ではセル配置及びセル間配線を表示していない。
【００２２】
電源電圧降下分布算出ステップＳ３で、セル配置及びセル間配線に基づいてレイアウト領域の電源電圧降下分布を算出する。この電源電圧降下分布に従い、レイアウト領域分割ステップＳ４で、レイアウト領域を電源電圧降下量毎に分割する。電源電圧降下量仮定ステップＳ１により、Ａ領域２１、Ｂ領域２２、Ｃ領域２３及びＤ領域２４に対して８％の電源電圧降下量が一様に分布すると仮定されたが、図６に例示するように、Ａ領域２１に対して２％、Ｂ領域２２に対して４％、Ｃ領域２３に対して６％及びＤ領域２４に対して８％の電源電圧降下量が算出される。つまり、Ｄ領域２４でずれは発生しないが、Ａ領域２１で６％、Ｂ領域２２で４％、及び、Ｃ領域２３で２％差分のずれが発生している。
【００２３】
これらは、Ａ領域２１、Ｂ領域２２及びＣ領域２３において、実際の電源電圧降下量は仮定された電源電圧降下量よりも小さく、実際のセルの遅延量は仮定された遅延量よりも少ないことを表している。つまり、Ａ領域２１、Ｂ領域２２及びＣ領域２３において、必要以上に厳しいタイミング制約を満足させるために過剰に高速なセルを使用したことになる。この高速なセルほど消費電力が大きいので、チップの消費電力が必要以上に大きいことになる。これらのずれはタイミング制約の過剰マージンとなる。
【００２４】
次に、ライブラリの置換について説明する。図７は、ライブラリ置換後のレイアウト領域を示す図である。図８は、ライブラリ置換前のＡ領域の一部を示す図である。図９は、ライブラリ置換後のＡ領域の一部を示す図である。なお、この図７ではセル配置及びセル間配線を表示していない。
【００２５】
ライブラリ置換ステップＳ５で、これらの分割された各領域で使用されたライブラリを、それぞれ各領域の電源電圧降下量に対応した性能のライブラリに、所定のタイミング制約を満足させたまま置換する。ここで、Ａ領域２１で使用されたＤライブラリ１４は、Ａ領域２１に最適なＡライブラリ１１に置換される。Ｂ領域２２で使用されたＤライブラリ１４は、Ｂ領域２２に最適なＢライブラリ１２に置換される。Ｃ領域２３で使用されたＤライブラリ１４は、Ｃ領域２３に最適なＣライブラリ１３に置換される。つまり、Ａ領域２１、Ｂ領域２２及びＣ領域２３において、実際の電源電圧降下量に応じて過剰に高速なセルが低速なセルに置換され、タイミング制約の過剰マージンが削除される。置換しても、各セルの端子形状及びサイズは同一なので、セル配置及びセル間配線は変化しない。
【００２６】
このライブラリ置換ステップＳ５でライブラリの置換前では、例えば、２％の電源電圧降下量のＡ領域２１において、図８に例示するように、８％の電源電圧降下量に対応した性能のＤライブラリ１４のセル１４ａが、タイミング制約を満足して配置されている。２％の電源電圧降下量のＡ領域２１に対し、８％の電源電圧降下量に対応した性能のＤライブラリ１４を使用するので、タイミング制約は過剰マージンを有して満足されている。ライブラリの置換後では、図９に例示するように、２％の電源電圧降下量に対応した性能のＡライブラリ１１のセル１１ａが配置されている。２％の電源電圧降下量のＡ領域２１に対し、２％の電源電圧降下量に対応した性能のＡライブラリ１１を使用するので、タイミング制約は過剰マージンが削除されて満足されている。
【００２７】
このようにすると、最大の電源電圧降下量に対応した性能の、各領域で使用されたライブラリを、それぞれライブラリ群における各領域の電源電圧降下量に対応した性能のライブラリに置換するので、レイアウト領域全体で、最大の電源電圧降下量に対応した性能のライブラリが使用されず、所定の各領域で、最大の電源電圧降下量よりも小さい電源電圧降下量に対応した性能の、各領域に最適なライブラリが使用される。よって、小さな電源電圧降下量に対応した性能のライブラリのセルほど、セルの消費電力が小さいので、チップの消費電力が小さくなる。例えば、Ａ領域２１に１〜Ｌ番目までのセルが存在し、Ｂ領域２２に１〜Ｍ番目までのセルが存在し、Ｃ領域２３に１〜Ｎ番目までのセルが存在するとし、Ａライブラリ１１の所定のセルの消費電力をＰ（Ａｉ）、Ｂライブラリ１２の所定のセルの消費電力をＰ（Ｂｉ）、Ｃライブラリ１３の所定のセルの消費電力をＰ（Ｃｉ）、Ｄライブラリ１４の所定のセルの消費電力をＰ（Ｄｉ）とし、削減された消費電力をＰｄとすると近似的に、
【００２８】
【数１】
0004558612.tif 000002
【００２９】
と表現できる。
また、タイミング制約を満足させたレイアウト領域において、タイミング制約の過剰マージンを削除するだけなので、タイミング制約を満足させたままライブラリを置換できる。よって、ライブラリの置換後に、タイミング制約を満足させるために再びセル配置及びセル間配線を行う必要はないので、レイアウト設計期間を短縮できる。
【００３０】
また、実際のセル配置及びセル間配線に基づいて算出されたレイアウト領域の電源電圧降下分布に基づき、チップの消費電力を小さくできるので、セル配置及びセル間配線前の電源電圧降下分布の不正確な見積もりは存在しなくなる。
【００３１】
なお、階層レイアウト設計の場合、下位階層のブロックのレイアウト設計を行い、上位階層のブロックのレイアウト設計を行うことで、チップ全体のセル配置及びセル間配線を行い、チップ全体の電源電圧降下分布を算出し、その電源電圧降下分布に従ってライブラリの置換を行う。
【００３２】
また、ライブラリ群１０のライブラリの個数は自由に設定でき、ライブラリの個数が多いほどより正確にチップの消費電力を小さくできる。
また、ライブラリのセルの個数は自由に設定でき、セルの個数が多いほどより自由にレイアウト設計をできる。
【００３３】
（付記１）  セル配置及びセル間配線を行う半導体集積回路のレイアウト設計方法において、
レイアウト設計前に、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定する電源電圧降下量仮定ステップと、
名称、端子形状、サイズ、論理、遅延量及び消費電力量から構成されるセルデータを複数有し、前記遅延量及び前記消費電力量のみがそれぞれ異なるライブラリ群を記憶装置に記憶する記憶ステップと、
前記ライブラリ群における前記最大の電源電圧降下量に対応した性能のライブラリに従い、前記レイアウト領域に対してセル配置及びセル間配線を行う配置配線ステップと、
前記セル配置及び前記セル間配線後に、前記セル配置及び前記セル間配線に基づいて前記レイアウト領域の電源電圧降下分布を算出する電源電圧降下分布算出ステップと、
前記電源電圧降下分布に従い、前記レイアウト領域を電源電圧降下量毎に分割するレイアウト領域分割ステップと、
前記レイアウト領域分割ステップによって分割された各領域で使用されたライブラリを、それぞれ前記ライブラリ群における前記各領域の電源電圧降下量に対応した性能のライブラリに置換するライブラリ置換ステップと、
を有することを特徴とする半導体集積回路のレイアウト設計方法。
【００３４】
（付記２）  前記配置配線ステップは、所定のタイミング制約を満足させるように前記セル配置及び前記セル間配線をし、前記ライブラリ置換ステップは、前記所定のタイミング制約を満足させたまま置換することを特徴とする付記１記載の半導体集積回路のレイアウト設計方法。
【００３５】
（付記３）  前記セルはゲートアレイセルであることを特徴とする付記１記載の半導体集積回路のレイアウト設計方法。
（付記４）  前記セルはスタンダードセルであることを特徴とする付記１記載の半導体集積回路のレイアウト設計方法。
【００３６】
（付記５）  前記ライブラリ群では、大きな電源電圧降下量に対応した性能のライブラリのセルほど、前記セルの動作は高速であって消費電力が大きいことを特徴とする付記１記載の半導体集積回路のレイアウト設計方法。
【００３７】
（付記６）  前記レイアウト領域は、一度にレイアウト設計がされることを特徴とする付記１記載の半導体集積回路のレイアウト設計方法。
（付記７）  前記レイアウト領域は、下位階層のブロックのレイアウト設計をし、上位階層のブロックのレイアウト設計をすることで、レイアウト設計がされることを特徴とする付記１記載の半導体集積回路のレイアウト設計方法。
【００３８】
（付記８）  セル配置及びセル間配線を行う半導体集積回路のレイアウト設計プログラムにおいて、
コンピュータに、
レイアウト設計前に、レイアウト領域全体に対して最大の電源電圧降下量が一様に分布すると仮定する電源電圧降下量仮定ステップと、
名称、端子形状、サイズ、論理、遅延量及び消費電力量から構成されるセルデータを複数有し、前記遅延量及び前記消費電力量のみがそれぞれ異なるライブラリ群を記憶装置に記憶する記憶ステップと、
前記ライブラリ群における前記最大の電源電圧降下量に対応した性能のライブラリに従い、前記レイアウト領域に対してセル配置及びセル間配線を行う配置配線ステップと、
前記セル配置及び前記セル間配線後に、前記セル配置及び前記セル間配線に基づいて前記レイアウト領域の電源電圧降下分布を算出する電源電圧降下分布算出ステップと、
前記電源電圧降下分布に従い、前記レイアウト領域を電源電圧降下量毎に分割するレイアウト領域分割ステップと、
前記レイアウト領域分割ステップによって分割された各領域で使用されたライブラリを、それぞれ前記ライブラリ群における前記各領域の電源電圧降下量に対応した性能のライブラリに置換するライブラリ置換ステップと、
の処理を実行させることを特徴とする半導体集積回路のレイアウト設計プログラム。
【００３９】
（付記９）  セルデータを複数有するライブラリを複数備えたライブラリ群において、
名称、端子形状、サイズ、論理、遅延量及び消費電力量から構成されるセルデータを複数有する、所定の電源電圧降下量に対応した性能のライブラリを複数備え、前記ライブラリ間で名称が同一のセルは端子形状、サイズ及び論理も同一であり、大きな電源電圧降下量に対応した性能のライブラリのセルほど、前記セルの動作は高速であって消費電力が大きいことを特徴とするライブラリ群。
【図面の簡単な説明】
【００４０】
【図１】レイアウト設計のフローチャートである。
【図２】ライブラリ群を示す図である。
【図３】各ライブラリの電源電圧降下量に対するセルの遅延量を示す図である。
【図４】配置配線前のレイアウト領域を示す図である。
【図５】配置配線後のレイアウト領域を示す図である。
【図６】電源電圧降下分布算出後のレイアウト領域を示す図である。
【図７】ライブラリ置換後のレイアウト領域を示す図である。
【図８】ライブラリ置換前のＡ領域の一部を示す図である。
【図９】ライブラリ置換後のＡ領域の一部を示す図である。
【符号の説明】
【００４１】
１０  ライブラリ群
Ｓ１  電源電圧降下量仮定ステップ
Ｓ２  配置配線ステップ
Ｓ３  電源電圧降下分布算出ステップ
Ｓ４  レイアウト領域分割ステップ
Ｓ５  ライブラリ置換ステップ
【図１】
0004558612.tif 000003
【図２】
0004558612.tif 000004
【図３】
0004558612.tif 000005
【図４】
0004558612.tif 000006
【図５】
0004558612.tif 000007
【図６】
0004558612.tif 000008
【図７】
0004558612.tif 000009
【図８】
0004558612.tif 000010
【図９】
0004558612.tif 000011