(57)【特許請求の範囲】
【請求項１】
外部クロック信号に対応する第１のクロック信号を受け、前記第１のクロック信号に同期した第２のクロック信号を発生する内部クロック発生回路を備え、前記内部クロック発生回路は、前記第１のクロック信号と前記第２のクロック信号との位相差を検出し、該検出結果に基づいて前記第２のクロック信号の位相を調整する手段を含み、
データ出力モード時活性化され、前記第２のクロック信号に同期してデータを外部へ出力するための出力回路、
前記データ出力モード時、少なくとも前記出力回路の活性期間中前記位相調整手段の位相調整動作を停止させるためのクロック制御回路、
複数のメモリセル、
前記データ出力モード時、前記複数のメモリセルからアドレス指定されたメモリセルのデータを読出して前記出力回路へ該読出したデータを伝達するための読出回路、
前記データ出力モードを指定するデータ読出指示に応答して、前記出力回路を活性化するための出力イネーブル信号の活性化タイミングを規定するコラムレイテンシー信号を発生するためのレイテンシー制御回路、および
前記コラムレイテンシー信号に応答して前記出力イネーブル信号を活性化する出力制御回路を備え、
前記クロック制御回路は、前記コラムレイテンシー信号が規定するコラムレイテンシー期間および前記出力イネーブル信号が活性状態にある期間前記位相調整動作を停止させる手段を含む、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はクロック信号に同期してデータの出力を行なう半導体装置に関し、特に、データ出力制御用の内部クロック信号をＤＬＬ（ディレイ・ロックト・ループ）を用いて生成する半導体装置に関する。
【０００２】
【従来の技術】
最近の処理システムの高速化に伴って、プロセッサなどの処理装置とメモリの間で高速データ転送を行なうために、メモリと処理装置との間のデータ転送が、クロック信号に同期して行なわれる。処理装置は、データ読込時においては、クロック信号に同期して与えられたデータをサンプリングする。しかしながら、このクロック信号がより高速化すると、データの有効期間も応じて短くなり、データの入出力タイミングに対する規定が極めて厳密になってきている。このクロック信号に正確に同期してデータを出力するために、メモリ内にクロック同期回路を設け、外部のクロック信号に同期した内部クロック信号を生成してデータの入出力を行なう。このような内部クロックを発生するための回路として、ＤＬＬ（ディレイ・ロックト・ループ）回路が用いられる。
【０００３】
図１８は、従来の内部クロック発生回路を内蔵する半導体装置の要部の構成を概略的に示す図である。図１８に示す半導体装置１は、外部クロック信号Ｅｘｔ．ＣＬＫをバッファ処理して内部クロック信号ＣＬＫＩＮを生成する入力バッファ１１と、外部クロック信号Ｅｘｔ．ＣＬＫに同期した出力用内部クロック信号ＣＬＫＯを生成するＤＬＬ回路１０と、ＤＬＬ回路１０からの出力用クロック信号ＣＬＫＯに従って図示しない内部回路から転送されたデータＤＡＴＡを転送するデータ出力回路２０と、データ出力回路２０から転送されたデータをバッファ処理して外部データＤＯＵＴとして出力する出力バッファ２２を含む。
【０００４】
ＤＬＬ回路１０は、入力バッファ１１からの内部クロック信号ＣＬＫＩＮを遅延して出力用内部クロック信号ＣＬＫＯを生成する可変遅延線１２と、可変遅延線１２からの出力用内部クロック信号ＣＬＫＯを所定時間遅延するＩ／Ｏレプリカ回路１３と、Ｉ／Ｏレプリカ回路１３からのクロック信号Ｉｎｔ．ＣＬＫと入力バッファ１１からの内部クロック信号ＣＬＫＩＮの位相を比較する位相比較器１４と、位相比較器１４からのアップ指示信号ＵＰおよびダウン指示信号ＤＯＷＮに従ってカウント動作を行なうアップ／ダウンカウンタ１５と、アップ／ダウンカウンタ１５のカウント値をデコードして、可変遅延線１２の遅延量を決定するデコーダ１６とを含む。
【０００５】
Ｉ／Ｏレプリカ回路１３は、入力バッファ１１および出力バッファ２２の遅延時間の合計と同じ遅延時間を、出力用内部クロック信号ＣＬＫＯに対して与える。次に、この図１８に示す半導体装置１の動作を図１９に示すタイミングチャート図を参照して説明する。
【０００６】
外部クロック信号Ｅｘｔ．ＣＬＫは、ｔＣＫのサイクル時間を有する。入力バッファ１１は、遅延時間Ｄｉを有し、内部クロック信号ＣＬＫＩＮは、外部クロック信号Ｅｘｔ．ＣＬＫに対し、時間Ｄｉ遅れて変化する。Ｉ／Ｏレプリカ回路１３は、入力バッファ１１の遅延時間Ｄｉおよび出力バッファ２２における遅延時間Ｄｏの合計の遅延時間Ｄｉ＋Ｄｏの遅延時間を有する。位相比較器１４が、Ｉ／Ｏレプリカ回路１３からの内部クロック信号Ｉｎｔ．ＣＬＫと入力バッファ１１からの内部クロック信号ＣＬＫＩＮの位相を比較し、その位相差に応じて、アップ指示信号ＵＰまたはダウン指示信号ＤＯＷＮを活性化する。
【０００７】
位相比較器１４からの指示信号ＵＰおよびＤＯＷＮに従ってアップ／ダウンカウンタ１５がそのカウント値を増減する。デコーダ１６がアップ／ダウンカウンタ１５のカウント値をデコードし、可変遅延線１２の遅延量をアップ／ダウンカウンタ１５のカウント値に対応する値に設定する。この動作を繰り返すことにより、内部クロック信号ＣＬＫＩＮおよびＩｎｔ．ＣＬＫの位相が、可変遅延線１２の単位遅延量以下の精度で一致する。
【０００８】
可変遅延線１２が遅延時間Ｄｄを有している場合、可変遅延線１２からの出力用内部クロック信号ＣＬＫＯは、外部クロック信号Ｅｘｔ．ＣＬＫに対してＤｉ＋Ｄｄの遅延をもって変化する。データ出力回路２０が、データ出力モード時、この出力用内部クロック信号ＣＬＫＯに同期して内部からのデータＤＡＴＡを転送する。出力バッファ２２がデータ出力モード時活性化され、データ出力回路２０の出力するデータから外部データＤＯＵＴを生成して出力する。
【０００９】
Ｉ／Ｏレプリカ回路１３からの内部クロック信号Ｉｎｔ．ＣＬＫは、出力用内部クロック信号ＣＬＫＯに対し時間Ｄｏ＋Ｄｉ遅れて変化する。データ出力回路２０が、出力用の内部クロック信号ＣＬＫＯに同期してデータを伝送し、出力バッファ２２において遅延時間Ｄｏをもって外部データＤＯＵＴが出力される。したがって、外部出力データＤＯＵＴは、クロック信号ＣＬＫＯに対し遅延時間Ｄｏ遅れて出力される。すなわち、外部データＤＯＵＴは、外部クロック信号Ｅｘｔ．ＣＬＫに対し、Ｄｉ＋Ｄｄ＋Ｄｏ遅れて変化する。（Ｄｉ＋Ｄｄ＋Ｄｏ）は、外部クロック信号Ｅｘｔ．ＣＬＫの１周期の期間に等しい。すなわち、外部データＤＯＵＴは、外部クロック信号Ｅｘｔ．ＣＬＫの変化に同期して出力される。
【００１０】
この図１９に示すデータ出力動作時においては、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりエッジおよび立下がりエッジに同期してデータが出力される。すなわちＤＤＲ（ダブル・データ・レート）モードでデータが出力される。Ｉ／Ｏレプリカ回路１３を利用することにより、外部データＤＯＵＴを、可変遅延線１２の単位遅延量以下の精度で外部クロック信号Ｅｘｔ．ＣＬＫに位相同期させて出力することができる。
【００１１】
プロセッサは、外部データＤＯＵＴと並列に与えられるデータストローブ信号（図示せず）に同期して、与えられたデータの取込を実行する。したがって、データストローブ信号および外部データＤＯＵＴがともに外部クロック信号Ｅｘｔ．ＣＬＫに同期しており、外部のプロセッサは、正確にデータの取込（サンプリング）を行なうことができ、高速のクロック信号を利用する場合においても、正確なデータの伝送を行なうことができる。
【００１２】
【発明が解決しようとする課題】
ＤＬＬ回路などの内部クロック発生回路を利用してデータの出力を行なう場合、最も注意を払うべきパラメータは、エッジ間ジッタ（エッジ−ツゥ−エッジジッタ）である。このエッジ間ジッタは、外部クロック信号のエッジに対するデータ有効期間（データ有効ウィンドウ）のジッタである。すなわち、たとえば、図２０に示すように、データストローブ信号（ＤＬＬ回路からの出力用内部クロック信号ＣＬＫＯと同期している）が外部クロック信号Ｅｘｔ．ＣＬＫに対し、遅延時間Ａを有している場合、図２０に示すＤＬＬ回路１０において、位相調整が行なわれる。この位相調整動作が外部クロック信号Ｅｘｔ．ＣＬＫのＨレベル期間（時間ｔＣＨ）の間に行なわれ、逆に、このデータストローブまたは出力用内部クロック信号ＣＬＫＯの位相が外部クロック信号Ｅｘｔ．ＣＬＫよりも時間Ｂだけ早くなった場合、出力データＤ１の有効ウィンドウは、外部クロック信号Ｅｘｔ．ＣＬＫのＨレベル期間ｔＣＨよりも（Ａ−Ｂ）だけ狭くなる。次の外部クロック信号Ｅｘｔ．ＣＬＫのエッジまで、このデータストローブまたは出力用内部クロック信号ＣＬＫＯの位相が調整されない場合（ＤＬＬ回路の遅延量調整が行なわれない場合）、データストローブは、外部クロック信号Ｅｘｔ．ＣＬＫに対し時間Ｂだけ早く立上がる。したがって、この場合のエッジ間ジッタは（Ｂ−Ｂ＝０）であり、このときのデータＤ２の有効ウィンドウ幅は、外部クロック信号Ｅｘｔ．ＣＬＫのＬレベル期間となる。外部クロック信号Ｅｘｔ．ＣＬＫがデューティ比５０％の場合、データＤ２の有効ウィンドウ期間は、時間ｔＣＨとなる。
【００１３】
プロセッサは、データストローブをたとえば、９０°位相シフトしてデータのサンプリングを実行する。したがって出力データの有効ウィンドウが狭くなると、このサンプリング期間に対するデータのセットアップ／ホールド時間を十分にとることができず、正確なデータのサンプリングを行なうことができなくなるという問題が生じる。
【００１４】
特に、外部クロック信号Ｅｘｔ．ＣＬＫが高速のクロック信号であり、時間ｔＣＨが短くなった場合、このエッジ間ジッタによりデータ有効ウィンドウが狭くなる影響がより顕著となり、高速クロックに従ってデータ転送を行なうことができなくなるという問題が生じる。
【００１５】
エッジ間ジッタを小さくするためには、ＤＬＬ回路の位相調節精度を高くすることが考えられる。すなわち、ＤＬＬ回路の遅延量の単位時間を短くし、図２０に示す時間Ａを短くする。しかしながら、ＤＬＬ回路の遅延単位時間を短くする場合、可変遅延線１２の遅延段数を増加させて単位遅延量を小さくする、またはアップ／ダウンカウンタ１５のカウントビット数を増大させ、この可変遅延線１２を構成するインバータの動作電流調整量を小さくするなどの処置が必要となり、回路占有面積が増加するという問題が生じる。
【００１６】
また、単位遅延量を小さくした場合、ＤＬＬ回路の動作環境の変動の影響をできるだけ排除する必要があり、回路構成が複雑化するという問題が生じる。特に電源電圧変動時においても、正確に設定された遅延量を保持するために、動作電源電圧を安定化させるための構成が必要となり、回路が複雑化するとともに、回路占有面積も増大するという問題が生じる。
【００１７】
それゆえ、この発明の目的は、内部クロック発生回路の占有面積および回路の複雑さを増加させることなくエッジ間ジッタを確実に抑制することのできる半導体装置を提供することである。
【００１８】
この発明の他の目的は、エッジ間ジッタを抑制して高速でデータを転送することのできる半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
請求項１に係る半導体装置は、外部クロック信号に対応する第１のクロック信号を受け、この第１のクロック信号に同期した第２のクロック信号を発生する内部クロック発生回路を備える。この内部クロック発生回路は、第１のクロック信号と第２のクロック信号との位相差を検出し、該検出結果に基づいて第２のクロック信号の位相を調整する手段を含む。
【００２０】
請求項１に係る半導体装置は、さらに、データ出力モード時活性化され、第２のクロック信号に同期してデータを外部へ出力するための出力回路と、データ出力モード時、少なくとも出力回路の活性期間中位相調整手段の位相調整動作を停止させるためのクロック制御回路と、複数のメモリセルと、データ出力モード時、これら複数のメモリセルからアドレス指定されたメモリセルのデータを読出して出力回路へ該読出したデータを伝達するための読出回路と、データ出力モードを指定するデータ読出指示に応答して、出力イネーブル信号の活性化タイミングを規定するコラムレイテンシー信号を発生するためのレイテンシー制御回路と、このコラムレイテンシー信号に応答して出力イネーブル信号を活性化して出力回路に与えて、出力回路を活性化する出力制御回路を備える。クロック制御回路は、コラムレイテンシー信号が規定するコラムレイテンシー期間および出力イネーブル信号の活性期間の間位相調整動作を停止させる手段を含む。
【００３７】
データ出力動作時、位相調整動作を停止させることにより、出力回路を動作させる第２のクロック信号の位相は変動せず、エッジ間ジッタは生じず、データ有効ウィンドウ幅は一定とすることができる。
【００３８】
また、クロック発生回路を、所定の周期で必要な期間のみ活性化することにより、クロック発生回路の位相調整動作回数が低減され、エッジ間ジッタの発生頻度を抑制することができる。
【００３９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置１の要部の構成を概略的に示す図である。図１に示す半導体装置１は、メモリセルＭＣを有するメモリアレイ回路２と、外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＺＣＬＫをバッファ処理して内部クロック信号ＣＬＫを生成するクロックバッファ３と、クロックバッファ３からの内部クロック信号ＣＬＫに従って出力用のクロック信号ＤＬＬＣＬＫを生成するＤＬＬ回路１０と、ＤＬＬ回路１０からの内部クロック信号ＤＬＬＣＬＫに従って少なくともデータの出力を行なう入出力回路４と、外部から与えられるアドレス信号をクロックバッファ３からの内部クロック信号ＣＬＫに同期して取込み内部ロウアドレスＲＡＤＤ、内部コラムアドレスＣＡＤＤおよびバンクアドレスまたは特定のコマンド用アドレスＡＤＤを生成するアドレスバッファ７を含む。
【００４０】
クロックバッファ３は、図１８に示すクロックバッファ１１に相当するが、この図１に示すクロックバッファ３は、互いに相補な外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＺＣＬＫの交差部を検出してこれらの交差部に同期した内部クロック信号ＣＬＫを生成する。このクロックバッファ３は、たとえば、差動増幅器で構成される。
【００４１】
ＤＬＬ回路１０は、少なくとも出力イネーブル信号ＯＥが活性状態にある期間非活性化される活性制御信号ＥＮに従って位相調整動作が活性化され、内部クロック信号ＣＬＫに同期した内部クロック信号ＤＬＬＣＬＫを生成する。このＤＬＬ回路１０の構成は、概略、図１８に示す構成と同じであるが、位相調整動作が選択的に活性化される点が異なる。
【００４２】
メモリアレイ回路２は、行列状に配列される複数のメモリセルＭＣと、メモリセルＭＣの各行に対応して配置されるワード線ＷＬと、メモリセルＭＣの各列に対応して配置されるビット線対ＢＬＰを含むメモリセルアレイ２ａと、アドレスバッファ７からのロウアドレス信号ＲＡＤＤに従ってメモリセルアレイ２ａのアドレス指定された行に対応するワード線を選択状態へ駆動するロウデコーダ２ｂと、ビット線対ＢＬＰそれぞれに対応して設けられ、活性化時対応のビット線対の電位を差動増幅しかつラッチするセンスアンプＳＡと、アドレスバッファ７からのコラムアドレス信号ＣＡＤＤに従って列選択を行ない、選択列に対応するビット線対ＢＬＰ（またはセンスアンプＳＡ）を内部データ線Ｉ／Ｏに結合するための列選択信号を生成するコラムデコーダ２ｃを含む。
【００４３】
メモリアレイ回路２においては、センスアンプＳＡと内部データ線Ｉ／Ｏの間に、コラムデコーダ２ｃからの列選択信号に従って対応のビット線対またはセンスアンプを内部データ線に接続する列選択ゲートが設けられるが、これは図面を簡略化するために示していない。
【００４４】
データ入出力回路４は、データ出力モード時活性化され、内部データ線Ｉ／Ｏ上に読出された複数ビットのデータを増幅するメインアンプ回路ＭＡと、メインアンプ回路ＭＡから与えられたデータを並列に取込み、かつクロック信号ＣＬＫに同期して直列に出力する並列／直列変換回路４ａと、出力イネーブル信号ＯＥの活性化時活性化され、並列／直列変換回路４ａからの読出データおよび図示しないストローブ信号をバッファ処理して外部データＥｘｔ．ＤＡＴＡおよびＥｘｔ．Ｓｔｒｏｂｅを出力するデータ／ストローブ出力バッファ４ｂと、データ入力モード時、外部から与えられるデータをデータストローブ信号に従って取込むデータ／ストローブ入力バッファ４ｃと、データ／ストローブ入力バッファ４ｃから与えられる内部データをデータ書込時クロック信号ＣＬＫに同期して取込み並列に内部データ線Ｉ／Ｏ上に伝達する直列／並列変換回路４ｄを含む。
【００４５】
データ／ストローブ入力バッファ４ｃは、外部のプロセッサから与えられるデータストローブに従ってデータ書込時外部からのデータを取込む。並列／直列変換回路４ａおよび直列／並列変換回路４ｄを利用することにより、半導体装置１のメモリアレイ回路２を内部クロック信号ＣＬＫに同期して動作させ、かつ外部においては、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりエッジおよび立下がりエッジ両者に同期してデータの転送を行なうことができる。
【００４６】
半導体装置１はさらに、外部からの動作モードを指定するコマンドＣＭＤをクロック信号ＣＬＫに同期して取込むコマンドバッファ５と、コマンドバッファ５からの内部コマンドおよびアドレスバッファ７からの特定のアドレス信号ＡＤＤを受け、内部クロック信号ＣＬＫに同期して指定された動作モードを実行するために必要な制御を行なう制御回路６を含む。
【００４７】
コマンドバッファ５へ与えられるコマンドＣＭＤは、複数の外部制御信号、すなわち外部チップセレクト信号Ｅｘｔ．／ＣＳ、外部ロウアドレスストローブ信号Ｅｘｔ．／ＲＡＳ、…のクロック信号ＣＬＫの立上がりエッジにおける状態の組合せにより動作モードを指定する。この外部制御信号としては、他に、外部ライトイネーブル信号Ｅｘｔ．／ＷＥ、および外部コラムアドレスストローブ信号Ｅｘｔ．／ＣＡＳ等がある。
【００４８】
制御回路６へアドレス信号ＡＤＤが与えられているのは特定のアドレスビットをコマンドの一部として利用するためである。また、、アドレス信号ＡＤＤがバンク指定信号を含むとき、制御回路６は、指定されたバンクに対する動作モード制御を実行する。すなわち、メモリアレイ回路２が複数のバンクを含むとき、このバンクアドレス信号によりアドレス指定されたバンクに対してのみ制御回路６が指定された動作を行なうように制御する。
【００４９】
このアドレス信号ＡＤＤがコマンドの一部として利用されるときには、制御回路６は、コマンドバッファ５からの内部コマンドおよびアドレス信号ＡＤＤの特定のビットをデコードして、デコード結果に従って指定された動作モードを実行するために必要な制御を行なう。
【００５０】
図１に示す半導体装置１においては、ＤＬＬ回路１０は、図２にタイミング図を示すように出力イネーブル信号ＯＥが活性状態にあり、出力用クロック信号ＤＬＬＣＬＫに従ってデータ／ストローブ出力バッファ４ｂからデータ出力が行なわれる間、出力用クロック信号ＤＬＬＣＬＫの位相調整動作を停止する。したがって、データ／ストローブ出力バッファ４ｂからのデータ出力時、エッジ間ジッタは生じない（出力用クロック信号ＤＬＬＣＬＫの外部クロック信号Ｅｘｔ．ＣＬＫに対する遅延時間がデータ出力動作時変化せず固定されるため）。これにより、出力データの有効ウィンドウ幅をすべてのデータについて一定とすることができ、高速データ転送を行なうことができる。
【００５１】
外部のプロセッサは、データ／ストローブ出力バッファ４ｂから出力されるデータストローブに従って、与えられたデータのサンプリングを実行する。したがって、外部データＥｘｔ．ＤＡＴＡの位相が、外部クロック信号Ｅｘｔ．ＣＬＫとずれている場合においても、正確に外部のプロセッサは、与えられたデータの取込（サンプリング）を行なうことができる。
【００５２】
図３は、図１に示すＤＬＬ回路１０の構成を概略的に示す図である。図３に示すＤＬＬ回路１０は、クロックバッファ３からのクロック信号ＣＬＫとＩ／Ｏレプリカ回路１３からの内部クロック信号Ｉｎｔ．ＣＬＫの位相を比較する位相比較器１４と、活性制御信号ＥＮの活性化時活性化され、位相比較器１４からのアップ指示信号ＵＰおよびダウン指示信号ＤＯＷＮに従ってカウント動作を実行するアップ／ダウンカウンタ９と、アップ／ダウンカウンタ９からのマルチビットカウントＣをデコードするデコーダ１６と、デコーダ１６の出力信号によりその遅延量が決定され、クロック信号ＣＬＫを遅延して出力用内部クロック信号ＤＬＬＣＬＫを生成する可変遅延線１２を含む。
【００５３】
Ｉ／Ｏレプリカ回路１３は、たとえば、配線遅延またはバッファ回路で構成され、クロックバッファ３における遅延およびデータ／ストローブ出力バッファ４ｂにおける遅延の合計に等しい遅延時間を与える。
【００５４】
位相比較器１４には、排他的論理和型、位相周波数型比較器（ＰＦＣ）型位相比較器、ＲＳフリップフロップ型位相比較器のいずれが用いられてもよい。
【００５５】
可変遅延線１２は、偶数段のインバータで構成され、デコーダ１６の出力信号に従ってこれらの偶数段のインバータの動作電流が調整されるかまたは、インバータの段数が調整される。動作電流の調整には、たとえばカレントミラー回路を利用する。カレントミラー回路を流れる電流のミラー電流を偶数段のインバータの動作電流として用い、かつカレントミラー回路を流れる電流をデコーダ１６の出力信号により変更する。
【００５６】
図４は、図３に示すアップ／ダウンカウンタ９の構成を概略的に示す図である。図４において、アップ／ダウンカウンタ９は、アップ指示信号ＵＰと活性制御信号ＥＮを受けるＡＮＤ回路９ａと、活性制御信号ＥＮとダウン指示信号ＤＯＷＮを受けるＡＮＤ回路９ｂと、ＡＮＤ回路９ａの出力信号をアップ入力Ｕに受け、かつＡＮＤ回路９ｂの出力信号をダウン入力ＤＷに受けてカウント動作を行ない、カウント値Ｃ０−Ｃｎを生成するアップ／ダウンカウンタ回路９ｃを含む。
【００５７】
活性制御信号ＥＮがＬレベルの非活性状態のときには、ＡＮＤ回路９ａおよび９ｂの出力信号はともにＬレベルとなり、アップ／ダウンカウンタ回路９のアップ入力Ｕおよびダウン入力ＤＷはＬレベルに固定され、カウント動作は行なわれない。
【００５８】
活性制御信号ＥＮがＨレベルのときには、ＡＮＤ回路９ａおよび９ｂの出力信号がアップ指示信号ＵＰおよびダウン指示信号ＤＯＷＮに従ってそれぞれ変化し、アップ／ダウンカウンタ９ｃがアップ入力Ｕおよびダウン入力ＤＷに与えられる信号に従ってカウント値の増減を行なう。
【００５９】
したがって、活性制御信号ＥＮをデータ出力時、非活性状態に設定することにより、アップ／ダウンカウンタ回路９ｃからのカウント値Ｃ０−Ｃｎは変化せず、可変遅延線１２の遅延量は、活性制御信号ＥＮが非活性化される前の状態に保持される。これにより、データ出力時、出力用内部クロック信号ＤＬＬＣＬＫの遅延時間（位相）を固定してデータの出力を行ない、エッジ間ジッタを抑制する。
【００６０】
図５は、図４に示すアップ／ダウンカウンタ回路９ｃの構成の一例を示す図である。図５に示すアップ／ダウンカウンタ回路９ｃは、３ビットカウンタであるが、この構成は一般のＮビットアップ／ダウンカウンタに拡張することができる。
【００６１】
図５において、アップ／ダウンカウンタ回路９ｃは、アップ入力Ｕとダウン入力ＤＷ上の信号を受けるＯＲ回路ＯＧ０と、ＯＲ回路ＯＧ０の出力信号がＨレベルのときその出力カウントビットＣ０を反転するフリップフロップＦＦ０と、フリップフロップＦＦ０の出力カウントビットＣ０とアップ入力Ｕ上の信号とを受けるＡＮＤ回路ＡＧ１と、フリップフロップＦＦ０の出力カウントビットＣ０とダウン入力ＤＷ上の信号とを受けるゲート回路ＧＧ１と、ＡＮＤ回路ＡＧ１の出力信号とゲート回路ＧＧ１の出力信号とを受けるＯＲ回路ＯＧ１と、ＯＲ回路ＯＧ１の出力信号がＨレベルのときその出力カウントビットＣ１を反転するフリップフロップＦＦ１と、フリップフロップＦＦ１の出力カウントビットＣ１とＡＮＤ回路ＡＧ１の出力信号とを受けるＡＮＤ回路ＡＧ２と、フリップフロップＦＦ１の出力カウントビットＣ１とゲート回路ＧＧ１の出力信号とを受けるゲート回路ＧＧ２と、ＡＮＤ回路ＡＧ２の出力信号とゲート回路ＧＧ２の出力信号を受けるＯＲ回路ＯＧ２と、ＯＲ回路ＯＧ２の出力信号がＨレベルのときその出力カウントビットＣ２を反転するフリップフロップＦＦ２を含む。
【００６２】
フリップフロップＦＦ０−ＦＦ２は、たとえば、ＪＫフリップフロップまたはＤフリップフロップで構成され、そのイネーブル入力ＥＮＥに与えられる信号がＨレベルとなると、出力Ｚ０からの出力カウントビットを入力ＩＮに取込み出力Ｏから出力する。
【００６３】
ゲート回路ＧＧ１は、カウントビットＣ０がＬレベル（“０”）でありかつダウン入力ＤＷ上の信号がＨレベルのときにＨレベルの信号を出力する。ゲート回路ＧＧ２は、カウントビットＣ１がＬレベルでありかつゲート回路ＧＧ１の出力信号がＨレベルのときにＨレベルの信号を出力する。
【００６４】
図５に示す３ビットアップ／ダウンカウント回路９ｃを、Ｎビットアップ／ダウンカウンタ回路に拡張する場合、ＡＮＤ回路ＡＧおよびゲート回路ＧＧおよびＯＲ回路ＯＧの組を順次追加し、これらの組の出力に対しフリップフロップを設ければよい。
【００６５】
次に、図５に示すアップ／ダウンカウンタ回路９ｃの動作を図６に示すタイミングチャートを参照して説明する。
【００６６】
フリップフロップＦＦ０−ＦＦ２は、アップエッジ型フリップフロップであり、入力ＥＮＥに与えられる信号がＨレベルに立上がるときに、その出力Ｏからの信号の状態が確定する。
【００６７】
今、カウントビットＣ０−Ｃ２がすべて“０”（Ｌレベル）にリセットされている状態を考える。サイクル♯１においてアップ入力ＵにＨレベルの信号が与えられると、ＯＲ回路ＯＧ０の出力信号がＨレベルとなり、フリップフロップＦＦ０の出力カウントビットＣ０が“１”に反転する。一方、ＡＮＤ回路ＡＧ１は、カウントビットＣ０がＬレベルのときにカウントアップ指示信号がアップ入力Ｕに与えられており、出力信号はＬレベルであり、フリップフロップＦＦ１のカウントビットＣ１の状態は変化せず、“０”である。同様に、ＡＮＤ回路ＡＧ１の出力信号がＬレベルであり、ＡＮＤ回路ＡＧ２の出力信号もＬレベルであり、フリップフロップＦＦ２の出力カウントビットＣ２も変化しない。
【００６８】
次にサイクル♯２においてカウントアップ指示信号が再び与えられると、ＯＲ回路ＯＧ０の出力信号に従ってフリップフロップＦＦ０の出力カウントビットＣ０が“０”に変化する。このとき、出力カウントビットＣ０がＨレベル（“１”）のときにカウントアップ指示信号が与えられており、ＡＮＤ回路ＡＧ１の出力信号がＨレベルとなり、応じてＯＲ回路ＯＧ１の出力信号がＨレベルとなり、フリップフロップＦＦ１の出力カウントビットＣ１の状態が“１”に変化する。カウントビットＣ１がＬレベル（“０”）のときにＡＮＤ回路ＡＧ１の出力信号がＨレベルに立上がっており、したがってＡＮＤ回路ＡＧ２の出力信号はＬであり、フリップフロップＦＦ２の出力カウントビットＣ２の状態は変化しない。
【００６９】
サイクル♯３において再びカウントアップ指示信号がアップ入力Ｕに与えられると、再びフリップフロップＦＦ０からの出力カウントビットＣ０の状態が変化し、“１”となる。カウントビットＣ０が“０”のときにカウントアップ指示信号が与えられており、ＡＮＤ回路ＡＧ１の出力信号はＬレベルであり、フリップフロップＦＦ１からの出力カウントビットＣ１の状態は変化しない。ＡＮＤ回路ＡＧ１の出力信号がＬレベルであるため、ＡＮＤ回路ＡＧ２の出力信号もＬレベルであり、フリップフロップＦＦ２からのカウントビットＣ２も変化しない。
【００７０】
サイクル♯４において再びアップ入力Ｕにカウントアップ指示信号が与えられると、フリップフロップＦＦ０からのカウントビットＣ０が“０”に変化する。カウントビットＣ０がＨレベルのときに、カウントアップ指示信号が与えられており、ＡＮＤ回路ＡＧ１の出力信号がＨレベルとなり、応じてフリップフロップＦＦ１からの出力カウントビットＣ１の状態が変化する。このとき、カウントビットＣ１がＨレベルのときに、ＡＮＤ回路ＡＧ１の出力信号がＨレベルとなり、応じてＡＮＤ回路ＡＧ２の出力信号がＨレベルとなり、フリップフロップＦＦ２からの出力カウントビットＣ２が“１”に変化する。
【００７１】
サイクル♯５において再びカウントアップ指示が与えられると、フリップフロップＦＦ０からのカウントビットＣ０が“１”に変化する。カウントビットＣ０がＬレベルのときにカウントアップ指示が与えられており、ＡＮＤ回路ＡＧ１の出力信号はＬレベルを維持し、応じてカウントビットＣ１の状態が変化せず、また、カウントビットＣ２の状態も変化しない。
【００７２】
サイクル♯６において、ダウン入力ＤＷにカウントダウン指示信号が与えられると、まずフリップフロップＦＦ０からのカウントビットＣ０が“０”に変化する。このカウントダウン指示信号が与えられたときカウントビットＣ０はＨレベルであるため、ゲート回路ＧＧ１の出力信号はＬレベルを維持し、カウントビットＣ１およびＣ２の状態は変化しない。
【００７３】
サイクル♯７において、再びカウントアップ指示信号がアップ入力Ｕに与えられると、ＯＲ回路ＯＧ０の出力信号に従ってフリップフロップＦＦ０からのカウントビットＣ０が“１”に変化する。カウントビットＣ０が“０”のときにカウントアップ指示信号が与えられており、ＡＮＤ回路ＡＧ１およびＡＧ２の出力信号がＬレベルを維持し、フリップフロップＦＦ１およびＦＦ２からのカウントビットＣ１およびＣ２の状態は変化しない。
【００７４】
サイクル♯８において再びダウン入力ＤＷにカウントダウン指示信号が与えられると、フリップフロップＦＦ０からのカウントビットＣ０が“０”に変化する。一方、カウントビットＣ０がＨレベルのときにカウントダウン指示信号が与えられており、ゲート回路ＧＧ１およびＧＧ２の出力信号はＬレベルを維持し、フリップフロップＦＦ１およびＦＦ２からのカウントビットＣ１およびＣ２の状態は変化しない。
【００７５】
クロックサイクル♯９において再びカウントダウン指示信号がダウン入力ＤＷに与えられると、フリップフロップＦＦ０からのカウントビットＣ０が“１”に変化する。カウントビットＣ０がＬレベルのときにカウントダウン指示信号が与えられており、ゲート回路ＧＧ１の出力信号がＨレベルとなり、応じてフリップフロップＦＦ１からの出力カウントビットＣ１が、“０”から“１”に変化する。このとき、またゲート回路ＧＧ２は、カウントビットＣ１がＬレベルのときにゲート回路ＧＧ１の出力信号がＨレベルとなるため、Ｈレベルの出力信号を生成し、フリップフロップＦＦ２からのカウントビットＣ２の状態が変化し、“０”となる。
【００７６】
したがって、図６においてその最下部にカウント値を示すように、カウントアップ指示が与えられるごとにカウント値が１増分され、カウントダウン指示が与えられるごとにカウント値が１減分される。これにより、カウントアップ指示およびカウントダウン指示によりカウントアップ動作およびカウントダウン動作を行なうことができる。
【００７７】
なお、図５に示すアップ／ダウンカウンタ回路の構成は、他のたとえばシフトレジスタで替えられてもよい。シフトレジスタを利用する場合、活性状態となる出力ノードが１つ上位または下位方向へアップ／ダウン指示に応じて変化し、シフトレジスタの出力に従って可変遅延線１２の遅延量が決定される。
【００７８】
図７は、図１に示すコマンドバッファ５および制御回路６の出力制御に関連する部分の構成を概略的に示す図である。
【００７９】
図７において、コマンドバッファ５は、外部から与えられるコマンドＥｘｔ．ＣＭＤを受ける入力バッファ５ａと、入力バッファ５ａからの内部コマンドＣＭＤを内部クロック信号ＣＬＫに同期してラッチするラッチ回路５ｂを含む。ラッチ回路５ｂは、図１に示すクロックバッファ３からの内部クロック信号ＣＬＫの立上がりエッジで入力バッファ５ａから与えられた信号を取込みラッチする。したがって、ラッチ回路５ｂから出力されるチップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥの状態は、内部クロック信号ＣＬＫの立上がりエッジにおける状態となる。
【００８０】
制御回路６は、ラッチ回路５ｂからのチップセレクト信号／ＣＳおよびコラムアドレスストローブ信号／ＣＡＳを受けるＮＯＲ回路６ａと、ラッチ回路５ｂからのロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥを受けるＡＮＤ回路６ｂと、ＮＯＲ回路６ａの出力信号とＡＮＤ回路６ｂの出力信号とを受けるＡＮＤ回路６ｃと、ＡＮＤ回路６ｃの出力信号の立上がりに応答してワンショットのパルス信号を発生する立上がりエッジパルス発生器６ｄを含む。立上がりエッジパルス発生器６ｄから読出動作モードを指定する読出動作指示信号ＲＥＡＤが出力される。
【００８１】
ＮＯＲ回路６ａから、チップセレクト信号／ＣＳおよびコラムアドレスストローブ信号／ＣＡＳがともにＬレベルのときにＨレベルの信号が出力される。ＡＮＤ回路６ｂからは、ロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥがともにＨレベルのときにＨレベルの信号が出力される。したがって、データ読出モードを指定するリードコマンドは、チップセレクト信号／ＣＳおよびコラムアドレスストローブ信号／ＣＡＳをともに外部クロック信号ＥＸＴ．ＣＬＫの立上がりエッジでＬレベルに設定し、かつロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥを外部クロック信号Ｅｘｔ．ＣＬＫの立上がりエッジでＨレベルに設定することにより与えられる。このリードコマンドが与えられると、立上がりエッジパルス発生器６ｄにより、ワンショットの読出動作指示信号ＲＥＡＤが発生される。
【００８２】
制御回路６は、さらに、モードレジスタセットモード時活性化され、特定のアドレス信号ビットＡＤＤを受けて、ＣＡＳレイテンシーデータＣＬおよびバースト長データＢＬを格納するモードレジスタ回路６ｅと、モードレジスタ回路６ｅからのコラムレイテンシーデータＣＬに従って読出動作指示信号ＲＥＡＤをＣＡＳレイテンシー期間、内部クロック信号ＤＬＬＣＬＫに従ってシフトするＣＡＳレイテンシーシフタ６ｆと、ＣＡＳレイテンシーシフタ６ｆの出力信号を、モードレジスタ回路６ｅからのバースト長データＢＬが示す期間さらに出力用内部クロック信号ＤＬＬＣＬＫに従ってシフトするバースト長シフタ６ｇと、読出動作指示信号ＲＥＡＤの発生（活性化）時にセットされかつＣＡＳレイテンシーシフタ６ｆの出力信号の活性化時リセットされるセット／リセットラッチ６ｈと、ＣＳレイテンシーシフタ６ｆの出力信号の活性化時セットされかつバースト長シフタ６ｇの出力信号の活性化時リセットされるセット／リセットラッチ６ｉを含む。
【００８３】
セット／リセットラッチ６ｈから、ＣＡＳレイテンシー期間を決定するコラムレイテンシー信号ＣＬ−ＣＯＵＮＴが出力される。セット／リセットラッチ６ｉから、出力イネーブル信号ＯＥおよび活性制御信号ＥＮが出力される。ＣＡＳレイテンシー（コラムレイテンシー）は、リードコマンドが与えられてから有効データが出力されるまでのクロックサイクル数を示し、バースト長は、リードコマンドが与えられたとき、連続して出力されるデータの数を示す。ＣＡＳレイテンシーシフタ６ｆは、読出動作指示信号ＲＥＡＤを出力用クロック信号ＤＬＬＣＬＫに同期してシフトし、ＣＡＳレイテンシー−０．５サイクル期間が経過すると、その出力信号を活性状態へ駆動する。
【００８４】
バースト長シフタ６ｇは、ＣＡＳレイテンシーシフタ６ｆの出力信号をさらにバースト長期間出力用クロック信号ＤＬＬＣＬＫに従ってシフトする。ＣＡＳレイテンシーシフタ６ｆは、メモリセルアレイにおいてメモリセルが選択され、かつメインアンプ回路ＭＡによりデータが増幅されて並列／直接変換回路４ａ（図１参照）に読出データがラッチされるまでに要する期間を決定する。ＣＡＳレイテンシーシフタ６ｆが規定する期間が経過したとき、データ／ストローブ出力バッファ４ｂが有効データを出力することができるため、このとき、出力イネーブル信号ＯＥがバースト長期間活性化される。
【００８５】
ここで、ＣＡＳレイテンシーシフタ６ｆおよびバースト長シフタ６ｇは、出力用内部クロック信号ＤＬＬＣＬＫに従って読出動作指示信号ＲＥＡＤおよびＣＡＳレイテンシーシフタ６ｆの出力信号をシフトするシフト回路で構成される。次に、図７に示す制御回路の動作を、図８に示すタイミングチャートを参照して説明する。
【００８６】
外部クロック信号Ｅｘｔ．ＣＬＫのサイクル♯１においてリードコマンドが与えられる。このリードコマンドに従って、図７に示す立上がりエッジパルス発生器６ｄから、ワンショットの読出動作指示信号ＲＥＡＤが発生される。この読出動作指示信号ＲＥＡＤは、出力用内部クロック信号ＤＬＬＣＬＫの立下がりエッジでＣＡＳレイテンシーシフタ６ｆにより取込まれ、ＣＡＳレイテンシーシフタ６ｆによりＣＡＳレイテンシーデータＣＬが規定する期間（ＣＡＳレイテンシー−０．５サイクル）シフトされる。また、この読出動作指示信号ＲＥＡＤの発生時に、セット／リセットラッチ６ｈがセットされ、コラムレイテンシー信号ＣＬ−ＣＯＵＮＴが活性状態となる。
【００８７】
コラムレイテンシー信号ＣＬ−ＣＯＵＮＴの活性状態の期間に、メモリセルアレイにおいて列選択動作が行なわれ、アドレス指定された列に対応するメモリセルのデータ（センスアンプにラッチされている）が、内部データ線Ｉ／Ｏ上に読出される。この半導体装置においては、１つのデータ出力端子あたり２ビットのデータが並列に読出される２ビットプリフェッチ方式に従ってデータが読出され、内部データ線Ｉ／Ｏ上には、２ビットのデータＤ１およびＤ２（Ｄ１／Ｄ２）が伝達される。この内部データ線Ｉ／Ｏ上に読出されたデータＤ１およびＤ２は、図１に示すメインアンプ回路ＭＡにより増幅され、並列／直列変換回路４ａにラッチされる。通常、メインアップ回路ＭＡの活性化時期も、ＣＡＳレイテンシーに応じて決定される（ＣＡＳレイテンシー−１サイクル期間）。図８においては、ＣＡＳレイテンシーが２の場合のデータ読出動作が一例として示される。
【００８８】
並列／直列変換回路へのデータの格納が完了すると、図７に示すＣＡＳレイテンシーシフタ６ａがシフト動作を完了し、その出力信号が活性状態となり、セット／リセットラッチ６ｈがリセットされ、コラムレイテンシー信号ＣＬ−ＣＯＵＮＴがＬレベルの非活性状態となる。このコラムレイテンシー信号ＣＬ−ＣＯＵＮＴの非活性化に従って、すなわち、ＣＡＳレイテンシーシフタ６ａの出力信号の活性化に従って、セット／リセットラッチ６ｉがセットされ、出力イネーブル信号ＯＥが活性状態となり、活性制御信号ＥＮがＬレベルの非活性状態となる。
【００８９】
したがって、外部クロック信号Ｅｘｔ．ＣＬＫのサイクル♯２において、出力用内部クロック信号ＤＬＬＣＬＫがＨレベルに立上がると、出力イネーブル信号ＯＥが活性化されて、ＤＬＬ回路が位相調整動作を停止する。この出力イネーブル信号ＯＥが活性化されると、図１に示す並列／直列変換回路４ａが、出力用内部クロック信号ＤＬＬＣＬＫに従ってデータを順次転送し、またデータ／ストローブ出力バッファ１４ｂも、出力用内部クロック信号ＤＬＬＣＬＫに従ってデータを取込み転送する。データ／ストローブ出力バッファ１４ｂにおける遅延時間が経過すると、外部データＥｘｔ．ＤＡＴＡが出力される。
【００９０】
ＤＬＬ回路の位相調整動作が正確に行なわれている場合、外部データＥｘｔ．ＤＡＴＡは外部クロック信号Ｅｘｔ．ＣＬＫと位相同期している。またこのとき、ストローブ信号（図示せず）も外部クロック信号Ｅｘｔ．ＣＬＫに位相同期している。データＤ１およびＤ２が出力される期間中、出力イネーブル信号ＯＥは、活性状態にあり、ＤＬＬ回路の位相調整動作は停止されており、出力用内部クロック信号ＤＬＬＣＬＫの外部クロック信号Ｅｘｔ．ＣＬＫに対する位相関係はデータ出力直前の状態に維持される。したがって、データ有効ウィンドウ幅は一定であり、エッジ間ジッタは発生しない。
【００９１】
バースト長データＢＬが規定する期間（図８においてはバースト長２）が経過すると、図７に示すバースト長シフタ６ｅの出力信号が活性化され、セット／リセットラッチ６ａがリセットされ、出力イネーブル信号ＯＥが非活性状態となり、また活性制御信号ＥＮが活性化され、ＤＬＬ回路が再び位相調整動作を開始する。したがって、この出力イネーブル信号ＯＥを利用することにより、正確に、データが外部へ出力される期間、出力用内部クロック信号ＤＬＬＣＬＫにジッタが生じるのを防止することができる。
【００９２】
なお、図７に示す構成において、ＣＡＳレイテンーシフタ６ｆの出力信号に従ってセット／リセットラッチ６ｈをリセットし、またセット／リセットラッチ６ｉをセットしている。しかしながら、コラムレイテンシー信号ＣＬ−ＣＯＵＮＴの非活性化に応答して、セット／リセットラッチ６ｉがセットされてもよい。
【００９３】
［変更例１］
図９は、この発明の実施の形態１の変更例１の構成を概略的に示す図である。図９に示す構成においては、コラムレイテンシー信号ＣＬ−ＣＯＵＮＴと出力イネーブル信号ＯＥを受けるＮＯＲ回路６ｇから、活性制御信号ＥＮが出力される。図９に示す構成を利用する場合、図８において、読出動作指示信号ＲＥＡＤが活性化されてから、データＤ１およびＤ２が出力されるのが完了するまでの期間、活性制御信号ＥＮが非活性状態となり、ＤＬＬ回路の位相調整動作が停止される。図９に示す構成の場合、内部でデータ読出時において、ＣＡＳレイテンシーシフタ６ｆおよびバースト長シフタ６ｇが、クロック信号ＤＬＬＣＬＫに従ってシフト動作を行ない、正確に、メインアンプ回路ＭＡで増幅されたデータが並列／直列変換回路ａに格納された後に出力イネーブル信号ＯＥを活性化することができる。これにより、出力用内部クロック信号ＤＬＬＣＬＫＫのエッジ間ジッタの内部読出データ転送動作に対する悪影響を防止することができ、正確なデータの読出を行なうことができる（選択メモリセルデータがメインアンプ回路ＭＡに到達するまでの期間は、クロック信号の周波数に関わらず一定である）。
【００９４】
［変更例２］
図１０（Ａ）は、この発明の実施の形態１の変更例２の構成を概略的に示す図である。図１０（Ａ）に示す構成において、読出動作指示信号ＲＥＡＤの活性化に応答して、ＣＡＳレイテンシーデータＣＬおよびバースト長データＢＬが規定する期間、活性制御信号発生回路６ｋからの活性制御信号ＥＮが非活性状態に保持される。活性制御信号発生回路６ｋが活性制御信号ＥＮを非活性状態に保持する期間は、出力イネーブル信号ＯＥが活性状態とされる期間を含む適当な期間である。
【００９５】
図１０（Ｂ）は、図１０（Ａ）に示す活性制御信号発生回路６ｋの動作を示すタイミングチャート図である。この図１０（Ｂ）に示すように、活性制御信号発生回路６ｋは、読出動作指示信号ＲＥＡＤが活性化されると、活性制御信号ＥＮを非活性状態に駆動する。出力イネーブル信号ＯＥが活性化され、外部データＥｅｘ．ＤＡＴＡが出力されるデータ出力期間が経過した後、さらに半クロックサイクル（外部クロック信号の半サイクル）期間、この活性制御信号ＥＮは非活性状態に保持される。すなわち、活性制御信号ＥＮは、ＣＡＳレイテンシー期間とバースト長期間と外部クロック信号の０．５サイクル期間、非活性状態に保持される。この場合、データが確実にすべて出力された後に、有効データが非確定状態となるのが許される状態になったときに、活性制御信号ＥＮを活性状態として、ＤＬＬ回路の位置調整動作を実行させている。したがって、最終出力データに対しても正確に、そのデータ有効ウィンドウ幅を一定に保持することができる。
【００９６】
リードコマンドが与えられたとき、出力イネーブル信号ＯＥが活性状態となる期間を含む適当な期間（データの有効ウィンドウに対するエッジ間ジッタの影響を防止することができる期間）、コラムレイテンシーデータおよびバースト長データに応じて、活性指示信号ＥＮが非活性状態に保持されればよい。したがってたとえば、出力イネーブル信号ＯＥが活性化される半サイクル前から出力イネーブル信号ＯＥが非活性化されてから半サイクル後までの期間、活性制御信号ＥＮが非活性状態に保持されてもよい。
【００９７】
なお、実施の形態１においては内部クロック発生回路としてＤＬＬ回路を用いている。しかしながら、外部クロック信号に位相同期した信号を生成するクロック同期回路、すなわちＰＬＬ回路（フェーズ・ロックト・ループ）およびＳＭＤ（シンメトリカル・ディレイ）回路などの回路であっても、その位相調整動作を停止させることにより、出力データの有効ウィンドウに対するエッジ間ジッタの影響を正確に抑制することができる。
【００９８】
［実施の形態２］
図１１（Ａ）は、この発明の実施の形態２に従う半導体装置の要部の構成を概略的に示す図である。図１１（Ａ）においては、半導体装置上の制御回路に設けられる活性制御信号ＥＮを発生する部分の構成を示す。図１１（Ａ）において、活性制御信号発生部は、内部クロック信号ＣＬＫを分周比２で分周する分周器２６と、分周器２６の出力クロック信号をさらに分周比２で分周する分周器２７と、分周器２７の出力信号をカウントする４ビットカウンタ２８と、４ビットカウンタ２８の出力カウントビットＣ０−Ｃ３を並列に受けるＡＮＤ回路２９と、４ビットカウンタ２８の出力カウントビットＣ１と出力イネーブル信号ＯＥとを受けるＯＲ回路３０と、ＡＮＤ回路２９の出力信号ＳＥＴの活性化に応答してセットされかつＯＲ回路３０の出力信号ＲＳＴＥの活性化に応答してリセットされるセット／リセットラッチ（フリップフロップ）３１と、セット／リセットラッチ３１の出力する活性制御信号ＥＮの立下がり（非活性化）に応答してワンショットのパルス信号を発生する立下がりエッジパルス発生器３２と、ＡＮＤ回路２９の出力信号ＳＥＴと立下がりエッジパルス発生器３２の出力パルス信号とを受けるＯＲ回路３３を含む。
【００９９】
ＯＲ回路３３の出力信号ＲＳＴＩに従って、４ビットカウンタ２８はそのカウント値が“００００”にリセットされる。次に、この図１１（Ａ）に示す活性制御信号発生部の動作を図１１（Ｂ）に示すタイミングチャート図を参照して説明する。
【０１００】
分周器２６および２７は、それぞれ分周比２で内部クロック信号ＣＬＫを分周している。したがって、分周器２７の出力信号ＩＮは、内部クロック信号ＣＬＫを４分周したクロック信号であり、内部クロック信号ＣＬＫの４倍の周期を有する。４ビットカウンタ２８が、この分周器２７の出力信号ＩＮをカウントする。今、出力イネーブル信号ＯＥは、Ｌレベルの非活性状態にある状態を想定する。この場合、ＯＲ回路３０は、４ビットカウンタ２８のカウントビットＣ１がＨレベルに立上がるごとに、出力信号ＲＳＴＥをＨレベルに立上げ、セット／リセットラッチ３１をリセットする。出力制御信号ＥＮがＬレベルの非活性状態にあるため、出力活性制御信号ＥＮはＬレベルを維持する。
【０１０１】
４ビットカウンタ２８のカウント値が１５に到達すると、出力カウントビットＣ０−Ｃ３がすべてＨレベルとなり、ＡＮＤ回路２９の出力信号ＳＥＴがＨレベルとなり、セット／リセットラッチ３１がセットされる。このときまた、ＯＲ回路３０からのリセット信号ＲＳＴＥもＨレベルとなる。一方ＡＮＤ回路２９の出力信号ＳＥＴに従ってＯＲ回路３３の出力信号ＲＳＴＩがＨレベルとなり、４ビットカウンタ２８のカウントビットＣ０−Ｃ３がすべて“０”にリセットされる。応じて、ＯＲ回路３０の出力信号ＲＳＴＥがＬレベルとなり、次いでＡＮＤ回路２９の出力信号ＳＥＴがＬレベルとなる。セット／リセットラッチ３１は、このＡＮＤ回路２９の出力信号ＳＥＴのＨレベルに応答してセットされ、出力活性制御信号ＥＮをＨレベルに駆動する。
【０１０２】
４ビットカウンタ２８が再びカウント動作を実行し、カウント値が２となると出力カウントビットＣ１がＨレベルとなり、ＯＲ回路３０からの出力信号ＲＳＴＥがＨレベルとなり、セット／リセットラッチ３１がリセットされ、活性制御信号ＥＮがＬレベルの非活性状態へ駆動される。活性制御信号ＥＮの非活性化に応答して、立下がりエッジパルス発生器３２からワンショットのパルス信号が発生され、ＯＲ回路３３からの出力信号ＲＳＴＩが活性化され、４ビットカウンタ２８のカウント値が再び“０”にリセットされる。以降、再び分周器２７の出力クロック信号ＩＮのカウント動作が実行される。
【０１０３】
したがって、カウント値が最大カウント値の１５に到達すると、活性制御信号ＥＮが分周器２７の２クロックサイクル期間Ｈレベルの活性状態に保持される。したがって、内部クロック信号ＣＬＫについて６０周期ごとに８周期期間、活性制御信号ＥＮがＨレベルの活性状態に保持される。
【０１０４】
分周器２６および２７を利用することにより、活性制御信号ＥＮが活性化される周期をカウントするカウント値を小さくすることができ、応じて４ビットカウンタ２８の構成を小さくすることができる。通常、ＤＬＬ回路における遅延量の増減を行なう頻度は、ＤＬＬ回路が搭載される半導体装置の動作温度および動作電圧等の条件から導かれるＤＬＬクロック信号ＤＬＬＣＬＫの時間的変動の割合と、外部クロック信号Ｅｘｔ．ＣＬＫの時間的変動の割合とから導き出される。システムの動作条件の時間的変動の割合が少ない場合、ＤＬＬクロック信号ＤＬＬＣＬＫの時間的変動の割合は小さく、ＤＬＬ回路における遅延量の増減の頻度は少なくても、正確にＤＬＬ回路の出力するクロック信号ＤＬＬＣＬＫを外部クロック信号Ｅｘｔ．ＣＬＫに対し一定の位相差を持たせることができる。一方、システムの動作条件の時間的変動が大きい場合、このＤＬＬ信号ＤＬＬＣＬＫが時間的に変動する割合が大きいため、頻繁にＤＬＬ回路において遅延量を増減させて、ＤＬＬ回路の出力するクロック信号ＤＬＬＣＬＫを外部クロック信号Ｅｘｔ．ＣＬＫに追随させる必要がある。ＤＬＬ回路の遅延量調整期間を、図１１（Ａ）に示す構成を利用することにより、必要最小限の期間のみに設定することができ、内部クロック信号のエッジ間ジッタを低減できまた、消費電流を低減することができる。
【０１０５】
出力イネーブル信号ＯＥがＨレベルの期間、ＯＲ回路３０の出力信号ＲＳＴＥがＨレベルとなり、セット／リセットラッチ３１がリセットされるため、出力活性制御信号ＥＮは非活性状態となり、この期間、ＤＬＬ回路の位相調整動作は停止される。
【０１０６】
これにより、出力データ転送時におけるデータ有効ウィンドウ幅の変動を抑制しつつ、ＤＬＬ回路の消費電流を低減することができる。
【０１０７】
［変更例１］
図１２は、この発明の実施の形態２の変更例１の構成を概略的に示す図である。図１２において、４ビットカウンタ２８には、内部クロック信号ＣＬＫまたは、ＤＤＬ回路からの出力用内部クロック信号ＤＬＬＣＬＫが与えられる。４ビットカウンタ２８の出力カウントビットＣ０−Ｃ３は、図１１（Ａ）に示すＡＮＤ回路２９へ与えられ、またカウントビットＣ１がＯＲ回路３０へ与えられる。他の構成は図１１（Ａ）に示す構成と同じである。
【０１０８】
図１２に示す構成の場合、内部クロック信号ＣＬＫまたはＤＬＬＣＬＫは、外部クロック信号Ｅｘｔ．ＣＬＫのクロックサイクルに等しいクロックサイクルを有している。したがって、ＤＬＬ回路の位相調整動作を、外部クロック信号のサイクルに合わせて制御することができる。すなわち、外部動作に合わせて内部のＤＤＬ回路の動作を制御することができ、バースト期間およびＣＡＳレイテンシー期間などに合わせてＤＬＬ回路の動作を正確に制御することが可能となる。
【０１０９】
［変更例２］
図１３は、この発明の実施の形態２の変更例２の構成を概略的に示す図である。図１３に示す構成においては、たとえば、リングオシレータで構成される発振回路３４からの発振クロック信号ＣＬＫＰが４ビットカウンタ２８のカウント入力へ与えられる。他の構成は、図１１（Ａ）に示す構成と同じである。
【０１１０】
発振回路３４は、所定の周期で発振動作を行なっており、外部クロック信号と独立なクロック周期を有する発振クロック信号ＣＬＫＰを生成する。活性制御信号ＥＮは、外部クロック信号と独立な発振クロック信号ＣＬＫＰの周期で制御される。したがって、この半導体装置の動作パラメータ、たとえば、ＤＬＬ回路の安定性などを考慮して、ＤＬＬ回路の位相調整動作を制御することができ、半導体装置の実力に応じて、ＤＬＬ回路の位相調整動作を制御することができる。
【０１１１】
また発振回路３４の発振周期を長くすることにより、ＤＬＬ回路の位相調整動作停止期間を検出するためのカウンタのカウント値を小さくすることができ、応じてカウンタの回路構成を小規模にすることができる。
【０１１２】
［変更例３］
図１４は、発明の実施の形態２に従う半導体装置の変更例の構成を示す図である。図１４においては、図１１（Ａ）に示すＡＮＤ回路２９からの出力信号ＳＥＴに応答してセットされて活性制御信号ＥＮを発生するセット／リセットラッチ３１のリセットのために、出力イネーブル信号ＯＥとコラムレイテンシー信号ＣＬ−ＣＯＵＮＴを受けるＯＲ回路３５と、ＯＲ回路３５の出力信号と図１１（Ａ）に示す４ビットカウンタ２８からのカウントビットＣ１を受けるＯＲ回路３６が設けられる。ＯＲ回路３６から、セット／リセットラッチ３１をリセットするための信号ＲＳＴＥが出力される。
【０１１３】
図１４に示す構成においては、リードコマンドが与えられたとき、内部でデータの読出が行なわれている期間は、活性制御信号ＥＮが非活性化される。バーストアドレス発生のためのバーストカウント動作時、バーストアドレスの有効期間がふらつくのを合わせて防止することができ、また内部読出データ転送がクロック信号に同期して行なわれる場合においても、各サイクルにおける内部読出データの転送期間を一定とすることができる。
【０１１４】
なお、この実施の形態２において４ビットのカウンタ２８が用いられているが、このカウンタのビット数は任意であり、一般にＮビットのカウンタを利用することができる。
【０１１５】
また、図１４に示す構成において、図１０（Ａ）に示すように、リードコマンドが印加されてから、データがすべて出力される期間、この活性制御信号ＥＬが非活性化されるように構成されてもよい。
【０１１６】
以上のように、この発明の実施の形態２に従えば、ＤＬＬ回路の位相調整動作を周期的に活性化しているため、動作環境に応じてＤＬＬ回路の位相調整動作を行なわせることがで、消費電流を増大させることなく内部クロック信号のエッジ間ジッタを抑制することができる。
【０１１７】
［実施の形態３］
図１５は、この発明の実施の形態３に従う半導体装置の要部の構成を概略的に示す図である。図１５において、コマンドバッファ５は、外部から与えられる活性制御信号Ｅｘｔ．ＥＮをバッファ処理して内部活性制御信号ＥＮを発生する入力バッファ５ｃを含む。この入力バッファ５ｃからの内部活性制御信号ＥＮが、ＤＬＬ回路へ与えられ、その内部での位相調整動作を制御する。
【０１１８】
外部に設けられたプロセッサは、半導体装置からデータを読出す期間を予め知ることができる（リードコマンド印加時）。したがって、このリードコマンドに応じて、外部から外部活性制御信号Ｅｘｔ．ＥＮを非活性状態へ所定期間駆動すにことにより、正確にデータ読出に応じてＤＬＬ回路の動作を制御することができる。
【０１１９】
また、外部から活性制御信号Ｅｘｔ．ＥＮを与える場合、たとえばセルフリフレッシュモードなどのデータ保持モードにおいて、半導体装置へのアクセスが行なわれない場合、ＤＬＬ回路における位相調整動作を停止させることができる（この場合、クロックの発生動作自体を停止させてもよい）。
【０１２０】
したがって、外部から特定のピン端子を介して活性制御信号Ｅｘｔ．ＥＮを与えてＤＬＬ回路の位相調整動作を調整することにより、容易にデータ出力に合わせてＤＬＬ回路の動作の制御を行なうことができる。
【０１２１】
また外部から活性制御信号Ｅｘｔ．ＥＮを与える場合、外部のプロセッサにおいて、外部クロック信号Ｅｘｔ．ＣＬＫとデータストローブ信号の位相差を検出し、その位相差に応じて半導体装置のＤＬＬ回路の位相調整を行なう構成がなされてもよく、実際の半導体装置の出力用内部クロック信号ＤＬＬＣＬＫの位相誤差に応じて、ＤＬＬ回路の位相調整動作を制御することもできる。
【０１２２】
［変更例１］
図１６は、この発明の実施の形態３の変更例１の構成を示す図である。この図１６においても、外部からＤＬＬ回路の位相調整動作を制御する構成を示す。図１６において、コマンドバッファ５は、外部から与えられるコマンドＥｘｔ．ＣＭＤおよび特定の外部アドレス信号ビットＥｘｔ．ＡＤＤを受ける入力バッファ回路５ｄと、入力バッファ回路５ｄからの内部信号を内部クロック信号ＣＬＫに同期してラッチするラッチ回路５ｅを含む。ラッチ回路５ｅからは、アドレスビットＡ１０およびＡ１１ならびに内部制御信号／ＣＳ、／ＷＥ、／ＲＡＳ、／ＣＡＳが出力される。
【０１２３】
制御回路６は、チップセレクト信号／ＣＳおよびライトイネーブル信号ＷＥを受けるＮＯＲ回路６ｍと、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを受けるＡＮＤ回路６ｎと、ＮＯＲ回路６ｍおよびＡＮＤ回路６ｎの出力信号を受けるＡＮＤ回路６ｐと、ＡＮＤ回路６ｐの出力信号とアドレスビットＡ１０を受けるＡＮＤ回路６ｑと、ＡＮＤ回路６ｐの出力信号とアドレスビットＡ１１を受けるＡＮＤ回路６ｒと、ＡＮＤ回路６ｑの出力信号ＳＥＴに応答してセットされかつＡＮＤ回路６ｒの出力信号ＲＥＳＥＴに従ってリセットされるセット／リセットラッチ６ｓを含む。このセット／リセットラッチ６ｓから、ＤＬＬ回路の位相調整動作を制御する活性制御信号ＥＮが出力される。
【０１２４】
ＮＯＲ回路６ｍならびにＡＮＤ回路６ｎおよび６ｐは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥがＬレベルでありかつロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳがともにＨレベルのときにＨレベルの信号を出力する。ＡＮＤ回路６ｐの出力信号がＨレベルとなるときのコマンドは、リードコマンドと異なるコマンドであり、また通常のデータ書込を指示するライトコマンドおよび行を選択する動作を指定するアレイ活性化コマンドとも異なるコマンドである。活性制御信号ＥＮの状態を設定するための専用のコマンドを利用して、外部から活性制御信号ＥＮの活性／非活性を制御する。
【０１２５】
図１６に示す構成においては、活性制御信号ＥＮを制御するために特定のピン端子を利用する必要がない。
【０１２６】
なお、図１６に示す構成において、活性制御信号ＥＮの活性／非活性状態を制御するためのコマンドとしては、別のコマンドが用いられてもよい。図１６に示す構成においても、外部からＤＬＬ回路の位相調整動作を制御することができるため、外部装置がこの半導体装置の動作に応じてＤＬＬ回路の位相調整動作を制御することができ、データ出力を含む任意の期間、ＤＬＬ回路の位相調整動作を制御することができる。また、たとえば、リフレッシュ動作のように、外部のプロセッサの制御のもとに、所定の周期でＤＬＬ回路の位相調整動作を活性化することもできる。
【０１２７】
［変更例２］
図１７は、この発明の実施の形態３の変更例２の構成を示す図である。図１５および図１６に示す活性制御信号ＥＮが、出力イネーブル信号ＯＥと独立に活性／非活性状態へ駆動される場合、データ出力を行なう出力イネーブル信号ＯＥの活性化時、ＤＬＬ回路の位相調整動作を停止させる必要がある。したがって、図１７においては、活性制御信号ＥＮと出力イネーブル信号ＯＥを受けて、ＤＬＬ回路へ与えられる活性制御信号ＥＮ２を発生するゲート回路６ｔが設けられる。
【０１２８】
ゲート回路６ｔは、出力イネーブル信号ＯＥがＬレベルのときバッファとして動作し、図１５または図１６に示す回路から生成される活性制御信号ＥＮに従ってＤＬＬ回路へ与えられる活性制御信号ＥＮ２を生成する。出力イネーブル信号ＯＥがＨレベルの活性状態となると、ゲート回路６ｔは図１５または図１６に示す回路から与えられる活性制御信号ＥＮの状態に関わらず、ＤＬＬ回路へ与えられる活性制御信号ＥＮ２をＬレベルの非活性状態とし、ＤＬＬ回路における位相調整動作を停止させる。
【０１２９】
なお図１７に示す構成においても、ゲート回路６ｔには、出力イネーブル信号ＯＥとコラムレイテンシー信号ＣＬ−ＣＯＵＮＴの論理和をとった信号が与えられてもよい。
【０１３０】
以上のように、この発明の実施の形態３に従えば、外部からＤＬＬ回路の位相調整動作を制御するように構成しているため、半導体装置の動作状態に応じて、ＤＬＬ回路の位相調整動作を必要な期間のみ行なわせることができ、ＤＬＬ回路の出力するクロック信号ＤＬＬＣＬＫのエッジ間ジッタが発生するのを抑制することができる。
【０１３１】
また、外部のプロセッサが、たとえば、外部クロック信号Ｅｘｔ．ＣＬＫと入力したデータストローブ信号との位相差に応じて、半導体装置のＤＬＬ回路の位相調整動作を行なうことができる（特に初期設定時）。この場合、必要なときにのみＤＬＬ回路の位相調整動作を行なわせることができ、ＤＬＬ回路の出力するクロック信号ＤＬＬＣＬＫのジッタの発生を抑制することができる。
【０１３２】
［他の適用例］
上述の説明において、半導体装置としてクロック信号に同期してダブル・データ・レートでデータを出力する半導体記憶装置が示されている。しかしながら、この発明は、クロック信号に同期してデータを出力する装置であれば適用可能である。
【０１３３】
また、内部クロック信号発生回路としては、ＤＬＬ回路の他に、ＰＬＬ回路またはＳＭＤ回路など内部クロック信号と基準クロック信号との位相差に応じて、内部クロック信号の位相を調整する同期化回路であれば本発明は適用可能である。
【０１３４】
また、半導体記憶装置としては、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に関わらず、クロック信号に同期してデータを出力するクロック同期型ＳＲＡＭまたはクロック同期型フラッシュメモリであっても本発明は適用可能である。
【０１３５】
【発明の効果】
以上のように、この発明に従えば、内部クロック発生回路の位相調整動作を選択的に活性化しているため、内部クロック信号のエッジ間ジッタを抑制することができ、内部信号の有効期間を正確に所定の期間に保持することができる。
【０１３６】
特に、データ出力時、この内部クロック信号の位相調整動作を停止させることにより、データ有効ウィンドウ幅を一定とすることができ、高速のデータ転送が可能となる。
【０１３７】
すなわち、請求項１に係る発明に従えば、外部クロック信号に対応する第１のクロック信号に同期した第２のクロック信号を発生する内部クロック発生回路の位相調整動作を、データを出力する出力回路の活性期間中停止させるように構成しているため、クロック信号に同期して出力されるデータの有効ウィンドウ幅を一定とすることができ、高速データ転送が可能となる。特に、コラムレイテンシー信号が規定するコラムレイテンシー期間および出力イネーブル信号の活性状態の間内部クロック発生回路の位相調整動作を停止させているため、データ読出モード時、複数段にわたって出力用内部クロック信号に従ってデータが転送されて出力される場合においても、確実にエッジ間ジッタを抑制して、データ有効ウィンドウを幅を一定とすることができる。
【図面の簡単な説明】
【図１】  この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】  図１に示す半導体装置の動作を示すタイミングチャート図である。
【図３】  図１に示すＤＬＬ回路の構成を概略的に示す図である。
【図４】  図３に示すアップ／ダウンカウンタの構成を概略的に示す図である。
【図５】  図４に示すアップ／ダウンカウンタ回路の具体的構成の一例を示す図である。
【図６】  図５に示すアップ／ダウンカウンタ回路の動作を示すタイミングチャート図である。
【図７】  図１に示すコマンドバッファおよび制御回路の活性制御信号に関連する部分の構成を概略的に示す図である。
【図８】  この発明の実施の形態１における半導体装置の動作を示すタイミングチャート図である。
【図９】  この発明の実施の形態１の変更例１の構成を概略的に示す図である。
【図１０】  （Ａ）はこの発明の実施の形態１の変更例２の構成を概略的に示し、（Ｂ）は（Ａ）に示す回路の動作を示すタイミングチャート図である。
【図１１】  （Ａ）はこの発明の実施の形態２に従う半導体装置の要部の構成を概略的に示す図であり、（Ｂ）は（Ａ）に示す回路の動作を示すタイミングチャート図である。
【図１２】  この発明の実施の形態２の変更例１の構成を概略的に示す図である。
【図１３】  この発明の実施の形態２の変更例２の構成を概略的に示す図である。
【図１４】  この発明の実施の形態２の変更例３の構成を概略的に示す図である。
【図１５】  この発明の実施の形態３に従う半導体装置の要部の構成を概略的に示す図である。
【図１６】  この発明の実施の形態３に従う半導体装置の変更例１の構成を概略的に示す図である。
【図１７】  この発明の実施の形態３の変更例２の構成を概略的に示す図である。
【図１８】  従来の半導体装置のデータ出力部の構成を概略的に示す図である。
【図１９】  図１８に示す半導体装置の動作を示すタイミングチャート図である。
【図２０】  従来の半導体装置におけるデータ有効ウィンドウの変動を示す図である。
【符号の説明】
１  半導体装置、２  メモリアレイ回路、３  クロックバッファ、４  入出力回路、５  コマンドバッファ、６  制御回路、７  アドレスバッファ、４ｂ  データ／ストローブ出力バッファ、１０  ＤＬＬ回路、９  アップ／ダウンカウンタ、１２  可変遅延線、１３  Ｉ／Ｏレプリカ回路、１４  位相比較器、１６  デコーダ、９ａ，９ｂ  ＡＮＤ回路、９ｃ  アップ／ダウンカウンタ、５ａ  入力バッファ、５ｂ  ラッチ回路、６ａ  ＮＯＲ回路、６ｂ，６ｃ  ＡＮＤ回路、６ｄ  立上がりエッジパルス発生器、６ｅ  モードレジスタ回路、６ｆ  ＣＡＳレイテンシーシフタ、６ｇ  バースト長シフタ、６ｈ，６ｉ  セット／リセットラッチ、６ｊ  ＮＯＲ回路、６ｋ  活性制御信号発生回路、２６，２７  分周器、２８  ４ビットカウンタ、２９  ＡＮＤ回路、３０，３３  ＯＲ回路、３１  セット／リセットラッチ、３２  立下がりエッジパルス発生器、３４  発振回路、３５，３６  ＯＲ回路、５ｃ  入力バッファ、５ｄ  入力バッファ回路、５ｅラッチ回路、６ｍ  ＮＯＲ回路、６ｎ，６ｐ，６ｑ，６ｒ  ＡＮＤ回路、６ｓセット／リセットラッチ、６ｔ  ゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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