(57)【特許請求の範囲】
【請求項１】
単結晶シリコン基板を準備する工程と、
該基板上にデバイス領域を形成する工程と、
該基板の表面上にゲート酸化物層を成長させる工程と、
該ゲート酸化物層上に下部電極構造を堆積する工程と、
次いで、ソース領域およびドレイン領域を形成するために前記基板にイオンを注入し、該注入されたイオンを活性化させる工程と、
その後、５ｎｍ〜１００ｎｍの厚さを有するゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3Ｏ11）からなる第１の強誘電体層をスピンコーティングにより前記下部電極構造上および前記ゲート酸化物層上に堆積する工程と、
次いで、前記第１の強誘電体層が堆積された前記基板をアニーリングしてｃ軸配向した第１の強誘電体を提供する工程と、
該第１の強誘電体上に、ゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3Ｏ11）からなる第２の強誘電体層を、ＭＯＣＶＤにより５０ｎｍ〜３００ｎｍの厚さに堆積する工程と、
該第２の強誘電体層上に上部電極構造を形成する工程と、
次いで、前記上部電極構造上を含む全面にＨ２保護層を堆積する工程と、
該Ｈ２保護層上にシリコン酸化物の層を堆積する工程と、
該シリコン酸化物およびその下にある層に前記ソース領域および前記ドレイン領域に達するコンタクトホールをそれぞれ形成して、該コンタクトホール内に金属をそれぞれ堆積する工程と、
を含む１トランジスタメモリの製造方法。
【請求項２】
前記下部電極構造を堆積する工程が、白金またはイリジウムからなる金属層、あるいは、ＴｉＮ、ＴａＮまたはＴｉＴａＮ上に白金またはイリジウムが形成された多層電極を、５０ｎｍ〜２００ｎｍの厚さに気相成長により堆積する工程を含む、請求項１に記載の１トランジスタメモリの製造方法。
【請求項３】
単結晶シリコン基板を準備する工程と、
該基板上にデバイス領域を形成する工程と、
該基板の表面上にゲート酸化物層を成長させる工程と、
次いで、前記ゲート酸化物層上に窒化シリコンおよび多結晶シリコンからなる材料の群から選択される置換材料の層を２００ｎｍ〜４００ｎｍの厚さにＣＶＤにより堆積する工程と、
次いで、ソース領域およびドレイン領域を形成するために前記基板にイオンを注入し、該注入されたイオンを活性化させる工程と、
その後に、酸化物層を前記置換材料の層上および前記ゲート酸化物層上に堆積して、前記置換材料の層を露出させる工程と、
その後、前記置換材料の層を取り除く工程と、
前記置換材料の層が取り除かれた部分に下部電極構造を堆積する工程と、
その後、５ｎｍ〜１００ｎｍの厚さを有するゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3Ｏ11）からなる第１の強誘電体層をスピンコーティングにより前記下部電極構造上および前記酸化物層上に堆積する工程と、
次いで、前記第１の強誘電体層が堆積された前記基板をアニーリングしてｃ軸配向した第１の強誘電体を提供する工程と、
該第１の強誘電体上に、ゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3Ｏ11）からなる第２の強誘電体層を、ＭＯＣＶＤにより５０ｎｍ〜３００ｎｍの厚さに堆積する工程と、
該第２の強誘電体層上に上部電極構造を形成する工程と、
次いで、前記上部電極構造上を含む全面にＨ２保護層を堆積する工程と、
該Ｈ２保護層上にシリコン酸化物の層を堆積する工程と、
該シリコン酸化物およびその下にある層に前記ソース領域および前記ドレイン領域に達するコンタクトホールをそれぞれ形成して、該コンタクトホール内に金属をそれぞれ堆積する工程と、
を含む１トランジスタメモリの製造方法。
【請求項４】
前記下部電極構造を堆積する工程が、白金またはイリジウムからなる金属層、あるいは、ＴｉＮ、ＴａＮまたはＴｉＴａＮ上に白金またはイリジウムが形成された多層電極により構成された下部電極材料の層を、５０ｎｍ〜２００ｎｍの厚さにＰＶＤにより堆積する工程を含む、請求項３に記載の１トランジスタメモリの製造方法。
【請求項５】
前記下部電極材料の層を堆積する工程の後に、堆積された該下部電極材料の層を化学的機械的研磨処理によって薄くする工程を含む、請求項４に記載の１トランジスタメモリの製造方法。
【請求項６】
前記イオンを注入してソース領域およびドレイン領域を形成する工程が、４０ｋｅＶ〜９０ｋｅＶの範囲のエネルギーレベルおよび２・１０15ｃｍ-2〜５・１０15ｃｍ-2の範囲の注入量で注入されるＡｓイオン、ならびに３０ｋｅＶ〜６０ｋｅＶの範囲のエネルギーレベルおよび２・１０15ｃｍ-2〜５・１０15ｃｍ-2の範囲の注入量で注入されるリンイオンからなるイオンの群から選択されるイオンを注入する工程と、アルゴンおよび窒素からなる雰囲気の群から選択される雰囲気下において大気圧で７００℃〜９５０℃の温度で前記基板をアニーリングして、該ソース領域および該ドレイン領域における該注入されたイオンを活性化する工程を含む、請求項１または３に記載の１トランジスタメモリの製造方法。
【請求項７】
前記ｃ軸配向した第１の強誘電体を提供する工程が、４００℃〜５５０℃の温度の酸素雰囲気下で２００トル〜６５０トルの圧力で、前記基板をアニーリングする工程を含む、請求項１または３に記載の１トランジスタメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模で埋め込み型の不揮発性メモリ回路に関し、より詳細には均一ＭＯＣＶＤ種を提供して、有機金属気相成長法（ＭＯＣＶＤ）を使用するメモリデバイスの製造に関する。
【背景技術】
【０００２】
ＭＦＭＯＳ、ＭＦＯＳ、ＭＦＭＳなどの多数の単一トランジスタ強誘電体メモリデバイスが提案されてきたが、単一トランジスタメモリ集積回路は製造されなかった。これは、適切な強誘電体材料を堆積するのが困難なためである。強誘電体材料はスピンコーティングまたは有機金属気相成長法（ＭＯＣＶＤ）技術により堆積され得る。ＭＯＣＶＤ技術はより良い組成制御およびより良いステップカバレッジを有し、よりデバイスアプリケーションに適する。しかし、ＭＯＣＶＤ堆積レートは核生成に強く依存する。核生成種の密度はまた、ＭＯＣＶＤの薄膜のモフォロジーに影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ＭＯＣＶＤ金属酸化物強誘電体薄膜の形成のために均一種を提供することである。
【０００４】
本発明の別の目的は、単一トランジスタメモリデバイスを製造するための強誘電体材料のＭＯＣＶＤを行う際に、デバイス分離および金属電極を有するシリコンウエハ上に均一種を提供することである。
【課題を解決するための手段】
【０００５】
本発明による１トランジスタメモリを製造する方法は、単結晶シリコン基板を準備する工程と、該基板上にデバイス領域を形成する工程と、該基板の表面上にゲート酸化物層を成長させる工程と、該ゲート酸化物層上に下部電極構造を堆積する工程と、ソース領域およびドレイン領域を形成するためにイオンを注入し、該注入されたイオンを活性化させる工程と、約５ｎｍ〜１００ｎｍの厚さを有する第１の強誘電体層を有する該構造をスピンコーティングする工程と、第２の強誘電体層を約５０ｎｍ〜３００ｎｍの厚さに堆積する工程と、該構造をアニーリングしてｃ軸配向した強誘電体を提供する工程と、該構造をエッチングして余分な強誘電体材料を取り除く工程と、保護層を堆積する工程と、シリコン酸化物の層を堆積する工程と、該構造を金属化する工程とを含み、これにより上記目的を達成する。
【０００６】
前記下部電極構造を堆積する工程が、白金、イリジウム、ならびにＴｉＮ、ＴａＮおよびＴｉＴａＮ上の白金およびイリジウムからなる多層電極の群から選択される多層電極からなる金属の群から選択される金属層を、約５０ｎｍ〜２００ｎｍの厚さに気相成長により堆積する工程を含んでもよい。
【０００７】
前記下部電極構造を堆積する工程が、窒化シリコンおよび多結晶シリコンからなる材料の群から選択される置換材料の層を約２００ｎｍ〜４００ｎｍの厚さにＣＶＤにより堆積する工程と、その後該置換材料を取り除く工程と、白金、イリジウム、ならびにＴｉＮ、ＴａＮおよびＴｉＴａＮ上の白金およびイリジウムからなる多層電極の群から選択される多層電極からなる金属の群から選択される下部電極材料の層を、約５０ｎｍ〜２００ｎｍの厚さにＰＶＤにより堆積する工程を含んでもよい。
【０００８】
前記下部電極材料の層を堆積する工程の後に、前記構造を化学的機械的研磨を行う工程を含んでもよい。
【０００９】
前記イオンを注入してソース領域およびドレイン領域を形成する工程が、４０ｋｅＶ〜９０ｋｅＶの範囲のエネルギーレベルおよび２・１０15ｃｍ-2〜５・１０15ｃｍ-2の範囲の注入量で注入されるＡｓイオン、ならびに３０ｋｅＶ〜６０ｋｅＶの範囲のエネルギーレベルおよび２・１０15ｃｍ-2〜５・１０15ｃｍ-2の範囲の注入量で注入されるリンイオンからなるイオンの群から選択されるイオンを注入する工程と、アルゴンおよび窒素からなる雰囲気の群から選択される雰囲気下の大気圧で７００℃〜９５０℃の温度で前記構造をアニーリングして、該ソース領域および該ドレイン領域における該注入されたイオンを活性化する工程を含んでもよい。
【００１０】
前記強誘電体材料をスピンコーティングする工程が、ゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3Ｏ11）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）およびＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）からなる強誘電体材料の群から選択される強誘電体材料を選択する工程を含んでもよい。
【００１１】
前記構造をアニーリングしてｃ軸配向した強誘電体を提供する工程が、４００℃〜５５０℃の温度の酸素雰囲気下で２００トル〜６５０トルの圧力で、該構造をアニーリングする工程を含んでもよい。
【００１２】
１トランジスタメモリを製造する方法が、単結晶シリコン基板を準備する工程と、基板上にデバイス領域を形成する工程と、基板の表面上にゲート酸化物層を成長させる工程と、ゲート酸化物層上に下部電極構造を堆積する工程と、ソース領域およびドレイン領域を形成するためイオンを注入し、注入されたイオンを活性化させる工程と、約５ｎｍ〜１００ｎｍの厚さを有する第１の強誘電体層を備えた構造をスピンコーティングする工程と、第２の強誘電体層を約５０ｎｍ〜３００ｎｍの厚さで堆積する工程と、構造をアニーリングしてｃ軸配向した強誘電体を提供する工程と、構造をエッチングして余分な強誘電体材料を取り除く工程と、保護層を堆積する工程と、シリコン酸化物の層を堆積する工程と、構造を金属化する工程とを含む。
【発明の効果】
【００１３】
本発明によれば、１トランジスタメモリを製造する方法は、単結晶シリコン基板上で下部電極構造をゲート酸化物層上に堆積する工程と、ソース領域およびドレイン領域を形成するためにイオンを注入して、その注入されたイオンを活性化する工程と、第１の強誘電体層を有する構造をスピンコーティングする工程と、第２の強誘電体層を堆積する工程と、構造をアニーリングしてｃ軸配向した強誘電体を提供する工程とを含む。これにより、ＭＯＣＶＤ金属酸化物強誘電体薄膜の形成のために均一種を提供することが可能となり、さらに単一トランジスタメモリデバイスを製造するための強誘電体材料のＭＯＣＶＤを行う際に、デバイス分離および金属電極を有するシリコンウエハ上に均一種を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
（関連出願）
本出願は、（１）Ａ  Ｍｅｔｈｏｄ  ａｎｄ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＭＯＣＶＤ）  ａｎｄ  Ａｎｎｅａｌｉｎｇ  ｏｆ  Ｌｅａｄ  Ｇｅｒｍａｎａｔｅ（ＰＧＯ）  Ｔｈｉｎ
Ｆｉｌｍｓ、シリアル番号０９／４８９，８５７、２０００年１月２４日出願、（２）Ｍｕｌｔｉ−ｐｈａｓｅ  Ｌｅａｄ−Ｇｅｒｍａｎａｔｅ  Ｆｉｌｍ  ａｎｄ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ、シリアル番号０９／３０１，４２０、１９９９年４月２４日出願、（３）Ｅｐｉｔａｘｉａｌｌｙ  Ｇｒｏｗｎ  Ｌｅａｄ  Ｇｅｒｍａｎａｔｅ  
Ｆｉｌｍ  ａｎｄ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ、シリアル番号０９／３０２，２７２、１９９９年４月２４日出願、（４）Ｆｅｒｒｏｅｌａｓｔｉｃ  Ｌｅａｄ  Ｇｅｒｍａｎａｔｅ  Ｆｉｌｍ  ａｎｄ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ、シリアル番号０９／３０１，４３４、１９９９年４月２４日出願、（５）Ｃｏｍｐｏｓｉｔｅ  Ｉｒｉｄｉｕｍ−Ｍｅｔａｌ  Ｏｘｙｇｅｎ  Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  Ｒｅｆｒａｃｔｏｒｙ  Ｍｅｔａｌ  Ｃｏｍｐａｎｉｏｎ  Ｂａｒｒｉｅｒ  ａｎｄ  Ｍｅｔｈｏｄ、シリアル番号０９／３１６，６６１、１９９９年５月１２日出願および（６）Ｃｏｍｐｏｓｉｔｅ  Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  Ｏｘｉｄｉｚｅｄ  Ｒｅｆｒａｃｔｏｒｙ  Ｍｅｔａｌ  Ｃｏｍｐａｎｉｏｎ  Ｂａｒｒｉｅｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｅ、シリアル番号０９／３１６，６４６、１９９９年５月１２日出願に関連する。
【００１５】
本発明によるデバイスの製造は、まず、図１に示されるように、単結晶シリコン基板１０を準備し、そして、ウエル形成を行い、デバイス領域を形成するためのトレンチ分離（ＳＴＩ）またはシリコンの局所酸化（ＬＯＣＯＳ）デバイス分離を行い、金属−強誘電体−金属−酸化物半導体（ＭＦＭＯＳ）トランジスタ用のゲート酸化物層１２を成長させる最新技術を用いて処理を行う。絶縁体領域１４，１６はデバイス領域の周辺に形成される。形成されるデバイスが金属−強誘電体−金属半導体（ＭＦＭＳ）トランジスタである場合には、ゲート酸化物を成長させる必要はない。本発明の第１の実施形態において、下部電極はプラズマエッチング可能材料であり、ソース／ドレインのアニーリングおよび活性化の温度を維持することができる高温電極であるとする。
【００１６】
下部電極層１８は、５０ｎｍ〜３００ｎｍの厚さに、白金またはイリジウム、あるいはＴｉＮ、ＴａＮもしくはＴｉＴａＮなどの金属窒化物の上部に形成される白金またはイリジウムを有する多層構造を物理的気相成長法（ＰＶＤ）または化学的気相成長法（ＣＶＤ）によりデバイス領域上に堆積させる。この堆積は、２００℃〜２５０℃の温度で、アルゴンまたは窒素雰囲気下で約１・１０-6トルの圧力で行われる。フォトレジストを塗布し、その層をエッチングして下部電極トポロジーを提供し、その後、このレジストを剥がす。ソース領域２０およびドレイン領域２２は、デバイス領域に適切なイオンを注入することにより形成され、２つのｎ-領域を形成する。この例において適切なイオン注入は、４
０ｋｅＶ〜９０ｋｅＶの範囲の注入もできるが、好適には約５０ｋｅＶのエネルギーで、２・１０15ｃｍ-2〜５・１０15ｃｍ-2の範囲の注入量でのＡｓイオン注入であり得る。あるいは、リンイオンが同様の注入量の範囲において３０ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注入されてもよい。７００℃〜９５０℃の温度で、アルゴンまたは窒素雰囲気下の大気圧においてこの構造をアニーリングして、ソース領域およびドレイン領域にある注入されたイオンを活性化し、図２に示される構造となる。
【００１７】
ゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3Ｏ11またはＰｂ3ＧｅＯ5）の薄層２４またはＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）もしくはＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）などの他の適する強誘電体材料が、スピンコーティングにより堆積される。この層の厚さは５ｎｍ〜１００ｎｍであり、好適な厚さは１０ｎｍ未満である。この構造を再度アニーリングする。アニーリングは、酸素雰囲気中２００トル〜６５０トルの圧力下で行われる。この場合、アニーリング温度は、４００℃〜５５０℃の温度であり、このアニーリングにより図３に示されるように、スピンコーティングされたＰＧＯ膜は適切に配向する。ＰＧＯ薄膜はアニーリングされ、ｃ軸配向となる。
【００１８】
ここで図４を参照すると、別のＰＧＯ層２６または他の強誘電体薄膜が、５０ｎｍ〜３００ｎｍのうち所望の厚さに、ＭＯＣＶＤにより層２４上に均一に堆積される。この層は、酸素雰囲気下で３５０℃〜５５０℃の温度で１〜１０トルの圧力で堆積される。層２６
は、処理が完了すると、層２４と物理的に区別不可能となる。
【００１９】
白金の上部電極層２８が次に、図５に示されるように、スパッタリングにより堆積される。層２８を、エッチングして、図５に示されるような構造を形成する。あるいは、ＰＧＯまたは強誘電体薄膜層もこの時点でエッチングして、図６に示される構造としてもよい。
【００２０】
酸化チタン、酸化アルミニウムまたは窒化シリコンなどのＨ2保護層３０は、図７または８に示されるように、それぞれ図５または６の構造上に堆積される。酸化物の層３２がＣＶＤにより堆積される。この層およびその下にある層はいずれも、エッチングされコンタクトホールを形成し、その中に金属を堆積して、図９および１０に示されるようなソース電極３４、ゲート電極３６およびドレイン電極３８を形成する。
【００２１】
（別の実施形態）
プラズマエッチングよりもＣＭＰに適する白金などの材料が下部電極用に選択される場合には、デバイスの形成は以下のように改変される。ここで図１１を参照すると、基板４０は、その上に酸化物層１２、絶縁体領域１４、１６、ならびにソース領域２０およびドレイン領域２２を有する。下部電極形成は、置換電極４２として窒化物または多結晶シリコンのどちらかを堆積することにより置き換えられる。ソース領域およびドレイン領域のイオン注入およびアニーリングが完了した後、酸化物層４４が、図１１に示されるように、置換電極よりも大きい厚さにＣＶＤにより堆積される。酸化物層は化学的機械的研磨（ＣＭＰ）処理により平面化される。置換電極４２をウェットエッチングして、窒化物または多結晶シリコンを取り除く。ゲート酸化物もこの時点で取り除かれ、ＺｒＯ2、ＴｉＯ2またはＡｌ2Ｏ3などの新規な熱絶縁体または堆積絶縁体で置換され得る。
【００２２】
白金の下部電極層４６は、図１２に示されるようにスパッタリングにより堆積される。下部電極層４６および酸化物層４４は、ＣＭＰにより薄くされ、図１３に示される構造となる。ＰＧＯまたは他の強誘電体材料は次に、スピンコーティングにより堆積され、残りの工程は、第１の実施形態の説明に従う。
【００２３】
ＰＧＯなどのＭＯＣＶＤ金属酸化物薄膜の表面平滑性は、同様の材料の薄膜をスピンコーティングすることにより、さらに向上され得る。上部スピンコーティングは、膜の空隙を埋める。これにより、より高い回路歩留りを得ることができる。
【００２４】
したがって、１トランジスタメモリ用の金属酸化物のＭＯＣＶＤ法が開示された。この方法のさらなる変更および改変が添付の特許請求の範囲に規定される本発明の範囲内においてなされ得ることが理解される。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図２】図２は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図３】図３は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図４】図４は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図５】図５は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図６】図６は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図７】図７は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図８】図８は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図９】図９は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図１０】図１０は、本発明による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図１１】図１１は、本発明の別の実施形態による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図１２】図１２は、本発明の別の実施形態による単一トランジスタメモリデバイスの製造における連続工程の図である。
【図１３】図１３は、本発明の別の実施形態による単一トランジスタメモリデバイスの製造における連続工程の図である。
【符号の説明】
【００２６】
１０  単結晶シリコン基板
１２  ゲート酸化物層
１４、１６  絶縁体領域
１８  下部電極層
２０  ソース領域
２２  ドレイン領域
２４、２６  ゲルマニウム酸化鉛層
２８  上部電極層
３０  保護層
３２  酸化物層
３４  ソース電極
３６  ゲート電極
３８  ドレイン電極
【図１】
0004433321.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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