(57)【特許請求の範囲】
【請求項１】
複数のデータ送信装置（３１Ａ〜Ｅ）、メモリ制御回路（３２）およびメモリ装置（３３）を備えるデータ送信システムであって、
前記データ送信装置の各々は、
送信データを生成する送信データ生成回路（３１ｂ）と、
前記送信データおよび外部からの入力データのいずれかを選択する選択回路（３１ｃ）と、
選択されたデータを出力するフリップフロップを含むデータ出力回路（３１ｄ）と
を有し、
複数の前記データ送信装置（３１Ａ〜Ｅ）は、カスケード接続され、
前記メモリ制御回路（３２）は、要求命令バッファおよび送信データバッファを有し、
終段の前記データ送信装置（３１Ａ）の前記データ出力回路（３１ｄ）が前記メモリ制御回路（３２）内の要求命令バッファおよび送信データバッファに接続されている
ことを特徴とするデータ送信システム。
【請求項２】
前記データ送信装置の各々が、送信停止信号を受け取り、改めて送信停止信号を後段へ出力する送信停止信号制御回路（３１ｅ）を有することを特徴とする、請求項１記載のデータ送信システム。
【請求項３】
複数のデータ受信装置（６１Ａ〜Ｅ）、メモリ制御回路（３２’）およびメモリ装置（３３）を備えるデータ受信システムであって、
前記データ受信装置の各々は、
受信要求を発行する受信要求発行回路（６１ｂ）と、
前記受信要求および外部からの受信要求のいずれかを選択する選択回路（６１ｃ）と、
選択された受信要求を出力するデータ出力回路（６１ｄ）と、
要求した受信データをラッチする受信データラッチ回路（６１ｆ）と、
前記受信データに含まれる識別子と当該受信装置の識別子とを比較する比較回路（６１ｇ）と、
前記受信データに含まれる識別子と当該受信装置の識別子とが合致したとき前記受信データラッチ回路にラッチしたデータを保存するデータ保存回路（６１ｈ）と
を有し、
複数の前記データ受信装置（６１Ａ〜Ｅ）は、カスケード接続され、
前記メモリ制御回路（３２’）は、要求命令バッファおよび受信データバッファを有し、
終段の前記データ受信装置（６１Ａ）の前記データ出力回路（６１ｄ）が前記メモリ制御回路（３２’）内の要求命令バッファに接続され、
終段の前記データ受信装置（６１Ａ）の前記受信データラッチ回路（６１ｆ）が前記メモリ制御回路（３２’）内の受信データバッファに接続されている、
ことを特徴とするデータ受信システム。
【請求項４】
前記データ受信装置の各々が、受信要求停止信号を受け取り、改めて受信要求停止信号を後段へ出力する受信要求停止信号制御回路（６１ｅ）を有することを特徴とする、請求項３記載のデータ受信システム。
【請求項５】
メモリ制御回路（３２）を介してメモリ装置（３３）へデータを送信するデータ送信装置（３１Ａ）であり、
送信データを生成する送信データ生成回路（３１ｂ）と、
前記送信データおよび外部からの入力データのいずれかを選択する選択回路（３１ｃ）と、
選択されたデータを出力するフリップフロップを含むデータ出力回路（３１ｄ）と
を備え、
入力データ送信元は、他のデータ送信装置であり、
本データ送信装置の送信先は、前記メモリ制御回路（３２）であり、
カスケード接続された複数のデータ送信装置の一つとして終段に位置し、
前記メモリ制御回路（３２）内の要求命令バッファおよび送信データバッファと前記データ出力回路（３１ｄ）とが接続されている
ことを特徴とするデータ送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、FAX、複写機、プリンターなどのコントローラのごとく、画像データなどの大量のデータを扱うシステムにおいて、画像の加工、圧縮、伸張などを行う回路を持ち、大容量のデータをメモリから読み書きするデータ送信システム、データ受信システムおよびデータ送信装置に関する。
【背景技術】
【０００２】
画像データなどの大量のデータを扱うシステムにおいては、画像の加工、圧縮、伸張などを行う個々のデータ制御回路を持ち、それらの回路が同時に大容量のデータをメモリから読み書きする。尚、データ制御回路は、メモリ装置に対し、データの送信(書き込み)、受信(読み出し)を行うため以後、データの送信回路、受信回路または送受信回路と呼ぶ。
【０００３】
個々の送受信回路は、扱う画像データの解像度が高まるにつれ、扱うデータも増えかつ新たな加工方法、圧縮伸張アルゴリズムも必要とされ個々の回路規模も大きくなっており、また短時間に大量のデータのメモリとの読み書きを行わなければならない。
【０００４】
近年半導体のプロセスの微細化が進むにつてこれらの個々の送受信回路は一つの半導体上で実現することができるようになっている。そして、プロセスの微細化により大規模の同期回路を高速に動作させることができるようになったが、更なる高速化を図る上において、フリップフロップ(ＦＦ)間のゲートの個数よりも配線による遅延がクローズアップされるようになってきた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
先に述べたシステムでは、個々の送受信回路は一つの半導体上で実現することができるようになったため、半導体上のメモリ制御回路またはＰＣＩ、ＡＧＰその他のバス制御回路は、複数のデータ制御回路から選択し処理を行わなければならない。
【０００６】
図１に、メモリ装置１４ への書き込み要求および書き込みデータの従来構成を示す。複数の要求元(送受信回路)１１ からの一つの要求および書き込みデータを、選択回路１２で選択するため、メモリ制御回路１３内のＦＦから見ると複数の送受信回路１１のＦＦからの出力が自身の入力に接続されるパスがある構成になっている。これらのＦＦは半導体上に散らばるため高速化のネックとなっていた。又、選択回路１２での優先度選択のプロセスが必要なことも、高速化を妨げていた。
更に、メモリ制御回路１３が受信要求のアービトレーションを行っているため、送受信回路１１の個数により回路を変更しなければならず、これを半導体上で実現するには負荷が重くなり、このことも動作速度のネックとなっていた。
【０００７】
また、データの受信側でも従来では図２のようにメモリ装置１４から読み出したデータもメモリ制御回路１３内のＦＦから複数の送受信回路１１のＦＦに供給されるため、この場合も高速化のネックとなっていた。
【０００８】
本発明は以下を実現することを目的とする。
ＦＦ間のパスを削減して、接続される送信装置の個数に依存せずに大規模、微細化プロセスの半導体で実現可能な構成を提供する。
メモリ制御回路からのウエイト動作も最初に接続される送信装置だけに送ることにより可能とし、接続される送信装置の個数に依存しない。
送信要求と送信データを同じバスに載せることにより、半導体配線の本数を削減できる構成とする。また、データの受信側でも従来では図２のようにメモリから読み出したデータもメモリ制御回路のＦＦから複数の受信回路のＦＦに接続されるため、これも高速化のネックとなってきている。
ＦＦ間のパスを削減可能な送信装置を実現する。接続される送信装置の個数に依存せずに大規模、微細化プロセスの半導体で実現可能な構成を提供する。
メモリ制御回路からのウエイト動作も最初に接続される送信装置だけに送ることにより可能とし、接続される送信装置の個数に依存しない。
メモリ制御装置から受信元の個々に受信データを受け取らす構成ではなく識別子を受信データとともに送るため、半導体配線の本数を削減できる。
【課題を解決するための手段】
【０００９】
本発明のデータ送信システムは、複数のデータ送信装置（３１Ａ〜Ｅ）、メモリ制御回路（３２）およびメモリ装置（３３）を備え、
前記データ送信装置の各々は、
送信データを生成する送信データ生成回路（３１ｂ）と、
前記送信データおよび外部からの入力データのいずれかを選択する選択回路（３１ｃ）と、
選択されたデータを出力するフリップフロップを含むデータ出力回路（３１ｄ）と
を有し、
複数の前記データ送信装置（３１Ａ〜Ｅ）は、カスケード接続され、
前記メモリ制御回路（３２）は、要求命令バッファおよび送信データバッファを有し、
終段の前記データ送信装置（３１Ａ）の前記データ出力回路（３１ｄ）が前記メモリ制御回路（３２）内の要求命令バッファおよび送信データバッファに接続されていることを特徴とする。
前記データ送信装置の各々は、送信停止信号を受け取り、改めて送信停止信号を後段へ出力する送信停止信号制御回路（３１ｅ）を有していてもよい。
本発明のデータ受信システムは、複数のデータ受信装置（６１Ａ〜Ｅ）、メモリ制御回路（３２’）およびメモリ装置（３３）を備え、
前記データ受信装置の各々は、
受信要求を発行する受信要求発行回路（６１ｂ）と、
前記受信要求および外部からの受信要求のいずれかを選択する選択回路（６１ｃ）と、
選択された受信要求を出力するデータ出力回路（６１ｄ）と、
要求した受信データをラッチする受信データラッチ回路（６１ｆ）と、
前記受信データに含まれる識別子と当該受信装置の識別子とを比較する比較回路（６１ｇ）と、
前記受信データに含まれる識別子と当該受信装置の識別子とが合致したとき前記受信データラッチ回路にラッチしたデータを保存するデータ保存回路（６１ｈ）と
を有し、
複数の前記データ受信装置（６１Ａ〜Ｅ）は、カスケード接続され、
前記メモリ制御回路（３２’）は、要求命令バッファおよび受信データバッファを有し、
終段の前記データ受信装置（６１Ａ）の前記データ出力回路（６１ｄ）が前記メモリ制御回路（３２’）内の要求命令バッファに接続され、
終段の前記データ受信装置（６１Ａ）の前記受信データラッチ回路（６１ｆ）が前記メモリ制御回路（３２’）内の受信データバッファに接続されていることを特徴とする。
前記データ受信装置の各々は、受信要求停止信号を受け取り、改めて受信要求停止信号を後段へ出力する受信要求停止信号制御回路（６１ｅ）を有していてもよい。
本発明のデータ送信装置は、メモリ制御回路（３２）を介してメモリ装置（３３）へデータを送信する装置（３１Ａ）であり、送信データを生成する送信データ生成回路（３１ｂ）と、前記送信データおよび外部からの入力データのいずれかを選択する選択回路（３１ｃ）と、選択されたデータを出力するフリップフロップを含むデータ出力回路（３１ｄ）とを備え、入力データ送信元は、他のデータ送信装置であり、本データ送信装置の送信先は、前記メモリ制御回路（３２）であり、カスケード接続された複数のデータ送信装置の一つとして終段に位置し、前記メモリ制御回路（３２）内の要求命令バッファおよび送信データバッファと前記データ出力回路（３１ｄ）とが接続されていることを特徴とする。
【発明の効果】
【００１０】
本発明に係るデータ送信システム、データ送信装置またはデータ受信システムでは、図３または図１３のごとく複数のデータ送信装置またはデータ受信装置を縦続接続し、外部からのデータまたは自身のデータを選択的に順次、データ送信装置を中継して送信するようにしたので、従来のようにメモリ制御回路が送信要求または受信要求のアービトレーションをする必要がなくなり、かつ回路構成がデータ送信装置またはデータ受信装置の個数に依存しないため、回路構成が簡略化され、動作速度も向上できると共に、大規模、微細化プロセスの半導体技術に迎合される。また、メモリ制御装置に近いほど優先度が高まる構成となっているため、従来の選択回路での優先度選択による手間が不要となり、動作速度の低下を招いた要因も排除できる。
【発明を実施するための最良の形態】
【００１１】
図３は、本発明のデータ送信装置の接続関係を示した図である。５個のデータ送信装置３１(Ａ〜Ｅ)は互いにカスケード接続されており、終段となるデータ送信装置Ａが、メモリ装置３３を制御するメモリ制御回路３２の要求命令バッファおよび送信データバッファに接続されている。
【００１２】
図４は、図３のデータ送信装置３１(特に終段のＡ)の詳細を示した内部ブロック図である。３１ａは送信データとして供給された入力データａを一時的に退避させる送信データ退避回路である。３１ｂは、当データ送信装置３１自身の送信データを作成する送信データ生成回路である。３１ｃは、入力データａ、送信データ退避回路３１ａよりの退避データｂ、および送信データ生成回路３１ｂよりの生成データｃのいずれか一つを選択する選択回路であり、３１ｄは、選択回路３１ｃで選択されたデータを、メモリ制御回路３２へ(他のデータ送信装置Ｂ〜Ｅにあっては前段に接続のデータ送信装置へ)出力するデータ出力回路である。３１ｅは、メモリ制御回路３２(他のデータ送信装置Ｂ〜Ｅにあっては前段のデータ送信装置)からウエイト信号として供給される送信停止信号ｄを受け取り、改めてウエイト信号として送信停止信号ｅを後段へ出力する送信停止信号制御回路である。
【００１３】
図３の各データ送信装置３１における動作を図５〜図１２に従って説明する。これらの各図においては各装置に含まれる送信データを保存するＦＦを□印にてシンボル化して示す。データ出力回路３１ｄがシフトレジスタとして機能する。ここで、各データ送信装置３１は送信データのある無しに拘わらず、各データ出力回路３２ｄはシフト動作をしており、送信データの無い場合は、図１６(b)に示す無効データがシフトされている。図６〜図１２のＦＦシンボルに文字が入っていないのは無効データをラッチしていることを示す。
【００１４】
図５：送信開始前の状態を示し、送信データは図１６(Ａ)に示す６６ビットで上位２ビットをフラグ設定している。図１６(Ｂ)のように、フラグが"00b"であれば、下位６４ビットは無効データとし、図１６(Ｃ)のように、フラグが"01b"であれば、下位６４ビットに送信要求内容が定義されているものとする。動作の前提条件として、装置Ａ,Ｃ,Ｅが図１５(Ｃ)で示される送信要求と、図１６(Ｄ)で示される送信データを送信するものとする。
【００１５】
図６：図５の状態からまず装置Ｅが先に送信要求("RE)と送信データ("DE0","DE1")を、シフトレジスタからなるデータ出力回路３１ｄに転送した。この図６は５クロック後の状態(装置ＥからＦＦ５個分データが進行)である。このとき装置Ｃは"RC"を自らの出力回路に転送しようとしたが既に装置Ｅのデータが転送中なので、出力回路３１ｄには"RC"を転送できない。シフト動作間では送信要求と送信データの連続性は保つことを前提としているためである。装置Ａは自らのデータ出力回路３１ｄに"RA"を転送した。これは"RA"をデータ出力回路３１ｄに転送しても、送信要求と送信データの連続性を断つことはないからである。その代わり、装置Ａは入力された"RE"を送信データ退避回路３１ａに転送する。それと共に送信停止信号を装置Ｂに対し発行する。
【００１６】
図７：図６の状態から１クロック後の状態を示す。なお、図８〜図１２もそれぞれ前図の１クロック後の状態を示す。装置Ａは、"RA"に続き"DA0"をデータ出力回路３１ｄに転送する。装置Ｂは、送信停止信号を装置Ａから受け取ったので、同装置Ｂのデータ出力回路３１ｄにあるデータはホールド状態になる。装置Ｃから入力されたデータを送信データ退避回路３１ａに転送する。それと共に送信停止信号を装置Ｃに対し発行する。装置Ｃは、装置Ｅが転送しているデータの最後を装置Ｂに転送できたので、自らが生成した"RC"をデータ出力回路３１ｄに転送する。装置Ｄから入力されるデータのフラグを見れば無効データ（例図１６(Ｂ)）なので、装置Ｄに対しては送信停止信号を発行することはない。もし、以降のタイミングで装置Ｃが自らのデータを転送中に装置Ｄから来るデータが図１６(Ｃ)に示すような送信要求が来れば、それを送信データ退避回路３１ａに転送すると共に送信停止信号を装置Ｃに対し発行することになる。
【００１７】
図８：装置Ａは、自ら生成したデータのデータ出力回路３１ｄへの転送中であることを示し、装置Ｂは送信停止状態にある。装置Ｃは、前段の装置Ｂからの送信停止信号を受け、データ出力回路３１ｄに保存している"RC"はそのままホールドしており、次転送候補の"DC0"は転送できない。
【００１８】
図９：装置Ａは、自らが生成したデータはすべて転送したので、送信データ退避回路３１ａに保存している"RE"をデータ出力回路に転送する。それと共に装置Ｂに対して発行していた送信停止信号の出力を停止する。装置Ｂ、Ｃはまだ送信停止中にある。
【００１９】
図１０：装置Ａは入力されるデータをデータ出力回路３１ｄに転送するシフト動作中にある。装置Ｂは、装置Ａからの送信停止解除を認識したので、送信データ退避回路３１ａに保存していた"DE1"をデータ出力回路３１ｄに転送する。それと共に装置Ｃに対して発行していた送信停止信号の出力を停止する。装置Ｃはまだ送信停止中にある。
【００２０】
図１１：装置Ａ，Ｂは入力されるデータをデータ出力回路３１ｄに転送するシフト動作中にあり、装置Ｃは、装置Ｂからの送信停止解除を認識したので、自らが生成したデータの転送を再開する。
【００２１】
図１２：装置Ｃは、最後のデータ"DC1"をデータ出力回路３１ｄに転送する。以降は出力回路が相互接続された全体がシフト動作を行う。
【００２２】
なお、図７〜図１２で、メモリ制御回路３２にデータ送信装置Ａから入力されたデータがシフト動作しているように示されているが必ずしもメモリ制御回路３２に保存しているわけではなく、転送されたデータの順がわかるように示したものに過ぎない。
【００２３】
図１３は、本発明のデータ受信装置の接続関係を示した図である。互いに縦続接続された５個のデータ受信装置６１(Ａ〜Ｅ)の終段となるデータ受信装置Ａが、メモリ制御回路３２'に接続されている。
【００２４】
図１２は、本発明のデータ受信装置の接続関係を示した図である。５個のデータ受信装置６１(Ａ〜Ｅ)は互いに縦続接続されており、終段となるデータ受信装置Ａが、メモリ装置３３を制御するメモリ制御回路３２'の要求命令バッファおよび送信データバッファに接続されている。
【００２５】
図１４は、図１２のデータ受信装置６１(特に終段のＡ)の詳細を示した内部ブロック図である。６１ａは外部からの受信要求ｄを一時的に退避させる受信要求退避回路である。６１ｂは、当データ受信装置６１自身の受信要求を発行する受信要求発行回路である。６１ｃは、受信要求ｄ、受信要求退避回路６１ａよりの退避受信要求ｅ、および受信要求発行回路６１ｂよりの発行受信要求ｆのいずれか一つを選択する選択回路であり、６１ｄは、選択回路６１ｃで選択されたデータを、メモリ制御回路３２’へ(他のデータ受信装置Ｂ〜Ｅにあっては前段に接続のデータ受信装置へ)出力する受信要求出力回路である。６１ｅは、メモリ制御回路３２’(他のデータ受信装置Ｂ〜Ｅにあっては前段のデータ受信装置)からウエイト信号として供給される受信要求停止信号ｇを受け取り、改めてウエイト信号として受信要求停止信号ｈを後段へ出力する受信要求停止信号制御回路である。
【００２６】
６１ｆは、要求した受信データをメモリ制御回路３２'から直接に、又は前段のデータ受信装置を経てラッチする受信データラッチ回路であり、６１ｇは、前記受信データに含まれる識別子を当該受信装置６１の識別子と比較する比較回路である。６１ｈは、前記受信データに含まれる識別子と当該受信装置６１の識別子とが合致したき、受信データラッチ回路６１ｆにラッチのデータを保存するデータ保存回路である。
【００２７】
図１３の各データ受信装置６１における動作を図１５に示しているが、データ受信装置６１の受信命令を発行する手順は、図５〜図１２で説明した送信命令の転送方法と基本的に同じであり、上例では送信要求と送信データを一つのかたまりとしていたのを、ここでは受信要求の１ワードをひとかたまりとしている。
【００２８】
受信されたデータの流れを図１５で説明する。この図１５では"DB0","DB1","DB2"のデータが連続してシフトされている様子を示している。"DB0","DB1","DB2"は図１６(Ｅ)の例に示されるデータであり上位４ビットが識別子であり、装置Ｂが自分の識別子と一致したと判断したためデータを取り込んでいる。図１５の受信データ保存回路５１ｄに示した"×"は、識別子のビットが全て"0"で無効データであることを表している。
【００２９】
以上説明した実施形態では、データ送信回路３１およびデータ受信回路６１の接続個数を５個としたが、その個数は限定されず、かつ、その個数を変更した場合でもメモリ接続回路３２における回路構成を変える必要はない。
【図面の簡単な説明】
【００３０】
【図１】複数のデータ送受信回路からメモリへのデータの書き込み時の従来の動作例を示した図
【図２】メモリから複数のデータ送受信回路でデータを読出す時の従来の動作例を示した図
【図３】本発明のデータ送信装置を複数個含むシステム図
【図４】図３のデータ送信装置の１実施形態を示した制御ブロック図
【図５】図３のシステムにおける送信動作のステップを示した動作図
【図６】図３のシステムにおける送信動作のステップを示した動作図
【図７】図３のシステムにおける送信動作のステップを示した動作図
【図８】図３のシステムにおける送信動作のステップを示した動作図
【図９】図３のシステムにおける送信動作のステップを示した動作図
【図１０】図３のシステムにおける送信動作のステップを示した動作図
【図１１】図３のシステムにおける送信動作のステップを示した動作図
【図１２】図３のシステムにおける送信動作のステップを示した動作図
【図１３】本発明のデータ受信装置を複数個含むシステム図
【図１４】図１３のデータ受信装置の１実施形態を示した制御ブロック図
【図１５】図１３のシステムにおける受信動作を示した動作図
【図１６】データ内容を示したビット図
【符号の説明】
【００３１】
３１  データ送信装置
３１ａ  送信データ退避回路
３１ｂ  送信データ生成回路
３１ｃ  選択回路
３１ｄ  データ出力回路
３１ｅ  送信停止信号制御回路
３２  メモリ制御回路
３３  メモリ装置
６１  データ受信装置
６１ａ  受信要求退避回路
６１ｂ  受信要求発行回路
６１ｃ  選択回路
６１ｄ  受信要求出力回路
６１ｅ  受信要求停止信号制御回路
６１ｆ  受信データラッチ回路
６１ｇ  比較回路
６１ｈ  データ保存回路
【図１】
0004403165.tif 000002
【図２】
0004403165.tif 000003
【図３】
0004403165.tif 000004
【図４】
0004403165.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0004403165.tif 000012
【図１２】
0004403165.tif 000013
【図１３】
0004403165.tif 000014
【図１４】
0004403165.tif 000015
【図１５】
0004403165.tif 000016
【図１６】
0004403165.tif 000017