(57)【特許請求の範囲】
【請求項１】
複数の局所的な領域を有する演算処理回路であって、
実質的に定常状態の第１論理レベルにおいてスリープモードを示し、実質的に定常状態の第２論理レベルにおいて通常モードを示す制御信号を生成し、前記複数の局所的な領域に分配するクロック制御部と、
局所的な領域ごとに設けられ、分配された前記制御信号が第１論理レベルのときに、実質的に定常状態のヌルレベルとなり、前記制御信号が第２論理レベルのときに、ローカルクロック周波数で振動するゲート信号を生成する分周ゲート回路と、
局所的な領域ごとに設けられ、前記ゲート信号に応じて、システムクロック信号からローカルクロック信号を生成するローカルクロックバッファ回路と、
局所的な領域ごとに設けられ、前記クロック制御部と前記分周ゲート回路との間に設けられた信号伝搬ラッチ回路と、
を備えることを特徴とする演算処理装置。
【請求項２】
前記クロック制御部と前記分周ゲート回路との間に、複数の前記信号伝搬ラッチ回路を設けたことを特徴とする請求項１に記載の演算処理装置。
【請求項３】
前記分周ゲート回路と前記ローカルクロックバッファ回路との間に、信号伝搬ラッチ回路を配置しないことを特徴とする請求項２に記載の演算処理装置。
【請求項４】
前記分周ゲート回路と前記ローカルクロックバッファ回路との間に設けられた信号伝搬ラッチ回路をさらに備えることを特徴とする請求項２に記載の演算処理装置。
【請求項５】
前記分周ゲート回路と前記ローカルクロックバッファ回路との間よりも、前記クロック制御部と前記分周ゲート回路との間に、より多くの前記信号伝搬ラッチ回路が設けられることを特徴とする請求項４に記載の演算処理装置。
【請求項６】
前記分周ゲート回路は、前記システムクロック信号の周波数よりも低いローカルクロック周波数で振動する前記ゲート信号を生成することを特徴とする請求項１から５のいずれかに記載の演算処理装置。
【請求項７】
前記分周ゲート回路は、ゲート可能なデジタルオシレータを含み、前記制御信号を用いて前記デジタルオシレータの有効化し、前記ゲート信号を生成することを特徴とする請求項６に記載の演算処理装置。
【請求項８】
前記ローカルクロックバッファ回路は、前記ゲート信号のローカルクロック周波数と同期して、前記システムクロック信号から前記ローカルクロック信号を生成することを特徴とする請求項６に記載の演算処理装置。
【請求項９】
前記ローカルクロックバッファ回路は、前記ゲート信号に応じて、前記システムクロック信号から前記ローカルクロック信号を生成する組み合わせ論理回路を含むことを特徴とする請求項８に記載の演算処理装置。
【請求項１０】
前記ローカルクロックバッファ回路は、前記システムクロック信号および前記ゲート信号を受け、これらの信号から前記ローカルクロック信号を生成するＡＮＤゲートおよびＮＡＮＤゲートを少なくともひとつ含むことを特徴とする請求項９に記載の演算処理装置。
【請求項１１】
複数の局所的な領域を有する演算処理回路を対象とするクロック制御方法であって、
実質的に定常状態の第１論理レベルにおいてスリープモードを示し、実質的に定常状態の第２論理レベルにおいて通常モードを示す制御信号を生成し、前記複数の局所的な領域に分配するステップと、
各局所的な領域において、分配された前記制御信号が第１論理レベルのときに、実質的に定常状態のヌルレベルとなり、前記制御信号が第２論理レベルのときに、ローカルクロック周波数で振動するゲート信号を生成するステップと、
各局所的な領域において、前記ゲート信号に応じて、システムクロック信号からローカルクロック信号を生成するステップと、
各局所的な領域において、前記制御信号の発生源と前記ゲート信号が生成される箇所の間に、信号伝搬ラッチ回路を設けるステップと、
を備えることを特徴とするクロック制御方法。
【請求項１２】
前記制御信号の発生源と前記ゲート信号が生成される箇所の間に設けられる信号伝搬ラッチ回路は複数であることを特徴とする請求項１１に記載のクロック制御方法。
【請求項１３】
前記ゲート信号が生成される箇所と前記ローカルクロック信号が生成される箇所との間には、前記信号伝搬ラッチ回路を設けないことを特徴とする請求項１２に記載のクロック制御方法。
【請求項１４】
前記ゲート信号が生成される箇所と前記ローカルクロック信号が生成される箇所との間に、信号伝搬ラッチ回路を設けるステップをさらに備えることを特徴とする請求項１２に記載のクロック制御方法。
【請求項１５】
前記制御信号の発生源と前記ゲート信号が生成される箇所の間よりも、前記ゲート信号が生成される箇所と前記ローカルクロック信号が生成される箇所との間に、より多くの前記信号伝搬ラッチ回路を設けることを特徴とする請求項１４に記載のクロック制御方法。
【請求項１６】
前記ゲート信号を、前記システムクロック信号の周波数よりも低いローカルクロック周波数で振動するように生成することを特徴とする請求項１１から１５のいずれかに記載のクロック制御方法。
【請求項１７】
前記ゲート信号のローカルクロック周波数と同期して、前記システムクロック信号から前記ローカルクロック信号を生成することを特徴とする請求項１６に記載のクロック制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号のゲーティングおよび制御を利用したプロセッサの消費電力管理技術に関する。
【背景技術】
【０００２】
演算処理システムにおける消費電力は大きな関心事である。消費電力を低減するために、従来の技術では、演算処理機能がシャットダウンされる間、演算処理システムをスリープモードに移行させ、動作電圧、動作電流を遮断し、クロック信号の供給が停止される。図１は、本発明の従来技術となりうる演算処理システム１０を示す。演算処理システム１０は、クロック制御部１２、演算処理システム内のさまざまなブロックに、ツリー型あるいは熊手（rake）型にてクロック制御信号を分配する複数の分岐回路１４Ａ、１４Ｂ、１４Ｃ、１４Ｄを備える。各分岐回路１４は、演算処理システム１０の局所的な領域に対するクロック信号の分配の開始・停止を実行し、あるいはクロック周波数を高周波数入力クロック（ＨＦＣＬＫ）から低周波数出力クロック（ＬＦＣＬＫ）に変調するためのローカルクロックバッファ回路１６（１６Ａのみが示される）を含む。
【０００３】
図２は、演算処理システム１０における高周波数クロックＨＦＣＬＫ、低周波数クロックＬＦＣＬＫおよび制御信号ＣＯＮＴの関係を示すタイムチャートである。高周波数クロックＨＦＣＬＫから低周波数クロックＬＦＣＬＫへの変換は、クロック制御部１２から発行される制御信号ＣＯＮＴに応じてローカルクロックバッファ回路１６において実行される。制御信号ＣＯＮＴは、高周波数クロックＨＦＣＬＫの約１／２の周波数で遷移する矩形波である。ローカルクロックバッファ回路１６は、ＮＡＮＤゲートなどの組み合わせ論理回路を含み、高周波数クロックＨＦＣＬＫおよび制御信号ＣＯＮＴから、低周波数クロックＬＦＣＬＫを生成する。
【０００４】
クロック制御部１２およびローカルクロックバッファ回路１６の間にある程度の距離がある場合、各分岐回路１４は、信号遅延を調節し、制御信号ＣＯＮＴをすべてのローカルクロックバッファ回路１６に伝搬させる複数のフリップフロップステージを含むことになる。
【０００５】
演算処理システム１０内の局所的な領域に対する高周波数クロックＨＦＣＬＫをゲーティング（開閉）し、低周波数クロックＬＦＣＬＫを分配し、さらに低周波数クロックＬＦＣＬＫが遮断されるスリープモードを実現するために、クロック制御部１２が演算処理システム１０に設けられる。クロック制御部１２は、制御信号ＣＯＮＴをオフし（スリープモード）、あるいはオン（ノーマルモード）に切り替えることにより、演算処理システム１０をスリープモードに移行させ、あるいはスリープモードから復帰させる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この手法では、演算処理システム１０内における制御信号ＣＯＮＴの分配に複数のフリップフロップステージが必要となるという問題がある。制御信号ＣＯＮＴが伝搬する際に生ずるフリップフロップステージの信号レベルの遷移は、消費電力を増加させ、演算処理システム内の電力損失となる。
【０００７】
本発明は、かかる課題に鑑みてなされたものであり、その目的のひとつは、クロック信号の制御を利用した演算処理システムの消費電力を低減するための技術の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様において、クロック制御部は、高周波クロック信号よりも低い周波数で振動する制御信号ＣＯＮＴを出力しない。かわりに、クロック制御部は、スリープモードにおいてハイレベルとなり、通常モードにおいてローレベルとなる定常的な制御信号を出力する。さらに、クロック制御部と、各ローカルクロックバッファ回路の間には、あらたに分周ゲート回路が設けられる。分周ゲート回路は、定常的な制御信号がハイレベルのときに低周波数のクロック信号（たとえば２ＧＨｚ）を生成し、定常的な制御信号がローレベルのときにヌル信号を生成する、ゲート制御される低周波数のオシレータを含む。分周ゲート回路の出力信号は、高周波クロック信号とともにプロセッサの局所的な領域に出力すべき同期した低周波数クロック信号を生成するために、ローカルクロックバッファ回路の組み合わせ論理回路に入力される。
【０００９】
定常的な制御信号もまた、複数のフリップフロップ回路を経由してあるローカルクロックバッファ回路へと伝搬するが、フリップフロップ回路を高い周波数にて遷移させるものではない。したがって、演算処理システムにおいて、低消費電力、低損失が実現できる。
【００１０】
本発明のある態様に係る装置は、実質的に定常状態の第１論理レベルにおいてスリープモードを示し、実質的に定常状態の第２論理レベルにおいて通常モードを示す制御信号を生成するクロック制御部と、制御信号が第１論理レベルのときに、実質的に定常状態のヌルレベルとなり、制御信号が第２論理レベルのときに、ローカルクロック周波数で振動するゲート信号を生成する分周ゲート回路と、ゲート信号に応じて、システムクロック信号からローカルクロック信号を生成するローカルクロックバッファ回路と、クロック制御部と分周ゲート回路との間に設けられた信号伝搬ラッチ回路と、を備える。
【００１１】
ある態様において、クロック制御部と分周ゲート回路との間に、少なくともひとつの信号伝搬ラッチ回路が設けられていてもよい。あるいは、クロック制御部により生成されるゲート信号と分周ゲート回路との間に、複数の信号伝搬ラッチ回路が設けられていてもよい。
ある態様において、分周ゲート回路とローカルクロックバッファ回路との間に信号伝搬ラッチ回路を設けてもよい。この場合、分周ゲート回路とローカルクロックバッファ回路との間よりも、クロック制御部と分周ゲート回路との間に、より多くの信号伝搬ラッチ回路が設けられてもよい。
【００１２】
分周ゲート回路は、システムクロック信号の周波数よりも低いローカルクロック周波数で振動するゲート信号を生成してもよい。たとえば、分周ゲート回路は、ゲート制御可能なデジタルオシレータを含み、制御信号を用いてデジタルオシレータの有効化し、ゲート信号を生成してもよい。
【００１３】
ローカルクロックバッファ回路は、ゲート信号のローカルクロック周波数と同期して、システムクロック信号からローカルクロック信号を生成してもよい。たとえば、ローカルクロックバッファ回路は、ゲート信号に応じて、システムクロック信号からローカルクロック信号を生成する組み合わせ論理回路を含んでもよい。このために、ローカルクロックバッファ回路は、システムクロック信号およびゲート信号を受け、これらの信号からローカルクロック信号を生成するＡＮＤゲートおよびＮＡＮＤゲートを少なくともひとつ含んでもよい。
【００１４】
本発明のさらに別の態様に係る方法は、実質的に定常状態の第１論理レベルにおいてスリープモードを示し、実質的に定常状態の第２論理レベルにおいて通常モードを示す制御信号を生成するステップと、制御信号が第１論理レベルのときに、実質的に定常状態のヌルレベルとなり、制御信号が第２論理レベルのときに、ローカルクロック周波数で振動するゲート信号を生成するステップと、ゲート信号に応じて、システムクロック信号からローカルクロック信号を生成するステップと、制御信号の発生源とゲート信号が生成される箇所の間に、信号伝搬ラッチ回路を設けるステップと、を備える。
【００１５】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、演算処理システムにおいて、低消費電力、低損失が実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
図３は、実施の形態に係る演算処理システム１００であって、スリープモードを実現するために、実質的に定常状態の制御信号が演算処理システム１００内にて分配される演算処理システム１００の構成を示すブロック図である。以下、本発明を十分に理解するために説明の目的でいくつかの具体例が示されるが、当業者であれば、こうした具体例以外であっても、本発明のいくつかの形態が実現可能なことは理解されよう。さらに、不必要に詳細を記述することによって本発明が不明瞭なものとならないように、よく知られた構成要素をブロック図に示している。加えて、本発明のさまざまな態様を理解するために必要でなく、また当業者の理解の範囲内であると考えられる場合には、こうした詳細については省略するものとする。
【００１９】
図示されないが、当業者であれば、演算処理システム１００が、メモリ、実行回路、ハードウェアレジスタ、接続バス等にアクセスする単一演算処理システムのあるいはマルチ演算処理システムのいずれであってもよいことは理解される。たとえば、演算処理システム１００はメモリからのデータ取得を要求し、所望の結果を得るためにそのデータを演算するための公知の技術を利用して実現できる。たとえば、演算処理システム１００は、ソフトウェアやファームウェアを実行する標準的なマイクロプロセッサや分散型のマイクロプロセッサなど既知のマイクロプロセッサを含んでもよい。
【００２０】
一例として、演算処理システム１００は演算処理パイプラインを利用し、論理命令をパイプライン方式で処理するものとする。パイプラインは、命令が処理されるいくつかのステージに分割されており、パイプラインは、命令を取得し、デコードし、命令間の相互依存性をチェックし、命令を発行し、実行してもよい。これに関連して、演算処理システム１００は命令バッファと、命令デコード回路、依存性チェック回路、命令発行回路、実行ステージを含んでもよい。
【００２１】
ここでは図示しないが、演算処理システム１００のさまざまな変形例は、さまざまな回路や周辺機器に対してデータを入出力する入出力（Ｉ／Ｏ）インタフェースや、メモリ内のデータへのアクセスを管理するメモリインタフェースを備えてもよい。
【００２２】
上述の機能を実現するために、演算処理システム１００は、ある論理機能を同期して実行するためのシステムクロック信号を利用する。システムクロック信号はいくつかの方法で定義することができるが、説明のため、システムクロック信号ＳＹＳ−ＣＬＫは、演算処理システム１００の局所的な領域に提供するために、多くの経路に分岐されるものとする。デジタル回路内の異なる箇所におけるシステムクロック信号は、同じタイミング特性を有し、デジタル回路内の異なる箇所は、完全に同期して動作することが理想的である。
【００２３】
演算処理システム１００は、クロック制御部１０２、演算処理システム内のさまざまなブロックに、ツリー形式あるいは熊手（rake）形式にてクロック制御信号を分配する複数の信号伝搬ラッチ回路（分岐回路）１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄを備える。各信号伝搬ラッチ回路１０４は、システムクロック信号ＳＹＳ−ＣＬＫをバッファし、演算処理システム１００の局所的な領域に対してローカルクロック信号Ｌ−ＣＬＫを分配するローカルクロックバッファ回路１０６を含む。さらに各信号伝搬ラッチ回路１０４は、それぞれに対応するローカルクロックバッファ回路１０６によって使用されるゲート制御信号を生成する分周ゲート回路１０８を含む。
【００２４】
クロック制御部１０２は、演算処理システム１００の局所的な領域それぞれに対するローカルクロック信号Ｌ−ＣＬＫのゲーティングを実行するために設けられ、ローカルクロック信号Ｌ−ＣＬＫが遮断された状態において、スリープモードを実現する。好ましくは、クロック制御部１０２は、スリープモードにおいて実質的に定常状態の第１の論理レベルとなり、演算処理システム１００がタスクを実行する通常モードにおいて、実質的に定常状態の第２の論理レベルとなる制御信号ＳＳ−ＣＯＮＴを生成する。
【００２５】
各信号伝搬ラッチ回路１０４は、信号遅延を調節し、制御信号ＳＳ−ＣＯＮＴを対応する分周ゲート回路１０８に伝搬させる複数のラッチ回路（フリップフロップステージなど）を含む。好ましくは、各分周ゲート回路１０８は、制御信号ＳＳ−ＣＯＮＴが第１レベルのときに、実質的に定常状態のヌル（０）レベルとなり、制御信号ＳＳ−ＣＯＮＴが第２レベルのときに、ローカルクロック周波数で発振・振動するゲート信号１１０を生成する。
【００２６】
各ローカルクロックバッファ回路１０６は、対応するゲート信号１１０に応じて、システムクロック信号ＳＹＳ−ＣＬＫからローカルクロック信号Ｌ−ＣＬＫを生成する。すなわち、制御信号ＳＳ−ＣＯＮＴは、演算処理システム１００の局所的な領域に対するローカルクロック信号Ｌ−ＣＬＫの特性を、スリープモードと通常モードで切り替えるために利用される。この点については後に詳述する。
【００２７】
図４は、演算処理システム１００における制御信号ＳＳ−ＣＯＮＴ、ゲート信号１１０、システムクロック信号ＳＹＳ−ＣＬＫ、およびローカルクロック信号Ｌ−ＣＬＫの関係を示すタイムチャートである。各信号の関係は、演算処理システム１００において時系列的に生ずるスリープモードと通常モードの間の遷移の前後の状態を対比することによって理解される。当業者であれば、本発明の実施の形態を逸脱しない範囲において、演算処理システム１００が通常モードからスリープモードへと遷移しうることは理解されよう。
【００２８】
時系列に示されるように、演算処理システム１００は、タスクの実行が停止するスリープモードまたはタスク処理が実行される通常モードとなる。スリープモードの間、クロック制御部１０２は制御信号ＳＳ−ＣＯＮＴを実質的に定常状態の第１の論理レベル（ローレベル）として生成する。これに対応して、分周ゲート回路１０８は、実質的に定常状態のヌルレベル（ローレベル）となるゲート信号１１０を生成する。ゲート信号がヌルレベルとなると、ローカルクロックバッファ回路１０６は発振しないローカルクロック信号Ｌ−ＣＬＫを生成する。したがって、演算処理システム１００の局所的な領域は、ローカルクロック信号Ｌ−ＣＬＫを受け取らない。これによって命令の実行が停止され、演算処理システム１００の消費電力が低減される。
【００２９】
演算処理システム１００がスリープモードから通常モードに遷移するとき、クロック制御部１０２は、制御信号ＳＳ−ＣＯＮＴを第１定常レベルから第２定常レベルすなわちハイレベルへと遷移させる。これに対応して、分周ゲート回路１０８はローカルクロック周波数で発振したゲート信号１１０を生成する。図示される例では、ローカルクロック周波数はシステムクロック信号ＳＹＳ−ＣＬＫの周波数より低い。一例として、システムクロック信号ＳＹＳ−ＣＬＫは４ＧＨｚ程度で発振しているのに対して、ローカルクロック信号Ｌ−ＣＬＫの周波数は２ＧＨｚ程度である。ローカルクロックバッファ回路１０６内の組み合わせ論理回路は、ゲート信号１１０およびシステムクロック信号ＳＹＳ−ＣＬＫを受け、これらからローカルクロック信号Ｌ−ＣＬＫを生成する。たとえば、ローカルクロックバッファ回路１０６は、ＡＮＤやＮＡＮＤなどの論理ゲートを含んで構成されてもよい。ＮＡＮＤゲートを利用した場合、システムクロック信号ＳＹＳ−ＣＬＫおよびゲート信号１１０の論理レベルがともにハイレベルのとき、ローカルクロック信号Ｌ−ＣＬＫの論理レベルはローレベルとなり、システムクロック信号ＳＹＳ−ＣＬＫおよびゲート信号１１０の論理レベルの少なくとも一方がローレベルのとき、ローカルクロック信号Ｌ−ＣＬＫの論理レベルはハイレベルとなる。その結果、ローカルクロック信号Ｌ−ＣＬＫは、ゲート信号１１０およびシステムクロック信号ＳＹＳ−ＣＬＫのローカルクロック周波数に同期することになる。
【００３０】
好ましい態様において、分周ゲート回路１０８は、ゲート可能、すなわち開閉可能なデジタルオシレータを含み、制御信号ＳＳ−ＣＯＮＴをデジタルオシレータの動作、停止の切り替えに利用し、ゲート信号１１０を生成してもよい。図５（ａ）〜（ｃ）は、図３の演算処理システム１００において、スリープモードを実現するのに好適な分周ゲート回路１０８の詳細な回路図である。たとえば分周ゲート回路１０８は、図５（ａ）〜（ｃ）に示されるように、いくつかの論理回路を用いて構成される。いずれの構成においても、分周ゲート回路１０８への入力信号は、フィードバックループを有するフリップフロップで構成されるオシレータのゲーティングに利用される。
【００３１】
図３に戻る。クロック制御部１０２から発行される制御信号ＳＳ−ＣＯＮＴと、分周ゲート回路１０８の間に設けられた複数の信号伝搬ラッチ回路１０４は、ローカルクロック周波数のように高い周波数で発振するものではない。実際には、制御信号ＳＳ−ＣＯＮＴは、スリープモードから通常モード、あるいはその逆の遷移のタイミングを除いて、実質的に定常状態となる。その結果、スリープモード時および通常モード時における信号伝搬ラッチ回路１０４での電力損失を低減することができる。好ましくはローカルクロックバッファ回路１０６と分周ゲート回路１０８の間には、信号伝搬ラッチ回路１０４が存在しないことが望ましいが、もしローカルクロックバッファ回路１０６と分周ゲート回路１０８に信号伝搬ラッチ回路１０４を設ける場合には、その個数は比較的少ないことが望ましい。クロック制御部１０２と分周ゲート回路１０８との間に多くの信号伝搬ラッチ回路１０４が設けられる場合、分周ゲート回路１０８とローカルクロックバッファ回路１０６との間に信号伝搬ラッチ回路１０４が設けられる場合に比べて本願の電力節約の効果が発揮されることになる。
【００３２】
本明細書において説明した方法あるいは装置はたとえば、現在において利用可能であり、あるいは将来において開発される標準的なデジタル回路、アナログ回路、マイクロプロセッサ、デジタル信号処理回路、ソフトウェアやファームウェアを実行可能なプロセッサ、プログラム可能なデジタル機器やシステム、プログラム可能なアレイ論理デバイス、あるいはこれらの組み合わせなどの公知の技術を利用することにより実現される。
【００３３】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の従来技術となりうる演算処理システムを示す図である。
【図２】演算処理システムにおける高周波数クロックＨＦＣＬＫ、低周波数クロックＬＦＣＬＫおよび制御信号ＣＯＮＴの関係を示すタイムチャートである。
【図３】実施の形態に係る演算処理システムであって、スリープモードを実現するために、実質的に定常状態の制御信号が演算処理システム内にて分配される演算処理システムの構成を示すブロック図である。
【図４】演算処理システムにおける制御信号ＳＳ−ＣＯＮＴ、ゲート信号、システムクロック信号ＳＹＳ−ＣＬＫ、およびローカルクロック信号Ｌ−ＣＬＫの関係を示すタイムチャートである。
【図５】図５（ａ）〜（ｃ）は、図３の演算処理システムにおいて、スリープモードを実現するのに好適な分周ゲート回路の詳細な回路図である。
【符号の説明】
【００３５】
ＨＦＣＬＫ  高周波数クロック、  ＬＦＣＬＫ  低周波数クロック、  ＣＯＮＴ  制御信号、  １００  演算処理システム、  １０２  クロック制御部、  １０４  信号伝搬ラッチ回路、  １０６  ローカルクロックバッファ回路、  １０８  分周ゲート回路、  １１０  ゲート信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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