(57)【特許請求の範囲】
【請求項１】
撮像素子から出力されるアナログカラー映像信号を増幅する増幅回路と、増幅された信号をディジタル信号に変換するＡＤ変換回路と、ＡＤ変換後の同一色に関わる隣接する画素のコード同士の差分をとる差分化回路と、該差分化回路の出力のバイナリコードをグレイコードに変換するバイナリーグレイコード変換回路とを備えたことを特徴とする半導体集積回路。
【請求項２】
上記差分化回路は、上記ＡＤ変換回路の出力コードを遅延させる遅延回路と、該遅延回路で遅延されたコードと入力コードとの差分をとる減算回路とにより構成され、上記遅延回路は入力映像信号の色配列に応じて遅延時間が可変に構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
色フィルタを備えた撮像素子と、
前記撮像素子から出力されるアナログカラー映像信号を増幅する増幅回路と、増幅された信号をディジタル信号に変換するＡＤ変換回路と、ＡＤ変換後の同一色に関わる隣接する画素のコード同士の差分をとる差分化回路と、該差分化回路の出力のバイナリコードをグレイコードにコード変換する第１コード変換回路とを備えた半導体集積回路と、
前記半導体集積回路から出力されるグレイコードをバイナリコードに変換する第２コード変換回路および画像処理回路を備え画像処理用半導体集積回路と、を有することを特徴とする撮像システム。
【請求項４】
上記第１コード変換回路はバイナリコードをグレイコードに変換するバイナリ−グレイコード変換回路であり、上記第２コード変換回路はグレイコードをバイナリコードに変換するグレイ−バイナリコード変換回路であることを特徴とする請求項３に記載の撮像システム。
【請求項５】
上記差分化回路は、上記ＡＤ変換回路の出力コードを遅延させる遅延回路と、該遅延回路で遅延されたコードと入力コードとの差分をとる減算回路とにより構成され、上記遅延回路は入力映像信号の色配列に応じて遅延時間が可変に構成されていることを特徴とする請求項４に記載の撮像システム。
【請求項６】
ディジタル画像データを記憶する記憶回路を備え、上記画像処理用半導体集積回路は、上記第２コード変換回路により変換された後のコードを圧縮するデータ圧縮回路および圧縮データを伸長するデータ伸長回路を備え、上記データ圧縮回路により圧縮されたデータが上記記憶回路に記憶されるように構成されていることを特徴とする請求項５に記載の撮像システム。
【請求項７】
撮像素子から出力されるアナログカラー映像信号をディジタル信号に変換する信号変換方法であって、映像信号をＡＤ変換回路によりＡＤ変換した後、変換後の同一色に関わる隣接する画素のコード同士の差分をとり、該差分化出力コードを前後のコード間で切り替わるビット数の少ないコードに変換するようにしたことを特徴とする信号変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ（チャージ・カップルド・デバイス）のような撮像素子を用いた撮像システムにおけるノイズ低減技術さらにはディジタル画像データの伝達によって生じるノイズをコード変換方式を用いて低減する技術に関し、例えば電子スチールカメラ（いわゆるディジタルカメラ）やビデオカメラなどに利用して有効な技術に関する。
【０００２】
【従来の技術】
図１０に示すように、ＣＣＤ１０から出力されたアナログ映像信号をＡＤ変換用ＬＳＩ（大規模半導体集積回路）２０でディジタル信号に変換してＤＳＰ（ディジタル・シグナル・プロセッサ）３０で画像処理を行ない、ディスプレイ８０に表示させるようにした電子スチールカメラやビデオカメラのような撮像システムがある。ここで、ＣＣＤ１０やＤＳＰ３０もＡＤ変換用ＬＳＩ２０と同様にそれぞれ半導体集積回路化され、これらの半導体集積回路がプリント配線基板１００上に実装されて撮像システムが構成される。
【０００３】
【発明が解決しようとする課題】
本発明者らは、かかる撮像システムにおいて表示画面に現われるノイズの原因について詳細な検討を行なった。その結果、ＡＤ変換された画像データをＤＳＰ３０へ伝達すべくＡＤ変換用ＬＳＩ２０が画像データを出力する際に発生した電源ノイズが、プリント配線基板上の電源ライン（Ｖｃｃラインおよびグランドライン）を介してＣＣＤ側に回り込んでＡＤ変換用ＬＳＩへ入力する映像信号にのったり、ＡＤ変換用ＬＳＩ内部で電源ラインや半導体基板を通して出力回路側から入力端子側へ回り込むことが主な原因であることを見出した。
【０００４】
もともとＬＳＩの出力回路は外部のプリント配線等チップ内部に比べて大きな負荷を駆動する必要があるため、出力用素子もＡＤ変換回路などの内部回路を構成する素子に比べて大きなサイズ（１０倍以上）のものが使用され、比較的多くの電流が流れるように設計されるのが一般的であり、出力信号の切り替わりの際に大きな貫通電流が流れて電源にノイズがのると考えられる。また、出力回路で発生したノイズは基板を通して入力回路以外の内部回路にも伝播するが、ＡＤ変換用ＬＳＩでは入力アナログ信号を増幅するＰＧＡ（プログラマブル・ゲイン・アンプ）のような増幅回路を有するため、入力側に伝播したノイズも映像信号と共に増幅されてしまい表示画質の低下につながることとなる。
【０００５】
そこで、出力回路の動作に伴なうノイズを減らすため、ＡＤ変換用ＬＳＩの電源端子に比較的大きなパスコンデンサを接続することでノイズ対策を行なってみた。しかしながら、大きなパスコンデンサを設けることはチップサイズを大きくしたり、システムの実装効率を低下させる要因となるとともに、パスコンデンサのみでは充分にノイズを除去することができないことが分かった。
【０００６】
従って、ノイズを低減するにはＡＤ変換用ＬＳＩ２０から出力されるディジタル画像データの切替えに伴なう出力回路での貫通電流を減らすことが有効であるとの結論に達した。ところで、出力回路での貫通電流を減らすには電源電圧を下げたり、出力回路の駆動力を下げることも一つの対策であるが、そのようにすると信号の伝達速度が低下してシステムの性能が要求を満たすことができなくなってしまうことがある。
【０００７】
この発明は、出力が切り替わる時に出力回路に流れる貫通電流を減らして発生するノイズを少なくできる半導体集積回路を提供することを目的とする。
【０００８】
この発明の他の目的は、信号の伝達速度を低下させることなく、ＣＣＤのような固体撮像素子から出力されるアナログ映像信号をディジタル画像データに変換しそれを出力する出力回路で発生するノイズを低減して、画質を向上させることが可能な撮像システムを提供することにある。
【０００９】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１１】
すなわち、ＡＤ変換されたディジタル画像データを出力する前に差分符号化し、それをグレイコードに変換もしくはある固定値を加算するような所定のコード変換を行なってから出力するようにした。より具体的には、撮像素子から出力されるアナログカラー映像信号をＡＤ変換回路によりＡＤ変換した後、変換後の同一色に関わる隣接する画素のコード同士の差分をとり、該差分化出力コードを前後のコード間で切り替わりビット数の少ないコードに変換するようにしたものである。かかるコード変換を行なうことで、出力されるディジタル信号が切り換わる際に変化するビットの数が少なくなり、それによって出力回路での貫通電流が減少し、出力の変化に伴なうノイズを低減することができるようになる。
【００１２】
また、本発明は、撮像素子から出力されるアナログカラー映像信号を増幅する増幅回路と、増幅された信号をディジタル信号に変換するＡＤ変換回路と、ＡＤ変換後の同一色に関わる隣接する画素のコード同士の差分をとる差分化手段と、該差分化手段の出力をコード変換するコード変換手段とを設けるようにしたものである。これにより、該半導体集積回路から出力されるディジタル信号が切り換わる際に変化するビットの数が少なくなり、それによって出力回路での貫通電流が減少するようになる。
【００１３】
上記コード変換手段としては、入力バイナリコードをグレイコードに変化するバイナリ−グレイコード変換回路を用いるのが望ましい。これにより、出力されるディジタル信号が切り換わる際に変化するビットの数が確実に少なくなる。
【００１４】
また、上記コード変換手段として、入力コードに固定値を加算もしくは減算する回路を用いるようにしても良い。これにより、出力されるディジタル信号が切り換わる際に変化するビットの数をかなり少なくすることができる。この理由は、次の原理による。すなわち、ディジタル画像データの差分化された成分は０、＋１、−１など０の近傍のデータに集中する。そのため、バイナリコードではオール“０”であるのに対し、−１はオール“１”であるから差分データが０から−１にまたはその逆に変化すると全ビットが変化し、雑音を発生させてしまう。
そこで、入力コードに固定値を加算もしくは減算することにより、オール“０”からオール“１”またはその逆の変化を発生しないようにするものである。
【００１５】
さらに、上記差分化手段は、上記ＡＤ変換回路の出力コードを遅延させる遅延回路と、該遅延回路で遅延されたコードと入力コードとの差分をとる減算手段とにより構成し、上記遅延回路は入力映像信号の色配列に応じて遅延時間が可変に構成する。これにより、使用するフィルタの色配列が異なっていても、遅延回路の遅延時間を変更することで容易に対応することができる。
【００１６】
また、本発明に係る撮像システムは、色フィルタを備えた撮像素子と、前記撮像素子から出力されるアナログカラー映像信号を増幅する増幅回路と、増幅された信号をディジタル信号に変換するＡＤ変換回路と、ＡＤ変換後の同一色に関わる隣接する画素のコード同士の差分をとる差分化手段と、該差分化手段の出力をコード変換する第１コード変換手段とを備えた半導体集積回路と、前記半導体集積回路から出力されるコードを変換する第２コード変換手段および画像処理回路を備え画像処理用半導体集積回路とにより構成するようにしたものである。
【００１７】
上記した手段によれば、ＡＤ変換回路を備えた半導体集積回路の出力回路での貫通電流が減少し、出力の変化に伴なうノイズを抑制することができ、その結果、表示画質を向上させることができる。
【００１８】
上記第１コード変換手段はバイナリコードをグレイコードに変換するバイナリ−グレイコード変換回路を使用し、上記第２コード変換手段はグレイコードをバイナリコードに変換するグレイ−バイナリコード変換回路を使用するのが望ましい。これにより、出力されるディジタル信号が切り換わる際に変化するビットの数が確実に少なくなり、表示画質を向上させることができる。
【００１９】
また、上記コード変換手段として、入力コードに固定値を加算もしくは減算する回路を用いるようにしても良い。これにより、出力されるディジタル信号が切り換わる際に変化するビットの数をかなり少なくすることができ、表示画質を向上させることができる。
【００２０】
さらに、上記差分化手段は、上記ＡＤ変換回路の出力コードを遅延させる遅延回路と、該遅延回路で遅延されたコードと入力コードとの差分をとる減算手段とにより構成し、上記遅延回路は入力映像信号の色配列に応じて遅延時間が可変に構成する。これにより、使用するフィルタの色配列が異なっていても、遅延回路の遅延時間を変更することで容易に対応することができる。
【００２１】
また、ディジタル画像データを記憶する記憶手段を設けるとともに、上記画像処理用半導体集積回路には、上記第２コード変換手段により変換された後のコードを圧縮するデータ圧縮回路および圧縮データを伸長するデータ伸長回路を設け、上記データ圧縮回路により圧縮されたデータが上記記憶手段に記憶されるように構成する。これにより、画像データの互換性を保持しつつ少ない記憶容量の記憶手段により多くの画像データを保存することができるようになる。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００２３】
図１には、本発明を適用した撮像システムに用いられるＡＤ変換用ＬＳＩの概略構成例を示す。
【００２４】
図１に示されているように、この実施例のＡＤ変換用ＬＳＩ２０は、ＣＣＤ１０から出力され入力端子ＩＮに入力されたアナログ映像信号をサンプリングする相関二重サンプリング回路（ＣＤＳ）２１と、サンプリングされた信号を増幅する利得可変なプログラマブルゲインアンプ（ＰＧＡ）２２と、増幅されたアナログ信号をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）２３と、ＡＤ変換されたディジタル画像データを差分符号化しさらにそれをグレイコードに変換する符号化＆コード変換回路２４と、コード変換された信号を出力端子ＯＵＴよりチップ外部へ出力する出力バッファ２５とから構成されている。
【００２５】
ＡＤ変換用ＬＳＩ２０を構成する各回路ブロック２１〜２５のうち符号化＆コード変換回路２４を除く他の回路は、従来のＡＤ変換用ＬＳＩ２０においても設けられていたものである。つまり、ＡＤ変換回路２３と出力バッファ２５との間に符号化＆コード変換回路２４を設けたことが本実施例の新規な点である。
【００２６】
なお、この実施例のＡＤ変換用ＬＳＩ２０に設けられる回路は、図１に示されているものがすべてではない。図１には示されていないが、このＬＳＩチップ内には上記アンプ（ＰＧＡ）２２のゲインを制御する信号などを生成したりチップ全体の動作を制御したりする制御回路や、ＣＤＳ２１へサンプリングタイミングを与えるクロック信号やＡＤ変換回路２３および符号化＆コード変換回路２４の動作にそれぞれ必要なクロック信号を生成するクロック生成回路もしくは外部から供給されるクロック信号をチップ内部の回路に分配するクロックバッファなどが設けられる。
【００２７】
また、この実施例では、上記符号化＆コード変換回路２４を設けることにより後述のように出力バッファ２５における貫通電流を減らしノイズを低減できるようにされているが、さらにノイズを低減するためには、チップの電源端子にパスコンデンサを接続するのが望ましい。ただし、本発明を適用することによりパスコンデンサとして容量値の小さなものを使用することができるので実装面積を小さくすることができる。
【００２８】
図２には、上記符号化＆コード変換回路２４の概略構成が示されている。図２に示されているように、符号化＆コード変換回路２４はＡＤ変換回路２３から出力されたデータを所定のクロック周期だけ遅延させる遅延回路４１と、ＡＤ変換回路２３から出力されたデータと遅延回路４１で遅延されたデータとの差分をとる差分符号化回路４２と、差分符号化されたバイナリデータをグレイコードに変換するコード変換回路４３とから構成される。
【００２９】
差分符号化回路４２は、差分をとった際に発生したキャリービットを切り捨てるように構成されているキャリービットを切り捨てることで、差分をとる前のデータのビット数と差分をとった後のデータのビット数が同一となり、データの取り扱いが容易になる。表１に、２ビットの場合を例にとって、データ（被減算値ａ）とデータ（減算値ｂ）の差分をとってキャリーを切り捨てた場合の演算結果ｃ（＝ａ−ｂ）と、該演算結果ｃと減算値ｂとから加算により被減算値ａを算出した結果ｄ（＝ｃ＋ｂ）を示す。なお、本実施例においては、後述の差分復号化の際に行なわれる加算においても、発生したキャリービットは切り捨てられる。
これにより、差分をとる前のデータのビット数と差分をとった後のデータのビット数が同一となる。
【００３０】
【表１】
0004574045.tif 000002
【００３１】
表１においては、第１列目のコード（ａ）と第４列目のコード（ｄ）とは一致している。このことより、差分符号化の際および差分復号化の際にそれぞれキャリーの切捨てを行なっても元のコードを正確に復元できることが分かる。なお、表１には２ビットのコードの例を示したが３ビット以上のコードにおいても同様にキャリーを切り捨てても再現性がある。
【００３２】
コード変換回路４３は、例えば図３に示すように変換するコードのビット数よりも１つ少ない数のイクスクルーシブＯＲゲートＧ１〜Ｇ７で構成され、最上ビットを除き隣接するビット同士Ｄｉ，Ｄｉ＋１（ｉ＝０〜６）の排他的論理和をとったものが変換後のビットＤｉ’として出力される。変換前の最上位のビットＤ７はそのまま変換後の最上位ビットＤ７’として出力される。図３は、一例として８ビットのバイナリコードをグレイコードに変換する場合の回路例であり、同様の仕組みにより１０ビットや１２ビットなど任意のビット数のコード変換回路を構成することができる。
【００３３】
次に、上記差分符号化回路４２による差分符号化処理とコード変換回路４３によるバイナリグレイコード変換の具体的な手順を、図５を参照しながら説明する。なお、ここで説明する手順は、３原色であるＲ（赤），Ｇ（緑），Ｂ（青）が図４（Ａ）に示すように配置されている色フィルタを有し、図４（Ａ）に矢印▲１▼〜▲４▼で示すように各ラインを上から順に横方向にスキャンするように構成されたＣＣＤから出力された映像信号が入力される場合である。この場合、図２の遅延回路４１における遅延量は２クロック周期すなわちＣＤＳ２１における入力信号のサンプリングクロックの２周期分の遅延とされる。
【００３４】
図５の（Ａ）欄に示されているように、Ｒ→Ｇ→Ｒ→Ｇ→Ｒ→Ｇ→Ｒ→ＧのようにＲ（赤）の信号とＧ（緑）の信号が交互に入力される場合を考える。このとき各信号をＡＤ変換した値が１０進数で図５の（Ｂ）欄のように変化したとする。これを実際に出力されるバイナリコードで現わすと、図５（Ｃ）欄のようになる。符号化＆コード変換回路２４を有しない従来のＡＤ変換用ＬＳＩからはこのコードがそのまま出力されていた。図５（Ｃ）欄のコードの隣接するもの同士を比較すると明らかなように、各コードが次のコードに変化するときの切り替わりビット数は、図５の（Ｄ）欄のようになる。
【００３５】
本実施例のコード変換回路２４に図５（Ｃ）に示すようなバイナリコードが入力されたときに差分符号化回路４２から出力される値を、１０進数で示すと図５（Ｅ）のように、またバイナリコードで示すと図５（Ｆ）のようになる。ここで、差分は隣接する画素の同一の色同士、つまり図５の（Ｂ）欄で矢印で示すように一つおきの値同士の差分である。そして、図５（Ｆ）の差分バイナリコードをグレイコードに変換すると図５（Ｇ）のようになる。
【００３６】
図５（Ｇ）欄のコードの隣接するもの同士を比較すると明らかなように、各コードが次のコードに変化するときの切り替わりビット数は、図５の（Ｈ）のようになる。図５の（Ｄ）欄と（Ｈ）欄とを比較すると、従来方式に比べて本実施例の方が、切り替わりビット数が大幅に減少することが分かる。
【００３７】
なお、映像信号においては隣接する画素間での急激な変化は少ないので、ＡＤ変換後のコードを直ちにグレイコードに変換しても同一色同士ではビット変化量は少ない。本実施例においてＡＤ変換後のコードを直ちにグレイコードに変換せずに差分をとっているのは、映像信号においては隣接する画素同士では変化が少なくても、図４のような色要素配列のフィルタを通したＣＣＤの出力におけるひとつの画素の異色間のコード差は比較的大きいことが多いためである（例外として撮影対象が色彩の変化に乏しい灰色の場合には、異色間のコード差も小さくなる）。
【００３８】
本実施例のように差分をとってグレイコードに変換すれば、色が異なっても差分同士にはそれほど大きな差異がないので、例えばＲ（赤）成分の画像データの出力からＧ（緑）成分の画像データの出力へ切り替わる際に変化するビットの数も少なくなる。
【００３９】
ただし、単に差分をとるようにしたのでは、１つの画面では差分が正になる場合と負になる場合がほぼ同一の割合で発生すると予想されるが、２の補数で表わされるバイナリコードでは正から負に変わるときはオール“０”からオール“１”へ、また負から正へ変わるときはオール“１”からオール“０”にコードが大きく変化してしまう。そこで、この実施例では、バイナリコードをグレイコードに変換することにより、正から負あるいは負から正へ変わるときにコードが大きく変化しないようにしている。
【００４０】
表２に、２の補数で表わされるバイナリコードとグレイコードとの関係を、コードが３ビットの場合を例にとって示す。
【００４１】
【表２】
0004574045.tif 000003
【００４２】
表２から分かるように、３ビットのバイナリコードでは１０進数の「０」から「−１」に変化するときに「０００」から「１１１」に変化する。４ビットや８ビット、あるいはそれ以上のビット数のコードでも同様にオール「０」からオール「１」に変化する。この場合、切り替わるビットは全ビット（３個）である。
一方、グレイコードでは、例えば３ビットの場合には１０進数の「０」から「−１」に変化するときに「０００」から「１００」に変化するので、この場合、切り替わるビットはたった１ビットである。従って、出力バッファで出力が切り替わる際に流れる貫通電流もバイナリコードを出力する場合よりもグレイコードを出力する場合の方が大幅に少なくなる。
【００４３】
図６には、一例として人間の手のひらをＣＣＤで撮影した場合における従来方式によるＡＤ変換後のコードの切り替わりビット数を調べた結果（Ａ）と、本実施例を適用して差分符号化後にグレイコード変換した場合における切り替わりビット数を調べた結果（Ｂ）をグラフで示す。
【００４４】
同図より、従来方式（Ａ）ではコードの切り替わりビット数は最大「８」個で最も出現頻度が高いビット数は「４」個であるのに対して、本実施例を適用した場合には切り替わりビット数は最大「６」個で最も出現頻度が高いビット数は「２」個であり、本実施例の方が従来方式に比べて切り替わりビット数が少ないことが分かる。そして、このように切り替わりビット数が少なければそのようなコードを出力するときに出力バッファに流れる貫通電流を減らすことができ、電源ノイズや基板を通して伝わるノイズも減らすことができる。
【００４５】
なお、図２に示されている差分符号化およびグレイコード変換方式は、図４（Ｂ）のようにＣｙ（シアン），Ｙｅ（イエロー），Ｍｇ（マゼンタ），Ｇ（グリーン）の４色が配列されてなる補色フィルタを用いる場合や３原色Ｒ（赤），Ｇ（緑），Ｂ（青）が横一列に配列されてなるフィルタを用いる場合にも適用することができる。このうち補色フィルタを用いる場合でも、同一行に２種類の色要素が交互に配列されているフィルタであれば、遅延回路４１における遅延量は前記実施例と同様に２クロック周期とすればよい。
【００４６】
一方、図示しないが３原色フィルタでも３つの色要素が順に繰返し横一列に配列されてなる３原色フィルタを用いる場合には遅延回路４１における遅延量は３クロック周期とすれば良い。このように使用するフィルタに応じて遅延回路４１における遅延量は異なるので、図２の実施例における遅延回路４１を可変遅延回路で構成するとともに、この可変遅延回路に対応して遅延量（遅延クロック周期）を指定するためのレジスタを設けて、このレジスタの設定値を書き換えることで遅延回路４１における遅延量を変更できるように構成するようにしても良い。
【００４７】
次に、本発明の第２の実施例を説明する。第２の実施例は、第１の実施例のように差分符号化した後グレイコードに変換するのではなく、差分符号化した後にあるバイナリコードで表現された固定値を加算（減算も可）するようにしたものである。表２の右側の列に差分符号化した後に固定値として「１０進数表示で５（バイナリコードでは“１０１”）」を加算した場合のコード（以下、オフセットバイナリコードと称する）を示す。
【００４８】
表２より差分符号化後に固定値として「５」を加算した場合には、１０進数の「０」から「−１」に変化するときにバイナリコードでは「１０１」から「１００」に変化するので、この場合、切り替わるビットはたった１ビットであることが分かる。ただし、この方式の場合、１０進数の「２」から「３」に変化するときに「１１１」から「０００」に変化するので、この場合、切り替わるビット数は３個となる。しかし、入力映像信号すなわち撮影対象によっては隣接する画素間の信号の変化の量が「−１」〜「＋２」の範囲に入る場合（明度差の小さな映像）もある。このような場合、第２の実施例を適用したとしても出力の切り替わりの際に変化するビットの数を減らし、出力の変化に伴なうノイズを低減することができる。
【００４９】
表２にはコードが３ビットの場合を示したが、ビット数がもっと多くなれば加算する固定値を適当に選択することで、出力データが切り替わる際に変化するビットの数を１以下に抑えることができるオフセットバイナリコードの範囲を広くすることができる。従って、差分符号化後にオフセットバイナリコードに変換するようにしても、第１の実施例ほどではないが、出力されるディジタル信号が切り換わる際に変化するビットの数をかなり少なくすることができ、それによって出力回路での貫通電流を減少させ、出力の変化に伴なうノイズを低減することができるようになる。
【００５０】
図７には上記ＡＤ変換用ＬＳＩから出力される画像データを受けてデータ処理を行なうＤＳＰ（ディジタル・シグナル・プロセッサ）３０の概略構成が示されている。この実施例のＤＳＰ３０は、ＡＤ変換用ＬＳＩ２０から出力されるグレイコード変換された画像データを受けてこれを元のバイナリコードに逆変換しさらに差分復号を行なうグレイ−バイナリ差分復号回路３１と、復号された画像データに対して例えば色補正や画像合成などの画像処理を行なう画像処理回路３２と、復号された画像データを圧縮して外部のメモリ５０に格納したりメモリ５０から読み出された画像データを伸長したりする圧縮／伸長回路３３などにより構成されている。メモリ５０は、ＲＡＭなどの揮発性半導体集メモリの他、スマートメディアやコンパクトフラッシュなどの不揮発性メモリが用いられる。
【００５１】
なお、画像処理回路３２で画像処理される前の画像データを圧縮する代わりに、画像処理された後の画像データを圧縮／伸長回路３３で圧縮して外部のメモリ５０に格納するように構成することも可能である。この実施例においては、上記ＤＳＰ３０で画像処理された画像データは外部のＤＡ変換回路６０へ出力されてアナログ信号に変換され、これがフィルタ７０を通してディスプレイ８０に供給されて表示されるようにされる。図７のＤＳＰ３０は機能ブロックで表わしたものであり、実際のハードウェアでは、例えば乗算器や加算器などの演算器とデータを保持するレジスタ、それらを処理内容に応じて所定の順序で動作させる制御回路などから構成される。
【００５２】
図８には、上記ＤＳＰ３０に設けられるグレイ−バイナリ差分復号回路３１の構成が示されている。グレイ−バイナリ差分復号回路３１は、例えばデータが３ビットの場合には表２の３列目に示されているようなグレイコードを２列目に示されているようなバイナリコードに変換するグレイ−バイナリ変換回路３１１と、図２に示されている遅延回路４１における遅延に対応して所定のクロック周期だけコード信号を遅延させる遅延回路３１２と、グレイ−バイナリ変換回路３１１で変換されたコードに遅延回路３１２で遅延されたコードを加算することで差分復号化したデータを生成する加算回路３１３とから構成されている。なお、加算回路３１３は加算のときに発生したキャリーを切り捨てるように構成されている。このように差分復号化の際にキャリーの切捨てを行なうように構成されていても、表１を用いて説明したように、元のコードを正確に復元することができる。
【００５３】
図９には、上記グレイ−バイナリ変換回路３１１の具体的な構成例が示されている。同図に示されているように、グレイ−バイナリ変換回路３１１は、変換するコードのビット数よりも１つ少ない数のイクスクルーシブＯＲゲートＧ１１〜Ｇ１７で構成され、最上位を除く各入力ビットＤｉ’とその１つ上位ビット側の変換後ビット（イクスクルーシブＯＲゲートの出力）Ｄｉ＋１との排他的論理和をとることでバイナリコードに変換される。最上位のビットＤ７’はそのまま変換後の最上位ビットＤ７として出力される。図９は、図３に対応して８ビットのグレイコードをバイナリコードに変換する回路の例を示したものであり、同様の仕組みにより１０ビットや１２ビットなど任意のビット数のコード変換回路を構成することができる。
【００５４】
なお、図８および図９は送られてくるコードがグレイコードの場合の変換回路の例であり、送られてくるコードが表２の４列目に示されているようなオフセットバイナリコードである場合には、入力コードからある固定値を引き算（あるいは加算）する処理を行なう回路とされる。
【００５５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例においては、差分符号化した後に行なうコード変換の例としてグレイコードに変換する場合とオフセットバイナリコードに変換する場合とを説明したが、コード変換はこれらに限定されるものでなく、差分を示すコードが切り替わる際に変化するビットの数が少ない方式であればどのようなコード変換を利用するものであってもよい。
【００５６】
また、前記実施例においては、ＣＤＳ（相関二重サンプリング回路）を搭載したＡＤ変換用ＬＳＩについて説明したが、ＣＤＳは省略しても良いし別チップで構成されていても良い。前記実施例においては、ＣＣＤを用いた撮像システムにおけるＡＤ変換用ＬＳＩについて説明したが、ＣＭＯＳイメージセンサなどＣＣＤ以外の撮像素子を用いた撮像システムにおけるＡＤ変換用ＬＳＩについても同様に適用することができる。
【００５７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である撮像システムに適用した場合について説明したが、本発明はそれに限定されるものでなく、例えば音声信号を処理する録音システムなどアナログ信号をディジタルデータに変換して処理するシステムに広く利用することができる。
【００５８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５９】
すなわち、信号の伝達速度を低下させることなく、撮像素子から出力されるアナログ映像信号をディジタル画像データに変換するＡＤ変換用ＬＳＩの出力回路で発生するノイズを低減して、画質を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用した撮像システムに用いられるＡＤ変換用ＬＳＩの概略構成例を示すブロック図である。
【図２】符号化＆コード変換回路の概略構成を示すブロック図である。
【図３】バイナリ−グレイ変換回路の概略構成を示すブロック図である。
【図４】電子カメラに用いられるフィルタの構成例を示す配置図である。
【図５】実施例のＡＤ変換回路における差分符号化とバイナリ−グレイ変換の具体例を示すコード変換説明図である。
【図６】従来の撮像システムにおけるＡＤ変換後の画像データの切り替わりビット数の頻度と本発明を適用したシステムにおけるＡＤ変換後の画像データの切り替わりビット数の頻度を示すグラフである。
【図７】ＡＤ変換後の画像データを処理するＤＳＰの構成例を示すブロック図ある。
【図８】ＤＳＰに設けられるグレイバイナリ差分復号回路の構成例を示すブロック図である。
【図９】グレイ−バイナリ変換回路の具体的な構成例を示すブロック図である。
【図１０】一般的な撮像システムの概略構成を示すブロック図である。
【符号の説明】
１０  ＣＣＤ
２０  ＡＤ変換用ＬＳＩ
２１  相関二重サンプリング回路（ＣＤＳ）
２２  プログラマブルゲインアンプ（ＰＧＡ）
２３  ＡＤ変換回路（ＡＤＣ）
２４  符号化＆コード変換回路
２５  出力バッファ
３０  ＤＳＰ（ディジタル・シグナル・プロセッサ）
３１  グレイバイナリ差分復号回路
３２  画像処理回路
３３  圧縮／伸長回路
４１  遅延回路
４２  差分符号化回路
４３  コード変換回路
５０  メモリ
６０  ＤＡ変換器
７０  フィルタ
８０  ディスプレイ
１００  プリント配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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