(57)【特許請求の範囲】
【請求項１】
プラズマディスプレイパネルに対して、表示面を構成するセル群の電荷を均等化するための漸増電圧を印加する表示駆動装置であって、
容量素子および定電流源を有し、制御信号がアクティブのときに前記容量素子に電流を供給して漸増電圧波形を生成する波形生成回路と、
前記波形発生回路の出力インピーダンスを低減するインピーダンス変換回路と、
前記制御信号がノンアクティブのときに、前記インピーダンス変換回路の入力端子と出力端子とを短絡するスイッチ回路とを有した
ことを特徴とする表示駆動装置。
【請求項２】
前記容量素子と前記定電流源との間に逆流防止用のダイオードが設けられた
請求項１記載の表示駆動装置。
【請求項３】
前記制御信号が、当該制御信号を電源電位を変位の基準とした信号に変換するクランプ回路を介して前記定電流源に与えられる
請求項１記載の表示駆動装置。
【請求項４】
前記スイッチ回路は、パルストランスを含むスイッチングドライバとそれによりオンオフ制御されるスイッチング素子とを備え、前記パルストランスの一次側には前記制御信号によって変調されたパルス列が入力され、前記パルストランスの２次側出力を全波整流した信号によって前記スイッチング素子が制御される
請求項１記載の表示駆動装置。
【請求項５】
前記波形発生回路、前記インピーダンス変換回路、および前記スイッチ回路をそれぞれ１対ずつ備え、対をなす回路が互いに極性の異なる半導体素子を含む相補対称回路を構成し、プラズマディスプレイパネルに対して傾きが正の漸増電圧の印加と傾きが負の漸増電圧の印加とを行う
請求項１記載の表示駆動装置。
【請求項６】
プラズマディスプレイパネルに対して、表示面を構成するセル群の電荷を均等化するための漸増電圧を印加する表示駆動装置であって、
容量素子および定電流源を有し、制御信号がアクティブのときに前記容量素子に電流を供給して漸増電圧波形を生成する波形生成回路と、
前記波形生成回路の出力インピーダンスを低減するインピーダンス変換回路と、
前記制御信号がノンアクティブのときに、前記波形生成回路の出力と前記インピーダンス変換回路の入力とを切り離すことにより、前記インピーダンス変換回路をオフ状態とするスイッチ回路とを有した
ことを特徴とする表示駆動装置。
【請求項７】
前記インピーダンス変換回路がその入力端と出力端とを接続する抵抗を有する
請求項６記載の表示駆動装置。
【請求項８】
前記スイッチ回路と前記インピーダンス変換回路の入力端との間に逆流防止用のダイオードが設けられた
請求項６記載の表示駆動装置。
【請求項９】
前記波形生成回路、前記インピーダンス変換回路、および前記スイッチ回路をそれぞれ１対ずつ備え、対をなす回路が互いに極性の異なる半導体素子を含む相補対称回路を構成し、プラズマディスプレイパネルに対して傾きが正の漸増電圧の印加と傾きが負の漸増電圧の印加とを行う
請求項６記載の表示駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（ＰＤＰ）の駆動方法および表示駆動装置に関する。
【０００２】
ＡＣ型のＰＤＰでは、表示データに応じた電荷分布を形成するアドレッシングに先立って、全てのセルの電荷の均等化が行われる。均等化の良否がアドレッシングの成否に影響する。表示品質の向上を図るため、短い時間で高精度の均等化を行うことのできる駆動方法が望まれている。
【０００３】
【従来の技術】
ＡＣ型ＰＤＰでは表示電極を覆う誘電体層のメモリ機能が利用される。すなわち、表示データに応じてセルの電荷量を制御するアドレッシングを行い、その後に表示電極対に対して交番極性の維持電圧Ｖｓを印加する。維持電圧Ｖｓは次式を満たす。
【０００４】
Ｖｆ−Ｖｗ＜Ｖｓ＜Ｖｆ
Ｖｆ：放電開始電圧
Ｖｗ：電極間の壁電圧
維持電圧Ｖｓの印加によって、壁電荷の存在するセルのみにおいてセル電圧（電極に印加する電圧に壁電圧が重畳した実効電圧）が放電開始電圧Ｖｆを越えて表示放電が起こる。表示放電によって発光することを“点灯”という。一般に、維持電圧Ｖｓの印加周期は数マイクロ秒程度とされ、視覚的には発光が連続する。
【０００５】
ＰＤＰのセルは２値発光素子であるので、中間調はセル毎に１フレームの放電回数を階調レベルに応じて設定することによって再現される。カラー表示は階調表示の一種であって、表示色は３原色の輝度の組合せによって決まる。階調表示には、１フレームを輝度の重み付けをした複数のサブフレームで構成し、サブフレーム単位の点灯の有無の組合せによって１フレームの総放電回数を設定する方法が用いられる。なお、インタレース表示の場合には、フレームを構成する複数のフィールドのそれぞれが複数のサブフィールドで構成され、サブフィールド単位の点灯制御が行われる。ただし、点灯制御の内容はプログレッシブ表示の場合と同様である。
【０００６】
サブフレームには、アドレッシングを行うアドレス期間と輝度の重みに応じた回数の表示放電を生じさせる表示期間（サステイン期間ともいう）とに加えて、アドレッシングに先立って画面全体の帯電状態を均等にする初期化のためのリセット期間を割り当てる。表示期間の終了時点では、壁電荷が比較的に多く残存するセルとほとんど残存しないセルとが混在するので、表示の信頼性を高めるためにアドレッシング準備処理として初期化を行う。
【０００７】
米国特許５７４５０８６号には、第１および第２のランプ電圧をセルに順に印加する初期化過程が開示されている。穏やかな勾配のランプ電圧を印加することにより、次に説明する微小放電の性質から、初期化における発光の光量を小さくしてコントラストの低下を防ぎ、かつセル構造のバラツキに係わらず壁電圧を任意の目標値に設定することができる。
【０００８】
適量の壁電荷が存在するセルに振幅が漸増するランプ電圧を印加すると、ランプ電圧の傾きが緩やかであれば印加電圧の上昇途中に微小な放電が複数回起きる。さらに傾きを緩やかにすると放電強度が小さくなるとともに放電周期が短くなって、連続的な放電形態へと移行していく。以下の説明では、周期的な放電および連続的な放電を総称して、“微小放電”と呼称する。微小放電においては、ランプ波のピーク電圧値だけで壁電圧を設定することができる。なぜなら、微小放電中には、放電空間に加わるセル電庄Ｖｃ（＝壁電圧Ｖｗ＋印加電圧Ｖｉ）が、ランプ電圧の上昇によって放電開始閾値（以下、Ｖｔという）を超えても、微小放電が起きることによってセル電圧が常にＶｔ近傍に保たれるからである。微小放電により、ランプ電圧の上昇分とほぼ同等分だけ壁電圧が下がるのである。ランプ電圧の最終値をＶｒ、ランプ電圧が最終値Ｖｒに達した時点の壁電圧をＶｗとすると、セル電圧ＶｃがＶｔに保たれているので、
Ｖｃ＝Ｖｒ＋Ｖｗ＝Ｖｔ
∴Ｖｗ＝−（Ｖｒ−Ｖｔ）
の関係が成立する。Ｖｔはセルの電気的特性で決定される一定値であるので、ランプ電圧の最終値Ｖｒの設定によって、目的とする任意の値に壁電圧を設定することができる。つまり、セル間でＶｔに微妙な差異があったとしても、全てのセルについてそれぞれのＶｔとＶｗとの相対差を均等にすることができる。
【０００９】
微小放電を生じさせる初期化では、第１のランプ電圧の印加によって表示電極間に適量の壁電荷を形成する。その後、第２のランプ電圧の印加によって、表示電極間の壁電圧を目標値に近づける。
【００１０】
図２４は従来の駆動回路の構成を示す図である。従来において、ランプ電圧を印加する手段として、電界効果トランジスタ（ＦＥＴ）と抵抗とを組み合わせた定電流回路９１１，９２１が用いられていた。正極性のランプ電圧を印加するための定電流回路９１１では、ＦＥＴのドレインがセルの電極に接続され、ソースが抵抗を介して電位＋Ｖの電源に接続される。ＦＥＴのゲートにはドライバ９１２を介してオンオフ制御信号Ｓ１０が与えられる。ドライバ９１２はフォトカプラに代表されるアイソレータ９１３を有しており、オンオフ制御信号Ｓ１０を電源電位＋Ｖを基準とした信号に変換する。ＦＥＴのゲートをバイアスしてＦＥＴをオン状態とすると、電源からセルへ電流が流れる。抵抗により電流が制限され、一定の電流ＩC がセルに供給される。放電が生じていないときのセルは電源に対して容量性の負荷ＣL となるので、一定電流の供給によりセルに対する印加電圧はほぼ一定の割合で増加する。接地回路９３０をアクティブにすると、負荷ＣL の電荷が接地ラインへ放出され、電極電位が接地電位になる。負極性のランプ電圧を印加するための定電流回路９２１の構成は、ＦＥＴの極性が異なるものの基本的には定電流回路９１１と同様である。定電流回路９２１にはドライバ９２２を介してオンオフ制御信号Ｓ２０が与えられる。ドライバ９２２はアイソレータ９２３を有しており、オンオフ制御信号Ｓ２０を電源電位−Ｖを基準とした信号に変換する。ＦＥＴをオン状態とすると、表示電極から電源へ電流ＩC が流れ、セルに対する負極性の印加電圧がほぼ一定の割合で増加する。
【００１１】
ここで具体例として、ドライバ９１２の出力電圧を１０［Ｖ］、ＦＥＴのゲート・ソース間閾値電圧を３［Ｖ］、抵抗値を５０［Ω］とする。この場合、定電流回路９１１の出力電流ＩC は（１０−３）／５０＝０．１４［Ａ］となる。負荷ＣL を０．１４［μＦ］とすれば、ランプ波の勾配はｄＶ／ｄｔ＝ＩC ／ＣL ＝１［Ｖ／μｓ］となる。これは、０［Ｖ］から漸増するランプ電圧が漸増開始から２００［μｓ］後に２００［Ｖ］に達することを意味している。
【００１２】
【発明が解決しようとする課題】
図２５は従来における駆動電圧の推移を示す図である。
微小放電が生じる以前は、定電流回路から供給される全電流によって負荷としての静電容量が充電される。微小放電が開始すると供給電流の一部が放電電流となり、静電容量を充電する電流が減る。したがって、印加電圧の増加率、すなわちランプ波形の傾きは一定ではなく放電の有無によって変化する。
【００１３】
あるサブフレームのアドレッシング準備としての初期化において、１つ前のサブフレーム（以下、前サブフレームという）で全てのセルが消灯（非点灯）であった場合、初期化の開始時点においてセルには壁電荷がほとんど存在しないので、印加電圧が最終値＋Ｖに近づいた時点で放電が開始する。このため、印加電圧が最終値＋Ｖに達するまでの時間Ｔｐ１は比較的に短い。上述の具体値を適用すると、時間Ｔｐ１は２００［μｓ］である。これに対して、前サブフレームで全てのセルが点灯であった場合には、初期化の開始時点においてセルに壁電荷が残存しているので、印加電圧が低い段階で放電が開始する。このため、印加電圧が最終値＋Ｖに達するまでの時間Ｔｐ２は比較的に長い。例えば、印加電圧が１００［Ｖ］に達した時点で微小放電が始まり、ランプ波の勾配が１［Ｖ／μｓ］から０．５［Ｖ／μｓ］へ低下すると、時間Ｔｐ２は３００［μｓ］になる。
【００１４】
印加電圧パルスのパルス幅（印加の期間）は時間Ｔｐ２を基準に設定される。従来ではランプ波形の傾きが放電によって大きく変化するので、パルス幅を短くすることができず、初期化の所要時間が長いという問題があった。アドレッシングや点灯維持に割り当て可能な時間を長くする上で、リセット期間をできるだけ短くするのが望ましい。
【００１５】
本発明は、放電による漸増電圧増加率の低下を防ぎ、リセット期間の短縮を図ることを目的としている。
【００１６】
【課題を解決するための手段】
プラズマディスプレイパネルに対して、表示面を構成するセル群の電荷を均等化するための漸増電圧を印加する表示駆動装置は、容量素子および定電流源を有し、制御信号がアクティブのときに前記容量素子に電流を供給して漸増電圧波形を生成する波形生成回路と、前記波形発生回路の出力インピーダンスを低減するインピーダンス変換回路と、前記制御信号がノンアクティブのときに、前記インピーダンス変換回路の入力端子と出力端子とを短絡するスイッチ回路とを有する。
本発明においては、セル群に対する漸増電圧の印加に際して、印加電圧の波形を定める回路が出力する漸増電圧信号を、インピーダンス変換回路によって低インピーダンスの電圧信号としてセルに与える。これにより、波形の設定と電力供給とが実質的に分離され、供給電流量に係わらず所望の電圧をセルに印加することができる。
【００１７】
電圧を印加しない期間において、インピーダンス変換回路の入力と出力とを短絡する。これにより、インピーダンス変換回路が他の駆動回路に対する負荷となるのを防ぐことができる。
【００１８】
【発明の実施の形態】
図１は本発明に係る表示装置の構成図である。表示装置６は、ｍ×ｎ個のセルからなる表示面を有した面放電型のＰＤＰ１と、縦横に並ぶセルを選択的に発光させるためのドライブユニット５０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１９】
ＰＤＰ１では、表示放電を生じさせるための電極対を構成する表示電極Ｘ，Ｙが平行配置され、これら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは画面の行方向（水平方向）に延び、アドレス電極は列方向（垂直方向）に延びている。
【００２０】
ドライブユニット５０は、ドライバ制御回路５１、データ変換回路５２、電源回路５３、Ｘドライバ６１、Ｙドライバ６４、およびＡドライバ６８を有している。ドライブユニット５０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示すフレームデータＤｆが各種の同期信号とともに入力される。フレームデータＤｆはデータ変換回路５２の中のフレームメモリに一時的に記憶される。データ変換回路５２は、フレームデータＤｆを階調表示のためのサブフレームデータＤｓｆに変換してＡドライバ６８へ送る。サブフレームデータＤｓｆは１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフレームにおけるセルの発光の要否、厳密にはアドレス放電の要否を示す。Ｘドライバ６１は、表示電極Ｘに初期化のためのパルスを印加するリセット回路６２、および表示電極Ｘにサステインパルスを印加するサステイン回路６３からなる。Ｙドライバ６４は、表示電極Ｙに初期化のためのパルスを印加するリセット回路６５、アドレッシングにおいて表示電極Ｙにスキャンパルスを印加するスキャン回路６６、および表示電極Ｙにサステインパルスを印加するサステイン回路６７からなる。Ａドライバ６８は、サブフレームデータＤｓｆが指定するアドレス電極Ａにアドレスパルスを印加する。なお、パルスの印加とは、電極を一時的に所定電位にバイアスすることを意味する。
【００２１】
ドライバ制御回路５１は、パルスの印加およびサブフレームデータＤｓｆの転送を制御する。電源回路５３はユニット内の必要箇所に駆動電力を供給する。
図２はＰＤＰのセル構造の一例を示す図である。
【００２２】
ＰＤＰ１は一対の基板構体（ガラス基板上にセル構成要素を設けた構造体）１０，２０からなる。前面側のガラス基板１１の内面に、ｎ行ｍ列の表示面ＥＳの各行に一対ずつ表示電極Ｘ，Ｙが配置されている。表示電極Ｘ，Ｙは、面放電ギャップを形成する透明導電膜４１とその端縁部に重ねられた金属膜４２とからなり、誘電体層１７および保護膜１８で被覆されている。背面側のガラス基板２１の内面に１列に１本ずつアドレス電極Ａが配列されており、これらアドレス電極Ａは誘電体層２４で被覆されている。誘電体層２４の上に放電空間を列毎に区画する隔壁２９が設けられている。隔壁パターンはストライプパターンである。誘電体層２４の表面および隔壁２９の側面を被覆するカラー表示のための蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、放電ガスが放つ紫外線によって局部的に励起されて発光する。図中の斜体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。色配列は各列のセルを同色とするＲ，Ｇ，Ｂの繰り返しパターンである。
【００２３】
以下、表示装置１００におけるＰＤＰ１の駆動方法を説明する。
図３はフレーム分割の概念図である。ＰＤＰ１による表示では、２値の点灯制御によってカラー再現を行うために、入力画像である時系列のフレームＦを所定数ｑのサブフレームＳＦに分割する。つまり、各フレームＦをｑ個のサブフレームＳＦの集合に置き換える。これらサブフレームＳＦに順に２0 ，２1 ，２2 ，…２q-1 の重みを付けて各サブフレームＳＦの表示放電の回数を設定する。サブフレーム単位の点灯／非点灯の組合せでＲＧＢの各色毎にＮ（＝１＋２1 ＋２2 ＋…＋２q-1 ）段階の輝度設定を行うことができる。図ではサブフレーム配列が重みの順であるが、他の順序であってもよい。このようなフレーム構成に合わせてフレーム転送周期であるフレーム期間Ｔｆをｑ個のサブフレーム期間Ｔｓｆに分割し、各サブフレームＳＦに１つのサブフレーム期間Ｔｓｆを割り当てる。さらに、サブフレーム期間Ｔｓｆを、初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および点灯のための表示期間ＴＳに分ける。リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳの長さは重みが大きいほど長い。したがって、サブフレーム期間Ｔｓｆの長さも、該当するサブフレームＳＦの重みが大きいほど長い。
【００２４】
図４は駆動シーケンスの概要を示す電圧波形図である。図において表示電極Ｘ，Ｙの参照符号の添字（１，ｎ）は対応する行の配列順位を示し、アドレス電極Ａの参照符号の添字（１，ｍ）は対応する列の配列順位を示す。なお、図示の波形は一例であり、振幅・極性・タイミングを種々変更することができる。
【００２５】
リセット期間ＴＲ・アドレス期間ＴＡ・表示期間ＴＳの順序はｑ個のサブフレームＳＦにおいて共通であり、駆動シーケンスはサブフレーム毎に繰り返される。各サブフレームＳＦのリセット期間ＴＲにおいては、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１と正極性のパルスＰｒｘ２とを順に印加し、全ての表示電極Ｙに対して正極性のパルスＰｒｙ１と負極性のパルスＰｒｙ２とを順に印加する。パルスＰｒｘ１，Ｐｒｘ２，Ｐｒｙ１，Ｐｒｙ２は微小放電が生じる変化率で振幅が漸増するランプ波形パルスである。最初に印加されるパルスＰｒｘ１，Ｐｒｙ１は、前サブフレームにおける点灯／非点灯に係わらず全てのセルに同一極性の適当な壁電圧を生じさせるために印加される。適度の壁電荷が存在するセルにパルスＰｒｘ２，Ｐｒｙ２を印加することにより、壁電圧を放電開始電圧とパルス振幅との差に相当する値に調整することができる。なお、表示電極Ｘ，Ｙの片方のみパルスを印加して初期化を行うことができるが、図示のように表示電極Ｘ，Ｙの双方に互いに反対極性のパルスを印加することによりドライバ回路素子の低耐圧化を図ることができる。セルに加わる駆動電圧は、表示電極Ｘ，Ｙに印加されるパルスの振幅を加算した合成電圧である。
【００２６】
アドレス期間ＴＡにおいては、点灯すべきセルのみに点灯維持に必要な壁電荷を形成する。全ての表示電極Ｘおよび全ての表示電極Ｙを所定電位にバイアスした状態で、行選択期間（１行分のスキャン時間）毎に選択行に対応した１つの表示電極Ｙに負極性のスキャンパルスＰｙを印加する。この行選択と同時にアドレス放電を生じさせるべき選択セルに対応したアドレス電極ＡのみにアドレスパルスＰａを印加する。つまり、選択行のｍ列分のサブフレームデータＤｓｆに基づいてアドレス電極Ａ1 〜Ａm の電位を２値制御する。選択セルでは表示電極Ｙとアドレス電極Ａとの間の放電が生じ、それがトリガとなって表示電極間の面放電が生じる。これら一連の放電がアドレス放電である。
【００２７】
サステステイン期間ＴＳにおいては、最初に全ての表示電極Ｙに対して所定極性（例示では正極性）のサステインパルスＰｓを印加する。その後、表示電極Ｘと表示電極Ｙとに対して交互にサステインパルスＰｓを印加する。サステインパルスＰｓの振幅は維持電圧（Ｖｓ）である。サステインパルスＰｓの印加によって、所定の壁電荷が残存するセルで面放電が生じる。サステインパルスＰｓの印加回数は、上述したとおりサブフレームの重みに対応する。なお、サステイン期間ＴＳにわたって不要の放電を防止するためにアドレス電極ＡをサステインパルスＰｓと同極性にバイアスする。
【００２８】
以上の駆動シーケンスのうち、本発明に深く係わるのはリセット期間ＴＲにおけるランプ波形パルスの印加である。以下では、代表としてパルスＰｒｙ１，Ｐｒｙ２の印加手段であるＹドライバ６４のリセット回路６５を取り上げ、その構成および動作を説明する。パルスＰｒｘ１，Ｐｒｘ２の印加手段であるＸドライバ６１のリセット回路６２の構成は、極性の差異があるものの基本的にはリセット回路６５と同様である。
【００２９】
図５はＹドライバのリセット回路の構成図である。リセット回路６５は、パルスＰｒｙ１をＰＤＰ１に印加するための正電圧出力ブロック７１、パルスＰｒｙ２をＰＤＰ１に印加するための負電圧出力ブロック７２、および出力端子Ｐを接地するための接地ブロック７３から構成されている。出力端子Ｐには複数の表示電極Ｙが接続され、各表示電極Ｙと対をなす表示電極ＸはＸドライバ６１に接続される。表示電極Ｙを接地電位に対してバイアスすることにより、表示電極間に表示電極Ｘの電位に応じた電圧が加わる。以下では表示電極間の静電容量を負荷ＣL とする。なお、出力端子Ｐにはスキャン回路６６およびサステイン回路６７も接続されている。
【００３０】
〔第１実施例〕
図６は電圧出力ブロック対の第１例の機能構成図である。正電圧出力ブロック７１は、制御信号Ｓ１がアクティブのときに漸増電圧信号ＳＶ１を出力する波形生成回路７１１、波形生成回路７１１の出力インピーダンスを低減するインピーダンス変換回路７１２、および制御信号Ｓ１がノンアクティブのときにインピーダンス変換回路７１２の入力端子と出力端子とを短絡するスイッチ回路７１３からなる。波形生成回路７１１は、容量素子Ｃ１および定電流源７１５を有し、容量素子Ｃ１に電流を供給して漸増電圧波形を生成する。同様に、負電圧出力ブロック７２も、波形生成回路７２１とインピーダンス変換回路７２２とスイッチ回路７２３とからなる。波形生成回路７２１は、容量素子Ｃ２および定電流源７２５を有し、制御信号Ｓ２がアクティブのときに漸増電圧信号ＳＶ２を出力する。
【００３１】
図７は正電圧出力ブロックの第１例を示す回路図、図８は負電圧出力ブロックの第１例を示す回路図である。正電圧出力ブロック７１において、波形生成回路７１１の定電流源７１５は、ＰチャンネルＭＯＳ型電界効果トランジスタＱｌ、ソース抵抗Ｒｌ、およびゲートドライバ７１６から構成されている。インピーダンス変換回路７１２は、ＮＰＮ型トランジスタＱ２からなるエミッタフォロワである。そして、スイッチ回路７１３は、ＮチャンネルＭＯＳ型電界効果トランジスタＱ３、スイッチングドライバ７１８、およびインバータ７１９からなる。一方、負電圧出力ブロック７２において、波形生成回路７２１の定電流源７２５は、ＮチャンネルＭＯＳ型電界効果トランジスタＱ５、ソース抵抗Ｒ２、およびゲートドライバ７２６から構成されている。インピーダンス変換回路７２２は、ＰＮＰ型トランジスタＱ６からなるエミッタフォロワである。そして、スイッチ回路７２３は、ＰチャンネルＭＯＳ型電界効果トランジスタＱ７、スイッチングドライバ７２８、およびインバータ７２９からなる。これら正電圧出力ブロック７１および負電圧出力ブロック７２は出力端子Ｐで接続されており、負荷ＣL に対する相補対称回路を構成する。
【００３２】
次に正電圧出力ブロック７１を代表に挙げて回路動作を説明する。
制御信号Ｓ１が入力されると、ゲートドライバ７１６は電源電位＋Ｖを基準とした振幅が−１０［Ｖ］の信号をトランジスタＱ１のゲートへと出力する。同時に、 制御信号Ｓ１の反転信号がスイッチングドライバ７１８へ入力され、それまで１０［Ｖ］であったドライバ出力が０［Ｖ］になる。これによりトランジスタＱ３がオン状態からオフ状態へ切り換わり、インピーダンス変換回路７１２における入出力の短絡が解除される。ソース抵抗Ｒｌの抵抗値をｒ１とすると、トランジスタＱ１の閾値電圧が約３［Ｖ］なので、トランジスタＱ１のドレインにはＩ＝（１０−３）／ｒ１［Ａ］の電流が流れる。この電流値はゲートドライバ７１６の出力電圧とソース抵抗Ｒ１とで定まるので、定電流源７１５はトランジスタＱ１のドレインに接続された負荷の状態に影響されずに動作する。この時点でスイッチ回路７１３はオフであるので、定電流Ｉが容量素子Ｃ１を充電し、トランジスタＱ１と容量素子Ｃ１との接続点には一定勾配のランプ波が発生する。
【００３３】
定電流Ｉで容量素子Ｃ１を充電した場合の勾配ｄＶ／ｄｔは、容量値をｃ１とすると、Ｉ＝ｄＱ／ｄｔ＝ｃ１ｄＶ／ｄｔより、Ｉ／ｃ１となる。 具体的には、ｒ１＝７００［Ω］、ｃ１＝０．０１［μＦ］である場合には、 Ｉ＝０．０１［Ａ］であるので、ｄＶ／ｄｔ＝１［Ｖ／μｓ］の勾配をもつランプ波が発生する。なお、容量素子Ｃ１としては、＋Ｖ以上の耐圧をもち、積層フィルムコンデンサに代表される圧電効果のない素子を使用するのが望ましい。セラミックコンデンサを使用すると、圧電効果のために印加電圧に応じて容量値が変化し、電源電位＋Ｖを変えると勾配が変わる。これに対して圧電効果のない素子を用いれば、電源電位＋Ｖを変えても勾配が変わらないので、調整の手間が省ける。
【００３４】
発生したランプ波はインピーダンス変換回路７１２におけるトランジスタＱ２のベースへ入力され、電流増幅されたランプ波がエミッタから負荷ＣL へ出力される。コレクタ接地されたトランジスタＱ２の出力インピーダンスは入力インピーダンスの１／ｈFE、例えば約１／１００である。
【００３５】
制御信号Ｓ１が入力されてから例えば２００［μｓ］が経過した時点で制御信号Ｓ１がノンアクティブになると、定電流源７１５がオフとなる一方で、トランジスタＱ３がオンとなってトランジスタＱ２のベース・エミッタ間を短絡する。この時点から約５００〜１［ｎｓ］後に接地回路７３（図５参照）が動作し、出力端子Ｐは強制的に接地電位にクランプされ、負荷ＣL に蓄積されていた電荷は接地回路７３に吸収される。また、容量素子Ｃ１に蓄積されていた電荷も、トランジスタＱ３を通って接地回路７３に吸収される。
【００３６】
以上の動作により、ランプ波形出力が得られる。ただし、この実施例の場合は、トランジスタＱ２のベース電流の影響があるため、出力波形は一定勾配の直線状にはならず、やや丸みを帯びた指数関数的な波形となる。多少の丸みは実用に差し支えない。
【００３７】
インピーダンス変換回路７１２として採用されたエミッタフォロワは入力信号がない場合にも常にアクティブ状態にあるという特徴をもち、その出力は交流的には低インピーダンスで接地ラインに繋がっている。言い換えれば、出力端子Ｐが容量値無限大のコンデンサを介して接地ラインに繋がっているとみなすことができる。本実施例では、 ランプ波が出力されていない期間には、 インピーダンス変換回路７１２の入出力間をスイッチ回路７１３によって短絡することにより、トランジスタＱ２が完全にオフ状態となる。したがって、出力端子Ｐからはインピーダンス変換回路７１２が１００［ｐＦ］程度の微小容量にしか見えない。出力端子Ｐから見た負荷となるのはトランジスタＱ３を通して見える容量素子Ｃ１だけとなる。 容量値ｃ１については、また、定電流源の電流との兼ね合いはあるものの、ある程度任意に選定することができるので、負荷ＣL に比べて十分に小さい値とすることにより、スキャン回路６６やサステイン回路６７への影響を無くすことができる。トランジスタＱ１としては正の電源電位＋Ｖと負の電源電位−Ｖとの差以上の耐圧が必要なものの、 電流容量は１００［ｍＡ］もあればよく、例えば２ＳＪ１８１を使用することができる。トランジスタＱ２には少なくとも数百［ｍＡ］の電流容量とトランジスタＱ１と同じ耐圧が必要である。トランジスタＱ２として、例えば２ＳＣ３８４０を使用することができる。トランジスタＱ３には数ボルト以上の電圧は印加されないものの、接地回路７３が負荷ＣL の電荷を急速に引き抜く際に発生する数アンペアのピーク電流に耐えることが要求される。トランジスタＱ３の好適例としては２ＳＫ２２３１がある。
【００３８】
以上の説明は便宜的に正極性側の動作についてのものであったが、負電圧出力ブロック７２も極性が異なるだけで正電圧出力ブロック７１と同様に動作する。具体的に型番の一例を挙げるとすれば、トランジスタＱ５として２ＳＫ１１５２を、トランジスタＱ６として２ＳＡ１４８６を、トランジスタＱ７として２ＳＪ３７７を使用することができる。
【００３９】
第１実施例において、定電流源７１５，７２５にＭＯＳ型電界効果トランジスタに代えてバイポーラトランジスタを用いてもよい。その場合、定電流ＩはＩ＝（１０−ＶBE）／ｒ１＝（１０−０．７）／ｒ１［Ａ］となる。スイッチ回路７１３，７２３についてもバイポーラトランジスタをスイッチング素子として用いることができる。また、インピーダンス変換回路７１２，７２２を構成するトランジスタＱ２，Ｑ６のベースと波形生成回路７１１，７２１との間に電流制限抵抗を挿入して動作の最適化を図るという変形もある。さらに、制御信号Ｓ１，Ｓ２を反転させてスイッチングドライバ７１８，７２８に与える構成に限らず、制御信号Ｓ１，Ｓ２と少しタイミングが異なるスイッチング制御信号を別に供給するようにして、全体の回路動作の最適化を図ってもよい。
【００４０】
以下、他の実施例を説明する。他の実施例の図示において、上述の第１実施例と同じ構成要素については簡略化して描くとともに、第１実施例と同じ符号を付す。
【００４１】
〔第２実施例〕
図９は電圧出力ブロック対の第２例を示す回路図である。第２実施例における正電圧出力ブロック７１ｂおよび負電圧出力ブロック７２ｂの特徴は、インピーダンス変換回路７１２ｂ，７２２ｂがダーリントン接続された複数のトランジスタからなることである。
【００４２】
上述の第１実施例は、微小放電とランプ波による電流とを合計した電流値が数十［ｍＡ］以下である負荷ＣL の小さい小型パネル用駆動回路としては、十分にその機能を発揮する。しかし、合計電流が数百［ｍＡ］にも達する４２インチサイズまたはそれを越える大型のＰＤＰを駆動する場合には問題が生じてくる。すなわち、電流が大きくなるにつれて、出力電流の変化に対する勾配の変化が大きくなってしまう。この原因はインピーダンス変換回路のベース電流にある。インピーダンス変換回路の出力電流をＩｃとすると、ベースにはＩｂ＝Ｉｃ／ｈFE（ｈFEは電流増幅率）の電流が流れる。第１実施例の場合にはｈFEが約１００であるため、５０［ｍＡ］の出力電流が流れたとき、インピーダンス変換回路に流れ込むベース電流は０．５［ｍＡ］となる。一方、ｒ１＝７００［Ω］のとき定電流源７１５，７２５はＩ＝１０［ｍＡ］の電流を発生している。第１実施例の説明では便宜上この電流すべてで容量素子Ｃ１を充電すると仮定した計算を示したが、実際の充電電流はＩ−Ｉｂであり、具体例では９．５［ｍＡ］の電流で充電するのが現実である。したがって、充電電流を１０［ｍＡ］にするためには定電流源７１５，７２５の電流を１０．５［ｍＡ］にする必要があり、ソース抵抗Ｒ１の抵抗値ｒ１を６６７［Ω］としなければならない。インピーダンス変換回路７１２ｂ，７２２ｂの出力電流が５００［ｍＡ］となる大型ＰＤＰの駆動では、ベース電流が定電流源７１５，７２５の電流の半分に相当する５［ｍＡ］となり、容量素子Ｃ１の充電電流は５［ｍＡ］にまで減少してしまう。ｒ１を変更して１５［ｍＡ］の電流が流れるようにしたとしても、 微小放電が起こっていない状態では出力電流が２５０［ｍＡ］になるので、ベース電流は２５［ｍＡ］となり、１２．５［ｍＡ］の電流で容量素子Ｃ１を充電することになってしまう。すなわち、ベース電流の値が容量素子Ｃ１の充電電流に比べて無視できない値の場合には、出力電流の変動に伴って勾配一定のランプ波発生のための要である容量素子Ｃ１の充電電流が変化してしまうのである。このような問題を解決するため、第２実施例ではダーリントン接続が採用されている。
【００４３】
ダーリントン接続における電流増幅率は各トランジスタの電流増幅率の積になることが知られている。例えば、インピーダンス回路７１２ｂのトランジスタＱ４に２ＳＣ４００２、トランジスタＱ２に２ＳＣ３８４０を使用した場合には、各々のトランジスタＱ４，Ｑ２のｈFEがそれぞれ１００程度であるから、全体での電流増幅率は１００×１００＝１００００となる。したがって、出力電流が５００［ｍＡ］の場合のベース電流は０．０５［ｍＡ］となり、出力電流が２５０［ｍＡ］の場合のベース電流は０．０２５［ｍＡ］となる。微小放電の有無によるベース電流の変化は容量素子Ｃ１の充電電流１０［ｍＡ］の０．２５％であり、これを無視することができる。なお、ダーリントン接続は２段に限定されるものではなく、必要に応じて３段、４段としてもよい。
【００４４】
負極性側のインピーダンス変換回路７２２ｂにおけるトランジスタＱ８，Ｑ６のダーリントン接続の効果は、正極性側のインピーダンス変換回路７１２ｂと同様である。トランジスタＱ８として２ＳＡ１６９９を、トランジスタＱ６として２ＳＡ１４８６を使用することができる。
【００４５】
第２実施例によれば、第１実施例と比べてインピーダンス変換回路の入力電流の影響が小さくなるので、勾配がより直線に近いランプ波形出力を得ることができる。
【００４６】
〔第３実施例〕
図１０は電圧出力ブロック対の第３例を示す回路図である。第３実施例における正電圧出力ブロック７１ｃおよび負電圧出力ブロック７２ｃの特徴は、インピーダンス変換回路７１２ｃ，７２２ｃとして電界効果トランジスタＱ１２，Ｑ１６からなるソースフォロワが採用されていることである。第１実施例における波形が鈍る問題はバイポーラトランジスタのベース電流に起因する。電圧制御素子である電界効果トランジスタＱ１２，Ｑ１６によってインピーダンス変換回路７１２ｃ．７２２ｃを構成すれば、ベース電流に起因する問題が解消される。
【００４７】
第３実施例では、容量素子Ｃ１を充電することによって発生したランプ波がトランジスタＱ１２，Ｑ１６のゲートに入力される。ドレイン接続されたトランジスタＱ１２，Ｑ１６のソースには低インピーダンスのランプ波出力が現れる。第１実施例および第２実施例とは違って、波形生成回路７１１，７２１からインピーダンス変換回路７１２ｃ．７２２ｃへと流れる電流が全くない。これにより、容量素子Ｃ１のＱファクターが非常に大きくなり、ランプ波の振幅は理論どおり直線的に増大する。また、出力電流の大きさが入力側には全く影響を及ぼさないので、出力電流にかかわらず一定勾配のランプ波をＰＤＰ１へと供給することができる。トランジスタＱ１２，Ｑ１６として２ＳＫ２０４５、２ＳＪ４５９を使用することができる。なお、ＭＯＳＦＥＴに限定されるものではなく、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合型ＦＥＴといった他の電圧制御素子を使用してもよい。また、ゲートに抵抗を挿入して不要な振動を抑える変形も可能である。
【００４８】
〔第４実施例〕
図１１は電圧出力ブロック対の第４例を示す回路図である。第４実施例における正電圧出力ブロック７１ｄおよび負電圧出力ブロック７２ｄの特徴は、波形生成回路７１１ｄ，７２１ｄおよびインピーダンス変換回路７１２ｄ，７２２ｄが、電源との短絡を防止するダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を有することである。
【００４９】
上述の３つの実施例では、ランプ波発生のための電源電圧＋Ｖ，−Ｖがサステイン回路６７やスキャン回路６６といった他の駆動回路の電源電圧よりも高いことが前提であった。しかし、パネル構造や駆動回路の構成によっては他の駆動回路の電源電圧の方が高くなる場合がある。本実施例はこれに対処するためのものである。
【００５０】
図１１において破線で示すように、トランジスタＱ１，Ｑ２，Ｑ１２，Ｑ１６のドレイン・ソース間には、その素子の極性とは逆向きの寄生ダイオードが必ず挿入されている。これはＭＯＳＦＥＴの素子構造に起因する。仮に正電圧出力ブロック７１ｄにおいてダイオードＤ１，Ｄ２が無い場合に出力端子Ｐの電位が電源電位＋Ｖより高くなったとすると、出力端子ＰはＰ→Ｑ３→Ｑ１の経路とＰ→Ｑ１２の経路とによって電源と短絡されてしまう。ダイオードＤ１，Ｄ２はこれら経路を絶って電源との短絡を防止する。通常のランプ波発生時においては、ダイオードＤ１，Ｄ２は順方向にバイアスされるため、約０．７［Ｖ］の電圧降下があるだけで、回路の動作には何ら影響を及ぼさない。ダイオードＤ１，Ｄ２の耐圧としては、出力端子Ｐの最高電位をＶｍとすれば、Ｖｍ−（＋Ｖ）［Ｖ］が必要である。電流容量については、ダイオードＤ１において１００［ｍＡ］以上、ダイオードＤ２において数百ｍＡ［ｍＡ］以上が必要である。負極性側のブロックも全く同様である。ダイオードＤ１，Ｄ３としては１ＮＺ６１を、ダイオードＤ２，Ｄ４としてはＧ１６Ｓを使用することができる。
【００５１】
〔第５実施例〕
図１２は電圧出力ブロック対の第５例を示す回路図である。第５実施例における正電圧出力ブロック７１ｅおよび負電圧出力ブロック７２ｅの特徴は、波形生成回路７１１ｅ，７２１ｅが、電流制限抵抗Ｒ１１，Ｒ１２を有することである。
【００５２】
正電圧出力ブロック７１ｅにおいて、制御信号Ｓ１がノンアクティブに変わった後、接地回路の動作によって容量素子Ｃ１の電荷がスイッチ回路７１３および出力端子Ｐを通って接地回路へ吸収される。このときに流れる電流のピーク値を抵抗Ｒ１１が抑制する。仮に、抵抗Ｒ１１が無くて容量素子Ｃ１が直接にスイッチ回路７１３（トランジスタＱ３）に接続されているものとすると、接地動作時にスイッチ回路７１３に流れる電流の波形は、ピーク値７［Ａ］、幅約２００［ｎｓ］のインパルス波形となる。図１２のように、例えば１００［Ω］の抵抗Ｒ１１を定電流源７１５と容量素子Ｃ１との間に挿入した場合には、接地動作時にスイッチ回路７１３に流れる電流の波形は、ピーク値１．８［Ａ］、幅約８００［ｎｓ］の正規分布状波形となる。抵抗Ｒ１１の値がインピーダンス変換回路７２２ｃの入力インピーダンスに比べて十分に小さい数キロオーム以下であれば、容量素子Ｃ１の充電に対して抵抗Ｒ１１は全く影響を与えない。このように電流制限抵抗Ｒ１１を接続することによって、容量素子Ｃ１が放電する際のピーク電流を抑制することができ、スイッチ回路７１３に使用する半導体素子の選択の自由度を広げることができる。負極性側についても全く同様である。
【００５３】
〔第６実施例〕
図１３は正電圧出力ブロックの第６例を示す回路図、図１４は負電圧出力ブロックの第６例を示す回路図である。第６実施例における正電圧出力ブロック７１ｆおよび負電圧出力ブロック７２ｆの特徴は、波形生成回路７１１ｆ，７２１ｆの定電流源７１５ｆ，７２５ｆが、フローティング電源を用いない構成のゲートドライバ７１６ｆ，７２６ｆ、および可変抵抗Ｒ１ｆ，Ｒ２ｆを有することである。
【００５４】
図１６に示したゲートドライバ９１２，９２２は、制御信号Ｓ１０，Ｓ２０をフォトカプラで受け、電位的に入力信号と絶縁された振幅約１０［Ｖ］の信号を出力する。この構成では、フォトカプラの出力側に接地ラインから絶縁された＋１２［Ｖ］と−１２［Ｖ］のフローテイング電源が必要である。しかし、回路の価格を低減するために、フローテイング電源を使用しなくないという要望がある。本実施例は、この要望に応えるものである。
【００５５】
正極性側のゲートドライバ７１６ｆは、ロジックレベルの制御信号Ｓ１を約１０［Ｖ］の振幅まで反転増幅するパルス増幅器Ｆ１、電位分離のためのカップリングコンデンサＣ３、クランプダイオードＤ５、クランプ抵抗Ｒ３、およびゲート抵抗Ｒ４から構成される。同様に、負極性側においても、ゲートドライバ７１６ｆは、パルス増幅器Ｆ２、カップリングコンデンサＣ４、クランプダイオードＤ６、クランプ抵抗Ｒ５、およびゲート抵抗Ｒ６から構成される。また、定電流源７１５ｆ，７２５ｆにおいて出力電流値を決定するソース抵抗Ｒ１ｆ，Ｒ２ｆは固定でもよいが、この例では電流値を自由に設定できるように可変抵抗とされている。
【００５６】
代表として正極性側の回路動作を説明する。パルス増幅器Ｆ１によって増幅された制御信号Ｓ１がカップリングコンデンサＣ３を介してトランジスタＱ１のゲートに印加される。カップリングコンデンサＣ３、ダイオードＤ５、および抵抗Ｒ３は、時定数Ｃ３×Ｒ３をもつクランプ回路を構成する。この時定数が入力制御信号のパルス幅より十分に大きい場合には、パルス増幅器Ｆ１の出力信号は電源電位＋Ｖを基準として＋Ｖ−１０［Ｖ］まで下がるパルス信号となる。なお、ゲート抵抗Ｒ４は数十オームの値をもつ動作安定化のための素子であり、パルス信号の振幅には影響を与えない。例えばカップリングコンデンサＣ３の値＝０．１［μＦ］、Ｒ３の値＝２２０［ｋΩ］の場合の時定数は２２［ｍｓ］となり、制御信号のパルス幅が２００［μｓ］の場合でもパルス平坦部の振幅低下（サグ）は１％以下に収まる。パルス増幅器Ｆ１にはＩＣ化されたＴＣ４４２５を、ダイオードＤ５には１Ｓ１５８８（小信号ダイオード）を使用すればよい。
【００５７】
ソース抵抗Ｒ１ｆの値をｒ１ｆとすると、トランジスタＱ１の閾値電圧は約３［Ｖ］なので、トランジスタＱ１のドレインにはＩ＝（１０−３）／ｒ１ｆ［Ａ］の電流が流れる。したがって、ｒ１ｆを可変とすることによりトランジスタＱ１のドレイン電流を自由に設定することができる。
【００５８】
図１４に示す負極性側の構成部品および動作については、ゲートドライバ７２６のパルス増幅器Ｆ２が非反転増幅器であることを除いて、正極性側と全く同様である。 パルス増幅器Ｆ１に使用したＴＣ４４２５には反転増幅器と非反転増幅器とが一個ずつ集積化されているのでパルス増幅器Ｆ２には残りの半分を使用すればよい。
【００５９】
図１５はスイッチングドライバの構成例を示す回路図である。ここでは、電力出力対の構成として上述の第３実施例を図示したが、他の実施例にも以下に説明する構成のスイッチングドライバを適用することができる。
【００６０】
正極性側のスイッチ回路７１３におけるスイッチングドライバ７１８は、リングカウンタＲＣ１、インバータＦ３、トランジスタＱ３１、パルストランスＴ１、および整流回路ＳＲ１を有する。同様に、負極性側のスイッチ回路７２３におけるスイッチングドライバ７２８も、リングカウンタＲＣ２、インバータＦ４、トランジスタＱ３２、パルストランスＴ２、および整流回路ＳＲ２を有する。これらスイッチングドライバ７１８，７２８は、電位不定の出力端子Ｐに繋がるトランジスタＱ３，Ｑ７のオンオフを、フローティング電源によらずに実現する。
【００６１】
正極性側のスイッチングドライバ７１８および負極性側のスイッチングドライバ７２８は、整流回路ＳＲ１，ＳＲ２のダイオードの極性が反対なだけで全く同様に動作する。スイッチングドライバ７１８，７２８において、リングカウンタＲＣ１，ＲＣ２は遅延素子（例えば７４ＬＳ３１）で構成されており、イネーブル端子がハイレベルである限りは、幅約１００［ｎｓ］で繰り返し約５［ＭＨｚ］のキヤリアパルスを発生する。制御信号Ｓ１，Ｓ２がインバータ７１９，７２９（例えば７４ＬＳ０４）に入力されると、リングカウンタＲＣ１，ＲＣ２のイネーブル端子がロ−レベルとなり、リングカウンタＲＣ１，ＲＣ２はキャリアパルスの発生を停止する。制御信号Ｓ１，Ｓ２がノンアクティブになると、リングカウンタＲＣ１，ＲＣ２は再びキヤリアパルスの発生を開始する。このようにして制御信号Ｓ１，Ｓ２で変調されたキャリア信号を得る。キャリア信号はインバータＦ３，Ｆ４で反転された後、トランジスタＱ３１，Ｑ３２のベースへ印加され、コレクタ側に接続されたパルストランスＴ１，Ｔ２の一次側を駆動する。トランジスタＱ３１，Ｑ３２のエミッタに接続された抵抗Ｒ３１，Ｒ３２はトランジスタＱ３１，Ｑ３２の動作を安定化するための帰還抵抗である。パルストランスＴ１，Ｔ２は、例えばトロイダルコアに０．４ミリメートル径のペア線を約１０回巻いた１：１のトランスであり、二次側には１５［Ｖ］を中心とした振幅約１２［Ｖ］のキャリア信号が現れる。このキャリア信号はダイオードブリッジからなる整流回路ＳＲ１，ＳＲ２によって全波整流されるとともに、トランジスタＱ３，Ｑ７のゲート・ソース間容量（約１０００［ｐＦ］）と抵抗Ｒ３８，Ｒ４０の時定数によって平滑され、振幅約１０［Ｖ］のスイッチング信号となる。トランジスタＱ３は制御信号Ｓ１が入力されている期間だけオフとなり、トランジスタＱ７は制御信号Ｓ２が入力されている期間だけオフとなる。なお、抵抗Ｒ３７，Ｒ３９はトランジスタＱ３，Ｑ７のゲート電荷を引き抜いてトランジスタＱ３，Ｑ７を確実にオフさせるためのゲート抵抗、抵抗Ｒ３３，Ｒ３４はトランジスタＱ３１，Ｑ３２のバイアス抵抗、抵抗Ｒ３５，Ｒ３６はインバータＦ３，Ｆ４のハイレベル出力を５［Ｖ］へ引き上げるためのプルアップ抵抗、コンデンサＣ３５，Ｃ３６はトランジスタＱ３１，Ｑ３２に直流が流れ込まないようにするためのカップリングコンデンサである。トランジスタＱ３１，Ｑ３２としては、コレクタに１００［ｍＡ］に近いパルス電流が流れ、３０Ｖ以上の耐圧が必要なので２ＳＣ２７２０を使用するのがよい。また、インバータＦ３，Ｆ４としては、電流容量の大きいバッファＩＣ（例えば７４ＬＳ３７）を使用するのが望ましい。 全波整流のためのダイオードは１Ｓ１５８８に代表される一般のスイッチングダイオードでよい。
【００６２】
トランジスタＱ３，Ｑ７は制御信号Ｓ１，Ｓ２が入力されている期間のみオフとなり、それ以外の期間はオンしている。したがって、トランジスタＱ３，Ｑ７のゲートにはオン状態を維持するだけのエネルギーを常に供給する必要がある。このような条件の下では、制御信号Ｓ１，Ｓ２をそのままパルストランスＴ１，Ｔ２の一次側に供給する方式は、低周波を伝送するためにトランスの形状が極めて大きくなってしまうので不適当である。本実施例によるキャリア信号を利用した方式では、パルストランスＴ１，Ｔ２は約５［ＭＨｚ］のキヤリアパルスを伝送できればよいので、形状が大幅に縮小できる。例えば、外形１０［ｍｍ］、内径５［ｍｍ］、厚さ５［ｍｍ］のフェライト製トロイダルコアに０．４ミリメートル径のペア線を１０回巻いたもので十分である。
【００６３】
以上の第１〜第６実施例では、ＧＮＤ電位（０ボルト）を基準に正側と負側とを定めた回路例を挙げたが、ＧＮＤ電位以外の正（＋）または負（−）の電位を基準とし、それよりも高い電位および低い電位のランプ波電圧を出力することも可能である。
【００６４】
〔第７実施例〕
図１６は電圧出力ブロック対の第７例の機能構成図である。正電圧出力ブロック７１ｇは、制御信号Ｓ１がアクティブのときに漸増電圧信号ＳＶ１を出力する波形生成回路７１１、波形生成回路７１１の出力インピーダンスを低減するインピーダンス変換回路７１２ｇ、および制御信号Ｓ１がノンアクティブのときにインピーダンス変換回路７１２ｇの入力を波形生成回路７１１から切り離すスイッチ回路７１３からなる。波形生成回路７１１は、容量素子Ｃ１および定電流源７１５を有し、容量素子Ｃ１に電流を供給して漸増電圧波形を生成する。同様に、負電圧出力ブロック７２ｇも、波形生成回路７２１とインピーダンス変換回路７２２ｇとスイッチ回路７２３とからなる。波形生成回路７２１は、容量素子Ｃ２および定電流源７２５を有し、制御信号Ｓ２がアクティブのときに漸増電圧信号ＳＶ２を出力する。
【００６５】
図１７は正電圧出力ブロックの第７例を示す回路図、図１８は負電圧出力ブロックの第７例を示す回路図である。正電圧出力ブロック７１ｇにおいて、波形生成回路７１１の定電流源７１５は、ＰチャンネルＭＯＳ型電界効果トランジスタＱ１、ソース抵抗Ｒ１、およびゲートドライバ７１６から構成されている。インピーダンス変換回路７１２ｇは、ＮＰＮ型トランジスタＱ２からなるエミッタフォロワである。そして、スイッチ回路７１３は、ＰチャンネルＭＯＳ型電界効果トランジスタＱ３、およびスイッチングドライバ７１８からなる。スイッチ回路７１３がオフとなっているときには、トランジスタＱ２のベース・エミッタ間に接続された抵抗Ｒｓ１によってベース・エミッタ間の電圧がほぼ０〔Ｖ〕となるので、インピーダンス変換回路７１２ｇはオフ状態となっている。一方、負電圧出力ブロック７２ｇにおいて、波形生成回路７２１の定電流源７２５は、ＮチャンネルＭＯＳ型電界効果トランジスタＱ５、ソース抵抗Ｒ２、およびゲートドライバ７２６から構成されている。インピーダンス変換回路７２２ｇは、ＰＮＰ型トランジスタＱ６からなるエミッタフォロワである。そして、スイッチ回路７２３は、ＮチャンネルＭＯＳ型電界効果トランジスタＱ７、およびスイッチングドライバ７２８からなる。スイッチ回路７２３がオフとなっているときには、トランジスタＱ６のベース・エミッタ間に接続された抵抗Ｒｓ２によってベース・エミッタ間の電圧がほぼ０〔Ｖ〕となるので、インピーダンス変換回路７２２ｇはオフ状態となっている。これら正電圧出力ブロック７１ｇおよび負電圧出力ブロック７２ｇは出力端子Ｐで接続されており、負荷ＣL に対する相補対称回路を構成する。
【００６６】
次に正電圧出力ブロック７１ｇを代表に挙げて回路動作を説明する。
制御信号Ｓ１が入力されると、ゲートドライバ７１６は電源電位＋Ｖを基準とした振幅が−１０〔Ｖ〕の信号をトランジスタＱ１のゲートへと出力する。制御信号Ｓ１は同時にスイッチングドライバ７１８へ入力され、それまで０〔Ｖ〕であったドライバ出力が−１０〔Ｖ〕になる。これによりトランジスタＱ３がオフ状態からオン状態へ切り換わり、インピーダンス変換回路７１２ｇへの信号電圧の入力が可能となる。ソース抵抗Ｒ１の抵抗値をｒ１とすると、トランジスタＱ１の閾値電圧が約３〔Ｖ〕なので、トランジスタＱ１のドレインにはＩ＝（１０−３）／ｒ１〔Ａ〕の電流が流れる。この電流値はゲートドライバ７１６の出力電圧とソース抵抗Ｒ１とで定まるので、定電流源７１５はトランジスタＱ１のドレインに接続された負荷の状態に影響されずに動作する。定電流Ｉは容量素子Ｃ１を充電し、トランジスタＱ１と容量素子Ｃ１との接続点には一定勾配のランプ波が発生する。
【００６７】
定電流Ｉで容量素子Ｃ１を充電した場合の勾配ｄＶ／ｄｔは、容量値をｃ１とすると、Ｉ＝ｄＱ／ｄｔ＝ｃ１ｄＶ／ｄｔより、Ｉ／ｃ１となる。具体的には、ｒ１＝７００〔Ω〕、ｃ１＝０．０１〔μＦ〕である場合には、Ｉ＝０．０１〔Ａ〕であるので、ｄＶ／ｄｔ＝１〔Ｖ／μｓ〕の勾配を持つランプ波が発生する。なお、容量素子Ｃ１としては、＋Ｖ以上の耐圧をもち、積層フィルムコンデンサに代表される圧電効果のない素子を使用するのが望ましい。セラミックコンデンサを使用すると、圧電効果のために印加電圧に応じて容量値が変化し、電源電位＋Ｖを変えると勾配が変わる。これに対して圧電効果のない素子を用いれば、電源電位＋Ｖを変えても勾配が変わらないので、調整の手間が省ける。
【００６８】
発生したランプ波は、この時点ではオンとなっているＭＯＳ型電界効果トランジスタＱ３を通ってインピーダンス変換回路７１２ｇのトランジスタＱ２のベースへと印加される。このとき、負荷ＣL に接続されているトランジスタＱ２のエミッタ電位は接地電位である０〔Ｖ〕なので、トランジスタＱ２のベースに印加されたランプ波の電圧が約０．７〔Ｖ〕を越えた時点からトランジスタＱ２がアクティブ状態となり、電流増幅されたランプ波がエミッタから負荷ＣL へ出力される。コレクタ接地されたトランジスタＱ２の出力インピーダンスは入力インピーダンスの１／ｈFE、例えば約１／１００である。
【００６９】
制御信号Ｓ１が入力されてから例えば２００〔μｓ〕が経過した時点で制御信号Ｓ１がノンアクティブになると、定電流源７１５がオフとなるとともに、トランジスタＱ３もオフとなってトランジスタＱ２のベースをランプ波発生回路から切り離す。この時点でトランジスタＱ２は、エミッタが直前の出力電位を保ってはいるもののオフ状態となる。この時点から約５００〔ｎｓ〕〜１〔μｓ〕後に接地回路７３（図５参照）が動作し、出力端子Ｐは強制的に接地電位にクランプされ、負荷ＣL に蓄積されていた電荷が接地回路７３に吸収される。また、容量素子Ｃ１に蓄積されていた電荷は、容量素子Ｃ１がもつ抵抗分を通して徐々に接地ラインへと放電される。この放電時間が１サブフレーム期間より長くなってしまう場合には、図１７に点線で示した抵抗Ｒｇ１を容量素子Ｃ１と並列に接続すればよい。抵抗Ｒｇ１の値があまり小さいと波形生成回路７１１が出力するランプ波が一定勾配の直線状にならず、やや丸みを帯びた指数関数的な波形となってしまうが、この回路ではＲｇ１を１０〔ｋΩ〕以上の値とすることで実用上問題のないランプ波形が得られる。
【００７０】
以上の動作により、ランプ波形出力が得られる。ただし、この実施例の場合には、トランジスタＱ２のベース電流と抵抗Ｒｓ１に流れる電流の影響があるため、出力波形は一定勾配の直線状にはならず、やや丸みを帯びた指数関数的な波形となる。多少の丸みは実用に何ら差し支えない。
【００７１】
インピーダンス変換回路７１２ｇとして採用されたエミッタフォロワは入力信号がない場合にも常にアクティブ状態にあるという特徴を持ち、その出力は交流的には低インピーダンスで接地ラインに繋がっている。言い換えれば、出力端子Ｐが容量値無限大のコンデンサを介して接地ラインに繋がっていると見なすことができる。本実施例では、インピーダンス変換回路７１２ｇを構成するトランジスタＱ２のベース・エミッタ間を抵抗Ｒｓ１で接続するとともに、ランプ波が出力されていない期間には、インピーダンス変換回路７１２ｇの入力（ベース）をスイッチ回路７１３によって波形生成回路７１１の出力から切り離すようにしている。これにより、ランプ波が出力されていない期間においては、トランジスタＱ２のベース・エミッタ間の電位差が抵抗Ｒｓ１によって０〔Ｖ〕に保持され、トランジスタＱ２は完全にオフ状態となる。したがって、出力端子Ｐとってインピーダンス変換回路７１２ｇは１００〔ｐＦ〕程度の微小容量に過ぎない。抵抗Ｒｓ１の値については、小さすぎるとランプ波の直線性が悪くなり、大きすぎるとトランジスタＱ２のオフ状態が不安定になる。本実施例のようにトランジスタＱ２にバイポーラトランジスタを使用した場合には数〔ｋΩ〕〜百数十〔ｋΩ〕の範囲で実用上問題のない出力波形と動作が得られる。トランジスタＱ１としては正の電源電位＋Ｖと負の電源電位−Ｖとの差以上の耐圧が必要なものの、電流容量は１００〔ｍＡ〕もあればよく、例えば２ＳＪ１８１を使用することができる。トランジスタＱ２には少なくとも数百〔ｍＡ〕の電流容量とトランジスタＱ１と同じ耐圧が必要である。トランジスタＱ２として例えば２ＳＣ３８４０を使用することができる。トランジスタＱ３にはトランジスタＱ１と同じ耐圧と電流容量が必要であり、同様に２ＳＪ１８１を使用することができる。
【００７２】
以上の説明は便宜的に正極性側の動作についてのものであったが、負電圧出力ブロック７２ｇも極性が異なるだけで正電圧出力ブロック７１ｇと同様に動作する。具体的に型番の一例を挙げるとすれば、トランジスタＱ５およびトランジスタＱ７として２ＳＫ１１５２を、トランジスタＱ６として２ＳＡ１４８６を使用することができる。Ｒｓ２の抵抗値の範囲についてもＲｓ１と全く同様である。
【００７３】
第７実施例において、定電流源７１５、７２５にＭＯＳ型電界効果トランジスタに代えてバイポーラトランジスタを用いてもよい。その場合、定電流ＩはＩ＝（１０−ＶBE）／ｒ１＝（１０−０．７）／ｒ１〔Ａ〕となる。スイッチ回路７１３、７２３についてもバイポーラトランジスタをスイッチング素子として用いることができる。また、インピーダンス変換回路７１２、７２２を構成するトランジスタＱ２，Ｑ６のベースとスイッチ回路７１３、７２３との間に電流制限抵抗を挿入して動作の最適化を図る変形もある。さらに、制御信号Ｓ１，Ｓ２をそのままスイッチンドライバ７１８、７２８に与える構成に限らず、制御信号Ｓ１，Ｓ２と少しタイミングの異なるスイッチング制御信号を別に供給するようにして、全体の回路動作の最適化を図ってもよい。
【００７４】
〔第８実施例〕
図１９は電圧出力ブロック対の第８例を示す回路図である。第８実施例における正電圧出力ブロック７１ｈおよび負電圧出力ブロック７２ｈの特徴は、インピーダンス変換回路７１２ｈ，７２２ｈがダーリントン接続された複数のトランジスタからなることである。
【００７５】
上述の第７実施例は、微小放電とランプ波による電流とを合計した電流値が数十〔ｍＡ〕以下である負荷ＣL の小さい小型パネル用駆動回路としては、十分にその機能を発揮する。しかし、合計電流が数百〔ｍＡ〕にも達する４２インチサイズまたはそれを越える大型のＰＤＰを駆動する場合には問題が生じてくる。すなわち、電流が大きくなるにつれて、出力電流の変化に対する勾配の変化が大きくなってしまう。この原因はインピーダンス変換回路のベース電流にある。インピーダンス変換回路の出力電流をＩｃとすると、ベースにはＩｂ＝Ｉｃ／ｈFEの電流が流れる。第７実施例の場合にはｈFEが約１００であるため、５０〔ｍＡ〕の出力電流が流れたとき、インピーダンス変換回路に流れ込むベース電流は０．５〔ｍＡ〕となる。一方、ｒ１＝７００〔Ω〕のとき定電流源７１５、７２５はＩ＝１０〔ｍＡ〕の電流を発生している。第７実施例の説明では便宜上この電流すべてで容量素子Ｃ１を充電すると仮定した計算を示したが、実際の充電電流はＩ−Ｉｂであり、具体例では９．５〔ｍＡ〕の電流で充電するのが現実である。したがって、充電電流を１０〔ｍＡ〕にするためには定電流源７１５、７２５の電流を１０．５〔ｍＡ〕にする必要があり、ソース抵抗Ｒ１の抵抗値ｒ１を６６７〔Ω〕としなければならない。インピーダンス変換回路７１２ｈ，７２２ｈの出力電流が５００〔ｍＡ〕となる大型ＰＤＰの駆動では、ベース電流が定電流源７１５，７２５の電流の半分に相当する５〔ｍＡ〕となり、容量素子Ｃ１の充電電流は５〔ｍＡ〕にまで減少してしまう。ｒ１を変更して１５〔ｍＡ〕の電流が流れるようにしたとしても、微小放電が起こっていない状態では出力電流が２５０〔ｍＡ〕になるので、ベース電流は２．５〔ｍＡ〕となり、１２．５〔ｍＡ〕の電流で容量素子Ｃ１を充電することになってしまう。すなわち、ベース電流の値が容量素子Ｃ１の充電電流に比べて無視できない値の場合には、出力電流の変動に伴って勾配一定のランプ波発生のための要である容量素子Ｃ１の充電電流が変化してしまうのである。このような問題を解決するため、第８実施例ではダーリントン接続が採用されている。
【００７６】
ダーリントン接続における電流増幅率は各トランジスタの電流増幅率の積になることが知られている。例えば、インピーダンス変換回路７１２ｂのトランジスタＱ４に２ＳＣ４００２、トランジスタＱ２に２ＳＣ３８４０を使用した場合には、各々のトランジスタＱ４，Ｑ２のｈFEがそれぞれ１００程度であるから、全体での電流増幅率は１００×１００＝１００００となる。したがって、出力電流が５００〔ｍＡ〕の場合のベース電流は０．０５〔ｍＡ〕となり、出力電流が２５０〔ｍＡ〕の場合のベース電流は０．０２５〔ｍＡ〕となる。微小放電の有無によるベース電流の変化は容量素子Ｃ１の充電電流１０〔ｍＡ〕の０．２５％であり、これを無視することができる。また、ダーリントン接続は２段に限定されるものではなく、必要に応じて３段、４段としてもよい。なお第８実施例では、制御信号Ｓ１の非入力時にインピーダンス変換回路７１２ｈをオフ状態にしておくための抵抗Ｒｓ１は、インピーダンス変換回路７１２ｈの入力と出力とを接続するよう配置される。抵抗値の範囲は第７実施例と全く同様である。
【００７７】
負極性側のインピーダンス変換回路７２２ｈにおけるトランジスタＱ８，Ｑ６のダーリントン接続の効果は、正極性側のインピーダンス変換回路７１２ｈと同様である。トランジスタＱ８として２ＳＡ１６９９を、トランジスタＱ６として２ＡＳ１４８６を使用することができる。
【００７８】
第８実施例によれば、第７実施例と比べてインピーダンス変換回路の入力電流の影響が小さくなるので、負荷電流の変化に対するランプ波の勾配の変化がより少なくなる。また、勾配がより直線に近いランプ波出力を得ることができる。
【００７９】
〔第９実施例〕
図２０は電圧出力ブロック対の第９例を示す回路図である。第９実施例における正電圧出力ブロック７１ｉおよび負電圧出力ブロック７２ｉの特徴は、インピーダンス変換回路７１２ｉ，７２２ｉとして電界効果トランジスタＱ１２，Ｑ１６からなるソースフォロワが採用されていることである。第７実施例における波形が鈍る問題はバイポーラトランジスタのベース電流に起因する。電圧制御素子である電界効果トランジスタＱ１２，Ｑ１６によってインピーダンス変換回路７１２ｉ，７２２ｉを構成すれば、ベース電流に起因する問題が解消される。また、電界効果トランジスタはゲート・ソース間の入力インピーダンスがバイポーラトランジスタのベース・エミッタ間の入力インピーダンスに比べて非常に高いため、制御信号Ｓ１，Ｓ２の非入力時にインピーダンス変換回路７１２ｉ，７２２ｉをオフ状態にしておくための抵抗Ｒｓ１，Ｒｓ２の値を、例えば数百〔ｋΩ〕〜数十〔ＭΩ〕といった非常に大きい値にすることができる。
【００８０】
第９実施例では、容量素子Ｃ１を充電することによって発生したランプ波がスイッチ回路７１３，７２３を介してトランジスタＱ１２，Ｑ１６のゲートに入力される。ドレイン接地されたトランジスタＱ１２，Ｑ１６のソースには低インピーダンスのランプ波出力が現れる。第７実施例および第８実施例とは違って、波形生成回路７１１，７２１からスイッチ回路７１３，７２３を通ってインピーダンス変換回路７１２ｉ，７２２ｉへと流れる電流が抵抗Ｒｓ１，Ｒｓ２を流れる電流だけになるため、桁違いに小さな値となる。これにより、容量素子Ｃ１のＱファクターが非常に大きくなり、ランプ波の振幅はほぼ理論どおり直線的に増大する。また、出力電流の大きさが入力側にはほとんど影響を及ぼさないので、出力電流にかかわらず一定勾配のランプ波をＰＤＰ１へと供給することができる。トランジスタＱ１２，Ｑ１６として２ＳＫ２４０５，２ＳＪ４５９を使用することができる。なお、ＭＯＳＦＥＴに限定されるものではなく、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合型ＦＥＴといった他の電圧制御素子を使用してもよい。また、ゲートに抵抗を挿入して不要な振動を抑える変形も可能である。
【００８１】
〔第１０実施例〕
図２１は電圧出力ブロック対の第１０例を示す回路図である。第１０実施例における正電圧出力ブロック７１ｊおよび負電圧出力ブロック７２ｊの特徴は、スイッチ回路７１３とインピーダンス変換回路７１２ｊの入力端との間およびスイッチ回路７２３とインピーダンス変換回路７２２ｊの入力端との間に逆流防止用のダイオードＤ５，Ｄ６が配置されたこと、およびインピーダンス変換回路７１２ｊ，７２２ｊが電源との短絡を防止するダイオードＤ２，Ｄ４を有することである。
【００８２】
上述の第７実施例〜第９実施例では、ランプ波発生のための電源電圧＋Ｖ，−Ｖがサステイン回路６７やスキャン回路６６といった他の駆動回路の電源電圧よりも高いことが前提であった。しかし、パネル構造や駆動回路の構成によっては他の駆動回路の電源電圧の方が高くなる場合がある。本実施例はこれに対処するためのものである。
【００８３】
図２１において破線で示すように、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ７，Ｑ１２，Ｑ１６のドレイン・ソース間には、その素子の極性とは逆向きの寄生ダイオードが必ず形成されている。これはＭＯＳＦＥＴの素子構造に起因する。仮に正電圧出力ブロック７１ｊにおいてダイオードＤ１，Ｄ２が無い場合に出力端子Ｐの電位が電源電位＋Ｖより高くなったとすると、出力端子はＰ→Ｑ１２の経路で電源と短絡されてしまう。また、直接の短絡ではないものの、Ｐ→Ｒｓ１→Ｑ３→Ｑ１の経路で全く無駄な電流が流れたり、Ｐ→Ｒｓ１→Ｑ３→Ｃ１の経路の充放電でコンデンサ電圧が変動したりする。ダイオードＤ１，Ｄ２，Ｄ５はこれらの経路を絶って電源との短絡と無駄な電流の流れを防止する。通常のランプ波発生時においては、ダイオードＤ１，Ｄ２は順方向にバイアスされるため、約０．７〔Ｖ〕の電圧降下があるだけで、回路の動作には何ら影響を及ぼさない。ダイオードＤ１，Ｄ２の耐圧としては、出力端子Ｐの最高電位をＶｍとすれば、Ｖｍ−（＋Ｖ）〔Ｖ〕が必要である。電流容量については、ダイオードＤ１において１００〔ｍＡ〕以上、ダイオードＤ２において数百〔ｍＡ〕以上が必要である。負極性側のブロックも全く同様である。ダイオードＤ１，Ｄ３，Ｄ５，Ｄ６としては１ＮＺ６１を、ダイオードＤ２，Ｄ４としてはＧ１６Ｓを使用することができる。
【００８４】
〔第１１実施例〕
図２２は正電圧出力ブロックの第１１例を示す回路図、図２３は負電圧出力ブロックの第１１例を示す回路図である。第１１実施例における正電圧出力ブロック７１ｋおよび負電圧出力ブロック７２ｋの特徴は、波形生成回路７１１ｋ，７２１ｋの定電流源７１５ｋ，７２５ｋが、フローティング電源を用いない構成のゲートドライバ７１６ｋ，７２６ｋ、および可変抵抗Ｒ１ｋ，Ｒ２ｋを有することである。
【００８５】
図２４に示したゲートドライバ９１２，９２２は、制御信号Ｓ１０，Ｓ２０をフォトカプラで受け、電位的に入力信号と絶縁された振幅約１０〔Ｖ〕の信号を出力する。この構成では、フォトカプラの出力側に接地ラインから絶縁された＋１２〔Ｖ〕と−１２〔Ｖ〕のフローティング電源が必要である。しかし、回路の価格を低減するために、フローティング電源を使用したくないという要望がある。本実施例は、この要望に応えるものである。
【００８６】
正極性側のゲートドライバ７１６ｋは、ロジックレベルの制御信号Ｓ１を約１０〔Ｖ〕の振幅まで反転増幅するパルス増幅器Ｅ１、電位分離のためのカップリングコンデンサＣ３、クランプダイオードＤ５、クランプ抵抗Ｒ３、およびゲート抵抗Ｒ４から構成される。同様に、負極性側においても、ゲートドライバ７２６ｋは、パルス増幅器Ｅ２、カップリングコンデンサＣ４、クランプダイオードＤ６、クランプ抵抗Ｒ５、およびゲート抵抗Ｒ６から構成される。また、定電流源７１５ｋ，７２５ｋにおいて出力電流値を決定するソース抵抗Ｒ１ｋ，Ｒ２ｋは固定でもよいが、この例では電流値を自由に設定できるように可変抵抗とされている。
【００８７】
代表として正極性側の回路動作を説明する。パルス増幅器Ｅ１によって増幅された制御信号Ｓ１がカップリングコンデンサＣ３を介してトランジスタＱ１のゲートに印加される。カップリングコンデンサＣ３、ダイオードＤ５、および抵抗Ｒ３は、時定数Ｃ３×Ｒ３を持つクランプ回路を構成する。この時定数が入力制御信号のパルス幅より十分に大きい場合には、パルス増幅器Ｅ１の出力信号は電源電位＋Ｖを基準として＋Ｖ−１０〔Ｖ〕まで下がるパルス信号となる。なお、ゲート抵抗Ｒ４は数十オームの値を持つ動作安定化のための素子であり、パルス信号の振幅には影響を与えない。例えばカップリングコンデンサＣ３の値＝０．１〔μＦ〕、Ｒ３の値＝２２０〔ｋΩ〕の場合の時定数は２２〔ｍｓ〕となり、制御信号のパルス幅が２００〔μｓ〕の場合でもパルス平坦部の振幅低下（サグ）は１％以下に収まる。パルス増幅器Ｅ１にはＩＣ化されたＴＣ４２３を、ダイオードＤ５には１Ｓ１５８８（小信号ダイオード）を使用すればよい。
ソース抵抗Ｒ１ｋの値をｒ１ｋとすると、トランジスタＱ１の閾値電圧は約３〔Ｖ〕なので、トランジスタＱ１のドレインにはＩ＝（１０−３）／ｒ１ｋ〔Ａ〕の電流が流れる。したがって、ｒ１ｋを可変とすることによりトランジスタＱ１のドレイン電流を自由に設定することができる。
【００８８】
図２３に示す負極性側の構成部品および動作については、信号の極性が反対であることを除いて、正極性側と全く同様である。パルス増幅器Ｅ１に使用したＴＣ４４２３には２つの反転増幅器が集積化されているのでパルス増幅器Ｅ２には残りの半分を使用すればよい。なお、正極性側のゲートドライバ７１６ｋは正極性側のスイッチ回路７１３を駆動するスイッチングドライバとして、負極性側のゲートドライバ７２６ｋは負極性側のスイッチ回路７２３を駆動するスイッチングドライバとしてそのまま使用することができる。
【００８９】
以上の第１〜第１１実施例では、ＧＮＤ電位（０ボルト）を基準に正側と負側とを定めた回路例を挙げたが、ＧＮＤ電位以外の正（＋）または負（−）の電位を基準とし、それよりも高い電位および低い電位のランプ波電圧を出力することも可能である。
【００９０】
（付記１）
表示面を構成するセル群の電荷を均等化するリセット期間に、前記セル群に漸増電圧を印加するプラズマディスプレイパネルの駆動方法であって、
入力インピーダンスよりも出力インピーダンスが低いインピーダンス変換回路に漸増電圧信号を入力し、前記インピーダンス変換回路の出力信号を前記セル群に与える
ことを特徴とするプラズマディスプレイパネルの駆動方法。
【００９１】
（付記２）
プラズマディスプレイパネルに対して、表示面を構成するセル群の電荷を均等化するための漸増電圧を印加する表示駆動装置であって、
容量素子および定電流源を有し、制御信号がアクティブのときに前記容量素子に電流を供給して漸増電圧波形を生成する波形生成回路と、
前記波形発生回路の出力インピーダンスを低減するインピーダンス変換回路と、  前記制御信号がノンアクティブのときに、前記インピーダンス変換回路の入力端子と出力端子とを短絡するスイッチ回路とを有した
ことを特徴とする表示駆動装置。
【００９２】
（付記３）
前記インピーダンス変換回路が、ダーリントン接続された複数のトランジスタからなる
付記２記載の表示駆動装置。
【００９３】
（付記４）
前記インピーダンス変換回路が電圧制御型トランジスタからなる
付記２記載の表示駆動装置。
【００９４】
（付記５）
前記容量素子と前記定電流源との間に逆流防止用のダイオードが設けられた
（付記６）
前記容量素子と前記定電流源との間に抵抗が設けられた
付記２記載の表示駆動装置。
【００９５】
（付記７）
前記制御信号が、当該制御信号を電源電位を変位の基準とした信号に変換するクランプ回路を介して前記定電流源に与えられる
付記２記載の表示駆動装置。
【００９６】
（付記８）
前記定電流源の出力電流値を決める抵抗が可変抵抗である
付記２記載の表示駆動装置。
【００９７】
（付記９）
前記スイッチ回路は、パルストランスを含むスイッチングドライバとそれによりオンオフ制御されるスイッチング素子とを備え、前記パルストランスの一次側には前記制御信号によって変調されたパルス列が入力され、前記パルストランスの２次側出力を全波整流した信号によって前記スイッチング素子が制御される
付記２記載の表示駆動装置。
【００９８】
（付記１０）
前記波形発生回路、前記インピーダンス変換回路、および前記スイッチ回路をそれぞれ１対ずつ備え、対をなす回路が互いに極性の異なる半導体素子を含む相補対称回路を構成し、プラズマディスプレイパネルに対して傾きが正の漸増電圧の印加と傾きが負の漸増電圧の印加とを行う
付記２記載の表示駆動装置。
【００９９】
（付記１１）
プラズマディスプレイパネルに対して、表示面を構成するセル群の電荷を均等化するための漸増電圧を印加する表示駆動装置であって、
容量素子および定電流源を有し、制御信号がアクティブのときに前記容量素子に電流を供給して漸増電圧波形を生成する波形生成回路と、
前記波形生成回路の出力インピーダンスを低減するインピーダンス変換回路と、
前記制御信号がノンアクティブのときに、前記波形生成回路の出力と前記インピーダンス変換回路の入力とを切り離すことにより、前記インピーダンス変換回路をオフ状態とするスイッチ回路とを有した
ことを特徴とする表示駆動装置。
【０１００】
（付記１２）
前記インピーダンス変換回路がその入力端と出力端とを接続する抵抗を有する
付記１１記載の表示駆動装置。
【０１０１】
（付記１３）
前記インピーダンス変換回路がダーリントン接続された複数のトランジスタからなる
付記１１記載の表示駆動装置。
【０１０２】
（付記１４）
前記インピーダンス変換回路が電圧制御型トランジスタからなる
付記１１記載の表示駆動装置。
【０１０３】
（付記１５）
前記スイッチ回路と前記インピーダンス変換回路の入力端との間に逆流防止用のダイオードが設けられた
付記１１記載の表示駆動装置。
【０１０４】
（付記１６）
前記制御信号が、当該制御信号を電源電位を変位の基準とした信号に変換するクランプ回路を介して前記定電流源に与えられる
付記１１記載の表示駆動装置。
【０１０５】
（付記７）
前記定電流源の出力電流値を決める抵抗が可変抵抗である
付記１１記載の表示駆動装置。
【０１０６】
（付記１８）
前記波形生成回路、前記インピーダンス変換回路、および前記スイッチ回路をそれぞれ１対ずつ備え、対をなす回路が互いに極性の異なる半導体素子を含む相補対称回路を構成し、プラズマディスプレイパネルに対して傾きが正の漸増電圧の印加と傾きが負の漸増電圧の印加とを行う
付記１１記載の表示駆動装置。
【０１０７】
【発明の効果】
請求項１ないし請求項９の発明によれば、放電による漸増電圧増加率の低下を防ぐことができ、それによってリセット期間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】ＰＤＰのセル構造の一例を示す図である。
【図３】フレーム分割の概念図である。
【図４】駆動シーケンスの概要を示す電圧波形図である。
【図５】Ｙドライバのリセット回路の構成図である。
【図６】電圧出力ブロック対の第１例の機能構成図である。
【図７】正電圧出力ブロックの第１例を示す回路図である。
【図８】負電圧出力ブロックの第１例を示す回路図である。
【図９】電圧出力ブロック対の第２例を示す回路図である。
【図１０】電圧出力ブロック対の第３例を示す回路図である。
【図１１】電圧出力ブロック対の第４例を示す回路図である。
【図１２】電圧出力ブロック対の第５例を示す回路図である。
【図１３】正電圧出力ブロックの第６例を示す回路図である。
【図１４】負電圧出力ブロックの第６例を示す回路図である。
【図１５】スイッチングドライバの構成例を示す回路図である。
【図１６】電圧出力ブロック対の第７例の機能構成図である。
【図１７】正電圧出力ブロックの第７例を示す回路図である。
【図１８】負電圧出力ブロックの第７例を示す回路図である。
【図１９】電圧出力ブロック対の第８例を示す回路図である。
【図２０】電圧出力ブロック対の第９例を示す回路図である。
【図２１】電圧出力ブロック対の第１０例を示す回路図である。
【図２２】正電圧出力ブロックの第１１例を示す回路図である。
【図２３】負電圧出力ブロックの第１１例を示す回路図である。
【図２４】従来の駆動回路の構成を示す図である。
【図２５】従来における駆動電圧の推移を示す図である。
【符号の説明】
ＴＲ  リセット期間
ＥＳ  表示面
１  ＰＤＰ（プラズマディスプレイパネル）
Ｐｒｘ１，Ｐｒｘ２，Ｐｒｙ１，Ｐｒｙ２  パルス（漸増電圧）
７１２，７１２ｂ，７１２ｃ，７１２ｄ  インピーダンス変換回路
７２２，７２２ｂ，７２２ｃ，７２２ｄ  インピーダンス変換回路
５０  ドライブユニット（表示駆動装置）
Ｃ１，Ｃ２  容量素子
７１５，７２５  定電流源
Ｓ１，Ｓ２  制御信号
７１１，７１１ｅ，７１１ｋ，７２１，７２１ｅ，７２１ｋ  波形生成回路
７１３，７１３ｄ，７２３，７２３ｄ  スイッチ回路
Ｑ２，Ｑ４，Ｑ６，Ｑ８  ダーリントン接続されたトランジスタ
Ｑ１２，Ｑ１６  ＭＯＳＦＥＴ（電圧制御型トランジスタ）
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６  逆流防止用のダイオード
Ｒｓ１，Ｒｓ２，Ｒｇ１，Ｒｇ２  抵抗
７１６，７２６  ゲートドライバ（クランプ回路）
Ｒ１ｅ，Ｒ２ｅ，Ｒ１ｋ，Ｒ２ｋ  可変抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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