(57)【特許請求の範囲】
【請求項１】
メモリセルのデータ状態を判定する際に参照されるリファレンスセルを備える記憶装置であって、
前記リファレンスセルの設定参照データ状態における下限状態を提供する第１参照部と、
上限状態を提供する第２参照部と、
前記リファレンスセルの参照データ状態を、前記下限状態および前記上限状態と比較する比較部と、
前記参照データ状態を前記設定参照データ状態に調整する制御部とを備え、
前記制御部は、前記比較部により前記リファレンスセルが前記下限状態と前記上限状態の間の状態を越えて調整されたと判定されることに応じて、前記リファレンスセルを初期化した上で、前記リファレンスセルに印加される調整バイアスを緩和して、再度、調整を行うことを特徴とする記憶装置。
【請求項３】
前記メモリセルおよび前記リファレンスセルは、不揮発性トランジスタを備え、
前記設定参照データ状態は、所定電圧バイアスが印加された際に前記不揮発性トランジスタに流れる電流の許容電流範囲により定められ、
前記下限および上限状態とは、前記許容電流範囲における下限電流および上限電流であることを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記第１／第２参照部は、前記下限／上限電流を流す抵抗素子を備えることを特徴とする請求項３に記載の記憶装置。
【請求項５】
前記抵抗素子にベリファイ読出電圧を印加する電圧印加部を備えることを特徴とする請求項４に記載の記憶装置。
【請求項６】
複数ビット構成のバイアス制御信号に応じて制御され、前記所定電圧バイアス、および前記参照データ状態を調整する際に前記不揮発性トランジスタに印加される調整電圧バイアスを出力するバイアス電圧制御部を備えることを特徴とする請求項３に記載の記憶装置。
【請求項７】
前記バイアス電圧制御部は、ラダー抵抗網を備えることを特徴とする請求項６に記載の記憶装置。
【請求項８】
前記バイアス制御信号を出力して、前記不揮発性トランジスタに前記所定電圧バイアスを印加した際に流れる電流を、前記許容電流範囲に調整する制御部を備え、
前記制御部は、前記比較部により前記不揮発性トランジスタが前記許容電流範囲を越えて調整されたと判定されることに応じて、前記不揮発性トランジスタを初期化した上で、前記バイアス制御信号を更新して前記調整電圧バイアスの電圧値を低減し、再度、調整を行うことを特徴とする請求項６に記載の記憶装置。
【請求項９】
前記不揮発性トランジスタの前記許容電流範囲への調整は、前記不揮発性トランジスタの消去動作による初期化、およびプログラム動作により行われることを特徴とする請求項８に記載の記憶装置。
【請求項１０】
前記消去動作は、前記所定電圧バイアスが印加された前記不揮発性トランジスタが流す電流が、前記上限電流に比して大なることをもって完了と判定され、
前記プログラム動作は、前記所定電圧バイアスが印加された前記不揮発性トランジスタが流す電流が、前記下限電流と前記上限電流との間にあることをもって完了と判定されることを特徴とする請求項９に記載の記憶装置。
【請求項１１】
前記プログラム動作は、前記所定電圧バイアスが印加された前記不揮発性トランジスタが流す電流が、前記下限電流に比して小なることをもってオーバープログラム状態と判定され、
前記消去動作を経て、プログラム電圧が低減されて、再度、前記プログラム動作が行われることを特徴とする請求項９に記載の記憶装置。
【請求項１２】
メモリセルのデータ状態を判定する際に参照されるリファレンスセルを備える記憶装置のリファレンスセル調整方法であって、
前記リファレンスセルの参照データ状態を、該リファレンスセルの設定参照データ状態における下限状態と比較するステップと、
前記参照データ状態を、前記設定参照データ状態における上限状態と比較するステップとを有し、
前記リファレンスセルを前記設定参照データ状態に調整するにあたり、
前記リファレンスセルに調整バイアスを印加するステップと、
前記比較するステップにより、前記調整バイアスを印加する前記ステップに応じて調整された前記参照データ状態が前記下限状態と前記上限状態の間の状態を越えている場合に、
前記調整バイアスを緩和するステップと、
前記リファレンスセルを初期化するステップと、
前記初期化するステップの後、前記リファレンスセルに、緩和された前記調整バイアスを印加するステップと、
を有することを特徴とする記憶装置のリファレンスセル調整方法。
【請求項１４】
前記メモリセルおよび前記リファレンスセルは、不揮発性トランジスタを備え、
前記設定参照データ状態は、ゲート端子に所定電圧バイアスが印加された際に前記不揮発性トランジスタが流す電流の許容電流範囲により定められ、
前記下限および上限状態とは、前記許容電流範囲における下限電流および上限電流であることを特徴とする請求項１２に記載の記憶装置のリファレンスセル調整方法。
【請求項１５】
前記所定電圧バイアス、および前記不揮発性トランジスタの調整の際に印加される調整電圧バイアスを、複数ビット構成のバイアス制御信号に応じて制御するステップを有することを特徴とする請求項１４に記載の記憶装置のリファレンスセル調整方法。
【請求項１６】
前記所定電圧バイアスが印加された前記不揮発性トランジスタが流す電流を、前記許容電流範囲に調整するにあたり、
前記不揮発性トランジスタに調整電圧バイアスを印加するステップと、
前記比較するステップにより、前記調整電圧バイアスを印加する前記ステップに応じて調整された前記不揮発性トランジスタが前記許容電流範囲を越えている場合に、前記調整電圧バイアスを緩和するステップと、
前記比較するステップにより、前記調整電圧バイアスを印加する前記ステップに応じて調整された前記不揮発性トランジスタが前記許容電流範囲を越えている場合に、前記不揮発性トランジスタを初期化するステップと、
前記初期化するステップの後、前記不揮発性トランジスタに、緩和された前記調整電圧バイアスを印加するステップと、
を有することを特徴とする請求項１４に記載の記憶装置のリファレンスセル調整方法。
【請求項１７】
前記調整電圧バイアスを印加する前記ステップ、および緩和された前記調整電圧バイアスを印加する前記ステップは、プログラム動作であり、
前記不揮発性トランジスタを初期化する前記ステップは、消去動作であることを特徴とする請求項１６に記載の記憶装置のリファレンスセル調整方法。
【請求項１８】
前記消去動作は、前記所定電圧バイアスが印加された前記不揮発性トランジスタの流す電流が、前記上限電流に比して大なることをもって完了と判定され、
前記プログラム動作は、前記所定電圧バイアスが印加された前記不揮発性トランジスタの流す電流が、前記下限電流と前記上限電流との間にあることをもって完了と判定されることを特徴とする請求項１７に記載の記憶装置のリファレンスセル調整方法。
【請求項１９】
前記調整電圧バイアスを印加する前記ステップに応じて調整された前記不揮発性トランジスタが前記許容電流範囲を越えている場合とは、前記所定電圧バイアスが印加された前記不揮発性トランジスタの流す電流が、前記下限電流に比して小なる場合であることを特徴とする請求項１７に記載の記憶装置のリファレンスセル調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルのデータ状態を検出する精度のよいリファレンスセルを備える記憶装置、および記憶装置のリファレンスセル調整方法に関するものである。
【背景技術】
【０００２】
記憶装置では、メモリセルのデータ状態を検出するためにリファレンスセルを備える場合がある。例えば、不揮発性記憶装置では、消去動作／プログラム動作等が行なわれるメモリセルのベリファイ動作や、記憶されているデータの読み出し動作において、メモリセルおよびリファレンスセルに流れる電流の大小を比較することによりメモリセルのデータ状態の検出が行なわれる。リファレンスセルに備えられている不揮発性トランジスタの閾値電圧は、適正な値に調整されていることが必要である。
【０００３】
従来は、外部のメモリテスタ装置により制御されることで、リファレンスセルの調整が行なわれてきた。例えば、バイアス印加されたリファレンスセルの不揮発性トランジスタが流す電流を計測し、所定の電流値が検出されるように、印加バイアスを調整し、閾値電圧等が適正な状態に調整されるものである。
【０００４】
近年、いわゆるビルトインセルフテスト（以下、ＢＩＳＴと略記する）なる機能を備える記憶装置が提案されてきている。大規模・高集積化されたメモリセルの試験を内蔵の制御回路により自立的に行なう自動診断機能を備えた記憶装置である。ＢＩＳＴ機能を備える記憶装置では、メモリセルの試験に際してメモリテスタ装置は不要となる。このため、リファレンスセルの調整に関しても、内蔵の制御回路により自動調整される必要がある。
【０００５】
ここで、特許文献１では、コアセルをプログラミングする方法が開示されている。プログラム段階を数段設け、選択されたプログラミング段階が合格したとき、プログラミング条件が弱められた次のプログラミング段階へ進む。この処理が繰り返され、最後の段階のプログラミングが検証されることにより、コアセルがプログラムされる方法である。
【０００６】
【特許文献１】
特開２００３−３２３７９３号公報
発明の開示
発明が解決しようとする課題
［０００７］
上記特許文献１では、プログラム条件を段階的に弱めてプログラミングを繰り返すことにより、プログラムされた度合いに応じてプログラミング条件を弱めて、コアセルが過度なプログラム状態にならないことを意図したものではある。
［０００８］
しかしながら、プログラミング条件を段階に弱めていくとしても、各段階でのプログラミング条件が最適化されていない場合、また、プログラミング条件が最適化されているとしても、製造ばらつき等により、コアセルごとにあるいは記憶装置間で、プログラムされる状態が異なることも考えられる。特許文献１では、プログラミングの検証は規定の閾値電圧に到達したか否かで判断される。最後のプログラミングによりコアセルの閾値電圧が目標閾値電圧を上回ることは検出できても、目標閾値電圧を上回る程度を検出することはできず、プログラミングが完了したコアセルの閾値電圧を精度よく制御することができない。コアセルのオーバープログラムの程度を制御することができず、コアセルのプログラム状態におけるばらつきが発生してしまい問題である。
課題を解決するための手段
［０００９］
本発明は前記背景技術に鑑みなされたものであり、リファレンスセルの参照データ状態を調整するにあたり、下限状態と上限状態とを含めた複数の参照状態を備えて、リファレンスセルの参照データ状態を確認することにより、リファレンスセルの参照データ状態を精度よく調整することが可能な記憶装置、および記憶装置のリファレンスセル調整方法を提供することを目的とする。
［００１０］
前記目的を達成するためになされた本発明の記憶装置は、メモリセルのデータ状態を判定する際に参照されるリファレンスセルを備える記憶装置であって、リファレンスセルの設定参照データ状態における下限状態を提供する第１参照部と、上限状態を提供する第２参照部と、リファレンスセルの参照データ状態を、下限状態および上限状態と比較する比較部と、参照データ状態を設定参照データ状態に調整する制御部とを備え、制御部は、比較部によりリファレンスセルが下限状態と上限状態の間の状態を越えて調整されたと判定されることに応じて、リファレンスセルを初期化した上で、リファレンスセルに印加される調整バイアスを緩和して、再度、調整を行うことを特徴とする。
［００１１］
本発明の記憶装置では、リファレンスセルの参照データ状態を設定参照データ状態に調整する際、第１参照部により提供される下限状態、および第２参照部により提供される上限状態と、リファレンスセルの参照データ状態とを、比較部により比較する。また、制御部により参照データ状態を設定参照データ状態に調整する。そして、制御部は、比較部によりリファレンスセルが下限状態と上限状態の間の状態を越えて調整されたと判定されることに応じて、リファレンスセルを初期化した上で、リファレンスセルに印加される調整バイアスを緩和して、再度、調整を行う。
［００１２］
また、本発明の記憶装置のリファレンスセル調整方法は、メモリセルのデータ状態を判定する際に参照されるリファレンスセルを備える記憶装置のリファレンスセル調整方法であって、リファレンスセルの参照データ状態を、リファレンスセルの設定参照データ状態における下限状態と比較するステップと、参照データ状態を、設定参照データ状態における上限状態と比較するステップとを有し、リファレンスセルを設定参照データ状態に調整するにあたり、リファレンスセルに調整バイアスを印加するステップと、比較するステップにより、調整バイアスを印加するステップに応じて調整された参照データ状態が下限状態と上限状態の間の状態を越えている場合に、調整バイアスを緩和するステップと、リファレンスセルを初期化するステップと、初期化するステップの後、リファレンスセルに、緩和された調整バイアスを印加するステップと、を有することを特徴とする。
［００１３］
本発明の記憶装置のリファレンスセル調整方法では、リファレンスセルの参照データ状態を設定参照データ状態に調整する際、リファレンスセルの参照データ状態を、設定参照データ状態における下限状態と比較すると共に、設定参照データ状態における上限状態と比較する。そして、リファレンスセルを設定参照データ状態に調整するにあたり、リファレンスセルに調整バイアスを印加し、比較により、調整バイアスを印加する前記ステップに応じて調整された前記参照データ状態が前記下限状態と上限状態の間の状態を越えている場合に、調整バイアスを緩和して、リファレンスセルを初期化した後、リファレンスセルに、緩和された調整バイアスを印加する。
発明の効果
［００１４］
本発明によれば、リファレンスセルの参照データ状態を調整するに当たり、設定参照データ状態の、下限状態および上限状態を共に把握し、参照データ状態が上／下限状態の間に調整されたか否かを確認することができる。そして、リファレンスセルが下限状態と上限状態の間の状態を越えて調整されたと判定されることに応じて、リファレンスセルを初期化した上で、リファレンスセルに印加される調整バイアスを緩和して、再度、調整を行うことができる。
［００１５］
また、リファレンスセルの調整条件が最適化されていない場合や、リファレンスセル等の製造ばらつき等により調整される状態が異なる場合にも、リファレンスセルの参照データ状態を、精度よく設定参照データ状態に調整することができ、リファレンスセルの参照データ状態のばらつきを低減することができる。
【図面の簡単な説明】
［００１６］
［図１］実施形態として例示された、不揮発性記憶装置のリファレンスセルを調整する回路ブロックである。
［図２］ゲートバイアス電圧制御回路の回路図である。
［図３］バイアス制御信号（ＲＥＧ（５：０））に応じてゲートバイアス電圧制御回路から出力されるバイアス電圧を示す図である。
［図４］リファレンスセルに備えられる不揮発性トランジスタの断面図である。
［図５］各動作モードにおいて、リファレンスセルへのバイアス電圧の印加状態を示す図である。
［図６］第１／第２参照部の回路図である。
【図７】センスアンプの回路図である。
【図８】リファレンスセルの状態と比較結果信号（ＲＥＦＯＰ、ＲＥＦＥＲ）との関係を示す図である。
【図９】リファレンスセルの調整方法を示すフロー図である。
【図１０】リファレンスセルの調整動作を示すタイミングチャートである。
【符号の説明】
【００１７】
１      制御回路
３      ゲートバイアス電圧制御回路
５      正電圧生成回路
７      負電圧生成回路
９、１３      セレクタ
１１      リファレンスセル
１９、２１、２３      センスアンプ
２５、２７      比較器
ＢＵＦ      バッファ回路
ＤＢＨ      上限電流バス
ＤＢＬ      下限電流バス
ＬＳ      レベルシフター
ＲＡ      ラダー抵抗網
ＬＯ、ＨＯ、ＲＥＦＯ      増幅信号
ＲＥＦ＿ＥＲ      消去動作指令
ＲＥＦ＿ＰＧＭ      プログラム動作指令
ＲＥＦＥＰ、ＲＥＦＯＰ      比較結果信号
ＲＥＧ（５：０）      バイアス制御信号
ＳＥＬ      選択信号
ＥＲ      消去状態
Ｏ＿ＰＧＭ      オーバープログラム状態
ＰＧＭ      プログラム状態
【発明を実施するための最良の形態】
【００１８】
以下、本発明の記憶装置、および記憶装置のリファレンスセル調整方法について具体化した実施形態を、図１乃至図１０に基づき図面を参照しつつ詳細に説明する。
【００１９】
実施形態では、記憶装置として、フローティングゲートを有する不揮発性トランジスタを備えてメモリセルが構成される不揮発性記憶装置を例に説明する。いわゆるフラッシュメモリと称されるタイプの記憶装置である。フローティングゲートへの電荷の注入・放出によりフローティングゲートに蓄積される電荷量に応じて、その閾値の違いによりデータが記憶される。フローティングゲートにおける電荷の蓄積状態、即ちデータ状態は、リファレンスセルに格納されている設定参照データ状態との比較により行なわれる。リファレンスセルは、メモリセルの不揮発性トランジスタと同一構成の不揮発性トランジスタを備えており、フローティングゲートには予め定められた電荷量が蓄積される。
【００２０】
比較動作は、メモリセルおよびリファレンスセルの各々の不揮発性トランジスタに、同一バイアスを印加した際に、双方の不揮発性トランジスタが流す電流を比較することにより行なわれる。いわゆるベリファイ動作である。ベリファイ動作に使われるリファレンスセルには、消去用、プログラム用、ソフトプログラム用、過消去是正用、読み出し用等がある。各々のベリファイ動作に対して専用の設定参照データ状態が格納されているリファレンスセルを備えて、ベリファイ動作が行なわれる。
【００２１】
図１の回路ブロック図は、不揮発性記憶装置のうち、リファレンスセルを調整する回路部分である。リファレンスセル１１は、上述したように、消去状態、プログラム状態、ソフトプログラム状態、過消去是正状態、読み出し状態（ベリファイ状態）等ごとに備えられている。または、記憶装置が複数のバンクを有して構成されている場合、バンクごとにリファレンスセル１１を備えることも考えられる。ベリファイ動作により所定電圧バイアスが印加されることに応じて、リファレンスセルの不揮発性トランジスタ（図４、参照）が流す電流を、同バイアスが印加されるメモリセル（不図示）の不揮発性トランジスタの流す電流と比較する。これにより、メモリセルにおけるデータ状態が検出される。
【００２２】
個々のリファレンスセル１１を調整するために、セレクタ９、１３によりリファレンスセル１１が選択される。セレクタ９、１３による選択動作は、後述する制御回路１から出力される選択信号ＳＥＬに応じて行なわれる。選択されたリファレンスセル１１ごとに参照データ状態の調整が行なわれる。参照データ状態の調整は、後述するように、リファレンスセル１１に備えられている不揮発性トランジスタのフローティングゲートへの電荷の蓄積により行なわれる。
【００２３】
調整動作を制御する制御回路１は、各種の制御信号を出力すると共に、調整結果のフィードバックを受ける。制御回路１は、図９において後述する予め定められた調整手順に従い、リファレンスセル１１を設定参照データ状態に調整する。ここで、制御回路１とは、例えば、ＢＩＳＴ制御回路である。ＢＩＳＴによる自動診断機能にリファレンスセルの参照データ状態の調整機能を含ませる場合である。これにより、ＢＩＳＴによるメモリセルの試験に先立ち、メモリセルにおけるデータ状態を検出するためのリファレンスセル１１を設定参照データ状態に調整することができる。
【００２４】
制御回路１は、セレクタ９、１３の他、ゲートバイアス電圧制御回路３、正電圧生成回路５、および負電圧生成回路７を制御する。また、ベリファイ用のセンスアンプ１９、２１、２３を制御する。
【００２５】
ゲートバイアス電圧制御回路３は、プログラム動作時およびベリファイ動作（読み出し動作）時に、リファレンスセル１１のゲート元端子ＲＥＦ＿Ｇに印加される、調整電圧バイアス（プログラム動作時）または所定電圧バイアス（ベリファイ動作時）を出力する。制御回路１からのイネーブル信号ＥＮにより活性化する。そして、６ビット構成のバイアス制御信号ＲＥＧ（５：０）に応じて、調整電圧バイアスまたは所定電圧バイアスが可変に制御される。
【００２６】
正電圧生成回路５は、リファレンスセル１１のドレイン元端子ＲＥＦ＿Ｄおよびウェル元端子ＲＥＦ＿ＷＬに正電圧のバイアスを供給する。制御回路１からの消去動作指令ＲＥＦ＿ＥＲに応じて、ウェル元端子ＲＥＦ＿ＷＬに正電圧のバイアスを供給し、制御回路１からのプログラム動作指令ＲＥＦ＿ＰＧＭに応じて、ドレイン元端子ＲＥＦ＿Ｄに正電圧のバイアスを供給する。
【００２７】
負電圧生成回路７は、リファレンスセル１１の負電源元端子ＲＥＦ＿Ｎに負電圧のバイアスを供給する。制御回路１からの消去動作指令ＲＥＦ＿ＥＲに応じて、負電源元端子ＲＥＦ＿Ｎに負電圧のバイアスを供給する。このとき、負電源元端子ＲＥＦ＿Ｎは、不図示の制御回路により、リファレンスセルのゲート端子（Ｇ）に接続される。消去動作時、リファレンスセル１１のゲート端子（Ｇ）は負電圧にバイアスされる。
【００２８】
ゲートバイアス電圧制御回路３に接続されているゲート元端子ＲＥＦ＿Ｇ、正電圧生成回路５に接続されているドレイン元端子ＲＥＦ＿Ｄおよびウェル元端子ＲＥＦ＿ＷＬ、および負電圧生成回路７に接続されている負電源元端子ＲＥＦ＿Ｎは、セレクタ９において、選択されたリファレンスセル１１の、ゲート端子（Ｇ）、ドレイン端子（Ｄ）、およびウェル端子（ＷＬ）に、各々接続される。
【００２９】
セレクタ９により電圧バイアスを印加するために選択されたリファレンスセル１１は、セレクタ１３を介して、リファレンスセル用のデータバスＲＥＦ＿ＤＢに接続される。ベリファイ動作時、バイアス印加されたリファレンスセル１１から読み出されたデータ電流が、セレクタ１３を介してデータバスＲＥＦ＿ＤＢに流れる。データバスＲＥＦ＿ＤＢは、センスアンプ１９の入力端子（Ｉ）に接続されている。センスアンプ１９は、制御回路１から出力されるベリファイ制御信号ＲＥＦ＿Ｖがイネーブル端子（ＥＮ）に入力され、ベリファイ制御信号ＲＥＦ＿Ｖに応じてデータ電流が増幅される。増幅されたデータ電流は、電圧変換された上で増幅信号ＲＥＦＯとして出力される。
【００３０】
具体的には、データバスＲＥＦ＿ＤＢは、リファレンスセル１１に備えられている不揮発性トランジスタのドレイン端子に接続される。後述するように、センスアンプ１９の入力端子（Ｉ）はベリファイ読出電圧に維持され、リファレンスセル１１の不揮発性トランジスタのドレイン端子に印加される。ゲートバイアス電圧制御回路３から出力されゲート端子にバイアスされる所定電圧バイアスと共に、不揮発性トランジスタに格納されている参照データ状態である蓄積電荷量に応じて、データバスＲＥＦ＿ＤＢに流れる電流が決定される。
【００３１】
第１および第２参照部１５、１７はリファレンスセル１１のベリファイ動作に使用される。リファレンスセル１１に格納されている参照データ状態が、設定参照データ状態にあるか否かを検出する。第１参照部１５は設定参照データ状態の下限状態を提供し、第２参照部１７は設定参照データ状態の上限状態を提供する。ここで、リファレンスセル１１の設定参照データ状態とは、リファレンスセル１１に備えられている不揮発性トランジスタに、所定電圧バイアスおよびベリファイ読出電圧を印加した際に、不揮発性トランジスタに流れる許容電流範囲として定められる。第１参照部１５が提供する下限状態は許容電流範囲の下限電流を提供し、第２参照部１７が提供する上限状態は許容電流範囲の上限電流を提供する。各々、下限電流バスＤＢＬ、上限電流バスＤＢＨを介して、センスアンプ２１、２３の入力端子（Ｉ）に入力される。センスアンプ２１、２３は、センスアンプ１９と同様に、制御回路１から出力されるベリファイ制御信号ＲＥＦ＿Ｖがイネーブル端子（ＥＮ）に入力される。ベリファイ制御信号ＲＥＦ＿Ｖに応じて、入力端子（Ｉ）に入力された下／上限電流が増幅される。増幅された下／上限電流は、電圧変換された上で、増幅信号ＬＯ、ＨＯとして出力される。
［００３２］
センスアンプ１９から出力される、リファレンスセル１１の参照データ状態を示す増幅信号ＲＥＦＯは、下限電流に応じた増幅信号ＬＯおよび上限電流に応じた増幅信号ＨＯと比較される。増幅信号ＲＥＦＯは、比較器２５の反転入力端子および比較器２７の非反転入力端子に入力される。増幅信号ＬＯ、ＨＯは、各々、比較器２５の非反転入力端子、比較器２７の反転入力端子に入力される。
［００３３］
比較器２５、２７の比較結果信号ＲＥＦＯＰ、ＲＥＦＥＲは、制御回路１にフィードバックされる。制御回路１では、比較結果信号ＲＥＦＯＰ、ＲＥＦＥＲに応じて、リファレンスセル１１の調整動作を行なう。
［００３４］
図２は、ゲートバイアス電圧制御回路３の回路例である。ラダー抵抗網ＲＡと、ラダー抵抗網ＲＡの各入力端子Ｐ０ないしＰ５に接続されるレベルシフターＬＳと、ラダー抵抗網ＲＡの両端端子を接地電位に接続するＮＭＯＳトランジスタＭＮ１、ＭＮ２と、ラダー抵抗網ＲＡの出力端子Ｘを受けるバッファ回路ＢＵＦとを備えている。また、レベルシフターＬＳは、イネーブル信号ＥＮをレベルシフトしてＮＭＯＳトランジスタＭＮ１、ＭＮ２に出力する。
［００３５］
レベルシフターＬＳは、バイアス制御信号ＲＥＧ（５：０）、およびイネーブル信号ＥＮのハイレベル電圧を、制御回路１に供給されている電源電圧から高位電圧ＶＨにレベル変換をする。変換された６ビットの信号は、ラダー抵抗網ＲＡの入力端子Ｐ０乃至Ｐ５に入力される。
［００３６］
ラダー抵抗網ＲＡでは、入力端子Ｐ０乃至Ｐ５は、抵抗値２Ｒの抵抗素子を介して、抵抗値Ｒの抵抗素子が直列接続されている各接続点に接続されている。抵抗値Ｒの抵抗素子が直列接続されている両端は、抵抗値２Ｒの抵抗素子を介してＮＭＯＳトランジスタＭＮ１、ＭＮ２が接続されている。ＮＭＯＳトランジスタの他端子はソース端子として接地電位に接続されている。また、入力端子Ｐ５が接続されている抵抗値２Ｒの抵抗素子の他端が出力端子Ｘである。ここで、バイアス制御信号ＲＥＧ（５：０）は、バイアス制御信号ＲＥＧ（０）がＬＳＢであり、バイアス制御信号ＲＥＧ（５）がＭＳＢである。
【００３７】
図３は、バイアス制御信号ＲＥＧ（５：０）に応じて制御され、ゲートバイアス電圧制御回路３から出力されるバイアス電圧Ｖ（ＲＥＦ＿Ｇ）を示す。図から明らかなように、６ビット信号であるバイアス制御信号ＲＥＧ（５：０）の増減に応じてバイアス電圧Ｖ（ＲＥＦ＿Ｇ）が増減する。
【００３８】
バイアス制御信号ＲＥＧ（５：０）が全てローレベルである場合、図２におけるラダー抵抗網ＲＡの入力端子Ｐ０乃至Ｐ５は全て接地電位（０Ｖ）となる。このとき、ＮＭＯＳトランジスタＭＮ１、ＭＮ２も導通状態にあり、ラダー抵抗網ＲＡにおける直列接続の抵抗素子の両端端子も接地電位（０Ｖ）である。従って、出力端子Ｘとして接地電位が出力される。最小のバイアス電圧Ｖ（ＲＥＦ＿Ｇ）である０Ｖが出力される。
【００３９】
バイアス制御信号ＲＥＧ（５：０）が全てハイレベルである場合、図２におけるラダー抵抗網ＲＡの入力端子Ｐ０乃至Ｐ５は全て高位電圧ＶＨとなる。一方、直列接続の抵抗素子の両端端子は接地電位（０Ｖ）である。電気回路網の理論により出力端子Ｘの電圧値を導出すれば、高位電圧ＶＨの略２／３の電圧（（２／３）ＶＨ）となることが導かれる。
【００４０】
バイアス制御信号ＲＥＧ（５：０）が全てローレベルの場合を越えて全てハイレベルに至るまでの各段階においては、ラダー抵抗網により、（２／３）ＶＨの電圧を分圧した電圧が出力端子Ｘから出力される。各バイアス制御信号ＲＥＧ（５：０）に対する分圧値は図３に示すとおりである。
【００４１】
図４は、リファレンスセル１１に備えられている不揮発性トランジスタである。Ｐウェル上にＮ＋拡散領域を備えて、ソース端子（Ｓ）およびドレイン端子（Ｄ）を構成する。ソース端子（Ｓ）およびドレイン端子（Ｄ）間には、ゲート酸化膜（不図示）を挟んでフローティングゲート（ＦＧ）、更にコントロールゲート（ＣＧ）が積層されている。コントロールゲート（ＣＧ）がゲート端子（Ｇ）である。また、Ｐウェルは、Ｐ＋拡散層を介してウェル端子（ＷＬ）に接続されている。
【００４２】
図５に、各動作において各端子に印加されるバイアス条件を示す。消去動作については、チャネル消去の場合を例示する。ゲート端子（Ｇ）には負電圧Ｖ（ＲＥＦ＿Ｎ）が印加される。負電圧生成回路７（図１）により生成される負電圧である。ソース端子（Ｓ）およびドレイン端子（Ｄ）はフローティング状態とされる。ウェル端子（ＷＬ）には正電圧Ｖ（ＲＥＦ＿ＷＬ）が印加される。正電圧生成回路５（図１）により生成される正電圧である。
【００４３】
プログラム動作では、ゲート端子（Ｇ）には正電圧Ｖ（ＲＥＦ＿Ｇ）が印加される。ゲートバイアス電圧制御回路３（図１）により生成される正電圧である。ソース端子（Ｓ）は接地電位に維持され、ドレイン端子（Ｄ）には正電圧Ｖ（ＲＥＦ＿Ｄ）が印加される。正電圧生成回路５（図１）により生成される正電圧である。ウェル端子（ＷＬ）は接地電位とされる。この場合の正電圧Ｖ（ＲＥＦ＿Ｇ）が、ゲートバイアス電圧制御回路３から出力される調整電圧バイアスであり、バイアス制御信号ＲＥＧ（５：０）に応じて可変に制御される。リファレンスセル１１のプログラム動作時のゲートバイアス電圧を可変としてプログラム動作に係る電圧ストレスを制御することができる。
【００４４】
ベリファイ動作では、ゲート端子（Ｇ）には正電圧Ｖ（ＲＤ）が印加される。ゲートバイアス電圧制御回路３（図１）により生成される正電圧である。ソース端子（Ｓ）は接地電位に維持され、ドレイン端子（Ｄ）には正電圧Ｖ（ＲＥＦ＿ＤＢ）が印加される。後述するセンスアンプ（図７）において印加されるベリファイ読出電圧である。ウェル端子（ＷＬ）は接地電位とされる。ここで、正電圧Ｖ（ＲＤ）は、所定のバイアス制御信号ＲＥＧ（５：０）に応じて制御されゲートバイアス電圧制御回路３から出力される所定電圧バイアスである。
【００４５】
図６は、第１および第２参照部１５、１７の回路例である。抵抗素子を備えて構成されている。抵抗素子の一端子は接地電位に接続され、他端子は下限電流バスＤＢＬ／上限電流バスＤＢＨに接続されている。後述するようにセンスアンプ２１、２３により、下限電流バスＤＢＬおよび上限電流バスＤＢＨは所定電圧とされるため、抵抗素子が有する抵抗値ＲＬ／ＲＨに応じて、下限電流バスＤＢＬおよび上限電流バスＤＢＨに流れる電流値が確定する。下限電流を出力する第１参照部１５の抵抗素子が有する抵抗値ＲＬに比して、上限電流を出力する第２参照部１７の抵抗素子が有する抵抗値ＲＨは、小さく設定されている（ＲＨ＜ＲＬ）。
【００４６】
図７はセンスアンプ１９、２１、２３の回路例である。入力端子（Ｉ）は、ＮＭＯＳトランジスタＭＮ４のゲート端子に接続されている。イネーブル端子（ＥＮ）は、インバータゲートＩ１の入力端子に接続されている。インバータゲートＩ１の出力端子は、ＮＭＯＳトランジスタＭＮ３、およびＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート端子に接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース端子は電源電圧ＶＣＣに接続され、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソース端子は接地電位に接続されている。
【００４７】
ＰＭＯＳトランジスタＭＰ１のドレイン端子は、抵抗素子Ｒ１を介して出力端子（Ｏ）に接続されると共に、ＮＭＯＳトランジスタＭＮ５のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ５のソース端子は、入力端子（Ｉ）に接続されると共に、ＮＭＯＳトランジスタＭＮ３のドレイン端子に接続されている。
【００４８】
ＰＭＯＳトランジスタＭＰ２のドレイン端子は、ＮＭＯＳトランジスタＭＮ６を介してＮＭＯＳトランジスタＭＮ５のゲート端子に接続されていると共に、ＮＭＯＳトランジスタＭＮ４のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ６のゲート端子は、電源電圧ＶＣＣに接続されている。
【００４９】
センスアンプの動作について説明する。イネーブル端子（ＥＮ）にハイレベルのベリファイ制御信号ＲＥＦ＿Ｖが入力されることにより増幅動作が開始される。インバータゲートＩ１を介してローレベル信号が、ＮＭＯＳトランジスタＭＮ３、およびＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート端子に供給され、ＮＭＯＳトランジスタＭＮ３を非導通状態に、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を導通状態とする。
【００５０】
導通状態のＰＭＯＳトランジスタＭＰ２により、ＮＭＯＳトランジスタＭＮ６を介してＮＭＯＳトランジスタＭＮ５のゲート端子に高位電圧レベルが印加され、ＮＭＯＳトランジスタＭＮ５が導通状態となる。導通状態のＰＭＯＳトランジスタＭＰ１から、抵抗素子Ｒ１、ＮＭＯＳトランジスタＭＮ５を経て、入力端子（Ｉ）、およびデータバスＲＥＦ＿ＤＢあるいは下／上限電流バスＤＢＬ／ＤＢＨを介して、リファレンスセル１１あるいは第１／第２参照部１５、１７に至る電流径路が形成される。この電流径路を流れる電流値は、抵抗素子Ｒ１の抵抗値、ＮＭＯＳトランジスタＭＮ５の導通状態、およびリファレンスセル１１の不揮発性トランジスタあるいは第１／第２参照部１５、１７の抵抗素子に応じて決定される。
【００５１】
この電流値は、ＮＭＯＳトランジスタＭＮ４、ＭＮ５で構成されるフィードバック構成により、入力端子（Ｉ）が略一定の電圧レベルに制御されることにより、略一定の電流値に制御される。すなわち、ＮＭＯＳトランジスタＭＮ５の電流能力が増大すると、より大きな電流が入力端子（Ｉ）からリファレンスセル１１あるいは第１／第２参照部１５、１７に流れ、入力端子（Ｉ）の電圧レベルが上昇する。入力端子（Ｉ）における電圧レベルの上昇は、ＮＭＯＳトランジスタＭＮ４のゲート端子への電圧レベルの上昇となり、ＮＭＯＳトランジスタＭＮ４の電流能力を増大させる。ＮＭＯＳトランジスタＭＮ４の電流能力の増大は、ＮＭＯＳトランジスタＭＮ５のゲート端子の電圧レベルを下降させ、ＮＭＯＳトランジスタＭＮ５の電流能力が減少する。逆に、ＮＭＯＳトランジスタＭＮ５の電流能力が減少すると、入力端子（Ｉ）の電圧レベルが減少する。入力端子（Ｉ）の電圧レベルが下降しＮＭＯＳトランジスタＭＮ４の電流能力を減少する。これにより、ＮＭＯＳトランジスタＭＮ５のゲート端子の電圧レベルが上昇し、ＮＭＯＳトランジスタＭＮ５の電流能力が増大する。
【００５２】
ここで、ＮＭＯＳトランジスタＭＮ４、ＭＮ５で構成されるフィードバック構成が、電圧印加部の一例であり、略一定の電圧レベルに制御される入力端子（Ｉ）の電圧Ｖ（Ｉ）が、ベリファイ時にメモリセルのドレイン端子または抵抗素子の一端に印加される電圧の一例である。
【００５３】
これにより、リファレンスセル１１の不揮発性トランジスタに蓄積されている電荷量が大なる場合、またはより大きな抵抗値ＲＬ（＞ＲＨ）を備える第１参照部１５が接続されている場合には、入力端子（Ｉ）に印加されるベリファイ読出電圧Ｖ（Ｉ）に対して流れる電流量は制限される。ＰＭＯＳトランジスタＭＰ１から抵抗素子Ｒ１を介して降圧される電圧量が小さくなり、出力端子（Ｏ）から高い電圧レベルの信号が出力される。
【００５４】
また、リファレンスセル１１の不揮発性トランジスタに蓄積されている電荷量が小なる場合、またはより小さな抵抗値ＲＨ（＜ＲＬ）を備える第２参照部１７が接続されている場合には、入力端子（Ｉ）に印加されるベリファイ読出電圧Ｖ（Ｉ）に対して流れる電流量は大なるものとなる。ＰＭＯＳトランジスタＭＰ１から抵抗素子Ｒ１を介して降圧される電圧量が大きくなり、出力端子（Ｏ）から低い電圧レベルの信号が出力される。
【００５５】
尚、イネーブル端子（ＥＮ）にローレベルのベリファイ制御信号ＲＥＦ＿Ｖが入力される場合は休止状態となる。インバータゲートＩ１を介してハイレベル信号が、ＮＭＯＳトランジスタＭＮ３、およびＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート端子に供給される。ＮＭＯＳトランジスタＭＮ３を導通状態に、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を非導通状態とする。
【００５６】
各センスアンプ１９、２１、２３の出力端子（Ｏ）から出力される増幅信号ＲＥＦＯ、ＬＯ、ＨＯを、比較器２５、２７で比較することにより、第１参照部１５、第２参照部１７の各々の状態に対して、リファレンスセル１１の状態を確認することができる。
【００５７】
この様子を図８に示す。ゲート元端子ＲＥＦ＿Ｇの電圧レベルＶ（ＲＥＦ＿Ｇ）を横軸にとり、ベリファイ時、データバスＲＥＦ＿ＤＢに流れる電流Ｉ（ＲＥＦ＿ＤＢ）を縦軸とするグラフは、リファレンスセル１１の不揮発性トランジスタの特性を示す。ベリファイ読出電圧Ｖ（Ｉ）に対して、第２参照部１７により設定されている上限電流Ｉ（ＤＢＨ）を上回る電流が流れる消去状態ＥＲ、第１／第２参照部１５／１７により設定されている下／上限電流Ｉ（ＤＢＬ）／Ｉ（ＤＢＨ）の間の電流が流れるプログラム状態ＰＧＭ、第１参照部１５により設定されている下限電流Ｉ（ＤＢＬ）を下回る電流が流れるオーバープログラム状態Ｏ＿ＰＧＭの３つの状態を示している。
【００５８】
ベリファイ動作により、センスアンプ１９、２１、２３のベリファイ読出電圧Ｖ（Ｉ）に対して、リファレンスセル１１に流れる電流が下／上限電流Ｉ（ＤＢＬ）／Ｉ（ＤＢＨ）と比較される。消去状態ＥＲでは、上限電流Ｉ（ＤＢＨ）に比して大なる電流が流れる。センスアンプ１９、２３により電圧変換されて大小関係が逆転され、増幅信号ＨＯに比して増幅信号ＲＥＦＯが低位の電圧レベルとなる。比較器２７により比較結果信号ＲＥＦＥＲがローレベルとなる。オーバープログラム状態Ｏ＿ＰＧＭでは、下限電流Ｉ（ＤＢＬ）に比して小なる電流が流れる。センスアンプ１９、２１により電圧変換されて大小関係が逆転され、増幅信号ＬＯに比して増幅信号ＲＥＦＯが高位の電圧レベルとなる。比較器２５により比較結果信号ＲＥＦＯＰがローレベルとなる。プログラム状態ＰＧＭでは、下／上限電流Ｉ（ＤＢＬ）／Ｉ（ＤＢＨ）の中間の電流が流れる。比較器２５、２７により比較結果信号ＲＥＦＥＲ、ＲＥＦＯＰが、共にハイレベルとなる。
【００５９】
ここで、図８には、センスアンプ１９、２１、２３により、電圧変換されて大小関係が逆転する様子を、横軸に増幅信号ＲＥＦＯの電圧値Ｖ（ＲＥＦＯ）、縦軸にデータバスＲＥＦ＿ＤＢに流れる電流Ｉ（ＲＥＦ＿ＤＢ）をとり示す。
【００６０】
これにより、調整によるリファレンスセル１１の参照データ状態が、下／上限電流Ｉ（ＤＢＬ）／Ｉ（ＤＢＨ）に挟まれた許容電流範囲にあるか否かの検出が行われる。
【００６１】
図９にはリファレンスセル１１の調整方法のフローを示す。先ず、初期化動作を行ない、調整ルーチンの最大繰り返し回数をカウントする繰り返し変数ＲＥＴＮＯを初期化（ＲＥＴＮＯ＝０）する（Ｓ１）。次に、動作モードとして消去動作モードをセットする（Ｓ２）。リファレンスセル１１の調整を行なうに当たっては、不揮発性トランジスタの消去動作を行ない、フローティングゲートの電荷を放出しておくためである。
【００６２】
消去動作モードにセットされた後、実際の調整電圧バイアスの印加を開始するにあたり、リファレンスセル１１の参照データ状態を確認しておくことが好ましい。第２参照部１７との間でベリファイ動作を行なう（Ｓ４）。このときの電圧ストレスは図５のベリファイ動作に示されている電圧ストレスである。リファレンスセル１１に流れる電流が上限電流Ｉ（ＤＢＨ）に比して小なる場合には（Ｓ４：Ｆ）、リファレンスセル１１の不揮発性トランジスタが消去状態に至っていないと判断され、電圧ストレスが印加される（Ｓ３）。ここで印加される電圧ストレスは、図５で示した消去動作におけるストレスである。リファレンスセルに流れる電流が上限電流Ｉ（ＤＢＨ）に比して大なる場合には（Ｓ４：Ｔ）、リファレンスセルの不揮発性トランジスタが消去状態にあると判断される。この段階では消去動作モードにセットされておりプログラム動作モードでないので（Ｓ５：Ｆ）、次の動作モードとしてプログラム動作モードにセットした上で（Ｓ１２）、手続き（Ｓ４）に戻る。
【００６３】
プログラム動作モードにセットされた後、手続き（Ｓ４）では、第２参照部１７との間でベリファイ動作が行なわれ（Ｓ４）、リファレンスセル１１に流れる電流が上限電流Ｉ（ＤＢＨ）に比して大なる間は（Ｓ４：Ｆ）、リファレンスセル１１の不揮発性トランジスタがプログラム状態における許容電流範囲の上限電流に至っていないと判断されて、電圧ストレスの印加が行なわれる（Ｓ３）。ここで印加される電圧ストレスは、図５で示したプログラム動作におけるストレスである。リファレンスセル１１に流れる電流が上限電流Ｉ（ＤＢＨ）に比して小なる状態に移行したことが検出されると（Ｓ４：Ｔ）、この段階ではプログラム動作モードにセットされているため（Ｓ５：Ｔ）、次のベリファイ動作が行なわれる。
［００６４］
次のベリファイ動作は、第１参照部１５との間で行なわれる（Ｓ６）。リファレンスセル１１に流れる電流が下限電流Ｉ（ＤＢＬ）に比して大なる状態にあれば（Ｓ６：Ｔ）、リファレンスセルの不揮発性トランジスタがプログラム状態における許容電流範囲にあることが確認され、リファレンスセル１１の調整フローを終了する。
［００６５］
リファレンスセル１１に流れる電流が下限電流Ｉ（ＤＢＬ）に比して小なる状態の場合には（Ｓ６：Ｆ）、リファレンスセル１１の不揮発性トランジスタがプログラム状態における許容電流範囲の下限電流を下回っていることとなる。これは、オーバープログラム状態であることを示す。この場合は、正常なプログラム状態に調整されなかったことを示すため、手続き（Ｓ７）以降により、再調整の手続きが行なわれる。
［００６６］
手続き（Ｓ７）において動作モードを消去動作モードにセットする。次に、制御回路１が出力するバイアス制御信号ＲＥＧ（５：０）を１ビット小さい値に更新する（Ｓ８）。繰り返し変数ＲＥＴＮＯを１加算して（Ｓ９）、最大繰り返し回数に満たないことを確認した上で（Ｓ１０：Ｆ）、手続き（Ｓ４）に移る。消去動作モードがセットされているため、ベリファイ動作（Ｓ４）や電圧ストレス動作（Ｓ３）により、消去動作が行なわれる。消去動作の完了後は、手続き（Ｓ１２）に従いプログラム動作モードにセットされ、プログラム用の電圧ストレス（Ｓ３）とベリファイ動作（Ｓ４、Ｓ６）が行なわれる。
［００６７］
上記の再調整手続きは、最大繰り返し回数の範囲内において（Ｓ１０：Ｆ）、リファレンスセル１１がベリファイ動作時に許容電流範囲内の電流を流すまで行なわれる。再調整回数が最大繰り返し回数に至ると（Ｓ１０：Ｔ）、エラー処理が行われる（Ｓ１１）。リファレンスセル１１の調整が完了しない旨のエラー出力等が行なわれる。
［００６８］
図１０はリファレンスセル１１の調整動作を示す動作タイミング波形である。ここでは、記憶装置が５バンクで構成されているものとし、バンクごとにリファレンスセル（１）ないし（５）を備えているものとする。リファレンスセル（１）ないし（５）の各々に対して調整を行なう際の動作波形を示している。調整動作の開始にあたり、初期化動作として制御回路１からのハイレベルの消去動作指令ＲＥＦ＿ＥＲに応じて消去動作が行なわれる。電圧ストレスの印加およびその後のベリファイ動作は、セレクタ９、１３によりリファレンスセル１１ごとに行なわれる。
【００６９】
ベリファイ動作は、ベリファイ制御信号ＲＥＦ＿Ｖのハイレベルに応じて行なわれる。十進数値で３５となるバイアス制御信号ＲＥＧ（５：０）により制御される所定電圧バイアスによりゲート端子がバイアスされてベリファイ動作が行なわれる。選択されたリファレンスセル１１に対してベリファイ動作により消去状態が確認されるごとに比較結果信号ＲＥＦＥＲがローレベルとなる。リファレンスセル１１の選択を切り替えて順次消去動作が行なわれる。尚、消去動作におけるゲート端子への電圧ストレスは負電圧である。負電圧生成回路７により生成される負電圧が印加されるため、バイアス制御信号ＲＥＧ（５：０）は十進数値で０が出力される。また、図１０には図示されていないが、ローレベルのイネーブル信号ＥＮにより、ゲートバイアス電圧制御回路３はディスエーブル状態とされる。
【００７０】
全てのリファレンスセル（１）乃至（５）に対して消去動作が完了した後、制御回路１からハイレベルのプログラム動作指令ＲＥＦ＿ＰＧＭが出力され、プログラム動作に移行する。プログラム動作においても消去動作の場合と同様に、セレクタ９、１３によりリファレンスセル１１ごと行なわれる。電圧ストレスの印加およびその後のベリファイ動作が、セレクタ９、１３によりリファレンスセル１１ごとに行なわれる。
【００７１】
電圧ストレスの印加は、十進数値で２９となるバイアス制御信号ＲＥＧ（５：０）により制御される調整電圧バイアスにより、ゲート端子がバイアスされて行なわれる。所定期間の調整電圧バイアスの印加後、ベリファイ動作を挟んで、順次リファレンスセル１１が選択されてプログラム動作が行なわれる。
【００７２】
ベリファイ動作は、調整電圧バイアスの印加に引き続きベリファイ制御信号ＲＥＦ＿Ｖのハイレベルに応じて行なわれる。十進数値で３５となるバイアス制御信号ＲＥＧ（５：０）により、制御される所定電圧バイアスによりゲート端子がバイアスされてベリファイ動作が行なわれる。選択されたリファレンスセル１１に対してベリファイ動作によりプログラム状態が確認されるごとに、比較結果信号ＲＥＦＥＲ、ＲＥＦＯＰが共にハイレベルとなることにより、リファレンスセル１１は許容電流範囲内にプログラムされたことが確認される。正常なプログラム状態が確認されることに応じて、順次リファレンスセル１１が選択されて、プログラム動作が進行する（図中、リファレンスセル（１）ないし（３））。
【００７３】
ここで、リファレンスセル１１のプログラム状態がオーバープログラム状態になると、リファレンスセル１１が流す電流は、下限電流Ｉ（ＤＢＬ）に比して小なる電流値となる。比較結果信号ＲＥＦＯＰがローレベルとなる。
【００７４】
ハイレベルの比較結果信号ＲＥＦＥＲ、およびローレベルの比較結果信号ＲＥＦＯＰを受けた制御回路１は、再調整の処理に移行する。消去動作指令ＲＥＦ＿ＥＲをハイレベル、プログラム動作指令ＲＥＦ＿ＰＧＭをローレベルとして、消去動作を実行しリファレンスセルを初期化する。消去動作の後、プログラム動作を実行するが、この場合、制御回路１からは、バイアス制御信号ＲＥＧ（５：０）の値を十進数値で２８とし、前回のプログラム動作における値２９に対して１減じた値を出力する。ゲートバイアス電圧制御回路３から出力される調整電圧バイアスは、図３に示すように、前回の電圧バイアスに比して（２／３）ＶＨ×（１／９６）だけ小さな電圧値となる。プログラム動作時のリファレンスセル１１への電圧ストレスが緩和される。リファレンスセル１１をより緩やかにプログラムすることができ、オーバープログラム状態までプログラムされてしまう過度なストレス印加が抑制される。同時に、変数ＲＥＴＮＯは１加算される。調整ルーチンの繰り返し回数を制御することができる。尚、変数ＲＥＴＮＯについては、回路上、特に明示して記載されておらず、制御回路１内で処理される変数である。また、制御回路１の内部に、または制御回路１とは別個に、カウンタ回路等を備えてやれば調整ルーチンの繰り返し回数を制御することが可能であることはいうまでもない。
【００７５】
以上詳細に説明したように、リファレンスセルの参照データ状態を調整するには、リファレンスセルを構成する不揮発性トランジスタに対してプログラム動作を実行して、フローティングゲート（ＦＧ）における蓄積電荷量の調整を行なう。このとき、本実施形態によれば、リファレンスセルにおける設定参照データ状態の下限状態と上限状態、すなわち、リファレンスセルの不揮発性トランジスタに所定電圧バイアスを印加した際に流れる電流Ｉ（ＲＥＦ＿ＤＢ）を、許容電流範囲の下限／上限電流Ｉ（ＤＧＬ）／Ｉ（ＤＢＨ）内に調整できたか否かの確認を行なうことができる。消去動作による初期化の後、プログラム動作を行なうことによりフローティングゲート（ＦＧ）への電荷を蓄積していく場合、下限電流Ｉ（ＤＢＬ）に加えて上限電流Ｉ（ＤＢＨ）により、リファレンスセルが流す電流Ｉ（ＲＥＦ＿ＤＢ）を検出するので、不十分なプログラム状態のみならず、過度なプログラム状態、すなわち、オーバープログラム状態を検出することができる。
【００７６】
リファレンスセルの調整条件が最適化されていない場合や、リファレンスセル等の製造ばらつき等により調整される状態が異なる場合にも、リファレンスセルの電流量を、精度よく許容電流範囲に調整することができ、リファレンスセルのばらつきを低減することができる。
【００７７】
また、プログラム動作の結果、リファレンスセルがオーバープログラム状態に至ったことを容易に検出できると共に、オーバープログラム状態が検出された際に再調整を行なう際、的確な調整電圧バイアスをリファレンスセルに供給することができる。すなわち、６ビット構成のバイアス制御信号ＲＥＧ（５：０）の値に応じて、ゲートバイアス電圧制御回路３から出力される調整電圧バイアスの電圧値を可変に制御できるため、オーバープログラムの際に、バイアス制御信号ＲＥＧ（５：０）の十進数値を１減ずることにより、調整電圧バイアスを、最大値の６４（＝２の６乗）分割されたステップごとに減ずることができる。プログラム動作時の電圧ストレスを６４分割の１電圧ステップごとに弱めることができ、過度なストレス印加に伴うオーバープログラム状態の発生を防止することができる。
【００７８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図１０に示す動作タイミング波形では、プログラム動作の結果、オーバープログラム状態に至った場合に、バイアス制御信号ＲＥＧ（５：０）のビット値を、十進数値で、２９から２８に１減ずるとして説明したが、本発明はこれに限定されるものではない。減ずる割合は適宜に定めることができる。
また、図１０では、再調整の際、再度、全てのリファレンスセル（１）乃至（５）に対して処理を行なう場合を示したが、本発明はこれに限定されるものではない。オーバープログラム状態が検出されたリファレンスセルに対してのみ、再調整を行うこともできることは言うまでもない。
また、リファレンスセルの参照データ状態を確認する際に、ベリファイ時にリファレンスセルが流す電流を、下限電流および上限電流と比較する場合について説明したが、下限／上限電流の他、中間電流に対しても比較動作を行なう構成とすることもできる。これにより、プログラム動作中のリファレンスセルの状態をより詳細に把握することができる。
また、プログラム動作において、下限／上限電流の複数の値を備える場合について説明したが、プログラム動作に先立つ初期化動作である消去動作においても、下限／上限電流、更に中間電流を含む複数の参照電流値に対してベリファイ動作を行なわせることも考えられる。これにより、消去動作によるリファレンスセルの状態を精度よく制御することができ、オーバーイレーズ等の消去状態におけるばらつきを抑制することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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