(57)【特許請求の範囲】
【請求項１】
ダイナミックメモリセルと、前記ダイナミックメモリセルに接続されたビット線と、前記ビット線をプリチャージ電圧線に接続するnMOSトランジスタを含むプリチャージ回路とを有するメモリコアと、
スイッチ制御信号に応じて第１電圧またはこの第１電圧より高い第２電圧の一方を出力するスイッチ回路と、
前記nMOSトランジスタのゲートに供給するビット線リセット信号を生成するとともに、前記ビット線リセット信号の高レベル電圧を前記スイッチ回路から出力される前記第１または第２電圧の一方に設定するとともに、前記ビット線リセット信号の低レベル電圧を前記第１および第２電圧より低い第３電圧に設定する信号生成回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１の半導体メモリにおいて、
アクセス要求に応答するアクセス動作に伴うプリチャージ動作中に前記ビット線リセット信号を前記第２電圧に保持するとともに、内部リフレッシュ要求に応答するリフレッシュ動作に伴うプリチャージ動作中に前記ビット線リセット信号を前記第１電圧に保持するために、前記スイッチ制御信号を出力するスイッチ制御回路を備えていることを特徴とする半導体メモリ。
【請求項３】
請求項１の半導体メモリにおいて、
前記外部電源電圧を昇圧して昇圧電圧を生成する昇圧電圧生成回路と、
電源端子を介して供給される外部電源電圧を降圧して内部電源電圧を生成する内部電源電圧生成回路とを備え、
前記第１電圧は、前記内部電源電圧であり、
前記第２電圧は、前記昇圧電圧であることを特徴とする半導体メモリ。
【請求項４】
請求項１の半導体メモリにおいて、
前記内部リフレッシュ要求が前記アクセス要求を挟むことなく連続して発生したときに、前記ビット線リセット信号の高レベル電圧を前記第２電圧から前記第１電圧に切り替えるとともに、前記アクセス要求が発生したときに前記高レベル電圧を前記第１電圧から前記第２電圧に切り替えるために、前記スイッチ制御信号を出力するスイッチ制御回路を備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１の半導体メモリにおいて、
アクセス要求と内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記内部リフレッシュ要求に応答するリフレッシュ動作の実行順を決め、その実行順に従って前記アクセス動作を実行させるためのアクセス制御信号および前記リフレッシュ動作を実行させるためのリフレッシュ制御信号を順次出力する裁定回路と、
前記アクセス要求が前記内部リフレッシュ要求に伴うプリチャージ動作中に供給されたときに、このアクセス要求に応答して前記プリチャージ動作中に前記ビット線リセット信号の高レベル電圧を前記第１電圧から前記第２電圧に切り替えるために、前記スイッチ制御信号を出力するスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１の半導体メモリにおいて、
第１パルス幅を有する第１プリチャージタイミング信号を生成する第１パルス生成回路と、
第１パルス幅より短い第２パルス幅を有する第２プリチャージタイミング信号を生成する第２パルス生成回路と、
前記スイッチ回路が前記第１電圧を出力しているときに前記第１プリチャージタイミング信号を選択し、前記スイッチ回路が前記第２電圧を出力しているときに第２プリチャージタイミング信号を選択する選択回路とを備え、
前記信号生成回路は、選択された前記第１または第２プリチャージタイミングのパルス幅に対応する高レベル電圧期間を有する前記ビット線リセット信号を生成することを特徴とする半導体メモリ。
【請求項７】
請求項１の半導体メモリにおいて、
前記信号生成回路は、前記ビット線リセット信号を出力するCMOSインバータを備え、
前記CMOSインバータのpMOSトランジスタのソースは、前記スイッチ回路の出力に接続されていることを特徴とする半導体メモリ。
【請求項８】
請求項１の半導体メモリにおいて、
前記スイッチ制御信号の高レベル電圧を前記第２電圧に設定するレベルシフタを備え、
前記スイッチ回路は、
ソースで前記第２電圧を受け、ドレインが出力ノードに接続され、ゲートで前記スイッチ制御信号を受けるpMOSトランジスタと、
ドレインで前記第１電圧を受け、ソースが前記出力ノードに接続され、ゲートで前記スイッチ制御信号を受けるnMOSトランジスタとを備えていることを特徴とする半導体メモリ。
【請求項９】
複数のダイナミックメモリセル、前記ダイナミックメモリセルに接続されたビット線、および前記ビット線をプリチャージ電圧線に接続するnMOSトランジスタを含むプリチャージ回路を有するメモリコアを備えた半導体メモリの動作制御方法であって、
前記nMOSトランジスタのゲートに供給されるビット線リセット信号の高レベル電圧を、第１電圧またはこの第１電圧より高い第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
【請求項１０】
請求項９の半導体メモリの動作制御方法において、
アクセス要求に応答するアクセス動作に伴うプリチャージ動作中に前記ビット線リセット信号を前記第２電圧に保持するとともに、内部リフレッシュ要求に応答するリフレッシュ動作に伴うプリチャージ動作中に前記ビット線リセット信号を前記第１電圧に保持することを特徴とする半導体メモリの動作制御方法。
【請求項１１】
請求項９の半導体メモリの動作制御方法において、
前記内部リフレッシュ要求が前記アクセス要求を挟むことなく連続して発生したときに、前記ビット線リセット信号の高レベル電圧を前記第２電圧から前記第１電圧に切り替えるとともに、前記アクセス要求が発生したときに前記高レベル電圧を前記第１電圧から前記第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
【請求項１２】
請求項９の半導体メモリの動作制御方法において、
アクセス要求と内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記内部リフレッシュ要求に応答するリフレッシュ動作の実行順を決め、その実行順に従って前記アクセス動作を実行させるためのアクセス制御信号および前記リフレッシュ動作を実行させるためのリフレッシュ制御信号を順次出力し、
前記アクセス要求が前記内部リフレッシュ要求に伴うプリチャージ動作中に供給されたときに、このアクセス要求に応答して前記プリチャージ動作中に前記ビット線リセット信号の高レベル電圧を前記第１電圧から前記第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リフレッシュ動作が必要なダイナミックメモリセルを有する半導体メモリおよびその動作方法に関する。
【背景技術】
【０００２】
近時、擬似SRAM（Pseudo-SRAM）と呼ばれる半導体メモリが注目されている。擬似SRAMは、DRAMのメモリセルを有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでSRAMとして動作する。バッテリーを電源として動作する携帯電話等の携帯機器に搭載される擬似SRAMは、携帯機器の動作可能時間を長くするために、消費電流を低くすることが要求されている。特に、スタンバイ電流の削減の要求は、携帯機器の非動作中の消費電流の削減につながるため大きい。例えば、携帯電話では、非動作時の消費電流を削減することで、待ち受け時間を長くできる。
【０００３】
一方、近時、トランジスタ構造の微細化によるゲート耐圧の低下および低消費電流の要求に応えるため、半導体集積回路の動作電圧が低くなってきており、外部から供給される電源電圧も低くなっている。トランジスタの閾値は、電源電圧にほとんど依存しない。このため、電源電圧に対するトランジスタの閾値の比率は、動作電圧を下げることで大きくなる。例えば、nMOSトランジスタのソース電圧が接地電圧より高い回路では、ゲート・ソース間電圧が相対的に小さくなる。この結果、トランジスタのオン抵抗は上昇し、スイッチングスピードは低下する。トランジスタのオン抵抗は、ゲートに電源電圧より高い電圧を与えることで下がる。
【０００４】
一般に、擬似SRAMおよびDRAM等の半導体メモリでは、昇圧回路により外部電源電圧より高い電圧（昇圧電圧）を生成している。昇圧電圧は、ワード線の高レベル電圧およびビット線リセット信号の高レベル電圧等に使用されている。ここで、ワード線は、ビット線をメモリセルキャパシタに接続するための転送トランジスタのゲートに接続されている。ビット線リセット信号の信号線は、ビット線をプリチャージ電圧線に接続するためのトランジスタのゲートに接続されている。ワード線の高レベル電圧に昇圧電圧を使用することで、メモリセルに書き込まれる電荷量を大きくでき、メモリセルのデータ保持特性を向上できる。ビット線リセット信号の高レベル電圧に昇圧電圧を使用することで、ビット線を短時間でプリチャージすることができ、アクセス時間を短縮できる。
【０００５】
しかしながら、昇圧電圧は、半導体メモリ内部で生成されるため、その生成自体に電力が必要である。このため、昇圧電圧の使用は、消費電流の増加につながる。特に、スタンバイ期間における昇圧電圧の使用は、スタンバイ電流に大きな影響を与える。
なお、例えば、特許文献１には、DRAMにおいて、セルフリフレッシュモード中におけるビット線の高レベル電圧を、通常動作モード中におけるビット線の高レベル電圧より下げる技術が開示されている。
【特許文献１】特開平７−８５６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、セルフリフレッシュモード中にビット線の高レベル電圧を下げる場合、メモリセルに蓄積される電荷量が減るため、リフレッシュ周期が短くなる。この結果、スタンバイ電流の削減効果は低い。
本発明の目的は、ダイナミックメモリセルを有する半導体メモリの消費電流を削減することにある。特に、擬似SRAMのスタンバイ電流を削減することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態では、半導体メモリのメモリコアは、複数のダイナミックメモリセル、ダイナミックメモリセルに接続されたビット線、およびプリチャージ回路を有している。プリチャージ回路は、ビット線をプリチャージ電圧線に接続するnMOSトランジスタを有している。nMOSトランジスタのゲートに供給されるビット線リセット信号の高レベル電圧は、スイッチ制御信号に応じて第１電圧またはこの第１電圧より高い第２電圧に切り替えられる。例えば、第１電圧は、電源端子を介して供給される外部電源電圧を降圧して生成される内部電源電圧である。第２電圧は、外部電源電圧を昇圧して生成される昇圧電圧である。
【０００８】
第１電圧がゲートに与えられるとき、nMOSトランジスタのゲート・ソース間電圧は相対的に低くなる。このため、オン抵抗は上がり、ビット線のプリチャージ動作時間は長くなる。一方、第２電圧がゲートに与えられるとき、nMOSトランジスタのゲート・ソース間電圧は相対的に高くなる。このため、オン抵抗は下がり、ビット線のプリチャージ動作時間は短くなる。第１電圧をゲートに与えることで、第２電圧の使用頻度が下がるため、例えば、第２電圧を生成する昇圧回路等の消費電流を削減できる。したがって、メモリコアの動作状態に応じて、ゲートに第１電圧を与えることで、半導体メモリの消費電流を削減できる。
【０００９】
本発明の別の形態では、ビット線リセット信号は、アクセス要求に応答するアクセス動作に伴うプリチャージ動作中に第２電圧に保持され、内部リフレッシュ要求に応答するリフレッシュ動作に伴うプリチャージ動作中に第１電圧に保持される。リフレッシュ動作後のプリチャージ動作では、第２電圧が使用されない。このため、特に、内部リフレッシュ要求が連続して発生するスタンバイ期間中における消費電流（スタンバイ電流）を削減できる。
【００１０】
本発明の別の形態では、ビット線リセット信号の高レベル電圧に使用するための電源線の電圧は、アクセス動作後の最初の内部リフレッシュ要求に応答して第１電圧に設定され、リフレッシュ動作後の最初のアクセス要求に応答して第２電圧に設定される。このため、高レベル電圧をプリチャージ動作が開始される前に余裕を持って設定できる。この結果、回路設計およびタイミング設計を容易にできる。
【００１１】
本発明の別の形態では、ビット線リセット信号の高レベル電圧に使用するための電源線の電圧は、ビット線リセット信号が低論理レベルの期間に、第１電圧または第２電圧に切り替えられる。すなわち、電源線の電圧は、ビット線の非プリチャージ期間に切り替えられる。このため、ビット線リセット信号の高レベル電圧が第２電圧に設定されているときに、第２電圧から第１電圧への切り替えにより、ビット線リセット信号の信号線の電荷（第２電圧）が、第１電圧の電圧線に注入されることを防止できる。この結果、第１電圧が変動することを防止でき、半導体メモリの動作を安定させることができる。特に、第１電圧が外部電源電圧を降圧して生成される場合、第１電圧の変動を防止することは重要である。
【００１２】
本発明の別の形態では、裁定回路は、アクセス要求と内部リフレッシュ要求とが競合するときに、アクセス要求に応答するアクセス動作および内部リフレッシュ要求に応答するリフレッシュ動作の実行順を決める。裁定回路は、決めた実行順に従ってアクセス動作を実行させるためのアクセス制御信号およびリフレッシュ動作を実行させるためのリフレッシュ制御信号を順次出力する。ビット線リセット信号の高レベル電圧に使用するための電源線の電圧は、リフレッシュ制御信号に応答して第１電圧に設定され、アクセス制御信号に応答して第２電圧に設定される。このため、電源線の電圧を、アクセス動作の開始またはリフレッシュ動作の開始に同期して設定できる。この結果、リフレッシュ動作後のプリチャージ動作およびアクセス動作後のプリチャージ動作において、ビット線リセット信号を第１電圧および第２電圧に余裕を持って設定できる。
【００１３】
本発明の別の形態では、ビット線リセット信号の高レベル電圧に使用するための電源線の電圧は、アクセス要求が内部リフレッシュ要求に対応するリフレッシュ動作中に供給されたときに、このアクセス要求に応答して第１電圧から第２電圧に切り替えられる。このため、リフレッシュ動作に伴うプリチャージ動作は、第２電圧を使用して実行され、プリチャージ時間を短縮できる。この結果、リフレッシュ動作に続くアクセス動作を早く開始でき、アクセスサイクル時間を短縮できる。
【００１４】
本発明の別の形態では、ビット線リセット信号の高レベル電圧は、内部リフレッシュ要求がアクセス要求を挟むことなく連続して発生したときに、第２電圧から第１電圧に切り替えられる。また、ビット線リセット信号の高レベル電圧は、アクセス要求が発生したときに第１電圧から第２電圧に切り替えられる。このため、アクセス動作が頻繁に実行される通常動作期間中に、ビット線リセット信号の高レベル電圧に使用するための電源線の電圧が、内部リフレッシュ要求に応答して第２電圧から第１電圧に切り替わることを防止できる。通常動作期間に電源線の電圧が切り替わることがなくなるため、電圧に切り替えに必要な消費電流を削減できる。
【００１５】
本発明の別の形態では、裁定回路は、アクセス要求と内部リフレッシュ要求とが競合するときに、アクセス要求に応答するアクセス動作および内部リフレッシュ要求に応答するリフレッシュ動作の実行順を決める。裁定回路は、決めた実行順に従ってアクセス動作を実行させるためのアクセス制御信号およびリフレッシュ動作を実行させるためのリフレッシュ制御信号を順次出力する。アクセス要求が内部リフレッシュ要求に伴うプリチャージ動作中に供給されたときに、ビット線リセット信号の高レベル電圧は、プリチャージ動作中にアクセス要求に応答して第１電圧から第２電圧に切り替えられる。このため、内部リフレッシュ要求とアクセス要求とが競合し、アクセス動作がリフレッシュ動作後に実行される場合、リフレッシュ動作に伴うプリチャージ動作時間を短縮できる。この結果、リフレッシュ動作に続くアクセス動作を早く開始でき、アクセスサイクル時間を短縮できる。
【００１６】
本発明の別の形態では、第１パルス生成回路は、第１パルス幅を有する第１プリチャージタイミング信号を生成する。第２パルス生成回路は、第１パルス幅より短い第２パルス幅を有する第２プリチャージタイミング信号を生成する。選択回路は、ビット線リセット信号の高レベル電圧が第１電圧に設定されているときに第１プリチャージタイミング信号を選択し、ビット線リセット信号の高レベル電圧が第２電圧に設定されているときに第２プリチャージタイミング信号を選択する。信号生成回路は、選択された第１または第２プリチャージタイミング信号のパルス幅に対応する高レベル電圧期間を有するビット線リセット信号を生成する。このため、第１電圧への切り替えまたは第２電圧への切り替えに対応して、ビット線リセット信号の生成タイミングを容易に変更できる。すなわち、ビット線リセット信号の高レベル電圧に応じて、最適なビット線リセット信号のタイミングを生成できる。
【００１７】
本発明の別の形態では、信号生成回路は、ビット線リセット信号を出力するCMOSインバータを有している。CMOSインバータのpMOSトランジスタのソースは、第１電圧または第２電圧のいずれかを出力するスイッチ回路の出力ノードに接続されている。このため、pMOSトランジスタのソース電圧を変更することで、ビット線リセット信号の高レベル電圧を第１電圧または第２電圧に容易に設定できる。
【００１８】
本発明の別の形態では、スイッチ回路は、pMOSトランジスタおよびnMOSトランジスタを有している。レベルシフタは、スイッチ制御信号の高レベル電圧（nMOSトランジスタをオンさせるための電圧）を第２電圧に設定する。pMOSトランジスタは、ソースで第２電圧を受け、ドレインが出力ノードに接続され、ゲートでスイッチ制御信号を受けている。nMOSトランジスタは、ドレインで第１電圧を受け、ソースが出力ノードに接続され、ゲートでスイッチ制御信号を受けている。このため、nMOSトランジスタをオンさせるときに、nMOSトランジスタのゲート・ソース間電圧を高くでき、第１電圧を高レベル電圧として確実に出力ノードに出力できる。このように、簡易なスイッチ回路により、スイッチ制御信号に応じて第１および第２電圧を確実に出力できる。
【発明の効果】
【００１９】
本発明では、ダイナミックメモリセルを有する半導体メモリの消費電流を削減できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に"/"の付いている信号および末尾に"X"の付いている信号は、負論理を示している。末尾に"Z"の付いている信号は、正論理を示している。
【００２１】
図１は、本発明の半導体メモリの第１の実施形態を示している。半導体メモリは、DRAMのメモリセル（ダイナミックメモリセル）を有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００２２】
擬似SRAMは、コマンドデコーダ１０、リフレッシュタイマ１２、裁定回路１４、ロウ動作制御回路１６、コア制御回路１８、PREZ生成回路２０、BRSVPPZ生成回路２２（スイッチ制御回路）、VII生成回路２４（内部電源電圧生成回路）、VPP生成回路２６（昇圧電圧生成回路）、BRS生成回路２８、リフレッシュカウンタ３０、アドレス入力回路３２、アドレス選択回路３４、データ出力回路３６、データ入力回路３８およびメモリコア４０を有している。
【００２３】
コマンドデコーダ１０は、コマンド端子CMDを介して供給されるコマンド信号CMD（チップイネーブル信号/CE、アウトプットイネーブル信号/OEおよび書き込みイネーブル信号/WE等）を受け、このコマンド信号CMDを解読し、読み出し動作を実行するための読み出し要求信号RDPXまたは書き込み動作を実行するための書き込み要求信号WRPXを出力する。
リフレッシュタイマ１２は、リフレッシュ要求信号SREFPXを所定の周期で出力する。リフレッシュ要求信号SREFPXは、メモリセルMCに保持されたデータを失うことなく、メモリセルMCを順次リフレッシュできる周期で生成される。例えば、全てのメモリセルMCが、３００ｍｓ以内に１回リフレッシュされるように、リフレッシュ要求信号SREFPXの生成周期が設定されている。リフレッシュタイマ１６は、例えば、リングオシレータと、リフレッシュ要求信号SREFPXを生成するためにリングオシレータから出力される周期信号を分周する分周器とで構成されている。
【００２４】
裁定回路１４は、読み出し要求信号RDPX、書き込み要求信号WRPX（アクセス要求）の遷移エッジとリフレッシュ要求信号SREFPX（内部リフレッシュ要求）の遷移エッジとを比較することで、これ等要求の競合を判断し、読み出し動作、書き込み動作（アクセス動作）とリフレッシュ動作とのいずれを先に実行するかを決める。裁定回路１４は、読み出し要求信号RDPXまたは書き込み要求信号WRPXの受信に応答してアクセスラッチ信号ACTLATZを出力する。裁定回路１４は、アクセス動作を優先すると判定した場合、リフレッシュ要求信号SREFPXを一時保持し、読み出し要求信号RDPXまたは書き込み要求信号WRPXに応答してアクセスタイミング信号ACTRASZ（アクセス制御信号）を活性化する。アクセスタイミング信号ACTRASZは、メモリコア４０のアクセス動作タイミングを決める基本のタイミング信号である。アクセスタイミング信号ACTRASZは、PREZ生成回路２０から出力されるプリチャージタイミング信号PREZが活性化されるまで高レベルに保持される。
【００２５】
また、裁定回路１４は、リフレッシュ動作を優先すると判定した場合、読み出し要求信号RDPXまたは書き込み要求信号WRPXを一時保持し、リフレッシュ要求信号SREFPXに応答してリフレッシュタイミング信号REFRASZ（リフレッシュ制御信号）およびリフレッシュ信号REFZを活性化する。リフレッシュタイミング信号REFRASZは、メモリコア４０のリフレッシュ動作タイミングを決める基本のタイミング信号である。リフレッシュ信号REFZは、リフレッシュ動作が実行中であること、またはリフレッシュ動作が実行可能であることを示す信号である。リフレッシュタイミング信号REFRASZは、PREZ生成回路２０から出力されるプリチャージタイミング信号PREZが活性化されるまで高レベルに保持される。リフレッシュ信号REFZは、次のアクセス要求に応じてアクセスタイミング信号ACTRASZが出力されるときに、非活性化される。
【００２６】
ロウ動作制御回路１６は、アクセスタイミング信号ACTRASZまたはリフレッシュタイミング信号REFRASZに同期してロウタイミング信号RASZを出力する。ロウタイミング信号RASZは、ワード線WLの活性化期間（tRAS）を決める信号である。コア制御回路１８は、図示しないワード線制御回路およびセンスアンプ制御回路を有している。ワード線制御回路は、後述するワード線WLを選択するワード線制御信号TWZを、ロウ制御信号RASZに応答して出力する。センスアンプ制御回路は、後述するセンスアンプ部SAのセンスアンプを活性化するためのセンスアンプ活性化信号PSA、NSAを、ロウ制御信号RASZに応答して出力する。
【００２７】
ロウ動作制御回路１６およびコア制御回路１８は、アクセスタイミング信号ACTRASZに応答してメモリコア４０にアクセス動作を実行させ、リフレッシュタイミング信号REFRASZに応答して、メモリコア４０にリフレッシュ動作を実行させる動作制御回路として動作する。
PREZ生成回路２０は、アクセスタイミング信号ACTRASZおよびリフレッシュタイミング信号REFRASZに応じて、それぞれ所定のタイミングでプリチャージタイミング信号PREZを活性化する。プリチャージタイミング信号PREZの活性化期間は、ビット線BL、/BLのプリチャージ期間（tRP）を決める。
【００２８】
BRSVPPZ生成回路２２は、BRS設定信号BRSVPPZ（スイッチ制御信号）をアクセス動作およびリフレッシュ動作の開始タイミングに合わせて高レベルまたは低レベルに設定する。BRS設定信号BRSVPPZは、後述するメモリコア４０のプリチャージ回路部PREの動作を制御するビット線リセット信号BRSの高レベル電圧を昇圧電圧VPPまたは内部電源電圧VIIに設定するための信号である。
【００２９】
VII生成回路２４は、外部端子を介して供給される外部電源電圧VDDを降圧して内部電源電圧VII（第１電圧）を生成する。内部電源電圧VIIは、擬似SRAMの主要な論理回路（コマンドデコーダ１０の入力バッファおよびデータ出力回路３６の出力バッファ等のI/O回路を除く）の電源電圧に使用される。VPP生成回路２６は、外部電源電圧VDDを昇圧して昇圧電圧VPP（第２電圧）を生成する。昇圧電圧VPPは、ワード線WLの高レベル電圧、プリチャージ回路部PREの制御電圧等に使用される。BRS生成回路２８は、プリチャージ回路部PREを制御するビット線リセット信号BRSをプリチャージタイミング信号PREZに同期して生成する。ビット線リセット信号BRSの高レベル電圧は、BRS設定信号BRSVPPZの論理レベルに応じて設定される。
【００３０】
リフレッシュカウンタ３０は、内部リフレッシュ要求信号SREFPXに応答してカウント動作し、リフレッシュアドレス信号REFADを順次生成する。アドレス入力回路３２は、アドレス端子ADDを介してアドレス信号ADDを受信し、受信した信号をロウアドレス信号RAD（上位アドレス）およびコラムアドレス信号CAD（下位アドレス）として出力する。なお、この擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。アドレス選択回路３４は、リフレッシュ信号REFZが高レベルのときにリフレッシュアドレス信号REFADを内部ロウアドレス信号IRADとして出力し、リフレッシュ信号REFZが低レベルのときにロウアドレス信号RADを内部ロウアドレス信号IRADとして出力する。すなわち、リフレッシュ動作が実行されるときにリフレッシュアドレス信号REFADがメモリコア４０に供給され、読み出し動作または書き込み動作が実行されるときに、ロウアドレス信号RADがメモリコア４０に供給される。
【００３１】
データ出力回路３６は、メモリセルMCからの読み出しデータをコモンデータバスCDBを介して受信し、受信したデータをデータ端子DQ（DQ0-7）に出力する。データ入力回路３８は、書き込みデータをデータ端子DQ（DQ0-7）を介して受信し、受信したデータをコモンデータバスCDBに出力する。
メモリコア４０は、メモリセルアレイARY、ワードデコーダ部WDEC、センスアンプ部SA、プリチャージ回路部PRE、コラムデコーダ部CDEC、センスバッファ部SB、およびライトアンプ部WAを有している。メモリセルアレイARYは、複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BL、/BL（相補のビット線）とを有している。各メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BL（または/BL）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。ワード線WLの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。
【００３２】
ワードデコーダ部WDECは、高レベルのワード線制御信号TWZを受けたとき、内部ロウアドレス信号IRADに応じてワード線WLのいずれかを選択し、選択したワード線WLを高レベルに変化させる。コラムデコーダ部CDECはコラムアドレス信号CADに応じて、ビット線BL、/BLとデータバスDBとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
【００３３】
センスアンプ部SAは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号PSA、NSAに応答して動作し、ビット線BL、/BL上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスDBに伝達され、書き込み動作時にビット線を介してメモリセルMCに書き込まれる。
【００３４】
プリチャージ回路部PREは、複数のプリチャージ回路を有している。プリチャージ回路は、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後に出力されるビット線リセット信号BRSの高レベル期間に応答してビット線BL、/BLを所定の電圧にプリチャージするプリチャージ動作を実行する。
センスバッファ部SBは、データバスDB上の読み出しデータの信号量を増幅し、コモンデータバスCDBに出力する。ライトアンプ部WAは、コモンデータバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。
【００３５】
図２は、図１に示した裁定回路１４の詳細を示している。裁定回路１４は、フリップフロップFF1-FF5、ナンドゲートNAND1、NAND2、オア回路OR1およびこれ等回路に接続される複数の論理ゲートを有している。フリップフロップFF1は、リフレッシュ要求信号SREFPXの活性化に応答してリフレッシュラッチ信号REFLATZを活性化し、リフレッシュタイミング信号REFRASZの活性化に応答してリフレッシュラッチ信号REFLATZを非活性化する。すなわち、フリップフロップFF1は、リフレッシュ動作が実行されるまでリフレッシュ要求をリフレッシュラッチ信号REFLATZとして保持する。
【００３６】
フリップフロップFF2は、読み出し要求信号RDPXまたは書き込み要求信号WRPXの活性化に応答してアクセスラッチ信号ACTLATZを活性化し、アクセスタイミング信号ACTRASZの活性化に応答してアクセスラッチ信号ACTLATZを非活性化する。すなわち、フリップフロップFF2は、アクセス動作が実行されるまでアクセス要求をアクセスラッチ信号ACTLATZとして保持する。フリップフロップFF1、FF2は、自己整合的にリセットされる。
【００３７】
ナンドゲートNAND1は、アクティブ信号ACTVZの低レベル期間（メモリコア４０の非動作期間）に、リフレッシュラッチ信号REFRATZを反転したリフレッシュ信号REFXをフリップフロップFF4に伝達する。ナンドゲートNAND2は、アクティブ信号ACTVZの低レベル期間に、アクセスラッチ信号ACTLATZを反転したアクセス信号ACTXをフリップフロップFF5に伝達する。
【００３８】
フリップフロップFF3は、リフレッシュ信号REFXの活性化に応答してリフレッシュ信号REFZを高レベルに変化させ、アクセス信号ACTXの活性化に応答してリフレッシュ信号REFZを低レベルに変化させる。
フリップフロップFF4は、リフレッシュタイミング信号REFRASZを、リフレッシュ信号REFXの活性化（低レベル）に応答して活性化し、リフレッシュ動作に対応するプリチャージタイミング信号PREZの活性化に応答して非活性化する。リフレッシュタイミング信号REFRASZは、リフレッシュ動作時のワード線WLの活性化期間を決める信号である。
【００３９】
フリップフロップFF5は、アクセス信号ACTXの活性化（低レベル）に応答してアクセスタイミング信号ACTRASZを活性化し、アクセス動作に対応するプリチャージタイミング信号PREZの活性化に応答してアクセスタイミング信号ACTRASZを非活性化する。アクセスタイミング信号ACTRASZは、アクセス動作時のワード線WLの活性化期間を決める信号である。
【００４０】
オア回路OR1は、リフレッシュタイミング信号REFRASZ、アクセスタイミング信号ACTRASZまたはプリチャージタイミング信号PREZのいずれかが活性化されたときに、高レベルのアクティブ信号ACTVZを出力する。アクティブ信号ACTVZの活性化期間は、リフレッシュタイミング信号REFRASZまたはアクセスタイミング信号ACTRASZの活性化期間と、プリチャージタイミング信号PREZの活性化期間を足した期間であり、リフレッシュ動作またはアクセス動作におけるメモリコア４０のアクティブ期間を示す。
【００４１】
図３は、図１に示したPREZ生成回路２０の詳細を示している。PREZ生成回路２０は、フリップフロップFF6、パルス生成回路PLS1-PLS3、セレクタSEL1、ナンドゲートNAND3およびこれ等回路に接続される複数の論理ゲートを有している。フリップフロップFF6は、アクセスタイミング信号ACTRASZまたはリフレッシュタイミング信号REFRASZの活性化に同期してセットされ、プリチャージタイミング信号PREZの活性化に同期してリセットされる。パルス生成回路PLS1は、フリップフロップFF6のセットに応答して所定時間後に低レベルパルスを出力する。
【００４２】
セレクタSEL1は、パルス生成回路PLS1が生成する低レベルパルスを、リフレッシュ信号REFZが高レベルのときにパルス生成回路PLS2に伝達し、リフレッシュ信号REFZが低レベルのときにパルス生成回路PLS3に伝達する。パルス生成回路PLS2（第１パルス生成回路）は、低レベルパルスの低レベル期間（パルス幅）を延ばした負パルスを生成する。パルス生成回路PLS3（第２パルス生成回路）は、低レベルパルスを所定時間遅らせ、かつ低レベル期間（パルス幅）の短い負パルスを生成する。
【００４３】
ナンドゲートNAND3は、パルス生成回路PLS2、PLS3から出力される負パルスを反転し、プリチャージタイミング信号PREZ（第１プリチャージタイミング信号、第２プリチャージタイミング信号）として出力する。セレクタSEL1およびナンドゲートNAND3は、プリチャージタイミング信号PREZを生成するために使用するパルス生成回路PLS2、PLS3を選択する選択回路として動作する。
【００４４】
パルス生成回路PLS2、PLS3により、リフレッシュタイミング信号REFRASZに応答して生成されるプリチャージタイミング信号PREZは、高レベル期間（プリチャージ時間；後述する図７の時間P1）が長く、アクセスタイミング信号ACTRASZに応答して生成されるプリチャージタイミング信号PREZは、高レベル期間（プリチャージ時間；図７の時間P2）が短い。また、リフレッシュタイミング信号REFRASZの活性化からプリチャージタイミング信号PREZが活性化されるまでの時間（図７のD1）は、アクセスタイミング信号ACTRASZの活性化からプリチャージタイミング信号PREZが活性化されるまでの時間（図７のD2）より短い。時間D1、D2は、メモリコア４０の動作時間を示している。すなわち、リフレッシュ動作によるメモリコア４０の動作時間は、アクセス動作によるメモリコア４０の動作時間より短く設定されている。
【００４５】
図４は、図１に示したBRSVPPZ生成回路２２（スイッチ制御回路）およびBRS生成回路２８の詳細を示している。BRSVPPZ生成回路２２は、セレクタSEL2、フリップフロップFF7およびこれ等回路に接続される複数の論理ゲートを有している。セレクタSEL2は、アクセスラッチ信号ACTLATZが高レベルのとき、リフレッシュタイミング信号REFRASZをフリップフロップFF7のセット端子に伝達し、アクセスラッチ信号ACTLATZが低レベルのとき、リフレッシュタイミング信号REFRASZをフリップフロップFF7のリセット端子に伝達する。フリップフロップFF7は、２つのセット端子を有しており、アクセスタイミング信号ACTRASZおよびリフレッシュタイミング信号REFRASZの活性化をそれぞれ受けたときにBRS設定信号BRSVPPZを高レベルに変化させる。また、フリップフロップFF7は、リフレッシュタイミング信号REFRASZの活性化に同期してBRS設定信号BRSVPPZを低レベルに変化させる。
【００４６】
BRS生成回路２８は、レベルシフタSFT、ソースが昇圧電源線VPPに接続されたpMOSトランジスタPM1、ドレインが内部電源線VIIに接続されたnMOSトランジスタNM1、制御回路CNTおよびCMOSインバータINV1を有している。レベルシフタSFTは、pMOSトランジスタのソースが昇圧電源線VPPに接続された２つのCMOSインバータで構成されるラッチを有しており、BRS設定信号BRSVPPZの低レベル電圧（VSS）を昇圧電圧VPPに変換する。
【００４７】
pMOSトランジスタPM1は、ゲートでレベルシフタSFTの出力（スイッチ制御信号）を受けており、BRS設定信号BRSVPPZが高レベルのときにオンし、昇圧電圧VPPをインバータINV1のpMOSトランジスタのソースに供給する。nMOSトランジスタNM1は、ゲートでレベルシフタSFTの出力を受けており、BRS設定信号BRSVPPZが低レベルのときにオンし、内部電源電圧VIIをインバータINV1のpMOSトランジスタのソースに供給する。pMOSトランジスタPM1およびnMOSトランジスタNM1は、BRS設定信号BRSVPPZに応じて昇圧電圧VPPまたは内部電源電圧VIIをCMOSインバータINVに出力するスイッチ回路として動作する。
【００４８】
制御回路CNTは、プリチャージタイミング信号PREZに応答してビット線リセット信号BRSXを生成する。制御回路CNTは、メモリコア４０がスタンバイ状態のとき、すなわち、アクセス要求が擬似SRAMに供給されない場合、ビット線BL、/BLをプリチャージ状態に保持するため、プリチャージタイミング信号PREZの論理レベルに依存せず低レベルのビット線リセット信号BRSXを出力する。
【００４９】
CMOSインバータINV1は、ビット線リセット信号BRSXを反転し、ビット線リセット信号BRSとして出力する。ビット線リセット信号BRSの高レベル電圧は、BRS設定信号BRSVPPZが高レベルのときに昇圧電圧VPPに設定され、BRS設定信号BRSVPPZが低レベルのときに内部電源電圧VIIに設定される。制御回路CNTおよびインバータINV1は、ビット線リセット信号BRSを生成するとともに、ビット線リセット信号BRSの高レベル電圧を昇圧電圧VPPまたは内部電源電圧VIIに設定する信号生成回路として動作する。
【００５０】
図５は、図１に示したメモリコア４０の要部の詳細を示している。この実施形態では、プリチャージ回路PRE、センスアンプSAおよびコラムスイッチCSWで構成されるアクセス制御回路４０ａは、隣接する２つのメモリアレイARYにより共有される。メモリアレイARYは、ビット線制御信号BT(L)、BT(R)で制御されるビット線制御スイッチ（nMOSトランジスタ）を介してアクセス制御回路４０ａに接続されている。
【００５１】
プリチャージ回路PREは、相補のビット線BL、/BLをプリチャージ電圧線VPR（VII/2）にそれぞれ接続するための一対のnMOSトランジスタと、ビット線BL、/BLを互いに接続するためのnMOSトランジスタとで構成されている。プリチャージ回路PREのnMOSトランジスタのゲートは、ビット線リセット信号BRSを受けている。ビット線リセット信号BRSが昇圧電圧VPPに設定されているとき、nMOSトランジスタのゲート・ソース間電圧は高くなり（VPP−VII/2）、オン抵抗が下がるため、ビット線BL、/BLは短時間でプリチャージされる。ビット線リセット信号BRSが内部電源電圧VIIに設定されれているときに、nMOSトランジスタのゲート・ソース間電圧は低くなり（VII/2）、オン抵抗が上がるため、ビット線BL、/BLは長時間かけてプリチャージされる。
【００５２】
センスアンプSAは、電源端子がセンスアンプ活性化信号PSA、NSAの信号線にそれぞれ接続されたラッチ回路で構成されている。センスアンプ活性化信号PSA、NSAの信号線は、ラッチ回路を構成するpMOSトランジスタおよびnMOSトランジスタのソースにそれぞれ接続されている。コラムスイッチCSWは、ビット線BLとローカルデータバス線LDBとを接続するnMOSトランジスタと、ビット線/BLとローカルデータバス線/LDBとを接続するnMOSトランジスタとで構成されている。各nMOSトランジスタのゲートは、コラムデコーダ部CDECで生成されるコラム線信号CLを受けている。
【００５３】
図６は、第１の実施形態における擬似SRAMのスタンバイ期間の動作を示している。スタンバイ期間は、擬似SRAMの外部からアクセス要求（RDPX、WRPX）が供給されない期間であり、メモリコア４０は、リフレッシュ要求（SREFPX）が発生したときのみリフレッシュ動作REFを実行する。
図２に示した裁定回路１４は、リフレッシュ要求信号SREFPXに同期してリフレッシュラッチ信号REFRATZ、リフレッシュタイミング信号REFRASZ、リフレッシュ信号REFZを活性化する（図６（ａ、ｂ、ｃ））。裁定回路１４は、リフレッシュタイミング信号REFRASZの活性化に同期してアクティブ信号ACTVZを活性化し、リフレッシュラッチ信号REFRATZを非活性化する（図６（ｄ、ｅ））。ロウ動作制御回路１６は、リフレッシュタイミング信号REFRASZに同期してロウタイミング信号RASZを活性化する（図６（ｆ））。そして、リフレッシュアドレス信号REFADに応じてワード線WLが選択され、センスアンプSAが活性化され、リフレッシュ動作REFが開始される（図６（ｇ））。
【００５４】
図３に示したPREZ生成回路２０のセレクタSEL1は、高レベルのリフレッシュ信号REFZを受けてパルス生成回路PLS2を含む経路を選択する。このため、プリチャージタイミング信号PREZは、リフレッシュタイミング信号REFRASZの活性化から時間D1後に期間P1（第１パルス幅）だけ活性化される（図６（ｈ））。裁定回路１４は、プリチャージタイミング信号PREZの活性化に応答してリフレッシュタイミング信号REFRASZを非活性化する（図６（ｉ））。リフレッシュタイミング信号REFRASZの非活性化により、ロウタイミング信号RASZは非活性化され（図６（ｊ））、ワード線WLが非選択される（図６（ｋ））。
【００５５】
図４に示したBRSVPPZ生成回路２２は、リフレッシュタイミング信号REFRASZの活性化のみを受けるため、BRS設定VPPZを低レベルに保持する（図６（ｌ））。このため、BRS生成回路２８は、ビット線リセット信号BRSの高レベル電圧VBRSとして内部電源電圧VIIを使用する。BRS生成回路２８は、プリチャージタイミング信号PREZの活性化に応答してビット線リセット信号BRSを内部電源電圧VIIに変化させる（図６（ｍ））。図５に示したプリチャージ回路PREは、高レベルのビット線リセット信号BRSに応答してビット線BL、/BLをプリチャージ電圧線VPR（VII/2）に接続する。すなわち、プリチャージ動作が実行される。
【００５６】
このとき、プリチャージ回路PREのnMOSトランジスタのゲート・ソース間電圧は小さいため、ビット線BL、/BLは、プリチャージタイミング信号PREZの活性化期間P1に対応する長い時間をかけてプリチャージされる（図６（ｎ））。一般に、リフレッシュ要求信号SREFPXの生成周期は、数十μｓであるため、スタンバイ期間中に、リフレッシュ動作REF後のプリチャージ時間を長くしても回路は、問題なく動作する。ビット線リセット信号BRSの高レベル電圧VBRSを昇圧電圧VPPでなく内部電源電圧VIIに設定することで、スタンバイ期間中の昇圧電圧VPPの使用を最小限にできる。このため、VPP生成回路２６の消費電流を抑えることができ、スタンバイ電流を削減できる。この後、リフレッシュタイマ１２がリフレッシュ要求信号SREFPXを再び出力すると、上述と同様にリフレッシュ動作REFが実行される。
【００５７】
図７は、第１の実施形態においてリフレッシュ動作REFが実行された後に読み出し動作RDが実行される例を示している。読み出しコマンドRD（アクセス要求）は、リフレッシュ動作REFの完了後に供給される（図７（ａ））。すなわち、この例では、リフレッシュ要求とアクセス要求との競合は発生しない。リフレッシュ要求信号SREFPXに応答するリフレッシュ動作REFは、上述した図６と同様に実行されるため、説明を省略する。
【００５８】
図２に示した裁定回路１４は、読み出し要求信号RDPXに同期してアクセスラッチ信号ACTLATZを活性化する（図７（ｂ））。アクティブ信号ACTVZが低レベルのため、裁定回路１４は、アクセスラッチ信号ACTLATZに同期してリフレッシュ信号REFZを非活性化し（図７（ｃ））、アクセスタイミング信号ACTRASZを活性化し（図７（ｄ））、アクティブ信号ACTVZを活性化する（図７（ｅ））。ロウ動作制御回路１６は、アクセスタイミング信号ACTRASZに同期してロウタイミング信号RASZを活性化する（図７（ｆ））。そして、リフレッシュアドレス信号REFADに応じてワード線WLが選択され、センスアンプSAが活性化され、読み出し動作RDが開始される（図７（ｇ））。ワード線WLが選択されている間にコラムアドレス信号CADに応じたコラム線信号CLが選択され（図７（ｈ））、センスアンプSAで増幅された信号が読み出しデータとしてデータバスに伝達される。読み出しデータは、ラッチされた後、データ端子DQを介して擬似SRAMの外部に出力される（図７（ｉ））。読み出しコマンドRDから読み出しデータの出力までは、外部コマンドアクセス時間tCEとして定義される。
【００５９】
図３に示したPREZ生成回路２０のセレクタSEL1は、低レベルのリフレッシュ信号REFZを受けてパルス生成回路PLS1を含む経路を選択する。このため、プリチャージタイミング信号PREZは、アクセスタイミング信号ACTRASZの活性化から時間D2後に期間P2（第２パルス幅）だけ活性化される（図７（ｊ））。裁定回路１４は、プリチャージタイミング信号PREZの活性化に応答してアクセスタイミング信号ACTRASZを非活性化する（図７（ｋ））。アクセスタイミング信号ACTRASZの非活性化により、ロウタイミング信号RASZは非活性化され（図７（ｌ））、ワード線WLが非選択される（図７（ｍ））。
【００６０】
図４に示したBRSVPPZ生成回路２２は、アクセスタイミング信号ACTRASZに応答して、BRS設定信号BRSVPPZを低レベルから高レベルに変化する（図７（ｎ））。このため、BRS生成回路２８は、ビット線リセット信号BRSの高レベル電圧VBRSを昇圧電圧VPPに設定する（図７（ｏ））。BRS生成回路２８は、プリチャージタイミング信号PREZの活性化に応答してビット線リセット信号BRSを昇圧電圧VPPに変化させる（図７（ｐ））。図５に示したプリチャージ回路PREは、高レベルのビット線リセット信号BRSに応答してビット線BL、/BLをプリチャージ電圧線VPR（VII/2）に接続する。すなわち、プリチャージ動作が実行される。
【００６１】
このとき、プリチャージ回路PREのnMOSトランジスタのゲート・ソース間電圧は大きいため、ビット線BL、/BLは、プリチャージタイミング信号PREZの活性化期間P2に対応する短い時間でプリチャージされる（図７（ｑ））。このように、ビット線リセット信号BRSの高レベル電圧VBRSをリフレッシュ動作REF後のプリチャージ動作中と、読み出し動作RD後（アクセス動作後）のプリチャージ動作中とで変更することで、読み出しサイクル時間（図８のtRC）に影響を与えることなく、スタンバイ期間中の消費電流（スタンバイ電流）を削減できる。
【００６２】
図８は、第１の実施形態において、リフレッシュ動作REF中（プリチャージ期間を除く再書き込み動作中）に読み出しコマンドRDが供給され、その後書き込みコマンドWRが供給される例を示している。上述した図６および図７と同じ動作については詳細な説明を省略する。擬似SRAMは、リフレッシュ要求（SREFPX）を受けたときにアクセス要求を受けていないため、図７と同様にリフレッシュ動作REFを開始する（図８（ａ））。
【００６３】
読み出しコマンドRDは、リフレッシュ動作REFにおけるワード線WLの活性化期間を示すリフレッシュタイミング信号REFRASZが非活性化された後に供給される（図８（ｂ、ｃ））。より詳細には、読み出しコマンドRD（RDPX）に応答して生成されるアクセスラッチ信号ACTLATZは、リフレッシュタイミング信号REFRASZが非活性化された後に活性化される（図８（ｄ））。このため、図４に示したBRSVPPZ生成回路２２のセレクタSEL2は、フリップフロップFF7をセットしない。
【００６４】
BRS設定信号BRSVPPZは、低レベル（VSS）に保持され（図８（ｅ））、ビット線リセット信号BRSの高レベル電圧VBRSは、内部電源電圧VIIに設定され続ける（図８（ｆ））。したがって、リフレッシュ動作REF後のプリチャージ動作中、ビット線リセット信号BRSは内部電源電圧VIIに設定される。すなわち、プリチャージ動作は、図６および図７と同様に、長い時間P1をかけて実行される。換言すれば、読み出しコマンドRDの供給からデータ端子DQに読み出しデータの出力が開始されるまでの外部コマンドアクセス時間tCEと、読み出しサイクル時間tRCが製品仕様を満足する場合、ビット線リセット信号BRSは内部電源電圧VIIに設定可能である。
【００６５】
裁定回路１４は、プリチャージタイミング信号PREZの非活性化（プリチャージ動作の完了）に応答して、アクティブ信号ACTVZを非活性化するとともに、アクセスタイミング信号ACTRASZを活性化する（図８（ｇ、ｈ））。アクセスタイミング信号ACTRASZの活性化により、アクセスラッチ信号ACTLATZが非活性化される（図８（ｉ））。
BRSVPPZ生成回路２２のセレクタSEL2は、アクセスタイミング信号ACTRASZの活性化に応答してフリップフロップFF7をセットし、BRS設定信号BRSVPPZを高レベルに変化させる（図８（ｊ））。このため、BRS生成回路２８は、ビット線リセット信号BRSの高レベル電圧VBRSを内部電源電圧VIIから昇圧電圧VPPに切り替える（図８（ｋ））。
【００６６】
この後、図７と同様に読み出し動作RDおよび読み出し動作RDに伴うプリチャージ動作が実行される（図８（ｌ、ｍ））。ビット線リセット信号BRSの高レベル電圧VBRSが昇圧電圧VPPに設定されるため、プリチャージ回路PREのnMOSトランジスタのゲート・ソース間電圧は大きくなる。このため、プリチャージ動作は短い時間P2で実行される。
この後、所定の読み出しサイクル時間tRCを空けて書き込みコマンドWR（WRPX）が供給される（図８（ｎ））。擬似SRAMは、図７に示した読み出し動作RDと同じタイミングで動作し、書き込みサイクル時間tWC内に書き込み動作WRを完了する（図８（ｏ））。書き込み動作WRでは、センスアンプSAが活性化された直後にデータバス線を介して書き込みデータがビット線BL、/BLに供給される。
【００６７】
図９は、第１の実施形態において、読み出し要求の直後にリフレッシュ要求が発生する例を示している。裁定回路１４は、読み出しコマンドRD（RDPX）をリフレッシュ要求（SREFPX）より先に受け付け、アクセスタイミング信号ACTRASZを活性化する（図９（ａ））。このため、読み出し動作RDがリフレッシュ動作REFより先に実行される（図９（ｂ））。BRSVPPZ生成回路２２は、アクセスタイミング信号ACTRASZの活性化を受け、BRS設定信号BRSVPPZを高レベルに保持する（図９（ｃ））。このため、ビット線リセット信号BRSの高レベル電圧VBRSは、昇圧電圧VPPに設定され、プリチャージ動作は短い時間P2で実行される（図９（ｄ））。
【００６８】
裁定回路１４は、プリチャージタイミング信号PREZの非活性化に応答して、アクティブ信号ACTVZを非活性化する（図９（ｅ））。アクティブ信号ACTVZの非活性化により、リフレッシュタイミング信号REFRASZが活性化される（図９（ｆ））。BRSVPPZ生成回路２２は、アクセスラッチ信号ACTLATZの非活性化期間中にリフレッシュタイミング信号REFRASZの活性化を受け、BRS設定信号BRSVPPZを高レベルから低レベルに変化させる（図９（ｇ））。高レベル電圧VBRSを読み出し動作RDに伴うプリチャージ動作が完了し、リフレッシュ動作期間に入ってから切り替えることで、上述した図８と同様に、内部電源電圧線VIIに昇圧電圧線VPPの電荷が注入されることを防止でき、内部電源電圧VIIが変動することを防止できる。
【００６９】
BRSVPPZ生成回路２２は、低レベルのBRS設定信号BRSVPPZを受け、ビット線リセット信号BRSの高レベル電圧VBRSを内部電源電圧VIIに設定する（図９（ｈ））。このため、リフレッシュ動作REF後のプリチャージ動作は長い時間P1をかけて実行される（図９（ｉ））。高レベル電圧VBRSを読み出し動作RDに伴うプリチャージ動作が完了し、リフレッシュ動作期間に入ってから切り替えることで、すなわち、高レベル電圧VBRSをビット線リセット信号BRSが接地電圧VSSに設定された後（非プリチャージ期間）に切り替えることで、内部電源電圧線VIIに昇圧電圧線VPPの電荷が注入されることを防止でき、内部電源電圧VIIが変動することを防止できる。
【００７０】
この後、スタンバイ期間中にリフレッシュ要求（SREFPX）が発生するとき、図６と同様にリフレッシュ動作REFが実行される（図９（ｊ、ｋ））。ビット線リセット信号BRSの高レベル電圧VBRSは、アクセスコマンドが供給されるまで内部電源電圧VIIに設定され続ける。
図１０は、第１の実施形態において、リフレッシュ要求の直後に読み出し要求が発生する例を示している。より詳細には、読み出し要求は、リフレッシュ動作REF中に供給される。裁定回路１４は、リフレッシュ要求（SREFPX）を読み出しコマンドRD（RDPX）より先に受け付け、リフレッシュタイミング信号REFRASZを活性化する（図１０（ａ））。このため、図７と同様に、リフレッシュ動作REFが読み出し動作RDより先に実行される（図１０（ｂ））。但し、この例では、リフレッシュ動作REFに伴うプリチャージ動作が、図７とは相違する。
【００７１】
裁定回路１４は、読み出し要求信号RDPXに応答してアクセスラッチ信号ACTLATZを活性化する（図１０（ｃ））。BRSVPPZ生成回路２２は、リフレッシュタイミング信号REFRASZの活性化期間中にアクセスラッチ信号ACTLATZのの活性化を受け、BRS設定信号BRSVPPZを低レベルから高レベルに変化させる（図１０（ｄ））。BRSVPPZ生成回路２２は、高レベルのBRS設定信号BRSVPPZを受け、ビット線リセット信号BRSの高レベル電圧VBRSを昇圧電圧VPPに設定する（図１０（ｅ））。このため、リフレッシュ動作REF後のプリチャージ動作は短時間P2で実行される（図１０（ｆ））。このように、リフレッシュ要求の直後にアクセス要求が発生する場合に、リフレッシュ動作REF後のプリチャージ動作を短時間で実行することで、読み出しコマンドRDの最小供給間隔である読み出しサイクル時間tRCおよび外部コマンドアクセス時間tCEを短くできる。書き込みコマンドWRについても同様である。
【００７２】
この後、図７および図８と同様に読み出しコマンドRDおよび書き込みコマンドWRに伴う読み出し動作RDおよび書き込み動作WRが実行される（図１０（ｇ、ｈ））。
以上、本実施形態では、ビット線リセット信号BRSの電圧は、リフレッシュ動作に伴うプリチャージ動作中に内部電源電圧VIIに設定され、アクセス動作に伴うプリチャージ動作中に昇圧電圧VPPに設定される。リフレッシュ動作に伴うプリチャージ動作中に昇圧電圧VPPは使用されないため、スタンバイ期間において、VPP生成回路２６の消費電流を小さくでき、擬似SRAMのスタンバイ電流を削減できる。プリチャージ動作中に内部電源電圧VIIを使用することでプリチャージ動作時間は相対的に長くなる。しかし、擬似SRAMでは、スタンバイ期間中にリフレッシュ動作のみが実行されるため、プリチャージ動作時間は、長くても問題ない。
【００７３】
ビット線リセット信号BRSの高レベル電圧VBRSは、アクセス動作後の最初の内部リフレッシュ要求SREFPXに応答して内部電源電圧VIIに設定され、リフレッシュ動作後の最初のアクセス要求RDPX（またはWRPX）に応答して昇圧電圧VPPに設定される。このため、プリチャージ動作が開始される前に高レベル電圧VBRSを余裕を持って所定の値に設定できる。この結果、擬似SRAMの回路設計およびタイミング設計を容易にできる。
【００７４】
高レベル電圧VBRSは、ビット線リセット信号BRSが低論理レベルの期間（非プリチャージ期間）に切り替えられる。このため、ビット線リセット信号BRSの信号線に供給された昇圧電圧VPPの電荷が、切り換え時に内部電源電圧線VIIに注入されることを防止できる。この結果、内部電源電圧VIIが変動することを防止でき、擬似SRAMを安定して動作させることができる。
【００７５】
高レベル電圧VBRSは、リフレッシュ動作を開始するためのリフレッシュ制御信号REFRASZに応答して内部電源電圧VIIに設定され、アクセス制御信号ACTRASZに応答して昇圧電圧VPPに設定される。このため、ビット線リセット信号BRSをプリチャージ動作前に内部電源電圧VIIまたは昇圧電圧VPPに余裕を持って設定できる。
高レベル電圧VBRSは、アクセス要求RDPX（またはWRPX）がリフレッシュ動作中に供給されたときに、このアクセス要求に応答して内部電源電圧VIIから昇圧電圧VPPに切り替えられる。このため、リフレッシュ動作に伴うプリチャージ動作中のビット線リセット信号BRSの電圧は、例外的に昇圧電圧VPPに設定される。したがって、プリチャージ動作時間を短縮でき、リフレッシュ動作に続くアクセス動作を早く開始できる。この結果、アクセスサイクル時間tRC、tWCおよび外部コマンドアクセス時間tCEを短縮できる。
【００７６】
ビット線リセット信号BRSを生成するためのプリチャージタイミング信号PREZは、セレクタSEL1が、パルス生成回路PLS2、PLS3のいずれかを含む経路を選択することで生成される。このため、擬似SRAMの動作状態（アクセス動作またはリフレッシュ動作）に対応して、ビット線リセット信号BRSの生成タイミングを容易に切り替えできる。
BRS生成回路２８において、pMOSトランジスタPM1のドレインおよびnMOSトランジスタNM1のソースは、CMOSインバータINV1のpMOSトランジスタのソースに接続されている。このため、CMOSインバータINV1のpMOSトランジスタのソース電圧を変更するだけで、ビット線リセット信号BRSの高レベル電圧を容易に設定できる。
【００７７】
BRS生成回路２８において、pMOSトランジスタPM1およびnMOSトランジスタNM1のゲートに供給される高レベル電圧は、レベルシフタSFTにより昇圧電圧VPPに設定される。このため、nMOSトランジスタNM1をオンさせるときに、ゲート・ソース間電圧を高くできる。この結果、内部電源電圧VIIを高レベル電圧としてCMOSインバータINV1に確実に供給できる。
【００７８】
図１１は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のBRSVPPZ生成回路２２の代わりに、BRSVPPZ生成回路４２（スイッチ制御回路）が形成されている。また、新たにREFRASZカウンタ４４が形成されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリは、DRAMのメモリセル（ダイナミックメモリセル）を有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００７９】
REFRASZカウンタ４４は、リフレッシュタイミング信号REFRASZの活性化（立ち上がりエッジ）に同期してカウント動作し、アクセスタイミング信号ACTRASZの活性化（立ち上がりエッジ）に同期してカウンタ値がリセットされる。また、REFRASZカウンタ４４は、リフレッシュタイミング信号REFRASZの活性化を連続して２回カウントしたときにイネーブル信号ENZを高レベルに変化させ、アクセスタイミング信号ACTRASZの活性化を受けたときにイネーブル信号ENZを低レベルに変化させる。換言すれば、イネーブル信号ENZは、カウンタ値が”２”になったときに高レベルに変化し、”２”を超えるカウンタ値では高レベルを保持し、カウンタ値が”０”にリセットされたときに低レベルに変化する。
【００８０】
BRSVPPZ生成回路４２は、イネーブル信号ENZが高レベルの期間中のみ、リフレッシュタイミング信号REFRASZの活性化（立ち上がりエッジ）を受け付け、この活性化に応答してBRS設定信号BRSVPPZを高レベルから低レベルに変化させる。すなわち、BRSVPPZ生成回路４２は、イネーブル信号ENZが低レベルの期間、BRS設定信号BRSVPPZが低レベルになることを禁止する。
【００８１】
図１２は、第２の実施形態における擬似SRAMの動作例を示している。この例では、アクセス要求RDPX、WRPX（読み出しコマンドRD、書き込みコマンドWR）の間にリフレッシュ要求SREFPXが発生し（アクセス期間）、その後、アクセス要求RDPX、WRPXが発生しないスタンバイ期間においてリフレッシュ要求SREFPXのみが周期的に発生する（スタンバイ期間）。
【００８２】
図１１に示したREFRASZカウンタ４４は、アクセス要求RDPX（またはWRPX）に応答するアクセスタイミング信号ACTRASZの活性化にそれぞれ同期してカウンタ値CNTを”０”にリセットする（図１１（ａ、ｂ、ｃ））。一方、REFRASZカウンタ４４は、リフレッシュ要求SREFPXに応答するリフレッシュタイミング信号REFRASZの活性化にそれぞれ同期してカウント動作し、カウンタ値CNTを増加させる（図１１（ｄ、ｅ、ｆ））。REFRASZカウンタ４４は、カウンタ値CNTが”２”になったときにイネーブル信号ENZを低レベルから高レベルに変化する（図１１（ｇ））。
【００８３】
BRSVPPZ生成回路４２は、イネーブル信号ENZが高レベルの期間に、リフレッシュタイミング信号REFRASZの活性化に同期してBRS設定信号BRSVPPZを高レベルから低レベルに変化させる（図１１（ｈ））。なお、BRSVPPZ生成回路４２は、イネーブル信号ENZが高レベルに変化する前にリフレッシュタイミング信号REFRASZの活性化を受けることを防止するため、リフレッシュタイミング信号REFRASZを内部で所定時間遅延させている。
【００８４】
BRS生成回路２８は、低レベルのBRS設定信号BRSVPPZを受け、ビット線リセット信号BRSの高レベル電圧VBRSを昇圧電圧VPPから内部電源電圧VIIに変更する（図１１（ｉ））。このため、その後のスタンバイ期間において、リフレッシュ動作に伴うプリチャージ動作は長い時間をかけて実行される。なお、昇圧電圧VPPから内部電源電圧VIIへの変更タイミングは、第１の実施形態と同様に、ビット線リセット信号BRSの低レベル期間（非プリチャージ期間）に設定されている。
【００８５】
このように、リフレッシュ要求が連続して発生するか否かにより、アクセス期間およびスタンバイ期間を判定し、アクセス期間中のプリチャージ動作を短時間で実行し、スタンバイ期間中のプリチャージを長い時間をかけて実行することで、アクセス期間中に、ビット線リセット信号BRSの高レベル電圧VBRSが昇圧電圧VPPから内部電源電圧VIIに切り替わることを防止できる。この結果、BRS生成回路２８による高レベル電圧VBRSの切り替え動作の頻度を下げることができ、スタンバイ電流だけでなく、アクセス期間における消費電流（動作電流）を削減できる。また、アクセス期間中のリフレッシュ動作後のプリチャージ動作を短時間で実行することで、アクセスコマンドRD、WRの最小供給間隔である読み出しサイクル時間tRC、書き込みサイクル時間tWCを短くできる。
【００８６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、高レベル電圧VBRSは、リフレッシュ要求SREFPXがアクセス要求RDPX（またはWRPX）を挟むことなく連続して発生したときに、昇圧電圧VPPから内部電源電圧VIIに切り替えられる。また、高レベル電圧VBRSは、アクセス要求RDPX（またはWRPX）が発生したときに内部電源電圧VIIから昇圧電圧VPPに切り替えられる。このため、アクセス動作が頻繁に実行される通常動作期間中に、高レベル電圧VBRSが、リフレッシュ要求SREFPXに応答して昇圧電圧VPPから内部電源電圧VIIに切り替わることを防止できる。この結果、BRS生成回路２８の消費電流を削減できる。
【００８７】
図１３は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のBRSVPPZ生成回路２２の代わりに、BRSVPPZ生成回路４６（スイッチ制御回路）が形成されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリは、DRAMのメモリセル（ダイナミックメモリセル）を有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００８８】
BRSVPPZ生成回路４６は、リフレッシュ動作後のプリチャージ動作中にアクセス要求（RDPXまたはWRPX）が発生したときに、ビット線リセット信号BRSの高レベル電圧VBRSをプリチャージ動作中に内部電源電圧VIIから昇圧電圧VPPに切り替える機能を有している。
図１４は、第３の実施形態において、リフレッシュ動作REF後のプリチャージ動作中にアクセスコマンド（RDまたはWR）が供給される例を示している。BRSVPPZ生成回路４６は、アクセスコマンドに応答して活性化されるアクセスラッチ信号ACTLATZを受け、このアクセスラッチ信号ACTLATZに同期してBRS設定信号BRSVPPZを低レベルから高レベルに変化させる（図１４（ａ））。BRS生成回路２８は、高レベルのBRS設定信号BRSVPPZを受け、ビット線リセット信号BRSの高レベル電圧VBRSを内部電源電圧VIIから昇圧電圧VPPに変更する（図１４（ｂ））。このため、ビット線リセット信号BRSの高レベル電圧はプリチャージ動作中に内部電源電圧VIIから昇圧電圧VPPに切り替えられる（図１４（ｃ））。したがって、リフレッシュ動作REF後のプリチャージ期間を短縮できる。この結果、アクセスコマンドの受信からアクセス動作（読み出し動作RDまたは書き込み動作WR）を開始するまでの時間を短縮でき、アクセスサイクル時間tRC、tWCを短縮できる。
【００８９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アクセス要求RDPX（またはWRPX）がリフレッシュ要求SREFPXに伴うプリチャージ動作中に供給されたときに、高レベル電圧VBRSは、このプリチャージ動作中に内部電源電圧VIIから昇圧電圧VPPに切り替わる。これに伴い、ビット線リセット信号BRSの電圧は、プリチャージ動作中に内部電源電圧VIIから昇圧電圧VPPに切り替わる。このため、リフレッシュ要求SREFPXとアクセス要求RDPX（またはWRPX）とが競合し、アクセス動作がリフレッシュ動作後に実行される場合、リフレッシュ動作に伴うプリチャージ動作時間を短縮できる。この結果、アクセス動作を早く開始でき、アクセスサイクル時間（tRC、tWC）を短縮できる。
【００９０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）ダイナミックメモリセルと、前記ダイナミックメモリセルに接続されたビット線と、前記ビット線をプリチャージ電圧線に接続するnMOSトランジスタを含むプリチャージ回路とを有するメモリコアと、
スイッチ制御信号に応じて第１電圧またはこの第１電圧より高い第２電圧の一方を出力するスイッチ回路と、
前記nMOSトランジスタのゲートに供給するビット線リセット信号を生成するとともに、前記ビット線リセット信号の高レベル電圧を前記スイッチ回路から出力される前記第１または第２電圧の一方に設定する信号生成回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１の半導体メモリにおいて、
アクセス要求に応答するアクセス動作に伴うプリチャージ動作中に前記ビット線リセット信号を前記第２電圧に保持するとともに、内部リフレッシュ要求に応答するリフレッシュ動作に伴うプリチャージ動作中に前記ビット線リセット信号を前記第１電圧に保持するために、前記スイッチ制御信号を出力するスイッチ制御回路を備えていることを特徴とする半導体メモリ。
（付記３）
付記２の半導体メモリにおいて、
前記スイッチ制御回路は、前記アクセス動作後の最初の内部リフレッシュ要求に応答してスイッチ制御信号を第１論理レベルに設定し、前記リフレッシュ動作後の最初のアクセス要求に応答してスイッチ制御信号を第２論理レベルに設定し、
前記スイッチ回路は、前記スイッチ制御信号が第１論理レベルのときに前記第１電圧を出力し、前記スイッチ制御信号が第２論理レベルのときに前記第２電圧を出力することを特徴とする半導体メモリ。
（付記４）
付記２の半導体メモリにおいて、
前記スイッチ制御回路は、前記ビット線リセット信号が低論理レベルの期間に前記スイッチ回路を切り替えるために、前記低論理レベルの期間に前記スイッチ制御信号の論理レベルを切り替えることを特徴とする半導体メモリ。
（付記５）
付記２の半導体メモリにおいて、
アクセス要求と内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記内部リフレッシュ要求に応答するリフレッシュ動作の実行順を決め、その実行順に従って前記アクセス動作を実行させるためのアクセス制御信号および前記リフレッシュ動作を実行させるためのリフレッシュ制御信号を順次出力する裁定回路を備え、
前記スイッチ制御回路は、前記リフレッシュ制御信号に応答して前記スイッチ制御信号を第１論理レベルに設定し、前記アクセス制御信号に応答してスイッチ制御信号を第２論理レベルに設定し、
前記スイッチ回路は、前記スイッチ制御信号が第１論理レベルのときに前記第１電圧を出力し、前記スイッチ制御信号が第２論理レベルのときに前記第２電圧を出力することを特徴とする半導体メモリ。
（付記６）
付記５の半導体メモリにおいて、
前記スイッチ制御回路は、前記アクセス要求が前記内部リフレッシュ要求に対応するリフレッシュ動作中に供給されたときに、このアクセス要求に応答して前記スイッチ制御信号を第１論理レベルから第２論理レベルに変更することを特徴とする半導体メモリ。
（付記７）
付記１の半導体メモリにおいて、
前記外部電源電圧を昇圧して昇圧電圧を生成する昇圧電圧生成回路と、
電源端子を介して供給される外部電源電圧を降圧して内部電源電圧を生成する内部電源電圧生成回路とを備え、
前記第１電圧は、前記内部電源電圧であり、
前記第２電圧は、前記昇圧電圧であることを特徴とする半導体メモリ。
（付記８）
付記１の半導体メモリにおいて、
前記内部リフレッシュ要求が前記アクセス要求を挟むことなく連続して発生したときに、前記ビット線リセット信号の高レベル電圧を前記第２電圧から前記第１電圧に切り替えるとともに、前記アクセス要求が発生したときに前記高レベル電圧を前記第１電圧から前記第２電圧に切り替えるために、前記スイッチ制御信号を出力するスイッチ制御回路を備えていることを特徴とする半導体メモリ。
（付記９）
付記８の半導体メモリにおいて、
前記スイッチ制御回路は、前記ビット線リセット信号が低論理レベルの期間に前記スイッチ回路を切り替えるために、前記低論理レベルの期間に前記スイッチ制御信号の論理レベルを切り替えることを特徴とする半導体メモリ。
（付記１０）
付記１の半導体メモリにおいて、
アクセス要求と内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記内部リフレッシュ要求に応答するリフレッシュ動作の実行順を決め、その実行順に従って前記アクセス動作を実行させるためのアクセス制御信号および前記リフレッシュ動作を実行させるためのリフレッシュ制御信号を順次出力する裁定回路と、
前記アクセス要求が前記内部リフレッシュ要求に伴うプリチャージ動作中に供給されたときに、このアクセス要求に応答して前記プリチャージ動作中に前記ビット線リセット信号の高レベル電圧を前記第１電圧から前記第２電圧に切り替えるために、前記スイッチ制御信号を出力するスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
（付記１１）
付記１の半導体メモリにおいて、
第１パルス幅を有する第１プリチャージタイミング信号を生成する第１パルス生成回路と、
第１パルス幅より短い第２パルス幅を有する第２プリチャージタイミング信号を生成する第２パルス生成回路と、
前記スイッチ回路が前記第１電圧を出力しているときに前記第１プリチャージタイミング信号を選択し、前記スイッチ回路が前記第２電圧を出力しているときに第２プリチャージタイミング信号を選択する選択回路とを備え、
前記信号生成回路は、選択された前記第１または第２プリチャージタイミングのパルス幅に対応する高レベル電圧期間を有する前記ビット線リセット信号を生成することを特徴とする半導体メモリ。
（付記１２）
付記１の半導体メモリにおいて、
前記信号生成回路は、前記ビット線リセット信号を出力するCMOSインバータを備え、
前記CMOSインバータのpMOSトランジスタのソースは、前記スイッチ回路の出力に接続されていることを特徴とする半導体メモリ。
（付記１３）
付記１の半導体メモリにおいて、
前記スイッチ制御信号の高レベル電圧を前記第２電圧に設定するレベルシフタを備え、
前記スイッチ回路は、
ソースで前記第２電圧を受け、ドレインが出力ノードに接続され、ゲートで前記スイッチ制御信号を受けるpMOSトランジスタと、
ドレインで前記第１電圧を受け、ソースが前記出力ノードに接続され、ゲートで前記スイッチ制御信号を受けるnMOSトランジスタとを備えていることを特徴とする半導体メモリ。
（付記１４）
複数のダイナミックメモリセル、前記ダイナミックメモリセルに接続されたビット線、および前記ビット線をプリチャージ電圧線に接続するnMOSトランジスタを含むプリチャージ回路を有するメモリコアを備えた半導体メモリの動作制御方法であって、
前記nMOSトランジスタのゲートに供給されるビット線リセット信号の高レベル電圧を、第１電圧またはこの第１電圧より高い第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
（付記１５）
付記１４の半導体メモリの動作制御方法において、
アクセス要求に応答するアクセス動作に伴うプリチャージ動作中に前記ビット線リセット信号を前記第２電圧に保持するとともに、内部リフレッシュ要求に応答するリフレッシュ動作に伴うプリチャージ動作中に前記ビット線リセット信号を前記第１電圧に保持することを特徴とする半導体メモリの動作制御方法。
（付記１６）
付記１５の半導体メモリの動作制御方法において、
前記ビット線リセット信号の高レベル電圧に使用するための電源線の電圧を、前記アクセス動作後の最初の内部リフレッシュ要求に応答して前記第１電圧に設定し、前記リフレッシュ動作後の最初のアクセス要求に応答して前記第２電圧に設定することを特徴とする半導体メモリの動作制御方法。
（付記１７）
付記１５の半導体メモリの動作制御方法において、
前記ビット線リセット信号の高レベル電圧に使用するための電源線の電圧を、前記ビット線リセット信号が低論理レベルの期間に、前記第１電圧または前記第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
（付記１８）
付記１５の半導体メモリの動作制御方法において、
アクセス要求と内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記内部リフレッシュ要求に応答するリフレッシュ動作の実行順を決め、その実行順に従って前記アクセス動作を実行させるためのアクセス制御信号および前記リフレッシュ動作を実行させるためのリフレッシュ制御信号を順次出力し、
前記ビット線リセット信号の高レベル電圧に使用するための電源線の電圧を、前記リフレッシュ制御信号に応答して前記第１電圧に設定し、前記アクセス制御信号に応答して前記第２電圧に設定することを特徴とする半導体メモリの動作制御方法。
（付記１９）
付記１８の半導体メモリの動作制御方法において、
前記電源線の電圧を、前記アクセス要求が前記内部リフレッシュ要求に対応するリフレッシュ動作中に供給されたときに、このアクセス要求に応答して前記第１電圧から前記第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
（付記２０）
付記１４の半導体メモリの動作制御方法において、
前記内部リフレッシュ要求が前記アクセス要求を挟むことなく連続して発生したときに、前記ビット線リセット信号の高レベル電圧を前記第２電圧から前記第１電圧に切り替えるとともに、前記アクセス要求が発生したときに前記高レベル電圧を前記第１電圧から前記第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
（付記２１）
付記２０の半導体メモリの動作制御方法において、
前記ビット線リセット信号の高レベル電圧に使用するための電源線の電圧を、前記ビット線リセット信号が低論理レベルの期間に、前記第１電圧または前記第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
（付記２２）
付記１４の半導体メモリの動作制御方法において、
アクセス要求と内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記内部リフレッシュ要求に応答するリフレッシュ動作の実行順を決め、その実行順に従って前記アクセス動作を実行させるためのアクセス制御信号および前記リフレッシュ動作を実行させるためのリフレッシュ制御信号を順次出力し、
前記アクセス要求が前記内部リフレッシュ要求に伴うプリチャージ動作中に供給されたときに、このアクセス要求に応答して前記プリチャージ動作中に前記ビット線リセット信号の高レベル電圧を前記第１電圧から前記第２電圧に切り替えることを特徴とする半導体メモリの動作制御方法。
【００９１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００９２】
本発明の半導体メモリでは、ダイナミックメモリセルを有する半導体メモリの消費電流を削減できる。特に、擬似SRAMのスタンバイ電流を削減できる。
【図面の簡単な説明】
【００９３】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示した裁定回路の詳細を示す回路図である。
【図３】図１に示したPREZ生成回路の詳細を示す回路図である。
【図４】図１に示したBRSVPPZ生成回路およびBRS生成回路の詳細を示す回路図である。
【図５】図１に示したメモリコアの要部の詳細を示す回路図である。
【図６】第１の実施形態において擬似SRAMのスタンバイ中の動作を示すタイミング図である。
【図７】第１の実施形態においてリフレッシュ動作が実行された後に読み出し動作が実行される例を示すタイミング図である。
【図８】第１の実施形態において、リフレッシュ動作中に読み出しコマンドが供給され、その後書き込みコマンドが供給される例を示すタイミング図である。
【図９】第１の実施形態において、読み出し要求の直後にリフレッシュ要求が発生する例を示すタイミング図である。
【図１０】第１の実施形態において、リフレッシュ要求の直後に読み出し要求が発生する例を示すタイミング図である。
【図１１】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１２】第２の実施形態における擬似SRAMの動作例を示すタイミング図である。
【図１３】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図１４】第３の実施形態において、リフレッシュ動作後のプリチャージ期間中にアクセスコマンドが供給される例を示すタイミング図である。
【符号の説明】
【００９４】
１０‥コマンドデコーダ；１２‥リフレッシュタイマ；１４‥裁定回路；１６‥ロウ動作制御回路；１８‥コア制御回路；２０‥PREZ生成回路；２２‥BRSVPPZ生成回路；２４‥VII生成回路；２６‥VPP生成回路；２８‥BRS生成回路；３０‥リフレッシュカウンタ；３２‥アドレス入力回路；３４‥アドレス選択回路；３６‥データ出力回路；３８‥データ入力回路；４０‥メモリコア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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