(57)【特許請求の範囲】
【請求項１】
α粒子反応性装置を有する集積回路チップと、
前記集積回路チップに接続するためのＰｂ系のはんだバンプとを含み、
前記Ｐｂ系のはんだバンプは、前記集積回路チップの表面上に形成された低アルファＰｂ層と、前記低アルファＰｂ層の上に形成されたＰｂ含有はんだ部分とを含み、前記低アルファＰｂ層は前記Ｐｂ含有はんだ部分からのα粒子放出に対して不透過性であり、
前記低アルファＰｂ層が、前記Ｐｂ含有はんだ部分のα粒子放出特性の１００分の１から１０００分の１のα粒子放出特性を示す、装置。
【請求項２】
基板パッケージ、チップキャリア、およびプリント回路板のうちの１つをさらに含み、前記Ｐｂ系のはんだバンプは、基板パッケージ、チップキャリア、およびプリント回路板のうちの前記１つを前記集積回路チップに電気的に接続する、請求項１に記載の装置。
【請求項３】
前記Ｐｂ系のはんだバンプは、前記α粒子反応性装置の上に直接形成される、請求項１に記載の装置。
【請求項４】
前記α粒子反応性装置は、ＳＲＡＭメモリセルおよびＤＲＡＭメモリセルのうちの１つと関連付けられる、請求項１に記載の装置。
【請求項５】
前記集積回路チップはマイクロプロセッサ、メモリ、およびキャッシュのうちの１つを含む、請求項１に記載の装置。
【請求項６】
メモリ回路に結合されるマイクロプロセッサ回路をさらに含み、
前記メモリ回路および前記マイクロプロセッサ回路のうちの１つは、前記α粒子反応性装置を含む、請求項１に記載の装置。
【請求項７】
キャッシュ回路およびマイクロプロセッサ回路をさらに含み、前記キャッシュ回路および前記マイクロプロセッサ回路は双方とも前記集積回路チップ上に規定され、
前記α粒子反応性装置は前記キャッシュ回路のメモリセルと関連付けられる、請求項１に記載の装置。
【請求項８】
半導体チップを基板に接続するはんだバンプであって、前記半導体チップは、前記はんだバンプの近傍において放射線起因ソフトエラーの影響を受けやすい装置を含み、前記はんだバンプは、
各々の厚さが０．５μｍ未満である複数の薄いＰｂ層を含み、前記複数の薄いＰｂ層は前記半導体チップの回路に電気的に結合され、前記複数の薄いＰｂ層はα粒子に対して不透過性であり、前記薄いＰｂ層の各々は隣接する前記薄いＰｂ層から層界面によって隔てられており、前記はんだバンプはさらに
前記複数の薄いＰｂ層と前記基板との間に電気的に結合されるＰｂ含有はんだ部分を含み、前記はんだバンプはさらに
前記複数の薄いＰｂ層の少なくともいずれかの中に延在する遷移領域を含み、前記遷移領域は、前記Ｐｂ含有はんだ部分および前記薄いＰｂ層からの混合材料を含み、
前記低アルファＰｂ層が、前記Ｐｂ含有はんだ部分のα粒子放出特性の１００分の１から１０００分の１のα粒子放出特性を示す、はんだバンプ。
【請求項９】
前記複数の薄いＰｂ層の少なくとも１つ内に微量成分をさらに含み、前記微量成分は、前記少なくとも１つの薄いＰｂ層の溶解温度を前記Ｐｂ含有はんだ部分のリフロー温度に対して上昇させるよう選択される、請求項８に記載のはんだバンプ。
【請求項１０】
前記複数の薄いＰｂ層はＰｂ２１０を含まない、請求項８に
記載のはんだバンプ。
【請求項１１】
前記複数の薄いＰｂ層の前記溶解温度は、前記リフロー温度よりも少なくとも２５℃高い、請求項８に記載のはんだバンプ。
【請求項１２】
前記Ｐｂ含有はんだ部分は、少なくとも１つのα粒子放出性成分を含む、請求項１に記載の装置。
【請求項１３】
前記少なくとも１つのα粒子放出性成分はＰｂ２１０を含む、請求項１２に記載の装置。
【請求項１４】
前記低アルファＰｂ層は、毎時間０．１α粒子／ｃｍ２未満のα粒子放出特性を示す、請求項１に記載の装置。
【請求項１５】
前記Ｐｂ含有はんだ部分は、Ｐｂ２１０およびその放射性崩壊先行物のいずれかまたは両方を含む、請求項１に記載の装置。
【請求項１６】
前記Ｐｂ含有はんだ部分は、ＳｎＰｂはんだまたはＩｎＰｂはんだのうちの１つを含む、請求項１に記載の装置。
【請求項１７】
前記低アルファＰｂ層は、前記低アルファＰｂ層の融点を前記Ｐｂ含有はんだ部分のリフロー温度よりも高く上昇させるための付加的な成分を含む、請求項１に記載の装置。
【請求項１８】
前記付加的な成分は、Ａｕ、Ｂａ、Ｃａ、Ｃｕ、Ｍｇ、Ｈｇ、および希土類元素の群から選択される元素を含む、請求項１７に記載の装置。
【請求項１９】
前記付加的な成分は前記低アルファＰｂ層に、その融点を、前記Ｐｂ含有はんだ部分の前記リフロー温度よりも少なくとも２５℃高く上昇させるのに十分な濃度で導入される、請求項１７に記載の装置。
【請求項２０】
前記付加的な成分は、３重量％から４重量％の濃度のＡｕ、２重量％から３重量％の濃度のＭｇ、４重量％から５重量％の濃度のＨｇの群から選択される元素を含む、請求項１７に記載の装置。
【請求項２１】
前記Ｐｂ含有はんだ部分は、前記低アルファＰｂ層の融点よりも低いリフロー温度を有する、請求項１７に記載の装置。
【請求項２２】
前記Ｐｂ含有はんだ部分はＳｎＰｂはんだおよびＩｎＰｂはんだのうちの１つを含み、
前記低アルファＰｂ層は、前記Ｐｂ含有はんだ部分のリフロー温度よりも少なくとも２５℃高い融点を有する、請求項１７に記載の装置。
【請求項２３】
前記低アルファＰｂ層は、複数の別々に形成されたそのサブレイヤを含み、前記サブレイヤの間の境界は、リフローの間の前記Ｐｂ含有はんだ部分から前記低アルファＰｂ層への前記α粒子放出放射性同位体の侵入を阻む、請求項１に記載の装置。
【請求項２４】
前記低アルファＰｂ層は、前記集積回路チップの導電性部分と電気的に接触して形成される、請求項１に記載の装置。
【請求項２５】
前記Ｐｂ系はんだバンプは、リフローされて、パッケージされた集積回路内の電気的および機械的な接続を形成する、請求項１に記載の装置。
【請求項２６】
前記パッケージされた集積回路は、オンチップキャッシュを備えたマイクロプロセッサを含み、
前記α粒子反応性装置または回路は、前記オンチップキャッシュのメモリセルを含む、請求項２５に記載の装置。
【請求項２７】
前記α粒子反応性装置または回路は、ＳＲＡＭメモリセルおよびＤＲＡＭメモリセルのうちの１つを含む、請求項１に記載の装置。
【請求項２８】
前記低アルファＰｂ層は厚さが１μｍ未満である、請求項１に記載の装置。
【請求項２９】
前記低アルファＰｂ層は厚さが０．５〜５μｍである、請求項１に記載の装置。
【請求項３０】
前記低アルファＰｂ層の前記複数の別々に形成されたサブレイヤは、合計で厚さが１．０μｍである、請求項２３に記載の装置。
【請求項３１】
前記低アルファＰｂ層の前記複数の別々に形成されたサブレイヤは、各々の厚さが０．２μｍである、請求項２３に記載の装置。
【請求項３２】
前記低アルファＰｂ層の前記複数の別々に形成されたサブレイヤのうちの少なくとも１つは、前記少なくとも１つのサブレイヤの融点を前記Ｐｂ含有はんだ部分のリフロー温度よりも高く上昇させるための付加的な成分を含む、請求項２３に記載の装置。
【請求項３３】
前記低アルファＰｂ層は、毎時間０．００１α粒子／ｃｍ２未満のα粒子放出特性を示す、請求項１に記載の装置。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、半導体パッケージング技術に関し、より特定的にはフリップチップおよび関連のチップスケーリング半導体パッケージング技術に関する。
【０００２】
【発明の背景】
電子装置がより小さくより緻密化されるにつれ、半導体チップと基板との間に効率的で信頼性のある相互接続を確立する能力に対する要求が高まっている。チップを基板に相互接続するための、少なくとも３つの公知の方法が存在する。これらの３つの方法とは、フェイスアップワイヤボンディング、フェイスアップ自動テープボンディング、およびフリップチップ方法である。これらの３つの方法の中で、フリップチップ方法が半導体パッケージングのための好ましい方法としてしばしば選択されるが、これは該方法が多数の入力および出力経路を有する高密度装置の相互接続を可能にするためである。特に、フリップチップ方法が好まれるのは、これがチップから基板への短い導電性リードと、装置の小さなフットプリントと、低インダクタンスと、高周波能力と、良好なノイズ制御とをもたらすためである。
【０００３】
フリップチップとは、チップの表面を基板に対向させて基板上に載置される、半導体チップである。フリップチップと基板との間に相互接続を形成するために、いくつかの材料を用いることができるが、はんだはより一般に用いられる材料の１つである。制御組立チップ接続（controlled-collapse chip connection,Ｃ４）と呼ばれるはんだ相互接続プロセスにおいては、はんだバンプは半導体チップ上の塗れ性導電性端子上に配置される。次いで半導体チップを基板と整列させることによりはんだバンプが基板のはんだ塗れ性端子の真上にくるようにする。はんだバンプは次いで基板に留められてリフローされ、チップから基板への電気的および機械的接続と、放熱のための経路とを生成する。
【０００４】
Ｃ４プロセスは、典型的にははんだのような鉛系の合金を用いる。たとえば、３〜５重量パーセントの錫の組成を有する鉛−錫合金が一般に用いられてきた。そのような鉛系の合金を用いると、望ましい処理条件と信頼性のある相互接続構造とが得られるが、はんだの組成は、半導体チップ上の放射線に反応する装置に間接的にエラーをもたらす。
【０００５】
Ｃ４はんだを形成するために用いられるほとんどの鉛は、ウランの崩壊生成物であるＰｂ210同位体を含む。Ｐｂ210は、放射性起源同位体であって２２年の半減期を有し、最終的に約５５００万電子ボルト（５．５ＭｅＶ）のエネルギでアルファ粒子を放出する。鉛はんだバンプからのそのようなアルファ粒子の放出は、はんだバンプに接合された半導体チップ上に存在する放射線反応性装置のエラーにつながる。
【０００６】
半導体チップに衝突するアルファ粒子の入射電離放射線は、半導体チップ内で空孔対の軌道を生成する。これらの空孔対からもたらされる電荷は、半導体チップ上の装置のポテンシャル井戸に収集され得る。たとえば、電荷は記憶装置の空の記憶キャパシタ内に収集され得る。もしこうして収集された電荷の量が臨界反転電荷値（critical upset charge value）を超えると、記憶装置は空ではなくフルであると記録する。よって、アルファ粒子は、メモリアレイの単一ビットで単発の一時的な読取エラーを引起し得る。言い換えると、はんだバンプから放出されるアルファ粒子は、ソフトエラーの潜在的な発生源である。
【０００７】
上述の説明から、Ｐｂ210のような鉛内のすべてのアルファ粒子放出性同位体をなくすことは、対応して能動素子内の放射線起因のソフトエラーを減じることが明らかである。この問題の最も直接的な解決法であるかもしれないが、はんだバンプ内の放射性同位体の完全な除去は、困難でありかつ非常に費用がかかることが証明されている。たとえば、Ｐｂ210をバルクの鉛から分離することは、非常に困難であって費用がかかる。鉛同位体分離には、加速器のような大きく高価な設備を用いることが必要である。さらに、その供給量が限られているので、元来Ｐｂ210同位体の存在度が低い鉛の使用には非常に費用がかかる。実際、そのような「低アルファ」鉛は典型的には、はんだバンプを形成するために通常使用される鉛の費用の、５０倍から６０倍の費用がかかる。したがって、鉛含有はんだバンプのアルファ粒子放出を減じるための比較的低コストな技術に対する必要性が存在する。
【０００８】
はんだの組成自体に注目することによってソフトエラーの問題に対処することとは別に、エラー訂正コードを用いてソフトエラーを減じることが公知である。エラー訂正コードは、ソフトエラーを検出しかつ訂正する機構を提供することにより、ソフトエラーを減じる。記憶キャパシタがアルファ粒子からもたらされた電荷によって満たされていても、エラー訂正コードはエラーを検出し、装置をその元の（かつ正確な）空の状態に戻す。エラー訂正コードはソフトエラーの減少においてある程度の有用性を示したが、改良の余地が残る。特に、エラー訂正コードは、メモリ冗長度を生成しかつ実現化のためにさらなる論理を要求する点で、コストがかかる。したがって、メモリを犠牲にする必要なしに、または半導体チップ上にさらなる論理回路を実現する必要なしに、ソフトエラーを減じることに対する必要性が存在する。
【０００９】
少なくとも先に記載のことから、信頼性があって効率的な相互接続を生成する一方で、アルファ粒子放出によって引起されるソフトエラーを減じるかまたはなくす、経済的で改良されたはんだバンプが所望であることが明らかである。
【００１０】
【発明の開示】
したがって、改良されたはんだバンプ組成および方法は、アルファ粒子反応性装置の近傍に配置された薄い低アルファ鉛（Ｐｂ）層を有利に用いる一方、一般の（すなわち低コストの）Ｐｂをバルクのはんだバンプに用いる。この方策によって、全体のコストを減じる一方、アルファ粒子起因ソフトエラーからの防護は与え続けることができる。低アルファ層は、２つの方法で装置へのアルファ粒子のフラックスを減じる。第１に、低アルファ層はそれ自体主にＰｂ210を含まず、よって低アルファ層からのアルファ粒子放出は無視可能である。第２に、低アルファ層は、Ｐｂ210を含む通常のＰｂによって放出されるアルファ粒子に対しては実質的に不透過性（opaque）である。結果として、改良されたはんだバンプを用いる半導体チップ上の反応性回路は、はんだバンプの、低コストのＰｂ210含有部分からのアルファ粒子放出から遮蔽される。
【００１１】
この発明による一実施例においては、アルファ粒子（α粒子）反応性装置またはその上に規定された回路を有する、集積回路チップ上に形成されたはんだバンプは、第１の部分と低アルファ鉛層とを含む。第１の部分は、少なくとも１つのα粒子放出性成分を含む。低アルファ鉛層は、集積回路チップと接触して形成され、かつ第１の部分とアルファ粒子反応性装置または回路との間に配置される。
【００１２】
ある変形例においては、第１の部分は鉛含有はんだを含み、α粒子放出性成分はＰｂ210である。ある変形例においては、低アルファ鉛層はα粒子放出性成分とその放射性崩壊先行核とを（第１の部分と比較して）実質的に含まない。ある実施例においては、低アルファ鉛は、第１の部分よりも約１００分の１から約１０００分の１のα粒子放出特性を示す。ある実施例においては、低アルファ鉛は毎時間０．１−０．００１α粒子／ｃｍ2未満の、α粒子放出特性を示す。ある変形例においては、第１の部分はＳｎＰｂまたはＩｎＰｂはんだを含む。いくつかの変形例においては、低アルファ鉛層は付加的な成分を含んで第１の部分に対するリフロー温度より上にその融点を上昇させる。ある変形例では、ＳｎＰｂまたはＩｎＰｂはんだのリフロー温度は、ドープされていない低アルファ鉛の融点からさえ少なくとも約２５℃低い。
【００１３】
この発明による別の実施例においては、鉛含有はんだバンプから集積回路チップのα粒子反応性装置または回路に入射するα粒子放射線を減じるための方法は、集積回路チップ上に低アルファ鉛層を形成するステップと、その上に鉛含有はんだを形成してはんだバンプ先行物を規定するステップとを含む。はんだバンプ先行物は、鉛含有はんだとα粒子反応性装置または回路との間に配置される、低アルファ鉛層を有する。方法はさらに、鉛含有はんだを低アルファ鉛層に実質的に混合することなく、鉛含有はんだをリフローするために選択された条件下で、はんだバンプ先行物をリフローするステップを含む。
【００１４】
ある変形例においては、リフローするステップは、低アルファ鉛層の融点よりは低いが、鉛含有はんだのリフロー温度よりは高い温度で行なわれる。ある変形例においては、低アルファ鉛層を形成するステップは、低アルファ鉛層の融点を鉛含有はんだのリフロー温度よりも少なくとも約２５℃高く上昇させるために選択された成分で、低アルファ鉛をドープするステップを含む。ある変形例においては、低アルファ鉛層を形成するステップは、その多数のサブレイヤを形成するステップを含む。サブレイヤの間の境界は、リフローの間の鉛含有はんだの低アルファ鉛層への侵入を実質的に制限する。
【００１５】
この発明によるさらなる実施例においては、装置は、集積回路チップを含み、該集積回路チップはその上に規定されたα粒子反応性装置を有し、かつ集積回路チップを接続するための鉛系のはんだバンプを含む。鉛系のはんだバンプは、集積回路チップの表面上に形成された低アルファ鉛層と、低アルファ鉛層の上に形成された鉛含有はんだ部分とを含む。低アルファ鉛層は、実質的にα粒子放出性成分を含まず、鉛含有はんだ部分からのα粒子放出に対して実質的に不伝導である。
【００１６】
ある変形例においては、装置はさらに基板パッケージ、チップキャリアまたはプリント回路板、集積回路チップをこれに電気的に接続する鉛系のはんだバンプとを含む。ある変形例においては、鉛系のはんだバンプはα粒子反応性装置の上に直接形成される。ある変形例においては、α粒子反応性装置はＳＲＡＭメモリセルまたはＤＲＡＭメモリセルに関連付けられる。ある変形例においては、集積回路チップはマイクロプロセッサ、メモリ、および／またはキャッシュを含む。
【００１７】
添付の図面を参照することにより、この発明はよりよく理解され、多くの目的、特徴および利点とが当業者においては明らかとなるであろう。
【００１８】
異なった図面中の同じ参照符号は同様のまたは同一の品目を示す。
【００１９】
【発明の最良の実施形態】
図１Ａおよび図１Ｂは、はんだバンプ１０１を用いたチップ１１０の基板１０５へのフリップチップ相互接続を示す。はんだバンプ１０１はチップ１１０上に形成され、次いで位置決めされかつリフローされて基板１０５上の整合する塗れ性基板ランド１０６と電気的および機械的接続を形成する。こうして、チップ１１０上の回路から外部への電気的接続を設けることができる。フリップチップ技術はＩＢＭによって１９６０年代に開発され、フリップチップおよび関連のチップスケール半導体パッケージング技術の従来の技術分野は、「フリップチップおよびチップスケール技術の実現化（Implementation of Flip Chip and Chip Scale Technology）」と題される、１９９６年１月１９日付の合同産業規格文書（joint industry standard document）Ｊ−ＳＴＤ−０１２に記載される。当業者においては、合同産業規格に記載のそのような相互接続技術のための技術、材料、組成、および製造方法が理解されるであろう。Ｊ−ＳＴＤ−０１２（１９９６年１月）を引用によりその全体をここに援用する。
【００２０】
図２Ａ、図２Ｂ、および図２Ｃは、相互接続およびパッケージングプロセスのさまざまな段階での、バンプ１０１（図１Ａ、図１Ｂ）のようなはんだバンプを示す。特に、図２Ａははんだバンプ先行物２０１を示し、これは鉛（Ｐｂ）の本体と、錫（Ｓｎ）の頂部層とを含む。バンプ先行物２０１は、パッシベーション層２０３と金属層２１１とを有するシリコン基板２１０上に形成される。図２Ａの実施例においては、金属層はクロム、銅、および金を含む。一般的に、そのような金属層２１１はパッド限定金属領域を確立し、はんだ付けされた接続のサイズと領域とを規定し、はんだバンプの流れを限定し、チップ配線への接着と接触とを提供するはんだ塗れ性端子冶金である。好適なパッド限定金属構成は、当該技術分野において公知である。たとえば、Ｊ−ＳＴＤ−０１２の２０頁を参照されたい。はんだバンプ先行体（２０１）は、たとえば蒸発、電着、電気めっき、スクリーンプリンティングを含む、いずれかの好適なプロセスによって形成し得る。
【００２１】
図２Ａは、ＰｂＳｎはんだバンプの形成のためのはんだバンプ先行物を示すが、対応して先行物に変形を加えた他のはんだバンプ組成も可能である。一般的なはんだバンプ組成は、９０ＰｂＳｎ、９７ＰｂＳｎ、６３ＳｎＰｂ、５０ＩｎＰｂ、および９５ＰｂＳｎを含む。はんだバンプ先行物の組成および形成方法に関わらず、後の非酸化リフロープロセスは丸められたはんだバンプをもたらす。たとえば、はんだバンプ先行物２０１は加熱されて、その鉛および錫成分は溶解しはんだバンプ２０１Ｂ（図２Ｂ）を形成する。
【００２２】
メタライゼーションボンディングパッド２１１を含む基板２０５は次いではんだバンプ２０１Ｂをリフローするために加熱され、基板２０５は対応のメタライゼーションパッド２１１をシリコン基板２１０の金属面２１２に接合するよう置かれる。結果として生じるはんだバンプ２０１Ｃは、チップと次のレベルのアセンブリとの間に、このケースでは基板２０５との間に、電気的および機械的なブリッジを形成する。
【００２３】
図２Ａ、図２Ｂ、および図２Ｃには示さないが、さまざまな技術を用いてはんだバンプ２０１ｃのようなはんだバンプが基板の対応の金属パッドとの間に接続を形成し、かつはんだバンプを崩壊させることなく基板２０５とチップ２１０とにスキップすることを確実にできる。それらの１つは制御組立チップ接続（Ｃ４）方法であって、ここではんだジョイントはフリップチップを集め、はんだバンプはフリップチップと基板とを接続し、液体はんだのチップ接続表面張力はチップの重みを支持し、かつジョイントの高さの崩壊を制御する。代替的なまたは相補的な技術は、はんだジョイント内での銅ボール碍子またはガラスダムのような、機械的な碍子の使用を含む。
【００２４】
上述のように、はんだバンプ材料（たとえば２０１、２０１Ｂ、および２０１Ｃ）内の鉛は、しばしばα粒子放出体を含み得る。たとえば、低コストの鉛はしばしば微量のトリウムと、ポロニウムのようなさまざまな崩壊生成物と、放射性起源同位体Ｐｂ210とを含む。図３Ａおよび図３Ｂ、図６Ａおよび図６Ｂ、図４Ａおよび図４Ｂは、低アルファ鉛層３１０が、アルファ粒子放出に応答する回路を含み得るチップ３３０の近傍に用いられる、さまざまな改良されたはんだバンプ構成を示す。例示的な構成の各々を以下に説明する。
【００２５】
第１の例示的な構成においては、低アルファ鉛層３１０を用いる。図３Ａに示すように、低アルファ鉛層３１０がチップ３３０の表面上に形成され、鉛３０２（たとえばアルファ粒子放出体を含み得る低コストの鉛）がその上に形成される。上述のように、錫の頂部層３１０が鉛の頂部に形成される。このようにして、はんだバンプ先行物３２０が提供される。はんだバンプ先行物３２０は鉛３０２と錫３０１との融点より上に加熱され、金属をリフローして図３Ｂに示すように２つの合金にはんだバンプ３０３を形成させる。錫３０１と鉛３０２との合金がはんだバンプ３０３を形成するにもかかわらず、低アルファ鉛層３１０は結果として生じるはんだバンプ３０３と実質的に混合せずに残留することに留意されたい。結果として、低アルファ鉛層３１０は、アルファ放出体を含むはんだバンプと、チップ３３０の反応性回路との間でα粒子バリアを形成する。低アルファ鉛層３１０を結果として生じたはんだバンプ３０３と実質的に混合させずに維持するためのいくつもの方法を以下に詳述する。
【００２６】
Ｊ−ＳＴＤ−０１２（１９９６年１月）の２２−２３、２６頁に記載のように、回路および装置、たとえばＤＲＡＭおよびＳＲＡＭチップのメモリセル内のソフトエラーは、実質的な問題である。実際、合同規格文書は、はんだはそのようなアルファ粒子反応性回路から適切な距離に保たれるべきことを記載する。たとえば、（９７ＢｂＳｎ）とポリイミドでパッシベートされた４つのバンプ装置上の反応性回路との間を１５０μｍ離すことが必要とされる。より厚いパッシベーションまたは金属シールドなどの対策は、近距離の影響を緩和することができるが、この発明による低アルファ鉛層の使用は、現在のプロセス技術における変化が要求されるために製造上の利点を有する。ここに説明する低アルファ鉛層を用いると、通常の鉛（たとえば低コストのアルファ放出体含有鉛）を含む典型的なはんだバンプを、０．３５μｍ（またはより小さな）プロセスによって製造された典型的なＳＲＡＭまたはＤＲＡＭセル上に、直接形成し得る。
【００２７】
一般的に鉛は、バルクの低コストの鉛と比較した場合の、α粒子放出性の相対的な測定値と、α粒子反転に対する特定の装置技術の反応性とに基づき、低アルファ鉛であると考えられるであろう。言い換えると、「低さ」とはＣ４または他のはんだバンププロセスに好適な低コストのバルク鉛の放出特性に相対的なものであって、かつ装置要件に相対的なものである。α粒子放出性に対する最適な「低さ」は、特定の装置技術のα粒子反転に対するコストと反応性との関数である。たとえば、装置反応性の所与の特定のレベルに対し、極度に低放出性の低アルファ鉛（たとえば、毎時間０．００１α粒子／ｃｍ2未満）が望ましい可能性がある。しかしながら、他の状況においては、毎時間０．１α粒子／ｃｍ2未満のα粒子放出性を備えた低アルファ鉛が好適であり得る。低アルファ鉛層は一般の鉛含有はんだからのα粒子に対するバリアとしても作用することから、低アルファ鉛層の厚みもまた因子である。市場の価格に応じて、非常に低い放出性の鉛のより薄い低アルファ鉛層が、やや低い放出性の鉛のより厚い低アルファ鉛層よりも好ましいかも知れず、またはその逆であるかも知れない。
【００２８】
適切なα粒子放出性特性と層の厚みとは、異なった装置技術、統合性のレベル、アルファ粒子反応性装置への近接性、バルクの低コスト鉛の放出性、および鉛市場条件に対して、変動する。しかしながら、はんだバンプが直接キャッシュメモリセル上に設けられるマイクロプロセッサ製造において用いられる０．３５μｍ技術に対しては、毎時間約０．０５α粒子／ｃｍ2未満の放出性を示す、１μｍ未満の低アルファ鉛層が好適である。
【００２９】
低アルファ鉛層３１０を通常の鉛のはんだバンプ３０３と実質的に混合させずに維持するために、いくつかの技術が好適である。たとえば、低アルファ鉛層３１０は、付加的な成分とともに形成することにより、低アルファ鉛層３１０の融点を錫３０１と鉛３０２との溶解のために必要となる温度より上に上昇させることができる。こうして、低アルファ鉛層３１０は、はんだバンプ３０３が形成されたとしても固体形状に維持される。そのような付加的な成分材料は、融点を約３０℃上昇させるだけでよい。好適な付加的な成分要素は以下を含み、
・Ａｕ（＠重量％で１−１０％）
・Ｂａ（＠重量％で１−１０％）
・Ｃａ（＠重量％で１−１０％）
・Ｃｕ（＠重量％で１−１０％）
・Ｍｇ（＠重量％で１−１０％）
・Ｈｇ（＠重量％で１−１０％）
・希土類元素（＠重量％で１−５％）
および、これらの組合せをも含む。これらの中で、Ｈｇ（＠重量％で４−５％）、Ｍｇ（＠重量％で２−３％）およびＡｕ（＠重量％で３−４％）の成分要素濃度が一般的に好ましい。特定の製造プロセスにおいて利用できる温度制御の精度に応じて、低アルファ鉛層３１０の融点のより大きなまたはより小さな上昇をもたらす成分要素の選択を行なうことができる。
【００３０】
低アルファ鉛層を、アルファ放出物含有材料と実質的に混合しないように維持することを確実にするための別の技術は、低アルファ鉛の融点に比較してアルファ放出物含有材料の融点を低下させることにかかわる。図６Ａおよび図６Ｂに、低アルファ鉛層６１０の上にＰｂＳｎはんだ合金６０２が形成される例示的な実施例を示す。特に、低アルファ鉛層６１０は蒸発（または他の電気めっきなどの方法）によって約１μｍの厚さに堆積される。はんだバンプ先行物６２０の残りは、所望のＰｂ／Ｓｎ比率で堆積される。たとえば、蒸発プロセスにおいて、第１のボート（または複数のボート）は低アルファ鉛を含み、残りは所望のＰｂＳｎ混合物を含む、金属標的を含む一連のボートを用いることができる。蒸発サイクルが完了したとき（すなわち１回の完全なパスの後に）、ＰｂＳｎ合金の下に約１μｍ厚さの低アルファ鉛層が形成される。
【００３１】
Ｓｎの分率は、ＰｂＳｎ合金の融点を低アルファ鉛の融点よりも低くするよう選択される。たとえば、１０％のＳｎ分率は、低アルファ鉛層６１０の３２７℃の融点に比較した場合、ＰｂＳｎ合金の融点を約３００℃に下げる。このように、便利なリフロー温度を選択して、低アルファ鉛層６１０が溶解せずにα粒子放出物を含有するＰｂＳｎ合金と実質的に混合せずに残留することを確実にすることができる。したがって、低アルファ鉛層６１０の統合性（integrity）が維持される一方、ＰｂＳｎはんだ合金６０２はリフローされ、チップ６３０上の反応性装置（たとえばＳＲＡＭまたはＤＲＡＭセル）にα粒子遮蔽物を提供する。
【００３２】
実質的に純粋な低アルファ鉛が初期の層として約１μｍの厚みに堆積され、その上にＰｂＩｎバンプが堆積される、ＰｂＩｎ合金のための同様の構成およびプロセスも想起される。Ｉｎの分率は、ＰｂＩｎ混合物の融点が低アルファ鉛の融点よりも低くなるように選択される。上述のように、この技術は、ＰｂＩｎ混合物内の低コスト鉛の成分から放出されるα粒子への遮蔽物として作用する、整った低アルファ鉛層を提供する。
【００３３】
はんだバンプ３０３が形成される場合であっても、低アルファ鉛層３１０がα粒子放出物含有鉛と実質的に混合せずに残留することを確実にするための、別の技術を、図４Ａおよび図４Ｂに示す。低アルファ鉛層３１０の多数の後続の組成層が形成される。図４Ａおよび図４Ｂの例示的な実施例においては、たとえば蒸発、スパッタリング、電着、電気めっき、スクリーンプリンティングなどの後続の層形成プロセスステップによって、５つの０．２μｍ低アルファ鉛層４１１が形成される。こうして、集積した（aggregate）低アルファ鉛層４１０は、低アルファ鉛の頂部層と通常の鉛４０２の上の層との間の境界層４１２と、低アルファ鉛層４１０の間の多数の内部境界とを含む。これらの層の間の境界は、、リフロー温度が鉛４０２、錫４０１、および低アルファ鉛４１０を溶解するのに十分なときであっても、含有鉛４０２と少なくとも低アルファ鉛層４１０の下の部分との混合を有利に制限する。ゲッタリングサイトとして作用することにより熱の均一なフローを妨げる、層の間の境界（たとえば４１２、４１３）の存在によって混合は妨げられる。
【００３４】
図４Ｂにリフロー後に結果として生じるはんだバンプ４０３を示す。低アルファ鉛４１０の個々の層が保たれていることに留意されたい。したがって、リフロー後に、この発明によるはんだバンプは低アルファ鉛層を含み、該低アルファ鉛層は実質的にアルファ粒子放出性同位体を含まず、かつ（通常のアルファ粒子放出鉛を含む）はんだバンプ４０３からのα粒子放出に対するα粒子バリア層として作用する。このようにして、大量の高価な低アルファ鉛、エラー訂正技術、他のインジウムまたは金などの被覆層材料などを必要とすることなく、メモリセルなどの反応性回路がα粒子放出から防護される。
【００３５】
再び図３Ａおよび図３Ｂを参照するが、はんだバンプ先行物に対する典型的なスケールは以下のとおりである。鉛層３０２の厚みは約６０μｍから７０μｍであるのに対し、低アルファ鉛層３１０の厚みは約１μｍである。さまざまな相対的な寸法が可能であるが、消費される低アルファ鉛の量と経費とを減じるためには、より低い低アルファ鉛層が一般的に有利である。他方では、より厚い層はα粒子放出に対するより効果的なバリアと、起こり得る過渡エラーからのより堅固な防護とを提供する。実施においては、１μｍの低アルファ鉛層が効率的であると見出されたが、より薄い層およびより厚い層（たとえば０．５μｍから約５μｍに変動する層）もまた好適であろう。そのような低アルファ鉛層は、蒸発、スパッタリング、電気めっき、または他のいかなる好適な方法によっても形成することができる。
【００３６】
図５は、低アルファ鉛層３１０、４１０がはんだバンプ５０３のα粒子放出物含有鉛とチップ３３０、４２０の反応性装置領域５０１との間に挿入される、チップ３３０、４２０と基板５５０との間のＣ４バンプ相互接続（はんだバンプ５０３）を示す。低アルファ鉛層はいずれかの好適な技術によって形成され維持される。たとえば、低アルファ鉛層は、図３Ａおよび図３Ｂに関して上述のとおり（たとえば低アルファ鉛層をドープしてその融点を上げることにより）、または図６Ａおよび図６Ｂに関して上述のとおり（たとえば、融点を下げた合金または混合物を低アルファ鉛層の上に形成することにより）、または図４Ａおよび図４Ｂに関して上述のとおり（たとえば、サブレイヤ境界にゲッタリングサイトを適用することにより）、形成されリフローを通して維持されてもよい。いずれの場合においても、通常のアルファ放出体含有鉛３０２、６０２、４０２の低アルファ鉛層３１０、６１０、４１０への混合は、実質的に制限されるかまたは妨げられる。
【００３７】
例示的に、α粒子反応性装置領域５０１は、チップ３３０、６３０、４２０上に形成されるマイクロプロセッサに対する、たとえばキャッシュメモリの、ＤＲＡＭまたはＳＲＡＭセルを含んでいてもよい。こうして、反応性装置領域５０１をはんだバンプによって生成されたソフトエラーを引起こすα粒子放出に晒すことなく、はんだバンプ５０３を反応性装置領域５０１の近傍に形成することができる。結果として、そのような反応性装置領域とはんだバンプの相互接続とは、より高密度で、かつα粒子放出関連の位置的な制約がより少なく形成することができる。この発明に従って形成されたはんだバンプの利点は、３３０、６３０、４２０などのチップ上のフィーチャサイズが減じられるにつれて、増加することが期待される。そのようなフィーチャサイズの減少は、たとえば約０．２５μｍに向上したマイクロプロセッサにおいては、α粒子起因ソフトエラーに対する装置および回路（特にキャッシュのメモリセル）の脆弱性を増大させる。さらに、そのようなより高密度の回路は高密度の相互接続を、よってチップスケール相互接続形成のために利用可能であるチップ３３０、６３０、４２０の表面領域を、必要とする。
【００３８】
この発明をさまざまな実施例を参照して説明してきたが、これらの実施例は例示的なものであって、この発明の範囲はこれらに限定されるものではないことが理解されるであろう。説明された実施例の多くの変形、修正例、追加および改良が可能である。たとえば、鉛と錫とのはんだの組成が説明されてきたが、他のα粒子放出物を含有する組成もまた低アルファ鉛層から利益を受けるであろう。たとえば、ＩｎＳｂはんだ実施例が想起される。さらに、実施例は（１）はんだバンプの低アルファ鉛部分の融点が、そのアルファ放出物含有鉛部分に対して高められるもの、（２）アルファ放出物含有鉛部分の融点が、そのはんだバンプの低アルファ鉛部分に対して下げられるもの、および（３）低アルファ鉛層の構造的な局面を用いて低アルファ鉛層とアルファ放出物含有鉛との混合を制限するもの、が説明されてきたが、他の実施例は説明された局面を組合せて同様の効果を達成してもよい。たとえば、低アルファ鉛層をドープしその融解温度を上昇させる一方、その上にＰｂに基づく合金の融解温度を減じるように選択された合金成分を備えた合金を形成してもよい。この発明の実施例は、たとえばＤＲＡＭ、ＳＲＡＭなどのα粒子反応性メモリセルを有する半導体装置、またはオンチップキャッシュまたはメインメモリを含むマイクロプロセッサに関して主に説明されてきたが、他のα粒子反応性マイクロ電子装置に対する用途にもまた好適である。これらおよび他の変形、修正例、追加および改良は、前掲の特許請求の範囲に規定されるこの発明の範囲に含まれる。
【図面の簡単な説明】
【図１Ａ】  はんだバンプ相互接続を備えたフリップチップパッケージング構成の側面図である。
【図１Ｂ】  相互接続前の図１Ａの構成の上面斜視図である。
【図２Ａ】  はんだバンプの側面図の時間系列での、Ｐｂ／Ｓｎバンプの先行物の生成後の図である。
【図２Ｂ】  はんだバンプの側面図の時間系列での、ＰｂＳｎはんだバンプを形成するためのリフロー後の図である。
【図２Ｃ】  はんだバンプの側面図の時間系列での、パッケージング基板に装着後の図である。
【図３Ａ】この発明の実施例に従った、はんだバンプ形成の側面図の時間系列であって、通常の（α放出体含有）鉛からのα粒子から、半導体チップのα粒子反応性装置および／または回路を遮蔽するよう一義召された低アルファ鉛（低αＰｂ）層の図である。
【図３Ｂ】この発明の実施例に従った、はんだバンプ形成の側面図の時間系列であって、その低α層がこの発明のさまざまな実施例に従って実質的に不変に残留する、リフロー後の結果として生じるはんだバンプの図である。
【図４Ａ】その多数のサブレイヤから低α鉛層が形成されることにより、サブレイヤの間の層が通常の（α放出体含有）鉛と低α鉛層との混合の防止に貢献する、はんだバンプの実施例の図である。
【図４Ｂ】その多数のサブレイヤから低α鉛層が形成されることにより、サブレイヤの間の層が通常の（α放出体含有）鉛と低α鉛層との混合の防止に貢献する、はんだバンプの実施例の図である。
【図５】この発明の実施例に従って形成され維持される低α鉛層を含む改良されたはんだバンプ構成と方法とを用いて、電気的および機械的に基板に結合されたα粒子反応性装置および／または回路を含むチップの図である。
【図６Ａ】半導体チップのα粒子反応性装置および／または回路を、その上に形成されるα放出体含有鉛のはんだ合金からのα粒子から遮蔽するよう位置決めされる、低α鉛層の図である。
【図６Ｂ】その低α鉛層がそのはんだ合金よりも高い融点のために、実質的に不変に保たれる、リフロー後に結果として生じるはんだバンプの図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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