(57)【特許請求の範囲】
【請求項１】
入力信号をデルタシグマ変調して量子化信号を出力する回路であって、
前記入力信号に演算処理を施して出力する演算部と、
前記演算部の出力信号を量子化して得られる前記量子化信号を出力する量子化器と、
前記量子化信号に基づく信号を前記演算部に負帰還する負帰還部とを備え、
前記演算部の出力信号が所定の範囲であるときに、前記量子化器が、前記量子化信号に変動要素が含まれるように量子化処理を行い、
前記演算部の出力信号が所定の範囲の上限値より大きいとき及び前記演算部の出力信号が所定の範囲の下限値より小さいときに、前記量子化器が、前記量子化信号に変動要素が含まれないように量子化処理を行い、
前記演算部の出力信号が所定の範囲であるときに前記量子化信号が前回標本化時と異なる値をとることを特徴とするデルタシグマ変調回路。
【請求項２】
入力信号をデルタシグマ変調して量子化信号を出力する回路であって、
前記入力信号に演算処理を施して出力する演算部と、
前記演算部の出力信号を量子化して得られる前記量子化信号を出力する量子化器と、
前記量子化信号に基づく信号を前記演算部に負帰還する負帰還部とを備え、
前記演算部の出力信号が所定の範囲であるときに、前記量子化器が、前記量子化信号に変動要素が含まれるように量子化処理を行い、
前記演算部の出力信号が所定の範囲の上限値より大きいとき及び前記演算部の出力信号が所定の範囲の下限値より小さいときに、前記量子化器が、前記量子化信号に変動要素が含まれないように量子化処理を行い、
前記演算部の出力信号が所定の範囲であるときに前記量子化信号が前回標本化時と同じ値をとることを特徴とするデルタシグマ変調回路。
【請求項３】
入力信号をデルタシグマ変調して量子化信号を出力する回路であって、
前記入力信号に演算処理を施して出力する演算部と、
前記演算部の出力信号を量子化して得られる前記量子化信号を出力する量子化器と、
前記量子化信号に基づく信号を前記演算部に負帰還する負帰還部とを備え、
前記演算部の出力信号が所定の範囲であるときに、前記量子化器が、前記量子化信号に変動要素が含まれるように量子化処理を行い、
前記演算部の出力信号が所定の範囲の上限値より大きいとき及び前記演算部の出力信号が所定の範囲の下限値より小さいときに、前記量子化器が、前記量子化信号に変動要素が含まれないように量子化処理を行い、
前記量子化器がメモリを有し、
以前に標本化された前記量子化信号の値の履歴を前記メモリが記憶し、
前記演算部の出力信号が所定の範囲であるときに、前記量子化器が、以前に標本化された前記量子化信号の値の履歴を参照して、量子化処理を行うことを特徴とするデルタシグマ変調回路。
【請求項４】
請求項１〜３のいずれか１項に記載のデルタシグマ変調回路と、
スイッチング素子を有し前記デルタシグマ変調回路から出力される量子化信号に応じて前記スイッチング素子をスイッチングして前記量子化信号をパルス増幅するパルス増幅器とを備えることを特徴とするスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号等の入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路及びそれを備えたスイッチングアンプに関する。
【背景技術】
【０００２】
従来のオーディオ技術として、オーディオ信号をデルタシグマ変調回路によって比較的小さなビット数（例えば１ビット）でデジタル符号化するデジタルオーディオ符号化技術が知られている（例えば、非特許文献１参照）。
【０００３】
また、デルタシグマ変調回路が比較的小さなビット数でデジタル符号化した信号を生成する場合、巡回ノイズが生じやすい。この巡回ノイズを低減する観点から、従来のデルタシグマ変調回路の中には、ディザ信号生成回路を設けた構成のものがある。ディザ信号生成回路を具備する従来のデルタシグマ変調回路は、デルタシグマ変調回路の入力信号に対してディザ信号を付加するタイプ（例えば、特許文献１参照）と、デルタシグマ変調回路の入力信号の積分過程においてディザ信号を付加するタイプ（例えば、特許文献２参照）とに大別される。前者に該当する従来のデルタシグマ変調回路の一構成例を図７に示し、後者に該当する従来のデルタシグマ変調回路の一構成例を図８に示す。
【０００４】
図７に示す従来のデルタシグマ変調回路は、加算器１と、積分器乗算器群２と、加算器３と、量子化器４と、負帰還信号生成回路５と、ディザ信号生成回路６と、加算器７とを備えており、アナログ信号或いはマルチビット信号である入力信号ＳINを量子化信号ＳQに変換して出力する。図７に示す従来のデルタシグマ変調回路は、加算器７において入力信号ＳINにディザ信号生成回路６から出力されるディザ信号を加えることによって、巡回ノイズを低減している。
【０００５】
図８に示す従来のデルタシグマ変調回路は、加算器１と、積分器乗算器群２’と、加算器３と、量子化器４と、負帰還信号生成回路５と、ディザ信号生成回路６とを備えており、アナログ信号或いはマルチビット信号である入力信号ＳINを量子化信号ＳQに変換して出力する。図８に示す従来のデルタシグマ変調回路は、ディザ信号生成回路６がディザ信号を積分器乗算器群２’に出力し、積分器乗算器群２’内の積分器での入力信号ＳINの積分過程おいてディザ信号を加えることによって、巡回ノイズを低減している。
【特許文献１】特公平７−１２０９５０号公報（第５図）
【特許文献２】特許第３１８９０７７号公報（第２図、第３図、第６図）
【非特許文献１】大賀寿郎・山崎芳男・金田豊著，「音響システムとディジタル処理」，初版，電子情報通信学会，１９９５年３月２５日，ｐ．７８−９５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図７に示す従来のデルタシグマ変調回路では、入力信号ＳINにディザ信号を加えるので、入力信号ＳINの振幅とディザ信号の振幅との加算値が実際のデバイスで扱える信号振幅の限界以内に収まることが正常動作の条件となる。また、図８に示す従来のデルタシグマ変調回路では、入力信号ＳINの積分過程おいてディザ信号を加えるので、図７に示す従来のデルタシグマ変調回路の場合と同様に、入力信号ＳINの振幅とディザ信号の振幅との加算値が実際のデバイスで扱える信号振幅の限界以内に収まることが正常動作の条件となる。このため、図７及び図８に示す従来のデルタシグマ変調回路は、ディザ信号を付加しないタイプのデルタシグマ変調回路に比べて、ダイナミックレンジが狭くなるという問題があった。
【０００７】
また、図７及び図８に示す従来のデルタシグマ変調回路は、入力信号系に直接ディザ信号を加えるため、ディザ信号に入力信号ＳINの周波数帯域の雑音が含まれる場合、入力信号系の雑音レベルが増加するという不具合があった。
【０００８】
本発明は、上記の問題点に鑑み、ダイナミックレンジを狭くすることなく巡回ノイズを低減することができるデルタシグマ変調回路及びそれを備えたスイッチングアンプを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明に係るデルタシグマ変調回路は、入力信号をデルタシグマ変調して量子化信号を出力する回路であって、前記入力信号に演算処理を施して出力する演算部と、前記演算部の出力信号を量子化して得られる前記量子化信号を出力する量子化器と、前記量子化信号に基づく信号を前記演算部に負帰還する負帰還部とを備え、前記演算部の出力信号が所定の範囲であるときに、前記量子化器が、前記量子化信号に変動要素が含まれるように量子化処理を行い、前記演算部の出力信号が所定の範囲の上限値より大きいとき及び前記演算部の出力信号が所定の範囲の下限値より小さいときに、前記量子化器が、前記量子化信号に変動要素が含まれないように量子化処理を行うようにする。さらに、（i）前記演算部の出力信号が所定の範囲であるときに前記量子化信号が前回標本化時と異なる値をとる、（ii）前記演算部の出力信号が所定の範囲であるときに前記量子化信号が前回標本化時と同じ値をとる、（iii）前記量子化器がメモリを有し、以前に標本化された前記量子化信号の値の履歴を前記メモリが記憶し、前記演算部の出力信号が所定の範囲であるときに、前記量子化器が、以前に標本化された前記量子化信号の値の履歴を参照して、量子化処理を行う、のいずれか１つを実施する。
【００１４】
上記構成により、入力信号系に直接ディザ信号を加えることなく、変動要素（ディザ）をデルタシグマ変調動作に付加することが可能となるので、ダイナミックレンジを狭くすることなく巡回ノイズを低減することができる。また、入力信号系に直接ディザ信号を加えるタイプの従来のデルタシグマ変調回路ではディザ信号の雑音が入力信号系の雑音に影響を及ぼしたが、上記構成の本発明に係るデルタシグマ変調回路は、前記演算部の出力信号が所定の範囲であるときに前記量子化信号に変動要素が含まれるように量子化処理が行われるため、入力信号系に直接ディザ信号を加えるタイプの従来のデルタシグマ変調回路に比べて雑音の影響を受けにくいという利点を有する。
【００１５】
また、上記目的を達成するために本発明に係るスイッチングアンプは、上記いずれかの構成のデルタシグマ変調回路と、スイッチング素子を有し前記デルタシグマ変調回路から出力される量子化信号に応じて前記スイッチング素子をスイッチングして前記量子化信号をパルス増幅するパルス増幅器とを備える構成とする。このような構成によると、ダイナミックレンジを狭くすることなく巡回ノイズを低減することができる。また、入力信号系に直接ディザ信号を加えるタイプに比べて雑音の影響を受けにくいという利点を有する。
【００１６】
また、上記構成のスイッチングアンプにおいて、前記パルス増幅器の出力信号をアナログ信号に変換する変換部を備えるようにしてもよい。これにより、アナログ出力が可能となる。
【００１７】
また、上記各構成のスイッチングアンプにおいて、前記パルス増幅器の出力信号に基づく信号を減衰して前記演算部に負帰還する減衰器を備えるようにしてもよい。これにより、パルス増幅器自身の歪率やＳＮ比の改善を図ることができる。
【発明の効果】
【００１８】
本発明によると、ダイナミックレンジを狭くすることなく巡回ノイズを低減することができるデルタシグマ変調回路及びそれを備えたスイッチングアンプを実現することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態について図面を参照して以下に説明する。本発明に係るデルタシグマ変調回路の一構成例を図１に示す。なお、図１において図７と同一の部分には同一の符号を付す。
【００２０】
図１に示す本発明に係るデルタシグマ変調回路は、加算器１と、積分器乗算器群２と、加算器３と、量子化器４’と、負帰還信号生成回路５と、ディザ信号生成回路６とを備えており、所定のサンプリング周波数でアナログ信号或いはマルチビット信号である入力信号ＳINを量子化信号ＳQに変換して出力する。
【００２１】
入力信号ＳINは、加算器１において負帰還信号生成回路５から出力される負帰還信号によって負帰還がかけられたのち、デルタシグマ変調のアルゴリズムに対応した積分器・乗算器群２及び加算器３によって変換され、量子器４’に送出される。
【００２２】
ここで、デルタシグマ変調のアルゴリズムに対応した積分器乗算器群２及び加算器３の一例として、７次のデルタシグマ変調で用いられる積分器乗算器群２及び加算器３の一構成例を図２に示す。図２中の積分器ＩＮＴ１〜ＩＮＴ７、乗算器Ｍ１〜Ｍ９、加算器Ａ１〜Ａ３、及び遅延器Ｄ１〜〜Ｄ３が図１中の積分器乗算器群２に該当し、図２中の加算器Ａ４が図１中の加算器３に該当する。
【００２３】
量子器４’は、加算器３から出力された変換信号を量子化基準値に基づいて量子化することによって２値の量子化信号ＳQを生成し、その量子化信号ＳQをデルタシグマ変調回路の出力信号として出力するともに負帰還信号生成回路５に送出する。なお、上記量子化基準値はディザ信号生成回路６から出力されるディザ信号に応じて変動する。
【００２４】
ここで、量子化器４’の一構成例を図３に示す。図３に示す量子化器は、比較器ＣＯＭＰ１と、抵抗Ｒ１〜Ｒ３とによって構成されている。加算器３から出力される信号Ｓ3が抵抗Ｒ１の一端に供給され、ディザ信号生成回路６から出力されるディザ信号Ｓ6が抵抗Ｒ２の一端に供給され、定電圧Ｖｄｄ／２が抵抗Ｒ３の一端に印加される。また、抵抗Ｒ１の他端が比較器ＣＯＭＰ１の非反転入力端子に接続され、抵抗Ｒ２及びＲ３の他端がともに比較器ＣＯＭＰ１の反転入力端子に接続される。比較器ＣＯＭＰ１は、信号Ｓ3が抵抗Ｒ２と抵抗Ｒ３との接続点電圧（量子化基準値）Ｖ1より大きければ、量子化信号ＳQをＨｉｇｈレベルにし、信号Ｓ3が抵抗Ｒ２と抵抗Ｒ３との接続点電圧（量子化基準値）Ｖ1より小さければ、量子化信号ＳQをＬｏｗレベルにする。抵抗Ｒ２と抵抗Ｒ３との接続点電圧（量子化基準値）Ｖ1は、定電圧Ｖｄｄ／２にディザ信号Ｓ6を加算したものであるため、ディザ信号Ｓ6に応じて変動する。
【００２５】
負帰還信号生成回路５は、入力信号ＳINがアナログ信号である場合、量子化信号ＳQに応じたパルス波形信号を生成し、そのパルス波形信号を負帰還信号として加算器１に出力し、入力信号ＳINがデジタル信号である場合、量子化信号ＳQに応じたデジタル値を生成し、そのデジタル値を負帰還信号として加算器１に出力する。このようなループによりデルタシグマ変調動作が行われる。
【００２６】
上記構成により、入力信号系に直接ディザ信号を加えることなく、変動要素（ディザ）をデルタシグマ変調動作に付加することが可能となるので、ダイナミックレンジを狭くすることなく巡回ノイズを低減することができる。また、入力信号系に直接ディザ信号を加えるタイプの従来のデルタシグマ変調回路ではディザ信号の雑音が入力信号系の雑音に影響を及ぼしたが、上記構成の本発明に係るデルタシグマ変調回路は、量子化器の量子化基準値に変動要素（ディザ）を受け持たせているため、入力信号系に直接ディザ信号を加えるタイプの従来のデルタシグマ変調回路に比べて雑音の影響を受けにくい。
【００２７】
次に、本発明に係るデルタシグマ変調回路の一構成例を図４に示す。なお、図４において図１と同一の部分には同一の符号を付す。
【００２８】
図４に示す本発明に係るデルタシグマ変調回路は、加算器１と、積分器乗算器群２と、加算器３と、量子化器４’’と、負帰還信号生成回路５とを備えており、所定のサンプリング周波数でアナログ信号或いはマルチビット信号である入力信号ＳINを量子化信号ＳQに変換して出力する。
【００２９】
入力信号ＳINは、加算器１において負帰還信号生成回路５から出力される負帰還信号によって負帰還がかけられたのち、デルタシグマ変調のアルゴリズムに対応した積分器・乗算器群２及び加算器３によって変換され、量子器４’’に送出される。
【００３０】
量子器４’’は、加算器３から出力された変換信号を量子化基準幅上限値及び量子化基準幅下限値に基づいて量子化することによって２値の量子化信号ＳQを生成し、その量子化信号ＳQをデルタシグマ変調回路の出力信号として出力するともに負帰還信号生成回路５に送出する。
【００３１】
ここで、量子化器４’’の一構成例を図５に示す。図５に示す量子化器は、比較器ＣＯＭＰ２及びＣＯＭＰ３と、抵抗Ｒ４〜Ｒ８と、中間値処理回路８によって構成されている。加算器３から出力される信号Ｓ3が抵抗Ｒ４の一端及び抵抗Ｒ５の一端に供給され、定電圧Ｖｄｄ／２が抵抗Ｒ６の一端に印加される。また、抵抗Ｒ４の他端が比較器ＣＯＭＰ２の非反転入力端子に接続され、抵抗Ｒ５の他端が比較器ＣＯＭＰ３の非反転入力端子に接続される。また、抵抗Ｒ６の他端及び抵抗Ｒ７の一端が比較器ＣＯＭＰ２の反転入力端子に接続され、抵抗Ｒ７の他端及び抵抗Ｒ８の一端が比較器ＣＯＭＰ３の反転入力端子に接続される。そして、抵抗Ｒ８の他端がグランド電位となっている。比較器ＣＯＭＰ２は、信号Ｓ3が抵抗Ｒ６と抵抗Ｒ７との接続点電圧（量子化基準幅上限値）Ｖ2より大きければ、出力信号ＣａをＨｉｇｈレベルにし、信号Ｓ3が抵抗Ｒ６と抵抗Ｒ７との接続点電圧（量子化基準幅上限値）Ｖ2より小さければ、出力信号ＣａをＬｏｗレベルにする。比較器ＣＯＭＰ３は、信号Ｓ3が抵抗Ｒ７と抵抗Ｒ８との接続点電圧（量子化基準幅下限値）Ｖ3より大きければ、出力信号ＣｂをＨｉｇｈレベルにし、信号Ｓ3が抵抗Ｒ７と抵抗Ｒ８との接続点電圧（量子化基準幅下限値）Ｖ3より小さければ、出力信号ＣｂをＬｏｗレベルにする。
【００３２】
中間値処理回路８は、比較器ＣＯＭＰ２の出力信号Ｃａ及び比較器ＣＯＭＰ３の出力信号ＣｂがともにＨｉｇｈレベルである場合量子化信号ＳQをＨｉｇｈレベルとし、比較器ＣＯＭＰ２の出力信号Ｃａ及び比較器ＣＯＭＰ３の出力信号ＣｂがともにＬｏｗレベルである場合量子化信号ＳQをＬｏｗレベルとする。
【００３３】
また、中間値処理回路８は、比較器ＣＯＭＰ２の出力信号ＣａがＬｏｗレベルであって比較器ＣＯＭＰ３の出力信号ＣｂがＨｉｇｈレベルである場合量子化信号ＳQに変動要素を含ませる。
【００３４】
例えば、中間値処理回路８が乱数データを記憶するメモリ（不図示）を内蔵し、比較器ＣＯＭＰ２の出力信号ＣａがＬｏｗレベルであって比較器ＣＯＭＰ３の出力信号ＣｂがＨｉｇｈレベルである場合、前記乱数データを用いて量子化信号ＳQがランダムな値をとるようにするとよい。なお、入力信号ＳINがオーディオ信号である場合、前記乱数データの設定により、前記ランダムな値が可聴帯域（オーディオ帯域）の成分を含まないようにすることが望ましい。
【００３５】
また、例えば、中間値処理回路８がｎ−１（ｎは２以上の自然数）番目のサンプリングにおける量子化信号ＳQのレベルを内蔵メモリ（不図示）に記憶し、ｎ番目のサンプリングにおいて比較器ＣＯＭＰ２の出力信号ＣａがＬｏｗレベルであって比較器ＣＯＭＰ３の出力信号ＣｂがＨｉｇｈレベルである場合、ｎ番目のサンプリングにおける量子化信号ＳQのレベルをｎ−１番目のサンプリングにおける量子化信号ＳQのレベルと逆にするようにしてもよい。なお、１番目のサンプリングにおいて比較器ＣＯＭＰ２の出力信号ＣａがＬｏｗレベルであって比較器ＣＯＭＰ３の出力信号ＣｂがＨｉｇｈレベルである場合、前回のサンプリング結果が無いので、１番目のサンプリングにおける量子化信号ＳQのレベルは予め設定しているレベルにするとよい。
【００３６】
また、例えば、中間値処理回路８がｎ−１（ｎは２以上の自然数）番目のサンプリングにおける量子化信号ＳQのレベルを内蔵メモリ（不図示）に記憶し、ｎ番目のサンプリングにおいて比較器ＣＯＭＰ２の出力信号ＣａがＬｏｗレベルであって比較器ＣＯＭＰ３の出力信号ＣｂがＨｉｇｈレベルである場合、ｎ番目のサンプリングにおける量子化信号ＳQのレベルをｎ−１番目のサンプリングにおける量子化信号ＳQのレベルと同じにするようにしてもよい。なお、１番目のサンプリングにおいて比較器ＣＯＭＰ２の出力信号ＣａがＬｏｗレベルであって比較器ＣＯＭＰ３の出力信号ＣｂがＨｉｇｈレベルである場合、前回のサンプリング結果が無いので、１番目のサンプリングにおける量子化信号ＳQのレベルは予め設定しているレベルにするとよい。
【００３７】
また、例えば、中間値処理回路８がｎ−１（ｎは２以上の自然数）番目迄のサンプリングにおける量子化信号ＳQのレベル履歴を内蔵メモリ（不図示）に記憶し、ｎ番目のサンプリングにおいて比較器ＣＯＭＰ２の出力信号ＣａがＬｏｗレベルであって比較器ＣＯＭＰ３の出力信号ＣｂがＨｉｇｈレベルである場合、上記内蔵メモリに記憶されているレベル履歴を参照して、ｎ番目のサンプリングにおける量子化信号ＳQのレベルを量子化信号ＳQのレベルの繰り返し性が低減される値にするようにしてもよい。なお、１番目のサンプリングにおいて比較器ＣＯＭＰ２の出力信号ＣａがＬｏｗレベルであって比較器ＣＯＭＰ３の出力信号ＣｂがＨｉｇｈレベルである場合、上記内蔵メモリに記憶されているレベル履歴が無いので、１番目のサンプリングにおける量子化信号ＳQのレベルは予め設定しているレベルにするとよい。
【００３８】
負帰還信号生成回路５は、入力信号ＳINがアナログ信号である場合、量子化信号ＳQに応じたパルス波形信号を生成し、そのパルス波形信号を負帰還信号として加算器１に出力し、入力信号ＳINがデジタル信号である場合、量子化信号ＳQに応じたデジタル値を生成し、そのデジタル値を負帰還信号として加算器１に出力する。このようなループによりデルタシグマ変調動作が行われる。
【００３９】
上記構成により、入力信号系に直接ディザ信号を加えることなく、変動要素（ディザ）をデルタシグマ変調動作に付加することが可能となるので、ダイナミックレンジを狭くすることなく巡回ノイズを低減することができる。また、入力信号系に直接ディザ信号を加えるタイプの従来のデルタシグマ変調回路ではディザ信号の雑音が入力信号系の雑音に影響を及ぼしたが、上記構成の本発明に係るデルタシグマ変調回路は、量子化器が受け取る信号が所定の範囲であるときに量子化器から出力される量子化信号に変動要素が含まれるように量子化器において量子化処理が行われるため、入力信号系に直接ディザ信号を加えるタイプの従来のデルタシグマ変調回路に比べて雑音の影響を受けにくい。
【００４０】
次に、本発明に係るスイッチングアンプの一構成例を図６に示す。なお、図６において図４と同一の部分には同一の符号を付し、詳細な説明を省略する。図６に示す本発明に係るスイッチングアンプは、デルタシグマ変調回路と、パルス増幅器９と、ローパスフィルタ１０と、減衰器１１とを備え、前記デルタシグマ変調回路に図４に示す本発明に係るデルタシグマ変調回路を適用した構成である。
【００４１】
ただし、負帰還信号生成回路５は、量子化器４’’から出力される量子化信号ではなく、パルス増幅器９の出力信号を受け取る。また、負帰還信号生成回路５から出力される負帰還信号は、直接加算器１に供給されるのではなく減衰器１１によって減衰された後、加算器１に供給される。これにより、パルス増幅器９自身の歪率やＳＮ比の改善を図ることができる。
【００４２】
パルス増幅器９は、ＦＥＴ等のスイッチング素子（不図示）を有しており、量子化器４’’から供給された量子化信号に応じて前記スイッチング素子をスイッチングすることによって前記量子化信号を電力増幅し、その電力増幅した量子化信号をローパスフィルタ１０及び負帰還信号生成回路５に送出する。パルス増幅器９の出力信号は、ローパスフィルタ１０によって高周波成分が除去されたアナログ信号である出力信号ＳOUTとなる。そして、この出力信号ＳOUTが、スイッチングアンプの出力信号となる。入力信号ＳINがオーディオ信号である場合、ローパスフィルタ１０の出力端をスピーカーシステム等の負荷に接続することで、音響再生を行うことができる。
【００４３】
上述した図６に示す本発明に係るスイッチングアンプによると、ダイナミックレンジを狭くすることなく巡回ノイズを低減することができる。また、入力信号系に直接ディザ信号を加えるタイプに比べて雑音の影響を受けにくいという利点を有する。なお、図６に示す本発明に係るスイッチングアンプでは、図４に示すデルタシグマ変調回路を適用したが、図１に示すデルタシグマ変調回路を適用した場合でも同様の効果が得られることは言うまでもない。
【図面の簡単な説明】
【００４４】
【図１】は、本発明に係るデルタシグマ変調回路の一構成例を示すブロック図である。
【図２】は、７次のデルタシグマ変調のアルゴリズムに対応した積分器・乗算器群及び加算器の一構成例を示すブロック図である。
【図３】は、図１に示す本発明に係るデルタシグマ変調回路が具備する量子化器の一構成例を示す図である。
【図４】は、本発明に係るデルタシグマ変調回路の他の構成例を示すブロック図である。
【図５】は、図４に示す本発明に係るデルタシグマ変調回路が具備する量子化器の一構成例を示す図である。
【図６】は、本発明に係るスイッチングアンプの一構成例を示すブロック図である。
【図７】は、従来のデルタシグマ変調回路の一構成例を示すブロック図である。
【図８】は、従来のデルタシグマ変調回路の他の構成例を示すブロック図である。
【符号の説明】
【００４５】
１  加算器
２、２’  積分器乗算器群
３  加算器
４、４’、４’’  量子器
５  負帰還信号生成回路
６  ディザ生成回路
７  加算器
８  中間値処理回路
９  パルス増幅器
１０  ローパスフィルタ
１１  減衰器
Ａ１〜Ａ３  加算器
ＣＯＭＰ１〜ＣＯＭＰ３  比較器
Ｄ１〜〜Ｄ３  遅延器
ＩＮＴ１〜ＩＮＴ７  積分器
Ｍ１〜Ｍ９  乗算器
Ｒ１〜Ｒ８  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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