(57)【特許請求の範囲】
【請求項１】
制御信号が入力される入力端子及び前記入力端子に入力された制御信号に基づいて応答信号を出力する複数の出力端子を有する集積回路が実装されていると共に、複数の前記出力端子と電気的に接合されるべき複数の出力配線が形成された回路基板を検査するための回路基板検査装置であって、
前記入力端子と電気的に接続される入力プローブと、
前記入力プローブから前記入力端子に入力される制御信号を生成する制御信号生成手段と、
それぞれが２以上の前記出力配線から成る複数の出力配線群毎に前記応答信号を検知する検知装置と、
前記検知装置の検知結果に基づいて前記出力端子と前記出力配線とが電気的に接合されているか否かを判定する判定手段とを備えており、
前記制御信号生成手段が、共通の前記出力配線群に属する複数の前記出力端子からは、それぞれ同じ周波数を有していると共に互いに異なるタイミングで、且つ、互いに異なる前記出力配線群に属する前記出力端子からは、互いに異なる周波数を有する前記応答信号同士が時間的に重なるタイミングで前記応答信号が出力されるような制御信号を生成し、
前記検知装置が、複数の前記出力配線群に跨って配置されると共に、当該複数の前記出力配線群にそれぞれ含まれる前記出力配線と静電結合することによって、当該出力配線と電気的に接合されるべき前記出力端子から前記制御信号に基づいて出力された前記応答信号が当該出力配線を介して入力される静電結合プローブを有しており、前記静電結合プローブから入力された複数の前記応答信号を周波数毎に独立して検知することを特徴とする回路基板検査装置。
【請求項２】
前記検知装置が、前記静電結合プローブに入力された応答信号が有する周波数帯域の信号のみを通過させる複数のフィルタ回路をさらに有していることを特徴とする請求項１に記載の回路基板検査装置。
【請求項３】
前記検知装置が、前記静電結合プローブに入力された応答信号の信号強度を増幅する増幅回路をさらに有していることを特徴とする請求項１又は２に記載の回路基板検査装置。
【請求項４】
前記検知装置が、前記静電結合プローブに入力された応答信号の積分値を出力する積分回路をさらに有していることを特徴とする請求項１〜３のいずれかに記載の回路基板検査装置。
【請求項５】
前記検知装置を複数備えていることを特徴とする請求項１〜４のいずれかに記載の回路基板検査装置。
【請求項６】
前記制御信号生成手段が、互いに異なる前記出力配線群に属する前記出力端子からそれぞれ同じタイミングで互いに異なる周波数を有する応答信号が出力されるような制御信号を生成することを特徴とする請求項１〜５のいずれかに記載の回路基板検査装置。
【請求項７】
前記出力配線群に属する複数の前記出力配線は、前記静電結合プローブに静電結合される領域の面積が互いに同じになっていることを特徴とする請求項１〜６のいずれかに記載の回路基板検査装置。
【請求項８】
前記制御信号生成手段が、前記制御信号を生成する毎に、前記出力配線群を構成する前記出力配線を変更することを特徴とする請求項１〜７のいずれかに記載の回路検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路が実装された回路基板において、集積回路の端子と回路基板に形成されたランドとが電気的に接合されているか否かを検査する回路基板検査装置に関する。
【背景技術】
【０００２】
集積回路が実装された回路基板において、集積回路の端子と回路基板に形成されたランドとが電気的に接合されているか否かを検査する回路基板検査装置がある。このような回路基板検査装置においては、回路基板における集積回路の入力端子と電気的に接合されるべきランドに係る入力配線に制御信号を入力し、この制御信号に対する応答信号を集積回路の出力端子と電気的に接合されるべきランドに係る出力配線から検知することによって、集積回路の端子と回路基板に形成されたランドとが電気的に接合されているか否かを検査する。近年、回路基板の小型化の要請により、回路基板における出力配線のランドが狭ピッチで多数形成されることがある。この場合、出力配線に係るランドにプローブを正確に接触させることが難しい。そこで、導電性を有する薄板状のプローブと出力配線とを絶縁膜を介して密着させることによって、両者を静電結合させる技術が知られている（例えば、特許文献１参照）。これによると、プローブを複数の出力配線と対向するように配置すればよいため、検査時におけるプローブの設置が容易となる。
【０００３】
【特許文献１】特開２００２−１５６４１７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した技術によると、出力端子からの応答信号を検知するために、プローブと静電結合された複数の出力配線に係る各出力端子から順に応答信号を出力させる必要があり、複数のランドと出力端子との接合状態を同時に検査することができない。このため、出力配線が多数形成されている場合には、検査に時間がかかってしまう。
【０００５】
そこで、本発明の目的は、検査時間を短縮することができる回路基板検査装置を提供することである。
【課題を解決するための手段及び発明の効果】
【０００６】
本発明の回路基板検査装置は、制御信号が入力される入力端子及び前記入力端子に入力された制御信号に基づいて応答信号を出力する複数の出力端子を有する集積回路が実装されていると共に、複数の前記出力端子と電気的に接合されるべき複数の出力配線が形成された回路基板を検査するための回路基板検査装置である。そして、前記入力端子と電気的に接続される入力プローブと、前記入力プローブから前記入力端子に入力される制御信号を生成する制御信号生成手段と、それぞれが２以上の前記出力配線から成る複数の出力配線群毎に前記応答信号を検知する検知装置と、前記検知装置の検知結果に基づいて前記出力端子と前記出力配線とが電気的に接合されているか否かを判定する判定手段とを備えている。前記制御信号生成手段が、共通の前記出力配線群に属する複数の前記出力端子からは、それぞれ同じ周波数を有していると共に互いに異なるタイミングで、且つ、互いに異なる前記出力配線群に属する前記出力端子からは、互いに異なる周波数を有する前記応答信号同士が時間的に重なるタイミングで前記応答信号が出力されるような制御信号を生成し、前記検知装置が、複数の前記出力配線群に跨って配置されると共に、当該複数の前記出力配線群にそれぞれ含まれる前記出力配線と静電結合することによって、当該出力配線と電気的に接合されるべき前記出力端子から前記制御信号に基づいて出力された前記応答信号が当該出力配線を介して入力される静電結合プローブを有しており、前記静電結合プローブから入力された複数の前記応答信号を周波数毎に独立して検知する。
【０００７】
本発明によると、制御信号生成手段が、互いに異なる出力配線群に属する複数の出力端子から互いに異なる周波数を有する応答信号が出力されるような制御信号を生成したとき、検知装置が、静電結合プローブから入力された互いに周波数の異なる複数の応答信号を同時に検知することができる。これにより、判定手段が出力配線と出力端子とが電気的に接合されているか否かを複数同時に判定することができる。このため、回路基板の検査時間を短縮することができる。
【０００８】
本発明においては、前記検知装置が、前記静電結合プローブに入力された応答信号が有する周波数帯域の信号のみを通過させる複数のフィルタ回路をさらに有していることが好ましい。これによると、検知装置において、簡単な構成で互いに異なる周波数を有する複数の応答信号を検知することができる。
【０００９】
また、本発明においては、前記検知装置が、前記静電結合プローブに入力された応答信号の信号強度を増幅する増幅回路をさらに有していることが好ましい。これによると、静電結合プローブからの応答信号が増幅されるため、静電結合プローブに入力された応答信号が微弱な場合であっても、応答信号を確実に検知することができる。
【００１０】
さらに、本発明においては、前記検知装置が、前記静電結合プローブに入力された応答信号の積分値を出力する積分回路をさらに有していることが好ましい。これによると、静電結合プローブからの応答信号が積分されるため、静電結合プローブに入力された応答信号が微弱な場合であっても、応答信号を確実に検知することができる。
【００１１】
加えて、本発明においては、前記検知装置を複数備えていてもよい。これによると、回路基板の検査時間をさらに短縮することができる。
【００１２】
また、本発明においては、前記制御信号生成手段が、互いに異なる前記出力配線群に属する前記出力端子からそれぞれ同じタイミングで互いに異なる周波数を有する応答信号が出力されるような制御信号を生成することが好ましい。これによると、出力配線群の数に応じて回路基板の検査時間を確実に短縮することができる。
【００１３】
さらに、本発明においては、前記出力配線群に属する複数の前記出力配線は、前記静電結合プローブに静電結合される領域の面積が互いに同じになっていることが好ましい。これによると、静電結合プローブに入力される応答信号の信号強度が均一化される。加えて、本発明においては、前記制御信号生成手段が、前記制御信号を生成する毎に、前記出力配線群を構成する前記出力配線を変更してもよい。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
【００１５】
＜第１実施形態＞
図１は、本発明に係る第１実施形態の回路基板検査装置の概略構成図である。図２は、回路基板検査装置１の検査対象となるＣＯＦ（Chip On Film）の平面図である。図３は、図１に示すIII−III線に関する回路基板検査装置１の部分断面図である。回路基板検査装置１は、ＣＯＦ５０に実装されたドライバＩＣ（集積回路）５２の入力端子５２ａ及び出力端子５２ｂとこれに対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かの検査を行うものである。図１に示すように、回路基板検査装置１は、基台２と、入力プローブ３と、静電結合プローブ４と、絶縁シート６と、制御装置１０とを有している。
【００１６】
図２に示すように、検査対象となるＣＯＦ５０は、ポリイミドからなるシート基材５１に、複数の外部入力ランド５３、複数の入力配線５４、複数の回路入力ランド５５、多数の回路出力ランド５６、多数の出力配線５７及び多数の外部出力ランド５８が形成されたフレキシブル回路基板にドライバＩＣ５２が実装されたものである。なお、ＣＯＦ５０は、例えば、インクジェットヘッドに用いられるものである。インクジェットヘッドにおいては、インク滴が吐出されるノズルに連通している多数の圧力室が形成されているとともに、圧力室に圧力を付与する圧電素子上に多数の個別電極が２次元配列されている。各個別電極は、対応する圧力室とそれぞれ対向配置され、ＣＯＦ５０はこの個別電極に圧電素子を駆動するための駆動電圧を印加するために用いられる。
【００１７】
ドライバＩＣ５２は、その下面に配列された複数の入力端子５２ａと、入力端子５２ａと対向するように配列された多数の出力端子５２ｂとが形成されている。また、ドライバＩＣ５２は、複数の入力端子５２ａに制御信号が入力されると、入力された制御信号によって決定される出力端子５２ｂから応答信号を出力する。出力端子５２ｂの数は入力端子５２ａの数よりも多くなっている。したがって、出力端子５２ｂは入力端子５２ａより狭ピッチで配置されている。
【００１８】
外部入力ランド５３は、入力端子５２ａに入力される制御信号が入力されるものであって、シート基材５１の一端（図２中下方端）近傍に千鳥状に配列されている。回路入力ランド５５は、ドライバＩＣ５２の入力端子５２ａと電気的に接合されるものであって、シート基材５１の中央（図２中上下方向中央）近傍において外部入力ランド５３と対向するように配列されている。入力配線５４は、外部入力ランド５３とこれに対応する回路入力ランド５５とを電気的に接続するものである。回路出力ランド５６は、ドライバＩＣ５２の出力端子５２ｂと電気的に接合されるものであって、シート基材５１の中央近傍において回路入力ランド５５と対向するように配列されている。外部出力ランド５８は、出力端子５２ｂから出力された応答信号を出力するためのものであり、シート基材５１の他端（図２中上方端）近傍に台形マトリックス状に配置されている。出力配線５７は、回路出力ランド５６とこれに対応する外部出力ランド５８とを電気的に接続するものである。本実施の形態では、図２に示すように、複数の外部入力ランド５３、複数の回路入力ランド５５及び入力端子５２ａ、複数の出力端子５２ｂ及び回路出力ランド５６、複数の外部出力ランド５８がそれぞれ互いに平行な列状に配置されている。
【００１９】
このように、ＣＯＦ５０においては、回路出力ランド５６が出力端子５２ｂと同様に狭ピッチで配置されているため、特に、回路出力ランド５６と出力端子５２ｂとが電気的に接合されているか否かを検査する必要がある。
【００２０】
図１に戻って、基台２は、検査対象となるＣＯＦ５０が設置されるものである。入力プローブ３は、ＣＯＦ５０の外部入力ランド５３に接続されることによって、制御装置１０からの制御信号を外部入力ランド５３に入力するものである。静電結合プローブ４は、矩形状を有する導電性薄膜であり、ＣＯＦ５０の全ての出力配線５７と静電結合することによって、出力端子５２ｂから出力された応答信号が、出力配線５７を介して入力される。また、静電結合プローブ４は、同軸ケーブル５を介して制御装置１０と接続されている。絶縁シート６は、図３に示すように、基台２に設置されたＣＯＦ５０の出力配線５７と静電結合プローブ４との間に配置するものである。これにより、ＣＯＦ５０の出力配線５７と静電結合プローブ４とが絶縁され、出力配線５７と静電結合プローブ４との静電結合が可能となる。
【００２１】
次に、ＣＯＦ５０を検査するときにおける静電結合プローブ４の配置位置について図４を参照しつつ説明する。図４は、ＣＯＦ５０を検査するときにおける静電結合プローブ４の配置位置を示す図である。なお、図４においては、説明の都合上、ＣＯＦ５０の破線で示すべき領域を実線で示している。図４に示すように、ＣＯＦ５０においては、互いに隣接する複数の出力配線５７から成る２つの出力配線群Ａ１、Ａ２が形成されている。そして、静電結合プローブ４は、２つの出力配線群Ａ１、Ａ２に属する全ての出力配線５７と静電結合されるように、その長手方向が出力配線５７の配列方向に沿うように配置される。ここで、全ての出力配線５７における、静電結合プローブ４に静電結合される領域の面積が互いに同じになっている。
【００２２】
制御装置１０について図５を参照しつつ説明する。図５は回路基板検査装置１の機能ブロック図である。制御装置１０は、入力プローブ３から制御信号を出力させるとともに、静電結合プローブ４に出力された応答信号に基づいて、入力端子５２ａ及び出力端子５２ｂと対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かに加え、外部入力ランド５３から静電結合プローブ４に至る配線の接続状態の良否の判定を行うものである。また、図５に示すように、制御装置１０は、ＰＣ６０に接続されている。ユーザはＰＣ６０を介して制御装置１０を操作することができる。
【００２３】
制御装置１０は、制御信号生成回路（制御信号生成手段）１１と、ドライバＩＣ駆動電源１２と、２つのフィルタ回路１３ａ、１３ｂと、２つの増幅回路１４ａ、１４ｂと、２つの積分回路１５ａ、１５ｂと、判定回路（判定手段）１６とを有している。制御信号生成回路１１は、入力プローブ３と接続されており、入力プローブ３からＣＯＦ５０の外部入力ランド５３、入力配線５４及び回路入力ランド５５を介してドライバＩＣ５２の複数の入力端子５２ａに入力される制御信号を生成するものである。制御信号生成回路１１が生成する制御信号は、ドライバＩＣ５２の入力端子５２ａに入力されると、出力端子群Ａ１に係る出力端子５２ｂの１つから２０ＫＨｚの周波数を有する応答信号が出力され、出力端子群Ａ２に係る出力端子５２ｂの１つから４０ＫＨｚの周波数を有する応答信号が出力される。言い換えれば、共通の出力配線群Ａ１、Ａ２に属する複数の出力端子５２ｂからそれぞれ同じ周波数を有していると共に互いに異なるタイミングで、且つ、互いに異なる出力配線群Ａ１、Ａ２に係る出力端子５２ｂから互いに異なる周波数を有する応答信号が出力される。ドライバＩＣ駆動電源１２は、ドライバＩＣ５２を駆動させるための電源回路である。
【００２４】
フィルタ回路１３ａ、１３ｂは、同軸ケーブル５を介して静電結合プローブ４に接続されている。フィルタ回路１３ａは、静電結合プローブ４に出力された応答信号のうち、主に２０ＫＨｚを中心とし所定の幅の周波数を有する応答信号を通過させるバンドパスフィルタであり、フィルタ回路１３ｂは、主に４０ＫＨｚを中心とし所定の幅の周波数を有する応答信号を通過させるバンドパスフィルタである。つまり、フィルタ回路１３ａにおいては、出力配線群Ａ１に係る出力端子５２ｂから出力された２０ＫＨｚの周波数を有する応答信号が優先的に通過し、フィルタ回路１３ｂにおいては、出力配線群Ａ２に係る出力端子５２ｂから出力された４０ＫＨｚの周波数を有する応答信号が優先的に通過する。フィルタ回路１３ａ、１３ｂを通過した応答信号は、対応する増幅回路１４ａ、１４ｂにそれぞれ出力される。２つの増幅回路１４ａ、１４ｂは、フィルタ回路１３ａ、１３ｂから入力された応答信号の信号強度を増幅するものである。増幅回路１４ａ、１４ｂにおいて増幅された応答信号は、対応する積分回路１５ａ、１５ｂにそれぞれ出力される。２つの積分回路１５ａ、１５ｂは、増幅回路１４ａ、１４ｂから入力された応答信号を積分するものである。増幅回路１４ａ、１４ｂにおいて積分された応答信号は、応答信号の検知結果として判定回路１６に出力される。
【００２５】
ここで、静電結合プローブ４、フィルタ回路１３ａ、１３ｂ、増幅回路１４ａ、１４ｂ及び積分回路１５ａ、１５ｂが検知装置１７を形成している。なお、検知装置１７においては、増幅回路１４ａ、１４ｂ及び積分回路１５ａ、１５ｂの順に接続されているが、積分回路１５ａ、１５ｂ及び増幅回路１４ａ、１４ｂの順に接続されていてもよい。
【００２６】
判定回路１６は、制御信号生成回路１１が生成した制御信号の内容、及び、検知装置１７からの検知結果に基づいて、入力端子５２ａ及び出力端子５２ｂと対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かに加え、外部入力ランド５３から静電結合プローブ４に至る配線の接続状態の良否の判定を行うものである。
【００２７】
回路基板検査装置１の作動について図６を参照しつつ説明する。図６は、ＣＯＦ５０を検査するときにおける回路基板検査装置１の作動を示すフローチャートである。まず、入力プローブ３を、基台２に設置されたＣＯＦ５０の外部入力ランド５３に接続し、静電結合プローブ４を、対応する出力配線群Ａ１、Ａ２に属する全ての出力配線５７と静電結合されるように絶縁シート６とともに設置する（図４参照）。
【００２８】
そして、ユーザがＰＣ６０を操作することによって検査が開始されると、図６に示すように、ステップＳ１０１（以下、Ｓ１０１と略す。他のステップも同様）に移行し、制御信号生成回路１１が、出力配線群Ａ１に係る多数の出力端子５２ｂのうちの１つから２０ＫＨｚの周波数を有する応答信号が出力されるとともに、これと同じタイミングで出力配線群Ａ２に係る多数の出力端子５２ｂのうちの1つから４０ＫＨｚの周波数を有する応答信号が出力されるような制御信号を生成する。生成された制御信号は、入力プローブ３を介してＣＯＦ５０の外部入力ランド５３に入力される。そして、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されている場合には、入力端子５２ａからドライバＩＣ５２に制御信号が入力され、出力配線群Ａ１に係る１つの出力端子５２ｂから２０ＫＨｚ周波数を有する応答信号が出力され、これと同じタイミングで出力配線群Ａ２に係る１つの出力端子５２ｂから４０ＫＨｚ周波数を有する応答信号が出力される。さらに、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されている場合には、これら各出力端子５２ｂから電気的に接合された出力配線５７に所定以上の信号強度を有する応答信号が出力される。そして、出力配線群Ａ１に属する当該出力配線５７から２０ＫＨｚの周波数を有する応答信号が静電結合プローブ４に出力されるとともに、出力配線群Ａ２に属する当該出力配線５７から４０ＫＨｚの周波数を有する応答信号が検知装置１７の静電結合プローブ４に出力される。
【００２９】
そして、Ｓ１０２に移行し、検知装置１７において、静電結合プローブ４に出力された応答信号のうち、２０ＫＨｚ及びその近傍の周波数を有する応答信号がフィルタ回路１３ａを通過し、増幅回路１４ａによって信号強度が増幅され、積分回路１５ａによって積分されて検知結果が生成される。生成された検知結果は判定回路１６に出力される。そして、Ｓ１０３に移行し、判定回路１６が、検知装置１７から出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、当該応答信号を出力した出力配線群Ａ１に係る出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。
【００３０】
また、Ｓ１０２に移行すると同時にＳ１０４に移行し、検知装置１７において、静電結合プローブ４に出力された応答信号のうち、４０ＫＨｚ及びその近傍の周波数を有する応答信号がフィルタ回路１３ｂを通過し、増幅回路１４ｂによって信号強度が増幅され、積分回路１５ｂによって積分されて検知結果が生成される。生成された検知結果は判定回路１６に出力される。そして、Ｓ１０５に移行し、判定回路１６が、検知装置１７から出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、当該応答信号を出力した出力配線群Ａ２に係る出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。
【００３１】
その後、Ｓ１０６に移行して、出力配線群Ａ１、Ａ２に係る検査すべき次の出力端子５２ｂがあるか否を判断する。検査すべき次の出力端子５２ｂがある場合には（Ｓ１０６：ＹＥＳ）、再びＳ１０１に移行し、検査すべき次の出力端子５２ｂに関して上述した作動を繰り返す。検査すべき次の出力端子５２ｂがない場合には（Ｓ１０６：ＮＯ）、ＣＯＦ５０の検査を終了する。
【００３２】
以上、説明した本実施形態によると、制御信号生成回路１１が、出力配線群Ａ１、Ａ２に係る１つの出力端子５２ｂから同じタイミングで、且つ、互いに異なる周波数（２０ＫＨｚ、４０ＫＨｚ）を有する２つの応答信号が出力されるような制御信号を生成したとき、検知装置１７が、当該２つの応答信号を同時に検知する。これにより、判定回路１６が、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを２つ同時に判定することができる。このため、ＣＯＦ５０の検査時間を短縮することができる。
【００３３】
また、検知装置１７が、２０ＫＨｚ及びその近傍の周波数の応答信号を通過させるフィルタ回路１３ａと、４０ＫＨｚ及びその近傍の周波数の応答信号を通過させるフィルタ回路１３ｂとを有しているため、簡単な構成で互いに異なる周波数を有する２つの応答信号を同時に検知することができる。
【００３４】
さらに、検知装置１７が、応答信号の信号強度を増幅する増幅回路１４ａ、１４ｂ及び応答信号を積分する積分回路１５ａ、１５ｂを有しているため、静電結合プローブ４に入力された応答信号が微弱な場合であっても、応答信号を確実に検知することができる。
【００３５】
加えて、全ての出力配線５７における、静電結合プローブ４に静電結合される領域の面積が互いに同じになっているため、静電結合プローブ４に出力される応答信号の信号強度が均一化され、判定回路１６が誤判定しにくくなる。
【００３６】
＜第２実施形態＞
次に、本発明に係る第２実施形態について図７を参照しつつ説明する。図７は、第２実施形態の回路基板検査装置の機能ブロック図である。なお、第１実施形態と実質的に同じ部材及び回路については同一の符号を付して説明を省略する。図７に示すように、回路基板検査装置１０１は、２つの静電結合プローブ１０４ａ、１０４ｂと、制御装置１１０とを有している。制御装置１１０は、制御信号生成回路１１１と、ドライバＩＣ駆動電源１２と、４つのフィルタ回路１３ａ〜１３ｄと、４つの増幅回路１４ａ〜１４ｄと、４つの積分回路１５ａ〜１５ｄと、判定回路１１６とを有している。そして、静電結合プローブ１０４ａ、フィルタ回路１３ａ、１３ｂ、増幅回路１４ａ、１４ｂ及び積分回路１５ａ、１５ｂが検知装置１１７ａを、静電結合プローブ４ｂ、フィルタ回路１３ｃ、１３ｄ、増幅回路１４ｃ、１４ｄ及び積分回路１５ｃ、１５ｄが検知装置１１７ｂをそれぞれ形成している。つまり、基板検査装置１０１が、２つの検知装置１１７ａ、１１７ｂを有している。検知装置１１７ａ、１１７ｂの構成及び作動は、第１実施形態の検知装置１７と実質的に同じであるため説明を省略する。
【００３７】
ここで、ＣＯＦ５０を検査するときにおける静電結合プローブ１０４ａ、１０４ｂの配置位置について図８を参照しつつ説明する。図８は、ＣＯＦ５０を検査するときにおける静電結合プローブ１０４ａ、１０４ｂの配置位置を示す図である。なお、図８においては、説明の都合上、ＣＯＦ５０の破線で示すべき領域を実線で示している。図８に示すように、ＣＯＦ５０においては、互いに隣接する複数の出力配線５７から成る４つの出力配線群Ｂ１〜Ｂ４が形成されている。そして、静電結合プローブ１０４ａは、２つの出力配線群Ｂ１、Ｂ２に属する全ての出力配線５７と静電結合されるように、その長手方向が出力配線５７の配列方向に沿うように配置される。また、静電結合プローブ１０４ｂは、２つの出力配線群Ｂ３、Ｂ４に属する全ての出力配線５７と静電結合されるように、その長手方向が出力配線５７の配列方向に沿うように配置される。
【００３８】
制御信号生成回路１１１は、ＣＯＦ５０の検査が開始されると、各出力配線群Ｂ１、Ｂ３に係る出力端子５２ｂの1つから２０ＫＨｚの周波数を有する応答信号が出力配線５７に出力され、これと同じタイミングで、各出力配線群Ｂ２、Ｂ４に係る１つの出力端子５２ｂから４０ＫＨｚの周波数を有する応答信号が出力配線５７に出力されるような制御信号を出力する。これにより、検知装置１１７ａが、静電結合プローブ１０４ａに出力された出力配線群Ｂ１に属する当該出力配線５７からの２０ＫＨｚの周波数を有する応答信号と、出力配線群Ｂ２に属する出力配線５７からの４０ＫＨｚの周波数を有する応答信号とを検知する。これと同時に、検知装置１１７ｂが、静電結合プローブ１０４ｂに出力された出力配線群Ｂ３に属する当該出力配線５７からの２０ＫＨｚの周波数を有する応答信号と、出力配線群Ｂ４に属する出力配線５７からの４０ＫＨｚの周波数を有する応答信号とを検知し検知結果を生成する。判定回路１１６は、制御信号生成回路１１１が生成した制御信号の内容、及び、検知装置１１７ａ、１１７ｂからの検知結果に基づいて、入力端子５２ａ及び出力端子５２ｂと対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かの判定を行う。
【００３９】
以上、説明した本実施形態によると、基板検査装置１０１において、各検知装置１１７ａ、１１７ｂが互いに異なる周波数を有する２つの応答信号を同時に検知することができるため、判定回路１１６が、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを４つ同時に判定することができる。これにより、ＣＯＦ５０の検査時間をさらに短縮することができる。
【００４０】
また、判定回路１１６が、４つの応答信号を同時に判定できることについて、２つの静電結合プローブ１０４ａ、１０４ｂが用いられているとともに、互いに隣接する出力配線群Ｂ１〜Ｂ４間では互いに異なる周波数の応答信号が出力されるように制御されていることが寄与している。
【００４１】
以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいてさまざまな設計変更が可能なものである。例えば、上述した第１実施形態によると、出力配線群Ａ１、Ａ２が、互いに隣接した出力配線５７により形成される構成であるが、出力配線群が、互いに隣接していない出力配線５７で形成されていてもよいし、制御信号生成回路１１が制御信号を生成するごとに出力配線群を形成する出力配線５７が変化してもよい。
【００４２】
さらに、上述した第１実施形態によると、制御信号生成回路１１が、出力配線群Ａ１に係る１つの出力端子５２ｂ及び出力配線群Ａ２に係る１つの出力端子５２ｂから同じタイミングで、且つ、互いに異なる周波数を有する応答信号が出力されるような制御信号を生成する構成であるが、制御信号生成回路が、出力配線群Ａ１に係る１つの出力端子５２ｂ及び出力配線群Ａ２に係る１つの出力端子５２ｂから異なるタイミングで応答信号が出力されるような制御信号を生成する構成であってもよい。この場合、各応答信号が出力されている時間の一部が重なっていることが好ましい。
【００４３】
また、第２実施形態においては、回路基板検査装置１が２つの検知装置１１７ａ、１７ｂを有する構成であるが、３つ以上の検知装置を有する構成であってもよい。
【００４４】
さらに、第１及び第２実施形態においては、検知装置１７、１１７ａ、１１７ｂが増幅回路１４ａ〜１４ｄ、及び、積分回路１５ａ〜１５ｄを有する構成であるが、これらを有さない構成であってもよいし、いずれか一方のみを有する構成であってもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る第１実施形態の回路基板検査装置の概略構成図である。
【図２】図１に示す回路基板検査装置の検査対象となるＣＯＦの平面図である。
【図３】図１に示すIII−III線に関する回路基板検査装置の部分断面図である。
【図４】図１に示す静電結合プローブの配置位置を示す図である。
【図５】図１に示す回路基板検査装置の機能ブロック図である。
【図６】図１に示す回路基板検査装置の作動を示すフローチャートである。
【図７】本発明に係る第２実施形態の回路基板検査装置の機能ブロック図である。
【図８】図７に示す静電結合プローブの配置位置を示す図である。
【符号の説明】
【００４６】
１、１０１    回路基板検査装置
３     入力プローブ
４、１０４ａ、１０４ｂ      静電結合プローブ
５     同軸ケーブル
６     絶縁シート
１０、１１０  制御装置
１１、１１１  制御信号生成回路
１２   駆動電源
１３ａ〜１３ｄ              フィルタ回路
１４ａ〜１４ｄ              増幅回路
１５ａ〜１５ｄ              積分回路
１６、１１６  判定回路
１７、１１７ａ、１１７ｂ    検知装置
５０   ＣＯＦ
５１   シート基材
５２   ドライバＩＣ
５２ａ 入力端子
５２ｂ 出力端子
５３   外部入力ランド
５４   入力配線
５５   回路入力ランド
５６   回路出力ランド
５７   出力配線
５８   外部出力ランド
Ａ１、Ａ２    出力配線群
Ｂ１〜Ｂ４    出力配線群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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