(57)【特許請求の範囲】
【請求項１】
パケットデータ通信オンチップインターコネクトシステムのネットワークインターフェイスにおいて、
スレーブIPブロックおよびNoCバックボーンを介して接続された１つ以上のマスターIPブロック間のトランザクションをモニタリングする状態制御部と、
前記マスターIPブロックから入力されたデータバーストをバッファリングするバッファと、
前記状態制御部の制御によってエラーレスポンスを生成するレスポンス生成部と、を含み、
前記状態制御部は、
前記スレーブIPブロックが第１マスターIPブロックとトランザクションを遂行している状態で、第２マスターIPブロックからロックシーケンスを受信した場合、前記第２マスターIPブロックから受信した前記ロックシーケンスを前記バッファにバッファリングするように制御し、前記第１マスターIPブロックとの前記トランザクションが終了した場合、前記バッファにバッファリングされた前記ロックシーケンスを前記スレーブIPブロックに伝達するように制御し、
前記スレーブIPブロックが第１マスターIPブロックとロックオペレーションを遂行している状態で第２マスターIPブロックからデータバーストの入力を受けた場合、前記バッファにバッファリングされた前記データバーストを廃棄し、前記レスポンス生成部において前記エラーレスポンスを生成するように制御し、前記エラーレスポンスは、前記NoCバックボーンを介して前記第２マスターIPブロックに転送されることを特徴とするネットワークインターフェイス。
【請求項２】
前記エラーレスポンスは、AXIプロトコルの応答シグナルであるスレーブエラーレスポンスであることを特徴とする請求項１に記載のネットワークインターフェイス。
【請求項３】
前記第２マスターIPブロックから入力される前記データバーストは、ロックシーケンスであることを特徴とする請求項１に記載のネットワークインターフェイス。
【請求項４】
前記ネットワークインターフェイスは、AHBプロトコル、APBプロトコル、またはAXIプロトコルのいずれか１つ以上のプロトコルを支援することを特徴とする請求項２に記載のネットワークインターフェイス。
【請求項５】
パケットデータ通信オンチップインターコネクトシステムにおいて、
１つ以上のマスターIPブロックと、
１つ以上のスレーブIPブロックと、
前記マスターIPブロックと前記スレーブIPブロック間に転送されるパケットデータに対する転送制御を行う１つ以上のルータを含むNoCバックボーンと、
前記マスターIPブロックと前記NoCバックボーン間のインターフェーシングを遂行する第１ネットワークインターフェイスと、
前記スレーブIPブロックと前記NoCバックボーン間のインターフェーシングを遂行する第２ネットワークインターフェイスと、
を含み、前記第２ネットワークインターフェイスは、
前記スレーブIPブロックと前記NoCバックボーンを介して接続される前記１つ以上のマスターIPブロック間のトランザクションをモニタリングする状態制御部と、
前記マスターIPブロックから入力されたデータバーストをバッファリングするバッファと、
前記状態制御部の制御によってエラーレスポンスを生成するレスポンス生成部と、
を含み、
前記状態制御部は、
前記スレーブIPブロックが第１マスターIPブロックとトランザクションを遂行している状態で第２マスターIPブロックからロックシーケンスを受信した場合、前記第２マスターIPブロックから受信した前記ロックシーケンスを前記バッファにバッファリングするように制御し、前記第１マスターIPブロックとの前記トランザクションが終了した場合、前記バッファにバッファリングされた前記ロックシーケンスを前記スレーブIPブロックに伝達するように制御し、
前記スレーブIPブロックが前記第１マスターIPブロックとロックオペレーションを遂行している途中に、前記第２マスターIPブロックからデータバーストの入力を受けた場合、前記バッファにバッファリングされた前記データバーストを廃棄し、前記レスポンス生成部で前記エラーレスポンスを生成するように制御し、前記エラーレスポンスは、前記NoCバックボーンを介して前記第２マスターIPブロックに転送されることを特徴とするパケットデータ通信オンチップインターコネクトシステム。
【請求項６】
前記エラーレスポンスは、AXIプロトコルの応答シグナルであるスレーブエラーレスポンスであることを特徴とする請求項５に記載のパケットデータ通信オンチップインターコネクトシステム。
【請求項７】
前記第１および前記第２ネットワークインターフェイスは、AHBプロトコル、APBプロトコル、またはAXIプロトコルのいずれか１つ以上のプロトコルを支援することを特徴とする請求項５に記載のパケットデータ通信オンチップインターコネクトシステム。
【請求項８】
前記第２マスターIPブロックは前記エラーレスポンスを受信し、前記第１マスターからアンロック（unlock）トランスファ（transfer）がイシュー（issue）される場合、前記トランザクションを前記スレーブIPブロックに再転送することを特徴とする請求項５に記載のパケットデータ通信オンチップインターコネクトシステム。
【請求項９】
パケットデータ通信オンチップインターコネクトシステムのネットワークインターフェイスで遂行されるパケットデータ処理方法において、
スレーブIPブロックおよびNoCバックボーンを介して接続された１つ以上のマスターIPブロック間のトランザクションをモニタリングする段階と、
前記スレーブIPブロックが第１マスターIPブロックとトランザクションを遂行している状態で第２マスターIPブロックからロックシーケンスの入力を受けた場合、前記第２マスターIPブロックから入力された前記ロックシーケンスをバッファにバッファリングする段階と、
前記第１マスターIPブロックとの前記トランザクションが終了した場合、前記バッファにバッファリングされた前記ロックシーケンスを前記スレーブIPブロックに伝達する段階と、
第１マスターIPブロックから前記スレーブIPブロックにロックシーケンスが転送されている状態で第２マスターIPブロックからデータバーストの入力を受けた場合、前記入力されたデータバーストを廃棄する段階と、
エラーレスポンスを生成する段階と、
前記エラーレスポンスを前記NoCバックボーンを介して前記第２マスターIPブロックに転送する段階と、
を含むことを特徴とするネットワークインターフェイスにおけるパケットデータ処理方法。
【請求項１０】
前記ネットワークインターフェイスは、AHBプロトコル、APBプロトコル、またはAXIプロトコルのいずれか１つ上のプロトコルを支援することを特徴とする請求項９に記載のネットワークインターフェイスにおけるパケットデータ処理方法。
【請求項１１】
請求項９または１０のいずれか１項の方法を実行するための状態マシンが記録されたメモリ手段を含むネットワークオンチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パケットデータ通信オンチップインターコネクト（On−chip Interconnect）システムに関し、より詳細には、NoC（Network on Chip）バックボーン（backbone）で接続された１つ以上のマスターIPブロックと１つ以上のスレーブIPブロック間に遂行されるトランザクションを効率的に制御するネットワークインターフェイスおよびこのネットワークインターフェイスが含まれたパケットデータ通信オンチップインターコネクトシステムに関する。
【背景技術】
【０００２】
AMBA AXIプロトコルは、既存のオンチップ（on−chip）バス（bus）プロトコルに比べ、高速／高性能システムに適合したバスプロトコルであって、読み（read）、書き（write）、アドレス（address）、書き込み（write response）などに関するチャンネル（channel）がそれぞれ分離して独立的に動作し、マルチプル−アウトスタンディング・アドレス（multiple−outstanding address）、ライト・データ・インターリーブ（write data interleaving）などのトランザクション（transaction）特徴を有するプロトコルである。
【０００３】
ネットワークオンチップ（Network On−Chip；NoC）は、既存バス構造のオンチップインターコネクト（interconnect）の構造的限界を克服しようとして生成されたネットワーク形態（network style）のオンチップインターコネクトであって、NoCを介して高速／高性能／低電力のSoC（System on Chip）を具現することができる。このようなNoCにおいて、AXIプロトコルを支援するために定義されたパケットデータ通信方式によって、図１に示された多数のIPブロック（Intellectual Property）（110）は、NoCバックボーン（backbone）（120）のパケットルーティングを経て効率的なデータ処理を遂行することができる。
【０００４】
図１に示されたパケットデータ通信オンチップインターコネクトシステムの設計時、システム設計者は、AXIプロトコルによってIPブロック（110）またはNoCバックボーン（backbone）（120）を多様な方式で設計することができる。このようなAXIプロトコルは、１つ以上のマスターIPブロックおよび１つ以上のスレーブIPブロック間のインターフェイスを介して、ポイント−ポイントシステムだけでなくマルチ階層システムに至るまで、あらゆる分野において手軽に適用が可能な融通性を有する。特に、優れた多重トランザクション（transaction）を支援しているが、これによってバーストの並列転送が可能となるようになされており、データスループット（throughput）を向上させることができる。これにより、一定演算の遂行をより短い時間に遂行することができるだけでなく、単一チップ内に集積された多数のIPブロックにおいて多様な演算を遂行するため、消費電力を減少することができる。
【０００５】
AXIプロトコルによると、マスターIPブロックとスレーブIPブロックは、ネットワークインターフェイスを介してクロス（cross）コネクションがなされており、１つのマスターIPブロックとスレーブIPブロック間にロック（Lock）オペレーションが遂行される場合、インターコネクト内のアービタ（arbiter）がロックアクセスを要請したマスターIPブロックからアンロック（Unlock）トランスファ（transfer）がイシュー（issue）されるまで、他のマスターIPブロックが前記スレーブIPブロックに入力するトランザクションを制御することができる。しかし、パケットデータ通信オンチップインターコネクトシステムにおいては、マスターIPブロックはネットワークインターフェイスを介してNoCバックボーンと接続され、NoCバックボーンに含まれた１つ以上のルータ（router）素子を経て目的地スレーブIPブロック側に接続される構造を有しており、これによりマスターIPブロックとスレーブIPブロック間に中央集中的なデータ転送（transfer）制御手段がないという問題がある。
【０００６】
このように、パケットデータ通信オンチップインターコネクトシステムにおいて、中央集中的なデータ転送制御手段がないという問題があることから、パケットデータ通信インターコネクトシステムにおいてAXIプロトコルに定義されたロック（Lock）オペレーションを支援する場合、下記のような問題（problem）が発生する恐れがある。
（1）第１マスターIPブロックとスレーブIPブロック間でトランザクションが遂行されている途中で、第２マスターIPブロックからスレーブIPブロックにロックシーケンス（Lock Sequence）が転送される場合、AXIプロトコルによると、第２マスターIPブロックが要請したロックアクセスは許容（accept）されない。この場合、第２マスターIPブロックは、ロックアクセスに対するReady応答を所定の（predetermined）時間待機する必要がり、また、このような回答を受けることができなかった場合、ロックシーケンスを再び転送しなければならないため、特定タスク処理に遅延が発生し、NoCバックボーンのトラフィック効率を低下させる恐れがある。
【０００７】
（2）第１マスターIPブロックとスレーブIPブロック間でロックオペレーションが遂行されている途中で、第２マスターIPブロックからスレーブIPブロックにトランザクション（ロックシーケンスを含む）が入力される場合、AXIプロトコルによると、第１マスターIPブロックとスレーブIPブロック間に遂行されている前記ロックオペレーションは失敗（fail）する。この場合、前記スレーブIPブロックにおいては、該当するロックシーケンスに対するスレーブエラー（Slave Error；SLVERR）レスポンスを前記第１マスターIPブロックに転送し、これを受信した前記第１マスターIPブロックは、スレーブIPブロックに再びロックシーケンスを転送してロックオペレーションを初めから反復遂行しなければならない。これにより、NoCバックボーンのトラフィック増加と共に、第１マスターIPブロックのリソース活用効率が低減する。
【０００８】
従って、本発明者は、NoCバックボーンを中心にネットワークインターフェイスを介してデータ転送が遂行される多数のマスターIPブロックおよび多数のスレーブIPブロックで構成されたパケットデータ通信オンチップインターコネクト（On−chip Interconnect）システムにおいて、ロックオペレーションを支援するための解決方案を提示しようとする。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述した従来技術による問題点を解決するためのものであって、パケットデータ通信オンチップインターコネクトシステムにおいてマスターIPブロックとスレーブIPブロック間で遂行されるロックオペレーションを効率的に制御することを目的とする。
また、本発明は、AXIプロトコルを用いたパケットデータ通信オンチップインターコネクトシステムにおいて発生する恐れのある問題点を、ネットワークインターフェイスに簡単な動作ロジックを追加することで解決できるようにすることを目的とする。
【００１０】
また、本発明は、ネットワークインターフェイスにおいてAXIプロトコルによるロックオペレーション遂行を適切に制御するようにすることによって、NoC全体のトラフィック性能向上は勿論、スループット（through−put）の向上を図ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明によるパケットデータ通信オンチップインターコネクト（Packet Data Communication On−chip Interconnect）システムのネットワークインターフェイス（Network Interface；NI）は、スレーブIPブロックおよびNoCバックボーン（backbone）を介して接続された１つ以上のマスターIPブロック間のトランザクションをモニタリングする状態制御部と、前記マスターIPブロックから入力されたデータバースト（burst）をバッファリングするバッファ（Buffer）とを含み、前記状態制御部は、前記スレーブIPブロックが第１マスターIPブロックとトランザクションを遂行している状態で第２マスターIPブロックからロックシーケンス（Lock Sequence）を受信した場合、前記第２マスターIPブロックから受信した前記ロックシーケンスを前記バッファにバッファリングするように制御し、前記第１マスターIPブロックとの前記トランザクションが終了した場合、前記バッファにバッファリングされた前記ロックシーケンスを前記スレーブIPブロックに伝達するように制御することを特徴とする。
【００１２】
また、本発明によるパケットデータ通信オンチップインターコネクト（Packet Data Communication On−chip Interconnect）システムのネットワークインターフェイス（Network Interface；NI）は、スレーブIPブロックおよびNoCバックボーン（backbone）を介して接続された１つ以上のマスターIPブロック間のトランザクションをモニタリングする状態制御部と、前記マスターIPブロックから入力されたデータバースト（burst）をバッファリングするバッファと、前記状態制御部の制御によってエラーレスポンスを生成するレスポンス生成部とを含み、前記状態制御部は、前記スレーブIPブロックが第１マスターIPブロックとロックオペレーションを遂行している状態で第２マスターIPブロックからデータバーストの入力を受けた場合、前記バッファにバッファリングされた前記データバーストを廃棄（discard）し、前記レスポンス生成部で前記エラーレスポンスを生成するように制御し、前記エラーレスポンスは、前記NoCバックボーンを介して前記第２マスターIPブロックに転送されることを特徴とする。
【発明の効果】
【００１３】
本発明によると、パケットデータ通信オンチップインターコネクトシステムにおいて、マスターIPブロックとスレーブIPブロック間で遂行されるロックオペレーションを効率的に制御することができる。
また、本発明によると、AXIプロトコルを用いたパケットデータ通信オンチップインターコネクトシステムにおいて発生する恐れのある問題点を、ネットワークインターフェイスに簡単な動作ロジックを追加することで解決できる。
【００１４】
また、本発明によると、ネットワークインターフェイスにおいてAXIプロトコルによるロックオペレーション遂行を適切に制御するようにすることによって、NoC全体のトラフィック性能向上は勿論、スループットの向上を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付された図面および添付図面に記載された内容を参照して、本発明の好ましい実施例を詳細に説明する。当業者であれば周知のように、本発明は、本明細書において一例として説明している実施例によって制限されたり限定されたりしない。また、各図面の参照番号中、同一の参照番号は同一の要素を意味する。
図２は、本発明の一実施例によるパケットデータ通信オンチップインターコネクトシステム（200）を説明するための図である。
【００１６】
図２を参照すると、本発明によるパケットデータ通信オンチップインターコネクトシステム（200）は、NoC（Network on−Chip）バックボーン（backbone）（210）およびAXIプロトコルによって一連のプロセスを遂行する１つ以上のIPブロック（220〜250）を含む。
図２に示すように、IPブロック（220〜250）は、それぞれNoCバックボーン（210）に接続して他のIPブロックとトランザクション（transaction）を遂行し、他のIPブロックから伝達されたデータバーストに対するインターフェーシング（interfacing）を遂行するネットワークインターフェイス（Network Interface；NI）（221、231、241、251）と接続される。
【００１７】
１つ以上のIPブロック（220〜250）のうち、マスターIPブロック（220〜230）は、NoCバックボーン（210）に含まれた１つ以上のルータ素子（未図示）を経てスレーブIPブロック（250）とトランザクションを遂行する。NoCバックボーン（210）は、複数のIPブロック（220〜250）間にAXIプロトコルによるパケット（packet）またはフリット（flit）が転送されるようにルーティングする。
【００１８】
例えば、マスターIPブロック（220〜230）は、ヘッダ（header）とペイロード（payload）で構成されるパケットデータをスレーブIPブロック（250）に転送し、スレーブIPブロック（250）にデータを記録したりスレーブIP（250）に記録されたデータを読み取ることができる。NoCバックボーン（210）は、前記パケットデータに含まれた宛先アドレス（destination address）を参照してマスターIPブロック（220、230）とスレーブIPブロック（250）間に転送されるパケットデータをルーティングする。このようなパケットは、所定サイズのフリット（flit）に分離されて転送されることがある。本明細書においては、NoCバックボーン（210）を介して多数のIPブロック間に転送されるデータがパケットまたはフリット形態で転送されるものと説明しており、NoCバックボーン（210）を介して転送されるパケットまたはフリットデータを通称してデータバースト（burst）と呼ぶ場合がある。
【００１９】
一般的な高速通信パケット理論と同様に、前記パケットデータのヘッダ（header）には、データ読み取り／記録要請可否などのパケットタイプ、データ長さ、ロック設定可否、ソース（source）ID（Identification）、および宛先（destination）IDなどの情報が含まれる。また、ペイロード（payload）には、データを読み取ったり記録したりするスレーブIPブロックのアドレスとデータを含む。特に、ヘッダにロックアクセス要請情報が含まれている場合、マスターIPブロックとスレーブIPブロック間の通信中に、ロックオペレーションを遂行しているスレーブIPブロックは、他のマスターIPブロックからのフリットの入力を受けることができず、該当するロックオペレーションがマスターIPブロックのアンロック（Unlock）トランスファ（transfer）イシュー（issue）で終了したときに、他のマスターIPブロックのフリットが該当のスレーブIPブロックに入力されるように構成できる。
【００２０】
このようなマスターIPブロックとスレーブIPブロック間の通信方式は、AXIプロトコルおよび関連先行文献において既に詳しく開示されているため、本明細書においてはこれに対する詳細な説明を省略し、本発明による具体的な構成のみを説明する。また、本明細書においては、本発明によるパケットデータ通信オンチップインターコネクトシステムにおいてAXIプロトコルによってパケットデータが転送されるものと説明しているが、AXIプロトコルは勿論、AHB（Advanced High−performance Bus）プロトコル、またはAPB（Advanced Peripheral Bus）プロトコルなどロックオペレーションを支援する他のプロトコルで動作するパケットデータ通信オンチップインターコネクトシステムにおいても、そのままの適用が可能であることは自明だと言えるであろう。
【００２１】
本発明の一実施例によるパケットデータ通信オンチップインターコネクトシステム（200）においては、各IPブロック（220〜250）のネットワークインターフェイス（221、231、241、251）、一例として、スレーブIPブロック（250）のNI（251）は、特定マスターIPブロックとのトランザクション遂行時、他のマスターIPブロックから入力されるロックシーケンスをバッファにバッファリングしたり、特定マスターIPブロックとのロックオペレーション遂行時、他のマスターIPブロックから入力されるデータバーストに対してエラー応答を生成して該当するデータバーストを入力したマスターIPブロックに転送する。上述した従来技術による問題点、すなわち（1）マスターIPブロック２（230）とスレーブIPブロック（250）間にトランザクションが遂行されている途中で、マスターIPブロック１（220）からロックシーケンスの入力があった場合、（2）マスターIPブロック２（230）とスレーブIPブロック（250）間にロックオペレーション遂行時、マスターIPブロック１（220）からデータバーストの入力があった場合に、発生する恐れがあるという問題点を簡単に解決することができる。
【００２２】
図３を参照して、本発明の一実施例によるパケットデータ通信オンチップインターコネクトシステムのネットワークインターフェイスの動作概要を説明すると下記のようになる。
図３に示されたように、マスターIPブロック２（230）において、アドレスA1、A2で構成されたフリットバースト（310）をスレーブIPブロック（250）に転送し、データD1、D2で構成されたフリットバースト（330）を転送する途中で、マスターIPブロック１（220）がスレーブIPブロック（250）にロックシーケンスバースト（320）を入力したとする。従来技術によると、マスターIPブロック１（220）から入力されたロックシーケンスバースト（320）は許容（accept）されない。従って、マスターIPブロック１（220）は、ロックアクセス要請に対するReady応答を所定（predetermined）時間待機する必要があり、また、スレーブIPブロック（250）からこのような応答を受けることができなかった場合には、ロックシーケンスを再び転送しなければならない。本発明によるネットワークインターフェイス（251）は、マスターIPブロック１（220）から入力されたロックシーケンスバースト（320）をバッファにバッファリングし、スレーブIPブロック（250）とマスターIPブロック２（230）間のトランザクションが終了する場合、バッファリングされたロックシーケンスバースト（320）をスレーブIPブロック（250）に伝達する。図３においては、マスターIPブロック２（230）と遂行されるトランザクションのように、最大バースト（burst）の長さは2であり、これによってアドレスとデータを含むフリットを２つのバーストに分けて伝達するものとして説明している。
【００２３】
図４を参照して、本発明の更に他の一実施例によるパケットデータ通信オンチップインターコネクトシステムのネットワークインターフェイスの動作概要を説明すると下記のようになる。
図４では、マスターIPブロック２（230）とスレーブIPブロック（250）間にロックオペレーションが遂行される過程において、マスターIPブロック１（220）がスレーブIPブロック（250）とトランザクションを遂行しようとする場合が示されている。
【００２４】
図４では、マスターIPブロック２（230）は、アドレスA1とデータD1で構成されたロックフリットバースト（410）をスレーブIPブロック（250）に伝達し、ロックオペレーションが開始された後、マスターIPブロック１（220）がアドレスA21とデータD21、D22、D23で構成されたフリットバースト（420）をスレーブIPブロック（250）に転送しようとしている。マスターIPブロック２（230）は、ロックフリットバースト（410）のみを伝達しただけで、ロックフリットバースト（430）を転送することができなかった。スレーブIPブロック（250）は、マスターIPブロック２（230）からアンロックトランスファ（440）がイシュー（issue）されるまでマスターIPブロック２（230）とロックオペレーションモードで動作する。この時、マスターIPブロック１（220）からのフリットバースト（420）が入力される場合、AXIプロトコルによると、前記ロックオペレーションは失敗（fail）する。従って、本発明によるネットワークインターフェイス（251）は、マスターIPブロック１（220）から転送されたフリットバースト（420）を廃棄（discard）し、エラーレスポンスを生成してマスターIPブロック１（220）に転送する。エラーレスポンスを受信したマスターIPブロック１（220）は、マスターIPブロック２（230）でアンロックトランスファ（440）がイシュー（issue）された後、フリットバースト（420）をスレーブIPブロック（250）に再転送することができる。図４においては、廃棄されたフリットバースト（420）がノーマルフリットであると説明しているが、マスターIPブロック１（220）から転送されたフリットバーストがロックシーケンスである場合にも同様に適用することができる。また、図４において説明しているエラーレスポンスは、一例として、AXIプロトコルの応答のうちの１つであるスレーブエラー（Slave Error；SLVERR）レスポンスとすることができる。
【００２５】
図５は、本発明の一実施例によるネットワークインターフェイスの構成を示したブロック図である。
図５に示すように、本発明によるパケットデータ通信オンチップインターコネクトシステムに含まれるスレーブIPブロックのネットワークインターフェイスは、状態制御部（510）、バッファ（buffer）（520）、およびレスポンス生成部（530）を含む。図５には、図３および図４で上述した本発明によるネットワークインターフェイスの動作原理をすべて支援することができるネットワークインターフェイスの構成モジュールが示されているが、状態制御部（510）とバッファ（520）または状態制御部（510）とレスポンス生成部（530）を一体に構成できることは、当業者にとっては自明であると言えるであろう。
【００２６】
上記したようなパケットデータ通信オンチップインターコネクトシステムに含まれるネットワークインターフェイス（500）は、NoCバックボーン（210）とマスターまたはスレーブで動作するIPブロック（220〜250）間でデータトランザクションを処理する。図５に示された本発明によるネットワークインターフェイス（500）の動作方法を図６および図７を参照して詳しく説明すると下記のようになる。
【００２７】
図６は、本発明の一実施例によるネットワークインターフェイスの動作方法を示した流れ図である。
まず、NI（500）は、マスターIPブロックまたはスレーブIPブロックとトランザクションが遂行されていないアイドリング状態にある（段階601）。NI（500）は、第１マスターIPブロックからデータバーストを受信し（段階602）、該当するデータバーストをスレーブIPブロックに伝達してパケットデータトランザクションが遂行される（段階603）。
【００２８】
第１マスターIPブロックとスレーブIPブロック間にトランザクションが遂行されている途中で、第２マスターIPブロックからロックシーケンスの入力があった場合（段階604）、NI（500）は、入力されたロックシーケンスをバッファ（520）にバッファリングする（段階605）。状態制御部（510）は、第１マスターIPブロックとスレーブIPブロック間にトランザクションが遂行されている場合に、第２マスターIPブロックからNI（500）に入力されたロックシーケンスをバッファ（520）にバッファリングするように制御する。
【００２９】
第１マスターIPブロックとスレーブIPブロック間のトランザクションが終了した場合（段階606）、状態制御部（510）は、バッファ（520）にバッファリングされたロックシーケンスをスレーブIPブロックに伝達する（段階607）。伝達されたロックシーケンスによって、スレーブIPブロックは、ready応答を第２マスターIPブロックに転送し、第２マスターIPブロックとスレーブIPブロック間にはロックオペレーションが遂行される（段階608）。
【００３０】
図７は、本発明の更に他の一実施例によるネットワークインターフェイスの動作方法を示した流れ図である。
まず、NI（500）は、マスターIPブロックまたはスレーブIPブロックとトランザクションが遂行されていないアイドリング状態にある（段階701）。NI（500）は、第１マスターIPブロックからロックシーケンスを受信し（段階702）、前記ロックシーケンスをスレーブIPブロックに伝達してロックオペレーションが遂行される（段階703）。
【００３１】
ロックオペレーション遂行中、第２マスターIPブロックからフリットバーストが入力されると（段階704）、NI（500）の状態制御部（510）は、受信されたフリットバーストを廃棄（discard）し、レスポンス生成部（530）でスレーブエラー（SLVERR）応答を生成するように制御する（段階705）。生成されたスレーブエラー応答は、第２マスターIPブロックに転送され（段階706）、第１マスターIPブロックからアンロック（Unlock）トランスファ（transfer）がイシュー（issue）されて該当するロックオペレーションが終了したとき（段階707）、第２マスターIPブロックは、段階704で転送したフリットバーストを再転送する（段階708）。第２マスターIPブロックから転送されたフリットバーストは、NI（500）を介してスレーブIPブロックに伝達され、第２マスターIPブロックとスレーブIPブロックは、フリットバーストを送受信しながらトランザクションを遂行する（段階709）。
【００３２】
本明細書で開示された方法および装置で用いられる機能は、コンピュータで読み取り可能な記録媒体にコンピュータが読み取り可能なコードとして具現することが可能である。コンピュータが読み取り可能な記録媒体は、コンピュータシステムによって読み取り可能なデータが格納されるすべての種類の記録装置を含む。コンピュータが読み取り可能な記録媒体の例としては、ROM、RAM、CD−ROM、磁気テープ、フレキシブルディスク、光データ格納装置などがあり、また搬送波（例えば、インターネットを介した転送）の形態で具現されるものも含む。また、コンピュータが読み取り可能な記録媒体は、ネットワークで接続されたコンピュータシステムに分散され、分散方式でコンピュータが読み取り可能なコードが格納されてこれが実行されるように構成することができる。
【００３３】
以上のように、本発明は、限定された実施例と図面によって説明したが、本発明は前記の実施例に限定されるものでなく、本発明が属する分野において通常の知識を有する者にとっては、このような記載から多様な修正および変形が可能であろう。よって、本発明の範囲は、説明された実施例に限られて定められてはならず、添付の特許請求の範囲のみならず、特許請求の範囲と均等なものによって定められなければならない。
【図面の簡単な説明】
【００３４】
【図１】一般的なパケットデータ通信オンチップインターコネクトシステムの概要を示した図である。
【図２】パケットデータ通信オンチップインターコネクトシステムに含まれた知能要素（IPブロック）の接続関係を示した図である。
【図３】本発明の一実施例によるネットワークインターフェイスの動作原理を説明する図である。
【図４】本発明の更に他の一実施例によるネットワークインターフェイスの動作原理を説明する図である。
【図５】本発明の一実施例によるネットワークインターフェイスの構成を示したブロック図である。
【図６】本発明の一実施例によるネットワークインターフェイスの動作方法を示した流れ図である。
【図７】本発明の更に他の一実施例によるネットワークインターフェイスの動作方法を示した流れ図である。
【符号の説明】
【００３５】
210：NoC（Network On−Chip）バックボーン
220、230、240：マスターIPブロック
250：スレーブIPブロック
510：状態制御部
520：バッファ（Buffer）
530：レスポンス生成部（Response Generator）
【図１】
0004512068.tif 000002
【図２】
0004512068.tif 000003
【図３】
0004512068.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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