(57)【特許請求の範囲】
【請求項１】
絶縁表面上に形成されたゲイト電極と、
前記ゲイト電極を覆って形成されたゲイト絶縁膜と、
前記ゲイト絶縁膜上に前記ゲイト電極を覆って形成された結晶性半導体層と、
前記結晶性半導体層上に、第１の導電層、第３の導電層、金属膜からなるソース電極の順に積層された第１の積層構造と、第２の導電層、第４の導電層、金属膜からなるドレイン電極の順に積層された第２の積層構造と、
前記結晶性半導体層上に設けられた保護膜と、を有し、
前記第１の積層構造又は前記第２の積層構造の一方は前記ゲイト電極と重なっており、他方は前記ゲイト電極と重なっておらず、
前記結晶性半導体層は、前記第１の積層構造と重なっている第１の領域と、前記第２の積層構造と重なっている第２の領域と、前記第１の積層構造及び前記第２の積層構造と重なっていない第３の領域と、を有し、
前記第１の領域及び前記第２の領域の膜厚は、前記第３の領域の膜厚より厚く、
前記第１の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第３の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第２の導電層に含まれる導電性を付与する不純物元素の濃度は、前記第４の導電層に含まれる導電性を付与する不純物元素の濃度より低く、
前記第１の導電層及び前記第２の導電層は、触媒元素を含み、
前記結晶性半導体層の端部は、前記保護膜に覆われた突出部を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記結晶性半導体層の前記第３の領域のうち、前記ゲイト電極と重なっていない領域は、オフセット領域として機能することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記触媒元素は、Ｎｉ、Ｇｅ、Ｐｔ、Ｃｏ、Ｆｅ、Ａｕ、Ｐｄ、Ｐｂ、又はＣｕであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は結晶構造を有する半導体薄膜を利用した半導体装置およびその作製方法に関する。特に、逆スタガ構造の薄膜トランジスタ（以下、ＴＦＴと略記する）を用いた半導体装置に関する。
【０００２】
なお、本明細書中において「半導体装置」とは、半導体特性を利用して動作させる装置全てを指す。従って本明細書に記載されたＴＦＴ、ＡＭＬＣＤ（アクティブマトリクス型液晶表示装置）及び電子機器は全て半導体装置の範疇に含むものとする。
【背景技術】
【０００３】
従来より、アクティブマトリクス型液晶表示装置（以下、ＡＭＬＣＤと略記する）のスイッチング素子としてＴＦＴが利用されている。現在では非晶質珪素膜（アモルファスシリコン膜）を活性層として利用したＴＦＴで回路構成を行う製品が市場を占めている。特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構造が多く採用されている。
【０００４】
しかし、年々ＡＭＬＣＤの高性能化が進み、ＴＦＴに求められる動作性能（特に動作速度）は厳しくなる傾向にある。そのため、非晶質珪素膜を用いたＴＦＴの動作速度では十分な性能を有する素子を得ることが困難となった。
【０００５】
そこで、非晶質珪素膜に代わって多結晶珪素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい勢いで進んできている。現在では、その一部で製品化も行われている。
【０００６】
活性層として多結晶珪素膜を利用した逆スタガ型ＴＦＴの構造については既に多くの発表がなされている。例えば、「Fabrication of Low-Temperature Bottom-Gate Poly-Si TFTs on Large-Area Substrate by Linear-Beam Excimer Laser Crystallization and Ion Doping Method：H.Hayashi et.al.,IEDM95,PP829-832,1995」などの報告がある。
【０００７】
同報告書では多結晶珪素膜を利用した逆スタガ構造の典型的な例（Fig.4 ）を説明しているが、この様な構造の逆スタガ構造（いわゆるチャネルストップ型）では様々な問題も抱えている。
【０００８】
まず、活性層全体が50nm程度と極めて薄いのでチャネル形成領域とドレイン領域との接合部において衝突電離（Impact Ionization ）が発生し、ホットキャリア注入などの劣化現象が顕著に現れてしまう。そのため、大きなＬＤＤ領域（Light Doped Drain region）を形成する必要性が生じる。
【０００９】
そして、このＬＤＤ領域の制御性が最も重大な問題となる。ＬＤＤ領域は不純物濃度と領域の長さの制御が非常に微妙であり、特に長さ制御が問題となる。現状ではマスクパターンによってＬＤＤ領域の長さを規定する方式が採られているが、微細化が進めば僅かなパターニング誤差が大きなＴＦＴ特性の差を生む。
【００１０】
活性層の膜厚のバラツキによるＬＤＤ領域のシート抵抗のバラツキも深刻な問題となる。さらに、ゲイト電極のテーパー角度等のバラツキもＬＤＤ領域の効果のバラツキを招く要因となりうる。
【００１１】
また、ＬＤＤ領域を形成するためにはパターニング工程が必要であり、それはそのまま製造工程の増加、スループットの低下を招く。上記報告書に記載された逆スタガ構造では、最低でもマスク６枚（ソース／ドレイン電極形成まで）が必要であると予想される。
【００１２】
以上の様に、チャネルストップ型の逆スタガ構造ではチャネル形成領の両側に横方向の平面内でＬＤＤ領域を形成しなくてはならず、再現性あるＬＤＤ領域を形成することは非常に困難である。
【００１３】
また、従来ＡＭＬＣＤでは液晶層に保持した電荷の漏れを補うため、補助容量を各画素に設ける構造となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本願発明では、非常に簡易な製造工程によって、量産性が高く、且つ、信頼性及び再現性の高い半導体装置を作製する技術を提供することを課題とし、画素マトリクス回路に、ＴＦＴボトムゲイト型ＴＦＴと共に補助容量を作製する際に、工程を複雑化せずに、特にマスク数を増加することのなく作製可能な半導体装置の構成及びその作製方法を提供することにある。
【課題を解決するための手段】
【００１５】
本明細書で開示する発明の構成は、複数のゲイト配線と、複数のソース配線と、各画素に配置されたボトムゲイト型薄膜トランジスタ及び画素電極に接続された補助容量とを有する画素マトリクス回路を備えた半導体装置であって、
前記薄膜トランジスタのソース領域と、ドレイン領域と、少なくとも１つのチャネル形成領域とが形成される薄膜半導体層は結晶構造を有し、
前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向かって少なくとも第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の第１の半導体層からなる積層構造を有し、
前記第１及び第２の導電層に導電性を付与する不純物の濃度プロファイルは、前記第１の導電層から前記第２の導電層にかけて連続的に変化し、
前記補助容量は、ゲイト配線と同一の導電膜でなる第１の電極と、前記第１の電極に接する誘電体と、前記誘電体に接し、前記チャネル形成領域と同一導電型の第２の半導体層でなる第２の電極とを有することを特徴とする。
【００１６】
また、他の発明の構成は、上記の構成を有する画素マトリクス回路において、補助容量の第２の電極に半導体層を用いる代わりに、前記ソース配線と共通の導電膜から形成することを特徴とする。
【００１７】
また、他の発明の構成は、上記の構成を有する画素マトリクス回路において、画素電極と補助容量の第２の電極は前記ソース配線と共通の導電膜から形成することを特徴とする。
【００１８】
また、他の発明の構成は、上記のマトリクス回路において、前記補助容量の一方の電極は前記ゲイト配線と共通の導電膜から形成され、前記画素電極は前記補助容量の誘電体と接する領域を有し、画素電極を補助容量の一方に電極に用いることを特徴とする半導体装置。
【００１９】
また、作製方法に関する発明の構成は、
絶縁表面を有する基板上に、前記ゲイト配線、前記補助容量の第１の電極を形成する工程と、
前記ゲイト配線、前記第１の電極を覆う絶縁層を形成する工程と、
前記絶縁層上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に対して結晶化を助長する触媒元素を添加し、加熱処理により結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対して１５族のみ或いは１３族及び１５族から選ばれた不純物を添加して、導電層を形成する工程と、
加熱処理により前記導電層に、前記結晶構造を有する半導体膜中の前記触媒元素をゲッタリングさせる工程と、
前記結晶構造を有する半導体膜をパターニングして、前記薄膜トランジスタのチャネル形成領域を構成する第１の薄膜半導体層と、前記絶縁層を介して前記第１の電極と重なる第２の薄膜半導体層とを形成する工程と、
前記ソース配線と、前記第１の薄膜半導体層上に薄膜トランジスタのソース領域、ドレイン領域が形成される領域を少なくとも覆う第１の導電膜と、前記第２の薄膜半導体層の表面を覆う第２の導電膜とを形成する工程と、
前記第１の導電膜をマスクとして、前記第１の薄膜半導体層をエッチングして、前記薄膜トランジスタのチャネル形成領域を形成する工程とを有し、
前記第２の薄膜半導体層には前記補助容量の第２の電極が形成されることを特徴とする。
【００２０】
上記の作製方法によって、補助容量の一方の電極は半導体層に形成されるが、本発明の作製方法に関する他の構成は、前記ソース配線と、前記薄膜トランジスタのソース電極及びドレイン電極と共に、前記補助容量の第２の電極を形成して、ソース配線と共通の導電膜を補助容量の電極に用いる。
【００２１】
さらに、他の方法では、前記画素電極を画素ＴＦＴ及び補助容量の誘電体に接するように形成することで、画素電極を補助容量の電極に用いる。
【発明の効果】
【００２２】
本願発明を実施することで、非常に少ないマスク数（典型的には４枚）で量産性の高い半導体装置を作製することができる。
【００２３】
また、チャネル形成領域とソース／ドレイン電極間に、特性バラツキの小さい電界緩和層（ＬＤＤ領域、マスクオフセット領域、厚さオフセット領域等）が形成できるので、信頼性が高く且つ再現性の高い半導体装置を実現することが可能である。
【発明を実施するための最良の形態】
【００２４】
以上の構成からなる本願発明の実施の形態について、以下に記載する実施例、特に実施例１３以降において詳細な説明を行うこととする。
【実施例】
【００２５】
以下、図１〜２１を用いて本発明の実施例を詳細に説明する。
【００２６】
〔実施例１〕  本願発明の代表的な実施例について、図１〜３を用いて説明する。まず、図１を用いて本願発明の半導体装置の作製方法を説明する。
【００２７】
ガラス基板（または石英、シリコン基板）１０１上に珪素を主成分とする絶縁膜でなる下地膜１０２を形成する。その上に導電性膜でなるゲイト電極（第１配線）１０３を形成する。
【００２８】
ゲイト電極１０３の線幅は１〜１０μｍ（代表的には３〜５μｍ）とする。また、膜厚は 200〜500 nm（代表的には 250〜300 nm）とする。本実施例では 250nm厚のＴａ／ＴａＮ（タンタル／窒化タンタル）積層膜を用いて線幅３μｍのゲイト電極を形成する。
【００２９】
また、ゲイト電極１０３としては、少なくとも 600℃（好ましくは 800℃）の温度に耐えうる耐熱性を有する材料（タンタル、タングステン、チタン、クロム、モリブデン、導電性シリコン等）を用いる。その理由は後述する。ここで１回目のパターニング工程（ゲイト電極形成）が行われる。
【００３０】
次に、窒化珪素膜１０４（膜厚は０〜200 nm、代表的には25〜100 nm、好ましくは50nm）、ＳｉＯx Ｎy で示される酸化窒化珪素膜又は酸化珪素膜（膜厚は 150〜300 nm、代表的には200 nm）１０５からなるゲイト絶縁層を形成し、その上に珪素を主成分とする非晶質半導体膜１０６を形成する。本実施例では非晶質珪素膜を例とするが他の化合物半導体膜（ゲルマニウムを含有する非晶質珪素膜等）を用いても良い。
【００３１】
また、本願発明はチャネルエッチ型のボトムゲイト構造であるので、非晶質珪素膜１０６の膜厚は厚く形成しておく。膜厚範囲は 100〜600 nm（典型的には 200〜300 nm、好ましくは250 nm）とする。本実施例では200 nmとする。また、後述するが、最適な膜厚は本願発明のＴＦＴにどの様なオフセット領域、ＬＤＤ領域を設けるかによって適宜決定する必要がある。
【００３２】
なお、本実施例では減圧熱ＣＶＤ法により非晶質珪素膜１０６を成膜するが、成膜の際に炭素、酸素、窒素といった不純物の濃度を徹底的に管理することが望ましい。これらの不純物が多いと後の結晶化を阻害する恐れがある。
【００３３】
本実施例では成膜した非晶質珪素膜中における各不純物の濃度が、炭素及び窒素が 5×1018atoms/cm3 未満（代表的には 5×１０17atoms/cm3 以下）、酸素が 1.5×１０19atoms/cm3 未満（代表的には 1×１０18atoms/cm3 以下）となる様に制御する。この様な管理を行っておけば最終的にＴＦＴのチャネル形成領域中に含まれる不純物濃度は上記範囲内に収まる。
【００３４】
こうして図１（Ａ）の状態が得られる。その次に、珪素の結晶化を助長する触媒元素（代表的にはニッケル）を含んだ溶液をスピンコート法により塗布し、Ｎｉ（ニッケル）含有層１０７を形成する。詳細な条件は本発明者らによる特開平7-130652号公報記載の技術（ここでは同公報の実施例１）を参照すると良い。なお、同公報の実施例２に記載された技術を用いても良い。（図１（Ｂ））
【００３５】
なお、同公報ではＮｉを含んだ水溶液を塗布する手段を示しているが、以下の添加手段を用いることも可能である。
（１）イオン注入法又はイオンドーピング法による直接的添加。
（２）Ｎｉ電極を用いたプラズマ処理による添加。
（３）ＣＶＤ法、スパッタ法または蒸着法によるＮｉ膜またはＮｉx Ｓｉy （ニッケルシリサイド）膜の形成。
【００３６】
また、珪素の結晶化を助長する触媒元素としては、Ｎｉ以外にもＧｅ（ゲルマニウム）、Ｃｏ（コバルト）、白金（Ｐｔ）、パラジウム（Ｐｄ）、鉄（Ｆｅ）、銅（Ｃｕ）、金（Ａｕ）、鉛（Ｐｂ）等を用いることができる。
【００３７】
Ｎｉ含有層１０７を形成したら、 450〜500 ℃２時間程の加熱処理（水素出し工程）の後、 500〜700 ℃（代表的には 550〜600 ℃）の温度で 2〜12時間（代表的には 4〜8 時間）の加熱処理を行い、結晶構造を有する半導体膜（本実施例の場合には結晶性珪素膜（ポリシリコン膜））１０８を得る。本実施例の場合、結晶化は非晶質珪素膜１０６の表面近傍から始まり、概略矢印の方向に向かって進行する。（図１（Ｃ））
【００３８】
次に、レーザー光またはそれと同等の強度を持つ強光を照射することにより結晶性珪素膜１０８の結晶性の改善工程を行う。ここでは粒内欠陥の低減、不整合粒界の低減及び非晶質成分の結晶化などが行われ、非常に結晶性に優れた結晶性珪素膜１０９が得られる。（図１（Ｄ））
【００３９】
次に、１５族から選ばれた元素（代表的にはリン、砒素またはアンチモン）をイオン注入法（質量分離あり）またはイオンドーピング法（質量分離なし）により添加する。本実施例では結晶性珪素膜１０９の表面から深さ30〜100nm （代表的には30〜50nm）の範囲において、リン濃度が 1×１０19〜３×１０21atoms/cm3 、代表的には 1×１０〜１×１０21atoms/cm3 となる様に調節する。
【００４０】
本実施例ではこの様にして形成された高濃度のリンを含む領域１１０をｎ+ 層（または第１の導電層）と呼ぶ。この層の厚さは30〜100nm （代表的には30〜50nm）の範囲で決定する。この場合、ｎ+ 層１１０は後にソース／ドレイン電極の一部として機能する。本実施例では30nm厚のｎ+ 層を形成する。
【００４１】
また、ｎ+ 層１１０の下に形成される低濃度にリンを含む領域１１１をｎ- 層（または第２の導電層）と呼ぶ。この場合、ｎ- 層１１１はｎ+ 層１１０よりも高抵抗となり、後に電界緩和のためのＬＤＤ領域として機能する。本実施例では30nm厚のｎ- 層を形成する。（図１（Ｅ））
【００４２】
またｎ- 層４０４の下には、リン濃度が極端に低下した領域及びそのさらに下層は真性または実質的に真性な領域１２０が形成される。このような領域をｉ層１２０と呼ぶ。
【００４３】
また、この時、リンを添加する際の深さ方向の濃度プロファイルが非常に重要である。この事について図４を用いて説明する。なお、図４に示す濃度プロファイルは加速電圧を80keV 、ＲＦ電力を２０Ｗとしてイオンドーピング法によりフォスフィン（ＰＨ3 ）を添加した場合の例である。
【００４４】
図４において、４０１は結晶性珪素膜、４０２は添加されたリンの濃度プロファイルを示している。この濃度プロファイルはＲＦ電力、添加イオン種、加速電圧等の設定条件によって決定される。
【００４５】
この時、濃度プロファイル４０２のピーク値はｎ+ 層４０３内部又は界面近傍にあり、結晶性珪素膜４０１の深くにいく程（ゲイト絶縁膜に向かうほど）、リン濃度は低下する。この時、リン濃度は膜内部全域に渡って連続的に変化するためｎ+ 層４０３の下には必ずｎ- 層４０４が形成される。
【００４６】
そして、このｎ- 層４０４の内部においてもリン濃度は連続的に低下していく。本実施例では、リン濃度が 1×１０19atoms/cm3 を超える領域をｎ+ 層４０３として考え、 5×１０17〜 1×１０19atoms/cm3 の濃度範囲にある領域をｎ- 層４０４として考えている。ただし、明確な境界は存在しないため、目安として考えている程度である。
【００４７】
また、リン濃度が極端に低下した領域及びそのさらに下層は真性または実質的に真性な領域（ｉ層）４０５となる。なお、真性な領域とは意図的に不純物が添加されない領域を言う。また、実質的に真性な領域とは、不純物濃度（ここではリン濃度）が珪素膜のスピン密度以下である領域又は不純物濃度が 1×１０14〜５×１０17atoms/cm3 の範囲で一導電性を示す領域を指す。
【００４８】
この様な真性または実質的に真性な領域はｎ- 層４０４の下に形成されるが、、ｉ層４０５は基本的にチャネル形成領域と同一導電型の半導体層から構成される。即ち、チャネル形成領域が弱いｎ型又はｐ型を示す様な場合には、同様の導電型を示す。
【００４９】
この様に、ｎ+ 層１１０の形成にイオン注入法またはイオンドーピング法を用いることによりｎ+ 層１１０の下にｎ- 層１１１を形成することができる。従来の様にｎ+ 層を成膜で設けた場合にはこの様な構成は実現できない。また、イオン添加時の条件を適切に設定することでｎ+ 層１１０とｎ- 層１１１の厚さ制御を容易に行うことができる。
【００５０】
特に、ｎ- 層１１１の厚さは後にＬＤＤ領域の厚さとなるため、非常に精密な制御が必要である。イオンドーピング法等では添加条件の設定によって深さ方向の濃度プロファイルが精密に制御できるので、ＬＤＤ領域の厚さ制御が容易に行える。本願発明ではｎ- 層１１１の厚さを30〜200 nm（代表的には50〜150 nm）の範囲で調節すれば良い。
【００５１】
図４では、ドーピング工程が１度の場合の濃度プロファイルを示しているが、ドーピング工程を複数に分けることで、ｎ+ 層４０３、ｎ- 層４０２の厚さを制御することもできる。例えば、高ドーズ量で比較的浅い箇所、ｎ+ 層４０３を形成すべき深さに濃度プロファイルのピークが位置するようなドーピングと、低ドーズ量で比較的深い箇所、ｎ- 層４０２を形成すべき深さに濃度プロファイルのピークが位置するドーピングを行えばよい。
【００５２】
次に、図１（Ｅ）の状態が得られたら、 500〜700 ℃（代表的には 600〜650 ℃）の温度で 0.5〜8 時間（代表的には 1〜4 時間）の加熱処理（ファーネスアニール）を行い、結晶性珪素膜のリンが添加されていない領域中のＮｉを、リンが添加されたｎ+ 層１１０及びｎ- 層１１１へと移動させる。即ちＮｉは概略矢印の方向に向かって拡散して、ｎ+ 層１１０及びｎ- 層１１１にゲッタリングされて、チャネル形成領域が形成されるｉ層１２０のニッケル濃度が低減される。（図２（Ａ））
【００５３】
本実施例のゲッタリング工程によって、ｉ層１２０のニッケル濃度は、ＳＩＭＳのよる測定では、５×１０17atoms/cm3 以下にまで低減されている。更に本実施例のゲッタリクング技術によって、ニッケル濃度はｉ層１２０のスピン密度以下まで、１×１０14atoms/cm3 以下まで低減することが可能である。
【００５４】
この様に、本実施例はｎ+ 層１１０及びｎ- 層１１１、に含まれたリンによってＮｉをゲッタリングさせる点、即ちｎ+ ／ｎ- 層をゲッタリング領域として活用する点に大きな特徴がある。また、Ｎｉをゲッタリングしたｎ+ ／ｎ- 層の一部はそのままソース／ドレイン領域を構成する第１及び第２の導電層として残るが、ゲッタリング後は不活性なリン化ニッケルとなるので問題はない。
【００５５】
また、この場合、Ｎｉが移動すべき距離は結晶性珪素膜の膜厚分に相当する距離でしかないので非常に速やか（短時間のうち）にゲッタリングが終了する。そのため、（１）添加するリン濃度の低減、（２）加熱処理温度の低下、（３）加熱処理時間の短縮化を実現しうる。
【００５６】
なお、本実施例ではガラス基板上にＴＦＴを作製するのでガラスの耐熱性でプロセス最高温度が決定されてしまう。しかしながら、基板として石英基板など耐熱性の高い基板を用いれば、ゲッタリングのための加熱処理の最高温度を 1000 ℃（好ましくは 800℃）にまで上げることができる。温度が 800℃を超えるとゲッタリング領域から被ゲッタリング領域へのリンの逆拡散が起こり始めるので好ましくない。
【００５７】
また、ゲイト電極１０３の耐熱性を少なくとも 600℃（好ましくは 800℃）の温度に耐えうる様にしたのは、このゲッタリング工程を考慮しての事である。勿論、ゲッタリング工程をファーネスアニールによらず、ランプアニール等で行う場合にはゲイト電極の許容範囲も広がる。
【００５８】
こうして、ｉ層１２０中の触媒元素をｎ+ ／ｎ- 層にゲッタリングさせた後、結晶性珪素膜のパターニングを行い、島状半導体層１１２を形成する。この時、最終的にＴＦＴが完成した時にキャリアの移動方向に対して垂直な方向の長さ（チャネル幅（Ｗ））が１〜30μｍ（代表的には10〜20μｍ）となる様に調節する。ここで２回目のパターニング工程が行われる。（図２（Ｂ））
【００５９】
ここで図面上には図示されないが、露出したゲイト絶縁層の一部をエッチングし、ゲイト電極（第１配線）と次に形成する電極（第２配線）との電気的接続をとるためのコンタクトホール（図２（Ｄ）の１１９で示される領域）を開口する。ここで３回目のパターニング工程が行われる。
【００６０】
次に、導電性を有する金属膜（図示せず）を成膜し、パターニングによりソース電極１１３、ドレイン電極１１４を形成する。本実施例ではＴｉ（50nm）／Ａｌ（ 200〜300 nm）／Ｔｉ（50nm）の３層構造からなる積層膜を用いる。また、上述の様にゲイト電極と電気的に接続するための配線も同時に形成されている。ここで４回目のパターニング工程が行われる。（図２（Ｃ））
【００６１】
また、後述するが、ゲイト電極１０３の真上の領域、即ちソース電極１１３とドレイン電極１１４とで挟まれた領域（以下、チャネルエッチ領域と呼ぶ）１１５の長さ（Ｃ1 で示される）が後にチャネル形成領域とオフセット領域の長さを決定する。Ｃ1 は２〜20μｍ（代表的には５〜10μｍ）の範囲から選べるが、本実施例ではＣ1 ＝４μｍとする。
【００６２】
次に、ソース電極１１３及びドレイン電極１１４をマスクとしてドライエッチングを行い、自己整合的に島状半導体層１１２をエッチングする。そのため、チャネルエッチ領域１１５のみでエッチングが進行する。（図２（Ｄ））
【００６３】
この時、ｎ+ 層１１０、ｎ- 層１１１は完全にエッチングされ、真性または実質的に真性なｉ層１２０のみが残された形でエッチングを止める。本願発明では最終的に10〜100 nm（代表的には10〜75nm、好ましくは15〜45nm）の半導体層のみを残す。本実施例では30nm厚の半導体層を残すことにする。
【００６４】
こうして島状半導体層１１２のエッチング（チャネルエッチ工程）が終了したら、保護膜１１６として酸化珪素膜また窒化珪素膜を形成して、図２（Ｄ）に示す様な構造の逆スタガ型ＴＦＴを得る。
【００６５】
この状態において、チャネルエッチされた島状半導体層１１２のうち、ゲイト電極１１３の真上に位置する領域はチャネル形成領域１１７となる。本実施例の構成ではゲイト電極幅がチャネル形成領域の長さに対応し、Ｌ1 で示される長さをチャネル長と呼ぶ。また、ゲイト電極１１３の端部よりも外側に位置する領域１１８は、ゲイト電極１１３からの電界が及ばず、オフセット領域となる。この長さはＸ1 で示される。
【００６６】
本実施例の場合、ゲイト電極１１３の線幅（Ｌ1 に相当する）が３μｍであり、チャネルエッチ領域１１５の長さ（Ｃ1 ）が４μｍであるので、オフセット領域の長さ（Ｘ1 ）は 0.5μｍとなる。
【００６７】
ここで、ドレイン領域（ドレイン電極１１４と接する半導体層）を拡大したものを図３に示す。図３において、１０３はゲイト電極、３０１はチャネル形成領域、３０２はｎ+ 層（ソースまたはドレイン電極）、３０３、３０４は膜厚の異なるオフセット領域、３０５はｎ- 層（ＬＤＤ領域）である。
【００６８】
なお、ここでは説明しないがソース領域（ソース電極１１３と接する半導体層）も同様の構造を有している。
【００６９】
また、図３に示す構造は模式的に記されているが、各領域の膜厚関係には注意が必要である。本願発明を構成するにあたって最も好ましい構成は、膜厚の厚さがｎ+ 層３０２＜ｎ- 層３０５＜オフセット領域（ｉ層）３０４の関係にある場合である。
【００７０】
なぜならばｎ+ 層３０２は電極として機能するだけなので薄くで十分である。一方、ｎ- 層３０５及びオフセット領域３０４は電界緩和を効果的に行うために適切な厚さが必要である。
【００７１】
本実施例の構成では、チャネル形成領域３０１からｎ+ 領域３０２に至るまでに膜厚の異なる二つのオフセット領域３０３、３０４及びＬＤＤ領域３０５が存在する。なお、３０３はマスク合わせにより形成される膜面方向のオフセット領域であり、マスクオフセット領域と呼ぶ。
【００７２】
また、３０４はｉ層の膜厚分に相当する膜厚方向のオフセット領域であり、厚さオフセット領域と呼ぶ。厚さオフセット領域３０４の厚さは100 〜300 nm（代表的には 150〜200nm ）の範囲で決定すれば良い。ただし、チャネル形成領域の膜厚よりも膜厚をが厚くする必要がある。チャネル形成領域よりも膜厚が薄いと良好なオフセット効果を望めない。
【００７３】
この様なオフセット＋ＬＤＤからなる構造を本発明者らはＨＲＤ（High Resistance Drain ）構造と呼び、通常のＬＤＤ構造とは区別して考えている。本実施例の場合、ＨＲＤ構造はマスクオフセット＋厚さオフセット＋ＬＤＤの３段構造で構成されることになる。
【００７４】
この時、ＬＤＤ領域３０３はＬＤＤ領域の膜厚及び不純物濃度によって制御されるため、非常に再現性が高く、特性バラツキが小さいという利点を有する。パターニングによって形成されたＬＤＤ領域ではパターニング誤差による特性バラツキが問題となることは従来例で述べた通りである。
【００７５】
なお、マスクオフセット領域３０３の長さ（Ｘ1 ）はパターニングによって制御されるため、パターニングやガラスの縮み等による誤差の影響を受ける。しかしながら、その後に厚さオフセット領域３０４とＬＤＤ領域３０５とが存在するので誤差による影響は緩和され、特性バラツキを小さくすることができる。
【００７６】
なお、マスクオフセットの長さ（Ｘ1 ）はチャネル長（Ｌ1 ）とチャネルエッチ領域の長さ（Ｃ1 ）を用いて（Ｃ1 −Ｌ1 ）／２で表される。従って、ソース／ドレイン電極形成時のパターニング工程によって所望のオフセット長（Ｘ1 ）を設定することが可能である。本実施例の構成ではオフセット長（Ｘ1 ）は 0.3〜３μｍ（代表的には１〜２μｍ）とすることができる。
【００７７】
なお、図２（Ｄ）に示す様な構造の逆スタガ型ＴＦＴは、従来の非晶質珪素膜を活性層（島状半導体層）として利用したＴＦＴでは実現できない。なぜならば、非晶質珪素膜を用いる場合、ソース／ドレイン電極とゲイト電極とがオーバーラップする様な構造にしないとキャリア（電子または正孔）の移動度が極めて遅くなってしまうからである。
【００７８】
ソース／ドレイン電極とゲイト電極とがオーバーラップする様な構造にしたとしても非晶質珪素膜を用いたＴＦＴのモビリティ（電界効果移動度）はせいぜい１〜10cm2 /Vs程度である。それに対して本実施例の様な構造を採用してしまってはモビリティが低すぎてスイッチング素子として機能しない。
【００７９】
ところが、本願発明では活性層として結晶性珪素膜を利用しているのでキャリア移動度が十分に速い。従って、本実施例の様な構造としても十分なモビリティを得ることが可能である。即ち、本実施例の構造は半導体層として結晶構造を有する半導体膜を用いたからこそ実現できるのである。
【００８０】
また、本実施例の逆スタガ型ＴＦＴは、ＨＲＤ構造を有しているので衝突電離によるホットキャリア注入などの劣化現象に対して非常に強く、高い信頼性を有している。しかも、ＬＤＤ領域の効果が支配的な上、そのＬＤＤ領域が非常に制御性よく形成されているので特性バラツキが非常に小さい。
【００８１】
そのため、本実施例の様な構造は高耐圧を必要とし、高い動作速度はそれほど必要としない様な回路を構成するＴＦＴに好適である。
【００８２】
また、本実施例の作製工程に示した様に、図２（Ｄ）に示した構造の逆スタガ型ＴＦＴを得るのに４枚のマスクしか必要としていない。これは従来のチャネルストップ型ＴＦＴが６枚マスクを必要としていた事を考えると、スループット及び歩留りが飛躍的に向上することを意味している。
【００８３】
以上の様に、本実施例の構成によれば量産性の高い作製工程によって、高い信頼性と再現性を有するボトムゲイト型ＴＦＴを作製することが可能である。
【００８４】
なお、本実施例の作製工程に従って作製したボトムゲイト型ＴＦＴ（Ｎチャネル型ＴＦＴ）のモビリティは30〜250cm2 /Vs （代表的には10〜150cm2 /Vs ）
、しきい値電圧は０〜３Ｖを実現しうる。
【００８５】
〔実施例２〕
本実施例では本願発明の構成において、実施例１とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００８６】
まず、実施例１の作製工程に従って図５（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極５０１、ドレイン電極５０２を形成する際にチャネルエッチ領域５００の長さをＣ2 とする点にある。この時、Ｃ2 はゲイト電極幅よりも狭く、２〜９μｍ（代表的には２〜４μｍ）の範囲で選ばれる。即ち、ゲイト電極とソース／ドレイン電極とがオーバーラップする様に設けることが本実施例の特徴となる。
【００８７】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図５（Ｂ）の状態を得る。この時、５０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ2 （＝Ｃ2 ）で表される。また、マスク設計によりオーバーラップさせた領域（マスクオーバーラップ領域と呼ぶ）５０４の長さ（Ｙ２）はゲイト電極幅をＥとすると、（Ｅ−Ｌ2 ）／２で表される。
【００８８】
図５（Ｃ）はドレイン領域の拡大図であるが、ＴＦＴ動作時のキャリアは、チャネル形成領域５０３（厚さ50nm）、マスクオーバーラップ領域５０４（厚さ160 nm）、ＬＤＤ領域５０５（厚さ50nm）を通ってｎ+ 層５０６（厚さ40nm）、ドレイン電極５０２へと到達する。
【００８９】
なお、この場合、マスクオーバーラップ領域５０４にもゲイト電極からの電界が形成されるが、ＬＤＤ領域５０５に近づくにつれて電界は弱まるので、その様な領域は実質的にＬＤＤ領域と同様の機能を持つ。勿論、さらにＬＤＤ領域５０５に近づけば完全に電界が形成されなくなり、オフセット（厚さオフセット）領域としても機能しうる。
【００９０】
この様に本実施例の構造ではＨＲＤ構造が、オーバーラップによる実質的なＬＤＤ＋厚さオフセット＋低濃度不純物によるＬＤＤで構成される。また、オーバーラップ領域５０４の膜厚が薄い場合には、オーバーラップによる実質的なＬＤＤ＋低濃度不純物によるＬＤＤのみからなるＬＤＤ構造もとりうる。
【００９１】
本実施例の構成においても、オーバーラップ領域５０４、ＬＤＤ領域５０５がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。また、オーバーラップ領域の長さ（Ｙ2 ）はパターニング等による誤差を含むが、オーバーラップによるＬＤＤ、厚さ方向のオフセット及び低濃度不純物によるＬＤＤはその様な誤差の影響を受けないのでＹ2 の誤差による特性バラツキは緩和される。
【００９２】
なお、本実施例の様な構造はオフセット成分が少なく、高い動作速度を必要とする様な回路を構成するＴＦＴに好適である。
【００９３】
また、本実施例の構造では衝突電離によってチャネル形成領域内に蓄積した少数キャリアが速やかにソース電極へと引き抜かれるので基板浮遊効果を起こしにくいという利点を有する。そのため、動作速度が速い上に非常に耐圧特性の高いＴＦＴを実現することが可能である。
【００９４】
〔実施例３〕  本実施例では本願発明の構成において、実施例１、２とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００９５】
まず、実施例１の作製工程に従って図６（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極６０１、ドレイン電極６０２を形成する際にチャネルエッチ領域６００の長さをＣ3 とする点にある。この時、Ｃ3 はゲイト電極幅と一致させるため、１〜10μｍ（代表的には３〜５μｍ）となる。
【００９６】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図６（Ｂ）の状態を得る。この時、６０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ3 （＝Ｃ3 ）で表される。
【００９７】
図６（Ｃ）はドレイン領域の拡大図であるが、ＴＦＴ動作時のキャリアは、チャネル形成領域６０３（厚さ100 nm）、厚さオフセット領域６０４（厚さ150 nm）、ＬＤＤ領域６０５（厚さ100 nm）を通ってｎ+ 層６０６（厚さ50nm）、ドレイン電極６０２へと到達する。即ち、本実施例の構造ではＨＲＤ構造が厚さオフセット＋ＬＤＤの２段構造で構成される。
【００９８】
本実施例の構成においても、厚さオフセット領域６０４、ＬＤＤ領域６０５がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。また、十分な耐圧特性を得ることが可能である。
【００９９】
〔実施例４〕  本実施例では本願発明の構成において、実施例１〜３とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【０１００】
まず、実施例１の作製工程に従って図７（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極７０１、ドレイン電極７０２を形成する際にソース電極またはドレイン電極のいずれか一方をゲイト電極にオーバーラップさせ、他方はオーバーラップさせない構成とする点にある。
【０１０１】
なお、本実施例ではチャネルエッチ領域７００の長さをＣ4 とする。この時、Ｃ4 は１〜１０μｍ（代表的には３〜６μｍ）の範囲で選ばれる。
【０１０２】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図７（Ｂ）の状態を得る。この時、７０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ4 （＝Ｃ4 −Ｘ4 ）で表される。
【０１０３】
ここで、Ｘ４はマスクオフセット領域７０４の長さである。Ｘ4 の数値範囲については実施例１を参考にすれば良い。また、マスクオーバーラップ領域７０５の長さの数値範囲は実施例２を参考にすれば良い。
【０１０４】
本実施例は、実施例１で説明したＨＲＤ構造と実施例２で説明したＨＲＤ構造（またはＬＤＤ構造）とを組み合わせた構成である。構造的な説明は実施例１及び実施例２で既に説明したのでここでの説明は省略する。
【０１０５】
本実施例の様な構造を採用する場合、特にソース領域に実施例２に示したＨＲＤ構造（またはＬＤＤ構造）を用い、ドレイン領域に実施例１で説明したＨＲＤ構造を用いることが好ましい。
【０１０６】
例えば、ドレイン領域側のチャネル端部（接合部）では特に電界集中が激しく、実施例１に示した様な抵抗成分の多いＨＲＤ構造が望ましい。逆に、ソース側ではそこまでの高耐圧対策は必要ないので、実施例２に示した様な抵抗成分の少ないＨＲＤ（またはＬＤＤ）構造が適している。
【０１０７】
なお、本実施例において、ソース／ドレイン領域側のいずれか一方に実施例２の構成を組み合わせることも可能である。この様に、実施例１〜３に示したＨＲＤ構造またはＬＤＤ構造を実施者が適宜選択してソース／ドレイン領域に採用し、回路設計を鑑みて最適な構造を設計すれば良い。この場合、３2 ＝９通りの組み合わせパターンが可能である。
【０１０８】
〔実施例５〕  本実施例では実施例１〜４に示した構成のボトムゲイト型ＴＦＴを用いてＣＭＯＳ回路（インバータ回路）を構成する場合の例について図８を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせて構成する。
【０１０９】
図８は実施例４に示した構成を利用したＣＭＯＳ回路であり、８０１はＰチャネル型ＴＦＴのソース電極、８０２はＮチャネル型ＴＦＴのソース電極、８０３はＮ／Ｐ共通のドレイン電極である。
【０１１０】
また、Ｎチャネル型ＴＦＴは実施例１で説明した作製工程によってｎ+ 層８０４、８０５、ｎ- 層８０６、８０７が形成されている。一方、Ｐチャネル型ＴＦＴの方にはｐ++層８０８、８０９、ｐ- 層８１０、８１１が形成されている。
【０１１１】
なお、同一基板上にＣＭＯＳ回路を作製することは非常に容易である。本願発明の場合、まず、実施例１の工程に従って図２（Ｂ）の状態を得る。
【０１１２】
この状態ではＮ型／Ｐ型関係なく１５族から選ばれた元素が全面に添加されているが、Ｐチャネル型ＴＦＴを作製する場合にはＮチャネル型ＴＦＴとする領域をレジストマスク等で隠して１３族から選ばれた元素（代表的にはボロン、インジウムまたはガリウム）を添加すれば良い。
【０１１３】
本実施例ではボロンを例にとるが、この時、ボロンはリンの濃度以上に添加して導電性を反転させなければならない。また、ｎ+ 層及びｎ- 層全てを完全にｐ++層及びｐ- 層に反転させるためには、ボロン添加時の濃度プロファイルを調節してリンの添加深さよりも深く添加することが重要である。
【０１１４】
従って、ボロンの膜中における濃度プロファイルは図９の様になる。図９において、９００は半導体層、９０１はボロン添加前のリンの濃度プロファイル、９０２はボロン添加後のボロンの濃度プロファイル、９０３はｐ++層、９０４はｐ- 層、９０５はｉ層である。
【０１１５】
この時、ｐ++層９０３の厚さは10〜150 nm（代表的には50〜100 nm）とし、ｐ++層のボロンの濃度は、３×１０19〜１×１０22atoms/cm3 、代表的には３×１０19〜３×１０21atoms/cm3 となる様に調節する。
【０１１６】
他方、ｐ- 層９０４の厚さは30〜300 nm（代表的には 100〜200 nm）とし、そのボロンの濃度は、５×１０17〜３×１０19atoms/cm3 となる様に調節する。する。ただし、Ｐチャネル型ＴＦＴは元来劣化に強いのでｐ- 層をＬＤＤ領域として利用する必要性は必ずしもない。わざわざｐ- 層９０４の膜厚について言及したのは、イオン注入法等の添加手段を用いる限り、連続的に変化する濃度勾配によって必ずｐ- 層が形成されるからである。
【０１１７】
ところで、本実施例ではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのどちらもソース領域側には実施例２に示した構成のＨＲＤ構造（オーバーラップ領域を利用したタイプ）を用い、ドレイン領域側には実施例１に示した構成のＨＲＤ構造（マスクオフセットを利用したタイプ）を設けている。
【０１１８】
そのため、上面図で明らかな様にＰチャネル型ＴＦＴのソース領域側にはＹi の長さを持つオーバーラップ領域を有し、ドレイン領域側にはＸi の長さを持つマスクオフセット領域を有している。また、Ｎチャネル型ＴＦＴのソース領域側にはＹj の長さを持つオーバーラップ領域を有し、ドレイン領域側にはＸj の長さを持つマスクオフセット領域を有している。
【０１１９】
この時、Ｘi とＸj 、Ｙi とＹj の長さはそれぞれマスク設計によって自由に調節できる。従って、それぞれの長さは回路構成の必要に応じて適宜決定すれば良く、Ｎチャネル型とＰチャネル型とで揃える必要はない。
【０１２０】
また、この様な構造ではＣＭＯＳ回路の共通ドレインとなる領域の耐圧特性を高くすることができるので、動作電圧の高い回路を構成する場合において、非常に有効な構成である。
【０１２１】
なお、実施例１〜４に示した構成のＴＦＴを用いたＣＭＯＳ回路の構成を図８に示したが、これ以外の全ての組み合わせも可能であることは言うまでもない。可能な構成パターンとしては、一つのＴＦＴについて９通りあるので、ＣＭＯＳ回路では９2 ＝８１通りがある。これらの複数の組み合わせの中から、回路が必要する性能に応じて最適な組み合わせを採用していけば良い。
【０１２２】
また、本実施例に示した様に本願発明はＰチャネル型ＴＦＴにも容易に適用することができる。その場合、本願発明のボトムゲイト型ＴＦＴ（Ｐチャネル型ＴＦＴ）のモビリティは30〜150cm2/Vs （代表的には10〜100cm cm2/Vs ）、しきい値電圧は−１〜−３Ｖを実現しうる。
【０１２３】
〔実施例６〕  本実施例では、珪素の結晶化を助長する触媒元素としてＧｅ（ゲルマニウム）を利用した場合の例をついて説明する。Ｇｅを利用する場合、汎用性の高さからイオン注入法、イオンドーピング法またはプラズマ処理による添加を行うことが好ましい。また、Ｇｅを含む雰囲気中で熱処理を行うことで気相から添加することも可能である。
【０１２４】
ＧｅはＳｉ（シリコン）と同じ１４族に属する元素であるため、Ｓｉとの相性が非常に良い。ＧｅとＳｉとの化合物（Six Ge1-xで示される。ただし０＜Ｘ＜１）は本願発明の半導体層として活用することもできることは既に述べた。
【０１２５】
そのため、本実施例の様にＧｅを用いた非晶質珪素膜の結晶化を行った場合、結晶化後に触媒元素をゲッタリングする必要性がない。勿論、ゲッタリング工程を行っても構わないが、ＴＦＴ特性に影響はない。
【０１２６】
従って、ゲッタリング工程の加熱処理を省略することができるので製造工程のスループットが大幅に向上する。また、Six Ge1-x 膜を用いたＴＦＴは高いモビリティを示すことが知られているので、珪素膜中におけるＧｅの含有量が適切であれば動作速度の向上も期待しうる。
【０１２７】
なお、本実施例の構成は実施例１〜５のいずれの構成に対しても適用することが可能である。
【０１２８】
〔実施例７〕  本実施例では、本願発明のＴＦＴに対してしきい値電圧を制御するための工夫を施した場合の例について説明する。
【０１２９】
しきい値電圧を制御するために１３族（代表的にはボロン、インジウム、ガリウム）または１５族（代表的にはリン、砒素、アンチモン）から選ばれた元素をチャネル形成領域に対して添加する技術はチャネルドープと呼ばれている。
【０１３０】
本願発明に対してチャネルドープを行うことは有効であり、以下に示す２通りの方法が簡易で良い。
【０１３１】
まず、非晶質珪素膜を成膜する時点において成膜ガスにしきい値電圧を制御するための不純物を含むガス（例えばジボラン、フォスフィン等）を混在させ、成膜と同時に所定量を含有させる方式がある。この場合、工程数を全く増やす必要がないが、Ｎ型及びＰ型の両ＴＦＴに対して同濃度が添加されるため、両者で濃度を異ならせるといった要求には対応できない。
【０１３２】
次に、図２（Ｄ）で説明した様なチャネルエッチ工程（チャネル形成領域の形成工程）が終了した後で、ソース／ドレイン電極をマスクとしてチャネル形成領域（またはチャネル形成領域とマスクオフセット領域）に対して選択的に不純物添加を行う方式がある。
【０１３３】
添加方法はイオン注入法、イオンドーピング法、プラズマ処理法、気相法（雰囲気からの拡散）、固相法（膜中からの拡散）など様々な方法を用いることができるが、チャネル形成領域が薄いので、気相法や固相法等の様にダメージをあたえない方法が好ましい。
【０１３４】
なお、イオン注入法等を用いる場合には、ＴＦＴ全体を覆う保護膜を設けてから行えばチャネル形成領域のダメージを減らすことができる。
【０１３５】
また、不純物を添加した後はレーザーアニール、ランプアニール、ファーネスアニールまたはそれらを組み合わせて不純物の活性化工程を行う。この時、チャネル形成領域が受けたダメージも殆ど回復する。
【０１３６】
本実施例を実施する場合、チャネル形成領域には１×１０15〜 5×１０18atoms/cm3 （代表的には 1×１０１５〜 5×１０17atoms/cm3 ）の濃度でしきい値電圧を制御するための不純物を添加すれば良い。
【０１３７】
そして、本実施例を本願発明のＴＦＴに実施した場合、Ｎチャネル型ＴＦＴのしきい値電圧を 0.5〜2.5 Ｖの範囲に収めることができる。また、Ｐチャネル型ＴＦＴに適用した場合にはしきい値電圧を-0.1〜-2.0Ｖの範囲に収めることが可能である。
【０１３８】
なお、本実施例の構成は実施例１〜６のいずれの構成との組み合わせも可能である。また、実施例５のＣＭＯＳ回路に適用する場合、Ｎ型ＴＦＴとＰ型ＴＦＴとで添加濃度や添加する不純物の種類を異なるものとすることもできる。
【０１３９】
〔実施例８〕  図２（Ｄ）に示した構造では、島状半導体層を完全に囲む様にしてソース電極１１３とドレイン電極１１４とが形成されている。本実施例ではこれとは別の構成について説明する。
【０１４０】
図１０（Ａ）に示す構造は、基本的には図２（Ｄ）と似ているが、ソース電極１１及びドレイン電極１２の形状が異なる点に特徴がある。即ち、一部において島状半導体層（厳密にはソース／ドレイン領域）よりもａで示される距離だけ内側にソース電極１１及びドレイン電極１２が形成されている。
【０１４１】
また、１３で示される領域は、チャネル形成領域１４と同じ膜厚を有する領域であり、距離ａの幅を持つ。図面上では模式的に表しているが、距離ａは１〜300 μｍ（代表的には10〜200 μｍ）である。
【０１４２】
ここで作製工程と照らし合わせて本実施例の特徴を説明する。本実施例では図１０（Ｂ）に示す様にソース電極１１及びドレイン電極１２を形成する。ここで１５は島状半導体層であり、端部１６が露出する。
【０１４３】
この状態でチャネルエッチ工程を行うと、ソース電極１１及びドレイン電極１２がマスクとなって自己整合的に島状半導体層１５がエッチングされる。この場合、端部１６も同時にエッチングされる。
【０１４４】
この様にして図１０（Ａ）の様な構造が得られる。従って、端部１６がチャネル形成領域１４と同じ膜厚を有することは明らかである。
【０１４５】
この島状半導体層の突出部１３を形成する理由は以下の２つがある。
（１）チャネルエッチ工程におけるエッチングモニタとして利用する。
（２）後工程で保護膜や層間絶縁膜を形成する際に、島状半導体層の段差によるカバレッジ不良を低減する。
【０１４６】
エッチングモニタとしては、製造過程における抜き取り検査によってチャネル形成領域が適切な膜厚となっているかどうかを検査する場合に用いる。
【０１４７】
なお、本実施例の構成は実施例１〜７のいずれの構成とも組み合わせることが可能である。
【０１４８】
〔実施例９〕  本実施例では実施例５に示したＣＭＯＳ回路（インバータ回路）の回路構成の例について図１１を用いて説明する。
【０１４９】
図１１（Ａ）に示すのは、図８に示したものと同一構造のＣＭＯＳ回路である。この場合、回路構成はゲイト電極２０、Ｎ型ＴＦＴの半導体層２１、Ｐ型ＴＦＴの半導体層２２、Ｎ型ＴＦＴのソース電極２３、Ｐ型ＴＦＴのソース電極２４、共通ドレイン電極２５から構成される。
【０１５０】
なお、各端子部ａ、ｂ、ｃ、ｄはそれぞれ図１１（Ｃ）に示したインバータ回路の端子部ａ、ｂ、ｃ、ｄに対応している。
【０１５１】
次に、図１１（Ｂ）に示すのは、Ｎ型ＴＦＴとＰ型ＴＦＴとでドレイン領域となる半導体層を共通化した場合の例である。各符号は図１１（Ａ）で説明した符号に対応している。
【０１５２】
図１１（Ｂ）の構造ではＴＦＴ同士を非常に高い密度で形成することができるため、回路を高集積化する場合などに非常に有効である。共通化した半導体層はＰＮ接合を形成するが問題とはならない。
【０１５３】
〔実施例１０〕  本実施例では、実施例１〜５の構成のＴＦＴ及びＣＭＯＳ回路を作製する過程において、加熱処理の手段としてランプアニールを用いる場合の例を示す。
【０１５４】
ランプアニールとしてはＲＴＡ（Rapid Thermal Anneal）による熱処理が知られている。これは赤外ランプからの強光を照射することにより短時間（数秒から数十秒）で高温の加熱処理を行う技術であり、スループットが非常に良い。また、赤外光以外に補助的に紫外光を用いる場合もある。
【０１５５】
本願発明においては、非晶質半導体膜の結晶化工程、結晶性半導体膜の結晶性改善工程、触媒元素のゲッタリング工程、しきい値制御のための不純物の活性化工程等に加熱処理を行う。この様な時に本実施例を利用することができる。
【０１５６】
なお、本実施例の構成と他の実施例の構成とは自由に組み合わせることが可能である。
【０１５７】
〔実施例１１〕  本実施例では実施例１とは異なる手段で触媒元素のゲッタリングを行う場合について説明する。
【０１５８】
実施例１では１５族から選ばれた元素のみを利用してゲッタリング工程を行っているが、触媒元素のゲッタリング工程は１３族及び１５族から選ばれた元素が添加された状態でも実施することができる。
【０１５９】
その場合、まず図１（Ｅ）に示す状態を得たら、Ｎチャネル型ＴＦＴとなる領域のみをレジストマスクで隠して次にボロンを添加する。即ち、Ｎチャネル型ＴＦＴとなる領域にはリンのみが存在し、Ｐチャネル型ＴＦＴとなる領域にはボロンのみが存在する。
【０１６０】
そして、その状態で加熱処理を行い、触媒元素のゲッタリング工程を実施すれば良い。本発明者らの実験ではリンのみによるゲッタリング効果よりもリン＋ボロンによるゲッタリング効果の方が効果が高いことが確かめられている。ただし、ボロンのみではゲッタリング効果はなく、リン＋リンよりも高濃度のボロンという組み合わせの時に高いゲッタリング効果を示した。
【０１６１】
なお、本実施例の構成と他の実施例の構成とは自由に組み合わせることが可能である。
【０１６２】
〔実施例１２〕  基板として耐熱性の高い石英基板やシリコン基板を用いている場合、ｎ+ 導電層及びｎ- 導電層を形成する前にハロゲン元素を含む酸化性雰囲気中で700 〜1100℃程度の加熱処理を行うことも有効である。これはハロゲン元素による金属元素のゲッタリング効果を利用する技術である。
【０１６３】
また、この技術と実施例１１に示した様なゲッタリング工程とを併用することでさらに徹底的に非晶質半導体膜の結晶化に利用した触媒元素を除去することができる。こうして、触媒元素を少なくともチャネル形成領域から徹底的に除去しておけば信頼性の高い半導体装置を得ることができる。
【０１６４】
〔実施例１３〕  本実施例は、実施例１〜４で説明したＴＦＴを画素マトリクス回路の画素ＴＦＴに適用したものであり、ここでは、ＴＦＴを実施例４で示したオフセット構造とオーバーラップ構造を複合した構造とする。
【０１６５】
図１２は、本実施例の画素マトリクス回路の１画素の模式的な平面図であり、図１３は断面図である。画素マトリクス回路の各画素には、画素ＴＦＴと補助容量が形成されている。画素マトリクス回路には、画素ＴＦＴのオン／オフを制御する信号を入力するための複数のゲイト配線１０１０がＸ方向に平行に配列され、画像信号を入力するための複数のソース配線１０２０がＹ方向に平行に配列されている。
【０１６６】
画素マトリクス回路の作製工程は実施例１と同様の工程条件にて作製されるため、本実施例の作製工程の説明は簡略化する。ガラス基板１１０１表面には、酸化珪素膜でなる下地膜１１０２が形成されている。下地膜１１０２上には、１層目の配線として、ゲイト配線１０１０及びゲイト配線１０１０と平行に容量配線３０とが形成されている。１層目の配線を構成する導電膜として、下層にＴａＮ膜、上層にＴａ膜でなる積層膜を用いる。ゲイト配線１０１０には、ＴＦＴのゲイト電極１０１１、１０１２が一体的に形成され、容量配線１０３０には補助容量の下部電極となる容量電極１０３１が一体的に形成されている。
【０１６７】
第１層目の配線・電極上には、窒化珪素膜１１０３および窒化酸化珪素膜１１０４でなるゲイト絶縁層が形成される。絶縁層１１０３、１１０４上には、画素ＴＦＴの半導体層１０４１が形成される。本実施例では、画素ＴＦＴはゲイト電極１０１１を有するＴＦＴと、ゲイト電極１０１２を有するＴＦＴとが直列に接続された構成となる、いわゆるマルチゲイト型とすることによりリーク電流の低減を図る。
【０１６８】
２層目の配線として、Ｔｉ／Ａｌ／Ｔｉの積層膜でなるソース配線１０２０、ソース電極１０２１、ドレイン電極１０２２、マスク電極１０２３が形成されている。ソース電極１０２１はデータ配線１０２０と一体的に形成されている。ソース配線１０２０は、ゲイト配線１０１０及び容量配線１０３０に対して格子を成すように配置され、これら配線１０１０、１０３０とはゲイト絶縁層のみによって絶縁されている。
【０１６９】
このため、１層目の配線１０１０、１０３０と、２層目の配線１０２０間の寄生容量を小さくするため、ゲイト絶縁層の厚さをトップゲイト型ＴＦＴと比較して厚めにする。ここでは厚さを０．３〜０．８μｍ、代表的には０．４〜０．５μｍとする。よって、ゲイト絶縁層と構成する１層目の窒化珪素膜１１０３の厚さを０〜５００ｎｍ、代表的には２５〜３００ｎｍする。２層目の窒化酸化珪素膜（もしくは酸化珪素膜）１１０４の厚さを０〜８００ｎｍ、代表的には１５０〜５００ｎｍとする。ここでは、窒化珪素膜１１０３の厚さを１５０ｎｍとし、窒化酸化珪素膜１１０４の厚さを３００ｎｍとする。
【０１７０】
２層目の電極１０２１、１０２２、１０２３をマスクにして、画素ＴＦＴの半導体層１０４１はチャネルエッチングが施されている。マスク電極１０２３の電位はフローティングとされ、半導体層１０４１に電圧を印加する機能はなく、チャネルエッチ工程時にマスクとして機能するものである。ここでは、ソース電極１０２１、ドレイン電極１０２２をゲイト電極１０１１、１０２１に対してオフセットし、他方、マスク電極２３はゲイト電極１０１１、１０２１に対してオーバーラップするように形成する。
【０１７１】
この構造において、ソース領域、およびドレイン領域には、実施例１で説明したオフセット型のＨＲＤが形成され、高耐圧対策が施されている。他方、マスク電極１０２３の下層の不純物領域は２つのＴＦＴの連結部に相当し、キャリアの経路としてのみ機能するため、高移動度が最優先される。従って、この不純物領域には実施例２で説明したオーバーラップ型のＨＲＤ領域を設け、移動度の向上を図る。
【０１７２】
なお、画素マトリクス回路では画素電極に極性が交互に反転するように電圧を印加するため、正負双方の極性の電圧に対しても画素ＴＦＴの特性が等しくなるようにするのが好ましい。本実施例では、ソース領域とドレイン領域に形成されるオフセット領域の長さが等しくなるように、またマスク電極１０２３の両側に形成されるオーバーラップ領域の長さが等しくなるように設計する。
【０１７３】
実施例１、２で示したように、オフセット長及びオーバーラップ長は１層目、２層目の配線のパターンによって決定され、それぞれ０．３〜３μｍをとることができる。ここではオフセット長、オーバーラップ長をそれぞれ１μｍとする。また画素ＴＦＴの場合には、チャネル幅及びチャネル長が１〜１０μｍとなるようにする。ここでは、チャネル幅を５μｍとし、チャネル長を３μｍとする。チャネル長を３μｍとするため、ゲイト電極１０１１、１０１２幅は３μｍとする。なお、マスク電極１０２３の両側のオーバーラップ長は実施例３に示すように、ゼロとなるようにしてもよい。
【０１７４】
マスク電極１０２３はゲイト電極１０１１、１０２１に対してオーバーラップされて配置されているので、マスク電極１０２３とゲイト電極１０１１、１０１２間の寄生容量を小さくするため、マスク電極１０２３は半導体層１０４１の幅よりも狭くする。
【０１７５】
他方、補助容量において、ドレイン電極１０２２は容量電極１０３１と対向するように形成されている。この構造により、ドレイン電極１０２２と容量電極１０３１を対向電極とし、ゲイト絶縁層１１０３、１１０４を誘電体とする補助容量が形成される。実施例１で示したように、画素ＴＦＴは４枚のマスクで形成でき、また、補助容量１０３０を追加してもマスクパターンの変更のみであり、マスク数は増加しないことは明らかである。これは従来のチャネルストップ型ＴＦＴだけを作製するのに、６枚マスクを必要としていた事を考えると、スループット及び歩留りが飛躍的に向上することを意味している。
【０１７６】
画素ＴＦＴ、補助容量を覆って、厚さ１００〜２５０ｎｍの窒化酸化珪素または窒化珪素でなる保護膜１１１６が形成される。ここでは、厚さ２００ｎｍの窒化酸化珪素膜を形成する。
【０１７７】
保護膜１１１６上に、画素電極１０５０の下地となる厚さ０．８〜１．５μｍの層間絶縁膜１１３０が形成される。層間絶縁膜１１３０としては、平坦な表面を得られる塗布膜が好ましい。塗布膜の１つとして、ポリイミド、ポリアミド、ポリイミドアミド、アクリル等の樹脂膜や、ＰＳＧや酸化珪素等の酸化珪素系の塗布膜が使用できる。本実施例では、層間絶縁膜１１３０としてアクリル樹脂膜を１．０μｍの厚さに形成する。
【０１７８】
そして、層間絶縁膜１１３０および保護膜１１１７にドレイン電極１０２２に達するコンタクトホールを形成する。ここでマスク数は５となる。次に透明導電膜として厚さ１００〜１５０ｎｍのＩＴＯ膜を形成する。ここでは、１２０ｎｍの厚さに成膜し、パターニングして画素電極１０５０を形成する。これでマスク数が６になる。以上の工程により、画素マトリクス回路が完成する。なお、画素電極１０５０の材料をＡｌ等の金属膜として、反射電極を作製しても良い。
【０１７９】
補助容量の誘電体を窒化珪素膜１１０３と窒化酸化珪素膜（酸化珪素膜）１１０４の２層の絶縁体としたが、下層の窒化珪素膜１１０３のみを用いることも可能である。この場合には、図２（Ｂ）に示す島状半導体層のパターニング後に、半導体層をマスクにして露出されている窒化酸化珪素膜１１０４をエッチングにより除去し、この後２層目の配線となるソース配線１０２０、電極１０２１、１０２２、１０２３を形成する。ただし窒化酸化珪素膜１１０４をエッチングするには、窒化珪素膜１１０３がエッチングストッパーとして機能するようなエッチングガスもしくはエッチャントを用いる必要がある。また、窒化酸化珪素膜１１０４がよりエッチングしやすくなるように、その組成を調整したり、窒化酸化珪素膜の代わりに酸化珪素膜を成膜するのも有効である。
【０１８０】
実施例５及び９で説明したように、ｎチャネル型の画素ＴＦＴとＣＭＯＳＴＦＴでなるインバータ回路を同時に形成することが可能である。この技術を用いて、図示していないが画素マトリクス回路を駆動する周辺駆動回路も同一基板１１０１上に形成されている。周辺駆動回路に配置されるＴＦＴは高速動作を優先させるため、ソース／ドレイン領域はオーバーラップ構造とするのがよい。
【０１８１】
本実施例の画素ＴＦＴは２つのゲイト電極を有するマルチゲイト型としたが、ゲイト電極数は２に限定されるものではなく、１もしくは２以上とすることができる。何れのゲイト電極数でも、ソース配線１０２０及び画素電極１０５０によって電圧が印加されるソース及びドレイン領域はオフセット構造とし高耐圧対策を施すと良い。またゲイト数が２以上の場合にはソース及びドレイン領域以外の不純物領域が半導体層に形成されるが、この不純物領域はゲイト電極に対して、オーバーラップさせるか、もしくは実施例３で示したようにオフセット長及びオーバーラップ長がゼロとなるように形成して、高移動度を優先すると良い。
【０１８２】
〔実施例１４〕  本実施例では実施例１３の補助容量の変形例を示す。図１４に本実施例の画素マトリクス回路の断面図を示す。なお図１４おいて、図１２、１３と同じ符号は実施例１３と同じ構成要素であり、実施例１３と異なるのは、画素ＴＦＴの半導体層１２４１及びドレイン電極１２２２のパターンである。
【０１８３】
本実施例では、図２（Ｂ）に示す島状半導体層をパターニング工程によって、半導体層を容量電極３１と対向するように形成する。そして、ドレイン電極１２２２を容量電極１０３１に部分的にオーバーラップするように形成する。島状半導体層を電極１０２１、１０２３、１２２２をマスクにしてチャネルエッチングを施す。この結果、半導体層１２４１はチャネルエッチングにより、容量電極１０３１上には真性又は実質的に真性なｉ層でなるｉ型領域１２４２が形成される。このｉ型領域１２４２は画素ＴＦＴのチャネル形成領域とほぼ同じ膜厚であり、同様な機能を有する
【０１８４】
容量電極１０３１により電圧を印加すると、ｉ型領域１２４２にはチャネルが形成される。更にドレイン電極１２２２と容量電極１０３１がオーバーラップしている半導体層１２４１のｉ層、即ち図５のマスクオーバーラップ領域にもチャネルが形成される。これらチャネルが補助容量の上部電極として機能する。補助容量の上部電極と画素電極１０５０の接続構造は、図５に図示されたチャネル形成領域とドレイン電極との接続構造と同じである。図５を参照すると、ｉ層でなるｉ型領域１２４２（５０３）、マスクオーバーラップ領域（５０４）、ｎ-層でなるＬＤＤ領域（５０５）、ｎ+層（５０６）、ドレイン電極１２２２（５０２）、画素電極１０５０の順になる。
【０１８５】
ここでは、補助容量の上部電極の主要な部分がｉ型領域１２４２になるように、マスクオーバーラップ領域長を設定するのが好ましく、０．３〜３μｍ程度とする。またドレイン電極１２２２と容量電極１０３１をオーバーラップ構造としたのは、画素電極１０５０間と上記の補助容量の上部電極間の抵抗が小さくなるようにするためである。なお、ｉ型領域１２２４により低い電圧でチャネルを形成するには、実施例７で示したしきい値制御対策を施すことが好ましい。
【０１８６】
〔実施例１５〕  図１５に本実施例の画素マトリクス回路の断面図を示す。本実施例では実施例１４と同様に画素ＴＦＴの半導体層のｉ層を補助容量の上部電極に用いる例を示す。なお、図１５において、図１４と同じ符号は実施例１４と同じ構成要素である。実施例１４と異なるのは、画素ＴＦＴの半導体層１３４１及びドレイン電極１３２２のパターンである。
【０１８７】
実施例１４では容量電極１０３１と対向する半導体層１２４１にチャネルエッチングが施されているが、本実施例では容量電極と対向する半導体層１３４１にチャネルエッチングを施さないようにする。そのためドレイン電極１３２２は容量電極１０３１と対向する半導体層１３４２の表面を覆うように形成される。
【０１８８】
この構造において、補助容量の上部電極は、容量電極１０３１の電圧によって半導体層１３４２のｉ層に形成されるチャネルとなる。このチャネルが形成される領域は、実施例２で説明したオーバーラップ領域５０４（図５参照）に対応する。従って、補助容量の上部電極と画素電極１０５０接続構造は、図５を参照すると、ｉ層でなるマスクオーバーラップ領域（５０４）、ｎ-層でなるＬＤＤ領域（５０５）、ｎ+層（５０６）、ドレイン電極１３２２（５０２）、画素電極１０５０の順になる。
【０１８９】
補助容量と上部電極となる半導体層１３４１のｉ層（マスクオーバーラップ領域）により低い電圧でチャネルを形成するには、実施例７で示したしきい値制御を対策を施すことが好ましい。
【０１９０】
〔実施例１６〕  図１６に本実施例の画素マトリクス回路の断面図を示す。本実施例は実施例１５の変形例である。図１６おいて、図１５と同じ符号は実施例１５と同じ構成要素であり、実施例１５と異なるのは、画素ＴＦＴにおいては、半導体層１４４１及びドレイン電極１４２２のパターンと、画素電極１４５０の接続構造であり、更に補助容量においては、画素ＴＦＴと分離して、半導体層１４４２と第２層目の電極１４２４が形成されている点である。
【０１９１】
本実施例では、図２（Ｂ）に示す島状半導体層のパターニング工程において、画素ＴＦＴの半導体層１４４１の原型となる島状領域と、補助容量の半導体層１４４２を形成する。つぎに２層目の配線ソース電極１０２２、マスク電極１０２３、ドレイン電極１４２２及び電極１４２４を形成する。電極１４２４は補助容量の半導体層１４２４がチャネルエッチングされないように、半導体層１４２４を被覆している。チャネルエッチングを行うことにより、画素ＴＦＴの半導体層１４４１が形成される。
【０１９２】
次に保護膜１１１６、層間絶縁膜１１３０を形成する。保護膜１１１６、層間絶縁膜１１３０にドレイン電極１４２２、補助容量の電極１４２４に達するコンタクトホールを形成した後、画素電極１４５０を形成する。図１６（Ａ）に示すように画素電極１４５０はドレイン電極１４２２及び電極１４２２と電気的に接続される。
【０１９３】
補助容量の構造は実施例１５と実質的に同様であり、補助容量の上部電極は、半導体層１４４２のｉ層に形成されるチャネルである。このｉ層は図５のマスクオーバーラップ領域に対応する。補助容量の上部電極と画素電極１４５０の接続構造は、半導体層１４４２のｉ層でなるマスクオーバーラップ領域（５０４）、ｎ-層でなるＬＤＤ領域５０５）、ｎ+層（５０６）、電極１４２４（５０２）、画素電極１４５０の順になる。
【０１９４】
なお、本実施例ではｎ+層が電極として機能できる。よって図１６（Ｂ）に示すように、画素電極１４５０用のコンタクトホールを形成する工程において、電極１４２４にもエッチングして、半導体層１４２４のｎ+層を接続する。
【０１９５】
また、図１６（Ａ）、（Ｂ）において半導体層１４４２にはチャネルエッチングを施さないようにしたが、画素電極１４５０との接続部を少なくとも覆うようにして、実施例８に示すように半導体層１４４２の側面に突出部を形成し、半導体層１４４２の段差を緩和しても良い。
【０１９６】
〔実施例１７〕  図１７に本実施例の画素マトリクス回路の断面図を示す。本実施例は実施例１６の変形例である。図１７おいて図１６と同じ符号は実施例１６と同じ構成要素であり、実施例１６と異なるのは、実施例１６の補助容量の半導体層１４４２と電極１４２４を形成しない点と、画素電極１５５０の接続構造である。
【０１９７】
本実施例では画素電極１５５０を補助容量の上部電極とする。画素電極１５５０用のコンタクトホールを形成する工程において、層間絶縁膜１１３０、窒化酸化珪素膜でなる保護膜１１１６及びゲイト絶縁層の第２層１１０４がエッチングされるため、補助容量の誘電体はゲイト絶縁膜の第１層の窒化珪素膜１１０３となる。
【０１９８】
なお、本実施例では補助容量の誘電体に、窒化珪素膜１１０３、窒化酸化珪素膜（酸化珪素膜）１１０４、保護膜１１１６が使用できる。
【０１９９】
例えば、画素電極１５５０用のコンタクトホールを形成する際に、層間絶縁膜１１３０と保護膜１１１６のマスクパターンと変えて、補助容量のコンタクトホールの保護膜１１１６を除去しないようにすることで、列記した３つの膜を補助容量の誘電体に使用できる。
【０２００】
例えば、保護膜１１１６を窒化珪素膜として、コンタクトホール形成工程では、ゲイト絶縁層の２層目の酸化窒化珪素膜（酸化珪素膜）１１０４がエッチングストッパーとなるような、エッチングガスもしくはエッチャントを使用すれば、が酸化窒化珪素膜（酸化珪素膜）１１１４０及び窒化珪素膜１１０３を補助容量の誘電体とすることができる。
【０２０１】
〔実施例１８〕  本実施例は実施例１７の変形例である。実施例１７では、補助容量の電極としてゲイト配線１０１０と別途に容量配線１０３０が必要であったが、本実施例では容量配線を省略する例を示す。図２０に本実施例の画素マトリクス回路の平面図を示し、図１８に模式的な断面図を示す。図２０、図１８において図１７と同じ符号は同じ構成要素を示す。
【０２０２】
図２０に示すように、本実施例のゲイト配線１２１０には画素ＴＦＴのゲイト電極１２１１、１２１２、及び補助容量の電極１２３１が一体的に形成されている。補助容量の電極として容量電極１２３１と画素電極１２３１を用いる点は実施例１７と同様であるが、画素電極１２３１は次段もしくは前段のゲイト配線１２３０に形成された容量電極１２３１と対向している。
【０２０３】
図１８は画素電極１６５０Ｂを有する画素の断面図に対応する。図２０に示すように、画素電極１６５０Ｂは前段（次段）のゲイト配線１２１０Ａに形成された容量電極１２３１Ａと対向して、ゲイト絶縁層１１０３、１１０４を誘電体とする補助容量が形成される。またゲイト配線１２１０Ｂに形成された容量電極１２３１Ｂには次段（前段）の画素電極１６５０と対向している。
【０２０４】
また、本実施例の容量電極１２３１は、画素電極がドレイン電極と補助容量とでは異なる接続部を有する場合に適用することができ、実施例１６にも適用可能である。図１９（Ａ）、（Ｂ）は、本実施例を実施例１６（図１６）に適用した場合の、画素マトリクス回路の断面図を示す。なお、図１９の符号は図１８を準用する。
【０２０５】
〔実施例１９〕  第１層目の配線である容量配線・電極１０３０、１０３１の材料を陽極酸化可能な金属膜で形成することによって、容量電極１０３１の表面を陽極酸化して、陽極酸化膜を形成できる。この陽極酸化膜を補助容量の誘電体として用いることが可能である。
【０２０６】
実施例１で述べたリンゲッタリング工程に耐え、陽極酸化可能な金属膜として、Ｔａ膜、ＭｏＴａ合金膜等を用いることができる。本実施例の１層目の配線に用いたＴａＮ／Ｔａの積層膜も陽極酸化可能である。
【０２０７】
例えば本実施例を図１７、１８に示す画素マトリクス回路に応用した場合には、画素電極１５５０、１６５０用のコンタクトホールを形成する工程において、窒化珪素膜１１０３まで除去することにより、補助容量の誘電体を陽極酸化膜のみにすることができる。
【０２０８】
〔実施例２０〕  図２１を用いて、本実施例の表示装置を備えた電子機器を説明する。本実施例では、本発明による液晶表示装置を適用しうる応用製品（電気光学装置）について、実施例で示したＡＭＬＣＤは様々な電子機器のディスプレイに利用される。なお、本実施例で挙げる電子機器とは、ＡＭＬＣＤを表示装置として搭載した製品を指す。
【０２０９】
本発明を応用した電気工学装置としてはビデオカメラ、スチルカメラ、プロジェクタ、ヘッドマウントディスプレイ、カーナビゲイション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話）等が挙げられる。
【０２１０】
図２１（Ａ）はモバイルコンピュータ（モービルコンピュータ）であり、本体００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明は表示装置２００５に適用される。
【０２１１】
図２１（Ｂ）はヘッドマウントディスプレイであり、本体２２０１、表示装置１０２、バンド部２１０３で構成される。本発明を表示装置２０１２に適用することができる。
【０２１２】
図２１（Ｃ）は携帯電話であり、本体２２０１、音声出力部２２０２、音声入力部２２０３、表示装置２２０４、操作スイッチ２２０５、アンテナ２２０６で構成される。本発明を表示装置２２０４に適用される。
【０２１３】
図２１（Ｄ）はビデオカメラであり、本体２３０１、表示装置２３０２、音声入力部２３０３、操作スイッチ２３０４、バッテリー２３０５、受像部２３０６で構成される。本発明を表示装置２３０２に適用される。
【０２１４】
図２１（Ｅ）はリア型プロジェクタであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクタ２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用される。
【０２１５】
図２１（Ｆ）はフロント型プロジェクタであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０２に適用される。
【０２１６】
以上のように、本発明の適用範囲は極めて広く、あらゆる分野の表示装置を搭載される電子機器に応用可能である。また、電光掲示板、宣伝広告用の表示装置に応用もできる。
【図面の簡単な説明】
【０２１７】
【図１】薄膜トランジスタの作製工程を示す図。
【図２】薄膜トランジスタの作製工程を示す図。
【図３】薄膜トランジスタの構成を示す拡大図。
【図４】膜中の濃度プロファイルを示す図。
【図５】薄膜トランジスタの構成を示す図。
【図６】薄膜トランジスタの構成を示す図。
【図７】薄膜トランジスタの構成を示す図。
【図８】ＣＭＯＳ回路の構成を示す図。
【図９】膜中の濃度プロファイルを示す図。
【図１０】薄膜トランジスタの構成を示す図。
【図１１】ＣＭＯＳ回路の構成を示す図。
【図１２】画素マトリクス回路の１画素の平面図。
【図１３】画素マトリクス回路の１画素の断面図。
【図１４】画素マトリクス回路の１画素の断面図。
【図１５】画素マトリクス回路の１画素の断面図。
【図１６】画素マトリクス回路の１画素の断面図。
【図１７】画素マトリクス回路の１画素の断面図。
【図１８】画素マトリクス回路の１画素の断面図。
【図１９】画素マトリクス回路の１画素の断面図。
【図２０】画素マトリクス回路の１画素の平面図。
【図２１】表示装置を備えた電子機器の模式図。
【符号の説明】
【０２１８】
１０１            基板
１０２            下地膜
１０３            ゲイト電極
１０４            窒化珪素膜
１０５            酸化窒化珪素膜
１０６            非晶質半導体膜
１０７            ニッケル含有層
１０８            結晶性半導体膜
１０９            結晶性半導体膜
１１０            ｎ+ 層（第１導電層）
１１１            ｎ- 層（第２導電層）
１１２            島状半導体層
１１３            ソース電極
１１４            ドレイン電極
１１５            チャネルエッチ領域
１１６            保護膜
１１７            チャネル形成領域
１１８            マスクオフセット領域
１１９            コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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