(57)【特許請求の範囲】
【請求項１】
使用目的に応じて各種のユニットがバス接続されるユニットポートと、
各々ＣＰＵとケーブルによりバス接続される複数のＣＰＵポートと、
外部信号により前記ユニットポートと前記ＣＰＵポートとのバス接続を切替える切替器と、を備え、
前記ＣＰＵポートは、第１のＣＰＵに接続される第１のＣＰＵポートと第２のＣＰＵに接続される第２のＣＰＵポートとを含み、
外部信号に基づき前記切替器の切替えを変更するバス切替え制御回路をさらに備え、
前記バス切替え制御回路は、前記第１のＣＰＵおよび前記第２のＣＰＵの両方からバス要求信号と異常通知信号とを入力し、前記バス要求信号が要求有りで且つ前記異常通知信号が異常発生なしを示している側のＣＰＵを前記ユニットポートに接続するように前記切替器の切替えを変更し、
異常経路確認用レジスタをさらに備え、
前記切替器は、前記第１のＣＰＵおよび前記第２のＣＰＵのいずれか一方を前記ユニットポートに接続するとき他方を前記異常経路確認用レジスタに接続する
ことを特徴とするＣＰＵ二重化用ベースユニット。
【請求項２】
使用目的に応じて各種のユニットがバス接続されるユニットポートと、
各々ＣＰＵとケーブルによりバス接続される複数のＣＰＵポートと、
外部信号により前記ユニットポートと前記ＣＰＵポートとのバス接続を切替える切替器と、を備え、
前記ＣＰＵポートは、第１のＣＰＵに接続される第１のＣＰＵポートと第２のＣＰＵに接続される第２のＣＰＵポートとを含み、
前記第１、第２のＣＰＵとの接続の調停をするアクセス調停回路をさらに備え、
前記アクセス調停回路は、前記第１、第２のＣＰＵからのアクセス要求信号出力状況に基づいて、いずれか一方のＣＰＵが前記ユニットポートに接続するように前記切替器の切換えを変更するとともに、その旨を前記第１、第２のＣＰＵに通知し、
異常経路確認用レジスタをさらに備え、
前記切替器は、前記第１のＣＰＵおよび前記第２のＣＰＵのいずれか一方を前記ユニットポートに接続するとき他方を前記異常経路確認用レジスタに接続する
ことを特徴とするＣＰＵ二重化用ベースユニット。
【請求項３】
前記ＣＰＵポート毎に設けられ当該ＣＰＵポートに接続されたケーブルが外れたことを検出するケーブル外れチェック回路をさらに備え、
前記ケーブル外れチェック回路は、ケーブルが外れたことを検出した際、この旨を前記異常経路確認用レジスタに記録する
ことを特徴とする請求項１または２に記載のＣＰＵ二重化用ベースユニット。
【請求項４】
いずれか一方がユニットポートに接続されたユニットを制御する制御系となるとき他方は待機系となる第１のＣＰＵおよび第２のＣＰＵと、
使用目的に応じて各種のユニットがバス接続されるユニットポート、前記第１のＣＰＵおよび第２のＣＰＵとケーブルによりバス接続される複数のＣＰＵポートおよび前記外部信号に基づき前記ユニットポートと前記ＣＰＵポートとのバス接続を切り替える切替器を有するＣＰＵ二重化用ベースユニットとを備え、
前記ＣＰＵ二重化用ベースユニットは、異常経路確認用レジスタをさらに備え、
前記切替器は、前記第１のＣＰＵおよび前記第２のＣＰＵのいずれか一方を前記ユニットポートに接続するとき他方を前記異常経路確認用レジスタに接続する
ことを特徴とするＣＰＵ二重化システム。
【請求項５】
前記ＣＰＵ二重化用ベースユニットは、外部信号に基づき前記切替器の切替えを変更するバス切替え制御回路を備え、
前記バス切替え制御回路は、前記第１のＣＰＵおよび前記第２のＣＰＵの両方からバス要求信号と異常通知信号とを入力し、前記バス要求信号が要求有りで且つ前記異常通知信号が異常発生なしを示している側のＣＰＵを前記ユニットポートに接続するように前記切替器の切替えを変更する
ことを特徴とする請求項４に記載のＣＰＵ二重化システム。
【請求項６】
前記第１のＣＰＵと前記第２のＣＰＵとは、相互の状態を確認可能な確認手段により接続されており、
前記待機系のＣＰＵは、前記制御系のＣＰＵが異常となった際、前記ＣＰＵ二重化用ベースユニットの前記バス切替え制御回路に前記バス要求信号を出力するとともに、自らが制御系となり異常となったＣＰＵの後を引き継いで前記ユニットポートに接続されたユニットの制御をする
ことを特徴とする請求項５に記載のＣＰＵ二重化システム。
【請求項７】
前記ＣＰＵ二重化用ベースユニットは、前記第１、第２のＣＰＵとの接続の調停をするアクセス調停回路を備え、
前記アクセス調停回路は、前記第１、第２のＣＰＵからのアクセス要求信号出力状況に基づいて、いずれか一方のＣＰＵが前記ユニットポートに接続するように前記切替器の切換えを変更するとともに、その旨を前記第１、第２のＣＰＵに通知する
ことを特徴とする請求項４に記載のＣＰＵ二重化システム。
【請求項８】
前記第１のＣＰＵと前記第２のＣＰＵとは、相互の状態を確認可能な確認手段により接続されており、
前記待機系のＣＰＵは、前記制御系のＣＰＵが異常となった際、前記ＣＰＵ二重化用ベースユニットの前記アクセス調停回路に前記アクセス要求信号を出力するとともに、自らが制御系となり異常となったＣＰＵの後を引き継いで前記ユニットポートに接続されたユニットの制御をする
ことを特徴とする請求項７に記載のＣＰＵ二重化システム。
【請求項９】
前記ＣＰＵ二重化用ベースユニットは、前記ＣＰＵポート毎に設けられ当該ＣＰＵポートに接続されたケーブルが外れたことを検出するケーブル外れチェック回路をさらに備え、
前記ケーブル外れチェック回路は、ケーブルが外れたことを検出した際、この旨を前記異常経路確認用レジスタに記録する
ことを特徴とする請求項４から８のいずれか１項に記載のＣＰＵ二重化システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＰＵを二重化したプログラマブルコントローラシステムに関するものであり、特に基本ベースユニットと二重化したＣＰＵと増設ベースユニットとを組み合わせたＣＰＵ二重化システムとこれを実現するためのＣＰＵ二重化用ベースユニットに関するものである。
【背景技術】
【０００２】
図５は従来のプログラマブルコントローラの接続状態を示す模式図である。従来のプログラマブルコントローラにおいて、システム全体を制御するＣＰＵ１１２は、基本ベースユニット１０８に装着されている。基本ベースユニット１０８と増設ベースユニット１０９とは、それぞれのユニットに設けられたコネクタ１０１およびコネクタ１０３に接続されたケーブル１０２を介して接続されている。増設ベースユニット１０９のスロット１１３〜１２１には、入出力ユニットなどの各種ユニットを装着することができるようにされている。
【０００３】
増設ベースユニット１０９と増設ベースユニット１１０とは、それぞれのユニットに設けられたコネクタ１０４およびコネクタ１０６とを接続するケーブル１０５により接続されている。増設ベースユニット１１０のスロット１２２〜１３０には、入出力ユニットなどの各種ユニットを装着することができるようにされている。各ユニット１０８，１０９，１１０には、それぞれ電源１１１，１１３，１２２が搭載されている。なお、増設ベースユニット１１０に設けられたコネクタ１０７にケーブルを介してさらに増設ベースユニットを接続してもよい。
【０００４】
このような構成のプログラマブルコントローラにおいては、複数の増設ベースユニットをシリーズに接続して行くことにより、ＣＰＵ１１２と多数のスロット１１３〜１３０とをバス接続することができる。これにより、１基のＣＰＵ２０でスロット１１３〜１３０に装着された多くのユニットをコントロールすることができる（例えば、特許文献１参照）。
【０００５】
図６はＣＰＵが二重化された従来のプログラマブルコントローラの構成を示すブロック図である。図６において、ＣＰＵ１４１とＣＰＵ１４２とが二重化されたＣＰＵである。ＣＰＵ１４１は、入出力ユニット１５３及びシミュレーションメモリ１４７とアクセスするためにバス１４２を使用する。ＣＰＵ１４１からバス切替制御回路１５０へ入力されているヘルシイ信号１４３は、ＣＰＵ１４１の状態を示している。一方、また、ＣＰＵ１４４は、入出力ユニット１５３及びシミュレーションメモリ１４７とアクセスするためにバス１４５を使用する。ＣＰＵ１４４からバス切替制御回路１５０へ入力されているヘルシイ信号１４８は、ＣＰＵ１４４の状態を示している。
【０００６】
バス切替え制御回路１５０は、ヘルシイ信号１４３及びヘルシイ信号１４６に基づき、バス切替え回路１５１を制御し、バス１４２とバス１４５のいずれかを入出力ユニット１５３が接続されたバス１５２に接続する。また、バス切替え回路１４９を制御し、バス１４２とバス１４５のいずれか一方をシミュレーションメモリ１４７が接続されたバス１４８に接続する。
【０００７】
このように構成された従来のＣＰＵ二重化プログラマブルコントローラにおいては、制御系のＣＰＵが入出力ユニット１４３にアクセスして制御を実行している間に、待機系のＣＰＵがシミュレーションメモリ１４７にアクセスしてシミュレーションを実行することを可能としている（例えば、特許文献２参照）。
【０００８】
【特許文献１】特開２０００−１６３１０８号公報（第１図）
【特許文献２】特開平０４−１７７５０４号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図５のような従来のプログラマブルコントローラの増設ベースユニット１０９では、基本ベースユニット１０８と接続するためのコネクタは、コネクタ１０３の一つのみであり、二つの基本ベースユニットと一つの増設ベースユニットを接続することができなかった。このため、基本ベースユニットと二重化したＣＰＵと増設ベースユニットとを組み合わせてこれらをケーブルでつないでシステムを構築できないという問題点があった。
【００１０】
また、図６のような従来のＣＰＵ二重化プログラマブルコントローラにおいては、２つのＣＰＵ１４１，１４４、バス切替え制御回路１５０、バス切替え回路１４９，１５１、およびシミュレーションメモリ１４７が、１つのユニットに接続されている。そして、各々は、基板上にパターンで形成されたバスおよび信号線にて接続されている。したがって、基本ベースユニットと二重化したＣＰＵと増設ベースユニットとを組み合わせて、これらをケーブルでつないでシステムを構築というものではなかった。
【００１１】
この発明は、かかる問題点を解決するためになされたもので、その第１の目的は、ＣＰＵを搭載した基本ベースユニットを複数接続してＣＰＵの二重化を実現しさらに増設ベースユニットを接続したＣＰＵ二重化システムを得ることと、このシステムを構築することができるＣＰＵ二重化用ベースユニットを得ることとを目的としている。
【００１２】
また、第２の目的は、制御系ＣＰＵが増設ベースユニットに装着されたユニットに対してアクセスを行っている間であっても、待機系ＣＰＵから増設ベースユニットへのアクセスが健全であることを確認する手段を有することにより、制御系ＣＰＵが異常となった際に高い信頼性を持って待機系ＣＰＵに切替えを行うことができるＣＰＵ二重化システムをえることと、このシステムを構築することができるＣＰＵ二重化用ベースユニットを得ることとを目的としている。
【課題を解決するための手段】
【００１３】
この発明に係るＣＰＵ二重化用ベースユニットは、使用目的に応じて各種のユニットがバス接続されるユニットポートと、各々ＣＰＵとケーブルによりバス接続される複数のＣＰＵポートと、外部信号によりユニットポートとＣＰＵポートとのバス接続を切替える切替器とを備えている。
【００１４】
また、ＣＰＵポートは、第１のＣＰＵに接続される第１のＣＰＵポートと第２のＣＰＵに接続される第２のＣＰＵポートとを含み、ＣＰＵ二重化用ベースユニットは、外部信号に基づき切替器の切替えを変更するバス切替え制御回路をさらに備え、バス切替え制御回路は、第１のＣＰＵおよび第２のＣＰＵのいずれか一方からバス要求信号を入力した際、他方からのバス要求信号が無いことを確認した上で、バス要求信号を出力した側のＣＰＵをユニットポートに接続するように切替器の切替えを変更することを特徴とする。
【００１５】
さらに、この発明に係るＣＰＵ二重化システムは、いずれか一方がユニットポートに接続されたユニットを制御する制御系となるとき他方は待機系となる第１のＣＰＵおよび第２のＣＰＵと、使用目的に応じて各種のユニットがバス接続されるユニットポート、第１のＣＰＵおよび第２のＣＰＵとケーブルによりバス接続される複数のＣＰＵポートおよび外部信号に基づきユニットポートとＣＰＵポートとのバス接続を切り替える切替器を有するＣＰＵ二重化用ベースユニットとを備えている。
【００１６】
さらにまた、ＣＰＵ二重化用ベースユニットは、外部信号に基づき切替器の切替えを変更するバス切替え制御回路を備え、バス切替え制御回路は、第１のＣＰＵおよび第２のＣＰＵのいずれか一方からバス要求信号を入力した際、他方からのバス要求信号が無いことを確認した上で、バス要求信号を出力した側のＣＰＵをユニットポートに接続するように切替器の切替えを変更することを特徴とする。
【発明の効果】
【００１７】
この発明によれば、二つの基本ベースユニットと一つの増設ベースユニットを接続することが出来るので、基本ベースユニットごと二重化したＣＰＵと増設ベースユニットによるシステム構築が可能になるという効果がある。
【００１８】
また、この発明によれば、制御系ＣＰＵの動作を阻害することなく待機系ＣＰＵと増設ベースユニットの接続確認を実施することができるので、制御系ＣＰＵが異常となった際に高い信頼性を持って待機系ＣＰＵに切替えを行うことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係るＣＰＵ二重化用ベースユニットおよびＣＰＵ二重化システムの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２０】
実施の形態１．
図１はこの発明の実施の形態１に係るＣＰＵ二重化システムの接続状態を示す模式図である。ＣＰＵ二重化システムとしての本実施の形態のプログラマブルコントローラは、第１、第２の２台の基本ベースユニット１，２と、ＣＰＵ二重化用ベースユニットとしてのＣＰＵ二重化用増設ベースユニット２４と、増設ベースユニット３７とを有している。基本ベースユニット１には、第１のＣＰＵ４と電源５が搭載されており、コネクタ２が設けられている。基本ベースユニット２には、第２のＣＰＵ９と電源８が搭載されており、コネクタ７が設けられている。第１のＣＰＵ４と第２のＣＰＵ９とは、相互間で互いに他の状態を確認可能な確認手段であるトラッキングケーブル５を介して接続され、ＣＰＵの二重化を実現している。
【００２１】
ＣＰＵ二重化用ベースユニットであるＣＰＵ二重化用増設ベースユニット２４には、第１、第２の基本ベースユニットが接続されるＣＰＵポートとしての２つのコネクタ１２，１４と、増設ベースユニット３７が接続される増設用ポートとしてのコネクタ１３とが設けられている。また、ＣＰＵ二重化用増設ベースユニット２４には、使用目的に応じて例えば入出力ユニットなどの各種のユニットがバス接続されるユニットポートとしての多数のスロット１６〜２３が設けられ、また電源１５が搭載されている。
【００２２】
増設ベースユニット３７には、増設用ポートとしてのコネクタ２６，２７が設けられている。また、増設ベースユニット３７には、使用目的に応じて例えば入出力ユニットなどの各種のユニットがバス接続されるユニットポートとしての多数のスロット２６〜３６が設けられ、また電源２８が搭載されている。
【００２３】
基本ベースユニット１は、コネクタ２とコネクタ１２を接続するケーブル１０により、ＣＰＵ二重化用増設ベースユニット２４と接続されている。基本ベースユニット６は、コネクタ７とコネクタ１４を接続するケーブル１１により、ＣＰＵ二重化用増設ベースユニット２４と接続されている。また、コネクタ１３とコネクタ２６を接続するケーブル２５により、ＣＰＵ二重化用増設ベースユニット２４と増設ベースユニット３７とが接続されている。ＣＰＵ二重化用増設ベースユニット２４の内部には、コネクタ１２に接続するバスを内部的にコネクタ１３につなげるか、コネクタ１２に接続するバスを内部的にコネクタ１３につなげるかで切り替える図示しない切替器が設けられている。
【００２４】
次に、本実施の形態のＣＰＵ二重化システムに係る動作を説明する。第１のＣＰＵ４と第２のＣＰＵ９とは、電源立ち上げ後などの初期化時にトラッキングケーブル５を介して通信を行い、どちらが制御系でどちらが待機系になるかを決定する。
【００２５】
ＣＰＵ４が制御系となった場合は、ケーブル１０を介して、ＣＰＵ二重化用増設ベースユニット２４及び増設ベースユニット３７に装着された入出力ユニットへのアクセスを行う。一方、ＣＰＵ９が制御系となった場合は、ケーブル１１を介して、ＣＰＵ二重化用増設ベースユニット２４及び増設ベースユニット３７に装着された入出力ユニットへのアクセスを行う。
【００２６】
ＣＰＵ４が制御系の時に異常が発生した場合は、トラッキングケーブル５を介してＣＰＵ９に異常が伝えられ、ＣＰＵ９が新たな制御系となり処理を引き継ぐ。そして、ＣＰＵ４が待機系の時に異常が発生した場合は、トラッキングケーブル５を介してＣＰＵ９に異常が伝えられるが、ＣＰＵ９による制御が継続される。
【００２７】
一方、ＣＰＵ９が制御系の時に異常が発生した場合は、トラッキングケーブル５を介してＣＰＵ４に異常が伝えられ、ＣＰＵ４が新たな制御系となり処理を引き継ぐ。そして、ＣＰＵ９が待機系の時に異常が発生した場合は、トラッキングケーブル５を介してＣＰＵ４に異常が伝えられるが、ＣＰＵ４による制御が継続される。
【００２８】
この実施の形態１によれば、ＣＰＵ二重化用増設ベースユニット２４に設けられた二つのコネクタ(コネクタ１２、コネクタ１４)を用いて、第１の基本ベースユニット１と第２の基本ベースユニット６とに接続することが出来る。このため、基本ベースユニット毎にそれぞれＣＰＵを搭載することでＣＰＵの二重化をした第１、第２のＣＰＵ４，９と、入出力ユニットを装着した増設ベースユニット３７をケーブルによりバス接続した二重化システムの構築が可能となる。
【００２９】
実施の形態２．
図２はこの発明の実施の形態２に係るＣＰＵ二重化システムであるプログラマブルコントローラの主要構成要素の接続状態を示すブロック図である。なお、図２は主要構成要素の接続状態を示すものであり、第１のＣＰＵ４１および第２のＣＰＵ４２は、実際には、実施の形態１の基本ベースユニット１，６と概略同様なユニットに搭載されているものとする。また、ＣＰＵ二重化用ベースユニットとしてのＣＰＵ二重化用増設ベースユニット５２は、実施の形態１のＣＰＵ二重化用増設ベースユニット２４と概略同様なユニット構造をなし、入出力ユニット５５はユニット２４に設けられたスロットに装填されているものとする。また、ＣＰＵ４１，４２とＣＰＵ二重化用増設ベースユニット５２との間に設けられる信号線およびバスを含むケーブルは、ＣＰＵポートに接続されているものとする。図中二重線はバスを示し、図中実線は信号線を示している。
【００３０】
図２において、第１のＣＰＵ４１と第２のＣＰＵ４２とは、相互の状態を確認可能な確認手段であるトラッキングケーブル４３を介して接続され、ＣＰＵの二重化を実現している。第１のＣＰＵ４１は入出力ユニットへのアクセスに使用するバス４４、ＣＰＵで異常が発生していることを示す異常通知信号４５、制御系であることを示すバス要求信号４６を含むケーブルでＣＰＵ二重化用増設ベースユニット５２に接続されている。第２のＣＰＵ４２も同様に、入出力ユニットへのアクセスに使用するバス５０、ＣＰＵで異常が発生していることを示す異常通知信号４９、制御系であることを示すバス要求信号４８を含むケーブルでＣＰＵ二重化用増設ベースユニット５２に接続されている。
【００３１】
ＣＰＵ二重化用増設ベースユニット５２は、二つのＣＰＵから接続すべきバスを決定するバス切替え制御回路４７、制御系のバスを入出力ユニット５５にアクセス可能なバス５４に接続し、待機系のバスを異常経路確認用のレジスタ５７にアクセス可能なバス５６に接続する切替器であるバス切替え回路５３を搭載している。
【００３２】
このように構成されたプログラマブルコントローラのＣＰＵ二重化システムにおける動作は以下のようになる。まず、第１のＣＰＵ４１と第２のＣＰＵ４２は電源立ち上げ後などの初期化時にトラッキングケーブル４３を介して通信を行ない、どちらが制御系でどちらが待機系になるかを決定する。
【００３３】
第１のＣＰＵ４１が制御系となった場合は、第１のＣＰＵ４１がバス要求信号４６を有意にすることにより、入出力ユニットへのアクセスを要求する。バス切替え制御回路４７は、第１のＣＰＵ４１からの異常通知信号４５が無意（異常発生なし）、第１のＣＰＵ４１からのバス要求信号４６が有意、第２のＣＰＵ４２からのバス要求信号４８が無意であることを認識すると制御信号５１を介してバス切替え回路５３に指示を出す。指示を受けたバス切替え回路は、制御系である第１のＣＰＵ１のバス４４を入出力ユニット５５にアクセス可能なバス５４に接続し、待機系である第２のＣＰＵ４２のバス５０を異常経路確認用レジスタ５７にアクセス可能なバス５６に接続する。
【００３４】
第２のＣＰＵ４２が制御系となった場合は、第２のＣＰＵ４２がバス要求信号４８を有意にすることにより、入出力ユニットへのアクセスを要求する。バス切替え制御回路４７は、第２のＣＰＵ４２からの異常通知信号４９が無意(異常発生なし)、第２のＣＰＵ４２からのバス要求信号４８が有意、第１のＣＰＵ４１からのバス要求信号４６が無意であることを認識すると制御信号５１を介してバス切替え回路５３に指示を出す。指示を受けたバス切替え回路は、制御系である第２のＣＰＵ４２のバス５０を入出力ユニット５５にアクセス可能なバス５４に接続し、待機系である第１のＣＰＵ４１のバス４４を異常経路確認用レジスタ５７にアクセス可能なバス５６に接続する。
【００３５】
ＣＰＵ４１が制御系の時に異常が発生した場合は、トラッキングケーブル４３を介してＣＰＵ４２に異常が伝えられるとともに、ＣＰＵ４１からの異常通知信号４５が有意となる。ＣＰＵ４１の異常を認識したＣＰＵ４２は自ら制御系となり、バス要求信号４８を有意にする。バス切替え制御回路４７は、ＣＰＵ４２からの異常通知信号４９が無意(異常発生なし)、ＣＰＵ４２からのバス要求信号４８が有意、ＣＰＵ４１からの異常通知信号４５が有意であることを認識すると制御信号５１を介してバス切替え回路５３に指示を出す。指示を受けたバス切替え回路は、制御系であるＣＰＵ４２のバス５０を入出力ユニット５５にアクセス可能なバス５４に接続し、待機系であるＣＰＵ４１のバス４４を異常経路確認用レジスタ５７にアクセス可能なバス５６に接続する。
【００３６】
ＣＰＵ４１が待機系の時にＣＰＵ４１に異常が発生した場合は、トラッキングケーブル４３を介してＣＰＵ４２に異常が伝えられるとともに、ＣＰＵ４１からの異常通知信号４５が有意となるが、バスの切替えは発生せず、ＣＰＵ４２による制御が継続される。そして、ＣＰＵ４２が制御系の時に異常が発生した場合は、トラッキングケーブル４３を介してＣＰＵ４１に異常が伝えられるとともに、ＣＰＵ４２からの異常通知信号４９が有意となる。ＣＰＵ４２の異常を認識したＣＰＵ４１は自ら制御系となり、バス要求信号４６を有意にする。バス切替え制御回路４７は、ＣＰＵ４１からの異常通知信号４５が無意(異常発生なし)、ＣＰＵ４１からのバス要求信号４６が有意、ＣＰＵ４２からの異常通知信号４９が有意であることを認識すると制御信号５１を介してバス切替え回路５３に指示を出す。指示を受けたバス切替え回路は、制御系であるＣＰＵ４１のバス４４を入出力ユニット５５にアクセス可能なバス５４に接続し、待機系であるＣＰＵ４２のバス５０を異常経路確認用レジスタ５７にアクセス可能なバス１６に接続する。
【００３７】
一方、ＣＰＵ４２が待機系の時に異常が発生した場合は、トラッキングケーブル４３を介してＣＰＵ４１に異常が伝えられるとともに、ＣＰＵ４２からの異常通知信号４９が有意となるが、バスの切替えは発生せず、ＣＰＵ４１による制御が継続される。
【００３８】
上述のようにして、制御系のＣＰＵから入出力ユニット５５へのアクセス、及び待機系のＣＰＵから異常経路確認用レジスタ５７へのアクセスが可能となる。制御系ＣＰＵから入出力ユニット５５へのアクセスが可能となることにより、制御系のＣＰＵは入力ユニットからのデータ入力・ＣＰＵでの演算・出力ユニットへのデータ出力といった制御を行う。異常経路確認用レジスタ５７は、待機系ＣＰＵからリード／ライト可能なポートである。ＣＰＵがライトしたデータをリードバックして照合を行うことで、待機系ＣＰＵから異常経路確認用レジスタ５７に至るまでの経路に異常がないかをチェックすることが出来る。
【００３９】
以上のように、この実施の形態２のＣＰＵ二重化システムは、いずれか一方がユニットポートに接続されたユニットを制御する制御系となるとき他方は待機系となる第１のＣＰＵ４１および第２のＣＰＵ４２と、使用目的に応じて各種のユニット（ユニット５５）がバス接続されるユニットポート、ＣＰＵ４１，４２とケーブルによりバス接続される複数のＣＰＵポートおよび外部信号に基づきユニットポートとＣＰＵポートとのバス接続を切り替えるバス切替え回路５３を装備したＣＰＵ二重化用増設ベースユニット５２とを有している。
【００４０】
そして、ＣＰＵ二重化用増設ベースユニット５２は、外部信号に基づきバス切替え回路５３の切替えを変更するバス切替え制御回路４７を有し、このバス切替え制御回路４７は、ＣＰＵ４１，４２のいずれか一方からバス要求信号を入力した際、他方からのバス要求信号が無いことを確認した上で、バス要求信号を出力した側のＣＰＵをユニットポートに接続するようにバス切替え回路５３の切替えを変更する。
【００４１】
また、ＣＰＵ４１，４２は、相互の状態を確認可能なトラッキングケーブル４３により接続されており、待機系のＣＰＵは、制御系のＣＰＵが異常となった際、ＣＰＵ二重化用増設ベースユニット５２のバス切替え制御回路４７にバス要求信号を出力するとともに、自らが制御系となり異常となったＣＰＵの後を引き継いでユニットポートに接続されたユニットの制御をする。
【００４２】
そしてさらに、ＣＰＵ二重化用増設ベースユニット５２は、異常経路確認用レジスタ５７を有しており、バス切替え回路５３は、第１のＣＰＵ４１および第２のＣＰＵ４２のいずれか一方をユニットポートに接続するとき他方を異常経路確認用レジスタ５７に接続する。
【００４３】
これにより、制御系ＣＰＵから入出力ユニット５５へのアクセスと並行して待機系ＣＰＵから異常経路確認用レジスタ５７にアクセスして経路に異常がないかをチェックすることが出来る。このため、待機系ＣＰＵと増設ベースユニットをプリント基板のパターンなどで固定的に接続しておく必要はなく、ケーブルで接続することが出来る。制御系ＣＰＵと増設ベースユニットの接続は、制御系ＣＰＵから入出力ユニットにアクセスすること自体で保証されているため、制御系ＣＰＵと増設ベースユニットもケーブルで接続することが出来る。このため、図１に示すような、基本ベースユニットごとに二重化したＣＰＵと、入出力ユニットを装着した増設ベースユニットをケーブルによりバス接続した二重化システムの信頼性を向上させることが出来る。
【００４４】
実施の形態３．
図３はこの発明の実施の形態３に係るＣＰＵ二重化システムであるプログラマブルコントローラの主要構成要素の接続状態を示すブロック図である。なお、図３は図２と同様に主要構成要素の接続状態を示すものであり、ＣＰＵ６１，６２は実際には、実施の形態１の基本ベースユニット１，６と概略同様なユニットに搭載されているものとする。また、ＣＰＵ二重化用増設ベースユニット７５は、実施の形態１のＣＰＵ二重化用増設ベースユニット２４と概略同様なユニット構造をなし、入出力ユニット７３はユニット７５に設けられたスロットに装填されているものとする。また、ＣＰＵ６１，６２とＣＰＵ二重化用増設ベースユニット７５との間に設けられる信号線およびバスを含むケーブルは、ＣＰＵポートに接続されているものとする。図中二重線はバスを示し、図中実線は信号線をしめしている。
【００４５】
図３において、第１のＣＰＵ６１と第２のＣＰＵ６２とは、相互の状態を確認可能な確認手段であるトラッキングケーブル６３を介して接続され、ＣＰＵの二重化を実現している。第１のＣＰＵ６１は入出力ユニットへのアクセスに使用するバス６４、アクセス要求を示すアクセス要求信号６５、アクセスが許可されたことを受け取るためのアクセス許可信号６６を含むケーブルでＣＰＵ二重化用増設ベースユニット７５に接続されている。第２のＣＰＵ６２も同様に、入出力ユニットへのアクセスに使用するバス７０、アクセス要求を示すアクセス要求信号６８、アクセスが許可されたことを受け取るためのアクセス許可信号６９を含むケーブルでＣＰＵ二重化用増設ベースユニット７５に接続されている。ＣＰＵ二重化用増設ベースユニット７５には、二つのＣＰＵからのアクセス要求を受け付けて、アクセス許可を返す調停機能、及び二つのバスからのアクセスを制御してＣＰＵと入出力ユニット間のアクセスを確立する制御機能を持つアクセス調停回路６７が含まれている。
【００４６】
このように構成されたプログラマブルコントローラのＣＰＵ二重化システムにおける動作は以下のようになる。第１のＣＰＵ６１及び第２のＣＰＵ６２は、制御系・待機系に関係なく、アクセス要求信号６５及びアクセス要求信号６８によりアクセス調停回路６７に対してアクセス要求を出す。
【００４７】
アクセス調停回路６７は、第１のＣＰＵ６１にアクセスを許可する場合はアクセス許可信号６６を有意、アクセス許可信号６９を無意にすることにより、調停結果をＣＰＵ６１及びＣＰＵ６２に通知する。アクセス調停結果を受けて許可を受けた方のバスが切替器であるバス選択回路７１により選択されるので、アクセス許可を受けたＣＰＵ６１は入出力ユニット７３又は異常経路確認用レジスタ７４にアクセスすることが出来る。
【００４８】
反対に、アクセス調停回路６７は、第２のＣＰＵ６２にアクセスを許可する場合はアクセス許可信号６９を有意、アクセス許可信号６６を無意にすることにより、調停結果をＣＰＵ６１及びＣＰＵ６２に通知する。アクセス調停結果を受けて許可を受けた方のバスがバス選択回路７１により選択されるので、アクセス許可を受けたＣＰＵ６２は入出力ユニット７３又は異常経路確認用レジスタ７４にアクセスすることが出来る。
【００４９】
上述のようにして、制御系のＣＰＵから入出力ユニット７３へのアクセス、及び待機系のＣＰＵから異常経路確認用７４へのアクセスが可能となる。制御系ＣＰＵから入出力ユニット７３へのアクセスが可能となることにより、制御系のＣＰＵは入力ユニットからのデータ入力・ＣＰＵでの演算・出力ユニットへのデータ出力といった制御を行う。異常経路確認用７４は、待機系ＣＰＵからリード／ライト可能なポートである。ＣＰＵがライトしたデータをリードバックして照合を行うことで、待機系ＣＰＵから異常経路確認用７４に至るまでの経路に異常がないかをチェックすることが出来る。例えば、図２においてＣＰＵ２が待機系であった場合にケーブル１０が抜けていればチェックの結果、異常となる。
【００５０】
以上のように、この実施の形態３のＣＰＵ二重化システムにおいては、ＣＰＵ二重化用増設ベースユニット７５は、第１、第２のＣＰＵ６１、６２との接続の調停をするアクセス調停回路６７を有しており、このアクセス調停回路６７は、第１、第２のＣＰＵ６１、６２からのアクセス要求信号出力状況に基づいて、いずれか一方のＣＰＵがユニットポートに接続するようにバス選択回路７１の切換えを変更するとともに、その旨を第１、第２のＣＰＵ６１、６２に通知する。
【００５１】
そして、第１のＣＰＵ６１と第２のＣＰＵ６２とは、相互の状態を確認可能なトラッキングケーブル６３により接続されており、待機系のＣＰＵは、制御系のＣＰＵが異常となった際、ＣＰＵ二重化用増設ベースユニット７５のアクセス調停回路６７にアクセス要求信号を出力するとともに、自らが制御系となり異常となったＣＰＵの後を引き継いでユニットポートに接続されたユニットの制御をする。
【００５２】
そしてさらに、ＣＰＵ二重化用増設ベースユニット７５は、異常経路確認用レジスタ７４を有しており、切替器としてのバス選択回路７１は、第１のＣＰＵ６１および第２のＣＰＵ６２のいずれか一方をユニットポートに接続するとき他方を異常経路確認用レジスタ７４に接続する。
【００５３】
これにより、制御系ＣＰＵから入出力ユニット７３へのアクセスと待機系ＣＰＵから異常経路確認用レジスタ７４にアクセスすることによる経路異常のチェックを並行してではないが調停して実施することが出来る。このため、待機系ＣＰＵと増設ベースユニットをプリント基板のパターンなどで固定的に接続しておく必要はなく、ケーブルで接続することが出来る。制御系ＣＰＵと増設ベースユニットの接続は、制御系ＣＰＵから入出力ユニットにアクセスすること自体で保証されているため、制御系ＣＰＵと増設ベースユニットもケーブルで接続することが出来る。このため、図１に示すような、基本ベースユニットごとに二重化したＣＰＵと、入出力ユニットを装着した増設ベースユニットをケーブルによりバス接続した二重化システムの信頼性を向上させることが出来る。
【００５４】
実施の形態４．
図４はこの発明の実施の形態４に係るＣＰＵ二重化システムであるプログラマブルコントローラの主要構成要素の接続状態を示すブロック図である。なお、図４は図２や図３と同様に主要構成要素の接続状態を示すものであり、ＣＰＵ８１，８２は実際には、実施の形態１の基本ベースユニット１，６と概略同様なユニットに搭載されているものとする。また、ＣＰＵ二重化用増設ベースユニット９９は、実施の形態１のＣＰＵ二重化用増設ベースユニット２４と概略同様なユニット構造をなし、入出力ユニット９４はユニット９９に設けられたスロットに装填されているものとする。また、ＣＰＵ８１，８２とＣＰＵ二重化用増設ベースユニット９９との間に設けられる信号線およびバスを含むケーブルは、ＣＰＵポートに接続されているものとする。図中二重線はバスを示し、図中実線は信号線を示している。
【００５５】
図４において、第１のＣＰＵ８１は、第２のＣＰＵ８２とトラッキングケーブル８３を介して接続され、ＣＰＵの二重化を実現している。さらに第１のＣＰＵ８１は入出力ユニットへのアクセスに使用するバス８４、ＣＰＵで異常が発生していることを示す異常通知信号８５、制御系であることを示すバス要求信号８６を含むケーブルでＣＰＵ二重化用増設ベースユニット９９に接続されている。第２のＣＰＵ８２も同様に、入出力ユニットへのアクセスに使用するバス９０、ＣＰＵで異常が発生していることを示す異常通知信号８９、制御系であることを示すバス要求信号８８を含むケーブルでＣＰＵ二重化用増設ベースユニット９９に接続されている。
【００５６】
ＣＰＵ二重化用増設ベースユニット９９には、二つのＣＰＵから接続すべきバスを決定するバス切替え制御回路８７、制御系のバスを入出力ユニット９４及び異常経路確認用レジスタ９７にアクセス可能なバス９３に接続する切替器としてのバス切替え回路９２が含まれている。また、ＣＰＵ８１とＣＰＵ二重化用増設ベースユニット９９が接続されていることを確認することを目的としたケーブル抜け検出回路９１、及びＣＰＵ８２とＣＰＵ二重化用増設ベースユニット９９が接続されていることを確認することを目的としたケーブル抜け検出回路９５を備えている。ケーブル抜け検出の結果は異常経路確認用レジスタ９７に格納される。
【００５７】
このように構成されたプログラマブルコントローラのＣＰＵ二重化システムにおける動作は以下のようになる。ＣＰＵ８１とＣＰＵ８２は電源立ち上げ後などの初期化時にトラッキングケーブル８３を介して通信を行ない、どちらが制御系でどちらが待機系になるかを決定する。
【００５８】
ＣＰＵ８１が制御系となった場合は、ＣＰＵ８１がバス要求信号８６を有意にすることにより、入出力ユニットへのアクセスを要求する。バス切替え制御回路８７は、ＣＰＵ８１からの異常通知信号８５が無意（異常発生なし）、ＣＰＵ８１からのバス要求信号８６が有意、ＣＰＵ８２からのバス要求信号８８が無意であることを認識すると制御信号を介してバス切替え回路９２に指示を出す。指示を受けたバス切替え回路は、制御系であるＣＰＵ８１のバス８４を入出力ユニット９４及び異常経路確認用レジスタ９７にアクセス可能なバス９３に接続する。
【００５９】
反対に、ＣＰＵ８２が制御系となった場合は、ＣＰＵ８２がバス要求信号８８を有意にすることにより、入出力ユニットへのアクセスを要求する。バス切替え制御回路８７は、ＣＰＵ８２からの異常通知信号８９が無意(異常発生なし)、ＣＰＵ２からのバス要求信号８８が有意、ＣＰＵ８１からのバス要求信号８６が無意であることを認識すると制御信号を介してバス切替え回路８７に指示を出す。指示を受けたバス切替え回路は、制御系であるＣＰＵ８２のバス９０を入出力ユニット９４及び異常経路確認用レジスタ９７にアクセス可能なバス９３に接続する。
【００６０】
ＣＰＵ８１が制御系の時に異常が発生した場合は、トラッキングケーブル８３を介してＣＰＵ８２に異常が伝えられるとともに、ＣＰＵ８１からの異常通知信号８５が有意となる。ＣＰＵ８１の異常を認識したＣＰＵ８２は自ら制御系となり、バス要求信号８８を有意にする。バス切替え制御回路８７は、ＣＰＵ８２からの異常通知信号８９が無意(異常発生なし)、ＣＰＵ８２からのバス要求信号８８が有意、ＣＰＵ８１からの異常通知信号８５が有意であることを認識すると制御信号を介してバス切替え回路９２に指示を出す。指示を受けたバス切替え回路は、制御系であるＣＰＵ８２のバス９０を入出力ユニット９４及び異常経路確認用レジスタ９７にアクセス可能なバス９３に接続する。
【００６１】
ＣＰＵ８１が待機系の時に異常が発生した場合は、トラッキングケーブル８３を介してＣＰＵ８２に異常が伝えられるとともに、ＣＰＵ８１からの異常通知信号８５が有意となるが、バスの切替えは発生せず、ＣＰＵ８２による制御が継続される。
【００６２】
ＣＰＵ８２が制御系の時に異常が発生した場合は、トラッキングケーブル８３を介してＣＰＵ８１に異常が伝えられるとともに、ＣＰＵ８２からの異常通知信号８９が有意となる。ＣＰＵ８２の異常を認識したＣＰＵ８１は自ら制御系となり、バス要求信号８６を有意にする。バス切替え制御回路８７は、ＣＰＵ８１からの異常通知信号８５が無意(異常発生なし)、ＣＰＵ８１からのバス要求信号８６が有意、ＣＰＵ８２からの異常通知信号８９が有意であることを認識すると制御信号を介してバス切替え回路９２に指示を出す。指示を受けたバス切替え回路は、制御系であるＣＰＵ８１のバス８４を入出力ユニット９４及び異常経路確認用レジスタ９７にアクセス可能なバス９３に接続する。
【００６３】
ＣＰＵ８２が待機系の時に異常が発生した場合は、トラッキングケーブル８３を介してＣＰＵ８１に異常が伝えられるとともに、ＣＰＵ８２からの異常通知信号８９が有意となるが、バスの切替えは発生せず、ＣＰＵ８１による制御が継続される。
【００６４】
上述のようにして、制御系のＣＰＵから入出力ユニット９４へのアクセス及び異常経路確認用レジスタ９７へのアクセスが可能となる。制御系ＣＰＵから入出力ユニット９４へのアクセスが可能となることにより、制御系のＣＰＵは入力ユニットからのデータ入力・ＣＰＵでの演算・出力ユニットへのデータ出力といった制御を行う。異常経路確認用レジスタ９７には、ケーブル抜けチェック回路９１及び９５の検出結果が格納されている。制御系ＣＰＵが異常経路確認用レジスタ９７の内容を読み出すことにより、ケーブル抜け有無を確認することが出来る。
【００６５】
以上のように、この実施の形態４のＣＰＵ二重化システムにおいては、ＣＰＵ二重化用増設ベースユニット９９は、ＣＰＵポート毎に設けられ、このＣＰＵポートに接続されたケーブルが外れたことを検出するケーブル外れチェック回路９１、９５をさらに有し、このケーブル外れチェック回路９１、９５は、ケーブルが外れたことを検出した際、この旨を異常経路確認用レジスタ９７に記録する。
【００６６】
これにより、制御系ＣＰＵから異常経路確認用レジスタ９７にアクセスして待機系ＣＰＵのケーブル抜けがないかをチェックすることが出来る。このため、待機系ＣＰＵと増設ベースユニットをプリント基板のパターンなどで固定的に接続しておく必要はなく、ケーブルにより接続することが出来る。制御系ＣＰＵと増設ベースユニットの接続は、制御系ＣＰＵから入出力ユニットにアクセスすること自体で保証されているため、制御系ＣＰＵと増設ベースユニットもケーブルにより接続することが出来る。このため、図１に示すような、基本ベースユニットごとに二重化したＣＰＵと、入出力ユニットを装着した増設ベースユニットをケーブルによりバス接続した二重化システムの信頼性を向上させることが出来る。
【産業上の利用可能性】
【００６７】
この発明に係るプログラマブルコントローラは、特に高い信頼性が必要なプログラマブルコントローラとして用いられるのに適している。
【図面の簡単な説明】
【００６８】
【図１】この発明の実施の形態１に係るＣＰＵ二重化システムの接続状態を示す模式図である。
【図２】この発明の実施の形態２に係るＣＰＵ二重化システムの接続状態を示す模式図である。
【図３】この発明の実施の形態３に係るＣＰＵ二重化システムの接続状態を示す模式図である。
【図４】この発明の実施の形態４に係るＣＰＵ二重化システムの接続状態を示す模式図である。
【図５】従来のプログラマブルコントローラの接続状態を示す模式図である。
【図６】従来のＣＰＵ二重化プログラマブルコントローラの接続状態を示す模式図である。
【符号の説明】
【００６９】
１  基本ベースユニット
２，１２，１３，１４  コネクタ
４，４１，６１，８１  第１のＣＰＵ
５，４３，６３，８３  トラッキングケーブル（確認手段）
６  基本ベースユニット
７，２６，２７  コネクタ
９，４２，６２，８２  第２のＣＰＵ
１０，１１，２５  ケーブル
１６〜２３，２９〜３６  入出力ユニット等を装着するユニット装着用スロット
２４，５２，７５，９９  ＣＰＵ二重化用増設ベースユニット
３７  増設ベースユニット
４５，８５  第１のＣＰＵからの異常通知信号
４６，８６  第１のＣＰＵからのバス要求信号
４７，８７  バス切替え制御回路
４８，８８  第２のＣＰＵからのバス要求信号
４９，８９  第２のＣＰＵからの異常通知信号
５１  バス切替え制御回路からバス切替え回路への指示
５３，９２  バス切替え回路（切替器）
５５，７３，９４  入出力ユニット
５７，７４，９７  レジスタ（異常経路確認用レジスタ）
６５  第１のＣＰＵからのアクセス要求信号
６６  第１のＣＰＵへのアクセス許可信号
６７  アクセス調停回路
６８  第２のＣＰＵからのアクセス要求信号
６９  第２のＣＰＵへのアクセス許可信号
７１  バス選択回路（切替器）
９１，９５  ケーブル抜けチェック回路
９６，９８  ケーブル抜けチェック結果通知信号
【図１】
0004425853.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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