(57)【特許請求の範囲】
【請求項１】
外部アクセス信号を受けるための複数の第１端子と、
データ入出力のための第２端子と、
第１キャパシタと第１ＭＩＳＦＥＴをそれぞれに持つ複数の第１メモリセルを含む第１メモリと、前記第１メモリに対する第１アクセス信号を受けるための複数の第１ノードとを含む第１チップと、
交差結合された２つのインバータをそれぞれに持つ複数の第２メモリセルを含む第２メモリと、前記第２メモリに対する第２アクセス信号を受けるための複数の第２ノードと、前記複数の第１ノードに結合され前記第１チップに対する前記第１アクセス信号を供給するための複数の第３ノードと、前記第２及び第３ノードに結合され前記外部アクセス信号を受けて前記第１及び第２アクセス信号を形成するアクセスコントローラを含む第２チップとを備え、
前記アクセスコントローラは、前記複数の第１端子を介してＮビットの連続する３つ以上のデータを読み出すべき前記外部アクセス信号を受けた際に、前記Ｎビットのうち前半のＮ１ビットを前記第２メモリから読み出すための前記第２アクセス信号を前記第２メモリに供給するとともに前記Ｎビットのうち後半のＮ２ビットを前記第１メモリから読み出すための前記第１アクセス信号を前記第１メモリに供給し、前記Ｎ１ビットと前記Ｎ２ビットの順番で連続して前記第２端子から読み出しデータを出力させる半導体装置。
【請求項２】
請求の範囲第１項において、前記外部アクセス信号は、クロックに同期してコマンドとアドレスが供給される同期型ＳＲＡＭのインターフェースを持ち、前記Ｎビットの連続する３つ以上のデータはバースト長に対応している半導体装置。
【請求項３】
請求の範囲第１項において、前記第１チップは同期型ＤＲＡＭであり、前記第２メモリはＳＲＡＭである半導体装置。
【請求項４】
請求の範囲第１項において、
前記半導体装置は、前記第１及び第２チップが内部に含まれる封止体をさらに有し、
前記複数の第１端子及び前記第２端子は前記封止体の外部に対して電気的接続をするため電極となる半導体装置。
【請求項５】
請求の範囲第２項において、前記封止体は基板を含み、
前記第１及び第２チップは前記第１主面に搭載され、
前記基板の前記第１主面は封止物で覆われ、
前記複数の第１端子と前記第２端子は前記基板の前記第１主面に対して対向する側に設けられた第２主面に形成される半導体装置。
【請求項６】
請求の範囲第４項において、前記第１及び第２チップは樹脂により封止される半導体装置。
【請求項７】
外部アクセス信号を受けるための複数の第１端子と、
データ入出力のための第２端子と、
第１の読み出し時間を持つ複数の第１メモリセルを含む第１メモリと、前記第１メモリに対する第１アクセス信号を受けるための複数の第１ノードとを含む第１チップと、
前記第１の読み出し時間を持つ複数の第２メモリセルを含む第２メモリと、前記第２メモリに対する第２アクセス信号を受けるための複数の第２ノードとを含む第２チップと、
前記第１の読み出し時間よりも短い第２読み出し時間を持つ複数の第３メモリセルを含む第３メモリと、前記第３メモリに対する第３アクセス信号を受ける複数の第３ノードと、前記複数の第１ノードに結合され前記第１チップに対する前記第１アクセス信号を供給するための複数の第４ノードと、前記複数の第２ノードに結合され前記第２チップに対する前記第２アクセス信号を供給するための複数の第５ノードと、前記第３から第５ノードに結合され前記外部アクセス信号を受けて前記第１から第３アクセス信号を形成するアクセスコントローラを含む第３チップとを備え、
前記アクセスコントローラは、前記複数の第１端子を介してＮビットの連続するデータを読み出べき前記外部アクセス信号を受けた際に、前記Ｎビットのうち前半のＮ１ビットを前記第３メモリから読み出すための前記第３アクセス信号を前記第３メモリに供給するとともに前記Ｎビットのうち後半のＮ２ビットを前記第１または第２メモリのいずれか一方から読み出すため前記第１または第２アクセス信号を前記第１または第２メモリの一方に出力し、前記Ｎ１ビットと前記Ｎ２ビットの順番で連続して前記第２端子から読み出しデータを出力させる半導体装置。
【請求項８】
請求の範囲第７項において、前記アクセスコントローラは、第１期間において前記外部アクセス信号を受けた場合には前記第１メモリに対してアクセスを行うよう前記第１アクセス信号を出力し、第２期間において前記外部メモリアクセス信号を受けた場合には前記第２メモリに対してアクセスを行うよう前記第２アクセス信号を出力する半導体装置。
【請求項９】
請求の範囲第８項において、
前記アクセスコントローラは、前記第１期間において、前記外部アクセス信号に対応して前記第１メモリに対する読み出しまたは書込コマンド信号を前記第１アクセス信号として出力可能とされるともに、前記第２メモリに対するリフレッシュを行うためのリフレッシュコマンド信号を前記第２アクセス信号として出力可能とされ、
前記アクセスコントローラは、前記第２期間において、前記外部アクセス信号に対応して前記第２メモリに対する読み出しまたは書込コマンド信号を前記第２アクセス信号として出力可能とされるともに、前記第１メモリに対するリフレッシュを行うためのリフレッシュコマンド信号を前記第１アクセス信号として出力可能とされる半導体装置。
【請求項１０】
請求の範囲第７項において、前記第１メモリと前記第２メモリとは同じ情報を重複して記憶する期間を有する半導体装置。
【請求項１１】
請求の範囲第７項において、前記半導体装置は、前記第１メモリに対する読出し／書込み許容期間であるとともに前記第２メモリに対するリフレッシュ期間となる前記第１期間と、前記第１メモリに対するリフレッシュ期間となるとともに前記第２メモリに対する読出し／書込み許容期間である前記第２期間とを交互に繰り返す半導体装置。
【請求項１２】
請求の範囲第７項において、前記第１及び第２チップのそれぞれはＤＲＡＭメモリチップであり、前記外部アクセス信号は、クロックに同期してコマンドとアドレスが供給される同期型ＳＲＡＭのインターフェースを持つ半導体装置。
【請求項１３】
請求の範囲第７項において、
前記半導体装置は、前記第１、第２、及び第３チップが内部に含まれる封止体をさらに有し、
前記複数の第１端子及び前記第２端子は前記封止体の外部に対して電気的接続をするため電極となる半導体装置。
【請求項１４】
請求の範囲第１３項において、前記封止体は基板を含み、
前記前記第１、第２、及び第３チップは前記第１主面に搭載され、
前記基板の前記第１主面は封止物で覆われ、
前記第１端子と前記第２端子は前記基板の前記第１主面に対して対向する側に設けられた第２主面に形成される半導体装置。
【請求項１５】
第１ＤＲＡＭチップと、
第２ＤＲＡＭチップと、
ＳＲＡＭメモリアレイと、前記第１ＤＲＡＭチップに対する第１アクセス信号を供給する複数の第１ノード、前記第２ＤＲＡＭチップに対する第２アクセス信号を供給する複数の第２ノード、前記ＳＲＡＭメモリアレイに対する第３アクセス信号を供給する複数の第３ノード、外部アクセス信号を受けるための複数の第４ノードを有するアクセスコントローラとを含むチップと、
前記アクセスコントローラは、Ｎビットの連続するデータのアクセスを指示する外部アクセス信号を受けた際に、前記Ｎビットのうち前半のＮ１ビットを前記ＳＲＡＭアレイに対してアクセスするための前記第３アクセス信号を前記ＳＲＡＭアレイに供給するとともに前記Ｎビットのうち後半のＮ２ビットを前記第１または第２ＤＲＡＭチップのいずれか一方に対してアクセスするため前記第１または第２アクセス信号を前記第１または第２ＤＲＡＭチップの一方に出力し、前記Ｎ１ビットと前記Ｎ２ビットの順番で連続してアクセスさせるメモリモジュール。
【請求項１６】
請求の範囲第１５項において、前記メモリモジュールは、前記第１及び第２ＤＲＡＭチップ及び前記ＳＲＡＭメモリアレイに対するアクセス制御するための信号が前記アクセスコントローラのへの制御信号として供給される複数の第１電極と、前記第１及び第２ＤＲＡＭチップ及び前記ＳＲＡＭメモリアレイに対するデータの入出力のための複数の第２電極とを更に含むメモリモジュール。
【請求項１７】
請求の範囲第１５項において、前記メモリモジュールの外部から前記第１ＤＲＡＭチップ及び第２ＤＲＡＭチップに対するアクセスはＳＲＡＭインタフェースで行われ、前記メモリモジュールの外部からはアクセスにおいては、前記第１及び第２ＤＲＡＭチップに対するリフレッシュによって生ずるビジー期間は生じないメモリモジュール。
【請求項１８】
請求の範囲第１５項において、前記第１メモリと前記第２メモリとは重複したアドレス空間を持ち同じ情報を重複して記憶する期間を有するメモリモジュール。
【発明の詳細な説明】
技術分野
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番号をもってすることとする。［文献１］：特開平３−３１９４６号公報、［文献２］：特開平８−１９４６４３号公報、［文献３］：特開平１１−１７６１５２号公報、［文献４］：特開平１０−１１３４８号公報、［文献５］：特８−２８８４５３号公報。
［文献１］には、アクセス速度の高速なメモリ素子で構成したメモリバンクとアクセス速度の低速なメモリ素子で構成したメモリバンクを用いて、バースト転送の最初にアクセスされるメモリバンクに高速なメモリ素子を用いたメモリバンクを用いる方法について記載される。
［文献２］には、バースト転送時に転送順が速いデータを格納する高速メモリと転送順が遅いデータを格納する低速メモリを用いてバースト転送を高速化するメモリ制御方式について記載される。
［文献３］には、小容量で高速に動作するメモリバンクと大容量メモリバンクとを用いて初期データの読み出しを小容量メモリバンクから行う事によって、初期データ読み出しまでの待ち時間を低減するＤＲＡＭについて記載される。
［文献４］には、２つのＤＲＡＭブロックを有し、同じデータを２重化して記憶し、２つのＤＲＡＭブロック間でリフレッシュタイミングをずらし、外部からのアクセスとＤＲＡＭのリフレッシュの衝突を回避する技術が記載される。この制御はＤＲＡＭコントローラによって行われるが、このＤＲＡＭコントローラは２つのＤＲＡＭブロックに対して物理的に各々独立したアドレス信号や制御信号が発する。
［文献５］には、複数の半導体チップを１つの半導体パッケージ中に収納または封止するマルチチップ方式の半導体装置についいて記載される。複数の半導体チップとしてはマイクロプロセッサチップとメモリチップ（ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ）が例となると記載される。
本願発明者等は、本願に先立ってＤＲＡＭの高速化とネットワーク機器向けの高速ＳＲＡＭの大容量化について検討を行った。パソコン等で一般に用いられているＤＲＡＭは記憶容量の大容量化が進んでおり、低コストで大容量のメモリシステムを実現するには好適なデバイスである。また、一度にまとまったデータをアクセスする場合にはバースト転送によって高いデータ転送レートが実現出来る。しかしながら、アクセスが開始されてから最初のデータ入出力までのいわゆるファーストアクセスには時間がかかり、高速なレスポンスが要求される用途にはあまり使用されてこなかった。
高速なレスポンスが必要とされる用途の代表的な例にネットワーク機器がある。パケット単位に区切られた多数のデータをレスポンス良く転送する為に、これまではファーストアクセスの高速なＳＲＡＭが使用されてきた。一方、近年のネットワーク機器の性能向上につれて、ＳＲＡＭの大容量化が強く望まれてきた。しかし、高速なファーストアクセスを維持しながら記憶容量の大容量化を行う事は困難である。
そこで本願発明の目的の一つは、ファーストアクセスが高速で且つ記憶容量の大きなメモリの実現にある。
発明の開示
本発明の代表的な手段を例示すれば以下の通りである。スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）と、２つのダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）と、アクセスコントローラを一つの封止体又は実装基板上に実装し、封止体又は実装基板に半導体チップとの配線を行うための電極と封止体又は実装基板と外部との接続を行うための電極を設ける。
アクセスコントローラはバースト転送を行なう場合にバーストの前半に読み出されるデータをＳＲＡＭから読み出し、後半に読み出されるデータをＤＲＡＭから読み出すようにメモリアクセスを制御する。
また、半導体装置外からＤＲＡＭのリフレッシュを隠蔽するために、アクセスコントローラにＤＲＡＭへのメモリアクセスを制御させる。前記アクセスコントローラによって第１の期間にメモリアクセスが行われた場合には第１のＤＲＡＭへアクセスを行い第２の期間にメモリアクセスが行われた場合には第２のＤＲＡＭへアクセスを行うとよい。
前記第１期間では、前記ＤＲＡＭに対する読み出し／書き込みコマンドは前記第１のＤＲＡＭに対して実行し、前記第２のＤＲＡＭはリフレッシュを優先して実行する。また、前記第２期間において、前記ＤＲＡＭに対する読み出し／書き込みコマンドは前記第２のＤＲＡＭに対して実行するとともに、前記第１のＤＲＡＭにはリフレッシュを優先して実行すると良い。
発明を実施するための最良の形態
以下、本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
＜実施例１＞
図１は本発明を適用した半導体集積回路装置の一例であるメモリモジュールの第一の実施例を示したものである。本メモリモジュールは２つのチップによって構成されている。以下に夫々のチップについて説明する。
まず、ＣＨＩＰ１（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）にはスタティックランダムアクセスメモリ（ＳＲＡＭ）と制御回路（ＣＴＬ＿ＬＯＧＩＣ）が集積されている。制御回路はＣＨＩＰ１に集積されたＳＲＡＭとＣＨＩＰ２（ＤＲＡＭ１）の制御を行う。ＣＨＩＰ２（ＤＲＡＭ１）はダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。ＤＲＡＭは内部構成やインターフェイスの違いからＥＤＯ、ＳＤＲＡＭ、ＤＤＲ等様々な種類がある。本実施例では最も代表的なクロックに同期したコマンドにより読出し／書込みを行うダイナミックランダムアクセスメモリであるＳＤＲＡＭを例に説明する。
このメモリモジュールには外部からクロック（ＣＬＫ）、アドレス（Ａ０〜Ａ２０）とコマンド信号（／ＣＳ，／ＯＥ，／ＷＥ）が入力される。これらはいわゆる外部からのアクセス信号なので、外部アクセス信号と呼ぶことができる。
電源はＳ−ＶＣＣ，Ｓ−ＶＳＳ，Ｓ−ＶＣＣＱ，Ｓ−ＶＳＳＱ，Ｄ１−ＶＣＣ，Ｄ１−ＶＳＳ，Ｄ１−ＶＣＣＱ，Ｄ１−ＶＳＳＱを通して供給され、データの入出力にはＩ／Ｏ０〜Ｉ／Ｏ１５が用いられ、ＣＨＩＰ２（ＤＲＡＭ１）とＣＨＩＰ１（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）に共通して接続される。また、動作状況に応じてウェイト信号（ＷＡＩＴ）を出力する。
ＣＨＩＰ１はＣＨＩＰ２の動作に必要となるアドレス（Ｄ１−Ａ０〜Ｄ１−Ａ１１）、コマンド（Ｄ１−ＣＫＥ，Ｄ１−／ＣＳ，Ｄ１−／ＷＥ，Ｄ１−／ＲＡＳ，Ｄ１−／ＣＡＳ，Ｄ１−ＤＱＭＵ／ＤＱＭＬ）を供給する。このメモリモジュールと外部との入出力ノードにはＤＲＡＭインタフェース用の信号端子を直接見えなくしているところが特徴の一つである。
ここで各コマンド信号について簡単に説明する。ＣＨＩＰ１に入力される／ＣＳはチップイネーブル信号、／ＯＥはアウトプットイネーブル信号、／ＷＥはライトイネーブル信号である。ＷＡＩＴはレスポンスが遅れる場合に出力されるウェイト信号である。本メモリモジュールはこれらのコマンド信号、アドレス線（Ａ０〜Ａ２０）とデータ入出力線（Ｉ／Ｏ０〜Ｉ／Ｏ１５）を用いてＳＲＡＭとＤＲＡＭへアクセスすることが出来る。本メモリモジュールへのアクセスはいわゆる同期式ＳＲＡＭインターフェイス方式によって行われる。
ＳＲＡＭへのアクセスとＤＲＡＭへのアクセスは入力されるアドレスの値によって区別される。入力されたアドレスの値によって制御回路（ＣＴＬ＿ＬＯＧＩＣ）がアクセス先を判定する。ＳＲＡＭへのアクセスとなるアドレスの範囲とＤＲＡＭへのアクセスとなるアドレスの範囲は制御回路（ＣＴＬ＿ＬＯＧＩＣ）に設けられたレジスタ（ＲＥＧ）にあらかじめ値を設定しておくことによって決められる。
ＤＲＡＭへアクセスする場合に必要なアドレス信号やコマンド信号類は制御回路（ＣＴＬ＿ＬＯＧＩＣ）が生成してＤＲＡＭへ印加する。また、ＤＲＡＭには電源投入後に初期化を行う必要があるが、ＤＲＡＭの初期化に必要な信号生成やタイミング制御も制御回路（ＣＴＬ＿ＬＯＧＩＣ）が行う。
ＤＲＡＭのリフレッシュを行う場合には制御回路（ＣＴＬ＿ＬＯＧＩＣ）が定期的にバンクアクティブコマンドを投入して行うことが出来る。一般にＤＲＡＭのリフレッシュ特性は高温時に悪化するが、制御回路（ＣＴＬ＿ＬＯＧＩＣ）に温度計を設けて高温時にバンクアクティブコマンドの投入間隔を狭めることによってＤＲＡＭをより広い温度範囲で使用することが出来る。
連続したデータを一度のアクセスで扱ういわゆるバーストアクセスにおいて、アクセスを開始してから先頭のデータが出力されるまでの時間を短縮したい場合にはアクセスをＳＲＡＭの領域から開始すれば良い。すなわち、バーストアクセスの前半をＳＲＡＭに対して行い、バーストアクセスの後半をＤＲＡＭに対して行う様にアドレスを割り付けることによってバーストアクセスをＳＲＡＭ領域からスタートさせてアクセスを開始してから先頭のデータが出力されるまでの時間を短縮する事が出来る。
外部から行われたアクセスがＤＲＡＭのリフレッシュタイミングと重なった場合や、バーストアクセスの開始がＤＲＡＭから行われた場合は本メモリモジュールのレスポンスが遅れてしまう。これらの場合にはメモリモジュールがウェイト信号を出力し、動作の遅れを外部に知らせることが出来る。
以上説明した実施例によれば、同期式ＳＲＡＭインターフェイス方式を踏襲しながら安価な汎用ＤＲＡＭを用いた大容量メモリモジュールが実現出来る。本発明によるメモリモジュールではモジュール内部で実行されるリフレッシュの間隔を温度によって変えることによってＤＲＡＭの使用温度範囲を広げることが可能となり、使用温度範囲の広い大容量メモリモジュールが実現できる。
また、バーストアクセスを行う場合にバーストアクセスの前半をＳＲＡＭが担当し、バーストアクセスの後半をＤＲＡＭが担当する事によって、ファーストアクセスの高速な大容量メモリモジュールを実現することが出来る。
本発明の別の目的はデータ保持電流の少ないメモリモジュールを実現することである。この目的のために、特に低温時にはモジュール内部で実行されるリフレッシュ間隔を伸ばす事によって、データ保持電流を削減することが出来る。
図２はＣＨＩＰ１（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）を示したものである。ＣＨＩＰ１（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）はＳＲＡＭと制御回路（ＣＴＬ＿ＬＯＧＩＣ）から構成されており、集積されるＳＲＡＭは従来から一般的に使用されている同期式ＳＲＡＭである。制御回路（ＣＴＬ＿ＬＯＧＩＣ）はＣＨＩＰ１のＳＲＡＭ以外の部分で、図２では破線に囲まれた領域として示されており、Ａ＿ＣＯＮＴ、ＩＮＴ、ＴＭＰ、ＲＣ、ＣＯＭ＿ＧＥＮによって構成される。以下で各回路ブロックの動作を説明する。
アクセスコントローラ（Ａ＿ＣＯＮＴ）（またはメモリコントローラ）は内蔵するレジスタ（ＲＥＧ）に設定された値に従って外部より入力されたアドレスを変換し、アクセスを行うメモリを選択する。ＳＲＡＭが選択された場合にはＳＲＡＭへアドレス（Ｓ−ＡＤＤ）とコマンド信号（Ｓ−／ＣＳ，Ｓ−／ＷＥ，Ｓ−／ＯＥ）が送られ、ＳＲＡＭへのアクセスが開始される。また、ＤＲＡＭが選択された場合にはＤＲＡＭ用のアドレス（Ｄ１−Ａ０〜Ｄ１−Ａ１１）が生成され、コマンド信号（Ｄ１−ＣＫＥ，Ｄ１−／ＣＳ，Ｄ１−／ＲＡＳ，Ｄ１−／ＣＡＳ，Ｄ１−／ＷＥ，Ｄ１−ＤＱＭＵ／ＤＱＭＬ）と共にＤＲＡＭに送られてアクセスが開始される。この他、アクセスコントローラ（Ａ＿ＣＯＮＴ）はＤＲＡＭとＣＨＩＰ１（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）全体動作の制御を行う。
初期化回路ＩＮＴはＤＲＡＭへの電源供給開始時にＤＲＡＭの初期化を行う。温度計測モジュール（ＴＭＰ）は温度を測定し、測定した温度に応じた信号をＲＣとＡ＿ＣＯＮＴに出力する。ＲＣはリフレッシュカウンタで、ＤＲＡＭのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成する。また、温度計測モジュール（ＴＭＰ）の出力信号を参照して温度に応じてリフレッシュ間隔を変更する。コマンドジェネレータ（ＣＯＭ＿ＧＥＮ）はＤＲＡＭへのアクセスに必要なコマンドを生成する。
次に本メモリモジュールの動作を説明する。ＣＨＩＰ１（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）へメモリアクセスを行うには従来から一般に使用されている同期式ＳＲＡＭインターフェイスを使用する。クロックＣＬＫに同期してアドレス信号（Ａ０〜Ａ２０）とコマンド信号（Ｓ−／ＷＥ，Ｓ−／ＣＳ，Ｓ−／ＯＥ）が入力されるとメモリへのアクセスが開始される。外部から入力されたアドレス信号（Ａ０〜Ａ２０）の値が変換され、アクセスされるメモリの種類が決定する。変換のパターンはあらかじめＡ＿ＣＯＮＴ内部のレジスタ（ＲＥＧ）に設定した値によって決められる。
ＳＲＡＭへアクセスが行われる場合には変換後のアドレスがＳ−ＡＤＤに出力されＳＲＡＭへ送られると共に、ＳＲＡＭへのコマンド信号（Ｓ−／ＣＳ，Ｓ−／ＷＥ，Ｓ−／ＯＥ）が出力されてＳＲＡＭへのアクセスが開始される。これ以降はいわゆる同期式ＳＲＡＭへのアクセスが行われる。
ＤＲＡＭへアクセスが行われる場合にも同様に変換後のアドレスがＤ１−Ａ０〜Ｄ１−Ａ１１に出力される。また、コマンド信号（Ｄ１−ＣＫＥ，Ｄ１−／ＣＳ，Ｄ１−／ＲＡＳ，Ｄ１−／ＣＡＳ，Ｄ１−／ＷＥ，Ｄ１−ＤＱＭＵ／ＤＱＭＬ）も出力されてＤＲＡＭへのアクセスが開始される。
図３に本メモリモジュールのメモリマップの例を示す。この例ではＳＲＡＭ領域、ＤＲＡＭ領域共に１６Ｍｂｉｔの記憶容量が有り、メモリモジュール全体では３２Ｍｂｉｔの記憶容量が実現されている。図３の縦方向はアドレスを、横方向はバースト長（ＢＬ：ＢＵＲＳＴ  ＬＥＮＧＴＨ）を表しており、面積がメモリモジュールの記憶容量を表している。図中の桝目一つがＩ／Ｏ数と同一の２Ｂ（バイト）に相当する。
ここで、本メモリモジュールでバーストアクセスが実行された場合を説明する。アドレス００００１０（Ｈ）（Ｈは１６進数を表している）を先頭としてバースト長８（ＢＬ＝８）の読み出しが実行されるとする。まず最初はＳＲＡＭ領域にある▲１▼（００００１０（Ｈ））からアクセスが開始され、順次、▲２▼（００００１１（Ｈ））、▲３▼（００００１２（Ｈ））と読み出されて最後は▲８▼（００００１７（Ｈ））でアクセスが終了する。２Ｂｘ８回の連続読み出しによって合計１６Ｂが読み出される。このうち、▲１▼〜▲４▼の８ＢはＳＲＡＭ領域から、▲５▼〜▲８▼の８ＢはＤＲＡＭ領域から読み出しが行われる。
バーストアクセスの前半に行われた８Ｂの読み出しはＳＲＡＭ領域から行われているので、アドレスが入力されてから最初のデータ出力までを短時間で実行できる。本メモリモジュールではこのようにアクセス時間の異なるメモリを組み合わせてメモリシステムを構成し、特にバーストアクセスの先頭になりそうなアドレスに高速なメモリを割り当てることによって、高速なバーストアクセスを実現するものである。
バーストアクセスがＤＲＡＭ領城から始まった場合はアドレスが入力されてから最初のデータが出力されるまでに時間がかかる。このような場合にはウェイト信号が出力され、メモリモジュールは外部にデータ出力が遅れる事を知らせる事が出来る。
図４に本メモリモジュールからバースト読み出しを行った場合のタイミング波形を示す。ＣＬＫ周波数は１００ＭＨｚで、汎用ＳＤＲＡＭと高速ＳＲＡＭを使用した例である。図示した例ではメモリモジュールに入力された２つのアドレスＭ０，Ｍ１に対してそれぞれ８回の連続したデータ（０１〜０８，１１〜１８）が読み出されている。このバースト読み出しではアドレス入力後、／ＯＥがロウとなって読み出しが開始され、レイテンシ１で最初に読み出されたデータ（０１，１１）が出力される。この高速な読み出しはメモリにＳＲＡＭを使用する事によって実現される。
タイミング波形の下部に、モジュール内で使用されているＳＲＡＭとＤＲＡＭ１へのアクセスの様子を示す。メモリモジュールへ入力されたアドレス（Ｍ０，Ｍ１）は変換されてＳＲＡＭとＤＲＡＭにそれぞれ入力される。変換後、ＳＲＡＭへ入力されるアドレスはＳ０，Ｓ１である。一方、ＤＲＡＭへ入力されるアドレスはＲ０，Ｒ１，Ｃ０，Ｃ１である。Ｒ０，Ｒ１はロウアドレス、Ｃ０，Ｃ１はカラムアドレスである。なお、同様にＤ１−ＡＤＤに表されているＰはプリチャージコマンドの入力を示している。
バースト読み出しの前半ではアドレスＳ０、Ｓ１によってＳＲＡＭにアクセスされたデータ（０１〜０４，１１〜１４）が読み出され、バースト読み出しの後半ではアドレスＲ０，Ｃ０，Ｒ１，Ｃ１によってＤＲＡＭ１にアクセスされたデータ（０５〜０８，１５〜１８）が読み出されている。ＳＲＡＭから読み出されたデータとＤＲＡＭから読み出されたデータを組み合わせてレイテンシの小さいバーストアクセスが実現される。
図５には連続してライトアクセスを行った場合のタイミング波形を示した。図示した例ではメモリモジュールに入力された２つのアドレスＭ０，Ｍ１に対してそれぞれ８回づつ連続してデータ（０１〜０８，１１〜１８）の書きこみが行われている。このバースト書きこみではアドレス入力後、／ＷＥがハイとなって書きこみが開始され、レイテンシ１で最初のデータ（０１，１１）が書きこまれている。
タイミング波形の下部に、モジュール内で使用されているＳＲＡＭとＤＲＡＭ１へのアクセスの様子も示す。バースト書きこみの前半のデータ（０１〜０４，１１〜１４）はＳＲＡＭへ書きこまれ、バースト書きこみの後半のデータ（０５〜０８，１５〜１８）はＤＲＡＭ１へ書きこまれている。ＤＲＡＭ１のアドレス（Ｄ１−ＡＤＤ）にロウアドレス、カラムアドレスとプリチャージコマンドを入力するタイミングは読み出し時とは異なるが、読み出し時と同様にＳＲＡＭへの書き込みとＤＲＡＭへの書き込みを組み合わせてレイテンシの小さいバーストアクセスが実現される。
図６は書きこみと読み出しを続けて行った場合のタイミング波形である。ＤＲＡＭ１ではアドレスＭ０による８回の連続データ書きこみ終了後にプリチャージＰが実行されるため、次のロウアドレスＲ１の入力が遅れてしまう。このため、本メモリモジュールではライトアクセスＭ０を実行した後、必要なサイクルを空けた後でリードアクセスＭ１が実行される。
図７は読み出しがＤＲＡＭ領域から開始された場合のタイミング波形である。ＤＲＡＭからデータを読み出した場合は最初のデータ出力まで時間がかかる為、モジュールにアドレスが入力されてから、先頭のデータが出力されるまでのレイテンシが５サイクルと大きくなっている。この例ではアドレス入力後、先頭のデータ出力開始迄の期間においてメモリモジュールからウェイト信号（ＷＡＩＴ）が出力されている。この信号によって外部のデバイスはデータ出力が遅れることを知ることが出来る。
また、ウェイト信号（ＷＡＩＴ）はメモリアクセスとＤＲＡＭのリフレッシュが競合して、レスポンスが遅れてしまう場合にも同じように出力され、レスポンスの遅れを外部に知らせることが出来る。
図８は本実施例における同期式ＳＲＡＭの構成例を示したものである。ＸデコーダＸ−ＤＥＣ，メモリアレイＭＡ（ＳＲＡＭ），ＹゲートＹ−ＧＡＴＥ，ＹデコーダＹ−ＤＥＣ，入力データ制御回路Ｄ＿ＣＴＬ，制御回路ＣＯＮＴＲＯＬ  ＬＯＧＩＣと各信号線の入出力バッファから構成されている。ＳＲＡＭメモリアレイそれぞれ交差結合した２つのインバータを含むいわゆるＳＲＡＭメモリセルを含む。はＳＲＡＭは従来から用いられている同期式ＳＲＡＭである。このＳＲＡＭによって本実施例であるメモリモジュールが構成出来る。
図９は本実施例におけるＤＲＡＭの構成例を示したものである。ＸアドレスバッファＸ−ＡＤＢ，リフレッシュカウンタＲＥＦ．ＣＯＵＮＴＥＲ，ＸデコーダＸ−ＤＥＣ，メモリアレイＭＡ，ＹアドレスバッファＹ−ＡＤＢ，ＹアドレスカウンタＹ−ＡＤ  ＣＯＵＮＴＥＲ，ＹデコーダＹ−ＤＥＣ，センスアンプ回路＆Ｙゲート（カラムスイッチ）ＳＥＮＳ  ＡＭＰ．＆  Ｉ／Ｏ  ＢＵＳ，入力データバッファ回路ＩＮＰＵＴ  ＢＵＦＦＥＲ，出力データバッファ回路ＯＵＴＰＵＴ  ＢＵＦＦＥＲ，制御回路＆タイミング発生回路ＣＯＮＴＲＯＬ  ＬＯＧＩＣ  ＆  ＴＧで構成されている。メモリアレイＭＡは複数のワード線と複数のデータ線の交点に設けられた複数のメモリセルを含む。メモリセルのそれぞれはキャパシタとＭＩＳＦＥＴが直列に接続されたいわゆる１Ｔ１Ｃ型のＤＲＡＭメモリセルである。ＤＲＡＭは従来から用いられている汎用ＳＤＲＡＭである。即ち２個の独立動作可能なメモリバンクを含み、それらに対するアドレス入力端子及びデータ入出力端子は共通化されバンク毎に時分割で利用される。このＤＲＡＭによって本実施例であるメモリモジュールが構成出来る。
図１０は本実施例におけるメモリモジュールの実装例を示したものである。図１０（Ａ）は上面図、図１０（Ｂ）は断面図である。この例では本メモリモジュールはＣＨＩＰ１，ＣＨＩＰ２，ＰＣＢ，ＰＡＴＨ１，ＰＡＴＨ２，ＢＯＮＤＩＮＧ  ＰＡＤ，ＳＯＬＤＥＲ  ＢＡＬＬ，ＣＯＶＥＲで構成されている。ＰＣＢ基板上面に配置されたＣＨＩＰ１，ＣＨＩＰ２はＢＯＮＤＩＮＧ  ＰＡＤを介してそれぞれＰＡＴＨ１，ＰＡＴＨ２によってＰＣＢ基板に接続される。ＰＣＢ基板の下面にはＳＯＬＤＥＲ  ＢＡＬＬが形成され、本メモリモジュールを使用する機器の配線基板に接続される。メモリモジュールの上面には樹脂モールドによるカバー（ＣＯＶＥＲ）が形成され、メモリモジュールの機械的強度を確保する。金属製のカバー（ＣＯＶＥＲ）を用いた場合には、電磁ノイズに対するシールド効果を得る事が出来る。本実装例によって、チップ間の配線長を短縮して配線負荷容量の少ないメモリモジュールの構成が可能となる。また、実装面積が低減される為、本メモリモジュールを使用する機器の小型化、軽量化が可能となる。
図１１は図１０で説明したメモリモジュールの実装例を変形した例である。図１１（Ａ）は上面図、図１１（Ｂ）は断面図である。図１０に示した実装例とはＣＨＩＰ２をＰＣＢ基板に配置及び接続する方法が異なっている。この例ではＣＨＩＰ２とＰＣＢ基板の配置及び接続にＳＯＬＤＥＲ  ＢＵＭＰが使用され、ＣＨＩＰ２がいわゆるフェイスダウンでＰＣＢ基板に配置及び接続されている。ＳＯＬＤＥＲ  ＢＵＭＰの使用により、配線工程を簡略化できる他、配線による負荷容量を低減する事が出来る。この他は図１０に示した実装例と同様である。
図１２は図１１で説明したメモリモジュールの実装例を変形した例である。図１２（Ａ）は上面図、図１２（Ｂ）は断面図である。図１１に示した実装例とはＣＨＩＰ１をＰＣＢ基板に配置及び接続する方法が異なっている。この例ではＣＨＩＰ１とＰＣＢ基板の配置及び接続にＳＯＬＤＥＲ  ＢＵＭＰが使用され、ＣＨＩＰ１がいわゆるフェイスダウンでＰＣＢ基板に配置及び接続されている。ＳＯＬＤＥＲ  ＢＵＭＰの使用により、配線工程を簡略化できる他、配線による負荷容量を低減する事が出来る。この他は図１１に示した実装例と同様である。
図１３は本実施例におけるメモリモジュールの別の実装例を示したものである。図１３（Ａ）は上面図、図１３（Ｂ）は断面図である。この例では本メモリモジュールはＣＨＩＰ１，ＣＨＩＰ２，ＰＣＢ，ＰＡＴＨ３，ＢＯＮＤＩＮＧ  ＰＡＤ，ＳＯＬＤＥＲ  ＢＵＭＰ，ＳＯＬＤＥＲ  ＢＡＬＬ，ＣＯＶＥＲで構成されている。ＰＣＢ基板上面に配置されたＣＨＩＰ１はフェイスダウンでＰＣＢ基板に接続されている。配置及び配線にはＳＯＬＤＥＲ  ＢＵＭＰが用いられている。ＣＨＩＰ２はＣＨＩＰ１の上面に配置され、ＢＯＮＤＩＮＧ  ＰＡＤを介してＰＡＴＨ３によってＰＣＢ基板に接続される。ＰＣＢ基板の下面にはＳＯＬＤＥＲ  ＢＡＬＬが形成され、本メモリモジュールを使用する機器の配線基板に接続される。メモリモジュールの上面には樹脂モールドによるカバー（ＣＯＶＥＲ）が形成され、メモリモジュールの機械的強度を確保する。金属製のカバー（ＣＯＶＥＲ）を用いた場合には、電磁ノイズに対するシールド効果を得る事が出来る。本実装例によって、チップ間の配線長を短縮して配線負荷容量の少ないメモリモジュールの構成が可能となる。また、チップの積層によって実装面積が低減される為、本メモリモジュールを使用する機器の小型化、軽量化が可能となる。
図１４は図１３で説明したメモリモジュールの実装例を変形した例である。図１４（Ａ）は上面図、図１４（Ｂ）は断面図である。図１３に示した実装例とはＣＨＩＰ１とＣＨＩＰ２の配置位置が入れ替わっている。ＣＨＩＰ１よりもＣＨＩＰ２の面積のほうが大きい場合にはこの例の方が実装を容易に行なう事が出来る。この他は図１３に示した実装例と同様である。
以上説明した実施例によれば、高速なＳＲＡＭと大容量ＤＲＡＭを用いてメモリモジュールを構成すれば、同期式ＳＲＡＭインターフェイス方式を踏襲しながらファーストアクセスの高速な大容量バーストメモリモジュールを安価に実現することが出来る。
また、本発明によるメモリモジュールではモジュール内部で実行されるリフレッシュの間隔を温度によって変えることによってＤＲＡＭの使用温度範囲を広げることが可能となり、使用温度範囲の広い大容量メモリモジュールが実現できる。
本発明による制御回路（ＣＴＬ＿ＬＯＧＩＣ）ではＤＲＡＭが使用されているがＤＲＡＭに必要なリフレッシュは制御回路（ＣＴＬ＿ＬＯＧＩＣ）によって実行されるためＳＲＡＭと同様にリフレッシュを考慮せずに使用することが出来る。
本発明の別の目的はデータ保持電流の少ないメモリモジュールを実現することである。この目的のために、特に低温時にはモジュール内部で実行されるリフレッシュ間隔を伸ばす事によって、データ保持電流を削減することが出来る。
また、本メモリモジュールの実装方法によって、本メモリモジュールを使用する携帯機器においてデバイス実装面積の削減、及び軽量化が可能となる。
＜実施例２＞
図１５は本発明を適用した半導体集積回路装置の一例であるメモリモジュールの第二の実施例を示したものである。第一の実施例との相違点の一つは２個のＤＲＡＭを使用して、ＤＲＡＭのリフレッシュによる影響を外部から見えなくしている点にある。したがって、本メモリモジュールは３つのチップによって構成される。以下に夫々のチップについて説明する。
まず、ＣＨＩＰ４（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）にはスタティックランダムアクセスメモリ（ＳＲＡＭ）と制御回路（ＣＴＬ＿ＬＯＧＩＣ）が集積されている。制御回路はＣＨＩＰ４に集積されたＳＲＡＭとＣＨＩＰ２（ＤＲＡＭ１）及びＣＨＩＰ３（ＤＲＡＭ２）の制御を行う。ＣＨＩＰ２（ＤＲＡＭ１）及びＣＨＩＰ３（ＤＲＡＭ２）はダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。ＤＲＡＭは内部構成やインターフェイスの違いからＥＤＯ、ＳＤＲＡＭ、ＤＤＲ等様々な種類がある。本メモリモジュールにはいずれのＤＲＡＭでも用いることが出来るが、本実施例ではＳＤＲＡＭを例に説明する。
このメモリモジュールには外部からクロック（ＣＬＫ）、アドレス（Ａ０〜Ａ２０）とコマンド信号（／ＣＳ，／ＯＥ，／ＷＥ）が入力される。電源はＳ−ＶＣＣ，Ｓ−ＶＳＳ，Ｓ−ＶＣＣＱ，Ｓ−ＶＳＳＱ，Ｄ１−ＶＣＣ，Ｄ１−ＶＳＳ，Ｄ１−ＶＣＣＱ，ＤＬ−ＶＳＳＱ，Ｄ２−ＶＣＣ，Ｄ２−ＶＳＳ，Ｄ２−ＶＣＣＱ，Ｄ２−ＶＳＳＱを通して供給される。データの入出力にはＩ／Ｏ０〜Ｉ／Ｏ１５が用いられ、また、動作状況に応じてウェイト信号ＷＡＩＴが出力される。
ＣＨＩＰ４はＣＨＩＰ２及びＣＨＩＰ３の動作に必要なアドレス（Ｄ１−Ａ０〜Ｄ１−Ａ１１，Ｄ２−Ａ０〜Ｄ２−Ａ１１）、コマンド（Ｄ１−ＣＫＥ，Ｄ２−ＣＫＥ，Ｄ１−／ＣＳ，Ｄ２−／ＣＳ，Ｄ１−／ＷＥ，Ｄ２−／ＷＥ，Ｄ１−／ＲＡＳ，Ｄ２−／ＲＡＳ，Ｄ１−／ＣＡＳ，Ｄ２−／ＣＡＳ，Ｄ１−ＤＱＭＵ／ＤＱＭＬ，Ｄ２−ＤＱＭＵ／ＤＱＭＬ）を供給する。このメモリモジュールと外部との入出力ノードにはＤＲＡＭインタフェース用の信号端子を直接見えなくしているところが特徴の一つである。
ここで各コマンド信号について簡単に説明する。ＣＨＩＰ１に入力される／ＣＳはチップイネーブル信号、／ＯＥはアウトプットイネーブル信号、／ＷＥはライトイネーブル信号である。ＷＡＩＴはレスポンスが遅れる場合に出力されるウェイト信号である。本メモリモジュールはこれらのコマンド信号、アドレス線（Ａ０〜Ａ２０）とデータ入出力線（Ｉ／Ｏ〜Ｉ／Ｏ１５）を用いてＳＲＡＭとＤＲＡＭへアクセスすることが出来る。本メモリモジュールへのアクセスはいわゆる同期式ＳＲＡＭインターフェイス方式によって行われる。
ＳＲＡＭへのアクセスとＤＲＡＭへのアクセスは入力されるアドレスの値によって区別される。入力されたアドレスの値によって制御回路（ＣＴＬ＿ＬＯＧＩＣ）がアクセス先を判定する。ＳＲＡＭへのアクセスとなるアドレスの範囲とＤＲＡＭへのアクセスとなるアドレスの範囲は制御回路（ＣＴＬ＿ＬＯＧＩＣ）に設けられたレジスタ（ＲＥＧ）にあらかじめ値を設定しておくことによって決められる。
ＤＲＡＭへアクセスする場合に必要なアドレス信号やコマンド信号類は制御回路（ＣＴＬ＿ＬＯＧＩＣ）が生成してＤＲＡＭへ印加する。また、ＤＲＡＭには電源投入後に初期化を行う必要があるが、ＤＲＡＭの初期化に必要な信号生成やタイミング制御も制御回路（ＣＴＬ＿ＬＯＧＩＣ）が行う。
ＤＲＡＭのリフレッシュを行う場合には制御回路（ＣＴＬ＿ＬＯＧＩＣ）が定期的にバンクアクティブコマンドを投入して行うことが出来る。一般にＤＲＡＭのリフレッシュ特性は高温時に悪化するが、制御回路（ＣＴＬ＿ＬＯＧＩＣ）に温度計を設けて高温時にバンクアクティブコマンドの投入間隔を狭めることによってＤＲＡＭをより広い温度範囲で使用することが出来る。また、本メモリモジュールでは２個のＤＲＡＭを交互に使用する事によって、ＤＲＡＭのリフレッシュを外部からは完全に隠蔽することが出来る。
連続したデータを一度のアクセスで扱ういわゆるバーストアクセスにおいて、ファーストアクセスを高速化したい場合にはバーストアクセスをＳＲＡＭの領域から開始すれば良い。すなわち、バーストアクセスの前半をＳＲＡＭに対して行い、バーストアクセスの後半をＤＲＡＭに対して行う様にアドレスを割り付けることによってバーストアクセスをＳＲＡＭ領域からスタートさせてファーストアクセスを高速化する事が出来る。
バーストアクセスの開始がＤＲＡＭから行われた場合は本メモリモジュールのレスポンスが遅れてしまう。これらの場合にはメモリモジュールがウェイト信号を出力し、動作の遅れを外部に知らせることが出来る。
以上説明した実施例によれば、同期式ＳＲＡＭインターフェイス方式を踏襲しながら安価な汎用ＤＲＡＭを用いた大容量メモリモジュールが実現出来る。本発明によるメモリモジュールではモジュール内部で実行されるリフレッシュの間隔を温度によって変えることによってＤＲＡＭの使用温度範囲を広げることが可能となり、使用温度範囲の広い大容量メモリモジュールが実現できる。
また、２個のＤＲＡＭを交互に使用する事によって、ＤＲＡＭのリフレッシュを外部からは完全に隠蔽することが出来る為、リフレッシュによるパフォーマンスの低下が無い同期式ＳＲＡＭ互換メモリモジュールを実現できる。
さらに、バーストアクセスを行う場合にバーストアクセスの前半をＳＲＡＭが担当し、バーストアクセスの後半をＤＲＡＭが担当する事によって、ファーストアクセスの高速な大容量メモリモジュールを実現することが出来る。
本発明の別の目的はデータ保持電流の少ないメモリモジュールを実現することである。この目的のために、特に低温時にはモジュール内部で実行されるリフレッシュ間隔を伸ばす事によって、データ保持電流を削減することが出来る。
図１６はＣＨＩＰ４（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）を示したものである。ＣＨＩＰ４（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）はＳＲＡＭと制御回路（ＣＴＬ＿ＬＯＧＩＣ）から構成されており、集積されるＳＲＡＭは従来から一般的に使用されている同期式ＳＲＡＭである。制御回路（ＣＴＬ＿ＬＯＧＩＣ）はＣＨＩＰ１のＳＲＡＭ以外の部分で、図１１では破線に囲まれた領域として示されており、Ａ＿ＣＯＮＴ、ＩＮＴ、ＴＭＰ、ＲＣ、ＣＯＭ＿ＧＥＮ，ＦＩＦＯ，Ｒ／Ｗ  ＢＵＦＦＥＲ，ＣＡＣＨＥによって構成される。以下で各回路ブロックの動作を説明する。
アクセスコントローラ（Ａ＿ＣＯＮＴ）は内蔵するレジスタ（ＲＥＧ）に設定された値に従って外部より入力されたアドレスを変換し、アクセスを行うメモリを選択する。ＳＲＡＭが選択された場合にはＳＲＡＭへアドレス（Ｓ−ＡＤＤ）とコマンド信号（Ｓ−／ＣＳ，Ｓ−／ＷＥ，Ｓ−／ＯＥ）が送られ、ＳＲＡＭへのアクセスが開始される。また、ＤＲＡＭが選択された場合にはＤＲＡＭ用のアドレス（Ｄ１−Ａ０〜Ｄ１−Ａ１１，Ｄ２−Ａ０〜Ｄ２−Ａ１１）が生成され、コマンド信号（Ｄ１−ＣＫＥ，Ｄ２−ＣＫＥ，Ｄ１−／ＣＳ，Ｄ２−／ＣＳ，Ｄ１−／ＲＡＳ，Ｄ２−／ＲＡＳ，Ｄ１−／ＣＡＳ，Ｄ２−／ＣＡＳ，Ｄ１−／ＷＥ，Ｄ２−／ＷＥ，Ｄ１−ＤＱＭＵ／ＤＱＭＬ，Ｄ２−ＤＱＭＵ／ＤＱＭＬ）と共にＤＲＡＭに送られてアクセスが開始される。
また、アクセスコントローラによって、ＦＩＦＯ、ＣＡＣＨＥ、Ｒ／Ｗ  ＢＵＦＦＥＲが制御されてＤＲＡＭのリフレッシュが外部から隠蔽される。この他、アクセスコントローラ（Ａ＿ＣＯＮＴ）はＣＨＩＰ４（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）全体動作の制御を行う。
初期化回路ＩＮＴはＤＲＡＭへの電源供給開始時にＤＲＡＭの初期化を行う。温度計測モジュール（ＴＭＰ）は温度を測定し、測定した温度に応じた信号をＲＣとＡ＿ＣＯＮＴに出力する。ＲＣはリフレッシュカウンタで、ＤＲＡＭのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成する。また、温度計測モジュール（ＴＭＰ）の出力信号によって温度に応じたリフレッシュ間隔の変更を行う。コマンドジェネレータ（ＣＯＭ＿ＧＥＮ）はＤＲＡＭへのアクセスに必要なコマンドを生成する。
次に本メモリモジュールの動作を説明する。ＣＨＩＰ４（ＳＲＡＭ＋ＣＴＬ＿ＬＯＧＩＣ）へメモリアクセスを行うには従来から一般に使用されている同期式ＳＲＡＭインターフェイスを使用する。クロックＣＬＫに同期してアドレス信号（Ａ０〜Ａ２０）とコマンド信号（Ｓ−／ＷＥ，Ｓ−／ＣＳ，Ｓ−／ＯＥ）が入力されるとメモリへのアクセスが開始される。外部から入力されたアドレス信号（Ａ０〜Ａ２０）の値が変換され、アクセスされるメモリの種類が決定する。変換のパターンはあらかじめＡ＿ＣＯＮＴ内部のレジスタ（ＲＥＧ）に設定した値によって決められる。
ＳＲＡＭへアクセスが行われる場合には変換後のアドレスがＳ−ＡＤＤに出力されＳＲＡＭへ送られると共に、ＳＲＡＭへのコマンド信号（Ｓ−／ＣＳ，Ｓ−／ＷＥ，Ｓ−／ＯＥ）が出力されてＳＲＡＭへのアクセスが開始される。これ以降はいわゆる同期式ＳＲＡＭへのアクセスが行われる。
ＤＲＡＭへアクセスが行われる場合にも同様に変換後のアドレスがＤ１−Ａ０〜Ｄ１−Ａ１１又はＤ２−Ａ０〜Ｄ２−Ａ１１に出力される。また、コマンド信号（Ｄ１−ＣＫＥ，Ｄ２−ＣＫＥ，Ｄ１−／ＣＳ，Ｄ２−／ＣＳ，Ｄ１−／ＲＡＳ，Ｄ２−／ＲＡＳ，Ｄ１−／ＣＡＳ，Ｄ２−／ＣＡＳ，ＤＴ−／ＷＥ，Ｄ２−／ＷＥ，Ｄ１−ＤＱＭＵ／ＤＱＭＬ，Ｄ２−ＤＱＭＵ／ＤＱＭＬ）も出力されてＤＲＡＭへのアクセスが開始される。２つのＤＲＡＭはアクセスを担当するＷＯＲＫ期間とリフレッシュを優先的に行うＲＥＦ．期間を交互に繰り返して外部にはリフレッシュを隠蔽する。
まず、ＤＲＡＭから読み出しを行う場合について説明する。Ａ＿ＣＯＮＴが受け取ったアドレスとコマンドからアクセスがＤＲＡＭに対して実行される事を判断し、ＣＯＭ＿ＧＥＮにＤＲＡＭへのコマンド発行を指示する。また、Ａ＿ＣＯＮＴは受け取ったアドレスをＤＲＡＭのロウアドレスとカラムアドレスに変換して、２つのＤＲＡＭのうちアクセスを担当しているＷＯＲＫ期間中のＤＲＡＭに出力する。コマンドとアドレスを受け取ったＤＲＡＭはデータを出力し、出力されたデータはＲ／Ｗ  ＢＵＦＦＥＲを介してＩ／Ｏ０〜Ｉ／Ｏ１５へ転送されてリードアクセスが終了する。
次に、ＤＲＡＭへ書き込みを行う場合について説明する。Ａ＿ＣＯＮＴが受け取ったアドレスとコマンドからアクセスがＤＲＡＭへ実行される事を判断し、ＣＯＭ＿ＧＥＮにＤＲＡＭへのコマンド発行を指示する。また、Ａ＿ＣＯＮＴは受け取ったアドレスをＤＲＡＭ用に変換して、２つのＤＲＡＭのうちアクセスを担当しているＷＯＲＫ期間中のＤＲＡＭへ出力する。書込まれるデータはＩ／Ｏ０〜Ｉ／Ｏ１５から入力されＲ／Ｗ  ＢＵＦＦＥＲに一旦保持された後、アクセスを担当しているＤＲＡＭに送られて書込みが行われる。また、書込まれるデータとそのアドレスは一旦ＦＩＦＯにも保持され、もう一方のＲＥＦ．期間中のＤＲＡＭにもリフレッシュが終了した後に書込まれる。
図１７は本メモリモジュールのメモリマップの一例を示したものである。実施例１で既に説明したメモリマップとの違いはＤＲＡＭ領域において２個のＤＲＡＭ（ＣＨＩＰ３とＣＨＩＰ４）が同一のアドレス空間にマッピングされて同一のデータを保持している点にある。それぞれのＤＲＡＭはアクセスを担当する期間（ＷＯＲＫ期間）とリフレッシュを優先して実行する期間（ＲＥＦ．期間）を交互に繰り返す。ここに示した例ではＤＲＡＭ１がＷＯＲＫ期間中である。外部からのメモリアクセスはＷＯＲＫ期間中のＤＲＡＭに対して実行され、ＲＥＦ．期間中のＤＲＡＭへはリフレッシュ終了後にライトデータの書き込みが行われる。
図１８はＤＲＡＭのリフレッシュを隠蔽する為のアクセス制御方式の原理を示したものである。本発明におけるＤＲＡＭの動作はＲＥＦ期間中のバンクへのアクセスに優先順位を付けて実行するという考え方で説明出来る。
図１８（Ａ）はアクセスの優先順位を模式的に表したものである。この図では、ＤＲＡＭ１がＷＯＲＫ期間中で、ＤＲＡＭ２がＲＥＦ．期間中であることが表されている。また、一時的にアクセスを肩代わりするＣＡＣＨＥ、書き込みデータを一時的に保管するＦＩＦＯ、ＲＣから発生したリフレッシュ要求が表されている。
ＷＯＲＫ期間中のＤＲＡＭ１では外部からのアクセス▲１▼だけが行われる。一方、ＲＥＦ期間中のＤＲＡＭ２ではまずリフレッシュ▲２▼が最優先で行われる。次に、書き込みが行われた場合にはＦＩＦＯに保持されたデータの書込み▲３▼が実行される。これらの動作はアクセス制御回路（Ａ＿ＣＯＮＴ）によって優先順位が判定されて実行される。
バースト長８回のアクセスが行われてこのうち半分の４回のアクセスがＤＲＡＭに対して実行されたとすると、外部アクセス▲１▼の実行には９０ｎｓが必要となるがリフレッシュ▲２▼は７０ｎｓ、ＦＩＦＯからの書き戻し▲３▼は８０ｎｓで実行される。本メモリモジュールではこの時間差を利用して外部からリフレッシュを隠蔽している。
図１８（Ｂ）はリードアクセスが実行される様子を示したものである。ＤＲＡＭ１がＷＯＲＫ期間中にリードアクセスが連続して行われた場合を示した。一回のリードアクセスではバースト長４で合計８バイトのデータが読み出されるものとする。ＤＲＡＭ１では外部アクセス▲１▼だけが９０ｎｓで実行され、データが読み出されてアクセスは完了する。一方、ＤＲＡＭ２ではリフレッシュ▲２▼が７０ｎｓで実行されるだけである。
ライトアクセスが行われる場合を図１８（Ｃ）に示した。一回のライトアクセスではバースト長４で合計８バイトのデータが書き込まれるものとする。外部からのライトアクセス▲１▼はまずＷＯＲＫ期間中であるＤＲＡＭ１で実行される。同時に書き込みデータは一旦ＦＩＦＯに保持される。ＲＥＦ期間中のＤＲＡＭ２ではまずリフレッシュ▲２▼が最優先で行われる。次に、ＦＩＦＯに保持されていたデータの書き込み▲３▼が実行される。
ここで、ＷＯＲＫ期間中のＤＲＡＭ１は一回の動作に９０ｎｓを要しているのに対してＲＥＦ期間中のＤＲＡＭ２では一回のリフレッシュ動作が７０ｎｓ、ＦＩＦＯからの書き込み動作が８０ｎｓで終了している。したがって、ＤＲＡＭ２がリフレッシュ動作を行っても、書き込み動作をＤＲＡＭ１より高速に行うのでいずれＦＩＦＯにある全てのデータ書き込みを終了してＤＲＡＭ１に追いつくことが出来る。
図１９はＤＲＡＭへのアクセスが発生した場合の全体動作を説明するフローチャートである。ＳＴＥＰ１ではアドレスが入力されて動作が開始する。ＳＴＥＰ２ではコマンドからアクセスの種類が判定される。以降の動作はアクセスの種類によって異なる。アクセスが読み出しの場合はＳＴＥＰ３に進む。ＳＴＥＰ３ではＷＯＲＫ期間中のＤＲＡＭからデータが読み出されて動作が終了する。アクセスが書込みの場合はＳＴＥＰ４に進む。ＳＴＥＰ４ではＷＯＲＫ期間中のＤＲＡＭに書込みが行われる。一方ＳＴＥＰ５では書込まれるデータとアドレスがＦＩＦＯに保持される。ここでＲＥＦ期間中のＳＤＲＡＭでリフレッシュが終了したらＳＴＥＰ６に進みＲＥＦ期間中のＤＲＡＭにＦＩＦＯに保持されていたデータの書込みを行う。
図２０はＲＥＦ期間中のＤＲＡＭの動作を説明するフローチャートである。ＳＥＴＰ２、ＳＴＥＰ３はリフレッシュの実行、ＳＴＥＰ４、ＳＴＥＰ５はライトバックの実行に関する部分である。ＳＴＥＰ１でＲＥＦ期間が開始され、次のＳＴＥＰ２でまずリフレッシュ要求が有るかどうかが判定される。リフレッシュ要求が有ればＳＴＥＰ３に進みリフレッシュが実行される。リフレッシュ回数は管理されており、決められた領域のリフレッシュが行われる。リフレッシュ要求が無かった場合とリフレッシュが終了した場合はＳＴＥＰ４に進み、ＦＩＦＯに蓄積されたデータが有るかどうか判定する。もしデータがあればＳＴＥＰ５に進みＤＲＡＭにライトバックを行う。ＳＴＥＰ５でＦＩＦＯに保持されたデータの書込みが終了した場合及び、ＳＴＥＰ４でＦＩＦＯにデータが無かった場合はＳＴＥＰ２に戻る。
図２１にはＤＲＡＭのリフレッシュを隠蔽するため、２個のＤＲＡＭを時分割で動作させる様子を示した。図２１（Ａ）は通常使用温度範囲である７５℃以下でのＤＲＡＭの動作例である。２個のＤＲＡＭ（ＤＲＡＭ１とＤＲＡＭ２）がＷＯＲＫ期間とＲＥＦ．期間を交互に繰り返している。ＷＯＲＫと表示されたＷＯＲＫ期間中のＤＲＡＭが外部アクセスに対して動作する。最初のＤＲＡＭ１がＷＯＲＫ期間となり外部からのアクセスに対応している。一方でＲＥＦ．期間中のＤＲＡＭはリフレッシュ動作を優先して行い、外部アクセスが書き込みの場合にはりフレッシュ終了後にデータの書き込みを行う。
ＤＲＡＭのメモリセルは通常６４ｍｓ以内にリフレッシュを行う必要があるが、図示した例ではこの時間内に８回ＷＯＲＫ期間とＲＥＦ．期間を切り替えており、ＤＲＡＭ１とＤＲＡＭ２がそれぞれ交互にＷＯＲＫ期間とＲＥＦ．期間を４回ずつ繰り返している。
ここで、一回のＲＥＦ．期間である８ｍｓの間に行われるリフレッシュに必要な時間をＴ１、同じくその間に行われるライトアクセスの結果ＦＩＦＯに溜まったデータをライトバックするのに必要な時間をＴ２としてＲＥＦ．期間中にリフレッシュとライトバックが行える事を説明する。
１６ＭｂｉｔのＳＤＲＡＭを例に取ると、そのメモリ構成は２０４８ロウｘ２５６カラムｘ１６ビットｘ２バンクとなっており、６４ｍｓの間に４０９６回（２０４８ロウｘ２バンク分）のリフレッシュを行えば良い。図２１（Ａ）の例では１個のＤＲＡＭに対して６４ｍｓの間にＲＥＦ．期間が４回有るので、一回のＲＥＦ．期間（８ｍｓ）の間にその４分の１である１０２４回のリフレッシュを行えればよい。一回のリフレッシュに必要な時間は７０ｎｓなのでＴ１＝７０ｎｓ  ｘ  １０２４回＝７２ｕｓとなる。
一方で、８ｍｓの間に外部から行われるライトアクセスの最大値を求めると、毎回のアクセスがすべて４連続のバーストライトだったとして８８８８９回（８ｍｓ／９０ｎｓ）になる。これをＲＥＦ．期間中のＤＲＡＭにライトバックする為に必要な時間Ｔ２は７．１１１ｍｓ（８０ｎｓ  ｘ８８８８９回）である。したがって、Ｔ１＋Ｔ２＝７．１８３ｍｓ＜８ｍｓとなり、ＲＥＦ．期間中にリフレッシュとライトバックを十分実行できる事がわかる。
また、リフレッシュはＲＥＦ期間中のＤＲＡＭ内の複数のバンクで同時に実行することも出来る。この場合にはＴ１期間に実行するリフレッシュの回数を減らす事が出来るので、Ｔ１期間を短縮する事が出来る。Ｔ１期間が短縮されればＦＩＦＯの記憶容量を減らすことが出来るほか、外部からアクセスされる間隔をより短くして高速なメモリが実現できる。
図２１（Ｂ）はＤＲＡＭのリフレッシュ間隔を変更した場合について示した。一般にＤＲＡＭのリフレッシュ特性は高温時に悪化する。従って例えば７５℃以上の高温時にはリフレッシュ間隔を短くすればデータを保持が可能となり、より広い温度範囲で動作させることが可能である。この例では高温時にリフレッシュ間隔を４８ｍｓに短縮している。Ｔ１は変わらないが、Ｔ２は５．３３ｍｓ、残り時間Δは０．６ｍｓであり、ＲＥＦ．期間中にリフレッシュとライトバックを行うことが出来る。
一方、低温時にはリフレッシュ間隔を短縮してデータ保持電流を削減する事が出来る。図示した例では低温時にリフレッシュ間隔を倍の１２８ｎｓに延長している。この場合はＲＥＦ期間は１６ｍｓとなる。Ｔ１は変わらないが、Ｔ２は１４．２２ｍｓとなり残り時間Δは１．７１ｍｓになる。やはりＴ１期間においてリフレッシュを行ってもＴ２期間内に全て書き戻すことが出来る。
本実施例ではリフレッシュ隠蔽に関連するＤＲＡＭの動作単位をチップ毎として説明したが、メモリモジュールの性能やメモリチップの構成に応じてたとえばバンクを動作単位としても良い。また、リフレッシュ間隔である６４ｍｓを８つの期間に分割してＷＯＲＫ期間とＲＥＦ期間にしたが、さらに細かく分割すればデータとアドレスを保持するＦＩＦＯの記憶容量を少なくすることが出来る。逆に大きく分割すればＷＯＲＫ期間とＲＥＦ期間の切り換え回数を減らせるため、切り換えに伴う制御回路が簡略化出来る。
図２２はＣＡＣＨＥの働きを説明する図面である。図２２（Ａ）ではＷＯＲＫ期間とＲＥＦ．期間の切り替わり直前に外部からライトアクセスが行われた場合について示した。ここではＤＲＡＭ１のＷＯＲＫ期間終了間際に外部アクセスＡ（ＥＸＴ＿ＡＣＣ＿Ａ）が行われている。このような場合にはＤＲＡＭ１のＷＯＲＫ期間はライトアクセスの終了までｄＴだけ延長される。一方で、ＤＲＡＭ２は予定どおりＷＯＲＫ期間となり、ライトデータを書き込まずにライトアクセスの終了まで待機する。ＤＲＡＭ２に書き込まれなかったデータは一旦ＣＡＣＨＥに保持される。ＷＯＲＫ期間中にＣＡＣＨＥに保持されているのと同一のアドレスにアクセスが生じた場合はＤＲＡＭ２ではなくＣＡＣＨＥに対して読み書きを行う。なお、アクセスが書き込みの場合はＲＥＦ．期間中のＤＲＡＭ１には通常どおりＦＩＦＯを経由して書き込みが行われる。ＣＡＣＨＥに保持されたデータはＤＲＡＭ２のＷＯＲＫ期間が終了した次のＲＥＦ．期間に書き戻される。この書き戻しが終了すればＣＡＣＨＥの内容はクリアされる。
アクセスがリードの場合はアクセスの終了までＤＲＡＭ１のＷＯＲＫ期間がｄＴだけ延長されるだけである。
図２２（Ｂ）は一回のアクセスがＷＯＲＫ期間及びＲＥＦ．期間よりも長く行われた場合や、延長期間ｄＴではカバーし切れない場合について示した。ＤＲＡＭ１がＷＯＲＫ期間中に開始された外部アクセスＢ（ＥＸＴ＿ＡＣＣ＿Ｂ）は延長時間ｄＴを超過してそのまま次のＲＥＦ．期間中も継続してアクセスが続いている。この場合にはアクセスをＣＡＣＨＥに引き継ぎ、ＤＲＡＭ１はＲＥＦ．期間に入る。ＤＲＡＭ２は予定どおりＷＯＲＫ期間に入り待機状態となる。リードアクセスの場合はデータがＤＲＡＭ１からＣＡＣＨＥに引き継がれる。ライトアクセスの場合は継続していたアクセスが終了したら、ＣＡＣＨＥに書き込まれたデータをＤＲＡＭ１とＤＲＡＭ２に書き戻す。書き戻しはそれぞれのＤＲＡＭがＲＥＦ．期間に入ったときに行う。両方の書き戻しが終了すればＣＡＣＨＥの内容はクリアされる。このようにＣＡＣＨＥを使用してＷＯＲＫ期間とＲＥＦ．期間にまたがるアクセスや、一回または複数回のＷＯＲＫ期間を超えるアクセスを処理することができる。
本メモリモジュールのタイミング波形について説明する。リードアクセスが連続する場合、ライトリードが連続した場合、ならびにバーストのスタートアドレスがＤＲＡＭ領域に有った場合については既に第一の実施例において説明した図４、図６、図７に示したものとそれぞれ同一である。
ライトが連続した場合のタイミング波形を図２３に示す。第一の実施例において示した連続ライト実行時の波形である図５と異なる点はアドレスＡ０に対するアクセスが終了した後、１サイクル後にアドレスＡ１に対するアクセスが開始される点である。この１サイクルの挿入によって、ＤＲＡＭの動作に余裕が生じるためＲＥＦ．期間中のＤＲＡＭにリフレッシュとライトバックを行うことが出来る。
図２４は本実施例におけるメモリモジュールの実装例を示したものである。図２４（Ａ）は上面図、図２４（Ｂ）は断面図である。この例では本メモリモジュールはＣＨＩＰ２，ＣＨＩＰ３，ＣＨＩＰ４，ＰＣＢ，ＰＡＴＨ１，ＰＡＴＨ２，ＢＯＮＤＩＮＧ  ＰＡＤ，ＳＯＬＤＥＲ  ＢＡＬＬ，ＣＯＶＥＲで構成されている。ＰＣＢ基板上面に配置されたＣＨＩＰ２，ＣＨＩＰ３はＢＯＮＤＩＮＧ  ＰＡＤを介してＰＡＴＨ２によってＰＣＢ基板に接続される。また、ＰＣＢ基板上面に配置されたＣＨＩＰ４はＢＯＮＤＩＮＧ  ＰＡＤを介してＰＡＴＨ１及びＰＡＴＨ２によってＰＣＢ基板に接続される。ＰＣＢ基板の下面にはＳＯＬＤＥＲ  ＢＡＬＬが形成され、本メモリモジュールを使用する機器の配線基板に接続される。メモリモジュールの上面には樹脂モールドによるカバー（ＣＯＶＥＲ）が形成され、メモリモジュールの機械的強度を確保する。金属製のカバー（ＣＯＶＥＲ）を用いた場合には、電磁ノイズに対するシールド効果を得る事が出来る。本実装例によって、チップ間の配線長を短縮して配線負荷容量の少ないメモリモジュールの構成が可能となる。また、実装面積が低減される為、本メモリモジュールを使用する機器の小型化、軽量化が可能となる。
図２５は図２４で説明したメモリモジュールの実装例を変形した例である。図２５（Ａ）は上面図、図２５（Ｂ）は断面図である。図２４に示した実装例とはＣＨＩＰ４とＣＨＩＰ２及びＣＨＩＰ３との接続方法が異なっている。この例ではＣＨＩＰ４とＣＨＩＰ２及びＣＨＩＰ３と接続配線にＰＡＴＨ５が用いられている。チップ間を直接接続するＰＡＴＨ５により、配線工程を簡略化できる他、配線による負荷容量を低減する事が出来る。また、ＰＣＢ基板上に配置するＢＯＮＤＩＮＧ  ＰＡＤの数量を削減できる為、より少ない面積でメモリモジュールが実現できる。この他は図２４に示した実装例と同様である。
図２６は図２４で説明したメモリモジュールの実装例を変形した例である。図２６（Ａ）は上面図、図２６（Ｂ）は断面図である。図２４に示した実装例とはＣＨＩＰ２とＣＨＩＰ３の配置及び接続方法が異なっている。この例ではＰＣＢ基板上面に配置されたＣＨＩＰ２とＣＨＩＰ３はフェイスダウンでＰＣＢ基板に接続されている。配置及び配線にはＳＯＬＤＥＲ  ＢＵＭＰが用いられている。ＳＯＬＤＥＲ  ＢＵＭＰの使用により、配線工程を簡略化できる他、配線による負荷容量を低減する事が出来る。また、ＰＣＢ基板上に配置するＢＯＮＤＩＮＧ  ＰＡＤの数量を削減できる為、より少ない面積でメモリモジュールが実現できる。この他は図２４に示した実装例と同様である。
図２７は図２６で説明したメモリモジュールの実装例を変形した例である。図２７（Ａ）は上面図、図２７（Ｂ）は断面図である。図２６に示した実装例とはＣＨＩＰ４配置及び接続方法が異なっている。この例ではＰＣＢ基板上面に配置されたＣＨＩＰ４がフェイスダウンでＰＣＢ基板に接続されている。配置及び配線にはＳＯＬＤＥＲ  ＢＵＭＰが用いられている。ＳＯＬＤＥＲ  ＢＵＭＰの使用により、配線工程を簡略化できる他、配線による負荷容量を低減する事が出来る。また、ＰＣＢ基板上に配置するＢＯＮＤＩＮＧ  ＰＡＤの数量を削減できる為、より少ない面積でメモリモジュールが実現できる。この他は図２６に示した実装例と同様である。
図２８は本実施例におけるメモリモジュールの別の実装例を示したものである。図２８（Ａ）は上面図、図２８（Ｂ）は断面図である。この例では本メモリモジュールはＣＨＩＰ２，ＣＨＩＰ３，ＣＨＩＰ４，ＰＣＢ，ＰＡＴＨ６，ＰＡＴＨ７，ＢＯＮＤＩＮＧ  ＰＡＤ，ＳＯＬＤＥＲ  ＢＡＬＬ，ＣＯＶＥＲで構成されている。ＰＣＢ基板上面に配置されたＣＨＩＰ２，ＣＨＩＰ３はＢＯＮＤＩＮＧ  ＰＡＤを介してＰＡＴＨ６によって直接ＣＨＩＰ４に接続される。また、ＣＨＩＰ４はＣＨＩＰ２及びＣＨＩＰ３の上面に配置され、ＣＨＩＰ４はＢＯＮＤＩＮＧ  ＰＡＤを介してＰＡＴＨ６によってＰＣＢ基板に接続される。ＰＣＢ基板の下面にはＳＯＬＤＥＲ  ＢＡＬＬが形成され、本メモリモジュールを使用する機器の配線基板に接続される。メモリモジュールの上面には樹脂モールドによるカバー（ＣＯＶＥＲ）が形成され、メモリモジュールの機械的強度を確保する。金属製のカバー（ＣＯＶＥＲ）を用いた場合には、電磁ノイズに対するシールド効果を得る事が出来る。本実装例によって、チップ間の配線長を短縮して配線負荷容量の少ないメモリモジュールの構成が可能となる。また、チップの積層によって実装面積が低減される為、本メモリモジュールを使用する機器の小型化、軽量化が可能となる。
図２９は図２８で説明したメモリモジュールの実装例を変形した例である。図２９（Ａ）は上面図、図２９（Ｂ）は断面図である。図２８に示した実装例とはＣＨＩＰ２及びＣＨＩＰ３とＣＨＩＰ４との配置位置が入れ替わっている。ＣＨＩＰ２，ＣＨＩＰ３よりもＣＨＩＰ４の面積のほうが大きい場合にはこの例の方が実装を容易に行なう事が出来る。ＣＨＩＰ２及びＣＨＩＰ３とＣＨＩＰ４とはＰＡＴＨ８によって直接接続され、ＣＨＩＰ４はＰＡＴＨ９によってＰＣＢ基板と接続される。この他は図２８に示した実装例と同様である。
以上のメモリモジュールの実施形態としては、いわゆるＢＧＡ型のパッケージを例に取ったがＤＲＡＭメモリモジュールで用いられるＤＩＭＭ（Ｄｕａｌ  Ｉｎ  ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）のようにガラスエポキシ配線基板の上に各チップを半田付けにより搭載した形態も可能である。この場合は形状は標準的な大きさであるが、通常の実装技術を利用するため比較的安価に作成できるという利点が
以上説明した実施例によれば、既に第一の実施例で説明した点に加えて次の効果が期待できる。すなわち本発明によるメモリモジュールでは、ＤＲＡＭにおけるデータ保持の二重化とリフレッシュを行うタイミングを調整することによりＤＲＡＭのリフレッシュをメモリモジュール外部から隠蔽することが出来るため、ＳＲＡＭとの完全な互換性を確保することが出来る。
また、この結果従来からＳＲＡＭが使用されているシステムに何ら変更を加える事無く低コストで高速な大容量メモリモジュールを用いることが出来る。
以上説明したように本発明の実施例によって得られる主な効果は以下の通りである。第一に高速メモリと大容量メモリを組み合わせて使用する事によって、バーストアクセスの高速な大容量メモリが実現される。第二にＤＲＡＭへのアクセスをコントローラで制御することによって外部からリフレッシュを行う必要の無い大容量メモリが実現される。第三に複数の半導体チップを一つの封止体に実装することによって実装面積の小さなメモリモジュールを提供できる。
産業上の利用可能性
この発明は、情報機器（携帯電話等）で用いられるＳＲＡＭとＤＲＡＭを含む複合型メモリ半導体装置に利用して好適である。
【図面の簡単な説明】
図１は、本発明を適用したメモリモジュールの構成図である。
図２は、図１のＣＨＩＰ２の一例を示すブロック図である。
図３は、本発明を適用したメモリモジュールのアドレスマップの一例を示す説明図である。
図４は、本発明を適用したメモリモジュールの動作波形の一例を示す説明図である。
図５は、本発明を適用したメモリモジュールの動作波形の一例を示す説明図である。
図６は、本発明を適用したメモリモジュールの動作波形の一例を示す説明図である。
図７は、本発明を適用したメモリモジュールの動作波形の一例を示す説明図である。
図８は、ＳＲＡＭの一構成例を示すブロック図である。
図９は、ＤＲＡＭの一構成例を示すブロック図である。
図１０は、本発明によるメモリモジュールの実装形態の一例である。
図１１は、本発明によるメモリモジュールの実装形態の一例である。
図１２は、本発明によるメモリモジュールの実装形態の一例である。
図１３は、本発明によるメモリモジュールの実装形態の一例である。
図１４は、本発明によるメモリモジュールの実装形態の一例である。
図１５は、本発明を適用したメモリモジュールの構成図である。
図１６は、図１５におけるＣＨＩＰ４の一構成例を示すブロック図である。
図１７は、本発明を適用したメモリモジュールのアドレスマップの一例を示す説明図である。
図１８は、ＤＲＡＭへのアクセスとリフレッシュを両立して行う様子を説明する説明図である。
図１９は、ＤＲＡＭへアクセスを行った場合の処理の流れを示すフローチャートである。
図２０は、ＲＥＦ期間中のＤＲＡＭにおける動作の流れを示すフローチャートである。
図２１は、ＤＲＡＭのリフレッシュ方式の一例を示す説明図である。
図２２は、ＷＯＲＫ期間、ＲＥＦ．期間の切り替え時にアクセスを引き継ぐ方法を示す説明図である。
図２３は、本発明を適用したメモリモジュールの動作波形の一例を示す説明図である。
図２４は、本発明によるメモリモジュールの実装形態の一例である。
図２５は、本発明によるメモリモジュールの実装形態の一例である。
図２６は、本発明によるメモリモジュールの実装形態の一例である。
図２７は、本発明によるメモリモジュールの実装形態の一例である。
図２８は、本発明によるメモリモジュールの実装形態の一例である。
図２９は、本発明によるメモリモジュールの実装形態の一例である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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