(57)【特許請求の範囲】
【請求項１】
電気的な絶縁層と、前記電気的な絶縁層上の歪みのないシリコン活性層と、前記歪みのないシリコン活性層表面上の絶縁されたゲート電極と、前記電気的な絶縁層と前記歪みのないシリコン活性層との間に配置され、前記歪みのないシリコン活性層と第１接合を形成し、その内でゲルマニウムがピークレベルから表面に向けて延びる第１方向に単調に減少する傾斜した濃度をもつＳｉ1-xＧｅx層と、を含んでなるＳＯＩ電界効果トランジスタ。
【請求項２】
前記ピークレベルはｘ=０．１５よりも大きく、前記Ｓｉ１−ｘＧｅx層内でのゲルマニウムの濃度は前記ピークレベルから前記第１接合でｘ=０．１よりも小さいレベルまで変化することを特徴とする請求項１に記載のＳＯＩ電界効果トランジスタ。
【請求項３】
前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は、０．２＜ｘ＜０．４であるピークレベルから前記第１接合でｘ=０のレベルまで変化することを特徴とする請求項２に記載のＳＯＩ電界効果トランジスタ。
【請求項４】
前記Ｓｉ1-xＧｅx層は前記電気的な絶縁層と界面をなし、さらに、前記Ｓｉ１−ｘＧｅx層内で前記傾斜したゲルマニウムの濃度は前記界面でｘ=０．１よりも小さいレベルから前記ピークレベルまで増大することを特徴とする請求項３に記載のＳＯＩ電界効果トランジスタ。
【請求項５】
前記歪みのないシリコン活性層は６００Å以上の厚さをもつことを特徴とする請求項１に記載のＳＯＩ電界効果トランジスタ。
【請求項６】
前記Ｓｉ1-xＧｅx層は、８００Å以下の厚さをもつことを特徴とする請求項５に記載のＳＯＩ電界効果トランジスタ。
【請求項７】
前記Ｓｉ1-xＧｅx層はＮ型不純物で注入されており、前記Ｓｉ1-xＧｅx層内で前記Ｎ型不純物の濃度は前記第１方向に減少するプロファイルをもつことを特徴とする請求項１に記載のＳＯＩ電界効果トランジスタ。
【請求項８】
電気的な絶縁層と、前記電気的な絶縁層上の複合半導体活性領域であって、前記複合半導体活性領域は６００Å以上の厚さをもつ歪みのないシリコン活性層、及び前記電気的な絶縁層と前記シリコン活性層との間に配置される単一Ｓｉ1-xＧｅx層を具備し、前記Ｓｉ1-xＧｅx層は前記シリコン活性層と第１接合を形成し、その内でゲルマニウムがピークレベルから前記シリコン活性層の表面に向けて延びる第１方向に単調に減少する傾斜した濃度をもつ複合半導体活性領域と、前記表面上の絶縁されたゲート電極と、を含んでなるＳＯＩ電界効果トランジスタ。
【請求項９】
前記ピークレベルはｘ=０．１５よりも大きく、前記Ｓｉ１−ｘＧｅx層内でのゲルマニウムの濃度は前記ピークレベルから前記第１接合でｘ=０．１よりも小さいレベルまで変化することを特徴とする請求項８に記載のＳＯＩ電界効果トランジスタ。
【請求項１０】
前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は０．２＜ｘ＜０．４であるピークレベルから前記第１接合でｘ=０であるレベルまで変化することを特徴とする請求項９に記載のＳＯＩ電界効果トランジスタ。
【請求項１１】
前記Ｓｉ1-xＧｅx層は前記電気的な絶縁層と界面をなし、さらに、前記Ｓｉ１−ＸＧｅx層内で前記傾斜したゲルマニウムの濃度は、前記界面でｘ=０．１よりも小さいレベルから前記ピークレベルまで増大することを特徴とする請求項１０に記載のＳＯＩ電界効果トランジスタ。
【請求項１２】
前記Ｓｉ1-xＧｅx層は、８００Å以下の厚さをもつことを特徴とする請求項８に記載のＳＯＩ電界効果トランジスタ。
【請求項１３】
電気的な絶縁層と、前記電気的な絶縁層上の複合半導体活性領域であって、前記複合半導体活性領域はその内でゲルマニウムが単一のＳｉ1-xＧｅx層内のピークレベルからその表面に向けて延びる第１方向に単調に減少する傾斜した濃度をもつ単一のＳｉ1-xＧｅx層及び前記単一のＳｉ1-xＧｅx層との第１接合から前記表面に延びた歪みのないシリコン活性層を具備し、前記表面近辺で最小レベルをもち、前記単一のＳｉ1-xＧｅx層内でピークレベルをもつレトログレードされたＮ型ドーパントプロファイルをもつ複合半導体活性領域と、前記表面上の絶縁されたゲート電極と、を含んでなることを特徴とするＰＭＯＳ電界効果トランジスタ。
【請求項１４】
前記シリコン活性層は６００Åよりも大きい厚さをもち、その内に表面に隣接した歪みのない領域をもつことを特徴とする請求項１３に記載のＰＭＯＳ電界効果トランジスタ。
【請求項１５】
前記絶縁されたゲート電極に対向して前記シリコン活性層内に延びた低濃度でドーピングされたＰ型ソース及びドレイン領域と、前記低濃度でドーピングされたＰ型ソース領域と前記単一のＳｉ1-xＧｅx層との間で延び、各々それらと整流及び反整流接合を形成するＮ型導電型のソース側ポケット注入領域をさらに含むことを特徴とする請求項１４に記載のＰＭＯＳ電界効果トランジスタ。
【請求項１６】
電気的な絶縁層と、前記電気的な絶縁層上の歪みのないシリコン活性層と、前記歪みのないシリコン活性層の表面上の絶縁されたゲート電極と、前記電気的な絶縁層と前記歪みのないシリコン活性層との間に配置され、前記歪みのないシリコン活性層と第１接合を形成するＳｉ1-xＧｅx層と、前記歪みのないシリコン活性層内で第１導電型の低濃度でドーピングされたソース及びドレイン領域と、前記低濃度でドーピングされたソース領域と前記Ｓｉ1-xＧｅxエピタキシャル層との間で延び、それらと整流及び反整流接合を形成する第２導電型のソース側ポケット注入領域と、を含み、
前記Ｓｉ1-xＧｅxエピタキシャル層は、その内にゲルマニウムが前記電気的な絶縁層から前記絶縁されたゲート電極に向かう方向に減少する傾斜した濃度をもつことを特徴とするインハンスメントモード電界効果トランジスタ。
【請求項１７】
前記Ｓｉ1-xＧｅxエピタキシャル層は、その内にレトログレードされたＮ型ドーピングプロファイルをもつことを特徴とする請求項１６に記載のインハンスメントモード電界効果トランジスタ。
【請求項１８】
前記シリコン活性層は、６００Åよりも大きい厚さをもつことを特徴とする請求項１７に記載のインハンスメントモード電界効果トランジスタ。
【請求項１９】
その内に歪みのないシリコン層、前記歪みのないシリコン層上に延びる、その内のゲルマニウムが支持基板から前記シリコン層に向かう方向に減少する傾斜した濃度をもつＳｉ1-xＧｅx層及び前記Ｓｉ1-xＧｅx層上の延びる第２シリコン層をもつハンドリング基板を形成する段階と、前記ハンドリング基板に前記支持基板を接着して前記支持基板と前記歪みのないシリコン層との間に前記Ｓｉ1-xＧｅx層を配置させる段階と、前記歪みのないシリコン層を露出させ、その内に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ基板を限定するために前記支持基板から前記ハンドリング基板の一部を除去する段階と、を含み、
前記接着段階前に熱的酸化層を形成するために前記第２シリコン層を熱的に酸化させる段階が先行され、前記支持基板はその上に酸化物表面層を含み、前記接着段階は前記酸化物表面層を前記熱的酸化層に接着する段階を含む半導体基板の形成方法。
【請求項２０】
前記ハンドリング基板は、その内に多孔性シリコン層を含み、前記除去段階は前記多孔性シリコン層を分離することで前記支持基板から前記ハンドリング基板の一部を除去する段階を含むことを特徴とする請求項１９に記載の半導体基板の形成方法。
【請求項２１】
前記除去段階は、前記多孔性シリコン層及び前記歪みのないシリコン層を連続的に平坦化する段階を含むことを特徴とする請求項２０に記載の半導体基板の形成方法。
【請求項２２】
前記ハンドリング基板は、その内に多孔性シリコン層を含み、前記除去段階は前記多孔性シリコン層及び前記歪みのないシリコン層を連続的に平坦化する段階を含むことを特徴とする請求項１９に記載の半導体基板の形成方法。
【請求項２３】
前記ハンドリング基板を形成する段階は、前記歪みのないシリコン層上にＳｉ1-xＧｅx層をエピタキシャル成長させる段階と、前記ハンドリング基板内に水素注入層を形成するために前記Ｓｉ1-xＧｅx層及び前記歪みのないシリコン層を通じて水素イオンを注入する段階を含むことを特徴とする請求項１９に記載の半導体基板の形成方法。
【請求項２４】
前記除去段階は、前記水素注入層を分離する段階を含むことを特徴とする請求項２３に記載の半導体基板の形成方法。
【請求項２５】
前記除去段階は、前記水素注入層を平坦化する段階を含むことを特徴とする請求項２４に記載の半導体基板の形成方法。
【請求項２６】
その内に歪みのないシリコン層及び前記歪みのないシリコン層上に延び、前記歪みのないシリコン活性層と第１接合を形成し、その内にゲルマニウムがピークレベルから前記第１接合に向けて延びる第１方向に単調に減少する傾斜した濃度をもつＳｉ1-xＧｅx層をもつハンドリング基板を形成する段階と、前記ハンドリング基板に支持基板を接着して前記支持基板と前記歪みのないシリコン層との間に前記Ｓｉ1-xＧｅx層を配置させる段階と、前記歪みのないシリコン層を露出させ、その内に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ基板を形成するために前記支持基板から前記ハンドリング基板の一部を除去する段階と、を含み、
前記接着段階前にＳｉ1-xＧｅx層上に電気的な絶縁層を蒸着する段階が先行され、前記支持基板はその上に酸化物表面層を含み、前記接着段階は前記酸化物表面層を前記電気的絶縁層に接着する段階を含むことを特徴とする半導体基板の形成方法。
【請求項２７】
前記形成段階は、その内に６００Å以上の厚さをもつ歪みのないシリコン層をもつハンドリング基板を形成する段階を含むことを特徴とする請求項２６に記載の半導体基板の形成方法。
【請求項２８】
前記Ｓｉ1-ｘＧｅx層は、８００Å以下の厚さをもつことを特徴とする請求項２７に記載の半導体基板の形成方法。
【請求項２９】
電気的な絶縁層、前記電気的な絶縁層上の歪みのないシリコン活性層及び前記電気的な絶縁層と前記歪みのないシリコン活性層との間に配置され、その内部にゲルマニウムがピークレベルから表面に向けて延びる第１方向に単調に減少する傾斜した濃度をもつＳｉ1-xＧｅxエピタキシャル層を含むＳＯＩ基板の表面に絶縁されたゲート電極を形成する段階と、前記歪みのないシリコン活性層内に第１導電型のソース及びドレイン領域を形成する段階と、前記歪みのないシリコン活性層及び前記Ｓｉ1-xＧｅxエピタキシャル層内で延び、各々前記ソース及びドレイン領域とＰＮ接合を形成する第２導電型のソース側及びドレイン側ポケット注入領域を形成する段階と、を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項３０】
前記歪みのないシリコン活性層は、６００Å以上の厚さをもつことを特徴とする請求項２９に記載の電界効果トランジスタの製造方法。
【請求項３１】
前記絶縁されたゲート電極を形成する段階前に前記歪みのないシリコン活性層内に第１導電型のスレショルド電圧調節用ドーピングを注入する段階が行われ、前記絶縁されたゲート電極を形成する段階後に前記Ｓｉ1-xＧｅxエピタキシャル層内にスレショルド電圧調節用ドーピングのレトログレードプロファイルを形成するために前記ＳＯＩ基板をアニーリングする段階が行われることを特徴とする請求項２９に記載の電界効果トランジスタの製造方法。
【請求項３２】
前記ソース側及びドレイン側ポケット注入領域を形成する段階後に、前記絶縁されたゲート電極上に側壁絶縁スペーサを形成する段階が行われ、前記ソース及びドレイン領域を形成する段階は、前記絶縁されたゲート電極をイオン注入マスクとして前記歪みのないシリコン活性層内に第１導電型の第１ソース及びドレイン領域ドーピングを注入する段階と、前記絶縁されたゲート電極及び前記側壁絶縁スペーサをイオン注入マスクとして前記歪みのないシリコン活性層内に第１導電型の第２ソース及びドレイン領域ドーピングを注入する段階と、を含むことを特徴とする請求項３１に記載の電界効果トランジスタの製造方法。
【請求項３３】
バルクシリコン領域と、前記バルクシリコン領域上の電気的な絶縁層と、前記電気的な絶縁層上に第１厚さをもつ歪みのないシリコン活性層と、前記歪みのないシリコン活性層の表面上の絶縁されたゲート電極と、前記絶縁されたゲート電極上の側壁絶縁スペーサと、前記電気的な絶縁層と前記歪みのないシリコン活性層との間に配置され、前記歪みのないシリコン活性層と第１接合を形成し、その内にゲルマニウムがピークレベルから前記表面に向かう第１方向に単調に減少する傾斜した濃度をもつ第１導電型のＳｉ1-xＧｅx層と、前記歪みのないシリコン活性層内で延び、前記第１厚さ以下の厚さをもつ第２導電型の低濃度でドーピングされたソース及びドレイン領域と、前記低濃度でドーピングされたソース領域と前記Ｓｉ1-xＧｅx層との間で延び、前記歪みのないシリコン活性層内の第１導電型のソース側ポケット注入領域と、を含むＳＯＩ電界効果トランジスタ。
【請求項３４】
前記Ｓｉ1-xＧｅx層は、前記表面に対してその内にレトログレードされた第１導電型のドーピングプロファイルをもつことを特徴とする請求項３３に記載のＳＯＩ電界効果トランジスタ。
【請求項３５】
前記Ｓｉ1-xＧｅx層は、前記表面に対してその内にレトログレードされた砒素ドーピングプロファイルをもつことを特徴とする請求項３４に記載のＳＯＩ電界効果トランジスタ。
【請求項３６】
前記歪みのないシリコン活性層内に第１導電型のチャンネル領域をさらに具備し、前記Ｓｉ1-xＧｅx層内で第１導電型ドーピングのピーク濃度が前記チャンネル領域内での第１導電型ドーピングのピーク濃度よりも大きいことを特徴とする請求項３４に記載のＳＯＩ電界効果トランジスタ。
【請求項３７】
前記歪みのないシリコン活性層内に第１導電型のチャンネル領域をさらに具備し、前記Ｓｉ1-xＧｅx層内で第１導電型ドーピングのピーク濃度が前記チャンネル領域内での第１導電型ドーピングのピーク濃度よりも大きいことを特徴とする請求項３５に記載のＳＯＩ電界効果トランジスタ。
【請求項３８】
前記歪みのないシリコン活性層は、６００Å以上の厚さをもつことを特徴とする請求項３７に記載のＳＯＩ電界効果トランジスタ。
【請求項３９】
前記歪みのないシリコン活性層は、６００Å以上の厚さをもつことを特徴とする請求項３４に記載のＳＯＩ電界効果トランジスタ。
【請求項４０】
電気的な絶縁層と、前記電気的な絶縁層上に第１導電型の歪みのないシリコン活性層と、前記歪みのないシリコン活性層の表面上の絶縁されたゲート電極と、前記歪みのないシリコン活性層内の第２導電型のソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間で延び、前記絶縁されたゲート電極の下部のチャンネル領域を形成する第２導電型の低濃度でドーピングされたソース及びドレイン領域と、前記低濃度でドーピングされたソース及びドレイン領域と前記電気的な絶縁層との間に配置されたＳｉ1-xＧｅxエピタキシャル層と、を含み、
前記Ｓｉ1-xＧｅxエピタキシャル層と前記電気的な絶縁層との間に配置されたエピタキシャルシリコン層をさらに具備すると共に、
前記Ｓｉ1-xＧｅxエピタキシャル層は、その内にゲルマニウムが前記電気的な絶縁層から前記絶縁されたゲート電極に向かう方向に減少する傾斜した濃度をもつことを特徴とする電界効果トランジスタ。
【請求項４１】
前記低濃度でドーピングされたソース及びドレイン領域は前記Ｓｉ1-xＧｅxエピタキシャル層と接触せず、前記ソース領域及びドレイン領域が前記Ｓｉ1-xＧｅxエピタキシャル層と接触することを特徴とする請求項４０に記載の電界効果トランジスタ。
【請求項４２】
前記Ｓｉ1-xＧｅxエピタキシャル層及び前記シリコン活性層の全体厚さが１５００Å以下であることを特徴とする請求項４０に記載のＳＯＩ電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より詳細には、ＭＯＳ系半導体素子及び基板とその形成方法に関する。
【０００２】
【従来の技術】
部分空乏ＳＯＩ（Ｐａｒｔｉａｌｌｙ−ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ；ＰＤＳＯＩ）ＭＯＳＦＥＴは速い速度及び低い電力性能を提供するが、典型的に素子の性能を大幅に低下させる寄生フローティングボディ効果（Ｆｌｏａｔｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ；ＦＢＥ）に敏感である。ＳＯＩ ＭＯＳＦＥＴでこのＦＢＥ効果を減らすために、各種の技術が提案されている。その一つが、ＳＯＩ ＮＭＯＳ電界効果トランジスタのソースに隣接する狭いギャップのシリコンゲルマニウム（ＳｉＧｅ）層を用いることである。
当該技術分野において当業者に容易に分かるように、シリコンゲルマニウム層の使用はボディ領域からソース領域に通過するホールに対してポテンシャル障壁を減少させる。したがって、衝撃イオン化によりボディ領域で発生したホールはｐ-Ｓｉ（ボディ）／ｎ+ＳｉＧｅ（ソース）／ｎ+Ｓｉ（ソース）の経路を通じてソース領域に容易に流れ込むことができる。このような、そして他の関連技術がＪ．シム（Ｊ．ｓｉｍ）氏らの"Ｅｌｉｍｉｎａｔｉｏｎ ｏｆ Ｐａｒａｓｉｔｉｃ Ｂｉｐｏｌａｒ−ｉｎｄｕｃｅｄ Ｂｒｅａｋｄｏｗｎ Ｅｆｆｅｃｔｓ ｉｎ Ｕｌｔｒａ−Ｔｈｉｎ ＳＯＩ ＭＯＳＦＥＴｓ Ｕｓｉｎｇ Ｎａｒｒｏｗ−Ｂａｎｄｇａｐ−Ｓｏｕｒｃｅ（ＮＢＳ） Ｓｔｒｕｃｔｕｒｅ"（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅ．Ｄｅｖ．，Ｖｏｌ．４２，Ｎｏ．８，ｐｐ．１４９５−１５０２，Ａｕｇｕｓｔ １９９５）という題の論文、エム．ヨシミ（Ｍ．Ｙｏｓｈｉｍｉ）氏らの"Ｓｕｐｐｒｅｓｓｉｏｎ ｏｆ ｔｈｅ Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ Ｅｆｆｅｃｔ ｉｎ ＳＯＩ ＭＯＳＦＥＴｓ ｂｙ ｔｈｅ Ｂａｎｄｇａｐ Ｅｎｇｉｎｅｅｒｉｎｇ Ｍｅｔｈｏｄ Ｕｓｉｎｇ ａ Ｓｉ1-xＧｅx Ｓｏｕｒｃｅ Ｓｔｒｕｃｔｕｒｅ"（ＩＥＥＥ Ｔｒａｎｓ．Ｄｅｖ．，Ｖｏｌ．４４，Ｎｏ．３，ｐｐ．４２３−４２９，Ｍａｒｃｈ １９９７）という題の論文に開示されている。また、ヨシミ氏らに与えられた"Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ Ｈａｖｉｎｇ Ｎａｒｒｏｗ−Ｂａｎｄｇａｐ−Ｓｏｕｒｃｅ"という題の米国特許第５、６９８、８６９号にもＭＯＳＦＥＴのソース領域内に狭いバンドギャップ物質の使用を開示している。
【０００３】
ＦＢＥを減少させ、かつＭＯＳＦＥＴ内でチャンネル特性を向上させるための技術がリアウ（Ｌｉａｕ）氏らに与えられた"Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｈａｖｉｎｇ ａ Ｈｅｔｅｒｏｅｐｉｔａｘｉａｌ Ｌａｙｅｒ"という題の米国特許第５，８９１，７６９号に開示されている。特に、前記’７６９特許は、ＭＯＳＦＥＴ内でキャリア移動度を高めるために歪みのあるチャンネル領域の使用を開示している。このように歪みのあるチャンネル領域はアズ−グロウン（as-grown）で成長させた弛緩された又は歪みのないシリコンゲルマニウム層上にシリコン層を成長させることで形成できる。チュー（Ｃｈｕ）氏らに与えられた"Ｂｕｌｋ ａｎｄ Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ Ｕｓｉｎｇ Ｓｅｌｅｃｔｉｖｅ Ｏｘｉｄａｔｉｏｎ"という題の米国特許第５，９６３，８１７号もやはりＦＢＥを向上させるためにシリコンに比べて速い速度で選択的に酸化するシリコンゲルマニウム層の使用を開示している。さらに、チュー（Ｃｈｕ）氏らに与えられた米国特許第５，９０６，９５１号及び第６，０５９，８９５号には、ウェーハボンディング技術とＳＯＩ基板を提供するために歪みのあるＳｉＧｅ層を開示している。ウェーハボンディング技術及びＳＯＩ基板を提供するためにシリコンゲルマニウム層を用いることはまた、ガウル（Ｇａｕｌ）氏らに与えられた米国特許第５，２１８，２１３号及び第５，２４０，８７６号にも開示されている。ＳＯＩ基板を形成するための従来の技術が図１Ａ-図１Ｄないし図２Ａ-２Ｄに示されている。特に、図１Ａは、その内に多孔性シリコン層１１２及びその上にエピタキシャルシリコン層１１４を具備したハンドリング基板１１０の形成を示している。図１Ｂは、前記エピタキシャルシリコン層１１４の表面に支持基板１２０の接着を示している。前記支持基板１２０は、従来の技術を用い、前記エピタキシャルシリコン層１１４上に直接接触される酸化物層１２２がその上に形成できる。次に、図１Ｃに示されたように、ハンドリング基板１１０の一部が除去されて多孔性シリコン層１１２を露出させる。このような除去段階はハンドリング基板１１０の一部を研磨或いはエッチングして行ったり、多孔性シリコン層１１２を分離して行ったりすることができる。次に、図１Ｄに示されたように、通常の平坦化技術が多孔性シリコン層１１２を除去するために行われて、その内に埋め込まれた酸化物層１２２及びその上に練磨されたシリコン層１１４をもつＳＯＩ基板を提供する。図１Ａないし図１Ｄに示された従来の技術は、一般に、ＥＬＴＲＡＮ（ｅｐｉ−ｌａｙｅｒ−ｔｒａｎｓｆｅｒ）技術として知られている。
【０００４】
図２Ａは、その内に埋め込まれた水素注入層１３２を限定するために基板の表面に水素イオンを注入することでその上にシリコン層１３０’を具備したハンドリング基板１３０の形成を示している。次に、図２Ｂは、前記ハンドリング基板に支持基板１２０が接着される。次に、ハンドリング基板１３２の一部が、図２Ｃに示されたように、水素注入層１３２に沿って前記接着された基板を除去することで除去される。次に、図２Ｄに示されたように、一般的な平坦化技術が水素注入層１３２を除去するために行われる。図２Ａないし図２Ｄに示されたこのような従来の技術は、一般に、"スマート-カット"技術として知られている。
【０００５】
不幸にも、たとえ、歪みのあるシリコンチャンネル領域の使用がＮＭＯＳ及びＰＭＯＳ素子の両方でキャリアの移動度を高めるが、このように歪みのある（ｓｔｒａｉｎｅｄ）領域は、一般に、短チャンネル素子特性を劣化させる。したがって、ＭＯＳＦＥＴ及びＳＯＩ基板を形成するための前述の技術にも拘わらず、高くなったチャンネル移動度特性を確保するために歪みのあるチャンネル領域の使用を要しない基板を形成する改善された方法及びそれにより形成された構造物に対する要求が高まりつつある。
【０００６】
【発明が解決しようとする課題】
本発明は上記事情に鑑みて成されたものであり、その目的は、高くなったチャンネル移動度特性を確保するために、歪みのあるチャンネル領域の使用を要しないＭＯＳ系半導体素子及び基板とその形成方法を提供するところにある。
【０００７】
【課題を解決するための手段】
本発明の実施形態は、その内に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を含む。本発明の一実施形態によるＳＯＩ基板は、その上に電気的な絶縁層をもつシリコンウェーハと、前記電気的な絶縁層上に延び、その内にゲルマニウムが傾斜した濃度をもつＳｉ1-xＧｅx層を含む。また、歪みのない（ｕｎｓｔｒａｉｎｅｄ）シリコン活性層がＳＯＩ基板内に与えられる。このように歪みのないシリコン活性層は、Ｓｉ1-xＧｅx層上に延びてそれと共に接合をなす。また、前記歪みのないシリコン活性層は、好ましくはＳＯＩ基板の表面に延びて、集積回路素子が前記シリコン活性層の表面に形成できる。相対的に薄膜シリコン活性層の使用を促進するために、Ｓｉ1-xＧｅx層は、好ましくは、歪みのないシリコン活性層からエピタキシャル成長される。このようなエピタキシャル成長段階は歪みのないシリコン活性層を与え（または、初期に基板上に歪みのないシリコン活性層をエピタキシャル成長させ）、次に、最大の所望のゲルマニウム濃度が得られるまで傾斜するようにゲルマニウムの濃度を高めることで活性層上にＳｉ1-xＧｅx層の成長をし続ける。次に、傾斜する方式でゲルマニウムの濃度をｘ=０まで減少させることでこれ以上の成長が発生できる。Ｓｉ1-xＧｅx層内でゲルマニウムの傾斜は直線状の傾斜をなすこともある。
【０００８】
好ましいＳＯＩ基板は、初期にその内に歪みのないシリコン層及び前記シリコン層上に延びたＳｉ1-xＧｅx層をもつハンドリング基板を形成させることで製作できる。次に、支持基板が前記ハンドリング基板に接着されて、Ｓｉ1-xＧｅx層が前記支持基板と前記歪みのないシリコン層との間に配置される。次に、シリコン層の表面を露出させ、その内に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ基板を形成するために前記ハンドリング基板の一部が前記支持基板から除去されることが好ましい。ここで、前記埋め込みＳｉ1-xＧｅx層は、好ましくは、前記支持基板から前記シリコン層の表面に延びる方向に減少されるプロファイルをもつ傾斜したゲルマニウムの濃度をもつ。
【０００９】
これらの方法はまた、その内に歪みのない第１シリコン層、前記第１シリコン層上に延びたＳｉ1-xＧｅx層及び前記Ｓｉ1-xＧｅx層上に延びた歪みのないまたは歪みのある第２シリコン層をもつハンドリング基板を形成する段階を含む。また、前記接着段階前に前記Ｓｉ1-xＧｅx層上に熱的酸化層を形成するために熱的に前記第２シリコン層を酸化させる段階を行っても良い。また、前記支持基板は、その上に酸化物表面層を含むことができ、前記接着段階は前記熱的酸化層に前記酸化物表面層を接着させる段階を含むことができる。あるいは、前記接着段階前にＳｉ1-xＧｅx層上に電気的な絶縁層を蒸着させる段階を行っても良く、前記接着段階は前記電気的な絶縁層に前記酸化物表面層を接着する段階を含むことができる。
【００１０】
ＳＯＩ基板を形成するさらに他の好ましい方法によれば、ハンドリング基板はその内に多孔性シリコン層を含むことができ、前記除去段階は前記多孔性シリコン層を分離することで前記支持基板から前記ハンドリング基板の一部を除去し、次に前記多孔性シリコン層及びシリコン層を平坦化する段階を含むことができる。ハンドリング基板を形成する好ましい方法は、シリコン層上にＳｉ1-xＧｅx層をエピタキシャル成長させ、次に、前記ハンドリング基板内に水素注入層を形成するために前記Ｓｉ1-xＧｅx層及び前記シリコン層を通じて水素イオンを注入する段階を含むことができる。そして、前記除去段階は、前記水素注入層を分離し、シリコン層の表面を露出させるために前記水素注入層を平坦化することで行われる。電界効果トランジスタを含む半導体素子は前記シリコン層の表面に形成できる。
【００１１】
本発明の付加的な実施形態は、ＳＯＩ電界効果トランジスタを含む。このようなトランジスタは、電気的な絶縁層及び前記電気的な絶縁層上の歪みのないシリコン活性層を含む。また、前記歪みのないシリコン活性層表面に絶縁されたゲート電極が与えられる。また、前記電気的な絶縁層と前記歪みのないシリコン活性層との間にＳｉ1-xＧｅx層が配置される。前記Ｓｉ1-xＧｅx層は、前記歪みのないシリコン活性層と第１接合を形成し、その内でゲルマニウムがピークレベルから前記歪みのないシリコン活性層の表面に向かって延びる第１方向に単調に減少する傾斜した濃度をもつ。この実施例の一形態によれば、ピークゲルマニウム濃度レベルはｘ=０．１５よりも大きく、前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は前記ピークレベルから前記第１接合で約ｘ=０．１よりも小さいレベルまで変化する。前記第１接合でゲルマニウムの濃度は急傾斜をもつ場合がある。
より好ましくは、前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は、０．２＜ｘ＜０．４であるピークレベルから前記第１接合でｘ=０のレベルまで変化する。
【００１２】
また、前記Ｓｉ1-xＧｅx層は前記下部の電気的な絶縁層と界面をなし、また前記Ｓｉ1-xＧｅx層内で前記傾斜したゲルマニウムの濃度は前記電気的な絶縁層との界面で約ｘ=０．１よりも小さいレベルから前記ピークレベルまで増大することもある。また、前記歪みのないシリコン活性層は約６００Å以上の厚さをもつことができ、前記Ｓｉ1-xＧｅx層は約８００Å以下の厚さをもつことができる。
【００１３】
ＰＭＯＳトランジスタでよりも大きい駆動電流能力がチャンネル領域及びボディ領域でドーピングプロファイルを再編成することにより達成できる。特に、シリコンとＳｉ1-xＧｅxとであるドーピングの溶解度が異なるということが、ＰＭＯＳ素子の特性を向上させるのに有利に使用できる。好ましいＰＭＯＳトランジスタにおいて、Ｓｉ1-xＧｅx層はＮ型ドーピングでドーピングされ、Ｓｉ1-xＧｅx層内でＮ型ドーピングの濃度は前記歪みのないシリコン活性層の表面に向かう第１方向に減少するプロファイルをもつ。このプロファイルは、好ましくはＳｉ1-xＧｅx層内にピークレベルをもち、レトログレードされ続いたＮ型ドーピングプロファイルが前記歪みのないシリコン活性層を横切って延びる単調な方式で前記第１方向で減少できる。このようなＮ型ドーピングは、好ましくは、ボディ領域でパンチスルーを抑えるのに使用できるが、ＰＭＯＳトランジスタのスレショルド電圧に影響を与えるのにも使用できる。
【００１４】
また、他のＳＯＩ電界効果トランジスタは、電気的な絶縁層及び前記電気的な絶縁層上の複合半導体活性領域を含むことができる。前記複合半導体活性領域は約６００Å以上の厚さをもつシリコン活性層と、前記電気的な絶縁層と前記シリコン活性層との間に配置される単一のＳｉ1-xＧｅx層を具備できる。前記Ｓｉ1-xＧｅx層は前記シリコン活性層と第１接合を形成し、その内でゲルマニウムがピークレベルから前記シリコン活性層の表面に向かって延びる第１方向に単調に減少する傾斜した濃度をもつ。前記Ｓｉ1-xＧｅx層内でのゲルマニウムのピークレベルは、好ましくは、ｘ=０．１５よりも大きく、前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は前記ピークレベルから前記第１接合で約ｘ=０．１よりも小さいレベルまで変化する。より好ましくは、前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は０．２＜ｘ＜０．４であるピークレベルから前記第１接合でｘ=０のレベルまで変化する。また、前記Ｓｉ1-xＧｅx層は、前記電気的な絶縁層と界面をなし、また前記Ｓｉ1-xＧｅx層内での前記傾斜したゲルマニウムの濃度は前記界面で約ｘ=０．１よりも小さいレベルから前記ピークレベルまで増大することもある。
【００１５】
本発明の他の実施形態は、電気的な絶縁層上に延びその内に複合半導体活性領域をもつＰＭＯＳ電界効果トランジスタを含む。前記複合半導体活性領域はその内でゲルマニウムが単一のＳｉ1-xＧｅx層内のピークレベルからその表面に向かって延びる第１方向に単調に減少する傾斜した濃度をもつ単一のＳｉ1-xＧｅx層を含む。また、歪みのないシリコン活性層が前記単一のＳｉ1-xＧｅx層との第１接合から前記表面に延びるように与えられる。また、前記複合半導体活性領域は、その内に表面に向かって延びた基本的に少なくともレトログレードされたＮ型ドーピングプロファイルをもち、単一のＳｉ1-xＧｅx層内でピークレベルをもつ。このようなＮ型ドーピングにより与えられた全体的な電荷は、ＰＭＯＳトランジスタのスレショルド電圧に影響を与える。また、単一のＳｉ1-xＧｅx層内でＮ型ドーピングは前記ソースとドレイン領域との間で延びることのできる空乏層により発生されるパンチスルーを大幅に防止する。また、低濃度でドーピングされたＰ型ソース及びドレイン領域が与えられる。このような領域は前記絶縁されたゲート電極に対向するシリコン活性層内に形成される。Ｎ型導電性のソース側ポケット注入領域が与えられ、これは、前記低濃度でドーピングされたＰ型ソース領域と前記単一のＳｉ1-xＧｅx層との間に形成される。このポケット注入領域は各々ソース領域及び単一のＳｉ1-xＧｅx層と整流及び反整流接合を形成し、接合漏れを抑えるように作用する。
【００１６】
ＳＯＩ電界効果トランジスタのさらに他の実施形態は、バルクシリコン領域及び前記バルクシリコン領域上の電気的な絶縁層を含む。第１厚さをもつ歪みのないシリコン活性層がやはり前記電気的な絶縁層上に与えられ、側壁絶縁スペーサをもつ絶縁されたゲート電極が前記歪みのないシリコン活性層の表面に形成される。第１導電型のＳｉ1-xＧｅx層が前記電気的な絶縁層と歪みのないシリコン活性層との間に配置される。特に、前記Ｓｉ1-xＧｅx層は、前記歪みのないシリコン活性層と第１接合を形成し、その内にゲルマニウムがピークレベルから表面に向かって延びる第１方向に単調に減少する傾斜した濃度をもつ。また、低濃度でドーピングされた第２導電型のソース及びドレイン領域が与えられる。このように低濃度でドーピングされた領域は歪みのないシリコン活性層内に形成されるが、前記歪みのないシリコン活性層の厚さよりも小さい深さで形成される。さらに、第１導電型のソース側ポケット注入領域が前記歪みのないシリコン活性層内に与えられ、このようなソース側ポケット注入領域は前記低濃度でドーピングされたソース領域と前記Ｓｉ1-xＧｅx層との間に形成される。本実施例の好ましい形態によれば、前記Ｓｉ1-xＧｅx層は表面に対してその内にレトログレードされた第１導電型ドーピングプロファイルをもつ。このようにレトログレードされた第１導電型ドーピングプロファイルは、レトログレードされた砒素または砒素／リンドーピングプロファイルであって、前記歪みのないシリコン活性層内の前記チャンネル領域で第１導電型ドーピングの最大濃度に比べてその内の第１導電型ドーピングの濃度が大きいＳｉ1-xＧｅx層にならしめることができる。特に、前記レトログレードされたドーピングプロファイルはＳｉ1-xＧｅx層でピークをもち、前記ゲート電極の下部で最小となる。このようにレトログレードされたプロファイルは、好ましくは、前記ピークレベルから前記最小レベルまで単調に減少されるが、他のレトログレードプロファイルが得られることもある。前記歪みのないシリコン活性層の厚さ及び前記チャンネル領域と下部のＳｉ1-xＧｅx層内のドーピングの総量は、所望のスレショルド電圧を達成し、パンチスルーを防止するために注意深く調節できる。
【００１７】
また、本発明の実施形態は、ＳＯＩ基板の表面上に絶縁されたゲート電極を形成することで電界効果トランジスタを形成する方法を含む。この基板は電気的な絶縁層、前記電気的な絶縁層上の歪みのないシリコン活性層及び前記電気的な絶縁層と歪みのないシリコン活性層との間に配置され、その内にゲルマニウムが傾斜した濃度をもつＳｉ1-xＧｅx層を含む。前記歪みのないシリコン活性層内で第１導電型のソース及びドレイン領域を形成し、前記歪みのないシリコン活性層及び前記Ｓｉ1-xＧｅxエピタキシャル層内に形成された第２導電型のソース側及びドレイン側ポケット注入領域を形成するための段階がさらに行われる。このようなポケット注入領域は各々、ソース及びドレイン領域とＰ-Ｎ接合を形成する。絶縁されたゲート電極を形成する段階前に、好ましくは、前記歪みのないシリコン活性層内に第１導電型のスレショルド電圧調節用ドーピングを注入する段階が行われる。次に、このようなスレショルド電圧調節用ドーピングは、前記絶縁されたゲート電極が形成された後にアニーリングされ、シリコン及びＳｉ1-xＧｅxでのドーピングの溶解度の違いの結果として再分布され、Ｓｉ1-xＧｅxエピタキシャル層及びシリコン活性層内にスレショルド電圧調節用ドーピングのレトログレードプロファイルを形成する。また、Ｓｉ1-xＧｅxエピタキシャル層内のドーピングはＰＭＯＳ素子でパンチスルーを防止し、ＮＭＯＳ素子でフローティングボディ効果を減少させる。
【００１８】
本発明の基板及びその形成方法は、ＦＢＥが減少されたＮＭＯＳトランジスタを形成するために用いられることもある。ＦＢＥの減少はその内に傾斜したゲルマニウム濃度をもつ埋め込みシリコンゲルマニウム層がボディ領域からソース領域に流れるホールに対するポテンシャル障壁を減少させるからである。したがって、衝撃イオン化によりボディ領域で発生されたホールはｐ-Ｓｉ（ボディ）／ｐ-ＳｉＧｅ（ボディ）／ｎ+ＳｉＧｅ（ソース）／ｎ+Ｓｉ（ソース）の経路に沿ってソース領域へとより容易に流れることができる。ドレイン-ソース電圧Ｖｄｓに対して平坦に分布されたサブスレショルド傾斜をもつドレイン電流Ｉｄ対ゲート電圧Ｖｇ曲線及び良好に制御されたキング効果特性をもつＮＭＯＳトランジスタがまた形成できる。本発明の基板及びその形成方法は、チャンネル領域で高い反転層キャリア移動度から起因する優れた駆動能力をもつＰＭＯＳトランジスタを与えるためにも用いられる。このように向上された駆動能力は、レトログレードされたドーピングプロファイル及び所望のスレショルド電圧が同時に達成されるようにアニーリングを通じてチャンネル領域ドーピングを再編成することで得られる。このようなチャンネル領域ドーピングの再編成は、ポケットイオン注入効果を高めるためにも用いられる。このようなＮＭＯＳ及びＰＭＯＳ素子のスレショルド電圧ロールオフ（ｒｏｌｌ ｏｆｆ）特性は減少された短チャンネル効果（ＲＳＣＥ）を示すことができ、このような素子において抑制された寄生バイポーラ作用（ＰＢＡ）がオフ漏れ電流を減少させるために用いられる。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施形態を詳細に説明する。
後述する実施形態は各種の形態に変形でき、本発明の範囲が後述する実施形態に限定されることはない。本発明の実施形態は当業界における通常の知識を有した者に本発明をより完全に説明するために提供されるものである。本発明の実施形態を説明する図面において、ある層や領域の厚さは明細書の明確性のために誇張されている。また、ある層が他の層または基板の"上部"にあると記載された場合、前記ある層が前記他の層または基板の上部に直接的に存在することもできれば、その間に第３の層が介在されることもできる。さらに、"第１導電型"及び"第２導電型"という用語は、Ｎ型またはＰ型のように反対の導電型を示すが、ここに説明される各実施形態はまたその相補的な実施形態を含む。同一の参照番号は全体に亘って同一の構成要素を示す。
【００２０】
図３Ａないし図３Ｅを参照し、その内にＳｉ1-xＧｅx層をもつＳＯＩ基板を形成する望ましい方法を説明する。図３Ａに示されたように、この方法はその内に多孔性シリコン層１２及び前記多孔性シリコン層１２上に形成された第１エピタキシャルシリコン層１４をもつハンドリング基板１０を形成する段階を含む。この第１エピタキシャルシリコン層１４は、約６００Å以上の厚さをもつことができる。図３Ｂに示されたように、次に、Ｓｉ1-xＧｅx層１６が前記第１エピタキシャルシリコン層１４上に形成される。このＳｉ1-xＧｅx層１６は約８００Å以下の厚さをもち、７００℃ないし１３００℃の範囲内の温度で行われる減圧化学気相蒸着（ＬＰＣＶＤ）技術を用いて形成できる。このような蒸着段階は、第１エピタキシャルシリコン層１４の表面をＧｅＨ4及びＳｉＨ2Ｃｌ2ソースガスの混合物を含む蒸着ガスに露出させることで行われる。特に、前記蒸着段階は、好ましくは、ゲルマニウムソースガス（例えば、ＧｅＨ4）の相対的な濃度をインサイチュで変えながら行われる。例えば、ゲルマニウムソースガスの流量は、好ましくは、Ｓｉ1-xＧｅx層１６内でゲルマニウムの濃度が前記下部の第１エピタキシャルシリコン層１４との接合でｘ=０の値から０．２≦ｘ≦０．４の最大値に増加するように変化させる。最大の濃度レベルに達してから、前記ゲルマニウムソースガスの流量は、Ｓｉ1-xＧｅx層１６内でゲルマニウムの濃度がゼロに減少されるまで次第に減少する。
【００２１】
次に、図３Ｂを参照すると、第２エピタキシャルシリコン層１８が約８５０℃の温度でＳｉＨ2Ｃｌ2ソースガスを用いて前記蒸着段階を続けることで前記Ｓｉ1-xＧｅx層１６上に形成できる。第２エピタキシャルシリコン層１８を形成する段階は、行っても、行わなくても良い。
【００２２】
図３Ｃを参照すると、支持基板２０が、好ましくは、前記第２エピタキシャルシリコン層１８に接着される。示されたように、このような接着段階は、好ましくは、前記支持基板２０上に存在する酸化層２２と前記第２エピタキシャルシリコン層１８の練磨された表面との間で行われる。前記酸化層２２は、約８００ないし３０００Åの範囲の厚さをもつ。次に、図３Ｄに示されたように、ハンドリング基板１０が前記多孔性シリコン層１２に沿って前記複合基板を分離することで、前記複合基板から除去される。このとき、従来の技術が前記複合基板から前記多孔性シリコン層１２の残留する一部を除去するために用いられる場合がある。図３Ｅに示されたように、このような除去段階は、第１エピタキシャルシリコン層１４の初期表面１４ａを露出させる平坦化または研摩技術を用いて前記多孔性シリコン層１２を除去する段階を含む。以下、詳述するように、より好ましい電気的な特性をもつ活性素子（例えば、ＣＭＯＳ素子）は、第１"歪みのない"エピタキシャルシリコン層１４に形成できる。
【００２３】
図４Ａないし図４Ｅを参照し、その内にＳｉ1-xＧｅx層をもつＳＯＩ基板を形成する他の方法を説明する。図４Ａに示されたように、この他の方法は、その上にＳｉ1-xＧｅx層１６’及び前記Ｓｉ1-xＧｅx層１６’上に形成された第２エピタキシャルシリコン層１８’をもつハンドリング基板１０’を形成する段階を含む。前記Ｓｉ1-xＧｅx層１６’は、図３Ｂと結びつけて説明したように形成できる。次に、ブランケットイオン注入段階が行われる。このイオン注入段階は、水素イオン注入層１５を形成するために前記第２エピタキシャルシリコン層１８’を通じて前記ハンドリング基板１０’に水素イオンを注入する段階を含む。水素イオンは、好ましくは、前記水素イオン注入層１５とＳｉ1-xＧｅx層１６’との間に第１シリコン層１４’を形成するのに十分なエネルギーレベルでイオン注入される。例えば、水素イオンは、１×１０16ないし１×１０17ｃｍ-2のドーズレベルと１５０ないし４００ＫｅＶのエネルギーレベルでイオン注入される。図４Ｃを参照すると、支持基板２０が、好ましくは、前記第２エピタキシャルシリコン層１８’に接着される。示されたように、このような接着段階は、好ましくは、前記支持基板２０上に存在する酸化層２２と前記第２エピタキシャルシリコン層１８’の練磨された表面との間で行われる。次に、図４Ｄに示されたように、ハンドリング基板１０’が前記水素イオン注入層１５に沿って前記複合基板を分離することで、前記複合基板から除去される。このとき、従来の技術が、前記複合基板から前記水素イオン注入層１５の残留する一部を除去するために用いられる場合がある。
【００２４】
図４Ｅに示されたように、このような除去段階は、第１シリコン層１４’の初期表面を露出させる平坦化または研摩技術を用いて前記水素イオン注入層１５を除去する段階を含む。本発明の他の実施形態によれば、図３Ｃの第２エピタキシャルシリコン層１８及び図４Ｃの第２エピタキシャルシリコン層１８’は、前記接着段階が行われる前に熱的に酸化される場合もある。或いは、前記接着段階前に、電気的な絶縁層が前記第２エピタキシャルシリコン層１８、１８’上に、または前記第２エピタキシャルシリコン層１８、１８’が存在しない場合、前記Ｓｉ1-xＧｅx層１６、１６’上に蒸着される場合もある。Ｓｉ1-xＧｅx層１６、１６’の厚さは、これらの層が接着段階のための用意時に熱的に部分酸化される場合に増加できる。第２エピタキシャルシリコン層１８、１８’の厚さは、約２００ないし４００Åの間の範囲内に設定できる。
【００２５】
或いは、前記Ｓｉ1-xＧｅx層１６、１６’は、約３０％の最大レベルに達するその内部のゲルマニウムの傾斜した濃度をもつ層から形成できる。これらの層は、７００ないし８００℃範囲の温度及び約２０Ｔｏｒｒの圧力下で形成できる。
前記ソースガスは、ＧｅＨ4を０ないし６０ｓｃｃｍ、ＤＣＳ（ＳｉＨ2Ｃｌ2）を２００ｓｃｃｍ、及びＨＣｌを５０ないし１００ｓｃｃｍを含むことができる。
【００２６】
図５を参照すると、ＳＯＩ基板で電界効果トランジスタ（例えば、ＭＯＳＦＥＴ）を形成する望ましい方法を説明する。図３Ａないし図３Ｅ及び図４Ａないし図４Ｅを結びつけて説明したように、これらの方法は、歪みのないシリコン活性層とその内に埋め込みＳｉ1-xＧｅx層を形成する段階を含む（ブロック１０２０）。前記埋め込みＳｉ1-xＧｅx層は、好ましくは、ゲルマニウムの濃度が初期にｘ=０であるレベルから０．２≦ｘ≦０．４のピークレベルまで増加する間に前記歪みのないシリコン活性層からエピタキシャル成長される。したがって、埋め込みＳｉ1-xＧｅx層内でのゲルマニウムの濃度は、その内部のピークレベルから前記歪みのないシリコン活性層の初期表面（すなわち、ＳＯＩ基板の上部表面）に向かって延びる方向で好ましく減少するプロファイルをもつ。次に、スレショルド電圧を調整するためのドーピングが基板に注入される（ブロック１０４）。
ＮＭＯＳ及びＰＭＯＳトランジスタで用いられる"スレショルド電圧"ドーピングは各々、ＮＭＯＳ及びＰＭＯＳ注入マスクを用いて基板内に別途に注入できる。
ＮＭＯＳトランジスタに対して、前記スレショルド電圧ドーピングは、典型的に、ボロン及びインジウムなどのＰ型ドーピングを含む。しかし、ＰＭＯＳトランジスタに対してはスレショルド電圧ドーピングは砒素及びリンなどのＮ型ドーピングを含む。
【００２７】
スレショルド電圧ドーピングを注入する段階は、同一の導電型の他のドーピングを多重で注入する段階を含む。例えば、ＰＭＯＳ素子において、砒素及びリンは両方とも各々エネルギーレベル及びドーズレベルでスレショルド電圧ドーピングとして注入できる。このような多重のドーピングは、シリコン及びシリコンゲルマニウム内で相異なるドーピング溶解度をもち、このような他の溶解度が連続する熱的アニーリング段階が行われるとき、スレショルド電圧ドーピングの望ましい再分布を達成するのに有利に用いられる。このような望ましい再分布は、スレショルド電圧ドーピングのレトログレードプロファイルを招く。特に、ドーピングの望ましい再分布は、スレショルド電圧ドーピングがトランジスタのチャンネル領域に流入されるときに典型的に発生するチャンネル移動度の減少を防止させることで、結果的に、トランジスタの反転層チャンネル特性を向上できる。これは、特に反転層チャンネルでの相対的に低いホール移動度から典型的に制限を受けるＰＭＯＳ素子に対して有利である。シリコン活性層及び下部のＳｉ1-xＧｅx層の厚さは、また全体ドーピング電荷が結果的なスレショルド電圧に影響するということを同時に保証しながら、スレショルド電圧ドーピングの望ましい再分布の度合いを高めるように設計できる。ＰＭＯＳ素子において、スレショルド電圧に影響するために用いられたドーピングは、またパンチスルーを防止するのに有用である。
【００２８】
次に、ブロック"１０６"を参照すると、絶縁されたゲート電極が従来の技術を用いて基板上に形成される。ブロック"１０８"に示されたように、前記絶縁されたゲート電極は、低濃度でドーピングされたソース（ＬＤＳ）及び低濃度でドーピングされたドレイン（ＬＤＤ）ドーピングを歪みのないシリコン活性層内に注入する間にマスクとして用いられる。ポケット注入領域がポケット領域ドーピングを歪みのないシリコン活性層及び下部Ｓｉ1-xＧｅx層に注入することで形成できる（ブロック１１０）。このようなポケット領域ドーピングは、好ましくは、十分なドーズレベル及びエネルギーレベルで注入されて前記ＬＤＳ及びＬＤＤ領域と前記Ｓｉ1-xＧｅx層との間に形成されるポケット注入領域を形成することになる。ブロック"１１２"に示されたように、従来の一般的な技術がゲート電極の側壁に電気的な絶縁スペーサを形成するために用いられる。高濃度でドーピングされたソース及びドレイン領域ドーピングは、ゲート電極及び側壁絶縁スペーサを注入マスクとして前記ＬＤＳ及びＬＤＤ領域を通じてそれらに注入される（ブロック"１１４"）。ブロック"１１６"に示されたように、急速熱的アニーリング（ＲＴＡ）段階がソース及びドレイン領域ドーピングをドライブ-インするために行われ得る。このようなアニーリング段階中に、予め注入されたドーピングが前記シリコン活性層及び下部Ｓｉ1-xＧｅx層内で拡散または再分布できる。
【００２９】
図６Ａないし図６Ｅを参照すると、ＳＯＩ電界効果トランジスタを形成する望ましい方法は、その上に形成された歪みのないシリコン活性層３６及びその内に形成された埋め込みＳｉ1-xＧｅx層３４をもつ基板を形成する段階を含む。図６Ａに示されたように、前記歪みのないシリコン活性層３６は、約６００Å以上の厚さをもち、前記埋め込みＳｉ1-xＧｅx層３４は約８００Å以下の厚さをもつ。
好ましくは、前記歪みのないシリコン活性層３６は約８００ないし１２００Åの範囲の厚さをもち、前記埋め込みＳｉ1-xＧｅx層３４は約２００ないし６００Åの範囲の厚さをもつ。より好ましくは、前記歪みのないシリコン活性層３６は１０００Åの厚さをもち、前記埋め込みＳｉ1-xＧｅx層３４は４００Åの厚さをもつ。約３００Åの厚さをもつ変形または歪みのない薄手の下部層３２が前記埋め込みＳｉ1-xＧｅx層３４及び埋め込み酸化層３０間に与えられることもある。前記下部層３２は省けても良い。前記埋め込みＳｉ1-xＧｅx層３４内でゲルマニウムの濃度はシリコン活性層３６及び前記下部層３２の接合でゼロに設定できる。
【００３０】
また、埋め込みＳｉ1-xＧｅx層３４内でゲルマニウムの濃度は０．２ないし０．４範囲のピークレベルに設定でき、前記ピークレベルに対して線形的に傾斜する場合がある。前記埋め込み酸化層３０は、半導体基板またはウェーハ（図示せず）上に与えられることもある。
【００３１】
図６Ｂを参照すると、スレショルド電圧調節用ドーピング３８が歪みのないシリコン活性層３６内に注入される。もし、ＮＭＯＳ及びＰＭＯＳ素子が前記シリコン活性層３６内で隣接した位置に形成されれば、分離されたＮＭＯＳ及びＰＭＯＳ注入マスク（図示せず）が前記歪みのないシリコン活性層３６上に形成できる。これらのマスクはＮ型ドーピングがＰＭＯＳ素子のためのスレショルド電圧調節用ドーピングとして注入されるとき及びＰ型ドーピングがＮＭＯＳ素子のためのスレショルド電圧調節用ドーピングとして注入されるときに使用できる。前記注入されたドーピング３８はＮＭＯＳ素子を形成するときにはボロン及びインジウムを含み、ＰＭＯＳ素子を形成するときには砒素及びリンを含むことができる。他のドーピングがさらに用いられる。特に、前述した注入段階は２つの分離された注入段階を含むことができる。先ず第一に、ＢＦ２イオンなどのスレショルド電圧調節用ドーピングが約３０ないし６０ＫｅＶ範囲のエネルギーレベルで、約８×１０11ないし５×１０13ｃｍ-2範囲のドーズレベルで０゜のチルト角で注入できる。第二に、インジウムイオンなどのスレショルド電圧調節用ドーピングが約１５０ないし２５０ＫｅＶ範囲のエネルギーレベルで、約８×１０11ないし５×１０13ｃｍ-2範囲のドーズレベルで注入できる。ＰＭＯＳ素子を形成するとき、前述したイオン注入段階は、前記シリコン活性層３６及び下部Ｓｉ1-xＧｅx層３４内で前記チャンネル領域及びボディ領域内に所望のレトログレードドーピングプロファイルを得るために十分なドーズ及びエネルギーレベルで砒素及びリンイオンを分離して注入する段階を含むことができる。特に、前記第１注入段階は、リンイオンが約２０ないし４０ＫｅＶ範囲のエネルギーレベルで、約８×１０11ないし５×１０13ｃｍ-2範囲のドーズレベルで７゜のチルト角で注入できる。
【００３２】
次に、砒素イオンが約１５０ないし２５０ＫｅＶ範囲のエネルギーレベルで、約８×１０11ないし５×１０13ｃｍ-2範囲のドーズレベルで注入できる。前記砒素イオンはスレショルド電圧に影響できるが、典型的にＰＭＯＳ素子のボディ領域でパンチスルーを防止することで素子特性により大きく影響できる。
【００３３】
図６Ｃを参照すると、従来の一般的な技術が前記シリコン活性層３６の初期表面に絶縁されたゲート電極を形成するために用いられる。これらの技術は、前記初期表面上に熱的酸化層４２を形成する段階及び前記熱的酸化層４２上にドーピングまたはアンドーピングされたポリシリコン層４０を蒸着する段階を含む。また、前記ポリシリコン層及び熱的酸化層を露出された側壁をもつ絶縁ゲート電極にパタニングするために、従来の技術が用いられる。絶縁ゲート電極を形成するための技術は、主として朴氏に与えられた"Ｓｅｍｉｃｏｎｄｕｃｔｏｒ-ｏｎ-ｉｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａｔｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｉｎｓｕｌａｔｉｎｇ Ｍｅｓａｓ"という題の米国特許第６，６０６４，０９２号、金氏に与えられた"Ｓｅｍｉｃｏｎｄｕｃｔｏｒ-ｏｎ-ｉｎｓｕｌａｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ＷｉｔｈＲｅｄｕｃｅｄ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｐａｒａｓｉｔｉｃｓ"という題の米国特許第５，９９８，８４０号、柳氏らに与えられた"Ｍｅｔｈｏｄ ｏｆ Ｆｏｒｍｉｎｇ Ｓｉｍｉｃｏｎｄｕｃｔｏｒ-ｏｎ-ｉｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａｔｅｓ"という題の米国特許第５，８７７，０４６号に詳細に開示されており、これらの開示内容は、この明細書に参考文献として結び付ける。先ず、ソース及びドレイン領域ドーピング３９が低濃度でドーピングされたソース（ＬＤＳ）及びドレイン（ＬＤＤ）領域４４ａ、４４ｂを形成するために前記シリコン活性層３６内に注入される。前述のように、このようなドーピングは前記絶縁ゲート電極を注入マスクとして自己整列方式で注入される場合もある。ＰＭＯＳ素子のためにボロンドーピング（例えば、ＢＦ２イオン）が約３ないし３０ＫｅＶ範囲のエネルギーレベルで、約１×１０12ないし１×１０16ｃｍ-2範囲のドーズレベルで注入できる。またＮＭＯＳ素子のために、砒素ドーピングが約２０ないし５０ＫｅＶ範囲のエネルギーレベルで、約１×１０12ないし１×１０16ｃｍ-2範囲のドーズレベルで注入できる。次に、相対的に短期間のアニーリング段階が前記ＬＤＤ及びＬＤＳドーピングを水平的及び垂直的に拡散させるために行われる。ＬＤＳ及びＬＤＤ領域を形成するとき、他のドーピングが用いられることもある。
【００３４】
図６Ｄを参照すると、ポケット注入領域ドーピング４６がＮＭＯＳ素子内でＰ型ポケット注入領域４８ａ、４８ｂまたはＰＭＯＳ素子内でＮ型ポケット注入領域４８ａ、４８ｂを形成するために約７ないし３５°のチルト角で注入できる。
このような注入段階は、好ましくは、前記ＬＤＤ及びＬＤＳ領域４４ａ、４４ｂを通過して前記埋め込みＳｉ1-xＧｅx層３４内に十分なエネルギーレベルとドーズレベルで注入できる。特に、Ｎ型ポケット注入領域４８ａ、４８ｂが砒素イオンを約１００ないし３００ＫｅＶ範囲のエネルギーレベルで、約１×１０12ないし１×１０15ｃｍ-2範囲のドーズレベルで注入することで形成できる。
【００３５】
またＰ型ポケット注入領域４８ａ、４８ｂがボロンイオンを約２０ないし６０ＫｅＶ範囲のエネルギーレベルで、約１×１０12ないし１×１０15ｃｍ-2範囲のドーズレベルで注入することで形成できる。
【００３６】
高濃度でドーピングされたＮ型ソース及びドレイン領域５０ａ、５０ｂは、砒素イオン５２を約２０ないし６０ＫｅＶ範囲のエネルギー及び約５×１０14ｃｍ-2ないし１×１０17ｃｍ-2範囲のドーズで注入することで形成できる。また、ＰＭＯＳ素子のためには、高濃度でドーピングされたＰ型ソース及びドレイン領域５０ａ、５０ｂは、ＢＦ２イオンを約２５ないし４０ＫｅＶ範囲のエネルギー及び約１×１０14ｃｍ-2ないし５×１０16ｃｍ-2範囲のドーズで注入することで形成できる。ドライブ-イン及び活性化段階は、急速熱処理技術を用いて基板をアニーリングすることで行われる。このアニーリング段階は、９００℃ないし１０５０℃の温度範囲で１０ないし２００秒間行われる。
【００３７】
図７Ａないし図７Ｄを参照し、従来のＳＯＩ基板とその内に挿入されたシリコンゲルマニウム層をもつＳＯＩ基板でＮ型ドーピングの前−アニーリング及び後−アニーリングプロファイルについて説明する。特に、図７Ａは、シリコン活性層（Ｔｏｐ-Ｓｉ）とシリコンウェーハ（図示せず）との間に形成される埋め込み酸化層ＢＯＸをもつ従来のＳＯＩ基板でリン及び砒素に対するドーピングプロファイルを示す。このようなリン及び砒素ドーピングは各々、３０ＫｅＶ及び２００ＫｅＶのエネルギーで注入された。図７Ｂに示されたように、約１０００℃の温度で約３０秒間急速熱処理（ＲＴＡ）を行った後に、初期ガウシアン型ドーピングプロファイルが広がって本質的に均一なプロファイルとなる。これに対し、図７Ｃに示されたドーピングプロファイルは、本発明の方法に従い形成されたその内部に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ基板内でレトログレード砒素プロファイルが得られることを示す。このようなレトログレードプロファイルは部分的にはシリコン活性層に対して前記Ｓｉ1-xＧｅx層内に砒素のドーピング溶解度を本質的に増大させるために十分なゲルマニウムの濃度で前記Ｓｉ1-xＧｅx層をドーピングさせることで得られる。特に、図７Ｃは、前アニーリングされたリン及び砒素プロファイル（リン及び砒素ドーピングが各々３０及び２００ＫｅＶのエネルギーで注入される）を示し、図７Ｄは、後アニーリングされたプロファイルを示す。図７Ｂに示されたように、急速熱処理段階は約１０００℃で約３０秒間行われた。図７Ｄに示されたように、砒素プロファイルは埋め込みＳｉ1-xＧｅx層似で１×１０19ｃｍ-3のピーク濃度レベルから基板の表面で１×１０17ｃｍ-3の最小濃度レベルに単調に減少されている。シリコン活性層において、リンドーピングの濃度及びプロファイルにより、リン及び砒素ドーピングの結合プロファイルはまたシリコン活性層を横切ってレトログレードできる。
【００３８】
【発明の効果】
本発明によれば、高くなったチャンネル移動度特性を確保するために歪みのあるチャンネル領域の使用を要しない基板を形成するインハンスメント方法及びそれにより形成された構造物が得られる。特に、ＰＭＯＳ素子において、パンチスルーを防止し、ＮＭＯＳ素子においてフローティングボディ効果を減少させる。
【００３９】
図面及び発明の詳細な説明で本発明の望ましい実施形態が説明された。たとえ、特定の用語が使用されたが、これは単に包括的及び説明的な意味で使用されたものであって、添付するクレームで展開される発明の思想を限定するために使用されたものではない。
【図面の簡単な説明】
【図１】  （ａ）従来のＳＯＩ基板を形成する方法であってその第１の段階を示した中間構造物の断面図である。（ｂ）（ａ）の次の段階を示した中間構造物の断面図である。（ｃ）（ｂ）の次の段階を示した中間構造物の断面図である。（ｄ）（ｃ）の次の段階を示した中間構造物の断面図である。
【図２】  （ａ）従来のＳＯＩ基板を形成する方法であってその第１の段階を示した中間構造物の断面図である。（ｂ）（ａ）の次の段階を示した中間構造物の断面図である。（ｃ）（ｂ）の次の段階を示した中間構造物の断面図である。（ｄ）（ｃ）の次の段階を示した中間構造物の断面図である。
【図３】  （ａ）本発明の一実施形態によりその内にＳｉＧｅ層をもつＳＯＩ基板を形成する方法であってその第１の段階を示した中間構造物の断面図である。（ｂ）（ａ）の次の段階を示した中間構造物の断面図である。（ｃ）（ｂ）の次の段階を示した中間構造物の断面図である。（ｄ）（ｃ）の次の段階を示した中間構造物の断面図である。（ｅ）（ｄ）の次の段階を示した中間構造物の断面図である。
【図４】  （ａ）本発明の一実施形態によりその内にＳｉＧｅ層をもつＳＯＩ基板を形成する方法であって第１の段階を示した中間構造物の断面図である。
（ｂ）（ａ）の次の段階を示した中間構造物の断面図である。（ｃ）（ｂ）の次の段階を示した中間構造物の断面図である。（ｄ）（ｃ）の次の段階を示した中間構造物の断面図である。（ｅ）（ｄ）の次の段階を示した中間構造物の断面図である。
【図５】  本発明の一実施形態によりＳＯＩ系電界効果トランジスタを形成する望ましい方法を示した工程手順図である。
【図６】  本発明の一実施形態によりＳＯＩ系ＭＯＳトランジスタを形成する方法であってその第１の段階を示した中間構造物の断面図である。（ｂ）（ａ）の次の段階を示した中間構造物の断面図である。（ｃ）（ｂ）の次の段階を示した中間構造物の断面図である。（ｄ）（ｃ）の次の段階を示した中間構造物の断面図である。（ｅ）（ｄ）の次の段階を示した中間構造物の断面図である。
【図７】  （ａ）従来のＳＯＩ基板に対してアニーリング前の基板深さ対Ｎ型ドーピング濃度のグラフであって、リン及び砒素ドーピングが各々３０ＫｅＶ及び２００ＫｅＶのエネルギーで注入された場合である。（ｂ）従来のＳＯＩ基板に対してアニーリング後の基板深さ対Ｎ型ドーピング濃度のグラフであって、アニーリング前のドーピングプロファイルは図７Ａに示される。 （ｃ）その内に挿入されたＳｉＧｅ層をもつ望ましいＳＯＩ基板に対して基板深さ対Ｎ型ドーピング濃度のグラフであって、リン及び砒素ドーピングが各々３０ＫｅＶ及び２００ＫｅＶのエネルギーで注入された場合である。
（ｄ）その内に挿入されたＳｉＧｅ層をもつ望ましいＳＯＩ基板に対して基板深さ対Ｎ型ドーピング濃度のグラフであって、アニーリング前のドーピングプロファイルは図７Ｃに示される。
【符号の説明】
１０  基板
１２  多孔性シリコン層
１４  第１エピタキシャルシリコン層
１５  水素イオン注入層
１６  Ｓｉ1-xＧｅx層
１８  第２エピタキシャルシリコン層
２０  支持基板
２２  酸化層
３０  埋め込み酸化層
３２  下部層
３４  埋め込みＳｉ1-xＧｅx層
３６  歪みのないシリコン活性層
３８  ドーピング
４０  ポリシリコン層
４２  熱的酸化層
４４ａ、５０ａ  ソース領域
４４ｂ、５０ｂ  ドレイン領域
４６  ポケット注入領域ドーピング
４８ａ、４８ｂ  ポケット注入領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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