(57)【特許請求の範囲】
【請求項１】
基板上に下側ゲート電極を形成する工程と、
前記基板上に前記下側ゲート電極を覆うように犠牲層を形成する工程と、
前記犠牲層上に前記下側ゲート電極と交差する半導体層を形成する工程と、
前記犠牲層を除去する工程と、
前記犠牲層を除去して得られた前記下側ゲート電極と前記半導体層との隙間に液体材料を用いて下側ゲート絶縁層を形成する工程と、
前記半導体層上に液体材料を用いて上側ゲート絶縁層を形成する工程と、
前記上側ゲート絶縁層上に前記下側ゲート電極と前記半導体層の両側で接続される上側ゲート電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
基板上に下側ゲート電極を形成する工程と、
前記基板上に前記下側ゲート電極を覆うように犠牲層を形成する工程と、
前記犠牲層上に前記下側ゲート電極と交差する半導体層を形成する工程と、
前記犠牲層を除去し、前記下側ゲート電極と前記半導体層との間に隙間を形成する工程と、
前記隙間と前記半導体層上とに液体材料を用いてゲート絶縁層を形成する工程と、
前記半導体層上の前記ゲート絶縁層上に前記下側ゲート電極と前記半導体層の両側で接続される上側ゲート電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項３】
前記基板がガラス基板又は樹脂基板である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記各ゲート絶縁膜は前記半導体層の熱酸化膜で形成される、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記下側ゲート電極は液滴吐出法で形成される、請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記犠牲層は有機膜である、請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記犠牲層は、前記基板又は該基板上に形成される下地絶縁膜、前記下側ゲート電極膜及び前記半導体層に対して除去時に所要の選択比が得られる材料である、請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記犠牲層は液滴吐出法で形成される、請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記半導体層は液滴吐出法で形成される、請求項１乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記半導体層に前記上側ゲート電極をマスクにしてイオン打ち込みにより、ソース領域及びドレイン領域が形成される、請求項１乃至９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲートアラウンド構造を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
単純な平面型（Planer；プレーナ型）でゲート電極を１つ有している従来型のトランジスタに対して、複数のゲート電極を配置してゲート電極からの電界制御性を向上させ、オン・オフの切り替わり特性に優れたトランジスタを実現できるトランジスタの構造がある。例えば、トランジスタのチャネル部全体を囲むようなゲート電極構造（Gate All Around）とすることによって電界制御性を向上させることが可能となる。例えば、特許文献１〜３には、絶縁膜上の単結晶シリコン基板（ＳＯＩ(Silicon On Insulator)基板）を用いてゲートオールアラウンド型のトランジスタを形成する例が示されている。
【特許文献１】特開平６−２５２４０３号公報
【特許文献２】特開平２００３−３７２７２号公報
【特許文献３】特開平２００３−６９０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ゲートアラウンド型のＭＯＳＦＥＴはゲート電極が三次元的な構造となるため、製造工程が複雑である。また、ゲートアラウンド型のＭＯＳＦＥＴに用いられているシリコン基板（ウェハ）やＳＯＩの基板は高価であり、ディスプレイに使用するような大型の基板を得にくい。
【０００４】
よって、本発明は比較的に工程が簡単で、安価な基板を使用することが出来るゲートアラウンド型のＭＯＳＦＥＴ（半導体装置）を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため本発明の半導体装置の製造方法は、基板上に下側ゲート電極を形成する工程と、上記基板上に上記下側ゲート電極を覆うように犠牲層を形成する工程と、上記犠牲層上に上記下側ゲート電極と交差する半導体層を形成する工程と、上記犠牲層を除去する工程と、上記犠牲層を除去して得られた上記下側ゲート電極と上記半導体層との隙間に下側ゲート絶縁層を形成する工程と、上記半導体層上に上側ゲート絶縁層を形成する工程と、上記上側ゲート絶縁層上に上記下側ゲート電極と接続される上側ゲート電極を形成する工程と、を含む。
【０００６】
また、本発明の半導体装置の製造方法は、基板上に下側ゲート電極を形成する工程と、上記基板上に上記下側ゲート電極を覆うように犠牲層を形成する工程と、上記犠牲層上に上記下側ゲート電極と交差する半導体層を形成する工程と、上記犠牲層を除去し、上記下側ゲート電極と上記半導体層との間に隙間を形成する工程と、上記隙間と上記半導体層上とにゲート絶縁層を形成する工程と、上記半導体層上の前記ゲート絶縁層上に上記下側ゲート電極と接続される上側ゲート電極を形成する工程と、を含む。
【０００７】
かかる構成とすることによって、比較的に簡単な方法によってゲートオールアラウンド構造のＭＯＳＦＥＴを製造することが可能となる。また、ガラス基板などの安価な基板を用いてゲートオールアラウンド型のＭＯＳＦＥＴを形成することが可能となる。
【０００８】
好ましくは、上記下側ゲート電極は液滴吐出法（インクジェット法）で形成される。
【０００９】
好ましくは、上記犠牲層は有機膜である。
【００１０】
好ましくは、上記犠牲層は、上記基板又は該基板上に形成される下地絶縁膜、上記下側ゲート電極膜及び上記半導体層に対して除去時に所要の選択比が取れる材料である。
【００１１】
好ましくは、上記犠牲層、上記半導体層は液滴吐出法で形成される。
【００１２】
好ましくは、上記下側ゲート絶縁膜、上側ゲート絶縁膜は液体材料を用いて形成される。
【００１３】
好ましくは、各ゲート絶縁膜は半導体膜の熱酸化膜で形成される。
【００１４】
好ましくは、上記半導体領域は、上側ゲート電極をマスクにしてイオン打ち込みで形成される。
【００１５】
このように、液体材料を用いることによって比較的に簡単な製造方法・製造設備によってゲートオールアラウンド構造のＭＯＳＦＥＴをより安価な基板上にあるいはより大型の基板上に形成することが可能となる。
【００１６】
また、本発明の半導体装置は上述した半導体装置の製造方法を使用して製造される。
【００１７】
また、本発明の電子機器は、上述した半導体装置を使用している。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例について図面を参照しつつ説明する。
【００１９】
図１乃至図９は、本発明の半導体装置の製造方法の各工程を説明する工程図である。図１乃至図８において、図（Ａ）は平面図を、図（Ｂ）は該平面図のＡ−Ａ’方向における断面を示している。図９は、図８（Ｂ）のＢ−Ｂ’方向における断面を示している。各図において対応する部分には同一部号を付している。
【００２０】
まず、図１に示すように、ガラス基板１２上に、例えば、金属微粒子を含む液体材料や有機金属化合物を液滴吐出法（インクジェット法）によって塗布し、乾燥させ、熱処理を行って金属膜を成膜して一方向に延在する下側ゲート電極（電極配線）１４ａを形成する。なお、ガラス基板の表面に下地絶縁膜（保護膜）を設けてもよい。それにより、ガラス基板からの不純物の浸透を防止することが出来、比較的に安価なガラスを使用することが出来る。後述のように、低温プロセスを選択する場合には、ガラス基板（絶縁基板）１２は可撓性のＰＥＴなどの樹脂基板に置き換えることが可能である。
【００２１】
金属微粒子としては、例えば、アルミニウム、金、銅等があげられる。有機金属化合物としては、例えば金、銀、銅、パラジウムなどを含有する化合物や錯体で、熱分解により金属が析出する化合物を用いることができる。具体的には、クロロトリエチルホスフィン金（Ｉ）、クロロトリメチルホスフィン金（Ｉ）、クロロトリフェニルホスフィ
ン金（Ｉ）、銀（Ｉ）２，４−ペンタンジオナト錯体、トリメチルホスフィン（ヘキサ
フルオロアセチルアセトナート）銀（Ｉ）錯体、銅（Ｉ）ヘキサフルオロペンタンジオ
ナトシクロオクタジエン錯体などを例示することができる。
【００２２】
また、スパッタ法によって高融点金属を堆積し、パターニングを行って一方向に延在する下側ゲート電極１４ａを形成してもよい。下側ゲート電極１４ａの材料としては、タングステン、モリブデン、アルミニウムなどが適宜に選択される。なお、ポリシリコンのゲート電極であっても良い。
【００２３】
次に、下側ゲート電極１４ａのトランジスタのチャネル領域となるべき部分に対応して犠牲層１６を数ｎｍ〜１００ｎｍ程度の膜厚に形成する。犠牲層１６は後に除去される。犠牲層１６は、例えば、液滴吐出法によって樹脂を該当部分に塗布することによって形成することができる。
【００２４】
また、感光性樹脂をスピンコートによって塗布し、ベーキングなどの所要の処理を施して成膜しても良い。これにパターン露光、現像処理を行って、下側ゲート電極１４ａを部分的に覆う犠牲層１６を形成することができる。犠牲層１６は、基板１２、該基板の下地絶縁膜、下側ゲート電極膜１４ａ及び半導体層１８に対し、エッチング除去時に所要のエッチングレートの選択比が得られる材料である。例えばノボラック系樹脂のフォトレジストを用いることができる。なお、樹脂を塗布した後、真空中で１００〜１３０℃程度に加熱しながらＵＶ照射を行うと、耐熱性が向上し、３００〜４００℃程度までの熱処理に対しても、犠牲層１６の変形や体積減少を抑えることができる。
【００２５】
なお、犠牲層１６はエッチングなどによって後に除去できれば良く、例えば、酸化シリコンなどであっても良い。
【００２６】
図２に示すように、犠牲層１６の上に下側ゲート電極１４ａと交差する半導体層１８を形成する。半導体層１８は、例えば、アモルファスシリコンやポリシリコンによって構成される。ポリシリコン層の形成は、基板上の半導体層領域に液体シリコンを液滴吐出法によって塗布し、乾燥後、熱処理を施すことによって得られる。なお、犠牲層１６として、酸化シリコンを使用した場合には、耐熱温度が相対的に高いのでＣＶＤ法によってシリコン層を堆積して半導体層１８を形成することが出来る。
【００２７】
図３に示すように、犠牲層１６を除去して微小な空間（隙間や空洞）２０を形成する。例えば、樹脂層は酸素プラズマによって除去することが出来る。また、レジスト剥離剤や熱硫酸などによっても除去することが可能である。なお、犠牲層１６として酸化シリコンを使用した場合には、フッ酸、硝酸等を使用して除去することが可能である。
【００２８】
図４に示すように、半導体層１８を図の上下方向において一周するようにゲート絶縁層２２を形成する。ゲート絶縁層２２は半導体層１８直下の微小空間２０を埋め込む下側ゲート絶縁層２２ａと、半導体層１８を覆う上側ゲート絶縁層２２ｂによって構成される。下側ゲート絶縁層２２ａ及び上側ゲート絶縁層２２ｂは、例えば、液体材料のポリシラザンをスピンコート法によって基板上に塗布し、微小空間２０を埋設し、半導体層１８を覆う。乾燥後、酸素雰囲気下で熱処理（熱酸化）を施すことによって酸化シリコン層を得る。この酸化シリコン層のうち半導体領域に対応する部分をパターニングによって残す。なお、液体材料のポリシラザンを液滴吐出法によって塗布しても良い。
【００２９】
上述のように、液体材料を使用することによって、下側ゲート絶縁層２２ａと上側ゲート絶縁層２２ｂとを同時に形成することが出来る利点があるが、下側ゲート絶縁層２２ａと上側ゲート絶縁層２２ｂとを別々に形成しても良い。この場合には、下側ゲート絶縁層２２ａと上側ゲート絶縁層２２ｂとを異なる材料あるいは異なるプロセス条件で形成することも可能となる。
【００３０】
図５に示すように、下側ゲート電極１４ａに対応したゲート絶縁層２２ｂ上の位置に上側ゲート電極１４ｂを形成する。上側ゲート電極１４ｂは下側ゲート電極１４ａと同様に形成することができる。例えば、前述したように、スパッタ法によって高融点金属を堆積し、パターニングを行って下側ゲート電極（電極配線）１４ａに接続する上側ゲート電極１４ｂ形成する。上側ゲート電極１４ａの材料としては、下側電極１４ａと同種材料のタングステン、モリブデン、アルミニウム、ポリシリコンなどが適宜に選択される。
【００３１】
図６に示すように、上側ゲート電極１４ａをマスクとして半導体層１８にボロン、リン等の不純物イオン注入を行い、熱処理を行ってソース領域・ドレイン領域を形成する。
【００３２】
図７に示すように、層間絶縁膜３０を形成し、半導体層１８のソース領域及びドレイン領域にコンタクトホールを開口する。層間絶縁膜３０は、例えば、液体材料のポリシラザンをスピンコート法によって基板上に塗布し、乾燥後、酸素雰囲気下で熱処理（熱酸化）を施すことによって酸化シリコン層を得ることによって形成される。次に、図示しないフォトレジストを塗布し、ベーキングなどの所要の処理を行ってコンタクトホールのパターンを露光し、現像してエッチングマスクを形成する。このマスクを用いて層間絶縁膜３０及び上側ゲート絶縁膜２２ｂに異方性エッチングを行って半導体層１８を露出するコンタクトホール３２及び３４を開孔する。
【００３３】
図８に示すように、コンタクトホール３２及び３４にソース電極・ドレイン電極・配線を形成する電極配線層３６を形成する。電極配線層３６は、例えば、アルミニウムや銅などの金属微粒子を含む液体材料や有機金属化合物を液滴吐出法によって予め定められたコンタクトホール３２、３４部及び電極配線パターンに沿って塗布し、乾燥させ、熱処理を施すことによって形成することができる。
【００３４】
また、液滴吐出法を用いて、ソース電極及びドレイン電極を有機導電層によって構成しても良い。有機導電層としては、公知の導電性有機材料を用いることができ、例えば、導電性高分子材料であるＰＥＤＯＴ（ポリエチレンジオキシチオフェン：poly-ethylendioxythiophene）等を使用することができる。
【００３５】
なお、スパッタ法によってアルミニウムなどの金属材料を堆積し、これをパターニングしてもよい。
【００３６】
図９は、図８（Ｂ）のＢ−Ｂ’方向における断面を概略的に示している。トランジスタチャネル部の半導体層１８の周囲がゲート絶縁膜２２（下側ゲート絶縁膜２２ａ、上側ゲート絶縁膜２２ｂ）によって取り囲まれ、この周囲をゲート電極１４（下側ゲート電極１４ａと上側ゲート電極１４ｂが半導体層１８の両側で接続されて構成されている。）が取り囲んでいる。このようにして、ゲートアラウンド構造のＭＯＳＴＦＴが得られる。
【００３７】
図１０は、上述した製造方法によって製造された半導体装置が使用される電子機器の具体例を説明する図である。半導体装置は、例えば、液晶装置や有機ＥＬ装置等の、光を変調して情報を表示する表示装置や発光装置のような電気光学装置の画素駆動トランジスタとして使用されている。
【００３８】
同図（Ａ）は携帯電話への適用例であり、当該携帯電話１０００は上述した電気光学装置を用いて構成される表示部１００１を備えている。
【００３９】
同図（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ１１００は上述した電気光学装置を用いて構成される表示部１１０１を備えている。
【００４０】
同図（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン１２００は上述した電気光学装置を用いて構成される表示部１２０１備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。
【００４１】
以上説明したように本発明の実施例では、液体材料を用いた製造プロセスによってゲートアラウンド型のＭＯＳＦＥＴを形成することができるので、犠牲層を使用して形成した空洞の埋め戻し等が容易に出来、ゲートアラウンド型のＭＯＳＦＥＴの製造工程をより簡単にすることが可能となる。
【００４２】
また、ガラス基板や樹脂基板等のような安価な基板にゲートアラウンド型のＭＯＳＦＥＴを形成することが出来る。
【００４３】
また、ガラス基板や樹脂基板のような大面積の基板にゲートアラウンド型のＭＯＳＦＥＴを形成することが出来る。
【図面の簡単な説明】
【００４４】
【図１】図１は、本発明の半導体装置の製造方法を説明する工程図である。
【図２】図２は、本発明の半導体装置の製造方法を説明する工程図である。
【図３】図３は、本発明の半導体装置の製造方法を説明する工程図である。
【図４】図４は、本発明の半導体装置の製造方法を説明する工程図である。
【図５】図５は、本発明の半導体装置の製造方法を説明する工程図である。
【図６】図６は、本発明の半導体装置の製造方法を説明する工程図である。
【図７】図７は、本発明の半導体装置の製造方法を説明する工程図である。
【図８】図８は、本発明の半導体装置の製造方法を説明する工程図である。
【図９】図９は、図８（Ｂ）のＢ−Ｂ’方向における断面を説明する断面図である。
【図１０】本発明が適用された半導体装置を使用する電子機器の例を説明する説明図である。
【符号の説明】
【００４５】
１２  基板、１４  ゲート電極、１４ａ  下側ゲート電極、１４ｂ  上側ゲート電極、１６  犠牲層、１８  半導体層、２２  ゲート絶縁層、２２ａ  下側ゲート絶縁層、２２ｂ  上側ゲート絶縁層、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004525928.tif 000008
【図８】
0004525928.tif 000009
【図９】
0004525928.tif 000010
【図１０】
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