(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成される磁気ランダム・アクセス・メモリ・アレイであって：
導電性の基準線上に配置された基準磁気メモリ・セル；
複数のメモリ・バンクであって、各メモリ・バンクは、複数の磁気メモリ・セルを含み、各磁気メモリ・セルが複数のビット線の１つに接続されており、各メモリ・バンクの前記複数のビット線が前記基準線の両側に対称的に配置されている、前記複数のメモリ・バンク；および
前記複数のビット線および前記基準線に接続された比較器；
を備えることを特徴とする磁気ランダム・アクセス・メモリ・アレイ。
【請求項２】
磁気ランダム・アクセス・メモリ装置であって：
複数のメモリ・アレイであって、各メモリ・アレイが：
複数のメモリ・バンクであって、各メモリ・バンクが、複数の第１線と該複数の第１線に対して垂直な複数の第２線との交点上に配置された複数の磁気メモリ・セルを有し、前記複数の第１線および前記複数の第２線が導電性であり、各磁気メモリ・セルが各交点上において前記複数の第１線の１つに電気的に結合される、前記複数のメモリ・バンク；および
前記複数の第１線に平行な基準線と前記複数の第２線との交点に配置された複数の基準磁気メモリ・セルであって、前記基準線は導電性であり、各基準磁気メモリ・セルは、各交点において前記基準線に電気的に結合され、前記複数のメモリ・バンクが前記基準線の両側に対称的に配置されている、前記複数の基準磁気メモリ・セル；
を含む、前記複数のメモリ・アレイ；
前記複数の第１線および前記基準線に結合され、各メモリ・バンク内において前記複数の第１線のうちの１本と前記基準線とを活性化する第１コントローラ；
前記複数の第２線に結合され、前記複数の第２線のうちの１本を活性化する第２コントローラ；
各メモリ・バンクにおいて前記複数の第１線のうちの１本を選択する線セレクタ；および
複数の比較器であって、各々、第１入力，第２入力および出力を有し、前記第１入力が前記複数の第１線のうちの１本に結合され、前記第２入力が前記基準線に結合されている、前記複数の比較器；
を備えることを特徴とする磁気ランダム・アクセス・メモリ装置。
【発明の詳細な説明】
（発明の分野）
本発明は、磁気ランダム・アクセス・メモリに関し、更に特定すれば、複数のメモリ・バンクを備え、各メモリ・バンクが基準線の両側に割り当てられたビット線を有する、磁気ランダム・アクセス・メモリに関するものである。
（発明の背景）
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）は、不揮発性メモリ素子の１つであり、複数の磁気メモリ・セルを含む。磁性層および非磁性層を交互に積層した多層膜内において、磁気抵抗効果が現れることは既知である。磁気メモリ・セル上の磁気抵抗は、磁性層内の磁化ベクトルが同一方向または逆方向を指し示すときに、それぞれ、最少値および最大値を示す。２つの磁性層内の磁化ベクトルの同一方向および逆方向を、それぞれ、「平行」および「非平行」状態と呼ぶ。磁性体をメモリ素子に用いる場合、例えば、平行方向および非平行方向を「０」および「１」状態としてそれぞれ論理的に定義する。磁性層内の磁化ベクトルは、切り換え点を超える磁界の印加によって、非常に迅速に他方の方向に切り替わり、磁界がなくなっても磁化方向を維持する。
【０００１】
ＭＲＡＭ素子は、通常、行および列に配列された、金属線の交点上に磁気メモリ・セルが配置されている。例えば、ＭＲＡＭ回路は、"MAGNETORESISTIVE RANDOM ACCESS MEMORY WITH SHARED WORD AND DIGIT LINES"、と題し、１９９８年７月に出願された同時係属中の米国特許出願（社内整理番号第ＣＲ９８−０３８）に記載されている。この出願は、本願と同じ譲受人に譲渡され、本願でも使用可能である。
【０００２】
一般に、ＭＲＡＭ素子は、半導体またはガラスのような基板上に形成される。磁性層および非磁性層が順次基板上に堆積され、エッチングによって、例えば、サイズが０．２μｍ×０．３μｍの磁気メモリ・セルを形成する。大抵の場合、磁性層は１０ないし１００Åの厚さを有し、一方非磁性層の厚さは１０ないし３０Åである。基板上に堆積される磁性層および非磁性層の厚さは、できるだけばらつきがなく平面状とすることにより、基板上の各磁気メモリ・セルに定常的で一定のヒステリシス特性を得ることができる。実際には、基板全域においてあらゆる磁気メモリ・セルに対して、各層の厚さを一定に制御し維持することは非常に難しい。
【０００３】
ＭＲＡＭ素子は、具体的な情報を格納するための磁気メモリ・セル，および基準状態を維持する基準磁気メモリ・セルを含む。磁気メモリ・セル（アクティブまたはターゲット・セル）内に格納されている状態を読み取るために、検出電流および基準電流をターゲット・セルおよび基準磁気メモリ・セル（基準セル）にそれぞれ印加する。ターゲット・セルおよび基準セルは、それぞれ、当該ターゲット・セルおよび基準セルの磁気抵抗値に対応する電圧降下をセル間に生じる。これらの電圧を互いに比較し、ターゲット・セル内の状態を判定する。したがって、安定した読み取りプロセスを実行し、正しく状態を得るためには、各磁気セルはできるだけ同一または同様のヒステリシス特性を有することが望ましい。
【０００４】
したがって、本発明の目的は、高速、高密度、および低電力メモリを有する、改良されたＭＲＡＭ素子を提供することである。
【０００５】
本発明の別の目的は、信頼性が高い読み取りプロセスを有する、改良されたＭＲＡＭ素子を提供することである。
【０００６】
本発明の更に別の目的は、温度変動に対する耐性が高い、改良されたＭＲＡＭ素子を提供することである。
（発明の概要）
これらの要望およびその他は、複数のメモリ・バンクを含み、各メモリ・バンクが基準線，ビット線およびディジット線を有する、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）の提供によって、実質的に満たされる。ビット線は、基準線に平行に、そして基準線の両側に割り当てられている。ワード線およびディジット線は、ビット線に対して垂直であり、交点を形成し、そこに磁気メモリ・セルを配列し、情報を格納する。基準線およびディジット線の交点上に、基準磁気メモリ・セルを配置する。メモリ・セルは、非磁性層によって分離された磁性層を有する。磁性層および非磁性層は、例えば、それぞれ厚さ１０ないし１００Åおよび１０ないし３０Åで基板上に堆積される。基板全体にわたってメモリ・エレメントの厚さおよびサイズを均一に形成することが困難なために、メモリ・セルは異なるヒステリシス特性を示し、読み取りエラーを招く可能性がある。磁気メモリ・セルにおける状態を誤って読み取るのを防止するために、本発明はメモリ・アレイを複数のメモリ・バンクに分割する。各メモリ・バンクは、基準線，および基準線の両側に形成したビット線を含む。ビット線は基板上で基準線に隣接して形成されるので、磁気メモリ・セルは、基準メモリ・セルと同一または同様のヒステリシス特性を有する。
（好適実施例の詳細な説明）
第１図は、メモリ・バンク回路１０，ならびにビット／基準線セレクタ１１，ディジット線制御部１２，セレクタ１３，および比較回路１４を含むその他の周辺回路を示す。これらの回路は、半導体基板またはガラス基板上に製作される。第１図には１つのメモリ・バンクを示すが、ＭＲＡＭ素子は、より多くのメモリ容量のために、複数のメモリ・バンクを含んでいることは理解して当然である。これについては、後に第５図を参照しながら説明する。
【０００７】
メモリ・バンク１０は、磁気メモリ・セル（メモリ・セル）１５〜１８および基準メモリ・セル１９，２０を有する。メモリ・セル１５〜１８は、検出線即ちビット線２１〜２４と、ビット線２１〜２４に対して垂直なトルク線即ちディジット線２５，２６との交点上に配置され、一方基準メモリ・セル（基準セル）１９，２０は、基準線２７およびディジット線２５，２６の交点上に配置されている。メモリ・セル１５〜１８および基準セル１９，２０は、第３図に示すセル構造と同じセル構造を形成する。その詳細については、後に論ずることにする。メモリ・セル１５〜１８および基準セル１９は、トランジスタ２８〜３２に直列に結合されている。トランジスタ２８〜３２は、メモリ・セル１５〜１８および基準セル１９内における、アース即ち共通線３３への電流を制御する。第１図に見られるように、メモリ・バンク１０は、単一の基準線および４本のビット線を有する。４本のビット線の内、２本ずつが基準線の両側に対称的に割り当てられ、これによってビット線および基準線上の各メモリ・セルは基板上で密接に配置されることになる。メモリ・バンク１０は基準線の両側に２本のビット線を含むが、更にメモリの高容量化のために、別のビット線を追加することも可能である。
【０００８】
ビット線２１〜２４および基準線２７は、スイッチング・トランジスタ３４〜３８に結合されている。セレクタ１１がこれらのスイッチング・トランジスタ３４〜３８を管理し、検出電流および基準電流をそれぞれ供給する。ディジット線制御部１２は、メモリ・セルに隣接してディジット線２５，２６を配置し、線３９〜４０をトランジスタ２８〜３２に結合する。トランジスタ４１，４２は、端子４３上の信号に応答して、ビット線２１，２３を比較器４６，４７の非反転入力４４，４５に結合し、一方トランジスタ４８，４９は、端子５０上の信号に応答して、ビット線２２，２４を比較器４６，４７の非反転入力４４，４５に同様に結合する。端子５２上の信号によって制御されるトランジスタ５１は、基準線２７を比較器４６，４７の反転入力５３，５４に結合する。比較器４６，４７は、非反転入力４４，４５上の電圧を、反転入力５３，５４上の基準電圧と比較し、出力端子５５，５６上に信号Ｏ0，Ｏ1を生成する。
【０００９】
例えば、ターゲット・セル１５，１７の状態を読み取る動作では、セレクタ１１は、ターン・オン信号をトランジスタ３４，３６およびトランジスタ３８のゲート電極に送り、ビット線２１，２３および基準線２７をそれぞれ活性化する。次に、線制御部１２は、線３９上にターン・オン信号を供給し、トランジスタ２８〜３２をオンに切り替える。その結果、矢印５７で示す検出電流Ｉｓが電力線５８からトランジスタ３４，ターゲット・セル１５およびトランジスタ２８を経由して共通線３３に流れる。一方、矢印５９で示す検出電流Ｉｓ’が電力線５８からトランジスタ３６，ターゲット・セル１７およびトランジスタ３０を経由して共通線３３に流れる。検出電流Ｉｓ，Ｉｓ’と同様に、矢印６０で表した基準電流が電力線５８からトランジスタ３８，基準セル１９およびトランジスタ３２を経由して共通線３３に供給される。検出電流Ｉｓ，Ｉｓ’は、ターゲット・セル１５，１７間に電圧降下を発生し、トランジスタ４１，４２をオンに切り替えた後、これらは比較器４６，４７の非反転入力４４，４５に導入される。更に、基準電流Ｉｒは、基準セル１９間に電圧降下を発生し、これがトランジスタ５１を介して、比較器４６，４７の反転入力５３，５４双方に導かれる。比較器４６，４７は、非反転入力および反転入力上の電圧値を比較する。例えば、比較器４６は、ターゲット・セル１５間の電圧降下が基準セル１９よりも高い場合、出力端子５５上に高電圧信号を供給し、それ以外の場合、出力端子５５上には低電圧が現れる。
【００１０】
線セレクタ１１からトランジスタ３８に印加されるゲート電圧は、基準電流Ｉｒを制御する。磁気メモリ・セルが、非平行状態において最大電圧Ｖｍａｘを生成し、平行状態において最小電圧Ｖｍｉｎを生成すると仮定すると、基準電圧Ｉｒは、ＶｍａｘおよびＶｍｉｎの間の半電圧を有するように、基準磁気セル間に発生する基準電圧Ｖｒｅｆを調節する。即ち、
【００１１】
【数１】
Ｖｒｅｆ＝（Ｖｍａｘ＋Ｖｍｉｎ）／２
となる。
【００１２】
例えば、ターゲット・セル１５内に状態を書き込むには、線セレクタ１１がトランジスタ６１をオンに切り換え、ターン・オン信号を端子４３に供給してトランジスタ４１をオンに切り替えることにより、ビット線２１を活性化する。同時に、ビット線プログラム制御部６２がトランジスタ６３をオンに切り替える。次いで、矢印６４で示すビット電流Ｉｂが電力線５８からトランジスタ６１，ビット線２１，トランジスタ４１，およびトランジスタ６３を経由して、共通線３３に流れる。更に、線制御部１２は、ディジット線２５を活性化し、矢印６５で示すディジット電流Ｉｄを供給する。ビット電流Ｉｂおよびディジット電流Ｉｄは、それぞれ、磁界を発生する。これらの磁界は、ターゲット・セル１５の方向に結合される。Ｉｂ，Ｉｄからの磁界の結合は、ターゲット・セル１５内において磁化ベクトルを切り替えるのに十分であるが、他のセル１６〜１８に関しては、個々の磁界は、メモリ・セル内の磁化方向を変化させるのに必要な磁界未満である。ビット電流またはディジット電流の少なくとも一方は、選択したターゲット・セルにおいて２つの異なる状態を格納するように、逆転可能でなければならない。この実施例では、ディジット線制御部１２は、ディジット電流Ｉｄの方向を管理する。プログラム・モードの間、ディジット線制御部１２は、線３９，４０を引き下げ、トランジスタ２８〜３２をオフに切り替える。また、比較器４６，４７はディゼーブルされるので、プログラム・モードの間に基準線２３を通過する電流はない。
【００１３】
第２図および第３図は、メモリ・セル構造７０を簡略化および拡大した等幅図ならびに第２図におけるメモリ・セル７０のヒステリシス特性を示す。尚、他のタイプの磁気メモリ・セルもメモリ素子に採用可能であることを注記しておく。メモリ・セル７０は、３つの層を有し、非磁性層７３によって分離された第１および第２磁性層７１，７２を含む。第１および第２磁性層７１，７２は、それぞれ、ＣｏＦｅおよびＮｉＦｅＣｏのような磁性体を用いる。例えば、第１磁性層７１における磁化ベクトルは、層７１に隣接して配置されている反強磁性層(antiferromagnetic layer)（図示せず）によって磁気的に張り付けられている(pin)。第２磁性層７２は、磁気的に自由であり、外部磁界に応答して、磁化ベクトルを交互に変化させる。非磁性層７３は、例えば、Ａｌ2Ｏ3のような絶縁材料で形成され、約３０Åの厚さを有する。非磁性層７３は、その薄い厚さのために、第１および第２磁性層７１，７２間にトンネリング接合を形成し、これを貫通してトンネリング電流が通過する。第３図に見られるように、メモリ・セルの磁気抵抗は、第２磁性層７２内の磁化方向に応じて変化し、非磁性層７３内のトンネリング電流を変化させる。磁性層は、米国特許番号第５，７５７，６９５号に示すように、磁化をほぼ一直線に揃えるようにパターニングする。
【００１４】
再度第３図を参照すると、第３図の横軸は、メモリ・セル７０に印加される磁界の方向および強度を示す。縦軸は、メモリ・セルの磁気抵抗を表す。メモリ・セル７０は、層７１，７２内の磁化ベクトルが外部磁界がない場合に平行状態（同一方向）を指し示すと仮定すると、外部磁界は値Ｈ１に変化し、横軸に沿って右側に移動する。曲線７６で示すように、第２磁性（自由）層７２内の磁化ベクトルは、磁界Ｈ１において左側に切り換えられ、層７１，７２内の磁化ベクトルは、矢印７７で示すように、非平行状態（逆方向）に配向される。その結果、メモリ・セル７０の磁気抵抗は、ＲからΔＲだけ増大する。次いで、曲線７８で示すように磁界がＨ１から変化すると、第２磁性層７２内の磁化ベクトルは、磁界Ｈ２において右側に切り替えられる。その結果、磁気抵抗はΔＲだけ減少してＲとなり、層７１，７２内の磁化ベクトルは、矢印７９で示すように、平行方向を指し示す。このメモリ・セル構造の一例が、米国特許番号第５，７６８，１８１号に示されている。
【００１５】
ここで第４図に移り、第２図におけるセル７０と同様のセルのアレイ８０の別の実施例を示す。ここでは、セルは行および列に配向されている。便宜上４つのセル８１ないし８４のみを図示しているが、いずれの所望数のセルを採用しても実際に製作可能であることは理解されよう。複数のダイオード８５ないし８８が設けられ、各々、各セル８１ないし８４に関連付けられている。この実施例では、関連するダイオードの一端子が、導電性部分によって、関連するセルの下側または上側磁性層に接続されている。導電性部分は、導電層またはハンダのような物質含むことができる。あるいは、ダイオードを基板または上位層内に一体化し、ダイオードの一部として導電部分と共に形成することができる。ダイオードの第２端子は、検出線に接続され、セルの第１および第２磁性層の他方は、米国特許番号第５，７３４，６０５号に示すように、ワード線に接続されている。
【００１６】
第４図において、セル８１は、ダイオード８５の一方の端子に接続された磁性層と、ビット線Ｂ0に接続された別の磁性層とを有する。ダイオード８５の第２端子は、ワード線Ｗ0に接続されている。したがって、ダイオード８１は、ビット線Ｂ０およびワード線Ｗ0を選択することにより、一意にアドレスされる。セル８１の抵抗のいかなる変化でも、検出装置をビット線Ｂ0およびワード線Ｗ0間に接続することにより、容易にかつ迅速に検出することができる。セル８１を選択するには、ダイオード８５に順方向バイアスをかける。一旦ダイオード８５に順方向バイアスをかけたなら、電流がビット線Ｂ0からセル８１およびダイオード８５を経由してワード線Ｗ0に流れる。他のダイオード８６〜８８全ては、逆方向にバイアスがかけられている。その結果、セル８２〜８４には電流が通過しない。
【００１７】
第５図は、ＭＲＡＭ回路９０全体を示す。ＭＲＡＭ回路９０は、メモリ・バンク９１〜９４，ビット／基準線制御部９５，ディジット線制御部９６，セレクタ９７，および比較回路９８を含む。これらの回路は、半導体基板またはガラス基板上に製作する。ＭＲＡＭ回路９０は、４つのメモリ・バンク９１〜９４を有する。尚、より多くのメモリ容量の要求があれば、更に多くのメモリ・バンクを設けることを注記しておく。メモリ・バンク９２〜９４はメモリ・バンク９１と同じ回路構造および動作を有するので、以下ではメモリ・バンク９１についてのみ論ずることにする。
【００１８】
メモリ・バンク９１は、１本の基準線Ｒ．ＬＩＮＥ０，および１２８本のビット線Ｂ．ＬＩＮＥ０〜Ｂ．ＬＩＮＥ１２７を含む。ビット線は、４つのグループ、即ち、ビット線Ｂ．ＬＩＮＥ０〜Ｂ．ＬＩＮＥ３１の第１グループ，Ｂ．ＬＩＮＥ３２〜Ｂ．ＬＩＮＥ６３の第２グループ，Ｂ．ＬＩＮＥ６４〜Ｂ．ＬＩＮＥ９５の第３グループ，およびＢ．ＬＩＮＥ９６〜Ｂ．ＬＩＮＥ１２７の第４グループに分割されている。第１および第２グループと、第３および第４グループは、基板上の基準線Ｒ．ＬＩＮＥ０の両側に対称的かつ物理的に割り当てられている。磁気メモリ・セルは、ビット線Ｂ．ＬＩＮＥ０〜Ｂ．ＬＩＮＥ１２７およびディジット線Ｄ．ＬＩＮＥ０〜Ｄ．ＬＩＮＥＮの交点に配列され、一方基準磁気メモリ・セルは、基準線Ｒ．ＬＩＮＥ０およびディジット線Ｄ．ＬＩＮＥ０〜Ｄ．ＬＩＮＥＮの交点に配置されている。各メモリ・セル、例えば、セル１０１は、トランジスタ１０５に結合されており、トランジスタ１０５は、ワード線Ｗ．ＬＩＮＥ０上の信号に応答して、ビット線Ｂ．ＬＩＮＥ０からセル１０１に供給される検出電流をオンおよびオフに切り替える。第４図と関連付けて先に述べたように、トランジスタ１０５はダイオードと置換可能である。
【００１９】
読み取り動作モードでは、各グループ内から１本のビット線を選択し、活性化してターゲット・セル内の磁気状態を読み取る。例えば、線制御部９５は第１グループ内のビット線Ｂ．ＬＩＮＥ０，第２グループ内のビット線Ｂ．ＬＩＮＥ３２，第３グループ内のビット線Ｂ．ＬＩＮＥ６４，および第４グループ内のビット線Ｂ．ＬＩＮＥ９６を選択し、同時に線制御部９６はターン・オン信号をワード線Ｗ．ＬＩＮＥ０上に送る。すると、ターゲット・セル１０１〜１０４が活性化され、その中にそれぞれ検出電流を供給する。ビット線の活性化と同時に、線制御部９５は、基準電流を基準線Ｒ．ＬＩＮＥ０に供給し、基準メモリ・セル１０６間に基準電圧を発生する。ターゲット・セル１０１〜１０４間の電圧降下および基準電圧は、セレクタ９７を介して、比較器１１１〜１１４に印加される。ターゲット・セル１０１間の電圧降下は、例えば、ビット線Ｂ．ＬＩＮＥ０を通じてセレクタ９７に導入され、一方基準電圧は基準線Ｒ．ＬＩＮＥ０を通じてセレクタ９７に供給される。セレクタ９７は、ビット線Ｂ．ＬＩＮＥ０および基準線Ｒ．ＬＩＮＥ０を、それぞれ、比較器１１１の非反転入力１１５および反転入力１１６に接続する。最後に、比較器１１１は、両方の入力における電圧を評価し、出力端子１１７に出力信号Ｏ0をセットする。
【００２０】
第２，第３，および第４グループについても同様に、第１グループに対して先に述べた同一のプロセスが行われ、比較器１１８〜１１９は、出力端子１１８〜１２０に出力信号Ｏ1〜Ｏ3をそれぞれ供給することができる。更に、メモリ・バンク９２〜９４は、メモリ・バンク９１と同じ機能で動作し、その結果出力信号Ｏ4〜Ｏ15を発生する。このように、４つのメモリ・バンクを有し、各バンクが４つのグループを含むメモリ素子９０は、１６個の出力を同時に与える。
【００２１】
以上のように、基板上にメモリ・バンクを割り当て、各メモリ・バンクがビット線および基準線を含み、磁気メモリ・セルおよび基準メモリ・セルを基板上に配列した、新規で改良したＭＲＡＭ素子について余すところなく開示した。これらのセルは、非常に薄い層を有する。一般に、全てのセルが同じヒステリシス特性曲線を有するように、基板全域にわたって層の幅を均一に制御することは非常に困難である。このＭＲＡＭ素子では、各メモリ・バンク内において、ビット線を基準線の両側に配置する。この構造によって、安定した読み取り機能が得られる。何故なら、基準セルに近いターゲット・セルが選択され活性化され、更に双方のセルは実質的に同じヒステリシス特性を有するからである。
【図面の簡単な説明】
【図１】  ＭＲＡＭ素子内のメモリ・バンク回路および他の周辺回路を示す図。
【図２】  非磁性層によって分離された磁性層を有する磁気メモリ・セルの簡略拡大図。
【図３】  第２図に示した磁気メモリ・セルのヒステリシス特性を示すグラフ。
【図４】  ＭＲＡＭエレメントの別の実施例を示す図。
【図５】  ４つのメモリ・バンクを有するＭＲＡＭ素子回路全体を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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