(57)【特許請求の範囲】
【請求項１】
ソースと、ドレインと、前記ソースと前記ドレインに間に配置され、前記ソースと前記ドレインそれぞれの間にトンネル接合を有する島と、該島に容量結合したゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも１つが磁化方向の変更可能な強磁性体を含む、単電子スピントランジスタを有し、
前記単電子スピントランジスタの前記磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、論理回路の機能を不揮発的に再構成する論理回路。
【請求項２】
前記単電子スピントランジスタの前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、
前記島が、前記磁化方向を変更可能な強磁性体を含む単電子スピントランジスタである請求項１記載の論理回路。
【請求項３】
前記単電子スピントランジスタは、基板を更に具備し、
前記島、前記ソース、前記ドレインおよび前記ゲートが前記基板上に形成され、
前記ソース、前記ドレインおよび前記ゲートは前記島の横部に形成され、
前記ゲートは、前記島との間の空間により、前記島と容量結合している単電子スピントランジスタである請求項1または２記載の論理回路。
【請求項４】
前記単電子スピントランジスタは、基板を更に具備し、
前記基板上に前記ソース、前記島および前記ドレインが積層され、
前記ゲートが前記島の横部に形成され、
前記ゲートは、前記島との間の空間により、前記島と容量結合している単電子スピントランジスタである請求項1または２記載の論理回路。
【請求項５】
前記論理回路の機能はインバータ回路の論理しきい値である請求項１から４のいずれか一項記載の論理回路。
【請求項６】
前記論理回路の機能は２入力論理回路の機能である請求項１から４のいずれか一項記載の論理回路。
【請求項７】
複数の入力端子と、複数の前記単電子スピントランジスタを有し、複数の前記入力端子から複数の前記単電子スピントランジスタへのアナログ入力の重み付けを、各入力端子に接続された各単電子スピントランジスタの複数のゲート容量により行う請求項１から６のいずれか一項記載の論理回路。
【請求項８】
ソースに出力端子が接続され、ゲートに入力端子が接続され、ドレインが第１の電源端子に接続された第１の単電子スピントランジスタと、
ドレインに前記出力端子が接続され、ゲートに前記入力端子が接続され、ソースが第２の電源端子に接続された第２の単電子スピントランジスタと、を具備し、
前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタが前記単電子スピントランジスタである第１のインバータ回路を備える請求項１から５記載の論理回路。
【請求項９】
前記入力端子に“０”が入力した場合、前記第１の単電子スピントランジスタはオンしかつ前記第２の単電子スピントランジスタはオフし、
前記入力端子に“１”が入力した場合、前記第１の単電子スピントランジスタはオフしかつ前記第２の単電子スピントランジスタはオンする請求項８項記載の論理回路。
【請求項１０】
前記第１のインバータ回路が、
前記第１の単電子スピントランジスタの磁化配置が平行配置かつ前記第２の単電子スピントランジスタの磁化配置が反平行配置の場合と、
前記第１の単電子トランジスタの磁化配置が反平行配置かつ前記第２の単電子スピントランジスタの磁化配置が平行配置の場合とで論理しきい値を制御するインバータ回路である請求項８または９記載の論理回路。
【請求項１１】
前記第１のインバータ回路が、
前記入力端子は、第１の入力端子と第２の入力端子を含み、
前記第１の入力端子への入力と前記第２の入力端子への入力が、前記第１のインバータ回路にアナログ入力される請求項８から１０のいずれか一項記載の論理回路。
【請求項１２】
前記第１のインバータ回路において、
前記第１の入力端子は、前記第１の単電子スピントランジスタの第１のゲートおよび前記第２の単電子スピントランジスタの第１のゲートに接続され、
前記第２の入力端子は、前記第１の単電子スピントランジスタの第２のゲートおよび前記第２の単電子スピントランジスタの第２のゲートに接続された請求項１１記載の論理回路。
【請求項１３】
前記第１のインバータ回路において、
前記第１の入力端子からの入力の前記第１の単電子スピントランジスタと、前記第２の単電子スピントランジスタへのアナログ入力の重み付けは概同じであり、
前記第２の入力端子からの入力の前記第１の単電子スピントランジスタと、前記第２の単電子スピントランジスタへのアナログ入力の重み付けは概同じである請求項１０または１１記載の論理回路。
【請求項１４】
前記第１のインバータ回路において、
前記第１の単電子スピントランジスタの第１のゲート容量と、前記第２の単電子スピントランジスタの第１のゲート容量の容量値が概同じであり、
前記第１の単電子スピントランジスタの第２のゲート容量と、前記第２の単電子スピントランジスタの第２のゲート容量の容量値が概同じである請求項１２記載の論理回路。
【請求項１５】
前記第１のインバータ回路において、
前記第１の入力端子からの入力の前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタへのアナログ入力の重み付けと、前記第２の入力端子からの入力の前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタへのアナログ入力の重み付けが、概同じである請求項１３記載の論理回路。
【請求項１６】
前記第１のインバータ回路において、
前記第１の単電子スピントランジスタの前記第１のゲート容量および前記第２の単電子スピントランジスタの前記第１のゲート容量と、前記第１の単電子スピントランジスタの前記第２のゲート容量および前記第２の単電子スピントランジスタの前記第２のゲート容量の容量値は概同じである請求項１４記載の論理回路。
【請求項１７】
前記第１のインバータ回路において、
前記第１の入力端子からの入力の前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタへのアナログ入力の重み付けと、前記第２の入力端子からの入力の前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタへのアナログ入力の重み付けが異なる請求項１５記載の論理回路。
【請求項１８】
前記第１のインバータ回路において、
前記第１の単電子スピントランジスタの前記第１のゲート容量および前記第２の単電子スピントランジスタの前記第１のゲート容量と、前記第１の単電子スピントランジスタの前記第２のゲート容量および前記第２の単電子スピントランジスタの前記第２のゲート容量の容量値が異なる請求項１６記載の論理回路。
【請求項１９】
前記第１のインバータ回路が、
前記第１の単電子スピントランジスタの磁化配置が反平行配置かつ前記第２の単電子トランジスタの磁化配置が平行配置の場合、および前記第１の単電子スピントランジスタの磁化配置が平行配置かつ前記第２の単電子スピントランジスタの磁化配置が反平行配置の場合とで、
それぞれ、２入力ＮＯＲ回路および２入力ＮＡＮＤ回路の機能を有する請求項１１から１８のいずれか一項記載の論理回路。
【請求項２０】
前記第１のインバータ回路の前記出力端子に、第２のインバータ回路の入力端子が接続された２入力ＯＲ回路と２入力ＡＮＤ回路の機能を有する請求項１１から１９のいずれか一項記載の論理回路。
【請求項２１】
前記第２のインバータは、単電子トランジスタを用いたインバータ回路である請求項２０記載の論理回路。
【請求項２２】
前記第１のインバータ回路と、
ソースに前記第１のインバータ回路の前記出力端子が接続され、ドレインに第３の電源端子が接続された第３の単電子スピントランジスタと、
ドレインに前記第１のインバータ回路の前記出力端子が接続され、ソースに第４の電源端子が接続された第４の単電子スピントランジスタを具備し、
前記第３の単電子スピントランジスタおよび前記第４の単電子スピントランジスタが前記単電子スピントランジスタである請求項１１から１９のいずれか一項記載の論理回路。
【請求項２３】
前記第１のインバータ回路から“０”が出力した場合、前記第３の単電子スピントランジスタはオンしかつ前記第４の単電子スピントランジスタはオフし、
前記第１のインバータ回路から“１”が出力した場合、前記第３の単電子スピントランジスタはオフしかつ前記第４の単電子スピントランジスタはオンする請求項２２項記載の論理回路。
【請求項２４】
入力端子が、前記第１のインバータ回路の前記第１の入力端子および前記第２の入力端子に接続され、出力端子が前記第３の単電子スピントランジスタのゲートに接続され、論理しきい値が０．５より大きい第３のインバータ回路と、
入力端子が前記第１のインバータ回路の前記第１の入力端子および前記第２の入力端子に接続され、出力端子が前記第４の単電子スピントランジスタのゲートに接続され、論理しきい値が０．５より小さい第４のインバータ回路と
を更に具備する請求項２２または２３記載の論理回路。
【請求項２５】
前記第１の入力端子および前記第２の入力端子から前記第３のインバータ回路へのアナログ入力の重み付け、
および、前記第１の入力端子および前記第２の入力端子から前記第４のインバータ回路へのアナログ入力の重み付けは、
いずれも前記第１の入力端子および前記第２の入力端子から前記第１のインバータ回路へのアナログ入力の重み付けと概同じである請求項２４記載の論理回路。
【請求項２６】
前記第３のインバータ回路および、前記第４のインバータ回路は、単電子トランジスタを用いたインバータ回路である請求項２４または２５記載の論理回路。
【請求項２７】
入力端子が、前記第１のインバータ回路の出力端子に接続された第５のインバータ回路を更に具備する前記２２から２６のいずれか一項記載の論理回路。
【請求項２８】
前記第５のインバータ回路は、単電子トランジスタを用いたインバータ回路である請求項２７記載の論理回路。
【請求項２９】
前記第１の単電子スピントランジスタ、前記第２の単電子スピントランジスタ、前記第３の単電子スピントランジスタおよび前記第４の単電子スピントランジスタの磁化配置を平行配置と反平行配置に変更することにより、全２入力対称関数を実現できる回路を有する請求項２２から２８記載の論理回路。
【請求項３０】
基板と、
該基板上に設けられたソースと、
該ソース上に設けられ、前記ソースとの間にトンネル接合を有する島と、
該島上に設けられ、前記島との間にトンネル接合を有するドレインと、
前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも１つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタ。
【請求項３１】
基板と、
該基板上に設けられドレインと、
該ドレイン上に設けられ、前記ドレインとの間にトンネル接合を有する島と、
該島上に設けられ、前記島との間にトンネル接合を有するソースと、
前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも１つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタ。
【請求項３２】
前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、
前記島が、前記磁化方向を変更可能な強磁性体を含む請求項３０または３１記載の単電子スピントランジスタ。
【請求項３３】
前記島の磁化方向の変更は、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより磁化反転を行う請求項３２記載の単電子スピントランジスタ。
【請求項３４】
前記ソースおよび前記ドレインのいずれか一方は、他方より膜厚が厚い請求項３３記載の単電子スピントランジスタ。
【請求項３５】
前記ソースおよび前記ドレインのいずれか一方は、他方よりスピン偏極率が高い請求項３３記載の単電子スピントランジスタ。
【請求項３６】
前記島はキャリア誘起強磁性半導体膜である請求項３２記載の単電子スピントランジスタ。
【請求項３７】
前記ゲートは前記島の両側に設けられ、
前記島の磁化方向の変更は、前記ゲート間に電圧を印加し、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより行う請求項３４記載の単電子スピントランジスタ。
【請求項３８】
前記ゲート間に印加される電圧は、前記島のキャリア密度が減少するような電圧である請求項３７記載の単電子スピントランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路および単電子スピントランジスタに関し、特に、その機能を再構成可能な論理回路および単電子スピントランジスタに関する。
【背景技術】
【０００２】
プログラムによって機能を再構成可能な論理回路は、開発サイクルを早くできることから、製品開発サイクルの短い携帯電話などのモバイル機器に使用されている。さらに、ハードウェアの入れ替え可能な情報機器のキーデバイスとしても研究されている。再構成可能な論理回路としては、例えば、ＬＵＴ（Look Up Table）方式のＦＰＧＡ（Field Programmable Logic Array）やνＭＯＳを用いたものが利用されている。しかし、これらは、揮発性である、素子数が多くなるといった問題がある。【０００３】
そこで、スピンＭＯＳＦＥＴなどスピン依存伝導を有するスピントランジスタを用いた回路が、非特許文献１に開示されている。スピンＭＯＳＦＥＴの構造は非特許文献図１（a）に開示されている。スピンＭＯＳＦＥＴは、ＭＯＳＦＥＴと同様の構成であるが、ソースとドレインに導電性の強磁性体を含んでいる。ソースとドレインの磁化配置を平行にした場合(平行配置)と、反平行にした場合(反平行配置)とで、出力電流を変えることができる（非特許文献１  図１（ｂ））。【０００４】
このように磁化の方向によって、コンダクタンスを変えられる特徴を利用し、インバータ回路の論理しきい値を制御可能な論理回路が開示されている（非特許文献２  図８：従来技術１）。このインバータ回路は、一方のＦＥＴにスピンＭＯＳＦＥＴを用い、スピンＭＯＳＦＥＴの磁化配置を平行配置、反平行配置とすることで、インバータ回路の論理しきい値を制御することができる。【０００５】
また、このインバータ回路を用い、スピンＭＯＳＦＥＴの磁化の配置を変更することで、ＡＮＤ回路機能とＯＲ回路機能を有する論理回路が開示されている（非特許文献１の図２（ａ）：従来技術２）。さらに、４個のスピンＭＯＳＦＥＴと３つのインバータ回路を用いることにより、２入力対称関数（ＡＮＤ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＮＯＲ、ＡＬＬ０、ＡＬＬ１）機能を有する機能が開示されている（非特許文献１の図４（ａ）：従来技術３）。【０００６】
本明細書においては、論理回路の、低レベルを“０”、高レベルを“１”、低レベルと高レベルの中間のレベルは、例えば“０．５”と表す。アナログ入力とは、論理回路の複数の入力端子に“０”、“１”の２入力を行うことにより、論理回路（例えばインバータ回路）には“０”、“１”の入力に加え、その間のレベル、例えば“０．５”の入力を行うことである。また、アナログ入力の重み付けとは、これら複数の入力端子に接続された論理回路内の複数トランジスタがある場合、ある入力端子の入力があるトランジスタに入力される割合のことである。従来技術においては、２入力の入力端子から、従来技術に係る論理回路にアナログ入力するため、容量を用いたフローティングゲートを用いている。論理回路の機能の不揮発的な再構成とは、同一の回路を用い、例えば、インバータ回路においては、不揮発的に論理しきい値が変更できることであり、例えば、２入力論理回路においては、例えばＡＮＤ回路機能とＯＲ回路機能を不揮発的に変更できることである。
【非特許文献１】Tomohiro Matsuno、 Satoshi Sugahara、 Masaaki Tanaka、「Novel Reconfigurable Logic Gates Using Spin Metal-Oxide-Semiconductor Field-Effect Transistors」、Japanese Journal of Applied Physics、社団法人応用物理学会、２００４年、Vol. 43、No. 9A、pp. 6032-6037
【非特許文献２】田中雅明、「半導体スピンエレクトロニクス」、応用物理、社団法人応用物理学会、２００４年、第７３巻、第４号、ｐｐ．５１４−５１５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、スピンＭＯＳＦＥＴは、ＭＯＳＦＥＴを基礎にしており大きな電荷量を扱う。このため、スピンＭＯＳＦＥＴを用いた論理回路にアナログ入力するためには、大面積のフローティングゲートを使用する必要がある。例えば、１個のＭＯＳＦＥＴの面積に対し、１００倍以上の面積のフローティングゲートが必要となる。これでは、論理回路全体の面積が大きくなってしまう。さらに、スピンＭＯＳＦＥＴは、ＭＯＳＦＥＴを基礎としているため、トランジスタ自体の消費電流や面積が大きい。【０００８】
本発明は、このような問題に鑑み、論理回路の機能の不揮発的な再構成が可能であり、回路面積が小さく、消費電力の小さい論理回路および単電子スピントランジスタを提供することを目的とする
【課題を解決するための手段】
【０００９】
本発明は、ソースと、ドレインと、前記ソースと前記ドレインに間に配置され、前記ソースと前記ドレインそれぞれの間にトンネル接合を有する島と、該島に容量結合したゲートと、を具備し、前記ソース、前記ドレインおよび前記島の少なくとも１つが磁化方向の変更可能な強磁性体を含む、単電子スピントランジスタを有し、前記単電子スピントランジスタの前記磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、論理回路の機能を不揮発的に再構成する論理回路を提供することができる。さらに単電子スピントランジスタを用いることにより、回路面積が小さく、消費電力の小さい論理回路を提供することができる。
【００１０】
この単電子スピントランジスタの前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、前記島が、前記磁化方向を変更可能な強磁性体を含む単電子スピントランジスタとすることができる。これにより、より確実にソースとドレイン間のコンダクタンスを制御でき、論理回路の機能の不揮発的な再構築に適した論理回路を提供することができる。【００１１】
この単電子スピントランジスタは、基板を更に具備し、前記島、前記ソース、前記ドレインおよび前記ゲートが、前記基板上に形成され、前記ソース、前記ドレイン、前記ゲートは前記島の横部に形成され、前記ゲートは、前記島との間の空間によりおよび前記島と容量結合している単電子スピントランジスタとすることができる。これにより、ゲート容量の面積を小さくでき、回路面積を小さくすることができる。【００１２】
この単電子スピントランジスタは、基板を更に具備し、前記基板上に前記ソース、前記島および前記ドレインが積層され、前記ゲートが前記島の横部に形成され、前記ゲートは、前記島との間の空間により、前記島と容量結合している単電子スピントランジスタとすることができる。これにより、ゲート容量の面積を小さくでき、回路面積を小さくすることができる。【００１４】
論理回路の機能はインバータ回路の論理しきい値とすることができる。また、２入力論理回路の機能とすることができる。【００１５】
本発明は、複数の入力端子と、複数の前記単電子スピントランジスタを有し、複数の前記入力端子から複数の前記単電子スピントランジスタへのアナログ入力の重み付けを、各入力端子に接続された各単電子スピントランジスタの複数のゲート容量により行う論理回路とすることができる。本発明によれば、複数のゲートと島の間のゲート容量により、アナログ入力を実現できるため、フローティングゲートが不要で、回路面積の小さな論理回路を提供することができる。【００１６】
本発明は、ソースに出力端子が接続され、ゲートに入力端子が接続され、ドレインが第１の電源端子に接続された第１の単電子スピントランジスタと、ドレインに前記出力端子が接続され、ゲートに前記入力端子が接続され、ソースが第２の電源端子に接続された第２の単電子スピントランジスタと、を具備し、前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタが前記単電子スピントランジスタである第１のインバータ回路を備える論理回路とすることができる。【００１７】
本発明は、前記入力端子に“０”が入力した場合、前記第１の単電子スピントランジスタはオンしかつ前記第２の単電子スピントランジスタはオフし、前記入力端子に“１”が入力した場合、前記第１の単電子スピントランジスタはオフしかつ前記第２の単電子スピントランジスタはオンする構成とすることができる。【００１８】
本発明は、第１のインバータ回路を、前記第１の単電子スピントランジスタの磁化配置が平行配置かつ前記第２の単電子スピントランジスタの磁化配置が反平行配置の場合と、前記第１の単電子トランジスタの磁化配置が反平行配置かつ前記第２の単電子スピントランジスタの磁化配置が平行配置の場合とで論理しきい値を制御するインバータ回路である構成とすることができる。【００１９】
本発明は、第１のインバータ回路を、前記入力端子は、第１の入力端子と第２の入力端子を含み、前記第１の入力端子への入力と前記第２の入力端子への入力が、前記第１のインバータ回路にアナログ入力される構成とすることができる。【００２０】
本発明は、第１のインバータ回路を、前記第１の入力端子は、前記第１の単電子スピントランジスタの第１のゲートおよび前記第２の単電子スピントランジスタの第１のゲートに接続され、前記第２の入力端子は、前記第１の単電子スピントランジスタの第２のゲートおよび前記第２の単電子スピントランジスタの第２のゲートに接続された構成とすることができる。【００２１】
本発明は、第１のインバータ回路を、前記第１の入力端子からの入力の前記第１の単電子スピントランジスタと、前記第２の単電子スピントランジスタへのアナログ入力の重み付けは概同じであり、前記第２の入力端子からの入力の前記第１の単電子スピントランジスタと、前記第２の単電子スピントランジスタへのアナログ入力の重み付けは概同じである構成とすることができる。【００２２】
本発明は、第１のインバータ回路を、前記第１の単電子スピントランジスタの第１のゲート容量と、前記第２の単電子スピントランジスタの第１のゲート容量の容量値が概同じであり、前記第１の単電子スピントランジスタの第２のゲート容量と、前記第２の単電子スピントランジスタの第２のゲート容量の容量値が概同じである構成とすることができる。【００２３】
本発明は、第１のインバータ回路を、前記第１の入力端子からの入力の前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタへのアナログ入力の重み付けと、前記第２の入力端子からの入力の前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタへのアナログ入力の重み付が、概同じである構成とすることができる。これにより、２入力対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。【００２４】
本発明は、第１のインバータ回路を、前記第１の単電子スピントランジスタの前記第１のゲート容量および前記第２の単電子スピントランジスタの前記第１のゲート容量と、前記第１の単電子スピントランジスタの前記第２のゲート容量および前記第２の単電子スピントランジスタの前記第２のゲート容量の容量値は概同じである構成とすることができる。これにより、２入力対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。【００２５】
本発明は、第１のインバータ回路を、前記第１の入力端子からの入力の前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタへのアナログ入力の重み付けと、前記第２の入力端子からの入力の前記第１の単電子スピントランジスタおよび前記第２の単電子スピントランジスタへのアナログ入力の重み付けが異なる構成とすることができる。これにより、２入力非対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。【００２６】
本発明は、第１のインバータ回路を、前記第１の単電子スピントランジスタの前記第１のゲート容量および前記第２の単電子スピントランジスタの前記第１のゲート容量と、前記第１の単電子スピントランジスタの前記第２のゲート容量および前記第２の単電子スピントランジスタの前記第２のゲート容量の容量値が異なる構成とすることができる。これにより、２入力非対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。【００２７】
本発明は、第１のインバータ回路において、前記第１の単電子スピントランジスタの磁化配置が反平行配置かつ前記第２の単電子トランジスタの磁化配置が平行配置の場合、および前記第１の単電子スピントランジスタの磁化配置が平行配置かつ前記第２の単電子スピントランジスタの磁化配置が反平行配置の場合とで、それぞれ、２入力ＮＯＲ回路および２入力ＮＡＮＤ回路の機能を有する論理回路とすることができる。これにより、２入力ＮＯＲ回路機能と２入力ＮＡＮＤ回路機能を不揮発的に再構成可能な論理回路を提供することができる。【００２８】
本発明は、前記第１のインバータ回路の前記出力端子に、第２のインバータ回路の入力端子が接続された２入力ＯＲ回路と２入力ＡＮＤ回路の機能を有する論理回路とすることができる。これにより、２入力ＯＲ回路機能と２入力ＡＮＤ回路機能を不揮発的に再構成可能な論理回路を提供することができる。【００２９】
本発明は、第２のインバータ回路を、単電子トランジスタを用いたインバータ回路とすることができる。これにより、第１のインバータ回路からの出力が小さい場合も、より確実に論理回路として機能することができる。【００３０】
本発明は、前記第１のインバータと、ソースに前記第１のインバータの前記出力端子が接続され、ドレインに第３の電源端子が接続された第３の単電子スピントランジスタと、ドレインに前記第１のインバータの前記出力端子が接続され、ソースに第４の電源端子が接続された第４の単電子スピントランジスタを具備し、前記第３の単電子スピントランジスタおよび前記第４の単電子スピントランジスタが前記単電子スピントランジスタである論理回路とすることができる。【００３１】
本発明は、前記第１のインバータ回路から“０”が出力した場合、前記第３の単電子スピントランジスタはオンしかつ前記第４の単電子スピントランジスタはオフし、前記第１のインバータ回路から“１”が出力した場合、前記第３の単電子スピントランジスタはオフしかつ前記第４の単電子スピントランジスタはオンする論理回路とすることができる。【００３２】
本発明は、入力端子が、前記第１のインバータ回路の前記第１の入力端子および前記第２の入力端子に接続され、出力端子が前記第3の単電子スピントランジスタのゲートに接続され、論理しきい値が０．５より大きい第3のインバータ回路と、入力端子が前記第１のインバータ回路の前記第１の入力端子および前記第２の入力端子に接続され、出力端子が前記第４の単電子スピントランジスタのゲートに接続され、論理しきい値が０．５より小さい第４のインバータ回路とを更に具備する論理回路とすることができる。【００３３】
本発明は、前記第１の入力端子および前記第２の入力端子から前記第３のインバータ回路へのアナログ入力の重み付け、および、第１の入力端子および前記第２の入力端子から前記第４のインバータ回路へのアナログ入力の重み付けは、いずれも前記第１の入力端子および前記第２の入力端子から前記第１のインバータ回路へのアナログ入力の重み付けと概同じである論理回路である。これにより、全２入力対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。【００３４】
本発明は、前記第3のインバータ回路および、前記第４のインバータ回路は、単電子トランジスタを用いたインバータ回路である論理回路である。これにより、回路面積と消費電力を小さくすることができる。【００３５】
本発明は、入力端子が、前記第１のインバータ回路の出力端子に接続された第５のインバータ回路を更に具備する論理回路とすることができる。これにより、より確実に、全２入力対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。【００３６】
本発明は、第５のインバータ回路は、単電子トランジスタを用いたインバータ回路とすることができる。これにより、第１のインバータ回路からの出力が小さい場合も、より確実に論理回路として機能することができる。【００３７】
本発明は、前記第１の単電子スピントランジスタ、前記第２の単電子スピントランジスタ、前記第３の単電子スピントランジスタおよび前記第４の単電子スピントランジスタの磁化配置を平行配置と反平行配置に変更することにより、全２入力対称関数を実現できる回路を有する論理回路とすることができる。【００３８】
本発明は、基板と、該基板上に設けられたソースと、該ソース上に設けられ、前記ソースとの間にトンネル接合を有する島と、該島上に設けられ、前記島との間にトンネル接合を有するドレインと、前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、前記ソース、前記ドレインおよび前記島の少なくとも１つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタである。本発明によれば、各層の膜厚を正確に制御することができる。これにより、トランジスタの設計の自由度が増し、所望の特性を得ることが容易となる。また、縦方向にトランジスタを形成するため、トランジスタの面積を縮小し集積度を上げることができる。【００３９】
本発明は、基板と、該基板上に設けられドレインと、該ドレイン上に設けられ、前記ドレインとの間にトンネル接合を有する島と、該島上に設けられ、前記島との間にトンネル接合を有するソースと、前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、前記ソース、前記ドレインおよび前記島の少なくとも１つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタである。本発明によれば、各層の膜厚を正確に制御することができる。これにより、トランジスタの設計の自由度が増し、所望の特性を得ることが容易となる。また、縦方向にトランジスタを形成するため、トランジスタの面積を縮小し集積度を上げることができる。【００４０】
本発明は、前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、前記島が、前記磁化方向を変更可能な強磁性体を含む単電子スピントランジスタとすることができる。本発明によれば、スピン注入磁化反転法を適用した際の閾値電流のばらつきを抑制することができる。【００４１】
本発明は、前記島の磁化方向の変更は、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより島の磁化反転を行う単電子スピントランジスタとすることができる。本発明によれば、島の磁化方向の変更のための消費電力を削減することができる。【００４２】
本発明は、前記ソースおよび前記ドレインのいずれか一方は、他方より膜厚が厚い単電子スピントランジスタとすることができる。本発明によれば、膜厚が厚い方のソースまたはドレインから他方にキャリアを注入した場合は、島の磁化方向を反平行配置から平行配置に変更できる。また、膜厚が薄い方のソースまたはドレインから他方にキャリアを注入した場合は、島の磁化方向を平行配置から反平行配置に変更できる。【００４３】
本発明は、前記ソースおよび前記ドレインのいずれか一方は、他方よりスピン偏極極率が高い単電子スピントランジスタとすることができる。本発明によれば、スピン偏極率の高い方のソースまたはドレインから他方にキャリアを注入した場合は、島の磁化方向を反平行配置から平行配置に変更できる。また、スピン偏率が低い方のソースまたはドレインから他方にキャリアを注入した場合は、島の磁化方向を平行配置から反平行配置に変更できる【００４４】
本発明は、前記島はキャリア誘起強磁性半導体膜である単電子スピントランジスタとすることができる。本発明によれば、島に加わる電界により島内のキャリア密度を変化させ、島の磁化の強度をより簡易に変化させることができる。【００４５】
本発明は、前記ゲートは前記島の両側に設けられ、前記島の磁化方向の変更は、前記ゲート間に電圧を印加し、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより行う単電子スピントランジスタとすることができる。本発明によれば、島の磁化方向を変更するのための消費電力をさらに削減することができる。【００４６】
本発明は、前記ゲート間に印加される電圧は、前記島のキャリア密度が減少するような電圧である単電子スピントランジスタとすることができる。本発明によれば、島のキャリア密度を減少させ、磁化を小さくした状態で島の磁化配置を変更する。このため、島の磁化方向の変更のための消費電力をさらに削減することができる。
【発明の効果】
【００４７】
本発明によれば、単電子スピントランジスタの磁化方向の変更によりそのコンダクタンスの制御が可能であり、これにより論理回路機能を不揮発的に再構成可能な論理回路が可能となる。さらに、単電子スピントランジスタは、制御する電荷量が小さいため、ゲートと島の間の小さいゲート容量を組み合わせることによりにアナログ入力が可能になる。よって、大面積のフローティングゲートを用いる必要がない。これにより、非常に小さな回路面積を実現できる。また、単電子スピントランジスタは、単電子を扱うため、低消費電力であり、トランジスタ自身の面積も小さくできる。以上より、論理回路機能を不揮発的に再構成可能であり、回路面積が小さく、消費電力の小さな論理回路および単電子スピントランジスタを提供することができる。
【図面の簡単な説明】
【００４８】
【図１】図1は実施例に使用する単電子スピントランジスタ（ＳＥＳＴ）の構造を説明するための模式図である。
【図２】図２は実施例に使用する単電子スピントランジスタ（ＳＥＳＴ）の回路記号を説明するための図である。
【図３】図３は電流−電圧特性をシミュレーションした単電子スピントランジスタ（ＳＥＳＴ）の各抵抗値、容量値を示した回路図である
【図４】図４は単電子スピントランジスタ（ＳＥＳＴ）のドレイン電流−ドレイン電圧特性のシミュレーション結果を示す図である。
【図５】図５は単電子スピントランジスタ（ＳＥＳＴ）のドレイン電流−ゲート電圧特性のシミュレーション結果を示す図である。
【図６】図６は実施例に使用する単電子スピントランジスタ（ＳＥＳＴ）の製造方法を説明するための断面模式図である。
【図７】図７は実施例に使用する単電子スピントランジスタ（ＳＥＳＴ）の構成を説明するための上視図である。
【図８】図８（ａ）から図８（ｃ）は実施例１から４に使用する単電子スピントランジスタ（ＳＥＳＴ）の磁化配置の変更を行う機構の構造を説明するための図であり、図８（ａ）は上視図、図８（ｂ）はＡ-Ａ断面図、図８（ｃ）はＢ−Ｂ断面図である。
【図９】図９（ａ）から図９（ｆ）は単電子スピントランジスタ（ＳＥＳＴ）の他の構成および製造方法を説明するための断面図である。
【図１０】図１０は実施例１に係るインバータ回路の回路図である。
【図１１】図１１は実施例１に係るインバータ回路の入出力特性をシミュレーションした各抵抗値、容量値、電圧値を示した回路図である。
【図１２】図１２は実施例１に係るインバータ回路の入出力特性をシミュレーションした結果である。
【図１３】図１３は実施例２に係る論理回路の回路図である。
【図１４】図１４は実施例２に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図である。
【図１５】図１５は実施例２に係る論理回路のＡＮＤ機能の出力をシュミレーションした結果を示した図である。
【図１６】図１６は実施例２に係る論理回路のＯＲ機能の出力をシミュレーションした結果を示した図である。
【図１７】図１７は実施例１に係るインバータ回路の入出力特性のシミュレーション結果であり、ＳＥＳＴ１およびＳＥＳＴ２の磁化配置がともに平行配置の場合の入出力特性を追加した図である。
【図１８】図１８は実施例３に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図である。
【図１９】図１９は実施例３に係る論理回路のＡＮＤ機能、ＯＲ機能および“０１０１”機能の出力をシミュレーションした結果を示した図である。
【図２０】図２０は実施例４に係る論理回路の回路図（その１）である。図中Ａが図２１のＡに、Ｂが図２２のＢに接続している。
【図２１】図２１は実施例４に係る論理回路の回路図（その２）である。図中Ａが図２０のＡに接続している。
【図２２】図２２は実施例４に係る論理回路の回路図（その３）である。図中Ｂが図２０のＢに接続している。
【図２３】図２３は実施例４に係る論理回路において、“０”が入力した場合の動作を説明するための回路図である。
【図２４】図２４は実施例４に係る論理回路において、“１”が入力した場合の動作を説明するための回路図である。
【図２５】図２５は実施例４に係る論理回路において、“０．５”が入力した場合の動作を説明するための回路図である。
【図２６】図２６は実施例４に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図（その１）である。図中Ａが図２７のＡに、Ｂが図２８のＢに接続している。
【図２７】図２７は実施例４に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図（その２）である。図中Ａが図２６のＡに接続している。
【図２８】図２８は実施例４に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図（その３）である。図中Ｂが図２６Ｂに接続している。
【図２９】図２９は実施例４に係る論理回路の全２入力対称関数の出力をシミュレーションした結果を示した図である。
【図３０】図３０（ａ）から図３０（ｆ）は実施例５に係るＳＥＳＴの製造方法を説明するための断面図である。
【図３１】図３１（ａ）から図３１（ｃ）は実施例５に係るＳＥＳＴの島の磁化配置の変更の方法を説明するための模式図（その１）である。
【図３２】図３２（ａ）から図３２（ｃ）は実施例５に係るＳＥＳＴの島の磁化配置の変更の方法を説明するための模式図（その２）である。
【図３３】図３３は実施例５の変形例に係るＳＥＳＴの断面図である。
【図３４】図３４（ａ）および図３４（ｂ）は実施例６に係るＳＥＳＴの島の磁化の強度を変化させる方法を説明するための図である。
【発明を実施するための最良の形態】
【００４９】
はじめに、本発明の構成要素である単電子スピントランジスタ（以下、ＳＥＳＴ）について説明する。【００５０】
図１はＳＥＳＴの模式図である。ＳＥＳＴは単電子トランジスタ（以下、ＳＥＴ）の一部を強磁性体で構成したトランジスタである。そこで、まず、強磁性体を有さないＳＥＴについて説明する、ＳＥＴは、ソース１２と、ドレイン１６と、ソース１２とドレイン１６の間に配置され、ソース１２とドレイン１６それぞれの間にトンネル接合１４、１８を有する島１０と、島１０に絶縁膜２２（または空間）からなるゲート容量（容量値Ｃｇ）を介し接続されたゲート２０を具備している。ここで、トンネル接合１４，１８は、例えば約２ｎｍの絶縁膜で形成され、それぞれ容量値Ｃ１、Ｃ２を有している。ＳＥＴはトンネル接合１４、１８の断面積と膜厚が非常に小さいため、容量値Ｃ１、Ｃ２を非常に小さくできる。そうすると、容量ゲート２０により島１０の電子を１つずつ制御することができる。そのため、消費電力を非常に小さくすることができる。また、非常に小さな島を用いるためトランジスタ自体の面積を非常に小さくできる。【００５１】
次に、ＳＥＳＴは、例えば、ＳＥＴのソース１２、ドレイン１６、島１０の少なくとも１つが磁化反転可能な強磁性体を含むことで、実現することができる。例えば、図１のように、ソース１２とドレイン１６は同じ方向に磁化した強磁性体を含み、島１０は磁化方向を変更可能な強磁性体を含む場合を説明する。島１０を、ソース１２およびドレイン１６と同じ方向に磁化した（平行配置）場合は、トンネル磁気抵抗効果により、トンネル接合１４、１８の抵抗値Ｒ１−ｐ、Ｒ２−ｐを低くすることができる。一方、島１０を、ソース１２およびドレイン１６と反対方向に磁化した（反平行配置）場合は、トンネル磁気抵抗効果により、トンネル接合１４、１８の抵抗値Ｒ１−aｐ、Ｒ２−aｐを大きくすることができる。このように、磁化方向の変更可能な強磁性体の磁化の方向を変えることにより、ソース１２とドレイン１６間のコンダクタンスを不揮発的に制御することが可能となる。【００５２】
このような構造でなくとも、島１０、ソース１２、ドレイン１６のうちいずれかが磁化方向が固定した強磁性体を含み、その他のいずれかが磁化方向の変更可能な強磁性体を含み、磁化方向の変更可能な強磁性体の磁化の方向を変えることにより、ソースとドレイン間のコンダクタンスを制御することが可能となる。【００５３】
しかし、ソース１２およびドレイン１６を同じ方向に磁化した強磁性体を含み、島１０を磁化方向の変更可能な強磁性体を含む構造は、トンネル接合１４、１８両方について、磁化方向の変更により抵抗値を変化させることができる。このため、磁化方向の変更によるコンダクタンスの制御がより確実にでき、論理回路の機能を再構成するため好ましいトランジスタ構造である。【００５４】
図１に示したＳＥＳＴの回路記号は、図２のように表す。符合３１は島、３２はソース、３３は容量値Ｃ１、平行配置の抵抗値Ｒ１−ｐ、反平行配置の抵抗値Ｒ１−ａｐを有するトンネル接合、３４はドレイン、３５は容量値Ｃ２、平行配置の抵抗値Ｒ２−ｐ、反平行配置の抵抗値Ｒ２−ａｐを有するトンネル接合、３６はゲート、３７は容量値Ｃｇを有するゲート容量を表す。【００５５】
例えば、図３のように、Ｃｇが１×１０−１９Ｆ、Ｃ１、Ｒ１−ｐ、Ｒ１−ａｐをそれぞれ、９９×１０−１９Ｆ、９．９ＭΩ、６０．８MΩとし、Ｃ２、Ｒ２−ｐ、Ｒ２−ａｐをそれぞれ、１×−１９Ｆ、０．１ＭΩ、０．９５ＭΩとしたときの電流−電圧特性のシミュレーション結果を図４および図５に示す。【００５６】
図４はゲート電圧が０Ｖ、温度が０．９２Ｋのときのドレイン電流Ｉｄｓ−ドレイン電圧Ｖｄｓ特性である。実線が平行配置の場合のドレイン電流、破線が反平行配置の場合のドレイン電流である。Ｖｄｓがクーロンしきい値電圧（ＶＣｔｈ）以下のとき電流が流れていない。これはクーロン・ブロッケード効果によって電子のトンネンが禁止されているためである。ドレイン電圧を印加することによりドレイン電流が階段状に増加するのは、島１０を流れる電子が１個づつ増えていることを示している。平行配置の場合は、反平行配置の場合に比べドレイン電流が大きく、コンダクタンスが小さい。このように、平行配置と反平行配置という磁化方向（磁化配置）を変えることによって、ソース３２とドレイン３４間のコンダクタンスを制御することができる。磁化方向は、次に磁化方向を変更するまで維持される。これにより、コンダクタンスを不揮発的に制御することができる。【００５７】
図５はドレイン電圧がＶＣｔｈ、温度が０．９２Ｋのときのドレイン電流Ｉｄｓ−ゲート電圧Ｖｇｓ特性である。クーロン・ブロッケード効果によってドレイン電流が流れないゲート電圧が周期的に現れる。このように、ゲート電圧（または制御ゲート電圧）とゲート容量（または制御ゲート容量）を調整することにより、ドレイン電流の流れるまたは流れない状態を作り出すことができる。また、図４同様、平行配置の場合は、反平行配置の場合に比べドレイン電流が大きい。【００５８】
次に、ＳＥＳＴの製造方法の例について図６を用い説明する。図６は製造工程途中の断面図である。例えば絶縁体の基板４０上に２層レジストとして、下層レジスト４２、上層レジスト４４を塗布し、例えば電子線露光装置を用い、所定のパターンを形成する。基板の真上、図中Ａの方向から強磁性体として、例えば鉄やコバルトを蒸着し領域４６とする。その後、トンネル接合となる絶縁膜を例えば２ｎｍ成膜する。さらに、ＢおよびＣの方向から、例えば鉄やコバルトを蒸着し、それぞれ、領域４８、領域５０を形成する。【００５９】
これにより、上視図である図７のようなパターンが完成する。図７において、ＳＥＳＴを構成しない領域４６、４８、５０は破線で示してある。この破線の領域はエッチングで除去される。基板４０上に、領域４６からなる島５２と、領域４８からなるソース５４と、領域５０からなるドレイン５６が形成されている。島５２とソース５４、島５２とドレイン５６の間にはトンネル接合である絶縁膜（図示せず）が形成されている。さらに、基板４０上に、第１のゲート５１、第２のゲート５３、制御ゲート５５を形成することができる。すなわち、ソース５４、ドレイン５６およびゲート５１、５３、５５は島５２の横部に形成されている。このとき、ゲート５１、５３、５５と島５２の間は絶縁膜で覆われている場合や、空洞になっている場合がある。すなわち、ゲート５１、５３、５５は、島５２との間の絶縁膜、空洞並びに基板４０によって形成される空間によって、島５２と容量結合している。この絶縁膜、空洞および基板４０で形成された空間の容量が、ゲート容量(または制御ゲート容量)となる。【００６０】
以上の構造のＳＥＳＴは、島５２を非常に小さくできるため非常に小さなゲート容量を有することができる。これにより、非常に小さい面積でアナログ入力を実現することができる。なお、ゲートの形成方法は、島の上部に絶縁膜を介し形成する方法、あるいは、基板４０の下部に基板を介し形成する方法であっても良い。この場合も、島に容量結合したゲートを形成することができる。【００６１】
図８（ａ）から図８（ｃ）は島の磁化方向（磁化配置）を変化させる機構の例を説明する図である。図８（ａ）は上視図、図８（ｂ）はＡ−Ａ面の断面図、図８（ｃ）はＢ−Ｂ面の断面図である。図８（ａ）において、図７と同様に、島５２、ソース５４、ドレイン５６が配置されている。図８（ｂ）、図８（ｃ）のように、トランジスタ上に層間絶縁膜５７、配線５８、層間絶縁膜５９、配線６０が形成されている。配線５８と配線５９は島５２上で交差している。配線５８と配線６０にパルス電流を流すことにより、島５２に磁界が発生し、島５２の磁化方向（磁化配置）を変えることができる。【００６２】
ＳＥＳＴの他の構成例を製造方法とともに図９（ａ）から図９（ｆ）を参照に説明する。図９（ａ）において、例えば酸化マグネシュウム（ＭｇＯ）基板７０上に例えばＭＢＥ法を用い、ソース７２として鉄（Ｆｅ）膜、トンネル接合７４として酸化マグネシュウム（ＭｇＯ）膜、島７６として鉄（Ｆｅ）膜、トンネル接合７８として酸化マグネシュウム（ＭｇＯ）膜、ドレイン８０として鉄（Ｆｅ）膜のヘテロ構造の積層膜を積層する。電子線露光およびイオンミリング法により、所定領域以外の積層膜をソース７２までエッチングし、ピラー構造を形成する（図９（ｂ））。ゲート容量を形成するための絶縁膜８２をプラズマＣＶＤ法を用い窒化シリコン膜で形成する（図９（ｃ））。ゲート８４を蒸着法を用いアルミニュウム（Ａｌ）で形成する（図９（ｄ））。プラズマＣＶＤ法を用い窒化シリコン膜８６を形成し、所定領域にコンタクトホールを形成する（図９（ｅ））。配線層８８を蒸着法を用いアルミニュウム（Ａｌ）で形成する（図９（ｆ））。【００６３】
以上により、基板７０上にソース７２、島７６、ドレイン８０が積層され、ゲート８４は島７６の横部に形成される。ゲート８４は、島７６とゲート８４に間の絶縁膜で形成された空間により、島７６と容量結合している。この場合、島７６とゲート８４の間の窒化シリコン膜８２がゲート容量となる。島７６は非常に薄いため、ゲート容量を非常に小さくすることができる。これにより、非常に小さい面積でアナログ入力を実現することができる。このように、ソース７２、島７６、ドレイン８０が強磁性体を含むＳＥＳＴを形成することができる。【００６４】
以上のように、ＳＥＳＴは単電子を取り扱うため、トランジスタ自体の消費電力が小さく、トランジスタ自体の面積も小さくできる。さらに、ＳＥＳＴは、島を流れる１個、２個といった電子を取り扱うため、制御される電荷量が小さく、島に容量結合したゲートを入力端子に接続することで、論理回路へのアナログ入力を実現できる。すなわち、複数の入力端子から複数のＳＥＳＴへのアナログ入力の重み付けを、各入力端子から各ＳＥＳＴのゲートに接続されたゲート容量により行うことで、論理回路へのアナログ入力を実現できる。これにより、従来技術のような大面積のフローティングゲートが不要となる。よって、ＳＥＳＴを有する論理回路の回路面積を非常に小さくできる。しかも、図７または図９（ａ）から図９（ｆ）で説明したように、ＳＥＳＴにおいては、島に容量結合するゲートのゲート容量を非常に小さくできる。これにより、さらに回路面積を縮小できる。
【実施例１】
【００６５】
実施例１はＳＥＳＴの変更可能な磁化方向を変化させることにより、論理しきい値を不揮発的に制御することができるインバータ回路の例である。【００６６】
図１０に実施例１に係るインバータ回路の回路図を示す。このインバータ回路（第１のインバータ回路）はＳＥＳＴ１（１００）、ＳＥＳＴ２（１１０）を具備している。ＳＥＳＴ１（１００）のソース１０２は出力端子１２２に接続され、ドレイン１０４は第１の電源端子１２８に接続されている。トンネル接合１０３、１０５は、それぞれ島１０１とソース１０２間、島１０１とドレイン間１０４に配置され、それぞれ容量値Ｃ２、Ｃ１、平行配置の抵抗値Ｒ２-ｐ、Ｒ１-ｐ、反平行配置の抵抗値Ｒ２-ａｐ、Ｒ１−ａｐを有する。ゲート１０６は入力端子１２０に接続されている。制御ゲート１０８は接地されている。島１０１とゲート１０６間のゲート容量１０７の容量値はＣｉｎ、島１０１と制御ゲート１０８間の制御ゲート容量１０９の容量値はＣｂである。【００６７】
ＳＥＳＴ２（１１０）のソース１１２は接地（第２の電源端子に接続）されており、ドレイン１１４は出力端子１２２に接続されている。トンネル接合１１３、１１５は、それぞれ島１１１とソース１１２間、島１１１とドレイン間１１４に配置され、それぞれ容量値Ｃ１、Ｃ２、平行配置の抵抗値Ｒ1-ｐ、Ｒ2-ｐ、反平行配置の抵抗値Ｒ1-ａｐ、Ｒ２−ａｐを有する。ゲート１１６は入力端子１２０に接続されている。制御ゲート１１８は電源Ｖｄｄ１２６に接続されている。島１１１とゲート１１６間のゲート容量１１７の容量値はＣｉｎ、島１１１と制御ゲート１１８間の制御ゲート容量１１９はＣｂである。出力端子１２２は容量１２４を介し接地される。【００６８】
このインバータの機能について説明する。ＳＥＳＴ１（１００）は入力端子１２０の入力Ｖｉｎが“０”（低レベル）のときオンし、入力端子１２０の入力Ｖｉｎが“１”（高レベル）のときオフする。また、ＳＥＳＴ２（１１０）は入力端子１２０が“０”のときオフし、入力端子１２０が“１”のときオンする。ＳＥＳＴ１（１００）とＳＥＳＴ２（１１０）で逆の動作をするのは以下の理由による。各ＳＥＳＴの制御ゲート１０８、１１８には異なる電圧（それぞれ、接地とＶｄｄ）が印加されている。これにより、ＳＥＳＴ１（１００）とＳＥＳＴ２（１１０）は異なるクーロンしきい値電圧を有する。そして、これらの電圧によって、逆の動作をするように、制御ゲート容量１０９、１１９で調整されているためである。【００６９】
実施例１の入出力特性のシミュレーションを行った。シミュレーションに使用した各容量値、抵抗値、電圧値を図１１に示す。なお、容量の単位ａＦとは１×１０−１８Ｆを表している。入出力特性のシミュレーション結果を図１２に示す。図１２は、横軸は規格化した入力、縦軸は規格化した出力である。図中、ハッチングの部分は、この範囲の規格化入力に対し低レベル“０”または高レベル“１”が出力される範囲を示している。【００７０】
入力端子１２０の入力Ｖｉｎが“０”付近ではＳＥＳＴ１（１００）はオンし、ＳＥＳＴ２（１１０）はオフするため、出力端子１２２の出力Ｖｏｕｔは高レベルとなる、すなわち“1”となる。一方、Ｖｉｎが“１”付近ではＳＥＳＴ１（１００）はオフし、ＳＥＳＴ２（１１０）はオンするため、Ｖｏｕｔは低レベルとなる、すなわち“０”となる。【００７１】
Ｖｉｎが“０．５”近傍では、ＳＥＳＴ１（１００）およびＳＥＳＴ２（１１０）はオンとなる。このときはＳＥＳＴ１（１００）のトンネル接合１０３と１０５並びにＳＥＳＴ２（１１０）のトンネル接合１１３と１１５の抵抗値によってＶｏｕｔが決まる。ＳＥＳＴ１（１００）のトンネル接合１０３、１０５の抵抗値が、ＳＥＳＴ２（１１０）のトンネル接合１１３、１１５の抵抗値より大きい場合、Ｖｏｕｔはほとんど“０”となる。ＳＥＳＴ１（１００）の磁化配置が反平行配置であり、ＳＥＳＴ２（１１０）の磁化配置が平行配置の場合、これを実現することができる。この場合の入出力曲線を図１２の実線で示す。規格化出力は”０．２５”程度になる。次段にＡ／Ｄ変換機能を有するインバータ回路を設け、反転増幅することにより、高レベル“１”を出力させることができる（図１２中、実線から左に伸び、次に上に伸びる矢印）。【００７２】
ＳＥＳＴ１（１００）のトンネル接合１０３、１０５の抵抗値が、ＳＥＳＴ２（１１０）のトンネル接合１１３、１１５の抵抗値より小さい場合、Ｖｏｕｔはほとんど“１”となる。ＳＥＳＴ１（１００）の磁化配置が平行配置であり、ＳＥＳＴ２（１１０）の磁化配置が反平行配置の場合、これを実現することができる。この場合の入出力曲線を図１２の点線で示す。規格化出力は“０．７５“程度になる。同様に、次段にＡ／Ｄ変換機能を有するインバータ回路を設け反転増幅することにより、低レベル”０“を出力させることができる。（図１２中、点線から右に伸び、次に下に伸びる矢印）。【００７３】
このように、ＳＥＳＴの磁化方向を変更することにより、インバータ回路の論理しきい値を変化させることができる。これにより、入力端子１２０の入力Ｖｉｎが“０．５”に対応した出力端子１２２のＶｏｕｔをほとんど“０”か“1”に設定できる。以上のように、実施例１においては、従来技術１と同様に、磁化の方向によって論理しきい値を制御することができる。すなわち、磁化方向の変更可能な強磁性体の磁化方向を変えることによって、論理しきい値を不揮発的に制御することができる。さらに言えば、論理回路の機能を不揮発的に再構成することができる。【００７４】
以上のように、実施例１においては、磁化方向の変更可能な強磁性体の磁化方向を変えることによって、インバータ回路の論理しきい値を不揮発的に制御することができる。さらに、トランジスタとしてＳＥＳＴを使用しているため、従来技術１に比べ、トランジスタの消費電力および面積を小さくすることができる。これにより、論理回路の消費電力および回路面積を小さくできる。
【実施例２】
【００７５】
実施例２はＳＥＳＴを用いたＯＲ／ＡＮＤ回路機能を不揮発的に再構成可能な論理回路の例である。図１３に実施例２に係る論理回路の回路図を示す。この論理回路は第１のインバータ回路（ＩＮＶ１）１９０と第２のインバータ回路（ＩＮＶ２）１９４を具備している。第１のインバータ回路（ＩＮＶ１）１９０は、ＳＥＳＴ１（１３０）、ＳＥＳＴ２（１４０）を具備している。ＩＮＶ１（１９０）は、入力端子を第１の入力端子と第２の入力端子とし、アナログ入力していることを除いては実施例１のインバータ回路と同じ回路構成であり、機能も同じである。【００７６】
その構成を説明する。ＳＥＳＴ１（１３０）のソース１３２はＩＮＶ１（１９０）の出力端子１５２に接続され、ドレイン１３４は第１の電源端子１５８に接続されている。トンネル接合１３３、１３５は、それぞれ島１３１とソース１３２間、島１３１とドレイン間１３４に配置され、それぞれ容量値Ｃ２、Ｃ１、平行配置の抵抗値Ｒｓｅｓｔ１-ｐ、反平行配置の抵抗値Ｒｓｅｓｔ１-ａｐを有する。第１のゲート１３６ａは第１の入力端子１５０に、第２のゲート１３６ｂは第２の入力端子１５１に接続されている。制御ゲート１３８は接地されている。島１３１と第１のゲート１３６ａ間の第１のゲート容量、並びに島１３１と第２のゲート１３６ｂ間の第２のゲート容量１３７ｂの容量値はＣｉｎ／２である。島１３１と制御ゲート１３８間の制御ゲート容量１３９の容量値はＣｂである。【００７７】
ＳＥＳＴ２（１４０）のソース１４２は接地され（第２の電源端子に接続され）、ドレイン１４４はＩＮＶ１（１９０）の出力端子１５２に接続されている。トンネル接合１４３、１４５は、それぞれ島１４１とソース１４２間、島１４１とドレイン間１４４に配置され、それぞれ容量値Ｃ１、Ｃ２、平行配置の抵抗値Ｒｓｅｓｔ２-ｐ、反平行配置の抵抗値Ｒｓｅｓｔ２-ａｐを有する。第１のゲート１４６ａは第１の入力端子１５０に、第２のゲート１４６ｂは第２の入力端子１５１に接続されている。制御ゲート１４８は電源Ｖｄｄ１５６に接続されている。島１４１と第１のゲート１４６ａ間の第１のゲート容量１４７ａ、並びに島１４１と第２のゲート１４６ｂ間の第２のゲート容量１４７ｂの容量値はＣｉｎ／２である。端子１５２は容量１５４を介し接地される。【００７８】
さらに、ＩＮＶ１（１９０）の出力端子１５２は第２のインバータ回路（ＩＮＶ２）１９４の入力端子１８０に接続されている。ＩＮＶ２（１９４）はタッカー型のインバータ回路であり、２つの単電子トランジスタ（ＳＥＴ）であるＳＥＴ１（１６０）とＳＥＴ２（１７０）を具備している。ＳＥＴ１（１６０）のソース１６２は出力端子１８２に接続され、ドレイン１６４は電源Ｖｄｄ１８８に接続されている。トンネル接合１６３、１６５は、それぞれ島１６１とソース１６２間、島１６１とドレイン間１６４に配置され、それぞれ容量値Ｃ２、Ｃ１、抵抗値Ｒｓｅｔ１を有する。ゲート１６６はＩＮＶ１（１９０）の出力端子１５２に接続されている。制御ゲート１６８は接地されている。島１６１とゲート１６６間のゲート容量１６７の容量値はＣｉｎである。島１６１と制御ゲート１６８間の制御ゲート容量１６９の容量値はＣｂである。【００７９】
ＳＥＴ２（１７０）のソース１７２は接地され、ドレイン１７４は出力端子１８２に接続されている。トンネル接合１７３、１７５は、それぞれ島１７１とソース１７２間、島１７１とドレイン間１７４に配置され、それぞれ容量値Ｃ１、Ｃ２、抵抗値Ｒｓeｔ２を有する。ゲート１７６はＩＮＶ１（１９０）の出力端子１５２に接続されている。制御ゲート１７８は電源Ｖｄｄ１８６に接続されている。島１７１とゲート１７６間のゲート容量１７７の容量値はＣｉｎである。出力端子１８２は容量１８４を介し接地される。【００８０】
実施例２に係る論理回路においては、第１の入力端子１５０が、同じ容量値Ｃｉｎ／２を介してＳＥＳＴ１（１３０）の島１３１、ＳＥＳＴ２（１４０）の島１４１に容量結合しており、第２の入力端子１５１も同じ容量値Ｃｉｎ／２を介してＳＥＳＴ１（１３０）の島１３１、ＳＥＳＴ２（１４０）の島１４１に容量結合している。【００８１】
すなわち、ＩＮＶ１（１９０）において、ＳＥＳＴ１（１３０）の第１のゲート容量１３７ａとＳＥＳＴ２（１４０）の第１のゲート容量１４７ａの容量値は概同じであり、ＳＥＳＴ１（１３０）の第２ゲート容量１３７ｂとＳＥＳＴ２（１４０）の第２のゲート容量１４７ｂの容量値は概同じである。さらに、ＳＥＳＴ１（１３０）の第１のゲート容量１３７ａおよびＳＥＳＴ２（１４０）の第１のゲート容量１４７ａと、ＳＥＳＴ１（１３０）の第２のゲート容量１３７ｂおよびＳＥＳＴ２（１４０）の第２のゲート容量１４７ｂの容量値は、概同じである。【００８２】
これにより、ＩＮＶ１（１９０）において、第１の入力端子１５０からの入力ＶＡのＳＥＳＴ１（１３０）とＳＥＳＴ２（１４０）へのアナログ入力の重み付けは概同じであり、同様に、第２の入力端子１５１からの入力ＶＢのＳＥＳＴ１（１３０）とＳＥＳＴ２（１４０）へのアナログ入力の重み付けは概同じである。さらに、第１の入力端子１５０からの入力ＶＡのＳＥＳＴ１（１３０）およびＳＥＳＴ２（１４０）へのアナログ入力の重み付けと、第２の入力端子１５１からの入力ＶＢのＳＥＳＴ１（１３０）およびＳＥＳＴ２（１４０）へのアナログ入力の重み付けも概同じである。【００８３】
ここで、容量値が概同じ、あるいは重み付けが概同じとは、以下に説明するように、ＩＮＶ１（１９０）へ概“０．５”で入力する範囲のことである。概“０．５”の入力とは、実施例２に係る論理回路がＳＥＳＴの磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、２入力ＡＮＤ回路機能と２入力ＯＲ回路機能を不揮発的に再構成することができる範囲の入力のことである。【００８４】
表１に入力の真理表を示す。ＶＡが“０”、ＶＢが“０”のとき、ＩＮＶ１（１９０）の入力Ｖｉｎは“０”、ＶＡが“０”、ＶＢが“１”のとき、ＩＮＶ１（１９０）の入力Ｖｉｎは“０．５”、ＶＡが“１”、ＶＢが“０”のとき、ＩＮＶ１（１９０）の入力Ｖｉｎは“０．５”、ＶＡが“１”、ＶＢが“１”のとき、ＩＮＶ１（１９０）の入力Ｖｉｎは“１”となる。このように、第１の入力端子１５０および第２の入力端子１５１から第１のインバータ回路（ＩＮＶ１）１９０へのアナログ入力が可能となる。
【表１】
0004574674.tif 000002
【００８５】
ＩＮＶ２（１９４）は、Ａ−Ｄ変換の機能を果たし、ＩＮＶ１（１９０）の出力Ｖｍを反転増幅する。すなわち、ＩＮＶ１（１９０）の、ほとんど“０”または、ほとんど“１”の出力を、“１”または“０”に反転増幅する機能を有している。ＩＮＶ１（１９０）はＳＥＳＴを用いているため、出力は非常に小さい。そこで、実施例２においては、ＩＮＶ２（１９４）として、小さい入力であっても駆動するＳＥＴを用いたタッカー型のインバータ回路を採用した。ＩＮＶ２（１９４）はＳＥＳＴを用いられたインバータ回路の出力により駆動し、ＩＮＶ２（１９４）と同様の機能を有するインバータ回路であれば他の回路構成、あるいは他のトランジスタを用いたインバータ回路であっても良い。【００８６】
実施例２に係る論理回路の真理表を表２に示す。ＳＥＳＴ１（１３０）の磁化配置が平行配置（Ｐ）かつＳＥＳＴ２（１４０）の磁化配置が反平行配置（ＡＰ）の場合の機能を説明する。ＶＡが“０”、ＶＢが“０”のときは、ＩＮＶ１（１９０）の出力端子１５２の出力Ｖｍは “１”となり、ＩＮＶ２（１９４）の出力端子１８２の出力Ｖｏｕｔは“０”となる。ＶＡが“１”、ＶＢが“１”のときは、Ｖｍは “０”となり、Ｖｏｕｔは“１”となる。ＶＡが“０”、ＶＢが“１”またはＶＡが“１”、ＶＢが“０”のとき、すなわちＶｉｎが“０．５”のときは、Ｖｍはほとんど“１”となり、Ｖｏｕｔは“０”となる。このように、実施例２に係る論理回路は２入力ＡＮＤ回路として機能する。
【表２】
0004574674.tif 000003
【００８７】
一方、ＳＥＳＴ１（１３０）の磁化配置が反平行配置（ＡＰ）かつＳＥＳＴ２（１４０）の磁化配置が平行配置（Ｐ）の場合の機能を説明する。ＶＡが“０”、ＶＢが“０”のときは、ＩＮＶ１（１９０）の出力端子１５２の出力Ｖｍは “１”となり、ＩＮＶ２（１９４）の出力端子１８２の出力Ｖｏｕｔは“０”となる。ＶＡが“１”、ＶＢが“１”のときは、Ｖｍは “０”となり、Ｖｏｕｔは“１”となる。ＶＡが“０”、ＶＢが“１”またはＶＡが“１”、ＶＢが“０”のとき、すなわちＶｉｎが“０．５”のときは、Ｖｍはほとんど“０”となり、Ｖｏｕｔは“１”となる。このように、実施例２に係る論理回路は２入力ＯＲ回路として機能する。【００８８】
実施例２のＩＮＶ１（１９０）の出力ＶｍおよびＩＮＶ２（１９４）の出力Ｖｏｕｔのシミュレーションを行った。シミュレーションに使用した各容量値、抵抗値、電圧値を図１４に示す。Ｖｍ、Ｖｏｕｔのシミュレーション結果を図１５および図１６に示す。図１５がＳＥＳＴ１（１３０）の磁化配置が平行配置かつＳＥＳＴ２（１４０）が反平行配置の場合、図１６がＳＥＳＴ１（１３０）の磁化配置が反平行配置かつＳＥＳＴ２（１４０）の磁化配置が平行配置の場合である。縦軸は、ＶＡおよびＶＢが“０”、または“１”の場合のそれぞれのＶｍおよびＶｏｕｔを、低レベルを“０”、高レベルを“１”で規格化したものである。Ｖｍ、Ｖｏｕｔそれぞれの、下線が“０”、上線が“１”を示している。【００８９】
このように、磁化方向（磁化配置）の変更可能な強磁性体の磁化の方向（磁化配置）を変えることによって、２入力ＡＮＤ回路機能と２入力ＯＲ回路機能を不揮発的に再構成する論理回路を実現することができる。【００９０】
また、表２、図１５および図１６より、ＩＮＶ１（１９０）の出力Ｖｍは、ＳＥＳＴ１（１３０）の磁化配置が反平行配置（ＡＰ）かつＳＥＳＴ２（１４０）の磁化配置が平行配置（Ｐ）の場合はＮＯＲ回路、ＳＥＳＴ１（１３０）の磁化配置が平行配置（Ｐ）かつＳＥＳＴ２（１４０）の磁化配置が反平行配置（ＡＰ）の場合はＮＡＮＤ回路の機能を有している。すなわち、実施例２のＩＮＶ１のみでも２入力論理回路の機能を不揮発的に再構成可能な論理回路として機能する。しかしながら、より“０”、“１”に近い出力を得るためには、実施例２のように、ＩＮＶ２（１９２）を付加した方が好ましい。【００９１】
以上のように、実施例２においては、磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、２入力ＡＮＤ回路機能と２入力ＯＲ回路機能を不揮発的に再構成することができる。さらに、トランジスタにＳＥＳＴを使用しているため、制御する電荷量が小さい。これにより、ゲートと島の間の小さいゲート容量を組み合わせることによりにアナログ入力が可能になる。よって、従来技術２のように、トランジスタの１００倍以上の面積が必要となるようなフローティングゲートを用いる必要がない。これにより、実施例２においては、従来技術２と比べ回路面積を非常に小さくすることができる。さらに、ＳＥＳＴは、トランジスタ自体の消費電力が小さく、トランジスタの面積も小さい。これらより、ＡＮＤ回路機能とＯＲ回路機能を不揮発的に再構成可能であり、回路面積が小さく、かつ消費電力の小さな論理回路を提供することができる。
【実施例３】
【００９２】
実施例３はＳＥＳＴを有する非対称論理回路の例である。まず、その原理を説明する。図１１における、実施例１のインバータ回路において、ＳＥＳＴ１（１００）およびＳＥＳＴ２（１１０）の磁化配置がともに平行配置（Ｐ）の場合のインバータ回路の入出力曲線を図１７の破線で示す。この場合、倫理しきい値が０．５のインバータとなる。【００９３】
入力が“０．５”以下（Ｖ１）の場合、出力は“０．５”より大きくなる。さらに、次段にＡ／Ｄ変換の機能を有するインバータ回路を接続することにより、ほとんど“０”を出力することができる。一方、入力が“０．５”以上の場合（Ｖ２）、出力は“０．５”より小さくなる。さらに、次段にＡ／Ｄ変換の機能を有するインバータ回路を接続することにより、ほとんど“１”を出力することができる。【００９４】
ＳＥＳＴ１（１００）の磁化配置が平行配置（Ｐ）かつＳＥＳＴ２（１１０）の磁化配置が反平行配置（ＡＰ）の場合（図１７の点線）、入力がＶ１、Ｖ２いずれの場合も、出力は“０．５”より大きくなり、次段のＡ／Ｄ変換の機能を有するインバータ回路により、ほとんど“０”を出力することができる。一方、ＳＥＳＴ１（１００）の磁化配置が反平行配置（ＡＰ）かつＳＥＳＴ２（１１０）の磁化配置が平行配置（Ｐ）の場合（図１７の実線）、入力がＶ１、Ｖ２いずれの場合も、出力は“０．５”より小さくなり、次段のＡ／Ｄ変換の機能を有するインバータ回路により、ほとんど“１”を出力することができる。【００９５】
したがって、アナログ入力として、“０”、Ｖ１（＜“０．５”）、Ｖ２（＞“０．５”）、“１”を実現できれば、ＡＮＤ／ＯＲ／非対称関数“１０１０”の機能を不揮発的に再構成可能な論理回路が実現できる。【００９６】
そこで、図１３(実施例２)の回路構成と同様で、第１の入力端子１５０に接続されるゲート容量１３７ａ、１４７ａをｘＣｉｎ、第２の入力端子１５１に接続されるゲート容量１３７ｂ、１４７ｂを（１−ｘ）Ｃｉｎに変更する。ここでｘは０＜ｘ＜０．５である。【００９７】
図１８は実施例３に係る論理回路の回路図を示す。回路構成は容量値を除いては実施例２と同じである。第１のインバータ回路ＩＮＶ１（４３２）は、ＳＥＳＴ１（３７０）、ＳＥＳＴ２（３８０）を具備している。ＳＥＳＴ１（３７０）のソース３７２はＩＮＶ１（４３２）の出力端子３９２に接続され、ドレイン３７４は第１の電源端子３９８に接続されている。島３７１とソース３７２間、島３７１とドレイン３７４間に、それぞれトンネル接合３７３、３７５を有する。第１のゲート３７６ａは第１の入力端子３９０に、第２のゲート３７６ｂは第２の入力端子３９１に接続されている。制御ゲート３７８は接地されている。島３７１と第１のゲート３７６ａ間に第１のゲート容量３７７ａ、並びに島３７１と第２のゲート３７６ｂ間の第２のゲート容量３７７ｂを有する。島３７１と制御ゲート３７８間に制御ゲート容量３７９を有する。【００９８】
ＳＥＳＴ２（３８０）のソース３８２は接地され（第２の電源端子に接続され）、ドレイン３８４はＩＮＶ１（４３２）の出力端子３９２に接続されている。島３８１とソース３８２間、島３８１とドレイン３８４間に、それぞれトンネル接合３８３、３８５を有する。第１のゲート３８６ａは第１の入力端子３９０に、第２のゲート３８６ｂは第２の入力端子３９１に接続されている。制御ゲート３８８は電源Ｖｄｄ３９６に接続されている。島３８１と第１のゲート３８６ａ間に第１のゲート容量３８７ａ、島３８１と第２のゲート３８６ｂ間に第２のゲート容量３８７ｂを有する。出力端子３９２は容量３９４を介し接地される。【００９９】
さらに、ＩＮＶ１（４３２）の出力端子３９２は第２のインバータ回路（ＩＮＶ２）４３０の入力端子４２０に接続されている。ＩＮＶ２（４３０）はタッカー型のインバータ回路であり、２つの単電子トランジスタ（ＳＥＴ）であるＳＥＴ１（４００）とＳＥＴ２（４１０）を具備している。【０１００】
ＳＥＴ１（４００）のソース４０２は出力端子４２２に接続され、ドレイン４０４は電源Ｖｄｄ４２８に接続されている。島４０１とソース４０２間、島４０１とドレイン４０４間に、それぞれトンネル接合４０３、４０５を有する。ゲート４０６はＩＮＶ１（４３２）の出力端子３９２に接続されている。制御ゲート４０８は接地されている。島４０１とゲート４０６間にゲート容量４０７、島４０１と制御ゲート４０８間の制御ゲート容量４０９を有する。【０１０１】
ＳＥＴ２（４１０）のソース４１２は接地され、ドレイン４１４は出力端子４２２に接続されている。島４１１とソース４１２間、島４１１とドレイン４１４間に、それぞれトンネル接合４１３、４１５を有する。ゲート４１６はＩＮＶ１（４３２）の出力端子３９２に接続されている。制御ゲート４１８は電源Ｖｄｄ４２６に接続されている。島４１１とゲート４１６間にゲート容量４１７を、島４１１と制御ゲート４１８間に制御ゲート４１９を有する。出力端子４２２は容量４２４を介し接地される。【０１０２】
このように、実施例３の回路構成は、ＳＥＳＴ１（３７０）およびＳＥＳＴ２（３８０）のゲート容量が異なる以外は実施例２と同じである。【０１０３】
実施例３に係る論理回路の入力の真理表を表３に、論理回路の真理表を表４に示す。また、実施例３の出力Ｖｏｕｔのシミュレーションを行った。シミュレーションに使用した各容量値、抵抗値、電圧値を図１８に示す。Ｖｏｕｔのシミュレーション結果を図１９に示す。図１９は、第１の入力端子３９０の入力ＶＡと第２の入力端子３９１の入力ＶＢが、“０”または“１”のときの、各機能（ＡＮＤ，ＯＲ，“０１０１”）のＩＮＶ２（４３０）の出力端子４２２の出力Ｖｏｕｔを示している。低レベルを“０”、高レベルを“１”で規格化し、ＡＮＤ、ＯＲ、“０１０１”それぞれの、下線が“０”、上線が“１”を示している。
【表３】
0004574674.tif 000004
【表４】
0004574674.tif 000005
【０１０４】
ＳＥＳＴ１（３７０）の磁化配置が反平行配置（ＡＰ）かつＳＥＳＴ２（３８０）の磁化配置が平行配置（Ｐ）の場合は、実施例３に係る論理回路はＯＲ回路機能を有す。ＳＥＳＴ１（３７０）の磁化配置が平行配置（Ｐ）かつＳＥＳＴ２（３８０）の磁化配置が反平行配置（ＡＰ）の場合は、実施例３に係る論理回路はＡＮＤ機能を有する。ＳＥＳＴ１（３７０）およびＳＥＳＴ２（３８０）の磁化配置がともに平行配置（Ｐ）の場合、実施例３に係る論理回路は、“０１０１”機能を有する。【０１０５】
実施例３においては、第１の入力端子３９０が、同じ容量値３．７６ａＦのゲート容量３７７ａ、３８７ａを介してＳＥＳＴ１（３７０）の島３７１、ＳＥＳＴ２（３８０）の島３８１に容量結合しており、第２の入力端子３９１は同じ容量値４．２４ａＦのゲート容量を介してＳＥＳＴ１（３７０）の島３７１、ＳＥＳＴ２（３８０）の島３８１に容量結合している。【０１０６】
すなわち、ＩＮＶ１（４３２）において、ＳＥＳＴ１（３７０）の第１のゲートゲート容量３７７ａとＳＥＳＴ２（３８０）の第１のゲート容量３８７ａの容量値は概同じであり、ＳＥＳＴ１（３７０）の第２ゲート容量３７７ｂとＳＥＳＴ２（３８０）の第２のゲート容量３８７ｂの容量値は概同じである。しかし、ＳＥＳＴ１（３７０）の第１のゲート容量３７７ａおよびＳＥＳＴ２（３８０）の第１のゲート容量３８７ａと、ＳＥＳＴ１（３７０）の第２のゲート容量３７７ｂおよびＳＥＳＴ２（３８０）の第２にゲート容量３８７ｂの容量値は、異なっている。【０１０７】
これにより、ＩＮＶ１（４３０）において、第１の入力端子３９０からの入力ＶＡのＳＥＳＴ１（３７０）とＳＥＳＴ２（３８０）へのアナログ入力の重み付けは概同じであり、同様に、第２の入力端子３９１からの入力ＶＢのＳＥＳＴ１（３７０）とＳＥＳＴ２（３８０）へのアナログ入力の重み付けは概同じである。しかし、第１の入力端子３９０からの入力ＶＡのＳＥＳＴ１（３７０）およびＳＥＳＴ２（３８０）へのアナログ入力の重み付けと、第２の入力端子３９１からの入力ＶＢのＳＥＳＴ１（３７０）およびＳＥＳＴ２（３８０）へのアナログ入力の重み付けは異なっている。【０１０８】
ここで、容量値が概同じ、あるいは重み付けが概同じとは、実施例３に係る論理回路がＳＥＳＴの磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、２入力ＡＮＤ回路機能と２入力ＯＲ回路機能を不揮発的に再構成することができる範囲のことである。また、容量値が異なる、あるいは重み付けが異なるとは、ＩＮＶ１（４３２）への入力としてＶＡが“1”かつＶＢが“０”のときと、ＶＡが“０”かつＶＢが“１”のときで異なることである。ＩＮＶ１（４３２）の入力が異なるとは、実施例３の論理回路が、ＳＥＳＴ１（３７０）およびＳＥＳＴ２（３８０）がともに平行配置のとき、２入力非対称関数機能を有する範囲で入力が異なることである。【０１０９】
以上のように、第１の入力端子３９０および第２の入力端子３９１からＩＮＶ１（４３２）にアナログ入力することにより、ＡＮＤ回路機能、ＯＲ回路機能に加え、２入力非対称関数である“０１０１”機能を有する論理回路を実現することができる。実施例３においても、ＩＮＶ２（４３０）を付加しなくとも、ＮＡＮＤ回路機能、ＮＯＲ回路機能、“１０１０”機能を有する論理回路となる。しかし、出力をより低レベル“０”、高レベル“１”に近づけるためには、Ａ／Ｄ変換の反転増幅機能を有するＩＮＶ２（４３０）を付加することが好ましい。【０１１０】
以上のように、実施例３においては、磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、２入力ＡＮＤ回路機能、２入力ＯＲ回路機能、および2入力非対称関数である“０１０１”機能を不揮発的に再構成することができる。しかも、ゲートと島の間の小さいゲート容量を組み合わせることによりにアナログ入力が可能になり、回路面積を非常に小さくすることができる。さらに、ＳＥＳＴは、トランジスタ自体の消費電力が小さく、トランジスタの面積も小さい。これらより、ＡＮＤ回路機能とＯＲ回路機能と“０１０１”機能を不揮発的に再構成可能であり、回路面積が小さく、かつ消費電力の小さな論理回路を提供することができる。
【実施例４】
【０１１１】
実施例４は、ＳＥＳＴの磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、全２入力対称関数の機能を再構成する論理回路の例である。図２０、図２１、図２２に回路構成図を示す。図２０のＡは図２１のＡに、図２０のＢは図２２のＢに接続している。第１のインバータ回路ＩＮＶ１（３５０）、ＳＥＳＴ３（２３０）、ＳＥＳＴ４（２４０）、第２のインバータ回路ＩＮＶ２（３６０）、第３のインバータ回路ＩＮＶ３（３６２）および第４のインバータ回路ＩＮＶ４（３６４）を具備している。ＩＮＶ１（３５０）、ＳＥＳＴ３（２３０）、ＳＥＳＴ４（２４０）は図２０に、ＩＮＶ３（３６２）は図２２に、ＩＮＶ４（３６４）は図２１に記載している。第１のインバータ回路（ＩＮＶ１）３５０は実施例２の第１のインバータ回路１９０と同じ回路構成である。【０１１２】
図２０を参照し、ＩＮＶ１（３５０）は、２つのＳＥＳＴであるＳＥＳＴ１（２００）、ＳＥＳＴ２（２１０）を具備している。ＳＥＳＴ１（２００）のソース２０２はＩＮＶ１（３５０）の出力端子２２２に接続され、ドレイン２０４は第１の電源端子２２８に接続されている。トンネル接合２０３、２０５は、それぞれ島２０１とソース２０２の間、島２０１とドレイン２０４の間に配置され、それぞれ容量値Ｃ２、Ｃ１、平行配置の抵抗値Ｒｓｅｓｔ１-ｐ、反平行配置の抵抗値Ｒｓｅｓｔ１-ａｐを有する。第１のゲート２０６ａは第１の入力端子２２０に、第２のゲート２０６ｂは第２の入力端子２２１に接続されている。制御ゲート２０８は接地されている。島２０１と第１のゲート２０６ａ間の第１のゲート容量２０７ａ、並びに島２０１と第２のゲート２０６ｂ間の第２のゲート容量２０７ｂの容量値はＣｉｎ／２である。島２０１と制御ゲート２０８間の制御ゲート容量２０９の容量値はＣｂである。【０１１３】
ＳＥＳＴ２（２１０）のソース２１２は接地され（すなわち、第２の電源端子に接続され）、ドレイン２１４はＩＮＶ１（３５０）の出力端子２２２に接続されている。トンネル接合２１３、２１５は、それぞれ島２１１とソース２１２の間、島２１１とドレイン２１４の間に配置され、それぞれ容量値Ｃ１、Ｃ２、平行配置の抵抗値Ｒｓｅｓｔ２-ｐ、反平行配置の抵抗値Ｒｓｅｓｔ２-ａｐを有する。第１のゲート２１６ａは第１の入力端子２２０に、第２のゲート２１６ｂは第２の入力端子２２１に接続されている。制御ゲート２１８は電源Ｖｄｄ２２６に接続されている。島２１１と第１のゲート２１６ａ間の第１のゲート容量２１７ａ、並びに島２１１と第２のゲート２１６ｂ間の第２のゲート容量２１７ｂの容量値はＣｉｎ／２である。【０１１４】
次に、ＳＥＳＴ３（２３０）のソース２３２はＩＮＶ１（３５０）の出力端子２２２および端子２５２に接続され、ドレイン２３４は第３の電源端子２５８に接続されている。トンネル接合２３３、２３５は、それぞれ島２３１とソース２３２の間、島２３１とドレイン２３４の間に配置され、それぞれ容量値Ｃ２、Ｃ１、平行配置の抵抗値Ｒｓｅｓｔ３-ｐ、反平行配置の抵抗値Ｒｓｅｓｔ３-ａｐを有する。ゲート２３６はＩＮＶ４（３６４）の出力端子３４２に接続されている。制御ゲート２３８は接地されている。島２３１とゲート２３６間のゲート容量２３７の容量値はＣｉｎである。島２３１と制御ゲート２３８間の制御ゲート容量２３９の容量値はＣｂである。【０１１５】
ＳＥＳＴ４（２４０）のソース２４２は接地され（すなわち、第４の電源端子に接地され）、ドレイン２４４はＩＮＶ１（３５０）の出力端子である端子２２２および端子２５２に接続されている。トンネル接合２４３、２４５は、それぞれ島２４１とソース２４２の間、島２４１とドレイン２４４の間に配置され、それぞれ容量値Ｃ１、Ｃ２、平行配置の抵抗値Ｒｓｅｓｔ４-ｐ、反平行配置の抵抗値Ｒｓｅｓｔ４-ａｐを有する。ゲート２４６はＩＮＶ３（３６２）の出力端子３１２に接続されている。制御ゲート２４８は電源Ｖｄｄ２５６に接続されている。島２４１とゲート２４６間のゲート容量２４７の容量値はＣｉｎである。端子２５２は容量２５４を介し接地される。【０１１６】
ＳＥＳＴ３（２３０）はゲート２３６が“０”（低レベル）のときオンし、ゲート２３６が“１”（高レベル）のときオフする。また、ＳＥＳＴ４（２４０）はゲート２４６が“０”のときオフし、ゲート２４６が“１”のときオンする。これは、各ＳＥＳＴの制御ゲート２３８、２４８に異なる電圧（それぞれ、接地とＶｄｄ）を印加する。これにより、ＳＥＳＴ３（２３０）とＳＥＳＴ４（２４０）は異なるクーロンしきい値電圧を有する。そして、これらの電圧によって、逆の動作をするように、制御ゲート容量２３９、２４９で調整されているためである。【０１１７】
ＩＮＶ２（３６０）はＳＥＴ１（２６０）とＳＥＴ２（２７０）を具備する。ＳＥＴ１（２６０）のソース２６２は出力端子２８２に接続され、ドレイン２６４は電源Ｖｄｄ２８８に接続されている。トンネル接合２６３、２６５は、それぞれ容量値Ｃ２、Ｃ１、抵抗値Ｒｓｅｔ１を有する。ゲート２６６はＩＮＶ１（３５０）の出力端子２２２に接続されている。制御ゲート２６８は接地されている。島２６１とゲート２６６間のゲート容量２６７の容量値はＣｉｎである。島２６１と制御ゲート２６８間の制御ゲート容量２６９の容量値はＣｂである。【０１１８】
ＳＥＴ２（２７０）のソース２７２は接地され、ドレイン２７４は出力端子２８２に接続されている。トンネル接合２７３、２７５はそれぞれ、容量値Ｃ１、Ｃ２、抵抗値Ｒｓeｔ２を有する。ゲート２７６はＩＮＶ１（３５０）の出力端子２２２に接続されている。制御ゲート２７８は電源Ｖｄｄ２８６に接続されている。島２７１とゲート２７６間のゲート容量２７７の容量値はＣｉｎである。出力端子２８２は容量２８４を介し接地される。【０１１９】
図２２を参照し、ＩＮＶ３（３６２）はＳＥＴ３（２９０）とＳＥＴ４（３００）を具備する。ＳＥＴ３（２９０）のソース２９２は出力端子３１２に接続され、ドレイン２９４は電源Ｖｄｄ３１８に接続されている。トンネル接合２９３、２９５は、それぞれ容量値Ｃ２、Ｃ１、抵抗値Ｒｓｅｔ３を有する。第１のゲート２９６ａは第１の入力端子３１０に、第２のゲート２９６ｂは第２の入力端子３１１に接続されている。制御ゲート２９８は接地されている。島２９１と第１のゲート２９６ａ間の第１のゲート容量２９７ａ、並びに島２９１と第２のゲート２９６ｂ間の第２のゲート容量２９７ｂの容量値はＣｉｎ／２である。島２９１と制御ゲート２９８間の制御ゲート容量２９９の容量値はＣｂである。【０１２０】
ＳＥＴ４（３００）のソース３０２は接地され、ドレイン３０４は出力端子３１２に接続されている。トンネル接合３０３、３０５は、それぞれ容量値Ｃ１、Ｃ２、抵抗値Ｒｓeｔ４を有する。第１のゲート３０６ａは第１の入力端子３１０に、第２のゲート３０６ｂは第２の入力端子３１１に接続されている。制御ゲート３０８は電源Ｖｄｄ３１６に接続されている。島３０１と第１のゲート３０６ａ間の第１のゲート容量３０７ａ、並びに島３０１と第２のゲート３０６ｂ間の第２のゲート容量３０７ｂの容量値はＣｉｎ／２である。出力端子３１２は容量３１４を介し接地され、さらにＳＥＳＴ４のゲート２４６に接続されている。第３のインバータ回路（ＩＮＶ３）３６２は論理しきい値Ｖｔｈが０．５より小さくなるように設計されている。【０１２１】
図２１を参照し、ＩＮＶ４（３６４）はＳＥＴ５（３２０）とＳＥＴ６（３３０）を具備する。ＳＥＴ５（３２０）のソース３２２は出力端子３４２に接続され、ドレイン３２４は電源Ｖｄｄ３４８に接続されている。トンネル接合３２３、３２５は、それぞれ容量値Ｃ２、Ｃ１、抵抗値Ｒｓｅｔ５を有する。第１のゲート３２６ａは第１の入力端子３４０に、第２のゲート３２６ｂは第２の入力端子３４１に接続されている。制御ゲート３２８は接地されている。島３２１と第１のゲート３２６ａ間の第１のゲート容量３２７ａ、並びに島３２１と第２のゲート３２６ｂ間の第２のゲート容量３２７ｂの容量値はＣｉｎ／２である。島３２１と制御ゲート３２８間の制御ゲート容量３２９の容量値はＣｂである。【０１２２】
ＳＥＴ６（３３０）のソース３３２は接地され、ドレイン３３４は出力端子３３２に接続されている。トンネル接合３３３、３３５は、それぞれ容量値Ｃ１、Ｃ２、抵抗値Ｒｓeｔ６を有する。第１のゲート３３６ａは第１の入力端子３４０に、第２のゲート３３６ｂは第２の入力端子３４１に接続されている。制御ゲート３３８は電源Ｖｄｄ３４６に接続されている。島３３１と第１のゲート３３６ａ間の第１のゲート容量３３７ａ、並びに島３３１と第２のゲート３３６ｂ間の第２のゲート容量３３７ｂの容量値はＣｉｎ／２である。出力端子３４２は容量３４４を介し接地され、さらにＳＥＳＴ３（２３０）のゲート２３６に接続されている。第４のインバータ回路（ＩＮＶ４）２６４は論理しきい値Ｖｔｈが０．５より大きくなるように設計されている。【０１２３】
実施例４においては、第１の電源端子２２８と第３の電源端子２５８は同じＶｄｄに接続している。また第２の電源端子２１２と第４の電源端子２４２は接地している。しかし、論理回路３５２が機能すれば、第1の電源端子２２８と第３の電源端子２５８、並びに第２の電源端子２１２と第４の電源端子２２８は異なる電源に接続されても良い。【０１２４】
また、第２のインバータ回路（ＩＮＶ２）３６０は、ＳＥＴを使用したタッカー型インバータである。ＩＮＶ２は、Ａ−Ｄ変換の機能を果たし、ＩＮＶ１（３５０）の出力Ｖｍを反転増幅するためのものである。その機能を果たせば、ＳＥＴを用いたインバータ回路である必要はない。しかし、論理回路３５２の出力は非常に小さいため、小さい出力でも駆動するインバータ回路としてＳＥＴが好ましい。【０１２５】
実施例４においては、第３のインバータ回路（ＩＮＶ３）３６２、第４のインバータ回路（ＩＮＶ４）３６４は、ＳＥＴを用いそれぞれ論理しきい値０．５以下、０．５以上のタッカー型インバータ回路を用いている。ＩＮＶ３（３６２）、ＩＮＶ４（３６４）は、論理しきい値がそれぞれ０．５以下、０．５以上であれば機能する。例えば、通常のＭＯＳＦＥＴを用いたインバータ回路であっても良い。しかし、アナログ入力のためのフローティングゲーゲートが必要になってしまう。また、消費電力も大きくなってしまう。そこで、回路面積の縮小、消費電力削減を実現するには、実施例４のようにＳＥＴを使用することが好ましい。【０１２６】
ＩＮＶ３（３６２）の第1の入力端子３１０およびＩＮＶ４（３６４）の第１の入力端子３４０は、ＩＮＶ１（３５０）の第１の入力端子２２０と同じ入力ＶＡに接続されている。ＩＮＶ３（３６２）の第２の入力端子３１１およびＩＮＶ４（３６４）の第２の入力端子３４１は、ＩＮＶ１（３５０）の第２の入力端子２２１と同じ入力ＶＢに接続されている。すなわち、ＩＮＶ３（３６２）の入力端子は、ＩＮＶ１（３５０）の第１の入力端子２２０および第２の入力端子２２１に接続されている。また、ＩＮＶ４（３６４）の入力端子は、ＩＮＶ１（回路３５０）の第1の入力端子２２０および第２の入力端子２２１に接続されている。【０１２７】
ＩＮＶ３（３６２）のＳＥＴ３の第１のゲート容量２９７ａ、第２のゲート容量２９７ｂ、ＳＥＴ４の第１のゲート容量３０７ａ、および第２のゲート容量３０７ｂの容量値は概同じであり、ＩＮＶ４（３６４）のＳＥＴ５の第１のゲート容量３２７ａ、第２のゲート容量３２７ｂ、ＳＥＴ６の第１のゲート容量３３７ａ、および第２のゲート容量３３７ｂの容量値は概同じである。ＩＮＶ１（３５０）のＳＥＳＴ１の第１のゲート容量２０７ａ、第２のゲート容量２０７ｂ、ＳＥＳＴ２の第１のゲート容量２１７ａ、および第２のゲート容量２１７ｂの容量値は概同じである。【０１２８】
よって、第１の入力端子３１０および第２の入力端子３１１からＩＮＶ３（３６２）へのアナログ入力の重み付け、および第１の入力端子３４０および第２の入力端子３４１からＩＮＶ４（３６４）へのアナログ入力の重み付けは、の第１の入力端子２２０および第２の入力端子２２１からＩＮＶ１（３５０）へのアナログ入力の重み付けと概同じである。【０１２９】
ここで、容量値が概同じ、あるいは重み付けが概同じとは、実施例４に係る論理回路が、ＳＥＳＴの磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、全２入力対称関数機能を不揮発的に再構成することができる範囲のことである。【０１３０】
これにより、実施例２と同じように、ＩＮＶ１（３５０）、ＩＮＶ３（３６２）、ＩＮＶ４（３６４）への“０”、“０．５”、“１”のアナログ入力を実現している。ＩＮＶ３（３６２）は、論理しきい値が０．５以下であるから、入力Ｖｉｎが“０”、“０．５”、“１”に対し、それぞれ、“１”、“０”、“０”を出力ＶＩｎｖ３−ｏｕｔする。一方、ＩＮＶ４（３６４）は、論理しきい値が０．５以上であるから、入力Ｖｉｎが“０”、“０．５”、“１”に対し、それぞれ、“１”、“１”、“０”を出力ＶＩｎｖ４−ｏｕｔする。【０１３１】
以下、実施例４に係る論理回路の動作につき説明する。まず、図２３を参照に、ＶＡが“０”、ＶＢが“０”の場合を説明する。ＩＮＶ３（３６２）部は図２２と、ＩＮＶ４（３６４）部は図２１と同じである。Ｖｉｎは“０”であり、ＳＥＳＴ１（２００）がオン、ＳＥＳＴ２（２１０）がオフとなる。ＩＮＶ４（３６４）の出力ＶＩｎｖ４−ｏｕｔは“１”のため、ＳＥＳＴ３（２３０）はオフする。一方、ＩＮＶ３（３６２）の出力ＶＩｎｖ３−ｏｕｔは“１”のため、ＳＥＳＴ４（２４０）はオンする。よって、図２３の矢印のように、第１の電源端子２２８からＳＥＳＴ１（２００）、ＩＮＶ１（３５０）の出力端子２２２、ＳＥＳＴ４（２４０）を経由しグランドに電流が流れる。このとき、ＳＥＳＴ１（２００）とＳＥＳＴ４（２４０）の抵抗値によって、実施例４に係る論理回路の出力Ｖｏｕｔが変わる。【０１３２】
ＳＥＳＴ１（２００）の抵抗値がＳＥＳＴ４（２４０）の抵抗値より大きい場合、端子２５２の出力Ｖｍはほとんど“０”、Ｖｏｕｔは“１”となる。一方、ＳＥＳＴ１（２００）の抵抗値がＳＥＳＴ４（２４０）の抵抗値より小さい場合、端子２５２の出力Ｖｍはほとんど“１”、Ｖｏｕｔは“０”となる。ＳＥＳＴ１（２００）およびＳＥＳＴ４（２４０）におけるトンネル接合の抵抗値をＲｓｅｓｔ４−ｐ＜Ｒｓｅｓｔ１−ｐ＜Ｒｓｅｓｔ１-ａｐ＜Ｒｓｅｓｔ４-ａｐと設計しておけば、ＳＥＳＴ４（２４０）の磁化配置を変えることにより、出力を再構成できる。ＳＥＳＴ４（２４０）の磁化配置が平行配置（Ｐ）のときＶｏｕｔが“１”、反平行配置（ＡＰ）のときＶｏｕｔが“０”となる。【０１３３】
次に、図２４を参照に、ＶＡが“１”、ＶＢが“１”の場合を説明する。ＩＮＶ３（３６２）部は図２２と、ＩＮＶ４（３６４）部は図２１と同じである。Ｖｉｎは“１”であり、ＳＥＳＴ１（２００）がオフ、ＳＥＳＴ２（２１０）がオンとなる。ＩＮＶ４（３６４）の出力ＶＩｎｖ４−ｏｕｔは“０”のため、ＳＥＳＴ３（２３０）はオンする。一方、ＩＮＶ３（３６２）の出力ＶＩｎｖ３−ｏｕｔは“０”のため、ＳＥＳＴ４（２４０）はオフする。よって、図２４の矢印のように、第３の電源端子２５８からＳＥＳＴ３（２３０）、ＩＮＶ１（３５０）の出力端子２２２、ＳＥＳＴ２（２１０）を経由してグランドに電流が流れる。このとき、ＳＥＳＴ２（２１０）とＳＥＳＴ３（２３０）の抵抗値によって、実施例４に係る論理回路の出力Ｖｏｕｔが変わる。【０１３４】
ＳＥＳＴ２（２１０）の抵抗値がＳＥＳＴ３（２３０）の抵抗値より大きい場合、端子２５２の出力Ｖｍはほとんど“１”、Ｖｏｕｔは“０”となる。一方、ＳＥＳＴ２（２１０）の抵抗値がＳＥＳＴ３（２３０）の抵抗値より小さい場合、端子２５２の出力Ｖｍはほとんど“０”、Ｖｏｕｔは“１”となる。ＳＥＳＴ２（２１０）およびＳＥＳＴ３（２３０）におけるトンネル接合の抵抗値をＲｓｅｓｔ３−ｐ＜Ｒｓｅｓｔ２−ｐ＜Ｒｓｅｓｔ２-ａｐ＜Ｒｓｅｓｔ３-ａｐと設計しておけば、ＳＥＳＴ３（２３０）の磁化配置を変えることにより、出力を再構成できる。ＳＥＳＴ３（２３０）の磁化配置が平行配置（Ｐ）のときＶｏｕｔが“０”、反平行配置（ＡＰ）のときＶｏｕｔが“１”となる。【０１３５】
次に、図２５を参照に、ＶＡが“０”、ＶＢが“１”またはＶＡが“１”、ＶＢが“０”の場合を説明する。ＩＮＶ３（３６２）部は図２２と、ＩＮＶ４（３６４）部は図２１と同じである。Ｖｉｎは“０．５”であり、ＳＥＳＴ１（２００）、ＳＥＳＴ２（２１０）ともオンとなる。ＩＮＶ４（３６４）の論理しきい値は０．５より大きいため、出力ＶＩｎｖ４−ｏｕｔは“１”となり、ＳＥＳＴ３（２３０）はオフする。一方、ＩＮＶ３（３６２）の論理しきい値が０．５より小さいため、出力ＶＩｎｖ３−ｏｕｔは“０”となり、ＳＥＳＴ４（２４０）はオフする。よって、図２５の矢印のように、第１の電源端子２２８からＳＥＳＴ１（２００）、ＳＥＳＴ２（２１０）を経由してグランドに電流が流れる。このとき、ＳＥＳＴ１（２００）とＳＥＳＴ２（２１０）の抵抗値によって、実施例４に係る論理回路の出力Ｖｏｕｔが変わる。【０１３６】
ＳＥＳＴ１（２００）の抵抗値がＳＥＳＴ２（２１０）の抵抗値より大きい場合、端子２５２の出力Ｖｍはほとんど“０”、Ｖｏｕｔは“１”となる。一方、ＳＥＳＴ１（２００）の抵抗値がＳＥＳＴ２（２１０）の抵抗値より小さい場合、端子２４２の出力Ｖｍはほとんど“１”、Ｖｏｕｔは“０”となる。ＳＥＳＴ１（２００）およびＳＥＳＴ２（２１０）におけるトンネル接合の抵抗値をＲｓｅｓｔ１−ｐ＝Ｒｓｅｓｔ２−ｐ＜Ｒｓｅｓｔ１-ａｐ＝Ｒｓｅｓｔ２ａｐと設計しておけば、ＳＥＳＴ１（２００）とＳＥＳＴ２（２１０）の磁化配置を変えることにより、出力を再構成できる。ＳＥＳＴ１（２００）の磁化配置が平行配置（Ｐ）かつＳＥＳＴ２（２１０）の磁化配置が反平行配置（ＡＰ）のときＶｏｕｔが“０”。ＳＥＳＴ１（２００）の磁化配置が反平行配置（ＡＰ）かつＳＥＳＴ２（２１０）の磁化配置が平行配置（Ｐ）のときＶｏｕｔが“１”となる。【０１３７】
以上の実施例４に係る論理回路の真理表を表５に示す。実施例４の出力Ｖｏｕｔのシミュレーションを行った。シミュレーションに用いた各抵抗値、容量値、電圧値を図２６、図２７、図２８に示す。図２６のＡは図２７のＡに、図２６のＢは図２８のＢに接続している。シミュレーションした結果を図２９に示す。図２９は、第１の入力端子２２０の入力ＶＡと第２の入力端子２２１の入力ＶＢが、“０”または“１”のときの、各機能（ＯＲ、ＡＬＬ１、ＸＯＲ、ＮＡＮＤ、ＡＮＤ、ＸＮＯＲ、ＡＬＬ０、ＮＯＲ）のＩＮＶ２（３６０）の出力端子２８２の出力Ｖｏｕｔを示している。低レベルを“０”、高レベルを“１”で規格化し、ＯＲ、ＡＬＬ１、ＸＯＲ、ＮＡＮＤ、ＡＮＤ、ＸＮＯＲ、ＡＬＬ０、ＮＯＲそれぞれの、下線が“０”、上線が“１”を示している。
【表５】
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【０１３８】
ＳＥＳＴ１（２００）、ＳＥＳＴ２（２１０）、ＳＥＳＴ３（２３０）およびＳＥＳＴ４（２４０）の磁化配置を平行配置（Ｐ）と反平行配置（ＡＰ）に変更することにより、すなわち、磁化方向を変更可能な強磁性体の磁化の方向を変えることにより、全２入力対称関数（ＯＲ，ＡＬＬ１、ＸＯＲ，ＮＡＮＤ，ＡＮＤ，ＸＮＯＲ，ＡＬＬ０，ＮＯＲ）機能を不揮発的に再構成可能な論理回路を実現することができる。さらに、実施例３のように、第１の入力端子と第２の入力端子から第１のインバータ回路、第３にインバータ回路、第４のインバータ回路へのアナログ入力の重み付けをかえることにより、２入力非対称関数を不揮発的に再構成することもできる。【０１３９】
表５より、ＩＮＶ２（３６０）を経ないＩＮＶ１（３５０）の出力端子２２２の出力Ｖｍによっても、全２入力対称関数の機能を再構成可能である。しかし、より“０”、“１”に近い出力を得るためには、実施例４のように、ＩＮＶ２（３６０）を付加した方が好ましい。【０１４０】
以上のように、実施例４においては、磁化方向を変更可能な強磁性体の磁化の方向を変えることにより、全２入力対称関数機能を不揮発的に再構成可能な論理回路を実現することができる。さらに、トランジスタにＳＥＳＴを使用しているため、制御する電荷量が小さい。これにより、ゲートと島の間の小さいゲート容量を組み合わせることによりにアナログ入力が可能になる。よって、従来技術３のように、トランジスタの１００倍以上の面積が必要となるようなフローティングゲートを用いる必要がない。これにより、実施例４においては、従来技術４と比べ非常に小さな回路面積で、同じ機能を実現することができる。さらに、ＳＥＳＴは、トランジスタ自体の消費電力が小さく、トランジスタの面積も小さい。これらより、全２入力対称関数機能を不揮発的に再構成可能であり、回路面積が小さく、かつ消費電力の小さな論理回路を提供することができる。
【実施例５】
【０１４１】
実施例５は図９（ａ）から図９（ｆ）を用い説明したＳＥＳＴである。図３０（ａ）から図３０（ｆ）を用い、実施例５に係るＳＥＳＴの製造方法につき、再度詳細に説明する。酸化マグネシュウム（ＭｇＯ）基板７０上に例えばＭＢＥ法を用い、ソース７２として膜厚が２０ｎｍの鉄（Ｆｅ）膜、トンネル接合７４として膜厚が２．５ｎｍの酸化マグネシュウム（ＭｇＯ）膜、島７６として膜厚が５ｎｍの鉄（Ｆｅ）膜、トンネル接合７８として膜厚が２．５ｎｍの酸化マグネシュウム（ＭｇＯ）膜、ドレイン８０として膜厚が５０ｎｍ鉄（Ｆｅ）膜のヘテロ構造の積層膜を積層する（図３０（ａ））。電子線露光およびイオンミリング法により、所定領域以外の積層膜をソース７２までイオンミリング法を用いエッチングし、５０ｎｍ×１００ｎｍのピラー構造を形成する（図３０（ｂ））。ゲート容量を形成するための絶縁膜８２として、プラズマＣＶＤ法を用い膜厚が１０ｎｍの窒化シリコン膜を形成する。窒化シリコン膜を等方的に成膜することにより、ピラーの横にも１０ｎｍの窒化シリコン膜を成膜する（図３０（ｃ））。ゲート８４として、蒸着法を用い膜厚が２０ｎｍのアルミニュウム（Ａｌ）膜を形成する（図３０（ｄ））。アルミニュウム膜は斜め方向から蒸着する。プラズマＣＶＤ法を用い膜厚が４０ｎｍの窒化シリコン膜８６を形成し、所定領域にコンタクトホールを形成する（図３０（ｅ））。配線層８８を蒸着法を用いアルミニュウム（Ａｌ）膜で形成する（図３０（ｆ））。【０１４２】
以上のように、ＭＢＥ法、プラズマＣＶＤ法および蒸着法を用い各膜を形成することにより、膜厚を正確に制御し成膜することができる。特に、ＭＢＥ法では１原子層（約０．２〜０．３ｎｍ）程度の膜厚を制御することができる。このため、島７６およびトンネル接合７４および７８の膜厚を１原子層程度の厚さで制御することができる。また、プラズマＣＶＤ法においても１ｎｍ程度の膜厚を制御することができる。このため、絶縁膜８２の膜厚を１ｎｍ程度の厚さで制御することができる。ソース７２、島７６およびドレイン８０として用いられる材料は強磁性体であれば良く、例えば、鉄やコバルト（Ｃｏ）等の単体金属、鉄コバルト（ＦｅＣｏ）等の合金、砒化マンガン（ＭｎＡｓ）砒化クロム（ＣｒＡｓ）等の化合物金属、ＧａＭｎＡｓ、Ｆｅ３Ｓｉ等の強磁性半導体を用いることができる。トンネル接合７４および７８として用いられる材料は絶縁材料であれば良く、例えば、ＭｇＯ等の酸化物、ＧａＡｓやＡｌＡｓ等の化合物半導体を用いることができる。【０１４３】
次に、図３１（ａ）から図３２（ｃ）を用い、実施例５に係るＳＥＳＴの島７６の磁化方向をスピン注入により変更する方法（スピン注入磁化反転法）について説明する。図３１（ａ）から図３２（ｃ）は、ソース７２、トンネル接合７４、島７６、トンネル接合７８およびドレイン８０を模式化した図である。電子９０の矢印は電子（キャリア）の磁気モーメントの向き(つまり電子のスピン偏極による磁気モーメントの方向)を示し、大きい矢印はソース７２、島７６およびドレイン８０の磁化方向を示している。ドレイン８０はソース７２に比べ膜厚を厚くするかスピン偏極率が大きく設定されている。【０１４４】
まず、図３１（ａ）から図３１（ｃ）を用い、磁化方向を反平行配置から平行配置に変更する方法について説明する。図３１（ａ）のように、ソース７２およびドレイン８０の磁化方向は右向きであり、島７６の磁化方向を左向きである。このため、ソース７２およびドレイン８０中の電子スピンによる磁気モーメントは右向きであり、島７６中の電子スピンによる磁気モーメントは左向きである。ここで図３０(ｂ)に示すように、破線矢印９５の方向に、ドレイン８０からソース７２に電子を流す。ドレイン８０は膜厚が厚いかスピン偏極率が大きいため、ドレイン８０を通過する電子は、ほとんど右向きのスピン磁気モーメントをもつ。このため、右向きのスピン磁気モーメントをもつ電子が、矢印９１のようにトンネル接合７８をトンネルし島７６に注入される。一方、島７６の左向きのスピン磁気モーメントをもつ電子はソース７２を通過して流出する。このとき、ソース７２は膜厚が薄いかスピン偏極率が小さいため、図３２（ｂ）で説明するドレイン８０の場合と異なり、左向きのスピン磁気モーメントをもつ電子がソース７２に反射され難い。図３１（ｃ）に示すように、島７６中の右向きのスピン磁気モーメントをもつ電子が増加すると、島の磁化方向がスピン偏極した電子の磁気モーメントを受けて、右向きに変化する。このようにして、島７６の磁化方向を平行配置から反平行配置に変更することができる。【０１４５】
次に、図３２（ａ）から図３２（ｃ）を用い、磁化方向を平行配置から反平行配置に変更する方法について説明する。図３２（ａ）のように、島７６の磁化方向はソース７２およびドレイン８０と同じ右向きである。このため、島７６中の電子は右向きのスピン磁気モーメントをもつ。図３２(ｂ)のように、破線矢印９６の方向に、ソース７２からドレイン８０に電子を流す。ソース７２を通過する電子は右向きのスピン磁気モーメントをもつ電子が多い。しかし、ソース７２は膜厚が薄いかスピン偏極率が小さいため、左向きにスピン偏極した電子も含まれる。矢印９２のように、ソース７２から注入された電子のうち右向きのスピン磁気モーメントをもつ電子はトンネル接合７８をトンネルしドレイン８０に至る。しかし、矢印９３のように、左向きのスピン磁気モーメントをもつ電子はドレイン８０の磁化により反射され、島７６に戻り島７６に蓄積される。図３２（ｃ）に示すように、このようにして島７６中に左向きのスピン磁気モーメントをもつ電子が増加すると、島の磁化方向がスピン偏極した電子の磁気モーメントにより左向きに変化する。このようにして、磁化方向を平行配置から反平行配置に変更することができる。【０１４６】
図８（ａ）から図８（ｃ）を参照に説明した配線５８と６０にパルス電流を印加する方法を用いた場合、島５２が小さいほど保磁力が増大するため、磁化を反転させるため配線５８および６０に流す電流（すなわち閾値電流）が大きくなる。一方、図３１（ａ）から図３２（ｃ）を用い説明したスピン注入磁化反転法では、磁化を反転させるための閾値電流は島７６の体積に依存する。よって、島７６が小さいほど閾値電流は小さくなる。よって、スピン注入磁化反転法は、集積化に適している。例えば、厚さ２ｎｍで６０ｎｍ×１８０ｎｍの楕円形のコバルトからなる島の場合、この島の保磁力は１５０Ｏｅである。図８（ａ）から図８（ｃ）の配線５８および６０を用いこの島の磁化を反転させる場合、配線５８および６０が島から６００ｎｍのところに配置されたとすると、閾値電流は計算によると４５ｍＡである。一方、この島を作製しスピン磁化反転法を用いた場合の閾値電流を測定したところ約４ｍＡであった。このように、スピン磁化反転法を用いることにより、磁化反転の閾値電流が小さくなり、磁化方向の変更のための消費電力を抑制することができる。さらに、配線５８および６０が不要であり、回路構成が簡単となる。【０１４７】
図３３は実施例５の変形例に係るＳＥＳＴの断面図である。実施例５の図３０（ｆ）に対し、ドレイン８０ａとソース７２ａが逆に配置されている。その他の構成は実施例５の図３０（ｆ）と同じであり、同じ部材は同じ符号を付し説明を省略する。このように、ドレイン８０ａを基板７０側に、ソース７２ａを表面側に配置しても良い。【０１４８】
実施例５に係るＳＥＳＴは、基板７０と、基板７０上に設けられたソース７２と、ソース７２上に設けられ、ソース７２との間にトンネル接合７４を有する島７６と、島７６上に設けられ、島７６との間にトンネル接合７８を有するドレイン８０を有する。島７６の横部に設けられ、島７６との間の空間である絶縁膜８２により、島７６と容量結合しているゲート８４を有する。そして、ソース７２、ドレイン８０および島７６の少なくとも１つが磁化方向の変更可能な強磁性体を含むことにより、単電子スピントランジスタとして機能する。このように、ソース７２、トンネル接合７４、島７６、トンネル接合７８およびドレイン８０を縦方向に積層することにより、各層の膜厚を正確に制御することができる。これにより、トランジスタの設計の自由度が増し、所望の特性を得ることが容易となる。また、縦方向にトランジスタを形成するため、トランジスタの面積を縮小し集積度を上げることができる。なお、実施例５の変形例のように、基板７０上に設けられたドレイン８０ａと、ドレイン８０ａ上に設けられ、ドレイン８０ａとの間にトンネル接合７４を有する島７６と、島７６上に設けられ、島７６との間にトンネル接合７８を有するソース７２ａを有する構成であってもよい。【０１４９】
また、実施例５のように、ソース７２およびドレイン８０が、同じ方向に磁化した強磁性体を含み、島７６が、磁化方向を変更可能な強磁性体を含む構成とする。これにより、図３１（ａ）から図３２（ｃ）を用い説明したようにスピン注入磁化反転法により、島７６の磁化方向を変更することができる。図７を参照し説明したＳＥＳＴにおいては、トンネル接合の厚さ（図７における島５２とソース５４との距離および島５２とドレイン５６との距離に相当）および島５２の体積は、図６の上層レジスト４４の開口寸法や蒸着の角度等により定まる。このためトンネル接合の厚さの制御が難しく、トンネル接合の抵抗値がばらついてしまう。また、島５２の体積がばらついてしまう。よって、図７のＳＥＳＴにスピン注入磁化反転法を適用しようとすると、閾値電流がばらついてしまう。一方、実施例５に係るＳＥＳＴによれば、トンネル接合７４および島５６の膜厚を精度良く形成することができる。よって、閾値電流のばらつきを小さくすることができる。このように、実施例５に係るＳＥＳＴは、スピン注入磁化反転法を適用した際の閾値電流のばらつきを抑制することができる。【０１５０】
さらに、島７６の磁化方向の変更は、ドレイン８０から島７６にキャリア(電子)を注入することにより行うことができる。このように、スピン注入磁化反転法を用いることにより、前述のように、島７６の磁化方向の変更のための消費電力を削減することができる。【０１５１】
さらに、ドレイン８０はソース７２より膜厚が厚いまたはドレイン８０のスピン偏極率をソース７２より高いため、図３１（ａ）から図３１（ｃ）のように、ドレイン８０からソース７２に電子を流した場合、島７６の磁化方向を反平行配置から平行配置に変更することができる。また、図３２（ａ）から図３２（ｃ）のように、ソース７２からドレイン８０に電子を流した場合、島７６の磁化方向を平行配置から反平行配置に変更することができる。【０１５２】
なお、図３１（ａ）から図３２（ｃ）の説明においては、キャリアとして電子を例に説明したがホールを用いても良い。また、ドレイン８０をソース７２に対し、膜厚が厚いまたはスピン偏極率が大きい場合について説明したが、ソース７２をドレイン８０に対し膜厚が厚いまたはスピン偏極率が大きい場合であっても良い。
【実施例６】
【０１５３】
実施例６は、島にキャリア誘起強磁性半導体を用いたＳＥＳＴの例である。キャリア誘起強磁性半導体とは、半導体中のキャリアによって磁化が誘起される半導体である。キャリア誘起強磁性半導体の磁化はキャリア密度が増加すると強くなり、キャリア密度が減少すると弱くなる。キャリア誘起強磁性半導体としては、例えばＧａＭｎＡｓやＩｎＭａＡｓがある。図３４（ａ）および図３４（ｂ）を参照に、実施例６に係るＳＥＳＴは、島７６ａがキャリア誘起磁性半導体で構成されている。その他の構成は実施例５と同じであり同じ構成は同じ符号を付し、説明を省略する。図３４（ａ）を参照に、右側のゲート８４ａを接地し、左側のゲート８４ｂを負の電圧を印加するかフローティングにする。このとき、島７６ａ中のホール密度は多く島７６ａは強磁性となる。一方、図３４（ｂ）を参照に、右側のゲート８４ａは接地したままで、左側のゲート８４ｂに正の電圧を印加する。島７６ａ内に生じた電界に起因し、島７６ａ内のホール密度が減少する。このため、島７６ａの磁化が弱くなる。このように、島７６ａの磁化が弱くした状態でスピン注入磁化反転法を用いることにより、磁化方向の変更のための閾値電流を、例えば２桁以上小さくすることができる。【０１５４】
実施例６によれば、島７６ａはキャリア誘起強磁性半導体膜である。これにより、島７６ａに加わる電界により島７６ａ内のキャリア密度を変化させ、島７６ａの磁化の強度を変化させることができる。また、ゲート８４ａおよび８４ｂが島７６ａの両側に設けられている。そして、島７６ａの磁化方向の変更を、ゲート８４ａおよび８４ｂ間に電圧を印加し、ドレイン７２から島７６ａにキャリア（ホール）を注入することにより行う。また、ゲート８４ａおよび８４ｂ間に印加される電圧は島７６ａのキャリアを減少させる電圧である。このように、島７６ａのキャリア密度を減少させ、島７６ａの磁化の強度を小さくし島７６ａの磁化方向を変更する。これにより、実施例５の磁化方向の変更に比べ、島７６ａの磁化方向の変更のための消費電力をさらに削減することができる。【０１５５】
なお、実施例６において、島７６ａを構成するキャリア誘起強磁性半導体は、ホール密度によって磁化が誘起される半導体の例であったが、電子密度によって磁化が誘起される半導体を用いても良い。【０１５６】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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