(57)【特許請求の範囲】
【請求項１】
液晶層を挟んで対向する第１と第２の一対の基板のうち、第１の基板の内面に、マトリックス状に配列する複数の画素電極と、ゲート電極とゲート絶縁膜とｉ型半導体膜とブロッキング絶縁膜とｎ型半導体膜とソース，ドレイン電極とオーバーコート絶縁膜との積層膜からなり、前記複数の画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のドレイン配線とが設けられ、第２の基板の内面に対向電極が設けられた液晶表示素子において、
前記第１の基板の内面の、前記薄膜トランジスタに隣接し且つ前記薄膜トランジスタと前記画素電極の上を除いた領域に、前記ドレイン配線に一端が接続された前記ドレイン電極の他端から該ドレイン配線の配置方向とは異なる方向に向けて前記ゲート配線上を該ゲート配線に沿って延長させた延長電極を形成し、
この延長電極と前記薄膜トランジスタを形成する前記積層膜のうちの前記ｉ型半導体膜とブロッキング絶縁膜とｎ型半導体膜とを除く各膜と同じ膜を積層してなる複数のスペーサ支持部を前記延長電極が形成された前記領域毎に所定のピッチで設け、
前記一対の基板のいずれか一方の内面に、前記一対の基板の間隔を規定するための複数の柱状スペーサが、前記複数のスペーサ支持部にそれぞれ対応させて設けられていることを特徴とする液晶表示素子。
【請求項２】
複数の画素電極と対向電極とが互いに対向する複数の画素部の液晶層厚が１．４７５μｍ〜２．２μｍの範囲であることを特徴とする請求項１に記載の液晶表示素子。
【請求項３】
画素部の液晶層厚が１．４７５μｍ以上１．６２５μｍ未満であることを特徴とする請求項２に記載の液晶表示素子。
【請求項４】
薄膜トランジスタのゲート電極がゲート配線と一体に形成されており、スペーサ支持部が、前記ゲート配線と、ゲート絶縁膜と、前記薄膜トランジスタのソース電極とドレイン電極のいずれか一方から前記ゲート配線上の部分に延長された延長電極と、オーバーコート絶縁膜とにより形成されていることを特徴とする請求項１〜３のいずれかに記載の液晶表示素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタ（以下、ＴＦＴと記す）を能動素子とするアクティブマトリックス型の液晶表示素子に関する。
【０００２】
【従来の技術】
ＴＦＴを能動素子とするアクティブマトリックス型の液晶表示素子は、液晶層を挟んで対向する第１と第２の一対の基板のうち、第１の基板の内面に、マトリックス状に配列する複数の画素電極と、前記複数の画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のドレイン配線とが設けられ、第２の基板の内面に対向電極が設けられたものであり、前記ＴＦＴは、ゲート電極とゲート絶縁膜とｉ型半導体膜とブロッキング絶縁膜とｎ型半導体膜とソース，ドレイン電極とオーバーコート絶縁膜との積層膜からなっている。
【０００３】
一方、液晶表示素子の一対の基板の間隔は、従来、前記複数の画素電極と前記対向電極とが互いに対向する複数の画素部の液晶層厚が４μｍ〜５μｍになるように規定されている。
【０００４】
前記液晶表示素子には、一方の基板上に粒子状スペーサを散布し、その粒子状スペーサを一対の基板間に挟持させて基板間隔を規定しているものと、一方の基板の内面に柱状スペーサを所定のピッチで設け、これらの柱状スペーサを他方の基板の内面に当接させて基板間隔を規定しているものとがある。
【０００５】
しかし、前記基板上に散布される粒子状スペーサは、画素部内にも分布するため、前記粒子状スペーサに対応する部分から光が漏れ、液晶表示素子の表示のコントラストを低下させるだけでなく、基板間隔を均一に規定することが難しいため、複数の画素部の液晶層厚が不均一になり、表示むらを発生する。
【０００６】
一方、前記柱状スペーサは、基板上に樹脂材料を所定の膜厚に塗布し、その樹脂膜をパターニングすることにより形成されるため、画素部を避けた所定の位置に設けることができ、したがって、液晶表示素子の画素部に光漏れを生じさせることは無く、また基板間隔を均一に規定し、複数の画素部の液晶層厚を均一にすることができる。
【０００７】
前記柱状スペーサを備えたアクティブマトリックス型液晶表示素子は、従来、前記樹脂材料を厚くしかも均一な膜厚に塗布することが困難であるため、対向電極が設けられた第２の基板の内面に、第１の基板に設けられた複数のＴＦＴにそれぞれ対応させて前記柱状スペーサを設け、これらの柱状スペーサを、前記第１の基板の内面の前記ＴＦＴ上の最も高く盛り上った部分に当接させた構成となっている。
【０００８】
【発明が解決しようとする課題】
ところで、液晶表示素子は、応答速度を速くすることが望まれており、そのためには、画素部の液晶層厚を例えば１，５μｍ程度に小さくする必要がある。
【０００９】
しかし、前記柱状スペーサをＴＦＴに対応させて設けている従来の液晶表示素子は、画素部の液晶層厚を小さくすために前記柱状スペーサの高さを小さくすると、複数の柱状スペーサの高さにばらつきが生じ、複数の画素部の液晶層厚が不均一になる。
【００１０】
すなわち、前記柱状のペーサは、上述したように、基板上に樹脂材料を所定の厚さに塗布し、その樹脂膜をパターニングすることにより形成されている。
【００１１】
このスペーサの形成における基板上への樹脂材料の塗布は、スピンコート法により行なわれており、その塗布厚は、前記樹脂材料の粘性に応じて基板の回転速度と回転時間を制御することによりコントロールされている。
【００１２】
しかし、前記樹脂材料の塗布厚を精度良くコントロールすることができる塗布厚値の範囲には限界があり、その範囲外の厚さに樹脂材料を塗布する場合は、その厚さを薄くするほど、または厚くするほど、塗布厚のコントロールが難しくなる。
【００１３】
上記従来の液晶表示素子は、前記柱状スペーサを、第１の基板の内面の複数のＴＦＴ上の最も高く盛り上った部分に当接させているため、画素部の液晶層厚を１．５μｍ程度に小さくするには、前記スペーサの高さを極端に小さくしなければならない。
【００１４】
そして、このような高さが極端に小さい柱状スペーサを形成するには、前記樹脂材料を、その塗布厚を精度良くコントロールすることができる塗布厚値の範囲よりも薄く塗布しなければならないため、その塗布厚にむらが生じ、前記樹脂膜をパターニングして形成された複数の柱状スペーサの高さにばらつきが生じる。
【００１５】
そのため、前記複数の柱状スペーサにより規定される基板間隔が不均一になり、複数の画素部の液晶層厚が不均一になって表示むらを発生する。
【００１６】
この発明は、画素部の液晶層厚を小さくして応答速度を速くするとともに、複数の柱状スペーサを均一な高さに形成して複数の画素部の液晶層厚を均一にし、表示むらの無い良好な表示品質を得ることができるアクティブマトリックス型の液晶表示素子を提供することを目的としたものである。
【００１７】
【課題を解決するための手段】
この発明は、液晶層を挟んで対向する第１と第２の一対の基板のうち、第１の基板の内面に、マトリックス状に配列する複数の画素電極と、ゲート電極とゲート絶縁膜とｉ型半導体膜とブロッキング絶縁膜とｎ型半導体膜とソース，ドレイン電極とオーバーコート絶縁膜との積層膜からなり、前記複数の画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のドレイン配線とが設けられ、第２の基板の内面に対向電極が設けられた液晶表示素子において、前記第１の基板の内面の、前記薄膜トランジスタに隣接し且つ前記薄膜トランジスタと前記画素電極の上を除いた領域に、前記ドレイン配線に一端が接続された前記ドレイン電極の他端から該ドレイン配線の配置方向とは異なる方向に向けて前記ゲート配線上を該ゲート配線に沿って延長させた延長電極を形成し、この延長電極と前記薄膜トランジスタを形成する前記積層膜のうちの前記ｉ型半導体膜とブロッキング絶縁膜とｎ型半導体膜とを除く各膜と同じ膜を積層してなる複数のスペーサ支持部を前記延長電極が形成された前記領域毎に所定のピッチで設け、前記一対の基板のいずれか一方の内面に、前記一対の基板の間隔を規定するための複数の柱状スペーサが、前記複数のスペーサ支持部にそれぞれ対応させて設けられていることを特徴とする。
【００１８】
この液晶表示素子は、複数の画素電極と薄膜トランジスタとゲート配線およびドレイン配線とが設けられた第１の基板の内面の、前記薄膜トランジスタに隣接し且つ前記薄膜トランジスタと前記画素電極の上を除いた領域に、前記ドレイン配線に一端が接続されたドレイン電極の他端から該ドレイン配線の配置方向とは異なる方向に向けて前記ゲート配線上を該ゲート配線に沿って延長させた延長電極を形成し、この延長電極と前記薄膜トランジスタを形成する前記積層膜のうちの前記ｉ型半導体膜とブロッキング絶縁膜とｎ型半導体膜とを除く各膜と同じ膜を積層してなる複数のスペーサ支持部を前記延長電極が形成された前記領域毎に所定のピッチで設け、前記一対の基板のいずれか一方の内面に、前記一対の基板の間隔を規定するための複数の柱状スペーサが、前記複数のスペーサ支持部にそれぞれ対応させて設けられたものであるため、前記柱状スペーサの高さを極端に小さくしなくても、この柱状スペーサにより規定される基板間隔を小さくし、前記複数の画素電極と対向電極とが互いに対向する複数の画素部の液晶層厚を小さくすることができる。
【００１９】
そのため、この液晶表示素子によれば、画素部の液晶層厚を小さくして応答速度を速くするとともに、前記複数の柱状スペーサを均一な高さに形成して複数の画素部の液晶層厚を均一にし、表示むらの無い良好な表示品質を得ることができる。
【００２０】
このように、この発明の液晶表示素子は、複数の画素電極とＴＦＴとゲート配線およびドレイン配線とが設けられた第１の基板の内面の、前記薄膜トランジスタに隣接し且つ前記薄膜トランジスタと前記画素電極の上を除いた領域に、前記ドレイン電極の先端から前記ゲート配線に沿って、そのゲート配線上の部分に延長させた延長電極を形成し、この延長電極と前記薄膜トランジスタを形成する前記積層膜のうちの前記ｉ型半導体膜とブロッキング絶縁膜とｎ型半導体膜とを除く各膜と同じ膜を積層してなる複数のスペーサ支持部を前記延長電極が形成された前記領域毎に所定のピッチで設け、前記一対の基板のいずれか一方の内面に、前記一対の基板の間隔を規定するための複数の柱状スペーサが、前記複数のスペーサ支持部にそれぞれ対応させて設けることにより、前記画素部の液晶層厚を小さくして応答速度を速くするとともに、前記複数の柱状スペーサを均一な高さに形成して複数の画素部の液晶層厚を均一にし、表示むらの無い良好な表示品質を得ることができるようにしたものである。
【００２１】
この発明の液晶表示素子において、前記画素部の液晶層厚は１．４７５μｍ〜２．２μｍの範囲が好ましく、より望ましくは１．４７５μｍ以上１．６２５μｍ未満であるのが好ましい。
【００２２】
また、この液晶表示素子においては、前記ＴＦＴのゲート電極をゲート配線と一体に形成し、前記スペーサ支持部を、前記ゲート配線と、前記ゲート絶縁膜と、前記延長電極と、前記バーコート絶縁膜とにより形成するのが好ましい。
【００２３】
【発明の実施の形態】
図１〜図３はこの発明の第１の実施例を示しており、図１は液晶表示素子の第１の基板の一部分の平面図、図２は前記液晶表示素子の図１のII―II線に沿う拡大断面図、図３は前記液晶表示素子の図１のIII―III線に沿う拡大断面図である。
【００２４】
この実施例の液晶表示素子は、フィールドシーケンシャル液晶表示装置に用いられるアクティブマトリックス型液晶表示素子であり、基本的には、液晶層２１を挟んで対向する第１と第２の一対の透明基板１，２のうち、図２および図３において下側の第１の基板（以下、後側基板と言う）１の内面に、マトリックス状に配列する複数の画素電極３と、前記複数の画素電極３にそれぞれ接続された複数のＴＦＴ４と、前記複数のＴＦＴ４にゲート信号を供給する複数のゲート配線１３と、前記複数のＴＦＴにデータ信号を供給する複数のドレイン配線１４とが設けられ、図２および図３において上側の第２の基板（以下、前側基板と言う）２の内面に、対向電極１７が設けられた構成となっている。
【００２５】
まず、前記後側基板１について説明すると、前記複数の画素電極３は、行方向（図１において左右方向）および列方向（図１において上下方向）にマトリックス状に配列させて設けられており、前記複数の書込み用ゲート配線１３は、各画素電極行毎にその一側（図１において左側）に沿わせて形成され、前記複数のドレイン配線１４は、各画素電極列毎にその一側（図１において下側）に沿わせて形成されている。
【００２６】
なお、前記後側基板１は、その左右の側縁のいずれか一方と上下の側縁のいずれか一方の側縁に、前側基板２の外側に張出す端子配列部（図示せず）を有しており、前記複数のゲート配線１３の一端と、前記複数のドレイン配線１４の一端は、前記端子配列部に導出され、その端部に、駆動回路接続端子が形成されている。
【００２７】
前記複数のＴＦＴ４は、図１および図２に示したように、後側基板１の基板面に形成されたゲート電極５と、このゲート電極５を覆うゲート絶縁膜６と、前記ゲート絶縁膜６の上に前記ゲート電極５と対向させて形成されたｉ型半導体膜７と、このｉ型半導体膜７のチャンネル領域となる中央部の上に形成されたブロッキング絶縁膜８と、前記ｉ型半導体膜７の両側部の上にｎ型半導体膜９を介して形成されたソース電極１０およびドレイン電極１１と、その上に形成されたオーバーコート絶縁膜１２との積層膜からなっている。
【００２８】
なお、図２では前記ソース電極１０とドレイン電極１１を単層膜として示しているが、このソース電極１０とドレイン電極１１は、前記ｎ型半導体膜９とのコンタクト層であるクロム膜と、その上に形成されたアルミニウム系合金膜とからなっている。
【００２９】
また、前記複数のゲート配線１３は、後側基板１の基板面に、低抵抗のアルミニウム系合金膜により形成されており、前記ＴＦＴ４のゲート電極５は、前記ゲート配線１３に一体に形成されている。
【００３０】
なお、前記ＴＦＴ４のゲート絶縁膜６は、後側基板１の内面全体にわたって設けられており、前記複数のゲート配線１３は、前記ゲート絶縁膜６により覆われている。
【００３１】
この実施例の液晶表示素子は、フィールドシーケンシャル液晶表示装置に用いられるものであり、例えば赤、緑、青の３色の単位色のうちの１つの単位色を表示する１フィールド毎に、前記１つの単位色の画像データを書込まれるため、高デューティで時分割駆動される。
【００３２】
また、前記画素電極３と前側基板２の内面に設けられた対向電極１７およびその間の液晶層２１とにより形成される画素容量は、液晶層厚ｄを小さくするほど大きくなる。
【００３３】
そのため、この実施例では、図１に示したように、前記ゲート配線１３の各画素電極３に対応する部分を前記ＴＦＴ４のゲート電極５とするとともに、前記ｉ型半導体膜７とｎ型半導体膜９およびソース，ドレイン電極１０，１１を前記ゲート配線１３の長さ方向に沿わせて横長に形成することにより、チャンネル幅Ｗの大きいＴＦＴ４を形成し、高デューティでの時分割駆動でも、また前記画素容量が大きくても、前記画素容量に、ドレイン配線１４から供給されるデータ信号に応じた電荷を充分にチャージすることができるようにしている。
【００３４】
一方、前記複数のドレイン配線１４は、前記ゲート絶縁膜６の上に、前記ＴＦＴ４のソース，ドレイン電極１０，１１と同じ金属膜（クロム膜とその上に形成されたアルミニウム系合金膜との積層膜）により形成されており、前記ＴＦＴ４のドレイン電極１１は、前記ドレイン配線１４に一体に形成されている。
【００３５】
そして、前記画素電極３は、前記ゲート絶縁膜６の上にＩＴＯ膜等の透明導電膜により形成されており、この画素電極３の縁部に前記ＴＦＴ４のソース電極１０が接続されている。
【００３６】
また、前記ＴＦＴ４のオーバーコート絶縁膜１２は、前記後側基板１の内面全体にわたって設けられており、前記複数のドレイン配線１４は、前記オーバーコート絶縁膜１２により覆われている。
【００３７】
なお、前記オーバーコート絶縁膜１２には、前記複数の画素電極３にそれぞれ対応する部分に開口が設けられており、さらに前記複数のゲート配線１３の端部に形成された図示しない駆動回路接続端子は、その上のオーバーコート絶縁膜１２とゲート絶縁膜６に開口を設けることにより露出され、前記複数のドレイン１４の端部に形成された図示しない駆動回路接続端子は、その上のオーバーコート絶縁膜１２に開口を設けることにより露出されている。
【００３８】
さらに、前記後側基板１の内面には、図１および図３に示したように、前記複数の画素電極３とＴＦＴ４とを避けて、前記ＴＦＴ４を形成する前記積層膜のうちのｉ型半導体膜７とブロッキング絶縁膜８とｎ型半導体膜９とを除く各膜と同じ膜の積層膜からなる複数のスペーサ支持部１５が所定のピッチで設けられている。
【００３９】
この実施例では、前記スペーサ支持部１５を、前記複数のＴＦＴ４の側方にそれぞれ位置させて、前記ＴＦＴ４の配列ピッチと同じピッチで設けるとともに、このスペーサ支持部１５を、前記ＴＦＴ４のゲート電極５が一体に形成された前記ゲート配線１３と、前記ゲート絶縁膜６と、前記ＴＦＴ４のソース電極１０とドレイン電極１１のいずれか一方、例えばドレイン電極１１から前記ゲート配線１３上の部分に延長された延長電極１１ａと、前記オーバーコート絶縁膜１２とにより形成している。
【００４０】
そして、前記後側基板１の最も内面には、前記複数の画素電極３がマトリックス状に配列する表示エリアの全域にわたって、ポリイミド等からなる配向膜１５が設けられている。
【００４１】
次に、前側基板２について説明すると、この前側基板２の内面には、図２および図３に示したように、前記複数の画素電極３と対向する対向電極１７と、前記複数の画素電極３の間の領域に対応する遮光膜１８とが設けられている。
【００４２】
前記遮光膜１８は、前記複数の画素電極３と対応する領域にそれぞれ開口が設けられた格子状膜であり、図では遮光膜１８を単層膜として示しているが、この遮光膜１８は、前側基板２の基板面に形成された酸化クロム膜と、その上に形成されたクロム膜とからなっている。
【００４３】
また、前記対向電極１７は、ＩＴＯ膜等の透明導電膜からなっており、この対向電極１７は、前記遮光膜１８を覆って、前記表示エリアの全域にわたる一枚膜状に形成されている。
【００４４】
さらに、前記前側基板２の内面には、図１および図３に示したように、一対の基板１，２の間隔を規定するための複数の柱状スペーサ１９が、前記後側基板１の内面に設けられた前記複数のスペーサ支持部１５にそれぞれ対応させて設けられており、この柱状スペーサ１９は、前側基板２の内面に設けられた前記遮光膜１８と対向電極１７との積層膜の上に形成されている。
【００４５】
前記柱状スペーサ１９は、前側基板２の内面に前記遮光膜１８と対向電極１７とを形成した後、この前側基板２の内面上に、例えばフォトレジストからなる樹脂材料を、スピンコート法により、前記柱状スペーサ１９の高さに応じた膜厚に塗布し、その樹脂膜をフォトグラフィ法によりパターニングすることにより形成されている。
【００４６】
また、前記前側基板２の最も内面には、前記表示エリアの全域にわたって、ポリイミド等からなる配向膜２０が設けられており、前記柱状スペーサ１９は、前記配向膜２０により覆われている。
【００４７】
そして、前記一対の基板１，２は、前側基板２の内面に設けられた前記複数の柱状スペーサ１９を、この柱状スペーサ１９を覆って設けられた配向膜２０を介して後側基板１の内面に設けられた複数のスペーサ支持部１５の上の配向膜１６面に当接させることにより、これらの柱状スペーサ１９により基板間隔（一対の基板１，２の基板面間の間隔）ｄ０を規定され、前記表示エリアを囲む図示しない枠状シール材を介して接合されている。
【００４８】
なお、図示しないが、前記前側基板２の内面に設けられた対向電極１７には、前記枠状シール材に対応する部分または前記枠状シール材の外側に導出された複数のクロス接続部が形成され、前記後側基板１の内面には、前記対向電極１７の複数のクロス接続部に対応するクロス電極と、このクロス電極から端子配列部に導出された対向電極用端子とが設けられており、前記対向電極１７のクロス接続部は、前記枠状シール材内またはその外側に設けられた導電性クロス材により前記クロス電極に接続されている。
【００４９】
さらに、図示しないが、前記枠状シール材には、このシール材を部分的に欠落させて形成された液晶注入口が設けられており、前記液晶層２１は、前記一対の基板１，２間の前記枠状シール材により囲まれた領域に前記液晶注入口から真空注入法により液晶を注入することにより形成され、前記前記液晶注入口は、前記液晶の注入後に封止樹脂により封止されている。
【００５０】
この実施例の液晶表示素子は、例えば、前記液晶層２１の液晶分子を一方向にホモジニアス配向させたホモジニアス配向型液晶表示素子であり、前記一対の基板１，２の外面にそれぞれ偏光板を配置し、いずれか一方の基板とその基板側の前記偏光板との間に、表示のコントラストを高くするとともに視野角を広くするための位相板を配置して構成される。
【００５１】
この液晶表示素子は、一対の基板１，２の間隔ｄ０を規定するための複数の柱状スペーサ１９が、前記複数の画素電極３と対向電極１７とが互いに対向する複数の画素部を避けた位置に設けられているため、前記画素部に光漏れを生じさせることは無い。
【００５２】
そして、この液晶表示素子では、後側基板１の内面に、画素電極３とＴＦＴ４とを避けて、前記ＴＦＴ４を形成する積層膜のうちのｉ型半導体膜７とブロッキング絶縁膜８とｎ型半導体膜９とを除く各膜と同じ膜の積層膜からなる複数のスペーサ支持部１５を所定のピッチ（この実施例ではＴＦＴ４の配列ピッチと同じピッチ）で設け、前側基板２の内面に、一対の基板１，２の間隔を規定するための複数の柱状スペーサ１９を、前記複数のスペーサ支持部１５にそれぞれ対応させて設けているため、前記柱状スペーサ１９の高さを極端に小さくしなくても、この柱状スペーサ１９により規定される基板間隔ｄ０を小さくし、前記複数の画素電極３と対向電極１７とが互いに対向する複数の画素部の液晶層厚ｄを小さくすることができる。
【００５３】
すなわち、前記ゲート配線１３およびゲート電極５の膜厚は０．２３μｍ、ゲート絶縁膜６の膜厚は０．２５μｍ、ｉ型半導体膜７の膜厚は０，０２５μｍ、ブロッキング絶縁膜８の膜厚は０．１０μｍ、ｎ型半導体膜９の膜厚は０．０２５μｍ、ソース，ドレイン電極１０，１１の膜厚は０．４２５μｍ、オーバーコート絶縁膜１２の膜厚は０．２０μｍ、画素電極３の膜厚は０．０５μｍ、遮光膜１８の膜厚は０．１７μｍ、対向電極１７の膜厚は０．１４μｍであり、配向膜１６，２０の膜厚はいずれも０．０５μｍである。
【００５４】
したがって、前記画素部の液晶層厚ｄを例えば１．５μｍにするには、前記柱状スペーサ１９を、前記基板間隔ｄ０を２．０４μｍに規定できる高さに形成すればよい。
【００５５】
この液晶表示素子では、前記スペーサ支持部１５を、前記ＴＦＴ４を形成する積層膜のうちのｉ型半導体膜７とブロッキング絶縁膜８とｎ型半導体膜９とを除く各膜と同じ膜の積層膜により形成しているため、前記スペーサ支持部１５の高さは、前記ＴＦＴ４の高さよりも、前記ｉ型半導体膜７とブロッキング絶縁膜８とｎ型半導体膜９の膜厚の合計値だけ低い。
【００５６】
前記ＴＦＴ４の高さ（ゲート電極５とゲート絶縁膜６とｉ型半導体膜７とブロッキング絶縁膜８とｎ型半導体膜９とソース，ドレイン電極とオーバーコート絶縁膜１２の膜厚の合計値）は１．２５５μｍであり、前記ｉ型半導体膜７とブロッキング絶縁膜８とｎ型半導体膜９の膜厚の合計値は０．１５μｍであるため、前記スペーサ支持部の高さは１．１０５μｍである。
【００５７】
したがって、上記のように基板間隔ｄ０を２．０４μｍに規定して液晶層厚ｄを１．５μｍにするために必要な柱状スペーサ１９の高さは、０．５２５μｍである。
【００５８】
一方、柱状スペーサ１９は、上述したように、前側基板２の内面上に、例えばフォトレジストからなる樹脂材料を、スピンコート法により、前記柱状スペーサ１９の高さに応じた膜厚に塗布し、その樹脂膜をフォトグラフィ法によりパターニングすることにより形成する。
【００５９】
その場合、前記樹脂材料の塗布厚は、前記樹脂材料の粘性に応じて基板２の回転速度と回転時間を調整することによりコントロールするが、前記樹脂材料の塗布厚を精度良くコントロールすることができる塗布厚値は、０．５μｍ〜２．０μｍの範囲であり、それよりも塗布厚を厚くしたり薄くしたりすると、塗布厚にむらが生じ、その樹脂膜をパターニングすることにより形成された柱状スペーサ１９の高さにばらつきが生じる。
【００６０】
しかし、この液晶表示素子では、基板間隔ｄ０を２．０４μｍに規定して液晶層厚ｄを１．５μｍにするために必要な柱状スペーサ１９の高さが０．５２５μｍであるため、前記樹脂材料の塗布厚は、その厚さを精度良くコントロールすることができる０．５μｍ〜２．０μｍの範囲内であり、したがって、前記樹脂材料を均一な厚さに塗布し、前記複数の柱状スペーサ１９を均一な高さに形成することができる。
【００６１】
そのため、この液晶表示素子によれば、前記画素部の液晶層厚ｄを小さくして応答速度を速くするとともに、前記複数の柱状スペーサ１９を均一な高さに形成して複数の画素部の液晶層厚ｄを均一にし、表示むらの無い良好な表示品質を得ることができる。
【００６２】
なお、前記液晶層厚ｄは、上述した１．５μｍに限らず、前記柱状スペーサ１９の高さを、前記樹脂材料の塗布厚を精度良くコントロールすることができる０．５μｍ〜２．０μｍの範囲で選択することにより、１．４７５μｍ（柱状スペーサ１９の高さを０．５μｍにしたときの液晶層厚）〜２．９７５μｍ（柱状スペーサ１９の高さを２．０μｍにしたときの液晶層厚）の範囲で任意に設定することができる。
【００６３】
ただし、前記液晶層厚ｄは、１．４７５μｍ〜２．２μｍの範囲が好ましく、液晶層厚ｄをこの範囲とすることにより、応答速度を充分速くすることができる。その場合の前記柱状スペーサ１９の高さは０．５μｍ〜１．２μｍの範囲である。
【００６４】
さらに、前記液晶層厚ｄは、１．４７５μｍ以上１．６２５μｍ未満の範囲がより好ましく、液晶層厚ｄをこのような値にすることにより、応答速度をより速くすることができる。
【００６５】
なお、前記柱状スペーサ１９を従来の液晶表示素子のようにＴＦＴ４に対応させて設ける場合は、前記柱状スペーサ１９の高さを０．５μｍにしたときの液晶層厚が１．６２５μｍであり、それよりも柱状スペーサ１９の高さを小さくしてさらに液晶層厚ｄを小さくしようとすると、複数の柱状スペーサ１９の高さにばらつきが生じ、複数の画素部の液晶層厚ｄが不均一になって表示むらを発生する。
【００６６】
しかし、この実施例の液晶表示素子によれば、前記液晶層厚ｄを１．４７５μｍ以上１．６２５μｍ未満の範囲にして応答速度をより速くする場合でも、複数の柱状スペーサ１９を均一な高さに形成し、複数の画素部の液晶層厚ｄを均一にして、表示むらの無い良好な表示品質を得ることができる。
【００６７】
しかも、この実施例では、前記スペーサ支持部１５を、ゲート配線１３と、ゲート絶縁膜６と、ＴＦＴ４のドレイン電極１１から前記ゲート配線１３上の部分に延長された延長電極１１ａと、オーバーコート絶縁膜１２とにより形成しているため、前記スペーサ支持部１５を、前記ＴＦＴ４の形成工程を利用して同時に形成することができ、したがって、液晶表示素子の製造コストを低減することができる。
【００６９】
図４はこの発明の第２の実施例を示す液晶表示素子の第１の基板（後側基板）の一部分の平面図であり、この液晶表示素子も、フィールドシーケンシャル液晶表示装置に用いられるアクティブマトリックス型液晶表示素子である。
【００７０】
この実施例の液晶表示素子は、１つの単位色を表示する１フィールド毎に全ての画素部の書込み状態を一括してリセットするための複数のリセット用ＴＦＴ４Ｒと、前記複数のリセット用ＴＦＴ４Ｒにゲート信号を供給する複数のリセット用ゲート配線１３Ｒと、前記複数のリセット用ＴＦＴ４Ｒにリセット信号を供給する複数のリセット用ドレイン配線１４Ｒとを備えたものであり、前記リセット用のＴＦＴ４Ｒとゲート配線１３Ｒおよびドレイン配線１４Ｒは、画素電極３に対し、書込み用のＴＦＴ４とゲート配線１３およびドレイン配線１４とは反対側に設けられている。
【００７１】
なお、この実施例の液晶表示素子は、リセット用のＴＦＴ４Ｒとゲート配線１３Ｒおよびドレイン配線１４Ｒとを備えたものであるが、他の構成は上述した第１の実施例と同じであるから、重複する説明は図に同符号を付して省略する。
【００７２】
前記複数のリセット用ＴＦＴ４Ｒは、書込み用ＴＦＴ４と同じ積層構造で平面形状が対称形なものであり、後側基板１の基板面に形成されたゲート電極５と、書込み用ＴＦＴ４と共通のゲート絶縁膜６と、前記ゲート絶縁膜６の上に前記ゲート電極５と対向させて形成されたｉ型半導体膜７と、このｉ型半導体膜７のチャンネル領域となる中央部の上に形成されたブロッキング絶縁膜８と、前記ｉ型半導体膜７の両側部の上にｎ型半導体膜９（図２参照）を介して形成されたソース電極１０およびドレイン電極１１と、前記書込み用ＴＦＴ４と共通のオーバーコート絶縁膜１２との積層膜からなっている。
【００７３】
また、前記複数のリセット用ゲート配線１３Ｒは、後側基板１の基板面に、書込み用のゲート配線１３と同じ金属膜（アルミニウム系合金膜）により形成されており、前記リセット用ＴＦＴ４Ｒのゲート電極５は、前記リセット用ゲート配線１３Ｒに一体に形成されている。
【００７４】
なお、この実施例では、前記リセット用ゲート配線１３Ｒの各画素電極３に対応する部分を前記リセット用ＴＦＴ４Ｒのゲート電極５とするとともに、前記ｉ型半導体膜７とｎ型半導体膜９およびソース，ドレイン電極１０，１１を前記リセット用ゲート配線１３Ｒの長さ方向に沿わせて横長に形成することにより、リセット用ＴＦＴ４Ｒも、書込み用ＴＦＴ４と同じチャンネル幅の大きいＴＦＴとしている。
【００７５】
一方、前記複数のリセット用ドレイン配線１４Ｒは、前記ゲート絶縁膜６の上に、書込み用およびリセット用ＴＦＴ４，４Ｒのソース，ドレイン電極１０，１１と同じ金属膜（クロム膜とその上に形成されたアルミニウム系合金膜との積層膜）により形成されており、前記リセット用ＴＦＴ４Ｒのドレイン電極１１は、前記リセット用ドレイン配線１４Ｒに一体に形成され、前記リセット用ＴＦＴ４Ｒのソース電極１０は、前記画素電極３の書込み用ＴＦＴ４のソース電極１０が接続された縁部とは反対側の縁部に接続されている。
【００７６】
そして、この実施例では、前記後側基板１の内面に、複数の書込み用ＴＦＴ４の側方と、複数のリセット用ＴＦＴ４の側方とにそれぞれ位置させて、前記書込み用およびリッセト用ＴＦＴ４，４Ｒを形成する前記積層膜のうちのｉ型半導体膜７とブロッキング絶縁膜８とｎ型半導体膜９とを除く各膜と同じ膜の積層膜からなる複数のスペーサ支持部１５を、前記書込み用およびリッセト用ＴＦＴ４，４Ｒの配列ピッチと同じピッチで設けている。
【００７７】
この実施例では、前記書込み用ＴＦＴ４の側方のスペーサ支持部１５と、前記リセット用ＴＦＴ４の側方のスペーサ支持部１５とをそれぞれ、前記書込み用およびリセット用ゲート配線１３，１３Ｒと、ゲート絶縁膜６と、前記書込み用およびリセット用ＴＦＴ４，４Ｒのドレイン電極１１からそれぞれ前記書込み用およびリセット用ゲート配線１３，１３Ｒ上の部分に延長された延長電極１１ａと、オーバーコート絶縁膜１２とにより形成している。
【００７８】
また、この実施例では、画素電極３に対して、書込み用ＴＦＴ４を書込み用ドレイン配線１４側に片寄らせて設け、リセット用ＴＦＴ４Ｒをリセット用ドレイン配線１４Ｒ側に片寄らせて設けることにより、前記書込み用ＴＦＴ４の側方のスペーサ支持部１５を、前記書込み用ＴＦＴ４とリセット用ドレイン配線１４Ｒとの間の領域に設け、前記リセット用ＴＦＴ４の側方のスペーサ支持部１５を、前記リセット用ＴＦＴ４Ｒと書込み用ドレイン配線１４との間の領域に設けている。
そして、この実施例では、図２および図３に示した前側基板２の内面（遮光膜１８と対向電極１７との積層膜の上）に前記書込み用ＴＦＴ４の側方のスペーサ支持部１５と前記リセット用ＴＦＴ４の側方のスペーサ支持部１５とにそれぞれ対応させて同じ高さの柱状スペーサ１９を設け、これらの柱状スペーサ１９を、図２および図３に示したように、前記柱状スペーサ１９を覆って設けられた配向膜２０を介して後側基板１の内面に設けられた複数のスペーサ支持部１５の上の配向膜１６面に当接させて基板間隔ｄ０を規定している。
【００７９】
この実施例の液晶表示素子は、リセット用のＴＦＴ４Ｒとゲート配線１３Ｒおよびドレイン配線１４Ｒとを備え、後側基板１の内面に、書込み用ＴＦＴ４の側方とリセット用ＴＦＴ４の側方とにそれぞれスペーサ支持部１５を設けるとともに、前側基板２の内面に前記複数のスペーサ支持部１５にそれぞれ対応させて柱状スペーサ１９を設けているため、上述した第１の実施例の２倍の数の柱状スペーサ１９により基板間隔ｄ０を規定することができる。
【００８０】
そして、この実施例においても、後側基板１の内面に、画素電極３と書込み用およびリセット用ＴＦＴ４，４Ｒとを避けて、前記ＴＦＴ４，４Ｒを形成する積層膜のうちのｉ型半導体膜７とブロッキング絶縁膜８とｎ型半導体膜９とを除く各膜と同じ膜の積層膜からなる複数のスペーサ支持部１５を所定のピッチ（この実施例では書込み用およびリセット用ＴＦＴ４，４Ｒの配列ピッチと同じピッチ）で設け、前側基板２の内面に、一対の基板１，２の間隔を規定するための複数の柱状スペーサ１９を、前記複数のスペーサ支持部１５にそれぞれ対応させて設けているため、上述した第１の実施例の液晶表示素子と同様に、前記柱状スペーサ１９の高さを極端に小さくしなくても、この柱状スペーサ１９により規定される基板間隔ｄ０を小さくし、前記複数の画素電極３と対向電極１７とが互いに対向する複数の画素部の液晶層厚ｄを小さくすることができる。
【００８１】
なお、上記第１および第２の実施例では、柱状スペーサ１９を前側基板２の内面に設けているが、前記柱状スペーサ１９を後側基板１の内面に設けられた複数のスペーサ支持部１５の上にそれぞれ設け、これらの柱状スペーサ１９を前側基板２の内面に当接させて基板間隔ｄ０を規定してもよい。
【００８２】
また、上記実施例の液晶表示素子は、液晶分子を一方向にホモジニアス配向させたホモジニアス配向型液晶表示素子であるが、この発明は、液晶分子をツイスト配向させたＴＮ（ツイステッドネマティック）型液晶表示素子や、強誘電性または反強誘電性液晶表示素子等にも適用することができ、また、フィールドシーケンシャル液晶表示装置に限らず白黒画像を表示する液晶表示装置の液晶表示素子にも適用することができる。
【００８３】
【発明の効果】
この発明の液晶表示素子は、複数の画素電極と薄膜トランジスタとゲート配線およびドレイン配線とが設けられた第１の基板の内面の、前記薄膜トランジスタに隣接し且つ前記薄膜トランジスタと前記画素電極の上を除いた領域に、前記ドレイン配線に一端が接続されたドレイン電極の他端から該ドレイン配線の配置方向とは異なる方向に向けて前記ゲート配線上を該ゲート配線に沿って延長させた延長電極を形成し、この延長電極と前記薄膜トランジスタを形成する前記積層膜のうちの前記ｉ型半導体膜とブロッキング絶縁膜とｎ型半導体膜とを除く各膜と同じ膜を積層してなる複数のスペーサ支持部を前記延長電極が形成された前記領域毎に所定のピッチで設け、前記一対の基板のいずれか一方の内面に、前記一対の基板の間隔を規定するための複数の柱状スペーサが、前記複数のスペーサ支持部にそれぞれ対応させて設けられたものであるため、画素部の液晶層厚を小さくして応答速度を速くするとともに、前記複数の柱状スペーサを均一な高さに形成して複数の画素部の液晶層厚を均一にし、表示むらの無い良好な表示品質を得ることができ、また、柱状スペーサと薄膜トランジスタとが占有する面積を小さくすることができ、開口率を高くすることができる。
【００８４】
この発明の液晶表示素子において、前記画素部の液晶層厚は１．４７５μｍ〜２．２μｍの範囲が好ましく、液晶層厚をこの範囲とすることにより、応答速度を充分速くすることができる。
【００８５】
前記画素部の液晶層厚は、より望ましくは１．４７５μｍ以上１．６２５μｍ未満であり、液晶層厚をこのような値にすることにより、応答速度をより速くすることができる。
【００８６】
また、この液晶表示素子においては、前記ＴＦＴのゲート電極をゲート配線と一体に形成し、前記スペーサ支持部を、前記ゲート配線と、前記ゲート絶縁膜と、前記延長電極と、前記オーバーコート絶縁膜とにより形成するのが好ましく、このようにすることにより、前記スペーサ支持部を前記ＴＦＴの形成工程を利用して同時に形成し、液晶表示素子の製造コストを低減することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す液晶表示素子の第１の基板の一部分の平面図。
【図２】前記液晶表示素子の図１のII―II線に沿う拡大断面図。
【図３】前記液晶表示素子の図１のIII―III線に沿う拡大断面図。
【図４】この発明の第２の実施例を示す液晶表示素子の第１の基板の一部分の平面図。
【符号の説明】
１，２…基板
３…画素電極
４…ＴＦＴ
４Ｒ…リセット用ＴＦＴ
５…ゲート電極
６…ゲート絶縁膜
７…ｉ型半導体膜
８…ブロッキング絶縁膜
９…ｎ型半導体膜
１０…ソース電極
１１…ドレイン電極
１１ａ…延長電極
１２…オーバーコート絶縁膜
１３…ゲート配線
１３Ｒ…リセット用ゲート配線
１４…ドレイン配線
１４Ｒ…リセット用ドレイン配線
１５…スペーサ支持部
１６…配向膜
１７…対向電極
１８…遮光膜
１９…柱状スペーサ
２０…配向膜
２１…液晶層
【図１】
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【図２】
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【図３】
0004395612.tif 000004
【図４】
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