(57)【特許請求の範囲】
【請求項１】
出力電圧に基づく電圧と基準電圧を比較するエラーアンプと、
前記エラーアンプの出力でゲートを制御される出力トランジスタの過電流を検出し、前記出力トランジスタのゲートを制御する過電流保護回路と、を備えたボルテージレギュレータであって、
前記過電流保護回路は、
前記エラーアンプの出力でゲートを制御され、前記出力トランジスタの電流を検出する第一のセンストランジスタと、
一方の端子から前記第一のセンストランジスタの電流が入力される抵抗と、
前記抵抗の一方の端子に発生した電圧によって、前記出力トランジスタのゲートを制御する制御回路と、
前記出力トランジスタと前記第一のセンストランジスタの動作状態を同じにする回路と、を備え、
前記出力トランジスタと前記第一のセンストランジスタの動作状態を同じにする前記回路は、
前記第一のセンストランジスタと前記抵抗の間に設けられた第一のレベルシフタと、
前記エラーアンプの出力でゲートを制御され、前記出力トランジスタの電流を検出する第二のセンストランジスタと、
前記第二のセンストランジスタに接続された第二のレベルシフタと、
前記出力トランジスタに接続された第三のレベルシフタと、
前記第二のレベルシフタと前記第三のレベルシフタに接続され、前記第二のレベルシフタの電流と同じ電流を前記第三のレベルシフタに流すカレントミラー回路と、を備えたことを特徴とするボルテージレギュレータ。
【請求項２】
前記第一のレベルシフタと前記第二のレベルシフタと前記第三のレベルシフタはＭＯＳトランジスタで構成され、それぞれのゲートの電圧は前記第三のレベルシフタのドレインの電圧と等しいこと特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記カレントミラー回路の入力と出力にそれぞれ定電流回路を設けたことを特徴とする請求項１または２に記載のボルテージレギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ボルテージレギュレータの過電流保護回路に関するものである。
【０００２】
【従来の技術】
従来のボルテージレギュレータの過電流保護回路の構成を図３に示す。基準電圧源１０１は一定電圧Ｖｒｅｆをエラーアンプ１０２の反転入力端子に供給している。エラーアンプ１０２の出力はＰＭＯＳ出力ドライバートランジスタ１０５のゲートと、過電流保護回路１０３の第一のＰＭＯＳセンストランジスタ１０６のゲートとＰＭＯＳトランジスタ１０７のドレインに接続される。 ＰＭＯＳ出力ドライバートランジスタ１０５のソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴに接続されている。出力端子ＯＵＴには負荷抵抗１１４と容量１１３と抵抗１１１、１１２で構成される電圧分割回路１０４が接続されている。電圧分割回路１０４は出力電圧ＶＯＵＴを分割した電圧をエラーアンプの非反転入力端子に供給している。
【０００３】
過電流保護回路は第一のＰＭＯＳセンストランジスタ１０６とＰＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０８と抵抗１０９、１１０で構成されている。 ＰＭＯＳ出力ドライバートランジスタ１０５と第一のＰＭＯＳセンストランジスタ１０６が共に飽和状態で動作している場合は、第一のＰＭＯＳセンストランジスタ１０６には、 ＰＭＯＳ出力ドライバートランジスタ１０５に流れる電流に比例した電流が流れ、その比はほぼ両者のトランジスタサイズ比となる。
【０００４】
ＰＭＯＳ出力ドライバートランジスタ１０５と第一のＰＭＯＳセンストランジスタ１０６が共に飽和状態で動作している場合について考える。負荷１１４にＰＭＯＳ出力ドライバートランジスタ１０５が供給する電流が少ない場合は、第一のＰＭＯＳセンストランジスタ１０６に流れる電流も比例して小さいため、抵抗１０９の両端に生じる電圧差も小さく、ＮＭＯＳトランジスタ１０８は非導通状態である。したがってＮＭＯＳトランジスタ１０８に電流が流れないため、抵抗１１０の両端には電圧差は発生しないので、ＰＭＯＳトランジスタも非導通状態である。
【０００５】
ところが、負荷１１４にＰＭＯＳ出力ドライバートランジスタ１０５が供給する電流が増大すると、第一のＰＭＯＳセンストランジスタ１０６に流れる電流も比例して増大し、抵抗１０９の両端に生じる電圧差が大きくなるため、ＮＭＯＳトランジスタ１０８は導通状態となる。ＮＭＯＳトランジスタ１０８が導通状態となり、抵抗１１０の両端に生じる電圧差が大きくなるとＰＭＯＳトランジスタ１０７が導通し、ＰＭＯＳ出力ドライバートランジスタ１０５のゲート電圧を上昇させるため、ＰＭＯＳ出力ドライバートランジスタ１０５の駆動能力が低下し、出力電圧ＯＵＴが低下する。この様子を示したのが図４であり、このようにして過負荷電流に対して素子が破壊されることを防止している。
【０００６】
【発明が解決しようとする課題】
図３に示した回路では、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が小さいと、ＰＭＯＳ出力ドライバートランジスタ１０５は非飽和状態となるが、この状態でも第一のＰＭＯＳセンストランジスタ１０６は飽和状態で動作している。するとＰＭＯＳ出力ドライバートランジスタ１０５と第一のＰＭＯＳセンストランジスタ１０６の動作状態が異なるため、両者の電流比は両者のトランジスタサイズ比とは異なってしまう。第一のＰＭＯＳセンストランジスタ１０６に流れる電流は、ＰＭＯＳ出力ドライバートランジスタ１０５との第一のＰＭＯＳセンストランジスタ１０６とのトランジスタサイズ比とＰＭＯＳ出力ドライバートランジスタ１０５に流れる電流から求められる電流値よりも多くなってしまう。
【０００７】
すなわちＰＭＯＳ出力ドライバートランジスタが非飽和状態となると、負荷電流が少なくても第一のＰＭＯＳセンストランジスタに流れる電流が多くなってしまい、先述した様にＰＭＯＳトランジスタ１０７が導通し、ＰＭＯＳ出力ドライバートランジスタ１０５のゲート電圧を上昇させるため、ＰＭＯＳ出力ドライバートランジスタ１０５の駆動能力が低下するというような過電流保護回路の異常動作が生じ、過電流保護回路１０３がない場合よりも出力電圧ＯＵＴの低下が顕著となるという欠点がある。この様子を示したのが図５である。
【０００８】
また入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が大きく、ＰＭＯＳ出力ドライバートランジスタと第一のＰＭＯＳセンストランジスタが共に飽和状態で動作している場合でも、両者のソース―ドレイン間電圧が異なるためチャネル長変調の影響により、両者に流れる電流の比は両者のトランジスタサイズ比とは異なってしまう。結果として過電流保護が動作する負荷電流が不正確になるという欠点がある。
【０００９】
【課題を解決するための手段】
本発明においてはＰＭＯＳ出力ドライバートランジスタと第一のＰＭＯＳセンストランジスタの動作状態を常に同じにして、両者に流れる電流の比がトランジスタサイズ比となるようにすることで、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が小さい時の過電流保護回路の異常動作による出力電圧の低下と、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が大きい場合のチャネル長変調による影響により過電流保護が動作する負荷電流が不正確になるといる問題点を解決している。
【００１０】
【発明の実施の形態】
本発明においては第一のＰＭＯＳセンストランジスタのドレイン電圧を常に出力電圧ＶＯＵＴと同等にすることにより、ＰＭＯＳ出力ドライバートランジスタと第一のセンストランジスタの動作状態が同じになるようにすることで、両者に流れる電流の比がトランジスタサイズ比となるようにしている。
【００１１】
【実施例】
以下に、本発明の実施例を図面に基づいて説明する。
【００１２】
図１は本発明の第一実施例のボルテージレギュレータである。過電流保護回路１０３の構成が異なる以外は図３に示した従来回路と同様である。
【００１３】
過電流保護回路１０３には図３に示した従来例で説明した過電流保護回路１０３に第二のＰＭＯＳセンストランジスタ１１５、第一のＰＭＯＳレベルシフタ１２０、第二のＰＭＯＳレベルシフタ１１９、第三のＰＭＯＳレベルシフタ１１８、カレントミラー回路を構成しているＮＭＯＳトランジスタ１１６と１１７が付加されている。第一のＰＭＯＳレベルシフタ１２０のソースは第一のセンストランジスタ１０６ドレインに接続されており、第一のレベルシフタのドレインは抵抗１０９の一端とＮＭＯＳトランジスタ１０８のゲートに接続されている。第二のＰＭＯＳセンストランジスタ１１５のドレインは第二のＰＭＯＳレベルシフト１１９のソースに接続されており、第二のレベルシフタ１１９のドレインは、カレントミラー回路を構成しているＮＭＯＳトランジスタ１１６のゲートとドレインおよびＮＭＯＳトランジスタ１１７のゲートに接続されている。ＮＭＯＳトランジスタ１１７のドレインは第三のＰＭＯＳレベルシフタ１１８のゲートとドレインおよび第一のＰＭＯＳレベルシフタ１２０と第二のＰＭＯＳレベルシフタ１１９のゲートに接続されている。第三のＰＭＯＳレベルシフタ１１８のソースは出力端子ＯＵＴに接続されている。
【００１４】
簡単のために第一のＰＭＯＳセンストランジスタ１０６と第二のＰＭＯＳセンストランジスタ１１５が同トランジスタサイズの場合について説明する。第一のＰＭＯＳセンストランジスタ１０６と第二のＰＭＯＳセンストランジスタ１１５が同トランジスタサイズで、両者のゲート−ソース間電圧が等しく、後述するようにＡ点とＢ点の電圧が等しいため両者のソース−ドレイン間電圧も等しくなるので、両者に流れる電流も等しくなる。第二のＰＭＯＳセンストランジスタ１１５に流れる電流は、ＮＭＯＳトランジスタ１１６と１１７でカレントミラーされるため、ＮＭＯＳトランジスタ１１７に流れる電流は第二のＰＭＯＳセンストランジスタ１１５の電流と等しくなる。以上より第一のＰＭＯＳセンストランジスタ１０６と第二のＰＭＯＳセンストランジスタ１１５とＮＭＯＳトランジスタ１１７に流れる電流は等しいので、第一のＰＭＯＳレベルシフタ１２０と第二のＰＭＯＳレベルシフタ１１９と第三のＰＭＯＳレベルシフタ１１８に流れる電流も等しくなる。したがって、第一のＰＭＯＳレベルシフタ１２０のゲート―ソース間電圧と第二のＰＭＯＳレベルシフタ１１９のゲート―ソース間電圧と第三のＰＭＯＳレベルシフタ１１８のゲート―ソース間電圧も等しくなる。ところで第三のＰＭＯＳレベルシフト１１８のソースは出力端子ＯＵＴに接続されているので、第三のＰＭＯＳレベルシフト１１８のソース電圧は出力電圧ＶＯＵＴである。
上記のように第一、第二、第三のＰＭＯＳレベルシフトのゲート―ソース間電圧が等しいので、Ａ点とＢ点の電圧は出力電圧ＶＯＵＴとほぼ等しくなる。
【００１５】
第一のＰＭＯＳセンストランジスタ１０６と第二のＰＭＯＳセンストランジスタ１１５のトランジスタサイズが異なる場合でも、第一、第二、第三のＰＭＯＳレベルシフトのゲート―ソース間電圧を等しくできることは明白であり、したがって第一のＰＭＯＳセンストランジスタ１０６と第二のＰＭＯＳセンストランジスタ１１５のトランジスタサイズが異なる場合でも、Ａ点とＢ点の電圧を出力電圧ＶＯＵＴとほぼ等しくすることが可能である。
【００１６】
以上の様にＰＭＯＳ出力ドライバートランジスタ１０５と第一のＰＭＯＳセンストランジスタのソース−ドレイン間電圧はほぼ等しく、かつ両者のソース−ゲート間電圧も等しいので、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差の大小に関わらず、両者の動作状態は同じとなる。すなわちＰＭＯＳ出力ドライバートランジスタと第一のＰＭＯＳセンストランジスタの電流の比は、常に両者のトランジスタサイズ比となる。もちろん両者のソース−ドレイン間電圧が等しいので、チャネル長変調による影響も生じない。
【００１７】
より具体的に入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が小さい場合について考える。入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が小さいのでＰＭＯＳ出力ドライバートランジスタ１０５は非飽和状態で動作するが、同様に第一のＰＭＯＳセンストランジスタも非飽和状態となり、かつ両者のソース−ドレイン間電圧は等しいので、 ＰＭＯＳ出力ドライバートランジスタと第一のＰＭＯＳセンストランジスタに流れる電流の比は、両者のトランジスタサイズ比でほぼ決定される。したがって、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が小さいときに過電流保護回路が異常動作することで出力電圧ＶＯＵＴが低下してしまう現象を回避することができる。この様子を示したのが図５である。
【００１８】
また、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が大きく、ＰＭＯＳ出力ドライバートランジスタ１０５が飽和状態で動作している場合は、第一のＰＭＯＳセンストランジスタも飽和状態で動作しており、かつ両者のソース−ドレイン間電圧は等しいので、チャネル長変調による影響が生じないのは明白であり、ＰＭＯＳ出力ドライバートランジスタと第一のＰＭＯＳセンストランジスタに流れる電流の比は、両者のトランジスタサイズ比で決定されるため、過電流保護が機能する負過電流を正確に設定できる。
【００１９】
負荷抵抗１１４に過電流が流れた場合には、第一のＰＭＯＳセンストランジスタ１０６に流れる電流も増大し、抵抗１０９の両端に生じる電圧差が大きくなり、ＮＭＯＳトランジスタ１０８が導通状態となる。ＮＭＯＳトランジスタ１０８が導通状態となり、抵抗１１０の両端に生じる電圧差が大きくなるとＰＭＯＳトランジスタ１０７が導通し、ＰＭＯＳ出力ドライバートランジスタ１０５のゲート電圧を上昇させるため、ＰＭＯＳ出力ドライバートランジスタ１０５の駆動能力が低下する。したがって出力電圧ＶＯＵＴが低下し、負荷の過電流に対する保護を行っているのは従来例と同様であり、その様子は図４のようになる。
【００２０】
図２は本発明の第二実施例のボルテージレギュレータである。第二実施例では上記第一実施例の過電流保護回路に定電流源１２１と１２２を追加したものである。定電流源１２１と１２２を追加しても第二のレベルシフタ１１９と第三のレベルシフタ１１８に流れる電流は第一実施例の場合と変わらないので、第一実施例と同じ効果が得られることは明白である。
【００２１】
【発明の効果】
本発明においてはＰＭＯＳ出力ドライバートランジスタと第一のＰＭＯＳセンストランジスタの動作状態を常に同じにして、両者に流れる電流の比がトランジスタサイズ比となるようにすることで、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が小さい時の過電流保護回路の異常動作による出力電圧の低下を防止すると共に、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が大きい場合のチャネル長変調による影響をなくすことで過電流保護が動作する負荷電流をより正確に設定できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第一実施例の過電流保護回路を有するボルテージレギュレータの回路図である。
【図２】本発明の第二実施例の過電流保護回路を有するボルテージレギュレータの回路図である。
【図３】従来の過電流保護回路を有するボルテージレギュレータの回路図である。
【図４】負過電流と出力電圧の関係を示した図である。
【図５】本発明の第一実施例、第二実施例の過電流保護回路を有したボルテージレギュレータの入力電圧と出力電圧の関係及び従来の過電流保護回路を有するボルテージレギュレータの入力電圧と出力電圧の関係を示した図である。
【符号の説明】
１０１  基準電圧源
１０２  エラーアンプ
１０３  過電流保護回路
１０４  電圧分割回路
１０５  ＰＭＯＳ出力ドライバートランジスタ
１０６  第一のＰＭＯＳセンストランジスタ
１０７  ＰＭＯＳトランジスタ
１０８、１１６、１１７  ＮＭＯＳトランジスタ
１０９、１１０、１１１、１１２  抵抗
１１３  コンデンサ
１１４  負荷抵抗
１１５  第二のＰＭＯＳセンストランジスタ
１１８  第三のＰＭＯＳレベルシフタ
１１９  第二のＰＭＯＳレベルシフタ
１２０  第一のＰＭＯＳレベルシフタ
１２１、１２２  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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