(57)【特許請求の範囲】
【請求項１】
浮遊ゲートを有するトランジスタからなり、浮遊ゲートへの電荷の蓄積によりソース・ドレイン間が一定時間オン又はオフするエージングデバイスを、ソースが入力端に共通接続され、ドレインが出力端に共通接続されるように複数個並列接続して構成された並列ユニットと、
前記並列ユニットの入出力端間に電源からの電圧を印加しているときに前記並列ユニットの入力端と出力端との間に流れる合算電流を検出する手段と、
前記電源が遮断する直前の合算電流及び前記電源が回復したときの合算電流と、前記並列ユニットの入力端と出力端との間がオンからオフ又はオフからオンに遷移する途中の中間遷移状態における合算電流の経過時間変化特性と、の関係から、前記電源が遮断した瞬間から回復するまでの時間を計測する手段と、
を具備したことを特徴とする電子タイマー。
【請求項２】
前記時間を計測する手段は、
前記並列ユニットの各エージングデバイスの浮遊ゲートに電荷を蓄積してからの経過時間と前記並列ユニットの入力端と出力端との間に流れる合算電流との関係を、経過時間変化特性として格納する経過時間テーブルと、
前記電源が遮断する直前の前記合算電流を記憶する第１のメモリと、
前記電源が回復した時の前記合算電流を記憶する第２のメモリと、
前記第１のメモリに記憶された合算電流と前記テーブルに格納された経過時間変化特性から第１の時間を検出し、前記第２のメモリに記憶された合算電流と前記テーブルに格納された経過時間変化特性から第２の時間を検出し、第１の時間と第２の時間との差を出力する経過時間測定回路と、
を含んで構成されていることを特徴とする請求項１記載の電子タイマー。
【請求項３】
前記時間を計測する手段は、前記電源が遮断する直前の合算電流と前記電源が回復した時の合算電流との差を算出し、この算出値を前記経過時間変化特性の電流量変化に代入し、前記電流量変化に相当する時間変化を、前記経過時間変化特性から読み取ることにより、前記電源が遮断した瞬間から回復するまでの時間を計測することを特徴とする請求項１記載の電子タイマー。
【請求項４】
浮遊ゲートを有するトランジスタからなり、浮遊ゲートへの電荷の蓄積によりソース・ドレイン間が一定時間オン又はオフするエージングデバイスを、ソースが入力端に共通接続され、ドレインが出力端に共通接続されるように複数個並列接続して構成された並列ユニットと、
前記並列ユニットの入出力端間に電源からの電圧を印加しているときに前記並列ユニットの入力端と出力端との間に流れる合算電流を検出する手段と、
前記電源が回復したときの合算電流と、前記並列ユニットの入力端と出力端との間がオンからオフ又はオフからオンに遷移する途中の中間遷移状態における合算電流の経過時間変化特性と、の関係から、前記電源が遮断した瞬間から回復するまでの時間を計測する手段と、
を具備したことを特徴とする電子タイマー。
【請求項５】
前記時間を計測する手段は、
前記並列ユニットの各エージングデバイスの浮遊ゲートに電荷を蓄積してからの経過時間と前記並列ユニットの入力端と出力端との間に流れる合算電流との関係を、経過時間変化特性として格納する経過時間テーブルと、
前記電源が回復した時の前記合算電流を記憶するメモリと、
前記メモリに記憶された合算電流を前記テーブルに格納された経過時間変化特性に代入することにより、前記電源が遮断した瞬間から回復するまでの時間を計測する経過時間測定回路と、
を含んで構成されていることを特徴とする請求項４記載の電子タイマー。
【請求項６】
前記テーブルは、一定期間毎に更新されるものであることを特徴とする請求項２又は５記載の電子タイマー。
【請求項７】
前記並列ユニットの各エージングデバイスには、一定期間毎に前記浮遊ゲートに電荷が蓄積されることを特徴とする請求項１〜６の何れかに記載の電子タイマー。
【請求項８】
前記並列ユニットを構成する各エージングデバイスは、浮遊ゲート面積の設計値が異なる複数種を有することを特徴とする請求項１〜７の何れかに記載の電子タイマー。
【請求項９】
前記並列ユニットを構成する各エージングデバイスは、チャネル長の設計値が異なる複数種を有することを特徴とする請求項１〜７の何れかに記載の電子タイマー。
【請求項１０】
浮遊ゲートを有するトランジスタからなり、浮遊ゲートへの電荷の蓄積によりソース・ドレイン間が一定時間オンするエージングデバイスを、ソースが入力端に共通接続され、ドレインが出力端に共通接続されるように複数個並列接続して構成された並列ユニットと、
前記並列ユニットの入出力端間に電源からの電圧を印加しているときに前記並列ユニットの入力端と出力端との間に流れる合算電流を検出する電流検出回路と、
前記並列ユニットの各エージングデバイスの浮遊ゲートに電荷を蓄積してからの経過時間と前記並列ユニットの合算電流との関係で決まる経過時間変化特性を格納する経過時間テーブルと、
前記電流検出回路により検出された、前記電源の遮断の直前の合算電流を記憶する第１のメモリと、
前記電流検出回路により検出された、前記電源の回復時の合算電流を記憶する第２のメモリと、
前記第１のメモリに記憶された合算電流と前記テーブルに格納された経過時間変化特性から第１の時間を検出し、前記第２のメモリに記憶された合算電流と前記テーブルに格納された経過時間変化特性から第２の時間を検出し、第１の時間と第２の時間との差を、前記電源が遮断した瞬間から前記電源が回復するまでの時間として計測する経過時間測定回路と、
を具備したことを特徴とする電子タイマー。
【請求項１１】
所定の機能を有し、電源から電力が供給される半導体チップと、前記半導体チップに対する電源遮断から電源回復までの時間を計測する電子タイマーと、を具備したシステムＬＳＩであって、
前記電子タイマーは、
浮遊ゲートを有するトランジスタからなり、浮遊ゲートへの電荷の蓄積によりソース・ドレイン間が一定時間オン又はオフするエージングデバイスを、ソースが入力端に共通接続され、ドレインが出力端に共通接続されるように複数個並列接続して構成された並列ユニットと、
前記並列ユニットの入出力端間に前記電源からの電圧を印加したときに前記並列ユニットの入力端と出力端との間に流れる合算電流を検出する手段と、
前記電源が遮断する直前の合算電流及び前記電源が回復したときの合算電流と、前記並列ユニットの入力端と出力端との間がオンからオフ又はオフからオンに遷移する途中の中間遷移状態における合算電流の経過時間変化特性と、の関係から、前記電源が遮断した瞬間から回復するまでの時間を計測する手段と、
を含んで構成されていることを特徴とするシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷の蓄積により一定時間オン又はオフするエージングデバイスを用いたバッテリーレスで動作する電子タイマー、及びこれを用いたシステムＬＳＩに関する。
【背景技術】
【０００２】
現在のシステムＬＳＩには、停電などで電源が突然ダウンしたときのために、マイクロバッテリー，水晶発振装置，及びシステムチップ内のタイマー制御装置からなるタイマーモジュールが同梱されている。このように、チップ以外に同梱するマイクロバッテリーと水晶発振装置がシステムＬＳＩ全体のコストを押し上げている。
【０００３】
この問題の一つの解決方法は、バッテリーレスで経過時間をシステムＬＳＩに教えることのできる電子デバイス（ＳＳＡＤ）を、システムＬＳＩチップ内に集積化することである。本発明者らは既に、バッテリーレスで集積可能な寿命制御を行えるデバイスとして、エージングデバイスを提案している（例えば、特許文献１参照）。しかし、このエージングデバイスでは、ＯＮ／ＯＦＦ状態の遷移をデジタル的に読み取るため、タイマーとして利用するには、膨大な数のエージングデバイスセルが必要であった。
【０００４】
一方、ＯＮ状態の僅かな電流変化から時間を読み取る方法が公開されている（例えば、特許文献２参照）。しかし、この方法では、時間変化を安定化させるために巨大キャパシタを用いるため、トンネル絶縁膜が薄くなっている部分で経時変化が決定されてしまう。これは、デバイスの個体差を制御することが難しいことを意味している。また、ＳＯＮＯＳを用いて、ＯＮ状態の僅かな電流変化から時間を読み取る方法も公開されているが、ＳＯＮＯＳは膜中のトラップを利用しているため、この方法もデバイス間の個体差を制御することが難しくなる。
【特許文献１】特開２００４−１７２４０４号公報
【特許文献２】特開２００２−２４６８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように従来、システムＬＳＩでは、電源の遮断時から回復時までの時間を計測するためのタイマーモジュールが必要であり、これがシステムＬＳＩ全体のコストを押し上げている。また、バッテリーレスで動作するエージングデバイスを電子タイマーとして用いることが考えられるが、エージングデバイスをタイマーとして利用するには膨大な数のエージングデバイスセルが必要となり、これがコスト高を招く要因となる。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、バッテリーレスで寿命制御を行えるエージングデバイスを用いて、電源の遮断時から回復時までの時間を計測することができ、且つエージングデバイスの数を大幅に減らすことができ、システムＬＳＩのローコスト化に寄与し得る電子タイマー、及びこれを用いたシステムＬＳＩを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様に係わる電子タイマーは、浮遊ゲートを有するトランジスタからなり、浮遊ゲートへの電荷の蓄積によりソース・ドレイン間が一定時間オン又はオフするエージングデバイスを、ソースが入力端に共通接続され、ドレインが出力端に共通接続されるように複数個並列接続して構成された並列ユニットと、
前記並列ユニットの入出力端間に電源からの電圧を印加しているときに前記並列ユニットの入力端と出力端との間に流れる合算電流を検出する手段と、前記電源が遮断する直前の合算電流及び前記電源が回復したときの合算電流と、前記並列ユニットの入力端と出力端との間がオンからオフ又はオフからオンに遷移する途中の中間遷移状態における合算電流の経過時間変化特性と、の関係から、前記電源が遮断した瞬間から回復するまでの時間を計測する手段と、を具備したことを特徴とする。
【０００９】
また、本発明の別の一態様に係わる電子タイマーは、浮遊ゲートを有するトランジスタからなり、浮遊ゲートへの電荷の蓄積によりソース・ドレイン間が一定時間オンするエージングデバイスを、ソースが入力端に共通接続され、ドレインが出力端に共通接続されるように複数個並列接続して構成された並列ユニットと、前記並列ユニットの入出力端間に電源からの電圧を印加しているときに前記並列ユニットの入力端と出力端との間に流れる合算電流を検出する電流検出回路と、前記並列ユニットの各エージングデバイスの浮遊ゲートに電荷を蓄積してからの経過時間と前記並列ユニットの合算電流との関係で決まる経過時間変化特性を格納する経過時間テーブルと、前記電流検出回路により検出された、前記電源の遮断の直前の合算電流を記憶する第１のメモリと、前記電流検出回路により検出された、前記電源の回復時の合算電流を記憶する第２のメモリと、前記第１のメモリに記憶された合算電流と前記テーブルに格納された経過時間変化特性から第１の時間を検出し、前記第２のメモリに記憶された合算電流と前記テーブルに格納された経過時間変化特性から第２の時間を検出し、第１の時間と第２の時間との差を、前記電源が遮断した瞬間から前記電源が回復するまでの時間として計測する経過時間測定回路と、を具備したことを特徴とする。
【００１０】
また、本発明の更に別の一態様は、所定の機能を有し、電源から電力が供給される半導体チップと、前記半導体チップに対する電源遮断から電源回復までの時間を計測する電子タイマーと、を具備したシステムＬＳＩであって、前記電子タイマーは、浮遊ゲートを有するトランジスタからなり、浮遊ゲートへの電荷の蓄積によりソース・ドレイン間が一定時間オン又はオフするエージングデバイスを、ソースが入力端に共通接続され、ドレインが出力端に共通接続されるように複数個並列接続して構成された並列ユニットと、前記並列ユニットの入出力端間に前記電源からの電圧を印加したときに前記並列ユニットの入力端と出力端との間に流れる合算電流を検出する手段と、前記電源が遮断する直前の合算電流及び前記電源が回復したときの合算電流と、前記並列ユニットの入力端と出力端との間がオンからオフ又はオフからオンに遷移する途中の中間遷移状態における合算電流の経過時間変化特性と、の関係から、前記電源が遮断した瞬間から回復するまでの時間を計測する手段と、を含んで構成されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、バッテリーレスで寿命制御を行えるエージングデバイスを用いてタイマー機能を実現することができる。特に、エージングデバイスのオン／オフ状態遷移ではなく、オンからオフ又はオフからオンに遷移する中間遷移状態を利用することにより、膨大な数のエージングデバイスを必要とせずに、タイマー機能を実現することができる。従って、エージングデバイスを用いて、電源の遮断時から回復時までの時間を計測することができ、且つエージングデバイスの数を大幅に減らすことができ、システムＬＳＩのローコスト化に寄与することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる電子タイマーの基本構成を示すブロック図である。
【００１４】
図中の１０は、複数のエージングデバイスを並列接続してなる並列ユニット、２０は並列ユニット１０の合算電流を検出するための電流検出回路、３０は電源遮断から回復までの経過時間を計測するための時間計測回路、４０は電源である。
【００１５】
並列ユニット１０は、図２に示すように、浮遊ゲートと制御ゲートの２層ゲート構成のトランジスタからなり、電荷の蓄積により一定時間ＯＮ又はＯＦＦするエージングデバイス１１をｎ個、並列接続して構成されている。即ち、ｎこのエージングデバイス１１のゲート，ソース，及びドレインはそれぞれ共通接続されている。そして、共通ゲート（制御端）１２には一定時間毎にゲート電圧が印加され、共通ソース（入力端）１３に電圧が供給され、共通ドレイン（出力端）１４に流れる合算電流（ドレイン電流）が前記電流検出器２０により検出されるものとなっている。
【００１６】
なお、合算電流の検出は常に行うのではなく、電源が遮断する直前及び電源が回復した直後である。即ち、並列ユニット１０に対して通電が必要なのは、電源が供給されている状態であり、電源遮断時にバッテリー等により並列ユニット１０に通電する必要は無く、従って本実施形態はバッテリーレスで動作可能となっている。
【００１７】
図３は、図２に示した並列化されるセル集団において、敢えてばらつきの大きなセル集団（実線）とばらつきが小さくなるよう制御したエージングデバイス（破線）の違いを示すものである。
【００１８】
図３（ａ）が時刻ゼロ（書き込み直後）の電流（ＩＤ）のばらつきを表している。実線は幅が広く、破線はシャープである。即ち、ばらつきの大きなセル集団は電流のばらつきも大きく、ばらつきの小さなセル集団は電流のばらつきも小さい。
【００１９】
図３（ｂ）は、これらの電流のばらつきをしきい電圧（ＶTH）に変換したものの時間変化を表す図である。時刻ゼロからＶTHが上昇しながら、ばらつきも増大してゆく様子を表している。このＶTHのばらつきの特徴は、合算電流がＯＮ状態からＯＦＦ状態に遷移するときに顕著に現れる。ＶTHのばらつきが小さければ遷移は急峻で、大きければ遷移は緩やかになる。従って、遷移の初期段階より遷移の最終段階で傾きが緩やかになる特徴がある。
【００２０】
図３（ｃ）は、合算電流の応答を示している。破線よりも実線の方がばらつきが大きいので、実線の方が遷移が緩やかに行われる。本実施形態のエージングデバイスの利用技術では、このように意図的にばらつきを大きくして形成させた緩やかな遷移から経過時間を読み取ることが望ましく、以下の本実施形態の記載はこれを採用している。
【００２１】
時間計測回路３０は、図４に示すように、第１のメモリ３１，第２のメモリ３２，経過時間テーブル３３，及び経過時間測定回路３４から構成されている。第１のメモリ３１は、不揮発性メモリセルで形成され、電流検出回路２０により検出された電源遮断時の合算電流値を記憶する。第２のメモリ３２は、不揮発性メモリセルで形成され、電流検出回路２０により検出された電源回復時の合算電流値を記憶するようになっている。なお、第１及び第２のメモリ３１，３２は必ずしも別のユニットとして形成される必要はなく、一つのメモリユニットで構成し、記憶領域を区別して２つのメモリとして使用しても良い。
【００２２】
テーブル３３は、並列ユニット１０の各エージングデバイスに電荷を蓄積してからの経過時間と並列ユニット１０の合算電流との関係を、経過時間変化特性として格納するものである。本実施形態では、予め測定された経過時間変化特性が格納されるようになっている。経過時間測定回路３４は、第１及び第２のメモリ３１，３２に記憶された各々の合算電流値とテーブル３３に格納された経過時間変化特性とに基づいて、電源が遮断した瞬間から回復するまでの時間を計測するものである。
【００２３】
次に、時間読み取りの具体的な方法を説明する。
【００２４】
まず、電源を遮断する直前に合算電流を読み出し、その値を第１のメモリ３１に記憶する。電源を遮断し適当な時間が経過した後、再び電源がオンになる際、再度合算電流を読み出し、その値を第２のメモリ３２に記憶する。そして、第１のメモリ３１に記憶した電流値と第２のメモリ３２に記憶した電流値、更にテーブル３３に格納された経過時間変化特性とに基づいて、電源が遮断されていた間の経過時間を読み取る。なお、経過時間変化特性がほぼ直線となる場合には、第１のメモリ３１に記憶した電流値と第２のメモリ３２に記憶した電流値とを比較し、両者の電流量の差から電源が遮断されていた間の経過時間を読み取ることも可能である。
【００２５】
ここで重要なことは、このような方法で読み出された経過時間が十分に正確であるかどうかである。本実施形態では、セル毎のばらつきは大きいものの、セル集団として見れば十分平均化されている。即ち、同じラインで製造されたエージングデバイスであれば、経過時間特性は必然的に近くなる。巨大キャパシタや膜中トラップを用いた従来例とは異なり、偶発的なエラーは大幅に低減される。
【００２６】
平均化のもう一つの利点は、経過時間特性の再現性が非常に高いことである。そのため、出荷前検査の段階で合算電流の経過時間特性を取得しておけば、その後の使用でも同じような経過時間特性が再現されるため、時間読み取り誤差を低減することが可能となる。このように、再現性の高さは、本実施形態の最大の特徴である。
【００２７】
次に、経過時間特性テーブルの取得方法について説明する。並列ユニット１０を構成するエージングデバイス１１は各々ｐＭＯＳでノーマリオフ型とする。まず、ＶＣＧをハイ状態（Ｈ）にしてチャネルからＦＮトンネリングによって浮遊ゲートに電子を注入する。ドレイン電圧ＶＤを印加して合算電流ＩＤを測定する。ＶＤ＝０Ｖに戻し、測定値を初期値としてテーブル３３内の不揮発性メモリに記録する。図５に示すように、初期値を測定した時を時刻ゼロとする。次に、ＶＣＧ＝０Ｖとした状態で所定の時間（τ１）だけ放置する。その後、ＶＤを印加して合算電流（ＩＤ１）を測定する。再びＶＤ＝０Ｖとし、時間（τ２）だけ放置する。その後、ＶＤを印加して合算電流（ＩＤ２）を測定する。図５のテーブルでは、これをＮ回繰り返している。全ての測定が終わった後、ＶＣＧを負に印加し、エージングデバイスセルを全てリフレッシュする。
【００２８】
システムＬＳＩの停電対策としては、日本の停電復旧に要する時間がせいぜい１時間程度とすると、τ１からτＮを全て足し合わせた時間がせいぜい２〜３時間になる程度で良い。勿論、この合計時間は、必要に応じて変更できる。また、並列ユニット１０を構成するエージングデバイス１１の経時変化により経過時間特性が変化することがあるので、このような場合、テーブルに格納すべき情報を、一定期間毎に更新すればよい。
【００２９】
測定数Ｎは無数に取るわけには行かないので、テーブルのデータの間にはどうしても時間の空白ができる。そこで、この空白を埋めるために内挿曲線を用いることができる。最も簡単な例は、線形近似であるが、必要に応じて多項式や指数関数を用いることができる。このような内挿法の一例を、図６に示す。この例では、最も簡単な線形近似を用いているが、データ点が十分多ければ殆ど実際の経時変化と一致している。
【００３０】
このような経過時間特性テーブルの使用方法は、次のようになる。まず、停電直前の電源供給の変化を感知し、ＶＣＧをハイ状態にして並列ユニット１０の各エージングデバイス１１に電荷を蓄積する（書き込む）。ここでの書き込みは、ベリファイできないので、きちんと初期状態に設定することは難しいが、書き込みが終わった直後にＶＤを印加して合算電流ＩＤＡを測定し、第１のメモリ３１に書き込む。ここまでを完全に電源が遮断される前に行う。
【００３１】
なお、並列ユニット１０の各エージングデバイス１１に対して一定時間毎に電荷を蓄積するようにしておけば、上記の停電直前での電荷の蓄積動作は不要となる。また、停電が発生する場合、停電直前に電源電圧等の変動が生じるので、これを検出することにより停電直前の状態を検出することができる。この検出には、周知の停電検出装置を用いることができる。
【００３２】
電源が回復したら直ぐにＶＤを印加し、合算電流ＩＤＢを測定し、第２のメモリ３２に書き込む。その後、経過時間測定回路３４により、メモリ３１，３２から合算電流ＩＤＡ，ＩＤＢを読み出し、図７に示すように、ＩＤＡとＩＤＢをテーブル３３から読み取った時刻ＴＡとＴＢに変換する。そして、ＴＢ−ＴＡを停電中に経過した時間として測定する。本実施形態の電子タイマーがシステムＬＳＩに組み込まれている場合には、経過時間測定回路３４により測定した時間を、電源回復後のシステムＬＳＩに引き渡すことになる。
【００３３】
次に、本実施形態に用いるエージングデバイスセルの特性を意図的にばらつかせる方法について説明する。
【００３４】
まず、図８（ａ）に示したのは、並列化されたエージングデバイスである。ゲート長Ｌとゲート幅Ｗには、それぞれ、ΔＬ，ΔＷのばらつきが製造誤差として混入する。図８（ｂ）にΔＬの度数分布を示し、図８（ｃ）に度数分布を示している。このＬ，Ｗのばらつきから、図９に示すように、ゲート面積のばらつき、ＷΔＬ＋ＬΔＷが決まる。
【００３５】
ここで、目標ゲート面積毎に並列化したエージングデバイスセルのゲート面積度数分布をまとめて描いたものが、図１０である。図中の１０１はゲート面積が小さなグループ、１０２はゲート面積が中ほどのグループ、１０３はゲート面積が大きなグループである。各々のグループに複数個のエージングデバイスが配置されている。
【００３６】
これらのエージングデバイスを全て並列化して合算電流特性を描くと、図１１に示すように、滑らかな特性は得られない。これは、図１０に見られるように、目標ゲート面積の異なるピーク間に隔たりがあるためである。
【００３７】
しかしながら、セルとセルの間に層間絶縁膜を形成する際、図１２（ａ）に示すように、バーズビークと呼ばれるばらつき要因が更に混入する。なお、図中の２０１は半導体基板、２０２はソース・ドレイン拡散層、２０３は浮遊ゲート、２０４は制御ゲート、２０５はバーズビークをそれぞれ示している。バーズビークの大きさは、数ｎｍから十数ｎｍ程度なので、巨大セルを用いる場合には無視できるが、小さなセルを並列化する本実施形態の場合は、ばらつき要因として無視できなくなる。図１２（ｂ）は、比較のために載せたバーズビークのない場合のリーク電流分布である。バーズビークにより、実質的にゲート面積が縮小しているのが分かる。
【００３８】
本実施形態の最大の特徴は、このようなばらつき要因を積極的に用いることである。バーズビークによる影響は、ゲート端のトンネル膜厚が増大するために、ゲート端でのリーク電流が小さくなることである。これは、セルの経時変化特性で言えば、ゲート面積が小さくなったことと等価である。
【００３９】
小さなセルを用いるために生じるもう一つの代表的なばらつき要因は、図１３に示すような、ゲートオーバーラップ効果である。図中の２０６がゲートオーバーラップ部分を示している。この場合、ゲート端下に侵入した拡散層によって、リーク電流が局所的に増大する。これは、セルの経時変化特性で言えば、ゲート面積が増大したのと等価である。
【００４０】
上記のようなバーズビークとゲートオーバーラップ効果を合わせたゲート面積の分布を、図１４に示す。ゲート面積の分布は、バーズビークによって左側に膨らみ、ゲートオーバーラップによって右側に膨らむ。こうして、広がったピークを重ね合わせると、図１５に示すように、各グループ１０１，１０２，１０３のピークの重なりが大きくなる。そして、これらのピークに対応する全てのセルを並列化すると、前記図３（ｃ）の実線のように、滑らかな経時変化特性が得られる。
【００４１】
このように本実施形態の最大の特徴は、微細化されたセルを複数並列化することにより、巨大セルでは無視されていたばらつき要因を連続的に重ね合わせ、滑らかな経時変化特性を取得することである。即ち、敢えてばらつきの大きなセル集団を並列化し、それらを平均化してぼやけた状態遷移の時間履歴から経過時間を読み取る。このような平均化によって個体差が制御しやすくなることが特徴の一つである。
【００４２】
以上のように本実施形態によれば、バッテリーレスで寿命制御を行えるエージングデバイスを用いてタイマー機能を実現することができ、特にエージングデバイスのオンからオフに遷移する中間遷移状態を利用することにより、膨大な数のエージングデバイスを必要とせずに、タイマー機能を実現することができる。しかも、敢えてばらつきの大きなセル集団を並列化し、それらを平均化してぼやけた状態遷移の時間履歴から経過時間を読み取ることにより、正確な測定が可能となる。
【００４３】
従って、エージングデバイスを用いて、電源の遮断時から回復時までの時間を計測することができ、且つエージングデバイスの数を大幅に減らすことができ、システムＬＳＩのローコスト化に寄与することが可能となる。
【００４４】
（第２の実施形態）
図１６は、本発明の第２の実施形態に係わる電子タイマーの概略構成を示すブロック図である。なお、図１及び図４と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４５】
本実施形態が先に説明した第１の実施形態と異なる点は、時間計測回路の構成であり、その他は第１の実施形態と同様である。本実施形態の時間計測回路６０は、電流検出回路２０により検出された電源回復時の合算電流値を記憶するメモリ６１、並列ユニット１０の各エージングデバイスに電荷を蓄積してからの経過時間と並列ユニット１０の合算電流との関係を、経過時間変化特性として格納する経過時間テーブル６３、メモリ６１に記憶された合算電流とテーブル６３に格納された経過時間変化特性とに基づいて、電源が遮断した瞬間から回復するまでの時間を測定する経過時間測定回路６４から構成されている。
【００４６】
本実施形態では、並列ユニット１０に電源４０から比較的短い間隔（例えば１分間隔）で電力が供給され、並列ユニット１０の各エージングデバイスに電荷が蓄積されるようになっている。この場合、電源が遮断されたときの並列ユニットの合算電流は、前記図７に示した初期値とほぼ等しいものとなる。
【００４７】
従って、電源回復時に並列ユニット１０の合算電流を検出すれば、この電流で決まる時間Ｔｂを、電源が遮断した瞬間から電源が回復するまでの時間として測定することが可能となる。なお、厳密に言えば、電荷の蓄積間隔に相当する時間以内（例えば１分以内）の誤差が発生するが、１時間以上の停電等を測定する際にはこの誤差は殆ど問題とならない。また、電荷の蓄積間隔をさらに短くすれば、誤差をより小さくすることができる。さらに、短い間隔でエージングデバイスに電荷を蓄積しても、電荷の蓄積は極めて小さい電流で済むため、消費電力の増加は殆どない。
【００４８】
（第３の実施形態）
図１７は、本発明の第３の実施形態に係わるＬＳＩシステムの概略構成を示すブロック図である。
【００４９】
同一基板上に、ＬＳＩチップ７１と電子タイマー（ＢＬＥＴ：Buttery Less Electron Timer）７２が搭載されている。電子タイマー７２は、第１又は第２の実施形態に示したものであり、ＬＳＩチップ７１と同じ電源に接続されている。そして、停電等の電源遮断が生じると、第１及び第２の実施形態で説明したように、電子タイマー７２が電源の遮断時から回復時での時間を測定し、電源回復時にこの測定時間をＬＳＩチップ７１に引き渡すようになっている。なお、電子タイマー７２は必ずしもＬＳＩチップ７１と同一基板上に搭載する必要はなく、ＬＳＩチップ７１と同じ電源に接続されていればよい。
【００５０】
このような構成であれば、停電等が生じＬＳＩチップ７１への通電が遮断され、その後に通電が復帰した場合、電子タイマー７２により電源が遮断されてから回復するまでの時間を測定することができる。そして、この時間をＬＳＩチップ７１に与えることにより、ＬＳＩチップ側では電源が遮断されていた時間を正確に認識することができ、これに応じて必要な処理を実行することが可能となる。
【００５１】
そしてこの場合、電子タイマー７２が第１又は第２の実施形態で説明したように、エージングデバイスを用いてバッテリーレスで構成することができ、製作コストの低減をはかることができる。
【００５２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態で用いたエージングデバイスはｐＭＯＳのノーマリオフ型であるが、並列ユニットは、ｐＭＯＳ−ノーマリオン型、ｎＭＯＳ−ノーマリオフ型、ｎＭＯＳ−ノーマリオン型を用いても同様に構成することができる。さらに、並列ユニットを構成するエージングデバイスの数やグループ数等は、仕様に応じて適宜変更可能である。
【００５３】
また、本発明の電子タイマーは、システムＬＳＩの停電対策のみならず、ユーザの要望によって電源をオフにする間の経過時間測定装置として使用することも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５４】
【図１】第１の実施形態に係わる電子タイマーの基本構成を示すブロック図。
【図２】並列ユニットの構成を模式的に示す平面図。
【図３】ばらつきが大きなセル集団による平均化の概念を説明するための図。
【図４】第１の実施形態に用いた時間計測回路の具体的構成を示すブロック図。
【図５】経過時間特性テーブルの一例を示す図。
【図６】経過時間特性の内挿方法を説明するための図。
【図７】経過時間特性から経過時間を読み取る方法を説明するための図。
【図８】エージングデバイスの並列化とゲートばらつきとの関係を示す図。
【図９】ゲート面積の度数分布を示す図。
【図１０】ゲート面積が異なるグループ毎に並列化したエージングデバイスのゲート面積度数分布を示す図。
【図１１】不連続なばらつきによる合算電流を示す図。
【図１２】バーズビークによるばらつき要因を説明するための素子構造断面図。
【図１３】ゲートオーバーラップによるばらつき要因を説明するための素子構造断面図。
【図１４】バーズビーク、オーバーラップなどのばらつき要因によりピークが広がることを説明するための図。
【図１５】ピークが広がり、分布が連続的になることを説明するための図。
【図１６】第２の実施形態に係わる電子タイマーの概略構成を示すブロック図。
【図１７】第３の実施形態に係わるシステムＬＳＩの基本構成を示すブロック図。
【符号の説明】
【００５５】
１０…並列ユニット
１１…エージングデバイス
１２…共通ゲート
１３…共通ソース
１４…共通ドレイン
２０…電流検出回路
３０，６０…時間計測回路
３１，３２，６１…メモリ
３３，６３…経過時間テーブル
３４，６４…経過時間測定回路
４０…電源
１０１，１０２，１０３…並列化グループ
２０１…半導体基板
２０２…ソース／ドレイン拡散層
２０３…浮遊ゲート
２０４…制御ゲート
２０５…バーズビーク
２０６…ゲートオーバーラップ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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