(57)【特許請求の範囲】
【請求項１】
ＲＯＮ状態でフォース・ラインのフォース・リレーとセンス・ラインのセンス・リレーとのオン／オフ動作を制御して、ＤＣ測定ユニットとＤＵＴとの間を接続あるいは遮断してＤＣ測定を行う半導体試験装置において、
前記ＤＣ測定ユニットは、前記フォース・ラインと前記センス・ラインとの間に従属接続された少なくとも１つのダイオードを有しており、
前記フォース・リレーより前記ＤＣ測定ユニット側の前記フォース・ラインと、前記センス・リレーより前記ＤＣ測定ユニット側の前記センス・ラインとの間をショートさせる短絡用リレーと、
ＤＣ測定時に、予め前記短絡用リレーをオンさせ、次に前記フォース・リレーと前記センス・リレーとをオンさせて安定した後に前記短絡用リレーをオフしてＤＣ測定を行わせるリレー制御手段と、
を具備することを特徴とする半導体試験装置。
【請求項２】
前記リレー制御手段は、ＤＣ測定時に、前記フォース・リレーおよび前記センス・リレーを同時にオンさせる請求項１に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＣ試験時において、ＤＣ測定ユニットと被試験デバイス（ Device Under Test：以後、「ＤＵＴ」という）との間を接続（ＯＮ：以後、「オン」という）あるいは遮断（ＯＦＦ：以後、「オフ」という）のスイッチング動作を行うリレー（ Relay）の動作時間を短縮する半導体試験装置に関する。
【０００２】
【従来の技術】
始めに半導体試験装置の概略について説明する。半導体集積回路の試験には、ファンクショナル試験（ Functional Test）とＤＣ試験（ DC Test）とがある。
ファンクショナル試験とは、ＤＵＴの入力論理に対する出力論理やＡＣ特性のタイミングを測定するものである。
一方、ＤＣ試験とは、ＤＵＴの入出力電流や入出力電圧などのＤＣ特性を試験するものである。ＤＣ試験には、電流印加電圧測定（ＩＳＶＭ）や電圧印加電流測定（ＶＳＩＭ）や電圧測定（ＶＭ）の機能がある。
【０００３】
図２に、半導体試験装置の基本的な構成図を示す。
先ずファンクショナル試験について簡単に説明する。ファンクショナル試験時には、図２において、ドライバ５とＤＵＴ９との間のリレー（ Relay）Ｓ３をオン（接続）し、フォース・リレー（ Force Relay）Ｓ１及びセンス・リレー（ Sense Relay）Ｓ２はオフ（遮断）している。
【０００４】
テストプロセッサ１は、テスタ・バスにより各ユニットに制御信号を与え、装置全体の制御を行う。つまり制御部の動作を行う。ＤＣ試験時においても、このテストプロセッサ１がＤＣ測定ユニット１５等の制御を行う。
【０００５】
パターン発生器２は、ＤＵＴ９に与える印加パターンとパターン比較器７に与える期待値パターンとを生成する。タイミング発生器３は、装置全体のテストタイミングをとるためにタイミングパルス信号を発生して、パターン発生器２、波形整形器４やパターン比較器７等に与え、テストのタイミングをとる。
【０００６】
波形整形器４は、パターン発生器２からの印加パターン信号をテスト信号波形に整形しドライバ５に与える。ドライバ５は、ハイレベルのＶｉＨ電源１０及びローレベルのＶｉＬ電源１１からのリファレンス電圧を供給されて、ＤＵＴ９の各ピンの規定電圧に適合する電圧のテスト信号にしてＤＵＴ９に印加する。なおドライバ５には、図示していないが、出力側にスイッチを設けてテスト信号の印加時にはオンし、応答信号を受けるときはオフしている。
【０００７】
ＤＵＴ９からの応答信号は、コンパレータ６でＶＯＨ１２及びＶＯＬ１３の基準電圧との電圧比較がなされる。このコンパレータ６は、図示していないが、入力側にスイッチを設けてテスト信号の印加時にはオフし、応答信号を受けるときはオンしている。コンパレータ６は、その比較結果の論理信号をパターン比較器７に与える。
【０００８】
パターン比較器７は、コンパレータ６からの試験結果の論理パターンとパターン発生器２からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ９の良否判定を行う。不良の場合にはフェイルメモリ８に情報を与え、パターン発生器２からの情報と共に記憶させ、後に不良解析が行われる。
【０００９】
次にＤＣ試験について説明する。ＤＵＴ９のＤＣ試験時には、図２において、ドライバ５とＤＵＴ９との間のリレーＳ３はオフにし、フォース・リレーＳ１とセンス・リレーＳ２とをオンにしている。つまり、ＤＵＴ９はＤＣ測定ユニット１５側と接続される。
ＤＣ測定ユニット１５は、電圧源、電流源として、また電流計、電圧計の機能を有している。
【００１０】
ＤＣ測定ユニット１５の内部構成は、図示していないが、基本的には、デジタル・アナログ変換器のようなプログラマブル電源の出力電圧をオペアンプと電流測定回路とを介してフォース・ライン（Force Line）１６によって負荷電圧端子に出力する。負荷電圧端子からはセンス・ライン（Sense Line）１７を介して負荷電圧をオペアンプに帰還させ負荷電圧を安定させている。つまり、ボルテージフォロア型の電圧発生器で構成されている。
【００１１】
従って、フォース・ライン（Force Line）１６の伝送路は、ＤＣ測定ユニット１５からの定電流や定電圧を、フォース・リレーＳ１を介して負荷のＤＵＴ９に伝送する伝送路である。センス・ライン（Sense Line）１７の伝送路は、センス・リレーＳ２を介してＤＵＴ９の入力電圧を検出するための伝送路である。
【００１２】
電流印加電圧測定（ＩＳＶＭ：current I Source Voltage Measurement）では、フォース・リレーＳ１とセンス・リレーＳ２とを共にオンさせ、ＤＣ測定ユニット１５からフォース・ライン１６を介して基準電流をＤＵＴ９の入力端子に印加する。そして、ＤＵＴ９の負荷電圧をセンス・ライン１７を介してＤＣ測定ユニット１５に帰還し、ＤＣ測定ユニット１５で電圧測定を行っている。
【００１３】
電圧印加電流測定（ＶＳＩＭ： Voltage Source current I Measurrement）では、フォース・リレーＳ１とセンス・リレーＳ２とを共にオンさせ、ＤＣ測定ユニット１５からフォース・ライン１６を介して基準電圧を負荷電圧端子からＤＵＴ９の入力端子に印加する。ＤＵＴ９への印加電圧はセンス・ライン１７を介してＤＣ測定ユニット１５に帰還させ、負荷電圧を安定化させている。
【００１４】
電圧測定（ＶＭ： Voltage Measurement）では、フォース・リレーＳ１はオフとし、センス・リレーＳ２はオンさせ、センス・ライン１７によって負荷電圧端子の電圧を伝送させて電圧を測定している。
【００１５】
図３に、従来のＤＣ測定の概略構成図を示す。図３では、ＤＵＴ９の１ピン及び２ピンにＤＣ測定ユニット１５が接続されているが、実際には測定が必要な各ピン毎に同一構成のＤＣ測定ユニット１５を備えている。つまり、多数のＤＣ測定ユニット１５が準備されて、それぞれの測定ピンと接続される。ここで、ＤＣ測定ユニット１５毎に付している番号、符号は、同一の番号、符号を付すことにする。
このＤＣ測定ユニット１５の内部にはＤＵＴ９の過剰負荷電流を防ぐために、フォース・ライン１６とセンス・ライン１７との間にｎ個従属ダイオード１８が接続されている。ｎの数は、１つでも良く、複数でも良い。
【００１６】
ＤＣ測定のＩＳＶＭ時やＶＳＩＭ時には、フォース・ライン１６に出力電圧が出ているＲＯＮ（ Refference ON）状態で、フォース・リレーＳ１とセンス・リレーＳ２とを共にオン／オフの動作を行わせる。これらのリレーの構造は、メカタイプのリード・リレー（Lead Relay）や半導体のフォトモスリレー（ Photo MOS Relay）等があるが、いずれを使用してもよい。
ところでこのリレーのオン／オフ動作時に、リレーの部品バラツキによって、リレーの動作時間に時間差を生じ、スパイク電圧が発生することがある。スパイク電圧が発生すると、ＤＵＴ９を破損させる恐れがある。このスパイク電圧発生のメカニズムを、図４及び図５を用いて、若干説明する。
【００１７】
フォース・リレーＳ１とセンス・リレーＳ２とに同一の制御信号を与えて、フォース・リレーＳ１とセンス・リレーＳ２とを同時にオンさせることとする。
しかしながら、部品バラツキによりセンス・リレーＳ２が早くオンすることがある。図４（Ａ）に示すように、センス・ライン１７のセンス・リレーＳ２が先にオンしたとする。ＲＯＮ状態であるのでフォース・ライン１６のａ点には定電圧Ｖｏあるいは定電流Ｉｏが印加されている。このａ点の出力電圧Ｖｏをｎ個従属ダイオード１８を介してセンス・ライン１７に与えることになる。前述したように、電源はボルテージフォロア型であるので、ほぼ設定電圧がセンス・ライン１７に与えられる。よってａ点の電圧は、ダイオード１８の導通開始電圧Ｖｆにより、（設定値電圧＋ｎＸＶｆ）となる。図５の SenseリレーＯＮ時の状態である。
【００１８】
次に、図４（Ｂ）に示すようにフォース・リレーＳ１がオンすることになる。すると、ａ点の電圧が（設定値電圧＋ｎＸＶｆ）となっているので、図５に示すように、約（設定値電圧＋ｎ×Ｖｆ）のスパイク電圧が発生する。ここで、Ｖｆはダイオードの導通開始電圧の約０．６Ｖであり、ｎはｎ個従属ダイオード１８のダイオード数である。
ｂ点の電圧は、時間と共に設定値電圧となるが、このスパイク電圧がＤＵＴ９の許容入力電圧以上であると、ＤＵＴ９を破損する恐れがある。
【００１９】
そこで従来技術では、スパイク電圧発生防止のために、先ずフォース・ライン１６のフォース・リレーＳ１を先にオンし、フォース・リレーＳ１の動作が安定するのを待ち、その後にセンス・ライン７のセンス・リレーＳ２をオンし安定してからＤＣ試験をするようにしている。全てのピンのＤＣ測定系においても同様である。
【００２０】
【発明が解決しようとする課題】
従来のＤＣ測定の手順でも、充分にＤＵＴ９のＤＣ測定ができる。
しかしながら、各ピン毎に１つのＤＣ測定経路を接続するために、各ピンはフォース・リレーＳ１とセンス・リレーＳ２との２つ分のリレー動作の安定時間を待たねばならず、経路接続に多くの時間がかかる。
【００２１】
換言すると、ＲＯＮ状態でＤＣ測定を行う場合、フォース・ライン１６及びセンス・ライン１７の接続を切り換えるリレーのオン／オフ時間に多くの時間を要し、その結果、ＤＵＴ９のＤＣ測定時間が不要に長くなっている。
高価な半導体試験装置を用いてＤＵＴ９をテストするのに、必要以上の時間をかけるのは、テスト・コストを高め、無駄が生じる。
【００２２】
この発明は、ＲＯＮ状態でのＤＣ測定時に、リレー動作時間に関する待ち時間を削減してＤＣ測定時間を削減し、テスト・コストを削減した半導体試験装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、この発明は、フォース・リレーＳ１よりＤＣ測定ユニット１５側のフォース・ライン１６と、センス・リレーＳ２よりＤＣ測定ユニット１５側のセンス・ライン１７との間をショートさせる短絡用リレーを設ける。短絡用リレーを設ける場所は、フォース・リレーＳ１とセンス・リレーＳ２に近傍でも良く、あるいはＤＣ測定ユニット１５の内部でも良いが、前者の位置の方が安定化時間短縮に適している。
【００２４】
更に、この短絡用リレーとフォース・リレーＳ１及びセンス・リレーＳ２とのオン／オフ制御を行うリレー制御手段を設ける。リレー制御手段は、テストプロセッサ内部に設けても良く、別途に、例えばＤＣ測定ユニット１５内部に設けても良いが、制御部であるテストプロセッサ内部に設けた方が制御が容易である。
【００２５】
動作は、ＲＯＮ状態でＤＣ測定を行う場合に、フォース・リレーＳ１及びセンス・リレーＳ２をオンする以前に予め短絡用リレーをオンさせる。次にフォース・リレーＳ１及びセンス・リレーＳ２を同時にオンさせ、安定すると短絡用リレーをオフさせてＤＣ試験を行う。よって、センス・リレーＳ２が先にオンしても、スパイク電圧が発生することが無く、ＤＵＴ９を破損させることが無くなる。
【００２６】
次に、発明の構成について述べる。
▲１▼ＲＯＮ状態でフォース・ライン１６のフォース・リレーＳ１とセンス・ライン１７のセンス・リレーＳ２とのオン／オフ動作を制御して、ＤＣ測定ユニット１５とＤＵＴ９との間を接続あるいは遮断してＤＣ測定を行う半導体試験装置であって、▲２▼フォース・リレーＳ１よりＤＣ測定ユニット１５側のフォース・ライン１６と、センス・リレーＳ２よりＤＣ測定ユニット１５側のセンス・ライン１７との間をショートさせる短絡用リレーと、▲３▼ＤＣ測定時に、予め短絡用リレーをオンさせ、次にフォース・リレーＳ１とセンス・リレーＳ２とをオンさせて安定した後に短絡用リレーをオフしてＤＣ測定を行わせるリレー制御手段とを具備する半導体試験装置である。
【００２７】
【発明の実施の形態】
発明の実施の形態を実施例に基づき図面を参照して説明する。図１に本発明の一実施例の構成図を示す。
図１において、短絡用リレー２０がＤＣ測定ユニット１５とフォース・リレーＳ１及びセンス・リレーＳ２との間に設けられ、フォース・ライン１６とセンス・ライン１７との間をショートできるようにしている。
【００２８】
フォース・リレーＳ１とセンス・リレーＳ２とは、一般的に、試験装置とＤＵＴ９とがコンタクトするテスト・ヘッドのパフォーマンス・ボードに設けられているので、この短絡用リレー２０もパフォーマンス・ボードに設けるのが安定化する時間短縮には望ましい。ＤＣ測定ユニット１５内に設けても有効である。
【００２９】
ＲＯＮ状態で、この短絡用リレー２０をオンしていると、ＤＣ測定ユニット１５からの出力電圧Ｖｏはフォース・ライン１６からこの短絡用リレー２０を介してセンス・ライン１７に供給されているので電源は安定している。
そして、フォース・リレーＳ１とセンス・リレーＳ２とを同時にオンさせる。このとき、部品バラツキによってセンス・リレーＳ２が先にオンし、少し遅れてフォース・リレーＳ１がオンしても、従来のようにスパイク電圧は発生しない。２つのリレーが安定すると短絡用リレー２０をオフにしてＤＣ測定を行う。
【００３０】
図示していないが、これらのリレーを制御するリレー制御手段が必要である。つまり、ＤＣ測定時に予め短絡用リレー２０をオンさせ、次にフォース・リレーＳ１とセンス・リレーＳ２とをオンさせて安定した後に短絡用リレー２０をオフしてＤＣ測定を行わせるリレー制御手段である。このリレー制御手段は、装置全体を制御するテストプロセッサ１に設けるのが望ましい。別の場所に設けてもよい。
【００３１】
【発明の効果】
以上詳細に説明したように、この発明はＲＯＮ状態でＤＣ試験を行う場合に、フォース・ライン１６とセンス・ライン１７との間に短絡用リレー２０を設け、この短絡用リレー２０とフォース・リレーＳ１とセンス・リレーＳ２とを制御するものであり、スパイク電圧の発生を無くし、ＤＵＴ９の破損を防止した。
【００３２】
また、従来装置でスパイク電圧の発生を防ぐためには、先ずフォース・リレーＳ１をオンして安定化させ、次にセンス・リレーＳ２をオンして安定化させ、その後にＤＣ試験を行っていた。この発明では、フォース・リレーＳ１とセンス・リレーＳ２とを同時にオンさせて安定化した後に短絡用リレーをオフし、直ちにＤＣ測定ができるので、従来に比べてリレー動作の待ち時間が半減するほど少なくなり、ＤＣ測定時間を削減することができ、テスト・コストを低減した。
このように、この発明の技術的効果及び経済的効果は大である。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】半導体試験装置の基本的な構成図である。
【図３】従来の半導体試験装置におけるＤＣ測定の概略構成図である。
【図４】従来構成のシステムにおいて、発生していたシーケンスの説明図である。
【図５】図５の状態におけるＤＵＴ９に与える過渡状態電圧の説明図である。
【符号の説明】
１    テストプロセッサ
２    パターン発生器
３    タイミング発生器
４    波形整形器
５    ドライバ
６    コンパレータ
７    パターン比較器
８    フェイルメモリ
９    被試験デバイス（ＤＵＴ）
１５    ＤＣ測定ユニット
１６    フォース・ライン（ Force Line）
１７    センス・ライン（ Sense Line）
１８    ｎ個従属ダイオード
２０    短絡用リレー
Ｓ１    フォース・リレー
Ｓ２    センス・リレー
Ｓ３    リレー
【図１】
0004448609.tif 000002
【図２】
0004448609.tif 000003
【図３】
0004448609.tif 000004
【図４】
0004448609.tif 000005
【図５】
0004448609.tif 000006