(57)【特許請求の範囲】
【請求項１】
第１レベルの電圧を発生するための第１電源と、
上記第１レベルよりも低い第２レベルの電圧を発生させるための第２電源と、
上記第１レベルよりも高い第３レベルの電圧を発生させるための第３電源と、
上記第２電源の出力電圧が供給されるメモリセルと、
上記第２電源の出力電圧を動作用電源電圧として取り込み、上記メモリセルからデータ線に読み出された信号を増幅するためのセンスアンプと、
上記データ線を選択するためのカラムスイッチと、
カラムアドレス信号のデコード結果を論理反転するための第１論理回路と、
上記第１論理回路の出力信号が制御端子に入力され、前記出力信号によって駆動されるｐチャンネル型ＭＯＳトランジスタを含み、上記カラムスイッチを駆動するための第２論理回路と、を有し、
上記第１論理回路の動作用電源電圧が上記第３電源の出力電圧とされ、上記ｐチャンネル型ＭＯＳトランジスタの動作用電源電圧が上記第１電源の出力電圧とされることを特徴とする半導体記憶装置。
【請求項２】
前記第３電源は、外部電圧を昇圧して前記第３レベルの電圧を発生させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
上記第２論理回路は、上記ｐチャンネル型ＭＯＳトランジスタに直列接続され、上記第１論理回路の出力信号によって駆動されるｎチャンネル型ＭＯＳトランジスタを含む請求項１又は２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サブスレッショホルド電流の低減技術に関し、例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭという）に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体記憶装置、例えば情報記憶のための複数のダイナミック型メモリセルをアレイ状に配列して成るＤＲＡＭにおいては、信頼性の向上や消費電力の低減を図るため、半導体チップの外部から供給される電源電圧を半導体チップ内部で降圧して内部回路に供給するようにしている。例えば半導体チップの外部から供給される電源電圧３．３Ｖを内部の降圧回路で、２．５Ｖや１．８Ｖに降圧している。ここで、２．５Ｖは制御回路等に供給される。また、１．８Ｖはメモリセルの記憶容量に供給される。
【０００３】
降圧回路は、カレントミラー型の差動アンプや、バッファ回路などの組合わせによって構成することができる。
【０００４】
尚、半導体集積回路における電源供給技術について記載された文献の例としては、例えば特開昭５９−１１０３３号公報がある。
【０００５】
【発明が解決しようとする課題】
ＤＲＡＭにおいて、ｐチャンネル型ＭＯＳトランジスタのカットオフ領域における微小リーク電流（これを「サブスレッショホルド電流」という）を低減するための技術としてサブスレッショホルド電流低減回路（ＳＣＲＣ回路という）を設ける方法がある。このＳＣＲＣ回路は、例えばカラムスイッチの駆動信号を生成するためのカラムデコーダに設けられ、スタンバイ時において、対象となるｐチャンネル型ＭＯＳトランジスタのソース電極に供給される電源電圧を下げることにより、当該ｐチャンネル型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓを下げるように作用する。これは、ｐチャンネル型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓとサブスレッショホルド電流ＩＬとの関係が図４に示されるように、ゲート・ソース間電圧ＶｇｓがＶ１からＶ２に低下されるのに伴い、サブスレッショホルド電流ＩＬがＩ１からＩ２に低下されることによる。
【０００６】
カラムデコーダにおけるＳＣＲＣ回路は、カラムデコーダから出力されるカラム選択信号ＹＳの数に対応して多数個設けられている。
【０００７】
しかしながら、本願発明者の検討によれば、ＳＣＲＣ回路５１によってサブスレッショホルド電流が低減されるが、複数のカラム選択信号ＹＳに対応してＳＣＲＣ回路５１を設ける必要があり、このことが、半導体チップサイズの縮小化を阻害していることが見いだされた。
【０００８】
本発明の目的は、ＳＣＲＣ回路を不要とすることで半導体チップサイズの縮小を図るための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、第１レベルの電圧を発生するための第１電源と、上記第１レベルよりも低い第２レベルの電圧を発生させるための第２電源と、上記第１レベルよりも高い第３レベルの電圧を発生させるための第３電源と、上記第２電源の出力電圧が供給されるメモリセルと、上記第２電源の出力電圧を動作用電源電圧として取り込み、上記メモリセルからデータ線に読み出された信号を増幅するためのセンスアンプと、上記データ線を選択するためのカラムスイッチと、カラムアドレス信号のデコード結果を論理反転するための第１論理回路と、上記第１論理回路の出力信号が制御端子に入力され、前記出力信号によって駆動されるｐチャンネル型ＭＯＳトランジスタを含み、上記カラムスイッチを駆動するための第２論理回路と、を有し、上記第１論理回路の動作用電源電圧が上記第３電源の出力電圧とされ、上記ｐチャンネル型ＭＯＳトランジスタの動作用電源電圧が上記第１電源の出力電圧とされる。
【００１５】
このとき、上記第２論理回路には、上記ｐチャンネル型ＭＯＳトランジスタに直列接続され、上記第１論理回路の出力信号によって駆動されるｎチャンネル型ＭＯＳトランジスタを含めることができる。
【００１６】
【発明の実施の形態】
図１には本発明の半導体記憶装置であるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の構成例が示される。同図によれば、ＤＲＡＭ２００は選択トランジスタと容量から構成される例えば１トランジスタ型のダイナミック型メモリセルをマトリックス配置して成るメモリセルアレイ２０１と、ローアドレス信号ＸＡＤＲをデコードしてワード線を選択するローアドレスデコーダ（ローデコーダ）２０２と、選択されたワード線に選択電位を供給して駆動するワード線ドライバ２０３と、カラムアドレス信号ＹＡＤＲをデコードしてデータ線を指定するカラム選択信号を選択するカラムアドレスデコーダ（カラムデコーダ）２０４と、選択されたカラム選択信号を用いてデータ線を選択するカラムスイッチ回路２０５と、ワード線及びデータ線により選択されたメモリセルからデータ線に供給される電位を増幅するセンスアンプ２０６と、メモリアクセスに必要な各種制御信号を供給する制御回路２０７とを備えて構成される。リード・ライトデータは、入出力回路２０８を介してカラムスイッチ回路２０５に入出力される。入出力回路２０８は、書き込みのためのデータを取り込むためのライトアンプと、メモリセルからの読み出しデータを増幅して外部出力するためのメインアンプが設けられる。カラムスイッチ回路２０５は、複数のデータ線をコモン線に選択的に結合させるための複数のカラムスイッチを含んで成る。カラムスイッチは、特に制限されないが、ｎチャンネル型ＭＯＳトランジスタとされ、このｎチャンネル型ＭＯＳトランジスタのドレイン電極がデータ線に結合され、ソース電極がコモン線に結合され、ゲート電極がカラムデコーダ２０４の出力端子に結合される。それにより、カラムデコーダ２０４の出力信号（カラム選択信号ＹＳ）に応じて上記ｎチャンネル型ＭＯＳトランジスタがオンされると、複数のデータ線が選択的にコモン線に結合される。
【００１７】
上記ＤＲＡＭ２００は、ローアドレスストローブ信号ＲＡＳ＊（以下、＊はローイネーブル信号を意味する）、カラムアドレスストローブ信号ＣＡＳ＊及び、ライト指示信号ＷＥ＊等が供給される制御回路２０７が出力する各種制御信号に従ってメモリアクセス動作を実行する。
【００１８】
また、特に制限されないが、基準電圧発生回路１０、Ｖｐｐ電源１１、ＶＣＬ電源１２、ＶＤＬ電源１３が設けられる。
【００１９】
Ｖｐｐ電源１１は、本発明における第３電源の一例であり、外部から供給される高電位側電源Ｖｃｃ＝３．３Ｖを昇圧してそれよりも若干高めの高電圧Ｖｐｐ（＝３．５Ｖ）を形成する。この高電圧Ｖｐｐを形成するにあたり、基準電圧発生回路１０から伝達された基準電圧Ｖｒｅｆ１が参照される。形成された高電圧Ｖｐｐは、メモリセルアレイ２０１におけるワード線駆動のために、ワード線ドライバ２０３を介して、対応するワード線に供給される。
【００２０】
ＶＣＬ電源１２は、本発明における第１電源の一例であり、外部から供給される高電位側電源Ｖｃｃ＝３．３Ｖを降圧して電圧ＶＣＬ＝２．５Ｖを形成する。この電圧ＶＣＬを形成するにあたり、基準電圧発生回路１０から伝達された基準電圧Ｖｒｅｆ２が参照される。形成された電圧ＶＣＬは、制御回路２０７などの動作用電源電圧とされる。
【００２１】
ＶＤＬ電源１３は、本発明における第２電源の一例であり、外部から供給される高電位側電源Ｖｃｃ＝３．３Ｖを降圧して電圧ＶＤＬ＝１．８Ｖを形成する。この電圧ＶＤＬを形成するにあたり、基準電圧発生回路１０から伝達された基準電圧Ｖｒｅｆ３が参照される。形成された電圧ＶＤＬは、メモリセルアレイ２０１におけるメモリセルの記憶容量などに供給されたり、センスアンプ２０６の動作用電源電圧、さらには入出力回路２０８の動作用電源電圧とされる。
【００２２】
図３には上記高電圧Ｖｐｐ、電圧ＶＣＬ、及び電圧ＶＤＬの特性が示される。
【００２３】
外部電源Ｖｃｃが、１．８〜３．５Ｖの範囲では定電圧機能により、高電圧Ｖｐｐ、電圧ＶＣＬ、及び電圧ＶＤＬは安定化される。しかし、外部電源Ｖｃｃが３．５Ｖを越えるあたりから、高電圧Ｖｐｐ、電圧ＶＣＬ、及び電圧ＶＤＬが上昇される。それは、本ＤＲＡＭ２００のスクリーニング（バーンイン）における電圧印加の適切化を考慮したものである。通常動作は、外部電源Ｖｃｃが３．０Ｖを中心とする所定の変動範囲とされる。ｎチャンネル型ＭＯＳトランジスタＱ２５，Ｑ２７，Ｑ２９のソース電極は低電位側電源Ｖｓｓに結合される。
【００２４】
図２には上記カラムデコーダ２０４の主要構成が示される。
【００２５】
カラムデコーダ２０４は、カラムスイッチ回路２０５における複数のカラムスイッチの数に対応して複数のカラム選択信号ＹＳを生成するための論理回路が設けられるが、図２においては、一つのカラムスイッチに対応する回路が代表的に示される。この回路は、アドレスデコードのためのノアゲート２７１、インバータ２７２〜２７４を含む。ノアゲート２７１にはアドレス信号ＡＹ３０Ｂ，ＡＹ６０Ｂが入力され、インバータ２７２にはアドレス信号ＡＹ００Ｂが入力される。インバータ２７２は、ｐチャンネル型ＭＯＳトランジスタＱ２４とｎチャンネル型ＭＯＳトランジスタＱ２５が直列接続されて成り、インバータ２７３は、ｐチャンネル型ＭＯＳトランジスタＱ２６とｎチャンネル型ＭＯＳトランジスタＱ２７とが直列接続されて成り、インバータ２７４は、ｐチャンネル型ＭＯＳトランジスタＱ２８とｎチャンネル型ＭＯＳトランジスタＱ２９とが直列接続されて成る。インバータ２７３の動作用電源電圧はＶＣＬとされる。このＶＣＬは２．５Ｖとされる。ここで、上記インバータ２７３が本発明における第１論理回路の一例とされ、上記インバータ２７４が本発明における第２論理回路の一例とされる。
【００２６】
図２に示される回路では、ｐチャンネル型ＭＯＳトランジスタＱ８に流れるサブスレッショホルド電流の低減のために、ＶＤＬ電源１３から出力された電圧ＶＤＬが利用されることにより、サブスレッショホルド電流を低減するためのＳＣＲＣ回路の形成が不要とされている。
【００２７】
具体的には、ｐチャンネル型ＭＯＳトランジスタＱ８に流れるサブスレッショホルド電流の低減のため、インバータ２７４に供給される動作用電源電圧は、その前段のインバータ７３に供給される電圧ＶＣＬよりも０．７Ｖだけ低い電圧ＶＤＬとされる。つまり、インバータ２７４のｐチャンネル型ＭＯＳトランジスタＱ２８のソース電極に供給される電圧は、ＶＤＬ電源１３から出力された電圧ＶＤＬが供給され、このように電圧ＶＤＬが利用されることで、ｐチャンネル型ＭＯＳトランジスタＱ２８のソース電極の電圧は、ゲート電極の電圧よりも低くなる。すなわち、インバータ２７３の出力論理がハイレベルの場合、ｐチャンネル型ＭＯＳトランジスタＱ２８のゲート電極の電圧は２．５Ｖとなり、ソース電極に供給される電圧ＶＤＬ＝１．８Ｖよりも高くなる。このとき、ｐチャンネル型ＭＯＳトランジスタＱ２８のゲート・ソース間電圧Ｖｇｓは、負電位、つまり、−０．７Ｖ（＝１．８−２．５）となり、ｐチャンネル型ＭＯＳトランジスタＱ２８のソース電極に、前段のインバータ２７３に供給される電源電圧（ＶＣＬ）と等しいレベルの電圧を供給する場合に比べて、ｐチャンネル型ＭＯＳトランジスタＱ８に流れるサブスレッショホルド電流ＩＬが低減される（図４参照）。このため、図２に示される回路においては、ＳＣＲＣ回路を設ける必要がない。
【００２８】
ここで、上記カラムデコーダ２０４の比較対象とされる回路について、図５を参照しながら説明する。
【００２９】
５２で示されるのは、カラムアドレス信号をデコードすることにより、カラム選択信号ＹＳを生成するためのカラムデコーダであり、一つのカラムスイッチに対応する回路が代表的に示される。カラムデコーダは、デコード部５２と、ＳＣＲＣ回路５１とを含む。デコード部５２は、アドレスデコードのためのノアゲート７１、及びインバータ７２〜７４を含む。インバータ７２は、ｐチャンネル型ＭＯＳトランジスタＱ４とｎチャンネル型ＭＯＳトランジスタＱ５が直列接続されて成り、インバータ７３は、ｐチャンネル型ＭＯＳトランジスタＱ６とｎチャンネル型ＭＯＳトランジスタＱ７とが直列接続されて成り、インバータ７４は、ｐチャンネル型ＭＯＳトランジスタＱ８とｎチャンネル型ＭＯＳトランジスタＱ９とが直列接続されて成る。インバータ７３の動作用電源電圧はＶＣＬとされる。低電位側電源Ｖｓｓを０Ｖとするとき、ＶＣＬは２．５Ｖとされる。このとき、インバータ７３によって駆動されるインバータ７４の動作用電源電圧をＶＣＬとすると、スタンバイ時におけるｐチャンネル型ＭＯＳトランジスタＱ８に流れるサブスレッショホルド電流が多くなってしまう。そこで、インバータ７４に供給される動作用電源電圧として、ＶＣＬよりも０．２Ｖだけ低い電圧ＶＣＬＴを形成するためのＳＣＲＣ回路５１が設けられている。このＳＣＲＣ回路５１は、ＤＲＡＭのスタンバイ状態を示す。スタンバイ信号ＩＮを反転するためのインバータ６１と、このインバータ６１の出力信号によって駆動されるｐチャンネル型ＭＯＳトランジスタＱ１と、ゲート電極とドレイン電極とが結合されたｎチャンネル型ＭＯＳトランジスタＱ２と、ゲート電極とソース電極とが結合されたｎチャンネル型ＭＯＳトランジスタＱ３とを含んで成る。
【００３０】
スタンバイ信号ＩＮがローレベルにネゲートされている場合、ｐチャンネル型ＭＯＳトランジスタＱ１がオフされるため、インバータ７４のｐチャンネル型ＭＯＳトランジスタＱ８に供給される電圧ＶＣＬＴは、ＶＣＬ−Ｖｔｈｎ（＝２．５−０．２＝２．３Ｖ）とされる。ここで、Ｖｔｈｎはｎチャンネル型ＭＯＳトランジスタＱ２のしきい値とされる。つまり、電源電圧ＶＣＬがｎチャンネル型ＭＯＳトランジスタＱ２のしきい値分だけ低下されてｐチャンネル型ＭＯＳトランジスタＱ８に供給されることにより、サブスレッショホルド電流の低減を図っている。
【００３１】
一方、スタンバイ信号ＩＮがハイレベルにアサートされた場合、ｐチャンネル型ＭＯＳトランジスタＱ１がオンされることにより、インバータ７４のｐチャンネル型ＭＯＳトランジスタＱ８には電圧ＶＣＬ＝２．７Ｖが印加される。これにより、カラム選択信号ＹＳのハイレベルは、ＶＣＬ＝２．７Ｖとされる。このようにスタンバイ信号ＩＮがハイレベルにアサートされた場合にカラム選択信号ＹＳのハイレベルをＶＣＬ＝２．７Ｖとするのは、ライトアクセスを考慮したものである。つまり、ライト動作においては、所定のデータ線プリチャージ電圧（ＶＤＬ／２）がデータ線に供給されることで蓄積された電荷を、カラムスイッチ回路２０５におけるｎチャンネル型ＭＯＳトランジスタを介して引く抜く必要があり、この電荷引き抜きを高速に行うには、上記ｎチャンネル型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓがしきい値分だけ低下されるのを考慮して、上記ｎチャンネル型ＭＯＳトランジスタのゲート電圧、つまりカラム選択信号ＹＳのハイレベルの値は高いほうが有利とされる。そのため、スタンバイ信号ＩＮがハイレベルにアサートされた場合、ｐチャンネル型ＭＯＳトランジスタＱ１がオンされることにより、インバータ７４のｐチャンネル型ＭＯＳトランジスタＱ８には電圧ＶＣＬ＝２．７Ｖが印加されるようになっている。
【００３２】
しかしながら、ＳＣＲＣ回路５１は、カラム選択信号ＹＳ毎に設ける必要がある。例えばカラム選択信号ＹＳの数が２５６の場合、それに対応してＳＣＲＣ回路５１を２５６個設ける必要がある。ＤＲＡＭの集積度が上がれば上がるほど、カラムスイッチの数が増え、カラム選択信号ＹＳの数が増えるため、その分、ＳＣＲＣ回路５１の数が増えてしまい、半導体チップサイズの縮小化を阻害する。
【００３３】
これに対して図２に示される回路構成においては、ｐチャンネル型ＭＯＳトランジスタＱ２８に供給される電圧は、スタンバイ信号の論理にかかわらず、ＶＤＬ＝１．８Ｖ一定とされる。上記のようにｐチャンネル型ＭＯＳトランジスタＱ２８に供給される電圧を、ＶＤＬ＝１．８Ｖとし、インバータ２７３に供給される電圧よりも低いレベルとすることで、ｐチャンネル型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓが低下され、サブスレッショホールド電流を低減することができる。
【００３４】
ｐチャンネル型ＭＯＳトランジスタＱ２８のソース電極に供給される電圧がＶＤＬ＝１．８Ｖとされたことで、カラム選択信号ＹＳのハイレベルも１．８Ｖとされるが、メモリセルアレイ２０１におけるメモリセルに供給される電圧や、センスアンプ２０６の電源電圧がＶＤＬ＝１．８Ｖであるため、リードアクセスにおいて、カラムスイッチ回路２０５は正常に動作する。
【００３５】
また、図２に示される回路構成では、ｐチャンネル型ＭＯＳトランジスタＱ２８のソース電極の電圧はＶＤＬ＝１．８Ｖに固定されるため、ライトアクセスにおいても、カラムスイッチ回路２０５におけるｎチャンネル型ＭＯＳトランジスタのゲート電極に印加されるハイレベルの電圧は、ＶＤＬ＝１．８Ｖとされる。このため、図５に示される回路構成を採用する場合のように、カラムスイッチ回路２０５におけるｎチャンネル型ＭＯＳトランジスタのゲート電極に印加されるハイレベルの電圧として若干高めの電圧を供給することにより、上記ｎチャンネル型ＭＯＳトランジスタが十分なオン状態になるまでの時間短縮が図れるというメリットは享受することができないが、それに代えて、ＳＣＲＣ回路５１を省略することにより半導体チップサイズの縮小化を図ることができる。このことは、ライトアクセス時間の短縮よりも、半導体チップサイズの縮小を重視する場合に有利とされる。特に、今後ＤＲＡＭの集積度が上がり、カラムスイッチの数が増加される場合には、それにともないＳＣＲＣ回路の数も増加されるため、上記半導体チップサイズ縮小化の効果は特に顕著とされる。
【００３６】
上記した例によれば、以下の作用効果を得ることができる。
【００３７】
インバータ２７３と、上記第１論理回路の出力信号によって駆動されるｐチャンネル型ＭＯＳトランジスタＱ２８を含むインバータ２７４とを設け、上記ｐチャンネル型ＭＯＳトランジスタＱ２８には、上記インバータ２７３に供給される電圧よりも低いレベルの電圧を生成する上記電源回路からの出力電圧を供給する。これにより、上記ｐチャンネル型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓが低下され、サブスレッショホールド電流を低減することができる。また、ＶＣＬ電源１２やＶＤＬ電源１３は、もともとＤＲＡＭ内に存在するものであり、新たに設けた回路ではない。このため、上記ＳＣＲＣ回路が不要とされることにより、その分、半導体チップサイズの縮小が可能とされる。
【００３８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３９】
例えば、図２において、ノアゲート２７１やインバータ２７３におけるｐチャンネル型ＭＯＳトランジスタＱ２６のソース電極にＶｐｐ電源１１からの高電圧Ｖｐｐを供給し、インバータ２７４におけるｐチャンネル型ＭＯＳトランジスタＱ２８のソース電極に、ＶＣＬ電源１２からの電圧ＶＣＬや、ＶＤＬ電源１３からの電圧ＶＤＬを供給するようにしても良い。ノアゲート２７１やインバータ２７３におけるｐチャンネル型ＭＯＳトランジスタＱ２６のソース電極にＶｐｐ電源１１からの高電圧Ｖｐｐを供給し、インバータ２７４におけるｐチャンネル型ＭＯＳトランジスタＱ２８のソース電極にＶＣＬ電源１２からの電圧ＶＣＬを供給した場合には、ｐチャンネル型ＭＯＳトランジスタＱ２８のゲート・ソース間電圧Ｖｇｓは、−１．０Ｖとされ、ｐチャンネル型ＭＯＳトランジスタＱ８のサブスレッショホルド電流を低減させることができる。また、ノアゲート２７１やインバータ２７３におけるｐチャンネル型ＭＯＳトランジスタＱ２６のソース電極にＶｐｐ電源１１からの高電圧Ｖｐｐを供給し、インバータ２７４におけるｐチャンネル型ＭＯＳトランジスタＱ２８のソース電極にＶＤＬ電源１３からの電圧ＶＤＬを供給した場合には、ｐチャンネル型ＭＯＳトランジスタＱ２８のゲート・ソース間電圧Ｖｇｓは、−１．７Ｖとされ、ｐチャンネル型ＭＯＳトランジスタＱ８のサブスレッショホルド電流を低減させることができる。
【００４０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、半導体記憶装置に広く適用することができる。
【００４１】
本発明は、少なくとも互いに異なる電圧を生成する複数の電源回路を有することを条件に適用することができる。
【００４２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４３】
すなわち、ｐチャンネル型ＭＯＳトランジスタには、第１論理回路に供給される電圧よりも低いレベルの電圧を生成する電源回路からの出力電圧が供給されるため、上記ｐチャンネル型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓが低下され、その分、当該ｐチャンネル型ＭＯＳトランジスタのサブスレッショホールド電流を低減することができるので、ＳＣＲＣ回路が不要になり、その分、半導体チップサイズの縮小を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例であるＤＲＡＭの構成例ブロック図である。
【図２】上記ＤＲＡＭにおけるカラムデコーダの主要部の構成例回路図である。
【図３】上記ＤＲＡＭにおける内部電源の特性図である。
【図４】ｐチャンネル型ＭＯＳトランジスタにおけるゲート・ソース間電圧とサブスレッショホルド電流との関係が示される特性図である。
【図５】本発明にかかる回路の比較対象とされる回路の構成例回路図である。
【符号の説明】
１０  基準電圧発生回路
１１  Ｖｐｐ電源
１２  ＶＣＬ電源
１３  ＶＤＬ電源
２０１  メモリセルアレイ
２０２  ローデコーダ
２０３  ワード線ドライバ
２０４  カラムデコーダ
２０５  カラムスイッチ回路
２０６  センスアンプ
２０７  制御回路
【図１】
0004543349.tif 000002
【図２】
0004543349.tif 000003
【図３】
0004543349.tif 000004
【図４】
0004543349.tif 000005
【図５】
0004543349.tif 000006