(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に配置され、第１の方向に延在されたビット線と、
前記ビット線上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置され、前記第１の方向と異なる第２の方向に延在された第１の書き込みワード線と、
前記第１の書き込みワード線を覆う第２の絶縁膜と、
前記第１の書き込みワード線と離間して前記第１の絶縁膜上に配置されかつ前記第２の絶縁膜の側面上に形成され、第１の固着層と第１の記録層と第１のトンネル絶縁層とを有し、前記第１の固着層、前記第１の記録層及び前記第１のトンネル絶縁層の面の方向が前記半導体基板の面の方向に対して垂直方向に形成された第１のトンネル磁気抵抗効果素子と、
前記第２の絶縁膜の上面上に形成されかつ前記第１のトンネル磁気抵抗効果素子と接続され、前記第２の方向に延在された読み出しワード線と、
前記第１のトンネル磁気抵抗効果素子の側面に配置され、前記第１のトンネル磁気抵抗効果素子を前記ビット線に接続するコンタントと
を具備することを特徴とする磁気記憶装置。
【請求項２】
前記第１のトンネル磁気抵抗効果素子は、複数のセルに跨って繋がっていることを特徴とする請求項１に記載の磁気記憶装置。
【請求項３】
前記第１のトンネル磁気抵抗効果素子は、セル毎に分断されていることを特徴とする請求項１に記載の磁気記憶装置。
【請求項４】
前記第１の記録層は、前記第１の固着層より前記第１の書き込みワード線側に配置されることを特徴とする請求項１に記載の磁気記憶装置。
【請求項５】
前記第１のトンネル磁気抵抗効果素子は、第２の固着層と第２のトンネル絶縁層とをさらに有し、
前記第１のトンネル絶縁層は、前記第１の固着層と前記第１の記録層との間に配置され、
前記第２のトンネル絶縁層は、前記第２の固着層と前記第１の記録層との間に配置されることを特徴とする請求項１に記載の磁気記憶装置。
【請求項６】
半導体基板と、
前記半導体基板の上方に配置され、第１の方向に延在されたビット線と、
前記ビット線上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置され、前記第１の方向と異なる第２の方向に延在された第１の書き込みワード線と、
前記第１の書き込みワード線と第１のスペースを設けて前記第１の絶縁膜上に配置され、前記第２の方向に延在された第２の書き込みワード線と、
前記第１及び第２の書き込みワード線を覆う第２の絶縁膜と、
前記第１の書き込みワード線と離間して前記第１の絶縁膜上に配置されかつ前記第２の絶縁膜の側面上に形成され、第１の固着層と第１の記録層と第１のトンネル絶縁層とを有し、前記第１の固着層、前記第１の記録層及び前記第１のトンネル絶縁層の面の方向が前記半導体基板の面の方向に対して垂直方向に形成された第１のトンネル磁気抵抗効果素子と、
前記第２の絶縁膜の上面上に形成されかつ前記第１のトンネル磁気抵抗効果素子と接続され、前記第２の方向に延在された第１の読み出しワード線と、
前記第１のスペースに前記第１の絶縁膜上に配置されかつ前記第２の絶縁膜の側面上に形成され、前記第１及び第２の書き込みワード線、前記第１のトンネル磁気抵抗効果素子と離間して設けられ、第２の固着層と第２の記録層と第２のトンネル絶縁層とを有し、前記第２の固着層、前記第２の記録層及び前記第２のトンネル絶縁層の面の方向が前記半導体基板の面の方向に対して垂直方向に形成された第２のトンネル磁気抵抗効果素子と、
前記第１及び第２のトンネル磁気抵抗効果素子間に配置され、前記第１及び第２のトンネル磁気抵抗効果素子及び前記ビット線に接続するコンタクトと、
前記第１の書き込みワード線と前記第１のスペースよりも狭い第２のスペースを設けて前記第１の絶縁膜上に配置され、前記第２の方向に延在された第３の書き込みワード線と、
前記第２の書き込みワード線と前記第２のスペースを設けて前記第１の絶縁膜上に配置され、前記第２の方向に延在された第４の書き込みワード線とを具備し、
前記第１の固着層、前記第１の記録層及び前記第１のトンネル絶縁層で形成された第１の積層構造と、前記第２の固着層、前記第２の記録層及び前記第２のトンネル絶縁層で形成された第２の積層構造は、前記第１及び第２のトンネル磁気抵抗効果素子間を境にして線対称であり、
前記第１及び第２のスペースは、同一レベルに交互に存在することを特徴とする磁気記憶装置。
【請求項７】
前記第１及び第２のトンネル磁気抵抗効果素子、前記コンタクトの少なくとも一方は、複数のセルに跨って繋がっていることを特徴とする請求項６に記載の磁気記憶装置。
【請求項８】
前記第１及び第２のトンネル磁気抵抗効果素子、前記コンタクトの少なくとも一方は、セル毎に分断されていることを特徴とする請求項６に記載の磁気記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にトンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、情報記憶素子として、トンネル磁気抵抗効果（Tunneling Magneto Resistive：以下、ＴＭＲと称す）効果を利用したＭＲＡＭ（Magnetic Random Access Memory）メモリセルが提案されている。このＭＲＡＭメモリセルは、例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each セル」に、Roy Scheuerlein et.alによって開示されている。
【０００３】
図１４は、従来技術による半導体記憶装置の平面図を示す。図１５は、図１４の１５−１５線に沿った半導体記憶装置の断面図を示す。図１６は、従来技術による半導体記憶装置の磁気記録層の磁化状態を矢印で示す。
【０００４】
図１４、図１５に示すように、ビット線１１と書き込みワード線１３とが互いに直交するように配置され、このビット線１１と書き込みワード線１３との交点にＴＭＲ素子２３が配置されている。このＴＭＲ素子２３の一端はビット線１１に接続され、他端は下部電極４０及びコンタクト４１を介して読み出しワード線３０に接続されている。
【０００５】
ここで、ＴＭＲ素子２３は、２つの磁性層と、これら磁性層に挟まれた非磁性層とからなる３層構造になっている。つまり、ＴＭＲ素子２３は、上部電極（図示せず）を介してビット線１１に接続する磁気記録層２４と、下部電極４０に接続する磁化固着層２５と、これら磁気記録層２４と磁化固着層２５とに挟まれた薄いトンネル絶縁膜１９とで構成される。
【０００６】
しかしながら、上記従来技術による半導体記憶装置では、以下に示す問題が生じていた。
【０００７】
まず、ＴＭＲ素子２３を構成する磁気記録層２４、磁化固着層２５及びトンネル絶縁膜１９は、ＴＭＲ素子２３を搭載する半導体基板（図示せず）に対して水平方向に平面で形成されている。したがって、ＴＭＲ素子２３をパターニングする際、ＴＭＲ素子２３の表面積はリソグラフィの最小寸法に依存してしまう。すなわち、ＴＭＲ素子２３の加工の自由度が低かった。
【０００８】
また、図１６に示すように、磁気記録層２４では、本来全ての磁化方向が一方向に揃っているのが理想であるが、実際は磁気記録層２４の両端部において長手方向の磁化ベクトルが回りこむような磁区１００が発生し、この磁区１００によりいわゆる反磁界が発生する。その結果、反磁界が発生した領域は、本来の“１”、“０”の情報記憶状態に相当するトンネル抵抗を均一に維持することができなくなる。この問題は、ＴＭＲ素子２３を微細化するとさらに顕著になる。つまり、ＴＭＲ素子２３の面積成分（水平方向）の微細化を図る場合、ＴＭＲ素子２３の表面積を小さくする必要がある。すなわち、ＴＭＲ素子２３の表面積を小さくするにしたがって、ＴＭＲ素子２３の端部に発生した磁区１００による磁界不安定領域の割合が大きくなる。これにより、トンネル抵抗の変化量の差を検出し難くなる。また、ＴＭＲ素子２３の微細化は、面積成分に対し膜厚成分（垂直方向）の微細化が難しい。これらのため、ＴＭＲ素子２３の面積成分の微細化のみを進めると、スイッチングに必要な磁場が大きくなり、磁界発生時の印加電流が極端に大きくなってしまう。以上のように、ＴＭＲ素子２３の微細化が困難であるため、セルの微細化も実現が難しかった。
【０００９】
また、図１５に示すように、従来のセルにおいて、１つのＴＭＲ素子２３につき、１つのビット線１１と２つのワード線（書き込みワード線１３、読み出しワード線３０）が必要である。さらに、ＴＭＲ素子２３と読み出しワード線３０とを接続するために、下部電極４０やコンタクト４１などを用いて配線の引き出しが必要になる。したがって、種々の配線等の存在によって、セルの最小加工寸法は８Ｆ２以上になっており（図１４参照）、セルの微細化がさらに困難であった。
【００１０】
また、図１５に示すように、書き込みワード線１３とＴＭＲ素子２３との距離Ｘ’は短くするほど書き込み電流が小さくなり、動作マージンが向上する。このため、書き込みワード線１３とＴＭＲ素子２３との距離Ｘ’は短くする必要があるが、書き込みワード線１３とＴＭＲ素子２３と間の絶縁膜の膜厚１６ａが薄くなるように制御することはプロセス上非常に困難であった。
【００１１】
【発明が解決しようとする課題】
以上のように、上記従来技術による半導体記憶装置では、ＴＭＲ素子２３の表面加工における自由度が低く、セル面積の微細化が困難であり、さらに書き込みワード線１３とＴＭＲ素子２３間の距離Ｘ’の制御が困難であった。
【００１２】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、ＴＭＲ素子の表面加工の自由度を向上し、セル面積の微細化を図り、さらに書き込み配線とＴＭＲ素子間の距離の制御が可能な磁気記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１４】
本発明の一視点による磁気記憶装置は、半導体基板と、前記半導体基板の上方に配置され、第１の方向に延在されたビット線と、前記ビット線上に配置された第１の絶縁膜と、前記第１の絶縁膜上に配置され、前記第１の方向と異なる第２の方向に延在された第１の書き込みワード線と、前記第１の書き込みワード線を覆う第２の絶縁膜と、前記第１の書き込みワード線と離間して前記第１の絶縁膜上に配置されかつ前記第２の絶縁膜の側面上に形成され、第１の固着層と第１の記録層と第１のトンネル絶縁層とを有し、前記第１の固着層、前記第１の記録層及び前記第１のトンネル絶縁層の面の方向が前記半導体基板の面の方向に対して垂直方向に形成された第１のトンネル磁気抵抗効果素子と、前記第２の絶縁膜の上面上に形成されかつ前記第１のトンネル磁気抵抗効果素子と接続され、前記第２の方向に延在された読み出しワード線と、前記第１のトンネル磁気抵抗効果素子の側面に配置され、前記第１のトンネル磁気抵抗効果素子を前記ビット線に接続するコンタントとを具備する。
【００２７】
【発明の実施の形態】
本発明は、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）に関するものであり、本発明ではＴＭＲ素子を縦型に形成することに特徴がある。
【００２８】
以下に、本発明の実施の形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２９】
［第１の実施形態］
第１の実施形態は、ＴＭＲ素子が縦型に配置され、このＴＭＲ素子及びコンタクトは書き込みワード線と平行方向に複数のセルにまたがって繋がっていることを特徴とする。
【００３０】
図１は、本発明の第１の実施形態に係る半導体記憶装置の平面図を示す。図２は、図１の２−２線に沿った半導体記憶装置の断面図を示す。
【００３１】
図１、図２に示すように、第１の実施形態に係る半導体記憶装置は、磁気記録層（磁性層）２４と、磁化固着層（磁性層）２５と、これら磁気記録層２４と磁化固着層２５との間に挟まれたトンネル絶縁膜（非磁性層）１９とで構成される１重トンネル接合構造のＴＭＲ素子２３を記憶素子として用いた半導体記憶装置である。
【００３２】
そして、半導体基板（図示せず）の上方にビット線１１が選択的に形成され、このビット線１１上に第１の絶縁膜１２が形成されている。ビット線１１と垂直方向には第１の絶縁膜１２上に書き込みワード線１３が選択的に形成される。ここで、書き込みワード線１３は、第１のスペース１４とこの第１のスペースよりも幅の狭い第２のスペース１５とを交互に設けて形成されている。この第１のスペース１４を形成した書き込みワード線１３の側面、第２のスペース１５の全部及び書き込みワード線１３の上面には第２の絶縁膜１６が形成されている。書き込みワード線１３の水平位置（横）の第２の絶縁膜１６の側面には、書き込みワード線１３と平行方向にＴＭＲ素子２３がそれぞれ形成されている。このＴＭＲ素子２３間には、ＴＭＲ素子２３と平行方向にビット線１１に接続するコンタクト２９が形成されている。また、書き込みワード線１３の上方の第２の絶縁膜１６の上面には、書き込みワード線１３平行方向にＴＭＲ素子２３に接続する読み出しワード線３０が形成されている。
【００３３】
ここで、ＴＭＲ素子２３は縦型に配置されている。すなわち、ＴＭＲ素子２３を構成する磁気記録層２４、磁化固着層２５及びトンネル絶縁膜１９は、半導体基板に対して垂直方向に形成されている。また、ＴＭＲ素子２３及びコンタクト２９は、書き込みワード線１３と平行方向に複数のセルにまたがって繋がっている。さらに、ＴＭＲ素子２３を構成する磁気記録層２４、磁化固着層２５及びトンネル絶縁膜１９からなる積層構造は、隣り合うＴＭＲ素子２３間を境にして線対称となっている。
【００３４】
なお、第１の実施形態に係る半導体記憶装置では、ＴＭＲ素子２３の書き込みが、書き込みワード線１３と書き込みビット線１１の交差部分において、ワード線１３及びビット線１１にそれぞれ十分近い部分で行われる。このため、ワード線１３の方向に、ＴＭＲ素子２３の上下電極（磁気記録層２４、磁化固着層２５）、トンネル絶縁膜１９、ビット線コンタクト２９が繋がっていたとしても、書き込まれる信号変化は十分に読み取ることは可能である。
【００３５】
図３は、１重トンネル接合構造のＴＭＲ素子の断面図を示す。以下、１重トンネル接合構造のＴＭＲ素子２３の構造について説明する。
【００３６】
図３に示すように、１重トンネル接合構造のＴＭＲ素子２３は、磁気記録層２４と、磁化固着層２５と、トンネル絶縁膜１９とで構成される。これらのうち磁気記録層２４は、例えば１５ｎｍの保護層１７と、例えば５ｎｍの強磁性層１８とからなる。一方、磁化固着層２５は、例えば３ｎｍの強磁性層２０と、例えば１２ｎｍの反強磁性層２１と、例えば５ｎｍの下地層２２とからなる。そして、トンネル絶縁膜１９は、例えば１．２ｎｍである。
【００３７】
このようなＴＭＲ素子２３の材料は、図３に示すように、例えば、保護層１７にはＮｉ−Ｆｅ、強磁性層１８にはＣｏ−Ｆｅ、トンネル絶縁膜１９にはＡｌ2 Ｏ3 、強磁性層２０にはＣｏ−Ｆｅ、反強磁性層２１にはＩｒ−Ｍｎ、下地層２２にはＮｉ−Ｆｅが用いられる。
【００３８】
なお、ＴＭＲ素子２３の材料は上記材料に限定されず、以下の材料を用いてもよい。
【００３９】
磁気記録層２４及び磁化固着層２５の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００４０】
磁化固着層２５の一部を構成する反強磁性層２１の材料には、例えば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いてもよい。
【００４１】
トンネル障壁層１９の材料には、例えば、ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもかまわない。
【００４２】
なお、第１の実施形態では、１重トンネル接合構造のＴＭＲ素子２３を記憶素子として用いたが、２重トンネル接合構造のＴＭＲ素子を記憶素子として用いても構わない。
【００４３】
図４は、２重トンネル接合構造のＴＭＲ素子の断面図を示す。以下、２重トンネル接合構造のＴＭＲ素子の構造について説明する。
【００４４】
図４に示すように、２重トンネル接合構造のＴＭＲ素子２３ａは、磁気記録層２４と、第１、第２の磁化固着層２５ａ、２５ｂと、第１、第２のトンネル絶縁膜１９ａ、１９ｂとで構成される。これらのうち第１の磁化固着層２５ａは、保護層１７と、強磁性層１８とからなる。また、第２の磁化固着層２５ａは、強磁性層２０と、反強磁性層２１と、下地層２２とからなる。
【００４５】
このようなＴＭＲ素子２３ａの材料は、図４に示すように、例えば、保護層１７にはＮｉ−Ｆｅ、強磁性層１８にはＣｏ−Ｆｅ、第１、第２のトンネル絶縁膜１９ａ、１９ｂにはＡｌ2 Ｏ3 、強磁性層２０にはＣｏ−Ｆｅ、反強磁性層２１にはＩｒ−Ｍｎ、下地層２２にはＮｉ−Ｆｅ、磁気記録層２４にはＣｏ−Ｆｅが用いられる。
【００４６】
なお、ＴＭＲ素子２３ａの材料は上記材料に限定されず、上記１重トンネル接合構造で説明した材料を用いてもよい。
【００４７】
図５乃至図１２は、本発明の第１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下、第１の実施形態に係る半導体記憶装置の製造方法において説明する。なお、この製造方法では、１重トンネル接合構造のＴＭＲ素子を用いて説明する。
【００４８】
まず、図５に示すように、半導体基板（図示せず）上に形成された絶縁膜（図示せず）上に、ビット線用の金属材料が堆積され、この金属材料がパターニングされることにより、ビット線１１が形成される。
【００４９】
次に、図６に示すように、全面に第１の絶縁膜１２が形成され、この第１の絶縁膜１２上にワード線用の金属材料１３ａが堆積される。この金属材料１３ａがマスク材を用いてパターニングされることによって、書き込みワード線１３が形成されるとともに、間隔の広い第１のスペース１４とこの第１のスペース１４より間隔の狭い第２のスペース１５とが形成される。ここで、第１のスペース１４は、後述するＴＭＲ素子２３及びコンタクト２９を形成するためのスペースである。第２のスペース１５はセル間のスペースであり、この第２のスペース１５の間隔は例えば最小微少寸法となっている。
【００５０】
次に、図７に示すように、全面に第２の絶縁膜１６が堆積され、この第２の絶縁膜１６が平坦化される。この際、第２のスペース１５は埋め込まれ、かつ第１のスペース１４は埋め込まれないように、第２の絶縁膜１６の膜厚が調整される。その結果、第１のスペース１４に第１の溝１４’が形成される。
【００５１】
次に、図８に示すように、全面に保護層１７が堆積される。その後、図９に示すように、この保護層がＲＩＥ（Reactive Ion Etching）により除去され、第１の絶縁膜１２及び第２の絶縁膜１６の表面が露出される。これにより、第１の溝１４’の両側面にのみ保護層１７が残存される。
【００５２】
次に、図１０に示すように、前記図８、図９の工程を繰り返すことによって、強磁性層１８、トンネル絶縁膜１９、強磁性層２０、反強磁性層２１、下地層２２が順次形成され、第１の溝１４’の両側面にＴＭＲ素子２３が形成される。ここで、保護層１７と強磁性層１８とにより磁気記録層２４が形成され、強磁性層２０と反強磁性層２１と下地層２２とにより磁化固着層２５が形成される。
【００５３】
次に、図１１に示すように、全面エッチングを行うことにより、書き込みワード線１３の上方の第２の絶縁膜１６が後述する読み出しワード線３０の膜厚分だけ除去されるとともに、ＴＭＲ素子２３間の底面に第１の絶縁膜１２がビット線１１の表面を露出するまで除去される。その結果、第２の溝２６とコンタクトホール２７とがそれぞれ形成される。なお、この際、書き込みワード線１３上の全ての第２の絶縁膜１６がなくならないように、書き込みワード線１３をパターニングした際のマスク材を残しておくとよい。
【００５４】
次に、全面に読み出しワード線３０及びコンタクト２９用の金属材料（例えばＷ）２８が堆積される。これにより、この金属材料２８によって、第２の溝２６とコンタクトホール２７が埋め込まれる。
【００５５】
次に、図１２に示すように、全面エッチング又はＣＭＰ（Chemical Mechanical Polish）法を用いて、ＴＭＲ素子２３をストッパーとして金属材料２８が除去され、ＴＭＲ素子２３の表面が露出される。その結果、コンタクトホール２７にＴＭＲ素子２３及びビット線１１に接続するコンタクト２８が形成される。
【００５６】
最後に、図２に示すように、リソグラフィ法及びＲＩＥ法等により、第２の溝２６内の金属材料２８がパターニングされ、ＴＭＲ素子２３に接続する読み出しワード線３０が形成される。
【００５７】
上記第１の実施形態によれば、ＴＭＲ素子２３が縦型に配置されている。すなわちＴＭＲ素子２３を構成する磁気記録層２４、磁化固着層２５及びトンネル絶縁膜１９は、半導体基板に対して垂直方向に形成されている。これにより、第１の実施形態では、以下に示す効果が得られる。
【００５８】
まず、ＴＭＲ素子２３を縦型に配置することによって、第１の溝１４’の側面にＴＭＲ素子２３を構成する層を順次堆積することによって、所望のパターンのＴＭＲ素子２３を形成できる。つまり、従来のように、リソグラフィ及びＲＩＥなどを用いてＴＭＲ素子２３をパターニングする必要がないため、ＴＭＲ素子２３の表面積がリソグラフィの加工限界に制限されなくなる。したがって、ＴＭＲ素子２３の加工の自由度を向上できる。
【００５９】
また、上述するように、ＴＭＲ素子２３の加工の自由度を向上できた結果、ＴＭＲ素子２３の表面積を最小寸法より大きくすることができる。具体的には、書き込みワード線１３のアスペクト比を大きくし、かつコンタクト２９の埋め込み用金属材料２８に埋め込み性の良い材料（例えばポリシリコン等）を使用すればよい。このように、ＴＭＲ素子２３の表面積を最小寸法より大きくすることができるため、ＴＭＲ素子２３の端部に発生した磁区１００による磁界不安定領域の割合を小さくすることができる。したがって、トンネル抵抗の変化量の差の検出が従来よりも容易となるため、スイッチングに必要な磁場が大きくなり磁界発生時の印加電流が極端に大きくなるという問題を回避できる。
【００６０】
また、ＴＭＲ素子２３を縦型に配置することによって、読み出しワード線３０をＴＭＲ素子２３に直接接続できる。つまり、従来のようなＴＭＲ素子２３と読み出しワード線３０とを接続する配線が不要となる。したがって、従来よりもセルを微細化することができる。その結果、１セルあたりのセル面積の最小加工寸法を６Ｆ２にすることができ、従来よりもセルの微細化が可能となった。
【００６１】
また、書き込みワード線１３とＴＭＲ素子２３との間の第２の絶縁膜１６は、第２のスペース１５を埋め込む際に書き込みワード線１３の側壁に自己整合的に堆積される。このため、書き込みワード線１３とＴＭＲ素子２３との間の距離Ｘを決定する第２の絶縁膜の膜厚１６ａは、堆積膜厚にほぼ等しく、その他のばらつき要因を殆ど受けない。したがって、従来に比べて、膜厚１６ａが薄くなるように制御し易くなる。つまり、書き込みワード線１３とＴＭＲ素子２３との距離Ｘを従来よりも容易に短くすることができるため、動作マージンを向上させることができる。加えて、書き込みワード線１３の寸法のばらつき、書き込みワード線１３とＴＭＲ素子２３との間の第２の絶縁膜の膜厚１６ａのばらつき、及びＴＭＲ素子２３を構成する各層の膜厚ばらつきなどは、２つのＴＭＲ素子２３間のコンタクト２９で吸収することができる。
【００６２】
また、第１の実施形態に２重トンネル接合構造のＴＭＲ素子２３ａを用いることによって、１重トンネル接合構造のＴＭＲ素子２３を用いた場合と比較して、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の特性劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造のＴＭＲ素子２３ａを用いることによって、セル情報を外部に読み出す際に有利となる。
【００６３】
［第２の実施形態］
第２の実施形態は、ＴＭＲ素子が縦型に配置され、このＴＭＲ素子及びコンタクトをセル毎に分割していることに特徴がある。
【００６４】
図１３は、本発明の第２の実施形態に係る半導体記憶装置の平面図を示す。この図１３の２−２線に沿った断面図は、図２に示す第１の実施形態に係る半導体記憶装置の断面図と同じである。なお、第２の実施形態において、第１の実施形態と同様の構造については説明を省略し、異なる構造についてのみ説明する。
【００６５】
図１３に示すように、第２の実施形態に係る半導体記憶装置は、ＴＭＲ素子２３’及びコンタクト２９’が書き込みワード線１３の方向に繋がっておらず、セル毎に分断されている。なお、ＴＭＲ素子２３’及びコンタクト２９’の一方のみがセル毎に分断されていてもよい。
【００６６】
なお、第２の実施形態においても、図３に示すような１重トンネル接合構造、又は図４に示すような２重トンネル接合構造が適用される。
【００６７】
次に、本発明の第２の実施形態に係る半導体記憶装置の製造方法について簡単に説明する。なお、第２の実施形態において、第１の実施形態と同様の工程については説明を省略し、異なる工程についてのみ説明する。
【００６８】
まず、図５乃至図１２に示すように、第１の実施形態と同様に、ＴＭＲ素子２３が形成される。
【００６９】
次に、図２に示すように、読み出しワード線３０のリソグラフィ時に、ＴＭＲ素子２３及びビット線コンタクト２９が図１３に示す形状にパターニングされる。この際、ＴＭＲ素子２３及びコンタクト２９の部分は、読み出しワード線３０よりも深い段差上のエッチングとなるため、エッチング残りがないように加工する必要がある。このため、読み出しワード線３０下の第２の絶縁膜１６とのエッチング選択比が十分とれるエッチング条件を用いることが必要である。このようにして、セル毎に分断されたＴＭＲ素子２３’及びコンタクト２９’が形成される。
【００７０】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７１】
さらに、第２の実施形態のようにセル毎にＴＭＲ素子２３’が分離していると、寄生電流及び反転磁界のばらつきによって生じた磁界不安定領域による悪影響が、全てのセルに及ぼされることを防止できる。
【００７２】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００７３】
【発明の効果】
以上説明したように本発明によれば、ＴＭＲ素子の表面加工の自由度を向上し、セル面積の微細化を図り、さらに書き込み配線とＴＭＲ素子間の距離の制御が可能な磁気記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置を示す平面図。
【図２】図１の２−２線に沿った半導体記憶装置の断面図。
【図３】１重トンネル接合構造のＴＭＲ素子の断面図。
【図４】２重トンネル接合構造のＴＭＲ素子の断面図。
【図５】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の第２の実施形態に係わる半導体記憶装置を示す平面図。
【図１４】従来技術による半導体記憶装置を示す平面図。
【図１５】図１４の１５−１５線に沿った半導体記憶装置の断面図。
【図１６】従来技術による半導体記憶装置の磁気記録層の磁化状態を示す図。
【符号の説明】
１１…ビット線、
１２…第２の絶縁膜、
１３ａ、１７ａ、２８…金属材料、
１３…書き込みワード線、
１４…第１のスペース、
１４’…第１の溝、
１５…第２のスペース、
１６…第２の絶縁膜、
１６ａ…書き込みワード線とＴＭＲ素子間の第２の絶縁膜の膜厚、
１７…保護層、
１８、２０…強磁性層、
１９…トンネル絶縁膜、
２１…反強磁性層、
２２…下地層、
２３、２３’…１重トンネル接合構造のＴＭＲ素子、
２３ａ…２重トンネル接合構造のＴＭＲ素子、
２４…磁気記録層、
２５…磁化固着層、
２６…第２の溝、
２７…コンタクトホール、
２９、２９’…コンタクト、
３０…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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