(57)【特許請求の範囲】
【請求項１】
半導体基板の一のアクティブ領域上に、ゲート絶縁膜を介して形成されたゲート電極を有する複数のトランジスタが形成されており、
前記一のアクティブ領域上かつ異なる前記トランジスタのゲート電極間の一部に、前記ゲート電極同士が隣接する当該ゲート電極間の間隔、および隣接する前記ゲート電極との間隔が所定の範囲内となるようにダミーパターンが形成され、当該ダミーパターンは、前記ゲート電極の側壁に形成されるサイドウォールを形成するときに用いたサイドウォール形成膜の一部を用いて形成されており、
前記ゲート電極および前記ダミーパターンを被覆するように、前記半導体基板に応力を印加するためのストレスライナー膜が形成され、かつ、前記ダミーパターンに前記半導体基板に達するスリットがゲート長方向に形成されている半導体装置。
【請求項２】
前記一のアクティブ領域上の前記スリットが形成された部分に、前記トランジスタのソース・ドレイン領域と同じ拡散層からなるスリット部拡散層が形成されて、当該スリット部拡散層に隣接する前記ソース・ドレイン領域間が電気的に接続された請求項１に記載の半導体装置。
【請求項３】
前記ソース・ドレイン領域上及び前記スリット部拡散層上に金属シリサイド層が形成されている請求項２に記載の半導体装置。
【請求項４】
前記スリットが前記ダミーパターンに複数形成されている請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を有する半導体装置に関するものである。
【背景技術】
【０００２】
ＦＥＴを用いた一般的なＬＳＩでは、ゲート間隔はデザインルールの範囲内における任意の値を用いて様々な素子設計が行われている。
しかし素子の微細化が進むにつれて、ゲート間隔の違いがゲート長、不純物分布、キャリア移動度などに影響を与え、トランジスタ特性をシステマティックに変動させるようになることが知られている（例えば、非特許文献１、２参照。）。
【０００３】
アクティブ領域端に拡散層があるトランジスタの場合は、素子分離領域上にダミーゲートを形成することでゲート間隔を一定に近づけることができる。
しかし、アクティブ領域端に拡散層がないトランジスタの場合は、安易にダミーゲートを配置することは素子分離の観点から困難である。
一方、ゲート間隔に何らかの設計制約を加えることは設計の自由度を制限し、競争力の低下につながる。
【０００４】
図１１に示すように、トランジスタ１０３の両端に、拡散層１２２と素子分離領域１１３をまたぐ形状のダミーゲート１１６を有する半導体装置が提案されている（例えば、特許文献１参照。）。
このように、拡散層１２２と素子分離領域１１３をまたぐ形状のダミーゲート１１６を形成することで、ゲート間隔に起因するゲート長の変動を小さくし、トランジスタの特性変動を抑制することが可能となるとしている。
【０００５】
しかしながら、アクティブ領域端に拡散層があるトランジスタに対してのみ適用可能であり、対象トランジスタの片側あるいは両端に別のトランジスタが形成されている場合には適用が困難である。
【０００６】
図１２に示すように、トランジスタ２０３の両端の拡散層２２２上もしくは素子分離領域２１３上にダミーゲート２１６、２１７を有する半導体装置が提案されている（例えば、特許文献２参照。）。
このように、トランジスタ２０３の両端の拡散層２２２上もしくは素子分離領域２１３上にダミーゲート２１６、２１７を形成することで、ゲート間隔に起因するサイドウォール幅の変動を小さくし、トランジスタの特性変動を抑制することが可能となるとしている。
【０００７】
上記特許文献２の例では、アクティブ領域端に拡散層が形成されていないトランジスタに対しても適用している。しかしアクティブ領域上にダミーゲートを形成すると、ダミーゲートの左右で拡散層が分離されるため、実際のＭＯＳトランジスタ回路においては前記特許文献１のトランジスタと同様に、限られたトランジスタにしかダミーゲートを形成することができない。
【０００８】
図１３に示すように、トランジスタ３０３近傍の素子分離領域３１３上にダミーゲート３１６を有する半導体装置、もしくは図１４に示すように、トランジスタ３０３近傍の素子分離領域３１３上にダミーパターン３１７を有する半導体装置が提案されている（例えば、特許文献３参照。）。
このように、ダミーゲート３１６もしくはダミーパターン３１７を形成することで、拡散層３２２上のシリサイド層３２５の厚みを均一にし、トランジスタの特性変動を抑制することが可能となるとしている。
【０００９】
しかしながら、素子分離領域上にダミーゲートを形成するのは前記特許文献２と同様であり、限られたトランジスタにしか適用できない。ダミーゲートだけではなく、ダミーパターンも使用する点は、前記特許文献２の構成と異なっているが、ダミーゲートもしくはダミーパターンを形成するのは素子分離領域上であるため、やはりアクティブ領域端の限られたトランジスタにしか適用できないという問題点がある。
【００１０】
【特許文献１】特開平８−２３６７６７号公報
【特許文献２】特開２００２−１９０５８９号公報
【特許文献３】特開２００４−２８９１３８号公報
【非特許文献１】P. Grudowski et al.,“1-D and 2-D Geometry Effects in Uniaxially-Strained Dual Etch Stop Layer Stressor Integrations”Symp. VLSI Tech., p.76 （2006）
【非特許文献２】H. Tsuno et al., Symp. “Advanced Analysis and Modeling of MOSＦＥＴ Characteristic Fluctuation Caused by Layout Variation”VLSI Tech.）（2007）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
解決しようとする問題点は、ダミーパターンもしくはダミーゲートを形成することができるトランジスタが限られた位置に形成されているトランジスタである点である。
【００１２】
本発明は、いかなる位置に形成されたトランジスタに対してもダミーパターンを形成することを可能にして、トランジスタ特性の変動を抑制することを可能にする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、半導体基板の一のアクティブ領域上に、ゲート絶縁膜を介して形成されたゲート電極を有する複数のトランジスタが形成されており、前記一のアクティブ領域上かつ異なる前記トランジスタのゲート電極間の一部に、前記ゲート電極同士が隣接する当該ゲート電極間の間隔、および隣接する前記ゲート電極との間隔が所定の範囲内となるようにダミーパターンが形成され、当該ダミーパターンは、前記ゲート電極の側壁に形成されるサイドウォールを形成するときに用いたサイドウォール形成膜の一部を用いて形成されており、前記ゲート電極および前記ダミーパターンを被覆するように、前記半導体基板に応力を印加するためのストレスライナー膜が形成され、かつ、前記ダミーパターンに前記半導体基板に達するスリットがゲート長方向に形成されていることを特徴とする。
【００１４】
本発明の半導体装置では、異なるトランジスタのゲート電極間の間隔が異なっていても、ゲート電極同士が隣接するゲート電極間の間隔、および隣接するゲート電極との間隔が所定の範囲内となるようにダミーパターンが形成されていることから、ダミーパターンとそれと隣接するゲート電極との間隔が、一定の範囲内になるので、隣接するゲート電極間の間隔およびダミーパターンとそれと隣接するゲート電極間の間隔がほぼ一定になる。
このため、隣接するゲート電極間およびダミーパターンとゲート電極間に、拡散層、金属シリサイド層、半導体基板に応力を印加するためのストレスライナー膜等が均一に形成されるようになる。
【発明の効果】
【００１９】
本発明の半導体装置は、隣接するゲート電極間の間隔およびダミーパターンとゲート電極間の間隔がほぼ一定になるため、隣接するゲート電極間およびダミーパターンとゲート電極間に、拡散層、金属シリサイド層、半導体基板に応力を印加するためのストレスライナー膜等が均一に形成されるようになるので、各ゲート電極を有するトランジスタの特性を一定にすることができるようになるという利点がある。
すなわち、ゲート間隔に起因したトランジスタの特性変動を抑制することができる。
【００２０】
本発明の半導体装置の製造方法（第１製造方法および第２製造方法）は、ゲート電極間の間隔およびダミーパターンとゲート電極間の間隔がほぼ一定に形成されるため、ゲート電極間およびダミーパターンとゲート電極間に、拡散層、シリサイド層、半導体基板に応力を印加するためのストレスライナー膜等を形成した場合に、それらが均一に形成されるようになるので、各ゲート電極を有するトランジスタの特性を一定にすることができるようになるという利点がある。
すなわち、ゲート間隔に起因したトランジスタの特性変動を抑制することができる。
【発明を実施するための最良の形態】
【００２２】
図１に示すように、半導体基板１１にアクティブ領域１２を分類する素子分離領域１３が形成されている。上記アクティブ領域１２には、複数の電界効果トランジスタ３（３−１、３−２、３−３）が形成されている。
すなわち、上記アクティブ領域１２上にゲート絶縁膜１４を介して複数のゲート電極１５が形成されている。ここでは、一例として、３つのゲート電極１５（１５−１〜３）について示す。例えば、上記複数のゲート電極１５は、ゲート電極１５（１５−１）とゲート電極１５（１５−２）との間隔Ｄ１と、ゲート電極１５（１５−２）とゲート電極１５（１５−３）との間隔Ｄ２とは異なる間隔に形成されている。
【００２３】
上記アクティブ領域１２上の少なくとも上記ゲート電極１５間の一部、ここでは、ゲート電極１５−２とゲート電極１５−３との間にダミーパターン１６が形成されている。
そして、上記ダミーパターン１６は、上記ゲート電極１５−１、ゲート電極１５−２同士が隣接するゲート電極間の間隔Ｄ１、および上記ダミーパターン１６（１６−１）とそれと隣接する一方のゲート電極１５−２との間隔ｄ１、および上記ダミーパターン１６（１６−１）とそれと隣接する他方のゲート電極１５−３との間隔ｄ２が所定の範囲内となるように形成されている。
【００２４】
ここでいう、所定の範囲内とは、例えばダミーパターン１６が形成されないゲート電極１５−１とゲート電極１５−２との間隔Ｄ１を基準にして、例えば間隔ｄ２を比較した場合、ｄ２＝Ｄ１であるか、ｄ２＝Ｄ１±δ（δは間隔が異なる場合に許される間隔差の許容値）であることを意味している。以下、所定の範囲とは同様な意味で用いている。
【００２５】
さらに、上記ゲート電極間の間隔Ｄ１と、素子分離領域１３（１３−１）とゲート電極１５−１との間隔ｄ３、もしくはゲート電極１５−３と素子分離領域１３（１３−２）との間隔ｄ４とが異なる場合には、素子分離領域側にもダミーパターン１６−２を設けることが好ましい。例えば、本実施例の場合には、上記間隔Ｄ１に対して、上記間隔ｄ３は所定の範囲内であり、上記間隔ｄ４は所定の範囲内とは異なる。
したがって、素子分離領域１６（１６−２）側にダミーパターン１６（１６−２）が形成されている。
これによって、上記間隔Ｄ１に対して、ゲート電極１５−３とダミーパターン１６−２との間隔ｄ５がｄ５＝Ｄ１であるか、ｄ５＝Ｄ１±δの範囲内となる。
【００２６】
また、上記各ゲート電極１５の側壁には、オフセットスペーサ１７を介してサイドウォール１８が形成されている。このサイドウォール１８と上記ダミーパターン１６とは、同一のサイドウォール形成膜から形成されていてもよい。なお、ゲート電極１５の上部にハードマスク層（図示せず）が形成されていることが好ましい。ハードマスク層が形成されることによって、オフセットスペーサ１７、サイドウォール１８等を形成するときにゲート電極１５をエッチングすることが防止される。
【００２７】
また、各ゲート電極１５の両側における上記半導体基板１１には、ＬＤＤ領域２１を介してソース・ドレイン領域２２が、例えば不純物をイオン注入等の不純物導入技術により注入されてなる拡散層で形成されている。
【００２８】
各ゲート電極１５上には金属シリサイド層２５が形成され、各ソース・ドレイン領域２２上には金属シリサイド層２５が形成されている。これらの金属シリサイド層２５は、例えば、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成されている。
【００２９】
そして、上記半導体基板１１上には、上記ゲート電極１５、上記ダミーパターン１６、サイドウォール１８等を被覆するように、後に接続する接続孔を形成するエッチングを一旦停止させるエッチングストッパ膜３１が形成されている。
このエッチングストッパ膜３１は、引張応力を有する窒化シリコン膜、圧縮応力を有する窒化シリコン膜等で形成することにより、各ゲート電極１５下部の半導体基板１１に形成されるチャネル領域に応力を印加するためのストレスライナー膜として用いることもできる。
【００３０】
さらに、上記エッチングストッパ膜３１を被覆するように、半導体基板１１上には層間絶縁膜３２が形成されている。この層間絶縁膜３２には、上記ソース・ドレイン領域２２上の金属シリサイド層２５、ゲート電極１５上の金属シリサイド層２５等に通じる接続孔３３が形成されている。図面では一例として、一部のソース・ドレイン領域２２上の金属シリサイド層２５に通じる接続孔３３を示した。また、上記接続孔３３にはその内部を埋め込むようにプラグ３４が形成されている。このプラグ３４には、層間絶縁膜３２の上部に形成された配線３５に接続されている。
【００３１】
本発明の半導体装置１では、ゲート電極１５間の間隔が異なっていても、ゲート電極１５同士が隣接するゲート電極１５−１、１５−２間の間隔、およびダミーパターン１６−１とそれと隣接するゲート電極１５−２、１５−３との間隔が所定の範囲内となるように、アクティブ領域１２上の少なくともゲート電極１５−２、１５−３間の一部にダミーパターン１６−１が形成されていることから、ダミーパターン１６−１とそれと隣接するゲート電極１５−２、１５−３との間隔が、一定の範囲内になるので、隣接するゲート電極１５−１、１５−２間の間隔およびダミーパターン１６−１とそれと隣接するゲート電極１５−２、１５−３との間隔がほぼ一定になる。このため、ゲート電極１５−１、１５−２間およびダミーパターン１６−１とゲート電極１５−２、１５−３間に、拡散層からなるソース・ドレイン領域２２に不純物注入時に生じる点欠陥量を一定量に近づけることができる。
【００３２】
一方、ゲート電極１５間の間隔が異なると、その間のソース・ドレイン領域２２の面積が異なる。ゲート電極１５間の間隔が広い領域に形成されるソース・ドレイン領域２２の面積は、ゲート電極１５間の間隔が狭い領域に形成されるソース・ドレイン領域２２の面積よりも大きくなるので、ソース・ドレイン領域２２を形成するときに発生する点欠陥密度が同等であるとすれば、面積の大きいソース・ドレイン領域ほど点欠陥密度の量が多くなる。
この点欠陥量の差により、その後の熱工程での不純物の過渡的な増速拡散が変化することになる。したがって、ソース・ドレイン領域２２の不純物プロファイルが変化し、トランジスタ特性が変化することになる。
このような理由により、ソース・ドレイン領域２２の面積は均一にすることが求められる。
すなわち、ゲート電極１５間の間隔を一定にすることが求められるのである。
【００３３】
また、本発明のごとく、ダミーパターン１６が形成されていることで、ソース・ドレイン領域２２に形成される金属シリサイド層２５の膜厚の均一化が図れる。
【００３４】
さらに、半導体基板１１に応力を印加するためのストレスライナー膜となるエッチングストッパ膜３１から半導体基板１１に与える応力が均一になるという利点がある。
【００３５】
一方、上記説明したように、ゲート電極１５間の間隔が異なると、その間のソース・ドレイン領域２２の面積も異なる。ゲート電極１５間の間隔が広い領域に形成されるソース・ドレイン領域２２の面積は、ゲート電極１５間の間隔が狭い領域に形成されるソース・ドレイン領域２２の面積よりも大きくなり、ソース・ドレイン領域２２上に形成されるストレスライナー膜からのストレスはチャネル領域に印加されやすくなる。
したがって、大きなソース・ドレイン領域２２に隣接するチャネル領域には、ストレスライナー膜から大きな応力（引張応力もしくは圧縮応力）が印加されるが、小さなソース・ドレイン領域２２に隣接するチャネル領域には、ストレスライナー膜から小さな応力（引張応力もしくは圧縮応力）が印加されることになる。
よって、ソース・ドレイン領域２２の大きさによって、それに隣接するチャネル領域にかかる応力値が異なることになる。このことは、ソース・ドレイン領域２２の面積、すなわちゲート電極１５間の間隔によってトランジスタ特性、特に駆動電流が異なることを意味している。
【００３６】
よって、本発明のようなダミーパターン１６を形成することで、隣接するゲート電極１５間、ゲート電極１５とこれと隣接するダミーパターン１６間の間隔を所定の範囲内とすることで、各ゲート電極１５を有するトランジスタの特性を一定にすることができるようになる。すなわち、ゲート間隔に起因したトランジスタの特性変動を抑制することができる。
【００３７】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図２の概略構成断面図および図３のレイアウト平面図によって説明する。
【００３８】
図２および図３に示すように、前記図１によって説明したのと同様に、半導体基板１１にアクティブ領域１２を分類する素子分離領域１３が形成されていて、このアクティブ領域１２には、複数の電界効果トランジスタ３（３−１、３−２、３−３）が形成されている。
【００３９】
すなわち、上記アクティブ領域１２上にゲート絶縁膜１４を介して複数のゲート電極１５が形成されている。ここでは、一例として、３つのゲート電極１５（１５−１、１５−２、１５−３）について示す。例えば、上記複数のゲート電極１５は、ゲート電極１５（１５−１）とゲート電極１５（１５−２）との間隔Ｄ１と、ゲート電極１５（１５−２）とゲート電極１５（１５−３）との間隔Ｄ２とは異なる間隔に形成されている。
【００４０】
上記アクティブ領域１２上の少なくとも上記ゲート電極１５間の一部、ここでは、ゲート電極１５−２とゲート電極１５−３との間には、ダミーパターン１６が形成されている。
そして、上記ダミーパターン１６は、上記ゲート電極１５−１、ゲート電極１５−２同士が隣接するゲート電極間の間隔Ｄ１、および上記ダミーパターン１６（１６−１）とそれと隣接する一方のゲート電極１５−２との間隔ｄ１、および上記ダミーパターン１６（１６−１）とそれと隣接する他方のゲート電極１５−３との間隔ｄ２が所定の範囲内となるように形成されている。
【００４１】
さらに、上記ゲート電極間の間隔Ｄ１に対して、素子分離領域１３（１３−１）とゲート電極１５−１との間隔ｄ３は所定の範囲内であり、ゲート電極１５−３と素子分離領域１３（１３−２）との間隔ｄ４は所定の範囲内とは異なっている。
このため、素子分離領域１６（１６−２）側にダミーパターン１６（１６−２）が形成されている。これによって、上記間隔Ｄ１に対して、ゲート電極１５−３とダミーパターン１６−２との間隔ｄ５がｄ５＝Ｄ１であるか、ｄ５＝Ｄ１±δの範囲内となっている。
【００４２】
また、上記各ゲート電極１５の側壁には、オフセットスペーサ１７を介してサイドウォール１８が形成されている。このサイドウォール１８と上記ダミーパターン１６とは、同一のサイドウォール形成膜から形成されていてもよい。なお、ゲート電極１５の上部にハードマスク層１９が形成されていることが好ましい。ハードマスク層１９が形成されることによって、オフセットスペーサ１７、サイドウォール１８等を形成するときにゲート電極１５をエッチングすることが防止される。
【００４３】
また、各ゲート電極１５の両側における上記半導体基板１１には、ＬＤＤ領域２１を介してソース・ドレイン領域２２が、例えば不純物をイオン注入等の不純物導入技術により注入されてなる拡散層で形成されている。
【００４４】
各ゲート電極１５上には金属シリサイド層２５が形成され、各ソース・ドレイン領域２２上には金属シリサイド層２５が形成されている。これらの金属シリサイド層２５は、例えば、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成されている。
【００４５】
そして、上記半導体基板１１上には、上記ゲート電極１５および上記ダミーパターン１６を被覆するように、エッチングストッパ膜３１が形成されている。このエッチングストッパ膜３１は、引張応力を有する窒化シリコン膜、圧縮応力を有する窒化シリコン膜等で形成することにより、各ゲート電極１５下部の半導体基板１１に形成されるチャネル領域に応力を印加するためのストレスライナー膜として用いることもできる。
【００４６】
さらに、上記エッチングストッパ膜３１を被覆するように、半導体基板１１上には層間絶縁膜３２が形成されている。この層間絶縁膜３２には、上記ソース・ドレイン領域２２、ゲート電極１５等に通じる接続孔３３（一部図示せず）が形成されている。図面では一例として、一部のダミーパターン１６−１の両側のソース・ドレイン領域２２に通じる接続孔３３を示した。また、上記接続孔３３にはその内部を埋め込むようにプラグ３４が形成されている。このプラグ３４には、層間絶縁膜３２の上部に形成された配線３５に接続されている。
【００４７】
本第２実施例では、ダミーパターン１６−１の両側のソース・ドレイン領域２２に通じる接続孔３３に形成されたプラグ３４が配線３５（３５−１）によって接続されている。
【００４８】
このように、ダミーパターン１６−１の両側のソース・ドレイン領域２２（２２−１、２２−２）がプラグ３４を介して配線３５−１によって接続されていることから、ダミーパターン１６−１の両側の拡散層であるソース・ドレイン領域２２（２２−１、２２−２）に生じうる電位差を抑制することができる。
また、上記第２実施例の半導体装置２では、前記第１実施例で説明した半導体装置１と同様な作用効果を得ることもできる。
【００４９】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図４および図５のレイアウト平面図によって説明する。
【００５０】
図４に示すように、前記第１実施例および前記第２実施例で説明したダミーパターン１６−１は、半導体基板１１に達するスリット２３が形成されているものである。このスリット２３は、例えば、電界効果トランジスタ３（３−１、３−２、３−３）のゲート長方向に形成されている。
【００５１】
上記スリット２３が形成された構成のダミーパターン１６−１を有することにより、スリット２３から半導体基板１１にイオン注入された不純物で形成されるスリット部拡散層２４と、ダミーパターン１６−１の両側から半導体基板１１にイオン注入された不純物で形成されるソース・ドレイン領域２２−１、２２−２となる拡散層とが連続した状態に形成される。
これによって、ソース・ドレイン領域２２−１、２２−２間がスリット部拡散層２４で電気的に接続されることから、ソース・ドレイン領域２２−１、２２−２間を配線で接続しなくとも、ソース・ドレイン領域２２−１とソース・ドレイン領域２２−２との間の電位差を解消することができる。
【００５２】
また、ソース・ドレイン領域２２−１、２２−２上、スリット部拡散層２４上に、低抵抗な金属シリサイド層（図示せず）が形成されることにより、この金属シリサイド層を通じて、ソース・ドレイン領域２２−１とソース・ドレイン領域２２−２との間の電位差がさらに解消される。
【００５３】
または、図５に示すように、前記第１実施例および前記第２実施例で説明したダミーパターン１６−１は、半導体基板１１に達するスリット２３が形成されているものである。このスリット２３は、例えば、電界効果トランジスタ３（３−１、３−２、３−３）のゲート幅方向に形成されている第１スリット２３−１と、ゲート長方向に形成されている第２スリット２３−２とからなり、ダミーパターン１６−１が複数に分割されている。
図面で示した一例では、ゲート長方向に隣接する分割されたダミーパターン１６ｐがゲート幅方向にずらした状態で配列されている。
また図示はしていないが、上記第１スリット２３−１と上記第２スリット２３−２とを格子状に形成することもできる。
また図示はしていないが、ゲート幅方向に隣接する分割されたダミーパターン１６ｐがゲート長方向にずらした状態で配列されていてもよい。
要するに、スリット２３は、ダミーパターン１６−１の両側に形成されるソース・ドレイン領域２２−１、２２−２を結ぶように形成されていればよい。
【００５４】
このように、ダミーパターン１６−１にスリット２３が形成されることにより、ダミーパターン１６−１をマスクにしてイオン注入によりソース・ドレイン領域２２−１、２２−２を形成した際に、スリット２３が形成された部分の半導体基板１１にもソース・ドレイン領域２２−１、２２−２と同様な拡散層からなるスリット部拡散層２４が形成されることになるので、そのスリット部拡散層２４によってソース・ドレイン領域２２−１、２２−２が電気的に低い抵抗で接続された状態で形成されることになる。
よって、ソース・ドレイン領域２２−１、２２−２間を配線で接続しなくとも、ソース・ドレイン領域２２−１とソース・ドレイン領域２２−２との間の電位差を解消することができる。
【００５５】
また、ソース・ドレイン領域２２−１、２２−２上、スリット部拡散層２４上に、低抵抗な金属シリサイド層（図示せず）が形成されることにより、この金属シリサイド層を通じて、ソース・ドレイン領域２２−１とソース・ドレイン領域２２−２との間の電位差がさらに解消される。
【００５６】
次に、本発明の半導体装置に係る一実施の形態（第４実施例）を、図６の概略構成断面図によって説明する。
【００５７】
図６に示すように、前記図１によって説明したのと同様に、半導体基板１１にアクティブ領域１２を分類する素子分離領域１３が形成されていて、このアクティブ領域１２には、複数の電界効果トランジスタ３（３−１、３−２、３−３）が形成されている。
【００５８】
すなわち、上記アクティブ領域１２上にゲート絶縁膜１４を介して複数のゲート電極１５が形成されている。ここでは、一例として、３つのゲート電極１５（１５−１〜３）について示す。例えば、上記複数のゲート電極１５は、ゲート電極１５（１５−１）とゲート電極１５（１５−２）との間隔Ｄ１と、ゲート電極１５（１５−２）とゲート電極１５（１５−３）との間隔Ｄ２とは異なる間隔に形成されている。
【００５９】
上記アクティブ領域１２上の少なくとも上記ゲート電極１５間の一部、ここでは、ゲート電極１５−２とゲート電極１５−３との間には、ダミーパターン１６が形成されている。
そして、上記ダミーパターン１６は、上記ゲート電極１５−１、ゲート電極１５−２同士が隣接するゲート電極間の間隔Ｄ１、および上記ダミーパターン１６（１６−１）とそれと隣接する一方のゲート電極１５−２との間隔ｄ１、および上記ダミーパターン１６（１６−１）とそれと隣接する他方のゲート電極１５−３との間隔ｄ２が所定の範囲内となるように形成されている。
【００６０】
さらに、上記ゲート電極間の間隔Ｄ１に対して、素子分離領域１３（１３−１）とゲート電極１５−１との間隔ｄ３は所定の範囲内であり、ゲート電極１５−３と素子分離領域１３（１３−２）との間隔ｄ４は所定の範囲内とは異なっている。
そこで間隔ｄ４を所定の範囲内とするため、素子分離領域１３（１３−２）上から素子分離領域１３（１３−２）側のアクティブ領域１２上にかかるようにダミーパターン１６（１６−２）が形成されている。これによって、上記間隔Ｄ１に対して、ゲート電極１５−３とダミーパターン１６−２との間隔ｄ５がｄ５＝Ｄ１であるか、ｄ５＝Ｄ１±δの範囲内となっている。
また、ダミーパターン１６（１６−１）およびダミーパターン１６（１６−２）は、次に説明するサイドウォール１８とは別の絶縁膜で形成されたものであることから、サイドウォール１８を形成するためのサイドウォール形成膜の膜厚に規定されずに膜厚を決定することができるので、例えばゲート電極１５の高さと同等な高さに形成することが可能になる。
【００６１】
また、上記各ゲート電極１５の側壁には、オフセットスペーサ１７を介してサイドウォール１８が形成されている。なお、ゲート電極１５の上部にハードマスク層１９が形成されていることが好ましい。ハードマスク層１９が形成されることによって、オフセットスペーサ１７、サイドウォール１８等を形成するときにゲート電極１５をエッチングすることが防止される。
【００６２】
また、各ゲート電極１５の両側における上記半導体基板１１には、ＬＤＤ領域２１を介してソース・ドレイン領域２２が、例えば不純物をイオン注入等の不純物導入技術により注入されてなる拡散層で形成されている。
【００６３】
そして、上記半導体基板１１上には、上記ゲート電極１５および上記ダミーパターン１６を被覆するように、エッチングストッパ膜３１が形成されている。このエッチングストッパ膜３１は、引張応力を有する窒化シリコン膜、圧縮応力を有する窒化シリコン膜等で形成することにより、各ゲート電極１５下部の半導体基板１１に形成されるチャネル領域に応力を印加するためのストレスライナー膜として用いることもできる。
【００６４】
さらに、上記エッチングストッパ膜３１を被覆するように、半導体基板１１上には層間絶縁膜３２が形成されている。この層間絶縁膜３２には、上記ソース・ドレイン領域２２、ゲート電極１５等に通じる接続孔３３（一部図示せず）が形成されている。図面では一例として、一部のダミーパターン１６−１の両側のソース・ドレイン領域２２に通じる接続孔３３を示した。また、上記接続孔３３にはその内部を埋め込むようにプラグ３４が形成されている。このプラグ３４には、層間絶縁膜３２の上部に形成された配線３５に接続されている。
【００６５】
本第４実施例では、隣接するゲート電極１５間の間隔、隣接するゲート電極１５とダミーパターン１６間の間隔が所定の範囲内であり、ゲート電極１５とダミーパターン１６の高さがほぼ同等に形成されていることから、上記ストレスライナー膜としてのエッチングストッパ膜３１によるゲート電極１５下部の半導体基板１１への応力の印加が各トランジスタ間で均一になるという利点がある。
【００６６】
また、上記第４実施例の半導体装置４では、前記第１実施例で説明した半導体装置１と同様な作用効果を得ることもできる。
【００６７】
次に、本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（この製造方法の実施例は第１実施例と称する）を、図７〜図９の製造工程断面図によって説明する。図７〜図９では、一例として、前記半導体装置の第１実施例の構成を製造する方法を示した。
【００６８】
図７（１）に示すように、半導体基板１１にアクティブ領域１２を分離する素子分離領域１３を形成する。上記半導体基板１１には、例えばシリコン基板を用いる。この素子分離領域１３は、例えば、一般に知られているＳＴＩ（Shallow Trench Isolation）技術により形成することができる。
【００６９】
例えば、半導体基板１１上に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜を順に堆積させた後、レジストパターニングを行い、このレジストパターンをマスクとして、窒化シリコン膜、酸化シリコン膜、半導体基板１１の順にエッチング（例えばＲＩＥ（Reactive Ion Etching））によりエッチングを行い、素子分離領域とすべき溝を形成する。溝の深さはおよそ３００ｎｍ程度である。この溝の内部に酸化膜系の膜を埋め込んだ後、半導体基板１１上の余剰な酸化膜系の膜を除去する。この除去には、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）法を用いる。その後、必要な薬液処理を行って素子分離領域１３を形成する。
【００７０】
次に、図示はしていないが、半導体基板１１表面に対して、例えば１０ｎｍ程度の熱酸化を行い、この熱酸化膜を通して、半導体装置を形成するために必要とされるＮウエル領域およびＰウエル領域を形成する。Ｎウエル領域を形成する場合には、Ｐウエル領域上を例えばレジストマスクで覆って、Ｎウエル領域を形成するための不純物注入を行い、Ｐウエル領域を形成する場合には、Ｎウエル領域上を例えばレジストマスクで覆って、Ｐウエル領域を形成するための不純物注入を行う。また、ｎＦＥＴおよびｐＦＥＴのしきい値電圧を調整するためのチャネル不純物注入も行う。この場合も、ウエル領域を形成する方法と同様に、ｎＦＥＴのしきい値電圧を調整する場合には、ｐＦＥＴの形成領域上を例えばレジストマスクで覆って、ｎＦＥＴのしきい値電圧を調整する不純物注入を行い、ｐＦＥＴのしきい値電圧を調整する場合には、ｎＦＥＴの形成領域上を例えばレジストマスクで覆って、ｐＦＥＴのしきい値電圧を調整する不純物注入を行う。
【００７１】
次に、図７（２）に示すように、上記半導体基板１１のアクティブ領域１２上にゲート絶縁膜１４を介して複数のゲート電極１５を形成する。
【００７２】
具体的には、上記熱酸化膜を除去し、熱酸化および窒化プロセス等を用いてゲート絶縁膜１４を形成する。その後ポリシリコンやアモルファスシリコン等の膜を１００ｎｍ−２００ｎｍ程度、例えばＣＶＤ法にて堆積させる。
次にリソグラフィによってレジストパターニングを行なった後、そのパターニングしたレジストをエッチングマスクに用いて、ＲＩＥ法により、上記ポリシリコン等の膜をエッチングして、ゲート電極１５を形成する。ゲート電極１５の最小長さは、例えば６５ｎｍテクノロジーノードの場合３０ｎｍ〜５０ｎｍ程度である。
その後、上記レジストを除去する。
【００７３】
次いで、各ゲート電極１５の側壁にオフセットスペーサ１７を形成する。このオフセットスペーサ１７は、半導体基板１１の全面に各ゲート電極１５を被覆する状態に、絶縁膜（図示せず）を形成した後、その絶縁膜をエッチバックすることにより形成される。
例えば、ＣＶＤ法にて、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜もしくは窒化シリコン（ＳｉＮ）膜を５ｎｍ〜２０ｎｍ程度堆積し、その後、ＲＩＥ法にて、ゲート電極１５の側壁に上記オフセットスペーサー１７を自己整合的に形成する。
【００７４】
次に、上記ゲート電極１５、オフセットスペーサ１７等をマスクにして、上記半導体基板１１の表層に不純物を導入して、電界効果トランジスタのＬＤＤ領域２１を形成する。この不純物導入には、例えばイオン注入を用いる。
また、ＬＤＤ領域２１を形成するときに、上記イオン注入後、必要に応じて不純物活性化のためのアニールを行う。
【００７５】
次に、図８（３）に示すように、上記各ゲート電極１５の側壁に上記オフセットスペーサ１７を介してサイドウォール１８を形成する。これと同時に、各ゲート電極１５間の間隔を所定の範囲内とするため、ゲート電極１５間の間隔が広い領域に、例えばゲート電極１５−２とゲート電極１５−３との間にダミーパターン１６（１６−１）を形成する。
【００７６】
すなわち、上記ダミーパターン１６（１６−１）は、上記ゲート電極１５−１、ゲート電極１５−２同士が隣接するゲート電極１５−１、１５−２間の間隔Ｄ１、および上記ダミーパターン１６（１６−１）とそれと隣接する一方のゲート電極１５−２との間隔ｄ１、および上記ダミーパターン１６（１６−１）とそれと隣接する他方のゲート電極１５−３との間隔ｄ２が所定の範囲内となるように形成される。
したがって、ダミーパターン１６−１は、ｄ１＝Ｄ１およびｄ２＝Ｄ１となるか、ｄ１＝Ｄ１およびｄ２＝Ｄ１±δとなるか、ｄ１＝Ｄ１±δおよびｄ２＝Ｄ１となるか、ｄ１＝Ｄ１±δおよびｄ２＝Ｄ１±δになるように形成される。
【００７７】
またこのとき、上記ゲート電極１５−１、１５−２間の間隔Ｄ１に対して、素子分離領域１３（１３−１）とゲート電極１５−１との間隔ｄ３は所定の範囲内であり、ゲート電極１５−３と素子分離領域１３（１３−２）との間隔ｄ４は所定の範囲内とは異なっているとした場合、上記間隔ｄ４を所定の範囲内とするため、素子分離領域１３（１３−２）上から素子分離領域１３（１３−２）側のアクティブ領域１２上にかかるようにダミーパターン１６（１６−２）を形成する。
これによって、上記間隔Ｄ１に対して、ゲート電極１５−３とダミーパターン１６−２との間隔ｄ５がｄ５＝Ｄ１となるか、ｄ５＝Ｄ１±δの範囲内となるようにする。
【００７８】
上記のように、上記サイドウォール１８およびダミーパターン１６を形成するには、まず、半導体基板１１上に上記ゲート電極１５、オフセットスペーサ１７等を被覆するようにサイドウォール形成膜（図示せず）を成膜する。
このサイドウォール形成膜は、例えばＴＥＯＳ、窒化シリコン（ＳｉＮ）、ホウ素シリケートガラス（ＢＳＧ）、リンシリケートガラス（ＰＳＧ）などを、例えばＣＶＤ法により１０ｎｍ〜１００ｎｍ程度の厚さに堆積させて形成する。絶縁膜は複数種類を組み合わせた積層膜とすることも可能である。
次いで、上記ダミーパターン１６を形成する領域のサイドウォール形成膜上にエッチングマスク４１を形成する。このエッチングマスク４１は、通常のレジスト塗布技術およびリソグラフィー技術によって形成される。このとき、エッチングマスク４１は、上記説明したようなゲート電極１５とダミーパターン１６との間隔が得られるような位置に形成される。
【００７９】
そして、上記サイドウォール形成膜をエッチバックする。この結果、各ゲート電極１５の側壁にオフセットスペーサ１７を挟むようにして上記サイドウォール１８が形成され、このサイドウォール形成膜で上記ダミーパターン１６が同時に形成される。
その後、上記エッチングマスク４１を除去する。
【００８０】
次に、図８（４）に示すように、各ゲート電極１５、オフセットスペーサ１７、サイドウォール１８、ダミーパターン１６、素子分離領域１３等をマスクにして、半導体基板１１に不純物を導入し、アニール処理を行って拡散層を形成することで、ソース・ドレイン領域２２を形成する。したがって、各ゲート電極１５の両側における半導体基板１１に、ＬＤＤ領域２１を介してソース・ドレイン領域２２が形成される。
【００８１】
次いで、上記半導体基板１１上に、各ゲート電極１５、オフセットスペーサ１７、サイドウォール１８、ダミーパターン１６、素子分離領域１３等を被覆する金属シリサイドを形成するための金属層を形成する。次いで、熱処理を行うことによって、上記金属層の金属と、ゲート電極１５、ソース・ドレイン領域２２等のシリコンとを反応させて、金属シリサイド層２５を形成する。
その後、未反応な金属層を除去する。
これによって、ゲート電極１５上、およびソース・ドレイン領域２２上のみに、自己整合的に金属シリサイド層２５が形成される。
【００８２】
具体的には、一例として、ゲート電極１５上、およびソース・ドレイン領域２２上を被覆するように、半導体基板１１上に、シリコン（Ｓｉ）と反応してシリサイドを形成する金属膜、例えば、ニッケル（Ｎｉ）、ニッケル白金（ＮｉＰｔ）、コバルト（Ｃｏ）等の金属膜を、例えば５ｎｍ〜１５ｎｍの厚さに形成する。この金属膜の形成には、例えばスパッタ法を用いる。
その後、４００℃〜６００℃の熱処理を行うことで、金属膜の金属とシリコンをと反応させて、シリコンと金属膜とが接触している部分にのみ、自己整合的に金属シリサイド層２５を形成する。
【００８３】
次に、上記半導体基板１１上に、ゲート電極１５（金属シリサイド層２５を含む）、オフセットスペーサ１７、サイドウォール１８、ダミーパターン１６、ソース・ドレイン領域２２（金属シリサイド層２５を含む）、素子分離領域１３等を被覆するエッチングストッパ膜３１を形成する。このエッチングストッパ膜３１は、各ゲート電極１５下部の半導体基板１１に形成されるチャネル領域に応力を印加するためのストレスライナー膜として用いることができ、その場合には、引張応力を有する窒化シリコン膜、もしくは圧縮応力を有する窒化シリコン膜で形成される。
例えば、ｎチャネル型電界効果トランジスタには引張応力を有する窒化シリコン膜が用いられ、ｐチャネル型電界効果トランジスタには圧縮応力を有する窒化シリコン膜が用いられる。
【００８４】
上記引張応力を有する窒化シリコン膜および圧縮応力を有する窒化シリコン膜は、その化学気相成長（ＣＶＤ）法の成膜条件を選択することで形成することができる。
また、上記窒化シリコン膜は、例えば３０ｎｍ〜１００ｎｍ程度の厚さに形成される。このエッチングストッパ膜３１は、接続孔を形成するときに、一旦エッチングを停止させ、その後、次のエッチングで接続孔内の部分が除去されるものであるから、上記膜厚に設定されている。
すなわち、エッチングが停止できる膜厚として３０ｎｍ程度以上とし、次のエッチングで除去できる膜厚、あるいはゲートとコンタクト間の微細化の観点から１００ｎｍ程度以下としている。
また、ストレスライナー膜として用いる場合には、上記膜厚範囲で、適切なる応力が印加できる膜厚が選択されることになる。
【００８５】
次に、図９（５）に示すように、上記エッチングストッパ膜３１を被覆するように、半導体基板１１上には層間絶縁膜３２を形成する。
この層間絶縁膜３２は、例えば酸化シリコン系の膜、例えばノンドープシリケートガラス（ＮＳＧ）膜、ＴＥＯＳ膜、高密度プラズマ（ＨＤＰ）酸化シリコン膜などの酸化膜で、例えば化学気相成長（ＣＶＤ）法で形成することができる。その膜厚は、ゲート電極１５の高さより高くなるように形成されることが好ましい。例えば、層間絶縁膜３２の表面を、例えば化学的機械研磨（ＣＭＰ）透磁率の平坦化技術によって平坦化したときに、１００ｎｍ〜５００ｎｍ程度の膜厚を有することが好ましい。
また、酸化シリコン膜の誘電率よりも低い誘電率を有する、いわゆる低誘電率膜で形成することもできる。低誘電率膜としては、例えばポリアリールエーテル、ポリイミド系樹脂等の有機低誘電率膜があり、またポーラスシリカのような多孔質絶縁体、酸化炭化シリコン（ＳｉＯＣ）等からなる無機低誘電率膜がある。
【００８６】
次いで、既知のリソグラフィー技術およびエッチング技術によって、上記層間絶縁膜３２に、上記ソース・ドレイン領域２２上の金属シリサイド層２５、ゲート電極１５上の金属シリサイド層２５等に通じる接続孔３３を形成する。図面では一例として、一部のソース・ドレイン領域２２上の金属シリサイド層２５に通じる接続孔３３を示した。
【００８７】
次いで、上記接続孔３３の内部を埋め込むように、導電性材料を埋め込む。例えば、チタン（Ｔｉ）膜を密着層として、タングステン（Ｗ）を埋め込む。このタングステン（Ｗ）は、例えば化学気相成長法によって成膜される。
【００８８】
続いて、上記層間絶縁膜３２上の余剰な上記導電性材料を除去し、上記接続孔３３の内部に残した導電性材料でプラグ３４を形成する。上記導電性材料の除去は、例えば化学的機械研磨（ＣＭＰ）、もしくはエッチバックにより行う。
【００８９】
次に、上記層間絶縁膜３２上に配線材料層を形成した後、既知のリソグラフィー技術およびエッチング技術によって、上記半導体材料層を加工し、上記プラグ３４に接続する配線３５を形成する。
上記配線３５は、アルミニウム（Ａｌ）、銅（Ｃｕ）等の配線材料により形成される。
そして、図示はしていないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１を形成する。
【００９０】
上記説明では、ひとつのアクティブ領域１２について、複数の電界効果トランジスタ３が形成された場合を示したが、半導体基板１１が複数のアクティブ領域１２を有し、一つのアクティブ領域１２には複数のｎチャネル型電界効果トランジスタ（ｎＦＥＴ）が形成され、別の一つのアクティブ領域１２は複数のｐチャネル型電界効果トランジスタ（ｐＦＥＴ）が形成される場合には、ｎＦＥＴのＬＤＤ領域やソース・ドレイン領域を形成する場合にはｐＦＥＴの形成領域を例えばレジストでマスクを形成し、その逆に、ｐＦＥＴのＬＤＤ領域やソース・ドレイン領域を形成する場合にはｎＦＥＴの形成領域を例えばレジストでマスクを形成すればよい。この技術は、一般のＣＭＯＳトランジスタを形成する際に行なわれるマスク技術と同様である。
【００９１】
また、前記半導体装置の第２実施例のように、ダミーパターン１６−１の両側のソース・ドレイン領域２２−１、ソース・ドレイン領域２２−２を配線３５で接続する場合には、配線３５を形成するときに用いるマスクに、ソース・ドレイン領域２２−１、２２−２のそれぞれに接続されるプラグ３４同志を接続する配線を形成するようなマスクを用いればよい。
【００９２】
また、前記半導体装置の第３実施例のように、ダミーパターン１６にスリット２３を形成する場合には、ダミーパターン１６を形成するときに用いるマスクに、スリットが形成されているマスクを用いればよい。
【００９３】
上記半導体装置の製造方法の第１実施例では、ゲート電極１５同士が隣接するゲート電極１５−１、ゲート電極１５−２間の間隔Ｄ１、およびダミーパターン１６とそれと隣接するゲート電極１５−２、ゲート電極１５−２とのそれぞれの間隔ｄ１、ｄ２が所定の範囲内となるようにエッチングマスク４１を形成し、そのエッチングマスク４１を用いてダミーパターン１６−１を形成することから、ゲート電極１５同士が隣接するゲート電極１５−１、ゲート電極１５−２間の間隔Ｄ１、およびダミーパターン１６とそれと隣接するゲート電極１５−２、ゲート電極１５−３とのそれぞれの間隔ｄ１、ｄ２が所定の範囲内となる。
このため、ゲート電極１５−１、ゲート電極１５−２間およびダミーパターン１６とそれと隣接するゲート電極１５−２、ゲート電極１５−２間に、拡散層からなるソース・ドレイン領域２２、金属シリサイド層２５、半導体基板１１に応力を印加するためのストレスライナー膜となるエッチングストッパ膜３１等が形成された場合、以下のような効果が得られる。
【００９４】
ソース・ドレイン領域２２を形成するための不純物が注入される領域、すなわち、ゲート電極１５−１、ゲート電極１５−２間の領域、およびダミーパターン１６−１とそれと隣接するゲート電極１５−２、ゲート電極１５−３間の領域、また、ゲート電極１５−１と素子分離領域１３−１間の領域、ゲート電極１５−３とダミーパターン１６−２間の領域を所定の範囲内に保つことができるので、拡散層からなるソース・ドレイン領域２２に生じる点欠陥量を一定量に近づけることができる。
またソース・ドレイン領域２２に形成される金属シリサイド層２５の膜厚の均一化が図れる。
したがって、ゲート間隔に起因したトランジスタの特性変動を抑制することができる。
【００９５】
さらに先端ＬＳＩにおいては、トランジスタの性能向上を目的として引張応力あるいは圧縮応力を有するストレスライナー膜を用いた場合に、ストレスライナー膜からの応力もゲート間隔によって変動し、その応力変動に起因してトランジスタの特性も変動することが知られている。
しかしながら、上記製造方法の第１実施例によれば、ゲート電極１５−１、ゲート電極１５−２間の領域、およびダミーパターン１６−１とそれと隣接するゲート電極１５−２、ゲート電極１５−３間の領域、また、ゲート電極１５−１と素子分離領域１３−１間の領域、ゲート電極１５−３とダミーパターン１６−２間の領域を所定の範囲内に保つことができるので、ゲート間隔に起因したエッチングストッパ膜３１の応力変動が抑制されるので、その応力変動に起因してトランジスタの特性の変動も抑制することができる。
【００９６】
また、ダミーパターン１６−１の下にはＬＤＤ領域２１を形成しているため、従来技術のようにダミーパターンを適用する場合に生じる電気的な素子分離は行なわれず、アクティブ領域１２上の任意の位置にあるゲート電極１５間に対して本発明のダミーパターン１６を適用することができる。
【００９７】
次に、本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（この製造方法の実施例は第２実施例と称する）を、図１０の製造工程断面図によって説明する。図１０では、一例として、前記半導体装置の第４実施例の構成を製造する方法を示した。
【００９８】
この第２実施例の製造方法は、前記第１実施例の製造方法において、サイドウォール形成膜を用いてサイドウォール１８のみを形成し、ダミーパターン１６は形成しない。その代わり、ダミーパターン１６は、サイドウォール１８を形成した後、半導体基板１１上に別の絶縁膜を成膜した後、リソグラフィー技術とエッチング技術により形成することを特徴としている。
したがって、そのほかの工程は、第１実施例と同様になる。
【００９９】
以下、具体的に説明する。
図１０（１）に示すように、前記第１実施例と同様な方法によって、半導体基板１１上にゲート絶縁膜１４を介して形成されたゲート電極１５の側壁に、オフセットスペーサ１７を介してサイドウォール１８を形成する。
【０１００】
具体的には、半導体基板１１にアクティブ領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、一般に知られているＳＴＩ（Shallow Trench Isolation）技術により形成することができる。
【０１０１】
次に、上記半導体基板１１のアクティブ領域１２上にゲート絶縁膜１４を介して複数のゲート電極１５を形成する。
次いで、各ゲート電極１５の側壁にオフセットスペーサ１７を形成する。このオフセットスペーサ１７は、半導体基板１１の全面に各ゲート電極１５を被覆する状態に、絶縁膜（図示せず）を形成した後、その絶縁膜をエッチバックすることにより形成される。
【０１０２】
次に、上記ゲート電極１５、オフセットスペーサ１７等をマスクにして、上記半導体基板１１の表層に不純物を導入して、電界効果トランジスタのＬＤＤ領域２１を形成する。この不純物導入には、例えばイオン注入を用いる。
【０１０３】
次に、上記各ゲート電極１５の側壁に上記オフセットスペーサ１７を介してサイドウォール１８を形成する。
次に、図１０（２）に示すように、上記各ゲート電極１５間の間隔を所定の範囲内とするため、ゲート電極１５間の間隔が広い領域に、例えばゲート電極１５−２とゲート電極１５−３との間にダミーパターン１６（１６−１）を形成する。これと同時に、素子分離領域１３（１３−２）上から素子分離領域１３（１３−２）側のアクティブ領域１２上にかかるようにダミーパターン１６（１６−２）を形成する。
【０１０４】
上記ダミーパターン１６を形成するには、まず、半導体基板１１上に上記ゲート電極１５、オフセットスペーサ１７、サイドウォール１８等を被覆するように絶縁膜（図示せず）を成膜する。
この絶縁膜は、例えばＴＥＯＳ、窒化シリコン（ＳｉＮ）、ホウ素シリケートガラス（ＢＳＧ）、リンシリケートガラス（ＰＳＧ）などの膜を、例えばＣＶＤ法により、ゲート電極１５と同等な高さに形成する。絶縁膜は複数種類を組み合わせた積層膜とすることも可能である。
次いで、上記ダミーパターン１６を形成する領域の上記絶縁膜上にエッチングマスク４１を形成する。このエッチングマスク４１は、通常のレジスト塗布技術およびリソグラフィー技術によって形成される。このとき、エッチングマスク４１は、下記に説明するようなゲート電極１５とダミーパターン１６との間隔が得られるような位置に形成される。
【０１０５】
すなわち、上記エッチングマスク４１（４１−１）は、上記ゲート電極１５−１、ゲート電極１５−２同士が隣接するゲート電極１５−１、１５−２間の間隔Ｄ１、およびこれから形成されるダミーパターン１６（１６−１）とそれと隣接する一方のゲート電極１５−２との間隔ｄ１、およびダミーパターン１６（１６−１）とそれと隣接する他方のゲート電極１５−３との間隔ｄ２が所定の範囲内となるように形成される。
したがって、エッチングマスク４１（４１−１）は、これから形成されるダミーパターン１６−１が、ｄ１＝Ｄ１およびｄ２＝Ｄ１となるか、ｄ１＝Ｄ１およびｄ２＝Ｄ１±δとなるか、ｄ１＝Ｄ１±δおよびｄ２＝Ｄ１となるか、ｄ１＝Ｄ１±δおよびｄ２＝Ｄ１±δになるように形成される。
【０１０６】
またこのとき、上記ゲート電極１５−１、１５−２間の間隔Ｄ１に対して、素子分離領域１３（１３−１）とゲート電極１５−１との間隔ｄ３は所定の範囲内であり、ゲート電極１５−３と素子分離領域１３（１３−２）との間隔ｄ４は所定の範囲内とは異なっているとした場合、上記間隔ｄ４を所定の範囲内とするため、素子分離領域１３（１３−２）上から素子分離領域１３（１３−２）側のアクティブ領域１２上にかかるようにダミーパターン１６（１６−２）を形成するためのエッチングマスク４１（４１−２）も形成する。
これによって、上記間隔Ｄ１に対して、ゲート電極１５−３とダミーパターン１６−２との間隔ｄ５がｄ５＝Ｄ１となるか、ｄ５＝Ｄ１±δの範囲内となるようにする。
【０１０７】
そして、上記エッチングマスク４１をマスクにして上記絶縁膜をエッチングする。この結果、隣接するゲート電極１５との間隔が上記所定の範囲になるように、上記ダミーパターン１６が形成される。
その後、上記エッチングマスク４１を除去する。
【０１０８】
上記ダミーパターン１６を形成した以降の工程は、前記第１実施例で接合したのと同様な工程を行えばよい。すなわち、前記図８（４）および図９（５）で示した工程を行えばよい。
【０１０９】
上記第２実施例の製造方法では、上記第１実施例の製造方法で得られる作用効果とともに、以下のような作用効果が得られる。
【０１１０】
ダミーパターン１６は、サイドウォール１８の幅によって膜厚の制約を受けるサイドウォール形成膜を用いずに、それとは別の絶縁膜を用いて形成されるため、ダミーパターン１６の高さは、任意に設定することができる。
例えば、隣接するゲート電極１５間、およびゲート電極１５とダミーパターン１６間の間隔は、許容範囲内でばらつくことがある。例えば±δの範囲でばらつくことがある。
このような場合に、例えば、エッチングストッパ膜３１から受ける応力を、隣接するゲート電極１５間、およびゲート電極１５とダミーパターン１６間の間隔によらずに、所定の値に保つことが容易になる。言い換えれば、エッチングストッパ膜３１から受ける応力を一定に保つような、ダミーパターン１６の高さを得ることが容易になる。
例えば、ダミーパターン１６の高さをゲート電極１５の高さと同等に設定することで、たとえ、隣接するゲート電極１５間、およびゲート電極１５とダミーパターン１６間の間隔が所定の範囲内でばらついたとしても、エッチングストッパ膜３１から印加される応力をほぼ一定に保つことができるようになる。
【０１１１】
本発明は、アクティブ領域に形成される電界効果トランジスタの個数（言い換えればゲート電極の個数）は上記３個に限定されることはなく、複数であれば、適用することができる。
【０１１２】
また、上記各実施例における隣接するゲート電極１５間の間隔、およびゲート電極１５とそのゲート電極１５に隣接するダミーパターン１６との間隔は、電界効果トランジスタの世代にもよるが、一例として、１００ｎｍ〜５００ｎｍ程度とする。上記ダミーパターン１６は、最も狭いゲート電極１５間（第１実施例であればゲート電極１５−１とゲート電極１５−２間）の間隔を基準にして、その基準の間隔よりも広いゲート電極１５間に形成することが好ましい。
ただし、周知のリソグラフィー技術およびエッチング技術を用いてダミーパターン１６を形成する場合、ダミーパターン１６の幅が最小パターンルール以上の幅とすることが必要である。
したがって、ダミーパターン１６の幅が最小パターンルールよりも狭くなる場合には、ダミーパターン１６は形成されないことになる。
よって、上記所定の範囲におけるδは、ダミーパターン１６を形成する際の最小パターンルールの幅とすることもできる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図３】本発明の半導体装置に係る一実施の形態（第２実施例）を示したレイアウト平面図である。
【図４】本発明の半導体装置に係る一実施の形態（第３実施例）を示したレイアウト平面図である。
【図５】本発明の半導体装置に係る一実施の形態（第３実施例）を示したレイアウト平面図である。
【図６】本発明の半導体装置に係る一実施の形態（第４実施例）を示した概略構成断面図である。
【図７】本発明の半導体装置の第１製造方法に係る一実施の形態を示した製造工程断面図である。
【図８】本発明の半導体装置の第１製造方法に係る一実施の形態を示した製造工程断面図である。
【図９】本発明の半導体装置の第１製造方法に係る一実施の形態を示した製造工程断面図である。
【図１０】本発明の半導体装置の第２製造方法に係る一実施の形態を示した製造工程断面図である。
【図１１】従来技術の一例を示した模式的断面図である。
【図１２】従来技術の一例を示した模式的断面図である。
【図１３】従来技術の一例を示した模式的断面図である。
【図１４】従来技術の一例を示した模式的断面図である。
【符号の説明】
【０１１４】
１…半導体装置、１１…半導体基板、１２…アクティブ領域、１４…ゲート絶縁膜、１５（１５−１、１５−２、１５−３）…ゲート電極、１６（１６−１）…ダミーパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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