(57)【特許請求の範囲】
【請求項１】
オンチップメモリユニットの入出力処理を制御する方法であって、該方法は、
少なくとも前記メモリユニットの入出力処理可能状態（レディ状態）又は入出力処理不可能状態（ビジー状態）を示す前記メモリユニットの状態の表示を受け取る受信過程と、
ひとたび前記表示がレディ状態になると前記メモリユニットの次の入出力処理を行う命令を発する過程とを含み、
前記受信過程は、前記表示及び前記メモリユニットに供給された前のバイトの前記データ及びアドレス情報を収集する収集過程と、シフトレジスタを通して次のバイトのデータ及びアドレス情報と１以上の追加ビットをシフトインするとともに、前記表示が前記シフトレジスタからＪＴＡＧポートのデータ出力ピンにシフトアウトされるようにするシフト過程とを含み、
前記収集過程及びシフト過程が、前記表示がレディ状態になるまで反復される
ことを特徴とするオンチップメモリユニットの入出力処理の制御方法。
【請求項２】
請求項１に記載の方法であって、前記メモリユニットの前記入出力処理が行われている間に、前記メモリユニットに供給されるべき次のバイトのデータ及びアドレス情報をシフトレジスタの中にシフトする過程を更に含む、方法。
【請求項３】
メモリチップであって、該メモリチップは、
入出力処理可能状態（レディ状態）又は入出力処理不可能状態（ビジー状態）を表示するレディ／ビジー出力ラインを備えたメモリユニットと、
ＪＴＡＧ入力及びＪＴＡＧ出力ラインを備えた、外部プロセッサと通信するためのＪＴＡＧポートと、
前記ＪＴＡＧポートを介して受け取った前記外部プロセッサからの命令に従って前記メモリユニットの入出力処理を制御するためのＪＴＡＧコントローラとを有し、
前記コントローラが、
前記ＪＴＡＧ入力ラインへの入力及び前記ＪＴＡＧ出力ラインへの出力に接続され、複数の記憶素子を備えたシフトレジスタであって、前記複数の記憶素子の１つは前記レディ／ビジー出力ラインに接続され、前記複数の記憶素子のなかの複数が前記ＪＴＡＧ入力ラインから前記メモリユニットの１バイトのデータ及びアドレス情報を受け取るために利用できる、該シフトレジスタと、
前記シフトレジスタから前記データ及びアドレス情報を受け取り、それを前記メモリユニットに供給するためのバッファと、前記外部プロセッサからの命令に従って前記シフトレジスタ及びバッファの動作を制御し、ひとたび前記レディ／ビジー出力ラインがレディ状態を表示したときに次の前記メモリユニットの入出力処理を行う命令を発するステートマシンとを有する、
ことを特徴とするメモリチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にＪＴＡＧ（Joint Text Action Group）ポートに関するものであり、特にそれを用いたメモリユニットの入出力制御方法に関するものである。
【背景技術】
【０００２】
メモリユニットは、多くの異なるタイプの製品において共通に用いられているものである。多くのメモリユニットはプログラム可能であるが、メモリユニットは、格納されたデータの消去が行えるか否か、及びどのように消去されるかについて異なるタイプが存在する。読み出し専用メモリ（ＲＯＭ）ユニットは消去可能ではなく、それにプログラムされた情報を変更しなければならない場合は取り替える必要がある。消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ）ユニットは電気信号を用いてプログラム等のデータの書き込みが行えるが、消去するために紫外線が必要であり、紫外線によってチップ全体が一度に消去される。電気的に消去可能なプログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）ユニット及びフラッシュＥＥＰＲＯＭユニットは、電気信号を用いて消去及びプログラム等のデータの書き込みを行うことができる。従って、必要ならば単一ビット又は単一ワードを変更することができる。
【０００３】
用語「メモリユニット」には、メモリユニットのようにデータを格納する代わりに論理式を格納するプログラマブルロジックデバイス（ＰＬＤ）が含まれる。ＰＬＤは、任意のメモリユニットのタイプに基づくものであり得る。
【０００４】
プログラム可能メモリユニットにプログラム等のデータを書き込みなおすためには、そのユニットを適切な方式で消去し、次にユニットへのプログラム等のデータの書き込みを電気的に行うプログラミング装置に装着しなければならない。ソケットによって回路基板に接続されたチップ上に形成されたメモリユニットの場合は、通常ユニットがソケットから取り外し可能であるため、これは問題にはならない。
【０００５】
しかし、回路基板に直接はんだ付けされたユニット及び多機能チップ内に形成されたユニットはプログラミング装置に装着するために取り外すことができない。このようなユニットの場合は、パラレルポートを介して入出力処理（即ち読み出し、プログラム書き込み、消去、ベリファイ等）を行うことができる。
【０００６】
インシステムプログラミング（ＩＳＰ）は、オンチップメモリユニット若しくは任意の取り外し可能でないメモリユニットの入出力制御のための手段となる。ＩＥＥＥ１１４９．１勧告は、「ＪＴＡＧポート」として知られる、インシステム入出力制御をシリアルチャネルを用いて行うことができるテストアクセスポートを規定している。図１及び図２を参照すると、ＪＴＡＧポート及びその動作が示されている。図１には、ＪＴＡＧポート１４を備えたチップ１２を制御するパラレルポート１１を備えたパーソナルコンピュータ（ＰＣ）１０が示されており、図２は、ステートマシンを利用したＪＴＡＧポート１４を介した入出力制御方法を示している。
【０００７】
ＪＴＡＧポートを利用して入出力制御を行うために、チップ１２は、ポートを通して転送されたシリアルデータを、パラレルバス２０を介して符号１８で示されたメモリユニットにアクセスするために必要なパラレル形式に変換するＪＴＡＧコントローラ１６も備えていなければならない。このバスは、データ及びアドレス信号用の単一バスであるか、或いはデータ信号用及びアドレス信号用の２つのバスからなるものであり得る。更に、ＪＴＡＧコントローラ１６は、送られた命令を、メモリユニット１８の入出力制御を行うための制御信号にデコードする。これらの制御信号は制御バス２９を介してメモリユニット１８に供給される。
【０００８】
ＪＴＡＧポート１４は４つのピンを有し、それぞれクロック信号ＴＣＫ用、制御信号ＴＭＳ用、データ入力信号ＴＤＩ及びデータ出力信号ＴＤＯ用である。またＪＴＡＧコントローラ１６は、ステートマシン２２、データシフトレジスタ２４、命令シフトレジスタ２７、及び命令デコーダ２８を有している。
【０００９】
データ入力信号ＴＤＩは、メモリユニット１８に供給されるデータ及びアドレス情報、及びメモリユニット１８に対する命令のシリアル表現である。このデータ及びアドレス情報はデータシフトレジスタ２４に供給され、このデータシフトレジスタ２４は、信号ＴＤＩによって供給されたシリアルデータをシフトする。従ってデータシフトレジスタ２４は、データ（典型的には８ビット）及びアドレス（典型的には１６ビット）の双方を保持するだけの十分な記憶容量を有している。命令は命令シフトレジスタ２７に供給される。
【００１０】
ＰＣ１０は、パラレルポート１１を介してクロック信号ＴＣＫ及び制御信号ＴＭＳをステートマシン２２に供給し、このステートマシン２２はＪＴＡＧコントローラ１６の動作を制御する。従って、ＰＣ１０はデータ入力信号ＴＤＩを供給し、且つデータ出力信号ＴＤＯをモニタする。制御信号ＴＭＳを構成する種々の命令は図２に示されている。ＪＴＡＧコントローラ１６の動作はＩＥＥＥ１１４９．１勧告において完全に規定されているため、以下の説明ではこの動作の一部を重点的に説明する。
【００１１】
初めに、バス２０上のあらゆる情報が収集され（状態３２）、データシフトレジスタ２４に置かれる。次にデータ入力信号ＴＤＩのデータ及びアドレス情報はデータシフトレジスタ２４にシフトされ（状態３４）、これによって収集されたデータがデータ出力信号ＴＤＯとしてシフトアウトされることになる。ひとたび全てのデータ及びアドレス情報の組がデータシフトレジスタ２４にシフトされると、ステートマシン２２は、データシフトレジスタ２４に指示して（状態４２）、データをパラレルバス２０に供給させる。次にステートマシン２２は命令デコーダ２８に指示して（状態４４）、命令を制御バス２９を介してメモリユニット１８に供給し、そのアドレスに対して所望の入出力処理（読み出し、プログラム書き込み、消去、ベリファイ等）が行われる。
【００１２】
次に、ＰＣ１０は、次のデータ及びアドレスビット列を転送する前にそれぞれの入出力処理のタイプに対して規定された所定の時間Ｔだけ待機する。この待機時間は、次のデータセットがシフトインされる前に所望の処理が必ず終了しているように設定されたものである。
【００１３】
図３には符号ＢＹＴＥ０及びＢＹＴＥ１を付された２つのバイトデータについてのタイミング図が示されている。データ入力信号ＴＤＩによって指示されたときＢＹＴＥ０についてのシフト処理が初めに行われ、その間に２４のデータ及びアドレスビットがデータシフトレジスタ２４の中にシフトされ、２４のブランク（BLANK）ビットがデータ出力信号ＴＤＯにシフトアウトされる。ひとたびデータがレジスタ２４の中にシフトされると、ステートマシン２２はアップデート（UPDATE）状態４２に移行し、その後このステートマシンはランテスト／アイドル（Run-Test/Idle）状態４４に移り、この状態ではランテスト／アイドル（Ｒ−Ｔ−Ｉ）パルス４５が生成される。次に、オペレーション（OPERATION）信号によって指示されると、メモリユニット１８の入出力処理が行われる。図に示すように、オペレーション信号はそれに割り当てられた長さＴの時間内でその非アクティブ状態に戻る。ＢＹＴＥ１についても、このプロセスが次のシフト処理で反復され、その間にＢＹＴＥ０のデータはデータ出力信号ＴＤＯにシフトアウトされる。
【００１４】
メモリユニットの入出力制御のためにＪＴＡＧポート１４を用いることは、データがシリアル転送されるため、また各バイトについて処理が終了するまでに長い時間待機しなければならないために、時間がかかるという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従って本発明の目的は、ＪＴＡＧポートを介したオンチップメモリユニットの入出力処理に必要な時間を短縮する入出力制御のための新規な方法及び装置を提供することである。
【課題を解決するための手段】
【００１６】
従って、本発明の好適実施例によれば、オンチップメモリユニットの入出力処理を制御する方法であって、少なくとも前記メモリユニットの入出力処理可能状態（レディ状態）又は入出力処理不可能状態（ビジー状態）の表示を受け取る受信過程と、ひとたび前記表示がレディ状態になったときにメモリユニットの次の入出力処理を行う命令を発する過程とを含むことを特徴とするオンチップメモリユニットの入出力処理の制御方法が提供される。
【００１７】
本発明の好適実施例によれば、前記受信過程が、前記表示及び前記メモリユニットに供給された前のバイトの前記データ及びアドレス情報を収集する収集過程と、シフトレジスタを通して次のバイトのデータ及びアドレス情報と１以上の追加ビットをシフトインするとともに、前記表示が前記シフトレジスタからＪＴＡＧポートのデータ出力ピンにシフトアウトされるようにするシフト過程と、前記収集過程及び前記シフト過程を反復する過程とを含む。前記収集過程及びシフト過程の反復が、前記表示がレディ状態になるまで行われる。
【００１８】
更に、本発明の好適実施例によれば、前記方法が、前記メモリユニットの前記入出力処理が行われている間に、前記メモリユニットに供給されるべき次のバイトのデータ及びアドレス情報をシフトレジスタの中にシフトする過程を更に含む。
【００１９】
更に本発明の好適実施例によれば、前記受信過程が、前記表示を非ＪＴＡＧポートから外部プロセッサの受信ポート上のピンに供給する過程を含む。
【００２０】
更に本発明の好適実施例によれば、前記受信過程が、表示がレディ状態になるまで待機する待機過程を含む。この待機過程は、受信ポートをポーリングすることにより、又は前記表示のラインを外部プロセッサの割り込みポートに接続することによって実施され得る。
【００２１】
また、本発明の好適実施例によれば、入出力処理可能状態（レディ状態）又は入出力処理不可能状態（ビジー状態）を表示するレディ／ビジー出力ラインを備えたメモリユニットと、ＪＴＡＧ入力及びＪＴＡＧ出力ラインを備えた、外部プロセッサと通信するためのＪＴＡＧポートと、前記ＪＴＡＧポートを介して受け取った前記外部プロセッサからの命令に従って前記メモリユニットの入出力処理を制御するためのＪＴＡＧコントローラとを有するメモリチップが提供される。このコントローラは、シフトレジスタ、バッファ、及びステートマシンを備えている。シフトレジスタはＪＴＡＧ入力及び出力ラインに接続され、複数の記憶素子を有している。複数の記憶素子の１つはレディ／ビジー出力ラインに接続され、複数の記憶素子のなかの複数がＪＴＡＧ入力ラインから１バイトのメモリユニットのデータ及びアドレス情報を受信するために使用できる。バッファは、シフトレジスタからデータ及びアドレス情報を受けとってその情報をメモリユニットに供給し、ステートマシンはシフトレジスタ及びバッファの動作を制御し、ひとたびレディ／ビジー出力ラインがレディ状態を表示すると、メモリユニットの次の入出力処理を行う命令を発する。
【００２２】
別形態として、本発明の好適実施例によれば、メモリチップであって、入出力処理可能状態（レディ状態）又は入出力処理不可能状態（ビジー状態）を表示するレディ／ビジー出力ラインを備えたメモリユニットと、前記レディ／ビジー出力ラインに接続され、外部プロセッサに少なくとも前記レディ／ビジー出力ラインの表示を供給するための非ＪＴＡＧポートと、前記ＪＴＡＧポートを介して受け取った前記外部プロセッサからの命令に従って前記メモリユニットの入出力処理を制御するためのＪＴＡＧコントローラとを有することを特徴とするメモリチップが提供される。
【００２３】
また、本発明の好適実施例によれば、非ＪＴＡＧポートはオープンドレイン出力を有する。
【発明の効果】
【００２４】
以上のように、本発明により、ＪＴＡＧポートを介したオンチップメモリユニットの入出力処理に必要な時間を短縮する入出力制御のための新規な方法及び装置が提供される。
【図面の簡単な説明】
【００２５】
【図１】図１は、従来型のメモリチップ及びＰＣの模式図である。
【図２】図２は、従来のＪＴＡＧコントローラにおいて使用できるステートマシンの模式図である。
【図３】図３は、ＪＴＡＧポートを通した入出力制御のタイミングを示すタイミング図である。
【図４】図４は、本発明の好適実施例に基づいて構成され動作するメモリチップ及びパーソナルコンピュータの模式図である。
【図５】図５は、図４のメモリチップの入出力処理のタイミングを示すタイミング図である。
【図６】図６は、本発明の別の好適実施例に基づいて構成され動作するメモリチップ及びパーソナルコンピュータを示す模式図である。
【図７】図７は、図６のメモリチップの入出力処理のタイミングを示すタイミング図である。
【発明を実施するための形態】
【００２６】
メモリユニットは、典型的には、それが所望の動作モードにあるか否かを表示する“実行終了（end-of execution）”又は“レディ／ビジー（ready/busy）”（ＲＤＹ／ＢＳＹ）信号を有する。本発明は、この信号を利用して、ＪＴＡＧポートを用いたオンチップメモリユニットの入出力処理に必要な時間を短縮するものである。
【００２７】
更に、本発明は、メモリユニットの所望の入出力処理を行っている間に、次のビットに対するデータ及びアドレスビットにシフトインする。この二重バッファリングにより、本発明による処理速度の高速化が更に促進される。
【００２８】
図４には本発明のシステムが示されている。チップ５０は、本発明の好適実施例により構成され動作するメモリユニット１８、ＪＴＡＧコントローラ５２、及びＪＴＡＧポート１４を備えている。更に図４には、メモリユニット１８の「レディ／ビジー」（ＲＤＹ／ＢＳＹ）出力ライン５９が示されている。
【００２９】
図４はＰＣ１０を用いた入出力制御を示す。以下に説明する入出力制御は、一例としてここではＰＣ１０である、外部プロセッサを用いて行われ得ることが理解されよう。他のタイプのプロセッサには、例えばプログラミング装置や自動テスタ装置がある。
【００３０】
本発明の好適実施例によれば、ＪＴＡＧコントローラ５２は、ステートマシン２２、バッファ５７、及びデータシフトレジスタ５６を備えている。データシフトレジスタ５６は、典型的にはデータ及びアドレスビットを格納するために必要な記憶ユニットの数より多い１以上の追加的記憶ユニット５８を有する。追加的記憶ユニット５８は、ＲＤＹ／ＢＳＹライン５８に接続されており、従ってＲＤＹ／ＢＳＹ信号の現在状態データを受け取ることができる。ここでは、追加的記憶ユニット５８がただ１つ存在すると仮定して説明する。チップ５０の内部ブロックからの他の情報を収集するために別の追加的記憶ユニットを設けることができるということは理解されよう。
【００３１】
アドレス及びデータ情報の入力のための各サイクルにおいて、ＪＴＡＧコントローラ５２は、初めにＲＤＹ／ＢＳＹライン５９の現在値及びバス２０上の現在のデータ及びアドレスビットを収集し（図２の状態３２）、収集した情報をデータシフトレジスタ５６内に入れる。次にＪＴＡＧコントローラ５２は、ＴＤＩ信号におけるデータの次のバイトをデータシフトレジスタ５６内にシフトする（図２の状態３４）。このシフト処理によって、追加的記憶ユニット５８（図４）の値を含む収集されたデータが、ＴＤＯデータ出力信号としてシフトアウトされる。図４には、データシフトレジスタ５６の最後の記憶ユニットとしての追加的記憶ユニット５８が示されている。しかし、追加的記憶ユニット５８は、データシフトレジスタ５６内の任意の位置に配置することができる。
【００３２】
データシフトのために、ＲＤＹ／ＢＳＹ信号の値は周期的にＰＣ１０に戻される。ＲＤＹ／ＢＳＹ信号の値が戻される時間的間隔は、全てのデータ及びアドレスビットをシフトし、バッファ５７を新たにシフトインされたデータに更新する（状態４２）のにかかる時間の関数である。しかしＲＤＹ／ＢＳＹ信号は、バッファ５７には供給されない。
【００３３】
ＴＤＯデータ出力信号として、メモリユニット１８の所望の入出力処理が終了したことを表示するＲＤＹ／ＢＳＹ信号をひとたび受け取ると、ＰＣ１０は、その後の任意の時間に次の所望の入出力制御を開始することができる。
【００３４】
このタイミングは図５に示されている。初めに、ＲＤＹ／ＢＳＹ信号の現在値及びパラレルバス２０上のデータ及びアドレスビットの現在値が収集され、その後信号ＴＤＩのデータが、ＢＹＴＥ０のデータ及びアドレスビット及び追加ビットをデータシフトレジスタ５６の中にシフトする。Ｘ＋１個のビットが転送されるが、ここでＸはデータ及びアドレスビットの数であり、追加ビットは追加的記憶レジスタ５８に格納されたＲＤＹ／ＢＳＹ値をプッシュアウトするのに必要である。Ｎ個の追加的記憶レジスタ５８が存在する場合、Ｘ＋Ｎ個のビットが転送される。ＢＹＴＥ０については、データ出力信号ＴＤＯは、Ｘ個のブランクビット及びＲＤＹ／ＢＳＹ信号のＲＤＹ値である。
【００３５】
ひとたび全てのデータがシフトインされ、ＲＤＹ／ＢＳＹ値を含む収集されたデータがシフトアウトされると、データ及びアドレスビットはアップデート（UPDATE）状態４２においてバッファ５７に転送される。シフト処理の間（状態３４）、ＰＣ１０は、ＲＤＹ／ＢＳＹ信号の値をチェックする。メモリユニット１８は入出力処理の準備ができた状態にあることから、ＲＤＹ／ＢＳＹ信号はＲＤＹ状態にあり、従ってＰＣ１０はランテスト／アイドル（Run-Test/Idle）状態４４に移行する。これに応じて、ＪＴＡＧコントローラ５２は、ランテストアイドル（Ｒ−Ｔ−Ｉ）パルス４５を発生する。ここで所望の処理が開始され、ＲＤＹ／ＢＳＹ信号はビジー（ＢＳＹ）状態となる（例えば図５のようにＲＤＹ／ＢＳＹ信号がローレベルになる）。
【００３６】
本発明の好適実施例によれば、所望の処理が行われている間、ＰＣ１０は、ＲＤＹ／ＢＳＹステータスを受けとるために連続的に処理を行う。これを行うことによって、ＰＣ１０は、初めにＪＴＡＧコントローラ５２に対してＲＤＹ／ＢＳＹ値及び現在パラレルバス２０上にあるデータ及びアドレス値をデータシフトレジスタ２４の中に収集することを指示する。次にＰＣ１０は、前のバイトＢＹＴＥ０及びＲＤＹ／ＢＳＹ信号の現在状態をシフトアウトするために、次のバイトＢＹＴＥ１及び追加ビットをシフトインする。図５は、データ入力信号ＴＤＩにおけるＢＹＴＥ１及び追加ビットの反復的シフトイン処理と、データ入力信号ＴＤＯにおけるＢＹＴＥ０及びＲＤＹ又はＢＳＹ状態の反復的なシフトアウト処理を示している。メモリユニットの入出力処理が行われている間に、使用される次のデータをダウンロードすることは、「ダブルバッファリング」として知られている。
【００３７】
各シフトインの後に、ＰＣ１０はバッファ１７が更新され、ＲＤＹ／ＢＳＹ信号の値をチェックする命令を発する。図５の例では、ＲＤＹ／ＢＳＹ信号が次のバイトＢＹＴＥ１の５番目のシフトインの間にレディ状態となる。ＲＤＹ／ＢＳＹ信号がシフトインの前に収集されることから、５回目のシフトインの後のＲＤＹ／ＢＳＹ信号の値はＢＳＹ（ビジー）となる。しかし、データの６度目のシフトインの後、ＲＤＹ／ＢＳＹ信号はＲＤＹ（レディ）となり、ＰＣ１０はランテスト／アイドル（Run-Test/Idel）状態４４に移行して、新たな所望の処理を開始することができる。
【００３８】
本発明では、次のデータ及びアドレス情報にシフトインする前に、所定の時間Ｔだけ待機することは行われない。待機するのでなく、ＲＤＹ信号がＪＴＡＧポートから出力された直後に次のランテストアイドル（Ｒ−Ｔ−Ｉ）パルス４５が発せられる。これによって、かなり時間が短縮される。時間Ｔが、メモリ１８のバイトをプログラム又は消去するのにかかる最長時間として定義されており、最も必要な処理を行うのに、設定された最長時間よりもかなり短い時間しかかからないからである。
【００３９】
また、データ、アドレス、及びＲＤＹ／ＢＳＹ信号を収集及びシフトする前に、ランテスト／アイドル（Run-Test/Idle）状態４４においてＴＣＫ信号のＱ個のクロックパルス分だけ待機することによって本発明を実施することもできる。Ｑ個のクロックパルスは、所定の時間Ｔよりかなり短い時間で発生する。この実施例では、メモリ１８の所望の入出力処理が行われる前に、ＲＤＹ／ＢＳＹ信号がレディ状態になっていることを表示するまでＰＣ１０が待機する。
【００４０】
図６及び図７には本発明の別の実施例が示されており、この実施例では、ＲＤＹ／ＢＳＹ信号が非ＪＴＡＧポート７２にも供給される。図６はＰＣ１０及びチップ７０の詳細を示し、図７は、図６のシステムの処理のタイミング図である。図面では類似の要素には類似の符号を付して示してある。
【００４１】
従来技術の場合のように、ＪＴＡＧコントローラ７４は、ステートマシン２２、バッファ５７、及びデータシフトレジスタ２４を有し、シフトレジスタは追加的記憶ユニットを有していない。しかしこの実施例では、ＲＤＹ／ＢＳＹ信号が、非ＪＴＡＧポート７２の１個のピンに供給され、このピンはパラレルポート１１を介してＰＣ１０に接続されている。必要ならば、ＲＤＹ／ＢＳＹ信号をＰＣ１０の割り込みポートに供給することができる。
【００４２】
前の実施例の場合のように、図７に示された第１バイトＢＹＴＥ０のデータ及びアドレスは、初めにシフトレジスタ２４の中にシフトされ、その後バッファ５７の内容の更新に用いられ、次にランテストアイドル（Ｒ−Ｔ−Ｉ）パルス４５が発行されて、これによりＲＤＹ／ＢＳＹ信号がＢＳＹとなる。
【００４３】
本発明の実施例によれば、次のバイトＢＹＴＥ１のデータ及びアドレスが、データシフトレジスタ２４を通してシフトされ、これによりこの実施例の場合にもダブルバッファリングが行われることになる。ＰＣ１０はステートマシン２２をポーズ（PAUSE）状態３８（図２）に移行させ、この状態は、ポート７２を通して直接受け取りが行われてＲＤＹ／ＢＳＹ信号がＲＤＹ状態に変わるまで続く。ＲＤＹ／ＢＳＹ信号がＰＣ１０の割り込みポートに供給される場合には、ＲＤＹ／ＢＳＹ信号が状態を変えるとすぐに、ＰＣ１０がステートマシン２２をポーズ状態３８から別の状態に移行させる。
【００４４】
次のバイトＢＹＴＥ１のデータ及びアドレスが、既にデータシフトレジスタ２４の中にシフトされていることから、ＰＣ１０は、ステートマシン２２をポーズ（PAUSE）状態３８から出口２（EXIT2）状態４０、更にはアップデート（UPDATE）状態４２に移行させることができる。これは、図７においてもＴＤＩ信号の一部として示されている。ひとたび更新（UPDATE）終了すると（即ちデータ及びアドレスビットがバッファ５７に一度転送されると）、ＰＣ１０はランテスト／アイドル（Run-Test/Idle）状態４４に移り、ＪＴＡＧコントローラ７４がランテストアイドル（Ｒ−Ｔ−Ｉ）パルス４５を発生する。図７に見ることができるように、またダブルバッファリングのために、メモリユニット１８がＲＤＹ状態にあるのは極僅かな時間となる。
【００４５】
２、３のデバイスについて、パラレルにプログラム等のデータ書き込みや消去が行われる場合には、ピン７２をオープンドレインで構成することができ、また全てのデバイスのＲＤＹ／ＢＳＹラインをピン７２に接続することができる。従って、ピン７２は全てのデバイスがレディ状態にあるときにのみＲＤＹ信号を発生する。
【００４６】
本発明が、ここに開示された特定の実施例に限定されないことを当業者は理解されよう。本発明の真の範囲は、特許請求の範囲の請求項によって定義される。
【符号の説明】
【００４７】
１０  パーソナルコンピュータ（ＰＣ）
１１  パラレルポート
１２  メモリチップ
１４  ＪＴＡＧポート
１６  ＪＴＡＧコントローラ
１８  メモリユニット
２０  パラレルバス
２２  ステートマシン
２４  データシフトレジスタ
２７  命令シフトレジスタ
２８  命令デコーダ
２９  制御バス
５０  メモリチップ
５２  ＪＴＡＧコントローラ
５６  データシフトレジスタ
５７  バッファ
５８  追加的記憶ユニット
５９  レディ／ビジー（ＲＤＹ／ＢＳＹ）出力ライン
７０  メモリチップ
７２  非ＪＴＡＧポート（ピン）
７４  ＪＴＡＧコントローラ
【図１】
0004527181.tif 000002
【図２】
0004527181.tif 000003
【図３】
0004527181.tif 000004
【図４】
0004527181.tif 000005
【図５】
0004527181.tif 000006
【図６】
0004527181.tif 000007
【図７】
0004527181.tif 000008