(57)【特許請求の範囲】
【請求項１】
交流電源入力を整流する第１の整流部と、前記第１の整流部の出力間に接続された、第１の逆ダイオードが並列接続された第１のスイッチング素子と第２の逆ダイオードが並列接続された第２のスイッチング素子との直列接続で構成された第１のスイッチング回路と、同じく前記第１の整流部の出力間に接続された、第３の逆ダイオードが並列接続された第３のスイッチング素子と第４の逆ダイオードが並列接続された第４のスイッチング素子との直列接続で構成された第２のスイッチング回路と、１次側コイルの一方が前記第１のスイッチング素子と前記第２のスイッチング素子との接続部に接続され前記１次側コイルの他端が前記第３のスイッチング素子と前記第４のスイッチング素子との接続部に接続されているトランスと、前記トランスの２次側コイルからの出力を整流する第２の整流部と、前記第２の整流部の出力を検出する出力検出器と、前記出力検出器からの出力信号と出力設定信号との誤差を増幅する誤差増幅部とを備えた溶接機において、前記誤差増幅部からの誤差増幅信号に応じて制御信号を出力するタイミングを可変する駆動回路と、前記制御信号を入力して前記第１のスイッチング素子と前記第２のスイッチング素子とを駆動するスイッチング信号を出力する第１の駆動部と、前記制御信号を入力して前記第３のスイッチング素子と前記第４のスイッチング素子とを駆動するスイッチング信号を出力する第２の駆動部とを備え、
前記第２の駆動部は、前記第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第１の駆動部が出力するタイミングとは異なり、かつ前記第２のスイッチング素子および前記第３のスイッチング素子がオン状態になる前のタイミングで前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力する構成と、
前記第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第１の駆動部が出力するタイミングとは異なり、かつ前記第１のスイッチング素子および前記第４のスイッチング素子がオン状態になる前のタイミングで前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力する構成との、
少なくともいずれか１つの構成を備えていることを特徴とする溶接機。
【請求項２】
前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを、前記第１のスイッチング素子がオン状態からオフ状態に切り替わった後に発生する前記第４のスイッチング素子を流れるスイッチングサージ電流が消滅する所定時間まで遅延させる構成と、
前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを、前記第２のスイッチング素子がオン状態からオフ状態に切り替わった後に発生する前記第３のスイッチング素子を流れるスイッチングサージ電流が消滅する所定時間まで遅延させる構成との、
少なくともいずれか１つの構成を、第２の駆動部は備えていることを特徴とする請求項１記載の溶接機。
【請求項３】
前記第１の駆動部が前記第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングに対して前記第２の駆動部が前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを遅延させることと、
前記第１の駆動部が前記第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングに対して前記第２の駆動部が前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを遅延させることとの、
少なくともいずれか１つを行う遅延回路を、第２の駆動部は備えていることを特徴とする請求項１または２のいずれか１項に記載の溶接機。
【請求項４】
前記第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第１の駆動部が出力するタイミングに対して、前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第２の駆動部が出力するタイミングを遅延させることと、
前記第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第１の駆動部が出力するタイミングに対して、前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第２の駆動部が出力するタイミングを遅延させることとの、
少なくともいずれか１つのことを行うように制御するプログラムを記憶した論理集積回路を、駆動回路は内部に備えていることを特徴とする請求項１または２のいずれか１項に記載の溶接機。
【請求項５】
交流電源入力を整流する第１の整流部と、前記第１の整流部の出力間に接続された、第１の逆ダイオードが並列接続された第１のスイッチング素子と第２の逆ダイオードが並列接続された第２のスイッチング素子との直列接続で構成された第１のスイッチング回路と、同じく前記第１の整流部の出力間に接続された、第３の逆ダイオードが並列接続された第３のスイッチング素子と第４の逆ダイオードが並列接続された第４のスイッチング素子との直列接続で構成された第２のスイッチング回路と、１次側コイルの一方が前記第１のスイッチング素子と前記第２のスイッチング素子との接続部に接続され前記１次側コイルの他端が前記第３のスイッチング素子と前記第４のスイッチング素子との接続部に接続されているトランスと、前記トランスの２次側コイルからの出力を整流する第２の整流部と、前記第２の整流部の出力を検出する出力検出器と、前記出力検出器からの出力信号と出力設定信号との誤差を増幅する誤差増幅部とを備えた溶接機において、
前記誤差増幅部からの誤差増幅信号に応じて第１の駆動部、第２の駆動部、第３の駆動部および第４の駆動部へ制御信号を出力するタイミングを可変する駆動回路を備え、
前記第１の駆動部は前記第１のスイッチング素子を駆動するスイッチング信号を出力し、前記第３の駆動部は前記第１の駆動部とは異なるタイミングで前記第２のスイッチング素子を駆動するスイッチング信号を出力する構成であって、
前記第２の駆動部は、前記第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第１の駆動部が出力するのとは異なり、かつ前記第２のスイッチング素子および前記第３のスイッチング素子がオン状態になる前のタイミングで前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力する構成と、
前記第４の駆動部は、前記第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第３の駆動部が出力するのとは異なり、かつ前記第１のスイッチング素子および前記第４のスイッチング素子がオン状態になる前のタイミングで前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力する構成との、
少なくともいずれか１つの構成を、前記駆動回路は備えていることを特徴とする溶接機。
【請求項６】
前記第１のスイッチング素子がオン状態からオフ状態となったときに発生する前記第４のスイッチング素子を流れるスイッチングサージ電流が消滅する所定時間まで遅延させた後に、前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第２の駆動部が出力する構成と、
前記第２のスイッチング素子がオン状態からオフ状態となったときに発生する前記第３のスイッチング素子を流れるスイッチングサージ電流が消滅する所定時間まで遅延させた後に、前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第４の駆動部が出力する構成との、
少なくともいずれか１つの構成を、駆動回路は備えていることを特徴とする請求項５記載の溶接機。
【請求項７】
前記第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第１の駆動部が出力するタイミングに対して前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを遅延させる第１の遅延回路を第２の駆動部が内部に備えた構成と、
前記第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第３の駆動部が出力するタイミングに対して前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを遅延させる第２の遅延回路を第４の駆動部が内部に備えた構成との、
少なくともいずれか１つの構成を備えていることを特徴とする請求項５または６のいずれか１項に記載の溶接機。
【請求項８】
前記第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第１の駆動部が出力するタイミングに対して前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第２の駆動部が出力するタイミングを遅延させることと、
前記第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第３の駆動部が出力するタイミングに対して前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第４の駆動部が出力するタイミングを遅延させることとの、
少なくともいずれか１つを行うように制御するプログラムを記憶した論理集積回路を、駆動回路は内部に備えていることを特徴とする請求項５または６のいずれか１項に記載の溶接機。
【請求項９】
交流電源入力を整流する第１の整流部と、前記第１の整流部の出力間に接続された、第１の逆ダイオードが並列接続された第１のスイッチング素子と第２の逆ダイオードが並列接続された第２のスイッチング素子との直列接続で構成される第１のスイッチング回路と、同じく前記第１の整流部の出力間に接続された、第３の逆ダイオードが並列接続された第３のスイッチング素子と第４の逆ダイオードが並列接続された第４のスイッチング素子との直列接続で構成された第２のスイッチング回路と、１次側コイルの一方が前記第１のスイッチング素子と前記第２のスイッチング素子との接続部に接続され前記１次側コイルの他端が前記第３のスイッチング素子と前記第４のスイッチング素子との接続部に接続されているトランスと、前記トランスの２次側コイルからの出力を整流する第２の整流部と、前記第２の整流部の出力を検出する出力検出器と、前記出力検出器からの出力信号と出力設定信号との誤差を増幅する誤差増幅部とを備えた溶接機において、
前記誤差増幅部からの誤差増幅信号に応じて第１の駆動部および第２の駆動部へ制御信号を出力するタイミングを可変する駆動回路を備え、
前記第１の駆動部は、前記第１のスイッチング素子と前記第４のスイッチング素子とをそれぞれ駆動するスイッチング信号を出力し、前記第２の駆動部は、前記第１の駆動部のタイミングとは異なるタイミングで前記第２のスイッチング素子と前記第３のスイッチング素子とをそれぞれ駆動するスイッチング信号を出力する構成であって、
前記第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングとは異なり、かつ前記第２のスイッチング素子および前記第３のスイッチング素子がオン状態になる前のタイミングで前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第１の駆動部が出力する構成と、
前記第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングとは異なり、かつ前記第１のスイッチング素子および前記第４のスイッチング素子がオン状態になる前のタイミングで前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を前記第２の駆動部が出力する構成との、
少なくともいずれか１つの構成を備えていることを特徴とする溶接機。
【請求項１０】
第１の駆動部は、前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを、前記第１のスイッチング素子がオン状態からオフ状態となったときに発生する前記第４のスイッチング素子を流れるスイッチングサージ電流が消滅する所定時間まで遅延させる構成と、
第２の駆動部は、前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを、前記第２のスイッチング素子がオン状態からオフ状態となったときに発生する前記第３のスイッチング素子を流れるスイッチングサージ電流が消滅する所定時間まで遅延させる構成との、
少なくともいずれか１つの構成を備えていることを特徴とする請求項９記載の溶接機。
【請求項１１】
第１の駆動部は、前記第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングに対して前記第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを遅延させる第１の遅延回路を内部に備えた構成と、
第２の駆動部は、前記第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングに対して前記第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを遅延させる第２の遅延回路を内部に備えた構成との、
少なくともいずれか１つの構成を備えていることを特徴とする請求項９または１０のいずれか１項に記載の溶接機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアークを発生する装置で、インバータ回路を搭載する、特に溶接機に関する。
【背景技術】
【０００２】
近年、装置の小型化や、高性能化を図るため、電力制御回路に高速スイッチングが可能なインバータ回路を搭載したものが一般的となっており、インバータ制御の溶接機が普及している。
【０００３】
従来のインバータ制御の溶接機は、ＩＧＢＴやＭＯＳＦＥＴといったパワー半導体を用いたフルブリッジやハーフブリッジ構成のインバータ回路を設けている。そして、部分共振型による制御を用いて、数ｋＨｚ〜１００ｋＨｚ程度のインバータ周波数にてスイッチング素子を制御し、出力電流特性や出力電圧特性を得ている。このような技術は、例えば、特開２００４−３２２１８９号公報に開示されている。
【０００４】
また、インバータ制御の方式にはパルス幅変調（以下、「ＰＷＭ」と略す）によって制御を行っているものもある。
【０００５】
図１０は従来の溶接機の回路構成を示すブロック図である。まず、従来の部分共振型による制御機能を備えた溶接機について、図１０を参照しながら説明する。
【０００６】
図１０において、三相または単相の交流入力を整流する第１の整流部１０１の出力端子間に、第１のスイッチング回路１３１と第２のスイッチング回路１３２とが並列に接続されている。第１のスイッチング回路１３１は第１のスイッチング素子１０２と第２のスイッチング素子１０４とが直列に接続されて構成されている。そして、第１のスイッチング素子１０２と第２のスイッチング素子１０４との接続点は第１のスイッチング回路１３１の回路出力端子１３３となっている。加えて、第１のスイッチング素子１０２と第２のスイッチング素子１０４には、第１の逆ダイオード１０３と第２の逆ダイオード１０５がそれぞれ並列に接続されている。また、第２のスイッチング回路１３２は、第３のスイッチング素子１０６と第４のスイッチング素子１０８とが直列に接続されて構成されている。そして、第３のスイッチング素子１０６と第４のスイッチング素子１０８との接続点は第２のスイッチング回路１３２の回路出力端子１３４となっている。加えて、第３のスイッチング素子１０６と第４のスイッチング素子１０８には、第３の逆ダイオード１０７と第４の逆ダイオード１０９がそれぞれ並列に接続されている。そして、回路出力端子１３３と１３４との間には電力変換用のトランス１１０の１次側コイルが接続されている。このトランス１１０の２次側コイルには、その出力を整流する第２の整流部１１１が接続されている。第２の整流部１１１の出力は溶接機の出力端子１１３、１１４に接続されている。第２の整流部１１１で整流された電流が出力端子１１３、１１４を通ってアーク負荷部へ供給される。図１０では、第２の整流部１１１の出力の片方が出力電流検出器１１２を介して出力端子１１４に接続されている。出力電流は、出力電流検出器１１２によって検出され、出力電流検出器１１２から出力電流に比例した出力信号が誤差増幅部１１５に入力される。誤差増幅部１１５は、出力電流検出器１１２の出力信号を入力して出力設定信号Ｖｒとの誤差を比較して増幅した誤差増幅信号Ｖｅを出力する。駆動回路１１６は誤差増幅信号Ｖｅを入力し、誤差増幅信号Ｖｅに応じて動作タイミングを変化させる制御信号Ｓ１、Ｓ２を、それぞれ第１の駆動部１１７と第２の駆動部１１８に出力する。駆動回路１１６からの出力信号に応じて、第１の駆動部１１７は第１のスイッチング素子１０２と第２のスイッチング素子１０４とを異なるタイミングでオン・オフ制御するスイッチング信号を出力し、第２の駆動部１１８は第３のスイッチング素子１０６と第４のスイッチング素子１０８とを異なるタイミングでオン・オフ制御するスイッチング信号を出力する。以上のように、従来の溶接機が構成されている。
【０００７】
次に、従来の溶接機の動作について具体的に説明する。
【０００８】
図１１は従来の溶接機の部分共振型制御によるインバータ動作を示すタイミングチャートである。図１１の上４つの波形は、それぞれ第１から第４のスイッチング素子１０２、１０４、１０６、１０８の各入力スイッチング信号の波形を示す。ハッチングで示す期間が第１から第４のスイッチング素子がそれぞれオンになる期間を示し、それ以外はオフ状態であることを示す。また図１１の一番下の波形はトランス１１０の１次電流波形を示す。ここで、第１の方向は、トランス１１０の１次側コイルに流れる電流が回路出力端子１３３から回路出力端子１３４に向けて流れる方向を示す。また、第２の方向は第１の方向の逆方向である。
【０００９】
図１１に示すように、第１のスイッチング素子１０２と第２のスイッチング素子１０４とは交互にオン・オフ制御のスイッチングを行い、第３のスイッチング素子１０６と第４のスイッチング素子１０８とは交互にオン・オフ制御のスイッチングを行う。また、低電流を出力する場合は、第１のスイッチング素子１０２と第４のスイッチング素子１０８とのオン期間が重複する時間、および第２のスイッチング素子１０４と第３のスイッチング素子１０６とのオン期間が重複する時間を短くする。同様に高電流を出力する場合は、それぞれのオン期間が重複する時間を長くする。
【００１０】
以上のように構成されている溶接機において、部分共振型による制御では、図１１に示すように各スイッチング素子のうち常に２つのスイッチング素子が導通している。このため、トランス１１０で発生する逆起電圧を、第１のスイッチング回路１３１と第２のスイッチング回路１３２のスイッチング素子や逆ダイオードで構成されるブリッジ（以下、「ブリッジ」と略す）内ですばやく回生することができる。このため、各スイッチング素子へ印加されるサージ電圧が抑制されるという特徴がある。
【００１１】
次に、従来の溶接機の別の例として、ＰＷＭによる制御機能を備えた溶接機について図１０を参照しながら説明する。
【００１２】
ＰＷＭ制御の溶接機は図１０と同様の構成であるため、図１０に示す溶接機の構成を用いて、ＰＷＭによる制御の説明を行い、その構成要素の各部の説明は省略する。
【００１３】
図１２は従来の溶接機のＰＷＭ制御によるインバータ動作を示すタイミングチャートである。ＰＷＭによる制御では、図１２に示すように、低電流出力設定に対しては、第１から第４のスイッチング素子１０２、１０４、１０６、１０８のオン時間（以下、「スイッチングのオン時間」と略す）を短くすることで出力電流を低くしている。また高電流出力設定に対してはスイッチング素子のオン時間を長くすることで出力電流を高くすることができる。また、各スイッチング素子は同じタイミングでオン・オフ制御のスイッチングを行うため、スイッチング素子がオフ状態になる際に、逆ダイオードへの電流が少なくなる。このため、逆ダイオードの発熱が抑制されるという特徴がある。
【００１４】
なお、従来の溶接機として定電流制御を行うものについて記載したが、定電圧制御をする場合には、出力電流検出器１１２の代わりに、出力端子１１３、１１４間の出力電圧を検出する出力電圧検出器を出力検出器として用いる。そして、誤差増幅部１１５では、電圧設定値と出力電圧検出器からの出力信号とを比較し、誤差増幅信号Ｖｅを駆動回路１１６へ出力する。このような構成にすることにより、従来の溶接機として定電圧制御をすることができる。
【００１５】
上記のような従来の部分共振型の溶接機では、トランス１１０で発生する逆起電圧をブリッジ内ですばやく回生するが、ブリッジを構成するそれぞれのスイッチング素子に並列接続された逆ダイオードに流れる電流が増加するという課題がある。そして、一般的には、スイッチング素子と逆ダイオードとが並列接続されてパワー半導体として同一パッケージに実装されたものが用いられる。例えば、第１のスイッチング素子１０２と第１の逆ダイオード１０３とが同一パッケージに実装されて１つのパワー半導体となっている。この逆ダイオードに流れる電流が増加するとパワー半導体の発熱量が多くなる。また、逆ダイオードの熱抵抗はスイッチング素子と比べて高いため、パワー半導体の温度破壊を防止するために放熱を強化しなければならないという制約を有していた。
【００１６】
また、従来のＰＷＭ型の溶接機では、スイッチング素子が同時にオフ状態となる期間が存在する。このため、スイッチング素子に高電流が流れている状態で同時にオフ状態となることで高いサージ電圧や、トランス１１０の逆起電圧によりサージ電圧が発生する。このようなサージ電圧によるスイッチング素子の破壊を防止するために、各スイッチング素子に対して、スナバ回路を付加しなければならないという制約がある。あるいは、逆起電圧を第１の整流部に回生させるために、第１の整流部をスイッチング素子の近傍に配置しなければないという制約を有している。
【発明の開示】
【００１７】
本発明の溶接機は、交流電源入力を整流する第１の整流部と、第１の整流部の出力間に接続された、第１の逆ダイオードが並列接続された第１のスイッチング素子と第２の逆ダイオードが並列接続された第２のスイッチング素子との直列接続で構成された第１のスイッチング回路と、同じく第１の整流部の出力間に接続された、第３の逆ダイオードが並列接続された第３のスイッチング素子と第４の逆ダイオードが並列接続された第４のスイッチング素子との直列接続で構成された第２のスイッチング回路と、１次側コイルの一方が第１のスイッチング素子と第２のスイッチング素子との接続部に接続されており１次側コイルの他端が第３のスイッチング素子と第４のスイッチング素子との接続部に接続されているトランスと、トランスの２次側コイルからの出力を整流する第２の整流部と、第２の整流部の出力を検出する出力検出器と、出力検出器からの出力信号と出力設定信号との誤差を増幅する誤差増幅部とを備えた溶接機において、誤差増幅部からの誤差増幅信号に応じて制御信号を出力するタイミングを可変する駆動回路と、制御信号を入力して第１のスイッチング素子と第２のスイッチング素子とを駆動するスイッチング信号を出力する第１の駆動部と、制御信号を入力して第３のスイッチング素子と第４のスイッチング素子とを駆動するスイッチング信号を出力する第２の駆動部とを備え、第２の駆動部は、第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を第１の駆動部が出力するタイミングとは異なるタイミングで第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力する構成と、第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を第１の駆動部が出力するタイミングとは異なるタイミングで第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力する構成との、少なくともいずれか１つの構成を備えていることを特徴とする。
【００１８】
また、本発明の溶接機は、交流電源入力を整流する第１の整流部と、第１の整流部の出力間に接続された、第１の逆ダイオードが並列接続された第１のスイッチング素子と第２の逆ダイオードが並列接続された第２のスイッチング素子との直列接続で構成される第１のスイッチング回路と、同じく第１の整流部の出力間に接続された、第３の逆ダイオードが並列接続された第３のスイッチング素子と第４の逆ダイオードが並列接続された第４のスイッチング素子との直列接続で構成された第２のスイッチング回路と、１次側コイルの一方が第１のスイッチング素子と第２のスイッチング素子との接続部に接続されており１次側コイルの他端が第３のスイッチング素子と第４のスイッチング素子との接続部に接続されているトランスと、トランスの２次側コイルからの出力を整流する第２の整流部と、第２の整流部の出力を検出する出力検出器と、出力検出器からの出力信号と出力設定信号との誤差を増幅する誤差増幅部とを備えた溶接機において、誤差増幅部からの誤差増幅信号に応じて第１の駆動部、第２の駆動部、第３の駆動部および第４の駆動部へ制御信号を出力するタイミングを可変する駆動回路を備え、第１の駆動部は第１のスイッチング素子を駆動するスイッチング信号を出力し、第３の駆動部は第１の駆動部とは異なるタイミングで第２のスイッチング素子を駆動するスイッチング信号を出力する構成であって、第２の駆動部は、第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を第１の駆動部が出力するのとは異なるタイミングで第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力する構成と、第４の駆動部は、第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を第３の駆動部が出力するのとは異なるタイミングで第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力する構成との、少なくともいずれか１つの構成を、駆動回路は備えていることを特徴とする。
【００１９】
さらに、本発明の溶接機は、交流電源入力を整流する第１の整流部と、第１の整流部の出力間に接続された、第１の逆ダイオードが並列接続された第１のスイッチング素子と第２の逆ダイオードが並列接続された第２のスイッチング素子との直列接続で構成される第１のスイッチング回路と、同じく第１の整流部の出力間に接続された、第３の逆ダイオードが並列接続された第３のスイッチング素子と第４の逆ダイオードが並列接続された第４のスイッチング素子との直列接続で構成された第２のスイッチング回路と、１次側コイルの一方が第１のスイッチング素子と第２のスイッチング素子との接続部に接続されており１次側コイルの他方が第３のスイッチング素子と第４のスイッチング素子との接続部に接続されているトランスと、トランスの２次側コイルからの出力を整流する第２の整流部と、第２の整流部の出力を検出する出力検出器と、出力検出器からの出力信号と出力設定信号との誤差を増幅する誤差増幅部とを備えた溶接機において、誤差増幅部からの誤差増幅信号に応じて第５の駆動部および第６の駆動部へ制御信号を出力するタイミングを可変する駆動回路を備え、第５の駆動部は、第１のスイッチング素子と第４のスイッチング素子とをそれぞれ駆動するスイッチング信号を出力し、第６の駆動部は、第５の駆動部のタイミングとは異なるタイミングで第２のスイッチング素子と第３のスイッチング素子とをそれぞれ駆動するスイッチング信号を出力する構成であって、第１のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングとは異なるタイミングで第４のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を第５の駆動部が出力する構成と、第２のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングとは異なるタイミングで第３のスイッチング素子をオン状態からオフ状態に切り替えるスイッチング信号を第６の駆動部が出力する構成との、少なくともいずれか１つの構成を備えていることを特徴とする。
【発明の効果】
【００２０】
本発明は、逆ダイオードへの電流を抑制することでパワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができ、溶接業界や、比較的大電流出力を扱い出力制御を行う産業分野で使用する機器として産業上有用である。
【発明を実施するための最良の形態】
【００２１】
（実施の形態１）
図１は本発明の実施の形態１の溶接機の回路構成を示すブロック図である。図１において、三相または単相の交流入力を整流する第１の整流部１の出力端子間に、第１のスイッチング回路３１と第２のスイッチング回路３２とが並列に接続されている。第１のスイッチング回路３１は第１のスイッチング素子２と第２のスイッチング素子４とが直列に接続されて構成されている。そして、第１のスイッチング素子２と第２のスイッチング素子４との接続点は第１のスイッチング回路３１の回路出力端子３３となっている。加えて、第１のスイッチング素子２と第２のスイッチング素子４には、第１の逆ダイオード３と第２の逆ダイオード５がそれぞれ並列に接続されている。また、第２のスイッチング回路３２は、第３のスイッチング素子６と第４のスイッチング素子８が直列に接続されて構成されている。そして、その接続点は第２のスイッチング回路３２の回路出力端子３４となっている。加えて、第３のスイッチング素子６と第４のスイッチング素子８とには、第３の逆ダイオード７と第４の逆ダイオード９がそれぞれ並列に接続されている。そして、回路出力端子３３と３４との間には電力変換用のトランス１０の１次側コイルが接続されている。トランス１０の１次側コイルに、第１のスイッチング素子２と第４のスイッチング素子８とを介して第１の方向に１次電流が流れ、第２のスイッチング素子４と第４のスイッチング素子８とを介して第１の方向とは逆の第２の方向に１次電流が流れる。
【００２２】
このトランス１０の２次側コイルには、その出力を整流する第２の整流部１１が接続されている。第２の整流部１１の出力は溶接機の出力端子１３、１４に接続されている。第２の整流部１１で整流された電流が出力端子１３、１４を通ってアーク負荷部へ供給される。図１では、第２の整流部１１の出力の片方が出力電流検出器１２を介して出力端子１４に接続されている。
【００２３】
負荷部へ流れる出力電流は、出力電流検出器１２によって検出され、出力電流検出器１２から出力電流に比例した出力信号が誤差増幅部１５に入力される。誤差増幅部１５は、出力電流検出器１２の出力信号を入力して出力設定信号Ｖｒとの誤差を比較して増幅した誤差増幅信号Ｖｅを出力する。駆動回路１６は誤差増幅信号Ｖｅを入力し、誤差増幅信号Ｖｅに応じて動作タイミングを変化させる制御信号Ｓ１、Ｓ２を、それぞれ第１の駆動部１７と第２の駆動部１８に出力する。駆動回路１６からの出力信号に応じて、第１の駆動部１７は第１のスイッチング素子２と第２のスイッチング素子４とを異なるタイミングでオン・オフ制御するスイッチング信号を出力し、第２の駆動部１８は第３のスイッチング素子６と第４のスイッチング素子８とを異なるタイミングでオン・オフ制御するスイッチング信号を出力する。以上のように、本発明の実施の形態１の定電流制御を行う溶接機が構成されている。
【００２４】
以上のように構成された溶接機の動作について説明する。
【００２５】
図９は、第１から第４のスイッチング素子２，４，６，８の動作状態と、トランス１０の１次電流波形を示すタイミングチャートである。図９に示すように、出力電流値を低くするためには、第１から第４のスイッチング素子２，４，６，８の各オン時間を短くし、出力電流値を高くするには各オン時間を長くするように、駆動回路１６が制御信号Ｓ１、Ｓ２を出力する。第１の駆動部１７は、制御信号Ｓ１に応じて第１のスイッチング素子２と第２のスイッチング素子４とに対して異なるタイミングでスイッチング信号を出力する。そして、第２の駆動部１８は、制御信号Ｓ２に応じて第３のスイッチング素子６と第４のスイッチング素子８とに対して異なるタイミングでスイッチング信号を出力する。このとき、第１のスイッチング素子２と第４のスイッチング素子８とが同時にオンする。また、第１のスイッチング素子２と第４のスイッチング素子８とのオンする期間とは異なるタイミングで第２のスイッチング素子４と第３のスイッチング素子６とが同時にオンするように、第１の駆動部１７と第２の駆動部１８とがスイッチング信号を出力する。
【００２６】
また、第１のスイッチング素子２がオフ状態に切り替わった後は、第１のスイッチング素子２がオフ状態となることで発生したスイッチングサージ電流が消滅するまでの所定時間だけ遅れて第４のスイッチング素子８がオフ状態に切り替わる。加えて、第２のスイッチング素子４がオフ状態に切り替わった後は、第２のスイッチング素子４がオフ状態となることで発生したスイッチングサージ電流が消滅するまでの所定時間だけ遅れて第３のスイッチング素子６がオフ状態に切り替わる。第１の駆動部１７と第２の駆動部１８とは、このようなシーケンスとなるように、スイッチング信号を出力する。このように、第４のスイッチング素子８をオフ状態に切り替えるタイミングを、第１のスイッチング素子２のスイッチングサージ電流が消滅するまで遅らせている。これにより、第１のスイッチング素子２がオフ状態に切り替わった後にトランス１０の１次側コイルを第１の方向に流れる電流に変化が生じてトランス１０で発生する逆起電圧は、減少し始めブリッジ内で回生される。これは、第４のスイッチング素子８と第２の逆ダイオード５とを通ってトランス１０の１次側コイル内を第１の方向にスイッチングサージ電流が流れる電流路が形成されるためである。また、第４のスイッチング素子８がオフ状態に切り替わる時は、トランス１０の１次側コイル内を流れるスイッチングサージ電流がほぼ消滅しているためサージ電圧は抑制される。また、ブリッジ内で回生される時間、すなわち、第１のスイッチング素子２のスイッチングサージ電流が消滅するまでの所定時間（例えば、数１０ｎｓｅｃ〜数１００ｎｓｅｃ）が短いため、第２の逆ダイオード５に流れる電流は微小な値となるので、パワー半導体（第２のスイッチング素子４と第２の逆ダイオード５とを含む）の発熱は抑制される。
【００２７】
また、同様に、第２のスイッチング素子４のスイッチングサージ電流が消滅するまで第３のスイッチング素子６をオフ状態に切り替えるタイミングを遅らせている。これにより、第２のスイッチング素子４がオフ状態に切り替わった後にトランス１０の１次側コイルを第２の方向に流れる電流に変化が生じてトランス１０で発生する逆起電圧は減少し始め、ブリッジ内で回生される。これは、第１の逆ダイオード３と第３のスイッチング素子６とを通ってトランス１０の１次側コイル内を第２の方向にスイッチングサージ電流が流れる電流路が形成されるために、また第３のスイッチング素子６がオフ状態に切り替わる時は、トランス１０の１次側コイル内を流れるスイッチングサージ電流がほぼ消滅しているためサージ電圧は抑制される。また、ブリッジ内で回生される時間、すなわち、第２のスイッチング素子４のスイッチングサージ電流が消滅するまでの所定時間（数１０ｎｓｅｃ〜数１００ｎｓｅｃ）が短いため、第１の逆ダイオード３に流れる電流は微小となるので、パワー半導体（第１のスイッチング素子２と第１の逆ダイオード３とを含む）の発熱は抑制される。
【００２８】
以上のように、本実施の形態の溶接機によれば、各スイッチング素子のオン・オフ状態の切り替えタイミングを、オン状態にするタイミングは同時に行い、オフ状態に切り替えるタイミングは遅延させるようにしている。この構成により、逆ダイオード３や５への電流を抑制することか可能となる。このため、逆ダイオード３や５を含むパワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することが可能となり、スイッチング素子６や８へ印加されるサージ電圧を抑制することができる。
【００２９】
スイッチング素子に高電流値の電流が流れている状態で、スイッチング素子を急峻にオフ状態に切り替える際に、電流が急減するとともに、回路のインダクタンス成分によりサージ電圧が発生する。また、トランス１０で発生する逆起電圧によってもサージ電圧が発生する。
【００３０】
なお、ここでは、定電流制御を行う溶接機について記載したが、定電圧制御をする場合には、出力検出器として出力電流検出器１２に代えて、出力端子１３、１４間の電圧を検出する出力電圧検出器を設ける。そして、この出力電圧検出器からの出力信号を誤差増幅部１５に入力する。誤差増幅部１５では、出力設定信号Ｖｒと出力電圧検出器からの出力信号とを比較して誤差増幅信号Ｖｅを出力するような構成としてもよい。
【００３１】
また、図９において、第１のスイッチング素子２と第４のスイッチング素子８とをオフ状態に切り替えるタイミング関係は、上記で説明したものと反対になってもよい。すなわち、第４のスイッチング素子８がオフ状態に切り替わった後に、トランス１０で発生する逆起電圧がブリッジ内で回生された後で第１のスイッチング素子２をオフ状態に切り替えるようにしてもよい。同様に、第２のスイッチング素子４と第３のスイッチング素子６とをオフ状態に切り替えるタイミング関係も上記とは反対になってもよい。さらに、第１のスイッチング素子２と第４のスイッチング素子８とをオフ状態に切り替えるタイミング関係と、第２のスイッチング素子４と第３のスイッチング素子６とをオフ状態に切り替えるタイミング関係とが異なっていてもよいのはいうまでもない。
【００３２】
また、スイッチング素子、逆ダイオードを含むパワー半導体にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（酸化膜半導体電界効果トランジスタ）、ＩＰＭ（インテリジェントパワーモジュール）などがある。ＩＧＢＴやＭＯＳＦＥＴでは、第１のスイッチング素子２と第１の逆ダイオード３、第２のスイッチング素子４と第２の逆ダイオード５、第３のスイッチング素子６と第３の逆ダイオード７、第４のスイッチング素子８と第４の逆ダイオード９の組み合わせで、各スイッチング素子とそれに並列接続される逆ダイオードとが一つのＩＧＢＴパッケージ内に構成されている。このため、ＩＧＢＴを用いると、スイッチング素子に並列接続されている逆ダイオードを外部に付加する必要はない。ＭＯＳＦＥＴでも同様である。しかし、ＭＯＳＦＥＴの中には、逆ダイオードが含まれないものもあり、その場合、外部に逆ダイオードを付加する必要がある。また、ＩＰＭでは、第１から第４のスイッチング素子２、４、６、８と第１から第４の逆ダイオード３、５、７、９とが一つのＩＰＭパッケージ内に構成されている。このため、ＩＰＭを用いると、スイッチング素子に並列接続されている逆ダイオードを外部に付加する必要はない。
【００３３】
このような構成によって、逆ダイオードへの電流を抑制することでパワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができる。
【００３４】
なお、上記実施の形態１において、各スイッチング素子をオン状態からオフ状態に切り替えるタイミングに関して、第１のスイッチング素子と第４のスイッチング素子とのタイミング関係の差異、あるいは、第２のスイッチング素子と第３のスイッチング素子とのタイミング関係の差異のどちらか一方だけであってもよい。その場合には、そのタイミング関係に差異のある方のスイッチング素子に同様な効果が得られる。
【００３５】
（実施の形態２）
図２は本発明の実施の形態２の溶接機の回路構成を示すブロック図である。本実施の形態２において、実施の形態１と同様の構成については同一の番号を付して詳細な説明を省略する。図２において、実施の形態１と異なるのは、第２の駆動部２１８の内部に第１の遅延回路１９を設けた点である。
【００３６】
そして、図２に示す溶接機において、駆動回路１６から第１の駆動部１７への制御信号Ｓ１と第２の駆動部２１８への制御信号Ｓ２とが同じタイミングで出力される構成の場合において、この第１の遅延回路１９によって、第４のスイッチング素子８をオフ状態に切り替えるスイッチング信号を出力するタイミングを第１のスイッチング素子２で発生したスイッチングサージ電流が消滅する所定時間まで遅らせるとともに、第３のスイッチング素子６をオフ状態に切り替えるスイッチング信号を出力するタイミングを第２のスイッチング素子４で発生したスイッチングサージ電流が消滅する所定時間まで遅らせることができる。
【００３７】
なお、第１の遅延回路１９の構成としては、集積回路を用いたタイマにより遅延時間を変化させる構成や、時定数回路を用いて抵抗やコンデンサの定数変更により充放電時間を変化させて遅延時間を変化させる構成などを用いることができる。
【００３８】
また、上記実施の形態２において、各スイッチング素子をオン状態からオフ状態に切り替えるタイミングに関して、第４のスイッチング素子を第１のスイッチング素子に対して遅らせ、かつ、第３のスイッチング素子を第２のスイッチング素子に対して遅らせる例を示した。しかし、これに限ることはなく、タイミングを遅らせるのは第４のスイッチング素子と第３のスイッチング素子のどちらか一方だけでもよく、そのタイミングを遅れさせた方のスイッチング素子に同様な効果が得られる。
【００３９】
このような構成によって、実施の形態１と同様に、逆ダイオードへの電流を抑制することが可能となり、パワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができる。
【００４０】
（実施の形態３）
図３は本発明の実施の形態３の溶接機の回路構成を示すブロック図である。本実施の形態３において、実施の形態１と同様の構成については同一の番号を付して詳細な説明を省略する。図３において、実施の形態１と異なるところは、駆動回路２１６の内部に論理集積回路２０を構成した点である。
【００４１】
そして、図３において、駆動回路２１６の論理集積回路２０の中に、第１の駆動部１７への駆動信号Ｓ１と、第２の駆動部１８への駆動信号Ｓ２とを出力するプログラムが記憶されている。これにより、第４のスイッチング素子８をオフ状態に切り替えるための制御信号Ｓ２の出力タイミングを第１のスイッチング素子２で発生したスイッチングサージ電流が消滅する所定時間まで遅らせるとともに、第３のスイッチング素子６をオフ状態に切り替える制御信号Ｓ２の出力タイミングを第２のスイッチング素子４で発生したスイッチングサージが消滅する所定時間まで遅らせることができる。
【００４２】
なお、論理集積回路２０にはＣＰＵ（中央処理装置）、ＰＬＤ（プログラマブルロジックデバイス）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）やＤＳＰ（ディジタルシグナルプロセッサー）などの内部論理を書き替えるものが使用される。
【００４３】
このような構成によって、実施の形態１と同様に、逆ダイオードへの電流を抑制することが可能となり、パワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができる。
【００４４】
（実施の形態４）
図４は本発明の実施の形態４の溶接機の回路構成を示すブロック図である。本実施の形態において、実施の形態１と同様の構成については同一の番号を付して詳細な説明を省略する。図４において、実施の形態１と異なるところは、駆動回路３１６から４つの信号Ｓ３、Ｓ４、Ｓ５、Ｓ６を出力し、それぞれを第１の駆動部１７、第２の駆動部１８、第３の駆動部２１、第４の駆動部２２に入力している。そして、第１の駆動部１７、第２の駆動部１８、第３の駆動部２１、第４の駆動部２２の出力を、それぞれ第１のスイッチング素子２、第４のスイッチング素子８、第２のスイッチング素子４、第３のスイッチング素子６に入力している。このように、第１の駆動部１７は第１のスイッチング素子２を、第２の駆動部１８は第４のスイッチング素子８を、第３の駆動部２１は第２のスイッチング素子４を、第４の駆動部２２は第３のスイッチング素子６を制御する。そして、スイッチング素子ごとに駆動部を設けて、スイッチング素子をそれぞれ独立して制御できる構成とした点が実施の形態１と異なる点である。
【００４５】
そして、図４において、駆動回路３１６から第１の駆動部１７と第２の駆動部１８とに同じタイミングでそれぞれに、第１、第４のスイッチング素子をオン状態にするための制御信号Ｓ３、Ｓ４を送る。そして、オン期間が過ぎると駆動回路３１６は、第１の駆動部１７へ第１のスイッチング素子２をオフ状態にするための制御信号Ｓ３を送る。そしてその後、第１のスイッチング素子２で発生したスイッチングサージ電流が消滅する所定時間まで遅らせたタイミングで、第２の駆動部１８に対して第４のスイッチング素子８をオフ状態にするための制御信号Ｓ４を送る。同様に駆動回路３１６から第３の駆動部２１と第４の駆動部２２とに同じタイミングでそれぞれに、第２の、第３のスイッチング素子をオン状態にするための制御信号Ｓ５、Ｓ６を送る。そして、オン期間が過ぎると駆動回路３１６は、第３の駆動部２１へ第２のスイッチング素子４をオフ状態にするための制御信号Ｓ５を送る。そしてその後、第２のスイッチング素子４で発生したスイッチングサージ電流が消滅する所定時間まで遅らせたタイミングで、第４の駆動部２２に対して第３のスイッチング素子６をオフ状態にするための制御信号Ｓ６を送る。
【００４６】
このような構成によって、実施の形態１と同様に、逆ダイオードへの電流を抑制することが可能となり、パワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができる。
【００４７】
なお、上記実施の形態４において、各スイッチング素子をオン状態からオフ状態に切り替えるタイミングに関して、第１のスイッチング素子と第４のスイッチング素子とのタイミング関係の差異、あるいは、第２のスイッチング素子と第３のスイッチング素子とのタイミング関係の差異のどちらか一方だけであってもよい。その場合には、そのタイミング関係に差異のある方のスイッチング素子に同様な効果が得られる。
【００４８】
（実施の形態５）
図５は本発明の実施の形態５の溶接機の回路構成を示すブロック図である。本実施の形態において、実施の形態４と同様の構成については同一の番号を付して詳細な説明を省略する。図５において、実施の形態４と異なるところは、第２の駆動部２１８の内部に第１の遅延回路１９を構成し、第４の駆動部２２２の内部に第２の遅延回路２３を構成した点である。
【００４９】
そして、図５に示す溶接機において、駆動回路３１６からの第１の駆動部１７への制御信号Ｓ３と第２の駆動部２１８への制御信号Ｓ４とが同じタイミングで出力され、かつ、第３の駆動部２１への制御信号Ｓ５と第４の駆動部２２２への制御信号Ｓ６とが同じタイミングで出力される。このとき、この第１の遅延回路１９と第２の遅延回路２３とによって、第４のスイッチング素子８をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを、第１のスイッチング素子２で発生したスイッチングサージ電流が消滅する所定時間まで遅らせる。それとともに、第３のスイッチング素子６をオン状態からオフ状態に切り替えるスイッチング信号を出力するタイミングを、第２のスイッチング素子４で発生したスイッチングサージ電流が消滅する所定時間まで遅らせる。
【００５０】
なお、遅延回路１９、２３には集積回路を用いてタイマを構成して遅延時間を変化させる手段や、抵抗とコンデンサからなる時定数回路を用いてそれらの定数変更を行うことにより充放電時間を変化させて遅延時間を変化させる手段などがある。
【００５１】
このような構成によって、実施の形態４と同様に、逆ダイオードへの電流を抑制することが可能となり、パワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができる。
【００５２】
（実施の形態６）
図６は本発明の実施の形態６の溶接機の回路構成を示すブロック図である。本実施の形態において、実施の形態４と同様の構成については同一の番号を付して詳細な説明を省略する。図６において、実施の形態４と異なるところは、駆動回路２１６の内部に論理集積回路２０を構成した点である。
【００５３】
そして、図６において、駆動回路２１６からの第１の駆動部１７への制御信号Ｓ３、第２の駆動部１８への制御信号Ｓ４、第３の駆動部２１への制御信号Ｓ５、第４の駆動部２２への制御信号Ｓ６が、論理集積回路２０に記憶されたプログラムによって制御される。これにより、第４のスイッチング素子８をオン状態からオフ状態に切り替えるスイッチング信号を第２の駆動部１８が出力するタイミングを、第１のスイッチング素子２で発生したスイッチングサージ電流が消滅する所定時間まで遅らせる。それとともに、第３のスイッチング素子６をオン状態からオフ状態に切り替えるスイッチング信号を第４の駆動部２２が出力するタイミングを第２のスイッチング素子４で発生したスイッチングサージ電流が消滅する所定時間まで遅らせる。
【００５４】
このような構成によって、逆ダイオードへの電流を抑制することでパワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができる。
【００５５】
なお、論理集積回路２０にはＣＰＵ、ＰＬＤ、ＦＰＧＡやＤＳＰなど内部理論を書き替えるものが使用される。
【００５６】
（実施の形態７）
図７は本発明の実施の形態７の溶接機の回路構成を示すブロック図である。本実施の形態において、実施の形態１と同様の構成については同一の番号を付して詳細な説明を省略する。図７において、実施の形態１と異なるところは、第５の駆動部２４が第１のスイッチング素子２と第４のスイッチング素子８とにスイッチング信号を出力し、第６の駆動部２５が第２のスイッチング素子４と第３のスイッチング素子６とにスイッチング信号を出力する点である。
【００５７】
このとき、第１のスイッチング素子２と第４のスイッチング素子８とを同時にオン状態に切り替え、かつ、このタイミングとは異なるタイミングで第２のスイッチング素子４と第３のスイッチング素子６とを同時にオン状態に切り替えるように、第５の駆動部２４と第６の駆動部２５とからスイッチング信号がそれぞれ出力される。所定のオン期間の後に、第５の駆動部２４からは、第１のスイッチング素子２をオフ状態に切り替えるスイッチング信号が出力される。そして、第１のスイッチング素子２で発生したスイッチングサージ電流が消滅する所定時間まで遅らせた後、第４のスイッチング素子８をオフ状態に切り替えるスイッチング信号が第５の駆動部２４から出力される。他方、所定のオン期間の後に、第６の駆動部２５からは、第２のスイッチング素子４をオフ状態に切り替えるスイッチング信号が出力される。そして、第２のスイッチング素子４で発生したスイッチングサージ電流が消滅する所定時間まで遅らせた後、第３のスイッチング素子６をオフ状態に切り替えるスイッチング信号が第６の駆動部２５から出力される。
【００５８】
このような構成によって、実施の形態１と同様に、逆ダイオードへの電流を抑制することが可能となり、パワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができる。
【００５９】
なお、上記実施の形態７において、各スイッチング素子をオン状態からオフ状態に切り替えるタイミングに関して、第１のスイッチング素子と第４のスイッチング素子とのタイミング関係の差異、あるいは、第２のスイッチング素子と第３のスイッチング素子とのタイミング関係の差異のどちらか一方だけであってもよい。その場合には、そのタイミング関係に差異のある方のスイッチング素子に同様な効果が得られる。
【００６０】
（実施の形態８）
図８は本発明の実施の形態８の溶接機の回路構成を示すブロック図である。本実施の形態において、実施の形態７と同様の構成については同一の番号を付して詳細な説明を省略する。図８において、実施の形態７と異なるところは、第５の駆動部２２４の内部に第１の遅延回路１９を構成し。第６の駆動部２２５の内部に第２の遅延回路２３を構成した点である。
【００６１】
そして、図８に示す溶接機において、駆動回路１６から出力される制御信号Ｓ１が第５の駆動部２２４に入力される。そして、第５の駆動部２２４が第１のスイッチング素子２をオフ状態に切り替えるスイッチング信号を出力した後に第４のスイッチング素子８をオフ状態に切り替えるスイッチング信号を出力するタイミングを、第１のスイッチング素子２で発生したスイッチングサージ電流が消滅する所定時間まで、第１の遅延回路１９により遅らせることができる。
【００６２】
同様に、駆動回路１６からの制御信号Ｓ２が第６の駆動部２２５に入力される。そして、第６の駆動部２２５が第２のスイッチング素子４をオフ状態に切り替えるスイッチング信号を出力した後に第３のスイッチング素子６をオフ状態に切り替えるスイッチング信号を出力するタイミングを、第２のスイッチング素子４で発生したスイッチングサージ電流が消滅する所定時間まで、第２の遅延回路２３により遅らせることができる。
【００６３】
なお、遅延回路１９、２３には集積回路を用いてタイマを構成して遅延時間を変化させる手段や、抵抗とコンデンサからなる時定数回路を用いてそれらの定数変更を行うことにより充放電時間を変化させて遅延時間を変化させる手段などがある。
【００６４】
このような構成によって、実施の形態７と同様に、逆ダイオードへの電流を抑制することが可能となり、パワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができる。
【産業上の利用可能性】
【００６５】
本発明は、逆ダイオードへの電流を抑制することでパワー半導体の発熱を抑え、トランス１０で発生する逆起電圧を回生することでスイッチング素子へ印加されるサージ電圧を抑制することにより信頼性の高い溶接機を実現することができ、溶接業界や、比較的大電流出力を扱い出力制御を行う産業分野で使用する機器として産業上有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１の溶接機の回路構成を示すブロック図
【図２】本発明の実施の形態２の溶接機の回路構成を示すブロック図
【図３】本発明の実施の形態３の溶接機の回路構成を示すブロック図
【図４】本発明の実施の形態４の溶接機の回路構成を示すブロック図
【図５】本発明の実施の形態５の溶接機の回路構成を示すブロック図
【図６】本発明の実施の形態６の溶接機の回路構成を示すブロック図
【図７】本発明の実施の形態７の溶接機の回路構成を示すブロック図
【図８】本発明の実施の形態８の溶接機の回路構成を示すブロック図
【図９】本発明の溶接機のインバータ動作を示すタイミングチャート
【図１０】従来の溶接機の回路構成を示すブロック図
【図１１】従来の溶接機の部分共振型制御によるインバータ動作を示すタイミングチャート
【図１２】従来の溶接機のＰＷＭ制御によるインバータ動作を示すタイミングチャート
【符号の説明】
【００６７】
１，１０１    第１の整流部
２，１０２    第１のスイッチング素子
３，１０３    第１の逆ダイオード
４，１０４    第２のスイッチング素子
５，１０５    第２の逆ダイオード
６，１０６    第３のスイッチング素子
７，１０７    第３の逆ダイオード
８，１０８    第４のスイッチング素子
９，１０９    第４の逆ダイオード
１０，１１０    トランス
１１，１１１    第２の整流部
１２，１１２    出力電流検出器
１３，１４，１１３，１１４    出力端子
１５，１１５    誤差増幅部
１６，１１６，２１６，３１６    駆動回路
１７，１１７    第１の駆動部
１８，１１８，２１８    第２の駆動部
１９    第１の遅延回路
２０    論理集積回路
２１    第３の駆動部
２２，２２２    第４の駆動部
２３    第２の遅延回路
２４，２２４    第５の駆動部
２５，２２５    第６の駆動部
３１，１３１    第１のスイッチング回路
３２，１３２    第２のスイッチング回路
３３，３４，１３３，１３４    回路出力端子
Ｖｒ    出力設定信号
Ｖｅ    誤差増幅信号
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６    制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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