(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数のメモリセルが設けられた不揮発性半導体記憶装置において、
各前記メモリセルは、
前記半導体基板の第１導電型の領域内に、前記半導体基板の上面に露出されると共に互いに離間して形成された第２導電型の第１の拡散層および第２の拡散層と、
前記半導体基板上でかつ前記第１の拡散層と第２の拡散層とに跨って、第１ゲート絶縁膜、第１ゲート電極、第２ゲート絶縁膜およびコントロールゲートとしての第２ゲート電極がこの順に積層して形成されたゲート積層構造と、
前記ゲート積層構造の側壁に、前記第１ゲート電極と電気的に接続させて形成されたサイドウォール電極とを具え、
該第１ゲート電極及び該サイドウォール電極からフローティングゲートが構成されており、
各前記メモリセルのうち、ゲート長方向に沿って互いに隣り合う２つのメモリセルは、前記第１の拡散層を共用しており、
前記サイドウォール電極は、前記ゲート積層構造のゲート長方向の前記第２の拡散層側の片側壁に設けられており、前記第１の拡散層側の片側壁には設けられていない
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１の拡散層はソースであり、
前記第２の拡散層はドレインである
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または請求項２に記載の不揮発性半導体記憶装置において、
前記サイドウォール電極と、前記第２ゲート絶縁膜および第２ゲート電極との間には絶縁膜が介在している
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に複数のメモリセルが設けられた不揮発性半導体記憶装置を製造するにあたり、
各前記メモリセルの形成工程は、
第１導電型の半導体基板に素子分離領域を形成して、活性領域と素子分離領域とを分ける工程と、
前記半導体基板の上面全体にわたって、第１絶縁膜および第１電極膜を順次に形成した後、前記素子分離領域を挟んで隣り合う活性領域上に設けられた第１電極膜を前記素子分離領域上で電気的に切断する工程と、
前記切断された第１電極膜上を覆うように前記半導体基板の上面全体にわたって第２絶縁膜、第２電極膜および第３絶縁膜を順次に形成する工程と、
マスクを用いて、前記第２絶縁膜、第２電極膜および第３絶縁膜をパターニングすることにより、該第２電極膜の残存部分として形成されたコントロールゲートとしての第２ゲート電極を含む予備ゲート積層構造を形成する工程と、
該予備ゲート積層構造から露出している第１電極膜の上面、前記予備ゲート積層構造の側壁および上面にわたって絶縁膜を形成した後、該絶縁膜の上側から前記予備ゲート積層構造の両側の前記活性領域に対して、第１および第２の拡散層形成用のイオンを注入する工程と、
前記予備ゲート積層構造の側壁にのみ前記絶縁膜を残存させた後、該残存させた絶縁膜の表面に、前記第１電極膜と電気的に接続するように第３電極膜を形成する工程と、
前記第３電極膜から露出する前記第１電極膜の領域を除去することによって、該第１電極膜の残存部分として第１ゲート電極を形成する工程と、
前記素子分離領域を挟んで隣り合う前記活性領域上に形成された前記第３電極膜を、前記素子分離膜上で電気的に切断することによって、該第３電極膜の残存部分として形成されたサイドウォール電極、及び前記第１ゲート電極からなるフローティングゲートを形成する工程とを具備し、
前記第３電極膜から露出する前記第１電極膜の領域を除去する工程と、前記第３電極膜を切断する工程との間に、
前記予備ゲート積層構造の両側に形成された前記第３電極膜のうちの、前記第１拡散層形成用のイオンが注入された活性領域側の第３電極膜を除去する工程とを含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に複数のメモリセルが設けられた不揮発性半導体記憶装置を製造するにあたり、
各前記メモリセルの形成工程は、
第１導電型の半導体基板に素子分離領域を形成して、活性領域と素子分離領域とを分ける工程と、
前記半導体基板の上面全体にわたって、第１絶縁膜および第１電極膜を順次に形成した後、前記素子分離領域を挟んで隣り合う活性領域上に設けられた第１電極膜を前記素子分離領域上で電気的に切断する工程と、
前記切断された第１電極膜上を覆うように前記半導体基板の上面全体にわたって第２絶縁膜、第２電極膜および第３絶縁膜を順次に形成する工程と、
マスクを用いて、前記第２絶縁膜、第２電極膜および第３絶縁膜をパターニングすることにより、所望のゲート積層構造のゲート長方向に２倍のピッチとなる大きさの積層構造を形成する工程と、
該積層構造から露出している第１電極膜の上面、前記積層構造の側壁および上面にわたって絶縁膜を形成した後、該絶縁膜の上側から前記積層構造の両側の前記活性領域に対して、第２の拡散層形成用のイオンを注入する工程と、
前記積層構造の側壁にのみ前記絶縁膜を残存させた後、該残存させた絶縁膜の表面に、前記第１電極膜と電気的に接続するように第３電極膜を形成する工程と、
前記第３電極膜から露出する前記第１電極膜の領域を除去する工程と、
前記積層構造に対して、前記第３絶縁膜、第２電極膜、第２絶縁膜および第１電極膜を分断するスリットを形成するとともに、該第１電極膜の残存部分として第１ゲート電極、および該第２電極膜の残存部分として、コントロールゲートとしての第２ゲート電極を形成する工程と、
前記スリット内に露出した第１絶縁膜の上側から、第１の拡散層形成用のイオンを注入する工程と、
前記素子分離領域を挟んで隣り合う前記活性領域上に形成された前記第３電極膜を前記素子分離膜上で電気的に切断することによって、該第３電極膜の残存部分として、前記第２の拡散層形成用のイオンが注入された側の片側壁に設けられているサイドウォール電極及び前記第１ゲート電極からなるフローティングゲートを形成する工程とを具備する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、浮遊ゲートを具えた不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
図１４（Ａ）および図１４（Ｂ）は、浮遊ゲートを具えた不揮発性半導体記憶装置の代表的な構造を示したものである。図１４（Ａ）は装置を上から見た平面図であり、上面全体を被覆しているマスク絶縁膜の下側の構造が概略的に示されている。また、図１４（Ｂ）は図１４（Ａ）のＸ−Ｘ線に沿って切った断面の切り口を示している。この図１４によれば、従来の不揮発性半導体記憶装置は、第１の不純物拡散層（ソース）１０２および第２の不純物拡散層（ドレイン）１０４が形成された半導体基板１００（以下、基板と称する。）と、第１および第２の不純物拡散層１０２および１０４間であって、かつ基板１００の表面に、第１ゲート絶縁膜１０６、浮遊ゲートである第１ゲート電極１０８、第２ゲート絶縁膜１１０、制御ゲートである第２ゲート電極１１２、およびゲートハードマスク絶縁膜１１４を、この順に積層してなるゲート積層構造１１６と、ゲート積層構造１１６の表面およびゲート積層構造１１６から露出されている基板１００の表面を被覆するマスク絶縁膜１１８とを備えている。
【０００３】
また、このような構造の不揮発性半導体記憶装置は、例えば以下に示すような工程を経て製造されている。図１５（Ａ）〜図１６（Ｂ）は、この装置の概略的な製造工程図であり、それぞれの工程終了時における装置の断面の切り口で示されている。また、図１５は、図１４（Ａ）のＹ−Ｙ線に沿って切った断面の切り口の構造体の製造途中の構造を示している。また、図１６は、図１４（Ａ）のＸ−Ｘ線に沿って切った断面の切り口に対応する図である。
【０００４】
まず、ＬＯＣＯＳ法により、半導体基板１００に素子分離膜１２４を形成して、基板１００の領域を活性領域（素子形成領域）１２６ａと素子分離領域１２６ｂとに分ける。このため、半導体基板１００上にパッド酸化膜１２０、素子分離膜形成用窒化膜を形成した後、素子分離膜形成用窒化膜に対してパターニングを行う。その後、パターニングした窒化膜１２２をマスクとして用いて熱酸化により素子分離膜１２４を形成する。これにより、窒化膜１２２で被覆されている領域が活性領域１２６ａとなり、窒化膜１２２から露出している部分に素子分離膜１２４が形成されて素子分離領域１２６ｂとなる（図１５（Ａ））。
【０００５】
次に、パッド酸化膜１２０を除去した後、露出した基板１００の表面に熱酸化により第１絶縁膜１２８を形成する。その後、第１絶縁膜１２８上および隣接する素子分離膜１２４上に、ＣＶＤ法を用いてポリシリコンからなる第１電極膜を形成する。この後、ホトリソグラフィ技術およびこれに続く異方性ドライエッチング技術により、第１電極膜をパターニングすることによって、素子分離膜１２４上でこの第１電極膜１３０は分断される（図１５（Ｂ））。
【０００６】
次に、分断された第１電極膜１３０上およびこの膜から露出する素子分離膜１２４上に第２絶縁膜１３２を形成し、続いて、第２絶縁膜１３２上に第２電極膜１３４を形成する。さらに、第２電極膜１３４上に酸化膜もしくは窒化膜からなる第３絶縁膜１３６を形成する（図１５（Ｃ）および図１６（Ａ）。なお、図１５（Ｃ）と図１６（Ａ）は、同じ時点での構造体の構造を異なる線に沿って切った断面の切り口で以て示されている。）。
【０００７】
次に、ホトリソグラフィ技術およびこれに続く異方性ドライエッチング技術により、第１絶縁膜１２８、第１電極膜１３０、第２絶縁膜１３２、第２電極膜１３４および第３絶縁膜１３６に対してパターニングを行う。これにより、第１絶縁膜１２８の残存部分である第１ゲート絶縁膜１０６、第１電極膜１３０の残存部分である第１ゲート電極１０８、第２絶縁膜１３２の残存部分である第２ゲート絶縁膜１１０、第２電極膜１３４の残存部分である第２ゲート電極１１２および第３絶縁膜１３６の残存部分であるゲートハードマスク絶縁膜１１４で構成されるゲート積層構造１１６が形成される（図１６（Ｂ））。
【０００８】
その後、ゲート積層構造１１６を覆うように、かつ露出した基板１００上に薄いマスク絶縁膜１１８を形成する（図１４（Ｂ））。
【０００９】
次に、このマスク絶縁膜１１８の上側から、ゲート積層構造１１６の両側にソース拡散層１０２およびドレイン拡散層１０４を形成するためのイオン注入を行う。ここでは、ヒ素イオン（Ａｓ+）を５０〜８０ｋｅＶの電圧で打ち込む。この後、打ち込んだドーパント（イオン）を活性化するため、およびドレイン１０４と第１ゲート電極１０８とのオーバーラップ層を形成するための熱処理を９００℃で２０分間行う（図１４（Ｂ））。
【００１０】
その後、通常の配線形成技術を用いて、上述したゲート積層構造上に配線層を形成する（図示せず）。
【００１１】
このような工程を経ることにより、図１４に示される不揮発性半導体記憶装置が形成される。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述したような浮遊ゲートを有する不揮発性半導体記憶装置においては、装置の微細化に伴って第２ゲート絶縁膜１１０をさらに薄膜化する必要があるが、この薄膜化が限界に近づきつつある。これにより、ドレイン拡散層１０４と第１ゲート電極１０８との間の静電容量に対する、第１ゲート電極１０８と第２ゲート電極１１２との間の静電容量の比であるカップリングレシオの向上が望めない。したがって書き込み特性の向上も図れない。
【００１３】
また、ＰＭＯＳ構造の場合には、製造工程中の熱処理によって、埋め込みチャネル用のチャネルドーパントが過度に拡散するため、適切な接合が形成できなくなるという問題がある。また、熱処理によってソース拡散層１０２およびドレイン拡散層１０４形成用のイオンが過度に拡散して、短チャネル効果が発生するおそれがある。このような問題を回避するために、熱処理温度を下げると、拡散層１０４と第１ゲート電極１０８との間に十分なオーバーラップ層を形成することができず、書き込み特性の劣化が生じるおそれがある。
【００１４】
また、第１ゲート電極１０８の端部とドレイン拡散層１０４との間の電位差に起因する電界集中によって、ゲート酸化膜破壊が起きやすくなる。
【００１５】
したがって、カップリングレシオの向上が図れ、拡散層と第１ゲート電極との十分なオーバーラップ層が得られ、かつゲート酸化膜破壊が起こらないような不揮発性半導体記憶装置およびその製造方法の出現が望まれていた。
【００１６】
【課題を解決するための手段】
このため、この発明の不揮発性半導体記憶装置によれば、半導体基板上に複数のメモリセルが設けられており、各メモリセルは、半導体基板の第１導電型の領域内に、半導体基板の上面に露出されると共に互いに離間して形成された第２導電型の第１の拡散層および第２の拡散層と、半導体基板上でかつ第１の拡散層と第２の拡散層とに跨って、第１ゲート絶縁膜、第１ゲート電極、第２ゲート絶縁膜およびコントロールゲートとしての第２ゲート電極がこの順に積層して形成されたゲート積層構造と、ゲート積層構造の側壁に、第１ゲート電極と電気的に接続させて形成されたサイドウォール電極とを具えている。そして、第１ゲート電極及び該サイドウォール電極からフローティングゲートが構成されており、各メモリセルのうち、ゲート長方向に沿って互いに隣り合う２つのメモリセルは、第１の拡散層を共用しており、サイドウォール電極は、ゲート積層構造のゲート長方向の第２の拡散層側の片側壁に設けられており、第１の拡散層側の片側壁には設けられていないことを特徴とする。
【００１７】
サイドウォール電極は第１ゲート電極と電気的に接続されているので、第１ゲート電極とサイドウォール電極とで構成される電極が実質的に浮遊ゲート（フローティングゲート）として働く。これにより、コントロールゲートとなる第２ゲート電極とフローティングゲートとの間の絶縁膜の面積が増大するため、コントロールゲートとフローティングゲートとの間の静電容量を大きくすることができる。よって、カップリングレシオが向上するため、この装置の書き込み特性の向上を図ることができる。また、サイドウォール電極によって、フローティングゲートの端部の位置は、半導体基板に形成された拡散層の領域内の従来よりも食い込んだ位置にある。よって、拡散層とフローティングゲートとの十分なオーバーラップ層が得られる。これにより、従来よりフローティングゲートの端部に発生する電界集中を緩和することができ、ゲート酸化膜破壊が生じるおそれを低減させることができる。
【００１９】
また、サイドウォール電極が片側壁に設けられているため、ある程度のカップリングレシオを確保することができ、さらに、サイドウォール電極が設けられていない側のゲート長方向に隣接するメモリセルのサイドウォール電極とのショート発生率を低減することができる。
【００２０】
また、上記の不揮発性半導体記憶装置において、好ましくは、サイドウォール電極と、第２ゲート絶縁膜および第２ゲート電極との間には絶縁膜が介在しているのがよい。
【００２１】
これにより、サイドウォール電極を第１ゲート電極とだけ電気的に接続させることができる。
【００２２】
また、上記の不揮発性半導体記憶装置を製造するにあたり、メモリセルは、以下の▲１▼〜▲８▼の工程を具備して形成されるのが好ましい。
【００２３】
▲１▼第１導電型の半導体基板に素子分離領域を形成して、活性領域と素子分離領域とを分ける工程。
【００２４】
▲２▼半導体基板の上面全体にわたって第１絶縁膜および第１電極膜を順次に形成した後、素子分離領域を挟んで隣り合う活性領域上に設けられた第１電極膜を素子分離領域上で電気的に切断する工程。
【００２５】
▲３▼第１電極膜上を覆うように半導体基板の上面全体にわたって第２絶縁膜、第２電極膜および第３絶縁膜を順次に形成する工程。
【００２６】
(4)マスクを用いて、第２絶縁膜、第２電極膜および第３絶縁膜をパターニングすることにより、第２電極膜の残存部分として形成されたコントロールゲートとしての第２ゲート電極を含む予備ゲート積層構造を形成する工程。
【００２７】
▲５▼予備ゲート積層構造から露出している第１電極膜の上面、予備ゲート積層構造の側壁および上面にわたって絶縁膜を形成した後、絶縁膜の上側から予備ゲート積層構造の両側の活性領域に対して、第１および第２の拡散層形成用のイオンを注入する工程。
【００２８】
▲６▼予備ゲート積層構造の側壁にのみ絶縁膜を残存させた後、この残存させた絶縁膜の表面に、第１電極膜と電気的に接続するように第３電極膜を形成する工程。
【００２９】
(7)第３電極膜から露出する第１電極膜の領域を除去することによって、第１電極膜の残存部分として第１ゲート電極を形成する工程。
【００３０】
(8)素子分離領域を挟んで隣り合う活性領域上に形成された第３電極膜を素子分離膜上で電気的に切断することによって、第３電極膜の残存部分として形成されたサイドウォール電極、及び第１ゲート電極からなるフローティングゲートを形成する工程。
【００３１】
これにより、第１の拡散層および第２の拡散層が設けられた半導体基板上に、第１絶縁膜の残存部分からなる第１ゲート絶縁膜、第１電極膜の残存部分からなる第１ゲート電極、第２絶縁膜の残存部分からなる第２ゲート絶縁膜、第２電極膜の残存部分からなる第２ゲート電極、および第３絶縁膜の残存部分からなるゲートハードマスク絶縁膜がこの順に積層して形成されたゲート積層構造と、このゲート積層構造の側壁に形成された、第３電極膜の残存部分からなるサイドウォール電極とを備えたメモリセルを形成することができる。なお、第２ゲート電極とサイドウォール電極との間には絶縁膜が介在している。よって、サイドウォール電極を第１ゲート電極とだけ電気的に接続させることができる。
【００３２】
この製造方法によれば、高温の熱処理工程を行わなくても、フローティングゲートとなる第１ゲート電極およびサイドウォール電極と、拡散層とのオーバーラップ層を得ることができる。このため、高温の熱処理工程によって生じるおそれのある短チャネル効果を抑制することができる。また、書き込み特性の劣化が生じるおそれも回避できる。
【００３３】
また、この不揮発性半導体記憶装置の製造方法において、上記(7)工程と(8)工程との間に、予備ゲート積層構造の両側に形成された第３電極膜のうちの、第１拡散層形成用のイオンが注入された活性領域側の第３電極膜を除去する工程を含んでいる。
【００３４】
これにより、ゲート積層構造の片側にサイドウォール電極膜が設けられた装置を形成することができる。したがって、装置が微細な場合において、このメモリセルと、サイドウォール電極が設けられていない側のゲート長方向に隣接するメモリセルのサイドウォール電極膜の間でショートが発生するおそれを回避することができる。
【００３５】
また、ゲート積層構造の片側にサイドウォール電極が設けられたメモリセルを有する不揮発性半導体記憶装置は、次の（１）〜（１０）の工程を含む製造方法によっても得ることができる。
【００３６】
（１）第１導電型の半導体基板に素子分離領域を形成して、活性領域と素子分離領域とを分ける工程。
【００３７】
（２）半導体基板の上面全体にわたって、第１絶縁膜および第１電極膜を順次に形成した後、素子分離領域を挟んで隣り合う活性領域上に設けられた第１電極膜を素子分離領域上で電気的に切断する工程。
【００３８】
（３）第１電極膜上を覆うように半導体基板の上面全体にわたって第２絶縁膜、第２電極膜および第３絶縁膜を順次に形成する工程。
【００３９】
（４）マスクを用いて、第２絶縁膜、第２電極膜および第３絶縁膜をパターニングすることにより、所望のゲート積層構造のゲート長方向に２倍のピッチとなる大きさの積層構造を形成する工程。
【００４０】
（５）この積層構造から露出している第１電極膜の上面、積層構造の側壁および上面にわたって絶縁膜を形成した後、絶縁膜の上側から積層構造の両側の活性領域に対して、第２の拡散層形成用のイオンを注入する工程。
【００４１】
（６）積層構造の側壁にのみ絶縁膜を残存させた後、残存させた絶縁膜の表面に、第１電極膜に電気的に接続するように第３電極膜を形成する工程。
【００４２】
（７）第３電極膜から露出する第１電極膜の領域を除去する工程。
【００４３】
（８）積層構造に対して、第３絶縁膜、第２電極膜、第２絶縁膜および第１電極膜を分断するスリットを形成するとともに、第１電極膜の残存部分として第１ゲート電極、および第２電極膜の残存部分として、コントロールゲートとしての第２ゲート電極を形成する工程。
【００４４】
（９）スリット内に露出した第１絶縁膜の上側から、第１の拡散層形成用のイオンを注入する工程。
【００４５】
（１０）素子分離領域を挟んで隣り合う活性領域上に形成された第３電極膜を素子分離膜上で電気的に切断することによって、第３電極膜の残存部分として、第２の拡散層形成用のイオンが注入された側の片側壁に設けられているサイドウォール電極及び第１ゲート電極からなるフローティングゲートを形成する工程。
【００４６】
これにより、第１絶縁膜の残存部分が第１ゲート絶縁膜となり、第１電極膜の残存部分が第１ゲート電極となり、第２絶縁膜の残存部分が第２ゲート絶縁膜になり、第２電極膜の残存部分が第２ゲート電極となり、および第３絶縁膜の残存部分がゲートハードマスク絶縁膜となる。これらの膜でゲート積層構造が形成される。さらに、このゲート積層構造のゲート長方向の一方の側壁に第３電極膜の残存部分で以てサイドウォール電極が形成される。また、ゲート積層構造中、第１ゲート電極のみがサイドウォール電極と電気的に接続されている。これにより、第１ゲート電極とサイドウォール電極とからなり、拡散層との十分なオーバーラップ層を有するフローティングゲートが得られる。
【００４７】
また、ゲート積層構造の片側にサイドウォール電極が設けられているので、装置が微細な場合において、このメモリセルと、サイドウォール電極が設けられていない側のゲート長方向に隣接するメモリセルとの間でショートが発生するおそれを回避することができる。
【００４８】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態及び参考例につき説明する。なお、各図は発明を理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。
【００４９】
＜参考例＞
図１を参照して、この発明の不揮発性半導体記憶装置の参考例につき説明する。図１は、この不揮発性半導体記憶装置（以下、装置と称する。）の要部を説明するための図であり、この要部が断面の切り口で示されている。この装置は、半導体基板１０上に形成された複数のメモリセルを具えていて、このメモリセルは、半導体基板１０の第１導電型の領域内に互いに離間して形成された第２導電型の第１の拡散層１２および第２の拡散層１４とを具えている。これら第１および第２の拡散層１２および１４の表面は、基板１０の上面に露出されている。
【００５０】
この例では、ｐ型のＳｉ基板１０に、ｎ型の第１拡散層１２であるソースと、第２拡散層１４であるドレインが設けられている。
【００５１】
また、この半導体基板１０上でかつ第１の拡散層１２と第２の拡散層１４とに跨って、第１ゲート絶縁膜１６、第１ゲート電極１８、第２ゲート絶縁膜２０および第２ゲート電極２２がこの順に積層して形成されたゲート積層構造２４を具えている。
【００５２】
この例では、ソース１２の露出面とドレイン１４の露出面とに渡って、第１ゲート絶縁膜１６である第１ＳｉＯ2膜が形成されており、この第１ＳｉＯ2膜１６上に第１ゲート電極１８である第１ポリシリコン電極、第２ゲート絶縁膜２０である第２ＳｉＯ2膜、第２ゲート電極２２である第２ポリシリコン電極を順次に成膜し、それによりゲート積層構造２４が設けられている。なお、ここで説明する構成例では、さらに、第２ポリシリコン電極２２の上側にシリコン酸化膜もしくはシリコン窒化膜からなるゲートハードマスク絶縁膜２６が設けられていて、この絶縁膜２６を含めてゲート積層構造２４としてもよい。
【００５３】
そして、ゲート積層構造２４の側壁には、第１ゲート電極１８と電気的に接続させてサイドウォール電極２８が設けられている。
【００５４】
この例では、第１ゲート絶縁膜１６および第１ポリシリコン電極１８を除くゲート積層構造２４のゲート長方向の両側にシリコン酸化膜からなる絶縁膜３０が形成されており、この絶縁膜３０の表面にサイドウォール電極２８としての第３ポリシリコン電極が形成されている。また、第１ポリシリコン電極１８は、この電極１８および第１ゲート絶縁膜１６を除いたゲート積層構造２４の各構成膜のゲート長方向の長さよりも長くはみ出して形成されている。そして、第３ポリシリコン電極２８は、第１ポリシリコン電極１８の上記はみ出した領域１８ａ上に設けられている。これにより、第１ポリシリコン電極１８と第３ポリシリコン電極２８とは電気的に接続されている。よって、この第１ポリシリコン電極１８と第３ポリシリコン電極２８とで以て浮遊ゲート（フローティングゲート）が構成される。
【００５５】
また、この構造体の上面には全体にわたってマスク絶縁膜３２が設けられている（図１）。
【００５６】
このような不揮発性半導体記憶装置は、以下のようにして製造される。
【００５７】
図２（Ａ）〜図８（Ｃ）は、この参考例の不揮発性半導体記憶装置の製造工程を順に示す工程図であり、製造中の装置の断面の切り口または上から見た平面図で示してある。
【００５８】
まず、第１導電型の半導体基板に素子分離領域を形成して、活性領域と素子分離領域とを分ける。
【００５９】
この参考例では、従来と同様に、ＬＯＣＯＳ法によって素子分離膜を形成する。まず、ｐ型Ｓｉ基板１０上に、熱酸化によりパッド酸化膜４０を形成した後、このパッド酸化膜４０上にＣＶＤ法を用いて素子分離膜形成用の窒化膜４２を形成する（図２（Ａ））。この後、この窒化膜４２に対してパターニングを行う。このパターニングにより、活性領域４３ａとなる領域上には窒化膜４２ｘを残存させ、素子分離領域４３ｂとなる領域上の窒化膜を除去する（図２（Ｂ））。次に、熱酸化により、窒化膜が除去された領域に素子分離膜４４を形成する（図２（Ｃ））。この後、熱リン酸を用いたウェットエッチングにより窒化膜の残存部分４２ｘを除去し、フッ酸を用いたウェットエッチングによりパッド酸化膜４０を除去する。
【００６０】
次に、半導体基板１０の上面全体にわたって第１絶縁膜４６および第１電極膜４８を順次に形成した後、素子分離領域４３ｂを挟んで隣り合う活性領域４３ａ上に跨って設けられた第１電極膜４８を素子分離膜４４上で切断する。
【００６１】
このため、この参考例では、第１絶縁膜４６としての第１ＳｉＯ2膜を、熱酸化により形成する。この後、第１電極膜４８としての第１ポリシリコン膜をＣＶＤ法を用いて形成する（図２（Ｄ））。その後、この第１ポリシリコン膜４８に対して、ホトリソグラフィおよびこれに続く異方性ドライエッチングを行い、第１ポリシリコン膜４８のパターニングを行う。このパターニングにより、素子分離領域４３ｂを挟んで隣り合う活性領域４３ａ上に跨って設けられた第１ポリシリコン膜４８は、素子分離膜４４上で切断される（図３（Ａ））。
【００６２】
次に、切断された第１電極膜４８ｘ上を覆うように半導体基板１０の上面全体にわたって第２絶縁膜５０、第２電極膜５２および第３絶縁膜５４を順次に形成する。
【００６３】
このため、この参考例では、第２絶縁膜５０としての第２ＳｉＯ2膜を熱酸化により形成する。その後、この第２ＳｉＯ2膜５０上に、第２電極膜５２としての第２ポリシリコン膜をＣＶＤ法を用いて形成する。さらに、第２ポリシリコン膜５２上にＣＶＤ法を用いてＳｉＯ2膜もしくはＳｉ3Ｎ4膜からなる第３絶縁膜５４を形成する（図３（Ｂ）、図４および図５（Ａ））。ここで、図３（Ｂ）は、図４で示される構造体を上から見た平面図のI−I線に沿って切った断面の切り口を示している。また、図５（Ａ）は、図４のII−II線に沿って切った断面の切り口を示している。なお、図４は、構造体を上から見た平面図であり、第２絶縁膜５０の下側の構成を示している。
【００６４】
次に、この参考例の製造方法においては、マスクを用いて第２絶縁膜５０、第２電極膜５２および第３絶縁膜５４をパターニングすることにより予備ゲート積層構造５６を形成する。
【００６５】
このため、この参考例では、ホトリソグラフィおよびこれに続く異方性ドライエッチング処理によって、第２ＳｉＯ2膜５０、第２ポリシリコン膜５２、および第３絶縁膜５４をパターニングする。これにより、上記膜の残存部分５０ｘ、５２ｘおよび５４ｘからなる予備ゲート積層構造５６が形成される（図５（Ｂ））。
【００６６】
次に、予備ゲート積層構造５６から露出している第１電極膜４８ｘの上面、予備ゲート積層構造５６の側壁および上面にわたって絶縁膜５８を形成した後、この絶縁膜５８の上側から、予備ゲート積層構造５６の両側の活性領域に対して、第１および第２の拡散層形成用のイオンを注入する。
【００６７】
このため、この参考例では、熱酸化により、露出している第１ポリシリコン膜４８ｘの上面、予備ゲート積層構造５６の側壁および上面に絶縁膜５８としてＳｉＯ2膜を形成する。その後、予備ゲート積層構造５６をマスクにして、このマスクの両側の活性領域に対して、ＳｉＯ2膜５８の上側からヒ素イオン（Ａｓ+）を５０〜８０ｋｅＶの加速電圧で打ち込む。その後、ドーパントであるヒ素イオンを活性化するための熱処理をＲＴＡ（急速加熱法：Rapid Thermal Anneal）により９００℃の温度で行う。これにより、第１の拡散層であるソース１２と第２の拡散層であるドレイン１４が形成される（図５（Ｃ））。
【００６８】
次に、予備ゲート積層構造５６の側壁にのみ絶縁膜３０を残存させた後、この残存させた絶縁膜３０の表面に、第１電極膜４８ｘに電気的に接続するように第３電極膜６０（２８）を形成する。
【００６９】
このため、この参考例では、表面のＳｉＯ2膜５８に対して異方性のドライエッチングを行うことによって、予備ゲート積層構造５６の上面および予備ゲート積層構造５６から露出している第１ポリシリコン膜４８ｘの上面に設けられたＳｉＯ2膜５８の部分を除去し、かつ予備ゲート積層構造５６の側壁に設けられたＳｉＯ2膜５８（３０）のみを残存させる。この後、基板１０の上側全面に第３電極膜である第３ポリシリコン膜６０をＣＶＤ法により堆積させた後（図６（Ａ））、異方性ドライエッチングを行うことによって、予備ゲート積層構造５６の側壁のＳｉＯ2膜３０の表面に第３ポリシリコン膜６０（２８）をサイドウォール状に残存させる。このサイドウォール状に残存させた第３ポリシリコン膜６０ｘ（２８）の底面は、第１ポリシリコン膜４８ｘに接触している（図６（Ｂ））。
【００７０】
次に、この参考例の製造方法によれば、第３ポリシリコン膜２８から露出する第１電極膜４８ｘの領域を除去する。
【００７１】
このため、この参考例では、上記第３ポリシリコン膜６０のエッチングに連続してさらに異方性ドライエッチングを行う。これにより、サイドウォール状の第３ポリシリコン膜２８の部分から露出する第１ポリシリコン膜４８ｘの領域を除去することができる。よって、第１ポリシリコン膜の残存部分１８が形成される（図６（Ｃ）および図７（Ａ）。なお、図６（Ｃ）は図７（Ａ）のII−II線に沿って切った断面の切り口を示す図とする。）。なお、図７（Ａ）および図７（Ｂ）は、上記図４と同様に、構造体を上から見た平面図である。そして、図７（Ａ）はレジストパターン６４を設ける前の構成を示しており、図７（Ｂ）は、レジストパターン６４を除去した後の構成を示している。
【００７２】
次に、素子分離領域４３ｂを挟んで隣り合う活性領域４３ａ上に形成された第３電極膜６０（２８）を、この素子分離膜４４上で電気的に切断する。
【００７３】
このため、この参考例では、残存する第３電極膜６０（２８）上に、素子分離領域４３ｂ上で第３電極膜６０（２８）が分断されるような窓６２が形成されたレジストパターン６４を設け（図８（Ａ））、このレジストパターン６４をマスクとして用いて、等方性ドライエッチングあるいはウェットエッチングを行う（図８（Ｂ））。なお、図８（Ａ）〜図８（Ｃ）は、図７（Ａ）および図７（Ｂ）のIII−III線に沿って切った断面の切り口に対応する図である。上記エッチングにより、マスク６４の窓６２から露出する第３電極膜６０（２８）の部分はエッチング除去される。よって、その後、レジストパターン６４を除去することによって、第３電極膜の残存部分６０ｘからなるサイドウォール電極２８を、活性領域４３ａ毎にそれぞれ設けることができる（図７（Ｂ）および図８（Ｃ）））。
【００７４】
これにより、ソース１２とドレイン１４が形成された基板１０上に、第１ＳｉＯ2膜４６からなる第１ゲート絶縁膜１６、第１ポリシリコン膜の残存部分４８ｘからなる第１ゲート電極としての第１ポリシリコン電極１８、第２ＳｉＯ2膜の残存部分５０ｘからなる第２ゲート絶縁膜２０、第２ポリシリコン膜の残存部分５２ｘからなる第２ゲート電極としての第２ポリシリコン電極２２および第３ＳｉＯ2膜（Ｓｉ3Ｎ4膜）の残存部分５４ｘからなるゲートハードマスク絶縁膜２６がこの順に積層されたゲート積層構造２４と、このゲート積層構造２４の両側壁に第１ポリシリコン電極１８と電気的に接続された第３ポリシリコン膜の残存部分６０ｘからなるサイドウォール電極としての第３ポリシリコン電極２８とを具えた構造体が得られる（図１、図６（Ｃ）、図７（Ｂ）および図８（Ｃ））。
【００７５】
その後、基板１０の上側全面に対して熱酸化により絶縁膜３２を形成する。
【００７６】
このようにして、参考例の不揮発性半導体記憶装置のメモリセルが形成される（図１）。
【００７７】
この方法を用いて不揮発性半導体記憶装置の製造を行えば、従来、ドーパントを活性化するため、および、ゲート電極膜とドレインとのオーバーラップ層を形成するために行われていた熱処理を、ドーパントを活性化するためだけの目的で行えばよい。したがって、ドーパントを従来ほど拡散させる必要はなくなる。よって、ＲＴＡにより短時間に熱処理を行うことができる。よって、短チャネル効果を抑制することができる。また、第１ゲート電極１８とサイドウォール電極２８とでフローティングゲートが構成されているので、ドレイン１４とフローティングゲート（１８および２８）とのオーバーラップ層は十分得られる。これにより、フローティングゲートの端部に発生する電界集中は緩和され、ゲート酸化膜破壊への耐性を向上させることができる。さらに、フローティングゲート（１８および２８）とコントロールゲート（第２ゲート電極２２）との間の静電容量は、第１ゲート電極１８と第２ゲート電極２２との間の静電容量と、サイドウォール電極２８と第２ゲート電極２２との間の静電容量とを合わせた容量となるので、従来よりも大きくなる。これにより、カップリングレシオを向上させることができるので、装置の書き込み特性を向上させることができる。
【００７８】
＜第１の実施の形態＞
第１の実施の形態として、半導体基板１０の第１導電型の領域内に互いに離間して形成された第２導電型の第１の拡散層１２および第２の拡散層１４と、この半導体基板１０上でかつ第１の拡散層１２と第２の拡散層１４とに跨って、参考例と同様のゲート積層構造２４が形成されており、このゲート積層構造２４の片側壁に、第１ゲート電極１８と電気的に接続されたサイドウォール電極７０が設けられている構成につき説明する。
【００７９】
以下、参考例と相違する点につき説明し、参考例と同様の点についてはその詳細な説明を省略する。
【００８０】
図９は、第１の実施の形態の不揮発性半導体記憶装置の要部を説明するための図であり、この要部が断面の切り口で示されている。この装置は、参考例の装置と同様に、ｐ型のＳｉ基板１０に、ｎ型の第１の拡散層であるソース１２と、第２の拡散層であるドレイン１４が設けられている。そして、このソース１２とドレイン１４のそれぞれの露出面に接触するように、これらソースおよびドレイン間に跨って、第１ゲート絶縁膜である第１ＳｉＯ2膜１６、第１ゲート電極である第１ポリシリコン電極１８、第２ゲート絶縁膜である第２ＳｉＯ2膜２０、第２ゲート電極である第２ポリシリコン電極２２を具えたゲート積層構造２４が設けられている。そして、この実施の形態においても、参考例と同様に第２ポリシリコン電極２２の上側にシリコン酸化膜もしくはシリコン窒化膜からなるゲートハードマスク絶縁膜２６が設けられている。
【００８１】
そして、ゲート積層構造２４の側壁には、第１ゲート電極１８と電気的に接続させてサイドウォール電極７０が形成されている。この実施の形態では、第１ＳｉＯ2膜１６および第１ポリシリコン電極１８を除くゲート積層構造２４のゲート長方向の一方の側壁にシリコン酸化膜からなる絶縁膜３０が形成されており、この絶縁膜３０の表面にサイドウォール電極としての第３ポリシリコン電極７０が形成されている。また、この実施の形態例では、サイドウォール電極７０は、隣接して並置するゲート積層構造２４の、それぞれの外側の側壁に設けられている。また、第１ポリシリコン電極１８は、この電極１８および第１ＳｉＯ2膜１６を除いたゲート積層構造２４の各構成膜のゲート長方向の長さよりも、ゲート長方向の片側に長くはみ出して形成されている。そして、第３ポリシリコン電極７０は、第１ポリシリコン電極１８の上記はみ出した領域１８ａ上に設けられている。これにより、第１ポリシリコン電極１８と第３ポリシリコン電極７０とは電気的に接続されている。よって、この第１ポリシリコン電極１８と第３ポリシリコン電極７０とで以て浮遊ゲート（フローティングゲート）が構成される。
【００８２】
また、この構造体の上面には全体にわたってマスク絶縁膜３２が設けられている（図９）。
【００８３】
このような不揮発性半導体記憶装置は、以下のようにして製造される。
【００８４】
図１０（Ａ）〜図１２（Ｂ）は、第１の実施の形態の不揮発性半導体記憶装置の製造工程を順に示す工程図であり、製造中の装置の断面の切り口または上から見た平面図で示してある。
【００８５】
まず、第１導電型の半導体基板１０に素子分離膜４４を形成して、活性領域４３ａと素子分離領域４３ｂとを分ける。
【００８６】
ここでは、参考例と同様にＬＯＣＯＳ法を用いて、ｐ型Ｓｉ基板１０上にシリコン酸化膜から成る素子分離膜４４を形成する。これにより、活性領域４３ａと素子分離領域４３ｂとが分離される（図２（Ａ）〜図２（Ｃ）参照）。
【００８７】
次に、半導体基板１０の上面全体にわたって、第１絶縁膜４６および第１電極膜４８を順次に形成した後、素子分離領域４３ｂを挟んで隣り合う活性領域４３ａ上に設けられた第１電極膜４８を素子分離膜４４上で電気的に切断する。
【００８８】
このため、この実施の形態では、参考例と同様にして、第１絶縁膜４６としての第１ＳｉＯ2膜を熱酸化により形成した後、第１電極膜４８である第１ポリシリコン膜をＣＶＤ法を用いて形成する。その後、第１ポリシリコン膜４８をパターニングすることによって、素子分離領域４３ｂを挟んで隣り合う活性領域４３ａ上に連続して形成された第１ポリシリコン膜４８は、素子分離膜４４上で切断される。すなわち、活性領域４３ａ毎に、他の活性領域４３ａ上の第１ポリシリコン膜とは電気的に絶縁された第１ポリシリコン膜４８ｘが形成される（図２（Ｄ）〜図３（Ａ）参照）。
【００８９】
次に、第１電極膜４８ｘ上を覆うように半導体基板１０の上面全体にわたって第２絶縁膜５０、第２電極膜５２および第３絶縁膜５４を順次に形成する。
【００９０】
このため、この実施の形態では、参考例と同様に、残存する第１ポリシリコン膜４８ｘ上を覆うように、第２絶縁膜である第２ＳｉＯ2膜５０、第２電極膜である第２ポリシリコン膜５２および第３絶縁膜であるシリコン酸化膜もしくはシリコン窒化膜５４を順次に形成する（図３（Ｂ）、図４および図５（Ａ）参照）。
【００９１】
次に、マスクを用いて、第２絶縁膜５０、第２電極膜５２および第３絶縁膜５４をパターニングすることにより、予備積層構造を形成する。この予備積層構造は、所望のゲート積層構造予定領域と第１の拡散層を挟んで隣接するゲート積層構造予定領域とを含む大きさに形成される。
【００９２】
このため、この実施の形態では、ホトリソグラフィおよびこれに続く異方性ドライエッチング処理によって、第２ＳｉＯ2膜５０、第２ポリシリコン膜５２および第３絶縁膜５４をパターニングする。このとき、ホトリソグラフィにより第３絶縁膜５４上に形成されるマスクの被覆部分の大きさは、最終的にゲート積層構造となる領域７４ａと、ゲート長方向に第１の拡散層となる領域７６を挟んで隣り合うゲート積層構造予定領域７４ｂとを含む大きさになるようにする。その後、エッチングを行うことによって、上記大きさの第２ＳｉＯ2膜の残存部分５０ｙ、第２ポリシリコン膜の残存部分５２ｙおよび第３絶縁膜の残存部分５４ｙからなる予備積層構造７２が形成される（図１０（Ａ））。
【００９３】
次に、上記予備積層構造７２から露出している第１電極膜４８ｘの上面、予備積層構造７２の側壁および上面にわたって絶縁膜７８を形成した後、絶縁膜７８の上側から予備積層構造７２の両側の活性領域に対して、拡散層形成用のイオンを注入する。
【００９４】
このため、この実施の形態では、予備積層構造７２から露出している第１ポリシリコン膜４８ｘの上面、予備積層構造７２の側壁および上面にわたって絶縁膜としてＳｉＯ2膜７８を熱酸化により形成する。その後、予備積層構造７２をマスクにしてＳｉＯ2膜７８の上側からヒ素イオンを５０〜８０ｋｅＶの加速電圧で打ち込む。これにより、予備積層構造７２の両側に拡散層であるドレイン１４形成用のイオンが導入される（図１０（Ｂ））。
【００９５】
次に、予備積層構造７２の側壁にのみ絶縁膜７８ｘを残存させた後、残存させた絶縁膜７８ｘの表面に、第１電極膜４８ｘに電気的に接続するように第３ポリシリコン膜８０を形成する。
【００９６】
このため、この実施の形態では、表面のＳｉＯ2膜７８に対して異方性のドライエッチングを行うことにより、予備積層構造７２の側壁に形成されたＳｉＯ2膜７８ｘのみを残存させる。その後、基板１０の上面全体に第３ポリシリコン膜をＣＶＤ法を用いて堆積させた後、この第３ポリシリコン膜に対して異方性ドライエッチングを行う。これにより、予備積層構造７２の側壁のＳｉＯ2膜７８ｘの表面に第３ポリシリコン膜８０がサイドウォール状に残存する。また、このエッチングによって、サイドウォール状の第３ポリシリコン膜８０から露出する第１ポリシリコン膜４８ｘが除去される。そして、第１ポリシリコン膜４８ｘｘが残存する（図１０（Ｃ））。
【００９７】
次に、予備積層構造７２に対して、第３絶縁膜５４ｙ、第２電極膜５２ｙ、第２絶縁膜５０ｙおよび第１電極膜４８ｘｘを分断するスリットを形成する。
【００９８】
このため、この実施の形態では、スリット形成用のマスクとなるレジストを基板１０の上面全体に設ける。そしてホトリソグラフィ処理によりスリット形成領域８２が窓８４となるようなレジストパターン８６を形成する。スリット形成領域８２は、後にスリットによって分断されて得られる積層構造からなる、２つの隣り合うゲート積層構造の共通の拡散層であるソースが形成される。よって、スリット形成領域８２のゲート長方向の幅Ｈは、拡散層として使用できる程度の幅とする（図１１（Ａ））。この後、レジストパターン８６をマスクとして用いて、窓８４から露出する第３絶縁膜５４ｙ、第２ポリシリコン膜５２ｙ、第２ＳｉＯ2膜５０ｙおよび第１ポリシリコン膜４８ｘｘの部分をエッチングする。これにより、予備積層構造７２にスリット８８が形成され、このスリット８８によって２つのゲート積層構造２４が形成される。
【００９９】
次に、スリット８８内に露出した第１絶縁膜４６（１６）の上側から、拡散層形成用のイオンを注入する。
【０１００】
このため、この実施の形態では、２つのゲート積層構造２４をマスクにして、スリット８８内に露出するＳｉＯ2膜４６（１６）の上側からヒ素イオンを５０〜８０ｋｅＶの加速電圧で打ち込む。これにより、スリット８８内にソース１２形成用のドーパントが導入される（図１１（Ｂ））。
【０１０１】
この後、ＲＴＡにより熱処理を行うことによって、スリット８８内のソース１２形成用のドーパントと、既に注入済みのドレイン１４形成用のドーパントを活性化させる。
【０１０２】
この時点での構造体を上から見ると図１２（Ａ）のように示される。この図１２（Ａ）のII−II線に沿って切った断面の切り口が図１１（Ｂ）である。
【０１０３】
次に、素子分離領域４３ｂを挟んで隣り合う活性領域４３ａ上に連続的に形成された第３電極膜８０を素子分離膜４４上で電気的に切断する。
【０１０４】
このため、この実施の形態では、残存する第３ポリシリコン膜８０上に、素子分離領域上でこの膜が分断されるような窓が形成されたレジストパターンを設ける（図示せず）。この後、このレジストパターンをマスクとして用いて、等方性ドライエッチングあるいはウェットエッチングを行う。これにより、マスクの窓から露出する第３ポリシリコン膜８０の部分８０ｘは除去される。これにより、第３ポリシリコン膜７０が、活性領域４３ａ毎にそれぞれ形成される（図１２（Ｂ））。図１２（Ｂ）は、構造体を上から見た平面図であり、図１２（Ａ）に続く工程図である。しかしながら、図１２（Ｂ）のII−II線に沿って切った切り口で示される構成は、図１２（Ａ）のII−II断面図すなわち図１１（Ｂ）と同様である。
【０１０５】
これにより、ソース１２およびドレイン１４が形成された基板上に、第１ＳｉＯ2膜４６からなる第１ゲート絶縁膜１６、第１ポリシリコン膜の残存部分４８ｘｘからなる第１ゲート電極としての第１ポリシリコン電極１８、第２ＳｉＯ2膜の残存部分５０ｙからなる第２ゲート絶縁膜２０、第２ポリシリコン膜の残存部分５２ｙからなる第２ゲート電極としての第２ポリシリコン電極２２および第３ＳｉＯ2膜（Ｓｉ3Ｎ4膜）の残存部分５４ｙからなるゲートハードマスク絶縁膜２６がこの順に積層されたゲート積層構造２４と、このゲート積層構造２４の片側壁に第１ポリシリコン電極１８と電気的に接続された第３ポリシリコン膜８０の残存部分からなるサイドウォール電極としての第３ポリシリコン電極７０とを具えた構造体が得られる（図１１（Ｂ））。
【０１０６】
その後、基板１０の上側全面に対して熱酸化によりマスク絶縁膜３２を形成する（図９）。
【０１０７】
これにより、第１の実施の形態の不揮発性半導体記憶装置のメモリセルが得られる。
【０１０８】
このような方法を用いて装置の製造を行うことにより、熱処理をドーパントを活性化するためだけに行えばよいので、ＲＴＡにより短時間に熱処理を行うことができる。よって、短チャネル効果を抑制することができる。また、参考例と同様に、フローティングゲートの端部に発生する電界集中が緩和され、ゲート酸化膜破壊への耐性を向上させることができる。また、カップリングレシオを向上させることができるので装置の書き込み特性の向上も図れる。
【０１０９】
さらに、この実施の形態においては、積層構造を形成するパターニングを所望の積層構造の２倍のピッチで行っているので、装置が微細化しても、パターニング処理を容易に行うことができる。
【０１１０】
また、製造された装置において、２つの隣り合うゲート積層構造の対向する側壁にはサイドウォール状の第３ポリシリコン膜が形成されないので、隣接するゲート積層構造間での第３ポリシリコン膜同士のショート発生率を低減させることができる。よって、装置の信頼性の向上が図れる。
【０１１１】
＜第２の実施の形態＞
第２の実施の形態として、第１の実施の形態と同様にゲート積層構造の片側壁に第１ゲート電極膜と電気的に接続されたサイドウォール電極が設けられている装置を、第１の実施の形態とは異なる製造方法で以て製造する例につき説明する。
【０１１２】
まず、参考例と同様にして、ＬＯＣＯＳにより、ｐ型Ｓｉ基板１０に素子分離膜４４を形成する（図２（Ａ）〜図２（Ｃ）参照）。
【０１１３】
次に、参考例と同様に、基板１０上面の全体に第１ＳｉＯ2膜４６を形成し、この第１ＳｉＯ2膜４６上に第１ポリシリコン膜４８を形成する（図２（Ｄ）参照）。その後、この第１ポリシリコン膜４８に対してパターニングを行い、素子分離領域４３ｂを挟んで隣り合う活性領域４３ａ上に連続的に形成された第１ポリシリコン膜４８を素子分離膜４４上で切断する（図３（Ａ）参照）。
【０１１４】
この後、残存する第１ポリシリコン膜４８ｘ上を覆うように第２ＳｉＯ2膜５０を形成し、この第２ＳｉＯ2膜５０上に第２ポリシリコン膜５２を形成する。さらに、第２ポリシリコン膜５２上に第３絶縁膜（第３ＳｉＯ2膜）５４を形成する（図３（Ｂ）、図４および図５（Ａ）参照）。次に、これら第２ＳｉＯ2膜５０、第２ポリシリコン膜５２および第３ＳｉＯ2膜５４をパターニングして、上記膜の残存部分５０ｘ、５２ｘおよび５４ｘからなる予備ゲート積層構造５６を形成する（図５（Ｂ）参照）。
【０１１５】
その後、参考例と同様に、予備ゲート積層構造５６から露出している第１ポリシリコン膜４８ｘの上面、予備ゲート積層構造５６の側壁および上面にＳｉＯ2膜５８を形成する。次に、予備ゲート積層構造５６をマスクにして、このマスク５６の両側の活性領域に対してヒ素イオンを打ち込む。その後ＲＴＡにより、ヒ素イオンを活性化させる（図５（Ｃ）参照）。
【０１１６】
次に、参考例と同様に、異方性エッチングにより予備ゲート積層構造５６の側壁にのみＳｉＯ2膜３０を残存させた後、基板１０の上側全体に第３ポリシリコン膜６０を堆積させる（図６（Ａ）参照）。その後、異方性ドライエッチングを行って、予備ゲート積層構造５６の側壁に第３ポリシリコン膜６０ｘをサイドウォール状に残存させる（図６（Ｂ）参照）。さらに、ドライエッチングを行って、サイドウォール状の第３ポリシリコン膜６０ｘから露出する第１ポリシリコン膜４８ｘの部分を除去する。これにより、第１ポリシリコン膜１８が残存する（図６（Ｃ）参照）。
【０１１７】
これにより、ソース１２とドレイン１４が形成された基板１０上に、第１ＳｉＯ2膜からなる第１ゲート絶縁膜４６（１６）、第１ポリシリコン膜の残存部分４８ｘからなる第１ゲート電極としての第１ポリシリコン電極１８、第２ＳｉＯ2膜の残存部分５０ｘからなる第２ゲート絶縁膜２０、第２ポリシリコン膜の残存部分５２ｘからなる第２ゲート電極としての第２ポリシリコン電極２２および第３ＳｉＯ2膜（Ｓｉ3Ｎ4膜）の残存部分５４ｘからなるゲートハードマスク絶縁膜２６がこの順に積層されたゲート積層構造２４と、このゲート積層構造２４の両側壁に第１ポリシリコン電極１８と電気的に接続された第３ポリシリコン膜の残存部分からなるサイドウォール電極としての第３ポリシリコン電極２８とを具えた構造体が得られる。
【０１１８】
次に、この実施の形態では、ゲート積層構造２４上を覆うように、基板１０の上面の全体にわたってレジストを堆積させる。この後、少なくとも、隣接する２つのゲート積層構造２４の対向する側壁に設けられた第３ポリシリコン膜２８を含む領域が露出するように、上記レジストをパターニングする（図１３（Ａ））。
【０１１９】
次に、形成されたレジストパターン９０をマスクとして用いて、異方性ドライエッチングを行う。これにより、第３ポリシリコン膜２８およびその下の第１ポリシリコン膜の部分１８ａが除去される。また、レジストパターンの窓９２からゲートハードマスク絶縁膜２６が露出している場合には、このゲートハードマスク絶縁膜２６も一部エッチングされる。
【０１２０】
その後、レジストパターンを除去した後（図１３（Ｂ））、参考例と同様に、残存する第３ポリシリコン膜２８に素子分離領域上の領域が窓となるレジストパターンを新たに設け、このレジストパターンをマスクとして用いて、マスクの窓から露出する第３ポリシリコン膜２８の部分をエッチング除去する（図１２（Ａ）および図１２（Ｂ）と同様。）。
【０１２１】
その後、熱酸化により、基板１０の上側全面に対してマスク絶縁膜３２を形成する（図１３（Ｃ））。
【０１２２】
これにより、ゲート積層構造の片側壁に第１ゲート電極と電気的に接続されたサイドウォール電極が設けられている装置が得られる。このような構造の装置により、第１の実施の形態と同様の効果が得られる。
【０１２３】
【発明の効果】
上述した説明から明らかなように、この発明の不揮発性半導体記憶装置によれば、半導体基板上に少なくとも１つのメモリセルが設けられており、メモリセルは、半導体基板の第１導電型の領域内に、半導体基板の上面に露出されると共に互いに離間して形成された第２導電型の第１の拡散層および第２の拡散層と、半導体基板上でかつ第１の拡散層と第２の拡散層とに跨って、第１ゲート絶縁膜、第１ゲート電極、第２ゲート絶縁膜および第２ゲート電極がこの順に積層されて形成されたゲート積層構造と、このゲート積層構造の側壁に、第１ゲート電極と電気的に接続させて形成されたサイドウォール電極とを具えている。
【０１２４】
サイドウォール電極は第１ゲート電極と電気的に接続されているので、第１ゲート電極とサイドウォール電極とで構成される電極が実質的に浮遊ゲート（フローティングゲート）として働く。これにより、コントロールゲートとなる第２ゲート電極とフローティングゲートとの間の絶縁膜の面積が増大するため、コントロールゲートとフローティングゲートとの間の静電容量を大きくすることができる。よって、カップリングレシオが向上するため、この装置の書き込み特性の向上を図ることができる。また、サイドウォール電極によって、フローティングゲートの端部の位置は、半導体基板に形成された拡散層の領域内の従来よりも食い込んだ位置にある。よって、拡散層とフローティングゲートとの十分なオーバーラップ層が得られる。これにより、従来よりフローティングゲートの端部に発生する電界集中を緩和することができ、ゲート酸化膜破壊が生じるおそれを低減させることができる。
【０１２５】
また、上記の不揮発性半導体記憶装置を製造するにあたり、メモリセルは、以下の▲１▼〜▲８▼の工程を具備して形成されるのが好ましい。
【０１２６】
▲１▼第１導電型の半導体基板に素子分離領域を形成して、活性領域と素子分離領域とを分ける工程。
【０１２７】
▲２▼半導体基板の上面全体にわたって第１絶縁膜および第１電極膜を順次に形成した後、素子分離領域を挟んで隣り合う活性領域上に設けられた第１電極膜を素子分離領域上で電気的に切断する工程。
【０１２８】
▲３▼第１電極膜上を覆うように半導体基板の上面全体にわたって第２絶縁膜、第２電極膜および第３絶縁膜を順次に形成する工程。
【０１２９】
(4)マスクを用いて、第２絶縁膜、第２電極膜および第３絶縁膜をパターニングすることにより、第２電極膜の残存部分として形成されたコントロールゲートとしての第２ゲート電極を含む予備ゲート積層構造を形成する工程。
【０１３０】
▲５▼予備ゲート積層構造から露出している第１電極膜の上面、予備ゲート積層構造の側壁および上面にわたって絶縁膜を形成した後、絶縁膜の上側から予備ゲート積層構造の両側の活性領域に対して、第１および第２の拡散層形成用のイオンを注入する工程。
【０１３１】
▲６▼予備ゲート積層構造の側壁にのみ絶縁膜を残存させた後、この残存させた絶縁膜の表面に、第１電極膜と電気的に接続するように第３電極膜を形成する工程。
【０１３２】
(7)第３電極膜から露出する第１電極膜の領域を除去することによって、第１電極膜の残存部分として第１ゲート電極を形成する工程。
【０１３３】
(8)素子分離領域を挟んで隣り合う活性領域上に形成された第３電極膜を素子分離膜上で電気的に切断することによって、第３電極膜の残存部分として形成されたサイドウォール電極、及び第１ゲート電極からなるフローティングゲートを形成する工程。
【０１３４】
この製造方法によれば、フローティングゲートとなる第１ゲート電極およびサイドウォール電極と、拡散層とのオーバーラップ層を得るための熱処理を行う必要がない。このため、高温の熱処理工程によって生じるおそれのある短チャネル効果を抑制することができる。また、書き込み特性の劣化が生じるおそれも回避できる。
【図面の簡単な説明】
【図１】  参考例の不揮発性半導体記憶装置のメモリセルの概略的な構成図であり、断面の切り口で示してある。
【図２】  （Ａ）〜（Ｄ）は、参考例の不揮発性半導体記憶装置の製造工程図であり、それぞれ断面の切り口で示してある。
【図３】  （Ａ）および（Ｂ）は、参考例の不揮発性半導体記憶装置の図２に続く製造工程図であり、それぞれ断面の切り口で示してある。
【図４】  図３（Ｂ）の時点での構造体の上から見た平面図である。
【図５】  （Ａ）は、図３（Ｂ）の時点での構造体の構成図であり、図３（Ｂ）とは異なる断面の切り口で示してあり、（Ｂ）〜（Ｄ）は、図５（Ａ）に続く、製造工程図である。
【図６】  （Ａ）〜（Ｃ）は、図５に続く、製造工程図である。
【図７】  （Ａ）は、図６（Ｃ）の時点での構造体の上から見た平面図であり、（Ｂ）は、（Ａ）に続く製造工程図である。
【図８】  （Ａ）〜（Ｃ）は、図７のIII−III線に沿って切った断面の切り口で示される、図６に続く、製造工程図である。
【図９】  第１の実施の形態の不揮発性半導体記憶装置のメモリセルの概略的な構成図であり、断面の切り口で示してある。
【図１０】  （Ａ）〜（Ｃ）は、第１の実施の形態の説明に供する、製造工程図である。
【図１１】  （Ａ）および（Ｂ）は、図１０に続く製造工程図である。
【図１２】  （Ａ）は、図１１（Ｂ）の時点での構造体の上から見た平面図であり、（Ｂ）は、（Ａ）に続く製造工程図である。
【図１３】  （Ａ）〜（Ｃ）は、第２の実施の形態の説明に供する、製造工程図である。
【図１４】  （Ａ）は、従来の不揮発性半導体記憶装置のメモリセルの構成図であり、上から見た平面図で示してある。（Ｂ）は、（Ａ）のｘ−ｘ線に沿って切った断面の切り口を示す構成図である。
【図１５】  （Ａ）〜（Ｃ）は、従来の不揮発性半導体記憶装置の製造工程図である。
【図１６】  （Ａ）および（Ｂ）は、図１５に続く製造工程図である。
【符号の説明】
１０，１００：半導体基板（ｐ型Ｓｉ基板）
１２，１０２：第１の（不純物）拡散層（ソース）
１４，１０４：第２の（不純物）拡散層（ドレイン）
１６，１０６：第１ゲート絶縁膜（第１ＳｉＯ2膜）
１８，１０８：第１ゲート電極（第１ポリシリコン電極、第１ポリシリコン膜の残存部分）
１８ａ：はみ出した領域
２０，１１０：第２ゲート絶縁膜（第２ＳｉＯ2膜）
２２，１１２：第２ゲート電極（第２ポリシリコン電極）
２４，１１６：ゲート積層構造
２６，１１４：ゲートハードマスク絶縁膜
２８，７０：サイドウォール電極（第３ポリシリコン電極）
３０：絶縁膜
３２，１１８：マスク絶縁膜
４０，１２０：パッド酸化膜
４２：窒化膜
４２ｘ，１２２：窒化膜の残存部分
４３ａ，１２６ａ：活性領域
４３ｂ，１２６ｂ：素子分離領域
４４，１２４：素子分離膜
４６，１２８：第１絶縁膜（第１ＳｉＯ2膜）
４８：第１電極膜（第１ポリシリコン膜）
４８ｘ，１３０：切断された第１電極膜
４８ｘｘ：第１ポリシリコン膜の残存部分
５０，１３２：第２絶縁膜（第２ＳｉＯ2膜）
５０ｘ，５０ｙ：第２絶縁膜の残存部分
５２，１３４：第２電極膜（第２ポリシリコン膜）
５２ｘ，５２ｙ：第２電極膜の残存部分
５４，１３６：第３絶縁膜（第３ＳｉＯ2膜（Ｓｉ3Ｎ4膜））
５４ｘ，５４ｙ：第３絶縁膜の残存部分
５６：予備ゲート積層構造
５８：絶縁膜（ＳｉＯ2膜）
６０：第３電極膜（第３ポリシリコン膜）
６０ｘ：第３電極膜の残存部分
６２，８４，９２：窓
６４，８６，９０：レジストパターン
７２：予備積層構造
７４ａ：ゲート積層構造となる領域
７４ｂ：隣り合うゲート積層構造予定領域
７６：第１の拡散層となる領域
７８：絶縁膜（ＳｉＯ2膜）
７８ｘ：絶縁膜の残存部分（側壁のＳｉＯ2膜）
８０：（サイドウォール状の）第３ポリシリコン膜
８０ｘ：露出する第３シリコン膜の部分
８２：スリット形成領域
８８：スリット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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