(57)【特許請求の範囲】
【請求項１】
入射光強度に応じた電荷を発生する光検出素子と、容量値Ｃdを有し前記光検出素子で発生した電荷を蓄積するセル容量部と、前記セル容量部に蓄積される電荷を外部との間で入出力するための入出力用スイッチ素子と、を各々有し２次元配列された複数の光検出セルと、
アンプと初期化用スイッチ素子と容量値Ｃf2の積分容量部（ただし、Ｃf2＝Ｃd）とが入力端子と出力端子との間に並列的に設けられ、前記初期化用スイッチ素子が閉じているときに前記積分容量部を放電して初期化し、前記初期化用スイッチ素子が開いているときに前記入力端子に入力した電荷を前記積分容量部に蓄積して、その蓄積された電荷の量に応じた値の積分信号を前記出力端子より出力する積分回路と、
前記光検出セルと前記積分回路の前記入力端子との間に設けられ、前記セル容量部に蓄積された電荷を前記積分容量部に移動させるための第１のスイッチ素子と、
前記積分回路の前記出力端子と前記光検出セルとの間に設けられ、前記積分回路から出力される積分信号の値に応じた電荷を前記セル容量部に蓄積させるための第２のスイッチ素子と、
前記積分回路から出力された積分信号を入力して、この積分信号の値に応じた値のデジタル信号を出力するＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路から出力されたデジタル信号に基づいて、複数の前記光検出セルへ入力した光の像のうちの動体の輪郭を抽出する輪郭抽出回路と、
を備え、
前記複数の光検出セルに対して、前記積分回路，前記第１のスイッチ素子および前記第２のスイッチ素子を１組備え、
第１フレームおよびこれに続く第２フレームそれぞれにおいて複数の前記光検出セルそれぞれの前記入出力用スイッチ素子が順次に所定期間だけ閉状態となり、
前記第１フレームの前記所定期間前に前記初期化用スイッチ素子が一旦閉状態となった後に開状態となり、前記第１フレームの前記所定期間中に、前記第１のスイッチ素子が一旦閉状態となった後に開状態となり、その後に前記第２のスイッチ素子が一旦閉状態となった後に開状態となり、
前記第２フレームの前記所定期間前に前記初期化用スイッチ素子が一旦閉状態となった後に開状態となり、前記第２フレームの前記所定期間中に、前記第１のスイッチ素子が一旦閉状態となった後に開状態となり、その後に前記初期化用スイッチ素子が一旦閉状態となった後に開状態となる、
ことを特徴とする光検出装置。
【請求項２】
入射光強度に応じた電荷を発生する光検出素子と、容量値Ｃdを有し前記光検出素子で発生した電荷を蓄積するセル容量部と、前記セル容量部に蓄積される電荷を外部との間で入出力するための入出力用スイッチ素子と、を各々有し２次元配列された複数の光検出セルと、
アンプと初期化用スイッチ素子と積分容量部とが入力端子と出力端子との間に並列的に設けられ、前記積分容量部の容量値を容量値Ｃdおよびこれより小さい値の何れかに切り替える容量値切替手段を有し、前記初期化用スイッチ素子が閉じているときに前記積分容量部を放電して初期化し、前記初期化用スイッチ素子が開いているときに前記入力端子に入力した電荷を前記積分容量部に蓄積して、その蓄積された電荷の量に応じた値の積分信号を前記出力端子より出力する積分回路と、
前記光検出セルと前記積分回路の前記入力端子との間に設けられ、前記セル容量部に蓄積された電荷を前記積分容量部に移動させるための第１のスイッチ素子と、
前記積分回路の前記出力端子と前記光検出セルとの間に設けられ、前記積分回路から出力される積分信号の値に応じた電荷を前記セル容量部に蓄積させるための第２のスイッチ素子と、
前記積分回路から出力された積分信号を入力して、この積分信号の値に応じた値のデジタル信号を出力するＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路から出力されたデジタル信号に基づいて、複数の前記光検出セルへ入力した光の像のうちの動体の輪郭を抽出する輪郭抽出回路と、
を備え、
前記複数の光検出セルに対して、前記積分回路，前記第１のスイッチ素子および前記第２のスイッチ素子を１組備え、
第１フレームおよびこれに続く第２フレームそれぞれにおいて複数の前記光検出セルそれぞれの前記入出力用スイッチ素子が順次に所定期間だけ閉状態となり、
前記第１フレームの前記所定期間に前記積分容量部が容量値Ｃdに設定され、前記第２フレームの前記所定期間に前記積分容量部が容量値Ｃdより小さい値に設定され、
前記第１フレームの前記所定期間前に前記初期化用スイッチ素子が一旦閉状態となった後に開状態となり、前記第１フレームの前記所定期間中に、前記第１のスイッチ素子が一旦閉状態となった後に開状態となり、その後に前記第２のスイッチ素子が一旦閉状態となった後に開状態となり、
前記第２フレームの前記所定期間前に前記初期化用スイッチ素子が一旦閉状態となった後に開状態となり、前記第２フレームの前記所定期間中に、前記第１のスイッチ素子が一旦閉状態となった後に開状態となり、その後に前記初期化用スイッチ素子が一旦閉状態となった後に開状態となる、
ことを特徴とする光検出装置。
【請求項３】
前記Ａ／Ｄ変換回路は、前記積分回路から出力された積分信号の値が所定値より大きいか否かに応じた値の１ビットのデジタル信号を出力する、ことを特徴とする請求項１または２に記載の光検出装置。
【請求項４】
前記複数の光検出セルがＭ行Ｎ列（Ｍ≧２，Ｎ≧２）に２次元配列され、
前記積分回路、前記第１のスイッチ素子、前記第２のスイッチ素子および前記Ａ／Ｄ変換回路それぞれが前記複数の光検出セルの列毎に設けられている、
ことを特徴とする請求項１または２に記載の光検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力した光像における動体の輪郭を抽出する光検出装置に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ技術を用いた光検出装置は、低コストであって、Ａ／Ｄ変換回路や周辺デジタル回路をも含めて１チップ化が可能である。このことから、単なる光検出または撮像だけでなく種々の処理機能（例えば、動体抽出、輪郭抽出、動体の輪郭の抽出など）を含んで１チップ化された光検出装置が開発されてきている。動体抽出機能を有する光検出装置は、例えば文献「石渡、他、”３次元ジェスチャ認識用ＣＭＯＳイメージセンサ”、映像情報メディア学会技術報告、Vol.23，No.30，pp.13-16 (1999)」に記載されている。
【０００３】
この文献に記載されている光検出装置は、１画素あたり２つの容量素子および多数のスイッチ素子を設け、或るフレームの撮像の際には画素データを第１の容量素子に記憶し、次のフレームの撮像の際には画素データを第２の容量素子に記憶して、その後、第１および第２の容量素子それぞれに記憶されている画素データの差分を求める。このようにして、この光検出装置は、チップ上で画像処理を行って動体抽出を行うものである。また、この文献に記載されている光検出装置に対して輪郭抽出回路を付加することで、動体の輪郭を抽出することが可能となる。従来では別に設けた画像メモリに画像データを蓄積した後に画像処理をせざるを得なかったが、この光検出装置によれば画像メモリを別に設ける必要がない。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記文献に記載された光検出装置は、１画素あたり２つの容量素子および多数のスイッチ素子を設け、更に、第１および第２の容量素子それぞれに記憶されている画素データの差分を求める為の差分回路を設ける必要がある。したがって、この光検出装置は、１画素当たりに占める回路部占有面積が大きく、このことから、センサの光応答特性を支配する開口率を高めることができないという致命的な欠点があり、このため、高画質の画像を得ることができない。
【０００５】
本発明は、上記問題点を解消する為になされたものであり、入力した光像における動体の輪郭を抽出する光検出装置であって、１画素当たりに占める回路部占有面積が小さく、開口率が高く光応答特性が優れたものを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る第１の光検出装置は、(1) 入射光強度に応じた電荷を発生する光検出素子と、容量値Ｃdを有し光検出素子で発生した電荷を蓄積するセル容量部と、セル容量部に蓄積される電荷を外部との間で入出力するための入出力用スイッチ素子と、を各々有し２次元配列された複数の光検出セルと、(2) アンプと初期化用スイッチ素子と容量値Ｃf2の積分容量部（ただし、Ｃf2＝Ｃd）とが入力端子と出力端子との間に並列的に設けられ、初期化用スイッチ素子が閉じているときに積分容量部を放電して初期化し、初期化用スイッチ素子が開いているときに入力端子に入力した電荷を積分容量部に蓄積して、その蓄積された電荷の量に応じた値の積分信号を出力端子より出力する積分回路と、(3) 光検出セルと積分回路の入力端子との間に設けられ、セル容量部に蓄積された電荷を積分容量部に移動させるための第１のスイッチ素子と、(4) 積分回路の出力端子と光検出セルとの間に設けられ、積分回路から出力される積分信号の値に応じた電荷をセル容量部に蓄積させるための第２のスイッチ素子と、(5) 積分回路から出力された積分信号を入力して、この積分信号の値に応じた値のデジタル信号を出力するＡ／Ｄ変換回路と、(6) Ａ／Ｄ変換回路から出力されたデジタル信号に基づいて、複数の光検出セルへ入力した光の像のうちの動体の輪郭を抽出する輪郭抽出回路と、を備えることを特徴とする。
さらに、本発明に係る第１の光検出装置では、複数の光検出セルに対して、積分回路，第１のスイッチ素子および第２のスイッチ素子を１組備え、第１フレームおよびこれに続く第２フレームそれぞれにおいて複数の光検出セルそれぞれの入出力用スイッチ素子が順次に所定期間だけ閉状態となり、第１フレームの所定期間前に初期化用スイッチ素子が一旦閉状態となった後に開状態となり、第１フレームの所定期間中に、第１のスイッチ素子が一旦閉状態となった後に開状態となり、その後に第２のスイッチ素子が一旦閉状態となった後に開状態となり、第２フレームの所定期間前に初期化用スイッチ素子が一旦閉状態となった後に開状態となり、第２フレームの所定期間中に、第１のスイッチ素子が一旦閉状態となった後に開状態となり、その後に初期化用スイッチ素子が一旦閉状態となった後に開状態となることを特徴とする。
【０００７】
この第１の光検出装置によれば、或る一定期間に、光検出セルの光検出素子が入射光強度に応じて発生した電荷はセル容量部に蓄積されていく。この一定期間が経過した時点で第１のスイッチ素子が閉じると、それまでセル容量部に蓄積されていた電荷は、積分回路の積分容量部に移動する。その結果、光検出素子の一方の端子の電位は、ΔＶだけ変化してリセットレベルとなり、積分回路から出力される積分信号は、積分容量部に蓄積された電荷に応じたレベルとなる。第１のスイッチ素子が開いた後に第２のスイッチ素子が閉じると、積分回路から出力される積分信号の値に応じた電圧がセル容量部に設定される。積分容量部の容量値はセル容量部の容量値と等しいので、この結果、光検出素子の一方の端子の電位は、リセットレベルからΔＶだけ変化する。
【０００８】
その後の一定期間に、光検出素子が入射光強度に応じて発生した電荷はセル容量部に蓄積されていく。この一定期間が経過した時点でセル容量部に蓄積されている電荷は、以前に第２のスイッチ素子が閉じたときに積分信号の値に応じて設定された電圧に比例した電荷と、この一定期間に入射光によって光検出素子が発生した電荷とが、重畳されたものである。ただし、重畳される電荷の符号は互いに異なる。したがって、この一定期間が経過した時点で第１のスイッチ素子が閉じると、積分回路から出力される積分信号は、光検出素子へ入射する光強度の増減に応じたものである。
【０００９】
そして、この積分回路から出力された積分信号は、Ａ／Ｄ変換回路によりデジタル信号に変換される。Ａ／Ｄ変換回路から出力されたデジタル信号に基づいて、輪郭抽出回路により、入力した光の像のうちの動体の輪郭が抽出される。
【００１０】
本発明に係る第２の光検出装置は、(1) 入射光強度に応じた電荷を発生する光検出素子と、容量値Ｃdを有し光検出素子で発生した電荷を蓄積するセル容量部と、セル容量部に蓄積される電荷を外部との間で入出力するための入出力用スイッチ素子と、を各々有し２次元配列された複数の光検出セルと、(2) アンプと初期化用スイッチ素子と積分容量部とが入力端子と出力端子との間に並列的に設けられ、積分容量部の容量値を容量値Ｃdおよびこれより小さい値の何れかに切り替える容量値切替手段を有し、初期化用スイッチ素子が閉じているときに積分容量部を放電して初期化し、初期化用スイッチ素子が開いているときに入力端子に入力した電荷を積分容量部に蓄積して、その蓄積された電荷の量に応じた値の積分信号を出力端子より出力する積分回路と、(3) 光検出セルと積分回路の入力端子との間に設けられ、セル容量部に蓄積された電荷を積分容量部に移動させるための第１のスイッチ素子と、(4) 積分回路の出力端子と光検出セルとの間に設けられ、積分回路から出力される積分信号の値に応じた電荷をセル容量部に蓄積させるための第２のスイッチ素子と、(5) 積分回路から出力された積分信号を入力して、この積分信号の値に応じた値のデジタル信号を出力するＡ／Ｄ変換回路と、(6) Ａ／Ｄ変換回路から出力されたデジタル信号に基づいて、複数の光検出セルへ入力した光の像のうちの動体の輪郭を抽出する輪郭抽出回路と、を備えることを特徴とする。
さらに、本発明に係る第２の光検出装置では、複数の光検出セルに対して、積分回路，第１のスイッチ素子および第２のスイッチ素子を１組備え、第１フレームおよびこれに続く第２フレームそれぞれにおいて複数の光検出セルそれぞれの入出力用スイッチ素子が順次に所定期間だけ閉状態となり、第１フレームの所定期間に積分容量部が容量値Ｃdに設定され、第２フレームの所定期間に積分容量部が容量値Ｃdより小さい値に設定され、第１フレームの所定期間前に初期化用スイッチ素子が一旦閉状態となった後に開状態となり、第１フレームの所定期間中に、第１のスイッチ素子が一旦閉状態となった後に開状態となり、その後に第２のスイッチ素子が一旦閉状態となった後に開状態となり、第２フレームの所定期間前に初期化用スイッチ素子が一旦閉状態となった後に開状態となり、第２フレームの所定期間中に、第１のスイッチ素子が一旦閉状態となった後に開状態となり、その後に初期化用スイッチ素子が一旦閉状態となった後に開状態となることを特徴とする。
【００１１】
この第２の光検出装置によれば、或る一定期間に、光検出セルの光検出素子が入射光強度に応じて発生した電荷はセル容量部に蓄積されていく。この一定期間が経過した時点で第１のスイッチ素子が閉じると、それまでセル容量部に蓄積されていた電荷は、積分回路の積分容量部に移動する。その結果、光検出素子の一方の端子の電位は、ΔＶだけ変化してリセットレベルとなり、積分回路から出力される積分信号は、積分容量部に蓄積された電荷に応じたレベルとなる。第１のスイッチ素子が開いた後に第２のスイッチ素子が閉じると、積分回路から出力される積分信号の値に応じた電圧がセル容量部に設定される。このとき、容量値切替手段により、積分容量部の容量値はセル容量部の容量値と等しくされており、この結果、光検出素子の一方の端子の電位は、リセットレベルからΔＶだけ変化する。
【００１２】
その後の一定期間に、光検出素子が入射光強度に応じて発生した電荷はセル容量部に蓄積されていく。この一定期間が経過した時点でセル容量部に蓄積されている電荷は、以前に第２のスイッチ素子が閉じたときに積分信号の値に応じて設定された電圧に比例した電荷と、この一定期間に入射光によって光検出素子が発生した電荷とが、重畳されたものである。ただし、重畳される電荷の符号は互いに異なる。このとき、容量値切替手段により、積分容量部の容量値はセル容量部の容量値より小さい値とされている。したがって、この一定期間が経過した時点で第１のスイッチ素子が閉じると、積分回路から出力される積分信号は、光検出素子へ入射する光強度の増減に応じたものであり、しかも、光強度変化を高感度に検出するものである。
【００１３】
そして、この積分回路から出力された積分信号は、Ａ／Ｄ変換回路によりデジタル信号に変換される。Ａ／Ｄ変換回路から出力されたデジタル信号に基づいて、輪郭抽出回路により、入力した光の像のうちの動体の輪郭が抽出される。
【００１４】
また、本発明に係る第１または第２の光検出装置では、Ａ／Ｄ変換回路は、積分回路から出力された積分信号の値が所定値より大きいか否かに応じた値の１ビットのデジタル信号を出力する、ことを特徴とする。Ａ／Ｄ変換回路は、多ビットのデジタル信号を出力してもよいが、１ビットのデジタル信号を出力するものとすることにより、光検出装置の回路規模は更に小さくなる。
【００１５】
また、本発明に係る第１または第２の光検出装置は、複数の光検出セルがＭ行Ｎ列（Ｍ≧２，Ｎ≧２）に２次元配列され、積分回路、第１のスイッチ素子、第２のスイッチ素子およびＡ／Ｄ変換回路それぞれが複数の光検出セルの列毎に設けられている、ことを特徴とする。積分回路、第１のスイッチ素子、第２のスイッチ素子およびＡ／Ｄ変換回路それぞれは、光検出セル毎に設けられていてもよいが、光検出セルの列毎に設けられていることにより、光検出装置の回路規模は更に小さくなる。
【００１６】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。以下で、ＭおよびＮそれぞれは２以上の整数であり、ｍは１以上Ｍ以下の任意の整数であり、ｎは１以上Ｎ以下の任意の整数である。
【００１７】
（第１の実施形態）
先ず、第１の実施形態に係る光検出装置１の構成について図１〜図５を用いて説明する。図１は、第１の実施形態に係る光検出装置１の概略構成図である。この光検出装置１は、Ｎ個のユニット１００1〜１００Nおよび輪郭抽出回路４０を備える。各ユニット１００nは、互いに同様の構成であって、Ｍ個の光検出セル１０1,n〜１０M,n、積分回路２０n、Ａ／Ｄ変換回路３０n、スイッチ素子ＳＷn01、スイッチ素子ＳＷn02およびスイッチ素子ＳＷn03を備える。Ｍ×Ｎ個の光検出セル１０1,1〜１０M,NはＭ行Ｎ列に２次元配列されており、光検出セル１０m,nは第ｍ行第ｎ列に位置している。
【００１８】
各ユニット１００nにおいて、Ｍ個の光検出セル１０1,n〜１０M,nそれぞれは、スイッチ素子ＳＷn01を介して積分回路２０nの入力端子と接続され、スイッチ素子ＳＷn02を介して積分回路２０nの出力端子と接続されている。積分回路２０nの出力端子は、Ａ／Ｄ変換回路３０nの入力端子と接続されている。Ａ／Ｄ変換回路３０nの出力端子は、スイッチ素子ＳＷn03を介して輪郭抽出回路４０の入力端子と接続されている。ユニット１００1〜１００Nそれぞれのスイッチ素子ＳＷn03が順次に閉じて、ユニット１００1〜１００NそれぞれのＡ／Ｄ変換回路３０nの出力端子は輪郭抽出回路４０の入力端子と接続される。
【００１９】
図２は、第１の実施形態に係る光検出装置１の各光検出セル１０m,nの回路図である。各光検出セル１０m,nは、フォトダイオード（光検出素子）ＰＤ、セル容量部Ｃdおよびスイッチ素子ＳＷ0を有する。フォトダイオードＰＤのアノード端子は接地されている。フォトダイオードＰＤのカソード端子は、セル容量部Ｃdを介して接地され、また、スイッチ素子ＳＷ0を介して、スイッチ素子ＳＷn01およびスイッチ素子ＳＷn02と接続されている。各ユニット１００nにおいて、Ｍ個の光検出セル１０1,n〜１０M,nそれぞれのスイッチ素子ＳＷ0が順次に閉じて、光検出セル１０1,n〜１０M,nそれぞれのフォトダイオードＰＤのカソード端子は、順次にスイッチ素子ＳＷn01およびスイッチ素子ＳＷn02と接続される。光検出セル１０1,1〜１０M,Nそれぞれのセル容量部Ｃdの容量値は互いに等しい。なお、セル容量部Ｃdは、フォトダイオードＰＤの接合容量であってもよいし、これとは別に設けたものであってもよい。
【００２０】
図３は、第１の実施形態に係る光検出装置１の各積分回路２０nの回路図である。各積分回路２０nは、入力端子と出力端子との間に互いに並列にアンプＡ2、積分容量部Ｃf2およびスイッチ素子ＳＷ21が接続されている。アンプＡ2は、その反転入力端子がスイッチ素子ＳＷn01と接続され、非反転入力端子が基準電圧値Ｖinp1とされ、出力端子がスイッチ素子ＳＷn02と接続されている。積分容量部Ｃf2およびスイッチ素子ＳＷ21は、アンプＡ2の反転入力端子と出力端子との間に設けられている。積分容量部Ｃf2の容量値は、各光検出セル１０m,nのセル容量部Ｃdの容量値と等しい。積分回路２０nは、スイッチ素子ＳＷ21が閉じているときには、積分容量部Ｃf2を放電して初期化する。一方、積分回路２０nは、スイッチ素子ＳＷ21が開いているときには、入力端子に入力した電荷を積分容量部Ｃf2に蓄積して、その蓄積された電荷の量に応じた値の電圧信号（これを積分信号と呼ぶ。）を出力端子から出力する。
【００２１】
図４は、第１の実施形態に係る光検出装置１の各Ａ／Ｄ変換回路３０nの回路図である。各Ａ／Ｄ変換回路３０nは、積分回路２０nの出力端子から出力された積分信号（アナログ信号）を入力してＡ／Ｄ変換し、この積分信号の値に応じた値のデジタル信号を、スイッチ素子ＳＷn03を介して輪郭抽出回路４０へ出力する。このＡ／Ｄ変換回路３０nから出力されるデジタル信号は、一般に多ビットであってもよいが、１ビットであってもよい。図４に示したＡ／Ｄ変換回路３０nは、積分回路２０nから出力された積分信号の値と所定電圧値Ｖthとを大小比較して、その積分信号の値が所定電圧値Ｖthより大きいか否かに応じた値の１ビットのデジタル信号を出力するものである。
【００２２】
図５は、第１の実施形態に係る光検出装置１の輪郭抽出回路４０の回路図である。輪郭抽出回路４０は、ルックアップテーブルＬＵＴを用いて、
【数１】
0004473425.tif 000002
【００２３】
なる式で表されるフィルタリング処理を行って、動体の輪郭を抽出するものである。ここで、ｇ(m,n)は、ユニット１００nの光検出セル１０m,nの入射光強度に応じてＡ／Ｄ変換回路３０nから出力される１ビット信号である。また、ｆ(i,j)は、マスクサイズが３×３であるフィルタマスク中の位置（i,j）におけるフィルタ係数である。
【００２４】
輪郭抽出回路４０は、少なくともＮビットの記憶容量を各々有している３個の記憶素子ＲＡＭ１〜ＲＡＭ３、３個のトライステートバッファＴ１〜Ｔ３、１８個の１ビットレジスタＲ１１〜Ｒ１９およびＲ２１〜Ｒ２９、１８個の３入力マルチプレクサＭ１１〜Ｍ１９およびＭ２１〜Ｍ２９、ならびに、ルックアップテーブルＬＵＴを有する。
【００２５】
記憶素子ＲＡＭ１、トライステートバッファＴ１および３個のレジスタＲ１１〜Ｒ１３は、Ｍ行Ｎ列に２次元配列された光検出セル１０1,1〜１０M,Nのうち第(3k+1)行の光検出セル１０3k+1,1〜１０3k+1,Nそれぞれの入射光強度に応じてＡ／Ｄ変換回路３０1〜３０Nから順次に出力される１ビット信号ｇ(3k+1,1)〜ｇ(3k+1,N)を入力し一時的に記憶する為のものである（ｋは０以上の整数）。記憶素子ＲＡＭ１は、第(3k+1)行の１ビット信号ｇ(3k+1,1)〜ｇ(3k+1,N)を記憶する。レジスタＲ１１〜Ｒ１３は、記憶素子ＲＡＭ１またはトライステートバッファＴ１から出力された第(3k+1)行の１ビット信号ｇ(3k+1,1)〜ｇ(3k+1,N)を順次に入力し、このうちの連続する３つの１ビット信号ｇ(3k+1,n-1)，ｇ(3k+1,n)およびｇ(3k+1,n+1)を保持し出力する。
【００２６】
ただし、レジスタＲ１１〜Ｒ１３により保持される３つの１ビット信号の順序は一定ではない。そこで、３個のマルチプレクサＭ１１〜Ｍ１３は、各々に入力するセレクト信号sel1〜sel3の値に従って、レジスタＲ１１〜Ｒ１３により保持され出力されている３つの１ビット信号ｇ(3k+1,n-1)，ｇ(3k+1,n)およびｇ(3k+1,n+1)を並べ替えて出力する。これにより、マルチプレクサＭ１１は１ビット信号ｇ(3k+1,n-1)を出力し、マルチプレクサＭ１２は１ビット信号ｇ(3k+1,n)を出力し、マルチプレクサＭ１３は１ビット信号ｇ(3k+1,n+1)を出力する。
【００２７】
記憶素子ＲＡＭ２、トライステートバッファＴ２および３個のレジスタＲ１４〜Ｒ１６は、Ｍ行Ｎ列に２次元配列された光検出セル１０1,1〜１０M,Nのうち第(3k+2)行の光検出セル１０3k+2,1〜１０3k+2,Nそれぞれの入射光強度に応じてＡ／Ｄ変換回路３０1〜３０Nから順次に出力される１ビット信号ｇ(3k+2,1)〜ｇ(3k+2,N)を入力し一時的に記憶する為のものである（ｋは０以上の整数）。記憶素子ＲＡＭ２は、第(3k+2)行の１ビット信号ｇ(3k+2,1)〜ｇ(3k+2,N)を記憶する。レジスタＲ１４〜Ｒ１６は、記憶素子ＲＡＭ２またはトライステートバッファＴ２から出力された第(3k+2)行の１ビット信号ｇ(3k+2,1)〜ｇ(3k+2,N)を順次に入力し、このうちの連続する３つの１ビット信号ｇ(3k+2,n-1)，ｇ(3k+2,n)およびｇ(3k+2,n+1)を保持し出力する。
【００２８】
ただし、レジスタＲ１４〜Ｒ１６により保持される３つの１ビット信号の順序は一定ではない。そこで、３個のマルチプレクサＭ１４〜Ｍ１６は、各々に入力するセレクト信号sel1〜sel3の値に従って、レジスタＲ１４〜Ｒ１６により保持され出力されている３つの１ビット信号ｇ(3k+2,n-1)，ｇ(3k+2,n)およびｇ(3k+2,n+1)を並べ替えて出力する。これにより、マルチプレクサＭ１４は１ビット信号ｇ(3k+2,n-1)を出力し、マルチプレクサＭ１５は１ビット信号ｇ(3k+2,n)を出力し、マルチプレクサＭ１６は１ビット信号ｇ(3k+2,n+1)を出力する。
【００２９】
記憶素子ＲＡＭ３、トライステートバッファＴ３および３個のレジスタＲ１７〜Ｒ１９は、Ｍ行Ｎ列に２次元配列された光検出セル１０1,1〜１０M,Nのうち第3k行の光検出セル１０3k,1〜１０3k,Nそれぞれの入射光強度に応じてＡ／Ｄ変換回路３０1〜３０Nから順次に出力される１ビット信号ｇ(3k,1)〜ｇ(3k,N)を入力し一時的に記憶する為のものである（ｋは１以上の整数）。記憶素子ＲＡＭ３は、第3k行の１ビット信号ｇ(3k,1)〜ｇ(3k,N)を記憶する。レジスタＲ１７〜Ｒ１９は、記憶素子ＲＡＭ３またはトライステートバッファＴ３から出力された第3k行の１ビット信号ｇ(3k,1)〜ｇ(3k,N)を順次に入力し、このうちの連続する３つの１ビット信号ｇ(3k,n-1)，ｇ(3k,n)およびｇ(3k,n+1)を保持し出力する。
【００３０】
ただし、レジスタＲ１７〜Ｒ１９により保持される３つの１ビット信号の順序は一定ではない。そこで、３個のマルチプレクサＭ１７〜Ｍ１９は、各々に入力するセレクト信号sel1〜sel3の値に従って、レジスタＲ１７〜Ｒ１９により保持され出力されている３つの１ビット信号ｇ(3k,n-1)，ｇ(3k,n)およびｇ(3k,n+1)を並べ替えて出力する。これにより、マルチプレクサＭ１７は１ビット信号ｇ(3k,n-1)を出力し、マルチプレクサＭ１８は１ビット信号ｇ(3k,n)を出力し、マルチプレクサＭ１９は１ビット信号ｇ(3k,n+1)を出力する。
【００３１】
以上のように、３個のマルチプレクサＭ１１〜Ｍ１３は、第(3k+1)行の３つの１ビット信号ｇ(3k+1,n-1)，ｇ(3k+1,n)およびｇ(3k+1,n+1)を出力する。３個のマルチプレクサＭ１４〜Ｍ１６は、第(3k+2)行の３つの１ビット信号ｇ(3k+2,n-1)，ｇ(3k+2,n)およびｇ(3k+2,n+1)を出力する。また、３個のマルチプレクサＭ１７〜Ｍ１９は、第3k行の３つの１ビット信号ｇ(3k,n-1)，ｇ(3k,n)およびｇ(3k,n+1)を出力する。すなわち、これら９つのマルチプレクサＭ１１〜Ｍ１９は、Ｍ行Ｍ列の１ビット信号ｇ(1,1)〜ｇ(M,N)のうちの３行３列分の１ビット信号ｇ(m+i,n+j)を出力する（ただし、i=-1,0,+1，j=-1,0,+1）。
【００３２】
ただし、これらにより保持される３行３列分の１ビット信号ｇ(m+i,n+j)の行の順序は一定ではない。そこで、後段の９個のマルチプレクサＭ２１〜Ｍ２９は、各々に入力するセレクト信号selA〜selCの値に従って、前段の９個のマルチプレクサＭ１１〜Ｍ１９より出力されている３行３列分の１ビット信号ｇ(m+i,n+j)を並べ替えて出力する。これにより、マルチプレクサＭ２１は１ビット信号ｇ(m-1,n-1)を出力し、マルチプレクサＭ２２は１ビット信号ｇ(m-1,n)を出力し、マルチプレクサＭ２３は１ビット信号ｇ(m-1,n+1)を出力する。マルチプレクサＭ２４は１ビット信号ｇ(m,n-1)を出力し、マルチプレクサＭ２５は１ビット信号ｇ(m,n)を出力し、マルチプレクサＭ２６は１ビット信号ｇ(m,n+1)を出力する。また、マルチプレクサＭ２７は１ビット信号ｇ(m+1,n-1)を出力し、マルチプレクサＭ２８は１ビット信号ｇ(m+1,n)を出力し、マルチプレクサＭ２９は１ビット信号ｇ(m+1,n+1)を出力する。
【００３３】
９個のレジスタＲ２１〜Ｒ２９それぞれは、９個のマルチプレクサＭ２１〜Ｍ２９と１対１に接続されており、対応するマルチプレクサから出力された１ビット信号を保持し出力する。ルックアップテーブルＬＵＴは、９個のレジスタＲ２１〜Ｒ２９から出力された９個の１ビット信号を９ビットのアドレスとして入力し、そのアドレスに記憶されているデータを出力する。これにより、このルックアップテーブルＬＵＴは、上記(1)式で表されるフィルタリング処理を行う。
【００３４】
次に、第１の実施形態に係る光検出装置１の動作について図６〜図１０を用いて説明する。なお、各スイッチ素子の開閉を制御する制御信号、輪郭抽出回路４０の各記憶素子におけるデータの書込／読出を制御する制御信号およびアドレス信号、輪郭抽出回路４０の各トライステートバッファの出力状態を制御する制御信号、輪郭抽出回路４０の各マルチプレクサに入力するセレクタ信号、ならびに、輪郭抽出回路４０の各レジスタにおける入力データ保持のタイミングを指示するクロック信号は、図示しない制御回路から所定のタイミングで出力される。以下に説明する光検出装置１の動作は、この制御回路による制御の下に行われる。
【００３５】
図６は、第１の実施形態に係る光検出装置１の各光検出セル１０m,nのスイッチ素子ＳＷ0の開閉タイミングを示すタイミングチャートである。この図に示すように、各フレーム期間内に、各ユニット１００nにおいて、Ｍ個の光検出セル１０1,n〜１０M,nそれぞれのスイッチ素子ＳＷ0は順次に閉じる。各光検出セル１０m,nのフォトダイオードＰＤおよびセル容量部Ｃdは、自己のスイッチ素子ＳＷ0が閉じている期間には、スイッチ素子ＳＷn01を介して積分回路２０nの入力端子と接続され、スイッチ素子ＳＷn02を介して積分回路２０nの出力端子と接続される。また、各光検出セル１０m,nは、自己のスイッチ素子ＳＷ0が開いている期間には、自己のフォトダイオードＰＤが入射光により発生させた電荷を、自己のセル容量部Ｃdに蓄積する。
【００３６】
図７は、第１の実施形態に係る光検出装置１の各ユニット１００nの動作タイミングを示すタイミングチャートである。同図（ａ）は、各スイッチ素子の開閉タイミングを示す。同図（ｂ）は、第１フレームと第２フレームとで光検出セル１０m,nへ入射する光の強度が等しい場合の各信号レベルを示す。また、同図（ｃ）は、第１フレームより第２フレームで光検出セル１０m,nへ入射する光の強度が大きい場合の各信号レベルを示す。
【００３７】
第１フレームと第２フレームとで光検出セル１０m,nへ入射する光の強度が等しい場合における動作を、図７（ａ）および（ｂ）を参照して説明する。
【００３８】
時刻ｔ０に光検出セル１０m,nのスイッチ素子ＳＷ0は開く。時刻ｔ０では、光検出セル１０m,nのセル容量部Ｃdに蓄積されている電荷は無く、光検出セル１０m,nのフォトダイオードＰＤのカソード端子の電位はリセットレベルである。時刻ｔ０以降、スイッチ素子ＳＷ0が閉じる時刻ｔ２まで、光検出セル１０m,nでは、自己のフォトダイオードＰＤが入射光により発生した電荷は、自己のセル容量部Ｃdに蓄積されていく。時刻ｔ０と時刻ｔ２との間の時刻ｔ１に、積分回路２０nのスイッチ素子ＳＷn21が一旦閉じた後に開くことで、積分回路２０nは、積分容量部Ｃf2の電荷が放電されて初期化され、出力される積分信号はリセットレベルとなる。
【００３９】
第１フレームにおける時刻ｔ２から時刻ｔ４までの期間、光検出セル１０m,nのスイッチ素子ＳＷ0は閉じる。この期間中に、先ず時刻ｔ２にスイッチ素子ＳＷn01が一旦閉じた後に開き、続いて時刻ｔ３にスイッチ素子ＳＷn02が一旦閉じた後に開く。スイッチ素子ＳＷn01が閉じている期間には、それまで光検出セル１０m,nのセル容量部Ｃdに蓄積されていた電荷は、積分回路２０nの積分容量部Ｃf2に移動する。その結果、光検出セル１０m,nのフォトダイオードＰＤのカソード端子の電位は、ΔＶだけ変化してリセットレベルとなり、また、積分回路２０nから出力される積分信号は、積分容量部Ｃf2に蓄積された電荷に応じたレベルとなる。その後のスイッチ素子ＳＷn02が閉じている期間には、光検出セル１０m,nのセル容量部Ｃdに、積分回路２０nから出力される積分信号の値に応じた電荷が蓄積される。積分容量部Ｃf2の容量値は光検出セル１０m,nのセル容量部Ｃdの容量値と等しいので、この結果、光検出セル１０m,nのフォトダイオードＰＤのカソード端子の電位は、リセットレベルからΔＶだけ変化する。
【００４０】
時刻ｔ４に光検出セル１０m,nのスイッチ素子ＳＷ0は開く。時刻ｔ４では、光検出セル１０m,nのフォトダイオードＰＤのカソード端子の電位はΔＶである。時刻ｔ４以降、スイッチ素子ＳＷ0が閉じる時刻ｔ６まで、光検出セル１０m,nでは、自己のフォトダイオードＰＤが入射光により発生した電荷は、自己のセル容量部Ｃdに蓄積されていく。時刻ｔ４と時刻ｔ６との間の時刻ｔ５に、積分回路２０nのスイッチ素子ＳＷ21が一旦閉じた後に開くことで、積分回路２０nは、積分容量部Ｃf2の電荷が放電されて初期化され、出力される積分信号はリセットレベルとなる。
【００４１】
時刻ｔ０〜ｔ２までの時間と時刻ｔ４〜ｔ６までの時間とが等しく、第１フレームと第２フレームとで光検出セル１０m,nへ入射する光の強度が等しければ、時刻ｔ６において光検出セル１０m,nのセル容量部Ｃdに蓄積されている電荷は、時刻ｔ３に積分回路２０nから出力される積分信号の値に応じて蓄積された電荷と、時刻ｔ４から時刻ｔ６までの期間にフォトダイオードＰＤが入射光により発生した電荷とが相殺されている。したがって、時刻ｔ６では、光検出セル１０m,nのフォトダイオードＰＤのカソード端子の電位はリセットレベルとなる。
【００４２】
第２フレームにおける時刻ｔ６から時刻ｔ８までの期間、光検出セル１０m,nのスイッチ素子ＳＷ0は閉じる。この期間中の時刻ｔ６にスイッチ素子ＳＷn01が一旦閉じた後に開く。スイッチ素子ＳＷn01が閉じる時刻ｔ６においては、光検出セル１０m,nのセル容量部Ｃdに蓄積されていた電荷は無く、光検出セル１０m,nのフォトダイオードＰＤのカソード端子の電位はリセットレベルであるので、積分回路２０nから出力される積分信号はリセットレベルのままである。すなわち、第１フレームと第２フレームとで光検出セル１０m,nへ入射する光の強度が等しければ、第２フレームの時刻ｔ６以降において、積分回路２０nから出力される積分信号はリセットレベルとなる。
【００４３】
次に、第１フレームより第２フレームで光検出セル１０m,nへ入射する光の強度が大きい場合における動作を、図７（ａ）および（ｃ）を参照して説明する。
【００４４】
各スイッチ素子の開閉動作は、既に説明したものと同様である。時刻ｔ０〜ｔ２までの時間と時刻ｔ４〜ｔ６までの時間とが等しく、第１フレームより第２フレームで光検出セル１０m,nへ入射する光の強度が大きければ、時刻ｔ６において光検出セル１０m,nのセル容量部Ｃdに蓄積されている電荷は、時刻ｔ３に積分回路２０nから出力される積分信号の値に応じて蓄積された電荷と、時刻ｔ４から時刻ｔ６までの期間にフォトダイオードＰＤが入射光により発生した電荷とが相殺されることはない。したがって、時刻ｔ６では、光検出セル１０m,nのフォトダイオードＰＤのカソード端子の電位はリセットレベルより小さいレベルとなる。
【００４５】
第２フレームにおける時刻ｔ６から時刻ｔ８までの期間、光検出セル１０m,nのスイッチ素子ＳＷ0は閉じる。この期間中の時刻ｔ６にスイッチ素子ＳＷn01が一旦閉じた後に開く。スイッチ素子ＳＷn01が閉じる時刻ｔ６においては、光検出セル１０m,nのフォトダイオードＰＤのカソード端子の電位はリセットレベルより小さいので、積分回路２０nから出力される積分信号はリセットレベルより大きくなる。すなわち、第１フレームと第２フレームとで光検出セル１０m,nへ入射する光の強度が異なれば、第２フレームの時刻ｔ６以降において、積分回路２０nから出力される積分信号は、リセットレベルとは異なるレベルとなる。そして、時刻ｔ６以降の積分信号が読み出された後、時刻ｔ７に積分回路２０nのスイッチ素子ＳＷ21は一旦閉じた後に開き、積分回路２０nはリセットされる。
【００４６】
積分回路２０nから時刻ｔ６以降に出力される積分信号は、光検出セル１０m,nのフォトダイオードＰＤが或るフレームおよび次のフレームそれぞれで入射光強度の差に応じたものである。すなわち、この積分信号は、入力した光像における画素毎の入射光強度の増減を表し、動体を抽出した結果を表す。この積分回路２０nから出力された積分信号は、Ａ／Ｄ変換回路３０nにより１ビットのデジタル信号に変換される。このＡ／Ｄ変換回路３０nから出力されるデジタル信号が、上記(1)式における１ビット信号ｇ(m,n)である。そして、Ｎ個のユニット１００1〜１００Nそれぞれのスイッチ素子ＳＷn03が順次に閉じて、１ビット信号ｇ(m,1)〜ｇ(m,N)が順次に輪郭抽出回路４０へ入力する。すなわち、輪郭抽出回路４０へ入力する１ビット信号の順序は、第１行の１ビット信号ｇ(1,1)〜ｇ(1,N)、第２行の１ビット信号ｇ(2,1)〜ｇ(2,N)、……、第ｍ行の１ビット信号ｇ(m,1)〜ｇ(m,N)、……、第Ｍ行の１ビット信号ｇ(M,1)〜ｇ(M,N) の順となる。
【００４７】
図８〜図１０それぞれは、第１の実施形態に係る光検出装置１の輪郭抽出回路４０における各レジスタおよび各マルチプレクサから出力される１ビット信号を説明する図である。図８は、第３行第３列の１ビット信号ｇ(3,3)が輪郭抽出回路４０に入力した場合を示す。図９は、第３行第５列の１ビット信号ｇ(3,5)が輪郭抽出回路４０に入力した場合を示す。また、図１０は、第４行第５列の１ビット信号ｇ(4,5)が輪郭抽出回路４０に入力した場合を示す。
【００４８】
輪郭抽出回路４０に順次に入力した第１行の１ビット信号ｇ(1,1)〜ｇ(1,N)は記憶素子ＲＡＭ１に記憶される。続いて輪郭抽出回路４０に順次に入力した第２行の１ビット信号ｇ(2,1)〜ｇ(2,N)は記憶素子ＲＡＭ２に記憶される。さらに続いて輪郭抽出回路４０に順次に入力した第３行の１ビット信号ｇ(3,1)〜ｇ(3,N)は、記憶素子ＲＡＭ３に記憶されるとともに、トライステートバッファＴ３を経てレジスタＲ１７〜Ｒ１９の何れかに入力し保持される。
【００４９】
例えば、第３行第１列の１ビット信号ｇ(3,1)は、記憶素子ＲＡＭ３に記憶されるとともに、レジスタＲ１７に入力して保持される。このとき、第１行第１列の１ビット信号ｇ(1,1)は、記憶素子ＲＡＭ１から出力され、レジスタＲ１１に入力して保持される。第２行第１列の１ビット信号ｇ(2,1)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１４に入力して保持される。
【００５０】
また、第３行第２列の１ビット信号ｇ(3,2)は、記憶素子ＲＡＭ３に記憶されるとともに、レジスタＲ１８に入力して保持される。このとき、第１行第２列の１ビット信号ｇ(1,2)は、記憶素子ＲＡＭ１から出力され、レジスタＲ１２に入力して保持される。第２行第２列の１ビット信号ｇ(2,2)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１５に入力して保持される。
【００５１】
また、第３行第３列の１ビット信号ｇ(3,3)は、記憶素子ＲＡＭ３に記憶されるとともに、レジスタＲ１９に入力して保持される。このとき、第１行第３列の１ビット信号ｇ(1,3)は、記憶素子ＲＡＭ１から出力され、レジスタＲ１３に入力して保持される。第２行第３列の１ビット信号ｇ(2,3)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１６に入力して保持される。
【００５２】
図８に示すように、第３行第３列の１ビット信号ｇ(3,3)が輪郭抽出回路４０に入力すると、レジスタＲ１１に１ビット信号ｇ(1,1)が出力され、レジスタＲ１２に１ビット信号ｇ(1,2)が出力され、レジスタＲ１３に１ビット信号ｇ(1,3)が出力され、レジスタＲ１４に１ビット信号ｇ(2,1)が出力され、レジスタＲ１５に１ビット信号ｇ(2,2)が出力され、レジスタＲ１６に１ビット信号ｇ(2,3)が出力され、レジスタＲ１７に１ビット信号ｇ(3,1)が出力され、レジスタＲ１８に１ビット信号ｇ(3,2)が出力され、また、レジスタＲ１９に１ビット信号ｇ(3,3)が出力される。この場合、レジスタＲ１１〜Ｒ１９から出力されている３行３列分の１ビット信号は、行および列の双方に関して順に並んでいるので、並べ替えられることなく、マルチプレクサＭ１１〜Ｍ１９からそのままの順で出力され、マルチプレクサＭ２１〜Ｍ２９からそのままの順で出力される。
【００５３】
その後、第３行第４列の１ビット信号ｇ(3,4)は、記憶素子ＲＡＭ３に記憶されるとともに、レジスタＲ１７に入力して保持される。このとき、第１行第４列の１ビット信号ｇ(1,4)は、記憶素子ＲＡＭ１から出力され、レジスタＲ１１に入力して保持される。第２行第４列の１ビット信号ｇ(2,4)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１４に入力して保持される。
【００５４】
また、第３行第５列の１ビット信号ｇ(3,5)は、記憶素子ＲＡＭ３に記憶されるとともに、レジスタＲ１８に入力して保持される。このとき、第１行第５列の１ビット信号ｇ(1,5)は、記憶素子ＲＡＭ１から出力され、レジスタＲ１２に入力して保持される。第２行第５列の１ビット信号ｇ(2,5)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１５に入力して保持される。
【００５５】
図９に示すように、第３行第５列の１ビット信号ｇ(3,5)が輪郭抽出回路４０に入力すると、レジスタＲ１１に１ビット信号ｇ(1,4)が出力され、レジスタＲ１２に１ビット信号ｇ(1,5)が出力され、レジスタＲ１３に１ビット信号ｇ(1,3)が出力され、レジスタＲ１４に１ビット信号ｇ(2,4)が出力され、レジスタＲ１５に１ビット信号ｇ(2,5)が出力され、レジスタＲ１６に１ビット信号ｇ(2,3)が出力され、レジスタＲ１７に１ビット信号ｇ(3,4)が出力され、レジスタＲ１８に１ビット信号ｇ(3,5)が出力され、また、レジスタＲ１９に１ビット信号ｇ(3,3)が出力される。この場合、レジスタＲ１１〜Ｒ１９から出力されている３行３列分の１ビット信号は、行に関しては順に並んでいるが、列に関しては順に並んでいないので、マルチプレクサＭ１１〜Ｍ１９により列に関して並べ替えられて出力され、マルチプレクサＭ２１〜Ｍ２９によりそのままの順で出力される。
【００５６】
第３行の１ビット信号ｇ(3,1)〜ｇ(3,N)に続いて輪郭抽出回路４０に順次に入力する第４行の１ビット信号ｇ(4,1)〜ｇ(4,N)は、記憶素子ＲＡＭ１に記憶されるとともに、トライステートバッファＴ１を経てレジスタＲ１１〜Ｒ１３の何れかに入力し保持される。
【００５７】
例えば、第４行第１列の１ビット信号ｇ(4,1)は、記憶素子ＲＡＭ１に記憶されるとともに、レジスタＲ１１に入力して保持される。このとき、第２行第１列の１ビット信号ｇ(2,1)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１４に入力して保持される。第３行第１列の１ビット信号ｇ(3,1)は、記憶素子ＲＡＭ３から出力され、レジスタＲ１７に入力して保持される。
【００５８】
また、第４行第２列の１ビット信号ｇ(4,2)は、記憶素子ＲＡＭ１に記憶されるとともに、レジスタＲ１２に入力して保持される。このとき、第２行第２列の１ビット信号ｇ(2,2)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１５に入力して保持される。第３行第２列の１ビット信号ｇ(3,2)は、記憶素子ＲＡＭ３から出力され、レジスタＲ１８に入力して保持される。
【００５９】
また、第４行第３列の１ビット信号ｇ(4,3)は、記憶素子ＲＡＭ１に記憶されるとともに、レジスタＲ１３に入力して保持される。このとき、第２行第３列の１ビット信号ｇ(2,3)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１６に入力して保持される。第３行第３列の１ビット信号ｇ(3,3)は、記憶素子ＲＡＭ３から出力され、レジスタＲ１９に入力して保持される。
【００６０】
また、第４行第４列の１ビット信号ｇ(4,4)は、記憶素子ＲＡＭ１に記憶されるとともに、レジスタＲ１１に入力して保持される。このとき、第２行第４列の１ビット信号ｇ(2,4)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１４に入力して保持される。第３行第４列の１ビット信号ｇ(3,4)は、記憶素子ＲＡＭ３から出力され、レジスタＲ１７に入力して保持される。
【００６１】
また、第４行第５列の１ビット信号ｇ(4,5)は、記憶素子ＲＡＭ１に記憶されるとともに、レジスタＲ１２に入力して保持される。このとき、第２行第５列の１ビット信号ｇ(2,5)は、記憶素子ＲＡＭ２から出力され、レジスタＲ１５に入力して保持される。第３行第５列の１ビット信号ｇ(3,5)は、記憶素子ＲＡＭ３から出力され、レジスタＲ１８に入力して保持される。
【００６２】
図１０に示すように、第４行第５列の１ビット信号ｇ(4,5)が輪郭抽出回路４０に入力すると、レジスタＲ１１に１ビット信号ｇ(4,4)が出力され、レジスタＲ１２に１ビット信号ｇ(4,5)が出力され、レジスタＲ１３に１ビット信号ｇ(4,3)が出力され、レジスタＲ１４に１ビット信号ｇ(2,4)が出力され、レジスタＲ１５に１ビット信号ｇ(2,5)が出力され、レジスタＲ１６に１ビット信号ｇ(2,3)が出力され、レジスタＲ１７に１ビット信号ｇ(3,4)が出力され、レジスタＲ１８に１ビット信号ｇ(3,5)が出力され、また、レジスタＲ１９に１ビット信号ｇ(3,3)が出力される。この場合、レジスタＲ１１〜Ｒ１９から出力されている３行３列分の１ビット信号は、行および列の双方に関して順に並んでいないので、マルチプレクサＭ１１〜Ｍ１９により列に関して並べ替えられて出力され、マルチプレクサＭ２１〜Ｍ２９により行に関して並べ替えられて出力される。
【００６３】
以上のようにして、マルチプレクサＭ１１〜Ｍ１９およびＭ２１〜Ｍ２９により３行３列分の１ビット信号が並べ替えられる。すなわち、マルチプレクサＭ２１から１ビット信号ｇ(m-1,n-1)が出力され、マルチプレクサＭ２２から１ビット信号ｇ(m-1,n)が出力され、マルチプレクサＭ２３から１ビット信号ｇ(m-1,n+1)が出力される。マルチプレクサＭ２４から１ビット信号ｇ(m,n-1)が出力され、マルチプレクサＭ２５から１ビット信号ｇ(m,n)が出力され、マルチプレクサＭ２６から１ビット信号ｇ(m,n+1)が出力される。また、マルチプレクサＭ２７から１ビット信号ｇ(m+1,n-1)が出力され、マルチプレクサＭ２８から１ビット信号ｇ(m+1,n)が出力され、マルチプレクサＭ２９から１ビット信号ｇ(m+1,n+1)が出力される。そして、９個のマルチプレクサＭ２１〜Ｍ２９から出力された３行３列分の１ビット信号は、９個のレジスタＲ２１〜Ｒ２９により保持され、ルックアップテーブルＬＵＴへアドレスとして出力される。このルックアップテーブルＬＵＴからは、そのアドレスに記憶されているデータが出力されて、これにより、上記(1)式で表されるフィルタリング処理が行われる。
【００６４】
以上のように、本実施形態に係る光検出装置１は、１画素当たりに必要な素子がフォトダイオードＰＤ、セル容量部Ｃdおよびスイッチ素子ＳＷ0のみであり、従来技術のものと比べて回路規模が格段に小さい。特に、セル容量部ＣdとしてフォトダイオードＰＤの接合容量を利用する場合には、更に回路規模が小さい。したがって、この光検出装置１は、１画素当たりに占める回路部占有面積が小さく、各画素の開口率が高く、光応答特性が優れたものとなる。
【００６５】
（第２の実施形態）
次に、第２の実施形態に係る光検出装置について説明する。第２の実施形態に係る光検出装置は、第１の実施形態に係る光検出装置１と比べて積分回路２０nの構成が異なる。図１１は、第２の実施形態に係る光検出装置の各積分回路２０nの回路図である。積分回路２０nは、入力端子と出力端子との間に互いに並列に、アンプＡ2、積分容量部Ｃf21、スイッチ素子ＳＷ21、ならびに、互いに直列的に接続されたスイッチ素子ＳＷ22（容量値切替手段）および積分容量部Ｃf22が接続されている。アンプＡ2は、その反転入力端子がスイッチ素子ＳＷn01と接続され、非反転入力端子が基準電圧値Ｖinp1とされている。積分容量部Ｃf21、スイッチ素子ＳＷ21、ならびに、互いに直列的に接続されたスイッチ素子ＳＷ22および積分容量部Ｃf22は、アンプＡ2の反転入力端子と出力端子との間に設けられている。積分容量部Ｃf21および積分容量部Ｃf22それぞれの容量値の和は、各光検出セル１０m,nそれぞれのセル容量部Ｃdの容量値と等しい。
【００６６】
第２の実施形態に係る光検出装置の各積分回路２０nの動作について説明する。図１２は、第２の実施形態に係る光検出装置の各ユニット１００nの動作タイミングを示すタイミングチャートである。同図（ａ）は、各スイッチ素子の開閉タイミングを示す。同図（ｂ）は、第１フレームと第２フレームとで光検出セル１０m,nへ入射する光の強度が等しい場合の各信号レベルを示す。また、同図（ｃ）は、第１フレームより第２フレームで光検出セル１０m,nへ入射する光の強度が大きい場合の各信号レベルを示す。第２の実施形態に係る光検出装置の動作は、第１の実施形態に係る光検出装置１の動作と略同様である。本実施形態では、積分回路２０nのスイッチ素子ＳＷ22は、第１フレームでは閉じていて、第２フレームでは開いている。
【００６７】
積分回路２０nのスイッチ素子ＳＷ22が閉じている第１フレーム（時刻ｔ４を経過するまで）では、積分回路２０nにおいて電荷を蓄積するものは、互いに並列的に設けられた積分容量部Ｃf21および積分容量部Ｃf22の双方である。また、積分容量部Ｃf21および積分容量部Ｃf22それぞれの容量値の和は、光検出セル１０m,nのセル容量部Ｃdの容量値と等しい。したがって、この第１フレームでは、光検出装置の動作は、図７を用いて説明したものと同様である。
【００６８】
一方、積分回路２０nのスイッチ素子ＳＷ22が開いている第２フレーム（時刻ｔ８を経過するまで）では、積分回路２０nにおいて電荷を蓄積するものは、積分容量部Ｃf21のみであって、その容量値が小さくなる。したがって、第１の実施形態の場合と同様の入射光強度変化があるとすると、第２の実施形態に係る光検出装置では、時刻ｔ６以降に積分回路２０nから出力される積分信号は、第１の実施形態の場合と比較して（（Ｃf21＋Ｃf22）／Ｃf21）倍だけ大きくなり、感度が高くなる。
【００６９】
以上のように、第２実施形態に係る光検出装置は、第１の実施形態に係る光検出装置１が奏する効果と同様の効果を奏する他、第１フレームよりも第２フレームにおいて積分回路２０nの積分容量部の容量値を小さくすることにより、入力した光像における画素毎の入射光強度の増減を高感度に検出することができ、これにより動体の輪郭を高感度に抽出することができる。
【００７０】
【発明の効果】
以上、詳細に説明したとおり、本発明に係る光検出装置によれば、或る一定期間に、光検出セルの光検出素子が入射光強度に応じて発生した電荷はセル容量部に蓄積されていく。この一定期間が経過した時点で第１のスイッチ素子が閉じると、それまでセル容量部に蓄積されていた電荷は、積分回路の積分容量部に移動する。その結果、光検出素子の一方の端子の電位は、ΔＶだけ変化してリセットレベルとなり、積分回路から出力される積分信号は、積分容量部に蓄積された電荷に応じたレベルとなる。第１のスイッチ素子が開いた後に第２のスイッチ素子が閉じると、積分回路から出力される積分信号の値に応じた電圧がセル容量部に設定される。積分容量部の容量値はセル容量部の容量値と等しいので、この結果、光検出素子の一方の端子の電位は、リセットレベルからΔＶだけ変化する。
【００７１】
その後の一定期間に、光検出素子へ入射した光強度に応じて発生した電荷はセル容量部に蓄積されていく。この一定期間が経過した時点でセル容量部に蓄積されている電荷は、以前に第２のスイッチ素子が閉じたときに積分信号の値に応じて設定された電圧に比例した電荷と、この一定期間に光検出素子が入射光により発生した電荷とが、重畳されたものである。ただし、重畳される電荷の符号は互いに異なる。したがって、この一定期間が経過した時点で第１のスイッチ素子が閉じると、積分回路から出力される積分信号は、光検出素子へ入射した光強度の増減に応じたものである。
【００７２】
そして、この積分回路から出力された積分信号は、Ａ／Ｄ変換回路によりデジタル信号に変換される。Ａ／Ｄ変換回路から出力されたデジタル信号に基づいて、輪郭抽出回路により、入力した光の像のうちの動体の輪郭が抽出される。この光検出装置は、２次元配列された複数の光検出セルを備えており、入力した光像における画素毎の入射光強度の増減を検出することができ、これにより動体の輪郭を抽出することができる。
【００７３】
このように本発明に係る光検出装置は、１画素当たりの回路規模が従来技術のものと比べて格段に小さい。特に、セル容量部として光検出素子の接合容量を利用する場合には、更に回路規模が小さい。したがって、この光検出装置は、１画素当たりに占める回路部占有面積が小さく、各画素の開口率が高く、光応答特性が優れる。
【００７４】
また、積分回路の積分容量部の容量値を切替可能とする場合には、入力した光像における画素毎の入射光強度の増減を高感度に検出することができ、これにより動体の輪郭を高感度に抽出することができる。
【００７５】
また、Ａ／Ｄ変換回路は、積分回路から出力された積分信号の値が所定値より大きいか否かに応じた値の１ビットのデジタル信号を出力する場合には、光検出装置の回路規模は更に小さくなる。また、複数の光検出セルがＭ行Ｎ列（Ｍ≧２，Ｎ≧２）に２次元配列され、積分回路、第１のスイッチ素子、第２のスイッチ素子およびＡ／Ｄ変換回路それぞれが複数の光検出セルの列毎に設けられている場合にも、光検出装置の回路規模は更に小さくなる。
【図面の簡単な説明】
【図１】第１の実施形態に係る光検出装置１の概略構成図である。
【図２】第１の実施形態に係る光検出装置１の各光検出セル１０m,nの回路図である。
【図３】第１の実施形態に係る光検出装置１の各積分回路２０nの回路図である。
【図４】第１の実施形態に係る光検出装置１の各Ａ／Ｄ変換回路３０nの回路図である。
【図５】第１の実施形態に係る光検出装置１の輪郭抽出回路４０の回路図である。
【図６】第１の実施形態に係る光検出装置１の各光検出セル１０m,nのスイッチ素子ＳＷ0の開閉タイミングを示すタイミングチャートである。
【図７】第１の実施形態に係る光検出装置１の各ユニット１００nの動作タイミングを示すタイミングチャートである。
【図８】第１の実施形態に係る光検出装置１の輪郭抽出回路４０における各レジスタおよび各マルチプレクサから出力される１ビット信号を説明する図である。
【図９】第１の実施形態に係る光検出装置１の輪郭抽出回路４０における各レジスタおよび各マルチプレクサから出力される１ビット信号を説明する図である。
【図１０】第１の実施形態に係る光検出装置１の輪郭抽出回路４０における各レジスタおよび各マルチプレクサから出力される１ビット信号を説明する図である。
【図１１】第２の実施形態に係る光検出装置の各積分回路２０nの回路図である。
【図１２】第２の実施形態に係る光検出装置の各ユニット１００nの動作タイミングを示すタイミングチャートである。
【符号の説明】
１…光検出装置、１０1,1〜１０M,N…光検出セル、２０1〜２０M…積分回路、３０1〜３０M…Ａ／Ｄ変換回路、４０…輪郭抽出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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