(57)【特許請求の範囲】
【請求項１】
複数のスイッチを備え、少なくとも２個のデータ線の間で電荷共有を行うことにより、所望の階調電圧を生成する階調スケール生成部と；
前記階調スケール生成部内に備えられる複数の前記スイッチに動作制御信号を供給するスイッチング信号生成部と；
レファレンス電圧を生成して、前記階調スケール生成部に供給するレファレンス電圧生成部と；
を含んで構成され、
前記電荷共有は、少なくとも２個の前記データ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して行われ、
前記階調スケール生成部は、
第１データ線の前記寄生キャパシタンス成分である前記サンプリングキャパシタと；
第２データ線の前記寄生キャパシタンス成分である前記ホールディングキャパシタと；
前記レファレンス電圧生成部によって供給されるハイレベルレファレンス電圧を、入力されるデジタルデータの各ビット値に応じて、前記サンプリングキャパシタに供給するように制御する第１スイッチと；
前記レファレンス電圧生成部によって供給されるローレベルレファレンス電圧を、入力される前記デジタルデータの各ビット値に応じて、前記サンプリングキャパシタに供給するように制御する第２スイッチと；
前記サンプリングキャパシタと前記ホールディングキャパシタとの間で前記電荷共有を行うために、前記サンプリングキャパシタと前記ホールディングキャパシタとの間に備えられる第３スイッチと；
前記ホールディングキャパシタの初期化のために、前記ホールディングキャパシタと接続される第４スイッチと；
前記第１データ線または前記第２データ線に対応する前記レファレンス電圧を区分して供給するために、前記第１スイッチの下段部、前記第２スイッチの下段部および前記第４スイッチの下段部に各々備えられるディマルチプレクサと；
を含むことを特徴とする、デジタル−アナログ変換器。
【請求項２】
少なくとも２個の前記データ線は、隣接する一対の前記データ線であることを特徴とする、請求項１に記載のデジタル−アナログ変換器。
【請求項３】
少なくとも２個の前記データ線は、同じ色の前記デジタルデータが入力されることを特徴とする、請求項１に記載のデジタル−アナログ変換器。
【請求項４】
少なくとも２個の前記データ線に存在する前記寄生キャパシタンス成分は、２個以上の前記データ線に存在する前記寄生キャパシタンス成分の合算値であることを特徴とする、請求項１〜３のいずれかに記載のデジタル−アナログ変換器。
【請求項５】
前記ホールディングキャパシタは、前記第４スイッチがターンオンされて、前記レファレンス電圧生成部より供給される前記ハイレベルレファレンス電圧または前記ローレベルレファレンス電圧のいずれかの一方の前記レファレンス電圧によって、初期化されることを特徴とする、請求項１〜４のいずれかに記載のデジタル−アナログ変換器。
【請求項６】
ｋビットを備える前記デジタルデータの各ビットが入力されるｋ個の区間中に、前記サンプリングキャパシタと前記ホールディングキャパシタとの間で前記電荷共有が行われ、
最後のｋ番目の前記区間において、前記サンプリングキャパシタと前記ホールディングキャパシタとの間で前記電荷共有が行われた結果が、前記データ線に印加される最終階調電圧であることを特徴とする、請求項１〜５のいずれかに記載のデジタル−アナログ変換器。
【請求項７】
前記サンプリングキャパシタと前記ホールディングキャパシタとの間で行われる前記電荷共有とは、ｋ個の前記区間の各々において、前記第３スイッチが所定の期間ターンオンされることにより、前記サンプリングキャパシタおよび前記ホールディングキャパシタに格納される所定の前記レファレンス電圧が、互いに均等に分配されることであることを特徴とする、請求項６に記載のデジタル−アナログ変換器。
【請求項８】
前記第３スイッチは、前記第１スイッチまたは前記第２スイッチのターンオン動作が完了した後に、ターンオンされることを特徴とする、請求項１〜７のいずれかに記載のデジタル−アナログ変換器。
【請求項９】
前記レファレンス電圧生成部は、赤色画素に対応する前記データ線、緑色画素に対応する前記データ線、青色画素に対応する前記データ線毎に、前記ハイレベルレファレンス電圧および前記ローレベルレファレンス電圧を生成して供給することを特徴とする、請求項１〜８のいずれかに記載のデジタル−アナログ変換器。
【請求項１０】
シフトレジスタクロックを生成して、サンプリング信号を供給するシフトレジスタ部と；
前記サンプリング信号の供給を受けて、入力されるｋビットのデジタルデータを、カラムライン毎に入力して格納するサンプリングラッチ部と；
前記サンプリングラッチ部で格納される前記デジタルデータを、伝達されて格納するとともに、既に格納していた前記デジタルデータを、各々ビット毎に直列形態に変換して、出力するホールディングラッチ部と；
前記ホールディングラッチ部から直列形態で供給される前記デジタルデータのビット値に対応する階調電圧を生成して、前記階調電圧を所定のデータ線に出力するデジタル−アナログ変換器と；
を含んで構成され、
前記デジタル−アナログ変換器は、
複数のスイッチを備え、少なくとも２個のデータ線の間で電荷共有を行うことにより、所望の階調電圧を生成する階調スケール生成部と；
前記階調スケール生成部内に備えられる複数の前記スイッチに動作制御信号を供給するスイッチング信号生成部と；
レファレンス電圧を生成して、前記階調スケール生成部に供給するレファレンス電圧生成部と；
を含んで構成され、
前記電荷共有は、少なくとも２個の前記データ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して行われ、
前記階調スケール生成部は、
第１データ線の前記寄生キャパシタンス成分である前記サンプリングキャパシタと；
第２データ線の前記寄生キャパシタンス成分である前記ホールディングキャパシタと；
前記レファレンス電圧生成部によって供給されるハイレベルレファレンス電圧を、入力されるデジタルデータの各ビット値に応じて、前記サンプリングキャパシタに供給するように制御する第１スイッチと；
前記レファレンス電圧生成部によって供給されるローレベルレファレンス電圧を、入力される前記デジタルデータの各ビット値に応じて、前記サンプリングキャパシタに供給するように制御する第２スイッチと；
前記サンプリングキャパシタと前記ホールディングキャパシタとの間で前記電荷共有を行うために、前記サンプリングキャパシタと前記ホールディングキャパシタとの間に備えられる第３スイッチと；
前記ホールディングキャパシタの初期化のために、前記ホールディングキャパシタと接続される第４スイッチと；
前記第１データ線または前記第２データ線に対応する前記レファレンス電圧を区分して供給するために、前記第１スイッチの下段部、前記第２スイッチの下段部および前記第４スイッチの下段部に各々備えられるディマルチプレクサと；
を含むことを特徴とする、データ駆動回路。
【請求項１１】
前記ホールディングラッチ部は、
前記シフトレジスタ部で生成される前記シフトレジスタクロックの入力を受け、
前記サンプリングラッチ部から並列形態で入力される前記デジタルデータを、前記シフトレジスタクロックによって、直列形態に変換して、前記デジタル−アナログ変換器に出力することを特徴とする、請求項１０に記載のデータ駆動回路。
【請求項１２】
前記デジタル−アナログ変換器は、少なくとも２個の前記データ線間で電荷共有を行うことにより、入力される前記デジタルデータに対応する前記階調電圧を生成して、前記階調電圧を対応する画素の前記データ線に供給することを特徴とする、請求項１０または１１に記載のデータ駆動回路。
【請求項１３】
前記電荷共有は、少なくとも２個の前記データ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして、活用して行われることを特徴とする、請求項１２に記載のデータ駆動回路。
【請求項１４】
第１方向に配列される複数の走査線と；
前記第１方向と交差する第２方向に配列される複数のデータ線と；
複数の前記走査線および複数の前記データ線と接続されるように位置する複数の画素を含む画素部と；
複数の前記画素に接続される複数の前記データ線に、所定の階調電圧を供給するデータ駆動回路と；
前記走査線に走査信号を供給する走査駆動回路と；
を含んで構成され、
前記データ駆動回路は、少なくとも２個の前記データ線間で電荷共有を行うことにより、入力されるデジタルデータに対応する所定の前記階調電圧を生成して、所定の前記階調電圧を対応する前記画素の前記データ線に供給し、
前記データ駆動回路は、前記デジタルデータのビット値に対応する階調電圧を生成して、前記階調電圧を所定のデータ線に出力するデジタル−アナログ変換器を含んで構成され、
前記デジタル−アナログ変換器は、
複数のスイッチを備え、少なくとも２個のデータ線の間で電荷共有を行うことにより、所望の階調電圧を生成する階調スケール生成部と；
前記階調スケール生成部内に備えられる複数の前記スイッチに動作制御信号を供給するスイッチング信号生成部と；
レファレンス電圧を生成して、前記階調スケール生成部に供給するレファレンス電圧生成部と；
を含んで構成され、
前記電荷共有は、少なくとも２個の前記データ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して行われ、
前記階調スケール生成部は、
第１データ線の前記寄生キャパシタンス成分である前記サンプリングキャパシタと；
第２データ線の前記寄生キャパシタンス成分である前記ホールディングキャパシタと；
前記レファレンス電圧生成部によって供給されるハイレベルレファレンス電圧を、入力されるデジタルデータの各ビット値に応じて、前記サンプリングキャパシタに供給するように制御する第１スイッチと；
前記レファレンス電圧生成部によって供給されるローレベルレファレンス電圧を、入力される前記デジタルデータの各ビット値に応じて、前記サンプリングキャパシタに供給するように制御する第２スイッチと；
前記サンプリングキャパシタと前記ホールディングキャパシタとの間で前記電荷共有を行うために、前記サンプリングキャパシタと前記ホールディングキャパシタとの間に備えられる第３スイッチと；
前記ホールディングキャパシタの初期化のために、前記ホールディングキャパシタと接続される第４スイッチと；
前記第１データ線または前記第２データ線に対応する前記レファレンス電圧を区分して供給するために、前記第１スイッチの下段部、前記第２スイッチの下段部および前記第４スイッチの下段部に各々備えられるディマルチプレクサと；
を含むことを特徴とする、平板ディスプレイ装置。
【請求項１５】
前記電荷共有は、少なくとも２個の前記データ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して行われることを特徴とする、請求項１４に記載の平板ディスプレイ装置。
【請求項１６】
少なくとも２個の前記データ線は、隣接する一対の前記データ線であることを特徴とする、請求項１４または１５に記載の平板ディスプレイ装置。
【請求項１７】
少なくとも２個の前記データ線は、同じ色の前記デジタルデータが入力されることを特徴とする、請求項１４または１５に記載の平板ディスプレイ装置。
【請求項１８】
少なくとも２個の前記データ線に存在する前記寄生キャパシタンス成分は、２個以上の前記データ線に存在する前記寄生キャパシタンス成分の合算値であることを特徴とする、請求項１５〜１７のいずれかに記載の平板ディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板ディスプレイ装置に関し、特に、平板ディスプレイ装置に備えられるデジタル−アナログ変換器（ＤＡＣ）およびデジタル−アナログ変換器を採用するデータ駆動回路に関する。
【背景技術】
【０００２】
近年、陰極線管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ；ＣＲＴ）の短所である重さと体積を減少できる各種の平板ディスプレイ装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ；ＦＰＤ）が開発されている。平板ディスプレイ装置としては、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、電界放出表示装置（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、プラズマ表示パネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）および発光表示装置（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ）などがある。
【０００３】
このような平板ディスプレイ装置は、一般に、表示パネル、走査駆動回路、データ駆動回路を含んで構成される。走査駆動回路は、表示パネルに形成される複数の走査線に順次走査駆動信号を出力する。データ駆動回路は、表示パネルのデータ線にＲ映像信号、Ｇ映像信号、Ｂ映像信号を出力する。
【０００４】
以下、平板ディスプレイ装置に備えられる従来のデータ駆動回路の構成および動作について説明する。
【０００５】
図１は、従来のデータ駆動回路に対する構成ブロック図である。ただし、データ駆動回路が、ｎ個のチャンネルを備えると仮定して説明する。
【０００６】
図１を参照すると、データ駆動回路は、シフトレジスタ部１１０、サンプリングラッチ部１２０、ホールディングラッチ部１３０、デジタル−アナログ変換器（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）１４０、増幅部１５０から構成される。
【０００７】
シフトレジスタ部１１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）およびソーススタートパルス（ＳＳＰ）を供給され、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号を生成する。このために、シフトレジスタ部１１０は、ｎ個のシフトレジスタを備える。
【０００８】
サンプリングラッチ部１２０は、シフトレジスタ部１１０から順次供給されるサンプリング信号に応答して、データ（Ｄａｔａ）を順次格納する。ここで、サンプリングラッチ部１２０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ個のサンプリングラッチを備える。そして、各々のサンプリングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを備える。例えば、データ（Ｄａｔａ）がｋビットから構成される場合、サンプリングラッチの各々は、ｋビットの大きさに設定される。
【０００９】
ホールディングラッチ部１３０は、ソース出力イネーブル（ＳＯＥ）信号が入力される時、サンプリングラッチ部１２０からデータ（Ｄａｔａ）を入力されて格納する。そして、ホールディングラッチ部１３０は、ソース出力イネーブル（ＳＯＥ）信号が入力される時、ホールディングラッチ部１３０に格納されているデータ（Ｄａｔａ）を、ＤＡＣ１４０に供給する。ここで、ホールディングラッチ部１３０は、ｎ個のデータ（Ｄａｔａ）を格納するために、ｎ個のホールディングラッチを備える。また、各々のホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを備える。例えば、ホールディングラッチの各々は、データ（Ｄａｔａ）を格納できるように、ｋビットに設定される。
【００１０】
ＤＡＣ１４０は、入力されるデジタルデータ（Ｄａｔａ）のビット値に対応するアナログ信号を生成するものである。ＤＡＣ１４０は、ホールディングラッチ部１３０から供給されるデータ（Ｄａｔａ）のビット値に対応して、複数の階調電圧のいずれか１つを選択することで、入力されるデジタルデータ（Ｄａｔａ）に対応するアナログデータ信号を生成する。つまり、ＤＡＣ１４０は、複数の階調電圧の中から、入力されたデジタルデータ（Ｄａｔａ）のビット値に対応する階調電圧を選択することで、デジタルデータ（Ｄａｔａ）をアナログデータ信号に変換することができる。
【００１１】
増幅部１５０は、ＤＡＣ１４０でアナログ信号に変換されたデータ信号を一定レベルに増幅して、表示パネルのデータ線に出力する。
【００１２】
このような従来のデータ駆動回路は、１水平周期中に１回のデータ出力が行われる。すなわち、１水平周期中において、デジタルデータＲ、デジタルデータＧ、デジタルデータＢをサンプル・アンド・ホールディング（Ｓａｍｐｌｅ  ＆  ｈｏｌｄｉｎｇ）した後に、デジタルデータＲ、デジタルデータＧ、デジタルデータＢをアナログデータＲ、アナログデータＧ、アナログデータＢに変換し、一定幅に増幅して出力する。つまり、１水平周期中において、シフトレジスタ部１１０よって、サンプリングラッチ部１２０にサンプリング信号が入力されることにより、サンプリングラッチ部１２０は、デジタルデータ（Ｄａｔａ）を入力されて（サンプリング）、入力されたデジタルデータ（Ｄａｔａ）を順次所定のサンプリングラッチに格納する。そして、ホールディングラッチ部１３０にソース出力イネーブル（ＳＯＥ）信号が入力されると、ホールディングラッチ部１３０は、サンプリングラッチ部１２０から入力されるデジタルデータ（Ｄａｔａ）を格納する（ホールディング）とともに、以前に入力されて格納していたデジタルデータ（Ｄａｔａ）をＤＡＣ１４０に供給する。よって、ＤＡＣ１４０は、供給されたデジタルデータ（Ｄａｔａ）をアナログデータ信号に変換し、増幅部１５０へ供給し、増幅部１５０において、当該アナログデータ信号が一定幅に増幅されて、所定のデータ線に出力される。以上、従来のデータ駆動回路では、１水平周期中において、１回のデジタルデータ（Ｄａｔａ）出力が行われ、デジタルデータ（Ｄａｔａ）に対応するアナログデータ信号（階調電圧）が生成されて所定のデータ線に供給される。
【００１３】
この時、ホールディングラッチ部１３０がｎ番目のカラムラインに該当するデジタルデータＲ、デジタルデータＧ、デジタルデータＢをホールディングしていると、サンプリングラッチ部１２０は、ｎ＋１番目のカラムラインに該当するデジタルデータＲ、デジタルデータＧ、デジタルデータＢをサンプリングする。より具体的に説明すると、１水平周期中において、ホールディングラッチ部１３０がｎ番目のデータ線に接続されるカラムラインに該当するデジタルデータＲ、デジタルデータＧ、デジタルデータＢを、ｎ番目のホールディングラッチに格納している時（ホールディング）、サンプリングラッチ部１２０は、ｎ＋１番目のデータ線に接続されるカラムラインに該当するデジタルデータＲ、デジタルデータＧ、デジタルデータＢを受け取り（サンプリング）、ｎ＋１番目のサンプリングラッチに格納する。そして、ホールディングラッチ部１３０にソース出力イネーブル（ＳＯＥ）信号が入力されると、ホールディングラッチ部１３０は、ｎ番目のホールディングラッチに格納していたデジタルデータ（Ｄａｔａ）を、ＤＡＣ１４０に供給するとともに、ｎ＋１番目のサンプリングラッチに格納されたデジタルデータ（Ｄａｔａ）を、ｎ＋１番目のホールディングラッチに格納する。これにより、ＤＡＣ１４０でデジタルデータ（Ｄａｔａ）がアナログデータ信号に変換されて、ｎ番目のデータ線に当該アナログデータ信号が出力される。
【００１４】
図２は、図１に示した従来のＤＡＣに対するブロック図である。
【００１５】
図２を参照すると、従来のＤＡＣ１４０は、レファレンス電圧生成部１４２およびレベルシフタ１４４、スイッチアレイ１４６を含んで構成される。
【００１６】
ＤＡＣ１４０は、正確な階調電圧の生成およびガンマ補正のために、図２のように、Ｒ−ｓｔｒｉｎｇ（Ｒ１、Ｒ２、・・・、Ｒｎ）を備えるレファレンス電圧生成部１４２を用いる。ＤＡＣ１４０は、このレファレンス電圧生成部１４２によって生成された電圧を選択するために、ロム（ＲＯＭ）タイプのスイッチアレイ１４６を備える。
【００１７】
また、ＤＡＣ１４０には、サンプリングラッチ部（図１の１２０）を介して入力されるデジタルデータ（Ｄａｔａ）に対する電圧レベルを変換して、これをスイッチアレイ１４６に提供するレベルシフタ１４４が備えられる。ここで、ＤＡＣ１４０の動作について説明する。ホールディングラッチ部１３０からＤＡＣ１４０にデジタルデータ（Ｄａｔａ）が供給されると、ＤＡＣ１４０のレベルシフタ１４４は、デジタルデータ（Ｄａｔａ）を当該デジタルデータ（Ｄａｔａ）に対応する電圧レベルに変換してスイッチアレイ１４６に供給する。デジタルデータ（Ｄａｔａ）に対応する電圧レベルによって、スイッチアレイ１４６を構成する複数のスイッチがオン／オフされる。スイッチアレイ１４６を構成する複数のスイッチは、レファレンス電圧生成部１４２を構成するＲ−ｓｔｒｉｎｇ（Ｒ１、Ｒ２、・・・、Ｒｎ）の各々に対応して接続されるので、スイッチアレイ１４６の各々スイッチがオン／オフされることにより、各々のスイッチに対応するＲ−ｓｔｒｉｎｇ（Ｒ１、Ｒ２、・・・、Ｒｎ）を通じて、階調電圧（アナログデータ信号）が生成される。
【００１８】
【特許文献１】大韓民国特許公開第１０−０３７５２０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、上記のような従来のＤＡＣ構造は、Ｒ−ｓｔｒｉｎｇの静電流（ｓｔａｔｉｃ  ｃｕｒｒｅｎｔ）により、消費電力が増加してしまうという短所がある。これを克服するために、Ｒ−ｓｔｒｉｎｇで流れる静電流を低減するために、大きい抵抗値を備えるＲ−ｓｔｒｉｎｇを設計し、各チャンネルに増幅部１５０としてアナログバッファを用いて各データ線に所望の階調電圧を印加する方式が提案されたこともあるが、これもまた、アナログバッファを構成するトランジスタの閾電圧および移動度（ｍｏｂｉｌｉｔｙ）が均一でない場合、チャンネル間の出力電圧の差により画質低下が生じるという短所がある。また、６ビットグレースケール（ｇｒａｙ−ｓｃａｌｅ）を具現すると仮定する場合、６４個もの階調電圧の中からいずれか１つの電圧を選択するための６×６４個のスイッチが、各チャンネルに内蔵されなければならないが、これは回路面積を大きく増加させるという短所がある。従来のＤＡＣの場合、一般に、ＤＡＣの面積がデータ駆動回路の面積の１／２以上を占めることになる。これは、グレースケールが増加するにつれ、さらに深刻になり、８ビットグレースケールを具現すると仮定すれば、回路面積は、６ビットに比べて、４倍以上増加してしまうという問題がある。さらに近年、多結晶シリコンＴＦＴを用いて、基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ  Ｏｎ  Ｐａｎｅｌ）工程を適用する平板ディスプレイ装置が浮上しているが、上述した従来のＤＡＣの短所とされる消費電力および面積の問題や、増幅部としてのアナログバッファの性能具現の問題は、ＳＯＰ工程の適用時にさらに大きな短所となる。
【００２０】
そこで、本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＤＡＣの回路面積および消費電力を最小化できるデジタル−アナログ変換器、デジタル−アナログ変換器を採用したデータ駆動回路、平板ディスプレイ装置および平板ディスプレイ装置のデータ駆動方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明の第１の観点によれば、複数のスイッチを備え、少なくとも２個のデータ線の間で電荷共有を行うことにより、所望の階調電圧を生成する階調スケール生成部と；階調スケール生成部内に備えられる複数のスイッチに動作制御信号を供給するスイッチング信号生成部と；レファレンス電圧を生成して、階調スケール生成部に供給するレファレンス電圧生成部と；を含んで構成されるデジタル−アナログ変換器が提供される。
【００２２】
本発明によれば、表示パネルに備えられる複数のデータ線のうち、少なくとも２個のデータ線の間で電荷共有を行うことにより、所望の階調電圧を生成することができる。従って、従来のＤＡＣを構成するＲ−ｓｔｒｉｎｇおよびデコーダ、スイッチアレイを除去でき、ＤＡＣの後段に備えられる増幅部としてのアナログバッファを除去できるので、ＤＡＣの回路面積および消費電力を最小化できる。また、ＳＯＰ工程を適用してデータ駆動回路を製造する場合、増幅部としてのアナログバッファを使用しなくても済むため、アナログバッファを構成するトランジスタの閾電圧および移動度の不均一問題を備えるアナログバッファによって発生するチャンネル間の出力電圧の差を防止できる。よって、画質低下を克服できる。
【００２３】
電荷共有は、少なくとも２個のデータ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して行われてよい。
【００２４】
階調スケール生成部は、第１データ線の寄生キャパシタンス成分であるサンプリングキャパシタと；第２データ線の寄生キャパシタンス成分であるホールディングキャパシタと；レファレンス電圧生成部によって供給されるハイレベルレファレンス電圧を、入力されるデジタルデータの各ビット値に応じて、サンプリングキャパシタに供給するように制御する第１スイッチと；レファレンス電圧生成部によって供給されるローレベルレファレンス電圧を、入力されるデジタルデータの各ビット値に応じて、サンプリングキャパシタに供給するように制御する第２スイッチと；サンプリングキャパシタとホールディングキャパシタとの間で電荷共有を行うために、サンプリングキャパシタとホールディングキャパシタとの間に備えられる第３スイッチと；ホールディングキャパシタの初期化のために、ホールディングキャパシタと接続される第４スイッチと；を含むことができる。
【００２５】
少なくとも２個のデータ線は、隣接する一対のデータ線であってよい。
【００２６】
少なくとも２個のデータ線は、同じ色のデジタルデータを入力されてよい。
【００２７】
少なくとも２個のデータ線に存在する寄生キャパシタンス成分は、２個以上のデータ線に存在する寄生キャパシタンス成分の合算値であってよい。
【００２８】
第１データ線または第２データ線に対応するレファレンス電圧を区分して供給するために、第１スイッチの下段部、第２スイッチの下段部および第４スイッチの下段部に各々ディマルチプレクサがさらに含まれてよい。この場合、第１スイッチの下段部に接続される一つのディマルチプレクサ、第２スイッチの下段部および第４スイッチの下段部に接続される他の一つのディマルチプレクサが設けられてよい。
【００２９】
ホールディングキャパシタは、第４スイッチがターンオンされて、レファレンス電圧生成部より供給されるハイレベルレファレンス電圧またはローレベルレファレンス電圧のいずれかの一方のレファレンス電圧によって、初期化されてよい。
【００３０】
ｋビットを備えるデジタルデータの各ビットが入力されるｋ個の区間中に、サンプリングキャパシタとホールディングキャパシタとの間で電荷共有が行われ、最後のｋ番目の区間において、サンプリングキャパシタとホールディングキャパシタとの間で電荷共有が行われた結果が、データ線に印加される最終階調電圧であってよい。
【００３１】
サンプリングキャパシタとホールディングキャパシタとの間で行われる電荷共有とは、ｋ個の区間の各々において、第３スイッチが所定の期間ターンオンされることにより、サンプリングキャパシタおよびホールディングキャパシタに格納される所定のレファレンス電圧を互いに均等に分配することで行われてよい。
【００３２】
第３スイッチは、第１スイッチまたは第２スイッチのターンオン動作が完了した後に、ターンオンされてよい。
【００３３】
レファレンス電圧生成部は、赤色画素に対応するデータ線、緑色画素に対応するデータ線、青色画素に対応するデータ線毎に、ハイレベルレファレンス電圧およびローレベルレファレンス電圧を生成して供給することができる。
【００３４】
上記課題を解決するために、本発明の第２の観点によれば、シフトレジスタクロックを生成して、サンプリング信号を供給するシフトレジスタ部と；サンプリング信号の供給を受けて、入力されるｋビットのデジタルデータを、カラムライン毎に入力して格納するサンプリングラッチ部と；サンプリングラッチ部で格納されるデジタルデータを、伝達されて格納するとともに、既に格納されていたデジタルデータを、各々ビット毎に直列形態に変換して、出力するホールディングラッチ部と；ホールディングラッチ部から直列形態で供給されるデジタルデータのビット値に対応する階調電圧を生成して、階調電圧を所定のデータ線に出力するデジタル−アナログ変換器と；を含んで構成されるデータ駆動回路が提供される。
【００３５】
ホールディングラッチ部は、シフトレジスタ部で生成されるシフトレジスタクロックの入力を受け、サンプリングラッチ部から並列形態で入力されるデジタルデータを、シフトレジスタクロックによって、直列形態に変換して、デジタル−アナログ変換器に出力することができる。
【００３６】
デジタル−アナログ変換器は、少なくとも２個のデータ線間で電荷共有を行うことにより、入力されるデジタルデータに対応する階調電圧を生成して、階調電圧を対応する画素のデータ線に供給することができる。
【００３７】
電荷共有は、少なくとも２個のデータ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして、活用して行われてよい。
【００３８】
上記課題を解決するために、本発明の第３の観点によれば、第１方向に配列される複数の走査線と；第１方向と交差する第２方向に配列される複数のデータ線と；複数の走査線および複数のデータ線と接続されるように位置する複数の画素を含む画素部と；複数の画素に接続される複数のデータ線に、所定の階調電圧を供給するデータ駆動回路と；走査線に走査信号を供給する走査駆動回路と；を含んで構成され、データ駆動回路は、少なくとも２個のデータ線間で電荷共有を行うことにより、入力されるデジタルデータに対応する所定の階調電圧を生成して、所定の階調電圧を対応する画素のデータ線に供給する平板ディスプレイ装置が提供される。
【００３９】
電荷共有は、少なくとも２個のデータ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して行われてよい。
【００４０】
少なくとも２個のデータ線は、隣接する一対のデータ線であってよい。
【００４１】
少なくとも２個のデータ線は、同じ色のデジタルデータを入力されてよい。
【００４２】
少なくとも２個のデータ線に存在する寄生キャパシタンス成分は、２個以上のデータ線に存在する寄生キャパシタンス成分の合算値であってよい。
【００４３】
上記課題を解決するために、本発明の第４の観点によれば、ｋビットのデジタルデータの各ビットが直列形態で入力される段階と；ｋビットのデジタルデータの各ビットが入力されるｋ個の区間中に、各々電荷共有が行われる段階と；最後のｋ番目の区間において、電荷共有が行われる結果が、最終階調電圧として所定のデータ線を介して、対応する画素に印加される段階と；を含んで構成される平板ディスプレイ装置のデータ駆動方法が提供される。
【００４４】
電荷共有は、少なくとも２個のデータ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して行われてよい。
【００４５】
電荷共有は、ｋ個の区間の各々において、所定の期間に、サンプリングキャパシタおよびホールディングキャパシタに格納されるレファレンス電圧が互いに均等に分配されて行われてよい。
【発明の効果】
【００４６】
以上説明したように本発明によれば、少なくとも２個のデータ線に存在する寄生キャパシタンス成分を、サンプリングキャパシタとホールディングキャパシタとして活用して、データ線間で電荷共有を行うことにより、所望の階調電圧を生成することできる。よって、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べて、面積と消費電力を大幅に低減できるという効果がある。また、従来のＤＡＣを構成するＲ−ｓｔｒｉｎｇおよびデコーダ、スイッチアレイを除去できるようになり、従来のＤＡＣ構造に比べて、ＤＡＣの面積をより大幅に減らせる。さらに、ＳＯＰ工程を適用してデータ駆動回路を製造する場合、増幅部としてのアナログバッファを使用しなくても済むため、アナログバッファを構成するトランジスタの閾電圧および移動度のばらつき問題を備えるアナログバッファによるチャンネル間の出力電圧の差により、生じる画質低下を克服できるという長所がある。
【発明を実施するための最良の形態】
【００４７】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００４８】
図３は、本発明の実施形態に係るデジタル−アナログ変換器の構成を示すブロック図である。
【００４９】
ただし、本発明の実施形態に係るデジタル−アナログ変換器３００（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）は、平板ディスプレイ装置のデータ駆動回路に備えられることを例に挙げて、説明する。
【００５０】
本発明の実施形態で、ＤＡＣ３００は、平板ディスプレイ装置の表示パネルに備えられる複数のデータ線のうち、少なくとも２個のデータ線において、データ線に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して、データ線間で電荷共有を行うことにより、入力されるデジタルデータ（Ｄａｔａ）に対応するアナログデータ信号（階調電圧）を生成して、アナログデータ信号（階調電圧）を、対応する画素のデータ線に供給することを特徴とする。ここで、ＤＡＣ３００は、入力されるデジタルデータ（Ｄａｔａ）に対応して階調電圧を生成するが、この階調電圧がアナログタイプのデータ信号となる。
【００５１】
図３に示す実施形態の場合、隣接する２個のデータ線の各々に存在する寄生キャパシタンス成分を、サンプリングキャパシタとホールディングキャパシタとして活用しているが、これは一つの実施形態に過ぎないもので、本発明は、必ずしもこれに限定されるものではない。
【００５２】
すなわち、２個以上のデータ線の各々に存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。さらに、隣接する２個のデータ線ではなく、同じ色のデジタルデータ（Ｄａｔａ）が入力される少なくとも２個のデータ線の各々に存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。つまり、本発明の実施形態では、複数のデータ線は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各々画素に対応するように接続され、異なる色の画素ごとに順次配列される。そこで、隣接する２個のデータ線は、互いに異なる色の画素に対応する。一方、同じ色のデジタルデータ（Ｄａｔａ）が入力される少なくとも２個のデータ線は、同じ色の画素に対応するデータ線となり、隣接して配列されていない。ここで、入力されるデジタルデータ（Ｄａｔａ）は、所望の画素を発光するためのデータであり、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の画素ごとに区分されて入力される。
【００５３】
図３を参照すると、本発明の実施形態に係るＤＡＣ３００は、階調スケール生成部３１０、レファレンス電圧生成部３２０、スイッチング信号生成部３３０を含んで構成される。階調スケール生成部３１０は、隣接する２個のデータ線、例えば、第１データ線３４２と第２データ線３４４との間で電荷共有を行う。スイッチング信号生成部３３０は、階調スケール生成部３１０内に備えられる複数のスイッチ（ＳＷ１〜ＳＷ４）に対して、動作制御信号を供給する。レファレンス電圧生成部３２０は、レファレンス電圧を生成して、階調スケール生成部３１０に供給する。
【００５４】
本発明の実施形態の場合、第１データ線３４２、第２データ線３４４は、階調スケール生成部３１０で生成された所定の階調電圧を印加されて、各々データ線と接続される所定の画素に、階調電圧を供給する役割を果たすだけでなく、各々データ線自体の寄生キャパシタンス成分を利用する。
【００５５】
一般に、第１データ線３４２、第２データ線３４４は、複数の抵抗および複数のキャパシタが接続される形態で具現される。したがって、第１データ線３４２、第２データ線３４４の全体のキャパシタンス値も、表示パネルサイズなどによって、所定の値に規格化されることができる。
【００５６】
これにより、本発明の実施形態は、隣接する２個の第１データ線３４２、第２データ線３４４に存在する寄生キャパシタンス成分を、各々サンプリングキャパシタとホールディングキャパシタとして活用して、第１データ線３４２と第２データ線３４４との間で電荷共有を行うことにより、入力されるデジタルデータ（Ｄａｔａ）に対応するアナログデータ信号（階調電圧）を生成して、アナログデータ信号（階調電圧）を、対応するデータ線に供給することを特徴とする。
【００５７】
ただし、図３に示した本発明の実施形態の場合、隣接する２個のデータ線（第１データ線３４２、第２データ線３４４）、すなわち、互いに異なる色のデジタルデータ（Ｄａｔａ）が入力される隣接する一対のデータ線に存在する寄生キャパシタンス成分を利用するため、階調スケール生成部３１０には、データ線ごとにレファレンス電圧生成部３２０から供給されるレファレンス電圧を区別できるように、ディマルチプレクサ３１６が備えられる。
【００５８】
これは、隣接する２個のデータ線（第１データ線３４２、第２データ線３４４）には、デジタルデータＲ（赤色画素に対応するデジタルデータ）、デジタルデータＧ（緑色画素に対応するデジタルデータ）、デジタルデータＢ（青色画素に対応するデジタルデータ）の中で、異なる色に対応するデジタルデータ（Ｄａｔａ）が入力され、デジタルデータＲ、デジタルデータＧ、デジタルデータＢごとに、レファレンス電圧が互いに異なるようにするためである。本発明の実施形態では、データ線の各々は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の光を発光する画素の各々に対応して接続されるので、レファレンス電圧生成部３２０は、レファレンス電圧を、各データ線に対応する画素の色ごとに異なるように生成する。そして、レファレンス電圧生成部３２０によって生成されるレファレンス電圧は、ハイレベルレファレンス電圧（ＶＨ）、ローレベルレファレンス電圧（ＶＬ）に区分されて生成される。
【００５９】
したがって、同じ色のデジタルデータ（Ｄａｔａ）が入力される少なくとも２個のデータ線の各々に存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０にディマルチプレクサ３１６が備えられる必要がなくなる。
【００６０】
図４は、図３で示した階調スケール生成部の構成を示すブロック図である。図５は、図４の階調スケール生成部に入力されるデジタルデータの一例に対する信号波形図である。
【００６１】
また、図６は、図５の入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。図７Ａおよび図７Ｂは、図３に示したデジタル−アナログ変換器を備える平板ディスプレイ装置の所定の画素領域に対する実施形態を示す図である。
【００６２】
ただし、本発明の実施形態の場合、隣接する２個のデータ線を利用して、一つのデータ線に対応する階調電圧を生成することができるので、１：２デマクシング（ｄｅｍｕｘｉｎｇ）方法で表示パネルを駆動することができる。これにより、図５に示したように、各データ線が駆動される時間は、従来の１／２に減少する。
【００６３】
したがって、図５および図７Ａに示すように、本発明の実施形態に係るＤＡＣを備える平板ディスプレイ装置の各画素に接続される走査線（Ｓ[ｎ]）は、各画素当たり２個（Ｓ[ｎａ]、Ｓ[ｎｂ]）必要とされ、走査線に走査信号が印加されるラインタイムは、従来の１／２に減少する。つまり、本発明の実施形態では、電荷共有を行う２個のデータ線に接続される画素の各々において、一つの画素は、走査線（Ｓ[ｎａ]）に接続され、他方の画素は、走査線（Ｓ[ｎｂ]）に接続される。
【００６４】
すなわち、本発明の実施形態の場合、第１走査線（Ｓ[１ａ]）に接続される画素に対応階調電圧が、第１データラインタイムに生成されて印加され、第２走査線（Ｓ[１ｂ]）に接続される画素に対応する階調電圧が、第２データラインタイムに生成されて印加される。よって、第１データラインタイムおよび第２データラインタイムの２つの時間の合計が、従来のラインタイムになる。この時、ラインタイムは、一般に、１水平周期（１Ｈ）内の期間に該当する。
【００６５】
また、第１データラインタイムおよび第２データラインタイムの各々において、入力されるデジタルデータ（Ｄａｔａ）に対応する階調電圧を生成する時間は、ＤＡＣタイム（ＤＡＣ  ｔｉｍｅ）となる。そして、生成された階調電圧が、対応する画素に印加される時間は、プログラミングタイム（ｐｒｏｇｒａｍｍｉｎｇ  ｔｉｍｅ）となる。
【００６６】
これにより、図５で示したように、各々走査線に供給される走査信号は、プログラミングタイムに相当する期間のみにおいて、画素をターンオンさせる信号、すなわち、一例として、図５のようなローレベルで供給される。
【００６７】
しかし、これは、図３の実施形態、すなわち、隣接する２個のデータ線を利用して、一つのデータ線に対応する階調電圧を生成する場合を説明したものである。これにより、各々２個以上のデータ線、すなわち、ｋ個（ｋ≧２）のデータ線に存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、走査線に走査信号が印加されるラインタイムは、従来の１／ｋに減少し、平板ディスプレイ装置の各画素に接続される走査線（Ｓ[ｎ]）は、各画素当たりｋ個必要とされる。ここで、ｋ個（ｋ≧２）のデータ線は、互いに隣り合うことになる。
【００６８】
ただし、この場合、各々データ線に対応するデータラインタイムは、非常に短くなり、走査線の増加により、開口率が減少するという問題がある。しかし、図７Ｂに示すように、走査線を追加することなく、各画素内の画素回路に、スイッチ素子を追加することで、上、下に隣接する走査線を活用する方法を用いることもできる。
【００６９】
図４を参照すると、ＤＡＣ３００の階調スケール生成部３１０は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４、第１スイッチ（ＳＷ１）、第２スイッチ（ＳＷ２）、第３スイッチ（ＳＷ３）を含んで構成される。サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、第１データ線３４２の寄生キャパシタンス成分に相当する。ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４は、第２データ線３４４の寄生キャパシタンス成分に相当する。第１スイッチ（ＳＷ１）は、レファレンス電圧生成部３２０より供給されるハイレベルレファレンス電圧（ＶＨ）を、入力されるデジタルデータ（Ｄａｔａ）の各ビット値に応じて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に供給するように制御する。第２スイッチ（ＳＷ２）は、レファレンス電圧生成部３２０より供給されるローレベルレファレンス電圧（ＶＬ）を、入力されるデジタルデータ（Ｄａｔａ）の各ビット値に応じて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に供給するように制御する。第３スイッチ（ＳＷ３）は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４との間で電荷共有を行うために、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４との間に備えられる。図４では、第１データ線３４２の寄生キャパシタンス成分を、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とし、第２データ線３４４の寄生キャパシタンス成分をホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４としたが、本発明はこれに限定されず、多様な形態に適用できる。
【００７０】
ここで、第１データ線３４２、第２データ線３４４は、図４のように、複数の抵抗（Ｒ１、Ｒ２、Ｒ３）および複数のキャパシタ（Ｃ１、Ｃ２、Ｃ３、Ｃ４）を接続した形態で具現されてもよい。したがって、データ線全体の寄生キャパシタンス値も、表示パネルサイズなどによって、所定の値に規格化することができる。
【００７１】
すなわち、本発明の実施形態では、第１データ線３４２、第２データ線３４４の寄生キャパシタンス成分は、各々のレファレンス電圧をサンプリング（入力）するサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２と、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２との電荷共有により、階調電圧を生成および格納するホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用される。また、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の初期化のために、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４と接続される第４スイッチ（ＳＷ４）がさらに含まれて構成される。
【００７２】
また、本発明の実施形態の場合、隣接する２個のデータ線を利用して、一つのデータ線に対応する階調電圧を生成する。このために、１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法で表示パネルを駆動する。したがって、各データ線は、デジタルデータＲ（赤色画素に対応するデジタルデータ）、デジタルデータＧ（緑色画素に対応するデジタルデータ）、デジタルデータＢ（青色画素に対応するデジタルデータ）の中で、異なる色に対応する映像信号（デジタルデータ）を伝達し、色ごとにレファレンス電圧が異なるため、各データ線ごとのレファレンス電圧は、区別されて、各々のデータ線に供給されなければならない。
【００７３】
したがって、図４のように、本発明の実施形態に係る階調スケール生成部３１０には、データ線ごとのレファレンス電圧を区別して供給できるようにするため、ディマルチプレクサ３１６がさらに含まれて構成される。
【００７４】
すなわち、ディマルチプレクサ３１６は、第１データ線３４２に所定の階調電圧を供給する時、第２データ線３４４に対応するレファレンス電圧を供給しないようにし、第２データ線３４４に所定の階調電圧を供給する時、第１データ線３４２に対応するレファレンス電圧を供給しないようにする。ただし、ディマルチプレクサ３１６は、電圧レベルに応じて、レベルの異なるレファレンス電圧を供給するために、各々階調スケール生成部３１０に２個備えられる。
【００７５】
図４を参照すると、階調スケール生成部３１０に設けられる２個のディマルチプレクサ３１６のうち、左側のディマルチプレクサ３１６は、第１スイッチ（ＳＷ１）の下段部に接続される。右側のディマルチプレクサ３１６は、第２スイッチ（ＳＷ２）の下段部および第４スイッチ（ＳＷ４）の下段部に接続される。図４において、第１データ線３４２が赤色画素（Ｒ）に対応し、第２データ線３４４が緑色画素（Ｇ）に対応すると仮定して説明する。第１データ線３４２に供給される階調電圧を生成する場合（第１データラインタイム）、左側のディマルチプレクサ３１６は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に、第１スイッチ（ＳＷ１）を介して赤色のハイレベルレファレンス電圧（ＶＲ＿Ｈ）を供給する。右側のディマルチプレクサ３１６は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に、第２スイッチ（ＳＷ２）を介して赤色のローレベルレファレンス電圧（ＶＲ＿Ｌ）を供給し、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に、第４スイッチ（ＳＷ４）を介して赤色のローレベルレファレンス電圧（ＶＲ＿Ｌ）を供給する。
【００７６】
一方、第２データ線３４４に供給される階調電圧を生成する場合（第２データラインタイム）、左側のディマルチプレクサ３１６は、第１スイッチ（ＳＷ１）を介してサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に、緑色のハイレベルレファレンス電圧（ＶＧ＿Ｈ）を供給する。右側のディマルチプレクサ３１６は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に、第２スイッチ（ＳＷ２）を介して緑色のローレベルレファレンス電圧（ＶＧ＿Ｌ）を供給し、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に、第４スイッチ（ＳＷ４）を介して緑色のローレベルレファレンス電圧（ＶＧ＿Ｌ）を供給する。左側のディマルチプレクサ３１６は、入力されるデジタルデータ（Ｄａｔａ）の各ビット値に応じて第１スイッチ（ＳＷ１）がターンオンされると、レファレンス電圧生成部３２０から、色の異なる各画素に接続されるデータ線ごとに区分されるハイレベルレファレンス電圧（ＶＨ）を階調スケール生成部３１０に供給する。右側のディマルチプレクサ３１６は、入力されるデジタルデータ（Ｄａｔａ）の各ビット値に応じて第２スイッチ（ＳＷ２）がターンオンされる、または、第４スイッチ（ＳＷ４）がターンオンされると、レファレンス電圧生成部３２０から、色の異なる各画素に接続されるデータ線ごとに区分されるローレベルレファレンス電圧（ＶＬ）を階調スケール生成部３１０に供給する。ここで、階調スケール生成部３１０は、電荷共有を行う２個のデータ線に対して、一つずつ配置されるが、ｋ個（ｋ≧２）のデータ線に存在する寄生キャパシタンス成分を用いて、電荷共有を行って階調電圧を生成する場合、階調スケール生成部３１０は、ｋ個（ｋ≧２）のデータ線に対して一つ設けられる。
【００７７】
ただし、隣接する２個のデータ線を利用せず、同じ色のデジタルデータ（Ｄａｔａ）が入力される少なくとも２個のデータ線の各々に存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０にディマルチプレクサ３１６が備えられる必要がなくなる。本発明の実施形態では、ディマルチプレクサ３１６が階調スケール生成部３１０に備えられる場合、レファレンス電圧生成部３２０は、ディマルチプレクサ３１６に接続され、色ごとに区分され、かつレベルの異なるレファレンス電圧を階調スケール生成部３１０に供給する。一方で、ディマルチプレクサ３１６が階調スケール生成部３１０に備えられない場合、レファレンス電圧生成部３２０は、階調スケール生成部３１０の第１スイッチ（ＳＷ１）、第２スイッチ（ＳＷ２）、第４スイッチ（ＳＷ４）に接続され、第１スイッチ（ＳＷ１）、第２スイッチ（ＳＷ２）、第４スイッチ（ＳＷ４）のオン／オフに応じてレベルの異なるレファレンス電圧を階調スケール生成部３１０に供給する。
【００７８】
図４に示す実施形態の場合、第１スイッチ〜第４スイッチ（ＳＷ１〜ＳＷ４）およびディマルチプレクサ３１６の動作を制御する動作制御信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）は、図３に示すスイッチング信号生成部３３０から供給される。ここで、第１スイッチ（ＳＷ１）を制御する信号は、制御信号（Ｓ１）であり、第２スイッチ（ＳＷ２）を制御する信号は、制御信号（Ｓ２）であり、第３スイッチ（ＳＷ３）を制御する信号は、制御信号（Ｓ３）であり、第４スイッチ（ＳＷ４）を制御する信号は、制御信号（Ｓ４）である。また、ディマルチプレクサ３１６を制御する信号は、ディマルチプレクサ制御信号（Ｅ）となる。ハイレベルレファレンス電圧（ＶＨ）／ローレベルレファレンス電圧（ＶＬ）は、レファレンス電圧生成部３２０から階調スケール生成部３１０に供給される。
【００７９】
以下において、このような構成を備える階調スケール生成部３１０の動作を、図４および図５を参照して説明する。
【００８０】
まず、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、入力されるデジタルデータ（Ｄａｔａ）の最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＬＳＢ）によって、レファレンス電圧のハイレベル（ＶＨ）またはローレベル（ＶＬ）に設定される。
【００８１】
すなわち、入力されるデジタルデータ（Ｄａｔａ）の最下位ビットが１である場合（ＬＳＢ＝１）では、第１スイッチ（ＳＷ１）がターンオンされて、ハイレベルレファレンス電圧（ＶＨ）が、レファレンス電圧生成部３２０よりサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に供給される。その結果、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、ハイレベルレファレンス電圧（ＶＨ）に設定される。また他方で、入力されるデジタルデータの最下位ビットが０である場合（ＬＳＢ＝０）では、第２スイッチ（ＳＷ２）がターンオンされて、ローレベルレファレンス電圧（ＶＬ）が、レファレンス電圧生成部３２０よりサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に供給されて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、ローレベルレファレンス電圧（ＶＬ）に設定される。その後、第３スイッチ（ＳＷ３）がターンオンされると、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４との間において、電荷共有が行われる。
【００８２】
図５および図６に示す実施形態の場合、入力されるデジタルデータ［ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０］が［０１０１０１０１］であることを例として説明している。これにより、デジタルデータのＬＳＢは、１となるので、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、ハイレベルレファレンス電圧（ＶＨ）に設定される。これは、図６のシミュレーショングラフに示された通りである。ここで、デジタルデータが８ビットであると仮定すると、このデジタルデータ［０１０１０１０１］において、最下位ビット（ＬＳＢ）とは、最後のビット、８番目のビット（右端のビット）となり、最上位ビット（ＭＳＢ）は、１番目のビット（左端のビット）となる。
【００８３】
また、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２のＬＳＢが入力されるとともに、初期化される。このホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の初期化は、第４スイッチ（ＳＷ４）がターンオンされることにより、実行される。
【００８４】
図５に示す本発明の実施形態の場合、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４が、ローレベルレファレンス電圧（ＶＬ）で初期化されることを示している。すなわち、第４スイッチ（ＳＷ４）がターンオンされることにより、ローレベルレファレンス電圧（ＶＬ）がホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に供給されて、その結果、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４が、ローレベルレファレンス電圧（ＶＬ）で初期化される。これは、図６のシミュレーショングラフに示された通りである。
【００８５】
しかし、これは、一つの実施形態に過ぎないもので、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４は、ハイレベルレファレンス電圧（ＶＨ）またはローレベルレファレンス電圧（ＶＬ）のいずれかで初期化されることも可能である。
【００８６】
図５および図６に示すように、入力されるデジタルデータ（Ｄａｔａ）が８ビットであると仮定する場合、階調スケール生成部３１０は、各々のビットが入力される８個の区間中に、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４との間で電荷共有を行い、最終的に、８番目の区間で電荷共有が行われた結果が、対応するデータ線を介して、所定の画素に印加される最終階調電圧となる。
【００８７】
すなわち、入力されるデジタルデータ（Ｄａｔａ）に対して、最初のＬＳＢが入力される区間（Ｔ１）をはじめとして、その次のビット、すなわち、２番目の下位ビットから最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＭＳＢ）が入力される各区間（Ｔ２〜Ｔ８）では、各ビットの値によって、第１スイッチ（ＳＷ１）（ビット値が１である場合）または第２スイッチ（ＳＷ２）（ビット値が０である場合）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に所定のレファレンス電圧が格納される。そして、各区間（Ｔ１〜Ｔ８）の所定の期間において、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納された所定のレファレンス電圧が、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に格納されていた電圧と電荷共有されて格納される。言い換えると、各区間（Ｔ１〜Ｔ８）において、第３スイッチ（ＳＷ３）は、第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）のターンオン動作が完了した後に、ターンオンされる。
【００８８】
これにより、最後の８番目の区間（Ｔ８）において行われる電荷共有により、入力されるデジタルデータ（Ｄａｔａ）に対応する所定の階調電圧が生成されて、第１データ線３４２と接続される画素に階調電圧が供給される。
【００８９】
図４および図５を参照して、［０１０１０１０１］である８ビットデジタルデータが第１データラインタイム、すなわち、従来のラインタイムの１／２に対応する期間に提供されることを仮定して、以下で説明する。
【００９０】
まず、第１区間（Ｔ１）では、ＬＳＢが１であるので、スイッチング信号生成部３３０により供給される制御信号（Ｓ１）によって、第１スイッチ（ＳＷ１）がターンオンされる。これにより、ハイレベルレファレンス電圧（ＶＨ）が、レファレンス電圧生成部３２０より供給され、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納される。よって、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２は、ハイレベルレファレンス電圧（ＶＨ）に設定される。
【００９１】
また、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４は、スイッチング信号生成部３３０により供給される制御信号（Ｓ４）によって、第４スイッチ（ＳＷ４）がターンオンされることで、ローレベルレファレンス電圧（ＶＬ）を、レファレンス電圧生成部３２０より供給される。これにより、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４は、ローレベルレファレンス電圧（ＶＬ）で初期化される。本発明の実施形態では、第１区間（Ｔ１）のみにおいて、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４を初期化するために、第１スイッチ（ＳＷ１）のターンオンとともに第４スイッチ（ＳＷ４）がターンオンされ、第２〜第８区間（Ｔ２〜Ｔ８）では、第４スイッチ（ＳＷ４）は、ターンオンされないが、本発明はこれに限定されない。
【００９２】
以上より、第１区間（Ｔ１）の所定の期間、すなわち、第１スイッチ（ＳＷ１）がターンオンされた後の残りの第１区間の期間に、スイッチング信号生成部３３０により供給される制御信号（Ｓ３）によって、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納された電荷（ハイレベルレファレンス電圧（ＶＨ））およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に格納された電荷（ローレベルレファレンス電圧（ＶＬ））が分配されて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の各々に格納された電圧の中間レベルに相当する電圧に変換されて、格納される。つまり、第３スイッチ（ＳＷ３）がターンオンされると、第１データ線３４２と第２データ線３４４との間で電荷共有が行われ、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納されたハイレベルレファレンス電圧（ＶＨ）とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に格納されたローレベルレファレンス電圧（ＶＬ）との合計値が二分される。これにより、二分された中間レベルの電圧（（ＶＨ＋ＶＬ）／２＝ＶＭ）が、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の各々に格納される。言い換えると、デジタルデータ（Ｄａｔａ）のＬＳＢが、階調スケール生成部３１０によって、所定のレベルの電圧（（ＶＨ＋ＶＬ）／２＝ＶＭ）に変換される。
【００９３】
次に、第２区間（Ｔ２）では、２番目の下位ビットが０であるので、スイッチング信号生成部３３０により供給される制御信号（Ｓ２）によって、第２スイッチ（ＳＷ２）がターンオンされる。これにより、ローレベルレファレンス電圧（ＶＬ）が、レファレンス電圧生成部３２０より供給され、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納される。そして、第２区間の所定の期間、すなわち、第２スイッチ（ＳＷ２）がターンオンされた後の残りの第２区間の期間に、スイッチング信号生成部３３０により供給される制御信号（Ｓ３）によって、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納された電圧（ＶＬ）およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に格納された電圧（ＶＭ）が分配されて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の各々に格納された電圧の中間レベルに対応する電圧（（ＶＬ＋ＶＭ）／２）に変換されて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の各々に格納される。
【００９４】
その次に、第３区間〜第８区間（Ｔ３〜Ｔ８）でも、第２区間（Ｔ２）で行われるように、入力されるビット値に応じて、例えば、ビットが１であれば第１スイッチ（ＳＷ１）がターンオンされ、ビットが０であれば、第２スイッチ（ＳＷ２）がターンオンされて、ターンオンされるスイッチに対応するハイレベルレファレンス電圧（ＶＨ）またはローレベルレファレンス電圧（ＶＬ）が、各々サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納される。そして、各区間のうち、第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）がターンオンされた後の残りの期間に、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納されたレファレンス電圧およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に格納された電圧が分配されて、その中間レベルの電圧が、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に格納される。
【００９５】
これにより、最後の８番目の区間（Ｔ８）で、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４で分配された電圧が、最終的に、入力されるデジタルデータ（Ｄａｔａ）に対応する階調電圧となる。このような階調電圧は、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２から第１データ線３４２に接続される画素に供給される。つまり、第１データ線３４２に対応する階調電圧は、対応する走査線に印加される走査信号に応じて、第１データ線３４２の寄生キャパシタンス成分であるサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２から、第１データ線３４２を介して第１データ線３４２に接続される画素に供給される。第２データ線３４４に対応する階調電圧は、対応する走査線に印加される走査信号に応じて、第２データ線３４４の寄生キャパシタンス成分であるホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４から、第２データ線３４４を介して第２データ線３４４に接続される画素に供給される。
【００９６】
以上、本発明の実施形態において、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４には、一つ前の区間で分配されて生成された電圧が格納される。そして、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４で格納された電圧は、入力されるデジタルデータ（Ｄａｔａ）の各々ビット値に応じて、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２に格納される電圧と、合わされて二分されるので、第１区間〜第８区間（Ｔ１〜Ｔ８）の各区間を進むに従って、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４によって分配生成される電圧は、図６の結果の通り、増幅されることになる。よって、本発明の実施形態の階調スケール生成部３１０は、従来技術の増幅部の役割を果たすことができる。
【００９７】
この時、第１データ線３４２または第２データ線３４４に対応するレファレンス電圧を区分して供給するために、第１スイッチ（ＳＷ１）の下段部、第２スイッチ（ＳＷ２）の下段部および第４スイッチ（ＳＷ４）の下段部に、それぞれディマルチプレクサ３１６が含まれる。
【００９８】
すなわち、階調電圧が第１データ線３４２に供給されるようにするために、ディマルチプレクサ３１６の制御信号（Ｅ）は、デジタルデータビットが入力される第１〜８区間（Ｔ１〜Ｔ８）の間に、スイッチング信号生成部３３０からディマルチプレクサ３１６に供給される。
【００９９】
ただし、これは、隣接する２個のデータ線に存在する寄生キャパシタンス成分を利用する場合に限っており、同じ色のデジタルデータ（Ｄａｔａ）が入力される少なくとも２個のデータ線の各々に存在する寄生キャパシタンス成分を、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２またはホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用する場合には、階調スケール生成部３１０にディマルチプレクサ３１６が備えられる必要がなくなる。
【０１００】
次に、第２データ線３４４に階調電圧を供給する場合にも同様、従来のラインタイムの１／２に該当する第２データラインタイムの間に、８ビットのデジタルデータ（Ｄａｔａ）が供給される。これにより、第１〜第４スイッチ（ＳＷ１〜ＳＷ４）がデジタルデータ（Ｄａｔａ）の各ビットが入力される区間に動作して、デジタルデータ（Ｄａｔａ）に対応する所定の階調電圧が生成され、ディマルチプレクサ３１６により、第２データ線３４４に供給される。
【０１０１】
ここで、ディマルチプレクサ３１６は、第１データ線３４２に所定の階調電圧を供給する時、第２データ線３４４に対応するレファレンス電圧を供給しないようにし、第２データ線３４４に所定の階調電圧を供給する時、第１データ線３４２に対応するレファレンス電圧を供給しないようにするものであって、ディマルチプレクサ３１６の動作は、図４および図５に示す制御信号（Ｅ）により、制御される。
【０１０２】
ただし、上述したように、これは、図３の実施形態、すなわち、隣接する２個のデータ線を利用して、一つのデータ線に対応する階調電圧を生成する場合である。一方で、それぞれ２個以上のデータ線、すなわち、ｋ個（ｋ≧２）のデータ線に存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２またはホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用する場合には、走査線に走査信号が印加されるラインタイムが、従来の１／ｋに減少し、各画素に接続される走査線（Ｓ[ｎ]）は、各画素当たりｋ個必要となる。ｋ個（ｋ≧２）のデータ線に存在する寄生キャパシタンス成分の合算値を、どの様にサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２またはホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用するかについて説明する。例えば、偶数個のデータ線に存在する寄生キャパシタンス成分を利用する場合、寄生キャパシタンス成分の合算値を二分して、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２またはホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用してもよい。また、奇数個のデータ線に存在する寄生キャパシタンス成分を利用する場合、寄生キャパシタンス成分の合算値（Ａ）を、Ｂ、Ｃ（Ｂ＋Ｃ＝Ａ  Ｂ＞Ｃ）に区分し、Ｂをサンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２として、Ｃをホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用してもよいし、その反対であってもよい。さらに、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２またはホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用する寄生キャパシタンス成分の数は、同数でなくてよい。
【０１０３】
上記構造によるＤＡＣ３００の場合、少なくとも２個のデータ線に対する寄生キャパシタンス成分を、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４として活用して、二つのデータ線間の電荷共有により、所望の階調電圧を生成することによって、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べて、消費電力を大幅に低減できる。また、本発明の実施形態のＤＡＣ３００では、従来のＤＡＣを構成するＲ−ｓｔｒｉｎｇおよびデコーダ、スイッチアレイを除去できるようになり、従来のＤＡＣ構造に比べて、ＤＡＣの面積を大幅に減らすことができる。
【０１０４】
また、図３に示すスイッチング信号生成部３３０は、階調スケール生成部３１０内に備えられる複数のスイッチ（第１〜第４スイッチ（ＳＷ１〜ＳＷ４））およびディマルチプレクサ３１６の動作を制御する動作制御信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）を生成して供給する役割を果たす。第１スイッチ（ＳＷ１）および第２スイッチ（ＳＷ２）の場合、入力されるデジタルデータ（Ｄａｔａ）のビット値に応じて、オン／オフが決定されるので、制御信号（Ｓ１）および制御信号（Ｓ２）は、図８で説明するデータ駆動回路のホールディングラッチ部７３０により直列に出力されるデジタルデータビット値から、生成される。
【０１０５】
すなわち、スイッチング信号生成部３３０は、デジタルデータビット値が１である場合には、第１スイッチ（ＳＷ１）がターンオンされるようにする制御信号（Ｓ１）を生成して、階調スケール生成部３１０に供給する。そして、スイッチング信号生成部３３０は、デジタルデータビット値が０である場合には、第２スイッチ（ＳＷ２）がターンオンされるようにする制御信号（Ｓ２）を生成して、階調スケール生成部３１０に供給する。
【０１０６】
また、第４スイッチ（ＳＷ４）は、ホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４の初期化時に、ターンオンされなければならず、第３スイッチ（ＳＷ３）は、各ラインタイムのうちの一定の期間、すなわち、デジタルデータビットが各々入力される区間ごとに一定にターンオンされなければならない。したがって、第３スイッチ（ＳＷ３）に供給される制御信号（Ｓ３）および第４スイッチ（ＳＷ４）に供給される制御信号（Ｓ４）は、デジタルデータ入力と関係がなく、各データラインタイムごとに繰り返される信号であるため、タイミング制御部で別途に生成して用いることができる。これは、ディマルチプレクサ制御信号（Ｅ）にも同一に適用される。
【０１０７】
図８は、本発明の実施形態に係るデータ駆動回路に対する構成ブロック図である。
【０１０８】
ただし、データ駆動回路は、図３〜図６を通して説明したＤＡＣを備えることを特徴とし、ＤＡＣの構造および動作に対する具体的な説明は省略する。
【０１０９】
本発明の実施形態の場合、隣接する２個のデータ線を利用して、一つのデータ線に対応する階調電圧を生成するようになるので、１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法で表示パネルを駆動することを例に挙げて、データ駆動回路および平板ディスプレイ装置のデータ駆動方法について説明する。
【０１１０】
本発明の実施形態の１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法で表示パネルを駆動する方法について、詳細に説明する。異なる色の画素に対応する隣接した二つのデータ線で電荷共有を行って、各々データ線に対応する階調電圧（アナログデータ信号）を生成する場合、各々データ線に対応する色のレファレンス電圧を区分して、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）３１２およびホールディングキャパシタ（Ｃ＿ｈｏｌｄ）３１４に供給するために、階調スケール生成部３１０に二つのディマルチプレクサ３１６が備えられる。
【０１１１】
この二つのディマルチプレクサ３１６は、スイッチング信号生成部３３０で生成されるディマルチプレクサ制御信号（Ｅ）によって制御される。このディマルチプレクサ制御信号（Ｅ）によって、ディマルチプレクサ３１６は、第１データ線３４２に供給される階調電圧を生成する場合（第１データラインタイム）、第２データ線３４４の階調電圧を生成しないように、第２データ線３４４に対応するレファレンス電圧（図４の緑色のレファレンス電圧）を階調スケール生成部３１０に供給しない。そして、ディマルチプレクサ３１６は、第２データ線３４４に供給される階調電圧を生成する場合（第２データラインタイム）、第１データ線３４２の階調電圧を生成しないように、第１データ線３４２に対応するレファレンス電圧（図４の赤色のレファレンス電圧）を階調スケール生成部３１０に供給しない。つまり、隣接する二つのデータ線で電荷共有を行って階調電圧を生成する場合、隣接する二つのデータ線に供給される階調電圧の各々が生成される時間は、ディマルチプレクサ制御信号（Ｅ）によって決定される。そして、隣接する二つのデータ線に対応する各々デジタルデータ（Ｄａｔａ）は、順次入力される。よって、本発明の実施形態では、ディマルチプレクサ制御信号（Ｅ）によって、従来のラインタイムを二分して、二分されたラインタイムの各々で、隣接する二つのデータ線に対応する二つの階調電圧を生成することができる。従って、従来に比べて、ラインタイムを１／２に減少できる。
【０１１２】
図８を参照すると、データ駆動回路は、シフトレジスタ部７１０、サンプリングラッチ部７２０、ホールディングラッチ部７３０、デジタル−アナログ変換器（ＤＡＣ）３００を含んで構成される。
【０１１３】
すなわち、本発明の実施形態に係るデータ駆動回路は、従来のデータ駆動回路と比較する時、ＤＡＣ３００の構造が変更されるだけでなく、増幅部としてのアナログバッファを使用しなくても済むため、アナログバッファを構成するトランジスタの閾電圧および移動度の不均一問題を備えるアナログバッファによるチャンネル間の出力電圧の差により、生じる画質低下を克服できるという長所がある。
【０１１４】
最近、基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ  Ｏｎ  Ｐａｎｅｌ）工程を適用する平板ディスプレイ装置が浮上しているが、増幅部としてのアナログバッファの性能具現の問題を克服できる本発明の実施形態のデータ駆動回路は、ＳＯＰ工程適用時にさらに有効に適用される。
【０１１５】
シフトレジスタ部７１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）およびソーススタートパルス（ＳＳＰ）を供給され、ソースシフトクロック（ＳＳＣ）の１周期ごとに、ソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号としてのシフトレジスタクロック（ＳＲＣ）を生成する。そのために、シフトレジスタ部２１０は、ｎ個またはｎ／２個のシフトレジスタを備える。
【０１１６】
これは、上述したように、本発明の実施形態の場合、隣接する２個のデータ線を利用して、一つのデータ線に対応する階調電圧を生成するようになるので、１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法で表示パネルを駆動するからである。ｎ個またはｎ／２個のシフトレジスタを備える場合について、説明する。一つのデータ線に対応するデジタルデータ（Ｄａｔａ）をサンプリングラッチ部７２０が格納できるようにするために、シフトレジスタ部７１０の一つのシフトレジスタが、一つのシフトレジスタクロック（ＳＲＣ）を生成する場合、シフトレジスタ部７１０は、ｎ個のシフトレジスタを備える。一方で、隣接する二つのデータ線に対応する二つのデジタルデータ（Ｄａｔａ）をサンプリングラッチ部７２０が順次格納できるようにするために、シフトレジスタ部７１０の一つのシフトレジスタが、二つのシフトレジスタクロック（ＳＲＣ）を順次生成する場合、シフトレジスタ部７１０は、ｎ／２個のシフトレジスタを備える。
【０１１７】
サンプリングラッチ部７２０は、シフトレジスタ部７１０から順次供給されるサンプリング信号（シフトレジスタクロック（ＳＲＣ））に応答して、デジタルデータ（Ｄａｔａ）を順次格納する。ここで、サンプリングラッチ部７２０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ／２個のサンプリングラッチを備える。そして、各々のサンプリングラッチは、デジタルデータ（Ｄａｔａ）のビット数に対応する大きさを備える。例えば、デジタルデータ（Ｄａｔａ）が８ビットから構成される場合、サンプリングラッチの各々は、８ビットの大きさに設定される。
【０１１８】
つまり、サンプリングラッチ部７２０は、隣接する二つのデータ線に対応する二つのデジタルデータ（Ｄａｔａ）を順次格納する際、サンプリングラッチ部７２０の一つのサンプリングラッチは、シフトレジスタクロック（ＳＲＣ）に応答して、隣接する二つのデータ線のうち一つのデータ線に対応するデジタルデータ（Ｄａｔａ）を格納する。ホールディングラッチ部７３０にソース出力イネーブル（ＳＯＥ）信号が入力されると、当該デジタルデータ（Ｄａｔａ）がホールディングラッチ部７３０に供給され、前のシフトレジスタクロック（ＳＲＣ）より後で出力されるシフトレジスタクロック（ＳＲＣ）に応答して、隣接する二つのデータ線のうち他のデータ線に対応するデジタルデータ（Ｄａｔａ）が当該サンプリングラッチに格納される。よって、サンプリングラッチ部７２０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ／２個のサンプリングラッチを備える。このため、シフトレジスタ部７１０で生成されるシフトレジスタクロック（ＳＲＣ）の出力期間は、従来の１／２、例えば、１水平周期（１Ｈ）の１／２以下となるように設定されてよい。また、シフトレジスタクロック（ＳＲＣ）およびソース出力イネーブル（ＳＯＥ）信号は、シフトレジスタクロック（ＳＲＣ）、ソース出力イネーブル（ＳＯＥ）信号の順に連動するように出力されてよい。
【０１１９】
すなわち、サンプリングラッチ部７２０は、入力されるデジタルデータ（Ｄａｔａ）を順次格納した後、８ビットデジタルデータを並列形態でホールディングラッチ部７３０に出力する。
【０１２０】
ホールディングラッチ部７３０は、ソース出力イネーブル（ＳＯＥ）信号が入力される時、サンプリングラッチ部７２０からデジタルデータ（Ｄａｔａ）を入力されて格納する。すなわち、ホールディングラッチ部７３０は、並列形態で供給される８ビットデジタルデータを、入力されて格納する。
【０１２１】
そして、ホールディングラッチ部７３０は、ソース出力イネーブル（ＳＯＥ）信号が入力される時、ホールディングラッチ部７３０自身に格納されているデジタルデータ（Ｄａｔａ）をＤＡＣ３００に供給する。ここで、ホールディングラッチ部７３０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ／２個のホールディングラッチを備える。また、各々のホールディングラッチは、デジタルデータ（Ｄａｔａ）のビット数に対応する大きさを備える。例えば、ホールディングラッチの各々は、デジタルデータ（Ｄａｔａ）が格納できるように、８ビットに設定される。ホールディングラッチ部７３０は、隣接する二つのデータ線に対応する二つのデジタルデータ（Ｄａｔａ）を格納して順次ＤＡＣ３００に供給する際、ホールディングラッチ部７３０の一つのホールディングラッチは、ソース出力イネーブル（ＳＯＥ）信号に応答して、サンプリングラッチ部７２０から隣接する二つのデータ線のうち一つのデータ線に対応するデジタルデータ（Ｄａｔａ）を供給されて格納する。後のソース出力イネーブル（ＳＯＥ）信号が入力されると、当該ホールディングラッチは、当該デジタルデータ（Ｄａｔａ）をＤＡＣ３００に供給するとともに、隣接する二つのデータ線のうち他のデータ線に対応するデジタルデータ（Ｄａｔａ）を格納する。よって、ホールディングラッチ部７３０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ／２個のホールディングラッチを備える。このため、ソース出力イネーブル（ＳＯＥ）信号の出力期間は、従来の１／２、例えば、１水平周期（１Ｈ）の１／２以下となるように設定されてよい。
【０１２２】
本発明の実施形態の場合、ホールディングラッチ部７３０に格納される８ビットデジタルデータをＤＡＣ３００に出力する時、８ビットデジタルデータを直列形態で変換して出力することを特徴とする。つまり、８ビットデジタルデータの各々ビットを、最下位ビットから最上位ビットの順で順次一つずつ出力する。
【０１２３】
そのために、ホールディングラッチ部７３０は、図８のように、シフトレジスタ部７１０で生成されるシフトレジスタクロック（ＳＲＣ）を入力され、シフトレジスタクロック（ＳＲＣ）により、８ビットデジタルデータを直列形態で変換して、ＤＡＣ３００に出力するようにする。つまり、ホールディングラッチ部７３０は、シフトレジスタクロック（ＳＲＣ）の入力を受けると、８ビットのデジタルデータの各ビットを、所定の期間で、順次ＤＡＣ３００に供給する。
【０１２４】
ＤＡＣ３００は、入力されるデジタルデータ（Ｄａｔａ）のビット値に対応するアナログデータ信号（階調電圧）を生成するものである。ＤＡＣ３００は、ホールディングラッチ部７３０から供給されるデジタルデータ（Ｄａｔａ）のビット値に対応して、複数の階調電圧のいずれか１つを選択することで、階調電圧に対応するアナログデータ信号を生成して、アナログデータ信号（階調電圧）を各データ線に出力する役割を果たす。ここで、ホールディングラッチ部７３０から供給されるデジタルデータ（Ｄａｔａ）の各ビットは、ＤＡＣ３００のスイッチング信号生成部３３０に順次入力される。
【０１２５】
本発明の実施形態の場合、ＤＡＣ３００は、表示パネルに備えられる複数のデータ線のうち、少なくとも２個のデータ線において、データ線に存在する寄生キャパシタンス成分を、サンプリングキャパシタとホールディングキャパシタとして活用して、データ線間の電荷共有により、入力されるデジタルデータ（Ｄａｔａ）に対応するアナログデータ信号（階調電圧）を生成して、アナログデータ信号（階調電圧）を対応する画素に供給することを特徴する。そして、本発明の実施形態において、隣接する２個のデータ線を利用して、１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法で表示パネルを駆動するために、シフトレジスタ部７１０から生成されるシフトレジスタクロック（ＳＲＣ）の出力期間、ホールディングラッチ部７３０に入力されるソース出力イネーブル（ＳＯＥ）信号の出力期間、ディマルチプレクサ３１６を制御するディマルチプレクサ制御信号（Ｅ）の出力期間は、従来の１／２、例えば、１水平周期（１Ｈ）の１／２以下に設定される。よって、従来に比べて、ラインタイムを１／２に減少できる。ＤＡＣ３００の構造および動作は、図３〜図６を通して説明したので、詳細な説明は、省略する。
【０１２６】
図９は、本発明の実施形態に係る平板ディスプレイ装置の構成を示すブロック図である。
【０１２７】
ただし、平板ディスプレイ装置は、図３〜図６を通して説明したＤＡＣおよび図８を通して説明したデータ駆動回路を備えることを特徴とするので、ＤＡＣ、データ駆動回路の構造および動作に対する説明は、省略する。
【０１２８】
図９を参照すれば、本発明の実施形態に係る平板ディスプレイ装置は、走査線（Ｓ［１ａ］〜Ｓ［ｎａ］、Ｓ［１ｂ］〜Ｓ［ｎｂ］）、データ線（Ｄ［１］〜Ｄ［ｍ］）、画素部３０、走査駆動回路１０、データ駆動回路２０、タイミング制御部５０を含んで構成される。走査線（Ｓ［１ａ］〜Ｓ［ｎａ］、Ｓ［１ｂ］〜Ｓ［ｎｂ］）は、表示パネルの第１方向（例えば、行方向）に沿って形成される。データ線（Ｄ［１］〜Ｄ［ｍ］）は、第１方向に交差する表示パネルの第２方向（例えば、列方向）に沿って形成される。画素部３０は、走査線（Ｓ［１ａ］〜Ｓ［ｎａ］、Ｓ［１ｂ］〜Ｓ［ｎｂ］）およびデータ線（Ｄ［１］〜Ｄ［ｍ］）の各々に接続される複数の画素４０を含む。走査駆動回路１０は、走査線（Ｓ［１ａ］〜Ｓ［ｎａ］、Ｓ［１ｂ］〜Ｓ［ｎｂ］）を駆動する。データ駆動回路２０は、データ線（Ｄ［１］〜Ｄ［ｍ］）を駆動する。タイミング制御部５０は、走査駆動回路１０およびデータ駆動回路２０を制御する。
【０１２９】
タイミング制御部５０は、外部から供給される同期信号に対応して、データ駆動制御信号（ＤＣＳ）および走査駆動制御信号(ＳＣＳ)を生成する。タイミング制御部５０で生成されたデータ駆動制御信号（ＤＣＳ）は、データ駆動回路２０に供給され、走査駆動制御信号(ＳＣＳ)は、走査駆動回路１０に供給される。そして、タイミング制御部５０は、外部から供給されるデジタルデータ（Ｄａｔａ）をデータ駆動回路２０に供給する。
【０１３０】
データ駆動回路２０は、タイミング制御部５０からデータ駆動制御信号（ＤＣＳ）およびデジタルデータ（Ｄａｔａ）を供給される。これにより、デジタルデータ（Ｄａｔａ）およびデータ駆動制御信号（ＤＣＳ）を供給されるデータ駆動回路２０は、デジタルデータ（Ｄａｔａ）に対応する階調電圧（アナログデータ信号）を生成し、生成された階調電圧を走査信号と同期されるようにして、所定の画素に対応する階調電圧を供給する。
【０１３１】
ただし、本発明の実施形態の場合、階調電圧を生成するにあたって、表示パネルに備えられる複数のデータ線のうち、少なくとも２個のデータ線において、データ線に存在する寄生キャパシタンス成分を、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）とホールディングキャパシタ（Ｃ＿ｈｏｌｄ）として活用して、データ線間の電荷共有により、所望の階調電圧を生成することを特徴とする。
【０１３２】
これにより、階調電圧を生成するＤＡＣおよびデータ駆動回路の構造および動作は、上述したため、以下では、その説明を省略する。
【０１３３】
このような平板ディスプレイ装置の場合、図９および図７Ａを通して説明したように、各画素に接続される走査線（Ｓ［ｊ］）は、各画素当たり２個（Ｓ［ｊａ］、Ｓ［ｊｂ］）必要とされ、走査線に走査信号が印加されるラインタイムは、従来の１／２に減少する。
【０１３４】
すなわち、本発明の実施形態の場合、第１走査線（Ｓ［ｊａ］）に走査信号が印加される第１データラインタイムおよび第２走査線（Ｓ［ｊｂ］）に走査信号が印加される第２データラインタイムの合計が、従来のラインタイムになる。
【０１３５】
ただし、これは図３の実施形態、すなわち、隣接する２個のデータ線を利用して、一つのデータ線に対応する階調電圧を生成する場合を説明した。よって、同じ色の画素に対応する二つのデータ線間で電荷共有を行って、階調電圧を生成する場合、従来のラインタイムと同様のラインタイム、例えば、１水平周期（１Ｈ）内で一つのデータ線に供給する階調電圧を生成する。
【０１３６】
したがって、２個以上のデータ線、すなわち、ｋ個（ｋ≧２）のデータ線の各々に存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタ（Ｃ＿ｓａｍｐ）またはホールディングキャパシタ（Ｃ＿ｈｏｌｄ）として活用する場合には、走査線に走査信号が印加されるラインタイムは、従来の１／ｋに減少し、平板ディスプレイ装置の各画素に接続される走査線（Ｓｎ）は、各画素当たりｋ個必要とされる。
【０１３７】
ただし、この場合、ラインタイムが非常に短くなり、走査線の増加により、開口率が減少するという問題があるが、図７Ｂに示すように、走査線を追加することなく、各画素内の画素回路にスイッチ素子を追加することで、上下に隣接する走査線を用いる方法を活用することができる。
【０１３８】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１３９】
【図１】従来のデータ駆動回路に対する構成ブロック図である。
【図２】図１に示した従来のＤＡＣに対するブロック図である。
【図３】本発明の実施形態に係るデジタル−アナログ変換器の構成を示すブロック図である。
【図４】図３に示した階調スケール生成部の構成を示すブロック図である。
【図５】図４の階調スケール生成部に入力されるデジタルデータの一例に対する信号波形図である。
【図６】図５の入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。
【図７Ａ】図３に示したデジタル−アナログ変換器が備えられる平板ディスプレイ装置の所定の画素領域に対する実施形態を示す図である。
【図７Ｂ】図３に示したデジタル−アナログ変換器が備えられる平板ディスプレイ装置の所定の画素領域に対する実施形態を示す図である。
【図８】本発明の実施形態に係るデータ駆動回路に対する構成ブロック図である。
【図９】本発明の実施形態に係る平板ディスプレイ装置の構成を示すブロック図である。
【符号の説明】
【０１４０】
３００      ＤＡＣ
３１０      階調スケール生成部
３１２      サンプリングキャパシタ
３１４      ホールディングキャパシタ
３１６      ディマルチプレクサ
３２０      レファレンス電圧生成部
３３０      スイッチング信号生成部
３４２      第１データ線
３４４      第２データ線
【図１】
0004401376.tif 000002
【図２】
0004401376.tif 000003
【図３】
0004401376.tif 000004
【図４】
0004401376.tif 000005
【図５】
0004401376.tif 000006
【図６】
0004401376.tif 000007
【図７Ａ】
0004401376.tif 000008
【図７Ｂ】
0004401376.tif 000009
【図８】
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【図９】
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