(57)【特許請求の範囲】
【請求項１】
ベース集積回路（ＩＣ）パッケージとの互換性を実現するようにターゲットＩＣパッケージのためのピン割り当てを特定する方法であって、
該ベースＩＣパッケージのピンレイアウトのための位置基準点を選択することと、
該ターゲットＩＣパッケージのためのピンパターンを選択することであって、該ターゲットピンパターンは、該ベースＩＣパッケージの該ピンレイアウトと相対位置および個数の点で対応するピン位置サブセットを含む、ことと、
該ピン位置サブセットに対する位置であって、該ベース基準点が該ベースピンレイアウトに対して有する位置に対応する位置を有するターゲット位置基準点を識別することと、
該ターゲットピンパターン内のピンに、該ターゲット位置基準点に対してある位置を占めるピンに対して、該ベース位置基準点に対して対応する位置を占める該ベースレイアウト内の任意のピンと同じ動作機能が割り当てられて、ターゲットピンレイアウトが生成されるように、機能を割り当てることと、
該ベースＩＣパッケージの該ピンレイアウトの中央コアサブセットに電力信号割り当てを提供することと
を包含する、方法。
【請求項２】
前記ターゲットピンレイアウトを採用する集積回路パッケージの各ピンを、該ターゲットピンレイアウトに従って特定のピンに割り当てられた特定の機能に関連するＩＣチップ上の回路に電気的に接続することをさらに包含する、請求項１に記載の方法。
【請求項３】
請求項１に記載の方法に従って決定される機能ピン割り当てを有する集積回路。
【請求項４】
ベース集積回路（ＩＣ）パッケージとの互換性を実現するようにターゲットＩＣ回路パッケージのためのピン割り当てを特定する方法であって、
該ベースＩＣによって利用されるピンレイアウトを識別することと、
該ターゲットＩＣのためのピンパターンの境界線を、該境界線が該ベースＩＣパッケージの該ピンレイアウトが占める領域を包囲できるように決定することと、
該ベースピンレイアウトのための基準点を選択することと、
該ターゲットパターンのための基準点を、該ターゲット基準点の任意の方向における該決定された境界線までの距離が、該ベース基準点の、対応する方向における該ベースピンレイアウトの境界線までの距離より短くないように選択することと、
該ベースピンレイアウト内の各ピンに対して、該ベース基準点に対する相対位置を決定することと、
該決定された相対位置のそれぞれに対して、該ターゲットピンパターン内のピンを、該ピンが該ターゲット基準点に対する該決定された相対位置を占めるように入れることと、
該入れられたピンのそれぞれに、対応する位置を占める該ベースピンレイアウトのピンに関連する機能を割り当てることにより、ターゲットピンレイアウトを生成することと、
該ベースピンレイアウトの中央コアサブセットに電力信号割り当てを提供することと
を包含する、方法。
【請求項５】
前記ターゲットピンレイアウトを採用する集積回路パッケージの各ピンを、該ターゲットピンレイアウトに従って特定のピンに割り当てられた特定の機能に関連するＩＣチップ上の回路に電気的に接続することをさらに包含する、請求項４に記載の方法。
【請求項６】
請求項４に記載の方法に従って決定される機能ピン割り当てを有する集積回路。
【請求項７】
ベース集積回路（ＩＣ）パッケージとの互換性を実現するようにターゲットＩＣパッケージのためのピン割り当てを特定する方法であって、
該ターゲットＩＣのためのピンパターンの境界線を、該境界線が該ベースＩＣパッケージのピンレイアウトが占める領域を取り囲むことができるように決定することと、
該決定された境界線内に、該ベースのピンレイアウトにより表されるピン位置および関連する機能割り当てを実質的に組み込むことにより、ターゲットピンレイアウトを生成することと、
該ベースＩＣパッケージの該ピンレイアウトの中央コアサブセットに電力信号割り当てを提供することと
を包含する、方法。
【請求項８】
前記ターゲットピンレイアウトを採用する集積回路パッケージの各ピンを、該ターゲットピンレイアウトに従って特定のピンに割り当てられた特定の機能に関連するＩＣチップ上の回路に電気的に接続することをさらに包含する、請求項７に記載の方法。
【請求項９】
請求項７に記載の方法により決定される機能ピン割り当てを有する集積回路。
【請求項１０】
ベース集積回路（ＩＣ）と比較して拡張型の集積回路であって、該拡張型の集積回路は、外部接続用のピンエレメントを有し、機能回路素子のセットを有し、該ベースＩＣは、表面上に配列された外部接続用のピンエレメントを有し、
該拡張型の集積回路は、
表面上に配列されたピンエレメントのサブセットを含み、該拡張型の集積回路のピンエレメントのサブセットは、該ベースＩＣのピンエレメントと位置的に一致した機能割り当てを有し、何れかの制御信号に割り当てられた該ベースＩＣの各ピンエレメントに対応するピンエレメントを含む、拡張型の集積回路。
【請求項１１】
前記拡張型のＩＣチップ上の電源接続点に電気的に接続されたピンエレメントの第１の所定のサブセットであって、前記ベースチップのピンエレメントと位置的に一致する機能割り当てを有する前記ピンエレメントのサブセットに属するピンエレメントを含まない第１の所定のサブセットをさらに含み、該第１の所定のサブセットのピンエレメントは、ピンエレメントパターンの１以上の対角軸に実質的に沿って位置する、請求項１０に記載の拡張型の集積回路。
【請求項１２】
レイアウトパターンに配列された外部接続用のピンエレメントを有する集積回路（ＩＣ）であって、
ＩＣチップ上の制御信号接続点に電気的に接続されたピンエレメントであって、ピンエレメントパターンの１以上の直交軸と交差する１以上の点において該ピンエレメントパターンの外部境界線の実質的近傍に位置するピンエレメントのサブセットと、
該ＩＣチップ上の電源接続点に電気的に接続されたピンエレメントであって、該ピンエレメントパターンのピンエレメントコアを実質的に含むピンエレメントのサブセットと
を含む、集積回路。
【請求項１３】
前記パターンが実質的に矩形のグリッドである、請求項１２に記載の集積回路。
【請求項１４】
前記ＩＣチップ上の電源接続点に電気的に接続されたピンエレメントのサブセットが、前記ピンエレメントパターンの１つ以上の対角軸に実質的に沿って位置するピンエレメントのサブセットをさらに含む、請求項１２に記載の集積回路。
【請求項１５】
前記パターンが、実質的に矩形のグリッドである、請求項１４に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の分野に関し、特に集積回路のパッケージングに関する。
【０００２】
【従来の技術】
プログラム可能論理デバイス（Ｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃｄｅｖｉｃｅ（ＰＬＤ））集積回路は、設計技術者が、カスタム集積回路を製造するのにかかる高いコストなしに、多くの機能特異的論理ＩＣを単一のＩＣで置き換えることを可能にすることによって、電子デバイスの小型化を容易にしてきた。プログラム可能論理デバイスは、同一の機能論理エレメントの大規模アレイとして内部に構築されることがよくある。各論理エレメントの正確な機能およびエレメント間の相互接続は、動作の前にＰＬＤ中へプログラムされる。ＰＬＤの内部アーキテクチャは、変化し得るが、しかし頻繁に、多くのＰＬＤは、同じ内部アーキテクチャおよび動作特性を共有し、そしてファミリーとして市場に出される。ファミリーのメンバー間の相違は、各メンバーに含まれる機能論理エレメントの総数である。
【０００３】
【発明が解決しようとする課題】
ＰＬＤを使用する設計技術者が、多数の機能論理エレメントを有するデバイスファミリーの一メンバーを使用することは、珍しいことではない。このことは、十分な数の論理エレメントが入手可能であることを保証し、そして通常、技術者が、試験およびトラブルシューティングのために有用な追加信号を設計時に生成および処理することを可能にする。設計が完了すると、コストを低減するためにＰＬＤファミリーのより小さなメンバーが製造使用のために選択される。しかし、現在まで、このことはＰＬＤデバイスを保持する回路基板を再設計することを意味していた。ファミリー中の異なるパッケージ間のマイグレーションを許容する共通の内部アーキテクチャにもかかわらず、外部パッケージングは、容易にはマイグレーションを支持しなかった。したがって、当該分野において、関連する集積回路間のマイグレーション経路を確保する集積回路パッケージングの必要性があった。
【０００４】
本発明は上記の課題に鑑みてなされたものであり、その目的は上記のような問題点を克服して、ベース集積回路（ＩＣ）パッケージとの互換性を実現するようにターゲット集積回路パッケージのためのピン割り当てを特定する方法を提供することである。
【０００５】
【課題を解決するための手段】
ベース集積回路（ＩＣ）パッケージとの互換性を実現するようにターゲット集積回路パッケージのためのピン割り当てを特定する方法であって、該ベースＩＣパッケージのピンレイアウトのための位置基準点を選択する工程と、該ターゲットＩＣパッケージのためのピンパターンを選択する工程であって、該ターゲットピンパターンは、相対位置においておよび実質的に個数において、該ベースＩＣパッケージの該ピンレイアウトに対応するピン位置サブセットを含む、選択する工程と、該ピン位置サブセットに対する位置であって、該ベース基準点が該ベースピンレイアウトに対して有する位置に対応する位置を有するターゲット位置基準点を確認する工程と、該ターゲットピンパターン内のピンに、該ターゲット位置基準点に対してある位置を占めるピンに対して、該ベース位置基準点に対して対応する位置を占める該ベースレイアウト内の任意のピンと同じ動作機能が割り当てられ、これによりターゲットピンレイアウトが生成されるように、機能を割り当てる工程と、を包含する方法が提供される。
【０００６】
前記ターゲットピンレイアウトを用いる集積回路パッケージの各ピンを、該ターゲットピンレイアウトに関連する特定のピンに割り当てられた特定の機能に関連するＩＣチップ上の回路に電気的に接続する工程をさらに包含してもよい。
【０００７】
上記の方法に従って決定される機能ピン割り当てを有してもよい。
【０００８】
ベース集積回路（ＩＣ）パッケージとの互換性を実現するようにターゲットＩＣ回路パッケージのためのピン割り当てを特定する方法であって、該ベースＩＣによって利用されるピンレイアウトを確認する工程と、該ターゲットＩＣのためのピンパターンの境界線を、該境界線が該ベースＩＣパッケージの該ピンレイアウトが占める領域を包囲し得るように決定する工程と、該ベースピンレイアウトのための基準点を選択する工程と、該ターゲットパターンのための基準点を、該ターゲット基準点の任意の方向における該決定された境界線までの距離が、該ベース基準点の、対応する方向における該ベースピンレイアウトの境界線までの距離より短くないように選択する工程と、該ベースピンレイアウト内のほとんどの数のピンのそれぞれに対して、該ベース基準点に対する相対位置を決定する工程と、決定された相対位置のそれぞれに対して、該ターゲットピンパターン内のピンを、該ピンが該ターゲット基準点に対する該決定された相対位置を占めるように入れる工程と、入れられたピンのそれぞれに、該対応する位置を占める該ベースピンレイアウトのピンに関連する機能を割り当てることにより、ターゲットピンレイアウトを生成する工程とを包含する方法が提供される。
【０００９】
前記ターゲットピンレイアウトを用いる集積回路パッケージの各ピンを、該ターゲットピンレイアウトに関連する特定のピンに割り当てられた特定の機能に関連するＩＣチップ上の回路に電気的に接続する工程をさらに包含してもよい。
【００１０】
上記の方法に従って決定される機能ピン割り当てを有してもよい。
【００１１】
ターゲット集積回路用のピン割り当てを特定してベース集積回路パッケージとの互換性を達成する方法であって、該ターゲットＩＣ用のピンパターンの境界線を決定して、該境界線が該ベースＩＣパッケージのピンレイアウトが占める領域を取り囲むことができるようにする工程と、該決定された境界線内に、該ベースピンレイアウトにより表されるピン位置および関連する機能配列を実質的に組み込むことにより、ターゲットピンレイアウトを生成する工程と、を含む方法が提供される。
【００１２】
前記ターゲットピンレイアウトを用いた集積回路パッケージの各ピンを、該ターゲットピンレイアウトに応じて特定のピンに割り当てられた特定の機能に関連するＩＣチップ上の回路に電気的に接続する工程をさらに包含してもよい。
【００１３】
上記の方法に応じて決定される機能ピン割り当てを有してもよい。
【００１４】
外部接続用のピンエレメントを有し、表面上に配列された外部接続用ピンエレメントを有するベース集積回路（ＩＣ）に匹敵する機能回路素子のスーパーセットを有する、集積回路であって、表面上に配列された、該ベースＩＣのピンエレメントと位置的に一致した機能配列を有するピンエレメントのサブセットであって、何れかの制御信号に割り当てられた該ベースＩＣの各ピンエレメントに対応するピンエレメントを含む、サブセット、を含む集積回路が提供される。
【００１５】
前記ＩＣチップ上の電源接続点に電気的に接続されたピンエレメントの第１の所定のサブセットであって、前記ベースチップのピンエレメントと位置的に一致する機能配列を有する前記ピンエレメントのサブセットに属するピンエレメントを含まない第１の所定のサブセットをさらに含み、該第１の所定のサブセットのピンエレメントの大半が、ピンエレメントパターンの１以上の対角軸に実質的に沿って位置してもよい。
【００１６】
レイアウトパターンに配列された外部接続用ピンエレメントを有する集積回路（ＩＣ）であって、ＩＣチップ上の制御信号接続点に電気的に接続されたピンエレメントであって、ピンエレメントパターンの１以上の直交軸と交差する１以上の点において該ピンエレメントパターンの外部境界線の実質的近傍に位置する、ピンエレメントのサブセットと、該ピンエレメントパターンのピンエレメントコアを実質的に含む、該ＩＣチップ上の該電源接続点に電気的に接続されたピンエレメントのサブセットと、を含む集積回路が提供される。
【００１７】
前記パターンが実質的に矩形のグリッドであってもよい。
【００１８】
前記ＩＣチップ上の電源接続点に電気的に接続されたピンエレメントのサブセットが、前記ピンエレメントパターンの１以上の対角軸に実質的に沿って位置するピンエレメントのサブセットをさらに包含してもよい。
【００１９】
前記パターンが、実質的に矩形のグリッドであってもよい。
【００２０】
本発明のこれらおよびその他の目的および利点は、付属の図面と伴に以下の詳細な説明から当業者には明らかとなる。
【００２１】
【発明の実施の形態】
本出願は、１９９８年３月３１日に出願された米国仮出願Ｎｏ．６０／０８０，１７６に基づく優先権を主張する。
【００２２】
本発明の一層の理解は、本発明の実施に際して有用な、１つの可能な集積回路パッケージ構成における特定の構成の詳細を考慮することによって促進される。図１は、最終組立前の集積回路（ＩＣ）パッケージの断面図を示す。示される構成要素は正確な縮尺で描かれたものではない。チップ１００は、デバイス機能回路を含む半導体ダイスである。接合パッド１１２及び１１４はチップ１００内に形成され、チップに含まれる回路に対して接続点を提供する。チップ１００は接着層１２０によってベース層１３０に搭載される。ベース層１３０は、その表面の１つ以上にそった導電経路（例えば、参照符号１４０で示す）、及びベース層１３０を完全にまたは部分的に貫通する経路（例えば、参照符号１４５で示す）を含む。導電経路は、完成したＩＣパッケージの外部に位置するベース層１３０の下部表面、及び完成したＩＣパッケージの内部に位置するベース層１３０の上部表面にそって配置される、組をなすピンエレメント１５０の間に電気信号を伝送する。リードフレームコンタクトパッド１６２及び１６４はＩＣパッケージ内部の導電経路に電気的に接続する。接合ワイヤ１７２及び１７４は、リードフレームコンタクトパッド１６２及び１６４をそれぞれチップ１１２及び１１４上の接合パッドに電気的に接続する。要約すると、ベース層の導電経路、リードフレームコンタクト、及び接合ワイヤは、ＩＣチップ上の接合パッドを外部のピンエレメントに電気的に接続する。
【００２３】
図２は、図１を参照して考察された構成において使用されるＩＣチップとリードフレームとの間を結合する例示的なワイヤを示す。図２は、ＩＣチップ１００及びリードフレーム２１０のコンタクトパッドの一部分の上面図を示す。接合ワイヤ１７２、２７４、２７６、及び２７８は、接合パッド１１２、２１４、２１６、及び２１８をそれぞれリードフレームコンタクトパッド１６２、２６４、２６６、及び２６８に電気的に接続する。
【００２４】
この構成に関していくつかの詳細な点に注目する。第１に、接合ワイヤ１７２、２７４、２７６、及び２７８は互いに交差しない。第２に、ＩＣチップの中間エッジ１１２及び２１４のより近くに位置する接合パッドに接続される接合ワイヤ１７２及び２７４と比較して、ＩＣチップの角部２１６及び２１８のより近くに位置する接合パッドに接続される接合ワイヤ２７６及び２７８は、それらが発現する（ｅｍｅｒｇｅ）チップの端部１０２に対してより鋭角な角度を形成する。第３に、ＩＣチップの中間エッジ１１２及び２１４のより近くに位置する接合パッドに隣接する接合パッドに接続される接合ワイヤ１７２及び２７４のワイヤ間クリアランス２８２と比較して、ＩＣチップの角部２１６及び２１８のより近くに位置する接合パッドに隣接する接合パッドに接続される接合ワイヤ２７６及び２７８はより少ないワイヤ間クリアランス２８４を有する。当業者には、前記ジオメトリによって、中間エッジの接合パッドからの接続に対して、より優位な電気的性能特性が付与されることが理解される。これらの特性は、例えば、より低い抵抗、より低いインダクタンス、より少ないクロストークを含む。
【００２５】
図３は、ベースＩＣパッケージのための代表的なピンエレメントスキーム、パターン、及びレイアウトを示す。図３は、ピンレイアウトを備え、基礎レベルの機能性を有するＩＣチップを含むＩＣパッケージの下面図を示す。ＩＣパッケージは以上に説明された図１及び図２に従って構成される。ベースＩＣパッケージは、パッケージ間でのマイグレーションが所望される、予期されるＩＣパッケージの中で最小のピン数を有する。ベースピンエレメントレイアウト３００は、ＩＣパッケージの下部表面に論理的に重ね合わせられた正方形のグリッドスキーム３０２に基づく。これは、当該分野において公知の、実用されている円形グリッドアレイのかわりに十分適用できる。そのような設計において、電気的接続点（すなわちピンエレメント）は、ＩＣチップ及びリードフレームの接合パッド及びコンタクトパッドと同様に、縁にそってのみならず、表面にわたって配置される。
【００２６】
グリッドスキーム３０２の各交差点は物理的ピンエレメントの可能な位置を表す。ベースレイアウト３００は、水平及び垂直方向の次元の双方において同数のグリッド交差点を含み、結果的にＩＣパッケージの境界線と同じ広がりを有する（ｃｏｅｘｔｅｎｓｉｖｅ）正方形レイアウト境界線３９９となる。ここに説明される実施形態は、レイアウト境界線内のスキームによって規定される利用可能なピン位置すべてにおいて物理的ピンが配置されるピンエレメントパターンを有する。それにより、ベースピンレイアウト３００を採用するＩＣパッケージは、１０行×１０列に配列される１００個のピンエレメントを有する。当業者には、例えば、グリッドスキームに基づかないレイアウトやレイアウト境界線内の利用可能なピン位置すべてにピンを設けないレイアウトを含む、多くのレイアウトが可能であることが理解される。
【００２７】
ベースレイアウト３００の各ピンエレメントは、外部回路（図示せず）とＩＣチップとの間に電気信号を伝送するために使用され得る外部コンタクトである。プログラム可能論理デバイス（ＰＬＤ）集積回路チップは、一般的に、外部コンタクトに送られる信号について３つのカテゴリを有し、それらは電力、制御、及びＩ／Ｏである。
【００２８】
電力信号は、チップ回路素子を操作可能な(operational)電源に接続する。電力信号は、少数の固有の信号を特徴的に含み、これらの信号には、１つの信号につき複数のピンが割り当てられている。例えば、ＰＬＤは３つの固有電力信号、すなわち、２つの独立供給電圧信号および１つの共有接地信号を有し得る。供給電圧の１つは、内部論理および入力バッファに電力を供給し、他の供給電圧は出力バッファに電力を供給する。しかし、３つの電力信号の搬送には、適切な電流容量を提供し、且つチップにわたって信号を容易に分散するために、３６のピンエレメントが利用され得る。ベースＰＬＤの機能性がより多くの機能論理エレメントを提供するために拡張される場合、固有の電力信号の数は概して増加しないが、このような信号に必要なピンの数は概して線形的に増加する。
【００２９】
制御信号は、チップ回路素子をＰＬＤの動作を管理する外部回路に接続する。制御信号は、各信号に対して１つのピンが割り当てられた比較的少数の固有信号を特徴的に含む。例えば、ＰＬＤは、装置の状態表示、タイミング、同期および構成のために用いられる１６の固有制御信号を有し得る。ベースＰＬＤの機能性がより多くの機能論理エレメントを提供するために拡張される場合、固有制御信号の数、およびそれに対応して、これらの信号に必要なピンの数は概して増加しない。
【００３０】
Ｉ／Ｏ信号は、チップの機能論理エレメントをＰＬＤによって提供される論理機能を利用する外部回路に接続する。Ｉ／Ｏ信号は、各信号に１つのピンが割り当てられる比較的多数の固有信号を特徴的に含む。信号は固有であるが主に変換可能である。これは、各信号が論理エレメントのアレイにおける特定の論理エレメントに接続しており、アレイのエレメントは機能的に互いに等価であるからである。ベースＰＬＤの機能性がより多くの機能論理エレメントを提供するために拡張される場合、固有のＩ／Ｏ信号の数、およびそれに対応して、これらの信号に必要なピンの数は概して線形的に増加する。
【００３１】
ＩＣチップがピンエレメントに実際取り出されるより多くの信号を接合パッドにおいて有し得ることが更に留意される。チップ回路設計が最初に行われるとき、得られるチップダイスサイズは不定であり得るので、ダイス、リードフレーム、およびＩＣパッケージベースの間の物理的関係も不定であり得る。得られるダイスは選択されたリードフレームと物理的関係を有し得、それによってチップ上の接合パッドの全てとリードフレームコンタクトパッドとの間に接合ワイヤを接続することが不可能に、または望ましくなくなる。例えば、接合パッドの角に近い接合ワイヤの角度は鋭く、（図２に関して説明した）ワイヤ間に適切な間隔を設けることができなくなり得る。この場合、ＩＣ製造のための最適解決策は、チップ上の回路のサブセットへの接続を選択的に排除することによって、得られるダイスと選択されたリードフレームを使用することである。この方法は、ＰＬＤ装置において適用性を有することが多い。なぜなら、ＰＬＤは同一に機能する論理エレメントの大きなセットを含むことがよくあり、セットが単に切断（truncate)され得るからである。切断されたＰＬＤは、より少ない電力およびＩ／Ｏ信号ピンの要件を有するが、制御信号の数は概して減少されない。
【００３２】
ピンエレメントレイアウト３００は、特定の信号をピンエレメントパターンにおける個別のピンに割り当てることによって生成され得る。ピンエレメントレイアウト３００の割り当ては、上述の信号の種類の特徴を考慮に入れる。ピンエレメントパターンの中心点３０１、またはその近くに配置された多数のピンエレメントは、中央コアサブセット３２０を形成する。中央コアサブセット３２０は電力信号割り当てを受け取る。多くのピンが共通電力信号を送信する（service)ので、ピンエレメントとＩＣチップとの間を走る導電経路が合流され得る。中央コアサブセット３２０のピンエレメントからリードフレームのエッジへの回路経路が他のピンからの回路経路よりも長く且つ混雑している傾向にあるので、中央コアで合流され得る回路経路を有するピンを配置する事で、互いに交差しなくてはならない回路経路の数を減少し得る。これは、回路経路レイアウトを単純化し、ＩＣパッケージのベース層に組み込まれる必要のある導電層の数を減少する可能性がある。関連してコストが低減し、信頼性が増加することは、本発明の明確な利点を表す。
【００３３】
更に、共通に割り当てられたピンを相互接続する導電材料の大きな連続的面積は、ベース層内に設計され得る。これは、電力ピンのコア上方でパッケージにチップが装着されたときにチップから熱を逃がすように伝導するというＩＣパッケージングの能力を増加し得る。改善された熱伝導性は、本発明の更なる利点を表す。
【００３４】
ベースピンエレメントパターンの境界線３９９の近傍および、中心点３０１を貫通する直交する水平軸３０３および垂直軸３０５の交差点の近傍に配置されたピンエレメントのサブセットは、制御信号割り当てを受け取る。例えば、ピンエレメント３１０は「ＤＣＬＫ」と示される信号割り当てを受け取る。ピン群３３２、３３４、３３６、および３３８は、制御信号サブセットを含む。制御信号ピンのこのような配置は、ベースピンレイアウトを利用するＩＣパッケージおよびベースピンレイアウトを組み込む拡張機能性ＩＣパッケージ（図４を参照して以下に説明）の両方に対するリードフレームの中間エッジのコンタクトパッドへの比較的短く直接的な導電経路を容易にする。
【００３５】
電力コアピンエレメントサブセット３２０の外側にあり且つピン群３３２、３３４、３３６および３３８を含む制御信号ピンエレメントサブセットの外側にあるピンは、Ｉ／Ｏ信号割り当てを受け取る。
【００３６】
個々のピンに対する機能の割り当てはベースレイアウト３００に一体的であるが、不必要な細部によって図面が分かりにくくならないように、図３においてはピンエレメント３１０を除いてこれらの割り当てが省略されていることに留意されたい。
【００３７】
図４は、ある拡張ＩＣパッケージの代表的なピンエレメントパターンおよびレイアウトを示す。拡張ＩＣパッケージは、ベースチップの機能性に加えて、幾分の機能性の増加を伴うチップを含むように設計される。本願に記載のプログラム可能論理デバイスの場合、拡張ＩＣパッケージは、概ね機能論理エレメントの数の増加を伴う。例えば、Altera CorporationのEPF6010AベースＰＬＤは８８０個の使用可能論理エレメントを含み、Altera CorporationのEPF6016A拡張ＰＬＤは１３２０個の使用可能論理エレメントを含む。
【００３８】
拡張ＩＣピンレイアウト４００は、拡張ピンレイアウト４００を採用するＩＣパッケージと図３に関連して図示および説明したベースピンレイアウト３００を用いるＩＣパッケージとの間のマイグレーションについての互換性を確保するために使用されるプロセスの結果であり、またそのプロセスの目標でもあった。ベースＩＣと拡張ＩＣとの間のマイグレーション互換性は、例えば、ベースＩＣまたは拡張ＩＣのいずれにも対応可能な電子装置のためのプリント回路基板または他の担体の設計を可能にする。この場合、技術者は、製品設計の間、この拡張ＩＣパッケージを有するプリント回路基板を用いて、テストに使用できる余分な信号を設けることができる。設計が最終決定されると、プリント回路基板の再設計を全く行うことなく、ベースＩＣパッケージを有する同じプリント回路基板を用いて製造を行うことができる。
【００３９】
同様に、２つの異なる機能性レベルを製品に持たせることが可能である。両バージョンの製品は、回路基板に搭載する構成要素だけが異なり、同一のプリント回路基板設計を採用したものとすることができる。例えば、初歩的(entry-level)バージョンの製品にはベースピンレイアウトを有するＩＣを設け、高機能バージョンの製品には拡張ピンレイアウトを有するＩＣを設ける。複数のプリント回路基板設計が不要になることが、本発明の別の利点の１つである。
【００４０】
パッケージ間マイグレーションをサポートするエンハンスドＩＣ用のターゲットピンエレメントレイアウトを製造するという目的を達成する１つの方法として、そのピンのサブセットとしてのターゲットパターンの境界内にベースパターンを配置し、そのサブセット内の各ピン位置に、ベースレイアウトにおける対応位置にあるピンと同じ動作機能を割り当てることができる。その後、ターゲットレイアウトを採用するＩＣパッケージの各ピンエレメントを、レイアウトによって、そのピンエレメントに割り当てられた機能に関連付けられたＩＣチップの回路に電気的に接続する。
【００４１】
図４に示すターゲットピンレイアウト４００を採用するＩＣパッケージは、ベースとして図３のピンパターンおよびレイアウト３００を用いて上記の方法によって製造可能である。ベースパターン３００は、境界線４９８で囲まれたピンのサブセットとしてターゲットパターンの境界４９９内に配置される。その後、ベースパターンの挿入によって生じるピンの位置に、ベースレイアウトにおける対応位置にあるピンと同じ動作機能を割り当てる。例えば、図４のピンエレメント４１０は、図３のピンエレメント３１０と同じ機能割り当て（即ち、「ＤＣＬＫ」で示す信号）を受け取る。個々のピンに対する機能の割り当ては拡張レイアウト４００に一体的であるが、不必要な細部によって図面が分かりにくくならないように、図４においてはピンエレメント４１０を除いてこれらの割り当てが省略されていることに留意されたい。さらに、境界線４９８内に位置するピンエレメントは全てベースパターンによるものであることにも留意されたい。上記は好適な実施形態ではあるが、本発明はこれに限定はされない。最後に、ターゲットレイアウトを採用するＩＣパッケージの各ピンエレメントを、レイアウトに従ってピンエレメントに割り当てられた機能に関連付けられたパッケージのＩＣチップの回路に電気的に接続する。
【００４２】
説明した拡張ＩＣピンレイアウト４００の実施形態はまた、ターゲットレイアウト内のベースレイアウトを完全に複製する。本発明の範囲および精神から逸れることのない程度の改変がなされ得る。例えば、ＰＬＤがあれば、少数の電力ピンおよびＩ／Ｏピンがしばしば省略され得るが、通常制御信号は省略できない。ここで説明したピンの省略の結果、条件付きのマイグレーション可能性(migration ability)が得られる。チップ間のマイグレーション電位(migration potential)を維持するために、ベースチップのユーザは、拡張されたデバイス上の省略されたピンが存在しない可能性について知らされねばならない。従ってユーザは、パッケージキャリア、例えばプリント基板によって提供される電力導電経路が拡張レイアウトから省略された所定の電力ピンの存在に依存しないように取り計らい得る。同様に、ベースチップを使用する回路によってＰＬＤの最大容量が必要とされない場合に、ユーザは拡張レイアウトから省略された特定のＩ／Ｏピンの使用を回避し得る。
【００４３】
パッケージ間のマイグレーションを支持するターゲットピンエレメントレイアウトを製造する方法の第２の代表例は、以下のステップを含むことをここで説明する。既存のベースピンレイアウトは、ターゲットピンレイアウトがパッケージ間のマイグレーションについて既存のベースピンレイアウトとの互換性を有するように意図されていることを確認される。ターゲットピンパターンは、個数および相対位置の点でベースピンパターンに対応するピン位置の選択サブセットを含むことを確認される。基準点はベースピンレイアウトについて選択され、ベースピンレイアウトによってベースレイアウト内の個々のピン位置を確認する。基準点はターゲットピンレイアウトについて選択され、ターゲットピンレイアウトによってターゲットレイアウト内の個々のピン位置を確認する。ベース基準点がベースピンエレメントパターンのピン位置に対して占める、ピン位置のターゲットパターンの選択サブセットに対する対応位置をターゲット基準点が占める。ターゲットパターンの選択サブセット内の各ピンについて、ターゲット基準点に対するピン位置が確認され、同じ動作機能がベース基準点に対する対応位置を占めるベースレイアウト内のピンについて割り当てられるように、機能がピンに割り当てられる。次いで、ターゲットレイアウトを用いるＩＣパッケージ上の各ピンエレメントは、レイアウトのおかげでピンエレメントに割り当てられた機能に関連するチップ回路に電気的に接続される。
【００４４】
図４に示したターゲットピンレイアウト４００を用いるＩＣパッケージは、図３のパターンおよびレイアウトをベースとして用いて上記プロセスにより製造され得る。図３のピンレイアウト３００はベースピンレイアウトとして確認され、ターゲットピンレイアウトがパッケージ間のマイグレーションについてベースピンレイアウトとの互換性を有することを意図している。ピンサブセット４９８を含む図４のピンパターン４００は、個数および相対位置の点でベースピンパターンに対応するピン位置の選択サブセットを含むターゲットピンパターンとして確認される。図３の基準点３０１は、ベースピンレイアウトについて選択され、ベースピンレイアウトによってベースレイアウト内の個々のピン位置が確認される。図４の基準点４０１はターゲットピンパターンについて選択され、ターゲットピンパターンによりターゲットパターン内の個々のピン位置を確認する。ベースピンレイアウトのピン位置に対し図３のベース基準点３０１が占める、ピン位置のターゲットパターン選択サブセットに対する（実際、同一の）対応位置を基準点４０１が占めることに留意されたい（点３０１および点４０１がベースピンレイアウト３００およびピンサブセット４９８のそれぞれ中央に配置される）。具体的には示さないが、ターゲットパターンの選択サブセット内の各ピンの位置は、ターゲット基準点に対して確認され、ピンは、ベース基準点に対する対応位置を占めるベースレイアウト内のピンについての機能と同じ動作機能を割り当てられる。例えば、ターゲット基準点４０１から５つ下、１つ右の点に配置された図４のピン４１０は、ベース基準点３０１から５つ下、１つ右の点に配置された図３のピン３１０と同じ機能を割り当てられている。
【００４５】
次に、パッケージ間マイグレーションをサポートするターゲットピンエレメントレイアウトを作製するための、以下の工程を包含する第３の代表的な方法を説明する。ターゲットピンレイアウトをパッケージ間マイグレーションに対して互換性を有するようにさせたい既存のベースピンレイアウトを確認する。ベースピンパターンと同じ広がりを有する領域を取り囲むことができるような、ターゲットピンパターンの境界線を確認する。ベースレイアウト内の個々のピン位置を確認するための、ベースピンレイアウト用基準点を選択する。ターゲットレイアウト内の個々のピン位置を確認するための、ターゲットピンレイアウト用基準点を選択する。いずれの方向においても、ターゲット基準点のターゲットピンパターンの境界線への近さは、対応する方向におけるベース基準点のベースレイアウト境界線への近さと同等でしかない。ベースレイアウト中における各ピンの相対位置は、ベース基準点に対して決定される。ベースレイアウトから決定される各相対位置について、１本のピンがターゲットピン基準点に関して同じ相対位置においてターゲットパターン中に挿入され、このピンに、ベースレイアウト中の対応するピンが有するのと同じターゲットレイアウト中における機能を、割り当てる。そして、ターゲットレイアウトを用いたＩＣパッケージ上の各ピンエレメントを、このレイアウトによってピンエレメントに割り当てられた機能に関連付けられたチップ回路に、電気的に結合する。
【００４６】
図４に示すターゲットピンレイアウト４００を用いたＩＣパッケージは、図３のパターンおよびレイアウトをベースとして用いることにより、上述のプロセスによって作製され得る。図３のピンレイアウト３００が、ターゲットピンレイアウトをパッケージ間マイグレーションに対して互換性を有するようにさせたいベースピンレイアウトとして確認される。ターゲットピンパターンの境界線４９９が、ベースピンパターンと同じ広がりを有する領域（例えば境界線４９８を境界とする領域）を取り囲むことができるような境界線として確認される。基準点３０１が、ベースレイアウト内の個々のピン位置の確認に用いるために選択される。基準点４０１が、ターゲットレイアウト内の個々のピン位置の確認に用いるために選択される。いずれの方向においても、ターゲット基準点４０１のターゲットピンパターンの境界線４９９への近さは、対応する方向におけるベース基準点３０１のベースレイアウト境界線３９９への近さと同等でしかない。ベースレイアウト中における各ピンの相対位置は、ベース基準点に対して決定される。例えば、ピン３１０はベース基準点３０１の５．５ｍｍ下かつ１．５ｍｍ左にセンタリングされるように決定される。ベースレイアウトから決定される各相対位置について、１本のピンがターゲットピン基準点に関して同じ相対位置においてターゲットパターン中に挿入され、このピンに、ベースレイアウト中の対応するピンが有するのと同じターゲットレイアウト中における機能を、割り当てる。例えば、ピン４１０はターゲット基準点４０１の５．５ｍｍ下かつ１．５ｍｍ左のターゲットパターン中にセンタリングされるように決定され、「ＤＣＬＫ」機能を割り当てられる。そして、ターゲットレイアウトを用いたＩＣパッケージ上の各ピンエレメントを、このレイアウトによってピンエレメントに割り当てられた機能に関連付けられたチップ回路に、電気的に結合する。
【００４７】
図４の拡張ＩＣパッケージ用のターゲットピンレイアウト４００はさらに、以下のピン割り当てを有する。ピン群４４２、４４４、４４６および４４８は、電力信号を運ぶように割り当てられたピンエレメントのサブセットを占める。ピン群４４２、４４４、４４６、および４４８は、対角軸４０４および４０６に沿って配置されることに留意せよ。この配置特性により、電源接続点をリードフレームおよびチップの角の接点および接合パッドの近傍に作製することが容易になる。図２を参照して上述したように、これらの接合配置により電気的特性が低下する。しかし、ＰＬＤの３タイプの信号のうち、少なくとも電力信号はこれらの配置における低下局面による影響を受ける。レイアウト４００のピンエレメントのうちベースレイアウト対応サブセット４９８に含まれていず、且つピン群４４２、４４４、４４６および４４８を含む拡張電力サブセットに含まれていないものに、Ｉ／Ｏ機能を割り当てる。最後に、ターゲットレイアウトを用いたＩＣパッケージ上の各ピンエレメントを、ピンエレメントに割り当てられた機能に関連付けられたチップ回路に、電気的に結合する。
【００４８】
図５は、図４を参照して前述した２つのＩＣパッケージの間のマイグレーション経路を確立するための、代表的な設計方法のフローチャートを示す。
【００４９】
プログラム可能論理デバイスに有用な集積回路パッケージングを提供する。ベース集積回路と、ベースの機能スーパーセットである拡張集積回路との間のマイグレーション経路を提供する。プログラム可能論理デバイス（ＰＬＤ）の場合、ベース集積回路用のピンエレメントレイアウトは、電力信号、制御信号、およびＩ／Ｏ信号の接続を提供する。電力信号を伝達するピンは、ベースピンレイアウトのコアに設けられる。制御信号を伝達するピンは、レイアウトの水平軸と垂直軸との交点およびレイアウトの境界線に設けられる。残りのピンはＩ／Ｏ信号を伝達する。拡張集積回路用のピンエレメントレイアウトは、ベースピンエレメントレイアウトを包含する。電力信号を伝達する追加のピンは、拡張ピンエレメントレイアウトの１以上の対角軸近傍に設けられる。ベースピンエレメントレイアウトから始まる、拡張集積回路のピンエレメントレイアウトを決定する方法が開示される。
【００５０】
本発明の趣旨および範囲から逸脱することなく、好適な実施形態における様々な改変を行うことができる。例えば、ＰＬＤ用のＩＣパッケージについて本発明を説明したが、他のＩＣにも適用可能であり、メモリチップなどのモジュール機能を有するものが最も有利である。そして、例えば、矩形のジオメトリを用いた実施形態においてそのスキーム、パターンおよびレイアウトについて本発明を説明したが、他のジオメトリも用い得ることが当業者には理解されるであろう。このように、前述の説明は付属の請求項に記載された本発明を制限することを意図したものではない。
【００５１】
【発明の効果】
本発明によれば、プログラム可能論理デバイスに有用な集積回路パッケージングに関し、ベース集積回路と、ベース集積回路の機能性スーパセットである拡張集積回路との間のマイグレーション経路が提供される。プログラム可能論理デバイス（ＰＬＤ）の場合、ベース集積回路についてのピンエレメントのレイアウトは、電力、制御、およびＩ／Ｏの信号の接続を提供する。ピン導電電力信号は、ベースピンレイアウトのコアに配置される。ピン導電制御信号は、レイアウトの水平および垂直軸の交差点およびレイアウトの周辺の近くに配置される。残りのピンは、Ｉ／Ｏ信号を導電する。
【００５２】
拡張集積回路のためのピンエレメントレイアウトは、ベースピンエレメントレイアウトを包含する。電力信号を伝導するための追加ピンは、拡張ピンエレメントレイアウトの１つ以上の対角軸の近くに配置される。ベースピンエレメントレイアウトから開始する拡張集積回路ピンエレメントレイアウトを決定するための方法が、開示される。
【００５３】
本発明により、モデル設計の開発および製造、または初歩的なおよび強化された製品設計などのような関連する設計のための複数の回路基板を作成する必要性が排除される。本発明を用いる実施形態はまた、より簡単で、より信頼性のある内部構成を享受し得る。
【図面の簡単な説明】
【図１】最終組立て前の集積回路（ＩＣ）パッケージの断面図を示す図である。
【図２】ＩＣチップとリードフレームとの間のワイヤ接合の例を示す図である。
【図３】ベースＩＣパッケージのための代表的な、ピンエレメントのスキーム、パターン、およびレイアウトを示す図である。
【図４】拡張ＩＣパッケージのための代表的な、ピンエレメントのパターンおよびレイアウトを示す図である。
【図５】２つのＩＣパッケージの間のマイグレーション経路を確立するための代表的な設計方法のフローチャートである。
【符号の説明】
４００  拡張ＩＣピンレイアウト
４０３、４０５  直交軸
４０４、４０６  対角軸
４１０  ピンエレメント
４４２、４４４、４４６、４４８  ピン群
４９８、４９９  境界線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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