(57)【特許請求の範囲】
【請求項１】
第１及び第２基板と、
前記第１基板上に第１方向に配列された複数のゲートラインと、
前記ゲートラインと連結されたゲート電極と、
前記ゲートラインと垂直に交差して複数の画素を定義する複数のデータラインと、
前記ゲート電極上に形成され、前記データラインと所定間隔離隔されたソース電極及びドレイン電極と、
前記画素領域に形成され、前記ドレイン電極と電気的に連結された画素電極と、
一方側が前記データラインの側部と接触し、他方側が前記ソース電極の側部と接触して前記データラインとソース電極を電気的に連結する連結パターンと、
前記ゲート電極とソース／ドレイン電極の間に介在する半導体層と、
前記ソース電極とドレイン電極の離隔領域に形成された保護膜と、
前記第１及び第２基板の間に形成された液晶層と、を含むことを特徴とする液晶表示素子。
【請求項２】
前記データラインと対応する領域に半導体パターンが形成されることを特徴とする請求項１記載の液晶表示素子。
【請求項３】
前記ゲート電極と半導体層の間に形成されたゲート絶縁膜を更に含むことを特徴とする請求項１記載の液晶表示素子。
【請求項４】
前記ソース電極は、Ｕ字状であることを特徴とする請求項１記載の液晶表示素子。
【請求項５】
前記ドレイン電極は、ドレインコンタクトホールを通して画素電極と電気的に接続されることを特徴とする請求項１記載の液晶表示素子。
【請求項６】
前記画素電極の一方側が前記ドレイン電極の側部と接触することを特徴とする請求項１記載の液晶表示素子。
【請求項７】
前記保護膜は、ＳｉＯｘで形成されることを特徴とする請求項１記載の液晶表示素子。
【請求項８】
第１基板及び第２基板を準備する段階と、
前記第１基板上に第１方向に配列される複数のゲートライン及びゲート電極を形成する段階と、
ゲートラインが形成された第１基板上にゲート絶縁膜を形成する段階と、
半導体物質及びその上のＰＲパターンを形成し、前記ＰＲパターンにより半導体物質をエッチングして半導体パターン及び半導体層を形成する段階と、
ＰＲパターンが形成された第１基板に透明な伝導性物質を積層する段階と、
前記ＰＲパターンを除去して前記第１基板上に画素電極及び連結パターンを形成する段階と、
前記第１基板上に前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔され、前記連結パターンと側部に接続されて前記連結パターンを通じて前記データラインと接触するソース電極及び前記画素電極と接触するドレイン電極を形成する段階と、
前記第１基板上に保護層を形成した後、Ｏ２プラズマ処理によりソース電極とドレイン電極間の離隔領域以外の領域の保護層を除去する段階と、
前記第１基板と第２基板の間に液晶層を形成する段階と、を含むことを特徴とする液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子に係るもので、特に、バックライトによる漏洩電流を減少させることで、画質が向上し得るようにした液晶表示素子及びその製造方法に関する。
【背景技術】
【０００２】
各表示素子、特に、液晶表示素子（Liquid Crystal Display Device）のような平板表示装置（Flat Panel Display）においては、それぞれの画素に薄膜トランジスタのような能動素子が備えられて表示素子を駆動するが、このような表示素子の駆動方式をアクティブマトリックス（Active Matrix）駆動方式という。このアクティブマトリックス方式においては、前記能動素子がマトリックス形式で配列されたそれぞれの画素に配置されて該当画素を駆動するようになる。
【０００３】
図５は、アクティブマトリックス方式の液晶表示素子を示した図面である。図面に示された構造の液晶表示素子は、能動素子として薄膜トランジスタ(Thin Film Transistor)を使用するＴＦＴ ＬＣＤである。図面に示されたように、縦横にＮ×Ｍ個の画素が配置されたＴＦＴ ＬＣＤの各画素には、外部の駆動回路から走査信号が印加されるゲートライン４と画像信号が印加されるデータライン６の交差領域に形成されたＴＦＴを含んでいる。ＴＦＴは、前記ゲートライン４と連結されたゲート電極３と、該ゲート電極３上に形成されて該ゲート電極３に走査信号が印加されることで、活性化される半導体層８と、該半導体層８上に形成されたソース／ドレイン電極５ａ、５ｂと、を含む。前記画素１の表示領域には、前記ソース／ドレイン電極５ａ、５ｂと連結されて前記半導体層８が活性化されることで、前記ソース／ドレイン電極５ａ、５ｂを通じて画像信号が印加されて液晶（図示せず）を動作させる画素電極１０が形成されている。
【０００４】
図６は、各画素内に配置されるＴＦＴの構造を示した図面である。図面に示されたように、前記ＴＦＴは、ガラスのような透明な絶縁物質から成る基板１５上に形成されたゲート電極３と、該ゲート電極３が形成された基板１５の全体にかけて積層されたゲート絶縁層１１と、該ゲート絶縁層１１上に形成されて前記ゲート電極３に信号が印加されることで、活性化される半導体層８と、該半導体層８上に形成されたソース／ドレイン電極５ａ、５ｂと、これらソース／ドレイン電極５ａ、５ｂ上に形成されて素子を保護する保護層(passivation layer)１３と、を含む。前記のようなＴＦＴのドレイン電極５ｂは、画素内に形成された画素電極１０と電気的に接続され、前記ソース／ドレイン電極５ｂを通じて前記画素電極１０に信号が印加されることで、液晶を駆動して画像を表示するようになる。  
【０００５】
一方、４マスク工程で前記半導体層８と前記ソース／ドレイン電極５ａ、５ｂが同一マスク工程で形成されるが、この時、前記半導体層８と対応する領域にソース及びドレイン電極５ａ、５ｂが形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来のＴＦＴ構造においては、バックライトの光（図面に矢印で表記）が半導体層８に入射して前記半導体層を活性化することで、オフ電流(off curret)を増加させるという問題があった。このように、従来の液晶表示素子においては、バックライトの光によりオフ電流が増加し、画面に残像などが発生して表示品質が低下するという問題があった。
【０００７】
本発明は、このような問題点に鑑みて成されたもので、オフ電流を減少させて画質を向上し得る液晶表示素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明に係る液晶表示素子においては、第１及び第２基板と、前記第１基板上に第１方向に配列された複数のゲートラインと、これらゲートラインから引出されたゲート電極と、該ゲートラインと垂直に交差して複数の画素を定義する複数のデータラインと、前記ゲート電極上に形成され、前記データラインと所定間隔離隔されたソース電極及びドレイン電極と、前記画素領域に形成され、前記ドレイン電極と電気的に連結された画素電極と、前記データラインとソース電極を電気的に連結する連結パターンと、前記ゲート電極とソース／ドレイン電極の間に介在する半導体層と、前記第１及び第２基板の間に形成された液晶層と、を含むことを特徴とする。
【０００９】
また、前記データラインと対応する領域に半導体パターンが形成されていて、前記ゲート電極と半導体層の間に形成されたゲート絶縁膜が形成されていることを特徴とする。
【００１０】
また、前記ソース電極は、Ｕ字状に形成され、チャネルの幅を広めることでスイッチング速度を向上させることを特徴とする。
【００１１】
そして、前記連結パターンは、コンタクトホールによりデータラインとソース電極が電気的に連結されていて、前記ドレイン電極は、ドレインコンタクトホールを通して画素電極と電気的に連結されていることを特徴とする。かつ、前記データライン及びソース／ドレイン電極を含む基板の全面に保護膜が形成されていることを特徴とする。
【００１２】
一方、前記連結パターンの一方側が前記データラインの側部と接触し、その他方側が前記ソース電極の側部と接触することもできて、前記画素電極の一方側が前記ドレイン電極の側部と接触することもできる。また、前記ソース電極とドレイン電極の離隔領域に保護膜が形成され、該保護膜は、ＳｉＯｘで形成されることを特徴とする。
【００１３】
あるいは、前記データライン、連結パターン及びソース／ドレイン電極上に保護膜が形成されることを特徴とする。
【００１４】
また、本発明に係る液晶表示素子の製造方法においては、第１基板及び第２基板を準備する段階と、前記第１基板上に第１方向に配列される複数のゲートライン及びゲート電極を形成する段階と、前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔されたソース電極及びドレイン電極を形成する段階と、前記画素領域に前記ドレイン電極と電気的に連結された画素電極と前記データラインとソース電極を電気的に連結する連結パターンを形成する段階と、前記第１基板と第２基板の間に液晶層を形成する段階と、を含むことを特徴とする。
【００１５】
この時、前記ゲート電極とソース／ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層の間にゲート絶縁膜を形成する段階と、前記ソース／ドレイン電極を含む基板の全面に保護膜を形成する段階と、を更に含むことを特徴とする。また、前記保護膜上に前記データラインとソース電極を電気的に連結するコンタクトホールを形成する段階を更に含むことを特徴とする。
【００１６】
また、本発明に係る液晶表示素子の製造方法においては、第１基板及び第２基板を準備する段階と、前記第１基板上に第１方向に配列される複数のゲートライン及びゲート電極を形成する段階と、前記第１基板上に画素電極及び連結パターンを形成する段階と、前記第１基板上に前記ゲートラインと垂直に交差して複数の画素領域を定義する複数のデータラインと、これらデータラインと所定間隔離隔され、前記連結パターンを通じて前記データラインと接触するソース電極及び前記画素電極と接触するドレイン電極を形成する段階と、前記第１基板と第２基板の間に液晶層を形成する段階と、を含むことを特徴とする。
【００１７】
この時、前記ゲート電極とソース／ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、前記ソース電極とドレイン電極間の離隔領域に露出された半導体層上に保護膜を形成する段階と、を更に含んで構成され、前記保護膜は、Ｏ２プラズマ処理を通じて形成し得ることを特徴とする。
【００１８】
または、前記ゲート電極とソース／ドレイン電極の間に半導体層を形成する段階と、前記ゲート電極と半導体層上にゲート絶縁膜を形成する段階と、前記ソース電極とドレイン電極上に保護膜を形成する段階と、を更に含んで構成されることを特徴とする。
【００１９】
前記のように、本発明は、データラインとソース電極間の半導体パターンを除去することで、バックライトの光による漏洩電流を除去する。即ち、従来、４マスク工程で半導体層は、データラインとソース／ドレイン電極と対応する領域に形成され、特に、ソース電極がデータラインから引出されるために、ゲートラインと対応する領域を除外した半導体パターンがバックライトの光に露出される。従って、バックライト光により露出された半導体パターンが活性化されてオフ電流が流れるようになる。しかし、本発明においては、データラインとゲート電極の間に形成されてバックライトの光に露出される半導体パターンを除去することで、オフ電流を防止する。
【発明の効果】
【００２０】
本発明によると、バックライトにより露出される半導体パターンを除去することで、半導体パターンがバックライトの光によりバックライトに活性化されることを防止してオフ電流の発生を防止する。このように、液晶表示素子のオフ電流の発生を防止し、画質を一層向上し得るという効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る液晶表示素子及びその製造方法について図面を用いて説明する。
【００２２】
図1Ａ及び図１Ｂは、本発明の第１実施形態に係る液晶表示素子を示した図で、図１Ａは、ゲートラインを中心に隣接する画素の一部を示した平面図で、図１Ｂは、図１ＡのII-II'の断面図である。
図面に示されたように、本発明の第１実施形態に係る液晶表示素子１００は、透明な基板１２０上に第１方向に配列された複数のゲートライン１０４と、これらゲートライン１０４と垂直に配列されて複数の画素（Ｐ）を定義する複数のデータライン１０６と、前記ゲートライン１０４とデータライン１０６の交差領域に形成された薄膜トランジスタ（ＴＦＴ）と、を含む。この時、前記薄膜トランジスタ（ＴＦＴ）は、ゲートラインから引出されたゲート電極１０３と、該ゲート電極１０３上に形成された前記データライン１０６の下部に形成された半導体パターン１０８ａと離隔されて形成された半導体層１０８と、前記ゲート電極１０３と対応する半導体層１０８上に形成されたソース電極及びドレイン電極１０５ａ、１０５ｂと、を含む。
【００２３】
また、前記ゲート電極１０３と半導体層１０８の間には、ゲート絶縁膜１１１が介在し、前記データライン１０６及びソース／ドレイン電極１０５ａ、１０５ｂを含む基板上部には、保護膜１１３が形成されている。
【００２４】
また、前記画素領域（Ｐ）には、ドレインコンタクトホール１３３を通じて前記ドレイン電極１０５ｂと電気的に接触する画素電極１１０が形成されていて、前記ソース電極１０５ａは、連結パターン１１０ａを通じて前記データライン１０６と電気的に連結されている。この時、前記連結パターン１１０ａは、前記データライン１０６上に形成された第１コンタクトホール１３１とソース電極１０５ａ上に形成された第２コンタクトホール１３２を通じて前記データライン１０６及びソース電極１０５ａにそれぞれ接触するようになる。
【００２５】
また、前記画素電極１１０は、前記ゲートライン１０４の上部まで延長されて前記ゲートライン１０４と共にストレージキャパシタ（Ｃｓｔ）を形成する。そして、前記画素電極１１０及び連結パターン１１０ａは、前記保護膜１１３上に形成される。
【００２６】
前記のように、本発明の液晶表示素子は、前記データライン１０６の下部に形成された半導体パターン１０８ａと薄膜トランジスタ（ＴＦＴ）の半導体層１０８が所定距離を置いて離隔されてバックライトによるオフ電流を防止する。
【００２７】
一般的に、４−マスク工程で製造される液晶表示素子は、工程の特性上、データラインの下部に半導体パターンが形成される。そして、薄膜トランジスタのソース電極がデータラインから延長されて半導体層の上部まで形成されるから、半導体パターンも前記ソース電極に沿って形成され、半導体層と一体を成すようになる。従って、前記データライン６と半導体層８の間に半導体パターンが形成され、該半導体パターンは、バックライトにより露出されてオフ電流を発生させるようになる（図６参照）。
【００２８】
その反面、本発明においては、前記データライン１０６と半導体層１０８の間に形成される半導体パターンを除去し、従来のバックライトによるオフ電流の発生を防止し、前記連結パターン１１０ａを置いてデータライン１０６とソース電極１０５ａを電気的に連結する。特に、本発明は、前記ゲート電極１０３によりバックライトの光が全て遮断されるように、前記半導体層１０８とソース／ドレイン電極１０５ａ、１０５が前記ゲート電極１０３の領域をはみ出さないように形成される。
【００２９】
従って、本発明においては、バックライトにより露出される半導体パターンがないため、これによるオフ電流が発生しない。前記データラインと対応する領域に半導体パターンが形成されているが、これは、半導体層とは孤立しているから、ＴＦＴのオフ電流を発生させない。
【００３０】
このように構成された液晶表示素子は、４−マスク工程を通じて形成されることができる。即ち、第１マスク工程によりゲート電極及びゲートラインなどが形成され、第２マスク工程により半導体層、ソース／ドレイン電極及びデータラインなどが形成される。第２マスク工程においては、回折マスク（または、ハーフトーンマスクが使われる。そして、第３マスク工程によりコンタクトホール（ドレインコンタクトホールなど）が形成され、第４マスク工程により画素電極が形成される。
【００３１】
一方、本発明は、３−マスク工程によっても形成することができ、図２Ａ及び図２Ｂは、３−マスク工程により形成された液晶表示素子を示した図である。即ち、図２Ａは平面図で、図２Ｂは図２ＡのIII-III'の断面図である。
【００３２】
図面に示されたように、本第２実施形態による液晶表示素子は、画素電極の形成位置を除外した全ての構成が第１実施形態（図１Ａ及び図１Ｂ）と同一であるため、本実施形態においては、構造的な差異点を説明することにする。
【００３３】
図面に示されたように、本実施形態は、ソース電極２０５ａがデータライン２０６と所定距離離隔されていて、これらは、連結パターン２１０ａを通じて電気的に連結される。この時、前記連結パターン２１０ａの一方側が前記データライン２０６の一方側と接触され、その他方側が前記ソース電極２０５ａの一方側と接触することで、前記データライン２０６とソース電極２０５ａを電気的に連結させるようになる。この時、前記ソース電極２０５ａがＵ字状構造で、Ｕ字状チャンネルを形成し、薄板トランジスタのスイッチング速度を一層向上させることができる。また、ゲートライン２０４とデータライン２０６により定義された画素領域（Ｐ）に薄膜トランジスタのドレイン電極２０５ｂと接触する画素電極２１０が形成されていて、該画素電極２１０もその一部が前記ドレイン電極２０５ｂの一方側と接触する。
【００３４】
一方、前記ゲート電極２０３の上部には、ゲート絶縁膜２１１が形成されていて、前記連結パターン２１０ａ及び画素電極２１０が前記ゲート絶縁膜２１１上に形成される。そして、前記ソース電極２０５ａとドレイン電極２０５ｂの間に露出された半導体層上には、シリコン酸化膜ＳｉＯｘから成る保護層２１３が形成されていて、該保護層は、ソース／ドレイン電極２０５ａ、２０５ｂを含む基板の全面に形成できる。しかし、保護層を全面に形成する場合、駆動回路と連結させるためのパッド部（図示せず）を露出させなければならないから、マスク数が追加される。これに対して、露出された半導体層上のみに保護層を形成する場合、Ｏ２プラズマを通じてマスク工程の追加をしなくても、保護層を形成し得ることになる。
【００３５】
以下、３−マスク工程による液晶表示素子の製造方法について図面を用いて具体的に説明するようにする。
【００３６】
図３Ａ〜図３Ｄ及び図４Ａ〜図４Ｃは、本発明に係る液晶表示素子の製造方法を示した図で、図３Ａ〜図３Ｄは断面図で、図４Ａ乃至図４Ｃは平面図である。
【００３７】
まず、図３Ａ及び図４Ａに示されたように、透明な基板を準備した後、該基板上に第１マスク工程を通じてゲートライン３０４及び該ゲートライン３０４から引出された薄膜トランジスタのゲート電極３０３を形成する。そして、前記ゲート電極３０３を含む基板の全面にゲート絶縁膜３１１を形成した後、第２マスク工程を通じて前記ゲート絶縁膜３１１上に半導体パターン３０８ａと薄膜トランジスタの半導体層３０８をそれぞれ形成する。この時、前記半導体パターン３０８ａを、以後に形成されたデータライン３０６のリペアー（repair）のために形成するが、前記半導体層３０８は、ゲート電極３０３と対応する位置に形成する。この時、前記半導体パターン３０８ａと半導体層３０８を形成するためにマスクに使われたＰＲパターン３５０は除去せずに残す。
【００３８】
次いで、図３Ｂに示されたように、前記ＰＲパターンを含む基板の全面に、ＩＴＯまたはＩＺＯのような透明な伝導性物質を蒸着した後、前記ＰＲパターン３５０を除去することで、図３Ｃに示されたように、画素領域（Ｐ）に画素電極３１０を形成し、前記半導体パターン３０８ａと薄膜トランジスタの半導体層３０８の間を連結する連結パターン３１０ａを形成する。
【００３９】
次いで、図３Ｄ及び図４Ｂに示されたように、第３マスク工程を通じて前記ゲートライン３０４と垂直に交差し、その一部が前記連結パターン３１０ａの一方側と接触するデータライン３０６と、前記半導体層３０８上に前記データライン３０６と所定間隔離隔されてその一方側が前記連結パターン３１０ａの他方側と連結されて前記データライン３０６と電気的に連結するソース電極３０５ａと、前記半導体層３０８上に前記ソース電極３０５ａと所定間隔離隔されてその一方側が画素電極３１０の一部と接触するドレイン電極３０５ｂと、を形成する。
【００４０】
次いで、Ｏ２プラズマ工程を通じて図３Ｄ及び図４Ｃに示されたように、前記ソース電極３０５ａとドレイン電極３０５ｂの間に露出した半導体層上にＳｉＯｘから成る保護層３１３を形成する。この時、前記半導体層３０８は、ａ-Ｓｉ（非晶質シリコン）から形成されるが、該非晶質シリコンの表面にＯ２プラズマ処理をすると、その表面にＳｉＯｘが形成される。
【００４１】
このように３-マスク工程を通した液晶表示素子の製造方法は、以前の実施形態に比べて工程を単純化し得るだけではなく、高価の回折マスクを使用しないから、工程費を節減し得るという利点がある。
【００４２】
前述したように、本発明は、バックライトによるオフ電流を防止し得る液晶表示素子及びその製造方法を提供する。即ち、本発明は、データラインの下部に形成される半導体パターンと薄膜トランジスタの半導体層が互いに隔離されるように形成されることで、バックライトにより露出される半導体パターンを除去することができる。したがって、薄膜トランジスタのソース電極もデータラインと離隔されて形成され、これらは、画素電極形成時に共に形成された連結パターンにより電気的に連結させることができる。
【図面の簡単な説明】
【００４３】
【図１Ａ】本発明の第１実施形態に係る液晶表示素子を示した図である。
【図１Ｂ】図１aのII-II'の断面図である。
【図２Ａ】本発明の他の実施形態に係る液晶表示素子を示した図である。
【図２Ｂ】図２ＡのIII-III'の断面図である。
【図３Ａ】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図３Ｂ】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図３Ｃ】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図３Ｄ】本発明に係る液晶表示素子の製造方法を示した断面図である。
【図４Ａ】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図４Ｂ】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図４Ｃ】本発明に係る液晶表示素子の製造方法を示した平面図である。
【図５】従来の液晶表示素子を簡略に示した平面図である。
【図６】図５のＩ-Ｉ'の断面図である。
【符号の説明】
【００４４】
１０５ａ、２０５ａ、３０５ａ:ソース電極
１０５ｂ、２０５ｂ、３０５ｂ:ドレイン電極
１０６、２０６、３０６:データライン
１０８、２０８、３０８:半導体層
１０８ａ、２０８ａ、３０８ａ:半導体パターン
１１０ａ、２１０ａ、３１０ａ:連結パターン
【図１Ａ】
0004473235.tif 000002
【図１Ｂ】
0004473235.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
0004473235.tif 000014