(57)【特許請求の範囲】
【請求項１】
不揮発性メモリの消去方法であって、前記不揮発性メモリのメモリセルが、
基板表面の一方導電型のチャネル形成半導体領域と、
前記基板表面に配置され、前記チャネル形成半導体領域によって互いに離隔され、かつ相互に分離された第１反対導電型領域および第２反対導電型領域とを含み、
前記チャネル形成半導体領域が、
前記第１反対導電型領域の横に接触する第１チャネル形成半導体領域と、
前記第２反対導電型領域に接触する第２チャネル形成半導体領域と、
前記第１チャネル形成半導体領域および第２チャネル形成半導体領域と接触し、かつ前記第１チャネル形成半導体領域と前記第２チャネル形成半導体領域との間に配置された第３チャネル形成半導体領域と、
前記第１チャネル形成半導体領域および当該第１チャネル形成半導体領域に隣接した前記第１反対導電型領域の一部の上に配置された第１ゲート絶縁膜と、
前記第２チャネル形成半導体領域および当該第２チャネル形成半導体領域に隣接した前記第２反対導電型領域の一部の上に配置された第２ゲート絶縁膜と、
前記第３チャネル形成半導体領域上に配置された第３ゲート絶縁膜とを含み、
前記第１ゲート絶縁膜上に第１導電ゲートが配置され、前記第２ゲート絶縁膜上に第２導電ゲートが配置され、前記第３ゲート絶縁膜上に第３導電ゲートが配置され、前記第１導電ゲート、第２導電ゲートおよび第３導電ゲートが互いに電気的に絶縁され、かつ前記第１導電ゲートの一部が前記第１ゲート絶縁膜を介して前記第１反対導電型領域の一部と重なり、かつ前記第２導電ゲートの一部が前記第２ゲート絶縁膜を介して前記第２反対導電型領域の一部と重なり、
前記第１ゲート絶縁膜および第２ゲート絶縁膜は、キャリア蓄積のためのキャリアトラッピングサイトを備えたONO膜で構成され、
前記第１チャネル形成半導体領域および前記第２チャネル形成半導体領域は、チャネル長が３０〜８０ｎｍであり、
前記第１チャネル形成半導体領域に対する前記第１反対導電型領域の正のバイアス値は、前記第１ゲート絶縁膜と前記第１反対導電型領域との間の界面においてホットホールに対して形成される電気バリヤよりも大きい値であり、
前記不揮発性メモリの消去方法が、
前記ホットホールを前記反対導電型領域の表面に発生させるために、前記第１導電ゲートを前記基板表面の電位に対して負あるいはゼロにバイアスし、かつ前記第１反対導電型領域を正にバイアスした状態でホットホールを前記第１ゲート絶縁膜に注入し、
その後、前記第１導電ゲートを、前記第１ゲート絶縁膜が５ＭＶ／ｃｍ以上の平均電界を発生する電圧まで正にバイアスすることを特徴とする不揮発性メモリの消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ホットホールを使用する不揮発性メモリセルの消去方法に関するものである。
【０００２】
【従来の技術】
ＭＯＮＯＳ（金属‐酸化膜‐窒化膜‐酸化膜‐半導体：ここでは“金属”は導電ゲート材料であることを意味する）およびＳＯＮＯＳ（（導電ゲートとしての）シリコン‐酸化膜‐窒化膜‐酸化膜‐シリコン）メモリは、ＭＮＯＳ（金属‐窒化膜‐酸化膜‐半導体）メモリの窒化膜の膜厚を薄くし、横寸法を縮小し、プログラミング電圧を減らし、再現性を改善するに提案された。
ＭＯＮＯＳおよびＳＯＮＯＳメモリ（以下、“ＭＯＮＯＳメモリ”で代表する）では、窒化膜内および窒化膜と上部酸化膜界面とに位置するキャリアトラップが、電気情報としてキャリアを捕獲し、かつ蓄積するために使用される。
最初のＭＯＮＯＳ論文（文献１：Ｅ．Ｓｕｚｕｋｉらの著の“金属‐酸化膜‐窒化膜‐酸化膜‐半導体（ＭＯＮＯＳ）構造を有する低電圧書換え可能ＥＥＰＲＯＭ”（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．ＥＤ−３０、Ｆｅｂ．、１９８３）を参照）では、エレクトロンおよびホールの直接トンネリングがプログラミングのために使用される。すなわちトラップサイトへのエレクトロンの直接トンネル注入は“書き込み”のために使用され、トラップサイトからのエレクトロンの直接トンネル抽出および／またはトラップサイトへのホールの直接トンネル注入は“消去”のために使用される。
【０００３】
一方、トラップサイトへのホットエレクトロンの注入による書き込み、およびトラップサイトへのホットホールの注入による消去は、最初はフローティングゲート素子に適用され（文献２：Ｙ．Ｔａｒｕｉ、Ｙ．Ｈａｙａｓｈｉ、Ｋ．Ｎａｇａｉ著の“電気的再プログラム可能不揮発性メモリ”（ＩＥＥＥＪｏｕｎａｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、Ｖｏｌ．ＳＣ−７、Ｎｏ．５、Ｏｃｔ．１９９２、ｐ．３６９−３７５）を参照）、より高い保持特性を実現する目的で底部酸化膜を厚くした単一ゲートＭＯＮＯＳメモリをプログラミングするため（文献３：Ｔ．Ｙ．Ｃｈａｎ、Ｋ．Ｋ．Ｙｏｕｎｇ、ＣｈｅｎｍｉｎｇＨｕ著の“真の単一トランジスタ酸化膜‐窒化膜‐酸化膜ＥＥＰＲＯＭ装置”（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、Ｖｏｌ．ＥＤＬ−８、Ｎｏ．３、１９８７、ｐ．９３−９５）を参照）、およびビット密度を２倍にする（文献４：Ｂ．Ｅｉｔａｎらの著の“２ビットのトラッピング記憶ＮＶＭセル、ＮＲＯＭは浮動ゲートセルへの本当の挑戦を勝ち取ることができるか？”（１９９９Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄＭａｔｅｒｉａｌｓ、Ｔｏｋｙｏ、Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ、ｐ５２２−５２３、１９９９）を参照）ために提案された。
【０００４】
上記の単一ゲートＭＯＮＯＳメモリでは、単一ゲートが、チャネル形成半導体領域ならびにドレインおよびソース領域の一部の上に形成されたＯＮＯ（酸化膜‐窒化膜‐酸化膜）ゲート絶縁膜上で、チャネル形成半導体をブリッジするように形成される点に特徴がある。
【０００５】
書き込みの場合、ホットエレクトロンは、ドレインとチャネル形成領域との間の接合部に隣接するＯＮＯゲート絶縁膜の一部に注入され、ＯＮＯゲート絶縁膜内のトラッピングサイトにトラップされる。“消去”の場合、ホットホールは、ドレイン接合部に隣接したＯＮＯゲート絶縁膜の一部に注入される。しかしながら、ホットホールにより得られた消去後の閾値電圧（Ｖｔｈ）は、所定のホール注入バイアス条件に対して再現性が悪く、および／または不安定である。上記の文献３および４では、ＯＮＯ膜の消去部の下のチャネル形成半導体領域の一部がチャネル形成半導体領域の“プログラム化されない”部分と直列に接続されているために、この不安定性は、ＯＮＯ膜のプログラム化されない部分の下のチャネル形成半導体領域の一部の安定した電気特性によって隠されていた。ここでは、Ｖｔｈが“消去”部のＶｔｈよりも高い。この場合消去部のＶｔｈの再現性が悪ければ、それは見えないものの、次に書き込む時のスタートポイントが異なる訳であるから、次の書き込みの再現性に影響していた。一方、チャネル形成半導体領域のプログラム化されない部分の大部分が、分割ゲートにより制御され、かつオンにされれば、不安定性が観察されるだろう。この場合、他のゲートは、チャネル形成半導体領域のプログラム化部分の上に配置された分離ゲートと並んで置かれ、この分離ゲートから絶縁されて配列される。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、キャリア蓄積のためのキャリアトラッピングサイトがゲート絶縁膜に形成される不揮発性メモリを安定的に消去する方法を提供することにある。
本発明の他の目的は、キャリア蓄積のためのキャリアトラッピングサイトがゲート絶縁膜に形成される不揮発性メモリを均一に消去する方法を提供することにある。
本発明の他の目的は、不揮発性メモリの、より優れた書換え耐性を実現する消去方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の第１の方法では、ゲート絶縁膜に注入された不安定ホールを放電させる放電パルスを、消去後にゲートに印加する。ホットホールは、導電ゲートを負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でゲート絶縁膜に注入される。ホットホールは反対導電型領域の表面に発生する。第１チャネル形成半導体領域に対する反対導電型領域の正のバイアス値は、ゲート絶縁膜と反対導電型領域との間の界面においてホットホールに対して形成される電気バリヤの値よりも大きい。該放電パルスにより、導電ゲートは、ゲート絶縁膜が５ＭＶ／ｃｍ以上の平均電界を発生する電圧まで正にバイアスされる。
【０００８】
本発明の第２の方法では、消去されるメモリアレイの全てのセルのトラップサイトへ、消去前にエレクトロンを注入する。これにより、消去後はメモリアレイ中のＶｔｈ分布が均一化される。エレクトロンはゲート絶縁膜に注入され、ゲート絶縁膜内のキャリアトラップサイトにトラップされる。ホットホールは、導電ゲートを負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でゲート絶縁膜に注入される。
本発明の第３の方法では、トラップサイトに蓄積されたエレクトロンを安定的に消去するためにバイアスが減ぜられる。ホットホールは、導電ゲートを負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でゲート絶縁膜に注入される。この正のバイアス値は、ホットホールに対してゲート絶縁膜と導電領域との間の界面に形成される電気バリヤの値よりも大きい値とし、前記正のバイアスと前記負あるいはゼロのバイアスの２／５の絶対値との和が６Ｖ以下であり、前記負あるいはゼロのバイアスは０Ｖ〜−５Ｖの範囲である。上記の第１から第３までの本発明では、文字通り“消去”だけではなく、トラップされたエレクトロンをホールのチャージによって“対消滅あるいは中性化する”ことも含む。
【０００９】
上記の方法の少なくとも１つは、下記メモリセルあるいはメモリセルから作られるメモリアレイに適用される。
このメモリセルは少なくとも、下記ａ）〜ｄ）から成り、更には、
ａ）基板表面の第１チャネル形成半導体領域、
ｂ）第１チャネル形成半導体に隣接し、かつ基板表面に形成された反対導電型領域、
ｃ）第１チャネル形成半導体領域上のゲート絶縁膜、
ｄ）ゲート絶縁膜上の導電ゲートおよびゲート絶縁膜内のキャリアトラップサイト、
ｅ）基板表面の第１チャネル形成半導体領域に接触する第２チャネル形成半導体領域、
ｆ）第２チャネル形成半導体領域上の第２ゲート絶縁膜、
ｇ）第２ゲートが第２ゲート絶縁膜上に形成されており、第２導電ゲートが第１導電ゲートから分離され、かつ絶縁膜によって絶縁されている、
から成る。
上記ｃ）で前記ゲート絶縁膜は前記反対導電型領域の一部の上にも設けられている構成、上記ａ）からｄ）までの構成にさらに前記反対導電型領域に離間しかつ前記チャネル形成半導体領域に接した第２の反対導電型領域を設けた構成、上記ａ）からｇ）までの構成に更に前記反対導電型領域に離間しかつ前記チャネル形成半導体領域に接した第２の反対導電型領域を設けた構成のセルおよびそのアレイにも本発明は適用される。
【００１０】
さらには、メモリセルは、
ａ）基板表面の一方導電型のチャネル形成半導体領域であって、基板が半導体基板あるいはシリコンオンインシュレータ（ＳＯＩ）基板であること、
ｂ）基板表面に第１反対導電型領域および第２反対導電型領域が配置され、第１および第２反対導電型領域が相互に離間され、かつチャネル形成半導体領域によって相互に分離されていること、
ｃ）このチャネル形成半導体領域が、
（ｉ）第１反対導電型領域の横方向に接触する第１チャネル形成領域、
（ｉｉ）第２反対導電型領域に接触する第２チャネル形成領域、
（ｉｉｉ）第１および第２チャネル形成領域と接触し、かつ第１チャネル形成領域と第２チャネル形成領域との間に配置された第３チャネル形成領域、を含むこと、
ｄ）ゲート絶縁膜が、
（ｉ）第１チャネル形成領域およびこの第１チャネル形成領域に隣接する第１反対導電型領域の一部の上に配置された第１ゲート絶縁膜、
（ｉｉ）第２チャネル形成領域およびこの第２チャネル形成領域に隣接する第２反対導電型領域の一部の上に配置された第２ゲート絶縁膜、
（ｉｉｉ）第３のチャネル形成領域上に配置された第３ゲート絶縁膜、
を含むこと、
ｅ）導電ゲートが、
（ｉ）第１ゲート絶縁膜上の第１ゲート電極、
（ｉｉ）第２ゲート絶縁膜上の第２ゲート電極、
（ｉｉｉ）第３のゲート絶縁膜上の第３ゲート電極、
を含み、
ゲート電極が、互いに電気的に絶縁され、かつ第１ゲートの一部が第１絶縁膜を介して第１反対導電型領域の一部に重なり、かつ第２ゲートの一部が第２絶縁膜を介して第２反対導電型領域の一部に重なること、
ｆ）第１および第２絶縁膜に設けられたキャリア蓄積のためのキャリアトラッピングサイト、
を備えているものも本発明は適用される。
【００１１】
一例として、キャリアトラッピングサイトは３層構造の絶縁膜内に埋め込まれる。典型的な実施例では３層構造が酸化膜‐窒化膜‐酸化膜であり、製造過程でキャリアトラッピングサイトが窒化シリコン膜内および／または窒化シリコン膜とシリコン酸化膜との間の界面に生成される。窒化シリコンは一部酸素を含んでもよく、シリコン酸化膜は、酸化膜の酸素原子の一部が窒素原子と置き換えられる窒化酸化膜であってもよい。
他の例では、キャリアトラッピングサイトが導体あるいはシリコンのような半導体の小さい粒であり、第１および第２ゲート絶縁膜に埋め込まれる。
【００１２】
【発明の実施の形態】
図１は、本発明のホール注入方法が用いられる不揮発性メモリセルの一例を示している。本発明の方法は、本発明の精神および範囲から逸脱しないで図１に示された不揮発性メモリセル以外の適当な不揮発性メモリセルに適用することができる。
半導体基板１００の表面にはウェル領域２００が形成される。ウェル領域２００の表面には、チャネル形成半導体領域３００、第１反対導電型領域４０１、および第２反対導電型領域４０２が形成される。このチャネル形成半導体領域３００はｐ形であり、第１および第２反対導電型領域はｎ形である。また、半導体基板１００は、絶縁体上にシリコンが載置されたものであってもよい。
【００１３】
このチャネル形成半導体領域３００はさらに、
ａ）第１反対導電型領域４０１に接触する第１チャネル形成領域３０１と、
ｂ）第２反対導電型領域４０２に接触する第２チャネル形成領域３０２と、
ｃ）両側が第１および第２チャネル形成領域に接触する第３チャネル形成領域３０３とを含む。
第１ゲート絶縁膜５０１は、第１チャネル形成領域３０１および当該第１チャネル形成領域に隣接する第１反対導電型領域４０１の一部の上に配置されている。第２ゲート絶縁膜５０２は、第２チャネル形成領域３０２および当該第２チャネル形成領域に隣接する第２反対導電型領域４０２の一部の上に配置されている。第３のゲート絶縁膜５０３は第３チャネル形成領域３０３上に形成される。
【００１４】
第１ゲート電極６０１は第１ゲート絶縁膜５０１上に形成される。第２ゲート電極６０２は第２ゲート絶縁膜５０２上に形成される。第３のゲート電極６０３は第３のゲート絶縁膜５０３上に形成される。第１および第３のゲート電極ならびに第２および第３の電極は、それぞれ絶縁膜７０１および７０２によって相互に電気的に絶縁される。
第１ゲート電極６０１の一部は、第１絶縁膜５０１を介して第１反対導電型領域４０１の一部に重なり、第２ゲート電極６０２の一部は、第２絶縁膜５０２を介して第２反対導電型領域４０２の一部に重なる。
【００１５】
例えば、第３のチャネル形成領域３０３のチャネル長は０．２６マイクロメートルである。第１および第２チャネル形成領域のチャネル長はいずれも０．０５５マイクロメートルである。第１および第２チャネル形成領域の不純物濃度は、表面近くで約１×１０１８ａｔｏｍｓ／ｃｍ３である。第１および第２反対導電型領域の不純物濃度は、第１および第２ゲート下の表面の近くでそれぞれ約１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３である。第３のゲート絶縁膜は約９ナノメートルの厚さを有するシリコン酸化膜である。第１および第２ゲート絶縁膜は３つの層、すなわち３．６ｎｍ厚の窒化したシリコン酸化膜／５ｎｍ厚のシリコン窒化膜／４．２ｎｍ厚のシリコン酸化膜を含む。
キャリアトラッピングサイトは、シリコン窒化膜内に約１×１０１９サイト／ｃｍ３の濃度で形成され、さらに当該シリコン窒化膜とシリコン酸化膜との界面に約２×１０１３サイト／ｃｍ２の密度で形成されている。
【００１６】
次に、本発明のホットホール注入による安定消去方法を、図１に示したメモリセルに関して説明する。
第１反対導電型領域４０１から第１ゲート絶縁膜５０１へのホットホール注入は、第１チャネル形成領域３０１に対して正の電位Ｖｂｉｔ１ｒ（ホールに対する電気バリヤの高さＶＢｈよりも大きい）を第１反対導電型領域４０１に印加し、第１チャネル形成領域３０１に対してゼロ〜負の電位Ｖｃｇ１を第１ゲート電極６０１に印加することによって行われる。第２反対導電型領域４０２から第２ゲート絶縁膜５０２へのホットホール注入は、第２チャネル形成領域３０２に対して正の電位Ｖｂｉｔ２ｒ（ホールに対する電気バリヤの高さＶＢｈよりも大きい）を第２反対導電型領域４０２に印加し、第２チャネル形成領域３０２に対してゼロ〜負の電位Ｖｃｇ２を第２ゲート電極６０２に印加することによって行われる。
注入に用いられるホールは、バンド間トンネリングによって第１あるいは第２反対導電型領域４０１、４０２の表面にそれぞれ発生する。前記“ホールに対する電気バリヤ高さＶＢｈ”は、第１あるいは第２反対導電型領域の表面と第１あるいは第２絶縁膜との間に形成される、ホールに対する電気バリヤ高さをボルトで表記した値を意味する。ホールに対する電気バリヤの高さＶＢｈは、シリコンとＳｉＯ２との間のバリヤに対して３．８エレクトロンボルト（ｅＶ）として既知である。この値は窒化したシリコン酸化膜に対してはさらに小さい。
【００１７】
第１チャネル形成半導体領域３０１の表面の第１チャネルから第１ゲート絶縁膜５０１へのホットエレクトロン注入は、第１チャネル形成領域３０１に対して正の電位Ｖｂｉｔ１ｗ（エレクトロンに対する電気バリヤの高さＶＢｅよりも大きい）を第１反対導電型領域４０１に印加し、第１チャネル形成領域３０１に対して正の電位Ｖｃｇ１を第１ゲート電極６０１に印加することによって行われる。
前記“エレクトロンに対する電気バリヤの高さＶＢｅ”は、第１あるいは第２チャネル形成半導体領域の表面と第１あるいは第２絶縁膜との間に形成される、エレクトロンに対するボルトで表記した電気バリヤの高さの値を意味する。エレクトロンに対する電気バリヤの高さＶＢｅは、シリコンとＳｉＯ２との間のバリヤに関しては３．２エレクトロンボルト（ｅＶ）として既知である。この値は窒化したシリコン酸化膜に対する場合はさらに小さい。
【００１８】
注入に用いられるエレクトロンは、第２チャネル形成領域３０２の表面に誘起された第２チャネルおよび第３のチャネル形成領域３０３の表面に誘起された第３のチャネルを通して、第２反対導電型領域４０２から第１チャネルに供給される。第１、第２および第３の各チャネルは、各ゲート閾値電圧よりも大きいバイアスを第１、第２および第３の各ゲートに印加することによって、第１、第２および第３の各チャネル形成半導体領域の表面に電気的に誘起される。
メモリセルのゲート絶縁膜の寸法、不純物濃度および材料および厚さの組み合わせは上記の例に限定されない。
【００１９】
下記の例は、本発明の重要な特徴を示し、その理解を助けるために示される。変更は、当業者によって本発明の精神および範囲を逸脱なしに行われてもよい。
下記の寸法および材料を有するメモリセルは本実施例の１つに対して使用される。第１および第２チャネル形成シリコン領域のピーク不純物濃度は、約５×１０１７〜４×１０１８ａｔｏｍｓ／ｃｍ３である。第１および第２チャネル形成シリコン領域のチャネル長は約３０〜８０ｎｍである。第３チャネル形成シリコン領域の不純物濃度は、約５×１０１７〜１×１０１８ａｔｏｍｓ／ｃｍ３である。第３チャネル形成シリコン領域のチャネル長は約６０〜２６０ｎｍである。第１および第２絶縁膜は、ＯＮＯの３層、例えば、膜厚が３．６〜７ｎｍの窒化したシリコン酸化膜による底部層と、膜厚が３〜９ｎｍのシリコン窒化膜による中間層と、膜厚が４〜８ｎｍのシリコン酸化膜による上部層とを含む。一方、ＯＮＯ層は、膜厚が２．５〜６ｎｍのシリコン酸化膜による底部層と、膜厚が３〜９ｎｍのシリコン窒化膜による中間層と、膜厚が４〜８ｎｍのシリコン酸化膜による上部層とを含んでも良い。第１および第２反対導電型領域の不純物濃度は、第１および第２ゲート下の各部分で約１×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３である。第３ゲートと第１あるいは第２ゲートの少なくとも当該第３ゲートの各サイドウォール側との間の絶縁膜は、シリコン酸化膜あるいは窒化されたシリコン酸化膜／シリコン窒化膜／シリコン酸化膜である。
【００２０】
上記した素子を使用し、第２（あるいは第１）のゲート絶縁膜のＯＮＯへのホール注入が種々のバイアス条件（電圧および注入時間の組み合わせ）に対して行われた。閾値電圧は、第２ゲートのゲート閾値電圧（Ｖｔｈ）として測定された。
図２は、（１００ミリ秒の注入時間に対する）ホール注入の結果を示す。この図では、第２ゲートの電圧がＶｃｇ２、第２反対導電型領域の電圧がＶｂｉｔ２で示され、以下のように直線で代表される。直線２１はＶｂｉｔ２が０ボルトの結果を示し、直線２２はＶｂｉｔ２が３ボルトの結果を示し、直線２３はＶｂｉｔ２が４ボルトの結果を示し、直線２４はＶｂｉｔ２が５ボルトの結果を示し、直線２５はＶｂｉｔ２が６ボルトの結果を示している。
【００２１】
Ｖｂｉｔ２が４ボルト以上（直線２３、２４および２５）の場合、第２ゲートのゲート閾値電圧として測定されるＶｔｈは負の方向に変化する。これは、ホールが第２ゲート絶縁膜のＯＮＯのトラップサイトへ注入されたことを意味する。（Ｖｂｉｔ２−Ｖｃｇ２）が大きいほどＶｔｈの変化も大きくなる。しかしながら、（Ｖｂｉｔ２−Ｖｃｇ２）が１０ボルトよりも大きいと短い期間不安定になる。
（Ｖｂｉｔ２−Ｖｃｇ２）が１０Ｖを超える場合、消去後繰り返しＶｔｈを測定すると、図２に示したように、消去Ｖｔｈはドリフト（△Ｖｔｈ＝〜０．５Ｖ）を示す。図２では、消去Ｖｔｈのドリフトは、（Ｖｂｉｔ２−Ｖｅｇ２）が１１ＶにおけるＶｔｈの変化として示されている。このＶｔｈのドリフトを減らすために、本発明による消去方法の１つでは、消去後に、ビット線電圧Ｖｂｉｔ２（あるいはＶｂｉｔ１）を０Ｖあるいはエレクトロンに対する電気バリヤの高さＶＢｅよりも低くした状態で、第２ゲート（あるいは第１ゲート）に安定させる為の正のバイアスあるいは放電パルスを印加する。前記安定化させる為の正のバイアス（第２ゲート絶縁膜において５ＭＶ／ｃｍの電界に相当する、例えば５Ｖ）は、第２ゲート（あるいは第１ゲート）に読み出し時に印加される電圧（例えば、４Ｖ）よりも大きく、持続時間は１ミリ秒よりも長い。読み出しの場合、Ｖｔｈドリフトは、この方法によって０．１Ｖ未満に減ぜられた。
【００２２】
図３は、ハイＶｔｈから消去された消去Ｖｔｈ（直線３１はＶｂｉｔ２が３Ｖ、直線３２はＶｂｉｔ２が４Ｖ）とローＶｔｈから消去された消去Ｖｔｈ（直線３４はＶｂｉｔ２が０Ｖ、直線３５はＶｂｉｔ２が３Ｖ、直線３６はＶｂｉｔ２が４Ｖ）との間の消去Ｖｔｈの差を示している。本発明の消去方法の１つとして、第２ゲート（あるいは第１ゲート）の下に位置し、ハイＶｔｈあるいはローＶｔｈのいずれかであるトラップサイトは、いずれも消去前にエレクトロン注入によってハイＶｔｈとしてプログラム化される。この様にすれば、本メモリセルから構成されるメモリアレイ中で、より均一な消去Ｖｔｈの分布が得られる。
【００２３】
上記したように、消去Ｖｔｈのドリフトは、（Ｖｂｉｔ２−Ｖｃｇ２）の値が大きいときに顕著である。メモリセルがどれくらいの書き込み−消去サイクル数に耐えることができるかを定義する書換え耐性も、（Ｖｂｉｔ２−Ｖｃｇ２）の値が大きいほど短い。（Ｖｂｉｔ２−Ｖｃｇ２）の値が大きいほど、トラップサイトにホールが過剰に注入され、および／または、トラップサイトに捕獲されたホールが不安定になる。さらに、Ｖｂｉｔ２の値が大きいほど、より高いエネルギーを有するホールを生じ、早い劣化（第２ゲート絶縁膜におけるリークの増加および保持力不足）をもたらし、最終的には第２ゲート絶縁膜のメモリ機能の消失をもたらす。一方、Ｖｃｇ２の値が大きいと、第２ゲートから上部酸化膜を通って第２ゲート絶縁膜へのエレクトロン注入を生じる。これによって，ホットホール注入による消去が阻害されてしまう。上部酸化膜が、低温化学気相成長（ＣＶＤ）法によって、あるいは有機シランをソースガスとして使用することによって付着される場合、Ｖｃｇ２の値が大きいほど、上部酸化膜を流れる漏れ電流も誘起する。
本発明の消去方法の一つとして、５Ｖ以下の−Ｖｃｇ２に対して６Ｖ以下の（Ｖｂｉｔ２＋（２／５）×（−Ｖｃｇ２））と特徴づけられた限られたバイアス条件の下では、１０００サイクル以上の書き込み−消去が得られた。これらのバイアス条件は、前述の理由および実験によって決定された。
【００２４】
消去条件および書き込み条件に対する耐久性の実験結果は下記の表１に示された。
【表１】
0004490630.tif 000002
図４は、書き込み‐消去サイクルの関数として書き込みＶｔｈおよび消去Ｖｔｈを示している。３０，０００サイクルの動作中、一定の“書き込み”および“消去”（電圧および時間）条件の下で書換えが行われたが、メモリウインドウは読み出し可能な幅に保持される。直線４１は、１００μｓｅｃの書き込みの場合のＶｔｈを示し、直線４２は、１００μｓｅｃの消去の場合のＶｔｈを示す。メモリセルには、さらに書き込み、消去が可能である。
第１ゲートの下のトラップサイトを消去する場合、前述の方法は、Ｖｂｉｔ２およびＶｃｇ２を、それぞれＶｂｉｔ１およびＶｃｇ１と解釈することによって用いることができる。
【００２５】
本発明の消去の方法は下記の方法として列挙される。
１）導電ゲートを負あるいはゼロバイアスし、反対導電型領域を正バイアスした状態でホットホールを注入すると、ホットホールが反対導電型領域の表面に発生する。チャネル形成半導体領域に対する反対導電型領域の正のバイアス値は、ゲート絶縁膜と反対導電型領域との間の界面においてホットホールに対して形成される電気バリヤよりも大きい。その後、導電ゲートは、ゲート絶縁膜が５ＭＶ／ｃｍ以上の平均電界を発生する電圧まで正にバイアスされる。導電ゲートを正にバイアスすることは、消去後、ゲートに放電パルスを加えることによって行われる。放電パルスは、ゲート絶縁膜に注入された不安定なホールを放電する。
【００２６】
２）“消去前の書き込み”‐エレクトロンを消去対象セルのキャリアトラップサイトにトラップする。ゲート絶縁膜にエレクトロンを注入し、次いで、ゲート電極を負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でホットホールを注入する。
３）ゲート電極を負あるいはゼロにバイアスし、かつ反対導電型領域を正にバイアスすることによって反対導電型領域の表面にホットホールを発生させ、ゲート電極を負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でそのホットホールを注入する。チャネル形成半導体領域に対する反対導電型領域の正のバイアスは、ホットホールに対してゲート絶縁膜と導電領域との間の界面に形成される電気バリヤよりも大きい。ゲートバイアスが０Ｖから−５Ｖまでの範囲で、反対導電型領域に対する正のバイアスとゲートバイアスの２／５の絶対値との和は６Ｖ以下とする。
【００２７】
（産業上の利用可能性）
本発明の方法は下記の効果を提供する。
１）消去後に安定させるための正のバイアスを第２（あるいは第１）ゲートに印加することによって消去後のＶｔｈドリフトが改良される。
２）本発明の“消去前書き込み”によれば、アレイ内における消去Ｖｔｈ分布が均一になる。
３）本発明の“限られた電圧値消去”によって書換え耐性が向上する。
本発明はその好ましい実施例に対して特に図示され、説明されているけれども、形式および詳細さでのいろいろの変更が本発明の精神および範囲を逸脱しないで行ってもよいことは当業者によって理解される。
【図面の簡単な説明】
【図１】本発明のホール注入消去方法が用いられる不揮発性メモリセルの例の断面図である。
【図２】消去閾値電圧対消去電圧および各読み出し動作後の閾値電圧ドリフトの図である。
【図３】ハイ閾値電圧およびロー閾値電圧からの消去後の各消去閾値電圧対消去電圧の図である。
【図４】書込み後閾値電圧および消去後閾値電圧の対書き込み‐消去サイクル依存性の図である。
【符号の説明】
１００  半導体基板
２００  ウェル領域
３００  チャネル形成半導体領域
３０１  第１チャネル形成領域
３０３  第２チャネル形成領域
４０１  第１反対導電型領域
４０２  第２反対導電型領域
５０１  第１ゲート絶縁膜
５０２  第２ゲート絶縁膜
６０１  第１ゲート電極
６０２  第２ゲート電極
６０３  第３のゲート電極
７０１  絶縁膜
７０２  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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