(57)【特許請求の範囲】
【請求項１】
入力データを等化して第１の等化データを出力する第１のフィルタと、前記入力データに含まれる遅延データの振幅値および遅延時間に応じてフィルタ係数が更新される第２のフィルタとを備える等化器であって、
前記第１のフィルタから出力された前記第１の等化データに対して、フーリエ変換を行なって周波数領域のデータを出力するフーリエ変換手段と、
該フーリエ変換手段によるフーリエ変換の結果における前記周波数領域の周波数ゼロから正側または負側のデータの複数の振幅値にそれぞれ所定の係数を乗算し、その乗算結果を時間軸方向に積算することにより積分を行う積分手段と、
該積分手段における積分の結果に対して逆フーリエ変換を行なう逆フーリエ変換手段と、
該逆フーリエ変換手段における逆フーリエ変換の結果に応じて、前記入力データに含まれる遅延データの振幅値および遅延時間を演算する第１の演算手段と、
前記振幅値および前記遅延時間に応じて前記第２のフィルタの当該フィルタ係数を演算する第２の演算手段と、
前記第１のフィルタから出力された前記第１の等化データと前記第２のフィルタから出力された第２の等化データとを加算する加算器と、
前記加算器の出力に対して所定の変調方式に対応したデマップを行うスライサと、
を備え、
前記第２のフィルタは、前記スライサの出力を等化して前記第２の等化データを出力する
ことを特徴とする等化器。
【請求項２】
前記入力データは、送信された放送データがアンテナによって受信され復調されることによって得られた復調データであることを特徴とする請求項１に記載の等化器。
【請求項３】
入力データを等化して第１の等化データを出力する第１のフィルタと、前記入力データに含まれる遅延データの振幅値および遅延時間に応じてフィルタ係数が更新される第2のフィルタとを使用して行なう等化方法であって、
前記第１のフィルタから出力された前記第１の等化データに対して、フーリエ変換を行なって周波数領域のデータを出力し、
前記フーリエ変換の結果における前記周波数領域の周波数ゼロから正側または負側のデータの複数の振幅値にそれぞれ所定の係数を乗算し、その乗算結果を時間軸方向に積算することにより積分を行い、
該積分の結果に対して逆フーリエ変換を行ない、
該逆フーリエ変換の結果に応じて、前記入力データに含まれる遅延データの振幅値および遅延時間を演算し、
前記振幅値および前記遅延時間に応じて前記第２のフィルタのフィルタ係数を演算し、
前記第１のフィルタから出力された前記第１の等化データと前記第２のフィルタから出力された第２の等化データとを加算し、
その加算結果に対して所定の変調方式に対応したデマップを行う
ことを含み、
前記第２のフィルタは、前記デマップを行うことで得られたデータを等化して前記第２の等化データを出力する
ことを特徴とする等化方法。
【請求項４】
前記入力データは、送信された放送データがアンテナによって受信され復調されることによって得られた復調データであることを特徴とする請求項３に記載の等化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は等化器（イコライザ）に関し、特に、マルチパスの影響を抑制する等化器に関する。
【背景技術】
【０００２】
従来の等化器は、ディジタル・データ信号を含む受信信号に応答して動作し、各々がタップ係数および時間的変位に応答する複数のタップを備え、マルチパス補正されたディジタル出力信号を出力するスパース・ディジタル・フィルタ(sparse digital filter) を含む。そして、当該フィルタをコントロールするコントローラは、前記受信信号に応答して動作し、当該受信信号の自己相関に基づいてマルチパス信号を検出し、タップ係数と時間的変位を複数のタップの１つに与えることにより、その検出されたマルチパス信号をキャンセルする（例えば、特許文献１）。
【０００３】
【特許文献１】特開平8-237179号公報（3頁 段落0007 図2）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の等化器のように自己相関に基づいてマルチパス信号を検出する場合には、マルチパスの時間変化に追従することが困難であった。なぜなら、マルチパスの変化する時間に比べて前記自己相関を算出するための時間が長くなってしまうためである。したがって、従来の等化器においては、シンボル間干渉等のマルチパスの影響を十分に抑制することが困難であった。
【０００５】
この発明は、上述のような課題を解決するためになされたものであって、マルチパスを従来の等化器に比べて短時間で検出し、前記マルチパスの影響を抑制することができる等化器を得ることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る等化器は、入力データを等化して第１の等化データを出力する第１のフィルタと、前記入力データに含まれる遅延データの振幅値および遅延時間に応じてフィルタ係数が更新される第２のフィルタとを備える等化器であって、前記第１のフィルタから出力された前記第１の等化データに対して、フーリエ変換を行なって周波数領域のデータを出力するフーリエ変換手段と、該フーリエ変換手段によるフーリエ変換の結果における前記周波数領域の周波数ゼロから正側または負側のデータの複数の振幅値にそれぞれ所定の係数を乗算し、その乗算結果を時間軸方向に積算することにより積分を行う積分手段と、該積分手段における積分の結果に対して逆フーリエ変換を行なう逆フーリエ変換手段と、該逆フーリエ変換手段における逆フーリエ変換の結果に応じて、前記入力データに含まれる遅延データの振幅値および遅延時間を演算する第１の演算手段と、前記振幅値および前記遅延時間に応じて前記第２のフィルタの当該フィルタ係数を演算する第２の演算手段と、前記第１のフィルタから出力された前記第１の等化データと前記第２のフィルタから出力された第２の等化データとを加算する加算器と、前記加算器の出力に対して所定の変調方式に対応したデマップを行うスライサと、を備え、前記第２のフィルタは、前記スライサの出力を等化して前記第２の等化データを出力する。
【発明の効果】
【０００７】
本発明に係る等化器によれば、マルチパスを従来の等化器に比べて短時間で検出し、前記マルチパスの影響を抑制することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、実施の形態１における等化器の構成を示すブロック図である。図１において、入力データはＦＦ（Ｆｅｅｄ  Ｆｏｒｗａｒｄ）フィルタによって等化される。前記ＦＦフィルタによって等化されたデータ（以下、第１の等化データともいう）は加算器２に出力される。
【０００９】
なお、前記入力データは、放送局等から送信された放送データが図示しないアンテナによって受信された後に、当該等化器の前段に設ける復調装置（図示せず）よって復調されることによって得られるデータ（復調データ）である。また、前記ＦＦフィルタのタップ数は、当該等化器の仕様に応じて任意に設定する。
【００１０】
加算器２は、前記ＦＦフィルタから入力された第１の等化データと、後述するスパースフィルタブロック１１のフィルタブロック１３から出力されたデータ（以下、第２の等化データともいう）とを加算してスライサ４に出力する。スライサ４は、所定の変調方式に対応したデマップを加算器２から出力されたデータに対して行ない、第２のメモリ５に出力する。また、スライサ４から出力されるデータは、当該等化器の出力として、当該等化器の後段に配置される機器（デコーダ等）に出力される。なお、以下、スライサ４から出力されたデータを出力データともいう。また、前記所定の変調方式は、前記放送局において前記放送信号を生成する際に使用する変調方式である。例えば、ＱＰＳＫ、ＢＰＳＫ、多値ＱＡＭ、多値ＶＳＢ等が前記変調方式として使用される。
【００１１】
第２のメモリ５は、スライサ４から入力された出力データを記憶する。また、後述するメモリ制御手段９から入力される信号（以下、メモリ制御信号ともいう）に応じて、記憶したデータをフィルタブロック１３に出力する。なお、前記第２のメモリ５に記憶するデータ数は２ｎ個（シンボル）とする。また、ｎは、当該等化器の仕様に応じて決定する。具体的には当該等化器において除去するマルチパスの影響（例えば、シンボル間干渉の範囲（遅延時間の範囲））に応じて設定する。例えば、ｎ＝１０とすれば、１０２４シンボル分のデータが第２のメモリ５に記憶される。
【００１２】
フィルタブロック１３は、第２のメモリ５から入力されたデータを等化して第２の等化データを加算器２に出力する。図２は、フィルタブロック１３の構成を示すブロック図である。図２において、第２のメモリ５から出力された前記出力データは、第１のスイッチ１４に入力される。第１のスイッチ１４は、メモリ制御手段９から入力される制御信号（以下、メモリ制御手段９から第１のスイッチ１４または第２のスイッチ１５に入力される制御信号をスイッチ制御信号ともいう）に応じて、当該出力データを入力するスモールフィルタ１０を選択する。そうすると、第１のスイッチによって選択されたスモールフィルタ１０に前記出力データが入力される。
【００１３】
具体的に説明すると、スイッチ制御信号は、等化器のシステムクロックに応じて第１のスイッチ１４に入力される。第１のスイッチ１４は、スイッチ制御信号が入力されると、前記出力データを入力するスモールフィルタ１０を順次切り替える。
【００１４】
スモールフィルタ１０は、フィルタ制御手段１２から入力されるフィルタ制御信号によって、当該スモールフィルタのフィルタ係数が更新される（詳細は後述）。そして、当該スモールフィルタ１０は、前記フィルタ係数を使用して前記出力データを等化する。
【００１５】
第２のスイッチ１５は、前記第１のスイッチ１４と同様に、前記スイッチ制御信号に応じて接続するスモールフィルタを切り替えて、前記スモールフィルタによって等化された出力データを加算器２に出力する。
【００１６】
図３は、スモールフィルタ１０の構成を示すブロック図である。図３において、第１のスイッチ１４から出力された前記出力データは、ＤＤＦ（Ｄｅｌａｙ  Ｆｌｉｐ−Ｆｌｏｐ）ブロック１８に入力される。ＤＤＦブロック１８における各ＤＤＦ１０１は、前記システムクロックに応じて、前記出力データを遅延させ、当該遅延させた出力データを各ＤＤＦ１０１の後段のＤＤＦ１０１および乗算器１０２に出力する。乗算ブロック１９における各乗算器１０２は、当該乗算器１０２に設定されるフィルタ係数と、ＤＤＦから入力された出力データとを乗算して加算器１０３に出力する。
【００１７】
なお、前記フィルタ係数は、フィルタ制御手段１２から出力されるフィルタ制御信号に応じて更新される。また、当該フィルタ係数の更新は、ＬＭＳ（Ｌｅａｓｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）アルゴリズム、サインＬＭＳアルゴリズム、ＣＭＡ（Ｃｏｎｓｔａｎｔ  Ｍｏｄｕｌｕｓ  Ａｌｇｏｒｉｔｈｍ）、ＤＤ（Ｄｅｃｉｓｉｏｎ  Ｄｉｒｅｃｔ）アルゴリズム等を使用すればよい。また、前記フィルタ係数の初期値は、予め当該乗算器１０２に設定してもよいし、後述するフィルタ制御手段１２に記憶させておき、当該等化器の電源投入時に、前記フィルタ制御手段１２から乗算器１０２に入力するようにしてもよい。
【００１８】
加算ブロック２０における各加算器１０３は、前記加算器１０３から入力されたデータを加算して後段の加算器１０３に出力する。なお、最後段の加算器１０３（図３における左端の加算器１０３）の出力は前記第２のスイッチ１５に出力される。
【００１９】
前記図１において、前記ＦＦフィルタから出力された第１の等化データは第１のメモリ３にも出力される。第１のメモリ３は、ＦＦフィルタ１から入力された第１の等化データを記憶する。なお、前記第１のメモリ３に記憶するデータ数は、前記第２のメモリ５と同様に２ｎ個とする。また、ｎは、当該等化器の仕様に応じて決定する。具体的には当該等化器において除去するシンボル間干渉の範囲に応じて設定する。また、前記第２のメモリ５におけるｎと当該第１のメモリ３におけるｎとは、当該等化器の仕様に応じて、同じ値としてもよいし、異なる値としてもよい。
【００２０】
ＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）手段６は、第１のメモリ３に記憶されたデータを所定のシンボル数毎に読み出す。そして、読み出したデータに対してＦＦＴを行なって、積分手段７に出力する。
【００２１】
積分手段７は、前記ＦＦＴの結果に対して積分を行なう。図４は、当該積分手段７における演算（積分）を説明するための説明図である。図４に示すように、当該等化器に入力される入力データがマルチパスの影響を受けている場合（すなわち、入力データが遅延データ（遅延波）を含んでいる場合）、ＦＦＴの結果に、遅延時間Ｔの逆数の周波数間隔で振幅の落ち込みが生じる。なお、図４における破線部４１は、入力データが全くマルチパスの影響を受けていない場合の（すなわち、理想的な条件下での）ＦＦＴの結果である。
【００２２】
積分手段７は、図４に示すようなＦＦＴの結果における落ち込みの間の最大振幅値（Ａ１〜Ａｎ）のうち、周波数０（ゼロ）から正側または負側のいずれかの最大振幅値に所定の係数（以下、積分係数ともいう）を乗算し、乗算結果を積算することによって積分を行なう。すなわち、ＦＦＴ結果の半分に対して、上述のような処理を行なう。そして、積分の結果をＩＦＦＴ手段８に出力する。
【００２３】
通常、ＦＦＴの結果は、周波数０（ゼロ）（すなわち、振幅軸）に対して正側と負側とで対称の波形となる。そこで、演算負荷を軽減するべく、当該対称性を利用してＦＦＴ結果の半分（ＦＦＴ結果の片側の周波数領域）に対して、上述のような処理を行なう。なお、前記積分係数は、当該等化器の仕様等に応じて任意に設定する。例えば、シミュレーションまたは実験を行なって適切な値を設定する。
【００２４】
ＩＦＦＴ手段８は、積分手段７から入力された積分結果に対してＩＦＦＴ（Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ：逆フーリエ変換）を行ない、ＩＦＦＴの結果をメモリ制御手段９に出力する。なお、前記積分結果に対してＩＦＦＴを行なうと、入力データに含まれる希望波（遅延データでないデータ）および遅延データに対応するピーク（振幅値）が時間軸上に現れる。すなわち、当該ＩＦＦＴを行なうことによって、遅延データの時間軸上の位置（遅延時間）および振幅値を検出することができる。
【００２５】
メモリ制御手段９は、ＩＦＦＴ手段８から入力されたＩＦＦＴの結果に基づいて、希望波のデータの振幅値ならびに遅延時間、および遅延データの振幅値ならびに遅延時間（以下、前記振幅値および前記遅延時間を含む情報をマルチパス情報ともいう。）を演算する。そして、演算の結果、マルチパス情報が変化したか否かを判断する。すなわち、演算の結果得られたマルチパス情報が、直前に演算されたマルチパス情報と一致するか否かを判断する。
【００２６】
そして、マルチパス情報が変化した場合には、当該マルチパス情報をフィルタ制御手段１２に出力する。フィルタ制御手段１２は、前記メモリ制御手段９から入力されたマルチパス情報に応じて、上述したアルゴリズムにより、前記乗算器１０２のフィルタ係数を演算し、当該フィルタ係数に対応する信号を前記フィルタ制御信号として乗算ブロック１９に出力する。また、演算したフィルタ係数を図示しない記憶手段に記憶させる。演算したフィルタ係数を記憶手段に記憶させることで、前記メモリ制御手段から、過去に入力されたマルチパス情報の内容と同一の内容のマルチパス情報が入力された際、当該マルチパス情報に対応するフィルタ係数を再度演算せずに、記憶手段に記憶されたフィルタ係数を出力することが可能となる。
【００２７】
なお、メモリ制御手段９は、前記システムクロックに基づいてスイッチ制御信号を生成して、前記第１のスイッチ手段１４および第２のスイッチ手段１５に出力する。なお、前記新たなマルチパスを検出するに際し、前記マルチパス情報に含まれる振幅値を値の大きい順または小さい順に並び替えるようにしても良い。
【００２８】
以上の説明のように、実施の形態１における等化器によれば、自己相関を使用せずにＦＦＴを使用してマルチパスの検出を行なうため、従来の等化器に比べて、高速にマルチパスの検出を行なうことができる。よって、時間的な変化の激しいマルチパスの変動に良好に追従することができる。したがって、マルチパスの影響（シンボル間干渉等）を抑制することができる。
【００２９】
また、実施の形態１における等化器においては、ＦＦＴ結果における周波数領域の片側についてのみ、積分等の処理を行なうことで演算負荷を軽減し、演算速度を拘束にすることができる。したがって、時間的な変化の激しいマルチパスの変動に良好に追従し、マルチパスの影響を効果的に抑制することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１に等化器の構成を示すブロック図である。
【図２】フィルタブロック１３の構成を示すブロック図である。
【図３】スモールフィルタ１０の構成を示すブロック図である。
【図４】積分手段７における演算を説明するための説明図である。
【符号の説明】
【００３１】
１  ＦＦフィルタ、２  加算器、３  第１のメモリ、４  スライサ、５  第２のメモリ、６  ＦＦＴ手段、７  積分手段、８  ＩＦＦＴ手段、９  メモリ制御手段、１１  スパースフィルタブロック、１２  フィルタ制御手段、１３  フィルタ部ロック。
【図１】
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【図２】
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【図３】
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【図４】
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