(57)【特許請求の範囲】
【請求項１】
フローティングゲート或いは電荷トラップ層を有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、
キャッシュメモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、
外部との通信を行うインターフェース回路と、
前記フラッシュ型ＥＥＰＲＯＭメモリに配置され、複数のグループデータと、各グループデータの全ビットの反転の有無を記憶する複数のフラグデータとを記憶するフラッシュ型ＥＥＰＲＯＭメモリ領域とを具備し、
前記フラッシュ型ＥＥＰＲＯＭメモリ領域の内、空きブロック化するブロックに対しては、前記複数のグループデータには、元の書き込みデータでＥＣＣ訂正されたビットに対してはデータ保持でFailし難い方向の１或いは０データを書き込み、その他のＥＣＣ訂正されないビットに対しては、データ保持でFailし易い方向の１或いは０データを書き込む、又は、全ビットに対しては、データ保持でFailし易い方向の１或いは０データを書き込むことを特徴とするメモリシステム。
【請求項２】
前記フラッシュ型ＥＥＰＲＯＭメモリ領域の内、前記空きブロックに対しての新規データのブロック書き込みに対しては、前記複数の各グループデータにおいて、元の書き込みデータを読み出しFailし難い方向の１或いは０データであるビット位置において、新規書き込みデータが、データ保持でFailし易い方向の１或いは０データであれば、前記グループデータの全ビットを反転し、対応するフラグデータに対して反転したことを示す情報を記憶することを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記フラッシュ型ＥＥＰＲＯＭメモリ領域の内、前記新規データの書き込みブロックのデータの読み出しに対しては、前記複数の各グループデータにおいて、対応するフラグデータが反転している場合、各グループデータの全ビットを反転したものを読み出しデータとすることを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記コントロール回路側には、前記ＥＣＣ訂正されたビット位置を記憶する不揮発性の強誘電体メモリを有することを特徴とする請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに関する。
【背景技術】
【０００２】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。
【０００３】
市場が大きく伸びているものは、NAND-Flash Memoryに代表されるFlash-EEPROM（Electrically Ｅrasable and Programmable Read Only Memory）型の不揮発性メモリであり、各種メモリカード（SDカード、MMCカード、MSカード、CFカード）が画像、動画、音声、ゲーム等の情報を記憶する媒体として、Digital Camera、Digital Video、MP3等の音楽機器、Mobile PC（Personal Computer）等の記憶媒体、Digital TV等の記憶媒体として使われている。
【０００４】
又、数十ＧＢのNAND-Flash Memoryが実現出来れば、ＰＣ用途のＨＤＤ（Hard Disk Drive）代替も可能になる。又ＵＳＢ（Universal Serial Buss）対応のカードも広くＰＣの記憶媒体として使われている。
【０００５】
Flash-EＥPROM型の不揮発性メモリは、主にＮＯＲ型とＮＡＮＤ型が有る。ＮＯＲ型は高速Read、Read回数が10の13乗程度有り、携帯機器の命令コード記憶として使われているが、Writeの実効バンド幅が小さく、File記録に適していない。
【０００６】
一方ＮＡＮＤ型は、ＮＯＲ型に比べて高集積化が可能で、しかもアクセス時間が25μsと遅いがBurst Readが可能で実効バンド幅が高く、WriteもProgram時間が200μs、Erase時間が1ms程度と遅いが一度にProgram, Erase出来るビット数が多く、BurstでWrite Dataを取り込み、一度に多数のビットをProgram出来るため実効バンド幅が高いメモリである。  
そのため、上記のようなメモリカード、ＵＳＢメモリや、最近では携帯電話のメモリ等で用いられている。更にPC用途のHDD代替も期待出来る。
【０００７】
Flash-EEPROM型の不揮発性メモリは、メモリセルにデータの消去／書き込みを行うときに、素子にストレスがかりダメージを受けるので、データの消去／書き込み回数（寿命）が制限されるという問題がある（例えば、特許文献１参照。）。
【０００８】
特許文献１に開示されたメモリの管理方法は、ブロック毎に分割されたデータと、上記ブロック毎に上記データのビットが反転されているか否かを示す反転フラグとを記憶し、データの書き込みの対象となるブロックの反転フラグが、ビットが反転されていることを示すときは、ビットが反転されていないことを示す反転フラグを設定してデータを書き込んでいる。
【０００９】
一方、データの書き込みの対象となるブロックの反転フラグが、ビットが反転されていないことを示すときは、ビットが反転されることを示す反転フラグを設定してビットを反転したデータを書き込んでいる。
【００１０】
NAND-Flash Memoryに代表されるFlash-EEPROM型の不揮発性メモリは、大容量化を目指して、セルの微細化および１セルに多数の情報を記憶する多値化が進んでいる。
【００１１】
セルを微細化すると、トンネル酸化膜が薄膜化するので、Program/Eraseの繰り返しによりトンネル酸化膜が劣化し、注入した電子がトンネル酸化膜から抜け、不良ビットが発生する問題がある。
【００１２】
更に、セルの多値化により、セルトランジスタの閾値を決める注入電子の抜ける量の範囲が狭められるので、不良ビットが増加するという問題がある。
【００１３】
その結果、これらの不良訂正を行うのに必要な冗長ビット数が大幅に増大し、更にＥＣＣ（Error Checking and Correction）訂正の時間、論理ゲート数、訂正の為の消費電力が大幅に増大する問題が深刻化してきた。
【００１４】
然しながら、特許文献１に開示されたメモリシステムは、特定のメモリセルにデータの消去／書き込みによるダメージが集中するのを防止して寿命を延ばすものであり、データを記憶している間に、電荷がリークしてデータ化けを生じる不良メモリセルに対しては何ら効果を奏せず、不良ビットを救済することができないという問題がある。
【特許文献１】特開平１１−２５００２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、Flash EEPROM型の不揮発性メモリにおいて、多量の不良ビットを、少量の冗長ビットで効率良く救済できるメモリシステムを提供する。
【課題を解決するための手段】
【００１６】
本発明の一態様のメモリシステムは、フローティングゲート或いは電荷トラップ層を有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、キャッシュメモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路と、前記フラッシュ型ＥＥＰＲＯＭメモリに配置され、複数のグループデータと、各グループデータの全ビットの反転の有無を記憶する複数のフラグデータとを記憶するフラッシュ型ＥＥＰＲＯＭメモリ領域とを具備し、前記フラッシュ型ＥＥＰＲＯＭメモリ領域の内、空きブロック化するブロックに対しては、前記複数のグループデータには、元の書き込みデータでＥＣＣ訂正されたビットに対してはデータ保持でFailし難い方向の１或いは０データを書き込み、その他のＥＣＣ訂正されないビットに対しては、データ保持でFailし易い方向の１或いは０データを書き込む、又は、全ビットに対しては、データ保持でFailし易い方向の１或いは０データを書き込むことを特徴としている。
【発明の効果】
【００１７】
本発明によれば、Flash EEPROM型の不揮発性メモリにおいて、多量の不良ビットを、少量の冗長ビットで効率良く救済できるメモリシステムが得られる。
【発明を実施するための最良の形態】
【００１８】
実施例の説明に先だって、NAND型Flash-EEPROMの特徴を、図１０乃至図１３を用いて説明する。
【００１９】
図１２はNAND型Flash-EEPROMのメモリセル構造の一例を示す図で、図１２（ａ）はセルブロックの平面Layout、図１２（ｂ）はその断面図、図１２（ｃ）はその等価回路を示す図である。
【００２０】
メモリセルは、ワード線とビット線の交点に１個配置されるため、非常に高集積向きである。このため図１２（ｃ）に示す様にFloatingゲート型のトランジスタが直列接続され、ビット線ＢＬとソース線ＳＬの両端に選択トランジスタが配置される。
【００２１】
図１３はメモリセルアレイの構成を示す図である。  
一つのEraseを行う単位は、ビット方向で見ると図１３のメモリセルブロック単位であり、ワード線方向でみると１つのＭａｔ全部となり、５１２ｋＢ程度が容量となり１つのErase単位となる。これをBlockと呼ぶ。
【００２２】
Program単位は、Eraseのブロックの中の１つのワード線で、しかも１本おきのビット線毎（Even BLかOdd BL）である。  
更に、４値NAND−Flashでは、各CellにはUpper bitとLower bitの２ビットの情報が記憶されるのがProgram単位である。
【００２３】
これをPageと呼び、この例では、１Pageが４ｋＢとなる。Block全体では、セル直列数が３２個の場合、４ｋＢ×（Upper bit又はLower bit）×（Even BL又はOdd BL）×３２個=５１２ｋＢとなる。
【００２４】
この様な構成で、Blockに対してEraseすると、Upper Bit又はLower Bitの閾値は下がり、それぞれ“１”データとなる。
【００２５】
図１０はUpper bit又はLower bitにデータがProgramされた４値の閾値分布を示す図である。  
４値の各閾値分布に対する、“１”、“０”データの割付は、図１０（ｂ）〜図１０（ｅ）の４種類が可能であり、本明細書では、図１０（ｄ）の構成で説明する。
【００２６】
データのWrite/Eraseを繰り返すと、図１２（ｂ）に示すFloatingゲート型のトランジスタのトンネル酸化膜の劣化が起こり、データの書き込み後の放置により、電子を注入して上昇した閾値電位が、電子が抜けるため閾値データが変わりデータが破壊される。
【００２７】
例えば、図１０（ｄ）のケースでは、閾値状態ＣからＢに変化することにより、Upper bitのデータが“１”から“０”に化ける。  
閾値状態ＢからＡに変化することにより、Lower bitのデータが“０”から“１”に化ける。  
閾値状態ＡからＥへの変化は注入された電子量が少なく、且つ電界も小さいので、変化しにくい。
【００２８】
図１１はこの図１０（ｄ）のケースでの不良ビットの発生例を示す図である。  
各行は各Pageを示し、各ワード線WL0、WL1に対して、Upper bit又はLower bit、Odd BL、Even BLの４つのPageが存在する。  
各列はPage内の４ｋＢの書き込みデータ（Ｎ０〜４ｋＢ−１）と、その書き込みデータのＥＣＣ訂正用の１６０Ｂの冗長bit（Ｅ０〜Ｅ１６０Ｂ−１）を示す。  
WRITE/ERASEを繰り返した後、データを放置すると、Upper bitは１から０へデータが化け、Lower bitは０から１へデータが化けることになる。
【００２９】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００３０】
図１は、本発明の第１の実施例に係るメモリシステムのデータ処理例を示す図である。この例では、図１０（ｄ）のケースを想定しているが、図１０の他のケースや、８値、１６値のケースでも容易に適用出来る。
【００３１】
各行は各Pageを示し、ワード線WL0、WL1の例のみ示すが、各WL0,WL1には、Upper bit又はLower bit、Odd BL、Even BLの４つのPageが存在する。  
各列において、64Cell（R0）〜64Cell(R511)（N0〜４KB-1）は、通常の４ｋＢのセルを64bit単位でグループ分けを行っているグループデータである。  
ECC 64Cell(RE0〜RE19)は、通常の４ｋＢのセルの不良をＥＣＣ救済するための冗長bitで160Bのセルを示し、このグループデータの冗長bitも64bit単位でグループ分けを行っている。  
R512Cell (R0〜R511)は、512bitのフラグデータを示し、各５１２個のグループデータ毎に1bitのフラグを与えている。  
R20Cell for ECC(RE0〜RE19)は、各２０個のグループデータの冗長bit毎に1bitフラグデータを与えている。
【００３２】
図１（ａ）は、最初のBlockへのProgram後、図１０（ｄ）に示すようにデータ保持後、Upper bitは１から０にデータが化け、Lower bitは０データから１データに化けたケースを示している。
【００３３】
図１（ｂ）は、このデータをNAND-Flashから読み出し、メモリシステムの外に読み出したり、読んだデータを他のブロックに書き込んだり、外からのデータを一部又は全部置き換え、他のブロックに書き込む場合、元のブロックは、疲労低減の為、Address位置を替え、空きブロック登録する場合を示している。
【００３４】
空きブロックに対しては、第１に、Upper bitは１、Lower bitは０と、図１１（ｄ）に示す様にデータが化けやすいデータを書き込む。  
第２に、元のデータを読み出した後ＥＣＣ訂正を行い、ＥＣＣ訂正を行ったビット位置に対しては、Upper bitはデータが化け難い０、Lower bitにはデータが化け難い１を書き込む。
【００３５】
図１（ｃ）は、空ブロック登録され、しばらく放置された場合を示している。  
この場合ＥＣＣ訂正を行ったbitは変化し難い方向なのでそのままで、その他のデータの内、データ保持特性の悪い、放置により、注入電子が抜け閾値電圧が下がったセルは、Upper bitは１から０に化け、Lower bitは０から１に化ける。  
結果として、前にＥＣＣ不良起こしたセルと、空ブロックで放置して不良を起こしたセルの両方が、Upper bitであれば、０、Lower bitであれば１として認識できる。
【００３６】
図１（ｄ）は、このブロックに対して、空ブロックから任意のAddressのブロックとして登録され、ここに全部又は、一部新しいビット情報を書く時のブロック更新データ例を示している。  
このデータは、既にグループデータの冗長bitに対してＥＣＣのParityビットを生成しておく。
【００３７】
図１（ｅ）は、図１（ｄ）の更新データを、このブロックに書き込んだ場合のデータ構成を示している。
【００３８】
図１（ｃ）において、データ保持で劣化するbit、エラーをＥＣＣで検出されたbitに対して、データ化けが起こらないようにする。第一に図１（ｃ）のUpper bitで悪いセルと認識され０データになったbit位置に対して、図１（ｄ）の該当する位置のbitが化けにくい０ならばそのまま、化け易い１データならば、そのデータグループの書き込みbitを全部反転して、反転した事を記憶するためフラグデータの０にする。
【００３９】
同様に、図１（ｃ）のLower bitで悪いセルと認識され、１データになったbit位置に対して、図１（ｄ）の該当する位置のbitが化けにくい１ならばそのまま、化け易い０データならば、そのデータグループの書き込みbitを全部反転して、反転した事を記憶するためフラグデータの０にする。
【００４０】
これは、グループデータの冗長bitに対しても同様の処理をする。最後に、フラグデータに対して、Parity bitを生成して、各グループデータ、グループデータの冗長bit、フラグデータ、フラグデータの冗長bitを更新データとして、NAND−Flashに書き込む。
【００４１】
本実施例は、細かくグループデータを分割しても、各グループに１ビットのフラグデータしか必要としないので、ＥＣＣ、Redundancy等に比べて救済効率が非常に高い。  
即ち、少ない冗長bitで多くの不良を救済することができる。フラグデータは小容量なので、強力なＥＣＣを搭載し、ERRORの発生を大幅に抑えてもOverheadを小さくすることができる。
【００４２】
次に、図１０（ｅ）の書き込みデータを読み出し、空ブロックを作り、そのデータを更新して他のブロックを作る場合を考える。  
図１０（ｅ）のデータから、先ず、フラグデータのＥＣＣ訂正を行い、次にフラグデータに対応して、グループデータの反転を行い、最後にグループデータのＥＣＣ訂正を行えば、書き込みデータの読み出しが完成する。  
この時ＥＣＣ訂正bitを記憶しておけば、図１０（ｂ）の状態に進むことができるので、後の処理は上記と同じになる。
【００４３】
本実施例においては、フラグデータの反転と、ＥＣＣを組み合わせることにより、注入電子の抜けによる閾値Vtの低下の不良に加え、その他のDisturb等の不良も救済することができる。  
本実施例のように各グループデータを64bit程度にすると、２重Failの確率は非常に小さい。最悪２重FailしてもＥＣＣで救済することができる。  
本実施例は、ブロックにデータが書き込まれていても、空のブロックで有っても、少ないフラグデータで、元のデータの劣化しやすいbitを発見して、次に書き込むデータがFailし難いようにすることができる。
【００４４】
図２は本発明の第２の実施例に係るメモリシステム処理フローを示す図。図３は本発明の第３の実施例に係るメモリシステム処理フローを示す図で、空ブロックに書き込む場合のフローチャートである。
【００４５】
図２、図３に示すメモリシステム処理フローは、基本的に図１で示した動作を、一般化、フローチャート化したものであり、図１と同様の効果が期待出来る。  
ここでRevGroupData 、RevGroupの冗長bit、RevFlagData、RevFlagDataの冗長bitは各々、図１のグループデータ、グループデータのRCC訂正用の冗長bit、フラグデータ、フラグデータのECC訂正用の冗長bitを示す。  
各RevGroupDataのECC訂正bit位置を記憶して置くメモリを、コントローラ側に儲けても良いし、別のNANDブロックに書き込んでおいても良い。
【００４６】
瞬停対策として、このメモリを高速の不揮発性の強誘電体メモリに記憶させておくことが好ましい。  
不揮発性の強誘電体メモリとしては、図１４（ａ）に示す従来型の強誘電体メモリでも良いし、より高速動作が可能な図１４（ｂ）に示すチェイン型の強誘電体メモリ、または図１４（ｃ）に示すラダー型の強誘電体メモリでも良い。
【００４７】
図１４（ｂ）のチェイン型の強誘電体メモリは、先願「特開平１０−２５５４８３」、「特開平１１−１７７０３６」、「特開２０００−２２０１０」に開示されている。  
図１４（ｃ）のラダー型の強誘電体メモリは、先願の「特開２００４−２６３３８３」に開示されている。  
強誘電体メモリに替えて、ＭＲＡＭ（Magnetic Random Access Memory）でも構わない。
【００４８】
図４は本発明の第４の実施例に係るメモリシステムの構成例と効果を示す図である。４ｋＢのデータを記憶するのに、ＥＣＣでは２０Ｂの冗長データで64bit訂正、Redundancyでは６４Ｂの冗長データで、0.016bitの訂正しか出来ないのに対して、本実施例は、例えば、ＥＣＣと等価レベルの128Bの冗長データで、1024bitのデータ化けを救済出来る。１桁以上の救済効率が実現出来ると言える。
【００４９】
図５は、本発明の第５の実施例に係るメモリシステムのブロック図である。メモリシステムは、NAND-Flash５０１と、Controller部５０２とで構成されている。  
Controller部５０２は、Cache５０３（不揮発or揮発）、制御MPU５０４に加え、RevFlagDataＥＣＣ訂正回路５０５と、RevGroupDataＥＣＣ訂正回路５０６、RevGroupData反転回路５０７、RevGroupDataのECC訂正記憶メモリ５０８、RevGroupDataとそのECC冗長bitの反転回路５０９と、RevGroupData冗長bit発生回路５１０と、Revflagデータの冗長bit発生回路５１１とを具備している。
【００５０】
RevGroupDataのＥＣＣ訂正記憶メモリ５０８やRevFlagDataメモリ５１２は、不揮発性のFeRAM（Ferroelectric Random Access Memory）でも良いし、NANDの他のBlockに記憶しても良いが、不揮発性であることが望ましい。
【００５１】
図６は、本発明の第６の実施例に係るメモリシステムのデータ処理例を示す図、図７は本発明の第７の実施例に係るメモリシステム処理フローを示す図である。  
本実施例が、図１、図２、図３の実施例と異なる点は、空のブロックでなく、データが書かれたブロックのECC訂正位置（図６（ａ））を特定して、更新データ（図６（ｂ））の同じ位置のデータが不良しない方向のデータになる様に、グループデータを反転し、その反転データをフラグデータに書き込む（図６（ｃ）)ので、同じブロックに書き込む点である。
【００５２】
多値の構成は、図１０（ｄ）と同じを仮定している。勿論図１０（ｄ）以外の構成も容易に実現出来る。ECC不良のbitの化けを食い止める点では、図１、図２、図３と同じであり、同じ効果がある。このケースでも図５の回路で実現出来る。
【００５３】
図８は本発明の第８の実施例に係るメモリシステムのデータ処理例を示す図、図９は本発明の第９の実施例に係るメモリシステムのデータ処理例を示す図である。
【００５４】
本実施例が、図１、図６と異なる点は、フラグデータもグループデータと同じく、データ化けを防ぐために、空ブロックでビット化けしたり、ＥＣＣ不良を起こしたフラグデータを救うため、フラグデータの為のフラグーデータ（Rev for Rcell）を持つ点である。
【００５５】
それ以外は、図８は図１とほぼ等しく、図９は図６とほぼ等しい。従って、図１、図６と同様の効果が得られる。
【００５６】
以上説明したように、本発明の各実施例によれば、微細化、多値化で数〜数十Ｇｂの大容量を実現する際に、Write/Erase後のデータ放置により不良bitが大幅に増大し、ＥＣＣ訂正の為の冗長bitが巨大化する問題、ＥＣＣ訂正時間が巨大化する問題、初期ScreeningをしようとするRedundancy領域が巨大化する問題を抱えるNAND-Flash Memoryに代表されるFlash EEPROM型の不揮発性メモリにおいて、多量の不良ビットを、少量の冗長なbitで効率良く救済することができるメモリシステムが得られる。
【００５７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  請求項１、３において、前記フラッシュ型ＥＥＰＲＯＭメモリ領域の内、旧データ読み出しと新規データ書きこみを行うブロックに対しては、前記複数のグループデータには、元の書き込みデータに対して、対応する元のフラグデータが反転した事を示す場合、該当するグループデータを反転し、前記グループデータに対して、ＥＣＣ訂正を行い、ＥＣＣ訂正されたビット位置で、新規書き込みデータが、データ保持でFailし易い方向の１或いは０データの場合、該当するグループデータの全ビットを反転したものと、対応するフラグデータに対して反転したことを示す情報を記憶したものを、前記フラッシュ型ＥＥＰＲＯＭメモリ領域の対応するグループデータ、フラグデータに書き込むメモリシステム。
【００５８】
（付記２）  請求項３、付記１において、前記グループデータには、ＥＣＣ訂正用のグループデータの冗長ビットを含み、前記フラグデータには、ＥＣＣ訂正用のフラグデータの冗長ビットを含むメモリシステム。
【００５９】
（付記３）  請求項３、付記１において、前記フラグデータには、各フラグデータの全ビットの反転の有無を記憶するフラグデータ用フラグデータを含むメモリシステム。
【００６０】
（付記４）  請求項３において、コントローラ側には、前記元の書き込みデータを読み出しFailし難い方向の１或いは０データであるビット位置を記憶する不揮発性の強誘電体メモリを有するメモリシステム。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施例に係るメモリシステムのデータ処理例を示す図。
【図２】本発明の第２の実施例に係るメモリシステム処理フローを示す図。
【図３】本発明の第３の実施例に係るメモリシステム処理フローを示す図。
【図４】本発明の第４実施例に係るメモリシステムの構成例と効果を示す図。
【図５】本発明の第５実施例に係るメモリシステムを示すブロック図。
【図６】本発明の第６実施例に係るメモリシステムのデータ処理例を示す図。
【図７】本発明の第７実施例に係るメモリシステム処理フローを示す図。
【図８】本発明の第８実施例に係るメモリシステムのデータ処理例を示す図。
【図９】本発明の第９実施例に係るメモリシステムのデータ処理例を示す図。
【図１０】本発明の実施例に係る４値NANDのセル閾値Vtの分布とその振る舞いを示す図。
【図１１】本発明の実施例に係る４値NANDのセルの不良例を示す図。
【図１２】本発明の実施例に係るNAND−Flashの構成例を示す図。
【図１３】本発明の実施例に係るNAND−Flashのアレイ構成例を示す図。
【図１４】本発明の実施例に係る不揮発性強誘電体メモリ例を示す図。
【符号の説明】
【００６２】
64Cell(Ri)  64bitで構成されるメモリグループi
ECC  64Cel(REi)  64bitで構成されるECC冗長bitのメモリグループi
R512Cell  各メモリグループに対するフラグデータ
R20Cell for ECC  ECC冗長bitに対するフラグデータ
ECC for Rcell  フラグデータに対するECC冗長ビット
Rev for Rcell  フラグデータに対するフラグデータ
５０１  NAND-Flash
５０２  Controller部
５０３  Cache
５０４  制御MPU
５０５  RevFlagDataＥＣＣ訂正回路
５０６  RevGroupDataＥＣＣ訂正回路
５０７  RevGroupData反転回路
５０８  RevGroupDataのECC訂正記憶メモリ
５０９  RevGroupDataとそのECC冗長bitの反転回路
５１０  RevGroupData冗長bit発生回路
５１１  Revflagデータの冗長bit発生回路
５１２  RevFlagDataメモリ
【図１】
0004491000.tif 000002
【図２】
0004491000.tif 000003
【図３】
0004491000.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004491000.tif 000011
【図１１】
0004491000.tif 000012
【図１２】
0004491000.tif 000013
【図１３】
0004491000.tif 000014
【図１４】
0004491000.tif 000015