(57)【特許請求の範囲】
【請求項１】
ゲート−ドレインオーバーラップ領域に、オーバーラップ容量を減少する目的で、酸化物からなる局部的領域を形成するための方法において、
（ａ）半導体基板上に第１酸化物層を形成する工程と、
（ｂ）最終的なゲート領域を画成するため、前記第１酸化物層にパターン加工を施し、エッチングを行う工程と、
（ｃ）前記最終的ゲート領域と対応するシリコン表面上に２乃至３．５の誘電率を有する薄いゲート酸化物を付着するか或いは２乃至３．５の誘電率を有する薄いゲート酸化物を前記表面上で成長させる工程と、
（ｄ）前記第１酸化物層内にエッチングによって形成したゲート領域の側壁に一つ又はそれ以上の反転スペーサを形成する工程と、
（ｅ）前記スペーサによって保護されていない前記ゲート酸化物の部分を除去し、これによって下側のシリコン表面を露呈すると同時に前記ゲート酸化物の局部的領域を前記スペーサの下に残す工程と、
（ｆ）傾斜誘電率を有するゲート酸化物層の形成を完了するため、前記露呈されたシリコン表面上で通常のサーマル・ゲート酸化物を成長させる工程と、
（ｇ）ポリシリコンゲート構造の形成、ソース−ドレイン接点の形成、注入ＬＤＤ領域の形成及び注入Ｎ＋型ソースドレイン領域の形成を、順次行う工程とを含む、方法。
【請求項２】
前記反転スペーサは、絶縁体、ポリシリコン、又は絶縁体／ポリシリコンの二重スペーサ組み合わせが含まれる、請求項１に記載の方法。
【請求項３】
前記ゲート酸化物層の厚さは、２０オングストローム乃至２００オングストロームである、請求項１に記載の方法。
【請求項４】
前記ゲート酸化物を、誘電体層を付着することによって、又はフッ素をサーマル・ゲート酸化物層に注入することによって形成する、請求項１に記載の方法。
【請求項５】
前記絶縁スペーサは、窒化シリコン又はシリコン・オキシ・ナイトライドからなる群から選択された材料で形成される、請求項１に記載の方法。
【請求項６】
前記サーマル・ゲート酸化物層の厚さは、２０オングストローム乃至１００オングストロームである、請求項１に記載の方法。
【請求項７】
ゲート−ドレインオーバーラップ領域及びゲート−ソースオーバーラップ領域に、オーバーラップ容量を減少する目的で、酸化物からなる局部的領域を有するディープ・サブミクロン・ＣＭＯＳＦＥＴ装置を形成するための方法において、
（ａ）半導体基板上に第１酸化物層を付着する工程と、
（ｂ）最終的なゲート領域を画成するため、前記第１酸化物層にパターン加工を施し、エッチングによる除去を行う工程と、
（ｃ）前記最終的ゲート領域と対応するシリコン表面上に、２乃至３．５の誘電率を有する薄いゲート酸化物を付着するか或いは、前記表面上で、２乃至３．５の誘電率を有する薄いゲート酸化物を成長させる工程と、
（ｄ）シリコンナイトライド被覆層を付着し、次いでこのナイトライド層に異方性エッチング・バックを施し、前記第１酸化物層内の前記ゲート領域の側壁にナイトライド・スペーサを形成する工程と、
（ｅ）前記ナイトライドスペーサによって保護されていない前記ゲート酸化物の部分をエッチングし、これによって下側のシリコン表面を露呈すると同時に前記ゲート酸化物の局部的領域を前記ナイトライド・スペーサの下に残す工程と、
（ｆ）傾斜誘電率を持つゲート酸化物層の形成を完了するため、前記露呈されたシリコン表面上で通常のサーマル・ゲート酸化物を成長させる工程と、
（ｇ）ポリシリコン被覆層を付着させて、ゲート電極を形成する目的で化学的機械研磨プロセス（ＣＭＰ）プロセスを使用して前記ポリシリコンを研磨する工程と、
（ｈ）ソース−ドレイン接点の形成、注入Ｎ型ＬＤＤ領域の形成、注入Ｎ+型ソース−ドレイン領域の形成、並びに前記ポリシリコンゲート電極のドーピングを、順次行う工程とを備えた、方法。
【請求項８】
前記ナイトライド・スペーサは、反転シリコンナイトライドスペーサ及びこれと並置された反転ポリシリコンスペーサを含む二重スペーサ構造である、請求項７に記載の方法。
【請求項９】
前記第１酸化物層は、ＣＶＤ又はサーマル・プロセスによって形成される、請求項７に記載の方法。
【請求項１０】
前記ゲート酸化物層の厚さは、２０オングストローム乃至２００オングストロームの範囲内にある、請求項７に記載の方法。
【請求項１１】
前記ゲート酸化物層の付着は、ＣＶＤ、サーマル・プロセス、又はスピン・オン・プロセスによって行われる、請求項７に記載の方法。
【請求項１２】
前記ゲート酸化物を、誘電体層を付着することによって、又はフッ素をサーマル・ゲート酸化物層に注入することによって形成する、請求項７に記載の方法。
【請求項１３】
前記ナイトライド・スペーサを形成するプロセスは、
（ａ）シリコンナイトライドのＣＶＤ層を付着する工程と、
（ｂ）前記ナイトライド層をエッチング・バックするため、異方性プラズマエッチングを使用する工程とを含む、請求項７に記載の方法。
【請求項１４】
前記二重ナイトライド／ポリシリコンスペーサを形成するためのプロセスは、
（ａ）シリコンナイトライドのＣＶＤ層を付着する工程と、
（ｂ）ポリシリコン被覆層を付着する工程と、
（ｃ）前記ナイトライド層及びポリシリコン層をエッチング・バックするため、異方性プラズマエッチングを使用する工程とを含む、請求項８に記載の方法。
【請求項１５】
前記ナイトライド層の厚さは、２００オングストローム乃至２０００オングストロームの範囲内にある、請求項１３に記載の方法。
【請求項１６】
ＣＶＤプラズマエッチングが、前記ナイトライド層をエッチング・バックするために使用される、請求項１３に記載の方法。
【請求項１７】
前記ナイトライド層を異方性エッチング・バックするためのエッチ・ストップ法は、前記ナイトライドと誘電体材料との間で選択的にエッチングすることに基づく、請求項１３に記載の方法。
【請求項１８】
前記ナイトライド・スペーサの幅は、２００オングストローム乃至２０００オングストロームの範囲内にある、請求項１３に記載の方法。
【請求項１９】
前記被覆ナイトライド・スペーサによって保護されていない前記ゲート酸化物部分のエッチングは、プラズマ・エッチング及びこれに続いて行われる湿式エッチングによって行われる、請求項７に記載の方法。
【請求項２０】
前記ゲート酸化物の厚さは、２０オングストローム乃至２００オングストロームの範囲内にある、請求項７に記載の方法。
【請求項２１】
前記ゲート電極を形成するために使用された前記ポリシリコン層の厚さは、１０００オングストローム乃至４０００オングストロームである、請求項７に記載の方法。
【請求項２２】
前記Ｎ型ＬＤＤ注入のドーズ量は、１Ｅ１３atom／ｃｍ2 乃至５Ｅ１４atom／ｃｍ2 （１×１０13atom／ｃｍ2 乃至５×１０14atom／ｃｍ2）である、請求項７に記載の方法。
【請求項２３】
前記Ｎ型ＬＤＤ注入についてのエネルギの範囲は、２０ＫｅＶ乃至１００ＫｅＶである、請求項７に記載の方法。
【請求項２４】
前記Ｎ+ 型ソース−ドレイン注入のドーズ量は、１Ｅ１５atom／ｃｍ2 乃至８Ｅ１５atom／ｃｍ2 （１×１０15atom／ｃｍ2 乃至８×１０15atom／ｃｍ2）である、請求項７に記載の方法。
【請求項２５】
前記Ｎ+ 型ソース−ドレイン注入についてのエネルギの範囲は、２０ＫｅＶ乃至１００ＫｅＶである、請求項７に記載の方法。
【請求項２６】
前記二重スペーサのナイトライドの厚さは２００オングストローム乃至２０００オングストロームである、請求項８に記載の方法。
【請求項２７】
前記二重スペーサ構造のポリシリコンの厚さは、前記ゲート誘電体が前記チャンネル領域内に横方向に延びる度合いを大きくするように調節される、請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置の製造に関し、更に詳細には、ディープ・サブミクロン・ＣＭＯＳ装置のスイッチング時間を短縮する改良手段として、装置のゲート−ドレインオーバーラップ容量及びゲート−ソースオーバーラップ容量を減少するための方法に関する。
【０００２】
【従来の技術】
更に多くの機能を提供し、これらの機能を実行するための時間が短縮された半導体チップに対する要求が大きくなってきているため、半導体装置の寸法は、更に深くサブミクロン領域に入り込んでいる。装置が小型になると、更に多くの機能的回路を単一のチップに組み込むための更に多くの面積を利用できるということになる。更に、以下に論じるように、装置が小型であるということ自体がスイッチング時間を短縮する上で有利である。代表的な例としてＣＭＯＳＦＥＴ技術を使用した場合、装置の寸法が小さくなると、多くの理由により、スイッチング時間が短くなる。装置がチップ上の所与のノードを一つのロジックレベルから別のロジックレベルに切り換えるためには、装置の有効負荷容量Ｃ1の充電及び放電を、装置のチャンネル抵抗及び装置の配線抵抗を含む任意の有効抵抗Ｒｅ を通して行わなければならない。従って、基本的回路理論から、スイッチング時間は、Ｒe及びＣ1の両方の値が減少するに従って短くなる傾向がある。歴史的には、装置の寸法が小さくなるに従って装置のチャンネル長さが短くなり、装置間の相互接続ラインをますます短くできるためにＲe が小さくなる。短い相互接続ライン及びこれらのラインと関連した小さい断面積は、更に、Ｃ1 を減少するのを助ける。更に、ＰＮ接合容量及び小型の装置それ自体から得られる装置の寄生容量値を小さくすることにより、Ｃ1 を更に減少させることができる。従って、一つの世代から次の世代まで、装置の形状が小さくなり続けるために、今日のチップの速度性能において長足の進歩がなされた。しかしながら、装置の寸法がサブミクロン領域に深く入り込むにつれて、このような小型化を適切な速度で続けるための技術的挑戦及び製造上の挑戦が益々先鋭化してきている。これにより、ＣＭＯＳ技術の連続した世代の各々で、高速度化を益々すすめるための多くの革新的技術が促進されている。１９７０年代から、光学的リソグラフィーの解像度限界が約１．５μｍから約０．２μｍ又はそれ以下に高まった。より短い露光波長、可変開口数の露光レンズ、及び位相シフトマスクといった進歩が、発展に大きく寄与してきた。同様に、サブミクロンフォトリソグラフィー工程中の臨界寸法（ＣＤ）の制御を更に高めるための手段として、反射防止コーティングが半導体製造プロセスに組み込まれることが益々多くなってきている。更に、装置の速度を、単に装置の大きさを光学的リソグラフィーにおける連続した世代での各々の最新ＣＤ値まで小型化するだけで得られる速度を越えて高めるための他の技術が開発された。
【０００３】
チョウ等に賦与された米国特許第５，４３４，０９３号は、所与のフォトリソグラフィー画像から得ることができるチャンネル長が最小臨界寸法ＣＤよりも短いＦＥＴ装置を製造するための手段として、反転スペーサ（ｉｎｖｅｒｔｅｄ  ｓｐａｃｅｒ）構造を使用するための方法を教示する。最初に、装置のゲート領域が、フォトリソグラフィーにより、酸化物層中にトレンチとして画成される。次いで、同じ形態の酸化物の第２被覆層を付着し、次いで該第２被覆層に異方性エッチング・バックを施して、これによって、上述のトレンチの側壁に沿って、同じ形態の層の厚味のある部分を、反転スペーサ構造として残すことができる。反転スペーサ構造は、上述のトレンチの側壁を、内方に、元々のトレンチの大きさよりもかなり小さい新たな縮小した大きさにまで有効に延長する。次いで、縮小したトレンチを使用し、元々のトレンチよりもかなり小さいポリシリコンゲートを画成する。ポリシリコン・ゲートは、最初にポリシリコン被覆層を付着させた後、化学的機械研磨プロセス即ちＣＭＰプロセスを使用して、上述のトレンチを取り囲む酸化物の上面からポリシリコンを除去することによって形成される。使用されたフォトリソグラフィー技術の最小臨界寸法即ちＣＤよりも小さい関連したチャンネル長を持つＦＥＴゲートが最終的に提供される。
【０００４】
ウーに賦与された米国特許第５，７７３，３４８号は、いかなる世代のフォトリソグラフィー装置によって解像できる最小臨界寸法即ちＣＤ以下のゲート長を持つＦＥＴ装置を形成するための、チョウ等の方法と幾分類似した方法を教示する。反転スペーサ構造を、ＦＥＴゲート電極用の、パンチ・スルー・ストッピングイオン注入層及び非晶質シリコン層等の特別追加とともに使用する。次いで、高温アニールによりポリシリコンに変換する。
【０００５】
ガードナー等に賦与された米国特許第５，７８６，２５６号もまた、いかなる世代のフォトリソグラフィー装置によって解像可能な最小臨界寸法即ちＣＤ以下のゲート長を持つＦＥＴ装置を形成するための、チョウ等の方法と幾分類似した方法を教示する。更に、ゲート電極を形成するために反転スペーサ構造を使用する。更に、スペーサの第２の組を、ＦＥＴ装置を形成するための少量ドープしたドレイン即ちＬＤＤについてのプロセス順序の部分として使用する。ポリシリコンゲートの形成後、ポリシリコンゲートの僅かに突出した周囲を異方性エッチマスクとして使用することによって、スペーサの第１の組の横幅を小さくする。スペーサの第１の組の幅を小さくすることによって、ＬＤＤイオン注入をゲートの下に僅かに延ばすのを容易にする。次いで、ソース−ドレインイオン注入前に、スペーサの第２の組を従来の方法でスペーサの第１の組の側壁に形成する。
【０００６】
上述した従来技術は、主として、いかなる世代のフォトリソグラフィー装置では不可能である程にチャンネル長を短くすることによってＦＥＴ装置のスイッチング時間を短くする方法に関する。しかしながら、上文中に論じたように、装置のスイッチング時間に影響を及ぼす装置の寄生容量等の他の要因がある。従来技術において既に言及されている装置の寄生容量の一つの関連した成分は、ミラー容量Ｃm と呼ばれることもある、ゲート−ドレインオーバーラップ容量Ｃgdo である。Ｃgdo は、ＦＥＴ装置をインバーター回路で作動させた場合の多くでその値が優に倍であるため、特に顕著である。図１は、ＣＭＯＳインバーター回路をＣgdo 寄生容量とともに示す。入力ゲート電圧波形を、０Ｖから＋Ｖddまで急速に上昇する傾斜として示す。出力電圧波形を、これと対応して＋Ｖddから０Ｖまで急速に低下する波形として示す。従って、ガウスの法則によれば、Ｃgdo の初期蓄積電位は＋Ｃgdo・Ｖｄｄであり、Ｃgdo の最終蓄積電位は−Ｃgdo ・Ｖddに等しい。従って、Ｃgdoでの電位の変化、即ち２Ｃgdo ・Ｖddを入力電圧の変化Ｖddで除することにより、インバーター回路への有効電気的ゲート入力容量を計算でき、２Ｃgdo の値を得る。従って、負荷容量の有効Ｃgdo 成分は、インバーターのステージを考慮すると、実際に倍である。ミラー容量とも呼ばれるＣgdo の上述の電気的効果は周知であり、Ｊ．Ｙ．チェンの「ＣＭＯＳ装置及びＶＬＳＩの技術」（プレンティスホール社１９９０年）の第１００頁乃至１０１頁に記載されている。同文献に触れたことにより、その文献に開示されている内容は本明細書中に組入れたものとする。
【０００７】
ゲート−ドレインオーバーラップ容量Ｃgdo 並びにＣgdo の上述の電気的増倍効果は、装置のスイッチング速度に大きな影響を及ぼす。従って、ＦＥＴ装置技術が進化し続けるため、Ｃgdo がスイッチング時間に及ぼす相対的作用を小さくするための一連の革新がこれによって促された。このような革新には、低いチャネル抵抗を維持すると同時に関連したＣgdo 値を最小にすべくソース−ドレインの十分なゲートオーバーラップを得るため、ソース−ドレインイオン注入角度及びゲートスペーサを調整することが含まれる。更に、ゲート−ドレインオーバーラップ領域においてゲート酸化物の厚さを局部的に増大する、傾斜ゲート酸化物（Ｇｒａｄｅｄ  Ｇａｔｅ  Ｏｘｉｄｅ）プロセス即ちＧＧＯプロセスによって、Ｃgdo を最小にする努力がなされてきた。傾斜ゲート酸化物プロセス即ちＧＧＯプロセスは、例えば、７０オングストロームのゲート酸化物をゲートの縁部のことろで約２５０オングストロームにするため、約８５０℃の湿潤雰囲気を使用することによって行われた。ゲート−ドレインオーバーラップ容量を減少するための上述したプロセスの改良は、Ｓ．ウルフの「ＶＬＳＩ  Ｅｒａ用のシリコンの加工」（ラティスプレス社１９９５年）の第３巻の第６３０頁乃至６３５頁に記載されている。同文献に触れたことにより、その文献に開示されている内容は本明細書中に組入れたものとする。
【０００８】
上述の傾斜ゲート酸化物プロセス即ちＧＧＯプロセスを様々に実施することにより、ゲート−ドレインオーバーラップ容量の減少が補助されたけれども、ＧＧＯそれ自体が幾つかの問題点を含む。例えば、再酸化によって発生した界面状態により、ホットエレクトロンと関連した不安定性が高まる。更に、ＧＧＯプロセスは、特にディープサブミクロン装置について、制御が困難であることが判明している。従って、傾斜ゲート酸化物プロセス即ちＧＧＯプロセスに代わる、現状のディープサブミクロン装置の製作と関連した装置及び製造上の必要性に関して更に適合性の方法が必要とされている。本発明は、誘電率がその厚さと逆に大きく変化する、傾斜ゲート酸化物層を提供することによって、この必要性を解決する。従って、低誘電率Ｋの酸化物からなる局部的領域をゲート−ドレインオーバーラップ領域に形成するための革新的方法を以下に説明する。
【０００９】
【発明が解決しようとする課題】
本発明の主な目的は、半導体基板上のＭＯＳトランジスターのゲート−ドレインオーバーラップ容量Ｃgdo を減少するための、効果的であり且つ製造可能な方法を提供することである。
【００１０】
本発明の別の目的は、ゲート−ドレインオーバーラップ容量及びゲート−ソースオーバーラップ容量を最小にする改良された手段として傾斜誘電率（ｇｒａｄｅｄ  ｄｉｅｌｅｃｔｒｉｃ  ｃｏｎｓｔａｎｔ）を持つゲート酸化物層を製造するための方法を提供することである。
【００１１】
本発明の更に別の目的は、ゲート−ドレインオーバーラップ容量を減少するための、現状のＣＭＯＳ技術の装置及び製造上の必要性に関して非常に適合した方法を提供することである。
【００１２】
本発明の他の主な目的は、特にサブミクロン装置について信頼性及びプロセス制御の問題点を生じ易い望ましからぬ傾斜ゲート酸化物法即ちＧＧＯ法に頼らずに、ゲート−ドレインオーバーラップ容量を低下させる目的で、低誘電率Ｋのゲート酸化物を局部的に形成するための方法を提供することである。
【００１３】
これらの目的は、傾斜誘電率Ｋを持つゲート酸化物を有するＣＭＯＳＦＥＴ装置を形成する方法において、（ａ）半導体基板上に酸化物層を形成する工程と、（ｂ）装置のゲート領域を画成し、エッチングする工程と、（ｃ）ゲート領域に低誘電率Ｋのゲート酸化物を付着するか或いはこのゲート領域上で成長させる工程と、（ｄ）ゲート領域の側壁にナイトライド・スペーサ（窒化シリコン・スペーサ）を形成する目的で、シリコンナイトライド被覆層（窒化シリコン被覆層）を付着させた後、この層に異方性エッチングを施す工程と、（ｅ）ナイトライド・スペーサ（窒化シリコン・スペーサ）によってマスクされたゲート酸化物部分を除く、上述の低誘電率Ｋのゲート酸化物を除去する工程と、（ｆ）ナイトライド・スペーサ（窒化シリコン・スペーサ）によって保護された状態の領域を除くゲート領域にサーマル・ゲート酸化物を形成する工程と、（ｇ）ポリシリコン被覆層を付着させた後、装置のゲート構造の形成を完了するため、化学的機械研磨即ちＣＭＰを行う工程と、（ｈ）ＬＤＤ及び多量にドーピングしたソース−ドレイン領域を通常の方法で形成した後、ラインプロセスの通常の後工程を完了する工程とを含む、方法によって達成される。上記シリコンナイトライド・スペーサ（窒化シリコン・スペーサ）に代えて、シリコン・オキシ・ナイトライドで形成されたスペーサを用いてもよい。
【００１４】
本発明は、ゲート−ドレインオーバーラップ容量及びゲート−ソースオーバーラップ容量を最小にする目的で傾斜ゲート酸化物プロセス即ちＧＧＯプロセスに代わる方法に対する要求を満たす。本発明は、（１）ホットエレクトロン・ストレス中に信頼性の問題点を引き起こす、ドレイン空乏領域近傍での界面状態をなくす必要性、及び（２）ディープサブミクロン装置の製造と関連した装置及び製造上の必要性に更に適合する傾斜ゲート酸化物構造についての必要性といった問題を扱う。本発明は、誘電率がその厚さとは逆に大きく変化する傾斜ゲート酸化物層を提供することによってこれらの問題点を解決する。従って、オーバーラップ容量を減少する目的でゲート−ドレインオーバーラップ領域中に低誘電率Ｋの酸化物による局部的領域を形成する工程を含む革新的方法が提供される。
【００１５】
以下の好ましい実施例及び関連した図面は、ゲート−ドレイン容量及び／又はゲート−ソース容量を減少するのが望ましいＣＭＯＳ、又はＮＭＯＳ、等のいずれかの技術で使用できるＮチャンネル装置及び／又はＰチャネル装置の製作に一般的に適用できる方法で提供しようとするものであるということに着目されたい。しかしながら、議論の目的で、Ｎチャネル装置に関する好ましい実施例を以下に説明する。次に、図２を更に詳細に参照すると、この図には、部分的に完成した集積回路の一部が示してある。この図には、従来のイオン注入によりＮ型ウェル領域又はＰ型ウェル領域を形成した半導体基板２が示してあり、この基板には、最終的にはディープ・サブミクロンＦＥＴ装置が形成される。更に、フォトリソグラフによってパターンが付けられ、前記ＦＥＴ装置用の最終的なゲート領域８を形成するためにエッチングによる除去を行った酸化物被覆層４が示してある。酸化物被覆層４は、ＣＶＤ又はサーマル・プロセスによって形成してもよい。
【００１６】
図２を参照し続ける。この図には、更に、薄い、低誘電率Ｋのゲート酸化物層６が示してある。この低誘電率Ｋのゲート酸化物層６は、２０オングストローム（Å）乃至２００オングストローム（Å）の範囲の代表的な厚さを有し、低誘電率Ｋの後工程又はスピン・オン法で使用されたのと同様のＣＶＤ法によって形成されている。
【００１７】
前記低誘電率Ｋのゲート酸化物層６は、さらに、熱酸化物層によっても形成でき、次いで、この熱酸化物の誘電率を減少する目的で酸化物層にフッ素Ｆを注入する。前記サーマルゲート酸化物の代表的な厚さは、約２０オングストローム（Å）乃至２００オングストローム（Å）であり、通常は、通常の酸化により成長する。前記弗素注入についての代表的なドーズ量の値は、約１Ｅ１５atom／ｃｍ2乃至１Ｅ１７atom／ｃｍ2 （１×１０15atom／ｃｍ2乃至１×１０17atom／ｃｍ2）である。前記弗素注入について使用されたエネルギレベルは、代表的には、約２０ＫｅＶ乃至８０ＫｅＶの範囲にある。前記フッ素注入は、通常は、これに次いで行われるラピッド・サーマル・アニールプロセス即ちＲＴＡプロセスによってアニールされる。
【００１８】
上述の低誘電率Ｋ付着プロセスで得られた誘電率Ｋの代表的な値は、約２乃至３．５である。熱酸化プロセスへの上述のフッ素注入で得られた誘電率Ｋの代表的な値は、約２．５乃至３．５である。
【００１９】
次に、特に図３を参照する。この図には、前記酸化物層４のゲート領域８の側壁に沿って反転スペーサを最終的に形成する目的で付着させた同じ形態のシリコンナイトライド被覆層（窒化シリコン被覆層）１０が示してある。前記ナイトライド層（窒化シリコン被覆層）１０の厚さは、代表的には、２００オングストローム（Å）乃至２０００（Å）オングストロームであり、通常は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）によって成長される。
【００２０】
次に図５を更に詳細に参照すると、この図には、前記シリコンナイトライド被覆層（窒化シリコン被覆層）１０に異方性エッチングを加えた結果が示してあり、前記シリコンナイトライド被覆層は、前記酸化物層４の上面から完全に除去されており、並びに前記低誘電率Ｋのゲート酸化物層６の大部分から除去されている。前記同じ形態のシリコンナイトライド層１０は、前記エッチングによる除去を行ったゲート領域８のサイズよりも厚いため、前記ゲート領域８の側壁から完全には除去されないということに着目されたい。従って、前記エッチングによって除去を行ったゲート領域８の側壁に残るシリコンナイトライド層により、反転ナイトライドスペーサ（反転窒化物スペーサ）１２が提供される。前記シリコンナイトライド層１０の前記異方性プラズマエッチングの終点は、前記反転ナイトライドスペーサ（反転窒化物スペーサ）１２によって保護されていない露呈されたゲート酸化物領域１４の表面上にあり、前記シリコンナイトライド層１０の部分が完全に除去されることが補償されるように設計されているということに着目されたい。更に、前記露呈されたゲート酸化物領域１４が、前記異方性プラズマエッチング中に完全に除去されることがないように注意を払わなければならない。これは、その下にあるシリコンが損傷しないようにするためである。これに続いて行われる、前記露呈されたゲート酸化物領域１４の完全な除去は、湿式エッチングプロセス工程によって行われる。
【００２１】
更に、前記ナイトライド層１２の下にあり、局部的な低誘電率Ｋの酸化物領域１６と呼ばれるゲート酸化物層６の部分が前記異方性エッチング中にエッチングされないということに着目されたい。従って、局部的な低誘電率Ｋのゲート酸化物領域１６は、前記ナイトライドスペーサ１２の下に残る。前記ナイトライドスペーサ１２の下の前記局部的な低誘電率Ｋのゲート酸化物領域１６が本発明にとって重要である。前記局部的な低誘電率Ｋのゲート酸化物領域は、最終的には、これに続いて形成されるゲート電極とこれに続いて形成されるソース−ドレイン領域との間のオーバーラップ容量を減少する結果をもたらす。前記低誘電率Ｋのゲート酸化物領域１６は、前記ナイトライドスペーサ１２によって保護されているため、保護されていないゲート酸化物領域１４を最終的に完全に除去する際に所定の場所に残ることができる。更に、前記局部的な低誘電率Ｋのゲート酸化物領域１６は、ゲート電極及びソース−ドレイン領域が形成される前に前記保護されていないゲート領域１４で行われる通常のサーマルゲート酸化物の最終的な成長中に、良好に保護される。
【００２２】
通常は、前記ナイトライドスペーサ１２によって保護された低誘電率Ｋの誘電体部分だけを残すことができるのが望ましいけれども、前記低誘電率Ｋの誘電体を横方向に大きく延ばすことができるのが望ましい場合がある。このような場合には、図３及び図５に示す上文中に説明した工程の代わりに、図４及び図６に示す、以下に説明する工程を使用する別の好ましい実施例を使用するのが望ましい。
【００２３】
次に、上文中に説明した図３の構造に対する別の好ましい実施例として図４を更に詳細に参照すると、この図には、同じ形態のシリコンナイトライド被覆層１０、及び別のポリシリコン被覆層１１が示してある。これらの層は、最終的に前記酸化物層４の前記ゲート領域８の側壁に沿って二重反転スペーサを形成する目的で付着させてある。前記ナイトライド層１０の厚さは、最終的には２００オングストローム（Å）乃至２０００オングストローム（Å）であり、通常は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）によって成長される。前記ポリシリコン層１１の厚さは、前記低誘電率Ｋの誘電体をチャネル領域内に横方向に延ばす所望の増大の程度に従って調節される。
【００２４】
次に、上文中に説明した図５の構造に対する別の好ましい実施例として図６を更に詳細に参照すると、この図は、前記ナイトライド層１０及び前記ポリシリコン層１１に異方性エッチングを加え、これらの層を前記酸化物層４の上面から、並びに前記低誘電率Ｋのゲート酸化物層６の大部分から完全に除去した結果を示す。前記同じ形態のナイトライド層１０及びポリシリコン層１１の厚さが、前記エッチングによって除去したゲート領域８よりもかなり大きいため、前記ゲート領域８の側壁から完全には除去されないということに着目されたい。従って、前記エッチングによって除去したゲート領域８の側壁に残るナイトライド及びポリシリコンにより反転ナイトライドスペーサ１２及び反転ポリシリコンスペーサ１３が形成される。前記異方性プラズマエッチングの終了時に、ナイトライド／ポリシリコンの二重スペーサ１２及び１３によって保護されていない、露呈したゲート酸化物領域１４の表面上に、残る前記ナイトライド層１０及びポリシリコン層１１の部分が完全に除去されることが補償されるように設計されているということに着目されたい。更に、酸化物層の下のシリコンが損傷しないようにするため、前記異方性プラズマエッチング中に前記露呈されたゲート酸化物層１４が完全には除去されないように注意を払わなければならない。次いで、前記露呈されたゲート酸化物層１４の完全な除去を湿式エッチングプロセス工程で行う。上文中に説明したように、前記ナイトライド／ポリシリコンの二重のスペーサ１２及び１３の下にある前記保護された局部的なゲート酸化物領域１６は、前記異方性エッチング中、エッチング作用が加わらない。従って、局部的な低誘電率Ｋのゲート酸化物領域１６が前記ナイトライド／ポリシリコンスペーサ１２，１３の下に残る。図３及び図５に示す好ましい実施例と同様に、前記ナイトライド／ポリシリコンスペーサ１２，１３の下に局部的な低誘電率Ｋのゲート酸化物領域１６が形成されることが本発明にとって重要である。前記局部的な低誘電率Ｋのゲート酸化物領域により、最終的には、続いて形成されるゲート電極と続いて形成されるソース−ドレイン領域との間のオーバーラップ容量が減少する。前記低誘電率Ｋのゲート酸化物領域１６は、前記ナイトライド／ポリシリコンスペーサ１２及び１３によって保護されているため、保護されていないゲート酸化物領域１６を最終的に完全に除去する際に所定位置に残ることができる。前記局部的な低誘電率Ｋのゲート酸化物領域１６は、更に、前記ゲート電極及び前記ソース−ドレイン領域が形成される前、保護されていないゲート領域１４での通常のサーマルゲート酸化物の最終的な成長中、良好に保護される。
【００２５】
図４及び図６に示す上掲の別の好ましい実施例に関し、厚さの値及び前記ナイトライド／ポリシリコンスペーサについての関連したエッチング状態を適当に調節することによって、通常のサーマルゲート酸化物の前記最終的成長の前に低誘電率Ｋの誘電体をゲート領域にどれ程残すのかを更に容易に決定できる。更に、熱酸化物の前記最終的成長後、前記ナイトライド／ポリシリコンスペーサの前記ポリシリコン部分が選択的プラズマエッチング工程によって除去されるということに着目されたい。
【００２６】
議論の目的のため、好ましい実施例の説明を図１、図２、図３、及び図５の好ましい実施例から続ける。しかしながら、当業者は、好ましい実施例の以下の説明を図１、図２、図４、及び図６の別の好ましい実施例から続けることもできる。
【００２７】
次に、図７を更に詳細に説明すると、前記ナイトライドスペーサ１２によって保護されていない図５の前記露呈したゲート領域１４において通常のサーマルゲート酸化物１８を成長させる。前記サーマルゲート酸化物の厚さは、代表的には、約２０オングストローム（Å）乃至１００オングストローム（Å）の範囲内にあり、通常は、熱酸化によって成長する。図５を参照し続ける。次いで、最終的にゲート電極を形成するため、ポリシリコン被覆層２０を付着する。前記ポリシリコン被覆層２０の厚さは、代表的には、１０００オングストローム（Å）乃至４０００オングストローム（Å）であり、通常は、ＬＰＣＶＤによって成長される。
【００２８】
次に図８を更に詳細に参照すると、化学的機械研磨工程即ちＣＭＰを使用し、前記酸化物層４の表面上にある前記ポリシリコン層２０の部分を除去する。前記ゲート領域８の残りのポリシリコンは、ポリシリコンゲート電極２２に形成される。
【００２９】
次に図９を更に詳細に参照すると、この図には、図８の構造の前記Ｎ型チャネル装置を完成するためにこれに続いて行われる従来のプロセスの結果が示してある。この図には、Ｎ型チャネル用の従来のソース−ドレイン接触領域２４を形成した結果、並びに従来のＬＤＤ領域２６をＮ+ 型ソース−ドレイン領域２８とともに形成した結果が示してある。
【００３０】
これで本発明の目的が達成された。ゲート−ドレインオーバーラップ容量及びゲート−ソースオーバーラップ容量を最小にする目的において傾斜ゲート酸化物プロセス即ちＧＧＯプロセスに対する改良された変更が提供された。ＧＧＯプロセスと関連した上文中に説明した問題点は、誘電率が厚さとは逆に大幅に変化する傾斜ゲート酸化物層を提供する本発明によって解消された。従って、オーバーラップ容量を減少する目的で低誘電率Ｋの酸化物でできた前記局部的領域１６をゲート−ドレインオーバーラップ領域に形成する工程を含む革新的方法が提供された。
【００３１】
本発明をその好ましい実施例を参照して特定的に示し且つ説明したが、当業者は、本発明の精神及び範囲から逸脱することなく、形態及び詳細について様々な変更を行うことができるということは理解されよう。
【図面の簡単な説明】
【図１】ゲート−ドレインオーバーラップ容量の効果的な電気的挙動に関する従来技術を説明するためのＣＭＯＳインバーター回路の概略図である。
【図２】本発明のプロセスの好ましい実施例を示す概略断面図である。
【図３】本発明のプロセスの好ましい実施例を示す概略断面図である。
【図４】本発明のプロセスの好ましい実施例を示す概略断面図である。
【図５】本発明のプロセスの好ましい実施例を示す概略断面図である。
【図６】本発明のプロセスの好ましい実施例を示す概略断面図である。
【図７】本発明のプロセスの好ましい実施例を示す概略断面図である。
【図８】本発明のプロセスの好ましい実施例を示す概略断面図である。
【図９】本発明のプロセスの好ましい実施例を示す概略断面図である。
【符号の説明】
２  半導体基板
４  酸化物層
６  低Ｋゲート酸化物層
８  ゲート領域
１０  シリコンナイトライド層
１１  ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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