(57)【特許請求の範囲】
【請求項１】
デジタル信号をアナログ信号に変換する方法であって、複数の信号源、好ましくは電流源を用い、該信号源のうちの１つ又は複数は可変振幅出力信号源であり、該方法は、
前記アナログ信号に寄与する前記可変振幅出力信号源のそれぞれに対する入力信号である１つ又は複数の個々の設定信号によって前記１つ又は複数の可変振幅出力信号源の出力信号振幅を設定するステップ、
を含み、
前記変換は、該変換のサンプルレートと分解能との間のトレードオフを達成するために、帯域幅及び／又は精度に関する必要性に応じて信号毎に適応され、
前記可変振幅出力信号源の前記出力信号は、論理ユニットによって供給されるスイッチ制御信号に応じてスイッチ可能であり、よって前記アナログ信号に寄与するか又は寄与せず、前記スイッチ制御信号は、変換される前記デジタル信号から導出され、
前記論理ユニットはフレキシブル選択ユニットの一部であり、変換される前記デジタル信号は、該フレキシブル選択ユニットの入力信号であり、該フレキシブル選択ユニットの動作は、前記変換のサンプルレート及び分解能、及びハードウェアによるフィルタリングの間のトレードオフを達成するために、変換される前記デジタル信号の処理を決めるパラメータによってソフトウェアにより制御される、方法。
【請求項２】
前記信号源のうちの少なくとも２つが可変振幅出力信号源であり、該可変振幅出力信号源の出力は累算されて前記アナログ信号に寄与する、請求項１に記載の方法。
【請求項３】
前記設定信号がデジタル設定信号であるため、前記可変振幅出力信号源はデジタル／アナログ変換器として実現される、請求項１又は２に記載の方法。
【請求項４】
前記設定信号が、変換される前記デジタル信号に依存しない静的な設定信号である、請求項１ないし３のいずれか一項に記載の方法。
【請求項５】
前記変換が、前記変換のサンプルレート及び分解能、及びハードウェアによるフィルタリングの間のトレードオフを達成するために、フィルタ要件に関する必要性に応じて信号毎にさらに適応可能である、請求項１ないし４のいずれか一項に記載の方法。
【請求項６】
前記設定信号が、前記可変振幅出力信号源の出力信号の不整合を補償するように調整可能である、請求項１ないし５のいずれか一項に記載の方法。
【請求項７】
前記設定信号が等しく、変換される前記デジタル信号の処理は、前記フレキシブル選択ユニットの動作に従ってオーバーサンプリングマルチビットデルタシグマ変換器によって行われる、請求項１に記載の方法。
【請求項８】
前記設定信号が２進重み付きであり、変換される前記デジタル信号の処理は、前記フレキシブル選択ユニットの動作に従ってナイキスト変換器によって行われる、請求項１に記載の方法。
【請求項９】
前記可変振幅出力信号源及び前記論理ユニットが有限インパルス応答フィルタの一部である、請求項１、７、又は８に記載の方法。
【請求項１０】
前記フィルタは、少なくとも１つのフィルタ係数によって決まるフィルタ特性を有し、前記フィルタ係数の値は、前記信号源の前記設定信号によって決まる、請求項９に記載の方法。
【請求項１１】
前記フィルタ係数の値は、−１〜１の範囲であることができ、少なくとも１つの中間値を含む、請求項１０に記載の方法。
【請求項１２】
好ましくはデータ記憶媒体に記憶されるソフトウェアプログラム又は製品であって、コンピュータ等のデータ処理システム上で実行されると、請求項１ないし１１のいずれか一項に記載の方法を実行する、ソフトウェアプログラム又は製品。
【請求項１３】
デジタル信号をアナログ信号に変換するシステムであって、複数の信号源、好ましくは電流源を備え、前記信号源のうちの１つ又は複数は可変振幅出力信号源であり、該システムは、
前記可変振幅出力信号源のそれぞれに対する入力信号である個々の設定信号によって前記可変振幅出力信号源のうちの前記１つ又は複数の信号源の出力信号振幅を設定する手段、
をさらに備え、
前記変換は、該変換のサンプルレートと分解能との間のトレードオフを達成するために、帯域幅及び／又は精度に関する必要性に応じて信号毎に適応可能であり、
前記可変振幅出力信号源の前記出力信号は、論理ユニットによって供給されるスイッチ制御信号に応じてスイッチ可能であり、よって前記アナログ信号に寄与するか又は寄与せず、前記スイッチ制御信号は、変換される前記デジタル信号から導出され、
前記論理ユニットはフレキシブル選択ユニットの一部であり、変換される前記デジタル信号は、該フレキシブル選択ユニットの入力信号であり、該フレキシブル選択ユニットの動作は、前記変換のサンプルレート及び分解能、及びハードウェアによるフィルタリングの間のトレードオフを達成するために、変換される前記デジタル信号の処理を決めるパラメータによってソフトウェアにより制御される、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換することに関する。
【背景技術】
【０００２】
デジタル／アナログ変換は、電子信号処理において広く応用されている。既知の変換技法は、複数の２進重み付き電流源を加算してアナログ信号を形成するいわゆる電流制御ナイキストデジタル／アナログ変換器（ＤＡＣ）を用いる。このようなナイキストＤＡＣは、比較的少ない電流源を用いて高速変換を行う。出力アナログ信号は、重み付き電流源の不整合により、特に大きな電流範囲で不正確さを示す。このような不整合の最小化には難しいレイアウトが必要である。さらに、出力信号をフィルタリングして出力信号中の高調波を抑制するためにハードウェアフィルタ、例えばローパスフィルタが必要である。
【０００３】
別の既知の変換技法は、等電流源のみを加算し、よってオーバーサンプリングにより低減された変換速度で高い精度を提供するいわゆるマルチビットデルタシグマ変換器を用いる。等電流源のサブセットをランダムに選択し、個々の等電流源の不整合誤差を平均化することにより精度をさらに高めることによって、ダイナミックエレメントマッチング（ＤＥＭ）ユニットを用いて合計Ｎ個の等電流源のうちのｎ個から成るサブセットを選択することができる。不整合誤差は雑音に変換される。出力信号をフィルタリングするためにハードウェアフィルタが依然として必要である。
【０００４】
別の既知の変換技法は、２M個の等電流源に対してＭ個の最上位ビット（ＭＳＢ）を処理し、Ｌ個の２進重み付き電流源に対してＬ個の最下位ビット（ＬＳＢ）を処理するいわゆるセグメントナイキストＤＡＣを用いる。出力段において、２M個の等電流源及びＬ個の２進重み付き電流源の出力を加算する。このようなセグメントナイキストＤＡＣは、ＬＳＢに用いられる重み付き電流源の電流範囲の低減を行う。ＭＳＢについては、等電流源のサブセットをランダムに選択し、個々の等電流源の不整合誤差を平均化することにより精度をさらに高めることによって、ダイナミックエレメントマッチング（ＤＥＭ）ユニットを用いて等電流源のサブセットを選択することができる。不整合誤差は雑音に変換される。出力信号をフィルタリングするためにハードウェアフィルタが依然として必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、改良されたデジタル／アナログ変換を提供することである。この目的は独立請求項によって解決される。さらなる実施形態が従属請求項によって示される。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、少なくとも１つの可変振幅出力信号源、例えば可変電流源又は可変電圧源がデジタル／アナログ変換器の出力ユニットに用いられる。通常、デジタル／アナログ変換器（ＤＡＣ）は、固定された２進重み付き振幅又は等振幅のいずれかであり、変換されるデジタル信号の値に応じてオン又はオフにスイッチングされる複数の電圧源又は電流源を有する出力段を含む。本発明の一実施形態において、電圧源又は電流源のそれぞれの振幅は、設定信号により、例えば電圧源又は電流源毎に個別の設定信号により設定可能であり、よってアナログ信号に対する電圧源又は電流源の寄与を正確に調整することができる。したがって、個々の信号源の振幅は、変換されるデジタル信号に最も適するように選択することができる。さらに、このタイプの信号源は、様々な信号源の出力信号の不整合を補償することを可能にする。
【０００７】
可変振幅出力信号源（variable output magnitude signal sources）の少なくとも一部、好ましくは全部の出力は加算されて上記アナログ信号に寄与する。１つの可変振幅出力信号源のみを用いる場合、この１つの可変振幅出力信号源の出力は、上記アナログ信号に寄与するように送られる。上記少なくとも１つの可変振幅出力信号源に加えて、他のタイプの信号源、例えば等振幅出力信号源もまた上記アナログ信号に寄与してもよく、例えば加算されることができる。
【０００８】
一実施形態において、設定信号はデジタル信号である。したがって、電圧源又は電流源は、ＤＡＣ全体の出力段を形成するデジタル／アナログ変換ユニットによって個別に実現することができる。結果として、ＤＡＣ全体は、その出力段内に多数のデジタル／アナログ変換ユニットを含む。
【０００９】
一実施形態において、信号源の設定は、変換される個々のデジタル信号に依存しない静的な設定信号によって行われる。しかし、これらの設定信号は、本発明のＤＡＣの動作モードに依存して選択することができる。さらに、設定信号は、２進重み付き振幅出力源、又は等振幅出力源、又は両者の組み合わせを実現することを可能にする。一実施形態において、設定は、ソフトウェアにより制御され、よってプログラム可能であり、動作モードのフレキシブルな選択及び変換の必要性への適応につながる。
【００１０】
一実施形態において、変換は信号毎に、すなわち、変換される信号の解析及び／又は生成される信号の要件に基づいて適応可能である。上述したような出力段に関する設定に加えて、ナイキストＤＡＣ又はオーバーサンプリングＤＡＣを含む異なる変換器タイプを選択するか又は組み合わせるために付加的な設定が利用可能である。信号毎の適応は、本発明のＤＡＣの入力に存在する個々のデータストリーム毎の設定の変化を含む。
【００１１】
一実施形態において、少なくともいくつかの可変振幅出力信号源が１つの対応するスイッチング素子と結合される。別の実施形態において、各可変振幅出力信号源が１つの対応するスイッチング素子と結合される。それぞれのスイッチング素子は、対応する信号源が、本発明のＤＡＣの出力におけるアナログ信号に寄与するか否かを判定する。
【００１２】
スイッチング素子は切換スイッチとして実現することができる。対応する信号源がアナログ信号に寄与しない場合、切換スイッチは、信号源の出力信号が擬似負荷に流れ、よって信号源の連続負荷及び安定した挙動を提供することを可能にする。さらに、有効な信号に到達するためのセトリングタイムが短縮される。また、寄与していない間、信号源の出力を測定してもよく、よって信号源が適切に動作しているかどうか検査してもよい。何らかの問題、例えば出力振幅の偏差が生じた場合、設定信号の変更によって信号源を再調整することができる。さらに、必要であれば、信号源を完全に停止させ、別のこれまで使用されていなかった信号源に置き換えることができる。一実施形態において、このような置き換えは、ソフトウェアにより制御され、よってプログラム可能である。
【００１３】
一実施形態において、信号源の少なくともいくつかはフィルタ素子、特に有限インパルス応答（ＦＩＲ）フィルタ素子の一部である。このフィルタ素子は論理ユニットを含む。この論理ユニットはまた、スイッチング素子を制御するためのスイッチ制御信号を提供してもよい。
【００１４】
一実施形態において、上記フィルタはソフトウェアによりプログラム可能である、例えば、フィルタ次数及び／又はフィルタの伝達関数はソフトウェアによりプログラム可能である。フィルタはセミデジタルＦＩＲフィルタを実現してもよい。一実施形態において、フィルタ係数の値は、上記信号源の上記設定信号によって決まる。上記フィルタ係数の正規化値は−１〜１の範囲であることができ、対応する設定信号によって少なくとも１つの中間値が設定され得る。特に、フィルタ係数のこの高いフレキシビリティにより、本発明の実施形態は再構成目的又は雑音低減に使用され得る。
【００１５】
一実施形態において、ＦＩＲフィルタチェインはサブチェイン又は遅延素子に分割され、ＦＩＲフィルタの入力が列挙される。分解能、精度、帯域幅及び速度の最適化は、本発明の変換を信号毎に適応させることによって達成される。デジタルコンテンツは、プロセスポータビリティ及び／又は性能スケーラビリティを可能にするために最大化される。
【００１６】
一実施形態において、変換器は２進重み付きナイキストＤＡＣであり、２進重みが２進重み付きナイキストＤＡＣの出力段における複数の高分解能ＤＡＣによって正確に設定される。別の実施形態において、変換器はセグメントナイキストＤＡＣであり、２進重みと均等重みの混合がセグメントナイキストＤＡＣの出力段における複数の高分解能ＤＡＣによって正確に設定される。別の実施形態において、変換器はマルチビットオーバーサンプリングＤＡＣであり、均等重みがマルチビットオーバーサンプリングＤＡＣの出力段における複数の高分解能ＤＡＣによって正確に設定される。別の実施形態において、変換器はＤＡＣ、例えばマルチビットＤＡＣであり、セミデジタルＦＩＲフィルタが後置され、フィルタ係数はマルチビットＤＡＣの出力段における複数のＤＡＣによって設定される。
【００１７】
一実施形態において、ＤＡＣ値の変化をフレキシブルなＤＡＣ選択ロジックと組み合わせることにより、ソフトウェアにより選択可能なＤＡＣモード及び／又はソフトウェアによりプログラム可能なセミデジタルＦＩＲフィルタの次数及び伝達関数が可能になる。例えば、分解能と帯域幅との間のトレードオフは、フィルタ次数に対するビット数の選択によってソフトウェアによりプログラム可能である。付加的に又は代替的に、２進重み付きＤＡＣ若しくはセグメントＤＡＣ、又はマルチビットデルタシグマＤＡＣにおけるビット数はソフトウェアによりプログラム可能である。付加的に又は代替的に、セグメントＤＡＣにおけるバイナリビットに対するＤＥＭビット数はソフトウェアによりプログラム可能である。
【００１８】
本発明の実施形態は、任意の種類のデータ記憶媒体に記憶されるか、又は任意の種類のデータ記憶媒体により他の方法で提供されることができ、任意の適切なデータ処理ユニットにおいて、又は任意の適切なデータ処理ユニットによって実行され得る１つ又は複数の適切なソフトウェアプログラムにより部分的に又は完全に具現化又はサポートされ得る。一実施形態では、上記可変振幅出力信号源のうちの少なくともいくつかの出力信号振幅を制御するためにソフトウェアプログラム又はルーチンが適用される。一実施形態では、ＤＡＣ全体の動作モード及び／又はフィルタの伝達関数をフレキシブルに選択して、分解能、帯域幅、及びフィルタ効率の間の、ソフトウェアによりプログラム可能なトレードオフを可能にするためにソフトウェアプログラム又はルーチンが適用される。
【００１９】
本発明の実施形態の他の目的及び付随する利点の多くは、以下の実施形態のより詳細な説明を添付図面と共に参照することにより容易に認識され、より良く理解されるであろう。実質的又は機能的に等しいか又は似たような特徴は、同じ参照符号により参照される。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明の概念を表すブロック図を示す。変換されるデジタル信号を表すデータストリーム１２がフレキシブルＤＡＣ選択ユニット１４に供給される。このフレキシブルＤＡＣ選択ユニット１４は、変換サイクル中は静的である設定１６によって制御され、この静的な設定は上記データストリーム、及び／又は精度と帯域幅との間の上記トレードオフに適応される。フレキシブルＤＡＣ選択ユニット１４は、Ｎ個の出力信号１８  Ｓ0、Ｓ1、．．．、ＳN-1を供給して、Ｎ個の可変振幅出力信号源２０を制御する。例えば、Ｎ個の出力信号１８  Ｓ0、Ｓ1、．．．、ＳN-1は、Ｎ個のスイッチング素子２１  Ｗ0、Ｗ1、．．．、ＷN-1を制御する。このスイッチング素子２１の各々は、対応する信号源２０の出力と、Ｎ個の信号源２０の出力を加算して上記アナログ信号５０を形成する加算器２４との間に位置する。したがって、アナログ信号５０は全ての積ｓkIkの和であり、ここで、ｋ＝０からｋ＝Ｎ−１、及びｓk＝０又は１であり、Ikは可変振幅出力信号源ｋ（ｋ＝０、１、．．．、Ｎ−１）の出力振幅を表し、図１中の式に示すように、可変振幅出力信号源ｋの静的なＤＡＣ設定Ｃkとフルスケール電流IFSとの積に等しい。
【００２１】
フレキシブルＤＡＣ選択ユニット１４は、信号源２０のサブセットを選択して、分解能、帯域幅、及びフィルタ効率の間の、ソフトウェアによりプログラム可能なトレードオフを可能にする。図示の実施形態において、設定１６はソフトウェアによりプログラム可能である。データストリーム１２は、変換されるデジタル信号であっても、又は変換されるデジタル信号から導出された信号であってもよい。
【００２２】
フレキシブルＤＡＣ選択ユニット１４内で、データストリーム１２は分割され、異なるデータ処理を行う少なくとも２つの異なる信号経路に供給され得る。第１のパスにおいてデータストリームはオーバーサンプリングされ、一方で、第２のパスにおいてデータストリームは実質的に変更されない。ソフトウェアにより制御される、よってプログラム可能な選択により、第１の経路又は第２の経路の出力信号、又は第１の経路と第２の経路の出力信号の組み合わせを処理して上記Ｎ個の信号源２０へ送る。より一般的には、図示の実施形態は、ナイキスト変換器、セグメントナイキスト変換器、マルチビットデルタシグマ変換器、オーバーサンプリング変換器等及び有限インパルス応答フィルタの中から選択するか又は組み合わせることを可能にする。
【００２３】
図２は、本発明の一実施形態を示す。データストリーム１２は、８ビット幅のデジタル信号によって形成される。好ましくは、データストリーム１２はオーバーサンプリングされる。フレキシブルＤＡＣ選択ユニット１４は入力において、データストリーム１２のワード幅を設定信号１６ａ  ＮDに応じて適応させるワード幅適応ユニット２２を含む。したがって、ワード幅適応ユニット２２は６４個の出力を有する。
【００２４】
ワード幅適応ユニット２２の出力は３つの部分に分割され、そのそれぞれが３つの後続処理ユニット２８、２９、３１のうちの１つの入力に供給される。第１の後続処理ユニット２８は、設定信号１６ｂ  ＮCによって制御されるデルタシグマ変調器である。第２の後続処理ユニット２９は、いくつかの最上位ビット（ＭＳＢ）を通過させる第１の通過ユニットであり、通過するＭＳＢの数は設定信号１６ｃ  ＮMによって制御される。第３の後続処理ユニット３１は、いくつかの最下位ビット（ＬＳＢ）を通過させる第２の通過ユニットであり、通過するＬＳＢの数は設定信号１６ｄ  ＮLによって制御される。
【００２５】
第１の後続処理ユニット２８の出力及び第２の後続処理ユニット２９の出力は、設定信号１６ｅ  Ａによって制御される第１の選択ユニット４０に入力される。第１の選択ユニット４０の出力はサーモメータコード符号化ユニット３３に入力される。このサーモメータコード符号化ユニット３３は、好ましくはダイナミックエレメントマッチングユニットをさらに備え、設定信号１６ｂ  ＮCによって制御される。第３の後続処理ユニット３１の出力は、設定信号１６ｆ  ＮBによって制御されるバレルシフタ３５に入力される。
【００２６】
サーモメータコード符号化ユニット３３の出力及びバレルシフタ３５の出力は、設定信号１６ｇ  ＮSによって制御される第２の選択ユニット３７に供給される。第２の選択ユニット３７の出力は、設定信号１６ｈ  ＮFによって制御される有限インパルス応答フィルタ論理ユニット３６に供給される。有限インパルス応答フィルタ論理ユニット３６の出力は、図１に示す、Ｎ個の可変振幅出力信号源２０を制御する上記Ｎ個の出力信号１８  Ｓ0、Ｓ1、．．．、ＳN-1に対応する。図２に示す設定信号１６ａ〜１６ｈは、図１に示す設定信号１６の一部である。
【００２７】
以下では、対応する設定信号１６ａ〜１６ｈに応じた図２に示す構造の３つの動作モードを説明する。これらの３つの動作モードは、多種多様な可能な動作モードの中の例を示すに過ぎない。３つの説明する動作モードのすべてについて、可変振幅出力信号源２０の数、例えば本発明のＤＡＣ全体の出力段におけるＤＡＣの数は６４である。
【００２８】
図３は、設定信号１６ａ〜１６ｈの相互依存性を、それらの可能な値、それらの意味の言葉による説明、及び結果として得られるＤＡＣ全体のパラメータの形式的な記述と共に示す。以下により詳細に示すように、いくつかの動作モード、例えば、ナイキスト変換器、セグメントナイキスト変換器、オーバーサンプリング変換器等をすべてオプションのＦＩＲフィルタと共に実現することができる。プログラマブルＤＡＣは、ナイキスト変換器用の２進重み付き電流、又はオーバーサンプリング変換器用の等電流、又はＤＥＭを用いるセグメントナイキスト変換器用の組み合わせの間で動的に選択を行うために用いることができる。プログラマブルＤＡＣはさらに、不整合を最小にするための較正に、及び／又はＦＩＲフィルタ係数を設定するために用いることができる。また、ＤＡＣ電流とフィルタ係数の組み合わせをプログラムすることができる。
【００２９】
第１の例示的な動作モードでは、以下の特性が必要とされる：１６ビットの２進重み付きナイキストＤＡＣ、３次ＦＩＲフィルタ、係数ａ0、．．．、ａ3、出力段における６４個のＤＡＣ。これらの必要な特性を実現するために以下の設定が選択される：ＮD＝１６、図２に示す経路Ｃを用いて、データストリーム１２を第２の通過ユニット３１及びバレルシフタ３５により処理して第２の選択ユニット３７へ送ること、ＮL＝６４（最終的には１６個の最上位ビットＭＳＢを用いる）、ＮB＝０、ＮS＝０、ＮF＝１６、１６個の２進重みから成るセットを４つ用いること、出力段におけるＤＡＣの設定Ｃkを式：Ｃk＝ａ［ｋ／４］×２-k mod 16（ｋ＝０、．．．、６３）に従って選択する。Ｃkは未だ、例えば信号源の不整合を補償するための補正係数を含まない。
【００３０】
この第１の動作モードに選択された設定値に従い、且つ図３の最後の列に示す形式的な記述を用いて、ワード幅適応ユニット２２の出力Ｄの数の範囲は０〜１５である。第２の通過ユニット３１が通過させるＬＳＢビットＬ  Ｌ［０．．．６３］は、第２の通過ユニット３１の入力に存在するビットＤ［０．．．６３］に等しく、第２の通過ユニット３１によってゼロに設定されるＬＳＢビットはない。図３の５行目によれば、設定値がＮB＝０の場合、バレルシフタ３５はビットＢ［０．．．６３］＝Ｌ［０．．．６３］を出力するため、シフトされるビット位置はない。
【００３１】
ＤＡＣの使用は、電流源の実際の出力振幅の、理想的な出力振幅からの偏差の補正を可能にする。さらに、第１の動作モードは、ビット数とフィルタ次数との間のトレードオフを行うことを可能にする。さらに、フィルタ係数はプログラム可能であり、外部のフィルタリング努力が低減される。
【００３２】
第２の例示的な動作モードでは、以下の特性が必要とされる：３＋１５ビットのセグメントナイキストＤＡＣ、１次ＦＩＲフィルタ、係数ａ0、ａ1、出力段における６４個のＤＡＣ。これらの必要な特性を実現するために以下の設定が選択される：ＮD＝１６、図２に示す経路Ｂを用いて、データストリーム１２の一部をデルタシグマ変調器である第１の後続処理ユニット２８により、一部を第１の通過ユニット２９により処理すること、ＮM＝３、ＮC＝８、ＮL＝６１、ＮB＝５、ＮS＝８、ＮF＝２３、ＤＡＣ設定として、ｋ＝０、．．．、７の場合にＣk＝ａ0を使用し、ｋ＝８、．．．、２３の場合にＣk＝ａ0×２-(1...15)を使用し、ｋ＝２４、．．．、３１の場合にＣk＝を使用せず、ｋ＝３２＋（０．．．７）の場合にＣk＝ａ1を使用し、ｋ＝３２＋（８．．．２３）の場合にＣk＝ａ1×２-(1...15)を使用し、ｋ＝３２＋（２４．．．３１）の場合にＣk＝を使用しないこと。Ｃkは未だ、例えば信号源の不整合を補償するための補正係数を含まない。
【００３３】
この第２の動作モードに選択された設定値に従い、図３の最後の列に示す形式的な記述を用いて、従属値、例えば図２に示すＤ、Ｃ、Ｍ、Ｔを計算することができる。
【００３４】
第１の動作モードの利点に加え、第２の動作モードは、２進重み付きビットの数に対するＤＥＭビットの数のソフトウェアによるプログラミングを可能にする。
【００３５】
第３の例示的な動作モードでは、以下の特性が必要とされる：ハードウェア変調器を有する３ビットのマルチビットデルタシグマ変換器、７次ＦＩＲフィルタ、係数ａ0〜ａ7、出力段における６４個のＤＡＣ。これらの必要な特性を実現するために以下の設定が選択される：ＮD＝２４、図２に示す経路Ａを用いて、第１の後続処理ユニット２８の出力のみが第１の選択ユニット４０の出力に送られるように設定信号１６ｅ  Ａを選択する、すなわち、Ａ＝０とすることにより、データストリーム１２をデルタシグマ変調器である第１の後続処理ユニット２８のみにより処理すること、ＮC＝９、ＮS＝８、ＮF＝８、８個の均等な重み又は値から成るセットを８つ用いること、ＤＡＣ設定として、ｋ＝０、．．．、６３の場合にＣk＝ａ[k/8]を用いること。
【００３６】
この第３の動作モードに選択された設定値に従い、図３の最後の列に示す形式的な記述を用いて、従属値、例えば図２に示すＤ、Ｃ、Ｔを計算することができる。
【００３７】
第１の動作モードの利点に加え、第３の動作モードは、ＤＥＭビットの数のソフトウェアによるプログラミングを可能にする。電流源の実際の出力振幅の、理想の出力振幅からの偏差を補正することが可能であるため、不整合を０．１％未満まで大幅に低減する、例えば０．０１％まで低減することができる。
【００３８】
図４は、有限インパルス応答フィルタ論理ユニット３６及び可変電流源２０の、好ましくは１つの集積回路としての１つの実装を示す。図示の実施形態は、合計１６個の可変電流源を備えるため、１、２、４、８又は１６のフィルタ次数を可能にする。したがって、（フィルタ次数が１の場合）１６個全ての入力又は８個、４個、２個の入力のみが用いられるか、又は１つの入力のみが制御信号１６ｃの制御により用いられる。フィルタ次数は、上記等電流源のうちの１つをそれぞれ制御することが可能である１６個の遅延素子から成るチェイン（連鎖）を分割することによってプログラムすることができる。
【００３９】
図５は、図４の実装の一部をより詳細に示す。第１の遅延素子４４の出力は、さらなる外部入力４８を有するスイッチ素子４６の入力に供給される。制御信号５２に応じて、第１の遅延素子４４の出力又は外部入力４８がスイッチ素子４６の出力５４に接続される。出力５４は、図４に示す実装の上記の合計１６個の可変電流源２０のうちの１つである電流源５６の制御信号として使用される。振幅値Ijは、信号源ｊのそれぞれのＤＡＣの設定Ｃjによって規定される。さらに、出力５４は第２の遅延素子５８に入力される。この構造が合計１６回繰り返される。
【００４０】
フィルタ次数が最大の１６である場合、全ての制御信号５２は、前の遅延素子４４の出力が次の遅延素子５８の入力に接続されるようにし、よって合計１６個の遅延素子４４、５８から成るチェインを形成する。したがって、フィルタ次数が１６の有限インパルス応答フィルタが、上述のように接続された１６個の電流源及び対応する１６個の遅延素子４４、５８によって形成される。フィルタ次数は、フィルタ次数に関連する設定信号１６ｈ  ＮFによって決められる制御信号５２によって変更することができる。図示の実施形態において、例えば、１５個の遅延素子４４、５８から成るチェインを、それぞれ７個の遅延素子から成る２本のサブチェイン、それぞれ３つの遅延素子から成る４本のサブチェイン、それぞれ１つの遅延素子から成る８本のサブチェイン、又は遅延素子を有しない１６本のサブチェインに分割することができる。
【００４１】
スイッチ素子４６の入力４８は、１６個の電流源５６の場合について、図４に示す方式に従って列挙される。選択されたフィルタ次数に応じて、入力の一部のみを使用してもよい。例えば、フィルタ次数が１６である場合、第１の入力Ｄ０のみを使用する。フィルタ次数が８である場合、入力Ｄ０及びＤ１を用いる。ＦＩＲフィルタ次数は、サブチェインに分割することによってプログラムすることができる。原則として、選択されたフィルタ次数がＰである場合、使用される１つの入力の後にＰ−１個の未使用入力が続く。
【００４２】
Ｎ個の等電流源５６の場合、対応するＤＡＣ設定信号Ｃkに従って、有限インパルス応答フィルタの伝達関数は、次式による移動平均を提供するいわゆるボックスカー（box-car）平均フィルタとなる：Ｆ（ｚ）＝I0（１＋ｚ-1＋．．．＋ｚ-(N-1)＋ｚ-N）。
【００４３】
本発明は、記載したデバイスの特定の構成部品又は記載した方法の工程段階に限定されないことが理解される。なぜなら、これらのデバイス及び方法は変化し得るからである。異なる実施形態に記載される、例えば異なる図に示される異なる特徴を組み合わせて新たな実施形態としてもよいことも理解される。最後に、本明細書中で使用される用語は、特定の実施形態を説明することのみを目的としており、限定するようには意図されないことが理解される。明細書及び添付の特許請求の範囲において使用されるように、「１つの」、「前記」及び「上記」という単数形は、別途文脈により明示されるまで、複数の対象を含むことに留意すべきである。したがって、例えば、「１つの選択ユニット」又は「１つのスイッチ素子」への言及は、２つ以上のそのような素子を含む。
【００４４】
さらに、本発明は、示される数の特定の数値に限定されず、特に、信号、構成部品、記載したデバイス、又は記載した方法の工程段階のパラメータについて示される数の特定の数値に限定されないことが理解される。なぜなら、これらの数値は変化する可能性があり、示される数値は単なる例であるためである。
【図面の簡単な説明】
【００４５】
【図１】本発明の概念を表すブロック図である。
【図２】本発明の一実施形態を示す図である。
【図３】設定信号の相互依存性を示す図である。
【図４】有限インパルス応答フィルタ論理ユニットの実装を示す図である。
【図５】図４の実装の一部をより詳細に示す図である。
【符号の説明】
【００４６】
１２：データストリーム
１４：フレキシブルＤＡＣ選択ユニット
２０：可変振幅出力信号源
２１：スイッチング素子
２４：加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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