(57)【特許請求の範囲】
【請求項１】
カスケード接続された第１〜第Ｎ（Ｎは２以上の整数）の増幅器を有し、入力信号が入力される増幅回路と、
前記増幅回路により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器と、
前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整を行うための第１〜第ＮのＤ／Ａ変換器と、
前記第１〜第ＮのＤ／Ａ変換器を用いた前記第１〜第Ｎの増幅器のオフセット調整の設定と、前記第１〜第Ｎの増幅器のゲイン調整の設定を行う制御回路とを含み、
前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の出力レンジをＱＲ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の出力レンジをＱＲ２とした場合に、ＱＲ１＞ＱＲ２であり、
前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２であることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインをＧ１とし、前記第ｉのＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１であることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整のための第１〜第Ｎのオフセット調整データを記憶する第１〜第Ｎのオフセット調整レジスタと、
前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のゲイン調整のための第１〜第Ｎのゲイン調整データを記憶する第１〜第Ｎのゲイン調整レジスタとを含むことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記制御回路は、
前記入力信号の信号オフセットキャリブレーション時に、前記第１〜第Ｎの増幅器のゲインに基づいて、前記第１〜第Ｎのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタに設定することを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記制御回路は、
前記第１〜第Ｎのオフセット調整データのうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のオフセット調整データを求める丸め演算処理における丸め誤差値と、前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット調整データのうちの第ｉ＋１のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉ＋１のオフセット調整レジスタに設定することを特徴とする集積回路装置。 
【請求項６】
請求項４又は５において、
前記制御回路は、
前記第１〜第Ｎの増幅器のゲインを、第１の利得条件のゲインに設定して、前記入力信号の前記信号オフセット値データを求め、
次に、前記第１〜第Ｎの増幅器のゲインを、前記第１の利得条件よりも高いゲイン設定の第２の利得条件のゲインに設定して、前記入力信号の前記信号オフセット値データを再度求めることを特徴とする集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１〜第Ｎの増幅器の出力信号のいずれかを選択し、セレクタ出力信号として前記Ａ／Ｄ変換器に出力するセレクタと、
前記第１〜第Ｎの増幅器の各増幅器の出力信号の電圧が、高電位側判定電圧と低電位側判定電圧により規定される判定電圧範囲内の電圧か否かを判定する判定回路とを含み、
前記制御回路は、
前記判定回路での判定結果に基づいて、前記第１〜第Ｎの増幅器の出力信号のいずれを選択するかを前記セレクタに指示することを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記制御回路は、
前記第１〜第Ｎの増幅器のうちの第ｊの増幅器（ｊは１＜ｊ≦Ｎを満たす整数）の出力信号の電圧が、前記判定電圧範囲内の電圧ではないと判定された場合には、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器の出力信号を選択することを、前記セレクタに指示することを特徴とする集積回路装置。
【請求項９】
請求項７において、
前記制御回路は、
前記第１〜第Ｎの増幅器のうちの第ｊの増幅器（ｊは１＜ｊ≦Ｎを満たす整数）の入力信号の電圧が、前記第ｊの増幅器のゲインに応じて設定される第ｊの判定電圧範囲内の電圧ではないと判定された場合には、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器の出力信号を選択することを、前記セレクタに指示することを特徴とする集積回路装置。
【請求項１０】
請求項７乃至９のいずれかにおいて、
前記判定回路は、
前記第１〜第Ｎの増幅器の出力信号の電圧と、前記高電位側判定電圧及び前記低電位側判定電圧とを比較する第１〜第Ｎのコンパレータを含むことを特徴とする集積回路装置。
【請求項１１】
請求項７乃至９のいずれかにおいて、
前記制御回路は、
前記第１〜第Ｎの増幅器の出力信号のいずれを前記セレクタが選択したかに応じて、前記Ａ／Ｄ変換器からのデジタルデータに対して異なる演算処理を行うことを特徴とする集積回路装置。
【請求項１２】
請求項１１において、
前記制御回路は、
前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器（ｊは１＜ｊ≦Ｎを満たす整数）の出力信号が前記セレクタにより選択された場合に、前記第１の増幅器から前記第ｊ−１の増幅器までのトータル・ゲインの逆数に対応する乗算係数を、前記Ａ／Ｄ変換器からのデジタルデータに乗算する演算処理を行うことを特徴とする集積回路装置。
【請求項１３】
請求項１１又は１２において、
前記制御回路は、
前記Ａ／Ｄ変換器の分解能をｎビット（ｎは２以上の整数）とした場合に、前記Ａ／Ｄ変換器からのｎビットのデジタルデータに基づいて演算処理を行い、ｍビット（ｍはｍ＞ｎとなる整数）のデジタルデータを出力することを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
前記制御回路は、
前記ｍビットのデジタルデータのうちの少なくとも絶対値を表すビット列を、前記第１〜第Ｎの増幅器の出力信号のいずれを前記セレクタが選択したかに応じて決まるビット数だけ、ビットシフトする処理を行うことを特徴とする集積回路装置。
【請求項１５】
請求項１３又は１４において、
前記第１〜第Ｎの増幅器は、カスケード接続された複数の反転増幅器であり、
前記制御回路は、
前記第１〜第Ｎの増幅器の出力信号のいずれを前記セレクタが選択したかに応じて、前記ｍビットのデジタルデータのうちの符号ビットの設定処理を行うことを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
いわゆるユビキタスネット社会の実現のためには、複数のセンサをネットワークを介して接続し、各センサからの情報を取得して、状況を総合的に判断するセンサネットワークが必要になる。このようなセンサネットワークでは、温度センサ、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどの様々なセンサが使用される。そしてセンサの検出信号の振幅、ＤＣオフセット、周波数帯域なども、使用されるセンサに応じて様々に異なる。
【０００３】
ところで、センサの検出信号（センサ信号）はアナログ信号であるため、ＣＰＵ等により情報の解析・判断処理を行うためには、このアナログ信号をデジタルデータに変換する必要がある。このようなセンサからのアナログの検出信号をデジタルデータに変換するＡ／Ｄ変換器の従来技術としては例えば特許文献１、２などがある。
【特許文献１】特開２００７−１１７５８６
【特許文献２】特開２００７−２８５７４５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようなＡ／Ｄ変換器を有するこれまでの集積回路装置（ＩＣ）は、特定のセンサに専用の集積回路装置として開発されるものが殆どであった。従って、新たなセンサを開発した場合に、そのセンサ用の集積回路装置を新たに試作・開発しなければならず、多大な費用がかかるという問題があった。この場合に、汎用品の集積回路装置を採用することも考えられるが、センサの検出信号の振幅やＤＣオフセットは様々であるため、汎用品で対応することは実質的に困難であった。従って、様々なセンサ用の集積回路装置を手軽に試作できる環境をユーザに提供できないという課題があった。
【０００５】
また、様々なセンサに対応するためには、振幅やＤＣオフセットが異なるセンサの検出信号のオフセットやゲインを、任意に調整できることが望ましい。
【０００６】
しかしながら、このようなオフセット調整等を、１段の増幅器とそれに対応して設けられた１段のＤ／Ａ変換器により実現しようとすると、Ｄ／Ａ変換器が大規模化したり、応答スピードが低下するなどの問題が生じる。
【０００７】
本発明の幾つかの態様によれば、回路規模の増加を抑えながら高い精度のオフセット調整等を実現できる集積回路装置及びこれを含む電子機器を提供できる。
【課題を解決するための手段】
【０００８】
本発明は、カスケード接続された第１〜第Ｎ（Ｎは２以上の整数）の増幅器を有し、入力信号が入力される増幅回路と、前記増幅回路により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整を行うための第１〜第ＮのＤ／Ａ変換器と、前記第１〜第ＮのＤ／Ａ変換器を用いた前記第１〜第Ｎの増幅器のオフセット調整の設定と、前記第１〜第Ｎの増幅器のゲイン調整の設定を行う制御回路とを含む集積回路装置に関係する。
【０００９】
本発明によれば、増幅回路の第１〜第Ｎの増幅器に対応して、オフセット調整のための多段の第１〜第ＮのＤ／Ａ変換器が設けられる。そして、制御回路は、第１〜第ＮのＤ／Ａ変換器を用いた第１〜第Ｎの増幅器のオフセット調整の設定と、第１〜第Ｎの増幅器のゲイン調整の設定を行う。このように本発明では、多段アンプ・多段ＤＡＣの構成を採用してオフセット調整やゲイン調整を実現している。従って、１段アンプ・１段ＤＡＣの構成を採用する場合に比べて、回路規模の増加を抑えながら高い精度のオフセット調整等を実現できる。
【００１０】
また本発明では、前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の出力レンジをＱＲ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の出力レンジをＱＲ２とした場合に、ＱＲ１＞ＱＲ２であってもよい。
【００１１】
このように第ｉのＤ／Ａ変換器の出力レンジＱＲ１を、第ｉ＋１のＤ／Ａ変換器の出力レンジＱＲ２よりも大きくすれば、入力信号のＤＣオフセット等を、出力レンジＱＲ１が広い第ｉのＤ／Ａ変換器で大まかに補正した後、当該補正で除去できなかった誤差値を、出力レンジＱＲ２が狭い後段の第ｉ＋１のＤ／Ａ変換器で補正できるようになる。これにより効率的なオフセット調整が可能になる。
【００１２】
また本発明では、前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインをＧ１とし、前記第ｉのＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１であってもよい。
【００１３】
このようにすれば、第ｉのＤ／Ａ変換器で除去できなかった誤差値が、第ｉの増幅器により増幅されて、第ｉ＋１のＤ／Ａ変換器の出力レンジＱＲ２の範囲を超えてしまう事態を防止できる。
【００１４】
また本発明では、前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２であってもよい。
【００１５】
このようにすれば、第ｉのＤ／Ａ変換器で除去できなかった誤差値を、第ｉのＤ／Ａ変換器よりも１ＬＳＢ相当電圧が小さくＤ／Ａ変換の精度の高い後段の第ｉ＋１のＤ／Ａ変換器で除去することが可能になり、より高精度なオフセット調整等が可能になる。
【００１６】
また本発明では、前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整のための第１〜第Ｎのオフセット調整データを記憶する第１〜第Ｎのオフセット調整レジスタと、前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のゲイン調整のための第１〜第Ｎのゲイン調整データを記憶する第１〜第Ｎのゲイン調整レジスタとを含んでもよい。
【００１７】
このようにすれば、第１〜第Ｎのオフセット調整レジスタに第１〜第Ｎのオフセット調整データを設定して、第１〜第Ｎの増幅器のオフセット調整を実現したり、第１〜第Ｎのゲイン調整レジスタに第１〜第Ｎのゲイン調整データを設定して第１〜第Ｎの増幅器のゲイン調整を実現することが可能になる。
【００１８】
また本発明では、前記制御回路は、前記入力信号の信号オフセットキャリブレーション時に、前記第１〜第Ｎの増幅器のゲインに基づいて、前記第１〜第Ｎのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタに設定してもよい。
【００１９】
このようにすれば、第１〜第Ｎの増幅器が様々なゲインに設定された場合にも、設定されたゲインを反映させたオフセット調整が可能になる。
【００２０】
また本発明では、前記制御回路は、前記第１〜第Ｎのオフセット調整データのうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のオフセット調整データを求める丸め演算処理における丸め誤差値と、前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット調整データのうちの第ｉ＋１のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉ＋１のオフセット調整レジスタに設定してもよい。
【００２１】
このようにすれば、第ｉのオフセット調整データを求める丸め演算処理の際の丸め誤差値を、第ｉ＋１のオフセット調整データに反映させて、第ｉ＋１のオフセット調整レジスタに設定できるため、信号オフセットキャリブレーションの精度を向上できる。
【００２２】
また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のゲインを、第１の利得条件のゲインに設定して、前記入力信号の前記信号オフセット値データを求め、次に、前記第１〜第Ｎの増幅器のゲインを、前記第１の利得条件よりも高いゲイン設定の第２の利得条件のゲインに設定して、前記入力信号の前記信号オフセット値データを再度求めてもよい。
【００２３】
このように利得条件を異ならせて信号オフセット値データを再測定することで、測定精度を更に向上できる。
【００２４】
また本発明では、前記第１〜第Ｎの増幅器の出力信号のいずれかを選択し、セレクタ出力信号として前記Ａ／Ｄ変換器に出力するセレクタと、前記第１〜第Ｎの増幅器の各増幅器の出力信号の電圧が、高電位側判定電圧と低電位側判定電圧により規定される判定電圧範囲内の電圧か否かを判定する判定回路とを含み、前記制御回路は、前記判定回路での判定結果に基づいて、前記第１〜第Ｎの増幅器の出力信号のいずれを選択するかを前記セレクタに指示してもよい。
【００２５】
このようにすれば、第１〜第Ｎの増幅器の出力信号のうち、その電圧が判定電圧範囲内となる信号を選択して、Ａ／Ｄ変換できる。従って、広いダイナミックレンジで入力信号をＡ／Ｄ変換できる集積回路装置を提供できる。
【００２６】
また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のうちの第ｊの増幅器（ｊは１＜j≦Ｎを満たす整数）の出力信号の電圧が、前記判定電圧範囲内の電圧ではないと判定された場合には、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器の出力信号を選択することを、前記セレクタに指示してもよい。
【００２７】
このようにすれば、第ｊの増幅器の出力信号の電圧が判定電圧範囲内の電圧か否かを判定して、第ｊ−１の増幅器の出力信号を選択するか否かを判断できるようになる。
【００２８】
また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のうちの第ｊの増幅器（ｊは１＜j≦Ｎを満たす整数）の入力信号の電圧が、前記第ｊの増幅器のゲインに応じて設定される第ｊの判定電圧範囲内の電圧ではないと判定された場合には、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器の出力信号を選択することを、前記セレクタに指示してもよい。
【００２９】
このようにすれば、第ｊの増幅器の入力信号の電圧が判定電圧範囲内の電圧か否かを判定して、第ｊ−１の増幅器の出力信号を選択するか否かを判断できる。従って、判定処理時間に第ｊの増幅器の信号遅延時間が影響を与えないようになるため、素速いレスポンスを実現できる。
【００３０】
また本発明では、前記判定回路は、前記第１〜第Ｎの増幅器の出力信号の電圧と、前記高電位側判定電圧及び前記低電位側判定電圧とを比較する第１〜第Ｎのコンパレータを含んでもよい。
【００３１】
このようにすれば、出力信号の電圧が判定電圧範囲内か否かの判定をコンパレータを用いて実現できるようになる。
【００３２】
また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器の出力信号のいずれを前記セレクタが選択したかに応じて、前記Ａ／Ｄ変換器からのデジタルデータに対して異なる演算処理を行ってもよい。
【００３３】
このようにすれば、セレクタの選択状態に応じた適正な演算処理を、Ａ／Ｄ変換器からのデジタルデータに対して施すことができ、後段のシステム等にとって扱い易いデジタルデータの出力が可能になる。
【００３４】
また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器（ｊは１＜j≦Ｎを満たす整数）の出力信号が前記セレクタにより選択された場合に、前記第１の増幅器から前記第ｊ−１の増幅器までのトータル・ゲインの逆数に対応する乗算係数を、前記Ａ／Ｄ変換器からのデジタルデータに乗算する演算処理を行ってもよい。
【００３５】
このようにすれば、第１〜第ｊ−１の増幅器によりゲイン調整された信号の電圧レベルを元の電圧レベルに戻すための乗算処理が可能になる。
【００３６】
また本発明では、前記制御回路は、前記Ａ／Ｄ変換器の分解能をｎビット（ｎは２以上の整数）とした場合に、前記Ａ／Ｄ変換器からのｎビットのデジタルデータに基づいて演算処理を行い、ｍビット（ｍはｍ＞ｎとなる整数）のデジタルデータを出力してもよい。
【００３７】
このようにすれば、増幅器によりゲイン調整等を行った場合にも、正しいＡ／Ｄ変換の電圧レベルを表すデジタルデータを後段に送ることが可能になる。
【００３８】
また本発明では、前記制御回路は、前記ｍビットのデジタルデータのうちの少なくとも絶対値を表すビット列を、前記第１〜第Ｎの増幅器の出力信号のいずれを前記セレクタが選択したかに応じて決まるビット数だけ、ビットシフトする処理を行ってもよい。
【００３９】
このようにすれば、増幅器によりゲイン調整された信号の電圧レベルを元の電圧レベルに戻すためのビットシフト処理が可能になる。
【００４０】
また本発明では、前記第１〜第Ｎの増幅器は、カスケード接続された複数の反転増幅器であり、前記制御回路は、前記第１〜第Ｎの増幅器の出力信号のいずれを前記セレクタが選択したかに応じて、前記mビットのデジタルデータのうちの符号ビットの設定処理を行ってもよい。
【００４１】
このようにすれば、セレクタが複数の増幅器の出力信号のうちのいずれを選択したとしても、それに応じて適正な符号ビットが設定されるため、矛盾の無い符号ビット付きのデジタルデータを後段に送ることが可能になる。
【００４２】
また本発明は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４４】
１．集積回路装置
図１に本実施形態の集積回路装置の構成例を示す。この集積回路装置（アナログフロントエンド回路）は、増幅回路１０、Ａ／Ｄ変換器５０、制御回路７０を含む。また多段のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を含む。なお本実施形態の集積回路装置は図１の構成に限定されず、その一部の構成要素を省略したり、他の構成要素（例えばフィルタ等）を追加するなどの種々の変形実施が可能である。
【００４５】
増幅回路１０は、複数の増幅器ＡＭ１〜ＡＭ３（広義には第１〜第Ｎの増幅器。Ｎは２以上の整数）を有し、入力信号ＶＩが入力されて、その信号増幅を行う。これらの複数の増幅器ＡＭ１〜ＡＭ３は例えばカスケード接続されている。具体的には増幅器ＡＭ１は、センサ等からの入力信号ＶＩを受けて、出力信号ＡＱ１を増幅器ＡＭ２に出力する。増幅器ＡＭ２は、増幅器ＡＭ１の出力信号ＡＱ１を受けて、出力信号ＡＱ２を増幅器ＡＭ３に出力する。増幅器ＡＭ３は、増幅器ＡＭ２の出力信号ＡＱ２を受けて、出力信号ＡＱ３を例えばＡ／Ｄ変換器５０に出力する。なお増幅回路１０が有する増幅器の段数は３段に限定されず、例えば増幅器の段数を２段にしたり、４段以上にするなどの種々の変形実施が可能である。
【００４６】
Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３（広義には第１〜第ＮのＤ／Ａ変換器）は、増幅器ＡＭ１〜ＡＭ３に対応して設けられる。そしてオフセット調整データＤＡ１〜ＤＡ３に基づいてオフセット調整（アンプのオフセット調整、信号のオフセット調整）を行う。
【００４７】
具体的にはＤ／Ａ変換器ＤＡＣ１は、オフセット調整データＤＡ１に応じた電圧ＶＤ１を出力する。そして、入力信号ＶＩの電圧に、Ｄ／Ａ変換器ＤＡＣ１の出力電圧ＶＤ１を加算することで、増幅器ＡＭ１でのオフセット調整が実現される。これにより、増幅器ＡＭ１のオペアンプが有するオフセット電圧ＶＯＳ１のキャンセルや、入力信号ＶＩのＤＣオフセットのキャンセルが可能になる。同様にＤ／Ａ変換器ＤＡＣ２、ＤＡＣ３は、オフセット調整データＤＡ２、ＤＡ３に応じた電圧ＶＤ２、ＶＤ３を出力する。そして増幅器ＡＭ１、ＡＭ２の出力信号ＡＱ１、ＡＱ２の電圧に、Ｄ／Ａ変換器ＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３を加算することで、増幅器ＡＭ２、ＡＭ３でのオフセット調整が実現される。これによりＡＭ２、ＡＭ３のオペアンプが有するオフセット電圧ＶＯＳ２、ＶＯＳ３のキャンセルや、入力信号ＶＩのＤＣオフセットのキャンセルが可能になる。なおＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３としては、例えばラダー抵抗回路を使用したＤ／Ａ変換器等を採用できる。具体的には、ラダー抵抗回路と、ラダー抵抗回路の後段に設けられたオペアンプを含むＤ／Ａ変換器を採用できる。
【００４８】
また増幅器ＡＭ１〜ＡＭ３は、ゲイン調整データＤＧ１〜ＤＧ３に基づいてそのゲインＧ１〜Ｇ３が調整される。具体的には、このゲイン調整データＤＧ１〜ＤＧ３により、例えば増幅器ＡＭ１〜ＡＭ３が有する抵抗の抵抗値等（受動素子の素子値）を調整することで、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３が調整される。これにより、例えば入力信号ＶＩの振幅に応じたゲイン調整が可能になる。
【００４９】
なお図１では、増幅回路１０が有する全ての増幅器ＡＭ１〜ＡＭ３に対応して、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を設けている。しかしながら、これらの複数の増幅器ＡＭ１〜ＡＭ３のうちの一部（例えば２段）の増幅器だけに対応して、Ｄ／Ａ変換器を設けるようにしてもよい。
【００５０】
Ａ／Ｄ変換器５０は、増幅回路１０により増幅された信号に対するＡ／Ｄ変換を行う。具体的にはＡ／Ｄ変換器５０には、その入力電圧範囲を規定（設定）する高電位側の基準電圧ＶＲＰと低電位側の基準電圧ＶＲＮが供給される。そしてＶＲＰ〜ＶＲＮの入力電圧範囲においてｎビット（例えばｎ＝１０）の分解能でＡ／Ｄ変換を行って、Ａ／Ｄ変換後のデジタルデータＡＤＱ（デジタル出力値）を出力する。例えばＡ／Ｄ変換器５０は、増幅回路１０からの信号ＡＱ３を、Ａ／Ｄ変換用のサンプリングクロックでサンプルホールドし、サンプルホールドされた信号をＡ／Ｄ変換する。なおＡ／Ｄ変換器５０の前段側（Ａ／Ｄ変換器と増幅回路の間）に、ＲＣフィルタやＳＣＦ（スイッチトキャパシタフィルタ）などの前置フィルタを設けてもよい。
【００５１】
Ａ／Ｄ変換器５０としては例えば逐次比較型のＡ／Ｄ変換器を採用できる。この場合にはＡ／Ｄ変換器５０は、図示しないサンプルホールド回路やコンパレータや逐次比較レジスタやＤ／Ａ変換器を含むことができる。そしてコンパレータはＤ／Ａ変換器からのＤ／Ａ変換後のアナログ信号と、サンプルホールド回路からのサンプルホールド信号を比較する。逐次比較レジスタは、コンパレータの出力信号のデータを格納する。Ｄ／Ａ変換器は、逐次比較レジスタからのデジタルデータをＤ／Ａ変換して、アナログ信号を出力する。なおＡ／Ｄ変換器５０は逐次比較型に限定されず、例えば並列比較型、追従比較型などの様々なタイプのＡ／Ｄ変換器を採用できる。
【００５２】
制御回路７０（制御部、処理部、演算部）は、集積回路装置内の各回路の制御処理等を行うものであり、例えばゲートアレイなどのロジック回路やＣＰＵなどのプロセッサにより実現できる。
【００５３】
具体的には制御回路７０は、増幅回路１０でのオフセット調整の設定やゲイン調整の設定を行う。即ちＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を用いた増幅器ＡＭ１〜ＡＭ３のオフセット調整の設定と、増幅器ＡＭ１〜ＡＭ３のゲイン調整の設定を行う。また例えば増幅回路１０とＡ／Ｄ変換器５０の間に、そのカットオフ周波数が可変なフィルタ（例えばスイッチトキャパシタフィルタ等）を設けた場合には、制御回路７０は、このフィルタでのカットオフ周波数の設定を行ってもよい。
【００５４】
オフセット調整の設定は、オフセット調整データＤＡ１〜ＤＡ３をＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３に入力設定することで実現できる。ゲイン調整の設定は、ゲイン調整データＧＡ１〜ＧＡ３により、増幅器ＡＭ１〜ＡＭ３が有する抵抗（受動素子）の抵抗値（素子値）を調整することで実現できる。
【００５５】
具体的には制御回路７０は、入力信号ＶＩの信号オフセットキャリブレーション時に、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）のゲインに基づいて、オフセット調整データＤＡ１〜ＤＡ３（第１〜第Ｎのオフセット調整データ）を求める。更に具体的には、制御回路７０は、オフセット調整データＤＡ１〜ＤＡ３のうちの例えばＤＡ１（第ｉのオフセット調整データ）を求める丸め演算処理における丸め誤差値と、増幅器ＡＭ１（第ｉの増幅器）のゲインＧ１とに基づいて、オフセット調整データＤＡ２（第ｉ＋１のオフセット調整データ）を求める。
【００５６】
図２（Ａ）〜図２（Ｃ）に、増幅器ＡＭ（ＡＭ１〜ＡＭ３）と、これに対応した設けられるＤ／Ａ変換器ＤＡＣ（ＤＡＣ１〜ＤＡＣ３）の具体的な接続構成例を示す。
【００５７】
図２（Ａ）の増幅器ＡＭは、オペアンプＯＰと抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ２を含む。抵抗Ｒ１ａは、入力信号Ｖｉｎの入力ノードとオペアンプＯＰの反転入力端子ノードの間に設けられる。抵抗Ｒ１ｂは、Ｄ／Ａ変換器ＤＡＣの出力電圧ＶＤの入力ノードと反転入力端子ノードとの間に設けられる。可変式の抵抗Ｒ２は、オペアンプＯＰの出力端子ノードと反転入力端子ノードの間に設けられる。抵抗Ｒ１ａ、Ｒ１ｂの抵抗値をＲ１と表し、抵抗Ｒ２の抵抗値を同じ記号のＲ２で表すと、図２（Ａ）の増幅器ＡＭのゲインは−Ｒ２／Ｒ１となり、出力電圧はＶＱ＝−（Ｒ２／Ｒ１）×（Ｖｉｎ＋ＶＤ）となる。
【００５８】
図２（Ｂ）の増幅器ＡＭでは、図２（Ａ）とは異なり、抵抗Ｒ１ｂが、ＤＡＣの出力電圧ＶＤの入力ノードとオペアンプＯＰの非反転入力端子ノードの間に設けられ、抵抗Ｒ２ｂが、非反転入力端子ノードと低電位側電源（ＡＧＮＤ）との間に設けられる。抵抗Ｒ２ａ、Ｒ２ｂの抵抗値をＲ２と表すと、図２（Ｂ）の増幅器ＡＭのゲインはＲ２／Ｒ１となり、出力電圧はＶＱ＝（Ｒ２／Ｒ１）×（ＶＤ−Ｖｉｎ）となる。
【００５９】
図２（Ｃ）の増幅器ＡＭでは、図２（Ａ）とは異なり、抵抗Ｒ１ｂが設けられず、ＤＡＣの出力電圧ＶＤがオペアンプＯＰの非反転入力端子ノードに入力されている。なおＤＡＣの出力電圧ＶＤをオペアンプＯＰの反転入力端子に入力し、非反転入力端子を低電位側電源（ＡＧＮＤ）に設定してもよい。図２（Ｃ）の増幅器ＡＭの入力信号Ｖｉｎに対するゲインは−Ｒ２／Ｒ１となり、出力電圧ＶＤに対するゲインは（１＋Ｒ２／Ｒ１）になり、出力電圧はＶＱ＝−（Ｒ２／Ｒ１）×Ｖｉｎ＋（１＋Ｒ２／Ｒ１）×ＶＤとなる。
【００６０】
図２（Ａ）〜図２（Ｃ）に示すように、これらの増幅器ＡＭでは、Ｒ１、Ｒ２の抵抗比をゲイン調整データに基づいて設定することで、そのゲインを調整できる。また、これらの増幅器ＡＭでは、Ｄ／Ａ変換器ＤＡＣ出力電圧ＶＤをオフセット調整データに基づいて設定することで、オペアンプＯＰの非反転入力端子と反転入力端子の間のオフセット電圧ＶＯＳ等をキャンセルするオフセット調整が可能になる。
【００６１】
以上のように本実施形態では、増幅回路１０に複数の増幅器ＡＭ１〜ＡＭ３を設けると共に、これらの増幅器ＡＭ１〜ＡＭ３に対応して、複数のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を設けている。即ち多段アンプ・多段ＤＡＣの構成にしている。
【００６２】
このような構成の本実施形態によれば、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の回路規模の増加を抑えながら、増幅器ＡＭ１〜ＡＭ３のオフセット電圧や入力信号ＶＩのＤＣオフセット等をキャンセルするオフセット調整を実現できる。即ち１段アンプ・１段ＤＡＣの構成に比べて、小規模な回路構成で精度の高いオフセット調整を実現できる。
【００６３】
また本実施形態によれば、ＤＣオフセットや振幅が異なる様々な種類の入力信号ＶＩが入力された場合にも、最適な電圧範囲の信号をＡ／Ｄ変換器５０に入力できるようになり、Ａ／Ｄ変換器のダイナミックレンジを向上できる。
【００６４】
例えばＡ／Ｄ変換器を内蔵する従来の集積回路装置では、入力信号のＤＣオフセットや振幅等は、仕様等に応じてある程度決まっていため、その仕様に合わせた入力電圧範囲でＡ／Ｄ変換を行えば十分であった。
【００６５】
ところが、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、図３のＡ１、Ａ２に示すように、入力信号ＶＩ（検出信号）のＤＣオフセットは、センサの種類に応じて様々に異なる。またＡ３、Ａ４に示すように、入力信号ＶＩの振幅もセンサの種類に応じて様々に異なる。従って、このような入力信号ＶＩのＡ／Ｄ変換を行った場合、図４のＢ１に示すように、Ａ／Ｄ変換の分解能を高くしなければ、ダイナミックレンジを向上できないという課題があった。即ち、従来では入力信号のＤＣオフセット、振幅等の変動幅も吸収できるようにＡ／Ｄ変換の分解能のビット数を大きくしていた。そしてこのように分解能のビット数を大きくすると、回路の大規模化や消費電力の増加等を招くと共に、設計も複雑化するという問題がある。
【００６６】
この点、本実施形態では、多段の増幅器ＡＭ１〜ＡＭ３と、これに対応する多段のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３、オフセット調整レジスタＲＡ１〜ＲＡ３を設けているため、入力信号ＶＩのＤＣオフセットについても、小規模な回路構成で高精度に調整できる。従って、入力信号ＶＩのＤＣオフセットが図３のＡ１、Ａ２のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅中心（ＤＣオフセット）を、Ａ／Ｄ変換器５０の入力電圧範囲（ＶＲＰ〜ＶＲＮ）の中心に設定するオフセット調整が可能になる。これにより、ダイナミックレンジを大幅に向上できる。
【００６７】
また本実施形態では、多段の増幅器ＡＭ１〜ＡＭ３を用いたゲイン調整が可能であるため、入力信号ＶＩの振幅のゲインについても、小規模な回路で高精度に調整できる。従って、入力信号ＶＩの振幅が図３のＡ３、Ａ４のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅であるＡ／Ｄ入力振幅（スイングレベル）を、入力信号ＶＩの振幅に依存せずにＡ５のようにほぼ一定にできる。これにより、ダイナミックレンジを更に向上できる。
【００６８】
例えばダイナミックレンジＤＲは、Ａ／Ｄ変換器のＡ／Ｄ入力振幅（最大入力振幅）をＶＡＴとし、Ａ／Ｄ変換器の１ＬＳＢ分の電圧をＶＬＳＢとした場合に、ＤＲ＝ＶＡＴ／ＶＬＳＢと表すことができる。
【００６９】
従来では、図３のＡ３のように入力信号ＶＩの振幅が小さい場合には、Ａ／Ｄ入力振幅ＶＡＴも小さくなってしまう。このため、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを大きくするためには、図４のＢ１に示すように、Ａ／Ｄ変換の分解能のビット数を大きくして、ＶＬＳＢを小さくする必要があり、ダイナミックレンジＤＲの向上には限界があった。
【００７０】
この点、本実施形態では、図３のＡ３、Ａ４に示すように入力信号ＶＩの振幅が変動した場合にも、多段の増幅器ＡＭ１〜ＡＭ３を用いた自動ゲイン調整により、Ａ５に示すようにＡ／Ｄ入力振幅を、最大振幅に設定できる。このため、図４のＢ２に示すように、例えばＡ／Ｄ変換の分解能を一定にしたまま（例えば１０ビット）、ダイナミックレンジＤＲを高くできるという効果がある。
【００７１】
また従来では、図３のＡ１、Ａ２に示すようなＤＣオフセットが入力信号ＶＩに存在すると、入力信号ＶＩの信号増幅により増幅器の出力が飽和し易くなってしまう。このため、増幅器のゲインを大きくできず、入力信号ＶＩを十分に増幅することができなかった。従って、Ａ／Ｄ変換器の入力信号の入力電圧範囲が、Ａ／Ｄ変換器の本来のダイナミックレンジＤＲよりも狭くなってしまい、実質的なダイナミックレンジＤＲを向上できなかった。
【００７２】
この点、本実施形態では、図３のＡ１、Ａ２に示すように入力信号ＶＩのＤＣオフセットが変動した場合にも、多段の増幅器ＡＭ１〜ＡＭ３と多段のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を用いたオフセット調整により、Ａ／Ｄ変換器５０の入力信号の振幅中心を、例えばＡ／Ｄ変換器５０の入力電圧範囲の中心に設定できる。そして、このようなオフセット調整とゲイン調整を行うことで、図３のＡ５に示すようにＡ／Ｄ入力振幅を最大振幅に設定できる。このため、例えばＡ／Ｄ変換の分解能を一定にしたまま、ダイナミックレンジＤＲを向上できる。
【００７３】
また、例えば新規のセンサの開発・試作段階においては、センサの検出信号のＤＣオフセット、振幅等が既知ではない場合がある。このような場合にも本実施形態によれば、センサからの検出信号である入力信号ＶＩの自動オフセット調整、自動ゲイン調整が行われるため、ユーザは、検出信号のＤＣオフセット、振幅等をそれほど気にすることなく、センサを集積回路装置に接続して試すことができる。従って、ユーザにとって使い勝手の良い集積回路装置（センサ測定アシストＩＣ）を提供できる。またセンサの種類に応じて、新たな集積回路装置を試作する必要もないため、開発コストを低くできる。
【００７４】
２．多段アンプ・多段ＤＡＣ
図１に示すように本実施形態では多段アンプ・多段ＤＡＣの構成になっている。このような多段ＤＡＣ・多段アンプを採用する利点について、以下に説明する。
【００７５】
例えば増幅回路の構成として、図５（Ａ）に示すように、キャパシタＣと抵抗Ｒから構成されるＨＰＦ（ハイパスフィルタ）を増幅器ＡＭの前段に設ける構成や、図５（Ｂ）に示すように、１段アンプ・１段ＤＡＣの構成が考えられる。
【００７６】
図５（Ａ）のＨＰＦを用いた構成では、ＨＰＦを用いてＤＣ成分をカットすることで、ＤＣオフセットをキャンセルしている。しかしながら、このＨＰＦを用いた構成は、図５（Ｃ）に示すように、高精度という点では有利であるが、キャリブレーションの応答スピードが遅かったり、サイズが大きくなってしまうという問題がある。
【００７７】
即ちセンサからの入力信号ＶＩ（検出信号）の周波数帯域は、センサの種類に応じて様々に異なり、例えば１Ｈｚ〜１６ＫＨｚの範囲となる。そして入力信号ＶＩの周波数が例えば１Ｈｚである場合には、図５（Ａ）のＨＰＦは、この１Ｈｚの入力信号ＶＩを通過させるために、そのカットオフ周波数を１Ｈｚに比べて十分に低くする必要があり、例えば０．１Ｈｚ以下にする必要がある。
【００７８】
ところが、ＨＰＦのカットオフ周波数はＣＲの逆数で決まるため、ＨＰＦのカットオフ周波数を低くするためには、キャパシタＣの容量値や抵抗Ｒの抵抗値を大きくする必要がある。そして例えば０．１Ｈｚのカットオフ周波数を実現しようとすると、キャパシタＣ、抵抗Ｒのサイズが大規模化してしまう。またキャパシタＣや抵抗Ｒを外付け部品にすると、ユーザの利便性を阻害すると共に、入力信号ＶＩの周波数帯域に応じて容量値や抵抗値を可変に設定することが難しくなる。またキャパシタＣの容量値や抵抗Ｒの抵抗値を大きくすると、キャリブレーションの応答スピードも低下してしまい、迅速なキャリブレーションを実現できない。
【００７９】
また、図５（Ｂ）の１段アンプ・１段ＤＡＣの構成は、図５（Ｃ）に示すように、キャリブレーションの応答スピードという点では有利であるが、サイズが大きくなったり、精度が低くなるなどの問題がある。
【００８０】
これに対して本実施形態のような多段アンプ・多段ＤＡＣの構成は、キャリブレーションの応答スピード、サイズ、高精度の全てにおいて、ＨＰＦを用いる構成や１段アンプ・１段ＤＡＣの構成に比べて有利となる。以下、この点について詳細に説明する。
【００８１】
例えば図５（Ｂ）の１段アンプ・１段ＤＡＣの構成において、入力信号ＶＩのＤＣオフセットＶＳ（入力オフセット）をキャンセルするためには、ＶＤ＝−ＶＳとなるようにオフセット調整データＤＡを設定すればよい。
【００８２】
また図５（Ｂ）のＤＡＣに必要な出力レンジＱＲは、入力信号ＶＩのＤＣオフセットＶＳと同様のレンジとなり、例えば３Ｖ程度になる。
【００８３】
またＤＡＣに必要な精度は、Ａ／Ｄ変換器５１に誤差が生じない範囲の精度になる。このため、ＤＡＣの１ＬＳＢ相当電圧（ＤＡＣ精度）をＶＬＳＢとし、Ａ／Ｄ変換器５１の１ＬＳＢ相当電圧（Ａ／Ｄ精度）をＡＤＬＳＢとし、増幅器ＡＭのゲインをＧとすると、ＶＬＳＢ≦ＡＤＬＳＢ／Ｇの関係が成り立つ。従って、ＡＤＬＳＢ＝０．００３［Ｖ］、Ｇ＝３２とすると、ＶＬＳＢ≦０．００３／３２＝９３．７５μＶになる。
【００８４】
またＤＡＣに必要なビット数ｋは、２ｋ≧ＱＲ／ＶＬＳＢにより決まる。従って、ＤＡＣの出力レンジＱＲを３Ｖ程度とすると、２１５＝３２７６８≧３／（０．００３／３２）＝３２０００より、ＤＡＣに必要なビット数はｋ＝１５ビットになる。
【００８５】
このように、１段アンプ・１段ＤＡＣの構成では、図６（Ａ）に示すように１５ビットＤＡＣが必要になってしまう。例えば、Ａ／Ｄ変換器５１の精度が高くなり、ＡＤＬＳＢが小さくなると、ＤＡＣ精度であるＶＬＳＢも小さくする必要があるため、２ｋ≧ＱＲ／ＶＬＳＢの関係式により、ＤＡＣのビット数を更に増やさなければならなくなる。
【００８６】
ところが図５（Ｄ）に示すようにＤＡＣのサイズは、ビット数に対して指数関数的に増加する。従って、ＤＡＣのビット数を１５ビットにすると、ＤＡＣのサイズが許容できないほど大きくなり、集積回路装置が大規模化してしまう。即ち１段アンプ・１段ＤＡＣの構成では、回路の小規模化とキャリブレーション精度の向上を両立することが難しい。
【００８７】
一方、本実施形態では、図６（Ｂ）に示すように多段アンプ・多段ＤＡＣの構成を採用している。ここで、入力信号ＶＩのＤＣオフセットをＶＳとし、増幅器ＡＭ１〜ＡＭ３のゲインをＧ１〜Ｇ３とし、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の出力電圧をＶＤ１〜ＶＤ３とし、増幅器ＡＭ３の出力電圧をＶＡＱとする。すると、ＶＡＱ＝Ｇ１×Ｇ２×Ｇ３×ＶＳ＋Ｇ１×Ｇ２×Ｇ３×ＶＤ１＋Ｇ２×Ｇ３×ＶＤ２＋Ｇ３×ＶＤ３の関係が成り立つ。
【００８８】
従って、入力信号ＶＩのＤＣオフセットＶＳをキャンセルするためには、ＶＳ＝−｛ＶＤ１＋ＶＤ２／Ｇ１＋ＶＤ３／（Ｇ１×Ｇ２）｝となるように、ＤＡＣ１〜ＤＡＣ３の出力電圧ＶＤ１〜ＶＤ３を設定すればよい。
【００８９】
そして図６（Ｂ）の多段アンプ・多段ＤＡＣの構成では、ＤＡＣ１の出力レンジＱＲ１は、入力信号ＶＩのＤＣオフセットＶＳと同様のレンジ（例えば３Ｖ程度）に設定すればよい。即ち、ＤＣオフセットＶＳの大部分については、初段のＤＡＣ１の出力電圧ＶＤ１で補正し、その誤差値を後段のＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３で補正する。
【００９０】
また、ＤＡＣ１、ＤＡＣ２、ＤＡＣ３の１ＬＳＢ相当電圧（ＤＡＣ精度）をＶＬＳＢ１、ＶＬＳＢ２、ＶＬＳＢ３とすると、ＤＡＣ２の出力レンジＱＲ２については、後に詳述するように、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。またＤＡＣ３の出力レンジＱＲ３については、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。
【００９１】
また例えばＤＡＣ３に必要な精度であるＶＬＳＢ３は、Ａ／Ｄ変換器５０に誤差が生じない範囲の精度になるため、Ａ／Ｄ変換器５０の１ＬＳＢ相当電圧をＡＤＬＳＢとした場合に、ＶＬＳＢ３≦ＡＤＬＳＢ／Ｇ３の関係が成り立つ。
【００９２】
また、ＤＡＣ１に必要なビット数ｋは、２ｋ≧ＱＲ１／ＶＬＳＢ１の関係式により決まる。同様にＤＡＣ２、ＤＡＣ３に必要なビット数ｋは、２ｋ≧ＱＲ２／ＶＬＳＢ２、２ｋ≧ＱＲ３／ＶＬＳＢ３の関係式により決まる。
【００９３】
従って、増幅器ＡＭ１〜ＡＭ３のゲインを、Ｇ１＝４、Ｇ２＝４、Ｇ３＝２とすると、例えば図６（Ｃ）の関係が成り立つ。
【００９４】
即ちＤＡＣ１の出力レンジＱＲ１は、入力信号ＶＩのＤＣオフセットＶＳのレンジと同様であり、例えば３Ｖ程度になる。従ってＤＡＣ１のビット数をｋ＝５ビットとすると、ＤＡＣ１の１ＬＳＢ相当電圧は、ＶＬＳＢ１＝ＱＲ１／２５の関係式より、図６（Ｃ）に示すように、例えばＶＬＳＢ１＝９６ｍＶに設定すればよい。
【００９５】
また、ＤＡＣ２の出力レンジＱＲ２や１ＬＳＢ相当電圧ＶＬＳＢ２については、ＱＲ２≧Ｇ１×ＶＬＳＢ１、ＶＬＳＢ２＝ＱＲ２／２５の関係が成り立つ。従って、ＱＲ２＝Ｇ１×ＶＬＳＢ１＝４×９６ｍＶ＝０．３８４Ｖ、ＶＬＳＢ２＝ＱＲ２／２５＝０．３８４／２５Ｖ＝１２ｍＶに設定すればよい。
【００９６】
また、ＤＡＣ３の出力レンジＱＲ３と１ＬＳＢ相当電圧ＶＬＳＢ３については、ＱＲ３≧Ｇ２×ＶＬＳＢ２、ＶＬＳＢ３＝ＱＲ３／２５の関係が成り立つ。従って、ＱＲ３＝Ｇ２×ＶＬＳＢ２＝４×１２ｍＶ＝４８ｍＶ、ＶＬＳＢ３＝ＱＲ３／２５＝４８ｍＶ／２５＝１．５ｍＶに設定すればよい。
【００９７】
図６（Ａ）と図６（Ｃ）を比較すれば明らかなように、１段アンプ・１段ＤＡＣの構成では、１５ビットの分解能のＤＡＣが必要になるが、多段アンプ・多段ＤＡＣの構成では、例えば５ビットの３つのＤＡＣ１〜ＤＡＣ３を設ければ済む。そして図５（Ｄ）から明らかなように、５ビットの３つのＤＡＣ１〜ＤＡＣ３の回路面積よりも、１５ビットの１つのＤＡＣの回路面積の方がはるかに大きくなる。従って、本実施形態の多段アンプ・多段ＤＡＣの構成によれば、１段アンプ・１段ＤＡＣの構成に比べて回路を大幅に縮小できる。
【００９８】
また図６（Ａ）の１段アンプ・１段ＤＡＣでは、ＤＡＣのビット数を１５ビットにしたのにもかかわらず、ＤＡＣ精度であるＶＬＳＢは９３．７５μＶであり、比較的粗いため、オフセットキャリブレーションの精度をそれほど高めることができない。
【００９９】
これに対して図６（Ｃ）の多段アンプ・多段ＤＡＣの構成では、ＤＣオフセットＶＳの大部分を初段のＤＡＣ１で補正し、その補正誤差を、後段のＤＡＣ２、ＤＡＣ３で補正している。そして例えばＤＡＣ３のＤＡＣ精度であるＶＬＳＢ３は１．５ｍＶというように小さいため、図６（Ａ）の１段アンプ・１段ＤＡＣの構成に比べて高精度のオフセットキャリブレーションを実現できる。
【０１００】
３．Ｄ／Ａ変換器の出力レンジ、１ＬＳＢ相当電圧の設定
次に本実施形態におけるＤ／Ａ変換器の出力レンジ、１ＬＳＢ相当電圧の設定手法について具体的に説明する。
【０１０１】
図７（Ａ）では、前段側のＤ／Ａ変換器に比べて後段側のＤ／Ａ変換器の方が、その出力レンジがより狭くなるように設定している。具体的には、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３（第１〜第ＮのＤ／Ａ変換器）のうちのＤＡＣ１（第ｉのＤ／Ａ変換器）の出力レンジをＱＲ１とし、ＤＡＣ１の後段のＤＡＣ２（第ｉ＋１のＤ／Ａ変換器）の出力レンジをＱＲ２とする。この場合に、ＱＲ１＞ＱＲ２の関係が成り立つように、ＤＡＣ１、ＤＡＣ２の出力レンジを設定している。同様に、ＤＡＣ２、ＤＡＣ３については、ＱＲ２＞ＱＲ３の関係が成り立つように、その出力レンジを設定している。なおＱＲ１＞ＱＲ２、ＱＲ２＝ＱＲ３に設定したり、ＱＲ１＝ＱＲ２、ＱＲ２＞ＱＲ３に設定する変形実施も可能である。
【０１０２】
また図７（Ｂ）では、前段側のＤ／Ａ変換器に比べて後段側のＤ／Ａ変換器の方が、その１ＬＳＢ相当電圧が小さくなるように設定している。具体的には、ＤＡＣ１〜ＤＡＣ３のうちのＤＡＣ１（第ｉのＤ／Ａ変換器）の１ＬＳＢ相当電圧をＶＬＳＢ１とし、ＤＡＣ１の後段のＤＡＣ２（第ｉ＋１のＤ／Ａ変換器）の１ＬＳＢ相当電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２の関係が成り立つようにしている。同様に、ＤＡＣ２、ＤＡＣ３については、ＶＬＳＢ２＞ＶＬＳＢ３の関係が成り立つようにしている。なおＶＬＳＢ１＞ＶＬＳＢ２、ＶＬＳＢ２＝ＶＬＳＢ３に設定したり、ＶＬＳＢ１＝ＶＬＳＢ２、ＶＬＳＢ２＞ＶＬＳＢ３に設定する変形実施も可能である。
【０１０３】
図８は、図７（Ａ）、図７（Ｂ）の関係を更に詳細に示した図である。図８に示すように前段側のＤＡＣ１の出力レンジＱＲ１は広くなっており、後段側のＤＡＣ３の出力レンジＱＲ３は狭くなっている。また前段側のＤＡＣ１の１ＬＳＢ相当電圧ＶＬＳＢ１は大きくなっており、後段側のＤＡＣ３の１ＬＳＢ相当電圧ＶＬＳＢ３は小さくなっている。
【０１０４】
図７（Ａ）に示すようにＤＡＣ１の出力レンジＱＲ１を大きくすれば、例えばＱＲ１を入力信号ＶＩのＤＣオフセットＶＳのレンジと同等にすることで、ＤＣオフセットＶＳの大部分をＤＡＣ１の出力電圧ＶＤ１でキャンセルできる。そして、このようにＤＣオフセットＶＳの大部分をＤＡＣ１でキャンセルすれば、後段のＤＡＣ２、ＤＡＣ３の出力レンジＱＲ２、ＱＲ３をそれほど大きくしなくても、ＤＡＣ１で除去できなかった誤差値を、ＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３で取り除くことができる。このように、出力レンジをＱＲ１＞ＱＲ２＞ＱＲ３の関係にすることで、ＤＣオフセットＶＳの適正な補正が可能になる。
【０１０５】
また、ＤＡＣ１はＤＣオフセットＶＳの大まかな補正を行うだけでよく、精度の高いオフセット補正は後段のＤＡＣ２、ＤＡＣ３が担当する。従って、図７（Ｂ）に示すように、ＤＡＣ１は高精度である必要はなく、１ＬＳＢ相当電圧ＶＬＳＢ１を大きくできる。一方、ＤＡＣ２は、ＤＡＣ１で除去できなかった誤差値を高精度に補正し、ＤＡＣ３は、ＤＡＣ２で除去できなかった誤差値を高精度に補正する必要があるため、ＶＬＳＢ２、ＶＬＳＢ３をＶＬＳＢ１に比べて小さくする。このように、ＶＬＳＢ１＞ＶＬＳＢ２＞ＶＬＳＢ３の関係にすることで、ＤＣオフセットＶＳの高精度なキャリブレーションが可能になる。
【０１０６】
例えば、図５（Ｂ）の１段アンプ・１段ＤＡＣの構成では、ＤＣオフセットＶＳのレンジに対応できるようにＤＡＣの出力レンジＱＲを大きくし、且つ、高精度なキャリブレーションを実現するためにＤＡＣの１ＬＳＢ相当電圧を小さくすると、図６（Ａ）に示すようにＤＡＣのビット数が増えてしまい、回路が大規模化する。
【０１０７】
これに対して図７（Ａ）、図７（Ｂ）のようなＱＲ１＞ＱＲ２＞ＱＲ３、ＶＬＳＢ１＞ＶＬＳＢ２＞ＶＬＳＢ３の関係にすれば、図８から明らかなように、ＤＣオフセットＶＳのレンジに対応するためにＤＡＣの出力レンジＱＲを大きくしても、ＶＬＳＢ１が大きいため、ＤＡＣ１のビット数をそれほど増やさなくて済む。従って図６（Ｃ）に示すようにＤＡＣ１のビット数を小さくできる。
【０１０８】
一方、高精度なキャリブレーションを実現するために、ＤＡＣ３の１ＬＳＢ相当電圧ＶＬＳＢ３を小さくしても、図８から明らかなようにＤＡＣ３の出力レンジＶＲ３は小さいため、ＤＡＣ３のビット数をそれほど増やさなくて済む。従って図６（Ｃ）に示すようにＤＡＣ３のビット数についても小さくできる。
【０１０９】
以上のように図７（Ａ）、図７（Ｂ）の手法によれば、ＤＣオフセットＶＳのキャリブレーションにおいて、回路規模の増加防止と、キャリブレーションの高精度化を両立できる。
【０１１０】
なお、図９に示すように、増幅器ＡＭ１（第ｉの増幅器）のゲインをＧ１とし、ＤＡＣ１（第ｉのＤ／Ａ変換器）の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。同様に、増幅器ＡＭ２のゲインをＧ２とし、ＤＡＣ２の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。
【０１１１】
即ち図９に示すように、ＤＡＣ１で除去できなかった誤差値ＥＲＲは、ＤＡＣ２で除去する必要がある。そして、この誤差値ＥＲＲは増幅器ＡＭ１によりＧ１倍される。従って、ＤＡＣ２の出力レンジＱＲ２は、Ｇ１×ＥＲＲ以上である必要がある。即ちＱＲ２≧Ｇ１×ＥＲＲの関係が成り立つ。
【０１１２】
一方、誤差値ＥＲＲは、ＤＡＣ１の量子化誤差であるため、ＤＡＣ１の１ＬＳＢ相当電圧ＶＬＳＢ１以下となる。即ちＥＲＲ≦ＶＬＳＢ１の関係が成り立つ。従って、ＱＲ２≧Ｇ１×ＥＲＲ、ＥＲＲ≦ＶＬＳＢ１の関係から、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。同様の理由により、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。これらの関係が成り立つことで、前段のＤ／Ａ変換器で除去できなかった誤差値を後段のＤ／Ａ変換器で除去することを保証できるようになる。
【０１１３】
４．オフセットキャリブレーション
次に、本実施形態のオフセットキャリブレーションについて詳細に説明する。本実施形態では、まず、センサ等を集積回路装置に接続しない状態で、増幅器ＡＭ１〜ＡＭ３のオフセット電圧をキャンセルするアンプ・オフセットキャリブレーションを実行する。その後、センサ等を接続して、入力信号ＶＩのＤＣオフセットを調整するための信号オフセットキャリブレーションを実行する。
【０１１４】
なお図１０（Ａ）〜図１３において、オフセット調整レジスタＲＡ１〜ＲＡ３（広義には第１〜第Ｎのオフセット調整レジスタ）は、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）に対応して設けられる。そして、オフセット調整データＤＡ１〜ＤＡ３（広義には第１〜第Ｎのオフセット調整データ）を記憶する。このオフセット調整データＤＡ１〜ＤＡ３は、増幅器ＡＭ１〜ＡＭ３のオフセット調整のためのデータであり、例えばＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３に入力されるデータである。なお、オフセット調整レジスタＲＡ１〜ＲＡ３は、例えばフリップフロップやメモリ（ＲＡＭ）等により実現できる。
【０１１５】
またゲイン調整レジスタＲＧ１〜ＲＧ３（広義には第１〜第Ｎのゲイン調整レジスタ）は、増幅器ＡＭ１〜ＡＭ３に対応して設けられる。そして、ゲイン調整データＤＧ１〜ＤＧ３（広義には第１〜第Ｎのゲイン調整データ）を記憶する。このゲイン調整データＤＧ１〜ＤＧ３は、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を調整するためのデータである。なお、ゲイン調整レジスタＲＧ１〜ＲＧ３は、例えばフリップフロップやメモリ等により実現できる。
【０１１６】
オフセット値記憶部ＲＶ１〜ＲＶ３（広義には第１〜第Ｎのオフセット値記憶部）は、増幅器ＡＭ１〜ＡＭ３のオフセット値データであるオフセット値データＤＶ１〜ＤＶ３（広義には第１〜第Ｎのオフセット値データ）を記憶する。このオフセット値データＤＶ１〜ＤＶ３は、例えば増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するデータである。例えばオフセット調整データＤＡ１〜ＤＡ３は、このオフセット値データＤＶ１〜ＤＶ３とＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の１ＬＳＢ相当電圧等に基づいて設定できる。
【０１１７】
なお、オフセット値記憶部ＲＶ１〜ＲＶ３は、フリップフロップやメモリ等により構成されるレジスタにより実現してもよいし、ＥＥＰＲＯＭなどの不揮発性メモリやヒューズ素子等により実現してもよい。
【０１１８】
４．１  アンプ・オフセットキャリブレーション
図１０（Ａ）〜図１１（Ｂ）は、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３を自動的にキャンセルするアンプ・オフセットキャリブレーションの説明図である。
【０１１９】
本実施形態では、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）のアンプ・オフセットキャリブレーション時に、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３（ゲイン調整データ）とに基づいて、オフセット値データＤＶ１〜ＤＶ３（第１〜第Ｎのオフセット値データ）を求める。そして求められたオフセット値データＤＶ１〜ＤＶ３を、オフセット値記憶部ＲＶ１〜ＲＶ３（第１〜第Ｎのオフセット値記憶部）に設定（格納）する。
【０１２０】
また図１０（Ａ）〜図１１（Ｂ）では、増幅器ＡＭ３、ＡＭ２、ＡＭ１というように、後段側の増幅器から順にオフセットキャリブレーションを実行している。
【０１２１】
具体的には、アンプ・オフセットキャリブレーション時に、まず図１０（Ａ）に示すように、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）のうちの増幅器ＡＭ３（広義には第ｊの増幅器。ｊは１＜ｊ≦Ｎを満たす整数）のオフセット電圧ＶＯＳ３を測定するオフセットキャリブレーションを実行する。
【０１２２】
次に図１０（Ｂ）、図１０（Ｃ）に示すように、増幅器ＡＭ３の前段の増幅器ＡＭ２（広義には第ｊ−１の増幅器）のオフセット電圧ＶＯＳ２を測定するオフセットキャリブレーションを実行する。最後に図１１（Ａ）、図１１（Ｂ）に示すように、増幅器ＡＭ１のオフセット電圧ＶＯＳ１を測定するオフセットキャリブレーションを実行する。
【０１２３】
例えば図１０（Ａ）では、増幅器ＡＭ１、ＡＭ２をディスイネーブル状態に設定し、増幅器ＡＭ３をイネーブル状態に設定している。そして制御回路７０は、ゲイン調整データＤＧ３をゲイン調整レジスタＲＧ３に設定することで、増幅器ＡＭ３のゲインをＧ３＝３２というように高いゲイン（例えば最大ゲイン）に設定する。このように増幅器ＡＭ３のオフセットキャリブレーションでは、増幅器ＡＭ３のゲインＧ３が高くなるように、そのゲイン調整データＤＧ３を設定する。こうすることで、オフセットキャリブレーションの対象となる増幅器ＡＭ３のオフセット電圧ＶＯＳ３の測定精度を向上できる。
【０１２４】
また制御回路７０は、Ｄ／Ａ変換器ＤＡＣ３の出力電圧ＶＤ３をアナログ基準電源電圧ＡＧＮＤに設定するためのオフセット調整データＤＡ３を、オフセット調整レジスタＲＡ３に設定する。これによりＤ／Ａ変換器ＤＡＣ３は、ＶＤ３＝ＡＧＮＤの電圧を増幅器ＡＭ３に対して出力する。ここでＡＧＮＤは、高電位側電源電圧（ＶＤＤ）と低電位側電源電圧（ＧＮＤ＝０Ｖ）の間（中間）の電圧であり、例えばＡＧＮＤ＝ＶＤＤ／２である。なお、ＡＧＮＤ＝０Ｖとしてもよい。
【０１２５】
制御回路７０は、このようにオフセット調整データＤＡ３、ゲイン調整データＤＧ３を設定した後、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタする。この場合に、図１０（Ａ）では、Ｄ／Ａ変換器ＤＡＣ３の出力電圧がＶＤ３＝ＡＧＮＤになっているため、デジタルデータＡＤＱは、増幅器ＡＭ３のオフセット電圧ＶＯＳ３に対応するデータになっている。制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ３のゲインＧ３に基づいて、増幅器ＡＭ３のオフセット電圧ＶＯＳ３に対応するオフセット値データＤＶ３を求める。具体的には、増幅器ＡＭ３のオフセット電圧ＶＯＳ３は、増幅器ＡＭ３によりＧ３倍に増幅され、Ｇ３×ＶＯＳ３に対応するデジタルデータＡＤＱがＡ／Ｄ変換器５０から出力される。従って、制御回路７０は、ＤＶ３＝ＡＤＱ／Ｇ３の演算を行うことで、オフセット電圧ＶＯＳ３の測定値であるオフセット値データＤＶ３を求めて、オフセット値記憶部ＲＶ３に設定（格納）する。
【０１２６】
次に図１０（Ｂ）に示すように、増幅器ＡＭ１をディスイネーブル状態に設定し、増幅器ＡＭ２、ＡＭ３をイネーブル状態に設定する。そして制御回路７０は、ゲイン調整データＤＧ２、ＤＧ３をゲイン調整レジスタＲＧ２、ＲＧ３に設定することで、増幅器ＡＭ２、ＡＭ３のゲインを例えばＧ２＝３２、Ｇ３＝８に設定する。
【０１２７】
また制御回路７０は、Ｄ／Ａ変換器ＤＡＣ２の出力電圧ＶＤ２をＡＧＮＤに設定するためのオフセット調整データＤＡ２を、オフセット調整レジスタＲＡ２に設定する。これによりＤ／Ａ変換器ＤＡＣ２は、ＶＤ２＝ＡＧＮＤの電圧を増幅器ＡＭ２に対して出力する。
【０１２８】
更に制御回路７０は、図１０（Ａ）で設定されたオフセット値データＤＶ３をオフセット値記憶部ＲＶ３から読み出す。そして、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）の演算を行うことで、オフセット調整データＤＡ３を求めて、オフセット調整レジスタＲＡ３に設定する。これにより増幅器ＡＭ３のオフセット電圧ＶＯＳ３がキャンセルされる。
【０１２９】
ここで、ＶＬＳＢ３は、ＤＡＣ精度を表すものであり、Ｄ／Ａ変換器ＤＡＣ３の１ＬＳＢ相当の電圧である。即ちＤ／Ａ変換器ＤＡＣ３の入力データを１ＬＳＢ（１ビット）だけ変化させた時のＶＤ３の変化量に対応する電圧である。またＲｏｕｎｄ（Ｘ）は、Ｘの丸め演算処理を表す関数である。Ｄ／Ａ変換器には１０進数で整数となるデータを入力する必要があるため、このような丸め演算処理が必要になる。
【０１３０】
図１０（Ｂ）のように、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）をオフセット調整レジスタＲＡ３に設定すれば、Ｄ／Ａ変換器ＤＡＣ３は、増幅器ＡＭ３のオフセット電圧ＶＯＳ３をキャンセルする電圧をＶＤ３として出力するようになる。これにより、増幅器ＡＭ２のオフセットキャリブレーション時に、増幅器ＡＭ３のオフセット電圧ＶＯＳ３をキャンセルして、その影響を低減できる。
【０１３１】
なお、前述した図２（Ａ）、図２（Ｂ）の構成の増幅器では、入力信号Ｖｉｎに対するゲインをＧＳとし、ＤＡＣの出力電圧ＶＤに対するゲインをＧＤとした場合に、ＧＳ＝ＧＤ＝−Ｒ２／Ｒ１又はＲ２／Ｒ１となり、ＧＳとＧＤは同じ値になる。一方、図２（Ｃ）の構成では、ＧＳ＝−Ｒ２／Ｒ１となり、ＧＤ＝（１＋Ｒ２／Ｒ１）となるため、ＧＳとＧＤは同じ値にならない。従って、図２（Ｃ）の構成の増幅器を採用した場合には、ゲインＧＳとＧＤの比をＫＳＤとした時に、例えばＤＡ３＝−Ｒｏｕｎｄ（ＫＳＤ×ＤＶ３／ＶＬＳＢ３）というようにオフセット調整データＤＡ３を求めればよい。以下の説明でも同様である。
【０１３２】
また図１０（Ｂ）では、増幅器ＡＭ２（第ｊ−１の増幅器）のオフセットキャリブレーションにおいて、増幅器ＡＭ２のゲインＧ２が、後段の増幅器ＡＭ３（第ｊの増幅器）のゲインＧ３よりも高くなるように設定する。このようにすることで、オフセットキャリブレーションの対象となる増幅器ＡＭ２のオフセット電圧ＶＯＳ２の測定精度を向上できる。
【０１３３】
即ち図１０（Ｂ）では、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）をオフセット調整レジスタＲＡ３に設定することで、増幅器ＡＭ３のオフセットＶＯＳ３をキャンセルしている。しかしながら、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）の丸め演算処理では、ＤＶ３／ＶＬＳＢ３とＲｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）との差分値である丸め誤差値ＲＥＲ３が存在する。従って、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）をオフセット調整レジスタＲＡ３に設定しても、オフセット電圧ＶＯＳ３を完全にキャンセルすることはできない。
【０１３４】
そこで図１０（Ｂ）では、増幅器ＡＭ２のゲインＧ２を、増幅器ＡＭ３のゲインＧ３よりも大きくすることで、Ｄ／Ａ変換器ＤＡＣ３での丸め誤差値ＲＥＲ３を影響を低減して、増幅器ＡＭ２のオフセット電圧ＶＯＳ２の測定精度を高めている。
【０１３５】
次に制御回路７０は、図１０（Ｂ）に示すようにオフセット調整データＤＡ２、ＤＡ３、ゲイン調整データＤＧ２、ＤＧ３を設定した後、図１０（Ｃ）に示すようにＡ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタする。この場合に、図１０（Ｂ）では、Ｄ／Ａ変換器ＤＡＣ２の出力電圧がＶＤ２＝ＡＧＮＤになっているため、デジタルデータＡＤＱは、増幅器ＡＭ２のオフセット電圧ＶＯＳ２に対応するデータになっている。従って制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ２、ＡＭ３のゲインＧ２、Ｇ３に基づいて、オフセット値データＤＶ２を求める。具体的には、ＤＶ２＝ＡＤＱ／（Ｇ２×Ｇ３）の演算を行うことで、オフセット値データＤＶ２を求めて、オフセット値記憶部ＲＶ２に設定（格納）する。
【０１３６】
次に図１１（Ａ）に示すように、増幅器ＡＭ１、ＡＭ２、ＡＭ３を全てイネーブル状態に設定する。そして制御回路７０は、ゲイン調整データＤＧ１、ＤＧ２、ＤＧ３をゲイン調整レジスタＲＧ１、ＲＧ２、ＲＧ３に設定することで、増幅器ＡＭ１、ＡＭ２、ＡＭ３のゲインを例えばＧ１＝３２、Ｇ２＝８、Ｇ３＝１に設定する。
【０１３７】
また制御回路７０は、Ｄ／Ａ変換器ＤＡＣ１の出力電圧ＶＤ１をアナログ基準電源電圧ＡＧＮＤに設定するためのオフセット調整データＤＡ１を、オフセット調整レジスタＲＡ１に設定する。
【０１３８】
更に制御回路７０は、図１０（Ｃ）で設定されたオフセット値データＤＶ２をオフセット値記憶部ＲＶ２から読み出す。そして、ＤＡ２＝−Ｒｏｕｎｄ（ＤＶ２／ＶＬＳＢ２）の演算を行うことで、オフセット調整データＤＡ２を求めて、オフセット調整レジスタＲＡ２に設定する。これにより増幅器ＡＭ２のオフセット電圧ＶＯＳ２がキャンセルされる。
【０１３９】
また制御回路７０は、図１０（Ａ）で設定されたオフセット値データＤＶ３をオフセット値記憶部ＲＶ３から読み出す。そして、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝の演算を行うことで、オフセット調整データＤＡ３を求めて、オフセット調整レジスタＲＡ３に設定する。これにより増幅器ＡＭ３のオフセット電圧ＶＯＳ３がキャンセルされる。
【０１４０】
ここで、ＶＬＳＢ２、ＶＬＳＢ３は、Ｄ／Ａ変換器ＤＡＣ２、ＤＡＣ３の１ＬＳＢ相当の電圧である。またＲＥＲ２は、Ｄ／Ａ変換器ＤＡＣ２における丸め演算処理の丸め誤差値であり、ＤＶ２／ＶＬＳＢ２とＲｏｕｎｄ（ＤＶ２／ＶＬＳＢ２）との差分値である。このようにすれば、オフセット調整データＤＡ２を求める丸め演算処理の際の丸め誤差値ＲＥＲ２を、オフセット調整データＤＡ３に反映させて、オフセット調整レジスタＲＡ３に設定できるため、オフセットキャリブレーションの精度を向上できる。
【０１４１】
また図１１（Ａ）では、増幅器ＡＭ１のオフセットキャリブレーションにおいて、増幅器ＡＭ１のゲインＧ１が、後段の増幅器ＡＭ２、ＡＭ３のゲインＧ２、Ｇ３よりも高くなるように、増幅器ＡＭ１、ＡＭ２、ＡＭ３のゲインＧ１、Ｇ２、Ｇ３を設定する。このようにすることで、オフセットキャリブレーションの対象となる増幅器ＡＭ１のオフセット電圧ＶＯＳ１の測定精度を向上できる。
【０１４２】
次に制御回路７０は、図１１（Ａ）に示すようにオフセット調整データＤＡ１、ＤＡ２、ＤＡ３、ゲイン調整データＤＧ１、ＤＧ２、ＤＧ３を設定した後、図１１（Ｂ）に示すようにＡ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタする。この場合に、図１１（Ａ）では、Ｄ／Ａ変換器ＤＡＣ１の出力電圧がＶＤ１＝ＡＧＮＤになっているため、デジタルデータＡＤＱは、増幅器ＡＭ１のオフセット電圧ＶＯＳ１に対応するデータになっている。従って制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１、ＡＭ２、ＡＭ３のゲインＧ１、Ｇ２、Ｇ３に基づいて、増幅器ＡＭ１のオフセット電圧ＶＯＳ１に対応するオフセット値データＤＶ１を求める。具体的には、ＤＶ１＝ＡＤＱ／（Ｇ１×Ｇ２×Ｇ３）の演算を行うことで、オフセット値データＤＶ１を求めて、オフセット値記憶部ＲＶ１に設定する。
【０１４３】
以上の本実施形態のアンプ・オフセットキャリブレーションの処理をまとめると以下のようになる。
【０１４４】
まず本実施形態では、図１０（Ａ）に示すように、増幅器ＡＭ１〜ＡＭ３のうちの増幅器ＡＭ３（第ｊの増幅器）のオフセット電圧ＶＯＳ３を測定するオフセットキャリブレーション（第ｊのオフセットキャリブレーション）を行う。
【０１４５】
このオフセットキャリブレーションでは図１０（Ａ）に示すように、制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ３のゲインＧ３とに基づいて、オフセット値データＤＶ３（第ｊのオフセット値データ）を求めて、オフセット値記憶部ＲＶ３（第ｊのオフセット値記憶部）に設定する。即ちＤＶ３＝ＡＤＱ／Ｇ３を求めて、オフセット値記憶部ＲＶ３に設定する。
【０１４６】
次に、図１０（Ｂ）、図１０（Ｃ）に示すように、増幅器ＡＭ１〜ＡＭ３のうちの増幅器ＡＭ２（第ｊ−１の増幅器）のオフセット電圧ＶＯＳ２を測定するオフセットキャリブレーション（第ｊ−１のオフセットキャリブレーション）を行う。
【０１４７】
このオフセットキャリブレーションでは、まず図１０（Ｂ）に示すように、制御回路７０は、オフセット値データＤＶ３（第ｊのオフセット値データ）に基づいて、オフセット調整データＤＡ３（第ｊのオフセット調整データ）を求めて、オフセット調整レジスタＲＡ３（第ｊのオフセット調整レジスタ）に設定する。即ちＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＬＳＢ３）を求めて、オフセット調整レジスタＲＡ３に設定する。
【０１４８】
次に図１０（Ｃ）に示すように、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ２、ＡＭ３（第ｊ−１、第ｊの増幅器）のゲインＧ２、Ｇ３とに基づいて、オフセット値データＤＶ２（第ｊ−１のオフセット値データ）を求めて、オフセット値記憶部ＲＶ２（第ｊ−１のオフセット値記憶部）に設定する。即ちＤＶ２＝ＡＤＱ／（Ｇ２×Ｇ３）を求めて、オフセット値記憶部ＲＶ２に設定する。
【０１４９】
次に、図１１（Ａ）、図１１（Ｂ）に示すように、増幅器ＡＭ１〜ＡＭ３のうちの増幅器ＡＭ１（第ｊ−２の増幅器）のオフセット電圧ＶＯＳ１を測定するオフセットキャリブレーション（第ｊ−２のオフセットキャリブレーション）を行う。
【０１５０】
このオフセットキャリブレーションでは、まず図１１（Ａ）に示すように、制御回路７０は、オフセット値データＤＶ２（第ｊ−１のオフセット値データ）に基づいて、オフセット調整データＤＡ２（第ｊ−１のオフセット調整データ）を求めて、オフセット調整レジスタＲＡ２（第ｊ−１のオフセット調整レジスタ）に設定する。即ちＤＡ２＝−Ｒｏｕｎｄ（ＤＶ２／ＶＬＳＢ２）を求めて、オフセット調整レジスタＲＡ２に設定する。
【０１５１】
また制御回路７０は、オフセット値データＤＶ２、ＤＶ３（第ｊ−１、第ｊのオフセット値データ）に基づいて、オフセット調整データＤＡ３（第ｊのオフセット調整データ）を求めて、オフセット調整レジスタＲＡ３（第ｊのオフセット調整レジスタ）に設定する。
【０１５２】
具体的には制御回路７０は、オフセット値データＤＶ２（第ｊ−１のオフセット値データ）に基づきオフセット調整データＤＡ２（第ｊ−１のオフセット調整データ）を求める丸め演算処理を行う。即ちＤＡ２＝−Ｒｏｕｎｄ（ＤＶ２／ＶＬＳＢ２）の丸め演算処理を行う。そして、この丸め演算処理における丸め誤差値ＲＥＲ２と、増幅器ＡＭ２（第ｊ−１の増幅器）のゲインＧ２と、オフセット値データＤＶ３（第ｊのオフセット値データ）とに基づいて、オフセット調整データＤＡ３（第ｊのオフセット調整データ）を求める。そしてオフセット調整レジスタＲＡ３（第ｊのオフセット調整レジスタ）に設定する。即ち、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝を求めて、オフセット調整レジスタＲＡ３に設定する。このようにすれば、Ｄ／Ａ変換器ＤＡＣ２での丸め誤差値ＲＥＲ２を、Ｄ／Ａ変換器ＤＡＣ３の出力電圧ＶＤ３によりキャンセルすることができ、より高精度なオフセットキャリブレーションが可能になる。
【０１５３】
次に、図１１（Ｂ）に示すように、制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１、ＡＭ２、ＡＭ３（第ｊ−２、第ｊ−１、第ｊの増幅器）のゲインＧ１、Ｇ２、Ｇ３とに基づいて、オフセット値データＤＶ１（第ｊ−２のオフセット値データ）を求めて、オフセット値記憶部ＲＶ１（第ｊ−２のオフセット値記憶部）に設定する。即ちＤＶ１＝ＡＤＱ／（Ｇ１×Ｇ２×Ｇ３）を求めて、オフセット値記憶部ＲＶ１に設定する。
【０１５４】
このようにすることで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するオフセット値データＤＶ１〜ＤＶ３が自動的に求められて、オフセット値記憶部ＲＶ１〜ＲＶ３に記憶されるようになる。そして、この記憶されたオフセット値データＤＶ１〜ＤＶ３を用いることで、次に説明する信号オフセットキャリブレーションを行って、入力信号ＶＩの信号オフセットキャリブレーション等が可能になる。
【０１５５】
４．２  信号オフセットキャリブレーション
図１２（Ａ）〜図１３は、入力信号ＶＩの信号オフセットキャリブレーションの説明図である。本実施形態では、図１０（Ａ）〜図１１（Ｂ）で説明したように、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３をキャンセルするためのアンプ・オフセットキャリブレーションを行う。その後、センサ等を接続し、センサ等からの入力信号ＶＩの信号オフセットキャリブレーションを行う。具体的には例えば図３のＡ５に示すように、Ａ／Ｄ変換器５０への入力信号の振幅中心を、Ａ／Ｄ変換器５０の入力電圧範囲の中心に設定するためのキャリブレーションを行う。
【０１５６】
本実施形態では、この信号オフセットキャリブレーション時に、オフセット値記憶部ＲＶ１〜ＲＶ３（第１〜第Ｎのオフセット値記憶部）に記憶されたオフセット値データＤＶ１〜ＤＶ３（第１〜第Ｎのオフセット値データ）に基づいて、オフセット調整データＤＡ１〜ＤＡ３（第１〜第Ｎのオフセット調整データ）を求める。そしてオフセット調整レジスタＲＡ１〜ＲＡ３（第１〜第Ｎのオフセット調整レジスタ）に設定する。
【０１５７】
そして図１２（Ａ）〜図１３では、増幅器ＡＭ１、ＡＭ２、ＡＭ３というように、前段側の増幅器から順に信号オフセットキャリブレーションを行っている。具体的には、信号オフセットキャリブレーション時に、まずオフセット調整データＤＡ１（第ｉのオフセット調整データ。ｉは１≦ｉ＜Ｎを満たす整数）を求めて、オフセット調整レジスタＲＡ１（第ｉのオフセット調整レジスタ）に設定する。次に、オフセット調整データＤＡ２（第ｉ＋１のオフセット調整データ）を求めて、オフセット調整レジスタＲＡ２（第ｉ＋１のオフセット調整レジスタ）に設定する。次に、オフセット調整データＤＡ３を求めて、オフセット調整レジスタＲＡ３に設定する。
【０１５８】
具体的には図１２（Ａ）では、制御回路７０は、ゲイン調整データＤＧ１〜ＤＧ３をゲイン調整レジスタＲＧ１〜ＲＧ３に設定することで、増幅器ＡＭ１〜ＡＭ３のゲインを、例えばＧ１＝Ｇ２＝Ｇ３＝１というように低いゲイン（例えば最小ゲイン）に設定する。即ち増幅器ＡＭ１〜ＡＭ３のゲインを、第１の利得条件のゲインに設定する。
【０１５９】
例えばセンサ等からの入力信号ＶＩの振幅やＤＣオフセットは様々である。従って、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を高いゲイン設定にすると、増幅器の出力が飽和してしまい、適正なＡ／Ｄ変換データを得ることができないおそれがある。
【０１６０】
この点、図１２（Ａ）に示すように、増幅器ＡＭ１〜ＡＭ３のゲインを、Ｇ１＝Ｇ２＝Ｇ３＝１というように低いゲイン設定の第１の利得条件のゲインに設定すれば、このような増幅器の出力の飽和という事態の発生を防止できる。
【０１６１】
次に制御回路７０は、オフセット値データＤＶ１をオフセット値記憶部ＲＶ１から読み出す。そして図１２（Ａ）に示すように、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）の演算を行うことで、オフセット調整データＤＡ１を求めて、オフセット調整レジスタＲＡ１に設定する。これにより、Ｄ／Ａ変換器ＤＡＣ１は、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）に対応した電圧ＶＤ１を増幅器ＡＭ１に出力することになる。
【０１６２】
ここで、オフセット値データＤＶ１は、図１１（Ｂ）で説明したように、増幅器ＡＭ１のオフセット電圧ＶＯＳ１に対応したデータになっている。従って、ＤＡＣ１がＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）に対応した電圧ＶＤ１を出力することで、増幅器ＡＭ１のオフセット電圧ＶＯＳ１をキャンセルできる。
【０１６３】
また制御回路７０は、オフセット値データＤＶ２をオフセット値記憶部ＲＶ２から読み出す。そして、ＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝の演算を行うことで、オフセット調整データＤＡ２を求めて、オフセット調整レジスタＲＡ２に設定する。これにより、Ｄ／Ａ変換器ＤＡＣ２は、ＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝に対応した電圧ＶＤ２を増幅器ＡＭ２に出力することになる。
【０１６４】
ここで、オフセット値データＤＶ２は、図１０（Ｃ）で説明したように、増幅器ＡＭ２のオフセット電圧ＶＯＳ２に対応したデータになっている。従って、ＤＡＣ２がＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝に対応した電圧ＶＤ２を出力することで、増幅器ＡＭ２のオフセット電圧ＶＯＳ２をキャンセルできる。
【０１６５】
またＲＥＲ１は、ＤＡＣ１における丸め演算処理の丸め誤差値であり、ＤＶ１／ＶＬＳＢ１とＲｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）との差分値である。このようにＤＡＣ１における丸め誤差値ＲＥＲ１を、ＤＡＣ２側に反映させることで、精度の高いオフセット調整が可能になる。
【０１６６】
即ち図１２（Ａ）では、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）をオフセット調整レジスタＲＡ１に設定することで、増幅器ＡＭ１のオフセットＶＯＳ１をキャンセルしている。しかしながら、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）の丸め演算処理では、ＤＶ１／ＶＬＳＢ１とＲｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）との差分値である丸め誤差値ＲＥＲ１が存在する。従って、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）をオフセット調整レジスタＲＡ１に設定しても、オフセット電圧ＶＯＳ１を完全にキャンセルすることはできない。
【０１６７】
この点、本実施形態では、オフセット調整データＤＡ２を、丸め誤差値ＲＥＲ１と増幅器ＡＭ１のゲインＧ１とオフセット値データＤＶ２に基づいて求めている。具体的には、丸め誤差値ＲＥＲ１をＧ１倍して、オフセット値データＤＶ２に加算し、ＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝の演算式でオフセット調整データＤＡ２を求めている。このようにすれば、オフセット電圧ＶＯＳ１のうち、ＤＡＣ１においてキャンセルできなかった丸め誤差値ＲＥＲ１を、ＤＡＣ２においてキャンセルすることが可能になり、オフセットキャリブレーションの精度を高めることができる。
【０１６８】
また制御回路７０は、オフセット値データＤＶ３をオフセット値記憶部ＲＶ３から読み出す。そして、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝の演算を行うことで、オフセット調整データＤＡ３を求めて、オフセット調整レジスタＲＡ３に設定する。これにより、ＤＡＣ３は、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝に対応した電圧ＶＤ３を増幅器ＡＭ３に出力することになる。
【０１６９】
ここで、オフセット値データＤＶ３は、図１０（Ａ）で説明したように、増幅器ＡＭ３のオフセット電圧ＶＯＳ３に対応したデータになっている。従って、ＤＡＣ３がＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝に対応した電圧ＶＤ３を出力することで、増幅器ＡＭ３のオフセット電圧ＶＯＳ３をキャンセルできる。
【０１７０】
またＲＥＲ２は、ＤＡＣ２における丸め演算処理の丸め誤差値であり、（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２と、Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝との差分値である。このようにＤＡＣ２における丸め誤差値ＲＥＲ２を、ＤＡＣ３側に反映させることで、精度の高いオフセット調整を実現できる。
【０１７１】
次に図１２（Ｂ）に示すように制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタする。この場合に、図１２（Ａ）に示すようにオフセット調整データＤＡ１〜ＤＡ３をオフセット調整レジスタＲＡ１〜ＲＡ３に設定することで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３がキャンセルされた状態になっている。従って、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱは、入力信号ＶＩの信号オフセット値を表すデータになっている。
【０１７２】
そこで、制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３に基づいて、信号オフセット値データＤＶＳを求める。具体的には制御回路７０は、ＤＶＳ＝ＡＤＱ／（Ｇ１×Ｇ２×Ｇ３）の演算を行うことで、信号オフセット値データＤＶＳを求めて、図示しないレジスタに格納する。
【０１７３】
次に制御回路７０は、Ｇ１＝Ｇ２＝Ｇ３＝１という図１２（Ａ）の第１の利得条件における信号ＡＱ１〜ＡＱ３の振幅等に基づいて、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を決定し、それに対応するゲイン調整データＤＧ１〜ＤＧ３をゲイン調整レジスタＲＧ１〜ＲＧ３に設定する。例えば図１２（Ｃ）では、増幅器ＡＭ１〜ＡＭ３のゲインをＧ１＝３２、Ｇ２＝８、Ｇ３＝１に設定している。つまり増幅器ＡＭ１〜ＡＭ３のゲインを、図１２（Ａ）の第１の利得条件（Ｇ１＝Ｇ２＝Ｇ３＝１）よりも高いゲイン設定の第２の利得条件（Ｇ１＝３２、Ｇ２＝８、Ｇ３＝１）のゲインに設定する。
【０１７４】
即ち、センサ等からの入力信号ＶＩの振幅やＤＣオフセットは様々であるため、図１２（Ａ）では、低いゲイン設定の第１の利得条件（Ｇ１＝Ｇ２＝Ｇ３＝１）のゲインに、増幅器ＡＭ１〜ＡＭ３のゲインを設定する。そして、この第１の利得条件におけるＡＱ１〜ＡＱ３のいずれかの信号の振幅等に応じて、第２の利得条件のゲインを決定し、図１２（Ｃ）に示すように増幅器ＡＭ１〜ＡＭ３のゲインを再設定する。例えば振幅が低ければ低いほど、第２の利得条件のゲイン設定を高くする。このようにすれば、図３のＡ１〜Ａ４に示すように入力信号ＶＩの振幅等が変動した場合にも、Ａ／Ｄ変換器５０でのＡ／Ｄ入力振幅（スイングレベル）を、入力信号ＶＩの振幅に依存せずに図３のＡ５のようにほぼ一定にできる。これにより、ダイナミックレンジを向上できる。
【０１７５】
なお図１２（Ｃ）に示すように第２の利得条件では、前段側の増幅器の方が後段側の増幅器よりもゲインが高く設定される。例えば増幅器ＡＭ１のゲインＧ１の方が、増幅器ＡＭ２、ＡＭ３のゲインＧ２、Ｇ３よりも高く設定される。このように前段側の増幅器のゲインを高く設定することで、ノイズを低減できる。
【０１７６】
次に制御回路７０は、このように第２の利得条件のゲインに増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３が設定された状態で、図１２（Ａ）と同様の演算処理を行って、オフセット調整データＤＡ１〜ＤＡ３を求めて、オフセット調整レジスタＲＡ１〜ＲＡ３に設定する。そして図１３に示すように、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱとゲインＧ１〜Ｇ３に基づいて、信号オフセット値データＤＶＳ等を求める。
【０１７７】
以上の本実施形態の信号オフセットキャリブレーションの処理をまとめると以下のようになる。
【０１７８】
まず図１２（Ａ）に示すように制御回路７０は、第１の利得条件のゲインＧ１〜Ｇ３を設定する。そしてオフセット値データＤＶ１（第ｉのオフセット値データ）に基づいて、オフセット調整データＤＡ１（第ｉのオフセット調整データ）を求めて、オフセット調整レジスタＲＡ１に設定する。具体的にはＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）を求めて、オフセット調整レジスタＲＡ１に設定する。
【０１７９】
また制御回路７０は、オフセット値データＤＶ１、ＤＶ２（第ｉ、第ｉ＋１のオフセット値データ）と、増幅器ＡＭ１（第ｉの増幅器）のゲインＧ１とに基づいて、オフセット調整データＤＡ２（第ｉ＋１のオフセット調整データ）を求めて、オフセット調整レジスタＲＡ２（第ｉ＋１のオフセット調整レジスタ）に設定する。具体的には、オフセット値データＤＶ１に基づきオフセット調整データＤＡ１を求める丸め演算処理における丸め誤差値ＲＥＲ１と、増幅器ＡＭ１のゲインＧ１と、オフセット値データＤＶ２とに基づいて、オフセット調整データＤＡ２を求める。即ちＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝を求めて、オフセット調整レジスタＲＡ２に設定する。同様にして、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝を求めて、オフセット調整レジスタＲＡ３に設定する。
【０１８０】
そして図１２（Ｂ）に示すように制御回路７０は、オフセット調整レジスタＲＡ１〜ＲＡ３にオフセット調整データＤＡ１〜ＤＡ３（第１〜第Ｎのオフセット調整データ）が設定された後に、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）のゲインＧ１〜Ｇ３とに基づいて、入力信号ＶＩの信号オフセット値データＤＶＳを求める。具体的にはＤＶＳ＝ＡＤＱ／（Ｇ１×Ｇ２×Ｇ３）を求める。
【０１８１】
このように制御回路７０は、増幅器ＡＭ１〜ＡＭ３のゲインを第１の利得条件のゲインに設定して、入力信号ＶＩの信号オフセット値データＤＶＳを求めた後に、図１２（Ｃ）に示すように、第１の利得条件よりも高いゲイン設定の第２の利得条件のゲインに、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を再設定する。そして図１２（Ａ）と同様の演算処理によりオフセット調整データＤＡ１〜ＤＡ３を設定して、図１３に示すように、入力信号の信号オフセット値データＤＶＳを再度求める。
【０１８２】
以上のように信号オフセットキャリブレーションを行うことで、精度の高いリアルタイムキャリブレーションの実現が可能になる。
【０１８３】
５．変形例
５．１  変形例の第１の構成例
次に本実施形態の変形例について説明する。図１４に本実施形態の変形例の第１の構成例を示す。図１４では、図１の構成要素に加えて更にセレクタ２０や判定回路６０が設けられている。
【０１８４】
なお図１４において、セレクタ２０を設けずに、判定回路６０だけを設ける変形実施も可能である。また図１４において、例えばセレクタ２０とＡ／Ｄ変換器５０の間に、入力信号の周波数帯域に応じてそのカットオフ周波数が可変に設定されるＳＣＦ（スイッチトキャパシタフィルタ）等のフィルタを設けてもよい。このフィルタはＡ／Ｄ変換器５０の前置フィルタとして機能する。或いは、制御回路７０に、入力信号の周波数帯域に応じてそのカットオフ周波数が可変に設定されるデジタルフィルタを設けてもよい。
【０１８５】
セレクタ２０（マルチプレクサ）は、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）の出力信号ＡＱ１〜ＡＱ３（第１〜第Ｎの出力信号）のいずれかを選択する。そして、選択した出力信号をセレクタ出力信号ＳＬＱとして出力する。具体的には制御回路７０からの選択指示信号ＳＳＤに基づいて、ＡＱ１〜ＡＱ３のうちのいずれかの出力信号を選択して出力する。このセレクタ２０は、複数の論理ゲートや複数のトランスファートランジスタなどにより構成できる。そしてＡ／Ｄ変換器５０は、セレクタ２０からのセレクタ出力信号ＳＬＱのＡ／Ｄ変換を行う。
【０１８６】
判定回路６０（比較回路）は、増幅回路１０の増幅器ＡＭ１〜ＡＭ３の出力信号ＡＱ１〜ＡＱ３に対する判定処理（電圧比較処理）を行う。具体的には、増幅器ＡＭ１〜ＡＭ３の各増幅器の出力信号の電圧が、判定電圧範囲内の電圧か否かを判定（比較）する。そして判定結果の信号ＤＲＳ（例えばエラー信号）を制御回路７０に出力する。この場合の判定電圧範囲は、例えば高電位側の判定電圧ＶＣＨと低電位側の判定電圧ＶＣＬにより規定される。
【０１８７】
ここで高電位側の判定電圧ＶＣＨは、例えばＡ／Ｄ変換器５０の入力電圧範囲を規定する高電位側の基準電圧ＶＲＰ以下の電圧に設定できる（ＶＣＨ≦ＶＲＰ）。低電位側の判定電圧ＶＣＬは、Ａ／Ｄ変換器５０の入力電圧範囲を規定する低電位側の基準電圧ＶＲＮ以上の電圧に設定できる（ＶＣＬ≧ＶＲＮ）。例えばＶＣＨ〜ＶＣＬの電圧範囲は、ＶＲＰ〜ＶＲＮの電圧範囲よりもマージン（例えば１０〜９０％）の分だけ狭い電圧範囲とすることができる。
【０１８８】
判定回路６０は、例えば複数の増幅器ＡＭ１〜ＡＭ３の出力信号ＡＱ１〜ＡＱ３の電圧と、高電位側、低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する複数のコンパレータを含むことができる。この場合に各コンパレータは、ヒステリシス機能を有するコンパレータであってもよい。或いは出力信号ＡＱ１〜ＡＱ３のピーク電圧を保持する回路を設け、このピーク電圧と判定電圧ＶＣＨ、ＶＣＬをコンパレータ等により比較してもよい。
【０１８９】
制御回路７０は、判定回路６０での判定結果に基づいて、増幅器ＡＭ１〜ＡＭＮの出力信号ＡＱ１〜ＡＱ３のいずれを選択するかをセレクタ２０に指示する制御を行う。例えば判定回路６０から判定結果の信号ＤＲＳを受けて、選択指示信号ＳＳＤを生成し、セレクタ２０に出力する。更に具体的には、制御回路７０は、増幅器ＡＭ１〜ＡＭ３のうちの第ｊの増幅器（例えばＡＭ３）の出力信号の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内の電圧ではないと判定された場合には、前段の第ｊ−１の増幅器（例えばＡＭ２）の出力信号を選択することを、セレクタ２０に指示する。なお、増幅器ＡＭ１〜ＡＭ３のうちの例えば第ｊの増幅器（例えばＡＭ３）の入力信号の電圧が、第ｊの増幅器のゲインに応じて設定される判定電圧範囲内（第ｊの判定電圧範囲内）の電圧ではないと判定された場合に、前段の第ｊ−１の増幅器（例えばＡＭ２）の出力信号を選択することを、セレクタ２０に指示するようにしてもよい。
【０１９０】
以上のように図１４の変形例では、例えば増幅器ＡＭ３の出力信号ＡＱ３が、ＶＣＨ〜ＶＣＬで規定される判定電圧範囲を超えると、その前段の増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択されて、Ａ／Ｄ変換器５０によりＡ／Ｄ変換される。また増幅器ＡＭ２の出力信号ＡＱ２が、ＶＣＨ〜ＶＣＬで規定される判定電圧範囲を超えると、その前段の増幅器ＡＭ１の出力信号ＡＱ１がセレクタ２０により選択されて、Ａ／Ｄ変換器５０によりＡ／Ｄ変換される。このようにすれば、振幅等が異なる様々な入力信号ＶＩが入力された場合にも、最適な電圧範囲の信号がＡ／Ｄ変換器５０に入力されるようになるため、Ａ／Ｄ変換器５０のダイナミックレンジを向上できる。
【０１９１】
即ちこの変形例では、Ａ／Ｄ変換器５０の入力電圧範囲（ＶＲＰ〜ＶＲＮ）に近い電圧範囲の出力信号がセレクタ２０により選択されて、Ａ／Ｄ変換器５０に入力されてＡ／Ｄ変換される。従って、入力信号ＶＩの振幅が図３のＡ３、Ａ４のように変動した場合にも、Ａ／Ｄ入力振幅（スイングレベル）をＡ５のようにほぼ一定にできる。従って、Ａ／Ｄ変換の分解能を一定にしたまま（例えば１０ビット）、ダイナミックレンジＤＲを高くできる。
【０１９２】
またこの変形例によれば、増幅器ＡＭ１〜ＡＭ３の出力信号ＡＱ１〜ＡＱ３のうち適正な振幅の出力信号が自動選択されてＡ／Ｄ変換器５０に入力される。従って、ユーザは、検出信号の振幅等をそれほど気にすることなく、センサを集積回路装置に接続して試すことができ、ユーザにとって使い勝手の良い集積回路装置を提供できる。またセンサの種類に応じて、新たな集積回路装置を試作する必要もないため、開発コストを低くできる。
【０１９３】
またこの変形例の自動調整手法では、自動調整のためのタイムラグ期間は、判定回路６０の判定期間やセレクタ２０の選択期間だけとなるため、信号の変化等に対して素速く対応してリアルタイムに自動調整できる。従って、音声等のＡＣ信号のように素速い自動調整が要求される信号や、ハードディスクドライブの落下検出のように検出信号をサンプリングする機会が１回しかないような信号等に、最適なダイナミックレンジの自動調整手法を提供できる。
【０１９４】
また制御回路７０は、判定回路６０での判定結果に基づいて、第２の利得条件のゲインを設定してもよい。即ち、図１２（Ｃ）の第２の利得条件のゲインを決定する際に、判定回路６０の判定結果を利用する。
【０１９５】
例えばデフォルトの第２の利得条件をＧ１＝ＧＣ１、Ｇ２＝ＧＣ２、Ｇ３＝ＧＣ３とする。一例としてはＧＣ１＝３２、ＧＣ２＝８、ＧＣ３＝４である。そして判定回路６０により、全ての信号ＡＱ１〜ＡＱ３がＶＣＨ〜ＶＣＬの判定電圧範囲内であると判定された場合には、デフォルトの第２の利得条件を採用し、例えばＧ１＝ＧＣ１＝３２、Ｇ２＝ＧＣ２＝８、Ｇ３＝ＧＣ３＝２に設定する。
【０１９６】
一方、判定回路６０により、信号ＡＱ１、ＡＱ２はＶＣＨ〜ＶＣＬの判定電圧範囲内であるが、信号ＡＱ３は判定電圧範囲外であると判定された場合には、Ｇ１、Ｇ２、Ｇ３のうちのＧ３を下げて、例えばＧ３＝１に設定する。即ちＧ１＝ＧＣ１＝３２、Ｇ２＝ＧＣ２＝８、Ｇ３＝１に設定する。
【０１９７】
また、信号ＡＱ１はＶＣＨ〜ＶＣＬの判定電圧範囲内であるが、信号ＡＱ２、ＡＱ３は判定電圧範囲外であると判定された場合には、Ｇ２、Ｇ３を下げて、例えばＧ２＝４、Ｇ３＝１に設定する。即ちＧ１＝ＧＣ１＝３２、Ｇ２＝４、Ｇ３＝１に設定する。
【０１９８】
また、信号ＡＱ１、ＡＱ２、ＡＱ３の全てがＶＣＨ〜ＶＣＬの判定電圧範囲外であると判定された場合には、Ｇ１、Ｇ２、Ｇ３を下げて、例えばＧ１＝１６、Ｇ２＝４、Ｇ３＝１に設定する。
【０１９９】
なお、このようにゲインを下げた後に、判定回路６０は、再度、信号ＡＱ１〜ＡＱ３が判定電圧範囲内に入っているか否かを判定し、判定電圧範囲外である場合には、上述の処理を再度繰り返せばよい。
【０２００】
図１５に、増幅回路１０及び判定回路６０の具体的な回路構成例を示す。増幅器ＡＭ１は増幅器ＡＭ１１とＡＭ１２により構成される。増幅器ＡＭ１１は、オペアンプＯＰ０１、ＯＰ０２と、抵抗Ｒ０１、Ｒ０２、Ｒ０３を含み、例えば抵抗Ｒ０２、Ｒ０３が可変抵抗になっている。増幅器ＡＭ１２は、オペアンプＯＰ１と、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を含み、例えば抵抗Ｒ１２、Ｒ１４が可変抵抗になっている。これらの増幅器ＡＭ１１、ＡＭ１２により、３つのオペアンプＯＰ０１、ＯＰ０２、ＯＰ１を用いた計装アンプ（instrumentation amplifier）が構成される。この計装アンプは、差動入力・シングルエンド出力の平衡入力アンプであり、同相信号除去比（CMRR）を大きくとれるという特徴がある。このような計装アンプを初段の差動増幅器に用いれば、差動の検出信号を出力するセンサとシングルエンドの検出信号を出力するセンサの両方を接続することが可能になる。例えば差動の検出信号を出力するセンサを接続する場合には、差動の検出信号を構成する第１の信号（正極側）を、信号ＶＩＰとして入力し、差動の検出信号を構成する第２の信号（負極側）を、信号ＶＩＮとして入力すればよい。またシングルエンドの検出信号を出力するセンサを接続する場合には、シングルエンドの検出信号を信号ＶＩＰとして入力し、ＶＩＮ側の端子は例えばＡＧＮＤに設定すればよい。
【０２０１】
増幅器ＡＭ２は、オペアンプＯＰ２と抵抗Ｒ２１、Ｒ２２を含む。そして例えば抵抗Ｒ２２が可変抵抗になっており、これによりＡＭ２のゲインＧ２が調整される。増幅器ＡＭ３はオペアンプＯＰ３と抵抗Ｒ３１、Ｒ３２を含む。そして例えば抵抗Ｒ３２が可変抵抗になっており、これよりＡＭ３のゲインＧ３が調整される。これらの増幅器ＡＭ２、ＡＭ３は反転増幅器となっている。
【０２０２】
具体的には、オペアンプＯＰ２は、その出力端子が反転増幅器ＡＭ２の出力ノードに接続される。第１の抵抗Ｒ２１は、オペアンプＯＰ２の反転入力端子（広義には第１の入力端子）と反転増幅器ＡＭ２の入力ノードとの間に設けられる。第２の抵抗Ｒ２２は、反転増幅器ＡＭ２の出力ノードとオペアンプＯＰ２の反転入力端子との間に設けられる。またオペアンプＯＰ２の非反転入力端子（広義には第２の入力端子）は例えばＡＧＮＤ（アナログ基準電源電圧）に接続される。なお反転増幅器ＡＭ３の構成も反転増幅器ＡＭ２の構成と同様である。
【０２０３】
このようにＡＭ２、ＡＭ３として反転増幅器を用いれば、ＡＭ２、ＡＭ３のオペアンプＯＰ２、ＯＰ３としてレール・ツー・レールのオペアンプを使用しなくても済むようになる。例えば増幅器ＡＭ２、ＡＭ３として非反転増幅器を用いると、大振幅の信号の時に信号が歪んでしまい、これを避けるためにはレール・ツー・レールのオペアンプを使用する必要がある。しかしながら、レール・ツー・レールのオペアンプは、その回路規模が大きくなると共に、オペアンプの特性を向上することが難しいという問題がある。増幅器ＡＭ２、ＡＭ３として反転増幅器を用いれば、このような問題を解消できる。
【０２０４】
また図１５では、オペアンプＯＰ１、ＯＰ２、ＯＰ３のオフセット電圧ＶＯＳ１、ＶＯＳ２、ＶＯＳ３や入力信号のＤＣオフセットの調整するためのＤ／Ａ変換器ＤＡＣ１、ＤＡＣ２、ＤＡＣ３が設けられている。
【０２０５】
また図１５では、判定回路６０として、複数のコンパレータ（比較回路）ＣＰ１、ＣＰ２、ＣＰ３が設けられている。このコンパレータＣＰ１、ＣＰ２、ＣＰ３は、増幅器ＡＭ１（ＡＭ１１、ＡＭ１２）、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の電圧と、高電位側及び低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する。そして信号ＡＱ１、ＡＱ２、ＡＱ３の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内にあるか否かを判定する。そして、判定電圧範囲内ではない場合には、判定結果を示すエラー信号ＥＲ１、ＥＲ２、ＥＲ３（信号ＤＲＳ）をアクティブにする。例えば出力信号ＡＱ１、ＡＱ２、ＡＱ３が判定電圧範囲を超えていた場合には、各々、信号ＥＲ１、ＥＲ２、ＥＲ３をアクティブにする。なおＣＰ１〜ＣＰ３の各コンパレータは、判定電圧ＶＣＨとの比較処理を行う第１のコンパレータと、判定電圧ＶＣＬとの比較処理を行う第２のコンパレータにより構成できる。
【０２０６】
またＣＰ１〜ＣＰ３の各コンパレータは、ヒステリシス機能を持つことが望ましい。例えばＡＱ１〜ＡＱ３のいずれかの信号の電圧（ピーク電圧）と、判定電圧ＶＣＨ又はＶＣＬとが近い場合には、ＥＲ１、ＥＲ２、ＥＲ３の信号がＨレベルとＬレベルを交互に繰り返す事態が発生してしまい、これは回路の誤動作を招く。この点、ＣＰ１〜ＣＰ３にヒステリシス機能（２つのしきい値電圧によるヒステリシス特性）を持たせれば、このような事態を効果的に防止できる。なおヒステリシス型のコンパレータの代わりに、出力信号ＡＱ１〜ＡＱ３のピーク電圧をホールドするピークホールド回路を設けてもよい。
【０２０７】
次に図１６〜図１９を用いて図１４、図１５の変形例の動作について説明する。図１６では増幅器ＡＭ１の出力信号ＡＱ１の電圧は、ＶＣＨ〜ＶＣＬの判定電圧範囲内になっている。従って、図１５のコンパレータＣＰ１からのエラー信号ＥＲ１はＬレベル（非アクティブ）になる。同様に図１６では、増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３の電圧も、ＶＣＨ〜ＶＣＬの判定電圧範囲内になっている。従って、コンパレータＣＰ２、ＣＰ３からのエラー信号ＥＲ２、ＥＲ３もＬレベル（非アクティブ）になる。
【０２０８】
なお、同図に示すように、高電位側の判定電圧ＶＣＨは、Ａ／Ｄ変換器５０の高電位側の基準電圧ＶＲＰ以下の電圧であり、低電位側の判定電圧ＶＣＬは低電位側の基準電圧ＶＲＮ以上の電圧になっている。このように、ＶＣＨ≦ＶＲＰ、ＶＣＬ≧ＶＲＮの設定にすれば、セレクタ出力信号ＳＬＱの電圧を、Ａ／Ｄ変換器５０のＶＲＰ〜ＶＲＮの電圧範囲内に収めることができる。またＶＣＨ＜ＶＲＰ、ＶＣＬ＞ＶＲＮの設定にすれば、検出範囲のマージンを確保できる。
【０２０９】
このように図１６では、信号ＥＲ１、ＥＲ２、ＥＲ３が全てＬレベルであるため、これを受けた制御回路７０は、増幅器ＡＭ３の出力信号ＡＱ３の選択を指示する信号ＳＳＤをセレクタ２０に出力する。するとセレクタ２０は信号ＡＱ３を選択し、この信号ＡＱ３がセレクタ出力信号ＳＬＱとしてＡ／Ｄ変換器５０に入力されてＡ／Ｄ変換される。この信号ＡＱ３は、信号ＡＱ２、ＡＱ１に比べて振幅が大きく、その高電位側、低電位側のピーク電圧がＡ／Ｄ変換器５０の基準電圧ＶＲＰ、ＶＲＮに近い。従って、Ａ／Ｄ変換器５０の入力振幅ＶＡＴを大きくでき、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを高くできる。
【０２１０】
図１７では、増幅器ＡＭ１、ＡＭ２の出力信号ＡＱ１、ＡＱ２は、ＶＣＨ〜ＶＣＬの判定電圧範囲内の信号になっている。一方、増幅器ＡＭ３の出力信号ＡＱ３は、ＶＣＨ〜ＶＣＬの判定電圧範囲外の信号になっている。従って、この場合にはコンパレータＣＰ１、ＣＰ２、ＣＰ３からのエラー信号ＥＲ１、ＥＲ２、ＥＲ３は、各々、Ｌ、Ｌ、Ｈレベルになり、増幅器ＡＭ３の飽和が検知される。すると、これを受けた制御回路７０は、増幅器ＡＭ２の出力信号ＡＱ２の選択を指示する信号ＳＳＤをセレクタ２０に出力する。するとセレクタ２０は信号ＡＱ２を選択し、この信号ＡＱ２がＡ／Ｄ変換器５０に入力されてＡ／Ｄ変換される。この信号ＡＱ２は、信号ＡＱ１に比べて振幅が大きい。従って、Ａ／Ｄ変換器５０の入力振幅を大きくでき、ダイナミックレンジを向上できる。また、出力が飽和してしまった増幅器ＡＭ３の出力信号ＡＱ３がＡ／Ｄ変換器５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。
【０２１１】
図１８では、増幅器ＡＭ１の出力信号ＡＱ１は判定電圧範囲内の信号になっているが、増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３は判定電圧範囲外の信号になっている。従って、この場合にはエラー信号ＥＲ１、ＥＲ２、ＥＲ３は、各々、Ｌ、Ｈ、Ｈレベルになり、増幅器ＡＭ２、ＡＭ３の飽和が検知される。これにより、セレクタ２０は信号ＡＱ１を選択し、この信号ＡＱ１がＡ／Ｄ変換される。従って、出力が飽和してしまった増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３がＡ／Ｄ変換器５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。
【０２１２】
図１９では、増幅器ＡＭ１、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の全てが判定電圧範囲外の信号になっている。従って、この場合にはエラー信号ＥＲ１、ＥＲ２、ＥＲ３は全てＨレベルになり、全ての増幅器ＡＭ１、ＡＭ２、ＡＭ３の飽和が検知される。従って、出力が飽和してしまった増幅器ＡＭ１、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３がＡ／Ｄ変換器５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。
【０２１３】
なお図１９の場合には、例えばソフトウェア処理等により増幅器ＡＭ１（ＡＭ１１、ＡＭ１２）のゲインを切り替える処理を行い、信号ＡＱ１が判定電圧範囲内の信号になるように調整してもよい。このようにすれば、ゲイン調整のためのタイムラグ期間が生じるため、レスポンスは遅くなってしまうが、Ａ／Ｄ変換器５０による適正なＡ／Ｄ変換を実現できる。
【０２１４】
５．２．変形例の第２の構成例
図２０に変形例の第２の構成例の要部を示す。図１４の第１の構成例では、各増幅器の出力信号の電圧が判定電圧範囲内にあるか否かを判定していた。これに対して図２０の第２の構成例では、各増幅器の入力信号の電圧がその増幅器のゲインに応じた判定電圧範囲内にあるか否かを判定する。例えば制御回路７０は、増幅器ＡＭ２（第ｊの増幅器）の入力信号ＡＱ１の電圧が、増幅器ＡＭ２のゲインＧ２に応じて設定される判定電圧範囲内の電圧ではないと判定された場合には、前段の増幅器ＡＭ１の出力信号ＡＱ１を選択することを、セレクタ２０に指示する。
【０２１５】
具体的には図２０において、コンパレータＣＰＨ２は、増幅器ＡＭ２の入力信号ＡＱ１の電圧と、高電位側の判定電圧ＶＣＨ２を比較する。コンパレータＣＰＬ２は、増幅器ＡＭ２の入力信号ＡＱ１の電圧と、低電位側の判定電圧ＶＣＬ２を比較する。
【０２１６】
ここで判定電圧ＶＣＨ２、ＶＣＬ２は、増幅器ＡＭ２のゲインＧ２に応じて設定される。例えば高電位側の判定電圧ＶＣＨ２は、増幅器ＡＭ２のゲインＧ２が大きくなるにつれて低くなり、低電位側の判定電圧ＶＣＬ２は、ゲインＧ２が大きくなるにつれて大きくなる。別の言い方をすれば、ＶＣＨ２、ＶＣＬ２で規定される判定電圧範囲は、増幅器ＡＭ２のゲインＧ２が大きくなるにつれて狭くなる。そしてコンパレータＣＰＨ２は、信号ＡＱ１の電圧が判定電圧ＶＣＨ２を上回ると、エラー信号ＥＲＨ２をアクティブにする。コンパレータＣＰＬ２は、信号ＡＱ１の電圧が判定電圧ＶＣＬ２を下回ると、エラー信号ＥＲＬ２をアクティブにする。
【０２１７】
同様に、コンパレータＣＰＨ３、ＣＰＬ３は、増幅器ＡＭ３の入力信号ＡＱ２の電圧と判定電圧ＶＣＨ３、ＶＣＬ３を比較する。ここでＶＣＨ３、ＶＣＬ３で規定される判定電圧範囲は、増幅器ＡＭ３のゲインＧ３が大きくなるにつれて狭くなる。そしてコンパレータＣＰＨ３は、信号ＡＱ２の電圧が判定電圧ＶＣＨ３を上回ると、エラー信号ＥＲＨ３をアクティブにする。コンパレータＣＰＬ３は、信号ＡＱ２の電圧が判定電圧ＶＣＬ３を下回ると、エラー信号ＥＲＬ３をアクティブにする。
【０２１８】
次に図２１を用いて第２の構成例の動作を説明する。図２１では増幅器ＡＭ２、ＡＭ３のゲインはＧ２＝Ｇ３＝２に設定されている。従って、基準電圧ＶＲＰ＝Ｖａ、ＶＲＮ＝−Ｖａとすると、判定電圧は、ＶＣＨ２＝Ｖａ／Ｇ２＝Ｖａ／２、ＶＣＬ２＝−Ｖａ／Ｇ２＝−Ｖａ／２、ＶＣＨ３＝Ｖａ／Ｇ３＝Ｖａ／２、ＶＣＬ３＝−Ｖａ／Ｇ３＝−Ｖａ／２となる。
【０２１９】
そして図２１では増幅器ＡＭ２の入力信号ＡＱ１の電圧は、ＡＭ２のゲインＧ２に応じた−Ｖａ／２〜Ｖａ／２の判定電圧範囲内であり、エラー信号ＥＲＨ２、ＥＲＬ２は共にＬレベル（非アクティブ）になる。一方、増幅器ＡＭ３の入力信号ＡＱ２の電圧は、ＡＭ３のゲインＧ３に応じた−Ｖａ／２〜Ｖａ／２の判定電圧範囲外であり、エラー信号ＥＲＨ３、ＥＲＬ３は共にＨレベル（アクティブ）になる。即ち信号ＡＱ２をゲインＧ３の増幅器ＡＭ３で増幅した信号は、ＶＲＰ〜ＶＲＮの電圧範囲外になっている。従って、この場合には信号ＡＱ２がセレクタ２０により選択されて、信号ＳＬＱとしてＡ／Ｄ変換器５０に入力され、Ａ／Ｄ変換される。これにより、出力が飽和してしまった増幅器ＡＭ３の出力信号ＡＱ３がＡ／Ｄ変換器５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。
【０２２０】
例えば増幅器ＡＭ３の飽和を、第１の構成例のようにＡＭ３の出力信号ＡＱ３で判別すると、増幅器ＡＭ３の信号遅延時間の分だけタイムラグが生じ、判定処理時間が遅れてしまう。
【０２２１】
この点、第２の構成例では、増幅器ＡＭ３の飽和をＡＭ３の入力信号ＡＱ２で判別している。従って、判定処理時間に対して増幅器ＡＭ３の信号遅延時間が影響を与えないようになるため、第１の構成例に比べてレスポンスを速くできる。これにより、音声等のＡＣ信号のように素速い自動調整が要求される信号や、サンプリングする機会が１回しかない信号などに好適な集積回路装置を提供できる。
【０２２２】
５．３  変形例の第３の構成例
次に図２２（Ａ）〜図２４を用いて変形例の第３の構成例について説明する。この第３の構成例では、Ａ／Ｄ変換器５０の後段側に設けられる制御回路７０（デジタル処理部）が、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱに基づいて演算処理を行う。具体的には、増幅器ＡＭ１、ＡＭ２、ＡＭ３の出力信号（入力信号）のいずれをセレクタ２０が選択したかに応じて、異なる演算処理を行う。例えば増幅器ＡＭ１の出力信号ＡＱ１が選択された場合と、増幅器ＡＭ２の出力信号ＡＱ２が選択された場合とで、デジタルデータＡＤＱに対して異なるデジタル演算処理を行う。
【０２２３】
例えば図２２（Ａ）では、増幅器ＡＭ１〜ＡＭ３のうち増幅器ＡＭ３（第ｊ−１の増幅器）の出力信号ＡＱ３がセレクタ２０により選択されている。この場合には制御回路７０は、増幅器ＡＭ１からＡＭ３（第１の増幅器から前記第ｊ−１の増幅器）までのトータル・ゲインＧＴＬの逆数１／ＧＴＬに対応する乗算係数を、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱに乗算する演算処理（例えばビットシフト処理）を行う。具体的には、増幅器ＡＭ１、ＡＭ２、ＡＭ３のゲインをＧ１、Ｇ２、Ｇ３とすると、トータル・ゲインはＧＴＬ＝Ｇ１×Ｇ２×Ｇ３となり、制御回路７０は、ＧＴＬの逆数である乗算係数１／ＧＴＬ＝１／（Ｇ１×Ｇ２×Ｇ３）を乗算する処理を行う。なお初段の増幅器ＡＭ１のゲインをＧ１＝１と見なして、乗算係数を設定してもよい。
【０２２４】
図２２（Ｂ）では、増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択されている。この場合には制御回路７０は、増幅器ＡＭ１からＡＭ２までのトータル・ゲインＧＴＬの逆数１／ＧＴＬに対応する乗算係数を、デジタルデータＡＤＱに乗算する演算処理を行う。具体的には、トータル・ゲインはＧＴＬ＝Ｇ１×Ｇ２となり、制御回路７０は、ＧＴＬの逆数である乗算係数１／ＧＴＬ＝１／（Ｇ１×Ｇ２）を乗算する処理を行う。
【０２２５】
図２２（Ｃ）では、増幅器ＡＭ１の出力信号ＡＱ１がセレクタ２０により選択されている。この場合には、トータル・ゲインはＧＴＬ＝Ｇ１となり、増幅器ＡＭ１のゲインをＧ１＝１と見なすと、乗算係数は１／ＧＴＬ＝１になるため、制御回路７０は乗算処理（ビットシフト処理）を行わないことになる。
【０２２６】
次に図２３（Ａ）〜図２４を用いて制御回路７０の演算処理の具体例を説明する。図２３（Ａ）では、Ａ／Ｄ変換器５０の分解能は例えば１０ビット（広義にはｎビット。ｎは２以上の整数）になっている。この場合に制御回路７０は、Ａ／Ｄ変換器５０からの１０ビット（ｎビット）のデジタルデータＡＤＱに基づいて演算処理を行い、例えば１６ビット（広義にはｍビット。ｍはｍ＞ｎとなる整数）のデジタルデータＤＱを出力する。即ち１０ビットから１６ビットへのビット拡張を行う。
【０２２７】
例えば図３で説明したようにゲイン調整やオフセット調整を行うことでＡ／Ｄ入力振幅（スイングレベル）を一定にして、Ａ／Ｄ変換のダイナミックレンジを向上する手法では、入力信号に応じてゲイン調整量やオフセット調整量が変化する。従って、Ａ／Ｄ変換後のデジタルデータＡＤＱにより表される電圧レベルも、ゲイン調整量やオフセット調整量に応じて変動してしまい、このデジタルデータをそのまま後段のシステム側に送るのは望ましくない。
【０２２８】
この点、本実施形態のようなビット拡張を行って、１０ビットのデジタルデータＡＤＱを１６ビットのデジタルデータＤＱに変換すれば、ゲイン調整等を行った場合にも、正しいＡ／Ｄ変換の電圧レベルを表すデジタルデータＤＱをシステム側に送ることが可能になる。
【０２２９】
具体的には図２３（Ａ）において、Ａ／Ｄ変換後のデジタルデータＡＤＱは、ｎ＝１０ビットのデータとなっている。そしてａ０〜ａ８のビットが、絶対値（電圧レベルの絶対値）を表すビット列になっており、ａｓのビットが、符号を表す符号ビットになっている。また増幅器ＡＭ２、ＡＭ３のゲインＧ２、Ｇ３は、２のべき乗に設定されおり、具体的にはＧ２＝２３、Ｇ３＝２２に設定されている。
【０２３０】
そして図２２（Ａ）のように増幅器ＡＭ３の出力信号ＡＱ３がセレクタ２０により選択された場合には、エラー信号ＥＲ１、ＥＲ２、ＥＲ３は共にＬレベルになり、トータル・ゲインはＧＴＬ＝Ｇ２×Ｇ３＝２３×２２＝２５になる（Ｇ１＝１とする）。この場合には図２３（Ａ）に示すように制御回路７０は、トータル・ゲインＧＴＬ＝２５の逆数に応じた乗算係数の乗算処理として、５ビットのビットシフト処理を行う。つまり、ゲインＧ２＝２３の増幅器ＡＭ２とゲインＧ３＝２２の増幅器ＡＭ３により２２×２３＝２５倍にゲイン調整された信号の電圧レベルを、１／２５倍にして元の電圧レベルに戻すビットシフト処理を行う。
【０２３１】
また図２２（Ｂ）のように増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択された場合には、エラー信号ＥＲ１、ＥＲ２がＬレベルになり、エラー信号ＥＲ３がＨレベルになり、トータル・ゲインはＧＴＬ＝Ｇ３＝２３になる。この場合には図２３（Ｂ）に示すように制御回路７０は、ＧＴＬ＝２３の逆数に応じた乗算係数の乗算処理として、３ビットのビットシフト処理を行う。つまり、ゲインＧ２＝２３の増幅器ＡＭ２により２３倍にゲイン調整された信号の電圧レベルを、１／２３倍にして元の電圧レベルに戻すビットシフト処理を行う。
【０２３２】
また図２２（Ｃ）のように信号ＡＱ３がセレクタ２０により選択された場合には、エラー信号ＥＲ１がＬレベルになり、エラー信号ＥＲ２、ＥＲ３がＨレベルになり、トータル・ゲインはＧＴＬ＝２０＝１になる。この場合には図２４に示すように制御回路７０は、ビットシフト処理を行わない。
【０２３３】
以上のように制御回路７０は、ｍビット（例えば１６ビット）のデジタルデータＤＱのうちの少なくとも絶対値を表すビット列ａ０〜ａ８を、増幅器ＡＭ１〜ＡＭ３の出力信号のいずれをセレクタ２０が選択したかに応じて決まるビット数（例えば５ビット）だけ、ビットシフトする処理を行う。
【０２３４】
このようなビットシフト処理を行えば、デジタルデータＤＱにより表される電圧レベルが、ゲイン調整量（２５）に依存しないようになり、このデジタルデータＤＱを受け取った後段のシステム側が、ゲイン調整について意識しなくても済むようになる。また、２５倍のゲイン調整を行うことで、図３のＡ３のように入力信号の振幅が小さい場合にも、Ａ５に示すように大きな振幅の信号をＡ／Ｄ変換器５０に入力できるため、図４のＢ２に示すようなダイナミックレンジの向上を実現できる。
【０２３５】
また増幅器ＡＭ２、ＡＭ３は、図１５で説明したように反転増幅器により構成される。このようにＡＭ２、ＡＭ３として反転増幅器を用いれば、レール・ツー・レールのオペアンプを用いなくても済むようになるため、回路の小規模化やオペアンプの特性の向上を図れる。しかしながら、この場合に、何ら工夫を施さなければ、どの出力信号をセレクタ２０が選択したかに応じて、符号付きの１６ビットのデジタルデータＤＱの符号が変化してしまう。
【０２３６】
そこで制御回路７０は、増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３のいずれをセレクタ２０が選択したかに応じて、m＝１６ビットのデジタルデータのうちの符号ビットａｓを設定する処理（反転・非反転処理）を行う。
【０２３７】
例えば図２２（Ａ）のように増幅器ＡＭ３の出力信号ＡＱ３がセレクタ２０により選択された場合には、セレクタ出力信号ＳＬＱは、２つの反転増幅器ＡＭ２、ＡＭ３を通過した信号になっている。従って、この場合には図２３（Ａ）に示すように、符号ビットａｓを非反転にする。
【０２３８】
また図２２（Ｂ）のように増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択された場合には、セレクタ出力信号ＳＬＱは、１つの反転増幅器ＡＭ２を通過した信号になっている。従って、この場合には図２３（Ｂ）に示すように、符号ビットａｓを反転する処理を行う。
【０２３９】
また図２２（Ｃ）のように増幅器ＡＭ１の出力信号ＡＱ１がセレクタ２０により選択された場合には、セレクタ出力信号ＳＬＱは、反転増幅器ＡＭ２、ＡＭ３を通過しない。従ってこの場合には図２４に示すように、符号ビットａｓは非反転にする。
【０２４０】
以上のようにすれば、セレクタ２０が信号ＡＱ１、ＡＱ２、ＡＱ３のうちのいずれを選択したとしても、それに応じて適正な符号ビットａｓが設定されるため、矛盾の無い符号ビット付きの１６ビットのデジタルデータＤＱをシステム側に送ることが可能になる。
【０２４１】
なお制御回路７０で行われる演算処理は、以上に説明したビットシフト処理や符号設定処理に限定されず、システム側にゲイン調整やオフセット調整を意識させないために必要な様々な処理を想定できる。
【０２４２】
６．電子機器
次に本実施形態の電子機器について図２５（Ａ）〜図２５（Ｃ）を用いて説明する。なお本実施形態の電子機器は図２５（Ａ）〜図２５（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０２４３】
図２５（Ａ）は本実施形態の電子機器の第１の構成例である。この第１の構成例の電子機器は、センサデバイス５００と、アナログフロントエンド（ＡＦＥ）である本実施形態の集積回路装置５１０を含む。図２５（Ａ）の電子機器では、センサデバイス５００（物理量トランスデューサ）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。このセンサデバイス５００はセンサ５０２と検出回路５０４を含む。なお検出回路５０４を含まない構成としてもよい。
【０２４４】
集積回路装置５１０は、センサデバイス５００からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、後段のシステム（システム基板、ＣＰＵ等のシステムデバイス）側に出力する。
【０２４５】
図２５（Ａ）の第１の構成例によれば、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどを内蔵した様々な電子機器を実現できる。
【０２４６】
図２５（Ｂ）は本実施形態の電子機器の第２の構成例である。この第２の構成では、図２５（Ａ）の第１の構成例に対して更に通信回路（無線回路）５２０とアンテナ５２２の構成要素が追加されている。通信回路５２０は、集積回路装置５１０からのデジタルデータに対して変調処理などを行い、アンテナ５２２を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５２２を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサデバイス５００の制御等を行ってもよい。
【０２４７】
図２５（Ｂ）の第２の構成例によれば、図２５（Ａ）の第１の構成例で実現できる電子機器に加えて、例えば無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられるＩＣタグ（ＲＦタグ）などの電子機器を実現できる。
【０２４８】
図２５（Ｃ）は本実施形態の電子機器の第３の構成例である。図２５（Ｃ）の電子機器は、図２５（Ａ）の第１の構成例に対して更に処理部５３０、インターフェース（Ｉ／Ｆ）５３２の構成要素が追加されている。処理部５３０は、集積回路装置５１０からのデジタルデータを受け、各種の処理を行う。Ｉ／Ｆ５３２は、例えばＵＳＢ、ＩＥＥＥ１３９４等の規格に準拠したデータ転送を、ＰＣ（パーソナルコンピュータ）等の外部機器との間で行う。
【０２４９】
図２５（Ｃ）の第３の構成例によれば、図２５（Ａ）、図２５（Ｂ）の第１、第２の構成例で実現できる電子機器に加えて、例えばセンサデバイス５００の開発・試作等に使用される評価装置（評価ボード）などの電子機器を実現できる。
【０２５０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１〜第Ｎの増幅器、第１〜第ＮのＤ／Ａ変換器等）と共に記載された用語（ＡＭ１〜ＡＭ３、ＤＡＣ１〜ＤＡＣ３等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０２５１】
【図１】本実施形態の集積回路装置の構成例。
【図２】図２（Ａ）〜図２（Ｃ）は増幅器、Ｄ／Ａ変換器の接続構成例。
【図３】Ａ／Ｄ変換のダイナミックレンジを向上する手法の説明図。
【図４】ダイナミックレンジと分解能の関係を示す図。
【図５】図５（Ａ）〜図５（Ｄ）は多段アンプ・多段ＤＡＣの構成の優位点についての説明図。
【図６】図６（Ａ）〜図６（Ｃ）は多段アンプ・多段ＤＡＣの構成の優位点についての説明図。
【図７】図７（Ａ）、図７（Ｂ）はＤ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図８】Ｄ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図９】Ｄ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図１０】図１０（Ａ）〜図１０（Ｃ）は本実施形態のアンプ・オフセットキャリブレーションの説明図。
【図１１】図１１（Ａ）、図１１（Ｂ）は本実施形態のアンプ・オフセットキャリブレーションの説明図。
【図１２】図１２（Ａ）〜図１２（Ｃ）は本実施形態の信号オフセットキャリブレーションの説明図。
【図１３】本実施形態の信号オフセットキャリブレーションの説明図。
【図１４】本実施形態の変形例の第１の構成例。
【図１５】増幅回路、判定回路の具体的な回路構成例。
【図１６】変形例の第１の構成例の動作説明図。
【図１７】変形例の第１の構成例の動作説明図。
【図１８】変形例の第１の構成例の動作説明図。
【図１９】変形例の第１の構成例の動作説明図。
【図２０】変形例の第２の構成例。
【図２１】変形例の第２の構成例の動作説明図。
【図２２】図２２（Ａ）〜図２２（Ｃ）は変形例の第３の構成例の動作説明図。
【図２３】図２３（Ａ）、図２３（Ｂ）は制御回路が行うデジタル処理の説明図。
【図２４】制御回路が行うデジタル処理の説明図。
【図２５】図２５（Ａ）〜図２５（Ｃ）は本実施形態の電子機器の構成例。
【符号の説明】
【０２５２】
ＡＭ１１、ＡＭ１２、ＡＭ１〜ＡＭ３  増幅器、ＤＡＣ１〜ＤＡＣ３  Ｄ／Ａ変換器、
ＲＡ１〜ＲＡ３  オフセット調整レジスタ、ＲＧ１〜ＲＧ３  ゲイン調整レジスタ、
ＲＶ１〜ＲＶ３  オフセット値レジスタ、ＣＰ１〜ＣＰ３  コンパレータ、
ＯＰ０１、ＯＰ０２、ＯＰ１、ＯＰ２、ＯＰ３  オペアンプ、
Ｒ０１〜Ｒ０３、Ｒ１１〜Ｒ１４、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２  抵抗、
１０  増幅回路、２０  セレクタ、３８  フィルタ、５０  Ａ／Ｄ変換器、
６０  判定回路、７０  制御回路、１００  デジタルフィルタ、
５００  センサデバイス、５０２  センサ、５０４  検出回路、５１０  集積回路装置、５２０  通信回路、５２２  アンテナ、５３０  処理部、５３２  Ｉ／Ｆ
【図１】
0004492712.tif 000002
【図２】
0004492712.tif 000003
【図３】
0004492712.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004492712.tif 000008
【図８】
0004492712.tif 000009
【図９】
0004492712.tif 000010
【図１０】
0004492712.tif 000011
【図１１】
0004492712.tif 000012
【図１２】
0004492712.tif 000013
【図１３】
0004492712.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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