(57)【特許請求の範囲】
【請求項１】
第１ＴＦＴ領域と第２ＴＦＴ領域とを有する基板を提供する段階と、
前記基板上にゲート電極を形成する段階と、
前記ゲート電極を含んだ基板全面上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の所定領域上にマスクを利用して半導体層を形成する段階と、
前記ゲート電極を利用して前記マスクを背面露光する段階と、
前記背面露光されたマスクを利用して前記第１及び第２ＴＦＴ領域の半導体層にｎ型不純物イオンを注入してチャネル領域及びソース／ドレイン領域を形成する段階と、
前記背面露光されたマスクの両側面を灰化する段階と、
前記灰化されたマスクを利用して、前記第１及び第２ＴＦＴ領域の半導体層に低濃度不純物イオンを注入してＬＤＤ領域を形成する段階と、
前記第２ＴＦＴ領域の半導体層のｎ型不純物イオンが注入された領域及びＬＤＤ領域にｎ型不純物イオンの濃度より高い濃度のｐ型不純物イオンを注入してソース／ドレイン領域を形成する段階と、を含むことを特徴とするＣＭＯＳ薄膜トランジスタの製造方法。
【請求項２】
前記ゲート電極物質はタングステンモリブデン（ＭｏＷ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）及びアルミニウム（Ａｌ）で構成された群から選択されるいずれか一つで形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記灰化は前記背面露光されたマスクの臨界寸法の損失が０．３ないし１μｍになるように遂行することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項４】
前記ｎ型不純物イオンは燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）で構成された群から選択されるいずれか一つであることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項５】
前記ｐ型不純物イオンはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成された群から選択されるいずれか一つであることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項６】
マトリックス状に配置された複数の信号線の交差により単位画素領域が定義される有機電界発光表示装置の製造方法において、
第１及び第２ＴＦＴ領域、画素領域及び配線領域を有する基板を提供する段階と、
前記第１及び第２ＴＦＴ領域の基板上にゲート電極を形成すると同時に前記配線領域上に信号線を形成する段階と、
前記ゲート電極及び前記信号線を含んだ基板全面上にゲート絶縁膜を形成する段階と、
前記第１ＴＦＴ領域のゲート絶縁膜上にＬＤＤ領域、チャネル領域及びｎ型不純物イオンが注入されたソース／ドレイン領域を有する半導体層を形成する段階と、
前記第２ＴＦＴ領域のゲート絶縁膜上にチャネル領域及びｐ型不純物イオンが注入されたソース／ドレイン領域を有する半導体層を形成する段階と、
前記半導体層を含んだ基板結果物上に絶縁膜を形成する段階と、
前記絶縁膜内に前記ソース／ドレイン領域及び前記信号線の一部を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを介して前記画素領域上に前記第２ＴＦＴ領域のソース／ドレイン領域の一端と連結される第１電極を形成すると同時に、前記第２ＴＦＴ領域のソース／ドレイン領域の他端と前記第１ＴＦＴ領域のソース／ドレイン領域の一端と連結される第１ソース／ドレイン電極及び前記複数の信号線のうちいずれか一つと前記第１ＴＦＴ領域のソース／ドレイン領域の他端と連結される第２ソース／ドレイン電極を形成する段階と、を含むことを特徴とする有機電界発光表示装置の製造方法。
【請求項７】
前記ゲート電極物質はタングステンモリブデン（ＭｏＷ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）及びアルミニウム（Ａｌ）で構成された群から選択されるいずれか一つで形成されることを特徴とする請求項６に記載の有機電界発光表示装置の製造方法。
【請求項８】
前記信号線は前記ゲート電極物質と同じ物質で形成されることを特徴とする請求項６に記載の有機電界発光表示装置の製造方法。
【請求項９】
前記第１ＴＦＴ領域のソース／ドレイン領域は前記ゲート電極を利用して背面露光されたマスクを用いてｎ型不純物イオンを注入して形成されたことを特徴とする請求項６に記載の有機電界発光表示装置の製造方法。
【請求項１０】
前記第１ＴＦＴ領域のＬＤＤ領域は前記背面露光されたマスクの両側面を灰化して形成されたマスクを用いて低濃度不純物イオンを注入して形成されたことを特徴とする請求項９に記載の有機電界発光表示装置の製造方法。
【請求項１１】
前記灰化は前記背面露光されたマスクの臨界寸法の損失が０．３ないし１μｍになるように遂行することを特徴とする請求項１０に記載の有機電界発光表示装置の製造方法。
【請求項１２】
前記ｎ型不純物イオンは燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）で構成された群から選択されるいずれか一つであることを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記ｐ型不純物イオンはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成された群から選択されるいずれか一つであることを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記ｐ型不純物イオンのドーズは前記ｎ型不純物イオンのドーズより高いことを特徴とする請求項６に記載の有機電界発光表示装置の製造方法。
【請求項１５】
前記第１電極及び第１及び第２ソース／ドレイン電極は反射膜と透明導電膜を含んで形成することを特徴とする請求項６に記載の有機電界発光表示装置の製造方法。
【請求項１６】
前記反射膜は銀または銀合金で形成することを特徴とする請求項１５に記載の有機電界発光表示装置の製造方法。
【請求項１７】
前記反射膜と透明導電膜は乾式エッチングまたは湿式エッチングを利用して一括エッチングして形成することを特徴とする請求項１５に記載の有機電界発光表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ及びそれを利用した有機電界発光表示装置の製造方法に係り、さらに詳細にはＣＭＯＳ薄膜トランジスタの製造時工程短縮及び工程費用を減少させることができる薄膜トランジスタ及びそれを利用した有機電界発光表示装置の製造方法に関する。
【背景技術】
【０００２】
平板表示素子のうちで有機電界発光表示装置は自発光であり、視野角が広くて、応答速度が速くて、薄い厚さと低い製作費用及び高いコントラスト等の特性を示すことによって今後次世代平板表示素子で注目されている。
【０００３】
一般的に有機電界発光表示装置はマトリックス状に配置されたＮ×Ｍ個の画素を駆動する方式によってパッシブマトリックス方式とアクティブマトリックス方式に分けられる。
【０００４】
前記アクティブマトリックス方式において単位画素領域には発光領域を定義する画素電極と前記画素電極に電流または電圧を印加するための単位画素駆動回路が位置する。前記単位画素駆動回路は少なくとも一つの薄膜トランジスタを具備し、これによって有機電界発光表示装置の画素数と関係なく一定な電流を供給することによって安定的な輝度を示すことができ、また電力消耗が少なく、高解像度及び大型ディスプレーへの適用に有利であるという長所を持っている。
【０００５】
一方、ＣＭＯＳ薄膜トランジスタはＰＭＯＳ及びＮＭＯＳ薄膜トランジスタを具備している素子であって、ＮＭＯＳやＰＭＯＳだけでは具現しにくい多様な回路及びシステムを具現することができる長所がある。しかし、前記ＣＭＯＳ薄膜トランジスタはＮＭＯＳ薄膜トランジスタの漏れ電流減少と微細化によるホットキャリア効果等の信頼性問題解決のためにＬＤＤ領域を形成しなければならない。
【０００６】
図１Ａないし図１Ｄは従来技術によるボトムゲート型ＣＭＯＳ薄膜トランジスタの製造方法を工程段階別に示した断面図である。
【０００７】
図１Ａを参照すると、第１ＴＦＴ領域ａ、第２ＴＦＴ領域ｂ、画素領域ｃ及び配線領域ｄを有する基板１００の第１、２ＴＦＴ領域ａ、ｂの所定領域上に第１マスク（図示せず）を利用してゲート電極１１０を形成する。
【０００８】
次に、前記ゲート電極１１０を含んだ基板全面上にゲート絶縁膜１２０を形成して、前記ゲート絶縁膜１２０上の所定領域に第２マスク（図示せず）を利用して半導体層１３０Ａ、１３０Ｂを形成する。
【０００９】
前記半導体層１３０Ａ、１３０Ｂ上に前記ゲート電極１１０と対応する第３マスク１３５を形成した次に、これを利用して前記第１及び２ＴＦＴ領域の半導体層１３０Ａ、１３０Ｂに低濃度不純物イオンを注入する。これによって、低濃度不純物イオンが注入された領域１３０ａ、１３０ｃ、１３０ｆ、１３０ｈ及びチャネル領域１３０ｂ、１３０ｇを有する半導体層１３０Ａ、１３０Ｂが形成される。
【００１０】
図１Ｂを参照すると、前記第１ＴＦＴ領域ａの半導体層１３０Ａ上に前記チャネル領域１３０ｂより幅が広い第４マスク１４０ａを形成すると共に、前記第２ＴＦＴ領域ｂの半導体層１３０Ｂを全て覆う第４マスク１４０ｂを形成する。
【００１１】
次に、前記基板結果物全体に第４マスク１４０ａ、１４０ｂを利用して高農度のｎ型不純物イオンを注入して第１ＴＦＴ領域上にソース／ドレイン領域１３０ｄ、１３０ｅを形成する。
【００１２】
これによって、前記第１ＴＦＴ領域ａにはソース／ドレイン領域１３０ｄ、１３０ｅ、ＬＤＤ領域１３０ａ、１３０ｃ及びチャネル領域１３０ｂを含むボトムゲート型ＮＭＯＳトランジスタが形成される。
【００１３】
図１Ｃを参照すると、前記第１ＴＦＴ領域ａ上の半導体層１３０Ａを全て覆う第５マスク１４５ａを形成すると共に、前記第２ＴＦＴ領域ｂ上に前記チャネル領域１３０ｂに対応する第５マスク１４５ｂを形成する。
【００１４】
その次に、前記基板結果物全体に第５マスク１４５ａ、１４５ｂを利用して高農度のｐ型不純物を注入して第２ＴＦＴ領域上にソース／ドレイン領域１３０ｆ’、１３０ｈ’を形成する。これによって、前記第２ＴＦＴ領域ｂにはソース／ドレイン領域１３０ｆ’、１３０ｈ’及びチャネル領域１３０ｇを含むボトムゲート型ＰＭＯＳトランジスタが形成される。
【００１５】
前記のような工程により、ＬＤＤ領域を有するＮＭＯＳトランジスタとＰＭＯＳトランジスタを有したＣＭＯＳ薄膜トランジスタが形成される。
【００１６】
図１Ｄを参照すると、第６マスクを利用して前記半導体層１３０Ａ、１３０Ｂのソース／ドレイン領域１３０ｄ、１３０ｅ、１３０ｆ’、１３０ｈ’と接するソース／ドレイン電極１５０ａ、１５０ｂ、１５０ｃ、１５０ｄを形成すると同時に、配線領域ｄのゲート絶縁膜１２０上に共通電源ライン１５０ｅを形成する。
【００１７】
前記ソース／ドレイン電極１５０ａ、１５０ｂ、１５０ｃ、１５０ｄは配線抵抗を低めるために低抵抗物質で形成されていて、ＭｏＷまたはＴｉ及びＡｌまたはＡｌ合金で構成された多重膜で形成される。前記多重膜は主にＭｏＷ／Ａｌ／ＭｏＷ、ＭｏＷ／Ａｌ―Ｎｄ／ＭｏＷ、Ｔｉ／Ａｌ―Ｎｄ／ＴｉまたはＴｉ／Ａｌ／Ｔｉ等の三重膜構造で形成されて、ＭｏＷ／Ａｌ／ＭｏＷ構造が最も多く使われる。
【００１８】
続いて、前記ソース／ドレイン電極１５０ａ、１５０ｂ、１５０ｃ、１５０ｄ及び前記共通電源ライン１５０ｅを含む基板全面上に絶縁膜１６０を形成する。前記絶縁膜は前記ソース／ドレイン電極１５０ａ、１５０ｂ、１５０ｃ、１５０ｄと後に形成される第１電極を絶縁させるためのものであって、保護膜または平坦化膜の用途で使われることができる。
【００１９】
前記絶縁膜１６０内に第７マスク（図示せず）を利用して前記ソース／ドレイン電極１５０ｄの一部を露出させるビアホール１６５を形成する。
【００２０】
その次に、前記絶縁膜１６０上に第１電極物質で反射膜と透明導電膜を積層した次に、第８及び第９マスク（図示せず）を利用して前記ビアホール１６５を介して露出した前記ソース／ドレイン電極１５０ｄと連結される第１電極１７０を形成する。
【００２１】
続いて、前記第１電極１７０を含む基板全面上に第１０マスク（図示せず）を利用して前記第１電極１７０の一部を露出させる開口部１８５を有する画素定義膜１８０を形成する。
【００２２】
前記開口部１８５内に有機発光層１９０を形成して、前記有機発光層１９０上に第２電極１９５を形成する。
【００２３】
次に、前記基板結果物を上部基板と封止することによって、有機電界発光表示装置の製造を完成する。
【００２４】
前記のようにＣＭＯＳ薄膜トランジスタを有する有機電界発光表示装置を具現するためには一つの基板上にＰＭＯＳ薄膜トランジスタとＮＭＯＳ薄膜トランジスタを形成しなければならないので、比較的多くの工程段階と１０枚のマスクを必要とする。
【００２５】
特に、前記ＣＭＯＳ薄膜トランジスタのうちＮＭＯＳ薄膜トランジスタは漏れ電流減少と微細化によるホットキャリア効果等の信頼性問題解決のためにＬＤＤ領域を形成しなければならないのに、これは工程を複雑にして工程タクトタイムが長くなって工程に必要なマスクの数が増加することによって材料費及び製造費用が上昇する問題点がある。
【特許文献１】特開２００４−１４６２２号公報
【特許文献２】韓国特許出願公報２００３−９２８７３号
【発明の開示】
【発明が解決しようとする課題】
【００２６】
したがって、本発明は前記のような問題点を解決するために案出したものであって工程短縮及び工程費用を減少させることができるＣＭＯＳ薄膜トランジスタ及びそれを利用した有機電界発光表示装置の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２７】
前記のような目的を達成するために、本発明は、第１ＴＦＴ領域と第２ＴＦＴ領域とを有する基板を提供する段階と、前記基板上にゲート電極を形成する段階と、前記ゲート電極を含んだ基板全面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の所定領域上にマスクを利用して半導体層を形成する段階と、前記ゲート電極を利用して前記マスクを背面露光する段階と、前記背面露光されたマスクを利用して前記第１及び第２ＴＦＴ領域の半導体層にｎ型不純物イオンを注入してチャネル領域及びソース／ドレイン領域を形成する段階と、前記背面露光されたマスクの両側面を灰化する段階と、前記灰化されたマスクを利用して、前記第１及び第２ＴＦＴ領域の半導体層に低濃度不純物イオンを注入してＬＤＤ領域を形成する段階と、前記第２ＴＦＴ領域の半導体層にｐ型不純物イオンを注入してソース／ドレイン領域を形成する段階と、を含むことを特徴とするＣＭＯＳ薄膜トランジスタの製造方法を提供する。
【００２８】
また、本発明は、マトリックス状に配置された複数の信号線の交差により単位画素領域が定義される有機電界発光表示装置の製造方法において、第１及び第２ＴＦＴ領域、画素領域及び配線領域を有する基板を提供する段階と、前記第１及び第２ＴＦＴ領域の基板上にゲート電極を形成すると同時に前記配線領域上に信号線を形成する段階と、前記ゲート電極及び前記信号線を含んだ基板全面上にゲート絶縁膜を形成する段階と、前記第１ＴＦＴ領域のゲート絶縁膜上にＬＤＤ領域、チャネル領域及びｎ型不純物イオンが注入されたソース／ドレイン領域を有する半導体層を形成する段階と、前記第２ＴＦＴ領域のゲート絶縁膜上にチャネル領域及びｐ型不純物イオンが注入されたソース／ドレイン領域を有する半導体層を形成する段階と、前記半導体層を含んだ基板結果物上に絶縁膜を形成する段階と、前記絶縁膜内に前記ソース／ドレイン領域及び前記信号線の一部を露出させるコンタクトホールを形成する段階と、前記コンタクトホールを介して前記画素領域上に前記第２ＴＦＴ領域のソース／ドレイン領域の一端と連結される第１電極を形成すると同時に、前記第２ＴＦＴ領域のソース／ドレイン領域の他端と前記第１ＴＦＴ領域のソース／ドレイン領域の一端と連結される第１ソース／ドレイン電極及び前記第１ＴＦＴ領域のソース／ドレイン領域の他端と前記信号線のうちいずれか一つに連結される第２ソース／ドレイン電極を形成する段階と、を含むことを特徴とする有機電界発光表示装置の製造方法を提供することをまた他の目的にする。
【発明の効果】
【００２９】
上述したように、本発明はＣＭＯＳトランジスタ及びこれを利用した有機電界発光表示装置を製造することにおいて工程を単純化してマスクの数を低減して工程時間短縮による収率向上及び製造費用減少の効果がある。
【発明を実施するための最良の形態】
【００３０】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
【００３１】
図２Ａないし図２Ｃは本発明によるＣＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【００３２】
図２Ａを参照すると、第１ＴＦＴ領域ａ、第２ＴＦＴ領域ｂを有する基板２００を提供する。その次に、前記第１、２ＴＦＴ領域ａ、ｂの所定領域上に第１マスク（図示せず）を利用してゲート電極２１０を形成する。
【００３３】
前記基板２００はガラス、プラスチックまたは石英等のような透明基板であり、前記ゲート電極２１０はタングステンモリブデン（ＭｏＷ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）及びアルミニウム（Ａｌ）のうちいずれか一つを用いてスパッタリング法や真空蒸着法で形成する。
【００３４】
続いて、前記ゲート電極２１０を含んだ基板全面上にゲート絶縁膜２２０を形成する。
【００３５】
前記ゲート絶縁膜２２０はシリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成することができ、プラズマ化学気相蒸着法（ＰＥＣＶＤ；Ｐｌａｓｍａ―Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または低圧化学気相蒸着法（ＬＰＣＶＤ；Ｌｏｗ―ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）等を利用して形成する。
【００３６】
次に、前記第１、２ＴＦＴ領域ａ、ｂのゲート絶縁膜２２０上に第２マスク（図示せず）を利用して半導体層２４０Ａ、２４０Ｂを形成する。
【００３７】
前記半導体層２４０Ａ、２４０Ｂは非晶質シリコンまたは多結晶シリコンで形成して、望ましくは多結晶シリコンで形成する。
【００３８】
その次に、前記第２マスク（図示せず）を背面露光して前記ゲート電極２１０に対応する第２ａマスク２５０を形成する。
【００３９】
ここで、前記第２マスク（図示せず）は感光性物質からなり、前記感光性物質は粘度を調節する溶媒、ＵＶと反応を起こす光活性化合物（Ｐｈｏｔｏ  Ａｃｔｉｖｅ  Ｃｏｍｐｏｕｎｄ）及び化学的結合物質であるポリマー樹脂等の成分で構成されており、前記感光性物質がポジ型の場合、光に露出した部分は現像液に溶けることができる物質に変化してエッチングされる。
【００４０】
したがって、前記第２マスク（図示せず）に背面露光を遂行すれば、前記基板２００下面から入射する光を透過させることができる、すなわち、ゲート電極２１０に対応しない半導体層２４０Ａ、２４０Ｂ領域の第２マスク部分は現像液に溶けることができる物質に変化してエッチングされる反面、ゲート電極２１０に対応する部分は光を透過させることができないので前記ゲート電極２１０と同じ第２ａマスク２５０が形成される。前記背面露光を実施することによって追加のマスクを使わなくて第２ａマスクを形成することができるようになるので、１枚のマスクを低減することができる。
【００４１】
続いて、前記半導体層２４０Ａ、２４０Ｂに前記第２ａマスクを利用してｎ型不純物イオンを注入してソース／ドレイン領域２４０ａ、２４０ｃ、２４０ｆ、２４０ｈ及びチャネル領域２４０ｂ、２４０ｇを形成する。
【００４２】
前記ｎ型不純物は燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）で構成された群から選択することができる。
【００４３】
図２Ｂを参照すると、前記第２ａマスク２５０の両側面に灰化（アッシング）を遂行して前記チャネル領域２４０ｂ、２４０ｇより狭い長さの第２ｂマスク２５０’を形成する。
【００４４】
一般的に灰化は写真工程後に使われたフォトレジスト（Ｐｈｏｔｏ  Ｒｅｓｉｓｔ、ＰＲ）を除去する技術であって、大きくは酸素プラズマを利用した方法とオゾンを利用した乾式灰化（ドライアッシング）と加熱した硫酸と過酸化水素の混合液等を用いる湿式灰化（ウェットアッシング）があり、本発明による灰化は乾式灰化または湿式灰化すべて可能である。
【００４５】
前記灰化は前記マスクの臨界寸法（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ；ＣＤ）の損失が０．３μｍ以下の場合にはＬＤＤ領域があまり小さく形成されて薄膜特性向上が低下する場合があって、１μｍ以上である場合にはチャネルの長さが短くなって電子―正孔の流れが円滑でなくなるので、前記灰化はＣＤ損失が０．３ないし１μｍになるように遂行する。
【００４６】
ここで、前記第２ａマスクに灰化を遂行して第２ｂマスク２５０’を形成することによって、１枚のマスクが低減される。
【００４７】
その次に、前記第２ｂマスク２５０’を利用して低濃度の不純物イオンを注入して前記ソース／ドレイン領域２４０ａ、２４０ｃ、２４０ｉ、２４０ｊとチャネル領域２４０ｂ、２４０ｇ間に介在するＬＤＤ領域２４０ｄ、２４０ｅ、２４０ｉ、２４０ｊを形成する。
【００４８】
前記ＬＤＤ領域２４０ｄ、２４０ｅ、２４０ｉ、２４０ｊは第２ｂマスク２５０’を利用して形成したので０．３ないし１μｍの長さに形成される。
【００４９】
前記ＬＤＤ領域２４０ｄ、２４０ｅ、２４０ｉ、２４０ｊは薄膜トランジスタの特性を向上させるためのものであって通常的にｎ型不純物イオン、主にＰＨ３を用いており、前記ＬＤＤ領域に注入される不純物イオンはｎ型不純物に比べて低濃度であるため、高農度のｎ型不純物が注入されていた半導体層２４０Ａ、２４０Ｂのソース／ドレイン領域２４０ａ、２４０ｃ、２４０ｆ、２４０ｈはほとんど影響を受けない。
【００５０】
これによって、第１及び第２ＴＦＴ領域上にソース／ドレイン領域２４０ａ、２４０ｃ、２４０ｆ、２４０ｈ、チャネル領域２４０ｂ、２４０ｇ及びＬＤＤ領域２４０ｄ、２４０ｅ、２４０ｉ、２４０ｊを含むボトムゲート型ＮＭＯＳトランジスタが形成される。
【００５１】
図２Ｃを参照すると、第１ＴＦＴ領域上に第１ＴＦＴ領域を全て覆う第３ａマスク２６０ａを形成すると共に、第２ＴＦＴ領域のチャネル領域上に第３ｂマスク２６０ｂを形成する。
【００５２】
その次に、前記第３ａ及び第３ｂマスクを利用して前記第２ＴＦＴ領域ｂの半導体層２４０Ｂにｐ型不純物イオンを注入する。
【００５３】
すなわち、ｎ型不純物イオンが注入された前記ソース／ドレイン領域及び前記ＬＤＤ領域にｎ型不純物イオンの濃度より高い濃度のｐ型不純物イオンを注入してソース／ドレイン領域２４０ｋ、２４０ｌを形成することによって、第２ＴＦＴ領域上にＰＭＯＳトランジスタが形成される。
【００５４】
これによって、３枚のマスクを用いてＬＤＤ領域を有するＮＭＯＳとＰＭＯＳを同時に有するＣＭＯＳ薄膜トランジスタの製造を完成する。
【００５５】
次に、前記のＣＭＯＳ薄膜トランジスタを利用した有機電界発光表示素子の製造方法に対して説明する。
【００５６】
図３Ａないし図３Ｆは本発明によるＣＭＯＳトランジスタを利用した有機電界発光表示装置の製造方法を説明するための工程別断面図である。
【００５７】
図３Ａを参照すると、第１ＴＦＴ領域ａ、第２ＴＦＴ領域ｂ、開口領域ｃ、配線領域ｄを有する基板３００を提供する。その次に、前記第１、２ＴＦＴ領域ａ、ｂ及び配線領域ｄ上に第１マスク（図示せず）を利用してゲート電極３１０を形成すると同時に前記配線領域ｄ上に共通電源ライン３１５及びデータライン（図示せず）、スキャンラインパターン（図示せず）を形成する。
【００５８】
前記ゲート電極３１０及び前記共通電源ライン３１５等はタングステンモリブデン（ＭｏＷ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）及びアルミニウム（Ａｌ）のうちいずれか一つを用いてスパッタリング法や真空蒸着法で形成する。
【００５９】
続いて、前記ゲート電極３１０及び共通電源ライン３１５等を含んだ基板全面上にゲート絶縁膜３２０を形成する。
【００６０】
次に、前記第１、２ＴＦＴ領域ａ、ｂのゲート絶縁膜３２０上に第２マスク（図示せず）を利用して半導体層３４０Ａ、３４０Ｂを形成した次に、前記第２マスク（図示せず）を背面露光して前記ゲート電極３１０に対応する第２ａマスク３５０を形成する。
【００６１】
ここで、前記背面露光を実施することによって追加のマスクを使わなくて第２ａマスクを形成することができるようになるので、１枚のマスクを低減することができる。
【００６２】
続いて、前記半導体層３４０Ａ、３４０Ｂに前記第２ａマスクを利用してｎ型不純物イオンを注入してソース／ドレイン領域３４０ａ、３４０ｃ、３４０ｆ、３４０ｈ及びチャネル領域３４０ｂ、３４０ｇを形成する。
【００６３】
図３Ｂを参照すると、前記第２ａマスク３５０の両側面に灰化（アッシング）を遂行して前記チャネル領域３４０ｂ、３４０ｇより狭い長さの第２ｂマスク３５０’を形成する。
【００６４】
ここで、前記第２ａマスクに灰化を遂行して第２ｂマスク３５０’を形成することによって、１枚のマスクが低減される。
【００６５】
その次に、前記第２ｂマスク３５０’を利用して低濃度の不純物イオンを注入して前記ソース／ドレイン領域３４０ａ、３４０ｃ、３４０ｉ、３４０ｊとチャネル領域３４０ｂ、３４０ｇ間に介在するＬＤＤ領域３４０ｄ、３４０ｅ、３４０ｉ、３４０ｊを形成する。
【００６６】
これによって、第１及び第２ＴＦＴ領域上にソース／ドレイン領域３４０ａ、３４０ｃ、３４０ｆ、３４０ｈ、チャネル領域３４０ｂ、３４０ｇ及びＬＤＤ領域３４０ｄ、３４０ｅ、３４０ｉ、３４０ｊを含むボトムゲート型ＮＭＯＳトランジスタが形成される。
【００６７】
図３Ｃを参照すると、第１ＴＦＴ領域上に第１ＴＦＴ領域を全て覆う第３ａマスク３６０ａを形成すると共に、第２ＴＦＴ領域のチャネル領域上に第３ｂマスク３６０ｂを形成する。
【００６８】
その次に、前記第３ａ及び第３ｂマスクを利用して前記第２ＴＦＴ領域ｂの半導体層３４０Ｂにｐ型不純物イオンを注入する。
【００６９】
すなわち、ｎ型不純物イオンが注入された前記ソース／ドレイン領域及び前記ＬＤＤ領域にｎ型不純物イオンの濃度より高い濃度のｐ型不純物イオンを注入してソース／ドレイン領域３４０ｋ、３４０ｌを形成することによって、第２ＴＦＴ領域上にＰＭＯＳトランジスタが形成される。
【００７０】
図３Ｄを参照すると、前記半導体層３４０Ａ、３４０Ｂを含んだ基板結果物上に絶縁膜３７０を形成する。
【００７１】
前記絶縁膜３７０はパッシベーション膜であることがあり、前記パッシベーション膜は上部の汚染からＣＭＯＳ薄膜トランジスタを保護するために形成され、シリコン窒化膜、シリコン酸化膜またはこれらの二重層等のような無機絶縁膜で形成する。
【００７２】
また、前記絶縁膜３７０は平坦化膜であることができる。前記平坦化膜３７０は下部の段差を補完するためのものであって、通常的に有機系物質でベンゾシクロブテン（Ｂｅｎｚｏ  Ｃｙｃｌｏ  Ｂｕｔｅｎｅ；ＢＣＢ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ；ＰＩ）、ポリアミド（ｐｏｌｙ  ａｍａｉｄｅ；ＰＡ）、アクリル樹脂及びフェノール樹脂で構成された群から選択して形成する。
【００７３】
続いて、第４マスク（図示せず）を利用して前記絶縁膜３７０をエッチングして前記共通電源ライン３１５及びソース／ドレイン領域３４０ａ、３４０ｃ、３４０ｋ、３４０ｌの一部を露出させるコンタクトホール３７５を形成する。
【００７４】
図３Ｅを参照すると、前記基板結果物全面上に第１電極物質を積層して第５マスク（図示せず）を利用してこれをパターニングすることによって第１電極３９０ａを形成すると同時に第１及び第２ソース／ドレイン電極３９０ｂ、３９０ｃを形成する。
【００７５】
前記第１電極は前記画素領域ｃの絶縁膜３７０上に位置して、前記第２ＴＦＴ領域ｂに延長されて前記コンタクトホール３７５を介して前記ソース／ドレイン領域の一端３４０ｌに接するように形成される。
【００７６】
前記第１ソース／ドレイン電極３９０ｂは前記絶縁膜３７０上に位置して、前記コンタクトホール３７５を介して第２ＴＦＴ領域ｂのソース／ドレイン領域の他端３４０ｋに接し、前記第１ＴＦＴ領域ａに延長されて前記コンタクトホール３７５を介して前記ソース／ドレイン領域の一端３４０ｃに接するように形成される。
【００７７】
前記第２ソース／ドレイン電極３９０ｃは前記絶縁膜３７０上に位置して、前記コンタクトホール３７５を介して第１ＴＦＴ領域ａのソース／ドレイン領域の他端３４０ａに接し、前記配線領域ｄに延長されて前記コンタクトホール３７５を介して前記共通電源ライン３１５と接するように形成される。
【００７８】
前記第１電極３９０ａ及び第１及び第２ソース／ドレイン電極３９０ｂ、３９０ｃは反射膜を含む透明導電膜で構成される。
【００７９】
前記透明導電膜はＩＴＯまたはＩＺＯのような物質のうちで選択して形成し、前記反射膜はアルミニウム、アルミニウム合金、銀または銀合金等のような高反射率の特性を有する金属のうちで選択して形成することができる。望ましくは、前記反射膜は銀または銀合金を用いて形成する。
【００８０】
ここで、前記反射膜を反射率が高い銀または銀合金で形成することによって第１電極の反射効率を高めることができる。
【００８１】
また、前記反射膜を銀または銀合金で用いる場合、反射膜と透明導電膜の一括エッチングが可能になるので従来に比べて１個のマスクを低減することができる。
【００８２】
図３Ｆを参照すると、前記第１電極３９０ａ及び第１及び第２ソース／ドレイン電極３９０ｂ、３９０ｃを含んだ基板結果物上に第６マスク（図示せず）を利用して第１電極３９０ａの表面一部を露出させる開口部４０５を含む画素定義膜（ＰＤＬ；Ｐｉｘｌｅ  Ｄｅｆｉｎｅ  Ｌａｙｅｒ）４００を形成する。
【００８３】
続いて、前記開口部４０５により露出した第１電極３９０ａ上に最小限の有機発光層を含む有機膜層４１０及び第２電極４２０を形成する。
【００８４】
前記有機発光層としては低分子物質または高分子物質すべて可能であり、前記低分子物質はアルミニウム・キノリノール錯体（Ａｌｑ３）、アントラセン（Ａｎｔｈｒａｃｅｎｅ）、シクロペンタジエン（Ｃｙｃｌｏ  ｐｅｎｔａｄｉｅｎｅ）、ＺｎＰＢＯ、Ｂａｌｑ及びＤＰＶＢｉで構成された群から選択することができ、前記高分子物質はポリチオフェン（ＰＴ；ｐｏｌｙｔｈｉｏｐｈｅｎｅ）、ポリ（ｐ―フェニレンビニレン）（ＰＰＶ；ｐｏｌｙ（ｐ―ｐｈｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ））、ポリフェニレン（ＰＰＰ；ｐｏｌｙｐｈｅｎｙｌｅｎｅ）及びそれらの誘導体で構成された群から選択することができる。
【００８５】
前記有機膜層は有機発光層（ＥＭＬ）以外に前記電子注入層（ＥＩＬ）、電子輸送層（ＥＴＬ）、有機発光層（ＥＭＬ）、正孔輸送層（ＨＴＬ）及び正孔注入層（ＨＩＬ）の順序で構成された層のうち一つ以上の層をさらに含むことができる。
【００８６】
前記第２電極はＭｇ、Ｃａ、Ａｌ、Ａｇ及びこれらの合金で構成された群から選択された１種の物質で薄い厚さの透過電極で形成し、真空蒸着法を遂行して形成する。
【００８７】
続いて、前記基板結果物を上部基板と封止することによって、有機電界発光表示装置の製造を完成する。
【００８８】
上述したように、本発明による有機電界発光表示装置の製造方法は半導体層を形成する時に用いていたマスクを背面露光及び灰化して追加のマスクの使用なしにＣＭＯＳ薄膜トランジスタを形成することによって、２枚のマスクを低減することができる。
【００８９】
また、本発明は第１電極物質で抵抗率が低い銀または銀合金及び透明導電膜を用いて第１電極及び第１及び第２ソース／ドレイン電極を同時に形成することによって、１枚のマスクを低減することができる。
【００９０】
そして、前記銀または銀合金と前記透明導電膜の一括エッチングが可能になるので、さらに１枚のマスクを低減することができる。
【００９１】
したがって、本発明は従来の工程を単純化させて収率を向上させることができ、従来の工程より４枚のマスクを低減させた低マスク工程によって製造費用を減少させることができる。
【００９２】
前記では本発明の望ましい実施形態を参照しながら説明したが、該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解することができることである。
【図面の簡単な説明】
【００９３】
【図１Ａ】従来技術による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図１Ｂ】従来技術による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図１Ｃ】従来技術による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図１Ｄ】従来技術による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図２Ａ】本発明による薄膜トランジスタの製造方法を説明するための工程別断面図。
【図２Ｂ】本発明による薄膜トランジスタの製造方法を説明するための工程別断面図。
【図２Ｃ】本発明による薄膜トランジスタの製造方法を説明するための工程別断面図。
【図３Ａ】本発明による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図３Ｂ】本発明による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図３Ｃ】本発明による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図３Ｄ】本発明による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図３Ｅ】本発明による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【図３Ｆ】本発明による有機電界発光表示装置の製造方法を説明するための工程別断面図。
【符号の説明】
【００９４】
２００  基板
２１０  ゲート電極
２２０  ゲート絶縁膜
２４０ａ、２４０ｃ、２４０ｆ、２４０ｈ、２４０ｋ、２４０ｌ  ソース／ドレイン領域
２４０ｂ、２４０ｇ  チャネル領域
２４０ｄ、２４０ｅ、２４０ｉ、２４０ｊ  ＬＤＤ領域
２４０Ａ  半導体層
２４０Ｂ  半導体層
２５０、２５０’、２６０ａ、２６０ｂ  マスク
ａ  第１ＴＦＴ領域
ｂ  第２ＴＦＴ領域
【図１Ａ】
0004490395.tif 000002
【図１Ｂ】
0004490395.tif 000003
【図１Ｃ】
0004490395.tif 000004
【図１Ｄ】
0004490395.tif 000005
【図２Ａ】
0004490395.tif 000006
【図２Ｂ】
0004490395.tif 000007
【図２Ｃ】
0004490395.tif 000008
【図３Ａ】
0004490395.tif 000009
【図３Ｂ】
0004490395.tif 000010
【図３Ｃ】
0004490395.tif 000011
【図３Ｄ】
0004490395.tif 000012
【図３Ｅ】
0004490395.tif 000013
【図３Ｆ】
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