(57)【特許請求の範囲】
【請求項１】
第１の通信システムのタイミングと第２の通信システムのタイミングとの間で同期を実現するための方法において、
ａ）前記第１の通信システムによって決定される周期的なタイミングで第１のカウンタ値を規則的に更新するステップと、
ｂ）前記第２の通信システムによって決定される周期的なタイミングで第２のカウンタ値を規則的に更新するステップと、
ｃ）第１の時刻に現在の第１のカウンタ値を記憶するステップと、
ｄ）その後の第２の時刻にステップｃ）で記憶した前記カウンタ値を読込むステップと、
ｅ）前記第１の通信システムの前記タイミングに関してそのタイミングを知るために、ステップｄ）で読込まれた前記カウンタ値を利用して、前記第２の通信システム内で動作ステップを実行するステップと、を有することを特徴とする方法。
【請求項２】
ステップｃ）の一部として、現在の第１のカウンタ値と第２のカウンタ値とを記憶するステップを有することを特徴とする請求項１に記載の方法。
【請求項３】
現在の第１のカウンタ値と第２のカウンタ値とを記憶するステップが共通のトリガ信号に対する応答として行われることを特徴とする請求項２に記載の方法。
【請求項４】
ｃ’）第３の時刻に現在の第２のカウンタ値を記憶するステップと、
ｄ’）その後の第４の時刻にステップｃ’）で記憶された前記カウンタ値を読み込むステップと、
ｅ’）前記第２の通信システムのタイミングに関してそのタイミングを知るために、ステップｄ’）で読み込まれた前記カウンタ値を利用して、前記第１の通信システム内で動作ステップを実行するステップと、をさらに有することを特徴とする請求項１に記載の方法。
【請求項５】
前記第３の時刻が前記第１の時刻と同じであることを特徴とする請求項４に記載の方法。
【請求項６】
ｃ”）前記第１の時刻に続く複数の時刻に、現在の第１のカウンタ値を記憶するステップと、
ｄ”）ステップｃ”）で記憶された前記カウンタ値を読み込むステップと、
ｅ”）ステップｅ）で、ステップｄ”）で読込まれた前記カウンタ値をさらに利用して、前記第１の通信システムのタイミングに関してそのタイミングを知るために、前記第２の通信システム内で動作ステップを実行するステップと、をさらに有することを特徴とする請求項１に記載の方法。
【請求項７】
第１の通信システムのタイミングと第２の通信システムのタイミングとの間の同期を実現するための回路構成において、
第１のカウンタと第２のカウンタと、
第１のトリガ信号の受信と一致して前記第１のカウンタ値を記憶するために、前記第１のトリガ信号に応答する第１のスナップショット記憶手段と、
前記第１のカウンタの記憶された値を読込み、かつ前記第１の通信システムのタイミングに関してそのタイミングを知るために、前記第２の通信システム内で動作ステップを実行するよう構成されたプロセッサと、を有することを特徴とする回路構成。
【請求項８】
第２のトリガ信号の受信と一致する前記第２のカウンタの値を記憶するために、前記第２のトリガ信号に応答する第２のスナップショット記憶手段をさらに有することを特徴とする請求項７に記載の回路構成。
【請求項９】
前記第２のスナップショット記憶手段は、前記第１のスナップショット記憶手段と同じトリガ信号に応答することを特徴とする請求項８に記載の回路構成。
【請求項１０】
前記プロセッサは、合成された前記第１及び前記第２のトリガ信号を発信するように構成されることを特徴とする請求項９に記載の回路構成。
【請求項１１】
前記第２のカウンタのある所定の状態に対する応答として前記第１のトリガ信号を生成させるための手段と、前記第１のカウンタのある所定の状態への応答として前記第２のトリガ信号を発生させるための手段とを有することを特徴とする請求項８に記載の回路構成。
【請求項１２】
前記第１のスナップショット記憶手段が前記第１のカウンタの複数の値を記憶するように構成されていることを特徴とする請求項７に記載の回路構成。
【請求項１３】
前記プロセッサの外側に前記第１のトリガ信号を生成させるためのトリガ信号発生器を有することを特徴とする請求項７に記載の回路構成。
【請求項１４】
第１の無線送受信機、第２の無線送受信機及び各無線送受信機の範囲内にフレーム・タイム・カウンタ入力クロック生成手段とを有し、第１の通信システムと第２の通信システムとの通信するための無線通信装置において、
前記第１の無線送受信機で生成されたフレーム・タイム・カウンタ入力クロックに応答する第１のカウンタと、
前記第２の無線送受信機で生成されたフレーム・タイム・カウンタ入力クロックに応答する第２のカウンタと、
第１のトリガ信号の受信と一致して前記第１のカウンタ値を記憶するために、前記第１のトリガ信号に応答する第１のスナップショット記憶手段と、
前記第１のカウンタの記憶された値を読込み、かつ前記第１の通信システムのタイミングに関してそのタイミングを知るために、前記第２の通信システム内で動作ステップを実行するよう構成されたプロセッサと、を有することを特徴とする無線通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に通信装置の動作と通信システムのタイムベースとの間の関係を決定するタイミング構成に関する。特に本発明は、単一の通信装置が少なくとも別個のタイムベースを有する２つの通信システムで動作できるような状況におけるタイミング構成に関する。デジタルセルラ無線ネットワークは、例示の通信システムとして扱われる。
【０００２】
【従来の技術】
フレームに関する定義については変動があるものの、何らかの形式のフレーム期間というコンセプトが大多数の通信システムのほとんどのタイミング構成の基礎を成している。一般にフレームとは、別個に処理可能な１つの情報である。フレーム期間とは一定の長さからなる時間期間であり、単一のフレームを処理するために利用可能な時間を表す。例えば周知のＧＳＭシステム（移動通信用広域システム）では、論理フレームと伝送フレームというコンセプトが定められている。論理フレームとは２０ｍｓの音声期間を表す情報であり、伝送フレームとは約４．６１５ｍｓの循環的に繰り返される時間間隔であり、基地局と移動端末装置の無線伝送と受信とを決定する時間間隔である。様々な通信システム間での同期を考えるとき、伝送フレームのタイミング及び相互構成は大きな重要性を持つ。
【０００３】
図１は、デジタルセルラ無線ネットワークの移動端末において伝送フレームの同期を保つための周知の構成を例示するものである。移動端末の無線送受信装置１０１は、電圧制御発振器（ＶＣＯ）１０２と自動周波数制御ユニット（ＡＦＣユニット）１０３とを有する。このＡＦＣユニット１０３は、移動端末装置が交信する基地局（図示せず）が決定するある一定の値にＶＣＯの振幅周波数を正確に保持する装置である。微分ブロック１０４はＶＣＯの周波数をフレーム・タイム・カウンタ入力クロック（略してＦＴＣ入力）として知られる適切な低周波数に変換する。この微分ブロックは単一機能ブロックであってもよいし、あるいは分布周波数分割ユニット及び／又は乗算ユニットからなるものであってもよい。ＦＴＣ入力周波数は一般にシンボル周波数またはチップ（ｃｈｉｐ）周波数と非常に密接に関連する。例えばＦＴＣ入力周波数は、シンボル周波数またはチップ周波数の４〜８倍などとすることができる。このＦＴＣ入力はフレーム・タイム・カウンタ（ＦＴＣ）１０５に対して行われるが、このカウンタはＦＴＣ入力の各期間当たり１だけ増分する値を持つカウンタにすぎない。
【０００４】
フレーム期間の長さは、フレーム長レジスタ（ＦＬＲ）１０６に記憶されている。また、ＦＴＣの一部として、あるいはＦＴＣと密接に関連して比較手段１０７が設けられ、ＦＬＲに記憶されているフレーム長に対してＦＴＣの値との比較が行われる。ＦＴＣが記憶されているフレーム長に対応する値に達する度に、ＦＴＣはリセットされ、フレーム・カウンタ（ＦＣ）１０８の値は１だけ増分する。ＦＣの目的は、現在のフレームの独自の識別番号を追跡することである。ＦＣには各フレームの完全な番号または短縮番号のいずれかを含むことができる。後者の短縮番号の場合、現在のフレームの完全な識別番号に対してＦＣ中の現在の短縮値をマップすることはタイミング構成の他の部分の役割となる。
【０００５】
割込みの必要を表すＦＴＣ値を記憶するために割込みタイミング・レジスタ（ＩＴＲ）１０９が設けられる。また複数のＩＴＲが存在してもよい。対応する比較手段１１０がＦＴＣの値がＩＴＲ（の１つ）に記憶されている値と等しいことを検出する度に、プロセッサ１１１に対して割込みが発生する。プロセッサの動作は、プロセッサが実行しているソフトウェア１１２によって決定される。すなわち、このソフトウェアの機能の１つは、割込みを検出し識別して、ある割込みと関連する何らかのアクションを行うことである。またプロセッサからＦＣ１０８への接続も存在する。
【０００６】
図１のシステムは、１つの通信システムのフレーム同期を実現するために適用可能なものにすぎない。現在、デジタルセルラ無線ネットワークの移動端末はマルチモード・オペレーションへ向かって進化しつつある。この進化は単一の端末が、共通のタイムベースなしで少なくとも２つの異なる通信システムと選択的に通信することが可能になることを意味する。１つのシステムから別のシステムへのハンドオーバは可能な限りシームレスであるべきであり、端末が１つのシステムと交信を行っている間、もう一方のシステムで、同期信号の強さの測定やその他のオペレーションを行うことが可能となるべきである。したがって、少なくとも２つの通信システムに関連する正確な同期情報を同時に提供するフレーム同期システムに対する需要が存在する。
【０００７】
図２は図１のシステムに対する変更例を示す図であり、この変更例によって複モード（ｄｏｕｂｌｅ−ｍｏｄｅ）フレーム同期が可能になる。ある送受信装置１０１’中の単一のＶＣＯ１０２’をタイミング信号源として使用すると仮定する。２つの微分演算ブロック１０４’、２つのＦＴＣ１０５’、２つのＦＬＲ１０６’、２つのＦＣ１０８’、２つのＩＴＲ１０９’及び２つの比較手段１０７’、１１０’が並列に設けられている。第１の通信システム要件に従う第１のソフトウェア２０１と、第２の通信システム要件に従う第２のソフトウェア２０２とがプロセッサ１１１によって実行される。このプロセッサは２つのフレームの同期回路構成から割込みを受信し、割込み時間の間“ソフト”比較を行ってフレームタイミングの相互関係が決定される。並列同期回路構成と割込みラインとをこのプロセッサに追加することによって、マルチモード端末に対して上記アイデアを一般化することが可能となる。
【０００８】
図２のシステムの欠点は、このシステムがソフトウェアの実行と割込み信号とに依存していることである。たとえリアルタイムで動作しているシステムを用いても、同期構成中へ誤差が入り込むことになるので、正確に同じ時定数で２つの異なる割込みに対してプロセッサを反応させることは難しい。たとえすべての割込みに対してプロセッサが即座に反応したとしても割込み発生時にプロセッサの外側で様々な遅延が生じる可能性があり、実際のケースでは、外側の遅延によって内部の割込み検出と応答不確定要素とが加わり、タイミング誤差が生じる予測不能な原因となる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、高い精度を有するマルチモードフレーム同期を実現するための同期方法と構成とを提供することである。本発明の更なる目的は、適度に低い回路の複雑さと電流消費量とを備えた上記のような同期方法と構成とを提供することである。本発明の追加の目的は、集積回路の形で容易に製造可能な形の同期構成の提供である。
【００１０】
本発明の目的は、あるフレーム・タイミング・カウンタとフレーム・カウンタの各値のスナップショット（ｓｎａｐｓｈｏｔ）を、既知の時刻にレジスタ中へラッチすることによって達成される。
【００１１】
【課題を解決するための手段】
本発明に従った回路構成は、
第１のカウンタと第２のカウンタと、
第１のトリガ信号の受信と一致して前記第１のカウンタ値を記憶するために、前記第１のトリガ信号に応答する第１のスナップショット記憶手段と、
第１の通信システムのタイミングに関してそのタイミングを知るために、前記第１のカウンタの記憶された値を読込み、かつ動作ステップのタイミングをとるためのプロセッサとを有することを特徴とする。
【００１２】
また本発明は、
ａ）第１の通信システムによって決定される周期的なタイミングで第１のカウンタ値を規則的に更新するステップと、
ｂ）第２の通信システムによって決定される周期的なタイミングで第２のカウンタ値を規則的に更新するステップと、
ｃ）第１の時刻に現在の第１のカウンタ値を記憶するステップと、
ｄ）その後の第２の時刻にステップｃ）で記憶したカウンタ値を読込むステップと、
ｅ）第１の通信システムのタイミングに関してそのタイミングを知るために、ステップｄ）で読込まれたカウンタ値を利用して、第２の通信システム内で動作ステップを実行するステップとを有することを特徴とする方法に対して適用される。
【００１３】
さらに本発明は第１の通信システムと第２の通信システムと通信するための無線通信装置に適用される。この無線通信装置は、
第１の無線送受信機で生成されたフレーム・タイム・カウンタ入力クロックに応答する第１のカウンタと、
第２の無線送受信機で生成されたフレーム・タイム・カウンタ入力クロックに応答する第２のカウンタと、
第１のトリガ信号の受信と一致して前記第１のカウンタ値を記憶するために、前記第１のトリガ信号に応答する第１のスナップショット記憶手段と、
第１の通信システムのタイミングに関したそのタイミングを知るために、前記第１のカウンタの記憶された値を読込み、かつ動作ステップのタイミングをとるためのプロセッサとを有することを特徴とする。
【００１４】
本発明によれば、第１の通信システムのフレーム・タイミングを追跡するための第１のフレーム同期構成と、第２の通信システムのフレーム・タイミングを追跡するための第２のフレーム同期構成とが提供される。所定の時刻に少なくとも１つのフレーム同期構成の状態を記述する正確な値を、一時的に記憶するためのスナップショット記憶手段が提供される。このスナップショット記憶手段はあるトリガ信号に応答し、前記所定の時刻がトリガ信号の発信に対応するようになっている。
【００１５】
トリガ信号の発生するためのいくつかの選択肢が利用可能である。第１の選択肢によれば、各フレーム同期構成のためのスナップショット記憶手段が存在し、このスナップショット記憶手段のある既存内容が対応する時刻をプロセッサが自動的に知ることができるように、プロセッサがトリガ信号を直接発信するというものである。すべてのスナップショット記憶手段に対して同時にトリガ信号を送る少なくとも１つのトリガ・ラインが存在する。第１の選択肢の簡易バージョンでは、スナップショット記憶手段を備えていない１つのフレーム同期構成があり、既存のスナップショット記憶手段に対するトリガ・コマンド（ｔｒｉｇｇｅｒｃｏｍｍａｎｄｓ）を発信する際に、プロセッサはそのフレーム同期構成からのフレーム同期情報に依存することになる。
【００１６】
第２の選択肢によれば、第１のフレーム同期構成は、第１のフレーム同期構成中のフレーム・タイミングに対する関係が判っている時刻に、第２のフレーム同期構成のスナップショット記憶手段に対してトリガ信号を発信する。トリガ信号の相互交換によって第２の選択肢の中へ冗長性を導入して、第１のフレーム同期構成が第２のフレーム同期構成のスナップショット記憶手段をトリガするようにしてもよい。この逆もまた同様である。
【００１７】
第３の選択肢によれば、同時にまたは既知のスケジュールに従い、すべてのスナップショット記憶手段に対してトリガ信号を発信する別個のトリガ信号発生装置が存在する。
【００１８】
【発明の実施の態様】
本発明の特徴と考えられる新しい特徴が請求に特に記載されている。しかし、以下の添付図面と関連して読むとき、本発明の追加の目的及び利点と共に、本発明の構成および動作方法の双方に関して、特定の実施例について述べる以下の説明によって本発明自体を最も良く理解できるであろう。
【００１９】
図１と２は従来技術の説明の中ですでに扱ったので、本発明についての以下の解説は図３〜図１４に焦点を合わせることにする。図面の同じ部分には同じ参照符号を付する。
【００２０】
図３には、第１のフレーム同期構成３０１と第２のフレーム同期構成３０２とが図示されている。以下の説明では、“フレーム同期構成”というコンセプトは、ある通信システムの現在のフレーム・タイミングに関するアップ・ツー・デイト（ｕｐ−ｔｏ−ｄａｔｅ）情報を保持することが可能なシステム一般を指すものである。図１と２で説明した従来技術による構成と比較した場合、このようなフレーム同期構成はＦＴＣ、ＦＬＲ、ＦＣブロックとそれらの相互接続からなる。入力として、フレーム同期構成はクロック信号を受信することができ、出力として現在のフレーム番号とそのフレーム内での位置とを所定の時刻に提供することが可能である。
【００２１】
図３で、各フレーム同期構成はスナップショット記憶３０３と３０４とに接続している。スナップショット記憶はある一定のトリガ信号に応答するラッチ・メモリ・ブロックである。トリガ信号発生時に、スナップショット記憶はその入力における現在の状態を記憶する。残りの時間の間にスナップショット記憶の内容が読込まれれば、最新の記憶された入力状態を得ることができる。図３のフレーム同期構成と、それに対応するスナップショット記憶とは、スナップショット記憶に対するトリガ信号の各々の発生時に、フレーム同期構成が出力したフレーム・タイミング情報を記憶するように構成される。
【００２２】
さらに図３に提供されているプロセッサ３０５は、各スナップショット記憶３０３と３０４とに接続されている。一方、この接続によって、プロセッサはスナップショット記憶の内容を任意の所定時刻に読み込むことが可能になり、また一方でプロセッサはスナップショット記憶のトリガ入力とも接続して、トリガ信号を発信することができるようになっている。両方のスナップショット記憶と接続した単一のトリガ・ライン３０６があり、トリガ信号が両方のスナップショット記憶に同時に達することが保証されている。
【００２３】
図３の構成は、以下の記述に添って動作する。各フレーム同期構成はそれ自身の通信システムに関する現在のフレーム・タイミング情報を保持する。プロセッサが実行するソフトウェアが決定する所定の時刻に、両方のスナップショット記憶へトリガ信号が与えられる。その結果、２つのスナップショット記憶は両方のフレーム同期構成から得たフレーム・タイミング情報のコピーを記憶する。その後ある一定時刻に、プロセッサによってスナップショット記憶の内容が読み込まれ、相互に比較される。このようにしてプロセッサは、異なる通信システムの相互のタイミング関係を得る。一例として、プロセッサは、ある時刻が、第１の通信システムの中のフレームｆ１のシンボルｓ１と、第２の通信システム中のフレームｆ２のシンボルｓ２とに対応することを認識することができる。さらに後のある一定時刻に、プロセッサはトリガ・ステップと読込みステップとを繰り返して、第１の通信システムのフレームｆ１’のシンボルｓ１’と第２の通信システムのフレームｆ２’のシンボルｓ２’とが今度は同時に発生したことを知ることができる。システム内フレーム同期が実際に達成されるので、いくつかの測定を行うことによって、また、共存タイミング情報の検出されたトレンドを外挿することによって、プロセッサはどのフレーム中のどのシンボルが近い将来同時に発生するかをすぐに予測することができる。
【００２４】
このフレーム・タイミング情報は、当然のことであるが、シンボルから完全に独立させることができる。フレーム長は、何らかの任意の計算上のユニットで決定することができる。この場合、前述の説明中の“シンボル”という語は単に“計算上のユニット”とういう表現によって置き換えてもよい。２つの通信システムのフレーム・タイミング情報間に一定のリニアな関係が存在する場合、２回のトリガと読み込みラウンドとを用いてある所望の共存（ｃｏ−ｏｃｃｕｒｒｅｎｃｅ）（例えばフレーム境界の同時発生）の予測を簡単に行うことができる。各通信システムと関連する２つのラウンド間で渡される計算上のユニットの数が検知され、それらの商が予測係数として使用される。この予測係数によって、第２のシステムと関連する計算上のユニットを示す所定の数に対応する、第１のシステムと関連する計算上のユニットがいくつあるかが教えられる。しかし、実際の状況では、フレーム・タイミング情報間の関係にはランダムな変動が生じるので、絶えず更新を行う予測アルゴリズムと関連する規則的なトリガと読み込みラウンドによって最良の結果が得られることになる。このようなアルゴリズムは予測統計の分野で公知である。
【００２５】
図３の構成は、より多くのフレーム同期構成とそれに対応するスナップショット記憶を既存のフレーム同期構成と並列に追加し、かつすべてのスナップショット記憶のトリガ入力信号を共通トリガ・ライン３０６と接続することによって、マルチモード通信装置に容易に一般化することができる。
【００２６】
図４は、図３のシステムをわずかに修正したバージョンを例示する図である。この図では、プロセッサ３０５は、スナップショット記憶とつながる別個のトリガ・ライン３０７と３０８を有している。このアプローチは、プロセッサが異なるシステムに対してトリガ時刻を別個に決定することができるという理由でより多目的なものであるが、正確に判明しているスケジュールに従って、プロセッサから２つの独立の出力ラインの動作タイミングをとることは困難であるという理由で、図３のシステムに本質的に存在する精度のいくぶんかが犠牲にならざるを得ない。図４のシステムの動作はいくつかの選択パターンの中の１つに従うことができる。例えば、プロセッサは、両方のスナップショット記憶を時々トリガし、その結果生じる観察に基づいて予測を行うことができる。或いはこのプロセッサは、第１の通信システムのいくつかの既知のタイミング局面に応じて作動し、第１の通信システムと関連するある重要なイベント発生時にもう一方の通信システムのスナップショット記憶をトリガすることができる。１つのシステムから別のシステムへのハンドオーバ後これらの通信システムの役割は変更される。
【００２７】
マルチモード装置への一般化もまた簡単である。すなわち、前述した図３のシステムの一般化との違いは、ただ各スナップショット記憶とつながる独立のトリガ・ラインが存在しなければならないということだけである。また少なくとも３つのスナップショット記憶を持つマルチモード装置では図３と４との組合せも可能である。すなわち、他のスナップショット記憶が自身のトリガ・ラインを有している一方で、スナップショット記憶のいくつかを共通のトリガ・ラインと接続することが可能である。
【００２８】
図５は、フレーム同期構成３０１が、スナップショット記憶なしでプロセッサ３０５と直接接続するが、もう一方の３０２は３０４を有するという簡略化した実施例を例示する。プロセッサ３０５はライン３０９を通じて既存のスナップショット記憶３０４へトリガ信号を出す。この構成は上述の最後の選択肢に従って動作する。すなわち、プロセッサは第１の通信システムにおいてフレーム・タイミングに連続して気づき、第１のシステムと第２のシステムとの間の相互のタイミング関係を知りたいときはいつでもスナップショット記憶をトリガする。
【００２９】
マルチモード装置への図５の原理の一般化は、１つのフレーム同期構成のプロセッサとの直接接続を必要とし、その一方でその他のフレーム同期構成はスナップショット記憶を装備しなければならない。スナップショット記憶装置との共通のトリガ・ライン及び／又は独立のトリガ・ラインのいずれの組合せも可能である。
【００３０】
図６はわずかに異なるトリガ・アプローチを図示する。この場合もまたフレーム同期構成４０１の中の１つがスナップショット記憶を持たずにプロセッサ３０５と接続し、一方もう一方の３０２はスナップショット記憶３０４を有している。しかし、今回は第１のフレーム同期構成４０１はライン４０６を通じてトリガ信号を出力するように構成されている。上記アイデアは、第１の通信システムのフレーム・タイミングのどのイベントによって、もう一方の通信システムの同時フレーム・タイミング状況に関するスナップショットが記憶されるべきかについての指示が、第１のフレーム同期構成４０１の中に記憶されるというアイデアである。例えば、第１のフレーム同期構成中のフレーム・タイミング・カウンタがある値（完全なフレームに対応する値など）に達する度に、スナップショット記憶手段を用いて、第２のフレーム同期構成によって与えられた対応するフレーム・タイミング情報を記憶することを決定することもできる。この場合プロセッサ３０５は、第２の通信システム中の“未知の”フレーム・タイミングと、トリガを引き起こした第１の通信システムに関連する既知の時刻との間の正確な関係を既存のスナップショット記憶３０４から規則的に読み込む可能性を有する。
【００３１】
図６のシステムを最も容易にマルチモード装置に一般化して、第１のフレーム同期構成だけがスナップショット記憶を持たないようにし、さらに第１の通信システムのフレーム・タイミングと結びついている既知のスケジュールに従って、この特定のフレーム同期構成がその他のフレーム同期構成のスナップショット記憶に対してトリガ命令を出すことができる。
【００３２】
図７は、図６の原理の中へ冗長性を導入した例を示す図である。この場合、２つのフレーム同期構成４０１と４０２とが存在し、それらの各々はスナップショット記憶３０３と３０４を有し、またこれらの各々はライン４０６と４０７を通じてその他ののフレーム同期構成のスナップショット記憶をトリガするように装備されている。図７のシステムを利用する好ましい方法は、フレームの完成時に、両方のフレーム同期構成にトリガ信号を発生させることである。それによってプロセッサ３０５は、もう一方の通信システムのフレーム境界と関連して通信システムのフレーム・タイミングが最後にどのような状態であったかを、スナップショット記憶手段３０３と３０４とからいつでも読み込むことができる。
【００３３】
図７の原理は、トリガ信号を連鎖（ｃｈａｉｎｉｎｇ）させることによってマルチモード装置に一般化することができる。すなわち、第１のフレーム同期構成が第２のスナップショット記憶をトリガし、第２のフレーム同期構成が第３のスナップショット記憶をトリガし、ｎ番目のフレーム同期構成が第１のスナップショット記憶をトリガするまで行う。ここでｎは３以上の正の整数である。
【００３４】
図８〜１０は、トリガ信号が別個のトリガ生成回路５０１から到来する他のトリガ構成を例示する図である。このトリガ生成回路は、プロセッサ３０５と接続するトリガ同期接続を行うものであってもよい。図８でプロセッサは第１の通信システムの一定な知られたタイミングに従って動作し、それに対応するトリガ命令をトリガ生成回路５０１へ出し、ライン５０６を通じて既存のスナップショット記憶３０４が正確にトリガされる。図９では、トリガ生成回路５０１はライン５０６と５０７を通じて独立のトリガ信号をスナップショット記憶３０３と３０４の両方へ出す可能性を有する。また図１０では、共通のトリガ・ライン５０８を用いて両方のスナップショット記憶を同時にトリガする可能性を有する。マルチモード装置への一般化もまた簡単である。
【００３５】
図１１は、図３と関連して上で導入した原理についてのより詳細な実現例を示す図である。この回路構成は、３つの主要ブロック、すなわち第１論理ブロック６０１、第２論理ブロック６０２及びＤＳＰすなわちデジタル信号プロセッサ６０３を有する。ブロックへの分割は例示的ものであり、ある物理的な存在中の対応する構成要素の配置を限定するものではない。各論理ブロックはある通信システムに対応し、図１１では、第１の通信システムはＵＭＴＳ仕様（ユニバーサル移動通信システム）の一部として受け入れられているＷＣＤＭＡシステム（広帯域符号分割多元接続）、第２の通信システムはＧＳＭシステムであるとする。ＤＳＰは、ＷＣＤＭＡソフトウェア６０４とＧＳＭソフトウェア６０５の双方を実行することができる。この目的のために、ＤＳＰは、ＷＣＤＭＡ論理ブロック６０１から得られるフレーム・タイム・カウンタ読取り値の形の同期情報及びＧＳＭ論理ブロック６０２から得られるフレーム・タイム・カウンタ読取り値とフレーム・カウンタ読取り値とを必要とする。
【００３６】
必要な同期情報を与えるために、各論理ブロックはフレーム・タイム・カウンタ（ＦＴＣ）６０６、６０７を有する。ＧＳＭ論理ブロックはまた、フレーム・カウンタ（ＦＣ）６１２及びＦＴＣの各リセット時にフレーム・カウントを進めるためのＦＴＣからＦＣへの接続ラインも有している。各論理ブロックは、フレーム長レジスタ（ＦＬＲ）６０８、６０９及び割込みタイミング・レジスタ（ＩＴＲ）６１０、６１１をもおそらく有することになろう。しかし、これらのレジスタは本発明と直接関連するものではない。ＷＣＤＭＡ論理ブロック６０１は、単一ラッチ６１３とＦＴＣ読取り値を一時的に記憶するためのＦＴＣスナップショット・メモリ（ＦＣＴＳ）６１４を有する。同様にＧＳＭ論理ブロック６０２は、ダブルラッチ６１５、ＦＴＣスナップショット・メモリ（ＦＣＴＳ）６１６及びＦＴＣとＦＣ読取り値の双方を一時的に記憶するためのＦＣスナップショット・メモリ（ＦＣＳ）６１７を有する。ラッチ及びスナップショット・メモリのすべての組合せは、ＤＳＰ６０３から到来するトリガ信号に応答し、それらの内容を読み込むために、すべてのスナップショット・メモリはＤＳＰによってアクセス可能である。
【００３７】
図１１の構成の動作は以下のように進行する。ＦＴＣ６０６、６０７及びＦＣ６１２は従来技術についての記述で説明した公知の方法で動作する。必要なＦＴＣ入力（図示せず）の生成は本発明の範囲外のものであるが、十分当業者の能力の範囲内にあるものである。一定時刻に、ＤＳＰ６０３はラッチ６１３と６１５に対してトリガ信号を発信する。これに応答して、ラッチは現在のＦＴＣとＦＣ読取り値のコピーをそれぞれのスナップショット・メモリ６１４、６１６、６１７へ転送する。その後ある一定時刻にプロセッサは、スナップショット・メモリの内容を読込み、ＧＳＭシステム中のどのＦＴＣとＦＣの値がＷＣＤＭＡシステム中のあるＦＴＣ値と一致しているかを発見する。この逆もまた同様である。トリガ、転送及び読込みのラウンドは任意の回数繰り返すことができる。
【００３８】
最も単純で可能な回路構成では、スナップショット・メモリはたった１つの値を記憶するように各々構成され、この構成によって次のトリガ信号によって、前に記憶された値は消去されその上に新しい値が記憶される。本発明のもう少し複雑な実施例では、各スナップショット・メモリはまったく別個の記憶場所からなる配列であり、この配列によっていくつかの次々に連続して記憶される読取り値が任意の所定の時刻に利用可能となる。配列が循環的に構成されている場合、新しい値の記憶によって、最も古い値の消去が行われる。
【００３９】
ＤＳＰが実行するソフトウェアは、どのようにＤＳＰが記憶されたＦＴＣとＦＣの値を利用するかを決定する。複数のＦＴＣとＦＣの値を記憶することが可能であれば、プロセッサは連続するトリガ信号の全部を発信してスナップショット・メモリを満たしその後でこのスナップショット・メモリの内容の読み込みを開始してもよい。配列されたスナップショット・メモリ中の読込み場所と書込み場所とを決定するポインタは、第１のスナップショット・メモリ中の各々の記憶された読込み値がその他のスナップショット・メモリ中のある一定の他の同時に記憶された読取り値に明瞭に対応するように同期していなければならないことは当然である。
【００４０】
図１２は、構成要素は図１１と同じであるが、トリガ信号を発信するための接続が図７の原理に従うものである。ＦＴＣ６０６’と６０７’とが、リセット時に、各々一方の論理ブロックのラッチに対してトリガ信号を発するように構成されている。またプロセッサ６０３’は、トリガ信号を発信する役割は持っていないが、各スナップショット・メモリが、もう一方の通信システムの以前のＦＴＣのリセット値に対応する読取り値を含むという事実を認めるようにプログラムされている。上述した単一のまたは配列されたスナップショット・メモリの用途に関する考察が適用される。
【００４１】
図１３はデュアルバンド（ｄｕａｌ  ｂａｎｄ）移動電話を示す概略図であり、第１送受信機ブロック７０１と第２送受信機ブロック７０２とが帯域分離ブロック７０４を通じて共通アンテナ７０３を共有している。双方の動作帯域と関連するベース・バンド処理がデジタル信号プロセッサ７０５の中で行われ、プロセッサ７０５に同期情報を出力するために第１同期論理ブロック７０６と第２同期論理ブロック７０７とが存在する。各送受信機は同期論理ブロックの中の一方へタイミング入力値を出力する。音声コーデック・ブロック７０８はスピーカー７０９及びマイク７１０とＤＳＰを接続するために設けられている。ブロック７０５、７０６、７０７の構成と動作は、図１１の構成についての上記の説明に対応する。
【００４２】
図１４は本発明に従った上記のような方法を示すものであり、図３、４、７、９、１０の構成の範囲内で適用可能である。実際には３つの異なる方法ループが存在し、互いに全く独立に動作することができる。状態８０１、８０２、８０３の中を通るループは、ＦＴＣ値または第１の通信システムと関係するいくつかの他の同期情報の保持と、トリガ信号の待機と、トリガ信号の受信時における同期情報の現在値の記憶とに対応する。状態８１１、８１２、８１３を通る同様のループは、第２の通信システムに関する同じ動作の実行に対応する。第３のループでは、状態８２１はいくつかの記憶された値の読込みに対応し、状態８２２は状態８２１で読み込まれた情報に基づいてある種の同期を行うことに対応する。例えば、この同期は、その動作タイミングがたとえ第１の通信システムの必要性にために別の方法で決定されるときでさえ、ロケーション（ｌｏｃａｔｉｏｎ）の更新を行う規定時間が存在する場合には、第２の通信システムのフレーム・タイミングを正確に見つけ出すことや、第２の通信システムでの測定ラウンドまたはロケーションの更新を行うことを意味する場合がある。
【００４３】
本発明の上記特定の実施例は、当然のことであるが、例示的なものにすぎず、請求の範囲内の本発明の適用性を限定するものではない。
【図面の簡単な説明】
【図１】既知の単一フレーム同期構成を示す図である。
【図２】既知のダブルフレーム同期構成を示す図である。
【図３】本発明の第１の実施例に従ったフレーム同期原理を示す図である。
【図４】本発明の第１の実施例に従ったフレーム同期原理を示す図である。
【図５】本発明の第１の実施例に従ったフレーム同期原理を示す図である。
【図６】本発明の第２の実施例に従ったフレーム同期原理を示す図である。
【図７】本発明の第２の実施例に従ったフレーム同期原理を示す図である。
【図８】本発明の第３の実施例に従ったフレーム同期原理を示す図である。
【図９】本発明の第３の実施例に従ったフレーム同期原理を示す図である。
【図１０】本発明の第３の実施例に従ったフレーム同期原理を示す図である。
【図１１】本発明の実施例を詳細に示す図である。
【図１２】本発明の他の実施例を詳細に示す図である。
【図１３】本発明に従った通信装置を示す図である。
【図１４】本発明に従った方法を示す図である。
【符号の説明】
３０１…第１のフレーム同期構成
３０２…第２のフレーム同期構成
３０３、３０４…スナップショット記憶装置
３０５…プロセッサ
４０１…第１のフレーム同期構成
４０２…第２のフレーム同期構成
５０１…トリガ生成回路
６０１…第１論理ブロック
６０２…第２論理ブロック
６０３…デジタル信号プロセッサ
６０６、６０７…フレーム・タイム・カウンタ
６１２…フレーム・カウンタ
６１３…ラッチ
６１４、６１６、６１７…ＦＴＣスナップショット・メモリ
６１５…ラッチ
７０１…第１送受信機ブロック
７０２…第２送受信機ブロック
７０５…デジタル信号プロセッサ
７０６…第１同期論理ブロック
７０７…第２同期論理ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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