(57)【特許請求の範囲】
【請求項１】
少なくとも２つのアンテナと、
上記少なくとも２つのアンテナに対応して設けられ、異なる系統の少なくとも２つの受信手段と、
上記少なくとも２つのアンテナと上記少なくとも２つの受信手段との間を選択的に接続するスイッチング手段とを
具備する多用途ソフトウエア規定型無線受信装置であって、
上記異なる系統の少なくとも２つの受信手段のそれぞれは、高周波信号をベースバンド信号に変換するための系統が異なる周波数変換手段と、メモリ手段を有し、系統が異なる再構成ディジタル回路手段とで構成されており、
上記少なくとも２つの再構成ディジタル回路手段の全てに対して、制御手段が、
上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に分割して動作させても協調動作可能な所定のプログラムを、上記少なくとも２つの再構成ディジタル回路手段に共通に接続されている共用メモリ手段から、または、上記アンテナを介して、分割してロードさせ、
上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に格納したプログラムを、上記少なくとも２つの再構成ディジタル回路手段の同期を図らせながら処理を分担して平行に動作させることで協調動作させて上記所定のプログラムに係る１つのタスクを行わせる、
多用途ソフトウエア規定型無線受信装置。
【請求項２】
上記再構成ディジタル回路手段がＦＰＧＡ（フィールド・プログラブル・ゲート・アレー）で構成されている、
請求項１記載の多用途ソフトウエア規定型無線受信装置。
【請求項３】
上記再構成ディジタル回路手段がＤＳＰ（ディジタル・シグナル・プロセッサ）で構成されている、
請求項１記載の多用途ソフトウエア規定型無線受信装置。
【請求項４】
上記周波数変換手段が、直交復調方式で周波数変換を行う
請求項１記載の多用途ソフトウエア規定型無線受信装置。
【請求項５】
少なくとも２つのアンテナと、
上記少なくとも２つのアンテナに対応して設けられ、異なる系統の少なくとも２つの送信手段と、
上記少なくとも２つのアンテナと上記少なくとも２つの送信手段との間を選択的に接続するスイッチング手段とを
具備する多用途ソフトウエア規定型無線送信装置であって、
上記異なる系統の少なくとも２つの送信手段のそれぞれは、ベースバンドを高周波信号に変換するための系統が異なる周波数変換手段と、メモリ手段を有し、系統が異なる再構成ディジタル回路手段とで構成されており、
上記少なくとも２つの再構成ディジタル回路手段の全てに対して、制御手段が、
上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に分割して動作させても協調動作可能な所定のプログラムを、上記少なくとも２つの再構成ディジタル回路手段に共通に接続されている共用メモリ手段から、または、上記アンテナを介して、分割してロードさせ、
上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に格納したプログラムを、上記少なくとも２つの再構成ディジタル回路手段の同期を図らせながら処理を分担して平行に動作させることで協調動作させて上記所定のプログラムに係る１つのタスクを行わせる、
多用途ソフトウエア規定型無線送信装置。
【請求項６】
上記再構成ディジタル回路手段がＦＰＧＡ（フィールド・プログラブル・ゲート・アレー）で構成されている、
請求項５記載の多用途ソフトウエア規定型無線送信装置。
【請求項７】
上記再構成ディジタル回路手段がＤＳＰ（ディジタル・シグナル・プロセッサ）で構成されている、
請求項５記載の多用途ソフトウエア規定型無線送信装置。
【請求項８】
上記周波数変換手段が、直交復調方式で周波数変換を行う
請求項５記載の多用途ソフトウエア規定型無線送信装置。
【請求項９】
少なくとも２つのアンテナと、
上記少なくとも２つのアンテナに対応して設けられ、異なる系統の少なくとも２つの送受信手段と、
上記少なくとも２つのアンテナと上記少なくとも２つの送受信手段との間を選択的に接続するスイッチング手段とを
具備する多用途ソフトウエア規定型無線通信装置であって、
上記異なる系統の少なくとも２つの送受信手段のそれぞれは、ベースバンドを高周波信号に変換するための系統が異なる周波数変換手段および高周波信号をベースバンド信号に変換する手段と、メモリ手段を有し、系統が異なる再構成ディジタル回路手段とで構成されており、
上記少なくとも２つの再構成ディジタル回路手段の全てに対して、制御手段が、
上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に分割して動作させても協調動作可能な所定のプログラムを、上記少なくとも２つの再構成ディジタル回路手段に共通に接続されている共用メモリ手段から、または、上記アンテナを介して、分割してロードさせ、
上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に格納したプログラムを、上記少なくとも２つの再構成ディジタル回路手段の同期を図らせながら処理を分担して平行に動作させることで協調動作させて上記所定のプログラムに係る１つのタスクを行わせる、
多用途ソフトウエア規定型無線送信装置。
【請求項１０】
上記再構成ディジタル回路手段がＦＰＧＡ（フィールド・プログラブル・ゲート・アレー）で構成されている、
請求項９記載の多用途ソフトウエア規定型無線通信装置。
【請求項１１】
上記再構成ディジタル回路手段がＤＳＰ（ディジタル・シグナル・プロセッサ）で構成されている、
請求項９記載の多用途ソフトウエア規定型無線通信装置。
【請求項１２】
上記周波数変換手段が、直交復調方式で周波数変換を行う
請求項９記載の多用途ソフトウエア規定型無線通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は通信装置、特に、ソフトウエアを入れ換えて通信を可能にしたソフトウエア規定型無線通信装置に関する。
【０００２】
【従来の技術】
これまで、無線通信装置は通常、１つの用途に適するように、基本的にハードウエア回路またはハードウエアに準じた回路で固定の機能を遂行するように構成されている。したがって、複数の異なる通信を行うには、それぞれの機能を持った複数の無線通信装置を準備する必要がある。
【０００３】
たとえば、ＰＨＳ方式の携帯電話通話にはＰＨＳ式携帯電話機が必要であり、ＮＴＴ社の提供するＤｏＣｏＭｏ（Do Communication Mobile)方式の移動体通信にはＤｏ  Ｃｏ  Ｍｏ用携帯電話機が必要となる。
【０００４】
このような不便を克服する１手段として、文献、J.Mitola,“The software radio archtecture" IEEE Communications Magazine Vol.33.5,pp26-38,May 1995（以下、文献１と言う）は、通信装置内に目的とする処理を行うプログラム（ソフトウエア）をダウンロードして無線通信装置内のメモリに格納して、そのプログラムを動作させて目的に応じて処理を遂行させることを提案している。
【０００５】
すなわち、文献１に提案された方法によれば、ダウンロードするプログラムを格納するメモリを持った無線通信装置が１台あれば、目的のプログラムをダウンロードすることにより、基本的には、その目的の処理が可能になることを提案している。
【０００６】
確かに、近年の電子技術および通信技術の発展と実用化の進展により、文献１で提案している技術は理論的には可能であり、実現性も高い。
【０００７】
【発明が解決しようとする課題】
しかしながら、単に、メモリ技術、電子技術、コンピュータ技術の応用のみでは、広汎で実用的な無線通信装置は製造できない。たとえば、そのような無線通信装置はアンテナ（空中線）を用いて無線によってデータ交信を行うので、アンテナがデータ交信およびプログラムのダウンロードが可能なものでなければならない。
【０００８】
次いで、アンテナで送受信する信号は、数ＧＨｚ程度の高周波信号であり、プログラムが動作する部分はベースバンドの信号であるので、実用的な無線通信装置の製造の観点からは、経済性があり小型、低消費電力の周波数変換回路が必要になる。
【０００９】
種々の用途の適合可能な無線通信装置を構成するには、プログラムをダウンロードして動作させる無線通信装置の規模を非常に大きなものにしておく必要がある。そうすると、そのような無線通信装置の価格が非常に高くなり、むしろ、別々の無線通信装置を複数台準備したほうが経済的になるという場合も起こる。
【００１０】
さらに、文献１で提案されているソフトウエア規定型無線通信装置の適用に際して、１度に２以上の処理が可能にしたいという要望が起きている。しかしながら、文献１にはそのようなことを実現することには開示も示唆もない。
【００１１】
したがって、本発明の目的は、文献１において提案されたソフトウエア規定型無線通信装置を進展させて、携帯などに適合するように小型かつ低消費電力で、低価格の１台の無線通信装置で、多目的の用途の遂行が可能な多用途ソフトウエア規定型無線通信装置、すなわち、多用途ソフトウエア規定型無線受信装置、多用途ソフトウエア規定型無線送信装置、多用途ソフトウエア規定型無線送受信装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の観点によれば、少なくとも２つのアンテナと、上記少なくとも２つのアンテナに対応して設けられ、異なる系統の少なくとも２つの受信手段と、上記少なくとも２つのアンテナと上記少なくとも２つの受信手段との間を選択的に接続するスイッチング手段とを具備する多用途ソフトウエア規定型無線受信装置であって、上記異なる系統の少なくとも２つの受信手段のそれぞれは、高周波信号をベースバンド信号に変換するための系統が異なる周波数変換手段と、メモリ手段を有し、系統が異なる再構成ディジタル回路手段とで構成されており、上記少なくとも２つの再構成ディジタル回路手段の全てに対して、制御手段が、上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に分割して動作させても協調動作可能な所定のプログラムを、上記少なくとも２つの再構成ディジタル回路手段に共通に接続されている共用メモリ手段から、または、上記アンテナを介して、分割してロードさせ、上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に格納したプログラムを、上記少なくとも２つの再構成ディジタル回路手段の同期を図らせながら処理を分担して平行に動作させることで協調動作させて上記所定のプログラムに係る１つのタスクを行わせる、多用途ソフトウエア規定型無線受信装置が提供される。
【００１３】
好ましくは、上記再構成ディジタル回路手段がＦＰＧＡ（フィールド・プログラブル・ゲート・アレー）、あるいは、ＤＳＰ（ディジタル・シグナル・プロセッサ）で構成されてる。
【００１４】
また、上記周波数変換手段が、直交復調方式で周波数変換を行う。
【００１５】
本発明の第２の観点によれば、少なくとも２つのアンテナと、上記少なくとも２つのアンテナに対応して設けられ、異なる系統の少なくとも２つの送信手段と、上記少なくとも２つのアンテナと上記少なくとも２つの送信手段との間を選択的に接続するスイッチング手段とを具備する多用途ソフトウエア規定型無線送信装置であって、上記異なる系統の少なくとも２つの送信手段のそれぞれは、ベースバンドを高周波信号に変換するための系統が異なる周波数変換手段と、メモリ手段を有し、系統が異なる再構成ディジタル回路手段とで構成されており、上記少なくとも２つの再構成ディジタル回路手段の全てに対して、制御手段が、上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に分割して動作させても協調動作可能な所定のプログラムを、上記少なくとも２つの再構成ディジタル回路手段に共通に接続されている共用メモリ手段から、または、上記アンテナを介して、分割してロードさせ、上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に格納したプログラムを、上記少なくとも２つの再構成ディジタル回路手段の同期を図らせながら処理を分担して平行に動作させることで協調動作させて上記所定のプログラムに係る１つのタスクを行わせる、多用途ソフトウエア規定型無線送信装置が提供される。
【００１６】
本発明の第３の観点によれば、少なくとも２つのアンテナと、上記少なくとも２つのアンテナに対応して設けられ、異なる系統の少なくとも２つの送受信手段と、上記少なくとも２つのアンテナと上記少なくとも２つの送受信手段との間を選択的に接続するスイッチング手段とを具備する多用途ソフトウエア規定型無線通信装置であって、上記異なる系統の少なくとも２つの送受信手段のそれぞれは、ベースバンドを高周波信号に変換するための系統が異なる周波数変換手段および高周波信号をベースバンド信号に変換する手段と、メモリ手段を有し、系統が異なる再構成ディジタル回路手段とで構成されており、上記少なくとも２つの再構成ディジタル回路手段の全てに対して、制御手段が、上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に分割して動作させても協調動作可能な所定のプログラムを、上記少なくとも２つの再構成ディジタル回路手段に共通に接続されている共用メモリ手段から、または、上記アンテナを介して、分割してロードさせ、上記少なくとも２つの再構成ディジタル回路手段内の上記メモリ手段に格納したプログラムを、上記少なくとも２つの再構成ディジタル回路手段の同期を図らせながら処理を分担して平行に動作させることで協調動作させて上記所定のプログラムに係る１つのタスクを行わせる、多用途ソフトウエア規定型無線送信装置が提供される。
【００１７】
【発明の実施の形態】
第１実施の形態
図１を参照して参照して、本発明の多用途ソフトウエア規定型無線通信装置の第１実施の形態としての多用途ソフトウエア規定型無線受信装置を述べる。
【００１８】
図１に図解した多用途ソフトウエア規定型無線受信装置１は、２つのアンテナ１１、１２と、アンテナスイッチング手段２１と、２系統の受信ブロック３１，３２と、モードスイッチング手段５１と、２系統の直接周波数変換回路（ＤＣＣ：Direct frequncy Conversion Circuit、ダウンコンバータ）６１、６２と、２系統のアナログ／ディジタル変換ブロック（Ａ／ＤＣ）７１、７２と、２系統の再構築可能なディジタル回路（ＲＤＣ：Reconfiguable Digital Circuit ）８１、８２と、これら２つの再構築可能なディジタル回路８１、８２の相互を接続してデータ交換可能に接続するデータ接続手段９１と、２つの再構築可能なディジタル回路８１、８２に共通に接続された共用メモリ装置（ＳＭ：Shared Memory)９２、および、制御手段（ＣＯＮＴ）９５を有する。
【００１９】
アンテナ１１、１２が接続されているアンテナスイッチング手段２１は、制御手段９５から出力される制御信号Ｓ９５１に応じて、アンテナ１１、１２の出力信号を下記のように自在に選択的に出力できるように、アレー回路として構成されている。表１の端子は、アンテナスイッチング手段２１の端子を示す。
【００２０】
【表１】
表１
制御信号Ｓ９５１ アンテナ１１の出力 アンテナ１２の出力
００００              なし                  なし
０００１              端子Ａ                なし
００１０              端子Ｂ                なし
０１００              なし                  端子Ａ
１０００              なし                  端子Ｂ
１００１              端子Ａ                端子Ｂ
０１１０              端子Ｂ                端子Ａ
【００２１】
受信ブロック３１，３２はそれぞれ、バンドパスフィルタ（ＢＰＦ）、可変利得低ノイズ高周波増幅回路（ＬＮＡ）などを有している。受信ブロック３１，３２はそれぞれ、さらにバンドパスフィルタ（ＢＰＦ）の後段に可変フィルタ（Funable Filtere)を設けることもできる。受信ブロック３１，３２の数は直接周波数変換回路（ＤＣＣ）６１，６２の数と同じである。本実施の形態では、直接周波数変換回路６１，６２が２系統なので、受信ブロック３１，３２も２系統設けている。
バンドパスフィルタは、アンテナスイッチング手段２１の出力端子Ａ、Ｂの出力信号のうち、ノイズ成分である所定の低周波成分信号および所定の高周波成分信号を除去した本来の受信信号を通過させる。
受信ブロック３１，３２に可変フィルタが設けられている場合、可変フィルタは、バンドパスフィルタを通過した信号について、たとえば、制御手段９５で指定された条件で、たとえば、制御手段９５で指定された周波数特性で、フィルタ処理する。
【００２２】
可変利得低ノイズ高周波増幅回路（ＬＮＡ）は、バンドパスフィルタを通過した高周波信号（あるいは、さらに可変フィルタを通過した高周波信号）、たとえば、数ＧＨｚの信号について、低周波ノイズを除去しながら、可変利得制御を行って受信信号のレベルを適正な値に調整しながら低レベルの信号を所定の利得まで増幅する。
【００２３】
受信ブロック３１，３２の出力信号が接続されているモードスイッチング手段５１は、アンテナスイッチング手段２１と同様、制御手段９５の制御信号Ｓ９５２に応じて、受信ブロック３１，３２の出力信号を下記表２に示すように、自在に選択的に出力できるように、アレー回路として構成されている。表２の端子はモードスイッチング手段５１の出力端子を示す。
【００２４】
【表２】
表２
制御信号Ｓ９５２ ブロック３１ ブロック３２
００００              なし              なし
０００１              端子Ａ            なし
００１０              端子Ｂ            なし
０１００              なし              端子Ａ
１０００              なし              端子Ｂ
１００１              端子Ａ            端子Ｂ
０１１０              端子Ｂ            端子Ａ
【００２５】
以上のように、制御手段９５でアンテナスイッチング手段２１およびモードスイッチング手段５１を制御することにより、アンテナ１１、１２で受信した信号を直接周波数変換回路６１、６２以降の任意の系統の回路に接続することができる。
【００２６】
第１の直接周波数変換回路６１、第１のアナログ／ディジタル変換ブロック７１、第１の再構築可能なディジタル回路８１、データ接続手段９１、および共用メモリ装置９２で第１系統の受信回路１０１を構成している。
同様に、第２の直接周波数変換回路６２、第２のアナログ／ディジタル変換ブロック７２、第２の再構築可能なディジタル回路８２、データ接続手段９１、および共用メモリ装置９２で第２系統の受信回路１０２を構成している。
データ接続手段９１と共用メモリ装置９２とは第１系統の受信回路１０１および第２系統の受信回路１０２に共通に属している。
【００２７】
２つの直接周波数変換回路６１、６２は全く同じ回路構成である。
２つのアナログ／ディジタル変換ブロック７１、７２も同様に全く同じ回路構成である。
２つの再構築可能なディジタル回路８１、８２も全く同じ回路構成である。
すなわち、第１系統の受信回路１０１および第２系統の受信回路１０２は、データ接続手段９１および共用メモリ装置９２を共通の回路として、全く同じ回路構成、すなわち、デュアル回路構成である。
【００２８】
直接周波数変換回路６１、６２は、受信ブロック３１，３２内の可変利得低ノイズ高周波増幅回路で増幅された高周波信号、たとえば、数ＧＨｚの高周波信号を、たとえば、ベースバンドの信号に直接変換する周波数回路（ダウンコンバータ）である。  ダウンコンバータとしての直接周波数変換回路（ＤＣＣ）６１，６２は、たとえば、制御手段９５からの周波数制御信号に応じた周波数信号、たとえば、ベースバンド信号に変換することができる。
そのような直接周波数変換回路６１、６２としては、直交復調を活用した、たとえば、国際特許協力条約（ＰＣＴ）に基づく特許出願公開公報、ＷＯ９９２３３１６６号公報に開示されている回路、特開平９−８６９９号公報に開示されている回路、または、特開平１１−３１７７７７号公報に開示されている回路を用いることが、回路の小型などの観点から望ましい。
【００２９】
アナログ／ディジタル変換ブロック（Ａ／ＤＣ）７１、７２は、直接周波数変換回路６１、６２で、たとえば、ベースバンドまで変換された受信アナログ信号をディジタル信号に変換する。なお、直接周波数変換回路（ＤＣＣ、ダウンコンバータ）６１，６２からはそれぞれ３種の信号が出力されるので、アナログ／ディジタル変換ブロック７１、７２はそれぞれ、３個のアンテナ／ディジタル変換回路を有している。すなわち、３個のアンテナ／ディジタル変換回路を１つのアナログ／ディジタル変換ブロックとして図解している。
【００３０】
再構築可能なディジタル回路８１、８２は、プログラムを格納可能なメモリと、信号処理回路を有する回路である。
そのようなディジタル回路８１、８２として、たとえば、フィールド（現場）でユーザがプログラムを組み込んで希望するプログラム処理を可能にして、メモリを有するＦＰＧＡ（フィールド・プログラブル・ゲート・アレー）を用いることができる。
あるいは、ディジタル回路８１、８２としては、ＤＳＰ（ディジタル・シグナル・プロセッサ）として知られている、メモリを有する高速信号処理装置を用いることができる。
【００３１】
ＦＰＧＡもＤＳＰも共に、メモリを有しており、そのメモリにプログラムをロードすることにより、ロードしたプログラムを動作させることができる。したがって、後述するように、アンテナ１１、１２を介して、プログラム供給元から希望するプログラムをダウンロードしてメモリに格納することにより、２つの再構築可能なディジタル回路８１、８２においてそのプログラムを動作させることができる。
【００３２】
あるいは、共用メモリ装置９２に種々のプログラムを格納しておき、希望するプログラムを共用メモリ装置９２から読みだしてＦＰＧＡまたはＤＳＰのメモリに転送してそこに格納して、２つの再構築可能なディジタル回路（ＲＤＣ）８１、８２においてそのプログラムを動作させることができる。
【００３３】
このように、ＦＰＧＡまたはＤＳＰは再構築可能なディジタル回路（ＲＤＣ）８１、８２として小型、高速、柔軟性に富み、種々の分野で利用実績が十分にあり信頼性が高く、低価格の回路として利点がある。
【００３４】
データ接続手段９１は、再構築可能なディジタル回路（ＲＤＣ）８１、８２の相互のデータ交信に使用する。データ接続手段９１としては、たとえば、ディジタル回路８１、８２をＤＳＰで構成した場合、ＤＳＰのメモリ相互間を直接リード／ライトできる回路、あるいは、高速データバスで２つのＤＳＰを接続するＤＳＰ通信手段などで実現する。
なお、共用メモリ装置９２を経由してディジタル回路８１、８２相互のＤＳＰ交換を行う場合は、共用メモリ装置９２をデータ接続手段９１の１種として扱うこともできる。
【００３５】
共用メモリ装置９２は、再構築可能なディジタル回路８１、８２の双方からアクセス可能な共用記憶手段である。
共用メモリ装置９２としては、上述したように、ディジタル回路８１、８２で動作可能な種々のプログラムを格納しておくような場合は、小型の磁気ディスク、光磁気ディスク、あるいは、フロッピディスクなどを用いることができる。あるいは、不揮発性半導体メモリなど用いることもできるし、高速動作が可能なバイポーラ半導体メモリを用いることができる。  もちろん、共用メモリ装置９２としては、これのメモリを適宜、組み合わせたものとすることもできる。
【００３６】
第１の動作例
図１に図解した多用途ソフトウエア規定型無線受信装置１の第１の動作態様を図２を参照して述べる。
図２は図１の多用途ソフトウエア規定型無線受信装置１の動作態様の第１形態、すなわち、共用メモリ装置９２に格納されている独立した２つのプログラムを再構築可能なディジタル回路８１、８２にそれぞれ独立にロードして、それらのプログラムを用いて多用途ソフトウエア規定型無線受信装置１において２つの独立した動作を行わせる場合の処理動作を示すフローチャートである。
【００３７】
ステップ１：プログラムのロード
ユーザが図示しない操作ボタンを操作して制御手段９５を介して、プログラム供給元、たとえば、共用メモリ装置９２から２つのプログラムをダウンロードすることを指示すると、制御手段９５は、共用メモリ装置９２に記憶されている複数のプログラムのうち、該当するプログラムを再構築可能なディジタル回路（ＲＤＣ）８１、８２のそれぞれのメモリに転送する。
再構築可能なディジタル回路８１、８２としては、たとえば、ＦＰＧＡを用いている場合、ＦＰＧＡのメモリにそれぞれ、共用メモリ装置９２から転送された第１および第２のプログラムが格納される。
【００３８】
ステップ２：回路設定
ユーザの指定に応じて制御手段９５はアンテナスイッチング手段２１およびモードスイッチング手段５１を制御して、下記のように回路を確立する。
【００３９】
【表３】
表３
第１の回路：アンテナ１１と、第１の受信ブロック（ＢＰＦ、ＬＮＡ）３１と、第１系統の受信回路１０１とを接続した回路
第２の回路：アンテナ１２と、第２の受信ブロック（ＢＰＦ、ＬＮＡ）３３と、第２系統の受信回路１０２を接続した回路
【００４０】
ステップ３：独立した動作の開始
上記回路の確立の後、制御手段９５は再構築可能なディジタル回路８１、８２を構成しているＦＰＧＡを動作させて、それぞれ共用メモリ装置９２からロードされてメモリに格納されている第１および第２のプログラムを動作させる。
【００４１】
その結果、確立された第１の回路と第２の回路とがそれぞれ、第１および第２のプログラムに従って、独立して動作可能となる。すなわち、アンテナ１１、１２、受信ブロック３１，３２、直接周波数変換回路６１、６２、アナログ／ディジタル変換ブロック７１、７２を経由して受信した信号の処理を２つのＦＰＧＡ８１、８２で独立して行うことができる。
【００４２】
第２の動作例
図１に図解した多用途ソフトウエア規定型無線受信装置１の第２の動作態様を図３を参照して述べる。
図３は図１の多用途ソフトウエア規定型無線受信装置１の動作態様の第２形態、すなわち、共用メモリ装置９２に格納されている１つのプログラムを再構築可能なディジタル回路８１、８２に分割してロードして、分割した１つのプログラムを再構築可能なディジタル回路８１、８２で協動させて１つの動作を行わせる場合の処理動作を示すフローチャートである。
【００４３】
ステップ１１：プログラムのロード
ユーザが図示しない操作ボタンを操作して制御手段９５を介して、プログラム供給元、たとえば、共用メモリ装置９２から１つのプログラムをダウンロードすることを指示すると、制御手段９５は、共用メモリ装置９２に記憶されている１つのプログラムを半分づつ再構築可能なディジタル回路８１、８２のそれぞれのメモリに転送する。そのプログラムは分割して動作しても協調動作可能に作成されている。
ディジタル回路８１、８２としては、たとえば、ＦＰＧＡを用いている場合、ＦＰＧＡのメモリにそれぞれ、共用メモリ装置９２から転送されたプログラムの半分づづが格納される。
【００４４】
ステップ１２：回路設定
ユーザの指定に応じて制御手段９５はアンテナスイッチング手段２１およびモードスイッチング手段５１を制御して、上記と同様、表２に示した回路を確立する。
【００４５】
ステップ１３：協動動作の開始
上記回路の確立の後、制御手段９５は、再構築可能なディジタル回路（ＲＤＣ）８１、８２を構成しているＦＰＧＡを動作させて、それぞれ共用メモリ装置９２からロードされてメモリに格納されている半分づつのプログラムを動作させる。
半分づづのプログラムはデータ接続手段９１を介して２つのＦＰＧＡの両者の同期を図りながら処理を分担して平行に動作する。
その結果、確立された第１の回路と第２の回路とがそれぞれ、第１および第２のプログラムに従って、独立して動作可能となる。すなわち、アンテナ１１、１２、受信ブロック３１，３２、直接周波数変換回路６１、６２、アナログ／ディジタル変換ブロック（ＡＤＣ）７１、７２を経由して受信した信号の処理が２つのＦＰＧＡ８１、８２で分担しながら、処理を進めることができる。
【００４６】
このような処理の分担処理としては、たとえば、１つのプログラムの容量が大きくて、ＦＰＧＡのメモリ１つには収容仕切れない場合に２つのＦＰＧＡの２つのメモリに分割してロードして、処理を分担して行う場合などに好適である。
【００４７】
あるいは、受信したデータ量か膨大で、１つのＦＰＧＡでは処理時間がかかりすぎる場合など、ＦＰＧＡのメモリに同じプログラムをロードしておき、第１の回路と第２の回路で受信したデータを平行して分割処理して処理時間の短縮を図る場合に好適である。
データ処理はデータ接続手段９１を介してタイミング一致させながら、処理結果のデータは、たとえば、共用メモリ装置９２に記憶して、２つのＦＰＧＡで共用して使用することができる。
【００４８】
第３の動作例
図１に図解した多用途ソフトウエア規定型無線受信装置１の第３の動作態様を図４を参照して述べる。
図４は図１の多用途ソフトウエア規定型無線受信装置１の動作態様の第３形態、すなわち、アンテナ１１、１２を用いて空間ダイバシテ受信処理を行う場合の処理動作を示すフローチャートである。
【００４９】
ステップ２１：プログラムのロード
ユーザが図示しない操作ボタンを操作して制御手段９５を介して、希望する１つのプログラムを、プログラム供給元、たとえば、共用メモリ装置９２からダウンロードすることを指示すると、制御手段９５は、共用メモリ装置（ＳＭ）９２に記憶されている空間ダイバシテ用の１つのプログラムを再構築可能なディジタル回路８１、８２のそれぞれのメモリに転送する。
再構築可能なディジタル回路（ＲＤＣ）８１、８２としては、たとえば、ＦＰＧＡを用いている場合、ＦＰＧＡのメモリにそれぞれ、共用メモリ装置９２から転送された空間ダイバシテ用の同じプログラムが格納される。
【００５０】
ステップ２２：回路設定
ユーザの指定に応じて制御手段９５はアンテナスイッチング手段２１およびモードスイッチング手段５１を制御して、上記と同様、表２に示した回路を確立する。
【００５１】
ステップ２３：半独立動作の開始
上記回路の確立の後、制御手段９５は、再構築可能なディジタル回路（ＲＤＣ）８１、８２を構成しているＦＰＧＡを動作させて、それぞれ共用メモリ装置９２からロードされてメモリに格納されている空間ダイバシテ用の同じプログラムを独立に動作させる。
その結果、第１回路のＦＰＧＡと第２回路のＦＰＧＡとは、それぞれ自分の回路で受信した信号の強度を算出して、それらの強度信号をデータ接続手段９１を介してデータの交換し、どちらの信号の強度が高いかを比較判断する。
そして、第１回路のＦＰＧＡと第２回路のＦＰＧＡとは、信号強度の高いほうのアンテナに接続された回路を用いて受信信号処理を行う。
【００５２】
以上述べたように、図１の回路構成をとる多用途ソフトウエア規定型無線受信装置１は、再構築可能なディジタル回路８１、８２で動作するプログラムを交換し、多用途ソフトウエア規定型無線受信装置１内の回路構成を適宜設定することにより、種々の処理を行うことでできる。
また、データ接続手段９１あるいは共用メモリ装置９２を介して再構築可能なディジタル回路８１、８２の相互のデータ交換が可能なので、１つのタスクを再構築可能なディジタル回路８１、８２で分散処理することもできる。
【００５３】
以上、再構築可能なディジタル回路８１、８２としてＦＰＧＡを用いた場合につ，いて述べたが、ＤＳＰを用いた場合も上記同様である。
【００５４】
他のプログラムロード方法
上述した実施の形態では、再構築可能なディジタル回路８１、８２であるＦＰＧＡまたはＤＳＰにロードするプログラムを共用メモリ装置９２からロードする場合を述べたが、アンテナ１１、１２介してプログラム供給元から必要なプログラムをダウンロードして、ＦＰＧＡまたはＤＳＰのメモリにロードすることもできる。
その後の多用途ソフトウエア規定型無線受信装置１の動作は上述したと同様である。
【００５５】
図１に図解した多用途ソフトウエア規定型無線受信装置１のように２系統に限らず、３以上の複数の系統に拡張することができる。たとえば、４系統にすると、４種の処理が独立して行うことができる、あるいは、４個の再構築可能なディジタル回路（ＲＤＣ）を用いて１つの処理を４分割して行うことができる。
【００５６】
第２実施の形態
図５を参照してを参照して、本発明の多用途ソフトウエア規定型無線通信装置の第２実施の形態として、多用途ソフトウエア規定型無線送信装置を述べる。
【００５７】
図５に図解した多用途ソフトウエア規定型無線送信装置１Ａは、２つのアンテナ１１、１２と、アンテナスイッチング手段２１Ａと、２つの送信ブロック１３１，１３２と、モードスイッチング手段５１Ａと、２つの直接周波数変換回路（ＤＣＣ：Direct frequncy Conversion Circuit、アップコンバータ）１６１、１６２と、２つのディジタル／アナログ変換ブロック（ＤＡＣ）１７１、１７２と、２つの再構築可能なディジタル回路（ＲＤＣ：Reconfiguable Digital Circuit ）８１Ａ、８２Ａと、これら２つの再構築可能なディジタル回路８１Ａ、８２Ａの相互を接続してデータ交換可能に接続するデータ接続手段９１と、２つの再構築可能なディジタル回路８１、８２に共通に接続された共用メモリ装置（ＳＭ：Shared Memory)９２、および、制御手段（ＣＯＮＴ）９５Ａを有する。
【００５８】
図５に図解した多用途ソフトウエア規定型無線送信装置１Ａは、図１に図解した多用途ソフトウエア規定型無線受信装置１と逆回路である。
【００５９】
図５のアンテナ１１、１２は図１のアンテナ１１、１２と同じである。
信号の伝達方向は逆だが、図５のアンテナスイッチング手段２１Ａと図１のアンテナスイッチング手段２１とは類似する回路であり、制御手段９５Ａの動作に応じて、上記表１と同様の信号選択を行うことができる。
送信ブロック１３１，１３２はそれぞれ、図１に図解した受信ブロック３１，３２とは逆回路構成になっており、可変利得低ノイズ高周波増幅回路（ＬＮＡ）、バンドパスフィルタ（ＢＰＦ）などを有している。送信ブロック１３１，１３２内のバンドパスフィルタ（ＢＰＦ）および可変利得低ノイズ高周波増幅回路（ＬＮＡ）は、図１を参照して述べた受信ブロック３１，３２内のバンドパスフィルタ（ＢＰＦ）および可変利得低ノイズ高周波増幅回路（ＬＮＡ）と同様の回路である。
信号の伝達方向は逆だが、図５のモードスイッチング手段５１Ａと図１のモードスイッチング手段５１とは類似する回路であり、制御手段９５Ａの動作に応じて、上記表２と同様の信号選択を行うことができる。
【００６０】
図５の直接周波数変換回路１６１、１６２は、図１の直接周波数変換回路６１、６２がダウンコンバータであるのに対して、低周波信号を高周波信号に変換する。アップコンバータであることが異なる。しかしながら、直接周波数変換回路１６１、１６２も、直接周波数変換回路６１、６２と同様に、直交変換を用いた回路構成をとることができる。なお、直接周波数変換回路（ＤＣＣ、アップコンバータ）１６１、１６２も制御手段９５Ａからの周波数制御信号に応じた周波数変換を行うことができる。
【００６１】
図５のディジタル／アナログ変換ブロック１７１、１７２は、図１のアナログ／ディジタル変換ブロック７１、７２とは逆の、ディジタル信号をアナログ信号に変換する回路ブロックである。これらディジタル／アナログ変換ブロック（ＤＡＣ）１７１、１７２もそれぞれ３個のディジタル／アンテナ変換回路を示している。その理由は、直接周波数変換回路（ＤＣＣ、アップコンバータ）１６１、１６２それぞれに、３種のディジタル信号を出力するためである。
【００６２】
図５の再構築可能なディジタル回路８１Ａ、８１Ｂは、図１の再構築可能なディジタル回路８１、８２と同様、ＦＰＧＡ、ＤＳＰなどを用いて構成できる。
【００６３】
データ接続手段９１および共用メモリ装置９２は図１のものも図５のものも実質的に同じである。
【００６４】
図５の制御手段９５Ａは、アンテナスイッチング手段２１Ａと、モードスイッチング手段５１Ａと、２つの直接周波数変換回路（ＤＣＣ、アップコンバータ）１６１、１６２と、２つの再構築可能なディジタル回路（ＲＤＣ）８１Ａ、８２Ａに対して、送信処理に応じた制御を行う。
【００６５】
図５の多用途ソフトウエア規定型無線送信装置１Ａにおいても、再構築可能なディジタル回路１８１、１８２に、ＦＰＧＡまたはＤＳＰを用いて、それらのメモリ内に動作させてプログラムを、共用メモリ装置９２から読みだして、あるいて、アンテナ１１、１２を介して配給元からダウンロードして、ＦＰＧＡまたはＤＳＰのメモリにロードして送信処理を行わせることができる。
【００６６】
図２〜図４は図１の多用途ソフトウエア規定型無線受信装置１の受信処理の１例を示したが、図５の多用途ソフトウエア規定型無線送信装置１Ａについても、図２〜図４に図解した処理に対応する送信処理を行うことができる。
【００６７】
特に、制御手段９５Ａの制御により、アンテナスイッチング手段２１Ａ、モードスイッチング手段５１Ａを適宜、選択することにより、種々の形態の信号伝送経路を設定できる。
【００６８】
再構築可能なディジタル回路８１Ａ、８２Ａで信号処理したディジタルデータはそれぞれ、ＤＡＣ１７１、１７２でアナログ信号に変換され、直接周波数変換回路１６１、１６２で、たとえば、ベースバンド信号を高周波信号に変換して、モードスイッチング手段５１Ａを介して、送信ブロック１３１，１３２内の可変利得低ノイズ高周波増幅回路（ＬＮＡ）で増幅されバンドパスフィルタを通過した信号がアンテナスイッチング手段２１Ａを経由してアンテナ１１、１２から送出される。
【００６９】
図５に図解した多用途ソフトウエア規定型無線送信装置１Ａにおいても、再構築可能なディジタル回路（ＲＤＣ）８１Ａ、８２Ａに希望するプログラムをロードすることにより、２種の処理を同時に、あるいは、１つの処理を分担して行うことができる。
【００７０】
第３実施の形態
図６を参照してを参照して、本発明の多用途ソフトウエア規定型無線通信装置の第３実施の形態として多用途ソフトウエア規定型無線送受信装置を述べる。
【００７１】
図６に図解した多用途ソフトウエア規定型無線送受信装置１Ｂは、図１に図解した多用途ソフトウエア規定型無線受信装置１と、図５に図解した多用途ソフトウエア規定型無線送信装置１Ａとを合体させたものである。
図６の多用途ソフトウエア規定型無線送受信装置１Ｂには２系統の送受信回路が設けられているので、２種の送受信を同時または時間をずらして行うことができる。
そのために、再構築可能なディジタル回路８１Ｂ、８２Ｂに、共用メモリ装置９２から、あるいは、無線を介して、送受信および信号処理プログラムをロードする。
【００７２】
そのような２種の送受信を行う例としては、たとえば、ＰＨＳ通信とＩＴＳ通信とを同時に図６に図解した１台の多用途ソフトウエア規定型無線送受信装置１Ｂで行うことができる。あるいは、ＩＴＳ通信とＩＰディジタル通信を同時に行うことができる。
【００７３】
上述した実施の形態は本発明の例示にすぎない。したがって、本発明の思想に則して、種々の変形態様をとることができる。
【００７４】
【発明の効果】
上述したように、本発明の多用途ソフトウエア規定型無線通信装置は、再構築可能なディジタル回路に希望するプログラムをロードさせ、アンテナスイッチング手段、モードスイッチング手段などを適切に駆動することにより、種々の処理か同時的、または、独立して、あるいは、協動して遂行することがてきる。
【００７５】
本発明の多用途ソフトウエア規定型無線通信装置は、利用が容易なＦＰＧＡ、ＤＳＰなどで再構築可能なディジタル回路を構成し、回路規模が小さな直接周波数変換回路を用いているので、小型、軽量、低価格で製造できる。
【図面の簡単な説明】
【図１】図１は本発明の多用途ソフトウエア規定型無線通信装置の第１実施の形態として多用途ソフトウエア規定型無線受信装置の構成図である。
【図２】図２は図１の多用途ソフトウエア規定型無線受信装置の動作態様の第１形態の処理動作を示すフローチャートである。
【図３】図３は図１の多用途ソフトウエア規定型無線受信装置の動作態様の第２形態の処理動作を示すフローチャートである。
【図４】図４は図１の多用途ソフトウエア規定型無線受信装置の動作態様の第３形態の処理動作を示すフローチャートである。
【図５】図５は本発明の多用途ソフトウエア規定型無線通信装置の第２実施の形態として多用途ソフトウエア規定型無線送信装置の構成図である。
【図６】図６は本発明の多用途ソフトウエア規定型無線通信装置の第３実施の形態として多用途ソフトウエア規定型無線送受信装置の構成図である。
【符号の説明】
１・・多用途ソフトウエア規定型無線受信装置
１Ａ・・多用途ソフトウエア規定型無線送信装置
１Ｂ・・多用途ソフトウエア規定型無線送受信装置
１１、１２・・アンテナ
２１、２１Ａ、２１Ｂ・・アンテナスイッチング手段
３１、３２・・受信ブロック
５１、５１Ａ、５１Ｂ・・モードスイッチング手段
６１、６２・・直接周波数変換回路（ＤＣＣ、ダウンコンバータ）
７１、７２・・アナログ／ディジタル変換ブロック（Ａ／ＤＣ）
８１、８２・・再構築可能なディジタル回路（ＲＤＣ）
９１・・データ接続手段
９２・・共用メモリ装置
９５・・制御手段
１３１、１３２・・送信ブロック
１６１、１６２・・直接周波数変換回路
（ＤＣＣ、アップコンバータ）
１７１、１７２・・ディジタル／アナログ変換ブロック（ＤＡＣ）
【図１】
0004403653.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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