(57)【特許請求の範囲】
【請求項１】
第１導電型のチャネル不純物を有する半導体基板と、
前記半導体基板の表面内の第１表面領域から前記半導体基板の内部に向けて形成され、前記チャネル不純物の濃度よりも高濃度の第２導電型の少なくとも１種類の不純物を有する第１高濃度不純物領域と、
前記半導体基板の前記表面内の前記第１表面領域に隣接する第２表面領域上に形成された絶縁膜と、
前記絶縁膜の表面上に形成された制御電極と、
前記半導体基板の前記表面内の前記第２表面領域に隣接する第３表面領域から前記半導体基板の内部に向けて前記第１高濃度不純物領域に対向して形成され、前記第１高濃度不純物領域と同一の前記少なくとも１種類の不純物を有する第２高濃度不純物領域と、
前記第２表面領域中、前記第１表面領域と前記第２表面領域との境界側の第４表面領域から、少なくとも前記第２高濃度不純物領域に対向する前記第１高濃度不純物領域の端面の一部と結合しつつ、前記半導体基板の内部に向けて形成されており、且つ前記第１及び第２高濃度不純物領域内の前記少なくとも１種類の不純物の濃度よりも低濃度の前記第２導電型の第１不純物を有する第１ＬＤＤ層と、
前記第１表面領域と前記第２表面領域との前記境界から前記第１ＬＤＤ層の前記第４表面領域の端よりも内側迄に位置する第５表面領域から前記第１高濃度不純物領域の前記端面と接合しつつ、前記第１ＬＤＤ層の内部に向けて形成されており、且つ前記第１及び第２高濃度不純物領域内の前記少なくとも１種類の不純物の前記濃度よりも低濃度の前記第２導電型の第２不純物と、前記第１不純物とを有する第２ＬＤＤ層とを備え、
前記第１ＬＤＤ層は、
前記半導体基板の前記表面に平行に前記制御電極の中央部から前記制御電極の端面を眺めた水平方向に対する不純物濃度変化に相当する第１濃度勾配を有して前記第１不純物が前記半導体基板の内部に分布する第１主分布と、
前記第１濃度勾配よりも小さく且つ前記チャネル不純物の前記濃度に向けて緩やかな前記第１不純物の濃度の増大を与える第２濃度勾配を有して、前記第１不純物が前記第１主分布よりも深く前記半導体基板の内部に分布する第１テイル分布とを備え、
前記第２ＬＤＤ層は、
前記第１主分布と前記第１高濃度不純物領域の前記端面との接合付近の前記第１不純物の前記濃度の低減分を補填可能な前記水平方向に対する濃度分布を有して、前記第２不純物が前記第２ＬＤＤ層の内部に分布する第２主分布を備えることを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第５表面領域から前記第２ＬＤＤ層の内部に向けて形成された第１窒素層を更に備えることを特徴とする、
半導体装置。
【請求項３】
請求項１又は２記載の半導体装置であって、
前記第２表面領域中、前記第２表面領域と前記第３表面領域との境界側の第６表面領域から、少なくとも前記第２高濃度不純物領域の端面の一部と接合しつつ、前記半導体基板の内部に向けて形成されており、且つ前記第１及び第２高濃度不純物領域内の前記少なくとも１種類の不純物の濃度よりも低濃度の前記第２導電型の第３不純物を有する第３ＬＤＤ層とを更に備え、
前記第３ＬＤＤ層は、
第３濃度勾配を有して前記第３不純物が前記半導体基板の内部に分布する第３主分布と、
前記第３濃度勾配よりも小さく且つ前記チャネル不純物の前記濃度に向けて緩やかな前記第３不純物の濃度の増大を与える第４濃度勾配を有して、前記第３不純物が前記第３主分布よりも深く前記半導体基板の内部に分布する第２テイル分布とを備えることを特徴とする、
半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記第２表面領域と前記第３表面領域との前記境界から前記第３ＬＤＤ層の前記第６表面領域の端よりも内側迄に位置する第７表面領域から前記第２高濃度不純物領域の前記端面と接合しつつ、前記第３ＬＤＤ層の内部に向けて形成されており、且つ前記第１及び第２高濃度不純物領域内の前記少なくとも１種類の不純物の前記濃度よりも低濃度の前記第２導電型の第４不純物と、前記第３不純物とを有する第４ＬＤＤ層とを更に備え、
前記第４ＬＤＤ層は、
前記第３主分布と前記第２高濃度不純物領域の前記端面との接合付近の前記第３不純物の前記濃度の低減分を補填可能な前記水平方向に対する濃度分布を有して、前記第４不純物が前記第３ＬＤＤ層の内部に分布する第４主分布を備えることを特徴とする、
半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第７表面領域から前記第４ＬＤＤ層の内部に向けて形成された第２窒素層を更に備えることを特徴とする、
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体ＬＳＩ用の半導体装置に関するものであり、特にＬｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ（以後、ＬＤＤと称す）層構造とその形成技術とに関する。
【０００２】
【従来の技術】
従来より、ＭＯＳＦＥＴにおいては、ホットキャリア劣化対策としてＬＤＤ層構造が用いられている。例えば、図１０は、従来技術１である１重ＬＤＤ層構造のｎ型ＭＯＳＦＥＴを示す縦断面図である。同図１０において、例えばボロン（Ｂ）を注入して形成したｐ−ｗｅｌｌを有する半導体基板２Ｐの表面上にゲート絶縁膜１１Ｐ及びゲート電極５Ｐが順次に形成された半導体装置１Ｐ１において、リン（Ｐ）又は砒素（Ａｓ）を１回イオン注入してＬＤＤ層８Ｐ，１０Ｐをほぼ左右対称に作り、その後、サイドウォール６Ｐを形成した上で、Ａｓ等を更にイオン注入し拡散させることで高濃度（ｎ+）のソース／ドレイン領域３Ｐ，４Ｐを形成している。尚、参考として、図１０のｎ型ＭＯＳＦＥＴの製造フローを図１１に示す。
【０００３】
又、従来技術１の変形例にあたる従来技術２として、２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴが、特開平７−２９７３９３号公報に提案されている。このｎ型ＭＯＳＦＥＴ１Ｐ２の構造を図１２に示す。同図１２のｎ型ＭＯＳＦＥＴ１Ｐ２では、Ａｓを１回イオン注入して内側のＬＤＤ層８Ｐ，１０Ｐを従来技術１と同様の方法で作った上で、熱処理による拡散を利用して拡散係数の大きいＰ層より成る外側のＬＤＤ層７Ｐ，９Ｐを作り、同層７Ｐ，８Ｐで以て内側のＡｓ層８Ｐ，１０Ｐを覆っている。
【０００４】
【発明が解決しようとする課題】
（１）  先ず、従来技術１の１重ＬＤＤ層構造を有するＭＯＳＦＥＴでは、ＬＤＤ層（図１０のＡｓ層８Ｐ，１０Ｐ）がドレイン電界を緩和する結果、ホットキャリア耐性及び耐圧が改善されるという利点がある。しかし、その反面として、上記ＬＤＤ層がソースとドレイン間の寄生抵抗として働き、駆動能力を低下させてしまうという問題点を有している。
【０００５】
（２）  これに対して、従来技術２の２重ＬＤＤ層構造のＭＯＳＦＥＴにおいては、比較的低濃度の外側のＰ層とその内側の表面近傍に位置する比較的高濃度のＡｓ層との２重構造によって階段状の不純物濃度分布が作られており、これにより、やや低濃度のＰより成るＬＤＤ層でドレイン電界を緩和し、やや高濃度なＡｓより成るＬＤＤ層によって抵抗成分を低減化し、以て駆動能力を従来技術１よりも改善する試みが成されている。
【０００６】
ところが、この構造では、やや高濃度のＡｓ層と低濃度の外側のＰ層との濃度分布の和が階段状に変化する領域が半導体基板内部に生じてしまうため、その領域で局所的に強い電界が発生してしまう結果、ホットキャリア耐性は逆に従来技術１よりも劣化してしまうという、新たな問題点を生じさせてしまう。この点を、明らかにすべく、本願発明者は、特開平７−２９７３９３号公報の図２に記載の２重ＬＤＤ層構造のｎ型ＭＯＳＦＥＴにおける、半導体基板表面に平行な水平方向に対する不純物濃度の分布（ゲート絶縁膜と半導体基板表面との界面から深さ０．０５μｍだけ半導体基板内部に入った位置での不純物濃度分布である）をシミュレーションした。その研究結果（非公知）を図１３に示す。
【０００７】
図１３において、横軸ｘは図１２に示す水平方向ないし横方向ｘを示し、図１３中のｘ＝０．００μｍの位置は図１２に於ける両Ｐ層７Ｐ，９Ｐ（ｎ-（２））の端部で挟まれた半導体基板２Ｐの表面の中央部を示し、そこから半導体基板２Ｐの内部へ向かう垂直ないしは縦方向ｙが図１３中のｙ方向にあたる。同図１３に示すように、外側のＬＤＤ層の不純物成分たるＰの濃度は１Ｅ１６ｃｍ-3から１Ｅ１８ｃｍ-3へ向けて比較的高い勾配で以て増大しており、図１３のｘ＝０．０８μｍの位置からは、Ｐの濃度勾配よりも更に高い濃度勾配で以てＡｓの濃度が急激に増加している。従って、図１２の内側のＬＤＤ層８Ｐ，１０ＰはＡｓとＰとの両不純物を含むので、内側のＬＤＤ層８Ｐ、１０Ｐの不純物濃度は、図１３に示すｘ＝０．０８μｍの位置（同ＬＤＤ層８Ｐ，１０Ｐの端部）から以降ではＰ及びＡｓの両濃度の和として与えられる結果、急激に両層８Ｐ，１０Ｐ内の不純物濃度は増大し、特に図１３に示す交点Ｐ１では両者の濃度は等しいので、図１２のＬＤＤ層８Ｐ、１０Ｐ内で不純物濃度がステップ状に約２倍にまで急増するという事態が生じている。更に、図１３の領域Ｐ２は図１２のＬＤＤ層８Ｐ（１０Ｐ）とｎ+層３Ｐ（４Ｐ）との接合部分にあたるため、この領域でも濃度接続が階段状になる。
【０００８】
この様に、従来技術２は、その駆動能力，耐圧及びホットキャリア耐性等の特性を総合的に評価した場合には、従来技術１の１重ＬＤＤ層構造とシングルドレイン構造との中間的な特性しか発揮しえないという問題点を有している。
【０００９】
この発明はこの様な問題状況を打開すべくなされたものであり、従来技術１及び２よりもより一層ドレイン電界を緩和してホットキャリア耐性の改善を図りつつ、駆動能力の低下をも防いで従来技術１よりも駆動能力の向上を図ることを目的とするものである。
【００１０】
【課題を解決するための手段】
請求項１に係る発明は、第１導電型のチャネル不純物を有する半導体基板と、前記半導体基板の表面内の第１表面領域から前記半導体基板の内部に向けて形成され、前記チャネル不純物の濃度よりも高濃度の第２導電型の少なくとも１種類の不純物を有する第１高濃度不純物領域と、前記半導体基板の前記表面内の前記第１表面領域に隣接する第２表面領域上に形成された絶縁膜と、前記絶縁膜の表面上に形成された制御電極と、前記半導体基板の前記表面内の前記第２表面領域に隣接する第３表面領域から前記半導体基板の内部に向けて前記第１高濃度不純物領域に対向して形成され、前記第１高濃度不純物領域と同一の前記少なくとも１種類の不純物を有する第２高濃度不純物領域と、前記第２表面領域中、前記第１表面領域と前記第２表面領域との境界側の第４表面領域から、少なくとも前記第２高濃度不純物領域に対向する前記第１高濃度不純物領域の端面の一部と接合しつつ、前記半導体基板の内部に向けて形成されており、且つ前記第１及び第２高濃度不純物領域内の前記少なくとも１種類の不純物の濃度よりも低濃度の前記第２導電型の第１不純物を有する第１ＬＤＤ層と、前記第１表面領域と前記第２表面領域との前記境界から前記第１ＬＤＤ層の前記第４表面領域の端よりも内側迄に位置する第５表面領域から前記第１高濃度不純物領域の前記端面と接合しつつ、前記第１ＬＤＤ層の内部に向けて形成されており、且つ前記第１及び第２高濃度不純物領域内の前記少なくとも１種類の不純物の前記濃度よりも低濃度の前記第２導電型の第２不純物と、前記第１不純物とを有する第２ＬＤＤ層とを備え、前記第１ＬＤＤ層は、前記半導体基板の前記表面に平行に前記制御電極の中央部から前記制御電極の端面を眺めた水平方向に対する不純物濃度変化に相当する第１濃度勾配を有して前記第１不純物が前記半導体基板の内部に分布する第１主分布と、前記第１濃度勾配よりも小さく且つ前記チャネル不純物の前記濃度に向けて緩やかな前記第１不純物の濃度の増大を与える第２濃度勾配を有して、前記第１不純物が前記第１主分布よりも深く前記半導体基板の内部に分布する第１テイル分布とを備え、前記第２ＬＤＤ層は、前記第１主分布と前記第１高濃度不純物領域の前記端面との接合付近の前記第１不純物の前記濃度の低減分を補填可能な前記水平方向に対する濃度分布を有して、前記第２不純物が前記第２ＬＤＤ層の内部に分布する第２主分布を備えることを特徴とする。
【００１２】
請求項２に係る発明は、請求項１記載の半導体装置であって、前記第５表面領域から前記第２ＬＤＤ層の内部に向けて形成された第１窒素層を更に備えることを特徴とする。
【００１３】
請求項３に係る発明は、請求項１又は２記載の半導体装置であって、前記第２表面領域中、前記第２表面領域と前記第３表面領域との境界側の第６表面領域から、少なくとも前記第２高濃度不純物領域の端面の一部と接合しつつ、前記半導体基板の内部に向けて形成されており、且つ前記第１及び第２高濃度不純物領域内の前記少なくとも１種類の不純物の濃度よりも低濃度の前記第２導電型の第３不純物を有する第３ＬＤＤ層とを更に備え、前記第３ＬＤＤ層は、第３濃度勾配を有して前記第３不純物が前記半導体基板の内部に分布する第３主分布と、前記第３濃度勾配よりも小さく且つ前記チャネル不純物の前記濃度に向けて緩やかな前記第３不純物の濃度の増大を与える第４濃度勾配を有して、前記第３不純物が前記第３主分布よりも深く前記半導体基板の内部に分布する第２テイル分布とを備えることを特徴とする。
【００１４】
請求項４に係る発明は、請求項３記載の半導体装置であって、前記第２表面領域と前記第３表面領域との前記境界から前記第３ＬＤＤ層の前記第６表面領域の端よりも内側迄に位置する第７表面領域から前記第２高濃度不純物領域の前記端面と接合しつつ、前記第３ＬＤＤ層の内部に向けて形成されており、且つ前記第１及び第２高濃度不純物領域内の前記少なくとも１種類の不純物の前記濃度よりも低濃度の前記第２導電型の第４不純物と、前記第３不純物とを有する第４ＬＤＤ層とを更に備え、前記第４ＬＤＤ層は、前記第３主分布と前記第２高濃度不純物領域の前記端面との接合付近の前記第３不純物の前記濃度の低減分を補填可能な前記水平方向に対する濃度分布を有して、前記第４不純物が前記第３ＬＤＤ層の内部に分布する第４主分布を備えることを特徴とする。
【００１５】
請求項５に係る発明は、請求項４記載の半導体装置であって、前記第７表面領域から前記第４ＬＤＤ層の内部に向けて形成された第２窒素層を更に備えることを特徴とする。
【００２３】
【発明の実施の形態】
本実施の形態に係る半導体装置は、▲１▼ポリシリコン等より成るゲート電極（制御電極とも称す）及びＳｉＯ2膜等より成るゲート絶縁膜（単に絶縁膜とも称す）の両端面側から半導体基板のチャネル領域側の内部奥深くに（ｙ方向に）向かって形成された、チャネル不純物と同程度の不純物濃度近傍に至るまで水平方向（ｘ方向）に対して緩やかに増大する濃度勾配を以て不純物が分布する、主たるＬＤＤ層（後述の第１，第３ＬＤＤ層に該当）と、▲２▼上記主ＬＤＤ層が基板表面付近に作る低濃度領域の濃度を補うように、ｙ方向に向かって新たに注入されて上記主ＬＤＤ層内の比較的浅い所に分布する不純物を有する副ＬＤＤ層（後述する第２，第４ＬＤＤ層に該当）とを有する点に特徴がある。即ち、本発明に係る２重ＬＤＤ層構造を有する半導体装置は、ホットキャリア耐性の改善に主眼をおくものであり、既述した従来技術１のものよりもホットキャリア耐性を改善しつつ、駆動能力をも改善せんとするものである。そのために、上記の主ＬＤＤ層が有するチャネリングテイル分布によって十分な電界緩和を行うと共に、主ＬＤＤ層とソース／ドレイン層等を成す高濃度不純物領域（ｎ+層やｐ+層）との間にできる低濃度不純物分布を、上記の副ＬＤＤ層に含まれる、新たに注入された不純物の濃度分布で補って、副ＬＤＤ層内の全不純物の濃度がなめらかに上記高濃度不純物領域の不純物濃度と接続可能としている。
【００２４】
以下、本半導体装置の代表例としてｎ型ＭＯＳＦＥＴを用いて、本半導体装置のより具体的な構造例と製造方法例とを、それぞれ実施の形態１及び２として詳述する。
【００２５】
（実施の形態１）
図１は、本実施の形態に係るｎ型ＭＯＳＦＥＴ１の構造を示す縦断面である。同図１において、ボロン（Ｂ）等のアクセプタ（第１導電型のチャネル不純物をなす）が予め活性領域内に注入されてｐ−ｗｅｌｌを基板内部に形成する半導体基板２の表面ＳＳは、ここでは説明の便宜上、第１〜第３表面領域ＳＲ１〜ＳＲ３に大別される。しかも、第１及び第３表面領域ＳＲ１，ＳＲ３に隣接して両者によって挟まれた第２表面領域ＳＲ２は、第１表面領域ＳＲ１と第２表面領域ＳＲ２との第１境界Ｂ１側から第２表面領域ＳＲ２の中央部分（点Ｏ）へ向けて広がった第４表面領域ＳＲ４と、第２表面領域ＳＲ２と第３表面領域ＳＲ３との第２境界Ｂ２側から上記中央部分へ向けて広がった第６領域ＳＲ６と、両領域ＳＲ４，ＳＲ６で挟まれた中央表面領域（その中心部分が、表面ＳＳに平行な水平方向ないしは横方向に延びたｘ軸と、ｘ軸に直交し半導体基板２の内部方向（縦方向）に延びたｙ軸との交点たる中心点Ｏをなす）とから成る。更に、第４表面領域ＳＲ４は、第１境界Ｂ１から、当該領域ＳＲ４の端部Ｅ４よりも内側（第１境界Ｂ１側）に位置する端部Ｅ５にまで広がった第５表面領域ＳＲ５と、両領域ＳＲ４，ＳＲ５とで挟まれた表面領域とを有する。又、対称的に、第６表面領域ＳＲ６もまた、第２境界Ｂ２から、当該領域ＳＲ６の端部Ｅ６よりも内側に位置する端部Ｅ７にまで広がった第７表面領域ＳＲ７と、両領域ＳＲ６、ＳＲ７で挟まれた表面領域とを有する。
【００２６】
本ｎ型ＭＯＳＦＥＴ１は、従来のものと同様に、第１表面領域ＳＲ１から半導体基板２内部に向けて形成された、チャネル不純物濃度よりも高濃度の第２導電型（ｎ型）の少なくとも１種類の不純物（ここでは、砒素（Ａｓ）とリン（Ｐ）とを含む）より成る第１高濃度不純物領域（ｎ+層）と、第２表面領域ＳＲ２の内の中央表面領域と第４及び第６表面領域ＳＲ４，ＳＲ６の一部との上に順次に形成されたゲート絶縁膜１１及びゲート電極５と、ゲート電極５の両端面５Ｅ１，５Ｅ２とゲート絶縁膜１１の両端面とに接合して両部５，１１を取り囲むサイドウォール６と、第３表面領域ＳＲ３から半導体基板２内部に向けて形成され、且つ、その一方の端面４Ｅが第１高濃度不純物領域３の一方の端面３Ｅと対向して成り、しかも、同領域３と同一種類・同一濃度及び同一導電型の不純物を含む第２高濃度不純物領域（ｎ+層）４とを有している。
【００２７】
そして、本ｎ型ＭＯＳＦＥＴ１における特徴的構成要素は、次の第１〜第４ＬＤＤ層７〜１０にある。即ち、本ｎ型ＭＯＳＦＥＴ１は、先ず、▲１▼第４表面領域ＳＲ４から、少なくとも端面３Ｅの一部と接合しつつ（その深さは不純物注入条件によっては第１高濃度不純物領域３の深さないしは厚みよりも大きくなる場合があり、そのときには端面３Ｅの前面と接合する）、半導体基板２内部、特にチャネル領域側へ向けて奥深くまで広がった第１ＬＤＤ層７を有する。同層７は、第１高濃度不純物領域３内の不純物濃度よりも低濃度（ｎ-（１））の第２導電型（ｎ型）の第１不純物（ここでは、比較的拡散係数の小さいＡｓに該当）を有する。
【００２８】
ここで、ドーズ量３Ｅ１３ｃｍ-2のＡｓを（１００）表面ＳＳに対して４５゜のチルト角度（この定義は後述する）で且つ１００ｋｅＶのエネルギーで以てｐ−ｗｅｌｌ内部にイオン注入して、ゲート長０．３５μｍのｎチャネル型ＭＯＳＦＥＴを形成するとしたときのＡｓの濃度の二次元分布のシミュレーション結果を、図２に示す。尚、サイドウォール幅は６０ｎｍである。ここでは、チャネル不純物をなすＢの濃度のオーダは１０17ｃｍ-3であり、図２の横軸及び縦軸は各々図１のｘ軸及びｙ軸にあたり、Ａｓの濃度の２次元分布中、左側部分が第１ＬＤＤ層７のものにあたる。
【００２９】
同シミュレーション結果より明らかな通り、ｘ＝０の位置から−ｘ方向、即ち第１境界Ｂ１側方向（水平方向）に対する第１不純物Ａｓの濃度変化として定義される濃度勾配は、基板表面ＳＳからｙ方向へ比較的浅い範囲の所（０≦ｙ≦０．１μｍ程度）では大きい（各濃度分布の間隔が非常に狭い、ないしはチャネル横方向の広がりは非常に小さい）。逆に、それよりもｙ方向に深く入った所では、Ａｓの濃度分布の間隔はより広がっており（比喩的に言えば、あたかも等高線の間隔が広くなっているような状態が見られる）、第１境界Ｂ１側から眺めたＡｓの各濃度分布の頂点ないしは先端は、表面ＳＳの法線方向からみて反時計方向に４５゜の角度ないしは傾きをなす直線方向に沿ってなだらかに分布していることが、理解される。このなだらかなテイル分布は、実施の形態２で後述するチャネリング現象が起こり得るチルト角度（（１００）表面ではチルト角度は±４５゜）でＡｓをイオン注入した結果、チャネル効果によって生じた分布、即ちチャネリングテイル分布であり、そのテイル分布をここでは「第１テイル分布」と呼ぶと共に、そのときのＡｓの濃度勾配を「第２濃度勾配」と呼ぶ。これに対して、浅い位置（０≦ｙ≦０．１μｍ程度）でのＡｓの濃度分布を、ここでは、チャネリング現象によらない濃度分布である意味として、「第１主分布」と呼ぶと共に、そこでのＡｓの濃度勾配を「第１濃度勾配」と称す。
【００３０】
図２より明らかな通り、第１ＬＤＤ層７内には、基板表面ＳＳから＋ｙ方向に対して第１主分布とそれに引き続く第１テイル分布という２種類の豊富なＡｓの濃度分布が広がっていることが理解される。この点を、図３に模式的に示す。即ち、Ａｓの＋ｙ方向への濃度分布は、▲１▼チャネリング現象を伴わず基板表面ＳＳから＋ｙ方向に向かって比較的に浅い所に注入イオンの飛程が存在する、ガウシャン形状の様な分布となる第１主分布ＳＤと、▲２▼チャネリング現象によって基板内部奥深くにまで到達したＡｓの分布より成り、Ａｓの濃度が＋ｙ方向に沿って緩やかに、ないしは単調に減少していく第２テイル分布ＴＤとを有する。
【００３１】
図４は、図３に示した深さ方向ｙに対するＡｓの不純物濃度分布を実証すべく行った実験結果であり、（１００）面の半導体基板２に対してドーズ量２．８Ｅ１３ｃｍ-2のＡｓを３０ｋｅＶのエネルギーで且つチルト角度４５゜で注入して出来た第１ＬＤＤ層７（又は後述の第３ＬＤＤ層９）内のＡｓの不純物濃度を与えるＳＩＭＳ分析データを示している。図４より、主分布の途中より基板内奥深くに至るまで緩やかにＡｓの濃度が減少していくチャネリング現象、即ち、テイル分布の発生が明瞭に確認される。
【００３２】
更に、本ＭＯＳＦＥＴ１は、▲２▼第５表面領域ＳＲ５から第１ＬＤＤ層７の表面領域近傍の内部に至るまで形成された第２ＬＤＤ層（ｎ-（２））８を有している。しかも、同層８は、（ｉ）第１高濃度不純物領域（ｎ+）３の不純物濃度よりも低濃度の第２導電型（ｎ型）の第２不純物（例えばリン（Ｐ））と、（ｉｉ）第１ＬＤＤ層７に含まれている第１不純物Ａｓとを有する。尚、第２不純物としては、リンに代えてＡｓを用いることも可能であるが、本願発明者のシミュレーションによる分析によれば、第２ＬＤＤ層８内の第２不純物にはＡｓよりもＰの方が好ましいこと、即ち、Ｐをチャネリング現象を起こさないチルト角度で第５表面領域ＳＲ５から第２不純物として注入する方が、後述するように、より好ましい濃度分布が得られることが、判明している。そして、第２ＬＤＤ層８内の第２不純物たるＰの濃度分布もまた飛程の極めて小さい第２主分布（図３の第１主分布ＳＤに相当のガウス分布形状）をなす。ここで、特に重要なのは、第２不純物Ｐの濃度設定である。即ち、第２不純物Ｐの濃度分布は、基板表面ＳＳよりｙ方向に向かって比較的浅い位置における領域にあたる、第１ＬＤＤ層７と端面３Ｅとの接合付近における第１不純物Ａｓの濃度減少分を補い得るような分布ないしは水平方向ｘに対する濃度勾配を有している。この点を、以下に、図５のシミュレーション結果を基に詳述する。
【００３３】
図５は（１００）面の基板表面ＳＳとゲート絶縁膜１１との界面から深さ１０ｎｍの位置における、不純物Ｂ，Ａｓ，Ｐの各横方向（ｘ方向）に対する濃度分布を示すシミュレーション結果（なお、ゲート長は０．３５μｍとして設定されている）である。ここで示されたシミュレーション結果は、シミュレーション条件によって図１の端部Ｅ４及びＥ５が一致する場合であり、便宜上、図１の−ｘ方向を図５では＋ｘ方向に読み直す必要がある。図５に示す分布を有するＰを第２不純物として用いる場合には、ｘが０．０３μｍ〜０．１５μｍの範囲内ではＡｓとＰの両濃度勾配はほぼ一致しているが、ここではＰの濃度勾配は重要ではない。寧ろ重要な点は、図５中の領域Ｐ３（ｙ方向に比較的浅い位置での端面３Ｅ付近領域に相当）におけるＰとＡｓとの濃度分布の相関関係である。即ち、Ａｓの濃度は、この領域Ｐ３では、極大値から極小値へ向けて一旦減少しているのに対して、Ｐの濃度は、この領域Ｐ３でも、上記Ａｓ濃度の減少分を補いうるに足りる増大傾向を示している。この様に、領域Ｐ３において、Ａｓ濃度の減少分を十分補填し得るように、Ｐの濃度が設定される点に、意義がある。その意味では、第２ＬＤＤ層８内では、Ｐの濃度はＡｓの濃度とほぼ同程度であるとも言える。そして、第２ＬＤＤ層８内では、第１及び第２不純物Ａｓ，Ｐの両濃度の和が第２ＬＤＤ層８内の不純物濃度となるので、表面付近の内部領域に生じ得る第１ＬＤＤ層７（Ａｓ）とｎ+層（Ａｓ）３との不純物濃度間の溝（両不純物濃度値の段差）が第２ＬＤＤ層８内のＰの濃度によって実効的に補われ、第２ＬＤＤ層８内では、ｎ型不純物の水平方向（ｘ）の濃度変化は、ｎ+層３内の水平方向（ｘ）に対するｎ型不純物濃度変化となめらかに接続されている。
【００３４】
更に、ｙ方向に対して図５の場合よりもより一層深い位置にあたる深さ８０ｎｍの位置に於ける、水平方向（ｘ）に対する各不純物Ｂ，Ａｓ，Ｐの濃度変化を示すシミュレーション結果を、図６に示す。同図６では、ｘの値が小さい範囲内では、Ｐの濃度はチャネル不純物Ｂや第１不純物Ａｓのそれらよりも十分に小さいので、深さ８０ｎｍの位置での第１ＬＤＤ層７内の不純物濃度勾配は第１不純物Ａｓの第２濃度勾配で以てほぼ定まると言って良い。そして、重要なのは、第１不純物たるＡｓの第２濃度勾配は、第１主分布を形成する第１不純物たるＡｓの第１濃度勾配（図５参照）よりも小さく、且つ、チャネル不純物たるＢの濃度値（約２．５Ｅ１７ｃｍ-3）の前後に向けて緩やかに第１不純物たるＡｓの濃度の増大を与える勾配を有している点にある。そして、このような基板表面から深い位置では、第１不純物たるＡｓの濃度分布がチャネル不純物たるＢの濃度と同程度からその１／１０程度の範囲内であれば、互いに低濃度なＡｓとＢとのＰＮ接合が基板内部奥深くまでに生じ、これにより、実効的な接合濃度が低くなり、空乏層の範囲を十分に広げ得る結果、効果的にドレイン電界を緩和することができる。
【００３５】
又、図１に示すように、本ＭＯＳＦＥＴ１は、第１及び第２ＬＤＤ層７，８と対称的な構造をなす様に、第３及び第４ＬＤＤ層９（ｎ-（１）），１０（ｎ-（２））を有している。即ち、第３ＬＤＤ層９は、第６表面領域Ｓ６から第２高濃度不純物領域（ｎ+層）４の端面４Ｅと少なくともその一部を接合しつつ、基板内部奥深くに至るまで、第３不純物たるＡｓのチャネル効果によって形成されており、その第３不純物たるＡｓの濃度の２次元分布のシミュレーション結果は既述した図２の右側部分（＋ｘ方向側）に該当し、同様に図３〜図５の結果が同層９についても妥当し、同層９は、▲１▼第１濃度勾配とほぼ同一のＡｓの第３濃度勾配を有する、第３主分布ＳＤと、▲２▼上記第３濃度勾配よりも小さく、且つＢの濃度（１０17ｃｍ-3程度）前後に向けて緩やかに濃度を増大させうる傾斜を有する第４濃度勾配を有する第２テイル分布（ＴＤ）とを有する。この層９の存在によって、より一層のドレイン電界緩和がなされ、より一層のホットキャリア耐性の改善を可能とする。
【００３６】
又、第４ＬＤＤ層１０は、第７表面領域ＳＲ７から端面４Ｅと全面的に接合しつつ、第３ＬＤＤ層９内部の表面付近領域に向けて形成されており、同層１０は、後述する様に新たに４５゜以外のチルト角度でイオン注入された、低濃度（ｎ-）の第２導電型（ｎ型）の第４不純物たるＰ（又はＡｓ）と、既存の第３不純物たるＡｓとが混在して成る部分である。そして、同層１０についても既述の図５のシミュレーション結果が成立し、同層１０内の第４不純物たるＰは、第３ＬＤＤ層９と第２高濃度不純物領域４との接合近傍における第３不純物Ａｓの低濃度領域の濃度を補って足りる、水平方向（ｘ）に対する濃度分布を有する第４主分布を形成する。これにより、第４ＬＤＤ層１０内では、第３及び第４不純物ＡＳ，Ｐの濃度の和より成る分布は、端面４Ｅ近傍においても、第２高濃度不純物領域（ｎ+層）４中の不純物（ここではＡｓ，Ｐ）の濃度分布となめらかに接続し、その結果、階段状の濃度分布は生せず、表面付近の浅い位置の領域をより一層低抵抗化することができる。
【００３７】
以上の様に、本ＭＯＳＦＥＴは、ゲート電極端から半導体内部（チャネル領域）側へ４５゜の方向に向かって延びた、（ｉ）主分布と、（ｉｉ）水平方向に対する濃度分布がチャネル不純物濃度の１／１０程度の濃度からチャネル不純物濃度と同程度の濃度までの範囲内で非常になだらかに変化するテイル分布とを持つ第１，第３ＬＤＤ層７，９（第１低濃度不純物領域）と、同ＬＤＤ層７，９の表面付近の低濃度領域の濃度を補い本層８，１０内の不純物濃度を高濃度不純物領域中の不純物強度となめらかに接続し得る第２，第４ＬＤＤ層（第２低濃度不純物領域）８，１０とから成る、２重ＬＤＤ層構造を有する。
【００３８】
このような２重ＬＤＤ層構造のｎ型ＭＯＳＦＥＴでは、第１，第３ＬＤＤ層７，９が比較的深い位置において低濃度のＰＮ接合を形成するために、効果的にドレイン電界を緩和することができる。また、第１，第３ＬＤＤ層７，９が作る表面付近の低濃度層、つまり、高抵抗層を、第２，第４ＬＤＤ層８，１０が濃度減少分をなめらかに増大させる様に覆うために、局所的に電界の強い領域を発生させることなく、著しいオン電流の低下をも防ぐことができる。
【００３９】
尚、ｎ+層３，４の不純物濃度は、低抵抗を目的とするために、通常は１０20ｃｍ-3以上の濃度値に設定される。
【００４０】
最後に、上述した本ＭＯＳＦＥＴ１の有する利点を既述した従来技術１，２と比較した結果を、次の表１に示す。
【００４１】
【表１】
0004446509.tif 000002
【００４２】
（実施の形態１の変形例）
本変形例は、少なくとも第２及び第４ＬＤＤ層８，１０の表面付近領域内に窒素層を形成し、界面準位の低減を図ることを目的としてなされたものである。その具体的構造例を、以下に、図７を参照して説明する。
【００４３】
同図７に示すように、半導体基板表面中の第５及び第１表面領域ＳＲ５，ＳＲ１から半導体基板２の内部へ向けて比較的浅く入った領域（表面付近領域）に第１窒素層２０Ａが形成されている。これと対称的に、第７及び第３表面領域ＳＲ７、ＳＲ３から半導体基板２内部の表面付近領域に、第２窒素層２０Ｂが形成されている。
【００４４】
このように第１及び第２窒素層２０Ａ，２０Ｂを設けることにより、同層２０Ａ，２０Ｂ内の窒素が半導体基板２とゲート絶縁膜１１との界面（例えばＳｉ／ＳｉＯ2界面）付近に存在するラジカルの未結合手たるダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）を終端する。これにより、界面準位が低減し、その低減効果によって、より一層のホットキャリア耐性改善を図ることができる。但し、プロセス工程の点では、後述する通り、窒素注入工程が増える。
【００４５】
（実施の形態２）
以下、図８（Ａ）〜図８（Ｈ）の工程図に従って、２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴの製造方法について説明する。
【００４６】
先ず、従来方法と同様にして図８（Ａ）に示す分離酸化膜１２を形成した上で、活性領域１３内の半導体基板２の部に第１導電型のチャネル不純物たるボロン（Ｂ）をイオン注入して、ｐ−ｗｅｌｌを同基板２の内部に形成する（図８（Ｂ））。そして、ｐ型の半導体基板の表面上にゲート絶縁膜となるべき絶縁層１１Ａ（厚み１１ｔ）を形成し、更にその表面上にゲート電極（制御電極）となるべき多結晶シリコン層５Ａを堆積する（図８（Ｃ））。その後、ゲート電極用多結晶シリコン層５Ａのドライエッチングを行ってゲート電極５及びゲート絶縁膜１１を形成すると共に、更に絶縁層１１Ａの残留部分の厚み１２ｔが５０オングストローム以下になるように上記エッチングを制御し続けて、ゲート絶縁膜１１の端面周辺の活性領域１３に於ける半導体表面を被覆する絶縁性スルー膜１２を形成する（図８（Ｄ））。
【００４７】
次に、このスルー膜１２を介して、第１チルト角度（ｔｉｌｔ角）θ１を４５゜に設定した上で、第１不純物の１例である砒素（Ａｓ）を、そのドーズ量を３Ｅ１３ｃｍ-2として且つ１００ｋｅＶ程度のエネルギーで以てｐ−ｗｅｌｌ内にイオン注入して、低濃度の第１不純物層７Ａ，９Ａを形成する（図８（Ｅ））。ここで、チルト角度とは、イオン注入角度であり、半導体基板２の表面の法線方向ＮＬとイオン注入方向とのなす角度であり、例えば半導体基板の表面が（１００）面のときには、注入したイオンの一部がいわゆるチャネリング現象を起こし得る確率が最も高い角度は丁度４５゜である。このため、本表面は（１００）面であるので、４５゜の第１チルト角度で注入されたＡｓは、ｐ−ｗｅｌｌ内に、▲１▼基板表面付近の領域内にチャネル効果を伴わない主分布を形成すると共に、▲２▼チャネリング現象によってイオンがチャネル部分奥深くまで飛程した結果生じる、水平方向に対する不純物濃度がチャネル不純物濃度値（１０17ｃｍ-3オーダ）に向けて非常になだらかに増大する（濃度勾配が▲１▼のＡｓの主分布のそれよりも十分に小さい）テイル分布をも作る。
【００４８】
一方、Ａｓは拡散係数が小さいため、半導体基板２の表面付近の第１不純物層７Ａ，９Ａ内には、チャネリング現象を引き起こし得ない注入Ａｓの飛程（図３参照）に相当する深さ（即ち、Ａｓの主分布が形成される深さ）まで、やや低濃度な領域が生じてしまう（図５の領域Ｐ３参照）。この低濃度領域は寄生抵抗として寄与し、ＭＯＳＦＥＴのオン電流を低下させる原因となる。
【００４９】
そこで、この低濃度領域の不純物濃度を補填するために、例えば３０ｋｅＶから５０ｋｅＶ程度のエネルギーでドーズ量１Ｅ１３ｃｍ-2のリン（Ｐ）（第２不純物に該当）を、チャネリング現象を引き起こし得ない第２チルト角度θ２（≠４５゜）をイオン注入角度として、スルー膜１２を介して、第１不純物層７Ａ、９Ａの表面領域から同層７Ａ，９Ａの内部（主分布が生じうる深さまで）に向けてイオン注入する。これにより、同層７Ａ，９Ａの表面側近傍領域中にＡｓとＰとが混在して分布した第２不純物層８Ａ，９Ａが形成される（図８（Ｆ））。この場合、注入されたＰの水平方向（ｘ）に対する濃度勾配は同一深さにおけるＡｓのそれとほぼ等しく、しかも、Ａｓの濃度が水平方向（ｘ）に対して極大から極小へと変化する位置においても、その減少分に相当した濃度だけＰの濃度はなお増大するので（図５の領域Ｐ３参照）、注入したＰはＡｓの低濃度領域における濃度低下を補って、Ａｓの低濃度領域とＡｓのｎ+層との間の濃度勾配同士をなめらかに接続させることに十分に寄与し得る。
【００５０】
その後、スルー膜１２を除去した上で（図８（Ｇ））、ゲート絶縁膜１１及びゲート電極５の両端面上に接合するサイドウォール６を半導体基板２の表面上に形成する。そして、例えばＡｓを、チャネリング現象を引き起こさないチルト角度で以て５０ｋｅＶ程度のエネルギーでドーズ量４Ｅ１５ｃｍ-2として、露出した半導体基板２の表面より、その直下の両層７Ａ，８Ａ（９Ａ，１０Ａ）内に注入した上で拡散させることで、ｎ+層３，４を形成する。
【００５１】
この形成方法によれば、従来の１重及び２重ＬＤＤ層構造のＭＯＳＦＥＴに比べてイオン注入工程を１回追加するだけで（図８の工程（Ｆ）に相当）、実施の形態１の構造のｎ型ＭＯＳＦＥＴを確実且つ容易に形成することができる。
【００５２】
（実施の形態２の変形例）
本変形例は、既述した実施の形態１の変形例を実現するための製造方法に関するものであり、その特徴点を要約すれば、絶縁性のスルー膜を介して、チャネル効果を生じさせない第３チルト角度（≠４５゜）で以て高濃度の窒素（Ｎ2）を少なくとも第２不純物層（以下の例ではＡｓとＰとが分布するＬＤＤ層）の表面領域、つまり半導体基板表面から第２不純物層内部の比較的浅い所へ向けてイオン注入して、高濃度の窒素層を半導体基板表面の近傍領域内に形成するものである。以下、図９の工程図を参照して、具体的工程を説明する。
【００５３】
図９は、本変形例の製造方法を示す工程図である。但し、図８（Ａ）〜図８（Ｃ）に示した工程は共通しているため、図９では、これらの工程を図示しておらず、それ以降の工程を描いている。
【００５４】
先ず、厚さ５ｎｍ以下の絶縁性スルー膜１２をドライエッチングによって形成し（図９（Ｄ））、（１００）面の半導体基板表面に対してチャネル効果の生じ得る第１チルト角度θ１（＝４５゜）で以てＡｓをイオン注入し（図９（Ｅ））、更に第２チルト角度θ２（≠４５゜）でＰをイオン注入し（図９（Ｆ））、第１〜第４ＬＤＤ層７Ａ，８Ａ，９Ａ，１０Ａを形成する。ここまでの工程もまた、図８（Ｄ）〜図８（Ｆ）で述べた場合と同一である。
【００５５】
その後、１０ｋｅＶ〜２０ｋｅＶ程度のエネルギーで１．０Ｅ１５ｃｍ-2程度のドーズ量のＮ2を、第３チルト角度θ３（≠４５゜）で以てｎ-層の第２及び第４ＬＤＤ層８Ａ，１０Ａの表面から同層８Ａ，１０Ａ内部の浅い所へ向けて注入して、ｎ-層の各ＬＤＤ層８Ａ，１０Ａの表面領域近傍部分に高濃度の第１及び第２窒素層（総称して窒素層）２０Ａ，２０Ｂを形成する。これにより、既述した図７の半導体装置１Ａを形成することができる。
【００５６】
尚、先にＮ2注入を行った場合には、基板表面にアモルファス層が形成されてしまい、その後に第１チルト角度θ１（＝４５゜）でＡｓ注入を行っても十分なチャネリング現象によるＡｓのテイル分布が形成されない。このため、本変形例では、窒素のイオン注入はＡｓ及びＰのイオン注入後に行っており、これにより、確実にチャネリング現象に起因するテイル分布を第１及び第３ＬＤＤ層７，９内に形成することができる。
【００５７】
この後は、図８（Ｇ）、図８（Ｈ）と同様に、図９（Ｈ），図９（Ｉ）に示す各工程を施せば良い。
【００５８】
（実施の形態１，２に共通の変形例）
（１）  既述の説明ではｎ型ＭＯＳＦＥＴについて述べたが、ｐ型ＭＯＳＦＥＴについても、勿論、既述した技術内容を適用可能である。この場合には、半導体基板内のｎ−ｗｅｌｌをなすチャネル不純物の導電型（ｎ型）が「第１導電型」に該当し、低濃度ｐ-の各ＬＤＤ層内の不純物やｐ+層の第１，第２高濃度不純物領域内の不純物の導電型（ｐ型）が「第２導電型」に該当することになる。
【００５９】
（２）  本発明は、半導体基板内部のチャネル領域とその直下部分にテイル分布を有する２重ＬＤＤ層構造を形成し、且つテイル分布を有する第１（第３）ＬＤＤ層の主分布が占める領域内の低濃度をも第２（第４）ＬＤＤ層で以て補填するものである。従って、この特徴点を、パワートランジスタであるＩＧＢＴにも適用可能である。例えば、ＩＧＢＴのゲート−エミッタ間の基板内に設けられた２つのｎ+層の一方に隣接する一方のｐ-層内に上記構造の二重ＬＤＤ層を設ければ良い。同様に、Ｖ型ＭＯＳＦＥＴにも適用可能である。
【００６０】
（３）  上述した２重ＬＤＤ層構造を有する本半導体装置１，１Ａを半導体集積回路（ＬＳＩ）内に素子として組み込むことは可能である。
【００６１】
【発明の効果】
請求項１に係る発明によれば、第１ＬＤＤ層は半導体基板内の（チャネル部分の）比較的奥深い位置にまで延びた第１テイル分布を有しており、しかも、第１テイル分布は水平方向に関してはチャネル不純物濃度程度に達するまで緩やかに増大する濃度勾配を有しているので、第１ＬＤＤ層の第１テイル分布を与える第１不純物と半導体基板内のチャネル不純物との接合は、互いに低濃度の不純物層同士間のＰＮ接合となり、このＰＮ接合において生じる空乏層の範囲を広げることができる。これにより、ドレイン電界を格段に緩和することが可能となり、従来の１重及び２重ＬＤＤ層構造のＭＯＳＦＥＴよりも耐圧及びホットキャリア耐性を格段に改善することができる。また、第１ＬＬＤ層の第１主分布領域内で且つ第１ＬＤＤ層と第１高濃度不純物領域との接合付近の領域に生じる低濃度分布を、第２ＬＤＤ層内の同一導電型の第２不純物の濃度で以て補うことができ、これにより、半導体基板表面から比較的浅い、第１及び第２主分布が重畳し合う領域において、第１及び第２不純物の濃度の和より成る不純物濃度分布が第１高濃度不純物領域における不純物濃度に対してなめらかに接続し得る不純物濃度分布を作ることが可能となる。この結果、第１ＬＤＤ層が半導体基板表面付近に作る低濃度層、即ち高抵抗層によってもたらされる局所的な高電界の発生を十分に防止してオン電流の低下を防ぎ、従来の１重ＬＤＤ層構造のＭＯＳＦＥＴよりも高駆動能力化することができる。
【００６３】
請求項２及び５に係る発明によれば、半導体基板と絶縁膜との界面に生じるダングリングボンドを窒素で以て終端することができるので、界面準位の低減化を通じて、更なるホットキャリア耐性の改善を図ることができる。
【００６４】
請求項３に係る発明によれば、第３ＬＤＤ層内の第２テイル分布をなす低濃度の第３不純物と低濃度のチャネル不純物との接合が半導体基板表面から比較的深い所にまで生じて空乏層の範囲の拡大化を生じさせ得るので、より一層ドレイン電界を緩和して、ホットキャリア耐性の更なる改善化を達成することができる。
【００６５】
請求項４に係る発明によれば、第３ＬＤＤ層が半導体基板表面より比較的浅い所において本来的に作る低濃度領域内に第４ＬＤＤ層が重畳的に形成されているので、第３不純物が作る上記低濃度を第４不純物の濃度で補填して、第３及び第４不純物の濃度の和より成る不純物濃度分布を第２高濃度不純物領域内の不純物濃度となめらかに接続させることができる。従って、第３ＬＤＤ局が半導体基板表面から比較的浅い位置に作る高抵抗層の発生、従って、局所的な高電界の発生をも効果的に防止して、更なる高駆動能力化を達成することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に於ける２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴを示す縦断面図である。
【図２】  本発明の実施の形態１に係る２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴにおけるＡｓの濃度の二次元分布に関するシミュレーション結果を示す図である。
【図３】  本発明の実施の形態１に係る２重ＬＤＤ層構造のｎ型ＭＯＳＦＥＴに於けるＡｓの主分布とテイル分布とを示す図である。
【図４】  本発明の実施の形態１に係る２重ＬＤＤ層構造のｎ型ＭＯＳＦＥＴに於けるＡｓの主分布とテイル分布との測定結果を示す図である。
【図５】  本発明の実施の形態１に係る２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴにおいて、ゲート絶縁膜と半導体基板との界面から深さ０．０１μｍのチャネル部内の位置に於ける、水平方向に対する各不純物の濃度分布のシミュレーション結果を示す図である。
【図６】  実施の形態１に係る２重ＬＤＤ層構造のｎ型ＭＯＳＦＥＴについて、ゲート絶縁膜と半導体基板との界面から深さ０．０８μｍのチャネル部内の位置に於ける、水平方向に対する各不純物の濃度分布のシミュレーション結果を示す図である。
【図７】  本発明の実施の形態１の変形例に係る２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴを示す縦断面図である。
【図８】  本発明の実施の形態２に係る２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図９】  本発明の実施の形態２の変形例に係る２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴの製造工程を示す縦断面図である
【図１０】  従来技術１における１重ＬＤＤ層構造を有するＭＯＳＦＥＴを示す縦断面図である。
【図１１】  図１０の１重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴの形成プロセスフローを示す図である。
【図１２】  従来技術２における２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴを示す縦断面図である。
【図１３】  従来技術２の２重ＬＤＤ層構造を有するｎ型ＭＯＳＦＥＴにおける水平方向の不純物分布のシミュレーション結果を示す図である。
【符号の説明】
１  半導体装置、２  半導体基板、３，４  高濃度不純物領域、５  ゲート電極、７，９  第１，第３ＬＤＤ層、８，１０  第２，第４ＬＤＤ層、１１  ゲート絶縁膜、１２  スルー膜、１３  活性領域、ＳＳ  表面、ＳＲ１〜ＳＲ７  表面領域、ＮＬ  法線方向、２０Ａ，２０Ｂ  窒素層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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