(57)【特許請求の範囲】
【請求項１】
半導体基板上に、メモリセル領域と周辺回路領域とを有する半導体装置の製造方法において、
該メモリセル領域に第１の導電体からなる第１の電極を形成する工程と、
該第１の導電体からなる第３の電極を、該メモリセル領域と該周辺回路領域の境界位置に形成する工程と、
該第３の電極には、該境界より該メモリセル領域に属する部分が該周辺回路領域に属する部分よりも低い段差部が形成され、該第１の電極上に、誘電体膜と第２の導電体からなる第２の電極とを形成するとともに、該誘電体膜と該第２の電極とを、該第３の電極の該段差部の側壁に延在して形成する工程と、
該側壁部に形成された該第２の電極と該誘電体膜の一部を除去した溝を形成する工程と、
該溝の一部を第３の導電体で充満させ、該第２の電極と該第３の電極とを電気的に接続する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の電極および前記第３の電極を形成する際に、前記第１の導電体からなる第４の電極を、前記周辺回路領域に形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝の一部を第３の導電体で充満させる工程は、
前記第１の電極または前記第２の電極を酸化または窒化して、導電性を有する酸化物または窒化物により該溝の一部を前記第２の導電体で充満する工程
を含むことを特徴とする請求項１または請求項２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ＬＳＩメモリの記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩメモリは、メモリセルを転送トランジスタ（以下トランジスタ）と情報蓄積容量（以下蓄積容量）で構成する。
【０００３】
近年この分野では国際間の競争が激化し、大容量のＬＳＩメモリを低価格で市場に供給することが必要不可欠になっている。この為、より高集積化されたＬＳＩメモリをより低価格で製造できる技術が必要とされてきている。
【０００４】
より高集積化を実現する為にメモリセルの構造が複雑化し、メモリセル領域と周辺回路領域との段差が拡大し加工工程の難易度を上げている。とりわけ、メモリセルと周辺回路領域のコンタクト形成プロセスの工程の難易度が高くなり、ＬＳＩメモリをより低価格で製造する際の障害となっている。
【０００５】
そこで、メモリセル形成プロセスと周辺回路領域のコンタクト形成プロセスとの整合性に優れた従来の半導体装置及びその製造方法として本発明者が、特開平１０−１８９９１２号公報にて提案している。
【０００６】
以下、従来の半導体装置及びその製造方法を図を用いて説明する。
【０００７】
図１４は、従来の半導体装置の構造を示す平面図及び断面図である。また、同図において、左側がメモリセル領域ｍ、右側が周辺回路領域ｐである。図１４  （Ａ）は平面図であり、図１４（Ｂ）は同図（Ａ）におけるｘ−ｘ´断面図である。
【０００８】
図中、１０１は半導体基板、１０２は素子分離領域、１０３はゲート絶縁膜、１０４はゲート電極、１０５は保護膜、１０６はゲート側壁絶縁膜、１０７はソース・ドレイン拡散層、１１４ａは第１導電体膜からなる蓄積電極、１１４ｂは第１導電体膜からなるダミーパターン、１１４ｃは第１導電体膜からなる周辺回路領域のコンタクトプラグ、１１８はキャパシタ誘電体膜、１１９は第２導電体膜で形成される対向電極、１２７は配線層である。
【０００９】
同図では、ダミーパターン１１４ｂと周辺回路領域のコンタクトプラグ１１４ｃを、メモリセルの蓄積容量の第１導電体による蓄積電極１１４ａと同時に形成する。したがって、工程の削減と、メモリセル領域と周辺回路領域の段差による工程難易度の軽減が可能となる。
【００１０】
【発明が解決しようとする課題】
ところが、上述した従来の技術においても、配線層１２７を形成するために、電極引出しの開口工程が必要である。この開口工程には、開口を形成するためのフォトプロセスによるレジストマスクの形成、開口を形成する絶縁膜のエッチング、レジストマスクの除去等の工程が必要で工程の負担となり、低価格で市場に供給することが困難である。
【００１１】
そこで、メモリセル領域と周辺回路領域とを形成する際の整合性が優れ、ＬＳＩメモリをより低価格で製造できる技術が望まれている。
【００１２】
本発明の目的は、ＬＳＩメモリの、メモリセルと周辺回路領域のコンタクト形成プロセスとを単純な構成と工程による半導体装置及びその製造方法として提供することにある。
【００１３】
【課題を解決する為の手段】
上記目的は、半導体基板上に、第１の導電体からなる第１の電極と、誘電体膜と、第２の導電体からなる第２の電極とによる容量、および該第１の導電体からなる第３の電極とを有し、該第２の電極が、該容量より該第３の電極に延在し、該第３の電極上において該第２の電極と該第３の電極とが電気的に接続される半導体装置により達成される。
【００１４】
また、上記目的は、半導体基板上に、メモリセル領域と周辺回路領域とを有する半導体装置の製造方法において、該メモリセル領域に第１の導電体からなる第１の電極を形成する工程と、該第１の導電体からなる、第３の電極を該メモリセル領域と該周辺回路領域の境界位置に形成する工程と、該第３の電極には、該境界より該メモリセル領域に属する部分が該周辺回路領域に属する部分よりも低い段差部が形成され、該第１の電極上に、誘電体膜と第２の導電体からなる第２の電極とを形成するとともに、該誘電体膜と該第２の電極とを、該第３の電極の該段差部の側壁に延在して形成する工程と、該側壁部に形成された該第２の電極と該誘電体膜の一部を除去した溝を形成する工程と、該溝の一部を第３の導電体で充満させ、該第２の電極と該第３の電極とを電気的に接続する工程とを含む半導体装置の製造方法により達成される。
【００１５】
すなわち、本発明によれば、対向電極の引出しがフォトプロセスによるレジストマスクの形成、絶縁膜のエッチング、レジストマスクの除去等の工程を経ることなく完了し、比較的容易な工程により形成されるので、ＬＳＩメモリのメモリセルの形成と周辺回路領域のコンタクト形成プロセスとを、より単純な構成と工程により半導体装置及びその製造方法が提供できる。
【００１６】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について、図１乃至図４を用いて説明する。
【００１７】
図１は、本発明の第１実施形態による半導体装置の構造を示す平面図及び断面図であり、左側がメモリセル領域Ｍ、右側が周辺回路領域Ｐである。図１（Ａ）は平面図、図１（Ｂ）は同図（Ａ）におけるＸ−Ｘ´断面図である。図２乃至図４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１８】
始めに、本実施形態による半導体装置の構造を図１（Ｂ）を用いて説明する。
【００１９】
半導体基板１は素子分離領域２により画定され、ゲート絶縁膜３、ゲート電極４、保護膜５、ゲート側壁絶縁膜６、ソース・ドレイン拡散層７よりなるトランジスタが所定の位置に存在している。メモリセル領域Ｍ内には、同一の導電体により、蓄積容量の第１の電極である蓄積電極（以下蓄積電極と称する）１４ａ、メモリセル領域Ｍと周辺回路領域Ｐの境界にまたがる位置には第３の電極であるコンタクト電極（以下コンタクト電極と称する）１４ｂ、周辺回路領域Ｐにはコンタクトプラグ１４ｃが存在している。
【００２０】
キャパシタ誘電体膜１８と第２の電極である対向電極（以下対向電極と称す  る）１９がメモリセル領域Ｍの蓄積容量の構成部であるとともに、境界にまたがるコンタクト電極部１４ｂの段差部の側壁部にも延在する。
【００２１】
側壁部には、キャパシタ誘電体膜１８と対向電極１９を表面よりエッチングして形成した第１の溝２１が存在する。第１の溝の底部にて、キャパシタ誘電体膜１８を対向電極１９よりもさらに深くエッチングして第２の溝２２が存在する。第２の溝２２は、コンタクト電極１４ｂの側壁部と対向電極１９の双方又は何れかが酸化又は窒化されて、酸化物又は窒化物が生じる際の体積膨張により充満されている。
【００２２】
コンタクト電極１４ｂと対向電極１９には、例えばＷ（タングステン）のようなその窒化物も導電性を有する材料が選択される。Ｗの場合には導電性を有するＷＮｘ（窒化タングステン）膜２３により第２の溝２２が充満されて両者は電気的に接続されている。第１の溝２１内には絶縁膜２６が存在し、表面の平坦化によりコンタクト電極１４ｂ、周辺回路領域のコンタクトプラグ１４ｃが露出す  る。
【００２３】
これらは、フォトプロセスを必要とせずに、エッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により開口され  て、配線層２７と接続している。
【００２４】
図１（Ａ）の平面図にて、メモリセル領域Ｍの蓄積電極１４ａがメモリセルの配置の例を示す。メモリセル領域Ｍと周辺回路領域Ｐの境界は絶縁膜２６のパターンにより示される。コンタクト電極１４ｂと上記絶縁膜２６のパターンの交差が同電極１４ｂの位置的な特徴を示す。
【００２５】
次に、本実施形態による半導体装置の製造方法を図２乃至図４を用いて説明する。
【００２６】
図２（Ａ）を参照して、半導体基板１に例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により素子分離領域２を形成後、ゲート絶縁膜３、ゲート電極４、保護膜５、ゲート側壁絶縁膜６、ソース・ドレイン拡散層７によりトランジスタを形成する。なお、ゲート電極４はワード線を兼ねている。メモリセル領域Ｍのソース・ドレイン拡散層７上には、ドープトポリシリコンによるプラグ７ａが形成される。
【００２７】
一方のソース・ドレイン拡散層７上には、プラグ７ａを介してワード線と交差するビット線８を形成するとともに、周辺回路領域Ｐ上には、引出し電極８ｃを形成する。
【００２８】
次いで、全面に絶縁膜９を形成し、ＣＭＰ法により絶縁膜９の表面を平坦化する。その後、プラグ７ａと、周辺回路領域Ｐの引出し電極８ｃとに接続する開口を絶縁膜９に形成し、開口内を例えばＷ／ＴｉＮ／Ｔｉ等の導電体膜１０で埋める。
【００２９】
次いで、ＣＶＤ法により、エッチングストッパとなる例えば膜厚５０ｎｍのシリコン窒化膜１１、膜厚０．３〜０．６μｍのシリコン酸化膜１２、エッチングマスクとなる例えば膜厚５０ｎｍのアモルファスシリコン膜を順次成膜する。その後、フォトプロセスによりアモルファスシリコン膜のパターンニングを行い、アモルファスシリコン膜１３をエッチングマスクとして、将来蓄積電極，コンタクト電極，周辺回路コンタクトプラグとなるべき開口部を形成する。
【００３０】
図２（Ｂ）を参照して、ＣＶＤ法により、第１の導電体となる例えば膜厚１００ｎｍのＷ膜１４を成膜する。Ｗ膜１４はシリコン酸化膜１２とアモルファスシリコン膜１３により形成された開口部を充満するように成膜されて、その表面は比較的平坦となる。
【００３１】
図２（Ｃ）を参照して、ＳＦ6 （六フッ化硫黄）ガスプラズマのドライエッチングにより、アモルファスシリコン膜１３が露出するまで、Ｗ膜１４をエッチバックする。
【００３２】
次いで、アモルファスシリコン膜１３をエッチングすることにより、Ｗ膜１４が蓄積電極とコンタクト電極になるべき部分と、周辺回路領域コンタクトプラグ１４ｃの各々孤立パターンとして形成される。Ｗ膜１４及びアモルファスシリコン膜１３のエッチングに代えてＣＭＰ法によっても可能である。
【００３３】
図３（Ａ）を参照して、ＣＶＤ法により、エッチング保護膜となる例えば膜厚２０ｎｍのシリコン窒化膜１６を成膜する。次いで、周辺回路領域をフォトプロセス工程により形成したレジストマスク１７で覆い、シリコン窒化膜１６をエッチングし、さらにＷ膜をＳＦ6 プラズマのドライエッチングにて、１００ｎｍ乃至３００ｎｍ程度のエッチングを行い、所望の蓄積容量を得る為に必要な高さにする。ここにおいて、蓄積電極１４ａ、コンタクト電極１４ｂが形成される。
【００３４】
境界と交差する位置にあるコンタクト電極１４ｂには、メモリセル領域Ｍ側に存在する部分のみがエッチングされるので段差が生じる。この段差により、コンタクト電極１４ｂを横断する境界に沿った側壁が形成される。
【００３５】
次いで、シリコン窒化膜１６，蓄積電極１４ａ，およびコンタクト電極１４ｂをマスクにして、メモリセル領域のシリコン酸化膜１２を、弗素プラズマのドライエッチ、及び必要に応じてＨＦ（弗酸) 溶液によるウエットエッチによりシリコン窒化膜１１までエッチングする。
【００３６】
なお、コンタクト電極１４ｂの下部に導電体膜１０が存在するが、この導電体膜１０は導電体としての機能は必要でなく、必ずしも必須ではない。ただし、導電体膜１０がコンタクト電極１４ｂの下部に存在しない場合は、コンタクト電極１４ｂの下地が絶縁膜となり、下地が導電体膜の場合よりも下地との密着強度が低くなり、本図の工程中にコンタクト電極１４ｂが剥離してしまう恐れがあり、この剥離を防止することができる。
【００３７】
図３（Ｂ）を参照して、全面にＣＶＤ法により、キャパシタ誘電体膜となる例えば膜厚１０ｎｍのＴａ2 Ｏ5 膜１８と、対向電極となる例えば膜厚５０〜２００ｎｍのＷ膜１９、膜厚５００ｎｍのシリコン酸化膜２０を順次成膜する。
【００３８】
次いで、例えばＣＭＰ法により周辺回路領域Ｐ上のシリコン酸化膜２０を除去し、エッチバック又はＣＭＰ法によりＷ膜１９とＴａ2 Ｏ5 膜１８を除去して、シリコン窒化膜１６の面にまで平坦化する。なお、エッチバックによる場合は、次の図３（Ｃ）及び図４（Ａ）の工程におけるＷ膜１９とＴａ2 Ｏ5 膜１８の除去と同時に行うことも可能である。
【００３９】
境界下のコンタクト電極１４ｂでは、段差の側壁部をメモリセル領域Ｍより周辺回路領域Ｐへ這い上がるように、キャパシタ誘電体膜１８、対向電極１９が形成されて表面で終端する。
【００４０】
この段階では、コンタクト電極１４ｂと対向電極１９の間には誘電体膜１８が介在しているので、両者は電気的には接続されていない。
【００４１】
図３（Ｃ）を参照して、境界の側壁部とコンタクト電極部の内側の側壁部に形成された対向電極１９を、ドライエッチング法により除去し、第１の溝２１が形成途中の状態となる。なお、コンタクト電極１４ｂは対向電極１９と同じくＷを材料としているが、シリコン窒化膜１６に覆われているので、エッチングされない。
【００４２】
図４（Ａ）を参照して、コンタクト電極１４ｂの側壁に形成されたＴａ2 Ｏ5 膜１８を、対向電極１９と同じ深さまでエッチングして、第１の溝２１が形成される。Ｔａ2 Ｏ5 膜１８は例えば膜厚１０ｎｍであり、そのエッチングはシリコン酸化膜のエッチング条件と同様の弗素プラズマのドライエッチングによる等方性エッチングにより行う。この時、シリコン酸化膜２０もエッチングされるが、その膜厚１００〜３００ｎｍに比してエッチングされる膜厚は少なく影響はな  い。
【００４３】
さらに、Ｔａ2 Ｏ5 膜１８をエッチングして、第１の溝２１の底部の一部に更に第２の溝２２を形成する。この溝はコンタクト電極１４ｂと対向電極１９の中間に形成され、その幅はＴａ2 Ｏ5 膜１８の膜厚相当であり例えば１０ｎｍである。この工程のＴａ2 Ｏ5 膜１８のエッチングは１０〜２０ｎｍであり、前記同様にシリコン酸化膜２０への影響はない。
【００４４】
図４（Ｂ）を参照して、例えばＮＨ3 雰囲気で４００℃，５〜１０分間の熱窒化を行う。コンタクト電極１４ｂ及び対向電極１８はともにＷであり、その窒化物ＷＮx は導電性をもつ。前記第２の溝２２では、ＷＮx 膜２３が形成され、その際の体積膨張により充満される。同時にコンタクト電極１４ｂと対向電極１８は電気的に接続できる。第２の溝は、幅が例えば１０ｎｍなので、上記時間の熱窒化によりこの工程は完了する。
【００４５】
次いで、ＣＶＤ法により、全面にシリコン酸化膜２６を成膜し、第１の溝２１を埋める。その後、第１の溝２１を埋める以外のシリコン酸化膜２６とシリコン窒化膜１６とを、エッチバック法又はＣＭＰ法により除去する。
【００４６】
この結果、対向電極の配線取り出しの開口と周辺回路領域への開口の工程が、開口を形成するためのフォトプロセスによるレジストマスクの形成、開口を形成する絶縁膜のエッチング、レジスト除去等の工程を経ることなく完了する。
【００４７】
図４（Ｃ）を参照して、必要な対向電極の引出し線、メインワード線、周辺回路等の配線層２７を形成する。
【００４８】
なお、本実施形態では、蓄積電極１４ａと対向電極１９の材料として、共にＷを用いたが、他の材料も選択可能である。
【００４９】
例えば、蓄積電極１４ａ，コンタクト電極１４ｂとしてＲｕ（ルテニウム）を選択し、酸化による体積膨張にて第２の溝を埋めて、Ｒｕの酸化物ＲｕＯx （酸化ルテニウム）が導電体である性質にて電気的に接続できる。この場合には、図４（Ｂ）工程の熱窒化工程に代えて、例えばＯ2 雰囲気で４５０℃の熱酸化を行い、酸化による体積膨張により第２の溝２２を充満させる。また、エッチングにはＯ2 プラズマのドライエッチングを用いる。
【００５０】
また、対向電極１９の材料としては、Ｒｕ，ＷＮ，ＴｉＮ，ＴｉＯＮ等の選択も可能である。
【００５１】
さらに、誘電体膜１８としてＴａ2 Ｏ5 を用いたが、他の材料、例えばＢＳＴ（ＢａＳｔＴａＯ3 ）やＳＴ（ＳｔＴａＯ3 ）等の選択も可能である。
【００５２】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について、図５乃至図１０を用いて説明する。なお、図１乃至図４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００５３】
図５は、本発明の第２実施形態による半導体装置の構造を示す平面図及び断面図であり、左側がメモリセル領域Ｍ、右側が周辺回路領域Ｐである。図５（Ａ）は平面図、図５（Ｂ）は同図（Ａ）におけるＹ−Ｙ´断面図である。図６乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５４】
始めに、本実施形態による半導体装置の構造を図５を用いて説明する。本実施形態は、メモリセルをより小面積にするために、蓄積電極の内側及び外側の両側側壁を電極として活用することにより、より高い蓄積容量を得る円筒型キャパシタ構造に適用したものである。
【００５５】
図５（Ａ）の平面図にて、メモリセル領域Ｍの蓄積電極３４ａがメモリセルの配置の例を示す。メモリセル領域Ｍと周辺回路領域Ｐの境界はシリコン酸化膜２６のパターンにより示される。コンタクト電極３４ｂとシリコン酸化膜２６のパターンの交差が同電極３４ｂの位置的な特徴を示す。コンタクト電極３４ｂは平面図では、蓄積電極３４ａと同様な、内側及び外側の両側側壁を有する構造である。コンタクト電極３４ｂとシリコン酸化膜２６のパターンの交差部では、シリコン酸化膜２６は、コンタクト電極３４ｂの内側の側壁に沿って存在している。
【００５６】
次に本実施形態による半導体装置の製造方法を図６乃至図９を用いて説明す  る。
【００５７】
図６（Ａ）においては、前記第１実施形態を説明する図２（Ａ）と同様な工程により、将来蓄積電極，コンタクト電極，周辺回路のコンタクトプラグとなるべき絶縁膜１２の開口部分が形成されるので説明を省略する。
【００５８】
図６（Ｂ）を参照して、ＣＶＤ法により、第１の導電体となる例えば膜厚３０ｎｍのＲｕ膜３４を成膜する。第１実施形態の図２（Ｂ）で示した工程とは異なり、本実施形態では絶縁膜１２の開口部分はＲｕ膜３４で充満されない。
【００５９】
次いで、ＳＯＧ（塗布ガラス）法による塗布により、内面保護膜となる例えば膜厚２００ｎｍのシリコン酸化膜１５を成膜してＲｕ膜３４が埋め込まれる。次いで、シリコン酸化膜１５をエッチングして、Ｒｕ膜３４の最上面を表面に露出させると共に、Ｒｕ膜３４の凹領域の底部を保護すべく形成される。
【００６０】
図６（Ｃ）を参照して、シリコン酸化膜１５の窪みにより突出したＲｕ膜３４の突出部とアモルファスシリコン膜１３を、Ｏ2 ガス及びＣＦ4 ガスのドライエッチングによりエッチバックして、蓄積電極とコンタクト電極になるべき部分  と、周辺回路コンタクトプラグ３４ｃが各々孤立パターンとして形成される。
【００６１】
図７（Ａ）を参照して、ＣＶＤ法により、エッチング保護膜として例えば膜厚５０ｎｍのシリコン窒化膜１６を成膜する。次いで、周辺回路領域Ｐをフォトプロセス工程により形成するレジストマスク１７で保護し、Ｒｕ膜３４をＯ2 ガスのプラズマドライエッチングにより、１００ｎｍ乃至３００ｎｍ程度エッチングし所望の蓄積容量で決まる高さにする。ここにおいて、蓄積電極３４ａ、コンタクト電極３４ｂが形成される。
【００６２】
境界と交差する位置にあるコンタクト電極３４ｂでは、メモリセル領域側に存在する部分のみがエッチングされるので段差が生じる。
【００６３】
図７（Ｂ）を参照して、シリコン酸化膜１２，１５を弗素プラズマのドライエッチング及びＨＦ溶液のウエットエッチにて除去する。この工程では、コンタクト電極３４ｂの内側の側壁を露出させるまで、レジストマスク１７の下部にあるシリコン酸化膜１５を除去する。絶縁膜９はシリコン窒化膜１１で保護される。したがって、エッチング終了後は、レジストマスク１７とシリコン窒化膜１６は庇形状となる。
【００６４】
次いで、レジストマスク１７を剥離する。
【００６５】
なお、導電膜１０がコンタクト電極３４ｃの下部に存在するが、その存在理由は、第１実施形態における図３（Ａ）参照の説明と同様である。
【００６６】
図７（Ｃ）を参照して、ＣＶＤ法により、全面にキャパシタ誘電体膜となる例えば膜厚１０ｎｍのＴａ2 Ｏ5 膜１８と、対向電極となる例えば膜厚５０ｎｍのＲｕ膜１９、例えば膜厚５００ｎｍのシリコン酸化膜２０を順次成膜する。
【００６７】
次いで、例えばＣＭＰ法により、周辺回路領域上のシリコン酸化膜２０を除去し、その後、エッチバック又はＣＭＰ法により同領域上のＲｕ膜１９とＴａ2 Ｏ5 膜１８を除去して、シリコン窒化膜１６の面にまで平坦化する。エッチバックによる場合は、次の図８（Ａ）及び（Ｂ）の工程におけるＲｕ膜１９とＴａ2 Ｏ5 膜１８の除去と同時に行うことも可能である。
【００６８】
境界下のコンタクト電極３４ｂ内では電極の内側の側壁部に、メモリセル領域Ｍより周辺回路領域Ｐへ這い上がるようにＴａ2 Ｏ5 膜１８と対向電極のＲｕ膜１９が形成される。表面ではシリコン窒化膜１６の庇形状に添って形成されて終端する。この段階では、コンタクト電極３４ａと対向電極のＲｕ膜１９の間にはＴａ2 Ｏ5 膜１８が介在しているので、両者は電気的には接続されていない。
【００６９】
図８（Ａ）を参照して、コンタクト電極部の内面の側壁部に形成された対向電極１９を、Ｏ2 ガスプラズマのドライエッチングにより除去して、第１の溝２１が形成途中の状態となる。コンタクト電極３４ｂはシリコン窒化膜１６で保護される。
【００７０】
図８（Ｂ）を参照して、コンタクト電極３４ｂの内面の側壁に形成されたＴａ2 Ｏ5 膜１８を、対向電極１９と同じ深さにまでエッチングして、第１の溝２１が形成される。Ｔａ2 Ｏ5 膜１８は例えば膜厚１０ｎｍであり、そのエッチング条件はシリコン酸化膜のエッチング条件と同様に、弗素プラズマのドライエッチングにより行う。この時、シリコン酸化膜２０もエッチングされるが、その膜厚１００〜３００ｎｍに比してエッチングされる膜厚は少なく影響はない。
【００７１】
さらに、Ｔａ2 Ｏ5 膜１８をエッチングして、第１の溝２１の底部の一部に更に第２の溝２２を形成する。この溝はコンタクト電極３４ｂと対向電極１９の中間に形成され、その幅はＴａ2 Ｏ5 膜１８の膜厚相当であり、１０ｎｍである。この工程のＴａ2 Ｏ5 膜のエッチングは１０〜２０ｎｍであり、前記同様にシリコン酸化膜２０への影響はない。
【００７２】
図８（Ｃ）を参照して、例えば酸素雰囲気で４５０℃，数分間の熱酸化を行  う。コンタクト電極３４ｂ及び対向電極１９はともにＲｕでありその酸化物は導電性を有する。前記第２の溝２２では、ＲｕＯx 膜２４が形成され、その際の体積膨張により充満される。同時にコンタクト電極３４ｂと対向電極１９は電気的に接続出来る。第２の溝は、幅が例えば１０ｎｍなので、上記時間の熱窒化によりこの工程は完了する。
【００７３】
図９（Ａ）を参照して、全面にシリコン酸化膜２６を成膜し、第１の溝２１を埋める。次いで、第１の溝２１を埋める以外のシリコン酸化膜２６と、シリコン窒化膜１６とをエッチ法又はＣＭＰ法により除去する。
【００７４】
この結果、周辺回路と対向電極の配線取り出しの開口工程が、開口を形成するためのフォトプロセスによるレジストマスクの形成、開口を形成する絶縁膜のエッチング、レジスト除去等の工程を経ることなく完了する。
【００７５】
図９（Ｂ）を参照して、必要な対向電極の引出し線、メインワード線、周辺回路等の配線層２７を形成する。
【００７６】
本実施形態では、蓄積電極３４ａと対向電極１９の材料例としては共にＲｕとしたが、他の材料も選択可能である。例えば、第１実施形態と同様に蓄積電極としてはＷを選択し、窒化による体積膨張にて第２の溝を埋めて、電気的に接続できる。この場合には熱窒化とエッチングの工程も第１実施形態と同様である。
【００７７】
また、誘電体膜１８の材料の選択に関しては、第１実施形態と同様である。
【００７８】
また、対向電極の材料としては、Ｒｕの他に，Ｗ，ＷＮ，ＴｉＮ，ＴｉＯＮ，等の選択も可能である。
【００７９】
図１０にて、更に本実施形態の一部の拡張を説明する。
【００８０】
図１０（Ａ）、（Ｂ）は、図５（Ａ）におけるｙ−ｙ´断面に着目した断面図であり、図１０（Ａ）は、図７（Ａ）の工程において、レジストマスク１７のパターンとコンタクト電極３４ｂが交差する部分のみに着目した断面を示す。同部分の構造は図３（Ａ）に示す第１実施形態でのコンタクト電極１４ｂの構造と同様である。
【００８１】
すなわち、レジストマスク１７の端面におけるコンタクト電極３４ｂの段差部分の側壁において、コンタクト電極３４ｂと対向電極１９との電気的接続が行われる。
【００８２】
図１０（Ｂ）は、図９（Ｂ）に示す配線層２７を形成した工程におけるコンタクト電極３４ｂの前記断面部の接続部分を示す。
【００８３】
したがって、上記接続部分のみによっても、コンタクト電極３４ｂと対向電極１９との電気的接続が行われる。この場合には、図７（Ｂ）の工程において、シリコン酸化膜１５のエッチングに際し、レジストマスク１７で覆われていない蓄積電極３４ａの内面部のみを除去すれば良く、レジストマスク１７の庇形状下にあるコンタクト電極３４ｂの内壁まで露出させる必要はない。
【００８４】
また、図６（Ｂ）の工程において、内面保護膜となるシリコン酸化膜１５に代えて、導電体の選択も可能である。例えば、ＣＶＤ法により、全面に膜厚２００ｎｍのＷを成膜することもできる。この場合を図１０（Ｃ），（Ｄ）に示す。
【００８５】
図１０（Ｃ）では、図７（Ｂ）の工程におけるシリコン酸化膜１５のエッチングではなく、ＳＦ6 ガスを用いたＷのプラズマエッチングを行う。コンタクト電極３４ｂの内部のＷ１５ａは、レジストマスク１７で覆われた部分が残り、同電極内に段差を形成する。同段差の側壁にて、コンタクト電極３４ｂと対向電極１９が電気的に接続される。
【００８６】
図１０（Ｄ）は、配線層２７を形成した工程を示す。内面保護膜がＷのように導電体１５ａである場合は、周辺回路領域のコンタクトプラグ３４ｃの内面が導電体で充満されるので、より低抵抗のコンタクト特性が実現できる。
【００８７】
以上本実施形態では、コンタクト電極３４ｂと対向電極１９とが電気的に接続される部分として、コンタクト電極３４ｂの内面の側壁、コンタクト電極３４ｂの段差部の側壁、コンタクト電極３４ｂの内面保護膜１５が導電体の場合は同電極内の内面保護膜の段差の側壁がある。これらの電気接続部は、何れかを単独  で、または複数の組合せで用いることができる。
【００８８】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について、図１１を用いて説明する。
【００８９】
本実施形態は、先の第２実施形態と同一のメモリセル形状の例であり、図１１は本実施形態に特有の工程を示す図である。本実施形態の工程は、第２実施形態において説明した図６と同じ工程を経るが、第２実施形態の図７（Ａ）において示した工程に比べて、シリコン窒化膜１６が省略されている。
【００９０】
図１１（Ａ）は、シリコン窒化膜を省略してレジストマスク１７のみで周辺領域を保護する工程を示す。
【００９１】
図１１（Ｂ）を参照して、先の第２実施形態と同様にＴａ2 Ｏ5 膜１８、対向電極１９、シリコン酸化膜２０を形成し、平坦化する工程を示す。第２実施形態の図７（Ａ）でみられる庇形状は本実施形態ではみられない。
【００９２】
本実施形態では、図１１（Ｂ）に示した工程の後に第２実施形態同様に対向電極１９をエッチングして溝を形成する（図示せず）が、蓄積電極３４ａと対向電極１９等の材料選択の組合せにより、エッチング保護膜であるシリコン窒化膜が省略できる。
【００９３】
例えば、蓄積電極３４ａとしてＷを、対向電極１９としてＴｉＮをそれぞれ選択して、過酸化水素＋硫酸のウエットエッチングにより対向電極１９のみをエッチングし、更にＴａ2 Ｏ5 膜１８をエッチングして溝２１を形成する。
【００９４】
本実施形態では、溝を導電体で充満させる工程は選択した材料に適した条件を決定するが、上記の材料例の場合は熱窒化処理を行う。
【００９５】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について、図１２乃至図１３を用いて説明する。
【００９６】
本実施形態は、先の第２実施形態と同一のメモリセル形状の例であり、図１２は本実施形態に特有の工程を示す図である。本実施形態の工程は、第２実施形態において図６乃至図８Ｂで示した工程と同じ工程を経て第１の溝２１と第２の溝２２を形成する。以降の本実施形態に特有の工程を図１２にて示す。
【００９７】
図１２（Ａ）を参照して、ＣＶＤ法により、全面に例えば膜厚１０ｎｍのＴｉＮ膜２５を成膜する。このＴｉＮ膜２５は、ＣＶＤ法により成膜するのでステップカバレッジ良好であり、第１の溝２１、第２の溝２２の内面の側壁に成膜される。導電体膜２５は第２の溝２２を埋めるように成膜される。
【００９８】
図１２（Ｂ）を参照して、塩素系ガスのプラズマによるドライエッチングにより、ＴｉＮ膜２５を第２の溝２２内を残して除去し、コンタクト電極３４ｂと対向電極１９とが電気的に接続される。
【００９９】
図１２（Ｃ）を参照して、第１の溝２１を埋めるシリコン酸化膜２６を形成する。次いで、シリコン酸化膜２６を除去する平坦化を行うことにより、周辺回路領域と、対向電極の配線取り出しの開口工程が完了する。
【０１００】
図１３を参照して、本実施形態では、図１２に示す第２の溝２２を形成しない工程が選択できる。同図では、同工程に特有な工程を示す。すなわち、第１の溝２１を形成後にＴｉＮ膜２５を成長し、第１の溝２１の底部に充満したＴｉＮ膜２５を残して余分な部分をエッチングする。コンタクト電極３４ｂと対向電極１９とがＴｉＮ膜２５により電気的に接続される。次いで、第１の溝２１の上部を埋めるシリコン酸化膜２６を形成する。
【０１０１】
本実施形態によれば、蓄積電極３４ａ及び対向電極１９の材料選択に関し、相互の電気的接続をとるに際して、導電体膜の酸化等による体積膨張効果を利用できない材料を選択出来る自由度を高めることができる。
【０１０２】
また、本実施形態は、先の第３実施形態における工程にも適用できる。すなわち、図１１（Ａ），（Ｂ）と同様の工程を経た後に、本実施形態の工程を経ることができる。また、本実施形態の電極構造は、第２実施形態と同様の円筒型の例であったが、円柱型の場合にも実施可能である。
【０１０３】
なお、以上の第１乃至第４実施形態によれば、周辺回路・対向電極の各配線取り出しの開口が、開口を形成するためのフォトプロセスによるレジストマスクの形成、開口を形成する絶縁膜のエッチング、レジスト除去等の工程を経ることなく完了する事ができる。
【０１０４】
【発明の効果】
以上説明したように、本発明によれば、対向電極と周辺回路領域の引出しが比較的容易な工程により形成されるので、ＬＳＩメモリの、メモリセルと周辺回路領域のコンタクト形成プロセスとを単純な構成と工程による半導体装置及びその製造方法として提供でき、ＬＳＩメモリの製造コストの低減に寄与することが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態による半導体装置の構造を示す平面図及び断面図であ  る。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その  １）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その  ２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その  ３）である。
【図５】本発明の第２実施形態による半導体装置の構造を示す平面図及び断面図であ  る。
【図６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その  １）である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その  ２）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その  ３）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その  ４）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その  ５）である。
【図１１】本発明の第３実施形態による半導体装置の構造を示すび断面図である。
【図１２】本発明の第４実施形態による半導体装置の構造を示す断面図（その１）であ  る。
【図１３】本発明の第４実施形態による半導体装置の構造を示す断面図（その２）であ  る。
【図１４】従来の半導体装置の構造を示す平面図及び断面図である。
【符号の説明】
１    半導体基板
２    素子分離領域
３    ゲート絶縁膜
４    ゲート電極
５    ゲート保護膜
６    ゲート側壁絶縁膜
７    ソース・ドレイン拡散層
７ａ  ドープトポリシリコンによるプラグ
８    ビット線
８ｃ  周辺回路の引出し電極
９    絶縁膜
１０  導電体膜
１１  シリコン窒化膜
１２  シリコン酸化膜
１３  アモルファスシリコン膜
１４，３４  第１の導電体
１４ａ，３４ａ  蓄積電極
１４ｂ，３４ｂ  コンタクト電極
１４ｃ，３４ｃ  周辺回路領域のコンタクトプラグ
１５    内面保護膜となる絶縁膜
１５ａ  内面保護膜となる導電体
１６  シリコン窒化膜
１７  レジストマスク
１８  キャパシタ誘電体膜
１９  対向電極
２０  シリコン酸化膜
２１  第１の溝
２２  第２の溝
２３  ＷＮx 膜
２４  ＲｕＯx 膜
２５  ＴｉＮ膜
２６  シリコン酸化膜
２７  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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