(57)【特許請求の範囲】
【請求項１】
デジタル信号をアナログ信号に変換する回路（１０）であって、
前記デジタル信号を受信するために結合されるデータ入力と、クロック信号に応答して前記デジタル信号から変換された前記アナログ信号を提供する出力とを有する変換器（１７）と、
前記クロック信号を前記変換器（１７）のクロック入力に提供する出力を有するクロック発生器（１９）と、
前記デジタル信号を受信するために結合される入力と、前記クロック発生器（１９）の入力に結合される出力とを有する制御回路（１８）であって、前記クロック発生器（１９）が前記変換器（１７）へ前記クロック信号を選択的に供給するように、前記クロック発生器（１９）を制御する前記制御回路（１８）と
を備え、前記制御回路（１８）は、前記デジタル信号が前記変換器（１７）のサンプリング・クロックの２つの連続するサイクル中に、第１論理レベルと第２論理レベルとの間で交替する場合に、前記クロック発生器（１９）が前記変換器（１７）への前記クロック信号の供給を停止するように、前記クロック発生器（１９）を制御し、
前記制御回路（１８）は、前記デジタル信号が前記サンプリング・クロックの２つの連続するサイクルの間に前記第１論理レベルに留まる場合に、前記クロック発生器（１９）が前記変換器（１７）へ前記クロック信号を供給するように、前記クロック発生器（１９）を制御する、回路（１０）。
【請求項２】
デジタル信号をアナログ信号に変換するデータ変換器（１０）の出力信号においてノイズを減衰する方法であって、
所定の周波数における前記出力信号内のエネルギを減衰する段階であって、
前記デジタル信号が前記データ変換器（１０）のサンプリング・クロックの２つの連続するサイクル中に、第１論理レベルと第２論理レベルとの間で交替する場合に前記データ変換器（１０）のデジタル−アナログ変換プロセスを停止する段階と、
前記デジタル信号が前記サンプリング・クロックの２つの連続するサイクルの間に前記第１論理レベルに留まる場合、前記デジタル−アナログ変換プロセスを実行する段階と
を含む、前記減衰する段階を備える方法。
【請求項３】
三重信号（出力）を生成する方法であって、
デジタル信号（ＯＮＥ  ＢＩＴ  ＤＡＴＡ：１ビット・データ）を、クロック発生器（１９）から供給されるクロック信号（ＣＬＯＣＫ）に従って、デジタル−アナログ変換器（１７）により三重信号（ＯＵＴＰＵＴ）に変換する段階であって、
前記デジタル信号（ＯＮＥ  ＢＩＴ  ＤＡＴＡ：１ビット・データ）がサンプリング・クロック（ＳＡＭＰＬＩＮＧ  ＣＬＯＣＫ）の２つの連続するサイクル中に、第１論理レベルと第２論理レベルとの間で交替する場合に、前記クロック発生器（１９）から前記デジタル−アナログ変換器（１７）への前記クロック信号（ＣＬＯＣＫ）の供給を停止する段階と、
前記デジタル信号（ＯＮＥ  ＢＩＴ  ＤＡＴＡ：１ビット・データ）がサンプリング・クロック（ＳＡＭＰＬＩＮＧ  ＣＬＯＣＫ）の２つの連続するサイクルの間に、前記第１論理レベルに留まる場合に、前記クロック発生器（１９）から前記デジタル−アナログ変換器（１７）へ前記クロック信号（ＣＬＯＣＫ）を供給する段階と
を含む、前記変換する段階を備える方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般にデータ変換器に関し、さらに詳しくは、シグマ−デルタ・デジタル−アナログ変換器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
データ変換器には、２つの基本的な技術がある。シグマ−デルタ法と抵抗または容量分割器（resistive or capacitive divider）法である。シグマ−デルタ法は、抵抗などの精密に整合されるオンチップ部品の代わりに高周波数タイミングによって高解像度を得るために魅力的である。また、薄膜のレーザ・トリミング処理を行ったアナログ部品を製造するために必要な専門技術を獲得することは困難である。一方、シグマ−デルタ変調器で用いられる高速デジタル切換機能は、半導体産業においては一般的なものになっている。
【０００３】
データ変換器で用いられる基本的なデルタ−シグマ変調器は、入力信号を受信し、これが出力信号の逆数帰還と加算されて誤差信号となる。誤差信号はフィルタを通じて処理され、出力信号となる。シグマ−デルタ変調器は、量子化ノイズを濾波することができるパスバンドから量子化ノイズを整形する。
【０００４】
しかし、周知の如く、シグマ−デルタ変調器はパスバンド内に不必要なトーンを生成することがある。これらの不必要なトーンは、入力信号のDCバイアスに線形に関連する周波数を有する。これらの不必要なトーンの生成は、信号の接地レベルに近い小さい入力信号に関してさらに悪くなる。その上、入力信号が接地レベルに近くなると、聞き手には不必要なトーンが聞こえやすくなる。なぜシグマ−デルタ変調器がこのような不必要なトーンを生成するかということについての一般的に認められる説明の１つに、シグマ−デルタ変調器が入力信号内の小さい増分変化を解消するためにパターン・ノイズを生成するということがある。
【０００５】
パスバンド内の不必要なトーンを削除する従来の方法に、ディザリング・スキーム（dithering scheme）の利用がある。しかし、データ変換に関してディザ・スキームを実行することは複雑である。さらに、ディザ信号はデータ変換器の性能全体に影響を与えて、データ変換器の信号対雑音比が低下する。
【０００６】
従って、パターン・ノイズによって起こるパスバンド内の不必要なトーンを削減または排除するシグマ−デルタ変換器を有することが有利である。シグマ−デルタ変換器の面積および費用効率が良いとさらに有利である。
【０００７】
【実施例】
一般に、本発明はデータ変換器回路と、データ変換器によって生成される出力信号内のノイズを減衰する方法とを提供する。さらに詳しくは、本発明は、多重ビット・デジタル信号をアナログ信号に変換するシグマ−デルタ・デジタル−アナログ変換器（DAC）を提供するが、このとき、アナログ信号のスペクトルは所定の周波数において減衰されて出力信号内のノイズを削減する。アナログ信号は、連続的に時間可変する信号、または情報を表す３つ以上の可能な状態を伴う時間の経過と共に可変する個別信号である。
【０００８】
好適な実施例においては、シグマ−デルタDACは、シグマ−デルタ変調器，シグマ−デルタ変調器に結合されるDAC，DACに結合されるクロック発生器およびシグマ−デルタとクロック発生器とに結合されるクロック制御回路を備える。シグマ−デルタ変調器は、多重ビット・デジタル信号を１ビットまたは単ビットのデジタル信号に変換する。クロック制御回路は、単ビット・デジタル信号に応じてクロック発生器を可能化または不能化する。詳しくは、クロック制御回路が単ビット・デジタル信号に応じてDACに対するクロック信号の伝送を可能化または不能化して、アナログ信号の周波数スペクトル内のノイズを減衰する。本実施例においては、シグマ−デルタDACの出力の周波数領域特性がFs/2付近に減衰されるが、これはシグマ−デルタDACのサンプリング・クロックの周波数の１／２に等しい。出力信号のエネルギをFs/2に減衰することによって、シグマ−デルタDACはパターン・ノイズによって起こるトーンを実質的に削除する。
【０００９】
図１は、従来の集積回路（IC）プロセスを用いてICとして製造するのに適したデータ変換器１０を一部をブロック図に、一部を概略図に示す。データ変換器１０は、多重ビット・データ（MULTIBIT DATA）と記された多重ビット・デジタル信号を受信する入力端子１１と、出力（OUTPUT）と記されたアナログ出力信号を提供する出力端子１２とを有する。データ変換器１０は、シグマ−デルタDACとも呼ばれるが、シグマ−デルタ変調器１６，DAC１７，クロック制御回路１８およびクロック発生器１９を備える。シグマ−デルタ変調器１６は、デジタル信号多重ビット・データ（MULTIBIT DATA）を受信するデータ入力端子と、サンプリング・クロック（SAMPLING CLOCK）と記された信号を受信するクロック入力端子と、１ビット・データ（ONE BIT DATA）と記された単ビット・デジタル信号を提供する出力端子とを有する。
【００１０】
DAC１７は、信号１ビット・データ（ONE BIT DATA）を受信するデータ入力端子と、クロック（CLOCK）と記された信号を受信するクロック入力端子と、信号出力（OUTPUT）を提供する出力端子とを有する単ビットDACである。クロック制御回路１８は、シグマ−デルタ変調器１６の出力端子と、DAC１７のデータ入力端子とに共通に接続されるデータ入力端子と、信号サンプリング・クロック（SAMPLING CLOCK）を受信するクロック入力端子と、制御（CONTROL）と記される信号を提供する出力端子とを有する。クロック発生器１９は、クロック制御回路１８の出力端子に接続される制御入力端子と、信号サンプリング・クロック（SAMPLING CLOCK）を受信するクロック入力端子と、DAC１７のクロック入力端子に接続され信号クロック（CLOCK）を提供する出力端子とを有する。
【００１１】
クロック発生器１９の制御入力端子がアサートされると、クロック発生器１９が可能化され、すなわち、クロック発生器１９の出力端子が可能化されて、クロック信号がDAC１７のクロック入力端子に送られる。言い換えると、信号クロック（CLOCK）が可能化され、１つ以上のパルスがクロック発生器１９の出力端子からDAC１７のクロック入力端子に伝送される。一方、クロック発生器１９の制御入力端子がアサートされない、あるいはデアサートされると、クロック発生器１９は不能化され、すなわち、クロック発生器１９の出力端子が不能化される。クロック発生器１９が不能化されると、低論理電圧がDAC１７のクロック入力端子に伝送される。すなわち、信号クロック（CLOCK）が停止される。クロック発生器１９の制御入力端子は、信号制御（CONTROL）が低論理電圧にあるときにアサートされる。逆に、クロック発生器１９の制御入力端子は、信号制御（CONTROL）が高論理電圧にあるときはアサートされない。低論理電圧とは、たとえば、０ボルトであり、論理０として定義することができる。高論理電圧とは、たとえば、５ボルトであり、論理１として定義することができる。論理０および論理１の定義は、選択の問題であることは言うまでもない。言い換えると、論理１を０ボルトと定義し、論理０を５ボルトと定義することもできる。
【００１２】
シグマ−デルタ変調器１６は、加算装置，乗算器および遅延素子を用いて構築される従来のシグマ−デルタ変調器とすることができる。クロック制御回路１８は、たとえば、加算器などの加算装置に結合されるたとえばメモリ素子またはラッチなどの遅延素子を用いて構築することができる。例として、信号１ビット・データ（ONE BIT DATA）は単ビット・デジタル信号であるので、クロック制御回路１８は、排他的論理和（XOR）ゲート２２に接続されるＤ型フリップフロップ２１を用いて構築される。
【００１３】
フリップフロップ２１は、クロック制御回路１８のデータ入力端子とXORゲート２２の第１入力端子とに共通に接続されるＤと記されるデータ入力端子と、クロック制御回路１８のクロック入力端子に接続されるCKと記されるクロック入力端子と、XORゲート２２の第２入力端子に接続されるＱと記される真出力端子とを有する。XORゲート２２の出力端子は、クロック制御回路１８の出力端子に接続される。
【００１４】
データ変換器１０は、好ましくは、消費電力が比較的低く、速度が比較的速い相補型金属酸化物半導体（CMOS: Complementary Metal-Oxide Semiconductor）論理回路構成で構築されるが、他のトランジスタ技術で構築してもよい。
【００１５】
図２は、DAC１７（図１）の切換キャパシタ部を示す。この例では、DAC１７は、スイッチ３１〜３８，キャパシタ４１〜４６および増幅器５１を備える切換キャパシタ回路を用いて構築される。さらに、DAC１７は、それぞれ基準信号+REF，-REFを受信する入力端子２６，２７と、それぞれ信号Vo+，Vo-を提供する出力端子２８，２９とを有する。DAC１７の出力端子２８，２９で起こる差分出力信号、すなわち信号Vo+−Vo-が出力端子１２（図１）に伝送され、信号出力（OUTPUT）となる。
【００１６】
図１および図２を参照して、動作中は、データ変換器１０は多重ビット・デジタル信号すなわち信号多重ビット・データ（MULTIBIT DATA）をアナログ信号すなわち信号出力（OUTPUT）に変換する。さらに詳しくは、シグマ−デルタ変調器１６がデジタル信号多重ビット・データ（MULTIBIT DATA）をデジタル信号１ビット・データ（ONE BIT DATA）に変換する。信号１ビット・データ（ONE BIT DATA）の生成中にシグマ−デルタ変調器１６は、量子化ノイズのような、信号サンプリング・クロック（SAMPLING CLOCK）の周波数の１／２ほぼに等しい周波数において信号出力（OUTPUT）内に現れるノイズを発生する。
【００１７】
クロック制御回路１８は、信号１ビット・データ（ONE BIT DATA）に応じてクロック発生器１９を可能化または不能化し、信号出力（OUTPUT）内のノイズを減衰する。信号１ビット・データ（ONE BIT DATA）が信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するクロック・サイクルの間に２つの論理レベルの間で交替すると、信号制御（CONTROL）が高論理電圧になる。このため、クロック発生器１９の出力端子は不能化され、低論理電圧がクロック発生器１９の出力端子からDAC１７のクロック入力端子に伝送される。信号１ビット・データ（ONE BIT DATA）が信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するクロック・サイクルの間同一の論理レベルに留まると、信号制御（CONTROL）は低論理電圧にある。従って、クロック発生器１９の出力端子が可能化され、クロック信号がクロック発生器１９の出力端子からDAC１７のクロック入力端子に伝送される。
【００１８】
DAC１７のスイッチ３５〜３８は動作中、連続的に切り換えられる。スイッチ３１，３２，３３，３４は信号制御（CONTROL）が低論理電圧にあるとき、すなわちクロック信号がクロック発生器１９からDAC１７に伝送される間に切り換えられる。さらに、スイッチ３１〜３４を制御する制御信号（図示せず）の２つの位相が、信号１ビット・データ（ONE BIT DATA）により決定される。
【００１９】
データ変換器１０の動作を図３を参照してさらに説明する。図３は、データ変換器１０（図１）の信号を示すタイミング図である。明確にするために、図３のタイミング図には、データ変換器１０の信号のすべてを図示するわけではない。信号１ビット・データ（ONE BIT DATA）は、論理０（図３では０と記す）あるいは論理１（図３では１と記す）のいずれかの論理値を有する単ビット・デジタル信号である。信号出力（OUTPUT）は、三重信号すなわち図３では+REF，０，-REFと記される３つのレベルを有する信号である。信号サンプリング・クロック（SAMPLING CLOCK）は、Fsの周波数を有する。
【００２０】
DAC１７は、信号１ビット・データ（ONE BIT DATA）およびクロック（CLOCK）を処理することにより信号出力（OUTPUT）を生成する。信号１ビット・データ（ONE BIT DATA）が信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するクロック・サイクルの間に高論理電圧にある場合は、信号出力（OUTPUT）は、レベル+REFにあり、信号１ビット・データ（ONE BIT DATA）が２つの連続するクロック・サイクルの間に低論理電圧にある場合は、信号出力（OUTPUT）はレベル-REFにある。信号１ビット・データ（ONE BIT DATA）が、信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するクロック・サイクルの間に高論理電圧と低論理電圧との間で交替すると、信号出力（OUTPUT）はレベル０にある。
【００２１】
クロック制御回路１８は、信号１ビット・データ（ONE BIT DATA）を処理して、信号制御（CONTROL）を生成して、信号クロック（CLOCK）を制御する。信号クロック（CLOCK）はクロック発生器１９によりDAC１７に伝送される。高周波数量子化ノイズは、信号１ビット・データ（ONE BIT DATA）が信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するクロック・サイクルの間に論理０と論理１との間で交替するとき、信号１ビット・データ（ONE BIT DATA）内に存在する。本発明により、クロック制御回路１８は、信号１ビット・データ（ONE BIT DATA）が信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するクロック・サイクルの間に論理０と論理１との間で交替すると、DAC１７に送られるクロック信号を停止することによって、DAC１７内のデジタル−アナログ変換プロセスを停止する。言い換えると、DAC１７が実行するデジタル−アナログ変換プロセスは、クロック発生器１９からDAC１７へのクロック信号の伝送を阻止することによって不能化される。これにより、ほぼFs/2に等しい周波数における信号出力（OUTPUT）のエネルギが減衰され、Fs/2における信号出力（OUTPUT）内の量子化ノイズが減衰される。DAC１７のデジタル−アナログ・プロセスは、信号１ビット・データ（ONE BIT DATA）が信号サンプリング・クロック（SAMPLING CLOCK）の連続する２つのクロック・サイクルの間に、同じ論理レベルに留まると可能化される。言い換えると、DAC１７が実行するデジタル−アナログ変換プロセスは、クロック発生器１９からDAC１７へのクロック信号の伝送を可能化することによって可能化される。かくして、クロック信号がDAC１７のクロック入力端子に伝送され、１つ以上のパルスがクロック発生器１９からDAC１７に伝送される。
【００２２】
図１および図３を参照して、時刻T0とT1との間に、信号１ビット・データ（ONE BIT DATA）は、Fs/2の周波数において論理０と論理１との間で交替し、信号制御（CONTROL）は高論理電圧にある。信号制御（CONTROL）が高論理電圧にあるとき、クロック発生器１９の出力端子は不能化され、信号クロック（CLOCK）は低論理電圧にある。信号出力（OUTPUT）は、時刻T0とT1との間はレベル０にある。
【００２３】
時刻T1とT2との間、信号１ビット・データ（ONE BIT DATA）は信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するサイクルの間、論理１にあり、信号制御（CONTROL）は高論理電圧から低論理電圧に移行して、それによりクロック発生器１９の出力端子を可能化する。言い換えると、DAC１７に提供されるクロック信号が可能化される。信号１ビット・データ（ONE BIT DATA）は信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するサイクルの間は論理１にあるので、信号出力（OUTPUT）がレベル+REFからレベル０へと移行する。
【００２４】
時刻T2とT3との間、信号１ビット・データ（ONE BIT DATA）は信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するクロック・サイクルの間、論理１にあり、信号制御（CONTROL）は高論理電圧にある。信号制御（CONTROL）が高論理電圧にあると、クロック発生器１９の出力端子が不能化され、信号クロック（CLOCK）は低論理電圧にある。言い換えると、DAC１７に提供されるクロック信号が停止される。信号１ビット・データ（ONE BIT DATA）は信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するサイクルの間に交替するので、信号出力（OUTPUT）はレベル０にある。
【００２５】
時刻T3とT4との間、信号１ビット・データ（ONE BIT DATA）は信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するサイクルの間、論理０にあり、信号制御（CONTROL）は高論理電圧から低論理電圧に移行して、それによりクロック発生器１９の出力端子を可能化する。信号出力（OUTPUT）は、レベル-REFからレベル０へと移行する。
【００２６】
時刻T4とT5との間、信号１ビット・データ（ONE BIT DATA）は信号サンプリング・クロック（SAMPLING CLOCK）の２つの連続するサイクルの間、論理１にある。信号制御（CONTROL）は高論理電圧から低論理電圧に移行する。信号出力（OUTPUT）は、レベル０からレベル+REFへと移行する。
【００２７】
図４は、周波数領域におけるデータ変換器１０（図１）の信号出力（OUTPUT）内に存在する量子化ノイズのグラフである。横軸は周波数を表し、縦軸は信号出力（OUTPUT）の振幅をデシベル（dB）で表す。図４に示されるように、信号出力（OUTPUT）内に存在するノイズは、Fs/2において切欠特性（notch characteristic）を有し、これは信号サンプリング・クロック（SAMPLING CLOCK）の周波数の１／２である。言い換えると、図１のデータ変換器１０は、Fs/2においてsin(x)/(x)の周波数応答を提供する。切欠特性は、前述のように信号サンプリング・クロック（SAMPLING CLOCK）に応じてDAC１７に提供されるクロック信号を停止した結果である。Fs/2において信号出力（OUTPUT）を減衰することによって、データ変換器１０はほぼFs/2に等しい周波数に現れる信号出力（OUTPUT）内のノイズを減衰し、それによりデータ変換器１０の信号対雑音比（SNR：Signal-to-Noize
Ratio）を高める。
【００２８】
以上、データ変換器回路およびデータ変換器により生成される出力信号内のノイズを減衰する方法が提供されたことが理解頂けよう。本発明の利点は、簡単なクロック制御回路および単ビットDACを用いて、出力信号内のノイズを減衰することである。簡単なクロック制御回路により、DACに対するワード・サイズを大きくすることなくFs/2付近のパターン・ノイズの濾波を行うために単ビットDACを利用できる。また、本発明は、データ変換器回路およびデータ変換器回路のDACのクロックを停止することによって三重信号を生成する方法を提供する。
【図面の簡単な説明】
【図１】データ変換器を一部はブロック図に、一部は概略図に示す。
【図２】図１のデータ変換器のデジタル−アナログ変換器（DAC：Digital-to-Analog Converter）の切換キャパシタ部を示す。
【図３】図１のデータ変換器の信号を示すタイミング図である。
【図４】周波数領域における図１のデータ変換器の出力信号内に存在するノイズのグラフである。
【符号の説明】
１０  データ変換器
１１  入力端子
１２  出力端子
１６  シグマ−デルタ変調器
１７  デジタル−アナログ変換器（DAC）
１８  クロック制御回路
１９  クロック発生器
２１  Ｄ型フリップフロップ
２２  排他的論理和（XOR）ゲート
【図１】
0004514881.tif 000002
【図２】
0004514881.tif 000003
【図３】
0004514881.tif 000004
【図４】
0004514881.tif 000005