(57)【特許請求の範囲】
【請求項１】
液晶表示装置の各画素を駆動するための画素部と、その周辺回路部とを同一の基板上に設けたＴＦＴ集積回路であって、
周辺回路部を構成するＴＦＴと画素部を構成するＴＦＴとは、添加された不純物の種類、不純物の添加量、不純物の添加の有無の少なくとも１つが異なることにより、周辺回路部を構成するＴＦＴの閾値電圧の方が画素部を構成するＴＦＴの閾値電圧よりも大きくなっているＴＦＴ集積回路。
【請求項２】
液晶表示装置の各画素を駆動するための画素部と、その周辺回路部とを同一の基板上に設けたＴＦＴ集積回路であって、
周辺回路部を構成するＴＦＴと画素部を構成するＴＦＴとは、結晶化された半導体層に形成されており、
周辺回路部を構成するＴＦＴの閾値電圧は画素部を構成するＴＦＴの閾値電圧よりも大きく、
画素部を構成するＴＦＴと周辺回路部を構成するＴＦＴとは、添加された不純物の種類、不純物の添加量、不純物の添加の有無の少なくとも１つが異なるＴＦＴ集積回路。
【請求項３】
第３族原子による不純物が、周辺回路部を構成するＮチャネルＴＦＴの方が画素部を構成するＮチャネルＴＦＴよりも多く添加されている請求項１又は請求項２に記載のＴＦＴ集積回路。
【請求項４】
周辺回路部を構成するＴＦＴには第３族原子による不純物が添加されており、
画素部を構成するＴＦＴには第３族原子による不純物が添加されていない請求項１又は請求項２に記載のＴＦＴ集積回路。
【請求項５】
周辺回路部を構成するＴＦＴには不純物が添加されておらず、
画素部を構成するＴＦＴには第５族原子による不純物が添加されている請求項１又は請求項２に記載のＴＦＴ集積回路。
【請求項６】
周辺回路部を構成するＮチャネルＴＦＴには第３族原子による不純物が添加されており、
画素部を構成するＮチャネルＴＦＴには第５族原子による不純物が添加されている請求項１又は請求項２に記載のＴＦＴ集積回路。
【請求項７】
周辺回路部を構成するＮチャネルＴＦＴには第３族原子による不純物が添加されており、
画素部を構成するＮチャネルＴＦＴには第３族原子による不純物が添加されていない請求項４に記載のＴＦＴ集積回路。
【請求項８】
第３族原子がボロンである請求項３、請求項４、請求項６及び請求項７のいずれか１項に記載のＴＦＴ集積回路。
【請求項９】
第５族原子がリンまたはヒ素である請求項５又は請求項６に記載のＴＦＴ集積回路。
【請求項１０】
液晶表示装置の各画素を駆動するための画素部と、その周辺回路部とを同一の基板上に設けたＴＦＴ集積回路の製造方法であって、
周辺回路部を構成するＴＦＴと画素部を構成するＴＦＴとに添加する不純物の種類、不純物の添加量、不純物の添加の有無の少なくとも１つを変えることにより、周辺回路部を構成するＴＦＴの閾値電圧の方が画素部を構成するＴＦＴの閾値電圧よりも大きくなるようにしたＴＦＴ集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の各画素を駆動するための画素部と、その周辺回路部とを同一の基板上に設けたＴＦＴ集積回路とその製造方法に関する。
【０００２】
【従来の技術】
従来より、液晶表示装置に用いられるＴＦＴ（thin film transistor）基板において、液晶画素を駆動するための画素部と、その周辺回路部とを同一の基板上に形成したものが知られている（例えば、特開平１０−１８９７７１号後方参照）。
このようなＴＦＴ基板に形成される周辺回路部は、主に保護ダイオードやインバータを基本とする種々のロジック回路から構成されている。
これらは、低消費電力化のためにＣＭＯＳで構成される場合が多い。また、低電圧駆動のためには、ＮチャネルトランジスタとＰチャネルトランジスタの閾値電圧Ｖｔｈは、ほぼ等しいことが望まれ、例えば多結晶シリコン（ｐ−Ｓｉ）ＴＦＴでは、だいたい２Ｖ近辺に設計する。このバランスが崩れると、駆動電圧が上がってしまい、不良となる。
一方、画素部を構成するトランジスタについては、画像データの書き込みを行う時に、ゲート電圧が小さくなるので、できるだけ閾値電圧Ｖｔｈは小さい方がよい。
【０００３】
【発明が解決しようとする課題】
したがって、上述のようなＴＦＴ基板においては、各々のトランジスタに要求される閾値電圧Ｖｔｈの条件を満たすことが必要となる。
そこで従来は、ＮチャネルトランジスタとＰチャネルトランジスタとで、閾値電圧Ｖｔｈとを合わせるために、それぞれのチャネル毎に異なる量の不純物を添加している。
図４は、液晶画素の駆動電圧波形（画素の電位）の一例を示す説明図であり、図５は、１つの画素を駆動するトランジスタの閾値電圧Ｖｔｈと、その閾値電圧Ｖｔｈに対応するトランジスタの電流パラメータＩｄｓ３との関係を示す説明図である。
図４に示すように、液晶画素に電圧を印加する場合、特に、“Ｈｉｇｈ”側に書き込んだ時の駆動電圧１０．５Ｖの近くでは、ゲート電圧との差が１．５Ｖしかなくなる。また、この条件で駆動する場合、図５に示す電流パラメータＩｄｓ３は５００ｎＡ以上が必要となってくる。
したがって、画素部のトランジスタの閾値電圧Ｖｔｈとしては、画素Ｉｄｓを確保するため、２．２Ｖ以下であることが必要となる。
【０００４】
一方、周辺回路部側からみると、保護ダイオードのリーク電流防止のため、閾値電圧合Ｖｔｈは、１．２Ｖ以上にする必要がある。
この結果、画素部と周辺回路部のＮチャネルトランジスタを同一の閾値で形成する場合、図５の縦線αに示す２．２Ｖ以下と、縦線βに示す１．２Ｖ以上という範囲内に収める必要があり、製造プロセスにおけるマージンが狭くなり過ぎ、歩留が低下するという問題が生じる。
【０００５】
そこで本発明の目的は、液晶画素を低電圧で駆動でき低消費電力化を実現できるとともに、半導体製造プロセスにおける閾値電圧のマージンを大きくすることができ、歩留を向上することが可能なＴＦＴ集積回路及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は前記目的を達成するため、液晶表示装置の各画素を駆動するための画素部と、その周辺回路部とを同一の基板上に設けたＴＦＴ集積回路において、前記周辺回路部を構成するＴＦＴの閾値電圧を前記画素部を構成するＴＦＴの閾値電圧より大きくしたことを特徴とする。
また、本発明は、液晶表示装置の各画素を駆動するための画素部と、その周辺回路部とを同一の基板上に設けたＴＦＴ集積回路の製造方法において、前記周辺回路部を構成するＴＦＴと前記画素部を構成するＴＦＴとに添加する不純物の種類、添加量、添加の有無の少なくとも１つを変えることにより、前記周辺回路部を構成するＴＦＴの閾値電圧を前記画素部を構成するＴＦＴの閾値電圧より大きくなるようにしたことを特徴とする。
【０００７】
本発明によるＴＦＴ集積回路では、周辺回路部を構成するＴＦＴの閾値電圧を画素部を構成するＴＦＴの閾値電圧より大きくしたことから、低い閾値電圧（例えば０．５Ｖ程度）で駆動が可能な画素部のＴＦＴについては、閾値電圧を低くして低電圧で駆動でき、消費電力の低減を図ることができる。
一方、周辺回路部のＴＦＴについては大きい閾値電圧により、保護ダイオードのリーク防止を確実に防止できる。
したがって、周辺回路部を構成するＴＦＴと、画素部を構成するＴＦＴとを、それぞれの閾値電圧の条件に応じて製造することが可能となり、半導体製造プロセスにおける閾値電圧のマージンを大きくすることができ、歩留を向上することが可能となる。
【０００８】
また本発明によるＴＦＴ集積回路の製造方法では、周辺回路部を構成するＴＦＴと画素部を構成するＴＦＴとに添加する不純物の種類、添加量、添加の有無の少なくとも１つを変えることにより、周辺回路部を構成するＴＦＴの閾値電圧を画素部を構成するＴＦＴの閾値電圧より大きくする。
これにより、低い閾値電圧（例えば０．５Ｖ程度）で駆動が可能な画素部のＴＦＴについては低電圧で駆動でき、消費電力の低減を図ることができ、周辺回路部のＴＦＴについては大きい閾値電圧により、保護ダイオードのリーク防止を確実に防止できる。
したがって、周辺回路部を構成するＴＦＴと、画素部を構成するＴＦＴとを、それぞれの閾値電圧の条件に応じて製造することが可能となり、半導体製造プロセスにおける閾値電圧のマージンを大きくすることができ、歩留を向上することが可能となる。
【０００９】
【発明の実施の形態】
以下、本発明によるＴＦＴ集積回路及びその製造方法の実施の形態について説明する。
本実施の形態によるＴＦＴ集積回路は、液晶表示装置に用いられるＴＦＴ基板を構成するものであり、液晶画素を駆動するための画素部と、その周辺回路部とを同一の基板上に形成したものである。
そして、本実施の形態によるＴＦＴ集積回路は、その製造工程において、周辺回路部を構成するＮチャネルＴＦＴと画素部を構成するＮチャネルＴＦＴとに添加する不純物の種類、添加量、添加の有無等を変えることにより、周辺回路部を構成するＮチャネルＴＦＴの閾値電圧Ｖｔｈを画素部を構成するＮチャネルＴＦＴの閾値電圧Ｖｔｈより大きくしたものである。
【００１０】
図１〜図３は、このような本実施の形態によるＴＦＴ集積回路の製造工程を示す断面図であり、ＴＦＴ集積回路を構成する各部の製造工程における状態を示している。図示の例では、画素部として２つのＮチャネルトランジスタを示しており、周辺回路部としては、図中の左から順に、Ｎチャネルトランジスタ（Ｎ−ｃｈ）、Ｐチャネルトランジスタ（Ｐ−ｃｈ）、ゲートコンタクト部、Ｇ／Ｓクロス部を示している。
以下、この図を用いて本実施の形態によるＴＦＴ集積回路及びその製造方法について説明する。
【００１１】
まず、図１（Ａ）では、ガラス基板１０上に例えば２５０ｎｍの膜厚でＭｏ膜１２を成膜する。次に、図１（Ｂ）に示すゲート部のマスク１４を用いたフォトレジストを行い、ドライエッチングによってＭｏ膜１２を選択的に除去する。
次に、図１（Ｃ）に示すように、例えば０．１〜０．２μｍの膜厚でゲート絶縁膜１６を形成した後、例えば０．０４〜０．１μｍの膜厚でａ−Ｓｉ膜１８をＣＶＤにより成膜する。そして、脱水粗のためのアニーリングを行い、レーザ照射によってａ−Ｓｉ膜１８をｐｏｌｙＳｉ膜１８Ａとする。
以上は、従来と同様の製造工程である。
【００１２】
次に、本形態の固有の処理として、画素部のＮチャネルトランジスタと周辺回路部のＮチャネルトランジスタとの閾値電圧を変えるために、画素部以外のｐｏｌｙＳｉ膜１８Ａにボロン（第３族原子）をドープする処理を行う。
これは、図１（Ｄ）に示すように、画素部の各トランジスタだけにマスク２０を施し、その他の領域について、イオン注入によってボロンを注入する。
なお、画素部にも少しボロンをドープする場合には、最初にマスクなしで全面にボロンをイオン注入後した後、マスク２０を配置して画素部以外にボロンをイオン注入する。
また、もし画素部にリン（第５族原子）をドープする場合には、最初マスクなしで全面にリンをイオン注入後、マスク２０を配置して画素部以外にボロンをイオン注入後する。
また、画素部にリンをドープするだけで、ボロンのドープは行わないようにしてもよい。
また、周辺回路部にボロンをドープする場合に、もしＰチャネルトランジスタにボロンを入れたくない場合には、図１（Ｄ）に破線で示すマスク２０Ａを追加した状態でイオン注入すればよい。これは、画素部にボロンをドープしない場合と、画素部にボロンを少量だけドープする場合と、画素部にリンをドープする場合のいずれについても同様である。
また、リンの代わりにヒ素を用いてもよい。
【００１３】
なお、このように画素部のＮチャネルトランジスタと周辺回路部のＮチャネルトランジスタとの閾値電圧を変えるための方法として、各トランジスタに添加する不純物の種類、添加量、添加の有無については、種々の組み合わせが可能であり、上述のような方法に限定されることなく、適宜選択できるものである。
【００１４】
また、以下は、従来と同様の製造工程である。
上述したｐｏｌｙＳｉ膜１８Ａの上にＮ＋ａ−Ｓｉ膜２２をＣＶＤにより成膜した後、図２（Ｅ）に示すように、Ｐチャネルトランジスタのソース、ドレイン用のマスク２４を配置してフォトレジストを行い、エッチングによってＮ＋ａ−Ｓｉ膜２２を選択的に除去する。
そして、イオン注入後、アニーリングを行うことにより、Ｐチャネルトランジスタのソース、ドレインを作成する。
次に、図２（Ｆ）に示すように、マスク２６を用いてゲートコンタクト部のフォトレジストを行い、エッチングによってＮ＋ａ−Ｓｉ膜２２、ｐｏｌｙＳｉ膜１８Ａ、ゲート絶縁膜１６を選択的に除去する。
【００１５】
次に、Ｔｉ膜２８、Ａｌ膜３０をスパッタリングによって順次成膜した後、図３（Ｇ）に示すように、マスク３２を用いてＴｉ膜２８とＡｌ膜３０のフォトレジストを行い、ドライエッチングによってＴｉ膜２８とＡｌ膜３０を選択的に除去した後、さらにエッチングによりＮ＋ａ−Ｓｉ膜２２を選択的に除去する。
次に、図３（Ｈ）に示すように、ＳｉＯ２膜３４、メタル膜３６、ＳｉＯ２膜３８を順次成膜し、マスク４０を配置してコンタクトのフォトレジストを行い、ドライエッチングによってＳｉＯ２膜３４、メタル膜３６、ＳｉＯ２膜３８を選択的に除去した後、さらにエッチングによりｐｏｌｙＳｉ膜１８Ａを選択的に除去する。
次に、図３（Ｉ）に示すように、ＩＴＯ（indium tin oxide）膜４２を成膜し、マスク４４を用いてＩＴＯ膜４２のフォトレジストを行い、エッチングによってＩＴＯ膜４２を選択的に除去する。
以上のようにして、同一基板上に画素部と周辺回路部とを有するＴＦＴ基板を作成することができる。
【００１６】
【発明の効果】
以上説明したように本発明のＴＦＴ集積回路では、周辺回路部を構成するＴＦＴの閾値電圧を画素部を構成するＴＦＴの閾値電圧より大きくした。
このため、低い閾値電圧（例えば０．５Ｖ程度）で駆動が可能な画素部のＴＦＴについては、閾値電圧を低くして低電圧で駆動でき、消費電力の低減を図ることができるとともに、周辺回路部のＴＦＴについては大きい閾値電圧により、保護ダイオードのリーク防止を確実に防止できる。
したがって、周辺回路部を構成するＴＦＴと、画素部を構成するＴＦＴとを、それぞれの閾値電圧の条件に応じて製造することが可能となり、半導体製造プロセスにおける閾値電圧のマージンを大きくすることができ、歩留を向上することが可能となる。
【００１７】
また本発明によるＴＦＴ集積回路の製造方法では、周辺回路部を構成するＴＦＴと画素部を構成するＴＦＴとに添加する不純物の種類、添加量、添加の有無の少なくとも１つを変えることにより、周辺回路部を構成するＴＦＴの閾値電圧を画素部を構成するＴＦＴの閾値電圧より大きくするようにした。
このため、低い閾値電圧（例えば０．５Ｖ程度）で駆動が可能な画素部のＴＦＴについては低電圧で駆動でき、消費電力の低減を図ることができ、周辺回路部のＴＦＴについては大きい閾値電圧により、保護ダイオードのリーク防止を確実に防止できる。
したがって、周辺回路部を構成するＴＦＴと、画素部を構成するＴＦＴとを、それぞれの閾値電圧の条件に応じて製造することが可能となり、半導体製造プロセスにおける閾値電圧のマージンを大きくすることができ、歩留を向上することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるＴＦＴ集積回路の製造工程を示す断面図である。
【図２】本発明の実施の形態によるＴＦＴ集積回路の製造工程を示す断面図である。
【図３】本発明の実施の形態によるＴＦＴ集積回路の製造工程を示す断面図である。
【図４】液晶画素の駆動電圧波形の一例を示す説明図である。
【図５】トランジスタの閾値電圧と電流パラメータとの関係を示す説明図である。
【符号の説明】
１０……ガラス基板、１２……Ｍｏ膜、１４、２０、２０Ａ、２４、２６、３２、４０、４４……マスク、１６……ゲート絶縁膜、１８……ａ−Ｓｉ膜、１８Ａ……ｐｏｌｙＳｉ膜、２２……Ｎ＋ａ−Ｓｉ膜、２８……Ｔｉ膜、３０……Ａｌ膜、３４……ＳｉＯ２膜、３６……メタル膜、３８……ＳｉＯ２膜、４２……ＩＴＯ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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