(57)【特許請求の範囲】
【請求項１】
層間絶縁膜に埋設された導電性プラグと、前記プラグ上面を被覆し前記層間絶縁膜上に形成された下部電極と、前記下部電極上に形成されたＰＺＴ、ＰＬＣＳＺＴ又はＰＬＺＴからなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有する容量素子であって、
前記下部電極は、イリジウム膜からなる又はイリジウム膜と該イリジウム膜上に形成された酸化イリジウム膜との積層構造からなる第１導電膜と、
前記第１導電膜上に形成された、プラチナからなるインターフェース導電膜と、
前記インターフェース導電膜上に形成された、酸化プラチナ膜からなる第２導電膜と、
前記第２導電膜上に形成された、プラチナからなる第３導電膜と、
を有することを特徴とする容量素子。
【請求項２】
層間絶縁膜に埋設された導電性プラグを形成する工程と、前記プラグ上面を被覆し前記層間絶縁膜上に下部電極を形成する工程と、前記下部電極上にＰＺＴ膜、ＰＬＣＳＺＴ膜又はＰＬＺＴ膜からなる誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程とを有する容量素子の製造方法であって、
前記下部電極の形成工程は、
前記層間絶縁膜上に、前記プラグ上面を被覆するイリジウム膜又はイリジウム膜と該イリジウム膜上に形成された酸化イリジウム膜との積層構造からなる第１導電膜を形成する工程と、
前記第１導電膜上に、プラチナからなるインターフェース導電膜を形成する工程と、
前記インターフェース導電膜上に、酸化プラチナ膜からなる第２導電膜を形成する工程と、
前記第２導電膜上に、プラチナからなる第３導電膜を形成する工程と、
を有することを特徴とする容量素子の製造方法。
【請求項３】
前記誘電体膜はスパッタ法により形成されるＰＺＴであることを特徴とする請求項２に記載の容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子及びその製造方法に関し、より詳しくは、強誘電体膜又は高誘電体膜を有する容量素子及びその製造方法に関する。
【０００２】
【従来の技術】
ＢＳＴ（(Ba,Sr)TiO3 ）膜、ＳＴ（SrTiO x ）膜、Ta2O5 膜などの高誘電率膜や、ＰＺＴ（PbZrx Ti1-x O3）膜などの強誘電体膜は、その高い誘電率や反転分極特性を活かし、ＤＲＡＭ（Dynamic Random Access Memory）やＦｅＲＡＭ(Ferro-electric Random Access Memory）などのキャパシタ誘電体膜として広く適用されている。
【０００３】
また、ＦｅＲＡＭの強誘電体キャパシタでは、キャパシタの下部電極とトランジスタの不純物拡散領域との接続を下部電極の上から引き出す構造のプレーナー型が実用化されているが、下部電極をその直下の導電性プラグを介して不純物拡散領域に接続する構造のスタック型がセル面積低減のために今後必要となってくる。
【０００４】
酸化物高誘電率膜や酸化物強誘電体膜をキャパシタ誘電体膜として用いる場合に、電極材料としてプラチナ（Pt）が広く用いられていた。これは、プラチナの導電率が高いこと、誘電体膜の形成過程における高温プロセスに耐えうること、その上層に形成するキャパシタ誘電体膜の配向方向を制御することができることなどの理由による。
【０００５】
その一方、プラチナは酸素透過性が高いため、スタック型キャパシタでプラグ上にプラチナよりなる下部電極を形成すると、キャパシタ誘電体膜の形成過程の熱処理で酸素が下部電極を透過し、プラグが酸化されてしまう。この結果、例えばプラグをタングステンにより構成した場合、プラグと下部電極との間には絶縁性の酸化タングステン膜が形成され、プラグと下部電極とのコンタクトがとれなくなる。
【０００６】
そこで、スタック型キャパシタにおいては、下部電極構造としては、下から順にIr膜とPt膜を順に形成してなるPt／Ir構造や、下から順にIrO2膜とPt膜を順に形成してなるPt／IrO2構造や、下から順にIr膜とIrO2膜とPt膜を順に形成してなるPt／IrO2／Ir構造などの積層構造が採用されている。
【０００７】
イリジウム（Ir）膜や酸化イリジウム（IrO2）膜は酸素透過性が非常に小さくて熱処理における酸素バリアとして働くため、スタック型キャパシタの下部電極となるプラチナ膜の下層に形成することにより、キャパシタ誘電体膜の形成過程において下部電極の下のプラグの酸化を防止することができる。
【０００８】
例えば特開平９−２２８２９号公報には、スタック構造の強誘電体キャパシタの下部電極として、Pt／IrO2／Ir構造を用いることが提案されている。この構造により、酸素雰囲気中における熱処理によるキャパシタの下層構造の酸化を抑えつつ、強誘電体膜の所望の特性を確保することに成功している。
【０００９】
【発明が解決しようとする課題】
しかしながら、キャパシタ誘電体膜としてスパッタリング法により堆積したＰＺＴ膜を適用する場合において、イリジウム系酸素バリア層（Ir膜、IrO2膜）含む下部電極構造を用いると、キャパシタのリーク電流が増大してしまうことが判明した。
【００１０】
スパッタリングでＰＺＴ膜を下部電極の上に堆積した場合、堆積直後のＰＺＴ膜はアモルファス状態であり、ＰＺＴ膜の結晶化のために高温の熱処理が必要である。
【００１１】
ところが、イリジウム系酸素バリア層上にPt膜を形成した構造の下部電極の上にアモルファスのＰＺＴ膜を堆積した後に、ＰＺＴ膜の結晶化のために高温熱処理を施すと、イリジウム系酸素バリア層中のイリジウム元素がPt膜を透過し、ＰＺＴ膜の中に拡散してＰＺＴ結晶中に取り込まれてしまい、ＰＺＴ結晶の絶縁性を低下させてしまう。
【００１２】
このような現象は、下部電極上へ結晶状態でＰＺＴ膜を成長したり、低温でＰＺＴ膜の結晶化を行えば回避することは可能であるが、形成したＰＺＴ膜の誘電率が小さくなってしまう。
【００１３】
本発明の目的は、キャパシタ誘電体膜の形成及び結晶化過程において下部電極直下の導電性プラグの酸化を防止するとともに下部電極からキャパシタ誘電体膜への金属拡散を防止しする容量素子及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記した課題は、層間絶縁膜に埋設された導電性プラグと、前記プラグ上面を被覆し前記層間絶縁膜上に形成された下部電極と、前記下部電極上に形成されたＰＺＴ、ＰＬＣＳＺＴ又はＰＬＺＴからなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有する容量素子であって、前記下部電極は、イリジウム膜からなる又はイリジウム膜と該イリジウム膜上に形成された酸化イリジウム膜との積層構造からなる第１導電膜と、前記第１導電膜上に形成された、プラチナからなるインターフェース導電膜と、前記インターフェース導電膜上に形成された、酸化プラチナ膜からなる第２導電膜と、前記第２導電膜上に形成された、プラチナからなる第３導電膜と、を有することを特徴とする容量素子によって解決される。
【００１７】
上記した課題は、層間絶縁膜に埋設された導電性プラグを形成する工程と、前記プラグ上面を被覆し前記層間絶縁膜上に下部電極を形成する工程と、前記下部電極上にＰＺＴ膜、ＰＬＣＳＺＴ膜又はＰＬＺＴ膜からなる誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程とを有する容量素子の製造方法であって、前記下部電極の形成工程は、前記層間絶縁膜上に、前記プラグ上面を被覆するイリジウム膜又はイリジウム膜と該イリジウム膜上に形成された酸化イリジウム膜との積層構造からなる第１導電膜を形成する工程と、前記第１導電膜上に、プラチナからなるインターフェース導電膜を形成する工程と、前記インターフェース導電膜上に、酸化プラチナ膜からなる第２導電膜を形成する工程と、前記第２導電膜上に、プラチナからなる第３導電膜を形成する工程と、を有することを特徴とする容量素子の製造方法によって解決される。
【００１９】
本発明によれば、第１金属（例えばイリジウム）を含む第１導電膜と、第１導電膜上に形成され且つ第２金属（例えばイリジウムを除く白金族）の金属酸化物よりなる第２導電膜と、第２導電膜上に形成され且つ第３金属（例えばイリジウムを除く白金族の金属）よりなる第３導電膜とを有する下部電極から容量素子を構成している。
【００２０】
そのような下部電極の構成によれば、第１導電膜によってキャパシタ誘電体膜の成膜過程における下部電極直下の導電性プラグへの酸素の拡散を防止するとともに、第２導電膜によって第１導電膜からキャパシタ誘電体膜への第１金属の拡散を防止する。
【００２１】
したがって、導電性プラグと下部電極の電気的接続を良好にすることができ、しかも、下部電極の上に誘電体膜を形成した後に、第１金属の誘電体膜への拡散を防止しつつ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の容量素子を製造することができる。
【００２２】
さらに、本発明によれば、第１導電膜と第２導電膜の間に第２金属、例えばイリジウム以外の白金族の金属から構成されるインターフェース導電膜を形成したので、第３導電膜及び強誘電体膜の（１１１）配向強度を高めることができ、強誘電体キャパシタの電気的特性を向上させることができる。
【００２３】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
本発明の第１実施形態による容量素子（キャパシタ）を有する半導体装置及びその製造方法について図１乃至図７を用いて説明する。
【００２４】
図１は本実施形態による容量素子の構造を示す概略断面図、図２は容量素子中におけるイリジウムの拡散及びその防止効果を示すグラフ、図３は本実施形態による容量素子の製造方法を示す工程断面図、図４は残留電荷量の基板温度依存性を示すグラフ、図５はリーク電流の基板温度依存性を示すグラフ、図６は残留電荷量のガス流量比依存性を示すグラフ、図７は本実施形態の変形例による容量素子の構造を示す概略断面図である。
【００２５】
はじめに、本実施形態に係る容量素子の構造について図１を用いて説明する。
【００２６】
シリコン基板１０上には、層間絶縁膜１２が形成されている。層間絶縁膜１２には、シリコン基板１０に達するコンタクトホール１４が形成されている。コンタクトホール１４内には、シリコン基板１０に電気的に接続された導電性のプラグ１６が形成されている。プラグ１６が埋め込まれた層間絶縁膜１２上には、イリジウム膜１８、酸化イリジウム膜２０、酸化プラチナ膜２２及びプラチナ膜２４が順次積層されてなる下部電極３０と、下部電極３０上に形成されたＰＺＴ膜よりなるキャパシタ誘電体膜３２と、キャパシタ誘電体膜３２上に形成されたプラチナ膜よりなる上部電極３４とを有する容量素子が形成されている。
【００２７】
このように、本実施形態による容量素子は、下部電極３０が、イリジウム膜１８と、酸化イリジウム膜２０と、酸化プラチナ膜２２と、プラチナ膜２４との積層膜によって構成されていることに主たる特徴がある。以下、本実施形態による容量素子において下部電極３０をこのような積層構造によって構成している理由について説明する。
【００２８】
イリジウム膜１８及び酸化イリジウム膜２０は、酸素バリアとなる膜である。前述の通り、プラチナ膜２４は酸素透過性が高い膜であり、プラチナ膜２４下に酸素バリア層を設けておかないと、キャパシタ誘電体膜３２の成膜過程或いは結晶化過程において酸素がプラグ１６方向に拡散し、プラグ１６の少なくとも上面を酸化する。プラグ１６とプラチナ膜２４との間に酸素透過性の小さいイリジウム膜１８及び酸化イリジウム膜２０を設けることにより、キャパシタ誘電体膜３２の成膜過程或いは結晶化過程においてプラグ１６が酸化されることはなく、プラグ１６と下部電極３０との間のコンタクト特性を良好に保つことができる。
【００２９】
イリジウム膜１８に加えて酸化イリジウム膜２０を形成しているのは、その上に形成するプラチナ膜２４に十分な配向性を持たせるためである。イリジウム膜１８のみでもプラチナ膜２４は配向するが、イリジウム膜１８の配向方向がプラチナ膜２４に反映されてしまう。プラチナ膜２４により十分な配向性を持たせるためには、イリジウム膜１８に加えて酸化イリジウム膜２０を形成することが望ましい。
【００３０】
酸化プラチナ膜２２は、酸素バリア層（イリジウム膜１８及び酸化イリジウム膜２０）からキャパシタ誘電体膜３２へのイリジウムの拡散を防止するためのイリジウム拡散防止層である。前述の通り、キャパシタ誘電体膜３２としてスパッタ法により堆積したＰＺＴ膜を適用した場合、Pt膜を通してイリジウム系酸素バリア層からＰＺＴ膜中にイリジウムが拡散し、キャパシタのリーク電流が増大する。そこで、イリジウム拡散防止能力の高い酸化プラチナ膜２２を酸素バリア層上に形成することにより、後工程の熱処理過程においてイリジウムがＰＺＴ膜中に拡散することを防止することができる。これにより、キャパシタ誘電体膜３２の結晶化を十分に図ることができ、所望の誘電率を有するキャパシタ誘電体膜３２を形成することができる。
【００３１】
図２は、容量素子中のイリジウムの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図中、点線は本実施形態による容量素子の電極構造を用いた場合、実線は従来技術であるPt／IrO x ／Irの電極構造を用いた場合である。図示するように、点線で示す本実施形態による容量素子ではＰＺＴ膜中にイリジウムはほとんど観察されないが、実線で示すPt／IrO x ／Ir構造の容量素子では高濃度にイリジウムが観察されている。この図から、下部電極３０のプラチナ膜２４と酸化イリジウム膜２０との間に設けた酸化プラチナ膜２２が、イリジウム拡散防止作用を有することが判る。
【００３２】
なお、酸化プラチナ膜２２がイリジウムの拡散を防止するメカニズムは明らかではないが、酸化プラチナ膜２２中に含まれる酸素がイリジウムの拡散を阻止するうえで重要な役割を有するものと考えられる。
【００３３】
プラチナ膜２４は、主として、キャパシタ誘電体膜３２の結晶の配向方向を制御するために設けられた膜である。プラチナ膜２４は、導電率が高く、下部電極３０の低抵抗化を図るうえでも有効であり、また、高融点であり、キャパシタ誘電体膜の形成過程における高温プロセスに耐えうるというメリットもある。
【００３４】
このようにして容量素子を構成することにより、イリジウム膜１８が酸素バリアとして機能し、酸化プラチナ膜２２がイリジウムの拡散バリアとして機能するので、キャパシタ誘電体膜３２の形成過程における酸素の浸入と、イリジウムのキャパシタ誘電体膜３２への拡散とを防止することができる。したがって、プラグ１６と下部電極３０とのコンタクト特性を維持しつつ、所望の誘電率を有するキャパシタ誘電体膜３２を形成することができる。
【００３５】
表１に本実施形態と従来技術の下部電極の構造の違いによる容量素子の特性を示す。なお、比較のため表中には、イリジウム拡散防止層を設けていないPt／IrO x ／Ir構造の下部電極を有する容量素子の特性、プレーナ型キャパシタに広く適用されているPt／Ｔｉ構造の下部電極を有する容量素子の特性についても併せて示している。なお、残留電荷量は３Ｖで測定し、リーク電流は６Ｖで測定した。
【００３６】
【表１】
0004428500.tif 000002
【００３７】
表１に示すように、本実施形態による容量素子ではリーク電流がμＡ／ｃｍ2 オーダーとなった。一方、Pt／IrO x ／Ir構造の下部電極を有する従来の容量素子では、リーク電流が本実施形態の容量素子よりも４桁程度多く、イリジウムの拡散によりキャパシタ誘電体膜の膜質が劣化していることが判る。また、本実施形態による容量素子の各特性は、Pt／Ｔｉ構造の下部電極を有する容量素子と遜色なく、良好である。
【００３８】
次に、本実施形態による容量素子の製造方法について図３を用いて説明する。
【００３９】
まず、図３(a) に示す構造を形成するまでの工程を説明する。
【００４０】
シリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜１２を形成する。
【００４１】
次いで、リソグラフィー及びドライエッチングにより、層間絶縁膜１２に、シリコン基板１０に達するコンタクトホールを形成する。
【００４２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのチタン（Ti）膜と、膜厚１０ｎｍの窒化チタン（TiN ）膜と、膜厚３００ｎｍのタングステン（Ｗ）膜とを堆積する。
【００４３】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing ：化学的機械的研磨）法により、層間絶縁膜１２の表面が露出するまでタングステン膜、窒化チタン膜、チタン膜を平坦に研磨し、Ｗ／TiＮ／Ti構造の積層構造よりなりコンタクトホール１４に埋め込まれたプラグ１６を形成する（図３(a))。
【００４４】
次いで、図３(b) に示す構造を形成するまでの工程を説明する。
【００４５】
層間絶縁膜１２とプラグ１６の上の全面に、例えばスパッタ法により、例えば膜厚２００ｎｍのイリジウム膜１８を形成する。例えば、基板温度を２００℃、パワーを１ｋＷ、アルゴン（Ａｒ）ガス流量を１００ｓｃｃｍとして、１４４秒間成膜することにより、膜厚２００ｎｍのイリジウム膜１８を形成する。
【００４６】
次いで、イリジウム膜１８上に、例えばスパッタ法により、例えば膜厚３０ｎｍの酸化イリジウム膜２０を形成する。例えば、基板温度を２０℃、パワーを１ｋＷ、アルゴンガス流量を２５ｓｃｃｍ、酸素ガス流量を２５ｓｃｃｍとして、１１秒間成膜することにより、膜厚３０ｎｍの酸化イリジウム膜２０を形成する。
【００４７】
次いで、酸化イリジウム膜２０上に、例えばスパッタ法により、例えば膜厚２３ｎｍの酸化プラチナ膜２２を形成する。例えば、基板温度を３５０℃、パワーを１ｋＷ、アルゴンガス流量を３６ｓｃｃｍ、酸素ガス流量を１４４ｓｃｃｍとして、２７秒間成膜することにより、膜厚２３ｎｍの酸化プラチナ膜２２を形成する。
【００４８】
図４に示すように、酸化プラチナ膜２２を形成する際の基板温度が２００℃より低い場合、或いは、４００℃以上の場合、残留電荷量の低下が見られる。また、図５に示すように、酸化プラチナ膜２２を形成する際の基板温度が２００℃より低い場合、或いは、４００℃以上の場合、リーク電流が増大する。また、４００℃以上の基板温度では、酸化プラチナ膜２２の成膜中に酸素が解離してプラチナ膜が成膜されてしまう。したがって、酸化プラチナ膜２２を形成する際の基板温度は、２００℃以上４００℃未満に設定することが望ましい。また、残留電荷量は、その温度範囲内で成膜温度が高いほどに大きな値となる。したがって、酸化プラチナ膜２２を形成する際の基板温度は、上記温度範囲でより高い温度、例えば３５０℃程度の温度に設定することが望ましい。
【００４９】
また、上記成膜条件では、酸化プラチナ膜２２の膜厚を２３ｎｍとしているが、１５ｎｍ以上の膜厚を適宜選択することができる。膜厚が１５ｎｍよりも薄いと酸化プラチナ膜２２の密着性が十分ではなく、厚すぎるとその後の加工性が劣化する。したがって、酸化プラチナ膜２２の膜厚は、１５ｎｍ以上の膜厚で、適用する装置構造やプロセスに応じて適宜選択することが望ましい。
【００５０】
また、上記成膜条件では、酸化プラチナ膜２２を形成する際のガス流量比をＡｒ：Ｏ2 ＝１：４としているが、図６に示すように、ガス流量比をＡｒ：Ｏ2 ＝７：２〜１：９（酸素濃度４０〜９０％）の範囲で変化しても、形成される容量素子の残留電荷量はほとんど変化しない。つまり、酸化プラチナ膜２２を成膜する際のガス流量比は残留電荷量に影響を及ぼさないと考えられる。このことから、酸化プラチナ膜２２を形成する際のガス流量比はいくつでもよく、望ましくは酸素濃度４０〜８０％である。
【００５１】
次いで、酸化プラチナ膜２２上に、例えばスパッタ法により、例えば膜厚１００ｎｍのプラチナ膜２４を形成する。例えば、基板温度を１３℃、パワーを１ｋＷ、アルゴンガス流量を１００ｓｃｃｍとして、５４秒間成膜することにより、膜厚１００ｎｍのプラチナ膜２４を形成する。
【００５２】
なお、プラチナ膜２４を形成する際の基板温度は、４００℃未満に設定する。４００℃上の温度で成膜すると、下地の酸化プラチナ膜２２から酸素が解離してしまい、イリジウム拡散防止作用が劣化してしまうからである。
【００５３】
次いで、アルゴン雰囲気中で６００〜７５０℃の急速加熱処理を行い、プラチナ膜２４を結晶化する。この熱処理により、プラチナ膜２４が所定の配向方向を有するため、後に形成するＰＺＴ膜の配向方向を制御することが可能となる。
【００５４】
次いで、プラチナ膜２４上に、スパッタ法により、例えば膜厚１００ｎｍのＰＺＴ膜２６を形成する。
【００５５】
次いで、酸素雰囲気中で、７５０℃の急速加熱処理を行い、ＰＺＴ膜２６を結晶化する。このとき、ＰＺＴ膜２６は下地のプラチナ膜２４の配向方向を反映して、（１１１）配向する。また、ＰＺＴ膜２６と酸化イリジウム膜２０との間にはイリジウム拡散バリア層として機能する酸化プラチナ膜２４が形成されているので、このような高温熱処理を行ってもイリジウムがＰＺＴ膜中に拡散することはない。
【００５６】
次いで、ＰＺＴ膜２６上に、例えばスパッタ法により、例えば膜厚１００ｎｍのプラチナ膜２８を形成する。例えば、基板温度を１３℃、パワーを１ｋＷ、アルゴンガス流量を１００ｓｃｃｍとして、５４秒間成膜することにより、膜厚１００ｎｍのプラチナ膜２８を形成する（図３(b))。
【００５７】
次いで、リソグラフィー及びドライエッチングにより、プラチナ膜２８、ＰＺＴ膜２６、プラチナ膜２４、酸化プラチナ膜２２、酸化イリジウム膜２０、イリジウム膜１８を同一形状にパターニングして、プラチナ膜２４／酸化プラチナ膜２２／酸化イリジウム膜２０／イリジウム膜１８からなる下部電極３０と、下部電極３０上に形成されＰＺＴ膜よりなるキャパシタ誘電体膜３２と、キャパシタ誘電体膜３２上に形成されプラチナ膜よりなる上部電極３４を形成する（図３(c))。
【００５８】
こうして、プラチナ膜２４／酸化プラチナ膜２２／酸化イリジウム膜２０／イリジウム膜１８からなる下部電極３０を有する容量素子を形成することができる。
【００５９】
このように、本実施形態によれば、プラチナ膜２４／酸化プラチナ膜２２／酸化イリジウム膜２０／イリジウム膜１８からなる下部電極３０を構成するので、酸化イリジウム膜２０及びイリジウム膜１８によってキャパシタ誘電体膜３２の成膜過程における酸素の拡散を防止するとともに、酸化プラチナ膜２２によって酸素拡散バリア層からキャパシタ誘電体膜３２へのイリジウムの拡散を防止することができる。したがって、スパッタリングによりキャパシタ誘電体膜３２を形成した場合であっても、イリジウムの拡散を防止しつつキャパシタ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の強誘電体キャパシタを製造することができる。
【００６０】
なお、上記実施形態では、下部電極３０を、イリジウム膜１８と、酸化イリジウム膜２０と、酸化プラチナ膜２２と、プラチナ膜２４との積層膜によって構成したが、酸素バリアとして用いる膜は、イリジウム膜１８或いは酸化イリジウム膜２０のいずれかのみであってもよい。例えば、図７に示すように、下部電極３０を、イリジウム膜１８と、酸化プラチナ膜２２と、プラチナ膜２４との積層膜によって構成することができる。
（第２の実施の形態）
本発明の第２実施形態による半導体装置及びその製造方法について図８乃至図１１を用いて説明する。
【００６１】
図８は本実施形態による半導体装置の構造を示す概略断面図、図９乃至図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６２】
はじめに、本実施形態による半導体装置の構造について図８を用いて説明する。
【００６３】
シリコン基板４０上には、素子分離膜４２が形成されている。素子分離膜４２により画定された素子領域には、ゲート電極４８とソース／ドレイン拡散層５６とを有するメモリセルトランジスタが形成されている。メモリセルトランジスタが形成されたシリコン基板４０上には、層間絶縁膜６２が形成されている。層間絶縁膜６２には、ソース／ドレイン拡散層５６に電気的に接続されたプラグ６６が埋め込まれている。
【００６４】
プラグ６６が埋め込まれた層間絶縁膜６２上には、Pt／PtO x ／IrO x ／Ir構造の下部電極８０が形成されている。下部電極８０上には、ＰＺＴよりなるキャパシタ誘電体膜８２が形成されている。キャパシタ誘電体膜８２上には、酸化イリジウムよりなる上部電極８４が形成されている。こうして、下部電極８０、キャパシタ誘電体膜８２、上部電極８４により、強誘電体キャパシタが構成されている。
【００６５】
強誘電体キャパシタが形成された層間絶縁膜６２上には、強誘電体キャパシタ保護膜８６と、層間絶縁膜８８とが形成されている。層間絶縁膜８８及び強誘電体キャパシタ保護膜８６には、プラグ６６に電気的に接続されたプラグ９２が埋め込まれている。プラグ９２が埋め込まれた層間絶縁膜８８上には、プラグ９２，６６を介してソース／ドレイン拡散層５６に電気的に接続された配線層９６と、上部電極８４に接続された配線層９８とが形成されている。
【００６６】
このように、本実施形態による半導体装置は、強誘電体メモリのキャパシタ下部電極８０が、第１実施形態による容量素子の下部電極構造と同様に、Pt／PtO x ／IrO x ／Ir構造により構成されていることに特徴がある。このようにして強誘電体メモリを構成することにより酸化イリジウム膜及びイリジウム膜によってキャパシタ誘電体膜の成膜過程における酸素の拡散を防止するとともに、酸化プラチナ膜によって酸素拡散バリア層からキャパシタ誘電体膜へのイリジウムの拡散を防止することができる。したがって、スパッタリングによりキャパシタ誘電体膜を形成した場合であっても、イリジウムの拡散を防止しつつキャパシタ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の強誘電体メモリを製造することができる。
【００６７】
次に、本実施形態による半導体装置の製造方法について図９乃至図１１を用いて説明する。
【００６８】
まず、シリコン基板４０上に、例えばシャロートレンチ法により、シリコン基板４０中に埋め込まれた素子分離膜４２を形成する。
【００６９】
次いで、メモリセルの形成予定領域に、例えばボロンイオンをイオン注入し、Ｐウェル４４形成する（図９(a))。
【００７０】
次いで、例えば熱酸化法によりシリコン基板４０の表面を酸化し、素子分離膜４２により画定された素子領域上にシリコン酸化膜よりなるゲート絶縁膜４６を形成する。
【００７１】
次いで、ゲート絶縁膜４６上に、例えばＣＶＤ法により、多結晶シリコン膜とシリコン窒化膜とを堆積する。
【００７２】
次いで、シリコン窒化膜及び多結晶シリコン膜を同一形状にパターニングし、上面がシリコン窒化膜５０により覆われ、多結晶シリコン膜よりなるゲート電極４８を形成する。
【００７３】
次いで、ゲート電極４８をマスクとしてシリコン基板４０にイオン注入を行い、ゲート電極４８の両側のシリコン基板４０に、不純物拡散領域５２ａを形成する（図９(b))。
【００７４】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、ゲート電極４８及びシリコン窒化膜５０の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５４を形成する。
【００７５】
次いで、ゲート電極４８及びサイドウォール絶縁膜５４をマスクとしてシリコン基板４０にイオン注入を行い、ゲート電極４８の両側のシリコン基板４０に、不純物拡散領域５２ｂを形成する。これにより、不純物拡散領域５２ａ，５２ｂよりなるソース／ドレイン拡散層５６を形成する（図９(c))。
【００７６】
こうして、ゲート電極４８及びソース／ドレイン拡散層５６を有するメモリセルトランジスタを形成する。
【００７７】
次いで、メモリセルトランジスタが形成されたシリコン基板４０上に、例えばＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜５８と、膜厚７００ｎｍのシリコン酸化膜６０とを堆積する。
【００７８】
次いで、例えばＣＭＰ法により、シリコン酸化膜６０の表面を平坦化し、シリコン窒化膜５８及びシリコン酸化膜６０よりなり、表面が平坦化された層間絶縁膜６２を形成する。
【００７９】
次いで、リソグラフィー及びドライエッチングにより、層間絶縁膜６２に、シリコン基板４０に達するコンタクトホール６４を形成する。
【００８０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのチタン膜と、膜厚１０ｎｍの窒化チタン膜と、膜厚３００ｎｍのタングステン膜とを堆積する。
【００８１】
次いで、例えばＣＭＰ法により、層間絶縁膜６２の表面が露出するまでタングステン膜、窒化チタン膜、チタン膜を平坦に研磨し、Ｗ／TiN ／Ti構造の積層構造よりなりコンタクトホール６４に埋め込まれたプラグ６６を形成する（図９（ｄ））。
【００８２】
次いで、第１実施形態による容量素子の製造方法における下部電極の形成方法と同様にして、例えばスパッタ法により、例えば膜厚２００ｎｍのイリジウム膜６８と、膜厚３０ｎｍの酸化イリジウム膜７０と、膜厚２３ｎｍの酸化プラチナ膜７２と、膜厚１００ｎｍのプラチナ膜７４とを形成する。
【００８３】
次いで、アルゴン雰囲気中で７５０℃の急速加熱処理を行い、プラチナ膜７４を結晶化する。
【００８４】
次いで、プラチナ膜７４上に、スパッタ法により、例えば膜厚２００ｎｍのＰＺＴ膜７６を形成する。例えば、基板温度を１３℃、パワーを１ｋＷ、アルゴンガス流量を２４ｓｃｃｍとして、３６０秒間成膜することにより、膜厚２００ｎｍのＰＺＴ膜７６を形成する。
【００８５】
次いで、酸素雰囲気中で、７５０℃の急速加熱処理を行い、ＰＺＴ膜７６を結晶化する。
【００８６】
次いで、ＰＺＴ膜７６上に、例えばスパッタ法により、例えば膜厚２００ｎｍの酸化イリジウム膜７８を形成する（図１０(a))。例えば、基板温度を１３℃、パワーを１ｋＷ、アルゴンガス流量を１００ｓｃｃｍ、酸素ガス流量を１００ｓｃｃｍとして、８１秒間成膜することにより、膜厚２００ｎｍの酸化イリジウム膜７８を形成する。
【００８７】
次いで、リソグラフィー及びドライエッチングにより、酸化イリジウム膜７８、ＰＺＴ膜７６、プラチナ膜７４、酸化プラチナ膜７２、酸化イリジウム膜７０、イリジウム膜６８を同一形状にパターニングし、プラチナ膜７４／酸化プラチナ膜７２／酸化イリジウム膜７０／イリジウム膜６８からなる下部電極８０と、下部電極８０上に形成されＰＺＴ膜よりなるキャパシタ誘電体膜８２と、キャパシタ誘電体膜８２上に形成され酸化イリジウム膜よりなる上部電極８４を形成する（図１０(b))。
【００８８】
こうして、下部電極８０、キャパシタ誘電体膜８２、上部電極８４からなり、下部電極８０がプラグ６６を介してソース／ドレイン拡散層５６に電気的に接続された強誘電体キャパシタを形成する。
【００８９】
次いで、全面に、例えばスパッタ法により、膜厚４０ｎｍのＰＺＴ膜を形成する。なお、このＰＺＴ膜は、強誘電体キャパシタ保護膜８６として機能する（図１０(c))。
【００９０】
次いで、強誘電体キャパシタ保護膜８６上に、例えばＣＶＤ法により、膜厚１１００ｎｍのシリコン酸化膜を形成する。
【００９１】
次いで、例えばＣＭＰ法により、シリコン酸化膜の表面を研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜８８を形成する（図１１(a))。
【００９２】
次いで、リソグラフィー及びドライエッチングにより、層間絶縁膜８８に、プラグ６６に達するコンタクトホール９０を形成する。
【００９３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのチタン膜と、膜厚１０ｎｍの窒化チタン膜と、膜厚３００ｎｍのタングステン膜とを堆積する。
【００９４】
次いで、例えばＣＭＰ法により、層間絶縁膜８８の表面が露出するまでタングステン膜、窒化チタン膜、チタン膜を平坦に研磨し、Ｗ／TiN ／Ti構造の積層構造よりなりコンタクトホール９０に埋め込まれたプラグ９２を形成する（図１１(b))。
【００９５】
次いで、リソグラフィー及びドライエッチングにより、層間絶縁膜８８に、上部電極８４に達するコンタクトホール９４を形成する。
【００９６】
次いで、全面に、例えばスパッタ法により、例えば膜厚６０ｎｍのチタン膜と、膜厚３０ｎｍの窒化チタン膜と、膜厚４００ｎｍのAu-Cu 膜と、膜厚５ｎｍのチタン膜と、膜厚７０ｎｍの窒化チタン膜とを順次堆積する。
【００９７】
次いで、TiN ／Ti／Au-Cu ／TiN ／Ti構造の導電体をパターニングし、プラグ６６，９２を介してソース／ドレイン拡散層５６に電気的に接続された配線層９６と、上部電極８４に電気的に接続された配線層９８とを形成する（図１１(c))。
【００９８】
こうして、２トランジスタ、２キャパシタを有する強誘電体メモリを製造することができる。
【００９９】
このように、本実施形態によれば、強誘電体メモリのキャパシタ下部電極を、Pt／PtO x ／IrO x ／Ir構造により構成するので、酸化イリジウム膜及びイリジウム膜によってキャパシタ誘電体膜の成膜過程における酸素の拡散を防止するとともに、酸化プラチナ膜によって酸素拡散バリア層からキャパシタ誘電体膜へのイリジウムの拡散を防止することができる。したがって、スパッタリングによりキャパシタ誘電体膜を形成した場合であっても、イリジウムの拡散を防止しつつキャパシタ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の強誘電体メモリを製造することができる。
【０１００】
なお、上記実施形態では、強誘電体メモリのキャパシタとして図１に示す第１実施形態による容量素子を適用したが、図７に示す第１実施形態の変形例による容量素子を用いて強誘電体メモリを構成してもよい。
（第３の実施の形態）
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０１】
例えば、上記実施形態では、酸素拡散バリア層として、IrO x ／Ir構造及びIrの単層構造を示したが、酸素の拡散を防止するためには、少なくともIrO x 膜又はIr膜がプラグとキャパシタ誘電体膜との間に形成されていればよい。したがって、Ir／IrO x 構造や、IrO x 膜やIr膜の他に他の導電膜を有するように構成してもよい。但し、キャパシタ誘電体膜の配向制御を考慮した場合、前述の通り、最上層をIrO x により構成することが望ましい。
【０１０２】
また、上記実施形態では、イリジウム拡散バリア層として酸化プラチナ膜を用いたが、他の導電膜によって構成してもよい。プラチナに類似する性質を有する元素として白金族元素があり、これには、ルテニウム（Ru）、ロジウム（Rh）、パラジウム（Pd）、オスミウム（Os）、イリジウム（Ir）がある。これらのうち、イリジウム以外の元素は、イリジウム拡散バリア層として適用可能であると考えられる。したがって、これら金属元素の導電性酸化物、すなわち、RuO x 、RhO x 、PdO x 、OsO x のいずれかを、酸化プラチナ膜の代わり使用できるものと考えられる。
【０１０３】
同様に、イリジウム拡散バリア層の上層に形成するプラチナ膜の代わりに、ルテニウム膜、ロジウム膜、パラジウム膜又はオスミウム膜を用いてもよい。
【０１０４】
また、上記実施形態では、キャパシタ誘電体膜としてＰＺＴ膜を適用した場合を示したが、他のキャパシタ誘電体膜を用いる場合においても、本発明を同様に適用することができる。例えば、キャパシタ誘電体膜として、ＢＳＴ（(Ba,Sr)TiO3 ）膜、ＳＴ（SrTiO x ）膜、Ta2O5 膜などの高誘電率膜や、Ｙ１などの強誘電体膜を適用することができる。
【０１０５】
また、上記第２実施形態では、本発明による容量素子を強誘電体メモリに適用した場合を示したが、他の半導体装置に適用することもできる。例えば、本発明による容量素子を用いてＤＲＡＭを構成するようにしてもよいし、本発明による容量素子を単体で用いてもよい。
【０１０６】
また、上記実施形態では、酸化プラチナ膜をPtO x と、酸化イリジウム膜をIrO x と表しているが、これら金属酸化物の酸素の組成比ｘは適宜選択することができる。典型的な膜では、組成比ｘは、０＜ｘ≦２の範囲とすることができる。
【０１０７】
なお、容量素子の上部電極として、プラチナの代わりに酸化イリジウムを形成してもよい。
（第４の実施の形態）
第１〜第３の実施形態に示した容量素子の下部電極は、Ir膜やIrO x 膜のような酸素バリア膜と、PtO x 膜のようなイリジウム拡散防止膜と、Pt膜のような誘電体下地膜を順に形成した構造を有している。
【０１０８】
即ち、酸素バリア膜は、Ir膜の単層構造か、又はIr膜とIrO x 膜の二層構造のいずれかとなっている。また、イリジウム拡散防止膜は、酸素バリア膜内のIrがその上方のＰＺＴ強誘電体膜へ拡散することを防止するものであって、Ir以外の白金族よりなる金属酸化物から構成されている。
【０１０９】
しかし、そのような層構造の下部電極においては最上のPt膜の（１１１）配向が弱くなる傾向にある。
【０１１０】
例えば、第１実施形態のように、Ir膜とIrO x 膜とPtO x 膜とPt膜を順に形成した構造を持つ下部電極の上に形成されたＰＺＴ膜を結晶化アニールした場合の強誘電体特性は、Ti膜とPt膜を順に形成した構造の下部電極の上に形成されたＰＺＴ膜を結晶化アニールした場合の強誘電体特性に比べて良くない。
【０１１１】
そこで、本実施形態及び後述する実施形態では、下部電極の構成として、酸素バリア膜とイリジウム拡散防止膜を有するとともに強誘電体膜の下地となるPt膜の（１１１）面配向を高めるための配向改善用のインターフェース膜をさらに備えたキャパシタについて説明する。
【０１１２】
図１２、図１３は、本発明の第４実施形態に係るキャパシタの形成工程を示す断面図である。図１と同じ符号は、同じ要素を示している。
【０１１３】
まず、図１２(a) に示す構造を形成するまでの工程を説明する。
【０１１４】
不純物拡散領域１０ａが形成されたシリコン基板１０の上にSiO2よりなる層間絶縁膜１２を形成した後に、レジストパターン（不図示）を用いて絶縁膜１２をエッチングすることにより不純物拡散領域１０ａの上にコンタクトホール１４を形成する。続いて、コンタクトホール１４内に窒化チタン(TiN) 膜とタングステン(W) 膜を順に形成した後に、ＣＭＰ法により層間絶縁膜１２上面上のTiN 膜とW 膜を除去する。これによりコンタクトホール１４内に残されたW 膜とTiN 膜を導電性のプラグ１６として用いる。
【０１１５】
次に、図１２(b) に示すように、プラグ１６及び層間絶縁膜１２の上に、下部電極用導電膜１７として、イリジウム（Ir）膜１８、酸化イリジウム（IrO x ）膜２０、第１のプラチナ（Pt）膜２１、酸化プラチナ（PtO x ）膜２２及び第２のプラチナ（Pt）膜２４を順に形成する。
【０１１６】
Ir膜１８は、例えば、基板温度を４００℃、パワーを１kWに設定するとともに成長雰囲気内にアルゴン（Ar）ガスを１００sccmの流量で導入し、成長時間を１４４秒間とする条件で、スパッタ法により２００ｎｍの厚さに形成される。
【０１１７】
IrO x 膜２０は、例えば、基板温度を４００℃、パワーを１kWに設定するとともに成長雰囲気内にArガスを６０sccm、酸素(O2)ガスを２０sccmの流量で導入し、成長時間を１０秒間とする条件で、スパッタ法により２８ｎｍの厚さに形成される。そのような条件によれば、IrO x 膜のうちの酸素（Ｏ）の組成比ｘはｘ＝１〜１．２となってメタリックな構造となる。なお、IrO x 膜２０の形成条件としてArガスと酸素ガスを共に４０sccmおすれば、組成比ｘは１．２より大きくなる。なお、IrO x 膜２０の組成比ｘは例えば０＜ｘ＜２である。
【０１１８】
第１のPt膜２１は、酸化プラチナ（PtO x ）膜２２及び第２のPt膜２４の結晶方位を制御するための Pt-インターフェース膜であって、例えば、基板温度を３５０℃、パワーを１kWに設定するとともに成長雰囲気内にArガスを１００sccmの流量で導入し、成長時間を４秒間とする条件で、スパッタ法により５ｎｍの厚さに形成される。
【０１１９】
PtO x 膜２２は、例えば、基板温度を３５０℃、パワーを１kWに設定するとともに成長雰囲気内にArガスを３６sccm、酸素(O2)ガスを１４４sccmの流量で導入し、成長時間を２７秒とする条件で、スパッタ法により３０ｎｍの厚さに形成される。PtO x 膜２２の組成比ｘは例えば０＜ｘ＜２である。
【０１２０】
第２のPt膜２４は、例えば、基板温度を１００℃、パワーを１kWに設定するとともに成長雰囲気内にArガスを１００sccmの流量で導入し、成長時間を３４秒とする条件で、スパッタ法により５０ｎｍの厚さに形成される。
【０１２１】
この後に、アルゴン導入雰囲気中における７５０℃、６０秒間の急速加熱処理により、第２のPt膜２２を結晶化する。
【０１２２】
次に、図１２(c) に示すように、第２のPt膜２２の上に強誘電体膜としてＰＺＴ（Pb(Zr x ，Ti1-x )O3 ）膜２６をスパッタ法により１００ｎｍの厚さに形成する。強誘電体膜２６の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体膜２６の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳＢＴ（SrBi2Ta2O9）、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。また、高誘電体容量素子を形成しようとする場合には、強誘電体膜の代わりに、Baz Sr1-x TiO3、SrTiO3、ＰＬＺＴなどの高誘電体膜が形成される。
【０１２３】
その後に、７５０℃の急速加熱処理を行うことによりＰＺＴ膜２６を結晶化する。
【０１２４】
続いて、図１３(a) に示すように、ＰＺＴ膜２６の上に、上部電極用導電膜２７としてIrO x 膜を形成した。なお、上部電極用導電膜２７としてIrO x 膜の代わりにPt膜を形成してもよい。
【０１２５】
この後に、図１３(b) に示すように、上部電極用導電膜２７、ＰＺＴ膜２６及び下部電極用導電膜１７をフォトリソグラフィー法によりパターニングすることにより容量素子（キャパシタ）Ｑを形成する。このパターニングによって、上部電極用導電膜２７は容量素子Ｑの上部電極３４ａとなり、ＰＺＴ膜２６は容量素子Ｑの誘電体膜３２ａとなり、下部電極用導電膜１７は容量素子Ｑの下部電極３０ａとなる。
【０１２６】
ところで、ＰＺＴ膜２６の分極方向は（００１）であるが、（００１）に配向させることは非常に難しい。そこで、ＰＺＴ膜２６の残留分極（スイッチング）を上げるためにＰＺＴ膜２６の結晶を（１１１）方向に配向させることが一般的である。
【０１２７】
従って、容量素子Ｑの形成工程において、下部電極用導電膜１７の上に形成されたＰＺＴ膜２６は、その下地である第２のPt膜２４の配向方向を反映して（１１１）面に配向させることが好ましい。
【０１２８】
そこで、上記した下部電極３０ａを構成する複数の膜のうちPt- インターフェース膜２１が有るか無いかの違いによって、第２のPt膜２４の（１１１）配向積層強度とＰＺＴ膜の（１１１）配向積層強度にどの程度の差が生じるかを実験によって確認した。
【０１２９】
リファレンスとして、Ir膜、IrO x 膜、PtO x 膜及びPt膜を順に形成した構造の下部電極と、この下部電極の上で結晶化されたＰＺＴ誘電体膜と、IrO x 上部電極とを有する容量素子を用いた。そして、リファレンス容量素子において、下部電極を構成するPt膜の（１１１）配向積分強度をＸ線回折法により測定し、さらにＰＺＴ誘電体膜の（１１１）配向積分強度をＸ線回折法により測定したところ、図１４の「ＲＥＦ」に示すような結果が得られた。
【０１３０】
さらに、図１３(b) に示した本実施形態の容量素子Ｑにおいて、Pt- インターフェース膜２１を有する下部電極３０ａを構成する第２のPt膜２４の（１１１）配向積分強度をＸ線回折法により測定し、さらにその上のＰＺＴ膜２６の（１１１）配向積分強度をＸ線回折法により測定したところ、図１４の「Pt-Interface」に示すような結果が得られた。
【０１３１】
図１４によれば、本実施形態の容量素子ＱにおけるPt／PtO x ／Pt／IrO x ／Ir構造の下部電極３０ａ内の最上層であるPt膜２４の（１１１）配向積分強度は、リファレンス容量素子におけるPt／PtO x ／IrO x ／Ir構造の下部電極内の最上層であるPt膜の（１１１）配向積分強度よりも１５％高くなった。また、本実施形態の容量素子ＱにおけるＰＺＴ膜２６の（１１１）配向積分強度は、リファレンス容量素子におけるＰＺＴ膜の（１１１）配向積分強度よりも１８％高くなった。
【０１３２】
次に、下部電極の構造に Pt-インターフェース膜を持つか否かの違いによる強誘電体容量素子の分極飽和電圧の差異について説明する。
【０１３３】
リファレンスとして、Ir膜、IrO x 膜、PtO x 膜及びPt膜を順に形成した構造の下部電極と、この下部電極の上で結晶化されたＰＺＴ誘電体膜と、IrO x 上部電極とを有する容量素子Ｑ0 を用意した。
【０１３４】
また、本実施形態の容量素子としては図１３(b) に示した構造の容量素子を用いる。本実施形態の容量素子の下部電極３０ａを構成するPt／PtO x ／Pt／IrO x ／Ir構造のうちIrO x 膜２０の形成条件を変えた場合の本実施形態の容量素子の分極飽和電圧の差異も併せて調べた。そのIrO x 膜２０の形成条件は、スパッタ雰囲気に流されるアルゴンと酸素の流量のみを変え、その他は変えないことにする。IrO x 膜２０の形成ための第１条件はアルゴン流量を４０sccm、酸素流量を４０sccmに設定し、また、第２条件はアルゴンガスを６０sccm、酸素ガスを２０sccmに設定した。第２条件により形成されるIrO x 膜は、第１条件により形成されるIrO x 膜よりもメタリックである。
【０１３５】
第１条件で形成されたIrO x 膜２０を下部電極３０ａに有する本実施形態の容量素子Ｑ11と、第２条件で形成されたIrO x 膜２０を下部電極３０ａに有する本実施形態の容量素子Ｑ12とリファレンス容量素子Ｑ0 のそれぞれについて分極飽和電圧を測定したところ、図１５に示すような結果が得られた。なお、測定に使用される各容量素子Ｑ0 ，Ｑ11，Ｑ12の平面形状を５０μｍ×５０μｍのサイズとした。
【０１３６】
分極飽和電圧を調べるために、容量素子Ｑ0 ，Ｑ11，Ｑ12のヒステリシス特性をソーヤタワー回路を用いて測定した。そして、印加電圧の変化に対する容量素子の分極変化として負荷キャパシタの電圧変化を測定した。この場合、印加電圧として１．２Ｖ〜３．０Ｖの三角波を用いて、分極反転電荷量（スイッチング電荷）量を調べた。分極飽和電圧は、スイッチング電荷量が飽和値の９０％に達する電圧と定義する。
【０１３７】
図１５によれば、第１条件で形成されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ11の分極飽和電圧は、リファレンス容量素子Ｑ0 の分極飽和電圧よりも０．１Ｖ低くなった。また、第２条件によりメタリック化されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ12の分極飽和電圧は、リファレンス容量素子Ｑ0 の分極飽和電圧よりも０．２Ｖ低くなった。
【０１３８】
従って、本実施形態の容量素子Ｑ11，Ｑ12のように、下部電極３０ａ内のPtO x 膜２２とIrO x 膜２０の間に Pt-インターフェース層２１を形成することにより、第２のPt膜２４とＰＺＴ膜２６の（１１１）配向が強くなって、リファレンス容量素子Ｑ0 よりも分極飽和電圧が低くなることがわかった。
【０１３９】
また、本実施形態の容量素子であっても下部電極３０ａを構成するIrO x 膜２０の酸素含有量が少ない方が容量素子の分極飽和電圧を小さくすることに寄与することがわかった。
【０１４０】
なお、図１５において、各容量素子Ｑ0 ，Ｑ11，Ｑ12の分極飽和電圧の測定はそれぞれ複数個ずつ行われており、縦線は測定に現れた値の範囲であり、また四角で示した部分は縦線の中で測定値が集中した範囲を示している。
【０１４１】
次に、下部電極の構造に Pt-インターフェース膜を持つか持たないかの違いによる強誘電体容量素子のスイッチング電荷量の差異について説明する。
【０１４２】
リファレンスとして図１５の試験に用いたと同じ構造の容量素子Ｑ0 を使用した。また、本実施形態の容量素子として、図１５の試験に使用した容量素子と同じように、第１条件で形成したIrO x 膜２０を有する下部電極３０ａを備えた容量素子Ｑ11と、第２条件で形成したメタリックなIrO x 膜２０を有する下部電極３０ａを備えた容量素子Ｑ12を使用した。本実施形態に係る容量素子Ｑ11，Ｑ12は、リファレンス容量素子Ｑ0 と異なり Pt-インターフェース膜２１を有している。なお、測定に使用した各容量素子Ｑ0 ，Ｑ11，Ｑ12の平面形状を５０μｍ×５０μｍのサイズとした。
【０１４３】
そして、容量素子Ｑ0 ，Ｑ11，Ｑ12への印加電圧を１．８Ｖとした場合についてスイッチング電荷量を調べたところ図１６に示すような結果が得られ、また印加電圧を３．０Ｖとした場合についてスイッチング電荷量を調べたところ図１７に示すような結果が得られた。
【０１４４】
図１６において、第１条件で形成されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ11のスイッチング電荷量は、リファレンス容量素子Ｑ0 のスイッチング電荷量よりも４μＣ／ｃｍ2 程度高くなった。また、第２条件によりメタリック化されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ12のスイッチング電荷量は、リファレンス容量素子Ｑ0 のスイッチング電荷量よりも２μＣ／ｃｍ2 程度高くなった。
【０１４５】
また、図１７によれば、第１条件で形成されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ11のスイッチング電荷量は、リファレンス容量素子Ｑ0 のスイッチング電荷量よりも２μＣ／ｃｍ2 程度高くなった。また、第２条件によりメタリック化されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ12のスイッチング電荷量は、リファレンス容量素子Ｑ0 のスイッチング電荷量よりも２μＣ／ｃｍ2 程度高くなった。
【０１４６】
従って、本実施形態の容量素子Ｑ11，Ｑ12のように、下部電極３０ａ内のPtO x 膜２２とIrO x 膜２０の間に Pt-インターフェース膜２１を形成することにより、第２のPt膜２２とＰＺＴ膜２６の（１１１）配向が、リファレンス容量素子Ｑ0 に比べて強くなり、スイッチング電荷量が高くなっていることがわかる。
【０１４７】
なお、図１６、図１７において、各容量素子Ｑ0 ，Ｑ11，Ｑ12のスイッチング電荷量の測定はそれぞれ複数個ずつ行われており、縦線は測定された値の範囲であり、また四角で示した部分は縦線の中で測定値が集中した範囲を示している。
【０１４８】
次に、下部電極の構造の違いによる強誘電体容量素子のリーク電流密度、疲労損失及びリテンション特性のぞれぞれについて調査した結果を説明する。
【０１４９】
それらの調査に使用したリファレンスとして、図１５の試験に用いたと同じ構造の容量素子Ｑ0 を使用した。また、それらの調査に使用した本実施形態の容量素子として、図１５に使用した容量素子と同じように、第１条件で形成したIrO x 膜２０を有する下部電極３０ａを備えた容量素子Ｑ11と、第２条件で形成したメタリックなIrO x 膜２０を有する下部電極３０ａを備えた容量素子Ｑ12とを使用した。本実施形態に係る容量素子Ｑ11, Ｑ12はともに Pt-インターフェース膜２１を有している。なお、測定に使用した容量素子Ｑ0 ，Ｑ11，Ｑ12は、平面形状が５０μｍ×５０μｍのサイズとした。
【０１５０】
まず、構造の異なる下部電極を有する３種類の容量素子Ｑ0 ，Ｑ11，Ｑ12のリーク電流密度を調べた結果を図１８に示す。各容量素子Ｑ0 ，Ｑ11，Ｑ12のリーク電流密度の測定はそれぞれ複数個ずつ行われており、縦線は測定された値の範囲であり、また四角で示した部分は縦線の中で測定値が集中した範囲を示している。
【０１５１】
図１８において、下部電極内に Pt-インターフェース膜を有しないリファレンス容量素子Ｑ0 のリーク電流は約１×１０-3.75 Ａ／ｃｍ2 〜１×１０-2.90 Ａ／ｃｍ2 となった。また、第１条件で形成されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ11のリーク電流は、約１×１０-3.45 Ａ／ｃｍ2 〜１×１０-3.98 Ａ／ｃｍ2 となった。さらに、第２条件で形成されたメタリックなIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ12のリーク電流は約１×１０-3.0Ａ／ｃｍ2 〜１×１０-2.90 Ａ／ｃｍ2 となった。なお、リーク電流の測定は、各容量素子Ｑ0 ，Ｑ11，Ｑ12の上部電極・下部電極間に６Ｖの電圧を印加して行った。
【０１５２】
図１８によれば、リファレンス容量素子Ｑ0 と本実施形態の容量素子Ｑ11，Ｑ12ではリーク電流はあまり変わらないことがわかった。これは、PtO x 膜２２によりＰＺＴ膜２６へのIrの拡散が防止されているからである。これらにより、本願実施形態の容量素子Ｑ11，Ｑ12の下部電極３０ａによりリーク電流の防止効果があることがわかった。
【０１５３】
次に、構造の異なる下部電極を有する３種類の容量素子Ｑ0 ，Ｑ11，Ｑ12のＰＺＴ膜の疲労特性（ファティーグ）を調べた結果を図１９に示す。各容量素子Ｑ0 ，Ｑ11，Ｑ12のリーク電流密度の測定はそれぞれ複数個ずつ行われており、縦線は測定された値の範囲であり、また四角で示した部分は縦線の中で測定値が集中した範囲を示している。
【０１５４】
疲労特性は、調査対象となるそれぞれの容量素子Ｑ0 ，Ｑ11，Ｑ12に±７Ｖの電圧を印加して分極反転させ、分極反転の動作サイクルを２５０ｎｓとし、２．８８０×１０7 サイクル後の分極電荷量を初期の分極電荷量と比較して行われる。
【０１５５】
図１９において、第１条件で形成されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ11の疲労損失は、リファレンス容量素子Ｑ0 の疲労損失に比べて約１０％低い。また、第２条件で形成されたIrO x 膜２０を下部電極３０ａ内に持つ本実施形態の容量素子Ｑ12の疲労損失は、リファレンス容量素子Ｑ0 の疲労損失に比べて約１５％低くい。
【０１５６】
即ち、本実施形態による容量素子Ｑ11，Ｑ12によれば、 Pt-インターフェース膜２１を下部電極３０ａ内のPtO x 膜２２とIrO x 膜２０の間に入れることにより、第２のPt膜２２とＰＺＴ膜２６の（１１１）配向が強くなってＰＺＴ膜２６の膜質が良くなり、疲労損失が小さくなることがわかった。しかも、下部電極３０ａを構成するIrO x 膜２２の酸素濃度を低くしてメタリック化することにより、ＰＺＴ膜２６の膜質はさらに良くなり、疲労損失がさらに小さくなることがわかった。
【０１５７】
次に、構造の異なる下部電極を有する３種類の容量素子Ｑ0 ，Ｑ11，Ｑ12のＰＺＴ膜のリテンション特性を調べた結果を図２０に示す。各容量素子Ｑ0 ，Ｑ11，Ｑ12のリテンションの調査はそれぞれ複数個ずつ行われており、縦線は測定された値の範囲であり、また四角で示した部分は縦線の中で測定値が集中した範囲を示している。
【０１５８】
リテンションは、容量素子が電圧印加により一方向に分極された後に、時間の経過とともに分極電荷値が減少する分極保持特性である。
【０１５９】
リテンション特性の測定では、同じ構造の容量素子について、容量素子の上部電極に例えば３Ｖに印加して＋方向に分極させて１５０℃の温度下で一定時間放置した場合と、上部電極に例えば−３Ｖを印加して−方向に分極させて１５０℃の温度下で一定時間放置した場合とのそれぞれについて分極値の保持量（減少量）を測定している。
【０１６０】
図２０は、そのように分極させた容量素子Ｑ0 ，Ｑ11，Ｑ12を１５０℃の温度下に８８時間放置した後のそれぞれの容量素子による分極の保持量Ｑ2 (88)を示している。図２０によれば、 Pt-インターフェース膜２１を下部電極３０ａ内のPtO x 膜２２とIrO x 膜２０の間に入れた本実施形態の容量素子Ｑ11，Ｑ12は、Ptインターフェース膜を下部電極に有しないリファレンス容量素子Ｑ0 に比べ、ＰＺＴ膜２６の膜質が向上してリテンション特性が約２μＣ／ｃｍ2 高くなった。
【０１６１】
以上のように本実施形態の容量素子Ｑ11，Ｑ12による電気特性の数値は、下側チタン膜／上側プラチナ（Pt／Ti）構造を下部電極として採用したプレーナ型の容量素子と遜色無く、良好であり、特に、低電圧のスイッチング電荷量が高くなるなど、次世代のＦｅＲＡＭの開発に欠かせない重要な課題を解決している。
【０１６２】
なお、本実施形態の容量素子Ｑ11，Ｑ12の下部電極３０ａの密着性試験を行ったところ、PtO x 膜２２とIrO x 膜２０の間に Pt-インターフェース膜２１を有しない下部電極に比べて、PtO x 膜２２とIrO x 膜２０の界面で剥がれが起き難くなった。また、 Pt-インターフェース膜２１を有する下部電極３０ａであっても、 Pt-インターフェース膜２１の下地であるIrO x 膜２０における酸素組成比ｘが例えば１〜１．２のように少ないくなると、PtO x 膜２２とIrO x 膜２０の密着不良発生率が約１／７となり、下部電極３０ａを構成する多層膜の密着性改善の効果が著しいことがわかった。
【０１６３】
なお、密着性の試験は、容量素子の上部電極にエポキシ樹脂を張り付けて１５０℃で１時間乾燥した後にエポキシ樹脂を引っ張るという引っ張り試験により行われた。
【０１６４】
ところで、上記したようにPt／PtO x ／Pt／IrO x ／Ir構造の下部電極３０ａのうちIrO x 膜を除いもよく、図２１に示すようなPt／PtO x ／Pt／Ir構造（３０ｂ）の下部電極３０ｂとしてもよい。この場合にも、下部電極３０ｂの上に形成されたＰＺＴ膜２６の膜質は、 Pt-インターフェース膜２１の存在により改善されている。また、Pt／PtO x ／Pt／Ir構造の下部電極３０ｂにおいて、最も下のIr膜１８は酸素バリアであり、第１のPt膜(Pt-インターフェース膜）２１は配向増強兼密着向上膜であり、PtO x 膜２２はイリジウム拡散防止膜であり、最も上の第２のPt膜２３はＰＺＴ膜２６の配向制御膜となる。
【０１６５】
なお、下部電極３０ａにおいて、第２のPt膜２４の代わりにロジウム膜又はパラジウム膜を形成してもよいし、Ir膜１８の代わりにルテニウム膜を形成してもよく、IrO x 膜２０の代わりに酸化ルテニウム膜であってもよい。また、下部電極３０ａを構成する各金属膜又は金属酸化膜は、上記した膜厚に限定されるものではない。 Pt-インターフェース膜２１の膜厚は、３〜５０ｎｍの範囲内にあることが好ましい。
（第５の実施の形態）
図２２〜図２５は、本発明の実施形態に係るＦｅＲＡＭのメモリセルの製造工程を示す断面図である。
【０１６６】
まず、図２２(a) に示す断面構造を得るまでの工程を説明する。
【０１６７】
図２２(a) に示すように、ｎ型又はｐ型のシリコン（半導体）基板４０のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン(SiO2)を埋め込んで素子分離膜４２を形成する。そのような構造の素子分離膜４２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離膜として採用してもよい。
【０１６８】
続いて、シリコン基板４０のトランジスタ形成領域にｐ型不純物を導入してｐウェル４４を形成する。さらに、シリコン基板４０のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜４６となるシリコン酸化膜を形成する。
【０１６９】
次に、シリコン基板４０の上側全面に非晶質又は多結晶のファスシリコン膜とシリコン窒化膜を順次形成し、これらのシリコン膜及びシリコン窒化膜をフォトリソグラフィ法によりパターニングして、シリコン窒化膜５０が積層されたゲート電極４８ａ，４８ｂを形成する。
【０１７０】
なお、１つのｐウェル４４上には２つのゲート電極４８ａ，４８ｂが並列に形成され、それらのゲート電極４８ａ，４８ｂはワード線の一部を構成する。
【０１７１】
次に、ｐウェル４４のうちゲート電極４８ａ，４８ｂの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５６ａ〜５６ｃを形成する。
【０１７２】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板４０の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４８ａ，４８ｂの両側部分に絶縁性のサイドウォールスペーサ５４として残す。
【０１７３】
続いて、ゲート電極４８ａ，４８ｂとサイドウォールスペーサ５４をマスクに使用して、第１〜第３のｎ型不純物拡散領域５６ａ〜５６ｃに再びｎ型不純物をイオン注入することにより、高濃度不純物領域５２ａ〜５２ｃを形成して、第１〜第３のｎ型不純物拡散領域５６ａ〜５６ｃをＬＤＤ構造にする。
【０１７４】
なお、１つのトランジスタ形成領域における２つのゲート電極４８ａ，４８ｂの間の第１のｎ型不純物拡散領域５６ａはビット線に電気的に接続され、トランジスタ形成領域の両端側の第２、第３のｎ型不純物拡散領域５６ｂ，５６ｃは、後述する容量素子の下部電極に電気的に接続される。
【０１７５】
以上の工程により、ｐウェル４４にはゲート電極４８ａ，４８ｂとＬＤＤ構造のｎ型不純物拡散層５６ａ〜５６ｃを有する２つのＭＯＳトランジスタＴ1 ，Ｔ2 が形成される。
【０１７６】
次に、ＭＯＳトランジスタＴ1 ，Ｔ2 を覆うカバー絶縁膜５８として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板４０の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（SiO2）膜６０をカバー膜５８の上に形成する。
【０１７７】
続いて、酸化シリコン膜６０の緻密化処理として、例えば常圧の窒素雰囲気中で酸化シリコン膜６０を７００℃の温度で３０分間熱処理する。その後に、酸化シリコン膜６０の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【０１７８】
なお、酸化シリコン膜６０とカバー膜５８を第１層間絶縁膜６２とする。
【０１７９】
次に、図２２(b) に示す状態になるまでの工程を説明する。
【０１８０】
まず、フォトリソグラフィ法により第１層間絶縁膜６２をパターニングして、第１の不純物拡散領域５６ａに到達する深さの第１のコンタクトホール６４ａを形成する。その後、第１層間絶縁膜６２上面と第１のコンタクトホール６４ａ内面に、グルー膜として膜厚５０ｎｍの窒化チタン（TiN ）膜をスパッタ法により順に形成する。さらに、WF6 を用いるＣＶＤ法によってタングステン（Ｗ）膜をTiN 膜上に成長して第１のコンタクトホール６４ａ内を完全に埋め込む。
【０１８１】
続いて、Ｗ膜及びTiN 膜をＣＭＰ法により研磨して第１層間絶縁膜６２の上面上から除去する。第１のコンタクトホール６４ａ内に残されたタングステン膜、TiN 膜は第１導電性プラグ６６ａとして使用される。
【０１８２】
その後に、第１層間絶縁膜６２上と第１導電性プラグ９上に、膜厚１００ｎｍの窒化シリコン(Si3N4）よりなる酸化防止絶縁膜６３ａと膜厚１００ｎｍのSiO2よりなる下地絶縁膜６３ｂをプラズマＣＶＤ法により順に形成する。そのSiO2膜はＴＥＯＳを用いてプラズマＣＶＤにより成長される。酸化防止絶縁膜６３ａは、後のアニール等による熱処理の際に第１の導電性プラグ６６ａが異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。
【０１８３】
次に、図２３(a) に示すような状態になるまでの工程を説明する。
【０１８４】
まず、レジストパターン（不図示）を用いて、酸化防止絶縁膜６３ａ、下地絶縁膜６３ｂ及び第１層間絶縁膜６２をエッチングすることによって、図３(a) に示すように、第２及び第３のコンタクトホール６４ｂ，６４ｃを第２及び第３の不純物拡散領域５６ｂ，５６ｃの上に形成する。
【０１８５】
さらに、下地絶縁膜６３ｂ上面と第２、第３のコンタクトホール６４ｂ，６４ｃ内面に、グルー膜として膜厚５０ｎｍのTiN 膜をスパッタ法により形成する。さらに、ＣＶＤ法によりＷ膜をTiN 膜上に成長して第２、第３のコンタクトホール６４ｂ，６４ｃ内を完全に埋め込む。
【０１８６】
続いて、Ｗ膜、TiN 膜及びTi膜をＣＭＰ法により研磨して下地絶縁膜６３ｂの上面上から除去する。これにより第２、第３のコンタクトホール６４ｂ，６４ｃ内に残されたタングステン膜、TiN 膜及びTi膜をそれぞれ第２、第３導電性プラグ６６ｂ，６６ｃとする。
【０１８７】
次に、図２３(b) に示す構造を形成するまでの工程を説明する。
【０１８８】
まず、第２、第３導電性プラグ６６ｂ，６６ｃ上と下地絶縁膜６３ｂ上に、イリジウム（Ir）膜１８、酸化イリジウム（IrO x ）膜２０を形成する。
【０１８９】
Ir膜１８は、例えば、基板温度を４００℃、パワーを１kWに設定するとともに成長雰囲気内にアルゴン（Ar）ガスを１００sccmの流量で導入し、成長時間を１４４秒とする条件で、スパッタ法により２００ｎｍの厚さに形成される。
【０１９０】
IrO x 膜２０は、例えば、基板温度を４００℃、パワーを１kWに設定するとともに成長雰囲気内にArガスを６０sccm、酸素(O2)ガスを２０sccmの流量で導入し、成長時間を１０秒とする条件下で、スパッタ法により２８ｎｍの厚さに形成される。そのような条件によれば、IrO x 膜２０のうちの酸素（Ｏ）の組成比ｘはｘ＝１〜１．２となってメタリックな構造となる。
【０１９１】
次に、図２４(a) に示すように、IrO x 膜２０上に、第１のプラチナ（Pt）膜２１、酸化プラチナ（PtO x ）膜２２及び第２のプラチナ（Pt）膜２４を順に形成する。
【０１９２】
第１のPt膜２１は、酸化プラチナ（PtO x ）膜２２の結晶方位を制御するための Pt-インターフェース膜であって、例えば、基板温度を３５０℃、パワーを１kWに設定するとともに成長雰囲気内にArガスを１００sccmの流量で導入し、成長時間を４秒とする条件で、スパッタ法により５ｎｍの厚さに形成される。
【０１９３】
PtO x 膜２２は、例えば、基板温度を３５０℃、パワーを１kWに設定するとともに成長雰囲気内にArガスを３６sccm、酸素(O2)ガスを１４４sccmの流量で導入し、成長時間を２７秒とする条件で、スパッタ法により３０ｎｍの厚さに形成される。
【０１９４】
第２のPt膜２４は、例えば、基板温度を１００℃、パワーを１kWに設定するとともに成長雰囲気内にArガスを１００sccmの流量で導入し、成長時間を３４秒とする条件で、スパッタ法により５０ｎｍの厚さに形成される。
【０１９５】
なお、第１のPt膜２１、PtO x 膜２２、第２のPt膜２４は、同じスパッタ装置で連続して形成されるのが好ましい。
【０１９６】
この後に、アルゴン導入雰囲気中における７５０℃、６０秒間の急速加熱処理により、第２のPt膜２４を結晶化する。
【０１９７】
以上のようなIr膜１８、IrO x 膜２０、第１のPt膜２１、PtO x 膜２２及び第２のPt膜２４からなるPt／PtO x ／Pt／IrO x ／Ir構造を下部電極用導電膜１７とする。
【０１９８】
次に、図２４(b) に示すように、下部電極用導電膜１７上に、強誘電体膜２６として例えば膜厚１００ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体膜２６の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳＢＴ（SrBi2Ta2O9）、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。また、高誘電体容量素子を形成しようとする場合には、強誘電体膜の代わりに、Baz Sr1-x TiO3、SrTiO3、ＰＬＺＴなどの高誘電体膜が形成される。
【０１９９】
続いて、酸素雰囲気中で強誘電体膜２６をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップの急速加熱（ＲＴＡ）処理を採用する。
【０２００】
さらに、強誘電体膜２６の上に、上部電極用導電膜２７として例えば膜厚２００ｎｍの酸化イリジウム(IrO2)をスパッタ法により形成する。なお、上部電極用導電膜２７としてIrO x 膜の代わりにPt膜を形成してもよい。
【０２０１】
この後に、上部電極用導電膜２７上に、ハードマスク（不図示）としてTiN 膜とSiO2膜を順に形成する。そのハードマスクは、フォトリソグラフィー法により第２及び第３導電性プラグ６６ｂ，６６ｃの上方に容量素子平面形状となるようにパターンされる。
【０２０２】
次に、図２５に示すように、ハードマスク（不図示）に覆われない領域の上部電極用導電膜２７、強誘電体膜２６、下部電極用導電膜１７を順次エッチングする。
【０２０３】
これにより、下地絶縁膜６３ｂの上には、下部電極用導電膜１７よりなる下部電極３０ａと、強誘電体膜２６よりなる誘電体膜３２ａと、上部電極用導電膜２７よりなる上部電極３４ａが形成される。そして、上部電極３４ａと誘電体膜３２ａと下部電極３０ａにより容量素子Ｑが形成される。
【０２０４】
そして、トランジスタ形成領域において、１つの下部電極３０ａは第２導電性プラグ６６ｂを介して第２不純物拡散領域５６ｂに電気的に接続され、また、別の下部電極１５ａは第３導電性プラグ６６ｃを介して第３不純物拡散領域５６ｃに電気的に接続される。
【０２０５】
その後に、ハードマスク（不図示）を除去する。
【０２０６】
続いて、エッチングによる強誘電体膜２６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【０２０７】
次に、図２６に示すように、容量素子Ｑを覆う保護膜８６として膜厚５０ｎｍのアルミナをスパッタにより基板上に形成した後に、酸素雰囲気中で６５０℃で６０分間の条件で容量素子Ｑをアニールする。この保護膜８６は、プロセスダメージから容量素子Ｑを保護するものであり、ＰＺＴから構成してもよい。
【０２０８】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜８８として膜厚１．０μｍ程度の酸化シリコン（SiO2）を保護膜８６上に形成する。さらに、第２層間絶縁膜８８の上面をＣＭＰ法により平坦化する。
【０２０９】
次に、図２７に示す構造を形成するまでの工程を説明する。
【０２１０】
まず、レジストマスク（不図示）を用いて第２層間絶縁膜８８、保護膜８６、酸化防止絶縁膜６３ａ及び下地絶縁膜６３ｂを選択的にエッチングすることにより、第１導電プラグ６６ａの上にホール９０を形成する。そのエッチング後には、容量素子Ｑの誘電体膜３２ａを構成する強誘電体膜２６をダメージから回復させるために、例えば酸素雰囲気にて基板温度を５５０℃として６０分間のアニールを施す。
【０２１１】
さらに、ホール９０内と第２層間絶縁膜８８上に、グルー膜として膜厚５０ｎｍのTiN 膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長するとともにホール９０内を完全に埋め込む。
【０２１２】
続いて、Ｗ膜、TiN 膜をＣＭＰ法により研磨して第２層間絶縁膜８８の上面上から除去する。そして、ホール９０内に残されたタングステン膜及びグルー層を、第４導電性プラグ９２とする。この第４導電性プラグ９２は、第１導電性プラグ６６ａを介して第１不純物拡散領域５６ａに電気的に接続される。
【０２１３】
次に、図２８に示す構造を形成するまでの工程を説明する。
【０２１４】
まず、第４導電性プラグ９２上と第２層間絶縁膜８８上に、第２の酸化防止膜８９としてSiON膜をＣＶＤ法により形成する。さらに、第２の酸化防止膜８９と第２層間絶縁膜８８をフォトリソグラフィー法によりパターニングして容量素子Ｑの上部電極３４ａ上にコンタクトホール９４を形成する。
【０２１５】
コンタクトホール９２を形成することによりダメージを受けた容量素子Ｑはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【０２１６】
その後に、第２層間絶縁膜８８上に形成された第２の酸化防止膜８９をエッチバックによって除去するとともに第４導電性プラグ９２の上面を露出させる。
【０２１７】
次に、図２９に示す構造を形成するまでの工程を説明する。
【０２１８】
容量素子Ｑの上部電極３４ａ上のコンタクトホール９４内と第２層間絶縁膜８８の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール９４を通して上部電極３４ａに接続される多層金属膜からなる配線層ａと、第４導電性プラグ９２に接続される多層金属膜からなる導電性パッド９９を形成する。その多層金属膜として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTiN 、膜厚４００ｎｍのAl-Cu 、膜厚５ｎｍのTi、及び膜７０ｎｍのTiN を順に形成する。
【０２１９】
なお、多層金属膜のパターニング方法として、多層金属膜の上に反射防止膜を形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。
【０２２０】
さらに、第２層間絶縁膜８８、配線層９８及び導電性パッド９９の上に第３層間絶縁膜９７を形成する。続いて、第３層間絶縁膜９７をパターニングして導電性パッド９６の上にホール９７ａを形成し、そのホール９７ａ内に下から順にTiN 膜、Ｗ膜からなる第５導電性プラグ９５を形成する。
【０２２１】
その後に、特に図示しないが、ビット線を含む二層目配線を第３層間絶縁膜９７上に形成する。そのビット線は、第５導電性プラグ９５、導電性パッド９９、第４導電性プラグ９２及び第１導電性プラグ６６ａを介して第１不純物拡散領域５６ａに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細は省略する。
【０２２２】
以上の工程は、ＦｅＲＡＭのメモリセル領域の形成工程である。
【０２２３】
以上のような工程により形成された容量素子Ｑは、Pt／PtO x ／Pt／IrO x ／Ir構造からなる下部電極３０ａを有しているので、第４実施形態と同様に、下部電極３０ａ内の最上のPt膜２４は（１１１）配向が強くなり、その上に形成されるＰＺＴ膜２６又はその他の酸化物誘電体膜は（１１１）配向し易くなり膜質が向上する。
【０２２４】
従って、第１実施形態と同様に、容量素子Ｑのリーク電流の低減、容量素子Ｑ直下の導電性プラグ６６ｂ，６６ｃの酸化防止という作用効果を奏するだけでなく、容量素子Ｑの分極飽和電圧を第１実施形態の容量素子よりも低くし、容量素子Ｑのスイッチング電荷量を第１実施形態の容量素子よりも高くし、容量素子Ｑの疲労損失を第１実施形態の容量素子よりも少なくし、リテンション特性を第１実施形態の容量素子よりも高くすることができる。
【０２２５】
なお、メモリセルを構成する容量素子Ｑとして、図２１に示す構造を採用してもよい。
【０２２６】
以上詳述したように、本発明による容量素子及びその製造方法並びに半導体装置の特徴をまとめると以下の通りとなる。
（付記１）第１金属を含む第１導電膜と、前記第１導電膜上に形成されて前記第１金属と異なる第２金属の金属酸化物よりなる第２導電膜と、前記第２導電膜の上に形成されて前記第１金属と異なる第３金属よりなる第３導電膜とを順に形成した構造の下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜の上に形成された上部電極と
を有することを特徴とする容量素子。
（付記２）前記第１金属はイリジウムであり、前記第２金属の金属酸化物はイリジウムを除く白金族の金属酸化物であり、前記第３金属はイリジウムを除く白金族の金属であることを特徴とする付記１に記載の容量素子。
（付記３）前記第２金属は前記第３金属と同じ元素であって、前記第１導電膜と前記第２導電膜の間には前記第２金属よりなるインターフェース導電膜がさらに形成されていることを特徴とする付記１又は付記２に記載の容量素子。
（付記４）前記第１導電膜はイリジウム又はルテニウムを含んで酸素の拡散を防止する機能を有し、
前記第２導電膜はイリジウム又はルテニウムの拡散を防止する機能を有することを特徴とする付記１乃至付記３のいずれかに記載の容量素子。
（付記５）前記第２金属はプラチナであり、且つ前記第２導電膜は酸化プラチナ膜であることを特徴とする付記１乃至付記４のいずれかに記載の容量素子。
（付記６）前記第１導電膜は、第１金属膜と第１金属酸化膜を順に形成した積層膜であることを特徴とする付記１乃至付記５のいずれかに記載の容量素子。
（付記７）前記第１金属膜はイリジウム膜であり、前記第１金属酸化膜は酸化イリジウム膜であることを特徴とする付記６に記載の容量素子。
（付記８）前記酸化イリジウムは、IrO x （０＜ｘ＜１．２）で表されることを特徴とする付記７に記載の容量素子。
（付記９）前記誘電体膜は、強誘電体膜又は高誘電体膜のいずれかであることを特徴とする付記１乃至付記８のいずれかに記載の容量素子。
（付記１０）基板と、前記基板上に形成された絶縁膜と、前記絶縁膜に埋め込まれた電極プラグとを更に有し、前記下部電極は、前記電極プラグ上に形成されていることを特徴とする付記１乃至付記９のいずれかに記載の容量素子。
（付記１１）第１金属を含む第１導電膜を絶縁膜上に形成する工程と、
前記第１金属と異なる第２金属の金属酸化物よりなる第２導電膜を前記第１導電膜上に形成する工程と、
前記第１金属と異なる第３金属よりなる第３導電膜を前記第２導電膜上に形成する工程と、
誘電体膜を前記下部電極上に形成する工程と、
前記誘電体膜の上に第４導電膜を形成する工程と、
前記第１導電膜、前記第２導電膜及び前記第３導電膜をパターニングして容量素子下部電極とする工程と、
前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、
前記第４導電膜をパターニングして容量素子上部電極とする工程と
を有することを特徴とする容量素子の製造方法。
（付記１２）前記第１金属元素はイリジウムであり、前記第２金属の金属酸化物はイリジウムと異なる白金族の金属酸化物であり、前記第３金属はイリジウムと異なる白金族の金属であることを特徴とする付記１１に記載の容量素子の製造方法。
（付記１３）前記第２金属は前記第３金属と同じ元素であり、
前記第１導電膜と前記第２導電膜の間に前記第２金属よりなるインターフェース導電膜を形成する工程をさらに有することを特徴とする付記１１又は付記１２に記載の容量素子の製造方法。
（付記１４）前記第１導電膜の形成は、第１金属膜と第１金属酸化膜を順に形成する工程を含んでいることを特徴とする付記１１乃至付記１３のいずれかに記載の容量素子の製造方法。
（付記１５）前記第１金属膜はイリジウム膜であり、前記第１金属酸化膜は酸化イリジウムであって、
前記酸化イリジウムは成長雰囲気中の酸素ガスと不活性ガスの調整によってIrO x （０＜ｘ＜１．２）となるように形成されることを特徴とする付記１４に記載の容量素子の製造方法。
（付記１６）前記第２の導電膜を形成する工程では、２００℃以上４００℃未満の温度で、酸化プラチナよりなる前記第２の導電膜を形成することを特徴とする付記１１乃至付記１５のいずれかに記載の容量素子の製造方法。
（付記１７）前記第３の導電膜を形成する工程では、４００℃未満の温度で、プラチナよりなる前記第３の導電膜を形成することを特徴とする付記１１乃至付記１６のいずれかの容量素子の製造方法。
（付記１８）半導体基板上に形成され、ゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層とを有するトランジスタと、
前記トランジスタ上を覆う絶縁膜と、
前記絶縁膜に埋め込まれ、前記ソース／ドレイン拡散層に電気的に接続された電極プラグと、
前記電極プラグ上に形成され、イリジウムを含む第１導電膜と、前記第１導電膜上に形成され、イリジウムを除く白金族の金属酸化物よりなる第２の導電膜と、前記第２導電膜上に形成され、イリジウムを除く白金族の金属よりなる第３導電膜とを有する下部電極と、前記下部電極上にスパッタリングにより形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有し、且つ前記下部電極が前記電極プラグに電気的に接続された容量素子と
を有することを特徴とする半導体装置。
（付記１９）半導体基板上に形成され、ゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層とを有するトランジスタと、
前記トランジスタ上を覆う絶縁膜と、前記絶縁膜に埋め込まれ、前記ソース／ドレイン拡散層に電気的に接続された電極プラグと、
前記電極プラグ上に形成され、イリジウムを含み、酸素の拡散を防止する第１の導電膜と、前記第１導電膜上に形成され、前記第１の導電膜からのイリジウムの拡散を防止する第２導電膜と、前記第２導電膜上に形成され、イリジウムを除く白金族の金属よりなる第３導電膜とを有する下部電極と、前記下部電極上にスパッタリングにより形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有し、前記下部電極が前記電極プラグに電気的に接続された容量素子と
を有することを特徴とする半導体装置。
（付記２０）付記１８又は付記１９に記載の半導体装置において、前記第２の導電膜は、酸化プラチナ膜であることを特徴とする半導体装置。
（付記２１）付記１８乃至付記２０のいずれかに記載の半導体装置において、前記第３の導電膜は、プラチナ膜であることを特徴とする半導体装置。
（付記２２）付記１８乃至付記２１のいずれかに記載の半導体装置において、前記第１の導電膜は、イリジウム膜と、前記イリジウム膜上に形成された酸化イリジウム膜との積層膜であることを特徴とする半導体装置。
（付記２３）前記第１導電膜と前記第２導電膜の間に、イリジウムと異なる白金属の金属よりなるインターフェース導電膜を形成することを特徴とする付記１８乃至付記２２のいずれかに記載の半導体装置。
（付記２４）前記インターフェース導電膜はプラチナであることを特徴とする付記２３に記載の半導体装置。
【０２２７】
【発明の効果】
以上述べたように本発明によれば、イリジウムを含む第１導電膜と、第１導電膜上に形成され、イリジウムを除く白金族の金属酸化物よりなる第２導電膜と、第２導電膜上に形成され、イリジウムを除く白金族の金属よりなる第３導電膜とを有する下部電極と、下部電極上に形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜上に形成された上部電極とにより容量素子を構成したので、第１導電膜によってキャパシタ誘電体膜の成膜過程における下方のプラグへの酸素の拡散を防止するとともに、第２導電膜によって第１導電膜からキャパシタ誘電体膜へのイリジウムの拡散を防止することができる。
【０２２８】
したがって、スパッタリングによりキャパシタ誘電体膜を形成した場合であっても、イリジウムの拡散を防止しつつキャパシタ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の容量素子を製造することができる。
【０２２９】
さらに、本発明によれば、第１導電膜と第２導電膜の間にイリジウム以外の白金族の金属、例えばプラチナから構成されるインターフェース導電膜を形成したので、第３導電膜とその上の強誘電体膜の（１１１）配向強度を高めることができ、強誘電体キャパシタの電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による容量素子の構造を示す概略断面図である。
【図２】容量素子中におけるイリジウムの拡散及びその防止効果を示すグラフである。
【図３】本発明の第１実施形態による容量素子の製造方法を示す工程断面図である。
【図４】本発明の第１実施形態による容量素子における残留電荷量の基板温度依存性を示すグラフである。
【図５】本発明の第１実施形態による容量素子におけるリーク電流の基板温度依存性を示すグラフである。
【図６】本発明の第１実施形態による容量素子における残留電荷量のガス流量比依存性を示すグラフである。
【図７】本発明の第１実施形態の変形例による容量素子の構造を示す概略断面図である。
【図８】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１２】本発明の第４実施形態による容量素子の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第４実施形態による容量素子の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第４実施形態の容量素子とリファレンス容量素子のそれぞれを構成する下部電極とその上で結晶化されるＰＺＴ膜の各々の（１１１）配向積分強度を示す図である。
【図１５】本発明の第４実施形態の容量素子とリファレンス容量素子のそれぞれの下部電極構造の違いによる強誘電体容量素子分極飽和電圧を示す図である。
【図１６】本発明の第４実施形態の容量素子とリファレンス容量素子のそれぞれの下部電極構造の違いによる印加電圧１．８Ｖでの強誘電体容量素子スイッチング電荷量を示す図である。
【図１７】本発明の第４実施形態の容量素子とリファレンス容量素子のそれぞれの下部電極構造の違いによる印加電圧３．０Ｖでの強誘電体容量素子スイッチング電荷量を示す図である。
【図１８】本発明の第４実施形態の容量素子とリファレンス容量素子のそれぞれの下部電極構造の違いによる強誘電体容量素子リーク電流密度を示す図である。
【図１９】本発明の第４実施形態の容量素子とリファレンス容量素子のそれぞれの下部電極構造の違いによる強誘電体容量素子疲労損失特性を示す図である。
【図２０】本発明の第４実施形態の容量素子とリファレンス容量素子のそれぞれの下部電極構造の違いによる強誘電体容量素子リテンション特性を示す図である。
【図２１】本発明の第４実施形態に係る容量素子の他の例を示す断面図である。
【図２２】本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２３】本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２４】本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２５】本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２６】本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図２７】本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図２８】本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図２９】本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【符号の説明】
１０…シリコン基板、１２…層間絶縁膜、１４…コンタクトホール、１６…プラグ、１７…下部電極用導電膜、１８…イリジウム膜、２０…酸化イリジウム膜、２１…プラチナ膜、２２…酸化プラチナ膜、２４…プラチナ膜、２６…ＰＺＴ膜、２７…上部電極用導電膜、２８…プラチナ膜、３０，３０ａ，３０ｂ…下部電極、３２，３２ａ…キャパシタ誘電体膜、３４，３４ａ…上部電極、４０…シリコン基板、４２…素子分離膜、４４…Ｐウェル、４６…ゲート絶縁膜、４８，４８ａ，４８ｂ…ゲート電極、５０，５８…シリコン窒化膜、５２ａ〜５２ｃ…高濃度不純物領域、５２…不純物拡散領域、５４…サイドウォール絶縁膜、５６…ソース／ドレイン拡散層、５６ａ〜５６ｃ…不純物拡散領域、６０…シリコン酸化膜、６２，８８…層間絶縁膜、６３ａ，８９…酸化防止膜、６３ｂ…下地絶縁膜、６４，９０，９４…コンタクトホール、６６，６６ａ，６６ｂ，６６ｃ，９２，９５…プラグ、６８…イリジウム膜、７０，７８…酸化イリジウム膜、７２…酸化プラチナ膜、７４…プラチナ膜、７６…ＰＺＴ膜、８０…下部電極、８２…キャパシタ誘電体膜、８４…上部電極、８６…強誘電体キャパシタ保護膜、９６，９８…配線層、９７…層間絶縁膜、９９…パッド。
【図１】
0004428500.tif 000003
【図２】
0004428500.tif 000004
【図３】
0004428500.tif 000005
【図４】
0004428500.tif 000006
【図５】
0004428500.tif 000007
【図６】
0004428500.tif 000008
【図７】
0004428500.tif 000009
【図８】
0004428500.tif 000010
【図９】
0004428500.tif 000011
【図１０】
0004428500.tif 000012
【図１１】
0004428500.tif 000013
【図１２】
0004428500.tif 000014
【図１３】
0004428500.tif 000015
【図１４】
0004428500.tif 000016
【図１５】
0004428500.tif 000017
【図１６】
0004428500.tif 000018
【図１７】
0004428500.tif 000019
【図１８】
0004428500.tif 000020
【図１９】
0004428500.tif 000021
【図２０】
0004428500.tif 000022
【図２１】
0004428500.tif 000023
【図２２】
0004428500.tif 000024
【図２３】
0004428500.tif 000025
【図２４】
0004428500.tif 000026
【図２５】
0004428500.tif 000027
【図２６】
0004428500.tif 000028
【図２７】
0004428500.tif 000029
【図２８】
0004428500.tif 000030
【図２９】
0004428500.tif 000031