(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面上に電荷蓄積層とコントロールゲートとを積層形成したメモリセルに、３値以上の相異なる値をとり得るデータを、そのデータ値に対応したしきい値電圧が設定されるように書き込み、読み出し電圧を印加してそのメモリセルに書き込まれたデータ値を読み出す不揮発性半導体記憶装置の多値書き込み及び読み出し方法において、
書き込み処理における各データ値の書き込み判定電圧を等間隔に設定し、
任意の相異なる２つの書き込みデータ値について、しきい値電圧の高い方のデータ値に対する前記書き込み判定電圧と前記読み出し電圧との電圧差が、しきい値電圧の低い方のデータ値に対する前記書き込み判定電圧と前記読み出し電圧との電圧差以上となるとともに、しきい値電圧が最大の書き込みデータ値に対する前記書き込み判定電圧と前記読み出し電圧との電圧差が、しきい値電圧が最小の書き込みデータ値に対する前記書き込み判定電圧と前記読み出し電圧との電圧差よりも大きくなるように各データ値に対する前記書き込み判定電圧と前記読み出し電圧との電圧差を設定し、
書き込み処理において、書き込みにより設定されるしきい値電圧がそのデータ値に対応した前記書き込み判定電圧以上となるまで前記メモリセルへのデータの書き込みを繰り返し実行することを特徴とする不揮発性半導体記憶装置の多値書き込み及び読み出し方法。
【請求項２】
半導体基板の主表面上に電荷蓄積層とコントロールゲートとを積層形成したメモリセルに、３値以上の相異なる値をとり得るデータを、そのデータ値に対応したしきい値電圧が設定されるように書き込み、読み出し電圧を印加してそのメモリセルに書き込まれたデータ値を読み出す不揮発性半導体記憶装置の多値書き込み及び読み出し方法において、
書き込み後の各データ値についてその各しきい値電圧分布の最小値が等間隔となり、任意の相異なる２つの書き込みデータ値について、しきい値電圧の高い方のデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差が、しきい値電圧の低い方のデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差以上となるとともに、しきい値電圧が最大の書き込みデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差が、しきい値電圧が最小の書き込みデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差よりも大きくなるように前記メモリセルへデータを書き込むことを特徴とする不揮発性半導体記憶装置の多値書き込み及び読み出し方法。
【請求項３】
書き込み後の各データ値についてその各しきい値電圧分布の最小値が等間隔となり、任意の相異なる２つの書き込みデータ値について、しきい値電圧の高い方のデータ値に対するしきい値電圧分布の最小値と前記読み出し電圧との電圧差が、しきい値電圧の低い方のデータ値に対するしきい値電圧分布の最小値と前記読み出し電圧との電圧差以上となるとともに、しきい値電圧が最大の書き込みデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差が、しきい値電圧が最小の書き込みデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差よりも大きくなるように前記メモリセルへデータを書き込むことを特徴とする請求項１記載の不揮発性半導体記憶装置の多値書き込み及び読み出し方法。
【請求項４】
半導体基板の主表面上に電荷蓄積層とコントロールゲートとを積層形成したメモリセルに、３値以上の相異なる値をとり得るデータを、そのデータ値に対応したしきい値電圧が設定されるように書き込み、読み出し電圧を印加してそのメモリセルに書き込まれたデータ値を読み出す不揮発性半導体記憶装置の多値書き込み及び読み出し方法において、
各データ値の読み出し電圧を等間隔に設定し、
任意の相異なる２つの書き込みデータ値について、しきい値電圧の高い方のデータ値に対する書き込み判定電圧と前記読み出し電圧との電圧差が、しきい値電圧の低い方のデータ値に対する書き込み判定電圧と前記読み出し電圧との電圧差以上となるとともに、しきい値電圧が最大の書き込みデータ値に対する前記書き込み判定電圧と前記読み出し電圧との電圧差が、しきい値電圧が最小の書き込みデータ値に対する前記書き込み判定電圧と前記読み出し電圧との電圧差よりも大きくなるように各データ値に対する前記書き込み判定電圧と前記読み出し電圧との電圧差を設定し、
書き込み処理において、書き込みにより設定されるしきい値電圧がそのデータ値に対応した前記書き込み判定電圧以上となるまで前記メモリセルへのデータの書き込みを繰り返し実行することを特徴とする不揮発性半導体記憶装置の多値書き込み及び読み出し方法。
【請求項５】
半導体基板の主表面上に電荷蓄積層とコントロールゲートとを積層形成したメモリセルに、３値以上の相異なる値をとり得るデータを、そのデータ値に対応したしきい値電圧が設定されるように書き込み、読み出し電圧を印加してそのメモリセルに書き込まれたデータ値を読み出す不揮発性半導体記憶装置の多値書き込み及び読み出し方法において、
各データ値の読み出し電圧を等間隔に設定し、
任意の相異なる２つの書き込みデータ値について、しきい値電圧の高い方のデータ値に対するしきい値電圧分布の最小値と前記読み出し電圧との電圧差が、しきい値電圧の低い方のデータ値に対するしきい値電圧分布の最小値と前記読み出し電圧との電圧差以上となるとともに、しきい値電圧が最大の書き込みデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差が、しきい値電圧が最小の書き込みデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差よりも大きくなるように前記メモリセルへデータを書き込むことを特徴とする不揮発性半導体記憶装置の多値書き込み及び読み出し方法。
【請求項６】
任意の相異なる２つの書き込みデータ値について、しきい値電圧の高い方のデータ値に対するしきい値電圧分布の最小値と前記読み出し電圧との電圧差が、しきい値電圧の低い方のデータ値に対するしきい値電圧分布の最小値と前記読み出し電圧との電圧差以上となるとともに、しきい値電圧が最大の書き込みデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差が、しきい値電圧が最小の書き込みデータ値に対する前記しきい値電圧分布の最小値と前記読み出し電圧との電圧差よりも大きくなるように前記メモリセルへデータを書き込むことを特徴とする請求項４記載の不揮発性半導体記憶装置の多値書き込み及び読み出し方法。
【請求項７】
各書き込みデータ値に対する前記読み出し電圧との電圧差は、しきい値電圧が高いデータ値に対するものほど順次大きくなることを特徴とする請求項１ないし６の何れかに記載の不揮発性半導体記憶装置の多値書き込み及び読み出し方法。
【請求項８】
各書き込みデータ値に対するしきい値電圧の分布幅が互いに等しいことを特徴とする請求項１ないし７の何れかに記載の不揮発性半導体記憶装置の多値書き込み及び読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積層とコントロールゲートとを備えたメモリセルに多値データを書き込み、その書き込まれたデータ値を読み出す不揮発性半導体記憶装置の多値書き込み及び読み出し方法に関する。
【０００２】
【従来の技術】
１ビットごとの書き換えが可能なＥＥＰＲＯＭや一括消去が可能なフラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置は、マトリクス状に配列されたメモリセルによって構成されている。半導体基板の主表面には各メモリセルに対応してソース領域とドレイン領域とが形成され、そのチャネル領域の上部にフローティングゲート（電荷蓄積層）とコントロールゲートとが形成されている。このメモリセルへのデータの書き込みは、例えばドレインに５Ｖ、コントロールゲートに１２Ｖを印加してドレイン付近でホットエレクトロンを発生させ、そのホットエレクトロンをフローティングゲートに注入してメモリセルのしきい値電圧を高めることにより行われる。
【０００３】
このような構成の（フラッシュ）ＥＥＰＲＯＭは、これまでメモリセルの微細化技術により記憶容量の増大が図られてきた。しかしながら、最近ではさらなる微細化が難しくなりつつあり、また、微細化による記憶容量の増大のみでは市場からの容量増大の要求に応じきれないという状況にある。そこで、近年、１つのメモリセルに３値以上の相異なる値を持つ多値データを書き込む多値化技術が提案されている。
【０００４】
【発明が解決しようとする課題】
これまでに提案されている多値書き込み（例えばT.S.Jung et al.,ISSCC Tech.Dig.P.32-33,1996 ）においては、図１５に示すように、例えば４値（２ビット／セル）の場合について“０“〜“３“の各データ値に対するしきい値電圧Ｖtm0 〜Ｖtm3 がほぼ等間隔に決められている。この場合、各メモリセルの構造ばらつき等により、同一のデータ値が書き込まれた各メモリセルのしきい値電圧Ｖtmはばらつき、メモリセル全体として見るとしきい値電圧Ｖtmはある幅を持って分布する。このため、書き込み後は、所定の書き込み判定電圧Ｖa1〜Ｖa3でしきい値電圧Ｖtmを順次ベリファイし、所定のしきい値電圧範囲から外れている場合には再書き込みを行うようになっている。
【０００５】
そして、これまでに提案されている多値書き込みにおいては、書き込まれたデータの読み出しに用いられる読み出し電圧Ｖr1〜Ｖr3は、各データ値に対する上記書き込み判定電圧Ｖa と読み出し電圧Ｖr との電圧差（以下、マージンΔＶm と称す）が等しくなるように、つまりΔＶm1＝ΔＶm2＝ΔＶm3となるように決められている。
【０００６】
データの読み出し時においては、コントロールゲートに上記読み出し電圧Ｖr1〜Ｖr3を順に印加し、しきい値電圧Ｖtmが読み出し電圧Ｖr1より低い場合にはデータ値“０“、読み出し電圧Ｖr1より高く且つ読み出し電圧Ｖr2より低い場合にはデータ値“１“、読み出し電圧Ｖr2より高く且つ読み出し電圧Ｖr3より低い場合にはデータ値“２“、読み出し電圧Ｖr3より高い場合にはデータ値“３“として読み出す。
【０００７】
ところで、フローティングゲートに注入された電子は、自ら作る内部電界によって時間の経過とともに徐々に低減し（電荷保持劣化）、それに伴ってしきい値電圧Ｖtmも徐々に低下することが知られている。この電荷保持劣化によるしきい値電圧Ｖtmの低下量は、内部電界が大きいほどすなわちしきい値電圧Ｖtmが高いほど大きくなる。図１５に示す場合、データ値“３“が書き込まれたメモリセルのしきい値電圧Ｖtm3 が最も電荷保持劣化の影響を受け易くなる。そこで、これまでの多値書き込みにおいては、予め電荷保持劣化によるしきい値電圧Ｖtmの低下を見込んで、（互いに等しく設定されている）マージンΔＶm1〜ΔＶm3について余裕を持ったマージン設定が行われている。
【０００８】
しかしながら、メモリセルにおいて設定可能なしきい値電圧Ｖtmには上限が存在するため、４値、８値、１６値、…とデータ値の数が増えるにつれて十分なマージンΔＶm を確保しにくくなる。従って、これまでは、最も高いしきい値電圧を持つデータ値を書き込んだメモリセルにおいて電荷保持劣化による誤読み出しが発生しない範囲内において、各データ値に対するマージンΔＶm を全て等しく確保できるだけの数のデータ値を持つ多値データしか記憶することができなかった。
【０００９】
さらに、データの書き込み時または読み出し時においてコントロールゲートに高電圧（例えば１２Ｖ）が印加されると、電界によるトンネリング効果によって電子が半導体基板からフローティングゲートに注入され、しきい値電圧Ｖtmが変動（上昇）する現象が生じる。この高電圧ストレスによるしきい値電圧Ｖtmの上昇は、フローティングゲートの蓄積電荷量が少ないほど、つまりしきい値電圧Ｖtmの低いメモリセルほど大きくなる。
【００１０】
しかし、上述した設定方法によれば、各データ値に対するしきい値電圧Ｖtmとその高電位側に隣接する読み出し電圧Ｖr との差電圧ΔＶd は、互いに等しくなる（ΔＶd0＝ΔＶd1＝ΔＶd2）。従って、これまでは、上述した電荷保持劣化による制限に加え、最も低いしきい値電圧Ｖtm0 を持つデータ値“０“のメモリセルにおいて上記高電圧ストレスによる誤読み出しが発生しない範囲内において、各データ値に対する上記差電圧ΔＶd を確保できるだけの数のデータ値を持つ多値データしか記憶することができなかった。
【００１１】
本発明は、上記事情に鑑みてなされたもので、その目的は、電荷保持劣化および高電圧ストレスによるデータの誤読み出しを防止しつつ、極力多くの数のデータ値を持つ多値データを記憶することができる不揮発性半導体記憶装置の多値書き込み及び読み出し方法を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に記載した手段によれば、メモリセルに多値データを書き込む処理において、しきい値電圧はそのデータ値に対応した書き込み判定電圧以上に設定される。また、各データ値に対する書き込み判定電圧と読み出し電圧との電圧差すなわちマージン（以下、第１のマージンと称す）は、しきい値電圧の高いものほど大きくまたは等しくなるように決定されている。そして、少なくとも、書き込み時に設定されるしきい値電圧が最大のデータ値に対する第１のマージンが、書き込み時に設定されるしきい値電圧が最小のデータ値に対する第１のマージンよりも大きくなるように決定されている。
【００１３】
一般に、メモリセルのフローティングゲートに注入された電子は、自ら作る内部電界によって電荷保持劣化を引き起こし、それに伴ってしきい値電圧が徐々に低下する。この電荷保持劣化によるしきい値電圧の低下量は、しきい値電圧が高いほど大きい。
【００１４】
本手段によれば、上記低下量の大きい（しきい値電圧の高い）データ値に対する第１のマージンが、上記低下量の小さい（しきい値電圧の低い）データ値に対する第１のマージンよりも大きくなる傾向を持ち、限られたしきい値電圧の設定可能範囲内において、電荷保持劣化の特性に合致した第１のマージンの設定が可能となる。その結果、しきい値電圧の低いデータ値に対して不必要に大きい第１のマージンが確保されることがなくなり、各しきい値電圧を持つデータ値に対して、誤読み出しの発生を防止する上で必要且つ十分な第１のマージンの確保が可能となる。
【００１５】
さらに、上記書き込み判定電圧の設定と上記第１のマージンの設定とによれば、各データ値に対するしきい値電圧とその高電位側に隣接する読み出し電圧との差電圧すなわちマージン（以下、第２のマージンと称す）が、しきい値電圧の低いものほど大きくまたは等しくなるように決定されることとなる。
【００１６】
一般に、データの書き込み時または読み出し時においてコントロールゲートに高電圧が印加されると、電界によるトンネリング効果によって電子が半導体基板からフローティングゲートに注入され、しきい値電圧が上昇する現象が生じる。この高電圧ストレスによるしきい値電圧の上昇は、フローティングゲートの蓄積電荷量が少ないほど、つまりしきい値電圧の低いメモリセルほど大きくなる。
【００１７】
本手段によれば、上記上昇量の大きい（しきい値電圧の低い）データ値に対する第２のマージンが、上記上昇量の小さい（しきい値電圧の高い）データ値に対する第２のマージンよりも大きくなる傾向を持ち、限られたしきい値電圧の設定可能範囲内において、高電圧ストレスの特性に合致した第２のマージン設定が可能となる。従って、電荷保持劣化および高電圧ストレスによるデータの誤読み出しを防止しつつ、上記しきい値電圧の設定可能範囲を有効に利用することができ、従来よりも多くのデータ値を持つ多値データを記憶可能となる。
【００１８】
請求項２に記載した手段によれば、しきい値電圧分布の最小値と読み出し電圧との電圧差（以下、第１のマージンと称す）は、しきい値電圧の高いものほど大きくまたは等しくなる。また、上述した第２のマージンが、しきい値電圧の低いものほど大きくまたは等しくなる。従って、本手段によっても、請求項１に記載した手段と同様にして、電荷保持劣化および高電圧ストレスの特性に合致した第１および第２のマージンの設定が可能となり、データの誤読み出しを防止しつつ従来よりも多くのデータ値を持つ多値データを記憶可能となる。なお、請求項３に記載した手段によっても、同様の作用および効果が得られる。
【００１９】
請求項４、５、６に記載した手段によっても、請求項１、２、３に記載した手段と同様にして、電荷保持劣化および高電圧ストレスの特性に合致した第１および第２のマージンの設定が可能となり、データの誤読み出しを防止しつつ従来よりも多くのデータ値を持つ多値データを記憶可能となる。
【００２０】
請求項７に記載した手段によれば、各データ値に対する第１のマージンは、上述した電荷保持劣化によるしきい値電圧の低下特性と合致するように、書き込み時に設定されるしきい値電圧が高いデータ値のものほど順次大きくなるとともに、各データ値に対する第２のマージンは、上述した高電圧ストレスによるしきい値電圧の上昇特性と合致するように、書き込み時に設定されるしきい値電圧が低いデータ値のものほど順次大きくなる。従って、本手段は、誤読み出しの発生を防止しつつ上記しきい値電圧の設定可能範囲を有効に利用する上でより好ましい方法となる。
【００２１】
請求項８に記載した手段によれば、各書き込みデータ値に対するしきい値電圧の分布幅（しきい値電圧分布の最大値と最小値の電圧差）が互いに等しいので、各データ値に対する第２のマージンが上述した高電圧ストレスによるしきい値電圧の上昇特性とより確実に合致する。
【００２２】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について、図１ないし図６を参照しながら説明する。
図２は、不揮発性半導体記憶装置であるＥＥＰＲＯＭフラッシュメモリの一つのメモリセルを模式的な断面構造で示したものである。この図２において、Ｐ型のシリコン基板１（半導体基板に相当）の表層部の所定領域には、例えばイオン注入および拡散によってＮ＋ソース領域２とＮ＋ドレイン領域３とが形成されている。これらソース領域２とドレイン領域３との間のチャネル領域４上には、シリコン酸化膜からなるゲート絶縁膜５（いわゆるトンネル膜）、ポリシリコンからなるフローティングゲート６（電荷蓄積層に相当）、シリコン酸化膜とシリコン窒化膜との積層からなる層間絶縁膜７およびポリシリコンからなるコントロールゲート８が順に形成され、その上面全体にはシリコン酸化膜からなる保護膜９が形成されている。
【００２３】
図３は、ＥＥＰＲＯＭフラッシュメモリにおけるメモリセルの電気的な接続形態を示している。シリコン基板１には上記構成を持つメモリセルがマトリクス状に多数形成されており、各行のメモリセルのコントロールゲート８は、行方向に延びるワード線１０に接続されている。各列のメモリセルのドレイン領域３は、保護膜９（図２参照）の一部を開口させて、アルミニウム膜をパターニングして形成した列方向に延びるビット線１１に接続されている。また、各メモリセルのソース領域２は、共通のソース線１２に接続されている。
【００２４】
各メモリセルは、４つのデータ値“０“、“１“、“２“、“３“をとり得る多値データを記憶するようになっている。データ値“０“は消去状態であり、そのしきい値電圧ＶtmはＶtm0 である。メモリセルへのデータの書き込みは、データ値“１“、“２“、“３“に対応してそれぞれメモリセルのしきい値電圧ＶtmをＶtm1 、Ｖtm2 、Ｖtm3 に変化させることにより行われる。また、メモリセルからのデータの読み出しは、コントロールゲート８に所定の読み出し電圧Ｖr1、Ｖr2、Ｖr3を順次印加して、チャネル領域４に流れる電流の有無を検出することにより行われる。なお、ここで言うしきい値電圧Ｖtmとは、データの読み出し時においてコントロールゲート８に当該しきい値電圧Ｖtmを印加したときにチャネルがオンし始める電圧をいう。
【００２５】
図１は、データが書き込まれたメモリセルのしきい値電圧Ｖtmの状態を示すもので、その縦軸はしきい値電圧Ｖtmのレベルを示し、その横軸は各しきい値電圧Ｖtmを持つメモリセルの数（分布数）を示している。この図１に示すように、メモリセルにデータが書き込まれていない消去状態（データ値“０“の状態）におけるしきい値電圧Ｖtm0 が最も低く、しきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の順に高くなるように設定されている。この場合、各メモリセルの構造ばらつき等により、同一のデータ値が書き込まれた各メモリセルのしきい値電圧Ｖtmにばらつきが生ずるので、メモリセル全体として見るとしきい値電圧Ｖtmはある幅を持って分布している。なお、しきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の分布幅（しきい値電圧分布の最大値と最小値の電圧差）は、互いに等しくなるように制御されている。
【００２６】
本実施形態では、後述する書き込み判定処理において用いられる書き込み判定電圧Ｖa1、Ｖa2、Ｖa3（図１において破線で示す）が、電圧ＶWRの幅で等間隔となるように決められている。その結果、データ書き込み処理において、しきい値電圧Ｖtm0 、Ｖtm1 、Ｖtm2 、Ｖtm3 はほぼ等間隔に設定されることになる。また、各データ値に対する書き込み判定電圧Ｖa とその低電位側に隣接する読み出し電圧Ｖr との電圧差をマージンΔＶm （第１のマージン、いわゆる電荷保持マージン）と定義した場合、読み出し電圧Ｖr1、Ｖr2、Ｖr3は、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶm が順次大きくなるように決められている。すなわち、データ値“１“、“２“、“３“に対するマージンをそれぞれΔＶm1、ΔＶm2、ΔＶm3とすれば、ΔＶm1＜ΔＶm2＜ΔＶm3の関係が成立する。
【００２７】
書き込み判定電圧Ｖa1、Ｖa2、Ｖa3およびマージンΔＶm1、ΔＶm2、ΔＶm3を上記のように設定した結果、各データ値のしきい値電圧Ｖtmの最大値とその高電位側に隣接する読み出し電圧Ｖr との電圧差つまりマージンΔＶd （第２のマージン、いわゆるストレスマージン）は、しきい値電圧Ｖtmが低いデータ値ほど順次大きくなるように設定される。すなわち、データ値“０“、“１“、“２“に対するマージンをそれぞれΔＶd0、ΔＶd1、ΔＶd2とすれば、ΔＶd0＞ΔＶd1＞ΔＶd2の関係が成立する。
【００２８】
図４および図５は、メモリセルに対するデータ書き込み処理のフローチャートおよびタイミングチャートを示している。まず、図４に示すステップＳ１では、書き込むデータ値に応じて、コントロールゲート８、ソース領域２、ドレイン領域３およびシリコン基板１に所定電圧を所定時間だけ印加する。このデータ書き込みには種々の方法があるが、ここではデータ値（すなわち設定するしきい値電圧Ｖtm）に応じて書き込み時間を可変する方法を用いている。
【００２９】
この書き込み方法は、図６に示すしきい値電圧Ｖtmの変化特性を利用したもので、例えばコントロールゲート８にゲート電圧Ｖｇとして１２Ｖを印加し、ドレイン領域３にドレイン電圧Ｖｄとして５Ｖを印加し、その印加時間を制御することによりしきい値電圧Ｖtmを所望する値に設定するものである。この方法では、図５に示すように、しきい値電圧Ｖtmの高いデータ値を書き込む場合ほど書き込み時間（電圧印加時間）が長くなる。
【００３０】
上述したように、書き込んだしきい値電圧Ｖtmはばらつくので、ステップＳ２において書き込み判定処理（ベリファイ処理）が行われる。ここで、データ値  “１“、“２“、“３“に対する書き込み判定電圧Ｖa1、Ｖa2、Ｖa3は上述したように決められており、この書き込み判定電圧Ｖa がコントロールゲート８に印加されてチャネル領域４に流れる電流の有無が検出される（図５参照）。この検出結果に基づいて、メモリセルのしきい値電圧Ｖtmが当該データ値に対する書き込み判定電圧Ｖa 以上あるか否かが判断され、「ＹＥＳ」と判断されれば当該メモリセルへの書き込みが終了する。これに対し、「ＮＯ」と判断されると、ステップＳ１の処理に戻って当該メモリセルに対し再書き込みが行われる。
【００３１】
このデータ書き込み処理の結果、各データ値に対して分布するしきい値電圧Ｖtmの最小値は、書き込み判定電圧Ｖa 以上となる。図１においては、各データ値に対するしきい値電圧Ｖtmの最小値が書き込み判定電圧Ｖa と等しくなっているが、書き込み判定電圧Ｖa よりも若干高くなる場合もあり得る。その結果、上述したマージンΔＶm は、各データ値に対するしきい値電圧Ｖtmと読み出し電圧Ｖr との電圧差にほぼ等しくなる。
【００３２】
さて、「発明が解決しようとする課題」においても説明したように、フローティングゲート６に注入された電子は、自ら作る内部電界によって電荷保持劣化を引き起こし、それに伴ってしきい値電圧Ｖtmが時間をかけて徐々に低下する。この電荷保持劣化によるしきい値電圧Ｖtmの低下量は、内部電界が大きいほどすなわちしきい値電圧Ｖtmが高いデータ値ほど大きくなる。これに対し、本実施形態では、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶm が大きく設定されているので、メモリセルにしきい値電圧Ｖtmの高いデータ値（例えばデータ値“３“）が書き込まれている場合であっても、電荷保持劣化によってしきい値電圧Ｖtmが読み出し電圧Ｖr よりも低下することが発生しにくくなる。
【００３３】
また、図３に示すように、同一行のメモリセルのコントロールゲート８は、同一のワード線１０に接続され、同一列のメモリセルのドレイン領域３は、同一のビット線１１に接続されている。このため、特定のメモリセルにデータを書き込む場合、コントロールゲート８に印加されるゲート電圧Ｖｇ（１２Ｖ）は、同一行の他のメモリセルのコントロールゲート８に対しても同時に印加され、ドレイン領域３に印加されるドレイン電圧Ｖｄ（５Ｖ）は、同一列の他のメモリセルのドレイン領域３に対しても同時に印加される。
【００３４】
この場合、コントロールゲート８に高電圧（１２Ｖ）が印加されると、電界によるトンネリング効果によって電子がシリコン基板１からフローティングゲート６に注入され、当該メモリセルのしきい値電圧Ｖtmが上昇する現象が生じる。この高電圧ストレスによるしきい値電圧Ｖtmの上昇は、フローティングゲート６の蓄積電荷量が少ないほど、つまりしきい値電圧Ｖtmの低いメモリセルほど大きくなる。特に多値データの書き込みおよび読み出しでは、従来の２値データの場合に比べ書き込み電圧および読み出し電圧が高くなる傾向があるため、高電圧ストレスの影響が深刻となる。
【００３５】
これに対し、本実施形態では、しきい値電圧Ｖtmが低いデータ値ほどマージンΔＶd が大きく設定されているので、メモリセルのしきい値電圧Ｖtmが低い場合（例えばデータ値“０“の消去状態）であっても、高電圧ストレスによってしきい値電圧Ｖtmがその高電位側に隣接する読み出し電圧Ｖr （例えばＶr1）よりも上昇することが発生しにくくなる。
【００３６】
以上説明したように、本実施形態によれば、ＥＥＰＲＯＭフラッシュメモリのメモリセルに対する多値データの書き込み及び読み出し方法において、電荷保持劣化によるしきい値電圧Ｖtmの低下特性に合致するように、しきい値電圧Ｖtmの高いデータ値ほどマージンΔＶm を大きく設定したので、電荷保持劣化の影響を受け易いしきい値電圧Ｖtmの高いデータ値に対しても誤読み出しを低減することができる。また、しきい値電圧Ｖtmの低いデータ値に対して不必要に大きいマージンΔＶm が確保されることがなくなり、各しきい値電圧Ｖtmを持つデータ値に対して誤読み出しの発生を防止する上で必要且つ十分なマージンΔＶm の設定が可能となる。
【００３７】
さらに、これと同時に、データの書き込みまたは読み出しに伴う高電圧ストレスによるしきい値電圧Ｖtmの上昇特性に合致するように、しきい値電圧Ｖtmの低いデータ値ほどマージンΔＶd が大きく設定されるので、高電圧ストレスの影響を受け易いしきい値電圧Ｖtmの低いデータ値に対しても誤読み出しを低減することができるという優れた効果を奏する。
【００３８】
その結果、限られたしきい値電圧Ｖtmの設定可能電圧範囲を有効に利用することができ、従来よりも多くの数のデータ値を持つ多値データを記憶可能となる。また、各データ値に対するしきい値電圧Ｖtmと読み出し電圧Ｖr とが、低電圧側から無駄なく配されることになるので、しきい値電圧Ｖtmの最大値（本実施形態ではデータ値“３“に対応）が比較的低くなり、書き込みに要する時間を短縮することができる。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態について、データが書き込まれたメモリセルのしきい値電圧Ｖtmの状態を示す図７を参照しながら説明する。
本実施形態においても、第１の実施形態と同様に、マージンΔＶm はしきい値電圧Ｖtmが高いものほど順次大きくなるように設定されており、しきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の分布幅が互いに等しくなるように制御されている。ただし、第１の実施形態とは異なり、書き込み判定電圧Ｖa1、Ｖa2、Ｖa3ではなく読み出し電圧Ｖr1、Ｖr2、Ｖr3が電圧ＶREの幅で等間隔となるように決められている。このような方法によっても、マージンΔＶd は、第１の実施形態と同様に、しきい値電圧Ｖtmが低いデータ値ほど順次大きくなるように設定される。従って、本実施形態によっても、第１の実施形態と同様の作用および効果を得ることができる。
【００４０】
また、本実施形態の場合、上記電圧ＶREの大きさは、マージンΔＶm1、ΔＶm2、マージンΔＶd1、ΔＶd2およびしきい値電圧Ｖtm1 、Ｖtm2 に基づいて決定され、マージンΔＶm3とは無関係となる。従って、例えば電荷保持劣化の特性上、マージンΔＶm3をマージンΔＶm1、ΔＶm2に比べて非常に大きく設定する必要がある場合であっても、マージンΔＶm3に直接的に関係しない上記電圧ＶREを大きく設定する必要がなく、しきい値電圧Ｖtmを全体として低電圧化することができる。これにより、最大の書き込み電圧（しきい値電圧Ｖtm3 ）を下げることができ、上述の高電圧ストレスによるしきい値電圧Ｖtmの上昇量を抑制することができる。
【００４１】
（第３の実施形態）
次に、本発明の第３の実施形態について、データが書き込まれたメモリセルのしきい値電圧Ｖtmの状態を示す図８を参照しながら説明する。
上述した第１の実施形態では、各データ値に対する書き込み判定電圧Ｖa とその低電位側に隣接する読み出し電圧Ｖr との電圧差をマージンΔＶm として定義し、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶm が順次大きくなるように読み出し電圧Ｖr を決定した。これは、データ書き込み処理では、各データ値に対して分布するしきい値電圧Ｖtmの最小値が書き込み判定電圧Ｖa とほぼ等しくなるためである。
【００４２】
しかし、実際の誤読み出しは、しきい値電圧Ｖtmの最小値（図８において一点鎖線で示す）がその低電位側に隣接する読み出し電圧Ｖr よりも低下したことにより発生する。そこで、本実施形態では、しきい値電圧Ｖtmの最小値とその低電位側に隣接する読み出し電圧Ｖr との電圧差をマージンΔＶn （第１のマージン、電荷保持マージン）として定義し、書き込み処理において、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶn が順次大きくなるようにしきい値電圧Ｖtmを制御している。これにより、電荷保持劣化に起因して生じる誤読み出しをより確実に防止することができる。なお、図８において、破線は書き込み判定電圧Ｖa1、Ｖa2、Ｖa3を示している。
【００４３】
さらに、書き込み処理において、書き込み後のしきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の最小値が電圧ＶWMの幅で等間隔になるとともに、しきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の分布幅が互いに等しくなるようにしきい値電圧Ｖtmを制御している。従って、しきい値電圧Ｖtmの低いデータ値ほどマージンΔＶd が大きく設定される。これにより、第１の実施形態と同様に、高電圧ストレスの影響を受け易いしきい値電圧Ｖtmの低いデータ値に対しても誤読み出しを低減することができる。
【００４４】
（第４の実施形態）
次に、本発明の第４の実施形態について、データが書き込まれたメモリセルのしきい値電圧Ｖtmの状態を示す図９を参照しながら説明する。
本実施形態においても、第３の実施形態と同様に、しきい値電圧Ｖtmの最小値とその低電位側に隣接する読み出し電圧Ｖr との電圧差をマージンΔＶn として定義し、書き込み処理において、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶn が順次大きくなるようにしきい値電圧Ｖtmを制御している。従って、第３の実施形態と同様に、電荷保持劣化に起因して生じる誤読み出しをより確実に防止することができる。
【００４５】
また、本実施形態では、第２の実施形態と同様に、読み出し電圧Ｖr1、Ｖr2、Ｖr3が電圧ＶREの幅で等間隔となるように決められている。このような方法によっても、マージンΔＶd は、しきい値電圧Ｖtmが低いデータ値ほど順次大きくなるように設定され、高電圧ストレスの影響を受け易いしきい値電圧Ｖtmの低いデータ値に対しても誤読み出しを低減することができる。
【００４６】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各実施形態では４値（２ビット／メモリセル）の場合について説明したが、本方法は、その他の多値データ例えば８値、１６値、…を持つデータであっても同様にして適用できる。
【００４７】
各データ値に対するマージンΔＶm の設定は、ΔＶm1＜ΔＶm2＜ΔＶm3という関係を満たすものに限られず、例えばΔＶm1＜ΔＶm2＝ΔＶm3という関係を満たすもの（図１０、図１２参照）、あるいはΔＶm1＝ΔＶm2＜ΔＶm3という関係を満たすもの（図１１、図１３参照）であっても良い。ここで、図１０と図１１は第１の実施形態の変形例を示し、図１２と図１３は第２の実施形態の変形例を示している。
【００４８】
すなわち、任意の相異なる２つの書き込みデータ値について、しきい値電圧Ｖtmの高い方のデータ値に対するマージンΔＶm が、しきい値電圧Ｖtmの低い方のデータ値に対するマージンΔＶm と同値以上となるように設定されているとともに、書き込み時に設定されるしきい値電圧Ｖtmが最大のデータ値（ここでは“３“）に対するマージンΔＶm3が、書き込み時に設定されるしきい値電圧Ｖtmが最小のデータ値（ここでは“１“）に対するマージンΔＶm1よりも大きくなるように設定されていれば良い。
【００４９】
この場合であっても、マージンΔＶd0、ΔＶd1、ΔＶd2の間には、ΔＶd0＞ΔＶd1＞ΔＶd2、ΔＶd0＞ΔＶd1＝ΔＶd2（図１０、図１３参照）またはΔＶd0＝ΔＶd1＞ΔＶd2（図１１、図１２参照）の関係が成立する。従って、電荷保持劣化および高電圧ストレスによるデータの誤読み出しを防止しつつ、従来よりも多くの数のデータ値を持つ多値データを記憶可能となる。また、図示しないが、第３および第４の実施形態についても同様の変形が可能である。
【００５０】
データの書き込み方法としては、書き込み時間を可変する方法の他、書き込み時間とゲート電圧Ｖｇとを一定としドレイン電圧Ｖｄを可変する方法、あるいは書き込み時間とドレイン電圧Ｖｄとを一定としゲート電圧Ｖｇを可変する方法などを用いても良い。
【００５１】
前者の方法による書き込みは、図６に示す書き込み特性に基づいて行われる。例えば、書き込み時間を１０μｓｅｃ、ゲート電圧Ｖｇを１２Ｖとすると、Ｖｄ＝５Ｖではしきい値電圧Ｖtm＝２．６Ｖ、Ｖｄ＝５．５Ｖではしきい値電圧Ｖtm＝５．４Ｖ、Ｖｄ＝６．０Ｖではしきい値電圧Ｖtm＝７．１Ｖに設定される。一方、後者の方法による書き込みは、図１４に示す書き込み特性に基づいて行われる。例えば、書き込み時間を２０μｓｅｃ、ドレイン電圧Ｖｄを５．５Ｖに設定すると、ゲート電圧Ｖｇを１１Ｖから１３Ｖの範囲で変化させることにより、しきい値電圧Ｖtmを６．１Ｖから８Ｖの間で制御可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すメモリセルのしきい値電圧Ｖtmの状態図
【図２】ＥＥＰＲＯＭフラッシュメモリのメモリセルを模式的な断面構造で示した図
【図３】ＥＥＰＲＯＭフラッシュメモリのメモリセルの電気的な接続形態を示す図
【図４】メモリセルに対するデータ書き込み処理を示すフローチャート
【図５】メモリセルに対するデータ書き込み時のタイミングチャート
【図６】データ書き込み時におけるしきい値電圧Ｖtmの時間変化を示す図
【図７】本発明の第２の実施形態を示す図１相当図
【図８】本発明の第３の実施形態を示す図１相当図
【図９】本発明の第４の実施形態を示す図１相当図
【図１０】その他の実施形態（第１の実施形態の変形例）を示す図１相当図
【図１１】図１相当図
【図１２】その他の実施形態（第２の実施形態の変形例）を示す図１相当図
【図１３】図１相当図
【図１４】図６相当図
【図１５】従来技術を示す図１相当図
【符号の説明】
１はシリコン基板（半導体基板）、６はフローティングゲート（電荷蓄積層）、８はコントロールゲートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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