(57)【特許請求の範囲】
【請求項１】
低ドロップアウト電圧レギュレータであって、
基準電圧（Ｖｂａｔ）を受け取り、且つ当該基準電圧に依存して、調整された出力電圧（Ｖｏｕｔ）を生成するトランジスタ手段（３２０）であって、当該トランジスタ手段(３２０)が、負荷（ｒＬ，ＣＬ）に結合する出力段（Ｑ３）を有するものと、
前記トランジスタ手段（３２０）に結合され、主極を与える制御ループ手段（３１０）と、
を備え、以下の事項、即ち、
前記トランジスタ手段(３２０)が、更に、出力ループ手段（Ｑ１，Ｑ３，ＣＬ，ｒＬ）を備え、当該出力ループ手段が、
低出力インピーダンスを与えるエミッタ・フォロア（Ｑ１）と、
前記エミッタ・フォロアのエミッタと接地の間に結合される出力キャパシタ（ＣＬ）と、
前記出力キャパシタ（ＣＬ）に電流を供給する高電流増幅手段（Ｑ３）と、
を備え、
前記出力ループ手段が、前記負荷（ｒＬ，ＣＬ）に結合するための低出力インピーダンスを与え、そして、前記高電流増幅手段（Ｑ３）の利得による前記負荷のキャパシタンスを低減させることによって、動作の安定性を与える、
ことを特徴とする、低ドロップアウト電圧レギュレータ。
【請求項２】
前記制御ループ手段（３１０）が、
前記トランジスタ手段（３２０）に結合された出力を有する差動増幅器手段（Ｂ）
と、
前記差動増幅器手段の第１の入力に結合された分圧器手段（ｒ1，ｒ2）と
を備える請求項１記載の低ドロップアウト電圧レギュレータ。
【請求項３】
前記制御ループ手段（３１０）が更に、前記差動増幅器手段の第２の入力に結合された電圧基準手段を備える請求項２記載の低ドロップアウト電圧レギュレータ。
【請求項４】
前記出力段（Ｑ３）が低インピーダンス出力を備える請求項１から３のいずれか一項に
記載の低ドロップアウト電圧レギュレータ。
【請求項５】
出力ループ手段（３２０）が前記低ドロップアウト電圧レギュレータの出力及び前記第１の制御ループ手段(３１０)に結合される請求項１から４のいずれか一項に記載の低ドロップアウト電圧レギュレータ。
【請求項６】
前記出力ループ手段が、１である直流（ＤＣ）利得を有する請求項１から５のいずれか一項に記載の低ドロップアウト電圧レギュレータ。
【請求項７】
前記トランジスタ手段（３２０）がカスコード接続のトランジスタ構成を備える請
求項１から６のいずれか一項に記載の低ドロップアウト電圧レギュレータ。
【請求項８】
前記出力段がカスコード接続のトランジスタ構成を備える請求項１から７のいずれか一
項に記載の低ドロップアウト電圧レギュレータ。
【請求項９】
前記出力段がＰ形トランジスタを備える請求項１から８のいずれか一項に記載の低ドロ
ップアウト電圧レギュレータ。
【請求項１０】
前記Ｐ形トランジスタがＰＭＯＳトランジスタである請求項９記載の低ドロップアウト
電圧レギュレータ。
【請求項１１】
請求項１から１０のいずれか一項に記載の低ドロップアウト電圧レギュレータを備える
集積回路。
【請求項１２】
低ドロップアウト電圧レギュレータであって、
基準信号（Ｖｂａｔ）を受信し、当該受信に依存して、電圧レギュレータ出力において調整された出力電圧（Ｖｏｕｔ）を生成するためのトランジスタ回路(３２０)であって、当該トランジスタ回路(３２０)が、負荷（ｒＬ，ＣＬ）に結合するための出力段(Ｑ３)を有するものと、
差動増幅器手段であって、当該差動増幅手段の入力が、電圧分割器手段及び電圧基準手段を介して出力ノードに結合される、差動増幅手段を備える制御ループ手段(３１０)であって、出力ノード、並びに、当該差動増幅器手段の出力が、前記トランジスタ回路に結合されるものと、
を備え、
前記トランジスタ回路(３２０)が、更に、
前記電圧レギュレータ出力（Ｖｏｕｔ）と前記制御ループ手段(３１０)に結合された出力ループ手段（Ｑ１，Ｑ３，ＣＬ，ｒＬ）を備え、当該出力ループ手段が、
低出力インピーダンスを与えるエミッタ・フォロア（Ｑ１）と、
前記エミッタ・フォロアのエミッタと接地の間に結合される出力キャパシタ（ＣＬ）と、
前記出力キャパシタ（ＣＬ）に電流を供給する高電流増幅手段（Ｑ３）と、
を備え、
前記出力ループ手段が、前記負荷（ｒＬ，ＣＬ）に結合するための低出力インピーダンスを与え、そして、前記高電流増幅手段（Ｑ３）の利得による前記負荷のキャパシタンスを低減させることによって、動作の安定性を与える、
ことを特徴とする、低ドロップアウト電圧レギュレータ。
【請求項１３】
前記出力段(Ｑ３)が、低インピーダンス出力を備える、請求項１２に記載の低ドロップアウト電圧レギュレータ。
【請求項１４】
前記出力ループ手段が、１である(unity)直流(ＤＣ)ゲインを有する、請求項１２又は１３に記載の低ドロップアウト電圧レギュレータ。
【請求項１５】
前記トランンジスタ手段(３２０)が、カスコード接続のトランジスタを備える、
請求項１２、１３、又は、１４のいずれかに記載の低ドロップアウト電圧レギュレータ。
【請求項１６】
前記出力段が、カスコード接続のトランジスタを備える、
請求項１２、１３、１４、又は、１５のいずれかに記載の低ドロップアウト電圧レギュレータ。
【請求項１７】
前記出力段が、Ｐ型トランジスタを備える、
請求項１２、１３、１４、１５、又は、１６のいずれかに記載の低ドロップアウト電圧レギュレータ。
【請求項１８】
前記Ｐ型トランジスタが、ＰＭＯＳトランジスタである、
請求項１７に記載の低ドロップアウト電圧レギュレータ。
【請求項１９】
請求項１２、１３、１４、１５、１６、１７、又は、１８のいずれかに記載の低ドロップアウト電圧レギュレータを備える集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の分野］
本発明は、電圧レギュレータに関し、特に、低ドロップアウト（ＬＤＯ）電圧レギュレータに関する。
【０００２】
［発明の背景］
低ドロップアウト電圧レギュレータは、十分特定され且つ安定なＤＣ電圧を提供するレギュレータ回路である（そのレギュレータ回路の入力対出力電圧差が典型的に低い。）。当該回路の動作は、増幅された誤差信号をフィードバックすることに基づいており、その誤差信号を用いて、負荷を駆動するパス・デバイス（ｐａｓｓ  ｄｅｖｉｃｅ）（例えば、電力トランジスタのようなもの）の出力電流の流れを制御する。ドロップアウト電圧は、調整が失われた場合の入力／出力差電圧の値である。
【０００３】
レギュレータの低ドロップアウトの性質は、当該レギュレータを、自動車、携帯及び産業応用のような多くの応用での使用に適したものにする。自動車産業においては、低ドロップアウト電圧は、自動車のバッテリ電圧が６Ｖより低いことがあるコールド・クランク（ｃｏｌｄ−ｃｒａｎｋ）状態中に必要である。また、ＬＤＯ電圧レギュレータに対する需要の増大は、バッテリで動作するモバイル製品（例えば、セルラ電話器、ページャ、カメラ・レコーダ及びラップトップ・コンピュータのようなもの）で明らかであり、そこにおいては、ＬＤＯ電圧レギュレータは、典型的には、低減された電圧ドロップを有する低い電圧条件の下で調整される必要がある。
【０００４】
典型的な既知のＬＤＯ電圧レギュレータは、差動トランジスタ対、中間段トランジスタ、及び大きい（外部）バイパス・キャパシタに結合されたパス・デバイスを用いる。これらの構成要素は、電圧調整を与えるＤＣ調整ループを構成する。
【０００５】
（ＬＤＯ）低ドロップアウト電圧に関して、一般的に最も近い既知の技術においては、負荷キャパシタが主極を形成し、そしてこれに起因して、当該負荷キャパシタは、最小及び最大の直列抵抗を用いて規定されねばならない。負荷が調整ループの一部であるので、不安定性が寄生キャパシタンスのような不確定の要因により引き起こされる可能性がある。
【０００６】
しかしながら、このアプローチは、負荷が調整ループの一部であるので次のような欠点を有する。即ち、
・ＬＤＯレギュレータは通常、安定性を保証するため外部キャパシタを必要とする。
【０００７】
・ループＤＣ利得が、負荷抵抗及びキャパシタの値に対して変化する。
・キャパシタは、最小及び最大のＥＳＲ（等価直列抵抗）を用いて規定されねばならない。
従って、上記欠点を改善し得る低ドロップアウト電圧レギュレータに対する必要性がある。
【０００８】
［発明の概要］
本発明に従って、請求項１及び請求項１２のそれぞれに記載される低ドロップアウト電圧レギュレータ及び低ドロップアウト電圧調整方法が提供される。
【０００９】
［好適な実施形態の説明］
負荷キャパシタを「主極」のために用いないで、本発明を組み込んでいる１つの低ドロップアウト電圧レギュレータが、ここで、添付図面を参照して例示としてのみ説明されるであろう。
【００１０】
最初に図１を参照すると、従来技術の通常のＬＤＯ電圧レギュレータ（１００）は、差動トランジスタ対構成（Ｔ１−Ｔ４）と、中間段トランジスタ構成（Ｔ５−Ｔ６）と、等価直列抵抗（ＥＳＲ）を有する大きい（外部）バイパス・キャパシタ（ＣＬ）に結合されたパス・デバイス（Ｔ７）を用いる。差動トランジスタ対構成（Ｔ１−Ｔ４）は、バンドギャップ基準電圧（Ｖｂｇ）を受け取り、そして電源電圧（ＶＳｕｐｐｌｙ）を電圧源（ＶＳ）を通じて供給される。これらの構成要素は、外部バイパス／負荷キャパシタ（ＣＬ）に印加される出力電圧の低ドロップアウト電圧調整を与えるＤＣ調整ループを構成する。
【００１１】
バイパス／出力ＰＭＯＳデバイス（Ｔ７）は、低ドロップアウト電圧を電源電圧と出力電圧との間に得るのを可能にするが、しかし出力がＰＭＯＳデバイス（Ｔ７）のドレーンでもって作られるので、当該出力は高インピーダンスであり、そして負荷（従って、負荷キャパシタ）はループの一部である。
【００１２】
負荷キャパシタ（ＣＬ）がレギュレータの主ループで用いられるので、外部キャパシタ（ＣＬ）は、純粋にそのキャパシタンス又はＥＳＲの高すぎる値に起因してループの安定性に悪影響を及ぼすであろう。
【００１３】
ここで図２を参照すると、周波数（ｆ）に対する電圧調整ループの利得（Ａ）のプロットは、出力キャパシタ（ＣＬ）により生成される主極（ｄｏｍｉｎａｎｔ  ｐｏｌｅ）
（Ｆｐｏｕｔ）と、出力キャパシタ（ＣＬ）のＥＳＲにより生成されるゼロ（Ｚｅｓｒ）と、差動トランジスタ対構成（Ｔ１−Ｔ４）により生成される別のサブ主極（ｓｕｂ−ｄｏｍｉｎａｎｔ  ｐｏｌｅ）（Ｆｐｄｉｆｆ）と、中間段（Ｔ５−Ｔ６）により生成される更に別のサブ主極（Ｆｐｉｎ）とを示す。中間段におけるデバイスＴ５の使用のみが図２における実線に示されるプロットを生成し、そしてデバイスＴ６の追加の使用が図２における矢印を付された破線により示されるような極Ｆｐｏｕｔ及びＦｐｉｎの極追跡を可能にすることが理解されるであろう。
【００１４】
ここで図３を参照すると、改善されたＬＤＯ電圧レギュレータ３００は差動増幅器Ｂを有し、その差動増幅器Ｂの２つの入力はそれぞれ抵抗分割器ｒ1，ｒ2を介して且つ基準電圧ｖrefを介して出力ノードに接続されている。差動増幅器Ｂの出力はバイポーラＰＮＰトランジスタＱ１のベースに接続され、そのバイポーラＰＮＰトランジスタＱ１のエミッタは出力ノードに接続され、そのバイポーラＰＮＰトランジスタＱ１のコレクタはＤＣ電流源Ｉｄｃを介して接地線（ｇｒｏｕｎｄ  ｒａｉｌ）に接続されている。カスコード接続バイポーラＰＮＰトランジスタＱ２のエミッタはバイポーラＰＮＰトランジスタＱ１のコレクタに接続され、そのカスコード接続バイポーラＰＮＰトランジスタＱ２のベースはバイアス電圧源Ｖｂを介して接地線に接続されている。カスコード接続バイポーラＰＮＰトランジスタＱ２のコレクタは、抵抗ｒgを介して電源電圧Ｖｂａｔの線に接続されている。ＰＭＯＳトランジスタＱ３の電流電極（複数）は、電源線と出力ノードとの間に接続され、そのＰＭＯＳトランジスタＱ３の制御電極は、カスコード接続バイポーラＰＮＰトランジスタＱ２のコレクタに接続されている。ＰＭＯＳトランジスタＱ３がＭＯＳデバイスとして示されているが、バイポーラＰ形トランジスタ、即ち、ＰＮＰデバイスを代替として用いることができるであろうことが理解されるであろう。キャパシタＣｇが、出力ノードとカスコード接続バイポーラＰＮＰトランジスタＱ２のコレクタとの間に接続される。出力ノードは、負荷キャパシタＣL、負荷抵抗ｒL及び抵抗ｒsにより表される負荷に接続される。ＰＭＯＳトランジスタＱ３は、「コモン・ソース」形態で接続され、そして非単位開ループ利得を有し、それは、出力ＶoutがバイポーラＰＮＰトランジスタＱ１のエミッタと接続されるので閉ループ・モードにおいて単位利得となることが理解されるであろう。ＬＤＯ電圧レギュレータ３００の使用において、入力電圧Ｖinは差動増幅器Ｂの出力で生成され、入力電流ｉinがバイポーラＰＮＰトランジスタＱ１のエミッタに流れ、電流ｉrgが抵抗ｒgを流れ、入力電流ｉoutがＰＭＯＳトランジスタＱ３から出力ノードへ流れる。バイポーラＰＮＰトランジスタＱ１が、トランスコンダクタンスｇｍ1を有し、ＰＭＯＳトランジスタＱ３が、トランスコンダクタンスｇｍ2を有する。
【００１５】
ＬＤＯ電圧レギュレータ３００は２つの部分として考えることができる。即ち、
・抵抗分割器ｒ1，ｒ2及び差動増幅器Ｂを備える「主ループ」３１０、及び
・図３の残りの構成要素を備える「フォロア・インピーダンス」３２０（以下でより詳細に説明されるように、「フォロア・インピーダンス」が、高入力インピーダンス及び低出力インピーダンスを提供するインピーダンス・アダプタと、閉ループ単位利得を有するフォロア増幅器とを提供する。）。
【００１６】
ここで図４を参照すると、利得対振動（ｐｕｌｓａｔｉｏｎ）（周波数）としてプロットされている「主ループ」３１０の開ループ動作挙動は、周波数の増加と共に、利得は、周波数ωpdにおける主極までＢＫの最大値を有し（ここで、Ｂは差動増幅器Ｂの利得であり、そして
【００１７】
【数１】
0004401289.tif 000002
【００１８】
である。）、（その後低減し、周波数ω0dでゼロと交差する）ことを示す。ｖinとｖoutとの比、即ち開ループ利得ＢOLが次のように与えられることを示すことができる。
【００１９】
【数２】
0004401289.tif 000003
【００２０】
ここで図５を参照すると、開ループ利得ＡOL対振動（周波数）としてプロットされている「フォロア・インピーダンス」３２０の動作挙動は、周波数の増加と共に、利得が最大値Ａmaxで始まり、そして低減（周波数ωpにおける極で開始し、そして周波数ω2における極で終わり、そして周波数ω0でゼロ値と交差する）することを示す。「フォロア・インピーダンス」３２０の閉ループ利得ＡCL（破線で示す）は、ゼロ値で始まり周波数ω0まで続き、その後開ループ利得ＡOLと同じとなり、周波数ω2における最小値Ａminまで低減することが理解されるであろう。開ループ利得ＡOLは、
【００２１】
【数３】
0004401289.tif 000004
【００２２】
により与えられことを示すことができる。
ここで、
【００２３】
【数４】
0004401289.tif 000005
【００２４】
であり、そして高い周波数で、
【００２５】
【数５】
0004401289.tif 000006
【００２６】
である。そして、閉ループ利得は、
【００２７】
【数６】
0004401289.tif 000007
【００２８】
により与えられることを示すことができる。ここで、ｒe、即ち、トランジスタＱ１の動的インピーダンスは、
【００２９】
【数７】
0004401289.tif 000008
【００３０】
に等しい。
【００３１】
負荷インピーダンス（ｒL）は、開ループ利得（ＡOL）では現れるが、しかし閉ループ利得（ＡＣＬ）では現れず、そこではＶout＝Ｖinであることに注目されたい。このことは、ＤＣ出力電流が閉ループ利得を変えないことをもたらす。
【００３２】
従って、ＬＤＯ電圧レギュレータ３００においてトランジスタＱ１がエミッタ・フォロアでもって低出力インピーダンスを生成し、そして負荷キャパシタンスが第２段の電流利得により分割されることが理解されるであろう。従って、ＲＣが低い（Ｒはエミッタ・フォロアのため低く、Ｃは出力キャパシタンスの値が例えば１０００で除算されるため低い。）ので、負荷キャパシタンスにより生成される極が高い。主極は、増幅器補償（増幅器Ｂを有する主ループ）により与えられ、そして負荷（例えば、最高１０μＦまでの負荷）に依存しない。
【００３３】
ここで図６を参照すると、そのブロック図において、ＬＤＯ電圧レギュレータ３００は、主極Ｔ１をもたらす主ループ３１０、サブ主極Ｔ２をもたらす「フォロア・インピーダンス」３２０により与えられる出力ループ、及び内部ＤＣフィードバック３３０を有することが分かるであろう。図６のブロック３１０及び３２０の利得において、記号ｓはラプラス演算子を表すことが理解されるであろう。
【００３４】
ここで図７を参照すると、極Ｔ１及びＴ２の累積的効果は、ＬＤＯ電圧レギュレータ３００の調整制御ループの全体利得Ａにおいて理解することができるであろう。分かることができるように、増幅器Ｂにより与えられる内側の極Ｔ１は、極端に低い主極である。いずれの主極も出力バイパス・キャパシタＣＬにより生成されず、従ってこの関数（ｆｕｎｃｔｉｏｎ）のため用いられるいずれのキャパシタに対しても強い安定性を可能にすることを知ることができる。ＣＬ（１／Ｔ２）により生成される極は、利得が１より小さいときに現れるが、しかしその前には現れない。試験は、ＬＤＯ電圧レギュレータ３００が出力キャパシタンスの或る範囲の値に対して良好な安定性及び低い変動を呈することを示した。
【００３５】
前述したように負荷キャパシタを「主極」のため用いない低ドロップアウト電圧レギュレータは次の利点を与えることが理解されるであろう。
１．出力キャパシタは、そのサイズ（キャパシタンス）を著しく低減することができ、又は除去し得る（増幅器Ｂを有する主ループにより与えられる低い主極は、ＬＤＯ電圧レギュレータ３００が０ｎＦの出力キャパシタと一緒に動作するのを可能にする。）。
【００３６】
２．内部電力消費を低減することができ（例えば、最高１００ｍＡ電流限界までの全出力電流を駆動するのに１００μＡで十分である。）、レギュレータの効率が向上する。
３．低い出力インピーダンスをもたらす（ＤＣ出力抵抗が、非常に低く、例えば、１０ｍΩより小さい。）。
【００３７】
４．外部キャパシタが、ゼロのＥＳＲ（等価直列抵抗）を持つことができる。
ＬＤＯ電圧レギュレータ３００は典型的には集積回路（図示せず）で製作されることが理解されるであろう。
【００３８】
更に、前述した本発明の実施形態に対する他の代替案は当業者に明らかであろうことが分かるであろう。例えば、ＰＭＯＳトランジスタＱ３は、ＬＤＯレギュレータのライン遷移（ｌｉｎｅ  ｔｒａｎｓｉｅｎｔ）性能を改善するため出力インピーダンスを増大するようカスコード接続され得る。
【図面の簡単な説明】
【００３９】
【図１】図１は、出力が高インピーダンスであり且つ負荷（従って、負荷キャパシタ）が電圧調整ループの一部である従来のＬＤＯ電圧レギュレータの略回路図を示す。
【図２】図２は、図１の回路の極追跡挙動を説明するグラフである。
【図３】図３は、本発明を組み込んでいるＬＤＯ電圧レギュレータの略回路図を示す。
【図４】図４は、図３の主ループの動作挙動を説明するグラフである。
【図５】図５は、図３の回路部分のインピーダンス・フォロワ構成の動作挙動を説明するグラフである。
【図６】図６は、図３のＬＤＯ電圧レギュレータの略ブロック図を示す。
【図７】図７は、図３の回路の動作挙動を説明するグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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