(57)【特許請求の範囲】
【請求項１】
ユーザープログラム及び遊技機メーカーが型式申請した時点の正規の外部回路の入賞検知から入賞通過までの時間の許容範囲設定値（上限値及び下限値）データ６ａが格納されたユーザー用ＲＯＭ６と、遊技機制御基板１の不正改造の検出が可能な遊技機制御を行うＣＰＵ３と、外部回路と接続される外部端子１３と、該外部端子１３に印加される入賞検知から入賞通過までの時間の計測を実現する為の入力制御手段４と、
前記外部端子１３の入賞検知から入賞通過までの時間があらかじめ設定された許容範囲にあるか否かの判断を行う過去数回分の計測データを格納するレジスタを有する比較／制御手段５と、
電源投入時や遊技機全体を初期化するシステムリセットの入力の際にユーザー用ＲＯＭ６に書き込まれた許容範囲設定値データ６ａを前記比較／制御手段５内の各設定レジスタに書き込み後入賞検知から入賞通過までの時間計測の制御等のブート処理を行うブートプログラムが格納されたブート用ＲＯＭ７と、遊技機の動作を制御するユーザープログラムのワーク用であるユーザー用ＲＡＭ８と、
ブートプログラムのワーク用であるブート用ＲＡＭ９とからなり、
前記入力制御手段４が、外部端子１３への入力信号がノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間Ｔａ、ノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間Ｔｂ、ノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間Ｔｃ及び／又はノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間Ｔｄを計測し、該計測した時間Ｔａ，Ｔｂ，Ｔｃ及び／又はＴｄとユーザーＲＯＭ６に格納された入賞検知から入賞通過までの時間の上限及び下限データ６ａとの比較判定を行い、該計測時間Ｔａ，Ｔｂ，Ｔｃ及び／又はＴｄが上限・下限データ範囲内なら正規の入賞と判断し、上限・下限範囲外である場合には正規の入賞ではないと判定するように構成され、前記比較／制御手段が計測時間Ｔａ，Ｔｂ，Ｔｃ及び／又はＴｄが複数回連続して同一データであるときに不正入賞と判断するように構成されていることを特徴とする遊技機の不正改造の検出が可能なセキュリティシステム。
【請求項２】
前記入力制御手段４が、外部端子１３の入力信号がノイズ信号を含む入賞であったか否かを識別する入賞センサー信号検出回路４ａと、該検出回路４ａの検出信号に基づき計測時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄを計測する為のタイマー回路へのスタートトリガ信号を生成するスタートトリガ発生回路４ｂと、外部端子１３への入力信号のノイズ成分を除去する波形整形回路４ｃと、ノイズ除去された信号の電圧に基づき入賞があったか否かを検出する電圧変化検出回路４ｄと、当該検出回路４ｄの検出信号に基づき前記時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄを計測する為のタイマー回路への計測トリガ信号を生成する計測トリガ発生回路４ｅと、タイマー回路４ｇへ供給するクロックを生成するクロック発生回路４ｆと、当該クロック発生回路４ｆから供給されるクロックの周波数に基づき前記時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄを計測するタイマー回路４ｇとで構成され、
前記比較／制御手段５が、前記時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄの上限及び下限設定値を格納する各設定レジスタ（５ａ・５ｅ，５ｂ・５ｆ，５ｃ・５ｇ又は５ｄ・５ｈ）及び実際の計測値データを格納するステータスレジスタ（５ｉ，５ｊ，５ｋ又は５ｌ）と、前記タイマー回路４ｇの出力値を入力し、上限値又は下限値との比較を行う為の上限値データ用コンパレータ５ｐ及び下限値データ用コンパレータ５ｑと、計測制御回路４ｍからのセレクト信号に基づき前記上限値データ用コンパレータ５ｐと、前記上限値データ用コンパレータ５ｐ及び下限値データ用コンパレータ５ｑ出力の論理データに基づきＣＰＵ３への停止信号を生成するＡＮＤ回路５ｒと、当該５ｒの論理データに基づき端子１４へ計測結果のステータス表示を行う為の信号を生成するステータス表示制御回路５ｓとで構成されていることを特徴とする請求項１記載の遊技機の不正改造の検出が可能なセキュリティシステム。
【請求項３】
前記上限値データ用コンパレータ５ｐ及び下限値データ用コンパレータ５ｑが、各計測時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄが上限設定値範囲内であり、かつ下限設定値範囲内であるか否かを判断し、
Ａ：前記計測時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄのいずれか一つ
Ｂ：前記計測時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄのいずれか二つ
Ｃ：前記計測時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄのいずれか三つ
Ｄ：前記計測時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄの全て
前記Ａ乃至Ｄの内いづれか一つをクリアーした場合に正規と判断するように構成されていることを特徴とする請求項２記載の遊技機の不正改造の検出が可能なセキュリティシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パチンコ遊技機やアレンジ式パチンコ遊技機や回胴式遊技機等、これらの遊技機制御に使用される基板（以下、遊技機制御基板）に搭載される遊技機制御用マイクロコンピュータのセキュリティシステムの分野に属し、型式試験合格後、実際の遊技場に搬入された遊技機の不正改造を検知するセキュリティシステムに関する。
【０００２】
【従来の技術】
現状の遊技機では、制御用ＣＰＵに定期的にリセットをかけてそのタイミングにより内部のカウンタに１を加算することにより抽選カウンタとし、同じタイミングでランダムに発生するスタート入賞などの信号を入力し大当たりを抽選している。
【０００３】
【発明が解決しようとする課題】
そのためプログラムを解析し大当たり抽選のタイミングを知り、そのタイミングで外部よりスタート入賞信号を発生させれば良く不正に大当たりを発生させることができる。これを使って、入賞センサーに外部からの不正な入賞信号を入れる“ぶら下がり”回路を装着し入賞信号を故意に制御用ＣＰＵに入力するような不正が行われている。
そこで本発明は、かかる従来技術の欠点に鑑みなされたもので、ＣＰＵに“ぶら下がり”回路を装着すれば、入賞回路全体の入賞検知から入賞通過までの時間が変更されることに鑑み、かかる入賞時間の状況を任意の入賞、または入賞毎において計測し、計測値が所定の範囲内に無い時に異常であると判断するようにした。
さらに”ぶら下がり回路”を用いて入賞信号を発信する場合は常に入賞信号が同じ波形となり、例え入賞から入賞通過までの時間が設定範囲内にあるとしても、入賞時間が常に同じであることは皆無であることに鑑み、かかる場合も不正であると判断するようにした。
【０００４】
【課題を解決するための手段】
すなわち本発明は、ユーザープログラム及び遊技機メーカーが型式申請した時点の正規の外部回路の入賞検知から入賞通過までの時間の許容範囲設定値（上限値及び下限値）データが格納されたユーザー用ＲＯＭと、遊技機制御基板の不正改造の検出が可能な遊技機制御を行うＣＰＵと、外部回路と接続される外部端子と、該外部端子に印加される入賞検知から入賞通過までの時間の計測を実現する為の入力制御手段と、前記外部端子１３の入賞検知から入賞通過までの時間があらかじめ設定された許容範囲にあるか否かの判断を行う過去数回分の計測データを格納するレジスタを有する比較／制御手段と、電源投入時や遊技機全体を初期化するシステムリセットの入力の際にユーザー用ＲＯＭに書き込まれた許容範囲設定値データを前記比較／制御手段内の各設定レジスタに書き込み後入賞検知から入賞通過までの時間計測の制御等のブート処理を行うブートプログラムが格納されたブート用ＲＯＭと、遊技機の動作を制御するユーザープログラムのワーク用であるユーザー用ＲＡＭと、ブートプログラムのワーク用であるブート用ＲＡＭとからなり、
前記入力制御手段が、外部端子への入力信号がノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間Ｔａ、ノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間Ｔｂ、ノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間Ｔｃ及び／又はノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間Ｔｄを計測し、該計測した時間Ｔａ，Ｔｂ，Ｔｃ及び／又はＴｄとユーザーＲＯＭに格納された入賞検知から入賞通過までの時間の上限及び下限データとの比較判定を行い、該計測時間Ｔａ，Ｔｂ，Ｔｃ及び／又はＴｄが上限・下限データ範囲内なら正規の入賞と判断し、上限・下限範囲外である場合には正規の入賞ではないと判定するように構成され、前記比較／制御手段が計測時間Ｔａ，Ｔｂ，Ｔｃ及び／又はＴｄが複数回連続して同一データであるときに不正入賞と判断するように構成された遊技機の不正改造の検出が可能なセキュリティシステムにより本目的を達成する。
請求項２の発明は前記入力制御手段が、外部端子の入力信号がノイズ信号を含む入賞であったか否かを識別する入賞センサー信号検出回路と、該検出回路の検出信号に基づき計測時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄを計測する為のタイマー回路へのスタートトリガ信号を生成するスタートトリガ発生回路と、外部端子への入力信号のノイズ成分を除去する波形整形回路と、ノイズ除去された信号の電圧に基づき入賞があったか否かを検出する電圧変化検出回路と、当該検出回路の検出信号に基づき前記時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄを計測する為のタイマー回路への計測トリガ信号を生成する計測トリガ発生回路と、タイマー回路へ供給するクロックを生成するクロック発生回路と、当該クロック発生回路から供給されるクロックの周波数に基づき前記時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄを計測するタイマー回路とで構成され、
前記比較／制御手段が、前記時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄの上限及び下限設定値を格納する各設定レジスタ及び実際の計測値データを格納するステータスレジスタと、前記タイマー回路ｇの出力値を入力し、上限値又は下限値との比較を行う為の上限値データ用コンパレータ及び下限値データ用コンパレータと、計測制御回路からのセレクト信号に基づき前記上限値データ用コンパレータと、前記上限値データ用コンパレータ及び下限値データ用コンパレータ出力の論理データに基づきＣＰＵへの停止信号を生成するＡＮＤ回路と、当該の論理データに基づき端子へ計測結果のステータス表示を行う為の信号を生成するステータス表示制御回路とで構成されていることを特徴とした遊技機の不正改造の検出が可能なセキュリティシステムである。
請求項３の発明は、前記上限値データ用コンパレータ及び下限値データ用コンパレータが、各計測時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄが上限設定値範囲内であり、かつ下限設定値範囲内であるか否かを判断し、
Ａ：前記計測時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄのいずれか一つ
Ｂ：前記計測時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄのいずれか二つ
Ｃ：前記計測時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄのいずれか三つ
Ｄ：前記計測時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄの全て
前記Ａ乃至Ｄの内いづれか一つをクリアーした場合に正規と判断するように構成された遊技機の不正改造の検出が可能なセキュリティシステムである。
【０００５】
【作用】
本発明にかかるセキュリティシステムでは、例えば遊技機の電源投入当初に、すなわちブートモードにおいて遊技機制御用マイクロコンピュータの計測対象外部端子の入賞検知から入賞通過までの時間の計測を開始する前にブートプログラムがユーザー用ＲＯＭに格納された外部回路の前記時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄの設定許容範囲を各設定レジスタに書き込む。そして遊技機の動作を制御するユーザープログラムが起動後、実際に入賞があった際に前記時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄの計測が開始される。
計測対象外部端子の計測値は、タイマー回路によりカウントされて、上限値データ用コンパレータと下限値データ用コンパレータへ入力される。また、上記それぞれのコンパレータの片側には計測対象外部端子の正規の時間許容範囲の設定値が入力され、計測対象外部端子の計測値の時間が許容範囲内にあるか否かについて診断を行うことになる。その結果、遊技機メーカー側が設定した許容範囲内に無い場合、すなわち外部に不正な基板等が接続されたと判断された場合にはＡＮＤ回路から”０”が出力され、ＣＰＵを止めるか若しくはその判定結果を外部へ知らせることとなる。
また、計測時間Ｔａ，Ｔｂ，Ｔｃ又はＴｄのいずれかが連続して計測値が一致する場合は、比較／制御手段は、不正な入賞が行われたと判断しＣＰＵを止めるか若しくはその判定結果を外部へ知らせることとなる。
【０００６】
【発明の実施の形態】
以下に本発明を図示された実施例に従って詳細に説明する。
図１に示すものは、本発明にかかるセキュリティシステムの概要ブロック図であり、遊技機を制御する遊技機制御基板１には、遊技機制御基板１の不正改造の検出が可能な遊技機制御用マイクロコンピュータ２が搭載され、当該マイクロコンピュータ２はＣＰＵ（中央処理装置）３、入力制御手段４、比較／制御手段５、正規の型式申請値６ａ及びユーザープログラムが格納されたユーザ用ＲＯＭ６、ブート用ＲＯＭ７、ユーザ用ＲＡＭ８、ブート用ＲＡＭ９が内蔵され、上記構成によりセキュリティシステムを実現する。
【０００７】
中央処理装置３（ＣＰＵ）は、遊技機制御用マイクロコンピュータ２に内蔵された各デバイスの制御を行う。
入力制御手段４は、計測対象外部端子１３に入力される信号の入賞検知から入賞通過までの時間の計測を実現する為の制御を行う。
比較／制御手段５は、計測対象外部端子１３の入賞検知から入賞通過までの時間が遊技機メーカー側が設定した許容範囲内にあるか否かを診断すると共に、その結果を遊技機制御用マイクロコンピュータ２のステータス表示対象外部端子１４（以下、端子１４）へ出力する為の制御を行う。
ユーザ用ＲＯＭ６は、ユーザーが作成した正規の型式申請値６ａ及び遊技機の動作を制御するユーザープログラムとセキュリティコードが格納された読み出し専用のメモリである。
ブート用ＲＯＭ７は、電源投入時や遊技機全体を初期化するシステムリセットの入力の際に、遊技機制御用マイクロコンピュータ２が正規か否かの判定（セキュリティチェック）や、入賞検知から入賞通過までの時間の計測等の制御を実行する為の上限／下限値設定データレジスタ（５ａ・５ｅ，５ｂ・５ｆ，５ｃ・５ｇ，５ｄ・５ｈ）へのデータセットを行うプログラム（ブートプログラム）が格納された読み出し専用のメモリである。これら上限／下限設定値は、電源投入時にブート用プログラムが作動して、各設定レジスタ（５ａ・５ｅ，５ｂ・５ｆ，５ｃ・５ｇ，５ｄ・５ｈ）に書き込まれる。
ユーザ用ＲＡＭ８は、遊技機の動作を制御するユーザープログラム実行のワーク用ＲＡＭである。
ブート用ＲＡＭ９は、ユーザーモードではアクセス不可能なブートプログラム実行時のワーク用ＲＡＭである。
１０は、遊技機制御用マイクロコンピュータ２内のアドレスバス、データバス、制御信号バス等を一つに統合した総合バスとして表示している。
１１は、計測対象外部端子１３から入力制御手段４及び比較／制御手段５へ接続される内部信号である。
１２は、比較／制御手段５から端子１４へ出力される内部信号線である。
１５は、計測対象外部端子１３に印加される型式試験合格の正規の入賞信号を示し、１６は、端子１３に印加される不正改造による不正な入賞信号を示している。
【０００８】
図２に示すものは、本発明にかかる入力制御手段４及び比較／制御手段５の概要ブロック図である。
入力制御手段４は、入賞センサー信号検出回路４ａ、スタートトリガ発生回路４ｂ、波形整形回路４ｃ、電圧変化検出回路４ｄ、計測トリガ発生回路４ｅ、クロック発生回路４ｆ、タイマー回路４ｇで構成される。
比較／制御手段５は、ノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間の上限設定値を格納する上限設定値データレジスタ５ａ（以下５ａ）、ノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間の上限設定値を格納する上限設定値データレジスタ５ｂ（以下５ｂ）、ノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間の上限設定値を格納する上限設定値データレジスタ５ｃ（以下５ｃ）、ノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間の上限設定値を格納する上限設定値データレジスタ５ｄ（以下５ｄ）、ノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間の下限設定値を格納する下限設定値データレジスタ５ｅ（以下５ｅ）、ノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間の下限設定値を格納する下限設定値データレジスタ５ｆ（以下５ｆ）、ノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間の下限設定値を格納する下限設定値データレジスタ５ｇ（以下５ｇ）、ノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間の下限設定値を格納する下限設定値データレジスタ５ｈ（以下５ｈ）、ノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間をＣＰＵ３が読み出せるように計測値データを格納するレジスタ（以下５ｉ）、ノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間をＣＰＵ３が読み出せるように計測値データを格納するレジスタ（以下５ｊ）、ノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間をＣＰＵ３が読み出せるように計測値データを格納するレジスタ（以下５ｋ）、ノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間をＣＰＵ３が読み出せるように計測値データを格納するレジスタ（以下５ｌ）、計測制御回路５ｍ、５ａ〜５ｄに格納されているデータを切り替える上限値データマルチプレクサ５ｎ（以下５ｎ）、５ｅ〜５ｈに格納されているデータを切り替える下限値データマルチプレクサ５ｏ（以下５ｏ）、上限値データ用コンパレータ５ｐ、下限値データ用コンパレータ５ｑ、論理積（ＡＮＤ）回路５ｒ、ステータス表示制御回路５ｓで構成されている。
【０００９】
入賞センサー信号検出回路４ａは、ノイズ信号を含む入賞の検出を行う回路で、当該信号の入賞検出時及び入賞通過時のチャタリング部分の立ち上がりや立ち下がりのいづれかを検出する回路を内蔵し、スタートトリガ発生回路４ｂへ知らせる。
スタートトリガ発生回路４ｂは、入賞センサー信号検出回路４ａより送出されるノイズ信号を含む入賞検出信号及び入賞通過信号に基づきタイマー回路４ｇへの時間計測を開始する為のスタート信号を生成する。図３に示す信号１）（図中は○１と記載）、信号２）（図中は○２と記載）がそれに該当し、信号１）（図中は○１と記載）はノイズ信号を含む入賞検出時、信号２）（図中は○２と記載）はノイズ信号を含む入賞通過時のスタート信号を示している。
波形整形回路４ｃは、シフトレジスタ構成によるフィルタ回路を内蔵し入賞信号のチャタリングのノイズ成分を除去する。
電圧変化検出回路４ｄは、波形整形回路４ｃによりノイズ除去された入賞信号に基づき入賞の有無を検出する。
計測トリガ発生回路４ｅは、電圧変化検出回路４ｄの電圧変化信号（入賞の有無）に基づきタイマー回路４ｇへの時間計測を終了する為のエンド信号を生成する。図３に示すエンド信号３）（図中は○３と記載）、エンド信号４）（図中は○４と記載）がそれに該当し、エンド信号３）（図中は○３と記載）はノイズ除去後の入賞検出時、エンド信号４）（図中は○４と記載）はノイズ除去後の入賞通過時を示している。
クロック発生回路４ｆは、タイマー回路４ｇへ供給するクロックを生成する。
タイマー回路４ｇは、スタートトリガ発生回路４ｂ及び計測トリガ発生回路４ｅからの各種トリガ信号に基づき
（１）ノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間Ｔａ、
（２）ノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間Ｔｂ、
（３）ノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間Ｔｃ、
（４）ノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間Ｔｄ
を計測する。
計測制御回路５ｍは、端子１３の入賞時間計測システム全体を制御し、各レジスタの制御、入賞時間の各計測時の許容範囲を設定する為のセレクト信号を生成する。
レジスタ５ａ〜５ｄに格納されるデータは、遊技機メーカーが開発した遊技機制御基板の周辺回路から端子１３へ入力される入賞信号検出〜通過時間の正規の上限許容範囲であり、また同様にレジスタ５ｅ〜５ｈに格納されるデータは、正規の下限許容範囲である。
これらのレジスタ５ａ〜５ｈに格納されるデータは、遊技機開発メーカーによりその値が異なることから遊技機メーカーサイドにて決定する。これらのデータは、上限値データ用コンパレータ５ｐ、及び下限値データ用コンパレータ５ｑの片側へ送られ、タイマー回路４ｇにてカウントされた計測値データと比較され、その結果が論理積（ＡＮＤ）回路５ｒから出力される。すなわち、端子１３に入力された入賞信号が正規か否かの判定結果を示す制御信号１０ａはバス１０を介してＣＰＵ３へ送られ、判定結果が許容範囲内にない場合、例えばＣＰＵ３を停止状態にする。また、制御信号１０ａはステータス表示制御回路５ｓにも送られ、ステータス表示制御回路５ｓは、制御信号１０ａの論理値に応じて外部へ判定結果を知らせる為のステータス表示制御を行う。
【００１０】
以上述べた構成において、本実施例の比較／制御手段５の作用について具体的に説明する。
本実施例の比較回路（コンパレータ）５ｐ、５ｑが、それぞれ許容範囲を示すＡ＞Ｂ、Ａ＜Ｂの論理式の出力を行う。その結果、いづれか一つでも許容範囲外にある時、論理積（ＡＮＤ）回路５ｒから“０”が出力され、不正と判定し、両方共に“１”となる時のみ正規のものと判定する。
【００１１】
図４は、本発明にかかる比較／制御手段５の第二実施例の概要ブロック図である。
Ｔａ〜Ｔｄ計測値データの記憶手段５ｕは、タイマー回路４ｇから出力される各測定値データを記憶するレジスタ等である。
計測時間Ｔａ〜Ｔｄの一致比較コンパレータ５ｖは、Ｔａ〜Ｔｄ計測値データの一致比較コンパレータであり、任意に選択した計測値データ（例えば三つの連続した計測値データ）が全て一致しているか否かの比較を行い、その結果を判定回路５ｗへ知らせる。
判定回路５ｗは、一致比較コンパレータ５ｖから送られてきたそれぞれの計測値データの比較結果情報を基に判定を行い、その判定結果をＣＰＵへ知らせる。
【００１２】
以上述べた構成において、第二実施例の比較／制御手段５の作用について具体的に説明する。
Ｔａ〜Ｔｄ一致比較コンパレータ５ｖが、任意のそれぞれの測定値データ、例えばＴａ計測値データＴａ１、Ｔａ２、………Ｔａｎの一致を示すＴａ１＝Ｔａ２＝Ｔａｎの論理式の出力を行う。その結果、一致していれば５ｖａ から“０”が出力され、同様に５ｖｂ、５ｖｃ、５ｖｄから“０”が出力される。判定回路５ｗは、各コンパレータから送られてきた比較結果情報を基に判定を行い、その情報がいづれか一つ、又は二つ、又は三つ、又は全てが“０”の場合に“不正”と判定し、また、その情報がいづれか一つ、又は二つ、又は三つ、又は全てが“１”の場合となる時“正規”のものと判定する。
【００１３】
第二実施例で“０”の場合、すなわち測定値データが一致する時に“不正”と判定する根拠は、正規の入賞は球の入賞角度及び速度が入賞毎に異なりランダムであり、当然計測値データは毎回変化するので、例えば時間Ｔａの三つの計測値データが全て一致することは皆無である。もし、一致するとなると、それは大当たり周期をねらった不正な偽入賞インターバル信号が考えられるからである。
【００１４】
【発明の効果】
以上述べたように本発明にかかるシステムによれば、外部回路の入賞検出から入賞通過までの時間が遊技機メーカーが設定した範囲に入っているか否かにより外部回路が正規のものか否かを判断することができるため、いわゆる“ぶら下がり”回路を外部端子に接続して入賞を偽装しようとしてもこれを検知することができるので、これまでの回路では排除しえなかった不正行為を未然に防ぐことが可能となる。
また遊技機の入賞検出から入賞通過までの時間はメーカー毎により異なることから不正行為者は、それぞれの機種に併せて“ぶら下がり”回路の入賞検出から入賞通過までの時間を調整する必要が生じるために、不正行為を行うことがより困難となる。
さらに不正行為者が例え入賞時間を正規の上限値と下限値の範囲内に設定したとしても、その時間をランダムにすることはできないため、入賞検出から入賞通過までの時間が同一のものが連続せざるを得ないことに着目し、かかる場合にも不正と判断するように構成したので、より効果的に不正行為を防止することができる。
【図面の簡単な説明】
【図１】  本発明にかかるセキュリティシステムの概要ブロック図である。
【図２】  本発明にかかる入力制御手段４及び比較／制御手段５の概要ブロック図である。
【図３】  本発明にかかる入賞検出から入賞通過までの各時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄを示すタイミングチャート図である。
【図４】  本発明にかかる比較／制御手段５の第二実施例の概要ブロック図である。
【符号の説明】
１      遊技機制御基板
２      遊技機制御用マイクロコンピュータ
３      ＣＰＵ（中央処理装置）
４      入力制御手段
４ａ    入賞センサー信号検出回路
４ｂ    スタートトリガ発生回路
４ｃ    波形整形回路
４ｄ    電圧変化検出回路
４ｅ    計測トリガ発生回路
４ｆ    クロック発生回路
４ｇ    タイマー回路
５      比較／制御手段
５ａ    ノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間の上限設定値データレジスタ
５ｂ    ノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間の上限設定値データレジスタ
５ｃ    ノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間の上限設定値データレジスタ
５ｄ    ノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間の上限設定値データレジスタ
５ｅ    ノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間の下限設定値データレジスタ
５ｆ    ノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間の下限設定値データレジスタ
５ｇ    ノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間の下限設定値データレジスタ
５ｈ    ノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間の下限設定値データレジスタ
５ｉ    計測値データをＣＰＵ３が読み出せるようにノイズ信号も含む入賞検出からノイズ除去後の入賞検出までの時間の計測値データを格納するレジスタ
５ｊ    計測値データをＣＰＵ３が読み出せるようにノイズ信号も含む入賞通過からノイズ除去後の入賞通過までの時間の計測値データを格納するレジスタ
５ｋ    計測値データをＣＰＵ３が読み出せるようにノイズ除去後の入賞検出からノイズ信号も含む入賞通過までの時間の計測値データを格納するレジスタ
５ｌ    計測値データをＣＰＵ３が読み出せるようにノイズ除去後の入賞検出からノイズ除去後の入賞通過までの時間の計測値データを格納するレジスタ
５ｍ    計測制御回路
５ｎ    ５ａ〜５ｄに格納されているデータを切り替える上限値データマルチプレクサ
５ｏ    ５ｅ〜５ｈに格納されているデータを切り替える下限値データマルチプレクサ
５ｐ    上限値データ用コンパレータ
５ｑ    下限値データ用コンパレータ
５ｒ    論理積（ＡＮＤ）回路
５ｓ    ステータス表示制御回路
５ｔ    タイマー回路出力データ
５ｕ    Ｔａ〜Ｔｄ計測値データ記憶手段
５ｖ    Ｔａ〜Ｔｄ一致比較コンパレータ
５ｗ    判定回路
６      ユーザ用ＲＯＭ
６ａ    正規の型式申請値（５ａ〜５ｈに設定）
７      ブート用ＲＯＭ
８      ユーザ用ＲＡＭ
９      ブート用ＲＡＭ
１０    遊技機制御用マイクロコンピュータ２内のアドレスバス／データバス／制御信号バス等の総合バス
１０ａ  端子１３に入力された入賞信号が正規か否かの判定結果を示す制御信号
１１    端子１３から入力制御手段４及び比較／制御手段５へ接続される内部信号
１２    比較／制御手段５から端子１４へ出力される内部信号
１３    遊技機制御用マイクロコンピュータの計測対象外部端子
１４    遊技機制御用マイクロコンピュータのステータスを表示するための外部接続端子
１５    端子１３に印加される型式試験合格の正規の入賞信号
１６    端子１３に印加される不正改造による不正の入賞信号
【図１】
0004413315.tif 000002
【図２】
0004413315.tif 000003
【図３】
0004413315.tif 000004
【図４】
0004413315.tif 000005