(57)【特許請求の範囲】
【請求項１】
交互に配置された複数の第１導電型のソース領域と複数の第２導電型のベースコンタクト領域とを有するソース部と、第１導電型のドレイン部と、前記ソース部と前記ドレイン部との間に設けられ前記ソース領域及び前記ベースコンタクト領域に接している第２導電型のベース領域と、を有する半導体層と、
前記ベース領域に接して設けられたゲート絶縁膜と、
前記ベース領域との間に前記ゲート絶縁膜を介在させて前記ベース領域に対向して設けられたゲート電極と、
を備え、
前記ソース領域と前記ベースコンタクト領域とが交互に並ぶ方向の前記ソース領域の幅に対する、チャネル長の比が１．５以上であることを特徴とするトランジスタ。
【請求項２】
前記ソース領域と前記ベース領域との接合部を、前記ベースコンタクト領域と前記ベース領域との接合部よりも前記ドレイン部側に設けたことを特徴とする請求項１記載のトランジスタ。
【請求項３】
前記半導体層は、第１の主面と前記第１の主面の反対側の第２の主面とを有する絶縁層の前記第１の主面上に設けられたＳＯＩ（Silicon On Insulator）層であり、
前記ゲート絶縁膜は前記ベース領域上に設けられ、
前記ゲート電極は前記ゲート絶縁膜上に設けられたことを特徴とする請求項１または２に記載のトランジスタ。
【請求項４】
前記絶縁層の前記第２の主面側における前記ドレイン部に対向する部分に設けられた誘電体をさらに備えたことを特徴とする請求項３記載のトランジスタ。
【請求項５】
前記絶縁層の前記第２の主面側における前記ベース領域に対向する部分に設けられた第２のゲート電極をさらに備えたことを特徴とする請求項３または請求項４に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタに関する。
【背景技術】
【０００２】
パソコンのバススイッチ、携帯電話のアンテナ切替スイッチ、あるいはＩＣやＬＳＩなどのテスト工程に用いる自動テスト装置（Auto Test Equipment：ＡＴＥ）の切替スイッチなどの用途においては、優れた動作特性と信頼性とを両立したスイッチング素子が必要とされている。このようなスイッチング素子として、従来の機械接点式リレーに代わって、電界効果トランジスタを用いたフォトリレーやアナログスイッチが期待されている。パワーＭＯＳＦＥＴについても、耐圧が高く、高速動作が可能でオン抵抗（Ｒｏｎ）の低い素子が必要とされている。  
これらの期待に応えるべく、本発明者は、オン抵抗が低く、出力静電容量（Ｃｏｕｔ）の小さな横型の電界効果トランジスタを用いたスイッチング素子を発明した（例えば、特許文献１）。
【０００３】
例えば、特許文献１の図３３あるいは図３４に開示されているトランジスタの場合、ｎ＋型ソース領域５とｐ＋型コンタクト層６は、ドレイン７からみて等距離に設けられている。つまり、ソース領域５とコンタクト層６は、いずれもベース層４に対して共通の直線状の境界線で接している。ところが、このようにコンタクト層６がソース領域５と同一線上に並んでいると、実効的なチャネル幅が狭められてしまう。すなわち、オン状態においてベース層４からソースに流入する電子電流の経路は、ｎ＋型ソース領域５の部分のみに限定されてしまう。ｐ＋型コンタクト層６がベース層４と接している部分は電子に対する流出路として作用しないため、実効的なチャネル幅が狭められてしまい、オン抵抗を低下する観点からみると、不利な構造となる。
【特許文献１】特開２００４−６７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、オン抵抗の上昇を抑制しつつスイッチング耐圧を確保できるトランジスタを提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、交互に配置された複数の第１導電型のソース領域と複数の第２導電型のベースコンタクト領域とを有するソース部と、第１導電型のドレイン部と、前記ソース部と前記ドレイン部との間に設けられ前記ソース領域及び前記ベースコンタクト領域に接している第２導電型のベース領域と、を有する半導体層と、前記ベース領域に接して設けられたゲート絶縁膜と、前記ベース領域との間に前記ゲート絶縁膜を介在させて前記ベース領域に対向して設けられたゲート電極と、を備え、前記ソース領域と前記ベースコンタクト領域とが交互に並ぶ方向の前記ソース領域の幅に対する、チャネル長の比が１．５以上であることを特徴とするトランジスタが提供される。
【発明の効果】
【０００８】
本発明によれば、オン抵抗の上昇を抑制しつつスイッチング耐圧を確保できるトランジスタを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施の形態につき説明する。  
［第１の実施形態］
図１は、本発明の第１の実施形態にかかるトランジスタを例示した模式図である。すなわち、同図（ａ）は、トランジスタの断面図であり、同図（ｂ）は、トランジスタの半導体部分の平面配置を例示する模式図である。
【００１０】
本実施形態のトランジスタは、いわゆるＳＯＩ（Silicon On Insulator）層に形成されている。すなわち、シリコンからなる支持基板２の上に、酸化シリコンからなる埋込絶縁層３を介して、シリコンからなるＳＯＩ層２０が設けられている。ＳＯＩ層２０には、ソース部Ｓと、ドレイン部Ｄと、これらの間に設けられたｐ型ベース領域４およびドリフト領域１８と、が設けられている。
【００１１】
ソース部Ｓは、ｎ＋型ソース領域５と、ｐ＋型ベースコンタクト領域６と、がチャネルに対して垂直方向に交互に配置された構造を有する。これらｎ＋型ソース領域５と、ｐ＋型ベースコンタクト領域６と、は、いずれもソース電極に接続される。ｐ＋型ベースコンタクト領域６は、ｐ型ベース領域４の電位をソース電位に固定する役割を有する。  
一方、ドレイン部Ｄは、ｎ＋型ドレイン領域７からなる。
【００１２】
ｐ型ベース領域４は、チャネルを形成する半導体領域である。また、ドリフト領域１８は、ｐ型ベース領域４よりも高抵抗のｐ−型またはｎ−型シリコンからなり、トランジスタの耐圧を上げる役割を有する。
【００１３】
ｐ型ベース領域４の上にはゲート絶縁膜１４が設けられ、その上にゲート電極１５が設けられている。ゲート電極１５の上には、図示しないゲート配線との接続抵抗を下げるために、タングステン・シリサイド（ＷＳｉ）などからなる導電層１６が適宜設けられる。
【００１４】
このトランジスタは、ゲート電極１５に所定の電圧を印加すると、ｐ型ベース領域４にチャネルが形成されてオン状態となり、ソース領域５とドレイン領域７との間で電流を流すことができる。そして、ｐ＋型ベースコンタクト領域６を設けることにより、オフ状態においてｐ型ベース領域４の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
【００１５】
そして、本実施形態においては、ｎ＋型ソース領域５に対してｐ＋型ベースコンタクト領域６をオフセットさせている。すなわち、図１（ｂ）に表したように、ドレイン部Ｄからみてｐ＋型ベースコンタクト領域６は、ｎ＋型ソース領域５よりもオフセット量Ｌoff（ｐ＋）だけ遠くに設けられている。ｎ＋型ソース領域５とｐ型ベース領域４との接合部が、ｐ＋型ベースコンタクト領域６とｐ型ベース領域４との接合部よりもｎ＋型ドレイン領域７側に設けられている。こうすることにより、オン状態において実効的なチャネル面積を確保し、オン抵抗の上昇を抑制しつつ高スイッチング耐圧を実現できる。
【００１６】
ｐ＋型ベースコンタクト領域６がソース領域エッチングよりもベース領域４に向けて突出して形成されると、実効的なチャネル幅が低下する。その結果として、オン抵抗が上昇するという問題が生ずる。
【００１７】
すなわち、通常の形成手法を用いて特許文献１の構造を形成しようとすると、ソース領域５よりもｐ＋型コンタクト層６のほうがベース領域４の方向に突出しやすいという問題がある。図１３は、通常の手法を用いて形成した場合に得られるこのトランジスタを表す模式図である。
【００１８】
すなわち、特許文献１の図３３あるいは図３４に表した構造を形成しようとする場合、当業者は、通常、ＳＯＩ層２０の上に形成したゲート電極１５のポリシリコンパターンをマスクとし、ｎ型不純物とｐ型不純物をそれぞれソース部に選択的に導入することにより、ｎ＋型ソース領域５とｐ＋型コンタクト層６を形成する手法を採ろうとする。このような場合、ｎ型不純物としてはヒ素（Ａｓ）、ｐ型不純物としてボロン（Ｂ）を用いることが通例である。
【００１９】
ところが、シリコン中においては、ボロンのほうがヒ素よりも拡散しやすい。そのため、同一のゲートマスクを用いてこれら不純物を導入した場合、ボロンのほうが横方向、すなわちゲートマスクの下に向けてより長距離を拡散する。その結果として、図１３に表したように、ｎ＋型ソース領域５よりもｐ＋型コンタクト層６のほうがベース層４に向けて突出してしまう。
【００２０】
このようにｐ＋型コンタクト層６が突出すると、実効的なチャネル幅はさらに低下する。すなわち、ｐ＋型コンタクト層６が突出した部分においては、ゲート電極１５から電界が印加されても反転チャネルが形成されない。このため、図１３にハッチで表した領域Ｘは、電子の流路として無効な領域となり、オン抵抗がさらに上昇するという問題が生ずる。
【００２１】
これに対して、図１に例示した本実施形態のトランジスタにおいては、ｎ＋型ソース領域５に対してｐ＋型ベースコンタクト領域６を後退させることにより、実効的なチャネル幅とチャネル領域を増加させてオン抵抗を下げることができる。
【００２２】
また一方、本実施形態においては、ソース領域５の幅Ｗ（Ｎｓ）を小さくすることにより、スイッチング耐圧を改善することができる。すなわち、ベースコンタクト領域６のオフセット量Ｌoff（ｐ＋）がゼロの場合でも、ソース領域５の幅Ｗ（Ｎｓ）を小さくすると、トランジスタのスイッチング耐量を大幅に向上させることが可能である。  
以下、これらの効果について順に説明する。
【００２３】
図２（ａ）及び（ｂ）は、それぞれ比較例および本実施形態のトランジスタにおけるＳＯＩ層の不純物濃度の平面内の分布を等高線により例示した模式図である。なおこれらの模式図においては、ｎ型不純物の濃度が高いほど濃く、ｐ型不純物の濃度が高いほど淡く表した。  
同図（ａ）は、図１３に関して前述したようにポリシリコンゲートを共通のマスクとしてｎ型不純物及びｐ型不純物を導入した場合の不純物濃度の分布を表す。ｐ＋型ベースコンタクト領域６のｐ型不純物がベース領域４に向けて突出し、ｎ＋型ソース領域５とベース領域４との接合を狭めていることが分かる。このようにｐ＋型ベースコンタクト領域６が突出することにより、実効的なチャネル幅が狭められオン抵抗が上昇してしまう。
【００２４】
これに対して、図２（ｂ）は、本実施形態のトランジスタにおける不純物濃度の分布を表す。本実施形態においては、ｎ＋型ソース領域５に対してｐ＋型ベースコンタクト領域６が後退するように形成する。その結果として、図２（ｂ）に表したように、ｎ＋型ソース領域５のｎ型不純物はｐ＋型ベースコンタクト領域６とｐ型ベース領域４との接合部にまで拡がり、実効的なチャネル幅を顕著に拡げることができる。
【００２５】
図３（ａ）及び（ｂ）は、それぞれ図２に例示した比較例および図１に例示した本実施形態のトランジスタにおける電子電流の密度分布を表す模式図である。すなわち、これらの模式図は、オン状態における電子電流の平面内での密度分布を等高線により表す。なお、これらの模式図においては、電子電流の密度が高いほど濃く、密度が低いほど淡く表した。
【００２６】
図３（ａ）に表した比較例のトランジスタの場合、ｐ＋型ベースコンタクト領域６が突出してｎ＋型ソース領域５の前方にまで拡がっているために、ベース領域４からソース領域５に流入する電子電流の流路が大幅に狭められていることが分かる。このように電子電流の流路が狭められることにより、ｐ型ベース領域４における電子電流の平均密度も低下し、オン抵抗が上昇するという問題が生ずる。この問題は、ｎ＋型ソース領域５のパターン幅Ｗ（Ｎｓ）（図１（ｂ）参照）を狭くするほど深刻になる。
【００２７】
これに対して、本実施形態のトランジスタにおいては、ｐ＋型ベースコンタクト領域６を遠ざける方向にオフセットさせることにより、図３（ｂ）に表したように、ｎ＋型ソース領域５へ流入する電子電流の流路は大幅に拡がり、ｐ型ベース領域４の全体にわたって高い電子電流密度が得られている。その結果として、オン抵抗を大幅に下げることが可能となる。図３（ａ）に表した比較例のトランジスタにおいては、ドレイン電圧Ｖｄが０．３５ボルトにおいて、ドレイン電流Ｉｄは０．０６３アンペアに過ぎないが、図３（ｂ）に表した本実施形態のトランジスタにおいては、ドレイン電圧Ｖｄが０．３５ボルトにおいて、ドレイン電流Ｉｄは０．１０４５アンペアにまで上昇した。つまり、比較例と比べてオン抵抗を約４０パーセント近く下げることができた。
【００２８】
なお、ソース部Ｓにｐ＋型ベースコンタクト領域６を設けずｎ＋型ソース領域５のみにより形成したトランジスタの場合には、同一条件においてドレイン電流Ｉｄは０．１０６４アンペアであった。つまり、本実施形態によれば、ｐ＋型ベースコンタクト領域６を設けない場合とほぼ同様のレベルにまでオン抵抗を低下させることができ、ｐ＋型ベースコンタクト領域６を設けることによるオン抵抗の上昇をほぼ解消することが可能となる。つまり、本実施形態によれば、オン抵抗の上昇を抑制しつつ、ｐ＋型ベースコンタクト領域６を設けることによってオフ状態及びスイッチング状態における寄生バイポーラ効果を抑制でき、高いスイッチング耐圧が得られる。
【００２９】
図４は、本実施形態のトランジスタのターンオフ特性を例示するグラフ図である。すなわち、同図の横軸は時間、縦軸は電流と電圧を表す。  
オン状態でほぼゼロボルト、０．１アンペアの電流は、トランジスタのオフ動作に伴い、およそ０．８マイクロ秒で急激に低下し、２０ボルトでゼロアンペアに遷移している。これは、ソース部Ｓにｐ＋型ベースコンタクト領域６を設けない電界効果トランジスタと同等のターンオフ速度である。つまり、本実施形態によれば、ｐ＋型ベースコンタクト領域６を設けてｐ型ベース領域４の電位を固定しつつ、オン抵抗を大幅に低下させてＣＲ（容量・抵抗）積を低下させることにより、スイッチング速度を大幅に改善できる。
【００３０】
ここで、本実施形態のトランジスタを製造するためには、例えば、図８に関して後述するように、ｐ＋型ベースコンタクト領域６とｎ＋型ソース領域５とをそれぞれ異なるマスクを用いて形成すればよい。すなわち、ｐ＋型ベースコンタクト領域６を形成する場合には、チャネル方向（図１の左右方向）に沿って狭い開口を有するマスクを用いてｐ型不純物をソース部Ｓに選択的に導入し、一方、ｎ＋型ソース領域５を形成する場合には、チャネル方向（図１の左右方向）に沿って広い開口を有するマスクを用いてｎ型不純物をソース部Ｓに選択的に導入すれば、図１のように、ドレイン部Ｄからみて、ｐ＋型ベースコンタクト領域６がｎ＋型ソース領域５よりも遠くに設けられた構造を形成できる。
【００３１】
さらに具体的には、例えば、第１の開口を有するマスクを用いてｐ型不純物をソース部Ｓに導入することによりｐ＋型コンタクト領域６を形成した後に、このマスクをエッチングして開口を拡げてから、ｎ型不純物を導入することによりｎ＋型ソース領域５を形成すればよい。
【００３２】
または、第１の開口を有するマスクを用いてｎ型不純物をソース部Ｓに導入することによりｎ＋型ソース領域５を形成した後に、このマスクに別のマスクを重ねて形成することにより開口を狭めてから、ｐ型不純物を導入することによりｐ＋型ベースコンタクト領域６を形成してもよい。
【００３３】
以下、本実施形態のトランジスタの構造パラメータについて、さらに定量的に説明する。  
図５は、ｐ＋型ベースコンタクト領域６のオフセット量とトランジスタのＣＲ積との関係を例示するグラフ図である。すなわち、同図の横軸はオフセット量Ｌoff（ｐ＋）を表し、縦軸はＣＲ積（ｐＦ・Ω）を表す。  
なお、同図の凡例において、「標準」とは、ゲートの長さ（図１（ａ）及び（ｂ）において左右方向の長さ）を１マイクロメータとし、ゲートの幅（図１（ｂ）において上下方向の長さ）を２７００マイクロメータとした構造を表す。また、「低Ｃ」は、容量を低減するために、ゲートの長さを１マイクロメータとし、ゲートの幅を１４００マイクロメータとした構造を表す。一方、「低Ｒ」とは、抵抗を減らすために、ゲートの長さを１マイクロメータとし、ゲートの幅を５５００マイクロメータとした構造を表す。
【００３４】
また、これらに付した「（０．５：０．５）」は、ｐ＋型ベースコンタクト領域６の幅Ｗ（ｐ＋）（図１（ｂ）参照）が０．５マイクロメータで、ｎ＋型ソース領域５の幅Ｗ（Ｎｓ）（図１（ｂ）参照）も０．５マイクロメータであることを表す。同様に、「（１：１９）」とは、ｐ＋型ベースコンタクト領域６の幅Ｗ（ｐ＋）（図１（ｂ）参照）が１マイクロメータで、ｎ＋型ソース領域５の幅Ｗ（Ｎｓ）（図１（ｂ）参照）は１９マイクロメータであることを表す。つまり、「（０．５：０．５）」は、ｐ＋型ベースコンタクト領域６とｎ＋型ソース領域５をそれぞれ幅方向に微細化した構造に対応する。
【００３５】
図５から分かるように、ｐ＋型ベースコンタクト領域６のオフセット量Ｌoff（ｐ＋）がゼロから０．１５マイクロメータに増加すると、ベースコンタクト領域６とソース領域５をそれぞれ微細化した構造（「（０．５：０．５）」）のＣＲ積は、急激に低下する。これは主に、図２及び図３に関して前述したように、オン抵抗（Ｒｏｎ）が低下したことによるものと考えられる。オフセット量Ｌoff（ｐ＋）がさらに増加するとＣＲ積はわずかに低下を続けるが、その変化は緩やかである。つまり、ＣＲ積あるいはオン抵抗の観点からみると、微細化した構造において、オフセット量Ｌoff（ｐ＋）を０．１５マイクロメータ以上とすればよいことが分かる。
【００３６】
図６は、ｐ＋型ベースコンタクト領域６のオフセット量とトランジスタのスイッチング耐量との関係を例示するグラフ図である。すなわち、同図の横軸はオフセット量Ｌoff（ｐ＋）を表し、縦軸はスイッチング耐量（ボルト）を表す。なお、図６の凡例については、図５に関して前述したものと同様である。  
スイッチング耐量の観点からみると、微細化しない構造（「（１：１９）」）と比べて、微細化した構造（「（０．５：０．５）」）はスイッチング耐量が顕著に向上することが分かる。また、微細化した構造についてみると、オフセット量がゼロ（Ｌoff（ｐ＋）＝０）から、オフセット量が０．１５〜０．３マイクロメータ程度の場合に、微細化しない構造よりも約７０パーセントの改善が見られることが分かる。
【００３７】
つまり、図５及び図６に表した結果をまとめると、ベースコンタクト領域６の幅Ｗ（ｐ＋）とソース領域５の幅Ｗ（Ｎｓ）を微細化し、オフセット量を０．１５マイクロメータ以上、０．３マイクロメータ以下とすれば、オン抵抗を効果的に低下させてＣＲ積の上昇を抑制しつつ、スイッチング耐量も十分に高いレベルが得られる。
【００３８】
次に、ソース領域５の幅の微細化の効果についてさらに説明する。  
定格ドレイン電圧２０ボルトの素子の場合、実際に使用するためには、ドレイン電圧２０ボルト以上のスイッチング耐量が必要である。ソース領域５のパターン幅Ｗ（Ｎｓ）が大きいと、スイッチング時のバイポーラ寄生効果により、破壊が生じる。この破壊を回避するためには、ｐ型ベース領域４のソース電極へのコンタクトをしっかり確保することと、このベース領域４へのコンタクトの間隔、すなわち、ソース領域５のパターンの幅Ｗ（Ｎｓ）を狭くする必要がある。
【００３９】
図７は、本実施形態のトランジスタのうちの２０ボルト素子のスイッチング時における、ソース領域５のパターンの幅とスイッチング破壊電圧との関係を表す。すなわち、同図の横軸はソース領域５の幅Ｗ（Ｎｓ）を表し、縦軸は電界効果トランジスタのスイッチング電圧を表す。  
このグラフから解るように、ソース領域５のパターン幅Ｗ（Ｎｓ）を１マイクロメータ以下とすると、実使用が可能な２０ボルト以上のスイッチング電圧耐量が得られる。
【００４０】
次に、ベースコンタクト領域６とソース領域５を形成するためのマスクの開口部について説明する。  
図８は、マスクの開口部と不純物濃度分布を説明するための模式図である。すなわち、同図（ａ）のグラフは、ｎ＋型ソース領域５の不純物濃度分布を表し、同図（ｂ）のグラフは、ｐ＋型ベースコンタクト領域６の不純物濃度分布を表す。これらグラフの横軸は、チャネル方向（図１（ｂ）の横方向）の距離を表す。また、これらグラフには、ゲート電極１５とそれぞれのマスク開口部の位置も併せて表した。
【００４１】
図８（ａ）及び（ｂ）に表したように、本実施形態においては、ドレイン部からみてｐ＋型ベースコンタクト領域６（ｐ型不純物濃度のピーク領域）をオフセット量Ｌoff 1 だけ遠くに設けるとともに、ｎ＋型ソース領域５（ｎ型不純物濃度のピーク領域）をゲート電極１５の端部からオフセット量Ｌoff 2 だけ遠ざけることができる。すなわち、ソース領域５とベース領域４との接合部を、ベースコンタクト領域６とベース領域４との接合部よりもドレイン部Ｄ側に設けた。なお、本願明細書において、「ベースコンタクト領域６とベース領域４との接合部」とは、ベースコンタクト領域６のｐ型不純物を選択形成するためのマスクの開口端であり、ベースコンタクト領域６のｐ型不純物濃度がベース領域４に向けて下がり始める部分をいうものとする。また、ベースコンタクト領域６のｐ型不純物を選択形成するためのマスク開口端よりも、ソース領域４のｎ型不純物を選択形成するためのマスクの開口端を、Ｌｏｆｆ１だけドレイン部Ｄ側に設けることにより、ソース領域５とベース領域４との接合部が、ベースコンタクト領域６とベース領域４との接合部よりもドレイン部Ｄ側に設けられる。
【００４２】
この場合、ｐ＋型ベースコンタクト領域６のオフセット量Ｌoff（ｐ＋）とｎ＋型ソース領域５のゲート電極１５の端部からのオフセット量Ｌoff（Ｎｓ）は、それぞれ、ベースコンタクト領域６のｐ型不純物を選択形成する工程で用いるマスクのゲート側の開口部端部と、ソース領域５のｎ型不純物を選択形成する工程で用いるマスクのゲート側の開口部端部、及びゲートマスクパターン端部と、の関係を調整することにより規定できる。  
つまり、これら領域６及び５を形成するために不純物を導入する際に用いるマスクの開口部を、それぞれ図示の如くずらして配置すればよい。このようにすれば、オン抵抗を低くしつつ、ソース部Ｓにおける寄生バイポーラ効果を抑制し、スイッチング耐量をさらに向上させることができる。
【００４３】
次に、ｎ＋型ドレイン領域７のオフセットについて説明する。  
図９は、ｎ＋型ドレイン領域７のオフセットを説明するための模式図である。すなわち、同図のグラフは、ｎ＋型ドレイン領域７の不純物濃度分布を表し、その横軸は、チャネル方向（図１（ｂ）の横方向）の距離を表す。また、このグラフには、ゲート電極１５とマスク開口部の位置も併せて表した。
【００４４】
図９に表したように、本実施形態においては、ｎ＋型ドレイン領域７をゲート電極１５の端部からオフセット量Ｌoff 3 だけ遠ざけて形成することができる。つまり、ドレイン領域７を形成するために不純物を導入する工程において用いるマスクの開口部を図９に表したようにゲート端から遠ざけて配置すればよい。
【００４５】
図１０は、本実施形態の変型例にかかる電界効果トランジスタを例示する模式図である。すなわち、同図（ａ）は、電界効果トランジスタの断面図であり、同図（ｂ）は、電界効果トランジスタの半導体部分の平面配置を例示する模式図である。同図については、図１乃至図９に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００４６】
本変型例においては、ｐ型ベース領域４とｎ＋型ドレイン領域７との間に、ｎ型ストライプ領域１８ａとｐ型ストライプ領域１８ｂとが交互に設けられたドリフト領域１８が形成されている。ｎ型ストライプ領域１８ａとｐ型ストライプ領域１８ｂは、それぞれチャネル方向に沿って延在するストライプ状に形成されている。これら、ｎ型ストライプ領域１８ａとｐ型ストライプ領域１８ｂの幅Ｗ（チャネルに対して垂直方向の幅）は、熱平衡状態のｐ−ｎ接合に生ずる空乏層の幅に比べて小さくなるように設定されている。このようにすると、トランジスタがオフ状態（ドレイン電圧が０ボルト）において、ドリフト領域１８は拡散電位により空乏化し、出力静電容量を低減することにより高周波を確実に遮断できる。このようなドリフト領域１８の空乏化の効果により、トランジスタがオフ状態におけるソース・ドレイン間の静電容量と、ドレイン・ゲート間の静電容量を大幅に低下させることができる。
【００４７】
ドリフト領域１８を熱平衡状態で空乏化させるためには、ｎ型ストライプ領域１８ａとｐ型ストライプ領域１８ｂの幅Ｗは、次式の条件を満足することが望ましい。  
Ｗ＜（２εｓ・Ｖｂｉ（Ｎｐ＋Ｎｎ）／（ｑＮｐＮｎ））０．５ 
ここで、εｓはシリコンの比誘電率、Ｖｂｉはストライプ領域１８ａ、１８ｂのｐ−ｎ接合の拡散電位である。
【００４８】
ゲート電極１５にプラスの電位が印加されると、空乏化していたドリフト領域１８は、ゲート電圧で生じた電子で満たされて低抵抗化し、その結果、トランジスタは低オン抵抗状態となる。
【００４９】
図１１は、本実施形態の第２の変型例にかかるトランジスタを例示する模式図である。すなわち、同図（ａ）は、トランジスタの断面図であり、同図（ｂ）は、トランジスタの半導体部分の平面配置を例示する模式図である。同図については、図１乃至図１０に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００５０】
本実施形態においては、支持基板２の裏面側に、第２のゲート電極３０が設けられている。図１や図１０などに関して前述したように、トランジスタをオンさせる時には、ゲート電極１５に電圧を加えてｐ型ベース領域４にチャネルを形成するが、ドリフト領域１８には十分に電界が加わらない場合もある。そこで、本変型例においては、支持基板２の裏面側に第２のゲート電極３０を設け、埋込絶縁層３を介してドリフト領域１８に電界を加え、ドリフト領域１８にチャネルを確実に形成し、低オン抵抗を実現できる。
【００５１】
ここで、第２のゲート電極３０は、ゲート絶縁膜１４よりも厚い埋込絶縁層３を介して設けられているので、素子耐圧の低下や、ゲート・ドレイン間容量Ｃdgなどの増大を抑制しつつ、低オン抵抗を実現できる。
【００５２】
なお、図１１には、ドリフト領域１８として、低濃度のｐ型半導体またはｎ型半導体を用いたものを例示したが、本発明はこれには限定されず、図１０に例示したように複数のストライプ領域を配置したものを用いても同様の作用効果が得られる。
【００５３】
また、埋込絶縁層３の裏面に支持基板２を設けずに、埋込絶縁層３の裏面に第２のゲート電極３０を設けてもよい。
【００５４】
次に、本実施形態のトランジスタを用いたフォトリレーについて説明する。  
図１２は、本実施形態のフォトリレーの回路を表す模式図である。
【００５５】
すなわち、このフォトリレーは、ＧａＡｓ赤外発光ダイオード５０、ＰＤＡ（Photo Diode Array）５２及びＭＯＳＦＥＴスイッチ５４、５６からなり、４ピン・パッケージ（ＳＯＰ）などに収容できる。チップサイズは、０．８×０．８ミリメータ程度である。１チップの中に、２個のＭＯＳＦＥＴスイッチ５４、５６が接続され、ＡＣスイッチを形成している。これらＭＯＳＦＥＴスイッチ５４、５６として、図１乃至図１１に関して前述した電界効果トランジスタを用いることができる。
【００５６】
この場合、ＭＯＳＦＥＴスイッチ５４、５６に用いるＳＯＩ層２０の厚みは０．１マイクロメータ程度、埋込絶縁層３の厚みは３マイクロメータ程度、ゲート絶縁膜１４の厚みは０．１４マイクロメータ程度、ｎ＋型ドレイン領域７とゲート電極１５の端部とのオフセット量Ｌoff（Ｎｄ）は０．６マイクロメータ程度とすることができる。
【００５７】
本実施形態によれば、低オン抵抗で高スイッチング耐量のＭＯＳＦＥＴ５４、５６を用いることにより、２．５ギガヘルツの信号周波数に対して１０デシベルという極めて高いアイソレーション特性が得られる。また同時に、このフォトリレーの挿入損失は、２ギガヘルツの信号周波数で１デシベルと低く、高耐圧と低損失を両立できる。
【００５８】
以下、本発明の他の実施形態について説明する。なお、前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００５９】
［第２の実施形態］
図１４は、本発明の第２の実施形態にかかるトランジスタを例示した模式図である。すなわち、同図（ａ）は、トランジスタの断面図であり、同図（ｂ）は、トランジスタの半導体部分の平面配置を例示する模式図である。
【００６０】
本実施形態にかかるトランジスタも、第１の実施形態と同様、ＳＯＩ構造を有する。すなわち、シリコンからなる支持基板２の上に、酸化シリコンからなる埋込絶縁層３を介してＳＯＩ層２０が設けられ、そのＳＯＩ層２０には、ソース部Ｓと、ドレイン部Ｄと、これらの間に設けられたｐ型ベース領域４およびドリフト領域１８とが設けられている。
【００６１】
ソース部Ｓは、ｎ＋型ソース領域５と、ｐ＋型ベースコンタクト領域６とがチャネルに対して垂直方向に交互に配置された構造を有する。ｎ＋型ソース領域５と、ｐ＋型ベースコンタクト領域６とは、いずれもソース電極に接続され、ｐ＋型ベースコンタクト領域６は、ｐ型ベース領域４の電位をソース電位に固定する役割を有する。
【００６２】
ドレイン部Ｄは、ｎ＋型ドレイン領域７からなる。ｐ型ベース領域４は、チャネルを形成する半導体領域である。また、ドリフト領域１８は、ｐ型ベース領域４よりも高抵抗のｐ−型またはｎ−型シリコンからなり、トランジスタの耐圧を上げる役割を有する。
【００６３】
ｐ型ベース領域４の上にはゲート絶縁膜１４が設けられ、その上にゲート電極１５が設けられている。ゲート電極１５は、ｎ＋型ソース領域５の一部（ｐ型ベース領域４とｎ＋型ソース領域５との接合部近傍）、およびドリフト領域１８の一部（ｐ型ベース領域４とドリフト領域１８との接合部近傍）まで延在している。ゲート電極１５の上には、図示しないゲート配線との接続抵抗を下げるために、タングステン・シリサイド（ＷＳｉ）などからなる導電層１６が適宜設けられる。
【００６４】
本実施形態においても、ゲート電極１５に所定の電圧を印加すると、ｐ型ベース領域４にチャネルが形成されてオン状態となり、ソース領域５とドレイン領域７との間で電流を流すことができる。そして、ｐ＋型ベースコンタクト領域６を設けることにより、オフ状態においてｐ型ベース領域４の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
【００６５】
さらに、本発明者らは、ソース領域５の幅Ｗ（Ｎｓ）に対するチャネル長Ｌｃｈの比が１．５以上、すなわち、Ｌｃｈ／Ｗ（Ｎｓ）≧１．５となるように設計することで、素子のスイッチング時やアバランシェ領域で発生する正孔電流を、ｐ＋型ベースコンタクト領域６を介してソース電極に効率よく排出することができ、寄生バイポーラ効果を抑制して、アバランシェ耐量及びスイッチング耐量を向上できるとの知見を得た。
【００６６】
ソース領域５の幅Ｗ（Ｎｓ）は、ソース領域５とベースコンタクト領域６とが交互に配列された方向（ソース部Ｓとドレイン部Ｄとを結ぶ方向に対して垂直方向）にみた幅である。チャネル長Ｌｃｈは、ソース部Ｓとドレイン部Ｄとを結ぶ方向に対して平行方向にみた、ゲート電極１５下のベース領域４の長さである。ただし、実際のチャネル長Ｌｃｈは製造プロセスに依存してばらつくため、公称値として与えられるゲート長Ｌｇ（ソース部Ｓとドレイン部Ｄとを結ぶ方向に対して平行方向にみたゲート電極１５の長さ）を、チャネル長Ｌｃｈとして採用してもよい。
【００６７】
図１５は、図１４に表される構造を有し、素子耐圧（静耐圧）Ｖｄｓｓ＝３４（Ｖ）に設計されたトランジスタにおいて、Ｌｃｈ／Ｗ（Ｎｓ）を様々に設定して、スイッチング時のドレイン電圧ピークをシミュレーション計算した結果を表す図である。横軸は、Ｌｃｈ／Ｗ（Ｎｓ）を表し、縦軸は、スイッチング時ドレイン電圧ピーク（Ｖ）を表す。
【００６８】
Ｌｃｈを０．５マイクロメータ（μｍ）、Ｗ（Ｎｓ）を１マイクロメータ（μｍ）とした場合（Ｌｃｈ／Ｗ（Ｎｓ）＝０．５）、Ｌｃｈを１マイクロメータ（μｍ）、Ｗ（Ｎｓ）を１．６マイクロメータ（μｍ）とした場合（Ｌｃｈ／Ｗ（Ｎｓ）＝０．６２５）、Ｌｃｈを１マイクロメータ（μｍ）、Ｗ（Ｎｓ）を０．８マイクロメータ（μｍ）とした場合（Ｌｃｈ／Ｗ（Ｎｓ）＝１．２５）、Ｌｃｈを１マイクロメータ（μｍ）、Ｗ（Ｎｓ）を０．４マイクロメータ（μｍ）とした場合（Ｌｃｈ／Ｗ（Ｎｓ）＝２．５）、Ｌｃｈを２マイクロメータ（μｍ）、Ｗ（Ｎｓ）を０．８マイクロメータ（μｍ）とした場合（Ｌｃｈ／Ｗ（Ｎｓ）＝２．５）、Ｌｃｈを２マイクロメータ（μｍ）、Ｗ（Ｎｓ）を０．４マイクロメータ（μｍ）とした場合（Ｌｃｈ／Ｗ（Ｎｓ）＝５）、Ｌｃｈを４マイクロメータ（μｍ）、Ｗ（Ｎｓ）を０．８マイクロメータ（μｍ）とした場合（Ｌｃｈ／Ｗ（Ｎｓ）＝５）、Ｌｃｈを４マイクロメータ（μｍ）、Ｗ（Ｎｓ）を０．４マイクロメータ（μｍ）とした場合（Ｌｃｈ／Ｗ（Ｎｓ）＝１０）の７通りについて、スイッチング時ドレイン電圧ピークをシミュレーション計算した。
【００６９】
なお、ソース領域５とベースコンタクト領域６とが交互に配列された方向（ソース部Ｓとドレイン部Ｄとを結ぶ方向に対して垂直方向）にみたベースコンタクト領域６の幅Ｗ（Ｐ＋）は、１．６マイクロメータ（μｍ）に固定した。
【００７０】
図１５において、素子耐圧Ｖｄｓｓ（＝３４Ｖ）より小さいデータの近似直線と、素子耐圧Ｖｄｓｓ（＝３４Ｖ）より大きいデータの近似直線とは、Ｌｃｈ／Ｗ（Ｎｓ）＝１．５で交わる。すなわち、Ｌｃｈ／Ｗ（Ｎｓ）＝１．５を境にして、Ｌｃｈ／Ｗ（Ｎｓ）が１．５より小さいと、スイッチング耐量が素子耐圧Ｖｄｓｓ（＝３４Ｖ）より小さく、Ｌｃｈ／Ｗ（Ｎｓ）を１．５以上にすることで、素子耐圧Ｖｄｓｓ（＝３４Ｖ）以上のスイッチング耐量が得られる。
【００７１】
この第２の実施形態と、前述した第１の実施形態とを組み合わせてもよい。すなわち、ドレイン部Ｄからみて、ｐ＋型ベースコンタクト領域６がｎ＋型ソース領域５に対して遠くに後退するようにオフセットさせてもよい。こうすることにより、オン状態において実効的なチャネル面積を確保し、オン抵抗の上昇を抑制しつつ、さらにＬｃｈ／Ｗ（Ｎｓ）≧１．５とすることによる高耐圧を実現できる。
【００７２】
さらに、Ｌｃｈ／Ｗ（Ｎｓ）≧１．５を満足しつつ、且つ、図７に関して前述したように、ソース領域５の幅Ｗ（Ｎｓ）を１マイクロメータ以下とすることにより、スイッチング耐量をより向上できる。
【００７３】
また、図１０に表されるように、ドリフト領域１８を、ｎ型ストライプ領域１８ａと、ｐ型ストライプ領域１８ｂとが交互に設けられた構成としてもよい。
【００７４】
また、第２の実施形態にかかるトランジスタも、第１の実施形態と同様、図１２に関して前述したフォトリレーにおけるＭＯＳＦＥＴスイッチ５４、５６として用いることができる。ＭＯＳＦＥＴスイッチ５４、５６のゲート駆動電圧は、ＭＯＳＦＥＴスイッチ５４、５６のドレイン・ソース間耐圧と略等しい、あるいはそれ以上である。
【００７５】
ＳＯＩ層を薄くすることで（例えば１マイクロメータ以下にすることで）、出力容量の低減が図れる。そのような薄膜ＳＯＩＭＯＳＦＥＴは、これまで、ＬＳＩのロジック回路などにおける信号処理用の低耐圧ＣＭＯＳで製品化されているが、そのような分野では、素子耐圧は比較的低くてもよく、スイッチング耐量の低下などが問題になることがなかった。しかし、比較的高耐圧が要求され、また大面積（ゲート幅Ｗｇが大）のリレー用ＭＯＳＦＥＴや、パワーデバイス分野で、薄膜ＳＯＩ構造のＭＯＳＦＥＴを使用する場合、スイッチング耐量やアバランシェ耐量の低下が重要な問題となっており、製品化を阻んでいた。
【００７６】
しかし、本実施形態にかかるトランジスタによれば、ＳＯＩ層を薄くして出力容量の低減を図りつつ、高耐圧が得られるので、薄膜ＳＯＩ構造のＭＯＳＦＥＴを、半導体リレーやパワーデバイス分野の製品へ応用することが可能になる。
【００７７】
［第３の実施形態］
図１６は、本発明の第３の実施形態にかかるトランジスタの要部の平面及び断面構造を例示する模式斜視図である。  
図１７は、図１６におけるＡ−Ａ断面図である。  
本実施形態にかかるトランジスタは、いわゆるトレンチゲート構造のＭＯＳＦＥＴである。
【００７８】
ｎ＋型シリコンからなるドレイン層２７の主面上に、ｎ−型シリコンからなるドリフト層２８が設けられている。ドリフト層２８の表層部には、トレンチＴが形成され、そのトレンチＴの内部には、ゲート絶縁膜２４を介して、例えばポリシリコンからなるゲート電極２１が充填されている。ドレイン層２７の主面の反対側の面には、ドレイン電極２６が設けられている。
【００７９】
隣り合うトレンチＴとトレンチＴとの間におけるドリフト層２８上には、ｐ型シリコンからなるベース領域２３が設けられ、このベース領域２３上には、ソース部が設けられている。ソース部は、ｎ＋型ソース領域２２と、ｐ＋型ベースコンタクト領域２５と、がチャネルに対して垂直方向（トレンチＴの深さ方向に対して垂直方向）に交互に配置された構造を有する。ソース領域２２と、ベースコンタクト領域２５とは、いずれもソース電極４１に接続される。ベースコンタクト領域２５は、ベース領域２３の電位をソース電位に固定する役割を有する。
【００８０】
ゲート電極２１に所定の電圧を印加すると、ベース領域２３にチャネルが形成されてオン状態となり、ソース領域２２とドレイン層２７との間で電流を流すことができる。そして、ベースコンタクト領域２５を設けることにより、オフ状態においてベース領域２３の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制し、トランジスタの耐圧を向上できる。
【００８１】
また、本実施形態においても、第２の実施形態と同様、ソース領域２２とベースコンタクト領域２５とが交互に配列された方向にみたソース領域２２の幅Ｗ（Ｎｓ）に対する、ソース領域２２とドレイン層２７とを結ぶ方向に対して平行方向にみたチャネル長Ｌｃｈの比が、１．５以上、すなわち、Ｌｃｈ／Ｗ（Ｎｓ）≧１．５となるように設計している。これにより、素子のスイッチング時やアバランシェ領域で発生する正孔電流を、ｐ＋型ベースコンタクト領域２５を介してソース電極４１に効率よく排出することができ、寄生バイポーラ効果を抑制して、アバランシェ耐量及びスイッチング耐量を向上できる。
【００８２】
ゲート電極２１に所定の電圧を印加すると、ベース領域２３におけるゲート電極２１に対向する部分に反転層が形成され、ドリフト層２８におけるゲート電極２１に対向する部分に電荷蓄積層が形成され、これらがチャネルとなる。したがって、本実施形態におけるチャネル長Ｌｃｈには、ベース領域２３におけるゲート電極２１に対向する部分の長さだけでなく、ドリフト層２８におけるゲート電極２１に対向する部分の長さも含めている。
【００８３】
［第４の実施形態］
図１８は、本発明の第４の実施形態にかかるトランジスタの要部の平面及び断面構造を例示する模式斜視図である。  
図１９は、図１８におけるＢ−Ｂ断面図である。  
本実施形態にかかるトランジスタは、いわゆるトレンチゲート構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００８４】
ｐ型シリコンからなるコレクタ層３１の主面上に、ｎ＋型シリコン層３２と、ｎ−型シリコンからなるドリフト層２８と、が順に設けられている。ドリフト層２８の表層部には、トレンチＴが形成され、そのトレンチＴの内部には、ゲート絶縁膜２４を介して、例えばポリシリコンからなるゲート電極２１が充填されている。コレクタ層３１の主面の反対側の面には、コレクタ電極３５が設けられている。
【００８５】
隣り合うトレンチＴとトレンチＴとの間におけるドリフト層２８上には、ｐ型シリコンからなるベース領域２３が設けられ、このベース領域２３上には、エミッタ部が設けられている。エミッタ部は、ｎ＋型エミッタ領域３４と、ｐ＋型ベースコンタクト領域２５と、がチャネルに対して垂直方向（トレンチＴの深さ方向に対して垂直方向）に交互に配置された構造を有する。エミッタ領域３４と、ベースコンタクト領域２５とは、いずれもエミッタ電極３６に接続される。ベースコンタクト領域２５は、ベース領域２３の電位をエミッタ電位に固定する役割を有する。
【００８６】
ゲート電極２１に所定の電圧を印加すると、ベース領域２３にチャネルが形成されてオン状態となり、エミッタ領域３４とコレクタ層３１との間で電流を流すことができる。そして、ベースコンタクト領域２５を設けることにより、オフ状態においてベース領域２３の電位をエミッタ電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制し、トランジスタの耐圧を向上できる。
【００８７】
また、本実施形態では、エミッタ領域３４とベースコンタクト領域２５とが交互に配列された方向にみたエミッタ領域３４の幅Ｗ（Ｎｓ）に対する、エミッタ領域３４とコレクタ層３１とを結ぶ方向に対して平行方向にみたチャネル長Ｌｃｈの比が１．５以上、すなわち、Ｌｃｈ／Ｗ（Ｎｓ）≧１．５となるように設計している。これにより、素子のスイッチング時やアバランシェ領域で発生する正孔電流を、ｐ＋型ベースコンタクト領域２５を介してエミッタ電極３６に効率よく排出することができ、寄生バイポーラ効果を抑制して、アバランシェ耐量及びスイッチング耐量を向上できる。
【００８８】
チャネル長Ｌｃｈには、第３の実施形態と同様、ベース領域２３におけるゲート電極２１に対向する部分の長さだけでなく、ドリフト層２８におけるゲート電極２１に対向する部分の長さも含めている。
【００８９】
第３、第４の実施形態にかかるトランジスタも、図１２に関して前述したフォトリレーにおけるＭＯＳＦＥＴスイッチ５４、５６として用いることができる。
【００９０】
［第５の実施形態］
図２０は、本発明の第５の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【００９１】
本実施形態にかかるトランジスタも、第１、第２の実施形態と同様、ＳＯＩ構造を有する。すなわち、シリコン基板２の主面上に、酸化シリコンからなる埋込絶縁層３を介してＳＯＩ層２０が設けられている。このＳＯＩ構造は、例えば、シリコン基板２の主面上に高温酸化により埋込絶縁層３を形成し、この埋込絶縁層３の第１の主面上にＳＯＩ層２０が貼り付けられて得られる。シリコン基板２の導電型は、例えばｎ型であるが、ｐ型でもよい。
【００９２】
ＳＯＩ層２０には、ソース部Ｓと、ドレイン部Ｄと、これらの間に設けられたｐ型ベース領域４およびドリフト領域１８と、が設けられている。ソース部Ｓ、ドレイン部Ｄ、ベース領域４およびドリフト領域１８は、埋込絶縁層３の第１の主面上に設けられている。
【００９３】
本実施形態においても、第２の実施形態と同様、図１４（ｂ）に表されるように、ソース部Ｓは、ｎ＋型ソース領域５と、ｐ＋型ベースコンタクト領域６と、がチャネルに対して垂直方向に交互に配置された構造を有する。ドレイン部Ｄは、ｎ＋型ドレイン領域７からなる。ｐ＋型ベースコンタクト領域６を設けることにより、オフ状態においてｐ型ベース領域４の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
【００９４】
ベース領域４の上にはゲート絶縁膜１４が設けられ、その上に第１のゲート電極１５が設けられている。ゲート絶縁膜１４及びゲート電極１５は、ｎ＋型ソース領域５の一部（ｐ型ベース領域４とｎ＋型ソース領域５との接合部近傍）、およびドリフト領域１８の一部（ｐ型ベース領域４とドリフト領域１８との接合部近傍）まで延在している。ゲート絶縁膜１４の厚さは、パワーエレクトロニクス用途に要求される耐圧を確保するため、例えばメモリデバイスやロジック回路などのデジタル半導体集積回路に用いられるゲート絶縁膜よりも厚く形成されている。
【００９５】
シリコン基板２の主面の反対側の面（裏面）には、第２のゲート電極３７が全面にわたって設けられている。埋込絶縁層３は、第２のゲート電極３７に対応する第２のゲート絶縁膜としても機能する。第２のゲート電極３７は、少なくともベース領域４に対向する部分のみに選択的に設ければよいが、この場合位置合わせ精度が要求されるため、本実施形態では、製造を容易にする観点から、第２のゲート電極３７をシリコン基板２の裏面の全面にわたって形成している。
【００９６】
ＳＯＩ層２０上には、第１のゲート電極１５を覆って層間絶縁膜３９が設けられ、その層間絶縁膜３９に、ソース領域５の一部及びベースコンタクト領域６の一部を露出させるコンタクト開口部が形成され、このコンタクト開口部を介して、ソース領域５及びベースコンタクト領域６に接するソース電極４１が設けられている。すなわち、ソース領域５と、ベースコンタクト領域６と、は、いずれもソース電極４１に接続され、ベースコンタクト領域６は、ベース領域４の電位をソース電位に固定する役割を有する。
【００９７】
また、層間絶縁膜３９には、ドレイン領域７の一部を露出させるコンタクト開口部も形成され、このコンタクト開口部を介して、ドレイン領域７に接するドレイン電極４２が設けられている。
【００９８】
ドリフト領域１８は、ｐ型ベース領域４よりも高抵抗のｐ−型またはｎ−型シリコンからなり、ソース・ドレイン間の耐圧を向上させ、且つ、ゲート・ドレイン間容量（Ｃｇｄ）及びソース・ドレイン間容量（Ｃｓｄ）を小さくする役割をする。ＳＯＩ層２０の厚さは、ゲート・ドレイン間容量（Ｃｇｄ）、ソース・ドレイン間容量（Ｃｓｄ）、ドレイン・第２のゲート間容量（Ｃｇ２）などの容量を低減するために、例えば０．１マイクロメータ（μｍ）程と薄くしている。なお、信号遮断時（オフ時）の出力端子間容量は、ソース・ドレイン間容量（Ｃｓｄ）と、ゲート・ドレイン間容量（Ｃｇｄ）と、ドレイン・第２のゲート間容量（Ｃｇ２）と、の和で表すことができ、このなかでもゲート・ドレイン間容量（Ｃｇｄ）及びソース・ドレイン間容量（Ｃｓｄ）が大きな割合を占めている。
【００９９】
また、本実施形態では、シリコン基板２の一部に、埋込絶縁層３の第２の主面（ＳＯＩ層２０が形成された第１の主面の反対側の面）と、シリコン基板２と、で囲まれた空洞部３８を設けている。空洞部３８は、埋込絶縁層３の第２の主面における、ドレイン領域７及びドリフト領域１８に対向する部分に接して設けられている。なお、空洞部３８を、ベース領域４に重なる位置にまで設けると、第２のゲート電極３７によるチャネルｃｈ２の形成の妨げとなってしまうので、空洞部３８はベース領域４に重ねないことが望ましい。ただし、製造ばらつきにより、空洞部３８が、チャネルｃｈ２の形成にそれほど影響しない程度に、わずかにベース領域４に重なってしまうことはあり得る。
【０１００】
図２１は、その空洞部３８の形成方法を例示する模式図である。
【０１０１】
埋込絶縁層３をシリコン基板２上に設ける前に、シリコン基板２における空洞部３８を形成すべき部分をエッチングにより除去した後、例えばＳＯＧ（Spin On Glass）法により犠牲層を埋め込んだ上で、埋込絶縁層３、さらにＳＯＩ層２０などを形成していく。そして、犠牲層層上の各層を貫通して犠牲層に達するビア３８ａを形成した後、そのビア３８ａを介して犠牲層をエッチングにより除去して空洞部３８を形成する。この後、ビア３８ａの開口を、例えば樹脂などの封止材４３で封止する。空洞部３８の中は空気でもよいし、あるいは封止材４３による封止を、例えば窒素ガスやアルゴンガス等の不活性ガス雰囲気中で行うことで、それら不活性ガスが空洞部３８内に充填される構造としてもよい。
【０１０２】
本実施形態においては、第１のゲート電極１５に所定の電圧を印加すると、ｐ型ベース領域４におけるゲート絶縁膜１４側に第１のチャネルｃｈ１が形成され、さらに、第２のゲート電極３７に所定の電圧を印加すると、ｐ型ベース領域４における埋込絶縁層３側に第２のチャネルｃｈ２が形成される。すなわち、素子オン時には、ベース領域４の両面側からチャネルを生じさせることができ、低オン抵抗を実現できる。
【０１０３】
また、本実施形態では、シリコン基板２におけるドレイン領域７の下の部分に空洞部３８を設けることで、ドレイン領域７の下の誘電体部分を厚くしている。この結果、素子オフ時のソース・ドレイン間耐圧を向上させることができ、さらに、ドレイン領域７と第２のゲート電極３７間の容量を低減でき、出力容量及びＣＲ積を低減させることができる。
【０１０４】
例えば、ゲート絶縁膜１４の厚さは０．１４マイクロメータ（μｍ）であり、埋込絶縁層３の厚さは、ゲート絶縁膜１４と同じ程度の厚さ（０．１４マイクロメータ）か、それ以上の厚さ（３マイクロメータほど）である。埋込絶縁層３を、ゲート絶縁膜１４より厚くした場合、第２のゲート電極３７及びドレイン電極４２に正の電圧を印加して第２のチャネルｃｈ２を導通状態（オン状態）にする閾値Ｖｔｈ２は、第１のゲート電極１５及びドレイン電極４２に正の電圧を印加して第１のチャネルｃｈ１を導通状態（オン状態）にする閾値Ｖｔｈ１よりも大きく、例えば４倍以上になる。
【０１０５】
［第６の実施形態］
図２２は、本発明の第６の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【０１０６】
本実施形態では、シリコン基板２の一部に、埋込絶縁層３の第２の主面と、シリコン基板２と、で囲まれた絶縁層４４を設けている。絶縁層４４は、埋込絶縁層３の第２の主面における、ドレイン領域７及びドリフト領域１８に対向する部分に接して設けられている。なお、絶縁層４４を、ベース領域４に重なる位置にまで設けると、第２のゲート電極３７によるチャネルｃｈ２の形成の妨げとなってしまうので、絶縁層４４はベース領域４に重ねないことが望ましい。ただし、製造ばらつきにより、絶縁層４４が、チャネルｃｈ２の形成にそれほど影響しない程度に、わずかにベース領域４に重なってしまうことはあり得る。
【０１０７】
絶縁層４４は、シリコン基板２にくぼみを形成した後に、例えばＳＯＧ法により埋め込まれる酸化シリコンである。
【０１０８】
本実施形態においても、シリコン基板２におけるドレイン領域７の下の部分に絶縁層４４を設けることで、ドレイン領域７の下の誘電体部分を厚くしている。この結果、素子オフ時のソース・ドレイン間耐圧を向上させることができ、さらに、ドレイン領域７と第２のゲート電極３７間の容量を低減でき、出力容量及びＣＲ積を低減させることができる。
【０１０９】
［第７の実施形態］
図２３は、本発明の第７の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【０１１０】
本実施形態では、ＳＯＩ構造、ソース部Ｓ、ベース領域４、ドリフト領域１８、ドレイン部Ｄ、ゲート絶縁膜１４、ゲート電極１５、ソース電極４１、ドレイン電極４２などを形成した後、支持基板を除去して、その支持基板が除去されて露出した埋込絶縁層３の第２の主面に、第２のゲート電極４５を設けている。
【０１１１】
第２のゲート電極４５は、埋込絶縁層３の第２の主面におけるベース領域４およびソース領域５に対向する部分に設けられている。また、第２のゲート電極４５を、ドレイン領域７に対向する部分に設けないことで、ドレイン領域７と第２のゲート電極４５間の容量を低減でき、出力容量及びＣＲ積を低減させることができる。また、第２のゲート電極４５を、ドリフト領域１８に重なる位置に設けると、第２のゲート電極４５にゲート電圧が印加されたときに、チャネルｃｈ２をドリフト領域１８にまで延ばすことができ低オン抵抗化が図れるが、第２のゲート電極４５がドレイン領域７に近づいてしまうため、ドレイン領域７と第２のゲート電極４５間の容量を増大させる可能性がある。
【０１１２】
［第８の実施形態］
図２４は、本発明の第８の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【０１１３】
本実施形態では、埋込絶縁層３における第２の主面に、シリコン基板２を第１の部分２ａと第２の部分２ｂとに絶縁分離する絶縁層４６を設けている。絶縁層４６は、ドリフト領域１８に対向する部分に設けられ、シリコン基板２を、ソース領域５及びベース領域４に対向する第１の部分２ａと、ドレイン領域７に対向する第２の部分２ｂと、に絶縁分離する。絶縁層４６は、例えば酸化シリコンからなる。あるいは、絶縁層４６の代わりに空洞部を設けてもよい。
【０１１４】
また、シリコン基板２の裏面には、全面にわたって導電膜３７が形成された後、例えばエッチングにより分断溝５８を形成して、絶縁層４６が設けられた位置を境に、第１の部分４７と、第２の部分４８とに絶縁分離される。導電膜３７の第１の部分４７は、ゲート電圧が印加される第２のゲート電極として機能する。導電膜３７の第２の部分４８には電圧が印加されない。また、第２のゲート電極４７と、ドレイン領域７との間には、誘電体である絶縁層４６が介在されている。この結果、ドレイン・第２のゲート間の寄生容量を抑制でき、出力容量及びＣＲ積を低減させることができる。
【０１１５】
［第９の実施形態］
図２５は、本発明の第９の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【０１１６】
図２０に関して前述した第５の実施形態における空洞部３８は、ドリフト領域７に対向する部分の全体にわたって設けなくても、図２５に表される本実施形態のように、ドリフト領域１８の下およびドレイン領域７におけるドリフト領域１８との接合部近傍の下にのみ設けてもよい。すなわち、空洞部３８を、第２のゲート電極３７と、ドレイン領域７との間の部分に設けることで、ドレイン・第２のゲート間の寄生容量を抑制して、出力容量及びＣＲ積を低減させることができる。
【０１１７】
［第１０の実施形態］
図２６は、本発明の第１０の実施形態にかかるトランジスタの終端部の断面構造を例示する模式図である。
【０１１８】
素子部の断面構造が図２０〜２５に表された前述した第５〜第９の実施形態にかかるトランジスタは、その終端部の構造として、例えば図２６に表される構造を採用することができる。
【０１１９】
シリコン基板２の主面に対して平行方向にみて互いに離間し、各々が埋込絶縁層３よりも厚い複数の絶縁層５２が、終端部における、ドレイン電極４２のパッド部４２ａと、第２のゲート電極３７との間に設けられている。これら絶縁層５２は、例えば、シリコン基板２上に埋込絶縁層３を設けた後、埋込絶縁層３を貫通し、さらにシリコン基板２の途中まで至る複数のトレンチを形成し、そのトレンチ内を例えば酸化シリコンで埋め込んで得られる。この絶縁層５２により、終端部におけるドレインパッド部・第２のゲート間の寄生容量を抑制でき、出力容量及びＣＲ積を低減させることができる。
【０１２０】
［第１１の実施形態］
図２７は、本発明の第１１の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【０１２１】
本実施形態では、埋込絶縁層３上のソース領域６１、ベース領域６２、ドリフト領域６３およびドレイン領域６４の構造が、図２０に関して前述した第５の実施形態と異なる。すなわち、ソース領域６１が、ベース領域６２の表層部に選択的に形成され、ソース領域６１とベース領域６２とが、厚さ方向にみて重なる位置に設けられている。
【０１２２】
次に、図２８は、本発明の実施形態の構造と、比較例の構造とで、ＣＲ積を比較した結果を表すグラフ図である。
【０１２３】
同グラフの横軸における実施例１は、図２０に表される第５の実施形態の構造に対応し、実施例２は、図２３に表される第７の実施形態に対応し、実施例３は、図２４に表される第８の実施形態に対応する。また、比較例は、図２０に表される第５の実施形態において空洞部３８を設けない構造に対応する。比較例及び実施例１〜３において、ドレイン・ソース間耐圧は２０（Ｖ）、ゲート電圧Ｖｇは４０（Ｖ）、基板電位は８０（Ｖ）、ドレイン電流Ｉｄは０．１（Ａ）である。
【０１２４】
また、表１に、実施例１〜３におけるオン抵抗Ｒｏｎ（Ω）、ドレイン・ソース間耐圧Ｖｄｓｓ（Ｖ）、ドレイン・基板間容量（ｐＦ）、出力容量Ｃｏｕｔ（ｐＦ）、およびＣＲ積（ｐＦΩ）を示す。
【０１２５】
【表１】
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【０１２６】
図２８の結果より、比較例の構造では、ＣＲ積は、２．５（ｐＦΩ）であるのに対し、実施例１、２では、０．５（ｐＦΩ）程度とすることができ、さらに実施例３においては、比較例の約１／１０の値である０．２５（ｐＦΩ）にまで低減することができる。この０．２５（ｐＦΩ）という値は、現在製品化されているシリコンＭＯＳＦＥＴにおける限界をはるかに上回る値である。
【０１２７】
図２９は、図２０乃至図２７に関して前述したトランジスタのいずれかを、ＭＯＳＦＥＴスイッチ６６、６７として用いたフォトリレーの回路を表す模式図である。
【０１２８】
スイッチング制御信号が入力される入力端子ＩＮ１、ＩＮ２間に、そのスイッチング制御信号に応答して発光する発光素子（発光ダイオード）７１が接続されている。この発光素子７１が発する光を受光して、直流電圧を発生するフォトダイオードアレイ７２（直列接続された複数のフォトダイオードからなる）が設けられている。
【０１２９】
ＭＯＳＦＥＴスイッチ６６の第１のゲート電極Ｇ１１、第２のゲート電極Ｇ２１、ＭＯＳＦＥＴスイッチ６７の第１のゲート電極Ｇ１２および第２のゲート電極Ｇ２２は、互いに接続され、これらゲート電極には、フォトダイオードアレイ７２から出力された直流電圧が制御回路７３を介して供給される。ＭＯＳＦＥＴスイッチ６６、６７の各々のドレイン電極Ｄ１、Ｄ２は、出力端子ＯＵＴ１、ＯＵＴ２に接続されている。
【０１３０】
ＭＯＳＦＥＴスイッチ６６、６７のゲート電極Ｇ１１、Ｇ２１、Ｇ１２、Ｇ２２に、制御回路７３を介して、フォトダイオードアレイ７２から出力された直流電圧が印加されると、ＭＯＳＦＥＴスイッチ６６、６７はオン状態にされ、これにより出力端子ＯＵＴ１、ＯＵＴ２間は導通状態になる。入力端子ＩＮ１、ＩＮ２に入力されるスイッチング制御信号がゼロになると、発光素子７１は発光を止め、これによってフォトダイオードアレイ７２の両端子間に発生していた直流電圧も消滅し、ＭＯＳＦＥＴスイッチ６６、６７は、オン状態からオフ状態に切り替えられる。
【０１３１】
なお、制御回路７３は、ＭＯＳＦＥＴスイッチ６６、６７のゲート電極Ｇ１１、Ｇ２１、Ｇ１２、Ｇ２２−ソース電極Ｓ１、Ｓ２間に接続される放電回路７４を有する。この放電回路７４は、ＭＯＳＦＥＴスイッチ６６、６７がオン状態からオフ状態に切り替えられるとき、ゲート−ソース間に充電されている電荷を迅速に放電するための回路である。
【０１３２】
半導体リレーが用いられる主たる用途の一つにＬＳＩテスタ等の計測機器がある。このような計測機器では、出力端子ＯＵＴ１、ＯＵＴ２間を導通／遮断する信号の高周波化によって、出力端子ＯＵＴ１、ＯＵＴ２間導通時の低オン抵抗化に加えて、出力端子ＯＵＴ１、ＯＵＴ２間遮断時の低容量化が望まれている。
【０１３３】
本実施形態では、ＭＯＳＦＥＴスイッチ６６、６７として、図２０乃至図２７に関して前述したトランジスタのいずれかを用いることで、オン抵抗及びオフ容量を低減することができると共に、高耐圧が得られる。
【０１３４】
図２０乃至図２５に関して前述した第５乃至第９の実施形態は、第１の実施形態、第２の実施形態と組み合わせ可能である。すなわち、ドレイン領域７からみて、ｐ＋型ベースコンタクト領域６がｎ＋型ソース領域５に対して遠くに後退するようにオフセットさせてもよい。こうすることにより、オン状態において実効的なチャネル面積を確保し、オン抵抗の上昇を抑制しつつ、さらにチャネル長Ｌｃｈ／ソース領域５の幅Ｗ（Ｎｓ）≧１．５とすることによる高耐圧を実現できる。
【０１３５】
さらに、Ｌｃｈ／Ｗ（Ｎｓ）≧１．５を満足しつつ、且つ、図７に関して前述したように、ソース領域５の幅Ｗ（Ｎｓ）を１マイクロメータ以下とすることにより、スイッチング耐量をより向上できる。
【０１３６】
また、第５乃至第９の実施形態におけるドリフト領域１８を、図１０に表されるように、ｎ型ストライプ領域１８ａと、ｐ型ストライプ領域１８ｂとが交互に設けられた構成としてもよい。
【０１３７】
以上、具体例を参照しつつ本発明の実施の形態を説明した。しかし、本発明はこれら具体例に限定されるものではない。  
例えば、電界効果トランジスタやフォトリレーを構成する各要素の、サイズ・材質・配置関係などに関して、当業者が各種の設計変更を加えたものであっても、本発明の要旨を有する限りにおいて本発明の範囲に包含される。
【図面の簡単な説明】
【０１３８】
【図１】（ａ）は、本発明の第１の実施形態にかかる電界効果トランジスタの断面図であり、（ｂ）は、この電界効果トランジスタの半導体部分の平面配置を例示する模式図である。
【図２】（ａ）及び（ｂ）は、それぞれ比較例および第１の実施形態のトランジスタにおけるＳＯＩ層の不純物濃度の平面内の分布を等高線により例示した模式図である。
【図３】（ａ）及び（ｂ）は、それぞれ図２に例示した比較例および図１に例示した第１の実施形態のトランジスタにおける電子電流の密度分布を表す模式図である。
【図４】本発明の第１の実施形態の電界効果トランジスタのターンオフ特性を例示するグラフ図である。
【図５】ｐ＋型ベースコンタクト領域６のオフセット量とトランジスタのＣＲ積との関係を例示するグラフ図である。
【図６】ｐ＋型ベースコンタクト領域６のオフセット量とトランジスタのスイッチング耐量との関係を例示するグラフ図である。
【図７】第１の実施形態の電界効果トランジスタのうちの２０ボルト素子のスイッチング時における、ソース領域５のパターンの幅とスイッチング破壊電圧との関係を表す。
【図８】マスクの開口部と不純物濃度分布を説明するための模式図である。
【図９】ｎ＋型ドレイン領域７のオフセットを説明するための模式図である。
【図１０】本発明の第１の実施形態の変型例にかかる電界効果トランジスタを例示する模式図である。
【図１１】本発明の第１の実施形態の第２の変型例にかかる電界効果トランジスタを例示する模式図である。
【図１２】本発明の実施形態のフォトリレーの回路を表す模式図である。
【図１３】（ａ）は、通常の手法を用いて形成した場合に得られる従来の電界効果トランジスタの断面図であり、（ｂ）は、その半導体部分の模式平面図である。
【図１４】本発明の第２の実施形態にかかる電界効果トランジスタを例示した模式図である。
【図１５】本発明の第２の実施形態にかかる電界効果トランジスタにおいて、Ｌｃｈ／Ｗ（Ｎｓ）を様々に設定して、スイッチング時のドレイン電圧ピークをシミュレーション計算した結果を表す図である。
【図１６】本発明の第３の実施形態にかかるトランジスタの要部の平面及び断面構造を例示する模式斜視図である。
【図１７】図１６におけるＡ−Ａ断面図である。
【図１８】本発明の第４の実施形態にかかるトランジスタの要部の平面及び断面構造を例示する模式斜視図である。
【図１９】図１８におけるＢ−Ｂ断面図である。
【図２０】本発明の第５の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【図２１】本発明の第５の実施形態にかかるトランジスタにおいて、空洞部の形成方法を例示する模式図である。
【図２２】本発明の第６の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【図２３】本発明の第７の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【図２４】本発明の第８の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【図２５】本発明の第９の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【図２６】本発明の第１０の実施形態にかかるトランジスタの終端部の断面構造を例示する模式図である。
【図２７】本発明の第１１の実施形態にかかるトランジスタの断面構造を例示する模式図である。
【図２８】本発明の実施形態の構造と、比較例の構造とで、ＣＲ積を比較した結果を表すグラフ図である。
【図２９】本発明の実施形態のフォトリレーの回路を表す模式図である。
【符号の説明】
【０１３９】
２…支持基板、３…埋込絶縁層、４…ベース領域、５…ｎ＋型ソース領域、６…ｐ＋型ベースコンタクト領域、７…ｎ＋型ドレイン領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…導電層、１８…ドリフト領域、１８ａ…ｎ型ストライプ領域、１８ｂ…ｐ型ストライプ領域、２０…ＳＯＩ層、２１…ゲート電極、２２…ソース領域、２３…ベース領域、２４…ゲート絶縁膜、２５…ベースコンタクト領域、２６…ドレイン電極、２７…ドレイン層、２８…ドリフト層、３０…第２のゲート電極、３４…エミッタ領域、３５…コレクタ電極、３１…コレクタ層、３７…第２のゲート電極、３８…空洞部、４１…ソース電極、４２…ドレイン電極、４３…封止材、４４…絶縁層、４５…第２のゲート電極、４６…絶縁層、４７…第２のゲート電極、５２…絶縁層、６１…ソース領域、６２…ベース領域、６３…ドリフト領域、６４…ドレイン領域
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図２】
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【図３】
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