(57)【特許請求の範囲】
【請求項１】
基板上に形成された窒化物系化合物半導体からなるｐ型の第１半導体層と、
前記第１半導体層上に形成されるとともに、所定の位置に開口部を有し、前記第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、
前記第２半導体層の開口部内に露出した第１半導体層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
前記第２半導体層上の前記第１ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、
前記第２半導体層上に形成され、前記第２半導体層とショットキー接触する第２ゲート電極と、
前記第２半導体層上の前記第２ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、
を備えることを特徴とするＥＤ型インバータ回路。
【請求項２】
基板上に形成された窒化物系化合物半導体からなるアンドープの第１半導体層と、
前記第１半導体層上に形成されるとともに、所定の位置に開口部を有し、前記第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、
前記第２半導体層の開口部内に露出した第１半導体層の表面にエピタキシャル成長により形成された窒化物系化合物半導体からなるｐ型の第３半導体層と、
前記第３半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
前記第２半導体層上の前記第１ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、
前記第２半導体層上に形成され、前記第２半導体層とショットキー接触する第２ゲート電極と、
前記第２半導体層上の前記第２ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、
を備えることを特徴とするＥＤ型インバータ回路。
【請求項３】
前記第１半導体層と前記第２半導体層との間に形成され、前記第２半導体層の開口部と連接する第１連接開口部を有し、前記第１半導体層よりもキャリア濃度が低く前記第２半導体層よりもバンドギャップが小さい窒化物系化合物半導体からなる第４半導体層を備えることを特徴とする請求項１に記載のＥＤ型インバータ回路。
【請求項４】
前記第１半導体層または前記第４半導体層と前記第２半導体層との間に形成され、前記第２半導体層の開口部と連接する第２連接開口部を有し、ＡｌＮからなるスペーサ層を備えることを特徴とする請求項１〜３のいずれか１つに記載のＥＤ型インバータ回路。
【請求項５】
前記第２半導体層と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、および前記第２ドレイン電極の少なくとも１つとの間に形成された、前記第２半導体層よりもキャリア濃度が高いキャップ層を備えることを特徴とする請求項１〜４のいずれか１つに記載のＥＤ型インバータ回路。
【請求項６】
請求項１〜５のいずれか１つに記載のＥＤ型インバータ回路を備えることを特徴とする集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体トランジスタからなるＥＤ型インバータ回路および集積回路素子に関するものである。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生する。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。したがって、これらの窒化物系化合物半導体を用いて形成したインバータ回路などの集積回路は、いままで使用できなかったような高温環境下でのアプリケーションが期待される。
【０００３】
ここで、窒化物系半導体トランジスタにおいては、イオン注入によってｐ型半導体を形成することが困難であるため、ＣＭＯＳを形成することが困難である。したがって、インバータ回路の基本ユニットとしてはエンハンスメント／ディプレッション（ＥＤ型）インバータ回路を用いる必要がある。たとえば、非特許文献１、２には、ＡｌＧａＮ／ＧａＮのヘテロ構造を用いたエンハンスメント型の高電子移動度トランジスタ（ＨＥＭＴ）と、ディプレッション型のＨＥＭＴとを用いたＥＤ型インバータ回路が開示されている。なお、ＨＥＭＴは基本的にはディプレッション型である。そこで、非特許文献１においては、ゲート電極の直下のＡｌＧａＮ層をリセスエッチングすることによってエンハンスメント型のＨＥＭＴを実現している。また、非特許文献２においては、ゲート直下のＡｌＧａＮ層にｎ型ドーパントであるフッ素をドープすることによってエンハンスメント型のＨＥＭＴを実現している。
【０００４】
【非特許文献１】Wataru  Saito,  et  al.,   “Recessed-Gate  Structure  Approach  Toward  Normally  Off  High-Voltage  AlGaN/GaN  HEMT  for  Power  Electronics  Application”,  IEEE  Transaction  on  Electron  Devices.  vol.  53,  No.  2  2006  pp. 356-362.
【非特許文献２】Yong  Cai  et  al.,   “Monolithically  Integrated  Enhancement/Depletion-Mode  AlGaN/GaN  HEMT  Inverters  and  Ring  Oscillators  Using  CF4  Plasma  Treatment”,  IEEE  Transaction  on  Electron  Devices.  vol.  53,  No.  9  2006  pp. 2223-2230.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１のＨＥＭＴの場合、ＡｌＧａＮ層をリセスエッチングすることによってＡｌＧａＮ層の厚さが薄くなるので、２次元電子ガスの特性が低下するという問題がある。また、このＨＥＭＴの閾値電圧はリセスエッチングのエッチング深さに依存して変化するが、ＡｌＧａＮ層は結晶が硬質でありかつその厚さが薄いので、エッチング深さの制御が困難であるため、所望の閾値電圧を実現するのが困難であるという問題がある。また、非特許文献２のＨＥＭＴの場合、比較的低温のプラズマ処理によってフッ素をドープするため、特に高温下での使用に際しては、フッ素の拡散等のおそれがあり、ＨＥＭＴの信頼性に問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであって、特性の制御性および高温下での信頼性が高いＥＤ型インバータ回路および集積回路素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明に係るＥＤ型インバータ回路は、基板上に形成された窒化物系化合物半導体からなる第１半導体層と、前記第１半導体層上に形成されるとともに、所定の位置に開口部を有し、前記第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、前記第２半導体層の開口部内に露出した第１半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第２半導体層上の前記第１ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、前記第２半導体層上に形成され、前記第２半導体層とショットキー接触する第２ゲート電極と、前記第２半導体層上の前記第２ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、を備えることを特徴とする。
【０００８】
また、本発明に係るＥＤ型インバータ回路は、基板上に形成された窒化物系化合物半導体からなる第１半導体層と、前記第１半導体層上に形成されるとともに、所定の位置に開口部を有し、前記第１半導体層よりもバンドギャップが大きい窒化物系化合物半導体からなる第２半導体層と、前記第２半導体層の開口部内に露出した第１半導体層の表面にエピタキシャル成長により形成された窒化物系化合物半導体からなる第３半導体層と、前記第３半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第２半導体層上の前記第１ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第１ソース電極および第１ドレイン電極と、前記第２半導体層上に形成され、前記第２半導体層とショットキー接触する第２ゲート電極と、前記第２半導体層上の前記第２ゲート電極を挟む位置に形成され、前記第２半導体層とオーミック接触する第２ソース電極および第２ドレイン電極と、を備えることを特徴とする。
【０００９】
また、本発明に係るＥＤ型インバータ回路は、上記の発明において、前記第１半導体層と前記第２半導体層との間に形成され、前記第２半導体層の開口部と連接する第１連接開口部を有し、前記第１半導体層よりもキャリア濃度が低い窒化物系化合物半導体からなる第４半導体層を備えることを特徴とする。
【００１０】
また、本発明に係るＥＤ型インバータ回路は、上記の発明において、前記第１半導体層または前記第４半導体層と前記第２半導体層との間に形成され、前記第２半導体層の開口部と連接する第２連接開口部を有し、ＡｌＮからなるスペーサ層を備えることを特徴とする。
【００１１】
また、本発明に係るＥＤ型インバータ回路は、上記の発明において、前記第２半導体層と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、および前記第２ドレイン電極の少なくとも１つとの間に形成された、前記第２半導体層よりもキャリア濃度が高いキャップ層を備えることを特徴とする。
【００１２】
また、本発明に係る集積回路素子は、上記の発明のいずれかに係るＥＤ型インバータ回路を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、特性の制御性および高温下での信頼性が高いＥＤ型インバータ回路および集積回路素子を実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して本発明に係るＥＤ型インバータ回路および集積回路素子の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
（実施の形態１）
図１は本発明の実施の形態１に係るＥＤ型インバータ回路の模式的な断面図である。図１に示すように、このＥＤ型インバータ回路１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層を交互に積層して形成したバッファ層１０２と、ｐ−ＧａＮ層１０３が形成されている。さらに、ｐ−ＧａＮ層１０３上には、ＡｌＧａＮ層１０４が形成されている。このＡｌＧａＮ層１０４は、所定の位置に開口部１０４ａを有している。
【００１６】
ここで、ＡｌＧａＮは、ｐ−ＧａＮよりもバンドギャップが大きい。その結果、ｐ−ＧａＮ層１０３には、ＡｌＧａＮ層１０４との界面近傍に２次元電子ガス層が発生する。
【００１７】
さらに、この開口部１０４ａ内に露出したｐ−ＧａＮ層１０３の表面には、ＳｉＯ２からなるゲート絶縁膜１０５が形成されている。このゲート絶縁膜１０５上には、ゲート電極１０６が形成されている。さらに、ＡｌＧａＮ層１０４上のゲート電極１０６を挟む位置には、ソース電極１０７とドレイン電極１０８とが形成されている。ソース電極１０７とドレイン電極１０８とは、それぞれＡｌＧａＮ層１０４にオーミック接触している。その結果、基板１０１上にバッファ層１０２を介して形成されたｐ−ＧａＮ層１０３、ＡｌＧａＮ層１０４、ゲート絶縁膜１０５、ゲート電極１０６、ソース電極１０７、およびドレイン電極１０８が、エンハンスメント型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であるトランジスタＴ１１を構成する。
【００１８】
一方、基板１０１上のトランジスタＴ１１と隣接する領域において、ＡｌＧａＮ層１０４上には、ＡｌＧａＮ層１０４とショットキー接触するゲート電極１０９が形成されている。さらに、ＡｌＧａＮ層１０４上のゲート電極１０９を挟む位置には、ソース電極１１０とドレイン電極１１１とが形成されている。ソース電極１１０とドレイン電極１１１とは、それぞれＡｌＧａＮ層１０４にオーミック接触している。その結果、基板１０１上にバッファ層１０２を介して形成されているｐ−ＧａＮ層１０３、ＡｌＧａＮ層１０４、ゲート電極１０９、ソース電極１１０、およびドレイン電極１１１が、ディプレッション型のＨＥＭＴであるトランジスタＴ１２を構成する。
【００１９】
これらのエンハンスメント型のトランジスタＴ１１とディプレッション型のトランジスタＴ１２とは、同一基板１０１上に集積されており、ＥＤ型インバータ回路を構成するように適当に配線されている。
【００２０】
ここで、このＥＤ型インバータ回路１００においては、エンハンスメント型のトランジスタＴ１１の閾値電圧特性は、ゲート絶縁膜１０５の厚さおよびｐ−ＧａＮ層１０４のキャリア濃度の制御によって、所望の値になるように高精度に制御できる。また、ゲート絶縁膜１０５の厚さおよびｐ−ＧａＮ層１０４のキャリア濃度は、たとえば２００℃程度の高温下であってもほとんど変動しない。したがって、このＥＤ型インバータ回路１００は、特性の制御性が高く、さらに高温下での信頼性も高いものとなる。
【００２１】
また、このＥＤ型インバータ回路１００においては、エンハンスメント型のトランジスタＴ１１としてＭＯＳＦＥＴを用いているので、順方向に高いゲート電圧をかけても順方向電流が流れないので、それだけ閾値電圧を高くすることができる。
【００２２】
このＥＤ型インバータ回路１００は、以下のような方法で製造できる。まず、基板１０１上に、バッファ層１０２、ｐ−ＧａＮ層１０３、ＡｌＧａＮ層１０４を、たとえばＭＯＣＶＤ法によって順次エピタキシャル成長する。なお、ｐ−ＧａＮ層１０３に添加するドーパントはたとえばＭｇである。Ｍｇの添加濃度はトランジスタＴ１１の設計閾値電圧を実現するのに適した濃度、たとえば５×１０１５〜１×１０１７ｃｍ−３程度とするが、この添加濃度は、Ｍｇを含む原料ガス、たとえば、Ｃｐ２Ｍｇ（ビスシクロペンタディエニルマグネシウム）の流量を調整することによって容易に制御できる。
【００２３】
つぎに、ＡｌＧａＮ層１０４上にフォトリソグラフィによりパターニングを行う。そして、このパターンをマスクとして、ＡｌＧａＮ層１０４の一部をエッチング除去し、開口部１０４ａを形成する。なお、エッチングにはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合プラズマ）等のドライエッチング法を用いるのが好適である。
【００２４】
つぎに、ゲート絶縁膜１０５を形成するために、全面にＳｉＯ２膜を堆積する。ＳｉＯ２膜の厚さは、トランジスタＴ１１の設計閾値電圧を実現するのに適した厚さ、たとえば５０μｍ程度とするが、この厚さは、たとえば堆積時間の調整によって容易に制御できる。つぎに、ｐ−ＧａＮ層１０３とＳｉＯ２膜の界面準位を低減するために、温度９００℃、Ｎ２雰囲気中で３０分アニールを行う。つぎに、フォトリソグラフィによるパターニングおよびエッチングを行なって、ゲート電極１０９を形成する部分以外のＳｉＯ２膜を除去する。つぎに、全面にゲート電極となるポリＳｉを堆積する。その後、炉内温度を９００℃とした炉において、ＰＯＣｌ３雰囲気中で基板を２０分間アニールすることによって、ポリＳｉにＰをドーピングし、ポリＳｉをｎ＋型とする。さらに、ゲート領域を規定するためのフォトリソグラフィを行い、ＲＩＥによって不要なポリＳｉをエッチング除去し、ゲート電極１０６、１０９を形成する。
【００２５】
さらに、ソース電極１０７、１１０、ドレイン電極１０８、１１１を形成して、トランジスタＴ１１、Ｔ１２を形成する。なお、ソース電極１０７、１１０、ドレイン電極１０８、１１１としては、オーミック接触を実現できるＴｉ／ＡｌやＴｉ／ＡｌＳｉ／Ｍｏなどの金属が用いられる。その後、トランジスタＴ１１、Ｔ１２に適当な配線を行なうことによって、ＥＤ型インバータ回路１００が完成する。
【００２６】
以上説明したように、本実施の形態１に係るＥＤ型インバータ回路１００は、特性の制御性および高温下での信頼性が高いものとなる。
【００２７】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係るＥＤ型インバータ回路は、図１に示すＥＤ型インバータ回路１００とほぼ同様の構造を有するが、ＡｌＧａＮ層と各ソース電極およびドレイン電極との間にキャリア濃度が高いキャップ層が形成されている点が異なる。
【００２８】
図２は本実施の形態２に係るＥＤ型インバータ回路の模式的な断面図である。図２に示すように、このＥＤ型インバータ回路２００は、ＥＤ型インバータ回路１００と同様に、基板２０１上に、バッファ層２０２を介してエンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ２１が構成されている。このトランジスタＴ２１は、ｐ−ＧａＮ層２０３、開口部２０４ａを有するＡｌＧａＮ層２０４、ゲート絶縁膜２０５、ゲート電極２０６、ソース電極２０７、およびドレイン電極２０８と、さらに、ＡｌＧａＮ層２０４とソース電極２０７との間に形成されたｎ＋−ＧａＮ層２１２と、ＡｌＧａＮ層２０４とドレイン電極２０８との間に形成されたｎ＋−ＧａＮ層２１３とで構成されている。
【００２９】
一方、同一の基板２０１上に、バッファ層２０２を介してディプレッション型のＨＥＭＴであるトランジスタＴ２２が構成されている。このトランジスタＴ２２は、ｐ−ＧａＮ層２０３、ＡｌＧａＮ層２０４、ゲート電極２０９、ソース電極２１０、およびドレイン電極２１１と、さらに、ＡｌＧａＮ層２０４とソース電極２１０との間に形成されたｎ＋−ＧａＮ層２１４と、ＡｌＧａＮ層２０４とドレイン電極２１１との間に形成されたｎ＋−ＧａＮ層２１５とで構成されている。
【００３０】
このＥＤ型インバータ回路２００は、ＡｌＧａＮ層２０４と、各ソース電極２０７、２１０、各ドレイン電極２０８、２１１との間にキャリア濃度が高いｎ＋−ＧａＮ層２１２〜２１５が形成されているので、ＡｌＧａＮ層２０４と各電極２０７、２０８、２１０、２１１との間の接触抵抗が低減され、その結果、オン抵抗が小さくなる。
【００３１】
なお、ＥＤ型インバータ回路２００は、上述したＥＤ型インバータ回路１００の製造方法と同様の方法で製造できる。なお、ｎ＋−ＧａＮ層２１２〜２１５を形成する方法は、以下のとおりである。すなわち、ＡｌＧａＮ層２０４をエピタキシャル成長した後、ｎ＋−ＧａＮ層をエピタキシャル成長し、その後このｎ＋−ＧａＮ層上にフォトリソグラフィによりパターニングを行い、ｎ＋−ＧａＮ層の一部をエッチング除去し、ｎ＋−ＧａＮ層２１２〜２１５を形成する。なお、ｎ＋−ＧａＮ層に添加するドーパントはたとえばＳｉであり、添加濃度は１×１０１９ｃｍ−３程度である。
【００３２】
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。本実施の形態３に係るＥＤ型インバータ回路は、図１に示すＥＤ型インバータ回路１００とほぼ同様の構造を有するが、バッファ層上にｕｎｄｏｐｅ−ＧａＮ層が形成される点と、ＡｌＧａＮ層の開口部内に露出したｕｎｄｏｐｅ−ＧａＮ層上にｐ−ＧａＮ層が形成され、このｐ−ＧａＮ層上にゲート絶縁膜が形成される点とが異なる。
【００３３】
図３は本実施の形態３に係るＥＤ型インバータ回路の模式的な断面図である。図３に示すように、このＥＤ型インバータ回路３００は、ＥＤ型インバータ回路１００と同様に、基板３０１上に、バッファ層３０２を介してエンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ３１が構成されている。このトランジスタＴ３１は、ｕｎｄｏｐｅ−ＧａＮ層３０３、開口部３０４ａを有するＡｌＧａＮ層３０４、ゲート絶縁膜３０５、ゲート電極３０６、ソース電極３０７、およびドレイン電極３０８と、さらに、ｐ−ＧａＮ層３１６とから構成される。このｐ−ＧａＮ層３１６は、ＡｌＧａＮ層３０４の開口部３０４ａ内に露出したｕｎｄｏｐｅ−ＧａＮ層３０３の表面３０３ａ上に、エピタキシャル成長によって形成されており、ゲート絶縁膜３０５は、ｐ−ＧａＮ層３１６上に形成されている。
【００３４】
一方、同一の基板３０１上には、バッファ層３０２を介してディプレッション型のＨＥＭＴであるトランジスタＴ３２が構成されている。このトランジスタＴ３２は、ｕｎｄｏｐｅ−ＧａＮ層３０３、ＡｌＧａＮ層３０４、ゲート電極３０９、ソース電極３１０、およびドレイン電極３１１から構成される。
【００３５】
ここで、トランジスタＴ３１におけるｐ−ＧａＮ層３１６は、エピタキシャル成長によって形成されたものなので、表面の結晶性がきわめて良好である。従って、たとえばＡｌＧａＮ層３０４の開口部３０４ａを形成する工程において、露出したｕｎｄｏｐｅ−ＧａＮ層３０３の表面３０３ａがエッチングによって粗れて、その結晶性が低下した場合であっても、ゲート絶縁膜３０５は、結晶性の良いｐ−ＧａＮ層３１６のエピタキシャル成長表面上に形成されることになるので、ＧａＮ／酸化膜の界面の質はきわめて高いものとなる。その結果、このＥＤインバータ回路３００は、トランジスタＴ３１のチャネル移動度の低下を防止することができる。
【００３６】
さらに、ＡｌＧａＮ層３０４によって２次元電子ガス層が発生するｕｎｄｏｐｅ−ＧａＮ層３０３は不純物が少ないｕｎｄｏｐｅ型半導体なので、ＨＥＭＴであるトランジスタＴ３２は、２次元電子ガスの移動度がきわめて高いものとなっている。その結果、このＥＤインバータ回路３００は、きわめて高速で動作するものとなっている。
【００３７】
ＥＤ型インバータ回路３００は、上述したＥＤ型インバータ回路１００の製造方法と同様の方法で製造できる。なお、ｐ−ＧａＮ層３１６を形成する方法は、以下のとおりである。すなわち、ＡｌＧａＮ層３０４の開口部３０４ａを形成した後、全面にｐ−ＧａＮ層をエピタキシャル成長し、その後このｐ−ＧａＮ層上にフォトリソグラフィによりパターニングを行い、ｐ−ＧａＮ層の一部をエッチング除去し、ｐ−ＧａＮ層３１６を形成する。
【００３８】
（実施の形態４）
つぎに、本発明の実施の形態４について説明する。本実施の形態４に係るＥＤ型インバータ回路は、図１に示すＥＤ型インバータ回路１００とほぼ同様の構造を有するが、ｐ−ＧａＮ層とＡｌＧａＮ層との間にｕｎｄｏｐｅ−ＧａＮ層を備える点が異なる。
【００３９】
図４は本実施の形態４に係るＥＤ型インバータ回路の模式的な断面図である。図４に示すように、このＥＤ型インバータ回路４００は、ＥＤ型インバータ回路１００と同様に、基板４０１上に、バッファ層４０２を介してエンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ４１が構成されている。このトランジスタＴ４１は、ｐ−ＧａＮ層４０３、開口部４０４ａを有するＡｌＧａＮ層４０４、ゲート絶縁膜４０５、ゲート電極４０６、ソース電極４０７、およびドレイン電極４０８と、さらに、ｐ−ＧａＮ層４０３とＡｌＧａＮ層４０４との間に形成されたｕｎｄｏｐｅ−ＧａＮ層４１７とから構成される。また、ｕｎｄｏｐｅ−ＧａＮ層４１７は、ＡｌＧａＮ層４０４の開口部４０４ａと連接する開口部４１７ａを有している。ゲート絶縁膜４０５は、開口部４０４ａ、４１７ａ内に露出するｐ−ＧａＮ層４０３上に形成されている。
【００４０】
一方、同一の基板４０１上には、バッファ層４０２を介してディプレッション型のＨＥＭＴであるトランジスタＴ４２が構成されている。このトランジスタＴ４２は、ｐ−ＧａＮ層４０３、ｕｎｄｏｐｅ−ＧａＮ層４１７、ＡｌＧａＮ層４０４、ゲート電極４０９、ソース電極４１０、およびドレイン電極４１１から構成される。
【００４１】
このＥＤ型インバータ回路４００においては、ＥＤ型インバータ回路３００と同様に、ＡｌＧａＮ層４０４によって２次元電子ガス層が発生する層は、不純物がきわめて少ないｕｎｄｏｐｅ−ＧａＮ層４１７なので、ＨＥＭＴであるトランジスタＴ４２は、２次元電子ガスの移動度がきわめて高いものとなっている。その結果、このＥＤインバータ回路４００は、きわめて高速で動作するものとなっている。
【００４２】
（実施の形態５）
つぎに、本発明の実施の形態５について説明する。本実施の形態５に係るＥＤ型インバータ回路は、図１に示すＥＤ型インバータ回路１００とほぼ同様の構造を有するが、ｐ−ＧａＮ層とＡｌＧａＮ層との間にＡｌＮからなるスペーサ層を備える点が異なる。
【００４３】
図５は本実施の形態５に係るＥＤ型インバータ回路の模式的な断面図である。図５に示すように、このＥＤ型インバータ回路５００は、ＥＤ型インバータ回路１００と同様に、基板５０１上に、バッファ層５０２を介してエンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ５１が構成されている。このトランジスタＴ５１は、ｐ−ＧａＮ層５０３、開口部５０４ａを有するＡｌＧａＮ層５０４、ゲート絶縁膜５０５、ゲート電極５０６、ソース電極５０７、およびドレイン電極５０８と、さらに、ｐ−ＧａＮ層５０３とＡｌＧａＮ層５０４との間に形成されたＡｌＮからなるスペーサ層５１８とから構成される。また、スペーサ層５１８は、ＡｌＧａＮ層５０４の開口部５０４ａと連接する開口部５１８ａを有している。ゲート絶縁膜５０５は、開口部５０４ａ、５１８ａ内に露出するｐ−ＧａＮ層５０３上に形成されている。
【００４４】
一方、同一の基板５０１上には、バッファ層５０２を介してディプレッション型のＨＥＭＴであるトランジスタＴ５２が構成されている。このトランジスタＴ５２は、ｐ−ＧａＮ層５０３、スペーサ層５１８、ＡｌＧａＮ層５０４、ゲート電極５０９、ソース電極５１０、およびドレイン電極５１１から構成される。
【００４５】
このＥＤ型インバータ回路５００においては、ＡｌＮからなるスペーサ層５１８によって、ｐ−ＧａＮ層５０３とＡｌＧａＮ層５０４との間における伝導帯バンドオフセットが大きくなるとともにピエゾ効果が大きくなるので、ｐ−ＧａＮ層５０３に発生する２次元電子ガスの移動度が向上する。その結果、このＥＤインバータ回路５００は、きわめて高速で動作するものとなっている。
【００４６】
（実施の形態６）
図６は、本実施の形態６に係る集積回路素子を示す回路図である。図６に示すように、この集積回路素子１０００は、エンハンスメント型のＭＯＳＦＥＴであるトランジスタＴ１１とディプレッション型のＨＥＭＴであるトランジスタＴ１２とが集積された実施の形態１に係るＥＤ型インバータ回路１００を奇数個備え、これらのＥＤ型インバータ回路１００をリング状に接続して形成したＤＦＣＬ（Ｄｉｒｅｃｔ−ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）リングオシレータである。なお、ＶＤＤは電源電圧、Ｖｏｕｔは出力電圧である。この集積回路素子１０００は、実施の形態１に係るＥＤ型インバータ回路１００から構成されており、遅延時間等の特性の制御性および高温下での信頼性が高いリングオシレータとなる。
【００４７】
なお、上記実施の形態２に係るＥＤインバータ回路が備えるキャップ層、および実施の形態５に係るＥＤインバータ回路が備えるスペーサ層は、それぞれ他の実施の形態に係るＥＤインバータ回路に適用してもよい。また、集積回路素子は、本発明に係るＥＤ型インバータ回路を備えているものであれば、特に限定はされない。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１に係るＥＤ型インバータ回路の模式的な断面図である。
【図２】本発明の実施の形態２に係るＥＤ型インバータ回路の模式的な断面図である。
【図３】本発明の実施の形態３に係るＥＤ型インバータ回路の模式的な断面図である。
【図４】本発明の実施の形態４に係るＥＤ型インバータ回路の模式的な断面図である。
【図５】本発明の実施の形態５に係るＥＤ型インバータ回路の模式的な断面図である。
【図６】本発明の実施の形態６に係る集積回路素子を示す回路図である。
【符号の説明】
【００４９】
１００〜５００    ＥＤ型インバータ回路
１０１〜５０１    基板
１０２〜５０２    バッファ層
１０３、２０３、３１６、４０３、５０３  ｐ−ＧａＮ層
１０４〜５０４    ＡｌＧａＮ層
１０４ａ〜５０４ａ、４１７ａ、５１８ａ  開口部
１０５〜５０５    ゲート絶縁膜
１０６〜５０６、１０９〜５０９  ゲート電極
１０７〜５０７、１１０〜５１０  ソース電極
１０８〜５０８、１１１〜５１１  ドレイン電極
２１２〜２１５    ｎ＋−ＧａＮ層
３０３、４１７    ｕｎｄｏｐｅ−ＧａＮ層
３０３ａ          表面
５１８            スペーサ層
１０００          集積回路素子
Ｔ１１〜Ｔ５１、Ｔ１２〜Ｔ５２  トランジスタ
【図１】
0004514063.tif 000002
【図２】
0004514063.tif 000003
【図３】
0004514063.tif 000004
【図４】
0004514063.tif 000005
【図５】
0004514063.tif 000006
【図６】
0004514063.tif 000007