(57)【特許請求の範囲】
【請求項１】
メモリセルが行列状に配置され、それぞれ独立したウェル内に形成される複数の第１のメモリブロックと、
前記複数の第１のメモリブロック中にそれぞれ設けられ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えて前記第１のメモリブロックを活性化する第１のデコーダと、
前記第１のメモリブロックと実質的に等しい構成で、独立したウェル内に形成される少なくとも１つの第２のメモリブロックと、
前記第２のメモリブロック中に設けられ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えて前記第２のメモリブロックを活性化する第２のデコーダと、
前記第１、第２のデコーダにブロックアドレス情報を出力するブロックアドレスバッファと、
記憶素子と、前記記憶素子の記憶情報を保持するラッチ回路とを有し、不良ブロックアドレスを記憶する不良ブロックアドレス記憶部であって、前記不良ブロックアドレス記憶部の読み出し動作は電源投入時に行なわれ、前記記憶素子の記憶情報が前記ラッチ回路にラッチされる不良ブロックアドレス記憶部と、
前記不良ブロックアドレス記憶部の前記ラッチ回路にラッチされている不良ブロックアドレスと前記ブロックアドレスバッファから入力されたブロックアドレスとを比較する不良ブロックアドレス比較部と
を具備し、
前記不良ブロックアドレス比較部で一致が検出されたときに、不良が発生した第１のメモリブロックを選択する前記第１のデコーダを非選択状態にして前記ソース線に基板電位を与えないようにすると共に、前記第２のデコーダを選択状態にして前記ソース線に基板電位を与え、
メモリブロックの一括消去時に、前記不良が発生した第１のメモリブロックを分離することを特徴とする半導体記憶装置。
【請求項２】
前記複数メモリブロックの一括消去時に、前記不良ブロックアドレス記憶部に記憶されている不良ブロックアドレスが前記ブロックアドレスバッファに入力され、前記第１のデコーダは、前記メモリブロック毎に設けられた第１のラッチ回路に第１のデータをラッチすることにより、前記第１のラッチ回路に第１のデータがラッチされるメモリブロック中のメモリセルへの消去電位の印加を禁止することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
メモリセルの消去時に浮遊ゲート中のエレクトロンをウェル領域に引き抜くタイプの半導体記憶装置において、
メモリセルが行列状に配置されたメモリセルアレイ、前記メモリセルアレイ中のメモリセルの行を選択するロウデコーダ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えてブロックを選択するためのブロックデコーダ、強制的に選択を禁止するためのディセーブルラッチ、及び前記メモリセルアレイ中のメモリセルの列を選択するためのカラム選択ゲートをそれぞれ備え、それぞれが独立したウェル内に形成される複数のブロックコアと、
前記複数のブロックコアと実質的に等しい構成で、独立したウェル内に形成される少なくとも１つの救済用のブロックコアと、
ロウアドレス信号が入力され、前記複数のブロックコア及び救済用のブロックコア中のロウデコーダにそれぞれ内部ロウアドレス信号を供給するロウアドレスバッファと、
カラムアドレス信号が入力されるカラムアドレスバッファと、
前記カラムアドレスバッファから出力される内部カラムアドレス信号をデコードして、前記複数のブロックコア及び救済用のブロックコア中のカラム選択ゲートをそれぞれ選択するカラムデコーダと、
ブロックアドレスが入力され、前記複数のブロックコアの各ブロックデコーダにブロック選択信号を出力するブロックアドレスバッファと、
不良が発生したブロックコアのアドレスを記憶する救済用のアドレス記憶部と、
前記アドレス記憶部に記憶されているブロックコアのアドレスと前記ブロックアドレスバッファから出力されたブロック選択信号とを比較するアドレス比較部と、
パルス信号を出力するディセーブルパルス発生部と、
選択されたメモリセルから読み出されたデータを増幅するセンスアンプと、
前記センスアンプとデータの授受を行う入出力バッファと
を具備し、
前記ブロックコア中のメモリセルアレイに不良が発生したときに、このブロックコアのアドレスを前記アドレス記憶部に記憶し、前記アドレス比較部で一致が検出されたときに、前記アドレス比較部からディセーブル信号を出力し、不良が発生したブロックコア中のブロックデコーダを強制非選択にして前記ソース線に基板電位を与えないようにし、救済用のブロックコア中のブロックデコーダを選択状態にして前記ソース線に基板電位を与えることにより、不良が発生したブロックコアを救済用のブロックコアに置き換えるようにしてなり、
ブロックコアの一括消去時に、前記不良が発生したブロックコアを分離することを特徴とする半導体記憶装置。
【請求項４】
前記複数ブロックを同時に消去するときには、前記アドレス記憶部から不良アドレスを前記ブロックアドレスバッファに入力し、前記不良が発生したブロックコアの前記ディセーブルラッチにブロック選択信号を供給し、前記ディセーブルパルス発生部から出力されるパルス信号に応答してディセーブル信号をラッチすることにより、前記不良が発生したブロックコア中のブロックデコーダを強制非選択にすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
メモリセルが行列状に配置されたメモリセルアレイ、前記メモリセルアレイ中のメモリセルの行を選択するロウデコーダ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えてブロックを選択するためのブロックデコーダ、強制的に選択を禁止するためのディセーブルラッチ、及び前記メモリセルアレイ中のメモリセルの列を選択するためのカラム選択ゲートをそれぞれ備え、それぞれが独立したウェル内に形成される複数の第１ブロックコアと、
前記複数のブロックコアと実質的に等しい構成で、独立したウェル内に形成される少なくとも１つの第２ブロックコアと、
ロウアドレス信号が入力され、前記複数の第１ブロックコア及び第２ブロックコア中のロウデコーダにそれぞれ内部ロウアドレス信号を供給するロウアドレスバッファと、
カラムアドレス信号が入力されるカラムアドレスバッファと、
前記カラムアドレスバッファから出力される内部カラムアドレス信号をデコードして、前記複数の第１ブロックコア及び第２ブロックコア中のカラム選択ゲートをそれぞれ選択するカラムデコーダと、
ブロックアドレスが入力され、前記複数の第１ブロックコアの各ブロックデコーダにブロック選択信号を出力するブロックアドレスバッファと、
不良が発生した第１ブロックコアのアドレスを記憶する救済アドレス記憶部と、
前記アドレス記憶部に記憶されている第１ブロックコアのアドレスと前記ブロックアドレスバッファから出力されたブロック選択信号とを比較するアドレス比較部と、
パルス信号を出力し、前記複数の第１ブロックコア及び第２ブロックコア中に設けられたディセーブルラッチの動作を制御するディセーブルパルス発生部と、
選択されたメモリセルから読み出されたデータを増幅するセンスアンプと、
前記センスアンプとデータの授受を行う入出力バッファと
を具備し、
前記複数ブロックを同時に消去するときには、前記アドレス記憶部から不良アドレスを前記ブロックアドレスバッファに入力し、前記不良が発生したブロックコアの前記ディセーブルラッチにブロック選択信号を供給し、前記ディセーブルパルス発生部から出力されるパルス信号に応答してディセーブル信号をラッチすることにより、前記不良が発生したブロックコア中のブロックデコーダを強制非選択にし、前記ソース線に基板電位を与えないようにして前記不良が発生したブロックコアを分離することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、積層ゲート構造のＭＯＳ型トランジスタを記憶素子として用い、データの再書き込み／読み出しが可能な半導体記憶装置に関し、特に部分的に消去可能な半導体記憶装置に不良が発生した場合の救済技術に関する。
【０００２】
【従来の技術】
電気的にデータの消去／再書き込みを行うＥＥＰＲＯＭのメモリセルは、通常、図７に示すような、それぞれが絶縁膜で分離された２層の多結晶シリコンを用いた積層ゲート構造のＭＯＳ型トランジスタ（不揮発性トランジスタ）で構成されている。第１層目の多結晶シリコンにより浮遊ゲート１１が、第２層目の多結晶シリコンにより制御ゲート１２がそれぞれ形成される。上記浮遊ゲート１１及び制御ゲート１２下のシリコン基板１３中には、ソース領域１４とドレイン領域１５が離隔して形成されている。上記基板１３の主表面上の全面には、層間絶縁膜１６が形成されており、この層間絶縁膜１６のドレイン領域１５上にコンタクトホール１７が形成される。上記層間絶縁膜１６上及びコンタクトホール１７内には、アルミニウム等の金属で形成されたデータ線（ビット線）１８が形成され、ドレイン領域１５と電気的に接続されている。
【０００３】
次に、このような構造のメモリセルにおけるデータの書き込み、読み出し及び消去動作について説明する。
【０００４】
書き込み動作は、例えばドレイン電位ＶＤを５．０Ｖ、制御ゲート電位ＶＣＧを９Ｖ、ソース電位ＶＳを０Ｖにそれぞれ設定し、浮遊ゲート１１中にホットエレクトロンを注入してしきい値電圧を変化させることにより行われる。
【０００５】
また、消去動作は、例えば制御ゲート電位ＶＣＧを−７Ｖ、ドレインをフローティング状態とし、ソース電位ＶＳとして例えば５Ｖを印加する。これによって、浮遊ゲート１１中のエレクトロンは、トンネル効果によりソース領域１４に引き抜かれる。
【０００６】
読み出し動作は、例えば制御ゲート電位ＶＣＧを４．８Ｖ、ドレイン電位ＶＤを０．６Ｖ、ソース電位ＶＳを０Ｖにそれぞれ設定することにより行われる。この時、メモリセルが書き込み状態であれば、ソース，ドレイン間に電流は流れない。この時の記憶データを“０”とする。メモリセルが消去状態であれば、ソース，ドレイン領域間に３０μＡ程度の電流が流れる。この時の記憶データを“１”とする。
【０００７】
ところで、上記のような構成のメモリセルにおいては、製造工程や結晶欠陥等により様々な不良が発生する。例えば、シリコン基板１３と浮遊ゲート１１または制御ゲート１２とがショートすることが考えられる。この場合には、正常な書き込み／消去、及び読み出し動作ができなくなってしまう。この問題は、半導体記憶装置の記憶容量の増加に伴って大きな問題となっており、特に微細加工の立ち上げ初期には重要である。
【０００８】
この問題を回避するために、通常は、半導体記憶装置中に様々な救済手段が搭載されている。図８は、上述したような積層ゲート構造のＭＯＳ型トランジスタをメモリセルとして用い、不良が発生したときに救済するための救済手段を設けた不揮発性半導体記憶装置の概略構成を示すブロック図である。この半導体記憶装置は、カラムアドレスバッファ２０、カラムデコーダ２１、ロウアドレスバッファ２２、Ｒ／Ｄ（救済用）アドレス記憶部２３、Ｒ／Ｄアドレス比較部２４、ブロックアドレスバッファ２５、ブロックコア２６−０〜２６−ｎ、センスアンプ（Ｓ／Ａ）２７、入出力バッファ２８及び入出力パッド２９等を含んで構成されている。上記各ブロックコア２６−０〜２６−ｎ中にはそれぞれ、メモリセルアレイ３０、ロウデコーダ３１、Ｒ／Ｄメモリセルアレイ３２、Ｒ／Ｄロウデコーダ３３、ブロックデコーダ３４及びカラム選択ゲートＣＴ０〜ＣＴｊを備えている。
【０００９】
上記メモリセルアレイ３０中には、図７に示したようなメモリセルが行列状に配置されている。各メモリセルはそれぞれ、ドレインがビット線ＢＬ０〜ＢＬｊに列毎に共通接続され、制御ゲートがワード線ＷＬ０〜ＷＬｋに行毎に共通接続されている。
【００１０】
上記ロウアドレスバッファ２２には、外部からロウアドレス信号ＡＤＤＲｉが入力され、その出力信号ＡＲＳｉが内部ロウアドレス信号として各ブロックコア２６−０〜２６−ｎ中のロウデコーダ３１に供給される。このロウデコーダ３１により、ワード線ＷＬ１〜ＷＬｋ中の１本のワード線が選択される。カラムアドレスバッファ２０には外部からカラムアドレス信号ＡＤＤＣｉが入力され、その出力信号ＡＣＳｉが内部カラムアドレス信号としてカラムデコーダ２１に供給されてデコードされ、各ブロックコア２６−０〜２６−ｎ中のカラム選択ゲートＣＴ０〜ＣＴｊに供給される。そして、カラム選択ゲートＣＴ０〜ＣＴｊによってビット線ＢＬ０〜ＢＬｊのいずれかが選択され、この選択されたビット線と上記選択されたワード線とに接続された１つのメモリセルが選択される。
【００１１】
選択されたメモリセルの記憶データは、選択されたカラム選択ゲートを介してセンスアンプ２７に供給されて増幅された後、入出力バッファ２８により入出力パッド２９から外部に導出される。
【００１２】
次に、上記メモリセルアレイ３０に不良があった場合を考える。不良セルの救済に用いられるＲ／Ｄメモリセルアレイ３２中には、上記メモリセルアレイ２１と同様に複数のメモリセルが行列状に配置されている。本装置においては、不良番地を予めＲ／Ｄアドレス記憶部２３に記憶しており、このＲ／Ｄアドレス記憶部２３の出力信号ＡＦｉと上記ロウアドレスバッファ２２の出力信号ＡＲＳｉとをＲ／Ｄアドレス比較部２４により比較している。そして、この比較結果が一致した場合に、Ｒ／Ｄアドレス比較部２４から信号ＨＩＴＲが出力され、各ブロックコア２６−０〜２６−ｎ中のＲ／Ｄロウデコーダ３３に供給される。これによって、不良セルが存在するメモリセルアレイ３０に対応するＲ／Ｄロウデコーダ３３がイネーブル状態となり、ワード線ＷＬＲＤ−０〜ＷＬＲＤ−Ｉのいずれかが選択される。この時、不良セルが存在するメモリセルアレイ３０に対応するロウデコーダ３１は、上記Ｒ／Ｄアドレス比較部１３から出力される信号ＲＯＷＤＩＳにより強制非選択状態となる。また、メモリセルアレイ３０とＲ／Ｄメモリセルアレイ３２中の全てのメモリセルのソースには共通ソース線ＳＬｉ（ｉ＝０〜ｎ）が接続されており、共通にブロックデコーダ３４の出力信号が供給され、消去時には同時に消去動作が行われる（ブロック消去）。
【００１３】
通常、１つの半導体記憶装置の中には、複数の消去用コア（図８ではブロックコア２６−０〜２６−ｎに対応する）が存在する。次に、本装置の消去動作について詳しく説明する。ブロックコア２６−０〜２６−ｎ内のメモリセルアレイ３０及びＲ／Ｄメモリセルアレイ３２内の各メモリセルのソース線には、共通ソース線ＳＬｉ（ｉ＝０〜ｎ）よりソース電位５Ｖが印加される。また、ワード線ＷＬ０〜ＷＬｋ及びＷＬＲＤ−０〜ＷＬＲＤ−Ｉにはそれぞれ、ロウデコーダ３１及びＲ／Ｄロウデコーダ３３から−７Ｖが印加される。但し、メモリセルアレイ３０中の不良ロウ及びＲ／Ｄメモリセルアレイ３２中の未使用のＲ／Ｄロウには０Ｖが印加される。この時、全てのメモリセルの基板電位も０Ｖとなっており、これにより不良セルに対するストレスを回避するようになっている。
【００１４】
しかし、近年、半導体記憶装置の集積度向上に伴い、図７に示したメモリセルの構造自体が問題となってきている。すなわち、消去においては、消去後のメモリセルのしきい値電圧のばらつきが少ないことが非常に重要になってくるため、図７に示したメモリセルでは、ソース領域１４を比較的深く形成している。この時、ゲート下への不純物の入り込み（Ｘｊ）も大きくなるため、実効的なゲート長（Ｌｅｆｆ）は短くなる。よって、この点を考慮して制御ゲート長を決める必要があり、制御ゲート１２を予め長く設定する必要がある。このためセル面積の縮小を妨げる要因になっている。
【００１５】
このような点に考慮し、図９のような構造のメモリセルが提案されている。図９において、図７に対応する部分には同じ符号を付している。このメモリセルは、シリコン基板１３中に形成されたＰウェル領域３５に形成されており、このＰウェル領域３５は素子分離用のＮウェル領域３６内に形成されている。
【００１６】
このような構造のメモリセルの書き込み及び読み出し動作は、上記図７に示したメモリセルと同様である。この書き込みや読み出し動作においては、Ｎウェル領域３６及びＰウェル領域３５に０Ｖを印加する。一方、消去動作は次のように行う。すなわち、例えば制御ゲート電位ＶＣＧを−７．５Ｖ、ドレインをフローティングとし、Ｐウェル領域３５及びＮウェル領域３６に例えば７Ｖを印加する。ソース電位ＶＳは１０Ｖとする（フローティングでも可）。これによって、浮遊ゲート１１中のエレクトロンは、トンネル効果によりＰウェル領域３５に引き抜かれる。この際、浮遊ゲート１１とＰウェル領域３５とが対向する全面で消去が行われるため、ソース領域１４を深く形成する必要がなく、ゲート下への不純物の入り込み（Ｘｊ）も小さくできるので、セル面積を容易に縮小できる。
【００１７】
次に、このような構造のメモリセルを上記図８に示した半導体記憶装置に適用することを考える。この時、Ｐウェル領域３５とＮウェル領域３６は、共通ソース線ＳＬｉで各メモリセルのソースに共通接続されているものとする。上述したように、消去時においては、不良ロウ及び未使用のＲ／Ｄロウには０Ｖが印加される。しかし、この際、メモリセルの基板電位であるＰウェル電位としては７Ｖが印加される。例えば、制御ゲート１２と基板（Ｐウェル領域３５）がショートしている場合、Ｐウェル領域３５の電位はロウデコーダ３１を介して短絡され、正常なＰウェル電位を印加できなくなる。この結果、そのブロックは消去不可、または規定時間内に消去できなくなってしまう可能性がでてくる。
【００１８】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置では、ソースに高電位を印加し、浮遊ゲート中のエレクトロンをソースに引き抜く構造のメモリセルを用いると、ロウ単位での不良救済が可能であるものの、メモリセル面積の縮小化が困難であるという問題があった。この問題を解決するために、基板となるＰウェル領域に高電位を印加して浮遊ゲート中のエレクトロンをＰウェル領域に引き抜く構造のメモリセルを用いると、セル面積の縮小化は容易であるものの、ロウ単位での不良救済をした場合に、Ｐウェル領域の電位が正常に印加できず、消去ができなくなるという問題があった。
【００１９】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、メモリセルの消去時に浮遊ゲート中のエレクトロンを基板（Ｐウェル領域）に引き抜くタイプの半導体記憶装置において、メモリセル内に不良があっても確実に救済できる半導体記憶装置を提供することにある。
【００２０】
また、半導体記憶装置内の全ブロックを一括で消去する場合、不良のあったブロックコアに対しては電圧を印加しないようにすることで、不良部分による電位降下を抑えることができ、正常なブロックコアの消去を妨げない半導体記憶装置を提供することにある。
【００２１】
更に、不良アドレスの記憶素子として、本体と同様なメモリセルを使用し、消去時のメモリセルのしきい値電圧を接地レベル以下まで消去することにより、制御ゲート電位が電源電圧で読み出しでき、制御ゲート電位のコントロールの必要がなく、低電圧動作品の動作マージンを大きくすることができる半導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、メモリセルが行列状に配置され、それぞれ独立したウェル内に形成される複数の第１のメモリブロックと、前記複数の第１のメモリブロック中にそれぞれ設けられ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えて前記第１のメモリブロックを活性化する第１のデコーダと、前記第１のメモリブロックと実質的に等しい構成で、独立したウェル内に形成される少なくとも１つの第２のメモリブロックと、前記第２のメモリブロック中に設けられ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えて前記第２のメモリブロックを活性化する第２のデコーダと、前記第１、第２のデコーダにブロックアドレス情報を出力するブロックアドレスバッファと、記憶素子と、前記記憶素子の記憶情報を保持するラッチ回路とを有し、不良ブロックアドレスを記憶する不良ブロックアドレス記憶部であって、前記不良ブロックアドレス記憶部の読み出し動作は電源投入時に行なわれ、前記記憶素子の記憶情報が前記ラッチ回路にラッチされる不良ブロックアドレス記憶部と、前記不良ブロックアドレス記憶部の前記ラッチ回路にラッチされている不良ブロックアドレスと前記ブロックアドレスバッファから入力されたブロックアドレスとを比較する不良ブロックアドレス比較部とを具備し、前記不良ブロックアドレス比較部で一致が検出されたときに、不良が発生した第１のメモリブロックを選択する前記第１のデコーダを非選択状態にして前記ソース線に基板電位を与えないようにすると共に、前記第２のデコーダを選択状態にして前記ソース線に基板電位を与え、複数メモリブロックの一括消去時に、前記不良が発生した第１のメモリブロックを分離する。
【００２３】
また、この発明の一態様に係る半導体記憶装置は、メモリセルの消去時に浮遊ゲート中のエレクトロンをウェル領域に引き抜くタイプの半導体記憶装置において、メモリセルが行列状に配置されたメモリセルアレイ、前記メモリセルアレイ中のメモリセルの行を選択するロウデコーダ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えてブロックを選択するためのブロックデコーダ、強制的に選択を禁止するためのディセーブルラッチ、及び前記メモリセルアレイ中のメモリセルの列を選択するためのカラム選択ゲートをそれぞれ備え、それぞれが独立したウェル内に形成される複数のブロックコアと、
前記複数のブロックコアと実質的に等しい構成で、独立したウェル内に形成される少なくとも１つの救済用のブロックコアと、ロウアドレス信号が入力され、前記複数のブロックコア及び救済用のブロックコア中のロウデコーダにそれぞれ内部ロウアドレス信号を供給するロウアドレスバッファと、カラムアドレス信号が入力されるカラムアドレスバッファと、前記カラムアドレスバッファから出力される内部カラムアドレス信号をデコードして、前記複数のブロックコア及び救済用のブロックコア中のカラム選択ゲートをそれぞれ選択するカラムデコーダと、ブロックアドレスが入力され、前記複数のブロックコアの各ブロックデコーダにブロック選択信号を出力するブロックアドレスバッファと、不良が発生したブロックコアのアドレスを記憶する救済用のアドレス記憶部と、前記アドレス記憶部に記憶されているブロックコアのアドレスと前記ブロックアドレスバッファから出力されたブロック選択信号とを比較するアドレス比較部と、パルス信号を出力するディセーブルパルス発生部と、選択されたメモリセルから読み出されたデータを増幅するセンスアンプと、前記センスアンプとデータの授受を行う入出力バッファとを具備し、前記ブロックコア中のメモリセルアレイに不良が発生したときに、このブロックコアのアドレスを前記アドレス記憶部に記憶し、前記アドレス比較部で一致が検出されたときに、前記アドレス比較部からディセーブル信号を出力し、不良が発生したブロックコア中のブロックデコーダを強制非選択にして前記ソース線に基板電位を与えないようにし、救済用のブロックコア中のブロックデコーダを選択状態にして前記ソース線に基板電位を与えることにより、不良が発生したブロックコアを救済用のブロックコアに置き換えるようにしてなり、複数メモリブロックの一括消去時に、前記不良が発生したブロックコアを分離する。
【００２４】
更に、この発明の一態様に係る半導体記憶装置は、メモリセルが行列状に配置されたメモリセルアレイ、前記メモリセルアレイ中のメモリセルの行を選択するロウデコーダ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えてブロックを選択するためのブロックデコーダ、強制的に選択を禁止するためのディセーブルラッチ、及び前記メモリセルアレイ中のメモリセルの列を選択するためのカラム選択ゲートをそれぞれ備え、それぞれが独立したウェル内に形成される複数の第１ブロックコアと、前記複数のブロックコアと実質的に等しい構成で、独立したウェル内に形成される少なくとも１つの第２ブロックコアと、ロウアドレス信号が入力され、前記複数の第１ブロックコア及び第２ブロックコア中のロウデコーダにそれぞれ内部ロウアドレス信号を供給するロウアドレスバッファと、カラムアドレス信号が入力されるカラムアドレスバッファと、前記カラムアドレスバッファから出力される内部カラムアドレス信号をデコードして、前記複数の第１ブロックコア及び第２ブロックコア中のカラム選択ゲートをそれぞれ選択するカラムデコーダと、ブロックアドレスが入力され、前記複数の第１ブロックコアの各ブロックデコーダにブロック選択信号を出力するブロックアドレスバッファと、不良が発生した第１ブロックコアのアドレスを記憶する救済アドレス記憶部と、前記アドレス記憶部に記憶されている第１ブロックコアのアドレスと前記ブロックアドレスバッファから出力されたブロック選択信号とを比較するアドレス比較部と、パルス信号を出力し、前記複数の第１ブロックコア及び第２ブロックコア中に設けられたディセーブルラッチの動作を制御するディセーブルパルス発生部と、選択されたメモリセルから読み出されたデータを増幅するセンスアンプと、前記センスアンプとデータの授受を行う入出力バッファとを具備し、前記複数ブロックを同時に消去するときには、前記アドレス記憶部から不良アドレスを前記ブロックアドレスバッファに入力し、前記不良が発生したブロックコアの前記ディセーブルラッチにブロック選択信号を供給し、前記ディセーブルパルス発生部から出力されるパルス信号に応答してディセーブル信号をラッチすることにより、前記不良が発生したブロックコア中のブロックデコーダを強制非選択にし、前記ソース線に基板電位を与えないようにして前記不良が発生したブロックコアを分離する。
【００３０】
上記のような構成によれば、ブロックコアを１つの単位として不良救済を行うので、基板となるＰウェル領域に高電位を印加して浮遊ゲート中のエレクトロンをＰウェル領域に引き抜く構造のメモリセルを用いた場合に、メモリセル内に不良があっても確実に救済できる。
【００３１】
また、半導体記憶装置内の全ブロックを一括で消去する場合、不良のあったブロックコアに対しては電圧を印加しないようにできるので、不良部分による電位降下を抑えることができ、正常なブロックコアの消去を妨げない。
【００３２】
更に、制御ゲートが電源電位で読み出しでき、制御ゲート電位のコントロールの必要がなく、低電圧動作品の動作マージンを大きくすることができる。
【００３３】
更にまた、ヒューズブローしたか否かに応じて不良ブロックアドレスを記憶できる。
【００３４】
ラッチ回路によるラッチ動作を電源投入時に行えば、ヒューズセルの読み出しによるアクセスの遅れを防ぐことができる。
【００３５】
また、上記のような構成によれば、ブロックコアを１つの単位として不良救済を行うので、基板となるＰウェル領域に高電位を印加して浮遊ゲート中のエレクトロンをＰウェル領域に引き抜く構造のメモリセルを用いた場合に、メモリセル内に不良があっても確実に救済できる。
【００３６】
不良が発生したブロックコア中のブロックデコーダを強制非選択にすれば、不良ブロックへの電位の印加を防ぐことができ、電位の低下を防止できる。
【００３７】
また、複数のブロックコアをそれぞれ独立したウェル内に形成すれば、不良ブロックを完全に分離できる。
【００３８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３９】
図１は、この発明の実施の形態に係る半導体記憶装置の要部を示すブロック図である。この半導体記憶装置は、カラムアドレスバッファ４０、カラムデコーダ４１、ロウアドレスバッファ４２、Ｒ／Ｄ（救済用）アドレス記憶部４３、Ｒ／Ｄアドレス比較部４４、ブロックアドレスバッファ４５、ディセーブルパルス発生部４６、ブロックコア４７−０〜４７−ｎ、Ｒ／Ｄブロックコア４７−ＲＤ、センスアンプ（Ｓ／Ａ）４８、入出力バッファ４９及び入出力パッド５０等を含んで構成されている。上記各ブロックコア４７−０〜４７−ｎ，４７−ＲＤはそれぞれ、メモリセルアレイ５１、ロウデコーダ５２、ブロックデコーダ５３、ディセーブルラッチ（ＬＡＴ）５４及びカラム選択ゲートＣＴ０〜ＣＴｊを備えている。
【００４０】
上記各ブロックコア４７−０〜４７−ｎ，４７−ＲＤ中のメモリセルアレイ５１は、それぞれ独立したＰウェル領域中に形成され、各々のＰウェル領域はＮウェル領域中に形成されている。そして、上記各メモリセルアレイ５１中には、図９に示したような不揮発性トランジスタからなるメモリセルが行列状に配置されている。各々のメモリセルはそれぞれ、上記各ブロックコア４７−０〜４７−ｎ，４７−ＲＤ毎に、ドレインがビット線ＢＬ０〜ＢＬｊに列毎に共通接続され、制御ゲートがワード線ＷＬ０〜ＷＬｋに行毎に共通接続されている。
【００４１】
すなわち、本実施の形態の半導体記憶装置では、図８に示した従来の半導体記憶装置における各ブロックコア２６−０〜２６−ｎ中のロウ単位で救済を行うためのＲ／Ｄメモリセルアレイ３２及びＲ／Ｄロウデコーダ３３は設けられていない。そして、これらに代えて、通常選択されるブロックコア４７−０〜４７−ｎと構成を同じくしたブロックコア単位での救済用のＲ／Ｄブロックコア４７−ＲＤが設けられている。また、各ブロックコア４７−０〜４７−ｎ，４７−ＲＤ中は、強制的に選択を禁止するためのディセーブルラッチ（ＬＡＴ）５４を備えている。このディセーブルラッチ５４には、ブロックデコーダ５３から出力されるブロック選択信号／Ｂｉ（ｉ＝０〜ｎ，ＲＤ）が入力されており、ディセーブルパルス発生部４６から出力される信号／ＳＥＴＰＬＳに応答してラッチ信号／ＤＩＳｉ（ｉ＝０〜ｎ，ＲＤ）をラッチし、上記ブロックデコーダ５３を強制的に非選択にするようになっている。
【００４２】
上記のような構成において、ロウアドレスバッファ４２には、外部からロウアドレス信号ＡＤＤＲｉが入力され、その出力信号ＡＲＳｉが内部ロウアドレス信号として各ブロックコア４７−０〜４７−ｎ，４７−ＲＤ中のロウデコーダ５２に供給される。このロウデコーダ５２により、メモリセルアレイ５１中のワード線ＷＬ０〜ＷＬｋのうちの１本のワード線が選択される。カラムアドレスバッファ４０には外部からカラムアドレス信号ＡＤＤＣｉが入力され、その出力信号ＡＣＳｉが内部カラムアドレス信号としてカラムデコーダ４１に供給されてデコードされる。上記カラムデコーダ４１の出力信号によって、各ブロックコア４７−０〜４７−ｎ，４７−ＲＤ中のカラム選択ゲートＣＴ０〜ＣＴｊのいずれかが選択されることにより、ビット線ＢＬ０〜ＢＬｊが選択される。ブロックアドレスバッファ４５には、ブロックアドレス信号ＡＤＤＢＬｉが供給され、その出力信号ＡＢＬＳｉが各ブロックコア４７−０〜４７−ｎ，４７−ＲＤ中のブロックデコーダ５３に供給される。これによって、選択されたブロックコア中のメモリセルアレイにおける選択されたワード線と選択されたビット線とに接続された１つのメモリセルが選択される。選択されたメモリセルの記憶データは、選択されたブロックコアにおけるカラム選択ゲートを介してセンスアンプ４８に供給されて増幅された後、入出力バッファ４９に供給され、入出力パッド５０から外部に導出される。
【００４３】
次に、本実施の形態に係る半導体記憶装置において、メモリセルアレイ５１中に不良があった場合を考える。本装置においては、メモリセルアレイ５１に不良があった場合は、その不良があったブロックコアのアドレスを予めＲ／Ｄアドレス記憶部４３に記憶しており、このＲ／Ｄアドレス記憶部４３の出力信号ＡＦｉとブロックアドレスバッファ４５の出力信号ＡＢＬＳｉとをＲ／Ｄアドレス比較部４４により比較する。この比較結果が一致した場合、Ｒ／Ｄアドレス比較部４４から信号ＨＩＴＢＬＫが出力される。この時、Ｒ／Ｄブロックコア４７−ＲＤ中のブロックデコーダ５３は選択状態となる。また、同時にＲ／Ｄアドレス比較部４４から信号／ＢＬＫＤＩＳが出力されて不良があったブロックコア中の通常選択用のブロックデコーダ５３に供給され、このブロックデコーダ５３は強制非選択状態となる。これによって、不良のあったブロックコアが救済用のＲ／Ｄブロックコア４７−ＲＤに置き換えられる。この際、Ｒ／Ｄブロックコア４７−ＲＤ中の同入力部分には、上記信号／ＢＬＫＤＩＳは入力しない（例えば、電源＝Ｖｓｓを入力する）。救済用ブロックコア４７−ＲＤ中のメモリセルアレイ５１中には、基板（Ｐウェル領域）と、浮遊ゲートまたは制御ゲートとのショート等の不良がなければ、図９に示したような構造の不揮発性トランジスタをメモリセルとして用いても正常に消去を行える。
【００４４】
このような半導体記憶装置においては、通常、消去はブロックコア単位で行える。しかし、テスト時間の短縮等を考えると、複数ブロックを一括で消去できることが望ましい。このため、テストモードとして、複数ブロックを強制選択するモードを付加することがある。この場合、不良のあるブロックコアについても強制選択してしまう。この結果、不良セルからのリークにより、全ブロックに正常な基板電位ＳＬｉが印加できなくなり、全ブロックとも消去できなくなる可能性がでてくる。本実施の形態では、この点にも着目しており、テスト信号／ＢＬＫＬＯＣＫが立ち上がると、Ｒ／Ｄアドレス記憶部４３に記憶されている不良アドレスデータ（信号ＦＡＤｉ）がブロックアドレスバッファ４５に入力され、不良ブロックコア中のブロックデコーダ５３が選択状態となる。この時、ディセーブルパルス発生部４６から信号／ＳＥＴＰＬＳが出力され、このブロックのディセーブルラッチ５４にラッチされる。ディセーブルラッチ５４にラッチされると、このブロックのブロックデコーダ５３は強制非選択となり、全ブロック一括消去においても不良ブロックへの電位の印加を防ぐことができ、電位の低下を防止できる。したがって、全ブロック一括消去が可能になる。
【００４５】
図２は、上記図１に示した回路におけるブロックアドレスバッファ４５の詳細な回路構成例を示す回路図である。このバッファ４５は、クロックドインバータ６１，６２とインバータ６３，６４を含んで構成されている。上記クロックドインバータ６１，６２の入力端にはそれぞれ、ブロックアドレス信号ＡＤＤＢＬｉとＲ／Ｄアドレス記憶部４３から信号ＦＡＤｉ（不良アドレスデータ）が供給される。また、これらクロックドインバータ６１，６２の一方のクロック入力端にはそれぞれテスト信号／ＢＬＫＬＯＣＫが供給され、他方のクロック入力端にはこのテスト信号／ＢＬＫＬＯＣＫがインバータ６３で反転されて供給される。上記各クロックドインバータ６１，６２の出力信号はインバータ６４の入力端に供給され、このインバータ６４から出力信号ＡＢＬＳｉが出力されるようになっている。
【００４６】
上記テスト信号／ＢＬＫＬＯＣＫは、通常“Ｈ”レベルになっており、この時には出力信号ＡＢＬＳｉとして上記ブロックアドレス信号ＡＤＤＢＬｉがクロックドインバータ６１とインバータ６４を介して転送され出力される。一方、テスト時には上記テスト信号／ＢＬＫＬＯＣＫが“Ｌ”レベルとなり、出力信号ＡＢＬＳｉとして上記不良アドレスデータを示す信号ＦＡＤｉがクロックドインバータ６２とインバータ６４を介して転送され出力される。上記ブロックアドレスバッファ４５の出力信号ＡＢＬＳｉは、各ブロックコア４７−０〜４７−ｎとＲ／Ｄブロックコア４７−ＲＤ中のブロックデコーダ５３に供給される。
【００４７】
図３は、上記図１に示した回路におけるＲ／Ｄアドレス記憶部４３の一部の構成例を示しており、メモリセルをヒューズセルとして使用する場合の回路例である。この回路は、メモリセルトランジスタＣ１、Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタＰ１、０Ｖ付近のＶｔｈを持つＮチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタＮ１、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２，ＣＩＮＶ３、及びインバータＩＮＶ１，ＩＮＶ２を含んでいる。メモリセルトランジスタ（以下、ヒューズセルと称する）Ｃ１は、本体（各メモリセルアレイ５１中のメモリセル）と同一構造のトランジスタで、アドレスの情報を記憶するものである。ここで、アドレス“０”を記憶する場合、ヒューズセルＣ１のしきい値電圧は接地（ＧＮＤ）レベル以下まで深く消去される。また、“１”を記憶する場合、正のレベル（例えばＶｔｈ＝５Ｖ）まで書き込まれている。一方、ＰＭＯＳトランジスタＰ１は、ヒューズセルＣ１の情報を読み出す際の負荷であり、ゲート信号ＧＬＯＡＤにより、微少電流（例えば１μＡ）が流れるようなサイズに設定されている。この時、ゲート信号ＧＬＯＡＤは０Ｖレベルでも良いし、上記微少電流を流すための中間電位であっても良い。また、ゲートに信号ＦＳＢＩＡＳが入力されるＮＭＯＳトランジスタＮ１は、ヒューズセルＣ１のドレインの電位を制限する働きがある。この信号ＦＳＢＩＡＳのレベルとしては、ドレイン電位よりもＮＭＯＳトランジスタＮ１のしきい値電圧ＶｔｈＮ分高い電位が入力される。
【００４８】
上記２個のクロックドインバータＣＩＮＶ１，ＣＩＮＶ２とインバータＩＶＮ１は、ヒューズセルＣ１の記憶情報を保持するラッチ回路を構成している。このラッチ回路によるラッチ動作は、電源投入時に行われる。これは、ヒューズセルＣ１の読み出しによるアクセスの遅れを防ぐためである。電源投入時には、信号ＧＬＯＡＤ及び信号ＦＳＢＩＡＳを前述した読み出し時の電位に設定する。また、ヒューズセルＣ１の制御ゲートＶＣＧは、例えば電源投入時の電源電圧、例えば１Ｖに設定される。ソース電位及びウェル電位となる信号ＶＳＯＵも０Ｖである。この時、信号ＦＳＲＥＡＤは“Ｈ”レベルであり、信号／ＦＳＲＥＡＤはその反転信号となっている。これにより、ヒューズセルに“０”アドレスが記憶されている場合、しきい値電圧は負に消去されているため電流を流し、信号ＡＦｉとして“０”が出力される。また、“１”アドレスが記憶されている場合は、しきい値電圧Ｖｔｈは正に書き込まれているため電流は流れず、信号ＡＦｉとして“１”が出力される。読み出しが終わると、信号ＦＳＲＥＡＤは“Ｌ”レベルになり、ヒューズセルの情報がラッチされる。この際、読み出し時のヒューズセルＣ１の制御ゲートＶＣＧは電源電圧レベルであるため、電源電圧が低い状態で読み出し動作を行っても制御ゲートの電位をコントロールする必要がなく、低電圧動作品で特に有効となる。
【００４９】
図４は、上記図１に示した回路におけるＲ／Ｄアドレス記憶部の他の構成例を示している。上記図３に示した回路ではメモリセルを使用する場合を例にとって説明したが、ここではヒューズＦを用いている。基本的な回路構成は図３に示した回路と同じであるので同一部分に同じ符号を付してその詳細な説明は省略する。上記のような構成において、ヒューズＦをレーザーブローすると、図３に示したメモリセルＣ１に“１”を記憶したのと等価（信号ＡＦｉが“１”レベル）になり、レーザーブローしない場合には“０”を記憶した場合と等価（信号ＡＦｉが“０”レベル）になる。そして、テスト信号／ＢＬＫＬＯＣＫが立ち上がると上記信号ＡＦｉがクロックドインバータＣＩＮＶ３を介して信号ＦＡＤｉとしてブロックアドレスバッファ４５に供給される。このように、ヒューズＦを切断するか否かに応じて図３に示した回路と実質的に同じ動作を行う。
【００５０】
図５は、上記図１に示した回路におけるブロックアドレス比較部４４の構成例を示す回路図である。ブロックアドレス比較部４４は、ブロックアドレスのビット数分だけ設けられたＲ／Ｄアドレス検知器７１と、これら検知器７１の出力信号がそれぞれ供給される論理回路部７２とから構成されている。上記各検知器７１は、インバータ７３，７４，７５、ＰＭＯＳトランジスタ７６，７７及びＮＭＯＳトランジスタ７８，７９を含んで構成されている。Ｒ／Ｄアドレス記憶部４３から供給される信号ＡＦｉは、上記インバータ７３の入力端及びトランジスタ７６，７８のゲートに供給される。上記インバータ７３の出力信号は、上記トランジスタ７９，７７のゲートに供給される。ブロックアドレスバッファ４５から出力される信号ＡＢＬＳｉは、インバータ７４の入力端及びトランジスタ７６，７９の電流通路の一端に供給される。上記インバータ７４の出力信号は、トランジスタ７８，７７の電流通路の一端に接続される。上記トランジスタ７６〜７９の電流通路の他端はインバータ７５の入力端に接続され、このインバータ７５から信号ＨＩＴｉが出力される。
【００５１】
上記論理回路部７２は、ナンドゲート８０及びインバータ８１，８２で構成されている。上記ナンドゲート８０の第１の入力端には、メモリが活性化時に“Ｈ”レベルとなる信号ＥＮＡＢＬＥが供給される。第２乃至第４の入力端にはそれぞれ、３段のＲ／Ｄアドレス検知器７１から出力される信号ＨＩＴ０，ＨＩＴ１，ＨＩＴ２がそれぞれ供給される。このナンドゲート８０の出力は、インバータ８１を介して信号ＨＩＴＢＬＫとして出力されるとともに、インバータ８１，８２を順次介して信号／ＢＬＫＤＩＳとして出力される。
【００５２】
上記構成では、Ｒ／Ｄアドレス記憶部４３の出力信号ＡＦｉとブロックアドレスバッファ４５の出力信号ＡＢＬＳｉとをＲ／Ｄアドレス検知器７１で比較し、この比較結果が一致した場合、論理回路部７２から信号ＨＩＴＢＬＫが出力される。これによって、Ｒ／Ｄブロックコア４７−ＲＤ中のブロックデコーダ５３を選択状態にでき、同時に論理回路部７２から信号／ＢＬＫＤＩＳが出力されて不良があったブロックコア中の通常選択用のブロックデコーダ５３に供給され、このブロックデコーダ５３は強制非選択状態となる。よって、不良のあったブロックコアを救済用のＲ／Ｄブロックコア４７−ＲＤに置き換えることができる。
【００５３】
図６は、上記図１に示した回路におけるブロックデコーダ５３とディセーブルラッチ５４の構成例を示す回路図である。ブロックデコーダ５３は、ナンドゲート９０，９１、インバータ９２，９３及びソース電圧発生器９４を含んで構成され、ディセーブルラッチ５４はナンドゲート９５、ＰＭＯＳトランジスタ９６〜９８、及びＮＭＯＳトランジスタ９９〜１０１を含んで構成されている。上記ナンドゲート９０の第１乃至第３の入力端にはブロックアドレスバッファ４５から出力される信号ＡＢＬＳ０〜ＡＢＬＳ２が供給され、第４の入力端には上記ブロックアドレス比較部４４中のインバータ８２の出力信号／ＢＬＫＤＩＳが供給される。このナンドゲート９０の出力信号（ブロック選択信号）Ｂｉは、インバータ９２の入力端に供給されるとともに、トランジスタ９６，１００のゲートに供給される。上記インバータ９２の出力信号は、ナンドゲート９１の一方の入力端に供給され、このナンドゲート９１の他方の入力端には上記ナンドゲート９５の出力信号（ラッチ信号）／ＤＩＳｉが供給される。上記ナンドゲート９１の出力信号は、インバータ９３を介してソース電圧発生器９４に供給され、このソース電圧発生器９４から信号ＳＬｉが出力され、メモリセルアレイ５１に供給される。
【００５４】
一方、ディセーブルパルス発生部４６から出力される信号／ＳＥＴＰＬＳは、上記トランジスタ９７，９９のゲートに供給され、信号／ＣＬＲＰＬＳはナンドゲート９５の一方の入力端に供給される。上記信号／ＳＥＴＰＬＳは当該ラッチ５４をセットするものであり、信号／ＣＬＲＰＬＳはリセットするための信号である。上記トランジスタ９６，９７，９９の電流通路は直列接続され、直列接続された電流通路の一端は電源に、他端はトランジスタ１００，１０１の電流通路の接続点に接続されている。また、トランジスタ９８，１００，１０１の電流通路は電源と接地点間に接続されている。そして、上記トランジスタ９７，９９の電流通路の接続点、及び上記トランジスタ９８，１００の電流通路の接続点はそれぞれナンドゲート９５の他方の入力端に接続され、このナンドゲート９５の出力信号がトランジスタ９８，１０１のゲートに供給されるようになっている。
【００５５】
このような構成において、ブロックデコーダ５３は、ブロックアドレスバッファから出力される信号ＡＢＬＳｉ（ＡＢＬＳ０，ＡＢＬＳ１，ＡＢＬＳ２）とＲ／Ｄアドレス比較部４４から出力される信号／ＢＬＫＤＩＳとに応じてソース線電圧発生器９４の動作を制御してブロックコア毎に選択的に基板電位ＳＬｉ与えることができる。また、ディセーブルラッチ５４によって不良ブロックコア中のブロックデコーダ５３が強制非選択となるので、全ブロック一括消去においても不良ブロックへの電位の印加を防ぐことができ、電位の低下を防止できる。この結果、全ブロック一括消去が可能になる。
【００５６】
上述したように、この発明によれば、メモリセルの消去時に浮遊ゲートのエレクトロンを基板（Ｐウェル領域）に引き抜くタイプの半導体記憶装置において、メモリセル内に不良があっても確実に救済できる。
【００５７】
また、半導体記憶装置内の全ブロックを一括で消去する場合、不良のあったブロックコアに対しては電圧を印加しないようにすることで不良部分による電位降下を抑えることができ、正常なブロックコアの消去を妨げない効果がある。
【００５８】
更に、不良アドレスの記憶素子として、本体と同様なメモリセルを使用し、消去時のメモリセルのしきい値電圧をＧＮＤ以下のレベルのままで消去することにより、制御ゲートの電圧を電源電圧で読み出しでき、制御ゲート電位のコントロールの必要がなく、低電圧動作品の動作マージンを大きくすることができる。
【００５９】
【発明の効果】
以上説明したように、この発明によれば、メモリセルの消去時に浮遊ゲートのエレクトロンを基板（Ｐウェル領域）に引き抜くタイプの半導体記憶装置において、メモリセル内に不良があっても確実に救済できる半導体記憶装置が得られる。
【００６０】
また、半導体記憶装置内の全ブロックを一括で消去する場合、不良のあったブロックコアに対しては電圧を印加しないようにすることで、不良部分による電位降下を抑えることができ、正常なブロックコアの消去を妨げない半導体記憶装置が得られる。
【００６１】
更に、不良アドレスの記憶素子として、本体と同様なメモリセルを使用し、消去時のメモリセルのしきい値電圧を接地レベル以下まで消去することにより、制御ゲート電位が電源電圧で読み出しでき、制御ゲート電位のコントロールの必要がなく、低電圧動作品の動作マージンを大きくすることができる半導体記憶装置を提供することにある。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体記憶装置の要部を示すブロック図。
【図２】図１に示した回路におけるブロックアドレスバッファの詳細な回路構成例を示す回路図。
【図３】図１に示した回路におけるＲ／Ｄアドレス記憶部の一部の構成例を示しており、メモリセルをヒューズセルとして使用する場合の回路例を示す図。
【図４】図１に示した回路におけるＲ／Ｄアドレス記憶部の他の構成例を示す回路図。
【図５】図１に示した回路におけるブロックアドレス比較部の構成例を示す回路図。
【図６】図１に示した回路におけるブロックデコーダとラッチの構成例を示す回路図。
【図７】電気的にデータの消去／再書き込みを行うＥＥＰＲＯＭにおける従来のメモリセルの断面構成図。
【図８】積層ゲート構造のＭＯＳ型トランジスタをメモリセルとして用い、不良が発生したときに救済するための救済手段を設けた従来の半導体記憶装置の概略構成を示すブロック図。
【図９】電気的にデータの消去／再書き込みを行うＥＥＰＲＯＭにおける改良されたメモリセルの断面構成図。
【符号の説明】
４０…カラムアドレスバッファ、
４１…カラムデコーダ、
４２…ロウアドレスバッファ、
４３…Ｒ／Ｄアドレス記憶部、
４４…Ｒ／Ｄアドレス比較部、
４５…ブロックアドレスバッファ、
４６…ディセーブルパルス発生部、
４７−０〜４７−ｎ…ブロックコア、
４７−ＲＤ…Ｒ／Ｄブロックコア、
４８…センスアンプ（Ｓ／Ａ）、
４９…入出力バッファ、
５０…入出力パッド、
５１…メモリセルアレイ、
５２…ロウデコーダ、
５３…ブロックデコーダ、
５４…ディセーブルラッチ、
ＣＴ０〜ＣＴｊ…カラム選択ゲート
Ｃ１…メモリセルトランジスタ、
Ｐ１…ＰＭＯＳトランジスタ、
Ｎ１…ＮＭＯＳトランジスタ、
ＣＩＮＶ１，ＣＩＮＶ２，ＣＩＮＶ３…クロックドインバータ、
ＩＮＶ１，ＩＮＶ２…インバータ。
【図１】
0004413306.tif 000002
【図２】
0004413306.tif 000003
【図３】
0004413306.tif 000004
【図４】
0004413306.tif 000005
【図５】
0004413306.tif 000006
【図６】
0004413306.tif 000007
【図７】
0004413306.tif 000008
【図８】
0004413306.tif 000009
【図９】
0004413306.tif 000010