(57)【特許請求の範囲】
【請求項１】
所定の回路素子が実装された基板と、
前記基板の一面上に形成されたポートと、
前記基板上に形成され、前記回路素子の一端子及び前記ポートとそれぞれ電気的に接続されたシーリング部と、
前記シーリング部を介して前記基板と接合され、前記回路素子をパッケージングするパッケージング基板と、を備え、
前記シーリング部は、導電性物質を用いて形成され、所定のインダクタンスを有するパッケージングチップ。
【請求項２】
前記ポートは複数個形成され、
複数のポートはシグナルポート及びグラウンドポートを含んでいる、請求項１に記載のパッケージングチップ。
【請求項３】
前記シーリング部は、
前記基板の周縁に積層されたシーリングラインと、
前記シグナルポート及び前記のグラウンドポートのうちの少なくとも１つと前記シーリングラインとを電気的に接続する第１連結ラインと、
前記の回路素子の一端子と前記のシーリングラインとを電気的に接続する第２連結ラインと、
を有する、請求項２に記載のパッケージングチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタを含んだパッケージングチップに関する。
【背景技術】
【０００２】
各種の電子製品に多様に使われる電子チップは、内部に微細な電子回路が内蔵されていて外部衝撃により損傷されやすい。従って、チップ製造過程においてパッケージング工程が必修的に求められる。
パッケージング工程とは、回路素子が電子部品に実装されるように物理的な機能と形状とを持たせる作業を意味する。つまり、異物が回路素子に混入したり、外部衝撃によって回路素子が破損されることを防止するために、回路素子をシーリングする作業を意味する。回路素子をシーリングするためには、別途の基板を利用してパッケージング基板を製造した後、回路素子が実装されたベース基板とボンディングさせる。このように、パッケージングされたチップを一般的にパッケージングチップという。特に、最近の電子製品の傾向である超小型、高性能化などが可能になるためには、ウエハレベルでのパッケージングが行われている。
【特許文献１】韓国特開2004-086189号公報
【特許文献２】日本特開2004-135092号公報
【特許文献３】韓国特開2004-081141号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、チップ内に実装される回路素子は、薄膜バルク音響共振器などになり得る。
この場合、均一の周波数特性を持つ音響共振器をベース基板上に適切配置した後、インダクタのような素子を接続してフィルタを具現することができる。
図1Ａ及び図1Ｂは従来のベース基板１０上に製造されたインダクタ２０の形態を表す模式図である。図1Ａは螺旋状に製造されたインダクタ２０であり、図1Ｂは蛇行状に製造されたインダクタ２０を表す。図1Ａ及び1Ｂのような形で製造されたインダクタ２０は、ベース基板１０上で比較的広い領域を占める。従って、このようなインダクタ２０を含むチップは、それ自体のサイズが大きくなる。よって、携帯電話機などの小型通信機器には使われにくい点があった。
【０００４】
また、図1Ａ及び1Ｂのような形で製造するためには、インダクタ２０の幅が狭くなければいけない。これにより、インダクタ２０の垂直断面の面積が狭くなり、抵抗値が大きくなる。結果的にチップ自体の質が低くなるという問題があった。
本発明は前述した問題点を解決するためのもので、本発明の目的は、チップサイズを減少させると共にチップの質を向上させることにある。
【課題を解決するための手段】
【０００５】
以上のような目的を達成するために、本発明は、基板の周縁に広い幅で積層されてパッケージングに使われるシーリング物質を利用してインダクタを具現することで、チップサイズを減少させると共にチップの質を向上させることができるパッケージングチップを提供する。
具体的には、発明１は、下記の構成要件を備えるパッケージングチップを提供する。
・所定の回路素子が実装された基板、
・前記基板の一面上に形成されたポート、
・前記基板上に形成され、前記回路素子の一端子及び前記ポートとそれぞれ電気的に接続されたシーリング部であって、導電性物質を用いて形成され、所定のインダクタンスを有するシーリング部、
・前記シーリング部を介して前記基板と接合され、前記回路素子をパッケージングするパッケージング基板。
【０００６】
発明２は、発明１において、前記ポートが複数個形成され、複数のポートはシグナルポート及びグラウンドポートを含んでいるパッケージングチップを提供する。
発明３は、前記シーリング部が以下の構成要素を有しているパッケージングチップを提供する。
・前記基板の周縁に積層されたシーリングライン、
・前記シグナルポート及び前記のグラウンドポートのうちの少なくとも１つと前記シーリングラインとを電気的に接続する第１連結ライン、
・前記の回路素子の一端子と前記のシーリングラインとを電気的に接続する第２連結ライン。
【発明の効果】
【０００７】
本発明によると、パッケージング過程に必要なシーリング物質を利用してインダクタが具現できる。これにより、別途でインダクタを製造する必要がなくなるため、全体のパッケージングチップを小型化することが出来る。また、別途製造するよりもインダクタの幅が広げられるため、チップの質を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。
＜第１実施形態＞
図２は、本発明の一実施形態によるパッケージングチップの構成を表す垂直断面図である。同図によると、本パッケージングチップは、基板１００、回路素子１１０、ポート１２０、シーリングライン１３０、第1連結部１４０、第2連結部１５０及びパッケージング基板１６０を含む。
【０００９】
基板１００は通常のシリコンウエハで具現できる。
回路素子１１０は、抵抗、インダクタ、キャパシタ、増幅器、バルク音響共振器、フィルタ、デュプレックスなどの多様な素子で具現できる。回路素子１１０は、基板１００上部の表面上に実装されることもでき、基板１００内部に内蔵されることもできる。
ポート１２０は外部端子と電気的に接続される部分である。図２では図示されていないが、パッケージング基板１６０を貫通するビア電極(図示せず)を製造し、ボールバンプ(図示せず)を通してポート１２０およびビア電極を電気的に接続することができる。
【００１０】
シーリングライン１３０、第１連結部１４０、第２連結部１５０は、シーリング部を形成する。シーリング部は、基板１００上に積層されたシーリング物質をパターニングする方式で製造される。
シーリング部の中でシーリングライン１３０は、基板１００の周縁に積層された部分で、基板１００及びパッケージング基板１６０を直接的に接合させる役割をする。
【００１１】
シーリング部の中で第１連結部１４０は、ポート１２０及びシーリングライン１３０を電気的に接続させる役割をする。
シーリング部の中で第２連結部１５０は、回路素子１１０の一端子とシーリングライン１３０とを電気的に接続させる役割をする。
シーリング部を構成するシーリングライン１３０、第１連結部１４０、第２連結部１５０は、同一の導電性物質で形成することができる。導電性物質で製造された場合、シーリングライン１３０はインダクタンスを有する。これにより、シーリングライン１３０は回路素子１１０及びポート１２０の間を接続するインダクタとして動作する。
【００１２】
その結果、インダクタを別途製造しなくても、回路素子１１０及びインダクタが接続された構造が具現できる。一方、堅固なパッケージングのためにシーリングライン１３０の幅は図１Ａおよび図１Ｂのインダクタの幅より大きくするのが一般的である。幅が大きくなるとシーリングライン１３０の断面積が大きくなるため、シーリングライン１３０の抵抗値が小さくなる。これにより、別途インダクタを製造した場合よりチップのＱの値が向上する。
【００１３】
一方、パッケージング基板１６０も通常のシリコンウエハで具現できる。この場合、パッケージング基板１６０の下部表面の所定領域をエッチングすることにより、パッケージ基板１６０の一面に凹部を形成する。凹部が形成された表面が基板１００の上部表面と対向するように、パッケージング基板１６０と基板１００とを接合することにより、回路素子１１０が位置する空間を確保することができる。
＜第２実施形態＞
図３は、本発明の第２実施形態によるパッケージングチップの構成を表す水平断面図である。同図によると、本パッケージングチップは、基板２００、回路素子２１０、第１乃至第６ポート２２０ａ〜２２０ｆ、シーリングライン２３０、第１連結部２４０、第２連結部２５０を含む。図３でパッケージングチップの最上部に位置するパッケージング基板は、図示されていない。
【００１４】
図３に示すパッケージングチップは、複数のポート２２０ａ〜２２０ｆを具備する。図３は６個のポートが設けられている例を示しているが、ポートの数はパッケージングチップの使用用途によって任意に設定できる。複数のポート２２０ａ〜２２０ｆの中で第２ポート２２０ｂ及び第５ポート２２０ｅはシグナルポートであり、第１，３，４，６ポート２２０ａ，２２０ｃ，２２０ｄ，２２０ｆはグラウンドポートである。
【００１５】
第１連結部２４０は、グラウンドポート及びシグナルポートのうちいずれか１つと、シーリングライン２３０と、を接続する。図３では、第１ポート２２０ａ一つのみがシーリングライン２３０と接続されているが、パッケージングチップの使用用途によって複数のポートをシーリングライン２３０と接続させることもできる。
一方、シーリングライン２３０は、第１連結部２４０、第２連結部２５０の製造位置を基準に、左側及び右側ラインに区分される。各ラインの総長によって左側ラインおよび右側ラインは互い相違するサイズのインダクタンスを有する。つまり、第１連結部２４０を基準に図中左側上部の角までのシーリングライン２３０は、Ｌ1サイズのインダクタンスを有する。図中左側面に位置するシーリングライン２３０はＬ2、図中下部面に位置したシーリングライン２３０はＬ3、図中右側下部の角から第２連結部２５０までのシーリングライン２３０はＬ4のインダクタンスを、それぞれ有する。結果的に左側のシーリングライン２３０のインダクタンスの値は、Ｌ1＋Ｌ2＋Ｌ3＋Ｌ4となる。
【００１６】
同じく、第２連結部２５０から図中右側上部の角までのシーリングライン２３０はＬ5、図中右側上部の角から第１連結部２４０までのシーリングライン２３０はＬ6のインダクタンスを、それぞれ有する。これにより、右側のシーリングライン２３０のインダクタンスの値は、Ｌ5＋Ｌ6となる。
図３のように、第１連結部２４０または第２連結部２５０の製造位置によってインダクタンスの値が変わるため、製造位置を調整してインダクタンスの値を調整することができる。
【００１７】
図４は図３のパッケージングチップを回路的にモデリングした模式図である。図４によると、回路素子２１０及びグラウンドの間に２つのインダクタラインが存在する。左側ラインにはインダクタンスＬ1、Ｌ2、Ｌ3、Ｌ4が直列に接続され、右側ラインにはインダクタンスＬ5、Ｌ6が直列に接続されている。左側ライン及び右側ラインは並列に接続される。これにより、各ラインのインダクタンスが調整されると、全体のインダクタンスが変わる。
【００１８】
以上では本発明の好ましい実施形態について図示・説明したが、本発明は上述した特定の実施形態に限定されず、請求範囲にて請求する本発明の要旨から外れることなく当該発明が属する技術分野で、通常の知識を持つ者によって多様な変形実施が可能であることはもちろんのこと、こうした変形実施は本発明の技術的な思想や展望から個別的に理解されてはいけないだろう。
【図面の簡単な説明】
【００１９】
【図１Ａ】従来の回路素子に使われるインダクタ構造（螺旋状）を表す模式図である。
【図１Ｂ】従来の回路素子に使われるインダクタ構造（蛇行状）を表す模式図である。
【図２】本発明の第１実施形態によるパッケージングチップの構成を表す垂直断面図である。
【図３】本発明の第２実施形態によるパッケージングチップの構成を表す水平断面図である。
【図４】図３のパッケージングチップをモデリングした回路図である。
【符号の説明】
【００２０】
１００：基板
１１０：回路素子
１２０：ポート
１３０：シーリングライン
１４０：第１連結部
１５０：第２連結部
【図１Ａ】
0004448110.tif 000002
【図１Ｂ】
0004448110.tif 000003
【図２】
0004448110.tif 000004
【図３】
0004448110.tif 000005
【図４】
0004448110.tif 000006