(57)【特許請求の範囲】
【請求項１】
複数の半導体デバイスをモジュール基板に搭載したモジュールをＭ個（Ｍは複数）搭載したシステムにおいて、
前記半導体デバイスは、出力端子に所定の信号を出力する出力回路と、外部から供給される調整開始信号に応答して、前記出力回路の出力レベルを調整し、調整終了に伴い調整終了信号を出力する出力レベル調整回路を有し、
前記モジュール基板は、搭載された前記複数の半導体デバイスの各出力端子にそれぞれ接続された複数の端子と、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、前記複数の半導体デバイスからの調整終了信号に応答して、モジュールの調整終了信号を出力する調整終了信号端子とを有し、
前記複数のモジュール基板に設けられた前記複数の端子が共通のバスに並列に接続され、
第Ｎ−１番目（Ｎは２以上Ｍ以下の整数）のモジュールの調整終了信号端子が、第Ｎ番目のモジュールの調整開始信号端子に接続され、第１番目のモジュールから第Ｍ番目のモジュールまで順番に前記出力レベル調整が行われ、
前記各モジュール基板に搭載された複数の半導体デバイスの前記出力レベル調整回路は、前記調整開始信号端子から供給される前記調整開始信号に応答して前記出力回路の出力レベルの調整を行うことを特徴とするシステム。
【請求項２】
請求項１において、
前記出力レベル調整回路は、リセット信号に応答して前記調整開始信号の受付可能状態を保持し、前記調整終了に伴い前記受付可能状態を解除して調整終了状態を保持する状態保持回路を有することを特徴とするシステム。
【請求項３】
請求項２において、
前記リセット信号は、電源投入時に発生するパワーオンリセット信号又は所定の制御信号であることを特徴とするシステム。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記出力レベル調整回路は、前記調整終了信号を発生する終了信号発生回路を有し、当該終了信号発生回路はオープンドレイン出力を有することを特徴とするシステム。
【請求項５】
請求項４に記載されたシステムにおいて、
前記各モジュール基板にて前記調整終了信号端子は搭載された前記複数の半導体デバイスの前記オープンドレイン出力にワーヤード・オア接続されて、前記複数の半導体デバイスの調整終了時にモジュールの調整終了信号を出力することを特徴とするシステム。
【請求項６】
請求項１において、
前記第Ｍ番目のモジュールの前記調整終了信号端子から、当該調整終了信号が外部の半導体システムコントローラに供給されることを特徴とするシステム。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１番目のモジュールの前記調整開始信号端子は、前記モジュール基板上で電源に接続され、電源起動に応答して前記第１番目のモジュールに搭載された複数の半導体デバイスが前記出力レベル調整を開始することを特徴とするシステム。
【請求項８】
請求項１において、
前記第１番目のモジュールの前記調整開始信号端子に、半導体システムコントローラから調整開始信号が供給されることを特徴とするシステム。
【請求項９】
請求項１において、
前記Ｍ個のモジュールのうち、任意の第Ｌ番目のモジュールは、前記半導体デバイスが搭載されず、前記調整開始信号端子と調整終了信号端子とが接続されたダミーモジュールであることを特徴とするシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源の投入や所定の信号の受信に応答して、自動的に出力電圧レベルの調整を行うことができる半導体デバイスに関する。更に、本発明は、かかる複数の半導体デバイスを基板上に搭載するモジュール、及びそのモジュールを複数搭載するシステムであって、電源投入や所定の信号の受信に応答して自動的に出力レベルの調整を行うことができるモジュール及びシステムに関する。
【０００２】
【従来の技術】
パーソナルコンピュータ等のＣＰＵの動作速度は、年々高速化されており、システム上のデータバス線に出力される信号の周波数も年々高くなっている。データバス線上に高い周波数の信号を伝搬させるためには、データバス線に出力される出力信号の振幅を狭くする必要がある。この場合問題になるのは、論理“０”及び“１”に対する出力電圧レベルの精度である。データの送信側と受信側との間で、狭い振幅の信号を正確に送信・受信するためには、出力電圧レベルの精度が必要である。
【０００３】
データバス線上の信号の振幅が十分広い場合は、ＨレベルとＬレベルとを区別するための閾値レベルと、実際に半導体デバイスが出力する信号のＨレベル及びＬレベルとの間のマージンが大きい。従って、信号のＨレベルとＬレベルに多少のばらつきがあっても、十分にＨレベルとＬレベルを検出することができる。しかし、高い周波数を実現するために信号の振幅を狭くすると、上記のマージンが狭くなり、信号のＨレベルとＬレベルのばらつきは許されなくなる。
【０００４】
半導体デバイスの出力電圧レベルは、設計時にシミュレーションなどにより設定するのが一般的であるが、製造プロセスのバラツキに起因して発生するデバイス内のトランジスタの性能などのバラツキにより、出来上がった製品の出力電圧レベルにはバラツキが存在する。従来の比較的低いデータバスの周波数（例えば１００ＭＨｚ近辺）では、このバラツキがあっても規格値を満足することができたが、将来のより高いデータバスの周波数（例えば２００ＭＨｚ以上）では、信号の振幅はますます狭くなり、出力電圧レベルのバラツキによりデータの送信・受信が困難になる可能性がある。
【０００５】
そこで、ＲＡＭＢＵＳ規格のメモリデバイスの場合は、メモリコントローラからの出力レベル調整コマンドを、ボード上に搭載された個々のメモリデバイスに供給し、出力レベルをチェックして、規格内に納まる出力レベルになるよう、出力トランジスタの数を選択することが行われる。詳しくは、国際公開ＷＯ９３／２１５７２に記載されている。
【０００６】
【発明が解決しようとする課題】
しかし、上記のＲＡＭＢＵＳ規格のメモリデバイスの出力レベル調整は、メモリコントローラであるシステム側から個々のデバイスに調整コマンドを供給して行っている。従って、例えばメモリシステムのように、複数のメモリデバイスが搭載されたメモリモジュールを、複数枚搭載する場合、多数のメモリデバイスに上記調整コマンドを供給する必要があり、システム側の負担が大きい。
【０００７】
そこで、本発明の目的は、電源投入や所定の信号に応答して、自動的に出力レベル調整動作を実行することができる半導体デバイスを提供することにある。
【０００８】
また、本発明の目的は、複数の半導体デバイスを搭載する半導体モジュールの形態でも、電源投入や所定の信号に応答して、自動的に全ての半導体デバイスの出力レベル調整動作を実行することができる半導体デバイス及びその半導体モジュールを提供することにある。
【０００９】
更に、本発明の目的は、複数の半導体モジュールを搭載するシステムの形態でも、電源投入や所定の信号に応答して、自動的に全ての半導体デバイスの出力レベル調整動作を実行することができる半導体デバイス、その半導体モジュール、及びそのシステムを提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、所定の信号を出力する出力回路を有する半導体デバイスにおいて、外部から供給される調整開始信号に応答して、前記出力回路の出力レベルを調整し、調整終了に伴い調整終了信号を出力する出力レベル調整回路を有することを特徴とする。
【００１１】
本発明のより好ましい実施態様は、上記の半導体デバイスが複数、モジュール基板上に実装されたモジュールである。そして、このモジュールには、外部から供給される調整開始信号を受信して半導体デバイスに供給する調整開始信号端子と、半導体デバイスからの調整終了信号に応答してモジュールの調整終了信号を出力する調整終了信号端子とを有する。更に、かかるモジュールが複数搭載されてシステムを構成し、第Ｎ−１番目のモジュールの調整終了信号端子と第Ｎ番目のモジュールの調整開始信号端子とを接続する。
【００１２】
より好ましい実施態様では、上記のシステムにおいて、第１番目のモジュールの調整開始信号端子を電源に接続することにより、電源投入時に第１番目のモジュール内の半導体デバイスが出力レベル調整を行い、その終了に応答して、第２番目のモジュール内の半導体デバイスが出力レベル調整を行う。そして、同様にして最後のモジュールまで順番に出力レベル調整を自動的に行う。
【００１３】
複数のモジュールの出力が共通のバスに並列に接続されていても、調整開始信号によってモジュールが自分の順番を検出し、１個づつ順番に出力レベル調整を行うことができる。
【００１４】
上記の目的を達成するために、本発明の別の側面は、複数の半導体デバイスをモジュール基板上に搭載するモジュールにおいて、
前記モジュール基板に設けられ、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、前記複数の半導体デバイスからの調整終了信号に応答して、モジュールの調整終了信号を出力する調整終了信号端子とを有することを特徴とする。
【００１５】
また、上記の目的を達成するために、本発明の別の側面は、複数の半導体デバイスをモジュール基板上に搭載するモジュールにおいて、
前記モジュール基板に設けられ、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、前記複数の半導体デバイスの前記オープンドレイン出力にワーヤード・オア接続されて、前記複数の半導体デバイスの調整終了時にモジュールの調整終了信号を出力する調整終了信号端子とを有することを特徴とする。
【００１６】
上記の目的は、上記記載のモジュールをＭ個（Ｍは複数）、搭載したシステムにおいて、
第Ｎ−１番目（Ｎは２以上Ｍ以下の整数）のモジュールの調整終了信号端子が、第Ｎ番目のモジュールの調整開始信号端子に接続され、第１番目のモジュールから第Ｍ番目のモジュールまで順番に前記出力レベル調整が行われることを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１８】
図１は、実施の形態例における半導体モジュールの構成図である。図１に示された半導体モジュールＭＤは、モジュール基板１０上に複数の半導体デバイスＳＤが搭載される。各半導体デバイスＳＤは、例えばＤＲＡＭなどのメモリデバイスであり、データ出力端子ＤＱと図示しないアドレス端子、コマンド端子とを有する。各半導体デバイスＳＤのデータ出力端子ＤＱは、モジュール基板１０に設けた端子ＤＱに接続され、後述する通りデータバスに接続される。
【００１９】
モジュール基板１０には、調整開始信号端子ＳＴ、調整終了信号端子ＥＮＤ及びレファレンス端子ＲＥＦとを有し、それぞれの端子は、実装されている各半導体デバイスＳＤに並列に接続される。レファレンス端子ＲＥＦには、コントローラ又はシステム側から出力レベル調整用のレファレンス電圧が供給される。また、調整開始信号端子ＳＴ及び調整終了信号端子ＥＮＤは、後述する通り、システム内の前段及び後段の半導体モジュールの調整終了信号端子及び調整開始信号端子にそれぞれ接続される。図１の例では、モジュール基板上で、調整終了信号端子ＥＮＤは、抵抗Ｒ１を介して電源Ｖccに接続される。
【００２０】
半導体モジュールＭＤの調整開始信号端子ＳＴに、例えばＨレベルの調整開始信号が供給されると、そのＨレベルの信号が各半導体デバイスＳＤに供給される。その信号に応答して、各半導体デバイスＳＤは、各自で出力回路の出力ＤＱの出力レベル（Ｌレベル又はＨレベル）をレファレンス端子REFに供給されるレファレンス電圧を利用して調整し、調整終了に伴い調整終了信号ENDを出力する。実装されている全ての半導体デバイスから調整終了信号が出力されると、半導体モジュールＭＤの調整終了信号端子ＥＮＤから、モジュールの調整終了信号が出力される。
【００２１】
図２は、本実施の形態例における半導体デバイスの出力レベル調整回路を示す図である。半導体デバイスＳＤ内には、出力信号ＤＱを出力する出力回路１２が設けられる。出力回路１２は、典型的には、最終段に駆動トランジスタを有する回路であり、図示しない内部回路の出力が、この出力回路から出力信号ＤＱとして出力される。出力回路の詳細は、後述する。
【００２２】
出力レベル調整回路２０は、出力回路１２が生成する出力ＤＱのレベルをレファレンス電圧ＲＥＦと比較して、最適な出力レベルにする調整信号Ｓ２を出力回路に与える出力電圧調整部１４と、出力調整状態を保持する状態保持回路１６とを有する。出力調整部１４内には、後述する通り、コンパレータ１５が設けられる。また、状態保持回路１６は、例えばパワーオンリセット信号ＲＳＴに応答して、調整開始信号ＳＴの受付可能状態を保持し、出力レベル調整の終了に伴い受付可能状態を解除して調整終了状態を保持するラッチ回路２２を内蔵する。
【００２３】
状態保持回路１６は、リセット信号ＲＳＴに応答して導通するＮチャネルトランジスタＮ２と、ラッチ回路２２と、ラッチ回路２２による状態信号Ｎ１に応じて導通、非導通する出力トランジスタＮ３とを有する。この出力トランジスタＮ３が、調整終了信号を出力する終了信号発生回路である。また、状態信号Ｎ１は、調整開始信号ＳＴを供給されるＮＡＮＤゲート２４に供給される。状態信号Ｎ１がＨレベルの時が調整開始信号を受け付け可能状態であり、その状態で状態保持回路１６は調整開始信号ＳＴを受付、それに応答して、ゲート２４及びインバータ２５を介して、内部調整開始信号Ｓ１を生成する。状態信号Ｎ１がＨレベルの間は、出力トランジスタＮ３は導通状態にあり、調整終了信号ＥＮＤはＬレベルに保たれる。
【００２４】
出力電圧調整部１４が内部調整開始信号Ｓ１に応答して、出力レベルの調整を終了すると、内部調整終了信号Ｓ３を生成し、それに応答して、状態保持回路１６では、ＰチャネルトランジスタＰ１が導通し、ラッチ回路２２を反転し、状態信号Ｎ１をＬレベルにする。それに伴い、出力トランジスタＮ３は非導通状態になる。
【００２５】
半導体デバイスの調整終了信号端子ＥＮＤは、同じ半導体モジュールに搭載されている別の半導体デバイスの調整終了信号端子と並列に接続される。図２に破線で示す通り、調整終了信号発生回路である出力トランジスタＮ３は、別の半導体デバイスの出力トランジスタＮ３とワイヤードオア接続される。各半導体デバイスの出力トランジスタＮ３は、オープンドレイン型であり、そのドレイン端子がワイヤードオア接続されている。また、調整終了信号端子ＥＮＤは、図１に示した通り、モジュール基板上で電源Ｖccに抵抗を介して接続されているので、全ての出力トランジスタＮ３が非導通になると、半導体モジュールの調整終了信号ＥＮＤはＨレベルになる。いずれかの半導体デバイスの出力トランジスタＮ３が導通状態（調整未終了）であると、半導体モジュールの調整終了信号ＥＮＤはＬレベルのままである。
【００２６】
後述する通り、複数の半導体モジュールがデータバスに並列に接続されて半導体システムを構成する。その場合、図２中破線で示される通り、前段のモジュールの調整終了信号ＥＮＤ（ｂ）が調整開始信号ＳＴとして供給され、調整終了信号ＥＮＤが次段のモジュールの調整開始信号ＳＴ（ｆ）として供給される。
【００２７】
図３は、図２の半導体デバイスの出力電圧調整部と出力回路の例を示す図である。出力回路１２は、ドレインがそれぞれ出力端子ＤＱに接続されたＮチャネルトランジスタ群Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３と、内部データDATAを４ビットの調整信号Ｓ２に応じてトランジスタ群に供給するＮＯＲゲート群５０〜５３とを有する。トランジスタ群Ｎ１０〜Ｎ１３の駆動電流能力（具体的にはチャネル幅）は図示される通り、１：２：４：８とバイナリ倍の関係に設定される。そして、Ｌレベルの調整信号Ｓ２に対応するトランジスタのゲートに対してのみ、ＮＯＲゲートを介してデータDATAの反転信号が供給され、Ｈレベルの調整信号Ｓ２に対応するトランジスタのゲートには、ＮＯＲゲートにより強制的にＬレベルが与えられ、そのトランジスタは強制的に非導通になる。
【００２８】
従って、出力レベル調整の結果、調整信号Ｓ２が、例えばＬ、Ｌ、Ｈ、Ｌレベルになると、ゲート５０，５１，５３が活性化され、トランジスタＮ１０，Ｎ１１，Ｎ１３からなる３つの出力トランジスタが活性化される。従って、そのときの出力ＤＱのＬレベルは、グランド電位Ｖssから３つのトランジスタＮ１０，Ｎ１１，Ｎ１３のインピーダンスの並列接続により決まる電圧レベルになる。
【００２９】
出力回路１２は、図示しないが、複数のＰチャネルトランジスタ群を有することもできる。その場合は、バイナリカウンタ３６の出力が調整信号として利用され、ＮＯＲゲートの替わりにＮＡＮＤゲートが利用され、ＮＡＮＤゲートの出力がＰチャネルトランジスタ群のゲートにそれぞれ供給される。その場合は、調整信号がＨレベルに対応するトランジスタが活性化される。
【００３０】
図３に示された出力電圧調整部１４は、内部調整開始信号Ｓ１に応答してイネーブル信号Ｓ１０を出力し、出力レベルが最適値になった時に生成される一致信号JSTに応答して内部調整終了信号Ｓ３を生成する制御部３０と、出力ＤＱのレベルとレファレンス電圧ＲＥＦとを比較するコンパレータ１５と、イネーブル信号Ｓ１０に応答して発振を開始する発振器３２と、発振器３２からのクロックに同期して、コンパレータ１５の比較結果信号Ｓ１２に従って、カウントアップ信号ＵＰまたはカウントダウン信号ＤＯＷＮを生成するカウンタ制御回路３４と、調整信号Ｓ２をインバータ３７乃至４０を介して生成するバイナリカウンタ３６とを有する。
【００３１】
出力電圧調整部１４の動作は、次の通りである。内部調整開始信号Ｓ１が入力されると、制御部３０は、イネーブル信号Ｓ１０を発生し、コンパレータ１５と発振器３２を活性化する。コンパレータ１５は、外部から供給される又は内部で生成されるレファレンス電圧ＲＥＦと出力信号ＤＱの電圧とを比較し、その比較結果信号Ｓ１２をカウンタ制御回路３４に与える。比較結果信号Ｓ１２は、例えば、出力信号ＤＱの電圧レベルがレファレンス電圧ＲＥＦより大きいか、小さいか、及びレファレンス電圧近傍か等の情報を有する。
【００３２】
カウンタ制御回路は、発振器３２が生成するクロックＣＬＫに同期して、比較結果信号Ｓ１２に従って、カウントアップ信号ＵＰ、カウントダウン信号DOWN及び一致信号JSTを生成する。出力回路１２には、出力ＤＱのＬレベルを決定するＮチャネルトランジスタ群が設けられているので、出力ＤＱがレファレンス電圧REFより高い場合は、よりチャネル幅の広いトランジスタを導通（活性化）させるために、カウントアップ信号ＵＰが出力される。また、出力ＤＱがレファレンス電圧REFより低い場合は、よりチャネル幅の狭いトランジスタを導通（活性化）させるために、カウントダウン信号DOWNが出力される。そして、出力ＤＱがレファレンス電圧REFの近傍になると、適切に調整されたことを示す一致信号JSTが生成される。
【００３３】
一致信号JSTに応答して、バイナリカウンタ３６はそのカウント値を保持する。また、制御部３０は、一致信号JSTに応答して、内部調整終了信号Ｓ３を生成し、イネーブル信号Ｓ１０を非活性にする。
【００３４】
以上の通り、出力電圧調整部１４は、出力レベルが適切なレベルになるように、出力回路１２の出力トランジスタ群の中から活性化すべき出力トランジスタを選択する。それにより、出力回路１２は、半導体デバイスの製造バラツキに伴うトランジスタ特性のバラツキや、実装状態における外部のインピーダンス状態などに対応して、最適の出力レベルを出力することができるように調整される。
【００３５】
図４は、複数の半導体モジュールを搭載したシステムの構成例を示す図である。図４には、４つの半導体モジュールＭＤ１〜ＭＤ４がシステムボード１００に設けられたデータバスＤＢに並列に接続される半導体システムが示される。各半導体モジュールは、図１に示した半導体モジュールＭＤと同じである。
【００３６】
図４に示されたシステムでは、第１段目のモジュールＭＤ１の調整開始信号端子ＳＴ１は、電源Ｖccに接続される。また、第１段目のモジュールＭＤ１の調整終了信号END1は、第２段目のモジュールＭＤ２の調整開始信号ＳＴ２に接続される。同様に、第２段目のモジュールＭＤ２の調整終了信号END2は、第３段目のモジュールＭＤ３の調整開始信号ＳＴ３に接続され、第３段目のモジュールＭＤ３の調整終了信号END3は、第４段目のモジュールＭＤ４の調整開始信号ＳＴ４に接続され、最終段目のモジュールＭＤ４の調整終了信号END4は、例えば半導体デバイスのコントローラやシステムに供給される。これにより、コントローラやシステムは、全てのモジュールの出力調整が終了したことを認識することができる。
【００３７】
更に、各モジュールには共通のレファレンス電圧ＲＥＦが供給され、共通に接続されるデータバスＤＢに対して、同じ出力レベルの信号が出力されるように調整される。
【００３８】
半導体デバイスＳＤがDRAMのようなメモリデバイスの場合は、図４に示したシステムは、システムボード１００に実装されたメモリシステムとなる。各モジュールは、メモリモジュールを構成する。このようなシステムでは、各モジュールの出力信号端子ＤＱが、共通のデータバスＤＢに接続されるので、各モジュールが同時に出力レベル調整を行うことができない。
【００３９】
そこで、本実施の形態例では、電源の投入に応答して、第１番目のモジュールMD1から順番に出力レベル調整を行う。但し、同じモジュール上の各半導体デバイスはデータバス線を共有していないので、同時に出力レベル調整を行うことができる。
【００４０】
図５は、図４のシステムの動作タイミング図である。図５を参照して、図４のシステムの出力レベル調整動作を説明する。まず、電源Ｖccの投入に応答して、各半導体デバイスＳＤ内ではパワーオンリセット信号RSTが発生し、図２に示した状態保持回路に示される通り、各半導体デバイスの状態保持回路１６は、それぞれ調整開始信号を受付可能状態にセットされる。従って、パワーオンリセット信号RSTに応答して、各半導体モジュールの調整終了信号END1〜END3はＬレベルになる。
【００４１】
その状態で、電源Ｖccの投入に伴い、第１番目のモジュールＭＤ１の調整開始信号端子ＳＴ１にＨレベルの開始信号が供給される。それに応答して、第１番目のモジュールＭＤ１内の全半導体デバイスＳＤが出力レベル調整を開始する。各半導体デバイスＳＤは、出力レベル調整が終了すると状態保持回路１６の信号Ｎ１をＬレベルにし、出力トランジスタＮ３を次々に非導通にし、調整終了端子ENDをハイインピーダンスにする。全ての半導体デバイスＳＤの出力レベル調整が終了すると、ワイヤードオア接続されている出力トランジスタＮ３が全て非導通になり、抵抗Ｒ１を介して電源Ｖccに接続されている調整終了信号端子END1から、Ｈレベルの終了信号が出力される。これで第１番目のモジュールＭＤ１に搭載される半導体デバイス内の状態保持回路１６は、調整終了状態になる。
【００４２】
この調整終了信号END1が、第２番目のモジュールＭＤ２の調整開始信号端子ＳＴ２に供給され、第２番目のモジュールＭＤ２でも出力レベルの調整が開始される。その後は、第１番目のモジュールと同様にして、第２、第３、第４と、各モジュールが順番に出力レベル調整を行い、全てのモジュールでの調整が終了すると、最終番目である４番目のモジュールＭＤ４の調整終了信号端子END4からＨレベルの終了信号が出力され、図示しないコントローラに供給される。これにより、コントローラは、システム内の全半導体デバイスにおいて出力レベルの調整が終了したことを認識し、通常のシステム動作に入る。
【００４３】
上記のパワーオンリセット信号RSTは、図示しないメモリコントローラ或いはシステム側から与えられる所定のリセット信号を利用してもよい。或いは、メモリコントローラやシステム側から所定のコマンド信号を各半導体デバイスに供給して、出力レベル調整可能状態にセットするようにしても良い。更に、第１番目のモジュールＭＤ１への調整開始信号ＳＴ１も、コントローラやシステム側から与えられても良い。その場合でも、残りのモジュールＭＤ２〜４の出力レベル調整動作は、自動的に順番に行われる。
【００４４】
図６は、図２の半導体デバイスの動作タイミング図である。前述の複数のモジュールを実装するシステムの動作が明確になったので、図２の回路と図６のタイミング図を参照して、図２の半導体デバイスの動作を説明する。
【００４５】
期間Ｔ１にて電源Ｖccが投入されると、各半導体デバイス内でパワーオンリセット信号RSTが発生し、状態保持回路１６内のＮチャネルトランジスタＮ２が導通し、ラッチ回路２２が調整開始信号受付状態になる。即ち、信号Ｎ１がＨレベルに保持される。信号Ｎ１がＨレベルになると、出力トランジスタＮ３が導通し、調整終了信号ENDはＬレベルになる。
【００４６】
図６に示される通り、当モジュールが先頭のモジュールでない場合は、前段のモジュールの出力レベル調整が行われる（期間Ｔ２）。前段のモジュールの出力レベル調整が終了すると、Ｈレベルの調整開始信号ＳＴが供給され、当モジュールの状態保持回路１６のＮＡＮＤゲート２４の入力が共にＨレベルになり、内部調整開始信号Ｓ１がＨレベルになる。それに応答して、出力電圧調整部１４は、前述した通り出力回路１２の出力ＤＱのレベルが最適なレベルになるよう調整し、調整信号Ｓ２を決定する（期間Ｔ３）。出力レベルの調整が終了すると、出力電圧調整部１４が内部調整終了信号Ｓ３をＨレベルにし、状態保持回路１６内のＰチャネルトランジスタＰ１が導通し、ラッチ２２を反転し、信号Ｎ１はＬレベルになる。それに伴い、出力トランジスタＮ３が非導通になり、モジュール内の他の半導体デバイスの出力トランジスタＮ３も全て非導通になると、モジュールの調整終了信号ＥＮＤがＨレベルになる。それに伴い、後段のモジュールの出力レベル調整が開始する（期間Ｔ４）。
【００４７】
図７は、モジュールを挿入しないソケットがある場合のシステムの構成例を示す図である。図示されないが、システムボード１００には、各モジュールを実装するためのソケットが設けられる。そして、メモリモジュールの様に、全てのソケットにモジュールが実装されるとは限られない。
【００４８】
図７の例では、図４に示したシステムの４つのモジュールの内、第１番目のモジュールMD１が挿入されていない例である。そのかわりに、調整開始信号端子ＳＴと調整終了信号端子ＥＮＤとをショートしたダミーモジュールDMDが挿入されている。そして、ダミーモジュールDMDの調整開始信号端子ＳＴが電源Ｖccに接続される。
【００４９】
これにより、電源Ｖccが投入されると、第２番目のモジュールＭＤ２から出力レベル調整が開始され、４番目のモジュールＭＤ４まで自動的に順番に出力レベル調整が行われる。また、モジュールＭＤ３が挿入されていない場合には、モジュールＭＤ３の替わりにダミーモジュールＤＭＤを挿入すれば、モジュールＭＤ２がレベル調整を終了した後、モジュールＭＤ４がレベル調整を開始することができる。ダミーモジュールＤＭＤは、どのソケットに挿入されても良い。
【００５０】
図８は、モジュールを挿入しないソケットがある場合の別のシステムの構成例を示す図である。図８の例は、図７の如くダミーモジュールを必要としない例である。この例では、図８に示されるように、各モジュール上の調整開始信号線ＳＴと電源Ｖccとの間を高い抵抗Ｒ２で接続する。そうすることにより、初段に位置するモジュールMD2の調整開始信号端子ST2は、電源Ｖccに接続せずに開放状態のままでよい。但し、この場合、コントローラに近い側のソケットから優先的にモジュールを詰めて挿入するようにしなければならない。
【００５１】
かかる構成にすると、前段にモジュールが存在しない第２のモジュールＭＤ２では、調整開始信号端子ST2に前段のモジュールの調整終了端子が接続していなので、電源Ｖccの立ち上がりにより、調整開始信号端子ST2にはＨレベルの信号が与えられる。但し、第３、第４のモジュールＭＤ３，ＭＤ４では、調整開始信号端子ST3、ST4が前段のモジュールの調整終了端子END2、END3に接続されているので、電源立ち上がりだけでは、Ｈレベルの調整開始信号は供給されない。
【００５２】
上記の例では、初段側に空のソケットがあってもダミーモジュールを挿入する必要はない。但し、後段側のソケットに空きがある場合は、図７に示したその空きソケットにダミーモジュールを挿入する必要がある。
【００５３】
以上の実施の形態例では、リセット信号RSTとしてパワーオンリセット信号を使用しているが、前述したとおり、リセット信号をコントローラから与えてもよい。その場合は、半導体モジュールおよび半導体デバイスにリセット信号入力端子を設けて、コントローラからリセット信号を供給してもよいし、または、リセットコマンドをコントローラからのコマンド入力により与えてデバイス内部でリセット信号を生成してもよい。こうすれば、パワーオン時だけでなく、システム稼動後の温度変化等による出力電圧レベルの変動も補正できる。
【００５４】
図１に示した半導体モジュールは、１個だけの場合でも有効に出力レベル調整を行うことができる。その場合は、調整開始信号端子ＳＴが電源Ｖccに接続されるか、コントローラから開始信号を与えられるかすれば良い。モジュール内の全ての半導体デバイスの出力調整動作が終了すると、モジュールの調整終了信号ＥＮＤがＨレベルになり、コントローラに調整終了を伝えることができる。
【００５５】
上記のレファレンス電圧は、半導体デバイス内部で生成されてもよい。その場合は、モジュール基板にはレファレンス端子REFは不要になる。
【００５６】
以上の説明に従って本発明の実施の形態を次の様にまとめる。
【００５７】
１．所定の信号を出力する出力回路を有する半導体デバイスにおいて、
外部から供給される調整開始信号に応答して、前記出力回路の出力レベルを調整し、調整終了に伴い調整終了信号を出力する出力レベル調整回路を有することを特徴とする半導体デバイス。
【００５８】
２．上記の１において、
前記出力レベル調整回路は、リセット信号に応答して前記調整開始信号の受付可能状態を保持し、前記調整終了に伴い前記受付可能状態を解除して調整終了状態を保持する状態保持回路を有することを特徴とする半導体デバイス。
【００５９】
３．上記の２において、
前記リセット信号は、電源投入時に発生するパワーオンリセット信号又は所定の制御信号であることを特徴とする半導体デバイス。
【００６０】
４．上記の１乃至３のいずれかにおいて、
前記出力レベル調整回路は、前記調整終了信号を発生する終了信号発生回路を有し、当該終了信号発生回路はオープンドレイン出力を有することを特徴とする半導体デバイス。
【００６１】
５．上記の１乃至４のいずれかに記載された複数の半導体デバイスをモジュール基板上に搭載するモジュールにおいて、
前記モジュール基板に設けられ、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、
前記複数の半導体デバイスからの調整終了信号に応答して、モジュールの調整終了信号を出力する調整終了信号端子とを有することを特徴とするモジュール。
【００６２】
６．上記の４に記載された複数の半導体デバイスをモジュール基板上に搭載するモジュールにおいて、
前記モジュール基板に設けられ、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、
前記複数の半導体デバイスの前記オープンドレイン出力にワーヤード・オア接続されて、前記複数の半導体デバイスの調整終了時にモジュールの調整終了信号を出力する調整終了信号端子とを有することを特徴とするモジュール。
【００６３】
７．上記の６において、
前記調整終了信号端子は、所定の抵抗を介して電源に接続されることを特徴とするモジュール。
【００６４】
８．上記の５乃至７のいずれかに記載のモジュールをＭ個（Ｍは複数）、搭載したシステムにおいて、
第Ｎ−１番目（Ｎは２以上Ｍ以下の整数）のモジュールの調整終了信号端子が、第Ｎ番目のモジュールの調整開始信号端子に接続され、第１番目のモジュールから第Ｍ番目のモジュールまで順番に前記出力レベル調整が行われることを特徴とするシステム。
【００６５】
９．上記の８において、
前記第１番目のモジュールの調整開始信号端子は、電源に接続され、又は所定の調整開始信号が供給されることを特徴とするシステム。
【００６６】
１０．上記の９において、
前記第Ｍ番目のモジュールの前記調整終了信号端子から、当該調整終了信号が外部の半導体システムコントローラに供給されることを特徴とするシステム。
【００６７】
１１．上記の８において、
前記Ｍ個のモジュールの前記出力回路が、並列にデータバスに接続されていることを特徴とするシステム。
【００６８】
１２．上記の８において、
前記Ｍ個のモジュールのうち、任意の第Ｌ番目のモジュールは、前記半導体デバイスが搭載されず、前記調整開始信号端子と調整終了信号端子とが接続されたダミーモジュールであることを特徴とするシステム。
【００６９】
１３．上記の８において、
前記モジュールの調整開始信号端子は、前記モジュール基板上で電源に所定の抵抗を介して接続されていることを特徴とするシステム。
【００７０】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００７１】
【発明の効果】
以上、本発明によれば、電源投入に応答して、或いは所定の制御信号に応答して、半導体デバイスを搭載した半導体モジュールが、自動的に且つ順番に出力レベル調整を行うことができる。従って、システム側或いはコントローラ側は、個々の半導体モジュールに対して煩雑な制御信号を与えて出力レベルの調整を命令する必要はない。
【図面の簡単な説明】
【図１】本実施の形態例における半導体モジュールの構成図である。
【図２】本実施の形態例における半導体デバイスの出力レベル調整回路を示す図である。
【図３】図２の半導体デバイスの出力電圧調整部と出力回路の例を示す図である。
【図４】複数の半導体モジュールを搭載したシステムの構成例を示す図である。
【図５】図４のシステムの動作タイミング図である。
【図６】図２の半導体デバイスの動作タイミング図である。
【図７】モジュールを挿入しないソケットがある場合のシステムの構成例を示す図である。
【図８】モジュールを挿入しないソケットがある場合の別のシステムの構成例を示す図である。
【符号の説明】
ＳＤ      半導体デバイス、メモリデバイス
ＭＤ      半導体モジュール
１０      モジュール基板
１００    システムボード
ＳＴ      調整開始信号端子
END      調整終了信号端子
ＲＥＦ    レファレンス電圧端子
１２      出力回路
１４      出力電圧調整部
１６      状態保持回路
２０      出力レベル調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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