(57)【特許請求の範囲】
【請求項１】
同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する入力周波数検出部及び数値制御発振器部を備えるＰＬＬ回路であって、
ロックが外れているときに、前記入力周波数検出部で求めた周波数を前記数値制御発振器部に周波数設定することを特徴とするＰＬＬ回路。
【請求項２】
位相比較器において所定値以上の位相差が検出されたときに、ロックが外れていると判断し、
前記入力周波数検出部で求めた周波数を前記数値制御発振器部に周波数設定することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記入力周波数検出部で求めた周波数と前記数値制御発振器部への周波数設定とが、所定の差又は比以上離れているときに、ロックが外れていると判断し、前記入力周波数検出部で求めた周波数を、前記数値制御発振器部に周波数設定することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現するデジタルフィルタによるループフィルタを備えるＰＬＬ回路であって、
前記ループフィルタの特性周波数は、サンプリング信号の周波数の１／ｋ（ｋは正の実数）として動作させるとともに、
前記サンプリング信号として入力信号を用いることを特徴とするＰＬＬ回路。
【請求項５】
同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する入力周波数検出部及び入力周波数分周器をさらに備えるＰＬＬ回路であって、
前記入力周波数検出部で求めた入力信号の周波数が所定の周波数以下の場合は、前記ループフィルタのサンプリング信号として前記入力信号を用い、
前記入力周波数検出部で求めた前記入力信号の周波数が所定の周波数以上の場合は、その周波数に応じて、前記入力周波数分周器によって前記入力信号をｎ分周（ｎは正の整数）することにより得た所定の周波数以下の信号を、前記ループフィルタのサンプリング信号として用いることを特徴とする請求項４に記載のＰＬＬ回路。
【請求項６】
同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する前記入力周波数検出部と、
同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する時間差検出部を含む少なくとも１つの第１の種類の位相比較器と、
非同期式デジタル回路又はアナログ回路による位相比較手段、アナログ低域通過フィルタ、Ａ／Ｄ変換器、及び同期式デジタル回路又はソフトウェアの少なくとも一方で実現するデジタル積分器を含む少なくとも１つの第２の種類の位相比較器と、
前記入力周波数検出部で求めた周波数、前記時間差検出部で求めた時間差又は該周波数及び該時間差により換算した位相差の内の少なくとも１つに基づいて、前記第１又は第２の種類の位相比較器の内のいずれか１つの位相比較器を選択する選択手段と
を有することを特徴とする請求項１、３又は５に記載のＰＬＬ回路。
【請求項７】
前記デジタル積分器における積分時間を、前記入力周波数検出部で求めた入力信号の周波数の逆数である周期の正の整数倍とすることを特徴とする請求項６に記載のＰＬＬ回路。
【請求項８】
少なくとも前記第２の種類の位相比較器における前記位相比較手段及び前記アナログ低域通過フィルタは外付け回路とし、その他の部分は、同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現することを特徴とする請求項６又は７に記載のＰＬＬ回路。
【請求項９】
前記その他の部分の一部又は全部を、ＤＳＰに内蔵されている同期式デジタル回路又はＤＳＰのファームウェアの内の少なくとも一方で実現することを特徴とする請求項８に記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（ Phase Locked Loop：位相同期ループ）回路に関し、特に広い入力周波数範囲に渡って、入力信号の位相への短時間、且つ正確な同期を可能とする高精度なＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来の基本的なＰＬＬ回路の構成は、図２に示すように、位相比較器１０１、ループフィルタ１０２及び電圧制御発振器１０３を備える。位相比較器１０１は、入力信号と電圧制御発振器１０３の出力信号との間の位相差を検出する。検出された位相差信号は、ループフィルタ１０２により高調波成分やノイズが除去されて電圧制御発振器１０３に駆動電圧信号として供給される。かかる構成により電圧制御発振器１０３からは、入力信号と同じ周波数で一定の位相差を持つ信号（出力信号）が出力されることになる。
【０００３】
上記構成において、位相比較器１０１を、入力間の時間差を予め定められた時間分解能で検出してデジタル値として出力する位相比較器で、ループフィルタ１０２を、デジタルフィルタで、また、電圧制御発振器１０３を数値制御方式の発振器でそれぞれ構成することにより、総てデジタル回路で構成でき、あるいはＤＳＰを用いてソフトウエアで構成することができる。
【０００４】
こうすることにより、アナログ回路部品を削減することができ、経時変化の減少が期待できるだけでなく、ソフト処理することにより部品点数／調整の更なる削減が可能となる。
【０００５】
【発明が解決しようとする課題】
ところで、例えば、サブｍＨｚから１００ｋＨｚのように、数ディケードの入力周波数範囲に渡る広帯域ＰＬＬ回路をアナログ回路で実現しようとする場合、ある程度以上の応答特性を実現しようとすると、周波数によってループフィルタを動的に切り替える必要がある。また、電圧制御発振器自身の切り替え、あるいは発振器出力の分周器の切り替えも必要となる。その結果、回路構成部品数が増大してしまう。この場合、入力信号の周波数が大きく変化すると、ループフィルタの切り替え時の過渡応答等が問題になる。また、温度変化や経時変化により位相精度を維持するのが困難であるというような問題がある。
【０００６】
一方、上述のように、ＰＬＬ回路をデジタル化すれば、温度変化や経時変化の影響は減少し、種々のメリットが生ずる。しかし、デジタル化したＰＬＬ回路における位相比較器は、入力信号と発振器出力各々のゼロクロス、立ち上がり、あるいは立ち下がりの時間差を特定の時間分解能で測定しており、時間分解能相当の位相誤差が発生する。そして、入力信号の周波数が高いほど、１周期の時間は短くなるので、同じ時間分解能であっても、周波数が高いほど位相誤差は大きくなる。
【０００７】
しかし、単純に時間分解能を上げようとすると、デジタル回路の動作周波数を上げることになり、消費電力の上昇や使用半導体の制約を招くため得策ではない。デジタル回路の動作周波数を上げずに時間分解能を上げる方法には、例えば次のような方式が提案されている。
【０００８】
（１）時間差検出部にディザを加えて平均化により実分解能を上げる方式：
Ａ／Ｄ変換の精度を上げる周知の手法で、時間分解能程度のディザ（ジッタ）を入れて実効分解能を向上させる方式であるが、入力信号の周波数によらず一定時間幅のディザを加えることは難しい上、ディザの影響を平均化して除去するためにＰＬＬの応答速度は低下する。
【０００９】
（２）入力信号と発振器の出力信号の各々を分周してから時間差を測定する方式：
見かけ上、入力信号の周波数が下がるので、時間分解能に相当する位相誤差の値を小さくすることができる。この方式によれば、入力信号と発振器出力の周波数を一致させることはできるが、入力信号と発振器出力の実際の周波数においては、依然として時間分解能相当の位相誤差が発生することになる。
【００１０】
上述のように、デジタル方式では、ＰＬＬの広帯域化はファームウエアで柔軟に対応できるものの精度が不充分であるという問題があり、広い入力周波数範囲に渡り、位相の精度が高い高速なＰＬＬ回路を構成することは困難であった。
【００１１】
そこで、本発明の目的は、簡単な構成で広い入力周波数範囲に渡り、高い位相精度と高速応答が得られるＰＬＬ回路を提供することにある。
【００１２】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるＰＬＬ回路は、次のような特徴的な構成を採用している。
【００１３】
（１）同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する入力周波数検出部及び数値制御発振器部を備えるＰＬＬ回路であって、
ロックが外れているときに、前記入力周波数検出部で求めた周波数を前記数値制御発振器部に周波数設定するＰＬＬ回路。
【００１４】
（２）位相比較器において所定値以上の位相差が検出されたときに、ロックが外れていると判断し、
前記入力周波数検出部で求めた周波数を前記数値制御発振器部に周波数設定する上記（１）のＰＬＬ回路。
【００１５】
（３）前記入力周波数検出部で求めた周波数と前記数値制御発振器部への周波数設定とが、所定の差又は比以上離れているときに、ロックが外れていると判断し、前記入力周波数検出部で求めた周波数を、前記数値制御発振器部に周波数設定する上記（１）のＰＬＬ回路。
【００１６】
（４）同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現するデジタルフィルタによるループフィルタを備えるＰＬＬ回路であって、
前記ループフィルタの特性周波数は、サンプリング信号の周波数の1/k（kは正の実数）として動作させるとともに、
前記サンプリング信号として入力信号を用いるＰＬＬ回路。
【００１７】
（５）同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する入力周波数検出部及び入力周波数分周器をさらに備えるＰＬＬ回路であって、
前記入力周波数検出部で求めた入力信号の周波数が所定の周波数以下の場合は、前記ループフィルタのサンプリング信号として前記入力信号を用い、
前記入力周波数検出部で求めた前記入力信号の周波数が所定の周波数以上の場合は、その周波数に応じて、前記入力周波数分周器によって前記入力信号をn分周（nは正の整数）することにより得た所定の周波数以下の信号を、前記ループフィルタのサンプリング信号として用いる前記（４）のＰＬＬ回路。
【００１８】
（６）同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する前記入力周波数検出部と、
同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する時間差検出部を含む少なくとも１つの第１の種類の位相比較器と、
非同期式デジタル回路又はアナログ回路による位相比較手段、アナログ低域通過フィルタ、Ａ／Ｄ変換器、及び同期式デジタル回路又はソフトウェアの少なくとも一方で実現するデジタル積分器を含む少なくとも１つの第２の種類の位相比較器と、
前記入力周波数検出部で求めた周波数、前記時間差検出部で求めた時間差又は該周波数及び該時間差により換算した位相差の内の少なくとも１つに基づいて、前記第１又は第２の種類の位相比較器の内のいずれか１つの位相比較器を選択する選択手段と
を有する上記（１）、（３）又は（５）のＰＬＬ回路。
【００１９】
（７）前記デジタル積分器における積分時間を、前記入力周波数検出部で求めた入力信号の周波数の逆数である周期の正の整数倍とする上記（６）のＰＬＬ回路。
（８）少なくとも前記第２の種類の位相比較器における前記位相比較手段及び前記アナログ低域通過フィルタは外付け回路とし、その他の部分は、同期式デジタル回路又はソフトウェアの内の少なくとも一方で実現する上記（６）又は（７）のＰＬＬ回路。
（９）前記その他の部分の一部又は全部を、ＤＳＰに内蔵されている同期式デジタル回路又はＤＳＰのファームウェアの内の少なくとも一方で実現する上記（８）のＰＬＬ回路。
【００２０】
上述のように、本発明によるＰＬＬ回路では、２種類（以上）の位相比較器を備え、入力信号と発振器出力との間の位相差の大小によって精度の高い方の位相比較器を選択してループフィルタへの入力とすることで、高い周波数精度と位相精度を得ている。また、入力信号あるいは入力信号を分周した信号を、デジタルフィルタで構成されたループフィルタのサンプリング周波数の信号源として使用し、ループフィルタの特性周波数を入力信号の周波数増減に追従させることで、広い周波数帯域に渡り高速な応答を得ている。更に、電圧制御発振器を数値制御方式の発振器で構成し、広い入力周波数範囲に渡り連続的かつ高速な周波数変更を可能にすることで、入力周波数が変化したときの良好な過渡応答を得ている。更にまた、入力信号の周波数を検出し、入力信号と発振器出力との間の位相差が著しく大きい場合、つまりＰＬＬ回路のロックが外れている場合は、検出した入力信号の周波数を数値制御方式の発振器の出力周波数に設定することで、入力信号の周波数が大きく変化したときの追従速度を向上させている。
【００２１】
【発明の実施の形態】
以下、本発明によるＰＬＬ回路の好適実施形態例を添付図、特に図１を参照して詳細に説明する。図１は本発明によるＰＬＬ回路の一実施形態例を示す基本ブロック図である。尚、説明を簡潔にするため、特に説明している場合を除き、本ＰＬＬ回路に要求される定常位相誤差はゼロとしている。
【００２２】
本実施形態によるＰＬＬ回路は、図示の如く、第１の位相比較器１、第２の位相比較器２、入力周波数検出部３、位相比較器選択部４、ループフィルタ５、数値制御発振器６、時間差大小判定部７及び入力周波数分周器８を備える。第２の位相比較器２は、デジタル位相比較器２１、アナログＬＰＦ２２、増幅器２３、Ａ／Ｄ変換器２４及びデジタル積分器２５から構成されている。
【００２３】
入力信号は、第１の位相比較器１、第２の位相比較器２内の位相比較器２１及び入力周波数検出部３に入力される。第１の位相比較器１は、入力信号と数値制御発振器６の出力との間の時間差を、入力クロック信号Ｆｃの周期に等しい時間分解能を持つデジタル値として出力する。
【００２４】
第２の位相比較器２内の位相比較器２１は、デジタル方式位相比較器で、本ＰＬＬ回路に要求される定常位相誤差の値を跨いで連続な入出力特性を有し、例えば、定常位相誤差ゼロが要求される場合は、位相周波数比較器として知られているものが該当する。但し、本発明では、この周波数比較機能は不要である。また、位相比較器の出力にオフセットを加えれば、任意の定常位相誤差に設定することもできる。
【００２５】
位相比較器２１からの出力パルスは、アナログ低域通過フィルタ２２に入力され、平均化された値が位相差に比例する。また、この平均化によりＡ／Ｄ変換器２４におけるエイリアスの発生を抑止することができる。このアナログ低域通過フィルタ２２は、不完全積分型であり、その高域遮断周波数は、ループフィルタ５の特性周波数より十分高くし、本ＰＬＬ回路のループ特性に影響を与えないようにされている。
【００２６】
アナログ低域通過フィルタ２２の出力は、増幅器２３で増幅され、Ａ／Ｄ変換器２４でデジタル信号に変換される。ここで、Ａ／Ｄ変換の量子化誤差に相当する位相が、本ＰＬＬ回路に要求される位相精度より小さくなるように、要求される定常位相誤差近傍の信号を増幅器２３によって拡大する。その結果、必然的に、第２の位相比較器２で検出できる位相差範囲は狭くなり、これを±Ｐ度とおく。尚、本実施形態では、増幅器２３を用いたが、これは明示的に増幅器２３を使用せず、アナログ低域フィルタ２２に増幅作用をもたせても良く、また、Ａ／Ｄ変換器２４のリファレンス電圧を変えても良い。第２の位相比較器２では、±Ｐ度を超える位相差は正しく検出することはできない。
【００２７】
Ａ／Ｄ変換器２４からのデジタル信号は、デジタル積分器２５により、入力周波数分周器８の出力１周期区間に渡り積分される。ここで、Ａ／Ｄ変換器２４のサンプリング周波数は、入力周波数分周器８の出力周波数以上でなければならない。
【００２８】
より具体的には、上記構成において、入力信号の周波数が、アナログ低域通過フィルタ２２の高域遮断周波数より充分高いときは、アナログ低域通過フィルタ２２の出力は直流信号に近くなるが、入力信号の周波数が低くなるに従い、アナログ低域通過フィルタ２２の出力には、入力信号の周波数に同期したリップル分が多くなってくる。このリップルを含んだ信号をＡ／Ｄ変換して得られるデジタル信号を、デジタル積分器２５によって、入力信号の整数周期区間に渡り積分して平均化した位相差を検出することができる。ここで、上記整数周期の数は、入力周波数分周器８の分周比に等しいので、入力信号の整数周期区間は、入力周波数分周器８の出力１周期区間に等しい。尚、入力信号の周波数下限が、上記リップルが問題になる程は低くない場合には、デジタル積分器２５は必ずしも必要ではない。
【００２９】
位相比較器選択部４には、例えば、２つの入力端子が設けられ、一方の入力端子には第１の位相比較器１の出力が、他方の入力端子には第２の位相比較器２（デジタル積分器２５）の出力が接続されている。位相比較器選択部４の出力は、ループフィルタ５に接続され、ループフィルタ５の出力が数値制御発振器６の入力に接続されている。数値制御発振器６の出力は、本ＰＬＬ回路の出力信号とされるとともに、第１の位相比較器１と第２の位相比較器２内の位相比較器２１に供給されている。
【００３０】
入力周波数検出部３は、入力信号の周波数を検出し、検出された周波数を時間差大小判定部７と入力周波数分周器８に出力する。時間差大小判定部７での判定結果により、入力信号の周波数は数値制御発振器６に出力される。
【００３１】
入力周波数検出部３は、入力信号の周波数を検出し、その大小に応じて、入力周波数分周器８の分周比を変更する。入力周波数分周器８で分周された周波数は、ループフィルタ５とデジタル積分器２５に供給される。
【００３２】
すなわち、位相比較器選択部４は、第１の位相比較器１で検出した時間差の大小に応じて、時間差大小判定部７の制御によって第１の位相比較器１または第２の位相比較器２からの出力信号のいずれかを選択し、後段のループフィルタ５への入力とする。
【００３３】
時間差大小判定部７は、位相比較器選択部４を制御し、第１の位相比較器１で検出した時間差が、第１の位相比較器１が持つ時間分解能に近い場合には、後述のループフィルタ５への入力として第２の位相比較器２の出力を選択し、それ以外の場合には、ループフィルタ５への入力として第１の位相比較器１の出力を選択する。
【００３４】
つまり、位相比較器選択部４は、入力信号と数値制御発振器６の出力信号との間の位相差が大きい場合は、広い範囲の周波数と位相差を扱うことができ、原理的に直線性もよい第１の位相比較器１を選択する。
【００３５】
一方、入力信号と数値制御発振器６の出力信号との間の位相差が小さい場合は、第１の位相比較器１の時間分解能に制約されて正確な位相差を検出することが困難になる。さらに第１の位相比較器１は時間差を検出しているため、入力信号の周波数が高くなる程、時間分解能に相当する位相誤差は大きくなる。そこで、入力信号と数値制御発振器６の出力信号との間の位相差が小さい場合は、第２の位相比較器２からの出力を選択して使用する。第２の位相比較器２の出力は、位相差が拡大されている上、位相の検出分解能が入力信号の周波数に依存しないという特徴がある。
【００３６】
尚、第２の位相比較器２を選択する判定基準となる時間差は、入力信号に想定される最高周波数におけるその時間差相当の位相が、第２の位相比較器２が検出できる位相差範囲（前述の±Ｐ度）以内でなければならない。
【００３７】
また、２つの位相比較器を切り替えて動作させるためには、両方の位相検出利得が一致するように考慮されている必要がある。
【００３８】
ここで、第２の位相比較器２を選択する判定基準を、時間差ではなく、時間差を入力周波数検出部３で検出された入力周波数における位相差に換算した値を用いることもできる。あるいは、両方を併用することもできる。
【００３９】
さて、本発明では、次のような形態も提案している。すなわち、ＰＬＬ回路のロックが外れている場合、つまり入力信号と数値制御発振器６の周波数が異なる場合、位相差は大きくなり、ループフィルタ５の出力だけでは周波数を一致させるのに時間がかかり、入力信号の周波数変動に高速で追従させることができない。
【００４０】
この問題を解決するため、本実施形態では、時間差大小判定部７においては、第１の位相比較器１で検出した時間差を入力周波数検出部３で検出された入力周波数に基づいて位相差に換算し、その位相差が予め定められた値より大きい場合は、検出された入力周波数を数値制御発振器６に設定する。これにより、発振器６の周波数を入力信号の周波数に急速に近付けることができ、入力信号の周波数変動に高速で追従させることができる。
【００４１】
位相比較器選択部４で選択された位相比較器１または２の出力が入力されるループフィルタ５は、サンプリング周波数可変のデジタルフィルタで構成され、高い位相精度を得るため完全積分型とされている。
【００４２】
ループフィルタ５は、入力周波数分周器８の出力周波数をサンプリング周波数とする。ループフィルタ５を構成するデジタルフィルタの特性周波数は、原理的にサンプリング周波数と一定比率の関係があり、デジタルフィルタ内部の係数構成を固定にした場合、サンプリング周波数の上下に比例して、特性周波数も上下するもので、入力周波数分周器８の分周比が１の場合には、本ＰＬＬ回路のループ帯域は、入力信号の周波数と一定の比率を維持することになる。したがって、入力信号の周波数が低い時は、本ＰＬＬ回路の応答は遅くなり、入力信号の周波数が高い時は、本ＰＬＬ回路の応答は速くなるという変更が自動的に行われることになり、広い入力周波数範囲に渡り、入力信号の周波数に応じた応答特性を持たせることができる。
【００４３】
ところで、入力信号の周波数がある程度以上低い場合は、入力周波数分周器８の分周比は１である。また、入力信号の周波数が高くなってくると、ループフィルタ５の演算速度の制約を受け、入力信号と同じサンプリング周波数では所定のフィルタ演算を完了することができなくなる。
【００４４】
この問題を解決するため、本実施形態では、入力信号の周波数を分周した周波数を、ループフィルタ５のサンプリング周波数として使用する。ループフィルタ５の演算速度の制約による上限周波数を超えないように、入力周波数分周器８の分周比を設定する。この動作により、本ＰＬＬ回路のループ帯域には上限が存在するが、この上限が充分高ければ、実用的には問題にならない。
【００４５】
数値制御発振器６は、例えば、デジタル直接合成方式の発振器のような数値制御方式であり、ループフィルタ５の出力に応じた周波数を出力し、広い入力周波数範囲に渡り、連続的に直ちに周波数変更が可能である。
【００４６】
上述実施形態の説明では、２種類の位相比較器を用いているが、必ずしも２種類に限定するものでなく、その精度と検出範囲によって２以上の位相比較器を用いることができることは勿論である。例えば、第２の位相比較器をその位相差検出範囲の大小によって２つに分割することにより、全部で３種類の位相比較器を用いることができる。
【００４７】
以上、本発明のＰＬＬ回路の好適実施形態例を説明したが、これは単なる例示にすぎず、特定用途に応じて種々の変形変更が可能であることは勿論である。
【００４８】
【発明の効果】
以上説明したように、本発明のＰＬＬ回路は、２種類以上の位相比較器を備え、入力信号と発振器出力信号との間の位相差の大小に応じて最適な位相比較器を選択して使用すると共に、ループフィルタの特性周波数を入力信号の周波数に追従させ、さらに発振器の周波数を入力の周波数に合わせて設定しており、アナログとデジタルの長所を組み合わせたハイブリッド方式のＰＬＬ回路であるため、広い入力周波数範囲に渡り、高い位相精度と高速応答が得られる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ回路の一実施形態の構成を示すブロック図である。
【図２】従来のＰＬＬ回路の基本的な構成を示すブロック図である。
【符号の説明】
１        第１の位相比較器
２        第２の位相比較器
３        入力周波数検出部
４        位相比較器選択部
５        ループフィルタ
６        数値制御発振器
７        時間差大小判定部
８        入力周波数分周器
２１      位相比較器
２２      アナログ低域通過フィルタ
２３      増幅器
２４      Ａ／Ｄ変換器
２５      デジタル積分器
１０１    位相比較器
１０２    ループフィルタ
１０３    電圧制御発振器
【図１】
0004413307.tif 000002
【図２】
0004413307.tif 000003