(57)【特許請求の範囲】
【請求項１】
半導体基板の上に素子領域を囲む素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜とは異なる材料からなり、前記半導体基板の前記素子領域を横切って前記素子分離絶縁膜の一部に乗り上げる矩形状のマスクパターンを形成する工程と、
前記マスクパターンの周囲の前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記マスクパターンの上と前記ゲート絶縁膜の上に導電膜を形成する工程と、
前記素子分離絶縁膜の上で前記マスクパターンの長手方向の一端の両側部と長手方向側で繋がるレジストパターンを形成する工程と、
前記導電膜を異方性エッチングして前記マスクパターンの外周面に沿って前記導電膜を残すことによって、前記マスクパターンの長手方向の側部に隣接するゲート電極を形成するとともに、前記レジストパターンにより前記導電膜の異方性エッチングを防止することによって前記レジストパターンの下に残った前記導電膜をコンタクトパッドとして残す工程と、
前記マスクパターン及び前記ゲート電極に覆われない領域の前記半導体基板内に不純物を導入することにより低濃度不純物導入領域を形成する工程と、
前記マスクパターンの長手方向の側部に隣接する前記ゲート電極のさらに側部に絶縁性サイドウォールを形成する工程と、
前記マスクパターンを前記半導体基板から選択的に除去する工程と、
前記絶縁性サイドウォール及び前記ゲート電極に覆われない領域の前記半導体基板に不純物を導入して高濃度不純物導入領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記レジストパターンを形成する工程では、前記マスクパターンの前記一端の全体に繋がる１つのレジストパターンを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電膜を異方性エッチングして前記マスクパターンの外周面に沿って前記導電膜を残すとともに、前記レジストパターンにより前記導電膜の異方性エッチングを防止することによって前記レジストパターンの下に残った前記導電膜をコンタクトパッドとして残した後に、前記マスクパターンの外周面に沿って残った前記導電膜のうち前記コンタクトパッドに接続されない側を前記素子分離絶縁膜上で分離して２つのゲート電極を形成するとともに、前記コンタクトパッドを２分割して前記分離したゲート電極のそれぞれに個々に接続するコンタクトパッドを形成する工程を有することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記レジストパターンを形成する工程では、前記マスクパターンの前記一端の前記両側部に別々に繋がる第一及び第二のレジストパターンを形成し、
前記導電膜を異方性エッチングする際には前記第一及び第二のレジストパターンの下の前記導電膜のエッチングを防止することによって前記第一及び第二のレジストパターンの下に残った２つの前記導電膜を第一及び第二のコンタクトパッドとして残し、
前記導電膜を異方性エッチングして前記マスクパターンの外周面に沿って前記導電膜を残した後に、前記マスクパターンの外周面に沿って残った前記導電膜のうち前記第一及び第二のコンタクトパッドに接続されない側を前記素子分離絶縁膜上で分離する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記マスクパターンはシリコン窒化膜又は金属膜の成長とパターニングを経て形成され、前記素子分離絶縁膜はシリコン酸化膜の成長によって形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記マスクパターンは、前記絶縁性サイドウォールとは異なる材料により形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記導電膜は、半導体を形成した後に該半導体に不純物を導入することによって形成されるか、不純物を含む半導体を成長することによって形成されるか、又は金属の成長によって形成されるかのいずれかであることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、ＭＯＳトランジスタを含む半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、情報化産業の発達により、より一層の高集積、高速の情報処理が要求されており、この要求を満たすためにはコンピューターの大容量化、高速化が必須のものとなっている。そして、大容量化、高速化を実現するためには高速動作かつ高集積化が可能なＬＳＩが必要であり、更には超微細で且つ高性能のトランジスタ素子が要求される。
【０００３】
ＬＳＩを高集積化、高速化する為には、単純に回路を構成するデバイスを微細化することが最も有効で且つ明快な手法であり、現在のＭＯＳトランジスタにおいてはゲート長が０．３μｍ以下に縮小されようとしている。ここで、ゲート長とは、ゲート電極のうちのソースからドレイン方向への長さであり、以下の説明でも同じである。また、ゲート長に沿ったソースからドレインへの長さを以下にチャネル長という。
【０００４】
ところが、このゲート長を決めているゲート電極の形成はフォトリソグラフィ及びエッチングの技術に律速されており、ゲート長の縮小化の限界はレジスト露光装置、エッチング装置などの限界に委ねられている。また、露光位置合わせ精度やできあがり幅のマージン問題も抱えており、ＭＯＳトランジスタの安定な量産化を図るには技術の熟成が必要となり、タイムリーな量産化は困難となっている。
【０００５】
ゲート長を小さくする方法として、酸化膜パターンを形成し、ドープトポリシリコン膜を全体に成長した後に、その酸化膜の側部に幅の狭いドープトポリシリコン膜をゲート電極として残し、ついで、その酸化膜パターンを除去するといった技術が特開平７−２６３６７７号公報に記載されている。この場合、その酸化膜パターンを除去する際に、同じ酸化膜で形成され素子間分離絶縁膜も同時にエッチングされることになり、素子分離絶縁膜の縮小化によって適正な素子分離が行えなくなる。
【０００６】
ところで、そのような素子の微細化が実現できたとしても、別の問題が生じてくる。それはデバイスの縮小化にもかかわらず、回路の電源電圧がユーザー側の汎用性、且つＳ／Ｎ比のマージン確保等を考慮して、従来の一般的な値である５Ｖを維持しようとする傾向にあり、そのため、デバイスの高電界化という問題が浮上する。以下に、その問題について説明する。
【０００７】
ＭＯＳトランジスタにおいて、電源電圧をそのままにゲート長又はチャネル長を縮小すると、ドレイン層の近傍に発生する空乏層がソース層にまで達し、ソース層の拡散電位を下げ、ソース／ドレイン間の接合耐圧を低下させる。
また、ゲート電極直下の半導体層のチャネル領域にドレイン電界の影響が効き始めると、ＭＯＳトランジスタのチャネル領域での反転閾値電圧をゲート電圧によって制御しにくくなり、ゲート電圧の閾値電圧（Ｖth）が低下したり、閾値電圧以下でのデバイス動作にかかわるサブスレッショルド特性の劣化が生じる。
【０００８】
ゲート電極の下で半導体基板に広がる空乏層を縮めるためには、ゲート電極の直下の半導体基板の不純物濃度を高くし、更にはゲート酸化膜を薄くする方法も採用されていてが、これられがさらに別な問題を生むことになる。
まず、半導体基板の不純物濃度を増加させることはドレイン拡散層と半導体基板の間の濃度勾配を急唆にし、ドレイン電界を更に増大させ、移動キャリアそのもののドリフト速度に影響を与え、キャリアの移動度を減衰させてドレイン電流の低下を招く。更に、ドレイン拡散層と基板の間にかかる高電界のエネルギーは移動キャリアの平均エネルギーを上げ、ホットキャリアを誘発させる。
【０００９】
また、ゲート酸化膜の薄膜化はゲート酸化膜自体にかかる実効的なゲート電界の増大を招き、ゲート酸化膜の絶縁耐圧に大きな負荷をかけることになり、ホットキャリア耐性等を低下させる。
そこで、従来は、そのような問題を解決するために、図１２(a) に示すように、ＭＯＳトランジスタのゲート電極101 を半導体基板102 上にゲート絶縁膜103 を介して形成した後に、浅い低濃度の不純物拡散層104 を形成し、その後に、ゲート電極101 の両側に絶縁性サイドウォール105 を形成し、続いて、図１２(b) に示すように、ゲート電極101 及び絶縁性サイドウォール105 をマスクに使用して半導体基板102 に深い高濃度の不純物拡散層106 を形成し、それらの低濃度と高濃度の不純物拡散層104 ，106 によってＬＤＤ（lightly doped drain ）構造のソース層107 とドレイン層108 を形成するようにしている。
【００１０】
そして、そのようなＬＤＤ構造のドレイン層108 によれば、ゲート電極101 に近い部分の不純物濃度傾斜が小さくなってゲート電極101 近傍に局所的に集中するドレイン電界が緩和されて、ホットキャリア耐性が向上する。
【００１１】
【発明が解決しようとする課題】
しかしながら、ドレイン層108 にＬＤＤ構造を形成する場合には、一般にゲート電極101 の両側に絶縁性サイドウォール105 を同時に形成する工程を経るために、その製造工程からソース層107 の端部にも低濃度の不純物拡散層104 が付与されることにとなる。
【００１２】
従って、ソース層107 における低濃度の不純物拡散層104 は、ＭＯＳトランジスタの寄生容量や寄生抵抗を増加させる原因となり、トランジスタ性能を低下させることになる。つまり、ＬＤＤ構造を採用した従来のＭＯＳトランジスタにおいては、高電界化を抑制し且つ高性能のトランジスタ性能の両立を達成する事は困難なものであった。
【００１３】
本発明の目的は、寄生容量、寄生抵抗を低減し高速化が図れ、しかも微細化が容易なＭＯＳトランジスタを有する半導体装置の製造方法であって、ＭＯＳトランジスタのゲート電極形成の後のマスクの除去の際に素子分離絶縁膜の薄膜化を抑制する半導体装置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上記した課題は、図３、図４、図５、図６（ａ）、図９及び図１０に例示するように、半導体基板１の上に素子領域Ａを囲む素子分離絶縁膜２を形成する工程と、前記素子分離絶縁膜２とは異なる材料からなり、前記半導体基板１の前記素子領域Ａを横切って前記素子分離絶縁膜２の一部に乗り上げる矩形状のマスクパターン４を形成する工程と、前記マスクパターン４の周囲の前記半導体基板１の表面にゲート絶縁膜６を形成する工程と、前記マスクパターン４の上と前記ゲート絶縁膜６の上に導電膜７を形成する工程と、前記素子分離絶縁膜２の上で前記マスクパターン４の長手方向の一端の両側部と長手方向側で繋がるレジストパターンを形成する工程と、前記導電膜７を異方性エッチングして前記マスクパターン４の外周面に沿って前記導電膜７を残すことによって、前記マスクパターン４の長手方向の側部に隣接するゲート電極７ｇを形成するとともに、前記レジストパターンにより前記導電膜７の異方性エッチングを防止することによって前記レジストパターンの下に残った前記導電膜７をコンタクトパッドとして残す工程と、前記マスクパターン４及び前記ゲート電極７ｇに覆われない領域の前記半導体基板１内に不純物を導入することにより低濃度不純物導入領域１５ａ，１５ｂを形成する工程と、前記マスクパターン４の長手方向の側部に隣接する前記ゲート電極７ｇのさらに側部に絶縁性サイドウォール１６を形成する工程と、前記マスクパターン４を前記半導体基板１から選択的に除去する工程と、前記絶縁性サイドウォール１６及び前記ゲート電極７ｇに覆われない領域の前記半導体基板１に不純物を導入して高濃度不純物導入領域１７ａ，１７ｂ，１７ｃを形成する工程とを有することを特徴とする半導体装置の製造方法によって解決する。この場合、前記マスクパターン４は、シリコン窒化膜又は金属膜の成長とパターニングを経て形成され、前記素子分離絶縁膜２はシリコン酸化膜の成長によって形成されることを特徴とする。
【００１６】
この場合、前記マスクパターン４は、前記絶縁性サイドウォール１６とは異なる材料により形成されていることを特徴とする。
また、その半導体装置の製造方法において、前記導電膜７は、半導体を形成した後に該半導体に不純物を導入することによって形成されるか、不純物を含む半導体を成長することによって形成されるか、又は金属の成長によって形成されるかのいずれかであることを特徴とする。
【００１８】
上記した半導体装置の製造方法において、図５、図６（ａ）に例示するように、前記レジストパターンを形成する工程では、前記マスクパターン４の前記一端の全体に繋がる１つのレジストパターン２０を形成することを特徴とする。この場合、前記導電膜７を異方性エッチングして前記マスクパターン４の外周面に沿って前記導電膜７を残すとともに、前記レジストパターンにより前記導電膜７の異方性エッチングを防止することによって前記レジストパターンの下に残った前記導電膜７をコンタクトパッド７として残した後に、図４（ｂ）、図１０（ｂ）に例示するように、前記マスクパターン４の外周面に沿って残った前記導電膜７のうち前記コンタクトパッド７に接続されない側を前記素子分離絶縁膜２上で分離して２つのゲート電極７ｇを形成するとともに、前記コンタクトパッド７を２分割して前記分離したゲート電極７ｇのそれぞれに個々に接続するコンタクトパッド７を形成する工程を有していてもよいし、図４（ｂ）、図１０（ａ）に例示するように、そのような分離工程を有していなくてもよい。
【００１９】
上記した半導体装置の製造方法において、図５、図９に例示するように、前記レジストパターンを形成する工程では、前記マスクパターン４の前記一端の前記両側部に別々に繋がる第一及び第二のレジストパターン２０ａ，２０ｂを形成し、前記導電膜７を異方性エッチングする際には前記第一及び第二のレジストパターン２０ａ，２０ｂの下の前記導電膜７のエッチングを防止することによって前記第一及び第二のレジストパターン２０ａ，２０ｂの下に残った２つの前記導電膜７を第一及び第二のコンタクトパッド７ｄ，７ｅとして残し、前記導電膜７を異方性エッチングして前記マスクパターン４の外周面に沿って前記導電膜７を残した後に、図９、図１０（ｂ）に例示するように、前記マスクパターン４の外周面に沿って残った前記導電膜７のうち前記第一及び第二のコンタクトパッド７ｄ，７ｅに接続されない側を前記素子分離絶縁膜２上で分離する工程を有することを特徴とする。
【００２０】
次に、本発明の作用について説明する。
本発明によれば、素子分離絶縁膜に囲まれた半導体基板の領域にマスクパターンを形成し、そのマスクパターンとその周囲を覆う導電膜を形成した後に、略垂直方向の異方性エッチングにより導電膜をマスクパターンの側部に残し、その側部に残った導電膜をゲート電極として使用するようにしている。
【００２１】
そのゲート電極の幅、即ちゲート長は導電膜の膜厚によって決まるので、ゲート電極の幅は容易に制御されることになる。これにより、ＭＯＳトランジスタは微細化される。そのような方法によるゲート電極の形状は露光限界によらず、０．３μｍ以下の安定したゲート長を実現でき、しかも量産性に適しており、信頼性が向上する。
【００２２】
そのマスクパターンは、素子分離絶縁膜とは異なる材料から形成されているので、マスクパターンを選択的にエッチングするとともに素子分離絶縁膜のエッチング量を抑制することが容易となり、素子分離絶縁膜の縮小化が防止される。
また、マスクパターンを除去する前に、マスクパターンとゲート電極に覆われない半導体基板の領域に低濃度不純物導入領域を形成し、その後に、ゲート電極の一方の側部に絶縁性サイドウォールを形成し、さらにゲート電極及び絶縁性サイドウォールをマスクにして半導体基板に不純物を導入してゲート電極及び絶縁性サイドウォールに覆われない半導体基板の領域に高濃度不純物導入層領域を形成しているので、ゲート電極の一側方の不純物導入ドレイン層がＬＤＤ構造となり、他側方の不純物導入ソース層がシングル構造となる。
【００２３】
このようにソース層のうちのゲート電極寄りの端部の低濃度不純物導入領域を省略すると、ソース・ドレイン間の距離が小さくなって半導体素子の高集積化に寄与し、しかも、ソース・ドレイン間の寄生抵抗が減り、且つソース層の表面積が小さくなってソース寄生容量が減ることになってトランジスタ特性が向上する。一方、ドレイン層はＬＤＤ構造となるので、ドレイン端におけるホットキャリア発生は抑制される。また、ソース層の低濃度不純物導入領域を省略した分だけＬＤＤ構造のドレイン層の低濃度不純物導入領域を延ばすことができ、これによってドレイン層の電界集中をより緩和される。
【００２４】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１(a) 〜図１(e) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図である。
【００２５】
まず、図１(a) に示す状態に至るまでの工程を説明する。
ホウ素のようなｐ型不純物を含有した抵抗１０Ω・ｃｍのシリコン基板（半導体基板）１の主面をＬＯＣＯＳ法により熱酸化することによって、能動素子領域Ａを囲む位置に膜厚３５０nmのフィールド酸化膜（素子分離絶縁膜）２を形成する。その主面は、シリコン基板１の（１００）面とする。
【００２６】
その後に、シリコン基板１の能動素子領域Ａの表面を熱酸化してSiO2よりなる膜厚１０nmの保護膜３を成長する。続いて、保護膜３及びフィールド酸化膜２の上にマスク用膜４をＣＶＤ法によって１００nmの厚さに成長する。この場合のマスク用膜４は、シリコン基板１の酸化を防止するとともに、フィールド酸化膜２及び後述する導電膜（７）と異なる材料であれば、特に限定されるものではなく、SiO2以外の絶縁膜又は金属である。本実施形態では、マスク用膜４として窒化シリコン（Si3N4 ）を適用した場合を例に挙げて説明している。
【００２７】
次に、マスク用膜４の上にレジストを塗布し、これを露光、現像して能動素子領域Ａのほぼ中央を横切ってフィールド酸化膜２に乗り上げる短冊形の第一のレジストパターン５を形成する。
続いて、マスク用膜４のうち第一のレジストパターン５に覆われない部分をリン酸を用いるエッチングによって除去する。これにより、マスク用膜４をシリコン基板１の能動素子領域Ａ中央を通る幅０．５μｍ、長さ５〜６μｍの短冊形状にする。
【００２８】
第一のレジストパターン５を除去した後のマスク用膜４の端部は、図２(a) の斜視図に示すように、フィールド酸化膜２に乗り上げた状態になっている。なお、パターニングされたマスク用膜４を以下にマスクパターンという。
次に、マスクパターン４に覆われていない部分の保護膜３を希釈フッ酸を用いて除去する。続いて、図１(b) に示すように、マスクパターン４に覆われていない部分のシリコン基板１の表面を再び熱酸化して膜厚５nmのSiO2よりなるゲート酸化膜（ゲート絶縁膜）６を形成する。
【００２９】
さらに、マスクパターン４、ゲート酸化膜６及びフィールド酸化膜２を覆う多結晶シリコン膜７をＣＶＤ法により１００nmの厚さに形成する。続いて、加速エネルギー４０keV 、ドーズ量４×１０15atoms/cm2 の条件で、燐を多結晶シリコン膜７にイオン注入することによって多結晶シリコン膜７を導電膜に変える。
次に、フィールド酸化膜２の上において、マスクパターン４に隣接する領域の上方の位置に第二のレジストパターン（不図示）を形成し、この第二のレジストパターンによって多結晶シリコン膜７を部分的に覆う。その詳細については、第３の実施の形態において詳述する。
【００３０】
その後に、エッチングガスとして三塩化ホウ素（BCl3）と塩酸（Cl2 ）を用いる反応性イオンエッチング（ＲＩＥ）によって多結晶シリコン膜７をほぼ垂直方向に異方性エッチングし、これにより図１(c) に示すように、マスクパターン４の外周側面と第二のレジストパターンの下に多結晶シリコン膜７が残るようにする。
【００３１】
マスクパターン４の側面に残った多結晶シリコン膜７を以下に導電性サイドウォールと呼び、この導電性サイドウォールの底面の幅Ｗは、多結晶シリコン膜７の膜厚により自己整合的にほぼ決定され、マスクパターン４上の多結晶シリコン膜７の膜厚とほぼ同じ値である約１００nmとなる。また、上記した条件で配置された第二のレジストパターンの下の多結晶シリコン膜７は導電性サイドウォール７ａに接続することになる。第二のレジストパターンの下の多結晶シリコン膜７は、図２(b) に示すように、導電性サイドウォール７ａに繋がる配線コンタクトパッド７ｂとして利用される。
【００３２】
このような多結晶シリコン膜７のパターニングを終えた後に、リン酸を用いたウェットエッチングによってマスクパターン４を選択的に除去すると、図１(d) に示すような状態となる。能動素子領域Ａに残った導電性サイドウォール７ａは、ＭＯＳトランジスタのゲート電極７ｇとして使用され、そのゲート電極７ｇの上面は傾斜することになる。ゲート電極７ｇのゲート長はゲート電極７ｇの底面の幅Ｗに等しく、約１００nmとなって超微細な安定した形状が得られる。
【００３３】
その状態の斜視図を示すと図２(c) のようになり、２つのゲート電極７ｇの一端は１つの配線コンタクトパッド７ｂに接続されているが、その他端は分離してもよいし、ループ状に繋がっていてもよい。
なお、マスクパターン４が除去された領域には保護膜３が露出するが、その保護膜４を除去した後に再び熱酸化してシリコン酸化膜を形成してもよい。
【００３４】
次に、ゲート電極７ｇ及びフィールド酸化膜２をマスクにして、能動素子領域Ａにあるシリコン基板１にｎ型不純物をイオン注入して２つのゲート電極７ｇにより分割された３つの領域に不純物導入領域８ａ〜８ｃを形成する。ｎ型不純物として砒素、燐などがある。例えば砒素を用いる場合には、イオン注入条件について加速エネルギーを１０keV 、ドーズ量を１．０×１０15atoms/cm2 とする。この場合のイオン注入の角度は、シリコン基板１の（１００）面に対して９０°の角度、即ち垂直方向とする。これは、ゲート電極７ａ直下への不純物の注入をできるだけ防止するためである。
【００３５】
そのイオン注入に続いて窒素雰囲気、温度１０００℃で２秒間の加熱パルスを不純物導入領域８ａ〜８ｃに加えることによってその不純物導入領域８ａ〜８ｃを活性化する。２つのゲート電極７ｇの間に存在する１つの不純物導入領域８ｂをソース層とする場合には、外側の２つの不純物導入領域８ａ，８ｃはドレイン層となる。その逆に２つのゲート電極７ｇの間の１つの不純物導入領域８ｂをソース層として使用する場合には、外側の２つの不純物導入領域８ａ，８ｃはドレイン層となる。
【００３６】
次に、図１(e) に示すように、全体にプラズマＣＶＤによってSiO2よりなる層間絶縁膜９を形成する。これに続いて、層間絶縁膜９をパターニングして３つの不純物導入領域８ａ〜８ｃの上にそれぞれコンタクトホール９ａ〜９ｃを形成する。
次に、膜厚２０nmのチタン（Ti）層１０を層間絶縁膜９の上とコンタクトホール９ａ〜９ｃの中にスパッタリングにより形成する。続いて、Ti層１０の上に膜厚１００nmの窒化チタン（TiN)層１１と、膜厚１５０nmのタングステンよりなるブランケット１２をスパッタリングにより順に形成する。
【００３７】
さらに、フォトリソグラフィー技術によってTi層１０、TiN 層１１及びブランケット１２をパターニングして、３つの不純物導入領域８ａ〜８ｃに個々に接続される３つの引出電極１３ａ〜１３ｃを形成する。中央の不純物導入領域８ｂをソースとする場合にはその上の引出電極１３ｂをソース電極とし、その両側の２つの不純物導入領域８ａ、８ｃをドレインとする場合にはそれらの上の２つの引出電極１３ａ，１３ｃをドレイン電極として使用する。
【００３８】
ところで、上記した説明では、ゲート電極７を構成する材料として不純物を含む多結晶シリコンを用いたが、半導体に不純物を含ませた材料であってもよいし、金、タングステン、チタンなどの金属であってもよい。金属とする場合には、成膜後に不純物をドープする手間が省ける。
以上のような工程を経て形成されたＭＯＳトランジスタのゲートは、能動素子領域Ａにおいて２つのゲート電極７ｇを有するいわゆるデュアルゲート構造となり、実効的なそのゲート長は０．２μｍとなる。
【００３９】
そのゲート電極７ｇは、導電膜の異方性エッチングによってマスクパターン４の側部に残した導電性サイドウォール７ａから構成されているので、その導電膜の膜厚制御によってゲート電極７ｇのゲート長Ｗを容易に制御することができ、０．１μｍよりも狭い幅、例えば７０nm、５０nm程度まで小さくすることができる。これにより、そのようなＭＯＳトランジスタを有するＬＳＩの集積度を向上することが可能になり、しかも、ソース・ドレイン間の距離を短くして寄生抵抗を低減することができる。
【００４０】
また、上記した説明では、マスクパターン４をフィールド酸化膜２とは異なる材料によって形成しているので、マスクパターン４を除去する際にはフィールド酸化膜２の膜減り及び縮小化が防止される。
（第２の実施の形態）
本実施の形態では、ＬＤＤ構造ドレインとＬＤ層を省略したソース層とを有するＭＯＳトランジスタの製造工程について説明する。
【００４１】
まず、図１(a) 〜図１(c) に示す工程に沿って、能動素子領域Ａにストライプ状のマスクパターン４を形成した後に、その両側に導電性サイドウォール７ａを形成し、そして、このサイドウォール７ａをＭＯＳトランジスタのゲート電極７ｇとして使用する。さらに、そのサイドウォール７ａの形成と同時にフィールド酸化膜２の上に配線コンタクトパッド７ｂを形成する。ここまでの工程は、第１の実施形態と同じであるので、その詳細は省略する。
【００４２】
次に、図３(a) に示すように、ゲート電極７ｇとマスクパターン４をイオン注入防止用マスクとして使用してシリコン基板１の能動素子領域Ａに燐をイオン注入する。その燐イオン注入の条件に関しては、加速エネルギーを２０keV 、ドーズ量を１×１０13atoms/cm2 とするとともにシリコン基板１の主面に垂直の方向から数度傾けて４つの方向から燐を注入する。
【００４３】
これによって、２つのゲート電極７ｇのうちのマスクパターン４に隣接しない側の領域のシリコン基板１には第一及び第二の低濃度不純物導入領域１５ａ，１５ｂが形成される。その斜視図は図４(a) に示すようである。
その後に、全体にSiO2膜をＣＶＤにより４０nmの厚さに成長した後に、このSiO2膜を垂直方向にＲＩＥ法によりエッチングし、これにより第一及び第二の低濃度不純物導入領域１５ａ，１５ｂのそれぞれの上に存在する２つのゲート電極７ｇの側面にのみSiO2膜が残る。そして、図３(b) に示すように、２つのゲート電極７ｇの一側に残ったSiO2膜を以下に絶縁性サイドウォール１６という。この絶縁性サイドウォール１６の幅ＴはSiO2膜の膜厚値とほぼ同じとなる。
【００４４】
次に、リン酸溶液を用いてマスクパターン４を除去することにより、２つのゲート電極７ｇの間の保護膜３を露出させる。
続いて、図３(c) に示すように、絶縁性サイドウォール１６とゲート電極７ｇをマスクに使用し、これにより２つのゲート電極７ｇのそれぞれの両側のシリコン基板１に砒素をイオン注入して、第一、第二及び第三の高濃度不純物導入領域１７ａ〜１７ｃを形成する。その砒素イオン注入の加速エネルギーを１０keV 、ドーズ量を１×１０15 atoms/cm2とするとともに、砒素イオンの注入方向を基板面に対して垂直とする。
【００４５】
これにより、ゲート電極７ｇの側方のうち第一及び第二の低濃度不純物導入領域１５ａ，１５ｂはそれぞれ第一及び第三の高濃度不純物導入領域１７ａ，１７ｃに重なって、ＬＤＤ構造の第一及び第二のドレイン層１８ａ，１８ｂとなる。また、能動素子領域Ａにおいて２つのゲート電極７ｇの間ではＬＤ（lightly doped ）領域が存在しない第二の高濃度不純物導入領域１７ｂだけのシングル構造のソース層が形成されることになる。
【００４６】
この後に、シリコン基板１を窒素雰囲気中に置いて温度１０００℃、２秒間でパルス加熱し、これにより第一、第二の低濃度不純物導入領域１５ａ，１５ｂと第一〜第三の高濃度不純物導入領域１７ａ〜１７ｃを活性化する。
その活性化後のシリコン基板１の素子形成領域Ａとその周辺での斜視図を示すと図４(b) のようになる。
【００４７】
次に、全体にプラズマＣＶＤによってSiO2よりなる層間絶縁膜９を形成し、続いて、層間絶縁膜９をパターニングしてソース層１７ｂ、ドレイン層１８ａ，１８ｂの上にそれぞれコンタクトホール９ａ〜９ｃを形成する。さらに、第１実施形態と同様にしてソース層１７ｂ上のコンタクトホール９ｂを通るソース電極１３ｂを形成するとともに、ドレイン層１８ａ，１８ｂ上のコンタクトホール９ａ，９ｃを通るドレイン電極１３ａ，１３ｃを形成する。
【００４８】
ところで、上記したような工程によれば、第１実施形態と同様にゲート電極７ｇのゲート長の制御が容易になる。しかも、上記した製造工程に従えば、ゲート電極７ｇの一側方のドレイン層１８ａ，１８ｂだけをＬＤＤ構造にし、他側のソース層１７ｂをシングル構造にすることが容易となる。しかも、ゲート電極７ｇを０．１μｍ又はそれ以下にすることが容易になる。
【００４９】
したがって、以上のような工程によって形成されたＭＯＳトランジスタはゲート電極７ｇのゲート幅の縮小化によって超微細化されることになる。そして、そのドレイン層１８ａ，１８ｂとその周辺の電界の傾斜はＬＤＤ構造によって緩やかになり、ホットキャリアの発生が抑制される。また、ソース層１７ｂはＬＤＤ構造を有しないために、ソース層１７ｂとドレイン層１８ａ，１８ｂの間のチャネル領域の抵抗の上昇が抑制され、しかもソース層１７ｂの面積が減って寄生容量も小さくなるので、素子を微細化してもオン電流の低下が抑制されてトランジスタの回路性能の低下が防止される。
【００５０】
なお、マスクパターン４をフィールド酸化膜２とは異なる材料によって形成しているので、マスクパターン４を除去する際にはフィールド酸化膜２の膜減りや縮小化が防止される。しかも、マスクパターン４を絶縁性サイドウォール１６とは異なる材料によって形成しているので、マスクパターン４を除去する際に絶縁性サイドウーオル１６が消滅することはない。
【００５１】
その絶縁性サイドウォール１６の材料としては、SiO2の他にSiONを用いてもよい。なお、リン酸によるSi3N4 膜のエッチングレートを１とした場合に、リン酸によるSiON膜のエッチングレートはその１／１０倍、SiO2膜のエッチングレートはその１／１００倍以下とすることができる。一方、フッ酸によるSiO2膜のエッチングレートを１とした場合に、フッ酸によるSiON膜のエッチングレートはその１／１０倍、Si3N4 膜のエッチングレートはその１／１００倍以下とすることができる。
【００５２】
また、絶縁性サイドウーオル１６の一方の側部に更に別な絶縁性サイドウォールを形成して濃度の異なる複数の低濃度不純物導入領域を形成してもよい。
（第３の実施の形態）
上記した第１及び第２の実施の形態において、フィールド酸化膜２上で２つのゲート電極７ｇに接続される配線コンタクトパッドの形成について以下に説明する。
【００５３】
第１の例として、図２(b) に示した配線コンタクトパッド７ｂの形成工程を説明する。
まず、第１実施形態で述べたようにマスクパターン４を多結晶シリコン膜７によって覆った後に、図５、図６(a) に示すようにフィールド酸化膜２の上のマスクパターン４の一部に重なる位置に第二のレジストパターン２０を形成する。なお、図５は第二のレジストパターン２０とマスクパターン４を上から見た平面図、図６(a) はその斜視断面図である。
【００５４】
この場合、マスクパターン４と第二のレジストパターン２０は、ストライプ状のマスクパターン４の長手方向に対して１．０μｍ以上に重なるように予め設計することによって、第二のレジストパターン２０に通常の位置ずれが生じても第二のレジストパターン２０はマスクパターン４から完全に外れない。
次に、第二のレジストパターン２０をマスクにして多結晶シリコン膜７を異方性エッチングした後に、第二のレジストパターン２０を除去すると、第二のレジストパターン２０の下に残った多結晶シリコン膜７は図６(b) に示すような矩形状になる。この矩形状の多結晶シリコン膜７は、上記した実施形態で説明したような配線コンタクトパッド７ｂとなる。この配線コンタクトパッド７ｂは、図６(b) の破線で囲むようにゲート電極７ｇに重なる部分で突起が生じるが、この突起は第二のレジストパターン２０と配線コンタクトパッド７ｂが重なることによって発生したものであり、これによって配線コンタクトパッドとの接続が確実になっている。
【００５５】
このように第二のレジストパターン２０をマスクパターン４の端部に重ならせることは好ましいことであるが、次の示す程度の第二のレジストパターン２０の位置ずれは許容される。
即ち、図７の平面図と図８(a) の斜視図に示すように、第二のレジストパターン２０とマスクパターン４とが、多結晶シリコン膜７の膜厚値よりも小さいギャップＧで離れている場合には、少なくとも配線コンタクトパッド７ｂとゲート電極７ｇとの接続は一応確保される。
【００５６】
これは、図８(b) に示すように、多結晶シリコン膜７が垂直方向にエッチングされることにより、マスクパターン４の両側部に残る多結晶シリコンシリコン膜７、即ち導電性サイドウォール７ａが配線コンタクトパッド７ｂと第二のレジストパターン２０の間にも残り、これによりゲート電極７ｇと配線コンタクトパッド７ｂが接続するからである。
【００５７】
ところで、図９に示すように、２つに分割した配線コンタクトパッド７ｄ，７ｅを形成して、これらを２つのゲート電極７ｇに別々に接続するような構造を採用してもよく、この場合には、２つのＭＯＳトランジスタは図１(e) 、図３(d) に示すように１つの不純物導入領域８ｂ，１７ｂを共通にして互いに並列に接続される状態となっている。それらの２つの配線コンタクトパッド７ｄ．７ｅを形成するためには、図５に示すように、レジストパターン２０を一点鎖線で示す部分で予め２分割して第一及び第二のレジストパターン２０ａ，２０ｂとする必要がある。
【００５８】
ただし、能動素子領域Ａにおける２つのＭＯＳトランジスタのそれぞれのゲート電極７ｇは、形成直後の状態では図１０(a) に示すように、配線コンタクトパッド７ｂと反対側の端部で繋がることになる。この構造は、第１及び第２実施形態で示したように、デュアルゲート構造に適用される。これは、短冊形のマスクパターン４の周囲に沿って導電性サイドウォール７ａが形成されるからである。
【００５９】
そこで、図９に示すような構造を採用する場合には、ゲート電極７ｇのうち配線コンタクトパッド７ｄ，７ｅに接続されない側のゲート電極７ｇの端部を図１０(b) に示すように分断する必要がある。
なお、１つのＭＯＳトランジスタで２つのゲート電極を有する構造、即ち、デュアルゲート構造を採用する場合には、ゲート電極の分離のためのパターニングはあってもよいし、なくてもよい。
【００６０】
また、図４(b) に示すようなＬＤＤ構造を有するＭＯＳトランジスタにおいても、一点鎖線の部分で配線コンタクトパッド７ｂを２分割して、これらを２つのゲート電極７ｇのそれぞれに個々に接続するようにしてもよい。
（第４の実施形態）
上記した実施形態では、ゲート電極を形成する際に、能動素子領域Ａの中央を通る短冊形のマスクパターン４を用いたが、その中央を通る開口を有する形状にしてもよい。
【００６１】
例えば、図１１(a) に示すように、能動素子領域Ａの中央を通る領域に開口部２１ａを有する窒化シリコンよりなるマスクパターン２１を形成する。そのマスクパターン２１はフィールド酸化膜２の上で配線コンタクトパッドを形成する領域とその周囲でフィールド酸化膜２を露出するような平面形状にしておく必要がある。
【００６２】
この後に、開口部２１ａを通して保護膜３を除去し、再びその領域を熱酸化してゲート酸化膜（ゲート絶縁膜）２２を形成する。
次に、全体に多結晶シリコン膜を形成し、この多結晶シリコン膜に不純物を導入した後に、多結晶シリコン膜をＲＩＥ法によって垂直方向に異方性エッチングを行う。これにより、図１１(b) に示すように、マスクパターン２１の開口部２１ａの内側面に導電性サイドウォール２３ｇを形成する。このサイドウォール２３ｇは、素子形成領域Ａにおいてゲート電極として適用される。続いて、マスクパターン２１をリン酸溶液によって除去する。
【００６３】
次に、図１１(d) に示すように、ゲート電極２３ｇの両側方のシリコン基板１にソース、ドレイン形成用の不純物をイオン注入して不純物導入領域２４ａ〜２４ｃを形成する。ついで、結晶回復及び不純物活性化のために１０００℃程度の窒素雰囲気中でシリコン基板１をアニールする。そのイオン注入条件は第１実施形態に示す不純物導入領域８ａ〜８ｃと同じ条件とする。
【００６４】
さらに、図１１(e) に示すように、層間絶縁膜９を形成し、コンタクトホールを形成した後に、そのコンタクトホールを通して不純物導入層２４ａ〜２４ｃに接続する電極１３ａ〜１３を形成する。
なお、図１１(a) 〜図１１(e) において、図１と同じ符号は、同じ要素を示している。また、配線コンタクトパッドは、第３実施例と同様にして形成される。
【００６５】
このような工程を経て形成されたゲート電極２３ｇは、第１実施形態と同様に０．１μｍ或いはそれ以下のゲート長を得ることができる。しかも、マスクパターン２１の材料をフィールド酸化膜、ゲート電極の各材料と異ならせているのでマスクパターンの除去が容易になる。
【００６６】
【発明の効果】
以上述べたように本発明によれば、素子分離絶縁膜に囲まれた半導体基板の領域にマスクパターンを形成し、そのマスクパターンとその周囲を覆う導電膜を形成した後に、略垂直方向の異方性エッチングにより導電膜をマスクパターンの側部に残し、その側部に残った導電膜をゲート電極として使用するようにしているので、マスクパターンを選択的にエッチングするとともに素子分離絶縁膜のエッチング量を抑制することが容易となり、素子分離絶縁膜の縮小化を防止できる。
【００６７】
また、マスクパターンを除去する前に、マスクパターンとゲート電極に覆われない半導体基板の領域に低濃度不純物導入領域を形成し、その後に、ゲート電極の一方の側部に絶縁性サイドウォールを形成し、さらにゲート電極及び絶縁性サイドウォールをマスクにして半導体基板に不純物を導入してゲート電極及び絶縁性サイドウォールに覆われない半導体基板の領域に高濃度不純物導入層領域を形成し、これによりゲート電極の一側方の不純物導入ドレイン層がＬＤＤ構造となり、他側方の不純物導入ソース層がシングル構造としたので、ソース層の低濃度不純物導入領域が省略されている分だけソース・ドレイン間の距離が小さくなって半導体素子の高集積化に寄与し、しかも、ソース・ドレイン間の寄生抵抗が減り且つソース層の表面積が小さくなってソース寄生容量が減ることになってトランジスタ特性を向上できる。また、ドレイン層はＬＤＤ構造となるので、ドレイン端におけるホットキャリア発生は抑制される。
【図面の簡単な説明】
【図１】図１(a) 〜図１(e) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図である。
【図２】図２(a) 〜図２(c) は、本発明の第１実施形態の半導体装置の製造工程を示す斜視図である。
【図３】図３(a) 〜図３(d) は、本発明の第２実施形態の半導体装置の製造工程を示す断面図である。
【図４】図４(a) 、図４(b) は、本発明の第２実施形態の半導体装置の製造工程を示す斜視図である。
【図５】図５は、本発明の第３実施形態における第１の配線コンタクトパッドの形成のためのレジストパターンの配置を示す平面図である。
【図６】図６(a) 、図６(b) は、本発明の第３実施形態における第１の配線コンタクトパッドの形成工程を示す斜視図である。
【図７】図７は、本発明の第３実施形態における第２の配線コンタクトパッドの形成のためのレジストパターンの配置を示す平面図である。
【図８】図８(a) 、図８(b) は、その第２の配線コンタクトパッドの形成工程を示す斜視図である。
【図９】図９は、本発明の第３実施形態における第３のコンタクトパッドを示す斜視図である。
【図１０】図１０(a), (b)は、第３実施形態におけるゲート電極のコンタクトパッドに接続されない側の端部を示す平面図である。
【図１１】図１１(a) 〜図１１(e) は、本発明の第４実施形態の半導体装置の製造工程を示す断面図である。
【図１２】図１２(a) 、図１２(b) は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１…シリコン基板（半導体基板）、２…フィールド酸化膜（素子分離絶縁膜）、
３…保護膜、４…マスクパターン、５…レジストパターン、
６…ゲート酸化膜（ゲート絶縁膜）、７…多結晶シリコン膜、７ａ…導電性サイドウォール、７ｂ、７ｄ、７ｅ…  配線コンタクトパッド、８ａ〜８ｃ…不純物導入領域、９ａ〜９ｃ…コンタクトホール、１３ａ〜１３ｃ…引出電極、
１５ａ，１５ｂ…低濃度不純物導入領域、１６…絶縁性サイドウォール、
１７ａ〜１７ｃ…高濃度不純物導入領域、１８ａ、１８ｃ…ドレイン層、
１８ｂ…ソース層、２０…レジストパターン、２１…マスクパターン、２２…ゲート酸化膜（ゲート絶縁膜）、２３ｇ…ゲート電極、２４ａ〜２４ｃ…  不純物導入領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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