(57)【特許請求の範囲】
【請求項１】
データを反復して処理するイコライザ・フィルタ・ユニットにおいて、
連続構成で結合された複数のフィルタ・ユニット・セグメントであって、各フィルタ・セグメントが複数のデータ信号群を記憶するためのデータ信号群記憶ユニットと複数の係数信号群を記憶するための係数信号群記憶ユニットとを有する少なくとも１つの段を含む、複数のフィルタ・ユニット・セグメントと、
少なくとも一回の反復後の各フィルタ・セグメント中のデータおよび係数信号群を前記各フィルタ・セグメントから次のフィルタ・セグメントに、少なくとも次の反復中で、前記次のフィルタ・セグメントにおいて使用するために転送する信号転送装置と、
前記各フィルタ・ユニット・セグメントの入力端子に結合された入力デマルチプレクサと、前記各フィルタ・ユニット・セグメントの出力端子に結合された出力マルチプレクサ構成要素とを含む、前記データおよび係数信号群の転送後に前記フィルタ・ユニットの前記順次構成を維持する構成化ユニットとであって、前記各出力マルチプレクサが、前記イコライザ・フィルタ・ユニットの出力端子または次のセグメントの入力端子へのフィルタ・セグメントの処理された信号の付与間を選択し、前記各入力デマルチプレクサが、前記イコライザ・フィルタ・ユニットに与えられているデータ信号群と次の前のフィルタ・セグメントからの遅延した出力信号群との間を選択する構成化ユニットを具備し、
予め選択されたフィルタ・セグメントの各段が係数信号群更新ユニットをさらに含む、イコライザ・フィルタ・ユニット。
【請求項２】
前記フィルタ・セグメントの各段が遅延線をさらに含んでおり、各遅延線がデータ信号群を記憶し、データ信号群が前記遅延線を逆の連続順で流れ、前記構成化ユニットが前記データおよび前記係数信号群の転送後に前記遅延線の前記逆の連続順を維持する、第１項のイコライザ・ユニット。
【請求項３】
前記各段が、掛算器ユニットと、加算器ユニットとをさらに有し、前記データ信号記憶ユニットが遅延線である、第１項のイコライザ・ユニット。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、通信システムにおけるデータ信号の処理に関し、より詳細には、イコライザ・フィルタ回路におけるデータ信号の処理に関する。イコライザ・フィルタ回路すなわち適応フィルタ回路は、データ信号の伝送の間にチャンネルに導入される歪を補償するために使用される。特に、本発明はモデム・ユニットへの適用性を有している。
【０００２】
【従来の技術】
図１は、従来技術によるモデム・ユニット１０のブロック図を示す。ケーブルにより典型的に伝送される入力データ信号は、モデム・ユニット１０のＡ／Ｄ変換器ユニット１１に与えられる。Ａ／Ｄ変換器ユニット１１の出力信号は復調ユニット１２に与えられる。復調ユニット１２は実数信号部分Ｒと虚数信号部分Ｉを発生することができる。信号Ｒおよび信号Ｉはイコライザ・ユニット１３に与えられる。イコライザ・ユニット内での処理により変更された実数および虚数信号Ｒ’，Ｉ’は決定ユニット１４に与えられる。決定ユニット１４は、モデム・ユニット１０の出力信号を与え、かつ、複素数誤差信号ｅを発生する。この誤差信号はイコライザ・ユニット１３に与えられる。
【０００３】
図２は、図１のモデム・ユニット１０に使用可能であり、複素数入力データ信号Ｘを処理するイコライザ・ユニット１３のブロック図を示す。このイコライザ・ユニット１３には複数（Ｎ個）の段（ステージ）がある。イコライザ・ユニット１３の各段ｎは遅延線Ｄn を含んでいる。全ての段の遅延線Ｄ0 〜ＤN-1 は直列に接続される。各遅延線Ｄn の出力端子は、次の遅延線Ｄn+1 に結合されるとともに、掛算器ユニットＭn と更新ユニットＵn の入力端子とに結合される。各掛算器ユニットＭn はまた、係数信号Ｃn を受ける。この係数信号は、更新ユニットＵn 内に記憶されている信号群である。この信号群は、誤差信号に応じて更新ユニットＵn において更新される。誤差信号ｅは決定ユニット１４（図１に示されている）において各信号群の処理の結果として発生される。掛算器ユニットＭn において形成される、信号Ｃn と遅延線Ｄn からの出力信号との積は加算器ユニットＡn に与えられる。加算器ユニットＡn は前の加算器ユニットＡn-1 から出力信号を受け、掛算器ユニットＭn の出力信号と加算器ユニットＡn-1 の出力信号との和は次の加算器ユニットＡn+1 に与えられる。Ｎ個の遅延線の直列構成に対して、入力信号Ｘは遅延線Ｄ0 に与えられ、出力信号Ｘ’は加算器ユニットＡN-1 の出力端子に与えられる。点線で示された遅延線Ｄ0 は典型的なフィルタにとっては不用であるが、本発明の構成化にあってはこの素子を存在させる。
【０００４】
図２に示したイコライザ・ユニット１３は、一般的には、直接形態のイコライザ・フィルタ・ユニットすなわち適応フィルタ・ユニットと呼ばれる。図３には、図２の加算器Ａ1 から加算器ＡN-1 の直列構成が加算演算を行なうために必要な待ち時間を減少するために反転加算器トリーで置き換えられた直接形態のイコライザ・ユニットが示されている。加算器ユニットＡ0 から加算器ユニットＡN/2 のそれぞれは２つの掛算器ユニットから信号を受けて、その出力信号を加算器トリー回路２１に与える。加算器トリー回路２１からの２つの出力信号は加算器ユニットＡZ に与えられる。この加算器ユニットは出力信号Ｘ’をその出力端子に与える。図１の場合と同様に、点線で示された遅延線Ｄ0 は図示されているイコライザ・フィルタ・ユニットの構成化にとっては不用である。しかしながら、この素子は本発明において使用される。
【０００５】
図４には、各段が直接形態とは異なった構成を有する置換形態のイコライザ・ユニットが示されている。この置換形態のイコライザ・ユニットの各段は、２つの遅延線と更新ユニットと掛算器ユニットと加算器ユニットとを含んでいる。この構成において、データ入力信号は、イコライザ・ユニット段ｎに関連した各掛算器ユニットＭn と、加算器ユニットＡn ／遅延線Ｄn の直列構成の最初の遅延線Ｄ0 とに与えられる。掛算器ユニットＭn にはまた、更新ユニットＵn に記憶されている計数値が与えられる。入力信号は遅延線Ｄ’n の直列構成にも与えられ、各遅延線はｎ段目のイコライザ・フィルタ・ユニットの１つの段と関連している。入力信号群は遅延線Ｄ’n の直列構成を通して伝送されるが、信号群は処理済み信号群の流れからイコライザ段を通して逆の連絡順で転送される。更新ユニットＵn は段ｎに関連した遅延線Ｄ’n から出力信号を受ける。掛算器ユニットＭn からの出力信号はｎ段目の加算器ユニットＡn に与えられる。加算器ユニットＡn には遅延線Ｄn からの出力信号が与えられ、加算器ユニットＡn からの出力信号は（ｎ＋１）段目の遅延線Ｄn+1 の入力端子に与えられる。遅延線Ｄn+1 の出力信号は（ｎ＋１）番目のイコライザ・フィルタ・ユニット段に関連したＡn+1 加算器ユニットの入力端子に与えられる。誤差信号ｅも更新ユニットＵn に与えられる。加算器ユニットＡN-1 からの出力信号はイコライザ・フィルタ・ユニットの出力信号となる。点線で表される遅延線Ｄ0 ，遅延線Ｄ’n-1 および加算器ユニットＡ0 はイコライザ・フィルタの構成化にとっては不用であるが、本発明の構成化には必要である。
【０００６】
入力データ信号Ｘは実数部分Ｒと虚数部分Ｉとを有する。各入力データ信号群に対しては、Ｘi ＝Ｒi ＋ｊＩi である。ｋがイコライザに入力されるべき最終データ信号群の数（「反復数」とも呼ぶ。）に等しいときには、イコライザ・フィルタの精通者にとって明白な通り、次の２つの式が与えられる。
【０００７】
【数１】
0004418543.tif 000002
【０００８】
【数２】
0004418543.tif 000003
【０００９】
ここで、μを除く全ての量は複素数にすることができ、* は数の複素共役を表し、ｅk は、Ｘ’k がイコライザ・ユニットによって発生された後に決定ユニットに発生される誤差信号である。この式が示すように、掛算器係数が更新される。これら係数を更新するこの要件は、イコライザ・ユニットの構成化にとって一層の複雑さを与える。
【００１０】
典型的なイコライザ・ユニットにおいて、遅延線の数Ｎは大きくなってしまう。各遅延線Ｄn が掛算器ユニットＭn と加算器ユニットＡn とに結合されるために、イコライザ・ユニット１３は、モデム・ユニットを組み込むシリコン・チップの面積のほぼ半分を占めてしまう。
【００１１】
【発明が解決しようとする課題】
従って、モデム・ユニット、特にモデム・ユニットのイコライザ・ユニット部分を集積回路に構成化するために必要な回路構成素子の数を減少する装置および関連方法を与えることが課題である。
【００１２】
【課題を解決するための手段】
上述した特徴および他の特徴は、本発明に従って、Ｎ個の構成要素を備えたユニットがＭ個のセグメントに分割されるようなイコライザ・ユニットすなわち適応フィルタ・ユニットを与えることによって達成される。Ｍ個のセグメントのうちただ１つのセグメントが、このセグメント内の各イコライザ構成要素の係数を更新する装置を有している。イコライザ・ユニットは、１つのセグメントから次の連続したセグメントにデータおよび係数信号群を循環的に転送する装置をさらに含んでいる。さらに、再構成装置は、データがイコライザ・ユニットの動作の初期設定の間に確立されたシーケンスでイコライザ・ユニットのセグメントを通して転送され続けるような態様でセグメントを結合する。従って、本イコライザ・ユニットは係数の更新において使用される装置を約１／Ｍだけ減少する。しかしながら、係数をイコライザ・ユニットを通して周期的に循環することによって、イコライザ・ユニットの係数の全てが更新されるが、あらゆる構成要素のための係数更新ユニットを備えたイコライザ・ユニットの場合のほぼ１／Ｎ回更新されることになる。
【００１３】
本発明のこれらおよび他の特徴は図面に関連して次の記載を読めば理解されるであろう。
【００１４】
【発明の実施の形態】
図１，図２，図３および図４は従来技術に関連して既に説明されている。
【００１５】
ここで図５を参照すれば、本発明によるイコライザ・フィルタ・ユニット１３のブロック図が示されている。フィルタ・ユニット１３はＭ個のセグメント１３0 〜１３M-1 に分割されている。各フィルタ・セグメント１３X はデータ入力信号すなわち入力デマルチプレクサ・ユニット（または、スイッチ）３１X からの遅延データ入力信号を受け、各フィルタ・セグメント１３X は処理済み信号（すなわち、加算器チェーンからの信号）を出力マルチプレクサ（または、スイッチ）３２X に与える。各入力デマルチプレクサ・ユニット３１X は、データ入力信号端子に結合した第１の入力端子と、フィルタ・セグメント３０X-1 の遅延データ入力信号出力端子に結合した第２の入力端子とを有する（フィルタ・セグメント３０M-1 の遅延信号出力端子は、デマルチプレクサ・ユニット３１0 の第２の入力端子に結合される。）。マルチプレクサ・ユニット３２X の第１の出力端子は、次のフィルタ・セグメント３０X+1 のフィルタ・セグメントの処理済み信号入力端子の入力端子に処理済み信号を与える。出力マルチプレクサ・ユニット３２X の第２の出力端子はデータ出力端子に結合される。各イコライザ・フィルタ・セグメント１３X は、各イコライザ・フィルタ部分構成要素に現在記憶されているデータおよび係数信号群をイコライザ・フィルタ部分１３X+1 の対応するイコライザ・フィルタ・セグメント構成要素に転送する装置を有している。この転送装置はイコライザ・フィルタ・セグメント１３M-1 のデータおよび係数信号群をイコライザ・フィルタ部分１３0 に転送することができる。誤差信号はイコライザ・（適応）フィルタ・セグメント１３0 にのみ与えられる。
【００１６】
図６を参照すると、直接形態のイコライザ・フィルタ・ユニットの別態様の構成が示され、それは、加算器ユニットの直列構成が順序決めされる必要がないという事実を利用している。従って、マルチプレクサ・ユニット３２X は省略されることができ、加算器ユニットはデータ出力信号（Ｘ’）を与えるように直列に結合される。
【００１７】
図７を参照すると、本発明により加算器ユニットの直列構成（図２および図３）ではなく加算器トリーによって実現された直接形態の構成が示されている。この構成において、マルチプレクサ・ユニット３２X は不用であるが、各フィルタ・セグメントの各加算器ユニットからの加算器信号は加算ユニット３９に与えられる。加算ユニット３９の出力信号はデータ出力信号となる。
【００１８】
図８を参照すれば、本発明による置換形態のイコライザ・ユニットの概略ブロック図が示されている。図４に示されるように、この置換形態のイコライザ・フィルタにおいては、データ入力信号は各フィルタ・セグメント４０m に与えられ、その際同時にフィルタ・セグメント４０m の掛算器ユニットＭp の全てに与えられる。また、データ入力信号はイコライザ・フィルタ・ユニット・セグメント４０m に関連したマルチプレクサ／デマルチプレクサ・ユニット４２m の第１の入力端子にも与えられる。マルチプレクサ／デマルチプレクサ・ユニット４２m の第１の出力端子は関連したフィルタ・セグメント４０m に含まれた遅延線Ｄp ／加算器ユニットＡp の直列構成の最初のものに結合される。マルチプレクサ／デマルチプレクサ・ユニット４２m の第２の出力端子はデータ出力端子に結合される。各マルチプレクサ／デマルチプレクサ・ユニット４２m の第２の入力端子は、直前のフィルタ・セグメント４０m-1 の遅延線Ｄp ／加算器ユニットＡp 組合せの直列構成の最後の加算器ユニットに結合される。データ入力信号は、デマルチプレクサ・ユニット４０0 〜４０M-1 の第１の入力端子に結合される。各デマルチプレクサ４１m の第２の入力端子は、フィルタ・セグメント４０m-1 の遅延線Ｄ’p の直列構成の最終遅延線Ｄ’0 すなわちフィルタ・セグメント４０m の最初の（０番目の）セルに関連した遅延線Ｄ’から信号を受ける。デマルチプレクサ４１m の出力端子は、関連したフィルタ・セグメント４０m の遅延線Ｄ’p の直列構成の最初の遅延線Ｄ’p-1 に結合され、すなわち遅延線Ｄ’p-1 はフィルタ・セグメント４０m の最終セルに関連する（構成要素の連続構成は、最終フィルタ・セグメントおよび関連装置から開始フィルタ・セグメントおよび関連装置に巻き付くようなもので、（０−１）番目の素子は（Ｍ−１）番目の素子となり、（Ｍ＋１）番目の素子は０番目の素子となる。）。誤差信号は第１の（適応）フィルタ・セグメント４０0 の更新ユニットのみに与えられる。各フィルタ・セグメント内のデータ遅延線Ｄ’p におけるデータ信号の順序および遅延線Ｄn におけるデータの処理済み部分の順序はともに、イコライザ・フィルタ・ユニットでは重要である。従って、ｍ番目のフィルタ・セグメントの入力データ遅延線Ｄ’p から次の（ｍ＋１）番目のフィルタ・セグメントの対応する入力データ遅延線Ｄp に対してデータ信号を転送し、ｍ番目のフィルタ・セグメントの処理済みデータ信号遅延線Ｄp から次の（ｍ＋１）番目のフィルタ・セグメントの対応する処理済みデータ信号遅延線Ｄp に対してデータ信号を転送し、ｍ番目のフィルタ・セグメントの各更新ユニットＵp から次の（ｍ＋１）番目のフィルタ・セグメントの対応する更新装置Ｕp にデータを転送する転送装置が設けられる（その際に、最終フィルタ・セグメント３０M-1 内の信号群は、最初のフィルタ・セグメント３０0 の対応する構成要素に転送される。）。
【００１９】
図９（Ａ）から図９（Ｆ）までを参照すると、本発明のイコライザ・フィルタ回路の動作が示されている。これらの図において、Ｍすなわちイコライザ・フィルタのセグメントの数は３すなわちＭ＝３である。図９（Ａ）において、従来技術の典型的なイコライザ・フィルタ４００はデータ信号群Ａ’，Ｂ’，Ｃ’を記憶している。誤差信号はＮ個のフィルタ構成要素の全てに与えられる。フィルタ４００には係数Ｃ0 から係数Ｃ(N-1) が記憶されている。データ入力信号はセグメント４０１に与えられ、データ出力信号はセグメント４０３の出力端子に与えられる。本発明を示している図９（Ｂ）においては、イコライザ・フィルタ４００は、データ群Ａ’および係数Ｃ0 〜ＣN/3-1 を記憶しているセグメント４０１と、データ群Ｂ’および係数ＣN/3 〜Ｃ2N/3-1を記憶しているセグメント４０２と、データ群Ｃ’および係数Ｃ2N/3〜ＣN-1 を記憶しているセグメント４０３とに分割される。同様に、データ入力信号群はセグメント４０１に与えられ、データ出力信号群はイコライザ・ユニット・セグメント４０３の出力端子に与えられる。しかしながら、誤差信号はイコライザ・ユニット・セグメント４０１のＮ／３構成要素のみに与えられる。図９（Ｃ）においては、データ入力信号群の処理は停止され、イコライザ・ユニット・セグメント４０１に記憶されているデータおよび係数信号群はイコライザ・ユニット・セグメント４０２に転送され、イコライザ・ユニット４０２に記憶されているデータおよび係数信号群はイコライザ・ユニット・セグメント４０３に転送され、イコライザ・ユニット４０３に記憶されているデータおよび係数信号群はイコライザ・ユニット・セグメント４０１に転送される。図９（Ｄ）においては、データおよび係数信号群の転送後に、イコライザ・ユニット・セグメント４０１はデータ信号群Ｃ’および係数信号Ｃ2N/3〜ＣN-1 を含み、イコライザ・ユニット・セグメント４０２はデータ信号群Ａ’および係数信号群Ｃ0 〜ＣN/3-1 を含み、イコライザ・ユニット・セグメント４０３はデータ信号群Ｂ’および係数信号群ＣN/3 〜Ｃ2N/3-1を含む。データ入力信号はイコライザ・ユニット・セグメント４０２に与えられ、データ出力信号はイコライザ・ユニット・セグメント４０１の出力端子に与えられ、処理が再開される。誤差信号ｅも、イコライザ・ユニット・セグメント４０１に与えられる。図９（Ｅ）において、ある時間期間の後に、処理が停止される。イコライザ・ユニット・セグメント４０１はデータ群Ｃ’’および更新済み係数信号Ｃ2N/3〜ＣN-1 を記憶しており、イコライザ・ユニット・セグメント４０２はデータ信号群Ａ’’および係数信号群Ｃ0 〜ＣN/3-1 を記憶しており、イコライザ・ユニット・セグメント４０３はデータ信号群Ｂ’’および係数信号群ＣN/3 〜Ｃ2N/3-1を記憶している。図９（Ｆ）において、イコライザ・ユニット・セグメント４０１のデータおよび係数信号群はイコライザ・ユニット・セグメント４０２に転送され、イコライザ・ユニット・セグメント４０２のデータおよび係数信号群はイコライザ・ユニット・セグメント４０３に転送され、イコライザ・ユニット・セグメント４０３のデータおよび係数信号群はイコライザ・ユニット・セグメント４０１に転送される。デー���入力信号群はイコライザ・ユニット・セグメント４０３に与えられ、セグメント４０３のデータ信号群はイコライザ・ユニット・セグメント４０１にシフトされ、イコライザ・ユニット・セグメント４０１のデータ信号群はイコライザ・ユニット・セグメント４０２にシフトされ、イコライザ・ユニット・セグメント４０２の信号はデータ出力信号となる。
【００２０】
図１０（Ａ）および図１０（Ｂ）において、データ信号群をｐ番目のフィルタ・セグメントの遅延線Ｄp,x から（ｐ＋１）番目のフィルタ・セグメントの遅延線Ｄp,x+1 に転送し、かつ、係数信号群をｐ番目のフィルタ・セグメントの更新ユニットＵp,x から図２に示された構成を有する区分イコライザ・ユニット３０のための（ｐ＋１）番目のフィルタ・セグメントの更新ユニットＵp+1,x に転送する装置の２つの構成が示されている。図１０（Ａ）に示されるイコライザ・ユニットの構成は、データがシフトレジスタによって転送されるようなイコライザ・ユニットにとって好ましい。各データレジスタ５２はマルチプレクサ・ユニット５０からデータ信号を受ける。マルチプレクサ・ユニット５０の入力端子には遅延線５１から出力信号が与えられる。マルチプレクサ・ユニット５０に与えられる制御信号は、遅延線５１からのデータ信号が次の遅延線５２すなわち遅延線Ｄp,x+1 換言すれば次のフィルタ・セグメントの対応する遅延線に与えられるかどうかを決定する。同様に、マルチプレクサ・ユニットは、制御信号に応じて、更新ユニット（Ｕp,x+1 ）に記憶されている係数が典型的なイコライザ・ユニットの動作においてマルチプレクサ・ユニット（Ｍp,x+1 ）に与えられるかどうか、すなわち、イコライザ・フィルタ・セグメント間の係数信号群の転送において更新ユニット（Ｕp+1,x+1 ）に与えられるかどうかを決定する。
【００２１】
図１０（Ｂ）に示されるイコライザ・フィルタ・セグメント間のデータ信号群および係数信号群の転送のための装置の構成はスイッチを使用する。例えば、スイッチ回路５５に与えられる制御信号に応じて、遅延線５１に記憶されているデータ信号群はスイッチ回路５５を介して遅延線５３に転送され、すなわち、ｐ番目のイコライザ・ユニット・フィルタ・セグメントの遅延線のデータ信号群の（ｐ＋１）番目のフィルタ・セグメントの対応する遅延線への転送が行なわれる。同様に、更新ユニットＵp,x と次のフィルタ・セグメントの更新ユニットＵp+1,x との間のスイッチ回路は、このスイッチ回路に与えられる制御信号に応じてｐ番目のフィルタ・セグメントおよび（ｐ＋１）番目のフィルタ・セグメントの対応する更新ユニット間で係数信号群を転送させる。
【００２２】
本発明の動作は次の通りに理解され得る。係数信号群Ｃ0 〜ＣN-1 は、データがイコライザ・フィルタを通って移動する際に発生される。データ群がフィルタを通して転送される際に、誤差信号は、係数更新ユニットを有するフィルタ・セグメントの係数を更新させるようにする。他のセグメントの係数は更新されない。周期的に、データ信号群の処理が停止される。フィルタ・セグメントは再構成され、データおよび係数信号群は循環的にフィルタ・セグメント間で転送される。次いで、データ信号群の処理が再開される。フィルタ・セグメントの再構成並びにデータおよび係数信号群の循環転送の結果、データ信号群が係数によって処理される順序は、係数が更新されたかどうかにより、フィルタの初期構成の場合と同じ順序となる。
【００２３】
従って、このイコライザ・フィルタ・ユニットは、典型的なイコライザ・フィルタと同様な態様で係数のシーケンスを用いてデータ信号群のシーケンスを処理する。しかしながら、信号群を処理している任意の所定の時間期間では、係数信号の部分１／Ｍのみが更新されている。イコライザ・ユニットの循環的再構成により、係数信号群の各群、すなわち、初期構成のイコライザ・ユニット・セグメントに関連した係数信号の各群は、イコライザ・フィルタがセグメント化された遅延線の群の初期シーケンスの順序で更新されることになる。
【００２４】
制御信号は、イコライザ・ユニットを通して転送されているデータを毀損させないように転送装置を作動させる。同様に、イコライザ・ユニットへのデータ入力信号の付与は処理動作と衝突しないようにセグメント間信号群転送機能で調節される必要があるかもしれない。例えば、再構成動作は、初期セグメントの係数が更新された後まで停止され得る。しかしながら、時間の節約のために、再構成は初期フィルタセグメントの係数を更新せずに行なうことができる。
【００２５】
従って、本発明はイコライザ・フィルタ・ユニットの（係数）更新装置の要件を減少する。更新装置はフィルタのＮ個の構成要素のそれぞれに対する処理装置のほぼ１／２となるため、装置の減少は概略的に（Ｎ＋Ｎ）から（Ｎ＋Ｎ／Ｍ）まで、すなわち、２ＮからＮ（１＋１／Ｍ）までとなる。処理装置のこの減少は、（ａ）データおよび係数信号群の転送を与える装置、（ｂ）データ信号群の処理の初期シーケンスを維持するようにセグメントを再構成する装置、（ｃ）データ信号の処理がデータおよび係数信号群の転送を与えるために停止される時間期間によって達成される。
【００２６】
また、当業者により明らかなように、データ入力信号群は、フィルタ・ユニットの処理装置の速度に比較してかなりゆっくりとイコライザ・フィルタ・ユニットに与えられる。この差が十分大きいときには、セグメント間でのデータおよび係数信号群の転送はデータ入力信号群の入力を中断せずに行なわれ得る。図１０（Ａ）および図１０（Ｂ）に示される例示的な装置のような信号群のセグメント間転送を実現する装置は、イコライザ・ユニットの構成の１つの形態となる。当業者に明らかなように、イコライザ・フィルタを構成する装置は典型的に設計段階の初期に決定され、転送装置および再構成装置はイコライザ・ユニット技術と適合するように構成化される。信号を各構成要素の掛算器ユニットに与える装置は更新装置として言及されたが、初期フィルタ・セグメントの更新ユニットのみがそれに記憶されている係数を更新する装置を含むことが以上から明かとなるであろう。
【００２７】
図８に示された置換適応フィルタ・ユニットの構成は、遅延ユニットのＤ’直列構成のデータ信号が遅延線Ｄ／加算器ユニットＡの直接構成における処理済み信号の方向と逆に流れるといった付加的な複雑性を有している。この差は図８に示される構成で実現される信号の流れである。
【００２８】
当業者に明かとなるように、以上の記載は複素数信号を処理するイコライザ・フィルタ・ユニットに及んでいる。同一の説明および記載は実数信号を処理するフィルタ・ユニットにも適合する。また、加算器ユニットの直列構成を有する直接形態のイコライザおよび加算器トリーを有する直接形態のイコライザ・ユニットの部分を用いて混成構成が容易に案出され得ることも明白である。更に、図２，図３および図４において、Ｄ0 遅延線は点線で示されている。これら点線は完全なイコライザ・フィルタにとっては必要ではないことを表すが、イコライザ・フィルタ・ユニットがセグメントに分割されるときには、この遅延線が必要となる。
【００２９】
本発明が特に好適実施例に関連して説明されたが、本発明から逸脱せずに種々の変更がなされることができかつ等価物が好適実施例の素子と置換されることができることが当業者により理解されるであろう。更に、本発明の必須の技術から逸脱せずに、特定の状況および素材を本発明の技術に適応させるように多くの変更がなされ得る。
【００３０】
以上の記載から明らかなように、本発明のある特徴は図示した例の特定の詳細に限定されず、従って、他の変更および応用が当業者に浮かぶことが考えられる。従って、特許請求の範囲は発明の精神および適用範囲を逸脱しない全ての変更および応用を包含すべきことが意図される。
【００３１】
以上の説明に関して更に以下の項を開示する。
【００３２】
（１）イコライザ・フィルタ・ユニットにおいて、
連続構成で結合された複数のフィルタ・ユニット・セグメントであって、各フィルタ・セグメントがデータ信号群記憶ユニットと係数信号群記憶ユニットとを有する少なくとも１つの段を含む、複数のフィルタ・ユニット・セグメントと、データおよび係数信号群を各フィルタ・セグメントから次のフィルタ・セグメントに転送する信号転送装置と、
前記データおよび係数信号群の転送後に前記フィルタ・ユニットの前記順次構成を維持する構成化ユニットとを具備し、
予め選択されたフィルタ・セグメントの各段が係数信号群更新ユニットをさらに含む、イコライザ・フィルタ・ユニット。
【００３３】
（２）上記構成化ユニットが、
各フィルタ・ユニット・セグメントの入力端子に結合された入力マルチプレクサと、
各フィルタ・ユニット・セグメントの出力端子に結合された出力マルチプレクサ構成要素とを含む、第１項のイコライザ・フィルタ・ユニット。
【００３４】
（３）各出力マルチプレクサが、前記イコライザ・フィルタ・ユニットの出力端子または次のセグメントに結合された入力マルチプレクサの入力端子へのフィルタ・セグメントの出力信号群の付与間を選択し、各入力マルチプレクサが、前記イコライザ・フィルタ・ユニットに与えられているデータ信号群と次の前のフィルタ・セグメントからの出力信号群との間を選択する、第２項のイコライザ・フィルタ・ユニット。
【００３５】
（４）前記フィルタ・セグメントの各段が遅延線をさらに含んでおり、各遅延線がデータ信号群を記憶し、データ信号群が前記遅延線を逆の連続順で流れ、前記構成化ユニットが前記データおよび前記係数信号群の転送後に前記遅延線の前記逆の連続順を維持する、第１項のイコライザ・フィルタ・ユニット。
【００３６】
（５）各段が、
掛算器ユニットと、
加算器ユニットとをさらに有し、
前記データ信号記憶ユニットが遅延線である、第１項のイコライザ・フィルタ・ユニット。
【００３７】
（６）イコライザ・フィルタ・ユニットでデータを処理する方法において、
前記フィルタ・ユニットを複数の順次セグメントに分割するステップと、
前記フィルタ・ユニットの予め選択されたセグメントで係数を更新するステップと、
データおよび係数信号群を各セグメントの構成要素から次のセグメントの同様に位置した構成要素に転送するステップと、
前記順次セグメントの順序が維持されるように前記イコライザ・フィルタ・ユニットを再構成するステップとを具備する、方法。
【００３８】
（７）前記再構成ステップが、前記セグメントの選択した構成要素を逆の連続順に維持するステップを含む、第６項の方法。
【００３９】
（８）誤差信号に応じて入力データ信号群を処理するイコライザ・フィルタ・ユニットにおいて、
それぞれに順次係数信号群が記憶されており、内部に記憶したデータ信号群を処理し、第２の複数の順次構成要素群に分割されている第１の複数の処理構成要素と、
前記誤差信号に応じて、選択した構成要素群の係数信号群を更新する更新装置と、
データおよび係数信号群を構成要素の各群の構成要素から次の構成要素群の対応する構成要素に転送する信号転送装置と、
前記構成要素を初期シーケンスに維持する構成化装置と、
を具備する、イコライザ・フィルタ・ユニット。
【００４０】
（９）各構成要素が遅延線をさらに含んでおり、前記遅延線が前記構成要素群に関して逆の連続順でデータ信号群を伝送するように結合されており、前記構成化装置が前記遅延線を前記逆の連続順に維持する、第８項のイコライザ・フィルタ・ユニット。
【００４１】
（１０）前記第１の複数の構成要素の数が前記第２の複数の構成要素の数と等しい、第８項のイコライザ・フィルタ・ユニット。
【００４２】
（１１）イコライザ・フィルタ・ユニットにおいて、
連続順の第１の複数の構成要素であって、前記第１の複数の構成要素が入力信号群を前記連続順で処理し、各構成要素が前記入力信号群を処理する上で使用される係数信号群を記憶している係数ユニットを有しており、前記第１の複数の構成要素が第２の複数の構成要素群に構成化されており、選択された構成要素群の構成要素が誤差信号に応じて前記選択された構成要素群の各構成要素に記憶されている上記係数を更新する係数更新装置を含む、第１の複数の構成要素と、
データおよび係数信号群を各構成信号群の構成要素から次の構成要素群の対応する構成要素に転送する転送装置と、
入力信号がデータおよび係数信号群の転送後に上記連続順に処理されるように前記第２の複数の構成要素群を構成化する再構成装置と、
を具備する、イコライザ・フィルタ・ユニット。
【００４３】
（１２）各構成要素が遅延線を含んでおり、前記遅延線が逆の連続順に結合され、前記再構成装置が前記遅延線を通る信号群の流れを前記逆の連続順に維持する装置を含む、第１１項のイコライザ・フィルタ・ユニット。
【００４４】
（１３）イコライザ・フィルタ・ユニット（１３）において、このフィルタ（１３）は複数の順次セグメント（３０）に分割されている。イコライザ・ユニット（１３）の全ての構成要素はデータ信号群を係数信号群と掛算するが、ただ１つのセグメント（３０）だけで係数信号群が更新される。データおよび係数信号群は次のフィルタ・セグメント（３０）に周期的に転送され、この際にフィルタ・セグメント（３０）は元の連続順に再構成される。この態様で、各データ信号群は元の連続順で係数信号群と相互作用する。係数はフィルタ・セグメント（３０）の１つだけで更新されるため、信号群を処理するために必要な装置の数は減少される。
【図面の簡単な説明】
【図１】従来技術によるモデム・ユニットのブロック図である。
【図２】従来技術による直接形態のイコライザ・フィルタ・ユニットの構成のブロック図である。
【図３】直接形態のイコライザ・ユニットの第２の構成のブロック図である。
【図４】置換形態のイコライザ・ユニットのブロック図である。
【図５】本発明による直接形態のイコライザ・フィルタ・ユニットの第１の実施例を示す概略ブロック図である。
【図６】本発明による直接形態のイコライザ・フィルタ・ユニットの第２の実施例を示す概略ブロック図である。
【図７】加算器トリーで構成された直接形態のイコライザ・フィルタ・ユニットの概略ブロック図である。
【図８】本発明による置換イコライザ・フィルタ・ユニットを示す概略ブロック図である。
【図９】本発明による信号群の転送および図５のイコライザ・ユニットの再構成を示す図である。
【図１０】転送装置の２つの構成を示すブロック図である。
【符号の説明】
１３  イコライザ・フィルタ・ユニット
３０  フィルタ・セグメント
３１  入力デマルチプレクサ・ユニット
３２  出力マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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