(57)【特許請求の範囲】
【請求項１】
第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなる第１のインバータと、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタからなる第２のインバータとをそれぞれの入力と出力を相互に接続すると共に、第１のビット線と前記第１のインバータの出力端との間に第１のトランスファトランジスタを接続し、第２のビット線と前記第２のインバータの出力端との間に第２のトランスファトランジスタを接続し、これら第１及び第２のトランスファトランジスタのゲートをワード線に接続してなるＳＲＡＭセルが、マトリクス状に配置され、前記第２のビット線からデータをシングルエンド読み出しする半導体記憶装置であって、
前記第１のＮＭＯＳトランジスタ及び第１のトランスファトランジスタは、第１のウエル内にそれらのゲート長及びゲート幅を揃えて形成され、
前記第２のＮＭＯＳトランジスタ及び第２のトランスファトランジスタは、第２のウエル内にそれらのゲート長及びゲート幅を揃え、且つ前記第１のＮＭＯＳランジスタ及び第１のトランスファトランジスタのゲート幅よりも広いゲート幅で形成され、
前記第２のウエル内に形成された前記第２のＮＭＯＳトランジスタ及び第２のトランスファトランジスタを形成する不純物拡散領域の前記第２のビット線とのコンタクトの数は、前記不純物拡散領域内に存在する共通ドレインと金属配線層とのコンタクトの数及びソースと接地線とのコンタクトの数よりも少なく、
前記第２のウエルの上に、前記第２のＮＭＯＳトランジスタのソースに接地電位を供給する接地線を、前記第２のビット線と平行に、且つ同じ金属配線層に形成し、前記第１のウエルの上の前記金属配線層には接地線を形成しない
ことを特徴とする半導体記憶装置。
【請求項２】
前記ＳＲＡＭセルがマトリクス状に配置されてなるＳＲＡＭセルアレイ領域に隣接配置されたワード線ドライバを備え、
前記ＳＲＡＭセルアレイの前記ワード線ドライバ側の端部では、前記第２のＮＭＯＳトランジスタ及び第２のトランスファトランジスタが前記ワード線ドライバと隣接するように配置されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１のＮＭＯＳトランジスタのゲート長をＬｐｄ１、ゲート幅をＷｐｄ１、前記第１のトランスファトランジスタのゲート長をＬｘｆ１、ゲート幅をＷｘｆ１、前記第２のＮＭＯＳトランジスタのゲート長をＬｐｄ２、ゲート幅をＷｐｄ２、前記第２のトランスファトランジスタのゲート長をＬｘｆ２、ゲート幅をＷｘｆ２としたとき、
Ｌｐｄ１／Ｌｘｆ１、Ｗｘｆ１／Ｗｐｄ１、Ｌｐｄ２／Ｌｘｆ２及びＷｘｆ２／Ｗｐｄ２が、それぞれ１．００±０．０５の範囲内に設定されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Static Random Access Memory）セルをマトリクス状に配置したセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
一般にＳＲＡＭセルは、２組のＰＭＯＳトランジスタ、並びに２組のＮＭＯＳトランジスタ及びトランスファトランジスタの計６つのＭＯＳトランジスタから構成される。このＳＲＡＭセルは、Ｎウエル領域と、その両側のＰウエル領域とに、点対称パターンをもってレイアウトされる。より具体的には、各トランジスタのソース及びドレインが各ウエル領域の境界線と平行に並び、ゲートが上記境界線と直交する方向に延びるように配置される（例えば、特許文献１参照）。
【０００３】
近年、スケーリングの進展に伴う素子サイズの縮小により、トランジスタのランダムなばらつきにより、微細化を維持したまま、セルの安定化の維持と読み出し／書き込み特性の向上の間のトレードオフを解消することが非常に難しくなってきた。
【０００４】
すなわち、ＳＲＡＭセルの安定性は、ビット線対が共に“１”になった状態でトランスファトランジスタがオン状態となったときのＳＲＡＭセルに保持されたデータが反転しないことをもって評価され、トランスファトランジスタのトランスコンダクタンスβ（ｘｆ）（∝Ｗｘｆ／Ｌｘｆ：但し、Ｗｘｆはゲート幅、Ｌｘｆはゲート長）が、ＮＭＯＳトランジスタのβ（ｐｄ）よりも小さい方が望ましい。このため、通常、同一の不純物拡散領域に形成されるトランスファトランジスタとＮＭＯＳトランジスタとは、前者のゲート幅が後者のゲート幅よりも狭くなるように形成される（例えば、特許文献１の図１）。
【０００５】
一方、読み出し特性の向上のためには、トランスファトランジスタとＮＭＯＳトランジスタを流れるセル電流Ｉｃｅｌｌが大きい方が望ましい。このセル電流Ｉｃｅｌｌは、ＮＭＯＳトランジスタよりも駆動能力が小さいトランスファトランジスタのβ（ｘｆ）によって殆ど決まるので、β（ｘｆ）はできるだけ大きい方が望ましい。
【０００６】
また、書き込み特性は、トランスファトランジスタのβ（ｘｆ）がＰＭＯＳトランジスタのβ（ｐｕ）よりも大きい方が向上する。このため、この観点からもβ（ｘｆ）を大きくしたいという要求がある。
【０００７】
このようなトランスファトランジスタに要求されるトレードオフは、素子の微細化によって益々解消困難となりつつある。
【特許文献１】特開２００１−２８４０１、図１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、以上の点に鑑みなされたもので、素子の微細化を図りつつ、読み出し／書き込み特性を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体記憶装置は、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなる第１のインバータと、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタからなる第２のインバータとをそれぞれの入力と出力を相互に接続すると共に、第１のビット線と前記第１のインバータの出力端との間に第１のトランスファトランジスタを接続し、第２のビット線と前記第２のインバータの出力端との間に第２のトランスファトランジスタを接続し、これら第１及び第２のトランスファトランジスタのゲートをワード線に接続してなるＳＲＡＭセルが、マトリクス状に配置され、前記第２のビット線からデータをシングルエンド読み出しする半導体記憶装置であって、前記第１のＮＭＯＳトランジスタ及び第１のトランスファトランジスタは、第１のウエル内にそれらのゲート長及びゲート幅を揃えて形成され、前記第２のＮＭＯＳトランジスタ及び第２のトランスファトランジスタは、第２のウエル内にそれらのゲート長及びゲート幅を揃え、且つ前記第１のＮＭＯＳランジスタ及び第１のトランスファトランジスタのゲート幅よりも広いゲート幅で形成され、前記第２のウエル内に形成された前記第２のＮＭＯＳトランジスタ及び第２のトランスファトランジスタを形成する不純物拡散領域の前記第２のビット線とのコンタクトの数は、前記不純物拡散領域内に存在する共通ドレインと金属配線層とのコンタクトの数及びソースと接地線とのコンタクトの数よりも少なく、前記第２のウエルの上に、前記第２のＮＭＯＳトランジスタのソースに接地電位を供給する接地線を、前記第２のビット線と平行に、且つ同じ金属配線層に形成し、前記第１のウエルの上の前記金属配線層には接地線を形成しないことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、素子の微細化を図りつつ、読み出し／書き込み特性を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施の形態に係る半導体記憶装置に使用されるＳＲＡＭセルＭＣの回路図である。
【００１３】
ＳＲＡＭセルＭＣは、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続された第１のＰＭＯＳトランジスタＱｐｕ１及び第１のＮＭＯＳトランジスタＱｐｄ１を備えた第１のインバータＩＮＶ１と、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続された第２のＰＭＯＳトランジスタＱｐｕ２及び第２のＮＭＯＳトランジスタＱｐｄ２を備えた第２のインバータＩＮＶ２とを入力と出力を相互に接続すると共に、第１のビット線ＢＬＢと第１のインバータＩＮＶ１の出力端との間に第１のトランスファトランジスタＱｘｆ１を接続し、第２のビット線ＢＬ（Ｒｅａｄ）と第２のインバータＩＮＶ２の出力端との間に第２のトランスファトランジスタＱｘｆ２を接続し、第１及び第２のトランスファトランジスタＱｘｆ１，Ｑｘｆ２のゲートをワード線ＷＬに接続することにより構成されている。なお、このＳＲＡＭセルアレイは、書き込みはビット線ＢＬ，ＢＬＢの双方で行われるが、読み出しについては一方のビット線ＢＬのみからなされるシングルエンド読み出しとなる。
【００１４】
図２は、本実施形態のＳＲＡＭセルＭＣの半導体基板上でのレイアウトを示す平面図である。なお、このレイアウトは、ウエル領域ＰＷ１，ＰＷ２及びＮＷ１から第１金属配線層までの各層のレイアウトを重ねて図示したものであり、その上層部の第２及び第３金属配線層に、ウエル領域ＰＷ１，ＰＷ２，ＮＷ１を横切るワード線ＷＬが形成されると共に、ウエル領域ＰＷ１，ＰＷ２，ＮＷ１に沿ってビット線ＢＬ及びビット線ＢＬＢが平行に形成されている。電源線ＶＤＤ及び接地線ＶＳＳは、それらの形成配線層がワード線ＷＬのそれと等しい場合には、ワード線ＷＬと平行に配置され、ビット線ＢＬ，ＢＬＢと等しい場合には、ビット線ＢＬ，ＢＬＢと平行に配置される。
【００１５】
１つのＳＲＡＭメモリセルは、Ｎウエル領域ＮＷ１と、その両側のＰウエル領域ＰＷ１，ＰＷ２からなる平行な３つのウエル領域ＰＷ１，ＮＷ１，ＰＷ２にほぼ点対称パターンによって形成される。Ｎウエル領域ＮＷ１には、Ｎウエル領域ＮＷ１と平行に延びるストライプ状のＰ型拡散層ＤＰ１，ＤＰ２が形成されている。Ｐウエル領域ＰＷ１，ＰＷ２には、これらＰウエル領域ＰＷ１，ＰＷ２と平行に延びるストライプ状のＮ型拡散層ＤＮ１，ＤＮ２がそれぞれ形成されている。ここで、Ｎ型拡散層ＤＮ２の幅は、Ｎ型拡散層ＤＮ１の幅よりも広く形成されている。
【００１６】
Ｎウエル領域ＮＷ１のＰ型拡散層ＤＰ１，ＤＰ２に沿って第１および第２のＰＭＯＳトランジスタＱｐｕ１，Ｑｐｕ２がそれぞれ形成されている。また、Ｐウエル領域ＰＷ１のＮ型拡散層ＤＮ１に沿って第１のＮＭＯＳトランジスタＱｐｄ１及び第１のトランスファトランジスタＱｘｆ１が直列に形成され、Ｐウエル領域ＰＷ２のＮ型拡散層ＤＮ２に沿って第２のＮＭＯＳトランジスタＱｐｄ２及び第２のトランスファトランジスタＱｘｆ２が直列に形成されている。トランジスタＱｐｕ１，Ｑｐｄ１の共通のゲートＧＣ１は、ウエル領域ＮＷ１，ＰＷ１の境界を横切るストライプ状のポリシリコンによって形成され、トランジスタＱｐｕ２，Ｑｐｄ２の共通のゲートＧＣ２は、ウエル領域ＮＷ１，ＰＷ２の境界を横切るストライプ状のポリシリコンによって形成されている。トランジスタＱｐｕ１，Ｑｐｄ１のドレインは、ウエル領域ＮＷ１，ＰＷ１の境界を横切る金属配線層Ｍ１１を介して接続されると共に、コンタクトＣ５を介してトランジスタＱｐｕ２，Ｑｐｄ２の共通のゲートＧＣ２に接続されている。また、トランジスタＱｐｕ２，Ｑｐｄ２のドレインは、ウエル領域ＮＷ１，ＰＷ２の境界を横切る金属配線層Ｍ１２を介して接続されると共に、コンタクトＣ７を介してトランジスタＱｐｕ１，Ｑｐｄ１の共通のゲートＧＣ１に接続されている。トランジスタＱｐｕ１，Ｑｐｕ２のソースは、上層の電源線ＶＤＤにコンタクトＣ６，Ｃ８を介して接続され、トランジスタＱｐｄ１，Ｑｐｄ２のソースは、コンタクトＣ４，Ｃ１１をそれぞれ介して接地線ＶＳＳに接続されている。トランスファトランジスタＱｘｆ１，Ｑｘｆ２のゲートＧＣ３，ＣＧ４は、ウエル領域ＰＷ１，ＰＷ２をそれぞれ横断するストライプ状のポリシリコンによって形成され、ウエル領域を横切るように上層に形成されたワード線ＷＬにコンタクトＣ１，Ｃ１２をそれぞれ介して接続されている。トランスファトランジスタＱｘｆ１，Ｑｘｆ２のソースは、上層に形成されたビット線ＢＬＢ，ＢＬにそれぞれコンタクトＣ２，Ｃ９を介して接続されている。
【００１７】
次に、図３を参照しながら、Ｐウエル領域ＰＷ１に形成されるＮＭＯＳトランジスタＱｐｄ１及びトランスファトランジスタＱｘｆ１と、Ｐウエル領域ＰＷ２に形成されるＮＭＯＳトランジスタＱｐｄ２及びトランスファトランジスタＱｘｆ２のゲート長及びゲート幅について説明する。図３において、ＮＭＯＳトランジスタＱｐｄ１のゲート幅をＷｐｄ１、ゲート長をＬｐｄ１、トランスファトランジスタＱｘｆ１のゲート幅をＷｘｆ１、ゲート長をＬｘｆ１、ＮＭＯＳトランジスタＱｐｄ２のゲート幅をＷｐｄ２、ゲート長をＬｐｄ２、トランスファトランジスタＱｘｆ２のゲート幅をＷｘｆ２、ゲート長をＬｘｆ２とすると、これらは次のように設定されている。
【００１８】
【数１】
0004473901.tif 000002
従って、上記数１より明らかなように、本実施形態に係るＳＲＡＭセルでは、トランスファトランジスタＱｘｆ１に比べて、トランスファトランジスタＱｘｆ２の駆動力の方が大きく、Ｉｃｅｌｌ電流を多く流せることが分かる。そこで、この実施形態では、トランスファトランジスタＱｘｆ２に接続されたビット線ＢＬから読み出しを行うシングルエンド読み出しを行うようにしている。これにより高速読み出しが可能になる。
【００１９】
また、トランスファトランジスタＱｘｆ１，Ｑｘｆ２に対するＮＭＯＳトランジスタＱｐｄ１，Ｑｐｄ２のトランスコンダクタンス比β１，β２は、次のように求められる。
【００２０】
【数２】
0004473901.tif 000003
このように、β１，β２が１であると、例えばプロセス変動要素ΔＷ，ΔＬが生じた場合でも、下記のようにβ１，β２は変動しない。
【００２１】
【数３】
0004473901.tif 000004
従って、本実施形態のように、左右のＮチャネル型ＭＯＳトランジスタを非対称に形成した場合でも、プロセス変動要素ΔＷ，ΔＬに対する影響が殆どなくなる。
【００２２】
なお、この実施形態では、Ｗｐｄ＝Ｗｘｆ、Ｌｐｄ＝Ｌｘｆとしたが、本発明の効果を損なわない範囲で、Ｗｐｄ≠Ｗｘｆ、Ｌｐｄ≠Ｌｘｆとすることもできる。この場合、プロセス変動要素ΔＷ，ΔＬに起因したトランスコンダクタンス比βの変動量Δβは、次のようになる。
【００２３】
【数４】
0004473901.tif 000005
一般に、チャネル幅Ｗ及びチャネル長Ｌの最小値に対する変動量は１０％と見積もられるので、
【００２４】
【数５】
0004473901.tif 000006
Δβ／βの変動量は１％以下であることが望ましいので、この場合、Ｌｐｄ／Ｌｘｆ，Ｗｘｆ／Ｗｐｄを、それぞれ１±０．０５になるように設定すれば良い。従って、０．９５≦Ｌｐｄ／Ｌｘｆ，Ｗｘｆ／Ｗｐｄ≦１．０５であれば、プロセス変動に対する影響は１％以下に抑えることができる。
【００２５】
なお、上記の実施形態では、βをほぼ１近傍に設定することによって、βが１よりも大きい場合、すなわちドライバ用のＮＭＯＳトランジスタのチャネル幅をトランスファトランジスタのチャネル幅よりも広くした場合に比べて、ＳＲＡＭセルの安定性は低下する。しかし、ＳＲＡＭセルの安定性については、例えばＳＲＡＭセルアレイをビット線ＢＬ，ＢＬＢ方向に分割し、ビット線ＢＬ，ＢＬＢに接続されるＳＲＡＭセルの数を数十個に制限すること等により満たすことができる。
【００２６】
図４は、ＳＲＡＭセルアレイを分割して使用するのに適したセンスアンプ回路内のシングルエンド読み出し回路を示す回路図である。
【００２７】
ビット線ＢＬＢ，ＢＬの間には、ビット線ＢＬＢ，ＢＬ間の電位差を増幅するドライバ用のトランジスタＱ１，Ｑ２が互いのゲート端子をドレイン端子に接続される形で接続されている。また、ビット線ＢＬ，ＢＬＢ間には、プリチャージ信号／prechargeによってビット線ＢＬ，ＢＬＢをプリチャージ及びリセットするためのトランジスタＱ３〜Ｑ８が接続されている。読み出し用のビット線ＢＬは、上下に分割され、ゲートＧ１によって何れか一方のデータがトランジスタＱ９を介して階層化された上位ビット線ＢＬＡに読み出される。
【００２８】
このような読み出し回路を用いることにより、ビット線ＢＬの分割数を増やし、ビット線ＢＬに接続されるセル数を削減することができ、これにより、ビット線容量を低下させることができ、セルの安定性を維持しつつ読み出し速度を向上させることができる。
【００２９】
［第２の実施形態］
図５は、本発明の第２の実施形態に係るＳＲＡＭセルＭＣの半導体基板上でのレイアウトを示す平面図である。この実施形態が先の第１の実施形態と異なる点は、チャネル幅が広い読み出し側のドライバ用のＮＭＯＳトランジスタＱｐｄ２及びトランスファトランジスタＱｘｆ２が形成される不純物拡散層ＤＮ２のコンタクトの数である。すなわち、読み出し側のトランジスタの不純物拡散層ＤＮ２の幅は、非読み出し側の不純物拡散層ＤＮ１の幅よりも広い。このため、通常はコンタクトの信頼性を向上させるため、幅の広い不純物拡散層ＤＮ２では可能な限りコンタクト数を増加させるようにしている。この実施形態では、ＮＭＯＳトランジスタＱｐｄ２及びトランスファトランジスタＱｘｆ２の共通ドレインと金属配線層Ｍ１２とを接続するために２箇所のコンタクトＣ２１，２２を設け、ＮＭＯＳトランジスタＱｐｄ２のソースと接地とを接続するために２箇所のコンタクトＣ２３，Ｃ２４を設けている。しかしながら、この実施形態で特徴的な点は、トランスファトランジスタＱｘｆ２のソースとビット線ＢＬとを接続するコンタクトＣ９は、一箇所のみであるという点である。このようにトランスファトランジスタとビット線のコンタクト数を本来は増やせるにも拘わらず、他のコンタクト数よりも少なくすることで、コンタクトとゲート間の容量を極力減らし、ビット線容量を低減させ、セルの保持能力の安定性を向上させることができる。
【００３０】
［第３の実施形態］
図６は、本発明の第３の実施形態に係るＳＲＡＭセルＭＣの半導体基板上でのレイアウトを示す平面図である。この実施形態は、接地線ＧＮＤのレイアウトに関連する。通常、接地線ＧＮＤは、ワード線ＷＬと同一の金属配線層で配線される場合には、ワード線ＷＬと平行に配線される。しかし、この場合には、ワード線ＷＬに繋がる多数のＳＲＡＭセルからのセル電流が流れ込むためにＩＲドロップの影響が大きい。これに対し、接地線ＧＮＧが、ビット線ＢＬ，ＢＬＢと同一の金属配線層に配線される場合には、ビット線ＢＬ，ＢＬＢと平行に配線されるので、各接地線ＧＮＧに流れるセル電流は、ワード線ＷＬによって選択されているセルに流れる電流のみとなり、ＩＲドロップの影響は少ない。
【００３１】
本実施形態では、読み出し側のＮＭＯＳトランジスタＱｐｄ２及びトランスファトランジスタＱｘｆ２を形成する不純物拡散層ＤＮ２の幅が広いので、接地線ＧＮＤをビット線ＢＬ，ＢＬＢ及び電源線ＶＤＤと平行に、読み出し側のビット線ＢＬ側にのみに配置している。非読み出し側には接地線ＧＮＤが配線されていないので、非読み出し側のＮＭＯＳトランジスタＱｐｄ１のソースは、ビット線ＢＬ，ＢＬＢ，電源線ＶＤＤが形成される金属配線層とは異なる金属配線層を介して接地線ＧＮＤに接続される。これにより、ＳＲＡＭセルＭＣには、ビット線ＢＬＢ、電源線ＶＤＤ、ビット線ＢＬ及び接地線ＧＮＤの４本の配線だけがこの順で配線されることになるので、配線スペースに余裕ができ、配線間に大きなスペースを確保することができ、ビット線間容量を削減することができる。
【００３２】
［第４の実施形態］
図７は、本発明の第４の実施形態に係るＳＲＡＭの要部の概略的な平面図である。上述したＳＲＡＭセルＭＣがビット線ＢＬ，ＢＬＢ及びワード線ＷＬ方向にマトリクス配置されたメモリセル１０のビット線方向にはセンスアンプ回路２０が隣接し、ワード線方向にはワード線ドライバ３０が隣接している。通常、メモリセルアレイ１０の端部では、レジストの剥がれや加工バラツキの影響を受け易い。このため、メモリセルアレイ１０の端部に形成されるメモリセルの信頼性が低く、これらのメモリセルを通常の動作には寄与しないダミーセルとしている。
【００３３】
しかし、この実施形態では、読み出し側のトランジスタの不純物拡散層の幅が他のトランジスタのものよりも広いので、これをワード線ドライバ３０側に隣接させて配置することにより、加工バラツキの影響が少なくなり、メモリセルアレイ１０のワード線ドライバ３０側の端部４０にダミーセルを配置する必要が無くなる。このため、端部４０にも正規のＳＲＡＭセルＭＣを配置して無駄なスペースを削減することができる。
【００３４】
なお、読み出し側のトランジスタをこれと反対側に配置した場合には、メモリセルアレイ１０の反対側の端部のダミーセルが省略可能となることは言うまでもない。
【図面の簡単な説明】
【００３５】
【図１】本発明の第1の実施形態に係るＳＡＲＭセルの回路図である。
【図２】同実施形態に係るＳＲＡＭセルの半導体基板上でのレイアウトを示す平面図である。
【図３】同実施形態における各トランジスタのゲート幅及びゲート長を説明するための平面図である。
【図４】同実施形態におけるシングルエンド読み出し回路の回路である。
【図５】本発明の第２の実施形態に係るＳＲＡＭセルの半導体基板上でのレイアウトを示す平面図である。
【図６】本発明の第３の実施形態に係るＳＲＡＭセルの半導体基板上でのレイアウトを示す平面図である。
【図７】本発明の第４の実施形態に係るＳＲＡＭの要部の平面図である。
【符号の説明】
【００３６】
ＭＣ…ＳＲＡＭセル、ＰＷ１，ＰＷ２…Ｐウエル領域、ＮＷ１…Ｎウエル領域、ＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２…不純物拡散層、Ｑｐｕ１，Ｑｐｕ２…ＰＭＯＳトランジスタ、Ｑｐｄ１，Ｑｐｄ２…ＮＭＯＳトランジスタ、Ｑｘｆ１，Ｑｘｆ２…トランスファトランジスタ、ＧＣ１〜ＧＣ４…ゲート、Ｍ１１，Ｍ１２…金属配線層、Ｃ１〜Ｃ１１，Ｃ２１〜Ｃ２４…コンタクト。
【図１】
0004473901.tif 000007
【図２】
0004473901.tif 000008
【図３】
0004473901.tif 000009
【図４】
0004473901.tif 000010
【図５】
0004473901.tif 000011
【図６】
0004473901.tif 000012
【図７】
0004473901.tif 000013