(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１酸化膜を形成する段階と、
（ｂ）前記第１酸化膜上にトレンチを限定するパターンを形成する段階と、
（ｃ）前記パターンを食刻マスクとして前記第１酸化膜及び前記半導体基板を食刻してトレンチを形成する段階と、
（ｄ）前記トレンチの表面にのみ第２酸化膜を形成する段階と、
（ｅ）前記パターンを取り除いた後、乾式食刻法で前記第１酸化膜を取り除くと共に前記トレンチの底面の前記第２酸化膜をも取り除いて、前記トレンチの側壁に残存する前記第２酸化膜がスペーサに形成される段階と、
（ｆ）半導体基板の全面にエピタキシャル層を成長させて、前記スペーサの形成されたトレンチの入口をエピタキシャル層で覆わせると共に、前記スペーサの形成されたトレンチの底面にもエピタキシャル層を成長させて、前記トレンチの内部を空にする段階と、
（ｇ）前記エピタキシャル層のうち、前記トレンチの入口を覆う領域を含む素子分離領域の形成される領域を酸化させて素子分離領域を完成する段階とを含むことを特徴とする半導体装置の素子分離方法。
【請求項２】
前記第２酸化膜の厚さは前記第１酸化膜より厚く形成されることを特徴とする請求項１に記載の半導体装置の素子分離方法。
【請求項３】
前記（ｆ）段階は８００〜１０００℃で行われることを特徴とする請求項１に記載の半導体装置の素子分離方法。
【請求項４】
前記（ｆ）段階で形成される前記エピタキシャル層は３００〜５０００Åの厚さに形成されることを特徴とする請求項１に記載の半導体装置の素子分離方法。
【請求項５】
前記（ｇ）段階は、前記エピタキシャル層上に第３酸化膜を形成する段階と、
前記第３酸化膜上に素子分離領域を限定するパターンを形成する段階と、
前記パターンによって露出された第３酸化膜の下部の前記エピタキシャル層を熱酸化する段階と、
前記パターン及び第３酸化膜を取り除く段階とからなることを特徴とする請求項１に記載の半導体装置の素子分離方法。
【請求項６】
前記（ｇ）段階は、前記エピタキシャル層上に素子分離領域を限定するパターンを形成する段階と、
前記パターンを食刻マスクとして前記エピタキシャル層を食刻して前記エピタキシャル層内に溝を形成する段階と、
前記溝の形成されたエピタキシャル層を熱酸化する段階と、
前記パターンを取り除く段階とからなることを特徴とする請求項１に記載の半導体装置の素子分離方法。
【請求項７】
前記（ｇ）段階は、前記エピタキシャル層上に第３酸化膜を形成する段階と、
前記第３酸化膜上に素子分離領域を限定するパターンを形成する段階と、
前記パターンを食刻マスクとして前記第３酸化膜及び前記エピタキシャル層を食刻して前記エピタキシャル層内に溝を形成する段階と、
前記溝の形成されたエピタキシャル層を熱酸化する段階と、
前記パターン及び第３酸化膜を取り除く段階とからなることを特徴とする請求項１に記載の半導体装置の素子分離方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロ電子工学分野に係り、特に高集積化した半導体装置の素子分離方法に関する。
【０００２】
【従来の技術】
一般に、半導体装置は活性領域を電気的に分離するための素子分離領域を含む。素子分離領域は全製造工程の初期段階で形成されるものであって、活性領域の大きさ及び後工程の工程マージンを左右する。従って、半導体装置の高集積化及び微細化によって個別素子だけでなく素子分離領域を縮めることに対する研究が盛んに行われている。
【０００３】
従って、高集積半導体素子の分離に適した技術としてＬＯＣＯＳ(lOCal Oxidation of Silicon)法とトレンチ素子分離方法とを組み合わせた方法が米国特許番号第５３８５８６１号に記載されている。この方法によれば、トレンチの内部を多結晶シリコン膜で埋め込んだ後、通常のＬＯＣＯＳ工程を用いて素子分離領域を形成する。
【０００４】
さらに、他の素子分離方法としてＳＥＰＯＸ(Selective Polysilicon Oxidation) 法とトレンチ素子分離方法とを組み合わせた方法が「Kazuhito Hashimoto, Deep Trench Well Isolation for 256kB 6T CMOS Static RAM,  VLSI 85.」に記載されている。この方法によれば、トレンチの内部を多結晶シリコン膜で埋め込んだ後、基板の全面にパッド酸化膜及び多結晶シリコン膜を順に形成する。次に、基板の上面の多結晶シリコン膜を酸化させて素子分離領域を形成する。
【０００５】
しかしながら、上述したＬＯＣＯＳ法とトレンチ分離方法とを組み合わせた素子分離方法は依然として様々な問題を抱えている。即ち、完全に避けられないバーズビークによって活性領域が縮まり、トレンチを埋め込んでいる物質である多結晶シリコンを酸化させる間、シリコン基板とシリコン酸化膜の熱膨張係数の差及び多結晶シリコンの酸化程度による応力によって発生するストレスによってトレンチとシリコン基板との界面で結晶欠陥が発生する恐れがある。このように生成された結晶欠陥によってトランジスタの漏れ電流が増加し得る。
【０００６】
該結晶欠陥の発生程度はＳＥＰＯＸ法とトレンチ分離方法とを組み合わせた分離方法でも、ある程度減少したが、依然として発生する。さらに、ＳＥＰＯＸ法とトレンチ分離方法とを結合した素子分離方法自体が複雑であるという問題がある。
【０００７】
【発明が解決しようとする課題】
本発明の目的は前述した従来の問題点を解決するために、トレンチ分離方法と選択的エピタキシャル層を用いたＬＯＣＯＳ法とを組み合わせた素子分離方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による素子分離方法によれば、まず、半導体基板にトレンチを形成し、トレンチの表面にのみ酸化膜を形成する。次に、前記結果物の全面にエピタキシャル層を成長させて前記トレンチの内部を空にする。エピタキシャル層のうち、素子分離領域の形成される領域のみ酸化させて素子分離領域を完成する。
【０００９】
ここで、エピタキシャル層は８００〜１０００℃で形成され、３００〜５００Åの厚さに形成される。
エピタキシャル層のうち、素子分離領域の形成される領域のみを酸化させることによって素子分離領域を形成する段階は、下記の四つの方法の中いずれか一方法によって行われる。
【００１０】
第１の方法によれば、前記エピタキシャル層上に素子分離領域を限定するパターンを形成する。その後、パターンによって露出されたエピタキシャル層を熱酸化した後、パターンを取り除いて素子分離領域を形成する。
第２の方法によれば、エピタキシャル層上にパッド酸化膜を形成し、その上に素子分離領域を限定するパターンを形成する。パターンによって露出されたパッド酸化膜の下部のエピタキシャル層を熱酸化させる後、パターン及びパッド酸化膜を取り除いて素子分離領域を完成する。
【００１１】
第３の方法によれば、エピタキシャル層上に素子分離領域を限定するパターンを形成する。該パターンを食刻マスクとして前記エピタキシャル層を食刻することによってエピタキシャル層内に溝を形成する。溝の形成されたエピタキシャル層を熱酸化した後、パターンを取り除いて素子分離領域を完成する。
第４の方法によれば、エピタキシャル層上にパッド酸化膜を形成し、その上に素子分離領域を限定するパターンを形成する。次に、パターンを食刻マスクとして前記パッド酸化膜及び前記エピタキシャル層を食刻してエピタキシャル層内に溝を形成する。溝の形成されたエピタキシャル層を熱酸化した後、パターン及びパッド酸化膜を取り除いて素子分離領域を完成する。
【００１２】
本発明の一実施例によれば、素子分離領域は次の方法により製造される。半導体基板上に第１酸化膜を形成し、第１酸化膜上にトレンチを限定するパターンを形成する。該パターンを食刻マスクとして前記第１酸化膜及び半導体基板を食刻することによってトレンチを形成する。トレンチの表面にのみ第２酸化膜を形成した後、前記パターン及び前記第１酸化膜を取り除く。第２酸化膜の形成されたトレンチを含む半導体基板の全面にエピタキシャル層を成長させて前記トレンチの内部を空にする。その後、エピタキシャル層のうち、素子分離領域の形成される領域のみを酸化することによって素子分離領域を完成する。
【００１３】
この際、第２酸化膜の厚さは第１酸化膜より厚く形成されることが好ましく、第１酸化膜の除去時第２酸化膜がスペーサに形成されても良い。
そして、前記エピタキシャル層は８００〜１０００℃で形成され、３００〜５０００Åの厚さに形成される。
エピタキシャル層のうち、素子分離領域の形成される領域のみを酸化することによって素子分離領域を形成する段階は下記の三つの方法のうち、いずれか一方法によって行われる。
【００１４】
第１の方法によれば、エピタキシャル層上に第３酸化膜を形成し、第３酸化膜上に素子分離領域を限定するパターンを形成する。次に、パターンによって露出された第３酸化膜の下部の前記エピタキシャル層を熱酸化した後、パターン及び第３酸化膜を取り除くことによって素子分離領域を完成する。
第２の方法によれば、エピタキシャル層上に素子分離領域を限定するパターンを形成する。該パターンを食刻マスクとして前記エピタキシャル層を食刻することによって前記エピタキシャル層内に溝を形成する。次に、溝の形成されたエピタキシャル層を熱酸化させた後、パターンを取り除くことによって素子分離領域を完成する。
【００１５】
第３の方法によれば、エピタキシャル層上に第３酸化膜を形成する。第３酸化膜上に素子分離領域を限定するパターンを形成する。パターンを食刻マスクとして前記第３酸化膜及び前記エピタキシャル層を食刻することによって前記エピタキシャル層内に溝を形成する。次に、溝の形成されたエピタキシャル層を熱酸化した後、パターン及びパターンの下部の第３酸化膜を取り除くことによって素子分離領域を完成する。
【００１６】
本発明によれば、トレンチの形成された半導体基板の全面にエピタキシャル層が成長することによってトレンチの内部が空となる。次いで、エピタキシャル層を熱酸化させて素子分離膜を形成する。従って、トレンチの内部を埋め込む物質の酸化によるストレスが発生しなく、よってトレンチの側壁に結晶欠陥が発生されなくなる。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。しかし、本発明は下記の実施例に限定されなく、様々な形態で具現できる。只本実施例は本発明の開示を完全にさせ、当業者に発明の範疇を完全に知らせるために提供される。添付した図面において、多数の膜と領域の厚さは明瞭性を強調するためのものである。さらに、一膜が他の膜又は基板の“上”に存在すると示された場合、一膜は他の膜又は基板の真上に存在したり、又は層間膜が存在することもある。
【００１８】
（第１実施例）
図１を参照すれば、半導体基板１００上にトレンチを限定するための窒化膜パターン１０２を形成した後、窒化膜パターン１０２を食刻マスクとして半導体基板１００を部分的に食刻することによってトレンチ１０３を形成する。次いで、トレンチ１０３の表面にのみ薄い酸化膜１０４を形成する。
【００１９】
この際、窒化膜パターン１０２は５００〜２５００Åの厚さに形成することが好ましく、トレンチ１０３の深さは０．０５〜１．０μｍであることが好ましい。そして、トレンチ１０３の表面に形成する酸化膜１０４は５００Å以下に形成することが好ましい。トレンチ１０３の表面に形成する酸化膜１０４はトレンチ１０３を形成するための食刻工程時基板に与えられる損傷を回復させ、活性領域の縁部を取り囲む上、後続工程で形成されるエピタキシャル層が基板１００上にのみ成長するようにする。
【００２０】
図２を参照すれば、窒化膜パターン１０２を取り除いた後、シリコン基板１００上にのみ発生する選択的エピタキシャル成長工程を用いてシリコンエピタキシャル層１０６を成長させる。トレンチ１０３の表面には酸化膜１０４が形成されているため、トレンチ１０３の表面にはエピタキシャル層１０６が成長しなく、基板の表面にのみエピタキシャル層が成長する。この際、エピタキシャル層１０６は１：０．５程度の縦方向成長率：横方向成長率によって、縦方向にのみ成長することではなく、横方向にも成長する。従って、エピタキシャル層１０６を所定厚さ以上に成長させると、トレンチ１０３の入口がエピタキシャル層１０６によって覆われ、よってトレンチ１０３の内部は空となる。エピタキシャル層１０６は８００〜１０００℃の温度で３００〜５０００Åの厚さに形成することが好ましい。次に、エピタキシャル層１０６上に活性領域を限定する窒化膜パターン１０８を形成する。
【００２１】
次いで、図３のように窒化膜パターン１０８の形成された結果物を酸素雰囲気で熱処理すると、露出されたエピタキシャル層１０６のみ酸化膜１０６Ａに転換され、窒化膜パターン１０８で覆われている部分は依然としてエピタキシャル層１０６Ｂとして残る。次いで、前記窒化膜パターン１０８を取り除くことによって図４のように酸化膜１０６Ａは素子分離領域１０６Ａとなり、酸化されないエピタキシャル層１０６Ｂは活性領域１０６Ｂとなる。
【００２２】
本発明の第１実施例による素子分離領域の形成方法ではエピタキシャル層１０６上にパッド酸化膜を形成しない。従って、酸化工程時、酸素がパッド酸化膜に沿って側面に拡散されながら窒化膜パターンを持ち上げてバーズビーク現象を引き起こしてしまう。
さらに、トレンチ１０３の内部が空間１０５であるため、酸化工程時トレンチ１０３の側壁にストレスが発生しない。従って、トレンチ１０３の側壁に生成される結晶欠陥による漏れ電流を効率よく減少させ得る。そして、ＳＥＰＯＸ法とトレンチ分離方法を併用した素子分離方法とは違って、酸化されない多結晶シリコン膜を取り除く必要がなく、酸化されないエピタキシャル層１０６Ｂをそのまま活性領域として用いる。従って、活性領域と素子分離領域との間に段差が発生しない。
【００２３】
（第２実施例）
第２実施例は、トレンチを形成する前に半導体基板２００の全面にパッド酸化膜２０１を形成してエピタキシャル層２０６の形成される基板２００の損傷を防止する点において第１実施例と異なる。
図５を参照すれば、半導体基板２００の全面にパッド酸化膜２０１を形成する。次に、パッド酸化膜２０１上にトレンチの形成される領域を露出させる窒化膜パターン２０２を５００〜２５００Åの厚さに形成する。
【００２４】
図６を参照すれば、窒化膜パターン２０２を食刻マスクとして半導体基板２００を０．０５〜１．０μｍの深さに食刻してトレンチ２０３を形成する。次いで、トレンチ２０３の表面に酸化膜２０４を形成する。この際、トレンチ２０３の表面に形成される酸化膜２０４の厚さはパッド酸化膜２０１より厚く形成することが好ましい。
【００２５】
次に、図７のように窒化膜パターン２０２を取り除いた後、湿式食刻法を用いてパッド酸化膜２０１を取り除く。即ち、本発明の第２実施例によれば、窒化膜パターン２０２の除去時基板２００に発生し易い損傷がパッド酸化膜２０１により防止される。従って、後続工程で損傷されない半導体基板２００上に良質のエピタキシャル層（図１６の２０６参照）を形成し得る。さらに、トレンチ２０３の表面に形成される酸化膜２０４をパッド酸化膜２０１より厚く形成したので、パッド酸化膜２０１の除去のための湿式食刻工程を行ってもトレンチ２０３の表面には酸化膜２０４が残る。
【００２６】
続くエピタキシャル層の形成及び素子分離領域の形成工程は第１実施例と同一に行う。即ち、図８のように半導体基板２００の全面に選択的にエピタキシャル層２０６を形成した後、活性領域を限定する窒化膜パターン２０８をエピタキシャル層２０６上に形成する。
次いで、図９のように半導体基板２００を酸素雰囲気で熱処理して窒化膜パターン２０８によって露出されたエピタキシャル層２０６を酸化膜２０６Ａに転換させた後、窒化膜パターン２０８を取り除く。前記酸化膜２０６Ａが素子分離領域２０６Ａとして作用する。
【００２７】
（第３実施例）
第３実施例において半導体基板３００上にパッド酸化膜３０１を形成して半導体基板３００の損傷を防ぐことは第２実施例と同一である。しかし、トレンチ３０３の表面に形成された酸化膜３０４をパッド酸化膜３０１の除去工程時スペーサ３０４Ａに変換させる点において第２実施例と差がある。
【００２８】
先ず、図１０のように半導体基板３００上にパッド酸化膜３０１を形成した後、トレンチ領域を限定する窒化膜パターン３０２を形成する。次いで、窒化膜パターン３０２を食刻マスクとして半導体基板３００を食刻してトレンチ３０３を形成した後、トレンチ３０３の表面にパッド酸化膜より厚く酸化膜３０４を形成する。
【００２９】
次いで、図１１のように窒化膜パターン３０２を取り除く。窒化膜パターン３０２を取り除いた後、乾式食刻法でパッド酸化膜３０１を取り除くと共にトレンチ３０３の底面に形成された酸化膜３０４も取り除くことによってトレンチ３０３の側壁にのみ酸化膜スペーサ３０４Ａを残す。
次に、図１２のように半導体基板３００の全面にエピタキシャル層３０６を成長させてトレンチ３０３の入口をエピタキシャル層で覆わせる。この際、トレンチ３０３の側壁には酸化膜スペーサ３０４Ａが存在するためエピタキシャル層が形成されないが、底面には酸化膜がないためエピタキシャル層３０６が形成される。次に、基板３００上に形成されたエピタキシャル層３０６上に活性領域を限定するための窒化膜パターン３０８を形成する。
【００３０】
窒化膜パターン３０８の形成された基板３００を熱酸化して窒化膜パターン３０８によって露出されたエピタキシャル層３０６とトレンチ３０３の底面のエピタキシャル層３０６を酸化膜３０６Ａに転換させた後、窒化膜パターン３０８を取り除くことによって図１３に示すように酸化膜３０６Ａを素子分離領域３０６Ａとして完成する。
【００３１】
第３実施例によれば、第２実施例と同様に半導体基板３００の全面に形成されたパッド酸化膜３０１によって基板３００の損傷が防げる。従って、エピタキシャル層は容易に成長し、且つ良好な特性を有する。そして、エピタキシャル層３０６がトレンチ３０３の内部に形成されてもトレンチ３０３の底面にのみ形成され、トレンチ３０３の側壁には形成されない。従って、トランジスタの不純物領域と接合されるトレンチ３０３の側壁では結晶欠陥が発生しない。
【００３２】
（第４実施例）
第４実施例において活性領域を限定する窒化膜パターン４０８を形成する前にエピタキシャル層４０６を保護するためのパッド酸化膜４０７をさらに形成する点が第１実施例と違う。
図１４を参照すれば、半導体基板４００内にトレンチ４０３を形成し、トレンチ４０３の表面に酸化膜４０４を形成した後、エピタキシャル層４０６を形成することでトレンチ４０３の内部を空にする段階までは第１実施例と同一に行う。次に、エピタキシャル層４０６上に酸化膜４０７を形成した後、活性領域を限定する窒化膜パターン４０８を形成する。
【００３３】
その後、図１５のように窒化膜パターン４０８によって露出されたパッド酸化膜４０７の下部のエピタキシャル層４０６を酸化させて酸化膜４０６Ａとして形成する。次いで、図１６に示したように窒化膜パターン４０８を取り除く。このような窒化膜パターン４０８を取り除くための食刻工程時、パッド酸化膜４０７は活性領域として用いられるエピタキシャル層４０６Ｂの損傷を防止する役割をする。従って、エピタキシャル層４０６Ｂを活性領域として用いると特性の向上された素子を形成し得る。
【００３４】
（第５実施例）
第５実施例において活性領域を限定する窒化膜パターン５０８をエピタキシャル層５０６上に形成する工程までは第１実施例と同一である。只、図１７に示したように窒化膜パターン５０８を食刻マスクとしてエピタキシャル層５０６を部分的に食刻することによって溝５０９を形成する点において差がある。この際、溝は２００〜５０００Åの深さで形成することが好ましい。
【００３５】
次いで、図１８のように窒化膜パターン５０８によって露出され、溝の形成されたエピタキシャル層を熱酸化して酸化膜５０６Ａを形成した後、窒化膜パターン５０８を取り除くことによって素子分離領域を完成する。
第５実施例によれば、エピタキシャル層に溝５０９を形成してフィールド酸化膜５０６Ａとして形成されるエピタキシャル層が薄くなり、よって酸化工程時間が縮められる。
【００３６】
（第６実施例）
図示していないが、第２実施例（又は第３実施例）と第４実施例とを組み合わせて半導体基板上に第１パッド酸化膜を形成し、エピタキシャル層の形成される基板の損傷を防止することによって良好な特性を有するエピタキシャル層を形成する。さらに、エピタキシャル層上には第２パッド酸化膜を形成することによって活性領域の損傷を防止する。
【００３７】
（第７実施例）
第２実施例（又は第３実施例）と第５実施例とを組み合わせて半導体基板上に第１パッド酸化膜を形成して基板の損傷を防止し、フィールド酸化膜の形成されるエピタキシャル層を部分的に食刻して溝を形成することによって酸化工程時間を縮める。
【００３８】
（第８実施例）
第４実施例と第５実施例とを組み合わせてエピタキシャル層上にパッド酸化膜を形成して活性領域の損傷を防止し、フィールド酸化膜の形成されるエピタキシャル層を部分的に食刻して溝を形成することによって酸化工程時間を縮める。
（第９実施例）
第２実施例（又は、第３実施例）、第４実施例及び第５実施例を組み合わせて半導体基板上に第１パッド酸化膜を形成して半導体基板の損傷を防止し、エピタキシャル層上には第２パッド酸化膜を形成して活性領域の損傷を防止すると共にフィールド酸化膜の形成されるエピタキシャル層を部分的に食刻して溝を形成することによって酸化工程時間を縮める。
【００３９】
【発明の効果】
以上説明したように、本発明による素子分離方法はトレンチ分離方法とエピタキシャル層を用いたＬＯＣＯＳ方法とを組み合わせて素子分離領域を形成する。特に、本発明はトレンチの内部が空となることに特徴がある。従って、トレンチの入口を覆いながら基板の全面に形成されているエピタキシャル層をフィールド酸化膜に転換させる熱酸化工程時、トレンチの内部を埋め込んている物質の酸化によるストレスが発生しない。この結果、ストレスによってトレンチの側壁に結晶欠陥が起こる問題点が解消される。従って、本発明による半導体素子分離方法によれば、漏れ電流が減少し、信頼度が向上した素子を製造し得る。さらに、段差も発生しなく、素子分離領域の形成に用いられる多結晶シリコン層の除去工程も必要とされなく、よって工程が単純化される。
【図面の簡単な説明】
【図１】本発明の第１実施例による素子分離方法を示した断面図である。
【図２】本発明の第１実施例による素子分離方法を示した断面図である。
【図３】本発明の第１実施例による素子分離方法を示した断面図である。
【図４】本発明の第１実施例による素子分離方法を示した断面図である。
【図５】本発明の第２実施例による素子分離方法を示した断面図である。
【図６】本発明の第２実施例による素子分離方法を示した断面図である。
【図７】本発明の第２実施例による素子分離方法を示した断面図である。
【図８】本発明の第２実施例による素子分離方法を示した断面図である。
【図９】本発明の第２実施例による素子分離方法を示した断面図である。
【図１０】本発明の第３実施例による素子分離方法を示した断面図である。
【図１１】本発明の第３実施例による素子分離方法を示した断面図である。
【図１２】本発明の第３実施例による素子分離方法を示した断面図である。
【図１３】本発明の第３実施例による素子分離方法を示した断面図である。
【図１４】本発明の第４実施例による素子分離方法を示した断面図である。
【図１５】本発明の第４実施例による素子分離方法を示した断面図である。
【図１６】本発明の第４実施例による素子分離方法を示した断面図である。
【図１７】本発明の第５実施例による素子分離方法を示した断面図である。
【図１８】本発明の第５実施例による素子分離方法を示した断面図である。
【符号の説明】
１００    半導体基板（シリコン基板）
１０２    窒化膜パターン
１０３    トレンチ
１０４    酸化膜
１０５    空間
１０６    エピタキシャル層
１０６Ａ  酸化膜（素子分離領域）
１０６Ｂ  エピタキシャル層（活性領域）
１０８    窒化膜パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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