(57)【特許請求の範囲】
【請求項１】
横型トレンチゲートパワーＭＯＳデバイスおよびＣＭＯＳデバイスを同一基板に作り込んだ半導体装置の製造方法であって、
半導体基板（１）に横型トレンチゲートパワーＭＯＳデバイス用のトレンチ（１３）を形成する第１工程と、
前記トレンチ（１３）内を含めた半導体基板（１）上に、ゲート絶縁膜（３１）、ゲート電極材料膜（３２）、エッチングストッパ用絶縁膜（３３）を順に成膜するとともに、さらに、前記トレンチ（１３）内を含めた前記エッチングストッパ用絶縁膜（３３）上に埋め込み材料膜（３４）をトレンチ（１３）内を完全に埋め込むように成膜する第２工程と、
前記エッチングストッパ用絶縁膜（３３）をストッパとして前記埋め込み材料膜（３４）をエッチバックしてトレンチ（１３）内の前記埋め込み材料膜（３４）を残して他を除去する第３工程と、
ＣＭＯＳデバイスのゲート電極形成領域および横型トレンチゲートパワーＭＯＳデバイスのゲート電極引き出し領域をレジストマスク（３５）で保護した状態において、前記エッチングストッパ用絶縁膜（３３）をエッチングするとともに前記トレンチ（１３）内に残った前記エッチングストッパ用絶縁膜（３３）をセルフアラインマスクとしてゲート電極材料膜（３２）をエッチングしてトレンチ（１３）内に横型トレンチゲートパワーＭＯＳデバイスのゲート電極（１５）を、また、半導体基板（１）上にＣＭＯＳデバイスのゲート電極（４）を配する第４工程と、
１枚のマスク（３６）を用いて、横型トレンチゲートパワーＭＯＳデバイスのソース・ドレイン領域（１１，１２）と、ＣＭＯＳデバイスを構成する両ＭＯＳトランジスタのうちの横型トレンチゲートパワーＭＯＳデバイスと同じチャネル型のＭＯＳトランジスタのソース・ドレイン領域（５，６）を同時に形成する第５工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングストッパ用絶縁膜（３３）として、シリコン酸化膜またはシリコン窒化膜を用いたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極材料膜（３２）として、ポリシリコン膜を用いたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み材料膜（３４）として、ポリシリコン膜を用いたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型トレンチゲートパワーＭＯＳデバイスおよびＣＭＯＳデバイスを同一基板に作り込んだ半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
自動車内で使用されるパワーＭＯＳＦＥＴには、ＥＳＤ、Ｌ負荷サージ等さまざまなノイズが印加されるため高いサージ耐量が要求される。
一方、従来、自動車の負荷駆動に供されるディスクリートのパワーＭＯＳＦＥＴには、低オン抵抗化、セルサイズの縮小の面で有利な横型トレンチゲートパワーＭＯＳデバイスがある。この横型トレンチゲートパワーＭＯＳデバイスとバイポーラトランジスタやＣＭＯＳを１チップ上に集積した、いわゆる複合ＩＣとした場合の構成例を図７（ａ），（ｂ）、図８に示す。
【０００３】
図７（ａ）は半導体装置の平面図であり、図７（ａ）のＡ−Ａ線での縦断面図を図７（ｂ）に示すとともに、図７（ａ）のＢ−Ｂ線での縦断面図を図８に示す。
図７（ａ），（ｂ）において、横型トレンチゲートパワーＭＯＳデバイスに関して、Ｎ−シリコン基板１００の表層部にはＰウェル領域１０１、Ｎ＋ソース領域１０２、Ｎ＋ドレイン領域１０３が形成されている。また、トレンチ１０４がソース領域１０２からドレイン領域１０３に向かう方向に延びている。トレンチ１０４内にはゲート酸化膜１０５を介してゲート電極１０６が埋め込まれている。
【０００４】
一方、ＣＭＯＳのＮチャネルＭＯＳに関して、Ｎ−シリコン基板１００の表層部にはＰウェル領域１１０が形成され、この上面（Ｎ−シリコン基板１００の上面）にゲート酸化膜１１１を介してゲート電極１１２が形成され、Ｎ−シリコン基板１００の表層部においてゲート電極１１２を挟んでソース・ドレイン領域１１３，１１４が形成されている。
【０００５】
このような複合ＩＣを、低コストで形成すべく次のように製造する。
図９（ａ）に示すように、Ｎ−シリコン基板１００上に、ＬＯＣＯＳ法（またはＳＴＩ等）で素子分離絶縁膜１２０を形成する。次いで、ホトレジストマスクを用い、ボロンイオン注入及び熱処理（１０００〜１１７０℃）により、ＣＭＯＳのＮチャネルＭＯＳ及び横型トレンチゲートパワーＭＯＳデバイスのＰウェル領域１０１，１１０を形成する。そして、図９（ｂ）に示すように、トレンチ形成のための保護マスク１２１（ＳｉＯ２またはＳｉＮ等）をＣＶＤ法で成膜した後、ホト、エッチングにてトレンチを形成する領域１２１ａのみを開口する。さらに、保護マスク１２１を用いて基板１００をエッチングしてトレンチ１０４を形成する。その後、保護マスク１２１を除去する。
【０００６】
次に、図９（ｃ）に示すように、横型トレンチゲートパワーＭＯＳデバイスおよびＣＭＯＳのＮチャネルＭＯＳのゲート酸化膜１２２（１０５，１１１）を熱酸化またはＣＶＤ法等で成膜する。さらに、トレンチ１０４を完全に埋め込むように、ゲート電極材料膜１２３を成膜する。膜厚は８００〜１２００ｎｍ程度である。
【０００７】
次に、図１０（ａ）に示すように、埋め込み用ゲート電極材料膜１２３の平坦化およびゲート電極の段差軽減のため、ゲート電極材料膜１２３の残膜が２００〜４００ｎｍ程度になるまでエッチバックする。その後、ＣＭＯＳのＮチャネルＭＯＳのゲート電極および横型トレンチゲートパワーＭＯＳデバイスのゲート電極引き出し領域を形成すべくホトレジスト１２４で覆い、図１０（ｂ）に示すように、ゲート電極材料膜１２３をエッチングする。
【０００８】
このように、ゲート電極加工、即ち、ゲート酸化膜の成膜、ゲート電極材料膜の成膜、ゲート電極材料膜の平坦化（エッチバック）、ゲート電極引き出し領域のホト・エッチングは、製造コストを抑えるため、ＣＭＯＳデバイスと横型トレンチゲートパワーＭＯＳデバイスと同時に行う。
【０００９】
ここで、ゲート電極材料膜１２３の成膜時の膜厚ばらつきや、エッチバック時のレートばらつきによりゲート電極材料膜１２３の残膜がばらつく（条件によるが約５０〜１５０ｎｍ程度）。さらに、このばらつきをもったゲート電極材料膜１２３をエッチング残りなくホト、エッチングをするためには、さらにホト、エッチング時のレートばらつきも加味し、オーバーエッチング量を設定しなければならない（レートばらつきを１０％と考えると、全体として約２００ｎｍ以上のオーバーエッチが必要となる）。
【００１０】
このように加工した場合、図１０（ｂ）に示すように、横型トレンチゲートパワーＭＯＳデバイスのトレンチ上部でのゲート電極材料膜の押し込み量ｔ１が大きくなる。即ち、ゲート電極材料膜の膜厚のばらつき分を加味したエッチング量の設定が必要となり、トレンチ上部の電極の押し込み量が増加する。さらには、ゲート電極材料膜１２３の残膜ばらつきにより、ゲート電極材料膜１２３の抵抗値がばらつき、スイッチングスピード特性の悪化が懸念される（スイッチングスピードの性能悪化が懸念される）。
【００１１】
次に、図１０（ｃ）に示すように、電極の側壁酸化膜１２５を形成した後、横型トレンチゲートパワーＭＯＳデバイスのソース・ドレイン領域及びＣＭＯＳのＮチャネルＭＯＳのソース・ドレイン領域を形成すべくホト、イオン注入、熱処理を行う。ここで、ゲート長を１μｍ以下に微細化したＣＭＯＳのＮチャネルＭＯＳにおいては、拡散層の深さを１００〜２００ｎｍ程度に制御する必要がある。これは、図１０（ａ），（ｂ）でできた横型トレンチゲートパワーＭＯＳデバイスのトレンチ上部の電極材料膜の押し込み量ｔ１よりも浅いため、図１０（ｃ）さらには図１１（ａ），（ｂ）のように、横型トレンチゲートパワーＭＯＳデバイスのソース領域１０２およびドレイン領域１０３と、ＣＭＯＳのＮチャネルＭＯＳのソース・ドレイン領域１１３，１１４とを、別のホトマスク１２６，１２７、イオン注入条件（加速電圧、ドーズ量にて別々に拡散層深さを制御）で形成する必要があり、製造コストがかかってしまう。即ち、上述したようにゲート電極引き出し領域の形成工程において電極膜厚のばらつき分を加味したエッチング量の設定が必要となり、トレンチ上部の電極の押し込み量が増加してしまい、これにより、拡散層形成工程においてはＣＭＯＳよりも深い拡散層が必要となり、ホトマスクが１枚増加し、製造コストが高くなる。
【００１２】
そこで、これを容易に解決する製造方法を図１２，１３に示す。埋め込み用のゲート電極材料膜のエッチバック工程までは図９（ａ），（ｂ），（ｃ）と同じであるため割愛する。
【００１３】
前述した図１０（ａ）に対し、図１２（ａ）では、ＣＭＯＳのＮチャネルＭＯＳのゲート電極および横型トレンチゲートパワーＭＯＳデバイスのゲート電極引き出し領域のエッチングのためのホト工程において、同一ホトレジストマスクで、横型トレンチゲートパワーＭＯＳデバイスのトレンチ領域も図に符号１２４ａに示すように覆う。これにより、図１０（ｂ）のゲート電極材料膜の押し込み量ｔ１は抑制され、そのため、図１２（ｂ），（ｃ）、図１３に示すように、ＣＭＯＳのＮチャネルＭＯＳのソース・ドレイン領域１１３，１１４と横型トレンチゲートパワーＭＯＳデバイスのソース領域１０２およびドレイン領域１０３を同一のホトレジストマスク１３０で形成できる。
【００１４】
しかしながら、この方法で形成する場合、図１２（ａ）でのホト工程において、トレンチ１０４との合わせ余裕の確保のための横型トレンチゲートパワーＭＯＳデバイスのセルサイズの拡大や、図１２（ｂ）に示すトレンチコーナ部Ａでの電界集中による、ゲート酸化膜寿命、歩留まり低下が懸念され、また前述した電極材料膜のエッチバック後の残膜ばらつきによるゲート電極の抵抗ばらつきによるスイッチングスピードの性能悪化の問題が解消されない。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明はこのような背景の下になされたものであり、その目的は、横型トレンチゲートパワーＭＯＳデバイスおよびＣＭＯＳデバイスを同一基板に作り込んだ半導体装置において、新規な手法にて横型トレンチゲートパワーＭＯＳデバイスとＣＭＯＳデバイスについてのゲート電極加工を同時に行うとともにソース・ドレイン領域形成を同時に行うことができ、低コスト化を図る上で好ましい半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
請求項１に記載の発明によれば、第１工程において、半導体基板に横型トレンチゲートパワーＭＯＳデバイス用のトレンチが形成される。第２工程において、トレンチ内を含めた半導体基板上に、ゲート絶縁膜、ゲート電極材料膜、エッチングストッパ用絶縁膜が順に成膜されるとともに、さらに、前記トレンチ内を含めた前記エッチングストッパ用絶縁膜上に埋め込み材料膜がトレンチ内を完全に埋め込むように成膜される。第３工程において、前記エッチングストッパ用絶縁膜をストッパとして前記埋め込み材料膜がエッチバックされてトレンチ内の前記埋め込み材料膜を残して他が除去される。これにより、エッチバックによる残膜のばらつきが抑制され（１層目のゲート電極材料膜の成膜の膜厚ばらつきのみ）、抵抗値のばらつきを抑制することができる。
【００１７】
第４工程において、ＣＭＯＳデバイスのゲート電極形成領域および横型トレンチゲートパワーＭＯＳデバイスのゲート電極引き出し領域をレジストマスクで保護した状態において、前記エッチングストッパ用絶縁膜がエッチングされるとともにトレンチ内に残った前記エッチングストッパ用絶縁膜をセルフアラインマスクとしてゲート電極材料膜がエッチングされてトレンチ内に横型トレンチゲートパワーＭＯＳデバイスのゲート電極が、また、半導体基板上にＣＭＯＳデバイスのゲート電極が配置される。ここで、エッチバックによる残膜のばらつきが抑制されているので、オーバーエッチを抑制できる。さらに、トレンチ内に残ったエッチングストッパ用絶縁膜をセルフアラインマスクとしたゲート電極材料膜のエッチングが行われて、エッチングストッパ効果が働き、ゲート電極材料膜の押し込みが抑制される。また、トレンチに対する横型トレンチゲートパワーＭＯＳデバイスのトレンチ上部の電極はセルフアラインで加工できることから、図１２（ａ）に示した方法に比べ、セルサイズの拡大を抑制でき、かつトレンチコーナ部への電極材料膜のオーバーラップもないため、電界集中によるゲート絶縁膜の信頼性も確保できる。
【００１８】
第５工程において、１枚のマスクを用いて、横型トレンチゲートパワーＭＯＳデバイスのソース・ドレイン領域と、ＣＭＯＳデバイスを構成する両ＭＯＳトランジスタのうちの横型トレンチゲートパワーＭＯＳデバイスと同じチャネル型のＭＯＳトランジスタのソース・ドレイン領域が同時に形成される。つまり、電極材料膜の押し込みが抑制されることから、１枚のマスクを用いて、横型トレンチゲートパワーＭＯＳデバイスのソース・ドレイン領域と、ＣＭＯＳデバイスを構成する両ＭＯＳトランジスタのうちの横型トレンチゲートパワーＭＯＳデバイスと同じチャネル型のＭＯＳトランジスタのソース・ドレイン領域を同時に形成することができる。
【００１９】
このようにして、横型トレンチゲートパワーＭＯＳデバイスとＣＭＯＳデバイスについてのゲート電極加工を同時に行うとともにソース・ドレイン領域形成を同時に行うことができ、低コスト化を図る上で好ましいものとなる。
【００２０】
請求項２に記載のように、請求項１に記載の半導体装置の製造方法において、前記エッチングストッパ用絶縁膜として、シリコン酸化膜またはシリコン窒化膜を用いるとよい。
請求項３に記載のように、請求項１または２に記載の半導体装置の製造方法において、前記ゲート電極材料膜として、ポリシリコン膜を用いるとよい。
【００２１】
請求項４に記載のように、請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、前記埋め込み材料膜として、ポリシリコン膜を用いるとよい。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１（ａ）に本実施形態における半導体装置の平面図を示す。図１（ａ）のＡ−Ａ線での縦断面を図１（ｂ）に示すとともに、図１（ａ）のＢ−Ｂ線での縦断面を図２に示す。
【００２３】
本半導体装置は複合ＩＣであって、横型トレンチゲートパワーＭＯＳデバイスとＣＭＯＳ、さらにはバイポーラトランジスタを１チップ上に集積化している。このように本半導体装置は、横型トレンチゲートパワーＭＯＳデバイスおよびＣＭＯＳデバイスを同一基板に作り込んだ半導体装置である。
【００２４】
ＣＭＯＳデバイスのＮチャネルＭＯＳトランジスタに関して、図１（ｂ）のＣＭＯＳ形成領域において、第１導電型の半導体基板としてのＮ−シリコン基板１の表層部にＰウェル領域２が形成されている。基板１（Ｐウェル領域２）上にはゲート絶縁膜としてのゲート酸化膜３を介してポリシリコンゲート電極４が形成されている。ポリシリコンゲート電極４は酸化膜７にて覆われている。Ｐウェル領域２内においてポリシリコンゲート電極４を挟んでＮ＋ソース・ドレイン領域５，６が形成されている。同様の構造のＰチャネルＭＯＳトランジスタ（図示略）がＣＭＯＳ形成領域に形成されている。つまり、Ｎ−シリコン基板１の表層部にＮウェル領域が形成され、基板１（Ｎウェル領域）上にはゲート酸化膜を介してポリシリコンゲート電極が形成され、さらに、Ｎウェル領域内においてポリシリコンゲート電極を挟んでＰ型ソース・ドレイン領域が形成されている。このようにして、ＣＭＯＳ形成領域においてＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとが形成されている。
【００２５】
横型トレンチゲートパワーＭＯＳデバイスに関して、図１（ｂ）、図２の横型トレンチゲートパワーＭＯＳ形成領域においてＮ−シリコン基板１の上面での表層部にＰウェル領域１０が形成されている。Ｐウェル領域１０内における基板１の上面での表層部にＮ＋ソース領域１１がＰウェル領域１０よりも浅く形成されている。基板１の上面での表層部においてＮ＋ドレイン領域１２がＰウェル領域１０とは離間した位置に形成されている。Ｎ−シリコン基板１の上面におけるＮ＋ドレイン領域１２とＰウェル領域１０との間にはＬＯＣＯＳ酸化膜２０が形成されている。
【００２６】
基板１の上面からトレンチ１３が掘られ、その平面構造としてソース領域１１からドレイン領域１２に向かう方向に延びている。トレンチ１３の内面においてゲート絶縁膜としてのゲート酸化膜１４を介してトレンチゲート電極１５が形成されている。トレンチゲート電極１５はポリシリコン膜よりなる。さらに、トレンチ１３内においてトレンチゲート電極１５の内方には絶縁膜１６を介して埋め込み材料膜としてのポリシリコン膜１７が配置され、ポリシリコン膜１７にてトレンチ１３内が埋め込まれている。
【００２７】
Ｎ−シリコン基板１の上面においてトレンチゲート電極１５からのゲート電極引き出し領域（ポリシリコン引き出し部）１８が形成されている。ゲート電極引き出し領域（ポリシリコン引き出し部）１８およびポリシリコン膜１７は酸化膜１９にて覆われている。
【００２８】
ＣＭＯＳ形成領域と横型トレンチゲートパワーＭＯＳ形成領域との境界部には素子分離用ＬＯＣＯＳ酸化膜２１が形成されている。なお、バイポーラトランジスタについては割愛した。
【００２９】
次に、半導体装置の製造方法について説明する。
図３（ａ）に示すように、Ｎ−シリコン基板１上にＬＯＣＯＳ酸化膜２０，２１（またはＳＴＩ等による絶縁膜）を形成する。Ｎ−シリコン基板１としてＳＯＩまたはミラーウエハを用いる。そして、ホトレジストマスクを用い、ボロンイオン注入及び熱処理（１０００〜１１７０℃）により、ＣＭＯＳデバイスのＮチャネルＭＯＳにおけるＰウェル領域２及び横型トレンチゲートパワーＭＯＳデバイスにおけるＰウェル領域１０を形成する。
【００３０】
さらに、図３（ｂ）に示すように、トレンチ形成のための保護マスク３０をＣＶＤ法で成膜した後、ホト、エッチングにてトレンチ形成領域を開口して開口部３０ａを形成する。保護マスク３０として、ＳｉＯ２またはＳｉＮ等を用いる。そして、開口部３０ａから基板１をエッチングしてトレンチ１３を形成する。トレンチ１３は幅が５００〜１０００ｎｍ、深さが２０００〜５０００ｎｍ程度である。
【００３１】
さらに、図中には示していないが、トレンチゲート絶縁膜の信頼性、歩留まり確保のため、トレンチのダメージ除去（Ｓｉのライトエッチング）や、トレンチコーナエッジのラウンド化をする（トレンチの保護膜をウェットエッチで除去した後、１１００℃〜１１５０℃の熱酸化、酸化膜の除去または約１０００℃での水素アニールを施す）。その後、図４（ａ）に示すように、トレンチ１３内を含めた基板１上に、ゲート酸化膜３１（ゲート酸化膜３，１４）を形成する。詳しくは、熱酸化（８００〜９００℃のウエット酸化）またはＣＶＤ法等で成膜する。膜厚は１０〜５０ｎｍ程度である。さらに、トレンチ１３内を含めた基板１上に、ゲート電極材料膜としての１層目のポリシリコン膜３２を成膜する。ここで使用するポリシリコン膜３２について、ドープドポリシリコンを用いる、あるいは、ノンドープポリシリコンデポ後に９００〜９８０℃でリンドープしたものを用いることとし、例えばトレンチ幅が１０００ｎｍの場合、成膜する膜厚を２００〜３５０ｎｍ程度とし、トレンチ１３内が完全に埋め込まれないようにする。さらに、熱酸化あるいはＣＶＤで、ポリシリコン膜３２の表面に約１０〜３０ｎｍ程度のエッチングストッパ用絶縁膜３３を成膜する。エッチングストッパ用絶縁膜３３はシリコン酸化膜（ＳｉＯ２膜）またはシリコン窒化膜（ＳｉＮ膜）を使用する。さらに、トレンチ１３内を含めたエッチングストッパ用絶縁膜３３上に埋め込み材料膜としての２層目のポリシリコン膜３４を成膜してトレンチ１３内を完全に埋め込む。ここで使用するポリシリコン膜３４について、ドープドポリシリコンを用いる、あるいは、ノンドープポリシリコンデポ後に９００〜９８０℃でリンドープしたものを用いる。
【００３２】
このようにして、埋め込み用のポリシリコン膜を２回積みし、１層目のポリシリコン膜（ゲート電極材料膜）３２と２層目のポリシリコン膜（埋め込み材料膜）３４の間に、ポリシリコン膜３２，３４とエッチング選択比が十分ある、エッチングストッパ用絶縁膜３３を挿入する。
【００３３】
次に、図４（ｂ）に示すように、ポリシリコン膜の平坦化および段差軽減のため、エッチングストッパ用絶縁膜３３をストッパとして、２層目のポリシリコン膜３４をエッチバックしてトレンチ１３内のポリシリコン膜３４を残して他を除去する。これにより、エッチバックによるポリシリコン膜の残膜のばらつきが抑制され（１層目のポリシリコン膜３２の成膜の膜厚ばらつきのみ）、抵抗値のばらつきを抑制できる。
【００３４】
次いで、図５（ａ）に示すように、ホトレジストマスク３５で、ＣＭＯＳのゲート電極形成領域および横型トレンチゲートパワーＭＯＳデバイスのゲート電極引き出し領域を覆い、この状態で、まずエッチングストッパ用絶縁膜３３をエッチングし、次いで、図５（ｂ）に示すように、トレンチ１３内に残ったエッチングストッパ用絶縁膜３３をセルフアラインマスクとしてポリシリコン膜（ゲート電極材料膜）３２をエッチングしてトレンチ１３内に横型トレンチゲートパワーＭＯＳデバイスのゲート電極１５を、また、基板１上にＣＭＯＳデバイスのゲート電極４を配する。
【００３５】
ここで、前述したように、ポリシリコン膜の残膜のばらつきが抑制されているため、１層目のポリシリコン膜３２のエッチング時のオーバーエッチ量を少なくできる。さらに、横型トレンチゲートパワーＭＯＳデバイスのトレンチ上部は、１層目のポリシリコン膜３２／エッチングストッパ用絶縁膜３３／２層目のポリシリコン膜３４の３層構造となっているため、エッチングストッパ効果が働き、ポリシリコン膜の押し込みが完全に抑制される。即ち、トレンチ開口部におけるトレンチ側壁でのゲート電極材料膜が除去されるのを回避することができる。
【００３６】
次に、ホトレジストマスク３５を除去した後、図６（ａ）に示すように、露出したポリシリコン膜の表面に酸化膜７，１９を形成し、さらに、図６（ｂ）に示すように、レジストマスク３６を配置して、このレジストマスク３６を用いて、ホトイオン注入（Ａｓ、Ｐ等）を行ってアニールすることにより図６（ｃ）に示すように横型トレンチゲートパワーＭＯＳデバイスのソース領域１１、ドレイン領域１２およびＣＭＯＳのＮチャネルＭＯＳのソース・ドレイン領域５，６を同時に形成する。このとき、ゲート長を１μｍ以下に微細化したＣＭＯＳのＮチャネルＭＯＳにおいても、拡散層の深さを１００〜２００ｎｍ程度にすることができる。このように、ＣＭＯＳのＮチャネルＭＯＳのソース・ドレイン領域５，６と横型トレンチゲートパワーＭＯＳデバイスのソース領域１１、ドレイン領域１２の形成を同一ホトレジストマスク３６、およびイオン注入で形成可能となる。また、この製造方法では、トレンチ１３に対する横型トレンチゲートパワーＭＯＳデバイスのトレンチ上部の電極はセルフアラインで加工できることから、図１２に比べセルサイズの拡大を抑制でき、かつトレンチコーナ部への電極材料のオーバーラップもないため、電界集中によるゲート絶縁膜の信頼性も確保できる。
【００３７】
その後、配線材料との絶縁用の層間膜のデポ、コンタクトホールのホト、エッチング、配線材料のスパッタ、ホト、エッチングを行う。
上記実施形態によれば、以下のような効果を得ることができる。
【００３８】
横型トレンチゲートパワーＭＯＳデバイスおよびＣＭＯＳデバイスを同一基板に作り込んだ半導体装置の製造方法として、次の第１工程から第５工程を有している。第１工程では、図３（ｂ）に示すように、シリコン基板１に横型トレンチゲートパワーＭＯＳデバイス用のトレンチ１３を形成する。第２工程では、図４（ａ）に示すように、トレンチ１３内を含めたシリコン基板１上に、ゲート絶縁膜としてのゲート酸化膜３１、ゲート電極材料膜としてのポリシリコン膜３２、エッチングストッパ用絶縁膜３３を順に成膜するとともに、さらに、トレンチ１３内を含めたエッチングストッパ用絶縁膜３３上に埋め込み材料膜としてのポリシリコン膜３４をトレンチ１３内を完全に埋め込むように成膜する。第３工程では、図４（ｂ）に示すように、エッチングストッパ用絶縁膜３３をストッパとしてポリシリコン膜（埋め込み材料膜）３４をエッチバックしてトレンチ１３内のポリシリコン膜（埋め込み材料膜）３４を残して他を除去する。第４工程では、図５（ａ）に示すように、ＣＭＯＳデバイスのゲート電極形成領域および横型トレンチゲートパワーＭＯＳデバイスのゲート電極引き出し領域をレジストマスク３５で保護した状態において、エッチングストッパ用絶縁膜３３をエッチングするとともに図５（ｂ）に示すようにトレンチ１３内に残ったエッチングストッパ用絶縁膜３３をセルフアラインマスクとしてポリシリコン膜（ゲート電極材料膜）３２をエッチングしてトレンチ１３内に横型トレンチゲートパワーＭＯＳデバイスのゲート電極１５を、また、シリコン基板１上にＣＭＯＳデバイスのゲート電極４を配する。第５工程では、図６（ｂ），（ｃ）に示すように、１枚のマスク３６を用いて、横型トレンチゲートパワーＭＯＳデバイスのソース領域１１およびドレイン領域１２と、ＣＭＯＳデバイスを構成する両ＭＯＳトランジスタのうちの横型トレンチゲートパワーＭＯＳデバイスと同じチャネル型のＭＯＳトランジスタのソース・ドレイン領域５，６を同時に形成する。
【００３９】
よって、図４（ｂ）に示す第３工程において、エッチバックによるポリシリコン膜の残膜のばらつきが抑制され（１層目のポリシリコン膜３２の成膜の膜厚ばらつきのみ）、抵抗値のばらつきを抑制することができる。
【００４０】
また、図５（ａ），（ｂ）に示す第４工程において、ポリシリコン膜をパターニングしてゲート電極を配置する際に、エッチバックによるポリシリコン膜の残膜のばらつきが抑制されているので、オーバーエッチを抑制できる。さらに、トレンチ１３内に残ったエッチングストッパ用絶縁膜３３をセルフアラインマスクとしたポリシリコン膜３２のエッチングが行われて、エッチングストッパ効果が働き、ポリシリコン膜（ゲート電極材料膜）の押し込みが抑制される。また、トレンチ１３に対する横型トレンチゲートパワーＭＯＳデバイスのトレンチ上部の電極はセルフアラインで加工できることから、図１２（ａ）に示した方法に比べ、セルサイズの拡大を抑制でき、かつトレンチコーナ部への電極材料膜のオーバーラップもないため、電界集中によるゲート絶縁膜の信頼性も確保できる。
【００４１】
また、ポリシリコン膜（電極材料膜）の押し込みが抑制されることから、図６（ｂ），（ｃ）に示す第５工程において、１枚のマスク３６を用いて、横型トレンチゲートパワーＭＯＳデバイスのソース領域１１およびドレイン領域１２と、ＣＭＯＳデバイスを構成する両ＭＯＳトランジスタのうちの横型トレンチゲートパワーＭＯＳデバイスと同じチャネル型のＭＯＳトランジスタのソース・ドレイン領域５，６を同時に形成することができる。
【００４２】
このようにして、横型トレンチゲートパワーＭＯＳデバイスとＣＭＯＳデバイスについてのゲート電極加工を同時に行うとともにソース・ドレイン領域形成を同時に行うことができ、低コスト化を図る上で好ましいものとなる。
【００４３】
なお、前記実施形態は以下のように変更してもよい。
第１導電型をＮ型とし第２導電型をＰ型としたが、逆にして第１導電型をＰ型とし第２導電型をＮ型としてもよい。この場合には、Ｎチャネルの横型トレンチゲートパワーＭＯＳデバイスとＣＭＯＳのＮチャネルトランジスタとの組み合わせではなく、Ｐチャネルの横型トレンチゲートパワーＭＯＳデバイスとＣＭＯＳのＰチャネルトランジスタとを組み合わせることになる（同時に作る場合に適用することになる）。
【図面の簡単な説明】
【００４４】
【図１】（ａ）は本実施形態における半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線での縦断面図。
【図２】図１（ａ）のＢ−Ｂ線での縦断面図。
【図３】（ａ），（ｂ）は半導体装置の製造工程を説明するための断面図。
【図４】（ａ），（ｂ）は半導体装置の製造工程を説明するための断面図。
【図５】（ａ），（ｂ）は半導体装置の製造工程を説明するための断面図。
【図６】（ａ）〜（ｃ）は半導体装置の製造工程を説明するための断面図。
【図７】（ａ）は背景技術を説明するための半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線での縦断面図。
【図８】図７（ａ）のＢ−Ｂ線での縦断面図。
【図９】（ａ）〜（ｃ）は半導体装置の製造工程を説明するための断面図。
【図１０】（ａ）〜（ｃ）は半導体装置の製造工程を説明するための断面図。
【図１１】（ａ），（ｂ）は半導体装置の製造工程を説明するための断面図。
【図１２】（ａ）〜（ｃ）は半導体装置の製造工程を説明するための断面図。
【図１３】半導体装置の製造工程を説明するための断面図。
【符号の説明】
【００４５】
１…Ｎ−シリコン基板、４…ゲート電極、５…ソース・ドレイン領域、６…ソース・ドレイン領域、１１…ソース領域、１２…ドレイン領域、１３…トレンチ、１５…ゲート電極、３１…ゲート酸化膜、３２…ポリシリコン膜、３３…エッチングストッパ用絶縁膜、３４…ポリシリコン膜、３５…レジストマスク、３６…マスク。
【図１】
0004501820.tif 000002
【図２】
0004501820.tif 000003
【図３】
0004501820.tif 000004
【図４】
0004501820.tif 000005
【図５】
0004501820.tif 000006
【図６】
0004501820.tif 000007
【図７】
0004501820.tif 000008
【図８】
0004501820.tif 000009
【図９】
0004501820.tif 000010
【図１０】
0004501820.tif 000011
【図１１】
0004501820.tif 000012
【図１２】
0004501820.tif 000013
【図１３】
0004501820.tif 000014