(57)【特許請求の範囲】
【請求項１】
相互関連された二重サンプリング方式で出力するＣＭＯＳイメージセンサであって、
単一の共通ノードと、
該共通ノードに対して互いに並列接続された多数の単位画素と、
前記多数の単位画素で共有されている共通ノードに接続され、該共通ノードの信号を増幅して出力する増幅手段と、
該増幅手段から増幅された信号を受け取り、データ電圧レベルおよびリセット電圧レベルを出力するための出力手段と
を具備しており、
前記単位画素は、
物体からの光を受け取り、光電荷を生成して集積するための生成手段と、
該生成手段で生成された光電荷を第１ノードに伝達するための伝達手段と、
該第１ノードをリセットするためのリセット手段と、
外部制御部からのアドレス信号を受け取るアドレシング手段と
を含んでおり、
前記増幅手段のゲインは、次式
ＧＡ＝（Ｃph＋Ｃp）×Ｄ／Ｃt
によって与えられ、ここで、ＧＡは、前記増幅手段のゲインであり、Ｄは、望ましいダイナミックレンジであり、Ｃphは、前記生成手段において生成されたキャパシタンスであり、Ｃpは、前記生成手段の寄生キャパシタンスおよび拡散キャパシタンスの和であり、Ｃtは、全ての単位画素の寄生キャパシタンスおよび拡散キャパシタンスと前記単一の共通ノードの出力キャパシタンスとの合計値であることを特徴とする、ＣＭＯＳイメージセンサ。
【請求項２】
前記光電荷発生手段は、フォトダイオードであることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記伝達手段は、ＮＭＯＳトランジスタであることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項４】
前記リセット手段は、ＮＭＯＳトランジスタであることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項５】
前記生成手段がダイオードであり、前記伝達手段がトランスファートランジスタであり、前記リセット手段がリセットトランジスタであり、前記アドレシング手段がセレクトトランジスタであり、
前記トランスファートランジスタの第１の端子は、前記フォトダイオードからの出力を受け取るために前記フォトダイオードに接続され、前記トランスファートランジスタの第２の端子を介して前記セレクトトランジスタに該出力を伝達するものであり、前記セレクトトランジスタの第１の端子は、前記フォトダイオードからの前記出力を受け取るために、前記トランスファートランジスタの第２の端子に接続され、前記セレクトトランジスタの第２の端子は、前記共通ノードに接続されており、
前記リセットトランジスタの第１の端子は、前記トランスファートランジスタの前記第２の端子と前記セレクトトランジスタの前記第１の端子との間にあるノードに接続されている、請求項１記載のＣＭＯＳイメージセンサ。
【請求項６】
前記セレクトトランジスタが前記アドレシング手段であり、前記多数の単位画素の各アドレシング手段が前記単一の共通ノードに接続されている、請求項１記載のＣＭＯＳイメージセンサ。
【請求項７】
前記出力手段は、
前記増幅手段からの出力信号に応答して前記単位画素の出力信号を出力するためのソースフォロワ手段と、
バイアーシング信号に応答して前記ソースフォロワのバイアーシング動作を行うためのバイアーシング手段と
を具備することを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項８】
前記ソースフォロワ手段は、電源電圧端とＣＭＯＳイメージセンサの共通出力端との間に接続されたＮＭＯＳトランジスタであることを特徴とする請求項７記載のＣＭＯＳイメージセンサ。
【請求項９】
前記バイアーシング手段は、前記共通出力端と接地電源端との間に接続されたＮＭＯＳトランジスタであることを特徴とする請求項７記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下ＣＭＯＳという）イメージセンサに関し、特に広い動的範囲（ｄｙｎａｍｉｃ  ｒａｎｇｅ）を有するＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
一般に、イメージセンサとは光に反応する半導体の性質を利用してイメージをキャプチャ（ｃａｐｔｕｒｅ）する装置を意味する。自然界に存在する各被写体の各部分は光の明るさ及び波長などが互いに異なるので、感知する装置の各画素で他の電気的な値を有することとなり、この電気的な値を信号処理可能なレベルにすることがイメージセンサの役割である。
【０００３】
このためにイメージセンサは数万から数十万個の画素で構成されたピクセルアレイと、画素で感知したアナログ電圧をデジタル電圧に変換する装置と、数百ないし数千個の貯蔵装置等とで構成される。
【０００４】
図１に示すように、ＣＭＯＳイメージセンサは制御及びシステムインタフェース部（１０）、多数のＣＭＯＳイメージセンシング素子を含むピクセルアレイ（２０）及び単一傾斜アナログ−デジタル変換器（ｓｉｎｇｌｅ  ｓｌｏｐｅ  ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）（３０）を含む。
【０００５】
単一傾斜ＡＤ変換器（３０）は基準電圧を発生させるためのランプ電圧発生器（３１）、ピクセルアレイ（２０）からのアナログ信号をランプ電圧と比較するための比較器（差動増幅器）（３２）及び二重バッファ（４０）を含む。制御及びシステムインタフェース部（１０）は集積時間（ｉｎｔｅｇｒａｔｉｏｎ  ｔｉｍｅ）、スキャンアドレス、動作モード、フレームレート、バンク（ｂａｎｋ）及びクロック分配（ｃｌｏｃｋ  ｄｉｖｉｓｉｏｎ）を制御してＣＭＯＳイメージセンサを制御し、外部システムとのインタフェース役割を遂行する。
【０００６】
優秀な光感知性能を有するＮ×Ｍの単位ピクセル（ｕｎｉｔ  ｐｉｘｅｌ）から構成されるピクセルアレイ（２０）は物体からのイメージを感知する。上記ピクセルアレイ（２０）の各ピクセルはトランスファートランジスタ、リセットトランジスタ及びセレクトトランジスタを含む。上記単一傾斜ＡＤ変換器（３０）は上記ピクセルアレイ（２０）からのアナログ信号をデジタル信号に変換する。このようなＡＤ変換は、ランプ電圧とアナログ信号とを比較することによって行われる。
【０００７】
比較器（３２）は上記アナログ信号が所定の傾斜（ｓｌｏｐｅ）を有するランプ電圧と同一になるポイントを探す。ランプ電圧が発生されて降下（ｆａｌｌｉｎｇ）すると、制御及びシステムインタフェース部（１０）は、電圧降下の程度をカウンティングするためにカウント信号を発生する。例えば、ランプ電圧が電圧降下を始めれば、アナログ信号が制御及びシステムインタフェース部（１０）の”２０”クロックでのランプ電圧と同一な場合において、変換されたデジタル値は”２０”となるはずである。上記の通りに変換されたデジタル値はデジタルデータとして二重バッファ（４０）に保存される。
【０００８】
図２は従来の単位画素を示す内部回路図を示す。図２に示すように、ＣＭＯＳイメージセンサが高画質のイメージ生成のために相互関連された二重サンプリング（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ、以下ＣＤＳという）を支援する場合、図２に図示するようにピクセルアレイのうち単位画素（１００）の各々は１個のフォトダイオードと４個のトランジスタとで各々構成される。４個のトランジスタは、フォトダイオード（１０１）で生成された光電荷をセンシングノード（Ｄ）に移送するためのトランスファートランジスタ（ＭＴ）と、次の信号検出のためのリセットトランジスタ（ＭＲ）と、ソースフォロワ（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ）役割を遂行するドライブトランジスタ（ＭＤ）及びアドレス信号に応答して出力端（ｄａｔａ＿ｏｕｔ）にデジタルデータを出力するためのセレクトトランジスタ（Ｍ４１）とである。
【０００９】
ここでＣＤＳにおいては、単位画素（１００）を構成するリセットトランジスタ（ＭＲ）をターン−オン（ｔｕｒｎ−ｏｎ）、トランスファートランジスタ（ＭＴ）をターン−オフ（ｔｕｒｎ−ｏｆｆ）させてリセットレベル電圧を得て、次に、リセットトランジスタ（ＭＲ）をターン−オフさせた状態でトランスファートランジスタ（ＭＴ）をターン−オンさせてフォトダイオード（１０１）で生成された光電荷（ｐｈｏｔｏｅｌｅｃｔｒｉｃ  ｃｈａｒｇｅ）を読みだしてデータレベル電圧を得てからリセットレベルの電圧からデータレベルの電圧を引いた値をＣＭＯＳイメージセンサから出力されるイメージ値とし、これにより画素及び比較器（３２）で発生され得るオフセット（ｏｆｆｓｅｔ）を除去できる。
【００１０】
この時、トランスファートランジスタ（ＭＴ）とリセットトランジスタ（ＭＲ）がターン−オン及びターン−オフを反復することによってトランスファートランジスタ（ＭＴ）、リセットトランジスタ（ＭＲ）及びドライブトランジスタ（ＭＤ）の寄生キャパシタ（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔｏｒ）によりクロックカップリング（ｃｌｏｃｋ  ｃｏｕｐｌｉｎｇ）が発生するようになる。
【００１１】
図３は上記図２の単位画素構成で各トランジスタを制御する信号についての制御タイミング図であり、これを参照して単位画素（１００）の動作を区間別にみれば次の通りである。
【００１２】
１）図３で”Ａ”区間はトランスファートランジスタ（ＭＴ）及びリセットトランジスタ（ＭＲ）がターン−オン（ｔｕｒｎ−ｏｎ）され、セレクトトランジスタ（ＭＳ）がターン−オフ（ｔｕｒｎ−ｏｆｆ）されてフォトダイオード（１０１）を完全に空乏化（ｆｕｌｌｙ  ｄｅｐｌｅｔｉｏｎ）させる区間である。
【００１３】
２）”Ｂ”区間はリセットトランジスタ（ＭＲ）をターン−オン、トランスファートランジスタ（ＭＴ）をターン−オフさせてセンシングノード（Ｄ）にリセットレベルを伝達する。次に、セレクトトランジスタ（ＭＳ）をターン−オンさせてリセットレベルを出力する。（リセットレベル区間）。
【００１４】
３）”Ｃ”区間はセレクトトランジスタ（ＭＳ）をターン−オフ、トランスファートランジスタ（ＭＴ）をターン−オンさせてフォトダイオード（１０１）で生成された電荷を読みだす。そして、セレクトトランジスタ（ＭＳ）を再びターン−オンさせてデータレベルを出力する。（データレベル区間）
【００１５】
【発明が解決しようとする課題】
ここで、光源によりフォトダイオード（１０１）で生成された電荷の陽電子により画素の出力（ｄａｔａ＿ｏｕｔ）を決定するソースフォロワの動作はセレクトトランジスタ（ＭＳ）がターンオンされる区間で画素の出力（ｄａｔａ＿ｏｕｔ）となる。この時、画素出力を決定するロードトランジスタ（ＭＢ）のバイアス信号（Ｂｉａｓ）によってドライブトランジスタ（ＭＤ）の電流を決定するようになり、このような動作は結局センシングノード（Ｄ）の電位すなわち、ドライブトランジスタ（ＭＤ）のＶｇｓ値を決定される現象を招くようになる。
【００１６】
このような現象は動的領域のＶｇｓの値を小さくする結果となる。図２に示すように、センシングノード（Ｄ）の電位量はリセットレベルトランスファー区間（Ａ）で約２．６Ｖ、データレベルトランスファー区間（Ｂ）で約１．７Ｖであり、約０．９Ｖ程度の動的範囲で、ソースフォロワ動作によりＶｇｓの変化量がそのまま画素の出力（ｄａｔａ＿ｏｕｔ）となる。
【００１７】
詳述したような従来の単位画素（１００）動作は他のあらゆる単位画素でも同一である。
【００１８】
上記のような従来の単位画素で画素の出力端が動くことができる電圧の変化幅が狭いため全体イメージセンサの画質を落とす問題が生じる。
【００１９】
本発明は上記従来技術の問題点を解決するためになされたものであり、ＣＤＳを支援する一方で、単位画素の出力端の電圧変化幅、すなわち動的範囲が非常に大きいＣＭＯＳイメージセンサを提供すことをその目的とする。
【００２０】
本発明の他の目的は単位画素をより少ない数のトランジスタで構成して全体ＣＭＯＳイメージセンサのチップ面積を減らしたＣＭＯＳイメージセンサを提供することである。
【００２１】
【課題を解決するための手段】
本発明のＣＭＯＳイメージセンサは、光電荷に対応する電気的信号を相互関連された二重サンプリング方式で出力するＣＭＯＳイメージセンサにおいて、互いに並列接続された多数の単位画素と、前記単位画素の共通ノードに接続され、該共通ノードの信号を増幅して出力する増幅手段と、該増幅手段から増幅された信号を前記単位画素の出力として最終出力するための出力手段とを含んで構成されたピクセルアレイを具備し、前記単位画素の出力に対する動的範囲を広めることにより、上記目的を達成する。
【００２２】
前記単位画素は、外部の光を吸収して光電荷を生成する光電荷生成手段と、該光電荷生成手段からの各光電荷を第１ノードに伝達するための伝達手段と、該第１ノードをリセットするリセット手段と、外部制御部からアドレス信号を受け取るアドレシング手段とを含んでいてもよい。
【００２３】
前記光電荷発生手段は、フォトダイオードであってもよい。
【００２４】
前記伝達手段は、ＮＭＯＳ（ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであってもよい。
【００２５】
前記リセット手段は、ＮＭＯＳトランジスタであってもよい。
【００２６】
前記アドレシング手段は、ＮＭＯＳトランジスタであってもよい。
【００２７】
前記アドレシング手段は、前記単一共通ノードに接続されていてもよい。
【００２８】
前記増幅手段は、一入力端が前記単一共通ノードに接続され、他入力端が基準電圧を受け取って増幅された信号を出力するように構成されていてもよい。
【００２９】
前記出力手段は、前記増幅手段からの出力信号に応答して前記単位画素の出力信号を出力するためのソースフォロワ手段と、バイアーシング信号に応答して前記ソースフォロワのバイアーシング動作を行うためのバイアーシング手段とを具備していてもよい。
【００３０】
前記ソースフォロワ手段は、電源電圧端とＣＭＯＳイメージセンサの共通出力端との間に接続されたＮＭＯＳトランジスタであってもよい。
【００３１】
前記バイアーシング手段は、前記共通出力端と接地電源端との間に接続されたＮＭＯＳトランジスタであってもよい。
【００３２】
前記増幅手段は、前記光電荷生成手段において生成されるキャパシタンスと、前記伝達手段及び前記リセット手段の寄生キャパシタンスとを加算し、その加算された値を該寄生キャパシタンスと前記第１ノードに生成される拡散キャパシタンスと前記単位画素の共通ノードに生成されるキャパシタンスとを全部足した値で割った後その割った値に所望の前記単位画素の出力の動的範囲をかけた値を増幅利得とするようであってもよい。
【００３３】
以下、本発明の作用を説明する。
【００３４】
上述のように、本発明のＣＭＯＳイメージセンサは、光電荷に対応する電気的信号を相互関連された二重サンプリング（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅｓａｍｐｌｉｎｇ）方式で出力するＣＭＯＳイメージセンサにおいて、互いに並列接続された多数の単位画素と、上記単位画素の共通ノードに接続されて上記共通ノードの信号を増幅して出力する増幅手段と、上記増幅手段から増幅された信号を上記単位画素の出力として最終出力するための出力手段とを含んで構成されたピクセルアレイを具備し、上記単位画素の出力に対する動的範囲を広げる。
【００３５】
上記図２に図示された従来の単位画素は、トランスファートランジスタ（ＭＴ）がターンオンされることによってフォトダイオード（１０１）に蓄積された光電荷がセンシングノード（Ｄ）の拡散（Ｄｉｆｆｕｓｉｏｎ）キャパシタ（Ｃｄ、単位画素の実際の構成要素ではない）に伝達されてその伝えられた光電荷の量により画素出力の電位が決定される構造である。ここで、フォトダイオード（１０１）に生成されているキャパシタ（Ｃｐｈ、単位画素の実際の構成要素ではない）とセンシングノード（Ｄ）の拡散キャパシタ（Ｃｄ）とに蓄積された電荷量の比率により画素出力（ｄａｔａ＿ｏｕｔ）の電位が決定される。
【００３６】
フォトダイオードに集積された（光電荷により発生された）電荷の変化量をｄＱとすれば、ｄＱ＝Ｃ×ｄＶに定義される。ここでＣはキャパシタ（Ｃｐｈ）及びセンシングノード（Ｄ）の拡散キャパシタの値で、ｄＶは各キャパシタに蓄積されて変化される電位量である。
【００３７】
画素出力（ｄａｔａ＿ｏｕｔ）の電位を高めるために電位量（ｄＶ）を増加させる方法としては、キャパシタ（Ｃｐｈ）及び拡散キャパシタ（Ｃｄ）の値を減らしたりｄＱの量を大きくする方法が考えられる。しかし、キャパシタ（Ｃｐｈ）の値を減らす方法はほとんど存在しないし、ｄＱの量を大きくするために光電荷による電荷の量を増やし陽子効率又は量子効率（Ｑｕａｎｔｕｍ  Ｅｆｆｉｃｉｅｎｃｙ）を高めたりフォトダイオード（１０１）でトランスファートランジスタ（ＭＴ）を通じてセンシングノード（Ｄ）に電荷を移す伝達効率（Ｔｒａｎｓｆｅｒ  Ｅｆｆｉｃｉｅｎｃｙ）を高める方法がある。
【００３８】
しかし、上記方法にもかかわらず各トランジスタの寄生キャパシタによるクロックカップリングによって従来のセンシングノード（Ｄ）は最大２．６ｖから最小１．７ｖの間で変化する。
【００３９】
したがって、本発明はセンシングノードの狭い動的範囲を増幅器を使用して調節し、増幅器の利得調節を通じてｄＶの値を増加させることによって単位画素の出力が広い動的範囲を持つようにする。
【００４０】
【発明の実施の形態】
図４は本発明の一実施例に係るＣＭＯＳイメージセンサのピクセルアレイを図示した回路図である。
【００４１】
図４に示すように、本発明のピクセルアレイは、互いに並列接続された多数の単位画素（２００、２１０、２２０）と、上記単位画素の共通出力端（Ｅ）に接続されて単位画素の出力を増幅させる増幅器（２３０）と、上記増幅器（２３０）から増幅された信号をゲート入力として受けて電圧フォロワ動作を行うドライブトランジスタ（ＭＤ）と、上記ドライブトランジスタ（ＭＤ）に接続されてバイアス動作を行うロードトランジスタ（ＭＢ）とを有する。そして、上記各単位画素（２００、２１０、２２０）の出力信号は上記ドライブトランジスタ（ＭＤ）とロードトランジスタ（ＭＢ）との共通ドレーン端から出力される。
【００４２】
図４を参照して、センシングノード（Ｄ’）の電位はＶＤ’＝（Ｃｐｈ×Ｖｐｈ）／（Ｃｐｈ＋Ｃｔ）であり、ここでＣｔは寄生キャパシタ（Ｃｐ）と拡散キャパシタ（Ｃｄ）と各単位画素の出力端（Ｅ）のキャパシタ（ＣＬｏａｄ）とを全部含む値である。ここで、増幅器（２３）の増幅利得を求めるために従来のセンシングノード（Ｄ）の電位をＶＤ＝（Ｃｐｈ×Ｖｐｈ）／（Ｃｐｈ＋Ｃｐ）とする。（ここでＣｐは寄生キャパシタ（Ｃｐ）と拡散キャパシタ（Ｃｄ）とを含む値である）。
【００４３】
まず、ＶＤ’をＶＤで割ると、ＶＤ’／ＶＤ＝（Ｃｐｈ＋Ｃｐ）／（Ｃｐｈ＋Ｃｔ）となり、ＣｐｈがＣｔに比べて相対的に非常に小さいので、（Ｃｐｈ＋Ｃｐ）／Ｃｔとなる。そして、増幅器（２３）の増幅利得は（Ｃｐｈ＋Ｃｐ）／Ｃｔに所望の動的領域の値を掛けることで得ることができる。上記の通りに求めた増幅器の利得により増幅器を具現すればよい。
【００４４】
図５は本発明に係る上記図４のピクセルアレイの構成で各トランジスタを制御する信号についての制御タイミング図を示している。図４及び図５を参照してピクセルアレイの動作を説明する。
【００４５】
１）”Ａ１”区間はトランスファートランジスタ（ＭＴ１）及びリセットトランジスタ（ＭＲ１）を各々ターン−オン（ｔｕｒｎ−ｏｎ）させ、セレクトトランジスタ（ＭＳ１）をターン−オフ（ｔｕｒｎ−ｏｆｆ）させてフォトダイオード（２０１）を完全に空乏化（ｆｕｌｌｙ  ｄｅｐｌｅｔｉｏｎ）させる。
【００４６】
２）”Ａ２”区間はターン−オンされた上記トランスファートランジスタ（ＭＴ１）がターン−オフされてフォトダイオード（１０１）が光電荷を発生及び集積する。
【００４７】
３）”Ｂ１”区間はリセットトランジスタ（ＭＲ１）をターン−オフし、トランスファートランジスタ（ＭＴ１）をターン−オフ状態で維持し、セレクトトランジスタ（ＭＳ１）をターン−オンさせてノード（Ｅ）を通じてリセットレベル電圧を増幅器（２３０）に伝達し、増幅器（２３０）を通じて増幅されたリセットレベル電圧を単位画素（２００）の出力（ｄａｔａ＿ｏｕｔ）とする。（リセットレベル区間）。
【００４８】
４）”Ｂ２”区間は、リセットトランジスタ（ＭＲ１）をターン−オフ状態で維持してターン−オンされたセレクトトランジスタ（ＭＳ１）をターン−オフさせ、ターン−オフされたトランスファートランジスタ（ＭＴ１）をターン−オンさせて”Ａ２”区間から”Ｂ１”区間にフォトダイオード（２０１）で生成された電荷を読みだす。
【００４９】
５）”Ｃ”区間は、リセットトランジスタ（ＭＲ１）をターン−オフ状態で維持し、トランスファートランジスタ（ＭＴ１）をターン−オフさせ、セレクトトランジスタ（ＭＳ１）をまたターン−オンさせてノード（Ｅ）を通じてデータレベル電圧を増幅器（２３０）に伝達し、増幅器（２３０）を通じて増幅されたデータレベル電圧を単位画素（２００）の出力（ｄａｔａ＿ｏｕｔ）とする。（データレベル区間）。
【００５０】
同様に、単位画素（２１０）のリセットレベル電圧とデータレベル電圧とが上記増幅器（２３０）により上記共通ノード（Ｅ）を通じて増幅されて出力される。
【００５１】
上記動作で単位画素の出力（ｄａｔａ＿ｏｕｔ）に各々伝えられるリセットレベル及びデータレベルは増幅器（２３０）の増幅利得によって調節可能である。
【００５２】
ピクセルアレイにおいて上記のような動作で、並列接続された単位画素のセレクトトランジスタ（ＭＳ１、ＭＳ２、ＭＳＮ）は、セレクト信号（Ｓｘ１、Ｓｘ２、Ｓｘｎ）に応答して順にターンオンされて、各単位画素のリセットレベル及びデータレベルを出力手段を通じて外部回路に出力する。
【００５３】
上記のような本発明の動作ではロードキャパシタ（ＣＬｏａｄ）が比較的大きくなるが、増幅器の利得により緩和され、基準電圧（Ｖｒｅｆ）を定めて増幅器の入力端に印加すればノード（Ｄ’）で所望の動的領域の値を持つことができ、それに従い所望の動的領域の値を持つ各単位画素の出力を得ることができる。
【００５４】
以上で説明した本発明は前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で色々な置換、変形及び変更が可能だということが本発明が属する技術分野で通常の知識を持つ者にあっては明白である。
【００５５】
【発明の効果】
上記のように本発明によれば、単位画素に対する出力の動的領域を大きくすることで上記出力をデジタル化しやすく、それに従い画質の解像度を高めることができる効果が得られる。
【００５６】
また、単位画素を構成するトランジスタの個数を減らすことによって全体画素アレイの大きさを減らすことができる効果が得られる。
【図面の簡単な説明】
【図１】  ＣＭＯＳイメージセンサについての一実施例ブロック図である。
【図２】  従来の単位画素についての一実施例構成図である。
【図３】  図２の単位画素についていの制御タイミング図である。
【図４】  本発明の一実施例に係るＣＭＯＳイメージセンサのピクセルアレイを示した回路図である。
【図５】  本発明の一実施例に係る図４に示すピクセルアレイについての制御タイミング図である。。
【符号の説明】
２０１、２１１、２２１：フォトダイオード
ＭＲ：リセットトランジスタ
ＭＴ：トランスファートランジスタ
ＭＤ：ドライブトランジスタ
ＭＳ：セレクトトランジスタ
ＭＢ：ロードトランジスタ
【図１】
0004428759.tif 000002
【図２】
0004428759.tif 000003
【図３】
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【図４】
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【図５】
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