(57)【特許請求の範囲】
【請求項１】
マトリックス状の電極と、そのマトリックス状の各電極の領域に設けられた表示素子群と、ｎビットのデジタル画像データを受け取り、複数個の駆動電圧から前記画像データのデジタル値に応じた駆動電圧を選択し、その選択した駆動電圧を前記電極に出力するＤＡコンバータとを備え、
そのＤＡコンバータは、前記ｎビットに対応してｘ方向に配置されたｎ個のデータ入力端と、それらｎ個のデータ入力端それぞれと接続されｙ方向にのびた互いに実質上平行な関係にあるｎ本の第１信号線と、前記ｎビットに対応する２n個の各デジタル値に対応して前記ｙ方向に配置された２n個の駆動電圧入力端と、それら２n個の駆動電圧入力端それぞれと接続され前記ｘ方向にのびた互いに実質上平行な関係にある２n本の第２信号線と、対応する前記第２信号線と接続され前記ｙ方向に配置された、前記ｎ個のデータ入力端に入力される２n個の各デジタル値に応じた前記駆動電圧入力端を選択する２n個のスイッチと、対応する前記スイッチと出力端子が接続され前記ｙ方向に配置された２n個のゲート回路と、前記第１信号線上に挿入された複数個のＮＯＴ回路と、前記スイッチのいずれかによって選択された前記駆動電圧入力端に対応する駆動電圧を出力する駆動電圧出力端とを有する表示装置。
【請求項２】
前記駆動電圧入力端は、前記画像データの各符号に対応する距離が近い順に配置されており、
前記ゲート回路の入力端子は、前記ｎ本の第１信号線それぞれと接続されており、
前記ＮＯＴ回路は、隣り合う前記ゲート回路と前記ゲート回路との間にある前記第１信号線の部分に１個づつ配設されている請求項１に記載の表示装置。
【請求項３】
前記表示装置が液晶表示装置である請求項１または２に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いた駆動回路を内蔵する液晶表示装置等に用いられるＤＡコンバータを備えた表示装置に関するものである。
【０００２】
【従来の技術】
図３に従来の薄膜トランジスタを用いた回路を内蔵する液晶表示装置の一例を示す。１は液晶表示装置の画素を駆動する薄膜トランジスタで、２は画素の蓄積容量、３は液晶で容量性の負荷になる。４は画素トランジスタ１のソース端子に接続するソース電極で、５は画素トランジスタ１のゲートに接続するゲート電極で、６は蓄積容量２、液晶３の対向電極につながる共通電極を示している。
【０００３】
７はゲート電極５を駆動するゲート線駆動回路である。８はＤＡコンバータ、９はラインラッチ回路、１０はデータラッチ回路、１１はシフトレジスタである。シフトレジスタ１１はソース電極４に対応する段数のシフトレジスタで、各段の出力はデータラッチ回路１０のクロック入力に接続される。シフトレジスタ１１はシフトクロック１５でシフトデータ１４を順番にシフトさせ、データラッチ回路１０の画像データを取り込むタイミングを発生させる。
【０００４】
データラッチ回路１０もソース電極４に対応する段数で、各段のデータ数は６ビットか８ビットで、濃淡画像データに対応できる構成となっている。データラッチ回路１０のそれぞれのデータ入力にはデジタル画像データ１３が接続され、シフトレジスタ１１の出力タイミングで、シリアルに転送される画像データを順番にデータラッチ回路１０に取り込む。
【０００５】
ラインラッチ回路９もソース電極４に対応する段数で、各段のデータ数は６ビットか８ビットで構成されている。データラッチ回路１０の出力はラインラッチ回路９の入力にそれぞれ接続されている。ラインラッチ回路９はラッチ信号１２の水平同期信号のタイミングでデータラッチ回路１０の出力を読み込む。
【０００６】
ラインラッチ回路９の出力はＤＡコンバータ８の入力にそれぞれ出力される。ＤＡコンバータ８はデジタルの画像データからソース電極４を駆動するアナログ信号を発生するためのＤＡコンバータである。ＤＡコンバータ８の出力はそれぞれのソース電極４に接続されている。
【０００７】
これらの回路はおよそ、３ボルト程度のしきい値電圧を有する薄膜トランジスタからなる集積回路からなり、これら薄膜トランジスタによる集積回路はおよそ１５ボルト程度の電源電圧と信号振幅で動作するＣ−ＭＯＳ回路になっている。
【０００８】
図２は従来の液晶表示装置に用いられるスイッチ型のＤＡコンバータ８の一例である。なお、一般的な液晶表示装置の画像データの階調数は６ビットか８ビットのものが多いが、図２では説明の簡略化のため、画像データが２ビットの場合について図示してある。
【０００９】
２０１、２０２、２０３、２０４は、液晶のソースラインに供給され液晶を駆動する駆動電圧を入力する駆動電圧入力端である。スイッチ型のＤＡコンバータでは、ｘ方向に配置された２個のデータ入力端２０９、２１０に入力されるデジタル画像データに応じてアナログスイッチ２０６を開閉し、駆動電圧入力端２０１、２０２、２０３、２０４のうちいづれかを選択して、その選択した駆動電圧入力端に対応する駆動電圧を駆動電圧出力端２０５に出力する。
【００１０】
２０７はＡＮＤ回路、２０８はＮＯＴ回路でデータ入力端２０９、２１０に入力されるデジタル画像データをデコードしてアナログスイッチ２０６を制御する信号を発生するようになっている。ＤＡコンバータの駆動電圧出力端２０５はソース電極４につながっており、デジタル画像データに応じた駆動電圧をソース電極４に印加するようになっている。
【００１１】
【発明が解決しようとする課題】
従来技術のＤＡコンバータの回路構成では、デジタル画像データをｎビットとすると、アナログスイッチ２０６を制御するＤＡコンバータ内の信号線２１１は２n本配線しなければならない。従来技術である図２のＤＡコンバータの回路構成ではアナログスイッチ２０６を制御するＤＡコンバータ内の信号線２１１の配線の数が多く、回路レイアウト面積を増大させていた。また、液晶表示装置を高精細化するためには画素ピッチを狭くする必要があり、ＤＡコンバータの回路をレイアウトする上で、信号線２１１の信号線数が高精細化の妨げとなっていた。
【００１２】
本発明のＤＡコンバータではこれまで述べたような課題に対して、回路レイアウト面積を小さくし、特に液晶表示装置の高精細化を実現するために画素ピッチを狭く設計するための回路構成とすることを目的とする。
【００１３】
つまり、本発明は、上記課題を考慮し、配線長さが短く、かつ回路素子数が少ないＤＡコンバータを備えた表示装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
第１の本発明（請求項１に対応）は、マトリックス状の電極と、そのマトリックス状の各電極の領域に設けられた表示素子群と、ｎビットのデジタル画像データを受け取り、複数個の駆動電圧から前記画像データのデジタル値に応じた駆動電圧を選択し、その選択した駆動電圧を前記電極に出力するＤＡコンバータとを備え、
そのＤＡコンバータが、前記ｎビットに対応してｘ方向に配置されたｎ個のデータ入力端と、それらｎ個のデータ入力端それぞれと接続されｙ方向にのびた互いに実質上平行な関係にあるｎ本の第１信号線と、前記ｎビットに対応する２n個の各デジタル値に対応して前記ｙ方向に配置された２n個の駆動電圧入力端と、それら２n個の駆動電圧入力端それぞれと接続され前記ｘ方向にのびた互いに実質上平行な関係にある２n本の第２信号線と、対応する前記第２信号線と接続され前記ｙ方向に配置された、前記ｎ個のデータ入力端に入力される２n個の各デジタル値に応じた前記駆動電圧入力端を選択する２n個のスイッチと、対応する前記スイッチと出力端子が接続され前記ｙ方向に配置された２n個のゲート回路と、前記第１信号線上に挿入された複数個のＮＯＴ回路と、前記スイッチのいずれかによって選択された前記駆動電圧入力端に対応する駆動電圧を出力する駆動電圧出力端とを有する表示装置である。
【００１５】
第２の本発明（請求項２に対応）は、前記駆動電圧入力端が、前記画像データの各符号に対応する距離が近い順に配置されており、
前記ゲート回路の入力端子が、前記ｎ本の第１信号線それぞれと接続されており、
前記ＮＯＴ回路が、隣り合う前記ゲート回路と前記ゲート回路との間にある前記第１信号線の部分に１個づつ配設されている第１の本発明に記載の表示装置である。
【００１６】
この構成によれば表示装置の高精細化を実現することができる。加えて、デジタル画像データの各符号に対応する駆動電圧の距離が近くなるように、各スイッチおよび各駆動電圧入力端を配置することによって、デコーダを構成するＮＯＴ回路の数をできるだけ少なくすることができ、回路規模を小さくすることができる。
【００１７】
第３の本発明（請求項３に対応）は、前記表示装置が液晶表示装置である第１または第２の本発明に記載の表示装置である。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１９】
（実施の形態１）
図１等を用いて本発明の実施の形態１について説明する。
【００２０】
本発明の実施の形態１のＤＡコンバータについても、従来のＤＡコンバータと同様に、図３に示す薄膜トランジスタを用いた回路を内蔵する液晶表示装置に用いられるＤＡコンバータである。
【００２１】
図１は本発明の実施の形態１のＤＡコンバータの構成を示す。図１において従来例を示す図２と同じ部分には同じ符号を付す。
【００２２】
本発明の実施の形態１のＤＡコンバータも従来例と同様にスイッチ型のＤＡコンバータである。なお、従来例同様に一般的な液晶表示装置の画像データの階調数は６ビットか８ビットのものが多いが、図１では説明の簡略化のため、画像データが２ビットの場合において図示してある。
【００２３】
２０１、２０２、２０３、２０４は、液晶のソースラインに供給され液晶を駆動する駆動電圧を入力する駆動電圧入力端である。駆動電圧入力端２０１、２０２、２０３、２０４は、２ビットに対応する４（＝２2）個の各デジタル値に対応してｙ方向に配置されている。スイッチ型のＤＡコンバータでは、２ビットに対応してｘ方向に配置された２個のデータ入力端２０９、２１０に入力されるデジタル画像データに応じてアナログスイッチ２０６ａ〜ｄを開閉し、駆動電圧入力端２０１、２０２、２０３、２０４のうちいづれかを選択して、その選択した駆動電圧入力端に対応する駆動電圧を駆動電圧出力端２０５に出力する。
【００２４】
本実施の形態１のＤＡコンバータの構成をさらに説明する。そのＤＡコンバータは、上記のデータ入力端２０９、２１０それぞれと接続されｙ方向にのびた互いに実質上平行な関係にある２本の第１信号線１１１ａ、ｂと、上記の４個の駆動電圧入力端２０１〜２０４それぞれと接続されｘ方向にのびた互いに実質上平行な関係にある４本の第２信号線１１２ａ〜ｄとを有している。
【００２５】
また、上記のアナログスイッチ２０６ａ〜ｄは、対応する第２信号線１１２と接続されｙ方向に配置されており、データ入力端２０９、２１０に入力される４個の各デジタル値に応じた駆動電圧入力端２０１〜２０４のいずれかを選択するものである。
【００２６】
また、本実施の形態１のＤＡコンバータは、対応するアナログスイッチ２０６と出力端子が接続されｙ方向に配置された４個のＡＮＤ回路２０７ａ〜ｄを有しており、それら各ＡＮＤ回路２０７の入力端子は、接続線１１３で第１信号線１１１ａ、ｂそれぞれと接続されている。
【００２７】
さらに、本実施の形態１のＤＡコンバータは、第１信号線１１１ａ、ｂ上に挿入された３個のＮＯＴ回路２０８ａ〜ｃを有しており、そのＮＯＴ回路２０８は、隣り合う２つのＡＮＤ回路２０７の間にある第１信号線１１１の部分に１個づつ配設されている。
【００２８】
ここで、駆動電圧入力端２０１、２０２、２０３、２０４とこれをスイッチするアナログスイッチ２０６は、データ入力端２０９、２１０に入力されるデジタル画像データの符号の距離の近い順番に配置される。具体的に言うと、図１において、データ入力端２０９に入力されるデジタル画像データが１であり、データ入力端２１０に入力されるデジタル画像データが１であるとき、つまり２ビットのデジタル画像データが’１１’のとき、駆動電圧入力端２０１が選択される。
【００２９】
次にデータ入力端２０９に入力されるデジタル画像データをＮＯＴ回路２０８ａで反転することによって、データ入力端２０９に入力されるデジタル画像データが０であり、データ入力端２１０に入力されるデジタル画像データが１であるとき、つまり２ビットのデジタル画像データが’０１’のとき、駆動電圧入力端２０２が選択される。
【００３０】
次にデータ入力端２１０に入力されるデジタル画像データをＮＯＴ回路２０８ｂで反転することによって、データ入力端２０９に入力されるデジタル画像データが０であり、データ入力端２１０に入力されるデジタル画像データが０であるとき、つまり２ビットのデジタル画像データが’００’のとき、駆動電圧入力端２０３が選択される。
【００３１】
最後にデータ入力端２０９に入力されるデジタル画像データをＮＯＴ回路２０８ａとＮＯＴ回路２０８ｃとで反転することによって、データ入力端２０９に入力されるデジタル画像データが１であり、データ入力端２１０に入力されるデジタル画像データが０であるとき、つまり２ビットのデジタル画像データが’１０’のとき、駆動電圧入力端２０４が選択される。
【００３２】
以上のように、駆動電圧入力端２０１、２０２、２０３、２０４とこれを選択するアナログスイッチ２０６は、デジタル画像データの符号の距離の近い順に配置され、順に各ＮＯＴ回路２０８を用いてデータを反転させ、各ＡＮＤ回路２０７で順にデコードし、アナログスイッチ２０６を制御する信号を発生するようになっている。
【００３３】
本実施の形態のＤＡコンバータは、上述したような構成のため、回路のレイアウト面積を小さくすることができる。したがって、高精細、狭画素ピッチの場合の設計においても対応が可能となる。
【００３４】
また、駆動電圧入力端２０１、２０２、２０３、２０４とこれを選択するアナログスイッチ２０６をデジタル画像データの距離の順に配置することによってＮＯＴ回路２０８の個数をもっとも少なくすることができる。
【００３５】
次に、３ビットの場合のＤＡコンバータの構成について、図４を用いて説明する。図４（ａ）に示すように、３ビットの場合のＤＡコンバータは、３ビットに対応してｘ方向に配置された３個のデータ入力端３０１〜３０３と、それらデータ入力端３０１〜３０３それぞれと接続されｙ方向にのびた互いに実質上平行な関係にある３本の第１信号線３０４ａ〜ｃと、３ビットに対応する８（＝２3）個の各デジタル値に対応してｙ方向に配置された８個の駆動電圧入力端３０５〜３１２と、それら８個の駆動電圧入力端３０５〜３１２それぞれと接続されｘ方向にのびた互いに実質上平行な関係にある８本の第２信号線３１３ａ〜ｈと、対応する第２信号線３１３と接続されｙ方向に配置された、データ入力端３０１〜３０３に入力される８個の各デジタル値に応じた駆動電圧入力端を選択する８個のアナログスイッチ３１４ａ〜ｈと、対応するアナログスイッチ３１４と出力端子が接続されｙ方向に配置された８個のＡＮＤ回路３１５ａ〜ｈと、第１信号線３０４上に挿入された複数個のＮＯＴ回路３１６と、アナログスイッチ３１４のいずれかによって選択された駆動電圧入力端に対応する駆動電圧を出力する駆動電圧出力端３１７とを有している。
【００３６】
そして、各ＡＮＤ回路３１５の入力端子は、接続線３１８で第１信号線３０４ａ〜ｃそれぞれと接続されており、また、ＮＯＴ回路３１６は、隣り合う２つのＡＮＤ回路３１５の間にある第１信号線３０４の部分に１個づつ配設されている。
【００３７】
図４（ａ）に示す３ビットの場合のＤＡコンバータでは、例えばデータ入力端３０１に入力されるデジタル画像データが１であり、データ入力端３０２に入力されるデジタル画像データが１であって、データ入力端３０３に入力されるデジタル画像データが１であるとき、つまり３ビットのデジタル画像データが’１１１’のとき、駆動電圧入力端３０５が選択される。
【００３８】
次に例えば、データ入力端３０１に入力されるデジタル画像データが１であり、データ入力端３０２に入力されるデジタル画像データが１であって、データ入力端３０３に入力されるデジタル画像データが０であるとき、つまり３ビットのデジタル画像データが’１１０’のとき、駆動電圧入力端３０６が選択される。
【００３９】
このように、図４（ａ）における各駆動電圧入力端がｙ方向の一つ上の駆動電圧入力端に対応するデジタル値と３ビットのいずれか１つの桁の値だけが変わり、３ビットのデジタル値全てが存在し、それら全てのデジタル値に対応する８個の駆動電圧入力端が図４（ａ）のｙ方向に存在するようになっている。
【００４０】
ＤＡコンバータの構成をこのようにすると、回路のレイアウト面積を小さくすることができ、それにともなって、高精細、狭画素ピッチの表示装置を実現することが可能となる。また、ＮＯＴ回路３１６の個数も少なくすることができる。
【００４１】
なお、図４（ｂ）は、図４（ａ）における（１１１）→（１１０）→（０１０）→・・・→（１０１）→（００１）→（０１１）の順番を立方体を用いて説明するものであって、図４（ｂ）に示すように、距離が最小の１となるように、上記の（１１１）→（１１０）→（０１０）→・・・→（１０１）→（００１）→（０１１）の順番が決められている。
【００４２】
また、上述した実施の形態では、２ビットまたは３ビットの場合について説明したが、ｎビット（ｎ≧４）の場合についても、ＤＡコンバータを、ｎビットに対応してｘ方向に配置されたｎ個のデータ入力端と、それらｎ個のデータ入力端それぞれと接続されｙ方向にのびた互いに実質上平行な関係にあるｎ本の第１信号線と、ｎビットに対応する２n個の各デジタル値に対応してｙ方向に配置された２n個の駆動電圧入力端と、それら２n個の駆動電圧入力端それぞれと接続されｘ方向にのびた互いに実質上平行な関係にある２n本の第２信号線と、対応する第２信号線と接続されｙ方向に配置された、ｎ個のデータ入力端に入力される２n個の各デジタル値に応じた駆動電圧入力端を選択する２n個のアナログスイッチと、対応するアナログスイッチと出力端子が接続されｙ方向に配置された２n個のＡＮＤ回路と、第１信号線上に挿入された複数個のＮＯＴ回路と、アナログスイッチのいずれかによって選択された駆動電圧入力端に対応する駆動電圧を出力する駆動電圧出力端とで構成し、ＡＮＤ回路の入力端子をｘ方向にのびた互いに平行な接続線でｎ本の第１信号線それぞれと接続し、さらに、ＮＯＴ回路を隣り合う２つのＡＮＤ回路と間にある第１信号線の部分に１個づつ配設することによって、回路のレイアウト面積を小さくすることができ、それにともなって、高精細、狭画素ピッチの表示装置を実現することが可能となる。また、ＮＯＴ回路の個数も少なくすることができるという効果も得られる。
【００４３】
また、上述した実施の形態では、デコーダー回路としてＡＮＤ回路を例にとって本発明を説明したが、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路などのゲート回路を使用しても、本発明のＤＡコンバータを構成できることはいうまでもない。
【００４４】
また、上述した実施の形態では、表示装置として液晶表示装置を例にとって本発明を説明したが、本発明の表示装置は液晶表示装置に限るものではない。要するに、本発明の表示装置は、上述したＤＡコンバータを備えたものでありさえすればよい。
【００４５】
【発明の効果】
以上説明したところから明らかなように、本発明は、配線長さが短くかつ回路素子数が少ないＤＡコンバータを備えた表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるＤＡコンバータの構成図
【図２】従来のＤＡコンバータの構成図
【図３】本発明の実施の形態および従来の液晶表示装置の構成図
【図４】（ａ）：本発明の実施の形態におけるＤＡコンバータの構成図
（ｂ）：上記（ａ）のＤＡコンバータの駆動電圧入力端の配置を説明するための図
【符号の説明】
１  画素駆動用トランジスタ
２  蓄積容量
３  液晶
４  ソース電極
５  ゲート電極
６  共通電極
７  ゲート駆動回路
８  ＤＡコンバータ
９  ラインラッチ回路
１０  データラッチ回路
１１  シフトレジスタ
１２  ラッチ信号
１３  デジタル画像データ
１４  シフトデータ
１５  シフトクロック
１１１  第１信号線
１１２  第２信号線
１１３  接続線
２０１、２０２、２０３、２０４  駆動電圧入力端
２０５  駆動電圧出力端
２０６  アナログスイッチ
２０７  ＡＮＤ回路
２０８  ＮＯＴ回路
２０９、２１０  データ入力端
２１１  ＤＡコンバータ内の信号線
【図１】
0004488641.tif 000002
【図２】
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【図３】
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【図４】
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