(57)【特許請求の範囲】
【請求項１】
トレンチ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、
前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域および主面側Ｐ導電型領域が形成され、
前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型層が形成され、
前記主面側Ｎ導電型領域と前記Ｐ導電型層を貫通して、前記Ｎ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記トレンチ型ＭＯＳトランジスタセルのゲート電極とし、
前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続する第２電極層を、前記トレンチ型ＭＯＳトランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型層に電気的に接続する第３電極層を、前記トレンチ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｐ導電型層の内部に達する第２トレンチが前記主面側Ｐ導電型領域を貫通して形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は、前記第２トレンチの側面で、前記主面側Ｐ導電型領域に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
プレーナ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、
前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域および主面側Ｐ導電型領域が形成され、
前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型層が形成され、
前記Ｎ導電型半導体基板の主面側の表面上に、前記主面側Ｎ導電型領域、前記Ｐ導電型層、および、前記Ｐ導電型層が形成されていない部分に接触するように絶縁膜が形成され、
前記絶縁膜の表面に、第１電極層が形成され、
前記第１電極層を、前記トランジスタセルのゲート電極とし、
前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続される第２電極層を、前記プレーナ型トランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型領域に電気的に接続する第３電極層を、前記プレーナ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｐ導電型層の内部に達する第２トレンチが前記主面側Ｐ導電型領域を貫通して形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は、前記第２トレンチの側面で、前記主面側Ｐ導電型領域に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
前記第２電極層と前記主面側Ｐ導電型領域の電気的な接続は、オーミック接触であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記主面側Ｐ導電型領域のうち前記第２電極層との接触部分は、この接触部分以外の部分よりも高濃度のＰ導電型に設定されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記主面側Ｐ導電型領域は、前記Ｎ導電型半導体基板の主面に露出する露出面及び前記Ｎ導電型半導体基板の主面に露出しない非露出面を有しており、
前記第２電極層は、前記主面側Ｐ導電型領域の前記非露出面に第２トレンチの側面で電気的に接続されているだけでなく、前記主面側Ｐ導電型領域の前記露出面に前記Ｎ導電型半導体基板の主面でも電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記露出面及び前記非露出面は、前記Ｎ導電型半導体基板の主面上で平面視矩形状に交互に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記主面側Ｐ導電型領域が、前記主面側Ｎ導電型領域に隣接して配置されていることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２トレンチの少なくとも底面における第２電極層とＰ導電型層の電気的な接続が、ショットキー接触であることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記第２電極層と前記Ｐ導電型層との間には、バリア膜が形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２トレンチの底面における前記第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されていないことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
トレンチ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、
前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域が形成され、
前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型層が形成され、
前記主面側Ｎ導電型領域と前記Ｐ導電型層を貫通して、前記Ｎ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記トレンチ型ＭＯＳトランジスタセルのゲート電極とし、
前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続する第２電極層を、前記トレンチ型ＭＯＳトランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型層に電気的に接続する第３電極層を、前記トレンチ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｐ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は前記Ｐ導電型層に電気的に接続されており、
前記第２トレンチの底面における前記第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されていないことを特徴とする半導体装置。
【請求項１２】
プレーナ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、
前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域が形成され、
前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型層が形成され、
前記Ｎ導電型半導体基板の主面側の表面上に、前記主面側Ｎ導電型領域、前記Ｐ導電型層、および、前記Ｐ導電型層が形成されていない部分に接触するように絶縁膜が形成され、
前記絶縁膜の表面に、第１電極層が形成され、
前記第１電極層を、前記トランジスタセルのゲート電極とし、
前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続される第２電極層を、前記プレーナ型トランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型領域に電気的に接続する第３電極層を、前記プレーナ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｐ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は前記Ｐ導電型層に電気的に接続されており、
前記第２トレンチの底面における前記第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されていないことを特徴とする半導体装置。
【請求項１３】
前記第２トレンチは、前記主面側Ｎ導電型領域を貫通して形成されていることを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記Ｐ導電型層が、主面側表面より高濃度層と低濃度層の２層で構成され、前記第２トレンチが、前記低濃度層に達して形成され、前記第２電極層が低濃度層に電気的に接続されていることを特徴とする請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
トレンチ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、
前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域が形成され、
前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型層が形成され、
前記主面側Ｎ導電型領域と前記Ｐ導電型層を貫通して、前記Ｎ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記トレンチ型ＭＯＳトランジスタセルのゲート電極とし、
前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続する第２電極層を、前記トレンチ型ＭＯＳトランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型層に電気的に接続する第３電極層を、前記トレンチ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｐ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は前記Ｐ導電型層に電気的に接続されており、
前記Ｐ導電型層が、主面側表面より高濃度層と低濃度層の２層で構成され、前記第２トレンチが、前記低濃度層に達して形成され、前記第２電極層が低濃度層に電気的に接続されていることを特徴とする半導体装置。
【請求項１６】
プレーナ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、
前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域が形成され、
前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型層が形成され、
前記Ｎ導電型半導体基板の主面側の表面上に、前記主面側Ｎ導電型領域、前記Ｐ導電型層、および、前記Ｐ導電型層が形成されていない部分に接触するように絶縁膜が形成され、
前記絶縁膜の表面に、第１電極層が形成され、
前記第１電極層を、前記トランジスタセルのゲート電極とし、
前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続される第２電極層を、前記プレーナ型トランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型領域に電気的に接続する第３電極層を、前記プレーナ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｐ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は前記Ｐ導電型層に電気的に接続されており、
前記Ｐ導電型層が、主面側表面より高濃度層と低濃度層の２層で構成され、前記第２トレンチが、前記低濃度層に達して形成され、前記第２電極層が低濃度層に電気的に接続されていることを特徴とする半導体装置。
【請求項１７】
前記第２トレンチが前記Ｐ導電型層に形成される際に該第２トレンチ近傍に生じたダメージ層が除去されていることを特徴とする請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記第２トレンチは、前記Ｐ導電型層の内部に達する部分が全体に亘って丸く形成されていることを特徴とする請求項１〜１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記第２トレンチは、前記Ｐ導電型層の内部に達する部分の角部が丸く形成されていることを特徴とする請求項１〜１７のいずれか一項に記載の半導体装置。
【請求項２０】
前記ダイオードセルとは別位置の前記Ｐ導電型層が形成されていない領域において、前記Ｎ導電型半導体基板の主面側の表層部に、主面側第２Ｐ導電型領域が形成され、
前記第２電極層が、前記主面側第２Ｐ導電型領域に電気的に接続されており、
前記主面側第２Ｐ導電型領域と前記Ｎ導電型半導体基板および前記裏面側Ｎ導電型領域とで構成され、前記第２電極層をアノード電極とし前記第３電極層をカソード電極とする第２ダイオードセルが、前記ダイオードセルに併設されていることを特徴とする請求項１〜１９のいずれか一項に記載の半導体装置。
【請求項２１】
請求項４に記載の半導体装置を製造する方法であって、
前記Ｎ導電型半導体基板の主面に対し所定角度にてイオン注入を行うことで、前記主面側Ｐ導電型領域のうち前記第２電極層との接触部分を、この接触部分以外の部分よりも高濃度のＰ導電型に設定することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１０〜１２のいずれか一項に記載の半導体装置を製造する方法であって、
前記Ｎ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチ形成工程にて第２トレンチを形成した後、スパッタリングにて、前記第２トレンチの側面にバリア膜を形成することなく、前記第２トレンチの底面にバリア膜を形成するバリア膜形成工程と、
バリア膜形成工程にてバリア膜が形成された第２トレンチ内に前記第２電極層を埋め込んだ後、所定温度にて熱処理を行う熱処理工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１７に記載の半導体装置を製造する方法であって、
前記Ｎ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチ形成工程にて前記第２トレンチを形成した後、この第２トレンチ近傍に生じたダメージ層をドライエッチングにて除去する除去工程を備えることを特徴とする半導体装置の製造方法。
【請求項２４】
トレンチ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｐ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＮ導電型層が形成され、
前記Ｎ導電型層内の表層部に、主面側Ｐ導電型領域および主面側Ｎ導電型領域が形成され、
前記Ｐ導電型半導体基板の裏面側の表層部に、裏面側Ｐ導電型層が形成され、
前記主面側Ｐ導電型領域と前記Ｎ導電型層を貫通して、前記Ｐ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記トレンチ型ＭＯＳトランジスタセルのゲート電極とし、
前記Ｐ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｐ導電型領域および前記Ｎ導電型層に電気的に接続する第２電極層を、前記トレンチ型ＭＯＳトランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｐ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｐ導電型層に電気的に接続する第３電極層を、前記トレンチ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｎ導電型層の内部に達する第２トレンチが前記主面側Ｎ導電型領域を貫通して形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は、前記第２トレンチの側面で、前記主面側Ｎ導電型領域に電気的に接続されていることを特徴とする半導体装置。
【請求項２５】
プレーナ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｐ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＮ導電型層が形成され、
前記Ｎ導電型層内の表層部に、主面側Ｐ導電型領域および主面側Ｎ導電型領域が形成され、
前記Ｐ導電型半導体基板の裏面側の表層部に、裏面側Ｐ導電型層が形成され、
前記Ｐ導電型半導体基板の主面側の表面上に、前記主面側Ｐ導電型領域、前記Ｎ導電型層、および、前記Ｎ導電型層が形成されていない部分に接触するように絶縁膜が形成され、
前記絶縁膜の表面に、第１電極層が形成され、
前記第１電極層を、前記トランジスタセルのゲート電極とし、
前記Ｐ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｐ導電型領域および前記Ｎ導電型層に電気的に接続される第２電極層を、前記プレーナ型トランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｐ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｐ導電型領域に電気的に接続する第３電極層を、前記プレーナ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｎ導電型層の内部に達する第２トレンチが前記主面側Ｎ導電型領域を貫通して形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は、前記第２トレンチの側面で、前記主面側Ｎ導電型領域に電気的に接続されていることを特徴とする半導体装置。
【請求項２６】
前記第２電極層と前記主面側Ｎ導電型領域の電気的な接続は、オーミック接触であることを特徴とする請求項２４または２５に記載の半導体装置。
【請求項２７】
前記主面側Ｎ導電型領域のうち前記第２電極層との接触部分は、この接触部分以外の部分よりも高濃度のＮ導電型に設定されていることを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記主面側Ｎ導電型領域は、前記Ｐ導電型半導体基板の主面に露出する露出面及び前記Ｐ導電型半導体基板の主面に露出しない非露出面を有しており、
前記第２電極層は、前記主面側Ｎ導電型領域の前記非露出面に第２トレンチの側面で電気的に接続されているだけでなく、前記主面側Ｎ導電型領域の前記露出面に前記Ｐ導電型半導体基板の主面でも電気的に接続されていることを特徴とする請求項２４または２５に記載の半導体装置。
【請求項２９】
前記露出面及び前記非露出面は、前記Ｐ導電型半導体基板の主面上で平面視矩形状に交互に形成されていることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記主面側Ｎ導電型領域が、前記主面側Ｐ導電型領域に隣接して配置されていることを特徴とする請求項２４〜２９のいずれか一項に記載の半導体装置。
【請求項３１】
前記第２トレンチの少なくとも底面における第２電極層とＮ導電型層の電気的な接続が、ショットキー接触であることを特徴とする請求項２４〜３０のいずれか一項に記載の半導体装置。
【請求項３２】
前記第２電極層と前記Ｎ導電型層との間には、バリア膜が形成されていることを特徴とする請求項３１に記載の半導体装置。
【請求項３３】
前記第２トレンチの底面における前記第２電極層と前記Ｎ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｎ導電型層との間にはバリア膜が形成されていないことを特徴とする請求項３２に記載の半導体装置。
【請求項３４】
トレンチ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｐ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＮ導電型層が形成され、
前記Ｎ導電型層内の表層部に、主面側Ｐ導電型領域が形成され、
前記Ｐ導電型半導体基板の裏面側の表層部に、裏面側Ｐ導電型層が形成され、
前記主面側Ｐ導電型領域と前記Ｎ導電型層を貫通して、前記Ｐ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記トレンチ型ＭＯＳトランジスタセルのゲート電極とし、
前記Ｐ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｐ導電型領域および前記Ｎ導電型層に電気的に接続する第２電極層を、前記トレンチ型ＭＯＳトランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｐ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｐ導電型層に電気的に接続する第３電極層を、前記トレンチ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｎ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は前記Ｎ導電型層に電気的に接続されており、
前記第２トレンチの底面における前記第２電極層と前記Ｎ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｎ導電型層との間にはバリア膜が形成されていないことを特徴とする半導体装置。
【請求項３５】
プレーナ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｐ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＮ導電型層が形成され、
前記Ｎ導電型層内の表層部に、主面側Ｐ導電型領域が形成され、
前記Ｐ導電型半導体基板の裏面側の表層部に、裏面側Ｐ導電型層が形成され、
前記Ｐ導電型半導体基板の主面側の表面上に、前記主面側Ｐ導電型領域、前記Ｎ導電型層、および、前記Ｎ導電型層が形成されていない部分に接触するように絶縁膜が形成され、
前記絶縁膜の表面に、第１電極層が形成され、
前記第１電極層を、前記トランジスタセルのゲート電極とし、
前記Ｐ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｐ導電型領域および前記Ｎ導電型層に電気的に接続される第２電極層を、前記プレーナ型トランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｐ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｐ導電型領域に電気的に接続する第３電極層を、前記プレーナ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｎ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は前記Ｎ導電型層に電気的に接続されており、
前記第２トレンチの底面における前記第２電極層と前記Ｎ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｎ導電型層との間にはバリア膜が形成されていないことを特徴とする半導体装置。
【請求項３６】
前記第２トレンチは、前記主面側Ｐ導電型領域を貫通して形成されていることを特徴とする請求項２４〜３５のいずれか一項に記載の半導体装置。
【請求項３７】
前記Ｎ導電型層が、主面側表面より高濃度層と低濃度層の２層で構成され、前記第２トレンチが、前記低濃度層に達して形成され、前記第２電極層が低濃度層に電気的に接続されていることを特徴とする請求項２４〜３６のいずれか一項に記載の半導体装置。
【請求項３８】
トレンチ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｐ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＮ導電型層が形成され、
前記Ｎ導電型層内の表層部に、主面側Ｐ導電型領域が形成され、
前記Ｐ導電型半導体基板の裏面側の表層部に、裏面側Ｐ導電型層が形成され、
前記主面側Ｐ導電型領域と前記Ｎ導電型層を貫通して、前記Ｐ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記トレンチ型ＭＯＳトランジスタセルのゲート電極とし、
前記Ｐ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｐ導電型領域および前記Ｎ導電型層に電気的に接続する第２電極層を、前記トレンチ型ＭＯＳトランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｐ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｐ導電型層に電気的に接続する第３電極層を、前記トレンチ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｎ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は前記Ｎ導電型層に電気的に接続されており、
前記Ｎ導電型層が、主面側表面より高濃度層と低濃度層の２層で構成され、前記第２トレンチが、前記低濃度層に達して形成され、前記第２電極層が低濃度層に電気的に接続されていることを特徴とする半導体装置。
【請求項３９】
プレーナ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｐ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＮ導電型層が形成され、
前記Ｎ導電型層内の表層部に、主面側Ｐ導電型領域が形成され、
前記Ｐ導電型半導体基板の裏面側の表層部に、裏面側Ｐ導電型層が形成され、
前記Ｐ導電型半導体基板の主面側の表面上に、前記主面側Ｐ導電型領域、前記Ｎ導電型層、および、前記Ｎ導電型層が形成されていない部分に接触するように絶縁膜が形成され、
前記絶縁膜の表面に、第１電極層が形成され、
前記第１電極層を、前記トランジスタセルのゲート電極とし、
前記Ｐ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｐ導電型領域および前記Ｎ導電型層に電気的に接続される第２電極層を、前記プレーナ型トランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、
前記Ｐ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｐ導電型領域に電気的に接続する第３電極層を、前記プレーナ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、
前記Ｎ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は前記Ｎ導電型層に電気的に接続されており、
前記Ｎ導電型層が、主面側表面より高濃度層と低濃度層の２層で構成され、前記第２トレンチが、前記低濃度層に達して形成され、前記第２電極層が低濃度層に電気的に接続されていることを特徴とする半導体装置。
【請求項４０】
前記第２トレンチが前記Ｎ導電型層に形成される際に該第２トレンチ近傍に生じたダメージ層が除去されていることを特徴とする請求項２４〜３９のいずれか一項に記載の半導体装置。
【請求項４１】
前記第２トレンチは、前記Ｎ導電型層の内部に達する部分が全体に亘って丸く形成されていることを特徴とする請求項２４〜４０のいずれか一項に記載の半導体装置。
【請求項４２】
前記第２トレンチは、前記Ｎ導電型層の内部に達する部分の角部が丸く形成されていることを特徴とする請求項２４〜４０のいずれか一項に記載の半導体装置。
【請求項４３】
前記ダイオードセルとは別位置の前記Ｎ導電型層が形成されていない領域において、前記Ｐ導電型半導体基板の主面側の表層部に、主面側第２Ｎ導電型領域が形成され、
前記第２電極層が、前記主面側第２Ｎ導電型領域に電気的に接続されており、
前記主面側第２Ｎ導電型領域と前記Ｐ導電型半導体基板および前記裏面側Ｐ導電型領域とで構成され、前記第２電極層をアノード電極とし前記第３電極層をカソード電極とする第２ダイオードセルが、前記ダイオードセルに併設されていることを特徴とする請求項２４〜４２のいずれか一項に記載の半導体装置。
【請求項４４】
請求項２７に記載の半導体装置を製造する方法であって、
前記Ｐ導電型半導体基板の主面に対し所定角度にてイオン注入を行うことで、前記主面側Ｎ導電型領域のうち前記第２電極層との接触部分を、この接触部分以外の部分よりも高濃度のＮ導電型に設定することを特徴とする半導体装置の製造方法。
【請求項４５】
請求項３３〜３５のいずれか一項に記載の半導体装置を製造する方法であって、
前記Ｐ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチ形成工程にて第２トレンチを形成した後、スパッタリングにて、前記第２トレンチの側面にバリア膜を形成することなく、前記第２トレンチの底面にバリア膜を形成するバリア膜形成工程と、
バリア膜形成工程にてバリア膜が形成された第２トレンチ内に前記第２電極層を埋め込んだ後、所定温度にて熱処理を行う熱処理工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４６】
請求項４０に記載の半導体装置を製造する方法であって、
前記Ｐ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチ形成工程にて前記第２トレンチを形成した後、この第２トレンチ近傍に生じたダメージ層をドライエッチングにて除去する除去工程を備えることを特徴とする半導体装置の製造方法。
【請求項４７】
当該半導体装置は、インバータ回路に用いられる半導体装置であって、
前記ダイオードセルが、フリーホイールダイオードとして用いられることを特徴とする請求項１〜１９および２４〜４２のいずれか一項に記載に記載の半導体装置。
【請求項４８】
当該半導体装置は、インバータ回路に用いられる半導体装置であって、
前記ダイオードセルおよび第２ダイオードセルが、フリーホイールダイオードとして用いられることを特徴とする請求項２０または４３に記載の半導体装置。
【請求項４９】
ＩＧＢＴセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、
前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域と主面側Ｐ導電型領域が形成され、
前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｐ導電型領域と裏面側Ｎ導電型領域が形成され、
前記主面側Ｎ導電型領域と前記Ｐ導電型層を貫通して、前記Ｎ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記ＩＧＢＴセルのゲート電極とし、
前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続する第２電極層を、前記ＩＧＢＴセルのエミッタ電極および前記ダイオードセルのアノード電極とし、
前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｐ導電型領域および裏面側Ｎ導電型領域に電気的に接続する第３電極層を、前記ＩＧＢＴセルのコレクタ電極および前記ダイオードセルのカソード電極とし、
前記主面側Ｐ導電型領域を貫通してＰ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に埋め込まれた前記第２電極層は、前記主面側Ｐ導電型領域のうち前記第２電極層との接触部分がこの接触部分以外の部分よりも高濃度のＰ導電型に設定されていることで、前記第２トレンチの側面で前記主面側Ｐ導電型領域にオーミック接触にて電気的に接続されていることを特徴とする半導体装置。
【請求項５０】
ＩＧＢＴセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、
前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域と主面側Ｐ導電型領域が形成され、
前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｐ導電型領域と裏面側Ｎ導電型領域が形成され、
前記主面側Ｎ導電型領域と前記Ｐ導電型層を貫通して、前記Ｎ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記ＩＧＢＴセルのゲート電極とし、
前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続する第２電極層を、前記ＩＧＢＴセルのエミッタ電極および前記ダイオードセルのアノード電極とし、
前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｐ導電型領域および裏面側Ｎ導電型領域に電気的に接続する第３電極層を、前記ＩＧＢＴセルのコレクタ電極および前記ダイオードセルのカソード電極とし、
前記主面側Ｐ導電型領域は、前記Ｎ導電型半導体基板の主面に露出する露出面及び前記Ｎ導電型半導体基板の主面に露出しない非露出面を有しており、
前記主面側Ｐ導電型領域を貫通してＰ導電型層の内部に達する第２トレンチが形成され、
前記第２トレンチ内に埋め込まれた前記第２電極層は、前記主面側Ｐ導電型領域の前記非露出面に第２トレンチの側面で電気的に接続されているだけでなく、前記主面側Ｐ導電型領域の前記露出面に前記Ｎ導電型半導体基板の主面でも電気的に接続されていることを特徴とする半導体装置。
【請求項５１】
前記露出面及び前記非露出面は、前記Ｎ導電型半導体基板の主面上で平面視矩形状に交互に形成されていることを特徴とする請求項５０に記載の半導体装置。
【請求項５２】
前記第２トレンチの底面における前記第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されていないことを特徴とする請求項４９〜５１のいずれか一項に記載の半導体装置。
【請求項５３】
請求項４９に記載の半導体装置を製造する方法であって、
前記Ｎ導電型半導体基板の主面に対し所定角度にてイオン注入を行うことで、前記主面側Ｐ導電型領域のうち前記第２電極層との接触部分を、この接触部分以外の部分よりも高濃度のＰ導電型に設定することを特徴とする半導体装置の製造方法。
【請求項５４】
請求項５２に記載の半導体装置を製造する方法であって、
前記Ｎ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチ形成工程にて第２トレンチを形成した後、スパッタリングにて、前記第２トレンチの側面にバリア膜を形成することなく、前記第２トレンチの底面にバリア膜を形成するバリア膜形成工程と、
バリア膜形成工程にてバリア膜が形成された第２トレンチ内に前記第２電極層を埋め込んだ後、所定温度にて熱処理を行う熱処理工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５５】
請求項４９〜５２のいずれか一項に記載の半導体装置を製造する方法であって、
前記Ｎ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチ形成工程にて前記第２トレンチを形成した後、この第２トレンチ近傍に生じたダメージ層をドライエッチングにて除去する除去工程を備えることを特徴とする半導体装置の製造方法。
【請求項５６】
ＩＧＢＴセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｐ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＮ導電型層が形成され、
前記Ｎ導電型層内の表層部に、主面側Ｐ導電型領域と主面側Ｎ導電型領域が形成され、
前記Ｐ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型領域と裏面側Ｐ導電型領域が形成され、
前記主面側Ｐ導電型領域と前記Ｎ導電型層を貫通して、前記Ｐ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記ＩＧＢＴセルのゲート電極とし、
前記Ｐ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｐ導電型領域およびＮ導電型層に電気的に接続する第２電極層を、前記ＩＧＢＴセルのエミッタ電極および前記ダイオードセルのアノード電極とし、
前記Ｐ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型領域および裏面側Ｐ導電型領域に電気的に接続する第３電極層を、前記ＩＧＢＴセルのコレクタ電極および前記ダイオードセルのカソード電極とし、
前記主面側Ｎ導電型領域を貫通してＮ導電型層の内部に達する第２トレンチが形成され、前記第２トレンチ内に埋め込まれた前記第２電極層は、前記主面側Ｎ導電型領域のうち前記第２電極層との接触部分がこの接触部分以外の部分よりも高濃度のＮ導電型に設定されていることで、前記第２トレンチの側面で前記主面側Ｎ導電型領域にオーミック接触にて電気的に接続されていることを特徴とする半導体装置。
【請求項５７】
ＩＧＢＴセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、
Ｐ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＮ導電型層が形成され、
前記Ｎ導電型層内の表層部に、主面側Ｐ導電型領域と主面側Ｎ導電型領域が形成され、
前記Ｐ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型領域と裏面側Ｐ導電型領域が形成され、
前記主面側Ｐ導電型領域と前記Ｎ導電型層を貫通して、前記Ｐ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記ＩＧＢＴセルのゲート電極とし、
前記Ｐ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｐ導電型領域およびＮ導電型層に電気的に接続する第２電極層を、前記ＩＧＢＴセルのエミッタ電極および前記ダイオードセルのアノード電極とし、
前記Ｐ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型領域および裏面側Ｐ導電型領域に電気的に接続する第３電極層を、前記ＩＧＢＴセルのコレクタ電極および前記ダイオードセルのカソード電極とし、
前記主面側Ｎ導電型領域は、前記Ｐ導電型半導体基板の主面に露出する露出面及び前記Ｐ導電型半導体基板の主面に露出しない非露出面を有しており、
前記主面側Ｎ導電型領域を貫通してＮ導電型層の内部に達する第２トレンチが形成され、
前記第２トレンチ内に埋め込まれた前記第２電極層は、前記第２トレンチの側面だけでなく、前記露出面でも、前記主面側Ｎ導電型領域に電気的に接続されていることを特徴とする半導体装置。
【請求項５８】
前記露出面及び前記非露出面は、前記Ｐ導電型半導体基板の主面上で平面視矩形状に交互に形成されていることを特徴とする請求項５７に記載の半導体装置。
【請求項５９】
前記第２トレンチの底面における前記第２電極層と前記Ｎ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｎ導電型層との間にはバリア膜が形成されていないことを特徴とする請求項５６〜５８のいずれか一項に記載の半導体装置。
【請求項６０】
請求項５６に記載の半導体装置を製造する方法であって、
前記Ｐ導電型半導体基板の主面に対し所定角度にてイオン注入を行うことで、前記主面側Ｎ導電型領域のうち前記第２電極層との接触部分を、この接触部分以外の部分よりも高濃度のＮ導電型に設定することを特徴とする半導体装置の製造方法。
【請求項６１】
請求項５９に記載の半導体装置を製造する方法であって、
前記Ｐ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチ形成工程にて第２トレンチを形成した後、スパッタリングにて、前記第２トレンチの側面にバリア膜を形成することなく、前記第２トレンチの底面にバリア膜を形成するバリア膜形成工程と、
バリア膜形成工程にてバリア膜が形成された第２トレンチ内に前記第２電極層を埋め込んだ後、所定温度にて熱処理を行う熱処理工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６２】
請求項５６〜５９のいずれか一項に記載の半導体装置を製造する方法であって、
前記Ｐ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチ形成工程にて前記第２トレンチを形成した後、この第２トレンチ近傍に生じたダメージ層をドライエッチングにて除去する除去工程を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子として機能するＭＯＳトランジスタセルもしくはＩＧＢＴセルとフリーホイールダイオードとして機能するダイオードセルとが併設された半導体基板を備え、例えば中電力用のインバータ回路に用いられて有益な半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
モータ等の負荷を駆動するためのインバータ回路は、直流と交流との交換機であり、直流電圧を交流電圧に変換して、負荷であるモータ等に給電する。誘導性のモータを駆動するためのインバータ回路は、スイッチング素子であるＭＯＳトランジスタとフリーホイールダイオードを備える。ここで、ＭＯＳトランジスタは、スイッチング素子として用いられ、フリーホイールダイオードは、ＭＯＳトランジスタのオフ中にモータに流れる電流を迂回還流させ、モータを流れる電流自体がＭＯＳトランジスタのスイッチングにより変化しないようにしている。なお、以下では、スイッチング素子としてＭＯＳトランジスタで説明するが、ＭＯＳトランジスタに限らず、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ、Insulated Gate BipolarTransistor）でも同様である。
【０００３】
図１５は、半導体装置９０の模式的な断面図で、上記したモータ等の負荷を駆動するためのインバータ回路に用いられ、ＭＯＳトランジスタセルとダイオードセルが同じ半導体基板に併設されている従来の半導体装置の代表例である。また、図１６は、図１５に示す半導体装置９０の等価回路図である。
【０００４】
図１５に示す半導体装置９０では、Ｎ導電型（Ｎ−）半導体基板１の主面側の表層部にＰ導電型（Ｐ）層２が形成され、Ｐ導電型層２内の表層部に、不純物を高濃度に含有する主面側Ｎ導電型（Ｎ＋）領域３と主面側高濃度Ｐ導電型（Ｐ＋）領域４が形成されている。また、Ｎ導電型半導体基板１の裏面側の表層部には、不純物を高濃度に含有する裏面側Ｎ導電型（Ｎ＋）領域６が形成されている。
【０００５】
図１５に示した半導体装置９０では、主面側Ｎ導電型領域３とＰ導電型層２を貫通して、Ｎ導電型半導体基板１に達する第１トレンチＴ１が形成されている。
【０００６】
図１５の半導体装置９０では、側壁に形成された絶縁膜７を介して第１トレンチＴ１内に埋め込まれたポリシリコン等からなる第１電極層８を、ＭＯＳトランジスタセル９０ｔのゲート電極としている。Ｎ導電型半導体基板１の主面側の表面上には、層間絶縁膜９を介してアルミニウム等からなる第２電極層１０が形成されている。第２電極層１０は、主面側Ｎ導電型領域３および主面側Ｐ導電型領域４を介してＰ導電型層２に電気的に接続され、ＭＯＳトランジスタセル９０ｔのソース電極およびダイオードセル９０ｄのアノード電極となっている。また、Ｎ導電型半導体基板１の裏面側の表面上に形成され、裏面側Ｎ導電型領域６に電気的に接続する第３電極層１１を、ＭＯＳトランジスタセル９０ｔのドレイン電極およびダイオードセル９０ｄのカソード電極としている。
【０００７】
言い換えれば、半導体装置９０においては、主面側Ｎ導電型領域３がＭＯＳトランジスタセル９０ｔのソース領域、Ｐ導電型層２がＭＯＳトランジスタセル９０ｔのチャネル形成層、裏面側Ｎ導電型領域６がＭＯＳトランジスタセル９０ｔのドレイン領域である。また、Ｎ導電型半導体基板１とＰ導電型層２の界面がダイオードセル９０ｄのＰＮ接合面、主面側Ｐ導電型領域４がダイオードセル９０ｄのアノード領域、裏面側Ｎ導電型領域６がダイオードセル９０ｄのカソード領域である。従って、図１６の等価回路図で示すように、半導体装置９０では、ＭＯＳトランジスタセル９０ｔとダイオードセル９０ｄが並列接続されている。
【０００８】
図１５の半導体装置９０におけるダイオードセル９０ｄを既述したインバータ回路のＦＷＤとして用いる場合には、ダイオードをオン状態からオフ状態に変更した場合における、当該ダイオードの逆回復時の電流波形が重要である。
【０００９】
図１８（ａ）は、図１５に示した半導体装置９０のダイオードセル９０ｄを流れる電流波形を測定評価するための回路図であり、図１８（ｂ）は、電流波形の一例を示す図である。
【００１０】
図１８（ａ）の測定回路図における半導体装置９０ａおよび９０ｂは、図１５に示した半導体装置９０と同じ構造を有しており、半導体装置９０ａのＭＯＳトランジスタ９０ａｔをスイッチング素子として用い、半導体装置９０ｂのＭＯＳトランジスタを短絡してダイオード９０ｂｄを流れる電流Ｉｄの波形を測定している。
【００１１】
図１８（ｂ）に示すように、半導体装置９０ａのＭＯＳトランジスタ９０ａｔのＯＦＦ時には、半導体装置９０ｂのダイオード９０ｂｄに循環電流Ｉｉｆが流れる。半導体装置９０ａのＭＯＳトランジスタ９０ａｔがＯＮされると、半導体装置９０ｂのダイオード９０ｂｄには、逆方向に瞬間的な電流が流れる。この逆方向に流れる電流のピーク値が、リカバリー電流Ｉｒｒと呼ばれる。又、そうしたリカバリー電流が小さくなる逆回復時にはダイオードに電源電圧が印加されていき、この電圧と電流との積がリカバリーロスと呼ばれる。一般に、整流用ダイオードとしては、リカバリー電流Ｉｒｒが小さくて、逆回復時のリカバリーロスが小さく、逆回復時の電流の回復が緩やか（ソフトリカバリー）なダイオードが必要とされる。
【００１２】
図１５に示した半導体装置９０では、ＭＯＳトランジスタセル９０ｔと共に併設され、ＭＯＳトランジスタセル９０ｔのＰ導電型層２とＮ導電型半導体基板１の界面をＰＮ接合面とするダイオードセル９０ｄが、ＦＷＤとして動作する。半導体装置９０のダイオードセル９０ｄは、一般的な高速リカバリーダイオードに比べ、ダイオードを構成するＰ導電型層２の濃度が高くなる。このため、ダイオードセル９０ｄの順方向動作時にはホールが高濃度に注入され、リカバリー動作時にリカバリー電流Ｉｒｒが大きくなって、リカバリー特性が悪くなるといった課題がある。
【００１３】
ダイオードのリカバリー特性を良くするために、単体の高速ダイオードでは、表面パターンや不純物の濃度プロファイル、ライフタイム等を最適化するといった方法が選択できる。しかしながら、ＭＯＳトランジスタセル９０ｔと共に併設される半導体装置９０のダイオードセル９０ｄでは、ダイオードセル９０ｄの性能向上のための変更がＭＯＳトランジスタセル９０ｔの性能を損なう可能性があり、上記のような方法は選択できない。
【００１４】
上記課題を克服するための半導体装置の構造が、特開２００５−１０１５１４号公報（特許文献１）に開示されている。
【００１５】
図１７は、特許文献１に開示された半導体装置の構造を含め、一般的に知られている構造を示す図であり、半導体装置９１の模式的な断面図である。なお、図１７に示した半導体装置９１において、先の図１５に示した半導体装置９０と同様の部分については、同じ符号を付した。
【００１６】
図１７に示した半導体装置９１においては、ＭＯＳトランジスタセル９１ｔのチャネルを形成するための領域を横方向拡散したＰ導電型領域２ｗで形成し、ダイオードセル９１ｄのＰＮ接合面を、横方向拡散したＰ導電型領域２ｗの横方向先端付近におけるＮ導電型（Ｎ−）半導体基板１の界面としている。Ｐ導電型領域２ｗの横方向先端付近では、不純物濃度が低くなっているため、これによってダイオードセル９１ｄの順方向動作時における注入ホール濃度が低減されて、リカバリー特性が改善される。
【特許文献１】特開２００５−１０１５１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図１７に示した半導体装置９１では、図１５に示した半導体装置９０と異なり、主面側Ｐ導電型（Ｐ＋）領域４が形成されていない。また、図１７の半導体装置９１における横方向拡散したＰ導電型領域２ｗは、図１５に示した半導体装置９０におけるＰ導電型層２に比べて、不純物の表面濃度が低濃度となる。このため、図１７の半導体装置９１では、主面側Ｎ導電型（Ｎ＋）領域３、Ｐ導電型領域２ｗおよびＮ導電型半導体基板１で構成される寄生ＮＰＮトランジスタのベース抵抗となるチャネルＰ（Ｐ導電型領域２ｗ）のピンチ抵抗が大きくなってしまう。その結果、寄生ＮＰＮトランジスタの電流増幅率が大きくなるため、半導体装置９１に高電圧サージが印加されてアバランシェ電流がＰ導電型領域２ｗ内に流れる場合、寄生ＮＰＮトランジスタが動作し易く、半導体装置９１は高電圧サージで容易に破壊してしまう。すなわち、図１７の半導体装置９１は、ダイオードセル９１ｄのリカバリー特性は改善されるものの、破壊エネルギーが非常に小さく、低い耐サージ特性を持った半導体装置となってしまう。
【００１８】
そこで本発明は、ＭＯＳトランジスタセルもしくはＩＧＢＴセルとダイオードセルとが同じ半導体基板に併設されている半導体装置であって、ＭＯＳトランジスタセルの特性もしくはＩＧＢＴセルの特性を損なうことなく、ダイオードセルのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１９】
こうした目的を達成するため、請求項１に記載の発明では、トレンチ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域および主面側Ｐ導電型領域が形成され、前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型層が形成され、前記主面側Ｎ導電型領域と前記Ｐ導電型層を貫通して、前記Ｎ導電型半導体基板に達する第１トレンチが形成され、絶縁膜を介して前記第１トレンチ内に埋め込まれた第１電極層を前記トレンチ型ＭＯＳトランジスタセルのゲート電極とし、前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続する第２電極層を、前記トレンチ型ＭＯＳトランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型層に電気的に接続する第３電極層を、前記トレンチ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、前記Ｐ導電型層の内部に達する第２トレンチが前記主面側Ｐ導電型領域を貫通して形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は、前記第２トレンチの側面で、前記主面側Ｐ導電型領域に電気的に接続されていることとした。
【００２０】
あるいは、請求項２に記載の発明では、プレーナ型ＭＯＳトランジスタセルとダイオードセルが、同じ半導体基板に併設されている半導体装置であって、Ｎ導電型半導体基板の主面側の表層部に、表面から内部に向かって不純物濃度が低下するＰ導電型層が形成され、前記Ｐ導電型層内の表層部に、主面側Ｎ導電型領域および主面側Ｐ導電型領域が形成され、前記Ｎ導電型半導体基板の裏面側の表層部に、裏面側Ｎ導電型層が形成され、前記Ｎ導電型半導体基板の主面側の表面上に、前記主面側Ｎ導電型領域、前記Ｐ導電型層、および、前記Ｐ導電型層が形成されていない部分に接触するように絶縁膜が形成され、前記絶縁膜の表面に、第１電極層が形成され、前記第１電極層を、前記トランジスタセルのゲート電極とし、前記Ｎ導電型半導体基板の主面側の表面上に形成され、前記主面側Ｎ導電型領域および前記Ｐ導電型層に電気的に接続される第２電極層を、前記プレーナ型トランジスタセルのソース電極および前記ダイオードセルのアノード電極とし、前記Ｎ導電型半導体基板の裏面側の表面上に形成され、前記裏面側Ｎ導電型領域に電気的に接続する第３電極層を、前記プレーナ型ＭＯＳトランジスタセルのドレイン電極および前記ダイオードセルのカソード電極とし、前記Ｐ導電型層の内部に達する第２トレンチが前記主面側Ｐ導電型領域を貫通して形成され、前記第２トレンチ内に前記第２電極層が埋め込まれて、前記第２電極層は、前記第２トレンチの側面で、前記主面側Ｐ導電型領域に電気的に接続されていることとした。
【００２１】
半導体装置としてのこのような構造では、Ｎ導電型半導体基板の主面側の表層部に形成された表面から内部に向かって不純物濃度が低下するＰ導電型層が、トレンチ型あるいはプレーナ型のＭＯＳトランジスタセルのチャネルとなり、ダイオードセルを構成する。こうした半導体装置におけるトレンチ型あるいはプレーナ型ＭＯＳのトランジスタセルの構造は、従来の一般的なトレンチ型あるいはプレーナ型のＭＯＳトランジスタセルの単体構造と同様である。従って、上記半導体装置では、従来の一般的なトレンチ型あるいはプレーナ型のＭＯＳトランジスタセル単体の特性と同じ特性を確保することができる。
【００２２】
また、上記構造を有する半導体装置では、主面側Ｎ導電型領域、Ｐ導電型層およびＮ導電型半導体基板で寄生ＮＰＮトランジスタが構成されるが、この寄生ＮＰＮトランジスタの構造も、トレンチ型あるいはプレーナ型のＭＯＳトランジスタセルとダイオードセルが併設されている従来の半導体装置と同様である。従って、上記半導体装置の耐サージ特性についても、従来の半導体装置と比べて、特に劣化することはない。
【００２３】
ただし、従来のトレンチ型あるいはプレーナ型のＭＯＳトランジスタセルとダイオードセルが併設されている半導体装置のダイオードセルでは、アノード電極である第２電極層が、基板表面において主面側Ｐ導電型領域を介してＰ導電型層に接続されている。これに対して、上記半導体装置のダイオードセルでは、Ｐ導電型層の内部に達する第２トレンチ内に埋め込まれた第２電極層が、ダイオードセルのアノード電極として、Ｐ導電型層に接続されている。このアノード電極が接続されるＰ導電型層の内部は、表面に比べて低い不純物濃度となっている。これによって、上記半導体装置のダイオードセルでは、第２トレンチがなくアノード電極が基板表面で接続される従来のダイオードセルに比べて、順方向動作時における注入ホール濃度が低減される。従って、上記半導体装置のダイオードセルでは、逆回復時のリカバリー電流も小さくなり、リカバリーロスが低減されて、リカバリー特性が改善されるようになる。このようにして、上記半導体装置は、ＭＯＳトランジスタセルとダイオードセルが同じ半導体基板に併設されている半導体装置であって、ＭＯＳトランジスタセルの特性を損なうことなく、ダイオードセルのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない半導体装置とすることができるようになる。
【００２４】
上記請求項１または２に記載の構造においては、前記Ｐ導電型層内の表層部に、主面側Ｐ導電型領域が形成され、前記第２トレンチが、前記主面側Ｐ導電型領域を貫通して形成され、前記第２電極層が、前記第２トレンチの側面で、前記主面側Ｐ導電型領域に電気的に接続されている。
【００２５】
上記半導体装置の構造は、トレンチ型あるいはプレーナ型のＭＯＳトランジスタセルのエミッタである第２電極層が、上記主面側Ｐ導電型領域に接続される構造となる。このため、当該半導体装置においては、トレンチ型あるいはプレーナ型のＭＯＳトランジスタセルのチャネルであるＰ導電型層の電位を、確実に固定することができる。これによって、特に、Ｐ導電型層ピンチ抵抗が低減されるために、既述した寄生ＮＰＮトランジスタ動作はし難くなり、対サージ耐量が向上する。また、上記半導体装置の構造は、ダイオードセルのアノード電極でもある第２電極層が、第２トレンチの側面で主面側Ｐ導電型領域に接続され、第２トレンチの先端でＰ導電型層の内部に接続された構造でもある。このため、主面側Ｐ導電型領域が形成されることによって、ダイオードセルのリカバリー特性が悪化することもない。
【００２６】
また、例えば請求項３に記載の発明のように、前記第２電極層と前記主面側Ｐ導電型領域の電気的な接続は、オーミック接触であることが好ましい。例えば請求項４に記載の発明のように、前記主面側Ｐ導電型領域のうち前記第２電極層との接触部分は、この接触部分以外の部分よりも高濃度のＰ導電型に設定されているとよい。これにより、主面側Ｐ導電型領域のうち第２電極層との接触部分の抵抗値を低減することができ、この接触部分をオーミック接触とすることができるようになる。そしてひいては、この接触部分がオーミック接触でない場合と比較して、半導体装置の体格の小型化を図ることができるようになる。
【００２７】
また、上記請求項１または２に記載の構成において、請求項５に記載の発明では、前記主面側Ｐ導電型領域は、前記Ｎ導電型半導体基板の主面に露出する露出面及び前記Ｎ導電型半導体基板の主面に露出しない非露出面を有しており、前記第２電極層は、前記主面側Ｐ導電型領域の前記非露出面に第２トレンチの側面で電気的に接続されているだけでなく、前記主面側Ｐ導電型領域の前記露出面に前記Ｎ導電型半導体基板の主面でも電気的に接続されていることとした。
【００２８】
主面側Ｐ導電型領域の不純物濃度は、Ｎ導電型半導体基板の主面から内部に向かって低下する。そのため、Ｎ導電型半導体基板の主面における第２電極層と主面側Ｐ導電型領域の露出面との間の抵抗値よりも、第２トレンチの側面における第２電極層と主面側Ｐ導電型領域の非露出面との間の抵抗値の方が大きくなる。そして、第２電極層が主面側Ｐ導電型領域の非露出面に第２トレンチの側面でのみ電気的に接続されていると、上記寄生ＮＰＮトランジスタが動作しやすくなり、当該半導体装置を容易に破壊してしまうおそれがある。その点、上記構造によれば、第２電極層は、主面側Ｐ導電型領域の非露出面に第２トレンチの側面で電気的に接続されているだけでなく、主面側Ｐ導電型領域の露出面にＮ導電型半導体基板の主面でも電気的に接続されているため、寄生ＮＰＮトランジスタは動作しにくく、ホール電流を引き抜くため、高い破壊耐量を得ることができるようになる。なお、露出面及び非露出面の、Ｎ導電型半導体基板の主面上における平面視形状は任意である。そのため、例えば平面視六角形状に形成されていることとしてもよく、あるいは、請求項６に記載の発明のように、前記露出面及び前記非露出面は、前記Ｎ導電型半導体基板の主面上で平面視矩形状に交互に形成されていることとしてもよい。
【００２９】
また、例えば請求項７に記載の発明のように、前記主面側Ｐ導電型領域が、前記主面側Ｎ導電型領域に隣接して配置されていることが好ましい。これにより、主面側Ｐ導電型領域と主面側Ｎ導電型領域を離して配置する場合に比べて、ＭＯＳトランジスタセルとダイオードセルの配置密度を高めることができ、当該半導体装置の体格の小型化を図ることができるようになる。
【００３０】
一方、上記請求項１〜７に記載の構造においては、例えば請求項８に記載の発明のように、前記第２トレンチの少なくとも底面における第２電極層とＰ導電型層の電気的な接続が、ショットキー接触であることが好ましい。ショットキー接触は、整流作用があり、ダイオード順方向動作時に電子電流のみを流して、オーミック接触部からのホールの注入を減らしてくれる。これによって、リカバリー時にはショットキー接触部がホールを抜き取ってくれるため、その結果リカバリー特性が改善されることになる。このように、ダイオードセルのアノード電極の要部である第２トレンチの先端付近における少なくとも底面の第２電極層とＰ導電型層の接続に、整流作用のあるショットキー接触を取り入れることで、接続部の全てをオーミック接触とする場合に比べて、逆回復時のリカバリー電流が小さくなり、リカバリーロスを低減して、リカバリー特性を改善することができるようになる。
【００３１】
なお、こうした構造において、例えば請求項９に記載の発明のように、前記第２電極層と前記Ｐ導電型層との間に、バリア膜が形成されていることとすれば、第２電極層とＰ導電型層との接触部における合金反応や、Ｐ導電型層を構成する構成材料の第２電極層への拡散を抑制することができるようになる。
【００３２】
さらに、請求項１０〜１２のいずれかに記載の発明のように、前記第２トレンチの底面における前記第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されているとともに、前記第２トレンチの側面における第２電極層と前記Ｐ導電型層との間にはバリア膜が形成されていないこととしてもよい。半導体装置としてのこのような構造では、第２トレンチの底面における第２電極層とＰ導電型層との間にはバリア膜が形成されているため、これら第２電極層とＰ導電型層との間の電気的な接続はショットキー接触となる一方、第２トレンチの側面における第２電極層とＰ導電型層との間にはバリア膜が形成されていないため、これら第２電極層とＰ導電型層との間の電気的な接続はオーミック接触となる。そのため、Ｐ導電型層及びＮ導電型半導体基板にて構成されるＰＮ接合ダイオードは第２電極層からＰ導電型層へ注入されるホールの注入量が抑制された低注入ダイオードとなる。
【００３３】
また、上記請求項１〜１２のいずれかに記載の構造において、例えば請求項１３に記載
の発明のように、前記第２トレンチが、前記主面側Ｎ導電型領域を貫通して形成されてい
ることが望ましい。これにより、第２トレンチが主面側Ｎ導電型領域を貫通せずに別位置
に配置される場合に比べて、ＭＯＳトランジスタセルとダイオードセルの配置密度を高め
ることができ、当該半導体装置の体格の小型化を図ることができるようになる。
【００３４】
また、こうした構造において、例えば請求項１４〜１６のいずれかに記載の発明のように、前記Ｐ導電型層が、主面側表面より高濃度層と低濃度層の２層で構成され、前記第２トレンチが、前記低濃度層に達して形成され、前記第２電極層が低濃度層に電気的に接続されていることが好ましい。こうした構造においては、低濃度層と高濃度層の不純物濃度を独立に設定することができる。これにより、高濃度層の不純物濃度をＭＯＳトランジスタセルのチャネルの閾値電圧に好適な不純物濃度に設定し、低濃度層の不純物濃度をダイオードセルのリカバリー電流低減に好適な不純物濃度に設定することが可能となる。従って、上記半導体装置におけるＭＯＳトランジスタセルとダイオードセルの特性制御における互いの干渉を低減することができ、ＭＯＳトランジスタセルとダイオードセルの特性制御が容易になる。
【００３５】
ところで、第２トレンチをＰ導電型層に形成すると、通常、第２トレンチ近傍のＰ導電型層にはダメージ層が生じる。その点、例えば請求項１７に記載の発明のように、前記第２トレンチが前記Ｐ導電型層に形成される際に該第２トレンチ近傍に生じたダメージ層が除去されていることとすれば、Ｐ導電型層と第２トレンチとの界面における特性が安定するようになる。
【００３６】
さらに、例えば請求項１８に記載の発明のように、前記第２トレンチは、前記Ｐ導電型層の内部に達する部分が全体に亘って丸く形成されていることとしてもよい。あるいは、例えば請求項１９に記載の発明のように、前記第２トレンチは、前記Ｐ導電型層の内部に達する部分の角部が丸く形成されていることとしてもよい。すなわち、第２トレンチ先端部の角部が丸く形成されるため、そうした先端部の角部であっても、第２電極層が確実に埋め込まれることになる。従って、こうした先端部の角部で発生することの多い電解集中や応力集中等の発生を抑制することができるようになる。特に、上記請求項８に記載の構造と併用すれば、安定したショットキー接続が得られるようになる。
【００３７】
既述したように、このような半導体装置のＰ導電型層とＮ導電型半導体基板および裏面側Ｎ導電型領域とで構成されるダイオードセル（いわゆる、ボディダイオードセル）は、リカバリー特性を改善できる反面、電流容量は、第２トレンチがなくアノード電極が基板表面で接続される従来のボディダイオードセルに比べて小さくなる。従って、必要な電流容量を確保できなくなるようにも思われる。
【００３８】
その点、例えば請求項２０に記載の発明のように、前記ダイオードセルとは別位置の前記Ｐ導電型層が形成されていない領域において、前記Ｎ導電型半導体基板の主面側の表層部に、主面側第２Ｐ導電型領域が形成され、前記第２電極層が、前記主面側第２Ｐ導電型領域に電気的に接続されており、前記主面側第２Ｐ導電型領域と前記Ｎ導電型半導体基板および前記裏面側Ｎ導電型領域とで構成され、前記第２電極層をアノード電極とし前記第３電極層をカソード電極とする第２ダイオードセルが、前記ダイオードセルに併設されていることとすれば、ダイオードセルとは別位置に第２ダイオードセルを併設するため、必要な電流容量を確保することができるようになる。なお、第２ダイオードセルでは、従来技術と同様に、アノード電極が基板表面で主面側第２Ｐ導電型領域に接続される。しかしながら、主面側第２Ｐ導電型領域はＭＯＳトランジスタセルから離れた位置に形成されるうえ、不純物濃度を適宜設定することができるため、リカバリー特性の悪化は抑制されている。
【００３９】
一方、請求項２１に記載の発明は、上記請求項４に記載の半導体装置を製造する方法であって、前記Ｎ導電型半導体基板の主面に対し所定角度にてイオン注入を行うことで、前記主面側Ｐ導電型領域のうち前記第２電極層との接触部分を、この接触部分以外の部分よりも高濃度のＰ導電型に設定することを特徴とする。これにより、上記請求項４に記載の半導体装置を製造することができる。
【００４０】
また、請求項２２に記載の発明は、上記請求項１０〜１２のいずれかに記載の半導体装置を製造する方法であって、前記Ｎ導電型半導体基板に対し前記第２トレンチを形成する第２トレンチ形成工程と、前記第２トレンチ形成工程にて第２トレンチを形成した後、スパッタリングにて、前記第２トレンチの側面にバリア膜を形成することなく、前記第２トレンチの底面にバリア膜を形成するバリア膜形成工程と、バリア膜形成工程にてバリア膜が形成された第２トレンチ内に前記第２電極層を埋め込んだ後、所定温度にて熱処理を行う熱処理工程とを備えることを特徴とする。これにより、上記請求項１０〜１２のいずれかに記載の半導体装置を製造することができる。
【００４１】
さらに、請求項２３に記載の発明は、上記請求項１７に記載の半導体装置を製造する方法であって、前記第２トレンチが前記Ｐ導電型層に形成される際に、この第２トレンチ近傍に生じたダメージ層をドライエッチングにて除去する除去工程を備えることを特徴とする。これにより、上記請求項１７に記載の半導体装置を製造することができる。
【００４２】
上記請求項１〜２０に記載の半導体装置及び上記請求項２１〜２３に記載の半導体装置の製造方法は、Ｎ導電型半導体基板の主面側の表層部にＰ導電型層が形成され、ＮチャネルのＭＯＳトランジスタセルと主面側のＰ導電型層をアノードとするダイオードセルが形成された半導体装置及びその製造方法である。一方、請求項２４〜４３に記載の半導体装置及び上記請求項４４〜４６に記載の半導体装置の製造方法は、Ｐ導電型半導体基板の主面側の表層部にＮ導電型層が形成され、ＰチャネルのＭＯＳトランジスタセルと主面側のＮ導電型層をカソードとするダイオードセルが形成された半導体装置及びその製造方法である。
【００４３】
請求項２４〜４３に記載の半導体装置は、請求項１〜２０に記載の半導体装置における各領域の導電型を全て逆転した半導体装置であり、上記した請求項１〜２０に記載の半導体装置に対する効果の説明は、請求項２４〜４３に記載の半導体装置にも同様に適用できることは言うまでもない。同様に、請求項４４〜４６に記載の半導体装置の製造方法は、請求項２１〜２３に記載の半導体装置における各領域の導電型を全て逆転した半導体装置の製造方法であり、上記した請求項２１〜２３に記載の半導体装置の製造方法に対する効果の説明は、請求項４４〜４６に記載の半導体装置の製造方法にも同様に適用できることは言うまでもない。
【００４４】
したがって、請求項２４〜４３に記載の半導体装置及び請求項４４〜４６に記載の半導体装置の製造方法も、ＭＯＳトランジスタセルの特性を損なうことなく、ダイオードセルのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない半導体装置とすることができ、そのような半導体装置を製造することができる。
【００４５】
既述したＭＯＳトランジスタセルとダイオードセルが同じ半導体基板に併設されてなる半導体装置であって、ＭＯＳトランジスタセルの特性を損なうことなく、ダイオードセルのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない上記半導体装置は、例えば請求項４７に記載の発明のように、インバータ回路に用いられる半導体装置であって、前記ダイオードセルが、フリーホイールダイオードとして用いられる場合に好適である。同様に、第２ダイオードセルがある場合には、例えば請求項４８に記載の発明のように、上記半導体装置は、インバータ回路に用いられる半導体装置であって、前記ダイオードセルおよび第２ダイオードセルが、フリーホイールダイオードとして用いられる場合に好適である。
【００４６】
上記請求項４９〜５２に記載の半導体装置及び上記請求項５３〜５５に記載の半導体装置の製造方法は、Ｎ導電型半導体基板の主面側の表層部にＰ導電型層が形成され、ＮチャネルのＩＧＢＴセルと主面側のＰ導電型層をアノードとするダイオードセルが形成された半導体装置及びその製造方法である。また、請求項５６〜５９に記載の半導体装置及び上記請求項６０〜６２に記載の半導体装置の製造方法は、Ｐ導電型半導体基板の主面側の表層部にＮ導電型層が形成され、ＰチャネルのＩＧＢＴセルと主面側のＮ導電型層をカソードとするダイオードセルが形成された半導体装置及びその製造方法である。
【００４７】
請求項４９〜５２並びに５６〜５９に記載の半導体装置は、請求項４〜６及び１０〜１２並びに請求項２７〜２９及び３３〜３５に記載の半導体装置を構成するＭＯＳトランジスタセルをＩＧＢＴセルに置換した半導体装置であり、上記した請求項４〜６及び１０〜１２並びに請求項２７〜２９及び３３〜３５に記載の半導体装置に対する効果の説明は、請求項４９〜５２並びに５６〜５９に記載の半導体装置にも同様に適用することは言うまでもない。同様に、請求項５３〜５５及び６０〜６２に記載の半導体装置の製造方法は、請求項２１〜２３及び請求項４４〜４６に記載の半導体装置を構成するＭＯＳトランジスタセルをＩＧＢＴセルに置換した半導体装置の製造方法であり、上記した請求項４〜６及び１０〜１２並びに２７〜２９及び３３〜３５に記載の半導体装置の製造方法に対する効果の説明は、請求項５３〜５５及び６０〜６２に記載の半導体装置の製造方法にも同様に適用することは言うまでもない。
【００４８】
したがって、請求項４９〜５２並びに５６〜５９に記載の半導体装置並びに請求項５３〜５５及び６０〜６２に記載の半導体装置の製造方法も、ＩＧＢＴセルの特性を損なうことなく、ダイオードセルのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない半導体装置とすることができ、そのような半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００４９】
（第１の実施の形態）
以下、本発明に係る半導体装置の第１の実施の形態について、図１を参照して説明する。なお、図１は、第１の実施の形態の半導体装置１００の側面断面図である。図１に示されるように、本実施の形態の半導体装置１００は、先の図１５に示した半導体装置９０に準じた構造を有しており、半導体装置９０と同一の要素については、同一の符号を付して示している。
【００５０】
図１に示されるように、半導体装置１０１は、トレンチ型ＭＯＳトランジスタセル（以下、単にＭＯＳトランジスタセルとも記載）１０１ｔとダイオードセル１０１ｄとが併設された半導体基板１を有している。換言すれば、寄生ダイオードセル１０１ｄを内蔵するトレンチ型ＭＯＳトランジスタセル１０１ｔが半導体基板１に多数形成されている。
【００５１】
詳しくは、この半導体装置１０１では、表面から内部に向かって不純物濃度が低下するＰ導電型（Ｐ）層２ａがＮ導電型（Ｎ−）半導体基板１の主面側の表層部に形成され、不純物を高濃度に含有する主面側Ｎ導電型（Ｎ＋）領域３ａと主面側Ｐ導電型（Ｐ＋）領域４ａがＰ導電型層２ａ内の表層部に形成されている。主面側Ｐ導電型領域４ａは、ＭＯＳトランジスタセル１０１ｔのゲート電極となる後述の第１電極層８ａに届かないように拡散形成されている。また、不純物を高濃度に含有する裏面側Ｎ導電型（Ｎ＋）領域６がＮ導電型半導体基板１の裏面側の表層部に形成されている。なお、図１に示す半導体装置１０１のように、主面側Ｎ導電型領域３ａに隣接して主面側Ｐ導電型領域４ａを配置することが好ましい。これにより、主面側Ｐ導電型領域４ａと主面側Ｎ導電型領域３ａを離して配置する場合に比べて、ＭＯＳトランジスタセル１０１ｔとダイオードセル１０１ｄの配置密度を高めることができ、半導体装置の体格の小型化を図ることができるようになる。
【００５２】
半導体装置１０１では、主面側Ｎ導電型領域３ａとＰ導電型層２ａを貫通して、Ｎ導電型半導体基板１に達する第１トレンチＴ１が形成されている。また、半導体装置１０１では、従来の半導体装置９０（図１５参照）と異なり、主面側Ｐ導電型領域４ａを貫通して、Ｐ導電型層２ａの内部に達する第２トレンチＴ２が形成されている。なお、半導体装置１０１においては、第２トレンチＴ２が、主面側Ｎ導電型領域３ａを貫通して形成されている。これにより、第２トレンチＴ２が主面側Ｎ導電型領域３ａを貫通せずに別位置に配置される場合に比べて、ＭＯＳトランジスタセル１０１ｔとダイオードセル１０１ｄの配置密度を高めることができ、半導体装置の体格の小型化を図ることができるようになる。
【００５３】
半導体装置１０１では、側壁に形成された絶縁膜７ａを介して第１トレンチＴ１内に埋め込まれた例えばポリシリコン等からなる第１電極層８ａを、ＭＯＳトランジスタセル１０１ｔのゲート電極としている。また、半導体装置１０１では、Ｎ導電型半導体基板１の主面側の表面上に、層間絶縁膜９を介して例えばアルミニウム等からなる第２電極層１０が形成されている。第２電極層１０は、第２トレンチＴ２内にも埋め込まれている。第２電極層１０は、主面側Ｎ導電型領域３ａおよび主面側Ｐ導電型領域４ａを貫通してＰ導電型層２ａに電気的に接続され、ＭＯＳトランジスタセル１０１ｔのソース電極およびダイオードセル１０１ｄのアノード電極となっている。また、第２電極層１０は、主面側Ｎ導電型領域３ａと主面側Ｐ導電型領域４ａにも接続され、これらを短絡している。従って、ＭＯＳトランジスタセル１０１ｔにおけるソースとチャネル間が電気的にショートして、チャネルの電位が固定され、ＭＯＳトランジスタセル１０１ｔの動作が安定する。
【００５４】
また、図１に示すように、層間絶縁膜９の表面および第２トレンチＴ２の内表面には、例えばチタン（Ｔｉ）やタングステン（Ｗ）等を用いてバリアメタル（バリア膜）１２ａが形成されている。すなわち、第２電極層１０は、Ｐ導電型層２ａと、該Ｐ導電型層２ａの表層部に形成された、主面側Ｎ導電型領域３ａおよび主面側Ｐ導電型領域４ａと、バリアメタル１２ａを介して接触している。これにより、第２電極層１０とＰ導電型層２ａとの接触部における合金反応や、Ｐ導電型層２ａの構成材料である例えばシリコン原子が第２電極層１０へ拡散することを抑制することができるようになる。
【００５５】
また、図１に破線で示すように、第２トレンチＴ２は、Ｐ導電型層２ａの内部に達する部分、すなわち、先端部の角部Ｒ１が丸く形成されている。これにより、第２電極層１０（正確にはバリアメタル１２ａ）を第２トレンチＴ２の隅々に埋め込むことが容易となる。また、その結果、第２トレンチＴ２に埋め込まれた第２電極層１０の先端部に角部がなくなるため、先端部で発生することの多い電界集中や応力集中等の発生を抑制することができるようになる。なお、第２トレンチＴ２の先端部の角部Ｒ１を丸く形成することとしたが、これに限らず、第１トレンチＴ１の先端部のように、第２トレンチＴ２の先端部を全体にわたって丸く形成することとしてもよい。これによっても、先端部の角部Ｒ１を丸く形成する場合と同等の効果を得ることができるようになる。
【００５６】
なお、こうした第２トレンチＴ２は、適宜のトレンチエッチングを通じて形成される。その際、Ｐ導電型層２ａの第２トレンチＴ２近傍にダメージ層が生じることがある。こうしたダメージ層が生じると、金属のダメージ層への付着性が低下するため、第２電極層１０が第２トレンチＴ２内に均一に埋め込まれなくなるおそれがある。その点、第２トレンチＴ２をＰ導電型層２ａに形成する際に生じたダメージ層を、例えばＣＤＥ等を通じて予め除去しておくことで、Ｐ導電型層２ａと第２トレンチＴ２との界面における特性が安定するようになる。また、ダメージ層の除去に併せて、第２トレンチＴ２先端部の角部Ｒ１を丸く形成したり、第２トレンチＴ２先端部を全体にわたって丸く形成したりしてもよい。
【００５７】
また、図１に示すように、半導体装置１０１では、Ｎ導電型半導体基板１の裏面側の表面上に形成され、裏面側Ｎ導電型領域６に電気的に接続する第３電極層１１を、ＭＯＳトランジスタセル１０１ｔのドレイン電極およびダイオードセル１０１ｄのカソード電極としている。
【００５８】
半導体装置１０１においては、Ｎ導電型半導体基板１の主面側の表層部に形成された表面から内部に向かって不純物濃度が低下するＰ導電型層２ａが、ＭＯＳトランジスタセル１０１ｔのチャネル形成層となり、ダイオードセル１０１ｄの一部を構成する。半導体装置１０１におけるＭＯＳトランジスタセル１０１ｔの構造は、従来の一般的なＭＯＳトランジスタセルの単体構造と同様である。従って、半導体装置１０１のＭＯＳトランジスタセル１０１ｔでは、従来の一般的なＭＯＳトランジスタセル単体の特性と同じ特性を確保することができる。
【００５９】
また、ＭＯＳトランジスタセル１０１ｔとダイオードセル１０１ｄが併設されている半導体装置１０１では、主面側Ｎ導電型領域３ａ、Ｐ導電型層２ａおよびＮ導電型半導体基板１で寄生ＮＰＮトランジスタが構成される。この寄生ＮＰＮトランジスタの構造も、ＭＯＳトランジスタセル９０ｔ（図１５参照）とダイオードセル９０ｄが併設されている従来の半導体装置９０と同様である。従って、半導体装置１０１の耐サージ特性についても、図１５に示した従来の半導体装置９０と比べて、特に劣化することはない。
【００６０】
一方、従来の半導体装置９０のダイオードセル９０ｄでは、アノード電極である第２電極層１０が、基板表面において主面側Ｐ導電型領域４を介してＰ導電型層２に電気的に接続されている。これに対して、半導体装置１０１のダイオードセル１０１ｄでは、Ｐ導電型層２ａの内部に達する第２トレンチＴ２内に埋め込まれた第２電極層１０が、ダイオードセル１０１ｄのアノード電極として、Ｐ導電型層２ａに電気的に接続されている。このアノード電極が接続されるＰ導電型層２ａの内部は、表面に比べて低い不純物濃度となっている。これによって、半導体装置１０１のダイオードセル１０１ｄでは、第２トレンチＴ２がなくアノード電極が基板表面で接続される図１５に示した従来のダイオードセル９０ｄに比べて、順方向動作時における注入ホール濃度が低減される。従って、図１の半導体装置１０１のダイオードセル１０１ｄでは、図１８で説明した逆回復時のリカバリー電流Ｉｒｒも小さくなり、リカバリーロスが低減されて、リカバリー特性が改善される。
【００６１】
以上説明したように、半導体装置１０１は、ＭＯＳトランジスタセル１０１ｔとこのＭＯＳトランジスタセル１０１ｔに内蔵されるダイオードセル１０１ｄが同じ半導体基板１に形成されている半導体装置であって、ＭＯＳトランジスタセル１０１ｔの特性を損なうことなく、ダイオードセル１０１ｄのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない半導体装置とすることができる。
【００６２】
なお、半導体装置１０１においては、Ｐ導電型層２ａ内の表層部に、主面側Ｐ導電型領域４ａが形成され、第２トレンチＴ２が、主面側Ｐ導電型領域４ａを貫通して形成されている。また、第２電極層１０は、第２トレンチＴ２の側面で主面側Ｐ導電型領域４ａに接続され、第２電極層１０と主面側Ｐ導電型領域４ａの接続が、オーミック接触となっている。主面側Ｐ導電型領域４ａの不純物濃度は、一般的に、「１×１０＾１９［ｃｍ−３］」以上であり、ソース電極と良好なオーミック接触となる。
【００６３】
上記半導体装置１０１の構造は、ＭＯＳトランジスタセル１０１ｔのソース電極である第２電極層１０が、主面側Ｐ導電型領域４ａに接続された構造となる。このため、半導体装置１０１においては、ＭＯＳトランジスタセル１０１ｔのチャネル形成層であるＰ導電型層２ａの電位を、確実に固定することができる。特に、主面側Ｐ導電型領域４ａの形成によってＰ導電型層ピンチ抵抗が低減されるために、既述した寄生ＮＰＮトランジスタ動作はしにくくなり、対サージ耐量が向上する。また、上記半導体装置１０１の構造は、ダイオードセル１０１ｄのアノード電極でもある第２電極層１０が、第２トレンチＴ２の側面で主面側Ｐ導電型領域４ａに接続され、第２トレンチＴ２の先端でＰ導電型層２ａの内部に接続された構造でもある。このため、後述するように、主面側Ｐ導電型領域４ａが形成されることによって、ダイオードセル１０１ｄのリカバリー特性が悪化することもない。
【００６４】
また、半導体装置１０１において、表面から内部に向かって不純物濃度が低下するＰ導電型層２ａは、１重拡散による１層の構成としてもよいが、例えば２重拡散等を用いて、主面側表面より高濃度層（すなわち浅い拡散層）２ａｈと低濃度層（すなわち深い拡散層）２ａｌの２層で構成することが好ましい。図１では、低濃度層２ａｌと高濃度層２ａｈを、細い破線で区分して示した。図１に示したように、Ｐ導電型層２ａを低濃度層２ａｌと高濃度層２ａｈの２層とした場合には、第２トレンチＴ２を、低濃度層２ａｌに達するように形成し、第２電極層１０を低濃度層２ａｌに電気的に接続する。
【００６５】
また、上記Ｐ導電型層２ａの２層構造により、半導体装置１０１においては、低濃度層２ａｌと高濃度層２ａｈの不純物濃度を独立に設定することができる。これによって、高濃度層２ａｈの不純物濃度をＭＯＳトランジスタセル１０１ｔのチャネルの閾値電圧に好適な不純物濃度に設定し、低濃度層２ａｌの不純物濃度をダイオードセル１０１ｄのリカバリー電流低減に好適な不純物濃度に設定することが可能となる。従って、Ｐ導電型層２ａの２層構造により、半導体装置１０１におけるＭＯＳトランジスタセル１０１ｔとダイオードセル１０１ｄの特性制御における互いの干渉を低減することができ、ＭＯＳトランジスタセル１０１ｔとダイオードセル１０１ｄの特性制御が容易になる。
【００６６】
また、第２トレンチＴ２の先端における第２電極層１０とＰ導電型層２ａの電気的な接続は、ショットキー接触であることが好ましい。ショットキー接触は、整流作用があり、ダイオード順方向動作時に電子電流のみを流して、オーミック接触部からのホールの注入を減らしてくれる。これによって、リカバリー時にはショットキー接触部がホールを抜き取ってくれるため、その結果リカバリー特性が改善される。このように、ダイオードセルのアノード電極の要部である第２トレンチＴ２の先端の第２電極層１０とＰ導電型層２ａの電気的な接続に、整流作用のあるショットキー接触を取り入れることで、接続部の全てをオーミック接触とする場合に比べて、逆回復時のリカバリー電流が小さくなり、リカバリーロスを低減して、リカバリー特性を改善することができる。
（第２の実施の形態）
以下、本発明に係る半導体装置の第２の実施の形態について図２を参照しつつ説明する。なお、図２は、本実施の形態の半導体装置の側面断面構造を示す模式図である。
【００６７】
同図２に示すように、本実施の形態の半導体装置１０２も、先の図１に示した半導体装置１０１に準じた構造を有している。すなわち、半導体装置１０２においても、先の図１に示した半導体装置１０１におけるＭＯＳトランジスタセル１０１ｔおよびダイオードセル１０１ｄに準じた構造を有するＭＯＳトランジスタセル１０２ｔおよびダイオードセル１０２ｄが、Ｎ導電型半導体基板１に多数形成されている。ただし、本実施の形態の半導体装置１０２では、ＭＯＳトランジスタセル１０２ｔは、トレンチ型のＭＯＳトランジスタではなく、プレーナ型のＭＯＳトランジスタがＮ導電型半導体基板１に多数形成されている。
【００６８】
すなわち、この半導体装置１０２では、先の図１に示した半導体装置１０１と同様に、表面から内部に向かって不純物濃度が低下するＰ導電型（Ｐ）領域２ｂがＮ導電型（Ｎ−）半導体基板１の主面側の表層部に形成されており、不純物を高濃度に含有する主面側Ｎ導電型（Ｎ＋）領域３ｂがＰ導電型領域２ｂ内の表層部に、半導体基板１の主面に到達するように形成されている。また、同じく不純物を高濃度に含有する主面側Ｐ導電型（Ｐ＋）領域４ｂが、Ｐ導電型（Ｐ）領域２ｂ内の、主面側Ｎ導電型（Ｎ＋）領域３ｂの直下に形成されている。なお、主面側Ｐ導電型（Ｐ＋）領域４ｂは、図２に示されるように、主面側Ｎ導電型領域３ｂの周りを全て覆うようには形成されておらず、Ｐ導電型領域２ｂと主面側Ｎ導電型領域３ｂとのＰＮ接合が確保されるように拡散形成されている。また、図２に示すように、不純物を高濃度に含有する裏面側Ｎ導電型（Ｎ＋）領域６がＮ導電型半導体基板１の裏面側の表層部に形成されている。
【００６９】
ただし、半導体装置１０２では、先の図１に示した半導体装置１０１と異なり、第１トレンチＴ１は形成されておらず、主面側Ｎ導電型領域３ｂ及び主面側Ｐ導電型領域４ｂを貫通するように、Ｐ導電型領域２ｂの深層部に達する第２トレンチＴ２が形成されている。これにより、第２トレンチＴ２が主面側Ｎ導電型領域３ｂを貫通せずに別位置に配置される場合に比べて、ＭＯＳトランジスタセル１０２ｔとダイオードセル１０２ｄの配置密度を高めることができ、半導体装置の体格の小型化を図ることができるようになる。
【００７０】
また、半導体装置１０２では、半導体基板１の主面側の表面上に、Ｐ導電型領域２ｂ、主面側Ｎ導電型領域３ｂ、および、Ｐ導電型領域２ｂが形成されていない部分に接触するように、例えばシリコン酸化膜（ＳｉＯ２）からなる絶縁膜７ｂが形成されており、この絶縁膜７ｂの表面上に第１電極層８ｂが、ＭＯＳトランジスタセル１０２ｔのゲート電極として形成されている。
【００７１】
また、半導体装置１０２では、半導体基板１の主面側の表面上に、層間絶縁膜９を介して例えばアルミニウム等からなる第２電極層１０が形成されている。第２電極層１０は、第２トレンチＴ２内にも埋め込まれている。この第２電極層１０は、主面側Ｎ導電型領域３ｂおよび主面側Ｐ導電型領域４ｂを貫通してＰ導電型領域２ｂに電気的に接続され、ＭＯＳトランジスタセル１０２ｔのソース電極およびダイオードセル１０２ｄのアノード電極となっている。第２電極層１０は、主面側Ｎ導電型領域３ｂと主面側Ｐ導電型領域４ｂにも接続され、これらを短絡している。従って、ＭＯＳトランジスタセル１０２ｔにおけるソースとチャネル間が電気的にショートして、チャネルの電位が固定され、ＭＯＳトランジスタセル１０２ｔの動作が安定する。
【００７２】
また、図２に破線で示すように、第２トレンチＴ２は、Ｐ導電型層２ａの内部に達する部分、すなわち、先端部Ｒ２が全体にわたって丸く形成されている。これにより、第２電極層１０（正確にはバリアメタル１２ｂ）１１を第２トレンチＴ２の隅々に埋め込むことが容易となる。また、その結果、第２トレンチＴ２に埋め込まれた第２電極層１０の先端部に角部がなくなるため、側面断面視矩形状（通常のトレンチ形状）の先端部で発生することの多い電界集中や応力集中等の発生を抑制することができるようになる。
（第３の実施の形態）
以下、本発明に係る半導体装置の第３の実施の形態について図３を参照しつつ説明する。なお、図３は、本実施の形態の半導体装置の側面断面構造を示す模式図である。
【００７３】
この図３に示すように、本実施の形態の半導体装置１０３も、先の図１に示した半導体装置１０１に準じた構造を有している。すなわち、半導体装置１０３においても、先の図１に示した半導体装置１０１におけるＭＯＳトランジスタセル１０１ｔおよびダイオードセル１０１ｄに準じた構造を有するＭＯＳトランジスタセル１０３ｔおよびダイオードセル１０３ｄが、Ｎ導電型半導体基板１に多数形成されている。
【００７４】
ただし、本実施の形態の半導体装置１０３では、図３に示すように、ダイオードセル１０３ｄとは別位置のＰ導電型層２ａが形成されていない領域において、Ｎ導電型半導体基板１の主面側の表層部に、主面側第２Ｐ導電型（Ｐ）領域２ｃが形成されている。また、第２電極層１０は、Ｐ導電型層２ａだけでなく、主面側第２Ｐ導電型領域２ｃに電気的に接続されている。従って、半導体装置１０３では、主面側第２Ｐ導電型領域２ｃとＮ導電型半導体基板１および裏面側Ｎ導電型領域６とで構成され、第２電極層１０をアノード電極とし第３電極層１１をカソード電極とする第２ダイオードセル１０３ｄ２が、ダイオードセル１０３ｄに併設されてなる構成となっている。
【００７５】
詳しくは、先の図１に示す半導体装置１０１のＰ導電型層２ａとＮ導電型半導体基板１および裏面側Ｎ導電型領域６とで構成されるダイオードセル（いわゆるボディダイオードセル）１０１ｄは、既述したように、リカバリー特性を改善できる一方、図１５に示した第２トレンチＴ２がなく第２電極層（アノード電極）１０が基板表面で接続される従来のボディダイオードセル９０ｄに比べて、電流容量が小さくなる。このため、図３に示す半導体装置１０３のように、（ボディ）ダイオードセル１０３ｄとは別位置に第２ダイオードセル１０３ｄ２を併設することで、必要な電流容量を確保することができるようになる。
【００７６】
なお、上記第２ダイオードセル１０３ｄ２では、第２電極層（アノード電極）１０が従来と同様に基板表面で主面側第２Ｐ導電型領域２ｃに接続されるが、主面側第２Ｐ導電型領域２ｃはＭＯＳトランジスタセル１０３ｔから離れた位置に形成できると共に不純物濃度を適宜設定することができ、これによってリカバリー特性の悪化を抑制することができる。
【００７７】
なお、図１〜図３に示した半導体装置１０１〜１０３は、Ｎ導電型半導体基板１の主面側の表層部にＰ導電型層２ａが形成され、ＮチャネルのＭＯＳトランジスタセルと主面側のＰ導電型層２ａをアノードとするダイオードセルが形成された半導体装置である。一方、上記半導体装置１０１〜１０３における各領域の導電型を全て逆転した半導体装置で、Ｐ導電型半導体基板の主面側の表層部にＮ導電型層が形成され、ＰチャネルのＭＯＳトランジスタセルと主面側のＮ導電型層をカソードとするダイオードセルが形成された半導体装置についても、上記した半導体装置１０１〜１０３に対する効果の説明が同様に適用できることは言うまでもない。従って、上記半導体装置１０１〜１０３における各領域の導電型を全て逆転した半導体装置も、ＭＯＳトランジスタセルの特性を損なうことなく、ダイオードセルのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない半導体装置とすることができる。
【００７８】
以上に示した本発明の半導体装置は、いずれも、ＭＯＳトランジスタセルとこのＭＯＳトランジスタセルに内蔵されるダイオードセルが同じ半導体基板に形成された半導体装置であって、ＭＯＳトランジスタセルの特性を損なうことなく、ダイオードセルのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない半導体装置となっている。従って、上記半導体装置は、インバータ回路に用いられる半導体装置であって、当該半導体装置においてＭＯＳトランジスタと共に併設されるダイオードおよび第２ダイオードが、フリーホイールダイオードとして用いられる場合に好適である。
【００７９】
なお、本発明に係る半導体装置は、上記第１〜第３の実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
【００８０】
上記第１〜第３の実施の形態では、トレンチ型ＭＯＳトランジスタセルとダイオードセルとが同じ半導体基板に併設されている半導体装置１０１及び１０３、並びに、プレーナ型ＭＯＳトランジスタセルとダイオードセルとが同じ半導体基板に併設されている半導体装置１０２としていたがこれに限らない。他に例えば、これらＭＯＳトランジスタセルをＩＧＢＴセルに置き換えた半導体装置としてもよい。
（第４の実施の形態）
以下、本発明に係る半導体装置の第４の実施の形態について、図４及び図５を参照して説明する。なお、図４は、第４の実施の形態の半導体装置１０４について主面Ｓ上の平面構造を示す平面図であり、図５（ａ）は、図４中のＡ−Ａ’線に沿った側面断面図であり、図５（ｂ）は、図４中のＢ−Ｂ’線に沿った側面断面図である。これら図４及び図５に示されるように、本実施の形態の半導体装置１０４も、先の図１に示した半導体装置１０１に準じた構造を有している。そのため、半導体装置１０１と同一の要素については、同一の符号を付して示し、ここでの重複する説明を割愛する。
【００８１】
ただし、本実施の形態では、半導体装置１０４は、先の図１に示した半導体装置１０１におけるＭＯＳトランジスタセル１０１ｔがＩＧＢＴセル１０４ｉに置換されている。すなわち、Ｎ導電型半導体基板１には、ＩＧＢＴセル１０４ｉおよびダイオードセル１０４ｄが多数形成されている。
【００８２】
詳しくは、図５（ａ）及び（ｂ）に示されるように、Ｎ導電型半導体基板１の裏面側の表層部には、不純物を高濃度に含有する裏面側Ｐ導電型（Ｐ＋）領域５及び裏面側Ｎ導電型（Ｎ＋）領域６が形成されており、Ｎ導電型半導体基板１の裏面側の表面上には、これら裏面側Ｐ導電型領域５および裏面側Ｎ導電型領域６に電気的に共通接続してこれらを短絡する第３電極層１１が形成されている。この第３電極層１１は、ＩＧＢＴセル１０４ｉのコレクタ電極およびダイオードセル１０４ｄのカソード電極として機能する。また、Ｎ導電型半導体基板１の主面Ｓ側の表面上には、例えばアルミニウム（Ａｌ）からなる第２電極層１０が層間絶縁膜９を介して形成されており、この第２電極層１０は第２トレンチＴ２内にも埋め込まれている。第２電極層１０は、主面側Ｎ導電型領域３ａおよび後述の主面側Ｐ導電型領域４ａを貫通して、あるいは、主面側Ｎ導電型領域３ａおよび後述の主面側Ｐ導電型領域４ｃを貫通して、Ｐ導電型層２ａに電気的に接続されており、ＩＧＢＴセル１０４ｉのエミッタ電極及びダイオードセル１０４ｄのアノード電極として機能する。また、第１トレンチＴ１内には、例えばポリシリコンからなる第１電極層８ａが埋め込まれており、この第１電極層８ａはＩＧＢＴセル１０４ｉのゲート電極として機能する。
【００８３】
また、本実施の形態では、半導体装置１０４は、上記主面側Ｐ導電型領域として、Ｎ導電型半導体基板１の主面Ｓに露出する露出面及びＮ導電型半導体基板１の主面Ｓに露出しない非露出面の双方を有する主面側Ｐ導電型領域４ｃと、Ｎ導電型半導体基板１の主面Ｓに露出しない非露出面のみを有する主面側Ｐ導電型領域４ａとを備える。そして、図５（ａ）に示されるように、第２電極層１０は、主面側Ｐ導電型領域４ｃの非露出面に第２トレンチＴ２の側面で電気的に接続されているだけでなく、主面側Ｐ導電型領域４ｃの露出面にＮ導電型半導体基板１の主面Ｓでも電気的に接続されている。一方、図５（ｂ）に示されるように、第２電極層１０は、主面側Ｐ導電型領域４ａの非露出面に第２トレンチＴ２の側面で電気的に接続されている。
【００８４】
また、本実施の形態では、図４に示されるように、Ｎ導電型半導体基板１の主面Ｓ上で、主面側Ｐ導電型領域４ａと主面側Ｐ導電型領域４ｃは、例えば「３［μｍ］」のピッチにて、平面視矩形状にて交互に形成されている（いわゆる、ストライプラダーパターン）。さらに、第１電極層８ａは、第２トレンチＴ２を挟んで、例えば「５［μｍ］」の間隔にて形成されている。
【００８５】
ここで例えば、半導体装置が図５（ｂ）に示した側面断面構造のみで構成されているとすると、第２電極層１０は、主面側Ｐ導電型領域４ａの非露出面に第２トレンチＴ２の側面でのみ電気的に接続される。そのため、ダイオードリカバリー動作時にリカバリー電流が「Ｎ導電型半導体基板１→Ｐ導電型層２ａ→主面側Ｐ導電型領域４ａ（非露出面）→第２電極層１０（第２トレンチＴ２の側面）」といった電流経路をたどって流れ、こうした電流経路にてリカバリー電流が流れると、第２トレンチＴ２の側面での抵抗値が大きいため、寄生ＮＰＮトランジスタが動作しやすくなり、その結果、半導体装置１０４が破壊されるおそれがある。
【００８６】
その点、半導体装置１０４では、図５（ａ）に示した側面断面構造と図５（ｂ）に示した側面断面構造が交互に繰り返し形成される。図５（ａ）に示した断面構造では、第２電極層１０は、主面側Ｐ導電型領域４ｃの非露出面に第２トレンチＴ２の側面で電気的に接続されるだけでなく、主面側Ｐ導電型領域４ｃの露出面にＮ導電型半導体基板１の主面Ｓでも電気的に接続されている。主面側Ｐ導電型領域４ａ及び４ｃの不純物濃度は、Ｎ導電型半導体基板１の主面Ｓから内部に向かって低下するため、Ｎ導電型半導体基板１の主面Ｓにおける第２電極層１０と主面側Ｐ導電型領域４ｃの露出面との間の抵抗値の方が、第２トレンチＴ２の側面における第２電極層１０と主面側Ｐ導電型領域４ｃの非露出面との間の抵抗値よりも小さい。そのため、ダイオードリカバリー動作時にリカバリー電流が「Ｎ導電型半導体基板１→Ｐ導電型層２ａ→主面側Ｐ導電型領域４ｃ（露出面）→第２電極層１０（Ｎ導電型半導体基板１の主面）」といった電流経路をたどって流れるようになる。Ｎ導電型半導体基板１の主面での抵抗値は小さいため、高密度の電流が流れても、寄生ＮＰＮトランジスタが動作しにくくなり、リカバリー電流を引き抜いてくれるため、破壊されにくくなる。すなわち、半導体装置１０４は、高破壊耐量素子となる。
【００８７】
図６に、実験を通じて得られた、先の図５（ｂ）に示した側面断面構造のみの場合と、先の図５（ａ）に示した側面断面構造及び図５（ｂ）に示した側面断面構造を併用した場合との比較結果を一覧にて示す。この図６に示すように、図５（ｂ）に示した側面断面構造のみの場合、第２トレンチＴ２の側面における第２電極層１０と主面側Ｐ導電型領域４ａの非露出面との間の抵抗値は、およそ「２００００［Ω・μｍ２］」である一方、図５（ａ）に示した側面断面構造及び図５（ｂ）に示した側面構造を併用した場合、Ｎ導電型半導体基板１の主面Ｓにおける第２電極層１０と主面側Ｐ導電型領域４ｃの露出面との間の抵抗値は、およそ「７０［Ω・μｍ２］」である。このように、抵抗値が大きく異なるため、図５（ｂ）に示した側面断面構造のみの半導体装置を破壊するに必要とされる破壊エネルギーを「１」としたとき、図５（ａ）に示した側面断面構造及び図５（ｂ）に示した側面断面構造を併用した半導体装置を破壊するに必要とされる破壊エネルギーは「３」以上となる。本実施の形態の半導体装置１０４は、高破壊耐量素子となっていることが確認されている。
【００８８】
なお、上記実施の形態では、主面側Ｐ導電型領域４ｃの露出面及び非露出面の、Ｎ導電型半導体基板１の主面Ｓ上における平面視形状は、先の図４に示した平面視矩形状に限らず任意である。他に例えば、図７（ａ）に示すように、平面視六角形状に形成された半導体装置１０４ａとしてもよい。また、図７（ｂ）に示すように、平面視格子状に形成された半導体装置１０４ｂとしてもよい。なお、図７（ａ）及び（ｂ）中、主面側Ｐ導電型領域４ｃは、その一部が露出面とされており、非露出面のみとされているわけではない。
（第５の実施の形態）
以下、本発明に係る半導体装置の第５の実施の形態及びその製造方法について、図８及び図９を参照して説明する。なお、図８（ａ）は、第５の実施の形態の半導体装置１０５の平面構造を示す平面図であり、図８（ｂ）は、図８（ａ）中のＣ−Ｃ’線に沿った側面断面図である。図９は、図８に示す構造を有する半導体装置を製造する方法を説明するための模式図である。
【００８９】
図８に示されるように、本実施の形態の半導体装置１０５も、先の図４及び図５に示した半導体装置１０４に準じた構造、すなわち、ＩＧＢＴセル１０５ｉ及びダイオードセル１０５ｄがＮ導電型半導体基板１に多数形成された構造となっている。そのため、半導体装置１０１と同一の要素については、同一の符号を付して示し、ここでの重複する説明を割愛する。
【００９０】
ただし、本実施の形態では、半導体装置１０５は、主面側Ｐ導電型領域として、上記主面側Ｐ導電型領域４ｃを有しておらず、主面側Ｐ導電型領域のうち第２電極層１０との接触部分４１が、この接触部分以外の部分よりも高濃度のＰ導電型に設定されている主面側Ｐ導電型領域４ｄを有している。
【００９１】
半導体装置１０５のこうした構造では、主面側Ｐ導電型領域４ｄのうち第２電極層１０との接触部分４１の抵抗値を低減することができるようになり、この接触部分４１をオーミック接触とすることができるようになる。そのため、寄生ＮＰＮトランジスタのベースピンチ抵抗を低減し、寄生ＮＰＮトランジスタを動作しにくくすることができる。そしてひいては、高い破壊耐量を得ることができるようになる。
【００９２】
また、先の図４及び図５に示した半導体装置１０４では、先の図５（ａ）に示した側面断面構造及び図５（ｂ）に示した側面断面構造をいわゆるストライプラダーパターンにて形成することで、寄生ＮＰＮトランジスタのベース抵抗を低減していた。しかしながら、本実施の形態の半導体装置１０５では、図８（ｂ）に示すように、先の図５（ｂ）に相当する側面断面構造のみであっても寄生ＮＰＮトランジスタのベース抵抗を低減することができるようになる。したがって、Ｎ導電型半導体基板１の主面Ｓに露出する露出面を主面側Ｐ導電型領域に形成する必要がなくなり、第２電極層１０は、主面側Ｐ導電型領域の非露出面に第２トレンチＴ２の側面で電気的に接続するだけでよい。したがって、第２電極層１０と主面側Ｐ導電型領域との接触面積を低減することができ、第２トレンチＴ２を挟む第１トレンチＴ１間のピッチをより狭くすることができるようになる。そしてひいては、半導体装置１０５の体格の小型化を図ることができるようになる。
【００９３】
なお、接触部分４１を低抵抗化するため、ＩＧＢＴセル１０５ｉの駆動電圧を低下することができ、さらに、セル構造が均一となるため、その動作も均一化することができ、破壊耐量の向上を図ることができるようになる。
【００９４】
次に、図９を参照して、こうした半導体装置１０５の製造方法を説明する。半導体装置１０５を製造するに際しては、まず、Ｎ導電型半導体基板１の主面Ｓ上に図示しないマスクを所定パターンにて形成する。このマスクを用いたエッチングにて第２トレンチＴ２を形成した後、マスクを除去し、フォトリソグラフィーを通じてレジストＲｅ１を形成する。このレジストＲｅ１を形成した後、図９に示すように、Ｎ導電型半導体基板１の主面Ｓ（正確にはレジストＲｅ１）に対し、図示しない適宜のイオン注入機を通じて、第２トレンチＴ２の側面に当たる角度（所定角度）にて、例えばボロン（Ｂ）などのＰ導電型不純物をイオン注入する（いわゆる斜めイオン注入）。なお、斜めイオン注入を実行する際、第２トレンチＴ２の側壁（接触部４１）において不純物濃度が最も高くなるように、イオン注入機の注入エネルギーを設定する。
【００９５】
斜めイオン注入の実行後、所定の熱処理を通じて、注入したイオンをＮ導電型半導体基板１の内部に拡散させる。このようにして、主面側Ｐ導電型領域４ｄのうち第２トレンチＴ２の側壁（第２電極層１０との接触部分４１）を、側壁（接触部分４１）以外の部分よりも高濃度のＰ導電型に設定する。そして、Ｎ導電型半導体基板１の主面Ｓ上に形成されたレジストＲｅ１を除去する。
【００９６】
なお、本実施の形態では、第２トレンチＴ２を形成した後、マスクを除去し、レジストＲｅ１を形成していたが、これに限らない。他に例えば、シリコン酸化膜にてマスクを形成した場合には、このシリコン酸化膜を斜めイオン注入のレジストとしても使用することができるため、第２トレンチＴ２の形成にシリコン酸化膜を用いた後、さらに、斜めイオン注入のレジストとしてシリコン酸化膜を用いてもよい。
【００９７】
また、斜めイオン注入の実行時、イオン注入機から発せられるイオンのうち全てのイオンが、Ｐ導電型層２ａ（詳しくはＮ導電型半導体基板１）の主面Ｓに対して所定角度にて注入されるとは限らない。一部のイオンは、所定角度にて注入されず、第２トレンチＴ２の底部に注入されてしまう場合もある。この場合、第２トレンチＴ２の底面におけるＰ導電型層２ａのＰ導電型濃度が高まるため、第２トレンチＴ２の底面における第２電極層１０とＰ導電型層２ａとのショットキー接触が損なわれ、ひいては、リカバリー特性に影響することが懸念される。
【００９８】
その点、図１０に示すように、リソグラフィーを通じてレジストＲｅ１を形成する際、第２トレンチＴ２の底部にレジストＲｅ２が残るように露光することが好ましい。これにより、イオン注入機から発せられるイオンの一部に、第２トレンチＴ２の底部に注入されるイオンがあったとしても、第２トレンチＴ２の底部にレジストＲｅ２が残されるため、これを捕獲することができる。したがって、第２トレンチＴ２の底面における第２電極層１０にＰ導電型不純物のイオンがＰ導電型層２ａに注入されることを低減することができるようになる。これにより、ショットキー接触が損なわれることはなくなり、リカバリー特性に影響はなくなる。ちなみに、斜めイオン注入の実行後、レジストＲｅ２は除去される。
【００９９】
あるいは、斜めイオン注入の実行後、例えば砒素やリンなどのＮ導電型不純物のイオンを第２トレンチＴ２の底部にのみ注入してもよい。斜めイオン注入時にＰ導電型不純物のイオンが第２トレンチＴ２の底部にも注入されると、Ｐ導電型不純物濃度が高められるものの、Ｎ導電型不純物のイオンを第２トレンチＴ２の底部に注入するため、高まったＰ導電型不純物濃度を低めることができる。すなわち、斜めイオン注入により高まる不純物濃度を中和することができる。したがって、第２トレンチＴ２の底面におけるＰ導電型層２ａのＰ導電型濃度が高まることはなくなり、第２トレンチＴ２の底面における第２電極層１０とＰ導電型層２ａとのショットキー接触が損なわれることも、リカバリー特性が受ける影響も低減される。
（第６の実施の形態）
以下、本発明に係る半導体装置の第６の実施の形態について、図１１を参照して説明する。なお、図１１は、第６の実施の形態の半導体装置１０６について、その側面断面構造を示す側面断面図である。この図１１に示されるように、本実施の形態の半導体装置１０６も、先の図５及び図８にそれぞれ示した半導体装置１０４及び１０５に準じた構造、すなわち、ＩＧＢＴセル１０６ｉ及びダイオードセル１０６ｄがＮ導電型半導体基板１に多数形成された構造となっている。そのため、これら半導体装置１０４及び１０５と同一の要素については、同一の符号を付して示し、ここでの重複する説明を割愛する。
【０１００】
ただし、本実施の形態では、半導体装置１０６は、第２トレンチＴ２の底面における第２電極層１０とＰ導電型層２ａとの間には、所定の膜厚以上のバリアメタル１２ｃが形成されている一方、第２トレンチＴ２の側面における第２電極層１０とＰ導電型層２ａとの間には、バリア膜として機能しない程度の薄い金属膜（図示略）が形成されている。したがって、すなわち、第２トレンチＴ２の側面における第２電極層１０とＰ導電型層２ａとの間にはバリアメタル１２ｃが形成されていない。そのため、第２電極層１０とＰ導電型層２ａとの間の電気的な接続はショットキー接触となる一方、第２トレンチＴ２の側面における第２電極層１０とＰ導電型層２ａとの間の電気的な接続はオーミック接触となる。そして、Ｐ導電型層２ａ及びＮ導電型半導体基板１にて構成されるＰＮ接合ダイオードは、第２電極層１０からＰ導電型層２ａへ注入されるホールの注入量が抑制された低注入ダイオードとなる。
【０１０１】
以下、こうした半導体装置１０６の製造方法について説明する。上記構造の半導体装置１０６を製造するにあたっては、まず、第２トレンチ形成工程として、Ｎ導電型半導体基板１の主面Ｓと第２トレンチＴ２の側壁とのなす角度が例えば「８０度〜９０度」となるように、第２トレンチＴ２を例えばエッチングを通じて形成する。
【０１０２】
第２トレンチ形成工程にて第２トレンチＴ２を形成した後、バリアメタル形成工程として、例えば「３５０℃」に設定された雰囲気中において、例えばタングステンを用いて、Ｎ導電型半導体基板１に対し、スパッタ法を通じて、バリアメタル１２ｃを形成する。なお、この製造方法では、例えば「１０００Å〜４０００Å」の膜厚にてバリアメタル１２ｃを形成しようとする。このとき、第２トレンチＴ２の底面においては、例えば「５．５［μｍ］」の膜厚にてバリアメタル１２ｃが形成される。一方、第２トレンチＴ２の側面においては、ほとんど形成されない（実際には、例えば「１００Å」以下の膜厚にて金属膜が形成される）。
【０１０３】
そして、バリアメタル形成工程において、バリアメタル１２ｃが第２トレンチＴ２内に形成され、さらに、例えばアルミニウムを用いて第２電極層１０が埋め込まれた後、熱処理工程が実行される。熱処理工程では、雰囲気温度が例えば「４５０℃〜５５０℃」に設定される。
【０１０４】
こうした温度下においては、アルミニウムは、第２トレンチＴ２の側面にバリアメタル１２ｃがほとんど形成されていないため、Ｐ導電型層２ａ内部に拡散する。アルミニウムはＰ導電型であるため、第２トレンチＴ２の側面には高濃度Ｐ導電型領域４２が形成され、第２トレンチＴ２の側面における第２電極層１０とＰ導電型層２ａとの間の電気的な接続はオーミック接触となる。一方、第２トレンチＴ２の底面にはバリアメタル１２ｃが厚く形成されているため、アルミニウムはＰ導電型層２ａ内部に拡散しない。Ｐ導電型層２ａの、第２トレンチｔ２の底面直下の部分の濃度は、「１×１０＾１６〜１×１０＾１７［ｃｍ＾３］」であるため、第２トレンチＴ２の底面における第２電極層１０とＰ導電型層２ａとの間の電気的な接続はショットキー接触となる。このようにして、半導体装置１０６を製造することができる。
（第７の実施の形態）
以下、本発明に係る半導体装置の第７の実施の形態及びその製造方法について、図１２を参照して説明する。なお、図１２は、第７の実施の形態の半導体装置１０７について、その側面断面構造を示す側面断面図である。
【０１０５】
この図１２に示されるように、本実施の形態の半導体装置１０７も、先の図５、図８及び図１１にそれぞれ示した半導体装置１０４、１０５及び１０６に準じた構造、すなわち、ＩＧＢＴセル１０７ｉ及びダイオードセル１０７ｄがＮ導電型半導体基板１に多数形成された構造となっている。そのため、これら半導体装置１０４、１０５及び１０６と同一の要素については、同一の符号を付して示し、ここでの重複する説明を割愛する。
【０１０６】
ただし、本実施の形態では、半導体装置１０７は、第２トレンチＴ２をＰ導電型層２ａに形成する際に第２トレンチＴ２の側面及び底面を含む内表面全面にわたって形成されたダメージ層が除去されている。具体的には、ダメージ層は、Ｐ導電型層２ａにおよそ「１００〜２００［Å］」だけ形成されており、例えばＣＤＥ（Chemical Dry Etching：化学的ドライエッチング）を通じて除去されている。そして、ダメージ層が除去された状態にて、バリアメタル１２ｄが所定の膜厚で形成されている。これにより、第２トレンチＴ２の内表面への付着性が向上するため、バリアメタル１２ｄは、第２トレンチＴ２の内表面に均一の膜厚にて付着し、第２トレンチＴ２内に埋め込まれる第２電極層１０のＰ導電型層２ａへの拡散を防止するバリア機能が向上する。さらに、第２トレンチＴ２の底部における角部が丸く形成されるため、バリアメタル１２ｄは第２トレンチＴ２の内表面に連続的に付着し、角部における亀裂が発生しないため、この角部でのバリアメタル１２ｄとしての機能が損なわれなくなる。すなわち、バリア性が高められたショットキーダイオードとなっている。
【０１０７】
以下、こうした半導体装置１０７の製造方法について説明する。上記構造を有する半導体装置１０７を製造するにあたっては、まず、第２トレンチ形成工程として、Ｎ導電型半導体基板１（正確にはＰ導電型層２ａ）に、例えばエッチングを通じて第２トレンチＴ２を形成する。
【０１０８】
第２トレンチ形成工程にて第２トレンチＴ２を形成した後、除去工程として、この第２トレンチ近傍に生じたダメージ層を化学的ドライエッチングにて除去する。具体的には、ダメージ層がＰ導電型層２ａにおよそ「１００〜２００［Å］」だけ形成されるため、例えばＣＤＥを通じて、第２トレンチＴ２の内表面からこの深さだけＰ導電型層２ａを除去する。
【０１０９】
そして、バリアメタル形成工程として、例えば「３５０℃」に設定された雰囲気中において、例えばタングステンを用いて、Ｎ導電型半導体基板１に対し、スパッタ法を通じて、バリアメタル１２ｄを形成する。
（第８の実施の形態）
以下、本発明に係る半導体装置の第８の実施の形態及びその製造方法について、図１４を参照して説明する。なお、図１４は、第８の実施の形態の半導体装置１０９について、側面断面構造を示す側面断面図である。この図１４に示されるように、本実施の形態の半導体装置１０９も、先の図５、図８、図１１及び図１２にそれぞれ示した半導体装置１０４〜１０７に準じた構造、すなわち、ＩＧＢＴセル１０９ｉ及びダイオードセル１０９ｄがＮ導電型半導体基板１に多数形成された構造となっている。
【０１１０】
ただし、本実施の形態の半導体装置１０９では、第２電極層１０のうちのＮ導電型半導体基板１の主面Ｓ上の部分を形成する材料として、電気抵抗値の低い例えばアルミニウム等の金属が採用されている一方、第２電極層１０のうちの第２トレンチＴ２に埋め込まれる部分１０ａを形成する材料として、埋め込み性の良好な例えばタングステン（Ｗ）が採用されている。タングステン（Ｗ）は第２トレンチＴ２の角部まで確実に埋め込まれるため、第２電極層１０のうち第２トレンチＴ２に埋め込まれる部分１０ａは、亀裂（スリット）やボイド（空隙）の少ない電極となっている。
【０１１１】
以下、こうした半導体装置１０９の製造方法について説明する。上記構造を有する半導体装置１０９を製造するにあたっては、まず、第２トレンチ形成工程として、例えばエッチングを通じて、Ｎ導電型半導体基板１（詳しくはＰ導電型層２ａ）に第２トレンチＴ２を形成する。
【０１１２】
第２トレンチ形成工程にて第２トレンチＴ２を形成した後、除去工程として、この第２トレンチ近傍に生じたダメージ層を化学的ドライエッチングにて除去する。具体的には、ダメージ層がＰ導電型層２ａにおよそ「１００〜２００［Å］」だけ形成されるため、例えばＣＤＥを通じて、第２トレンチＴ２の内表面からこの深さだけＰ導電型層２ａを除去する。
【０１１３】
除去工程にてダメージ層を除去した後、バリアメタル形成工程として、例えばチタン（Ｔｉ）を用いて、Ｎ導電型半導体基板１の第２トレンチＴ２底面及び側面に、スパッタ法を通じて、バリアメタル１２ｅをおよそ「１０００〜１５００［Å］」だけ形成する。なお、バリアメタル１２ｅの形成後、窒素雰囲気下で例えば「９００〜１０００［℃］」にて熱処理を行ってもよい。この熱処理を行うと、バリアメタル１２ｅの表層（図示略）は窒素雰囲気と反応し、チタンナイトライド（ＴｉＮ）となる。このチタンナイトライド（ＴｉＮ）はおよそ「１００［Å］」の層厚となる。これにより、バリアメタル１２ｅの表層が緻密化されるため、バリアメタルとしてのバリア性が向上する。
【０１１４】
バリアメタル形成工程にてバリアメタルを形成した後、電極層形成工程として、まず、第２トレンチＴ２の隅々まで例えばタングステン（Ｗ）を埋め込む（いわゆるＷプラグ）。タングステン（Ｗ）を埋め込んだ後、例えばＣＭＰ等の平坦化技術を通じて、Ｎ導電型半導体基板１の主面Ｓにあわせてタングステン（Ｗ）を平坦化する。ただし、平坦化を行ったとしても、図１４に示すように、第２トレンチＴ２に埋め込まれた部分１０ａの上面は僅かに窪む。こうしてタングステン（Ｗ）が第２トレンチＴ２に埋め込まれた後、アルミニウムを用いて第２電極層１０が形成する。
（第９の実施の形態）
以下、本発明に係る半導体装置の第９の実施の形態及びその製造方法について、図１３を参照して説明する。なお、図１３は、第９の実施の形態の半導体装置１０８について、側面断面構造を示す側面断面図である。この図１３に示されるように、本実施の形態の半導体装置１０８も、先の図５、図８、図１１、図１２及び図１４にそれぞれ示した半導体装置１０４〜１０７及び１０９に準じた構造、すなわち、ＩＧＢＴセル１０８ｉ及びダイオードセル１０８ｄがＮ導電型半導体基板１に多数形成された構造となっている。
【０１１５】
ところで、先の第８の実施の形態の半導体装置１０９のように、第２電極層１０のうちのＮ導電型半導体基板１の主面Ｓ上の部分を形成する材料として、電気抵抗値の低い例えばアルミニウム等の金属が採用される一方、第２電極層１０のうちの第２トレンチＴ２に埋め込まれる部分を形成する材料として、埋め込み性の良好な例えばタングステンが採用されると、次のような課題が生じることもある。詳しくは、こうした構造では、負荷の短絡時や大電流が流れている際のスイッチング時に、主にＩＧＢＴセルに電流が流れ、第２電極層１０のうちの第２トレンチＴ２に埋め込まれた部分１０ａで発熱する。そして、この発熱に起因して、半導体装置全体としての特性が変化してしまうおそれがある。
【０１１６】
その点、本実施の形態の半導体装置１０８のように、あるいは、既述した半導体装置１０４〜１０７のように、第２電極層１０のうちの第２トレンチＴ２に埋め込まれる部分を形成する材料として、例えばアルミニウム等の熱伝導率の大きい（放熱性の良い）金属を採用することが望ましい。これにより、放熱性が向上するため、短絡耐量やスイッチング耐量を向上することができるようになる。
【０１１７】
なお、本発明に係る半導体装置及びその製造方法は、上記第４〜第９の実施の形態にて例示した構成及び製法に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記第４〜第９の実施の形態を適宜変更した例えば次の形態として実施することもできる。
【０１１８】
上記第４〜第９の実施の形態では、内蔵ダイオードセルを有するＩＧＢＴセルが半導体基板に多数形成された半導体装置１０４〜１０８及びその製造方法としていたがこれに限らない。他に例えば、これらＩＧＢＴセルをトレンチ型ＭＯＳトランジスタやプレーナ型ＭＯＳトランジスタに置き換えた半導体装置及びその製造方法としてもよい。
【図面の簡単な説明】
【０１１９】
【図１】本発明に係る半導体装置の第１の実施の形態について、その側面方向から断面構造を示す側面断面図。
【図２】本発明に係る半導体装置の第２の実施の形態について、その側面方向から断面構造を示す側面断面図。
【図３】本発明に係る半導体装置の第３の実施の形態について、その側面方向から断面構造を示す側面断面図。
【図４】本発明に係る半導体装置の第４の実施の形態について、その平面方向から主面Ｓ上における平面構造を示す平面図。
【図５】第４の実施の形態について、（ａ）は、図４中のＡ−Ａ’線に沿った側面断面図。（ｂ）は、図４中のＢ−Ｂ’線に沿った側面断面図。
【図６】図５（ａ）に示す側面断面構造と図５（ｂ）に示す側面断面構造との比較結果をを一覧にて示す図。
【図７】（ａ）及び（ｂ）は、第４の実施の形態の半導体装置の変形例について、その平面方向から平面構造を示す平面図。
【図８】本発明に係る半導体装置の第５の実施の形態について、（ａ）は、その平面方向から主面Ｓ上における平面構造を示す平面図。（ｂ）は、（ａ）のＣ−Ｃ’線に沿った側面断面図。
【図９】上記第５の実施の形態を製造する製造方法を説明するための模式図。
【図１０】上記第５の実施の形態を製造する製造方法の変形例を説明するための模式図。
【図１１】本発明に係る半導体装置の第６の実施の形態について、その側面方向から側面断面構造を示す側面断面図。
【図１２】本発明に係る半導体装置の第７の実施の形態について、その側面方向から平面構造を示す側面断面図。
【図１３】本発明に係る半導体装置の第９の実施の形態について、その側面方向から側面断面構造を示す側面断面図。
【図１４】本発明に係る半導体装置の第８の実施の形態について、その側面方向から側面断面構造を示す側面断面図。
【図１５】従来の半導体装置９０について、その側面方向から断面構造を示す側面断面図。
【図１６】従来の半導体装置９０の等価回路図。
【図１７】従来の半導体装置９１について、その側面方向から断面構造を示す側面断面図。
【図１８】（ａ）は、従来の半導体装置９０を構成するダイオード９０ｄを流れる電流波形を測定評価するための回路図。（ｂ）は、測定された電流波形の一例を示す図。
【符号の説明】
【０１２０】
１…Ｎ導電型（Ｎ−）半導体基板、２、２ａ…Ｐ導電型層、２ａｌ…低濃度層、２ａｈ…高濃度層、２ｂ…Ｐ導電型（Ｐ）領域、２ｃ…主面側第２Ｐ導電型（Ｐ）領域、２ｗ…Ｐ導電型領域、３、３ａ、３ｂ…主面側Ｎ導電型（Ｎ＋）領域、４、４ａ〜４ｄ…主面側Ｐ導電型（Ｐ＋）領域、６…裏面側Ｎ導電型（Ｎ＋）領域、７ａ、７ｂ…絶縁膜、８、８ａ、８ｂ…第１電極層、９…層間絶縁膜、１０…第２電極層、１１…第３電極層、１２ａ〜１２ｅ…バリアメタル（バリア膜）、４１…接触部分、４２…高濃度Ｐ導電型領域、９０、９１、１０１〜１０９…半導体装置、９０ｄ、９１ｄ、１０１ｄ〜１０９ｄ…ダイオードセル、１０１ｔ、１０３ｔ…トレンチ型ＭＯＳトランジスタセル、１０２ｔ…プレーナ型ＭＯＳトランジスタセル、１０３ｄ２…第２ダイオードセル、１０４ｉ〜１０９ｉ…ＩＧＢＴセル、Ｔ１…第１トレンチ、Ｔ２…第２トレンチ、Ｒ１…角部、Ｒ２…先端部、Ｒｅ１、Ｒｅ２…レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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