(57)【特許請求の範囲】
【請求項１】
半導体の表面部分にチャネル形成領域を挟んで形成されたソース領域およびドレイン領域と、当該チャネル形成領域上に設けられ平面的に離散化された電荷蓄積手段を内部に含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極とを備えたメモリトランジスタをメモリセル内の唯一のトランジスタとして有し、
当該メモリトランジスタが、上記ゲート電極に印加するゲート印加電圧に対するしきい値電圧変化の特性として、
上記ゲート印加電圧を書き込み側極性の向きに大きくし、得られた書き込み状態のしきい値電圧から、上記書き込み側極性と反対の消去側極性の向きに上記ゲート印加電圧を変化させたときに、上記書き込み状態のしきい値電圧が急激に変化した後に消去状態の側で反転に転じる極値を持ち、
上記ゲート電極に上記ゲート印加電圧を印加する時間の短縮とともに、上記極値のゲート印加電圧である変曲点電圧が消去側極性の向きにシフトする
ヒステリシス特性を有する不揮発性半導体記憶装置の消去に際し、
上記変曲点電圧と、当該変曲点電圧を得たときのゲート印加電圧の印加時間とを、それぞれ、消去電圧と消去時間に設定し、
消去オペレーションにおいて、設定した消去電圧を、設定した消去時間だけ上記ゲート電極に印加する
不揮発性半導体記憶装置の消去方法。
【請求項２】
１回の上記消去オペレーション内で、上記設定した消去電圧と消去時間を用いた消去と、書き込みとを複数回繰り返す
請求項１記載の不揮発性半導体記憶装置の消去方法。
【請求項３】
１回の上記消去オペレーション内で、一度消去した後に、書き込みと消去を少なくとも１回行う
請求項１記載の不揮発性半導体記憶装置の消去方法。
【請求項４】
１回の上記消去オペレーション内で、書き込み後に消去を行う
請求項１記載の不揮発性半導体記憶装置の消去方法。
【請求項５】
１回の上記消去オペレーション内に、上記設定した消去電圧と消去時間を用いた消去と、上記変曲点電圧より消去側極性の向きに大きな電圧を上記ゲート印加電圧に用いた消去との双方を含む
請求項１記載の不揮発性半導体記憶装置の消去方法。
【請求項６】
上記不揮発性半導体記憶装置として、上記メモリトランジスタがビット方向とワード方向に複数配置され、
複数のワード線と、当該複数のワード線と電気的に絶縁された状態でそれぞれ交差するビット方向の複数の共通線とを更に有し、
上記複数のワード線それぞれに上記ゲート電極が複数接続され、
上記複数の共通線それぞれに上記ソース領域またはドレイン領域が複数結合されているものを用いる
請求項１〜５の何れか記載の不揮発性半導体記憶装置の消去方法。
【請求項７】
上記不揮発性半導体記憶装置は、
上記ゲート電極をワード方向で共通に接続するワード線と、
上記ソース領域をビット方向で共通に接続するソース線と、
上記ドレイン領域をビット方向で共通に接続するビット線と
を有する請求項６記載の不揮発性半導体記憶装置の消去方法。
【請求項８】
上記不揮発性半導体記憶装置において、上記ソース線が、
上記ソース領域をビット方向で共通に接続する副ソース線と、
当該副ソース線をビット方向で共通に接続する主ソース線と
から構成され、
上記ビット線が、
上記ドレイン領域をビット方向で共通に接続する副ビット線と、
当該副ビット線をビット方向で共通に接続する主ビット線と
から構成されている
請求項７記載の不揮発性半導体記憶装置の消去方法。
【請求項９】
上記不揮発性半導体記憶装置において、上記電荷蓄積手段は、少なくとも上記チャネル形成領域と対向する面内で平面的に離散化されている
請求項１〜８の何れか記載の不揮発性半導体記憶装置の消去方法。
【請求項１０】
上記不揮発性半導体記憶装置において、上記電荷蓄積手段は、少なくとも外部との間で電荷の移動がない場合に、上記チャネル形成領域に対向する面全体としての導電性を持たない
請求項１〜９の何れか記載の不揮発性半導体記憶装置の消去方法。
【請求項１１】
上記ゲート絶縁膜は、
上記チャネル形成領域上のトンネル絶縁膜と、
当該トンネル絶縁膜上の窒化膜または酸化窒化膜と
を含む請求項１０記載の不揮発性半導体記憶装置の消去方法。
【請求項１２】
上記ゲート絶縁膜は、
上記チャネル形成領域上のトンネル絶縁膜と、
上記電荷蓄積手段としてトンネル絶縁膜上に形成され互いに絶縁された小粒径導電体と
を含む請求項１０記載の不揮発性半導体記憶装置の消去方法。
【請求項１３】
上記小粒径導電体の粒径が１０ｎｍ以下である
請求項１２記載の不揮発性半導体記憶装置の消去方法。
【請求項１４】
上記ゲート絶縁膜は、
上記チャネル形成領域上のトンネル絶縁膜と、
当該トンネル絶縁膜上の窒化膜または酸化窒化膜と、
上記窒化膜または上記酸化窒化膜の上のトップ絶縁膜と
を有し、
上記トンネル絶縁膜の厚さが２．５ｎｍ以上で、かつ、上記トンネル絶縁膜に対する上記トップ絶縁膜の膜厚比が１．４以上である
請求項１１記載の不揮発性半導体記憶装置の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間のゲート絶縁膜の内部に電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径導電体等）を有し、当該電荷蓄積手段に対し電荷（電子またはホール）を電気的に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置及びその消去方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate) 型のほかに、電荷蓄積手段（電荷トラップ）が平面的に離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型などがある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタでは、半導体のチャネル形成領域上にゲート絶縁膜を介してポリシリコンなどからなるフローティングゲートが積層され、さらに、フローティングゲート上に、たとえばＯＮＯ(Oxide-Nitride-Oxide) 膜などからなるゲート間絶縁膜を介してコントロールゲートが積層されている。
【０００４】
一方、ＭＯＮＯＳ型の不揮発性メモリトランジスタでは、半導体のチャネル形成領域上に、たとえば、酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ酸化膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されている。
【０００５】
ＭＯＮＯＳ型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっているために、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的及び空間的な分布に依存する。
【０００６】
トンネル絶縁膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすいのに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。すなわち、ＭＯＮＯＳ型はトンネル絶縁膜欠陥耐圧に優れている。
このため、ＭＯＮＯＳ型においては、トンネル絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
【０００７】
上記したＦＧ型不揮発性メモリ、あるいはＭＯＮＯＳ型などメモリトランジスタの電荷蓄積手段が平面的に離散化されている不揮発性メモリについて、ビットあたりのコスト低減、高集積化を図り大規模な不揮発性メモリを実現するには、１トランジスタ型のセル構造を実現することが必須である。
しかし、とくにＭＯＮＯＳ型等の不揮発性メモリでは、メモリトランジスタに選択トランジスタを接続させた２トランジスタ型が主流であり、現在、１トランジスタセル技術の確立に向けて種々の検討が行われている。
【０００８】
１トランジスタセル技術確立のためには、電荷蓄積手段を含むゲート絶縁膜を中心としたデバイス構造の最適化および信頼性向上のほかに、ディスターブ特性の向上が必要である。そして、ＭＯＮＯＳ型不揮発性メモリのディスターブ特性の改善する一方策として、トンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する方向で検討が進められている。
【０００９】
また、１トランジスタセルでは、セル内に選択トランジスタがないため、書き込み対象のセルと同一な共通線に接続された非選択なセルにおけるメモリトランジスタのディスターブを如何に低減するかが重要である。このため、非選択メモリトランジスタのソース不純物領域、ドレイン不純物領域にビット線またはソース線を介して書き込みインヒビット電圧を印加し、これにより非選択メモリトランジスタの誤書込み、誤消去を防止する技術が既に提案されている。
【００１０】
【発明が解決しようとする課題】
ところが、ＭＯＮＯＳ型など電荷蓄積手段が離散化された不揮発性半導体メモリでは、プログラムまたは読み出し時のディスターブを改善するためにトンネル絶縁膜を比較的に厚膜化した場合、消去速度が書き込み速度に対して相対的に遅くなるという問題がある。典型的な値として、書き込み速度０．１〜１．０ｍｓｅｃに対して、消去速度は８０〜１００ｍｓｅｃと２桁遅い。
【００１１】
また、別の問題として、不揮発性半導体メモリではブロック一括消去の場合に書き込み状態のセルと消去状態のセルを同時に消去するが、このとき消去状態のセルを更に消去すると、過剰消去により一部のメモリセルのしきい値電圧が他のメモリセルのしきい値電圧より低下してしまうという問題がある。このしきい値電圧の低下は、読み出し時の非選択セルからのリーク電流の増大を誘発する。
【００１２】
本発明の目的は、ＭＯＮＯＳ型など平面的に離散化された電荷蓄積手段を有するメモリトランジスタの消去速度を高速化するのに適した構造の不揮発性半導体記憶装置およびその消去方法を提供することである。
また、本発明の他の目的は、消去状態のメモリトランジスタと書き込み状態のメモリトランジスタを共に一定の消去レベルに揃えることが可能な不揮発性半導体記憶装置の消去方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置の消去方法は、半導体の表面部分にチャネル形成領域を挟んで形成されたソース領域およびドレイン領域と、当該チャネル形成領域上に設けられ平面的に離散化された電荷蓄積手段を内部に含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極とを備えたメモリトランジスタをメモリセル内の唯一のトランジスタとして有し、当該メモリトランジスタが、上記ゲート電極に印加するゲート印加電圧に対するしきい値電圧変化の特性として、上記ゲート印加電圧を書き込み側極性の向きに大きくし、得られた書き込み状態のしきい値電圧から、上記書き込み側極性と反対の消去側極性の向きに上記ゲート印加電圧を変化させたときに、上記書き込み状態のしきい値電圧が急激に変化した後に消去状態の側で反転に転じる極値を持ち、上記ゲート電極に上記ゲート印加電圧を印加する時間の短縮とともに、上記極値のゲート印加電圧である変曲点電圧が消去側極性の向きにシフトするヒステリシス特性を有する不揮発性半導体記憶装置の消去に際し、上記変曲点電圧と、当該変曲点電圧を得たときのゲート印加電圧の印加時間とを、それぞれ、消去電圧と消去時間に設定し、消去オペレーションにおいて、設定した消去電圧を、設定した消去時間だけ上記ゲート電極に印加する。
【００１６】
本発明は、ソース線分離ＮＯＲ型、ソース線およびビット線が階層化されたＮＯＲ型の不揮発性メモリ装置に好適である。
また、メモリトランジスタ構造に関して、本発明は、ＭＯＮＯＳ型、ナノ結晶などの小粒径導電体を有する微細粒子型など、電荷蓄積手段が少なくとも上記チャネル形成領域と対向する面内で平面的に離散化されている不揮発性メモリトランジスタにとくに好適である。これらの電荷蓄積手段が平面的に離散化された不揮発性メモリトランジスタは、ＦＧ型に比べトンネル絶縁膜のスケーリング性に優れる。
この電荷蓄積手段は、すくなくとも外部との間で電荷の移動がない場合に、上記チャネル形成領域に対向する面全体としての導電性を持たない。
【００２１】
本発明では好適に、１回の上記消去オペレーション内で、上記設定した消去電圧と消去時間を用いた消去と、書き込みとを複数回繰り返す。
あるいは好適に、上記１回の消去オペレーション内で、１回の上記消去オペレーション内で、一度消去した後に、書き込みと消去を少なくとも１回行う。
あるいは好適に、１回の上記消去オペレーション内で、書き込み後に消去を行う。
あるいは好適に、１回の上記消去オペレーション内に、上記設定した消去電圧と消去時間を用いた消去と、上記変曲点電圧より消去側極性の向きに大きな電圧を上記ゲート印加電圧に用いた消去との双方を含む。
【００２２】
メモリヒステリシス特性において、たとえばｎＭＯＳメモリトランジスタのゲート電圧を負側に大きくしていった場合、電荷蓄積手段に基板側から注入するホールの量よりゲート電極から注入される電子の量が相対的に増大して、両者の再結合領域がゲート絶縁膜の膜厚方向に変化するためにしきい値電圧が減少から増大に反転する変曲点が存在する。
本発明に係る不揮発性半導体記憶装置の消去方法は、この変曲点電圧の絶対値が消去時間の短縮とともに大きくなる現象を利用したものである。つまり、消去時間を短くすればするほど消去電圧を絶対値で大きくできる余裕が生じ、その結果として消去電界が増大して消去効率が高くなる。
【００２３】
本発明では、上記メモリトランジスタに対する１回の消去オペレーションで、当該メモリトランジスタのゲート印加電圧に対するしきい値電圧変化のヒステリシス曲線において消去側で極値をとる変曲点電圧に消去電圧を設定して、消去を行うことができる。
【００２４】
この消去方法は、変曲点電圧を基準とした消去電圧の拡大と複数回消去を組み合わせることができる。これにより、さらにトータルの消去時間が短くなる。この場合、たとえば短い消去時間であれば、変曲点電圧を越えた消去電圧を用いてさらに高速化した消去も可能である。
一般には、変曲点電圧を越えた消去電圧を用いると消去後のしきい値電圧が上昇するが、短い消去時間であれば、消去状態と書き込み状態とのしきい値電圧差（しきい値ウインドウ幅）の低下に殆ど影響しない。むしろ、消去電圧を絶対値で大きくしてトータルの消去時間を短くする利点が大きい。
【００２６】
前記した変曲点が現れる電圧は、物理的には、チャネル形成領域側から注入されるホール電流と、ゲート電極側から注入される電子電流との相対的な大きさ、および、電子とホールの再結合効率、トラップの捕獲と脱出の確率で規定される。このホール電流および電子電流は、前記した消去条件、すなわち消去電圧と消去時間のほかに、ゲート絶縁膜（たとえば、ＯＮＯ膜）を構成する膜の厚さなどの仕様に依存する。
【００２７】
本発明では、ゲート絶縁膜（たとえば、ＯＮＯ膜）を構成する膜のうちトンネル絶縁膜とトップ絶縁膜の膜厚条件を、変曲点電圧の絶対値が大きくなりやすいように規定してもよい。この場合、所定の消去状態のしきい値電圧を得るための消去時間を短くしやすい構成とすることが容易である。
【００２８】
【発明の実施の形態】
第１実施形態
図１は、本発明の実施形態に係るソース分離ＮＯＲ型の不揮発性半導体メモリの概略構成を示す図である。
【００２９】
本例の不揮発性メモリ装置では、ＮＯＲ型メモリセルアレイの各メモリセルがメモリトランジスタ１個で構成されている。図１に示すように、メモリトランジスタＭ１１〜Ｍ２２が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
すなわち、ビット方向に隣接するメモリトランジスタＭ１１およびＭ１２の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。同様に、ビット方向に隣接するメモリトランジスタＭ２１およびＭ２２の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。
また、ワード方向に隣接するメモリトランジスタＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続され、同様に、ワード方向に隣接するメモリトランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置およびセル間接続が繰り返されている。
【００３０】
図２は、具体的なセル配置パターンの一例として、自己整合技術を用いた微細ＮＯＲ型セルアレイの概略平面図である。また、図３は、図２のＡ−Ａ’線に沿った断面側から見た鳥瞰図である。
【００３１】
この微細ＮＯＲ型セルアレイ１００では、図３に示すように、ｎ型またはｐ型の半導体基板１０１（ｎウエルまたはｐウエルでも可）の表面にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層１０２が形成されている。素子分離絶縁層１０２は、図２に示すように、ビット方向（図２の縦方向）に長い平行ストライプ状に配置されている。素子分離絶縁層１０２にほぼ直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。このワード線は、後述するように、トンネル絶縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜と、ゲート電極とを積層させて構成されている。
【００３２】
各素子分離絶縁層１０２の間隔内の能動領域において、各ワード線の離間スペースに、基板１０１と逆導電型の不純物が高濃度に導入されてソース領域Ｓとドレイン領域Ｄとが交互に形成されている。このソース領域Ｓとドレイン領域Ｄは、その大きさがワード方向（図２の横方向）にはトレンチまたはＬＯＣＯＳ等の素子分離絶縁層１０２の間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース領域Ｓとドレイン領域Ｄは、その大きさと配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００３３】
ワード線の上部および側壁は、絶縁層で覆われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の上部に同じパターンにてオフセット絶縁層が配置され、オフセット絶縁層、その下のゲート電極（ワード線）およびゲート絶縁膜からなる積層パターンの両側壁に、サイドウォール絶縁層が形成されている。このオフセット絶縁層およびサイドウォール絶縁層により、各ワード線同士のスペース部分に、ワード線に沿って細長い自己整合コンタクトが開口されている。
【００３４】
ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが形成されている。
このビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成では、自己整合コンタクト全域を埋め込むように導電材料を堆積し、その上に、エッチングマスク用のレジストパターンを形成する。このとき、レジストパターンを自己整合コンタクトの幅より一回り大きくし、また、一部を素子分離絶縁層に重ねる。そして、このレジストパターンをマスクとしてレジストパターン周囲の導電材料をエッチングにより除去する。これにより、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが同時に形成される。
【００３５】
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。
この絶縁膜上を、ビットコンタクト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触するソース線ＳＬが交互に、平行ストライプ状に形成されている。
【００３６】
この微細ＮＯＲ型セルアレイ１００は、そのビット線またはソース線に対するコンタクト形成が、自己整合コンタクトの形成と、プラグの形成により達成される。自己整合コンタクトの形成によって、ワード線との絶縁分離が達成されるとともに、ソース領域Ｓまたはドレイン領域Ｄの表出面が均一に形成される。そして、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成は、この自己整合コンタクト内のソース領域Ｓまたはドレイン領域Ｄの表出面に対して行う。したがって、各プラグの基板接触面は、そのビット方向のサイズがほぼ自己整合コンタクト形成により決められ、その分、コンタクト面積のバラツキは小さい。
【００３７】
ビットコンタクト・プラグＢＣまたはソースコンタクト・プラグＳＣと、ワード線との絶縁分離が容易である。すなわち、ワード線形成時に一括してオフセット絶縁層を形成しておき、その後、絶縁膜の成膜と、全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層が形成される。
また、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣ、さらに、ビット線とソース線が同一階層の導電層をパターンニングして形成されるため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
しかも、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
【００３８】
図４は、本実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【００３９】
図４中、符号１はｎ型またはｐ型の導電型を有するシリコンウエハ等の半導体基板またはウエル、１ａはチャネル形成領域、２および４は当該メモリトランジスタのソース領域およびドレイン領域を示す。
本発明で“チャネル形成領域”とは、表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。本例の“チャネル形成領域”は、半導体基板またはウエル１内でソース領域２およびドレイン領域４に挟まれた部分が該当する。
ソース領域２およびドレイン領域４は、チャネル形成領域１ａと逆導電型の不純物を高濃度に半導体基板１に導入することにより形成された導電率が高い領域であり、種々の形態がある。通常、ソース領域２及びドレイン領域４のチャネル形成領域１ａに臨む基板表面位置に、ＬＤＤ(Lightly Doped Drain) と称する低濃度領域を具備させることが多い。
【００４０】
チャネル形成領域１ａ上には、ゲート絶縁膜６を介してメモリトランジスタのゲート電極８が積層されている。ゲート電極８は、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。
【００４１】
本実施形態におけるゲート絶縁膜６は、下層から順に、トンネル絶縁膜１０，窒化膜１２，トップ絶縁膜１４から構成されている。
トンネル絶縁膜１０は、熱酸化により形成された酸化シリコン（ＳｉＯ2 ）の膜でもよいが、本例では短時間熱酸化法（ＲＴＯ法）により酸化膜を形成し、これを短時間熱窒化処理（ＲＴＮ処理）して得られた窒化酸化膜からなる。トンネル絶縁膜１０の膜厚は、使用用途に応じて２．０ｎｍから３．５ｎｍの範囲内で決めることができる。
【００４２】
窒化膜１２は、窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この窒化膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。窒化膜１２は、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。
【００４３】
トップ絶縁膜１４は、窒化膜１２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜を熱酸化して形成される。また、トップ絶縁膜はＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ2 膜としてもよい。トップ絶縁膜１４がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜１４の膜厚は、ゲート電極８からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００４４】
通常、消去時は、メモリセルアレイまたは消去ブロックに対し一括して行われる。
消去対象となるメモリセルアレイまたは消去ブロックのウエル（または半導体基板）とワード線との間に、ウエル側で低く、ワード線側で高い所定の消去電圧を印加する。具体的な消去バイアスの設定モードとしては、ワード線を接地してウエルに正の電圧を印加する場合、ウエルを接地してワード線に負の電圧を印加する場合、ウエルに正の中間電圧，ワード線に負の中間電圧を印加する場合がある。なお、この何れの場合においても、ソース線（ソース領域）およびビット線（ドレイン領域）はウエルと同電位で制御してもよいし、その一方または双方を開放状態としてもよい。
【００４５】
この消去電圧の印加により、メモリセルアレイまたは消去ブロックを構成するメモリセルにおいて、電荷蓄積手段（電荷トラップ）に蓄積されていた電子が基板側に引き抜かれるとともに基板側から電荷蓄積手段にホールが注入されてトラップされ、これにより記憶データが一括消去される。
【００４６】
つぎに、この消去時の電圧印加時間（消去時間）の短縮による高速化について述べる。なお、以下の消去特性の検討は、ウエルを接地しゲート電極に負電圧を印加する消去モードを用いて行った。
【００４７】
図５に、ｎＭＯＳメモリトランジスタにおいて、書き込み／消去時間（電荷注入時間）を１ｓｅｃとした場合のメモリヒステリシス特性を示す。
ヒステリシスにおける書き込み状態（しきい値電圧Ｖth(W) ：約２．５〜３Ｖ）からゲート印加電圧を負側に大きくしていく。このとき、しきい値電圧Ｖthが急激に低下し消去状態（しきい値電圧Ｖth(E) ：約−１Ｖ付近）になった後、図５中Ａ点を境に、その変化が減少から増加に反転する。この反転時の電圧を“メモリヒステリシス特性の変曲点電圧”と定義する。変曲点電圧Ｖinf.は、物理的には、チャネル形成領域側から注入されるホール電流と、ゲート電極側から注入される電子電流との相対的な大きさ、および、電子とホールの再結合効率、トラップでの捕獲と脱出の確率で規定される。
【００４８】
消去過程、すなわちゲート電極に負電圧を印加したときにＯＮＯ膜を流れる電子電流とホール電流をそれぞれ測定し、測定結果を図６のグラフに重ねて示す。
図６に示すように、変曲点電圧Ｖinf.：−７．５Ｖよりゲート電圧Ｖｇを負側に大きくしていった場合、ＯＮＯ膜に基板側から注入されるホール電流Ｉｈよりゲート電極から注入される電子電流Ｉｅが相対的に増大する。この結果、図５に示すように、変曲点電圧Ｖinf.（Ａ点）より負側でしきい値電圧Ｖthが徐々に増大してＢ点に達し、しきい値ウインドウ幅が減少する。
【００４９】
一方、ホール電流および電子電流は、ゲート絶縁膜（たとえば、ＯＮＯ膜）の仕様（各構成膜の厚さ、膜質など）に依存する。したがって、本実施形態では、この変曲点電圧Ｖinf.（Ａ点）を負側に大きくして消去電圧の設定範囲を拡大しやすくする目的で、ゲート絶縁膜６に膜厚条件を課している。つまり、本実施形態に係るゲート絶縁膜６は、その酸化膜換算膜厚が１０ｎｍ以下で、かつ、トンネル絶縁膜１０に対するトップ絶縁膜の膜厚比が１．４以上に設定されている。
また、ディスターブ改善の観点から、トンネル絶縁膜１０は２．５ｎｍ以上に設定されている。たとえば、トンネル絶縁膜を２．７ｎｍ、窒化膜を５．８ｎｍ、トップ絶縁膜を３．８ｎｍに設定し、これらの積層膜の酸化膜換算膜厚を９．５ｎｍとする。
【００５０】
図７に、ＭＯＮＯＳメモリトランジスタのメモリヒステリシス曲線の測定時間（電荷注入時間）依存性を示す。
従来、メモリヒステリシス曲線の測定は、メモリヒステリシス曲線の開き（しきい値ウインドウ幅）が最大値で飽和する時間、即ち１ｓｅｃ程度で行われることが多い。また、しきい値ウインドウ幅を出来るだけ大きくとる観点から、実際の消去時の電圧印加時間もメモリヒステリシス曲線が飽和する電圧で、十分なしきい値ウインドウ幅がとれる時間８０〜１００ｍｓｅｃに設定されていた。
【００５１】
図７では、メモリヒステリシス曲線の測定時間を１ｓｅｃから徐々に減少させて数回測定を行い、それらの結果を重ねて示している。
図７から、メモリヒステリシス特性は測定時間依存性を示し、測定時間の減少とともにしきい値ウインドウ幅が徐々に減少する傾向にあるが、測定時間Ｔ＝２ｍｓｅｃでもしきい値ウインドウ幅が実用上、十分にとれることが分かった。しきい値ウインドウ幅が最大値をとることは、電荷蓄積手段（キャリアトラップ数）が有限であることと関係する。また、しきい値ウインドウ幅の減少は、電子電流とホール電流とが均衡して一定になるときの両電荷の注入量と再結合量の割合が電荷注入時間に依存して変化することを示している。
【００５２】
また、測定時間を短くするにつれて変曲点電圧Ｖinf.が負側でその絶対値が増大する方向にシフトし、消去電圧の設定可能な範囲が絶対値で大きくなる方向に拡大することが分かった。たとえば、消去時間を１０ｍｓｅｃとすると消去電圧は−９Ｖまで設定可能であり、また、消去時間を５ｍｓｅｃとすると消去電圧は−９．５Ｖまで設定可能であることが判明した。
【００５３】
図８に、ＭＯＮＯＳメモリトランジスタの消去特性を示す。
図８に示すように、しきい値電圧Ｖthは消去時間に対して減少する傾向を示す。消去電圧が−１０Ｖと大きい場合には消去時間１０ｍｓｅｃ以下で、電子電流とホール電流とが均衡してしきい値電圧がほぼ一定となる。これに対し、消去電圧が−８Ｖと大きい場合には、消去時間１００ｍｓｅｃでもしきい値電圧はまだ減少途中にある。この場合、図には示されていないが、消去時間１ｓｅｃ付近より長い時間領域で、電荷蓄積手段が有限であることに起因した飽和（しきい値電圧の下げ止まり）が出現する。消去電圧が−１０Ｖと−８Ｖの間の他の条件では、その電流均衡点が消去時間１００ｍｓｅｃと１ｓｅｃの間に順次、位置する。
このしきい値電圧が一定化する始まりの電流均衡点の電圧が、図７のメモリヒステリシス特性における変曲点電圧Ｖinf.に対応する。
【００５４】
一旦、電子電流とホール電流との均衡点に達すると、それ以上時間をかけても消去（Ｖthの減少）は殆ど進まない。また、消去電圧が高いまま消去時間だけを長くすると、メモリトランジスタの書換え特性（エンデュランス特性）の劣化が懸念される。したがって、ＭＯＮＯＳ型メモリトランジスタの消去では、高速化を図るために高い電圧を出来るだけ短時間印加することが望ましい。
このような観点から、本実施形態における消去電圧は、消去時間の減少とともに絶対値で大きくなる変曲点電圧と同じか、または、当該変曲点の電圧と、電荷蓄積手段を飽和させるのに必要な電界を生じさせる最小の電圧（本例では−８Ｖ付近）との間に設定される。この消去電圧の設定範囲内で、さらに高速消去させるには、消去電圧および消去時間を、変曲点電圧付近または変曲点電圧より若干正側に設定するのが望ましい。
以上より、消去時間を短縮して高速化するには、消去電圧−９Ｖの場合は消去時間９〜１０ｍｓｅｃ、消去電圧−９．５Ｖの場合は消去時間５ｍｓｅｃなどの組み合わせで、消去電圧と消去時間との設定が可能であることが分かった。これにより、従来より１桁以上、消去の高速化が達成できた。
【００５５】
図９に、消去電圧−９Ｖで消去時間９ｍｓｅｃの場合のデータ書換え特性を示す。
図９より、書換え回数１０万回までしきい値ウインドウ幅が殆ど変化しない良好なデータ書換え特性が得られた。これにより、消去時間の短縮とともにシフトするメモリヒステリシス特性の変曲点電圧Ｖinf.に応じて消去電圧を高電圧化しても、データ書換え特性が劣化しないことを確認できた。
【００５６】
また、図１０に、データ書換え１０万回後のリードディスターブ特性を示す。
測定値を直線で外挿して求めた、１０年後のしきい値ウインドウ幅は実用上、必要とされる０．５Ｖ以上あることが分かった。これにより、消去時間を短縮した上で消去電圧を高電圧化しても、１０年間の連続読み出しが可能であることが確認できた。
【００５７】
第２実施形態
本実施形態では、過剰消去を防止することができるＭＯＮＯＳ型メモリトランジスタの消去オペレーション方法を示す。
本実施形態において、メモリセルアレイ構成およびメモリトランジスタ構造は第１実施形態と同じものを用いた。
【００５８】
消去オペレーションとして、１回の消去でメモリセルアレイまたは消去対象ブロックを一括消去した場合、書き込み状態のメモリトランジスタのしきい値電圧は、図８の消去特性にしたがって消去状態のしきい値電圧にシフトする。
ところが、消去状態のメモリトランジスタのしきい値電圧については、同様な消去特性にしたがって消去状態より更に低いレベルまで低下するという過剰消去の問題がある。
【００５９】
そこで、この過剰消去の改善を図ることを目的として、書き込み−消去（Ｗ−Ｅ）、消去−書き込み−消去（Ｅ−Ｗ−Ｅ）、書き込み−消去−書き込み−消去（Ｗ−Ｅ−Ｗ−Ｅ）の書き込みと組み合わせた消去オペレーションを試みた。この消去オペレーションでは、消去の電圧および時間の設定に関し、第１実施形態に記述した高電圧−高速書き込みを採用した。具体的に、消去オペレーションの条件として、書き込みがＶｇ＝１２Ｖ，２５０μｓｅｃ、消去がＶｇ＝−９Ｖ，９ｍｓｅｃを用いた。
この消去オペレーション結果を、図１１に示す。また、図１２に、図１１の消去レベル付近を拡大して示す。
【００６０】
図１２に示すように、消去状態のセルを更に消去すると、過剰消去によりしきい値電圧は所定の消去レベルＶth(E) ：０．６６Ｖより０．３Ｖ以上低い値をとる。
過剰消去を改善するため、書き込み−消去（Ｗ−Ｅ）、あるいは消去−書き込み−消去（Ｅ−Ｗ−Ｅ）を行うと、しきい値電圧は所定の消去レベルＶth(E) ±０．０４Ｖ以内に収束する。また、書き込みと消去を２回繰り返した（Ｗ−Ｅ−Ｗ−Ｅ）のオペレーションでは、しきい値電圧を所定の消去レベルＶth(E) とほぼ同じ値に収束させることができる。
【００６１】
以上より、少なくとも１回、または２回程度、書き込みを挟んで消去を行うことにより、過剰消去の問題は解決できることを実験により確かめることができた。この結果、ＮＯＲ型セルの読み出し時に、過剰消去により増大していた非選択セルからのリーク電流量を大幅に低減することが可能となった。
また、本実施形態の消去オペレーション方法の適用によって、しきい値電圧を完全に収束させても、なお必要なトータルの消去時間が短くなる。すなわち、書き込みまたは消去の総数は書き込み，消去の個別の条件に依存するが、本実施形態の実験では４回で完全に収束しており、この場合、消去オペレーションのトータル時間は２０ｍｓｅｃ以下と、従来の８０−１００ｍｓｅｃに対して約４分の１以下に短縮できる。
【００６２】
ところで、ＭＯＮＯＳ型メモリトランジスタは、電荷蓄積手段が平面的に離散化されているため、ＦＧ型のようにセルの容量カップリング比を決定する要因であるゲート長、チャネル幅、ソース不純物領域の伸びおよび各膜厚のバラツキが、トンネル絶縁膜に印加される電圧変化として現れにくい。また、ＦＧ型のようにフローティングゲートの材料であるポリシリコンにドーピングされている不純物のトンネル絶縁膜への滲み出しによって、トンネル絶縁膜の膜質が変化する懸念もない。ＭＯＮＯＳ型メモリトランジスタにおけるしきい値電圧分布のばらつきは、専ら、トンネル絶縁膜厚の不均一性に起因したトンネル電流自身のばらつきに依存する。
以上の理由から、ＭＯＮＯＳ型メモリトランジスタにおいては、過剰消去の原因となる同一ウエハ内でのしきい値電圧分布がもともと小さい。
【００６３】
これに対し、ＦＧ型では上記したカップリング比変動および不純物の滲みだしが原因でウエハ面内でしきい値電圧分布が大きいが、フローティングゲート内での蓄積電荷の移動が比較的自由である。また、ＦＧ型では、一般に、書き込み・消去を繰り返してしきい値電圧を次第に収束させるという視点をもたない。
これに対し、ＭＯＮＯＳ型では電荷蓄積手段が電荷の横方向の自由度が低く、キャリアトラップに蓄積される電荷の量でしきい値電圧が制御される。すなわち、本実施形態に係る書き込みと消去を繰り返すことによる消去しきい値電圧Ｖth(E) の収束性改善は、ＭＯＮＯＳ型の書き込み・消去メカニズムに起因した特有な現象である。
【００６４】
なお、ＦＧ型でも消去前書き込みというオペレーションは存在するが、その目的はしきい値電圧の面内バラツキを消去前に出来るだけ是正することにある。
これに対し、本実施形態におけるＭＯＮＯＳ型メモリトランジスタでは、もともとウエハ面内のしきい値電圧分布が小さく、１回のみの消去でもそのばらつき幅は高々０．３〜０．４Ｖ程度である。したがって、本実施形態における書き込み−消去（Ｗ−Ｅ）オペレーションは、ウエハ面内のしきい値電圧分布是正というよりも、複数回の書き込み−消去で完全となるしきい値電圧の収束過程の途中で消去オペレーションを止め、ごく大雑把にしきい値電圧をある程度まで収束させるために行う点で、ＦＧ型における消去前書き込みとは目的及び動作原理が異なる。
【００６５】
なお、消去を複数回含む消去オペレーションでは、書き込み，消去の個別の条件によって更に収束性向上が見込める場合に、書き込み−消去を更に続けて行ってもよい。本発明にかかる消去オペレーションの態様をまとめると、図１３のようになる。
また、本実施形態で消去速度の更なる高速化を図るためには、しきい値ウインドウ幅の大幅な減少やエンデュランス特性の劣化をきたさない程度に短時間であることを前提に、前記した変曲点電圧Ｖinf.を絶対値で越える消去電圧を用いた消去ステップを消去オペレーション内の複数の消去に含ませることも可能である。
【００６６】
以下に、この第２実施形態に係る消去しきい値電圧の収束性改善方法、及び／又は、第１実施形態にかかる高速消去方法を適用し同様な効果を奏することが可能な、メモリセルセルアレイ構成、メモリセルおよびメモリトランジスタの構造に関する他の実施形態を説明する。
【００６７】
第３実施形態
本実施形態は、メモリセル構造およびセルアレイ構成の変更に関する。
本実施形態に係るメモリセルおよびメモリセルアレイは、ビット線およびソース線が階層化された分離ソース線ＮＯＲ型である。
図１４に、このＮＯＲ型メモリセルアレイの回路構成を示す。また、図１５に、このＮＯＲ型メモリセルアレイのパターン例を示す平面図を、図１６に、図１５のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。
【００６８】
この不揮発性メモリ装置１１０では、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。主ビット線ＭＢＬ１に選択トランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ（図１６では、ＭＳＬ１およびＭＳＬ２に分割）に対し、選択トランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、選択トランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００６９】
そして、副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎが並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【００７０】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接する選択トランジスタＳ１１，Ｓ２１，…は選択線ＳＧ１により制御され、選択トランジスタＳ１２，Ｓ２２，…は選択線ＳＧ２により制御される。
【００７１】
この微細ＮＯＲ型セルアレイ１１０では、図１６に示すように、半導体基板１１１の表面にｐウエル１１２が形成されている。ｐウエル１１２は、トレンチに絶縁物を埋め込んでなり、平行ストライプ状に配置された素子分離絶縁層１１３によりワード線方向に絶縁分離されている。
【００７２】
素子分離絶縁層１１２により分離された各ｐウエル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｎ型不純物が高濃度に導入され、これにより、副ビット線ＳＢＬおよび副ソース線ＳＳＬが形成されている。
これら副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。
このワード線は、後述するように、トンネル絶縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜と、ゲート電極とを積層させて構成されている。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｐウエル部分１１２ａと、各ワード線との交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がドレイン、副ソース線部分がソースとして機能する。
【００７３】
ワード線の上部および側壁は、図３の場合と同様、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣとが形成されている。これらのプラグＢＣ，ＳＣは、たとえば、ビット線方向のメモリトランジスタが１２８個程度ごとに設けられている。
また、絶縁層上を、ビットコンタクト・プラグＢＣ上に接触する主ビット線ＭＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触する主ソース線ＭＳＬ１，ＢＬ２，…が交互に、平行ストライプ状に形成されている。
【００７４】
この微細ＮＯＲ型セルアレイ１１０は、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば、１２８個のメモリセルごとに設けられるが、このプラグ形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込む工程のみで足りる。
このように、本例では、更に工程を簡略化できる利点がある。
【００７５】
また、副配線（副ビット線，副ソース線）を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
さらに、ビット線とソース線が階層化されており、選択トランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メイントランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタＳ１２またはＳ２２の働きで、副ソース線を主ソース線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬ１，ＳＢＬ２または副ソース線ＳＳＬ１，ＳＳＬ２はシリサイドを張り付けた不純物領域で形成し、主ビット線ＭＢＬ１，ＭＢＬ２はメタル配線を用いるとよい。
【００７６】
第１実施形態と同様にして、消去電圧を最適化して消去電界を増大させることにより、消去時間を短くして高速化することができた。
また、書き込み−消去、消去−書き込み−消去、または書き込み−消去−書き込み−消去の消去オペレーションにより、メモリセルアレイまたはブロック一括消去時に、消去状態のしきい値電圧を極めて精度よく収束させて、非選択セルからのリーク電流増大など過剰消去による不利益を解消できた。
【００７７】
第４実施形態
本実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）に関する。
【００７８】
図１７は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＳｉナノ結晶型不揮発性メモリが、先の第１実施形態と異なるのは、本実施形態のゲート絶縁膜３０が、窒化膜１２とトップ絶縁膜１４に代えて、トンネル絶縁膜１０上の電荷蓄積手段としてのＳｉナノ結晶３２と、その上の酸化膜３４とが、ゲート電極８との間に形成されていることである。
その他の構成、即ち半導体基板１、チャネル形成領域１ａ、ソース領域２、ドレイン領域４、トンネル絶縁膜１０、ゲート電極８は、第１実施形態と同様である。
【００７９】
Ｓｉナノ結晶３２は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜３４で空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例におけるトンネル絶縁膜１０は、電荷蓄積手段（Ｓｉナノ結晶３２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、３．５ｎｍ程度の膜厚とした。
【００８０】
このような構成のメモリトランジスタの製造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶＤ法でトンネル酸化膜１０の上に、複数のＳｉナノ結晶３２を形成する。また、Ｓｉナノ結晶３２を埋め込むように、酸化膜３４を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。このときＳｉナノ結晶３２は酸化膜３４に埋め込まれ、酸化膜３４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ゲート電極８を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【００８１】
このように形成されたＳｉナノ結晶３２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶３２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶３２を更に小さくして、これに単一電子を保持させてもよい。
【００８２】
このような構成のＳｉナノ結晶型不揮発性メモリについて、ランドキストのバックトンネリングモデルによりデータ保持特性を検討した。データ保持特性を向上させるためには、トラップレベルを深くして、電荷重心と半導体基板１との距離を大きくすることが重要となる。そこで、ランドキストモデルを物理モデルに用いたシミュレーションにより、トラップレベル３. １ｅＶの場合のデータ保持を検討した。この結果、トラップレベル３. １ｅＶの深いキャリアトラップを用いることにより、電荷蓄積手段からチャネル形成領域１ａまでの距離が３. ５ｎｍと比較的に近い場合でも良好なデータ保持を示すことが分かった。
【００８３】
第１実施形態と同様にして、消去電圧を最適化して消去電界を増大させることにより、消去時間を短くして高速化することができた。
また、書き込み−消去、消去−書き込み−消去、または書き込み−消去−書き込み−消去の消去オペレーションにより、メモリセルアレイまたはブロック一括消去時に、消去状態のしきい値電圧を極めて精度よく収束させて、非選択セルからのリーク電流増大など過剰消去による不利益を解消できた。
【００８４】
第５実施形態
本実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【００８５】
図１８は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリが、先の第１実施形態と異なるのは、メモリトランジスタがＳＯＩ基板に形成されていることと、本実施形態のゲート絶縁膜４０が、窒化膜１２とトップ絶縁膜１４に代えて、トンネル絶縁膜１０上の電荷蓄積手段としての微細分割型フローティングゲート４２と、その上の酸化膜４４とが、ゲート電極８との間に形成されていることである。
その他の構成のうち、トンネル絶縁膜１０、ゲート電極８は、第１実施形態と同様である。
この微細分割フローティングゲート４２は、先の第３実施形態のＳｉナノ結晶３２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【００８６】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図１８に示したＳＯＩ基板は、半導体基板４６、分離酸化膜４８およびシリコン層５０とから構成され、シリコン層５０内に、チャネル形成領域５０ａ，ソース領域２およびドレイン領域４が設けられている。
なお、半導体基板４６に代えて、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【００８７】
微細分割フローティングゲート４２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるトンネル絶縁膜１０は、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、３．０ｎｍの膜厚とした。
【００８８】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜した後、例えばＬＰ−ＣＶＤ法で、トンネル絶縁膜１０の上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート４２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート４２を埋め込むかたちで、酸化膜４４を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート４２は酸化膜４４に埋め込まれ、酸化膜４４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ゲート電極８を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【００８９】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
第１実施形態と同様にして、消去電圧を最適化して消去電界を増大させることにより、消去時間を短くして高速化することができた。
また、書き込み−消去、消去−書き込み−消去、または書き込み−消去−書き込み−消去の消去オペレーションにより、メモリセルアレイまたはブロック一括消去時に、消去状態のしきい値電圧を極めて精度よく収束させて、非選択セルからのリーク電流増大など過剰消去による不利益を解消できた。
【００９０】
変形例
以上述べてきた第１〜第５実施形態において、種々の変形が可能である。
【００９１】
とくに図示しないがＤＩＮＯＲ型、いわゆるＨｉＣＲ型と称されソース線を隣接する２つのソース領域で共有した分離ソース型のセルアレイから構成される微細ＮＯＲ型セルであっても、本発明が適用できる。
【００９２】
本発明における“平面的に離散化された電荷蓄積手段”は、窒化膜バルクのキャリアトラップおよび酸化膜と窒化膜界面付近に形成されたキャリアトラップを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxide) 膜なるＭＮＯＳ型であっても本発明が適用できる。
【００９３】
本発明は、スタンドアロン型の不揮発性メモリのほか、ロジック回路と同一基板上に集積化したエンベデッド型の不揮発性メモリに対しても適用可能である。
なお、第５実施形態のようにＳＯＩ基板を用いることは、第１〜第４実施形態のメモリトランジスタ構造に重複して適用可能である。
【００９４】
【発明の効果】
本発明に係る不揮発性半導体記憶装置の消去方法によれば、１回の消去オペレーションとして、書き込み−消去のオペレーション、消去後の書き込み−消去を少なくとも１回含むオペレーション、または書き込み−消去を複数回含むオペレーションを採用できる。これによって、消去状態のしきい値電圧を所望値に容易に収束させ、たとえばＮＯＲ型セルにおける非選択セルからのリーク電流など、過剰消去による不利益を解消できる。
【００９５】
また、消去電圧および消去時間の設定については、消去時間の短縮とともに負側に拡大する範囲内に消去電圧を設定できることから、消去電圧の高電圧化、消去時間の短縮化が容易となる。これによって、たとえば従来より１桁以上高速にメモリトランジスタを消去することができる。
このような高電圧、短時間消去方法を、上記１回の消去オペレーションで複数の消去ステップを有する場合に適用することにより、消去しきい値電圧の収束性を向上させてもなお、トータルの消去時間を従来より格段に短くできる。
この複数回の消去ステップを有するオペレーション方法では、変曲点電圧を絶対値で越える消去電圧を用いた消去を含ませると、さらなる高速な消去が可能となる。
【００９６】
本発明に係る不揮発性半導体記憶装置では、上記した高電圧、短時間消去方法の適用が容易な、メモリトランジスタのゲート絶縁膜仕様を有していることから、高速化が図りやすい。
【図面の簡単な説明】
【図１】本発明の実施形態に係るソース分離ＮＯＲ型の不揮発性半導体メモリの概略構成を示す図である。
【図２】本発明の第１実施形態に係る具体的なセル配置パターンの一例として、自己整合技術を用いた微細ＮＯＲ型セルアレイの概略平面図である。
【図３】本発明の第１実施形態に係る図２のセルアレイでＡ−Ａ’線に沿った断面側から見た鳥瞰図である。
【図４】本発明の第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【図５】本発明の第１実施形態係るｎＭＯＳメモリトランジスタにおいて、メモリヒステリシス特性を示すグラフである。
【図６】本発明の第１実施形態係るｎＭＯＳメモリトランジスタにおいて、その消去過程、すなわちゲート電極に負電圧を印加したときにＯＮＯ膜を流れる電子電流とホール電流をそれぞれ測定した際の測定結果を重ねて示すグラフである。
【図７】本発明の第１実施形態係るｎＭＯＳメモリトランジスタにおいて、そのメモリヒステリシス曲線の測定時間（電荷注入時間）依存性を示すグラフである。
【図８】本発明の第１実施形態係るｎＭＯＳメモリトランジスタにおいて、その消去特性を示すグラフである。
【図９】本発明の第１実施形態係るｎＭＯＳメモリトランジスタにおいて、消去電圧−９Ｖで消去時間９ｍｓｅｃの場合のデータ書換え特性を示すグラフである。
【図１０】本発明の第１実施形態係るｎＭＯＳメモリトランジスタにおいて、データ書換え１０万回後のリードディスターブ特性を示すグラフである。
【図１１】本発明の第２実施形態係るｎＭＯＳメモリトランジスタにおいて、書き込み−消去（Ｗ−Ｅ）、消去−書き込み−消去（Ｅ−Ｗ−Ｅ）、書き込み−消去−書き込み−消去（Ｗ−Ｅ−Ｗ−Ｅ）の消去オペレーションでのしきい値電圧の推移を、従来の消去オペレーションと比較して示すグラフである。
【図１２】本発明の第２実施形態係る図１１の消去しきい値電圧付近を拡大して示すグラフである。
【図１３】本発明の第２実施形態に係る消去オペレーションの態様を示す図である。
【図１４】本発明の第３実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイの回路構成を示す回路図である。
【図１５】本発明の第３実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイにおいて、そのパターン例を示す平面図である。
【図１６】本発明の第３実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイにおいて、図１５のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図１７】本発明の第４実施形態に係るＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
【図１８】本発明の第５実施形態に係る微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
【符号の説明】
１，４６，１０１，１１１…半導体基板、１ａ，５０ａ…チャネル形成領域、２，Ｓ…ソース領域、４，Ｄ…ドレイン領域、６，３０，４０…ゲート絶縁膜、８…ゲート電極、１０…トンネル絶縁膜、１２…窒化膜、１４…トップ絶縁膜、３２…Ｓｉナノ結晶、３４，４４…酸化膜、４２…微細分割型フローティングゲート、４８…分離酸化膜、５０…シリコン層、９０，１００，１１０…微細ＮＯＲ型メモリセルアレイ、１０２，１１３…素子分離絶縁層、１１２…ｐウエル、Ｍ１１〜Ｍ２２…メモリトランジスタ、Ｓ１１，ＳＴ０等…選択トランジスタ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ…副ビット線、ＳＬ１等…ソース線、ＭＳＬ…主ソース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、ＢＣ…ビットコンタクト・プラグ、ＳＣ…ソースコンタクト・プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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