(57)【特許請求の範囲】
【請求項１】
電力用半導体素子であって、
第１導電型ベース層と、
前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、
前記第１導電型ベース層の一方及び他方の表面の１つに選択的に形成されたコレクタ層と、
前記コレクタ層上に形成された第１の主電極と、
前記第１導電型エミッタ層上及び前記第２導電型ベース層上に形成された第２の主電極と、
第１絶縁部と第２絶縁部とを含み、前記第１導電型エミッタ層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させて形成されたゲート絶縁膜と、
前記第１絶縁部と前記第２絶縁部の上方に形成されたゲート電極と、を具備し、
前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さいことを特徴とする電力用半導体素子。
【請求項２】
前記第１絶縁部は、前記第１導電型エミッタ層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項１記載の電力用半導体素子。
【請求項３】
前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きいことを特徴とする請求項２記載の電力用半導体素子。
【請求項４】
前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さいことを特徴とする請求項２記載の電力用半導体素子。
【請求項５】
前記第２絶縁部の厚さは勾配を持ち、前記第１導電型エミッタ側の厚さは、前記第１導電型ベース層側の厚さよりも小さいことを特徴とする請求項２記載の電力用半導体素子。
【請求項６】
前記ゲート電極は、前記第１導電型エミッタ層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有することを特徴とする請求項１乃至５のいずれか１つに記載の電力用半導体素子。
【請求項７】
電力用半導体素子の製造方法であって、
第１導電型ベース層を形成することと、
前記第１導電型ベース層の一方の表面に第２導電型ベース層を選択的に形成することと、
前記第２導電型ベース層の表面に第１導電型エミッタ層を選択的に形成することと、
前記第１導電型ベース層の一方及び他方の表面の１つにコレクタ層を選択的に形成することと、
前記コレクタ層上に第１の主電極を形成することと、
前記第１導電型エミッタ層上及び前記第２導電型ベース層上に第２の主電極を形成することと、
第１絶縁部と第２絶縁部とを含み、前記第１導電型エミッタ層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させてゲート絶縁膜を形成することと、
前記第１絶縁部と前記第２絶縁部の上方にゲート電極を形成することと、を具備し、
前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さいことを特徴とする電力用半導体素子の製造方法。
【請求項８】
前記第１絶縁部は、前記第１導電型エミッタ層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項７記載の電力用半導体素子の製造方法。
【請求項９】
前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きいことを特徴とする請求項８記載の電力用半導体素子の製造方法。
【請求項１０】
前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さいことを特徴とする請求項８記載の電力用半導体素子の製造方法。
【請求項１１】
前記第２絶縁部の厚さは勾配を持ち、前記第１導電型エミッタ側の厚さは、前記第１導電型ベース層側の厚さよりも小さいことを特徴とする請求項８記載の電力用半導体素子の製造方法。
【請求項１２】
前記ゲート電極は、前記第１導電型エミッタ層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有することを特徴とする請求項７乃至１１のいずれか１つに記載の電力用半導体素子の製造方法。
【請求項１３】
電力用半導体素子であって、
第１導電型ベース層と、
前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に形成された第１導電型ソース層と、
前記第１導電型ベース層の一方及び他方の表面の１つに選択的に形成されたドレイン層と、
前記ドレイン層上に形成された第１の主電極と、
前記第１導電型ソース層上及び前記第２導電型ベース層上に形成された第２の主電極と、
第１絶縁部と第２絶縁部とを含み、前記第１導電型ソース層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させて形成されたゲート絶縁膜と、
前記第１絶縁部と前記第２絶縁部の上方に形成されたゲート電極と、を具備し、
前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さいことを特徴とする電力用半導体素子。
【請求項１４】
前記第１絶縁部は、前記第１導電型ソース層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項１３記載の電力用半導体素子。
【請求項１５】
前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きいことを特徴とする請求項１４記載の電力用半導体素子。
【請求項１６】
前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さいことを特徴とする請求項１４記載の電力用半導体素子。
【請求項１７】
前記第２絶縁部の厚さは勾配を持ち、前記第１導電型ソース側の厚さは、前記第１導電型ベース層側の厚さよりも小さいことを特徴とする請求項１４記載の電力用半導体素子。
【請求項１８】
前記ゲート電極は、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有することを特徴とする請求項１３乃至１７のいずれか１つに記載の電力用半導体素子。
【請求項１９】
電力用半導体素子の製造方法であって、
第１導電型ベース層を形成することと、
前記第１導電型ベース層の一方の表面に第２導電型ベース層を選択的に形成することと、
前記第２導電型ベース層の表面に第１導電型ソース層を選択的に形成することと、
前記第１導電型ベース層の一方及び他方の表面の１つにドレイン層を選択的に形成することと、
前記ドレイン層上に第１の主電極を形成することと、
前記第１導電型ソース層上及び前記第２導電型ベース層上に第２の主電極を形成することと、
第１絶縁部と第２絶縁部とを含み、前記第１導電型ソース層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させてゲート絶縁膜を形成することと、
前記第１絶縁部と前記第２絶縁部の上方にゲート電極を形成することと、を具備し、
前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さいことを特徴とする電力用半導体素子の製造方法。
【請求項２０】
前記第１絶縁部は、前記第１導電型ソース層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項１９記載の電力用半導体素子の製造方法。
【請求項２１】
前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きいことを特徴とする請求項２０記載の電力用半導体素子の製造方法。
【請求項２２】
前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さいことを特徴とする請求項２０記載の電力用半導体素子の製造方法。
【請求項２３】
前記第２絶縁部の厚さは勾配を持ち、前記第１導電型ソース側の厚さは、前記第１導電型ベース層側の厚さよりも小さいことを特徴とする請求項２０記載の電力用半導体素子の製造方法。
【請求項２４】
前記ゲート電極は、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有することを特徴とする請求項１９乃至２３のいずれか１つに記載の電力用半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インバータなど電力変換装置を構成する電力半導体素子のなかで、ＩＧＢＴ、パワーＭＯＳＦＥＴに係り、特に負荷短絡耐量を向上させた素子構造に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体素子では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善が注力されている。特に高耐圧化、高電流化という点で、３００Ｖ程度以上の耐圧を有する電力用半導体素子としてパワーＭＯＳＦＥＴよりも低オン電圧を得ることができるＩＧＢＴが用いられている。
【０００３】
この種のＩＧＢＴとしては、ゲートを平板状に設けたプレーナ構造およびゲートを構内に埋め込み形成したトレンチ構造の２種類が広く知られている。
【０００４】
図１１は、この種のプレーナ構造を有するＩＧＢＴの構成を示す断面図である。このＩＧＢＴでは、高抵抗のｎ型ベース層１０１の表面に高濃度のｐ型コレクタ層１０２が形成され、他方の面には、選択的にｐ型ベース層１０６が形成され、さらに、ｐ型ベース層１０６内には、ｎ型エミッタ層１０７が選択的に形成されている。
【０００５】
ｎ型ベース層１０１上とｐ型ベース層１０６上の一部およびｎ型エミッタ層１０７上の一部にゲート酸化膜１０３が設けられている。また、エミッタ電極１０９が、ｐ型ベース層１０６とｎ型エミッタ層１０７に設けられる。ゲート電極１０５は、ゲート酸化膜１０３と層間絶縁膜１０４によってエミッタ電極１０９およびｎ型ベース層１０１およびｐ型ベース層１０６と絶縁されている。
【０００６】
ｎ型ベース層１０１、ｐ型ベース層１０６、ｎ型エミッタ層１０７、ゲート電極１０５によって、ＣＨをチャネル領域とする電子注入用ＭＯＳＦＥＴが構成されている。さらに、ｎ型エミッタ層１０７とｐ型ベース層１０６上には両方に接するようにエミッタ電極１０９が設けられている。
【０００７】
上記構造において従来のプレーナ構造のＩＧＢＴでは、ｎ型エミッタ層１０７とｐ型ベース層１０６は、それぞれ不純物の注入および熱拡散によって形成されるために、それらの不純物分布はガウス分布に準じる分布となることから、チャネル領域ＣＨに沿った不純物濃度分布をみるとｎ型エミッタ層１０７とｐ型ベース層１０６との接合付近にｐ型不純物濃度の最高値があり、ｐ型ベース層１０６とｎ型ベース層１０１の接合付近に近づくほど徐々にｐ型不純物濃度が下がっていく。
【０００８】
次にＩＧＢＴの動作を説明する。プレーナ構造のＩＧＢＴとトレンチ構造のＩＧＢＴは、動作原理は同様であるので以下では、プレーナ構造のＩＧＢＴの動作を説明する。
【０００９】
コレクタ電極１０８に正電圧、エミッタ電極１０９に負電圧が印加されているとき、エミッタ電極１０９より正となる正電圧をゲート電極１０５に印加すると、ｐ型ベース層１０６のゲート電極１０５に接した表面がｎ型に反転し、電子ｅがｎ型エミッタ層１０７から反転層を介してｎ型ベース層１０１に注入されてｐ型コレクタ層１０２に達する。これによってｎ型ベース層１０１とｐ型コレクタ層１０２が順バイアスされて、ｐ型コレクタ層１０２から正孔ｈがｎ型ベース層１０１に注入される。このように、ｎ型ベース層１０１に電子ｅと正孔ｈの両方が注入され、ｎ型ベース層１０１領域で電導率変調が起こってオン電圧が低減される。すなわち、素子が導通状態になる。
【００１０】
一方、ターンオフするには、ゲート電極１０５にエミッタ電極１０９に対して負の電圧が印加される。これにより、ゲート電極１０５に接したｐ型ベース層１０６の表面に形成されていた反転層が消失して、電子注入が停止する。一方、ｎ型ベース層１０１内に蓄積されていた正孔ｈは、その一部がｐ型ベース層１０６を介してエミッタ電極１０９に排出され、残りの正孔ｈが電子ｅと再結合して消滅し、素子はターンオフする。
【００１１】
ここで素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極１０８に電源電圧が印加される。これによって素子には大きな短絡ピーク電流（Ｉｃｐ）が流れ、ある一定時間（ｔｓｃ）で素子は破壊する。従来のＩＧＢＴでは、チャネル密度を大きくするとオン電圧を低減することができたが、一方でチャネル密度の増加は電流を流し易くなる結果、短絡ピーク電流（Ｉｃｐ）を大きくし負荷短絡耐量（ｔｓｃ）が小さくなるという問題があった。
【００１２】
【発明が解決しようとする課題】
以上述べたように、従来の半導体素子では、負荷短絡耐量が小さいという問題がある。
【００１３】
本発明は上記事情を考慮してなされたもので、低いオン電圧を維持しつつ高い負荷短絡耐量を同時に実現し得る電力用半導体素子及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の態様は、電力用半導体素子であって、第１導電型ベース層と、前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、前記第１導電型ベース層の一方及び他方の表面の１つに選択的に形成されたコレクタ層と、前記コレクタ層上に形成された第１の主電極と、前記第１導電型エミッタ層上及び前記第２導電型ベース層上に形成された第２の主電極と、第１絶縁部と第２絶縁部とを含み、前記第１導電型エミッタ層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させて形成されたゲート絶縁膜と、前記第１絶縁部と前記第２絶縁部の上方に形成されたゲート電極と、を具備し、前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さい。
また、本発明の第２の態様は、第１の態様において、前記第１絶縁部は、前記第１導電型エミッタ層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されている。
また、本発明の第３の態様は、第２の態様において、前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きい。
【００１５】
また、本発明の第４の態様は、第２の態様において、前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さい。
また、本発明の第５の態様は、第２の態様において、前記第２絶縁部の厚さは勾配を持ち、前記第１導電型エミッタ側の厚さは、前記第１導電型ベース層側の厚さよりも小さい。
また、本発明の第６の態様は、第１乃至第５のいずれか１つの態様において、前記ゲート電極は、前記第１導電型エミッタ層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれている。
【００１６】
また、本発明の第７の態様は、電力用半導体素子の製造方法であって、第１導電型ベース層を形成することと、前記第１導電型ベース層の一方の表面に第２導電型ベース層を選択的に形成することと、前記第２導電型ベース層の表面に第１導電型エミッタ層を選択的に形成することと、前記第１導電型ベース層の一方及び他方の表面の１つにコレクタ層を選択的に形成することと、前記コレクタ層上に第１の主電極を形成することと、前記第１導電型エミッタ層上及び前記第２導電型ベース層上に第２の主電極を形成することと、第１絶縁部と第２絶縁部とを含み、前記第１導電型エミッタ層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させてゲート絶縁膜を形成することと、前記第１絶縁部と前記第２絶縁部の上方にゲート電極を形成することと、を具備し、前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さい。
また、本発明の第８の態様は、第７の態様において、前記第１絶縁部は、前記第１導電型エミッタ層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されている。
また、本発明の第９の態様は、第８の態様において、前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きい。
また、本発明の第１０の態様は、第８の態様において、前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さい。
また、本発明の第１１の態様は、第８の態様において、前記第２絶縁部の厚さは勾配を持ち、前記第１導電型エミッタ側の厚さは、前記第１導電型ベース層側の厚さよりも小さい。
また、本発明の第１２の態様は、第７乃至第１１のいずれか１つの態様において、前記ゲート電極は、前記第１導電型エミッタ層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有する。
また、本発明の第１３の態様は、電力用半導体素子であって、第１導電型ベース層と、前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型ソース層と、前記第１導電型ベース層の一方及び他方の表面の１つに選択的に形成されたドレイン層と、前記ドレイン層上に形成された第１の主電極と、前記第１導電型ソース層上及び前記第２導電型ベース層上に形成された第２の主電極と、第１絶縁部と第２絶縁部とを含み、前記第１導電型ソース層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させて形成されたゲート絶縁膜と、前記第１絶縁部と前記第２絶縁部の上方に形成されたゲート電極と、を具備し、前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さい。
また、本発明の第１４の態様は、第１３の態様において、前記第１絶縁部は、前記第１導電型ソース層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されている。
【００１７】
また、本発明の第１５の態様は、第１４の態様において、前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きい。
また、本発明の第１６の態様は、第１４の態様において、前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さい。
また、本発明の第１７の態様は、第１４の態様において、前記第２絶縁部の厚さは勾配を持ち、前記第１導電型ソース側の厚さは、前記第１導電型ベース層側の厚さよりも小さい。
また、本発明の第１８の態様は、第１３乃至第１７のいずれか１つの態様において、前記ゲート電極は、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有する。
【００１８】
また、本発明の第１９の態様は、電力用半導体素子の製造方法であって、第１導電型ベース層を形成することと、前記第１導電型ベース層の一方の表面に第２導電型ベース層を選択的に形成することと、前記第２導電型ベース層の表面に第１導電型ソース層を選択的に形成することと、前記第１導電型ベース層の一方及び他方の表面の１つにドレイン層を選択的に形成することと、前記ドレイン層上に第１の主電極を形成することと、前記第１導電型ソース層上及び前記第２導電型ベース層上に第２の主電極を形成することと、第１絶縁部と第２絶縁部とを含み、前記第１導電型ソース層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させてゲート絶縁膜を形成することと、前記第１絶縁部と前記第２絶縁部の上方にゲート電極を形成することと、を具備し、前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さい。
【００１９】
また、本発明の第２０の態様は、第１９の態様において、前記第１絶縁部は、前記第１導電型ソース層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項１９記載の電力用半導体素子の製造方法。
また、本発明の第２１の態様は、第２０の態様において、前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きい。
また、本発明の第２２の態様は、第２０の態様において、前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さい。
また、本発明の第２３の態様は、第２０の態様において、前記第２絶縁部の厚さは勾配を持ち、前記第１導電型ソース側の厚さは、前記第１導電型ベース層側の厚さよりも小さい。
また、本発明の第２４の態様は、第１９乃至第２３のいずれか１つの態様において、前記ゲート電極は、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有する。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態である電力用半導体素子の断面図である。以下、電力用半導体素子の一例としてプレーナ構造を有するＩＧＢＴを用いて説明する。以下の全ての実施形態では第１導電型層としてｎ型、第２導電型層としてｐ型を用いる。
【００２２】
図中、１は高抵抗のｎ型ベース層を示しており、このｎ型ベース層１の一方の面には、高不純物濃度のｐ型コレクタ層２が形成されている。
【００２３】
また、ゲート絶縁膜３およびゲート絶縁膜３と同じ材質ではあるが厚さの異なるゲート絶縁膜１０を介してゲート電極５が形成されている。ｎ型ベース層１の表面にはｐ型ベース層６が形成されている。このｐ型ベース層６の表面には、高不純物濃度のｎ型エミッタ層７が形成されている。
【００２４】
また、上記ｐ型ベース層６は、不純物の注入および熱拡散によって形成されることから、不純物濃度分布はガウス分布に準じる分布になっており、チャネル領域ＣＨにおいても同様である。
【００２５】
ｎ型ベース層１、ｐ型ベース層６、ｎ型エミッタ層７、ゲート絶縁膜３、ゲート絶縁膜１０およびゲート電極５によって、ゲート絶縁膜３およびゲート絶縁膜１０とｐ型ベース層６の界面にチャネルＣＨが形成されｎ型エミッタ層７からｎ型ベース層１に電子を注入するＭＯＳＦＥＴを構成している。
【００２６】
ｐ型コレクタ層２上にはコレクタ電極８が設けられている。また、ｎ型エミッタ層７およびｐ型ベース層６上にはエミッタ電極９が設けられている。ｎ型エミッタ層７とｐ型ベース層６はこのエミッタ電極９によって短絡している。また、ゲート電極５上には層間絶縁膜４が設けられていて、エミッタ電極９と接しないようになっている。
【００２７】
次にこのＩＧＢＴの動作を以下に説明する。ターンオン時には、エミッタ電極９とコレクタ電極８との間にコレクタ電圧ＶＣＥが印加された状態で、エミッタ電極９とゲート電極５との間に所定の正のゲート電圧ＶＧＥを印加すると、チャネル領域ＣＨがｎ型に反転しチャネルが形成される。このチャネルを通じてエミッタ電極９から電子がｎ型ベース層１に注入される。この注入された電子によりｐ型コレクタ層２とｎ型ベース層１との間が順バイアスされ、正孔がｐ型コレクタ層２よりｎ型ベース層１に注入される。この結果、伝導度変調によりｎ型ベース層１の抵抗が大幅に低減して通電する。
【００２８】
一方ターンオフするには、ゲート電極５にエミッタ電極９に対して負の電圧が印加される。これによって、ｐ型ベース層６とゲート絶縁膜３およびゲート絶縁膜１０に接した位置に形成されていた反転層が消失して、電子注入が停止する。一方、ｎ型ベース層１内に蓄積されていた正孔ｈは、その一部がｐ型ベース層６を介してエミッタ電極９に排出され、残りの正孔ｈが電子ｅと再結合して消滅し、素子はターンオフする。
【００２９】
ここで素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極８に電源電圧が印加され、これによって素子には短絡ピーク電流（Ｉｃｐ）が流れ、ある一定時間（ｔｓｃ）で素子は破壊する。負荷が短絡してから素子破壊に至るまでの時間が負荷短絡耐量（ｔｓｃ）である。
【００３０】
ここで、このＩＧＢＴの短絡ピーク電流が大きくなると負荷短絡耐量は小さくなることが確認されている。この理由は短絡ピーク電流による熱破壊である。本発明による新構造のＩＧＢＴでは、短絡ピーク電流とほぼ同じ静特性で電流の飽和値を小さくすることによって負荷短絡耐量を大きくすることができる。
【００３１】
以下に上記した本発明の構成により負荷短絡耐量が向上する理由を述べる。
【００３２】
一般に、オン状態にあるＩＧＢＴにさらにコレクタ電圧ＶＣＥを増大すると、それに伴ってｐ型ベース層６のチャネル部分ＣＨの点Ｑ２での電位も上昇し、ゲート電位と点Ｑ２でのベース電位との電位差がしきい値電圧よりも小さくなり反転層を維持することが出来なくなって空乏化（ピンチオフ）し抵抗が無限大となり、ＩＧＢＴの電流は飽和する。しきい値電圧は、ゲート絶縁膜のキャパシタンスの容量と反比例の関係があり、キャパシタンス容量が増大するにつれ、しきい値電圧は低下する。
【００３３】
本実施形態ではチャネル部分ＣＨにおいて、しきい値電圧は、上記のしきい値電圧とゲート絶縁膜のキャパシタンスの関係よりゲート絶縁膜３に接するｐ型ベース層６領域よりもゲート絶縁膜３の膜厚よりも厚い膜厚を有するゲート絶縁膜１０に接するｐ型ベース層６領域の点Ｑ２で決まり、したがって、ピンチオフもこのゲート絶縁膜１０に接するｐ型ベース層６領域の点Ｑ２で起こる。
【００３４】
次に従来のＩＧＢＴの電流の飽和値よりも本発明のＩＧＢＴの電流の飽和値が小さくなることを示す。図７は、縦軸にｎ型エミッタ層７とエミッタ電極９の境界を原点にとりエミッタ電極９からコレクタ電極８への距離を示し、横軸にエミッタ電極９を基準（接地）とした電圧分布を、図１１（従来技術のプレーナＩＧＢＴ）のＸ−Ｘ′と図１（本発明のプレーナＩＧＢＴ）のＡ−Ａ′のぞれぞれに対して示している。
【００３５】
この図７より、従来のＩＧＢＴは、ピンチオフする電圧Ｖpin と、ピンチオフ点Ｑ１からｎ型ベース層１０１までのチャネル部分の抵抗による電圧Ｖpin-chと、ｎ型ベース層１０１とｐ型コレクタ層１０２間の電圧Ｖch-collとを合わせたもの（Ｖpin ＋Ｖpin-ch ＋Ｖch-coll ＝ＶCE(1) ）がコレクタ電圧ＶＣＥであり、ＩＧＢＴの飽和の電流値はこのコレクタ電圧ＶＣＥの二乗で変換する。
【００３６】
本発明は、ピンチオフ点をゲート絶縁膜１０に接するｐ型ベース層６領域の点Ｑ２にシフトさせることにより、ピンチオフ点Ｑ２からｎ型ベース層１との間のチャネル部分の抵抗による電圧Ｖpin-chを取り除くことにより、コレクタ電圧が、ピンチオフ電圧Ｖpin と、ｎ型ベース層１とｐ型コレクタ層３間の電圧Ｖch-coll との足し合わせになるようにしている（Ｖpin ＋Ｖch-coll ＝ＶCE(2) ）。
【００３７】
したがって、本発明のコレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、これによって、本発明によるＩＧＢＴの飽和の電流値も従来のＩＧＢＴでの飽和の電流値にくらべて小さくなる。
【００３８】
図８は、ゲート酸化膜下の不純物濃度分布を示す図であり、ｎ型エミッタ層７、ｐ型ベース層６、ｎ型ベース層１の不純物濃度を示している。図に示すように、ｐ型ベース層６の不純物濃度は、エミッタ側表面においてエミッタ側にピークを持つガウス分布に準じる分布になっている。
【００３９】
図９は、上記のシミュレーションの結果である。具体的には、従来のＩＧＢＴでは、ｐ型ベース層１０７上のゲート絶縁膜１０３の膜厚が１０００オングストロームで、この時の飽和電流値が６８００Ａ／ｃｍ２であるのに対して、本発明では、ｐ型ベース層６上のゲート酸化膜３を従来のＩＧＢＴでのゲート酸化膜１０３の膜厚と同じ１０００オングストロームの膜厚に保ちつつ、ゲート絶縁膜１０の膜厚を１μｍにした場合、この時の飽和電流値は１７００Ａ／ｃｍ２となった。研究の結果、この飽和電流値に対応する負荷短絡耐量（ｔｓｃ）（短絡ピーク電流Ｉｃｐが流れてから素子の短絡保護回路の動作が開始するまでの所要時間）は１０μｓ以上得られることを確認した。
【００４０】
したがって、負荷短絡耐量とＩＧＢＴの電流の飽和値との関係から、本発明の電流の飽和値を小さくする方法によって、負荷短絡耐量を大きくすることが出来る。
【００４１】
（第２の実施形態）
図２は、本発明の第２の実施形態である電力用半導体素子の断面図である。本実施形態と前述した第１の実施形態を示す図１との違いは、ｎ型ベース層１の表面に接するゲート絶縁膜が、第１の実施形態の図１ではゲート絶縁膜３であったが、本実施形態では、ゲート絶縁膜３よりも膜厚の厚いゲート絶縁膜１０であるところである（テラス型ゲート）。図２のプレーナＩＧＢＴの動作は、前述した図１のプレーナＩＧＢＴの動作と比べて基本的には同じであり、しきい値電圧はゲート絶縁膜１０と接するｐ型ベース層６領域内で決まることから、ピンチオフは、このゲート絶縁膜１０と接するｐ型ベース層６の領域内のＱ２で起こる。
【００４２】
本実施形態では、ｎ型ベース層１領域内に接するゲート絶縁膜をゲート絶縁膜１０にすることによりゲート絶縁膜のキャパシタンス容量が、ｎ型ベース層１領域内にゲート絶縁膜３を有する図１に比べて小さくすることができることにより、ターンオン、ターンオフに要する時間を図１よりも短くすることができる。また、製造工程もより容易である。
【００４３】
（第３の実施形態）
図３は、本発明の第３の実施形態である電力用半導体素子の断面図である。本実施形態と前述した第１の実施形態を示す図１との違いは、図１のゲート絶縁膜３が、本実施形態の図３での勾配をもつゲート酸化膜１１に対応している点である。このゲート絶縁膜１１は、ｐ型ベース層６とｎ型ベース層１との接合部分上にあるゲート絶縁膜の膜厚を、ｎ型エミッタ層７とｐ型ベース層６との接合部分上にあるゲート絶縁膜の膜厚よりも厚く、ｎ型エミッタ層７とｐ型ベース層６との接合部分に近づくにつれゲート絶縁膜の膜厚が徐々に薄くなるよう勾配がついていることが特徴である。
【００４４】
図３のプレーナＩＧＢＴの動作は、前述した第１の実施形態における図１のプレーナＩＧＢＴの動作とくらべて基本的には同じである。本実施形態においては、ゲート絶縁膜１１はｐ型ベース層６とｎ型ベース層１の接合に近づくにつれ膜厚は厚くなることから、しきい値電圧もｐ型ベース層６とｎ型ベース層１の接合に近づくにつれ徐々に高くなる。したがって、前述した図１のプレーナＩＧＢＴと同様に点Ｑ２でピンチオフがおこり、前述した第１の実施形態における負荷短絡耐量が向上する理由と同様の理由により、負荷短絡耐量を向上することができる。
【００４５】
（第４の実施形態）
図４は、本発明の第４の実施形態である電力用半導体素子の断面図である。図４と第１の実施形態の図１との違いは、図１においては、ゲート絶縁膜３とゲート絶縁膜１０との材質が同じであり、したがって、比誘電率も同じであるが、本実施形態の図４においては、ゲート絶縁膜３とゲート絶縁膜１２とは材質が異なり、したがって、比誘電率も異なる。本実施形態のゲート絶縁膜の例として、例えば、ゲート絶縁膜３に五酸化タンタル（Ｔａ2 Ｏ5 ）（比誘電率２２）あるいは、窒化シリコン（Ｓｉ3 Ｎ4 ）（比誘電率７）を用いて、ゲート絶縁膜１２に二酸化シリコン（ＳｉＯ2 ）（比誘電率３．９）を用いることである。これによって、２つのゲート絶縁膜の膜厚がゲート絶縁膜３とゲート絶縁膜１２と同じであっても、２つのゲート絶縁膜のキャパシタンス容量は異なることになる。しきい値電圧は、ゲート絶縁膜キャパシタンス容量がゲート絶縁膜３にくらべ小さいゲート絶縁膜１２によってきまり、ピンチオフは、ゲート絶縁膜１２と接するｐ型ベース層６のチャネル領域ＣＨ点Ｑ２において起こる。
【００４６】
したがって、前述した第１の実施形態における負荷短絡耐量が向上する理由と同様の理由により、負荷短絡耐量を向上することができる。
【００４７】
（第５の実施形態）
図５は、本発明の第５の実施形態である電力用半導体素子（横型ＩＧＢＴ）の断面図である。図５中、４０１は高抵抗のｎ型ベース層であり、このｎ型ベース層４０１の一方の面には、ｐ型基板層４０４が形成されており、このｐ型基板層４０４上にはエミッタ電極４１０が設けられている。また、ｎ型ベース層４０１の他方の面には、選択的にｐ型ベース層４０７が形成されており、このｐ型ベース層４０７の表面には選択的に高不純物濃度のｎ型エミッタ層４０９が形成される。また、前記ｎ型ベース層４０１の他方の面には、選択的にｎ型バッファ層４０３が形成されており、このｎ型バッファ層４０３の表面には選択的に高不純物濃度のｐ型コレクタ層４０２が形成され、このｐ型コレクタ層４０２に接してコレクタ電極４１１が形成されている。
【００４８】
前記ｐ型ベース層４０７上の一部、ｐ型ベース層４０８上、ｎ型ベース層４０１上の一部およびｎ型バッファ層上にゲート絶縁膜４１２が、さらにｐ型ベース層４０７上の一部分には、ゲート絶縁膜４０８が設けられている。このゲート絶縁膜４０８は、ゲート絶縁膜４１２と膜厚あるいは比誘電率が異なることによりゲート絶縁膜のキャパシタンス容量が異なっている。ゲート絶縁膜４１２およびゲート絶縁膜４０８上にはゲート電極４０６が設けられている。このゲート電極４０６上には層間絶縁膜４０５が設けられており、それに開口されたコンタクトホールを介して前記ｎ型エミッタ層４０９上の一部およびｐ型ベース層４０７上の一部にコンタクトするようにエミッタ電極４１０が設けられている。なお、前記ゲート電極４０６は、ゲート絶縁膜４１２とゲート絶縁膜４０８と層間絶縁膜４０５によって、エミッタ電極４１０、コレクタ電極４１１、ｎ型ベース層４０１およびｐ型ベース層４０７とは、絶縁されている。
【００４９】
図５の横形ＩＧＢＴの動作は、前述した第１の実施形態における図１のプレーナＩＧＢＴの動作とくらべて基本的には同じである。本実施形態においては、ゲート絶縁膜４０８下のｐ型ベース層４０７のチャネル部分ＣＨ点Ｑ２でしきい値電圧が決まる。したがって、前述した図１のプレーナＩＧＢＴと同様に点Ｑ２でピンチオフがおこり、前述した第１の実施形態における負荷短絡耐量が向上する理由と同様の理由により、負荷短絡耐量を向上することができる。
【００５０】
（第６の実施形態）
図６は、本発明の第６の実施形態である電力用半導体素子（トレンチＩＧＢＴ）の断面図である。
【００５１】
図中、３０１は高抵抗のｎ型ベース層を示しており、このｎ型ベース層３０１の一方の面には、高不純物濃度のｐ型コレクタ層３０２が形成されている。
【００５２】
また、トレンチ３０３の内部には、ゲート絶縁膜３０４およびゲート絶縁膜３１１を介してゲート電極３０５が埋め込み形成されている。各トレンチ３０３で挟まれた領域のｎ型ベース層３０１の表面には高不純物濃度のｐ型ベース層３０６が形成されている。
【００５３】
このｐ型ベース層３０６の表面には高不純物濃度のｎ型エミッタ層３０７が形成されている。ｎ型ベース層３０１、ｐ型ベース層３０６、ｎ型エミッタ層３０７、ゲート絶縁膜３０４、ゲート絶縁膜３１１およびゲート電極３０５によって、トレンチ３０３に接したｐ型ベース層３０６の表面にチャネルＣＨが形成されｎ型エミッタ層３０７からｎ型ベース層３０１に電子を注入するＭＯＳＦＥＴを構成している。
【００５４】
ｐ型コレクタ層３０２上にはコレクタ電極３０８が設けられている。また、ｎ型エミッタ層３０７およびｐ型ベース層３０６上にはエミッタ電極３０９が設けられている。ｎ型エミッタ層３０７とｐ型ベース層３０６はこのエミッタ電極３０９によって短絡している。また、ゲート電極３０５上には層間絶縁膜３１０が設けられていて、エミッタ電極３０９と接しないようになっている。
【００５５】
次にこのＩＧＢＴの動作を以下に説明する。ターンオン時には、エミッタ電極３０９とコレクタ電極３０８との間にコレクタ電圧ＶＣＥが印加された状態で、エミッタ電極３０９とゲート電極３０５との間に所定の正のゲート電圧ＶＧＥを印加すると、チャネル領域がｎ型に反転しチャネルＣＨが形成される。このチャネルＣＨを通じてエミッタ電極３０９から電子がｎ型ベース層３０１に注入される。この注入された電子によりｐ型コレクタ層３０２とｎ型ベース層３０１との間が順バイアスされ、正孔がｐ型コレクタ層３０２よりｎ型ベース層３０１に注入される。この結果、伝導度変調によりｎ型ベース層３０１の抵抗が大幅に低減して通電する。
【００５６】
一方ターンオフするには、ゲート電極３０５にエミッタ電極３０９に対して負の電圧が印加される。これによって、ｐ型ベース層３０６のゲート電極３０５に接した位置に形成されていた反転層が消失して、電子注入が停止する。一方、ｎ型ベース層内に蓄積されていた正孔ｈは、その一部がｐ型ベース層３０６を介してエミッタ電極３０９に排出され、残りの正孔ｈが電子ｅと再結合して消滅し、素子はターンオフする。
【００５７】
ここで素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極３０８に電源電圧が印加され、これによって素子には短絡ピーク電流（Ｉｃｐ）が流れ、ある一定時間（ｔｓｃ）で素子は破壊する。負荷が短絡してから素子破壊に至るまでの時間が負荷短絡耐量（ｔｓｃ）である。
【００５８】
ここで、このＩＧＢＴの短絡ピーク電流が大きくなると負荷短絡耐量は小さくなることが確認されている。この理由は短絡ピーク電流による熱破壊である。本発明による新構造のＩＧＢＴでは、短絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さくすることによって負荷短絡耐量を大きくすることができる。
【００５９】
以下、本発明で負荷短絡耐量が向上する理由を述べる。
【００６０】
一般に、オン状態にあるＩＧＢＴにさらにコレクタ電圧ＶＣＥを増大すると、それに伴ってｐ型ベース層３０６のチャネル部分ＣＨの点Ｑ２での電位も上昇し、ゲート電位と点Ｑ２でのベース電位との電位差が閾値電圧よりも小さくなり反転層を維持することが出来なくなって空乏化（ピンチオフ）し抵抗が無限大となり、ＩＧＢＴの電流は飽和する。本実施形態では、チャネル部分ＣＨにおいて閾値電圧は、第１の実施形態と同様の理由により、ゲート絶縁膜３１１で決まる。したがって、ピンチオフもこのゲート絶縁膜３１１に接するｐ型ベース層３０６の点Ｑ２で起こる。
【００６１】
次に従来のＩＧＢＴの電流の飽和値よりも本発明のＩＧＢＴの電流の飽和値が小さくなることを示す。
【００６２】
本発明は、ピンチオフ点をゲート絶縁膜３１１に接するｐ型ベース層３０６にシフトさせることによりピンチオフ点からｎ型ベース層３０７との間のチャネル部分の抵抗による電圧Ｖpin-ch を取り除くことにより、コレクタ電圧が、ピンチオフ電圧Ｖpin と、ｎ型ベース層３０１とｐ型コレクタ層３０２間の電圧Ｖch-coll との足し合わせになるようにしている（Ｖpin ＋Ｖch-coll ＝ＶCE(2) ）。したがって、本発明のコレクタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、これによって、本発明によるＩＧＢＴの飽和の電流値も従来のＩＧＢＴでの飽和の電流値に較べて小さくなる。よって、負荷短絡耐量は向上する。
【００６３】
（第７の実施形態）
図１０は、本発明の第７の実施形態である電力用半導体素子（パワーＭＯＳＦＥＴ）の断面図である。
【００６４】
図１０のパワーＭＯＳＦＥＴは、前述した図１のプレーナＩＧＢＴとくらべて、ｐ型不純物で形成されたコレクタ層２の代わりに、ｎ型不純物で形成されたドレイン層２０２になり、コレクタ電極８がドレイン電極２０８となり、ｎ型エミッタ層７がｎ型ソース層２０７となり、エミッタ電極９がソース電極２０９となっている点が異なり、その他は同じである。
【００６５】
一般に、オン状態にあるパワーＭＯＳＦＥＴにさらにドレイン電圧ＶＳＤを増大すると、それに伴ってｐ型ベース層２０６のチャネル部分ＣＨの点Ｑ２での電位も上昇し、ゲート電位と点Ｑ２でのベース電位との電位差が閾値電圧よりも小さくなり反転層を維持することが出来なくなって空乏化（ピンチオフ）し抵抗が無限大となり、パワーＭＯＳＦＥＴの電流は飽和する。本実施形態では、チャネル部分ＣＨにおいて閾値電圧は、第１の実施形態と同様の理由により、ゲート絶縁膜２１０で決まる。したがって、ピンチオフもこのゲート絶縁膜２１０に接するｐ型ベース層２０６の点Ｑ２で起こる。
【００６６】
次に従来のパワーＭＯＳＦＥＴの電流の飽和値よりも本発明のパワーＭＯＳＦＥＴの電流の飽和値が小さくなることを示す。
【００６７】
本発明は、ピンチオフ点をゲート絶縁膜２１０に接するｐ型ベース層２０６にシフトさせることによりピンチオフ点からｎ型ソース層２０７との間のチャネル部分の抵抗による電圧Ｖpin-ch を取り除くことにより、コレクタ電圧を、ピンチオフ電圧Ｖpin と、ｎ型ベース層２０１とｐ型ドレイン層２０２間の電圧Ｖch-collとの足し合わせになるようにしている（Ｖpin ＋Ｖch-coll ＝ＶCE(2) ）。したがって、本発明のドレイン電圧ＶＳＤは従来のドレイン電圧ＶＳＤよりも小さく、これによって、本発明によるパワーＭＯＳＦＥＴの飽和の電流値も従来のパワーＭＯＳＦＥＴでの飽和の電流値にくらべて小さくなる。よって、負荷短絡耐量は向上する。
【００６８】
【発明の効果】
上述したように本発明によれば、低いオン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電流を抑えることによって高い負荷短絡耐量を実現し得る電力用半導体素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の電力用半導体素子の第１の実施形態に係わるプレーナＩＧＢＴを示す断面図である。
【図２】本発明の電力用半導体素子の第２の実施形態に係わるプレーナＩＧＢＴを示す断面図である。
【図３】本発明の電力用半導体素子の第３の実施形態に係わるプレーナＩＧＢＴを示す断面図である。
【図４】本発明の電力用半導体素子の第４の実施形態に係わるプレーナＩＧＢＴを示す断面図である。
【図５】本発明の電力用半導体素子の第５の実施形態に係わるプレーナＩＧＢＴを示す断面図である。
【図６】本発明の電力用半導体素子の第６の実施形態に係わるプレーナＩＧＢＴを示す断面図。
【図７】図１１に示す従来のプレーナＩＧＢＴのＸ−Ｘ′に沿った電圧分布と、図１に示す本発明のプレーナＩＧＢＴのＡ−Ａ′に沿った電圧分布とを対比して示す図である。
【図８】ゲート絶縁膜下の不純物濃度分布を示す図である。
【図９】図１のトレンチＩＧＢＴのコレクタ電圧対コレクタ電流静特性をシミュレーションした結果と、従来のプレーナＩＧＢＴのコレクタ電圧対コレクタ電流静特性をシミュレーションした結果とを対比して示す図である。
【図１０】本発明の電力用半導体素子の第７の実施形態に係わるプレーナＩＧＢＴを示す断面図である。
【図１１】従来のプレーナＩＧＢＴを示す断面図である。
【符号の説明】
１  ｎ型ベース層
２  ｐ型コレクタ層
３  ゲート絶縁膜
４  層間絶縁膜
５  ゲート電極
６  ｐ型ベース層
７  ｎ型エミッタ層
８  コレクタ電極
９  エミッタ電極
１０  ゲート絶縁膜
１１  ゲート絶縁膜
１２  ゲート絶縁膜
【図１】
0004460741.tif 000002
【図２】
0004460741.tif 000003
【図３】
0004460741.tif 000004
【図４】
0004460741.tif 000005
【図５】
0004460741.tif 000006
【図６】
0004460741.tif 000007
【図７】
0004460741.tif 000008
【図８】
0004460741.tif 000009
【図９】
0004460741.tif 000010
【図１０】
0004460741.tif 000011
【図１１】
0004460741.tif 000012