(57)【特許請求の範囲】
【請求項１】
位相調整発振器（１）と、
位相検出器（２）と、
基準周波数源（５）と、
整数分割比率（Ｎ）に調節することができる周波数分割器（３）と、
周波数分割器（３）の整数構成要素（Ｐ）および分数構成要素（Ｆ）を用いた 所望の分割比率がデジタル値として調節可能な調節装置（６）と、
積分器を含む制御回路（７）であって、分数構成要素（Ｆ）から生成される出力値である補正値（Ｋ）が加算器（８）で所望の分割比率の整数構成要素（Ｐ）に加えられて補正された出力値（９）となり、 周波数分割器（３）の整数分割比率（Ｎ）が、補正された出力値（９）によって加算器（８）の出力時に制御される制御回路（７）とを備える、分数周波数合成の原理に従って働く周波数シンセサイザであって、
ＩＩＲ低域フィルタが積分器として使用され、その入力が、調節装置（６）に接続され、その出力時に、補正値（Ｋ）が積分値として生成され、その補正値（Ｋ）の整数構成要素のみがＩＩＲフィルタの入力に再注入され、その一方で、再注入された補正値（Ｋ）の整数構成要素と分数構成要素（Ｆ）との差が、ＩＩＲ低域フィルタの第１レジスタ（１２）に送達されることを特徴とする周波数シンセサイザ。
【請求項２】
ＩＩＲ低域フィルタの出力で生成される積分値のうち、小数構成要素がＩＩＲ低域フィルタの第２レジスタ（１４）に送達されることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
いくつかのＩＩＲ低域フィルタが次々に直列に接続され、列の最後のＩＩＲ低域フィルタの出力からの補正値（Ｋ）が、この列の入力に再注入されることを特徴とする請求項１または２のいずれかに記載のシンセサイザ。
【請求項４】
いくつかのＩＩＲ低域フィルタが次々に直列に接続され、各低域フィルタについての補正値がその出力から入力に再注入されることを特徴とする請求項１または２のいずれかに記載のシンセサイザ。
【請求項５】
ＩＩＲ低域フィルタの前に、別の積分器（２５）、または後続のＩＩＲ低域フィルタ（２６）よりも多いビット幅を有する、別のＩＩＲ低域フィルタが直列に接続されることを特徴とする請求項４に記載のシンセサイザ。
【請求項６】
ＩＩＲ低域フィルタが、安定なフィードバック閉ループ制御回路を有するように定格されることを特徴とする請求項１〜５のいずれか一項に記載のシンセサイザ。
【発明の詳細な説明】
【０００１】
本発明は、主請求項の前提特徴部分による、分数周波数合成の原理に従って働く周波数シンセサイザに関する。
【０００２】
このタイプのシンセサイザは、（例えば公告特許明細書第１９６４００７２号より）当技術分野で周知である。周知のシンセサイザの場合、その積分器は、いくつかの直列接続した積分回路からなり、リミッタまたは評価要素が、その積分回路のフィードバック・ループ中に配置される。これらのリミッタまたは評価要素は、閉ループ制御回路が安定する程度に制御利得を減少させるのに必要である。しかしこれは、開制御ループの利得によって定義される、キャリアの近くの量子化雑音の抑制も減少させる。
【０００３】
本発明の目的は、安定な閉ループ制御回路を有し、しかも可能な限り高いループ利得を有する上述のタイプのシンセサイザを作成することである。
【０００４】
この目的は、主請求項による周波数シンセサイザによって達成される。有利な開発が従属請求項によって開示される。
【０００５】
本発明による周波数シンセサイザの場合、周知のＩＩＲ低域フィルタの使用により、周波数分割器上の変調を必要以上に増加させることなく、高ループ利得と安定な閉ループ制御回路の両方が可能となる。フィードバック・ループ中の制限要素は回避され、補正値の整数構成要素が入力に直接再注入される。ＩＩＲ（無限インパルス応答）フィルタは、当技術分野で周知であり、例えばＨ．  Ｇｏｅｔｚの著書「本Ｅｉｎｆｕｅｈｒｕｎｇ  ｉｎ  ｄｉｅ  ｄｉｇｉｔａｌｅ  Ｓｉｇｎａｌｖｅｒａｒｂｅｉｔｕｎｇ（デジタル信号処理入門）」、Ｔｅｕｂｎｅｒ  Ｓｔｕｄｉｅｎｓｋｒｉｐｔｅｎの２２０ページにより十分に記載されている。ＩＩＲフィルタの乗算器の細密調整機能によって、制御特性の最適な調節、したがって最大の高ループ利得を達成することが可能であり、周波数分割器上の変調を必要以上に増加させることなく、キャリア近くの量子化雑音の最適な抑制が可能となる。周波数分割器上の少量の変調により、非常に小さい分割因子の調節が可能となり、位相雑音および調節速度に関する利点がもたらされる。位相応答および減衰特性の最適化によって、安定な閉ループ制御回路が達成されるように制御ループを設計することができる。選択されるフィルタ係数によって、量子化雑音の雑音プロフィルを適切に調節することができる。フィルタの次数は、レジスタおよび乗算器の数量によって決定される。例えば２次フィルタを用いて、キャリア上の量子化雑音の低減を約２０ｄＢ／ｄｅｃａｄｅの比率で達成することが可能であり、３次フィルタを用いて４０ｄＢ／ｄｅｃａｄｅの低減を達成することが可能であり、以下同様である。原理上、フィルタの次数は、閉ループ制御回路に対する定格規則（ｒａｔｉｎｇ  ｒｕｌｅ）が観測される限り、必要なだけ増加させることができる。すなわち、制御帯域幅近くでの位相ずれが、１８０°未満でなければならない。
【０００６】
以下で実施形態例に関する概略図を参照して、本発明をより十分に説明する。
【０００７】
図１に、基準ブランチに位置する分数周波数分割器３を備える分数周波数合成の原理に従って働く周波数シンセサイザのブロック回路ダイアグラムを示す。このシンセサイザは、位相調整発振器１、位相検出器２、および位相検出器２と周波数調節可能な位相調整発振器１との間の制御線に配置されるループ・フィルタ４からなる。周波数分割器３は、基準周波数源５と位相検出器２との間に配置され、整数分割比率Ｎに調節することができる。基準周波数ｆｒは、この周波数分割器３によって整数分割比率Ｎで分割されて周波数ｆｉになり、位相検出器２で位相調整発振器１の出力周波数ｆｏと比較される。この位相調整発振器１の出力周波数ｆｏは、必要ならば、図示されていない別の周波数分割器によって分割される。周波数分割器３の整数分割比率Ｎは、制御回路７を介して調節され、制御回路７は、調節装置６を介して制御される。整数構成要素Ｐおよび分数構成要素Ｆを用いた所望の分数有理数の分割比率は、調節装置６で、対応するデジタル値として調節することができる。図２でより完全に説明する制御回路７では、加算器８で整数構成要素Ｐに加えられる補正値Ｋが、分数構成要素Ｆから生成される。周波数分割器３の因子たる整数分割比率Ｎは、この加算器８の出力信号（出力値９）で調節される。
【０００８】
図２に制御回路７の詳細を示す。制御回路７では、調節した所望の分割比率の分数構成要素Ｆが積分される。図２に示すように、これは、周知のＩＩＲ低域フィルタによって実施され、ここに示す実施形態例では、２次のＩＩＲ低域フィルタの形態である。所望の分割比率の分数構成要素Ｆは加算器１０に送達される。この加算器１０では、フィルタの出力で生成される積分値たる補正値Ｋの整数構成要素が、フィードバック線１１を介して加算される。再注入された補正値Ｋの整数構成要素と入力信号たる分数構成要素Ｆとの間の差は、フィルタの第１レジスタ１２に送達される。入力信号たる分数構成要素Ｆは、レジスタ１２〜１５によって遅延され、乗算器１７、１８、２０、２１によって重みづけされ、同様に重みづけされた入力信号たる分数構成要素Ｆに加えられる。レジスタ１２〜１５は、各ケースで１クロックだけ信号を遅延する遅延要素として設計される。そのようなＩＩＲ低域フィルタの伝達関数は、係数Ａによって以下のように与えられる。
0004418614.tif 000002
【０００９】
したがってフィルタ特性は、乗算器の係数のみによって調節される。
【００１０】
実際には、係数Ａ００およびＡ０１を便宜的に１に等しくする。これによって加算器２２の整数値から補正値Ｋを直接生成する可能性が生まれる。入力信号たる分数構成要素Ｆの積分値の小数構成要素のみが、レジスタ１４で処理される。これは、補正値Ｋの整数構成要素が直接フィードバックによってやはり即座に減算されるのと同じ効果を有する。レジスタ１２に対しては、補正値Ｋの整数構成要素が加算器１０での入力信号たる分数構成要素Ｆから減算され、第１レジスタ１２はこの差を制御クロック・パルスと同期して受け取る。
【００１１】
乗算器１６、１７、１８のビット幅は、実質上乗算器１９から２１のビット幅よりも重要ではない。低周波数の場合、乗算器１９から２１によって利得が決定され、したがって量子化雑音の抑制も決定される。加えて、十分な周波数活性化のために、約４０ビットのビット幅が分数構成要素Ｆに対して可能でなければならない。このため、図２に示すフィルタの前に、図３に示すような、追加の積分器２５、すなわちそれ自体の閉ループ制御回路を備える低次であるが高ビット幅の別のＩＩＲ低域フィルタを接続することは有利である。次いで後続のＩＩＲ低域フィルタ２６については、量子化雑音を１５０ｄＢに抑制することを達成するためにビット幅１６で十分である。第２閉ループ制御回路の補正値は、反転ステージ２３によって示されるように、第１閉ループ制御回路による逆関数の形成に続いて、第１閉ループ制御回路の値にのみ加えることができる。というのは、第１閉ループ制御回路たる積分器２５は、その出力信号に調節されるからである。次いでこの反転ステージ２３での逆関数の形成に続いて、第１閉ループ制御回路の出力値を加算し、合計補正値を形成することが、加算器２４で実施される。
【００１２】
図４に、図３に従って事前接続される積分器と、後続の３次ＩＩＲフィルタとを備えるこのような積分ループの回路全体を示す。したがって量子化雑音の抑制は、４重積分の量子化雑音の抑制に対応する。第１アダプタの幅は４０ビットである。整数ビットも符号ビットも必要としない。単一積分の場合と同様、けた上げビットにより、補正値が出力される時が決定される。
【００１３】
本発明による原理は、この実施形態例のように、基準ブランチに周波数分割器を有するシンセサイザの場合と、分割器が位相調整発振器と位相検出器との間の制御ループに配置されるシンセサイザの場合の両方に適用することができる。
【図面の簡単な説明】
【図１】  基準ブランチに位置する分数周波数分割器を備える分数周波数合成の原理に従って働く周波数シンセサイザのブロック回路ダイアグラムを示す図である。
【図２】  制御回路の詳細を示す図である。
【図３】  事前接続される積分器を示す図である。
【図４】  事前接続される積分器と、３次ＩＩＲフィルタとを備える積分ループの回路全体を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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