(57)【特許請求の範囲】
【請求項１】
複数ライン構成のカラー対応の撮像素子と、
前記撮像素子から出力されＡ／Ｄ変換された画素データを一時記憶する一時記憶手段と、
前記一時記憶手段に対して複数の前記画素データを前記複数ライン構成のカラーの色別に纏めてバースト転送する転送制御手段と、
前記転送制御手段によりバースト転送された複数の前記画素データを纏めて読み書きし、前記複数ラインに対応する各色の画素データ間のオフセットを解消するように前記一時記憶手段に対するアクセス制御を行うアクセス制御手段と、
を備えたことを特徴とする撮像装置。
【請求項２】
前記一時記憶手段は、ＥＤＯ  ＤＲＡＭ（Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｏｕｔｐｕｔ  ＤＲＡＭ）、又はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）により構成されていることを特徴とする請求項１記載の撮像装置。
【請求項３】
前記撮像素子は、ＲＧＢ３色の３ラインＣＣＤ撮像素子であることを特徴とする請求項１記載の撮像装置。
【請求項４】
前記転送制御手段は、ＦＩＦＯ方式のバッファメモリを用いて前記色別に纏めて、バースト転送制御を行うことを特徴とする請求項１に記載の撮像装置。
【請求項５】
前記転送制御手段は、ランダムアクセス型のバッファメモリを用いて前記色別に纏めて、バースト転送制御を行うことを特徴とする請求項１に記載の撮像装置。
【請求項６】
前記アクセス制御手段は、同一の色に係る前後する２つのラインに対応する複数の前記画素データの２つの纏まりを連続的に読出すことを特徴とする請求項１に記載の撮像装置。
【請求項７】
前記アクセス制御手段は、同一の色に係る前後する２つのラインに対応する複数の前記画素データの２つの纏まりを連続的に読出すためのアクセス制御と、複数の前記画素データを纏めて書込むためのアクセス制御とを混在させて行うことを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記アクセス制御手段により色別に複数個ずつ纏めて読出された画素データを、Ａ／Ｄ変換されて入力されてきた通りの色の配列順に配列し直す再配列手段を有することを特徴とする特徴とする請求項１に記載の撮像装置。
【請求項９】
複数ライン構成のカラー対応の撮像素子から出力されＡ／Ｄ変換された画素データを一時記憶する一時記憶手段を有する撮像装置の制御方法であって、
前記一時記憶手段に対して複数の前記画素データを前記複数ライン構成のカラーの色別に纏めてバースト転送する転送制御工程と、
前記転送制御工程によりバースト転送された複数の前記画素データを纏めて読み書きし、前記複数ラインに対応する各色の画素データ間のオフセットを解消するように前記一時記憶手段に対するアクセス制御を行うアクセス制御工程と、
を備えたことを特徴とする撮像装置の制御方法。
【請求項１０】
複数ライン構成のカラー対応の撮像素子から出力されＡ／Ｄ変換された画素データを一時記憶する一時記憶手段を有する撮像装置により実行されるプログラムを記憶する記憶媒体であって、前記プログラムは、
前記一時記憶手段に対して複数の前記画素データを前記複数ライン構成のカラーの色別に纏めてバースト転送する転送制御ルーチンと、
前記転送制御ルーチンによりバースト転送された複数の前記画素データを纏めて読み書きし、前記複数ラインに対応する各色の画素データ間のオフセットを解消するように前記一時記憶手段に対するアクセス制御を行うアクセス制御ルーチンと、
を含むことを特徴とする記憶媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カラー対応のＣＣＤやＭＯＳ型イメージセンサを用いたビデオカメラ、スキャナ、デジタルカメラなどの撮像装置に関し、特に、画像データを記憶するメモリに対するアクセス技術に関する。
【０００２】
【従来の技術】
撮像装置において、撮像素子としてカラー対応の複数ライン構成のリニア型ＣＣＤ等のイメージセシサを用いると、その構造上、Ｒ，Ｇ，Ｂ（Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅ）の各色間でイメージセンサが読取るラインにオフセットが生じる。
【０００３】
このような読取ラインのオフセットを解消するために、一般に、オフセット解消用のバッファメモリ（オフセットメモリ）を用いている。また、撮像装置においては、画像処理のために、撮像素子によって読取った数ライン前の同じ位置の画素データを同時に画像処理部に入力する必要がある。さらに、撮像素子によって読取られＡ／Ｄ変換手段によってデジタル変換された画素データをリアルタイムにホストコンピュータに送信するため、オフセットメモリに対するアクセスは、画素データの書込みと読出しが混在して繰り返し行われる。
【０００４】
従って、オフセットメモリとしては、従来、ランダムアクセスを特徴とし、そのアクセス速度も高速なＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  ＡｃｃｅｓｓＭｅｍｏｒｙ）等が使用されることが多かった。
【０００５】
【発明が解決しようとする課題】
ところで、撮像装置において、撮像素子及びＡ／Ｄ変換器の解像度が高くなるに従って、入力画像をＡ／Ｄ変換した後のデジタルの画素データの量は大きくなっている。
【０００６】
しかし、従来のように、例えばランダムアクセスを特徴とするＳＲＡＭ等をオフセットメモリとして使用した場合、個々のＳＲＡＭは容量が小さいため、複数個のＳＲＡＭを用いる必要があり、部品点数が増加していた。このような部品点数の増加は、消費電力の増加をも招き、非常に無駄であった。
【０００７】
また、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の大容量のメモリをオフセットメモリとして使用した場合、一画素ごと（すなわち各データごと）にオフセットメモリに画素データを読み書きすると、ＤＲＡＭはランダムアクセスによる応答速度が遅いため、効率よくデータを読み書きすることができなかった。逆に、効率よくデータを読み書きするためには、複数のＤＲＡＭを用いて並列に処理していた。これも部品点数の増加となり、消費電力の増加をも招き、非常に無駄であった。
【０００８】
本発明は、このような背景の下になされたもので、その課題は、一時記憶手段に対するアクセスを効率よく行えるようにすることにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る撮像装置は、複数ライン構成のカラー対応の撮像素子と、前記撮像素子から出力されＡ／Ｄ変換された画素データを一時記憶する一時記憶手段と、前記一時記憶手段に対して複数の前記画素データを前記複数ライン構成のカラーの色別に纏めてバースト転送する転送制御手段と、前記転送制御手段によりバースト転送された複数の前記画素データを纏めて読み書きし、前記複数ラインに対応する各色の画素データ間のオフセットを解消するように前記一時記憶手段に対するアクセス制御を行うアクセス制御手段とを備えている。
【００１０】
また、本発明は、複数ライン構成のカラー対応の撮像素子から出力されＡ／Ｄ変換された画素データを一時記憶する一時記憶手段を有する撮像装置の制御方法であって、前記一時記憶手段に対して複数の前記画素データを前記複数ライン構成のカラーの色別に纏めてバースト転送する転送制御工程と、前記転送制御工程によりバースト転送された複数の前記画素データを纏めて読み書きし、前記複数ラインに対応する各色の画素データ間のオフセットを解消するように前記一時記憶手段に対するアクセス制御を行うアクセス制御工程とを備えている。
【００１１】
また、本発明は、複数ライン構成のカラー対応の撮像素子から出力されＡ／Ｄ変換された画素データを一時記憶する一時記憶手段を有する撮像装置により実行されるプログラムを記憶する記憶媒体であって、前記プログラムは、前記一時記憶手段に対して複数の前記画素データを前記複数ライン構成のカラーの色別に纏めてバースト転送する転送制御ルーチンと、前記転送制御ルーチンによりバースト転送された複数の前記画素データを纏めて読み書きし、前記複数ラインに対応する各色の画素データ間のオフセットを解消するように前記一時記憶手段に対するアクセス制御を行うアクセス制御ルーチンとを含んでいる。
【００１２】
また、本発明では、前記一時記憶手段は、ＥＤＯ  ＤＲＡＭ（Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｏｕｔｐｕｔ  ＤＲＡＭ）、又はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）により構成されている。
【００１３】
また、本発明では、前記撮像素子は、ＲＧＢ３色の３ラインＣＣＤ撮像素子により構成されている。
【００１５】
また、本発明では、前記転送制御手段は、ＦＩＦＯ方式のバッファメモリを用いて前記色別に纏めて、バースト転送制御を行っている。
【００１６】
また、本発明では、前記転送制御手段は、ランダムアクセス型のバッファメモリを用いて前記色別に纏めて、バースト転送制御を行っている。
【００１８】
また、本発明では、前記アクセス制御手段は、同一の色に係る前後する２つのラインに対応する複数の前記画素データの２つの纏まりを連続的に読出している。
【００１９】
また、本発明では、前記アクセス制御手段は、同一の色に係る前後する２つのラインに対応する複数の前記画素データの２つの纏まりを連続的に読出すためのアクセス制御と、複数の前記画素データを纏めて書込むためのアクセス制御とを混在させて行っている。
【００２２】
また、本発明では、前記アクセス制御手段により色別に複数個ずつ纏めて読出された画素データを、Ａ／Ｄ変換されて入力されてきた通りの色の配列順に配列し直す再配列手段を有している。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２６】
［第１の実施形態］
図１は本発明の第１の実施形態を適用した撮像装置の概略構成を示すブロック図である。図１において、１は撮像素子、２はＡ／Ｄ変換部、３は画素データ書込用バッファメモリ（ＷＲＩＴＥ  ＣＡＳＨとも言う）、４は画素データ読出用バッファメモリ（ＲＥＡＤ  ＣＡＳＨとも言う）、５はオフセットメモリ、６はオフセットメモリ制御部、７は外部ＣＰＵ、８は外部ＣＰＵ７と装置内部のブロックとの切替部、９は画像処理部、１０は撮像装置の他のブロックである。
【００２７】
なお、本実施形態における後述する各種の動作は、ＲＯＭ２００にプリセットされたプログラムに基づいてＣＰＵ１００により統御され、この際、ＲＡＭ３００はワークエリア等として利用される。
【００２８】
図２は画素データ書込用バッファメモリ３と画素データ読出用バッファメモリ４の詳細な構成を示すブロック図である。図３は本実施形態の基本動作を示すタイミングチャートである。図４，５は、それぞれオフセットメモリ５に対して書込み、読出しのみを行なった場合のタイミングチャートである。
【００２９】
撮像素子１としては、カラー対応の３ラインＣＣＤを使用し、点順次方式で走査される。この際、撮像素子１からＡ／Ｄ変換部２を介して入力される画素データは、Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２，…のように、Ｒ，Ｇ，Ｂの各色の画素データがサイクリックに配列された状態となっている。また、撮像素子１はカラー対応の複数ライン構成のリニア型であるため、例えば画素データＲ１，Ｇ１，Ｂ１は、同一画素の色データではなく、ライン間オフセット値を持つ画素データである。
【００３０】
画素データ書込用バッファメモリ３と画素データ読出用バッファメモリ４は、アクセスアドレスの管理が不要なＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）方式のメモリによって構成され、また、画素データをＲ，Ｇ，Ｂの各色別に纏めて記憶できるように３面（３つのメモリ）で構成され、各色の画素データは、対応する面に一色ずつ順番に入力されていく。さらに、上記Ｒ，Ｇ，Ｂ用の３面のメモリは、それぞれ１６画素分の画素データを記憶できるメモリ容量となっている。
【００３１】
換言すれば、Ｒ，Ｇ，Ｂ用の３面のメモリのデータ語数はそれぞれ１６となっており、これを２等分して２ブロック構成とし、一方のブロックは書込み用、他方のブロックは当該メモリからの読出し用として、排他的に利用される。そして、Ｒ，Ｇ，Ｂの各色の画素データは、８画素単位でオフセットメモリ５にバースト転送される。
【００３２】
すなわち、Ａ／Ｄ変換部２を介して転送されてきた画素データは、初期状態では各色のメモリの第１ブロックが選択され、この第１ブロックに順に入力されて保持される。第１ブロックに各色の８画素分の画素データが溜まると、第２ブロックが選択され、転送されてきた画素データは第２ブロックに順に入力されて保持される。この第２ブロックに各色の８画素分の画素データが溜まると、第１ブロックが選択され、転送されてきた画素データは第１ブロックに順に入力されて保持される。
【００３３】
以後、この動作を繰り返す。従って、画素データ書込用バッファメモリ３への画素データの書込みは、Ｒ，Ｇ，Ｂの各色ごとに、第１ブロック→第２ブロック→第１ブロック→第２ブロック…のように、８画素単位で２つのブロックが交互に使用されて行われる。この際、画素データは、Ａ／Ｄ変換部２からＲ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２，…のような順で入力されてくるので、各色８画素ずつ纏めるべく、Ｒの第１ブロックへＲ１→Ｇの第１ブロックへＧ１→Ｂの第１ブロックへＢ１→Ｒの第１ブロックへＲ２→Ｇの第１ブロックへＧ２→Ｂの第１ブロックへＢ２，…，Ｒの第１ブロックへＲ８→Ｇの第１ブロックへＧ８→Ｂの第１ブロックへＢ８，…，Ｒの第２ブロックへＲ９→Ｇの第２ブロックへＧ９→Ｂの第２ブロックへＢ９，…のように、対応する色のメモリのブロックへ振り分けられる。
【００３４】
一方、画素データ書込用バッファメモリ３からの画素データの読出しは、上記の書込みとは排他的にブロックが使用されて行われる。
【００３５】
すなわち、画素データ書込用バッファメモリ３から画素データを読出す場合は、初期状態では各色のメモリの第２ブロックが選択され、この第２ブロックの各色の８画素分の連続する画素データが一括してＲ→Ｇ→Ｂの順で読出される。第２ブロックの各色の８画素分の画素データが読出されてしまうと、第１ブロックが選択され、この第１ブロックの各色の８画素分の連続する画素データが一括してＲ→Ｇ→Ｂの順で読出される。
【００３６】
以後、この動作を繰り返す。従って、画素データ書込用バッファメモリ３からの画素データの出力は、Ｒ，Ｇ，Ｂの各色ごとに、第２ブロック→第１ブロック→第２ブロック→第１ブロック…のように、書込ブロックとは排他的に２つのブロックが交互に使用されて行われる。この際、画素データはＡ／Ｄ変換部２からは、Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２，…のような順で入力されてくるが、出力されるときは、Ｒの第２ブロックの先頭から順に８画素分→Ｇの２ブロックの先頭から順に８画素分→Ｂの第２ブロックの先頭から順に８画素分→Ｒの第１ブロックの先頭から順に８画素分，…のような順になる。すなわち、Ｒ１，Ｒ２，…，Ｒ８，Ｇ１，Ｇ２，…，Ｇ８，Ｂ１，Ｂ２，…，Ｂ８，Ｒ９，Ｒ１０，…，Ｒ１６，…のように、各色の画素データは、８画素分ずつ纏められて出力される。
【００３７】
なお、画素データ書込用バッファメモリ３に対する上記のようなアクセス制御は、Ｒ，Ｇ，Ｂの各色に対応して３つ設けられた書込アクセス制御部３ａの制御の下に行われる。
【００３８】
上記のようにして、画素データ書込用バッファメモリ３から８画素分ずつ纏められて出力された画素データは、オフセットメモリ制御部６の制御の下に、切替部８を介してオフセットメモリ５にバースト転送される。
【００３９】
本実施形態では、オフセットメモリ５として、ランダムアクセス時よりもシーケンシャルアクセス時の方がアクセス応答速度が速いＥＤＯ  ＤＲＡＭを使用し、オフセットメモリ制御部６は、オフセットメモリ５に対してＥＤＯモードにて画素データのアクセスを行う。また、オフセットメモリ５の後段に画像処理部９を配置し、この画像処理部９により各色の同一ラインのデータと前ラインのデータを用いて画像処理を行なうために、オフセットメモリ５に対して、上記８画素分ずつの複数画素データの連続書込みと、８画素分ずつの各色同一ライン及び１ライン前の画素データの連続読出しを、混在して行なう。
【００４０】
図３は、第１の実施形態における基本動作を示すタイミシグチャートである。
【００４１】
図３において、ＣＬＫは、本撮像装置の動作制御用のクロック信号、ＤＡＴＡＩＮは、Ａ／Ｄ変換部２から入力された画素データ、ＷＲ  ＣＡＳＨ  ＷＥは、画素データ書込用バッファメモリ３に対する書込イネーブル信号、 ＷＲ  ＣＡＳＨ  ＯＥは、画素データ書込用バッファメモリ３からの出力イネーブル信号を示している。
【００４２】
また、ＷＲ  ＣＡＳＨ  ＤＡＴＡ  ＯＵＴは、画素データ書込用バッファメモリ３から出力された画素データ、ＲＡＭ  ＲＡＳは、オフセットメモリ５の行アクセス用のＲＡＳ端子の信号、ＲＡＭ  ＣＡＳは、オフセットメモリ５の列アクセス用のＣＡＳ端子の信号  ＲＡＭ  ＷＥは、オフセットメモリ５に対する書込イネーブル信号、ＲＡＭ  ＯＥは、オフセットメモリ５からの出力イネーブル信号、ＲＡＭ  ＤＡＴＡは、オフセットメモリ５に対するアクセスデータを示している。
【００４３】
また、ＲＤ  ＣＡＳＨ  ＤＡＴＡ  ＩＮは、画素データ読出用バッファメモリ４に対して出力された画素データ、ＲＤ  ＣＡＳＨ  ＷＥは、画素データ読出用バッファメモリ４に対する書込イネーブル信号、 ＲＤ  ＣＡＳＨ  ＯＥは、画素データ読出用バッファメモリ４からの出力イネーブル信号を示している。ＤＡＴＡ  ＯＵＴは、画素データ読出用バッファメモリ４からの出力データを示している。なお、上記のデータ以外の信号は、全て負論理である。
【００４４】
図３のＲＡＭ  ＤＡＴＡに示したように、オフセットメモリ５に対してＲ１１〜Ｒ１８の画素データが書込まれた後、このオフセットメモリ５からＲ０１〜Ｒ０８とＲ１１〜Ｒ１８というＲ色の前後する２つのラインの画素データが８画素単位で連続して読出される。また、図３では図示し切れなかったが、Ｒ０１〜Ｒ０８とＲ１１〜Ｒ１８の連続読出しの次にＧ１１〜Ｇ１８を書込み、その次に連続読出しを行う時には、オフセットを解消すべく、Ｒ０１〜Ｒ０８とＲ１１〜Ｒ１８の各画素に対応するＧの色の２つのラインの画素データが、同様に８画素単位で連続して読出される。
【００４５】
このようにして、オフセットメモリ制御部６の制御によりオフセットメモリ５から読出した８画素分ずつの各色同一ライン及び１ライン前の画素データは、画像処理部９に入力される。この画像処理部９では、例えば２ライン分の画素データの平均値を取って補間する等の画像処理を行ない、１ライン分のデータとして画素データ読出用バッファメモリ４に出力する（図３のＲＤ  ＣＡＳＨ  ＤＡＴＡ  ＩＮのＲ´０１〜Ｒ´０８参照）。
【００４６】
画素データ読出用バッファメモリ４に対する画素データ入力は、初期状態ではＲ，Ｇ，Ｂ各色のメモリの第１ブロックが選択される。すなわち、オフセットメモリ５からオフセットメモリ制御部６及び画像処理部９を介して転送されてきた各色８画素分連続の画素データは、最初は、第１ブロックに入力されて保持される。第１ブロックに各色８画素分連続の画素データが入力されると、第２ブロックが選択され、次の各色８画素分連続の画素データは、第２ブロックに入力されて保持される。さらに、次の各色８画素分連続の画素データが転送されてくると、第１ブロックが選択される。
【００４７】
以後、この動作を繰り返す。従って、画像処理部９から転送されてきた画素データは各色ごとに、第１ブロックの先頭から順に８画素分→第２ブロックの先頭から順に８画素分→第１ブロック先頭から順に８画素分の順で、かつＲ→Ｇ→Ｂの順（Ｒ´１，Ｒ´２，…，Ｒ´８，Ｇ´１，Ｇ´２，…，Ｇ´８，Ｂ´１，Ｂ´２，…，Ｂ´８，Ｒ´９，Ｒ´１０，…，Ｒ´１６，…）で、画素データ読出用バッファメモリ４に保持される。
【００４８】
また、画素データ読出用バッファメモリ４から他ブロック１０への画素データ出力は、上記の状態とは排他的に行われる。すなわち、他ブロック１０への画素データ出力は、初期状態では、各色のメモリの第２ブロックが選択され、この第２ブロックから各色の画素データが出力される。第２ブロックの各色８画素分の画素データが出力されると、第１ブロックが選択され、次の各色８画素分の画素データは、第１ブロックから出力され、この各色８画素分の画素データが出力されると、第２ブロックが選択される。
【００４９】
以後、この動作を繰り返す。ただし、画素データ読出用バッファメモリ４から出力される順番は、オフセットメモリ５から読出され、メモリ制御部６、及び画像処理部９を介して供給されてきた順番、すなわち同一色の画素データが８画素分連続するような順番ではなく、Ａ／Ｄ変換部２を介して入力されてきた順（Ｒ´１，Ｇ´１，Ｂ´１，Ｒ´２，Ｇ´２，Ｂ´２）に出力する。
【００５０】
すなわち、Ｒの第２ブロックの先頭→Ｇの第２ブロックの先頭→Ｂの第２ブロックの先頭→Ｒの第２ブロックの２番目→Ｇの第２ブロックへの２番目→Ｂの第２ブロックの２番目，…，Ｒの第２ブロックの８番目→Ｇの第２ブロックの８番目→Ｂの第２ブロックの８番目，…，Ｒの第１ブロックの先頭→Ｇの第１ブロックの先頭→Ｂの第１ブロックの先頭，…のような順で読出アクセスが行われて、Ｒ´１，Ｇ´１，Ｂ´１，Ｒ´２，Ｇ´２，Ｂ´２…の順に出力される。
【００５１】
なお、画素データ読出用バッファメモリ４に対する上記のようなアクセス制御は、Ｒ，Ｇ，Ｂの各色に対応して３つ設けられた読出アクセス制御部４ａの制御の下に行われる。
【００５２】
このように、撮像素子１からＡ／Ｄ変換部２を介して入力されてきた画素データの順を崩すことなく、画素データ読出用バッファメモリ４内の画素データを他のブロック１０に対して出力する。
【００５３】
また、画像処理部９を画素データ読出用バッファメモリ４の前段に配置したことにより、画素データ読出用バッファメモリ４は、画素データ書込用バッファメモリ３と同様に８画素分の２倍の１６画素分（２ブロック構成）のＦＩＦＯ方式のメモリで実現できる。
【００５４】
また、上記のように、オフセットメモリ５に対して書込みと読出しを混在して行うことなく、メモリ制御部６の動作を変化させることにより、オフセットメモリ５に対して、書込みだけ、或いは読出しだけを行なうことも可能である。
【００５５】
オフセットメモリ５に対して書込みだけを行なうモードにすると、撮像素子１からＡ／Ｄ変換部２を介して入力される画素データをオフセットメモリ５の容量分だけ蓄えることができる。この画素データを、外部ＣＰＵ７から切替部８を介して読出すことにより、画素データを外部ＣＰＵ７で扱うことができる。また、オフセットメモリ５から読出しだけを行なうモードにすると、撮像素子１からＡ／Ｄ変換部２を介して入力される画素データが無くなった際、オフセットメモリ５内に残っている画素データを効率よく他のブロック１０に出力することができる。
【００５６】
図４、図５に、それぞれ書込みだけ、読出しだけを行う場合のタイミシグチャートを示す。
【００５７】
このように、第１の実施形態では、オフセットメモリ５として、１データごとのランダムアクセス時よりもバースト転送等のシーケンシャルアクセス時の方がアクセス応答速度が速いＥＤＯ  ＤＲＡＭ等の高速・大容量メモリを使用し、ＥＤＯ（ファストページ）モードにより、連続する８画素の画素データの単位で高速にアクセスするようにしている。
【００５８】
また、オフセットメモリ５において、連続する８画素の画素データの単位で高速にアクセスするための準備として、ＦＩＦＯ方式の画素データ書込用バッファメモリ３を使用して、撮像素子１からＡ／Ｄ変換部２を介してＲ，Ｇ，Ｂの順にサイクリックに入力されてくる画素データを、各色８画素分連続の複数画素データに纏めて、オフセットメモリ５に出力している。
【００５９】
さらに、オフセットメモリ５から各色８画素分連続データで高速に読出し、その読出データをＦＩＦＯ方式の画素データ読出用バッファメモリ４を使用して、撮像素子１からＡ／Ｄ変換部２を介して入力されたままの順に画素データを配列し直して他のブロック１０に出力するようにしている。
【００６０】
このような構成により、従来のように、オフセットメモリとしてのＤＲＡＭを並列に接続することなく、高速にオフセットメモリにアクセスすることができ、また、消費電力の増大を回避することもできる。従って、撮像素子１やＡ／Ｄ変換部２の動作速度を落とす必要もなくなり、効率よく画像データの処理を行うことが可能となる。
【００６１】
さらに、Ａ／Ｄ変換部１２からの入力データを一時記憶するメモリとして、アドレス管理の不要なＦＩＦＯ方式のメモリを用いたので、一時記憶メモリに対するアクセス制御が簡単になる。
【００６２】
［第２の実施形態］
図６は本発明の第２の実施形態を適用した撮像装置の概略構成を示すブロック図である。図６において、１１は撮像素子、１２はＡ／Ｄ変換部、１３は画素データ書込用バッファメモリ（ＷＲＩＴＥ  ＣＡＳＨとも言う）、１４は画素データ読出用バッファメモリ（ＲＥＡＤ  ＣＡＳＨとも言う）、１５はオフセットメモリ、１６はオフセットメモリ制御部、１７は外部ＣＰＵ、１８は外部ＣＰＵ１７と装置内部のブロックとの切替部、２０は撮像装置の他のブロック、２１は書込側アドレス制御部、２２は読出側アドレス制御部である。
【００６３】
なお、本実施形態における後述する各種の動作は、ＲＯＭ５００にプリセットされたプログラムに基づいてＣＰＵ４００により統御され、この際、ＲＡＭ６００はワークエリア等として利用される。
【００６４】
図７は画素データ書込用バッファメモリ１３と画素データ読出用バッファメモリ１４の詳細な構成を示すブロック図である。図８は本実施形態の動作を示すタイミングチャートである。
【００６５】
撮像素子１１としては、カラー対応の３ラインＣＣＤを使用し、点順次方式で走査される。この際、撮像素子１１からＡ／Ｄ変換部１２を介して入力される画素データは、Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２，…のように、Ｒ，Ｇ，Ｂの各色の画素データがサイクリックに配列された状態となっている。また、撮像素子１１はカラー対応の複数ライン構成のリニア型であるため、例えば画素データＲ１，Ｇ１，Ｂ１は、同一画素の色データではなく、ライン間オフセット値を持つ画素データである。
【００６６】
画素データ書込用バッファメモリ１３と画素データ読出用バッファメモリ１４は、アクセスアドレスの管理が必要なＲＡＭ（Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）によって構成されている。このＲＡＭのデータ語数は、各色の複数の画素データをそれぞれ一括して転送、アクセス等すべく指定された複数画素分以上となっている。この指定複数画素数は、本実施形態では、“４”となっている。
【００６７】
書込側アドレス制御部２１は、画素データ書込用バッファメモリ１３に対するアクセス制御を行う。この際、書込側アドレス制御部２１は、画素データ書込用バッファメモリ１３に対する書込アドレスと、読出アドレスとが重複しないように排他的に書込／読出アドレスを制御する。
【００６８】
また、書込側アドレス制御部２１は、Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２，…のように、Ｒ，Ｇ，Ｂの各色の画素データがサイクリックに配列された状態でＡ／Ｄ変換部１２から入力されてきた画素データが、図７に示したように、同一の色の画素データが指定複数画素数だけ纏まり、かつ、この纏まりの配列順がＲ→Ｇ→Ｂの順となって画素データ書込用バッファメモリ１３に保持されるように書込アドレスを制御する。さらに、画素データ書込用バッファメモリ１３に保持された画素データが、Ｒ→Ｇ→Ｂの順で指定複数画素数だけ纏まった形で出力されるように読出アドレスを制御する。すなわち、Ｒ，Ｇ，Ｂの各色の画素データは、４画素単位でオフセットメモリ１５にバースト転送される。
【００６９】
このようにして、画素データ書込用バッファメモリ１３から４画素分ずつ纏められて出力された画素データは、オフセットメモリ制御部１６の制御の下に、切替部１８を介してオフセットメモリ１５にバースト転送される。
【００７０】
本実施形態では、オフセットメモリ１５として、ランダムアクセス時よりもシーケンシャルアクセス時の方がアクセス応答速度が速いＥＤＯ  ＤＲＡＭを使用し、オフセットメモリ制御部１６は、ＥＤＯモードにてオフセットメモリ１５に対する画素データのアクセスを行う。また、他のブロック２０等により各色の同一ラインのデータと前ラインのデータを用いて画像処理を行うために、オフセットメモリ１５に対して、指定複数画素数（４画素分）ずつの複数画素データの書込みと、指定複数画素数（４画素分）ずつの複数画素データの連続読出しを、混在して行なう。
【００７１】
図８は、第２の実施形態における動作を示すタイミシグチャートである。
【００７２】
図８において、ＣＬＫは、本撮像装置の動作制御用のクロック信号、ＤＡＴＡＩＮは、Ａ／Ｄ変換部１２から入力された画素データ、ＷＲ  ＣＡＳＨ  ＷＡは、画素データ書込用バッファメモリ１３に対する書込アドレス、 ＷＲ  ＣＡＳＨ  ＯＡは、画素データ書込用バッファメモリ１３からの出力アドレスを示している。
【００７３】
また、ＷＲ  ＣＡＳＨ  ＤＡＴＡ  ＯＵＴは、画素データ書込用バッファメモリ１３から出力された画素データ、ＲＡＭ  ＲＡＳは、オフセットメモリ１５の行アクセス用のＲＡＳ端子の信号、ＲＡＭ  ＣＡＳは、オフセットメモリ１５の列アクセス用のＣＡＳ端子の信号  ＲＡＭ  ＷＥは、オフセットメモリ１５に対する書込イネーブル信号、ＲＡＭ  ＯＥは、オフセットメモリ１５からの出力イネーブル信号、ＲＡＭ  ＤＡＴＡは、オフセットメモリ１５に対するアクセスデータを示している。
【００７４】
また、ＲＤ  ＣＡＳＨ  ＤＡＴＡ  ＩＮは、画素データ読出用バッファメモリ１４に対して出力された画素データ、ＲＤ  ＣＡＳＨ  ＷＡは、画素データ読出用バッファメモリ１４に対する書込アドレス、 ＲＤ  ＣＡＳＨ  ＯＡは、画素データ読出用バッファメモリ１４からの出力アドレスを示している。ＤＡＴＡ  ＯＵＴは、画素データ読出用バッファメモリ１４からの出力データを示している。なお、上記のデータ以外の信号は、全て負論理である。
【００７５】
図８のＲＡＭ  ＤＡＴＡに示したように、オフセットメモリ１５に対してＲ１１〜Ｒ１４の画素データが書込まれた後、このオフセットメモリ１５からＲ０１〜Ｒ０４とＲ１１〜Ｒ１４というＲ色の前後する２つのラインの画素データが４画素単位で連続して読出される。また、図８では図示し切れなかったが、Ｒ０１〜Ｒ０４とＲ１１〜Ｒ１４の連続読出しの次にＧ１１〜Ｇ１４が書込まれ、その次に連続読出しする時には、オフセットを解消すべく、Ｒ０１〜Ｒ０４とＲ１１〜Ｒ１４の各画素に対応するＧの色の２つのラインの画素データが、同様に４画素単位で連続して読出される。
【００７６】
このようにして、オフセットメモリ制御部１６の制御によりオフセットメモリ１５から読出した４画素分ずつの各色同一ライン及び１ライン前の画素データは、画素データ読出用バッファメモリ１４に出力される（図８のＲＤ  ＣＡＳＨ  ＤＡＴＡ  ＩＮのＲ´０１〜Ｒ´０４参照）。
【００７７】
画素データ読出用バッファメモリ１４に対するアクセス制御は、読出側アドレス制御部２２により行われる。この際、読出側アドレス制御部２２は、画素データ読出用バッファメモリ１４に対する書込アドレスと、読出アドレスとが重複しないように排他的に書込／読出アドレスを制御する。
【００７８】
また、読出側アドレス制御部２２は、図７に示したように、同一の色の画素データが指定複数画素数だけ纏まって画素データ読出用バッファメモリ１４に保持されるように書込アドレスを制御する。ただし、画素データ読出用バッファメモリ４から出力される順番は、オフセットメモリ１５から読出され、オフセットメモリ制御部１６を介して供給されてきた順番、すなわち同一色の画素データが４画素分連続するような順番ではなく、Ａ／Ｄ変換部２を介して入力されてきた順（Ｒ´１，Ｇ´１，Ｂ´１，Ｒ´２，Ｇ´２，Ｂ´２）に出力するように、読出アドレスを制御する。
【００７９】
このように、撮像素子１１からＡ／Ｄ変換部１２を介して入力されてきた画素データの順を崩すことなく、画素データ読出用バッファメモリ１４内の画素データを他のブロック２０に対して出力する。
【００８０】
このような構成により、第１の実施形態と同様に、従来のように、オフセットメモリとしてのＤＲＡＭを並列に接続することなく、高速にオフセットメモリにアクセスすることができ、また、消費電力の増大を回避することもできる。従って、撮像素子１１やＡ／Ｄ変換部１２の動作速度を落とす必要もなくなり、効率よく画像データの処理を行うことが可能となる。
【００８１】
さらに、Ａ／Ｄ変換部１２からの入力データを一時記憶するメモリとして、ＲＡＭを用いたので、オフセットメモリ１６に対してバースト転送する画素データの纏まりの個数を容易に変更することが可能となる。
【００８２】
なお、本発明は、上記の実施形態に限定されることなく、例えば、オフセットメモリとして、ＥＤＯ  ＤＲＡＭの代わりに、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）を用いることも可能である。また、第２の実施形態においても、第１の実施形態と同様に、オフセットメモリ１５に対して書込みだけ、或いは読出しだけを行うモードを設けてもよい。
【００８３】
【発明の効果】
以上説明したように、本発明によれば、複数の一時記憶手段を並列に接続することなしに、１つの一時記憶手段に対して高速で画素データをアクセスすることができる。従って、撮像素子やＡ／Ｄ変換部の動作速度を落とすことなく、一時記憶手段に対するアクセスを効率よく行うことが可能となり、さらに、消費電力の増大を回避することも可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を適用した撮像装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施形態における画素データ書込用バッファメモリの詳細な構成を示す図である。
【図３】本発明の第１の実施形態における基本動作を示すタイムチャートである。
【図４】本発明の第１の実施形態においてオフセットメモリに対して書込みだけを行う場合の動作を示すタイムチャートである。
【図５】本発明の第１の実施形態においてオフセットメモリに対して読出しだけを行う場合の動作を示すタイムチャートである。
【図６】本発明の第２の実施形態を適用した撮像装置の概略構成を示すブロック図である。
【図７】本発明の第２の実施形態における画素データ書込用バッファメモリの詳細な構成を示す図である。
【図８】本発明の第２の実施形態における基本動作を示すタイムチャートである。
【符号の説明】
１，１１…撮像素子
２，１２…Ａ／Ｄ変換部
３，１３…画素データ書込用バッファメモリ
３ａ…書込側アクセス制御部
４，１４…は画素データ読出用バッファメモリ
４ａ…読出側アクセス制御部
５，１５…オフセットメモリ
６，１６…オフセットメモリ制御部
２１…書込側アドレス制御部
２２…読出側アドレス制御部
１００，４００…ＣＰＵ
２００，５００…ＲＯＭ
３００，６００…ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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