(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜に前記非晶質シリコン膜の結晶化を助長する元素を添加し、
第１の熱処理を行い前記非晶質シリコン膜を結晶化して結晶シリコン膜を形成し、
前記結晶シリコン膜をパターニングして島状半導体層を形成し、
前記島状半導体層上に気相法によりゲイト絶縁膜を形成し、
ハロゲン元素を含有させた酸素雰囲気中において、７００℃を超え１１００℃以下の温度で０．５〜１時間の第２の熱処理を行うことを特徴とする半導体装置の作製方法。
【請求項２】
絶縁表面を有する基板上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜に前記非晶質シリコン膜の結晶化を助長する元素を添加し、
第１の熱処理を行い前記非晶質シリコン膜を結晶化して結晶シリコン膜を形成し、
前記結晶シリコン膜をパターニングして島状半導体層を形成し、
前記島状半導体層上に気相法によりゲイト絶縁膜を形成し、
ハロゲン元素を含有させた酸素雰囲気中において、７００℃を超え１１００℃以下の温度で０．５〜１時間の第２の熱処理を行い、
前記結晶シリコン膜に含まれる少なくとも二つの結晶間の結晶粒界における全ての結合手に対する不整合結合手の割合が５％以下であることを特徴とする半導体装置の作製方法。
【請求項３】
絶縁表面を有する基板上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜に前記非晶質シリコン膜の結晶化を助長する元素を添加し、
第１の熱処理を行い前記非晶質シリコン膜を結晶化して結晶シリコン膜を形成し、
前記結晶シリコン膜をパターニングして島状半導体層を形成し、
前記島状半導体層上に気相法によりゲイト絶縁膜を形成し、
ハロゲン元素を含有させた酸素雰囲気中において、７００℃を超え１１００℃以下の温度で０．５〜１時間の第２の熱処理を行い、
前記結晶シリコン膜に含まれる少なくとも二つの結晶間の結晶粒界における任意の少なくとも一つの領域では、１００個の結合手のうちに含まれる不整合結合手が５個以下であることを特徴とする半導体装置の作製方法。
【請求項４】
絶縁表面を有する基板上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜に前記非晶質シリコン膜の結晶化を助長する元素を添加し、
第１の熱処理を行い前記非晶質シリコン膜を結晶化して結晶シリコン膜を形成し、
前記結晶シリコン膜をパターニングして島状半導体層を形成し、
前記島状半導体層上に気相法によりゲイト絶縁膜を形成し、
ハロゲン元素を含有させた酸素雰囲気中において、７００℃を超え１１００℃以下の温度で０．５〜１時間の第２の熱処理を行い、
前記結晶シリコン膜に含まれる少なくとも二つの結晶間の結晶粒界における任意の少なくとも一つの領域では、５０個の結合手のうちに含まれる不整合結合手が０個であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、絶縁表面を有する基板上に形成された半導体薄膜およびそれを活性層とする半導体装置に関する。特に、半導体薄膜として結晶シリコン膜（結晶性珪素膜）を利用する場合の構成に関する。
【０００２】
なお、本明細書中において「半導体装置」とは半導体を利用して機能する装置全てを指しており、次の様なものが半導体装置の範疇に含まれるものとする。
（１）  ＴＦＴ、ＩＧＦＥＴ等の単体素子。
（２）  （１）の単体素子を利用した半導体回路
（３）  （１）、（２）で構成される電気光学装置。
（４）  （２）、（３）を具備した電子デバイス。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数百〜数千Å程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
例えば、液晶表示装置においてはマトリクス状に配列された画素領域を個々に制御する画素マトリクス回路、画素マトリクス回路を制御する駆動回路、さらに外部からのデータ信号を処理するロジック回路（プロセッサ回路やメモリ回路など）等のあらゆる電気回路にＴＦＴを応用する試みがなされている。
【０００５】
現状においては、活性層として非晶質シリコン膜（アモルファスシリコン膜）を用いたＴＦＴが実用化されているが、駆動回路やロジック回路などの様に、さらなる高速動作性能を求められる電気回路には、結晶シリコン膜（ポリシリコン膜、多結晶シリコン膜等）を利用したＴＦＴが必要とされる。
【０００６】
例えば、ガラス基板上に結晶性珪素膜を形成する方法としては、本出願人による特開平7-130652号公報、特開平8-78329 号公報に記載された技術が公知である。これらの公報記載の技術は、非晶質シリコン膜の結晶化を助長する触媒元素を利用することにより、500 〜600 ℃、４時間程度の加熱処理によって結晶性の優れた結晶シリコン膜を形成することを可能とするものである。
【０００７】
特に、特開平8-78329 に記載された技術は上記技術を応用して基板面とほぼ平行な結晶成長を行わすものであり、発明者らは形成された結晶化領域を特に横成長領域（またはラテラル成長領域）と呼んでいる。
【０００８】
しかし、この様なＴＦＴを用いて駆動回路を構成してもまだまだ要求される性能を完全に満たすには及ばない。特に、メガビットからギガビットレベルの極めて高速な動作を要求する高速ロジック回路を従来のＴＦＴで構成することは不可能なのが現状である。
【０００９】
【発明が解決しようとする課題】
本願発明は、従来のＴＦＴでは作製不可能であった様な高速ロジック回路を構成しうる極めて高性能な半導体装置を提供することを課題とする。また、その様な半導体装置を実現するための半導体薄膜を提供する。
【００１０】
【課題を解決するための手段】
本発明で得られる半導体薄膜は、
少なくとも二つの結晶と該結晶間の結晶粒界とを有し、前記結晶粒界における全ての結合手に対する不整合結合手の割合が５％以下（好ましくは３％以下）であることを特徴とする。
【００１１】
また、他の構成としては、
少なくとも二つの結晶と該結晶間の結晶粒界とを有し、前記結晶粒界の任意の少なくとも一つの領域では、１００個の結合手のうちに含まれる不整合結合手が５個以下（３個以下）であることを特徴とする。
【００１２】
また、他の構成としては、
少なくとも二つの結晶と該結晶間の結晶粒界とを有し、前記結晶粒界の任意の少なくとも一つの領域では、５０個の結合手のうちに含まれる不整合結合手が０個であることを特徴とする。
【００１３】
また、他の構成としては、
少なくとも二つの結晶と該結晶間の結晶粒界とを有し、前記少なくとも二つの結晶のうち、任意の一つの結晶に観察される格子縞と隣接する他の結晶に観察される格子縞とがなす角は60〜80°であることを特徴とする。
【００１４】
本発明は上記のような構成でなる半導体薄膜を利用してＴＦＴに代表される半導体装置の活性層を構成し、駆動回路やロジック回路を構成するに足る高性能な半導体装置を実現するものである。
【００１５】
以上のような本発明の構成について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００１６】
【実施例】
〔実施例１〕
本実施例では絶縁表面を有する基板上に本発明によるＴＦＴを形成し、画素マトリクス回路とＣＭＯＳ回路とをモノシリックに構成する例を示す。なお、本実施例ではドライバー回路やロジック回路を構成する基本回路としてＣＭＯＳ回路の例を示す。
【００１７】
まず、絶縁表面を有する基板として石英基板１０１を準備する。石英基板の代わりに表面に 0.5〜5 μｍの厚さの絶縁膜を形成したセラミックス基板、シリコン基板等を用いることができる。なお、太陽電池に使用される様なグレードの低いシリコン基板は安価であるので反射型表示装置の様に透光性基板を用いる必要のない用途において有効である。
【００１８】
１０２は非晶質シリコン膜であり、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が10〜75nm（好ましくは15〜45nm）となる様に調節する。成膜は減圧熱ＣＶＤ法またはプラズマＣＶＤ法によれば良い。
【００１９】
次に、非晶質シリコン膜１０２の結晶化工程を行う。結晶化の手段としては特開平7-130652号公報、同8-78329 号公報記載の技術を用いることができるが、本実施例では後者の技術を用いた場合について説明する。
【００２０】
同公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜１０３を形成する。マスク絶縁膜１０３は触媒元素を添加するために複数箇所の開口を有している。このコンタクトホールの位置によって結晶領域の位置を決定することができる。
【００２１】
そして、非晶質シリコン膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層１０４を形成する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる。（図１（Ａ））
【００２２】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【００２３】
次に、触媒元素の添加工程が終了したら、不活性雰囲気または水素または酸素を含む雰囲気中において 500〜700 ℃、代表的には 550〜650 ℃の温度で 4〜12hrの加熱処理を加えて非晶質シリコン膜１０２の結晶化を行う。
【００２４】
この時、非晶質シリコン膜１０２の結晶化はニッケルを添加した添加領域１０５、１０６から優先的に進行し、基板１０１の基板面に対してほぼ平行に成長した横成長領域１０７、１０８が形成される。本発明ではこの横成長領域１０７、１０８のみを活性層として利用する。（図１（Ｂ））
【００２５】
結晶化のための加熱処理が終了したら、マスク絶縁膜１０３を除去してパターニングを行い、横成長領域のみでなる島状半導体層（活性層）１０９〜１１１を形成する。ここで１０９はＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、１１０はＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層、１１１は画素マトリクス回路を構成するＮチャネル型ＴＦＴの活性層である。
【００２６】
横成長領域でなる結晶シリコン膜で構成される活性層１０９〜１１１を形成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁膜１１２を成膜する。ゲイト絶縁膜１１２の膜厚は後の熱酸化工程による増加分も考慮して20〜250nm の範囲で調節すれば良い。また、成膜方法は公知の気相法を用いれば良い。
【００２７】
次に、図１（Ｃ）に示す様に触媒元素（ニッケル）をゲッタリング除去するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理はハロゲン元素による金属元素のゲッタリング効果を利用するものである。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700 ℃を越える温度で行なうことが好ましい。そのため、本実施例ではこの加熱処理を700 ℃を超える温度で行い、好ましくは800 〜1000℃（代表的には950 ℃）とし、処理時間は 0.1〜 6hr、代表的には 0.5〜 1hrとする。
【００２８】
また、ここでは酸素（Ｏ2 ）雰囲気中に対して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、950 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層１１０〜１１２の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【００２９】
また、上述の酸化性雰囲気中に高濃度の窒素（Ｎ2 ）を混ぜた雰囲気とすることで結晶シリコン膜の酸化速度を低下させることができる。熱酸化反応を必要以上に進ませずにゲッタリング時間を増やす場合に有効な手段である。
【００３０】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。
【００３１】
この工程においては活性層１０９〜１１１中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層１０９〜１１１中のニッケルの濃度は 1×1017atoms/cm3 以下（好ましくはスピン密度以下）にまで低減される。なお、本明細書における不純物濃度はＳＩＭＳ分析で得られた計測値の最小値で定義される。
【００３２】
また、上記加熱処理により活性層１０９〜１１１とゲイト絶縁膜１１２の界面では熱酸化反応が進行し、形成された熱酸化膜（図示せず）の分だけゲイト絶縁膜１１２の全膜厚は増加する。そのため、熱酸化膜の形成分に比例して活性層１０９〜１１１は薄膜化される。活性層の薄膜化はＴＦＴのオフ電流の低減、電界効果移動度の向上などの効果を促進する。
【００３３】
また、ドライエッチング法で形成される活性層１０９〜１１１には通常エッジにプラズマダメージが残留するが、本発明ではエッジも熱酸化されるためこの様なダメージも除去される。
【００３４】
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の加熱処理を行なうことで、ゲイト絶縁膜１１２の膜質の向上と共に、極めて良好な半導体／絶縁膜界面が実現される。
【００３５】
なお、ＳＩＭＳ分析により活性層１０９〜１１１中にはゲッタリング処理に使用したハロゲン元素が 1×1015〜 1×1020atoms/cm3 の濃度で残存することも確認されている。また、その際、活性層１０９〜１１１と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。
【００３６】
以上の様な触媒元素のゲッタリング工程を終了したら、0.2wt%のスカンジウムを含有したアルミニウム膜（図示せず）を成膜し、後のゲイト電極の原型となる電極パターンを形成する。なお、アルミニウム膜の代わりにタンタル、タングステン、モリブデン、シリコン等を用いることもできる。そして、そのパターンの表面を陽極酸化することで、ゲイト電極１１３〜１１５、陽極酸化膜１１６〜１１８を形成する。（図１（Ｄ））
【００３７】
次に、ゲイト電極１１３〜１１５をマスクとして自己整合的にゲイト絶縁膜１１２のエッチングを行う。エッチングはＣＨＦ3 ガスを用いたドライエッチング法で行えば良い。この工程により、ゲイト電極の直下のみに残存するゲイト絶縁膜１１９〜１２１が形成される。
【００３８】
次に、Ｐチャネル型ＴＦＴとなる領域を覆ってレジストマスク１２２を形成した後、Ｎ型を付与する不純物イオンの添加を行う。不純物イオンの添加はイオン注入法やプラズマドーピング法によれば良い。また、この時の濃度（ｎ- で表す）は後にＬＤＤ領域の濃度（ 1×1018〜 1×1019atoms/cm3 程度）となるので、予め最適値を実験的に求めて精密な制御を行う必要がある。こうして、ｎ- 領域１２３〜１２６が形成される。（図１（Ｅ））
【００３９】
ｎ- 領域１２３〜１２６を形成したら、レジストマスク１２２を除去して、今度はＮチャネル型ＴＦＴを覆ってレジストマスク１２７を形成する。そして、Ｐ型を付与する不純物イオンの添加を行い、ｐ- 領域１２８、１２９を形成する。このｐ- 領域１２８、１２９も後にＬＤＤ領域の濃度（ 5×1018〜 5×1019atoms/cm3 程度）となるので精密な制御を行う必要がある。（図２（Ａ））
【００４０】
以上の様にしてｎ- 領域１２３〜１２６、ｐ- 領域１２８、１２９を形成したら、レジストマスク１２７を除去する。そして、図示しない酸化珪素膜を 0.5〜2 μｍの厚さに成膜し、エッチバック法によりサイドウォール１３０〜１３２を形成する。（図２（Ｂ））
【００４１】
次に、再びＰチャネル型ＴＦＴを覆ってレジストマスク１３３を形成し、Ｎ型を付与する不純物イオンの添加工程を行う。今回は前述の添加濃度であるｎ- よりも高い濃度（ｎ+ で表す）で添加する。この濃度はソース／ドレイン領域のシート抵抗が500 Ω以下（好ましくは300 Ω以下）となる様に調節する。
【００４２】
この工程によりＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域１３４、ドレイン領域１３５が形成され、サイドウォールの影になって濃度の変化しなかった領域１３６が低濃度不純物領域（特にドレイン領域側はＬＤＤ領域と呼ばれる）となる。また、ゲイト電極の直下は真性または実質的に真性なチャネル形成領域１３７となる。また、同時に画素マトリクス回路を構成するＮチャネル型ＴＦＴのソース領域１３８、ドレイン領域１３９、低濃度不純物領域１４０、チャネル形成領域１４１が形成される。（図２（Ｃ））
【００４３】
次に、レジストマスク１３３を除去し、Ｎチャネル型ＴＦＴを覆ってレジストマスク１４２を形成する。そして、Ｐ型を付与する不純物イオンを１度目よりも高い濃度（ｐ+ で表す）で添加することにより、ＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域１４３、ドレイン領域１４４、低濃度不純物領域１４５、チャネル形成領域１４６を形成する。（図２（Ｄ））
【００４４】
以上の様にして全ての活性層が完成する。こうして全ての不純物イオンの添加工程が終了したら、レジストマスク１４２を除去した後、ファーネスアニール、レーザーアニール、ランプアニール等の加熱処理により不純物イオンの活性化を行う。なお、活性層が受けたイオン注入時のダメージは同時に回復される。
【００４５】
次に、チタン（Ｔｉ）膜１４７を20〜50nmの厚さに成膜して、ランプアニールによる加熱処理を行う。この時、チタン膜１４７と接触していたシリコン膜はシリサイド化し、ソース／ドレイン領域にはチタンシリサイド１４８〜１５０が形成される。なお、チタンの代わりにコバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等を用いても良い。（図３（Ａ））
【００４６】
シリサイド化を終えたら、チタン膜１４７をパターニングしてソース／ドレイン領域上に島状パターン１５１〜１５３を形成する。この島状パターン１５１〜１５３は、後にソース／ドレイン領域と配線とを接続するコンタクトホールを形成する際にチタンシリサイド１４８〜１５０が無くなってしまうのを防ぐためのパターンである。
【００４７】
次に、第１の層間絶縁膜１５４として酸化珪素膜を 0.3〜1 μｍの厚さに成膜し、コンタクトホールを形成してソース配線１５５〜１５７、ドレイン配線１５８、１５９を形成する。こうして図３（Ｂ）に示す状態が得られる。なお、第１の層間絶縁膜１５４として有機性樹脂膜を用いることもできる。
【００４８】
図３（Ｂ）に示す状態が得られたら、有機性樹脂膜でなる第２の層間絶縁膜１６０を 0.5〜3 μｍの厚さに形成する。有機性樹脂膜としてはポリイミド、アクリル、ポリアミド、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、▲１▼成膜方法が簡単である点、▲２▼容易に膜厚を厚くできる点、▲３▼比誘電率が低いので寄生容量を低減できる点、▲４▼平坦性に優れている点などが挙げられる。
【００４９】
そして、層間絶縁膜１６０上に遮光性を有する膜でなるブラックマスク１６１を 100nmの厚さに形成する。なお、本実施例ではブラックマスクとしてチタン膜を用いるが、黒色顔料を含む樹脂膜等を用いることもできる。
【００５０】
ブラックマスク１６１を形成したら、第３の層間絶縁膜１６２として酸化珪素膜、窒化珪素膜、有機性樹脂膜のいずれかまたはそれらの積層膜を 0.1〜0.3 μｍの厚さに形成する。そして、第２の層間絶縁膜１６０および第３の層間絶縁膜１６２にコンタクトホールを形成し、画素電極１６３を 120nmの厚さに形成する。この時ブラックマスク１６１と画素電極１６３が重畳する領域では補助容量１６４が形成される。（図３（Ｃ））
【００５１】
次に、基板全体を350 ℃の水素雰囲気で１〜２hr加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。
【００５２】
〔本発明で得られる結晶シリコン膜に関する知見〕
上記作製工程に従って形成した活性層の外観は図８に示す様なものとなる。図８に示す活性層は長さ数十〜百数十μｍにも及ぶ横成長領域のみを用いて形成されている。また、図８において確認できる横縞の様な模様は結晶成長の方向を示している。
【００５３】
特開平8-78329 号公報に従って形成した横成長領域は巨視的に見ると棒状または偏平棒状結晶が互いにほぼ平行に結晶成長していくため、結晶方向が揃っているという特徴がある。それを利用して図８に示す様にキャリアが移動する方向（ソース領域からドレイン領域に向かう方向）と結晶が成長した方向とを揃えることはキャリアの移動度を高める上で有効である。これはキャリアの移動方向が結晶粒界によって特定の一方向に規定されるため、キャリア同士の衝突による散乱が少なくなるからである。
【００５４】
次に、本発明で得られる結晶シリコン膜を１万倍に拡大したＴＥＭ（透過型電子顕微鏡法）写真（暗視野）を図９に示す。図９（Ａ）に示すのは本発明の結晶シリコン膜であり、図９（Ｂ）に示すのは一般的に高温ポリシリコンと呼ばれる結晶シリコン膜である。図９（Ｂ）の高温ポリシリコン膜は、非晶質シリコン膜の結晶化を600 ℃24hrの熱結晶化で行い触媒元素を用いていない。
【００５５】
なお、図中の黒く見える領域と白く見える領域は結晶の面方位の違いによるコントラストの相違であり、白く見える領域はほぼ同一の面方位の結晶面が現れていると考えられる。従って、白く見える領域を追っていけば結晶の凡その成長方向を確認することができる。
【００５６】
これを踏まえて図９（Ａ）と図９（Ｂ）とを見比べると、図９（Ａ）には図面に向かって横方向へ明らかに白く見える領域の流れが確認できる。即ち、本発明の結晶シリコン膜が特定の方向性をもって成長した棒状または偏平棒状結晶の集合した結晶構造体であることを示している。なお、図８において確認された矢印方向への横縞模様は、図９（Ａ）において確認される白い模様に対応していると考えられる。
【００５７】
一方、図９（Ｂ）では白く見える領域がクラスター状の塊となって点在しているのみで流れの様な模様は全く確認できない。即ち、高温ポリシリコン膜は粒状の結晶が多数集合して形成されていると考えられる。
【００５８】
以上のことは本発明の結晶シリコン膜の結晶構造が、従来の高温ポリシリコン膜とは全く異なることを示している。
【００５９】
また、棒状または偏平棒状結晶同士の結晶粒界を 400万倍に拡大したＨＲ−ＴＥＭ写真を図１０に示す。ＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。
【００６０】
ＨＲ−ＴＥＭでは結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。なお、格子縞は白と黒の縞模様となって現れるが、コントラストの相違であって原子の位置を示すものではない。
【００６１】
ここで図１０（Ａ）は本発明の結晶シリコン膜であり、図１０（Ｂ）はその一部の模式図を示す。また、図１０（Ｃ）は高温ポリシリコン膜であり、図１０（Ｄ）はその一部の模式図を示す。
【００６２】
図１０（Ａ）ではコントラストの異なる二つの結晶が、写真中央の結晶粒界で接した状態が観察されている。また、結晶粒界の左側の結晶は横方向に向かう格子縞が観察され、右側の結晶は斜め上の方向に向かう格子縞が観察される。
【００６３】
なお、左側の結晶の格子縞には本来見えるべき格子縞と交差して、右側の結晶の格子縞とほぼ平行の薄い格子縞が見える。この薄い格子縞は測定上の誤差により生じた他の格子配列の情報である。この誤差は試料に対して電子線が斜めに照射される場合に見られるが、二つの結晶に全く垂直に電子線を照射するのは技術的にも極めて困難であり、測定上の誤差としては止むを得ない。
【００６４】
次に、図１０（Ａ）の枠線の中を模式的に示したのが図１０（Ｂ）である。図１０（Ｂ）の実線は格子縞を表している。また、左側の結晶に見られる誤差による格子縞は点線で表す。
【００６５】
この時、図１０（Ｂ）に示す様に、実線で示す格子縞は左側の結晶の格子縞と右側の結晶の格子縞とが１対１に対応して接合しており、結晶粒界付近でも格子配列の乱れを生じていないことが判る。
【００６６】
従って、図１０（Ａ）のＨＲ−ＴＥＭ写真を詳細に観察すると、互いに異なる結晶でありながら結晶粒界において格子縞が連続的に連なっており、結晶格子の整合性が非常に良いことが確認できる。即ち、結晶粒界における結合手（原子間の結合手）には不対結合手の如き結晶欠陥は殆ど存在しないと判断できる。
【００６７】
一方、図１０（Ｃ）に示す高温ポリシリコン膜では、異なる結晶に見られる各格子縞が無秩序に接合しており、図１０（Ｄ）に示す様に不対結合手の如き結晶欠陥（点欠陥）が多数存在していると判断できる。そのため、結晶粒界にはキャリアにとって多数のトラップが存在していると予想される。
【００６８】
なお、図１０（Ａ）に見られる様に格子縞が整合性よく対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。また、図１０（Ｃ）に多く見られる様に格子縞が整合性よく対応しない場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手（または不対結合手）と呼ぶことにする。
【００６９】
以上の様に、ＨＲ−ＴＥＭ分析による結晶粒界の詳細な観察からも本発明の結晶シリコン膜と一般的な高温ポリシリコン膜とが異なることが確認された。また、本発明の結晶シリコン膜に関して以下の様な興味深い知見が得られた。
【００７０】
本発明者らによれば、本発明の結晶シリコン膜を構成する結晶のうち、任意の結晶（例えば結晶Ａと呼ぶ）と隣接する他の結晶（例えば結晶Ｂと呼ぶ）との結晶粒界において、結晶Ａの格子縞と結晶Ｂの格子縞とが連続性を持たない部分、即ち不整合結合手は、その結晶粒界に存在する全ての結合手に対して５％以下（好ましくは３％以下）の割合しか存在しない。
【００７１】
即ち、結晶粒界に存在する任意の１００個の結合手のうちに含まれる不整合結合手は５個以下（好ましくは３個以下）であることを意味している。この確認はＨＲ−ＴＥＭ分析を行えば容易である。即ち、結晶粒界の任意の領域において１００本の格子縞の接合領域を見る時、途中で途切れた格子縞が５本以下（好ましくは３本以下）であることから確認できる。
【００７２】
なお、結晶粒界に存在する任意の１００個の結合手のうちに含まれる不整合結合手は５個以下であると記載したが、これは最大値的な意味合いを持たせただけであって実際には殆ど不整合結合手は存在しない。例えば、任意の５０個の結合手を観察すると、不整合結合手が０個であるといった領域も存在する。
【００７３】
また、図１０（Ａ）において二つの結晶の格子縞が互いになす角は約70°（または110 °）である。なお、ＴＥＭ観察時に試料が傾いているかどうかを図１０（Ａ）では確認できないため、傾きによる誤差を考慮すると60〜80°（または 100〜120 °）の範囲であると考えられる。
【００７４】
さらに、本発明の結晶シリコン膜の場合、結晶粒界が傾角粒界と呼ばれる特殊な粒界を形成している可能性が高い。この様な傾角粒界は電気的に不活性であるため、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しない特徴がある。即ち、本発明で得られるＴＦＴの驚異的な特性は、この傾角粒界によるところが大きいと考えられる。
【００７５】
傾角粒界とは、粒界面内に存在する結晶軸を回転軸として隣接する結晶を回転した時にできる粒界である（材料評価のための高分解能電子顕微鏡法：進藤大輔、平賀賢二共著，pp.54 〜60，共立出版株式会社，1996）。この時、傾角粒界を形成する二つの結晶の露出面（以下、結晶面と呼ぶ）は同一の面方位を示し、この面方位が回転軸と一致する。即ち、二つの結晶の結晶面が同一の面方位を示さない限り傾角粒界を作り得ないのである。
【００７６】
格子縞観察の基本知識として、単位長さ当たりに見える格子縞の本数と、結晶の単位格子定数とを照らし合わせることで、露出面の面方位を推定できることが知られている。本発明者らは本発明の結晶シリコン膜において上述の観察を重ねて行い、全ての結晶面はほぼ同一の面方位（１１１）であると判断した。
【００７７】
なお、高温ポリシリコン膜の場合においての上述の観察を行ったところ、結晶面は様々な面方位が確認され、傾角粒界を作り得ないことが確認できた。
【００７８】
また、前述の参考書（材料評価のための高分解能電子顕微鏡法）によれば、この様な傾角粒界には対応粒界と呼ばれるものがある。対応粒界とは傾角粒界の中でも特に整合性が良い結晶粒界（典型的なものが双晶粒界）であり、その整合性の程度をΣ値で表すことができる。
【００７９】
例えば、Σ値の値が小さいほど隣接する二つの結晶粒界（対応粒界）の整合性は良いと言える。特に、回転軸が［１１１］である場合、回転角（二つの結晶の格子縞が互いになす角と考えて良い）が60°の時にΣ値が最小の３となることが報告されている。
【００８０】
前述の様に本発明の結晶シリコン膜は面方位が（１１１）であるので回転軸は［１１１］となる。従って、本発明の結晶シリコン膜に含まれる結晶粒界において、異なる二つの結晶の回転角が60〜80°であることは、本発明の結晶シリコン膜が対応粒界である可能性が高いことを示唆している。
【００８１】
なお、本発明の結晶シリコン膜を形成するにあたって結晶化温度以上の温度でのアニール工程（本実施例の場合、図１（Ｃ）に示す工程）は、結晶粒内の欠陥低減に関して重要な役割を果たしている。その事について説明する。
【００８２】
図１７（Ａ）は図１（Ｂ）に示した結晶化工程までを終了した時点での結晶シリコン膜を２５万倍に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）に矢印で示される様なジグザグ状に見える欠陥が確認される。
【００８３】
この様な欠陥は主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。図１７（Ａ）は｛１１１｝面に平行な欠陥面を有する積層欠陥と思われる。その事は、ジグザグ状に見える欠陥が約７０°の角をなして折れ曲がっていることから推測できる。
【００８４】
一方、図１７（Ｂ）に示す様に、同倍率で見た本発明の結晶シリコン膜は、結晶粒内には殆ど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるが、実質的にゼロと見なせる程度にまで低減することができる。
【００８５】
即ち、本発明の結晶シリコン膜は結晶粒内の欠陥が殆ど無視しうる程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため、単結晶または実質的に単結晶と見なせる。
【００８６】
この様に、図１７（Ａ）と（Ｂ）の写真に示した結晶シリコン膜は結晶粒界はほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。本発明の結晶シリコン膜が図１７（Ａ）に示した結晶シリコン膜よりも遙に高い電気特性を示す理由はこの欠陥数の差によるところが大きい。
【００８７】
以上の事から、本発明にとって図１（Ｃ）に示した工程は必要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について次の様なモデルを考えている。
【００８８】
まず、図１７（Ａ）に示す状態では結晶粒内の欠陥（主として積層欠陥）には触媒元素（代表的にはニッケル）が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在していると考えられる。
【００８９】
しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去されると、Si-Ni 結合は切れる。そのため、シリコンの余った結合手はすぐにSi-Si 結合を形成して安定する。こうして欠陥が消滅する。
【００９０】
勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知られているが、本発明ではニッケルとの結合が切れて未結合手が多く発生するためシリコンの再結合がさらにスムーズに行われると推測できる。
【００９１】
また、同時に結晶シリコン膜が熱酸化される際に発生する余剰シリコン原子が安定性を求めて欠陥へと移動し、Si-Si 結合の生成に大きく寄与していると考えられる。この概念はいわゆる高温ポリシリコン膜の結晶粒内に欠陥が少ない理由として知られている。
【００９２】
また、本発明者らは結晶化温度を超える温度（代表的には 700〜1100℃）で加熱処理を行うことで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルを考えている。
【００９３】
結晶シリコン膜と下地膜となる酸化珪素膜とでは、熱膨張係数に１０倍近くの差がある。従って、非晶質シリコン膜から結晶シリコン膜に変成した段階（図１７（Ａ））では、結晶シリコン膜が冷却される時に非常に大きな応力が結晶シリコン膜にかかる。
【００９４】
この事について、図１８を用いて説明する。図１８（Ａ）は結晶化工程後の結晶シリコン膜にかかる熱履歴を示している。まず、温度（ｔ1 ）で結晶化された結晶シリコン膜は冷却期間（ａ）を経て室温まで冷やされる。
【００９５】
ここで図１８（Ｂ）に示すのは冷却期間（ａ）にある時の結晶シリコン膜であり、１０は石英基板、１１は結晶シリコン膜である。この時、結晶シリコン膜１１と石英基板１０との界面１２における密着性はあまり高くなく、それが原因となって多数の粒内欠陥を発生していると考えられる。
【００９６】
即ち、熱膨張係数の差によって引っ張られた結晶シリコン膜１１は石英基板１０上で非常に動きやすく、引っ張り応力などの力によって積層欠陥や転位などの欠陥１３を容易に生じてしまうと考えられる。
【００９７】
こうして得られた結晶シリコン膜が図１７（Ａ）に示した様な状態となるのである。そしてその後、図１８（Ａ）に示す様に温度（ｔ2 ）で触媒元素のゲッタリング工程が施され、その結果、結晶シリコン膜中の欠陥が前述の理由によって消滅する。
【００９８】
ここで重要なことは触媒元素のゲッタリング工程が行われると同時に結晶シリコン膜石英基板に固着され、石英基板との密着性が高まる点である。即ち、このゲッタリング工程は結晶シリコン膜と石英基板（下地）との固着工程を兼ねていると考えられる。
【００９９】
こうしてゲッタリング＋固着工程を終了すると冷却期間（ｂ）を経て室温まで冷やされる。ここで結晶化工程の後の冷却期間（ａ）と異なる点は、石英基板１０とアニール後の結晶シリコン膜１４との界面１５が非常に密着性の高い状態となっている点である。（図１８（Ｃ））
【０１００】
この様に密着性が高いと石英基板１０に対して結晶シリコン膜１４が完全に固着されるので、結晶シリコン膜の冷却段階において結晶シリコン膜に応力が加わっても欠陥を発生するには至らない。即ち、再び欠陥が発生する様なことを防ぐことができる。
【０１０１】
なお、図１８（Ａ）では結晶化工程後に室温まで下げるプロセスを例にとっているが、結晶化が終了したらそのまま温度を上げてゲッタリング＋固着工程を行うこともできる。その様なプロセスを経ても本発明の結晶シリコン膜を得ることは可能である。
【０１０２】
こうして得られた本発明の結晶シリコン膜（図１７（Ｂ））は、単に結晶化を行っただけの結晶シリコン膜（図１７（Ａ））に較べて格段に結晶粒内の欠陥数が少ないという特徴を有している。
【０１０３】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本発明の結晶シリコン膜のスピン密度は少なくとも 5×1017spins/cm3 以下（好ましくは 3×1017spins/cm3 以下）であることが判明している。ただし、この測定値はは現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１０４】
以上の様な結晶構造および特徴を有する本発明の結晶シリコン膜は、連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼ばれる。
【０１０５】
〔本発明で得られるＴＦＴに関する知見〕
上述の様な結晶シリコン膜を活性層として作製したＴＦＴは図１１に示す様な電気特性を示す。図１１に示すのは横軸にゲイト電圧（Ｖｇ）、縦軸にドレイン電圧（Ｉｄ）の対数をとってプロットしたＮチャネル型ＴＦＴのId-Vg 曲線（Id-Vg 特性）である。なお、電気特性の測定は市販の装置（ヒューレットパッカード社製：型番４１４５Ｂ）を用いて行った。
【０１０６】
図１１において、１１０１は上記工程で得られた活性層を利用したＴＦＴの電気特性であり、１１０２は従来のＴＦＴの電気特性を示している。従来のＴＦＴとは上記工程から触媒元素のゲッタリングプロセスを削除した工程で作製されたＴＦＴを指している。
【０１０７】
両方のトランジスタ特性を比較すると、まず同じゲイト電圧でも１１０１で示される特性の方が 2〜4 桁近く大きいオン電流が流れることが確認できる。なお、オン電流とはＴＦＴがオン状態（図１１においてゲイト電圧が約０〜５Ｖの範囲）にある時に流れるドレイン電流のことを指す。
【０１０８】
また、１１０１で示される特性の方が優れたサブスレッショルド特性を有していることも確認できる。サブスレッショルド特性とはＴＦＴのスイッチング動作の急峻性を示すパラメータであり、ＴＦＴがオフ状態からオン状態にスイッチングする際のId-Vg 曲線の立ち上がりが急峻である程、サブスレッショルド特性は良いと言える。
【０１０９】
なお、本発明で得られるＴＦＴの代表的な電気特性は次に示す様なものであった。
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）を示すパラメータであるサブスレッショルド係数が、Ｎ型ＴＦＴおよびＰ型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。なお、このデータ値は単結晶シリコンを用いた絶縁ゲイト型電界効果トランジスタ（ＩＧＦＥＴ）の場合とほぼ同等である。
（２）ＴＦＴの動作速度の速さを示すパラメータである電界効果移動度（μFE）が、Ｎ型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐ型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の目安となるパラメータであるしきい値電圧（Ｖth）が、Ｎ型ＴＦＴで-0.5〜1.5 Ｖ、Ｐ型ＴＦＴで-1.5〜0.5 Ｖと小さい。この事は小さい電源電圧で駆動して消費電力を小さくできることを意味している。
【０１１０】
以上の様に、本発明で得られるＴＦＴは極めて優れたスイッチング特性および高速動作特性を有している。また、特異な結晶構造体に起因して短チャネル効果の影響を受けにくいという特徴がある。その事について以下に説明する。
【０１１１】
短チャネル効果とはチャネル長（ゲイト長とほぼ一致）が微細化された時にＴＦＴ特性が悪化する現象であり、しきい値電圧の低下、ドレイン耐圧の低下等が典型的である。原因としては、ドレイン側空乏層がソース側へ広がることでソースおよびチャネル領域近傍の電位が変化し、ゲイト電圧による制御が困難な状態になるためと報告されている。なお、短チャネル効果に関する詳細は「ＶＬＳＩデバイスの物理；小柳光正他；丸善；1986」に詳しい。
【０１１２】
しかしながら、本発明のＴＦＴはチャネル長が 0.5μｍ前後と短い場合においても、極めて高い動作速度と高いドレイン耐圧とを同時に有し、加速試験による評価で信頼性の高いＴＦＴであることが確認されている。
【０１１３】
本発明者らは、本発明で得られるＴＦＴのドレイン耐圧が高い理由として結晶粒界が効果的に機能していると推察している。これは、チャネル形成領域においてキャリアが移動する方向とほぼ平行に延在する結晶粒界がエネルギー障壁として振る舞い、ドレイン領域からの空乏層の広がりを効果的に抑制するためパンチスルーによるドレイン耐圧の低下が効果的に抑制されるという考えである。
【０１１４】
また、真性または実質的に真性な結晶シリコン膜を用いてチャネル形成領域を形成できることが、高い電界効果移動度を実現する要因であると言える。なお、真性または実質的に真性であるとは以下の条件のうち、少なくとも一つを満たすことを意味している。
▲１▼  シリコン膜の活性化エネルギーがほぼ1/2 （フェルミレベルが禁制体のほぼ中央に位置する) である。
▲２▼  スピン密度よりも不純物濃度が低い領域である。
▲３▼  意図的に不純物を添加してないアンドープ（undope）またはイントリンシック（intrinsic ）な領域である。
【０１１５】
以上の短チャネル効果の抑制に関する考察は本発明者らの推察に他ならないが、ＴＦＴの測定データは事実であり、従来のシリコン薄膜を用いたＴＦＴとはまるで異なる優れた性能を有することも事実である。
【０１１６】
（本発明のＴＦＴで構成した回路の特性）
次に、本発明者らが本発明で得られるＴＦＴを用いて作製したリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲイト長： 0.6μｍ
【０１１７】
上記リングオシレータの電源電圧５Ｖの時の発振周波数をスペクトラムアナライザーで測定した結果を図１２に示す。図１２において、横軸は電源電圧（ＶDD）、縦軸は発振周波数（ｆosc ）である。図１２が示す様に、ゲイト絶縁膜が30nmのＴＦＴを用いた場合において１ＧＨｚ以上の発振周波数を実現している。
【０１１８】
図１３に示すのは1.04ＧＨｚの発振周波数を得た際のスペクトラムアナライザーの出力スペクトルの様子である。横軸は 1〜1.1 ＧＨｚまでの周波数であり、縦軸はログスケールでとった電圧（出力振幅）である。図１３に明らかな様に、 1.04 ＧＨｚのところで出力スペクトルのピークが現れている。なお、出力スペクトルがテールを引いているのは装置の分解能によるものであり、実験結果に影響するものではない。
【０１１９】
また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して10〜100 ＭＨｚの動作周波数で駆動した際の出力パルスを確認し、シフトレジスタの動作性能を調べた。図１４に示すオシロスコープの画面（上側がクロックパルス、下側が出力パルスを示す）は、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、動作周波数100 ＭＨｚ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路の出力パルスを表している。
【０１２０】
本発明者らが確認した結果、図１５に示す様に出力パルス幅ｔの逆数（縦軸）と動作周波数（横軸）とは比例関係にあり、単独で100 ＭＨｚもの高周波駆動が可能で、かつ、出力パルスが殆どなまりのない理想状態で得られる極めて高性能なシフトレジスタであることが判明した。なお、実験は多少回路構成の異なる２種類のシフトレジスタを用いたのでそれぞれをシフトレジスタ１およびシフトレジスタ２とした。
【０１２１】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、特異な結晶構造体で構成される本発明のＴＦＴが単結晶シリコンを利用したＩＧＦＥＴに匹敵する、若しくは凌駕する性能を有していることを示している。
【０１２２】
それを裏付ける証拠として次の様なデータがある。図１６に示すデータは横軸に電源電圧（ＶDD）、縦軸にＦ／Ｏ＝１（ファンアウト比が１）のインバータの１段当たりの遅延時間（τpd）をとったグラフである（ロジックＬＳＩ技術の革新，前口賢二他，ｐ１０８，株式会社サイエンスフォーラム，1995）。図中の様々な曲線（点線で示されるもの）は、単結晶シリコンを利用したＦＥＴを様々なデザインルールで作製した時のデータであり、いわゆるスケーリング則を示している。
【０１２３】
この図に上述のリングオシレータを用いて得たインバータの遅延時間と電源電圧との関係を当てはめると、図１６において実線で示される曲線となる。注目すべきはチャネル長が 0.5μｍ、ゲイト絶縁膜の膜厚（ｔOX）が１１nmのＩＧＦＥＴで作製したインバータよりも、チャネル長が 0.6μｍ、ゲイト絶縁膜の膜厚が３０nmのＴＦＴで作製したインバータの方が優れた性能を有している点である。
【０１２４】
この事は本発明者で得られるＴＦＴがＩＧＦＥＴよりも優れた性能を有していることを如実に示している。例えば、上記ＴＦＴを構成するゲイト絶縁膜の膜厚をＩＧＦＥＴの３倍以上としても、性能的に同等もしくはそれ以上のものが得られるのである。即ち、本発明のＴＦＴは同等の特性を動作性能を有するＩＧＦＥＴよりも優れた絶縁耐圧を有していると言える。
【０１２５】
また同時に、本発明のＴＦＴがスケーリング則に従って微細化されればさらに高い性能を実現することが可能である。本発明は短チャネル効果に影響されにくいので例えばリングオシレータを0.2 μｍルールで作製すればスケーリング則によると９ＧＨｚの動作周波数を実現しうると予想される（動作周波数ｆがチャネル長Ｌの二乗に反比例するため）。
【０１２６】
以上の様に、本発明のＴＦＴは極めて優れた特性を有し、そのＴＦＴを用いて形成した半導体回路は１０ＧＨｚ以上の高速動作を実現しうる全く新しいＴＦＴであることが確認された。
【０１２７】
〔実施例２〕
本実施例では実施例１に示した作製工程とは別の工程例を示す。具体的には活性層を形成する前に、結晶性珪素膜に対してハロゲン元素を含む雰囲気における加熱処理を施し、ニッケルをゲッタリング除去する。
【０１２８】
本実施例に示す工程を実施例１と組み合わせることで活性層中のニッケル濃度をさらに効果的に低減することが可能である。
【０１２９】
また、700 ℃を超える加熱処理によって結晶性珪素膜の膜厚が減少するため、活性層を薄くする効果もある。膜厚が薄くなると移動度の向上やオフ電流の低減といった効果が期待できる。
【０１３０】
〔実施例３〕
実施例１ではゲイト絶縁膜の成膜後に触媒元素のゲッタリングプロセスを行う例を示したが、本実施例では、活性層を形成した直後にゲッタリングプロセスを行い、その時の熱酸化膜のみをゲイト絶縁膜として利用する。
【０１３１】
この場合、熱酸化膜の膜厚でゲイト絶縁膜の膜厚が決定されるので、加熱処理の条件を調節することで10nm程度の極めて薄いゲイト絶縁膜を形成することができる。なお、ゲイト絶縁膜を薄くすることでキャリアの移動度が向上することは公知の事実である。
【０１３２】
この様に、熱酸化膜のみでゲイト絶縁膜を構成すると高速動作の可能な半導体装置を作製できる点と、ゲイト絶縁膜の成膜工程を簡略化できる点に特徴がある。ただし、膜厚を均一に形成することに注意を払う必要がある。
【０１３３】
〔実施例４〕
実施例１の図３（Ｃ）に示した構成は本発明を用いたアクティブマトリクス型表示装置のＴＦＴ側基板（アクティブマトリクス基板と呼ばれる）の一例であり、ＣＭＯＳ回路で様々な回路を構成することができる。
【０１３４】
図４に示すのは、本発明を用いて構成されるアクティブマトリクス基板の他の例を示すブロック図である。ここでは基板４０１上に画素マトリクス回路４０２、ソース線ドライバー回路４０３、ゲイト線ドライバー回路４０４およびロジック回路４０５を一体形成して構成される。なお、本実施例ではデジタル対応の一例を示している。
【０１３５】
ソース線ドライバー回路４０３は主としてシフトレジスタ（カウンタ＋デコーダも可）、レベルシフタ、バッファ、ラッチ回路等で構成され、ゲイト線ドライバー回路４０４は主としてシフトレジスタ、マルチプレクサ、レベルシフタ、バッファ等で構成されている。
【０１３６】
また、画素マトリクス回路４０２は複数のソース線４０６、４０７及び複数のゲイト線４０８、４０９とで囲まれた複数の画素領域４１０がマトリクス状に配置されて構成される。
【０１３７】
そして、複数の画素領域４１０は画素ＴＦＴ４１１、液晶セル４１２、補助容量４１３を含んで構成されている。なお、図示されていないが、液晶セル４１２は画素電極および対向電極とその間に挟持された液晶とで構成される。
【０１３８】
ロジック回路４０５は、ソース線ドライバー回路４０３及びゲイト線ドライバー回路４０４を駆動するためのスタートパルスやクロック信号等の処理、画素マトリクス回路４０２に画像を表示させるためのビデオ信号の処理等の様に、画像表示を行うに必要な信号処理を行うために必要な回路全般を指す。
【０１３９】
図４に示す実施例では、ロジック回路４０５は位相比較器４１４、ＬＰＦ（Low Pass Filter ）４１５、ＶＣＯ（電圧制御型発振器）４１６、分周器４１７、ソース線ドライバー用（水平走査用）発振器４１８、ゲイト線ドライバー用（垂直走査用）発振器４１９、Ｄ／Ａコンバータ（デジタル・アナログ変換器）４２０を含んで構成される。
【０１４０】
なお、本発明者らはここで図示されない他のロジック回路、例えばイメージセンサやＣＣＤ、それらから送られてくる信号の入出力を行うＩ／Ｏポート、アンプ系回路（差動アンプ、オペアンプ、コンパレーター等）、データを格納するメモリ（ＲＡＭやＲＯＭ）、ＣＰＵまでもモノシリックに搭載したシステムディスプレイをも実現しうると考えている。
【０１４１】
また、４２１はデジタル階調信号に応じたアナログ信号の入力端子、４２２はデジタル階調信号を選択するためのビット信号の入力端子、４２３は水平走査用同期信号の入力端子、４２４は垂直走査用同期信号の入力端子である。勿論、これらのアナログ信号、ビット信号、同期信号を形成する発振回路をも基板上に組み込んでしまえば入力端子は必要なくなる。
【０１４２】
〔実施例５〕
本実施例では実施例１に示したＣＭＯＳ回路の作製工程を用いてマイクロプロセッサ等の半導体装置（半導体回路）を構成する場合の例について説明する。なお、本実施例では半導体回路の一実施例であり、回路構成は本実施例で限定されるものではない。
【０１４３】
図５に示す半導体回路はマイクロプロセッサの一例を示している。セラミックス基板５０１上には絶縁膜５０２が形成されており、基板と素子とが絶縁分離されている。そして、その上にＩ／Ｏポート５０３〜５０５、ＣＰＵ５０６、キャッシュメモリー５０７、キャッシュアドレスアレイ５０８、乗算器５０９、リアルタイムクロック、シリアルインターフェース、タイマー等を含む回路５１０、クロック制御回路５１１、キャッシュコントローラ５１２、バスコントローラ５１３が形成される。
【０１４４】
また、図５に示す回路構成以外にも、ＬＣＤドライバ回路や携帯機器用の高周波回路などを構成することもできる。即ち、本発明で得られる実施例１に示す様なＴＦＴを用いることで従来のＩＣチップやＬＳＩチップをＴＦＴで作製することが可能である。
【０１４５】
〔実施例６〕
本実施例では実施例１と異なる構成を有するＣＭＯＳ回路を構成する場合の例について図６（Ａ）、（Ｂ）を用いて説明する。なお、図６（Ａ）、（Ｂ）は基本的な部分は全て実施例１で説明したＣＭＯＳ回路と同一構造であるので、符号は実施例１と同一のものを適宜利用する。
【０１４６】
まず、図６（Ａ）は実施例１で示したＣＭＯＳ回路において、ゲイト電極６０１、６０２として一導電性を付与したシリコン薄膜（ポリシリコン膜）を利用したシリコンゲイト型ＴＦＴでＣＭＯＳ回路を構成する例である。なお、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとでゲイト電極の導電性を異なるものとする（Ｎ型またはＰ型）デュアルゲイト型ＴＦＴとすることもできる。
【０１４７】
この様なシリコンゲイト構造とすると、チタンシリサイド１４８、１４９の形成と同時にゲイト電極６０１、６０２の上部にもチタンシリサイド６０３、６０４が形成される。そのため、ゲイト電極とゲイト電極に接続する接続配線とのオーミックコンタクトをより良好なものとすることができる。
【０１４８】
また、図６（Ｂ）は実施例２で示したＣＭＯＳ回路において、サイドウォール１３０、１３１およびチタンでなる島状パターン１５１、１５２を形成しない場合の例である。この構成では、ゲイト絶縁膜６０５、６０６の端部（ゲイト電極１１３、１１４よりも外側に延在した部分）の幅で低濃度不純物領域１３６、１４５の長さが決定される。また、チタンシリサイド１５１、１５２と配線１５５、１５６、１５８とが直接コンタクトする様な構造となる。
【０１４９】
図６（Ｂ）に示す構造ではサイドウォール１３０、１３１および島状パターン１５１、１５２を形成する工程を簡略化することで、スループットの向上、歩留りの向上、製造コストの低減が期待できる。
【０１５０】
なお、実施例１および実施例６ではプレーナ型ＴＦＴの如きトップゲイト型ＴＦＴを例にして説明しているが、逆スタガＴＦＴの如きボトムゲイト型ＴＦＴを用いることも可能である。その場合には、ゲイト電極として耐熱性の高い材料を用いる等の工夫が必要となる。
【０１５１】
〔実施例７〕
本発明は様々な電気光学装置に対しても適用することができる。例えば、実施例１に示したアクティブマトリクス基板と対向基板との間に液晶を挟持すればアクティブマトリクス型液晶表示装置となる。その場合、画素電極を透光性材料で形成すれば透過型液晶表示装置となり、光反射性材料で形成すれば反射型液晶表示装置となる。
【０１５２】
また、アクティブマトリクス基板の構造を多少変更することで容易にアクティブマトリクス型ＥＬ表示装置やアクティブマトリクス型ＥＣ表示装置等を作製することができる。
【０１５３】
〔実施例８〕
本実施例では、本発明を適用しうる半導体装置の一例として各種電子デバイスについて図７を用いて説明する。本発明を利用した半導体装置としては（デジタル）ビデオカメラ、（デジタル）スチルカメラ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。また、最近脚光を浴びているＰＨＳ（Personal Handyphone System）搭載型携帯情報端末にも適用できる。
【０１５４】
図７（Ａ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明は表示装置２００５や内部回路に適用することができる。
【０１５５】
図７（Ｂ）はヘッドマウントディスプレイであり、本体２１０１、表示装置２１０２、バンド部２１０３で構成される。本発明は表示装置２１０２に適用することができる。
【０１５６】
図７（Ｃ）はカーナビゲーションシステムであり、本体２２０１、表示装置２２０２、操作スイッチ２２０３、アンテナ２２０４で構成される。本発明は表示装置２２０２や内部回路に適用することができる。
【０１５７】
図７（Ｄ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作スイッチ２３０５、アンテナ２３０６で構成される。本発明は表示装置２３０４や通信用の高周波回路などに適用することができる。
【０１５８】
図７（Ｅ）はビデオカメラであり、本体２４０１、表示装置２４０２、音声入力部２４０３、操作スイッチ２４０４、バッテリー２４０５、受像部２４０６で構成される。本発明は表示装置２４０２に適用することができる。
【０１５９】
以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の表示媒体に適用することが可能である。また、これ以外にもＩＣ、ＬＳＩといった半導体回路を必要とする製品であれば用途を問わない。
【０１６０】
【発明の効果】
本明細書で開示する発明によれば、単結晶シリコン上に作製したＩＧＦＥＴに匹敵する、或いは凌駕する高い性能を有したＴＦＴを実現することができる。さらに、この様な高い特性を有しているにも拘わらずチャネル長が１μｍ以下となっても極めて高い耐圧特性を有している。
【０１６１】
以上の様なＴＦＴを用いて構成される半導体回路や電気光学装置およびそれらを具備した電子デバイスは、極めて高い性能を有し、機能性、携帯性、信頼性の面で非常に優れたものとなる。
【図面の簡単な説明】
【図１】      アクティブマトリクス基板の作製工程を示す図。
【図２】      アクティブマトリクス基板の作製工程を示す図。
【図３】      アクティブマトリクス基板の作製工程を示す図。
【図４】      アクティブマトリクス基板の一例を説明するための図。
【図５】      半導体回路の一例を説明するための図。
【図６】      ＣＭＯＳ回路の構造を説明するための図。
【図７】      電子デバイスの一例を説明するための図。
【図８】      上面から見た結晶シリコン膜を示す顕微鏡写真。
【図９】      上面から見た結晶シリコン膜を示すＴＥＭ写真。
【図１０】    結晶粒界の格子縞を示すＨＲ−ＴＥＭ写真。
【図１１】    ＴＦＴの電気特性を示す図。
【図１２】    リングオシレータの周波数特性を示す図。
【図１３】    リングオシレータの出力スペクトルを示す写真。
【図１４】    シフトレジスタの出力パルスを示す写真。
【図１５】    シフトレジスタの周波数とパルス幅の関係を示す図。
【図１６】    スケーリング則を示す図。
【図１７】    結晶シリコン膜の結晶粒を示すＴＥＭ写真。
【図１８】    欠陥の生成および消滅に関するモデルを説明するための図。
【符号の説明】
１０１            基板
１０２            非晶質シリコン膜
１０３            酸化珪素膜（マスク絶縁膜）
１０４            ニッケル含有層
１０５、１０６    触媒元素の添加領域
１０７、１０８    横成長領域
１０９〜１１１    活性層
１１２            ゲイト絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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