(57)【特許請求の範囲】
【請求項１】
絶縁基板上に多結晶シリコン膜又は結晶質シリコン膜で形成された島状の半導体膜を形成し、
前記半導体膜上に酸化膜からなるゲート絶縁膜を形成し、
前記ゲート絶縁膜上に窒化タンタルからなる第１層ゲート電極膜を形成し、
前記第１層ゲート電極膜上にタングステンからなる第２層ゲート電極膜を形成し、
前記第２層ゲート電極膜上にマスクを形成し、
フッ素系ガス、塩素系ガス、及び酸素を含む一定流量のエッチングガスを用いて、チャンバ圧力、誘導結合プラズマ電力密度、バイアス電力密度、並びに前記フッ素系ガス、前記塩素系ガス、及び前記酸素の流量比を変化させることなくエッチング処理することにより、前記ゲート絶縁膜を露出させ、前記第２層ゲート電極膜のチャネル方向の寸法が前記第１層ゲート電極膜のチャネル方向の寸法よりも短くなるようにし、
一導電型の不純物元素を注入することにより、前記第１層ゲート電極膜の前記第２層ゲート電極膜からの露出領域に対応する前記半導体層に低濃度不純物領域を形成し、同時に前記第１層ゲート電極膜の外側に対応する前記半導体層に高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記チャンバ圧力は１．０〜１．６Ｐａの範囲内の所定の値であることを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記誘導結合プラズマ電力密度は１．０２〜２．０４Ｗ／ｃｍ２の範囲内の所定の値であることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記バイアス電力密度は０．０３〜０．１９Ｗ／ｃｍ２の範囲内の所定の値であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１層ゲート電極膜を５〜５０ｎｍの膜厚に形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第２層ゲート電極膜を２００〜６００ｎｍの膜厚に形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記フッ素系ガスはＳＦ６であり、且つ前記塩素系ガスはＣｌ２であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記酸化膜は酸化シリコン膜であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその作製方法に関し、特に、ＧＯＬＤ（Gate-Overlapped-LDDの略）構造の薄膜トランジスタ（Thin-Film-Transistor：以下ＴＦＴと略記）及びその作製方法に関する。尚、本明細書に於いて半導体装置とは、ＧＯＬＤ構造ＴＦＴを含む半導体素子で回路構成される半導体装置全般を指し、例えばアクティブマトリクス形の液晶表示装置又は有機ＥＬ（Electro-luminescenceの略）表示装置等の半導体表示装置をその範疇に含むものである。
【０００２】
【従来の技術】
ガラス基板等の透明絶縁性基板上にＴＦＴで回路構成されるアクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置等の半導体表示装置に於いては、高い電界効果移動度を有する多結晶シリコンＴＦＴが注目されている。多結晶シリコンＴＦＴに適用される多結晶シリコン膜の場合、従来の非晶質シリコン膜に比べ、電子や正孔の電界効果移動度が大きく、画素用トランジスタのみでなく周辺回路であるドライバー回路の一体化を実現できる利点を有している。この為、各社で多結晶シリコンＴＦＴで回路構成されるアクティブマトリクス型の半導体表示装置の開発が進められている。
【０００３】
当該多結晶シリコンＴＦＴに於いては、高い電界効果移動度を有する反面、連続駆動させると電界効果移動度やオン電流（オン状態の時に流れる電流）の低下及びオフ電流（オフ状態の時に流れる電流）の増加等の劣化現象が観測されることがあり、信頼性上の問題となっている。この劣化現象はホットキャリア現象と呼ばれており、ドレイン近傍の高電界により発生したホットキャリアの仕業であることが知られている。
【０００４】
このホットキャリア現象は、最初に半導体基板上に作製されたＭＯＳ（Metal-Oxide-Semiconductorの略）トランジスタに於いて発見された現象で、ドレイン近傍の高電界が原因であることが明らかになっている。ホットキャリア対策として、これ迄様々な基礎検討が行われてきており、設計ルール１．５μm以下のＭＯＳトランジスタに於いては、ＬＤＤ（Lightly-Doped-Drainの略）構造が採用されている。ＬＤＤ構造では、絶縁膜から成るゲート側壁のサイドウォールを利用してドレイン端部にｎ型又はｐ型の低濃度不純物領域（ｎ−領域又はｐ−領域）を形成し、ドレイン接合の不純物濃度に傾斜を持たせることによりドレイン近傍の電界集中を緩和している。ここで、ｎ型の低濃度不純物領域、高濃度不純物領域をそれぞれｎ−領域、ｎ＋領域とよび、ｐ型の低濃度不純物領域、高濃度不純物領域をそれぞれｐ−領域、ｐ＋領域とよぶこととする。
【０００５】
しかし、ＬＤＤ構造の場合、シングルドレイン構造に比べ、ドレイン耐圧がかなり向上する反面、低濃度不純物領域（ｎ−領域又はｐ−領域）の抵抗が大きい為、ドレイン電流が減少するという難点を抱えている。また、サイドウォールの真下に高電界領域が存在し、そこで衝突電離が最大になり、ホットエレクトロンがサイドウォールに注入される為、低濃度不純物領域（ｎ−領域又はｐ−領域）が空乏化し、更に抵抗が増加するＬＤＤ特有の劣化モードも問題になっている。チャネル長の縮小に伴い、以上の問題が顕在化してきた為、０．５μm以下のＭＯＳトランジスタでは、この様な問題を克服する構造として、ゲート電極の端部にオーバーラップして低濃度不純物領域（ｎ−領域又はｐ−領域）を形成するＧＯＬＤ構造が開発され、量産への適用が進められている。
【０００６】
この様な背景の下、ガラス基板等の透明絶縁性基板上に作製される多結晶シリコンＴＦＴに於いても、ＭＯＳトランジスタと同様にドレイン近傍の高電界を緩和する目的で、ＬＤＤ構造やＧＯＬＤ構造の開発が進められている。ＬＤＤ構造とは、ゲート電極の外側に対応する多結晶シリコン膜から成る半導体層に、電界緩和領域として機能するｎ型又はｐ型の低濃度不純物領域（ｎ−領域又はｐ−領域）を形成し、更にその外側にソース領域及びドレイン領域として機能する同一導電型の高濃度不純物領域（ｎ＋領域又はｐ＋領域）を形成する構造である。当該ＬＤＤ構造は、オフ電流が小さいという利点とドレイン近傍の電界緩和によるホットキャリア抑制効果が小さいという欠点を有している。一方のＧＯＬＤ構造の場合は、低濃度不純物領域（ｎ−領域又はｐ−領域）をゲート電極端部とオーバーラップする様に形成しており、ＬＤＤ構造に比べ、ホットキャリア抑制効果が大きいという利点とオフ電流が大きくなるという欠点を有している。
【０００７】
上記の様に、ＬＤＤ構造とＧＯＬＤ構造には各々一長一短がある為、実際の半導体表示装置に於いては、半導体表示装置の品質向上の点から、ＬＤＤ構造の低オフ電流特性とＧＯＬＤ構造の高ホットキャリア耐性とを活かした回路構成上の組合せが検討されている。具体的には、画素領域の画素ＴＦＴの場合には、ホットキャリアに対する高信頼性よりもオフ電流値の低減に重点をおいたゲート構造が好ましく、低オフ電流特性を有するＬＤＤ構造が好適である。一方、駆動回路から成る周辺回路の場合は低オフ電流特性よりもホットキャリアに対する高信頼性に重点をおいたゲート構造が好ましく、高ホットキャリア耐性を有するＧＯＬＤ構造が好適である。この為、最近の多結晶シリコンＴＦＴで回路構成される半導体表示装置に於いては、画素領域の画素ＴＦＴをＬＤＤ構造ＴＦＴで形成し、周辺回路をＧＯＬＤ構造ＴＦＴで形成する傾向にある。
【０００８】
尚、ｎチャネル型の多結晶シリコンＧＯＬＤ構造ＴＦＴに関する公知例として、非特許文献１には、ｎチャネル型ＧＯＬＤ構造ＴＦＴの構造と基本特性が開示されている。此処で検討されたＧＯＬＤ構造ＴＦＴの構造は、ゲート電極とＬＤＤ用側壁が多結晶シリコンで形成され、ＬＤＤ用側壁の真下の活性層（多結晶シリコンで形成）に電界緩和領域として機能するｎ型の低濃度不純物領域（ｎ−領域）、更にその外側にソース領域及びドレイン領域として機能する同一導電型の高濃度不純物領域（ｎ＋領域）が形成されている。その基本特性は、通常のＬＤＤ構造ＴＦＴと比較し、ドレイン電界の緩和と共に大きいドレイン電流が得られ、ドレインアバランシェホットキャリア（Drain-Avalanche-Hot-Carrier）の抑制効果が大きいという特性が得られている。
【０００９】
また、ＧＯＬＤ構造ＴＦＴに関する他の公知例として、特許文献１には、「ゲート電極が互いに幅の異なる２層構造となり、上層の幅が下層の幅より小さくなっていることを特徴とするＬＤＤ構造の薄膜トランジスタ」と「互いに幅の異なる２層構造を有し、上層の幅が下層の幅より小さいゲート電極を形成し、その後該ゲート電極をマスクとしてソース又はドレインとなる領域へイオンを注入することを特徴とするＬＤＤ構造の薄膜トランジスタの製造方法」とが開示されている。当該特許公報に於いては、「イオン注入時の加速電圧とイオン注入量を適宜選択すれば、イオン注入時には、ゲート電極のない領域はｎ＋領域（又はｐ＋領域）、ゲート電極が１層のみの領域はｎ−領域（又はｐ−領域）、ゲート電極が２層ともある領域はイントリンシック（イオンが注入されていない状態）の領域が同時に形成される」と記載されており、電界緩和領域であるｎ−領域（又はｐ−領域）がゲート電極の端部とオーバーラップする構成である為、実質的にＧＯＬＤ構造ＴＦＴに関する発明が開示されている。
【００１０】
特許文献２には、ゲート電極を２層の積層構造に形成し、テーパーエッチングと異方性エッチングとからなる多数の処理ステップで構成されるドライエッチング処理によりＧＯＬＤ構造ＴＦＴを作製する方法が開示されている。
【００１１】
特許文献３には、ゲート電極を構成する材料からなる膜を形成し、該ゲート電極を構成する材料からなる膜上にマスクを形成し、前記ゲート電極を構成する材料からなる膜をサイドエッチングすることにより、前記マスクより幅の小さいゲート電極を形成し、半導体膜に不純物を導入することで、ＬＤＤ領域を形成する発明が開示されている。
【００１２】
【非特許文献１】
Mutuko Hatano,Hajime Akimoto and Takesi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997
【特許文献１】
特開平７−２０２２１０号公報
【特許文献２】
特開２００１−２８１７０４号公報
【特許文献３】
特開平７−２２６５１８号公報
【００１３】
【発明が解決しようとする課題】
ホットキャリア耐性に優れたＧＯＬＤ構造ＴＦＴについては、当社でも開発が進められており、代表的なＧＯＬＤ構造ＴＦＴの構成について、図３に基づき以下に記載する。図３−ＡはＬｏｖ領域のみを有するＧＯＬＤ構造ＴＦＴの断面図で、図３−ＢはＬｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造ＴＦＴの断面図である。尚、本明細書に於いては、ゲート電極とオーバーラップしている電界緩和領域のことをＬｏｖ領域と称し、ゲート電極とオーバーラップしていない電界緩和領域のことをＬｏｆｆ領域と称している。
【００１４】
Ｌｏｖ領域のみを有するＧＯＬＤ構造ＴＦＴの構成は、透明絶縁性基板３０１上に当該基板３０１に近い方から島状半導体層３０２とゲート絶縁膜３０３とゲート電極３０４とが積層形成され、前記ゲート電極３０４の外側の前記島状半導体層３０２にソース領域３０５とドレイン領域３０６とが形成されているＧＯＬＤ構造ＴＦＴに於いて、前記ゲート電極３０４は第１層ゲート電極３０４ａと第２層ゲート電極３０４ｂとから成り、前記第１層ゲート電極３０４ａは前記第２層ゲート電極３０４ｂよりチャネル方向の寸法が長く形成され、前記第１層ゲート電極３０４ａの前記第２層ゲート電極３０４ｂからの露出領域に対応する前記島状半導体層３０２に電界緩和領域であるＬｏｖ領域３０７が形成され、前記ゲート電極３０４の外側に対応する前記島状半導体層３０２に、ソース領域３０５及びドレイン領域３０６が形成されていることを特徴としている（図３−Ａ参照）。
【００１５】
上記構成のＧＯＬＤ構造ＴＦＴに於いて、Ｌｏｖ領域３０７は第１層ゲート電極３０４ａの端部とオーバーラップする様に形成された電界緩和領域のことで、ｎ型又はｐ型の低濃度不純物領域（ｎ−領域又はｐ−領域）で構成されている。当該Ｌｏｖ領域３０７は、ｎ型又はｐ型の高濃度不純物領域（ｎ＋領域又はｐ＋領域）であるソース領域３０５又はドレイン領域３０６に近づくにつれて、徐々に不純物濃度が高くなる様な濃度勾配を有しており、ドレイン領域３０６の近傍の空乏層に於ける電界集中をより効果的に緩和する特徴を有している。この様なＬｏｖ領域３０７の濃度勾配は、ｎ型又はｐ型の不純物元素を電界で加速して、第２層ゲート電極３０４ｂからの露出領域に該当する第１層ゲート電極３０４ａとゲート絶縁膜３０３との積層膜を通過させて島状半導体層３０２に注入する方法（スルードープ法）で作製される。当該濃度勾配の生成は、スルードープ法で島状半導体層３０２に不純物を注入する際、島状半導体層３０２の上層膜である第１層ゲート電極３０４ａ（ゲート絶縁膜３０３は、膜厚変化ない為に無関係）の膜厚が端部に近づくにつれ薄膜化していることに起因している。尚、本明細書に於いては、目的物質層の上層に位置する或る物質層を通過させて目的物質層に不純物を注入するドーピング方法を便宜上「スルードープ法」と称している。
【００１６】
また、Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造ＴＦＴの構成は、透明絶縁性基板４０１上に当該基板４０１に近い方から島状半導体層４０２とゲート絶縁膜４０３とゲート電極４０４とが積層形成され、前記ゲート電極４０４の外側の前記島状半導体層４０２にソース領域４０５とドレイン領域４０６とが形成されているＧＯＬＤ構造ＴＦＴに於いて、前記ゲート電極４０４は第１層ゲート電極４０４ａと第２層ゲート電極４０４ｂとから成り、前記第１層ゲート電極４０４ａは前記第２層ゲート電極４０４ｂよりチャネル方向の寸法が長く形成され、前記第１層ゲート電極４０４ａの前記第２層ゲート電極４０４ｂからの露出領域に対応する前記島状半導体層４０２に第１の電界緩和領域であるＬｏｖ領域４０７が形成され、前記ゲート電極４０４の外側に対応する前記島状半導体層４０２に、前記ゲート電極４０４に近い方から第２の電界緩和領域であるＬｏｆｆ領域４０８とソース領域４０５及びドレイン領域４０６とが隣接して形成されていることを特徴としている（図３−Ｂ参照）。
【００１７】
上記構成のＧＯＬＤ構造ＴＦＴに於いて、Ｌｏｖ領域４０７は第１層ゲート電極４０４ａの端部とオーバーラップする様に形成された第１の電界緩和領域のことで、ｎ型又はｐ型の低濃度不純物領域（ｎ−−領域又はｐ−−領域）で構成されている。当該Ｌｏｖ領域４０７は、Ｌｏｆｆ領域４０８に近づくにつれて、徐々に不純物濃度が高くなる様な濃度勾配を有している。また、Ｌｏｆｆ領域４０８は、第１層ゲート電極４０４ａとオーバーラップしない様に形成された第２の電界緩和領域のことで、ｎ型又はｐ型の低濃度不純物領域（ｎ−領域又はｐ−領域）で構成されている。当該Ｌｏｆｆ領域４０８は、ｎ型又はｐ型の高濃度不純物領域（ｎ＋領域又はｐ＋領域）であるソース領域４０５又はドレイン領域４０６に近づくにつれて、徐々に不純物濃度が高くなる様な濃度勾配を有している。尚、Ｌｏｖ領域４０７の濃度勾配は、スルードープ法で島状半導体層４０２に不純物を注入する際、島状半導体層４０２の上層膜である第１層ゲート電極４０４ａ（ゲート絶縁膜４０３は、当該領域の膜厚変化ない為に無関係）の膜厚が端部に近づくにつれ薄膜化していることに起因している。同様に、Ｌｏｆｆ領域４０８の濃度勾配は、島状半導体層４０２の上層膜であるゲート絶縁膜４０３の膜厚がゲート電極４０４から離れるにつれ薄膜化していることに起因している。
【００１８】
ところで、図３−Ａと図３−Ｂに示すＧＯＬＤ構造ＴＦＴのゲート電極３０４，４０４は、第１層ゲート電極３０４ａ，４０４ａと第２層ゲート電極３０４ｂ，４０４ｂとから成り、第１層ゲート電極３０４ａ，４０４ａは第２層ゲート電極３０４ｂ，４０４ｂよりチャネル方向の寸法が長く形成されている。そして、第１層ゲート電極３０４ａ，４０４ａの第２層ゲート電極３０４ｂ，４０４ｂからの露出領域に該当する部分は、薄いテーパー形状となっており、端部に近づくにつれ、徐々に膜厚が薄くなっている。この様な構造のゲート電極３０４，４０４の加工には、プラズマ密度と基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が好適である。具体的なドライエッチング法としては、マイクロ波や誘導結合プラズマ（Inductively-Coupled-Plasma：以下、ＩＣＰと略記）を利用したドライエッチング法が知られているが、当社では、ＩＣＰ方式のドライエッチング装置を採用している。その理由は、ＩＣＰドライエッチング装置の場合、プラズマの制御が容易であり、処理基板の大面積化に容易に対応できる利点が有る為である。
【００１９】
当該ＩＣＰドライエッチング装置を使用して、前記ゲート電極３０４，４０４を加工する場合、テーパーエッチングと異方性エッチングとを組み合わせた多数の処理ステップから成るドライエッチング処理を行う必要がある。ここで、１つの処理ステップでは、一定のエッチング条件のままエッチング条件を変化させることなくエッチング処理を行うこととする。尚、ここでいうエッチング条件とは、チャンバ圧力、ＩＣＰ電力密度、バイアス電力密度、及びエッチングガスを構成する各ガスの流量比を示す。
【００２０】
例えば、Ｌｏｖ領域のみを有するＧＯＬＤ構造ＴＦＴ（図３−Ａ参照）のゲート電極３０４のドライエッチング工程に於いては、３ステップから成るドライエッチング処理が行われるので、エッチングガスの切り替えが２回必要となる。エッチングガスの切り替えは、切り替え時にエッチングチャンバの圧力が安定化する迄の時間を必要とする為、ドライエッチング工程のスループット低下という問題を引き起こす。また、エッチングチャンバの圧力が安定化する迄の間に流すエッチングガスも必要となる為、エッチングガスの消費量の増大によるプロセス原価の上昇という問題を抱えている。また、これらの問題以外にも、ドライエッチング工程の複雑化は、プロセス欠陥やトラブルの増加に至り、半導体装置の歩留低下という問題も内包している。
【００２１】
尚、上記の問題はＧＯＬＤ構造ＴＦＴの作製工程に限ったものではなく、ＬＤＤ構造ＴＦＴの作製工程でも同様に認められる問題である。何故なら、ＧＯＬＤ構造ＴＦＴもＬＤＤ構造ＴＦＴも、同一のドライエッチング工程でゲート電極が加工される為である。
【００２２】
本発明は、上記従来技術の問題点を解決することを課題とする。別言すると、本発明は、ゲート電極の加工に処理ステップ数の少ないドライエッチング法を適用して作製される半導体装置及びその作製方法を提供することを課題とする。尚、本明細書で半導体装置とは、ＧＯＬＤ構造ＴＦＴを含む半導体素子で回路構成される半導体装置全般を指し、例えばアクティブマトリクス形の液晶表示装置又は有機ＥＬ表示装置等の半導体表示装置をその範疇に含むものである。
【００２３】
【課題を解決する為の手段】
〔ドライエッチング工程での処理ステップ数削減の検討〕
（ＩＣＰドライエッチング装置の構成）
本検討で使用するＩＣＰドライエッチング装置について以下に説明する。当該ＩＣＰドライエッチング装置は、プラズマ処理を高精度に行う為の手段として、インピーダンス整合器を介して複数の渦巻コイル部分に、高周波電力を印加してプラズマを生成する方法を採用している。此処で、各コイル部分の１本当たりの長さは、高周波波長の１／４倍としており、更に、被処理物を保持する下部電極にも、別途高周波電力を印可してバイアス電圧を印可する構成となっている。尚、当該ＩＣＰプラズマエッチング装置の詳細については、特開平９−２９３６００号公報に開示されている。
【００２４】
当該ＩＣＰドライエッチング装置の装置概略図を図４に示す。反応空間の上部に載設された石英板５０１上にアンテナコイル５０２を配置して、マッチングボックス５０３を介して第１の高周波電源５０４に接続されている。第１の高周波電源５０４は、６〜６０MHz、代表的には１３．５６MHzの高周波電源を供給する。また、被処理物となる基板５０５を保持する下部電極５０６には、第２の高周波電源５０８がマッチングボックス５０７を介して接続されている。この第２の高周波電源５０８は、１００KHz〜６０MHz、例えば６〜２９MHzの高周波電源を供給する。アンテナコイル５０２に高周波電力が印可されると、アンテナコイル５０２に高周波電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂ（数式１）が発生し、ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Ｅ（数式２）が発生する（図４−Ａ参照）。
【００２５】
【数１】
0004401641.tif 000002
【数２】
0004401641.tif 000003
【００２６】
この誘導電界Ｅで電子がθ方向に加速されてガス分子と衝突することにより、プラズマが生成される。誘導電界Ｅの方向がθ方向なので、荷電粒子が反応室の内壁や基板５０５と衝突してエネルギーを消失する確率が小さくなる。また、アンテナコイル５０２の下方へは、磁界Ｂが殆ど及ばない為、平板状に拡がった高密度プラズマ領域が生成される。そして、下部電極５０６に印加する高周波電力を調整することにより、プラズマ密度と基板５０５に掛かるバイアス電圧を独立に制御可能である。また、被エッチング物質に応じて、印加する高周波電力の周波数を変更することも可能である。
【００２７】
ＩＣＰ方式で高密度プラズマを発生させる為には、アンテナコイルに流れる高周波電流Ｊを低損失で流す必要があり、そのインダクタンスを低下させることが求められる。この点で、アンテナコイルを分割した方式が有効である。図４−Ｂは、この様な構成を示す概略図であり、石英板５０９上に複数の渦巻状のコイル部５１０を配置して、マッチングボックス５１１を介して第１の高周波電源５１２に接続されている。この際、各コイルの１本当たりの長さを高周波波長の１／４の整数倍としておくと、コイルに定在波が起ち、発生する電圧のピーク値を高めることができる（図４−Ｂ参照）。
【００２８】
上記の様な構成のＩＣＰドライエッチング装置を使用して、ＧＯＬＤ構造ＴＦＴのゲート電極の加工工程であるドライエッチング工程を行っているが、ドライエッチング工程の処理ステップ数が多いのが問題となっている。この為、処理ステップ数の削減を検討した。
【００２９】
（基板の構造とエッチングガス）
先ず、本検討で使用する基板の構造について説明する。此処で使用する基板は、コーニング社製１７３７基板等の角形のガラス基板（１辺が１２．５ｃｍの正方形）上に膜厚２００ｎｍのシリコン酸化膜と膜厚３０ｎｍのＴａＮ膜と膜厚３７０ｎｍのＷ膜とが基板に近い方から順に積層された構造の基板であり、簡潔にはＷ膜（３７０ｎｍ厚）／ＴａＮ膜（３０ｎｍ厚）／シリコン酸化膜（２００ｎｍ厚）／ガラス基板で表記される構造の基板を使用している。当該構造の基板に於いて、膜厚２００ｎｍのシリコン酸化膜上に積層されたＷ膜（３７０ｎｍ厚）／ＴａＮ膜（３０ｎｍ厚）から成る２層構造の金属積層膜が被エッチング物質である。尚、各膜のエッチング速度の検討については、ガラス基板上にＷ膜（３７０ｎｍ厚）又はＴａＮ膜（３０ｎｍ厚）又はシリコン酸化膜（２００ｎｍ厚）から成る単層膜を堆積した基板を使用している。
【００３０】
この様な構造の基板を使用して、膜厚１．５μmのレジストパターンをマスクにＷ膜（３７０ｎｍ厚）／ＴａＮ膜（３０ｎｍ厚）から成る金属積層膜をドライエッチング処理する訳であるが、従来はテーパーエッチングと異方性エッチングとから成る多数の処理ステップで構成されるドライエッチング処理が行われ、テーパーエッチングの処理ステップではＣＦ4とＣｌ2とＯ2の混合ガスが使用され、異方性エッチングの処理ステップではＳＦ6とＣｌ2とＯ2の混合ガスが使用されていた。今回の検討では、使用するエッチングガスをＳＦ6とＣｌ2とＯ2の混合ガスに限定して、処理ステップ数の削減を検討した。尚、混合ガス系のエッチングガスに於いて、Ｆ系ガスをＣＦ4からＳＦ6に統一したのは、Ｆ元素の存在割合を多くすることにより、Ｗ膜（３７０ｎｍ厚）のエッチング速度の増大とそれに伴うシリコン酸化膜（２００ｎｍ厚）に対する選択比の向上が期待できる為である。
【００３１】
尚、これ以降では、上述したような理由から、Ｆ系ガスとしてＳＦ6を用いて説明しているが、本発明はこれに限定されるものではない。ＳＦ6は最も好ましいものであって、他のＦ系ガス（例えば、ＣＦ4など）も使用することができる。また、Ｃｌ2のかわりにＣｌ系ガスを使用することもできる。
【００３２】
また、本明細書中では、金属積層膜として、Ｗ膜とＴａＮ膜の組み合わせによる積層構造のみで説明しているが、本発明はこれに限定されるものではない。ＷとＴａＮの組み合わせは最も好ましいものであって、Ｗの変わりにＷを主成分とする金属化合物やＷＮ（窒化タングステン）、ＴａＮのかわりにＴａを用いることができる。
【００３３】
（実験１）
上記のＩＣＰドライエッチング装置と基板とエッチングガスを使用して、Ｗ膜とＴａＮ膜とシリコン酸化膜の各エッチング速度のＩＣＰ電力依存性を評価した。ＩＣＰ電力以外のエッチング条件は、エッチングガスであるＳＦ6とＣｌ2のガス流量が各々４０sccmと２０sccmで（この場合、Ｏ2のガス流量は０sccmとした）、チャンバ圧力１．３Ｐａでバイアス電力２０Ｗ（バイアス電力密度：０．１２８Ｗ／ｃｍ2）である。この様な条件の下、ＩＣＰ電力を５００Ｗ（ＩＣＰ電力密度：１．０１９Ｗ／ｃｍ2）と７００Ｗ（ＩＣＰ電力密度：１．４２７Ｗ／ｃｍ2）と９００Ｗ（ＩＣＰ電力密度：１．８３４Ｗ／ｃｍ2）に振って実験を行った。尚、バイアス電力とは第２の高周波電源５０８により基板５０５に印可される電力のことで、バイアス電力密度とは当該バイアス電力を基板５０５（１辺が１２．５ｃｍの正方形）の面積で割った値のことである。また、ＩＣＰ電力とは第１の高周波電源５１２により複数の渦巻き状のコイル部５１０に印加される電力のことで、ＩＣＰ電力密度とは当該ＩＣＰ電力を複数の渦巻き状のコイル部５１０の面積（直径２５ｃｍの円領域）で割った値のことである（図４参照）。
【００３４】
本実験の結果を図５に示す。図５−Ａから判る様に、ＩＣＰ電力の増加に伴い、ＴａＮ膜とシリコン酸化膜はエッチング速度の増大が殆ど無いのに対し、Ｗ膜の場合はエッチング速度が増大することが認められた。このエッチング速度の結果に基づき、Ｗ膜のＴａＮ膜及びシリコン酸化膜に対する選択比の評価を行った結果を図５−Ｂに示す。図５−Ｂから判る様に、ＩＣＰ電力の増加により、Ｗ膜のＴａＮ膜に対する選択比の向上、及びＷ膜のシリコン酸化膜に対する選択比の向上が認められる。本実験の結果より、ＩＣＰ電力をなるべく増加させた方が、Ｗ膜のエッチング速度と選択比の点で好ましいという結果が得られたが、当該ドライエッチング装置のＩＣＰ電力の最大値が１ｋＷであり、１ｋＷ付近での使用はドライエッチング装置への負荷が懸念される。従って、本実験の結果とドライエッチング装置への負荷とを比較考量し、ＩＣＰ電力として７００Ｗ程度が好適であると判断した。
【００３５】
（実験２）
次に、エッチングガスであるＳＦ6とＣｌ2のガス流量比をＳＦ6：Ｃｌ2＝２：１に、総ガス流量を６０sccmに固定した状態で、酸素（Ｏ2）ガスの添加量を０〜６０％まで変化させて、Ｗ膜とＴａＮ膜とシリコン酸化膜の各エッチング速度の酸素添加量依存性を評価した。ガス流量以外のエッチング条件は、チャンバ圧力１．３Ｐａでバイアス電力１０Ｗ（バイアス電力密度：０．０６４Ｗ／ｃｍ2）である。そして、ＩＣＰ電力が５００Ｗ（ＩＣＰ電力密度：１．０１９Ｗ／ｃｍ2）の条件の下、酸素添加量を０，２０，４０，６０％と変化させ、エッチング速度の評価を行った。同時に、ＩＣＰ電力が７００Ｗ（ＩＣＰ電力密度：１．４２７Ｗ／ｃｍ2）で、酸素添加量が４０％の場合についても評価した。尚、参考として、本実験のドライエッチング条件の詳細を表１に示す。
【表１】
0004401641.tif 000004
【００３６】
本実験の結果を図６に示す。図６−Ａから判る様に、ＩＣＰ電力５００Ｗの場合は酸素添加量が４０％の場合に、Ｗ膜のエッチング速度が最も大きくなることが認められた。一方、ＴａＮ膜のエッチング速度は、酸素添加量の増加に伴って低下する傾向が認められた。また、シリコン酸化膜のエッチング速度は、酸素添加量が０％で低下する以外、特に傾向は認められなかった。このエッチング速度の結果に基づき、Ｗ膜のＴａＮ膜及びシリコン酸化膜に対する選択比の評価を行った結果を図６−Ｂに示す。図６−Ｂから判る様に、Ｗ膜のＴａＮ膜に対する選択比は、酸素添加量の増加に伴って大きくなる傾向が認められた。また、Ｗ膜のシリコン酸化膜に対する選択比は、逆に低下する傾向が認められた。先の図５の結果よりＩＣＰ電力は７００Ｗ程度が好適であり、本実験（図６）の結果より酸素添加量４０％が最適と考えられる為、ＩＣＰ電力７００Ｗで酸素添加量４０％の場合について、エッチング速度と選択比を同様に評価し、その結果を図６−Ａと図６−Ｂの右端に示す。当該結果より、エッチングガスであるＳＦ6とＣｌ2とＯ2のガス流量が各々２４sccmと１２sccmと２４sccmで（酸素添加量が４０％に該当）、チャンバ圧力１．３Ｐａ，ＩＣＰ電力７００Ｗ，バイアス電力１０Ｗのエッチング条件の下、Ｗ膜のエッチング速度２２７ｎｍとＴａＮ膜のエッチング速度３２ｎｍとシリコン酸化膜のエッチング速度３４ｎｍが得られ、Ｗ膜のＴａＮ膜に対する選択比７．１とＷ膜のシリコン酸化膜に対する選択比６．８を得ることができた。
【００３７】
（実験３）
ドライエッチング条件を下記の表２の条件に設定し、膜厚１．５μmのレジストパターンをマスクにＷ膜（３７０ｎｍ厚）／シリコン酸化膜（２００ｎｍ厚）／ガラス基板から成る構造の基板と、Ｗ膜（３７０ｎｍ厚）／ＴａＮ膜（３０ｎｍ厚）／シリコン酸化膜（２００ｎｍ厚）／ガラス基板から成る構造の基板を各々ドライエッチング処理した。
【表２】
0004401641.tif 000005
【００３８】
図７−ＡはＷ膜（３７０ｎｍ厚）／シリコン酸化膜（２００ｎｍ厚）／ガラス基板から成る構造の基板をドライエッチング処理した場合で、Ｗ膜のエッチング終点から約２０秒のオーバーエッチングを行った場合のＳＥＭ写真である。図７−Ａから判る様に、Ｗ膜の下地膜であるシリコン酸化膜が露出した状態で、Ｗ膜に０．２〜０．３μm程度のサイドエッチングが入っていることが認められる。また、図７−ＢはＷ膜（３７０ｎｍ厚）／ＴａＮ膜（３０ｎｍ厚）／シリコン酸化膜（２００ｎｍ厚）／ガラス基板から成る構造の基板をドライエッチング処理した場合で、Ｗ膜のエッチング終点から約３０秒のオーバーエッチングを行った場合のＳＥＭ写真である。図７−Ｂから判る様に、Ｗ膜の下地膜であるＴａＮ膜が露出している状態では、Ｗ膜のサイドエッチングは認められない。このことから、Ｗ膜のサイドエッチングは、オーバーエッチング時のシリコン酸化膜の露出と因果関係のあることが判る。オーバーエッチング時にシリコン酸化膜が露出した場合、シリコン酸化膜からの酸素放出が考えられ、この放出された酸素の存在がＷ膜のサイドエッチングの直接的原因と考えられる。この点を踏まえ、Ｗ膜（３７０ｎｍ厚）／ＴａＮ膜（３０ｎｍ厚）／シリコン酸化膜（２００ｎｍ厚）／ガラス基板から成る構造の基板をドライエッチング処理し、ＴａＮ膜のエッチング終点から所定時間のオーバーエッチングを行った結果、図７−ＣのＳＥＭ写真に示す様に、ＴａＮ膜の下地膜であるシリコン酸化膜が露出した状態で、Ｗ膜に０．２〜０．３μm程度のサイドエッチングの入ったエッチング形状を得ることができた。更に、ＴａＮ膜のＷ膜からの露出領域の該当するＴａＮ膜の膜厚が、端部に近づくにつれ徐々に薄膜化していることも確認できた。
【００３９】
（処理ステップ削減プロセスの構築）
図７−ＣのＳＥＭ写真に示す、Ｗ膜にサイドエッチングの入ったＷ膜／ＴａＮ膜から成る金属積層パターンは、ＧＯＬＤ構造ＴＦＴ（ＬＤＤ構造ＴＦＴも含む）のゲート電極として適用できることが考えられる。何故なら、当社開発のＧＯＬＤ構造ＴＦＴ（ＬＤＤ構造ＴＦＴも含む）のゲート電極は、第１層ゲート電極であるＴａＮ膜と第２層ゲート電極であるＷ膜とから成り、第１層ゲート電極（ＴａＮ膜）のチャネル方向寸法が第２層ゲート電極（Ｗ膜）のチャネル方向寸法より大きく、第１層ゲート電極の第２層ゲート電極からの露出領域に該当する第１層ゲート電極の膜厚が端部に近づくにつれ徐々に薄膜化していることを特徴としており、図７−Ｃの金属積層パターンの形状と概略同一である為である。従って、ＧＯＬＤ構造ＴＦＴ（ＬＤＤ構造ＴＦＴも含む）のゲート電極を表２に示す１ステップ処理のドライエッチング条件で、１ステップ処理のドライエッチングによって形成することが可能と考えられ、この場合のドライエッチング工程を示す基板断面図を図１に示す。ここで、１ステップ処理のドライエッチングとは、一定のエッチング条件のままエッチング条件を変化させることなくエッチング処理を１回行うことを示し、ここでいうエッチング条件とは、チャンバ圧力、ＩＣＰ電力密度、バイアス電力密度、及びエッチングガスを構成する各ガスの流量比を示す。また、表２に示す１ステップ処理のドライエッチング条件は好ましい値であって、この値に限定されない。
【００４０】
図１−Ａの基板断面図は１ステップ処理のドライエッチング工程の前半を示しており、Ｗ膜から成る第２層ゲート電極１０５とＴａＮ膜から成る第１層ゲート電極１０６とがレジストパターン１０４をマスクに異方性エッチングされる様子を示したものである。この際、レジストパターン１０４はエッチングにより初期のレジストパターン端部から若干後退し、下地のシリコン酸化膜であるゲート絶縁膜１０３が露出し、初期のレジストパターン端部から外側の領域で薄膜化が進んでいる。尚、初期のレジストパターン端部から内側の領域に対応するゲート絶縁膜１０３は、レジストパターン１０４の端部がエッチングにより後退したことに伴い、テーパー形状に形成され、第１層ゲート電極１０６の端部から離れるにつれ薄膜化が生じている。また、図１−Ｂの基板断面図は当該ドライエッチング工程の後半を示しており、下地のゲート絶縁膜１０９であるシリコン酸化膜の膜減りが全体的に更に進行し、当該シリコン酸化膜からの放出酸素の影響で、第２層ゲート電極１０７であるＷ膜のサイドエッチングが進行している。この際、第２層ゲート電極１０７からの露出領域に該当する第１層ゲート電極１０８は、テーパー形状にエッチングされ、端部に近づくにつれ薄膜化が進行している。また、初期のレジストパターン端部から内側の領域に対応するゲート絶縁膜１０９は、ドライエッチング工程の前半工程と同様のテーパー形状を保持したまま、全体的に薄膜化が進んでいる。
【００４１】
尚、ゲート絶縁膜として、ここでは、シリコン酸化膜を用いているが、これは最も好ましいものであって、これに限定されない。前述したように、オーバーエッチング時に酸化シリコン膜が露出し、酸化シリコン膜から放出された酸素がＷ膜のサイドエッチングを引き起こしていると考えられるため、シリコン酸化膜以外でも、絶縁性を有する酸化膜であれば同様の効果が得られると考えられる。
【００４２】
また、上記の１ステップ処理のドライエッチング条件の知見に基づき、酸素添加量を増加させると、下地のシリコン酸化膜を露出させずに第２層ゲート電極であるＷ膜のサイドエッチングを促進できることが予想される。そこで、酸素添加量を２４sccmから３０sccmに増加させたドライエッチング条件で所定時間のドライエッチング処理を行った。図２−Ａの基板断面図は当該ドライエッチング処理後の基板断面を示しており、下地のＴａＮ膜２０６を残存した状態で第２層ゲート電極２０５ａであるＷ膜を等方的にエッチングすることができた。この際、レジストパターン２０４ａの端部が初期のレジストパターン端部からエッチングにより後退したことに伴い、下地のＴａＮ膜２０６は初期のレジストパターン端部から内側の領域でテーパー形状にエッチングが進み、第２層ゲート電極（Ｗ膜）２０５ａの端部から離れるにつれ薄膜化が進行し、初期のレジストパターン端部から外側の領域で一定の残膜厚となっている。次の図２−Ｂは、下地のＴａＮ膜２０６を異方性エッチングする為、エッチングガスであるＣｌ2のガス流量が６０sccmで、チャンバ圧力１．０Ｐａ，ＩＣＰ電力３５０Ｗ（ＩＣＰ電力密度：０．７１３Ｗ／ｃｍ2），バイアス電力２０Ｗ（バイアス電力密度：０．１２８Ｗ／ｃｍ2）のドライエッチング条件で所定時間のドライエッチング処理を行った後の基板断面図である。この際、ＴａＮ膜２０６の異方性エッチングで形成された第１層ゲート電極２０７は、テーパーエッチングと異方性エッチングの組合せにより、第２層ゲート電極（Ｗ膜）２０５ｂの端部から離れるにつれ徐々に薄膜化し、第１層ゲート電極２０７の端部で急激に切れている。また、下地のシリコン酸化膜から成るゲート絶縁膜２０８は、初期のレジストパターン端部から内側の領域でテーパー形状にエッチングが進み、第１層ゲート電極２０７の端部から離れるにつれ薄膜化が進行し、初期のレジストパターン端部から外側の領域で一定の残膜厚となっている。
【００４３】
上記の結果から、２ステップ処理のドライエッチング条件をＧＯＬＤ構造ＴＦＴ（ＬＤＤ構造ＴＦＴも含む）のゲート電極のドライエッチング工程に適用できることが考えられる。当該２ステップ処理のドライエッチング条件の詳細は、表３に記載する。
ここで、２ステップ処理のドライエッチングとは、１ステップ目の処理で、ある一定のエッチング条件（第１のエッチング条件）のままエッチング条件を変化させることなくドライエッチング処理を行い、２ステップ目の処理で、１ステップ目とは異なる一定のエッチング条件（第２のエッチング条件）のままエッチング条件を変化させることなくドライエッチングを行うことを示す。なお、表３に示す２ステップ処理のドライエッチング条件は好ましい値であって、本発明はこの値に限定されない。
【表３】
0004401641.tif 000006
【００４４】
以上の結果をまとめると、Ｗ膜（３７０ｎｍ厚）／ＴａＮ膜（３０ｎｍ厚）／シリコン酸化膜（２００ｎｍ厚）／ガラス基板から成る構造の基板を、１ステップ処理のドライエッチング条件（表２参照）又は２ステップ処理のドライエッチング条件（表３参照）でドライエッチング処理することにより、ＧＯＬＤ構造ＴＦＴ（ＬＤＤ構造ＴＦＴも含む）のゲート電極を加工することが可能である。従って、１ステップ処理のドライエッチング条件又は２ステップ処理のドライエッチング条件でドライエッチング処理することにより、ＧＯＬＤ構造ＴＦＴ（ＬＤＤ構造ＴＦＴも含む）のゲート電極の加工工程に於ける従来技術の問題点を解決できると考える。
【００４５】
〔半導体装置及びその作製方法〕
ＧＯＬＤ構造ＴＦＴ（ＬＤＤ構造ＴＦＴも含む）のゲート電極のドライエッチング工程に、１ステップ処理又は２ステップ処理から成るドライエッチング工程を適用する場合に於ける、半導体装置及びその作製方法に関する発明の構成について記載する。
【００４６】
（半導体装置に関する発明の構成）
半導体装置に関する本発明の構成は、透明絶縁性基板の一主面上に形成されたＧＯＬＤ構造ＴＦＴを含む複数のＴＦＴで回路構成される半導体装置であって、前記ＧＯＬＤ構造ＴＦＴは前記透明絶縁性基板に近い方から半導体層とゲート絶縁膜とゲート電極とが積層形成され、前記ゲート電極は第１層ゲート電極と前記第１層ゲート電極よりチャネル方向の寸法の短い第２層ゲート電極とから成り、前記第２層ゲート電極からの露出領域に該当する前記第１層ゲート電極は端部に近づくにつれ徐々に薄膜化したテーパー形状に形成され、前記第１層ゲート電極の前記第２層ゲート電極からの露出領域に対応する前記半導体層に一導電型の第１の不純物領域が形成され、前記第１層ゲート電極の外側に対応する前記半導体層に前記第１の不純物領域と同一導電型の第２の不純物領域が形成されている半導体装置に於いて、前記ゲート電極の形成には１ステップ処理又は２ステップ処理のドライエッチング工程が適用され、前記第２層ゲート電極は当該ドライエッチング工程の等方性エッチングにより形成され、前記第２層ゲート電極からの露出領域に該当する前記第１層ゲート電極は当該ドライエッチング工程のテーパーエッチングにより形成されることを特徴としている。
【００４７】
上記発明の構成に於いて、前記透明絶縁性基板は絶縁性を有する透明な基板であれば何でも良く、例えばガラス基板又は石英基板でも良い。また、前記半導体層はＴＦＴの活性層として機能する島状半導体層のことで、半導体特性を有する多結晶シリコン膜、又は触媒元素を利用して成膜される結晶質シリコン膜で形成されている。多結晶シリコン膜又は結晶質シリコン膜の膜厚範囲としては、２０〜２００ｎｍ、好ましくは３０〜７０ｎｍ程度が好適である。尚、本明細書に於いては、触媒元素を利用して結晶化される多結晶シリコン膜を通常の多結晶シリコン膜と区別する為に、結晶質シリコン膜と称している。此処で、多結晶とせずに結晶質と称している理由は、通常の多結晶シリコン膜と比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、通常の多結晶シリコン膜と区別する趣旨である。
【００４８】
また、上記発明の構成に於いて、前記ゲート絶縁膜はシリコン酸化膜又はシリコン酸窒化膜で形成され、前記ゲート電極の端部から一定の距離に於いては、前記ゲート電極の端部から離れるにつれ薄膜化したテーパー形状となっている。尚、前記ゲート絶縁膜の堆積時の膜厚としては、３０〜２００ｎｍ、好ましくは８０〜１３０ｎｍ程度が好適である。膜厚として８０〜１３０ｎｍ程度を好適とした理由は、上層のゲート電極（Ｗ膜／ＴａＮ膜の積層ゲート電極）からの応力によりＴＦＴの電気特性が影響を受けるのを回避するのに８０ｎｍ以上の膜厚が必要な為である。
【００４９】
また、上記発明の構成に於いて、前記ゲート電極は膜厚５〜５０ｎｍ、好ましくは２０〜４０ｎｍ程度のＴａＮ膜から成る前記第１層ゲート電極と、膜厚２００〜６００ｎｍ、好ましくは３００〜５００ｎｍ、より好ましくは３５０〜５００ｎｍ程度のＷ膜から成る前記第２層ゲート電極とで構成されている。そして、前記第２層ゲート電極からの露出領域に該当する前記第１層ゲート電極は、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。尚、ＴａＮ膜の膜厚範囲は、ドライエッチング時のテーパー形状領域に於ける膜厚の制御性、及びスルードープ法によりＴａＮ膜を通過させて不純物元素を注入する際の注入特性の兼ね合いで決定される。また、Ｗ膜の膜厚範囲は、不純物元素を注入する際のＷ膜のチャネリング現象防止、及びＷ膜の電気抵抗の兼ね合いで決定される。当該チャネリング現象とは、注入イオンの一部がＷ原子と衝突することなく下部の前記半導体層まで浸入する現象であり、チャネリング現象防止の為には少なくとも３４０ｎｍ以上の膜厚が必要なことが知られている。
【００５０】
また、上記発明の構成に於いて、前記第１の不純物領域はｎ型又はｐ型の導電型を有する低濃度不純物領域（ｎ−領域，ｐ−領域）のことで、チャネル水平方向の電界を緩和する電界緩和領域として機能している。また、前記第２の不純物領域は、前記第１の不純物領域と同一導電型の高濃度不純物領域（ｎ＋領域，ｐ＋領域）のことで、ソース領域又はドレイン領域として機能している。尚、前記第１の不純物領域は濃度勾配を有しており、前記第２層ゲート電極の端部から離れるにつれ不純物濃度が徐々に高くなっている。また、前記第２の不純物領域は、前記第１層ゲート電極の端部から一定の領域に於いて濃度勾配を有しており、前記第１層ゲート電極の端部から離れるにつれ不純物濃度が徐々に高くなっている。
【００５１】
上記の様に構成された発明によれば、ＧＯＬＤ構造ＴＦＴを含む複数のＴＦＴで回路構成される半導体装置のゲート電極を１ステップ処理又は２ステップ処理のドライエッチング工程で加工することができる為、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【００５２】
（半導体装置の作製方法に関する発明の構成）
半導体装置の作製方法に関する本発明の構成は、透明絶縁性基板の一主面上に半導体層を形成する第１の工程と、前記半導体層を被覆する様にゲート絶縁膜を堆積する第２の工程と、前記ゲート絶縁膜上に第１層ゲート電極膜を堆積する第３の工程と、前記第１層ゲート電極膜上に第２層ゲート電極膜を堆積する第４の工程と、ゲート電極形成用のレジストパターンを形成する第５の工程と、前記レジストパターンをマスクに前記第１層ゲート電極膜と前記第２層ゲート電極膜とから成る積層膜をドライエッチング処理し、第１層ゲート電極と前記第１層ゲート電極よりチャネル方向の寸法の短い第２層ゲート電極とから成るゲート電極を形成する第６の工程と、前記レジストパターンを除去する第７の工程と、一導電型の不純物元素を注入することにより、前記第１層ゲート電極の前記第２層ゲート電極からの露出領域に対応する前記半導体層に第１の不純物領域を形成し、同時に前記第１層ゲート電極の外側に対応する前記半導体層に第２の不純物領域を形成する第８の工程とを備えた半導体装置の作製方法に於いて、前記ゲート電極を１ステップ処理又は２ステップ処理のドライエッチング工程により形成し、前記第２層ゲート電極を当該ドライエッチング工程の等方性エッチングで形成し、前記第２層ゲート電極からの露出領域に該当する前記第１層ゲート電極を当該ドライエッチング工程のテーパーエッチングで形成することを特徴としている。
【００５３】
上記発明の構成に於いて、前記透明絶縁性基板は絶縁性を有する透明な基板であれば何でも良く、例えばガラス基板又は石英基板を使用しても良い。また、前記半導体層はＴＦＴの活性層として機能する島状半導体層のことで、半導体特性を有する膜厚２０〜２００ｎｍ、好ましくは３０〜７０ｎｍ程度の多結晶シリコン膜又は結晶質シリコン膜（触媒元素を利用して結晶化されるシリコン半導体膜のこと）で形成されている。また、前記ゲート絶縁膜としては、シリコン酸化膜又はシリコン酸窒化膜のどちらを適用しても良く、膜厚範囲は３０〜２００ｎｍ、好ましくは８０〜１３０ｎｍ程度の膜厚が好適である。また、前記第１層ゲート電極膜として膜厚５〜５０ｎｍ、好ましくは２０〜４０ｎｍ程度のＴａＮ膜を適用し、前記第２層ゲート電極膜として膜厚２００〜６００ｎｍ、好ましくは３００〜５００ｎｍ、より好ましくは３５０〜５００ｎｍ程度のＷ膜を適用している。
【００５４】
また、上記発明の構成に於いて、前記第１層ゲート電極膜と前記第２層ゲート電極膜とから成る金属積層膜を、前記レジストパターンをマスクに、１ステップ処理又は２ステップ処理のドライエッチング工程で処理し、前記ゲート電極を形成している。この際、前記第２層ゲート電極を等方性ドライエッチングで形成する為、前記第２層ゲート電極は前記第１層ゲート電極よりチャネル方向の寸法が短くなっている。また、前記第２層ゲート電極からの露出領域に該当する前記第１層ゲート電極は、テーパーエッチングにより端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。また、前記ドライエッチング工程には、プラズマ密度と被処理基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が適しており、例えばＩＣＰドライエッチング装置が好適である。
【００５５】
当該ＩＣＰドライエッチング装置の具体的ドライエッチング条件は、上記の表２〜３に記載したドライエッチング条件が基準であるが、表２〜３のドライエッチング条件は１辺１２．５ｃｍの角形基板に対応したものである。実際の大型の角形基板、例えば１辺１ｍ程度の大型基板の場合には、エッチングチャンバの内容積が大きくなるのに伴い、エッチングガスのガス流量も全く違った流量になることが考えられる。この為、ドライエッチング条件に汎用性を持たせるには、ガス流量でなくガス流量比で規定する必要がある。また、同じ型式のＩＣＰドライエッチング装置でも装置が異なると、ドライエッチング条件の各パラメーターが微妙に変化することも考えられる。更に、ドライエッチング工程のプロセス余裕度を考慮して、ドライエッチング条件を規定する必要もある。これらの点から、ドライエッチング条件の各パラメーターに数値範囲を導入する必要があり、各パラメーターに数値範囲を導入したドライエッチング条件を表４〜５に示す。此処で、表４は１ステップ処理に対応したドライエッチング条件で、表５は２ステップ処理に対応したドライエッチング条件である。表４、表５に示された数値範囲内の所定の値でエッチング処理を行えば良い。尚、表４〜５に於いては、被処理基板の基板サイズの影響を回避する目的で、パラメーターをガス流量比とＩＣＰ電力密度とバイアス電力密度とで規定している。
【表４】
0004401641.tif 000007
【表５】
0004401641.tif 000008
【００５６】
また、上記発明の構成に於いて、前記一導電型の不純物元素としては、Ｐ元素に代表されるｎ型不純物を注入しても良いし、Ｂ元素に代表されるｐ型不純物を注入しても良い。この様な不純物元素の注入により、前記第１層ゲート電極の前記第２層ゲート電極からの露出領域に対応する前記半導体層に前記第１の不純物領域がスルードープ法で形成され、前記第１層ゲート電極の外側に対応する前記半導体層に前記第２の不純物領域がスルードープ法で同時に形成される。この際、スルードープ法で不純物領域を同時に形成する為、前記第１の不純物領域と前記第２の不純物領域の不純物濃度は、不純物元素注入時の加速電圧とドーズ量、更には各不純物領域の上層膜の種類と膜厚に依存して決まることになる。例えば、前記第１の不純物領域に於いては、上層膜として前記ゲート絶縁膜とＴａＮ膜から成る前記第１層ゲート電極とが存在し、上層膜のイオン阻止能が大きい為、ｎ型又はｐ型の導電型を有する低濃度不純物領域（ｎ−領域，ｐ−領域）が形成される。この場合に於いて、上層膜の一部であるＴａＮ膜から成る前記第１層ゲート電極がテーパーエッチングによりテーパー形状に形成されている為、前記第１の不純物領域には、前記第２の不純物領域に近づくにつれ不純物濃度が徐々に高くなる濃度勾配が形成されている。一方、前記第２の不純物領域に於いては、上層膜として前記ゲート絶縁膜のみしか存在せず、上層膜のイオン阻止能がそれ程大きくはない為、ｎ型又はｐ型の導電型を有する高濃度不純物領域（ｎ＋領域，ｐ＋領域）が形成される。この場合に於いても、上層膜である前記ゲート絶縁膜の特定の領域にテーパー形状領域が存在する為、前記第２の不純物領域には、前記第１層ゲート電極の端部から一定の領域に於いて濃度勾配が形成されている。尚、前記第１の不純物領域はチャネル水平方向の電界を緩和する為の電界緩和領域としての機能を有し、前記第２の不純物領域はソース領域又はドレイン領域としての機能を有する様に形成されている。
【００５７】
上記の様に構成された発明によれば、ＧＯＬＤ構造ＴＦＴを含む複数のＴＦＴで回路構成される半導体装置のゲート電極を１ステップ処理又は２ステップ処理のドライエッチング工程で加工することができる為、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【００５８】
ところで、本発明の構成は、公知例として記載した特開平７−２０２２１０号公報の開示技術と類似しているが、以下の基本的な部分で発明の構成が異なっていることを付記しておく。特開平７−２０２２１０号公報の開示技術に於いては、第１層ゲート電極に比べチャネル方向寸法の短い第２層ゲート電極の形成工程にウェットエッチング又は陽極酸化とウェットエッチングの組合せの例が記載されている。この場合、第２層ゲート電極の形成工程に於いて、第２層ゲート電極からの露出領域に該当する第１層ゲート電極は、殆ど膜減りしないことから、矩形状の第１層ゲート電極の形成が予想されるし、作製工程を示す断面図に於いても、矩形状の第１層ゲート電極が図示されている。これに対し、本発明の構成に於いては、第２層ゲート電極からの露出領域に該当する第１層ゲート電極は、テーパーエッチングにより、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されるという特徴を有している。この為、スルードープ法で不純物元素を注入する際、電界緩和領域である第１の不純物領域に濃度勾配が形成される。当該濃度勾配は第１の不純物領域の電界緩和効果を助長し、ホットキャリア現象の防止に極めて有効であることから、本発明と公知例とでは発明特定事項が本質的に異なるものと考える。
【００５９】
【発明の実施の形態】
本発明の実施形態について、図８〜１２に基づき具体的に説明する。尚、図８〜９と図１１〜１２は本実施形態の作製工程を示す工程断面図で、図１０は半導体層での不純物濃度の分布を示す概念図である。
【００６０】
〔実施形態１〕
本実施形態では、透明絶縁性基板であるガラス基板上に、ＬＤＤ構造ＴＦＴとＧＯＬＤ構造ＴＦＴとを有する半導体表示装置の作製工程を図８〜１０に基づき記載する。尚、具体的な回路構成は、画素ＴＦＴを低オフ電流特性に優れたＬＤＤ構造で構成し、ｎチャネル型又はｐチャネル型駆動回路を高ホットキャリア耐性に優れたＧＯＬＤ構造で構成している。
【００６１】
先ず、１辺１２．５ｃｍの角形の透明絶縁性基板であるガラス基板６０１に、プラズマＣＶＤ法又は減圧ＣＶＤ法により、膜厚２０〜２００ｎｍ、好ましくは膜厚３０〜７０ｎｍの非晶質シリコン膜を堆積する。本実施形態では、膜厚５３ｎｍの非晶質シリコン膜を堆積している。その後、熱処理することにより膜厚５０ｎｍの多結晶シリコン膜を成膜する。この際、非晶質シリコン膜の熱処理法としては、ファーネス炉による６００℃−２４時間程度の熱処理、又はレーザーパワー２００mJ／cm2以上でのレーザー結晶化、又はファーネス炉による熱処理とレーザー結晶化との組合せ等が挙げられる。尚、本実施形態では多結晶シリコン膜を適用しているが、結晶化の助長作用を有する触媒元素を添加して熱結晶化される結晶質シリコン膜を適用しても良い。また、多結晶シリコン膜や結晶質シリコン膜の成膜後には、ＴＦＴのしきい値電圧を制御する為のチャネルドープ工程が行われる場合もある。当該チャネルドープ工程は、ｎチャネル型ＴＦＴをエンハンスメント型にする為、低ドーズ量のｐ型不純物（具体的にはＢ元素）を基板全面に注入する方法により行われる（図８−Ａ参照）。
【００６２】
次に、通常のフォトリソグラフィ処理とドライエッチング処理により、所定のパターン形状と所定の寸法を有する島状の半導体層６０２をパターン形成する。パターン形成の後、前記半導体層６０２を被覆する様に、ゲート絶縁膜６０３ａである膜厚３０〜２００ｎｍ、好ましくは膜厚８０〜１３０ｎｍのシリコン酸化膜又はシリコン酸窒化膜をプラズマＣＶＤ法又は減圧ＣＶＤ法により堆積する。本実施形態では、膜厚１００ｎｍのシリコン酸化膜から成るゲート絶縁膜６０３ａをプラズマＣＶＤ法で堆積している。尚、ゲート絶縁膜６０３ａの膜厚は、上層のゲート電極（Ｗ膜／ＴａＮ膜の積層ゲート電極）からの応力を回避する為、８０ｎｍ以上の膜厚が必要であることが知られており、この点を考慮して決定した（図８−Ａ参照）。
【００６３】
次に、膜厚５〜５０ｎｍ、好ましくは膜厚２０〜４０ｎｍのＴａＮ膜から成る第１層ゲート電極膜６０４ａをスパッタ法により堆積する。本実施形態では、膜厚３０ｎｍのＴａＮ膜から成る第１層ゲート電極膜６０４ａを堆積している。その後、膜厚２００〜６００ｎｍ、好ましくは膜厚３００〜５００ｎｍ、より好ましくは膜厚３５０〜５００ｎｍのＷ膜から成る第２層ゲート電極膜６０５ａをスパッタ法により堆積する。本実施形態では、膜厚３７０ｎｍのＷ膜から成る第２層ゲート電極膜６０５ａを堆積している。尚、ＴａＮ膜の膜厚は、ドライエッチング時のテーパー形状領域に於ける残膜厚の制御性、及びスルードープ法によりＴａＮ膜を通過させて不純物元素を注入する際の注入特性の両方を考慮して決定した。また、Ｗ膜の膜厚は、不純物元素を注入する際のＷ膜のチャネリング現象を防止する為、３４０ｎｍ以上の膜厚が必要なことが知られており、この点を考慮して決定した。この様にして２層構造の金属積層膜を堆積した後、通常のフォトリソグラフィ処理を行うことにより、ゲート電極形成用のレジストパターン６０６ａを形成する（図８−Ａ参照）。
【００６４】
次に、レジストパターン６０６ａをマスクに、膜厚３０ｎｍのＴａＮ膜から成る第１層ゲート電極膜６０４ａと膜厚３７０ｎｍのＷ膜から成る第２層ゲート電極膜６０５ａとから成る金属積層膜をドライエッチング処理する。この際、１ステップ処理又は２ステップ処理のドライエッチング工程を適用することにより、第１層ゲート電極６０４ｂと第２層ゲート電極６０５ｂとから成るゲート電極を形成する。当該ドライエッチング工程に於いて、第２層ゲート電極６０５ｂは等方性エッチングにより形成される為、第２層ゲート電極６０５ｂは第１層ゲート電極６０４ｂよりチャネル方向の寸法が短くなっている。また、第２層ゲート電極６０５ｂからの露出領域に該当する第１層ゲート電極６０４ｂは、当該ドライエッチング工程のテーパーエッチングにより形成される為、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。また、ゲート絶縁膜６０３ｂはドライエッチング時の膜減りにより、第１層ゲート電極６０４ｂの端部から一定の領域でテーパー形状にエッチングが進み、第１層ゲート電極６０４ｂから離れるにつれ薄膜化が進行し、当該一定の領域の外側で一定の残膜厚となっている。尚、現像後のレジストパターン６０６ａは、ドライエッチング時の膜減りによりレジストパターン６０６ｂの形状となっている（図８−Ｂ参照）。
【００６５】
ところで、上記のドライエッチング工程には、プラズマ密度と被処理基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が適しており、当社ではＩＣＰドライエッチング装置を採用している。当該ＩＣＰドライエッチング装置の具体的ドライエッチング条件は、１ステップ処理と２ステップ処理のドライエッチング工程で異なるが、１ステップ処理の場合には表２のドライエッチング条件、２ステップ処理の場合には表３のドライエッチング条件が適用される。即ち、１ステップ処理のドライエッチング工程の場合は、エッチングガスであるＳＦ6とＣｌ2とＯ2のガス流量が各々２４sccmと１２sccmと２４sccm（酸素添加量が４０％に該当）で、チャンバ圧力１．３Ｐａ，ＩＣＰ電力７００Ｗ（ＩＣＰ電力密度：１．４２７Ｗ／ｃｍ2），バイアス電力１０Ｗ（バイアス電力密度：０．０６４Ｗ／ｃｍ2）のエッチング条件で処理される。一方、２ステップ処理のドライエッチング工程の場合は、エッチングガスであるＳＦ6とＣｌ2とＯ2のガス流量が各々２４sccmと１２sccmと３０sccmで、チャンバ圧力１．３Ｐａ，ＩＣＰ電力７００Ｗ（ＩＣＰ電力密度：１．４２７Ｗ／ｃｍ2），バイアス電力１０Ｗ（バイアス電力密度：０．０６４Ｗ／ｃｍ2）のドライエッチング条件で第１ステップ目の処理が行われ、続けてエッチングガスであるＣｌ2のガス流量が６０sccmで、チャンバ圧力１．０Ｐａ，ＩＣＰ電力３５０Ｗ（ＩＣＰ電力密度：０．７１３Ｗ／ｃｍ2），バイアス電力２０Ｗ（バイアス電力密度：０．１２８Ｗ／ｃｍ2）のドライエッチング条件で第２ステップ目の処理が行われる（表２〜３参照）。
【００６６】
次に、アッシング処理及び有機溶剤洗浄により、ドライエッチングのマスクであるレジストパターン６０６ｂを除去する。その後、イオンドープ装置を使用して、第１層ゲート電極６０４ｂをマスクに第１のドーピング処理であるＰ元素から成る低ドーズ量のｎ型不純物を注入する。当該第１のドーピング処理により、第１層ゲート電極６０４ｂの外側の領域に対応する半導体層６０２にｎ型不純物の低濃度不純物領域（ｎ−−領域）６０７が形成される。この際、低濃度不純物領域（ｎ−−領域）６０７の形成に於いては、所謂スルードープ法により上層膜であるゲート絶縁膜６０３ｂを介して注入している。尚、ドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０12〜１．５×１０14ions／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧５０ｋＶ，ドーズ３×１０13ions／cm2のドーピング条件で注入している（図８−Ｃ参照）。
【００６７】
次に、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン６０８，６０９を形成する。当該レジストパターン６０８，６０９は、ＬＤＤ構造の画素ＴＦＴ７０１とＧＯＬＤ構造のｐチャネル型駆動回路７０３の作製領域に形成され、ＧＯＬＤ構造のｎチャネル型駆動回路７０２の作製領域には形成されない。この際、ＬＤＤ構造の画素ＴＦＴ７０１の作製領域に於いては、レジストパターン６０８の端部が半導体層６０２の内側で第１層ゲート電極６０４ｂから所定の距離だけ外側に位置する様に、即ち第１層ゲート電極６０４ｂの端部からＬｏｆｆ領域（詳細は後の工程で説明）の分だけ外側に位置する様に形成される。また、ＧＯＬＤ構造のｐチャネル型駆動回路７０３の作製領域に於いては、レジストパターン６０９の端部が、半導体層６０２の外側に位置する様に、即ち半導体層６０２を完全に被覆する様に形成される（図８−Ｄ参照）。
【００６８】
次に、イオンドープ装置を使用して、第２のドーピング処理であるＰ元素から成る高ドーズ量のｎ型不純物を注入する。この際、ＬＤＤ構造の画素ＴＦＴ７０１の作製領域に於いては、当該第２のドーピング処理により、レジストパターン６０８の外側に対応する半導体層６０２にｎ型不純物の高濃度不純物領域（ｎ+領域）６１０が形成される。当該半導体層６０２には、既にｎ型不純物の低濃度不純物領域（ｎ−−領域）６０７が形成されているが、高濃度不純物領域（ｎ+領域）６１０の形成に伴い、当該低濃度不純物領域（ｎ−−領域）６０７は、高濃度不純物領域（ｎ+領域）６１０と結果として形成される低濃度不純物領域（ｎ−−領域）６１１とに区分されることになる。この様にして形成される高濃度不純物領域（ｎ+領域）６１０はＬＤＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｎ−−領域）６１１はＬＤＤ構造のＬｏｆｆ領域（ゲート電極とオーバーラップしてない電界緩和領域のこと）である電界緩和領域としての機能を有することになる。一方、ＧＯＬＤ構造のｎチャネル型駆動回路７０２の作製領域に於いては、第１層ゲート電極６０４ｂの外側に対応する半導体層６０２には、既にｎ型不純物の低濃度不純物領域（ｎ−−領域）６０７が形成されているが、その上にｎ型不純物の高濃度不純物領域（ｎ+領域）６１２が形成され、同時に第１層ゲート電極６０４ｂの第２層ゲート電極６０５ｂからの露出領域に対応する半導体層６０２に、ｎ型不純物の低濃度不純物領域（ｎ−領域）６１３が形成される。この様にして形成される高濃度不純物領域（ｎ+領域）６１２はＧＯＬＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｎ−領域）６１３はＧＯＬＤ構造のＬｏｖ領域（ゲート電極とオーバーラップしている電界緩和領域のこと）である電界緩和領域としての機能を有することになる。尚、ドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０14〜１．５×１０16ions／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧６５ｋＶ，ドーズ量３×１０15ions／cm2のドーピング条件で注入している（図８−Ｄ参照）。
【００６９】
上記の高濃度不純物領域（ｎ+領域）６１０，６１２と低濃度不純物領域（ｎ−領域）６１３は、上層膜を介して注入する所謂スルードープ法で形成されている。スルードープ法とは上層膜を介して目的物質層に不純物を注入するドーピング法のことで、上層膜の膜質と膜厚に依存して目的物質層の不純物濃度を変化できる特徴がある。従って、同一のドーピング条件で不純物を注入するにも拘わらず、上層膜がイオン阻止能の小さいゲート絶縁膜６０３ｂで構成されている領域に高濃度不純物領域（ｎ+領域）６１０，６１２を形成し、上層膜がイオン阻止能の大きい第１層ゲート電極（ＴａＮ膜）６０４ｂとゲート絶縁膜６０３ｂとの積層膜で構成されている領域に低濃度不純物領域（ｎ−領域）６１３を同時に形成することが可能となっている。また、低濃度不純物領域（ｎ−領域）６１３の上層膜である第１層ゲート電極（ＴａＮ膜）６０４ｂとゲート絶縁膜６０３ｂとの積層膜に於いては、第１層ゲート電極（ＴａＮ膜）６０４ｂがテーパーエッチングによりテーパー形状に形成されている為、低濃度不純物領域（ｎ−領域）６１３に高濃度不純物領域（ｎ+領域）６１２に近づくにつれ不純物濃度が徐々に高くなる濃度勾配が形成されている。同様に、高濃度不純物領域（ｎ+領域）６１２の上層膜であるゲート絶縁膜６０３ｂに於いても、第１層ゲート電極６０４ｂの端部から一定の領域で徐々に膜厚が薄膜化するテーパー形状に形成されている為、不純物濃度の濃度勾配が形成されている（図８−Ｄ参照）。
【００７０】
この様な不純物濃度の濃度勾配の生成状況について、図１０に基づき更に詳細に説明する。図１０は図８−Ｄに示されているＧＯＬＤ構造ｎチャネル型駆動回路７０２の工程断面図（図中のＤ−２に該当）の部分拡大図（図１０−A）と、半導体層での不純物濃度の分布を示す概念図（図１０−B）である。図１０から判る様に、第１層ゲート電極（ＴａＮ膜）６０４ｂの第２層ゲート電極（Ｗ膜）６０５ｂからの露出領域に該当する領域は、テーパーエッチングにより端部に近づくにつれ薄膜化したテーパー角θ1のテーパー形状に形成されている。この為、スルードープ法によりｎ型不純物を注入する際、第１層ゲート電極６０４ｂの真下に該当するｎ型不純物の低濃度不純物領域（ｎ−領域）６１３に於いて、第１層ゲート電極６０４ｂの端部に近づくにつれ不純物濃度が徐々に高くなる濃度勾配が形成されている。また、ゲート絶縁膜６０３ｂのみで被覆されたｎ型不純物の高濃度不純物領域（ｎ+領域）６１２に於いても、第１層ゲート電極６０４ｂの端部から一定の領域で徐々に膜厚が薄膜化するテーパー角θ2のテーパー形状に形成されている為、当該領域で不純物濃度の濃度勾配が形成されている。この場合に於いて、第１層ゲート電極６０４ｂの端部から一定の領域でテーパー形状が形成される原因は、ドライエッチングのマスクであるレジストパターンの後退現象に起因していることが解っている。尚、この様な濃度勾配の存在は、濃度勾配の存在しない従来のＧＯＬＤ構造ＴＦＴと比較し、チャネル水平方向の電界緩和に非常に有効で、ホットキャリアの発生防止に極めて有利である。
【００７１】
次に、アッシング処理及び有機溶剤洗浄により、第２のドーピング処理のマスクであるレジストパターン６０８，６０９を除去する。その後、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン６１４を形成する。この際、当該レジストパターン６１４は、ＧＯＬＤ構造のｐチャネル型駆動回路７０３の作製領域を開口する様に形成される（図９−A参照）。
【００７２】
次に、イオンドープ装置を使用して、第３のドーピング処理であるＢ元素から成る高ドーズ量のｐ型不純物をスルードープ法で注入する。当該第３のドーピング処理により、ＧＯＬＤ構造のｐチャネル型駆動回路７０３の作製領域に於いては、第１層ゲート電極６０４ｂの外側に対応する半導体層６０２に、ｐ型不純物の高濃度不純物領域（ｐ+領域）６１５が形成される。また、第１層ゲート電極６０４ｂの第２層ゲート電極６０５ｂからの露出領域に対応する半導体層６０２に、ｐ型不純物の低濃度不純物領域（ｐ−領域）６１６が同時に形成される。この様にして形成される高濃度不純物領域（ｐ+領域）６１５はＧＯＬＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｐ−領域）６１６はＧＯＬＤ構造のＬｏｖ領域（ゲート電極とオーバーラップしている電界緩和領域のこと）である電界緩和領域としての機能を有することになる（図９−A参照）。
【００７３】
ところで、ｐ型不純物の高濃度不純物領域（ｐ+領域）６１５には、先にｎ型不純物の低濃度不純物領域（ｎ−−領域）６０７が形成されているが、ｎ型不純物の濃度以上のｐ型不純物が注入される為、全体としてｐ型の導電型を有する高濃度不純物領域（ｐ+領域）６１５が形成されている。尚、ｐ型不純物の高濃度不純物領域（ｐ+領域）６１５と低濃度不純物領域（ｐ−領域）６１６は、ｎ型不純物領域の場合と同様に、上層膜の膜質や膜厚の違いを利用してスルードープ法により同時に形成されている。また、この際のドーピング条件としては、イオン源にジボラン（Ｂ2Ｈ6）希釈率３〜２０％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用し、加速電圧６０〜１００ｋＶでドーズ量４×１０15〜１×１０17ions／cm2が考えられるが、本実施形態ではジボラン（Ｂ2Ｈ6）希釈率５％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2），加速電圧８０ｋＶ，ドーズ量２×１０16ions／cm2のドーピング条件で注入している（図９−A参照）。
【００７４】
最後に、アッシング処理及び有機溶剤洗浄により、第３のドーピング処理のマスクであるレジストパターン６１４を除去する（図９−B参照）。
【００７５】
以上の様にして、ＬＤＤ構造の画素ＴＦＴ７０１とＧＯＬＤ構造のｎチャネル型又はｐチャネル型駆動回路７０２，７０３とを有する半導体表示装置を作製することが可能である。当該半導体表示装置のゲート電極形成工程に於いては、ＩＣＰドライエッチング装置による１ステップ処理又は２ステップ処理のドライエッチング工程が適用されており、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【００７６】
〔実施形態２〕
本実施形態では、ＬＤＤ構造ＴＦＴとＧＯＬＤ構造ＴＦＴとを有する半導体表示装置について、実施形態１とは別の作製工程を図１１〜１２に基づき記載する。この場合の具体的な回路構成については、実施形態１と同様である。尚、図１１−Ａ，Ｂの作製工程が実施形態１（図８−Ａ，Ｂ）と基本的に同じである為、当該作製工程については簡略化して記載する。
【００７７】
先ず、１辺１２．５ｃｍの角形の透明絶縁性基板であるガラス基板８０１に、膜厚５０ｎｍの多結晶シリコン膜（触媒元素を利用して成膜される結晶質シリコン膜でも可）から成る島状の半導体層８０２を形成し、当該半導体層８０２を被覆する様に、膜厚１００ｎｍのシリコン酸化膜（シリコン酸窒化膜でも可）から成るゲート絶縁膜８０３ａを堆積する。その後、膜厚５〜５０ｎｍ、好ましくは膜厚２０〜４０ｎｍのＴａＮ膜から成る第１層ゲート電極膜８０４ａと膜厚２００〜６００ｎｍ、好ましくは膜厚３００〜５００ｎｍ、より好ましくは膜厚３５０〜５００ｎｍのＷ膜から成る第２層ゲート電極膜８０５ａとをスパッタ法により堆積する。本実施形態では、膜厚３０ｎｍのＴａＮ膜から成る第１層ゲート電極膜８０４ａと膜厚３７０ｎｍのＷ膜から成る第２層ゲート電極膜８０５ａとを堆積している。その後、通常のフォトリソグラフィ処理を行うことにより、ゲート電極形成用のレジストパターン８０６ａを形成する（図１１−Ａ参照）。
【００７８】
次に、レジストパターン８０６ａをマスクに、第１層ゲート電極膜８０４ａと第２層ゲート電極膜８０５ａとから成る金属積層膜を１ステップ処理又は２ステップ処理のドライエッチング工程でドライエッチング処理する。当該ドライエッチング工程に於いて、第２層ゲート電極８０５ｂは等方性エッチングにより形成される為、第２層ゲート電極８０５ｂは第１層ゲート電極８０４ｂよりチャネル方向の寸法が短くなっている。また、第２層ゲート電極８０５ｂからの露出領域に該当する第１層ゲート電極８０４ｂは、当該ドライエッチング工程のテーパーエッチングにより形成される為、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。また、ゲート絶縁膜８０３ｂはドライエッチング時の膜減りにより、第１層ゲート電極８０４ｂの端部から一定の領域でテーパー形状にエッチングが進み、第１層ゲート電極８０４ｂから離れるにつれ薄膜化が進行し、当該一定の領域の外側で一定の残膜厚となっている。尚、当該一定の領域でテーパー形状が形成される原因は、ドライエッチング時のレジストパターンの後退現象（レジストパターン８０６ａからレジストパターン８０６ｂへの後退）に起因しているものと考えられる（図１１−Ｂ参照）。
【００７９】
ところで、上記のドライエッチング工程には、プラズマ密度と被処理基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が適しており、当社ではＩＣＰドライエッチング装置を採用している。当該ＩＣＰドライエッチング装置の具体的ドライエッチング条件は、１ステップ処理と２ステップ処理のドライエッチング工程で異なるが、１ステップ処理の場合には表２のドライエッチング条件、２ステップ処理の場合には表３のドライエッチング条件が適用される。即ち、１ステップ処理のドライエッチング工程の場合は、エッチングガスであるＳＦ6とＣｌ2とＯ2のガス流量が各々２４sccmと１２sccmと２４sccm（酸素添加量が４０％に該当）で、チャンバ圧力１．３Ｐａ，ＩＣＰ電力７００Ｗ（ＩＣＰ電力密度：１．４２７Ｗ／ｃｍ2），バイアス電力１０Ｗ（バイアス電力密度：０．０６４Ｗ／ｃｍ2）のエッチング条件で処理される。一方、２ステップ処理のドライエッチング工程の場合は、エッチングガスであるＳＦ6とＣｌ2とＯ2のガス流量が各々２４sccmと１２sccmと３０sccmで、チャンバ圧力１．３Ｐａ，ＩＣＰ電力７００Ｗ（ＩＣＰ電力密度：１．４２７Ｗ／ｃｍ2），バイアス電力１０Ｗ（バイアス電力密度：０．０６４Ｗ／ｃｍ2）のドライエッチング条件で第１ステップ目の処理が行われ、続けてエッチングガスであるＣｌ2のガス流量が６０sccmで、チャンバ圧力１．０Ｐａ，ＩＣＰ電力３５０Ｗ（ＩＣＰ電力密度：０．７１３Ｗ／ｃｍ2），バイアス電力２０Ｗ（バイアス電力密度：０．１２８Ｗ／ｃｍ2）のドライエッチング条件で第２ステップ目の処理が行われる（表２〜３参照）。
【００８０】
次に、イオンドープ装置を使用して、第１のドーピング処理であるＰ元素から成る高ドーズ量のｎ型不純物を注入する。当該第１のドーピング処理により、レジストパターン８０６ｂの外側、即ち第１層ゲート電極８０４ｂの外側に対応する半導体層８０２に、ｎ型不純物の高濃度不純物領域（ｎ+領域）８０７がスルードープ法で形成される。この際のドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧６０〜１００ｋＶでドーズ量２×１０14〜５×１０15ions／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧８０ｋＶ，ドーズ量１×１０15ions／cm2のドーピング条件で注入している（図１１−Ｃ参照）。
【００８１】
次に、アッシング処理及び有機溶剤洗浄により、ドライエッチング処理と第１のドーピング処理のマスクとなったレジストパターン８０６ｂを除去する。その後、イオンドープ装置を使用して、第２層ゲート電極８０５ｂをマスクに第２のドーピング処理であるＰ元素から成る低ドーズ量のｎ型不純物を注入する。当該第２のドーピング処理により、第１層ゲート電極８０４ｂの第２層ゲート電極８０５ｂからの露出領域に対応する半導体層８０２に、ｎ型不純物の低濃度不純物領域（ｎ−領域）８０９がスルードープ法で形成される。また、第１層ゲート電極８０４ｂの外側に対応する半導体層８０２には、既にｎ型不純物の高濃度不純物領域（ｎ+領域）８０７が形成されているが、当該領域に低ドーズ量のｎ型不純物が注入されることにより、ｎ型不純物の濃度が更に増加した高濃度不純物領域（ｎ+領域）８０８が形成される。尚、ドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧６０〜１００ｋＶでドーズ量３×１０13〜７．５×１０14ions／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧９０ｋＶ，ドーズ量１．５×１０14ions／cm2のドーピング条件で注入している（図１１−Ｄ参照）。
【００８２】
此処までの工程で、ＧＯＬＤ構造のｎチャネル型駆動回路９０２の作製領域に於いては、ソース領域又はドレイン領域としての機能を有するｎ型不純物の高濃度不純物領域（ｎ+領域）８０８と、Ｌｏｖ領域（ゲート電極とオーバーラップしている電界緩和領域のこと）である電界緩和領域としての機能を有するｎ型不純物の低濃度不純物領域（ｎ−領域）８０９の形成が終了したことになる。
【００８３】
次に、通常のフォトリソグラフィ処理により、ドライエッチング処理のマスクとなるレジストパターン８１０を形成する。この際、当該レジストパターン８１０は、ＬＤＤ構造の画素ＴＦＴ９０１の作製領域を開口する様に形成される。その後、当該開口領域に於いて、Ｗ膜から成る第２層ゲート電極８０５ｂをマスクに、ＴａＮ膜から成る第１層ゲート電極８０４ｂをドライエッチング処理により除去する。当該ドライエッチング処理には、ＩＣＰドライエッチング装置が適用され、Ｗ膜の膜減りの少ないドライエッチング条件が適用される。具体的なドライエッチング条件としては、表３に記載したドライエッチング条件の第２ステップ目と同一の条件で処理することが可能である。即ち、エッチングガスであるＣｌ2のガス流量が６０sccmで、チャンバ圧力１．０Ｐａ，ＩＣＰ電力３５０Ｗ（ＩＣＰ電力密度：０．７１３Ｗ／ｃｍ2），バイアス電力２０Ｗ（バイアス電力密度：０．１２８Ｗ／ｃｍ2）のドライエッチング条件で、所定時間のドライエッチング処理が行われる（図１２−A，表３参照）。
【００８４】
此処までの工程で、ＬＤＤ構造の画素ＴＦＴ９０１の形成領域に於いては、ソース領域又はドレイン領域としての機能を有するｎ型不純物の高濃度不純物領域（ｎ+領域）８０８と、Ｌｏｆｆ領域（ゲート電極とオーバーラップしてない電界緩和領域のこと）である電界緩和領域としての機能を有するｎ型不純物の低濃度不純物領域（ｎ−領域）８０９の形成が終了したことになる。
【００８５】
次に、アッシング処理及び有機溶剤洗浄により、ドライエッチング処理のマスクとなったレジストパターン８１０を除去する。その後、通常のＲＩＥ式ドライエッチング装置で所定時間のドライエッチング処理をすることにより、シリコン酸化膜から成るゲート絶縁膜８０３ｂの露出領域を全体的にエッチバック（エッチングによる薄膜化のこと）する。当該エッチバック処理により、ＬＤＤ構造の画素ＴＦＴ９０１の形成領域ではゲート絶縁膜８１２の形状にエッチバックされ、ＧＯＬＤ構造のｎチャネル型駆動回路９０２又はｐチャネル型駆動回路９０３の作製領域ではゲート絶縁膜８１３の形状にエッチバックされている。尚、当該エッチバック処理は、後のｐ型不純物のドーピング処理工程で高ドーズ量のＢ元素を注入する際の注入効率を向上させる為のものである。具体的なドライエッチング条件としては、エッチングガスであるＣＨＦ3のガス流量が３５sccmで、チャンバ圧力７．３Ｐａ，ＲＦ電力８００Ｗ（ＲＦ電力密度：１．２８Ｗ／ｃｍ2）のドライエッチング条件で所定時間のドライエッチング処理が行われる。また、当該エッチバック処理に於いては、終点検出方式でなく時間エッチング方式で処理される為、エッチング速度のモニター管理が必要である。尚、当該エッチバック処理で使用するドライエッチング装置に於いては、被処理基板（１辺１２．５ｃｍの角形基板）４枚のバッチ処理である為、ＲＦ電力密度はＲＦ電力（８００Ｗ）を被処理基板４枚の面積（４×１２．５×１２．５ｃｍ2）で割って算出される（図１２−B参照）。
【００８６】
次に、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクとなるレジストパターン８１４を形成する。この際、当該レジストパターン８１４は、ＧＯＬＤ構造のｐチャネル型駆動回路９０３の作製領域を開口する様に形成される。その後、イオンドープ装置を使用して、第３のドーピング処理によりＢ元素から成るｐ型不純物をスルードープ法で注入する。当該第３のドーピング処理に於いては、２回に分けてドーピング処理が行われる。この際、低加速で且つ高ドーズ量のドーピング処理と、高加速で且つ低ドーズ量のドーピング処理が行われる。２回に分けてドーピング処理を行う理由は、先のゲート絶縁膜８０３ｂのエッチバック処理により、高濃度不純物領域の形成領域と低濃度不純物領域の形成領域との間で上層膜のイオン阻止能の違いが更に大きくなり、１回のドーピング処理で高濃度不純物領域（ｐ+領域）と低濃度不純物領域（ｐ−領域）とを同時に形成することが困難な為である。この様な低加速で且つ高ドーズ量のドーピング処理により、ｐチャネル型駆動回路９０３の作製領域では、第１層ゲート電極８０４ｂの外側に対応する半導体層８０２に、ｐ型不純物の高濃度不純物領域（ｐ+領域）８１５が形成される。また、高加速で且つ低ドーズ量のドーピング処理により、第１層ゲート電極８０４ｂの第２層ゲート電極８０５ｂからの露出領域に対応する半導体層８０２に、ｐ型不純物の低濃度不純物領域（ｐ−領域）８１６が形成される。尚、当該高濃度不純物領域（ｐ+領域）８１５はＧＯＬＤ構造のソース領域又はドレイン領域としての機能を有し、当該低濃度不純物領域（ｐ−領域）８１６はＧＯＬＤ構造のＬｏｖ領域（ゲート電極とオーバーラップしている電界緩和領域のこと）である電界緩和領域としての機能を有する様に形成される（図１２−C参照）。
【００８７】
ところで、ｐ型不純物の高濃度不純物領域（ｐ+領域）８１５と低濃度不純物領域（ｐ−領域）８１６には、既にｎ型不純物の高濃度不純物領域（ｎ+領域）８０８と低濃度不純物領域（ｎ−領域）８０９が各々形成されているが、各不純物領域でｎ型不純物濃度の２倍以上のｐ型不純物が注入される為、全体としてｐ型の導電型を有する高濃度不純物領域（ｐ+領域）８１５と低濃度不純物領域（ｐ−領域）８１６とが形成されている。尚、低加速で且つ高ドーズ量のドーピング条件としては、イオン源にジボラン（Ｂ2Ｈ6）希釈率３〜２０％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用し、加速電圧２０〜５０ｋＶでドーズ量４×１０14〜１×１０16ions／cm2が考えられるが、本実施形態ではジボラン（Ｂ2Ｈ6）希釈率５％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2），加速電圧３０ｋＶ，ドーズ量２×１０15ions／cm2のドーピング条件で注入している。また、高加速で且つ低ドーズ量のドーピング条件としては、イオン源は同じで、加速電圧６０〜１００ｋＶでドーズ量１．８×１０14〜４．５×１０15ions／cm2が考えられ、本実施形態ではジボラン（Ｂ2Ｈ6）希釈率５％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2），加速電圧８０ｋＶ，ドーズ量９×１０14ions／cm2のドーピング条件で注入している（図１２−C参照）。
【００８８】
最後に、アッシング処理及び有機溶剤洗浄により、第３のドーピング処理のマスクであるレジストパターン８１４を除去する（図１２−D参照）。
【００８９】
以上の様にして、ＬＤＤ構造の画素ＴＦＴ９０１とＧＯＬＤ構造のｎチャネル型又はｐチャネル型駆動回路９０２，９０３とを有する半導体表示装置を作製することが可能である。当該半導体表示装置のゲート電極形成工程に於いては、ＩＣＰドライエッチング装置による１ステップ処理又は２ステップ処理のドライエッチング工程が適用されており、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【００９０】
【実施例】
〔実施例１〕
本実施例に於いては、本発明を利用したアクティブマトリクス型液晶表示装置の作製方法を図１３〜１８に基づき具体的に説明する。尚、本実施例では、基本的に実施形態１と同一の作製方法を採用しているが、ＴＦＴの活性層である半導体層に通常の多結晶シリコン膜でなく、触媒元素を利用して結晶化される結晶質シリコン膜を適用している点を付記しておく。
【００９１】
先ず、ガラス基板１００１上にプラズマＣＶＤ法により、各々組成比の異なる第１層目のシリコン酸窒化膜１００２ａを５０ｎｍと第２層目のシリコン酸窒化膜１００２ｂを１００ｎｍの膜厚で堆積し、下地膜１００２を成膜する。尚、此処で用いるガラス基板１００１としては、石英ガラス又はバリウムホウケイ酸ガラス又はアルミノホウケイ酸ガラス等が有る。次に、前記下地膜１００２（１００２ａと１００２ｂ）上に、プラズマＣＶＤ法又は減圧ＣＶＤ法により、膜厚２０〜２００ｎｍ、好ましくは膜厚３０〜７０ｎｍの非晶質シリコン膜１００３ａを堆積する。本実施例では、膜厚５３ｎｍの非晶質シリコン膜１００３ａをプラズマＣＶＤ法で堆積している。この際、非晶質シリコン膜１００３ａの表面は、処理雰囲気中に混入した空気中の酸素の影響により極薄の自然酸化膜（図示せず）が成膜されている。尚、本実施例ではプラズマＣＶＤ法で非晶質シリコン膜１００３ａを堆積しているが、減圧ＣＶＤ法で堆積しても構わない（図１３−Ａ参照）。
【００９２】
ところで、非晶質シリコン膜１００３ａの堆積に際しては、空気中に存在する炭素、酸素及び窒素が混入する可能性がある。これらの不純物ガスの混入は、最終的に得られるＴＦＴの特性劣化を引き起こすことが経験的に知られており、前記不純物ガスの混入は結晶化の阻害要因として作用することが考えられる。従って、前記不純物ガスの混入は徹底的に排除すべきであり、具体的には炭素及び窒素の場合は共に５Ｅ１７atoms／cm3以下に、酸素の場合は１Ｅ１８atoms／cm3以下に制御することが好ましい（図１３−Ａ参照）。
【００９３】
次に、当該基板を希フッ酸で所定時間洗浄することにより、非晶質シリコン膜１００３ａの表面に成膜されている自然酸化膜（図示せず）を除去する。その後、所定時間のオゾン水処理を行うことにより、非晶質シリコン膜１００３ａの表面をライト酸化する。当該ライト酸化処理により非晶質シリコン膜１００３ａの表面に清浄な極薄のシリコン酸化膜（図示せず）を成膜する。また、極薄のシリコン酸化膜（図示せず）は、過酸化水素水による処理で成膜しても構わない。尚、極薄のシリコン酸化膜（図示せず）は、後に触媒元素を含む溶液（以下、触媒元素溶液と略記）であるＮｉ元素水溶液をスピン添加法で添加する際、Ｎｉ元素を均一に付着させる為、非晶質シリコン膜１００３ａに対する濡れ性を改善する目的で成膜される（図１３−Ａ参照）。
【００９４】
次に、非晶質シリコン膜１００３ａ（厳密には、極薄のシリコン酸化膜）の全面に、スピン添加法により結晶化の助長作用を有するＮｉ元素水溶液から成る触媒元素溶液を添加する。本実施例では、Ｎｉ化合物であるニッケル酢酸塩を純水に溶解し、重量換算で１０ppmの濃度に調整したものをＮｉ元素水溶液として使用しており、非晶質シリコン膜１００３ａ（厳密には極薄のシリコン酸化膜）の全面にＮｉ含有層（図示せず）を均一に付着させる（図１３−Ａ参照）。
【００９５】
次に、非晶質シリコン膜１００３ａ中の含有水素量を５atom％以下に制御する為、非晶質シリコン膜１００３ａ中の含有水素の脱水素化処理を行う。当該脱水素化処理は、ファーネス炉を使用して窒素雰囲気中での４５０℃−１時間の熱処理により行われる。その後、ファーネス炉内で５５０℃−４時間の熱処理を行うことにより、非晶質シリコン膜１００３ａの結晶化を促進し、膜厚５０ｎｍの結晶質シリコン膜１００３ｂを成膜する。引き続き、得られた結晶質シリコン膜１００３ｂの結晶性を更に向上させる為、パルス発振型のＫｒＦエキシマレーザー（波長２４８ｎｍ）照射による結晶化を行う。尚、本明細書に於いては、触媒元素であるＮｉ元素を利用して結晶化される多結晶シリコン膜を通常の多結晶シリコン膜と区別する為に、結晶質シリコン膜と称している。此処で、多結晶とせずに結晶質と称している理由は、通常の多結晶シリコン膜と比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、多結晶シリコン膜と区別する趣旨である（図１３−Ａ参照）。
【００９６】
次に、希フッ酸洗浄とオゾン水洗浄による所定時間のチャネルドープ前洗浄を行い、結晶質シリコン膜１００３ｂの表面に極薄のシリコン酸化膜（図示せず）を成膜する。当該極薄のシリコン酸化膜（図示せず）は、チャネルドープ処理の際に水素イオン（イオン源であるジボラン（B2H6）と水素との混合ガスから発生）で結晶質シリコン膜１００３ｂがエッチングされるのを防止する為のものである。その後、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのしきい値電圧を制御する為、イオンドープ装置を使用して第１のドーピング処理であるチャネルドープ処理を行う。チャネルドープ処理は、低ドーズ量のｐ型不純物（具体的にはＢ元素）を基板全面に注入することで行われる。この際のドーピング条件としては、イオン源にジボラン（Ｂ2Ｈ6）希釈率０．０１〜１％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用し、加速電圧５〜３０ｋＶでドーズ量８×１０13〜２×１０15ions／cm2が考えられ、本実施例では結晶質シリコン膜１００３ｂ中のＢ濃度を１×１０17atoms／cm3程度とする為、ジボラン（Ｂ2Ｈ6）希釈率０．１％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2），加速電圧１５ｋＶ，ドーズ量４×１０14ions／cm2のドーピング条件でＢ元素を注入している（図１３−Ｂ参照）。
【００９７】
次に、通常のフォトリソグラフィ処理とドライエッチング処理により結晶質シリコン膜１００３ｂをパターン形成し、所定のパターン形状と寸法とを有する島状の半導体層１００４〜１００８を形成する。尚、当該半導体層１００４〜１００８は、後の工程でＴＦＴのソース領域又はドレイン領域とチャネル領域とを形成する為のものである。
（図１３−Ｂ参照）。
【００９８】
次に、前記半導体層１００４〜１００８を被覆する様に、ゲート絶縁膜１００９である膜厚３０〜２００ｎｍ、好ましくは膜厚８０〜１３０ｎｍのシリコン酸化膜又はシリコン酸窒化膜をプラズマＣＶＤ法又は減圧ＣＶＤ法により堆積する。本実施例では、膜厚１００ｎｍのシリコン酸化膜から成るゲート絶縁膜１００９をプラズマＣＶＤ法で堆積している。尚、ゲート絶縁膜１００９の膜厚は、上層のゲート電極（Ｗ膜／ＴａＮ膜の積層ゲート電極）からの応力を回避する為、８０ｎｍ以上の膜厚が必要であることが知られており、この点を考慮して決定した（図１４−Ａ参照）。
【００９９】
次に、ゲート電極用の金属積層膜を堆積する為、第１層ゲート電極膜１０１０と第２層ゲート電極膜１０１１とをスパッタ法により連続的に堆積する。第１層ゲート電極膜１０１０としては膜厚５〜５０ｎｍ、好ましくは膜厚２０〜４０ｎｍのＴａＮ膜が考えられるが、本実施例では膜厚３０ｎｍのＴａＮ膜を堆積している。また、第２層ゲート電極膜１０１１としては膜厚２００〜６００ｎｍ、好ましくは膜厚３００〜５００ｎｍ、より好ましくは膜厚３５０〜５００ｎｍのＷ膜が考えられるが、本実施例では膜厚３７０ｎｍのＷ膜を堆積している。尚、ＴａＮ膜の膜厚は、ドライエッチング時のテーパー形状領域に於ける残膜厚の制御性、及びスルードープ法によりＴａＮ膜を通過させて不純物元素を注入する際の注入特性の両方を考慮して決定した。また、Ｗ膜の膜厚は、不純物元素を注入する際のＷ膜のチャネリング現象を防止する為、３４０ｎｍ以上の膜厚が必要なことが知られており、この点を考慮して決定した（図１４−Ａ参照）。
【０１００】
次に、通常のフォトリソグラフィ処理を行うことにより、上記の金属積層膜上に所定寸法のレジストパターン１０１２ａ〜１０１７ａを形成する。尚、レジストパターン１０１２ａ〜１０１７ａは、ゲート電極と保持容量用電極とソース配線等を形成する為のものである（図１４−Ｂ参照）。
【０１０１】
次に、レジストパターン１０１２ａ〜１０１７ａをマスクに、膜厚３０ｎｍのＴａＮ膜から成る第１層ゲート電極膜１０１０と膜厚３７０ｎｍのＷ膜から成る第２層ゲート電極膜１０１１とから成る金属積層膜をドライエッチング処理する。この際、当該ドライエッチング処理には、１ステップ処理又は２ステップ処理のドライエッチング工程が適用される。そして、第１層ゲート電極１０１２ｄ〜１０１５ｄと第２層ゲート電極１０１２ｃ〜１０１５ｃとから成る所定寸法のゲート電極を形成し、同時に第１層保持容量電極１０１６ｄと第２層保持容量電極１０１６ｃとから成る所定寸法の保持容量電極、及び第１層ソース配線用電極１０１７ｄと第２層ソース配線用電極１０１７ｃとから成る所定寸法のソース配線用電極を形成する。当該ドライエッチング工程に於いて、第２層電極１０１２ｃ〜１０１７ｃ（第２層ゲート電極１０１２ｃ〜１０１５ｃと第２層保持容量電極１０１６ｃと第２層ソース配線用電極１０１７ｃとから成る電極の総称）は等方性エッチングにより形成される為、第２層電極１０１２ｃ〜１０１７ｃは第１層電極１０１２ｄ〜１０１７ｄ（第１層ゲート電極１０１２ｄ〜１０１５ｄと第１層保持容量電極１０１６ｄと第１層ソース配線用電極１０１７ｄとから成る電極の総称）よりチャネル方向の寸法が短くなっている。また、第２層電極１０１２ｃ〜１０１７ｃからの露出領域に該当する第１層電極１０１２ｄ〜１０１７ｄは、当該ドライエッチング工程のテーパーエッチングにより形成される為、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。また、ゲート絶縁膜１０１８はドライエッチング時の膜減りにより、第１層電極１０１２ｄ〜１０１７ｄの端部から一定の領域でテーパー形状にエッチングが進み、第１層電極１０１２ｄ〜１０１７ｄから離れるにつれ薄膜化が進行し、当該一定の領域の外側で一定の残膜厚となっている。尚、現像後のレジストパターン１０１２ａ〜１０１７ａは、ドライエッチング時の膜減りによりレジストパターン１０１２ｂ〜１０１７ｂの形状となっている（図１５−Ａ参照）。
【０１０２】
ところで、上記のドライエッチング工程には、プラズマ密度と被処理基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が適しており、当社ではＩＣＰドライエッチング装置を採用している。当該ＩＣＰドライエッチング装置の具体的ドライエッチング条件は、１ステップ処理と２ステップ処理のドライエッチング工程で異なるが、１ステップ処理の場合には表２のドライエッチング条件、２ステップ処理の場合には表３のドライエッチング条件が適用される。即ち、１ステップ処理のドライエッチング工程の場合は、エッチングガスであるＳＦ6とＣｌ2とＯ2のガス流量が各々２４sccmと１２sccmと２４sccm（酸素添加量が４０％に該当）で、チャンバ圧力１．３Ｐａ，ＩＣＰ電力７００Ｗ（ＩＣＰ電力密度：１．４２７Ｗ／ｃｍ2），バイアス電力１０Ｗ（バイアス電力密度：０．０６４Ｗ／ｃｍ2）のエッチング条件で処理される。一方、２ステップ処理のドライエッチング工程の場合は、エッチングガスであるＳＦ6とＣｌ2とＯ2のガス流量が各々２４sccmと１２sccmと３０sccmで、チャンバ圧力１．３Ｐａ，ＩＣＰ電力７００Ｗ（ＩＣＰ電力密度：１．４２７Ｗ／ｃｍ2），バイアス電力１０Ｗ（バイアス電力密度：０．０６４Ｗ／ｃｍ2）のドライエッチング条件で第１ステップ目の処理が行われ、続けてエッチングガスであるＣｌ2のガス流量が６０sccmで、チャンバ圧力１．０Ｐａ，ＩＣＰ電力３５０Ｗ（ＩＣＰ電力密度：０．７１３Ｗ／ｃｍ2），バイアス電力２０Ｗ（バイアス電力密度：０．１２８Ｗ／ｃｍ2）のドライエッチング条件で第２ステップ目の処理が行われる（表２〜３参照）。
【０１０３】
次に、アッシング処理及び有機溶剤洗浄により、ドライエッチングのマスクであるレジストパターン１０１２ｂ〜１０１７ｂを除去する。その後、イオンドープ装置を使用して、第１層電極１０１２ｄ〜１０１６ｄをマスクに第２のドーピング処理であるＰ元素から成る低ドーズ量のｎ型不純物を注入する。当該第２のドーピング処理により、第１層電極１０１２ｄ〜１０１６ｄの外側の領域に対応する半導体層１００４〜１００８にｎ型不純物の低濃度不純物領域（ｎ−−領域）１０１９〜１０２３が形成される。この際、低濃度不純物領域（ｎ−−領域）１０１９〜１０２３の形成に於いては、所謂スルードープ法により上層膜であるゲート絶縁膜１０１８を介して注入している。尚、ドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０12〜１．５×１０14ions／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧５０ｋＶ，ドーズ３×１０13ions／cm2のドーピング条件で注入している（図１５−Ｂ参照）。
【０１０４】
次に、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン１０２４〜１０２５を形成する。当該レジストパターン１０２４〜１０２５は、ＧＯＬＤ構造の駆動回路１１０６であるｐチャネル型ＴＦＴ１１０２とＬＤＤ構造の画素ＴＦＴ１１０４の作製領域に形成され、ＧＯＬＤ構造の駆動回路１１０６であるｎチャネル型ＴＦＴ１１０１，１１０３並びに保持容量１１０５の作製領域には形成されない。この際、ＧＯＬＤ構造のｐチャネル型ＴＦＴ１１０２の作製領域に於いては、レジストパターン１０２４の端部が、半導体層１００５の外側に位置する様に、即ち半導体層１００５を完全に被覆する様に形成される。また、ＬＤＤ構造の画素ＴＦＴ１１０４の作製領域に於いては、レジストパターン１０２５の端部が半導体層１００７の内側で第１層ゲート電極１０１５ｄから所定の距離だけ外側に位置する様に、即ち第１層ゲート電極１０１５ｄの端部からＬｏｆｆ領域（詳細は後の工程で説明）の分だけ外側に位置する様に形成される（図１６−Ａ参照）。
【０１０５】
次に、イオンドープ装置を使用して、第３のドーピング処理であるＰ元素から成る高ドーズ量のｎ型不純物を注入する。この際、ＧＯＬＤ構造の駆動回路１１０６であるｎチャネル型ＴＦＴ１１０１，１１０３の作製領域に於いては、第１層ゲート電極１０１２ｄ，１０１４ｄの外側に対応する半導体層１００４，１００６には、既にｎ型不純物の低濃度不純物領域（ｎ−−領域）１０１９，１０２１が形成されているが、その上からｎ型不純物の高濃度不純物領域（ｎ+領域）１０２６，１０２８が形成され、同時に第１層ゲート電極１０１２ｄ，１０１４ｄの第２層ゲート電極１０１２ｃ，１０１４ｃからの露出領域に対応する半導体層１００４，１００６に、ｎ型不純物の低濃度不純物領域（ｎ−領域）１０２７，１０２９が形成される。この様にして形成される高濃度不純物領域（ｎ+領域）１０２６，１０２８はＧＯＬＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｎ−領域）１０２７，１０２９はＧＯＬＤ構造のＬｏｖ領域（ゲート電極とオーバーラップしている電界緩和領域のこと）である電界緩和領域としての機能を有することになる。また、保持容量１１０５の作製領域に於いても、同様にｎ型不純物の高濃度不純物領域（ｎ+領域）１０３２と低濃度不純物領域（ｎ−領域）１０３３が形成される。此処で形成されたｎ型不純物の高濃度不純物領域（ｎ+領域）１０３２と低濃度不純物領域（ｎ−領域）１０３３は、当該領域がＴＦＴでなく保持容量５０５の作製領域である為、容量形成用電極の片側としての機能を有している（図１６−Ａ参照）。
【０１０６】
一方、ＬＤＤ構造の画素ＴＦＴ１１０４の作製領域に於いては、当該第３のドーピング処理により、レジストパターン１０２５の外側に対応する半導体層１００７にｎ型不純物の高濃度不純物領域（ｎ+領域）１０３０が形成される。当該半導体層１００７には、既にｎ型不純物の低濃度不純物領域（ｎ−−領域）１０２２が形成されているが、高濃度不純物領域（ｎ+領域）１０３０の形成に伴い、当該低濃度不純物領域（ｎ−−領域）１０２２は、高濃度不純物領域（ｎ+領域）１０３０と結果として形成される低濃度不純物領域（ｎ−−領域）１０３１とに区分されることになる。この様にして形成される高濃度不純物領域（ｎ+領域）１０３０はＬＤＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｎ−−領域）１０３１はＬＤＤ構造のＬｏｆｆ領域（ゲート電極とオーバーラップしてない電界緩和領域のこと）である電界緩和領域としての機能を有することになる。尚、ドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０14〜１．５×１０16ions／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧６５ｋＶ，ドーズ量３×１０15ions／cm2のドーピング条件で注入している（図１６−Ａ参照）。
【０１０７】
上記の高濃度不純物領域（ｎ+領域）１０２６，１０２８，１０３０，１０３２と低濃度不純物領域（ｎ−領域）１０２７，１０２９，１０３３は、上層膜を介して注入する所謂スルードープ法で形成されている。スルードープ法とは上層膜を介して目的物質層に不純物を注入するドーピング法のことで、上層膜の膜質と膜厚に依存して目的物質層の不純物濃度を変化できる特徴がある。従って、同一のドーピング条件で不純物を注入するにも拘わらず、上層膜がイオン阻止能の小さいゲート絶縁膜１０１８で構成されている領域に高濃度不純物領域（ｎ+領域）１０２６，１０２８，１０３０，１０３２を形成し、上層膜がイオン阻止能の大きい第１層電極（ＴａＮ膜）１０１２ｄ，１０１４ｄ，１０１６ｄとゲート絶縁膜１０１８との積層膜で構成されている領域に低濃度不純物領域（ｎ−領域）１０２７，１０２９，１０３３を同時に形成することが可能となっている。また、低濃度不純物領域（ｎ−領域）１０２７，１０２９，１０３３の上層膜である第１層電極（ＴａＮ膜）１０１２ｄ，１０１４ｄ，１０１６ｄとゲート絶縁膜１０１８との積層膜に於いては、第１層電極（ＴａＮ膜）１０１２ｄ，１０１４ｄ，１０１６ｄがテーパーエッチングによりテーパー形状に形成されている為、低濃度不純物領域（ｎ−領域）１０２７，１０２９，１０３３に高濃度不純物領域（ｎ+領域）１０２６，１０２８，１０３２に近づくにつれ不純物濃度が徐々に高くなる濃度勾配が形成されている。同様に、高濃度不純物領域（ｎ+領域）１０２６，１０２８，１０３２の上層膜であるゲート絶縁膜１０１８に於いても、第１層電極１０１２ｄ，１０１４ｄ，１０１６ｄの端部から一定の領域で徐々に膜厚が薄膜化するテーパー形状に形成されている為、不純物濃度の濃度勾配が形成されている（図１６−Ａ参照）。
【０１０８】
尚、ＧＯＬＤ構造の駆動回路１１０６であるｎチャネル型ＴＦＴ１１０１，１１０３の作製領域に於いては、上記の高濃度不純物領域（ｎ+領域）１０２６，１０２８と低濃度不純物領域（ｎ−領域）１０２７，１０２９の形成に伴い、半導体層１００４，１００６に於ける第２層ゲート電極１０１２ｃ，１０１４ｃと重なる領域に、ＴＦＴのチャネル領域が画定されることになる。また、同様にして、ＬＤＤ構造の画素ＴＦＴ１１０４の作製領域に於いて、半導体層１００７に於ける第１層ゲート電極１０１５ｄと重なる領域に、ＴＦＴのチャネル領域が画定されることになる。
【０１０９】
次に、アッシング処理及び有機溶剤洗浄により、第３のドーピング処理のマスクであるレジストパターン１０２４〜１０２５を除去する。その後、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン１０３４〜１０３６を形成する。この際、当該レジストパターン１０３４〜１０３６は、ＧＯＬＤ構造の駆動回路１１０６であるｐチャネル型ＴＦＴ１１０２と保持容量１１０５の作製領域を開口する様に形成される（図１６−Ｂ参照）。
【０１１０】
次に、イオンドープ装置を使用して、第４のドーピング処理であるＢ元素から成る高ドーズ量のｐ型不純物をスルードープ法で注入する。当該第４のドーピング処理により、ＧＯＬＤ構造の駆動回路１１０６であるｐチャネル型ＴＦＴ１１０２の作製領域に於いては、第１層ゲート電極１０１３ｄの外側に対応する半導体層１００５に、ｐ型不純物の高濃度不純物領域（ｐ+領域）１０３７が形成される。また、第１層ゲート電極１０１３ｄの第２層ゲート電極１０１３ｃからの露出領域に対応する半導体層１００５に、ｐ型不純物の低濃度不純物領域（ｐ−領域）１０３８が同時に形成される。この様にして形成される高濃度不純物領域（ｐ+領域）１０３７はＧＯＬＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｐ−領域）１０３８はＧＯＬＤ構造のＬｏｖ領域（ゲート電極とオーバーラップしている電界緩和領域のこと）である電界緩和領域としての機能を有することになる。一方、保持容量１１０５の作製領域に於いても、同様に、容量形成用電極の片側として機能する高濃度不純物領域（ｐ+領域）１０３９と低濃度不純物領域（ｐ−領域）１０４０とが形成されている（図１６−Ｂ参照）。
【０１１１】
ところで、ｐチャネル型ＴＦＴ１１０２の作製領域に於けるｐ型不純物の高濃度不純物領域（ｐ+領域）１０３７には、既にｎ型不純物の低濃度不純物領域（ｎ−−領域）１０２０が形成されているが、ｎ型不純物の濃度以上のｐ型不純物が注入される為、全体としてｐ型の導電型を有する高濃度不純物領域（ｐ+領域）１０３７が形成されることになる。また、保持容量１１０５の作製領域に於いても、既にｎ型不純物の高濃度不純物領域（ｎ+領域）１０３２と低濃度不純物領域（ｎ−領域）１０３３とが形成されているが、ｎ型不純物の濃度以上のｐ型不純物が注入される為、全体としてｐ型の導電型を有する高濃度不純物領域（ｐ+領域）１０３９と低濃度不純物領域（ｐ−領域）１０４０とが形成されている。尚、ｐ型不純物の高濃度不純物領域（ｐ+領域）１０３７，１０３９と低濃度不純物領域（ｐ−領域）１０３８，１０４０は、ｎ型不純物領域の場合と同様に、上層膜の膜質や膜厚の違いを利用してスルードープ法により同時に形成されている。また、この際のドーピング条件としては、イオン源にジボラン（Ｂ2Ｈ6）希釈率３〜２０％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用し、加速電圧６０〜１００ｋＶでドーズ量４×１０15〜１×１０17ions／cm2が考えられるが、本実施形態ではジボラン（Ｂ2Ｈ6）希釈率５％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2），加速電圧８０ｋＶ，ドーズ量２×１０16ions／cm2のドーピング条件で注入している（図１６−Ｂ参照）。
【０１１２】
次に、アッシング処理及び有機溶剤洗浄により、第４のドーピング処理のマスクであるレジストパターン１０３４〜１０３６を除去した後、膜厚１５０nmのシリコン酸窒化膜から成る第１の層間絶縁膜１０４１をプラズマＣＶＤ法により堆積する。その後、半導体層１００４〜１００８にドーピングされたｎ型不純物（Ｐ元素）又はｐ型不純物（Ｂ元素）の熱活性化の為、ファーネス炉に於いて、６００℃−１２時間の熱処理を行う。当該熱処理は、ｎ型又はｐ型不純物の熱活性化処理の為に行うものであるが、ゲート電極の真下に位置するチャネル領域に存在する触媒元素（Ｎｉ元素）を前記不純物によりゲッタリングする目的も兼ねている。尚、第１の層間絶縁膜１０４１の堆積前に当該熱活性化処理を行っても良いが、ゲート電極等の配線材料の耐熱性が弱い場合は、第１の層間絶縁膜１０４１の堆積後に行う方が好ましい。当該熱処理に続いて、半導体層１００４〜１００８のダングリングボンドを終端させる為、４１０℃−１時間の水素化処理を水素３％含有の窒素雰囲気中で行う（図１７−Ａ参照）。
【０１１３】
次に、前記第１の層間絶縁膜１０４１の上に、膜厚１．６μmのアクリル樹脂膜から成る第２の層間絶縁膜１０４２を成膜する。当該アクリル樹脂膜の成膜は、スピン塗布法でアクリル樹脂膜を塗布した後、オーブンベーク炉で熱処理することにより成膜される。その後、通常のフォトリソグラフィ処理とドライエッチング処理により、第２の層間絶縁膜１０４２と第１の層間絶縁膜１０４１、更に下層膜であるシリコン酸化膜から成るゲート絶縁膜１０１８を貫通する様に、所定寸法のコンタクトホール１０４３を形成する。尚、コンタクトホール１０４３は、ｎ型不純物の高濃度不純物領域（ｎ＋領域）１０２６，１０２８，１０３０及びｐ型不純物の高濃度不純物領域（ｐ＋領域）１０３７，１０３９、更にはソース配線として機能するソース配線用電極１０１７ｃｄ（第１層ソース配線用電極１０１７ｄと第２層ソース配線用電極１０１７ｃとで構成）に接続できる様に形成されている（図１７−Ｂ参照）。
【０１１４】
次に、駆動回路１１０６の高濃度不純物領域（ｎ+領域）１０２６，１０２８及び高濃度不純物領域（ｐ+領域）１０３７と電気的に接続する様に、導電性の金属配線１０４４〜１０４９を形成する。また、画素領域１１０７の接続電極１０５０，１０５２〜１０５３とゲート配線１０５１を同じ導電性材料で形成する。本実施例では、金属配線１０４４〜１０４９、接続電極１０５０，１０５２〜１０５３及びゲート配線１０５１の構成材料として、膜厚５０nmのＴｉ膜と膜厚５００nmのＡｌ−Ｔｉ合金膜の積層膜を適用している。そして、接続電極１０５０は、高濃度不純物領域（ｎ+領域）１０３０とソース配線として機能する第２層ソース配線用電極１０１７ｃとを電気的に接続する様に形成されている。接続電極１０５２は、画素ＴＦＴ１１０４の高濃度不純物領域（ｎ+領域）１０３０と電気的に接続する様に形成されており、接続電極１０５３は保持容量１１０５の高濃度不純物領域（ｐ+領域）１０３９と電気的に接続する様に形成されている。また、ゲート配線１０５１は、画素ＴＦＴ１１０４の複数の第２層ゲート電極１０１５ｃを電気的に接続する様に形成されている（図１８−Ａ参照）。
【０１１５】
次に、膜厚８０〜１２０nmのＩＴＯ（Indium−Ti−Oxideの略）膜等の透明導電膜を堆積した後、フォトリソグラフィ処理とウェットエッチング処理により、画素電極１０５４を形成する。画素電極１０５４は、接続電極１０５２を介して、画素ＴＦＴ１１０４のソース領域又はドレイン領域として機能する高濃度不純物領域（ｎ+領域）１０３０と電気的に接続されており、更に接続電極１０５３を介して、保持容量１１０５の高濃度不純物領域（ｐ+領域）１０３９とも電気的に接続されている（図１８−Ｂ参照）。
【０１１６】
以上の工程により、ＧＯＬＤ構造のｎチャネル型又はｐチャネル型ＴＦＴ１１０１〜１１０３とＬＤＤ構造の画素ＴＦＴ１１０４とを有するアクティブマトリクス型液晶表示装置を作製することが可能である。当該アクティブマトリクス型液晶表示装置のゲート電極と保持容量電極とソース配線用電極の形成工程に於いては、ＩＣＰドライエッチング装置による１ステップ処理又は２ステップ処理のドライエッチング工程が適用されており、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【０１１７】
以上、ＧＯＬＤ構造ＴＦＴを含む半導体素子から成るアクティブマトリクス型液晶表示装置の作製方法について具体的に説明したが、本発明はその要旨を逸脱しない範囲で、種々変更可能であり、例えばＧＯＬＤ構造ＴＦＴを含む半導体素子から成るアクティブマトリクス型の有機ＥＬ表示装置の作製方法にも適用可能であることは言うまでもない。
【０１１８】
〔実施例２〕
本実施例では、ＧＯＬＤ構造ＴＦＴを含む半導体素子のゲート電極の加工に処理ステップ数の少ないドライエッチング法を適用して作製される半導体表示装置を組み込んだ電子機器の具体例について記載する。当該半導体表示装置としては、アクティブマトリクス型の液晶表示装置及びＥＬ表示装置等があり、様々な電子機器の表示部に適用されている。此処では、半導体表示装置が表示部に適用された電子機器の具体例を図１９〜２１に基づき記載する。
【０１１９】
尚、半導体表示装置が表示部に適用された電子機器としては、ビデオカメラとデジタルカメラとプロジェクター（リア型又はフロント型）とヘッドマウントディスプレイ（ゴーグル型ディスプレイ）とゲーム機とカーナビゲーションとパーソナルコンピュータと携帯情報端末（モバイルコンピュータ，携帯電話，電子書籍等）等が挙げられる。
【０１２０】
図１９−Ａは、本体１２０１と映像入力部１２０２と表示装置１２０３とキーボード１２０４とで構成されたパーソナルコンピューターである。当該表示装置１２０３及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１２１】
図１９−Ｂはビデオカメラであり、本体１３０１と表示装置１３０２と音声入力部１３０３と操作スイッチ１３０４とバッテリー１３０５と受像部１３０６とで構成される。当該表示装置１３０２及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１２２】
図１９−Ｃはモバイルコンピュータ（モービルコンピュータ）であり、本体１４０１とカメラ部１４０２と受像部１４０３と操作スイッチ１４０４と表示装置１４０５とで構成される。当該表示装置１４０５及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１２３】
図１９−Ｄはゴーグル型ディスプレイであり、本体１５０１と表示装置１５０２とアーム部１５０３とで構成される。当該表示装置１５０２及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１２４】
図１９−Ｅはプログラムを記録した記録媒体（以下、記録媒体と略記）に用いるプレーヤーであり、本体１６０１と表示装置１６０２とスピーカー部１６０３と記録媒体１６０４と操作スイッチ１６０５とで構成される。尚、この装置は記録媒体としてＤＶＤ及びＣＤ等が用いられ、音楽鑑賞又はゲーム又はインターネットに利用可能である。当該表示装置１６０２及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１２５】
図１９−Ｆは携帯電話であり、表示用パネル１７０１と操作用パネル１７０２と接続部１７０３と表示部１７０４と音声出力部１７０５と操作キー１７０６と電源スイッチ１７０７と音声入力部１７０８とアンテナ１７０９とで構成される。表示用パネル１７０１と操作用パネル１７０２は、接続部１７０３で接続されている。表示用パネル１７０１の表示部１７０４が設置されている面と操作用パネル１７０２の操作キー１７０６が設置されている面との角度θは、接続部１７０３に於いて任意に変えることができる。尚、当該表示部１７０４及び他の回路に、本発明の半導体表示装置を適用することができる（図１９参照）。
【０１２６】
図２０−Ａはフロント型プロジェクターであり、光源光学系及び表示装置１８０１とスクリーン１８０２とで構成される。当該表示装置１８０１及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１２７】
図２０−Ｂはリア型プロジェクターであり、本体１９０１と光源光学系及び表示装置１９０２とミラー１９０３〜１９０４とスクリーン１９０５とで構成される。当該表示装置１９０２及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１２８】
尚、図２０−Ｃは、図２０−Ａに示された光源光学系及び表示装置１８０１と図２０−Ｂに示された光源光学系及び表示装置１９０２に於ける構造の一例を示した図である。光源光学系及び表示装置１８０１，１９０２は、光源光学系２００１とミラー２００２，２００４〜２００６とダイクロイックミラー２００３と光学系２００７と表示装置２００８と位相差板２００９と投射光学系２０１０とで構成される。投射光学系２０１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置２００８を３個使用している為、三板式と呼ばれている。また、同図の矢印で示した光路に於いて、光学レンズ及び偏光機能を有するフィルム又は位相差を調整する為のフィルム又はＩＲフィルム等を適宜に配設しても良い。
【０１２９】
図２０−Ｄは、図２０−Ｃに於ける光源光学系２００１の構造の一例を示した図である。本実施例に於いては、光源光学系２００１はリフレクター２０１１と光源２０１２とレンズアレイ２０１３〜２０１４と偏光変換素子２０１５と集光レンズ２０１６とで構成される。尚、同図に示した光源光学系２００１は単なる一例であり、当該構成に限定されないことは言うまでもない。例えば、光源光学系２００１に、光学レンズ及び偏光機能を有するフィルム又は位相差を調整するフィルム又はＩＲフィルム等を適宜に付設しても良い（図２０参照）。
【０１３０】
図２１−Ａは、単板式の例を示したものである。同図に示した光源光学系及び表示装置は、光源光学系２１０１と表示装置２１０２と投射光学系２１０３と位相差板２１０４とで構成される。投射光学系２１０３は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は、図２０−Ａと図２０−Ｂに於ける光源光学系及び表示装置１８０１，１９０２に適用できる。また、光源光学系２１０１は、図２０−Ｄに示した光源光学系を使用しても良い。尚、表示装置２１０２にはカラーフィルター（図示しない）が付設されており、表示映像のカラー化が図られている。
【０１３１】
図２１−Ｂに示した光源光学系及び表示装置は図２１−Ａの応用例であり、カラーフィルターを付設する代わりに、ＲＧＢの回転カラーフィルター円板２１０５を適用して表示映像をカラー化している。同図に示した光源光学系及び表示装置は、図２０−Ａと図２０−Ｂに於ける光源光学系及び表示装置１８０１，１９０２に適用できる。
【０１３２】
図２１−Ｃに示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置２１１６にマイクロレンズアレイ２１１５を付設し、ダイクロイックミラー（緑）２１１２とダイクロイックミラー（赤）２１１３とダイクロイックミラー（青）２１１４を適用して表示映像をカラー化している。投射光学系２１１７は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は、図２０−Ａと図２０−Ｂに於ける光源光学系及び表示装置１８０１，１９０２に適用できる。また、光源光学系２１１１としては、光源の他に結合レンズ及びコリメーターレンズを用いた光学系を適用しても良い（図２１参照）。
【０１３３】
以上の様に、本発明は、その適用範囲が極めて広く、アクティブマトリクス型の液晶表示装置及びＥＬ表示装置等の半導体表示装置を組み込んだ様々な電子機器に適用可能である。
【０１３４】
【発明の効果】
本発明の効果について、以下に列記する。
【０１３５】
本発明の第１の効果は、ドライエッチング工程のスループットの向上に有効なことである。
【０１３６】
本発明の第２の効果は、エッチングガスの消費量の低減に有効なことである。
【０１３７】
本発明の第３の効果は、ドライエッチング工程の簡略化に伴う欠陥低減とトラブル低減により、半導体装置の歩留向上に対しても有効なことである。
【図面の簡単な説明】
【図１】  １ステップ処理のドライエッチング工程を示す基板断面図である。
【図２】  ２ステップ処理のドライエッチング工程を示す基板断面図である。
【図３】  当社開発のＧＯＬＤ構造ＴＦＴを示す断面図の一例である。
【図４】  ＩＣＰドライエッチング装置の装置概略図である。
【図５】  エッチング速度と選択比のＩＣＰ電力依存性を示す図である。
【図６】  エッチング速度と選択比の酸素添加量依存性を示す図である。
【図７】  ドライエッチング処理後のＳＥＭ写真である。
【図８】  ＬＤＤ構造ＴＦＴとＧＯＬＤ構造ＴＦＴとを有する半導体表示装置の作製工程を示す断面図である。
【図９】  ＬＤＤ構造ＴＦＴとＧＯＬＤ構造ＴＦＴとを有する半導体表示装置の作製工程を示す断面図である。
【図１０】  ＧＯＬＤ構造ＴＦＴの工程断面図の部分拡大図と、半導体層での不純物濃度の分布を示す概念図である。
【図１１】  ＬＤＤ構造ＴＦＴとＧＯＬＤ構造ＴＦＴとを有する半導体表示装置の作製工程を示す断面図である。
【図１２】ＬＤＤ構造ＴＦＴとＧＯＬＤ構造ＴＦＴとを有する半導体表示装置の作製工程を示す断面図である。
【図１３】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図１４】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図１５】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図１６】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図１７】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図１８】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図１９】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
【図２０】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
【図２１】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
【図１】
0004401641.tif 000009
【図２】
0004401641.tif 000010
【図３】
0004401641.tif 000011
【図４】
0004401641.tif 000012
【図５】
0004401641.tif 000013
【図６】
0004401641.tif 000014
【図７】
0004401641.tif 000015
【図８】
0004401641.tif 000016
【図９】
0004401641.tif 000017
【図１０】
0004401641.tif 000018
【図１１】
0004401641.tif 000019
【図１２】
0004401641.tif 000020
【図１３】
0004401641.tif 000021
【図１４】
0004401641.tif 000022
【図１５】
0004401641.tif 000023
【図１６】
0004401641.tif 000024
【図１７】
0004401641.tif 000025
【図１８】
0004401641.tif 000026
【図１９】
0004401641.tif 000027
【図２０】
0004401641.tif 000028
【図２１】
0004401641.tif 000029