(57)【特許請求の範囲】
【請求項１】
コンテント・アドレッセブル・メモリセル（ＣＡＭセル）において、
第１及び第２ノードの間に連結されたメモリセルと、
第１データ信号を伝達する第１データラインと、
第２データ信号を伝達する第２データラインと、
マッチラインと基準電圧との間に直列に順次に連結された第１及び第２スイッチングデバイスと、を含み、
前記第１スイッチングデバイスは、前記第１ノードの電位と前記第１データ信号により制御され、前記第２スイッチングデバイスは、前記第２ノードの電位と前記第２データ信号により制御され、
前記第１ノードの電位と第１データ信号の電位が一致し、そして、前記第２ノードの電位と前記第２データ信号の電位が一致する時に、前記第１及び第２スイッチングデバイスのうちのいずれか一つがオフされ、
前記第１ノードの電位と前記第１データ信号の電位が一致せず、そして、前記第２ノードの電位と前記第２データ信号の電位が一致しない時に、前記第１及び第２スイッチングデバイス全部がオンされる、ＣＡＭセルであって、
前記第１スイッチングデバイスは、
前記マッチラインと連結された第１端子、前記第２スイッチングトランジスタと連結された第２端子、そして前記第１データラインと連結された第３端子を有する第１トランジスタと、
前記マッチラインと連結された第１端子、前記第２スイッチングトランジスタと連結された第２端子、そして前記第１ノードと連結された第３端子を有する第２トランジスタと、を含み、
前記第２スイッチングデバイスは、
前記第１及び第２トランジスタの前記第２端子と連結された第１端子、前記基準電圧ノードと連結された第２端子、そして前記第２ノードと連結された第３端子を有する第３トランジスタと、
前記第１及び第２トランジスタの前記第２端子と連結された第１端子、前記基準電圧ノードと連結された第２端子、そして前記第２データラインと連結された第３端子を有する第４トランジスタと、を含み、
前記第１、第２、第３及び第４トランジスタは、各々ＮＭＯＳトランジスタである、ことを特徴とするＣＡＭセル。
【請求項２】
前記基準電圧は接地電圧である、ことを特徴とする請求項１に記載のＣＡＭセル。
【請求項３】
前記メモリセルは、
前記第１データラインと連結された第１端子、前記第１ノードと連結された第２端子、そしてアドレスラインと連結された第３端子を有する第５トランジスタと、
前記第１ノードと連結された入力端子及び前記第２ノードと連結された出力端子を有する第１インバーターと、
前記第２ノードと連結された入力端子及び前記第１ノードと連結された出力端子を有する第２インバーターと、
前記第２データラインと連結された第１端子、前記第２ノードと連結された第２端子、そして前記アドレスラインと連結された第３端子を有する第６トランジスタと、を含むことを特徴とする請求項１に記載のＣＡＭセル。
【請求項４】
前記メモリセルはＳＲＡＭセルである、ことを特徴とする請求項１に記載のＣＡＭセル。
【請求項５】
ＣＡＭセルにおいて、
第１及び第２データラインを通じて入力される第１及び第２データ信号を第１及び第２ノードに各々ラッチするメモリセルと、
各々がマッチラインと連結された第１端子、共通ノードと連結された第２端子、そして第３端子を有する第１及び第２スイッチングデバイスと、
前記第１スイッチングデバイスの前記第３端子は前記第１データラインと連結され、
前記第２スイッチングデバイスの前記第３端子は前記第１ノードと連結され、
各々が前記共通ノードと連結された第１端子と、基準電圧と連結された第２端子、そして第３端子を有する第３及び第４スイッチングデバイスと、を含み、
前記第３スイッチングデバイスの前記第３端子は前記第２ノードと連結され、そして、
前記第４スイッチングデバイスの前記第３端子は前記第２データラインと連結され、
前記第１ノードの電位と前記第１データ信号の電位が一致し、そして、前記第２ノードの電位と前記第２データ信号の電位が一致する時に、前記第１及び第２スイッチングデバイス、または前記第３及び第４スイッチングデバイスのうちのいずれか一対のスイッチングデバイスがオフされて、前記マッチラインが前記基準電圧と連結されず、
前記第１ノードの電位と前記第１データ信号の電位とが一致せず、そして、前記第２ノードの電位と前記第２データ信号の電位とが一致しない時に、前記第１及び第２スイッチングデバイスのうちのいずれか一つ、そして前記第３及び第４スイッチングデバイスのうちのいずれか一つ、がオンされて、前記マッチラインが前記基準電圧と連結され、
前記第１、第２、第３及び第４スイッチングデバイスは、各々ＮＭＯＳトランジスタである、ことを特徴とするＣＡＭセル。
【請求項６】
前記基準電圧は接地電圧である、ことを特徴とする請求項５に記載のＣＡＭセル。
【請求項７】
前記メモリセルはＳＲＡＭセルである、ことを特徴とする請求項５に記載のＣＡＭセル。
【請求項８】
ＣＡＭセルにおいて、
第１及び第２ノードの間に連結されたメモリセルと、
第１データ信号を伝達する第１データラインと、
第２データ信号を伝達する第２データライン、及び、
前記第１及び第２ノードと連結され、前記第１及び第２データラインを通じて入力される前記第１及び第２データ信号と前記第１及び第２ノードの電位が各々一致するか否かを比較し、比較結果によって、マッチラインを基準電圧と連結する比較回路と、を含み、
前記比較回路は、
各々がマッチラインと共通ノードとの間に形成された電流通路及び制御端子を有する一対の第１及び第２スイッチングデバイスとを含み、
前記第１スイッチングデバイスの前記制御端子は前記第１データ信号により制御され、
前記第２スイッチングデバイスの前記制御端子は前記第１ノードの電位により制御され、
各々が前記共通ノードと前記基準電圧との間に形成された電流通路及び制御端子を有する一対の第３及び第４スイッチングデバイスを含み、
前記第３スイッチングデバイスの前記制御端子は前記第２ノードの電位により制御され、そして、
前記第４スイッチングデバイスの前記制御端子は前記第２データ信号により制御され、
前記第１ノードの電位と前記第１データ信号の電位が一致し、そして、前記第２ノードの電位と前記第２データ信号の電位が一致する時に、前記第１及び第２スイッチングデバイス、または前記第３及び第４スイッチングデバイスのうちのいずれか一対のスイッチングデバイスがオフされて、前記マッチラインが前記基準電圧と連結されず、
前記第１ノードの電位と前記第１データ信号の電位とが一致せず、そして、前記第２ノードの電位と前記第２データ信号の電位とが一致しない時に、前記第１及び第２スイッチングデバイスのうちのいずれか一つ、そして前記第３及び第４スイッチングデバイスのうちのいずれか一つ、がオンされて、前記マッチラインが前記基準電圧と連結され、
前記第１、第２、第３及び第４スイッチングデバイスは、ＮＭＯＳトランジスタである、ことを特徴とするＣＡＭセル。
【請求項９】
前記基準電圧は接地電圧である、ことを特徴とする請求項８に記載のＣＡＭセル。
【請求項１０】
前記メモリセルはＳＲＡＭセルである、ことを特徴とする請求項８に記載のＣＡＭセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路にかかり、より詳細には、集積度と動作速度が向上されたコンテント・アドレッセブル・メモリセル（ＣＡＭセル）に関するものである。
【０００２】
【従来の技術】
コンテント・アドレッセブル・メモリ（Content  Addressable Memory：ＣＡＭ）は、日本語では、内容アドレス指定可能メモリ、内容呼び出しメモリ、コンテント・アドレッセブル・メモリなどと訳されている。このＣＡＭは、多数のＣＡＭセルにデータを貯蔵する貯蔵装置として、速い動作速度を要求するキャッシュメモリ（cache memory）のアドレス貯蔵のためのタグ（tag）メモリとして広く用いられる。ＣＡＭセル各々は、ＳＲＡＭ（Static Random  Access Memory）セルと、比較回路（compare circuit）とを含み、マッチライン（match  line）と連結される。ＣＡＭセルの比較回路は、ＳＲＡＭセルに貯蔵されたデータと対応するビットライン対を通じて入力されるデータを比較する動作を遂行する。一般的に、ＣＡＭセルの比較回路は、ビットライン対を通じて入力されるデータがＣＡＭセルに貯蔵されたデータと一致する時に、マッチラインにマッチ信号を発生する。
【０００３】
典型的なＣＡＭアレイのＣＡＭセルは、行と列のマトリックス形態で配列される。ＣＡＭセルアレイの行各々にはマッチラインが構成され、列各々はビットライン対を共有する。
【０００４】
比較動作において、ＣＡＭセルアレイ内の各ＣＡＭセルは、自分に貯蔵されたデータと対応するビットライン対を通じて入力されるデータを比較し、それらが互いに一致しない時（すなわち、ミスマッチであることが判別される時）に、マッチラインをディスチャージ（discharge）する。マッチラインのディスチャージされた電圧レベルは、ＣＡＭアレイの行でミスマッチされたことを示す。ＣＡＭアレイの行内のいずれか一つのＣＡＭセルは、対応するマッチラインをディスチャージさせることによって、自分と連結された行全体がミスマッチされたことを示すことができる。次は、ＣＡＭセルの従来技術を例示的に示している。
【０００５】
図１は、従来のＣＡＭセルの一例を示す図面であり、このようなＣＡＭセルはLee  Gui-roなどにより取得された国内特許公報、第2000-250807号に“ＣＡＭセル構造及びＣＡＭセルを用いたフィールドコンフィギュレーションＲＡＭとプログラマブルロジックアレイ兼用メモリ”というタイトルで開示されている。
【０００６】
図１を参照すると、ＣＡＭセル１０は、一対のインバーター１１、１２と一対のＮＭＯＳトランジスタ１３、１４で構成されたＳＲＡＭセルと、ＮＭＯＳトランジスタ１５、１６、１７で構成された比較回路と、を含む。
【０００７】
ＮＭＯＳトランジスタ１５、１６の電流通路は、ビットラインＢＬと／ＢＬとの間に直列に形成され、それらのゲートは、ノードＮ１とノードＮ２に各々連結される。ＮＭＯＳトランジスタ１７は、マッチラインＭＬと接地電圧との間に形成された電流通路、及び前記ＮＭＯＳトランジスタ１５、１６の連結ノードＮ３と連結されたゲート、を有する。
【０００８】
比較動作において、ビットラインＢＬ／ＢＬに入力されるデータとＳＲＡＭセルに貯蔵されたデータが一致すれば、マッチラインのプリチャージされた状態はそのままに維持される。一方、ビットラインＢＬ／ＢＬに入力されるデータとＳＲＡＭセルに貯蔵されたデータとが一致しなければ、ＮＭＯＳトランジスタ１５またはＮＭＯＳトランジスタ１６によって、ノードＮ３はハイレベルになる。その結果、ＮＭＯＳトランジスタ１７がターンオンされてプリチャージされているマッチラインＭＬはディスチャージされる。
【０００９】
このような構成を有するＣＡＭセル１０は、比較回路に構成されるトランジスタが三つだけであるので、非常に優れた集積度を有する。しかし、ビットラインＢＬまたはビットライン／ＢＬを通じて提供される電源電圧レベルのデータは、ＮＭＯＳトランジスタ１５またはＮＭＯＳトランジスタ１６のしきい電圧Ｖｔｈほど低くなった後に、ノードに印加されるので、ＮＭＯＳトランジスタ１７の動作速度が低下するという問題がある。
【００１０】
図２は、従来のＣＡＭセルの他例を示す図面であり、このような従来のＣＡＭセルの構造はFrancoisなどにより、１９９５年３月７日取得された米国特許公報、第5,396,449号、“Fast content addressable memory with reduced power consumption”に、開示されている。
【００１１】
図２を参照すると、ＣＡＭセル３０は一対のインバーター３１、３２と一対のＮＭＯＳトランジスタ３３、３４で構成されたＳＲＡＭセルと、ＮＭＯＳトランジスタ３５、３６、３７、３８で構成された比較回路と、を含む。
【００１２】
ＮＭＯＳトランジスタ３５、３６の電流通路は、マッチラインと接地電圧との間に直列に順次に形成され、それらのゲートはビットラインＢＬとノードＮ５に各々連結される。ＮＭＯＳトランジスタ３７、３８の電流通路は、マッチラインと接地電圧との間に直列に順次に形成され、それらのゲートは、ビットライン／ＢＬとノードＮ４に各々連結される。ここで、ビットラインＢＬ、／ＢＬは相補的なデータを各々ＣＡＭセル３０に伝達する。
【００１３】
比較動作において、ビットラインＢＬ、／ＢＬに入力されるデータとＳＲＡＭセルに貯蔵されたデータとが一致すれば、マッチラインのプリチャージされた状態はそのままに維持される。一方、ビットラインＢＬ、／ＢＬに入力されるデータと、ＳＲＡＭセルに貯蔵されたデータとが一致しなければ、直列に連結された一対のトランジスタ３５、３６またはトランジスタ３７、３８によって、マッチラインＭＬは接地電圧にディスチャージされる。
【００１４】
このような構成を有するＣＡＭセル３０は、比較回路に構成されるトランジスタが全部ＮＭＯＳトランジスタであるので、集積度が優れ、トランジスタ３５、３６、３７、３８のゲートのみを駆動してもいいので、低電力動作が可能であるとの長所を有する。
【００１５】
図３は従来のＣＡＭセルのまた他の例を示す図面であり、このようなＣＡＭセルはFarahにより１９９６年２月６日取得された米国特許公報・第5,490,102号の“Low capacitance content-addressable memory cell”に開示されている。
【００１６】
図３を参照すると、ＣＡＭセル５０は、一対のインバーター５１、５２と一対のＮＭＯＳトランジスタ５３、５４で構成されたＳＲＡＭセルと、ＮＭＯＳトランジスタ５５、５７及びＰＭＯＳトランジスタ５６、５８で構成された比較回路と、を含む。トランジスタ５５、５６とトランジスタ５７、５８とは、パスゲートで各々配列される。すなわち、トランジスタ５５、５６はビットラインＢＬを通じて入力されるデータのためのパスゲートであり、トランジスタ５７、５８はビットライン／ＢＬを通じて入力されるデータのためのパスゲートである。
【００１７】
比較動作において、ビットラインＢＬ、／ＢＬを通じて入力されるデータとＳＲＡＭセル内に貯蔵されたデータとが一致すれば、ノードＮ１０はローレベルになり、ＮＭＯＳトランジスタ５９はターンオンされない。その結果、マッチラインＭＬは、プリチャージされたレベルを維持する。一方、ビットラインＢＬ、／ＢＬを通じて入力されるデータと、ＳＲＡＭセル内に貯蔵されたデータとが一致しなければ、ノードＮ１０はハイレベルになり、マッチラインＭＬはディスチャージされる。
【００１８】
このように、駆動速度を向上させるために、ＮＭＯＳトランジスタだけではなく、ＰＭＯＳトランジスタを用いた従来のＣＡＭセル５０は、図２に示したＣＡＭセル３０に比べて駆動速度は速いが、ＰＭＯＳトランジスタは大きい面積を占めるので、低い集積度を有するという短所がある。また、ＳＲＡＭセルに貯蔵されたデータによってトランジスタ５５、５６、５７、５８が駆動されるので、消費電力も増加する。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、上述の問題点を解決するために提案されたものであり、高集積度を有し、動作速度が速く、電力消費が少ないＣＡＭセル（コンテント・アドレッセブル・メモリセル）を提供することにある。
【００２０】
【課題を解決するための手段】
上述の目的を解決するための本発明の一特徴によると、ＣＡＭセルは、第１及び第２ノードの間に連結されたメモリセル、第１データ信号を伝達する第１データライン、第２データ信号を伝達する第２データライン、そしてマッチラインと基準電圧との間に直列に順次に連結された第１及び第２スイッチングデバイスとを含む。特に、前記第１スイッチングデバイスは前記第１ノードの電位と前記第１データ信号により制御され、前記第２スイッチングデバイスは前記第２ノードの電位と前記第２データ信号により制御される。
【００２１】
望ましい実施例において、前記第１ノードの電位と前記第１データ信号の電位とが一致し、そして前記第２ノードの電位と前記第２データ信号の電位とが一致する時に、前記第１及び第２スイッチングデバイスのうちのいずれか一つがオフされる。
【００２２】
望ましい実施例において、前記第１ノードの電位と前記第１データ信号の電位とが一致せず、そして前記第２ノードの電位と前記第２データ信号の電位とが一致しない時に、前記第１及び第２スイッチングデバイス全部がオンされる。
【００２３】
本発明の他の特徴によると、ＣＡＭセルは、第１及び第２データラインを通じて入力される第１及び第２データ信号を第１及び第２ノードに各々ラッチするメモリセル、各々がマッチラインと連結された第１端子、共通ノードと連結された第２端子、そして第３端子を有する第１及び第２スイッチングデバイス、各々が前記共通ノードと連結された第１端子と基準電圧と連結された第２端子、そして第３端子を有する第３及び第４スイッチングデバイス、を含む。前記第１スイッチングデバイスの前記第３端子は前記第１データラインと連結され、前記第２スイッチングデバイスの前記第３端子は前記第１ノードと連結される。前記第３スイッチングデバイスの前記第３端子は前記第２ノードと連結され、そして前記第４スイッチングデバイスの前記第３端子は前記第２データラインと連結される。
【００２４】
望ましい実施例において、前記第１、２、３、４スイッチングデバイスはＮＭＯＳトランジスタであり、前記基準電圧は接地電圧である。
【００２５】
望ましい実施例において、前記メモリセルはＳＲＡＭセルである。
【００２６】
本発明のまた他の特徴によると、ＣＡＭセルは、第１及び第２ノードの間に連結されたメモリセル、第１データ信号を伝達する第１データライン、第２データ信号を伝達する第２データライン及び前記第１及び第２ノードと連結され、前記第１及び第２データラインを通じて入力される前記第１及び第２データ信号と前記第１及び第２ノードの電位が各々一致するか否かを比較し、比較結果に従って、マッチラインを基準電圧と連結する比較回路を含む。
【００２７】
前記比較回路は、各々がマッチラインと共通ノードとの間に形成された電流通路及び制御端子を有する一対の第１及び第２スイッチングデバイス、各々が前記共通ノードと前記基準電圧と間に形成された電流通路及び制御端子を有する一対の第３及び第４スイッチングデバイス、を含む。
【００２８】
前記第１スイッチングデバイスの前記制御端子は前記第１データ信号により制御され、前記第２スイッチングデバイスの前記制御端子は前記第１ノードの電位により制御され、前記第３スイッチングデバイスの前記制御端子は前記第２ノードの電位により制御され、そして前記第４スイッチングデバイスの前記制御端子は前記第２データ信号により制御される。
【００２９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施例を詳細に説明する。
【００３０】
本発明によるＣＡＭセル（Content Addressable Memory Cell）は、第１及び第２ノードの間に連結されたメモリセル、第１データ信号を伝達する第１データライン、第２データ信号を伝達する第２データライン、そしてマッチラインと基準電圧との間に直列に順次に連結された第１及び第２スイッチングデバイス、を含む。特に、前記第１スイッチングデバイスは前記第１ノードの電位と前記第１データ信号により制御され、前記第２スイッチングデバイスは前記第２ノードの電位と前記第２データ信号により制御される。このような構造を有するＣＡＭセルは、従来のＣＡＭセルに比べて高集積度を有し、動作速度が速く、電力消費が少ない。これについては、以後、詳細に説明する。
【００３１】
図４は本発明の望ましい実施例によるＣＡＭセルを備えたコンテント・アドレッセブル・メモリの構成を示す図面である。図４を参照すると、コンテント・アドレッセブル・メモリ１００は、ＣＡＭセル１１１−１１９を含むＣＡＭセルアレイ１１０とビットライン対（ＢＬ０、／ＢＬ０）― （ＢＬｎ、／ＢＬｎ）、ワードラインＷＬ０−ＷＬｍ、そしてマッチラインＭＬ、を含む。
【００３２】
ワードラインＷＬ０−ＷＬｍ各々は、ＣＡＭセルアレイ１１０の各行に対応する。例えば、ワードラインＷＬ０は、ＣＡＭセル１１１−１１３で構成された行に提供される。同じように、ワードラインＷＬ１は、ＣＡＭセル１１４−１１６で構成された行に提供され、そしてワードラインＷＬｍは、ＣＡＭセル１１７−１１９で構成された行に提供される。
【００３３】
ビットライン対（ＢＬ０、／ＢＬ０）−（ＢＬｎ、／ＢＬｎ）各々は、ＣＡＭセルアレイ１１０の各列に提供される。例えば、ビットライン対ＢＬ０、／ＢＬ０は、ＣＡＭセル１１１、１１４、１１７を含む列に連結される。類似の方法として、ビットライン対（ＢＬ１、／ＢＬ１）は、ＣＡＭセル１１２、１１５、１１８を含む列に連結され、ビットライン対（ＢＬｎ、／ＢＬｎ）は、ＣＡＭセル１１３、１１６、１１９を含む列に連結される。
【００３４】
マッチラインＭＬ０−ＭＬｍ各々は、ＣＡＭセルアレイ１１０の対応する行のＣＡＭセルと連結され、そしてプリチャージトランジスタ１２１−１２３に各々連結される。マッチラインＭＬ０は、ＣＡＭセル１１１−１１３を含む行とプリチャージトランジスタ１２１とに連結される。同じように、マッチラインＭＬ１は、ＣＡＭセル１１４−１１６を含む行とプリチャージトランジスタ１２２とに連結され、そしてマッチラインＭＬｍは、ＣＡＭセル１１７−１１９を含む行とプリチャージトランジスタ１２３とに連結される。
【００３５】
ＣＡＭセルアレイ１１０にデータを書き込む動作の間、書き込まれるデータはビットライン対（ＢＬ０、／ＢＬ０）−（ＢＬｎ、／ＢＬｎ）にロードされる。一方、ＣＡＭセルアレイ１１０の行のうち、書き込み動作が遂行される一つの行を選択するために、ワードラインＷＬ０−ＷＬｍのうちの一つが駆動される。前記ワードラインＷＬ０−ＷＬｍは、書き込み動作の間にのみ活性化され、残りの動作モードでは非活性状態を維持する。一方、書き込み動作の間、プリチャージトランジスタ１２１−１２３はプリチャージ動作を遂行しない。
【００３６】
比較動作の間、ＣＡＭセル１１１−１１９各々は、自分に貯蔵されたデータと対応するビットライン対を通じて入力されるデータの不一致を検出して、対応するマッチラインＭＬ０−ＭＬｍをディスチャージする。例えば、ＣＡＭセル１１１が、自分に貯蔵されたデータとビットライン対（ＢＬ０、／ＢＬ０）を通じて入力されるデータとの不一致を検出すれば、ＣＡＭセル１１１はマッチラインＭＬ０をディスチャージする。マッチラインＭＬ０がハイレベルからローレベルに遷移することは、ＣＡＭセルアレイ１１０の対応する行で不一致することを示す。
【００３７】
図５は、本発明の望ましい実施例によるＣＡＭセル１１１の詳細の回路構成を示す図面である。残りのＣＡＭセル１１２−１１９は、ＣＡＭセル１１１と同一の回路構成を有する。ＣＡＭセル１１１は、一対のインバーター１２１、１２２で構成されたメモリセルを含む。前記メモリセルは、一対のＮＭＯＳトランジスタ１２３、１２４をさらに含む。
【００３８】
前記ＣＡＭセル１１１は、ＮＭＯＳトランジスタ１２５−１２８で構成された比較回路をさらに含む。ＮＭＯＳトランジスタ１２５、１２６とＮＭＯＳトランジスタ１２７、１２８とは、各々パスゲートで配列される。前記パスゲートはマッチラインＭＬ０と接地電圧と間に直列に順次に連結され、マッチラインＭＬ０の電圧レベルをディスチャージする。前記ＮＭＯＳトランジスタ１２５のゲートはビットラインＢＬ０と連結され、ＮＭＯＳトランジスタ１２６のゲートはノードＮ１１と連結され、ＮＭＯＳトランジスタ１２７のゲートはノードＮ１２と連結され、そしてＮＭＯＳトランジスタ１２８のゲートはビットライン／ＢＬＯと連結される。
【００３９】
前記ＣＡＭセル１１１は、ビットライン対（ＢＬ０、／ＢＬ０）を通じて入力データを受け取る。前記ビットライン対ＢＬ０、ＢＬ０には、書き込み及び比較動作の間、相補的な一対のデータがロードされる。例えば、ビットラインＢＬ０にロードされたデータが論理‘０’であれば、ビットライン／ＢＬ０には、論理‘１’であるデータがロードされる。ビットラインＢＬ０にロードされたデータが論理‘１’であれば、ビットライン／ＢＬ０には、論理‘０’のデータがロードされる。
【００４０】
ＣＡＭセル１１１の書き込み動作の間、ビットライン対（ＢＬ０,/ＢＬ０）には書き込まれるデータがロードされ、ワードラインＷＬ０にはハイレベルの電圧に活性化される。ワードライン上のハイレベル電圧は、ＮＭＯＳトランジスタ１２３、１２４をターンオンさせる。ビットライン／ＢＬ０にハイレベル電圧（すなわち、論理‘１’であるデータ）が印加され、ビットライン／ＢＬ０にローレベル電圧（すなわち、論理‘０’であるデータ）が印加されれば、トランジスタ１２３はビットラインＢＬ０のハイレベル電圧をノードＮ１１に伝達し、トランジスタ１２４は、ビットライン／ＢＬ０のローレベル電圧をノード１２に伝達する。したがって、インバーター１２１、１２２によって、ノードＮ１１、Ｎ１２には各々ハイレベル電圧とローレベル電圧が貯蔵される。
【００４１】
ＣＡＭセル１１１の比較動作の間、ビットライン対（ＢＬ０、／ＢＬ０）には比較されるデータがロードされる。比較動作が遂行される間、ワードラインＷＬ０はローレベル電圧に維持される。ビットライン対（ＢＬ０、／ＢＬ０）にロードされたデータと、メモリセル内のノードＮ１１、Ｎ１２のデータとが一致すれば、トランジスタ１２５、１２６で構成されたパスゲートまたはトランジスタ１２７、１２８で構成されたパスゲートのうちのいずれか一つがスイッチオフされて、マッチラインＭＬ０はプリチャージされた電圧レベルをそのままに維持するようになる。
【００４２】
一方、ビットライン対（ＢＬ０、／ＢＬ０）にロードされたデータとメモリセル内のノードＮ１１、Ｎ１２のデータとが一致しなければ、トランジスタ１２５、１２６のうちのいずれか一つはオンされ、他の一つはオフされ、そしてトランジスタ１２６、１２８のうちのいずれか一つはオンされ、残りの一つはオフされて、マッチラインＭＬ０はディスチャージされる。例えば、前述したように、メモリセルのノードＮ１はハイレベル電圧を、そしてノードＮ２はローレベルの電圧を貯蔵している時に、ビットライン対（ＢＬ０、／ＢＬ０）に各々ローレベル電圧とハイレベル電圧が印加されれば、トランジスタ１２５、１２７はオフされ、トランジスタ１２６、１２８はオンされる。その結果、マッチラインＭＬ０と接地電圧との間に電流パスが形成されて、マッチラインＭＬ０はディスチャージされる。
【００４３】
一方、ビットライン対（ＢＬ０、／ＢＬ０）に全部ハイレベル電圧が印加されれば、メモリセルのノードＮ１、１２に貯蔵された値と関係なく、マッチラインＭＬ０と接地電圧との間に電流パスが形成されて、マッチラインＭＬ０はディスチャージされる。これは、マッチラインＭＬ０を初期化させる時にかなり有用である。一方、ビットライン対（ＢＬ０、／ＢＬ０）に全部ローレベルの電圧が印加されれば、マッチラインＭＬ０と接地電圧との間の電流パスが切れるので、マッチラインＭＬ０の電圧レベルは不変である。これはマッチラインＭＬ０に設定された電圧レベルを維持させるために用いられる。
【００４４】
図６は、図１乃至図３に示した従来技術のＣＡＭセルと、本願発明によるＣＡＭセル、との電力消耗を知るための実験結果を示している。線幅が０.１８μｍである同一のＣＭＯＳ工程により生産されたＣＡＭセル（１０、３０、５０、１１１）のマッチラインと接地電圧との間にキャパシタを連結し、キャパシタのキャパシタンスにより消費される電力を各々測定した。
【００４５】
図６に示したように、電源電圧ＶＤＤが１.８Ｖであり、入力信号の周波数ｆが５０ＭＨｚである時に、本願発明によるＣＡＭセル１１１の消費電力は、従来のＣＡＭセル１０、３０、５０に比べて消費電力が少ない。
【００４６】
図７は、図５に示した本願発明の望ましい実施例によるＣＡＭセル１１１を、図３に示した従来のＣＡＭセル５０と同一の面積で製作する時に、本願発明のＣＡＭセル１１１と図３に示した従来のＣＡＭセル５０との遅延時間を、比較して示している。ここで、遅延時間とは、ビットライン対とワードラインとに所定の信号を印加した後に、マッチラインがディスチャージされるのにかかる時間を意味する。
【００４７】
図７に示したように、本願発明のＣＡＭセル１１１と図３のＣＡＭセル５０とが同一の面積である時に、ＰＭＯＳトランジスタ５６、５８を用いて、動作速度がかなり速い図３のＣＡＭセル５０より、本願発明のＣＡＭセル１１１が１１−１８％さらに速い動作速度を示した。さらに、本願発明は、動作速度は速いが、回路面積の占有量が多いＰＭＯＳトランジスタを使用しなくても、速い動作速度が得られるので、図３に示したＣＡＭセル５０に比べて、回路面積を減らすことができる。
【００４８】
このような実験結果に示したように、本願発明のＣＡＭセルは、従来技術に比べて消費電力が少ない。また、高い集積度を有し、動作速度が速い。
【００４９】
望ましい実施例を用いて本発明を説明したが、本発明の範囲は開示された実施例に限定されない。したがって、請求範囲はそのような変形例及びそれと類似の構成を全部含むこととして、可能な限り広く解釈されるべきである。
【００５０】
【発明の効果】
このような本発明によると、本願発明のＣＡＭセルは、従来技術に比べて消費電力が少ない。また高い集積度を有し、動作速度が速い。
【図面の簡単な説明】
【図１】従来のＣＡＭセルの一例を示す図面。
【図２】従来のＣＡＭセルの他の例を示す図面。
【図３】従来のＣＡＭセルのまた他の例を示す図面。
【図４】本発明の望ましい実施例によるＣＡＭセルを備えたコンテント・アドレッセブル・メモリの構成を示す図面。
【図５】本発明の望ましい実施例によるＣＡＭセルの詳細の回路構成を示す図面。
【図６】図１乃至図３に示した従来技術のＣＡＭセルと本願発明によるＣＡＭセルの電力消耗を知るための実験結果を示す図面。
【図７】図５に示した本願発明の望ましい実施例によるＣＡＭセルを、図３に示した従来のＣＡＭセルと同一の面積で製作する時に、本願発明のＣＡＭセルと図３に示した従来のＣＡＭセルとの遅延時間を比べて示した図である。
【符号の説明】
１０、３０、１１１−１１９  ＣＡＭセル
ＷＬ０−ＷＬｍ  ワードライン
ＢＬ０−ＢＬｎ、／ＢＬ０−ＢＬｎ  ビットライン
ＭＬ０−ＭＬｎ  マッチライン
１２１−１２３  プリチャージトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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