(57)【特許請求の範囲】
【請求項１】
基板にトンネリングゲート絶縁膜及び第１導電膜を形成する段階と、
前記第１導電膜上に、第１方向に線形に延びたギャップを有し前記第１導電膜とエッチング選択比を有する補助膜パターンを形成する段階と、
前記補助膜パターンが形成された基板に第２導電膜を積層し全面エッチングして前記補助膜パターンの側壁に前記第１導電膜と連結される第２導電膜スペーサを形成する段階と、
熱酸化を行って前記ギャップ内の前記第２導電膜スペーサ上および前記第１導電膜上部に熱酸化膜を形成し、この際、前記第２導電膜スペーサの内部は熱酸化されず、フローティングゲートの鋭いチップ部分となる段階と、
前記第２導電膜スペーサ上を含む基板全面に前記第１導電膜及び前記補助膜パターンとエッチング選択比を有する第１絶縁物質膜を積層する段階と、
前記第１絶縁物質膜に対する全面異方性エッチングを行って前記補助膜パターンの側壁に前記ギャップの一部を充填し前記ギャップの中央部で前記第１導電膜を露出させるように第１スペーサを形成する段階とを備えることを特徴とするスプリットゲート型フラッシュメモリ形成方法。
【請求項２】
前記第１導電膜及び前記第２導電膜はポリシリコンで形成し、
前記補助膜パターンはシリコン窒化膜、前記第１絶縁物質膜はＣＶＤ酸化膜で形成することを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項３】
前記第１導電膜積層後トレンチ型素子分離膜を形成する段階を備えることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項４】
前記トンネリングゲート絶縁膜形成前に素子分離膜形成段階を備え、
前記第２導電膜スペーサ形成後前記第１絶縁物質膜形成前にパターニングによって前記素子分離膜上で前記第１方向と横切る第２方向に前記第１導電膜及び前記第２導電膜スペーサを除去する段階を備えることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項５】
前記補助膜パターンを形成する段階と前記第２導電膜スペーサを形成する段階との間に、
前記補助膜パターンとの境界にバーズビークを形成するため前記第１導電膜表面に対する酸化を実施する段階と、
前記酸化された第１導電膜表面を除去する段階とを付加的に備えることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項６】
前記第１スペーサを形成する段階に続いて、
前記第１スペーサ及び前記補助膜パターンをエッチングマスクとして前記第１導電膜をエッチングして除去する段階と、
前記第１スペーサ及び前記補助膜パターンをイオン注入マスクとして不純物イオン注入を実施して前記ギャップの中央部の基板に共通ソース領域を形成する段階と、
第３導電膜を積層し平坦化を実施して前記共通ソース領域と連結される共通ソースラインを形成する段階と、
前記補助膜パターンをエッチングで除去し前記補助膜パターン下部の第１導電膜を異方性エッチングで除去する段階と、
前記補助膜パターンが除去されて露出した第１スペーサ側壁に接する第４導電膜パターンを形成してコントロールゲートラインを形成する段階と、
前記コントロールゲートライン形成に次いで露出した基板に不純物イオン注入を実施してドレイン領域を形成する段階とを付加的に備えることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項７】
前記ドレイン領域を形成する不純物イオン注入の前に前記コントロールゲートラインの側壁に絶縁膜よりなる第２スペーサを形成する段階を付加的に備えることを特徴とする請求項６に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項８】
前記コントロールゲートラインを形成する段階は、
第４導電膜を積層する段階と、
前記第４導電膜上に第２補助膜を積層する段階と、
基板上の前記第４導電膜上面より高い位置で基板全面を平坦化させる段階と、
露出した前記共通ソースラインと前記第４導電膜表面とを熱酸化して酸化膜を形成する段階と、
前記酸化膜をエッチングマスクとして前記第２補助膜、前記第４導電膜に対する異方性エッチングを実施する段階とを備えてなることを特徴とする請求項６に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項９】
前記第３導電膜と前記第４導電膜とはポリシリコンで形成することを特徴とする請求項８に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項１０】
前記第２補助膜はシリコン窒化膜、シリコン窒化酸化膜のうち一つよりなることを特徴とする請求項８に記載のスプリットゲート型フラッシュメモリ形成方法。
【請求項１１】
基板上にトンネリングゲート絶縁膜、第１導電膜パターン、第１方向に線形に延びたギャップを有する補助膜パターンが順次形成され、基板内には素子分子膜が形成された状態を得る段階と、
基板全面に対する第２導電膜の形成と全面異方性エッチングにより、前記補助膜パターンの側壁に前記第１導電膜パターンと連結される第２導電膜スペーサを形成し、同時に第１導電膜パターンと素子分離膜との段差部にも第２導電膜からなるスペーサを形成する段階と、
熱酸化を行って前記ギャップ内の前記第２導電膜スペーサ上および前記第１導電膜パターン上部に熱酸化膜を形成し、この際、前記第２導電膜スペーサの内部は熱酸化されず、フローティングゲートの鋭いチップ部分となり、かつ、前記第１導電膜パターンと前記素子分離膜との段差部では、前記第２導電膜からなるスペーサにより、それより内側の基板および第１導電膜パターンが酸化されることを抑制する段階と、
基板全面に対する第１絶縁物質膜の形成と全面異方性エッチングにより、前記補助膜パターンの側壁に前記ギャップの一部を充填するように第１スペーサを形成し、前記ギャップの中央部では前記第１導電膜パターンを露出させる段階とを備えることを特徴とするスプリットゲート型フラッシュメモリ形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ形成方法に関するものであり、より詳しくはスプリットゲート型フラッシュメモリ形成方法に関するものである。
【０００２】
【従来の技術】
【特許文献１】
米国特許第５０２９１３０号
【０００３】
フラッシュメモリは素子集積度を高めることができる構造を有するという長所と、不揮発性メモリという長所を有するので近来多く研究され開発されるメモリ装置である。通常のフラッシュメモリ装置でメモリセルのゲートは互いに上下に誘電体膜を挟んで形成されるフローティングゲートとコントロールゲートとを有する。一方、消去動作がフローティングゲートからワードライン側に行われるようにして消去電圧を相対的に低めることができる新たな方式の二重ゲート構造不揮発性メモリが開発されている。新たな方式の二重ゲート構造ではフローティングゲートとコントロールゲートとが横方向に並んで形成されてその対向面が相対的に少なくなっており、トンネリングはフローティングゲートの鋭角に形成された部分で集中的になされる（特許文献１参照）。
【０００４】
図１及び図２はフローティングゲートとコントロールゲートとが誘電体膜で離隔されて横方向に並んで形成された不揮発性メモリ装置のセルトランジスタでプログラミングと消去とが行われる方法を説明するための断面図である。
【０００５】
図１を参照すると、プログラミングのために共通ソースライン２１に高電圧Ｖｄｄが印加され、コントロールゲートライン１２０にスレッショルド電圧Ｖｔｈが印加される。ドレイン領域１０９及び基板１００には零電位（０Ｖｏｌｔ）が印加される。従って、ドレイン領域１０９からソース領域１１０へ電子が移動しながらトンネリングゲート絶縁膜１５を通過してフローティングゲート１３０に電子が蓄積される。即ち、プログラミングがなされる。
【０００６】
図２によると、消去のために共通ソースライン２１に零電位が印加され、コントロールゲートライン１２０には高電圧Ｖｄｄが印加される。ドレイン領域１０９及び基板１００には零電位が印加される。従って、トンネリングゲート絶縁膜１５を通過してフローティングゲート１３０に蓄積された電子がコントロールゲートライン１２０の高電圧に引かれてトンネリングを起こしながら移動する。即ち、消去がなされる。この際、フローティングゲート１３０の電子は尖って形成されたチップ部分２３に電界が集中するためチップ部分２３近隣の絶縁膜を通じてコントロールゲートライン１２０に移動する。
【０００７】
図３は従来のスプリットゲート型フラッシュメモリでセル領域にトランジスタ素子が形成された状態でのレイアウトを示す平面図であり、図４乃至図１１は図３のＡＡ方向に切断した断面を通じて図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【０００８】
図３を参照すると、ＡＡ方向に活性領域１０１が形成され、活性領域１０１の両側に活性領域１０１と並んで素子分離膜１０３が形成される。ＡＡ方向の中央でＣＣ方向に位置するのは共通ソース領域１１０或いは共通ソースラインであり、その両側に共通ソースラインと平行にスペーサ酸化膜１１５、コントロールゲートライン或いはワードライン１２０、スペーサ窒化膜１２５、基板露出部が形成されている。
【０００９】
活性領域１０１と基板露出部が互いに横切る部分には基板にドレイン領域１０９が形成され、この領域１０９には後続工程でビットラインコンタクト１０７が形成される。そして、ビットライン１０５は太い線で表示されたように活性領域１０１を覆いながら活性領域１０１の方向に長く形成される。活性領域１０１とスペーサ酸化膜１１５とが互いに横切る部分にはスペーサ酸化膜１１５下にフローティングゲート１３０が形成される。
【００１０】
以下、図４乃至図１１を通じてセルトランジスタが形成される初期工程の一部を述べる。
【００１１】
先ず、図３及び図４を参照すると、基板１００にトンネリングゲート絶縁膜１５とフローティングゲート膜が積層された後にトレンチ型フィールド酸化膜（トレンチ型素子分離膜：図３の１０３）が形成される。この際、フローティングゲート膜は一部除去されフローティングゲート膜パターン１３１として残る。場合により、素子分離された基板にトンネリングゲート絶縁膜とフローティングゲート膜が形成され、パターニングを通じてフローティングゲート膜パターンを活性領域上にのみ残すことができる。基板１００の全面にシリコン窒化膜を積層し、パターニングを通じて図３の共通ソース領域１１０及びスペーサ酸化膜１１５を露出させるシリコン窒化膜パターン１３５を形成する。シリコン窒化膜パターン１３５の間に現れたフローティングゲート膜パターン１３１に対する部分熱酸化を実施する。すると、シリコン窒化膜パターン１３５の間のフローティングゲート膜パターン１３１の上部が酸化されながらシリコン窒化膜パターン１３５との境界部でシリコン窒化膜パターン１３５下に酸化膜１３３が浸透する様相のバーズビークが形成される。
【００１２】
図３及び図５を参照すると、フローティングゲート膜パターン１３１の酸化された上部を除去するか或いは除去しない状態で基板の全面にコンフォーマルなスペーサ用シリコン酸化膜を形成する。このスペーサ用シリコン酸化膜に対するエッチバックを実施してシリコン窒化膜パターン１３５の側壁にスペーサ酸化膜１１５を残す。この際、スペーサ酸化膜１１５の間には酸化されないフローティングゲート膜パターン１３１が現れる。スペーサ酸化膜１１５とシリコン窒化膜パターン１３５をエッチングマスクとしてフローティングゲート膜パターン１３１に対するエッチングを続けて、現れたフローティングゲート膜パターン１３１を除去する。この際、トンネリングゲート絶縁膜１５も共に除去されてシリコン基板１００が現れることになる。次いで、全面不純物イオン注入を実施して、露出した基板１００の部位に共通ソース領域１１０を形成する。この際、ドーズ（ｄｏｓｅ）量は１０１５ｉｏｎｓ／ｃｍ２程度の濃度とする。共通ソース領域１１０は後続熱処理段階で拡張されてフローティングゲート領域と一部重なる。
【００１３】
一方、共通ソース領域１１０で基板１００が露出した状態でスペーサ酸化膜１１５の下部にフローティングゲート膜パターン１３１の切断面が現れる。不純物イオン注入の前後に熱酸化を実施するか、ＣＶＤ酸化膜を薄く形成してフローティングゲート膜パターン１３１の切断面を酸化膜でカバーする。
【００１４】
図３及び図６を参照すると、図５の状態で共通ソース領域１１０のシリコン酸化膜等を除去し、基板の全面にポリシリコン膜を積層してスペーサ酸化膜の間の空間を充填する。ＣＭＰやエッチバックを通じてシリコン窒化膜パターン１３５の上面でポリシリコン膜を除去する。従って、基板が露出した共通ソース領域１１０上に、スペーサ酸化膜１１５の間の空間にのみポリシリコン膜が残留して共通ソースライン２１が形成される。
【００１５】
図３及び図７を参照すると、図６の状態でシリコン窒化膜パターン１３５を燐酸等により除去する。次いで、スペーサ酸化膜１１５をエッチングマスクとして異方性エッチングを実施してシリコン窒化膜パターン１３５の下部にあったフローティングゲート膜パターン１３１を除去してフローティングゲート１３０を形成する。この際、共通ソースライン２１の上部も一部が共に除去される。又、最初に形成されたトンネリングゲート絶縁膜１５も共に除去されて基板１００が露出されることになる。基板１００の全面にＣＶＤ酸化膜をコンフォーマルに薄く形成するか熱酸化によって、スペーサ酸化膜１１５下の露出したフローティングゲート１３０の側壁及び露出した基板１００表面を覆う酸化膜１１６を形成する。この過程でフローティングゲート１３０の側壁が一部酸化されながら側方に一部突出することになる。
【００１６】
図８を参照すると、図７の状態で基板全面にコントロールゲートライン或いはワードラインを形成するためのポリシリコン膜１４３とシリコン窒化膜１４５とをコンフォーマルに形成する。シリコン窒化膜はシリコン窒化酸化膜等に代替することができる。
【００１７】
図９を参照すると、図８の状態でＣＭＰによって共通ソースライン２１の上面を基準に全面を平坦化させる。すると、スペーサ酸化膜１１５の側方にはポリシリコン膜１４３′が現れ、より外側ではシリコン窒化膜１４５′に覆われてポリシリコン膜１４３′が現れない。現れた共通ソースライン２１とポリシリコン膜１４３′の上面に熱酸化によってシリコン酸化膜１４７を形成する。
【００１８】
図１０を参照すると、図９の段階で形成されたシリコン酸化膜１４７とスペーサ酸化膜１１５とをエッチングマスクとして基板の他の部分にあるシリコン窒化膜１４５′とポリシリコン膜１４３′とを順次に除去する。従って、スペーサ酸化膜１１５の共通ソースライン２１と反対側側壁にはポリシリコンパターンが残留してコントロールゲートライン（ワードラインでもある）１２０が形成される。
【００１９】
本例とは違って、図８の段階でポリシリコン膜１４３をコンフォーマルに積層した後全面異方性エッチングを行ってスペーサ酸化膜１１５の側面にスペーサ形態にポリシリコンパターンを残留させることも可能である。
【００２０】
図１１を参照すると、図１０のようにポリシリコンパターン、即ちコントロールゲートライン１２０が形成された状態で再びシリコン窒化膜の積層を実施し、さらに全面異方性エッチングを行って、コントロールゲートライン１２０のスペーサ酸化膜１１５と反対側側面にスペーサ窒化膜１２５を残す。そして、スペーサ窒化膜１２５の外側に基板１００の活性領域が現れた状態で高濃度不純物イオン注入を実施する。従って、ドレイン領域１０９が形成される。後続熱処理によってドレイン領域１０９もスペーサ窒化膜１２５下に拡大させることができる。
【００２１】
以後全面に層間絶縁膜を積層し平坦化した後ビットラインコンタクトホールを形成し、その上にメタル等の導電膜の積層とパターニングとを行ってビットラインコンタクト及びビットラインを形成する等の通常の工程が付加的になされる。
【００２２】
【発明が解決しようとする課題】
ところが、以上の工程で形成されるフラッシュメモリのセルトランジスタでは、工程による幾つかの問題点が発生する。
【００２３】
先ず、図２で示されたように消去動作がよく行われるためにはフローティングゲートのチップ部分に電界が集中するようにチップ部分が鋭角に形成されなければならない。図４乃至図８に示すフローティングゲート形成工程を参照すると、チップ部分を鋭い鋭角に形成することに関連する工程は図４及び図８の工程である。図４に示されるフローティングゲート膜パターン１３１の部分酸化工程で形成される酸化膜１３３の両端のバーズビークが短く、急激な傾斜に形成されなければならず、図７のエッチング段階でフローティングゲート膜パターン１３１に対するエッチングが異方性より行われなければならない。
【００２４】
しかし、図４の酸化工程でフローティングゲート膜パターン１３１は下側がフローティングゲートにならなければならないため上部のみ酸化されなければならない。したがって、酸化工程に制限が伴うためフローティングゲート膜パターン１３１の上部熱酸化を通じて厚い酸化膜形成が難しく、シリコン窒化膜パターン１３５との境界部に短く、急激な傾斜のバーズビークを形成し難い。結局、フローティングゲート１３０のチップ部分（図１の２３）を鋭い鋭角に形成するのが難しくなる。
【００２５】
又、図４のようなフローティングゲート膜パターン１３１の部分酸化工程でフローティングゲート膜パターン１３１の酸化は上部に限定されない。即ち、図３のＢＢの断面を示す図１２を見ると、図４の酸化工程が行われる時フローティングゲート膜パターン１３１は上面だけではなく、素子分離膜１０３近隣の側部も露出されている。従って、フローティングゲート膜パターン１３１の上部酸化膜１３３の形成と共に側部から流入される酸素は図１３のようにフローティングゲート膜パターン１３１の側部１３４及び側部に近い下部１５１も酸化させる。
【００２６】
素子分離膜１０３の近隣でフローティングゲート膜パターン１３１の下部が酸化されると、フローティングゲート膜パターン１３１の下部にあるトンネリングゲート絶縁膜１５がチャンネル両側部側で厚くなる（図１３の１５１参照）。すると、プログラム段階で電子は厚くなったトンネリングゲート絶縁膜（１５１参照）を通過しにくく、結局フローティングゲートに電子を蓄積させるためにより多くの時間が要求される。即ち、セルメモリトランジスタでプログラム動作速度が遅くなる。
【００２７】
さらに、図３のＢＢの断面を示す図１３で示すように図４の酸化工程が行われる時、素子分離膜１０３の近隣に位置したフローティングゲート膜パターン側部１３４が酸化されると、活性領域の一部は酸化されたフローティングゲート膜パターン側部１３４により覆われた状態になる。そして、図５のようなスペーサ酸化膜１１５の形成のためのエッチバック工程でフローティングゲート膜パターン１３１の酸化された側部１３４が除去されて基板１００が露出される。次いで、共通ソース領域を露出させるためにフローティングゲート膜パターン１３１をエッチングする時、現れた基板部分も同時にエッチングされる。
【００２８】
結果的に、図３のＣＣ断面を示す図１４で示すように共通ソース領域１１０の両側で基板が除去されて溝１６１が形成されるピッチング（ｐｉｔｔｉｎｇ）現象が発生する。したがって、もし共通ソース領域１１０形成用の不純物イオン注入が充分に深くなければ、ピッチングによる溝１６１に充填される共通ソースラインが溝１６１近隣のシリコン基板１００と直接触れて電流漏洩を起すことになる。
【００２９】
本発明は上記の点に鑑みなされたもので、その目的は、チップ部分を鋭角に形成することができるスプリットゲート型フラッシュメモリ形成方法を提供することにある。
【００３０】
さらに、本発明は、フローティングゲート下部のトンネリングゲート絶縁膜が厚くなることを防止することができるスプリットゲート型フラッシュメモリ形成方法を提供することを他の目的とする。
【００３１】
さらに、本発明は、ソース領域のピッチング現象と、それによる電流漏洩の問題を防止することができるスプリットゲート型フラッシュメモリ形成方法を提供することをさらに他の目的とする。
【００３２】
【課題を解決するための手段】
本発明は、スプリットゲート型フラッシュメモリ形成方法において、シリコン窒化膜パターンの間にフローティングゲート膜が露出した状態でシリコン窒化膜パターンの側壁に導電膜スペーサを形成し後続工程を実施する。この際、導電膜スペーサは完成したフラッシュメモリでフローティングゲートのチップ部分を形成する。即ち、従来はシリコン窒化膜パターンの間にフローティングゲート膜が露出した状態でフローティングゲート膜酸化によるバーズビークを形成しこの部分を異方性エッチングしてフローティングゲートのトンネリングチップを形成したが、本発明では、フローティングゲート膜上でシリコン窒化膜パターンの側壁にスペーサを形成してトンネリングチップを形成する。
【００３３】
従って、本発明の方法はスプリットゲート型フラッシュメモリ形成方法において、基板にトンネリングゲート絶縁膜及び第１導電膜を形成する段階と、第１導電膜上に第１方向に線形ギャップを有し第１導電膜とエッチング選択比を有する補助膜パターンを形成する段階と、基板に第２導電膜を積層し全面エッチングして補助膜パターンの側壁に第１導電膜と連結される第２導電膜スペーサを形成する段階と、第２導電膜スペーサ上を含む基板全面に第１導電膜及び補助膜パターンとエッチング選択比を有する第１絶縁物質膜を積層する段階と、第１絶縁物質膜に対する全面異方性エッチングを行って補助膜パターンの側壁に線形ギャップの一部を充填し線形ギャップの中央部で第１導電膜を露出させるように第１スペーサを形成する段階とを備えることを特徴とする。
【００３４】
通常、第１及び第２導電膜はポリシリコンで形成し、補助膜パターンはシリコン窒化膜、第１絶縁物質膜はＣＶＤ酸化膜で形成する。
【００３５】
本発明で素子分離膜はトンネリングゲート絶縁膜及び第１導電膜積層後トレンチ型に形成されるのが一般的である。また、第２導電膜スペーサ形成後に表面を酸化させる段階が付加的に備えられる。
【００３６】
一方、トンネリングゲート絶縁膜形成前に素子分離膜を先に形成することができる。素子分離膜形成後に第１導電膜を形成する場合、第１導電膜のパターニングが必要である。第２導電膜スペーサ形成後第１絶縁物質膜形成前に第１導電膜のパターニングを実施すると、該パターニングによって第１方向と横切る第２方向で第１導電膜及び第２導電膜スペーサを除去して隣接フローティングゲート間の分離を確実に行うことができる。
【００３７】
本発明で補助膜パターンの間に第１導電膜が現れた状態で続いて第２導電膜スペーサを形成することができるが、補助膜パターンとの境界にバーズビークを形成するための第１導電膜表面に対する酸化を先ず実施し、酸化された部分を除去する段階後に第２導電膜スペーサを形成してチップ部分を補強することもできる。さらに、望ましくは、第２導電膜スペーサ形成後表面酸化が行われる。
【００３８】
本発明で第１スペーサを形成した後に行われる工程は従来のスプリットゲート型フラッシュメモリ形成方法と同一に実施することができる。即ち、第１スペーサ及び補助膜パターンをエッチングマスクとして第１導電膜をエッチングして除去する段階と、第１スペーサ及び補助膜パターンをイオン注入マスクとして不純物イオン注入を実施して線形ギャップの中央部の基板に共通ソース領域を形成する段階と、第３導電膜を積層し平坦化して共通ソース領域と連結される共通ソースラインを形成する段階と、補助膜パターンをエッチングで除去し補助膜パターン下部の第１導電膜を異方性エッチングで除去して第１スペーサ下に残留した第１導電膜及び第２導電膜スペーサよりなるフローティングゲートを形成する段階と、補助膜パターンが除去されて露出した第１スペーサ側壁に接する第４導電膜パターンを形成してコントロールゲートラインを形成する段階と、基板に不純物イオン注入を実施してドレイン領域を形成する段階とが順次行われる。又、ドレイン領域を形成する前にコントロールゲートライン側壁に第２絶縁物質膜、例えばシリコン窒化膜で第２スペーサを形成する段階を備えることができる。
【００３９】
一方、コントロールゲートラインを形成する段階は、第４導電膜を積層する段階と、第４導電膜上に第２補助膜を積層する段階と、基板上の第４導電膜上面より高い位置で基板全面を平坦化させる段階と、露出した共通ソースラインと第４導電膜表面を熱酸化して酸化膜を形成する段階と、酸化膜をエッチングマスクとして第２補助膜、第４導電膜に対する異方性エッチングを実施する段階とを備えてなる。通常、第３、第４導電膜はポリシリコンであり、第２補助膜はシリコン窒化膜、またはシリコン窒化酸化膜で形成される。
【００４０】
また、本発明は、基板上にトンネリングゲート絶縁膜、第１導電膜パターン、第１方向に線形ギャップを有する補助膜パターンが順次形成され、基板内には素子分子膜が形成された状態を得る段階と、基板全面に対する第２導電膜の形成と全面異方性エッチングにより、前記補助膜パターンの側壁に前記第１導電膜パターンと連結される第２導電膜スペーサを形成し、同時に第１導電膜パターンと素子分離膜との段差部にも第２導電膜からなるスペーサを形成する段階と、熱酸化を行って前記第２導電膜スペーサ上および前記第１導電膜パターン上部に熱酸化膜を形成し、この際、前記第１導電膜パターンと前記素子分離膜との段差部では、前記第２導電膜からなるスペーサにより、それより内側の基板および第１導電膜パターンが酸化されることを抑制する段階と、基板全面に対する第１絶縁物質膜の形成と全面異方性エッチングにより、前記補助膜パターンの側壁に前記線形ギャップの一部を充填するように第１スペーサを形成し、前記線形ギャップの中央部では前記第１導電膜パターンを露出させる段階とを備えることを特徴とする。
【００４１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を詳細に説明する。なお、工程の各段階を示す図１５ないし図１８において、それぞれ(ａ)は図３のＡＡ方向に切断した断面図を示し、それぞれ(ｂ)は図３のＣＣ方向に切断した断面図を示す。
【００４２】
先ず、補助膜パターン２０７の形成までの工程を述べると、基板２０１にトンネリングゲート絶縁膜２０３を基板２０１の熱酸化によって５０乃至１００Å厚さで形成する。次に、トンネリングゲート絶縁膜２０３上に第１導電膜としてポリシリコン膜を４００Å厚さで形成する。次に、パターニング工程によって第１導電膜パターン２０５が形成された状態で基板２０１にトレンチ型素子分離膜１０３を形成する。この際、活性領域は基板上一方向に長く形成され、図３のように活性領域１０１と素子分離膜１０３或いはフィールド酸化膜は互いに並んで形成される。また、活性領域上はトンネリングゲート絶縁膜２０３と第１導電膜パターン２０５とで覆われた状態になる。素子分離膜１０３の形成に使用されたエッチング阻止膜パターンが除去された状態で基板全面にシリコン窒化膜よりなる補助膜を３０００Å乃至４０００Å厚さで形成しパターニングして一方向と垂直に横切る方向、即ち本発明の第１方向にギャップを有するように補助膜パターン２０７を形成する。この際、ギャップを通じて現れる活性領域は第１導電膜パターン２０５で覆われており、素子分離膜１０３は洗浄工程等で少しエッチングされてシリコン基板２０１上面と殆ど同じ位置にある。図１５(ａ)，(ｂ)はこの状態で図３のＡＡ方向及びＣＣ方向に基板を切断した断面を各々示す。
【００４３】
次いで、基板全面に第２導電膜としてポリシリコン膜がコンフォーマルに２００Å乃至３００Å厚さで薄く積層される。この第２導電膜形成前に、基板に対する熱酸化を行って、露出した第１導電膜パターン２０５の上部に熱酸化膜を形成し補助膜パターン境界部に熱酸化膜のバーズビーク（ｂｉｒｄ′ｓ  ｂｅａｋ）を形成し、その熱酸化膜をさらに除去する工程を付加的に実施することができる。次いで、第２導電膜に対する全面異方性エッチングを行うことにより、補助膜パターン２０７の側壁に第２導電膜スペーサ２０９を形成する。このとき、活性領域の第１導電膜パターン２０５と素子分離膜１０３との段差部分にもスペーサ２１１が形成される。但し、この際エッチングの異方性を減らす方法等で第２導電膜スペーサ２０９の高さを低めることが望ましい。図１６(ａ)，(ｂ)はこの状態で図３のＡＡ方向及びＣＣ方向に基板を切断した断面を各々示す。
【００４４】
続いて第２導電膜スペーサ２０９が形成された基板に熱酸化を実施する。従って、第２導電膜スペーサ２０９の上及び第１導電膜パターン２０５の上部に熱酸化膜２１５が形成される。この際、図１７(ａ)で見られるように第２導電膜スペーサ２０９が補助膜パターン２０７及び第１導電膜パターン２０５′と接した部分即ち、スペーサ２０９の内部は熱酸化されない。だから、熱酸化されない部分は導電膜として残って、後で完成するフローティングゲートの鋭いチップ部分を形成することができる。一方、図１６(ｂ)のスペーサ２１１の部分は熱酸化過程で活性領域の基板内部に酸素が拡散されることを遮断する役割をする。従って、図１７(ｂ)に示されるように、スペーサ２１１自体は大部分酸化されるが、その内側に隣接した基板及び第１導電膜パターン２０５′が酸化されることを抑制する作用をする。従って、従来のように素子分離膜１０３の周辺のトンネリングゲート絶縁膜２０３が厚くなる問題と、第１導電膜パターン２０５の側壁が酸化されて後続工程で除去されることにより共通ソース領域の両側にピッチング現象が発生することを防ぐことができる。
【００４５】
一方、素子分離膜領域にも補助膜パターンの側壁の下部に第２導電膜スペーサが形成されて残存する。しかし、素子分離膜領域のこれら第２導電膜スペーサは後続熱酸化工程で下部素子分離膜の影響等で大部分酸化されるためフローティングゲート間の連結は防止される。特に、素子分離膜形成後トンネリングゲート絶縁膜と第１導電膜が形成される実施形態では、第２導電膜スペーサ形成後パターニング工程を通じて素子分離膜上で第１導電膜、第２導電膜スペーサが除去されるため、フローティングゲート間の連結は問題にならない。
【００４６】
図１８(ａ)，(ｂ)はスプリットゲート型フラッシュメモリ形成工程の次の段階を示した工程断面図であり、２３５はスペーサ酸化膜、２１０は共通ソース領域である。従来の図５で示された形態とフローティングゲートチップ部分２１９を除いて変化がないことが分かる。
【００４７】
以後の工程も図６乃至図１１に示されたスプリットゲート型フラッシュメモリ形成のための従来の方法と同一に実施することができ、フローティングゲートチップ部分を除いて変化なしに実施される。
【００４８】
【発明の効果】
以上のように本発明によると、導電膜スペーサを作る簡単な工程追加によって、チップ部分をより信頼性があるように鋭角に形成することができて消去動作が円滑に行われるようにすることができ、さらにフローティングゲートの下部のトンネリングゲート絶縁膜が厚くなることを防止することができてプログラミング動作速度の低下を防止することができる。さらに、ソース領域で基板が掘られるピッチング現象と、それによる電流漏洩の問題を防止することができる。
【図面の簡単な説明】
【図１】スプリットゲート型不揮発性メモリ装置のセルトランジスタでプログラミングが行われる方法を説明するための断面図である。
【図２】スプリットゲート型不揮発性メモリ装置のセルトランジスタで消去が行われる方法を説明するための断面図である。
【図３】従来のスプリットゲート型フラッシュメモリでセル領域にトランジスタ素子が形成された状態でのレイアウトを示す平面図である。
【図４】図３のＡＡ方向に切断した断面を示し、図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【図５】図３のＡＡ方向に切断した断面を示し、図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【図６】図３のＡＡ方向に切断した断面を示し、図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【図７】図３のＡＡ方向に切断した断面を示し、図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【図８】図３のＡＡ方向に切断した断面を示し、図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【図９】図３のＡＡ方向に切断した断面を示し、図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【図１０】図３のＡＡ方向に切断した断面を示し、図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【図１１】図３のＡＡ方向に切断した断面を示し、図３のようなレイアウトを形成する工程の一部を示す工程断面図である。
【図１２】従来技術の問題点を示すため図４のような工程段階で図３のＢＢ方向に切断した断面を示す工程断面図である。
【図１３】従来技術の問題点を示すため図４のような工程段階で図３のＢＢ方向に切断した断面を示す工程断面図である。
【図１４】従来技術の問題点を示すため図５のような工程段階で図３のＣＣ方向に切断した断面を示す工程断面図である。
【図１５】本発明によるスプリットゲート型フラッシュメモリ形成方法の実施の形態を説明するための図で、図３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図である。
【図１６】本発明によるスプリットゲート型フラッシュメモリ形成方法の実施の形態を説明するための図で、図３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図である。
【図１７】本発明によるスプリットゲート型フラッシュメモリ形成方法の実施の形態を説明するための図で、図３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図である。
【図１８】本発明によるスプリットゲート型フラッシュメモリ形成方法の実施の形態を説明するための図で、図３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図である。
【符号の説明】
１０３  素子分離膜
２０１  シリコン基板
２０３  トンネリングゲート絶縁膜
２０５，２０５′  第１導電膜パターン
２０７  補助膜パターン
２０９  第２導電膜スペーサ
２１０  共通ソース領域
２１１  スペーサ
２１５  熱酸化膜
２３５  スペーサ酸化膜
【図１】
0004418150.tif 000002
【図２】
0004418150.tif 000003
【図３】
0004418150.tif 000004
【図４】
0004418150.tif 000005
【図５】
0004418150.tif 000006
【図６】
0004418150.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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