(57)【特許請求の範囲】
【請求項１】
半導体基板上に少なくとも第１のトランジスタが形成された半導体装置であって、
前記第１のトランジスタは、
前記半導体基板上に第１の絶縁膜を介して形成された第１のゲートを備え、
前記第１のゲートの一方の片側の前記半導体基板の表面領域に形成された第１の導電領域と、
前記第１のゲートの他方の片側の前記半導体基板の表面領域に形成された第２の導電領域と、
前記第１のゲートの前記一方の片側の下層部位と前記第１の導電領域との間の前記半導体基板の表面領域に形成された第３の導電領域と、
前記第１のゲートの前記他方の片側の下層部位と前記第２の導電領域との間の前記半導体基板の表面領域に形成された第４の導電領域とを備え、
前記第１、第２、第３の導電領域は同一な導電型であり、前記第４の導電領域は前記第３の導電領域の導電型の逆導電型であり、
前記第３の導電領域は前記第１の導電領域より抵抗が高いものであり、
前記第１のゲートは、前記第２の導電領域側に突出部が形成されており、前記第４の導電領域は、前記突出部の両脇における前記半導体基板の表面領域に形成されており、
前記突出部の先端部の下層における前記半導体基板の表面領域には、前記第２の導電領域と同じ導電型の導電領域であって前記第２の導電領域よりも抵抗が高い導電領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、前記半導体基板上に形成された第２のトランジスタを更に有し、
前記第２のトランジスタは、前記半導体基板上に第２の絶縁膜を介して形成された第２のゲートと、一対の導電領域とを備え、
前記一対の導電領域の一方の導電領域と、前記第１の導電領域と第２の導電領域の内のどちらか一方の導電領域とが少なくとも結線されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜は、前記第２の絶縁膜よりも厚く形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第３のトランジスタを更に有し、
前記第３のトランジスタは、前記半導体基板上に第３の絶縁膜を介して形成された第３のゲートと、一対の導電領域とを備え、
前記第２のトランジスタと前記第３のトランジスタによりＣＭＯＳトランジスタが構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
第１の半導体領域と、
前記第１の半導体領域上に第１の絶縁膜を介してパターン形成された第１の導電膜と、
前記第１の導電膜の両側の前記第１の半導体領域の表面領域に不純物が導入されて形成されている一対の第１の拡散層とを備えた半導体装置であって、
一方の前記第１の拡散層は、前記第１の導電膜の一方の側縁部分に整合して形成され、前記第１の半導体領域と同じ導電型の第１の低濃度部位と、前記第１の導電膜の両側の側縁部分を覆うように形成された一対のサイドウォールのうちの一方のサイドウォールに整合して形成され、前記第１の半導体領域と逆導電型の第１の高濃度部位とを少なくとも有して構成されており、
他方の前記第１の拡散層は、前記第１の導電膜の他方の側縁部分に整合して形成され、前記第１の半導体領域と逆導電型の第２の低濃度部位と、前記一対のサイドウォールのうちの他方のサイドウォールに整合して形成され、前記第１の半導体領域と逆導電型の第２の高濃度部位とを有して構成されており、
前記第１の導電膜はゲート電極形状に形成されるとともに、そのゲート幅方向の前記一方の第１の拡散層側に突出部を有しており、前記突出部の側縁部における前記第１の半導体領域の表面領域に、前記第１の低濃度部位が形成されており、
前記突出部の先端部の下層における前記第１の半導体領域の表面領域には、前記第１の高濃度部位と同じ導電型の導電領域であって前記第１の高濃度部位よりも抵抗が高い導電領域が形成されていることを特徴とする半導体装置。
【請求項６】
前記第１の高濃度部位と前記第１の低濃度部位との濃度比が１００のオーダーであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の絶縁膜が、前記第１の導電膜の直下において厚い膜厚に形成されていることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１の低濃度部位の上層は前記サイドウォールによって覆われていることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記第１の高濃度部位の側面から下面にかけての領域を覆うように前記第１の低濃度部位が形成されていることを特徴とする請求項５又は６に記載の半導体装置。
【請求項１０】
前記第２の導電領域と前記第４の導電領域は不純物を含有する導電領域であって、前記第２の導電領域と前記第４の導電領域の不純物濃度比が１００のオーダーであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１１】
前記第２の導電領域の側面から下面にかけての領域を覆うように前記第４の導電領域が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１２】
前記第３の導電領域の不純物濃度は前記第１の導電領域の不純物濃度よりも小さいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１３】
前記第４の導電領域の不純物濃度は前記第２の導電領域の不純物濃度よりも小さいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１４】
前記第２の導電領域は前記第１のトランジスタのドレインとして機能することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１５】
前記第３の導電領域と前記第１の導電領域の不純物の濃度比が１００のオーダーであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１の導電領域の側面から下面にかけての領域を覆うように前記第３の導電領域が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１７】
トランジスタを備えた半導体装置において、
前記トランジスタは、
半導体基板上に絶縁膜を介して形成されたゲートを備え、
前記ゲートの一方の片側の前記半導体基板の表面領域に形成された第１の導電領域と、
前記ゲートの他方の片側の前記半導体基板の表面領域に形成された第２の導電領域とを備え、
前記ゲートは、ゲート幅方向の前記第２の導電領域側に突出部を備え、
少なくとも前記ゲートの前記一方の片側の下層部位と前記第１の導電領域との間の前記半導体基板の表面領域に第３の導電領域を備え、
前記第３の導電領域は、前記第１の導電領域より抵抗が高く、
前記ゲートの前記突出部の先端領域の下層における前記半導体基板の基板表面領域には、前記第２の導電領域より抵抗が高い第４の導電領域が形成され、
前記第１、第２、第３、第４の導電領域は同一な導電型であり、
前記ゲートの前記突出部の側縁部における前記半導体基板の表面領域であって、前記ゲートと前記第２の導電領域との間の領域に、第５の導電領域を備え、
前記第５の導電領域は、前記第３の導電領域の導電型の逆導電型であることを特徴とする半導体装置。
【請求項１８】
前記トランジスタの前記ゲートの側縁を覆うようにサイドウォールが形成され、
前記第３の導電領域と前記第５の導電領域は、前記サイドウォールの下層に形成されていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第２の導電領域は前記トランジスタのドレインとして機能することを特徴とする請求項１７又は１８に記載の半導体装置。
【請求項２０】
半導体基板上に同じ導電型の第１及び第２の素子形成領域と、逆導電型の第３の素子形成領域をそれぞれ画定する第１の工程と、
前記第１〜第３の素子形成領域に第１の絶縁膜を形成する第２の工程と、
前記第１〜第３の素子形成領域上を含む前記半導体基板の全面に導電膜を形成する第３の工程と、
前記第１及び第２の素子形成領域上の前記導電膜のみパターニングして、前記第１及び第２の素子形成領域にそれぞれ所定形状に前記導電膜を残す第４の工程と、
前記第１〜第３の素子形成領域に残存した前記導電膜をマスクとして前記第１及び第２の素子形成領域と逆導電型の第１の不純物を前記第１及び第２の素子形成領域にそれぞれ低濃度に導入する第５の工程と、
残存した前記導電膜を再びパターニングして、前記第２の素子形成領域上の前記導電膜の前記第３の素子形成領域側の一部を除去するとともに、前記第３の素子形成領域に所定形状に前記導電膜を残す第６の工程と、
前記第６の工程のパターニングに用いたエッチングマスクをマスクとして前記第１の不純物と逆導電型の第２の不純物を前記第２及び第３の素子形成領域にそれぞれ低濃度に導入し、前記第２の素子形成領域については前記第１の不純物が導入された部位を逆導電型に変える第７の工程と、
前記第１〜第３の素子形成領域の前記導電膜の側面のみにそれぞれ第２の絶縁膜を形成する第８の工程と、
残存した前記導電膜及び前記第２の絶縁膜をマスクとして、前記第１及び第２の素子形成領域側の前記半導体基板には前記第１の不純物と同じ導電型の第３の不純物を、前記第３の素子形成領域側の前記半導体基板には前記第２の不純物と同じ導電型の第４の不純物を選択的にそれぞれ高濃度に導入する第９の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２１】
前記第２の工程の後、前記第３の工程の前に、前記第１の絶縁膜を選択的に酸化して、前記第２の素子形成領域の前記第１の絶縁膜の一部を厚い膜厚に形成する第１０の工程を更に有し、
前記第４の工程において、前記第２の素子形成領域における前記第１の絶縁膜の厚い膜厚の部位に前記導電膜を残すことを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第６の工程において、前記第２の素子形成領域上の前記導電膜の前記第３の素子形成領域側の一部を除去する際に、前記第３の素子形成領域側の前記導電膜を部分的に残して除去するとともに、
前記第７の工程において、前記導電膜の前記部分的に残った部位の長手方向に近接する前記第２の素子形成領域の部位を元の導電型に保持することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２３】
前記第２の素子形成領域において、導入された前記第３の不純物と前記第１の不純物との濃度比を１００のオーダーとすることを特徴とする請求項２０〜２２のいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
第１の素子形成領域に第１のトランジスタが、第２の素子形成領域に前記第１のトランジスタと逆導電型のチャネルが形成された第２のトランジスタがそれぞれ設けられてなるＣＭＯＳ構造の半導体装置の製造方法において、
前記第１の素子形成領域と前記第２の素子形成領域との間の前記第１の素子形成領域と同じ導電型の部位に第３の素子形成領域を画定し、ゲート絶縁膜を介して前記第１〜第３の素子形成領域を含む全面に導電膜を形成する工程と、
前記導電膜のうち、前記第１及び第３の素子形成領域上の前記導電膜のみをパターニングして、前記第１及び第３の素子形成領域に所定形状にそれぞれ前記導電膜を残す工程と、
残存する前記導電膜をマスクとして、前記第１及び第３の素子形成領域に前記第１及び第３の素子形成領域と逆導電型の第１の不純物を低濃度に導入する工程と、
残存する前記導電膜を再びパターニングして、前記第３の素子形成領域の前記第２のトランジスタ側の前記導電膜の一部を除去するとともに、前記第２の素子形成領域に所定形状に前記導電膜を残す工程と、
前記パターニングに用いたエッチングマスクを用いて、前記第２及び第３の素子形成領域に第１の不純物と逆導電型の第２の不純物を導入し、前記第３の素子形成領域については、前記第２のトランジスタ側の前記第１の不純物の導入部位を低濃度の逆導電型に変える工程と、
前記第１〜第３の素子形成領域に残存する前記導電膜の側面のみに第２の絶縁膜をそれぞれ形成する工程と、
残存する前記導電膜及び前記第２の絶縁膜をマスクとして、前記第１及び第３の素子形成領域には前記第１の不純物と同じ導電型の第３の不純物を、前記第２の素子形成領域には前記第２の不純物と同じ導電型の第４の不純物を選択的にそれぞれ高濃度に導入する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２５】
前記第１の絶縁膜を選択的に酸化して、前記第３の素子形成領域の前記第１の絶縁膜の一部を厚い膜厚に形成し、この厚い膜厚部位上に前記導電膜を残すようにパターニングすることを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記第３の素子形成領域上の前記導電膜の前記第２のトランジスタ側の一部を除去する際に、前記第２のトランジスタ側の前記導電膜を部分的に残して除去するとともに、
前記導電膜の前記部分的に残った部位の長手方向に近接する前記第３の素子形成領域の部位を元の導電型に保持することを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２７】
前記第３の素子形成領域において、導入された前記第３の不純物と前記第１の不純物との濃度比を１００のオーダーとすることを特徴とする請求項２４〜２６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力保護回路を有する半導体装置及びその製造方法に関し、特に、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを有するＣＭＯＳ構造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置等の入／出力端子には内部回路の耐圧を超える過大なサージ電圧が静電気等によって印加される場合があり、この過大なサージ電圧がそのまま内部回路に印加されると、内部回路が破壊される。そこで、入／出力端子と内部回路との間に入力保護回路を設けて、過大なサージ電圧が入／出力端子に印加されても、内部回路にはこのサージ電圧が印加されないようにしている。
【０００３】
近時では、半導体装置の高集積化及び高機能化が進み、それに伴って入力保護回路の高性能化が要求されており、入力保護回路の破壊耐圧を高くして駆動力の向上を図る試みがなされている。
【０００４】
例えば、特開平７−３２１３２０号公報には、ｐ型半導体基板に形成されるＭＯＳトランジスタにおいて、ドレイン側には通常のｎ型高濃度拡散層を形成し、ソース側のみをＬＤＤ構造とされ、高い破壊耐圧を有するオフセット型のＭＯＳトランジスタが開示されている。
【０００５】
また、特開平６−５３４９７号公報には、ソース及びドレインの双方が、高濃度拡散層とこの高濃度拡散層に隣接した逆導電型の高濃度拡散層とからなり、ブレークダウン電圧を低くして高い破壊耐圧を有するＣＭＯＳトランジスタが開示されている。
【０００６】
また、特開平６−２６０６３８号公報には、ソース及びドレインの少なくとも一方が、その一部が高濃度拡散層とこの高濃度拡散層に隣接した同一導電型の低濃度拡散層とからなり、その他の部位が高濃度拡散層とこの高濃度拡散層に隣接した逆導電型の低濃度拡散層とからなるように構成され、不純物拡散層の接合耐圧の低いＣＭＯＳトランジスタが開示されている。
【０００７】
また、特開平６−６１４３８号公報には、ドレインが、低濃度拡散層と高濃度拡散層とのＬＤＤ構造を有するとともに、更に低濃度拡散層のチャネル側に逆導電型の低濃度拡散層が設けられて構成され、高い破壊耐圧を有するＣＭＯＳトランジスタが開示されている。
【０００８】
【発明が解決しようとする課題】
ところで、ＣＭＯＳトランジスタにおいて、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを効率よく形成することのできる製造方法として、いわゆるスプリットゲート法が提案されている。
【０００９】
このスプリットゲート法は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの各ゲート電極を分割して形成する手法であり、パターニングの際に用いるレジストマスクを、ＬＤＤ構造の構成要素である低濃度のｎ型拡散層やｐ型拡散層を形成する際のイオン注入に兼用して、工程の削減を図る手法であって、コストメリットの高いＣＭＯＳトランジスタの製造方法として注目されている。
【００１０】
そこで、このスプリットゲート法によりＣＭＯＳトランジスタを形成する際に、ＣＭＯＳトランジスタと共に入力保護回路を形成することが考えられる。しかしながら、従来のスプリットゲート法では、ｎチャネル及びｐチャネルともに各々１つずつのトランジスタしか形成することができない。このことは、上述の各特許公開公報に開示された技術においても同様であり、これらの技術に従来のスプリットゲート法を適用することは不可能である。
【００１１】
そこで、本発明の目的は、スプリットゲート法により、ＣＭＯＳトランジスタと共に形成される入力保護回路であり、しかも破壊耐圧が高く高機能性を有する入力保護回路を有する半導体装置及びその製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に少なくとも第１のトランジスタが形成された半導体装置であって、前記第１のトランジスタは、前記半導体基板上に第１の絶縁膜を介して形成された第１のゲートを備え、前記第１のゲートの一方の片側の前記半導体基板の表面領域に形成された第１の導電領域と、前記第１のゲートの他方の片側の前記半導体基板の表面領域に形成された第２の導電領域と、前記第１のゲートの前記一方の片側の下層部位と前記第１の導電領域との間の前記半導体基板の表面領域に形成された第３の導電領域と、前記第１のゲートの前記他方の片側の下層部位と前記第２の導電領域との間の前記半導体基板の表面領域に形成された第４の導電領域とを備え、前記第１、第２、第３の導電領域は同一な導電型であり、前記第４の導電領域は前記第３の導電領域の導電型の逆導電型であり、前記第３の導電領域は前記第１の導電領域より抵抗が高いものであり、前記第１のゲートは、前記第２の導電領域側に突出部が形成されており、前記第４の導電領域は、前記突出部の両脇における前記半導体基板の表面領域に形成されており、前記突出部の先端部の下層における前記半導体基板の表面領域には、前記第２の導電領域と同じ導電型の導電領域であって前記第２の導電領域よりも抵抗が高い導電領域が形成されている。
【００１３】
本発明の半導体装置の一態様例においては、前記半導体装置は、前記半導体基板上に形成された第２のトランジスタを更に有し、前記第２のトランジスタは、前記半導体基板上に第２の絶縁膜を介して形成された第２のゲートと、一対の導電領域とを備え、前記一対の導電領域の一方の導電領域と、前記第１の導電領域と第２の導電領域の内のどちらか一方の導電領域とが少なくとも結線されている。
【００１７】
本発明の半導体装置の一態様例において、前記第１の絶縁膜は、前記第２の絶縁膜よりも厚く形成されている。
【００１８】
本発明の半導体装置の一態様例においては、第３のトランジスタを更に有し、前記第３のトランジスタは、前記半導体基板上に第３の絶縁膜を介して形成された第３のゲートと、一対の導電領域とを備え、前記第２のトランジスタと前記第３のトランジスタによりＣＭＯＳトランジスタが構成されている。
【００１９】
本発明の半導体装置は、第１の半導体領域と、前記第１の半導体領域上に第１の絶縁膜を介してパターン形成された第１の導電膜と、前記第１の導電膜の両側の前記第１の半導体領域の表面領域に不純物が導入されて形成されている一対の第１の拡散層とを備えた半導体装置であって、一方の前記第１の拡散層は、前記第１の導電膜の一方の側縁部分に整合して形成され、前記第１の半導体領域と同じ導電型の第１の低濃度部位と、前記第１の導電膜の両側の側縁部分を覆うように形成された一対のサイドウォールのうちの一方のサイドウォールに整合して形成され、前記第１の半導体領域と逆導電型の第１の高濃度部位とを少なくとも有して構成されており、他方の前記第１の拡散層は、前記第１の導電膜の他方の側縁部分に整合して形成され、前記第１の半導体領域と逆導電型の第２の低濃度部位と、前記一対のサイドウォールのうちの他方のサイドウォールに整合して形成され、前記第１の半導体領域と逆導電型の第２の高濃度部位とを有して構成されており、前記第１の導電膜はゲート電極形状に形成されるとともに、そのゲート幅方向の前記一方の第１の拡散層側に突出部を有しており、前記突出部の側縁部における前記第１の半導体領域の表面領域に、前記第１の低濃度部位が形成されており、前記突出部の先端部の下層における前記第１の半導体領域の表面領域には、前記第１の高濃度部位と同じ導電型の導電領域であって前記第１の高濃度部位よりも抵抗が高い導電領域が形成されている。
【００２０】
本発明の半導体装置の一態様例においては、前記第１の高濃度部位と前記第１の低濃度部位との濃度比が１００のオーダーである。
【００２１】
本発明の半導体装置の一態様例においては、前記第１の絶縁膜が、前記第１の導電膜の直下において厚い膜厚に形成されている。
【００２４】
本発明の半導体装置の一態様例においては、前記第１の低濃度部位の上層は前記サイドウォールによって覆われている。
【００２５】
本発明の半導体装置の一態様例においては、前記第１の高濃度部位の側面から下面にかけての領域を覆うように前記第１の低濃度部位が形成されている。
【００２６】
本発明の半導体装置の一態様例においては、前記第２の導電領域と前記第４の導電領域は不純物を含有する導電領域であって、前記第２の導電領域と前記第４の導電領域の不純物濃度比が１００のオーダーである。
【００２７】
本発明の半導体装置の一態様例においては、前記第２の導電領域の側面から下面にかけての領域を覆うように前記第４の導電領域が形成されている。
【００２８】
本発明の半導体装置の一態様例においては、前記第３の導電領域の不純物濃度は前記第１の導電領域の不純物濃度よりも小さい。
【００２９】
本発明の半導体装置の一態様例においては、前記第４の導電領域の不純物濃度は前記第２の導電領域の不純物濃度よりも小さい。
【００３０】
本発明の半導体装置の一態様例において、前記第２の導電領域は前記第１のトランジスタのドレインとして機能する。
【００３１】
本発明の半導体装置の一態様例においては、前記第３の導電領域と前記第１の導電領域の不純物の濃度比が１００のオーダーである。
【００３２】
本発明の半導体装置の一態様例においては、前記第１の導電領域の側面から下面にかけての領域を覆うように前記第３の導電領域が形成されている。
【００３３】
本発明の半導体装置は、トランジスタを備えた半導体装置において、前記トランジスタは、半導体基板上に絶縁膜を介して形成されたゲートを備え、前記ゲートの一方の片側の前記半導体基板の表面領域に形成された第１の導電領域と、前記ゲートの他方の片側の前記半導体基板の表面領域に形成された第２の導電領域とを備え、前記ゲートは、ゲート幅方向の前記第２の導電領域側に突出部を備え、少なくとも前記ゲートの前記一方の片側の下層部位と前記第１の導電領域との間の前記半導体基板の表面領域に第３の導電領域を備え、前記第３の導電領域は、前記第１の導電領域より抵抗が高く、前記ゲートの前記突出部の先端領域の下層における前記半導体基板の基板表面領域には、前記第２の導電領域より抵抗が高い第４の導電領域が形成され、前記第１、第２、第３、第４の導電領域は同一な導電型であり、前記ゲートの前記突出部の側縁部における前記半導体基板の表面領域であって、前記ゲートと前記第２の導電領域との間の領域に、第５の導電領域を備え、前記第５の導電領域は、前記第３の導電領域の導電型の逆導電型である。
【００３４】
本発明の半導体装置の一態様例においては、前記トランジスタの前記ゲートの側縁を覆うようにサイドウォールが形成され、前記第３の導電領域と前記第５の導電領域は、前記サイドウォールの下層に形成されている。
【００３５】
本発明の半導体装置の一態様例においては、前記第２の導電領域は前記トランジスタのドレインとして機能する。
【００３６】
本発明の半導体装置の製造方法は、半導体基板上に同じ導電型の第１及び第２の素子形成領域と、逆導電型の第３の素子形成領域をそれぞれ画定する第１の工程と、前記第１〜第３の素子形成領域に第１の絶縁膜を形成する第２の工程と、前記第１〜第３の素子形成領域上を含む前記半導体基板の全面に導電膜を形成する第３の工程と、前記第１及び第２の素子形成領域上の前記導電膜のみパターニングして、前記第１及び第２の素子形成領域にそれぞれ所定形状に前記導電膜を残す第４の工程と、前記第１〜第３の素子形成領域に残存した前記導電膜をマスクとして前記第１及び第２の素子形成領域と逆導電型の第１の不純物を前記第１及び第２の素子形成領域にそれぞれ低濃度に導入する第５の工程と、残存した前記導電膜を再びパターニングして、前記第２の素子形成領域上の前記導電膜の前記第３の素子形成領域側の一部を除去するとともに、前記第３の素子形成領域に所定形状に前記導電膜を残す第６の工程と、前記第６の工程のパターニングに用いたエッチングマスクをマスクとして前記第１の不純物と逆導電型の第２の不純物を前記第２及び第３の素子形成領域にそれぞれ低濃度に導入し、前記第２の素子形成領域については前記第１の不純物が導入された部位を逆導電型に変える第７の工程と、前記第１〜第３の素子形成領域の前記導電膜の側面のみにそれぞれ第２の絶縁膜を形成する第８の工程と、残存した前記導電膜及び前記第２の絶縁膜をマスクとして、前記第１及び第２の素子形成領域側の前記半導体基板には前記第１の不純物と同じ導電型の第３の不純物を、前記第３の素子形成領域側の前記半導体基板には前記第２の不純物と同じ導電型の第４の不純物を選択的にそれぞれ高濃度に導入する第９の工程とを有する。
【００３７】
本発明の半導体装置の製造方法の一態様例においては、前記第２の工程の後、前記第３の工程の前に、前記第１の絶縁膜を選択的に酸化して、前記第２の素子形成領域の前記第１の絶縁膜の一部を厚い膜厚に形成する第１０の工程を更に有し、前記第４の工程において、前記第２の素子形成領域における前記第１の絶縁膜の厚い膜厚の部位に前記導電膜を残す。
【００３８】
本発明の半導体装置の製造方法の一態様例においては、前記第６の工程において、前記第２の素子形成領域上の前記導電膜の前記第３の素子形成領域側の一部を除去する際に、前記第３の素子形成領域側の前記導電膜を部分的に残して除去するとともに、前記第７の工程において、前記導電膜の前記部分的に残った部位の長手方向に近接する前記第２の素子形成領域の部位を元の導電型に保持する。
【００３９】
本発明の半導体装置の製造方法の一態様例においては、前記第２の素子形成領域において、導入された前記第３の不純物と前記第１の不純物との濃度比を１００のオーダーとする。
【００４０】
本発明の半導体装置の製造方法は、第１の素子形成領域に第１のトランジスタが、第２の素子形成領域に前記第１のトランジスタと逆導電型のチャネルが形成された第２のトランジスタがそれぞれ設けられてなるＣＭＯＳ構造の半導体装置の製造方法において、前記第１の素子形成領域と前記第２の素子形成領域との間の前記第１の素子形成領域と同じ導電型の部位に第３の素子形成領域を画定し、ゲート絶縁膜を介して前記第１〜第３の素子形成領域を含む全面に導電膜を形成する工程と、前記導電膜のうち、前記第１及び第３の素子形成領域上の前記導電膜のみをパターニングして、前記第１及び第３の素子形成領域に所定形状にそれぞれ前記導電膜を残す工程と、残存する前記導電膜をマスクとして、前記第１及び第３の素子形成領域に前記第１及び第３の素子形成領域と逆導電型の第１の不純物を低濃度に導入する工程と、残存する前記導電膜を再びパターニングして、前記第３の素子形成領域の前記第２のトランジスタ側の前記導電膜の一部を除去するとともに、前記第２の素子形成領域に所定形状に前記導電膜を残す工程と、前記パターニングに用いたエッチングマスクを用いて、前記第２及び第３の素子形成領域に第１の不純物と逆導電型の第２の不純物を導入し、前記第３の素子形成領域については、前記第２のトランジスタ側の前記第１の不純物の導入部位を低濃度の逆導電型に変える工程と、前記第１〜第３の素子形成領域に残存する前記導電膜の側面のみに第２の絶縁膜をそれぞれ形成する工程と、残存する前記導電膜及び前記第２の絶縁膜をマスクとして、前記第１及び第３の素子形成領域には前記第１の不純物と同じ導電型の第３の不純物を、前記第２の素子形成領域には前記第２の不純物と同じ導電型の第４の不純物を選択的にそれぞれ高濃度に導入する工程とを有する。
【００４１】
本発明の半導体装置の製造方法の一態様例においては、前記第１の絶縁膜を選択的に酸化して、前記第３の素子形成領域の前記第１の絶縁膜の一部を厚い膜厚に形成し、この厚い膜厚部位上に前記導電膜を残すようにパターニングする。
【００４２】
本発明の半導体装置の製造方法の一態様例においては、前記第３の素子形成領域上の前記導電膜の前記第２のトランジスタ側の一部を除去する際に、前記第２のトランジスタ側の前記導電膜を部分的に残して除去するとともに、前記導電膜の前記部分的に残った部位の長手方向に近接する前記第３の素子形成領域の部位を元の導電型に保持する。
【００４３】
本発明の半導体装置の製造方法の一態様例においては、前記第３の素子形成領域において、導入された前記第３の不純物と前記第１の不純物との濃度比を１００のオーダーとする。
【００４４】
【作用】
本発明においては、入力保護機能を有するＭＯＳトランジスタのドレインへ静電気が入った際に、ドレインと逆導電型に形成された不純物拡散層によって接合の耐圧が低く抑えられているため、通常の動作電圧よりは高く、ゲート酸化膜の破壊耐圧よりは低い適度な電圧でブレークダウンを発生させることが可能である。
【００４５】
ここで、逆導電型に形成された領域は入力保護機能を有するＭＯＳトランジスタのドレインのゲート長手方向の一部のみに設けることにより、通常のＭＯＳトランジスタの機能と入力保護機能を兼ね備えることができる。
【００４６】
また、本発明においては、入力保護機能を有するＭＯＳトランジスタのゲート電極を２段階に分けてパターニングして形成し、２回目のパターニングの前後に渡ってそれぞれ逆導電型となる不純物を導入する。この工程を経ることにより、２回目のパターニングの前にイオン注入した不純物とは逆導電型の不純物を、２回目のパターニングによって初めて露出した半導体基板の表面領域にイオン注入することができる。これにより、スプリットゲート法を用いて入力保護機能を有するＭＯＳトランジスタとともにＣＭＯＳトランジスタを形成することが可能である。
【００４７】
【発明の実施の形態】
以下、本発明を適用したいくつかの具体的な実施形態について、図面を参照しがら詳細に説明する。
【００４８】
（第１の実施形態）
先ず、第１の実施形態について説明する。この第１の実施形態においては、半導体装置としてＣＭＯＳトランジスタとその入力保護回路を例示し、その構成を製造方法とともに説明する。第１の実施形態では、入力保護回路をＣＭＯＳトランジスタとともにスプリットゲート法により製造する。図１及び図２は、本発明の第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【００４９】
先ず、図１（ａ）に示すように、ｐ型のシリコン半導体基板１の所定部位にイオン注入等によりｎ型の不純物を導入してｎウェル３を形成する。このとき、ｎウェル３以外のシリコン半導体基板１の領域がｐウェル２となる。
【００５０】
続いて、いわゆるＬＯＣＯＳ法による選択酸化を施して、シリコン半導体基板１に素子分離構造であるフィールド酸化膜４を形成する。このとき、フィールド酸化膜４により、ｐウェル２には素子形成領域５，６が、ｎウェル３には素子形成領域７がそれぞれ画定される。なお、素子分離構造としては、フィールド酸化膜４の代わりに、絶縁膜内に導電膜が埋め込まれてなり、下層のシリコン半導体基板１の該当部位の電位を固定するフィールドシールド素子分離構造を形成してもよい。
【００５１】
続いて、各素子形成領域５，６及び７に熱酸化を施して、各々の表面にゲート酸化膜８を形成する。
【００５２】
次に、図１（ｂ）に示すように、ＣＶＤ法によりフィールド酸化膜４上を含む全面にｎ型不純物としてリン（Ｐ）がドープされた多結晶シリコン膜９を堆積形成する。
【００５３】
次に、図１（ｃ）に示すように、多結晶シリコン膜９にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子形成領域５に所定形状のゲート電極１１を、素子形成領域６に所定形状のゲート電極パターン１２ａをそれぞれ形成する。このとき、ゲート電極パターン１２ａをその中心部位が素子形成領域６上で素子形成領域７側へ寄った形状に形成するとともに、素子形成領域７からその近傍のフィールド酸化膜４上にかけて多結晶シリコン膜９を残しておく。
【００５４】
続いて、素子形成領域５，６上のゲート電極１１，１２ａ及び素子形成領域７上に残存した多結晶シリコン膜９をマスクとして、全面にｎ型不純物、ここではリン（Ｐ）をドーズ量が３×１０13（１／ｃｍ2 ）、加速エネルギーが２０〜３０（ｋｅＶ）の各条件でイオン注入し、ゲート電極１１の両側のｐウェル２の表面領域には一対の低濃度拡散層１３（ｎ- 型）を、ゲート電極パターン１２ａの両側のｐウェル２の表面領域には一対の低濃度拡散層１４（ｎ- 型）をそれぞれ形成する。このとき、一対の低濃度拡散層１３のうち、素子形成領域７側の低濃度拡散層１４（ドレインとなる）は、他方の低濃度拡散層１４に比して幅狭に形成されることになる。
【００５５】
次に、図２（ａ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりレジストマスク１５を形成する。このレジストマスク１５は、素子形成領域５から素子形成領域６のゲート電極パターン１２ａの素子形成領域７側の一部を除く部位まで覆うとともに、素子形成領域７上にゲート電極形状に形成される。すなわち、ゲート電極パターン１２ａの素子活性領域７側は露出した状態となる。
【００５６】
続いて、レジストマスク１５をマスクとしてドライエッチングを施し、レジストマスク１５によって覆われずに露出した素子形成領域６のゲート電極パターン１２ａの一部を除去して、素子形成領域６上にゲート電極１２を形成するとともに、素子形成領域７上にゲート電極１６を形成する。
【００５７】
続いて、レジストマスク１５を今度はイオン注入のマスクとして用い、全面にｐ型不純物、ここではＢＦ2 をドーズ量が４〜５×１０13（１／ｃｍ2 ）、加速エネルギーが５０〜７０（ｋｅＶ）の各条件でイオン注入する。このとき、素子形成領域６には、素子形成領域７側の低濃度拡散層１４が打ち返されて逆導電型（即ち、ｐ- 型）の低濃度拡散層１７が形成されるとともに、素子形成領域７には、ゲート電極１６の両側のｎウェル３の表面領域に低濃度拡散層１８（ｐ- 型）が形成される。
【００５８】
この工程により、素子形成領域７に低濃度拡散層１８（ｐ- 型）を形成すると同時に、素子活性領域６のゲート電極１２よりも素子活性領域７側にｐ型の低濃度拡散層１７を形成することができる。
【００５９】
次に、図２（ｂ）に示すように、レジストマスク１５を灰化処理等により除去した後、全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極１１，１２及び１６の側面のみにシリコン酸化膜を残して、サイドウォール１９をそれぞれ形成する。
【００６０】
続いて、ｎウェル３上に素子形成領域７を覆う形状のレジストマスクをフォトリソグラフィーにより形成する。そして、このレジストマスクをマスクとして素子形成領域５，６にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量が５×１０15〜１×１０16（１／ｃｍ2 ）、加速エネルギーが６０〜７０（ｋｅＶ）の各条件でイオン注入する。
【００６１】
これにより、素子形成領域５には各低濃度拡散層１３にそれぞれ接続される高濃度拡散層２１（ｎ+ 型）を形成するとともに、素子形成領域６には低濃度拡散層１４，１７にそれぞれ接続される高濃度拡散層２２（ｎ+ 型）を形成する。
【００６２】
すなわち、サイドウォール１９がイオン注入のマスクとして機能するため、素子活性領域６において高濃度不純物拡散層２２をゲート電極１１，１２から離間させて形成することができる。これにより、素子活性領域６において高濃度不純物拡散層２２とゲート電極１２の下層部位の間に低濃度拡散層１７を残存させることが可能である。
【００６３】
このときの素子形成領域６の様子を図３（サイドウォール１９は省略する）及び図４に示す。このように、帯状のゲート電極１２の素子形成領域５側には低濃度拡散層１４を介して高濃度拡散層２２が低濃度拡散層１４と接続されて形成され、ゲート電極１２の素子形成領域７側には低濃度拡散層１７を介して高濃度拡散層２２が低濃度拡散層１７と接続されて形成されている。
【００６４】
ここで、図５に示すように、ゲート電極１２のソースとなる低濃度拡散層１４及び高濃度拡散層２２と、ドレインとなる低濃度拡散層１７及び高濃度拡散層２２について、ｐウェル２内で低濃度拡散層１４及び低濃度拡散層１７に覆われるように高濃度拡散層２２を形成することも好適である。この場合、具体的には、高濃度拡散層２２の形成時のイオン注入を、例えばドーズ量が１〜３×１０15（１／ｃｍ2 ）、加速エネルギーが５０〜６０（ｋｅＶ）の各条件で行えばよい。
【００６５】
続いて、上述のレジストマスクを灰化処理等により除去した後、今度はｐウェル２上に素子形成領域５，６を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域７にｐ型不純物、ここではＢＦ2 をドーズ量が３〜５×１０15（１／ｃｍ2 ）、加速エネルギーが６５〜７０（ｋｅＶ）の各条件でイオン注入し、素子形成領域７に各低濃度拡散層１８にそれぞれ接続される高濃度拡散層２３（ｐ+ 型）を形成する。
【００６６】
ここで、素子形成領域５に形成されたゲート電極１１及びその両側の低濃度拡散層１３と高濃度拡散層２１（ソース／ドレインとなる）からｎＭＯＳトランジスタが、素子形成領域７に形成されたゲート電極１６及びその両側の低濃度拡散層１８と高濃度拡散層２３（ソース／ドレインとなる）からｐＭＯＳトランジスタがそれぞれ形成されてＣＭＯＳトランジスタが構成されるとともに、ゲート電極１２と、低濃度拡散層１４と高濃度拡散層２２（ソースとなる）及び低濃度拡散層１７と高濃度拡散層２２（ドレインとなる）とからＣＭＯＳトランジスタの入力保護回路が構成される。この入力保護回路を拡大した様子を図４に示す。
【００６７】
なお、上述のｐウェル２側のイオン注入とｎウェル３側のイオン注入については、その工程順序を逆にしてもよい。
【００６８】
しかる後、層間絶縁膜や各種配線層等の形成を経て、第１の実施形態の半導体装置が完成する。
【００６９】
図６は、第１の実施形態によるＣＭＯＳトランジスタ及び入力保護回路の等価回路図であり、図７は、その結線された様子を断面図とともに示す模式図である。ここで、ＣＭＯＳトランジスタのｎＭＯＳトランジスタをＮ、ｐＭＯＳトランジスタをＰとし、入力保護回路のトランジスタをＭとする。上述のように、トランジスタＭのドレインがｎ+ 型の高濃度拡散層２２とｐ- 型の低濃度拡散層１７が接合されて構成され、ボンディングパッドＢＰに直接接続される（図６中、●で示す）。従って、このドレインへ静電気が入った際に、通常の動作電圧Ｖccよりも高くｎＭＯＳトランジスタＮやｐＭＯＳトランジスタＰのゲート酸化膜８の破壊耐圧よりは低い適度な電圧でブレークダウンが発生し、サージ電流がＶｓs 側へ抜ける。このとき、トランジスタＭが適度な電圧でブレークダウンを起こすように、高濃度拡散層２２と低濃度拡散層１７との濃度比を１００のオーダーとなるようにすることが好ましい。
【００７０】
以上のように、第１の実施形態によれば、スプリットゲート法により、ＣＭＯＳトランジスタと共に効率よく形成されるオフセット構造の入力保護回路であり、しかも破壊耐圧が高く高機能性を有する入力保護回路が実現される。
【００７１】
なお、第１の実施形態において、上述したウェル及び不純物拡散層のそれぞれを上述した説明と逆の導電型として形成してもよい。図９は、このように逆導電型に形成した場合のＣＭＯＳトランジスタ及び入力保護回路の等価回路図を示す。また、図１０はその結線された様子を断面図とともに示す模式図である。
【００７２】
このように、ウェル及び不純物拡散層のそれぞれを逆の導電型に形成した場合でも、第１の実施形態と同様の効果を得ることができる。
【００７３】
（第２の実施形態）
続いて、第２の実施形態について説明する。この第２の実施形態においては、第１の実施形態と同様に、半導体装置としてＣＭＯＳトランジスタとその入力保護回路を例示し、その構成を製造方法とともに説明する。第２の実施形態は、第１の実施形態とほぼ同様であるが、入力保護回路をフィールドトランジスタとする点で相違する。図１１及び図１２は、本発明の第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。なお、第１の実施形態の半導体装置に対応する部材等については同符号を記す。
【００７４】
先ず、図１（ａ）に示すように、ｎウェル３及びｐウェル２、フィールド酸化膜４を形成してシリコン半導体装置１上に素子形成領域５，６及び７を画定し、ゲート酸化膜８を形成する。
【００７５】
次に、図１１（ａ）に示すように、素子形成領域６の中央部位のゲート酸化膜８に上述のＬＯＣＯＳ法と同様の手法により選択酸化を施し、所定膜厚のフィールド酸化膜３１を形成する。なお、このフィールド酸化膜３１をフィールド酸化膜４と同時にＬＯＣＯＳ法により形成するようにしてもよい。
【００７６】
次に、図１１（ｂ）に示すように、ＣＶＤ法によりフィールド酸化膜４上を含む全面にｎ型不純物としてリン（Ｐ）がドープされた多結晶シリコン膜９を堆積形成する。
【００７７】
次に、図１１（ｃ）に示すように、多結晶シリコン膜９にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子形成領域５に所定形状のゲート電極１１を、素子形成領域６に所定形状のゲート電極パターン１２ａをそれぞれ形成する。このとき、ゲート電極パターン１２を、フィールド酸化膜３１を覆い中心部位が素子形成領域６上で素子形成領域７側へ寄った形状に形成するとともに、素子形成領域７からその近傍のフィールド酸化膜４上にかけて多結晶シリコン膜９を残しておく。
【００７８】
続いて、素子形成領域５，６上のゲート電極１１，１２ａ及び素子形成領域７上に残存した多結晶シリコン膜９をマスクとして、全面にｎ型不純物、ここではリン（Ｐ）をドーズ量が３×１０13（１／ｃｍ2 ）、加速エネルギーが２０〜３０（ｋｅＶ）の各条件でイオン注入し、ゲート電極１１の両側のｐウェル２の表面領域には一対の低濃度拡散層１３（ｎ- 型）を、ゲート電極パターン１２ａの両側のｐウェル２の表面領域には一対の低濃度拡散層１４（ｎ- 型）をそれぞれ形成する。このとき、一対の低濃度拡散層１３のうち、素子形成領域７側の低濃度拡散層１４（ドレインとなる）は、他方の低濃度拡散層１４に比して幅狭に形成されることになる。
【００７９】
次に、図１２（ａ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりレジストマスク１５を形成する。このレジストマスク１５は、素子形成領域５から素子形成領域６のゲート電極パターン１２ａの素子形成領域７側の一部を除く部位まで覆うとともに、素子形成領域７上にゲート電極形状に形成される。すなわち、ゲート電極パターン１２ａの素子活性領域７側は露出した状態となる。
【００８０】
続いて、レジストマスク１５をマスクとしてドライエッチングを施し、レジストマスク１５によって覆われずに露出した素子形成領域６のゲート電極パターン１２ａの一部を除去して素子形成領域６上にゲート電極１２を形成するとともに、素子形成領域７上にゲート電極１６を形成する。
【００８１】
続いて、レジストマスク１５を今度はイオン注入のマスクとして用い、全面にｐ型不純物、ここではＢＦ2 をドーズ量が４〜５×１０13（１／ｃｍ2 ）、加速エネルギーが５０〜７０（ｋｅＶ）の各条件でイオン注入する。このとき、素子形成領域６には、素子形成領域７側の低濃度拡散層１４が打ち返されて逆導電型（即ち、ｐ- 型）の低濃度拡散層１７が形成されるとともに、素子形成領域７には、ゲート電極１６の両側のｎウェル３の表面領域に低濃度拡散層１８（ｐ- 型）が形成される。
【００８２】
この工程により、素子形成領域７に低濃度拡散層１８（ｐ- 型）を形成すると同時に、素子活性領域６のゲート電極１２よりも素子活性領域７側にｐ型の低濃度拡散層１７を形成することができる。
【００８３】
次に、図１２（ｂ）に示すように、レジストマスク１５を灰化処理等により除去した後、全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極１１，１２及び１６の側面のみにシリコン酸化膜を残して、サイドウォール１９をそれぞれ形成する。
【００８４】
続いて、ｎウェル３上に素子形成領域７を覆う形状のレジストマスクをフォトリソグラフィーにより形成する。そして、このレジストマスクをマスクとして素子形成領域５，６にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量が５×１０15〜１×１０16（１／ｃｍ2 ）、加速エネルギーが６０〜７０（ｋｅＶ）の各条件でイオン注入する。
【００８５】
これにより、素子形成領域５には各低濃度拡散層１３にそれぞれ接続される高濃度拡散層２１（ｎ+ 型）を形成するとともに、素子形成領域６には低濃度拡散層１４，１７にそれぞれ接続される高濃度拡散層２２（ｎ+ 型）を形成する。
【００８６】
すなわち、サイドウォール１９がイオン注入のマスクとして機能するため、素子活性領域６において高濃度不純物拡散層２２をゲート電極１１，１２から離間させて形成することができる。これにより、素子活性領域６において高濃度不純物拡散層２２とゲート電極１２の下層部位の間に低濃度拡散層１７を残存させることが可能である。
【００８７】
このときの素子形成領域６の様子は第１の実施形態の図３と同様になる。このように、帯状のゲート電極１２の素子形成領域５側には低濃度拡散層１４を介して高濃度拡散層２２が低濃度拡散層１４と接続されて形成され、ゲート電極１２の素子形成領域７側には低濃度拡散層１７を介して高濃度拡散層２２が低濃度拡散層１７と接続されて形成されている。
【００８８】
続いて、上述のレジストマスクを灰化処理等により除去した後、今度はｐウェル２上に素子形成領域５，６を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域７にｐ型不純物、ここではＢＦ2 をドーズ量が３〜５×１０15（１／ｃｍ2 ）、加速エネルギーが６５〜７０（ｋｅＶ）の各条件でイオン注入し、素子形成領域７に各低濃度拡散層１８にそれぞれ接続される高濃度拡散層２３（ｐ+ 型）を形成する。
【００８９】
ここで、素子形成領域５に形成されたゲート電極１１及びその両側の低濃度拡散層１３と高濃度拡散層２１（ソース／ドレインとなる）からｎＭＯＳトランジスタが、素子形成領域７に形成されたゲート電極１６及びその両側の低濃度拡散層１８と高濃度拡散層２３（ソース／ドレインとなる）からｐＭＯＳトランジスタがそれぞれ形成されてＣＭＯＳトランジスタが構成されるとともに、フィールド酸化膜３１上のゲート電極１２と、低濃度拡散層１４と高濃度拡散層２２（ソースとなる）及び低濃度拡散層１７と高濃度拡散層２２（ドレインとなる）とからＣＭＯＳトランジスタの入力保護回路であるフィールドトランジスタ（ｎＭＯＳトランジスタ）が構成される。
【００９０】
なお、上述のｐウェル２側のイオン注入とｎウェル３側のイオン注入については、その工程順序を逆にしてもよい。
【００９１】
しかる後、層間絶縁膜や各種配線層等の形成を経て、第２の実施形態の半導体装置が完成する。
【００９２】
この第２の実施形態によるＣＭＯＳトランジスタ及びフィールドトランジスタの等価回路は図６と同様である。ここで、ＣＭＯＳトランジスタのｎＭＯＳトランジスタをＮ、ｐＭＯＳトランジスタをＰとし、フィールドトランジスタをＭとする。上述のように、フィールドトランジスタＭのドレインがｎ+ 型の高濃度拡散層２２とｐ- 型の低濃度拡散層１７が接合されるとともに、フィールドトランジスタＦのゲート酸化膜８が厚いフィールド酸化膜３１とされて構成され、ボンディングパッドＢＰに直接接続される（図６中、●で示す）。従って、このドレインへ静電気が入った際に、通常の動作電圧Ｖccよりも高くｎＭＯＳトランジスタＮやｐＭＯＳトランジスタＰのゲート酸化膜８の破壊耐圧よりは低い適度な電圧でブレークダウンが発生し、サージ電流がＶｓs 側へ抜ける。このとき、フィールドトランジスタＭが適度な電圧でブレークダウンを起こすように、高濃度拡散層２２と低濃度拡散層１７との濃度比を１００のオーダーとなるようにすることが好ましい。また、適度な電圧でブレークダウンを起こさせるために、フィ−ルド酸化膜３１の膜厚は３０００〜５０００Åの範囲で形成するのが好適である。
【００９３】
以上のように、第２の実施形態によれば、第１の実施形態と同様に、スプリットゲート法により、ＣＭＯＳトランジスタと共に効率よく形成されるオフセット構造の入力保護回路（フィールトランジスタ）であり、しかも破壊耐圧が高く高機能性を有する入力保護回路が実現される。
【００９４】
（第３の実施形態）
続いて、第３の実施形態について説明する。この第３の実施形態においては、半導体装置としてＣＭＯＳトランジスタと入出力初段のトランジスタを例示し、その構成を製造方法とともに説明する。即ち、第３の実施形態は、第１及び第２の実施形態とほぼ同様であるが、入力保護回路の代わりに入力保護を兼ねた動作回路に本発明を適用した点で相違する。図１３〜図１６は、第３の実施形態の半導体装置の製造方法を工程順に示す概略断面図である。また、図１７及び図１８は、第３の実施形態の半導体装置の製造方法を工程順に示す概略平面図である。図１３及び図１４は、図１７及び図１８に示す一点鎖線Ｉ−Ｉに沿った概略断面図を示しており、図１５及び図１６は図１７及び図１８に示す一点鎖線ＩＩ−ＩＩに沿った概略断面図を示している。そして、図１９は図１６における半導体装置の一部を詳細に示した断面図である。なお、第１の実施形態の半導体装置に対応する部材等については同符号を記す。
【００９５】
先ず、図１３（ａ）及び図１５（ａ）に示すように、ｎウェル３及びｐウェル２、フィールド酸化膜４を形成してシリコン半導体装置１上に素子形成領域５，６及び７を画定し、ゲート酸化膜８を形成する。
【００９６】
次に、図１３（ｂ）及び図１５（ｂ）に示すように、ＣＶＤ法によりフィールド酸化膜４上を含む全面にｎ型不純物としてリン（Ｐ）がドープされた多結晶シリコン膜９を堆積形成する。
【００９７】
次に、図１３（ｃ）及び図１５（ｃ）に示すように、多結晶シリコン膜９にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子形成領域５に所定形状のゲート電極１１を、素子形成領域６に所定形状のゲート電極パターン１２ａをそれぞれ形成する。ここで、図１７（ａ）中の一点鎖線Ｉ−Ｉに沿った断面図が図１３（ｃ）である、このとき、ゲート電極パターン１２をその中心部位が素子形成領域６上で素子形成領域７側へ寄った形状に形成するとともに、素子形成領域７からその近傍のフィールド酸化膜４上にかけて多結晶シリコン膜９を残しておく。
【００９８】
続いて、素子形成領域５，６上のゲート電極１１，１２ａ及び素子形成領域７上に残存した多結晶シリコン膜９をマスクとして、全面にｎ型不純物、ここではリン（Ｐ）をドーズ量が３×１０13（１／ｃｍ2 ）、加速エネルギーが２０〜３０（ｋｅＶ）の各条件でイオン注入し、ゲート電極１１の両側のｐウェル２の表面領域には一対の低濃度拡散層１３（ｎ- 型）を、ゲート電極パターン１２ａの両側のｐウェル２の表面領域には一対の低濃度拡散層１４（ｎ- 型）をそれぞれ形成する。このとき、一対の低濃度拡散層１３のうち、素子形成領域７側の低濃度拡散層１４（ドレインとなる）は、他方の低濃度拡散層１４に比して幅狭に形成されることになる。
【００９９】
次に、図１４（ａ）、図１６（ａ）及び図１７（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりレジストマスク３２を形成する。ここで、図１７（ｂ）中の一点鎖線Ｉ−Ｉに沿った断面図が図１４（ａ）であり、図１７（ｂ）中の一点鎖線ＩＩ−ＩＩに沿った断面図が図１６（ａ）である。レジストマスク３２は、図１６（ａ）及び図１７（ｂ）に示すように、ゲート電極パターン１２ａの長手方向における素子活性領域６の中央位置では、ゲート電極パターン１２ａのゲート幅方向の全域及び側面まで覆うように形成される。また、図１７（ｂ）に示すように、ゲート電極パターン１２ａの長手方向における素子活性領域６の端部位置では、素子活性領域７側のゲート電極パターン１２ａが露出するように形成される。さらに、素子形成領域７上においてもゲート電極形状に形成される。
【０１００】
続いて、レジストマスク３２をマスクとしてドライエッチングを施し、素子形成領域６のゲート電極パターン１２ａの一部を除去して素子形成領域６上にゲート電極１２を形成するとともに、素子形成領域７上にゲート電極１６を形成する。ここで、ゲート電極１２はレジストマスク３２の形状に倣った形状に形成され、ゲート幅方向の素子活性領域７側には突出部２６が形成される。
【０１０１】
続いて、図１８（ａ）に示すように、レジストマスク３２を今度はイオン注入のマスクとして用い、全面にｐ型不純物、ここではＢＦ2 をドーズ量が４〜５×１０13（１／ｃｍ2 ）、加速エネルギーが５０〜７０（ｋｅＶ）の各条件でイオン注入する。このとき、素子形成領域６には、素子形成領域７側の低濃度拡散層１４の一部が打ち返されて逆導電型（即ち、ｐ- 型）の低濃度拡散層１７が形成されるとともに、素子形成領域７には、ゲート電極１６の両側のｎウェル３の表面領域に低濃度拡散層１８（ｐ- 型）が形成される。このときの図１６（ａ）に示す素子形成領域６の近傍を拡大した断面図が図１９（ａ）である。このとき、図１９（ａ）に示すように、ゲート電極パターン１２ａの一部であってレジストマスク３２により側面まで覆われた部分により、その直下の低濃度拡散層１４の部分は元の導電型（ｎ- ）のまま保持される。
【０１０２】
この工程により、素子形成領域７に低濃度拡散層１８（ｐ- 型）を形成すると同時に、素子活性領域６のゲート電極１２よりも素子活性領域７側にｐ型の低濃度拡散層１７を形成することができる。
【０１０３】
次に、図１４（ｂ）及び図１６（ｂ）に示すように、レジストマスク３２を灰化処理等により除去した後、全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極１１，１２及び１６の側面のみにシリコン酸化膜を残して、サイドウォール１９をそれぞれ形成する。この際、好適にはサイドウォール１９によって低濃度不純物拡散層１４を覆うようにする。
【０１０４】
次に、ｎウェル３上に素子形成領域７を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域５，６にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量が５×１０15〜１×１０16（１／ｃｍ2 ）、加速エネルギーが６０〜７０（ｋｅＶ）の各条件でイオン注入し、素子形成領域５には各低濃度拡散層１３にそれぞれ接続される高濃度拡散層２１（ｎ+ 型）を形成するとともに、素子形成領域６には低濃度拡散層１４，１７にそれぞれ接続される高濃度拡散層２２（ｎ+ 型）を形成する。
【０１０５】
すなわち、サイドウォール１９がイオン注入のマスクとして機能するため、素子活性領域６において高濃度不純物拡散層２２をゲート電極１２から離間させて形成することができる。これにより、素子活性領域６において高濃度不純物拡散層２２とゲート電極１２の下層部位の間に低濃度拡散層１４，１７を残存させることが可能である。
【０１０６】
図１８（ｂ）は、このときの素子形成領域６の様子を示している（ただし、サイドウォール１９は省略している）。また、図１６（ｂ）に示す素子形成領域６の近傍を拡大した断面図が図１９（ｂ）である。帯状のゲート電極１２の素子形成領域５側には低濃度拡散層１４を介して高濃度拡散層２２が低濃度拡散層１４と接続されて形成されている。そして、ゲート電極１２の素子形成領域７側においては、高濃度拡散層２２が突出部２６の両側に形成されたサイドウォール１９の下層に残存した低濃度不純物拡散層１７と接続されている。そして、素子活性領域６のゲート電極１２の長手方向のほぼ中央が両端が高濃度拡散層２２が低濃度拡散層１４と接続された部分となるように形成されている。
【０１０７】
続いて、上述のレジストマスクを灰化処理等により除去した後、今度はｐウェル２上に素子形成領域５，６を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域７にｐ型不純物、ここではＢＦ2 をドーズ量が３〜５×１０15（１／ｃｍ2 ）、加速エネルギーが６５〜７０（ｋｅＶ）の各条件でイオン注入し、素子形成領域７に各低濃度拡散層１８にそれぞれ接続される高濃度拡散層２３（ｐ+ 型）を形成する。
【０１０８】
ここで、素子形成領域５に形成されたゲート電極１１及びその両側の低濃度拡散層１３と高濃度拡散層２１（ソース／ドレインとなる）からｎＭＯＳトランジスタが、素子形成領域７に形成されたゲート電極１６及びその両側の低濃度拡散層１８と高濃度拡散層２３（ソース／ドレインとなる）からｐＭＯＳトランジスタがそれぞれ形成されてＣＭＯＳトランジスタが構成される。更に、ゲート電極１２と、低濃度拡散層１４と高濃度拡散層２２（ソースとなる）並びに低濃度拡散層１４及び低濃度拡散層１７と高濃度拡散層２２（ドレインとなる）とから入出力初段のトランジスタが構成される。
【０１０９】
なお、上述のｐウェル２側のイオン注入とｎウェル３側のイオン注入については、その工程順序を逆にしてもよい。
【０１１０】
しかる後、層間絶縁膜や各種配線層等の形成を経て、第３の実施形態の半導体装置が完成する。
【０１１１】
図２０（ａ）は、第３の実施形態によるＣＭＯＳトランジスタ及び入出力初段のトランジスタの等価回路図である。ここで、ＣＭＯＳトランジスタのｎＭＯＳトランジスタをＮ、ｐＭＯＳトランジスタをＰとし、入出力初段のトランジスタをＴとする。上述のように、トランジスタＴのドレインがｎ+ 型の高濃度拡散層２２とｐ- 型の低濃度拡散層１７が接合される部分（部分ａとする）とｎ+ 型の高濃度拡散層２２とｎ- 型の低濃度拡散層１４が接合される部分（部分ｂとする）とから構成され、ボンディングパッドＢＰに直接接続される（図２０（ａ）中、●で示す）。従って、トランジスタＴは、部分ａにより、適度なブレークダウンを保持して入力保護回路としての機能を担保しつつ、部分ｂにより、通常のトランジスタと等価の動作特性を有する。
【０１１２】
更に、上述した工程により形成した３つのトランジスタを、図２０（ｂ）に示すように接続することが可能である。ここで、ＣＭＯＳトランジスタのｎＭＯＳトランジスタをＮ、ｐＭＯＳトランジスタをＰとし、入出力初段のトランジスタをＴとする。これにより、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタＰによって通常のＣＭＯＳトランジスタを構成し、トランジスタＴによって上述したように適度なブレークダウンを保持して入力保護回路としての機能を担保することができる。
【０１１３】
以上のように、第３の実施形態によれば、スプリットゲート法により、ＣＭＯＳトランジスタと共に効率よく形成される入力保護機能を備えた動作回路であり、しかも破壊耐圧が高く高機能性を有する動作回路が実現される。
【０１１４】
（第４の実施形態）
続いて、第４の実施形態について説明する。この第４の実施形態においては、半導体装置としてＣＭＯＳトランジスタと入出力初段のトランジスタを例示し、その構成を製造方法とともに説明する。即ち、入力保護を兼ねた動作回路であるＣＭＯＳトランジスタに入力保護回路を追加した例を示す。図２１〜図２４は、第４の実施形態の半導体装置の製造方法を工程順に示す概略断面図である。また、図２５及び図２６は、第４の実施形態の半導体装置の製造方法を工程順に示す概略平面図である。図２１及び図２２は、図２５及び図２６に示す一点鎖線Ｉ−Ｉに沿った概略断面図を示しており、図２３及び図２４は図２５及び図２６に示す一点鎖線ＩＩ−ＩＩに沿った概略断面図を示している。そして、図２７は図２２（ｂ）における半導体装置の一部を詳細に示した断面図である。なお、第１の実施形態の半導体装置に対応する部材等については同符号を記す。
【０１１５】
先ず、図２１（ａ）及び図２３（ａ）に示すように、ｎウェル３及びｐウェル２、フィールド酸化膜４を形成してシリコン半導体装置１上に素子形成領域５，６及び７を画定し、ゲート酸化膜８を形成する。
【０１１６】
次に、図２１（ｂ）及び図２３（ｂ）に示すように、ＣＶＤ法によりフィールド酸化膜４上を含む全面にｎ型不純物としてリン（Ｐ）がドープされた多結晶シリコン膜９を堆積形成する。
【０１１７】
次に、図２１（ｃ）及び図２３（ｃ）に示すように、多結晶シリコン膜９にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子形成領域５に所定形状のゲート電極パターン１１ａを、素子形成領域６に所定形状のゲート電極パターン１２ａをそれぞれ形成する。
【０１１８】
図２５及び図２６は、素子活性領域５の概略平面図を示している。ここで、図２５（ａ）中の一点鎖線Ｉ−Ｉに沿った断面図が図２１（ｃ）である、このとき、ゲート電極パターン１１ａ，１２ａをその中心部位が素子形成領域５，６上で素子形成領域７側へ寄った形状に形成するとともに、素子形成領域７からその近傍のフィールド酸化膜４上にかけて多結晶シリコン膜９を残しておく。
【０１１９】
続いて、素子形成領域５，６上のゲート電極パターン１１ａ，１２ａ及び素子形成領域７上に残存した多結晶シリコン膜９をマスクとして、全面にｎ型不純物、ここではリン（Ｐ）をドーズ量が３×１０13（１／ｃｍ2 ）、加速エネルギーが２０〜３０（ｋｅＶ）の各条件でイオン注入し、ゲート電極パターン１１ａの両側のｐウェル２の表面領域には一対の低濃度拡散層１３（ｎ- 型）を、ゲート電極パターン１２ａの両側のｐウェル２の表面領域には一対の低濃度拡散層１４（ｎ- 型）をそれぞれ形成する。このとき、一対の低濃度拡散層１３，１４のうち、素子形成領域７側の低濃度拡散層１３，１４（ドレインとなる）は、他方の低濃度拡散層１３，１４に比して幅狭に形成されることになる。
【０１２０】
次に、図２２（ａ）、図２４（ａ）及び図２５（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりレジストマスク３２を形成する。前述したように図２５及び図２６は素子活性領域５における概略平面図を示している。ここで、図２５（ｂ）中の一点鎖線Ｉ−Ｉに沿った断面図が図２２（ａ）であり、図２５（ｂ）中の一点鎖線ＩＩ−ＩＩに沿った断面図が図２４（ａ）である。素子活性領域５におけるレジストマスク３２は、図２４（ａ）及び図２５（ｂ）に示すように、ゲート電極パターン１１ａの長手方向における素子活性領域５の中央位置では、ゲート電極パターン１１ａのゲート幅方向の全域及び側面まで覆うように形成される。また、図２５（ｂ）に示すように、ゲート電極パターン１１ａの長手方向における素子活性領域６の端部位置では、素子活性領域７側のゲート電極パターン１１ａが露出するように形成される。また、素子活性領域６においては、レジストマスク３２は第１の実施形態と同様にゲート電極パターン１２ａの素子活性領域７側を露出させるように形成される。さらに、レジストマスク３２は素子形成領域７上においてもゲート電極形状に形成される。
【０１２１】
続いて、レジストマスク３２をマスクとしてドライエッチングを施し、素子形成領域５においては、第３の実施形態と同様にゲート電極パターン１１ａの一部を除去して素子形成領域５上にゲート電極１１を形成する。また、素子活性領域６においては第１の実施形態と同様にしてゲート電極パターン１２ａの一部を除去して素子形成領域６上にゲート電極１２を形成する。さらに、素子形成領域７上においてはゲート電極１６を形成する。ここで、ゲート電極１１は、レジストマスク３２の形状に倣った形状に形成され、ゲート幅方向の素子活性領域７側には突出部２７が形成される。
【０１２２】
続いて、レジストマスク３２を今度はイオン注入のマスクとして用い、全面にｐ型不純物、ここではＢＦ2 をドーズ量が４〜５×１０13（１／ｃｍ2 ）、加速エネルギーが５０〜７０（ｋｅＶ）の各条件でイオン注入する。このとき、素子形成領域５，６には、素子形成領域７側の低濃度拡散層１４の一部が打ち返されて逆導電型（即ち、ｐ- 型）の低濃度拡散層１７が形成されるとともに、素子形成領域７には、ゲート電極１６の両側のｎウェル３の表面領域に低濃度拡散層１８（ｐ- 型）が形成される。このとき、第３の実施形態と同様に素子活性領域５においては、図１９（ａ）に示すように、ゲート電極パターン１２ａの一部であってレジストマスク３２により側面まで覆われた部分により、その直下の低濃度拡散層１４の部分は元の導電型（ｎ- ）のまま保持される。
【０１２３】
次に、図２２（ｂ）及び図２４（ｂ）に示すように、レジストマスク３２を灰化処理等により除去した後、全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極１１，１２及び１６の側面のみにシリコン酸化膜を残して、サイドウォール１９をそれぞれ形成する。
【０１２４】
次に、ｐウェル２上の素子活性領域６及びｎウェル３上の素子形成領域７を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域６にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量が５×１０15〜１×１０16（１／ｃｍ2 ）、加速エネルギーが６０〜７０（ｋｅＶ）の各条件でイオン注入し、素子形成領域６には低濃度拡散層１４，１７にそれぞれ接続される高濃度拡散層２２（ｎ+ 型）を形成する。
【０１２５】
すなわち、サイドウォール１９がイオン注入のマスクとして機能するため、素子活性領域５において高濃度不純物拡散層２１をゲート電極１１から離間させて形成することができる。これにより、素子活性領域５において高濃度不純物拡散層２１とゲート電極１１の下層部位の間に低濃度拡散層１３，１７を残存させることが可能である。
【０１２６】
その後、ｐウェル２上の素子活性領域５及びｎウェル３上の素子形成領域７を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域５にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量が１〜３×１０15（１／ｃｍ2 ）、加速エネルギーが５０〜６０（ｋｅＶ）の各条件でイオン注入する。
【０１２７】
この条件でイオン注入を行うことにより、素子活性領域６において砒素（Ａｓ）を低濃度拡散層１４，１７の底に到達しないようにすることができる。これにより、素子形成領域６においては、ｐウェル２内で低濃度拡散層１３，１７に覆われるように高濃度拡散層２２を形成することが可能である。
【０１２８】
図２６（ｂ）は、このときの素子形成領域５の様子を示す平面図である（ただし、サイドウォール１９は省略している）。また、図２２（ｂ）に示す素子形成領域５，６の近傍を拡大した断面図が図２７である。素子活性領域５においては第３の実施形態と同様に、帯状のゲート電極１１の素子形成領域６と反対側には、低濃度拡散層１４を介して高濃度拡散層２２が低濃度拡散層１４と接続されて形成されている。そして、ゲート電極１１の素子形成領域６側においては、高濃度拡散層２２がサイドウォール１９の下層に形成された低濃度拡散層１７と接続されている。そして、素子活性領域５のゲート長手方向の略中央においては、両端の高濃度拡散層２２が低濃度拡散層１４と接続された部分となるように形成されている。
【０１２９】
また、図２７に示すように、第４の実施形態では素子活性領域６においてｐウェル２内で低濃度拡散層１４，１７に覆われるように高濃度拡散層２２を形成することができるため、素子活性領域５に形成された低濃度不純物拡散層１７とともに入力保護機能をもたせることができる。
【０１３０】
続いて、上述のレジストマスクを灰化処理等により除去した後、今度はｐウェル２上に素子形成領域５，６を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域７にｐ型不純物、ここではＢＦ2 をドーズ量が３〜５×１０15（１／ｃｍ2 ）、加速エネルギーが６５〜７０（ｋｅＶ）の各条件でイオン注入し、素子形成領域７に各低濃度拡散層１８にそれぞれ接続される高濃度拡散層２３（ｐ+ 型）を形成する。
【０１３１】
ここで、素子形成領域６に形成されたゲート電極１２及びその両側の低濃度拡散層１４と高濃度拡散層２２（ソース／ドレインとなる）から入力保護機能のみを有するｎＭＯＳトランジスタが形成される。また、素子形成領域５に形成されたゲート電極１１及びその両側の低濃度拡散層１３，１７と高濃度拡散層２１（ソース／ドレインとなる）からｎＭＯＳトランジスタが、素子形成領域７に形成されたゲート電極１６及びその両側の低濃度拡散層１８と高濃度拡散層２３（ソース／ドレインとなる）からｐＭＯＳトランジスタがそれぞれ形成されてＣＭＯＳトランジスタが構成される。素子活性領域５におけるｎＭＯＳトランジスタは、低濃度不純物拡散層１７が形成された部分で適度なブレークダウンを保持して入力保護回路としての機能を担保することができ、低濃度不純物拡散層１４が形成された領域で通常のトランジスタとして機能させることが可能である。
【０１３２】
なお、上述のｐウェル２側のイオン注入とｎウェル３側のイオン注入については、その工程順序を逆にしてもよい。
【０１３３】
しかる後、層間絶縁膜や各種配線層等の形成を経て、第４の実施形態の半導体装置が完成する。
【０１３４】
図８は、第４の実施形態によるＣＭＯＳトランジスタ及び入出力初段のトランジスタの等価回路図であり、その結線された様子を断面図とともに示す模式図は図７と同様である。ここで、ＣＭＯＳトランジスタのｎＭＯＳトランジスタであって入出力初段の保護回路機能を有するトランジスタをＴ、ｐＭＯＳトランジスタをＰとし、保護回路機能を有するトランジスタをＭとする。
【０１３５】
上述のように、トランジスタＴのドレインがｎ+ 型の高濃度拡散層２２とｐ- 型の低濃度拡散層１７が接合される部分（部分ａとする）とｎ+ 型の高濃度拡散層２２とｎ- 型の低濃度拡散層１４が接合される部分（部分ｂとする）とから構成され、ボンディングパッドＢＰに直接接続される（図８中、●で示す）。従って、トランジスタＴは、部分ａにより、適度なブレークダウンを保持して入力保護回路としての機能を担保しつつ、部分ｂにより、通常のトランジスタと等価の動作特性を有する。
【０１３６】
また、第４の実施形態ではｐ型の低濃度拡散層を有するトランジスタＭを入出力初段のトランジスタと並列するように設けているため（図８中、○で示す）、トランジスタＭとトランジスタＴの双方に入力保護回路としての機能をもたせることができ、保護機能を強化して半導体装置の信頼性をより一層高めることが可能である。
【０１３７】
以上のように、第４の実施形態によれば、スプリットゲート法により、ＣＭＯＳトランジスタと共に効率よく形成される入力保護機能を備えた動作回路であり、しかも破壊耐圧が高く高機能性を有する動作回路が実現される。
【０１３８】
【発明の効果】
本発明によれば、スプリットゲート法により、ＣＭＯＳトランジスタと共に効率良く形成される入力保護機能（及び入力保護をもつ動作回路）であり、しかも破壊耐圧が高く高機能性を有する入力保護回路（及び入力保護をもつ動作回路）を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の製造方法を工程順に示す概略断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を工程順に示す概略断面図である。
【図３】本発明の第１の実施形態による半導体装置の入力保護回路のゲート電極近傍を示す概略平面図である。
【図４】本発明の第１の実施形態による半導体装置の入力保護回路のゲート電極近傍を示す概略断面図である。
【図５】本発明の第１の実施形態による半導体装置の他の例において、入力保護回路のゲート電極近傍を示す概略断面図である。
【図６】本発明の第１の実施形態による半導体装置の等価回路図である。
【図７】本発明の第１の実施形態による半導体装置の結線状態を示す概略断面図である。
【図８】本発明の第４の実施形態による半導体装置の等価回路図である。
【図９】本発明の第１の実施形態の変形例による半導体装置の等価回路図である。
【図１０】本発明の第１の実施形態の変形例による半導体装置の結線状態を示す概略断面図である。
【図１１】本発明の第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１２】本発明の第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１３】本発明の第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１４】本発明の第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１５】本発明の第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１６】本発明の第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１７】本発明の第３の実施形態による半導体装置の製造方法を工程順に示す概略平面図である。
【図１８】本発明の第３の実施形態による半導体装置の製造方法を工程順に示す概略平面図である。
【図１９】本発明の第３の実施形態による半導体装置の製造方法において、主要な各工程を示す概略断面図である。
【図２０】本発明の第３の実施形態による半導体装置の等価回路図である。
【図２１】本発明の第４の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図２２】本発明の第４の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図２３】本発明の第４の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図２４】本発明の第４の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図２５】本発明の第４の実施形態による半導体装置の製造方法を工程順に示す概略平面図である。
【図２６】本発明の第４の実施形態による半導体装置の製造方法を工程順に示す概略平面図である。
【図２７】本発明の第４の実施形態による半導体装置の製造方法において、主要な工程を示す概略断面図である。
【符号の説明】
１  シリコン半導体基板
２  ｐウェル
３  ｎウェル
４，３１  フィ−ルド酸化膜
５〜７  素子形成領域
８  ゲ−ト酸化膜
９  多結晶シリコン膜
１１，１２，１６  ゲ−ト電極
１１ａ，１２ａ  ゲ−ト電極パタ−ン
１３，１４，１７，１８  低濃度拡散層
１５，３２  レジストマスク
１９  サイドウォ−ル
２１，２２，２３  高濃度拡散層
２６，２７  突出部
３１  フィ−ルド酸化膜
【図１】
0004417445.tif 000002
【図２】
0004417445.tif 000003
【図３】
0004417445.tif 000004
【図４】
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【図５】
0004417445.tif 000006
【図６】
0004417445.tif 000007
【図７】
0004417445.tif 000008
【図８】
0004417445.tif 000009
【図９】
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【図１０】
0004417445.tif 000011
【図１１】
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【図１２】
0004417445.tif 000013
【図１３】
0004417445.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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