(57)【特許請求の範囲】
【請求項１】
半導体基板（１）の高耐圧領域（２１）に高耐圧素子として高耐圧な第１導電型チャネルを形成する第１ＭＯＳＦＥＴ（２２ｂ）及び高耐圧な第２導電型チャネルを形成する第２ＭＯＳＦＥＴ（２３ｂ）が設けられていると共に、低耐圧領域（２０）に低耐圧素子として低耐圧な第１導電型チャネルを形成する第１ＭＯＳＦＥＴ（２２ａ）及び低耐圧な第２導電型チャネルを形成する第２ＭＯＳＦＥＴ（２３ａ）が設けられ、これら高耐圧素子と低耐圧素子とが素子分離絶縁膜（２）によって素子分離されていると共に、該高耐圧素子及び低耐圧素子が前記素子分離絶縁膜よりも深くに形成されたレトログレードウェル（３、４）を備えている半導体装置の製造方法において、
前記高耐圧素子及び前記低耐圧素子のそれぞれの間を素子分離絶縁膜で素子分離する第１工程と、
前記第１工程の後、前記半導体基板のうち少なくとも前記高耐圧な第２ＭＯＳＦＥＴ及び前記低耐圧な第２ＭＯＳＦＥＴが形成される領域にイオン注入を行い、所定深さの第１導電型の第１レトログレードウェル（４）を形成する第２工程と、
前記第１工程の後、前記半導体基板のうち前記高耐圧な第１ＭＯＳＦＥＴ及び前記低耐圧な第１ＭＯＳＦＥＴが形成される領域にイオン注入を行い、所定深さの第２導電型の第２レトログレードウェル（３）を形成する第３工程と、
前記第２および第３工程の後、前記半導体基板のうち前記高耐圧領域と前記低耐圧領域の両方の表面に酸化膜（５ａ、５ｃ）を形成する第４工程と、
前記第４工程の後、前記半導体基板の全面にイオン注入を行い、前記高耐圧素子及び前記低耐圧素子のそれぞれにチャネル領域（１１）を形成する第５工程と、
前記第５工程の後、前記半導体基板のうち前記低耐圧な第１ＭＯＳＦＥＴが形成される領域のみが開口するマスク（３２Ｃ）を用いて、しきい値調整用のイオン注入を行いチャネル領域（１２）を形成すると共に、前記第２レトログレードウェルよりも浅く、かつ前記チャネル領域よりも深い位置に、前記第２レトログレードウェルと同じ導電型の不純物をイオン注入し、パンチスルーストップ層（１０）を形成する第６工程と、
前記第６工程の後、前記酸化膜上にゲート電極（６）を形成する工程と、
前記低耐圧な第１ＭＯＳＦＥＴ及び前記高耐圧な第１ＭＯＳＦＥＴのそれぞれに、前記ゲート電極をマスクとして、前記チャネル領域の両側に前記第２のレトログレードウェルと異なる導電型の第１電界緩和層（１３）を形成する第７工程と、
前記第７工程の後、前記半導体基板のうち、前記高耐圧な第２ＭＯＳＦＥＴ及び前記低耐圧な第２ＭＯＳＦＥＴが形成される領域が開口したマスク（３２Ｄ）を用いてイオン注入を行い、これらそれぞれの前記チャネル領域の両側に、前記第１レトログレードウェルと同じ導電型の半導体領域（１７）を形成すると共に、前記第１レトログレードウェルと異なる導電型の第２電界緩和層（１４）を形成する第８工程と、
前記第８工程の後、前記高耐圧素子及び前記低耐圧素子それぞれの前記ゲート電極の側面に側壁絶縁膜（７、８）を形成する第９工程と、
前記第９工程の後、前記ゲート電極及び前記側壁絶縁膜をマスクとして、前記高耐圧な第１ＭＯＳＦＥＴ及び前記低耐圧な第１ＭＯＳＦＥＴにおいては、これらそれぞれの前記チャネル領域の両側に、前記第２のレトログレードウェルと異なる導電型のソース・ドレイン領域（１５ａ、１５ｂ）を形成し、前記高耐圧な第２ＭＯＳＦＥＴ及び前記低耐圧な第２ＭＯＳＦＥＴにおいては、これらそれぞれの前記チャネル領域の両側に、前記第１のレトログレードウェルと異なる導電型のソース・ドレイン領域（１６ａ、１６ｂ）を形成する第１０工程と、を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第６工程の後かつ前記第７工程の前に、前記半導体基板のうち前記低耐圧な第２ＭＯＳＦＥＴが形成される領域のみが開口するマスク（３２Ｅ）を用いて、前記第１レトログレードウェルよりも浅く、かつ前記チャネル領域よりも深い位置に、前記第１レトログレードウェルと同じ導電型の不純物をイオン注入し、パンチスルーストップ層（１０ｂ）を形成する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一基板上に複数の素子を集積化して配置する半導体装置の製造方法に関するもので、例えば、高耐圧と低耐圧のＭＯＳＦＥＴを同一基板に形成するものに用いて好適である。
【０００２】
【従来の技術】
従来、半導体集積回路装置の高機能化のため、同一半導体基板上に耐圧の異なる複数の素子を混載することが実現されてきている。このような半導体装置の一例を図１６に示す。
【０００３】
図１６は、半導体基板１の上において、耐圧の低い低耐圧ＭＯＳＦＥＴ２２ａを低耐圧領域に形成し、低耐圧ＭＯＳＦＥＴよりも耐圧の高い高耐圧ＭＯＳＦＥＴ２２ｂを高耐圧領域２１に形成したものである。
【０００４】
低耐圧ＭＯＳＦＥＴは、集積密度、素子特性の観点から本半導体集積回路装置製造プロセスにおける最小の加工寸法によって形成されているが、高耐圧ＭＯＳＦＥＴにおいては高い耐圧を確保するために、そのゲート長等が低耐圧ＭＯＳＦＥＴよりも大きな加工寸法で形成され、ゲート酸化膜５ｃの膜厚に関しても低耐圧ＭＯＳＦＥＴのゲート酸化膜５ａよりも厚く設定されている。
【０００５】
従来では、高集積化が進むにつれて素子分離間に流れるリーク電流を抑制するためにウェル領域３０は高濃度化されてきた。しかしながら、ウェル領域３０を高濃度化すると、逆に分離間の耐圧が低下するという問題が発生し、分離幅が１μｍ以下の領域では微細な素子分離と高い分離耐圧を両立することが困難になる。
【０００６】
そこで、図１７に示すように、素子分離層直下の不純物濃度が最も高くなるような、いわゆるレトログレードウェルとしてのウェル領域３を形成し、素子分離直下を高濃度領域にすることで素子分離間のリーク電流を遮断し、ソース・ドレイン１５ａ、１５ｂの下を低濃度にすることでダイオード耐圧を確保することを実現した。
【０００７】
【発明が解決しようとする課題】
しかし、レトログレードウェルを用いると、素子分離層２の直下のみが高濃度であり、その他の領域、例えばソース・ドレイン１５ａ、１５ｂの間は低濃度であるために、低濃度の領域での空乏層の伸びが抑制できず、最小加工寸法で設計される低耐圧ＭＯＳＦＥＴにおいてソース・ドレイン１５ａ、１５ｂの間のパンチスルーによるしきい値の低下（いわゆるショートチャネル効果）が抑制できなくなるという問題が新たに発生する。
【０００８】
本発明は上記点に鑑みて、レトログレードウェルを用いることによって劣化するＭＯＳＦＥＴのショートチャネル効果を抑制することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、高耐圧素子及び低耐圧素子のそれぞれの間を素子分離絶縁膜で素子分離する第１工程と、第１工程の後、半導体基板のうち少なくとも高耐圧な第２ＭＯＳＦＥＴ及び低耐圧な第２ＭＯＳＦＥＴが形成される領域にイオン注入を行い、所定深さの第１導電型の第１レトログレードウェル（４）を形成する第２工程と、第１工程の後、半導体基板のうち高耐圧な第１ＭＯＳＦＥＴ及び低耐圧な第１ＭＯＳＦＥＴが形成される領域にイオン注入を行い、所定深さの第２導電型の第２レトログレードウェル（３）を形成する第３工程と、第２および第３工程の後、半導体基板のうち高耐圧領域と低耐圧領域の両方の表面に酸化膜（５ａ、５ｃ）を形成する第４工程と、第４工程の後、半導体基板の全面にイオン注入を行い、高耐圧素子及び低耐圧素子のそれぞれにチャネル領域（１１）を形成する第５工程と、第５工程の後、半導体基板のうち低耐圧な第１ＭＯＳＦＥＴが形成される領域のみが開口するマスク（３２Ｃ）を用いて、しきい値調整用のイオン注入を行いチャネル領域（１２）を形成すると共に、第２レトログレードウェルよりも浅く、かつチャネル領域よりも深い位置に、第２レトログレードウェルと同じ導電型の不純物をイオン注入し、パンチスルーストップ層（１０）を形成する第６工程と、第６工程の後、酸化膜上にゲート電極（６）を形成する工程と、低耐圧な第１ＭＯＳＦＥＴ及び高耐圧な第１ＭＯＳＦＥＴのそれぞれに、ゲート電極をマスクとして、チャネル領域の両側に第２のレトログレードウェルと異なる導電型の第１電界緩和層（１３）を形成する第７工程と、第７工程の後、半導体基板のうち、高耐圧な第２ＭＯＳＦＥＴ及び低耐圧な第２ＭＯＳＦＥＴが形成される領域が開口したマスク（３２Ｄ）を用いてイオン注入を行い、これらそれぞれのチャネル領域の両側に、第１レトログレードウェルと同じ導電型の半導体領域（１７）を形成すると共に、第１レトログレードウェルと異なる導電型の第２電界緩和層（１４）を形成する第８工程と、第８工程の後、高耐圧素子及び低耐圧素子それぞれのゲート電極の側面に側壁絶縁膜（７、８）を形成する第９工程と、第９工程の後、ゲート電極及び側壁絶縁膜をマスクとして、高耐圧な第１ＭＯＳＦＥＴ及び低耐圧な第１ＭＯＳＦＥＴにおいては、これらそれぞれのチャネル領域の両側に、第２のレトログレードウェルと異なる導電型のソース・ドレイン領域（１５ａ、１５ｂ）を形成し、高耐圧な第２ＭＯＳＦＥＴ及び低耐圧な第２ＭＯＳＦＥＴにおいては、これらそれぞれのチャネル領域の両側に、第１のレトログレードウェルと異なる導電型のソース・ドレイン領域（１６ａ、１６ｂ）を形成する第１０工程と、を含んでいることを特徴としている。
【００１０】
このような製造工程により、レトログレードウェルとチャネル領域との間にパンチスルーストップ層を備え、レトログレードウェルを用いることによる低耐圧素子におけるショートチャネル効果を抑制することができる半導体装置を製造することができる。
【００１６】
さらに、第６工程の後かつ第７工程の前に、半導体基板のうち低耐圧な第２ＭＯＳＦＥＴが形成される領域のみが開口するマスク（３２Ｅ）を用いて、第１レトログレードウェルよりも浅く、かつチャネル領域よりも深い位置に、第１レトログレードウェルと同じ導電型の不純物をイオン注入し、パンチスルーストップ層（１０ｂ）を形成する工程を行うこともできる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用した半導体集積回路の要部断面図を示す。ここでは、半導体集積回路としてＣＭＯＳを形成している場合を示す。
【００１９】
半導体基板１は、例えばｐ型シリコン単結晶からなり、低耐圧領域２０には低耐圧素子としてｎＭＯＳ２２ａとｐＭＯＳ２３ａが形成されており、高耐圧領域２１には高耐圧素子としてｎＭＯＳ２２ｂとｐＭＯＳ２３ｂが形成されている。これら低耐圧素子及び高耐圧素子のそれぞれは、例えば、半導体基板１に形成された浅いトレンチ２に埋め込まれたＳＴＩ膜（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２によって素子分離されている。このＳＴＩ膜２の深さは例えば０．１〜１．０μｍとされている。このように、ＳＴＩ膜２による素子分離により、素子分離間の微細化が図れる。
【００２０】
さらに、ｎＭＯＳ２２ａ、２２ｂには低耐圧領域２０と高耐圧領域２１に同一のレトログレードウェルとして、ｐ型不純物からなるウェル領域３が形成され、ｐＭＯＳ２３ａ、２３ｂには低耐圧領域２０と高耐圧領域２１に同一のレトログレードウェルとしてｎ型不純物からなるウェル領域４が形成されている。これらレトログレードウェル３、４は、ＳＴＩ膜２より深い位置に形成されている。
【００２１】
ｎＭＯＳ２２ａ、２２ｂは、反転型トランジスタで構成されている。これらはそれぞれ、半導体基板１の表面に形成された低耐圧用のゲート絶縁膜５ａ、高耐圧用のゲート絶縁膜５ｃと、ゲート絶縁膜５ａ、５ｃの上に形成されたゲート電極６と、ゲート電極６の下の半導体基板１の表層部に形成されたｐ型不純物層からなるチャネル領域１１、１２と、チャネル領域１１、１２の両側に配置されたｎ型不純物からなる電界緩和層１３と、チャネル領域１１、１２の両側に配置されたｎ型不純物からなるソース領域１５ａ及びドレイン領域１５ｂと、ゲート電極６の側面に配置された絶縁物からなる側壁７、８と、によって構成されている。
【００２２】
一方、ｐＭＯＳ２３ａ、２３ｂは蓄積型トランジスタで構成されている。これらはそれぞれ、半導体基板１の表面に形成された低耐圧用のゲート絶縁膜５ａ、と高耐圧用のゲート絶縁膜５ｃと、ゲート絶縁膜５ａ、５ｃの上に形成されたゲート電極６と、ゲート電極６の下の半導体基板１の表層部に形成されたｐ型不純物層からなるチャネル領域１１と、チャネル層１１の両側に形成されたｐ型不純物からなる電界緩和層１４と、チャネル層１１の両側に配置されたｐ型不純物からなるソース領域１６ａ及びドレイン領域１６ｂと、ゲート電極６の側面に形成された絶縁物からなる側壁７、８と、によって構成されている。
【００２３】
そして、低耐圧領域２０のｎＭＯＳ２２ａにのみ、さらに、ウェル領域３よりも浅く、かつチャネル領域１２よりも深く、つまりドレイン領域１５ｂからの空乏層の伸びを遮断する位置に、チャネル領域１２よりも高濃度なｐ型不純物からなるパンチスルーストップ層１０が構成されている。
【００２４】
このように構成された半導体集積回路は、低耐圧領域２０におけるｎＭＯＳ２２ａにチャネル領域よりも高濃度なパンチスルーストップ層１０を備えているため、このパンチスルーストップ層１０によって空乏層の伸びが抑制され、ｎＭＯＳ２２ａでのショートチャネル効果を抑制することができる。このため、レトログレードウェルとしてのウェル層３を形成しても、ショートチャネル効果を防止することができる。
【００２５】
また、同一基板上に耐圧の異なる複数種のＭＯＳＦＥＴを混載しようとする場合、製造工程の間略化を図るべく、低耐圧領域２０と高耐圧領域２１との低耐圧領域２０の製造工程を極力共通化させようとする。例えば、低耐圧領域２０におけるＭＯＳＦＥＴのショートチャネル効果抑制のために、パンチスルーストップ層１０を形成する場合、高耐圧領域２１においてもパンチスルーストップ層を形成することが考えられる。
【００２６】
しかしながら、このようにする場合、パンチスルーストップ層の存在により高耐圧領域２１におけるＭＯＳＦＥＴの耐圧を低下させてしまう。このため、本実施形態に示すように、低耐圧領域２０におけるＭＯＳＦＥＴにのみパンチスルーストップ層１０を形成し、高耐圧領域２１においてはパンチスルーストップ層を形成しないことで、高耐圧領域２１におけるＭＯＳＦＥＴの耐圧低下を防止することができる。
【００２７】
次に、図２〜図１３に、図１に示す半導体集積回路の製造工程を示し、半導体集積回路の製造方法について説明する。
【００２８】
〔図２に示す工程〕
まず、ｐ型半導体基板１の上に公知技術であるＳＴＩ法により素子分離層２を形成する。素子分離層２には例えばＳｉＯ2などの絶縁物がＣＶＤ法により埋め込まれている。
【００２９】
〔図３に示す工程〕
酸化膜３１を介して全面にｎ型不純物、例えばリンをドーズ量が１×１０12〜２×１０13ｃｍ-2程度で、素子分離層２よりも深い位置に濃度のピークがくるようにイオン注入し、第１レトログレードウェルとしてのウェル領域４を形成する。このように、低耐圧領域２０及び高耐圧領域２１と同時にレトログレードウェルを形成することにより、工程の間略化を図ることができる。
【００３０】
〔図４に示す工程〕
フォトリソグラフィ法によりフォトレジスト３２ＡをｎＭＯＳトランジスタ２２ａ、２２ｂの形成予定領域が開口するようにパターニングする。そして、ｐ型不純物、例えばホウ素をドーズ量が１×１０12〜２×１０13ｃｍ-2程度で、素子分離層２よりも深い位置に濃度のピークがくるようにイオン注入し、ウェル領域３を形成する。これにより、低耐圧領域２０におけるｎＭＯＳ２２ａと高耐圧領域２１におけるｎＭＯＳ２２ｂとが共に、同一のウェル領域３内に形成される。このように、低耐圧領域２０及び高耐圧領域２１と同時にレトログレードウェルを形成することにより、工程の間略化を図ることができる。
【００３１】
〔図５に示す工程〕
次に、ウェットエッチングにより、酸化膜３１を除去したのち、酸化膜５ｂを形成し、フォトリソグラフィ法により高耐圧領域２１をフォトレジスト３２Ｂで覆い、ウェットエッチングにより低耐圧領域２０の上の酸化膜５ｂを除去する。
【００３２】
〔図６の示す工程〕
フォトレジスト３２Ｂを剥離した後、熱酸化を行う。これにより、低耐圧用のゲート酸化膜５ａが形成される。このとき、同時に、酸化膜５ｂを通じて酸化が進み、低耐圧用のゲート酸化膜５ａよりも厚い高耐圧用のゲート酸化膜５ｃが形成される。
【００３３】
〔図７に示す工程〕
ウェハ全面にｐ型不純物、例えばホウ素をドーズ量が１×１０12〜２×１０12ｃｍ-2程度でイオン注入し、ウェハ表面近傍にチャネル層１１を形成する。
【００３４】
〔図８に示す工程〕
フォトリソグラフィ法により、低耐圧領域２０のｎＭＯＳ２２ａの上が開口するようにフォトレジスト３２Ｃをパターニングしたのち、しきい値調整用のイオン注入として、例えばホウ素をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入し、低耐圧のｎＭＯＳチャネル層１２を形成する。
【００３５】
続いて、再びフォトレジスト３２Ｃをマスクとして、チャネル層１２よりも深い位置にｐ型不純物、例えばホウ素をドーズ量が５×１０12〜１×１０13ｃｍ-2程度でイオン注入し、パンチスルーストップ層１０を形成する。
【００３６】
〔図９に示す工程〕
フォトレジスト３２Ｃを除去した後、ドープドポリシリコンを堆積し、フォトリソグラフィ法によりパターニングし、ゲート電極６を形成する。
【００３７】
〔図１０に示す工程〕
熱酸化によりゲート電極６の表面を酸化膜７で覆い、ゲート電極６及び酸化膜７をマスクとして、ウェハ全面にｎ型不純物として、例えばリンをイオン注入し、ｎＭＯＳ２２ａ、２２ｂ用の電界緩和層１３を形成する。
【００３８】
〔図１１に示す工程〕
フォトリソグラフィ法により、フォトレジスト３２ＤをｐＭＯＳ２３ａ、２３ｂの上が開口するようにパターニングし、ｐ型不純物として例えばＢＦ2をイオン注入する。これにより、ｐＭＯＳ２３ａ、２３ｂに形成されていたｎ型の電界緩和層１３がｐ型に補償され、ｐＭＯＳ２３ａ、２３ｂ用の電界緩和層１４が形成される。さらに、再びフォトレジスト３２Ｄをマスクとして、パンチスルー対策としてｎ型不純物、例えばリン等をイオン注入し、ｎ-型層１７を形成する。なお、このｎ-型層１７は必ずしも形成する必要はない。
【００３９】
〔図１２に示す工程〕
ＳｉＯ２等で構成された絶縁膜を堆積した後、異方性エッチングを行い、ゲート電極６の側面に側壁８を形成する。その後、図示しない酸化膜を形成したのち、フォトリソグラフィ法によりｎＭＯＳ２２ａ、２２ｂにはｎ型不純物、例えば砒素を電界緩和層１３よりも高濃度にイオン注入し、ｐＭＯＳ２３ａ、２３ｂにはｐ型不純物、例えばＢＦ２を電界緩和層１４よりも高濃度にイオン注入する。これにより、ｎＭＯＳ２２ａ、２２ｂのソース領域１５ａ及びドレイン領域１５ｂが形成され、ｐＭＯＳ２３ａ、２３ｂのソース領域１６ａ及びドレイン領域１６ｂが形成される。
【００４０】
この後、図示しないが通常のＬＳＩ製造工程を行って、図１に示す半導体集積回路が完成する。
【００４１】
（第２実施形態）
図１３に本実施形態における半導体集積回路の断面構成を示す。上記第１実施形態では、低耐圧領域２０におけるｎＭＯＳ２２ａにのみパンチスルーストップ層１０を形成しているが、本実施形態では、低耐圧領域２０におけるｎＭＯＳ２２ａとｐＭＯＳ２３ａの両方にパンチスルーストップ層１０ａ、１０ｂを形成している。
【００４２】
これにより、ｐＭＯＳ２３ａについてもパンチスルーストップ層１０ｂを形成することにより、ｐＭＯＳ２３ａについても上記と同様の効果を得ることができる。
【００４３】
図１４、図１５に、図１３に示した半導体集積回路の製造工程を示し、半導体集積回路の製造方法について説明する。なお、ここでは、第１実施形態と異なる部分についてのみ説明し、同様の部分については第１実施形態を参照して説明する。
【００４４】
まず、第１実施形態で示した図２〜図７に示す工程を施す。その後、図１４、図１５に示す工程を行う。
【００４５】
〔図１４に示す工程〕
フォトリソグラフィ法により、低耐圧領域２０のｎＭＯＳ２２ａの上が開口するようにフォトレジスト３２Ｃをパターニングしたのち、しきい値調整用のイオン注入として、例えばホウ素をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入し、低耐圧のｎＭＯＳチャネル層１２を形成する。
【００４６】
続いて、再びフォトレジスト３２Ｃをマスクとして、チャネル層１２よりも深い位置にｐ型不純物、例えばホウ素をドーズ量が５×１０12〜１×１０13ｃｍ-2程度でイオン注入し、パンチスルーストップ層１０ａを形成する。
【００４７】
〔図１５に示す工程〕
フォトリソグラフィ法により、低耐圧領域２０のｐＭＯＳ２３ａの上が開口するようにフォトレジスト３２Ｅをパターニングしたのち、しきい値調整用のイオン注入として、例えばホウ素をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入し、低耐圧のｎＭＯＳチャネル層１１ａを形成する。
【００４８】
続いて、再びフォトレジスト３２Ｄをマスクとして、チャネル層１１ａよりも深い位置にｎ型不純物、例えばリンをドーズ量が５×１０12〜１×１０13ｃｍ-2程度でイオン注入し、パンチスルーストップ層１０ｂを形成する。
【００４９】
この後、第１実施形態で示した図９〜図１３に示す工程を施し、図１４に示す半導体集積回路が完成する。
【００５０】
（他の実施形態）
上記実施形態では、ｎＭＯＳを反転型トランジスタ、ｐＭＯＳを蓄積型トランジスタで構成した例を示したが、ｎＭＯＳに蓄積型トランジスタを採用してもよよく、またｐＭＯＳに反転型トランジスタを用いてもよい。
【００５１】
また、上記実施形態では、ｐ型の半導体基板を用いて半導体集積回路を形成した場合について説明したが、ｎ型の半導体基板を用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体集積回路の断面構成を示した図である。
【図２】図１に示す半導体集積回路の製造工程を示す図である。
【図３】図２に続く半導体集積回路の製造工程を示す図である。
【図４】図３に続く半導体集積回路の製造工程を示す図である。
【図５】図４に続く半導体集積回路の製造工程を示す図である。
【図６】図５に続く半導体集積回路の製造工程を示す図である。
【図７】図６に続く半導体集積回路の製造工程を示す図である。
【図８】図７に続く半導体集積回路の製造工程を示す図である。
【図９】図８に続く半導体集積回路の製造工程を示す図である。
【図１０】図９に続く半導体集積回路の製造工程を示す図である。
【図１１】図１０に続く半導体集積回路の製造工程を示す図である。
【図１２】図１１に続く半導体集積回路の製造工程を示す図である。
【図１３】第２実施形態における半導体集積回路の断面構成を示す図である。
【図１４】図１３に示す半導体集積回路の製造工程を示す図である。
【図１５】図１４に続く半導体集積回路の製造工程を示す図である。
【図１６】従来の半導体集積回路の断面構成を示す図である。
【図１７】従来の半導体集積回路の断面構成を示す図である。
【符号の説明】
１…半導体基板、２…素子分離層、３、４…レトログレードウェル、
６…ゲート電極、１０…パンチスルーストップ層、１１、１２…チャネル層、
１５ａ、１６ａ…ソース領域、１５ｂ、１６ｂ…ドレイン領域、
２０…低耐圧領域、２１…高耐圧領域、２２ａ…低耐圧ｎＭＯＳ、
２２ｂ…高耐圧ｎＭＯＳ、２３ａ…低耐圧ｐＭＯＳ、２３ｂ…高耐圧ｐＭＯＳ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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