(57)【特許請求の範囲】
【請求項１】
複数の画素列を構成するように複数の画素がマトリックス状に配列された光電変換装置であって、
前記複数の画素はそれぞれ、
第１の主電極、第２の主電極、及びこれらの二つの主電極間の電気的導通を制御する制御電極を有する薄膜トランジスタと、
第１の電極及び第２の電極を有し、前記第１の電極が前記薄膜トランジスタの第１の主電極に接続されている光電変換素子と
を備え、
前記光電変換装置は、
複数の画素列のそれぞれに対して設けられた複数の信号転送ラインと、
複数の画素列のそれぞれに対して設けられた複数のバイアスラインであって、該当する画素列を構成する画素の前記光電変換素子の第２の電極に各バイアスラインが接続された複数のバイアスラインと、
奇数列の画素列に対して設けられたバイアスラインの第１の端部を通して、当該画素列を構成する前記光電変換素子の第２の電極に蓄積された電子を除去するために当該第２の電極にバイアスを印加する第１の共通電極ドライバと、
偶数列の画素列に対して設けられたバイアスラインの第１の端部を通して、当該画素列を構成する前記光電変換素子の第２の電極に蓄積された電子を除去するために当該第２の電極にバイアスを印加する第２の共通電極ドライバと、
前記薄膜トランジスタの制御電極に接続されており、前記光電変換素子の第１の電極からの電気信号を当該薄膜トランジスタの第２の主電極と前記信号転送ラインとを通して読み出すことで、暗電流除去のための空読み出しと目的の読み出し信号を得るための本読み出しとを行うゲートドライバと、
奇数列の画素列に対して設けられたバイアスラインの第２の端部同士を電気的に接続する第１の冗長配線と、
偶数列の画素列に対して設けられたバイアスラインの第２の端部同士を電気的に接続する第２の冗長配線と
を備え、
奇数列の画素列を構成する画素に対して前記バイアスの印加、前記空読み出し、及び前記本読み出しを順に行うサイクルと、偶数列の画素列を構成する画素に対して前記バイアスの印加、前記空読み出し、及び前記本読み出しを順に行うサイクルとが半サイクル分ずれており、
前記第１の共通電極ドライバによる前記バイアスの印加と前記第２の共通電極ドライバによる前記バイアスの印加とは異なるタイミングで行われ、
奇数列の画素列における前記空読み出しと偶数列の画素列における前記本読み出しとが同時に行われ、且つ奇数列の画素列における前記本読み出しと偶数列の画素列における前記空読み出しとが同時に行われる
ことを特徴とする光電変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、例えば液晶表示装置や光電変換装置を構成するのに好適に使用される薄膜トランジスタ（ＴＦＴ）マトリックスパネルを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来、液晶パネルなどの表示装置の表示部やエリアセンサなどの光電変換装置の読取部をＸ−Ｙマトリックス状に配列された多数の表示画素や読取画素により構成し、各画素への信号入力や各画素からの信号読出しを画素ごとに設けられたＴＦＴを介してＸ−Ｙマトリックス駆動方式で行うことが、広く行われている。表示装置の表示画素は少なくとも一方が透明な１対の電極の間に液晶を介在させた液晶表示素子を用いて構成することができ、光電変換装置の読取画素は１対の電極の間に半導体光電変換層を介在させた光電変換素子を用いて構成することができる。
【０００３】
このようなＴＦＴ付きの画素のマトリックス状配列を有するＴＦＴパネルは、近年、急速に大判化が進んでいる。これは、ＴＦＴパネルを用いた液晶表示装置の製造技術の発展や、光電変換素子を有するエリアセンサの多岐にわたる分野での利用（例えばＸ線撮像装置への適用）の影響によるものである。また、この大判化の流れとともに、画素パターンの配列ピッチの微細化が進んでいる。これらのパネル大判化や画素微細化に伴い、ＴＦＴパネル製造工程における歩留まりの低下が生じている。その原因として、次のような事が考えられる：
（１）パネルの大判化が進むにつれて、パネルあたりの配線距離が増加し、これに伴い断線確率が高くなる；
（２）パネルの画素パターンの微細化が進むにつれて、パネルあたりのＴＦＴや配線クロス部の面積が増加したため、上下の金属配線間のショート確率が高くなる；
（３）静電気破壊（ＥＳＤ）。即ち、パネルの大判化により外部と接触可能な面積が大きくなり、静電気の発生量が大きくなりやすく、かくしてＥＳＤによる不良発生の確率が高くなる。
【０００４】
これらの技術的課題を解決することにより、歩留まりの向上が確保される。しかし、これらの原因のうち、（１）は配線幅を太くする事により解決されるが、逆に（２）は上下の金属配線間のクロス部の面積を減少させること、つまり、クロス部の配線幅を細くすることにより解決される。また、配線を太くすることにより上下の金属配線間に形成される配線間容量が増加して、転送される信号の感度が低下する。また、冗長回路を形成することにより歩留まりの向上を目指すことが考えられるが、この冗長回路により画素コンデンサ部の開口率が減少する場合には感度が減少するといった問題も発生することがある。このように、配線幅の設計は非常に難しいものとなっている。
【０００５】
図１８に、ＴＦＴマトリックスパネルの等価回路の一例を示す。
【０００６】
図１８において、１はＴＦＴ（薄膜トランジスタ）３をマトリックス状に配したＴＦＴマトリックスパネル、４はコンデンサ又は光電変換素子（ここではフォトダイオードなどの容量あるいはＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｉｎｇ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型光センサの容量若しくは光導電型光センサと組み合わせられた電荷蓄積コンデンサの容量として示す）、５は信号を転送する転送ライン（Ｓｉｇ  ｌｉｎｅ）、６はバイアスライン（Ｖｓ  ｌｉｎｅ）、７はゲートライン（Ｖｇ  ｌｉｎｅ）、１１はアンプを有する信号処理回路、１２は共通電極ドライバ、１３はゲートドライバであり、Ｒ１，Ｒ０はそれぞれ配線抵抗、Ａは断線部、Ｂは短絡部である。
【０００７】
尚、図中、ｃ１１，ｃ１２・・・・ｃ２１，ｃ２２・・・・ｃ５ｎはそれぞれコンデンサ又は光電変換素子４を個々に示しており、ｔ１１，ｔ１２・・・・ｔ２１，ｔ２２・・・・ｔ５ｎはそれぞれＴＦＴ３を個々に示しており、Ｖｓ１，Ｖｓ２・・・・Ｖｓ５はそれぞれバイアスライン６を個々に示しており、Ｄｒ．１，Ｄｒ．２・・・・Ｄｒ．ｎは各ゲートラインに対応するゲートドライバを個々に示している。
【０００８】
図１８に示される半導体装置においては、ゲートドライバ１３のＤｒ．１〜Ｄｒ．ｎから複数のゲートライン７（たとえばＣｒ（クロム）配線）に供給されるバイアス電圧により、マトリックス状に配置された複数のＴＦＴ（ｔ１１〜ｔｍｎ）３を駆動し、各画素を構成するＴＦＴと対をなす光電変換素子で得られた電気信号を、該光電変換素子ｃ１１〜ｃｍｎの第１の電極から、複数の転送ライン５（たとえばＡｌ（アルミニウム）配線）を通じて、信号処理回路１１へと転送し、これにより各マトリックス素子即ち画素からの信号読出しを行う。
【０００９】
また、共通電極ドライバ１２に接続された複数のバイアスライン６（たとえばＡｌ配線）に複数の光電変換素子（ｃ１１〜ｃｍｎ）の第２の電極を接続している。
【００１０】
図１９は、図１８のＴＦＴパネルの共通電極ドライバ１２によるバイアスライン６へのバイアス印加側とは反対の側のコーナー部のパターン図の一例である。
【００１１】
このＴＦＴパネルの製造において、図１８に符号Ａで示されているように、バイアスラインＶｓ２の断線が発生した際には、コンデンサ又は光電変換素子（ｃ２２〜ｃ２ｎ）が共通電極ドライバ１２から分離され、このコンデンサ又は光電変換素子が属する画素及びそれより下方の画素は欠陥画素となり、多くの場合はライン状の欠陥が発生する。また、図１８に符号Ｂで示されているように、異物付着等によりバイアスラインとゲートラインとのショートが発生した際には、ショートした双方のラインに所望の電圧がかからないため、バイアスラインとゲートラインに沿って欠陥が発生する。このような欠陥発生は製造歩留まり低下の原因となっていた。
【００１２】
本発明の目的は、画素のマトリックス状配列を有する半導体装置の製造工程における配線の断線や上下の金属配線間のショートによる歩留まりの低下を防止し、パネルが大判化し更に画素パターンが微細化しても、半導体装置を良好な歩留まりで製造することができる半導体装置及びその製造方法を提供することにある。
【００１３】
更に、本発明の目的は、画素コンデンサ及びＴＦＴを含んでなる画素のマトリックス状配列を有する半導体装置の画素コンデンサ部の開口率を減少させることなしに良好な歩留まりで製造可能な半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の上記目的は、複数の画素列を構成するように複数の画素がマトリックス状に配列された光電変換装置であって、
前記複数の画素はそれぞれ、
第１の主電極、第２の主電極、及びこれらの二つの主電極間の電気的導通を制御する制御電極を有する薄膜トランジスタと、
第１の電極及び第２の電極を有し、前記第１の電極が前記薄膜トランジスタの第１の主電極に接続されている光電変換素子と
を備え、
前記光電変換装置は、
複数の画素列のそれぞれに対して設けられた複数の信号転送ラインと、
複数の画素列のそれぞれに対して設けられた複数のバイアスラインであって、該当する画素列を構成する画素の前記光電変換素子の第２の電極に各バイアスラインが接続された複数のバイアスラインと、
奇数列の画素列に対して設けられたバイアスラインの第１の端部を通して、当該画素列を構成する前記光電変換素子の第２の電極に蓄積された電子を除去するために当該第２の電極にバイアスを印加する第１の共通電極ドライバと、
偶数列の画素列に対して設けられたバイアスラインの第１の端部を通して、当該画素列を構成する前記光電変換素子の第２の電極に蓄積された電子を除去するために当該第２の電極にバイアスを印加する第２の共通電極ドライバと、
前記薄膜トランジスタの制御電極に接続されており、前記光電変換素子の第１の電極からの電気信号を当該薄膜トランジスタの第２の主電極と前記信号転送ラインとを通して読み出すことで、暗電流除去のための空読み出しと目的の読み出し信号を得るための本読み出しとを行うゲートドライバと、
奇数列の画素列に対して設けられたバイアスラインの第２の端部同士を電気的に接続する第１の冗長配線と、
偶数列の画素列に対して設けられたバイアスラインの第２の端部同士を電気的に接続する第２の冗長配線と
を備え、
奇数列の画素列を構成する画素に対して前記バイアスの印加、前記空読み出し、及び前記本読み出しを順に行うサイクルと、偶数列の画素列を構成する画素に対して前記バイアスの印加、前記空読み出し、及び前記本読み出しを順に行うサイクルとが半サイクル分ずれており、
前記第１の共通電極ドライバによる前記バイアスの印加と前記第２の共通電極ドライバによる前記バイアスの印加とは異なるタイミングで行われ、
奇数列の画素列における前記空読み出しと偶数列の画素列における前記本読み出しとが同時に行われ、且つ奇数列の画素列における前記本読み出しと偶数列の画素列における前記空読み出しとが同時に行われる
ことを特徴とする光電変換装置により達成される。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００１９】
［実施形態１］
図１は、本発明の実施形態１に関わるＴＦＴマトリックスパネルの等価回路図である。本実施形態は、ＴＦＴパネルが光電変換装置に適用された例である。
【００２０】
図１において、図１８と同じ部材については説明を省略する。尚、本実施形態の場合、符号４は光電変換素子になる。光電変換素子としては、フォトダイオード型又はＭＩＳ型の（例えば基板上に電極、絶縁層、光電変換のための半導体層、オーミックコンタクト層（ｎ+ 型半導体層）を少なくとも有する積層構造を有する）光センサを好適に使用することができる。
【００２１】
図１においては、冗長配線２１が各バイアスラインに共通に設けられている。また、符号１４は、図１８の信号処理回路１１と同様なアンプを有する信号処理回路である。
【００２２】
図２は、図１のＴＦＴパネルの共通電極ドライバ１２によるバイアスライン６へのバイアス印加側とは反対の側のコーナー部の概略的パターン図である。
【００２３】
本実施形態では、図１及び図２に示されているように、各バイアスラインＶｓ１，Ｖｓ２，Ｖｓ３，・・・・・は、共通電極ドライバ１２との接続側とは反対の側の端部どうしが冗長配線２１により互いに電気的に接続されている。該冗長配線２１は、パネルの絶縁基板の切断により形成されるパネル端部３１の近傍に位置している。
【００２４】
図３は、本実施形態のＴＦＴマトリックスパネルの製造の際の欠陥及びその修復方法の一例を説明するための等価回路図である。
【００２５】
ＴＦＴパネルの製造において、図３に符号Ａで示されているように、バイアスラインＶｓ２の断線が発生した際には、光電変換素子ｃ２２〜ｃ２ｎには、他の複数のバイアスライン（Ｖｓ１，Ｖｓ４など）から冗長配線２１を介してバイアス電圧が印加されることにより、ライン欠陥とならない。
【００２６】
また、光電変換素子ｃ２２の欠陥により画素欠陥を生ぜしめた場合には、当該画素のＴＦＴ（ｔ２２）に対してレーザー照射して光電変換素子ｃ２２と転送ラインとを分離することにより、電気的な悪影響を防止することができる。
【００２７】
また、図３に符号Ｂで示されているように、異物付着等によりバイアスラインＶｓ３とゲートラインとのショートが発生した際には、光電変換素子ｃ３２に係るバイアスライン方向及びゲートライン方向に関し隣接する部分もしくは当該方向に関する画素全体が欠陥となる。そこで、本実施形態では、ショートしたバイアスラインＶｓ３を、ショート部分を挟む両側においてレーザー照射してショート部分をバイアスラインＶｓ３の他の部分から電気的に分離することにより、バイアスラインとゲートラインとのショートによる欠陥を防止することができる。即ち、光電変換素子ｃ３２に係るゲートラインは修復されるし、光電変換素子ｃ３２に係るバイアスラインＶｓ３は断線扱いとなるが、光電変換素子ｃ３２〜ｃ３ｎには、他の複数のバイアスライン（Ｖｓ１，Ｖｓ４など）から冗長配線を介してバイアスが印加されることにより、ライン欠陥とならない。また、ショート部分の付近の光電変換素子の欠陥により画素欠陥を生ぜしめた場合には、当該欠陥画素のＴＦＴに対してレーザー照射して欠陥の光電変換素子と転送ラインとを分離することにより、電気的な悪影響を防止することができる。
【００２８】
以上のようにして、本実施形態では、バイアスラインに接続される冗長配線をパネル絶縁基板の端部３１の近傍に位置させることで、画素の開口率を殆ど低下させることなしに、バイアスラインの断線やバイアスラインとゲートラインとのショートによる欠陥を修復して、製造歩留まりを向上させることができる。
【００２９】
さらに、冗長配線２１を設けることにより、共通電極ドライバからの印加バイアスに対する各画素までの配線抵抗を減少させることが可能となる。
【００３０】
［実施形態２］
図４は、本発明の実施形態２に関わるＴＦＴマトリックスパネルの概略的等価回路図である。本実施形態は、ＴＦＴパネルが光電変換装置に適用された例である。
【００３１】
図４において、図１８と同じ部材については、図１８の説明を参照することとして、ここでは説明を省略する。
【００３２】
本実施形態では、共通電極ドライバ１２に接続された複数のバイアスライン６に複数の光電変換素子（ｃ１１〜ｃｍｎ）の第２の電極をそれぞれ接続している点は変わらないが、本実施形態では、バイアスライン６を２系統に分割し、２つの共通電極ドライバ１２により各系統のバイアスライン６にバイアス電圧を印加可能にしている。
【００３３】
本実施形態において、光電変換素子はＭＩＳ型のセンサとして説明する。信号転送後、光電変換素子（素子中にコンデンサが形成される）ｃ１１〜ｃｍｎの第２の電極に蓄積された電子は、ｎ+ 型半導体層（一方の電極を構成する）に共通電極ドライバ１２からバイアスを印加することにより除去される。
【００３４】
図５は、図４のＴＦＴパネルの共通電極ドライバ１２によるバイアスライン６へのバイアス印加側とは反対の側のコーナー部の概略的パターン図である。
【００３５】
本実施形態では、図４及び図５に示されているように、各バイアスラインは、共通電極ドライバ１２との接続側とは反対の側の端部どうしが冗長配線２１−１，２１−２により互いに電気的に接続されている。ここで、バイアスライン６は２つの系統に分割されており、各系統ごとに共通電極ドライバ１２が別々に設けられており、また各系統ごとに冗長配線２１−１，２１−２による接続がなされている。即ち、第１系統の複数のバイアスラインは一方の端部が第１の共通電極ドライバに接続されており他方の端部どうしが冗長配線２１−１により互いに電気的に接続されており、第２系統の複数のバイアスラインは一方の端部が第２の共通電極ドライバに接続されており他方の端部どうしが冗長配線２１−２により互いに電気的に接続されている。
【００３６】
冗長配線２１−１及び冗長配線２１−２は、パネルの絶縁基板の切断により形成されるパネル端部３１の近傍に位置している。ここで、画素の配列ピッチをＰとしたときに、最外周にある光電変換素子の端部から絶縁基板カッティング時のパネル端部までの距離を、図５に示されているように、転送ライン５と平行方向のカッティングにおいてＸとし、ゲートライン７と平行方向のカッティングにおいてＹとして、
Ｘ＜Ｐ
Ｙ＜Ｐ
となるように冗長配線２１−１及び冗長配線２１−２を配置することにより、本実施形態の光電変換装置をユニットとして複数用いてＸ方向及び／またはＹ方向に複数配列して更に大面積の光電変換装置を構成する際の隣接ユニットの互いに隣接する光電変換素子どうしの間隔の増加を防止することができる。
【００３７】
図６は図５のＣ−Ｃ′断面図である。図６中、符号８０は絶縁基板であり、符号８１はＣｒ配線層、符号８２は絶縁膜、符号８３はｉ半導体層、符号８４はｎ+ 半導体層、符号８５はＡｌ配線層、符号８６は保護層、符号８７は冗長配線２１−１、符号８８は冗長配線２１−２であり、これらの各薄膜は、光電変換素子及びＴＦＴを形成する成膜プロセスと同時に成膜されたものである。即ち、図６に示されているように、冗長配線２１−１は、ゲートラインを形成するＣｒ配線と同時に成膜したＣｒ配線金属層８１及びバイアスラインを形成するＡｌ配線と同時に成膜したＡｌ配線金属層８５を用いて形成することができ、また、冗長配線２１−２は、バイアスラインを形成するＡｌ配線と同時に成膜したＡｌ配線金属層を用いて形成することができる。冗長配線２１−１と冗長配線２１−２とは、光電変換素子の形成時に成膜された絶縁膜８２により電気的に分離されている。これにより、成膜プロセスを増やすことなく冗長配線を形成することができる。
【００３８】
図７は、本実施形態のＴＦＴマトリックスパネルの製造の際の欠陥及びその修復方法の一例を説明するための等価回路図である。
【００３９】
ＴＦＴパネルの製造において、図７に符号Ａで示されているように、バイアスラインＶｓ２の断線が発生した際には、光電変換素子ｃ２２〜ｃ２ｎには、他の複数の同系統のバイアスライン（Ｖｓ４，Ｖｓ６など）から冗長配線２１−２を介してバイアス電圧が印加されることにより、ライン欠陥とならない。
【００４０】
また、光電変換素子ｃ２２が画素欠陥を生ぜしめた場合には、当該画素のＴＦＴ（ｔ２２）に対してレーザー照射して光電変換素子ｃ２２と転送ラインとを分離することにより、電気的な悪影響を防止することができる。
【００４１】
また、図７に符号Ｂで示されているように、異物付着等によりバイアスラインＶｓ３とゲートラインとのショートが発生した際には、光電変換素子ｃ３２に係るバイアスライン方向及びゲートライン方向に関し隣接する部分もしくは当該方向に関する全体が欠陥となる。そこで、本実施形態では、ショートしたバイアスラインＶｓ３を、ショート部分を挟む両側においてレーザー照射してショート部分をバイアスラインＶｓ３の他の部分から電気的に分離することにより、バイアスラインとゲートラインとのショートによる欠陥を防止することができる。即ち、画素コンデンサｃ３２に係るゲートラインは修復されるし、光電変換素子ｃ３２に係るバイアスラインＶｓ３は断線扱いとなるが、光電変換素子ｃ３２〜ｃ３ｎは、他の複数の同系統のバイアスライン（Ｖｓ１，Ｖｓ５など）から冗長配線２１−１を介してバイアスが印加されることにより、ライン欠陥とならない。また、ショート部分の付近のコンデンサが画素欠陥を生ぜしめた場合には、当該欠陥画素のＴＦＴに対してレーザー照射して欠陥コンデンサと転送ラインとを分離することにより、電気的な悪影響を防止することができる。
【００４２】
本実施形態では、バイアスラインを２系統に分割し、２つの共通電極ドライバ１２によりそれぞれバイアスを印加して各系統ごとに別駆動し、且つ冗長配線もこのバイアスラインの各系統ごとに分離して接続している。これにより、マトリックス状に配列された光電変換素子を２系列で駆動させることが可能となり、１サイクルの信号読出し時の解像度を１／２にすることにより、信号処理の速度を約２倍とすることができる。ＭＩＳ型の光電変換素子では、バイアスラインによりバイアスを印加して信号を読み込むまでの間に暗電流が発生するために、暗電流除去のための「空読出し」をした後に目的とする読出し信号を得る「本読出し」をすることが好ましい。この場合、１サイクルの信号読み出し時間が長くなるが、これは以下のようにして補うことが可能である。
【００４３】
図８（ａ），（ｂ）に、バイアスラインを１系統とした時及び２系統とした時のバイアスラインへのバイアス印加タイミングと空読出しタイミング及び本読出しタイミングの一例を示す。
【００４４】
図８（ａ）はバイアスラインを１系統とした時を示し、１サイクルの読出しに時間ｔ１を要する。これに対して、図８（ｂ）はバイアスラインを２系統とした時を示し、第１系統と第２系統のバイアスタイミングを別駆動で印加し、第１系統の空読出し時に得られる第２系統からの信号を本読出しとし、逆に第１系統の本読出し時に得られる第２系統からの信号を空読出しとすることにより、解像度が１／２ではあるが約半分の時間ｔ１／２で信号読出しを行うことができる。
【００４５】
もちろん、本実施形態においても、２系統のバイアスラインに対して同じバイアスタイミングを印加することで、従来と同様の解像度及び所要時間での読出しを行うことも可能である。
【００４６】
また、本実施形態では、絶縁基板上に共通電極ドライバからのバイアス印加ラインを複数本設けて、複数の経路のバイアスラインを介してバイアス電圧を印加することにより、共通電極ドライバから各光電変換素子の第２の電極までの配線抵抗（Ｒ１等）を低減することができ、光電変換素子の第２の電極に印加するバイアス波形を均一なものとなし、特性を向上させることが可能である。
【００４７】
本実施形態でも、実施形態１と同様に、冗長配線はパネル絶縁基板の端部３１の近傍に位置しているので、光電変換素子の開口率を殆ど低下させることなしに、バイアスラインの断線やバイアスラインとゲートラインとのショートによる欠陥を修復して、製造歩留まりを向上させることができる。
【００４８】
以上の２つの実施形態では、ＴＦＴマトリックスパネルはｍ×ｎ個のマトリックスを構成しているが、実施形態１ではｍ≧２，ｎ≧１が可能であり、実施形態２ではｍ≧４，ｎ≧１が可能である。
【００４９】
［実施形態３］
図９は、本発明の実施形態３に関わるＴＦＴマトリックスパネルの概略的等価回路図である。本実施形態は、ＴＦＴパネルが光電変換装置に適用された例である。
【００５０】
ゲートドライバ１３のＤｒ．１〜Ｄｒ．ｎから複数のゲートライン７に供給されるバイアス電圧により、マトリックス状に配置された複数のＴＦＴ（ｔ１１〜ｔｍｎ）３を駆動し、各画素を構成するＴＦＴと対をなす光電変換素子で得られた電気信号を、該光電変換素子ｃ１１〜ｃｍｎの第１の電極から、複数の転送ライン５を通じて、信号処理回路１４へと転送し、これにより各マトリックス素子即ち画素からの信号読出しを行う。
【００５１】
また、共通電極ドライバ１２に接続された複数のバイアスライン６に複数の光電変換素子（ｃ１１〜ｃｍｎ）の第２の電極を接続している。本実施形態では、バイアスラインを複数の系統に分割し、複数の共通電極ドライバ１２により各系統のバイアスラインにバイアス電圧を印加するようにしている。
【００５２】
光電変換素子はＭＩＳ型のセンサであり、信号転送後、光電変換素子ｃ１１〜ｃｍｎの第２の電極に蓄積された電子は、ｎ+ 型半導体層に共通電極ドライバ１２からバイアス電圧を印加することにより除去される。以下この動作をリフレッシュと呼ぶ。
【００５３】
図１０は、図９のＴＦＴパネルの４系統の場合の共通電極ドライバ１２によるバイアスライン６へのバイアス印加側とは反対の側のコーナー部のパターン図である。
【００５４】
本実施形態では、図９及び図１０に示されているように、各バイアスラインは、共通電極ドライバ１２との接続側とは反対の側の端部どうしが冗長配線２１−１〜２１−４により互いに電気的に接続されている。ここで、バイアスラインは複数の系統（ｋ系統）に分割されており、また各系統ごとに冗長配線による接続がなされている。即ち、第１系統の複数のバイアスラインは一方の端部が第１の共通電極ドライバに接続されており他方の端部どうしが冗長配線２１−１により互いに電気的に接続されており、同様に第２系統から第ｋ系統の複数のバイアスラインは一方の端部がそれぞれ第２から第ｋの共通電極ドライバに接続されており他方の端部どうしが冗長配線２１−２から冗長配線２１−ｋにより夫々互いに電気的に接続されている。
【００５５】
また、冗長配線２１−１から冗長配線２１−ｋは、パネルの絶縁基板の切断により形成されるパネル端部３１の近傍に位置している。
【００５６】
図１１は図１０のＺ−Ｚ′における模式的断面図である。図１１中、符号８０は絶縁基板であり、符号８１はＣｒ配線層、符号８２は絶縁膜、符号８３はｉ半導体層、符号８４はｎ+ 半導体層、符号８５はＡｌ配線層、符号８６は保護層、符号８７は冗長配線２１−１、符号８８は冗長配線２１−４である。符号８５のＡｌ配線層と符号８１のＣｒ配線層は符号８９のコンタクトホール（ＣＨ）を介して接続されているが、ここには接続抵抗が発生する。
【００５７】
バイアスラインがｋ系統の場合、冗長配線２１−１にはｋ−１個のクロス部が存在するため、コンタクトホールＣＨは２（ｋ−１）個となる。また、冗長配線２１−２にはｋ−２個のクロス部が存在するため、コンタクトホールＣＨは２（ｋ−２）個となり、冗長配線毎にコンタクトホールＣＨの数が異なる。
【００５８】
ここで４系統の場合について考えてみると、冗長配線２１−１のクロス部は３個、冗長配線２１−２のクロス部は２個、冗長配線２１−３のクロス部は１個となり、冗長配線２１−４にはクロス部は存在しない。この時、コンタクトホールＣＨは先に述べたように接続抵抗を持つため、系統毎の配線抵抗が異なる。配線抵抗が異なると、リフレッシュ時の時定数の差によると思われる出力（特に暗出力）の違いが各系統毎に発生する場合がある。この様な周期的な出力の差は認識しやすく、大きな問題となる場合がある。
【００５９】
そこで本実施形態では、図１０のように全ての冗長配線に同一形態、同一個数のクロス部、コンタクトホールＣＨを設け、配線抵抗を同等にすることにより、配線の断線や上下の金属配線間のショートによる歩留りの低下を防止できるだけでなく、パネル内における特性の均一化が可能となり、その結果パネルのＳ／Ｎをも向上することができる。
【００６０】
［実施形態４］
図９に示したＴＦＴマトリックスパネルを４枚用いて１つの光電変換装置を構成する一例を示す。
【００６１】
図１２は、図９のＴＦＴパネル４枚の夫々の１つの角部を集合させて配置した場合の各パネルコーナー部の模式的パターン図である。
【００６２】
実施形態１〜３によれば、冗長配線をパネル端部に配置しており、この時配置のスペースが必要となる。ここで図１２のように画素の配列ピッチをｆとすると、パネルを貼り合せる場合にはつなぎ目を画像補正するため、つなぎ目のマージンは１画素分、即ち各パネルの最外周に配置された画素間（光電変換部の重心間）の距離ｗは、ｗ＝２ｆである事が望ましい。また、パネルの貼り合せは光電変換部の重心を基準に行う。
【００６３】
図１３（ａ），（ｂ）は、本実施形態における光電変換部の重心を説明する概略的パターン図である。
【００６４】
図１３（ａ）の場合には、ＴＦＴの位置等により光電変換部の重心がパネル端部から離れる。この時パネル端部と配線を含めたデバイス端部の距離ａは、信頼性上及び切断マージンとして一定量必要である。その結果、パネル端部間の距離ｄは小さくなり、冗長配線（特に複数になった場合）の配線が困難になることがある。
【００６５】
そこで本実施形態では、図１３（ｂ）の様に、ＴＦＴをパネル端部から離れた位置に配置する事等により、光電変換部の重心をパネル端部に近付ける事により、ａがある一定量に規定されたとしても、ｄを大きくとることができるようにした。その結果冗長配線が複数になっても、ｗやｄを変えることなくそれら全てを配置できる十分なエリア、即ちパネル端部と配線を含めたデバイス端部の距離ａを設ける事が可能となる。
【００６６】
［実施形態５］
本実施形態は複数画素の行列を同一パネル内で複数の領域（ここでは上下）に分けて構成するものである。図１４に概略的等価回路図を示す。本実施形態では、共通電極ドライバ１２を基体の図中上下両側に配置し、基体の図中左側より各画素を駆動させる構成である。これは、更なる大面積化及び高速動作などを実現する上で有用である。
【００６７】
尚、図中、１４は信号処理回路、１２は共通電極ドライバ、１３はＴＦＴドライバ（ゲートドライバ）、２１は冗長配線である。
【００６８】
また、図１５に、基体の上下方向の中央部に配されている冗長配線部を拡大した模式的パターン図を示す。図中、点ｃはセンサ重心、ｆは画素ピッチである。上下方向のパネル中央に関して、上方のセンサと下方のセンサとで配列の向きを逆にし、いずれもセンサ重心がパネル中央に近くなるように配列することで、パネル中央のクリアランスＫ0 は、上方または下方のセンサ間クリアランスＫよりも幅広にすることができ、画像の劣化を防止できる。よって、そのスペースを利用して冗長配線２１を適切に配置することが可能となる。
【００６９】
上述の実施形態の光電変換装置は非破壊検査や医療などに用いられるＸ線検査の検出用センサとして利用することができる。以下、医療用を例にあげて適用例を説明する。非破壊検査は患者を被検査物に代えて置きかえればよい。
【００７０】
図１６（ａ），（ｂ）は本発明をＸ線検出用の光電変換装置に適用した場合の模式的構成図及び模式的断面図である。
【００７１】
光電変換素子とＴＦＴは、上述したように、センサ基板６０１１内に複数個形成され、これらにはシフトレジスタＳＲ１と検出用集積回路ＩＣとが実装されたフレキシブル回路基板６０１０が接続されている。フレキシブル回路基板６０１０の逆側は回路基板ＰＣＢ１，ＰＣＢ２に接続されている。前記センサ基板６０１１の複数枚又は１枚が基台６０１２の上に接着され大型の光電変換装置を構成する。基台６０１２の下には処理回路６０１８内のメモリ６０１４をＸ線から保護するため鉛板６０１３が実装されている。センサ基板６０１１上にはＸ線を可視光に変換するための波長変換体として蛍光体６０３０たとえばＣｓＩが、塗布または蒸着あるいは貼り付けされている。光電変換装置は図１６（ｂ）に示されるように全体をカーボンファイバー製のケース６０２０に収納している。
【００７２】
図１７は本発明の光電変換装置をＸ線診断システムへ応用した例を示すものである。
【００７３】
Ｘ線チューブ６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、蛍光体を上部に実装した光電変換装置６０４０に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応して蛍光体は発光し、これを光電変換して電気的情報を得る。この情報はディジタルに変換されイメージプロセッサ６０７０により画像処理され制御室のディスプレイ６０８０で観察できる。
【００７４】
また、この情報は電話回線６０９０等の伝送手段により遠隔地へ転送でき、別の場所のドクタールームなどのディスプレイ６０８１に表示もしくは光ディスク等の保存手段に保存することができ、遠隔地の医師が診断することも可能である。またフィルムプロセッサ６１００によりフィルム６１１０に記録することもできる。
【００７５】
【発明の効果】
以上に説明したように、本発明によれば、共通電極ドライバとの接続側とは反対の側においてバイアスラインの端部どうしを冗長配線により互いに電気的に接続することにより、光電変換素子やコンデンサ及びＴＦＴを含んでなる画素のマトリックス状配列を有する半導体装置の製造工程における配線の断線や上下の金属配線間のショートによる歩留まりの低下を防止し、パネルが大判化し更に画素パターンが微細化しても、半導体装置を良好な歩留まりで製造することができる。
【００７６】
更に、本発明によれば、光電変換素子やコンデンサ及びＴＦＴを含んでなる画素のマトリックス状配列を有する半導体装置の画素部の開口率を減少させることなしに良好な歩留まりで半導体装置を製造することが可能である。
【００７７】
尚、上記実施形態において、光電変換素子以外の画素素子としてのコンデンサを有する場合も同様な考え方を適用してもよい。又、本発明は、本発明の主旨の範囲内において、適宜変形、組合わせが可能であることはいうまでもない。
【図面の簡単な説明】
【図１】本発明の実施形態１に関わるＴＦＴマトリックスパネルの等価回路図である。
【図２】図１のＴＦＴパネルの共通電極ドライバによるバイアスラインへのバイアス印加側とは反対の側のコーナー部の概略的パターン図である。
【図３】本発明の実施形態１のＴＦＴマトリックスパネルの製造の際の欠陥及びその修復方法の一例を説明するための等価回路図である。
【図４】本発明の実施形態２に関わるＴＦＴマトリックスパネルの等価回路図である。
【図５】図４のＴＦＴパネルの共通電極ドライバによるバイアスラインへのバイアス印加側とは反対の側のコーナー部の概略的パターン図である。
【図６】図５のＣ−Ｃ′断面図である。
【図７】本発明の実施形態２のＴＦＴマトリックスパネルの製造の際の欠陥及びその修復方法の一例を説明するための等価回路図である。
【図８】バイアスラインを１系統とした時及び２系統とした時のバイアスラインへのバイアス印加タイミングと空読出しタイミング及び本読出しタイミングの一例を示す図である。
【図９】本発明の実施形態３に関わるＴＦＴマトリックスパネルの概略的等価回路図である。
【図１０】図９のＴＦＴパネルの４系統の場合の共通電極ドライバによるバイアスラインへのバイアス印加側とは反対の側のコーナー部のパターン図である。
【図１１】図１０のＺ−Ｚ′における模式的断面図である。
【図１２】図９のＴＦＴパネル４枚の夫々の１つの角部を集合させて配置した場合の各パネルコーナー部の模式的パターン図である。
【図１３】光電変換部の重心を説明する概略的パターン図である。
【図１４】複数画素の行列を同一パネル内で複数の領域に分けて構成した場合の概略的等価回路図である。
【図１５】基体の上下方向の中央部に配されている冗長配線部を拡大した模式的パターン図である。
【図１６】本発明をＸ線検出用の光電変換装置に適用した場合の模式的構成図及び模式的断面図である。
【図１７】本発明の光電変換装置をＸ線診断システムへ応用した例を示す図である。
【図１８】ＴＦＴマトリックスパネルの等価回路図である。
【図１９】図１８のＴＦＴパネルの共通電極ドライバによるバイアスラインへのバイアス印加側と反対の側のコーナー部のパターン図である。
【符号の説明】
１    ＴＦＴマトリックスパネル
２    光電変換装置
３    ＴＦＴ
４    コンデンサ
５    転送ライン（Ｓｉｇ  ｌｉｎｅ）
６    バイアスライン（Ｖｓ  ｌｉｎｅ）
７    ゲートライン（Ｖｇ  ｌｉｎｅ）
１１    信号処理回路
１２    共通電極ドライバ
１３    ゲートドライバ
１４    信号処理回路
２１    冗長配線
２１−１，２１−２，・・・・    冗長配線
３１    絶縁基板ｃｕｔ時のパネル端部
８０    絶縁基板
８１    Ｃｒ配線層
８２    絶縁膜
８３    ｉ半導体層
８４    ｎ+ 半導体層
８５    Ａｌ配線層
８６    保護層
８７，８８    冗長配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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