(57)【特許請求の範囲】
【請求項１】
接続機器との間でデータのやり取りを行っている状態のアクティブモードの他に、機器が接続されていない状態のディスコネクトモード、又は、機器が接続されているがデータのやり取りが行われていない状態のサスペンドモード、を備えており、上記ディスコネクトモード又はサスペンドモードの設定又は解除を検出した時に、定められたプロトコルに従う処理を実行するネットワークインターフェースであって、
接続機器との間でデータ処理を行う処理部と、該処理部用の基準クロック信号を出力するクロック生成部（３０）と、該クロック生成部に電気的に接続された制御回路と、を有しており、
前記制御回路が、クロック信号に依存せずに、
(i)ディスコネクトモード又はサスペンドモードの設定を検出すると共に、上記クロック生成部にクロック信号の出力を停止させる第１制御信号を出力し、
(ii)ディスコネクトモード又はサスペンドモードの解除を検出すると共に、上記クロック生成部にクロック信号の出力を開始させる、第１制御信号の反転信号の第２制御信号（ＣＬＫＥＮＢ信号)を出力するものであり、
前記制御回路が、イベント検出回路（２１）と、２つのタイミングで上記第２制御信号を出力する第１、第２サスペンドモード制御回路（２２、２３）と、を備えており、
上記イベント検出回路が、クロック信号に依存しない論理回路で構成されており、ディスコネクトモード又はサスペンドモードの設定時に“Ｌ”、解除時に“Ｈ”に切り換わるイベント検出信号（ＥＶ信号）を出力するものであり、
上記第１、第２サスペンドモード制御回路が、それぞれ、クロック信号に依存しない論理回路の、２入力１出力ＯＲゲート（２２１、２３４）と、ラッチ回路（２２２、２３５）と、２入力１出力ＡＮＤゲート（２２３、２３３）と、を備えており、
上記ＯＲゲートの一方の入力端子には、接続機器との間でデータのやり取りを行っている時に“Ｈ”となる第１信号（ＬＰＳ信号）が上記処理部から入力され、他方の入力端子には、上記イベント検出信号が入力されており、
上記ラッチ回路のイネーブル端子Ｅには、ＯＲゲートの出力端子が接続されており、
上記ラッチ回路のデータ端子Ｄには、“Ｈ”の信号が入力されており、
上記ラッチ回路のリセット端子ＲＢと上記ＡＮＤゲートの一方の入力端子とには、選択時に“Ｈ”となるモード選択信号が入力されており、
上記第１サスペンドモード制御回路（２２）では、上記ラッチ回路の反転データ出力端子ＱＢと、上記ＡＮＤゲート（２２３）の他方の入力端子と、が接続されており、
上記第２サスペンドモード制御回路（２３）は、タイマーとして機能するカウント回路を更に備えており、上記ラッチ回路のデータ出力端子Ｑが、上記カウント回路のリセット端子ＲＢに、接続されており、カウント回路から、リセット後、定めた時間だけカウントを行った後に出力される“Ｌ”の信号が、上記ＡＮＤゲート（２３３）の他方の入力端子に入力されており、
上記第１、第２モード制御回路の内、“Ｈ”のモード選択信号が入力されている一方の制御回路のラッチ回路がセットされ、該ラッチ回路のセットされた制御回路は、“Ｈ”の第１信号又はイベント検出信号の入力に応じて、上記ＯＲゲートの出力信号によってラッチ回路をイネーブルにし、直ちに、又は、上記定めた時間経過後に、上記ＡＮＤゲートから、クロック信号に依存せずに上記第２制御信号を出力する、
ことを特徴とするネットワークインターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブモードの他に、ディスコネクトモード及びサスペンドモードの少なくとも一方のモードを備えるネットワークインターフェースに関する。
【背景技術】
【０００２】
高速バスシステムとしてＩＥＥＥ１３９４バスシステムが規格化されている。ＩＥＥＥ１３９４バスシステムは、シリアルバスシステムであり、互いにＩＥＥＥ１３９４．ａの規格に準拠したインターフェースボード（以下、単にＩＥＥＥボードという。）を備える電子機器を、ＩＥＥＥ１３９４の規格に準拠した標準ケーブル（以下、単にＩＥＥＥケーブルという。）により接続して構成される。ＩＥＥＥケーブルは、差動信号が流れる２本のツイスト線を２組備えるツイストペアケーブルを採用する。
【０００３】
ＩＥＥＥボードには、アクティブモードの他に、ディスコネクトモード、及び、サスペンドモードが規定されている。アクティブモードとは、対向するノードとの間でパケットデータ等の情報のやり取りを行う際に設定されるモードである。ディスコネクトモードとは、対抗するノードが接続されていない場合に設定されるモードである。サスペンドモードとは、対向するノードが接続されているが、互いに接続する電子機器間でパケットデータのやり取りがされていない場合に設定されるモードである。
【０００４】
上記アクティブモード、及び、サスペンドモードの設定は、ＩＥＥＥボードのＰＨＹチップにおいて実行される。ＰＨＹチップは、大きく分けてケーブルＩ／Ｆと当該ケーブルＩ／Ｆより出力される信号を処理するディジタル制御部とで構成される。
【０００５】
ＩＥＥＥボードの備えるケーブルＩ／Ｆは、送受信データのほか、対向するノードの接続時にアサート状態（Ｌｏｗ）となるコネクト検出信号、パケットデータのやり取りを行う際にアサート状態（Ｈｉｇｈ）となるBias_検出信号と含む種々の信号を上記ディジタル制御部に出力する。
【０００６】
ディジタル制御部は、上記コネクト検出信号及びBias_検出信号の値に応じてディスコネクトモード、サスペンドモード、アクティブモードの設定を行う。具体的には、コネクト検出信号がネゲート状態の場合にディスコネクトモードを設定し、上記コネクト検出信号の変化に対してモード変更処理を実行する機能以外の機能を停止する。
【０００７】
また、ディジタル制御部は、Bias_検出信号がネゲート状態のままで上記コネクト検出信号がアサート状態に切り換った場合にサスペンドモードを設定し、コネクト検出信号及びBias_検出信号の変化に対してモード変更処理を実行する機能以外の機能を停止する。当該サスペンドモードの設定時に、コネクト検出信号がネゲート状態に切り換った場合には、上記ディスコネクトモードに移行する。他方、Bias_検出信号がアサート状態に切り換った場合には、アクティブモードに移行し、コネクト検出信号を処理する機能以外のすべての機能を動作させる。
【０００８】
上記ＩＥＥＥ１３９４．ａの規格に準拠するインターフェースボードの備えるサスペンドモードは、ＩＥＥＥケーブルで接続される電子機器間でパケットデータ等の情報のやり取りが行われていない場合における各ＩＥＥＥボードで浪費される電力を低減するために設けられたモードである。
【０００９】
しかしながら、上記サスペンドモードの設定時においてもＩＥＥＥボード内、特にＰＨＹチップ内のクロック信号生成部は作動し続けている。ＰＨＹチップ内部では、最大で４００Ｍｂｐｓという高速データ処理を行う。これに対応して上記クロック信号の発生回路は、非常に高い周波数のクロック信号を生成するが、当該高い周波数のクロック信号の生成には多くの電力消費が伴う。
【００１０】
節電のためには、上記クロック信号生成部を停止すれば良い。ところが上記サスペンドモードの設定時にクロック信号生成部も停止してしまうと、ケーブルＩ／Ｆにおいて検出されるコネクト検出信号の処理を含むＰＨＹチップ内における信号処理機能の全てが停止してしまうことになり、例えば、ＩＥＥＥケーブルから電子機器が取り外された場合であってもサスペンドモードからディスコネクトモードへの移行処理が実行できない。また、対向する電子機器からパケットデータ等の情報が送信されてきてもこれを検知することができず、アクティブモードに移行できないといった問題が生じる。なお、ディスコネクトモードの設定時にクロック信号生成部を停止させても同様の問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、特にＩＥＥＥボードに代表されるインターフェースボードであって、ディスコネクトモードやサスペンドモードの設定時における電力の浪費をより効果的に低減する機能を備えるネットワークインターフェースを提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１に記載のネットワークインターフェースは、接続機器との間でデータのやり取りを行っている状態のアクティブモードの他に、機器が接続されていない状態のディスコネクトモード、又は、機器が接続されているがデータのやり取りが行われていない状態のサスペンドモード、を備えており、上記ディスコネクトモード又はサスペンドモードの設定又は解除を検出した時に、定められたプロトコルに従う処理を実行するネットワークインターフェースであって、接続機器との間でデータ処理を行う処理部と、該処理部用の基準クロック信号を出力するクロック生成部（３０）と、該クロック生成部に電気的に接続された制御回路と、を有しており、前記制御回路が、クロック信号に依存せずに、(i)ディスコネクトモード又はサスペンドモードの設定を検出すると共に、上記クロック生成部にクロック信号の出力を停止させる第１制御信号を出力し、(ii)ディスコネクトモード又はサスペンドモードの解除を検出すると共に、上記クロック生成部にクロック信号の出力を開始させる、第１制御信号の反転信号の第２制御信号（ＣＬＫＥＮＢ信号)を出力するものであり、前記制御回路が、イベント検出回路（２１）と、２つのタイミングで上記第２制御信号を出力する第１、第２サスペンドモード制御回路（２２、２３）と、を備えており、上記イベント検出回路が、クロック信号に依存しない論理回路で構成されており、ディスコネクトモード又はサスペンドモードの設定時に“Ｌ”、解除時に“Ｈ”に切り換わるイベント検出信号（ＥＶ信号）を出力するものであり、上記第１、第２サスペンドモード制御回路が、それぞれ、クロック信号に依存しない論理回路の、２入力１出力ＯＲゲート（２２１、２３４）と、ラッチ回路（２２２、２３５）と、２入力１出力ＡＮＤゲート（２２３、２３３）と、を備えており、上記ＯＲゲートの一方の入力端子には、接続機器との間でデータのやり取りを行っている時に“Ｈ”となる第１信号（ＬＰＳ信号）が上記処理部から入力され、他方の入力端子には、上記イベント検出信号が入力されており、上記ラッチ回路のイネーブル端子Ｅには、ＯＲゲートの出力端子が接続されており、上記ラッチ回路のデータ端子Ｄには、“Ｈ”の信号が入力されており、上記ラッチ回路のリセット端子ＲＢと上記ＡＮＤゲートの一方の入力端子とには、選択時に“Ｈ”となるモード選択信号が入力されており、上記第１サスペンドモード制御回路（２２）では、上記ラッチ回路の反転データ出力端子ＱＢと、上記ＡＮＤゲート（２２３）の他方の入力端子と、が接続されており、上記第２サスペンドモード制御回路（２３）は、タイマーとして機能するカウント回路を更に備えており、上記ラッチ回路のデータ出力端子Ｑが、上記カウント回路のリセット端子ＲＢに、接続されており、カウント回路から、リセット後、定めた時間だけカウントを行った後に出力される“Ｌ”の信号が、上記ＡＮＤゲート（２３３）の他方の入力端子に入力されており、上記第１、第２モード制御回路の内、“Ｈ”のモード選択信号が入力されている一方の制御回路のラッチ回路がセットされ、該ラッチ回路のセットされた制御回路は、“Ｈ”の第１信号又はイベント検出信号の入力に応じて、上記ＯＲゲートの出力���号によってラッチ回路をイネーブルにし、直ちに、又は、上記定めた時間経過後に、上記ＡＮＤゲートから、クロック信号に依存せずに上記第２制御信号を出力する、ことを特徴とする。
【発明の効果】
【００２０】
請求項１に記載のネットワークインターフェースでは、ディスコネクトモード又はサスペンドモードの解除時に、クロック信号生成部にクロック信号の出力を開始させる第２制御信号を、直ちに、又は、定めた時間経過後に、出力する第１、第２サスペンドモード制御回路を備えている。“Ｈ”のモード選択信号の入力に応じて一方の制御回路のラッチ回路が、セットされ、該ラッチ回路のセットされた制御回路は、クロック信号に依存せずに上記第１信号又はイベント信号の“Ｌ”から“Ｈ”への切り換わりを検出し、第２制御信号を出力することができる。上記モードの解除を検出するのに、制御回路がクロック信号を必要としない分、ディスコネクトモード又はサスペンドモード設定時におけるインターフェースの低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００２６】
（１）発明の概要
本発明のネットワークインターフェースは、アクティブモードの他にディスコネクトモード及びサスペンドモードの内の少なくとも一方を有し、上記ディスコネクトモード又はサスペンドモードの解除条件が満たされた場合に予定のプロトコルに従い起動処理を実行するネットワークインターフェース、例えばＩＥＥＥ１３９４．ａの規格に準拠したネットワークインターフェースであって、クロック信号に依存せず作動し、上記ディスコネクトモード又はサスペンドモードの設定に応じて当該ネットワークインターフェースの備える少なくとも一部の駆動クロック発生回路を停止させ、上記ディスコネクトモード又はサスペンドモードの解除条件が満たされた場合に上記停止させたクロック発生回路を再び動作させる駆動制御回路を備えることを特徴とする。
【００２７】
上記構成を採用することで、クロック信号生成回路における電力の浪費を削減して、ディスコネクトモード及びサスペンドモードの設定時におけるインターフェースの電力消費量を効果的に低減することができる。
【００２８】
以下、上記特徴を具備する本発明のネットワークインターフェースを、ＩＥＥＥ１３９４．ａのバスシステムに適用した実施の形態について、添付の図面を参照しつつ説明する。
【００２９】
（２）実施の形態
図１は、本発明のネットワークインターフェースの実施形態であるＩＥＥＥ１３９４．ａに準拠したインターフェースボード（以下、単にＩＥＥＥボードという。）１を備えるホストコンピュータ１００、及び、同一又は異なるＩＥＥＥボードを装着したプリンタ５００をＩＥＥＥ１３９４．ａに準拠する標準ケーブル（以下、ＩＥＥＥケーブルという。）１５０により接続したネットワークの構成を示す図である。
【００３０】
コンピュータ１００及びプリンタ２００の電源が投入されると、各ＩＥＥＥボードは、ＩＥＥＥ１３９４．ａに規格されているプロトコルに従いネットワークの認識処理を実行する。
【００３１】
本図において、ＩＥＥＥボード１は、コンピュータ１００とプリンタ５００を接続するものとして記述されているが、当該インターフェースボードは、ストレージデバイス、デジタルビデオカメラ等の他のデバイスにも適用することができる。例えば、インターフェースボード１を備えるストレージデバイスは、コンピュータ１００に接続することができる。なお、上記ストレージデバイスとしては、例えば、ハードディスク、ＣＤ／ＤＶＤドライブやＭＯドライブが挙げられる。
【００３２】
<2-1>ＩＥＥＥボード
以下、コンピュータ１００の備えるＩＥＥＥボード１について説明する。図２は、コンピュータ１００の内部回路の内、特に本発明のインターフェースの実施形態であるＩＥＥＥボード１に関与する部分を表した構成図である。ＩＥＥＥボード１はＰＣＩバス６に接続されている。当該ＰＣＩバス６には、ＩＥＥＥボード１の他、チップセット（マザーボード）７を介してコンピュータ１００本体の中央演算処理装置（ＣＰＵ）８が接続されている。
【００３３】
ＩＥＥＥボード１は、ＰＨＹチップ２、ＬＩＮＫチップ３、ＯＨＣＩ（Open Host Controller Interfaceの略）Version1.1に準拠して動作するＰＣＩ Ｉ／Ｆ制御回路４、及び、ＰＣＩレジスタ５で構成される。
【００３４】
ＩＥＥＥボード１には、プリンタ５００との間でパケットデータ等の情報のやり取りを行う際に設定されるアクティブモードの他に、ディスコネクトモード、及び、サスペンドモードが規定されている。上記ディスコネクトモードとは、ＩＥＥＥケーブル１５０にプリンタ５００が接続されていない場合に設定されるモードである。サスペンドモードとは、ＩＥＥＥケーブル１５０にプリンタ５００が接続されているが、パケットデータのやり取りがされていない場合に設定されるモードである。
【００３５】
なお、上記サスペンドモードは、ＣＰＵ８により、チップセット７、ＰＣＩバス６、ＰＣＩ Ｉ／Ｆ制御回路４のＤＭＡ４ａ、及び、ＬＩＮＫチップ３を介してＰＨＹチップ２に入力される制御信号、具体的には、PCI Power management規格に準拠した省電力制御用のドライバにより出力されるＤ３ステート設定信号に応じても設定される。
【００３６】
上記PCI Power management規格においてＤ３ステートに規定されている復帰時間は１０ｍｓである。以下に詳しく説明するように、ＩＥＥＥボード１では、サスペンドモードとして、復帰に時間はかかるが、ＰＬＬ回路を含むクロック発生機構を完全に停止させて最も節電効果を高めるスリープモードが設定することができる。しかし当該スリープモードを選択した場合であっても、当該クロック発生機構を再び安定して動作させるのに要する時間は数百μｓ〜数ｍｓ程度であるため、上記規定の復帰時間内にサスペンドモードの解除処理を完了することができる。このようにＩＥＥＥボード１は、その使用に際して特別なプロトコルの定義を不要として高い汎用性を確保する。
【００３７】
上記アクティブモード、ディスコネクトモード、及び、サスペンドモードの設定は、ＩＥＥＥボード１のＰＨＹチップ２において実行される。ＰＨＹチップ２は、大きく分けてケーブルＩ／Ｆ１１と、上記ケーブルＩ／Ｆ１１より出力される信号を処理するディジタル制御部２０とで構成される。
【００３８】
上記ケーブルＩ／Ｆ１１は、送受信データの他、対向ノードであるプリンタ５００の接続時にアサート状態（Ｌｏｗ）となるコネクト検出信号、パケットデータのやり取りを行う際にアサート状態（Ｈｉｇｈ）となるBias_検出信号と含む種々の信号を上記ディジタル制御部２０に出力する。
【００３９】
ディジタル制御部２０は、上記コネクト検出信号及びBias_検出信号の値に応じてディスコネクトモード、サスペンドモード、アクティブモードの設定を行う。図３は、モードの推移を説明するための図である。ケーブルＩ／Ｆ１１より検出されるコネクト検出信号がネゲート状態の場合、ディジタル制御部２０はディスコネクトモードを設定する。Bias_検出信号がネゲート状態のままで上記コネクト検出信号がアサート状態に切り換った場合には、サスペンドモードを設定する。上記サスペンドモードの設定時に、Bias_検出信号がアサート状態に切り換った場合には、アクティブモードに移行する。逆に、アクティブモードの設定時に、Bias_検出信号がネゲート状態に切り換った場合には、サスペンドモードを設定する。当該サスペンドモードの設定時に、コネクト検出信号がネゲート状態に切り換った場合には、ディスコネクトモードを設定する。
【００４０】
再び図２を参照しつつＩＥＥＥボード１の説明を行う。ＩＥＥＥボード１では、チップセット７が備えるＢＩＯＳ７ａにより選択可能な２つのサスペンドモードを備える。当該２つのサスペンドモードとは、ドーズモードとスリープモードである。
【００４１】
上記ドーズモードは、ＩＥＥＥボード１のＰＨＹチップをＩＥＥＥ１３９４．ａの規格に準拠したディスコネクトモード、又は、サスペンドモードに設定すると共に、ＰＨＹチップ内のクロック発生機構の一部を停止させて、アクティブモード以外のモード設定時におけるクロック発生機構における無駄な電力の消費を削減するモードであり、以下に説明するスリープモードよりも節電効率は劣るが、迅速な再始動が可能であることを特徴とする。例えば、復帰に時間（数百μｓ〜数ｍｓ）を要するＰＬＬ回路以外のクロック発生機構を停止／再始動させることで、PCI Power management規格に準拠するＤ２ステートの復帰時間（２００μｓ）内に再始動処理を完了するように設定することができる。
【００４２】
上記スリープモードは、ＩＥＥＥボード１のＰＨＹチップをＩＥＥＥ１３９４．ａの規格に準拠したディスコネクトモード、又は、サスペンドモードに設定すると同時に、ＰＨＹチップ内部のクロック発生機構を完全に停止させるモードであり、アクティブモード以外のモード設定時における無駄な電力の消費を最も抑制できることを特徴とする。但し、クロック発生機構を完全に停止させる都合上、例えば、安定した周波数のクロック信号を生成するのに一定の時間（数百μｓ〜数ｍｓ）を要する。
【００４３】
チップセット７内には、コンピュータ１００の起動時に実行する初期設定の内容を定めたＢＩＯＳ７ａが設けられており、当該ＢＩＯＳ７ａ内のデータを選定することで、当該コンピュータ１００の起動時にスリープモード及びドーズモードの何れをサスペンドモードとして使用するかの設定を行うことができる。当該設定は、コンピュータ１００の起動と共にＰＣＩ Ｉ／Ｆ制御回路４を介してＰＣＩレジスタ５に２ビットのサスペンドモード設定信号として格納される。
【００４４】
ＰＣＩレジスタ５は、格納された２ビットのサスペンドモード設定信号の下位１ビットをスリープモード設定信号としてＰＨＹチップ２に出力すると共に、上位１ビットをドーズモード設定信号としてＰＨＹチップ２に出力する。これら２つの信号は排他的な値を取り、一方が”Ｈ”（設定を意味する）の場合、他方は”Ｌ”（キャンセルを意味する）に設定される。即ち、サスペンドモードとしてスリープモードを実行する場合には、スリープモード設定信号は”１”、ドーズモード設定信号は”０”に設定される。ドーズモードを設定する場合には、スリープモード設定信号は”０”、ドーズモード設定信号は”１”に設定される。
【００４５】
<2-2>ＰＨＹチップ
図４は、ＰＨＹチップ２の詳細な構成を示す図である。ＰＨＹチップ２は、大きく分けて、アナログブロック１０、ディジタル制御部２０、及び、クロック発生部３０で構成される。
【００４６】
アナログブロック１０は、ケーブルＩ／Ｆ１１、当該ケーブルＩ／Ｆ１１を駆動するための基準電圧電流源１２、ＰＬＬ回路１３、及び、基準クロック発信源１４で構成される。
【００４７】
基準クロック発信源１４は、いわゆるオシレータであり、低い周波数の基準クロック信号ＸＣＬＫを発生する。ＰＬＬ回路１３は、上記クロック信号ＸＣＬＫを逓倍して高い周波数（通常４００ＭＨｚ）のクロック信号ＰＬＬＣＬＫを発生する。クロック生成部３０は、上記クロック信号ＰＬＬＣＬＫから分周処理などを行い、ディジタル制御部２０で使用する数種類の駆動クロック信号ＣＬＫを生成する。ディジタル制御部２０は、当該数種類の駆動クロックＣＬＫに基づいて作動しており、当該数種類の駆動クロック信号ＣＬＫの入力停止に伴い動作を停止する。クロック生成部３０は、ディジタル制御回路２０からのＣＬＫＥＮＢ信号が”Ｌ”の場合に作動し、当該ＣＬＫＥＮＢが”Ｈ”の場合に動作を停止する。ＰＬＬ回路１３は、ディジタル制御回路２０からのＰＬＬＥＮＢ信号が”Ｌ”の場合に作動し、当該ＰＬＬＥＮＢが”Ｈ”の場合に動作を停止する。
【００４８】
ディジタル制御部２０は、イベント検出回路２１、ドーズモード制御回路２２、スリープモード制御回路２３、ＯＲゲート２４、及び、アービトレーション／エンコード・デコード部２５で構成される。
【００４９】
イベント検出回路２１は、ＩＥＥＥボード１の状態（モード）が変化した場合に”Ｈ”のイベント信号を出力する。当該イベント検出回路２１については後に詳しく説明する。
【００５０】
ドーズモード制御回路２２は、ＢＩＯＳ７ａの設定により、サスペンドモードとしてドーズモードが設定されている場合に動作し、サスペンドモードの設定時には、ＣＬＫＥＮＢ信号を”Ｌ”から”Ｈ”に切換えてクロック生成部３０の動作を停止する。また、サスペンドモードの解除条件が満たされた時、即ち、上記イベント検出回路２１より出力されるイベント信号、及び、ＬＩＮＫチップ３より出力されるＬＰＳ（Link Power Status）信号の変化に応じて、上記ＣＬＫＥＮＢ信号を”Ｈ”から”Ｌ”に復帰してクロック生成部３０を再び動作させる。なお、上記ＬＰＳ信号は、ＬＩＮＫチップ３が動作常態か否かを表す信号であり、ＬＩＮＫチップ３が動作している場合には”Ｈ”に設定される信号である。当該ドーズモード制御回路２２については後に詳しく説明する。
【００５１】
スリープモード制御回路２３は、ＢＩＯＳ７ａの設定により、サスペンドモードとしてスリープモードが設定されている場合に動作し、サスペンドモードの設定時には、クロック生成部３０に対して出力するＣＬＫＥＮＢ信号、及び、ＰＬＬ回路１３に出力するＰＬＬＥＮＢ信号を共に”Ｌ”から”Ｈ”に切換えてクロック生成部３０及びＰＬＬ回路１３の動作を停止する。一方、サスペンドモードの解除時、即ち、上記イベント検出回路２１より出力されるイベント信号、及び、ＬＩＮＫチップ３より出力されるＬＰＳ信号の変化に応じて上記ＣＬＫＥＮＢ信号，ＰＬＬＥＮＢ信号を”Ｈ”から”Ｌ”に復帰させてクロック生成部３０及びＰＬＬ回路１３を再び動作させる。当該スリープモード制御回路２３については後に詳しく説明する。
【００５２】
なお、ＯＲゲート２４は、上記ドーズモード制御回路２２、及び、スリープモード制御回路２３から出力されるＣＬＫＥＮＢ信号の調整を行うためのゲートであり、有効なモードの制御回路からの出力をＣＬＫＥＮＢ信号としてクロック生成部３０に出力する。また、スリープモード制御回路２３は、ドーズモードの設定時には、ＰＬＬ回路１３に対して常に”Ｌ”のＰＬＬＥＮＢ信号を出力する。
【００５３】
アービトレーション／エンコード・デコード部２５は、クロック生成部３０で用意される数種類の駆動クロック信号に基づいて動作し、ＩＥＥＥ１３９４．ａに準拠してアナログブロック１０のケーブルＩ／Ｆ１１より出力される送受信データを処理し、処理後のデータをＬＩＮＫチップ３に出力する。
【００５４】
<2-3>ケーブルＩ／Ｆ
図５は、ケーブルＩ／Ｆ１１の基本構成、ツイストペアラインで構成されるＩＥＥＥケーブル１５０、及び、対向ノードであるプリンタ５００の備えるケーブルＩ／Ｆ５１０を示す図である。ケーブルＩ／Ｆ１１は、大きく分けて、コネクト検出回路１１１、及び、Bias_検出回路１１２の他、TpBias検出回路や送受信回路で構成されている。
【００５５】
コネクト検出回路１１１は、プリンタ５００がＩＥＥＥケーブル１５０に接続／取り外された場合に生じるＩＥＥＥケーブル１５０のＴＰＡ及びＴＰＡ＊のツイストライン間の電位差の変化に基づいてコネクト検出信号を出力する。即ち、ＩＥＥＥケーブル１５０にプリンタ５００が接続された場合に”Ｌ”のコネクト検出信号を出力し、ＩＥＥＥケーブル１５０からプリンタ５００が取り外された場合に”Ｈ”のコネクト検出信号を出力する。
【００５６】
また、Bias_検出回路１１２は、パケットデータ等の情報のやり取りを行う際にケーブル内に印加されるBias信号を検出した場合に”Ｈ”のBias_検出信号を出力し、当該Bias信号が出力されていない場合に”Ｌ”のBias_検出信号を出力する。なお、当該ケーブルＩ／Ｆ１１の構成は、全てＩＥＥＥ１３９４．ａの規定に準拠するものであり、これ以上の詳細な説明は省く。
【００５７】
<2-4>イベント検出回路
図６は、イベント検出回路２１の構成を示す図である。イベント検出回路２１は、３つの２入力ＡＮＤゲート２１１〜２１３、及び、１つの３入力ＯＲゲート２１４で構成される。ＡＮＤゲート２１１の一方の入力端子には、コネクト検出信号がインバータを介して入力され、他方の入力端子には、ディスコネクトモードの設定時に”Ｈ”に設定されるディスコネクト信号が入力される。ＡＮＤゲート２１２の一方の入力端子には、上記コネクト検出信号が入力され、他方の入力端子には、サスペンドモードの設定時に”Ｈ”に設定されるサスペンド信号が入力される。ＡＮＤゲート２１３の一方の信号入力端子には、上記サスペンド信号が入力され、他方の入力端子には、Bias_検出信号が入力される。ＡＮＤゲート２１１〜２１３の出力端子は、何れもＯＲゲート２１４の入力端子に接続されている。
【００５８】
上記構成のイベント検出回路２１では、ディジタル制御部２０においてディスコネクトモード、サスペンドモードが設定されている場合、”Ｌ”のイベント信号を出力する。ディスコネクトモードの設定時に、対向ノートであるプリンタ５００が接続された場合、即ち、コネクト検出信号が”Ｈ”から”Ｌ”に切り換った場合、イベント信号は”Ｌ”から”Ｈ”に切り換る。また、サスペンドモードの設定時に、プリンタ５００が取り外された場合、即ち、コネクト検出信号が”Ｌ”から”Ｈ”に切り換った場合、又は、プリンタ５００との間でパケットデータ等の情報のやり取りが開始された場合、即ち、Bias_検出信号が”Ｌ”から”Ｈ”に切り換った場合、イベント信号は”Ｌ”から”Ｈ”に切り換る。
【００５９】
なお、ＩＥＥＥボード１が複数のポートを有する場合、即ち、複数のケーブルＩ／Ｆを内包する場合、これらケーブルＩ／Ｆに一対一に対応してイベント検出回路２１を設けると共に、各イベント検出回路から出力されるイベント信号の全ての論理積を求めるＡＮＤゲートを設け、当該ＡＮＤゲートの出力を最終的なイベント検出信号として出力する構成を採用すればよい。また、設計上の都合や必要に応じて、上記ＡＮＤゲートは、各イベント検出回路から出力されるイベント信号の一部の論理積を求める構成を採用しても良い。
【００６０】
<2-5>ドーズモード制御回路
ドーズモード制御回路２２は、ドーズモード設定信号が”Ｈ”の場合に有効に機能し、ディスコネクトモード、又は、サスペンドモードの設定に伴い、即ち、ＬＰＳ信号、及び、イベント信号が共に”Ｌ”となった場合に、ＣＬＫＥＮＢ信号を”Ｌ”から”Ｈ”に切換えてクロック生成部３０を停止させる。一方、ＬＰＳ信号、又は、イベント信号の何れかが”Ｌ”から”Ｈ”に切り換った場合には、ＣＬＫＥＮＢ信号を”Ｈ”から”Ｌ”に切換えてクロック生成部３０を再始動させる。
【００６１】
図７は、ドーズモード制御回路２２の構成を示す図である。また、図８は、ディスコネクトモード又はサスペンドモードの設定からモードの変化に伴うＣＬＫＥＮＢ信号の切り換りまでの信号状態の変化を表すタイムチャートである。ドーズモード制御回路２２は、２入力１出力のＯＲゲート２２１、ラッチ２２２、及び、ＡＮＤゲート２２３で構成される。ＯＲゲート２２１の一方の入力端子には、ＬＩＮＫチップ３より出力されるＬＰＳ信号が入力されると共に、残りの入力端子には、上記イベント検出回路２１から出力されるイベント信号が入力される。ＯＲゲート２２１は、ＬＰＳ信号及びイベント信号の何れかが”Ｈ”に切り換った場合に”Ｈ”の信号をラッチ２２２のイネーブル端子Ｅに出力する。ラッチ２２２のリセット端子ＲＢにはドーズモード設定信号が入力されており、データ入力端子Ｄには、”Ｈ”レベルの信号が入力されている。
【００６２】
図８のタイムチャートにも示されるように、ＬＩＮＫチップ３が機能停止しており、かつ、ディスコネクトモード又はサスペンドモードが設定されている場合、即ち、ＬＰＳ信号及びイベント信号が共に”Ｌ”の場合、ラッチ２２２からは”Ｈ”のＲＳＭＢ信号が出力される。この場合において、ＡＮＤゲート２２３からは”Ｈ”のＣＬＫＥＮＢ信号が出力される。
【００６３】
リンク内でのデータのやり取りが開始されＬＰＳ信号が”Ｌ”から”Ｈ”に切り換った場合、あるいは、対抗ノードの接続／取り外し、パケットデータのやり取りの開始に伴いイベント信号が”Ｌ”から”Ｈ”に切り換った場合（図８の場合）、ラッチ２２２のデータ出力端子ＱＢから出力されるＲＳＭＢ信号は、”Ｈ”から”Ｌ”に切り換る。これに伴いＣＬＫＥＮＢ信号は”Ｈ”から”Ｌ”に切り換り、クロック生成部３０を再始動させる。
【００６４】
<2-6>スリープモード制御回路
スリープモード制御回路２３は、スリープモード設定信号が”Ｈ”の場合に有効に機能し、ディスコネクトモード、又は、サスペンドモードの設定に伴い、即ち、ＬＰＳ信号、及び、イベント信号が共に”Ｌ”となった場合に、ＣＬＫＥＮＢ信号、及び、ＰＬＬＥＮＢ信号を”Ｌ”から”Ｈ”に切換えてクロック生成部３０及びＰＬＬ回路１３を停止させる。一方、ＬＰＳ信号、又は、イベント信号の何れかが”Ｌ”から”Ｈ”に切り換った場合には、まず、起動後、安定した周波数のクロック信号を出力するまでに時間を要するＰＬＬ回路１３に対するＰＬＬＥＮＢ信号を”Ｈ”から”Ｌ”に切換えてＰＬＬ回路１３を再起動させた後、タイマーによりＰＬＬ回路１３の起動に要する上記時間だけ待ってからＣＬＫＥＮＢ信号を”Ｈ”から”Ｌ”に切換えてクロック生成部３０を再始動させる。
【００６５】
図９は、スリープモード制御回路２３の構成を示す図である。スリープモード制御回路２３は、所定時間のタイマーとして機能するカウント回路２３１、フリップフロップ２３２、ラッチ２３５、ＡＮＤゲート２３３，２３６、及び、ＯＲゲート２３４，２３７で構成される。
【００６６】
カウント回路２３１は、複数段のフリップフロップを直列に接続し、クロック信号（イネーブル信号）として基準クロック発信源１４より出力されるクロック信号ＸＣＬＫが入力される。カウント回路２３１のリセット端子ＲＢには、ラッチ２３５の出力端子Ｑから出力されるＲＳＭ信号が入力されている。フリップフロップ２３２のクロック端子ＣＫには、カウント回路２３１の出力ＱＢが入力され、リセット端子ＲＢにはラッチ２３５のデータ出力端子Ｄからの信号が入力されている。データ入力端子Ｄには、”Ｈ”の信号が入力されている。フリップフロップ２３２のデータ出力端子ＱＢは、２入力ＡＮＤゲート２３３の一方の入力端子に接続されている。ＡＮＤゲート２３３の残りの入力端子には、スリープモード設定信号が入力されている。ＡＮＤゲート２３３の出力端子からは、ＣＬＫＥＮＢ信号が出力される。
【００６７】
２入力ＯＲゲート２３４の一方の入力端子にはＬＰＳ信号が入力され、残りの入力端子にはイベント信号が入力される。ＯＲゲート２３４の出力端子は、ラッチ２３５のクロック端子ＣＫに入力される。ラッチ２３５のリセット端子ＲＢにはスリープモード設定信号が入力され、データ入力端子Ｄには”Ｈ”の信号が入力される。ラッチ２３５の出力端子ＱＢからは、ＲＳＭＢ信号が出力される。２入力ＡＮＤゲート２３６の一方の入力端子には上記ＲＳＭＢ信号が入力され、残りの入力端子にはスリープモード設定信号が入力されている。２入力ＯＲゲート２３７の一方の入力端子には、上記ＡＮＤゲート２３６の出力端子が接続され、残りの入力端子にはドーズモード設定信号が入力される。ＯＲゲート２３７の出力端子からは、ＰＬＬＥＮＢ信号が出力される。
【００６８】
図１０は、ディスコネクトモード又はサスペンドモードの設定からモードの変化に伴うＣＬＫＥＮＢ信号及びＰＬＬＥＮＢ信号の切り換りまでの信号状態の変化を表すタイムチャートである。スリープモード設定信号が”Ｈ”に設定されている場合であって、リンク内でデータのやり取りが行われておらず、かつ、ディスコネクトモード又はサスペンドモードが設定されている場合、即ち、ＬＰＳ信号及びイベント信号が共に”Ｌ”の場合、ラッチ２３５のデータ出力端子Ｑからは”Ｌ”のＲＳＭ信号が出力され、データ出力端子ＱＢからは”Ｈ”のＲＳＭＢ信号が出力される。この場合において、ＡＮＤゲート２３３からは”Ｈ”のＣＬＫＥＮＢ信号が出力され、ＯＲゲート２３７からは”Ｈ”のＰＬＬＥＮＢ信号が出力される。
【００６９】
リンク内でのデータのやり取りが開始されＬＰＳ信号が”Ｌ”から”Ｈ”に切り換った場合、あるいは、対抗ノードの接続／取り外し、パケットデータのやり取りの開始に伴いイベント信号が”Ｌ”から”Ｈ”に切り換った場合（図１０の場合）、ラッチ２３５のデータ出力端子ＱＢから出力されるＲＳＭＢ信号は、”Ｈ”から”Ｌ”に切り換る。これに伴いＰＬＬＥＮＢ信号は”Ｈ”から”Ｌ”に切り換り、ＰＬＬ回路１３を再始動させる。
【００７０】
また、ラッチ２３５のデータ出力端子Ｑから出力されるＲＳＭ信号は、”Ｌ”から”Ｈ”に切り換り、カウント回路２３１を始動する。カウント回路２３１が備えるフリップフロップの個数分だけクロック信号がサイクルした後、ＡＮＤゲート２３３から出力されるＣＬＫＥＮＢ信号は”Ｈ”から”Ｌ”に切り換り、クロック生成部３０を再起動する。このように、カウント回路２３１は、タイマーとして機能する。なお、上記カウント回路２３１の備えるフリップフロップの数は、ＰＬＬ回路１３が起動し安定したＰＬＬＣＬＫの出力が可能になるのに要する時間だけＣＬＫＥＮＢの切り換り時期を遅延する数とする。
【００７１】
以上に説明したＩＥＥＥボード１では、ＢＩＯＳ７ａの設定に応じてサスペンドモードとして、ドーズモード又はスリープモードの選択を行っていた。また、PCI Power management規格に準拠するＤ３ステート設定信号に応じて上記選択された何れかのモードを設定する構成を採用する。しかし、ＢＩＯＳ７ａによりサスペンドモードとして何れのモードが設定されているかによらず、PCI Power management規格に準拠するＤ３ステート設定信号に応じてスリープモードを設定し、Ｄ２ステート設定信号に応じてドーズモードを設定する構成を採用しても良い。
【図面の簡単な説明】
【００７２】
【図１】ＩＥＥＥ１３９４．ａのバスシステムを用いたネットワークの一例を示す図である。
【図２】ＩＥＥＥボードを中心としたコンピュータ内の構成を示す図である。
【図３】モード切換えについて説明するための図である。
【図４】ＰＨＹチップの構成を示す図である。
【図５】ケーブルＩ／Ｆの構成を示す図である。
【図６】イベント検出回路の構成を示す図である。
【図７】ドーズモード制御回路の構成を示す図である。
【図８】ドーズモード制御回路内の信号を表すタイムチャートである。
【図９】スリープモード制御回路の構成を示す図である。
【図１０】スリープモード制御回路内の信号を表すタイムチャートである。
【符号の説明】
【００７３】
１  ＩＥＥＥボード、２  ＰＨＹチップ、３  ＬＩＮＫチップ、４  ＰＣＩ Ｉ／Ｆ制御回路、４ａ  ＤＭＡ、５  ＰＣＩレジスタ、６  ＰＣＩバス、７  チップセット、７ａ  ＢＩＯＳ，８  ＣＰＵ、１１  ケーブルＩ／Ｆ、１３  ＰＬＬ回路、１４  基準クロック発信源、２０  ディジタル制御回路、２１  イベント検出回路、２２  ドーズモード制御回路、２３  スリープモード制御回路、２４  ＯＲゲート、３０  クロック生成部、１００  コンピュータ、５００  プリンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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