(57)【特許請求の範囲】
【請求項１】
各ライン毎に、各フィールドがｎ個（但し、ｎは正整数）のサブフィールドに分割され、各サブフィールドの先頭の１Ｈ期間（但し、Ｈは水平走査期間）がｎ等分されてｎ個の区分が設定され、各サブフィールド毎に異なる区分にアドレス期間が設定されるとともに、アドレス期間が設定された区分後の放電維持期間でのサステインパルスの周期を１Ｈ期間の長さの１／ｎ倍またはｋ／ｎ倍として（但し、ｋは２以上の整数）、ｎビットの階調表示をするようにしたプラズマディスプレイパネルの駆動方法において、
各サブフィールドでの該アドレス期間に先立つ書込み期間を、該アドレス期間と同じ該区分内に設定したことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
請求項１において、
前記アドレス期間と同じ前記区分内の前記書き込み期間の前に、表示電極からの壁電荷の除去のためのリセット期間を設定し、
該リセット期間でのリセットパルスの電圧値を、フィールド毎に、特定のサブフィールドでこれ以外のサブフィールドよりも大きくしたことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項３】
請求項２において、
前記書込み期間でのプライミングパルスが、前記リセットパルスから連続した波形をなすことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項４】
請求項３において、
前記リセットパルスの電圧値|ｖｒ|と前記プライミングパルスの電圧値|ｖｐ|とは、|ｖｒ|≧|ｖｐ|であることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項５】
請求項２において、
プラズマディスプレイパネルは、セル間の隔壁をメタル隔壁とし、
前記サステインパルス及びリセットパルスを負の電圧パルスとして、表示電極間での維持放電が狭パルス放電であることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項６】
請求項１において、
前記書込み期間でのプライミングパルスを負電圧のパルスとし、
前記アドレス期間で、アドレス電極に印加されるアドレスパルスを負電圧のパルスとし、一方の表示電極に印加される走査パルスを正電圧のパルスとして、前記放電維持期間で維持放電を行なう点灯セルを選択することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項７】
請求項１において、
前記書込み期間でのプライミングパルスを正電圧のパルスとし、
前記アドレス期間で、アドレス電極に印加されるアドレスパルスを正電圧のパルスとし、一方の表示電極に印加される走査パルスを負電圧のパルスとして、前記放電維持期間で維持放電を行なわないし消灯セルを選択することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項８】
請求項１において、
放電維持期間では、表示電極の一方にサステインパルスが印加されている期間、該表示電極の他方に正の電圧パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項９】
請求項１において、
サステインパルスのパルス幅を、前記アドレス期間でのアドレスパルスのパルス幅よりも短くしたことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１０】
請求項１において、
前記プラズマディスプレイパネルは、前面基板に一方の表示電極が設けられ、背面基板に他方の表示電極とアドレス電極とが設けられた構造をなしていることを特徴とすることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１１】
請求項１において、
前記プラズマディスプレイパネルは、背面基板に互いに平行な２つの表示電極と該表示電極に交差したアドレス電極とが設けられ、かつ放電空間内に該２つの表示電極間の位置から突出するメタル隔壁が設けられた構造をなしていることを特徴とすることを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、階調表示を行なうプラズマディスプレイパネルの駆動方法に係り、特に、アドレス・表示同時駆動（ＡＷＤ）方式を用いたプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
従来、プラズマディスプレイパネルとして、大略図７に示すような構成のものが提案されている。なお、図７は１セル分の縦断面図を示すものであって、１は透明な前面基板、２は背面基板、３は隔壁、４はＹ電極、５はＸ電極、６はアドレス電極、７は蛍光体、８は放電空間である。
【０００３】
図７に示すように、プラズマディスプレイパネルは、前面基板１は背面基板２とを隔壁３を挟んで一体化し、かかる隔壁３により、前面基板１と背面基板２との間に放電空間８を形成した構成をなすものであるが、図７（ａ）に示す構成のプラズマディスプレイパネルでは、全面基板１側に表示電極として対をなすＸ電極５とこれに平行なＹ電極とが設けられ、また、背面基板２側に、これら表示電極５，４に交差するようにして、アドレス電極６が設けられている。そして、隔壁３の表面や背面基板２の内面に蛍光体７が設けられている。また、図７（ｂ）に示す構成のプラズマディスプレイパネルでは、全面基板１側に一方の表示電極であるＸ電極５が設けられ、背面基板２側に、このＸ電極５と平行にＹ電極４が、また、これら表示電極５，４に交差するようにして、アドレス電極６が設けられている。そして、図示しない絶縁膜で覆われた隔壁３の表面に蛍光体７が設けられている。さらに、図７（ｃ）に示す構成のプラズマディスプレイパネルでは、背面基板２側にＸ電極５とＹ電極４が互いに平行に設けられ、また、これら表示電極５，４に交差するようにして、アドレス電極６が設けられている。そして、両側の２つの隔壁３の間に、さらに、背面基板２側から放電空間８内に突出するようにして、隔壁３と一体化した隔壁９が設けられており、一方側の隔壁３とこの隔壁９との間の空間に対向してＸ電極５が、他方側の隔壁３とこの隔壁９との間の空間に対向してＹ電極４が夫々配置されている。
【０００４】
図８は上記の各電極４，５，６の配線状態を示す図であって、１０はセルであり、図７に対応する電極には同一符号を付けている。ここでは、説明を簡単にするために、４×４個のセルについて示しており、かかるセル１０は破線で図示している。
【０００５】
同図において、Ｘ電極５とＹ電極４とは、水平（ｈ）方向のセル１０の配列（これを、以下、ラインという）に沿って伸延しており、夫々ライン毎に設けられている。Ｙ電極４は夫々毎に電圧が印加されて駆動されるが、Ｘ電極５は同時に電圧が印加されて駆動される共通表示電極となっている。また、アドレス電極６は垂直（ｖ）方向のセル１０の配列に沿って伸延しており、垂直セル配列毎に設けられている。これらアドレス電極６は、夫々毎に電圧が印加されて駆動される。
【０００６】
図７に示す各プラズマディスプレイパネルでは、点灯すべく選択されたセルが、１フィールド期間毎に、指定された階調に応じた強度で放電し、この階調に応じた強度の可視光を発光する。点灯セルまたは消灯セルの選択はＹ電極４とアドレス電極６とに電圧を印加することによって行なわれ、これにより、Ｙ電極４の近傍に壁電荷が形成される。このように順バイアスの壁電圧が発生するように壁電荷が形成されたセルでは、Ｙ電極４とＸ電極５とに電圧を交互に印加することにより、これらＹ電極４，Ｘ電極５間で、破線矢印で示す放電路に沿って放電が生じ、この放電によって紫外線が発生し、この紫外線によって蛍光体７が励起されて可視光を発光する。
【０００７】
プラズマディスプレイパネルの階調表示の駆動方式として、アドレス・表示分離駆動方式（ＡＤＳ：Adress Display Separation Driving Scheme）とアドレス・表示同時駆動方式（ＡＷＤ：Adress While Display Driving Scheme）とがある。いずれの方式においても、階調は、
ａ0・２0＋ａ1・２1＋ａ3・２3＋……＋ａn・２n
（但し、ｎは整数、ａi＝０または１（ｉ＝０，１，……，ｎ））
即ち、ｎビットで表わされる。例えば、８ビットの場合、２8＝２５６、従って、０〜２５５の階調が表示できることになる。
【０００８】
アドレス・表示分離駆動方式の場合、例えば、８ビットの階調表示とすると、図９に示すように、１フィールドが８個のサブフィールドＳＦ１〜ＳＦ８に区分され、各サブフィールドＳＦj（但し、ｊ＝１，２，……，８）は全書込み／アドレス期間と放電維持（サステイン）期間とに区分される。全書込み／アドレス期間は全サブフィールドＳＦjで同じ長さであり、放電維持期間の長さは、サブフィールドＳＦ１，ＳＦ２，……ＳＦ８の順、
１：２：４：８：１６：３２：６４：１２８      ……（１）
の比率で設定される。ここで、放電維持期間では、どのサブフィールドＳＦjにおいても、一定周期のサステインパルスをＹ電極４とＸ電極５（図７）とに交互に供給することにより、放電を発生させて発光させるものであるから、上記の比率で放電維持期間が長いサブフィールドＳＦjほどサステイパルスの供給回数、従って、発光回数が多く、発光量が大きいことになる。そして、発光するサブフィールドＳＦjを適宜指定することにより、上記のように、０〜２５５の階調が表示できることになる。
【０００９】
全書込み／アドレス期間はかかる発光を行なわせるための準備期間ともいうべき期間であって、例えば、図７に示す構成のプラズマディスプレイパネルにおいて、Ｙ電極４に所定の電圧パルス（プライミングパルス）を印加することにより（これと同時に、アドレス電極６にも、電圧パルスを印加する場合もある）、全てのセルでのＹ電極４とアドレス電極６との部分に壁電荷（壁電圧）を形成する。これが全書込みである。かかる全書込みは全てのセルに対して同時に行なわれる。かかる状態において、走査電極でもあるＹ電極４と点灯させようとするセルを通るアドレス電極６とに互いに異なる極性の走査パルスとアドレスパルスとを、順バイアスとなるように、印加することにより、アドレス放電を発生させ、このセルでのＹ電極４の部分に形成される壁電荷を点灯セルの放電維持に必要な極性の壁電荷とする。これが点灯セルを選択するためのアドレスである。消灯セルを選択する場合も、極性は異なるが、同様である。
【００１０】
図７（ａ）に示す構成のプラズマディスプレイパネルでは、隔壁３を誘電体で構成し、放電方式として、ギャップ長の短い場合に対し、負グロー放電を用いたものである。この場合、ギャップ長が長くなると、隔壁３の誘電体がグロー放電で発生する陽光柱モードの形成を阻害するなどの問題があり、かかる問題を解消するものとして、隔壁３をメタル隔壁とする図７（ｂ）に示す構成のプラズマディスプレイパネル（特許文献１）や図７（ｃ）に示す構成のプラズマディスプレイパネル（特許文献２）が提案された。これらプラズマディスプレイパネルでは、破線矢印で示すように、放電経路が図７（ａ）に示す構成のプラズマディスプレイパネルに比べて充分長くなっており、効率の良い陽光柱を形成し、かつ蛍光体の塗布面積が大きくなって蛍光体からの発光量が増大化し、高効率を実現する。さらに、グロー放電の陽光柱モードの代わりに、表示電極４，５とメタル隔壁３との間で狹パルス放電を生じさせることにより、さらなる発光効率の向上と同時に高輝度化を実現した提案がなされている。
【００１１】
ところで、かかるプラズマディスプレイパネルにおいて、発光に寄与する放電維持期間が長いほど、プラズマディスプレイパネルの発光輝度は高くなる。１フィールド期間長に対する放電維持期間長の割合を発光デューティというが、上記のアドレス・表示分離駆動方式のプラズマディスプレイパネルの場合、かかる発光デューティは次のような値となる（非特許文献１）。
【００１２】
即ち、必要な壁電荷を得るためのアドレス期間に要する時間は約3μsecである。全書込みは全セル同時に行なわれるが、アドレスはライン毎に順番に行なわれるから、いま、プラズマディスプレイパネルでの全ライン数を４８０とすると、全ラインをアドレスするに要する時間は、
480×3μsec＝1.44msec
となる。これは１サブフィールドでのアドレス期間の時間長であって、８ビット２５６階調の表示をする場合には、８サブフィールド設定するものであるから、１フィールド期間でのアドレス期間の総時間長は11.52msecとなる。従って、１フィールドの時間長は16.7msecであるから、１フィールド期間での放電維持期間の時間長は、
16.7msec−11.52msec＝5.18msec
となり、これは１フィールド期間の時間長に対する割合、即ち、発光デューティが３１％に過ぎない。
【００１３】
また、隔壁３（図７）としてメタル隔壁を用い、上記の狹パルス放電を行なうと、発明者等の試作実験により、その放電後放電空間８（図７）内に空間電荷が累積・増加し、これが、表示電極４，５間に形成される電界強度を低下させるなどの作用をなして、発光効率の向上を妨げることになる。これを防止するためには、放電維持期間での維持放電の繰り返し周期を長くし、空間電荷を充分中和などさせて減少させることが有効であることが判明した、しかし、このように周期を長くすると、放電維持期間での維持放電の回数を低減させなければならず、低い発光デューティに加え、維持放電の回数低減が発光輝度の低下を引き起こし、アドレス・表示分離駆動方式では、実際問題として、維持放電の繰り返し周期を長くすることは非常に困難である。
【００１４】
以上のアドレス・表示分離駆動方式（ＡＤＳ）に対し、アドレス・表示同時駆動方式（ＡＷＤ）は発光デューティを９０％以上とすることができるし、従って、放電維持期間での維持放電の繰り返し周期を長くすることも可能である。これを上記の文献「プラズマディスプレイのすべて」をもとに説明する。
【００１５】
いま、３ビット８階調表示の場合を例にとると、１フィールド全体を３個のサブフィールドに分割し、各サブフィールドの先頭の１Ｈ期間（但し、１Ｈは１ラインの走査期間、即ち、１水平走査期間（＝６３．５μsec）である）を全書込み／アドレス期間とするものである。ここで、ビット１のサブフィールドＳＦ１とビット２のサブフィールドＳＦ２とビット３のサブフィールドＳＦ３の長さの比は、上記（１）式により、１：２：４でなければならないから、サブフィールドＳＦ１の長さは、
２６２．５Ｈ÷（１＋２＋７）＝３７Ｈ＋余り３．５Ｈ    ……（２）
となる。これにより、サブフィールドＳＦ２の長さを３７Ｈ×２＝７４Ｈとし、サブフィールドＳＦ３の長さを３７Ｈ×４＝１４８Ｈとする。なお、
２６２．５Ｈ−（３７Ｈ＋７４Ｈ＋１４８Ｈ）＝３．５Ｈ
であって、上記のように各サブフィールドＳＦ１〜ＳＦ３を設定すると、余り３．５Ｈがあるが、これは、１フィールドの１．３％に過ぎないから無視する。
【００１６】
図１０はこのように３ビット８階調表示の場合の駆動タイミングを示す図であり、横軸にライン１を基準とした１Ｈ期間を単位とする時間軸（下側）とサブフィールドの期間（上側）を示し、縦軸にラインＬ１からラインＬ２４０までのラインを示している。
【００１７】
同図において、ラインＬ１についてみると、サブフィールドＳＦ１は０Ｈ〜３６Ｈの３７Ｈからなり、その先頭の０Ｈをアドレス期間Ａとする。サブフィールドＳＦ２は３７Ｈ〜１１０Ｈの７４Ｈからなり、その先頭の３７Ｈをアドレス期間とする。サブフィールドＳＦ３は１１１Ｈ〜２５８Ｈの１４８Ｈからなり、その先頭の１１１Ｈをアドレス期間とする。ラインＬ２に対しては、かかるサブフィールドＳＦ１〜ＳＦ３のタイミングがラインＬ１の場合よりも１Ｈだけ遅れ、ラインＬ３に対しては、かかるサブフィールドＳＦ１〜ＳＦ３のタイミングがラインＬ２の場合よりも１Ｈだけ遅れるというようにして、ライン毎に順次１Ｈずつずれることになる。このため、アドレス期間も、ライン毎に１Ｈずつずれることになる。
【００１８】
そこで、ラインＬ１は３７Ｈで次のサブフィールドＳＦ２のアドレス期間Ｂとなるが、この３７Ｈでは、ラインＬ３８がサブフィールドＳＦ１のアドレス期間Ｃとなっており、ライン２４０までについてみると、さらに、ラインＬ１１２が１つ前のフィールドのサブフィールドＳＦ３のアドレス期間Ｄとなり、３ラインでアドレス期間Ｂ，Ｃ，Ｄと重なることになる。このような現象が時間の経過とともに順次生ずることになる。
【００１９】
しかし、複数のラインで同時にアドレスを行なうことができない。そこで、図１１に示すように、アドレス期間となる１Ｈ期間を３等分して第１区分，第２区分，第３区分とし、アドレス期間の第１区分を、各ラインとも、ビット１のサブフィールドＳＦ１のアドレス期間に割り当て、第２区分をビット２のサブフィールドＳＦ２のアドレス期間に割り当て、第３区分をビット３のサブフィールドＳＦ３のアドレス期間に割り当てるものである。従って、図１０において、３７Ｈについてみると、その第１区分はラインＬ３８のサブフィールドＳＦ１のアドレス期間とし、その第２区分はラインＬ１のサブフィールドＳＦ２のアドレス期間とし、その第３区分はラインＬ１１２のサブフィールドＳＦ３のアドレス期間とする。このようにして、同じＨ期間で複数のラインで全書込み／アドレスを必要としても、それらのタイミングを異ならせることができる。
【００２０】
また、この駆動方式によると、各ラインについて、各サブフィールドの先頭の１Ｈ期間でのアドレス期間以外の２Ｈ/３の期間も、放電維持期間として使用することができる。
【００２１】
なお、以上はアドレス期間についての説明であるが、通常、アドレス期間の前に各セルのＹ電極４（図７）から壁電荷を取り除くためのリセット期間やＹ電極４側に所定の極性の壁電荷を形成する（アドレス電極６にも、同時に形成する場合もある）ための全書込み（プライミング）期間とが設けられるが、Ｙ電極４を各ライン独立とし、アドレス期間として用いられる１Ｈ期間の１つ前の１Ｈ期間または正整数倍のaH期間（a≧2）をかかるリセット期間及び全書込み期間に用いる。また、アドレス期間のＨ／３期間でリセットや全書込みをする場合もある。
【００２２】
以上は３ビット８階調表示の場合であったが、８ビット２５６階調表示の場合には、かくフィールドで上記式（１）に示す比率で８個のサブフィールドを設定する。そして、各サブフィールドの先頭の１Ｈ期間を８等分して８個の区分を形成し、サブフィールドＳＦ１のアドレス期間をその第１区分に割り当て、サブフィールドＳＦ２のアドレス期間をその第２区分に割り当て、……、サブフィールドＳＦ８のアドレス期間をその第８区分に割り当てるようにする。この場合も、上記と同様、各サブフィールドの先頭の１Ｈ期間でのアドレス期間以外の７Ｈ/８の期間も、放電維持期間として使用することができる。また、アドレス期間として用いられる１Ｈ期間の１つ前の１Ｈ期間をリセットや全書込みに用いるが、リセット後の空間電荷を十分に壁電荷として形成するため、１Ｈ期間の正整数倍（２以上）の期間を用いる場合もある。逆に、リセットや全書込みの期間が少なくても良い場合は、アドレス期間のＨ／８期間以内で行う場合もある。
【００２３】
以上の駆動方法によると、放電維持期間としては、各サブフィールドの先頭での１Ｈ期間のリセット期間及び全書込み期間と次の１Ｈ／３期間のアドレス期間と上記の３．５Ｈの余りの期間とを除いた期間となり、３ビット８階調表示の場合には、これら放電維持期間以外の期間との合計は、大略
（１Ｈ＋Ｈ/３）×３＋３．５Ｈ＝７．５Ｈ
であるから、発光デューティは約９７％となる。
【００２４】
そして、このように発光デューティを長くすることができることから、放電維持期間での維持放電の繰り返し周期を長くすることができ、その一例として、図１１に示すように、３ビット８階調表示の場合、ＴH/３(但し、ＴHは水平走査期間の周期とすることができるし、また、８ビット２５６階調表示の場合には、ＴH/８とすることができ、要するに、ｎビット階調表示の場合には、基本的に、ＴH/ｎとすることができる。さらに、アドレス期間との関係から、維持放電の繰り返し周期をＴH/ｎの整数倍にもすることができるが、逆にＴH／ｎの整数分の１にもできる。このように、離散的ではあるが、周期の設定ではかなりの自由度がある。
【００２５】
【特許文献１】
特開平１１ー３１２４７０号公報
【００２６】
【特許文献２】
特開２０００ー３０６５１６号公報
【００２７】
【非特許文献１】
御子柴茂生 内池平樹 共著「プラズマディスプレイのすべて」工業調査会発行 pp.154-155
【００２８】
【発明が解決しようとする課題】
このようにして、アドレス・表示同時駆動方式では、発光デューティの向上を実現し、また、高階調表示でも、放電維持期間での維持放電の繰り返し周期を長くすることができて、狹パルス放電方式を用いたときに生ずる空間電荷の累積増大化を防止することができるものであるが、各サブフィールド毎にリセット・全書込みとアドレスとに夫々１Ｈずつ用いるため、かかる期間は放電維持期間とすることができない。かかるリセット・全書込みとアドレスとに要する期間をさらに短くすることができれば、放電維持期間をさらに長くすることができ、発光デューティをさらに大きくすることができて、発光効率をさらに高めることが可能となる。
【００２９】
本発明は、かかる要望に鑑みてなされたものであって、その目的は、アドレス・表示同時駆動方式の採用に際し、発光効率をさらに高め、より高い輝度を得ることができるようにしたプラズマディスプレイパネルの駆動方法を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、各ライン毎に、各フィールドがｎ個（但し、ｎは正整数）のサブフィールドに分割され、各サブフィールドの先頭の１Ｈ期間（但し、Ｈは水平走査期間）がｎ等分されてｎ個の区分が設定され、各サブフィールド毎に異なる区分にアドレス期間が設定されるとともに、アドレス期間が設定された区分後の放電維持期間でのサステインパルスの周期を１Ｈ期間の長さのｍ／ｎ倍（但し、）ｍは正整数として、ｎビットの階調表示をするようにしたプラズマディスプレイパネルの駆動方法であって、各サブフィールドでの該アドレス期間に先立つ書込み期間を、該アドレス期間と同じ該区分内に設定したものである。
【００３１】
また、本発明は、アドレス期間と同じ区分内の書込み期間の前に、表示電極からの壁電荷の除去のためのリセット期間を設定し、このリセット期間でのリセットパルスの電圧値を、フィールド毎に、特定のサブフィールドでこれ以外のサブフィールドよりも大きくしたものである。
【００３２】
また、書込み期間でのプライミングパルスが、リセットパルスから連続した波形をなすものである。
【００３３】
また、放電維持期間では、表示電極の一方にサステインパルスが印加されている期間、表示電極の他方に正の電圧パルスを印加する構成とするものである。
【００３４】
また、サステインパルスのパルス幅を、アドレス期間でのアドレスパルスのパルス幅よりも短くしたものである。
【００３５】
【発明の実施の形態】
本発明を用いるプラズマディスプレイパネルは、図７（ｂ），（ｃ）に示すように、２つの表示電極（Ｘ電極５，Ｙ電極４）が隔壁３，９によって形成される放電経路を介して対向して配置された構成のものであり、放電方式としては、狹パルス放電方式を用いる。この狹パルス放電方式は、表示電極（Ｙ電極４及びＸ電極５）とメタル隔壁３との間に電位差を与えて高電界を形成するもので、メタル隔壁３を０Ｖの印加によって常時アノード電極とし、Ｙ電極４とＸ電極５とに交互に負電圧を印加することにより、カソード電極として（負電圧が印加されないときには、アノード電極となる）、負電圧が印加された表示電極とメタル電極３との間で放電を行なわせるものである。図７（ａ）では、改良構造によって高電界を発生できる図７（ｂ），（ｃ）に示す構造のものに比べて困難である。この放電は短時間に強力に発生・消滅するもので、高強度の紫外線が発生して放電効率（発光効率）を高めると同時に、高輝度を得ることができる。
【００３６】
しかしながら、上記のように、アドレス・表示分離駆動方式では、狹パルス放電方式によると、放電空間８（図７（ｂ），（ｃ））に空間電荷が累積し、壁電荷を減少させることになり、これを防止するために、本発明では、維持放電での放電繰り返し周期を長くすることができる図１０，図１１で説明したようなアドレス・表示同時駆動方式を用いるものである。
【００３７】
以下、本発明の実施形態を図面により説明する。
【００３８】
図１は本発明によるプラズマディスプレイパネルの駆動方法の第１の実施形態を示すタイミング図であって、同じライン（ここでは、ラインＬ１とする）でのサブフィールドＳＦ１，ＳＦ２での先頭の１Ｈ期間の部分を示しており、ＰAはアドレスパルス、ＰAYは走査パルス、ＰSX，ＰSYはサステインパルス、ＰR はリセットパルス、ＰP はプライミングパルスである。
【００３９】
図７（ｂ）に示す構成のプラズマディスプレイパネルを例として、図１において、各サブフィールドでの先頭の１Ｈ期間を除き、１フィールド期間全体にわたって、電圧ＶY，ＶXとして示すように、Ｙ電極４とＸ電極５とに交互に、一定の周期の負電圧のサステインパルスＰSY，ＰSXが印加される。いま、Ｘ電極５側に負の壁電荷が、Ｙ電極４側に正の壁電荷が夫々形成されている時刻ｔ1の状態で、Ｘ電極５を負のサステインパルスＰSXを印加してカソード電極とし、Ｙ電極４を０Ｖに保ってアノード電極とすると、まず、Ｘ電極５と０Ｖに保持されたアノード電極としてのメタル隔壁３との間に高電界が発生し、その電界強度が所定量を超えると、これら間に放電が発生し、これに伴ってＸ電極４，Ｙ電極５間に瞬間的に（200nsec程度）強度の放電が進展する。これにより、強度の紫外線が発生して蛍光体７を励起し、可視光を発光する。
【００４０】
この放電によってＸ電極５側に正の壁電荷が、Ｙ電極４側に負の壁電荷が夫々形成され、かかる状態でＹ電極４に負のサステインパルスＰSYを印加することにより、同様にして、これら電極４，５間に維持放電が生じて蛍光体７から可視光が発光することになる。
【００４１】
このようにして、Ｘ電極５とＹ電極４とにサステインパルスを交互に繰り返し印加することにより、これら表示電極４，５間の放電が維持されて蛍光体７からの発光が継続維持されることになる。
【００４２】
ここで、３ビット８階調表示を例にすると、上記のように、各サブフィールドＳＦ１〜ＳＦ３での先頭の１Ｈ期間を３等分し、前から順に第１区分，第２区分，第３区分とする。そして、アドレス期間を、サブフィールドＳＦ１では、この第１区分に設定し、サブフィールドＳＦ２では、この第２区分に設定し、サブフィールドＳＦ３では、この第３区分に設定するのであるが、この実施形態では、このアドレスの前に行なわれるリセットと書込みとの期間をアドレス期間と同じ区分に含ませるものである。Ｘ電極５とＹ電極４とには、電圧ＶX，ＶYとして示すように、Ｈ／３周期のサステインパルスＰSX，ＰSYとが交互に印加される。このとき、周期のタイミングを合わせることにより、さらに、その整数倍に長くすることもできる。
【００４３】
そこで、いま、ラインＬ１の最初のサブフィールドＳＦ１についてみると、その先頭の１Ｈ期間の第１区分にアドレス期間が設けられるのであるが、アドレス電極６には、電圧ＶAとして示すように、Ｘ電極５のサステインパルスＰSXと同じ周期でかつこれと位相同期して負のアドレスパルスＰAが印加されており、アドレス期間では、このアドレスパルスＰAにタイミングを一致させて、従って、Ｘ電極５のサステインパルスＰSXにタイミングを一致させて、Ｙ電極４に正の走査パルスＰAYを印加する。そして、Ｙ電極４には、さらに、この走査パルスＰAYの直前にいずれも負極性のリセットパルスＰRとプライミングパルスＰPも印加される。これらリセットパルスＰRとプライミングパルスＰPと走査パルスＰAYとが、Ｈ／３期間の同じ第１区分内に設定される。
【００４４】
ここで、リセットパルスＰRとプライミングパルスＰPと走査パルスＰAYとがＹ電極４に印加される期間を書込み／アドレス期間ということにするが、この書込み／アドレス期間は、次のサブフィールドＳＦ２では、その最初の１Ｈ期間の第２区分に設定され（この第１区分には、図示するように、ラインＬ３７のサブフィールドＳＦ１での書込み／アドレス期間が設定される）、図示しないが、さらに次のサブフィールドＳＦ３では、第３区分に設定される。
【００４５】
この書込み／アドレス期間では、Ｙ電極４に負のリセットパルスＰRが印加されることにより、その直前にアドレス電極６側に形成されている壁電荷やＹ電極４側に形成されている壁電荷を取り除くものである。その直後、Ｙ電極４に負のプライミングパルスＰPを印加することにより、Ｙ電極４側に正の壁電荷を、アドレス電極６に負の壁電荷を夫々形成させる。これが書込みである。なお、プライミングパルスＰPの電圧値｜ｖp｜は、リセットパルスＰRの電圧値｜ｖr｜に対し、
｜ｖp｜≦｜ｖr｜
に設定される。
【００４６】
このような書込みがなされた状態では、サステインパルスＰSY，ＰSXによる維持放電を表示電極４，５間で発生させることができず、このために、このサブフィールドＳＦ１で点灯させようとするセル（点灯セル）に対しては、これを選択するためのアドレスを行なうものである。このアドレスでは、上記のように、アドレス電極６の負のアドレスパルスＰAに同期して、Ｙ電極４に正の走査パルスＰAYを印加し、これと負のアドレスパルスＰAとにより、Ｙ電極４側に順バイアス電圧を形成する負の壁電荷が形成される。このように壁電荷が形成されたセルでは、その後、Ｙ電極４に負のサステインパルスＰSYが印加されると、上記のようにして表示電極４，５間に狹パルス放電が行なわれることになる。これ以降では、次のサブフィールドＳＦ２までの期間、Ｘ電極５とＹ電極４とに交互にサステインパルスＰSX，ＰSYが印加され、維持放電が継続して行なわれて蛍光体７からの発光が維持される。
【００４７】
なお、このサブフィールドＳＦ１でこのセルを点灯させないようにするためには、サブフィールドＳＦ１でのＨ期間の第１区分で破線（ＤＶ）で示すように、走査パルスＰAYのタイミングでのアドレス電極６の印加電圧ＶAを０Ｖに保ち、このとき、アドレス電極６にアドレスパルスＰAを供給しないようにすればよい。
【００４８】
また、ここでは、アドレス期間で点灯セルを選択するものとするが、逆に、点灯させないセル、即ち、消灯セルを選択するようにすることもできる。この場合には、アドレスパルスＰAを正電圧パルスとするとともに、書込み期間でのプライミングパルスＰPを正電圧パルスとして、Ｙ電極４に負の壁電荷を形成し（この状態では、サステインパルスＰSX，ＰSYにより、セルは点灯可能である）、しかる後、アドレス期間でＹ電極４に負の走査パルスＰAYを印加するようにする。これにより、Ｙ電極４での壁電荷は正の壁電荷となり、図１に示すサステインパルスＰSX，ＰSYでは点灯しない。
【００４９】
図２はこの実施形態での順番が連続する４つのラインＬ１，Ｌ２，Ｌ３，Ｌ４の同じサブフィールドでの書込み／アドレス期間の走査タイミングを示す図であり、図１に対応する信号や部分には同一符号を付けている。ここでは、夫々のラインのＹ電極５の印加電圧のみを示して、それらの書込み／アドレス期間の走査タイミングを示している。
【００５０】
同図において、ラインＬ１のサブフィールドＳＦ１の先頭の１Ｈ期間の第１の区分にこのラインＬ１の書込み／アドレス期間が設定されると、次の１Ｈ期間がラインＬ２のサブフィールドＳＦ１の先頭のＨ期間となり、その第１区分にこのラインＬ２の書込み／アドレス期間が設定される。さらに次の１Ｈ期間がラインＬ３のサブフィールドＳＦ１の先頭のＨ期間となり、その第１区分にこのラインＬ３の書込み／アドレス期間が設定される。さらに次の１Ｈ期間がラインＬ４のサブフィールドＳＦ１の先頭のＨ期間となり、その第１区分にこのラインＬ４の書込み／アドレス期間が設定される。以下同様にして、各ラインの書込み／アドレス期間が１Ｈずつずれていく（なお、後述するように、ｍを１以上の整数として、アドレス期間をｍＨに割り当てることもでき、この場合には、順次のライン毎にアドレス期間がｍＨずつずれていく）。そして、サブフィールドＳＦ１が３７Ｈからなるものであるから、ラインＬ１の次のサブフィールドＳＦ２の書込み／アドレス期間とラインＬ３８のサブフィールドＳＦ１の書込み／アドレス期間とが同じＨ期間となるので、図１に示すように、ラインＬ１の書込み／アドレス期間をそのＨ期間の第２区分とすることにより、そのＨ期間の第１区分とするラインＬ３８のサブフィールドＳＦ１の書込み／アドレス期間と時間的にずらすことができるのである。なお、図１において、ラインＬ１のサブフィールドＳＦ２での最初のＨ期間の第３区分には、図示しないが、図１０で説明したように、ラインＬ１１３の１つ前のフィールドでのサブフィールドＳＦ３の書込み／アドレス期間が設定されることになる。
【００５１】
以上のように、この第１の実施形態によると、各ラインの書込み期間を、アドレス期間とともに同じＨ期間内の同一区分に設定するものであるから、書込み期間を設定するための専用のＨ期間が不要となり、その分放電維持（サステイン）期間を増やすことができて、発光効率をより高め、より高輝度化が可能となる。
【００５２】
また、書込み期間をアドレス期間と分離してもよい。即ち、アドレス期間として用いられる１Ｈ期間の１つ前の１Ｈ期間あるいはその正整数倍の期間で書き込みを行うこともできる。この期間では、リセット全書き込みが行われる。先の場合に比べて放電維持期間は少し減少するが、発光デユーテイの増加は十分に確保できる。
【００５３】
図３は本発明によるプラズマディスプレイパネルの駆動方法の第２の実施形態の要部、即ち、Ｙ電極４の書込み／アドレス期間での印加電圧を示す波形図であって、ｖr，ｖr’はリセットパルスＰRの電圧であり、図１に対応する部分には同一符号を付けている。
【００５４】
同図において、各フィールド毎に、その最初のサブフィールドＳＦ１において、書込み／アドレス期間での負極性のリセットパルスＰRの電圧値ｖr’を、他のサブフィールド（ここでは、３ビット８階調表示として、サブフィールドＳＦ２，ＳＦ３)の同じくリセットパルスＰRの電圧値ｖrよりも大きく(例えば、２倍に）する。例えば、サブフィールドＳＦ１以外でリセットパルスＰRの電圧値ｖrを−170Ｖとすると、サブフィールドＳＦ１でのリセットパルスＰRの電圧値ｖr'を−340Ｖ程度とする。これ以外の構成は、上記第１の実施形態と同様である。
【００５５】
かかるリセットパルスＰRは、放電維持期間が終わって次のサブフィールドに入るとき、少なくともＹ電極４から壁電荷を取り除く（リセットする）ためのものであって、さらに、これにより、同時に次のアドレスをするための壁電荷を新たに形成できるように利用する。かかるリセットパルスＰRとしては、Ｙ電極４から取り除かれた壁電荷が再度壁電荷として形成されないように、例えば、0.5μsec程度の短パルスが用いられ、リセットを短時間で行なうようにする。
【００５６】
ところで、この第２の実施形態では、プラズマディスプレイパネルの起動時や各フィールドの開始時のように、壁電荷を形成するための荷電粒子が放電空間内に存在していなかったり、充分な量でない場合、かかるリセットパルスＰRをかかる荷電粒子の形成のためにも兼用させるものであり、このために、各フィールドにおいて、その最初のサブフィールドＳＦ１の書込み／アドレス期間でのリセットパルスＰRの電圧値ｖr'を上記のように高く設定するものである。これにより、リセットと同時にその後壁電荷の形成を確実にすることができる。そして、第１の実施形態に比べ、サブフィールドＳＦ毎のリセット放電がなくとも、書込み／アドレスができるため、黒（消灯セル）のコントラスト比を向上できる。
【００５７】
即ち、この第２の実施形態では、サブフィールドＳＦ１以外では、リセットパルスＰRを小さい電圧値としている。これをあまり高い電圧値のパルスとすると、強い放電が生じて蛍光体７が発光することになる。そこで、各サブフィールドＳＦでこのような高い電圧値のリセットパルスＰRを用いると、かかる放電の回数が多くなってその放電毎に蛍光体が発光することになり、コントラストを低下させることになる。この第２の実施形態では、サブフィールドＳＦ１以外は低い電圧値のリセットパルスＰRを用いて表示電極４，５からの壁電荷の除去だけをさせる弱い放電を行なわせるものであるから、蛍光体７からの不要な発光を抑制することができ、コントラストの低下を防止することができる。
【００５８】
図４は本発明によるプラズマディスプレイパネルの駆動方法の第３の実施形態の要部、即ち、Ｙ電極４の書込み／アドレス期間での印加電圧を示す波形図であって、図１に対応する部分には同一符号を付けている。
【００５９】
同図において、この実施形態では、各サブフィールドＳＦの書込み／アドレス期間でのプライミングパルスＰPの電圧値を低くし、かつその時間幅を長くしたものであり、図示では、リセットパルスＰRから連続したパルスとしている。
【００６０】
プライミングパルスは、放電空間７中の正の荷電粒子をＹ電極４に、負の荷電粒子をアドレス電極６に夫々引き付けて壁電荷を形成するためのものであるが、正の荷電粒子は、負の荷電粒子、即ち、電子に比べて引き付けに時間を要するものである。このために、この第３の実施形態では、このプライミングパルスＰPの時間幅を長くし、正の荷電粒子をＹ電極４に充分に引き付けることができるようにするものである。さらに、リセットパルスＰRとプライミングパルスＰPとを連続させることにより、充電電流を取り除き、回路負荷を低減できる。
【００６１】
なお、具体的な数値例としては、図示するように、リセットパルスＰRのパルス幅が0.5μsec程度、走査パルスＰAYのパルス幅が2.0μsec程度などに対し、プライミングパルスＰPのパルス幅か2.0μsec程度となる。
【００６２】
サブフィールドＳＦ１以外でリセットパルス電圧ＰRを低くする場合、放電が弱く発生する空間電荷が少なくなるため、プライミングパルスＰPのパルス幅を１桁以上増加（20〜100μsec）させて、壁電荷を十分に形成する場合もある。この場合は、リセットと書き込みの期間はアドレス期間から分離させることになる。
【００６３】
勿論、この第３の実施形態に対して、上記の第２の実施形態を適用することもできる。
【００６４】
図５は本発明によるプラズマディスプレイパネルの駆動方法の第４の実施形態の要部、即ち、Ｙ電極４の印加電圧ＶY とＸ電極５の印加電圧ＶX とを示す波形図であって、図１に対応する部分には同一符号を付けている。
【００６５】
同図において、この実施形態では、Ｘ電極５への少なくともサステインパルスＰSXの印加期間、Ｙ電極４に正の電圧パルスＶ+Yを印加し、Ｙ電極４への少なくともサステインパルスＰSYの印加期間、Ｘ電極５に正の電圧パルスＶ+Xを印加するものである。これにより、表示電極４，５間の狹パルス放電を高めることができて、空間電荷をより有効に壁電荷に利用することが可能となり、第１の実施形態に比べ、発光効率や輝度をより高めることができる。
【００６６】
なお、先の第２，第３の実施形態にかかる第４の実施形態を適用可能であることはいうまでもない。
【００６７】
また、図７（ｂ）に示す構成のプラズマディスプレイパネルの場合には、Ｙ電極４側にかかる正の電圧パルスＶ+Yを、Ｘ電極５と非対称構造から、必ずしも印加する必要はない。
【００６８】
図６は本発明によるプラズマディスプレイパネルの駆動方法の第５の実施形態の要部、即ち、Ｙ電極４の印加電圧ＶY とＸ電極５の印加電圧ＶX とを示す波形図であって、図１に対応する部分には同一符号を付けている。
【００６９】
先の各実施形態では、サステインパルスＰSX，ＰSYのパルス幅をアドレスパルスＰA及び走査パルスＰAYのパルス幅とほぼ等しくするものであったが、この第５の実施形態では、同図において、これらＸ電極５に印加するサステインパルスＰSXとＹ電極４に印加するサステインパルスＰSYとのパルス幅を、ハッチングした部分を含めない狭いものとするものである。かかるサステインパルスＰSX，ＰSYのパルス幅は、従来(バッチングして示す部分も含めたパルス幅)、2.0μsec程度であるが、これを、少なくとも狭パルス放電に必要なだけの、例えば、0.2〜0.5μsec程度とする。
【００７０】
このように、サステインパルスＰSX，ＰSYのパルス幅を狭くすることにより、表示電極４，５に正の壁電荷が形成されないようにする。狹パルス放電に必要な壁電荷は負の荷電粒子、即ち、電子であるが、表示電極４，５の一方に負の壁電荷が形成されると、他方に正の壁電荷が形成されようとする。いま、Ｘ電極５側に正の壁電荷が、Ｙ電極４側に負の壁電荷が夫々形成された状態でＹ電極４に負のサステインパルスＰSYが印加されると、Ｘ電極５側から負の荷電粒子によって正の壁電荷が中和されて取り除かれ、さらなる負の荷電粒子によって負の壁電荷が形成されることになる。即ち、Ｘ電極５に引き付けられる負の荷電粒子がこの残留した正の壁電荷によって中和され、負の壁電荷の形成量が減少することになり、余分な負の荷電粒子を必要とする。
【００７１】
この第５の実施形態では、これを防止するため、表示電極４，５に形成される正の壁電荷の量を少なくするものである。上記のように、Ｙ電極４に負のサステインパルスＰSYを印加すると、Ｘ電極５に負の壁電荷が形成され、Ｙ電極４に正の壁電荷が形成されるが、正の荷電粒子が質量を有するだけ、正の壁電荷の形成速度が遅い。このため、上記のように、サステインパルスのパルス幅を狭くすることにより、正の壁電荷が充分形成される前にサステインパルスを終了するものである。このように正の壁電荷が充分形成されていないと、次に、Ｘ電極５に負のサステインパルスＰSXを印加してＹ電極４に負の壁電荷を形成するとき、このＹ電極４で正の壁電荷が充分形成されていなかったので、Ｘ電極５への負のサステインパルスＰSXの印加とともに、Ｙ電極４に残留する正の壁電荷の量も少なく、これを中和する負の壁電荷を抑えることができる。このため、少ない電離エネルギーで放電を維持することができる。
【００７２】
以上のことからして、この第５の実施形態では、表示電極４，５に狹パルス放電に必要な壁電荷の形成が良好に行なわれることになり、図１に示した第１の実施形態に比べ、発光効率や輝度がより向上することになる。
【００７３】
なお、かかる第５の実施形態を上記の他の実施形態に適用可能であることはいうまでもない。
【００７４】
以上、本発明の実施形態を、３ビット８階調表示を例にして、説明したが、本発明はこれのみに限られるものではない。例えば、８ビット２５６階調表示の場合には、各サブフィールドＳＦ１〜ＳＦ８の先頭の１Ｈ期間を８等分して、前から順に、第１区分，第２区分，……，第８区分とし、各ラインのサブフィールドＳＦ１の書込み／アドレス期間を第１区分に割り当て、サブフィールドＳＦ２の書込み／アドレス期間を第２区分に割り当て、……、サブフィールドＳＦ８の書込み／アドレス期間を第８区分に割り当てるようにする。先に述べたように、この場合の書込みをアドレス期間と分離する場合もある。
【００７５】
サステインパルスＰSの周期は水平同期信号の周期ＴHの１／８倍となる。さらに、その整数倍の周期も、サブフィールドＳＦの各波形のタイミングを調整することにより、可能である。
【００７６】
【発明の効果】
以上説明したように、本発明の駆動方法放電維持期間が拡大して狭パルス放電における発光効率が向上し、より高輝度化が達成できる。
【００７７】
また、本発明によると、１フィールドでのリセットパルスの電圧値をプライミングパルスに比べて大きくしているので、維持放電に必要な壁電荷を充分に確保することができ、安定な動作を実現できるし、また、リセットパルスの電圧値を大きくするサブフィールドをフィールド内で特定し、他のサブフィールドでは、リセットパルスの電圧値を抑えているので、リセット期間での放電を抑制して発光を抑えることができるから、良好なコントラストが得られる。
【００７８】
さらに、本発明によると、表示電極に壁電荷を生じさせるためのプライミングパルスを長時間化し、所望とする極性の壁電荷を効果的に形成することができるため、安定な動作を実現できるし、リセットパルスとプライミングパルスとを連続させることにより、充電電流を低減して回路負荷を低減できる。
【００７９】
さらに、本発明によると、放電維持期間において、一方の表示電極に負のサステインパルスが印加されている期間、他の表示電極に正の電圧を印加するものであるから、夫々の表示電極に効果的に壁電荷が形成されることになり、発光効率や輝度のより向上を実現できる。
【００８０】
さらに、本発明によると、放電期間において、サステインパルスのパルス幅を少なくとも狭パルス放電が可能な程度にまで短くするものであるから、表示電極での正の壁電荷が形成されることによる負の壁電荷の中和作用を低減することができ、表示電極の維持放電に必要な壁電荷が効果的に形成されて発光効率や輝度のより向上を実現できる。
【図面の簡単な説明】
【図１】本発明によるプラズマディスプレイパネルの駆動方法の第１の実施形態を示すタイミング図である。
【図２】図１に示した実施形態での順番が連続する４つのラインの同じサブフィールドでの書込み／アドレス期間のタイミングを示す図である。
【図３】本発明によるプラズマディスプレイパネルの駆動方法の第２の実施形態の要部、即ち、Ｙ電極の書込み／アドレス期間での印加電圧を示す波形図である。
【図４】本発明によるプラズマディスプレイパネルの駆動方法の第３の実施形態の要部、即ち、Ｙ電極の書込み／アドレス期間での印加電圧を示す波形図である。
【図５】本発明によるプラズマディスプレイパネルの駆動方法の第４の実施形態の要部、即ち、表示極の印加電圧を示す波形図である。
【図６】本発明によるプラズマディスプレイパネルの駆動方法の第５の実施形態の要部、即ち、表示電極の印加電圧を示す波形図である。
【図７】プラズマディスプレイパネルの構成例を示す図である。
【図８】図７に示すパネルでの各電極の配線状態を示す図である。
【図９】プラズマディスプレイパネルでアドレス・表示分離駆動方式の場合の１フィールドの構成例を示す図である。
【図１０】プラズマディスプレイパネルでアドレス・表示同時駆動方式の場合の１フィールドの構成例を示す図である。
【図１１】アドレス・表示同時方式での各ラインのアドレスタイミングを示す図である。
【符号の説明】
１  前面基板
２  背面基板
３  隔壁
４  Ｙ電極
５  Ｘ電極
６  アドレス電極
７  蛍光体
８  放電空間
９  隔壁
ＰSX  Ｘ電極のサステインパルス
ＰSY  Ｙ電極のサステインパルス
ＰA  アドレスパルス
ＰR  リセットパルス
ＰP  プライミングパルス
ＰAY  走査パルス
Ｖ+X  Ｘ電極の正の電圧パルス
Ｖ+Y  Ｙ電極の正の電圧パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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