(57)【特許請求の範囲】
【請求項１】
パワー半導体素子を含むパワーデバイス部と、パワー半導体素子を含まない回路部とが同一半導体基板上に集積されたインテリジェントパワーデバイスを構成する半導体装置において、
基板表面上の前記パワーデバイス部及び回路部にそれぞれ選択的に形成された第１の層間膜と、
前記第１の層間膜の開口部に共通の工程で形成され前記半導体基板の前記パワーデバイス部及び回路部にそれぞれ電気的に接続する薄い第１の金属配線層と、
前記第１の金属配線層上に選択的に形成された、前記第１の層間膜とのエッチングレートの差が大きい材質からなる第２の層間膜と、
前記第２の層間膜上に選択的に形成され、かつ前記第２の層間膜の開口部を介してパワーデバイス部における前記第１の金属配線層および前記第１の層間膜に直接接触し、パワーデバイス部における前記第１の金属配線層との接触面積が、パワーデバイス部における前記第２の層間膜の開口部の面積の７０％以下となるように、各前記開口部における前記第１の金属配線層と電気的に接続する厚い第２の金属配線層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２の層間膜は、窒化シリコン膜で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記同一半導体基板上に集積された回路部はパッド部を備え、
前記パッド部において、前記第２の金属配線層は、前記第２の層間膜の開口部を介して前記半導体基板の半導体領域に電気的に接続されていない前記第１の金属配線層に接触していることを特徴とする請求項１〜２のいずれか一つに記載の半導体装置。
【請求項４】
前記第２の金属配線層は、前記第２の層間膜の開口部を介してパッド部における前記第１の層間膜に接触していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記回路部内の複数の回路ブロックに電源電位を供給する電源配線主幹部および前記回路部内の複数の回路ブロックに基準電位を供給する基準電位配線主幹部を備え、
前記第２の金属配線層は、前記第２の層間膜の開口部を介して、前記電源配線主幹部または前記基準電位配線主幹部における前記半導体基板の半導体領域に電気的に接続されていない前記第１の金属配線層に電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記第２の金属配線層の電位は、前記第２の層間膜を挟んで当該第２の金属配線層の直下に位置する前記第１の金属配線層の電位と同じであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第２の金属配線層は、回路部内のアナログ回路部分の上に前記第２の層間膜を介して形成されており、当該第２の金属配線層の電位は基準電位、または基準電位に対して一定の電位差で固定された電位であることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に同一半導体基板上にパワーデバイスとその駆動回路等が集積されたインテリジェントパワーデバイスを構成する半導体装置に関する。
【０００２】
【従来の技術】
インテリジェントパワーデバイスは、従来のパワーデバイスと制御ＩＣ等を組み合わせたハイブリッドＩＣと比べて、小型化が可能であり、部品点数が少ないため信頼性の向上が期待できるなどの利点があり、近時、急速に適用範囲が拡大している。図８は、従来のインテリジェントパワーデバイスの構成を示す縦断面図であり、図示例では、パワーデバイス部１として縦型ｎチャネルＭＯＳＦＥＴが示されており、また、回路部２として横型ｎチャネルＭＯＳＦＥＴが示されている。
【０００３】
パワーデバイス部１では、ソース電極１１は、層間膜３１の開口部を介してｎ+ソース領域１２およびｐチャネル領域１３に共通に接続されている。回路部２では、ソース電極２１およびドレイン電極２２は、層間膜３１の開口部を介してｎ+ソース領域２３およびｎ+ドレイン領域２４にそれぞれ接続されている。これらパワーデバイス部１のソース電極１１、並びに回路部２のソース電極２１およびドレイン電極２２は、層間膜３１上に積層した金属配線層のパターニングにより、同時に形成される。また、デバイス表面を覆うパッシベーション膜３２は、パワーデバイス部１のソース電極１１、および回路部２の、図には現われていないパッド部等では除去されており、ボンディングワイヤの接続箇所となっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来のインテリジェントパワーデバイスでは、パワーデバイス部１に流れる大電流による電圧降下を小さくするため、配線抵抗を低くする必要があり、そのため、金属配線層の厚さは３〜１０μｍ程度と厚く、微細加工が可能なドライエッチングにより金属配線層のパターニングをおこなうことができない。したがって、ウェットエッチングが採用されているが、その際に起こるサイドエッチのため、パワーデバイス部１の金属配線層を微細化することは困難である。これは、パワーデバイス部１のみならず、金属配線層がパワーデバイス部１と回路部２とに同時に形成されるため、回路部２においても同様であり、回路部２の金属配線層も微細化することは困難である。したがって、チップサイズが大きいという不都合があった。そこで、微細化を図るため、金属配線層を薄くすると、配線抵抗が増大し、パワーデバイス部１での電圧降下が大きくなって損失が増大するという不具合があった。
【０００５】
本発明は、上記問題点に鑑みてなされたものであって、微細化に適した構成の回路部と、配線抵抗が低く損失の小さいパワーデバイス部とが同一半導体基板上に集積されたインテリジェントパワーデバイスを構成する半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、パワーデバイス部と駆動回路や保護回路などの回路部とが同一半導体基板上に集積されたインテリジェントパワーデバイスにおいて、基板表面上に第１の層間膜を介して微細加工が可能な程度に薄い第１の金属配線層を形成し、その上に第２の層間膜を介して厚い第２の金属配線層を形成し、回路部では第１の金属配線層のみを用いて配線し、パワーデバイス部では第１の金属配線層に第２の金属配線層を接触させて第１および第２の金属配線により配線した構成のものである。この発明によれば、回路部では第１の金属配線層により、ドライエッチングによる微細加工が可能な厚さの配線が形成され、パワーデバイス部では第１および第２の金属配線により電気抵抗の低い配線が形成される。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、特に限定しないが、たとえばパワーデバイス部を構成するパワー半導体素子として縦型ｎチャネルＭＯＳＦＥＴについて説明し、また、回路部を構成する半導体素子として横型ｎチャネルＭＯＳＦＥＴについて説明する。
【０００８】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す縦断面図である。まず、パワーデバイス部４の構成について説明する。ｎ+ドレイン領域３３上にｎ-領域３４が形成され、その表面層にｐチャネル領域４３が形成され、さらにその表面層にｎ+ソース領域４２が形成されている。ｐチャネル領域４３の、ｎ+ソース領域４２とｎ-領域３４との間の表面上にはゲート酸化膜４４を介してポリシリコンゲート電極４５が形成されている。
【０００９】
ポリシリコンゲート電極４５上にはたとえばＰＳＧ（燐ガラス）よりなる第１の層間膜３１が積層されており、その第１の層間膜３１の開口部を介して第１の金属配線層４１がｎ+ソース領域４２とｐチャネル領域４３に共通に接触している。ここで、第１の金属配線層４１は第１の層間膜３１上を覆っている。つまり、第１の金属配線層４１は、第１の層間膜３１のある開口部に露出するｎ+ソース領域４２およびｐチャネル領域４３から、第１の層間膜３１上を経て、第１の層間膜３１の別の開口部に露出するｎ+ソース領域４２およびｐチャネル領域４３まで一続きに伸びている。第１の金属配線層４１はたとえばＡｌ−Ｓｉでできており、その厚さはドライエッチングによる微細加工が可能な程度、たとえば１μｍ程度である。
【００１０】
第１の金属配線層４１上には、絶縁性の窒化シリコン膜または抵抗性の窒化シリコン膜などでできた第２の層間膜３５が選択的に積層されており、さらにその上には第２の金属配線層４６が選択的に積層されている。第２の層間膜３５は、パワーデバイス部４における第１の金属配線層４１のほぼ全面が露出するように開口している。したがって、パワーデバイス部４では、第２の金属配線層４６は第１の金属配線層４１に沿って伸び、第１の金属配線層４１のほぼ全面に接触している。第２の金属配線層４６はたとえばＡｌでできており、その厚さは、第１の金属配線層４１と第２の金属配線層４６とで構成される配線に流れる大電流による電圧降下が従来のハイブリッドＩＣにおけるパワーデバイスと同程度となるような厚さ、たとえば第１の金属配線層４１の厚さを１μｍとすれば２〜９μｍ程度である。
【００１１】
また、ｎ+ドレイン領域３３にはドレイン電極３６が接続されている。図１において、符号３７はパワーデバイス部４のソース端子であり、符号３８はパワーデバイス部４のドレイン端子である。
【００１２】
なお、第２の金属配線層４６としてＡｌ−Ｓｉ等のシリコンを含む金属を使用した場合には、エッチング後に第２の層間膜３５を構成する窒化膜上にシリコンが析出し、このシリコンをエッチングする工程で窒化膜にダメージが生じる。これを防ぐため、第２の金属配線層４６としてＡｌ配線を用いている。ただし、第２の層間膜３５の膜種や厚さ等を適当に選択することにより、第２の金属配線層４６としてＡｌ−Ｓｉ配線やＡｌ−Ｓｉ−Ｃｕ配線を用いることも可能である。
【００１３】
つぎに、回路部５の構成について説明する。ｎ-領域３４の表面層にｐウェル領域５５が形成され、その表面層にｎ+ソース領域５３およびｎ+ドレイン領域５４が形成されている。ｐウェル領域５５の、ｎ+ソース領域５３とｎ+ドレイン領域５４との間の表面上にはゲート酸化膜５６を介してポリシリコンゲート電極５７が形成されている。ポリシリコンゲート電極５７上には、パワーデバイス部４と共通の第１の層間膜３１が積層されている。
【００１４】
ソース電極５１およびドレイン電極５２は、第１の層間膜３１の開口部を介してｎ+ソース領域５３およびｎ+ドレイン領域５４にそれぞれ接続されている。ここで、ソース電極５１およびドレイン電極５２は、パワーデバイス部４における第１の金属配線層４１と共通の工程で形成されている。すなわち、ソース電極５１およびドレイン電極５２は、第１の金属配線層４１のパターニングにより形成されている。このパターニングはドライエッチングによりおこなわれる。さらにその上には、パワーデバイス部４における第２の層間膜３５がパッシベーション膜として積層されている。回路部５では、第２の金属配線層４６は除去されている。なお、図１において、符号３９は素子分離用の熱酸化膜である。
【００１５】
ところで、パワーデバイス部４の縦型ＭＯＳＦＥＴのソース電極や、回路部５などのパッド部には通常ワイヤボンディングにより端子の引き出し配線をおこなう。回路部５の、図には現われていないパッド部においても、上述したように第１の金属配線層４１および第２の金属配線層４６により厚い金属電極構造とするのが望ましい。その理由は、ワイヤボンディング時のストレスにより下地の酸化膜や、シリコン表面等にマイクロクラックなどのダメージが発生するのを防ぐことができ、したがって組み立て時の不良率を低減することができるからである。
【００１６】
また、第１の金属配線層４１と第２の金属配線層４６との間に第２の層間膜３５が挟まれている部分では、第１の金属配線層４１の電位はその直下の第２の金属配線層４６の電位とすべて等しくなっているのが望ましい。その理由は、万一、第２の層間膜３５にピンホール等が存在しても、第１の金属配線層４１と第２の金属配線層４６とが短絡することによる不具合の発生が回避されるからである。
【００１７】
上述した実施の形態１によれば、回路部５では第１の金属配線層４１により、ドライエッチングによる微細加工が可能な厚さの配線が形成されるので、回路部５が微細加工に適した構成となり、回路部５を作製する際にドライエッチングによる微細加工を実施することによってチップサイズを小さくすることができ、また、パワーデバイス部４では第１および第２の金属配線４１，４６により電気抵抗の低い配線が形成されるので、電圧降下による損失や発熱を抑えることができる。したがって、微細化に適した構成の回路部５と、配線抵抗が低く損失の小さいパワーデバイス部４とを同一半導体基板上に集積したインテリジェントパワーデバイスが得られる。
【００１８】
実施の形態２．
図２は、本発明の実施の形態２にかかる半導体装置の構成を示す縦断面図である。図２に示す実施の形態２の半導体装置は、以下の点で、図１に示す実施の形態１と異なる。すなわち、上述したように、実施の形態１のパワーデバイス部４では、第２の金属配線層４６は第１の金属配線層４１のほぼ全面に接触している。それに対して、実施の形態２のパワーデバイス部６では、第１の層間膜３１上では第１の金属配線層４１が除去されているため、第１の層間膜３１が露出し、第１の層間膜３１の、この露出した部分に第２の金属配線層４６が接触している。その他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成に付いては実施の形態１と同一の符号を付して説明を省略する。
【００１９】
ところで、金属、特にＡｌを主成分とする配線層を使用する場合、配線層の表面には自然酸化膜が存在する。実施の形態１のように２層の金属配線層４１，４６により構成されるパッド部にてワイヤボンディングをおこなうと、第１の金属配線層４１の表面に存在する自然酸化膜の影響により、２層の金属配線層４１，４６がその界面から剥離するなどの信頼性の問題が考えられる。そこで、実施の形態２のように、第２の金属配線層４を第１の層間膜３１に直接接触部分を設けることにより、第２の金属配線層４の機械的密着力が向上し、界面での剥離を防ぐことができる。
【００２０】
これを検証するため、本発明者らは、第１の金属配線層４１と第２の金属配線層４６との接触面積の、第２の層間膜３５の開口面積に閉める割合を０〜１００％の間で１０％刻みで変化させて、ワイヤボンディングに対する剥がれ強度を調べる実験をおこなった。図３に、その実験結果をプロットした図を示す。図３より、第１の金属配線層４１と第２の金属配線層４６との接触面積の割合が７０％以下で剥がれ強度が高く、８０％以上で低いことがわかった。また、接触面積の割合が６０％以下であれば、剥がれ強度は、接触面積の割合が０％、すなわち１層構造の金属配線層の場合とほとんど変わらないことがわかった。したがって、第１の金属配線層４１と第２の金属配線層４６との接触面積の、第２の層間膜３５の開口面積に閉める割合は７０％以下であるのが望ましい。
【００２１】
ここで、第２の層間膜３５のエッチング時に、第１の層間膜３１の露出部分がエッチングされてしまうのを防止するため、第２の層間膜３５は、第１の層間膜３１とのエッチングレートの差（選択比）が大きい材料でできているのが望ましい。たとえば実施の形態１と同様に、第１の層間膜３５をＰＳＧやＢＰＳＧ等のシリコン酸化膜で構成し、第２の層間膜３５として窒化シリコン膜を用いるとよい。
【００２２】
なお、実施の形態２において第１の層間膜３１の開口部はすべて第１の金属配線層４１で覆われている。その理由は、第１の層間膜３１の開口部で第１の金属配線層４１を除去してしまうと、Ａｌ−Ｓｉでできた第１の金属配線層４１のエッチング後にシリコンのエッチングをおこなうときにコンタクト部のシリコンがエッチングされてしまい、コンタクト抵抗の上昇などの不具合が発生するおそれがあり、それを回避するためである。
【００２３】
上述した実施の形態２によれば、パワーデバイス部６およびパッド部において、第２の金属配線層４６と第１の金属配線層４１との接触面積を小さくして、第２の金属配線層４６がＰＳＧ等の金属との密着性の高い第１の層間膜３１と接触する面積が大きくなることによって、ワイヤボンディングによる第２の金属配線層４６の剥離を防ぐことができる。
【００２４】
実施の形態３．
図４は、本発明の実施の形態３にかかる半導体装置の構成を示す縦断面図である。図４には、回路部７のパッド部７０が示されている。なお、パワーデバイス部６は、図２に示す実施の形態２のパワーデバイス部６と同じであるため、説明を省略する。図４に示すように、パッド部７０は、熱酸化膜３９上に第１の層間膜３１が積層され、その上に第１の金属配線層７１が選択的に形成されている。
【００２５】
パッド部７０では、第１の金属配線層７１の一部が除去されており、第１の層間膜３１が露出している。そして、第２の層間膜３５の開口部において、第２の金属配線層７２が第１の金属配線層７１および第１の層間膜３１に接触している。ここで、第１の金属配線層７１および第２の金属配線層７２はそれぞれパワーデバイス部６における第１の金属配線層４１および第２の金属配線層４６と共通の工程で形成される。
【００２６】
上述した実施の形態３によれば、パッド部７０において、第２の金属配線層７２が第１の金属配線層７１および第１の層間膜３１と接触しているため、ワイヤボンディングによる第２の金属配線層７２の剥離を防ぐことができる。なお、パッド部７０では電気抵抗の問題が少なく、また通常、第１の層間膜３１に開口部が存在しない。そのため、図４に示すように、第２の金属配線層７２が第１の金属配線層７１に接触する部分をパッド部７０の周辺領域のみとし、パッド部７０の、ワイヤボンディングをおこなう中央領域の第１の金属配線層７１を除去しても何ら問題はない。
【００２７】
実施の形態４．
図５は、本発明の実施の形態４にかかる半導体装置の構成を示す平面図であり、図６は図５のＡ−Ａ’における縦断面図である。図５において、符号８１は回路部内に複数設けられた回路ブロックの一つである。個々の回路ブロック８１には、回路部内の複数の回路ブロックに電源電位を給電するための電源配線主幹部８２から伸びる電源配線枝部８３を介して電源電位が給電される。また、個々の回路ブロック８１には、回路部内の複数の回路ブロックに基準電位を給電するための基準電位配線主幹部８４から伸びる基準電位配線枝部８５を介して基準電位が給電される。
【００２８】
図５および図６に示すように、電源配線枝部８３は、第１の層間膜３１上に形成された第１の金属配線層８６のみで構成されている。基準電位配線枝部８５も同様である。一方、電源配線主幹部８２は、第１の金属配線層８６と、その上に第２の層間膜３５を介して形成された第２の金属配線層８７とにより構成されている。第２の金属配線層８７は第２の層間膜３５の開口部８８を介して第１の金属配線層８６に電気的に接続されている。基準電位配線主幹部８４も同様である。ここで、第１の金属配線層８６および第２の金属配線層８７はそれぞれ上述した実施の形態１における第１の金属配線層４１および第２の金属配線層４６と同様に共通の工程で形成される。
【００２９】
なお、電源配線主幹部８２または基準電位配線主幹部８４において、第２の層間膜３５の開口部８８を、電源配線主幹部８２または基準電位配線主幹部８４に沿って複数設けてもよいし、また、電源配線主幹部８２または基準電位配線主幹部８４に沿って帯状に伸びる形状としてもよい。また、開口部８８の幅を、第２の金属配線層８７の幅よりも狭いが、第１の金属配線層８６の幅よりも広くなるようにし、それによって第２の金属配線層８７が、第１の金属配線層８６とともに第１の層間膜３１にも接触する構成としてもよい。
【００３０】
上述した実施の形態４によれば、電源配線主幹部８２および基準電位配線主幹部８４が、第１の金属配線層８６および厚い第２の金属配線層８７により構成されているため、これら主幹部８２，８４の配線抵抗が小さくなり、ここを流れる電流によって生じる電圧降下を小さくすることができる。したがって、電圧降下による回路の誤動作を防止することができる。
【００３１】
実施の形態５．
一般に、インテリジェントスイッチングデバイスのように回路部とパワーデバイス部、特に高耐圧のデバイスとを同一基板上または同一パッケージ内に集積した場合、高耐圧部の高電位により、低電位の回路部表面上にイオン等による電荷が蓄積されやすくなる。電荷が蓄積されると、シリコン表面に蓄積層や空乏層、または反転層が形成され、それによって回路の特性が変化してしまうことがある。この現象は、特に、微妙な特性が要求されるアナログ回路部では重要である。
【００３２】
そこで、実施の形態５では、第２の金属配線層９７をアナログ回路のシールドに利用したものである。図７は、本発明の実施の形態５にかかる半導体装置の構成を示す平面図である。図７において、符号９１は回路部内に複数設けられた回路ブロックのうちのアナログ回路ブロックである。実施の形態４と同様に、アナログ回路ブロック９１には、電源配線主幹部９２から伸びる電源配線枝部９３を介して電源電位が給電され、また基準電位配線主幹部９４から伸びる基準電位配線枝部９５を介して基準電位が給電される。
【００３３】
電源配線枝部９３および基準電位配線枝部９５は第１の金属配線層９６のみで構成されている。電源配線主幹部９２および基準電位配線主幹部９４は、第１の金属配線層９６と、これに第２の層間膜の開口部９８を介して電気的に接続された第２の金属配線層９７とにより構成されている。ここで、第１の金属配線層９６および第２の金属配線層９７はそれぞれ上述した実施の形態１における第１の金属配線層４１および第２の金属配線層４６と同様に共通の工程で形成される。
【００３４】
図７に示す例では、基準電位配線主幹部９４を構成する第２の金属配線層９７は、第１および第２の層間膜３１，３５を介してアナログ回路ブロック９１上を覆うように伸びてシールド電極９９を構成しており、その下のアナログ回路ブロック９１をシールドしている。この場合、シールド電極９９の電位は基準電位に固定される。なお、シールド電極９９の電位を電源電位など、基準電位に対し変動しない電位に固定してもよい。
【００３５】
上述した実施の形態５によれば、第２の金属配線層９７をアナログ回路ブロック９１のシールド電極９９として用いるため、インテリジェントスイッチングデバイスの高電位による電荷の蓄積に対してアナログ回路の特性変動を防ぐことができる。また、高耐圧部の高電位によりシールド電極９９上にイオン等の電荷が蓄積されても、シールド電極９９が基準電位に固定されているため、その下のアナログ回路ブロック９１の特性が変化するのを防ぐことができる。
【００３６】
以上において本発明は種々変更可能である。たとえばｐ型とｎ型が逆転している場合にも本発明は適用可能である。また、回路部またはパワーデバイス部を構成する半導体素子としては、上述した各実施の形態のＭＯＳＦＥＴ以外にも、ダイオードなど種々の半導体素子がある。特に、パワーデバイス部の半導体素子は縦型ＭＯＳＦＥＴに限らず、縦型ＩＧＢＴ、横型ＭＯＳＦＥＴまたは横型ＩＧＢＴなどでもよい。
【００３７】
【発明の効果】
本発明によれば、回路部では第１の金属配線層により、ドライエッチングによる微細加工が可能な厚さの配線が形成されるので、回路部が微細加工に適した構成となり、回路部を作製する際にドライエッチングによる微細加工を実施することによってチップサイズを小さくすることができる。また、パワーデバイス部では第１および第２の金属配線により電気抵抗の低い配線が形成されるので、電圧降下による損失を抑えることができる。したがって、微細化に適した構成の回路部と、配線抵抗が低く損失の小さいパワーデバイス部とを同一半導体基板上に集積したインテリジェントパワーデバイスが得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す縦断面図である。
【図２】本発明の実施の形態２にかかる半導体装置の構成を示す縦断面図である。
【図３】本発明の実施の形態２にかかる半導体装置の金属配線層の接触面積比に対する剥がれ強度の関係を示す特性図である。
【図４】本発明の実施の形態３にかかる半導体装置の構成を示す縦断面図である。
【図５】本発明の実施の形態４にかかる半導体装置の構成を示す平面図である。
【図６】図５のＡ−Ａ’における縦断面図である。
【図７】本発明の実施の形態５にかかる半導体装置の構成を示す平面図である。
【図８】従来のインテリジェントパワーデバイスの構成を示す縦断面図である。
【符号の説明】
４，６    パワーデバイス部
５，７    回路部
３１    第１の層間膜
３５    第２の層間膜
４１，７１，８６，９６    第１の金属配線層
４６，７２，８７，９７    第２の金属配線層
５１    第１の金属配線層（ソース電極）
５２    第１の金属配線層（ドレイン電極）
７０    パッド部
８１    回路ブロック
８２，９２    電源配線主幹部
８４，９４    基準電位配線主幹部
９１    アナログ回路ブロック
【図１】
0004514389.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004514389.tif 000009