(57)【特許請求の範囲】
【請求項１】
熱酸化法とは異なる方法によってシリコン基板に形成された酸化シリコン膜からなる溝型の素子分離絶縁膜の表面および前記素子分離絶縁膜に囲まれた活性領域の表面に、溝を形成する工程と、
前記活性領域に形成された溝の内面及び前記活性領域に露出した前記シリコン基板上に、酸化シリコン膜からなるゲート絶縁膜を、熱酸化法によって形成する工程と、
前記溝の内部を埋め込むようにゲート電極を形成する工程と、
前記シリコン基板を５０℃以下に保持した状態でアンモニアガスと無水フッ化水素ガスの混合ガス雰囲気中に曝すことで、前記ゲート電極から露出した部分の前記ゲート絶縁膜であって、ソース・ドレイン領域と接続されるべき箇所の前記シリコン基板上に形成された前記ゲート絶縁膜をケイフッ化アンモニウムとした後、前記混合ガス雰囲気を不活性ガス雰囲気に置換し、前記シリコン基板を１００℃以上に昇温することで前記ケイフッ化アンモニウムを昇華させて前記ゲート絶縁膜を除去して前記シリコン基板を露出させるドライエッチング処理の工程と、
前記活性領域に露出した前記シリコン基板上に、シリコンエピタキシャル層からなる前記ソース・ドレイン領域を、選択エピタキシャル成長法によって形成する選択エピタキシャル成長工程と、を備え、
前記ドライエッチング処理では、前記ゲート絶縁膜と同じエッチングレートで前記素子分離絶縁膜を除去することで、前記ゲート絶縁膜を除去する厚さと同程度の深さの窪みを前記素子分離絶縁膜に形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極を形成した後、前記ゲート電極の表面を窒化膜で覆い、
前記ドライエッチング処理では、前記ゲート電極および前記窒化膜から露出した部分の前記ゲート絶縁膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記選択エピタキシャル成長工程では、前記活性領域に隣接する部分の前記素子分離絶縁膜の前記窪みを覆うように、前記シリコンエピタキシャル層を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリセルは、選択用のトランジスタとキャパシタとから構成されているが、半導体素子の微細化に伴い、トランジスタの寸法も縮小化され、この寸法縮小によりトランジスタのショートチャネル効果が顕著になってきている。大容量のＤＲＡＭではメモリセル寸法の縮小とともにトランスファーゲートトランジスタのチャネル長も縮小されるが、このためトランスファーゲートトランジスタのＳ値が増加することでＤＲＡＭメモリセルのリテンションや書き込み特性の悪化が問題となってきている。
【０００３】
トランジスタのショートチャネル対策の１つとして、あるいは、ＤＲＡＭのリフレッシュ特性向上のため、チャネルを３次元構造とした溝ゲート（トレンチゲート）トランジスタが開発されている。この溝ゲートトランジスタとは、シリコン基板に溝を形成し、３次元の溝界面をチャネルとして有効利用することでチャネル長を長くしたものである。
【０００４】
この溝ゲートトランジスタ（ＲＣＡＴ＝Ｒｅｃｅｓｓ  Ｃｈａｎｎｅｌ  ＡｃｃｅｓｓＴｒａｎｓｉｓｔｏｒとも呼ばれている）構造を採用することにより、トランジスタのショートチャネル対策、ＤＲＡＭのリフレッシュ特性向上を図ることができる。例えば、溝ゲート構造を採用することにより、チャネル長を長く保つことができるため、チャネルドーズを薄くすることができ、ソース、ドレイン領域のＰＮ接合電界緩和によるリフレッシュ向上効果を実現できる。
更に最近では、短チャネル効果を抑制するために、トランジスタのソース・ドレイン領域上に選択的エピタキシャル成長させたシリコン層を形成し、これをソース・ドレイン領域として利用する技術が採用されている。
【０００５】
このような溝ゲート構造の半導体装置の製造方法では、選択的エピタキシャル成長工程の際、シリコンエピタキシャル層を形成するシリコン基板上の熱酸化膜や自然酸化膜を除去するために前処理を行う必要がある。
例えば、図８に示すように、ＨＤＰ−ＣＶＤ膜（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、高密度プラズマＣＶＤ膜）または他のＣＶＤ法で形成する膜、あるいは回転塗布法により形成するＳＯＤ膜（Ｓｐｉｎ−ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）からなる埋込絶縁膜１０３をシリコン基板１０１に埋込むことで素子分離領域Ｍ１を形成し、これにより素子分離領域Ｍ１で区画される活性領域Ｋ１を設ける。
そして、シリコン基板１０１上に溝１０８を形成し、シリコン基板１０１上および溝１０８の内部にゲート絶縁膜である熱酸化膜１０２を形成し、更に溝１０８を埋めるようにポリシリコン層１０４および金属層１０９で構成される配線材料からなるゲート電極１０６を形成する。更に、ゲート電極１０６には、シリコン窒化膜１０７を形成する。なお、素子分離領域Ｍ１を形成する埋込絶縁膜１０３にも溝１０８ａが形成され、その上にゲート電極１０６と同じ配線材料であるポリシリコン層１０４ａと金属層１０９ａが形成される。
その後、シリコン基板１０１表面に選択エピタキシャル成長を行なう場合、基板シリコン表面を露出させるために、シリコン基板１０１に対して、熱酸化膜１０２や自然酸化膜を除去する前処理を行う必要がある。この前処理として、従来はＤＨＦ（Ｄｉｌｕｔｅ  Ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）などを用いて、ウェットエッチングが行なわれていた。また、シリコン基板にエッチングを行なう方法に関しては、例えば特許文献１〜３に開示されている。
【特許文献１】特開平６−１２４９４４号公報
【特許文献２】特開２０００−２１６２４２号公報
【特許文献３】特開２００２−４３５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ウェットエッチングを行なうと、図９に示すように、シリコン基板１０１上の熱酸化膜１０２や自然酸化膜が除去される一方で、素子分離領域Ｍ１を構成する埋込絶縁膜１０３も同時にエッチングされ、埋込絶縁膜１０３の表面に凹部１０３ａが形成される。また、埋込絶縁膜１０３は、熱酸化膜１０２よりも５〜１０倍ウェットエッチングレートの早い酸化シリコン膜、例えばＨＤＰ−ＣＶＤ膜やその他のＣＶＤ膜、あるいはＳＯＤ膜などから構成されるため、熱酸化膜１０２の膜厚よりも深い凹部１０３ａが形成される。
【０００７】
更に、選択的エピタキシャル成長装置の不具合等により、前処理後にシリコン基板１０１を長時間放置した場合、図１０に示すように、シリコン基板１０１表面に意図せずに成長した自然酸化膜を除去するために再度前処理を行う必要があり、さらに素子分離領域Ｍ１の埋込絶縁膜１０３がエッチングされて凹部１０３ａが大きくなってしまい、凹部１０３ａからポリシリコン層１０４ａが露出されてしまう。
【０００８】
その後、選択的エピタキシャル成長工程を行なうと、図１１に示すように、ポリシリコン１０４ａからもシリコンエピタキシャル層１０５ａが成長し、通常のエピタキシャル層１０５と接続してしまい、シリコンエピタキシャル層１０５と、素子分離領域Ｍ１上に形成されたポリシリコン層１０４ａとの間でショートが発生してしまうという問題があった。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、エピタキシャル層形成工程において、素子分離領域に形成された配線材料からエピタキシャル成長させることなく、シリコンエピタキシャル層と配線材料との間でショートが発生しない半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は以下の構成を採用した。
［１］  熱酸化法とは異なる方法によってシリコン基板に形成された酸化シリコン膜からなる溝型の素子分離絶縁膜の表面および前記素子分離絶縁膜に囲まれた活性領域の表面に、溝を形成する工程と、前記活性領域に形成された溝の内面及び前記活性領域に露出した前記シリコン基板上に、酸化シリコン膜からなるゲート絶縁膜を、熱酸化法によって形成する工程と、前記溝の内部を埋め込むようにゲート電極を形成する工程と、前記シリコン基板を５０℃以下に保持した状態でアンモニアガスと無水フッ化水素ガスの混合ガス雰囲気中に曝すことで、前記ゲート電極から露出した部分の前記ゲート絶縁膜であって、ソース・ドレイン領域と接続されるべき箇所の前記シリコン基板上に形成された前記ゲート絶縁膜をケイフッ化アンモニウムとした後、前記混合ガス雰囲気を不活性ガス雰囲気に置換し、前記シリコン基板を１００℃以上に昇温することで前記ケイフッ化アンモニウムを昇華させて前記ゲート絶縁膜を除去して前記シリコン基板を露出させるドライエッチング処理の工程と、前記活性領域に露出した前記シリコン基板上に、シリコンエピタキシャル層からなる前記ソース・ドレイン領域を、選択エピタキシャル成長法によって形成する選択エピタキシャル成長工程と、を備え、前記ドライエッチング処理では、前記ゲート絶縁膜と同じエッチングレートで前記素子分離絶縁膜を除去することで、前記ゲート絶縁膜を除去する厚さと同程度の深さの窪みを前記素子分離絶縁膜に形成することを特徴とする半導体装置の製造方法。
［２］  前記ゲート電極を形成した後、前記ゲート電極の表面を窒化膜で覆い、前記ドライエッチング処理では、前記ゲート電極および前記窒化膜から露出した部分の前記ゲート絶縁膜を除去することを特徴とする［１］記載の半導体装置の製造方法。
［３］  前記選択エピタキシャル成長工程では、前記活性領域に隣接する部分の前記素子分離絶縁膜の前記窪みを覆うように、前記シリコンエピタキシャル層を形成することを特徴とする［１］または［２］に記載の半導体装置の製造方法。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、シリコン基板に埋込絶縁膜を形成することによってＳＴＩ素子分離領域を形成するとともに活性領域を形成する工程と、前記活性領域に溝を形成するとともに前記活性領域及び前記溝の内部に熱酸化膜からなるゲート絶縁膜を形成する工程と、前記溝に配線材料からなるゲート電極を形成する工程と、前記ゲート電極の幅方向両側にある活性領域上の前記熱酸化膜を除去する前処理工程と、前記熱酸化膜が除去された前記活性領域上に、選択的エピタキシャル成長法によってシリコンエピタキシャル層を形成する工程とを具備してなり、前記前処理工程は、前記熱酸化膜を除去するエッチング工程を有し、前記エッチング工程は、前記熱酸化膜と前記埋め込み絶縁膜とを同じエッチングレートでエッチングすることで、熱酸化膜除去の際に同時にエッチングされてしまう埋込絶縁膜のエッチング量を抑制できるため、ＳＴＩ素子分離領域上に形成された配線材料が、埋込絶縁膜のエッチング箇所から露出することがなく、選択的エピタキシャル成長工程において、この配線材料からのエピタキシャル成長を防ぐことができる。
さらに、このドライエッチング後から選択的エピタキシャル成長工程までの許容時間がオーバーした場合でも、リワーク（前処理の再処理）を行うことが可能となる。
【００１２】
また、本発明の半導体装置の製造方法によれば、前記埋込絶縁膜が高密度プラズマＣＶＤ法によって形成された絶縁膜か、または、塗布法によって形成された絶縁膜であることで、これらの絶縁膜は熱酸化膜に対してエッチングレートが低いため、熱酸化膜を除去する際に、埋込絶縁膜のエッチング量を抑制することができる。
【００１３】
このように、選択的エピタキシャル成長工程において、ＳＴＩ素子分離領域上に形成された配線材料を構成するポリシリコン層からエピタキシャル成長しないことで、このポリシリコン層とシリコンエピタキシャル層が接続することがない。
そのため、本発明の半導体装置の製造方法によって製造された半導体装置においては、シリコンエピタキシャル層と配線材料との間でショートが発生することを防ぐことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態である半導体装置の製造方法及び半導体装置について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置の製造方法及び半導体装置を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の製造方法及び半導体装置における各部の寸法関係とは異なる場合がある。
【００１５】
「第１の実施形態」＜半導体装置の製造方法＞
本発明の第１の実施形態に係る半導体装置の製造方法は、シリコン基板にＳＴＩ素子分離領域を形成するとともに活性領域を形成する工程（素子分離工程）と、活性領域に溝を形成する工程（溝形成工程）と、溝にゲート電極を形成する工程（ゲート電極形成工程）と、ドライエッチングにより酸化膜を除去する工程（前処理工程）と、選択的エピタキシャル成長法によりシリコンエピタキシャル層を形成する工程（エピタキシャル成長工程）と、から概略構成されている。以下、各工程について順次説明する。
【００１６】
（素子分離工程）
図１に示すように、シリコン基板１上に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によりＳＴＩ素子分離領域Ｍ（以下、素子分離領域Ｍと略す。）を形成する。素子分離領域Ｍは、凹部に素子分離用のシリコン酸化膜からなる埋込絶縁膜３（第２の酸化シリコン膜）を形成することによって構成される。この素子分離領域Ｍの形成によって、シリコン基板１上に島状の活性領域Ｋが形成される。
埋込絶縁膜３は、誘導型プラズマ装置を用いる高密度プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された酸化シリコン膜（ＨＤＰ−ＣＶＤ膜）やオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を原料ガスとし準常圧雰囲気を用いるＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ）法によって形成された酸化シリコン膜、または、回転塗布法によって形成された低誘電体材料からなる絶縁膜（ＳＯＧ膜）であることが好ましい。これらの絶縁膜は、シリコン基板１の酸化を伴うことなく形成することができる。したがって、熱酸化法で素子分離領域を充填した場合に体積変化による応力が発生し、シリコン基板１が結晶欠陥だらけになってしまう問題を回避できる。
【００１７】
（溝形成工程）
次に、シリコン基板１の全面にシリコン窒化膜を形成し、ゲート電極を形成すべき所定の領域をフォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部を形成し、ゲートトレンチ形成用のマスクパターンを形成する（図示せず）。そして、このマスクパターンを用いてドライエッチングなどにより、シリコン基板１に活性領域Ｋを横切るように溝８を所定の間隔を隔てて形成する。この時、同時に、素子分離領域Ｍにおいても、溝８の深さよりも浅い深さの溝８ａが形成される。その後、マスクとして用いたシリコン窒化膜を除去する。次に、熱酸化法により、シリコン基板１上面および溝８の内面にゲート絶縁膜となるシリコン酸化膜（熱酸化膜２（第１の酸化シリコン膜））を形成する。
【００１８】
（ゲート電極形成工程）
次に、溝８を埋めるようにポリシリコン層４（配線材料）および金属層９（配線材料）を順次堆積して、ゲート電極６を形成する。更に、ゲート電極６にはポリシリコン層４と金属層９を被覆するようにシリコン窒化膜７を形成する。なお、素子分離領域Ｍを形成する埋込絶縁膜３にも溝８ａが形成され、その上のポリシリコン層４ａ（配線材料）と金属層９ａ（配線材料）が形成される。素子分離領域Ｍに形成されるポリシリコン層４ａおよび金属層９ａは、ゲート電極６形成時のマスクパターンによってパターニングされるため、ゲート電極６を構成するポリシリコン層４および金属層９とほぼ同じ形状に形成され、例えばゲート配線として機能する。
【００１９】
（前処理工程）
次に、図２に示すように、選択的エピタキシャル成長工程に先立って、ゲート電極６の幅方向両側にある活性領域Ｋ上の熱酸化膜２を除去する前処理工程を実施する。エピタキシャル成長で形成するシリコン単結晶の結晶性を良質に維持する、すなわち結晶欠陥のないシリコン単結晶とするためには、種（シード）結晶となる単結晶シリコン基板１の清浄な表面を露出させることが重要である。したがって、エピタキシャル成長の前には、基板表面に形成されている熱酸化膜や自然酸化膜を除去することが必須工程となる。
従来、この前処理工程では先に述べたようにＤＨＦなどの溶液を用いていたが、本発明においては、溶液は用いない。また、半導体製造分野では、一般的にドライエッチングといえば、ガスプラズマを利用したドライエッチングを指すが、本発明ではガスプラズマも用いない。
【００２０】
本発明で用いる前処理は以下のように実施される。
図１で準備されたシリコン基板１を減圧式密閉チャンバーに搬送設置する。チャンバー内を一旦真空とした後、ほぼ等流量のアンモニア（ＮＨ３）ガスと無水フッ化水素（ＨＦ）ガスを導入して２０ｍＴｏｒｒの圧力とし、６０秒間保持する。シリコン基板１の温度は３０℃とする。この結果、表面が露出している熱酸化膜２および埋め込み絶縁膜３の表面には厚さ３ｎｍのケイフッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）が形成される。６０秒間保持した後、アンモニアと無水フッ化水素の供給を停止する。ケイフッ化アンモニウムは、アンモニアと、無水フッ化水素と、酸化シリコンとが反応することにより形成される。ケイフッ化アンモニウムの形成に伴って、酸化シリコン（熱酸化膜２，埋め込み絶縁膜３）の厚みが減少する。
【００２１】
次に、一旦真空とした後、不活性ガスを導入して６５０ｍＴｏｒｒの圧力に保持した状態でシリコン基板１の温度を１８０℃に昇温する。この加熱により、熱酸化膜２および埋め込み絶縁膜３の表面に形成されていたケイフッ化アンモニウムは昇華し、除去される。
もし、熱酸化膜の厚さが６ｎｍであったとすると、上記ステップを２回繰り返せばよい。
これにより、熱酸化膜２がケイフッ化アンモニウムとして昇華、除去される。熱酸化膜２を除去した後、選択エピタキシャル成長チャンバーに移送してシリコンを成長する。
【００２２】
上記の各条件は適宜変更可能で、処理時間やケイフッ化アンモニウムが形成される厚さなどを制御できる。最も重要なパラメータは温度制御である。圧力条件にも依存するが、ケイフッ化アンモニウムがシリコン酸化膜の表面に形成される反応を生じるか否かの境界は概ね８０℃である。したがって、ケイフッ化アンモニウムを形成する場合は、５０℃以下に、昇華させる場合は１００℃以上に制御することが望ましい。
上記前処理では、（１）ケイフッ化アンモニウムが形成される反応は酸化シリコン膜上にのみ生じ、シリコン窒化膜やシリコン膜では生じない、（２）酸化シリコン膜の形成法によらず、いずれの方法で形成した酸化シリコン膜であっても一定の厚さのケイフッ化アンモニウムが形成される、ことが特徴的である。
この前処理工程により、素子分離領域Ｍの埋込絶縁膜３もエッチングされ、埋込絶縁膜３の表面に凹部３ａが形成されるが、そのエッチング量は、熱酸化膜の膜厚と同等であり、埋込絶縁膜３のエッチング量が抑制される。これにより、従来のＤＨＦなどの溶液を用いた場合、埋込絶縁膜３のエッチングレートが熱酸化膜のエッチングレートに比べて５〜１０倍速いために凹部３ａが抉れて溝８ａに連通する問題を回避することができる。これにより、シリコン窒化膜７に被覆されるポリシリコン層４ａが、凹部３ａから露出する虞がない。
【００２３】
また、選択的エピタキシャル成長装置のトラブル等により、この前処理工程後にシリコン基板１を長時間放置した場合、自然酸化膜などを除去するために再度前処理を行う必要があるが、その際にさらに埋込絶縁膜３がエッチングされても、エッチング量を抑制できるために、ポリシリコン層４ａの露出を防ぐことができる。そのため、次の工程で選択的エピタキシャル成長を行なっても、ポリシリコン層４ａからエピタキシャル成長することがない。
【００２４】
（エピタキシャル成長工程）
その後、図３に示すように、ゲート電極６の幅方向両側にある活性領域Ｋ上に、選択的エピタキシャル成長法によってシリコンエピタキシャル層５を形成する。選択エピタキシャル成長は、原料ガスとするジクロロシラン（ＳｉＨ２Ｃｌ２）と塩化水素（ＨＣｌ）をほぼ同じ供給量に設定して温度７００〜９００℃の範囲で実施する。このとき、ポリシリコン層４ａは、凹部３ａから露出していないのでポリシリコン層４ａからエピタキシャル成長することがない。これにより、シリコンエピタキシャル層５がポリシリコン層４ａと接することなく、シリコン窒化膜７を介してゲート電極６の幅方向両側にある活性領域Ｋ上に形成することができる。
【００２５】
「第２の実施形態」
次に、本発明の第２の実施形態について図４〜図６を用いて説明する。
本実施形態は半導体装置を構成する上で種々の位置に設けられるコンタクトプラグを形成する工程に先立って行なう前処理に関する。
【００２６】
図４は、シリコン基板２１０に形成したＭＯＳトランジスタにコンタクトホールを形成した状態を示している。ゲート電極２０１、およびゲート電極２０１の両側にソース／ドレイン拡散層２０２を設け、全面にＣＶＤ法で形成する層間絶縁膜２０３を形成する。層間絶縁膜２０３には、ＨＤＰ−ＣＶＤ膜の他、ジクロロシランもしくはモノシラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を原料ガスとして高温低圧状態で熱反応させる低圧ＣＶＤ法、モノシランと酸素を低温状態で反応させる常圧ＣＶＤ法、平行平板電極を有する装置を用いるプラズマＣＶＤ法、あるいは回転塗布法により形成する酸化シリコンなどを用いることができる。
【００２７】
その後、フォトリソグラフィ技術及びドライエッチング技術を用いて、拡散層２０２上にコンタクトホール２０５を、ゲート電極２０１上にゲートコンタクトホール２０４を形成した状態である。
この後、図５に示すように、コンタクトホール２０４および２０５を導体で充填し、コンタクトプラグ２０４ａ，２０５ｂを形成する。この時、コンタクトホール２０５の底部に露出しているシリコン基板表面２０５ａに自然酸化膜が形成されているとコンタクト抵抗が高くなり、半導体装置の動作を阻害する要因となる。この問題を回避するため、コンタクトプラグを形成する工程に先立っておこなう前処理が必須工程となっている。
【００２８】
従来、ＤＨＦによる溶液エッチングを用いていたが、微細化されたコンタクトホールに対しては適用が困難となってきた。ＤＨＦを用いた前処理では、ＣＶＤ法で形成した層間絶縁膜２０３のエッチングレートが速いためにコンタクトホールの径が拡大してしまう。微細化されたコンタクトホールはホール内部の径が大きくなるボーイング形状を伴って形成されている。この状態で、コンタクトホールの径が拡大してしまうと、コンタクトホール２０４と２０５のショートやゲート電極２０１の肩部の露出し、後で形成するコンタクトプラグとショートする問題が発生する。
【００２９】
本実施形態では、シリコン基板上に形成したコンタクトホール２０４，２０５にコンタクトプラグ２０４ａ，２０５ｂを形成する前処理として、第１の実施形態と同様にアンモニアガスと無水フッ化水素ガスを用いてケイフッ化アンモニウムを酸化シリコン上に選択的に形成した後、過熱して昇華除去する方法を用いる。この前処理は、コンタクトホール２０４，２０５の形成後に行なうことが望ましい。
【００３０】
シリコン基板表面２１０に形成される自然成長酸化膜の厚みは、多くても１．５ｎｍ程度であり、本発明における前処理を適用することによりコンタクトホールの径の拡大も３ｎｍ以内に抑えることができ、各構成部材間のショートを回避できる効果がある。
【００３１】
また、図６は、図５からさらに工程が進んだ状態を示している。ポリシリコンからなるコンタクトプラグ２０４ａおよび２０５ｂが形成され、コンタクトプラグ２０４ａに接続する配線２０６が形成される。その後、層間絶縁膜２０７が形成され、コンタクトプラグ２０５ｂに接続されるコンタクトプラグ用のコンタクトホール２０８が形成される。次にコンタクトプラグを形成する時、コンタクトホール２０８の底部に露出しているポリシリコンプラグ２０５ｂの表面２０８ａに自然酸化膜が形成されているとコンタクト抵抗が高くなり、半導体装置の動作を阻害する要因となる。この問題を回避するため、コンタクトプラグを形成する工程に先立っておこなう前処理が必須工程となっている。
【００３２】
図６の状態も、従来のＤＨＦを用いてコンタクトホール２０８の径が拡大してしまうと、コンタクトホール２０８に後で形成するコンタクトプラグと配線２０６がショートする問題が発生する。
【００３３】
そこで、層間絶縁膜２０７に設けたコンタクトホール２０８にコンタクトプラグを形成する前処理として、第１の実施形態と同様にアンモニアガスと無水フッ化水素ガスを用いてケイフッ化アンモニウムを酸化シリコン上に選択的に形成した後、過熱して昇華除去する方法を用いることができる。これにより、ポリシリコンプラグ２０５ｂの表面の自然酸化膜が除去される。
【００３４】
ポリシリコンプラグの表面２０８ａに形成される自然成長酸化膜は、多くても２ｎｍ程度であり、本発明における前処理を適用することによりコンタクトホール２０８の径の拡大も４ｎｍ以内に抑えることができ、各構成部材間のショートを回避できる効果がある。
【００３５】
図７は、本発明を実施するのに好適な半導体製造装置の構成を示している。シリコン基板を収納するＦＯＵＰ（Ｆｒｏｎｔ  Ｏｐｅｎｉｎｇ  Ｕｎｉｆｉｅｄ  Ｐｏｄ）３０１と、前処理機構３０２と、搬送機構３０９と、薄膜成長機構３０３と、ＦＯＵＰ３０４と、各々の間を分離するゲートバルブ３０５、３０６、３０７、３０８とで構成されている。これらの各機構は一つもしくは複数のシステムを構成し、中央処理装置により全体が制御される。
【００３６】
ＦＯＵＰ３０１からシリコン基板が前処理機構３０２に搬送される。前処理機構３０２には、第１の実施形態で説明した前処理工程の各ステップを遂行するのに必要な機能が備えられている。具体的には、反応室内へのシリコン基板搬出入機能、少なくとも窒素化合物ガス、無水フッ化水素ガス、不活性ガスのガス供給機能、シリコン基板の温度制御機能、反応室内の圧力制御機能などである。
【００３７】
前処理工程を終了したシリコン基板は、搬送機構３０９によって薄膜成長機構３０３に搬送される。搬送機構３０９には途中にシリコン基板を待機させるバッファ室を設けても良い。薄膜成長機構３０３は、エピタキシャル成長用、ポリシリコンＣＶＤ用、ポリシリコン以外の導体ＣＶＤ用などの用途を持たせることができる。
【００３８】
薄膜成長が終了するとＦＯＵＰ３０４に収納される。図７は前処理機構３０２と薄膜成長機構３０３が一対の態様を示しているが、一つの前処理機構３０２に複数の用途の薄膜成長機構を接続するマルチチャンバー構成とすることもできる。
【００３９】
本発明の半導体製造装置は、前処理機構３０２と薄膜成長機構３０３が搬送機構３０９を介して連結されており、前処理から薄膜成長まで、大気に曝すことなく処理することが可能である。従来のＤＨＦ処理は溶液を用いるために、酸を含有する溶液の取り扱いが難しく装置が複雑となり、前処理工程を薄膜成長機構と合体して構成することが困難であった。そのため、ＤＨＦ処理でシリコン表面を露出させても、その後、他の薄膜成長装置にシリコン基板を導入するまでの間に再び自然酸化膜がシリコン表面に成長してしまう問題があったが、本発明における前処理は溶液を用いないので前処理機構と薄膜成長機構の連結が可能であり、自然酸化膜の成長を抑止して、結晶性の良いエピタキシャル成長シリコンや、接触抵抗の小さいシリコンプラグを形成することが可能となる利点がある。
【００４０】
「第３の実施形態」
次に、本発明の第３の実施形態である半導体装置の製造方法について、図１２及び図１３を用いて説明する。図１２及び１３は、本発明の第３の実施形態である半導体装置の製造方法の一例を示す図であって、クラウンキャパシタ形成工程の前処理工程を説明する工程断面図である。
【００４１】
まず、配線４０８に接続されたメタルプラグ４０６が埋設されるとともに、一面側に窒化膜からなるエッチングストッパー層４０５が形成された第１の層間膜層４０７上に第２の層間膜層４０４を形成する。
次に、第２の層間膜層４０４に凹部を形成した後、少なくとも前記凹部の内壁面及び底面を覆うように筒状の電極（下部電極）４０２を成膜する。このとき、電極４０２の底面４０２ａは配線４０８に接するように形成する。
次に、フォトリソグラフィ法などを用いて、電極４０２を連結するように、第２の層間膜層４０４の一面に所定のパターンの梁窒化膜４０３を形成する。梁窒化膜４０３は、第２の層間膜層４０４を取り除いた後に、電極４０２が倒れるのを防止するために設けるものである。各電極４０２の間で、梁窒化膜４０３が形成されない部分では、第２の層間膜層４０４の露出面４０４ｂが露出されている。
【００４２】
次に、筒状の電極４０２の内部を充填するとともに、第２の層間膜層４０４及び梁窒化膜４０３を覆うように犠牲酸化膜４０１を成膜する。
最後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、梁窒化膜４０３が露出するまで、第２の層間膜層４０４上の犠牲酸化膜４０１及び電極４０２の開口部側を除去する。
このようにして、図１２に示す構造を作製する。
【００４３】
次に、クラウンキャパシタ形成工程の前処理工程を行って、図１３に示すように、犠牲酸化膜４０１および層間膜層４０４を除去する。
前記前処理は、ドライエッチング処理が好ましい。前記ドライエッチング処理は、酸化膜と窒化膜のエッチング選択比がウェットエッチング処理に比べ大きく、ドライエッチング処理による窒化膜のエッチング量をウェットエッチング処理に比べて１／３とすることができる。これにより、梁窒化膜４０３のエッチングを抑制して、犠牲酸化膜４０１および層間膜層４０４の除去することができる。さらに、梁窒化膜４０３の膜厚を薄膜化して、ストレスによるデフォーカス等の不良を抑制することができる。
【００４４】
なお、前記前処理としてウェットエッチング処理を用いた場合には、犠牲酸化膜４０１および層間膜層４０４を除去する際に、梁窒化膜４０３もエッチングされる。そのため、梁窒化膜４０３の膜厚を厚くする必要があるが、梁窒化膜４０３の膜厚を厚くした場合には、梁窒化膜４０３のストレスにより、デフォーカス等の不良が発生する。
【００４５】
ドライエッチング処理は、たとえば、ＮＨ３＋ＨＦによるケミカルエッチング処理などを挙げることができる、この処理では、まず、減圧式密閉チャンバーの内部を減圧ポンプにより排気する。次に、ＨＦ、ＮＨ３、ＮＦｘなどのガスを導入する。次に、エッチング時には常温〜８０℃未満のプロセス温度とするとともに、反応生成物昇華時には８０℃以上５００℃以下のプロセス温度として、エッチング処理を行う。
なお、前記ドライエッチング処理は、たとえば、電極４０２を形成後、電極４０２の内部に犠牲酸化膜４０１を充填する前に行ってもよい。また、前記フォトリソグラフィ法などで、電極４０２をレジストにて被覆した後に行ってもよい。
【００４６】
「第４の実施形態」
次に、本発明の第４の実施形態について、図１４〜図２２を用いて説明する。図１４〜図２２は、第４の実施形態である半導体装置の製造方法の一例を説明する図であって、トレンチゲート形成工程の前処理工程を説明する工程断面図である。
まず、図１４に示すように、シリコン基板５０７上に、ＳＴＩ法によりＳＴＩ素子分離領域Ｍを形成する。素子分離領域Ｍは、凹部に素子分離用のシリコン酸化膜からなる埋込絶縁膜５０８（第２の酸化シリコン膜）を形成することによって構成される。この素子分離領域Ｍの形成によって、シリコン基板５０７上に島状の活性領域Ｋが形成される。
埋込絶縁膜５０８は、誘導型プラズマ装置を用いる高密度プラズマＣＶＤ法によって形成された酸化シリコン膜（ＨＤＰ−ＣＶＤ膜）やオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を原料ガスとし準常圧雰囲気を用いるＳＡＣＶＤ法によって形成された酸化シリコン膜、回転塗布法によって形成された低誘電体材料からなる絶縁膜（ＳＯＧ膜）、または、ＳＯＤ膜であることが好ましい。これらの絶縁膜は、シリコン基板５０７の酸化を伴うことなく形成することができる。また、ウェットエッチングレートが早い膜であり、埋設性を向上させることができる。したがって、熱酸化法で素子分離領域Ｍを充填した場合に体積変化による応力が発生し、シリコン基板５０７が結晶欠陥だらけになってしまう問題を回避できる。
【００４７】
（溝形成工程）
次に、第１の実施形態で示した溝形成工程と同様にして、シリコン基板５０７の全面にシリコン窒化膜を形成し、ゲート電極を形成すべき所定の領域をフォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部を形成し、ゲートトレンチ形成用のマスクパターンを形成する（図示せず）。そして、このマスクパターンを用いてドライエッチングなどにより、シリコン基板５０７に活性領域Ｋを横切るように溝５０９を所定の間隔を隔てて形成する。この時、同時に、素子分離領域Ｍにおいても溝５０９ａが形成される。なお、溝５０９ａの深さは、溝５０９の深さよりも浅く形成される。その後、マスクとして用いたシリコン窒化膜を除去する。これにより、図１５に示すように、シリコン基板５０７に溝５０９、埋込絶縁膜５０８に溝５０９ａを形成する。
【００４８】
次に、図１６に示すように、熱酸化法により、シリコン基板５０７上面、溝５０９および溝５０９ａの内面に、シリコン酸化膜からなる熱酸化膜（第１の酸化シリコン膜）５１０を形成する。熱酸化膜５１０は、ゲート絶縁膜して機能する。
【００４９】
（前処理工程）
次に、第３の実施形態で示した条件と同一の条件でドライエッチング前処理を行う。図１７は、前記前処理を行った後の工程断面図である。
前記前処理により、溝５０９、５０９ａの内面に形成された熱酸化膜５１０や自然酸化膜をエッチング除去して、溝５０９、５０９ａの内面を清浄な面とすることができる。
また、ドライエッチング前処理を用いているので、ＳＯＤ膜からなる埋込絶縁膜５０８のエッチング量を抑制することができ、埋込絶縁膜５０８の溝５０９ａの大きさを、シリコン基板５０７の溝５０９とほぼ同じ大きさに維持することができる。
【００５０】
（ゲート電極形成工程）
次に、溝５０９、５０９ａを埋めるようにポリシリコン層５１２、５１２ａ（配線材料）を形成した後、ポリシリコン層５１２、５１２ａ上に金属層５１４、５１４ａ（配線材料）を順次堆積するとともに、ポリシリコン層５１２、５１２ａの露出面と金属層５１４、５１４ａの露出面とを被覆するようにシリコン窒化膜５１５を形成して、ゲート電極５１１、５１１ａを形成する。
これにより、図１８に示すように、ゲート電極５１１、５１１ａはほぼ同じ形状に形成される。なお、ゲート電極５１１ａは、ゲート配線として機能させることができる。
【００５１】
なお、ポリシリコン層５１２、５１２ａの形成の際、溝５０９、５０９ａの内面に形成されている熱酸化膜や自然酸化膜はほとんど除去されて、溝５０９、５０９ａの内面が清浄な面とされているので、ポリシリコン層５１２、５１２ａを良質なものとすることができる。
また、埋込絶縁膜５０８の溝５０９ａの大きさは、シリコン基板５０７の溝５０９とほぼ同じ大きさとされているので、ポリシリコン膜５１２ａとシリコン基板５０７と間の距離を十分確保することができる。
【００５２】
（エピタキシャル成長工程）
その後、図１９に示すように、ゲート電極５１１の幅方向両側にある活性領域Ｋ上に、選択的エピタキシャル成長法によってシリコンエピタキシャル層５１３を形成する。選択エピタキシャル成長は、原料ガスとするジクロロシラン（ＳｉＨ２Ｃｌ２）と塩化水素（ＨＣｌ）をほぼ同じ供給量に設定して温度７００〜９００℃の範囲で実施する。このとき、ポリシリコン層５１２ａは露出されていないのでポリシリコン層５１２ａからエピタキシャル成長することがない。これにより、シリコンエピタキシャル層５１３がポリシリコン層５１２ａと接することなく、シリコン窒化膜５１５を介してゲート電極５１１の幅方向両側にある活性領域Ｋ上に形成することができる。
これにより、ゲート電極５１１とシリコンエピタキシャル層５１３との間でショートさせるおそれはほとんどない。
【００５３】
なお、図２０〜２２は、前記前処理工程で、ウェットエッチング処理を行った場合の一例を示す工程断面図である。
シリコン基板５０７上の埋込絶縁膜５０８は、ウェットエッチングレートが早いＳＯＤ膜などである。そのため、熱酸化膜５１０をウェットエッチング処理により除去する場合には、熱酸化膜５１０が除去された後、露出された埋込絶縁膜５０８は、ドライエッチングの場合よりも速い速度でエッチングされる。たとえば、ウェットエッチング処理によるＳＯＤ膜のエッチング量：ドライエッチング処理によるＳＯＤ膜のエッチング量＝３：１となる。
このようなＳＯＤ膜の過剰エッチングにより、図２０に示すように、埋込絶縁膜５０８の溝５０９ａの幅は、シリコン基板５０７の溝５０９の幅より大きくエッチングされる。
【００５４】
次に、ゲート電極形成工程を行うと、図２１に示すように、溝５０９ａに形成されたポリシリコン膜５１２ａの幅が大きく、ポリシリコン膜５１２ａとシリコン基板５０７との間の距離が近くなる。
【００５５】
最後に、エピタキシャル成長工程を行うと、図２２に示すように、シリコンエピタキシャル層５１３がポリシリコン膜５１２ａと接触して形成されて、ゲート電極５１１ａとシリコンエピタキシャル層５１３との間でショートする場合が発生する。
【産業上の利用可能性】
【００５６】
本発明の活用例として、半導体装置を作製する際の選択的エピタキシャル成長工程に先立つ前処理工程への適用が挙げられる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態である半導体装置の製造方法の工程断面図である。
【図２】本発明の第１の実施形態である半導体装置の製造方法の工程断面図である。
【図３】本発明の第１の実施形態である半導体装置の製造方法の工程断面図である。
【図４】本発明の第２の実施形態である半導体装置の製造方法の工程断面図である。
【図５】本発明の第２の実施形態である半導体装置の製造方法の工程断面図である。
【図６】本発明の第２の実施形態である半導体装置の製造方法の工程断面図である。
【図７】本発明の実施形態である半導体装置の製造方法に用いられる半導体製造装置を示す平面模式図である。
【図８】従来の半導体装置の製造方法の工程断面図である。
【図９】従来の半導体装置の製造方法の工程断面図である。
【図１０】従来の半導体装置の製造方法の工程断面図である。
【図１１】従来の半導体装置の製造方法の工程断面図である。
【図１２】本発明の第３の実施形態である半導体装置の製造方法の工程断面図である。
【図１３】本発明の第３の実施形態である半導体装置の製造方法の工程断面図である。
【図１４】本発明の第４の実施形態である半導体装置の製造方法の工程断面図である。
【図１５】本発明の第４の実施形態である半導体装置の製造方法の工程断面図である。
【図１６】本発明の第４の実施形態である半導体装置の製造方法の工程断面図である。
【図１７】本発明の第４の実施形態である半導体装置の製造方法の工程断面図である。
【図１８】本発明の第４の実施形態である半導体装置の製造方法の工程断面図である。
【図１９】本発明の第４の実施形態である半導体装置の製造方法の工程断面図である。
【図２０】半導体装置の製造方法の別の一例を示す工程断面図である。
【図２１】半導体装置の製造方法の別の一例を示す工程断面図である。
【図２２】半導体装置の製造方法の別の一例を示す工程断面図である。
【符号の説明】
【００５８】
１，２１０…シリコン基板、２…熱酸化膜、３…埋込絶縁膜、３ａ…凹部、４，４ａ…ポリシリコン層、５…シリコンエピタキシャル層、６，２０１…ゲート電極、７…シリコン窒化膜、８，８ａ…溝、９，９ａ…金属層、２０２…拡散層、２０３，２０７…層間絶縁膜、２０４，２０５，２０８…コンタクトホール、２０４ａ，２０５ｂ…コンタクトプラグ、２０５ａ…シリコン基板表面、２０６…配線、３０１，３０４…ＦＯＵＰ、３０２…前処理機構、３０３…薄膜成長機構、３０５，３０６，３０７，３０８…ゲートバルブ、３０９…搬送機構、Ｋ…活性領域、Ｍ…素子分離領域、４０１…犠牲酸化膜、４０２…電極、４０２ａ…底面、４０２ｂ…開口部側、４０３…梁窒化膜、４０４…層間膜、４０４ｂ…露出面、４０５…エッチングストッパー層、４０６…メタルプラグ、４０７…層間膜、４０８…配線、５０７…シリコン基板、５０８…埋込絶縁膜、５０９、５０９ａ…溝、５１０…熱酸化膜、５１１、５１１ａ…ゲート電極、５１２、５１２ａ…ポリシリコン膜、５１３…シリコンエピタキシャル層、５１４、５１４ａ…金属層、５１５…シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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