(57)【特許請求の範囲】
【請求項１】
半導体基板上に、フォトダイオードを形成する第１の領域とトランジスタを形成する第２の領域とを有するアクティブ領域を区画する素子分離膜を形成する段階と、
前記素子分離膜が形成されると、前記第２の領域に、ゲート絶縁膜を介在させてゲート電極を形成する段階と、
前記ゲート電極が形成されると、前記第１の領域に第１の低濃度の拡散領域を形成する段階と、
前記第１の低濃度拡散領域が形成されると、前記第２の領域に第２の低濃度の拡散領域を形成する段階と、
前記第２の低濃度拡散領域が形成されると、前記半導体基板の全面に、ギャザリング層となるバッファ層を形成し、そのバッファ層が前記第１の領域にのみ残されるように選択的に除去する段階と、
前記バッファ層が選択的に除去されると、前記半導体基板の全面にエッチング選択比が異なる第１の絶縁膜と第２の絶縁膜を順に形成する段階と、
前記第２の絶縁膜が形成されると、前記第２の絶縁膜を選択的にエッチングし、前記ゲート電極の両側面に第２の絶縁膜による側壁を形成する段階と、
前記側壁が形成されると、前記第２の低濃度拡散領域に形成された前記第１の絶縁膜を選択的に除去する段階と、
前記第１の絶縁膜が選択的に除去されると、前記露出された第２の領域において前記第２の低濃度の拡散領域と部分的に重畳するように高濃度の拡散領域を形成する段階と、
前記高度濃度拡散領域が形成されると、前記半導体基板に熱処理工程を行い、前記バッファ層を不純物に対する前記ギャザリング層として使って、前記第１の低濃度の拡散領域、前記第２の低濃度の拡散領域および前記高濃度の拡散領域内のそれぞれの不純物イオンを拡散させる段階と、
前記熱処理工程が行われると、前記高濃度の拡散領域の表面に金属シリサイド膜を形成する段階と、を備えることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項２】
前記第１の絶縁膜は、酸化膜で形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項３】
前記第２の絶縁膜は、窒化膜で形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項４】
前記酸化膜は、熱酸化膜またはＴＥＯＳ系列の酸化膜で形成することを特徴とする請求項２に記載のＣＭＯＳイメージセンサの製造方法。
【請求項５】
前記バッファ層は、Ｏ3−ＴＥＯＳ膜またはＢＰＳＧ膜で形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項６】
前記バッファ層は、４００Å〜３０００Åの厚さで形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記バッファ層の選択的除去は、シランガスを利用することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記第１及び第２の低濃度の拡散領域が形成された後、前記高濃度の拡散領域が形成される前に、前記半導体基板に熱処理工程を行い、前記バッファ層を不純物に対する前記ギャザリング層として使って、前記第１の低濃度の拡散領域および前記第２の低濃度の拡散領域内のそれぞれの不純物イオンを拡散させる段階をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記熱処理工程は、８００℃〜１２００℃の温度で実施することを特徴とする請求項１又は８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記金属シリサイド膜を形成した後、前記半導体基板の全面に窒化膜を形成する段階と、
前記第１の領域の上部に形成された前記窒化膜の一部を選択的に除去する段階と、をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記残留する窒化膜を含む前記半導体基板の全面に層間絶縁膜を形成する段階をさらに備えることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記層間絶縁膜は、シラン系列の絶縁膜で形成することを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、ＣＭＯＳイメージセンサの製造方法に関する。
【背景技術】
【０００２】
一般に、イメージセンサは、光学的映像を電気的信号に変換させる半導体素子であって、電荷結合素子とＣＭＯＳイメージセンサとに区分できる。
【０００３】
電荷結合素子（ＣＣＤ）は、光の信号を電気的信号に変換する複数のフォトダイオード（ＰＤ）がマトリクス形態で配列され、そのマトリクス形態で配列された各垂直方向のフォトダイオード間に形成され、前記各フォトダイオードで生成された電荷を垂直方向に伝送する複数の垂直方向電荷伝送領域（Vertical charge coupled device；ＶＣＣＤ）と、各垂直方向電荷伝送領域により伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（Horizontal charge coupled device；ＨＣＣＤ）と、前記水平方向に伝送された電荷をセンシングし、電気的な信号を出力するセンスアンプとを備えている。
【０００４】
しかしながら、このようなＣＣＤは、駆動方式が複雑であり、電力消費が大きいだけでなく、多段階のフォトリソグラフィ工程が要求されるので、製造工程が複雑であるという短所を有する。また、電荷結合素子は、制御回路、信号処理回路、アナログ／デジタル変換回路などを電荷結合素子チップに集積させることが難しいので、製品の小型化が困難であるという短所を有する。
【０００５】
最近、電荷結合素子の短所を克服するための次世代イメージセンサとしてＣＭＯＳイメージセンサが注目されている。
【０００６】
ＣＭＯＳイメージセンサは、トランジスタの個数によって３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は、１つのフォトダイオードと３つのトランジスタとで構成され、４Ｔ型は、１つのフォトダイオードと４つのトランジスタとで構成される。以下、３Ｔ型ＣＭＯＳイメージセンサの単位画素に対するレイアウトについて説明する。
【０００７】
図１は、一般的な３Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウト図である。
【０００８】
図１に示されたように、アクティブ領域１０が設けられ、アクティブ領域１０内の幅が広い部分に１つのフォトダイオード２０が形成され、アクティブ領域１０の残りの部分に各々オーバーラップさせて３つのトランジスタのゲート電極１２０、１３０、１４０が形成される。
【０００９】
ゲート電極１２０によりリセットトランジスタＲｘが形成され、ゲート電極１３０によりドライブトランジスタＤｘが形成され、ゲート電極１４０により選択トランジスタＳｘが形成される。
【００１０】
各トランジスタのアクティブ領域１０には、各ゲート電極１２０、１３０、１４０の下側部を除いた部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域が形成される。
【００１１】
リセットトランジスタＲｘとドライブトランジスタＤｘとの間のソース／ドレイン領域には、電源電圧Ｖｄｄが印加され、選択トランジスタＳｘの一方のソース／ドレイン領域は読み出し回路（図示せず）に接続される。
【００１２】
前述したような各ゲート電極１２０、１３０、１４０は、図示してはいないが、各信号ラインに連結され、前記各信号ラインは、一方の終端にパッドを具備し、外部の駆動回路に連結される。
【００１３】
以下、添付の図面を参考して、従来のＣＭＯＳイメージセンサについて説明する。
【００１４】
図２は、図１のＡ−Ａ’線に沿う断面図で、従来技術に係るＣＭＯＳイメージセンサのフォトダイオード及びトランスファートランジスタを示す図である。
【００１５】
図２に示されたように、Ｐ++型半導体基板１００上にＰ-型エピタキシャル層１０１が形成される。また、フォトダイオード領域ＰＤや、アクティブ領域（図１の１０）、素子分離領域が形成された半導体基板１００の素子分離領域に素子分離膜１０２が形成される。
【００１６】
図２のトランスファートランジスタ１２０のためのエピタキシャル層１０１の部分上にゲート絶縁膜１０３を介してゲート電極１０４が形成され、ゲート電極１０４の両側面に窒化膜側壁１１０ａが形成される。
【００１７】
また、フォトダイオード領域ＰＤのエピタキシャル層１０１には、ｎ-型拡散領域１０６が形成される。
【００１８】
さらに、半導体基板１００のトランジスタ領域には、ｎ-型拡散領域１０８とｎ+型拡散領域１１２が形成される。
【００１９】
ゲート電極１０４を含む半導体基板１００の全面にＴＥＯＳ酸化膜１０９が形成され、ソース／ドレイン不純物領域１１２の表面に金属シリサイド膜１１５が形成されている。
【００２０】
さらに、半導体基板１００の全面に拡散ストッパ用窒化膜１１６と層間絶縁膜１１７が順に形成されている。
【００２１】
図３ａ乃至図３ｉは、従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【００２２】
図３ａに示されたように、高濃度の第１の導電型（Ｐ++型）多結晶シリコンなどの半導体基板１００上に、エピタキシャル工程にて低濃度の第１の導電型（Ｐ-型）エピタキシャル層１０１を形成する。
【００２３】
エピタキシャル層１０１は、フォトダイオードにおける空乏領域を大きく且つ深く形成させることによって、光電荷を集めるための低電圧フォトダイオードの能力を増加させると共に、光感度を向上させるためのものである。
【００２４】
次に、半導体基板１００にアクティブ領域と素子分離領域を決め、ＳＴＩ工程またはＬＯＣＯＳ工程にて素子分離領域に素子分離膜１０２を形成する。
【００２５】
素子分離膜１０３が形成されたエピタキシャル層１０１の全面にゲート絶縁膜１０３と導電層を順に堆積させ、選択的に導電層とゲート絶縁膜を除去し、各トランジスタのゲート電極１０４を形成する。
【００２６】
次に、ゲート電極１０４を含む半導体基板１００の全面に第１感光膜１０５を塗布し、露光及び現像工程でフォトダイオード領域が露出されるように、第１の感光膜１０５を選択的にパターニングする。
【００２７】
さらに、パターニングされた第１の感光膜１０５をマスクとして用いて露出されたフォトダイオード領域に低濃度のｎ-型不純物イオンを注入し、ｎ-型拡散領域１０６を形成する。
【００２８】
図３ｂに示されたように、第１の感光膜１０５を全て除去した後、半導体基板１００の全面に第２の感光膜１０７を塗布し、露光及び現像工程にてトランジスタ領域が露出されるように、第２の感光膜１０７をパターニングする。
【００２９】
次に、パターニングされた第２の感光膜１０７をマスクとして用いてエピタキシャル層１０１に低濃度のｎ-型不純物イオンを注入し、低濃度のｎ-型拡散領域１０８を形成する。ここで、フォトダイオード領域のｎ-型拡散領域１０６を形成するための不純物イオン注入は、ソース／ドレイン領域の低濃度のｎ-型拡散領域１０８より高いエネルギーでイオンを注入することで、さらに深く形成する。
【００３０】
図３ｃに示されたように、第２の感光膜１０７を全て除去し、半導体基板１００の全面にＴＥＯＳ膜１０９を約２００Åの厚さに形成し、ＴＥＯＳ膜１０９上に窒化膜１１０を形成する。
【００３１】
図３ｄに示されたように、窒化膜１１０の全面にエッチバック工程を実施し、ゲート電極１０４の両側面に窒化膜側壁１１０ａを形成する。
【００３２】
図３ｅに示されたように、半導体基板１００の全面に第３の感光膜１１１を塗布し、露光及び現像工程にてフォトダイオード領域と素子分離膜１０２上にのみ残されるように選択的にパターニングする。
【００３３】
次に、パターニングされた第３の感光膜１１１をマスクとして用いて露出されたソース／ドレイン領域に高濃度のｎ+型不純物イオンを注入し、高濃度のｎ+型拡散領域１１２を形成する。
【００３４】
図３ｆに示されたように、第３の感光膜１１１を除去した後、熱処理工程（例えば、８００℃以上の急速熱処理工程）を実施し、ｎ-型拡散領域１０６、低濃度のｎ-型拡散領域１０８、高濃度のｎ+型拡散領域１１２内の不純物イオンを拡散させる。
【００３５】
次に、半導体基板１００の全面にシリサイドブロッキング層１１３を形成する。
【００３６】
図３ｇに示されたように、シリサイドブロッキング層１１３上に第４の感光膜１１４を塗布した後、露光及び現像工程にて第４の感光膜１１４を選択的にパターニングすることによって、シリサイドが形成されるべき領域を決める。
【００３７】
次に、パターニングされた第４の感光膜１１４をマスクとして用いて露出されたシリサイドブロッキング層１１３、ＴＥＯＳ膜１０９を選択的に除去し、高濃度のｎ+型拡散領域１１２の表面を露出させる。
【００３８】
図３ｈに示されたように、第４の感光膜１１４を除去し、半導体基板１００の全面に高融点金属膜を堆積させた後、熱処理工程を実施し、高濃度のｎ+型拡散領域１１２の表面に金属シリサイド膜１１５を形成する。
【００３９】
次に、半導体基板１００と反応しない高融点金属膜を除去すると共に、シリサイドブロッキング層１１３を除去する。
【００４０】
図３ｉに示されたように、半導体基板１００の全面に窒化膜を堆積させて拡散ストッパ用窒化膜１１６を形成し、その拡散ストッパ用窒化膜１１６上に層間絶縁膜１１７を形成する。
【００４１】
その後、工程を図示してはいないが、層間絶縁膜１１７の上部にパワーライン、カラーフィルタ層、マイクロレンズなどを形成し、ＣＭＯＳイメージセンサを製造する。
【００４２】
現在、一般的なＣＭＯＳイメージセンサの製造工程は、０．３５〜０．１８μｍ級の技術を利用する。しかも、チップの高集積化にしたがって、現在０．１８μｍ級以下の技術開発が盛んに行われている。一方、０．２５μｍ級以上の技術では、サーマルバジェット（thermal budget）の制限が大きい。これは、シリサイド採用によるものであって、シリサイドを形成した後には、高温（約８００℃以上）工程が許されないため、暗電流の原因になる不純物の除去が容易でなかった。
【００４３】
一方、従来技術において、ＬＤＤイオン注入とフォトダイオードの形成のためのイオン注入に対する熱処理工程と、ソースとドレインへのイオン注入後の熱処理工程は、格子損傷の回復と活性化を図るために、８００℃以上の高温で行われる。しかし、層間絶縁膜１１７の熱処理は、金属シリサイド膜１１５の変形防止や浅い接合を実現させるために、７００℃以内の温度で実施されなければならない。層間絶縁膜１１７は、ＢＰＳＧ系列を使用するが、ＢＰＳＧは、温度を上げるほど不純物のギャザリング効果が高くなるので、イメージセンサの暗電流を低減させるためには、ＢＰＳＧの熱処理温度が高いほど有利となるが、上述した理由により、ＢＰＳＧの熱処理温度に制約が伴う。
【００４４】
また、層間絶縁膜１１７を形成する前に、窒化膜からなる拡散ストッパ膜１１６を形成しなければならないが、イメージセンサのスケールダウンによってフォトダイオード領域が低減させるので、窒化膜からなる拡散ストッパ膜は、ダイナミックレンジの減少を引き起こし、これにより、光の透過率が低下し、イメージ再現が難しくなる。
【発明の開示】
【発明が解決しようとする課題】
【００４５】
本発明は、前述のような問題点を解決するためになされたもので、その目的は、基板上にギャザリング層を形成すると同時に、高温の熱処理工程を実施することによって、暗電流を防止するようにしたＣＭＯＳイメージセンサの製造方法を提供することにある。
【課題を解決するための手段】
【００４６】
前記目的を達成するために、本発明の一態様に係るＣＭＯＳイメージセンサの製造方法は、半導体基板上に、フォトダイオード領域とトランジスタ領域を有するアクティブ領域とを区画する素子分離膜を形成する段階と、前記トランジスタ領域に、ゲート絶縁膜を介在させてゲート電極を形成する段階と、前記フォトダイオード領域に第１の低濃度の拡散領域を形成する段階と、前記トランジスタ領域に第２の低濃度の拡散領域を形成する段階と、前記半導体基板の全面にバッファ層を形成し、そのバッファ層が前記フォトダイオード領域にのみ残されるように選択的に除去する段階と、前記半導体基板の全面に、エッチング選択比が異なる第１の絶縁膜と第２の絶縁膜を順に形成する段階と、前記第２の絶縁膜を選択的にエッチングし、前記ゲート電極の両側面に第２の絶縁膜による側壁を形成する段階と、前記フォトダイオード領域を除いた領域に形成された前記第１の絶縁膜を選択的に除去する段階と、前記露出されたトランジスタ領域において前記第２の低濃度の拡散領域と部分的に重畳するように高濃度の拡散領域を形成する段階と、前記高濃度の拡散領域の表面に金属シリサイド膜を形成する段階と、を備える。
【００４７】
また、本発明の他の態様に係るＣＭＯＳイメージセンサは、半導体基板上に形成され、フォトダイオード領域とトランジスタ領域を含むアクティブ領域とを区画する素子分離膜と、前記トランジスタ領域に形成されたゲート絶縁膜とゲート電極を含むゲートと、前記フォトダイオード領域において前記基板内に形成された第１の低濃度の拡散領域と、前記トランジスタ領域において前記基板内に形成された第２の低濃度の拡散領域及びこれと部分的に重畳するように形成された高濃度の拡散領域と、前記基板上に形成され、前記フォトダイオード領域をカバーするバッファ層と、前記ゲートの両側面に形成された絶縁膜側壁と、前記高濃度の拡散領域の表面に選択的に形成された金属シリサイド膜と、を含む。前記バッファ層は、前記フォトダイオード領域から前記ゲートの上部にまで延びている。
【発明の効果】
【００４８】
本発明に係るＣＭＯＳイメージセンサの製造方法は、次のような効果を奏する。
【００４９】
第一に、不純物ギャザリング層を導入すると共に、高温の熱処理工程を実施することによって不純物を効果的に除去することができるので、暗電流を低減させることができる。
【００５０】
第二に、バッファ層により側壁を形成する時、基板の損傷を防止することができるので、暗電流を低減させることができる。
【００５１】
第三に、暗電流を低減させることによって、色再現性を向上させることができ、よって、イメージセンサの解像度を向上させることができる。
【発明を実施するための最良の形態】
【００５２】
以下、添付の図面を参照して、本発明に係るＣＭＯＳイメージセンサの製造方法を詳細に説明する。
【００５３】
図４ａ乃至図４ｊは、本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【００５４】
図４ａに示されたように、高濃度の第１の導電型（Ｐ++型）多結晶シリコンなどの半導体基板２００上に、エピタキシャル工程にて低濃度の第１の導電型（Ｐ-型）エピタキシャル層２０１を形成する。
【００５５】
ここで、エピタキシャル層２０１は、フォトダイオードにおいて空乏領域を大きく且つ深く形成することによって、光電荷を集めるための低電圧フォトダイオードの能力を増加させると共に、光感度を向上させるためのものである。
【００５６】
また、半導体基板２００にフォトダイオード領域、トランジスタ領域、素子分離領域を定め、ＳＴＩ工程またはＬＯＣＯＳ工程を用いて素子分離領域に素子分離膜２０２を形成する。
【００５７】
その後、素子分離膜２０２が形成されたエピタキシャル層２０１の全面に、ゲート絶縁膜２０３と導電層（例えば、高濃度の多結晶シリコン層）を順に堆積させ、選択的に導電層とゲート絶縁膜を除去し、各トランジスタのゲート電極２０４を形成する。
【００５８】
ゲート絶縁膜２０３は、熱酸化工程で形成したり、ＣＶＤ法で形成することができる。導電層上にシリサイド層をさらに形成することで、ゲート電極を形成する。
【００５９】
ゲート電極２０４と半導体基板２００の表面に熱酸化工程を実施し、熱酸化膜（図示せず）を形成することもできる。
【００６０】
また、ゲート電極２０４の幅を従来のゲート電極幅より大きくして、熱酸化膜の厚さ増加量を反映させることができる。
【００６１】
次に、ゲート電極２０４を含む半導体基板２００の全面に第１の感光膜２０５を塗布した後、露光及び現像工程でフォトダイオード領域が露出されるようにパターニングする。
【００６２】
また、パターニングされた第１の感光膜２０５をマスクとして用いて露出されたフォトダイオード領域に低濃度の第２の導電型（ｎ-型）不純物イオンを注入し、第１の低濃度のｎ-型拡散領域２０６を形成する。
【００６３】
図４ｂに示されたように、第１の感光膜２０５を全て除去した後、半導体基板２００の全面に第２の感光膜２０７を塗布した後、露光及び現像工程でトランジスタ領域が露出されるようにパターニングする。
【００６４】
次に、パターニングされた第２の感光膜２０７をマスクとして用いてエピタキシャル層２０１に低濃度の第２の導電型（ｎ-型）不純物イオンを注入し、トランジスタ領域にＬＤＤ構造の第２の低濃度のｎ-型拡散領域２０８を形成する。
【００６５】
ここで、フォトダイオード領域の第１の低濃度のｎ-型拡散領域２０６を形成するための不純物イオン注入は、トランジスタ領域の第２の低濃度のｎ-型拡散領域２０８より高いエネルギーをもつイオンを注入することで、より深く形成する。
【００６６】
図４ｃに示されたように、第２の感光膜２０７を全て除去し、半導体基板２００の全面に化学気相蒸着工程（低圧化学気相蒸着工程）でＯ3−ＴＥＯＳ酸化膜またはＢＰＳＧを堆積させ、バッファ層２０９を形成する。
【００６７】
バッファ層２０９は、後続する拡散ストッパ膜窒化膜の過度のエッチングに対する工程余裕分を考慮して４００Å〜３０００Åの厚さに形成する。
【００６８】
また、前記バッファ層２０９は、後続工程で第２の絶縁膜による側壁を形成する時、基板の損傷を防止する。さらに、バッファ層２０９は、不純物のギャザリング層として使われる。すなわち、バッファ層２０９は、後続する高温熱処理中に不純物を吸収するので、不純物が基板に及ぼす影響を顕著に低減させることができる。これにより、暗電流を効果的に低減させることができる。
【００６９】
図４ｄに示されたように、バッファ層２０９上に第３の感光膜２１０を塗布した後、露光及び現像工程にてフォトダイオード領域にのみ残されるように、選択的にパターニングする。
【００７０】
次に、パターニングされた第３の感光膜２１０をマスクとして用いてバッファ層２０９を選択的に除去する。
【００７１】
バッファ層２０９をエッチングするためのエッチングガスとして、シラン（ＳｉＨ4）を使用する。
【００７２】
図４ｅに示されたように、第３の感光膜２１０を全て除去し、半導体基板２００の全面に化学気相蒸着工程（低圧化学気相蒸着工程）などにてエッチング選択比が異なる第１の絶縁膜２１１と第２の絶縁膜２１２を順に堆積する。
【００７３】
第１の絶縁膜２１１は酸化膜を約２００Åの厚さで形成し、第２の絶縁膜２１２は窒化膜を使用する。
【００７４】
酸化膜は熱酸化膜またはＴＥＯＳ系列の酸化膜を使用することもできる。
【００７５】
図４ｆに示されたように、第１の絶縁膜２１１と第２の絶縁膜２１２のエッチング選択比が異なるという点を用いて、第２の絶縁膜２１２の全面にエッチバック工程を実施し、ゲート電極２０４の両側面に第２の絶縁膜による側壁２１２ａを形成する。
【００７６】
このとき、第２の絶縁膜２１２下部の第１の絶縁膜２１１は、エッチングされずに、そのまま残っている。
【００７７】
図４ｇに示されたように、半導体基板２００上に第４の感光膜２１３を塗布し、露光及び現像工程にて第４の感光膜２１３がフォトダイオード領域と素子分離膜２０２間の境界部上に残されるようにパターニングする。
【００７８】
次に、パターニングされた第４の感光膜２１３をマスクとして用いて露出された第１の絶縁膜２１１を選択的にエッチングする。
【００７９】
さらに、半導体基板２００のトランジスタ領域に高濃度の第２の導電型（ｎ+型）不純物イオンを注入することで、高濃度のｎ+型拡散領域２１４を形成する。
【００８０】
図４ｈに示されたように、第４の感光膜２１３を除去し、半導体基板２００に８００℃〜１２００℃の温度で熱処理工程（例えば、急速熱処理工程）を実施し、第１の低濃度のｎ-型拡散領域２０６、第２の低濃度のｎ-型拡散領域２０８、高濃度のｎ+型拡散領域２１４内のそれぞれの不純物イオンを拡散させる。このとき、バッファ層２０９は、不純物に対するギャザリング層として使われる。
【００８１】
熱処理工程は、第１の低濃度のｎ-型拡散領域２０６、第２の低濃度のｎ-型拡散領域２０８を形成した後に一次的に実施し、高濃度のｎ+型拡散領域２１４を形成した後に二次的に実施することもできる。
【００８２】
上記した第１の低濃度のｎ-型拡散領域２０６、第２の低濃度のｎ-型拡散領域２０８を形成した後に一次的熱処理を行う時、バッファ層２０９を図４ｄに示されるように予め除去し、露出されたゲート電極２０４の表面に２０〜１００Åの厚さを有する熱酸化膜（図示せず）を成長させながら実施することが好ましい。
【００８３】
次に、半導体基板２００上に高融点金属膜を堆積させ、熱処理工程を実施することで、高濃度のｎ+型拡散領域２１４の表面に金属シリサイド膜２１５を形成する。
【００８４】
図４ｉに示されたように、半導体基板２００の全面に拡散及びエッチングストッパ用窒化膜２１６を形成し、拡散及びエッチングストッパ用窒化膜２１６上に第５の感光膜２１７を塗布した後、露光及び現像工程にてフォトダイオード領域を除いた部分にのみ残されるようにパターニングする。
【００８５】
次に、パターニングされた第５の感光膜２１７をマスクとして用いてフォトダイオード領域上部の拡散及びエッチングストッパ用窒化膜２１６を選択的に除去する。
【００８６】
図４ｊに示されたように、第５の感光膜２１７を除去し、半導体基板２００の全面に層間絶縁膜２１８を形成する。
【００８７】
ここで、層間絶縁膜２１８は、シラン系列の層間絶縁膜を形成し、その内部に含まれている多量の水素イオンを用いて半導体基板２００のダングリング・ボンド（dangling bond）を回復させることによって、暗電流を効果的に低減させることができる。
【００８８】
また、本発明に係るＣＭＯＳイメージセンサを製造する際、８００〜１２００℃の高温熱処理工程を通じてＬＤＤイオン注入やフォトダイオードの形成のためのイオン注入を行った後、表面に熱酸化膜を形成し、バッファ層２０９を選択的に除去する時に露出されたゲート電極２０４の損傷を回復させることができ、素子の信頼性を向上させることができる。
【００８９】
以上説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施形態及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００９０】
【図１】一般的な３Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウト図である。
【図２】図１のＡ−Ａ’線に沿う断面図で、従来技術に係るＣＭＯＳイメージセンサのフォトダイオード及びトランスファートランジスタを示す図である。
【図３ａ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｂ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｃ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｄ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｅ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｆ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｇ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｈ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｉ】従来技術のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ａ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｂ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｃ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｄ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｅ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｆ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｇ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｈ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｉ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｊ】本発明のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【符号の説明】
【００９１】
２００  半導体基板、２０１  エピタキシャル層、２０２  素子分離膜、２０３  ゲート絶縁膜、２０４  ゲート電極、２０５  第１の感光膜、２０６  第１の低濃度のｎ-型拡散領域、２０７   第２の感光膜、２０８   第２の低濃度のｎ-型拡散領域、２０９  バッファ層、２１０   第３の感光膜、２１１   第１の絶縁膜、２１２   第２の絶縁膜、２１２ａ  第２の絶縁膜による側壁、２１３  第４の感光膜、２１４  高濃度のｎ+型拡散領域、２１５  金属シリサイド膜、２１６  拡散及びエッチングストッパ用窒化膜、２１７  第５の感光膜
【図１】
0004473240.tif 000002
【図２】
0004473240.tif 000003
【図３ａ】
0004473240.tif 000004
【図３ｂ】
0004473240.tif 000005
【図３ｃ】
0004473240.tif 000006
【図３ｄ】
0004473240.tif 000007
【図３ｅ】
0004473240.tif 000008
【図３ｆ】
0004473240.tif 000009
【図３ｇ】
0004473240.tif 000010
【図３ｈ】
0004473240.tif 000011
【図３ｉ】
0004473240.tif 000012
【図４ａ】
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【図４ｂ】
0004473240.tif 000014
【図４ｃ】
0004473240.tif 000015
【図４ｄ】
0004473240.tif 000016
【図４ｅ】
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【図４ｆ】
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【図４ｇ】
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【図４ｈ】
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【図４ｉ】
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【図４ｊ】
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