(57)【特許請求の範囲】
【請求項１】
電圧制御発振器からの出力信号を内部変化信号として帰還させ、当該内部変化信号と外部基準信号との位相差を位相比較器で検出し、当該位相差に基づきチャージポンプがローパスフィルタを介して前記電圧制御発振器へ入力電圧を入力し、当該入力電圧がロック周波数を発振する電圧となるように前記チャージポンプで制御するＰＬＬ周波数シンセサイザ回路において、
前記ロック周波数を変更する指令が入力された場合、及び／又は当該変更指令に伴うロックアップ動作時に帰還される内部変化信号の位相反転が前記位相比較器の出力信号が入力される位相反転検出回路により検出された場合に、前記チャージポンプの出力電流における絶対値を大きくして出力するように制御し、前記変更指令が入力されてから前記位相反転が前記位相反転検出回路により検出されるまでの第１の期間に対する及び／又は前記位相反転から次の位相反転が前記位相反転検出回路により検出されるまでの第２の期間に対する前記内部変化信号と前記外部基準信号との位相差が前記位相比較器により検出される期間の割合よりも、前記第１の期間に対する及び／又は前記第２の期間に対する前記チャージポンプの出力電流が絶対値を大きくして出力される期間の割合が少なく、前記チャージポンプの出力電流が絶対値を大きくして出力される期間が、前記第１の期間及び／又は前記第２の期間における前段に行われるよう前記チャージポンプを制御する制御回路を有する
ことを特徴とするＰＬＬ周波数シンセサイザ回路。
【請求項２】
前記請求項１に記載のＰＬＬ周波数シンセサイザ回路において、前記変更指令が入力されてから前記位相反転が検出されるまでの間、及び／又は前記位相反転から次の位相反転までの間に、前記チャージポンプの出力電流における絶対値を大きくして出力する回数を任意に設定することを特徴とするＰＬＬ周波数シンセサイザ回路。
【請求項３】
前記請求項１又は２に記載のＰＬＬ周波数シンセサイザ回路において、
前記チャージポンプが出力する出力電流の絶対値を大きくする電流値を任意に設定する
ことを特徴とするＰＬＬ周波数シンセサイザ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、局部発振回路とＰＬＬ（Phase Locked Loop）を用いた周波数シンセサイザ回路に関し、特にロック周波数切換え時のロックアップタイムを高速化するＰＬＬ周波数シンセサイザ回路に関する。
【０００２】
【従来の技術】
従来、この種のＰＬＬ周波数シンセサイザ回路として図５ないし図７に示すものがあった。この図５は従来のＰＬＬ周波数シンセサイザ回路のブロック回路図、図６は図５に記載のＰＬＬ周波数シンセサイザ回路の動作タイミングチャート、図７は図５に記載のＰＬＬ周波数シンセサイザ回路のロックアップ動作説明図である。
【０００３】
同図において従来のＰＬＬ周波数シンセサイザ回路は、基準分周器６から分周出力される基準周波数ｆrと比較分周器７から分周出力される比較周波数ｆpとの位相差を演算し、この位相差に基づいて位相差信号PP、PRを出力する位相比較器１と、この位相差信号PP、PRにより特定される出力電流Ｄoを出力するチャージポンプ２と、この出力電流Ｄoに基づいて直流制御電圧Ｖcを生成すると共に、この出力電流Ｄoに重畳された不要周波数成分を除去するローパスフィルタ３と、この直流制御電圧Ｖcに基づいて発振周波数ｆvcoを生成する電圧制御発振器（Voltage Controlled Oscillator；ＶＣＯ）４と、この発振周波数ｆvcoを所定の周波数に分周して前記比較分周器７へ分周した分周周波数ｆpinを出力するプリスケーラ５とを備える構成である。
【０００４】
前記基準分周器６は、外部から入力される指令信号oscinに基づいて水晶発振回路６１で生成出力される基準クロック信号ｆcと、シフトレジスタ７１で生成される分周値信号及びカウンタ設定信号STBRとから基準周波数ｆrを生成する構成である。前記比較分周器７は、プリスケーラ５から出力される分周周波数ｆpinと、シフトレジスタ７１で生成される分周値信号及びカウンタ設定信号STBPとから比較周波数ｆpを生成する構成である。また、前記シフトレジスタ７１は、外部からクロック信号CLOCK、データ信号DATE、制御信号LEが入力され、このクロック信号CLOCK及びデータ信号DATEに基づいて分周値信号を生成すると共に、前記制御信号LEに基づいて基準分周器６又は比較分周器７が分周値信号の取込み格納することを制御するカウンタ設定信号STBR、STBPを生成する構成である。
【０００５】
次に、前記構成に基づく従来のＰＬＬ周波数シンセサイザ回路のロック周波数切換え時におけるロックアップ動作について説明する。まず、時刻Ｔ1の時点では基準分周器６の基準周波数ｆrと比較分周器７の比較周波数ｆpとは一致したロック周波数ｆvco1でロック状態であり、位相比較器１からも位相差信号PP、PRが位相差を示すパルス幅としては出力されない。なお、この位相差信号は位相比較器１で位相差が検出できない場合にインパルス（図６中に縦線で示す）が出力されるのみで、位相差を示すパルス幅を有するパルスとして出力されることがない。
【０００６】
前記ロック状態において時刻Ｔ2にロック周波数をｆvco1からｆvco2（ｆvco1＜ｆvco2）へ変更する（チャンネル切換え）ためにシフトレジスタ７１から分周値を変更するカウンタ設定信号STBPが比較分周器７へ出力された場合には、以降ロックアップ動作を開始する。このロックアップ動作は、カウンタ設定信号STBPが入力された後に位相比較器１が基準周波数ｆrと比較周波数ｆpとを比較し、この比較周波数ｆpの遅れに相当する位相差が演算され、この位相差に基づいて位相差信号PP、PRが出力される。
【０００７】
このロック周波数ｆvco1から変更直後のロックアップ動作当初は、周波数が増大する位相差信号PPが前記位相差に相当するパルス幅で出力される。この位相差信号PPがチャージポンプ２へ入力され、このチャージポンプ２は前記位相差信号PPに対応する時間出力電流Ｄoを出力する。この出力電流Ｄoがローパスフィルタ３で直流制御電圧Ｖcに変換され、この直流制御電圧Ｖcに基づいてＶＣＯ４はこの電圧値を周波数に変換して内部変化信号の発振周波数ｆvcoを出力する。この発振周波数ｆvcoは図７に示すようにロック周波数ｆvco1から周波数を高くするように位相比較器１、チャージポンプ２、ローパスフィルタ３、電圧制御発振器４、プリスケーラ５及び比較分周器７からなる閉ループのＰＬＬ回路で帰還制御される。
【０００８】
前記発振周波数ｆvcoが高くなり時刻Ｔ30で位相が反転（１回目の位相反転）すると、位相比較器１は演算により求められた位相差に相当するパルス幅で周波数を低くする位相差信号PRを出力する。この位相差信号PRがチャージポンプ２へ入力され、このチャージポンプ２は前記位相差信号PRに対応する時間出力電流Ｄoを出力する。この出力信号Ｄoがローパスフィルタ３で直流制御電圧Ｖcに変換され、この直流制御電圧Ｖcに基づいてＶＣＯ４が発振周波数ｆvcoを出力する。
【０００９】
この発振周波数ｆvcoは図７に示すように周波数を低くするように前記ＰＬＬ回路で制御される。このように発振周波数ｆvcoが低くなり位相が時刻Ｔ40において再度反転（２回目の位相反転）すると、前記同様の動作を繰り返してチャンネル切換え後のロック周波数ｆvco2へ振動幅を減少させつつ収束するように移行する。
【００１０】
【発明が解決しようとする課題】
従来のＰＬＬ周波数シンセサイザ回路は以上のように構成されていたことから、チャンネル切換えのカウンタ設定信号STBPが比較分周器７へ出力されてから目的とするロック周波数へ振動状態を繰返して収束する際に、オーバーシュートが生じてロック周波数へ円滑に移行することができずロックアップタイムが高速化できないという課題を有していた。
【００１１】
このロックアップタイムを高速化させるために、特開平２−１１３７２６号公報、特開平４−２９７１２８号公報、特開平８−３０７２５４号公報及び特開平９−２１４３３８号公報に開示される従来のＰＬＬ周波数シンセサイザ回路がある。
前記、特開平２−１１３７２６号公報に記載のＰＬＬ周波数シンセサイザ回路は、チャージポンプの出力電流を変える複数の外部抵抗の接続を変えて制御してロックアップタイムの高速化を図っているが、チャージポンプの能力が上がるとこれに伴いＳＮ比（信号対雑音比）が悪化すると共に、ＣＮ比（キャリア対ノイズ比）も悪化し、定常時のロック状態とロックアップ状態との特性（例えば、ＰＬＬループの利得）が変化して再ロック減少を生じるという課題を有する。
【００１２】
前記、特開平４−２９７１２８号公報に記載のＰＬＬ周波数シンセサイザ回路は、チャージポンプの駆動電流を位相比較器から出力させる位相差（出力パルス幅）に対応して可変するようにし、切換え時の位相ズレをおこすことなく立ち上がり速度を速くできるものであるが、位相差（出力パルス幅）に応じた駆動電流であるためにロックアップ波形のオーバーショートが大きくなり、ロックアップタイムが長くなるという課題を有する。
【００１３】
前記、特開平８−３０７２５４号公報に記載のＰＬＬ周波数シンセサイザ回路は、ロックアップ時の位相差が大きい（又は小さい）ときは可変ゲインのチャージポンプの出力を大きく（又は小さく）しているので、位相差が大きい場合には大きなオーバーショートを発生させると共に、ＰＬＬループの利得が変化して再ロック現象を生じることとなり、結果的にロックアップタイムを高速化できないという課題を有する。
【００１４】
本発明は、前記課題を解消するためになされたもので、定常時のロック状態の特性を変えることなくロックアップタイムを高速化すると共に、ＳＮ比を悪化させることがないＰＬＬ周波数シンセサイザ回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係るＰＬＬ周波数シンセサイザ回路は、電圧制御発振器からの出力信号を内部変化信号として帰還させ、当該内部変化信号と外部基準信号との位相差を位相比較器で検出し、当該位相差に基づきチャージポンプがローパスフィルタを介して前記電圧制御発振器へ入力電圧を入力し、当該入力電圧がロック周波数を発振する電圧となるように前記チャージポンプで制御するＰＬＬ周波数シンセサイザ回路において、前記ロック周波数を変更する指令が入力された場合、及び／又は当該変更指令に伴うロックアップ動作時に帰還される内部変化信号の位相反転が前記位相比較器の出力信号が入力される位相反転検出回路により検出された場合に、前記チャージポンプの出力電流における絶対値を大きくして出力するように制御し、前記変更指令が入力されてから前記位相反転が前記位相反転検出回路により検出されるまでの第１の期間に対する及び／又は前記位相反転から次の位相反転が前記位相反転検出回路により検出されるまでの第２の期間に対する前記内部変化信号と前記外部基準信号との位相差が前記位相比較器により検出される期間の割合よりも、前記第１の期間に対する及び／又は前記第２の期間に対する前記チャージポンプの出力電流が絶対値を大きくして出力される期間の割合が少なく、前記チャージポンプの出力電流が絶対値を大きくして出力される期間が、前記第１の期間及び／又は前記第２の期間における前段に行われるよう前記チャージポンプを制御する制御回路を有するものである。
【００１６】
このように本発明によれば、チャージポンプの出力電流における絶対値を大きくして出力するように制御し、前記変更指令が入力されてから前記位相反転が前記位相反転検出回路により検出されるまでの第１の期間に対する及び／又は前記位相反転から次の位相反転が前記位相反転検出回路により検出されるまでの第２の期間に対する前記内部変化信号と前記外部基準信号との位相差が前記位相比較器により検出される期間の割合よりも、前記第１の期間に対する及び／又は前記第２の期間に対する前記チャージポンプの出力電流が絶対値を大きくして出力される期間の割合が少なく、前記チャージポンプの出力電流が絶対値を大きくして出力される期間が、前記第１の期間及び／又は前記第２の期間における前段に行われるよう前記チャージポンプを制御するようにしているので、ロックアップ波形の振動立上がり当初にＰＬＬ帰還制御幅を大きくすると共に、位相差が検出された後段において前段の帰還制御幅より小さく（大きくすることを制限）しているのでロックアップ波形のオーバーシュートを極力抑制できることとなり、ロックアップタイムを高速化すると共に、ＳＮ比を悪化させることがない。
【００１７】
また、本発明に係るＰＬＬ周波数シンセサイザ回路は必要に応じて、変更指令が入力されてから前記位相反転が検出されるまでの間、及び／又は前記位相反転から次の位相反転までの間に、前記チャージポンプの出力電流における絶対値を大きくして出力する回数を任意に設定するものである。このように本発明によれば、位相反転相互間においてチャージポンプの出力電流における絶対値を大きくして出力する回数を任意に設定するようにしているので、ロックアップ波形のオーバーショートを極力抑制できることとなり、ロックアップタイムを高速化すると共に、ＳＮ比を悪化させることがない。
【００１９】
また、本発明に係るＰＬＬ周波数シンセサイザ回路は必要に応じて、チャージポンプが出力する出力電流の絶対値を大きくする電流値を任意に設定するものである。このように本発明によれば、チャージポンプから出力する出力電流の絶対値を大きくするようにこの電流値を任意に設定するようにしているので、より迅速にロックアップタイムを高速化すると共に、ＳＮ比を悪化させることがない。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態に係るＰＬＬ周波数シンセサイザ回路を図１ないし図４に基づいて説明する。この図１は本実施形態に係るＰＬＬ周波数シンセサイザ回路の全体回路ブロック図、図２は図１記載のＰＬＬ周波数シンセサイザ回路における電流増加制御回路の詳細ブロック図、図３は図１記載のＰＬＬ周波数シンセサイザ回路の動作タイミングチャート、図４は図１記載のＰＬＬ周波数シンセサイザ回路のロックアップ動作説明図を示す。
【００２１】
前記各図において本実施形態に係るＰＬＬ周波数シンセサイザ回路は、前記図５に記載の従来のＰＬＬ周波数シンセサイザ回路と同様に位相比較器１、チャージポンプ２、ローパスフィルタ３、電圧制御発振器４、プリスケーラ５、基準分周器６、比較分周器７、水晶発振回路６１及びシフトレジスタ７１を共通して備え、この構成に加え、前記シフトレジスタ７１からカウンタ設定信号STBPが出力された場合、及び前記位相比較器１から出力される位相差信号PP、PRに基づいてロックアップ波形の位相反転を検出した場合に、前記チャージポンプ２から出力される出力電流の絶対値を増大させる電流増加制御回路８を備える構成である。
【００２２】
この電流増加制御回路８は、前記基準分周器６からの基準周波数ｆr、比較分周器７からの比較周波数ｆp及び位相比較器１からの位相差信号PP、PRが入力され、これらの各信号に基づいてロックアップ波形の位相反転を検出して検出信号Ｅxaを出力する位相反転検出回路８１と、この位相反転検出回路８１で検出された検出信号Ｅxa又はシフトレジスタ７１からのカウンタ設定信号STBPに基づいてチャージポンプ２に出力電流Ｄoを増加させる基準となる電流増加基準信号ＣＮＴを生成する電流増加基準信号生成回路８２と、前記位相反転検出回路８１の検出信号Ｅxaが出力される毎に積算して予め設定された設定回数に達するとリセット信号Ｒes1を位相反転検出回路８１へ出力する位相反転回数積算回路８３と、前記位相差信号PP、PRの論理積条件を求めるＡＮＤ回路８４と、このＡＮＤ回路８４の論理積出力及び前記電流増加基準信号生成回路８２の電流増加基準信号ＣＮＴに基づいてチャージポンプ２の出力電流を増加させる電流増加設定信号ＣＰＣを生成する電流増加設定信号生成回路８５と、この電流増加設定信号ＣＰＣとＡＮＤ回路８４の論理積出力とに基づいて電流増加回数を積算して予め設定回数に達した場合に、電流増加基準信号生成回路８２の生成動作をリセットするリセット信号Ｒes2を生成する電流増加回数積算回路８６とを備える構成である。
【００２３】
前記電流増加制御回路８には設定入力部８０が接続され、この設定入力部８０は、前記位相反転回数積算回路８３の設定回数を設定する反転回数設定部８３ａと、前記電流増加設定信号生成回路８５により生成される電流増加設定信号ＣＰＣの電流増加比率を設定する増加電流設定部８５ａと、前記電流増加回数積算回路８６の設定回数を設定する増加回数設定部８６ａとを備える構成である。
【００２４】
次に、前記構成に基づく本実施形態に係るＰＬＬ周波数シンセサイザ回路のロック周波数切換え時におけるロックアップ動作について説明する。まず、前記従来のＰＬＬ周波数シンセサイザ回路と同様に時刻Ｔ1の時点では基準分周器６の基準周波数ｆrと比較分周器７の比較周波数ｆpとは一致したロック周波数ｆvco1でロック状態であり、位相比較器１からも位相差信号PP、PRが所定のパルス幅のものとしては出力されない。なお、この位相差信号は位相比較器１で位相差が検出できない場合にインパルスが出力されるのみで、位相差を示すパルス幅を有するパルスとして出力されることがない。
【００２５】
前記ロック状態において時刻Ｔ2にロック周波数をｆvco1からｆvco2（ｆvco1＜ｆvco2）へ変更する（チャンネル切換え）ためにシフトレジスタ７１から分周値を変更するカウンタ設定信号STBPが電流増加制御回路８の電流増加基準信号生成回路８２及び比較分周器７へ出力された場合には、以降ロックアップ動作を開始する。このロックアップ動作が開始当初においては、電流増加基準信号生成回路８２がカウンタ設定信号STBPに基づいてチャージポンプ２の出力電流Ｄoを増加させる基準となる電流増加基準信号ＣＮＴがＯＮ状態として生成して電流増加設定信号生成回路８５へ出力する。
【００２６】
また、電流増加制御回路８のＡＮＤ回路８４は、位相差信号PP、PRの論理積条件を求めて論理積出力を電流増加設定信号生成回路８５へ出力する。この電流増加設定信号生成回路８５は、入力された電流増加基準信号ＣＮＴ及び論理積出力に基づいて増加電流設定部８５ａで設定された増加電流に対応する電流増加設定信号ＣＰＣを時刻Ｔ21のタイミングで生成してチャージポンプ２へ出力する。前記カウンタ設定信号STBPが入力された後に、位相比較器１が基準周波数ｆrと比較周波数ｆpとを比較し、この比較周波数ｆpの遅れに相当する位相差が演算され、この位相差に基づいて位相差信号PP、PRが出力される。
【００２７】
このチャージポンプ２は、前記位相差信号PP、PRが入力され、電流増加設定信号ＣＰＣで特定される増加電流とパルス幅で特定される時間とに基づいて出力電流Ｄoを生成し、この出力電流Ｄoでローパスフィルタ３を介して電圧制御発振器４を制御する。この電圧制御発振器４から出力される発振周波数ｆvcoで前記ＰＬＬにより帰還制御が実行され、さらに時刻Ｔ22、Ｔ23において位相比較器１で位相差が演算され、この位相差に基づいて位相差信号PPが出力されると、時刻Ｔ21と同様に電流増加設定信号ＣＰＣが電流増加設定信号生成回路８５で生成され、図４中の時刻Ｔ2から時刻Ｔ23までの間でＰＬＬによる帰還制御が実行される。
【００２８】
この時刻Ｔ21、Ｔ22、Ｔ23における電流増加設定信号ＣＰＣに基づく帰還制御動作の回数を電流増加回数積算回路８６が積算し、この積算値が増加回数設定部８６ａで設定された設定回数（例えば、３回）に達した場合にはリセット信号Ｒes2が電流増加基準信号生成回路８２へ出力される。この電流増加基準信号生成回路８２は、リセット信号Ｒes2が入力されると電流増加基準信号ＣＮＴをＯＦＦ状態とし、位相反転検出回路８１で位相反転が検出されて検出信号Ｅxaが出力されるまでは電流増加設定信号ＣＰＣによるＰＬＬの帰還制御が行われない。
【００２９】
この時刻Ｔ23より後の時刻Ｔ24から位相反転検出回路８１が位相反転の１回目を検出するＴ3までは、前記図５ないし図７に記載する従来のＰＬＬ周波数シンセサイザ回路と同様のロックアップ動作を実行することとなる。このようにロックアップ動作の帰還制御当初における３回目までの前段の位相検出時についてのみ、電流増加設定信号ＣＰＣで帰還制御を行い、４回目及び５回目の後段の位相検出時においてはチャージポンプ２の出力電流を電流増加設定信号ＣＰＣの増加電流によることなく位相比較器１の位相差信号PP、PRにより出力させることから、１回目の位相反転が検出される時刻Ｔ3までのロックアップ波形のオーバーシュートをより確実に抑制している。
【００３０】
前記時刻Ｔ3において１回目の位相反転が位相反転検出回路８１により検出されて検出信号Ｅxaが電流増加基準信号生成部８２へ出力されると、この電流増加基準信号生成部８２は前記カウンタ設定信号STBPが入力された場合と同様に、検出信号Ｅxaに基づいて電流増加基準信号ＣＮＴを生成して電流増加設定信号生成回路８５へ出力する。この電流増加設定信号生成回路８５は、前記電流増加基準信号ＣＮＴとＡＮＤ回路８４からの倫理積出力に基づいて電流増加設定信号ＣＰＣを時刻Ｔ31のタイミングで出力して、この電流増加設定信号ＣＰＣに基づくＰＬＬの帰還制御動作を実行する。
【００３１】
前記１回目の位相反転の後（時刻Ｔ3）から前記時刻Ｔ31で１回目の帰還制御が実行されると、時刻Ｔ32、Ｔ33において前記と同様に電流増加設定信号ＣＰＣに基づく増加電流によるＰＬＬの帰還制御が実行されることとなる。さらに、前記各帰還制御が実行された後に、位相反転検出回路８１が時刻Ｔ4で２回目の位相反転を検出するまでは、時刻Ｔ34、Ｔ40において位相比較器１から位相差信号PP、PRが出力されたとしても、前記時刻Ｔ24、Ｔ3の場合と同様に位相差信号PP、PRのみに基づきチャージポンプ２が出力電流Ｄoを生成し、この出力電流ＤoによりＰＬＬの帰還制御が行われる。
【００３２】
このように時刻Ｔ3における１回目の位相反転から時刻Ｔ4における２回目の位相反転までの間においても、前記時刻Ｔ2、Ｔ3間の場合と同様に前段においてのみ増加電流を伴う電流増加設定信号ＣＰＣでチャージポンプ２の出力電流Ｄoを生成してＰＬＬの帰還制御を行うようにしているので、チャンネル切換え後のロック周波数ｆvco2からのオーバーシュートを極力抑制することができる。
【００３３】
この２回目の位相反転後におけるＰＬＬの帰還制御は、位相差信号PP、PRのみによりチャージポンプ２が出力電流Ｄoを生成し、この出力電流Ｄoに基づいて実行する。
また、この位相差信号PP、PRと共に電流増加設定信号ＣＰＣによりチャージポンプ２が出力電流Ｄoを生成することもでき、この増加電流を伴う出力電流Ｄoに基づいてＰＬＬの帰還制御を行うこともできる。
【００３４】
さらに、前記実施形態においてはロックアップ当初から１回目、２回目の位相反転が検出された場合も増加電流を伴う電流増加設定信号ＣＰＣでチャージポンプ２を制御する構成としたが、ロックアップ当初から１回目の位相反転の間のみ、又は各位相反転の間を任意に選択して帰還制御を実行することもできる。
【００３５】
【発明の効果】
本発明においては、ロック周波数を変更（チャンネル切換え）する指令が入力された場合又はロックアップ動作時に帰還される内部変化信号の位相反転が検出された場合に、チャージポンプの出力電流における絶対値を大きくして出力するように制御し、前記変更指令が入力されてから前記位相反転が前記位相反転検出回路により検出されるまでの第１の期間に対する及び／又は前記位相反転から次の位相反転が前記位相反転検出回路により検出されるまでの第２の期間に対する前記内部変化信号と前記外部基準信号との位相差が前記位相比較器により検出される期間の割合よりも、前記第１の期間に対する及び／又は前記第２の期間に対する前記チャージポンプの出力電流が絶対値を大きくして出力される期間の割合が少なく、前記チャージポンプの出力電流が絶対値を大きくして出力される期間が、前記第１の期間及び／又は前記第２の期間における前段に行われるよう前記チャージポンプを制御するようにしているので、ロックアップ波形の振動立上がり当初にＰＬＬ帰還制御幅を大きくすると共に、位相差が検出された後段において前段の帰還制御幅より小さく（大きくすることを制限）しているのでロックアップ波形のオーバーシュートを極力抑制できることとなり、ロックアップタイムを高速化すると共に、ＳＮ比を悪化させることがないという効果を有する。
【００３６】
また、本発明においては、位相反転相互間においてチャージポンプの出力電流における絶対値を大きくして出力する回数を任意に設定するようにしているので、ロックアップ波形のオーバーショートを極力抑制できることとなり、ロックアップタイムを高速化すると共に、ＳＮ比を悪化させることがないという効果を有する。
【００３８】
さらに、本発明においては、チャージポンプから出力する出力電流の絶対値を大きくするようにこの電流値を任意に設定するようにしているので、より迅速にロックアップタイムを高速化すると共に、ＳＮ比を悪化させることがないという効果を有する。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＰＬＬ周波数シンセサイザ回路の全体回路ブロック図である。
【図２】図１記載のＰＬＬ周波数シンセサイザ回路における電流増加制御回路の詳細ブロック図である。
【図３】図３は図１記載のＰＬＬ周波数シンセサイザ回路の動作タイミングチャートである。
【図４】図１記載のＰＬＬ周波数シンセサイザ回路のロックアップ動作説明図
【図５】従来のＰＬＬ周波数シンセサイザ回路のブロック回路図である。
【図６】図５に記載のＰＬＬ周波数シンセサイザ回路の動作タイミングチャートである。
【図７】図５に記載のＰＬＬ周波数シンセサイザ回路のロックアップ動作説明図である。
【符号の説明】
１  位相比較器
２  チャージポンプ
３  ローパスフィルタ
４  電圧制御発振器
５  プリスケーラ
６  基準分周器
７  比較分周器
８  電流増加制御回路
６１  水晶発振回路
７１  水晶発振回路
８０  設定入力部
８１  位相反転検出回路
８２  電流増加基準信号生成回路
８３  位相反転回数積算回路
８３a   反転回数設定部
８４  ＡＮＤ回路
８５  電流増加設定信号生成回路
８５ａ  増加電流設定部
８６  電流増加回数積算回路
８６ａ  増加回数設定部
【図１】
0004446568.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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