(57)【特許請求の範囲】
【請求項１】
転送クロックに同期して複数画素単位で転送されてくる画像データを１主走査分ごとに複数の書き込みヘッドに分配し、画像をその複数の書き込みヘッドで書き込む画像書込装置において、
前記複数画素単位で転送されてくる画像データを取り込む画像データ取り込み手段と、
該手段によって取り込む複数画素単位の画像データの入力をそのままのフォーマットで取り込ませる一方、前記画像データの入力をラッチ回路で１画素単位で遅延させてそれぞれ遅延量が１画素単位で異なる複数のフォーマットに変換して取り込ませることにより、複数画素単位の複数系列のフォーマットの画像データを形成する第１のデータシフト手段と、
バッファメモリと、
前記複数の各書き込みヘッドによる画像の書き込み位置を指定する画像位置指定データに従って前記複数画素単位の画像データを前記バッファメモリに書き込むアドレスを制御するアドレス制御手段と、
前記複数画素単位の画像データを前記バッファメモリに書き込む際、前記第１のデータシフト手段によって形成された前記複数系列のフォーマットの画像データのうちいずれかの系列の画像データを、前記画像位置指定データに従って選択して書き込むデータ書き込み手段と、
該バッファメモリに書き込まれた画像データを読み出して前記複数の書き込みヘッドの副走査方向の配置位置のずれ分だけ該画像データの出力タイミングを補正して、前記書き込みヘッドへ出力する第２のデータシフト手段と、
を設けたことを特徴とする画像書込装置。
【請求項２】
請求項１に記載の画像書込装置において、
前記複数の各書き込みヘッドを、その各画像形成領域を一部重複させるように配置し、
前記転送されてくる画像データを前記画像データ取り込み手段が取り込む際に、前記重複した画像形成領域内で主走査方向に連続する白画素領域を検知する白領域検知手段と、
該手段による検知信号に従って前記複数の各書き込みヘッドの書き込み担当範囲の境界を前記白画素領域内にするように、該複数の各書き込みヘッドの書き込み担当範囲を変更する書込範囲制御手段とを設けたことを特徴とする画像書込装置。
【請求項３】
請求項２に記載の画像書込装置において、
前記書込範囲制御手段は、前記白領域検知手段が前記重複した画像形成領域内で前記白画素領域を検知したときは、該白画素領域のうち最大の領域の中央を前記複数のヘッドの書き込み担当範囲の境界とすることを特徴とする画像書込装置。
【請求項４】
請求項２又は３に記載の画像書込装置において、
前記書込範囲制御手段は、前記白領域検知手段が前記重複した画像形成領域内で前記白画素領域を検知しなかったときは、前記複数のヘッドの書き込み担当範囲の境界を乱数によって設定することを特徴とする画像書込装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、広幅複写機（又はプロッター）のように複数の書き込みヘッドによって画像の書き込みを行う画像書込装置に関する。
【０００２】
【従来の技術】
ＬＥＤアレイを用いた書き込みヘッドによって感光体上に画像を形成する画像形成装置がある。しかし、幅の広い画像を形成する場合には、その幅に対応する長い書き込みヘッドは高コストであり信頼性も低いため、複数の小型の書き込みヘッドで書き込み領域を分担して画像を形成すること行われている。
また、画像読み取り及び画像処理部と、画像書込み部との間は比較的距離が離れており、しかも高速でデータ転送を行う必要があるため、１画素単位の転送ではなく、２画素単位等の複数画素単位で画像データを転送して転送速度を遅くすることが多い。その画像データを複数の小型の書き込みヘッドに振り分けて、それぞれの書き込みヘッドを駆動して画像を形成する。
【０００３】
この方法で画像をきれいに形成するためには、各書き込みヘッドの担当領域の境目をずれないように制御しなければならない。この制御は、各書き込みヘッドへのデータ転送アドレスを変更することによって行っていた。
さらに、調整によって補正することが困難なずれを目立たなくする方法として、特開平８−２５８３３７号公報に、複数の書き込みヘッドの担当領域の境界を画像のライン毎にランダムに設定する装置及び方法が提案されている。
【０００４】
【発明が解決しようとする課題】
前述のように、複数の小型の書き込みヘッドで画像をきれいに形成するためには、各書き込みヘッドによる分担領域の境目をずれないように繋げなければならない。
しかし従来は、複数画素単位で送られてくる画像データをそのまま複数個の書き込みヘッドに分配していたため、書き込みヘッド間の画像のつなぎ目補正を書き込みヘッドへのデータ転送アドレスの変更で行う場合、複数画素単位でのつなぎ目補正しかできないという問題があった。例えば２画素単位で画像データが送られてくる場合、２画素単位での位置補正しかできなかった。
【０００５】
一般に、一度複数の書き込みヘッドに画像データを複数画素単位のまま分配すると、その後では１ドット単位での位置補正は不可能になる。従って、１ドット単位での位置制御を行おうとすれば、複数の書き込みヘッドへの画像データの分配時に、既に１ドット単位（１画素単位）での位置補正を完成させておく必要がある。
また、特開平０８−２５８３３７号公報に開示された方法では、画像の内容によらずに境界を設定するため、細線が多数存在する文書等では、境界が適切に設定されない場合があるという問題があった。
【０００６】
この発明はこのような問題を解決し、複数の書き込みヘッドで画像を書き込む際、１画素単位の補正を行えるようにすることと、それによっても補正不能なずれを、画像の内容によらず目立たないようにすることを目的とする。
【０００７】
【課題を解決するための手段】
この発明は、以上の目的を達成するため、転送クロックに同期して複数画素単位で転送されてくる画像データを１主走査分ごとに複数の書き込みヘッドに分配し、画像をその複数の書き込みヘッドで書き込む画像書込装置において、上記複数画素単位で転送されてくる画像データを取り込む画像データ取り込み手段と、その複数画素単位の画像データの入力をそのままのフォーマットで取り込ませる一方、前記画像データの入力をラッチ回路で１画素単位で遅延させてそれぞれ遅延量が１画素単位で異なる複数のフォーマットに変換して取り込ませることにより、複数画素単位の複数系列のフォーマットの画像データを形成する第１のデータシフト手段と、バッファメモリと、上記複数の各書き込みヘッドによる画像の書き込み位置を指定する画像位置指定データに従って上記複数画素単位の画像データを上記バッファメモリに書き込むアドレスを制御するアドレス制御手段と、上記複数画素単位の画像データを上記バッファメモリに書き込む際、上記第１のデータシフト手段によって形成された複数系列のフォーマットの画像データのうちいずれかの系列の画像データを、上記画像位置指定データに従って選択して書き込むデータ書き込み手段と、そのバッファメモリに書き込まれたデータを読み出して上記複数の書き込みヘッドの副走査方向の配置位置のずれ分だけそのデータの出力タイミングを補正して、上記書き込みヘッドへ出力する第２のデータシフト手段とを設けたものである。
【０００９】
また、上記複数の書込みヘッドの画像形成領域を一部重複させるように配置し、転送されてくる画像データを取り込む際に、上記重複した画像形成領域内で、主走査方向に連続する白画素領域を検知する白領域検知手段と、この白領域検知手段による検知信号に従って上記複数の書き込みヘッドの書き込み担当範囲の境界を上記白画素領域内にするように、その複数の各書き込みヘッドの書き込み担当範囲を変更する書込範囲制御手段を設けてもよい。
このような画像書込装置において、上記書込範囲制御手段は、上記白領域検知手段が上記重複した画像形成領域内に上記白画素領域を検知したときは、その白画素領域のうち最大の領域の中央を上記ヘッドの書き込み担当範囲の境界にする手段であるとよい。
さらに、上記書込範囲制御手段は、上記白領域検知手段が上記重複した画像形成領域内で上記白画素領域を検知しなかったときは、上記複数のヘッドの書き込み担当範囲の境界を乱数によって設定することもできる。
【００１０】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら具体的に説明する。
〔第１の実施形態：図１〜図１１〕
図１を用いてこの発明の第１の実施形態の画像書込装置の概略構成について説明する。図１は、その画像書込装置の構成を示すブロック図である。
図１に示す画像書込装置は、多数のＬＥＤを列設した第１から第３の書き込みヘッド（以下単に「ヘッド」という）１〜３を有し、その制御回路として第１のＩＣ１０と第２のＩＣ２０の２つの制御用ＩＣ、１２個のＳＲＡＭ３０、３個の光量補正ＲＯＭからなる光量補正ＲＯＭ群４０、および３個のフィールドメモリ５０等から構成される。
【００１１】
第１のＩＣ１０は、信号セレクト回路１０１、ＳＲＡＭ書き込み制御ユニット１０２，ＳＲＡＭ読み出し制御ユニット１０３、書き込みパルス作成回路１０４、アドレスセレクタ１０５、ブロック切り替え制御回路１０６、フィールドメモリ書き込み制御回路１０７、およびレジスタ１０８等を構成している。
第２のＩＣ２０は、光量補正ＲＯＭ読み出し制御ユニット２０１、フィールドメモリ読み出し制御ユニット２０２、セレクト回路２０３、フォーマット変換回路２０４，２０５、テストパーン発生回路２０６、３個のガンマ補正回路２０７、セレクタ２０８、ストローブ出力制御回路２０９、転送制御回路２１０、およびレジスタ２１１等を構成している。
【００１２】
そして、副走査方向の有効信号ＰＦＧＡＴＥと、主走査方向の有効信号ＰＬＧＡＴＥがともに有効である時、この画像書込装置が接続される画像処理ユニットから画像データＤＡＴＡが転送クロックＰＣＬＫに同期して２画素単位で送られて来る。
この画像データＤＡＴＡは、ＳＲＡＭ書き込み制御ユニット１０２で書き込みフォーマットに変換され、アドレスセレクタ１０５で指定されたＳＲＡＭ３０の指定されたアドレスに書き込まれる。このＳＲＡＭ３０がバッファメモリである。
【００１３】
ＳＲＡＭ３０は１主走査ごとにリードライトのトグル動作を行い、書き込まれた画像データは次のラインの画像データが転送されてくるタイミングで読み出される。その読出しは、ＳＲＡＭ読み出し制御ユニット１０３によりアドレスセレクタ１０５で指定されたＳＲＡＭ３０からなされる。
すなわち、１２個のＳＲＡＭ３０は６個ずつでブロックＡ及びブロックＢを構成し、あるラインの画像データをブロックＡのＳＲＡＭ３０に書き込んでいる間にブロックＢのＳＲＡＭ３０から前のラインの画像データを読み出し、次のラインの画像データをブロックＢのＳＲＡＭ３０に書き込んでいる間に先程ブロックＡのＳＲＡＭ３０に書き込んだ画像データを読み出す。
【００１４】
ＳＲＡＭ３０から読み出された画像データは、第２のＩＣ２０内部に取り込まれ、直接あるいはセレクト回路２０３を経てフォーマット変換回路２０４，２０５によって２画素単位から１画素単位のフォーマットに変換され、３個のガンマ補正回路２０７によってそれぞれガンマ補正された後、セレクタ２０８によって各ヘッド１，２，３に転送される。転送後その画像データはヘッド内でラッチされストローブ信号に従ってＬＥＤを点灯させる。
しかし、３個のヘッド１〜３は、画像書込領域を一部重複させるように配置されているため、副走査方向に同一の位置に配置することはできず、３個のうち２個は基準位置から副走査方向にずれている。そこで、ＳＲＡＭ３０から読み出された画像データをフィールドメモリ５０を通すことにより出力タイミングを遅延させ、副走査方向の配置位置のずれ分を補正する。
【００１５】
図２に模式的に示すように、この実施形態においては、第１のヘッド１の位置を基準位置とすると、第２のヘッド２の位置は大きくずれているため、２個のフィールドメモリ５０をカスケード接続して、画像データをずれに相当するだけ遅延さて補正する。また、第３のヘッド３の位置はさほど大きくずれていないため、１個のフィールドメモリ５０により遅延させ、副走査方向の位置補正を行う。
フィールドメモリ５０への書き込み制御は第１のＩＣ１０側のフィールドメモリ書き込み制御回路１０７から、読み出し制御は第２のＩＣ２０側のフィールドメモリ読み出し制御回路２０２から行う。
【００１６】
ところで、図２に示したように、３個のヘッド１〜３の画像書込領域は一部重なって配置されており、それぞれ両端に補正用の余地を残して書込有効領域が設定されている。この３個のヘッド１〜３の有効領域を併せて最大画像領域を形成しており、３個のヘッド１〜３が各々の書込有効領域に書き込む画像を繋げて最終的な出力画像とする。補正用の余地で、実際には画像を形成しない領域には、あらかじめ「白」を表すデータを書き込んでおく。
【００１７】
これらの３個のヘッド１〜３は、さらに二つに分割され入力端子が二つあるので、合計３（ヘッド）×２（分割）×２（トグル）＝１２であるから、１２個のＳＲＡＭ３０が必要になるのである。１主走査分の画像データ書き込みは、前述のようにその半分の６個のＳＲＡＭに対して行われる。
各ヘッド１〜３には７６８０個のＬＥＤが設けられており、図３に示すように、各々のＬＥＤが１画素に対応しており、１つのヘッドについて割り当てられた２つのＳＲＡＭに画素毎のデータを入力する。ＳＲＡＭには０から２０４７までのアドレスがあり、各々に２画素分のデータを格納できるが、この実施形態においては、１つのＳＲＡＭには各ヘッドの半分の画素のデータを格納するため、３８４０画素分、すなわち、０から１９１９までの１９２０アドレスにしかデータを格納しない。
【００１８】
図３において、第１のヘッド１に割り当てられたＳＲＡＭをＳＲＡＭ０及びＳＲＡＭ１、第２のヘッド２に割り当てられたＳＲＡＭをＳＲＡＭ２及びＳＲＡＭ３、第３のヘッドに割り当てられたＳＲＡＭをＳＲＡＭ４及びＳＲＡＭ５と呼ぶことにする。また、これらの６個のＳＲＡＭはブロックＡの６個かブロックＢの６個のいずれかであるが、特に断らない限りはそのどちらであるかは区別しないことにする。
この画像書込装置は、各のヘッドの有効領域に対応するアドレスに画像データを書き込み、フィールドメモリ５０によって画像データの出力を遅延させ、さらにフォーマット変換やガンマ補正を行って各々のヘッド１〜３を駆動することによって画像を形成する。
【００１９】
図３に示すように、第１のヘッド１及び第３のヘッド３については、ヘッド上の物理位置が画素番号をつける向きと逆になるように配置しているため、画素毎のデータは、降順のアドレスに書き込む。逆に、第２のヘッド２については、ヘッド上の物理位置が画素番号をつける向きと同じになるように配置しているため、データの書き込みは、昇順のアドレスに書き込む。従って、書き込みアドレスはアップダウン不規則なものになる。また、各ＳＲＡＭの各アドレスには２画素分のデータを一度に書き込む。
【００２０】
書き込みは、画素番号の昇順で行うが、第１のヘッド１は図２で左側（画素番号の若い方）に１９８画素の余地を取っているため、ＳＲＡＭ０への書き込みはアドレスの最大値１９１９からではなく、１８２０から開始し（１アドレスに２画素分書き込むので）、降順に書き込んでいく。アドレス０まで書き込むと、次にＳＲＡＭ１のアドレス最大値１９１９から降順に書き込みを行い、図２で右側に２５８画素の余地を取っているため、アドレス１２９で書き込みを終了する。
【００２１】
次に、第２のヘッド２に対応するＳＲＡＭ２とＳＲＡＭ３にデータの書き込みを行う。図２に示すように第２のヘッド２は左側に２５８画素の余地を取っているため、書き込みはＳＲＡＭ２のアドレス１２９から開始する。ここから昇順に書き込みを行い、最大値であるアドレス１９１９に達したところで、ＳＲＡＭ３のアドレス０から書き込みを開始し、右側に２５８画素の余地を取っているため、最大値までは書き込まず、これに対応するアドレス１７９０で書き込みを終了する。
【００２２】
最後に、第３のヘッド３に対応するＳＲＡＭ４とＳＲＡＭ５にデータの書き込みを行う。図２に示すように第３のヘッドは左側に２５８画素の余地を取っているため、ＳＲＡＭ４への書き込みはアドレスの最大値１９１９からではなく、１７９０から開始し、降順に書き込んでいく。アドレス０まで書き込むと、次にＳＲＡＭ５のアドレスの最大値１９１９から降順に書き込みを行い、図２で右側に１９８画素の余地を取っているため、アドレス９９で書き込みを終了する。
以上で１ライン分の画素データの各ＳＲＡＭ０〜５への書き込みを終了する。ここで、実際には作像しない余地の部分には、白を表すデータをあらかじめ書き込んでおくものとする。
【００２３】
ここまでは、ヘッド間の位置を補正しない場合について説明したが、実際には、ヘッド位置の微妙なずれ等により、各ヘッドの有効領域がうまくつながらない場合がある。この場合には、有効領域の位置を補正する。
有効領域の位置補正には、まず、画像データの書き込み位置をずらす方法がある。この実施形態では、第１，第３のヘッド１，３に対する画像データの書き込みアドレスをずらすことでこれを行う。また、この実施形態ではＳＲＡＭの１つのアドレスに２画素単位で格納するので、アドレスの制御では２画素単位のシフトになる。
【００２４】
図４によってこれを説明する。図４に示す「ＳＲＡＭ上の２画素データ」の左側に示すように、第１のヘッド１に対するデータの正規の格納位置は、ＳＲＡＭ０のアドレス０から１８２０及びＳＲＡＭ１のアドレス１２９から１９１９である。
第１のヘッド１が図２で右側にずれている場合には、図４に示す「ＳＲＡＭ上の２画素データ」の中央に示すように、書き込み開始アドレスを１早める（大きくする）。すなわち、ＳＲＡＭ０のアドレス１８２１から書き込みを開始し、アドレス０まで降順で書き込み、続いてＳＲＡＭ１のアドレス１９１９から降順に書き込むと、データは画素番号７２２３までであるので、ＳＲＡＭ１のアドレス１２９の１つ手前、アドレス１３０で終了する。その結果、第１のヘッド１の画像データは、ヘッドの物理位置で正規の位置よりも２画素分左に格納されることになり、第１のヘッド１の右へのずれを左に補正することができる。
【００２５】
逆に、第１のヘッド１が図２で左にずれている場合には、図４に示す「ＳＲＡＭ上の２画素データ」の右側に示すように、書き込み開始アドレスを１遅らせれば、ヘッドの物理位置で正規の位置よりも２画素分右に格納されることになり、第１のヘッド１の左へのずれを右に補正することができる。
もちろん、ずれが大きい場合には、アドレスを複数ずらして同様な補正することも可能である。
この方法では、２画素単位でしか補正できないが、画像データのシフトによって１画素単位の補正を行うこともできる。１画素単位の補正を行う場合は、書き込み開始アドレスは変化させずに、図５の右側に示すように、画像データのフォーマットを、左側の正規の格納位置から１画素分ずれたものにする。例えばこのデータを通常のアドレスに書き込むと、ヘッドの物理位置で正規の位置よりも１画素分右に格納されることになる。
ただし、この方法の場合、書き込みアドレス数が余分に一つ増えるので、書き込みカウンタの制御に変更が必要である。
【００２６】
次に、図１におけるＳＲＡＭ書き込み制御ユニット１０２内で複数系列のフォーマットの画像データを形成する回路の一例について図６によって説明する。
ここで説明する回路が第１のデータシフト手段である。図１のＳＲＡＭ３０の１つのアドレスに格納される２画素分の画像データのうち、図４および図５に示したように左側の画素のデータがＥ（偶数）、右側の画素のデータがＯ（奇数）である。この図６に示す回路は、転送されてくる２画素分ずつの画像データをそのままのフォーマットで格納させる一方、転送されてくる２画素分ずつの画像データをそれぞれラッチ回路で１画素単位で遅延（シフト）させ、それぞれ遅延量が１画素単位で異なる複数のフォーマットに変換して格納させることによって、下記のように、複数画素単位の複数系列のフォーマットの画像データを形成する。
【００２７】
第１のヘッド１用の標準フォーマット（正規）の画像データは、遅延の必要がないので、ラッチを経由せずにそのまま出力する。
第１のヘッド１用の１画素分遅延（１ドット遅れ）したフォーマットの画像データを生成するには、元のデータＥをデータＯとして１画素分遅延した位置に置く。そして、元のデータＯは第１のラッチ６１によって１クロック遅延させた上でデータＥとすることにより、こちらも１画素分遅延した位置にくる。
【００２８】
第２，第３のヘッド２，３用の標準フォーマット（正規）の画像データは、データＥ，Ｏを共に第１のラッチ６１で１クロック遅延させればよい。
第３のヘッド３用の１画素分遅延（１ドット遅れ）したフォーマットの画像データは、第１のラッチ６１で１クロック遅延したデータＥをデータＯとすることにより、さらに１画素分遅延した位置に置く。そして、第１のラッチ６１で１クロック遅延したデータＯを第２のラッチ６２でさらに１クロック遅延させた上でデータＥとすることにより、こちらもさらに１画素分遅延した位置にくる。
【００２９】
データ入力のタイミングを図７及び図８に示す。この図７と図８は１枚の図に記載すべき図であるが、スペースの関係で２つの図に分けている。そのため、ＷＲＡＤＲＳ（書き込みカウンタ）とｓｔａｔｅ（ステイト）の部分は図７と図８の両図に記載して、両図を対応させて見易いようにしている。
その図７に示すように、画像データはＬＧＡＴＥ信号がＬＯＷになるタイミングで２画素単位（ＤＡＴＡ−ＥとＤＡＴＡ−Ｏ）で転送されてくる。そして、入力部のラッチで１クロック、細線化処理で２クロックの遅延があり、合計３クロック遅延されてＳＲＡＭ書き込み部に送られてくる。
【００３０】
ここで、第２，第３のヘッド２，３用の画像データは、さらに１クロック遅延させておく。このことによって、第１のヘッド１の画像データを１画素分遅延させた時に必要な余分な書き込みのタイミングを、第１のヘッド１の画像データの書き込みの最後に用意する。そして、このタイミングで対応するＳＲＡＭ（図３のＳＲＡＭ１）のアドレス１２８に書き込みを行えばよい。
第３のヘッド３用のデータも１画素分遅延させた場合には、さら１クロックの書き込みが必要となるが、第３のヘッド３のデータは最後であるので、単に書き込みを１クロック分余計に行い、対応するＳＲＡＭ（図３のＳＲＡＭ５）のアドレス９８に書き込めばよい。動作の制御を簡単にするため、必要ない場合でもこの余分な書き込みタイミングを設ける。
【００３１】
第１のヘッド１用の画像データを標準位置から書き込む場合には、図７の３行目の例のように、第２のヘッド２の画像データの遅延によって設けたタイミングには書き込むべきデータがないが、この場合にはこのタイミングで書き込むべきアドレスは有効領域外の画素に対応するので、「白」を表すデータを書き込んでマスクする。
この例の場合には、第３のヘッド３も標準位置から書き込むため、最後に設けた余分な書き込みタイミングでも書き込むべきデータはなく、ここでもマスクをする。
【００３２】
図７の４行目の例のように、第１のヘッド１用の画像データを１画素分ずらして書き込む場合には、初めの書き込みタイミングではＤＡＴＡ−Ｏとして画素番号０のデータが書き込まれるだけで、ＤＡＴＡ−Ｅは存在しない。そこで、ここにはマスクをする。
第１のヘッド１用の画像データの書き込みは、第２のヘッド２用の画像データ以降を遅延することによって設けた余分な書き込みタイミングに最後の画素番号７２２３の画像データを書き込んで終了するが、このときにはＤＡＴＡ−Ｏが存在しないので、ここにもマスクをする。第２，第３のヘッド２，３用のデータの書き込みについては、前述した例と同様であるので説明を省略する。
【００３３】
図７の５行目の例は、第１，第３のヘッド１，３用の画像データを両方１画素分ずらしている。第１のヘッド１用の画像データの書き込みについては、前述した例と同様であるので、説明を省略する。
第２のヘッド２用の画像データの書き込みの後、第３のヘッド３用の画像データを書き込むが、初めの書き込みタイミングではＤＡＴＡ−Ｏとして画素番号１４３８８の画像データが書き込まれるだけで、ＤＡＴＡ−Ｅは存在しない。そこで、ここにはマスクをする。第３のヘッド３用の画像データの書き込みは、最後に設けた余分の書き込みタイミングに最後の画素番号２１６１１の画像データを書き込んで終了するが、このときにはＤＡＴＡ−Ｏが存在しないので、ここにもマスクを行う。
【００３４】
ここでは、１画素分書き込みを右にずらす（遅らせる）場合について説明したが、１画素分左にずらす（早める）場合には、この動作を行った上で書き込みアドレスを１早めればよい。書き込みアドレスの変更と１画素分ずらす動作を組み合わせれば、画像データの書き込み位置を任意の整数画素分ずらすことができる。
予めテストパターンの画像書き込み等を行ってずれの大きさを確認し、補正すべき大きさを画像位置指定データとして設定しておき、そのデータに従ってずらす画素の数を選択すればよい。または、動作中に適宜形成した画像の状態を参照しながら調整できるようにしてもよい。
このようにすれば、ヘッド1〜３間での各フォーマットの切り替えの際も時間的重複が発生せず、同じタイミングでは一箇所のＳＲＡＭにアクセスするだけでよく、アドレス出力も一種類でよくなり、回路構成が簡単になる。
【００３５】
ヘッド１，３の書き込みドットフォーマットに従って、ＳＲＡＭへの書き込み内容の値は、図７に示すように変化する。
そして、それぞれのステート（ｓｔａｔｅ）のタイミングで、書き込みカウンタに対して、ロード命令ＬＯＡＤ、アップカウント／ダウンカウント命令Ｕ／Ｄを出す。また、ヘッド間の区切り部で信号ＭＡＳＫＥＮによってデータマスクの指示を行う。さらに、書き込みパルス出力のためのセレクト信号ＳＥＬ０〜ＳＥＬ５（画像位置指定データに相当する）の出力を行う。
【００３６】
これらの信号による書込み先のＳＲＡＭの選択や書込みアドレスの指定は、図９に示す書き込みカウンタ８２によって行われる。この書込みカウンタ８２がアドレス制御手段である。
そこで、この動作について図９を参照して説明する。図９は、図１におけるＳＲＡＭ書き込み制御ユニットとその周辺回路の構成を示すブロック図である。
図８に示すＷＲＳＴＡＲＴ信号は、１ライン分の画像データの書込み開始のタイミングを示す信号である。この信号によって図９の書込みカウンタ８２は動作を開始する。ステートマシン８０は、レジスタ１０８から開始アドレス、区切りアドレス、及び終了アドレスを受け、書き込みカウンタ８２から書き込みアドレスを受けて、各ステートでのロード命令ＬＯＡＤ、アップカウント／ダウンカウント命令Ｕ／Ｄ、セレクト信号ＳＥＬ０〜ＳＥＬ５等の出力タイミングを管理する。
【００３７】
そして、ロード命令ＬＯＡＤが“Ｈ”になると、書込みカウンタ８２は次のタイミングで開始アドレス（ＨＳＴＡＤＲＳ）の示すアドレスからカウントを開始する。なお、アップカウント／ダウンカウント命令Ｕ／Ｄが“Ｈ”であればアップカウントを、“Ｌ”であればダウンカウントを行う。
各タイミングで書込みカウンタ８２のカウント値のアドレスに画像データの書込みを行う。書込みアドレスをずらす場合には、開始アドレス信号（ＨＳＴＡＤＲＳ）の値を変更すればよい。
【００３８】
一方、書込み先のＳＲＡＭ３０の指定は、画像位置指定データに相当するセレクト信号ＳＥＬ０〜ＳＥＬ５によって行い、対応する信号が“Ｈ”になっているＳＲＡＭ３０に対して書き込みを行う。
また、ラッチ６１，６２によって、図６に示した回路と同等な回路（（第１のデータシフト手段）を構成しており、その各出力画像データであるそれぞれ遅延量が異なる複数画素単位の複数系列のフォーマットの画像データのうちの適切なタイミングに遅延された系列の画像データが、セレクタ８４によって、信号ＢＩＴＳＨＩＦＴとセレクト信号ＳＥＬ０〜ＳＥＬ５とに応じて選択され、ＳＲＡＭ書き込みデータ出力となる。
また、書き込みパルス作成回路１０４が、画素クロックＰＣＬＫとセレクト信号ＳＥＬ０〜ＳＥＬ５とによって、書き込みパルスを作成する。
【００３９】
そして、図１に示したアドレスセレクタ１０５によって指定されたＳＲＡＭ３０に対して、書き込みカウンタ８２から書き込みアドレスを、書込みパルス作成回路１０４から書込みパルスを、セレクタ８４からＳＲＡＭ書き込みデータをそれぞれ出力して書込みを行う。これらの各部がデータ書き込み手段である。
図９において、ＬＧＡＴＥ信号がＬＯＷになるタイミングで２画素単位（ＤＡＴＡ−ＥとＤＡＴＡ−Ｏ）で転送されてくる画像データは、入力部ラッチ８５で１クロック、細線化処理のラッチ８６，８７で２クロック遅延され、これらの組み合わせでさらにラッチ８８で遅延されて、ラッチ６１又はセレクタ８４に送られる。
【００４０】
ＳＲＡＭ３０のトグル動作は、図１０に示す構成の回路で、図１にも示したブロック切り替え制御回路１０６からのブロック切り替え信号に従って、書き込みカウンタ８２からの書き込みアドレスと読み出しカウンタ９２からの読み出しアドレスの切り替え、および書き込みパルス作成回路１０４によって作成される書き込みパルスの切り替えを行う。
読み出しカウンタ９２は、図１に示したＳＲＡＭ読み出し制御ユニット１０３内に設けられている。
図１に示したアドレスセレクタ１０５は、図１０に示すブロックＡセレクタ１０５ＡとブロックＢセレクタブロック１０５Ｂからなり、ブロック切り替え制御回路１０６の出力信号によってブロックＡセレクタ１０５Ａ又はブロックＢセレクタ１０５Ｂのいずれかをアクティブにする。ブロックＡセレクタ１０５Ａは、図１に示したブロックＡの６個のＳＲＡＭ３０のいずれかをアドレスし、ブロックＢセレクタブロック１０５Ｂは、図１に示したブロックＢの６個のＳＲＡＭ３０のいずれかをアドレスする。
【００４１】
また、セレクト信号ＳＥＬ０〜５に対応する書込みパルス作成回路１０４が出力する書き込みパルスも、図１のブロックＡの６個のＳＲＡＭ３０に対応するＷＲ０〜５とブロックＢの６個のＳＲＡＭ３０に対応するＷＲ６〜１１との切り替えを行う。
ＳＲＡＭから読み出されたデータは、図１に示した3個のフィールドメモリ５０の組み合わせによって必要な副走査方向の遅延を行う。この実施形態においては、1個のフィールドメモリで最大１０４ラインまで遅延可能である。６００ｄｐｉで画像の書き込みを行うと、１０４ラインは４．４ｍｍである。
この実施形態では、第１のヘッド１と第２のヘッド２の副走査方向のズレを８ｍｍ≒１９２ラインと設定する。そして前述のように、１９２ラインを遅延させるため、２個のフィールドメモリ５０を接続して遅延させる。
【００４２】
この遅延のための回路を図１１に示す。この回路が、第２のデータシフト手段である。ここでは、３個のフィールドメモリ５０を、第１、第２、第３のフィールドメモリＦＭ１，ＦＭ２，ＦＭ３とする。
そして、第１のフィールドメモリＦＭ１と第２のフィールドメモリＦＭ２を第２のヘッド２用の画像データの遅延に用いる。ここで、第１のフィールドメモリＦＭ１の遅延量は１００ラインに固定し、それ以降の遅延は第２のフィールドメモリＦＭ２で行うものとする。第３のフィールドメモリＦＭ３は、第３のヘッド３用の画像データの遅延に用いる。
【００４３】
これらの各フィールドメモリＦＭ１，ＦＭ２，ＦＭ３は、第１のＩＣ１０内の図１に示したフィールドメモリ書き込み制御回路１０７と、第２のＩＣ２０内の図１に示したフィールド読み出し制御回路２０２によって制御される。
遅延はすべて、ＷＲＳＴ信号に対するＲＲＳＴ信号の遅延で制御する。この図１１では、画像データの入力線および出力線は図示を省略している。
以上により、複数画素分の画像データを同時に転送するにもかかわらず画像書き込み位置を１画素単位で調整可能な、複数の書込みヘッドを備えた画像書込装置を構成することができる。
【００４４】
〔第２の実施形態：図１，図２，図１２乃至図１９〕
次に、この発明の第２の実施形態の画像書込装置について、図１，図２及び図１２乃至図１９を用いて説明する。
図２に示したように、３個のヘッドで一部画像形成可能領域を重ね合わせ、有効領域を繋ぎ合わせて画像を作成する際、第１のヘッド１と第３ヘッド３についてデータ書き込み位置を制御することによって、主走査方向の画像ズレが補正できることは第１の実施形態の説明で述べた。
【００４５】
しかし、この補正制御は1画素単位で行われるので、１画素以下のズレはどうしても発生してしまう。
そして、各ヘッドの有効領域の境界が一定の位置である場合、このズレが副走査方向に並ぶことになる。例えば、図１２のような画像を出力しようとする場合、実際の出力画像は図１３のようになり、わずかなズレでも見た目では大きく目立ってしまう事になる（矢印部分）。
【００４６】
この実施形態では、画像つなぎ目を図１４に示すように、実際には書込みを行わない部分（白画素部分）で行うことにより、ドットの主走査方向のズレを見えにくくする方法を採用する。図１４の下６ラインのように、画像重なり部分がすべて黒である場合には、乱数を発生させて不規則につなぎ目部分を制御し、つなぎ目が見え難くくなるようにする。
そのようにすると、出力結果は図１５に示すようになり、図１３と比べると、つなぎ目が殆ど目立たなくなる。
この実施形態における画像書込装置は、図１６に示す回路によって各ヘッドの担当領域の境界を設定する他は、第１の実施形態の画像書込装置と同様であるので、図１６に示す回路の動作以外の説明は省略する。
【００４７】
図１６に示す回路は、図１の第１のＩＣ１０において、ＳＲＡＭ書き込み制御回路１０２に対する入力を行う回路であり、各画素の主走査方向の位置をカウントする主走査カウンタ１１１及びその値を記憶するラッチ１１２、連続する白画素をカウントする白画素カウント回路１１３、連続する白画素の最大数を記憶する最大値格納バッファ１１４、白画素カウント回路１１３によるカウント値と最大値格納バッファ１１４に記憶されている最大値を比較する比較回路１１５、１ライン分の画像データを記憶するラインバッファ１１６、乱数発生器１１７及び画像データの格納先を設定する格納ＲＡＭ切り替え制御回路１１８からなる。
白画素カウント回路１１３、最大数格納バッファ１１４及び比較回路１１５で白領域検知手段を構成し、格納ＲＡＭ切り替え制御回路１１８は書込範囲制御手段である。
【００４８】
この回路に主走査同期信号ＰＬＳＹＮＣが入力されると、順に画像データが入力されてくる。各ヘッド１〜３の画像形成可能領域の重複部分で白画素が入力されると、白画素カウント回路１１３によって、連続した数だけカウントされ、最大値格納バッファ１１４に格納される。白画素が途切れると、その時の主走査カウンタ１１１の値をラッチ１１２によって記憶する。
一旦白画素が途切れた後、再び白画素が始まると、再び白画素カウント回路１１３がカウントを始め、終了した時点で前の連続した画素数より大きければ、最大値格納バッファ１１４の内容を入れ替えると共に、その時の主走査カウンタ１１１の値をラッチ１１２によって記憶する。
【００４９】
第１のヘッド１と第２のヘッド２の重複部分についてデータの入力が終わると、その重複部分について最大連続白画素が終了した段階での主走査カウンタ１１１の値と、最大連続値が格納されることになる。これらのデータから、次の第２のヘッド２と第３のヘッド３の重複部分に達するまでに最大連続白画素の領域の中点を計算し、画像のつなぎ目にする主走査カウント値として格納ＲＡＭ切り替え制御回路１１８に格納する。
重複部分に白画素が全く存在しなかった場合には、乱数発生器１１７によって発生させた乱数によって画像のつなぎ目にする主走査カウント値を決定する。
【００５０】
その後、最大値格納レジスタ１１４とラッチ１１２の記憶をクリアし、第２のヘッド２と第３のヘッド３の重複部分について同様に画像のつなぎ目にする主走査カウント値を計算し、格納ＲＡＭ切り替え制御回路１１８に格納する。
ここでは、１つの重複部分のデータが終了してから次の重複部分のデータが送られて来る前に画像のつなぎ目を決定する例を示したが、重複部分の数だけ最大値格納レジスタ及びラッチを設け、１ライン分のデータを全て読み込んだ後で画像のつなぎ目を決定してもよい。
【００５１】
一方、読み込んだ画像データは順次ラインバッファ１１６に格納し、１ライン分の画像データの読み込みが終了すると、１ライン分のデータがラインバッファ１１６に格納される。そして、次のラインのタイミングでラインバッファ１１６からデータが読み出されるが、その時格納ＲＡＭ切り替え制御回路１１８によって、ヘッド間の画像のつなぎ目が格納してある値になるように制御して、図１に示したＳＲＡＭ書き込み制御回路１０２に出力され、各ＳＲＡＭ３０に書き込まれる。
【００５２】
図１７のフローチャートに上述した処理の流れを示す。
すなわち、各ヘッド１〜３の画像形成可能領域の重複部分の画像データが読み込まれるとこのフローの処理を開始し、ステップＳ１で連続白画素の数をカウントする。そして、ステップＳ２でカウント値が最大値格納レジスタ１１４に格納した最大値よりも大きければ、ステップＳ３で最大値を更新すると同時にラッチ１１２にその時の主走査カウンタ１１１の値を格納する。
【００５３】
ステップＳ４で重複領域が終了していなければステップＳ１に戻り、終了していればステップＳ５に進む。ステップＳ５で、最大値格納レジスタ１１４に格納した最大値が０でなければステップＳ７へ進み、０であれば白画素がなかったものとして、ステップＳ６でつなぎ目の位置を乱数によって設定する。
そして、ステップＳ７では、各ヘッドの有効領域のつなぎ目が白画素の最大連続領域の中央（白画素がない場合はランダムな位置）になるように、ＳＲＡＭへの書込みアドレスの切り替え制御を設定して終了する。
【００５４】
この制御に従って、ヘッドの画像形成有効領域を変更した例を、図１８、図１９に示す。この例の説明では、データ書き込み位置の変更による画像の位置補正は考えないものとするが、もちろん、この位置補正を行っても、データを書き込むアドレスがずれるだけで動作には全く問題ない。
各ヘッド１〜３の有効領域の境界が標準の位置である場合は、図２に示したように、各ヘッド１〜３はそれぞれ２５８画素の余裕を持って画像をつなぎ合わせている。
【００５５】
第１，第２のヘッド１，２の有効領域のつなぎ目を２４８画素右にシフトした場合には、各ヘッド１〜３の有効領域は図１８に示すようになる。従って、第１のヘッド１へは図３に示した下半分の物理位置１０まで画像データを印加することになり、ＳＲＡＭ１のアドレス５まで画像データを書き込むことになる。
第２のヘッド２へは、図３に示した上半分の物理位置５０６から画像データを印加することになるので、ＳＲＡＭ２はアドレス２５３から画像データの書き込みを行う。
【００５６】
逆に、第１，第２のヘッド１，２の有効領域のつなぎ目をを２３８ドット左にシフトした場合には、各ヘッド１〜３の有効領域は図１９に示すようになる。この場合には、第１のヘッド１へは図３に示した下半分の物理位置４９６まで画像データを印加することになり、ＳＲＡＭ１のアドレス２４８まで画像データを書き込むことになる。第２のヘッドへは、図３に示した上半分の物理位置２０から画像データを印加することになるので、ＳＲＡＭ２はアドレス１０から画像データの書き込みを行う。
【００５７】
図１６に示した格納ＲＡＭ切り替え制御回路１１８は、設定された第１，第２のヘッド１，２の担当区域の境界のデータに従って、ＳＲＡＭ書き込み制御ユニット１０２に対して、このような書き込みアドレスを指定する信号を送ることにより、データの書き込み先を制御する。そして、各ライン毎に適切に各ヘッドの有効領域の境界を定めることにより、画素単位の調整では補正困難なずれを目立たないようにすることができる。
【００５８】
ここでは、第１のヘッド１と第２のヘッド２の有効領域の境界をずらす例しか説明しなかったが、第２のヘッド２と第３のヘッド３の有効領域の境界に関しても、同様に変更できる。また、ヘッドの数が２又は４以上であっても、同様な制御が可能であり、画質を向上させることができる。
【００５９】
【発明の効果】
以上説明してきたように、この発明による画像書込装置は、複数画素単位で転送されてくる画像データを、１画素単位でシフトさせた複数のフォーマットから選択してバッファへの書込み制御を行うことにより、例えば２画素単位でデータが送られてきても、１画素単位での画像書込み位置制御が可能になる。従って、精密に画像位置の補正ができ、書き込む画像の画質を向上させることができる。
【００６０】
また、複数のヘッドで画像を書き込むので、実際に書き込み要求のない白画素領域内にできるだけ各ヘッドの有効領域の境界を設定することにより、画素単位の調整では補正できないヘッド間の位置ずれが目立たないようにし、画質を向上させることもできる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態の画像書込装置の全体構成を示すブロック図である。
【図２】その画像書込装置における画像形成領域のうち各書込みヘッドの有効領域を示す説明図である。
【図３】その画像書込装置における画像データのＳＲＡＭへの書き込みアドレスを説明するための説明図である。
【図４】その画像書込装置において書き込みアドレスを制御することにより画像をシフトさせる動作についての説明図である。
【図５】その画像書込装置において画素フォーマットの変更により１画素分画像をシフトさせたときの書き込みアドレスについての説明図である。
【図６】  その画像書込装置における第１のデータシフト手段を構成する回路の例を示すブロック図である。
【図７】その画像書込装置における画像データの入力のタイミングを示すタイミングチャートの上半部を示す図である。
【図８】同じくそのタイミングチャートの下半部を示す図である。
【図９】その画像書込装置におけるデータ書き込み回路の構成を示すブロック図である。
【図１０】その画像書込装置におけるＳＲＡＭのトグル動作を行うための回路の構成を示すブロック図である。
【図１１】その画像書込装置におけるデータの遅延動作を行う回路の構成を示すブロック図である。
【図１２】画像書込装置によって書き込むべき画像の例を示す図である。
【図１３】各書込みヘッドの有効領域のつなぎ目の位置を一定にした場合の画像の出力例を示す図である。
【図１４】この発明の第２の実施形態の画像書込装置によって決定される各書込みヘッドの有効領域のつなぎ目の変更例を画像上で示す図である。
【図１５】その画像書込装置による画像の出力例を示す図である。
【図１６】その画像書込装置において各書込みヘッドの有効領域のつなぎ目を決定する回路の構成を示すブロック図である。
【図１７】その制御の流れを示すフロー図ある。
【図１８】図２に示した第１，第２のヘッドの有効領域のつなぎ目を右にシフトした場合の各ヘッドの有効領域の例を示す図である。
【図１９】図２に示した第１，第２のヘッドの有効領域のつなぎ目を左にシフトした場合の各ヘッドの有効領域の例を示す図である。
【符号の説明】
１：第１の書込みヘッド    ２：第２の書込みヘッド
３：第３の書込みヘッド    １０：第１のＩＣ
２０：第２のＩＣ    ３０：ＳＲＡＭ（バッファメモリ）
４０：光量補正ＲＯＭ群    ５０：フィールドメモリ
６１，６２，８５〜８８：ラッチ
８０：ステートマシン    ８２：書き込みカウンタ
８４：セレクタ          ９２：読み出しカウンタ
１０１：信号セレクト回路
１０２：ＳＲＡＭ書き込み制御ユニット
１０３：ＳＲＡＭ読み出し制御ユニット
１０４：書き込みパルス作成回路
１０５：アドレスセレクタ
１０５Ａ：ブロックＡセレクタ
１０５Ｂ：ブロックＢセレクタ
１０６：ブロック切り替え制御回路
１０７：フィールドメモリ書き込み制御回路
１０８：レジスタ      １１１：主走査カウンタ
１１２：ラッチ    １１３：白画素カウント回路
１１４：最大値格納バッファ    １１５：比較回路
１１６：ラインバッファ    １１７：乱数発生器
１１８：格納ＲＡＭ切り替え制御回路
２０１：光量補正ＲＯＭ読み出し制御回路
２０２：フィールドメモリ読み出し制御回路
２０３：セレクト回路
２０４，２０５：フォーマット変換回路
２０６：テストパターン発生回路
２０７：ガンマ補正回路    ２０８：セレクタ
２０９：ストローブ出力制御回路    ２１０：転送制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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