(57)【特許請求の範囲】
【請求項１】
第１ＦＥＴとこれに直列接続された抵抗とからなり電源電圧が回路両端に印加されている第１直列回路と、
第２ＦＥＴとこれに直列接続された第３ＦＥＴとからなり、前記第２ＦＥＴと前記第３ＦＥＴとの接続点と前記第３ＦＥＴのゲートとが短絡され前記電源電圧が回路両端に印加されている第２直列回路と、
前記第１および第２ＦＥＴの双方のゲートに共通の駆動電圧を供給する駆動回路と、
前記第２および第３ＦＥＴのゲート電圧を第１および第２駆動電圧としてこれらに応じて出力電流を供給する第１および第２電流源回路と、を含む電流源装置であって、
前記第１および第２電流源回路は前記第１および第２駆動電圧をゲート電圧としてソース若しくはドレインから前記出力電流を供給する第１および第２電流源ＦＥＴと、
前記第１および第２電流源ＦＥＴが導通に至る際に前記第２直列回路から出力され、前記第１および第２電流源ＦＥＴのゲートラインに現れる前記第１および第２駆動電圧の電位を強制的に変化せしめる起動回路を含み、
前記起動回路は、外部より供給される起動信号の入力を許容する起動信号入力端子を有し、前記起動信号に応じて前記第１および第２駆動電圧の電位を前記第１および第２電流源ＦＥＴが導通状態となるように上昇若しくは降下せしめることを特徴とする電流源装置。
【請求項２】
第１ＦＥＴとこれに直列接続された抵抗とからなり電源電圧が回路両端に印加されている第１直列回路と、
第２ＦＥＴとこれに直列接続された第３ＦＥＴとからなり、前記第２ＦＥＴと前記第３ＦＥＴとの接続点と前記第３ＦＥＴのゲートとが短絡され前記電源電圧が回路両端に印加されている第２直列回路と、
前記第１および第２ＦＥＴの双方のゲートに共通の駆動電圧を供給する駆動回路と、
前記第２および第３ＦＥＴのゲート電圧を第１および第２駆動電圧としてこれらに応じて動作する第１および第２電流源回路と、を含む電流源装置であって、
前記第１および第２電流源回路は前記第１および第２駆動電圧をゲート電圧としてソース若しくはドレインから出力電流を供給する第１および第２電流源ＦＥＴと、
前記第１および第２電流源ＦＥＴが導通に至る際に前記第１および第２駆動電圧を強制的に変化せしめる起動回路を含み、
前記起動回路は、外部より供給される起動信号の入力を許容する起動信号入力端子を有し、前記起動信号に応じて前記第１および第２駆動電圧を前記第１および第２電流源ＦＥＴが導通状態となるように上昇若しくは降下せしめ、
前記起動回路は、前記第１電流源ＦＥＴのゲートに接続された第１駆動電圧起動ＦＥＴと、前記第１駆動電圧起動ＦＥＴに直列接続されて前記起動信号に応じて前記第１駆動電圧起動ＦＥＴに流れる電流のオンオフを制御する第１の電流制御ＦＥＴと、前記起動信号に応じて前記第１駆動電圧起動ＦＥＴのゲート電圧を所定の電位に固定する第１のゲート電位固定ＦＥＴと、前記第１電流源ＦＥＴのゲート電圧に応じてオンオフし前記第１駆動電圧起動ＦＥＴのゲート電圧を制御する第１のゲート制御ＦＥＴと、を含む第１起動回路と、
前記第２電流源ＦＥＴのゲートに接続された第２駆動電圧起動ＦＥＴと、前記第２駆動電圧起動ＦＥＴに直列接続されて前記起動信号に応じて前記第２駆動電圧起動ＦＥＴに流れる電流のオンオフを制御する第２の電流制御ＦＥＴと、前記起動信号に応じて前記第２駆動電圧起動ＦＥＴのゲート電圧を所定の電位に固定する第２のゲート電位固定ＦＥＴと、前記第２電流源ＦＥＴのゲート電圧に応じてオンオフし前記第２駆動電圧起動ＦＥＴのゲート電圧を制御する第２のゲート制御ＦＥＴと、を含む第２起動回路と、を含むことを特徴とする電流源装置。
【請求項３】
前記第２直列回路は前記第３ＦＥＴのゲートに接続されて前記起動信号に応じて前記第２駆動電圧を接地電位に固定する第４ＦＥＴを更に有することを特徴とする請求項１又は２に記載の電流源装置。
【請求項４】
請求項１乃至３のいずれか１に記載の電流源装置を有するオシレータ装置であって、
各々が前記第１および第２電流源ＦＥＴより供給される出力電流を駆動電流源として動作する複数のインバータ回路からなるリングオシレータ回路を有することを特徴とするオシレータ装置。
【請求項５】
前記電流源装置からの電流供給が停止しているときに前記インバータ回路の出力電位を前記インバータ回路のハイレベル出力に相当する電位に固定する第１の電位固定回路と、前記インバータ回路のローレベル出力に相当する電位に固定する第２の電位固定用回路とが、前記インバータ回路の各々の出力部に交互に配置されていることを特徴とする請求項４に記載のオシレータ装置。
【請求項６】
請求項１乃至３のいずれか１に記載の電流源装置を有するパルス発生装置であって、
各々が前記第１および第２電流源ＦＥＴより供給される出力電流を駆動電流源として動作する複数のインバータ回路からなる遅延回路と、
前記遅延回路の入力信号と出力信号の双方を入力信号とするＡＮＤ回路と、を有することを特徴とするパルス発生装置。
【請求項７】
前記電流源装置からの電流供給が停止しているときに前記インバータ回路の出力電位を前記インバータ回路のハイレベル出力に相当する電位に固定する第１の電位固定回路と、前記インバータ回路のローレベル出力に相当する電位に固定する第２の電位固定用回路とが、前記インバータ回路の各々の出力部に交互に配置されていることを特徴とする請求項６に記載のパルス発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等に用いられる電流源装置、オシレータ装置およびパルス発生装置に関する。
【背景技術】
【０００２】
半導体集積回路において基本回路ブロックとして構成される電流源装置が用いられる。電流源装置は回路定数によって定まる所定の電流を他の回路ブロック等に供給する。図１に従来の電流源装置100の回路例を示す。電流源装置100は基準電圧生成部110と駆動部120と出力部130とより構成される。基準電圧生成部110は、電源電圧Vccを抵抗分割することにより出力電流を定めるための基準電圧VREFを生成する。尚、図１に示す回路においては基準電圧VREFは、VREF=Vcc・R12/(R11＋R12)である。基準電圧VREFは駆動部120の演算増幅器OP1の反転入力端子に供給される。演算増幅器OP1の出力端子は、PMOSトランジスタP11のゲートに接続される。PMOSトランジスタP11のソースは電源電圧Vccに接続され、ドレインは一端が接地された抵抗R13に接続される。PMOSトランジスタP11（第１FET）のドレインと抵抗R13との接続点に発生する電位は、演算増幅回路OP1の非反転入力端子に接続される。PMOSトランジスタP11のゲートラインにはPMOSトランジスタP12（第２FET）が接続される。PMOSトランジスタP12のソースは電源電圧Vccに接続され、ドレインはNMOSトランジスタN12（第３FET）のドレインに接続される。つまりNMOSトランジスタN12は、PMOSトランジスタP11に直列接続されている。NMOSトランジスタN12のゲートとドレインは短絡され、ソースは接地されている。ここで、PMOSトランジスタP11に流れる電流I11はI11=VREF/R13と表すことができる。一方、PMOSトランジスタP12およびNMOSトランジスタN12を流れる電流I12は、各トランジスタを飽和領域で使用すれば、I12∝I11の関係が成立する。そして、PMOSトランジスタP11およびP12のゲートラインに発生する電圧VBPを出力部130のPMOSトランジスタP13のゲート電圧とし、NMOSトランジスタN12のゲートラインに発生する電圧VBNを出力部130のNMOSトランジスタN13のゲート電圧として使用する。出力段のPMOSトランジスタP13のソースは電源電圧Vccに接続され、ドレインは出力端子OUT1とされる。出力段NMOSトランジスタN13のソースは接地されドレインは出力端子OUT2とされる。かかる構成の電流源装置100において、出力端子OUT1−OUT2間に他の回路ブロック等を接続することにより、当該回路ブロック等に基準電圧VREFに応じた駆動電流を供給することが可能となる。
【０００３】
上記した如き電流源装置は、例えば奇数段のインバータ回路からなるリングオシレータ回路を有するオシレータ装置の駆動電流源として用いることができる。この場合、リングオシレータ回路を構成する複数のインバータ回路毎に電流源装置から駆動電流が供給される。また、電流源装置は、例えば複数段のインバータ回路からなる遅延回路を含むパルス発生装置の駆動電流源としても用いることができる。この場合においても遅延回路を構成する複数のインバータ回路毎に電流源装置から駆動電流が供給される。
【特許文献１】特開２００５−７８５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した如き電流源装置においては、出力段のPMOSトランジスタP13およびNMOSトランジスタN13を駆動するための駆動電圧VBPおよびVBNを所定の電位に設定することが正常動作の条件となる。一方、仕様によっては、電流源装置の停止状態の出力電流をゼロとすることが要求される場合があるが、この場合、出力電流を遮断するために出力段のPMOSトランジスタP13の駆動電圧VBPを電源電圧Vccに設定することが考えられる。更に、この場合、出力段のNMOSトランジスタN13の駆動電圧VBNが不定電圧となるのを避けるためにVBNを接地電位に設定することが考えられる。従って、電流源装置を停止状態から起動する際には出力段のトランジスタの駆動電圧VBPおよびVBNを電源電圧Vcc又は接地電位から所定の電位に変化させる必要があるが、VBPおよびVBNが所定の電圧に到達するまでの過渡期間においては、所望の出力電流を得ることは期待できない。すなわち、電流源装置の起動直後においては必要な出力電流が得られない期間が存在することになる。従って、上記した如き電流源装置を駆動電流源として使用するオシレータ装置においては、電流源装置の起動後出力電流が所定値に到達するまでの期間は、正常な周波数出力は期待できない。また、上記した如き電流源装置を駆動電流源として使用するパルス発生装置においては、電流源装置の起動後出力電流が所定値に到達するまでの期間は正常なパルス出力は期待できない。
【０００５】
本発明は、上記した点に鑑みてなされたものであり、停止時においては出力電流を遮断し、起動時においては所望の出力電流を直ちに得ることができる電流源装置を提供することを目的とする。
【０００６】
また、本発明は、停止時においては電流を消費せず、起動後においては直ちに所望の周波数出力を得ることができるオシレータ装置を提供することを目的とする。
【０００７】
また、本発明は、停止時においては電流を消費せず、起動後においては直ちに所望の出力パルスを得ることができるパルス発生装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の電流源装置は第１ＦＥＴとこれに直列接続された抵抗とからなり電源電圧が回路両端に印加されている第１直列回路と、第２ＦＥＴとこれに直列接続された第３ＦＥＴとからなり、前記第２ＦＥＴと前記第３ＦＥＴとの接続点と前記第３ＦＥＴのゲートとが短絡され前記電源電圧が回路両端に印加されている第２直列回路と、前記第１および第２ＦＥＴの双方のゲートに共通の駆動電圧を供給する駆動回路と、前記第２および第３ＦＥＴのゲート電圧を第１および第２駆動電圧としてこれらに応じて出力電流を供給する第１および第２電流源回路と、を含む電流源装置であって、前記第１および第２電流源回路は前記第１および第２駆動電圧をゲート電圧としてソース若しくはドレインから前記出力電流を供給する第１および第２電流源ＦＥＴと、前記第１および第２電流源ＦＥＴが導通に至る際に前記第２直列回路から出力され、前記第１および第２電流源ＦＥＴのゲートラインに現れる前記第１および第２駆動電圧の電位を強制的に変化せしめる起動回路を含み、前記起動回路は、外部より供給される起動信号の入力を許容する起動信号入力端子を有し、前記起動信号に応じて前記第１および第２駆動電圧を前記第１および第２電流源ＦＥＴが導通状態となるように上昇若しくは降下せしめることを特徴としている。尚、複数のＦＥＴの直列接続とは、１つのＦＥＴのソース若しくはドレインと他のＦＥＴのソース若しくはドレインとが互いに接続している接続形態をいう。
【０００９】
また、本発明のオシレータ装置は、上記電流源装置を有するオシレータ装置であって、各々が前記第１および第２電流源ＦＥＴより供給される出力電流を駆動電流源として動作する複数のインバータ回路からなるリングオシレータ回路を有することを特徴としている。
【００１０】
また、本発明のパルス発生装置は、上記電流源装置を有するパルス発生装置であって、各々が前記第１および第２電流源ＦＥＴより供給される出力電流を駆動電流源として動作する複数のインバータ回路からなる遅延回路と、前記遅延回路の入力信号と出力信号の双方を入力信号とするＡＮＤ回路と、を有することを特徴としている。
【発明の効果】
【００１１】
本発明の電流源装置によれば、回路停止時においては電流出力を停止させ、回路起動時においては、起動直後より直ちに所望の出力電流を得ることができる。
【００１２】
また、本発明のオシレータ装置によれば、回路停止時においては電力消費を抑え、回路起動時においては、起動直後より直ちに所望の周波数出力を得ることができる。
【００１３】
また、本発明のパルス発生装置によれば、回路停止時においては電力消費を抑え、回路起動時においては、起動直後より直ちに所望のパルス出力を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
（第１実施例）
図２は、本発明の電流源装置200の構成を示す等価回路図である。電流源装置200は、上記した従来回路と同様、基準電圧生成部140と、駆動部150と、出力部130とを含み、駆動部140と出力部130とを繋ぐVBNラインおよびVBPラインにVBN起動回路160およびVBP起動回路170がそれぞれ接続される。本発明の電流源装置200は、停止状態にあるときにはVBPラインの電位を電源電圧Vccに設定するとともに、VBNラインの電位を接地電位に設定し、出力段のトランジスタP13およびN13をオフ状態として電流供給を停止させ、起動時においてはVBN起動回路160およびVBP起動回路170により、瞬時且つ強制的に所定の電圧に到達させ、起動直後から直ちに所望の出力電流を得ることが可能となっている。以下、本発明の電流源装置200の各部の詳細な構成について説明する。
【００１５】
基準電圧生成部140は、上記従来の回路と同様、電源電圧Vccを抵抗R11とR12によって分圧することにより所定の基準電圧VREFを生成する。本実施例の基準電圧生成部140は、抵抗R11と電源電圧Vccとの間にPMOSトランジスタP30が挿入される。PMOSトランジスタのゲートは、外部より起動信号ENBが供給され、これによってオンオフ制御がなされる。尚、基準電圧VREFの生成方法は、電源電圧Vccの抵抗分割に限らず、例えばバンドギャップ回路等によって生成することとしてもよい。この場合、電源電圧Vccに依存せず、温度に対しても安定な基準電圧を得ることができる。基準電圧生成部140によって生成された基準電圧VREFは、駆動部150の演算増幅器OP1の反転入力端子に供給される。
【００１６】
駆動部150の基本構成は、上記従来の回路と同様であるが、PMOSトランジスタP12とNMOSトランジスタの接続点、すなわち、VBNラインにはNMOSトランジスタN20（第４FET）のドレインが接続される。NMOSトランジスタN20のソースは接地され、ゲートには外部より起動信号ENBが供給されて、これによりオンオフ制御がなされる。
【００１７】
VBN起動回路160は、PMOSトランジスタP14およびP15とNMOSトランジスタN14およびN15の４つのトランジスタにより構成される。NMOSトランジスタN14のゲートはVBNラインに接続され、ソースは接地され、ドレインは図中のＡ点においてNMOSトランジスタN15のゲートおよびPMOSトランジスタP14のドレインに接続される。NMOSトランジスタN15のソースはVBNラインに接続され、ドレインはPMOSトランジスタP15のドレインに接続される。PMOSトランジスタP14のソースは電源電圧Vccに接続され、ゲートには外部より起動信号ENが供給され起動信号ENによりオンオフ制御がなされる。PMOSトランジスタP15のソースは電源ラインに接続され、ゲートには外部より起動信号ENBが供給され、起動信号ENBによりオンオフ制御がなされる。尚、PMOSトランジスタP14は本願の第２のゲート電位固定FETに相当し、PMOSトランジスタP15は本願の第２の電流制御FETに相当し、NMOSトランジスタN14は本願の第２のゲート制御FETに相当し、NMOSトランジスタN15は本願の第２駆動電圧起動FETに相当する。
【００１８】
VBP起動回路170は、PMOSトランジスタP16およびP17とNMOSトランジスタN16およびN17の４つのトランジスタにより構成される。PMOSトランジスタP16 のソースは電源電圧Vccに接続され、ゲートはVBPラインに接続され、ドレインは図中Ｂ点においてPMOSトランジスタP17のゲートおよびNMOSトランジスタN16のドレインに接続される。PMOSトランジスタP17のソースはVBPラインに接続され、ドレインはNMOSトランジスタN17のドレインに接続される。NMOSトランジスタN16のソースは接地され、ゲートには起動信号ENBが供給され、起動信号ENBによりオンオフ制御がなされる。NMOSトランジスタN17のソースは接地され、ゲートには起動信号ENが供給され、起動信号ENによりオンオフ制御がなされる。尚、PMOSトランジスタP16は本願の第１のゲート制御FETに相当し、PMOSトランジスタP17は本願の第１駆動電圧起動FETに相当し、NMOSトランジスタN16は本願の第１のゲート電位固定FETに相当し、NMOSトランジスタN17は本願の第１の電流制御FETに相当する。
【００１９】
出力部130のPMOSトランジスタP13のソースは電源電圧Vccに接続され、ゲートはVBPラインに接続され、ドレインが出力端子OUT１となる。出力部130のNMOSトランジスタN13のソースは接地され、ゲートはVBNラインに接続され、ドレインが出力端子OUT2となる。
【００２０】
かかる構成の電流源装置200において、出力端子OUT1−OUT2間に他の回路ブロック等を接続することにより、当該回路ブロック等に基準電圧VREFに応じた駆動電流を供給することが可能となる。以下において、電流源装置200の動作について説明する。
【００２１】
まず、電流源装置200が停止状態にあるときには、出力電流をゼロとするべく、起動信号ENをLowレベル、起動信号ENBをHighレベルに設定する。ここで、Lowレベルとは接地電位レベルであり、Highレベルとは電源電圧Vccレベルである。
【００２２】
起動信号ENBがHighレベルとされることにより、基準電圧生成回路140のPMOSトランジスタP30はオフ状態となる。このため、基準電圧VREFは接地電位となり演算増幅回路OP1の出力電圧は電源電圧VccレベルとなりVBPラインが電源電圧Vccレベルとなる。ゆえに出力部130のPMOSトランジスタP13はオフ状態となり出力電流はゼロとなる。また、起動信号ENBがHighレベルとされることにより駆動部150のNMOSトランジスタN20がオン状態となる。このため、VBNラインが接地電位レベルとなり出力部130のNMOSトランジスタN13もオフ状態となる。このように、電流源装置200が停止状態にあるときは、出力部130のPMOSトランジスタP13 およびNMOSトランジスタN13はオフ状態に駆動されるので出力電流の供給は停止される。
【００２３】
VBN起動回路160においては、起動信号ENがLowレベルとされることによりPMOSトランジスタP14はオン状態となり、起動信号ENBがHighレベルとされることによりPMOSトランジスタP15はオフ状態となる。また、VBNラインは、上記したとおり接地電位レベルであるためNMOSトランジスタN14はオフ状態となりＡ点電位は電源電圧Vccレベルとなる。このため、NMOSトランジスタN15はオン状態となるが、PMOSトランジスタP15がオフ状態であるため電流は流れない。
【００２４】
VBP起動回路170においては、起動信号ENがLowレベルとされることによりNMOSトランジスタN17 はオフ状態となり、起動信号ENBがHighレベルとされることによりNMOSトランジスタN16はオン状態となる。また、VBPラインは上記したとおり電源電圧VccレベルであるためPMOSトランジスタP16はオフ状態となりＢ点電位は接地電位レベルとなる。このため、PMOSトランジスタP17はオン状態となるが、NMOSトランジスタN17がオフ状態であるため電流は流れない。
【００２５】
次に、電流源装置200を起動させる場合には、起動信号ENをHighレベル、起動信号ENBをLowレベルに設定する。起動信号ENBがHighレベルとされることにより、基準電圧生成回路140のPMOSトランジスタP30はオン状態となり、抵抗R11とR12の抵抗分割比によって定まる基準電圧VREFがこれらの抵抗の接続点に発生し、これが演算増幅器OP1の反転入力端子に供給される。これにより、停止状態において電源電圧VccレベルにあったVBPラインの電位が下降し始める。これに伴って、PMOSトランジスタP11およびP12がON状態となり電流I11およびI12が流れ始める。一方、起動信号ENがLowレベルとされることにより、駆動部150のNMOSトランジスタN20がオフ状態となる。このため、停止状態において接地電位レベルにあったVBNラインの電位が上昇し始める。
【００２６】
VBN起動回路160においては、起動信号ENがHighレベル、起動信号ENBがLowレベルとされることにより、PMOSトランジスタP14はオフ状態、PMOSトランジスタP15はオン状態となる。電流源装置200の起動直後においてはVBNラインは接地電位レベルであるので、NMOSトランジスタN14はオフ状態であり、Ａ点電位は電源電圧Vccレベルを維持する。従って、起動直後においてNMOSトランジスタN15は引き続きオン状態を維持し、上記の如くPMOSトランジスタP15は起動信号ENBによりオン状態となるため電流I15が流れ、VBNラインの電位は急峻に立ち上がる。VBNラインの電位が起動後急峻に立ち上がることにより、出力部130のNMOSトランジスタN13は、速やかにオン状態に移行し、電流源装置200の起動直後から所定の出力電流の供給が可能な状態となる。尚、VBNラインの電位の上昇に伴ってNMOSトランジスタN14がオン状態となると、Ａ点電位は接地電位レベルとなりNMOSトランジスタN15はオフ状態となるため、VBN起動回路160の作用によってVBNラインが到達する電位はNMOSトランジスタN14の閾値電圧近傍である。
【００２７】
VBP起動回路170においては、起動信号ENがHighレベル、起動信号ENBがLowレベルとされることにより、NMOSトランジスタN16はオフ状態、NMOSトランジスタN17はオン状態となる。起動直後においてはVBPラインは電源電圧Vccレベルにあるので、PMOSトランジスタP16はオフ状態であり、B点電位は接地電位レベルを維持する。従って、PMOSトランジスタP17は引き続きオン状態を維持し、上記の如くNMOSトランジスタN17は起動信号ENによりオン状態となるため電流I17 が流れ、VBPラインの電位は急峻に降下する。VBPラインの電位が起動後急峻に降下することにより、出力部130のPMOSトランジスタP13は、速やかにオン状態に移行し、電流源装置200の起動直後から所定の出力電流の供給が可能な状態となる。尚、VBPラインの電位の降下に伴ってPMOSトランジスタP16はオン状態となると、B点電位は電源電圧VccレベルとなりPMOSトランジスタP17はオフ状態となるため、VBP起動回路170の作用によってVBPラインが到達する電位はPMOSトランジスタP16の閾値電圧近傍である。
【００２８】
図３（ａ）は、VBN起動回路160およびVBP起動回路170を備えていない従来の電流源装置におけるVBNライン、VBPラインの起動時の電圧変化を示している。一方、図３（ｂ）は、VBN起動回路160およびVBP起動回路170を備えた本発明に係る電流源装置200における起動時のVBNラインおよびVBPラインの電圧変化を示している。図３（ａ）に示す如く、従来の電流源装置においては起動後VBNおよびVBPが所定の電圧に到達するまである程度の時間を要する。このため、VBPおよびVBNを駆動電圧として動作する出力段のトランジスタは起動直後においては所定の出力電流を流すことができない。一方、図３（ｂ）に示す如く、VBN起動回路160、VBP起動回路170を備える本発明に係る電流源装置200においては、これらの起動回路の作用により、停止時において電源電圧VccレベルであったVBPラインの電位は起動直後から急峻に降下し所定の電圧レベルに速やかに到達する。また、停止時において接地電位レベルであったVBNラインの電位は起動直後から急峻に上昇し所定の電圧レベルに速やかに到達する。これにより、停止状態においてオフ状態となっていた出力部130のPMOSトランジスタP13およびNMOSトランジスタN13は起動直後から速やかにオン状態に移行し、瞬時に所望の出力電流を流すことが可能となる。尚、上記の如くVBN起動回路の作用によりVBNラインが到達する電位はNMOSトランジスタN14の閾値電圧近傍であり、VBP起動回路の作用によりVBPラインが到達する電位はPMOSトランジスタP16の閾値電圧近傍であるが、かかる場合でもVBNライン、VBPラインの電圧変化は従来回路と比較して格段に速くなり、電流源装置の高速起動が可能となる。
（第２実施例）
図４は、上記第１実施例において示した電流源装置200を適用した本発明の第２実施例であるオシレータ装置300の構成を示す等価回路図である。オシレータ装置300は、電流源装置200にリングオシレータ回路180を付加することにより構成される。すなわち、リングオシレータ回路180は電流源装置200から駆動電流の供給を受けることにより動作する。
【００２９】
リングオシレータ回路180は、ｎ段（ｎは奇数）のインバータ回路180-1〜180-ｎが連結されて構成される。インバータ回路180-1〜180-nの各々は、PMOSトランジスタP40とNMOSトランジスタN40とにより構成され、各インバータ回路には電流源装置の出力段トランジスタP13およびN13により駆動電流が供給される。尚、出力段トランジスタP13およびN13は、インバータ回路の段数に応じて増設される。最終段のインバータ回路180-nの出力がオシレータ装置300の最終的な出力電圧として取り出されるとともに、この出力が初段のインバータ回路180-1の入力に接続される。奇数段からなるインバータ回路は、全体として入力の論理否定となる。各インバータ回路は有限の遅延時間をもつため、初段インバータ回路180-1への入力から有限の遅延時間後に最終段のインバータ回路180-nが初段入力の論理否定を出力し、これが再び初段インバータ回路180-1に入力されることになる。このプロセスが繰り返されることで出力端子OUTから発信信号を得ることができる。電流源装置200の構成および動作については、上記第１実施例と同様であるのでその説明は省略する。
【００３０】
このように、本発明のオシレータ装置によればリングオシレータ回路180が本発明に係る電流源装置200から駆動電流の供給を受けるように構成されているので、回路全体が停止状態にある場合には、駆動電流の供給が行われず消費電力を低減させることが可能であり、回路の起動時においては起動直後から速やかに所望の駆動電流が電流源装置200よりリングオシレータ回路180に供給されるので、起動直後から安定した発振周波数の出力信号を得ることができる。本発明に係るオシレータ装置300は、例えば起動前のスタンバイ電流がゼロであることが要求される半導体メモリ回路の内部クロック回路に利用することができる。
（第３実施例）
図５は、上記第１実施例において示した電流源装置200を適用した本発明の第３実施例であるパルス発生装置400の構成を示す等価回路図である。パルス回路400は、電流源装置200と、ｎ段（ｎは奇数）のインバータ回路190-1〜190-nからなる遅延回路190と、AND回路191とにより構成される。インバータ回路190-1〜190-nの各々は、電流源装置200から駆動電流の供給を受けることにより動作する。最終段のインバータ回路190-nの出力はAND回路191の一方の入力に接続される。初段のインバータ回路190-1の入力はAND回路191の他方の入力にも接続される。AND回路191の出力がパルス発生装置400の最終的な出力として取り出される。かかる構成のパルス発生装置400において、初段のインバータ回路190-1に接続された入力端子INにLowレベルの入力信号が供給されることにより、AND回路191の一方の入力にはLowレベルが供給されAND回路191はLowレベルを出力する。このとき、最終段のインバータ回路191-nはHighレベルを出力するので、AND回路191の他方の入力にはHighレベルが供給されている。一方、入力端子INにHighレベルが供給されると、AND回路191の両入力には一時的にHighレベルが供給されることになるので、AND回路191はHighレベルを出力する。そして、インバータ回路の段数によって定まる所定の遅延時間が経過すると、最終段のインバータ回路190-nはLowレベルを出力するためAND回路191の出力は、上記遅延時間の経過後にLowレベルとなる。すなわち、パルス発生装置400は、入力信号をLowレベルからHighレベルに変化させることにより、複数段のインバータ回路によって構成される遅延回路190による伝播遅延に応じたパルス幅を有する出力パルスを発生させる。尚、電流源装置部分の構成および動作については、上記第１実施例と同様であるのでその説明は省略する。
【００３１】
このように、本発明のパルス発生装置によれば遅延回路190を構成する複数段のインバータ回路の各々が本発明に係る電流源装置200から駆動電流の供給を受けるように構成されているので回路全体が停止状態にある場合には、駆動電流の供給が行われず消費電力を低減させることが可能であり、回路の起動時においては起動直後から速やかに所望の駆動電流が電流源装置より各インバータ回路に供給されるので、起動直後から安定したパルス幅を有する出力パルスを得ることができる。本発明に係るパルス回路400は、例えば起動前のスタンバイ電流がゼロであることが要求される半導体メモリ回路におけるアドレス遷移をトリガとするパルス発生装置に利用することができる。
（変形例１）
図６は、上記第２実施例において示したリングオシレータ装置300の変形例を示す等価回路図である。本実施例に係るリングオシレータ装置300ａは、ｎ段（ｎは奇数）のインバータ回路180-1〜180-nのうち奇数番目のインバータ回路の各々の出力に電位固定用のPMOSトランジスタP60のドレインが接続される。PMOSトランジスタ60のソースは電源電圧Vccに接続され、ゲートには外部より起動信号ENが供給される。一方、偶数番目のインバータ回路の各々の出力に電位固定用のNMOSトランジスタN60のドレインが接続される。NMOSトランジスタN60のソースは接地電位に接続され、ゲートには外部より起動信号ENBが供給される。他の構成部分については上記第２実施例と同様であるのでその説明は省略する。尚、図６においては電流源装置200の構成部分の記載は省略されている。
【００３２】
かかる構成のリングオシレータ装置300aにおいて、オシレータ装置300aが停止状態にあるときには、起動信号ENはLowレベルに設定され、起動信号ENBはHighレベルに設定される。これにより、電位固定用のPMOSトランジスタP60およびNMOSトランジスタN60は共にオン状態となり、奇数番目のインバータ回路の出力はHighレベルに固定され、偶数番目のインバータ回路の出力はLowレベルに固定されることになる。すなわち、オシレータ装置300aの停止状態においては各インバータの接続点にはHighレベルとLowレベルが交互に現れるように電位が固定されるのである。尚、初段のインバータ回路180-1に関しては入力と出力が共にHighレベルに固定されることになる。上記したように停止状態においてはVBNラインの電位は接地電位レベルであるのでN13はオフ状態であり、貫通電流は流れないようになっている。オシレータ装置300aの停止状態において、上記に如く各インバータの入出力電圧を固定しておくことにより、オシレータ装置の起動直後から安定した周波数出力を得ることが可能となる。すなわち、上記した停止状態における各インバータの入出力点の電位の状態は、オシレータ装置の正常動作において初段のインバータ回路180-1の入力がHighレベルに反転した瞬間の状態に相当する。つまり、オシレータ装置が停止状態にあるときから既に正常動作時における一状態をとるように各部の電位が固定され、且つ起動直後から電流源装置200の作用によって駆動電流の供給が開始されるので、起動直後から速やかに所望の周波数出力が得られるようになるのである。尚、オシレータ装置を起動する際には、起動信号ENをHighレベルとし、起動信号ENBをLowレベルとし、各電位固定用トランジスタP60およびN60をオフ状態とし、電位固定を解除する。
【００３３】
図７は、第３実施例において示したパルス発生装置400の変形例を示す等価回路図である。上記した電位固定用トランジスタは、第３実施例で示したパルス発生装置400にも適用可能である。すなわち、本実施例係るパルス発生装置400aは遅延回路190を構成するインバータ回路190-1〜190-ｎの各々の出力に上記オシレータ装置300aの場合と同様、電位固定用のPMOSトランジスタP60とNMOSトランジスタN60を交互に配置する。尚、図７においては電流源装置200の構成部分の記載は省略されている。かかる構成のパルス発生装置において、パルス発生装置が停止状態にあるときには、起動信号ENはLowレベルに設定され、起動信号ENBはHighレベルに設定される。これにより、電位固定用のPMOSトランジスタP60およびNMOSトランジスタN60は共にオン状態となり、奇数番目のインバータ回路の出力はHighレベルに固定され、偶数番目のインバータ回路の出力はLowレベルに固定されることとなる。さらに、停止状態においては入力端子INをLowレベルに設定する。これにより、全てのインバータ回路の入出力の電位は逆相となる。また、AND回路191の出力は、入力端子INがLowレベルに設定されるためLowレベルとなる。かかる停止時における各部の電位の状態はパルス発生装置の正常動作において入力端子INがLowレベルにあるときの状態に相当し、従って、パルス発生のトリガが入力される前の状態に相当する。つまり、パルス発生装置400aが停止状態にあるときから既に正常動作時における一状態をとるように各部の電位が固定され、且つ起動直後から電流源装置200の作用によって駆動電流の供給が開始されるので、起動直後から速やかに所望のパルス出力が得られるようになるのである。尚、パルス発生装置を起動する際には、起動信号ENをHighレベルとし、起動信号ENBをLowレベルとし、各電位固定用トランジスタP60およびN60をオフ状態とし、電位固定を解除する。
（変形例２）
図８は、第３実施例において示したパルス発生装置400の第２の変形例を示す等価回路図である。本実施例に係るパルス発生装置400bは、電流源装置の出力部130aの構成が第３実施例と異なる。すなわち、本実施例に係るパルス発生装置400bは、ｎ段（ｎは奇数）のインバータ回路190-1〜190-nのうち、奇数番目のインバータ回路を構成するPMOSトランジスタP50は、電流源装置の出力段PMOSトランジスタP13を介さず、直接電源電圧Vccに接続される。一方、偶数番目のインバータ回路を構成するNMOSトランジスタN50は、電流源装置の出力段NMOSトランジスタN13を介さず直接接地電位に接続される。尚、図８においては、電流源装置200の構成部分の記載は省略されている。
【００３４】
かかる構成のパルス発生装置400bにおいて、パルス発生装置が停止状態にあるときには、入力端子INをLowレベルとする。これにより、初段のインバータ回路190-1を構成するPMOSトランジスタP50 がオン状態となり出力がHighレベルとなる。その結果、２番目のインバータ回路190-2には、Highレベルが入力されNMOSトランジスタN50がオン状態となるため、Lowレベルを出力する。このように、パルス発生装置が停止状態にあるときに全てのインバータ回路の入出力の電位は逆相となる。また、AND回路191の出力は、入力端子INがLowレベルに設定されるためLowレベルとなる。かかる停止時における各部の電位の状態はパルス発生装置の正常動作において入力端子INがLowレベルにあるときの状態に相当し、従って、パルス発生のトリガが入力される前の状態に相当する。つまり、パルス発生装置が停止状態にあるときから既に正常動作時の一状態をとるように各部の電位が固定され、且つ起動直後から電流源装置によって駆動電流の供給が開始されるので、起動直後から速やかに所望のパルス出力が得られるようになるのである。
【図面の簡単な説明】
【００３５】
【図１】従来の電流源装置の構成例を示す等価回路図である。
【図２】本発明の実施例である電流源装置の構成を示す等価回路図である。
【図３】（ａ）は従来の電流源装置における各部の動作波形を示す図である。（ｂ）は、本発明の実施例である電流源装置における各部の動作波形を示す図である。
【図４】本発明の実施例であるオシレータ装置の構成を示す等価回路図である。
【図５】本発明の実施例であるパルス発生装置の構成を示す等価回路図である。
【図６】本発明の他の実施例であるオシレータ装置の構成を示す等価回路図である。
【図７】本発明の他の実施例であるパルス発生装置の構成を示す等価回路図である。
【図８】本発明の他の実施例であるパルス発生装置の構成を示す等価回路図である。
【符号の説明】
【００３６】
１４０  基準電圧生成部
１３０  出力部
１５０  駆動部
１６０  VBN起動回路
１７０  VBP起動回路
１８０  リングオシレータ
１８０-１〜１８０-ｎ  インバータ回路
１９０  遅延回路
１９０-１〜１９０-ｎ  インバータ回路
１９１  ＡＮＤ回路
Ｐ１３  出力段ＰＭＯＳトランジスタ
Ｎ１３  出力段ＮＭＯＳトランジスタ
Ｐ６０  電位固定用ＰＭＯＳトランジスタ
Ｎ６０  電位固定用ＮＭＯＳトランジスタ
【図１】
0004417989.tif 000002
【図２】
0004417989.tif 000003
【図３】
0004417989.tif 000004
【図４】
0004417989.tif 000005
【図５】
0004417989.tif 000006
【図６】
0004417989.tif 000007
【図７】
0004417989.tif 000008
【図８】
0004417989.tif 000009