(57)【特許請求の範囲】
【請求項１】
同電位にプリチャージされる第１及び第２出力バスラインに接続された複数のスイッチ回路と、該複数のスイッチ回路の１つを選択的にオンにする選択制御回路とを有し、各スイッチ回路は、
相補的な信号が供給される第１及び第２入力信号線の該第１入力信号線と該第１出力バスラインとの間及び該第２入力信号線と該第２出力バスラインとの間にそれぞれ接続され、選択制御信号に応じてオン／オフされる第１及び第２スイッチと、
該第１入力信号線と該第２出力バスラインとの間及び該第２入力信号線と該第１出力バスラインとの間にそれぞれ接続され、オフにされる第１及び第２ダミースイッチと、
を有することを特徴とするマルチプレクサ。
【請求項２】
上記第１及び第２出力バスライン間の電位差を増幅するセンスアンプをさらに有することを特徴とする請求項１記載のマルチプレクサ。
【請求項３】
請求項１又は２記載のマルチプレクサが形成されていることを特徴とする半導体装置。
【請求項４】
同電位にプリチャージされる第１及び第２データバスラインに接続された複数のコラム回路を有するメモリ回路において、各コラム回路は、ロウアドレスに応じて活性化されるワード線に接続された制御入力端と、第１及び第２ビット線にそれぞれ接続され該制御入力端が活性である時に記憶内容に応じた相補的な電位を出力する第１及び第２データ端とを有するメモリセルと、該第１ビット線と該第１データバスラインとの間及び該第２ビット線と該第２データバスラインとの間にそれぞれ接続され、コラムアドレスに応じてオン／オフされる第１及び第２コラムスイッチと、
該第１ビット線と該第２データバスラインとの間及び該第２ビット線と該第１データバスラインとの間にそれぞれ接続され、オフにされる第１及び第２ダミーコラムスイッチと、
を有することを特徴とするメモリ回路。
【請求項５】
上記第１及び第２コラムスイッチをオンにする前に上記第１及び第２ビット線並びに上記第１及び第２データバスラインをプリチャージするチャージ回路、
をさらに有することを特徴とする請求項４記載のメモリ回路。
【請求項６】
上記プリチャージ回路は、上記相補的な電位のうち高い方と同じ電位でプリチャージすることを特徴とする請求項５記載のメモリ回路。
【請求項７】
上記第１ダミーコラムスイッチは、上記第１ビット線と上記第２データバスラインとの間に並列接続された第１ｐＭＯＳトランジスタと第１ｎＭＯＳトランジスタとを有し、上記第２ダミーコラムスイッチは、上記第２ビット線と上記第１データバスラインとの間に接続された第２ｐＭＯＳトランジスタと第２ｎＭＯＳトランジスタとを有する、
ことを特徴とする請求項５記載のメモリ回路。
【請求項８】
上記メモリセルは、
相補的な電位をもつ第１端と第２端を有するフリップフロップと、
該第１端と上記第１データ端との間に接続された第１電流路と第１制御入力端とを備えた第１スイッチと、
該第２端と上記第２データ端との間に接続された第２電流路と第２制御入力端とを備えた第２スイッチと、
を有し、該メモリセルの上記制御入力端は該第１及び第２制御入力端を有することを特徴とする請求項４乃至７のいずれか１つに記載のメモリ回路。
【請求項９】
請求項４乃至８のいずれか１つに記載のメモリ回路が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、相補信号入出力かつプリチャージ型のマルチプレクサ並びにこれを用いたメモリ回路及び半導体装置に関する。
【従来の技術】
図７は、従来のマルチプレクサ１０の概略回路図である。図７中、＊が付加された信号及び信号線は、ロウアクティブであることを示している。
このマルチプレクサ１０は、例えばメモリ回路のコラム選択回路として用いられる。図７では簡単化のために、マルチプレクサ１０が４ビット入力である場合を示している。
入力信号線ＳＩ１〜ＳＩ４はそれぞれ、スイッチ１１〜１４を介してデータバスラインＤＢに接続され、入力信号線ＳＩ１〜ＳＩ４と相補的な＊ＳＩ１〜ＳＩ４はそれぞれスイッチ１５〜１８を介して、データバスラインＤＢと相補的なデータバスライン＊ＤＢに接続されている。スイッチ１１〜１８はいずれも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列接続された構成である。スイッチ１１〜１４のＮＭＯＳトランジスタのゲートにはそれぞれ、デコーダ２０の出力が供給される入力選択線Ｃ１〜Ｃ４が接続され、スイッチ１１〜１４のＰＭＯＳトランジスタのゲートにはそれぞれ、入力選択線Ｃ１〜Ｃ４と相補的な入力選択線＊Ｃ１〜＊Ｃ４が接続されている。デコーダ２０は、出力イネーブル信号ＥＮが活性の時、２ビットの選択制御信号ＳＥＬの値に応じて一対のスイッチをオンにする。
データバスラインＤＢ及び＊ＤＢは、チャージ回路２１の出力端に接続され、選択制御前にプリチャージ信号＊ＰＣＧが低レベルにされて、入力データ信号の高レベルと同じ電位でプリチャージされる。データバスラインＤＢと＊ＤＢの電位差はセンスアンプ回路２２に供給され、増幅されて相補的な出力信号ＳＯ及び＊ＳＯとして取り出される。
図８は、図７の入力信号線ＳＩ１及び＊ＳＩ１が選択され、信号ＳＯ及び＊ＳＯとして出力される場合の動作を示す波形図である。
最初、出力イネーブル信号ＥＮが不活性でスイッチ１１〜１８が全てオフである。この状態でプリチャージ信号＊ＰＣＧが低レベルになって、チャージ回路２１によりデータバスラインＤＢ及び＊ＤＢが高レベルにプリチャージされる。この間に、４ビットのデータがマルチプレクサ１０に供給される。図７中に示すように、入力信号線ＳＩ１及び＊ＳＩ２〜＊ＳＩ４が高レベル（‘Ｈ’）で、入力信号線＊ＳＩ１及びＳＩ２〜ＳＩ４が低レベル（‘Ｌ’）であるとする。
次に、プリチャージ信号＊ＰＣＧが高レベルになって、このプリチャージが停止され、データバスラインＤＢ及び＊ＤＢがフローティング状態になる。一方、出力イネーブル信号ＥＮが活性になって、デコーダ２０により入力選択線Ｃ１及び＊Ｃ１がそれぞれ高レベル及び低レベルに遷移し、スイッチ１１及び１５がオンになる。入力信号線＊ＳＩ１が低レベルであるので、データバスライン＊ＤＢからスイッチ１１を介し入力信号線ＳＩ１へ正電荷が移動して、データバスライン＊ＤＢの電位が低下する。メモリの場合、入力信号線ＳＩ１〜ＳＩ４及び＊ＳＩ１〜ＳＩ４の抵抗と寄生容量及びスイッチ１１〜１８のオン抵抗が比較的大きいので、抵抗と容量の積である時定数が比較的大きく、この電位の低下は緩やかである。
センスアンプ駆動信号ＳＡＤが高レベルになってセンスアンプ回路２２が活性化され、これによりデータバスラインＤＢと＊ＤＢの電位差が増幅され、出力信号ＳＯ及び＊ＳＯとして出力される。ノイズによるセンスアンプ回路２２の誤動作を防止するため、データバスラインＤＢと＊ＤＢの電位差ΔＶが約１００ｍＶになったと想定される時点でセンスアンプ回路２２が活性化される。
ここで、全トランジスタの閾値を低下させれば、動作を高速化することができる。
しかし、トランジスタスイッチ１１〜１８の閾値も低下するので、これらのオフ時のリーク電流が増加し、高レベルのデータバスラインＤＢからスイッチ１２〜１４を介し低レベルの入力信号線ＳＩ２〜ＳＩ４へ移動する正電荷の量が増加し、データバスライン＊ＤＢのみならずデータバスラインＤＢの電位も低下する。このため、電位差ΔＶが約１００ｍＶに達するまでの時間が長くなり、センスアンプ回路２２の活性化開始時点を遅らせなければならず、高速化が妨げられる。
また、マルチプレクサ１０の４ビット入力データ値に応じてこのリーク電流が異なるので、データバスラインＤＢと＊ＤＢの電位差にばらつきが生ずる。設計においては、最悪条件下でも誤動作しないようにしなければならず、このばらつきは動作の高速化を妨げる。
【発明が解決しようとする課題】
本発明の目的は、このような問題点に鑑み、オフ状態のスイッチに流れるリーク電流により生ずる相補的なデータバスライン対の電位差のばらつきを低減して動作を高速化することが可能なマルチプレクサ並びにこれを用いたメモリ回路及び半導体装置を提供することにある。
【課題を解決するための手段及びその作用効果】
本発明によるマルチプレクサの一態様では、同電位にプリチャージされる第１及び第２出力バスラインに接続された複数のスイッチ回路と、該複数のスイッチ回路の１つを選択的にオンにする選択制御回路とを有し、各スイッチ回路は、
相補的な信号が供給される第１及び第２入力信号線の該第１入力信号線と該第１出力バスラインとの間及び該第２入力信号線と該第２出力バスラインとの間にそれぞれ接続され、選択制御信号に応じてオン／オフされる第１及び第２スイッチと、
該第１入力信号線と該第２出力バスラインとの間及び該第２入力信号線と該第１出力バスラインとの間にそれぞれ接続され、オフにされる第１及び第２ダミースイッチとを有する。
この構成によれば、全てのスイッチ回路の第１及び第２スイッチがオフで、各スイッチ回路の第１及び第２入力信号線に相補的な信号が供給され、第１及び第２出力バスラインが同電位にプリチャージされている状態では、第１出力バスラインとこれにスイッチ及びダミースイッチを介して接続された入力信号線との間に流れるリーク電流の値は、第２出力バスラインとこれにスイッチ及びダミースイッチを介して接続された入力信号線との間に流れるリーク電流の値にほぼ等しくなる。このため、データバスラインＤＢと＊ＤＢの電位差は０を維持し、電位差を増幅するセンスアンプ回路２２にとっては、リーク電流が無い場合と同じである。
したがって、選択制御信号によりいずれか１つのスイッチ回路が選択された時、第１及び第２データバスライン間の電位差に対するリーク電流の影響は殆どなくなる。これにより、マルチプレクサに対する並列データ入力値に起因する該電位差のばらつきが防止されるとともに、リーク電流による該電位差の低減が抑制されて、動作の高速化が達成される。
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。図中、＊が付加された信号及び信号線はロウアクティブであることを示している。
［第１実施形態］
図１は、本発明の第１実施形態のマルチプレクサ１０Ａを示す概略回路図である。図７と同一構成要素には、同一符号を付してその説明を省略する。
このマルチプレクサ１０Ａでは、その動作の高速化を図るために全トランジスタの閾値が低く設定されている。このため、上述のようにオフ状態のスイッチに流れるリーク電流が増加する。
また、スイッチ１１〜１４を介してデータバスラインＤＢに接続された入力信号線ＳＩ１〜ＳＩ４と、データバスライン＊ＤＢとの間にそれぞれ、ダミースイッチ３１〜３４が接続され、スイッチ１５〜１８を介してデータバスライン＊ＤＢに接続された入力信号線＊ＳＩ１〜＊ＳＩ４と、データバスラインＤＢとの間にそれぞれ、ダミースイッチ３５〜３８が接続されている。
ダミースイッチ３１〜３８のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートはそれぞれ内部電源電位ＶＤＤ及びグランド電位ＧＮＤに接続されており、ダミースイッチ３１〜３８は常時オフになっている。ダミースイッチ３５〜３８はスイッチ１１〜１８と同一構成及び同一サイズであり、動作特性も同一である。デコーダ２０の出力の高レベル及び低レベルはそれぞれ内部電源電位ＶＤＤ及びグランド電位ＧＮＤであり、オフ状態のダミースイッチ３１〜３８はオフ状態のスイッチ１１〜１８と同一特性を有する。
他の点は、図７のマルチプレクサ１０と同一である。
図２は、図１の入力信号線ＳＩ１及び＊ＳＩ１が選択され、出力信号ＳＯ及び＊ＳＯとして出力される場合の動作を示す波形図であり、図８と対応している。
次に、この場合の動作を説明する。
最初、出力イネーブル信号ＥＮが不活性でスイッチ１１〜１８は全てオフである。この時、データバスラインＤＢ及び＊ＤＢはいずれもオフ状態のスイッチ又はダミースイッチを介して入力信号線ＳＩ１〜ＳＩ４及び＊ＳＩ１〜＊ＳＩ４に接続されている。また、プリチャージ信号＊ＰＣＧが低レベルで、チャージ回路２１によりデータバスラインＤＢ及び＊ＤＢが高レベルにプリチャージされる。
この間に、４ビットのデータがマルチプレクサ１０に供給される。
この状態で仮に、プリチャージ信号＊ＰＣＧを高レベルにしデータバスラインＤＢ及び＊ＤＢに対するプリチャージを停止させて、データバスラインＤＢ及び＊ＤＢをフローティング状態にすると、データバスラインＤＢ及び＊ＤＢから低レベルの入力信号線にリーク電流が流れる。しかし、マルチプレクサ１０Ａの４ビット入力値によらず、データバスラインＤＢ及び＊ＤＢのいずれからも、オフ状態のスイッチ１１〜１８又はダミースイッチ３１〜３８を介して４本の低レベル入力信号線へリーク電流が流れるので、データバスラインＤＢから入力信号線に流れるリーク電流とデータバスライン＊ＤＢから入力信号線に流れるリーク電流とが、同じ値になる。このため、データバスラインＤＢと＊ＤＢの電位差は０を維持し、電位差を増幅するセンスアンプ回路２２にとっては、リーク電流が無い場合と同じである。
したがって、次にプリチャージ信号＊ＰＣＧが高レベルになってプリチャージが停止されるとともに、出力イネーブル信号ＥＮが活性になってデコーダ２０により入力選択線Ｃ１及び＊Ｃ１がそれぞれ高レベル及び低レベルに遷移し、スイッチ１１及び１５がオンになった場合、データバスラインＤＢと＊ＤＢの電位差に対するリーク電流の影響は殆どなくなる。
これにより、マルチプレクサ１０Ａの４ビット入力値に起因するデータバスラインＤＢと＊ＤＢとの電位差のばらつきが防止されるとともに、リーク電流によるデータバスラインＤＢと＊ＤＢとの電位差の低減が抑制され、図２に示すように従来よりも早い時点でセンスアンプ回路２２を活性化させることが可能となり、高速化が達成される。
他の点は、図８に関し説明した動作と同一である。
［第２実施形態］
図３は、図１のマルチプレクサ１０Ａを用いた本発明の第２実施形態のＳＲＡＭ回路を示す概略図である。
簡単化のために、図３には２行４列のメモリセルＭＣ１１〜ＭＣ１４及びＭＣ２１〜ＭＣ２４を備えたメモリセルアレイが示されている。このＳＲＡＭ回路は、ＳＲＡＭメモリデバイス又はプロセッサなどの半導体装置に形成されている。
このＳＲＡＭ回路では、相補的な一対のデータバスラインＤＢ及び＊ＤＢに、コラム回路４１〜４４が接続されている。
コラム回路４１では、メモリセルＭＣ１１の制御入力端がワード線ＷＬ１に接続され、メモリセルＭＣ１１の第１及び第２のデータ端がそれぞれビット線Ｂ１及び＊Ｂ１に接続されている。メモリセルＭＣ１１は、ワード線ＷＬ１が活性のとき、記憶内容に応じた相補的な電位をビット線Ｂ１及び＊Ｂ１へ出力する。メモリセルＭＣ２１についてもメモリセルＭＣ１１と同様であり、その制御入力端はワード線ＷＬ２に接続されている。ワード線ＷＬ１及びＷＬ２はロウデコーダ５０の出力端に接続され、ロウデコーダ５０が活性の時、ロウアドレスＲＡの値に応じてロウデコーダ５０の出力の１つが活性化される。ビット線Ｂ１及び＊Ｂ１はチャージ回路５１の出力端に接続され、メモリセルのアクセス開始前に、メモリセルが出力する相補的な電位のうち高い方と同じ電位になるように充電される。
ビット線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４及びコラムアドレスＣＡはそれぞれ図１の入力信号線ＳＩ１〜ＳＩ４、＊ＳＩ１〜＊ＳＩ４及び選択制御信号ＳＥＬに対応している。
マルチプレクサ１０Ａ中のコラムスイッチ１１、１５、ダミーコラムスイッチ３１及び３２は、コラム回路４１の構成要素である。
コラム回路４２〜４４はいずれも、コラム回路４１と同一構成である。
センスアンプ回路２２で増幅された電圧の論理値は、出力回路５５でラッチされ、さらに電圧が外部レベルに変換されて、データ入出力端子５６から取り出される。データ入出力端子５６はまた、入力回路５７を介してデータバスラインＤＢ及び＊ＤＢに接続され、入力回路５７は入力電圧レベルを内部電圧レベルに変換してラッチする。
動作のタイミングは、制御回路６０により制御される。すなわち、コラム回路４１〜４４のチャージ回路５１〜５４並びにチャージ回路２１のオン／オフ、デコーダ２０及び５０並びにセンスアンプ回路２２の活性化及び不活性化のタイミング、並びに出力回路５５及び入力回路５７でのラッチのタイミングは、制御回路６０により従来と同様に制御される。
図４は、図３中のコラム回路４１びチャージ回路２１のより詳細な構成を示す。
メモリセルＭＣ１１は、６トランジスタＳＲＡＭセルであり、クロス接続されたＮＭＯＳトランジスタＱ１とＱ２のノードＮ１及びＮ２がそれぞれ、一方ではクロス接続されたＰＭＯＳトランジスタＱ３及びＱ４を介し共に内部電源電位ＶＤＤに接続され、他方ではＮＭＯＳトランジスタＱＡ及びＱＢを介しビット線Ｂ１及び＊Ｂ１に接続され、ＮＭＯＳトランジスタＱＡ及びＱＢのゲートが共にワード線ＷＬ１に接続されている。
ビット線Ｂ１及び＊Ｂ１はそれぞれ、チャージ回路５１のＰＭＯＳトランジスタＱ５及びＱ６を介して内部電源電位ＶＤＤに接続され、ＰＭＯＳトランジスタＱ５及びＱ６のゲートには図３の制御回路６０からプリチャージ信号＊ＰＣＧが供給される。同様に、データバスラインＤＢ及び＊ＤＢはそれぞれ、チャージ回路２１のＰＭＯＳトランジスタＱ７及びＱ８を介して内部電源電位ＶＤＤに接続され、ＰＭＯＳトランジスタＱ７及びＱ８のゲートにはプリチャージ信号＊ＰＣＧが供給される。
図５は、図３のメモリセルＭＣ１１の記憶内容を読み出す場合の動作を示す波形図である。
次に、この場合の動作を説明する。
メモリセルＭＣ１１では、図４において、ノードＮ１及びＮ２がそれぞれ高レベル及び低レベルでＰＭＯＳトランジスタＱ３及びＱ４がそれぞれオン及びオフ、ＮＭＯＳトランジスタＱ１及びＱ２がそれぞれオフ及びオンになっているとする。
最初、デコーダ２０及び５０が不活性にされて、スイッチ１１〜１８がオフ、ワード線ＷＬ１及びＷＬ２が低レベルでＮＭＯＳトランジスタＱＡ及びＱＢがオフになっている。センスアンプ回路２２も不活性になっている。また、プリチャージ信号＊ＰＣＧが低レベルで、ビット線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４、データバスラインＤＢ及び＊ＤＢが内部電源電位ＶＤＤでプリチャージされている。
プリチャージ信号＊ＰＣＧが高レベルに遷移してこのプリチャージが停止され、データバスラインＤＢ及び＊ＤＢ並びにビット線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ４がフローティング状態になる。一方、コラムデコーダ２０が活性化され、入力選択線Ｃ１及び＊Ｃ１がそれぞれ高レベル及び低レベルに遷移してコラムスイッチ１１及び１５がオンになる。この状態では、ビット線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４、データバスラインＤＢ及び＊ＤＢのいずれも高レベルであるので、データバスラインＤＢと＊ＤＢの電位差は０である。
次に、ワード線ＷＬ１が高レベルに遷移して図４のＮＭＯＳトランジスタＱＡ及びＱＢがオンになる。ビット線＊Ｂ１上の正電荷はＮＭＯＳトランジスタＱＢ及びＱ２を通ってグランドに流れ、ビット線＊Ｂ１の電位が低下する。
メモリセルＭＣ１２〜ＭＣ１４についても同様であり、記憶内容に応じて各ビット線対の一方の電位が低下する。
上述のように、データバスラインＤＢ及び＊ＤＢからオフ状態のスイッチを介してビット線へ流れるリーク電流はほぼ同じ値であるので、記憶状態によるデータバスラインＤＢと＊ＤＢの電位差のばらつきは殆どなく、従来よりも早期にセンスアンプ２２を活性化させることができる。
この電位差が１００ｍＶ程度になったと想定される時点で、センスアンプ回路２２が活性化され、該電位差を増幅した信号がセンスアンプ回路２２から出力される。この出力の論理値は、出力回路５５でラッチされ、さらに電圧が外部レベルに変換されてデータ出力端子５６から取り出される。
次に、ロウデコーダ５０が不活性にされてワード線ＷＬ１が低レベルに遷移し、メモリセルＭＣ１１〜ＭＣ１４とビット線対との間が遮断される。
次に、コラムデコーダ２０が不活性になってスイッチ１１及び１５がオフになり、また、チャージ回路５１〜５４及び２１がオンになって上記プリチャージが行われる。これにより、データバスラインＤＢと＊ＤＢの電位差が０になる。
本第２実施形態によれば、上記理由により従来よりも早期にセンスアンプ２２を活性化させることができるので、メモリアクセスの高速化が実現できる。
［第２実施形態］
図６は、本発明の第２実施形態の、ＳＲＡＭ回路を構成するコラム回路４０Ａびチャージ回路２１を示す、図４に対応した図である。
このコラム回路４０Ａでは、図４の６トランジスタＳＲＡＭセルＭＣ１１の替わりに、４トランジスタＳＲＡＭセルＭＣ１１Ａが用いられ、ワード線＊ＷＬ１の電位でオン／オフされるスイッチがＰＭＯＳトランジスタＱＣ及びＱＤで構成されている。
例えば、ノードＮ１及びＮ２がそれぞれ高レベル及び低レベルでＮＭＯＳトランジスタＱ１及びＱ２がそれぞれオフ及びオンになっていると時、ワード線＊ＷＬ１が低レベルに遷移してＰＭＯＳトランジスタＱＣ及びＱＤがオンになると、ビット線＊Ｂ１上の正電荷はＰＭＯＳトランジスタＱＤ及びＮＭＯＳトランジスタＱ２を通ってグランドに流れ、ビット線＊Ｂ１の電位が低下する。ノードＮ２の電位は、ビット線＊Ｂ１の電位とＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ２のオン抵抗の比により定まり、この電位がＮＭＯＳトランジスタＱ１の閾値電圧以下になるように設計されている。したがって、ＮＭＯＳトランジスタＱ１はオフを維持する。
他の点は、上記第１実施例と同一である。
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記実施形態ではメモリセルがＳＲＡＭセルである場合について説明したが、本発明は複数の相補ビット線対と１対の相補データバスライン対との間にスイッチが接続されたすべてのメモリ回路に適用可能である。また、本発明のマルチプレクサは、メモリ回路以外の各種デジタル回路に適用可能である。
さらに、上記実施形態ではデータバスラインＤＢ及び＊ＤＢを高レベルにプリチャージする場合を説明したが、データバスラインＤＢと＊ＤＢとを同電位にプリチャージすればよく、低レベル、又は高レベルと低レベルの中間電位にプリチャージする場合であっても、本発明の効果が得られる。
また、マルチプレクサの選択制御回路として、デコーダの替わりに、１ビットのみ選択ビット（例えば‘１’）にされるレジスタやシフトレジスタを用いてもよい。
スイッチは、オン／オフ制御できるものであればよく、ＦＥＴに限定されず、バイポーラトランジスタであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のマルチプレクサ１０Ａを示す概略回路図である。
【図２】図１の入力信号線ＳＩ１及び＊ＳＩ１が選択される場合の動作を示す波形図である。
【図３】図１のマルチプレクサを用いた本発明の第２実施形態のＳＲＡＭ回路を示す概略図である。
【図４】図３中のコラム回路４１びチャージ回路２１のより詳細な構成を示す図である。
【図５】図３のメモリセルＭＣ１１の記憶内容を読み出す場合の動作を示す波形図である。
【図６】本発明の第２実施形態のコラム回路びチャージ回路を示す、図４に対応した図である。
【図７】従来のマルチプレクサの概略回路図である。
【図８】図７の入力信号線ＳＩ１及び＊ＳＩ１が選択される場合の動作を示す、図２と対応した波形図である。
【符号の説明】
１０、１０Ａ  マルチプレクサ
１１〜１８  スイッチ
２０  デコーダ
２１、５１〜５４  チャージ回路
２２  センスアンプ回路
３１〜３８  ダミースイッチ
４１〜４４  コラム回路
５０  ロウデコーダ
５５  出力回路
６０  制御回路
ＭＣ１１〜ＭＣ２４、ＭＣ１１Ａ  メモリセル
ＳＩ１〜ＳＩ４  入力信号線
ＳＯ、＊ＳＯ  データバスライン
ＳＥＬ  選択制御信号
＊ＰＣＧ  プリチャージ信号
ＳＡＤ  センスアンプ駆動信号
Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４  ビット線
ＤＢ、＊ＤＢ  データバスライン
Ｃ１〜Ｃ４、＊Ｃ１〜＊Ｃ４  入力選択線
ＲＡ  ロウアドレス
ＣＡ  コラムアドレス
ＷＬ１、ＷＬ２、＊ＷＬ１  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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