(57)【特許請求の範囲】
【請求項１】
チャネル部の周囲に設けられた複数のゲート電極を有する電界効果トランジスタにおいて、前記複数のゲート電極と前記チャネル部とに挟まれ、前記チャネル部上に設けられた各々のゲート絶縁膜に対して、前記各々のゲート絶縁膜に対して垂直方向の容量電圧特性を計算する容量電圧特性算出ステップと、
算出された前記容量電圧特性と、予め測定により得られた前記各々のゲート絶縁膜に対する容量電圧特性とを用いて前記電界効果トランジスタが有するフラット・バンド電圧を求めるステップと、
測定により求めた前記前記電界効果トランジスタの反転層容量、蓄積層容量、および空乏層容量と前記フラット・バンド電圧とを用いて実効縦電界を算出するステップと、
前記反転層容量と、前記電界効果トランジスタのソース・ドレイン間の電流電圧特性から算出される実効移動度とを用いて前記電界効果トランジスタのゲート絶縁膜界面におけるラフネス散乱移動度を抽出するステップと、を有し、
抽出された前記ラフネス散乱移動度をデバイス‐回路シミュレータに入力し前記複数のゲート電極を有する電界効果トランジスタを具備してなる半導体回路の回路特性を抽出することを特徴とする半導体素子パラメータ抽出方法。
【請求項２】
前記容量電圧特性の算出は、前記各々のゲート絶縁膜に対して垂直方向の電子または正孔の波動関数に量子効果を取り入れ、
さらに前記電界効果トランジスタのゲート部におけるゲート空乏化現象を古典近似することを特徴とする請求項１に記載の半導体素子パラメータ抽出方法。
【請求項３】
前記フラット・バンド電圧を求めるステップは、
予め測定用に準備した蓄積型トランジスタの蓄積層容量の実測値と、算出された前記容量電圧特性とを比較することによって、複数のゲート絶縁膜と、それぞれのゲートに対応した複数の電圧の組として決まるフラット・バンド電圧を算出することを特徴とする請求項１に記載の半導体素子パラメータ抽出方法。
【請求項４】
前記複数ゲート電極のうち、相対向する二つのゲート電極およびそれぞれに接して設けられた二つのゲート絶縁膜と、それらに挟まれたチャネル部に対して、
予め測定用に準備した蓄積型トランジスタを測定して得られた蓄積層容量と、予め測定用に準備した反転型トランジスタを測定して得られた反転層容量および前記二つのゲート電極の一方のゲート空乏容量と、前記容量電圧特性算出ステップによって得られる容量特性の計算値とを比較することによって、それぞれのゲート絶縁膜の膜厚と前記チャネル部の膜厚とを算出し、算出されたそれぞれの膜厚を前記デバイス‐回路シミュレータに入力して半導体回路特性を抽出することを特徴とする請求項１に記載の半導体素子パラメータ抽出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子パラメータ抽出方法に関し、特に、複数のゲート電極を有する電界効果トランジスタ並びに該トランジスタ搭載した回路特性を抽出することを特徴とする半導体素子パラメータ抽出方法に関する。
【背景技術】
【０００２】
LSIの開発工程において回路シミュレーションは試作前にあらかじめ回路の特性予測を行い、開発期間の短縮を図る上で重要な工程である。従来の標準的な回路シミュレーションでは、回路を構成する基本素子であるトランジスタの電流電圧特性は物理モデルに基づかない単純なモデルを用いて記述されてきた。代表例はBSIM (Berkey short-channel IGFET model )である。このモデルではシミュレーションで正しく回路動作を再現させるために必要なデバイスパラメータの数は、LSIの微細化およびプロセスの複雑化に対応して年々増加し、またデバイスパラメータの合わせこみもこの先、年々困難になることが予想される。このような背景のもと近年では、HiSim (Hirosima-university STARC IGFET Model)に代表されるトランジスタの物理モデルに基づいた回路シミュレーションモデルが提案されている。一般的なモデルにおいて図３および図４で表される様なトランジスタ（Metal Oxide Semiconductor Field Effect Transistor, MOSFETと略）のソース・ドレイン間に流れる電流Iは、ゲート界面での反転層電荷密度と移動度の積を用いて以下のように決定される。
【０００３】
【数１】
0004448533.tif 000002
ここでLとWは図４に示した通りであり、Vdsはソース・ドレイン間電圧とする。式(１)中の移動度μ(V)は反転層中の電子または正孔が受ける散乱により決まり、回路シミュレータの電流特性に必要な素子パラメータの1つである。
【０００４】
上記移動度の大きさを決める散乱機構を要因ごとに分類すると、主なものにチャネル構成原子の格子振動、チャネル不純物との相互作用およびチャネルとゲート界面の凹凸によるものがあり、それぞれ、フォノン散乱、クーロン散乱およびラフネス散乱とよばれる。
【０００５】
これらの移動度への寄与は以下の式で表されるMatthiessen則に従う。
【０００６】
【数２】
0004448533.tif 000003
ここでμは測定される移動度であり、μph、μimp、μrsはそれぞれ散乱機構がフォノン散乱、クーロン散乱およびラフネス散乱のみのときの移動度である。
【０００７】
一定温度のもとではフォノン散乱は一定であり、クーロン散乱はチャネル不純物密度および反転層電荷密度によって決まる。一方ラフネス散乱は、ゲート界面と反転層電荷の相互作用によるので、この大きさはゲート酸化膜の材料、界面の状態など個々の製造プロセスに依存する。したがって、回路シミュレータに素子パラメータとして実装する際には、ラフネス散乱は各種製造プロセスによるデバイスに対する依存性を抽出することが必要不可欠である。
【０００８】
次にラフネス散乱移動度の抽出方法について説明する。
ラフネス散乱移動度は、反転層電荷とゲート酸化膜界面の相互作用で決まるため、反転層の電荷中心とゲート絶縁膜との距離に依存する。また、この距離はゲート絶縁膜に垂直方向の電界によって変化する。したがって図３および図４で表されるようなバルク型MOSFETでは、移動度の散乱因子の依存性は通常、実効縦電界Eeffとよばれる量を軸にプロットした図を用いて評価される。ここで実効縦電界はチャネル中に形成された空乏層電荷密度をQdep、反転層電荷密度をQinv、シリコンの誘電率をεsiとするとき、以下の式によって表される。
【０００９】
【数３】
0004448533.tif 000004
ここでηはNMOSFETでは1/2、PMOSFETでは1/3で定義される。
なお移動度は(１)式において、実効移動度と呼ばれるVdsが電流値に比例する線形領域の値を用いて評価する。
【００１０】
【数４】
0004448533.tif 000005
通常実効電界は0 MV/cmから1 MV/cm程度の大きさを持つ。1 MV/cmに近い高電界側では、反転層電荷密度は高くなり、反転層の電荷中心はゲート界面に近づく。このときクーロン散乱は電気的な遮蔽効果によって弱まるので、ラフネス散乱はクーロン散乱と比較して相対的に支配的となる。このため一定温度のもとでは様々な異なるチャネル不純物濃度のバルク型トランジスタについて移動度をEeffでプロットした曲線は高電界側で重なる一つの包絡線を形成することが、たとえばアイ・イー・イー・イー  トランザクション  オン  エレクトロンデバイス  第41巻、2357頁、1994（IEEE Transactions on Electron Devices, vol. 41 p.2357, 1994）などで報告されている。
この包絡線は、デバイス個々のゲート絶縁膜厚や不純物濃度によらず一定の値をとるためuniversal mobility curveとよばれ、これを抽出することによりラフネス散乱の素子パラメータは決定される。
【００１１】
バルク型トランジスタでの式(１)中のQinv、Qdepの決定方法は、例えば(D. K. Schroder, “Semiconductor Material and Device Characterization 2nd Edition” Wiley-Interscience Publication, John Wiley & Sons Inc, pp. 541 (1998). )で説明されているように、split-CV法で得た反転層容量(Cinv)と蓄積層容量(Cacc)を以下の式
【００１２】
【数５】
0004448533.tif 000006
【００１３】
【数６】
0004448533.tif 000007
で求めることにより得られる。ここで、Vはトランジスタに印加されたゲート電圧、Vfbはフラットバンド電圧よばれチャネルの電荷密度が０となる電圧として定義される。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一般に、図５、図６、図７、および図８で表されるような複数ゲート電極を有するトランジスタでは、バルク型トランジスタと同じ方法では実効縦電界を導出することが出来ないために移動度の実効縦電界依存性を評価することは困難であった。したがって、このようなトランジスタにおいてラフネス散乱素子パラメータを抽出する方法はこれまで知られてこなかった。
【００１５】
この原因は二点ある。一点目は、複数ゲートのトランジスタでチャネル部が基板と絶縁膜によって隔離されている場合は、正孔の供給がされないために蓄積層容量が計測できないことである。二点目は、ゲートが複数あるためにあるゲート電圧を固定したもとで、他のゲート電圧を変化させる、あるいは複数のゲート電圧を同時に変化させるように使用したときに式(５)および式(６)に相当する積分の実行方法、ならびに式(６)の積分始端であるフラットバンド電圧の決定方法が不明確である点である。
【００１６】
本発明は、このように上記の問題に対する解決方法を与え、一般の複数ゲートを有するトランジスタにおいてもラフネス散乱に関する素子パラメータを抽出し回路シミュレータに組み込む方法を提供するために生み出されたものであり、詳細な内容は以下の記述で明らかにされる。
【００１７】
本発明の目的は、複数ゲートを有するトランジスタの界面ラフネスに関する素子パラメータ提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
以下では、図９のようなn個のゲート電極を有するトランジスタにおける、各ゲート絶縁膜界面でのラフネス散乱素子パラメータの抽出方法を説明する。
【００１９】
このトランジスタは電荷の蓄積する箇所はゲート電極部分およびチャネル部分のn+1箇所である。また、それぞれの箇所の電荷は、n箇所でのゲート電圧全ての関数として変化する。またそれぞれのゲート界面における電界は一般に全て異なるため式(１)で表されるバルクトランジスタの実効縦電界の定義は、それぞれのゲート界面における実効縦電界に拡張する。
【００２０】
バルクトランジスタにおいてゲート電極での電荷密度をQ1とすると電荷保存則よりQ1+Qinv+Qdep=0なので式(３)は以下のように書き換えることが出来る。
【００２１】
【数７】
0004448533.tif 000008
上の(7)式の定義を拡張することにより、それぞれのゲート界面における実効縦電界を定義する。
まず、各ゲートに1からnまでの番号を割り振り、j番目のゲートの電荷密度をQj、j番目のゲート界面に誘起される反転層電荷密度をQinvjと表記する。このときj番目のゲート界面における実効縦電界を以下の式で定義する。
【００２２】
【数８】
0004448533.tif 000009
なおηの定義はバルク型トランジスタと同一である。
【００２３】
次に、(５)式中の各ゲート電極における電荷およびゲート絶縁膜界面における反転層電荷密度の算出方法について説明する。
【００２４】
各ゲートのゲート電圧をVjと表記する。またソースおよびドレインの電圧をV０、チャネル内部の電荷密度はQ0と表記する。このときのソース、ドレインおよびゲート電圧の組を、ベクトル表記を用いて
【００２５】
【数９】
0004448533.tif 000010
と表す。なお、ソースおよびドレイン電極の電圧V0は、通常は0Vである。ただしソースおよびドレイン電圧に有限の電圧値を与えたもとでの測定も有用でありこの方法については、後に説明する。
【００２６】
各ゲート電極の電荷およびチャネル内部の電荷は、バルク型トランジスタと同様に測定によって得られた容量から算出する。まず、n個のゲート電極を持つトランジスタのj番目のゲート電極に対する容量について説明する。容量は電圧変化のもとでの電荷の変化量なので、この表記のもとではj番目のゲート電極の電圧Vi(1≦i≦n)を変化させて測定されたチャネルまたは各ゲートの容量は
【００２７】
【数１０】
0004448533.tif 000011
と表される。ただし、このとき、j番目以外のゲート電圧は一定値に固定されているとする。
【００２８】
容量測定は測定する端子の電流変化を計測することによって行う。測定する側の端子を以下Low端子、電位変化させる側の端子をHigh端子と表記すると、(１０)式においてj番目の端子をLow端子、i番目の端子をHigh端子にして測定する。またi=j≠0のときはHigh端子とLow端子が同一である。このときは、電荷保存則による以下の式
【００２９】
【数１１】
0004448533.tif 000012
をViで微分することによって得られる次式の右辺の測定値を用いることもできる。
【００３０】
【数１２】
0004448533.tif 000013
(１０)式でj=0としたとき、すなわち、ゲートとチャネルの間の容量については、変化させるi番目のゲート電圧以外は一定電圧に固定して、ゲート電極に対する容量と同様な方法で測定する。なお他の電圧を一定にしてVjを変化させると正もしくは負の方向に充分に大きな電圧のもとでは、i番目のゲート界面に反転層もしくは蓄積層が形成される。したがって以下ではをi番目のゲートに対する反転層容量、もしくは蓄積層容量と表記する。
【００３１】
上述したように、ここまでの容量測定では、ソースおよびドレイン電圧は０Vである。
一般に電磁気学において電圧は特定の基準値に対する変化量としてのみ意味を持つ量なので、(９)式中の各ゲート電極の電圧値は、ソースおよびドレイン電圧に対する相対値と解釈できる。したがって、(９)式で表される電圧値におけるトランジスタの内部の状態は(９)式のベクトルの各成分に同一の電圧を印加した次式で表される状態と同一であり
【００３２】
【数１３】
0004448533.tif 000014
である。
従って、split-CV法による測定でj番目のゲートに電圧Vjを与えてかつLow端子として測定する際には(１３)式中X=−Vjとして測定すればj番目の電極に有限の電圧を与えた状態と同等の容量を計測することができる。さらに(１３)式をXで微分すると(１２)式の左辺はV0を変化させたもとでの容量も含む以下の式によっても表される。
【００３３】
【数１４】
0004448533.tif 000015
また、一般に(１２)式および(１４)式に加え、静電磁気学におけるGreenの相反定理により以下の関係式も成立する。
【００３４】
【数１５】
0004448533.tif 000016
(１０)式で得られた容量を積分することによって電荷密度は算出される。各ゲート電極またはチャネルにおける電荷を算出する際には積分の始端では電荷密度が０となる電圧の組を選ぶ必要がある。この電圧は、チャネルの構造など様々な要因に依存するが、一般的に各ゲートに各ゲートとチャネル間の仕事関数差に相当する電圧を与えるとチャネルおよび全てのゲート電極において電荷密度は０となる。この電圧を、複数ゲートをもつトランジスタのフラットバンド電圧として定義する。このフラットバンド電圧は、後に説明する数値計算によって算出した蓄積層容量と測定した蓄積層容量を比較することによって得られる。
【００３５】
なお、図５、図６および図８のようなチャネルが直接基板と接してはおらず、絶縁層によって基板が隔離されているトランジスタについては、蓄積型トランジスタおよび反転型トランジスタの二種類の試験用デバイスを用意する。この二種類のトランジスタを用いて容量の測定をする。蓄積層容量は蓄積型トランジスタを用いて測定し、それ以外の容量は反転型トランジスタを用いて測定する。
【００３６】
次にチャネル内部および各ゲート内の電荷密度の算出方法について説明する。
ゲートの数がn個のトランジスタで各ゲート電圧が次式
【００３７】
【数１６】
0004448533.tif 000017
で表されるような電圧のときのj番目のゲート電極における電荷Qjは以下の式により算出される。
【００３８】
【数１７】
0004448533.tif 000018
ただし、
【００３９】
【数１８】
0004448533.tif 000019
をフラットバンド電圧とする。なおソースおよびドレイン電極の電圧は常に0である。
【００４０】
この計算式は以下の測定および算出手順に相当する。まず、V1以外をフラットバンド電圧に固定してV1についてVFB1からVG1まで変化させた式(５)の容量値を積分する。次にV1をVG1に固定しV3からVnをフラットバンド電圧に固定して、V2についてVFB2からVG2まで変化させた式(５)の容量値を積分する。この作業を次々と繰り返すとn個の積分値が得られる。これらを全て足し合わせて得られる量がQj(ベクトルVG)である。
【００４１】
なお、上記(９)式で説明した積分はn次元空間中のベクトルVFBとベクトルＶＧをつなぐ任意の曲線上の積分に対して同一である。
【００４２】
一方、Qinv j(ベクトルVG)は以下の式にしたがって算出する。
【００４３】
【数１９】
0004448533.tif 000020
ここで積分の下端VminはNMOSFETならば反転層形成の閾電圧より充分低い電圧、PMOSFETならば閾電圧より充分高い電圧とする。
【００４４】
以上で得られたチャネルおよび各ゲートの電荷を用いて(８)式に代入することによりj番目のゲートに対する実効縦電界Eeff j(ベクトルVG)は得られる。この実行縦電界を横軸にして、j番目のゲート電極に対して反転層を形成させたもとでの移動度を、他のゲート電極を様々な値に変化させたもとでプロットし、このとき複数の移動度曲線によってつくられる包絡線からラフネス散乱素子パラメータを抽出する。
【００４５】
最後に数値計算結果から、複数のゲートを持つトランジスタのフラット・バンド電圧を決定する方法を説明する。
【００４６】
n個のゲートを有するトランジスタのｊ番目のゲートに関する容量はチャネル内部の電荷および各ゲート電極における電荷を計算することにより算出する。ゲート電極は空乏化効果を考慮し、またチャネルにおける電荷分布には量子効果をとりいれる。微細なトランジスタにおいてチャネル内の反転層もしくは蓄積層に量子効果を取り入れることの重要性は、たとえば、アイ・イー・イー・イー  トランザクション  オン  エレクトロンデバイス  第23巻、348頁、2002（IEEE Transactions on Electron Devices, vol. 23 p.348, 2002）など多くの文献において指摘されている。一方、ゲート部における空乏化効果は計算を容易にするためにMaxwell-Boltzmann統計による古典統計力学を基にした方法を用いる。チャネル内部の電荷密度は2次元のPoisson方程式およびシュレディンガー方程式を連立させて解く。この連立微分方程式は高次元における非線形方程式なので厳密に解くことは非常に困難であるが、本方法では次に述べるような変分法による近似を用いてこの問題を解決する。
【００４７】
まずn個のゲートを有するトランジスタについて、チャネル領域のソース・ドレイン方向に垂直な断面を図のように(x,y)の座標で表しj番目のゲートのチャネルとゲート絶縁膜との境界領域をAjで表しチャネル領域をA0で表す。また図のようにAjとAj+1の交点を(xj,yj)として、Ajを以下の式で表す。なお、下記において単位は、ゲート間距離の最大値等、適当な定数を用いて無次元化しているものとする。
【００４８】
【数２０】
0004448533.tif 000021
このとき、A0はAjによって囲まれる領域で表される。なおj番目のゲート電極には、電圧VGjが印加されているとする。まず、はじめに各ゲート電極の電荷Qj(1≦j≦n)の値を仮定し、このもとでPoisson方程式を解く。
【００４９】
はじめに静電ポテンシャルを重ね合わせの原理を用いて以下の式のようにチャネル部分の電荷の寄与φ１(x,y)とゲート電極の電荷の寄与φ２(x,y)に分解する。
【００５０】
【数２１】
0004448533.tif 000022
前者の寄与は以下のPoisson方程式で与えられる。
【００５１】
【数２２】
0004448533.tif 000023
ここでρ(x,y)はチャネルの内部電荷密度であり、シリコンの不純物準位に励起した空乏電荷と反転層または蓄積層のキャリアの寄与からなる。
上式の積分形は以下で与えられる。
【００５２】
【数２３】
0004448533.tif 000024
ここでδは正の無限小量であり、全ての計算が終った後にδ→0の極限をとる。実際の数値積分計算では空間を離散化した際の格子点間隔よりも小さな値としておけば充分である。
【００５３】
一方、後者の方程式は以下のLaplace方程式で与えられる。
【００５４】
【数２４】
0004448533.tif 000025
ここでVGjはj番目のゲートのゲート電圧、toxjはj番目のゲートのゲート酸化膜厚とする。また、φs jはゲート電極でのゲート空乏化の効果によるバンドの曲がりであり以下の式(２５)または式(２６)によって決定する。
【００５５】
【数２５】
0004448533.tif 000026
【００５６】
【数２６】
0004448533.tif 000027
なお、ここでkはBoltzmann定数、Tは温度niはシリコンの真性キャリア密度N jimpはj番目のゲート電極での不純物濃度とする。p型半導体に対しては式(２５)、n型半導体に対しては式(２６)を用いる。なおゲート電極が金属で空乏化効果のないときには式(２４)においてφs j =0とする。
(２４)式の方程式はDirichet問題として広く知られている２次元Laplace方程式の境界値問題であり、以下の積分形で書き下される。
【００５７】
【数２７】
0004448533.tif 000028
ただし、上式中のiは虚数単位であり、上式の積分はy軸を虚数軸にとった複素平面上で実行されるものとする。
【００５８】
次に量子効果をとりいれた反転層または蓄積層の電荷密度の計算方法について説明する。
チャネル領域の反転層の電子または蓄積層の正孔の波動関数は以下のシュレディンガー方程式に従う。
【００５９】
【数２８】
0004448533.tif 000029
ここで、mxy, mxx, myy はソース・ドレインに垂直な方向のシリコンの電子または正孔の有効質量テンソルとする。具体的な値はシリコンの面方位に依存して変化するが、代表的な面方位に対する値は、たとえば、レビュー・オブ・モダーン・フィジックス第54巻、437頁、1982年（Rev. Mod. Phys., Vol. 54, p. 437, 1982）などに掲載されている。
また
【００６０】
【数２９】
0004448533.tif 000030
また、上式の静電ポテンシャルの前の正負の符号は電子に対しては＋符号、正孔に対しては−符号とする。上記方程式は２次元の非線形微分方程式であり、直接数値的に解くことは困難である。そこで数値計算は簡便に計算できる方法を用いる。
【００６１】
電子および正孔の波動関数は直接シュレディンガー方程式を解く代わりに変分法を用いる。変分波導関数は、Fang-Howard型波動関数として知られる、バルク型トランジスタの反転層分布の解析に用いられる波動関数を拡張した以下の(２８)式を用いる。なおMOSFETの反転層電荷を変分法で決定する技術自体はよく知られており、たとえば、レビュー・オブ・モダーン・フィジックス第54巻、437頁、1982年（Rev. Mod. Phys., Vol. 54, p. 437, 1982）にFand-Howard波動関数を用いたバルク型MOSFETのCV特性の算出方法が詳述されている。
【００６２】
【数３０】
0004448533.tif 000031
(２８)式中のxjはj番目のゲート界面からゲート界面に垂直な方向の距離であり以下の式で表される。
【００６３】
【数３１】
0004448533.tif 000032
またAは規格化定数であり
【００６４】
【数３２】
0004448533.tif 000033
の条件を満たすように決定される。
【００６５】
またλj (j=1,2,,,n)はj番目のゲート界面付近における反転層電荷または蓄積層電荷の量を調節する変分パラメータで、以下で与えられる電子または正孔のエネルギーE
【００６６】
【数３３】
0004448533.tif 000034
を最小化することにより決定する。一般には変分パラメータの数が増加すると計算時間が増大するため、エネルギーの真の最小値を算出することは困難になるが、j番目のゲート界面に主に反転層または蓄積層が形成されるような状態のときはλj>>λk(k≠j)なので、まずλj以外のパラメータを0としてλjについてエネルギーを最小化し、その後λjを固定したもとで、j番目のゲートに隣接するj−1番目およびj+1番目のゲート界面付近における電荷密度に対する変分パラメータλj−1、λj−1を変化させて、その後再度λjを変化させるなどの方法によって近似的にエネルギーの最小値を決定する。
【００６７】
チャネル内部に誘起された反転層または蓄積層の電荷密度は、それぞれのゲートに誘起された電荷密度を個別に計算する。j番目のゲートに誘起された反転層電子密度Qinvjまたは蓄積層正孔密度Qaccjは以下の式で与えられる。
【００６８】
【数３４】
0004448533.tif 000035
【００６９】
【数３５】
0004448533.tif 000036
【００７０】
【数３６】
0004448533.tif 000037
ただし、iを縮退準位の指標とし、mｘi, myi, mxyiをi番目の縮退準位の電子または正孔の有効質量とする。また、エネルギーはサブバンドに最低準位のみを考慮する。(３３)式および(３４)式はn型トランジスタに対する式であり、p型トランジスタでは(３３)式を蓄積層電荷密度、(３４)式を反転層電荷密度として定義する。なおEc、Evはそれぞれシリコンの伝導帯および荷電子帯のバンドギャップとの接点におけるエネルギーである。
【００７１】
チャネル中の不純物濃度をNimpとすると、電荷密度は以下の式で与えられる。
【００７２】
【数３７】
0004448533.tif 000038
ここでQは電子または正孔の電荷の密度とする。なおSを領域A0の面積としたときQ0=Nimp+Qである。
【００７３】
最後にはじめに値を仮定したQjをもとに導いた静電ポテンシャルを用いた以下の式を用いて以下の量Q’jを計算する。
【００７４】
【数３８】
0004448533.tif 000039
ここで積分は(xj−1,yj−1)を起点(xj,yj)を終点として、Ajに沿って行う。また、ベクトルｎはAjに垂直な方向の単位ベクトルで以下の式で表される。
【００７５】
【数３９】
0004448533.tif 000040
さらにベクトルEjはAj上での電界ベクトルで以下の式で定義される。
【００７６】
【数４０】
0004448533.tif 000041
上式において2次元のGaussの法則よりQ’jとQjは互いに一致する。したがって、あるjについてQ’jとQjが一致していなければ、初期に代入するQjの値を変えて上記で説明した計算を繰り返して、再度計算する。この計算を繰り返し、誤差が許容できる範囲になれば終了する。
【００７７】
測定するトランジスタでは、ゲート電極とチャネルの仕事関数差のため一般にフラットバンド電圧には0でないベクトル成分があるが、以上の方法による数値計算上のフラットバンド電圧は各ゲート電圧Vj(1≦j≦n)が全て0である。したがって測定した容量を一定電圧だけ平行移動させた値と計算した容量を比較することによりフラットバンド電圧を決定する。具体的にはj番目以外の電圧を0としたもとでのj番目のゲート電極の蓄積層容量の計算値∂Q0(0,0,,,,Vj,,0)/ ∂Vjと、j番目以外も含めた電圧を様々に変えたもとでのj番目のゲート電極の蓄積層容量の実測値Caccj(V1,V2,,,Vn)を比較する。このとき以下の式においてVjを変化させても成り立つ電圧の組(VFB1,VFB2,VFBj,,VFBn)がフラットバンド電圧である。
【００７８】
【数４１】
0004448533.tif 000042
なお、比較する蓄積層容量はある特定のjのみでも可能だが、より精度よくフラットバンド電圧を決定する際には複数のjについて上式の比較を行う。
【発明の効果】
【００７９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、複数ゲートを有するトランジスタの移動度における界面ラフネス散乱依存性を測定することができる。また複数ゲートを有するトランジスタのラフネス散乱に関する素子パラメータを抽出することができる。また、抽出した素子パラメータを回路シミュレータに実装することができる。これにより、複数ゲートを、有数トランジスタを用いた回路素子の回路シミュレータを提供することが可能となる。
【発明を実施するための最良の形態】
【００８０】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
【００８１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００８２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に以下の実施の形態において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００８３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面は模式的なものであり、厚みと平面寸法との関係や、各層の厚みの比率などは、以下の説明を参酌して判断すべきものである。
【００８４】
また、以下の実施の形態は、本発明の技術的思想を具現化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置、動作電圧等を実施の形態のように特定するものではない。
【００８５】
（実施の形態１）
n=2のダブルゲートトランジスタの一種である、SOTBトランジスタへの適用例について説明する。図１２および図１３にSilicon On Thin Buried Oxide(SOTBと略)トランジスタを図示する。このトランジスタはチャネルとシリコン基板が絶縁層によって分離されるSilicon On Insulatorトランジスタの一種であり、特長は、バックゲート電極側の絶縁膜が10 nm程度の薄いことを利用し、フロントゲート側にはチャネルを形成させてバックゲートはVt調節に使うことである。したがって実効縦電界はフロントゲートの側からみたもののみを抽出する。なおシリコンの面方位はゲートに垂直な方向を(100)面とする。
【００８６】
フロントゲート側のゲート電圧および電荷をVG1,Q1バックゲート側のゲート電圧をおよび電荷をVG2、Q2、チャネルの電荷をQ0、また反転層および蓄積層の電荷をQ1inv、Q1accとする。このときE1effは以下の式で表される。
【００８７】
【数４２】
0004448533.tif 000043
上の式中Q1(VG1,VG2)は式(８)より以下で与えられる。
【００８８】
【数４３】
0004448533.tif 000044
上式に式(１２)および式(１５)を適用すると以下の形になる。
【００８９】
【数４４】
0004448533.tif 000045
従って容量測定はフロントゲートHigh端子としたもののみでよい。
一方反転層容量および蓄積層容量は以下で与えられる。
【００９０】
【数４５】
0004448533.tif 000046
【００９１】
【数４６】
0004448533.tif 000047
次にフラットバンド電圧決定の数値計算について説明する。ゲートが二つのトランジスタにおける数値計算手法についてはたとえば、アイ・イー・イー・イー  トランザクション  オン  エレクトロンデバイス  第49巻、287頁、2002（IEEE Transactions on Electron Devices, vol. 23 p.348, 2002）でフロントゲートとバックゲートの絶縁層膜厚が同じでかつ、ゲート空乏化を考慮に入れないDG MOSFETについて用いられている。
【００９２】
ただし、これらの従来の技術ではフロントゲートとバックゲートに異なる電圧を印加した状態、あるいはゲート空乏化による効果は取り入れられていないため、フラットバンド電圧を決定する上で不十分である。本方法では、これに加えてチャネル領域でのPoisson方程式とバックゲート側の空乏化効果を加えた式を用いる。また座標は、図１３のようにフロントゲートからゲートに垂直な方向をxとし、水平な方向をyとする。また素子パラメータ抽出用のトランジスタはy方向はxに較べて充分大きいものを選び、この方向に対しては静電ポテンシャルおよび波動関数は一様であると仮定する。
このときPoisson方程式は以下の解を持つ。
【００９３】
【数４７】
0004448533.tif 000048
ここでεoxは二酸化シリコンの誘電率であり、toxはフロントゲートのゲート絶縁膜とする。また、ゲート空乏化の効果は(２５)式を用いる。波動関数は以下の変分波動関数を用いる。
【００９４】
【数４８】
0004448533.tif 000049
反転層もしくは蓄積層はフロントゲートまたはバックゲートいずれかに形成されると仮定しているので上式では、変分パラメータλは一種類のみとする。
【００９５】
容量は、バックゲート電圧変化のもとでの容量とフロントゲート電圧変化のもとでの容量の二種類測定し、以下の式によってフロントゲートおよびバックゲート電圧がそれぞれVfg, Vbgのときの電荷を計算する。
【００９６】
以上の式に従って計算した反転層容量Cinv(VG1,V2)、蓄積層容量Cacc(VG1,V2)および、バックゲート電極の容量∂Q1(VG1,V2)/∂V2をプロットしたのが図１４である。この図の蓄積層容量の実測値との比較によって、フラットバンド電圧は(VFB1,VFB2)=(−0.9 V, 0.1 V)であること分かる。またtox, tboxを変化させてCacc(VG1,V2)をプロットしたのが図１５である。この図１５の蓄積層容量からはフロントゲート酸化膜厚をtox=2.2nmと抽出できる。また図１６は、∂Q1(VG1,V2)/ ∂V2の計算値であり、tbox=10nmのときに実測と計算が一致することが分かる。図１７および図１８は、V2=−1Vの電圧を印加した下での蓄積層容量である。このとき容量は、tsi=15nmのとき計算値と実測値が一致する。従ってバックゲート側のゲート電極容量および蓄積層容量と計算を比較することにより構造パラメータが抽出できることを示している。
【００９７】
次に以上の容量計測およびフラットバンド電圧計算によって抽出された電荷から算出した実効縦電界Eeff1を図１９に示す。これらは、バックゲート電圧V2を固定し、フロントゲート電圧V1を変化させてプロットしている。図において、実効縦電界が負になる領域があることに注意する。バルクトランジスタでは実効縦電界は常に正で定義されるが、FDSOIトランジスタにおける負の実効縦電界は以下のように解釈される。
式８による定義によりEeff1を以下のように書き換える。
【００９８】
【数４９】
0004448533.tif 000050
式(４２)おいて、フロントゲートとバックゲート側の反転層容量を同一にQinvと表記し、かつQ0を反転層電荷と空乏層電荷に分解して、Q0=Qinv+Qdepと表記するとこの式は以下のようになる。
【００９９】
【数５０】
0004448533.tif 000051
式(４３)においてチャネル不純物濃度が低くチャネル内部の空乏容量が小さいときはNMOSFETにおいてはEeff1=−Eeff2である。従ってフロントゲートにおける負の実効縦電界はバックゲート側における正の実効縦電界と解釈される。
【０１００】
以上の定義による実効縦電界を用いて実効移動度をプロットしたのが図２０、図２１、図２２である。点線は測定値、実線はバルクにおけるuniversal mobility curveである。
図２０では電圧V2を、V1を変化させたもとでの実効移動度をプロットした図である。これらの曲線によって出来る包絡線から移動度の素子パラメータは抽出される。なお、ここで、V2は、図中のVbgに対応し、図中のEeffはV1およびV2によって決定されるので、V1の変化は、Eeffの変化に対応する。
【０１０１】
図２１では二種類のバックゲートにおける不純物濃度での実効移動度を重ねてプロットしており、バックゲートにおける不純物濃度が小さいほどチャネルでの実効縦電界は小さくなることを示している。
【０１０２】
図２２はバックゲート電圧V2=2.4Vの電圧を印加してバックゲート側に反転層を形成させたときの移動度曲線を示す。これによりバックゲート側の絶縁膜でのラフネス散乱素子パラメータを抽出することができる。
【０１０３】
図２３は抽出したラフネス散乱素子パラメータをもとに式１に従って算出したソース・ドレイン間電流を示している。この電流電圧特性式は、回路シミュレータに実装して用いる。以上の方法により、５１段インバータによるリングオシレータの動作波形を再現した。
【０１０４】
（実施の形態２）
図７に示されるような、ゲートの数が３でチャネルの領域が直接基板に接しているトランジスタについては、図７の16aのゲートに電圧を印加したもとでは、Fang-Howard型変分波動関数 Ψ（ｘ）=Aｘe−λｘ,(0≦ｘ≦∞)
およびバルクトランジスタで用いられている計算手法を用い、16bのゲートに対して電圧を印加したもとでは、上記の式(４６)、(４７)で説明したゲートの数が二つの場合の計算を適用した。この結果実施の形態1と同様に電流電圧式を得、５１段インバータによるリングオシレータの動作波形を再現した。
（実施の形態３）
図８に示されるような、ゲートの数が４のトランジスタについては、相対する二つのゲート間にのみ電圧を変化させ、残りのゲートは上記で説明したフラットバンド電圧を印加する条件下では、上記で説明したゲートの数が二つの場合の計算式(４６)、(４７)を適用することが出来る。また、四つのゲートに同時に電圧を印加した場合には、式(２９)に従って波動関数は以下のようになる。
【０１０５】
【数５１】
0004448533.tif 000052
ただし、tsi1、tsi2は二つの相対するゲート間の距離であるとする。他のパラメータは式(２９)のでなされた説明と同様である。j番目(j=0,1,2,3,4)のゲートまたはチャネルにおける電荷は式(１７)より、以下の式を用いて容量から計算する。
【０１０６】
【数５２】
0004448533.tif 000053
この結果実施の形態１と同様に電流電圧式を得、５１段インバータによるリングオシレータの動作波形を再現した。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能であることはいうまでもない。
【図面の簡単な説明】
【０１０７】
【図１】本発明の一実施形態による、ラフネス散乱素子パラメータを抽出して、回路シミュレータに実装するまでを示すフローチャート。
【図２】測定および数値計算からデバイスのラフネス素子パラメータを抽出するまでを示すフローチャート。
【図３】バルクトランジスタの断面模式図。
【図４】図３に示すバルクトランジスタを上部から見た平面模式図。
【図５】複数のゲートを有するトランジスタのソース・ドレインに平行な方向での断面模式図。
【図６】二つのゲートを有するトランジスタのソース・ドレインに垂直な方向に対する断面模式図。
【図７】三つのゲートを有するトランジスタのソース・ドレインに垂直な方向に対する断面模式図。
【図８】四つのゲートを有するトランジスタのソース・ドレインに垂直な方向に対する断面模式図。
【図９】n個のゲートを有するトランジスタのソース・ドレインに垂直な方向の模式図。
【図１０】n個のゲートを有するトランジスタのソース・ドレインに垂直な方向の断面を二次元座標上で表した図。
【図１１】複数ゲートを有するトランジスタの内部電荷密度の数値計算手順を示すフローチャート。
【図１２】ラフネス散乱素子パラメータ抽出用に用いるSOTBトランジスタの断面模式図。
【図１３】SOTBトランジスタのソース・ドレインに垂直な方向の断面模式図。
【図１４】SOTBトランジスタの反転層容量Cinv、蓄積層容量Caccおよびバックゲート電極側容量の測定値と計算値の比較図。
【図１５】SOTBトランジスタの様々なフロントゲート酸化膜厚toxに対する蓄積層容量を示す図。
【図１６】SOTBトランジスタの様々なフロントゲート酸化膜厚toxに対する電極側容量の計算値を示す図。
【図１７】SOTBトランジスタのバックゲート電極に−1.0Vの一定電圧与えた状態でフロントゲート電圧を変化させて得た蓄積層容量の測定値と計算値の比較図。
【図１８】SOTBトランジスタのバックゲート電極に様々な一定電圧与えた状態でフロントゲート電圧を変化させて得た蓄積層容量の計算値を示す図。
【図１９】SOTBトランジスタのバックゲート電極に様々な一定電圧与えた状態でフロントゲート電圧を変化させて得たフロントゲート側の実効縦電界Eeff1を示す図。
【図２０】SOTBトランジスタのバックゲート電極に様々な一定電圧与えた状態でフロントゲート電圧を変化させて得たフロントゲート側の実効縦電界Eeff1を用いて実効移動度をプロットした図。
【図２１】二種類のバックゲートの不純物濃度のSOTBトランジスタに対してバックゲート電圧は0Vのもとでフロントゲート電圧を変化させて得たフロントゲート側の実効縦電界Eeff1を用いて実効移動度をプロットした図。
【図２２】SOTBトランジスタのバックゲート電極に2.4Vを印加してバックゲート側に反転層を形成させた状態でフロントゲート電圧を変化させて得たフロントゲート側の実効縦電界Eeff1を用いて実効移動度をプロットした図。
【図２３】本発明により、抽出したラフネス散乱素子パラメータをもとにして算出したSOTBトランジスタ（L=W=10μm）のソース・ドレイン間の電流電圧特性を示す図。
【符号の説明】
【０１０８】
1…素子パラメータ抽出用に用いるトランジスタ、
2…トランジスタから抽出した、各散乱機構による移動度、
3…素子パラメータ抽出用のトランジスタの移動度以外の素子パラメータ、
4…抽出した素子パラメータから、算出されるトランジスタの電流・電圧特性、
5…抽出した電流電圧特性のSPICEパラメータへの実装、
6…SPICEパラメータの回路シミュレータへの実装、
7…本発明実施例における回路シミュレータ実装用のラフネス散乱素子パラメータ抽出過程、
8…素子パラメータ抽出用のトランジスタの容量および電流電圧特性測定、
9…素子パラメータ抽出用のトランジスタの不純物濃度、構造パラメータの既知の値の入力、もしくはシミュレータへの初期値の入力、
10…数値シミュレーションによる容量特性の算出、
11…容量特性の計算値と測定値の比較、
12…蓄積層容量の計算値と測定値の比較からフラットバンド電圧を決定、
13…素子パラメータ抽出用のトランジスタの実効縦電界算出、
14…測定による素子パラメータ抽出用のトランジスタの移動度算出、
15…移動度を実効縦電界でプロットすることによりラフネス散乱素子パラメータを抽出、
16… ゲート電極、
16a…三つのゲートをもつトランジスタの、シリコン基板に平行なゲート電極、
16b…三つのゲートをもつトランジスタの、シリコン基板に垂直なゲート電極、
17…ゲート酸化膜、
18…ソースおよびドレイン電極、
19…シリコン基板、
20…複数ゲートを有するトランジスタのチャネル領域、
21…複数ゲートを有するトランジスタの上部ゲートに相対するゲート絶縁膜、
22…n個のゲートを有するトランジスタの各ゲート電極に印加する電圧を入力、
23…各ゲート電極における電荷密度の初期値を入力、
24…Poisson方程式を計算、
25…シュレディンガー方程式を計算しチャネルにおける電荷を算出、
26…Poisson方程式とシュレディンガー方程式の計算値から各ゲート電極の電荷密度を算出、
27…各ゲート電極の電荷密度を算出値と初期値を比較。
【図１】
0004448533.tif 000054
【図２】
0004448533.tif 000055
【図３】
0004448533.tif 000056
【図４】
0004448533.tif 000057
【図５】
0004448533.tif 000058
【図６】
0004448533.tif 000059
【図７】
0004448533.tif 000060
【図８】
0004448533.tif 000061
【図９】
0004448533.tif 000062
【図１０】
0004448533.tif 000063
【図１１】
0004448533.tif 000064
【図１２】
0004448533.tif 000065
【図１３】
0004448533.tif 000066
【図１４】
0004448533.tif 000067
【図１５】
0004448533.tif 000068
【図１６】
0004448533.tif 000069
【図１７】
0004448533.tif 000070
【図１８】
0004448533.tif 000071
【図１９】
0004448533.tif 000072
【図２０】
0004448533.tif 000073
【図２１】
0004448533.tif 000074
【図２２】
0004448533.tif 000075
【図２３】
0004448533.tif 000076