(57)【特許請求の範囲】
【請求項１】
絶縁表面上に非晶質構造を有する半導体膜を形成し、
結晶化を促進する金属を用いて前記非晶質構造を有する半導体膜を結晶化し、
結晶化した半導体膜より島状半導体層を形成し、
前記島状半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成した後、ウエットエッチングにより前記絶縁膜に傾斜を設け、
傾斜が設けられた前記絶縁膜を介して前記島状半導体層に不純物元素を添加し、
熱処理を行うことで、前記結晶化を促進する金属を前記島状半導体層に不純物元素が添加された領域に移動させることを特徴とする薄膜トランジスタの作製方法。
【請求項２】
前記島状半導体層に添加された前記不純物元素は前記ゲート電極から離れるに従い増加していることを特徴とする、請求項１に記載の薄膜トランジスタの作製方法。
【請求項３】
絶縁表面上に非晶質構造を有する半導体膜を形成し、
結晶化を促進する金属を用いて前記非晶質構造を有する半導体膜を結晶化し、
結晶化した半導体膜より島状半導体層を形成し、
前記島状半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成した後、ウエットエッチングにより前記絶縁膜に傾斜を設け、
傾斜が設けられた前記絶縁膜を介して不純物元素を前記島状半導体層に添加し、
当該絶縁膜及び前記ゲート電極上に層間絶縁膜を設け、
前記層間絶縁膜には前記不純物元素が添加された島状半導体層に達するコンタクトホールを形成した後、前記不純物元素と同一の不純物元素を添加し、
熱処理を行うことで、前記結晶化を促進する金属を前記島状半導体層に不純物元素が添加された領域に移動させ、
当該コンタクトホールを介して前記島状半導体層と電気的に接続される配線を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項４】
絶縁表面上に非晶質構造を有する半導体膜を形成し、
結晶化を促進する金属を用いて前記非晶質構造を有する半導体膜を結晶化し、
結晶化した半導体膜より島状半導体層を形成し、
前記島状半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成した後、ウエットエッチングにより前記絶縁膜に傾斜を設け、
傾斜が設けられた前記絶縁膜を介して不純物元素を前記島状半導体層に添加し、前記ゲート電極から離れるに従い不純物元素を増加させた後、当該絶縁膜及び前記ゲート電極上に層間絶縁膜を設け、
前記層間絶縁膜には前記不純物元素が添加された島状半導体層に達するコンタクトホールを形成した後、前記不純物元素と同一の不純物元素を添加し、
熱処理を行うことで、前記結晶化を促進する金属を前記島状半導体層に不純物元素が添加された領域に移動させ、
当該コンタクトホールを介して当該島状半導体層と電気的に接続される配線を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項５】
絶縁表面上に非晶質構造を有する半導体膜を形成し、
結晶化を促進する金属を用いて前記非晶質構造を有する半導体膜を結晶化し、
結晶化した半導体膜より島状半導体層を形成し、
前記島状半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成した後、ウエットエッチングにより前記絶縁膜に傾斜を設け、
傾斜が設けられた前記絶縁膜を介して不純物元素を前記島状半導体層に添加し、前記ゲート電極から離れるに従い不純物元素を増加させた後、当該絶縁膜及び前記ゲート電極上に層間絶縁膜を設け、
前記層間絶縁膜には前記不純物元素が添加された島状半導体層に達するコンタクトホールを形成した後、前記不純物元素と同一の不純物元素を添加し、
熱処理を行うことで、前記結晶化を促進する金属を前記島状半導体層に不純物元素が添加された領域に移動させ、
当該コンタクトホールを介して当該島状半導体層と電気的に接続される配線を形成し、
当該島状半導体層と前記配線との接合箇所には、４×１０２０ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３の当該不純物元素が添加されていることを特徴とする薄膜トランジスタの作製方法。
【請求項６】
前記熱処理により、前記島状半導体層のチャネル領域とソース領域の接合領域及び前記チャネル領域とドレイン領域の接合領域の近傍から前記結晶化を促進する金属を除去もしくは低減することを特徴とする、請求項１乃至５のいずれか一に記載の薄膜トランジスタの作製方法。
【請求項７】
前記熱処理は４５０℃〜６００℃の温度で行うことを特徴とする、請求項１乃至６のいずれか一に記載の薄膜トランジスタの作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁表面を有する基板上にアクティブマトリクス型電界効果薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴという）で構成された回路を有する半導体装置、およびその作製方法に関する。本明細書のおける半導体装置とは、半導体特性を利用することで機能する装置全般を指す。特に本発明は、同一基板上に画像表示領域と画像表示を行うための駆動回路を設ける、液晶表示装置に代表される電気光学装置およびこの電気光学装置を搭載する電子機器に好適に利用できる。上記半導体装置は、上記電気光学装置および上記電気光学装置を搭載する電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
多結晶シリコン（ポリシリコン）、微結晶シリコン、単結晶シリコンに代表される結晶質シリコンの半導体層を有するＴＦＴ（以下、結晶質シリコンＴＦＴと記す）は、アモルファスシリコンの半導体層を有するＴＦＴ（以下、アモルファスシリコンＴＦＴと記す）よりも電界効果移動度が高く、高速動作が可能である。そのため、高速動作が必要な画像領域の駆動回路の作製にアモルファスシリコンＴＦＴを用いるのは不適当だったが、結晶質シリコンＴＦＴを用いると、画像表示領域と同一基板上に作製することが可能になった。
【０００３】
結晶質膜を得るための技術として、特開平１０−３０３４３０号公報記載の技術がある。同公報開示の技術は、結晶化を促進させる金属を導入することで、結晶成長を行い、Pに代表される元素をドープした領域に結晶化を促進させる金属を移動させ、ゲッタリングを行うものである。この技術は、非晶質膜の結晶化にあたっては、結晶化を促進させる金属の作用で結晶化温度を引き下げ、また結晶化に要する時間を低減させ、かつ結晶化終了後は、半導体装置の電気特性や信頼性に悪影響を及ぼさないように結晶化を促進させる金属を結晶質膜中から除去または悪影響を及ぼさない程度まで低減させるものである。この技術を用いることで低温の加熱処理で結晶化を促進させる金属をゲッタリングさせることができ、半導体装置作製にあたり低温プロセスの特徴を生かすことができる。
【０００４】
更に前記の技術を発展させたものに、トランジスタのソース／ドレイン領域にPに代表される元素をドープし、ゲッタリングを行う方法がある。この方法では、ゲッタリングによって結晶化を促進させる金属を除去または減少させる領域はトランジスタのチャネルが形成される領域のみでよい為、ゲッタリングに要する熱処理の時間を短縮できる。またソース／ドレイン形成時にPに代表される元素をドープすることで、ゲッタリングの為の行程を削減できる。またpチャネル型のトランジスタに関してはソース／ドレイン領域にPに代表される元素ドープすることで、ゲッタリングが行われる。このとき活性層にドープするPに代表される元素の濃度を、P型を付与する不純物元素の濃度以下として、ソース／ドレインを形成する。これらは特開平１０−２４２４７５号公報や特開平１０−３３５６７２号公報に記載された技術である。
【０００５】
【発明が解決しようとする課題】
Pに代表される元素を用いて結晶化を促進させる金属をゲッタリングする場合一般に、結晶化を促進させる金属は、Pに代表される元素を添加した領域と結晶化を促進させる金属が除去もしくは低減される領域との界面付近に多く偏析していると考えられる。従ってソース／ドレイン領域にPに代表される元素をドープしてゲッタリングを行う方法においては、ちょうどトランジスタの接合領域近傍に結晶化を促進させる金属が偏析しやすくなる。結晶化を促進させる金属がトランジスタの空乏層領域に存在すると、不要な不純物準位を形成し、トランジスタの特性に悪影響を与えることが懸念される為、トランジスタの接合近傍には、できる限り余計な不純物元素は存在しない方が好ましい。トランジスタの接合近傍の不純物元素を除去もしくは低減することが、本発明が解決しようとする課題である。
【０００６】
【課題を解決するための手段】
上記問題点を解決するために、本願発明者は、ゲッタリングを行う為にPに代表される元素をドープしたソース／ドレインが形成される領域において、Pに代表される元素の濃度分布に勾配をつけることで、結晶化を促進させる金属を移動させることを考えた。すなわち、ソース／ドレインが形成される領域で、かつ、接合領域に近い部分のPに代表される元素の濃度に対して、ソース／ドレイン領域で、かつ接合領域から離れた部分のPに代表される元素の濃度を高くすることで、ソース／ドレイン近傍の結晶化を促進させる金属を、接合領域から離れたPが多く存在している領域へ移動できると考えた。
【０００７】
しかし、そのためには、Pに代表される元素をドープしたソース／ドレインが形成される領域において、Pに代表される元素の濃度分布が勾配をもつときに、結晶化を促進させる金属が移動するか、しないのかを確かめる必要があった。図2はガラス基板上に成膜した非晶質珪素膜に結晶化を促進する金属Niを導入し550℃、8時間熱処理することで、結晶化を行い、更にゲッタリング効果のあるPを10kVの加速電圧でイオン注入し、ゲッタリングの為の熱処理を600℃12時間行ったサンプルのP濃度およびNi濃度を示すSIMS分析結果である。Pをイオン注入するとPは深さ方向におおよそガウス関数で記述される濃度分布をとる。従って、深さ方向に対して、Pの濃度勾配が形成された多結晶珪素膜中のNiの移動を調べることができた。またリファレンスのためのゲッタリング処理を行っていないサンプルの、膜中のNi濃度分布は、ほぼ均一で3×1018atoms／cm3であった。
【０００８】
図2をみると、NiはP濃度が高い深さのところに多く存在し、ゲッタリング処理を行っていないサンプルとの比較から、NiがPの多い深さまで移動したことがわかる。Niはゲッタリングの為の熱処理によってPが高濃度の領域によりたくさん移動し、多結晶珪素膜中のNiプロファイルの形は、Pのプロファイルの形を追従したものとなっている。すなわちPがドープされているソース／ドレインが形成される領域においても、効果的にNiを除去もしくは低減できることがわかった。従ってPに代表される元素の濃度勾配を利用して、ソース／ドレインの接合領域近傍の、結晶化を促進する金属を効果的に除去または減少させることが可能である。今回のSIMS分析は深さ方向に関してNiの移動を調べたものであるが、Pに代表される元素が、半導体膜に平行に濃度勾配をもっている場合においては、Niは半導体膜に平行に移動していくことが結論できる。
【０００９】
本願発明の構成を、図1を用いて説明する。基板103は、ガラス基板や石英基板である。基板103上にはチャネル形成領域107と、前記チャネル形成領域107の外側に第１の不純物領域101,111と、更にその外側に第２の不純物領域102,112が形成されている。前記第１の不純物領域101,111には一導電型の不純物元素を第１の濃度で導入し、前記第２の不純物領域102,112には前記導電型と同型の不純物元素を第２の濃度で導入する。前記チャネル形成領域は結晶化を促進する金属Niを用いて結晶化を行ったものとする。チャネル形成領域の上には、絶縁膜104が形成され、さらに前記絶縁膜104を介して、前記チャネル形成領域107と対向してゲート電極105が形成されている。前記第１の不純物領域101,111と前記第２の不純物領域102,112を合わせた領域が、ソース／ドレイン領域の全体、もしくは一部分となる。前記絶縁膜104はソース／ドレイン領域の上にも形成されていてもよい。またLDD領域やオフセット領域が形成されている場合には、前記チャネル形成領域と不純物領域との間に、LDD領域やオフセット領域を挟むようにして、前記第１の不純物領域101,111と前記第２の不純物領域102,112が形成されるものとする。
【００１０】
本願発明の構成は前記第１の不純物領域101,111における第１の濃度よりも、前記第２の不純物領域102,112における第２の濃度の方が大きいことを特徴とする。本願発明は、具体的には前記第１の濃度が、1×1019atoms/cm3〜5×1021atoms/cm3であり、前記第２の濃度は、前記第1の濃度の1.２倍から1000倍であることを特徴とする。本願発明の構成は図1に示すようなチャネル形成領域の両側で構成されるものでもよいし、片側のみで構成されるものであってもよい。すなわち、たとえばドレイン領域の接合近傍の不純物をゲッタリングしたいときには、ドレイン側にのみ、前記第１の不純物領域と前記第２の不純物領域を形成してもよい。
【００１１】
本願発明の別の構成は、前記第１の不純物領域101,111には一導電型の不純物元素を第１の濃度で導入し、前記第２の不純物領域には、前記第１の不純物領域に導入した不純物元素と同型の導電型を与える不純物元素を、前記第１の濃度で導入し、かつ前記一導電型と反対の伝導型の不純物元素を第２の濃度で導入するものである。この構成は、前記第２の濃度よりも、前記第１の濃度の方が大きいことを特徴とする。前記第２の不純物領域に導入された反対の伝導型の不純物元素は、ソース／ドレイン形成の為ではなく、ゲッタリングの為に導入されている。本願発明は具体的には、前記第2の濃度が、1×1019atoms/cm3〜1×1022atoms/cm3であることを特徴とする。例としては、P型のTFTにおいてはNiをゲッタリングする効果の大きいPを前記第２の不純物領域に導入すれば、Niを接合領域近傍から効果的にゲッタリングできる。別の例としては、N型のTFTにおいて、Feをゲッタリングする効果の大きいBを前記第２の不純物領域に導入すれば、Feを接合領域近傍から効果的にゲッタリングできる。
【００１２】
本願発明のさらに別の構成を、図3を用いて説明する。基板303は、ガラス基板や石英基板である。基板303上にはチャネル形成領域307と、前記チャネル形成領域307の外側に第3の不純物領域301,311が形成されている。本願発明の別の構成は、前記第３の不純物領域は一導電型の不純物元素を含み、前記第３の不純物領域に含まれる前記不純物元素濃度が、前記チャネル領域から遠ざかるにつれて、第３の濃度から第４の濃度まで連続に増加することを特徴とする。前記チャネル形成領域は結晶化を促進する金属Niを用いて結晶化を行ったものとし、チャネル形成領域の上には、絶縁膜304が形成され、さらに前記絶縁膜304を介して、前記チャネル形成領域307と対向してゲート電極305が形成されている。前記絶縁膜304はソース／ドレイン領域の上にも形成されていてもよい。またチャネル形成領域と第３の不純物領域の間にLDD領域やオフセット領域が形成されていてもよい。
【００１３】
本願発明の別の構成は、具体的には前記第3の濃度が、1×1019atoms/cm3〜5×1021atoms/cm3であり、前記第4の濃度は、前記第3の濃度の1.２倍から1000倍であることを特徴とする。本願発明の構成は図3に示すようなチャネル形成領域の両側で構成されるものでもよいし、片側のみで構成されるものであってもよい。すなわち、たとえばドレイン領域の接合近傍の不純物をゲッタリングしたいときには、ドレイン側にのみ、前記第3の不純物領域を形成してもよい。
【００１４】
前記濃度に関して、厳密な説明をしておく。一般的に不純物の熱拡散やイオン打ち込みによって不純物を導入した場合、活性層中の不純物濃度は活性層中の深さによって濃度が異なり、不均一な濃度分布をもつ。ここでいう濃度とは活性層中の深さ方向の濃度分布を平均した値とする。
【００１５】
以上の３つの構成は、結晶化を促進する金属Niを用いて、チャネル形成領域の結晶化を行い、接合近傍の、Niを除去または減少させる方法を説明したものであるが、この方法は、結晶化を促進させる他の金属のゲッタリングにおいても適用されるものであるし、また結晶化を促進する金属を使用しない、通常の多結晶膜、非晶質膜、単結晶珪素膜を活性層としたトランジスタにおける、深い準位を形成する不純物元素のゲッタリングにおいても適用されるものである。すなわち3d遷移金属等（FE,Co,Ru,Rh,Pd,Os,Ir,Pt,Cu,Au）を、トランジスターの接合領域近傍から除去もしくは減少することができる。
【００１６】
【発明の実施の形態】
本願発明は、半導体薄膜デバイスの素子形成技術に対して実施することが可能である。
【００１７】
本願発明は、ソース／ドレイン領域に、一導電型を与える不純物元素を導入し、その濃度分布を形成することで実施できる。この濃度分布は連続的に変化するものであってもよいし、不連続に変化するものであってもよい。以下、この濃度分布の形成方法についての説明を行う。
【００１８】
まずレジストマスクや酸化膜マスク等、もしくはゲートメタルマスクを利用して、ドーピング行程を複数回行う方法が考えられる。この方法は製造工程が増えるが、コンタクトホール形成後に、ソース／ドレイン領域に前記一導電型を与える不純物元素をドープすれば、製造工程を増やすことなく、接合近傍のゲッタリングが可能となる。
【００１９】
その他の方法として、段差、もしくは傾斜をもつ酸化膜マスクをソース／ドレイン上に形成し、前記一導電型を与える不純物元素をイオン注入する方法がある。これは深さ方向における、注入イオンの濃度分布の違いを利用したものであり、ドープ行程が一度で済む。この方法は後に実施例で説明を行う。
【００２０】
[実施の形態1]
【００２１】
本発明の実施形態を、図4〜図8を用いて説明する。ここでは画素マトリクス回路とその周辺に設けられる制御回路のＴＦＴを同時に作製する場合を例に、本発明を用いて、結晶化を促進する金属Niを接合近傍から除去する方法を行程順に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。
【００２２】
図4(A)において、基板２０１として、低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いるが、ガラスを用いる場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。耐熱性が許せばプラスチック基板を用いることも可能である。基板２０１の、ＴＦＴを形成する表面には、基板２０１からの不純物拡散を防止するため、酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜などの下地膜２０２を、例えば、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜をプラズマＣＶＤ法で１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００２３】
次に、非晶質構造を有する半導体膜２０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法により、２０〜１５０ｎｍ、好ましくは３０〜８０ｎｍの厚さに形成する。本実施例では、非晶質シリコン膜をプラズマＣＶＤ法により５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜２０２と非晶質シリコン膜２０３ａは、同じ製膜法で形成することが可能なため、両者を連続形成しても良い。こうすると下地膜の形成後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性ばらつきやしきい値電圧の変動を低減させることができる。（図２（Ａ））
【００２４】
そして、公知の結晶化技術を使用して、非晶質シリコン膜２０３ａを結晶化し、結晶化シリコン膜２０３ｂを形成する。結晶化技術としては、例えばレーザー結晶化法や熱結晶化法（固相成長法）を適用すればよいが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、結晶化を促進する金属Niを用いる結晶化法で結晶質シリコン膜２０３ｂを形成する。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは、結晶化前の、非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少する。（図２（Ｂ））
【００２５】
そして、結晶質シリコン膜２０３ｂを島状に分割して、島状半導体層２０４〜２０７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層２０８を形成する。（図4（Ｃ））
【００２６】
その後レジストマスク２０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層２０５〜２０７の全面にしきい値電圧を制御する目的で、１×１０16〜５×１０17atoms/cm3程度の濃度で、ｐ型半導体層を形成する不純物であるBを添加する。Bの添加はイオンドープ法で行っても良いし、非晶質珪素膜を製膜するときに同時に添加しておくこともできる。ここでのB添加は必ずしも必要でないが、Bを添加した半導体層２１０〜２１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましい。（図4（Ｄ））
【００２７】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するため、ｎ型半導体層を形成する不純物元素を島状半導体層２１０，２１１に選択的に添加する。そのため、あらかじめレジストマスク２１３〜２１６を形成した。ｎ型不純物元素としては、PやAsを用いればよい。ここではPを添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用するものとする。形成された不純物領域２１７〜２１９のP濃度は２×１０16〜５×１０19atoms/cm3の範囲とすればよい。本明細書中では、ここで形成された不純物領域２１７〜２１８に含まれるｎ型不純物元素の濃度を（ｎ-）と表記する。また、不純物領域２１９は、画素マトリクス回路の保持要領を形成するための半導体層であり、この領域にも同じ濃度でPを添加する。（図4（Ｅ））
【００２８】
次に、マスク層２０８をフッ酸などにより除去して、図4（E）で添加した不純物元素を活性化させる行程を行う。活性化は、窒素雰囲気中において、５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行ってもよい。（図5（A））
【００２９】
そして、ゲート絶縁膜２２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図5（A））
【００３０】
次に、ゲート電極を形成するために第１の導電層を製膜する。この第１の導電層は単層で形成してもよいが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜からなる導電層（Ａ）２２１と金属膜からなる導電層（B）２２２とを積層させる。導電層（B）２２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）２２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）２２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（B）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下にすると良い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【００３１】
導電層（Ａ）２２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（B）２２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。スパッタ法による製膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）２２１の下に２〜２０ｎm程度の厚さでPをドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（B）が微量に含有するアルカリ金属元素がゲート絶縁膜１２０に拡散するのを防ぐことができる。（図5（B））
【００３２】
次に、レジストマスク２２３〜２２７を形成し、導電層（Ａ）２２１と導電層（B）２２２とを一括でエッチングしてゲート電極２２８〜２３１と容量配線２３２を形成する。ゲート電極２２８〜２３１と容量配線２３２は、導電層（Ａ）と、導電層（B）とが一体として形成されている。この時、駆動回路に形成するゲート電極２２９、２３０は不純物領域２１７、２１８の一部と、ゲート絶縁膜２２０を介して重なるように形成する。（図5（C））
【００３３】
そして、ゲート電極および容量配線をマスクとして、ゲート絶縁膜２２０をエッチングし、少なくともゲート電極の下にゲート絶縁膜２３３〜２３６を残存するようにして、島状半導体層の一部を露出させる。（このとき、容量配線の下にも絶縁膜２３７が形成される。）これは、後の工程でソース領域またはドレイン領域を形成するための不純物元素を添加する工程において、不純物元素を効率良く添加するために実施するものであり、この工程を省略して、ゲート絶縁膜を島状半導体層の全面に残存させておいても構わない。（図5（D））
【００３４】
次いで、制御回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極２２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク２３８で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域２３９を形成する。この領域のB濃度は３×1020〜３×1021atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域２３９に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図6（Ａ））
【００３５】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行う。ゲート電極およびｐチャネル型ＴＦＴとなる領域を覆う形でレジストマスク２４０〜２４２を形成し、ｎ型を付与する不純物元素を添加して不純物領域２４３〜２４７を形成する。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のP濃度を１×1020〜１×1021atoms／cm3とする。本明細書中では、ここで形成された不純物領域217〜218に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図6（Ｂ））
【００３６】
不純物領域２４３〜２４７には、既に前工程で添加されたPまたはBが含まれているが、それに比して十分に高い濃度でPが添加されるので、前工程で添加されたPまたはボロンBの影響は考えなくても良い。また、不純物領域２４３に添加されたP濃度は図6（Ａ）で添加されたB濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはない。ここでのPドープはソース／ドレインの形成と、チャネル形成領域に存在している、結晶化を促進する金属Niをゲッタリングする為に行う。不純物領域２４３ではBの濃度の方が大きいが、本願発明者によって、チャネル形成領域の結晶化を促進する金属Niをゲッタリングできることが明らかにされている。
【００３７】
次に、レジストマスクを除去して、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためにｎ型を付与する不純物添加の工程を行う。ここで添加するPの濃度は１×1016〜５×1018atoms／cm3であり、図4（Ｅ）および図6（Ａ）、（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、不純物領域２４９、２５０が形成される。本明細書中では、ここで形成された不純物領域に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図6（Ｃ））
【００３８】
そして、第１の層間絶縁膜の一部となる保護絶縁膜２５１を形成する。保護絶縁膜２５１は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。
【００３９】
さらに保護絶縁膜２５１の上に５００〜１５００ｎｍの厚さの層間絶縁膜２５２を形成する。前記保護絶縁膜２５１と層間絶縁膜２５２とでなる積層膜を第１の層間絶縁膜とする。その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成する。（図7）
【００４０】
次に、コンタクトホール形成によって第１の層間絶縁膜が除去された、ソース領域またはドレイン領域にPを添加する。Pの添加はフォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のP濃度を4×1020〜１×1022atoms／cm3とする。Pのイオンドープは結晶化を促進する金属Niを、接合近傍から削減もしくは低減させるために行う。ゲッタリングを効率よく行う為には、コンタクトホールの位置は接合部に近いほどよく、コンタクトホールの面積も大きい方がよい。（図7）
【００４１】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために４５０℃〜６００℃の温度で熱処理工程を行う。この熱処理によって、チャネル形成領域の結晶化を促進する金属Niはソースまたはドレイン領域に移動し、更にP濃度の高い、コンタクトホールを通してPドープを行った領域に移動する。また接合領域のNiもコンタクトホールを通してPドープを行った領域に移動し、接合領域近傍のNiを削減もしくは低減することができる。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。
【００４２】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により活性層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４３】
活性化工程を終えたら、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールに、ソース配線２５３〜２５６と、ドレイン配線２５７〜２５９を形成する。
【００４４】
次に、パッシベーション膜２６０として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理、あるいはプラズマ水素化を行っても良い。（図8（Ａ））
【００４５】
その後、有機樹脂からなる第２の層間絶縁膜２６１を1.0〜1.5μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。そして、第２の層間絶縁膜２６１にドレイン配線２５９に達するコンタクトホールを形成し、画素電極２６２を形成する。画素電極２６２は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。（図8（Ｂ））
【００４６】
こうして同一基板上に、制御回路と画素マトリクス回路とを有したアクティブマトリクス基板が完成できる。制御回路にはｐチャネル型ＴＦＴ２８５、第１のｎチャネル型ＴＦＴ２８６、第２のｎチャネル型ＴＦＴ２８７、画素マトリクス回路にはｎチャネル型ＴＦＴ２８８でなる画素ＴＦＴが形成できる。
【００４７】
制御回路のｐチャネル型ＴＦＴ２８５には、チャネル形成領域２６３、ソース領域２６４、ドレイン領域２６５を有している。第１のｎチャネル型ＴＦＴ２８６には、チャネル形成領域２６６、Ｌov領域２６７、ソース領域２６８、ドレイン領域２６９を有している。第２のｎチャネル型ＴＦＴ２８７には、チャネル形成領域２７０、ＬＤＤ領域２７１，２７２、ソース領域２７３、ドレイン領域２７４を有している。画素マトリクス回路のｎチャネル型ＴＦＴ２８８には、チャネル形成領域２７５、２７６、Ｌoff領域２７７〜２８０を有している。 Ｌoff領域はゲート電極に対してオフセット形成され、オフセット領域の長さは0.02〜0.2μｍである。さらに、ゲート電極と同時に形成される容量配線２３２と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ２８８のドレイン領域２８３に接続するｎ型を付与する不純物元素が添加された半導体層２８４とから保持容量２８９が形成されている。図8（Ｂ）では画素マトリクス回路のｎチャネル型ＴＦＴ２８７をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００４８】
以下、実施例１〜３までは、ソース／ドレインが形成される領域において、一導電型を与える不純物元素を、不均一な濃度分布に形成する方法についての説明のみ行う。またLDD等の形成に関しては、実施の形態1で、詳しく説明を行ったので、以下の実施例では省略する。
【００４９】
【実施例】
[実施例１]
実施例１では、レジストマスクや酸化膜マスク等、もしくはゲートメタルマスクを利用して、ドーピング行程を複数回行う方法について説明を行う。
【００５０】
図9(A)において、基板903は、ガラス基板や石英基板であり、下地膜908は、珪素（シリコン）を含む絶縁膜からなる。下地膜の上には島状半導体層が形成されている。この半導体層は、プラズマCVDを用いて非晶質珪素膜を成膜したものを、特開平７−１３０６５２号公報で開示された技術に従って、結晶化するものである。更に島状半導体層の上には公知の方法によって、ゲート絶縁膜901,904とゲート電極902,905が形成されている。
【００５１】
次にnチャネル型ＴＦＴとなる領域を覆う形でレジストマスク922を形成し、p型を付与する不純物元素Bを添加して不純物領域909,910を形成する。この領域のB濃度は３×1020〜３×1021atoms／cm3となるようにする。（図9（A））
【００５２】
次にpチャネル型ＴＦＴとなる領域を覆う形でレジストマスク919を形成し、n型を付与する不純物元素Pを添加して不純物領域912,913を形成する。この領域のP濃度を１×1020〜１×1021atoms／cm3とする（図9（B））
【００５３】
次にゲート電極とソース／ドレインが形成されることとなる領域の一部分に、レジストマスク920,921を形成し、n型を付与する不純物元素Pを添加して不純物領域915〜918を形成する。この領域のP濃度を4×1020〜1×1022atoms／cm3とする（図9（C））
【００５４】
後に熱活性化とゲッタリングを兼ねた熱処理を行うことにより、チャネル形成領域911および914に存在している不純物元素Niを、ソース／ドレイン領域に移動させることができ、更に接合近傍の不純物元素Niを、Pが最も多くドープされた不純物領域915〜918に移動させることができる。
【００５５】
この方法ではPが多くドープする不純物領域915〜918を接合近傍まで近づけることができる。またこの方法に、更にコンタクトホールを利用したPドープを行い、濃度差を３段階にしたゲッタリングを行ってもよい。
【００５６】
[実施例２]
実施例2では、ゲート酸化膜を島状半導体層に部分的に残すことで、ドープする不純物量を制御する方法の説明を行う。これはイオンドープを用いた不純物注入において深さ方向の濃度プロファイルを利用したものであり、一度のドーピング行程で不均一な濃度分布をもつソース／ドレイン領域を形成できる。
【００５７】
図10(A)において、基板1003は、ガラス基板や石英基板であり、下地膜1008は、珪素（シリコン）を含む絶縁膜からなる。下地膜の上には島状半導体層が形成されている。この半導体層は、プラズマCVDを用いて非晶質珪素膜を成膜したものを、特開平７−１３０６５２号公報で開示された技術に従って、結晶化するものである。更に島状半導体層の上には公知の方法によって、ゲート絶縁膜1004が全面に形成され、その上に公知の方法によってエッチングされたゲート電極1002,1005が形成されている。ここでnチャネル型ＴＦＴのゲート電極全体を覆い、かつ島状半導体層の一部を残す形でレジストマスク1023を形成し、ゲート絶縁膜をエッチングする。（図10（A））
【００５８】
次にnチャネル型ＴＦＴとなる領域を覆う形でレジストマスク1014を形成し、p型を付与する不純物元素Bを添加して不純物領域1011,1012を形成する。この領域のB濃度は３×1020〜３×1021atoms／cm3となるようにする。（図10（B））
【００５９】
次にpチャネル型ＴＦＴのゲート電極全体を覆い、かつ島状半導体層の一部を残す形でレジストマスク1022を形成し、n型を付与する不純物元素Pを添加して不純物領域1015〜1020を形成する。この領域のP濃度を１×1019〜１×1022atoms／cm3とする（図10（C））
【００６０】
従って、不純物領域1015、1016、1019、1020にはPが高濃度でドープされ、1017、1018には低濃度でドープされることになる。従って熱処理後には、チャネル形成領域1013、1021の不純物元素NiはPをドープした領域に移動し、接合近傍のNiも高濃度にPをドープした不純物領域1015、1016、1019、1020に移動する。従って接合近傍から効果的にNiを除去もしくは低減することができる。ここでの低濃度、高濃度というのは、２つの領域の濃度を比較して表現しているのであって、低濃度でドープした領域は通常のソース／ドレインにドープする不純物量と同程度とする。
【００６１】
この方法に、更にコンタクトホールを利用したPドープを行い、ゲッタリングを行ってもよい。
【００６２】
[実施例３]
実施例3では、ウエットエッチングを用いることで、ゲート絶縁膜に傾斜を形成し、ドープを行うことで、ドープする不純物量を制御する方法の説明を行う。この方法も実施例２と同様イオンドープを用いた不純物注入において深さ方向の濃度プロファイルを利用したものである。この例ではドープするPの濃度分布は連続的に変化することとなる。
【００６３】
図11(A)において、基板1103は、ガラス基板や石英基板であり、下地膜1108は、珪素（シリコン）を含む絶縁膜からなる。下地膜の上には島状半導体層が形成されている。この半導体層は、プラズマCVDを用いて非晶質珪素膜を成膜したものを、特開平７−１３０６５２号公報で開示された技術に従って、結晶化するものである。更に島状半導体層の上には公知の方法によって、ゲート絶縁膜1104が全面に形成され、その上に公知の方法によってエッチングされたゲート電極1102,1105が形成されている。ここでnチャネル型ＴＦＴとpチャネル型ＴＦＴのゲート電極全体を覆い、かつ島状半導体層の全部または一部を残す形でレジストマスク1111,1112を形成し、ゲート絶縁膜をウエットエッチングする。（図11（A））
【００６４】
次にnチャネル型ＴＦＴとなる領域を覆う形でレジストマスク1115を形成し、p型を付与する不純物元素Bを添加する。この領域のB濃度は３×1020〜３×1021atoms／cm3となるようにする。（図11（B））
【００６５】
次にpチャネル型ＴＦＴのゲート電極全体を覆い、かつ島状半導体層の一部を残す形でレジストマスク1124を形成し、n型を付与する不純物元素Pを添加して不純物領域1116〜1119を形成する。この領域のPは、ゲート絶縁膜の傾斜による厚さを考慮して、ゲートから離れるに従いドープ量が増加するように、イオン注入を行えばよい。（図11（C））
【００６６】
従って、不純物領域1116〜1119はゲート電極から遠ざかるほどＰ濃度が高くなっている。従って熱処理後には、チャネル形成領域1122、1123の不純物元素NiはPをドープした領域に移動し、接合近傍のNiも高濃度にPをドープした不純物領域のよりゲートから遠い部分に多く移動する。従って接合近傍から効果的にNiを除去もしくは低減することができる。ここでの低濃度、高濃度というのは、２つの領域の濃度を比較して表現しているのであって、低濃度でドープした領域は通常のソース／ドレインにドープする不純物量と同程度とする。
【００６７】
[実施例4]
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図12に示すように、実施の形態１で作製できる図8（Ｂ）の状態のアクティブマトリクス基板に対し、配向膜６０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の対向基板６０２には、遮光膜６０３、透明導電膜６０４および配向膜６０５を形成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。そして、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。
【００６８】
次にこのアクティブマトリクス型液晶表示装置の構成を、図13の斜視図および図14の上面図を用いて説明する。尚、図13と図14は、図4〜図8と図12の断面構造図と対応付けるため、共通の符号を用いている。また、図14で示す１’に沿った断面構造は、図8（Ｂ）に示す画素マトリクス回路の断面図に対応している。
【００６９】
アクティブマトリクス基板は、ガラス基板２０１上に形成された、画素マトリクス回路７０１と、走査信号制御回路７０２と、画像信号制御回路７０３で構成される。画素マトリクス回路にはｎチャネル型ＴＦＴ２８８が設けられ、周辺に設けられるドライバー回路はＣＭＯＳ回路を基本として構成されている。走査信号制御回路７０２と、画像信号制御回路７０３はそれぞれゲート配線２３１（ゲート電極に接続し、延在して形成される意味で同じ符号を用いて表す）とソース配線２５６で画素マトリクス回路のｎチャネル型ＴＦＴ２８８に接続している。また、ＦＰＣ７３１が外部入出力端子７３４に接続される。
【００７０】
図14は画素マトリクス回路７０１の一部分（ほぼ一画素分）を示す上面図である。ゲート配線２３１は、図示されていないゲート絶縁膜を介してその下の活性層と交差している。図示はしていないが、活性層には、ソース領域、ドレイン領域、ｎ--領域でなるＬoff領域が形成されている。また、２９０はソース配線２５６とソース領域２８１とのコンタクト部、２９２はドレイン配線２５９とドレイン領域２８３とのコンタクト部、２９２はドレイン配線２５９と画素電極２６２のコンタクト部である。保持容量２８９は、ｎチャネル型ＴＦＴ２８８のドレイン領域から延在する半導体層２８４とゲート絶縁膜を介して容量配線２３２が重なる領域で形成される。
【００７１】
なお、本実施例のアクティブマトリクス型液晶表示装置は、以下の、実施例のいずれの構成とも自由に組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００７２】
[実施例5]
本発明はアクティブマトリクス型ＥＬ表示装置に適用することが可能である。図15はアクティブマトリクス型ＥＬ表示装置の回路図である。画素マトリクス回路１１の周辺にはＸ方向制御回路１２、Ｙ方向制御回路１３が設けられている。画素マトリクス回路１１の各画素は、スイッチ用ＴＦＴ１４、コンデンサ１５、電流制御用TFT16、有機ＥＬ素子１７を有し、スイッチ用ＴＦＴ１４にＸ方向信号線１８ａ、Ｙ方向信号線２０ａが接続され、電流制御用ＴＦＴには電源線１９ａが接続される。
【００７３】
本発明のアクティブマトリクス型ＥＬ表示装置では、Ｘ方向制御回路１２、Ｙ方向制御回路１３または電流制御用ＴＦＴ１７に用いられるＴＦＴを図8（Ｂ）のｐチャネル型ＴＦＴ２８５、ｎチャネル型ＴＦＴ２８６、またはｎチャネル型ＴＦＴ２８７を組み合わせて形成する。また、スイッチ用ＴＦＴ１４を図8（Ｂ）のｎチャネル型ＴＦＴ２８８で形成する。
【００７４】
尚、本実施例のアクティブマトリクス型ＥＬ表示装置に対して、実施の形態１，実施例１〜実施例3のいずれの構成を組み合わせても良い。
【００７５】
[実施例6]
本発明を実施して作製された画素マトリクス回路や制御回路を同一の基板上に一体形成したアクティブマトリクス基板は、さまざまな電気光学装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、アクティブマトリクス型ＥＣ表示装置）に用いることができる。即ち、これらの電気光学装置を表示部として組み込んだ電子機器全てに本発明を実施できる。
【００７６】
そのような電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯電話または電子書籍など）が上げられる。それらの一例を図16に示す。
【００７７】
図16（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明はアクティブマトリクス基板を備えた表示部９００４に適用することができる。
【００７８】
図16（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明はアクティブマトリクス基板を備えた表示部９１０２に適用することができる。
【００７９】
図16（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示部９２０５で構成されている。本願発明はアクティブマトリクス基板を備えた表示部９２０５に適用することができる。
【００８０】
図16（Ｄ）はゴーグル型ディスプレイであり、本体９３０１、表示部９３０２、アーム部９３０３で構成される。本願発明は表示部９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【００８１】
図16（Ｅ）はリア型プロジェクターであり、本体９４０１、光源９４０２、表示装置９４０３、偏光ビームスプリッタ９４０４、リフレクター９４０５、９４０６、スクリーン９４０７で構成される。本発明は表示装置９４０３に適用することができる。
【００８２】
図16（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は、表示部９５０２、９５０３は直視型の表示装置に適用することができる。
【００８３】
また、ここでは図示しなかったが、本発明はその他にも、カーナビゲーションシステムやイメージセンサパーソナルコンピュータの表示部に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜5のどのような組み合わせから成る構成を用いても実現することができる。
【発明の効果】
本願発明を用いることで、トランジスターのチャネル形成領域とソースおよびドレイン領域の境界近傍における不純物を除去もしくは低減でき、半導体装置（ここでは具体的に電気光学装置）の動作性能や信頼性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】  課題を解決する手段を模式的に示す図。
【図２】  SIMS分析結果を示す図。
【図３】  課題を解決する手段を模式的に示す図。
【図４】  画素マトリクス回路、制御回路の作製工程を示す断面図。
【図５】  画素マトリクス回路、制御回路の作製工程を示す断面図。
【図６】  画素マトリクス回路、制御回路の作製工程を示す断面図。
【図７】  画素マトリクス回路、制御回路の作製工程を示す断面図。
【図８】  画素マトリクス回路、制御回路の作製工程を示す断面図。
【図９】  実施例１のTFT作成行程を示す図。
【図１０】  実施例2のTFT作成行程を示す図。
【図１１】  実施例3のTFT作成行程を示す図。
【図１２】  アクティブマトリクス型液晶表示装置の断面構造図。
【図１３】  アクティブマトリクス型液晶表示装置の斜視図。
【図１４】  画素マトリクス回路の上面図。
【図１５】  アクティブマトリクス型EL表示装置の回路図。
【図１６】  半導体装置の一例を示す図。
【符号の説明】
210〜212,284,301,311  半導体層
204〜207,210,211  島状半導体層
209,213〜216,223〜227,238,240〜242,919〜922  レジストマスク
1014,1022,1023,1111,1112,1115,1124  レジストマスク
105,305,228〜231,902,905,1002,1005,1102,1105  ゲート電極
104,304,220,233〜236,901,904,1004,1104  ゲート絶縁膜
107,263,266,270,275,276,911,914,1013,1021,1122,1123  チャネル形成領域
264,268,273  ソース領域
265,269,274,283  ドレイン領域
101,111  第１の不純物領域
102,112  第２の不純物領域
301,311  第３の不純物領域
203a  非晶質シリコン膜
203b  結晶化シリコン膜
208  マスク層
221  導電層（Ａ）
222  導電層（B）
232  容量配線
237  絶縁膜
251  保護絶縁膜
252  層間絶縁膜
260  パッシベーション膜
261  第２の層間絶縁膜
262  画素電極
267  Ｌov領域
277〜280  Ｌoff領域
603  遮光膜
604  透明導電膜
606  液晶材料
290,292  コンタクト部
232  容量配線
【図１】
0004514867.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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