(57)【特許請求の範囲】
【請求項１】
半導体装置であって、
端子（３０）と、
前記端子（３０）に結合された第１ノード，および前記端子（３０）上の静電放電（ＥＳＤ）に応答して電流を与える第２ノードを有する電流源（３２）と、
第１電圧基準ノードに結合された第３ノード，および前記電流源（３２）の前記第２ノードに結合された第４ノードを有する第１抵抗性素子（２６）と、
制御電極，前記端子（３０）に結合された第１電流電極，および前記電流源（３２）の前記第２ノードに結合された第２電流電極を有する第１トランジスタ（２４）と
を備える半導体装置。
【請求項２】
基板上に形成された半導体装置の第１のトランジスタ（２４）をバイアスする方法であって、
前記第１のトランジスタ（２４）の第１電流電極に結合されたパッド（３０）において高電圧静電放電（ＥＳＤ）を検出する段階であって、前記パッド（３０）に結合された第２のトランジスタ（３６）を、前記パッド（３０）上の静電放電（ＥＳＤ）に応答してオン動作させることを含む、前記検出する段階と、
前記高電圧静電放電（ＥＳＤ）の検出に応答して、前記第１のトランジスタ（２４）の第２電流電極をバイアスする段階であって、
前記第２電流電極と前記基板との間に形成されるｐ−ｎ接合の順方向バイアスを防止するために、前記第２電流電極と前記パッド（３０）との間に結合された電流源（３２）を第２トランジスタ（３６）のオン動作により活性化させることにより、静電放電（ＥＳＤ）電流の一部を前記第２電流電極に結合された抵抗素子（２６）へ送出すること、
前記抵抗素子（２６）を用いて前記静電放電（ＥＳＤ）電流の一部に対応する電圧を生成して前記第２電流電極に印加すること
を含む、前記第２電流電極をバイアスする段階と
を備える方法。
【請求項３】
半導体装置であって、
結合パッド（３０）と、
制御ノード，前記結合パッド（３０）に結合された第１電流電極，および第２電流電極を有するＮ−型トランジスタ（２４）と、
制御ノード，第１電圧基準端子に結合された第１電流電極，前記Ｎ−型トランジスタ（２４）の前記第１電極に結合された第２電流電極を有するＰ−型トランジスタ（２２）と、
前記Ｎ−型トランジスタ（２４）の前記第２電流電極に結合され電圧を与える出力ノード，および前記結合パッドに結合され、電圧源（３２，２６）の前記出力ノードにおける電圧値を制御するための入力ノードを有する電圧源（３２，２６）であって、
前記電圧源の入力ノードに結合された第１ノードと、前記電圧源の出力ノードに結合され、前記結合パッド（３０）上の静電放電（ＥＳＤ）に応答して電流を与える第２ノードとを有する電流源（３２）と、
前記電圧源の出力ノードに結合された第３ノードと、第２電圧基準端子に結合された第４ノードとを有する抵抗素子（２６）と
を含む前記電圧源（３２，２６）と
を備える半導体装置。
【請求項４】
基板上に形成された第１のトランジスタ（２４）を含む半導体装置であって、
前記第１のトランジスタ（２４）の第１電流電極に接続されたパッド（３０）において高電圧静電放電（ＥＳＤ）を検出する手段であって、前記パッド（３０）に結合され、前記パッド（３０）上の静電放電（ＥＳＤ）に応答してオン動作する第２のトランジスタ（３６）を含む、前記検出する手段と、
前記検出する手段が前記高電圧静電放電（ＥＳＤ）を検出したときに、前記第１のトランジスタ（２４）の第２電流電極と前記基板との間に形成されるｐ−ｎ接合の順方向バイアスを防止する手段であって、前記順方向バイアスを防止する手段は、前記第２電流電極と前記パッド（３０）との間に結合された電流源（３２）と、前記第２電流電極に結合された抵抗素子（２６）とを含み、前記電流源（３２）は、前記第２のトランジスタ（３６）のオン動作により活性化されて静電放電（ＥＳＤ）電流の一部を前記抵抗素子（２６）へ送出し、かつ前記静電放電（ＥＳＤ）電流の一部に対応する電圧が前記抵抗（２６）を用いて生成されて前記第２電流電極に印加される、前記順方向バイアスを防止する手段と
を備える半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、回路に関し、更に特定すれば、静電放電における寄生バイポーラ効果を低減する回路および方法に関するものである。
【０００２】
【従来の技術】
集積回路は、当該集積回路の設計電圧よりも高い電圧を受けた場合、損傷する虞れがある。機械的なチップ搬送装置，プラスチック製のチップ格納器具，または人間でさえもが発生源となり、これらから発する静電放電（「ＥＳＤ」）は、多くの場合、集積回路の設計電圧の何倍も高い電圧を発生する可能性がある。例えば、人体は、一般に４キロボルトまでの静電放電を供給する可能性がある。例えば、５ボルト未満の電圧で動作する集積回路にとって、かかる割合の静電放電は破壊的を生ずる虞れがある。
【０００３】
集積回路を高電圧即ちＥＳＤイベントから保護するために、通常集積回路の内部回路と入出力（「Ｉ／Ｏ」）ピンとの間に、保護回路を利用する。ＥＳＤイベントの間に回路の故障の原因になり得るメカニズムの１つに、「バイポーラ・スナップバック」(bipolar snapback)として知られる現象がある。
【０００４】
図１は、部分回路構成図および部分断面図形態で、従来技術によるＮ−チャネル金属酸化物半導体（ＭＯＳ）トランジスタおよび固有の寄生バイポーラ・トランジスタを示す。図１に示すように、ＮＰＮバイポーラ素子は、ｐ基板内に、ソースに結合されたエミッタ，ドレインに結合されたコレクタ，およびＮ−チャネルＭＯＳトランジスタの基板に結合されたベースを有することによって形成される。図１では、基板タイ(substrate tie)およびソースはアースに結合され、ドレインはＩ／Ｏパッドに結合された状態が示されている。Ｉ／Ｏパッドは、正のＥＳＤイベントを受けているものとして示されている。
【０００５】
バイポーラ・スナップバックの間、ボンド・パッド（コレクタ）に結合されたｎ＋拡散およびアース（エミッタ）に結合されたＮ＋拡散によって形成される寄生バイポーラ素子が、「Ｒｓｕｂ」で示す固有の基板抵抗を介して、自己バイアス・メカニズム(self-biased mechanism)によって大量のＥＳＤ放電電流を導通させる可能性がある。自己バイアスは、コレクタ／ベース（即ち、ｐ−基板に対するｎ＋パッド）拡散における雪崩ブレークダウンの結果生じ、雪崩によって発生した電子−ホール対が形成される。雪崩の発生源を、図１では、電流源ＩGENとして概略的に示す。これは、基板（ホール）電流を示す。この効果によって発生したホールは、固有の基板抵抗を通じて基板タイに向かって移動し、これによってトランジスタ付近に基板電位の局所的な上昇をもたらす。一旦この電位が約０．７Ｖを超過すると、寄生素子のベース−エミッタ接合（即ち、ｐ−基板に対するｎ＋）を順方向にバイアスするのに十分となり、このために素子がオンになる。寄生バイポーラ・アクションが最初に発生したドレイン−ソース間電圧およびドレイン電流点を（ＶT1，ＩT1）と呼ぶ。ＩT1は、ドレイン／基板接合において雪崩発生によって流れる電流である。通常、例えば、出力バッファのＮ−チャネルＭＯＳ素子に固有に含まれるバイポーラ素子は、スナップバックを生ずる可能性が最も高い。この寄生素子は、ＥＳＤイベントを受ける回路において、故障箇所となることが頻繁にある。
【０００６】
この寄生バイポーラの問題を軽減する周知の策の１つは、バラスト抵抗を追加し、Ｎ−チャネルＭＯＳトランジスタのドレインと出力ピンとの間に接続することである。この技法は、あらゆる放電電流をＮＭＯＳトランジスタ（または単一のＮＭＯＳトランジスタを形成する数本のフィンガ）を介して等しく分散することにより、回路内におけるバイポーラ導通の場合に、何らかの追加のＥＳＤ保護対策を保証するのに役立つ。バラスト抵抗を追加するのは、別のコレクタ−エミッタ間電圧ＶT2にある故障点が、電流が寄生バイポーラ・トランジスタに流れ始めるコレクタ−エミッタ間電圧ＶT1よりも大きいことを保証するためである。ＶT1およびＶT2間の関係を図２に示す。
【０００７】
図２は、図１のＮ−チャネル・トランジスタのドレイン電流対ドレイン電圧の図を示す。図２は、２本の曲線を示す。一方の曲線は、典型的な非サリサイド化技術(non-salicided technology)に対するドレイン電流対ドレイン−ソース間電圧を示し、他方の曲線は、典型的なサリサイド化技術に対するドレイン電流対ドレイン−ソース間電圧を示す。数個のＮＭＯＳトランジスタ（または単一のＮＭＯＳトランジスタを形成する数本のフィンガ）が寄生バイポーラ素子として作用する場合、かかる素子は、固有の寄生バイポーラ・トランジスタの「スナップ・バック」電流−電圧特性を拠り所とする。前述のように、電流は、あるコレクタ−エミッタ間電圧ＶT1において、バイポーラ・トランジスタを通過し始める。その後、コレクタ−エミッタ間電圧は、電流が増大するに連れて、減少し、ＶT1から「スナップ・バック」する。ドレイン電圧が上昇すると、逆向きになり、電流の増大に連れてコレクタ−エミッタ間電圧も上昇する。最終的に、バイポーラ・トランジスタは、別の特定のコレクタ−エミッタ間電圧ＶT2において故障する。典型的な非サリサイド化技術では、通常ＶT2はＶT1よりも大きい。何故なら、トランジスタが呈するオン抵抗が非常に大きいからである（即ち、図２における線の傾きは緩やかになる）。典型的なサリサイド化技術では、通常ＶT2はＶT1よりも小さい。何故なら、サリサイド化ソース／ドレイン拡散が素子の有効な直列抵抗を低下させるように作用するからである（即ち、図２における線の傾斜は更に急になる）。いずれの技術においても、バラスト抵抗という形態で直列抵抗を追加することにより、ＶT2がＶT1よりも大きくなるように制御することができる。これによって、第１ＮＭＯＳトランジスタ（またはＮＭＯＳトランジスタのフィンガ）は、第２ＮＭＯＳトランジスタがオンになる電圧未満の電圧ではブレークダウンしないことが保証される。また、これによって、完全な素子の故障電流は、その個々の構成要素の総和であり、スナップ・バックする第１セグメントのそれではないことを保証する。故障電流は、図２に示す第２ブレークダウン電流ＩT2である。ＥＳＤイベントの間ＩT2の値を超過してはならない。さもないと、素子に永続的な損傷が生ずることになる。したがって、バラスト抵抗を追加する動機は、所与のトランジスタから得られるＩT2の総量を最大化することである。通常、ＩT2は、特定の技術の特定の製造パラメータに依存し、技術毎に異なる。
【０００８】
【発明が解決しようとする課題】
半導体技術のスケーリングに伴い、新たな技術世代毎にＩT2が減少するという傾向が全般的に見られる。これは、浅いサリサイド化ソース／ドレイン接合の使用，および高濃度にドープしたｐ＋基板上におけるエピタキシャル層の使用等のいくつかの要因によるものである。更に、サリサイド層は、マルチ・フィンガ素子における劣った幅方向スケーリング(width-scaling)を助長することに加えて、接合深さのかなりの部分を消費する。これも、第２ブレークダウン故障電流スレシホルド（ＩT2）を低下させることが知られている。先進の技術では、周知のラッチ・アップ効果を抑制するために、高濃度にドープしたｐ＋基板（エピ基板）上にエピタキシャル層を必要とする。エピ基板の基板抵抗は非常に低く、そのために、基板電位をチップ全体に渡ってアースに密接に結合させる。これはラッチ・アップを回避するには望ましいが、バイポーラ作用を均一に開始し維持することが困難になるので、寄生バイポーラ作用を激しく妨げる。
【０００９】
【発明の実施の形態】
本発明のより良い理解は、以下の好適実施例の詳細な説明を、以下の図面と関連付けながら検討することによって得ることができる。
【００１０】
図示の簡略化および明確なのために、図面に示すエレメントは必ずしも同じ拡縮率で描かれているとは限らないことは認められよう。例えば、図面におけるエレメントの中には、明確化の目的のために、他のエレメントに対して誇張されたものがある。また、適切であると見なされる場合には、図面間で参照番号を繰り返し、対応するエレメントまたは類似のエレメントを示すこととする。
【００１１】
これより本発明のいくつかの実施例を詳細に説明するが、全ての実施例に共通な本発明は、Ｎ−チャネル・トランジスタのソース電圧を上昇させ、寄生バイポーラ素子のベース−エミッタ間電圧を順方向バイアスさせず、寄生バイポーラ素子における導通を防止する回路および方法にある。本発明は、一旦ＶT1を超過した場合（即ち、ＶT2＝ＶT1およびＩT2＝ＩT1）素子のほぼ瞬時的な破壊が発生する、先進の半導体技術におけるバイポーラのスナップバックを防止する。これらの素子では、故障電流ＩT2が非常に低い値を呈するので、一旦スナップバックが発生したなら、バイポーラ・スナップバックの効果を改善するのでは十分でない。むしろ、これらの技術には、スナップバックを完全に回避することが望ましく、ＥＳＤ放電の間出力バッファのＮＭＯＳ素子がスナップバックしないように、ＶT1の値を上昇させるように注意を払わなければならない。これは、バラスティング(ballasting)のような周知の技術を用いて、スナップバック後に寄生バイポーラ・アクションを制御しようという従来の考えとは大幅に異なるものである。
【００１２】
図３は、一実施例を示す。ここでは、Ｎ−チャネル・トランジスタ（２４）のソースとアースとの間に、比較的小さな抵抗（２６）が結合されている。ソース注入電流源（３２）を用いて、正のＥＳＤイベントからのＥＳＤ電流の一部を、小さなソース抵抗を介して送出し、Ｎ−チャネル・トランジスタのソースをイベントの間高めることによって、ベース−エミッタ接合の順方向バイアスを防止し、固有の寄生バイポーラ素子のスナップバックを発生させる。このように、トランジスタ２４のソースとｐ−型基板（アノード）との間に形成されたダイオードのカソード（ｎ＋拡散）において、抵抗２６を通過する電流によって正電位を生成する。この電位の大きさは、抵抗２６の値またはソース注入電流源３２の相対的強度を調節することによって、容易に調節可能である。逆に、トランジスタ２４のｎ＋ソース拡散によって形成されるダイオードのアノード（基板）の電位は、雪崩発生率および有効基板抵抗によって制御され、通常これらは他の製造パラメータと独立して設計することは困難である。したがって、記載中の発明を用いることによって、製造プロセスのどこかで必要とされる他の物理的または電気的パラメータを変化させたり、これらに影響を及ぼさないように、スナップバックを制御することができる。
【００１３】
図４を参照しながら、これより本発明の具体的な実施例について詳細に説明する。
【００１４】
図４は、回路図形態で、本発明による出力バッファ回路２０を示す。出力バッファ回路２０は、ＥＳＤ保護を有する出力バッファ回路であり、Ｐ−チャネル・トランジスタ２２，Ｎ−チャネル・トランジスタ２４，抵抗２６，パッド３０，ソース注入バイアス回路３３およびソース注入トランジスタ３４から成るソース注入電流源３２，ＥＳＤレール・クランプ(ESD rail clamp)４６，ならびにダイオード４８を含む。Ｐ−チャネル・トランジスタ２２およびＮ−チャネル・トランジスタ２４は協同して出力バッファ回路を形成する。Ｐ−チャネル・トランジスタ２２は、そのドレインおよびウエル間に結合されたその固有ダイオード２８と共に示されている。Ｐ−チャネル・ソース注入トランジスタ３４は、パッド３０に結合されたソース，ゲート，および抵抗２６の一方の端子に結合されたドレインを有する。Ｐ−チャネル・ソース注入トランジスタ３４のゲートは、ソース注入バイアス回路３３によってバイアスされる。
【００１５】
ソース注入バイアス回路３３は、Ｐ−チャネル・トランジスタ３６，３８，抵抗４０，４４，およびＮ−チャネル・トランジスタ４２を含む。Ｐ−チャネル・トランジスタ３６は、ＶＤＤに接続されたゲート，パッド３０に接続された第１ソース端子，および第２ドレイン端子を有する。Ｐ−チャネル・トランジスタ３８は、ＶＤＤで示す正電源電圧端子に接続されたソース，アースに接続されたゲート，およびドレインを有する。抵抗４０は、Ｐ−チャネル・トランジスタ３８のドレインに接続された第１端子，および第２端子を有する。Ｎ−チャネル・トランジスタ４２は、抵抗４０の第２端子に接続されたドレイン，Ｐ−チャネル・トランジスタ３６の第２ドレイン端子に接続されたゲート，およびＶＳＳに接続されたソースを有する。抵抗４４は、Ｎ−チャネル・トランジスタ４２のゲートに接続された第１端子，およびＶＳＳで示すアース端子に接続された第２端子を有する。ＥＳＤレール・クランプ４６およびダイオード４８は、ＶＤＤおよびＶＳＳ間に結合されている。ＥＳＤレール・クランプ４６は、回路２０を内蔵する集積回路の固有容量とすることができ、あるいはＥＳＤイベントの間ＶＤＤおよびＶＳＳ間に放電経路を与えるために用いられるアクティブなクランプ回路とすることも可能である。ダイオード４８は、ＶＳＳが、ＶＤＤよりも約ダイオード電圧降下（Ｖd）程高い場合に、電流を導通させる。
【００１６】
出力バッファ回路の正常な動作の間、トランジスタ２２，２４のゲートは、図４には示さない内部回路によってバイアスされ、必要に応じてＰ−チャネル・トランジスタ２２またはＮ−チャネル・トランジスタ２４のいずれかを導通させ、パッド３０を必要な電圧に駆動する。ソース注入バイアス回路３３は、ソース注入トランジスタ３４を非導通状態に置き、電流洩れを最少に抑える。Ｐ−チャネル・トランジスタ３６は、ほぼ非導通状態となり、Ｎ−チャネル・トランジスタ４２のゲートにおける電圧をローにし、トランジスタ４２を非導通状態にする。更に、これによって、抵抗４０の第２端子における電圧は十分高くなり、Ｐ−チャネル・ソース注入トランジスタ３４をほぼ非導通状態にする。
【００１７】
正のＥＳＤイベント，またはその他の高電圧イベントの間、ソース注入バイス回路３３は、Ｐ−チャネル・ソース注入トランジスタ３４を導通状態に維持する。すると、Ｐ−チャネル・ソース注入トランジスタ３４は、電流源として機能する。パッド３０の電圧がＶＤＤよりも１スレシホルド電圧降下だけ超過した場合、Ｐ−チャネル・トランジスタ３６は導通し、比較的高い電圧をＮ−チャネル・トランジスタ４２のゲートに供給する。すると、Ｎ−チャネル・トランジスタ４２は導通状態となり、Ｐ−チャネル・トランジスタ３４のゲートをローに引き下げ、ソース注入Ｐ−チャネル・トランジスタ３４を導通状態にする。ＥＳＤ電流の一部は、パッド３０からＰ−チャネル・ソース注入トランジスタ３４および抵抗２６を通ってＶＳＳに達する。ＥＳＤイベント電流の残りは、Ｐ−チャネル・トランジスタ２２の固有ダイオード２８を通過してＶＤＤに達し、次いでＥＳＤレール・クランプ４６を通ってＶＳＳに達する。
【００１８】
ＥＳＤ電流の一部をソース注入トランジスタ３４および抵抗２６に通過させることによって、Ｎ−チャネル・トランジスタ２４のソース電圧は上昇し、固有バイポーラ・トランジスタのエミッタ電圧を上昇させ（図１および図３に示したように）、固有バイポーラ・トランジスタが導通するのを防止する。これによって、パッド電圧が上昇し、ＥＳＤイベントの間、スナップバックが通常発生する電圧を越えて上昇する虞れがある。先に論じたように、これは、先進のサリサイド技術を用いて構成した集積回路にとっては特に破壊的である。
【００１９】
抵抗２６の抵抗値の上限は、抵抗２６によってＮ−チャネル・トランジスタ２４に発生するターン・オン遅延の長さによって決定される。寄生バイポーラ素子の導通を防止するには、小さな電圧がＮ−チャネル・トランジスタ２４のソース上にあれば十分である。何故なら、基板はアースに結合されているので、基板電位は非常に高くまで上昇することができないからである。バイポーラ・スナップショットの発生を防止するためには、Ｎ−チャネル・トランジスタ２４のソースを基板よりもダイオード電圧降下だけ高くする必要がある。図示の実施例では、約１０オーム以下の抵抗値を有する抵抗２６が、実施されている。
【００２０】
代替実施例では、ソース注入バイアス回路３３を用いる代わりに、Ｐ−チャネル・ソース注入トランジスタ３４のゲートを直接ＶＤＤに接続することができる。この手法では、ソース注入トランジスタ３４はなおも電流を抵抗２６に注入することができるが、ＶＤＤがパッド３０と調和して(sympathetically)上昇し始めと、電流量は減少する。これによって、ソース注入トランジスタ３４のソース−ゲート間電圧の大きさが減少し、素子をデバイアスする(de-baias)。しかしながら、ソース注入バイアス回路３３を用いる利点は、ＶＤＤがパッド３０と調和して移動し始めた場合、Ｐ−チャネル・ソース注入トランジスタ３４を高い導通状態に保持するのに十分なソース−ゲート間電圧を維持することである。その理由は、トランジスタ３６は、抵抗４４間の電圧がＮ−チャネル・トランジスタ４２のスレシホルド電圧を超過するためには、非常に小さな電流のみを抵抗４４に供給すればよいからである。トランジスタ３６は未だデバイアス降下の影響を受け易いが、抵抗４４の値は、Ｎ−チャネル・トランジスタ４２が導通状態に留まるように容易に調節可能であり、トランジスタ３４のゲート電圧が十分低く、Ｐ−チャネル・ソース注入トランジスタ３４が高い導通状態に留まることを保証する。
【００２１】
ソース注入トランジスタ３４およびソース注入バイアス回路３３によって形成された電流源３２と共に抵抗２６を用いることによって、ブレークダウンが発生する前のバッファ回路のＥＳＤ範囲を大幅に拡大することが可能となり、素子の故障前に、ＥＳＤ保護回路に一層のマージンを与えることになる。
【００２２】
以上好適実施例に沿って本発明を説明したが、本発明は多くの方法で変更可能であり、これまでに具体的に明示し説明した実施例以外にも多くの実施例も考えられることは、当業者には明白であろう。したがって、特許請求の範囲は、本発明の真の範囲に該当する本発明の変更を全て包含することを意図するものである。
【図面の簡単な説明】
【図１】従来技術によるＮ−チャネルＭＯＳトランジスタおよび固有の寄生バイポーラ・トランジスタを示す一部回路構成一部断面図。
【図２】図１のＮ−チャネルＭＯＳトランジスタのドレイン電流対ドレイン電圧の関係を示す図。
【図３】本発明によるＥＳＤ回路を示す一部回路構成一部断面図。
【図４】本発明によるＥＳＤ回路を示す回路図。
【符号の説明】
２０    出力バッファ回路
２２    Ｐ−チャネル・トランジスタ
２４    Ｎ−チャネル・トランジスタ
２６    抵抗
３０    パッド
３２    ソース注入電流源
３３    ソース注入バイアス回路
３４    ソース注入トランジスタ
３６，３８    Ｐ−チャネル・トランジスタ
４０，４４    抵抗
４２    Ｎ−チャネル・トランジスタ
４６    ＥＳＤレール・クランプ
４８    ダイオード
【図１】
0004401500.tif 000002
【図２】
0004401500.tif 000003
【図３】
0004401500.tif 000004
【図４】
0004401500.tif 000005