(57)【特許請求の範囲】
【請求項１】
入力された光に応じた画素信号を生成する光電変換素子を有し、前記画素信号を接続された信号線へ選択的に出力する画素がマトリクス状に配置される画素部と；
前記信号線それぞれに接続される増幅器を有し、前記信号線から伝達される前記画素信号をそれぞれ増幅する増幅部と；
を備え、
前記増幅器は、
静電容量が可変する第１可変静電容量素子と；
前記第１可変静電容量素子と電気的に接続され、静電容量が可変する第２可変静電容量素子と；
前記第１可変静電容量素子と前記第２可変静電容量素子とに対して前記画素信号を選択的に入力する入力部と；
を備え、
前記第１可変静電容量素子と前記第２可変静電容量素子とに前記画素信号が入力される場合には、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を第１の値とし、
前記第１可変静電容量素子と前記第２の可変静電容量素子の静電容量を、前記第１の値よりも小さな第２の値として前記画素信号を増幅し、
前記第１可変静電容量素子と前記第２可変静電容量素子とは、逆導電型のＭＯＳバラクタであり、
前記第１可変静電容量素子と前記第２可変静電容量素子とのゲート端子は、それぞれ前記入力部と接続され、
前記第１可変静電容量素子のソース端子およびドレイン端子と、前記第２可変静電容量素子のソース端子およびドレイン端子とには、第１レベルの制御信号、または前記第１レベルより電圧レベルが高い第２レベルの制御信号が印加され、
前記第１可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルと、前記第２可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルとは、互いに異なることを特徴とする、固体撮像素子。
【請求項２】
前記増幅器は、
前記第１可変静電容量素子および前記第２可変静電容量素子と電気的に接続され、静電容量が可変する第３可変静電容量素子と；
前記第１可変静電容量素子、前記第２可変静電容量素子、および前記第３可変静電容量素子と電気的に接続され、静電容量が可変する第４可変静電容量素子と；
をさらに備え、
前記第３可変静電容量素子と前記第４可変静電容量素子とは、前記第１可変静電容量素子および前記第２可変静電容量素子と同期して静電容量を前記第１の値、または前記第２の値とすることを特徴とする、請求項１に記載の固体撮像素子。
【請求項３】
前記第３可変静電容量素子と前記第４可変静電容量素子とは、逆導電型のＭＯＳバラクタであり、
前記第３可変静電容量素子のソース端子およびドレイン端子と、前記第４可変静電容量素子のソース端子およびドレイン端子とは、前記第１可変静電容量素子のゲート端子および前記第２可変静電容量素子のゲート端子と接続され、
前記第３可変静電容量素子と前記第４可変静電容量素子とのゲート端子には、前記第１レベルの制御信号、または前記第２レベルの制御信号が印加され、
前記第３可変静電容量素子のゲート端子に印加される制御信号の電圧レベルと、前記第４可変静電容量素子のゲート端子に印加される制御信号の電圧レベルとは、互いに異なることを特徴とする、請求項２に記載の固体撮像素子。
【請求項４】
前記第１可変静電容量素子および前記第２可変静電容量素子は、
前記第１可変静電容量素子のソース端子およびドレイン端子に前記第２レベルの制御信号が印加される場合、前記第１可変静電容量素子および前記第２可変静電容量素子の静電容量を前記第１の値とし、
前記第１可変静電容量素子のソース端子およびドレイン端子に前記第１レベルの制御信号が印加される場合、前記第１可変静電容量素子および前記第２可変静電容量素子の静電容量を前記第２の値とすることを特徴とする、請求項１に記載の固体撮像素子。
【請求項５】
入力された光に応じた画素信号を生成する光電変換素子を有し、前記画素信号を接続された信号線へ選択的に出力する画素がマトリクス状に配置される画素部と、前記信号線それぞれに接続され、静電容量が可変する第１可変静電容量素子と静電容量が可変する第２可変静電容量素子とを備える増幅器を有し、前記信号線から伝達される前記画素信号をそれぞれ増幅する増幅部とを備え、前記第１可変静電容量素子と前記第２可変静電容量素子とは逆導電型のＭＯＳバラクタであり、前記第１可変静電容量素子のゲート端子と前記第２可変静電容量素子のゲート端子とには前記画素信号が入力され、前記第１可変静電容量素子のソース端子およびドレイン端子と、前記第２可変静電容量素子のソース端子およびドレイン端子とには、第１レベルの制御信号、または前記第１レベルより電圧レベルが高い第２レベルの制御信号が印加され、前記第１可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルと、前記第２可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルとは、互いに異なる固体撮像素子に用いることが可能な増幅方法であって：
前記第１可変静電容量素子と前記第２可変静電容量素子とに前記画素信号を入力し、第１静電容量に対応する第１電荷を蓄積するステップと；
前記第１電荷を保持するステップと；
前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を、前記第１静電容量から、前記第１静電容量よりも小さな第２静電容量に減少させて、前記画素信号を増幅するステップと；
を有することを特徴とする、増幅方法。
【請求項６】
入力された光に応じた画素信号を生成する光電変換素子を有し、前記画素信号を接続された信号線へ選択的に出力する画素がマトリクス状に配置される画素部と、前記信号線それぞれに接続される増幅器を有し、前記信号線から伝達される前記画素信号をそれぞれ増幅する増幅部とを備える固体撮像素子と；
前記固体撮像素子から出力される前記画素信号を処理する信号処理部と；
を備え、
前記固体撮像素子の前記増幅部が備える増幅器は、
静電容量が可変する第１可変静電容量素子と；
前記第１可変静電容量素子と電気的に接続され、静電容量が可変する第２可変静電容量素子と；
前記第１可変静電容量素子と前記第２可変静電容量素子とに対して前記画素信号を選択的に入力する入力部と；
を備え、
前記第１可変静電容量素子と前記第２可変静電容量素子とに前記画素信号が入力される場合には、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を第１の値とし、
前記第１可変静電容量素子と前記第２の可変静電容量素子の静電容量を、前記第１の値よりも小さな第２の値として前記画素信号を増幅し、
前記第１可変静電容量素子と前記第２可変静電容量素子とは、逆導電型のＭＯＳバラクタであり、
前記第１可変静電容量素子と前記第２可変静電容量素子とのゲート端子は、それぞれ前記入力部と接続され、
前記第１可変静電容量素子のソース端子およびドレイン端子と、前記第２可変静電容量素子のソース端子およびドレイン端子とには、第１レベルの制御信号、または前記第１レベルより電圧レベルが高い第２レベルの制御信号が印加され、
前記第１可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルと、前記第２可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルとは、互いに異なることを特徴とする、撮像装置。
【請求項７】
前記増幅器は、
前記第１可変静電容量素子および前記第２可変静電容量素子と電気的に接続され、静電容量が可変する第３可変静電容量素子と；
前記第１可変静電容量素子、前記第２可変静電容量素子、および前記第３可変静電容量素子と電気的に接続され、静電容量が可変する第４可変静電容量素子と；
をさらに備え、
前記第３可変静電容量素子と前記第４可変静電容量素子とは、前記第１可変静電容量素子および前記第２可変静電容量素子と同期して静電容量を前記第１の値、または前記第２の値とすることを特徴とする、請求項６に記載の撮像装置。
【請求項８】
前記第３可変静電容量素子と前記第４可変静電容量素子とは、逆導電型のＭＯＳバラクタであり、
前記第３可変静電容量素子のソース端子およびドレイン端子と、前記第４可変静電容量素子のソース端子およびドレイン端子とは、前記第１可変静電容量素子のゲート端子および前記第２可変静電容量素子のゲート端子と接続され、
前記第３可変静電容量素子と前記第４可変静電容量素子とのゲート端子には、前記第１レベルの制御信号、または前記第２レベルの制御信号が印加され、
前記第３可変静電容量素子のゲート端子に印加される制御信号の電圧レベルと、前記第４可変静電容量素子のゲート端子に印加される制御信号の電圧レベルとは、互いに異なることを特徴とする、請求項７に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、増幅方法、および撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラ（Digital  still  camera）、本件出願人が商標権を有する「ハンディカム（Handycam）」などのデジタルビデオカメラ（Digital  video  camera）、デジタルカメラ機能を有する携帯電話など、静止画像または動画像を撮像する撮像機能を有する撮像装置が普及している。上記のような撮像装置は、ＣＣＤ（Charge  Coupled  Device）イメージセンサやＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサなどを固体撮像素子として備えることによって撮像を行う。従来、ＣＣＤイメージセンサの方がＣＭＯＳイメージセンサよりもＳ／Ｎ比（Signal  to  Noise  ratio）がよいことから、撮像装置には、主にＣＣＤイメージセンサが固体撮像素子として使用されていた。しかしながら、近年、回路構成や素子の改良などによってＣＭＯＳイメージセンサのＳ／Ｎ比が向上したことや、ＣＭＯＳイメージセンサの方がＣＣＤイメージセンサよりも高速読み出しが可能であること、あるいは、ＣＭＯＳイメージセンサの方がＣＣＤイメージセンサよりもＳｏＣ（System  On  Chip）に適していることなどの理由によって、撮像装置には、ＣＭＯＳイメージセンサが固体撮像素子として広く使用されており、また、重要なデバイスとして注目を浴びている。
【０００３】
広く使用されている従来のＣＭＯＳイメージセンサは、例えば、ＡＰＳ（Active  Pixel  Sensor）方式と呼ばれる方式で実現される。ここで、ＡＰＳ方式のＣＭＯＳイメージセンサは、フォトダイオード（光電変換素子）とアクティブ素子（例えば、トランジスタ）とを各画素の内部に備え、当該アクティブ素子によって、入力される光に応じてフォトダイオードが生成する信号の減衰を妨げる機能を有する。また、従来のＣＭＯＳイメージセンサは、例えば、マトリクス状に配置された画素と、各列の画素が列単位に接続される列方向に配置された信号線と、信号線それぞれに接続されて各画素から出力される信号を増幅する増幅器（いわゆる、カラムアンプ）と、各増幅器から出力される増幅された信号を多重化する多重器を備える。上記のような構成を有することによって、従来のＣＭＯＳイメージセンサは、撮像した被写体に対応する画像信号を得ることができる。
【０００４】
ここで、従来のＣＭＯＳイメージセンサは、例えば、スイッチトキャパシタ回路やオペアンプなどにより構成された増幅器を用いて各画素から出力される信号を増幅する。しかしながら、従来のＣＭＯＳイメージセンサの増幅器を構成するスイッチトキャパシタ回路やオペアンプは、占有面積が大きな回路あるいは素子である。そのため、固体撮像素子の高解像度化に伴い必要となる増幅器の数が増えることによって、増幅器が占有する回路面積の大きさが問題となっている。また、従来のＣＭＯＳイメージセンサの増幅器は、オペアンプを用いて信号を増幅するため、当該オペアンプが発生させるノイズによって固体撮像素子の感度が低下してしまう。さらに、従来のＣＭＯＳイメージセンサの増幅器は、信号の増幅のための電力消費が大きなオペアンプを用いて信号を増幅するので、高解像度化に伴い増幅器の数が増えれば増えるほど、固体撮像素子全体の消費電力の低減が困難となっている。
【０００５】
このような中、可変静電容量素子を用いて信号を増幅させる技術が開発されている。ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  effect  transistor）で構成される離散時間パラメトリック増幅器（ＭＯＳＦＥＴパラメトリック増幅器）を用いて、ＲＦ（Radio  Frequency）回路の微細化および低消費電力化を図る技術としては、例えば、特許文献１が挙げられる。また、ＣＣＤイメージセンサが備える増幅器として可変静電容量素子を用いる技術としては、例えば、特許文献２が挙げられる。
【０００６】
【特許文献１】米国特許出願公開２００５／２７５０２６号明細書
【特許文献２】特開平４−１８７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来のＭＯＳＦＥＴパラメトリック増幅器は、ＭＯＳＦＥＴパラメトリック増幅器に入力されるバイアス電圧と電圧信号とが重畳されたまま一緒に増幅されてしまう。したがって、ＭＯＳＦＥＴパラメトリック増幅器の出力電圧信号が必要以上に高くなってしまい、当該出力信号を受け取る後段の構成要素は高い耐圧性を備えなければならないなど、当該出力信号の取り扱いが難しくなる。また、ＭＯＳＦＥＴパラメトリック増幅器の出力信号が必要以上に高くなると、回路の微細化や低消費電力化に適さなくなる。さらに、ＭＯＳＦＥＴパラメトリック増幅器の出力電圧信号が、電源電圧（制御信号）よりも大きくなると、ＭＯＳＦＥＴの容量が低下して、当該出力電圧信号の信号波形に歪みが生じてしまう。
【０００８】
また、従来のＣＣＤイメージセンサに適用される増幅器は、可変静電容量素子としてＭＯＳ容量を用いる構成であるため、上記ＭＯＳＦＥＴパラメトリック増幅器と同様の問題が生じる。
【０００９】
したがって、従来の可変静電容量素子を用いて信号を増幅する技術をＣＭＯＳイメージセンサの増幅器（いわゆるカラムアンプ）に用いたとしても、出力電圧信号の信号波形に歪みが発生するために固体撮像素子の感度の低下を防止することができず、また、消費電力を十分に低減させることができない。
【００１０】
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることが可能な、新規かつ改良された固体撮像素子、増幅方法、および撮像装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の第１の観点によれば、入力された光に応じた画素信号を生成する光電変換素子を有し、上記画素信号を接続された信号線へ選択的に出力する画素がマトリクス状に配置される画素部と、上記信号線それぞれに接続される増幅器を有し、上記信号線から伝達される上記画素信号をそれぞれ増幅する増幅部とを備え、上記増幅器は、静電容量が可変する第１可変静電容量素子と、上記第１可変静電容量素子と電気的に接続され、静電容量が可変する第２可変静電容量素子と、上記第１可変静電容量素子と上記第２可変静電容量素子とに対して上記画素信号を選択的に入力する入力部とを備え、上記第１可変静電容量素子と上記第２可変静電容量素子とに上記画素信号が入力される場合は、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を第１の値とし、上記第１可変静電容量素子と上記第２の可変静電容量素子の静電容量を、上記第１の値よりも小さな第２の値として上記画素信号を増幅する固体撮像素子が提供される。
【００１２】
かかる構成により、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【００１３】
また、上記増幅器は、上記第１可変静電容量素子および上記第２可変静電容量素子と電気的に接続され、静電容量が可変する第３可変静電容量素子と、上記第１可変静電容量素子、上記第２可変静電容量素子、および上記第３可変静電容量素子と電気的に接続され、静電容量が可変する第４可変静電容量素子とをさらに備え、上記第３可変静電容量と上記第４可変静電容量とは、上記第１可変静電容量素子および上記第２可変静電容量素子と同期して静電容量を上記第１の値、または上記第２の値としてもよい。
【００１４】
かかる構成により、より確実に固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【００１５】
また、上記第１可変静電容量素子と上記第２可変静電容量素子とは、逆導電型のＭＯＳバラクタであり、上記第１可変静電容量素子と上記第２可変静電容量素子とのゲート端子は、それぞれ上記入力部と接続され、上記第１可変静電容量素子のソース端子およびドレイン端子と、上記第２可変静電容量素子のソース端子およびドレイン端子とには、第１レベルの制御信号、または上記第１レベルより電圧レベルが高い第２レベルの制御信号が印加され、上記第１可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルと、上記第２可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルとは、互いに異なっていてもよい。
【００１６】
かかる構成により、ノイズを生じさせずに画素信号を増幅することができる。
【００１７】
また、上記第１可変静電容量素子および上記第２可変静電容量素子は、上記第１可変静電容量素子のソース端子およびドレイン端子に上記第２レベルの制御信号が印加される場合、上記第１可変静電容量素子および上記第２可変静電容量素子の静電容量を上記第１の値とし、上記第１可変静電容量素子のソース端子およびドレイン端子に上記第１レベルの制御信号が印加される場合、上記第１可変静電容量素子および上記第２可変静電容量素子の静電容量を上記第２の値としてもよい。
【００１８】
かかる構成により、画素信号を静電容量の容量変化比倍に増幅することができる。
【００１９】
また、上記第１可変静電容量素子と上記第２可変静電容量素子とは、ｎチャネル型のＭＯＳバラクタであり、上記第１可変静電容量素子のソース端子およびドレイン端子と、上記第２可変静電容量素子のゲート端子は、それぞれ上記入力部と接続され、上記第１可変静電容量素子のゲート端子と、上記第２可変静電容量素子のソース端子およびドレイン端子とには、第１レベルの制御信号、または上記第１レベルより電圧レベルが高い第２レベルの制御信号が印加され、上記第１可変静電容量素子のゲート端子に印加される制御信号の電圧レベルと、上記第２可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルとは、互いに異なっていてもよい。
【００２０】
かかる構成により、ノイズを生じさせずに画素信号を増幅することができる。
【００２１】
また、上記第１可変静電容量素子と上記第２可変静電容量素子とは、ｐチャネル型のＭＯＳバラクタであり、上記第１可変静電容量素子のゲート端子と、上記第２可変静電容量素子のソース端子およびドレイン端子は、それぞれ上記入力部と接続され、上記第１可変静電容量素子のソース端子およびドレイン端子と、上記第２可変静電容量素子のゲート端子とには、第１レベルの制御信号、または上記第１レベルより電圧レベルが高い第２レベルの制御信号が印加され、上記第１可変静電容量素子のソース端子およびドレイン端子に印加される制御信号の電圧レベルと、上記第２可変静電容量素子のゲート端子に印加される制御信号の電圧レベルとは、互いに異なっていてもよい。
【００２２】
かかる構成により、ノイズを生じさせずに画素信号を増幅することができる。
【００２３】
また、上記目的を達成するために、本発明の第２の観点によれば、入力された光に応じた画素信号を生成する光電変換素子を有し、上記画素信号を接続された信号線へ選択的に出力する画素がマトリクス状に配置される画素部と、上記信号線それぞれに接続され、静電容量が可変する第１可変静電容量素子と静電容量が可変する第２可変静電容量素子とを備える増幅器を有し、上記信号線から伝達される上記画素信号をそれぞれ増幅する増幅部とを備える固体撮像素子に用いることが可能な増幅方法であって、上記第１可変静電容量素子と上記第２可変静電容量素子とに上記画素信号を入力し、第１静電容量に対応する第１電荷を蓄積するステップと、上記第１電荷を保持するステップと、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を、上記第１静電容量から、上記第１静電容量よりも小さな第２静電容量に減少させて、上記画素信号を増幅するステップとを有する増幅方法が提供される。
【００２４】
かかる方法を用いることにより、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【００２５】
また、上記目的を達成するために、本発明の第３の観点によれば、入力された光に応じた画素信号を生成する光電変換素子を有し、上記画素信号を接続された信号線へ選択的に出力する画素がマトリクス状に配置される画素部と、上記信号線それぞれに接続される増幅器を有し、上記信号線から伝達される上記画素信号をそれぞれ増幅する増幅部とを備える固体撮像素子と、上記固体撮像素子から出力される上記画素信号を処理する信号処理部とを備え、上記固体撮像素子の上記増幅部が備える増幅器は、静電容量が可変する第１可変静電容量素子と、上記第１可変静電容量素子と電気的に接続され、静電容量が可変する第２可変静電容量素子と、上記第１可変静電容量素子と上記第２可変静電容量素子とに対して上記画素信号を選択的に入力する入力部とを備え、上記第１可変静電容量素子と上記第２可変静電容量素子とに上記画素信号が入力される場合は、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を第１の値とし、上記第１可変静電容量素子と上記第２の可変静電容量素子の静電容量を、上記第１の値よりも小さな第２の値として上記画素信号を増幅する撮像装置が提供される。
【００２６】
かかる構成により、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【発明の効果】
【００２７】
本発明によれば、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【００２８】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２９】
（従来の固体撮像素子の問題）
本発明の実施形態に係る固体撮像素子について説明する前に、従来の固体撮像素子の問題について説明する。図１は、従来の固体撮像素子１０の構成を示す説明図である。ここで、図１は、固体撮像素子としてＣＭＯＳイメージセンサを示している。
【００３０】
図１を参照すると、固体撮像素子１０は、画素部１２と、行駆動回路１４と、増幅部１６と、多重器１８と、Ａ／Ｄコンバータ２０とを備える。
【００３１】
画素部１２は、マトリクス状に配置された画素１２ａ１〜画素１２ｍｎ（ｍ、ｎは、正の整数）を備える。画素部１２が備える各画素は、入力される光に応じて画素信号を生成するフォトダイオード（光電変換素子）を備え、行駆動回路１４から伝達される選択信号に応じて、接続された信号線２２ａ〜信号線２２ｍに当該画素信号を出力する。
【００３２】
行駆動回路１４は、画素部１２の各画素対して選択的に上記選択信号を印加することによって、画素信号を出力する画素を制御する。例えば、行駆動回路１４が上記選択信号を画素部１２の行単位に印加した場合には、各信号線には、各信号線に接続された画素のうちの上記選択信号が印加された画素に対応する画素信号が伝達されることとなる。
【００３３】
増幅部１６は、信号線２２ａに接続される増幅器１６ａ、信号線２２ｂに接続される増幅器１６ｂ、…、信号線２２ｍに接続される増幅器１６ｎを備える。
【００３４】
多重器１８は、各増幅器から出力される増幅された画素信号を多重化し、多重化された画素信号（以下、「画像信号」という。）をＡ／Ｄコンバータ２０（Analog  to  Digital  converter）へ出力する。
【００３５】
Ａ／Ｄコンバータ２０は、多重器１８から出力される画像信号をデジタル信号に変換する。デジタル信号に変換された画像信号は、例えば、撮像装置（図示せず）の信号処理回路（図示せず）に伝達され、当該信号処理回路（図示せず）においてＪｐｅｇ（Joint  Photographic  Experts  Group）コーディング処理などの各種処理が行われる。
【００３６】
固体撮像素子１０は、例えば、図１に示すような構成によって、撮像した被写体に対応する画像信号を得ることができる。
【００３７】
［従来の固体撮像素子１０が備える増幅器の構成と固体撮像素子１０の問題］
以下、固体撮像素子１０が備える増幅器の構成、および当該増幅器を備えることによる固体撮像素子１０の問題について説明する。また、以下では、固体撮像素子１０が備える増幅器のうち、増幅器１６ａを例に挙げて説明する。
【００３８】
〔ｉ〕増幅器１６ａの第１の構成例と、固体撮像素子１０に生じる問題
〔ｉ−１〕増幅器１６ａの第１の構成例：オペアンプを用いた増幅器
図２は、従来の固体撮像素子１０が備える増幅器１６ａの第１の構成例を示す説明図である。図２を参照すると、増幅器１６ａは、オペアンプＯＰ（Operational  Amplifier）、スイッチト・キャパシタ回路Ｃ１０（スイッチは図示せず）、およびスイッチト・キャパシタ回路Ｃ１１（スイッチは図示せず）を備える。
【００３９】
図２に示す増幅器１６ａは、上記の構成によって、スイッチト・キャパシタ回路Ｃ１０の静電容量と、オペアンプＯＰのフィードバック回路としてのスイッチト・キャパシタ回路Ｃ１１の静電容量との容量比に応じた利得で入力された画素信号Ｖｉｎｐｕｔを増幅する。つまり、図２に示す増幅器１６ａは、例えば、スイッチト・キャパシタ回路Ｃ１１の静電容量をスイッチなどで切り替えることによって、利得を変更することができる。
【００４０】
〔ｉ−２〕第１の構成例に係る増幅器を備えることにより固体撮像素子１０に生じる問題
しかしながら、図２に示す増幅器１６ａは、スイッチト・キャパシタ回路Ｃ１０、Ｃ１１や、オペアンプＯＰなどの占有面積が大きな回路あるいは素子で構成されるため、増幅器全体の微細化が困難である。ここで、固体撮像素子の高解像度化に伴い、画素部１２が備える画素数が増えれば増えるほど信号線の数が増え、また、信号線の増加は、増幅部１６に備えられる増幅器数の増加へと繋がる。したがって、固体撮像素子１０の高解像度化が進めば進むほど増幅部１６の回路面積は大きなものとなり、結果として、固体撮像素子１０のサイズは大きくなってしまう。
【００４１】
また、図２に示す増幅器１６ａは、オペアンプＯＰを用いて信号線から伝達される画素信号を増幅するため、増幅された画素信号Ｖｏｕｔｐｕｔには、オペアンプＯＰが発生させたノイズが混入してしまう。したがって、図２に示す増幅器１６ａを備える固体撮像素子１０では、オペアンプＯＰが発生させたノイズに起因して感度の低下が生じてしまう。
【００４２】
さらに、図２に示す増幅器１６ａは、オペアンプＯＰを用いて信号線から伝達される画素信号を増幅するため、画素信号の増幅のためには所定の電力を消費する必要とする。ここで、上述したように、固体撮像素子１０の高解像度化が進めば進むほど増幅部１６が備える増幅器の数が増えるため、消費される電力の量もまた大きくなってしまう。したがって、図２に示す増幅器１６ａを備える固体撮像素子１０は、固体撮像素子全体の消費電力を低減させることが困難である。
【００４３】
上記のように、図２に示す増幅器１６ａを備えた固体撮像素子１０では、増幅器１６ａの構成に起因して、例えば、固体撮像素子１０のサイズの問題、感度の低下が生じる問題、そして、固体撮像素子全体の消費電力の問題が生じてしまう。
【００４４】
〔ｉｉ〕増幅器１６ａの第２の構成例と、固体撮像素子１０に生じる問題
次に、固体撮像素子１０が備える増幅器１６ａの第２の構成例として、オペアンプを用いずに信号を増幅する増幅器を挙げる。以下では、オペアンプを用いずに信号を増幅する第２の構成例に係る増幅器として、離散時間パラメトリック増幅器（ＭＯＳＦＥＴパラメトリック増幅器）を適用した場合について説明する。
【００４５】
〔ｉｉ−１〕離散時間パラメトリック増幅器の増幅の原理
図３は、離散時間パラメトリック増幅器における電圧信号の増幅の原理を説明する説明図である。図３（ａ）は、離散時間パラメトリック増幅器が電荷を蓄えるＴｒａｃｋ状態を示しており、図３（ｂ）は、離散時間パラメトリック増幅器が蓄えられた電荷を保持するＨｏｌｄ状態を示している。また、図３（ｃ）は、離散時間パラメトリック増幅器が電圧を増幅するＢｏｏｓｔ状態を示している。
【００４６】
図３を参照すると、離散時間パラメトリック増幅器は、例えば、入力電圧Ｖｉを出力する電源（例えば、図１の各画素に対応する。）と、静電容量が可変する可変静電容量素子と、当該可変静電容量素子に対する入力電圧Ｖｉの入力を制御するスイッチＳＷで構成される。
【００４７】
パラメトリック増幅器の概要動作について説明すると以下の通りである。まず、Ｔｒａｃｋ状態（図３（ａ））においては、スイッチＳＷがオン（ＯＮ）状態とされ、スイッチＳＷを通じて静電容量がＣｉの可変静電容量素子に入力電圧Ｖｉが印加される。したがって、可変静電容量素子の両端には、入力電圧Ｖｉと、可変静電容量素子の容量Ｃｉの積として与えられる電荷Ｑ（＝Ｃｉ・Ｖｉ）が蓄えられる。
【００４８】
Ｔｒａｃｋ状態において、スイッチＳＷがＯＦＦに変化し、パラメトリック増幅器がＨｏｌｄ状態（図３（ｂ））に遷移すると、可変静電容量素子には、Ｔｒａｃｋ状態において蓄積された電荷Ｑが保持される。この結果、上記可変静電容量素子の両電極間の電位差はスイッチＳＷが開く直前の入力電圧Ｖｉに保持される。
【００４９】
Ｈｏｌｄ状態において、図３（ｃ）に示すように、可変静電容量素子の静電容量がＣｉからＣｏに変化した場合、可変静電容量素子の両電極間に発生する電位差は、以下の数式１に示すように変化する。
【００５０】
【数１】
0004488079.tif 000002
【００５１】
数式１に示すように、容量変化後の電極間電位差は、（Ｃｉ／Ｃｏ）に比例することとなる。したがって、可変静電容量素子の容量をＣｏ＜Ｃｉとすることにより、可変静電容量素子の両電極間に発生する電位差を「ｋ」倍にＢｏｏｓｔ（増幅）させることができる（なお、Ｃｉ＜Ｃｏの場合には、電極間電位差は減衰される）。ここで、数式１における「ｋ」は、容量変化比と呼ばれる。
【００５２】
〔ｉｉ−２〕従来のＭＯＳＦＥＴパラメトリック増幅器の構成と問題
次に、上記離散時間パラメトリック増幅器の原理を利用した、従来のＭＯＳＦＥＴパラメトリック増幅器の問題について説明する。
【００５３】
〔第１の問題〕
図４は、従来のＭＯＳＦＥＴパラメトリック増幅器におけるｎ（negative）−ＭＯＳＦＥＴの構造を示す説明図である。ここで、図４（ａ）は、従来のＭＯＳＦＥＴパラメトリック増幅器のＴｒａｃｋ状態を示しており、図４（ｂ）は、従来のＭＯＳＦＥＴパラメトリック増幅器のＢｏｏｓｔ状態を示している。
【００５４】
図４に示すように、従来のＭＯＳＦＥＴパラメトリック増幅器は、バイアス電圧源がスイッチＳＷ１＿１を介してｎ−ＭＯＳＦＥＴのゲート端子（Ｇａｔｅ）に接続され、このスイッチＳＷ１＿１の接続状態（ＯＮ／ＯＦＦ状態）に応じてゲート端子にバイアス電圧Ｖｂｉａｓが印加される。また、ソース端子（Ｓｏｕｒｃｅ）、およびドレイン端子（Ｄｒａｉｎ）は、スイッチＳＷ２＿１を介して、電源電圧Ｖｄｄを出力する電源（以下、「電源電圧源」という。）、または、グランドに接続される。すなわち、従来のＭＯＳＦＥＴパラメトリック増幅器のソース端子、およびドレイン端子に印加される電圧は、スイッチＳＷ２＿１の接続状態に応じて変化する。また、Ｂｕｌｋ端子はグランドに接続される。
【００５５】
上記ＭＯＳＦＥＴパラメトリック増幅器は、Ｔｒａｃｋ状態において、スイッチＳＷ１＿１がＯＮ、スイッチＳＷ２＿１がグランドに接続された状態となる（図４（ａ））。この結果、ゲート端子にはバイアス電圧Ｖｂｉａｓが印加され、ソース端子とドレイン端子とは、グランド電圧に維持される。ここで、バイアス電圧Ｖｂｉａｓをｎ−ＭＯＳＦＥＴの閾値電圧Ｖｔよりも高く設定した場合、ｎ−ＭＯＳＦＥＴは強い反転状態となり、酸化膜ＡとＰ基盤（Ｐ−ｓｕｂｓｔｒａｔｅ）との界面には反転層（Inversion  layer）Ｂが形成され、電子（Electrons）が蓄積される。この結果として、ｎ−ＭＯＳＦＥＴの静電容量は増大する。
【００５６】
次に、図４（ｂ）に示すように、スイッチＳＷ１＿１がＯＦＦ、スイッチＳＷ２＿１が電源電圧源側に接続されると、ソース端子とドレイン端子とには電源電圧Ｖｄｄが印加され、ゲート端子にはバイアス電圧Ｖｂｉａｓが印加されていない状態に変化する。上記の状態においては、ソース端子とドレイン端子とに印加された電源電圧Ｖｄｄにより、図４（ａ）において酸化膜ＡとＰ基盤（Ｐ−ｓｕｂｓｔｒａｔｅ）との界面に生じた反転層Ｂが消失し、負イオン（Negative  Ions）が増えてｎ−ＭＯＳＦＥＴの静電容量は減少する。また、このとき、ゲート端子は電荷が保持されている状態であるので、図４（ｂ）のようにスイッチの接続状態が変化し、静電容量の変化が生じるとゲート端子の電圧はバイアス電圧Ｖｂｉａｓを容量変化比倍にＢｏｏｓｔ（増幅）した値に変化することになる（数式１参照）。なお、図４では、ｎ−ＭＯＳＦＥＴを示したが、ｐ（positive）−ＭＯＳＦＥＴであっても、導電性が逆となり、また、Ｂｕｌｋ端子が電源電圧Ｖｄｄを出力する電源電圧源側に接続されるという違いはあるが、ゲート端子の電圧の増幅の原理は同様となる。以下、従来のＭＯＳＦＥＴパラメトリック増幅器の説明は、ｎ−ＭＯＳＦＥＴを用いて行う。
【００５７】
図５は、従来の固体撮像素子が備える増幅器１６ａの第２の構成例を示す説明図であり、図４に示す従来のＭＯＳＦＥＴパラメトリック増幅器の構造を回路で示している。ここで、図５（ａ）は従来のＭＯＳＦＥＴパラメトリック増幅器のＴｒａｃｋ状態を示しており、図５（ｂ）は従来のＭＯＳＦＥＴパラメトリック増幅器のＢｏｏｓｔ状態を示している。
【００５８】
また、図６は、図５に示す従来のＭＯＳＦＥＴパラメトリック増幅器５０に係る信号の波形を示す説明図である。ここで、図６（ａ）は、図５が備えるスイッチを制御する制御クロック信号示しており、図６（ｂ）は、ＭＯＳＦＥＴパラメトリック増幅器５０に入力される入力電圧信号Ｖｉｎｐｕｔ１＿１を示している。また、図６（ｃ）は、ＭＯＳＦＥＴパラメトリック増幅器５０から出力される出力電圧信号Ｖｏｕｔｐｕｔ１＿１を示している。
【００５９】
ここで、ＭＯＳＦＥＴパラメトリック増幅器５０に入力される入力電圧信号Ｖｉｎｐｕｔ１＿１は、図６（ｂ）に示すように、バイアス電圧Ｖｂｉａｓと電圧信号Ｖｉｎとが重畳された信号である。
【００６０】
また、以下では、ＭＯＳＦＥＴパラメトリック増幅器５０において、以下の（１）、（２）の関係が成立する場合を例に挙げて説明する。
（１）スイッチＳＷ１＿１が、図６（ａ）に示すクロック信号φ１＿１と同期して作動し、クロック信号φ１＿１がハイ（high）のとき「ＯＮ」、ロー（low）のとき「ＯＦＦ」となる。
（２）スイッチＳｗ２＿１が、図６（ａ）に示すクロック信号φ２＿１と同期して作動し、クロック信号φ２＿１がハイのとき「電源電圧源側に接続」され、ローのとき「グランド側に接続」される。
【００６１】
上記の場合において、クロック信号φ１＿１が「ハイ」になっている間、スイッチＳＷ１＿１が「ＯＮ」となり、また、このとき、クロック信号φ１＿１に対して反転したクロック信号φ２＿１は「ロー」であるのでスイッチＳＷ２＿１がグランドに接続される。この結果、ＭＯＳＦＥＴパラメトリック増幅器５０は、Ｔｒａｃｋ状態（図５（ａ））となる。すなわち、ＭＯＳＦＥＴパラメトリック増幅器５０では、Ｇａｔｅ酸化膜のＰ基盤側には反転層が形成されてゲート端子の電圧が入力電圧信号Ｖｉｎｐｕｔ１＿１に追従して変化し、ｎ−ＭＯＳＦＥＴに電荷が蓄積される。
【００６２】
次に、クロック信号φ１＿１が「ロー」に変化すると、スイッチＳＷ１＿１が「ＯＦＦ」となる。また、このとき、クロック信号φ２＿１は、クロック信号φ１＿１に追従して「ハイ」となり、スイッチＳＷ２＿１が電源電圧源に接続される（実際には、両信号の反転タイミングは、ずれているが、この点については後述する）。この結果、ＭＯＳＦＥＴパラメトリック増幅器５０は、Ｂｏｏｓｔ状態に遷移し、ｎ−ＭＯＳＦＥＴの静電容量は減少する。このとき、ｎ−ＭＯＳＦＥＴのゲート端子は電荷を保持しているので、数式１に示すように静電容量の変化に応じて、入力電圧信号Ｖｉｎｐｕｔ１＿１が容量変化比倍に増幅された値となる。なお、図５では示していないが、図６（ａ）に示すように、クロック信号φ１＿１が立ち下がってからクロック信号φ２＿１が立ち上がることで（すなわち、両信号の反転タイミングに時間差があることにより）、図５（ａ）に示すＴｒａｃｋ状態からＨｏｌｄ状態を経て、図５（ｂ）に示すＢｏｏｓｔ状態に遷移する。
【００６３】
ここで、ＭＯＳＦＥＴパラメトリック増幅器５０がＢｏｏｓｔ状態に遷移した際の、ｎ−ＭＯＳＦＥＴのゲート端子の電圧（Ｂｏｏｓｔ電圧）、すなわち、ＭＯＳＦＥＴパラメトリック増幅器５０の出力電圧Ｖｏｕｔｐｕｔ１＿１を考える。このとき、図６（ｃ）に示すように、出力電圧Ｖｏｕｔｐｕｔ１＿１は、入力電圧Ｖｉｎｐｕｔ１＿１（＝バイアス電圧Ｖｂｉａｓ+電圧信号Ｖｉｎ）が容量変化比倍（ｋ倍）に増幅された値となる。すなわち、本来Ｂｏｏｓｔすべき電圧信号Ｖｉｎのみならず、バイアス電圧Ｖｂｉａｓもこれに伴って容量変化比倍されてしまう。
【００６４】
したがって、ＭＯＳＦＥＴパラメトリック増幅器５０を備える回路では、出力電圧Ｖｏｕｔｐｕｔ１＿１が必要以上に高くなってしまい、回路の微細化や低消費電力化に適さなくなる。なお、図６（ｃ）では、増幅された電圧信号Ｖｉｎが一部ｋ’（０＜ｋ’＜ｋ）倍の増幅となるなど、出力電圧Ｖｏｕｔｐｕｔ１＿１に歪みが生じているが、この問題については次に示す。
【００６５】
〔第２の問題〕
上述した従来のＭＯＳＦＥＴパラメトリック増幅器５０における第１の問題では、出力電圧Ｖｏｕｔｐｕｔ１＿１が必要以上に大きくなることを述べたが、図６（ｃ）を参照すると、出力電圧Ｖｏｕｔｐｕｔ１＿１に上述した歪みが生じていることが分かる。そこで、次に、従来のＭＯＳＦＥＴパラメトリック増幅器５０における第２の問題として、出力電圧Ｖｏｕｔｐｕｔ１＿１に歪みが生じる問題を取り上げる。
【００６６】
図７は、従来のＭＯＳＦＥＴパラメトリック増幅器５０における出力電圧信号Ｖｏｕｔｐｕｔの歪みの要因を示す説明図である。ここで、図７（ａ）は、図６（ｃ）の出力電圧信号Ｖｏｕｔｐｕｔ１＿１を連続時間波形として抜き出した周波数５ＭＨｚの波形を示している。また、図７（ｂ）は、図７（ａ）の周波数スペクトラムを示している。
【００６７】
図７（ｂ）を参照すると、５ＭＨｚの基本波以外に、−６０［ｄＢ］のＤＣ（direct  current）成分と５ＭＨｚより周波数が大きな高調波成分が存在しており、これらのＤＣ成分と高調波成分とが、出力電圧Ｖｏｕｔｐｕｔ１＿１を歪ませている。上記歪みは、出力電圧Ｖｏｕｔｐｕｔ１＿１が電源電圧Ｖｄｄよりも大きくなった際に、ｎ−ＭＯＳＦＥＴの静電容量が低下することに起因している。つまり、図６（ｃ）において出力電圧Ｖｏｕｔｐｕｔ１＿１に生じる歪みは、容量変化比が大きくなればなるほど大きくなる。
【００６８】
ここで、出力電圧Ｖｏｕｔｐｕｔ１＿１に生じる歪みは、入力電圧信号Ｖｉｎｐｕｔ１＿１の増幅により生じたノイズに相当する。したがって、ＭＯＳＦＥＴパラメトリック増幅器５０を増幅部１２の増幅器として適用した場合には、図２に示す第１の構成例に係る増幅器１６ａを適用した場合と同様に、増幅に起因したノイズが画素信号Ｖｏｕｔｐｕｔに混入してしまう。
【００６９】
以上のように、従来のＭＯＳＦＥＴパラメトリック増幅器５０では、ＭＯＳＦＥＴパラメトリック増幅器に入力されるバイアス電圧と電圧信号とが重畳されたまま一緒に増幅されてしまうため、少なくとも上述した２つの問題（回路の微細化や低消費電力化に適さない問題／ノイズが生じる問題）を生じさせてしまう。
【００７０】
〔ｉｉ−３〕第２の構成例に係る増幅器を備えることにより固体撮像素子１０に生じる問題
上述したように、第２の構成例に係る増幅器、すなわち、ＭＯＳＦＥＴパラメトリック増幅器５０では、増幅に起因して回路の微細化や低消費電力化に適さない問題が生じる。ここで、上述したように、固体撮像素子１０の高解像度化が進めば進むほど増幅部１６が備える増幅器の数は増えるため、固体撮像素子１０の微細化や低消費電力化はより困難となる。
【００７１】
また、第２の構成例に係る増幅器では、上述したようにノイズが生じる問題が発生する。したがって、図５に示すＭＯＳＦＥＴパラメトリック増幅器５０が適用された増幅器１６ａは、ＭＯＳＦＥＴパラメトリック増幅器５０が発生させたノイズに起因して感度の低下が生じてしまう。
【００７２】
したがって、固体撮像素子１０がオペアンプを用いずに信号を増幅する従来の増幅器を備えた場合であっても、固体撮像素子の感度の低下を防止することができず、また、消費電力の低減を図ることができない。
【００７３】
（本発明の実施形態に係る固体撮像素子）
次に、本発明の実施形態に係る固体撮像素子について説明する。図８は、本発明の実施形態に係る固体撮像素子１００の構成例を示す説明図である。ここで、図８は、図１に示す従来の固体撮像素子１０と同様に、ＣＭＯＳイメージセンサを示している。以下では、本発明の実施形態に係る固体撮像素子としてＣＭＯＳイメージセンサを例に挙げて説明する。
【００７４】
図８を参照すると、固体撮像素子１００は、画素部１０２と、行駆動回路１０４と、増幅部１０６と、多重器１０８と、Ａ／Ｄコンバータ１１０とを備える。ここで、図１と図８とを比較すると、本発明の実施形態に係る固体撮像素子１００は、従来の固体撮像素子１０と基本的に同様の構成を有していることが分かる。
【００７５】
上述したように、従来の固体撮像素子１０では、増幅部１６を構成する増幅器１６ａ〜増幅器１６ｎの構成に起因して問題が生じる。より具体的には、従来の固体撮像素子１０がオペアンプを用いた増幅器（図２に示す増幅器）を備える場合には、少なくとも、固体撮像素子１０のサイズの問題、感度の低下が生じる問題、そして、固体撮像素子全体の消費電力の問題という３つの問題が生じる。また、従来の固体撮像素子１０がＭＯＳＦＥＴパラメトリック増幅器５０（図５に示す増幅器）を備える場合には、少なくとも、固体撮像素子１０の微細化や低消費電力化が困難となる問題、および感度の低下が生じる問題という２つの問題が生じる。
【００７６】
本発明の実施形態に係る固体撮像素子１００は、増幅部１０６を構成する増幅器１０６ａ〜１０６ｎ（後述する）を、図５に示す増幅器（ＭＯＳＦＥＴパラメトリック増幅器５０）とは異なる構成の離散時間パラメトリック増幅器を備えることによって、上述した従来の固体撮像素子１０に係る問題を解決する。そこで、固体撮像素子１００の構成要素について説明する前に、まず、固体撮像素子１００が備える本発明の実施形態に係る増幅器の増幅の原理について説明する。
【００７７】
［固体撮像素子１００が備える本発明の実施形態に係る増幅器の増幅の原理］
〔１〕第１の増幅の原理：増幅器が互いに逆導電型の可変静電容量素子を備える場合
図９は、本発明の実施形態に係る増幅器における第１の増幅の原理を説明する第１の説明図である。また、図１０は、本発明の実施形態に係る増幅器における第１の増幅の原理を説明する第２の説明図である。ここで、図９（ａ）は、本発明の実施形態に係る増幅器のＴｒａｃｋ状態を示しており、図９（ｂ）は、本発明の実施形態に係る増幅器のＨｏｌｄ状態を示している。また、図１０（ａ）〜図１０（ｃ）は、本発明の実施形態に係る増幅器のＢｏｏｓｔ状態における電荷の移動を経時的に示している。
【００７８】
図９（ａ）、図９（ｂ）および図１０（ａ）〜図１０（ｃ）を参照すると、本発明の実施形態に係る増幅器は、静電容量が可変する第１可変静電容量素子Ｐと、第１可変静電容量素子Ｐと逆導電型の第２可変静電容量素子Ｎとを有している。第１可変静電容量素子Ｐと逆導電型の第２可変静電容量素子Ｎとには、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとが入力される。また、第１可変静電容量素子Ｐは電源電圧源に接続され、第２可変静電容量素子Ｎはグランドに接続される。なお、図９（ａ）、図９（ｂ）および図１０（ａ）〜図１０（ｃ）では、バイアス電圧をＶｄｄ／２として示しているが、上記に限られない。
【００７９】
まず、図９（ａ）に示すように、スイッチＳＷ１が「ＯＮ」状態となると、バイアス電圧Ｖｄｄ／２と電圧信号ＶｉｎとがスイッチＳＷ１を通じて第１可変静電容量素子Ｐおよび第２可変静電容量素子Ｎに入力される。このとき、第１可変静電容量素子Ｐの両端には、Ｖｐ１＝Ｖｄｄ／２−Ｖｉｎが印加され、また、第２可変静電容量素子Ｎの両端には、Ｖｎ１＝Ｖｄｄ／２＋Ｖｉｎが印加される。この結果、第１可変静電容量素子Ｐと第２可変静電容量素子Ｎに電荷が蓄えられる（Ｔｒａｃｋ状態）。
【００８０】
図９（ａ）に示すＴｒａｃｋ状態から、図９（ｂ）に示すようにスイッチＳＷ１が開いてバイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとが入力されていない状態（Ｈｏｌｄ状態）になると、本発明の実施形態に係る増幅器においては以下の関係が成立する。
（１）第１可変静電容量素子Ｐのゲート端子（図８（ｂ）におけるスイッチＳＷ１と接続される側の端子）には、スイッチＳＷ１が開く直前の電荷Ｑｐ１＝−Ｃ１・Ｖｐ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）が保持される。
（２）第２可変静電容量素子Ｎのゲート端子（図８（ｂ）におけるスイッチＳＷ１と接続される側の端子）には、スイッチＳＷ１が開く直前の電荷Ｑｎ１＝Ｃ１・Ｖｎ１＝Ｃ１（Ｖｄｄ／２＋Ｖｉｎ）が保持される。
【００８１】
ここで、第１可変静電容量素子Ｐのゲート端子と第２可変静電容量素子Ｎのゲート端子とにおける電荷の差分は、電圧信号Ｖｉｎに比例した量となる。
【００８２】
次に図１０（ａ）〜図１０（ｃ）を参照してＢｏｏｓｔ状態について説明する。図１０（ａ）は、図９（ｂ）と同様にＨｏｌｄ状態を示す図であるが、Ｂｏｏｓｔ状態における電荷の移動を説明するために、図９（ｂ）にはないスイッチＳＷ０をさらに設けた構成を示している。ここで、スイッチＳＷ０は、図１０（ａ）〜図１０（ｃ）に示すように、第１可変静電容量素子Ｐと電源電圧源との接続を制御するスイッチであるが、説明の便宜上の架空のスイッチである。つまり、図９（ｂ）と図１０（ａ）とは、実質的に同一である。
【００８３】
図１０（ａ）を参照すると、スイッチＳＷ０が開いているため、図９（ｂ）と同様に第１可変静電容量素子Ｐのゲート端子の電荷は、Ｑｐ１＝−Ｃ１・Ｖｐ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）であり、また、第２可変静電容量素子Ｎのゲート端子の電荷は、Ｑｎ１＝Ｃ１・Ｖｎ１＝Ｃ１（Ｖｄｄ／２＋Ｖｉｎ）となる。なお、その他の状態は、図９（ｂ）と同様である。
【００８４】
、図１０（ｂ）に示すように、図１０（ａ）に示すＨｏｌｄ状態から第１可変静電容量素子Ｐの静電容量と第２可変静電容量素子Ｎの静電容量を「１／ｋ」倍（すなわち、変化後の静電容量Ｃ２＝Ｃ１／ｋ）に減少させた場合を想定する。このとき、第１可変静電容量素子Ｐのゲート端子の電荷は、Ｑｐ１＝−Ｃ１・Ｖｐ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）＝−ｋＣ２（Ｖｄｄ／２−Ｖｉｎ）と表すことができ、同様に、第２可変静電容量素子Ｎのゲート端子の電荷は、Ｑｎ１＝Ｃ１・Ｖｎ１＝Ｃ１（Ｖｄｄ／２＋Ｖｉｎ）＝ｋＣ２（Ｖｄｄ／２＋Ｖｉｎ）と表すことができる。
【００８５】
また、第１可変静電容量素子Ｐの両端にかかる電圧Ｖｐ２’は、Ｖｐ２’＝ｋ（Ｖｄｄ／２−Ｖｉｎ）となり、容量変化比ｋ倍に増幅される。同様に、第２可変静電容量素子Ｎの両端にかかる電圧Ｖｎ２’は、Ｖｎ２’＝ｋ（Ｖｄｄ／２＋Ｖｉｎ）となり、容量変化比ｋ倍に増幅される。なお、上記電圧の増幅の原理は、上述した数式１に示す離散時間パラメトリック増幅器の原理と同様である。
【００８６】
次に、図１０（ｃ）に示すように、図１０（ｂ）の状態からスイッチＳＷ０が閉じられると、第１可変静電容量素子Ｐが電源電圧源に接続される。このとき、第１可変静電容量素子Ｐと第２可変静電容量素子Ｎとには、電源電圧Ｖｄｄが印加され、第１可変静電容量素子Ｐから電源電圧源側へ電荷Ｑ’＝（ｋ−１）Ｃ２・Ｖｄｄ／２が移動する。そして、電荷Ｑ’の移動と同時に、第１可変静電容量素子Ｐのゲート端子と第２可変静電容量素子Ｎのゲート端子とでは、電荷Ｑ’に相当する量の電荷が消滅することとなる。すなわち、第１可変静電容量素子Ｐのゲート端子の電荷は、Ｑｐ２＝−Ｃ２（Ｖｄｄ／２−ｋＶｉｎ）となり、また、第２可変静電容量素子Ｎのゲート端子の電荷は、Ｑｎ２＝Ｃ２（Ｖｄｄ／２＋ｋＶｉｎ）となる。
【００８７】
ここで、第１可変静電容量素子Ｐのゲート端子と第２可変静電容量素子Ｎのゲート端子とにおける電荷の差分は保持されるため、第１可変静電容量素子Ｐの両端にかかる電圧Ｖｐ２は、数式２で表される。また、第２可変静電容量素子Ｎの両端にかかる電圧Ｖｎ２は、数式３で表される。
【００８８】
【数２】
0004488079.tif 000003
【００８９】
【数３】
0004488079.tif 000004
【００９０】
したがって、本発明の実施形態に係る増幅器は、バイアス電圧と電圧信号とが重畳されたまま一緒に増幅される従来のＭＯＳＦＥＴパラメトリック増幅器５０とは異なり、電圧信号Ｖｉｎはｋ（容量変化比）倍に増幅されるが、バイアス電圧Ｖｄｄ／２＝Ｖｂｉａｓは増幅されない。したがって、本発明の実施形態に係る増幅器は、従来のＭＯＳＦＥＴパラメトリック増幅器５０のように必要以上に出力電圧が大きくなることはないので、上述した従来のＭＯＳＦＥＴパラメトリック増幅器５０における２つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。
【００９１】
なお、上記では、第１可変静電容量素子Ｐおよび第２可変静電容量素子Ｎについて、図９（ａ）、図９（ｂ）、図１０（ａ）〜図１０（ｃ）におけるスイッチＳＷ１と接続される側の端子を、それぞれ第１可変静電容量素子Ｐのゲート端子、第２可変静電容量素子Ｎのゲート端子として説明した。しかしながら、本発明の実施形態に係る増幅器における第１の増幅の原理は、上記の場合に限られず、例えば、図９（ａ）、図９（ｂ）、図１０（ａ）〜図１０（ｃ）におけるスイッチＳＷ１と接続される側の端子を、それぞれ第１可変静電容量素子Ｐのソース端子およびドレイン端子、第２可変静電容量素子Ｎのソース端子およびドレイン端子とした場合であっても適用することができる。
【００９２】
ここで、図９（ａ）、図９（ｂ）、図１０（ａ）〜図１０（ｃ）におけるスイッチＳＷ１と接続される側の端子を、それぞれ第１可変静電容量素子Ｐのソース端子およびドレイン端子、第２可変静電容量素子Ｎのソース端子およびドレイン端子とする場合には、例えば、第１可変静電容量素子Ｐと第２可変静電容量素子Ｎとを入れ替えればよい。本発明の実施形態に係る増幅器は、例えば、上記のような構成をとることにより、上述した従来のＭＯＳＦＥＴパラメトリック増幅器５０における２つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。なお、本発明に係る増幅器が、ゲート端子、ソース端子、およびドレイン端子を備える構成に限られないことは、言うまでもない。
【００９３】
〔２〕第２の増幅の原理：増幅器が互いに同一導電型の可変静電容量素子を備える場合
上記では、本発明の実施形態に係る増幅器として、互いに逆導電型の可変静電容量素子により構成された増幅器を挙げ、当該増幅器の増幅の原理を説明した。しかしながら、本発明の実施形態に係る固体撮像素子が備える増幅器は、上記に限られず、例えば、互いに同一導電型の可変静電容量素子により構成された構成とすることもできる。
【００９４】
図１１は、本発明の実施形態に係る増幅器における第２の増幅の原理を説明する説明図である。ここで、図１１（ａ）は、本発明の実施形態に係る増幅器のＴｒａｃｋ状態を示し、図１１（ｂ）は、本発明の実施形態に係る増幅器のＨｏｌｄ状態を示している。また、図１１（ｃ）は、本発明の実施形態に係る増幅器のＢｏｏｓｔ状態を示している。
【００９５】
図１１（ａ）〜図１１（ｃ）を参照すると、本発明の実施形態に係る増幅器は、静電容量が可変する第１可変静電容量素子Ａと、第１可変静電容量素子Ａと同一導電型の第２可変静電容量素子Ｂとを有している。第１可変静電容量素子Ａと第２可変静電容量素子Ｂとには、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとが入力される。また、第１可変静電容量素子Ａは電源電圧源と接続され、第２可変静電容量素子Ｂはグランドに接続される。なお、図１１では、バイアス電圧をＶｄｄ／２としたが、上記に限られない。
【００９６】
まず、図１１（ａ）に示すように、Ｔｒａｃｋ状態では、スイッチＳＷ１が閉じられることによりバイアス電圧Ｖｄｄ／２と電圧信号ＶｉｎとがスイッチＳＷ１を通じて入力される。したがって、第１可変静電容量素子Ａの両端における電位差は、Ｖａ１＝Ｖｄｄ／２−Ｖｉｎとなり、また、第２可変静電容量素子Ｂの両端における電位差は、Ｖｂ１＝Ｖｄｄ／２＋Ｖｉｎとなる。この結果、第１可変静電容量素子Ａと第２可変静電容量素子Ｂには、電荷が蓄えられる。
【００９７】
次に、図１１（ｂ）に示すように、Ｈｏｌｄ状態では、Ｔｒａｃｋ状態からスイッチＳＷ１が開くことにより、バイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとの入力が停止される。ここで、Ｈｏｌｄ状態では、以下の関係が成立する。
（１）第１可変静電容量素子Ａの下端（図１１（ｂ）におけるスイッチＳＷ１と接続される側の端子）には、スイッチＳＷ１が開く直前の電荷Ｑａ１＝−Ｃ１・Ｖａ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）が保持される。
（２）第２可変静電容量素子Ｂの上端（図１１（ｂ）におけるスイッチＳＷ１と接続される側の端子）には、スイッチＳＷ１が開く直前の電荷Ｑｂ１＝Ｃ１・Ｖｂ１＝Ｃ１（Ｖｄｄ／２＋Ｖｉｎ）が保持される。
【００９８】
ここで、第１可変静電容量素子Ａの下端と第２可変静電容量素子Ｂの上端とにおける電荷の合計ＱｔｏｔａｌＨｏｌｄは、ＱｔｏｔａｌＨｏｌｄ＝２・Ｃ１・Ｖｉｎとなる。したがって、入力信号Ｖｉｎが、静電容量Ｃ１の２倍の静電容量を有する静電容量素子に入力されているものと等価となる。
【００９９】
次に、図１１（ｃ）に示すように、Ｂｏｏｓｔ状態では、第１可変静電容量素子Ａおよび第２可変静電容量素子Ｂの静電容量を、それぞれＣ１からＣ２（ここで、Ｃ１＞Ｃ２である。）へと１／ｋ倍に減少させる。すなわち、第１可変静電容量素子Ａおよび第２可変静電容量素子Ｂの静電容量は、Ｃ２＝Ｃ１／ｋとなる。
【０１００】
このとき、第１可変静電容量素子Ａから電源電圧源側へ電荷Ｑ’＝（ｋ−１）Ｃ２・Ｖｄｄ／２が移動することにより、第１可変静電容量素子Ａの下端と第２可変静電容量素子Ｂの上端とにおいて電荷Ｑ’に相当する量の電荷が相殺される。したがって、第１可変静電容量素子Ａの下端の電荷は、Ｑａ２＝−Ｃ２（Ｖｄｄ／２−ｋＶｉｎ）となり、また、第２可変静電容量素子Ｂの上端の電荷は、Ｑｂ２＝−Ｃ２（Ｖｄｄ／２＋ｋＶｉｎ）となる。
【０１０１】
したがって、Ｂｏｏｓｔ状態では、第１可変静電容量素子Ａの両端における電位差は、Ｖａ２＝Ｖｄｄ／２−ｋＶｉｎとなり、また、第２可変静電容量素子Ｂの両端における電位差は、Ｖｂ２＝Ｖｄｄ／２＋ｋＶｉｎとなる。ここで、Ｂｏｏｓｔ状態における第１可変静電容量素子Ａの下端と第２可変静電容量素子Ｂの上端とにおける電荷の合計ＱｔｏｔａｌＢｏｏｓｔは、ＱｔｏｔａｌＢｏｏｓｔ＝２・Ｃ１・Ｖｉｎ＝ＱｔｏｔａｌＨｏｌｄとなる。よって、Ｂｏｏｓｔ状態においても電荷は保持される。
【０１０２】
図１１（ａ）〜図１１（ｃ）に示すように、本発明の実施形態に係る増幅器は、第１の増幅の原理で示した増幅器と同様に、入力されるバイアス電圧Ｖｄｄ／２＝Ｖｂｉａｓを保持したまま、入力される電圧信号Ｖｉｎをｋ（容量変化比）倍に増幅することができる。よって、本発明の実施形態に係る増幅器は、第２の増幅の原理を用いて増幅する場合であっても、第１の増幅の原理を用いて増幅する場合と同様に、従来のＭＯＳＦＥＴパラメトリック増幅器５０のように必要以上に出力電圧が大きくなることはない。したがって、本発明の実施形態に係る増幅器は、上述した従来のＭＯＳＦＥＴパラメトリック増幅器５０における２つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。
【０１０３】
なお、上述した本発明の実施形態に係る増幅器の第２の増幅の原理は、増幅器を構成する可変静電容量素子がＣＭＯＳの場合、もしくは、可変静電容量素子が同一導電型である場合を問わず、適用することができる。つまり、上記では、第１の増幅の原理と第２の増幅の原理とを分けて説明したが、これらの増幅の原理は、実質的に同じものである。
【０１０４】
本発明の実施形態に係る固体撮像素子１００は、例えば、互いに逆導電型の可変静電容量素子から構成される増幅器、または、互いに同一導電型の可変静電容量素子から構成される増幅器を備える。上述したように、本発明の実施形態に係る増幅器は、バイアス電圧Ｖｂｉａｓを保持したまま、入力される電圧信号Ｖｉｎをｋ（容量変化比）倍に増幅するので、上述した従来のＭＯＳＦＥＴパラメトリック増幅器５０における２つの問題（回路の微細化や低消費電力化に適さない問題／ノイズが生じる問題）が生じる可能性を非常に小さくすることができる。また、本発明の実施形態に係る固体撮像素子１００は、オペアンプを用いずに入力される電圧信号Ｖｉｎを増幅することができるので、図２に示す従来の増幅器における３つの問題（微細化が困難な問題／ノイズが生じる問題／消費電力が大きい問題）も生じない。
【０１０５】
したがって、本発明の実施形態に係る固体撮像素子１００は、固体撮像素子１００の高解像度化に伴い増幅器の数が増えたとしても、従来の固体撮像素子１０において生じる上述した問題が発生する可能性を非常に低くすることができる。よって、本発明の実施形態に係る固体撮像素子１００は、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【０１０６】
再度図８を参照して、本発明の実施形態に係る固体撮像素子１００の構成要素について説明する。画素部１０２は、マトリクス状に配置された画素１０２ａ１〜画素１０２ｍｎを備える。また、画素部１０２が備える各画素は、入力される光に応じて画素信号を生成するフォトダイオード（光電変換素子）を備え、行駆動回路１０４から伝達される選択信号に応じて、接続された信号線１１２ａ〜信号線１１２ｍに当該画素信号を出力する。
【０１０７】
図１２は、本発明の実施形態に係る固体撮像素子１００が備える画素の構成例を示す説明図である。ここで、図１２は、画素部１０２を構成する画素のうち画素１０２ａ１を示しており、その他の画素１０２ａ２〜画素１０２ｍｎも同様の構成を有することができる。
【０１０８】
図１２を参照すると、画素１０２ａ１は、フォトダイオードＰＤ１、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、およびトランジスタＭ４を備える。ここで、図１２に示す信号ＴＸ、信号ＲＳＴ、信号ＳＥＬは、例えば、行駆動回路１０４から出力される。また、図１２に示す電圧信号Ｖｄｄは、例えば、固体撮像素子１００が備えられる撮像装置（図示せず）から供給されるが、上記に限られない。
【０１０９】
フォトダイオードＰＤ１は、入力された光に応じた画素信号を生成する光電変換素子である。トランジスタＭ１は、画素１０２ａ１の感度の向上のために設けられるチャージ転送トランジスタであり、例えば、印加される信号ＴＸがハイのとき画素信号を伝送する。トランジスタＭ２は、トランジスタＭ３のゲートに印加される信号をリセットするスイッチであり、例えば、信号ＲＳＴがハイのときトランジスタＭ３のゲートを所定の電圧レベルにリセットする。トランジスタＭ３は、いわゆるソース・フォロア回路であり、ゲートに印加される信号に応じた信号をソースから出力する。このとき、トランジスタＭ３は、信号を比較的低いソースインピーダンスによって駆動しなおす。その結果、フォトダイオードＰＤ１が生成した画素信号の減衰を抑制することができるので、トランジスタＭ３のソースからは画素信号に応じた信号（すなわち、画素信号そのもの）が出力される。よって、画素１０２ａ１は、信号のＳ／Ｎ比を向上させることができる。トランジスタＭ４は、画素１０２ａ１からの信号出力を制御するスイッチであり、例えば、信号ＳＥＬ（選択信号）がハイのとき、トランジスタＭ３（ソース・フォロア回路）がバイアス電流を得ることによって、信号が接続された信号線へ出力される。
【０１１０】
本発明の実施形態に係る画素部１０２を構成する画素は、例えば、図１２に示す構成によって、フォトダイオードＰＤ１が生成した画素信号を選択的に出力することができる。なお、本発明の実施形態に係る画素の構成は、図１２に示す構成に限られず、例えば、フォトダイオードひとつに対して３トランジスタで構成する、または、１．７５トランジスタで構成する高集積タイプなど、様々な構成をとることができる。
【０１１１】
行駆動回路１０４は、画素部１０２の各画素対して選択的に上記信号ＴＸ、信号ＲＳＴ、信号ＳＥＬ（選択信号）を印加することによって、画素信号を出力する画素を制御する。例えば、行駆動回路１０４が上記信号ＴＸ、信号ＲＳＴ、信号ＳＥＬを画素部１０２の行単位に印加した場合には、各信号線には、各信号線に接続された画素のうちの上記信号ＴＸ、信号ＲＳＴ、信号ＳＥＬが印加された画素に対応する画素信号が伝達されることとなる。
【０１１２】
増幅部１０６は、信号線１１２ａに接続される増幅器１０６ａ、信号線１１２ｂに接続される増幅器１０６ｂ、…、信号線１１２ｍに接続される増幅器１０６ｎを備える。増幅部１０６を構成する増幅器１０６ａ〜１０６ｎそれぞれは、上述した本発明の実施形態に係る増幅器の増幅の原理を用いることによって、入力された画素信号を増幅する。以下、本発明の実施形態に係る増幅器の構成について、具体的に説明する。また、以下では、増幅器に入力される入力電圧信号Ｖｉｎｐｕｔが、バイアス電圧Ｖｂｉａｓと画素信号Ｖｉｎとが重畳された信号であるとして説明する。
【０１１３】
［本発明の実施形態に係る増幅器の構成例］
〔１〕増幅器の第１の構成例
図１３は、本発明の実施形態の固体撮像素子１００が備える第１の構成例に係る増幅器１２０を説明するための第１の説明図であり、増幅器１２０のＴｒａｃｋ状態を示している。また、図１４は、本発明の実施形態の固体撮像素子１００が備える第１の構成例に係る増幅器１２０を説明するための第２の説明図であり、増幅器１２０のＢｏｏｓｔ状態を示している。なお、図１３、図１４では、増幅器１２０内に電源電圧源を示しているが、上記に限られない。例えば、上記電源電圧源は、固体撮像素子１００が備えていてもよいし、固体撮像素子１００を有する撮像装置などの外部装置に備えられていてもよい。以下、本発明の実施形態に係る種々の増幅器について説明するが、本発明の実施形態に係るその他の増幅器においても同様である。
【０１１４】
また、図１５は、本発明の実施形態の固体撮像素子１００が備える第１の構成例に係る増幅器１２０を説明するための第３の説明図である。図１５（ａ）は、図１３、図１４に示す増幅器１２０が備えるスイッチＳＷ１、ＳＷ２、ＳＷ３を制御する制御クロック信号を示している。ここで、上記制御クロック信号は、例えば、行駆動回路が生成することができるが、上記に限られず、例えば、固体撮像素子１００が備えられる撮像装置（図示せず）から供給されてもよい。また、図１５（ｂ）は、増幅器１２０に入力される入力電圧信号Ｖｉｎｐｕｔの一例を示しており、図１５（ｃ）は、増幅器１２０から出力される出力電圧信号Ｖｏｕｔｐｕｔの一例を示している。なお、本発明の実施形態に係る入力電圧信号Ｖｉｎｐｕｔの波形が、図１５（ｂ）に示すものに限られないことは、言うまでもない。
【０１１５】
図１３、図１４を参照すると、増幅器１２０は、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とを有するＣＭＯＳで構成される。ここで、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とは、図４に示すＭＯＳＦＥＴと同様に、反転層の有無によって静電容量を変化させる。
【０１１６】
ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子には、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｂｉａｓと画素信号Ｖｉｎとが入力される。ｐ−ＭＯＳバラクタＰ１のソース端子とドレイン端子とは、スイッチＳＷ２の接続状態に応じて、電源電圧源またはグランドに接続される。また、ｎ−ＭＯＳバラクタＮ１のソース端子とドレイン端子とは、スイッチＳＷ３の接続状態に応じて、電源電圧源またはグランドに接続される。ここで、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とは逆導電性を有するので、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量の増減変化を合わせるために、スイッチＳＷ２が電源電圧源に接続されている場合は、スイッチＳＷ３はグランドに接続され、また、スイッチＳＷ２がグランドに接続されている場合は、スイッチＳＷ３は電源電圧源に接続される。
【０１１７】
ここで、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子とが、それぞれグランドに接続されることは、第１レベルの制御信号が印加されることに相当する。また、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子とが、それぞれ電源電圧源に接続されることは、第１レベルよりも電圧レベルが高い第２レベルの制御信号が印加されることに相当する。したがって、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子とに、それぞれ印加される制御信号の電圧レベルは、互いに異なることとなる。
【０１１８】
なお、図１３、図１４では、スイッチＳＷ２、ＳＷ３の制御によって、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とが、電源電圧源またはグランドに選択的に接続されることによって、第１レベルの制御信号または第２レベルの制御信号が印加される構成を示しているが、上記に限られない。例えば、本発明の実施形態に係る固体撮像素子は、第１レベルの制御信号または第２レベルの制御信号を選択的に出力する制御信号生成部（図示せず）を備え、当該制御信号生成部（図示せず）から出力される制御信号がｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とに入力されてもよい。なお、上記制御信号生成部（図示せず）は、例えば、本発明の実施形態に係る固体撮像素子を有する撮像装置などの外部装置に備えることもできることは、言うまでもない。
【０１１９】
スイッチＳＷ１（入力部）は、例えば、図１５（ａ）に示すクロック信号φ１と同期してクロック信号φ１がハイのとき閉じ、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子にバイアス電圧Ｖｂｉａｓと画素信号Ｖｉｎとを入力する。また、スイッチＳＷ１は、例えば、クロック信号φ１がローのときに開くことにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子とに対するバイアス電圧Ｖｂｉａｓと画素信号Ｖｉｎとの入力を制御する。なお、クロック信号φ１とスイッチＳＷ１との関係は上記に限られず、例えば、クロック信号φ１がローのときスイッチＳＷ１が閉じるとしてもよい。また、以下、本発明の実施形態に係る種々の増幅器について説明するが、クロック信号とスイッチとの関係は、上記クロック信号φ１とスイッチＳＷ１との関係と同様に、限定されない。
【０１２０】
スイッチＳＷ２は、図１５（ａ）に示すクロック信号φ２と同期してクロック信号φ２がハイのときグランドに接続され、クロック信号φ２がローのとき電源電圧源に接続される。また、スイッチＳＷ３は、クロック信号φ２と同期してクロック信号φ２がハイのとき電源電圧源に接続され、クロック信号φ２がローのときグランドに接続される。ここで、図１５（ａ）に示すように、クロック信号φ１とクロック信号φ２とは、位相が重ならないように入力される。クロック信号φ１とクロック信号φ２との位相関係を重ならないようにすることにより、増幅器１２０では、Ｔｒａｃｋ状態、Ｈｏｌｄ状態、およびＢｏｏｓｔ状態が作り出される。
【０１２１】
図１３を参照すると、Ｔｒａｃｋ状態では、スイッチＳＷ１がクロック信号φ１に同期して閉じることにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子に入力電圧信号Ｖｉｎｐｕｔが入力される。また、スイッチＳＷ２がクロック信号φ２に同期して電源電圧源に接続され、スイッチＳＷ３がクロック信号φ２に同期してグランドに接続されることにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量は増加する。したがって、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子の電圧は、入力電圧信号Ｖｉｎｐｕｔに追従して変化し、入力電圧信号Ｖｉｎｐｕｔに応じた電荷がｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とに蓄積される。
【０１２２】
次に図１４を参照すると、Ｂｏｏｓｔ状態では、スイッチＳＷ１がクロック信号φ１に同期して開くことにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子に入力電圧信号Ｖｉｎｐｕｔは入力されない。また、スイッチＳＷ２がクロック信号φ２に同期してグランドに接続され、スイッチＳＷ３がクロック信号φ２に同期して電源電圧源に接続されることにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量は減少する。このとき、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子は電荷を保持しているので、数式２、数式３に示すように静電容量の変化によって、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅される。
【０１２３】
したがって、増幅器１２０の出力電圧信号Ｖｏｕｔｐｕｔは、図１５（ｃ）に示すように、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅された波形となる。ここで、出力電圧信号Ｖｏｕｔｐｕｔは、電源電圧Ｖｄｄ（第２レベルの制御信号）よりも小さいため、従来のＭＯＳＦＥＴパラメトリック増幅器５０のように出力電圧に歪みは生じていない。なお、図１３、図１４では示していないが、図１５（ａ）に示すように、クロック信号φ１が立ち下がってからクロック信号φ２が立ち上がることによって、増幅器１２０は、図１３に示すＴｒａｃｋ状態からＨｏｌｄ状態を経て、図１４に示すＢｏｏｓｔ状態に遷移する。
【０１２４】
したがって、本発明の実施形態の第１の構成例に係る増幅器１２０は、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅された出力電圧信号Ｖｏｕｔｐｕｔを出力することができるので、出力電圧信号Ｖｏｕｔｐｕｔが必要以上に大きくなることはない。したがって、増幅器１２０を備える回路では、増幅器１２０の出力電圧信号Ｖｏｕｔｐｕｔに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器１２０は、出力電圧信号Ｖｏｕｔｐｕｔの大きさが電源電圧Ｖｄｄ（第２レベルの制御信号）よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Ｖｏｕｔｐｕｔには歪みが生じず、ノイズが含まれない所望の出力電圧信号Ｖｏｕｔｐｕｔを得ることができる。
【０１２５】
＜増幅器１２０の変形例＞
図１３、図１４に示す増幅器１２０では、ｐ−ＭＯＳバラクタＰ１およびｎ−ＭＯＳバラクタＮ１のゲート端子がスイッチＳＷ１に接続され、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子それぞれがスイッチＳＷ２、そして、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子それぞれがスイッチＳＷ３に接続される構成を示した。しかしながら、本発明の実施形態の第１の構成例に係る増幅器の構成は、上記に限られない。例えば、第１の構成例に係る増幅器は、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子とが、それぞれスイッチＳＷ１に接続され、ｎ−ＭＯＳバラクタＮ１のゲート端子をスイッチＳＷ２、ｐ−ＭＯＳバラクタＰ１のゲート端子をスイッチＳＷ３に接続させることもできる。
【０１２６】
ここで、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とはそれぞれ逆導電性を有する。このため、静電容量の増減変化を合わせるために、第１の構成例に係る増幅器は、増幅器１２０と同様に、スイッチＳＷ２が電源電圧源に接続されている場合は、スイッチＳＷ３はグランドに接続させる。また、第１の構成例に係る増幅器は、増幅器１２０と同様に、スイッチＳＷ２がグランドに接続されている場合は、スイッチＳＷ３は電源電圧源に接続させる。
【０１２７】
上記の構成においても、第１の構成例に係る増幅器は、増幅器１２０と同様のＴｒａｃｋ状態、Ｈｏｌｄ状態、およびＢｏｏｓｔ状態を作り出すことができるので、数式２、数式３に示すように静電容量の変化によって、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎを容量変化比倍に増幅することができる。
【０１２８】
〔２〕増幅器の第２の構成例
図１６は、本発明の実施形態の固体撮像素子１００が備える第２の構成例に係る増幅器１３０を説明するための第１の説明図であり、増幅器１３０のＴｒａｃｋ状態を示している。また、図１７は、本発明の実施形態の固体撮像素子１００が備える第２の構成例に係る増幅器１３０を説明するための第２の説明図であり、増幅器１３０のＢｏｏｓｔ状態を示している。
【０１２９】
また、図１８は、本発明の実施形態の固体撮像素子１００が備える第２の構成例に係る増幅器１３０を説明するための第３の説明図である。図１８（ａ）は、図１６、図１７に示す増幅器１３０が備えるスイッチＳＷ１、ＳＷ２、ＳＷ３を制御する制御クロック信号を示している。また、図１８（ｂ）は、増幅器１３０に入力される入力電圧信号Ｖｉｎｐｕｔの一例を示しており、図１８（ｃ）は、増幅器１３０から出力される入力電圧信号Ｖｏｕｔｐｕｔの一例を示している。なお、図１６〜図１８では、バイアス電圧をＶｂｉａｓ＝Ｖｄｄ／２として説明するが、バイアス電圧が上記に限られないことは、言うまでもない。
【０１３０】
図１６、図１７を参照すると、増幅器１３０は、ｎ−ＭＯＳバラクタＮ１、Ｎ２から構成される。ｎ−ＭＯＳバラクタＮ１、Ｎ２とは、図４に示すＭＯＳＦＥＴと同様に、反転層の有無によって静電容量を変化させることができる。ここで、増幅器１３０が備えるｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれは、ゲート端子の幅と長さが、略同一（すなわち、製造のばらつき程度は許容できる。）であることが望ましい。
【０１３１】
ｎ−ＭＯＳバラクタＮ１のゲート端子と、ｎ−ＭＯＳバラクタＮ２のソース端子およびドレイン端子とには、スイッチＳＷ１の接続状態に応じて、入力電圧信号Ｖｉｎｐｕｔが入力される。
【０１３２】
また、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子は、スイッチＳＷ３の接続状態に応じて電源電圧源またはグランドに接続され、ｎ−ＭＯＳバラクタＮ２のゲート端子は、スイッチＳＷ２の接続状態に応じて電源電圧源またはグランドに接続される。ｎ−ＭＯＳバラクタＮ１、Ｎ２は、互いに同一導電型であるが、スイッチＳＷ１に接続されている端子がそれぞれ異なる。よって、ｎ−ＭＯＳバラクタＮ１、Ｎ２双方において静電容量の増減変化を合わせるために、スイッチＳＷ２が電源電圧源に接続されている場合は、スイッチＳＷ３はグランドに接続され、また、スイッチＳＷ２がグランドに接続されている場合は、スイッチＳＷ３は電源電圧源に接続される。したがって、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ２のゲート端子とには、それぞれ異なる電圧レベルの制御信号（第１レベルの制御信号／第２レベルの制御信号）が入力されることとなる。
【０１３３】
スイッチＳＷ１は、例えば、図１８（ａ）に示すクロック信号φ１と同期してクロック信号φ１がハイのとき閉じ、ｎ−ＭＯＳバラクタＮ１のゲート端子と、ｎ−ＭＯＳバラクタＮ２のソース端子およびドレイン端子とには、入力電圧信号Ｖｉｎｐｕｔが入力される。また、スイッチＳＷ１は、例えば、クロック信号φ１がローのときに開くことにより、ｎ−ＭＯＳバラクタＮ１のゲート端子と、ｎ−ＭＯＳバラクタＮ２のソース端子およびドレイン端子とに対する入力電圧信号Ｖｉｎｐｕｔの入力を制御する。
【０１３４】
スイッチＳＷ２は、図１８（ａ）に示すクロック信号φ２と同期して、例えば、クロック信号φ２がハイのときグランドに接続され、クロック信号φ２がローのとき電源電圧源に接続される。また、スイッチＳＷ３は、クロック信号φ２と同期して、例えば、クロック信号φ２がハイのとき電源電圧源に接続され、クロック信号φ２がローのときグランドに接続される。なお、図１８（ａ）に示すように、クロック信号φ１とクロック信号φ２とは位相が重ならないように入力されるが、その理由は上記第１の構成例に係る増幅器１２０と同様に、Ｈｏｌｄ状態を作り出すためである。
【０１３５】
図１６に示す増幅器１３０のＴｒａｃｋ状態では、例えば、クロック信号φ１がハイとなることによりスイッチＳＷ１が閉じ、ｎ−ＭＯＳバラクタＮ１のゲート端子と、ｎ−ＭＯＳバラクタＮ２のソース端子およびドレイン端子とに入力電圧信号Ｖｉｎｐｕｔが入力される。
【０１３６】
また、スイッチＳＷ２は、例えば、クロック信号φ２がローのとき電源電圧源に接続され、スイッチＳＷ３は、例えば、クロック信号φ２がローのときグランドに接続される。このとき、ｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれのゲート端子直下の半導体界面には、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、ｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれには、入力電圧信号Ｖｉｎｐｕｔに応じた電荷が蓄積される。
【０１３７】
また、図１７に示す増幅器１３０のＢｏｏｓｔ状態では、クロック信号φ１がローとなることによりスイッチＳＷ１が開き、入力電圧信号Ｖｉｎｐｕｔの入力が停止される。
【０１３８】
また、スイッチＳＷ２は、例えば、クロック信号φ２がハイのときグランドに接続され、スイッチＳＷ３は、例えば、クロック信号φ２がハイのとき電源電圧源に接続される。このとき、ｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれのゲート端子直下の半導体界面に生じていた反転層が消失し、静電容量がそれぞれ減少する。また、ｎ−ＭＯＳバラクタＮ１のゲート端子と、ｎ−ＭＯＳバラクタＮ２のソース端子およびドレイン端子とは電荷を保持しているので、静電容量の変化によって、バイアス電圧Ｖｄｄ／２の大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅される。
【０１３９】
本発明の第２の構成例に係る増幅器１３０の出力電圧信号Ｖｏｕｔｐｕｔは、図１８（ｃ）に示すように、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅された波形となる。ここで、出力電圧信号Ｖｏｕｔｐｕｔは、電源電圧Ｖｄｄ（第２レベルの制御信号）よりも小さいため、従来のＭＯＳＦＥＴパラメトリック増幅器５０のように出力電圧に歪みは生じていない。
【０１４０】
したがって、本発明の実施形態の第２の構成例に係る増幅器１３０は、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅された出力電圧信号Ｖｏｕｔｐｕｔを出力することができるので、出力電圧信号Ｖｏｕｔｐｕｔが必要以上に大きくなることはない。したがって、増幅器１３０を備える回路では、増幅器１３０の出力電圧信号Ｖｏｕｔｐｕｔに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器１３０は、出力電圧信号Ｖｏｕｔｐｕｔの大きさが電源電圧Ｖｄｄ（第２レベルの制御信号）よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Ｖｏｕｔｐｕｔには歪みが生じず、ノイズが含まれない所望の出力電圧信号Ｖｏｕｔｐｕｔを得ることができる。
【０１４１】
〔３〕増幅器の第３の構成例
図１９は、本発明の実施形態の固体撮像素子１００が備える第３の構成例に係る増幅器１４０を説明するための第１の説明図であり、増幅器１４０のＴｒａｃｋ状態を示している。また、図２０は、本発明の実施形態の固体撮像素子１００が備える第３の構成例に係る増幅器１４０を説明するための第２の説明図であり、増幅器１４０のＢｏｏｓｔ状態を示している。
【０１４２】
図１９、図２０を参照すると、第３の構成例に係る増幅器１４０は、ｐ−ＭＯＳバラクタＰ１、Ｐ２から構成される。ここで、ｐ−ＭＯＳバラクタＰ１、Ｐ２とは、図４に示すＭＯＳＦＥＴと同様に、反転層の有無によって静電容量を変化させることができる。ここで、増幅器１４０が備えるｐ−ＭＯＳバラクタＰ１、Ｐ２それぞれは、ゲート端子の幅と長さが、略同一（すなわち、製造のばらつき程度は許容できる。）であることが望ましい。
【０１４３】
ｐ−ＭＯＳバラクタＰ１のゲート端子と、ｐ−ＭＯＳバラクタＰ２のソース端子およびドレイン端子とには、スイッチＳＷ１の接続状態に応じて、入力電圧信号Ｖｉｎｐｕｔが入力される。ここで、以下では、増幅器１４０に入力される入力電圧信号Ｖｉｎｐｕｔが、図１８（ｂ）に示す入力電圧信号Ｖｉｎｐｕｔと同様であるとして説明する。また、以下では、第２の構成例に係る増幅器１３０と同様に、図１８（ａ）に示すクロック信号が増幅器１４０のスイッチＳＷ１、ＳＷ２、ＳＷ３に入力されるものとして説明する。
【０１４４】
ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子は、スイッチＳＷ２の接続状態に応じて電源電圧源またはグランドに接続される。また、ｐ−ＭＯＳバラクタＰ２のゲート端子は、スイッチＳＷ３の接続状態に応じて電源電圧源またはグランドに接続される。ここで、ｐ−ＭＯＳバラクタＰ１、Ｐ２は、互いに同一導電型であるが、スイッチＳＷ１に接続されている端子がそれぞれ異なる。よって、ｐ−ＭＯＳバラクタＰ１、Ｐ２双方において静電容量の増減変化を合わせるために、スイッチＳＷ２が電源電圧源に接続されている場合は、スイッチＳＷ３はグランドに接続され、また、スイッチＳＷ２がグランドに接続されている場合は、スイッチＳＷ３は電源電圧源に接続される。したがって、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子と、ｐ−ＭＯＳバラクタＰ２のゲート端子とには、それぞれ異なる電圧レベルの制御信号（第１レベルの制御信号／第２レベルの制御信号）が入力されることとなる。
【０１４５】
図１９に示す増幅器１４０のＴｒａｃｋ状態では、例えば、クロック信号φ１がハイとなることによりスイッチＳＷ１が閉じ、ｐ−ＭＯＳバラクタＰ１のゲート端子と、ｐ−ＭＯＳバラクタＰ２のソース端子およびドレイン端子とに入力電圧信号Ｖｉｎｐｕｔが入力される。
【０１４６】
また、スイッチＳＷ２は、例えば、クロック信号φ２がローのとき電源電圧源に接続され、スイッチＳＷ３は、例えば、クロック信号φ２がローのときグランドに接続される。このとき、ｐ−ＭＯＳバラクタＰ１、Ｐ２のそれぞれのゲート端子直下の半導体界面には、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、ｐ−ＭＯＳバラクタＰ１、Ｐ２それぞれには、入力電圧信号Ｖｉｎｐｕｔに応じた電荷が蓄積される。
【０１４７】
図２０に示す増幅器１４０のＢｏｏｓｔ状態では、例えば、クロック信号φ１がローとなることによりスイッチＳＷ１が開き、入力電圧信号Ｖｉｎｐｕｔの入力が停止される。
【０１４８】
また、スイッチＳＷ２は、例えば、クロック信号φ２がハイのときグランドに接続され、スイッチＳＷ３は、例えば、クロック信号φ２がハイのとき電源電圧源に接続される。このとき、ｐ−ＭＯＳバラクタＰ１、Ｐ２それぞれのゲート端子直下の半導体界面に生じていた反転層が消失し、静電容量がそれぞれ減少する。また、ｐ−ＭＯＳバラクタＰ１のゲート端子と、ｐ−ＭＯＳバラクタＰ２のソース端子およびドレイン端子とは電荷を保持しているので、静電容量の変化によって、バイアス電圧Ｖｄｄ／２の大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅される。つまり、増幅器１４０は、第２の構成例に係る増幅器１３０が有する可変静電容量素子に対して逆導電型の可変静電容量素子を有するため、可変静電容量素子の接続関係が異なるが、増幅器としての機能は同様であることが分かる。
【０１４９】
したがって、本発明の実施形態の第３の構成例に係る増幅器１４０は、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅された出力電圧信号Ｖｏｕｔｐｕｔを出力することができるので、出力電圧信号Ｖｏｕｔｐｕｔが必要以上に大きくなることはない。したがって、増幅器１４０を備える回路では、増幅器１４０の出力電圧信号Ｖｏｕｔｐｕｔに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器１４０は、出力電圧信号Ｖｏｕｔｐｕｔの大きさが電源電圧Ｖｄｄ（第２レベルの制御信号）よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Ｖｏｕｔｐｕｔには歪みが生じず、ノイズが含まれない所望の出力電圧信号Ｖｏｕｔｐｕｔを得ることができる。
【０１５０】
〔４〕増幅器の第４の構成例
本発明の実施形態に係る増幅器における第１の増幅の原理で述べたように、本発明の実施形態に係る増幅器は、第１可変静電容量素子Ｐの一端子、および当該第１可変静電容量素子Ｐの一端子と電気的に接続される第２可変静電容量素子Ｎの一端子において、同じ量の電荷を相殺させることにより、バイアス電圧の大きさを保持したまま、画素信号を容量変化比倍に増幅することができる。しかしながら、例えば、第１可変静電容量素子Ｐと第２可変静電容量素子Ｎとの製造のばらつきなど予期せぬ事態が発生し、第１可変静電容量素子Ｐの静電容量と、第２可変静電容量素子Ｎの静電容量とに容量差ΔＣが生じると、所望の効果を十分に得られない可能性がある。その理由について、図９、図１０を参照して、簡潔に説明すると、以下のとおりである。
【０１５１】
例えば、第１可変静電容量素子Ｐの静電容量と、第２可変静電容量素子Ｎの静電容量とに容量差ΔＣが生じている場合、図９（ｂ）において第１可変静電容量素子Ｐのゲート端子の電荷は、Ｑｐ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）となる。また、図９（ｂ）において第２可変静電容量素子Ｎのゲート端子の電荷は、Ｑｎ１＝（Ｃ１＋ΔＣ）・（Ｖｄｄ／２＋Ｖｉｎ）となる。このとき、図９（ｂ）において、第１可変静電容量素子Ｐのゲート端子の電荷、および第２可変静電容量素子Ｎのゲート端子の電荷の合計は、Ｑｔｏｔａｌ＝（２・Ｃ１＋ΔＣ）Ｖｉｎ＋ΔＣ・（Ｖｄｄ／２）となり、電荷がバイアス電圧Ｖｄｄ／２にも依存することとなる。
【０１５２】
したがって、図１０（ｃ）に示すＢｏｏｓｔ状態を経て増幅器から出力される出力電圧信号Ｖｏｕｔｐｕｔは、以下の数式４に示すように、バイアス電圧Ｖｂｉａｓ＝Ｖｄｄ／２をも増幅したものとなってしまう。
【０１５３】
【数４】
0004488079.tif 000005
【０１５４】
ここで、数式４に示されるバイアス電圧Ｖｂｉａｓの増幅量は、容量差ΔＣが小さければ小さいほど、上述した従来のＭＯＳＦＥＴパラメトリック増幅器５０（図５に示す従来の増幅器）において増幅されるバイアス電圧の増幅量よりも小さくなる。しかしながら、数式４が示すようにバイアス電圧Ｖｂｉａｓが増幅されると、従来のＭＯＳＦＥＴパラメトリック増幅器５０（図５に示す従来の増幅器）と同様の問題が生じる可能性がある。
【０１５５】
そこで、次に、上記の問題に対応することが可能な本発明の実施形態の固体撮像素子１００が備える第４の構成例に係る増幅器について説明する。
【０１５６】
図２１は、本発明の実施形態の固体撮像素子１００が備える第４の構成例に係る増幅器１５０を説明するための第１の説明図であり、増幅器１５０のＴｒａｃｋ状態を示している。また、図２２は、本発明の実施形態の固体撮像素子１００が備える第４の構成例に係る増幅器１５０を説明するための第２の説明図であり、増幅器１５０のＢｏｏｓｔ状態を示している。
【０１５７】
また、図２３は、本発明の実施形態の固体撮像素子１００が備える第４の構成例に係る増幅器１５０を説明するための第３の説明図である。図２３（ａ）は、図２１、図２２に示す増幅器１５０が備えるスイッチＳＷ１、ＳＷ２、ＳＷ３を制御する制御クロック信号を示している。また、図２３（ｂ）は、増幅器１５０に入力される入力電圧信号Ｖｉｎｐｕｔの一例を示しており、図２３（ｃ）は、増幅器１５０から出力される入力電圧信号Ｖｏｕｔｐｕｔの一例を示している。なお、図２１〜図２３では、バイアス電圧をＶｂｉａｓ＝Ｖｄｄ／２として説明するが、バイアス電圧が上記に限られないことは、言うまでもない。
【０１５８】
図２１、図２２を参照すると、第４の構成例に係る増幅器１５０は、第１の構成例に係る増幅器１２０と基本的な構成は同一であるが、さらに、ｐ−ＭＯＳバラクタＰ２と、ｎ−ＭＯＳバラクタＮ２とを備える。ｐ−ＭＯＳバラクタＰ２と、ｎ−ＭＯＳバラクタＮ２とは、図４に示すＭＯＳＦＥＴと同様に、反転層の有無によって静電容量を変化させることができる。なお、増幅器１５０が備えるｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれは、ゲート端子の幅と長さが、略同一（すなわち、製造のばらつき程度は許容できる。）であることが望ましい。
【０１５９】
ｐ−ＭＯＳバラクタＰ１およびｎ−ＭＯＳバラクタＮ１のゲート端子には、第１の構成例に係る増幅器１２０と同様に、スイッチＳＷ１の接続状態に応じて入力電圧信号Ｖｉｎｐｕｔが入力される。また、第１の構成例に係る増幅器１２０と同様に、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子は、スイッチＳＷ２の接続状態に応じて電源電圧源またはグランドに接続され、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子は、スイッチＳＷ３の接続状態に応じて電源電圧源またはグランドに接続される。
【０１６０】
また、ｐ−ＭＯＳバラクタＰ２のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ２のソース端子およびドレイン端子とには、それぞれスイッチＳＷ１の接続状態に応じて入力電圧信号Ｖｉｎｐｕｔが入力される。そして、ｎ−ＭＯＳバラクタＮ２のゲート端子は、スイッチＳＷ２の接続状態に応じて電源電圧源またはグランドに接続され、ｐ−ＭＯＳバラクタＰ２のゲート端子は、スイッチＳＷ３の接続状態に応じて電源電圧源またはグランドに接続される。
【０１６１】
ここで、ｐ−ＭＯＳバラクタＰ１およびｎ−ＭＯＳバラクタＮ１と、ｐ−ＭＯＳバラクタＰ２およびｎ−ＭＯＳバラクタＮ２とは、それぞれ逆導電性を有しているため、静電容量の増減変化を合わせる必要がある。そこで、増幅器１５０においては、スイッチＳＷ２が電源電圧源に接続されている間スイッチＳＷ３をグランドに接続し、また、スイッチＳＷ２がグランドに接続されている間スイッチＳＷ３を電源電圧源に接続する。
【０１６２】
したがって、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子とには、それぞれ異なる電圧レベルの制御信号（第１レベルの制御信号／第２レベルの制御信号）が入力されることとなる。また、ｎ−ＭＯＳバラクタＮ２のゲート端子と、ｐ−ＭＯＳバラクタＰ２のゲート端子とには、それぞれ異なる電圧レベルの制御信号（第１レベルの制御信号／第２レベルの制御信号）が入力されることとなる。
【０１６３】
図２１に示す増幅器１５０のＴｒａｃｋ状態では、例えば、クロック信号φ１がハイとなることによりスイッチＳＷ１が閉じ、ｐ−ＭＯＳバラクタＰ１のゲート端子と、ｎ−ＭＯＳバラクタＮ１のゲート端子と、ｎ−ＭＯＳバラクタＮ２のソース端子およびドレイン端子と、ｐ−ＭＯＳバラクタＰ２のソース端子およびドレイン端子とに入力電圧信号Ｖｉｎｐｕｔが入力される。
【０１６４】
また、スイッチＳＷ２は、例えば、クロック信号φ２がローのとき電源電圧源に接続され、スイッチＳＷ３は、例えば、クロック信号φ２がローのときグランドに接続される。このとき、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とには、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子の電圧は、第１の構成例に係る増幅器１２０と同様に、入力電圧信号Ｖｉｎｐｕｔに追従して変化し、入力電圧信号Ｖｉｎｐｕｔに応じた電荷がｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とに蓄積される。
【０１６５】
同様に、スイッチＳＷ２が電源電圧源に接続され、スイッチＳＷ３がグランドに接続されるとき、ｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とには、それぞれ反転層が生じ、静電容量はそれぞれ増加する。
【０１６６】
したがって、図２１に示す増幅器１５０のＴｒａｃｋ状態では、ｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれのゲート端子直下の半導体界面においてそれぞれ反転層が生じており、静電容量がそれぞれ大きくなる。
【０１６７】
ここで、増幅器１５０のＴｒａｃｋ状態におけるｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれにおける静電容量について説明する。
【０１６８】
図２４は、本発明の実施形態の固体撮像素子１００が備える第４の構成例に係る増幅器１５０が有するｐ−ＭＯＳバラクタＰ１を示す概略図である。ここで、図２４（ａ）は、ｐ−ＭＯＳバラクタＰ１のＴｒａｃｋ状態を示し、図２４（ｂ）は、ｐ−ＭＯＳバラクタＰ１のＢｏｏｓｔ状態を示している。図２５は、本発明の実施形態の固体撮像素子１００が備える第４の構成例に係る増幅器１５０が有するｎ−ＭＯＳバラクタＮ２を示す概略図である。ここで、図２５（ａ）は、ｎ−ＭＯＳバラクタＮ２のＴｒａｃｋ状態を示し、図２５（ｂ）は、ｎ−ＭＯＳバラクタＮ２のＢｏｏｓｔ状態を示している。図２６は、本発明の実施形態の固体撮像素子１００が備える第４の構成例に係る増幅器１５０が有するｎ−ＭＯＳバラクタＮ１を示す概略図である。ここで、図２６（ａ）は、ｎ−ＭＯＳバラクタＮ１のＴｒａｃｋ状態を示し、図２６（ｂ）は、ｎ−ＭＯＳバラクタＮ１のＢｏｏｓｔ状態を示している。図２７は、本発明の実施形態の固体撮像素子１００が備える第４の構成例に係る増幅器１５０が有するｐ−ＭＯＳバラクタＰ２を示す概略図である。ここで、図２７（ａ）は、ｐ−ＭＯＳバラクタＰ２のＴｒａｃｋ状態を示し、図２７（ｂ）は、ｐ−ＭＯＳバラクタＰ２のＢｏｏｓｔ状態を示している。
【０１６９】
ここで、図２４〜図２７において、Ｃｇｄはゲート端子とドレイン端子間のオーバーラップ容量とフリンジ容量を示している。また、ＣｏｘはＧａｔｅ酸化膜の容量、Ｃｇｓはゲート端子とソース端子間のオーバーラップ容量とフリンジ容量を示している。また、Ｃｄｅｐはゲート端子直下の空乏層容量を示している。また、Ｃｊｄはドレイン端子の接合容量、Ｃｊｓはソース端子の接合容量を示している。
【０１７０】
＜Ｔｒａｃｋ状態におけるｐ−ＭＯＳバラクタＰ１の静電容量（図２４（ａ））＞
図２４（ａ）を参照すると、Ｔｒａｃｋ状態におけるゲート端子から見える静電容量Ｃｍａｘ，ｐ１は、反転層で電界が終端されるので、例えば、以下の数式５のように表される。
【０１７１】
【数５】
0004488079.tif 000006
【０１７２】
＜Ｔｒａｃｋ状態におけるｎ−ＭＯＳバラクタＮ２の静電容量（図２５（ａ））＞
図２５（ａ）を参照すると、Ｔｒａｃｋ状態におけるドレイン端子とソース端子から見える静電容量Ｃｍａｘ，Ｎ２は、ゲート端子に対してはＣｇｄ、Ｃｏｘ、Ｃｇｓが見え、またＢｕｌｋ端子に対してはＣｊｄ、Ｃｄｅｐ、Ｃｊｓ見えるので、例えば、以下の数式６のように表される。
【０１７３】
【数６】
0004488079.tif 000007
【０１７４】
＜Ｔｒａｃｋ状態におけるｎ−ＭＯＳバラクタＮ１の静電容量（図２６（ａ））＞
図２６（ａ）を参照すると、Ｔｒａｃｋ状態におけるゲート端子から見える静電容量Ｃｍａｘ，Ｎ１は、反転層で電界が終端されるので、例えば、以下の数式７のように表される。
【０１７５】
【数７】
0004488079.tif 000008
【０１７６】
＜Ｔｒａｃｋ状態におけるｐ−ＭＯＳバラクタＰ２の静電容量（図２７（ａ））＞
図２７（ａ）を参照すると、Ｔｒａｃｋ状態におけるドレイン端子とソース端子から見える静電容量Ｃｍａｘ，Ｐ２は、ゲート端子に対してはＣｇｄ、Ｃｏｘ、Ｃｇｓが見え、またＢｏｄｙ（N-wellコンタクト）に対してはＣｊｄ、Ｃｄｅｐ、Ｃｊｓ見えるので、例えば、以下の数式８のように表される。
【０１７７】
【数８】
0004488079.tif 000009
【０１７８】
＜Ｔｒａｃｋ状態における増幅器１５０の静電容量＞
したがって、Ｔｒａｃｋ状態における増幅器１５０の静電容量Ｃａ，ｍａｘおよびＣｂ，ｍａｘは、例えば、以下の数式９、数式１０のように表される。
【０１７９】
【数９】
0004488079.tif 000010
【数１０】
0004488079.tif 000011
【０１８０】
ここで、数式９に示す静電容量Ｃａ，ｍａｘは、図２１、図２２における上側の静電容量（ｐ−ＭＯＳバラクタＰ１の静電容量とｎ−ＭＯＳバラクタＮ２の静電容量の和、すなわち、数式５と数式６の和）である。また、数式１０に示す静電容量Ｃｂ，ｍａｘは、図２１、図２２における下側の静電容量（ｎ−ＭＯＳバラクタＮ１の静電容量とｐ−ＭＯＳバラクタＰ２の静電容量の和、すなわち、数式７と数式８の和）である。なお、数式９、および数式１０において、例えば、Ｃｏｘ，ｐは、ｐ−ＭＯＳバラクタのＣｏｘを表しており、Ｃｏｘ，ｎは、ｎ−ＭＯＳバラクタのＣｏｘを表している。また、その他の項も同様である。
【０１８１】
数式９と数式１０を比較すると、Ｃｊｄ、Ｃｊｓ、およびＣｄｅｐが、ｐ−ＭＯＳバラクタに関するものと、ｎ−ＭＯＳバラクタに関するものとで異なっているが、その他の項は同一であることが分かる。したがって、数式９に示される値と、数式１０に示される値とは、Ｃｊｄ、Ｃｊｓ、およびＣｄｅｐの値に依存して、差が生じることが分かる。一方、ＣｊｄとＣｊｓとは、ジャンクション容量と呼ばれ、ＭＯＳバラクタのサイズ（ここで、サイズとはゲート端子の幅と長さとを指す。）が略同一であれば、当該ジャンクション容量は、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとでほぼ変わらない値となる。これに対して、Ｃｄｅｐはゲート端子直下の空乏層容量であるので、ｐとｎとで静電容量が異なる。しかしながら、空乏層容量は、他の静電容量の合計の容量と比較すると、十分小さいことから許容可能な誤差として無視することができる。
【０１８２】
したがって、増幅器を構成するＭＯＳバラクタのサイズが略同一の場合、増幅器１５０では、Ｔｒａｃｋ状態において容量差ΔＣは生じない（厳密には、容量差ΔＣを非常に小さくし、誤差として取り扱うことができる。）。
【０１８３】
次に図２２を参照すると、増幅器１５０のＢｏｏｓｔ状態では、例えば、クロック信号φ１がローとなることによりスイッチＳＷ１が開き、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのゲート端子、およびｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とのソース端子とドレイン端子それぞれへの、入力電圧信号Ｖｉｎｐｕｔの入力が停止される。
【０１８４】
また、スイッチＳＷ２は、例えば、クロック信号φ２がハイのときグランドに接続され、スイッチＳＷ３は、例えば、クロック信号φ２がハイのとき電源電圧源に接続される。このとき、ｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれのゲート端子直下の半導体界面においてに生じていた反転層が消失し、ｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２の静電容量はそれぞれ減少する。
【０１８５】
以下、増幅器１５０のＢｏｏｓｔ状態におけるｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれにおける静電容量について説明する。
【０１８６】
＜Ｂｏｏｓｔ状態におけるｐ−ＭＯＳバラクタＰ１の静電容量（図２４（ｂ））＞
図２４（ｂ）を参照すると、Ｂｏｏｓｔ状態におけるゲート端子から見える静電容量Ｃｍｉｎ，ｐ１は、反転層が消失することによりＣｏｘとＣｄｅｐとが見えるので、例えば、以下の数式１１のように表される。
【０１８７】
【数１１】
0004488079.tif 000012
【０１８８】
＜Ｂｏｏｓｔ状態におけるｎ−ＭＯＳバラクタＮ２の静電容量（図２５（ｂ））＞
図２５（ｂ）を参照すると、Ｂｏｏｓｔ状態におけるドレイン端子とソース端子から見える静電容量Ｃｍｉｎ，Ｎ２は、反転層が消失することによりＣｏｘとＣｄｅｐとが見えなくなるので、例えば、以下の数式１２のように表される。
【０１８９】
【数１２】
0004488079.tif 000013
【０１９０】
＜Ｂｏｏｓｔ状態におけるｎ−ＭＯＳバラクタＮ１の静電容量（図２６（ｂ））＞
図２６（ｂ）を参照すると、Ｂｏｏｓｔ状態におけるゲート端子から見える静電容量Ｃｍｉｎ，Ｎ１は、反転層が消失することによりＣｏｘとＣｄｅｐとが見えるので、例えば、以下の数式１３のように表される。
【０１９１】
【数１３】
0004488079.tif 000014
【０１９２】
＜Ｂｏｏｓｔ状態におけるｐ−ＭＯＳバラクタＰ２の静電容量（図２７（ｂ））＞
図２７（ｂ）を参照すると、Ｂｏｏｓｔ状態におけるドレイン端子とソース端子から見える静電容量Ｃｍｉｎ，Ｐ２は、反転層が消失することによりＣｏｘとＣｄｅｐとが見えなくなるので、例えば、以下の数式１４のように表される。
【０１９３】
【数１４】
0004488079.tif 000015
【０１９４】
＜Ｂｏｏｓｔ状態における増幅器１５０の静電容量＞
したがって、Ｂｏｏｓｔ状態における増幅器１５０の静電容量Ｃａ，ｍｉｎおよびＣｂ，ｍｉｎは、例えば、以下の数式１５、数式１６のように表される。
【０１９５】
【数１５】
0004488079.tif 000016
【数１６】
0004488079.tif 000017
【０１９６】
ここで、数式１５に示す静電容量Ｃａ，ｍｉｎは、図２１、図２２における上側の静電容量（ｐ−ＭＯＳバラクタＰ１の静電容量とｎ−ＭＯＳバラクタＮ２の静電容量の和、すなわち、数式１１と数式１２の和）である。また、数式１６に示す静電容量Ｃｂ，ｍｉｎは、図２１、図２２における下側の静電容量（ｎ−ＭＯＳバラクタＮ１の静電容量とｐ−ＭＯＳバラクタＰ２の静電容量の和、すなわち、数式１３と数式１４の和）である。
【０１９７】
数式１５と数式１６を比較すると、Ｃｊｄ、Ｃｊｓ、およびＣｏｘとＣｄｅｐとのシリーズ容量（数式１５および数式１６の第１項）が、ｐ−ＭＯＳバラクタに関するものと、ｎ−ＭＯＳバラクタに関するものとで異なっているが、その他の項は同一であることが分かる。したがって、数式１５に示される値と、数式１６に示される値とは、Ｃｊｄ、Ｃｊｓ、ＣｏｘおよびＣｄｅｐの値に依存して、差が生じることが分かる。一方、ＣｊｄとＣｊｓとは、上述したようにＭＯＳバラクタのサイズが略同一であれば、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとで変わらない。また、ＣｏｘとＣｄｅｐとのシリーズ容量は、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとの双方においてＣｄｅｐよりも十分小さいことから、数式１５と数式１６とにおけるＣｏｘとＣｄｅｐとのシリーズ容量の差もまた十分小さいものとなる。したがって、数式１５と数式１６とにおけるＣｏｘとＣｄｅｐとのシリーズ容量の差は、許容可能な誤差として無視することができる。
【０１９８】
したがって、増幅器を構成するＭＯＳバラクタのサイズが略同一の場合、増幅器１５０では、Ｂｏｏｓｔ状態において容量差ΔＣは生じない（厳密には、容量差ΔＣを非常に小さくすることができる。）。
【０１９９】
また、増幅器１５０のＴｒａｃｋ状態における静電容量、すなわち、増幅器１５０における最大容量Ｃｍａｘは数式９と数式１０との和とすることができる。したがって、増幅器１５０における最大容量は、例えば、以下の数式１７で表される。
【０２００】
【数１７】
0004488079.tif 000018
【０２０１】
さらに、増幅器１５０のＢｏｏｓｔ状態における静電容量、すなわち、増幅器１５０における最小容量Ｃｍｉｎは数式１５と数式１６との和とすることができる。したがって、増幅器１５０における最小容量は数式１８で表される。
【０２０２】
【数１８】
0004488079.tif 000019
【０２０３】
数式１７と数式１８とに示すように、ＣｏｘおよびＣｄｅｐが容量変化比に寄与することがわかる。ここで、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとにおいて、Ｂｏｏｓｔ状態の場合にはＣｏｘがＣｏｘとＣｄｅｐのシリーズ容量に変化するので、他の容量はできるだけ小さくなるように、増幅器１５０をレイアウトすることが容量変化比を大きくするためには有効である。具体的には、増幅器１５０を構成する各ＭＯＳバラクタのＧａｔｅ長を長くすると、Ｇａｔｅ領域の面積に対するドレイン端子とソース端子との面積を相対的に小さくすることができる。したがって、上記のように増幅器１５０をレイアウトすることにより、容量変化比の増大に寄与することが可能となる。
【０２０４】
上述したように、増幅器１５０では、Ｔｒａｃｋ状態、およびＢｏｏｓｔ状態において、容量差ΔＣは生じない。したがって、増幅器１５０は、Ｂｏｏｓｔ状態において、第１の構成例に係る増幅器１２０と同様に、数式２、数式３に示すような静電容量の変化によって、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、電圧信号Ｖｉｎを容量変化比倍に増幅することができる。
【０２０５】
したがって、増幅器１５０の出力電圧Ｖｏｕｔｐｕｔは、図２３（ｃ）に示すように、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｄｄ／２の大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅された波形となる。ここで、出力電圧Ｖｏｕｔｐｕｔは、電源電圧Ｖｄｄ（第２レベルの制御信号）よりも小さいため、従来のＭＯＳＦＥＴパラメトリック増幅器５０のように出力電圧に歪みは生じていない。
【０２０６】
第４の構成例に係る増幅器１５０は、サイズが略同一のｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとの双方をそれぞれ上下（ここで、「上下」とは、例えば、図２１に示す対象的な配置を指す。したがって、「左右」や「ななめ」なども当然にして第４の構成例に係る増幅器１５０の構成に含まれる。）に配置する構成をとる。ここで、サイズが略同一である同一導電型のＭＯＳバラクタでれば、たとえ、増幅器１５０を構成するｎ−ＭＯＳバラクタそれぞれに製造のばらつきなどがあったとしても、ＭＯＳバラクタ相互における容量差は非常に小さい。したがって、増幅器１５０では、たとえ、増幅器１５０を構成するｐ−ＭＯＳバラクタおよびｎ−ＭＯＳバラクタそれぞれに製造のばらつきなどがあったとしても、容量差ΔＣを非常に小さくすることができる。よって、増幅器１５０は、増幅後も入力電圧信号Ｖｉｎｐｕｔに含まれるバイアス電圧Ｖｂｉａｓの大きさを維持することができる。
【０２０７】
したがって、本発明の実施形態の第４の構成例に係る増幅器１５０は、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅された出力電圧信号Ｖｏｕｔｐｕｔを出力することができるので、出力電圧信号Ｖｏｕｔｐｕｔが必要以上に大きくなることはない。したがって、増幅器１５０を備える回路では、増幅器１５０の出力電圧信号Ｖｏｕｔｐｕｔに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器１５０は、出力電圧信号Ｖｏｕｔｐｕｔの大きさが電源電圧Ｖｄｄ（第２レベルの制御信号）よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Ｖｏｕｔｐｕｔには歪みが生じず、ノイズが含まれない所望の出力電圧信号Ｖｏｕｔｐｕｔを得ることができる。
【０２０８】
〔５〕増幅器の第５の構成例
上記では、本発明の第１〜第４の構成例に係る増幅器として、スイッチＳＷ２とスイッチＳＷ３とを選択的に切り替えることによって、可変静電容量素子をグランドまたは電源電圧源に接続して、可変静電容量素子に第１レベルの制御信号または第２レベルの制御信号を印加する構成を示した。しかしながら、本発明の実施形態に係る増幅器は、上記の構成に限られない。図２８は、本発明の実施形態の固体撮像素子１００が備える第５の構成例に係る増幅器１６０を説明するための説明図である。
【０２０９】
図２８を参照すると、増幅器１６０は、増幅回路１６２と、インバータ１６４と、スイッチＳＷ１とを備える。また、増幅器１６０には、入力電圧信号Ｖｉｎｐｕｔと、制御信号とが入力される。ここで、入力電圧信号Ｖｉｎｐｕｔは、第１〜第４の構成例に係る増幅器と同様に、信号線から伝達される。また、制御信号は、第１レベルの制御信号または第２レベルの制御信号を選択的に出力する制御信号生成部（図示せず）から伝達される。なお、制御信号生成部（図示せず）は、例えば、本発明の実施形態に係る固体撮像素子が備えることができるが、上記に限られず、本発明の実施形態に係る固体撮像素子を有する撮像装置などの外部装置に備えられていてもよい。
【０２１０】
増幅回路１６２は、ｐ−ＭＯＳバラクタＰ１、Ｐ２と、ｎ−ＭＯＳバラクタＮ１、Ｎ２とを備え、図２１に示す第４の構成例に係る増幅器１５０と同様の構成を有する。したがって、増幅回路１６２は、第４の構成例に係る増幅器１５０と同様に入力電圧信号Ｖｉｎｐｕｔの増幅を行うことができる。なお、増幅回路１６２が、第１〜第３の構成例に係る増幅器と同様の構成を有することができることは、言うまでもない。
【０２１１】
インバータ１６４は、入力される制御信号のレベルを反転させ、レベルが反転された制御信号を、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ２のゲート端子に印加する。したがって、ｐ−ＭＯＳバラクタＰ１のソース端子およびドレイン端子と、ｎ−ＭＯＳバラクタＮ１のソース端子およびドレイン端子とには、それぞれ異なる電圧レベルの制御信号（第１レベルの制御信号／第２レベルの制御信号）が入力されることとなる。また、ｎ−ＭＯＳバラクタＮ２のゲート端子と、ｐ−ＭＯＳバラクタＰ２のゲート端子とには、それぞれ異なる電圧レベルの制御信号（第１レベルの制御信号／第２レベルの制御信号）が入力されることとなる。
【０２１２】
また、インバータ１６４は、レベルが反転された制御信号をスイッチＳＷ１に印加する。したがって、図２８に示す増幅器１６０では、レベルが反転された制御信号が、図１５（ａ）などに示すクロック信号φ１の役目を果たす。
【０２１３】
増幅器１６０は、スイッチＳＷ２、ＳＷ３ではなく、インバータ１６４を用いて異なる電圧レベルの制御信号を可変静電容量素子に印加する点が第４の構成例に係る増幅器と異なるが、増幅の原理は第４の構成例に係る増幅器と同様である。よって、本発明の実施形態の第５の構成例に係る増幅器１６０は、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、画素信号Ｖｉｎが容量変化比倍に増幅された出力電圧信号Ｖｏｕｔｐｕｔを出力することができるので、出力電圧信号Ｖｏｕｔｐｕｔが必要以上に大きくなることはない。したがって、増幅器１６０を備える回路では、増幅器１６０の出力電圧信号Ｖｏｕｔｐｕｔに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器１６０は、出力電圧信号Ｖｏｕｔｐｕｔの大きさが電源電圧Ｖｄｄ（第２レベルの制御信号）よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Ｖｏｕｔｐｕｔには歪みが生じず、ノイズが含まれない所望の出力電圧信号Ｖｏｕｔｐｕｔを得ることができる。
【０２１４】
増幅部１０６は、例えば、上述した第１〜第５の構成例に係る増幅器を備えることによって、各信号線から伝達される画素信号の増幅を行うことができる。
【０２１５】
ここで、本発明の実施形態に係る増幅器は、ｐ−ＭＯＳバラクタおよび／またはｎ−ＭＯＳバラクタにより構成される。また、本発明の実施形態に係る増幅器は、Ｂｏｏｓｔ状態において、印加される第２レベルの制御信号の電圧レベルに応じて静電容量を変化させる（より具体的には、静電容量が小さくなる方向へ変化させる）ことによって、容量変化比倍に入力電圧信号Ｖｉｎｐｕｔを増幅する。したがって、固体撮像素子１００は、増幅部１０６の各増幅器に印加する第２レベルの制御信号の電圧レベルを制御することによって、画素信号の増幅率を調整することができる。ここで、上記第２レベルの制御信号の制御は、例えば、固体撮像素子１００が備える制御信号生成部（図示せず）が行うことができるが、上記に限られない。例えば、行駆動回路１０４が上記第２レベルの制御信号の制御を行ってもよいし、あるいは、上記制御信号生成部（図示せず）が固体撮像素子１００を有する撮像装置などの外部装置に備えられていてもよい。
【０２１６】
［本発明の実施形態に係る増幅器の動作例］
次に、上述した本発明の実施形態に係る固体撮像素子１００が備える増幅器の動作の一例を示す。図２９は、本発明の実施形態に係る固体撮像素子１００が備える増幅器の動作の一例を示す説明図である。ここで、図２９は、図２８に示す第５の構成例に係る増幅器１６０を例に挙げたものである。また、図２９では、図１２に示す画素１０２ａ１に印加される信号ＳＥＬ（選択信号）、信号ＲＳＴ、および信号ＴＸと、増幅器１６０に印加される制御信号Ｂｏｏｓｔと、増幅器１６０から出力される出力電圧信号Ｖｏｕｔｐｕｔを示している。
【０２１７】
選択信号ＳＥＬがローからハイに変化させるとき（図２９の時点ａ）、信号ＲＳＴもローからハイとなり、当該信号ＲＳＴによって図１２のトランジスタＭ３のゲート端子にはリセット電圧が与えられてリセットされる。信号ＲＳＴがハイとなる区間において、制御信号Ｂｏｏｓｔを、ロー（第１レベル）からハイ（第２レベル）へと変化させると、増幅器からは画素信号がない状態の出力電圧信号Ｖｏｕｔｐｕｔ（無信号レベルの出力電圧信号）が出力される（図２９の区間ｂ）。
【０２１８】
制御信号Ｂｏｏｓｔをハイ（第２レベル）からロー（第１レベル）に変化させると、図１２のトランジスタＭ３は、再びリセットされる（図２９の区間ｃ）。その後、信号ＴＸをローからハイに変化させると、フォトダイオードＰＤ１が生成した画素信号の転送が始まり、画素信号の信号量に応じて出力電圧信号Ｖｏｕｔｐｕｔが変化する（図２９の区間ｄ）。このとき、制御信号Ｂｏｏｓｔを再びローからハイへと変化させると、増幅器からは、画素信号が増幅回路１６２を構成する可変静電容量素子の容量変化比倍に増幅された出力電圧信号Ｖｏｕｔｐｕｔ（信号レベルの出力電圧信号）が出力される（図２９の区間ｅ）。
【０２１９】
本発明の実施形態に係る固体撮像素子１００が備える増幅器には、例えば、図２９に示すように制御信号Ｂｏｏｓｔが印加されることによって、入力された画素信号を可変静電容量素子の容量変化比倍に増幅することができる。
【０２２０】
ここで、図２９では、信号ＲＳＴがハイの区間（図２９の区間ｂ）と、信号ＴＸがハイの区間（図２９の区間ｅ）の双方で制御信号Ｂｏｏｓｔをハイ（第２レベル）とする例を示した。これは、無信号レベルの出力電圧信号と、信号レベルの出力電圧信号との電圧差を検出することによって、例えば、ＣＭＯＳイメージセンサの特性の向上を図ることが可能となるからである。なお、本発明の実施形態に係る固体撮像素子１００が備える増幅器の動作は、上記に限られないことは、言うまでもない。例えば、無信号レベルの出力電圧信号と、信号レベルの出力電圧信号との電圧差の検出が必要でない場合には、信号ＴＸがハイの区間（図２９の区間ｅ）においてのみ制御信号Ｂｏｏｓｔをハイ（第２レベル）とすることもできる。上記の場合であっても、本発明の実施形態に係る増幅器は、上述したように入力された画素信号を可変静電容量素子の容量変化比倍に増幅することができる。
【０２２１】
再度図８を参照して、本発明の実施形態に係る固体撮像素子１００の構成要素について説明する。多重器１０８は、各増幅器から出力される増幅された画素信号を多重化し、画像信号（多重化された画素信号）をＡ／Ｄコンバータ１１０へ出力する。
【０２２２】
Ａ／Ｄコンバータ１１０は、多重器１０８から出力される画像信号をデジタル信号に変換する。デジタル信号に変換された画像信号は、例えば、撮像装置（図示せず）の信号処理回路（図示せず）などに伝達され、当該信号処理回路（図示せず）においてＪｐｅｇコーディング処理などの各種処理が行われる。
【０２２３】
固体撮像素子１００は、例えば、図８に示すような構成によって、撮像した被写体に対応する画像信号を得ることができる。
【０２２４】
以上のように、本発明の実施形態に係る固体撮像素子１００は、光電変換素子が生成した画素信号を選択的に信号線へ伝達する画素を備える画素部１０２と、信号線から伝達される画素信号を増幅する増幅器を信号線ごとに備える増幅部１０６とを備え、各画素から伝達される画素信号を増幅する。そして、固体撮像素子１００は、増幅された画素信号を多重化することによって、撮像した被写体に対応する画像信号を得ることができる。
【０２２５】
ここで、増幅部１０６が備える各増幅器は、可変静電容量素子により構成される。よって、本発明の実施形態に係る増幅器では、オペアンプおよびスイッチト・キャパシタ回路で構成される図２に示す従来の増幅器における３つの問題（微細化が困難な問題／ノイズが生じる問題／消費電力が大きい問題）が生じない。したがって、固体撮像素子１００は、オペアンプを用いた従来の増幅器（図２に示す増幅器）を備える従来の固体撮像素子１０における固体撮像素子１０のサイズの問題、感度の低下が生じる問題、そして、固体撮像素子全体の消費電力の問題という３つの問題の発生を防止することができる。
【０２２６】
また、増幅部１０６が備える各増幅器は、図９〜図１１を参照して示した増幅の原理を用いて入力された入力電圧信号Ｖｉｎｐｕｔを増幅し、バイアス電圧の大きさを保持したまま、画素信号を容量変化比倍に増幅する。よって、本発明の実施形態に係る増幅器では、従来のＭＯＳＦＥＴパラメトリック増幅器５０（図５に示す増幅器）における２つの問題（回路の微細化や低消費電力化に適さない問題／ノイズが生じる問題）が発生する可能性を低くすることができる。したがって、固体撮像素子１００は、従来のＭＯＳＦＥＴパラメトリック増幅器５０（図５に示す増幅器）を備える従来の固体撮像素子１０における固体撮像素子１０の微細化や低消費電力化が困難となる問題、および感度の低下が生じる問題という２つの問題の発生を防止することができる。
【０２２７】
したがって、固体撮像素子１００は、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【０２２８】
（本発明の実施形態に係る固体撮像素子が備える増幅器における増幅方法）
次に、本発明の実施形態に係る固体撮像素子１００が備える増幅器における増幅方法について説明する。図３０は、本発明の実施形態に係る固体撮像素子１００が備える増幅器における増幅方法の一例を示す流れ図である。以下では、第１可変静電容量素子と第２可変静電容量素子とからなる増幅器（第１〜第４の構成例に係る増幅器）を固体撮像素子１００が備える場合を例に挙げて説明する。
【０２２９】
固体撮像素子１００は、増幅器に画素信号を入力する（Ｓ１００）。ステップＳ１００において画素信号が入力されると、固体撮像素子１００は、増幅器が備える第１可変静電容量素子と第２可変静電容量素子とに第１静電容量（第１の値）に対応する第１電荷を蓄積させる（Ｓ１０２）。ここで、固体撮像素子１００は、例えば、増幅器が備えるスイッチＳＷ１を制御することによってステップＳ１００、Ｓ１０２の処理を行う。
【０２３０】
固体撮像素子１００は、ステップＳ１０２において蓄積された第１電荷を保持させる（Ｓ１０４）。ここで、固体撮像素子１００は、例えば、増幅器が備えるスイッチＳＷ１を制御することによってステップＳ１０４の処理を行う。
【０２３１】
固体撮像素子１００は、増幅器が備える第１可変静電容量素子と第２可変静電容量素子との静電容量を、第１静電容量（第１の値）からより小さな第２静電容量（第２の値）に減少させ、画素信号を容量変化比倍に増幅させる（Ｓ１０６）。ここで、固体撮像素子１００は、例えば、増幅器が備える第１可変静電容量素子と第２可変静電容量素子とに、互いに異なる電圧レベルの制御信号（第１レベルの制御信号／第２レベルの制御信号）を印加することによって、ステップＳ１０６の処理を行う。
【０２３２】
図３０に示す方法を用いることによって、固体撮像素子１００は、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【０２３３】
（本発明の実施形態に係る撮像装置）
上述した本発明の実施形態に係る固体撮像素子１００は、例えば、撮像装置に適用することができる。そこで、次に、上述した本発明の実施形態に係る固体撮像素子１００を備える撮像装置について説明する。図３１は、本発明の実施形態に係る撮像装置２００のハードウェア構成の一例を示す説明図である。
【０２３４】
図３１を参照すると、撮像装置２００は、レンズ／固体撮像素子２５０と、信号処理回路２５２（信号処理部）と、ＭＰＵ２５４と、ＲＯＭ２５６と、ＲＡＭ２５８と、記録媒体２６０と、入出力インタフェース２６２と、操作入力デバイス２６４と、表示デバイス２６６と、通信インタフェース２６８と、スロット２７０とを備えることができる。また、撮像装置２００は、例えば、データの伝送路としてのバス２７２で各構成要素間を接続することができる。
【０２３５】
レンズ／固体撮像素子２５０は、例えば、光学系のレンズ（Lens）と、図８に示す本発明の実施形態に係る固体撮像素子１００で構成され、撮像した被写体に対応する画像信号を出力する。なお、図８に示す固体撮像素子１００では、固体撮像素子がＡ／Ｄコンバータ１１０を備え、デジタル信号としての画像信号（以下、「画像データ」という。）を出力する構成を示したが、上記に限られない。例えば、レンズ／固体撮像素子２５０は、アナログ信号としての画像信号を出力することもできる。
【０２３６】
信号処理回路２５２は、レンズ／固体撮像素子２５０から伝達される画像データに対して各種処理を行う。なお、レンズ／固体撮像素子２５０からアナログ信号としての画像信号が伝達される場合（すなわち、固体撮像素子がＡ／Ｄコンバータを備えていない場合）には、信号処理回路２５２は、例えば、ＡＧＣ（Automatic  Gain  Control）回路やＡ／Ｄコンバータを備え、画像信号をデジタル信号（画像データ）に変換した後に各種信号処理を行うこともできる。
【０２３７】
信号処理回路２５２が行う信号処理としては、例えば、Ｗｈｉｔｅ  Ｂａｌａｎｃｅ補正処理や、補間処理、色調補正処理、ガンマ補正処理、ＹＣｂＣｒ変換処理、エッジ強調処理、およびＪｐｅｇコーディング処理などが挙げられるが、上記に限られない。ここで、Ｗｈｉｔｅ  Ｂａｌａｎｃｅ補正処理は、例えば、ＲＡＷ画像データ（信号処理前の画像データ）に対して、ＲＧＢ（Red/Green/Blue）の各色ごとに予め設定されたゲインをかけ、各画素（pixel）に対応する画素値を増幅する処理である。補間処理は、例えば、ベイヤー配列からすべての画素のＲＧＢを作り出す処理である。色調補正処理は、例えば、画像の色調を補正する処理である。ガンマ補正処理は、例えば、ＲＧＢの信号を非線形変換し、視覚的なリニアリティ（linearity）を確保する処理である。ＹＣｂＣｒ変換処理は、例えば、所定の変換式に基づいて、ＲＧＢをＹＣｂＣｒに変換する処理である。ここで、Ｙは輝度（luminance）、Ｃｂは色差（chrominance）、そして、Ｃｒは色差（chrominance）をそれぞれ表す。エッジ強調処理は、例えば、画像からエッジ部分を検出し、検出されたエッジ部分の輝度を高めることにより画像の濃淡を強調する処理である。そして、Ｊｐｅｇコーディング処理は、画像データをＪｐｅｇ形式の画像ファイルに変換する処理である。なお、本発明の実施形態に係る撮像装置２００の信号処理回路２５２における処理が、上記に限られないことは、言うまでもない。
【０２３８】
また、信号処理回路２５２は、信号処理された画像データに対して圧縮処理を施して各種記録媒体（例えば、記録媒体２６０、外部メモリ２８０）に記録したり、また、各種記録媒体から読み出した画像データに対して伸張処理を施して表示デバイス２６６に表示させたりすることもできる。
【０２３９】
ＭＰＵ２５４は、撮像装置２００全体を制御する制御部としての機能する。ＲＯＭ２５６は、ＭＰＵ２５４が使用するプログラムや演算パラメータなどの制御用データを記憶し、また、ＲＡＭ２５８は、ＭＰＵ２５４により実行されるプログラムなどを一次記憶する。
【０２４０】
記録媒体２６０は、撮像装置２００の記憶部として機能し、例えば、信号処理回路２５２により記録される画像データ（画像ファイル）や、各種アプリケーションなどを記憶する。ここで、記録媒体２６０としては、例えば、ハードディスク（Hard  Disk）などの磁気記録媒体や、ＥＥＰＲＯＭ（Electronically  Erasable  and  Programmable  Read  Only  Memory）、フラッシュメモリ（flash  memory）、ＭＲＡＭ（Magnetoresistive  Random  Access  Memory）、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＰＲＡＭ(Phase  change  Random  Access  Memory)などの不揮発性メモリ（nonvolatile  memory）が挙げられるが、上記に限られない。
【０２４１】
入出力インタフェース２６２は、例えば、操作入力デバイス２６４や、表示デバイス２６６を接続する。ここで、入出力インタフェース２６２としては、例えば、ＵＳＢ（Universal  Serial  Bus）端子や、ＤＶＩ（Digital  Visual  Interface）端子、ＨＤＭＩ（High-Definition  Multimedia  Interface）端子などが挙げられるが、上記に限られない。また、操作入力デバイス２６４は、例えば、ボタン、方向キー、ジョグダイヤルなどの回転型セレクター、あるいは、これらの組み合わせなど、撮像装置２００上に備えられ、撮像装置２００の内部で入出力インタフェース２６２と接続される。また、表示デバイス２６６は、例えば、ＬＣＤ（Liquid  Crystal  Display；液晶ディスプレイ）、有機ＥＬディスプレイ（organic  ElectroLuminescence  display；または、ＯＬＥＤディスプレイ（Organic  Light  Emitting  Diode  display）とも呼ばれる。）など、撮像装置２００上に備えられ、撮像装置２００の内部で入出力インタフェース２６２と接続される。なお、入出力インタフェース２６２は、撮像装置２００の外部装置としての操作入力デバイス（例えば、キーボードやマウスなど）や、表示デバイス（例えば、外部ディスプレイなど）と接続することもできることは、言うまでもない。
【０２４２】
通信インタフェース２６８は、外部装置と通信を行うためのインタフェースであり、通信部として機能する。ここで、通信インタフェース２６８としては、例えば、ＬＡＮ端子、ＩＥＥＥ８０２．１１ポート、ＲＦ（Radio  Frequency）回路などが挙げられるが、上記に限られない。
【０２４３】
スロット２７０は、着脱可能な外部メモリの差込口を有し、外部メモリ２８０を着脱可能に収納する外部メモリ収納部として機能する。ここで、スロット２７０に挿入され収納される外部メモリ２８０としては、例えば、メモリスティック（Memory  Stick）やＳＤメモリーカード（SD  Memory  Card）などが挙げられるが、上記に限られない。また、スロット２７０は、複数の外部メモリの規格に対応したマルチスロットとすることもできる。
【０２４４】
撮像装置２００は、図３１に示すようなハードウェア構成により、レンズ／固体撮像素子２５０から伝達される画像信号に対して各種処理を施し、画像データの記録や記録された画像データの再生を行うことができる。
【０２４５】
ここで、撮像装置２００が備えるレンズ／固体撮像素子２５０は、本発明の実施形態に係る固体撮像素子１００で構成することができるので、撮像装置２００は、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【０２４６】
本発明の実施形態として撮像装置２００を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。例えば、本発明の実施形態は、デジタルカメラや、本件出願人が商標権を有する「ハンディカム（Handycam）」などのデジタルビデオカメラ、デジタルカメラ機能を有する携帯電話などの携帯型通信装置、デジタルカメラ機能を有するＵＭＰＣ（Ultra  Mobile  Personal  Computer）などのコンピュータ、ＰｌａｙＳｔａｔｉｏｎ  Ｐｏｒｔａｂｌｅ（登録商標）などの携帯型ゲーム機などに適用することができる。
【０２４７】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０２４８】
例えば、上記では、本発明の実施形態に係る固体撮像素子として、図８に示すように各信号線に対応する増幅器を備えるＣＭＯＳイメージセンサを例に挙げて説明したが、かかる形態に限られない。例えば、本発明の実施形態に係る固体撮像素子は、本発明の実施形態に係る増幅の原理を用いて信号の増幅を行う本発明の実施形態に係る増幅器を備えるＣＣＤイメージセンサであってもよい。上述したように本発明の実施形態に係る増幅器は、従来の増幅器における問題が発生する可能性を低くすることができるので、本発明の実施形態に係る固体撮像素子が、ＣＣＤイメージセンサであったとしても、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
【０２４９】
上述した構成は、本発明の実施形態の一例を示すものであり、当然に、本発明の技術的範囲に属するものである。
【図面の簡単な説明】
【０２５０】
【図１】従来の撮像素子の構成を示す説明図である。
【図２】従来の固体撮像素子が備える増幅器の第１の構成例を示す説明図である。
【図３】ＭＯＳＦＥＴパラメトリック増幅器における電圧信号の増幅の原理を説明する説明図である。
【図４】従来の固体撮像素子が備える増幅器１６ａの第２の構成例を示す説明図である。
【図５】図５に示す従来のＭＯＳＦＥＴパラメトリック増幅器に係る信号の波形を示す説明図である。
【図６】図５に示す従来のＭＯＳＦＥＴパラメトリック増幅器に係る信号の波形を示す説明図である。
【図７】従来のＭＯＳＦＥＴパラメトリック増幅器における出力電圧信号の歪みの要因を示す説明図である。
【図８】本発明の実施形態に係る固体撮像素子の構成例を示す説明図である。
【図９】本発明の実施形態に係る増幅器における第１の増幅の原理を説明する第１の説明図である。
【図１０】本発明の実施形態に係る増幅器における第１の増幅の原理を説明する第２の説明図である。
【図１１】本発明の実施形態に係る増幅器における第２の増幅の原理を説明する説明図である。
【図１２】本発明の実施形態に係る固体撮像素子が備える画素の構成例を示す説明図である。
【図１３】本発明の実施形態の固体撮像素子が備える第１の構成例に係る増幅器を説明するための第１の説明図である。
【図１４】本発明の実施形態の固体撮像素子が備える第１の構成例に係る増幅器を説明するための第２の説明図である。
【図１５】本発明の実施形態の固体撮像素子が備える第１の構成例に係る増幅器を説明するための第３の説明図である。
【図１６】本発明の実施形態の固体撮像素子が備える第２の構成例に係る増幅器を説明するための第１の説明図である。
【図１７】本発明の実施形態の固体撮像素子が備える第２の構成例に係る増幅器を説明するための第２の説明図である。
【図１８】本発明の実施形態の固体撮像素子が備える第２の構成例に係る増幅器を説明するための第３の説明図である。
【図１９】本発明の実施形態の固体撮像素子が備える第３の構成例に係る増幅器を説明するための第１の説明図である。
【図２０】本発明の実施形態の固体撮像素子が備える第３の構成例に係る増幅器を説明するための第２の説明図である。
【図２１】本発明の実施形態の固体撮像素子が備える第４の構成例に係る増幅器を説明するための第１の説明図である。
【図２２】本発明の実施形態の固体撮像素子が備える第４の構成例に係る増幅器を説明するための第２の説明図である。
【図２３】本発明の実施形態の固体撮像素子が備える第４の構成例に係る増幅器を説明するための第３の説明図である。
【図２４】本発明の実施形態の固体撮像素子が備える第４の構成例に係る増幅器が有するｐ−ＭＯＳバラクタＰ１を示す概略図である。
【図２５】本発明の実施形態の固体撮像素子が備える第４の構成例に係る増幅器が有するｎ−ＭＯＳバラクタＮ２を示す概略図である。
【図２６】本発明の実施形態の固体撮像素子が備える第４の構成例に係る増幅器が有するｎ−ＭＯＳバラクタＮ１を示す概略図である。
【図２７】本発明の実施形態の固体撮像素子が備える第４の構成例に係る増幅器が有するｐ−ＭＯＳバラクタＰ２を示す概略図である。
【図２８】本発明の実施形態の固体撮像素子が備える第５の構成例に係る増幅器を説明するための説明図である。
【図２９】本発明の実施形態に係る固体撮像素子が備える増幅器の動作の一例を示す説明図である。
【図３０】本発明の実施形態に係る固体撮像素子が備える増幅器における増幅方法の一例を示す流れ図である。
【図３１】本発明の実施形態に係る撮像装置のハードウェア構成の一例を示す説明図である。
【符号の説明】
【０２５１】
１０、１００    固体撮像素子
１２、１０２    画素部
１４、１０４    行駆動回路
１６、１０６    増幅部
２００    撮像装置
２５０    レンズ／固体撮像素子
２５２    信号処理回路
【図１】
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【図２】
0004488079.tif 000021
【図３】
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【図４】
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【図５】
0004488079.tif 000024
【図６】
0004488079.tif 000025
【図７】
0004488079.tif 000026
【図８】
0004488079.tif 000027
【図９】
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【図１０】
0004488079.tif 000029
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0004488079.tif 000034
【図１６】
0004488079.tif 000035
【図１７】
0004488079.tif 000036
【図１８】
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【図１９】
0004488079.tif 000038
【図２０】
0004488079.tif 000039
【図２１】
0004488079.tif 000040
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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