(57)【特許請求の範囲】
【請求項１】
電力供給端子を電気的に分岐する容量性手段を備えた集積回路の製造方法であって、
ａ）第１の導電層（１１０）を備えた基板（１００）上に、表面から順に第１の絶縁層（１１２）と第２の導電層（１１４）とを形成する段階と、
ｂ）前記第１の絶縁層によって第１の導電層から分離した第２の導電層の少なくとも一部を残すように第２の導電層（１１４）を形成する段階と、
ｃ）前記第２の導電層の一部を囲繞する第２の絶縁層（１１６）を形成する段階と、
ｄ）第２の絶縁層（１１６）上に半導体材料の層（２０６）を形成する段階と、
ｅ）前記半導体材料の層の少なくとも一部に少なくとも一つの活性領域（３０２，３０４，３０６，３０８）を含む少なくとも一つの能動素子を形成し、半導体材料の層のそれらの能動素子の間を酸化する段階と、
ｆ）前記半導体材料の層上に第３の絶縁層（３２０）を形成する段階と、
ｇ）前記能動素子を外して、第１及び第２の導電層に達するように、第３の絶縁層と半導体材料の層（２０６）と絶縁材料層（１１６）とに貫入した開口を形成する段階と、
ｈ）開口に導電性材料を充填し、第１及び第２の導電層をそれぞれ第１及び第２の電力供給端子に接続する電気的内部接続を形成する段階と、を順に備えた電力供給端子を電気的に分岐する容量性手段を備え、
段階ｄ）がさらに、シリコン酸化物の表面層（２０２）を有するシリコンウェハ（２００）を基板上に移す段階を備え、ここで、そのシリコン酸化物層は第２の絶縁層から分離され、そのシリコンウェハは劈開されて基板表面上に半導体材料の層（２０６）を残すものである
集積回路の製造方法。
【請求項２】
段階ｇ）がさらに、半導体材料の層における活性領域に達するように、第３の絶縁層を貫通する開口を形成する段階を備え、これらの開口はさらに段階ｈ）において、活性領域を選択的に互いに接続するように、又は、活性領域を電力供給端子に接続するように、導電性材料によって充填される請求項１に記載の電力供給端子を電気的に分岐する容量性手段を備えた集積回路の製造方法。
【請求項３】
第２の絶縁層（１１６）は段階ｃ）の後に研磨される請求項１に記載の電力供給端子を電気的に分岐する容量性手段を備えた集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路から電力供給端子を分岐する容量性手段を備えた集積回路構造に関するものである。
本発明は、ＭＯＳ、ＭＩＳ、又はバイポーラ構成要素を有する回路を作るためのマイクロエレクトロニクスの分野における応用として、かつ、特に過度電流の需要に起因する回路についての電力供給に生ずる寄生ノイズを低減するために、使用される。
さらに詳細には、本発明は、低消費特性のためにＳＯＩ技術を用いた例えばマイクロプロセッサ、コードレス電話回路、又は他の応用のような携帯装置において使用してもよい。
【０００２】
【従来の技術及び発明が解決しようとする課題】
集積回路において、能動素子、言い換えれば例えばトランジスタに対してグランド及び電源電位の配電は、導電性材料から成る電力供給トラックを用いることによって行われる。回路を作動中、電力供給トラックは比較的大きな過度電流を出力しなければならない。
【０００３】
これらの過度電流は、集積度とその配置とに依存して、トラックと電力供給システムとにおいて寄生ノイズを生成することがある。
【０００４】
寄生ノイズを低減するために、電力供給システム端子間を接続した電子回路においてフィルタコンデンサが通常用いられ、過度電流源にできるだけ近接して配置させる。
【０００５】
集積エレクトロニクスの分野において、フィルタコンデンサの製造が問題を生じうる。しかしながら、固体基板上のＣＭＯＳ（Complementary Metal Oxide Semiconductor）のような集積回路のいくつかのタイプの構造は、電力供給電位とグランド電位とを自然に分岐することができる。
【０００６】
図１は、集積回路の典型的なＣＭＯＳタイプの概略切断断面図である。
【０００７】
この図において符号１０はｐ型導電性を有する固体シリコン基板を示している。この基板にＮ型拡散領域を形成する。符号１４及び１６は、Ｐ型基板及びＮ型拡散領域のそれぞれに形成した電界効果トランジスタを示している。
【０００８】
強くドープした活性領域１４ａ、１４ｂ、１６ａ、１６ｂ、１８及び１０は、電界効果トランジスタのソース及びドレイン１４，１６と、Ｐ型及びＮ型領域のそれぞれに対するコンタクト領域とを形成する。
【０００９】
Ｐ+型活性領域１８はＰ型基板に接触し、Ｎ+型活性領域２０はＮ型拡散領域に接触する。
【００１０】
厚い絶縁層２２は基板とその上に形成した構成要素１４及び１６とを被覆する。開口２４はこの層を貫通し、導電性材料をその上に積層して、活性領域を絶縁層２２上に形成された導電性トラック２６，２８，３０に接続する。導電性材料で充填した開口は“ビア”ともいう。
【００１１】
ビアは活性領域を互いに接続する。例えば、これは、活性領域１４ｂ及び１６ａを互いに電気的に接続する中央導電性トラック２６に接続したビアの場合である。ビアはまた、活性領域及び／又は基板領域を電力供給端子に接続する。
【００１２】
図１においては、電力供給端子は、連続線によって線図的に示した電力供給源３１に接続された導電性トラック２８及び３０から成る。
【００１３】
導電性トラック２８はグランド端子を形成する。トラックは第１のトランジスタ１４の活性領域１４ａに接続し、また、活性領域１８を介して基板１０に接続している。導電性トラック３０によって形成された第２の電力供給端子は、活性領域２０を介して特に拡散領域１２に接続されている。
【００１４】
拡散領域１２は、ある接合容量を有し、かつ、構成要素に平行な電力供給端子２８，３０との間を接続する基板１０を有する半導体接合を形成する。
【００１５】
拡散領域−基板接合のキャパシタンスは電力をフィルターし、かつ、電流需要に起因した寄生ノイズを低減する。
【００１６】
Ｎ型拡散領域、Ｐ型拡散領域、及び二重拡散領域を備えた他のタイプのＣＭＯＳ構造もある。拡散領域と基板との間に形成された接合容量は、グランド端子と他の電力供給端子との間での固有の分岐を得るには通常十分である。
【００１７】
しかしながら、現在製造されている多くの集積回路は、上記のような固体基板に形成されていないで、シリコン−オン−絶縁体型構造を有する支持体薄層において形成されている。通常“ＳＯＩ”と表示されるこのタイプの構造は、支持体の固体部分からシリコンの薄層を分離する、例えば酸化物のような絶縁性材料を備えている。ＳＯＩタイプ基板上に集積回路を形成することによって、集積密度を増加し、寄生容量を低減し、作動周波数及び消費量による回路の性能を改善することができる。
【００１８】
ＳＯＩ基板上に形成した回路の場合には、異なる構成要素間又は活性領域間の絶縁は酸化物領域によって形成される。
【００１９】
こうして、固体基板上の構造における基板を介してのグランドと他の電力供給端子との間の分岐は、ＳＯＩ型基板上に形成した回路においてははるかに弱い。
【００２０】
従って、より高いノイズはこれらの回路において観察される。例えば、この問題はこの詳細な説明の最後に参考文献として挙げた文献（１）に説明されている。
【００２１】
寄生ノイズを低減する一つの可能な解決策は、ＳＯＩ構造の薄層に形成された集積回路に分岐コンデンサを付加することから成る。これらのコンデンサは、一又は複数のトランジスタの格子（グリッド）容量を用いて作ってもよい。例えば、グリッドが電力供給端子に接続され、かつ、ソースとドレインとがグランドに接続されたＮＭＯＳタイプトランジスタを用いることもできる。より優れた品質のキャパシタンスは、このようなトランジスタにおけるチャネルの適当なレイアウトを用いることによって達成することができる。
【００２２】
しかしながら、電力供給端子の分岐のために用いられたトランジスタ又は他のコンデンサは、集積回路の機能部を形成するトランジスタに近接したＳＯＩ構造上に配置している。これによって、それらは有効なスペースを占有し、電子チップの全領域を増加する。
【００２３】
このことについてのさらなる情報は、この詳細な説明の最後に参考文献として挙げた文献（２）及び（３）に説明されている。特に、文献（２）には、分岐コンデンサの使用について記載されている。
【００２４】
本発明の技術的な背景は、埋め込まれたコンデンサの製造について記載している文献（４）にも記載されている。
【００２５】
【課題を解決するための手段】
本発明の目的は、例えば上述のような制限を有さないＳＯＩ基板の薄層のような基板の薄い絶縁層において形成された集積回路を提案することである。
【００２６】
一つの特別な目的は、電力供給における寄生ノイズを効率的に低減するために、一つ又は複数の電力供給の端子を分岐する手段を含んだ回路を提案することである。
【００２７】
他の目的は小さな表面面積を有するチップを用いたこのような回路を提案することである。
【００２８】
これらの目的を達成するため、本発明の目的は、
−少なくとも一つの第１の電力供給端子及び少なくとも一つの第２の電力供給端子と、
−基板の薄層に形成されかつ電力供給端子の少なくとも一つに電気的に接続された少なくとも一つの活性領域とを備えた集積回路を提案することである。
【００２９】
本発明では、前記集積回路はさらに、前記第１の電力供給端子と第２の電力供給端子とに接続された少なくとも一つの誘電体コンデンサによって形成され、かつ、基板の薄層から電気的に絶縁された基板の一領域に形成された容量性分岐手段を備えたことを特徴とする。
【００３０】
本発明の目的のため、活性領域は所定のドーピング型を有する薄層の領域である。電子回路は、特にトランジスタのソース又はドレインのようなトランジスタの一部を形成する活性領域を非常に多く含むことができる。
【００３１】
さらに、電力は一又は複数の電源によって回路に供給されてもよい。電力供給端子は電源に接続された導電性要素であり、その電位は前記電源によって固定されている。グランド端子は一つの電力供給端子である。
【００３２】
本発明によって、容量性分岐手段は、集積回路の機能性要素、言い換えると、活性領域のために使用できるスペースを低減しない。というのは、それらは薄層には形成しないからである。
【００３３】
一つの特別な有利な側面によれば、容量性分岐手段を備えた領域は、集積回路の活性領域の下の少なくとも一部において拡がっていてもよい。
【００３４】
この特徴は、回路において使用されるチップ全領域を低減するのに大きく寄与する。
【００３５】
本発明における容量性分岐手段は一又は複数の誘電体コンデンサを備えてもよい。誘電体コンデンサは従来コンデンサと同じように作られたコンデンサ、言い換えると、絶縁材料によって分離された導電性材料から成る２つのホイルである。
【００３６】
薄層から絶縁された基板領域は、互いからそれぞれ絶縁された導電性材料の少なくとも一つの第１の層と少なくとも一つの第２の層とを備え、それぞれの層は互いに対面してかつそれぞれ第１及び第２の電力供給端子に接続されている。
【００３７】
例えば、ドーピングされたシリコン又は多結晶シリコンから成る導電性材料の第１及び第２の層は、シリコン酸化物層によって分離されてもよい。
【００３８】
本発明の一改良型では、容量性分岐手段はコンデンサのホイルを形成する少なくとも一つの導電層を備え、かつ、少なくとも一つの活性領域に接続されて前記活性領域を電力供給端子に接続してもよい。
【００３９】
活性領域への電力供給を分配する分岐手段の使用は、寄生ノイズをさらに低減するのに非常に有効であるだけでなく、活性部位及び信号輸送のための内部接続トラックを作るために大きな領域を解放するのにも非常に有効である。
【００４０】
本発明はまた、容量性誘電体手段を備えた集積回路を製造する方法に関する。この方法は、
ａ）第１の導電層を備えた基板上に、表面から順に第１の絶縁層と第２の導電層とを形成する段階と、
ｂ）前記絶縁層によって第１の導電層から分離した第２の導電層の少なくとも一部を残すように第２の導電層を形成する段階と、
ｃ）前記の第２の導電層の一部を囲繞する第２の絶縁層）を形成する段階と、
ｄ）第２の絶縁層上に半導体材料の薄層を形成する段階と、
ｅ）前記薄層の少なくとも一部に少なくとも一つの活性領域を含む少なくとも一つの要素を形成し、薄層のそれらの要素の間を酸化する段階と、
ｆ）前記薄層上に厚い絶縁層を形成する段階と、
ｇ）前記要素を外して、第１及び第２の導電層に達するように、厚い絶縁層と薄層と絶縁材料層とに貫入した開口を形成する段階と、
ｈ）開口に導電性材料を充填し、第１及び第２の導電層をそれぞれ第１及び第２の電力供給端子に接続する電気的内部接続を形成する段階と、を順に備えている。
【００４１】
段階ｇ）はさらに、薄層における活性領域に達するように、厚い絶縁層を貫通する開口を形成する段階を備え、これらの開口はさらに、活性領域を選択的に互いに接続するように、又は、活性領域を電力供給端子に接続するように、導電性材料によって充填される請求項６に記載の電力供給端子を電気的に分岐する容量性手段を備えることができる。
【００４２】
この発明の他の特徴及び利点は、添付した図面における図を参照して以下の説明からより明瞭になるだろう。この説明は例示の目的だけを有するものであり、かつ、制限的なものではない。
【００４３】
【発明の実施の形態】
図２は、第１の強くＮ+ドープした導電層１１０を形成したＮ型基板１００を示している。例えば、この層１１０は３×１０15／ｃｍ2のドーズ量でヒ素を注入し、次いで、９５０℃で１時間アニールすることによって得てもよい。
【００４４】
第１の酸化物層１１２と第２の導電層１１４とは、第１の導電層１１０上に順に形成される。例えば、酸化物層１１２は厚さ１５ｎｍまで成長させてもよい。
【００４５】
第２の導電層１１４はＮ+ドープされた多結晶シリコンであり、例えば、６００ｎｍオーダーの厚さまで堆積してもよい（層厚は図では比例して描いてはいない）。
【００４６】
第１の酸化物層１１２と第２の導電層１１４とはエッチングし、第２の導電層１１４及びその下の酸化物層１１２の一部を保存するパターンをもとにして第１のシリコン導電層１１０上で停止する。
【００４７】
図３に示したように、エッチング中に残された第２の導電層１１４の一部を包むために、基板上に第２の酸化物層１１６を堆積する。例えば、第２の酸化物層の厚さは１．５μｍである。
【００４８】
この層は化学機械的研磨によって平坦に作られるが、好適には０．２μｍのオーダーの厚さを有するこの酸化物層は、第２の導電層１１４の多結晶シリコンより上にでるように保たれている。
【００４９】
図４及び図５で示した連続段階は、酸化物層２０２と薄いシリコン表面層２０６とを備えたＳＯＩ構造構造を第２の酸化物層１１６上に移す段階を備えている。これらの層は第２の基板２００から移される。
【００５０】
第２の基板２００はシリコンウェハであり、かつ、シリコン酸化物層２０２の表面層はこのウェハの表面上に形成する。例えば、基板２００への希ガス又は窒素イオンの注入によって規定される脆化領域２０４は、始めに、シリコン酸化物の表面層に接触する基板にシリコンの薄層２０６の範囲を定める。脆化領域２０４は、第２の基板の表面にほぼ平行に延びる。
【００５１】
矢印２０８によって示すように、第２の基板２００は、酸化物表面層２０２を注入が終わった第１のシリコン基板の表面へ回転することによって、第１の基板１００上へ移す。この表面は上面と呼ばれる。
【００５２】
酸化物層２０２は、例えば、原子間力によって第１の基板の上面へ結合される。
【００５３】
適当な熱処理によって、脆化領域２０４に沿って第２の基板２００を劈開し、かつ、薄層２０６を第２の基板から分離する。
【００５４】
次に、トランジスタの活性領域３０２，３０４，３０６，３０８を薄層２０６に形成する。薄層の残留部は酸化され、トランジスタ３１４，３１６のグリッドは薄層上に形成される。酸化物層３０２のような厚い絶縁層を、トランジスタグリッドを囲繞するために薄層上に形成する。そして、図６で示した構造を得る。
【００５５】
領域３０２、３０４はＮ+ドープし、第１のＮＭＯＳトランジスタ３１０のソース及びドレインを形成する。領域３０６、３０８はＰ+ドープし、第２のＰＭＯＳトランジスタ３１２のソース及びドレインを形成する。符号３１４及び３１６はそれぞれ、グリッド酸化物層３１８を介して薄い表面層上に形成されたトランジスタ３０６及び３０８のグリッドを示している。
【００５６】
トランジスタ３１０と３１２との間に配置した薄い表面層２０６の一部は酸化されてこれらの要素を互いに孤立化する。
【００５７】
最後に、上述したように、厚い絶縁層３２０を基板表面上に形成して完全にグリッドを被覆する。
【００５８】
トランジスタ、言い換えると活性領域と第１及び第２の基板導電層との相互レイアウトは、活性領域が第１及び第２の導電層１１０、１１４を部分的に被覆するようになっていることが観察できる。
【００５９】
図７は、厚い酸化物層において、開口４０２，４０４，４０６，４０８をそれぞれ活性領域３０２、３０４，３０６、３０８に達するように形成する引き続く段階を示している。
【００６０】
これらの開口を反応性エッチングによって形成して、活性領域におけるシリコン上で停止する。例えば、それらの直径は０．５μｍであってもよい。
【００６１】
開口４１０及び４１２は、厚い酸化物層を貫通し、次いで、活性領域の外側の酸化されたシリコン層を貫通し、次いで基板上に移された酸化物層２０２を貫通して、第２の酸化物層１１６に侵入して、それぞれ、第１の導電層１１０、又は第２の導電層に達している。これらの開口の直径は大きめで、例えば、０．８μｍであってもよい。全ての開口（符号４０２から符号４１２）の作業は同時に行ってもよい。
【００６２】
導電層に達する開口４１０、４１２はチップの表面上で過度な量のスペースを占めず、活性領域に垂直に一直線状に形成された開口よりこれらの開口は通常十分に少ない程度である。
【００６３】
さらに、全開口は絶縁材料を通して形成されることがわかる。
【００６４】
開口の底部の化学的清浄化及び例えばＴｉ／ＴｉＮから成る拡散バリア層４１４の形成の後、開口をビアを形成するためにＣＶＤによって堆積したタングステンのような導電性材料で充填する。
【００６５】
図８で示したように、厚い絶縁層３２０の表面上に導電性トラックを形成する。これらの導電性トラック４１６，４１８及び４２０はビアに接触する。これらは堆積によって形成され次いでマスクによって導電性材料の層をエッチングする。
【００６６】
例えば、トラック４１８は第１のトランジスタ３１０のソース３０２と第１の導電層１１０とに接続される。これが、第１の導電層１１０を有する電力供給端子（実際にはグランド端子）の一つを形成する。
【００６７】
第２の電力供給端子を形成するトラック４２０は、第２のトランジスタ３１２のソース３０８と基板における第２の導電層１１４の残留部とに接続される。
【００６８】
第１の酸化物層１１２によって分離された第１及び第２の導電層１１０，１１４は、電力供給端子を分岐する分岐コンデンサのホイルを形成する。
【００６９】
さらに、基板上の第１の導電層１１０は、電力供給トラック例えば共通グランドトラックとして使用してもよい。これは、活性領域３０２が、ビアを介して第１の導電層１１０と導電性トラック４１８とに接続されている場合である。大きめのスペースを、構成要素間の内部接続を形成する厚い酸化物層３２０の表面上にとっておいてもよい。同様に、第２の導電層１１４を電力供給トラックとして用いてもよい。
【００７０】
上記記載は、少数の構成要素と２つだけの電力供給端子とをを備えて成る例示回路に適用される。しかしながら、本発明は非常に多い構成要素といくつかの分離した電力供給ソースによって電力が供給される活性領域とを備えた回路にも適用可能である。電力供給端子の数と分岐コンデンサの数とは増加する。
【００７１】
コンデンサと活性領域とは全く分離して形成されるので、これらの２つの要素の各々に対する製造パラメータは独立して最適化することができることも理解されたい。これは、従来技術による固体基板上に形成された回路にはない他の利点である。
【００７２】
参考文献
（１）１９９５年１０月の１９９５年度ＩＥＥＥ国際ＳＯＩ会議のプロシーディングの１００−１０１頁に掲載されたL.K.WangとHoward H.Chenによる“On-chip decoupling capacitor designed to reduce switching-noise-induced instability in CMOS/SOI VLSI”のタイトルの文献。
（２）１９９６年１０月の１９９６年度ＩＥＥＥ国際ＳＯＩ会議のプロシーディングの１１２−１１３頁に掲載されたL.K.WangとHoward H.Chenによる“Simultaneous Switching noise projection for High-Performance SOI chip design”のタイトルの文献
（３）１９９８年度ＩＥＥＥ国際半導体回路会議のプロシーディングの２３０−２３１頁に掲載されたJ.Silbermanらによる文献。
（４）米国特許出願第５，３７８，９１９号
【図面の簡単な説明】
【図１】   固体シリコン基板上に形成した周知のタイプのＣＭＯＳ集積回路の一部を一部の切開断面図である。
【図２】   本発明による集積回路の製造工程の連続段階を示す単純化した概略断面図である。
【図３】   本発明による集積回路の製造工程の連続段階を示す単純化した概略断面図である。
【図４】   本発明による集積回路の製造工程の連続段階を示す単純化した概略断面図である。
【図５】   本発明による集積回路の製造工程の連続段階を示す単純化した概略断面図である。
【図６】   本発明による集積回路の製造工程の連続段階を示す単純化した概略断面図である。
【図７】   本発明による集積回路の製造工程の連続段階を示す単純化した概略断面図である。
【図８】   本発明による集積回路の製造工程の連続段階を示す単純化した概略断面図である。
【符号の説明】
１１０  第１の導電層
１１２  第１の絶縁層
１１４  第２の導電層
１１６  第２の絶縁層
２００  シリコンウェハ
２０６  薄層
３０２，３０４，３０６，３０８  活性領域
３２０  厚い絶縁層
４１８  第１の電力供給端子
４２０  第２の電力供給端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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