(57)【特許請求の範囲】
【請求項１】
方法であって、
位相同期ループを集積回路内に提供する段階であって、前記位相同期ループは前記位相同期ループの出力における出力クロックの周波数を変調するための制御入力を有する、前記位相同期ループを提供する段階と、
前記出力クロックの中心周波数に比例した電流を生成する段階と、
前記出力クロックの中心周波数に比例した電流を用いて、前記中心周波数と実質的に等しい周波数を有する信号を生成する段階と、
所望の変調深さを表わす値を第１のレジスタに受ける段階と、
前記出力クロックの変調深さを測定する段階と、
前記測定された変調深さを表わす値を第２のレジスタにロードする段階と、
前記第１のレジスタにおける値を前記第２のレジスタにおける値と比較する段階と、
前記所望の変調深さを表わす値と前記測定された変調深さを表わす値との差分と、前記中心周波数と実質的に等しい周波数を有する信号とを用いて入力信号を生成し、前記制御入力に提供する段階と、
前記入力信号と前記出力クロックの中心周波数に比例した電流とを用いて、前記入力信号に応じた変調深さを有する出力クロックを生成する段階と
を具備することを特徴とする方法。
【請求項２】
方法であって、
入力信号に応じた変調深さを備えた出力クロックを提供する位相同期ループを提供する段階と、
前記出力クロックの中心周波数に比例した電流を生成する段階と、
前記出力クロックの中心周波数に比例した電流を用いて、前記中心周波数と実質的に等しい周波数を有する信号を生成する段階と、
所望の変調深さの値を受ける段階と、
前記出力クロックの変調深さを測定する段階と、
前記所望の変調深さを表わす値と前記測定された変調深さを表わす値との差分と、前記中心周波数と実質的に等しい周波数を有する信号とを用いて、前記所望の変調深さを備えた前記出力クロックを提供するための前記入力信号を生成する段階と、
前記入力信号と前記出力クロックの中心周波数に比例した電流とを用いて、前記入力信号に応じた変調深さを有する出力クロックを生成する段階と
を具備することを特徴とする方法。
【請求項３】
方法であって、
集積回路内に位相同期ループを提供する段階であって、前記位相同期ループは前記位相同期ループの出力における出力クロックの周波数を変調するための制御入力を有する、前記位相同期ループを提供する段階と、
前記出力クロックの中心周波数に比例した電流を生成する段階と、
前記出力クロックの中心周波数に比例した電流を用いて、前記中心周波数と実質的に等しい周波数を有する信号を生成する段階と、
前記出力クロックの所望の変調深さを前記集積回路の外部から前記集積回路内のレジスタへとロードする段階と、
前記出力クロックの変調深さを測定する段階と、
前記所望の変調深さを表わす値と前記測定された変調深さを表わす値との差分と、前記中心周波数と実質的に等しい周波数を有する信号を用いて、前記所望の出力変調深さに関連する前記出力クロックの変調深さを逐次的に近似するための入力信号を生成し、前記制御入力へ提供する段階と、
前記入力信号と前記出力クロックの中心周波数に比例した電流とを用いて、前記入力信号に応じた変調深さを有する出力クロックを生成する段階と
を具備することを特徴とする方法。
【請求項４】
集積回路であって、
入力信号に応じた変調深さを有する出力クロックを提供する位相同期ループ（１０１）であって、
基準クロックと前記出力クロックとを受信する位相周波数検出器（１１０）と、
前記位相周波数検出器（１１０）に接続され、前記基準クロックと前記出力クロックとに基づいた制御信号を受信するチャージポンプ（１１４）と、
前記チャージポンプ（１１４）からの出力信号を受信して、前記出力クロックの中心周波数に比例した電流を生成する積分器（１１９）と、
前記出力クロックの中心周波数に比例した電流と前記入力信号とを受信して、前記出力クロックを生成する電流制御発振器（１２６）と
を含む前記位相同期ループ（１０１）と、
前記出力クロックの中心周波数に比例した電流を受信し、前記中心周波数と実質的に等しい周波数を有する信号を生成する基準電流制御発振器（１４０）と、
前記集積回路の外部の信号を受けるための入力に接続され、前記入力から受けた、所望の変調深さを表わす値を格納する、第１のレジスタ（５３４）と、
前記出力クロックの測定された変調深さを表わす第２のレジスタ（５３２）と、
前記第１のレジスタ（５３４）、前記第２のレジスタ（５３２）および前記位相同期ループ（１０１）に結合され、前記所望の変調深さと前記測定された変調深さとの間の差がある所定の量より小さくなることを保証する校正回路（５８０）と、
前記基準電流制御発振器（１４０）の出力と前記校正回路（５８０）の出力とに基づいて前記入力信号を生成して、前記電流制御発振器（１２６）へ提供する変換器（１４４、１４８）と
を具備することを特徴とする集積回路。
【請求項５】
集積回路であって、
入力信号に応じた変調深さを有する出力クロックを提供する位相同期ループ（１０１）であって、
基準クロックと前記出力クロックとを受信する位相周波数検出器（１１０）と、
前記位相周波数検出器（１１０）に接続され、前記基準クロックと前記出力クロックとに基づいた制御信号を受信するチャージポンプ（１１４）と、
前記チャージポンプ（１１４）からの出力信号を受信して、前記出力クロックの中心周波数に比例した電流を生成する積分器（１１９）と、
前記出力クロックの中心周波数に比例した電流と前記入力信号とを受信して、前記出力クロックを生成する電流制御発振器（１２６）と
を含む前記位相同期ループ（１０１）と、
前記出力クロックの中心周波数に比例した電流を受信し、前記中心周波数と実質的に等しい周波数を有する信号を生成する基準電流制御発振器（１４０）と、
前記集積回路の外部の信号を受けるための入力に結合され、前記入力から受けた、所望の変調深さを表わす値を格納する第１のレジスタ（５３４）と、
前記位相同期ループに結合され、前記出力クロックの測定された変調深さを格納する第２のレジスタ（５３２）と、
前記第１のレジスタ（５３４）に結合された第１の入力および前記第２のレジスタ（５３２）に結合された第２の入力と、前記所望の変調深さを表す値と前記測定された変調深さとの差分を提供する出力とを有する減算器（５５０）と、
前記基準電流制御発振器（１４０）の出力と前記減算器（５５０）の出力とに基づいて前記入力信号を生成して、前記電流制御発振器（１２６）へ提供する変換器（１４４、１４８）と
を具備することを特徴とする集積回路。
【請求項６】
集積回路であって、入力信号に応じた変調深さを有する出力クロックを提供する位相同期ループ（１０１）であって、
基準クロックと前記出力クロックとを受信する位相周波数検出器（１１０）と、
前記位相周波数検出器（１１０）に接続され、前記基準クロックと前記出力クロックとに基づいた制御信号を受信するチャージポンプ（１１４）と、
前記チャージポンプ（１１４）からの出力信号を受信して、前記出力クロックの中心周波数に比例した電流を生成する積分器（１１９）と、
前記出力クロックの中心周波数に比例した電流と前記入力信号とを受信して、前記出力クロックを生成する電流制御発振器（１２６）と
を含む前記位相同期ループ（１０１）と、
前記出力クロックの中心周波数に比例した電流を受信し、前記中心周波数と実質的に等しい周波数を有する信号を生成する基準電流制御発振器（１４０）と、
選択されたレベルの変調深さを提供するように前記位相同期ループをプログラミングするプログラム手段であって、前記選択されたレベルの変調深さを表す値と前記出力クロックの測定された変調深さとの差分を提供する前記プログラム手段と、
前記基準電流制御発振器（１４０）の出力と前記プログラム手段の出力とに基づいて前記入力信号を生成して、前記電流制御発振器（１２６）へ提供する変換器（１４４、１４８）と
を具備することを特徴とする集積回路。
【請求項７】
集積回路であって、
入力信号に応じた変調深さを有する出力クロックを提供する位相同期ループ（１１０）であって、
基準クロックと前記出力クロックとを受信する位相周波数検出器（１１０）と、
前記位相周波数検出器（１１０）に接続され、前記基準クロックと前記出力クロックとに基づいた制御信号を受信するチャージポンプ（１１４）と、
前記チャージポンプ（１１４）からの出力信号を受信して、前記出力クロックの中心周波数に比例した電流を生成する積分器（１１９）と、
前記出力クロックの中心周波数に比例した電流と前記入力信号とを受信して、前記出力クロックを生成する電流制御発振器（１２６）と
を含む前記位相同期ループ（１１０）と、
前記出力クロックの中心周波数に比例した電流を受信し、前記中心周波数と実質的に等しい周波数を有する信号を生成する基準電流制御発振器（１４０）と、
選択された変調深さを表わす値を受けかつ格納するための格納手段（５３４）と、
前記選択された変調深さを表わす値と前記出力クロックの測定された変調深さを表わす値との差分と、前記中心周波数と実質的に等しい周波数を有する信号とに基づいて、前記位相同期ループ（１１０）に前記選択された変調深さを備えた出力クロックを生成させる前記入力信号を提供するための構築手段と
を具備することを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的には位相同期ループに関し、かつより特定的には周波数変調位相同期ループに関する。
【０００２】
【従来の技術】
位相同期ループ（Ｐｈａｓｅ−ｌｏｃｋｅｄ−ｌｏｏｐｓ：ＰＬＬｓ）は変調された信号を発生しかつ受信するために伝統的に電気通信製品において使用されてきている。さらに、位相同期ループの使用は進歩した（ａｄｖａｎｃｅｄ）デジタル技術を含むよう拡張されてきている。例えば、マイクロプロセッサおよびマイクロコントローラは通常適切な動作を保証するために位相同期ループを使用する。
【０００３】
位相同期ループは固定周波数の信号を提供するために使用することができる。近代のデジタル部品または構成要素にとっては、これらの信号は数１０から数１００メガヘルツの周波数に及ぶシステムクロックとすることができる。高い周波数のクロックを有する装置を使用することは電磁妨害（ＥＭＩ）を発生することがよく知られている。ＥＭＩは前記固定されたクロックレートで発生するのみならず、該固定されたクロックレートに関連する高調波においても発生する。結果として生じるＥＭＩは、無線機、テレビジョン、および緊急放送チャネルを含む、重大な通信周波数送信帯域と干渉する可能性がある。ＥＭＩの結果、受信された通信信号は受信機端において汚染されているように見える。
【０００４】
電子装置の動作が通信チャネルを汚さないことを確実にするため、連邦通信委員会（ＦＣＣ）およびその在外の対応部は電子システムが従うべき特定のＥＭＩ送信レベルを要求している。
【０００５】
ＥＭＩ送信レベルを低減するための１つの知られた方法はシステムの応用レベルにおいて適用されるシールドを使用することである。例えば、デスクトップコンピュータのようなシステムにおいてＥＭＩ送信を制限するためにシールドを使用することがよく知られている。さらに、送信信号のＥＭＩ効果をろ波するために磁気シールド装置をコネクタケーブルに適用することが行なわれてきている。しかしながら、そのようなシステムレベルでのＥＭＩ低減技術は全ての用途において実用的なものであるとは限らない。
【０００６】
高周波電子部品のＥＭＩ効果を低減するための他の知られた技術は入力クロックの周波数を変化させる（ｄｉｔｈｅｒ）ことである。クロック周波数を変化させることにより、特定の周波数帯域におけるピークエネルギＥＭＩ送信が該ピークエネルギをより大きな帯域幅にわたって拡散することにより低減される。合計のＥＭＩエネルギは不変に留まっているが、それはより大きな帯域幅にわたり拡散され、それによっていずれか特定の周波数におけるピークエネルギＥＭＩの影響を低減する。
【０００７】
【発明が解決しようとする課題】
従来技術におけるクロックディザリング（クロック変化：Ｃｌｏｃｋ  ｄｉｔｈｅｒｉｎｇ）技術はクロック出力を提供する複製またはレプリカ（ｒｅｐｌｉｃａ）ＶＣＯのための制御電圧を発生するために専用のＰＬＬを使用することを含む。複製のＶＣＯに印加される制御電圧は所望の平均周波数を有する信号を発生するために必要な制御電圧を反映する。例えば、専用の位相同期ループの所望の出力は３３メガヘルツの信号を発生することができる制御電圧とされる。所望の平均周波数を発生するために専用のＰＬＬから得られた、この制御電圧は、システムクロックを駆動する、前記複製の電圧制御発振器に供給される。専用のＰＬＬからの制御電圧に加えて、通常変調信号と称される、周期的に変化する電圧信号もシステムクロックを発生するために使用される前記複製のＶＣＯに供給される。受け入れられた制御電圧および変調信号を加えることによって、前記複製のＶＣＯは変調、またはディザリングされた、クロック出力を生成することになる。例えば、前記３３メガヘルツのクロックは今や＋／−１ＭＨｚの範囲でディザリングされる。選択されるディザリングの量は使用される電子回路の動的またはダイナミック限界に支配される。
【０００８】
前記専用の位相同期ループに関連する電圧制御発振器は前に述べた電圧制御信号によって位相修正される。同様に、従来技術の出力ドライバ部分に関連する電圧制御発振器もまた前に述べた電圧制御信号によって制御される。しかしながら、２つの電圧制御発振器の間の何らかの差異は結果として出力ドライバにおける中心周波数誤差またはエラーを生じることになる。この周波数誤差は位相同期ループによって修正されない。その結果、出力ドライバの電圧制御発振器の構成要素または部品に関連する補償されない誤差により所望の中心周波数を発生することは不可能である。第２に、達成される周波数の偏移またはずれ（ｄｅｖｉａｔｉｏｎ）の量はある程度はドライバＶＣＯの補償されない誤差および変調信号の導出方法のため中心周波数に正比例しない。
【０００９】
したがって、従来技術のＦＭＰＬＬに関連する問題を克服することができる方法および装置を提供することが望ましい。
【００１０】
【発明の実施の形態】
本発明によれば、周波数変調位相同期ループ（ＦＭＰＬＬ）アーキテクチャが提供される。該ＦＭＰＬＬは電流制御発振器（ｃｕｒｒｅｎｔ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ：ＩＣＯ）を使用して実施または構成される。該ＩＣＯは固定利得を維持するためにフィードバックを使用する。したがって、その入力制御電流（ＩＣＴＬ）のある与えられた変化に対して、その出力周波数において予測可能な変化が生じる結果となる。この固定された利得に依存して、前記入力制御電流に付加的なデルタ電流（ｄｅｌｔａ  ｃｕｒｒｅｎｔ：ＩＭＯＤ）を加えることにより周波数シフトを生じさせることができる。該電流ＩＭＯＤの大きさを周期的に変えことにより、ＩＣＯの出力において周波数変調されたクロックが生成される。ＩＭＯＤの大きさは周波数変調されたクロックの周波数シフトの量を制御する。発生されるシステム周波数に比例するＩＭＯＤ信号を提供することにより、平均、または中心、周波数に比例する周波数シフトが生成される。周波数変調の量はシステムとしてのＦＭＰＬＬの規定された動作範囲内のシステムクロック周波数の大きさに係わりなく一定割合である。
【００１１】
図１は、ＦＭＰＬＬシステム１００を示している。該システム１００は主またはメインＰＬＬループ１０１、基準ループ１０２、および中心周波数電流発生器１２４を含む。本発明の特定の実施形態においては、前記メインＰＬＬループ１０１、および基準ループ１０２は予め規定された周波数を有する「外部基準ＣＫ（ＥＸＴＥＲＮＡＬ  ＲＥＦＥＲＥＮＣＥ  ＣＫ）」と名付けられたクロックを受信する。さらに、メインＰＬＬループ１０１および基準ループ１０２は各々中心周波数電流発生器１２４から１２５Ａおよび１２５Ｂと名付けられた電流信号を受ける。メインＰＬＬループ１０１はまた基準ループ１０２からＩＭＯＤと名付けられた電流変調信号を受ける。
【００１２】
動作においては、メインＰＬＬループ１０１は「システムＣＫ（ＳＹＳＴＥＭＣＫ）」と名付けられた出力において固定周波数値を提供するようプログラムされている。メインＰＬＬループ１０１の動的またはダイナミック要求を低減するため、中心周波数電流発生器１２４から中心周波数電流１２５Ａが提供される。中心クロック周波数を発生する１つの方法は、「位相同期ループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）」と題し、出願番号ＸＸ／ＸＸＸ，ＸＸＸおよび代理人整理番号ＳＣ９１２０６Ａを有し、かつ本件出願の譲受人に譲渡された同時係属の米国出願に開示されており、この米国出願は参照のため本明細書に導入される。
【００１３】
メインＰＬＬループ１０１は前記「システムＣＫ」の周波数を所定の量だけ変調するためにＩＭＯＤと名付けられた変調信号を受ける。「システムＣＫ」の変調はメインＰＬＬループ１０１によって発生される「変調システムＣＫ（ＭＯＤＵＬＡＴＥＤ  ＳＹＳＴＥＭ  ＣＫ）」の中心周波数がＩＭＯＤのために変化しないように行なわれる。システム周波数の中心を保証することにおいて利点がある。固定された中心周波数を保証することにより、部品の歩留りおよび設計の信頼性が改善される。
【００１４】
図１はさらにメインＰＬＬループ１０１の特定の実施形態を示している。メインＰＬＬループ１０１は「外部基準ＣＫ」を受ける。この「外部基準ＣＫ」はプログラマブル分周器１３０によって受け入れられ、該プログラマブル分周器１３０はプログラム可能でありかつ「内部基準ＣＫ（ＩＮＴＥＲＮＡＬ  ＲＥＦＥＲＥＮＣＥ  ＣＫ）」と名付けられた信号を発生する。該「内部基準ＣＫ」は位相／周波数検出器（ＰＦＤ）１１０によって受信される。ＰＦＤ  １１０は前記「内部基準ＣＫ」にもとづく制御信号、および前記システムクロックをプログラマブル分周器１２８によって分周することにより発生される第２のクロック信号を提供する。ＰＦＤ  １１０からの出力制御信号は２つの信号経路をサポートする、すなわち２つの信号経路に供される。第１の経路はＰＦＤ  １１０から出力制御信号を受けかつ電流出力を提供するチャージポンプ１１２を含む。チャージポンプ１１２からの電流出力はローパスフィルタ１１６のフィードフォワード補償モジュール（Ｆｅｅｄ  Ｆｏｒｗａｒｄ  Ｃｏｍｐｅｎｓａｔｉｏｎ  Ｍｏｄｕｌｅ）１１７によって受信される。該フィードフォワード補償モジュール１１７は通常の変調されない周波数動作の間にメインＰＬＬループ１０１が位相同期または位相ロックできるようにする。フィードフォワード補償モジュール１１７によって提供される電流は、メインＩＣＯ  １２６によって受信される、ＩＣＴＬの一部として含まれる。
【００１５】
ＰＦＤ  １１０の出力に関連する第２の信号経路はチャージポンプ１１４を含み、チャージポンプ１１４もまた電流信号をローパスフィルタ１１６に提供する。この電流信号はローパスフィルタ１１６の積分器１１９によって受信され、該積分器１１９はＡＣ単位利得（ユニティゲイン：ｕｎｉｔｙ  ｇａｉｎ）トポロジで構成された差動増幅器を備えている。チャージポンプ１１４によって発生される信号は該差動増幅器の反転入力において受信される。該差動増幅器の非反転入力は基準電位源に接続され、一方容量１５０が該差動増幅器の出力と反転入力との間に接続されている。典型的には、前記基準電位源は中間電源電位（ｍｉｄ−ｓｕｐｐｌｙ）近くに選択されてシステムのダイナミックレンジの中央に近くなるようにされる。積分器１１９の出力に提供される電圧は実質的に高周波成分を有しておらず、かつ従ってメインＰＬＬループ１０１に対し安定化ゼロ（ｓｔａｂｉｌｉｚｉｎｇ  ｚｅｒｏ）を提供する。抵抗１２３と組み合わされた時、積分器１１９はメインＰＬＬループ１０１が所望の周波数にロックできるようにする。
【００１６】
抵抗１２１および１２３は積分器１１９からの電流出力をそれぞれメインＩＣＯ  １２６および基準ＩＣＯ  １４０に提供する。抵抗１２１からの電流は他の電流と加えられてＩＣＴＬを形成する。一般に、ＩＣＴＬを形成するためにこれらの電流を加算することは複数の電流源を共通のノードに接続することによって行なわれる。抵抗１２１および１２３によって発生される電流は「システムクロック（ＳＹＳＴＥＭ  ＣＬＯＣＫ）」の中心周波数に比例することに注目すべきであり、抵抗１２３を通る電流は抵抗１２１を通って発生される電流の複製（ｒｅｐｌｉｃａｔｉｏｎ）であり、この場合該複製された電流は抵抗１２１を通る電流に等しいかまたは比例する。
【００１７】
抵抗１２３によって発生される電流は「ＣＫに比例する電流（ＣＵＲＲＥＮＴＰＲＯＰＯＲＴＩＯＮＡＬ  ＴＯ  ＣＫ）」と名付けられている。この「ＣＫに比例する電流」は信号１２５Ｂに加えられかつループ１０２の基準ＩＣＯ  １４０に提供される。受け入れた電流にもとづき、基準ＩＣＯ  １４０はメインＩＣＯ  １２６の中心合せされた（ｃｅｎｔｅｒｅｄ）システムクロック周波数に実質的に整合する。しかしながら、メインＰＬＬループ１０１が周波数変調されている場合、システムクロック出力の変調のいくらかの残留成分が基準ＩＣＯ  １４０の出力に存在するであろう。一般に、これらの成分の影響は無視できる程に減衰されかつ基準ＩＣＯ  １４０によって発生される周波数が中心合わせされたクロック周波数に実質的に等しくなる。「基準ＩＣＯ  ＣＫ（ＲＥＦＥＲＥＮＣＥ  ＩＣＯ  ＣＫ）」と名付けられた、基準ＩＣＯ  １４０の出力は分周器１４２に提供される。分周器１４２は分周されたクロック信号を周波数−電流変換器１４４に提供する。周波数−電流変換器１４４は、前記分周器１４２および電圧基準発生器１４６と組み合わされて、電流基準信号（ＩＲＥＦ）を電流デジタル−アナログ変換器（ＤＡＣ）１４８に提供する。
【００１８】
周波数−電流変換器１４４は前記電圧基準発生器１４６によって発生される電圧基準値、および予め定められた周波数（分周器１４２によって提供される）を有するクロック信号を受けるスイッチドキャパシタ変換器を使用して実施できる。当業者が理解するように、分周器１４２の分周値、前記基準電圧、および前記スイッチドキャパシタの容量値を適切に選択することにより、電流ＤＡＣ  １４８に提供される電流基準信号（ＩＲＥＦ）の値を選択することができる。ＩＲＥＦの値は所望の「システムＣＫ」変調の量にもとづく。
【００１９】
前記ＩＲＥＦ信号は電流ＤＡＣ  １４８によって受け入れられ、該電流ＤＡＣ１４８はメインＰＬＬループ１０１に対し電流出力ＩＭＯＤを提供する。電流ＤＡＣ  １４８はＩＭＯＤを変調するためにＤＡＣコントローラ１３２から制御信号を受ける。特定の実施形態では、ＤＡＣコントローラ１３２は「外部基準ＣＫ」を分周しかつ分周したものをシフトレジスタ１３３に提供するプログラマブル分周器１３５を備えている。分周器１３５から出力される分周されたクロックは図２においては「シフトＣＫ（ＳＨＩＦＴ  ＣＫ）」と名付けられている（「シフトＣＫ」は図１のノード１３４と等価であることに注意を要する）。シフトレジスタ１３３の構成にもとづき、電流ＤＡＣ１４８が制御される。
【００２０】
図２は、シフトレジスタ１３３およびＤＡＣ  １４８の特定の構成を示す。特に、シフトレジスタ１３３は信号「シフトＣＫ」によって制御されるＮの直列に接続されたラッチを具備する（Ｎは整数値である）。さらに、シフトレジスタ１３３は「リセット（ＲＥＳＥＴ）」と名付けられた信号を肯定する（ａｓｓｅｒｔｉｎｇ）ことによりリセットすることができる。ラッチ２３５の出力はインバータ２３６によって反転され、かつラッチ２３０の入力にフィードバックされる。
【００２１】
電流ＤＡＣ  １４８の特定の実施形態においては、基準電流ＩＲＥＦはトランジスタ２１２〜２２０を使用してＮ回反映される（ｍｉｒｒｏｒｅｄ）。各々の個々のカレントミラーの出力はスイッチＳ０〜ＳＮの内の１つによって制御され、あるスイッチによって肯定された信号が受信された時、ＩＲＥＦの値にほぼ等しい量の電流が該スイッチを通って流れることになる。各々のスイッチはシフトレジスタ１３３の出力ＯＵＴ０〜ＯＵＴＮの内の１つに接続されている。各々のスイッチの出力は変調電流ＩＭＯＤを提供するために共通に接続されている。
【００２２】
リセット動作の間に、「リセット」信号が肯定され、シフトレジスタ１３３の全ての出力が否定されるようにする。その結果、ＤＡＣ  １４８のスイッチの各々が開かれ、結果としてＩＭＯＤがゼロの電流値を有するようになる。
【００２３】
リセットの後に、各々の「シフトＣＫ」サイクルはシフトレジスタ１３３においてラッチされたデータのシフトを生じる結果となる。ラッチ２３０はリセットの後に肯定された信号を受けるから、最初の「シフトＣＫ」サイクルの結果としてＯＵＴ０が肯定される。肯定されているＯＵＴ０はＤＡＣ  １４８のスイッチＳ０が閉じられるようにし、ＩＭＯＤが１つの電流基準値の量だけ（ＩＲＥＦ）増分できるようにされる。
【００２４】
いったん全てのスイッチＳ０〜ＳＮが閉じられると、処理は逆転され、かつ各々のラッチはラッチ２３０に始まり引き続くクロックサイクルに応じて順次否定されることになる。その結果、三角形の電流変調信号（ＩＭＯＤ）が発生されかつＰＬＬ  １０１のメインＩＣＯ  １２６に提供される。これに応じて、ＩＣＯ１２６は安定な中心周波数およびＩＭＯＤにもとづく周波数変調を有する「変調されたシステムＣＫ」を発生する。メインＰＬＬ  １０１は周波数変調成分を除去しようと試みるが、ローパスフィルタ１１６が「変調されたシステムＣＫ」の周波数変調成分が除去されるのを防止する。
【００２５】
システムクロックを中心周波数の、４パーセント（％）のような、正確な割合で変調することが望ましい場合は、ＩＲＥＦの適切な値およびＤＡＣ  １４８の分解能を選択することにより、そうすることが可能である。例えば、図２を参照すると、もしＮがＤＡＣ  １４８に関連する４０のカレントミラー段を示すために４０を表わす場合は、４％の変調スイングを得るためにメインＩＣＯ  １２６によって受けられる制御電流（ＩＣＴＬ）の１Ｅ−３（１／１０００）であるＩＲＥＦ値を選択することが可能である。例えば、もしメインＩＣＯ  １２６で受信される制御値が、変調電流なしで、１００マイクロアンペアであれば、周波数−電流変換器１４４、分周器１４２、および電圧基準発生器１４６の値はＩＲＥＦがほぼ０．１マイクロアンペアとなるように選択される。このようにして、ＤＡＣ  １４８によって発生される、ＩＭＯＤの値は０および４マイクロアンペアの間で変化することになる（４％の変動）。ＩＲＥＦの値をこのように選択することにより、変調のパーセンテージまたは割合はオペレーティングシステムのクロック周波数とは独立に正確に制御することが可能になる。ローパスフィルタ１１６から別個の電流源を提供することにより、基準ＩＣＯ  １４０は「変調されたシステムクロック」の中心周波数にほぼ固定された周波数を提供する。
【００２６】
図３は、図１のＦＭＰＬＬに関連するレジスタセットを含むより詳細なシステム構成を示す。図３は、ＣＰＵ処理モジュール３１０、メモリ３１５、レジスタセット３２０および３３０、並びにＦＭＰＬＬ  １４０を示している。
【００２７】
動作においては、レジスタセット３２０および３３０は情報を受信しかつＦＭＰＬＬ  １４０に提供する。特定の実施形態においては、レジスタセット３２０はユーザがプログラム可能なレジスタロケーションを含み、一方レジスタセット３３０はＦＭＰＬＬ  １４０によって書かれるレジスタロケーションを含む。
【００２８】
レジスタセット３２０内には、周波数変調（ＦＭ）変動の所望の割合を示すための、「変調深さ（ＭＯＤＵＬＡＴＩＯＮ  ＤＥＰＴＨ）」と名付けられた変調深さレジスタが含まれる。特定の実施形態においては、前記変調深さレジスタは４つの状態をサポートする２ビットを含む。これら４つの状態はディスエーブル状態、２％変調状態、４％変調状態、および６％変調状態を含む。さらに、余分のおよび／または異なる状態をサポートすることも可能なことに注目すべきである。
【００２９】
「レートレジスタ（ＲＡＴＥ  ＲＥＧＩＳＴＥＲ）」と名付けられた、レジスタセット３２０の内の変調レートレジスタは最大および最小周波数値の間で周波数が変調する実際のレートを特定する。例えば、＋／−２％システムにおいては、中心周波数の＋２％と該中心周波数の−２％の間で、かつ再び逆に、周波数が変化するレートまたは割合が前記レートである。変調レートを特定できることにより、前記出力クロックを使用する他のブロックに対する影響または効果が制御できる。
【００３０】
「フィードバック分周器（ＦＥＥＤＢＡＣＫ  ＤＩＶＩＤＥＲ）」と名付けられた、レジスタセット３２０の内のフィードバック分周器レジスタは図１のプログラマブル分周器１２８の値による分周値を特定する。本発明の特定の実施形態によれば、プログラマブル分周器１２８およびプログラマブル分周器１３０はシステムクロックのベースライン周波数（Ｆ０）を設定する責務を有することになる。
【００３１】
「期待オフセット（ＥＸＰＥＣＴＥＤ  ＯＦＦＳＥＴ）」と名付けられた、レジスタセット３２０の内の期待されるまたは予期されるオフセットのレジスタは所望の変調深さに比例するカウント値を格納する。一実施形態では、前記期待されるオフセットレジスタの値はユーザによって与えられる。別の実施形態では、前記値はシステムによって自動的に決定することができる。しかしながら、ここで説明する実施形態においては、前記値は表にしたまたはテーブル化された（ｔａｂｕｌａｒ）情報にもとづきユーザによって提供される。
【００３２】
レジスタ３３０は通常前記電圧基準発生器１４６によって提供される値を含む。「ベースライン・カウント（ＢＡＳＥ  ＬＩＮＥ  ＣＯＵＮＴ）」と名付けられた、レジスタセット３３０の内のベースライン・カウントレジスタは変調されないシステムクロック出力に関連するカウント値Ｃ０を格納するためのものである。ＩＣＯカウンタはあるサンプリング期間の間に変調されたまたは変調されていないシステムクロック出力のサイクルをカウントするために使用される。該サンプリング期間はシステムによって後により詳細に説明するように所定の数の基準サイクルとなるよう規定される。
【００３３】
「エラー（ＥＲＲＯＲ）」と名付けられた、レジスタセット３３０の内のエラー値レジスタはＩＣＯカウンタと前記ベースライン・カウンタとの間の差を格納するためのものである。
【００３４】
「基準カウント（ＲＥＦＥＲＥＮＣＥ  ＣＯＵＮＴ）」と名付けられた、レジスタセット３３０の基準カウントレジスタは最後のカウンタリセットから経過した基準サイクルの数を示す値を格納するためのものである。基準カウントレジスタに格納された値がサンプル期間に関連する基準サイクルの所定の数と整合した場合、前記「ＩＣＯカウンタ（ＩＣＯ  ＣＯＵＮＴＥＲ）」の値が保持される。
【００３５】
「計算された差分（ＣＡＬＣＵＬＡＴＥＤ  ＤＩＦＦ）」と名付けられた、レジスタセット３３０の計算差分レジスタは前記エラー値レジスタおよびレジスタセット３２０の予期されるまたは期待されるオフセットの間のカウントの差を格納するためのものである。
【００３６】
「Ｄ／Ａ  ＣＴＬ」と名付けられた、デジタル−アナログ（Ｄ／Ａ）制御レジスタはシステムクロックの変調に影響を及ぼす電圧デジタル−アナログ変換器（ＤＡＣ）の出力を制御するために使用される値を格納するために用いられる。
【００３７】
「ステータス（ＳＴＡＴＵＳ）」と名付けられた、レジスタセット３３０のステータスレジスタは、校正ルーチンが完了したときまたは完了したこと、該校正が首尾よく行なわれたか否か、および必要に応じて他の状態情報を含む、複数の状態の内の１つを示すために用いられる。
【００３８】
図４は、流れ図形式で、変調されたシステムクロックの周波数オフセットを校正するために図１の電圧基準発生器１４６を使用するための本発明に係わる方法を示す。例えば、平均システムクロック周波数の＋／−２％から変化する周波数を備えた変調されたシステムクロックを持つことが望ましいかもしれない。しかしながら、固定された値の電圧基準発生器が使用された場合、実際の変調深さ（周波数オフセット）はかなりのまたは有意の（ｓｉｇｎｉｆｉｃａｎｔ）パーセンテージだけ変わり得る。例えば、＋／−２％の所望の深さに対して、実際の深さは固定された基準に対して＋／−２．８％となるかもしれない。これは所望の変調からの４０％の変動を表わす。この変動は処理、温度および電圧の変動によって導入される。図４の方法は選択された周波数オフセットの割合またはパーセンテージを規定された値に校正する。
【００３９】
ステップ４１０において、図１のメインＰＬＬループ１０１が周波数変調がディスエーブルされてロックされる。結果として得られる周波数はベースライン（ｂａｓｅ  ｌｉｎｅ）周波数と称される。
【００４０】
ステップ４１１において、図１のメインＰＬＬループ１０１はディスエーブルされる。特定の実施形態においては、該ループは図１のチャージポンプ１１２および１１４をトライステート化（ｔｒｉ−ｓｔａｔｉｎｇ）することによりディスエーブルされる。チャージポンプをトライステート化することはベースライン周波数が固定された状態に留まることを可能にする。用語「固定された（ｆｉｘｅｄ）」は位相同期ループがもはや出力周波数における変動を補償するよう試みないことを示すために使用される。
【００４１】
ステップ４１２において、予期されるまたは期待されるオフセット値がシステムに提供される。この期待されるオフセット値はＣＥＸＰと称されかつ前に述べたようにしてレジスタセット３２０の「期待オフセット（ＥＸＰＥＣＴＥＤ  ＯＦＦＳＥＴ）」レジスタに格納される。
【００４２】
ステップ４１３において、所望の周波数変調割合またはパーセンテージが提供される。特定の実施形態においては、該変調パーセンテージはユーザによって提供されるが、所望の変調パーセンテージを指定するために何らかの外部制御源またはソースによって提供することもできる。典型的な方法では、前記変調パーセンテージの値はある値をレジスタセット３２０の「変調深さ」レジスタに書くことによって提供される。
【００４３】
他の実施形態では、ステップ４１２および４１３が組み合わされ、従ってある特定された周波数変調深さのパーセンテージに対して、ステップ４１２において提供される期待オフセット値が計算される。例えば、４０ＭＨｚの所望のＩＣＯ周波数で、１０ＭＨｚの入力クロック周波数を有し、プラスまたはマイナス２％のオフセットを有し、かつ２００基準クロックサイクルのサンプル期間を有する場合、前記期待オフセット値は次の式で決定される。
【数１】
ＣＥＸＰ＝ＩＣＯ周波数
＊サンプル期間ごとの基準サイクル数
＊パーセントオフセット／基準周波数、
または
ＣＥＸＰ＝４０ＭＨｚ＊２００＊０．０２
／１０ＭＨｚ＝１６
【００４４】
このようにして、ステップ４１２およびステップ４１３が組み合わされ、知られたサンプリング期間が与えられれば特定された変調パーセンテージの値に対して予期または期待されるオフセットが自動的に計算される。上の式はユーザがプログラム可能な値を含むテーブルを展開するために使用できることに注意を要する。
【００４５】
ステップ４１４において、ベースラインカウント（Ｃ０）が決定される。一般に、ベースラインカウントは所定の数の基準クロックサイクルからなるサンプリング期間を提供することにより決定される。一般に、基準クロックサイクルの実際の数はメインループからのフィードバックを提供するプログラマブル分周器１２８に依存するであろう。
【００４６】
ステップ４１５において、現在のビットまたはカレントビットが逐次近似ルーチン（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ  ｒｏｕｔｉｎｅ）を行なうために使用されるレジスタの最上位ビットであるものとして規定される。特定の実施形態では、現在のビットは前記逐次近似ルーチンの始めに肯定される。したがって、前記逐次近似ルーチンの開始の際に、前記最上位ビット（ＭＳＢ）は肯定され、一方すべての他のビットは否定されることになる。
【００４７】
ステップ４１６において、図１の基準ループ１０２がイネーブルされる。結果として得られる変調の大きさはレジスタセット３３０の「Ｄ／Ａ制御」レジスタにもとづいている。該「Ｄ／Ａ制御」レジスタの値は電圧基準発生器１４６によって生成される電圧を決定する。
【００４８】
ステップ４１７において、調整されたカウント（ａｄｊｕｓｔｅｄ  ｃｏｕｎｔ）（ＣＡＤＪ）が決定される。該ＣＡＤＪは図１の基準ループ１０２がイネーブルされた後の同じ期間の間にサイクルの数をカウントすることにより決定される。該ＣＡＤＪはベースラインのカウントとサンプル期間にわたる周波数変調の効果を加えたものであることに注意を要する。実際に、該カウントは時間にわたる周波数値の積分を表わす。
【００４９】
ステップ４１８において、オフセットカウント（ＣＯＦＦＳＥＴ）が決定される。該ＣＯＦＦＳＥＴの値は前記ＣＡＤＪの値より前記ベースラインカウントだけ少ない値である。
【００５０】
ステップ４１９において、エラーカウント（ＣＥＲＲＯＲ）が前記ＣＯＦＦＳＥＴより前記ＣＥＸＰだけ少ない値にもとづき決定される。
【００５１】
前記ＣＯＦＦＳＥＴは前記変調されたシステムクロックの平均周波数からの最大周波数または最小周波数の深さを表わし、かつ前記ＣＥＸＰは中心からの予期されるまたは期待されるずれを表わすから、前記ＣＥＲＲＯＲは前記予期される深さから実際の深さが変動する量を表わす。
【００５２】
ステップ４３０において、前記ＣＥＲＲＯＲがゼロより小さいか否かに関して判定が行なわれる。前記ＣＥＲＲＯＲがゼロより小さい場合、ステップ４３０に先立ち肯定されるカレントビットまたは現在のビットは正しくかつフローはステップ４２１に進む。前記ＣＥＲＲＯＲがゼロより小さくない場合は、フローはステップ４２０に進む。
【００５３】
ステップ４２０において、ステップ４１５において肯定された、現在のビットが否定される。ステップ４２０における現在のビットの否定はＤ／Ａ制御レジスタ内に格納された現在の値または電流値が変調されたシステムクロック周波数の校正のために望まれるよりも高い値を有することを示している。逆に、前記ＣＥＲＲＯＲがゼロより小さい場合は、電圧基準発生器を制御するために使用されるデジタル−アナログ制御レジスタに格納されることが必要な値はレジスタ内に現在格納されているよりも大きな値であり、従って前記セットされたビットが維持される。ステップ４２０から、フローはステップ４２１に進む。
【００５４】
ステップ４２１においては、前記デジタル−アナログ制御レジスタに関連する最下位ビットが処理された場合に、首尾よい近似が完了しかつフローは指示子４２２において終了することになる。そうでない場合は、次の最上位ビットが現在のビットとして識別される。ステップ４２１における新たに識別された現在のビットが肯定され、かつ逐次近似ルーチンがステップ４１７において続けられる。
【００５５】
このようにして、電圧基準発生器１４６に関連するデジタル−アナログ変換器のためのレジスタ値を引き続きまたは逐次的に近似することが可能になり、従ってベースライン周波数からの所望のパーセンテージのずれがより精密に保証できる。
【００５６】
図４の方法はハードウエアおよび／またはソフトウエアで実施できる。例えば、図３のＣＰＵ  ３１０は図４の方法の各部を実行するためにメモリ３１５内に格納されたあらかじめプログラムされた命令にアクセスすることができる。
【００５７】
当業者はＣＰＵ  ３１０は、単一の処理装置または複数の処理装置を含む、多様な他の処理モジュールによって置換えできることを理解するであろう。そのような他の処理装置はマイクロプロセッサ、マイクロコントローラ、マイクロコンピュータ、デジタル信号プロセッサ、状態マシン（ｓｔａｔｅ  ｍａｃｈｉｎｅ）、論理回路、および／または動作命令にもとづきデジタル情報を処理する任意の装置とすることができる。メモリ３１５は単一のメモリ装置または複数のメモリ装置とすることができる。そのようなメモリ装置はリードオンリメモリ装置、ランダムアクセスメモリ装置、磁気テープメモリ、フロッピディスクメモリ、ハードドライブメモリ、外部テープ、および／またはデジタル情報を記憶する任意の装置とすることができる。処理モジュールがその機能の１つまたはそれ以上を状態マシンまたは論理回路によって実施する場合、対応する命令を記憶するメモリは状態マシンおよび／または論理回路からなる回路内に埋め込みまたは組み込むことができることに注意を要する。
【００５８】
図５は、図４の方法を実施することができるハードウエア構成を示す。図５は図１のＦＭ  ＰＬＬの部分を示し、電流ＤＡＣ  １４８、周波数−電流変換器１４４、基準電流制御発振器１４０、およびメイン電流制御発振器１２６を含んでいる。電流源５１０は概略的に差動増幅器１１９、抵抗１２３、および基準ＩＣＯ  １４０を駆動する電流１２５を表わしている。電流源５２０は概略的に差動増幅器１１９、抵抗１２１、電流１２５ａ、および電流ＤＡＣ  １４８の出力、すなわちメインＩＣＯ  １２６を駆動する図１のＩＭＯＤ、を表わしている。さらに、図５は電圧基準発生器１４６の特定の実施形態を示している。
【００５９】
図５の電圧基準発生器１４６はレジスタロケーションまたは部分５３１〜５３４を有するように示されている。レジスタロケーション５３１は前記エラー値（ＣＥＲＲＯＲ）を格納するためのものであり、レジスタロケーション５３１は前記メインＩＣＯカウンタ値（ＣＡＤＪ）を格納するためのものであり、レジスタロケーション５３３は前記ベースライン電流値（Ｃ０）を格納するためのものであり、かつレジスタ５３４は前記予期値または期待値（ＣＥＸＰ）を格納するためのものである。レジスタ５３１〜５３４内に格納される値については前に図３および図４を参照して説明した。
【００６０】
マルチプレクサ５４１は前記エラー値レジスタ５３１からの入力および前記ＩＣＯカウンタレジスタ５３２からの入力を受けるよう接続されている。マルチプレクサ５４２はベースラインカウントレジスタ５３３からの入力および前記期待値レジスタ５３４からの第２の入力を受ける。さらに、Ｃ０は図４のステップ４１４においてＩＣＯカウントレジスタ５３２からロードされる。減算器５５０はマルチプレクサ５４１の出力に接続され、かつ第２の入力はマルチプレクサ５４２の出力に接続されている。減算器５５０の出力は逐次近似論理ブロック５６０にかつエラー値レジスタ５３１に接続されている。
【００６１】
前記逐次近似論理部分５６０は、現在のビットの追跡、現在のビットの適宜のセットまたはクリア、および図４のフローを実施するためにマルチプレクサおよびレジスタをイネーブルすることのような、逐次近似オーバヘッドステップを行なう。
【００６２】
前記逐次近似論理ブロックの出力は前記校正デジタル−アナログ変換器５８０によって使用されるデジタル−アナログ制御値レジスタ内に格納される実際の値を制御する。レジスタ５７０内に格納される値にもとづき、校正Ｄ／Ａ  ５８０は周波数−電流変換器１４４によって受信される電圧を提供する。
【００６３】
動作においては、図４のステップ４１０〜４１４の間に、ＩＣＯカウンタは該カウンタがブロック５９０が肯定された信号を提供する場合にのみ増分されるように基準期間ブロック５９０によって制御される。
【００６４】
当業者には、メインＩＣＯ  １２６によって受信される信号に変調電流基準を加えることにより、メインＩＣＯ  １２６によって中心合わせされた状態に留まっているシステムクロック周波数が発生されることが明らかであろう。さらに、前記中心合わせされた周波数にもとづく変調電流基準を発生することにより、変調のパーセンテージは正確に制御できる。当業者は説明した特定の実施形態の種々の変更を行なうことができることを認識するであろう。例えば、前記ＦＭＰＬＬの電圧制御構成は説明したのと同様の技術を使用して実施できる。さらに、特定の構成要素は変更することができ、例えばＤＡＣ  １４８と組み合わされたＤＡＣコントローラ回路１３３のような、特定の構成要素は多様な構成を持つことができ、前記コントローラ１３３はプログラム可能とすることができ、または実際にカウンタとすることができ、そして任意の数のローパスフィルタを使用することができる。さらに、前記「変調されたシステムＣＫ」の校正を可能にすることにより、本発明は所望の固定されたパーセンテージを有する変調されたクロックを供給する上での一層大きな精度を保証することにより従来技術よりもはるかに優れた利点を提供することは明らかであろう。
【図面の簡単な説明】
【図１】本発明に係わる周波数発生システムを示すブロック図である。
【図２】図１の周波数発生システムの一部を示すブロック回路図である
【図３】図１のＦＭＰＬＬに関連するレジスタセットを含むシステムを示すブロック図である。
【図４】本発明に係わるＦＭＰＬＬを校正するための方法を示す流れ図である。
【図５】ＦＭＰＬＬの特定の部分の詳細を示すブロック図である。
【符号の説明】
１００  ＦＭＰＬＬシステム
１０１  メインＰＬＬループ
１０２  基準ループ
１２４  中心周波数電流発生器
１１０  位相／周波数検出器
１２８  プログラマブル分周器
１１２  チャージポンプ
１１６  ローパスフィルタ
１１７  フィードフォワード保証モジュール
１２６  メインＩＣＯ
【図１】
0004514932.tif 000002
【図２】
0004514932.tif 000003
【図３】
0004514932.tif 000004
【図４】
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【図５】
0004514932.tif 000006