(57)【特許請求の範囲】
【請求項１】
素子分離領域が形成された半導体基板上に酸化膜を成長させる段階と、
前記酸化膜上に、厚さ５００〜１５００Åの窒化膜、及びコントロールゲート用第１ポリシリコン層を形成する段階と、
フローティングゲートが形成される領域のうち、前記素子分離領域間の領域に対応する領域のコントロールゲート用第１ポシリコン層、前記窒化膜及び前記酸化膜を除去する段階と、
表面全体に第１誘電体膜を形成した後、前記第１誘電体膜が前記半導体基板と直接接する領域の前記第１誘電体膜を除去することにより、前記半導体基板を露出させる段階と、
前記半導体基板の露出部にトンネル酸化膜を形成した後、表面全体にフローティングゲート用ポリシリコン層を形成する段階と、
前記フローティングゲート用ポリシリコン層をパターニングすることにより、フローティングゲートパターン以外の領域の前記コントロールゲート用第１ポリシリコン層を露出させる段階と、
パターニングされた前記フローティングゲート用ポリシリコン層の上部及び側部に第２誘電体膜を形成する段階と、
表面全体にコントロールゲート用第２ポリシリコン層及び反射防止膜を順次形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記フローティングゲート用ポリシリコン層をパターニングする際、フローティングゲートパターン以外の領域の第１誘電体膜を同時に除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子の製造方法に係り、特にゲート電極のカップリング比(coupling ratio)を高くすることにより、素子の作動特性を改善することができるフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
通常のフラッシュメモリ素子では、フローティングゲートとコントロールゲートとの接触面積を増加させて、ゲート電極のカップリング比を増加させる。ところが、単純な積層構造を有するスタックトゲートフラッシュメモリ素子では、接触面積の増加に伴いセルサイズが増加するため、カップリング比の増加には限界がある。
【０００３】
図１は従来のフラッシュメモリ素子の断面図である。同図に示すように、半導体基板１１にウェル工程を行い、フィールド酸化膜１２を形成した後、トンネル酸化膜１３を形成する。その後、第１ドープトポリシリコン層を形成し、パターニングしてフローティングゲート１４を形成する。そして、表面全体に誘電体膜１５、コントロールゲート用導電層１６及び反射防止膜１７を順次形成した後、自己整合エッチング方式でエッチングして、フローティングゲート１４及びコントロールゲート１６のスタックトゲート構造を形成する。
【０００４】
図２（ａ）及び図２（ｂ）は、それぞれ、フラッシュメモリ素子の各端子間で発生するキャパシタンスを示す概略図、その等価回路図である。
【０００５】
まず、ドレイン電圧Ｖｄが０Ｖの時、フローティングゲート電圧Ｖｆは数式１で表わされる。
【０００６】
【数１】
0004553483.tif 000002
【０００７】
ここで、Ｃｉｐｏは誘電体膜１５に発生するキャパシタンス、Ｃｇｓはゲート・ソース間のキャパシタンス、Ｃｇｄはゲート・ドレイン間のキャパシタンス、Ｃｇｂはゲート・基板（バルク）間のキャパシタンスを示し、Ｖｃｇはコントロールゲート電圧を示す。
【０００８】
もしＶｃｇ＝０ｖであれば、フローティングゲート電圧Ｖｆは数式２で表わされる。
【０００９】
【数２】
0004553483.tif 000003
【００１０】
ところで、結果的なフローティングゲート電圧Ｖｆは、重畳の原理によって数式１と数式２との和になるので、結果的なフローティングゲート電圧Ｖｆは数式３で表わされる。
【００１１】
【数３】
0004553483.tif 000004
【００１２】
数式３から、Ｃｉｐｏを大きくすればＶｆを増加させることができるという結論が得られ、一般的にキャパシタンスは数式４で表わされる。
【００１３】
【数４】
0004553483.tif 000005
【００１４】
つまり、フローティングゲートとコントロールゲートとの接触面積Ａを増加させると、フローティングゲート電圧Ｖｆを増加させることができる。しかし、単純積層型セル構造では、フローティングゲートとコントロールゲートとの接触面積を増加させるのには限界がある。そのために、素子が低電圧で作動しなくなるという問題点がある。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、フローティングゲートの上部から下部にわたる領域がコントロールゲートで包まれるようにして、フローティングゲートとコントロールゲートとの接触面積を増加させることにより、ゲート電極のカップリング比を高くすることができるフラッシュメモリ素子の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係るフラッシュメモリ素子の製造方法は、素子分離領域が形成された半導体基板上に酸化膜を成長させる段階と、前記酸化膜上に、厚さ５００〜１５００Åの窒化膜、及びコントロールゲート用第１ポシリコン層を形成する段階と、フローティングゲートが形成される領域のうち、前記素子分離領域間の領域に対応する領域のコントロールゲート用第１ポリシリコン層、前記窒化膜及び前記酸化膜を除去する段階と、表面全体に第１誘電体膜を形成した後、前記第１誘電体膜が前記半導体基板と直接接する領域の前記第１誘電体膜を除去することにより、前記半導体基板を露出させる段階と、前記半導体基板の露出部にトンネル酸化膜を形成した後、表面全体にフローティングゲート用ポリシリコン層を形成する段階と、前記フローティングゲート用ポリシリコン層をパターニングすることにより、フローティングゲートパターン以外の領域の前記コントロールゲート用第１ポリシリコン層を露出させる段階と、パターニングされた前記フローティングゲート用ポリシリコン層の上部及び側部に第２誘電体膜を形成する段階と、表面全体にコントロールゲート用第２ポリシリコン層及び反射防止膜を順次形成する段階とを含むことを特徴とする。
【００１７】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施の形態を詳細に説明する。図３（ａ）ないし図３（ｄ）は、本発明に係るフラッシュメモリ素子の製造方法を説明するために、素子の断面を製造工程順に示した図である。
【００１８】
図３（ａ）に示すように、素子分離工程によりフィールド酸化膜２２が形成された半導体基板２１上に、酸化膜２３を成長させ、酸化膜２３上に窒化膜２４及びコントロールゲート用第１ポリシリコン層２５を形成する。ここで、窒化膜２４は５００ないし１５００Åの厚さに形成するのがよい。
【００１９】
図３（ｂ）に示すように、フローティングゲートが形成される領域のコントロールゲート用第１ポリシリコン層２５、窒化膜２４及び酸化膜２３を除去した後、表面全体に第１誘電体膜２６Ａを形成する。その後、フローティングゲートが形成される領域のうち、基板２１上の第１誘電体膜２６Ａを除去して半導体基板２１を露出させる。
【００２０】
図３（ｃ）に示すように、露出した半導体基板２１上にトンネル酸化膜２７を形成し、表面全体にフローティングゲート用ポリシリコン層を形成する。その後、フローティングゲート用マスクを用いたエッチング工程で、フローティングゲート用ポリシリコン層２８をパターニングする。フローティングゲートとして用いられるポリシリコン層２８以外のポリシリコン層をエッチングするとき、その下部の第１誘電体２６Ａが同時にエッチングされるようにして、コントロールゲート用第１ポリシリコン層２５が露出するようにするのがよい。
【００２１】
図３（ｄ）に示すように、パターニングされたフローティングゲート用ポリシリコン層２８の上部及び側部に第２誘電体膜２６Ｂを形成して、第１誘電体膜２６Ａと共にセルの誘電体膜２６として使用する。その後、表面全体にコントロールゲート用第２ポリシリコン層２９を形成する。この際、露出したコントロールゲート用第１ポリシリコン層２５が、コントロールゲート用第２ポリシリコン層２９と共にコントロールゲート用ポリシリコン層３０として作用する。次に、コントロールゲート用ポリシリコン層３０上に、反射防止膜３１を形成する。
【００２２】
その後、図示してはいないが、自己整合エッチング工程でコントロールゲートをパターニングし、ソース及びドレイン領域を形成する。
【００２３】
【発明の効果】
上述のように、本発明の方法によれば、フローティングゲートとコントロールゲートとの接触面積を増加させて、ゲート電極のカップリング比を大きくすることができるので、セルのプログラム及び消去特性を向上させることができる。また、本発明の方法で製造される素子は、低電圧で安定して作動するほか、製造時の歩留まりが高いという特長がある。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ素子の断面図である。
【図２】図２（ａ）はフラッシュメモリ素子の各端子間で発生するキャパシタンスを示す概略図で、図２（ｂ）はその等価回路図である。
【図３】図３は本発明に係るフラッシュメモリ素子の製造方法を説明するための図で、図３（ａ）〜図３（ｄ）は、素子の断面を製造工程順に示した図である。
【符号の説明】
２１  半導体基板
２２  フィールド酸化膜
２３  酸化膜
２７  トンネル酸化膜
２４  窒化膜
２５  コントロールゲート用第１ポリシリコン層
２６  誘電体膜
２８  フローティングゲート用ポリシリコン層
２９  コントロールゲート用第２ポリシリコン層
３０  コントロールゲート用ポリシリコン層
３１  反射防止膜
【図１】
0004553483.tif 000006
【図２】
0004553483.tif 000007
【図３】
0004553483.tif 000008