(57)【特許請求の範囲】
【請求項１】
第１の電圧と前記第１の電圧よりも高い第２の電圧との間で変化する信号を伝達するビット線、および
情報を記憶する素子と、選択時前記素子をビット線に結合するための選択ゲートとを有するメモリセルを備え、前記選択ゲートは、絶縁ゲート型電界効果トランジスタで構成され、さらに
前記メモリセルの選択ゲートに接続され、前記素子の選択／非選択を決定する電圧を伝達するワード線、および
前記ワード線に前記電圧を印加するためのワード線電圧印加回路を備え、前記ワード線電圧印加回路は、前記素子の非選択時には、前記ビット線の電圧変化範囲外の第３の電圧を印加し、かつ前記素子の選択時には第４の電圧を印加し、前記第３の電圧は、前記選択ゲートの絶縁膜の信頼性評価値を前記第４の電圧印加時のそれ以下に設定する電圧レベルであり、かつ前記信頼性評価値は、前記絶縁膜の印加電界の単調増加関数で与えられ、高くなるにつれて前記絶縁膜の信頼性が低くなることを示す、半導体装置。
【請求項２】
前記信頼性評価値は以下の関係を満たし、
Ｒｅｌ（Ｅｏｘ１）≧Ｒｅｌ（Ｅｏｘ２）・β・ＳＮＷ、
β＝前記選択ゲートの絶縁膜のエッジ部の信頼性／前記絶縁膜全面の信頼性、
ＳＮＷ＝非選択ワード線数／選択ワード線数、
ここで、Ｒｅｌ（Ｅｏｘ１）およびＲｅｌ（Ｅｏｘ２）は、それぞれ、前記素子の選択時および非選択時の信頼性評価値を示し、Ｅｏｘ１およびＥｏｘ２は、前記素子の選択および非選択時の前記絶縁膜の印加電界を示し、βは１より大きな評価性パラメータである、請求項１記載の半導体装置。
【請求項３】
前記第３の電圧は、負電圧であり、前記第１の電圧は、外部から印加される接地電圧レベルである、請求項２記載の半導体装置。
【請求項４】
前記ワード線電圧印加回路は、前記選択ゲートの絶縁膜の非選択時のストレスを加速するためのスクリーニング回路を含む、請求項２記載の半導体装置。
【請求項５】
前記ワード線電圧印加回路は、前記選択ゲートの選択時の絶縁膜の印加電界を加速するための回路と、前記選択ゲートの非選択時の絶縁膜の印加電界を加速するための回路とを備える、請求項２記載の半導体装置。
【請求項６】
前記第３の電圧は、外部から印加される接地電圧レベルであり、前記第１の電圧は、前記第３の電圧よりも高い電圧レベルである、請求項２記載の半導体装置。
【請求項７】
前記第３の電圧は、前記第１の電圧よりも低い電圧であり、前記第４の電圧は、前記第２の電圧よりも高い電圧である、請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、低電圧ＭＩＳ（絶縁ゲート型電界効果トランジスタ）半導体装置の信頼性の向上に関する。より特定的には、この発明は、ＭＩＳ半導体記憶装置の構成要素のＭＩＳトランジスタのゲート絶縁膜の信頼性の向上に関する。
【０００２】
【従来の技術】
高速動作および低消費電力等のために、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などの半導体記憶装置においては、動作電源電圧が低くされる。しかしながら、ＭＩＳトランジスタを用いる半導体記憶装置においては、低電源電圧化に対しては、以下の問題がある。
【０００３】
図２７は、ＤＲＡＭのメモリセルの断面構造を概略的に示す図である。図２７において、メモリセルは、Ｐ型基板領域１０００表面に間をおいて形成されるＮ型不純物領域１００２ａおよび１００２ｂと、これらの不純物領域１００２ａおよび１００２ｂの間のチャネル領域１００３上にゲート絶縁膜１００４を介して形成されるゲート電極層１００５と、Ｎ型不純物領域１００２ｂに接続される導電層１００６と、この導電層１００６にキャパシタ絶縁膜（図示せず）を介して対向して配置されるセルプレート電極層１００７を含む。
【０００４】
Ｎ型不純物領域１００２ａは、導電層１００８に接続される。導電層１００８は、ビット線ＢＬを構成し、導電層１００６およびセルプレート電極層１００７が、メモリセルキャパシタを構成する。このセルプレート電極層１００７には、中間電圧レベルのセルプレート電圧Ｖｃｐが与えられる。ゲート電極層１００５が、ワード線ＷＬを構成する。Ｎ型不純物領域１００２ａおよび１００２ｂと、ゲート電極層１００５と基板領域１０００とにより、メモリトランジスタが形成される。
【０００５】
動作電源電圧を低くする場合、スケーリング則に沿ってメモリセルの各パラメータが縮小される。しかしながら、メモリトランジスタのソース−ドレイン間（Ｎ型不純物領域１００２ａおよび１００２ｂ間）のリーク電流を抑制するために、メモリトランジスタのしきい値電圧Ｖｔｍは一定値以上の値に保持する必要がある。ゲート電極層１００５の印加電圧が接地電圧レベルであっても、いわゆるサブスレッショルド電流と呼ばれる電流が流れ、このサブスレッショルド電流は、ＮチャネルＭＯＳトランジスタの場合、しきい値電圧を低くするにつれて大きくなる。したがって、ビット線ＢＬに、他の選択メモリセルのデータに応じて接地電圧が伝達され、一方、Ｎ型不純物領域１００２ｂに、電源電圧レベルのＨレベルのデータが保持されている場合、このサブスレッショルド電流により、Ｈレベルデータの電圧レベルが低下し、最悪Ｈレベルデータが消失する。また、他の周辺回路のトランジスタにおいても、サブスレッショルド電流が大きくなった場合、消費電流が大きくなる。
【０００６】
メモリセルキャパシタには、データ保持時間を長くするためにできるだけ電圧レベルの高いデータをＨレベルデータとして書込む必要がある。このため、ワード線ＷＬ（ゲート電極層１００５）に対しては、選択時の電圧レベルを、アレイ電源電圧Ｖｃｃａとメモリトランジスタのしきい値電圧Ｖｔｍの和以上の電圧レベルに設定する必要がある。このような高電圧を、ゲート電極層１００５に印加した場合、メモリトランジスタのゲート絶縁膜１００４に印加される電界が大きくなる。この大きな電界によるゲート絶縁膜の絶縁破壊を防止するためには、ゲート絶縁膜１００４の膜厚を厚くする必要がある。したがって、このＤＲＡＭにおけるＭＩＳトランジスタのゲート絶縁膜の膜厚が、メモリトランジスタのゲート絶縁膜１００４の膜厚により規定され、周辺回路のトランジスタの性能を向上させることができない（周辺回路のＭＯＳトランジスタのしきい値電圧の絶対値が大きくなり、高速動作できないため）。周辺回路のトランジスタのゲート絶縁膜の膜厚をメモリトランジスタのそれと異ならせることも考えられる。しかしながら、周辺トランジスタとメモリセルトランジスタとを別工程で作成する必要があり、製造工程数が増加する。
【０００７】
また、このメモリトランジスタのしきい値電圧を高くするためには、チャネル領域１００３の表面の不純物濃度（チャネルドープ濃度）を高くする必要がある。この場合、チャネル領域１００３と不純物領域１００２ｂの間のＰＮ接合に印加される電界（ビルトイン電界）が大きくなり、応じて、このＰＮ接合におけるリーク電流が増大し、導電層１００６に蓄積された電荷が流出し、Ｈレベルデータの電圧レベルが低下し、データ保持特性が劣化するという問題が生じる。
【０００８】
従来、上述のような、問題を解消する方法として、以下のような手法が提案されている。
【０００９】
（１）  負電圧ワード線方式(Negative Word Line 方式)：
図２８（Ａ）は、ＤＲＡＭメモリセルの電気的等価回路を示す図である。図２８（Ａ）において、メモリセルＭＣは、情報を記憶するメモリセルキャパシタＭＳと、ワード線ＷＬの電圧に応じてメモリセルキャパシタＭＳをビット線ＢＬに接続するメモリトランジスタＭＴを含む。通常、ビット線ＢＬおよび／ＢＬが対をなして配設され、このビット線対の一方のビット線にメモリセルが接続される。
【００１０】
負電圧ワード線方式（ＮＷＬ方式）の場合には、図２８（Ｂ）に示すように、ワード線ＷＬが非選択状態の場合には、ワード線ＷＬを負電圧ＶＮＮに設定する。この負電圧ＶＮＮに応じて、メモリトランジスタＭＴのしきい値電圧を低くする。しきい値電圧Ｖｔｍを低くしても、非選択状態のワード線ＷＬには、負電圧ＶＮＮが印加され、しきい値電圧Ｖｔｍが等価的に高い状態が実現される。ビット線ＢＬには、選択メモリセルのデータが読出される。このビット線ＢＬは、アレイ電源電圧Ｖｃｃａ（＝ＶＤＨ）および接地電圧Ｖｓｓ（＝ＶＤＬ）の間で変化する。今、他のワード線が選択され、このビット線ＢＬにＬレベルデータが読出され、ビット線ＢＬが接地電圧Ｖｓｓレベルに設定された状態を考える。非選択ワード線ＷＬは、負電圧ＶＮＮレベルである。したがって、この図２８（Ａ）に示すメモリセルＭＣが非選択メモリセルの場合、メモリトランジスタＭＴのゲート−ソース間には、ＶＮＮの負電圧が印加され、ワード線ＷＬが接地電圧レベルの場合に比べてより深い逆バイアス状態となる。したがって、このメモリトランジスタＭＴのしきい値電圧を小さくしても、サブスレッショルド電流は、十分抑制される。
【００１１】
また、しきい値電圧Ｖｔｍを低くすることにより、選択ワード線ＷＬに伝達される電圧ＶＣＨの電圧レベルを低くすることができる。したがって、メモリトランジスタＭＴのゲート絶縁膜を薄くすることができる。また、しきい値電圧Ｖｔｍを低くすることができるため、チャネルドープ濃度を低くすることができ、応じてチャネル領域のＰＮ接合のビルトイン電界を低くすることができ、応じてＰＮ接合部の基板リーク電流を低減してデータ保持時間を長くすることができる。
【００１２】
（２）  昇圧センス接地方式（Boosted Sense Ground 方式：ＢＳＧ方式）：
図２９（Ａ）は、昇圧センス接地方式（以下、ＢＳＧ方式と称す）におけるワード線およびビット線の印加電圧を示す図である。図２９（Ａ）に示すように、ＢＳＧ方式においては、ビット線ＢＬには、アレイ電源電圧Ｖｃｃａと昇圧センス接地電圧Ｖｂｓｇが、それぞれＨレベル電圧ＶＤＨおよびＬレベル電圧ＶＤＬとして与えられる。この昇圧センス接地電圧Ｖｂｓｇは、接地電圧Ｖｓｓよりも少し高い電圧レベルである。ワード線ＷＬは、非選択時接地電圧Ｖｓｓに保持され、選択時、高電圧ＶＣＨに設定される。
【００１３】
このＢＳＧ方式の場合、図２９（Ｂ）に示すように、ビット線ＢＬに、昇圧センス接地電圧Ｖｂｓｇが与えられるため、非選択ワード線ＷＬが、接地電圧Ｖｓｓに設定されていても、メモリトランジスタのゲート−ソース間は、深い逆バイアス状態となる。したがって、ＮＷＬ方式の場合と同様、このメモリトランジスタＭＴのしきい値電圧Ｖｔｍを低くすることができ、応じて選択ワード線に伝達される高電圧ＶＣＨの電圧レベルも低くすることができる。応じて、ＮＷＬ方式と同様、メモリトランジスタＭＴのゲート絶縁膜を薄くすることができる。また、メモリトランジスタＭＴのチャネルドープ濃度を低くすることができ、データ保持時間を長くすることができる。
【００１４】
【発明が解決しようとする課題】
図３０は、従来のＤＲＡＭセルのビット線およびワード線の印加電圧を示す図である。ここで、従来のＤＲＡＭセルは、メモリトランジスタＭＴに、しきい値電圧Ｖｔｍの比較的高いトランジスタを利用するメモリセルを示す。この従来のＤＲＡＭセルの場合、選択ワード線ＷＬは高電圧Ｖｐｐレベルまで駆動され、ビット線ＢＬは、Ｈレベル電圧ＶＤＨおよびＬレベル電圧ＶＤＬの間で変化する。
Ｌレベル電圧ＶＤＬは接地電圧Ｖｓｓレベルである。
【００１５】
この場合、選択メモリセルのメモリトランジスタにおいては、ゲートに高電圧Ｖｐｐが印加される。したがって、ビット線ＢＬが接地電圧Ｖｓｓのときに、メモリトランジスタのゲート−ソース間に、電圧Ｖ１＝Ｖｐｐが印加される。一方、非選択メモリセルにおいては、非選択ワード線ＷＬは接地電圧Ｖｓｓレベルである。したがって、ビット線ＢＬに、Ｈレベル電圧ＶＤＨ（＝アレイ電源電圧Ｖｃｃａ）が印加されたとき、最も大きな電圧Ｖ２＝ＶＤＨがゲート絶縁膜に印加される。
【００１６】
この従来のＤＲＡＭセルの場合、選択メモリセルのメモリトランジスタのゲート−ソース間に印加される電圧は、電圧ΔＶｗ＝Ｖｐｐ‐ＶＤＨだけ非選択メモリセルのメモリトランジスタのそれに比べて高くなる。したがって、従来のＤＲＡＭのメモリセルの信頼性は、選択メモリセルのトランジスタのゲート絶縁膜の信頼性により決定される。
【００１７】
図３１は、ＮＷＬ方式ＤＲＡＭにおけるワード線およびビット線の電圧を示す図である。ＮＷＬ方式においては、非選択ワード線は、負電圧ＶＮＮレベルであり、一方、選択ワード線ＷＬは、高電圧ＶＣＨレベルである。ビット線ＢＬは、アレイ電源電圧Ｖｃｃａ（＝ＶＤＨ）と接地電圧Ｖｓｓ（＝ＶＤＬ）の間で変化する。非選択メモリセルにおいて、メモリトランジスタのゲート−ソース間に印加される電圧の最大値Ｖ１ｎは、ＶＤＨ−ＶＮＮである。一方、選択メモリセルにおいてメモリトランジスタのゲート−ソース間に印加される電圧の最大値Ｖ２ｎは、ＶＣＨである。したがって、この負電圧ＶＮＮの電圧レベルによっては、非選択メモリセルのメモリトランジスタのゲート絶縁膜に印加される電圧が、選択メモリセルのメモリトランジスタのゲート絶縁膜に印加される電圧よりも高くなることが考えられる。また、非選択メモリセルのゲート−ソース間に印加される電圧の最大値Ｖ１ｎは、従来に比べて、負電圧ＶＮＮの絶対値だけ高くなる。
【００１８】
図３２は、ＢＳＧ方式におけるワード線ＷＬおよびビット線ＢＬの電圧を模式的に示す図である。図３２において、ＢＳＧ方式においては、選択メモリセルにおいて、メモリトランジスタのゲート−ソース間に最大電圧が印加されるのは、ビット線ＢＬがローレベル電圧ＶＤＬ（＝Ｖｂｓｇ）の電圧レベルのときであり、電圧ＶＣＨ−Ｖｂｓｇがゲート−ソース間に印加される。一方、非選択メモリセルにおいて、メモリトランジスタのゲート−ソース間に印加される電圧の最大値Ｖ１ｂは、非選択ワード線ＷＬは接地電圧Ｖｓｓレベルにあるため、電圧ＶＤＨ（＝Ｖｃｃａ）である。したがって、この場合においても、選択メモリセルおよび非選択メモリセルのメモリトランジスタのゲート−ソース間に印加される電圧がほとんど同じであるか、または非選択メモリセルのメモリトランジスタのゲート絶縁膜印加電圧が選択メモリセルのそれより高くなる。
【００１９】
特に、従来と同様に、メモリトランジスタのゲート絶縁膜の信頼性を、非選択ワード線の電圧の電圧レベルとビット線のローレベル電圧ＶＤＬが等しい場合を想定して考えた場合、すなわち、選択ワード線の電圧ＶＣＨ−ＶＤＬ＝Ｖ１とビット線振幅ＶＤＨ−ＶＤＬ＝Ｖ２をパラメータとして信頼性を考えた場合、これらのＮＷＬ方式およびＢＳＧ方式両者において、非選択メモリセルのゲート絶縁膜の信頼性を保証することができなくなる。特に、ゲートエッジにおいては、エッジ効果（フリンジ効果）により、内部よりも高電界が印加されため、この非選択メモリセルのメモリトランジスタの信頼性を十分に保証することができなくなる。
【００２０】
半導体記憶装置においては、選択メモリセルの数に比べて、非選択メモリセルの数が圧倒的多数である。したがって、メモリトランジスタＭＴのゲート絶縁膜の酸化膜換算膜厚Ｔｏｘを薄くした場合、このメモリセル全体のゲート絶縁膜の信頼性が、メモリセルの非選択時の信頼性で決定され、信頼性を十分に保証することができなくなる。
【００２１】
また、通常、このようなゲート絶縁膜の信頼性のテストとして、バーンインテストがある。しかしながら、このバーンインテストにおいては、メモリセルの選択状態に焦点を当てて、ゲート電圧加速が行なわれている。したがって、メモリセル非選択時のゲート絶縁膜に印加される電界ストレスが、メモリセル選択時のそれに近いかまたは逆転するような場合、従来のバーンインテスト方式を用いた場合、有効にバーンインテストを行なって、メモリセルの信頼性を保証することができなくなるという問題が生じる。
【００２２】
上述のメモリセルのトランジスタのゲート絶縁膜の問題は、半導体記憶装置に限定されず、一般の半導体集積回路においても生じる。すなわち、スタンバイ時などの非選択状態のトランジスタのゲート−ソース間をリーク電流を低減するために逆バイアス状態に設定する場合に、同様の問題が生じる。特に階層電源構成においてスタンバイ状態時にオフ状態となるトランジスタを逆バイアス状態に設定する場合、種々のトランジスタにおいてスタンバイ状態時ゲート絶縁膜の印加電界が高くなる。
【００２３】
また、半導体記憶装置としてはＤＲＡＭに限定されず、他の半導体記憶装置（たとえばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ））においても、構成要素がＭＩＳトランジスタで、ワード線が負電圧に駆動される場合、同様の問題が生じる。
【００２４】
それゆえ、この発明の目的は、信頼性の高い半導体集積回路を提供することである。
【００２５】
この発明の他の目的は、ゲート絶縁膜の信頼性の高い低電源電圧下で動作する半導体集積回路を提供することである。
【００２６】
この発明のさらに他の目的は、低電源電圧で安定に動作する、ゲート絶縁膜の信頼性の高い半導体集積回路を提供することである。
【００２７】
この発明のさらに他の目的は、非選択メモリセルのバーンインを容易に行なうことのできる半導体記憶装置を提供することである。
【００２８】
この発明のさらに他の目的は、スタンバイ状態でバーンインを容易かつ正確にゲート絶縁膜に対して行なうことのできる半導体集積回路を提供することである。
【００２９】
【課題を解決するための手段】
第１の観点に係る半導体装置は、第１の電圧とこの第１の電圧よりも高い第２の電圧との間で変化する信号を伝達するビット線と、情報を記憶する素子と、選択時この素子をビット線に結合するための選択ゲートとを有するメモリセルを含む。この選択ゲートは、絶縁ゲート型電界効果トランジスタで構成される。
【００３０】
この発明の第１の観点に係る半導体装置は、さらに、メモリセルの選択ゲートに接続され、素子の選択／非選択を決定する電圧を伝達するワード線と、このワード線に電圧を印加するためのワード線電圧印加回路を備える。ワード線電圧印加回路は、素子の非選択時には、ビット線の電圧変化範囲外の第３の電圧を印加し、かつ素子の選択時には第４の電圧を印加する。この第３の電圧は、選択ゲートの絶縁膜の信頼性評価値を第４の電圧印加時のそれ以下に設定する電圧レベルである。この信頼性評価値は、ゲート絶縁膜の選択ゲートの印加電界の単調増加関数で与えられ、高くなるにつれてゲート絶縁膜の信頼性が低くなることを示す。
【００３１】
好ましくは、信頼性評価値は以下の関係を満たす：
Ｒｅｌ（Ｅｏｘ１）≧Ｒｅｌ（Ｅｏｘ２）・β・ＳＮＷ、
β＝前記選択ゲートの絶縁膜のエッジ部の信頼性／前記絶縁膜全面の信頼性、
ＳＮＷ＝非選択ワード線数／選択ワード線数。
ここで、Ｒｅｌ（Ｅｏｘ１）およびＲｅｌ（Ｅｏｘ２）は、それぞれ、素子の選択時および非選択時の信頼性評価値を示し、Ｅｏｘ１およびＥｏｘ２は、素子の選択および非選択時の絶縁膜の印加電界を示し、βは１より大きな評価性パラメータである。
好ましくは、第３の電圧は負電圧であり、第１の電圧は外部から印加される接地電圧レベルである。
【００３２】
また、好ましくは、ワード線電圧印加回路は、さらに選択ゲートの絶縁膜の非選択時のストレスを加速するためのスクリーニング回路を含む。
【００３３】
また、好ましくは、これに代えて、ワード線電圧印加回路は、選択ゲートの選択時の絶縁膜の印加電界を加速するための回路と、選択ゲートの非選択時の絶縁膜の印加電界を加速するための回路とを含む。
【００３４】
また、別の実施の形態では、第３の電圧は、外部から印加される接地電圧レベルであり、また第１の電圧は、この第３の電圧よりも高い電圧レベルである。
【００３５】
また、これに代えて好ましくは、第３の電圧は、第１の電圧よりも低い電圧であり、第４の電圧は第２の電圧よりも高い電圧である。
【００４５】
信頼性評価値は、一例として、ゲート絶縁膜印加電界の単調増加関数で与えられる。したがって、信頼性評価値を低くすることにより、ゲート絶縁膜の信頼性が高くなる。非選択状態にあるトランジスタのゲート絶縁膜の信頼性評価値を、選択状態時のそれ以下とすることにより、非選択状態時におけるＭＩＳトランジスタの状態が、この回路全体の信頼性を悪化させることにはならず、全体としての信頼性を向上させることができる。これにより、電源電圧およびゲート絶縁膜の酸化膜換算膜厚をともに低減することができる。
【００４６】
【発明の実施の形態】
［実施の形態１］
図１は、ＮＷＬ方式ＤＲＡＭのワード線ＷＬおよびビット線ＢＬの電圧を示す図である。ＮＷＬ方式においては、ビット線ＢＬは、ハイレベル電圧ＶＤＨまたはローレベル電圧ＶＤＬに変化する。選択ワード線ＷＬは、高電圧ＶＣＨに駆動される。非選択ワード線は、負電圧ＶＮＮに保持される。今、信頼性評価パラメータとして、従来と同様、選択ワード線電圧ＶＣＨ−ＶＤＬ＝Ｖ１およびビット線振幅ＶＤＨ−ＶＤＬ＝Ｖ２を利用する。これは、先の図３３に示す信頼性評価方式と同じであり、タナカ等のＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキッツ、第３４巻、第８号、８月、１９９９、第１０８４頁−第１０９０頁の「負電圧ワード線方式のギガスケールＤＲＡＭのための正確なオンチップ電圧発生器」に示されている。
【００４７】
図２はＭＩＳトランジスタのゲート絶縁膜の信頼性を示すグラフである。図２において、ゲート絶縁膜の信頼性を表わす信頼性ファクタＲｅｌは、関数Ａ・ｅｘｐ（Ｂ・Ｅｏｘ）で表わされる。ここで、Ａ、Ｂは、種々の条件により定められる係数であり、Ｅｏｘは、ゲート絶縁膜に印加される電界を示す。信頼性ファクタＲｅｌは、ゲート絶縁膜の印加電界の単調増加関数である。ゲート絶縁膜の信頼性は、同一膜厚条件下では、印加電界Ｅｏｘの増加と共に劣化する。したがって、信頼性ファクタＲｅｌの値、すなわち、信頼性評価値が高いということは、膜の信頼性が低くなっていることを示す。
【００４８】
この図２に示す信頼性ファクタＲｅｌの場合、ゲート絶縁膜に印加される電界Ｅｏｘが、１．３ＭＶ／ｃｍ（約１ＭＶ／ｃｍ）低下すると、その信頼性が１０００倍向上する。ＮＷＬ方式の場合、信頼性評価に用いられるパラメータとして、選択ワード線に印加される電界Ｅｏｘ１は、Ｖ１／Ｔｏｘで表わされ、非選択メモリセルのトランジスタのゲート絶縁膜に印加される電界Ｅｏｘ２は、Ｖ２／Ｔｏｘとなる。したがって、これらの電圧Ｖ１およびＶ２は異なるため、その信頼性も同様に異なる。従来、この選択ワード線に接続するメモリセルのトランジスタのゲート絶縁膜の電界Ｅｏｘ１を主として用いてゲート絶縁膜の信頼性を評価していた。本発明においては、この非選択メモリセルのトランジスタの実際のゲート絶縁膜の信頼性をも併せて評価して、オン時およびオフ時の印加電圧ＨＰおよびＬＰを決定する。
【００４９】
図３は、ＮＷＬ方式のメモリトランジスタのゲート絶縁膜膜厚と電圧Ｖ１およびＶ２との関係を示す図である。図３において、直線Ｌ１は、従来のＤＲＡＭセルの選択ワード線電圧Ｖ１（＝ＶＣＨ）を示し、直線Ｌ２は、ＮＷＬ方式におけるビット線振幅ＶＤＨ−ＶＤＬを示し、直線Ｌ３は、従来のＤＲＡＭのビット線振幅Ｖ２を示す。縦軸は、電圧（単位Ｖ）を示し、横軸にゲート絶縁膜膜厚Ｔｏｘ（単位ｎｍ）を示す。
【００５０】
ゲート絶縁膜膜厚Ｔｏｘが７．５ｎｍのとき、ビット線振幅ＶＤＨ−ＶＤＬが、２Ｖであれば、従来のＤＲＡＭセルにおいては、非選択メモリセルのトランジスタのゲート絶縁膜に、２Ｖ／７．５ｎｍ＝２．７ＭＶ／ｃｍの電界が印加される。この状態で、選択メモリセルのトランジスタに対しては、ゲートに３．６Ｖの電圧が印加されるため、ゲート絶縁膜に印加される電界Ｅｏｘは、４．８ＭＶ／ｃｍとなる。ＮＷＬ方式の場合、ビット線ハイレベル電圧ＶＤＨが、従来のＤＲＡＭセルより高く設定される。選択ワード線の電圧が従来のＤＲＡＭセルと同じであっても、メモリトランジスタのしきい値電圧を低くすることができるため、ビット線振幅Ｖ２＝ＶＤＨ−ＶＤＬを従来よりも大きくできる。したがって、ＮＷＬ方式のビット線振幅ＶＤＨ−ＶＤＬを示す直線Ｌ２は、従来のＤＲＡＭセルのビット線振幅を示す直線Ｌ３を、上方向に平行移動した形となる。
【００５１】
このＮＷＬ方式においても、選択メモリセルトランジスタのゲート絶縁膜の印加電界は同じであり、直線Ｌ１で表わされる。これは、従来のＤＲＡＭセルの信頼性と同じ程度の信頼性をＮＷＬ方式においても保証することを図るためである。この図３から見られるように、ゲート絶縁膜の膜厚が薄くなるにつれて、ゲート絶縁膜の信頼性を保証する必要があるため、ビット線振幅の電圧Ｖ２および選択ワード線の電圧Ｖ１は低くする必要がある。これらの直線Ｌ１およびＬ２は、ゲート絶縁膜の印加可能電界を表わす、直線Ｌ１およびＬ２より高い電圧を印加すると、ゲート絶縁膜の信頼性が低下し、絶縁破壊が生じる可能性が高くなる。
【００５２】
選択メモリセルトランジスタのゲート絶縁膜の印加電界は、４．８ＭＶ／ｃｍに保持される。したがって、ゲート絶縁膜の膜厚が５．６ｎｍであれば、そのゲートに印加される電圧は、２．７Ｖとなる。
【００５３】
しかしながら、前述の如く、選択時におけるメモリセルトランジスタのゲート絶縁膜の電界Ｅｏｘ１と非選択メモリセルトランジスタのゲート絶縁膜に実際に印加される電界Ｅｏｘ２については、それぞれ信頼性に差異がある。そこで、非選択メモリセルの信頼性を保証するために、図３の直線で示される値よりも低い条件、すなわち、ゲート絶縁膜の信頼性が低い絶縁膜についての条件を使用する。すなわち、非選択セルのメモリトランジスタのゲート絶縁膜の印加電界を、選択時のメモリトランジスタのそれより信頼性の低い膜条件で決定される値に設定し、非選択メモリセルのメモリトランジスタのゲート絶縁膜印加電界を選択時よりも低くする。具体的には、図２に示す信頼性ファクタＲｅｌの値、すなわち信頼性評価値を低くする。
【００５４】
一般に、ダイナミック型半導体記憶装置（ＤＲＡＭ）においては、選択ワード線数と非選択ワード線数とは、１：２Ｋ−８Ｋ程度の比がある。この選択ワード線数と非選択ワード線数の比をＳＮＷ＝（非選択ワード線数／選択ワード線数）とする。
【００５５】
また、メモリセルトランジスタがオフ状態時にそのゲート−ソース／ドレイン間に電圧が印加されるエッジ部の面積と、オン状態時におけるゲート絶縁膜面積から考慮した両者の信頼性の比率をβ＝（エッジ部の信頼性）／（膜全面の信頼性）とする。ここで、メモリセルトランジスタのオフ状態時(非選択状態時)においては、チャネルは形成されないため、そのビット線に接続される領域において大きな電界が印加される。またストレージノードにＨレベルデータが格納されている場合、このストレージノードに接続されるドレインとゲート（非選択ワード線に接続される）の間で大きな電界が印加される。中央部のチャネルにおいては、空乏層が広がっており、大きな電界が印加されない。
【００５６】
この非選択メモリセルトランジスタのゲート絶縁膜の信頼性を改善するために、信頼性ファクタＲｅｌを用いると、以下の関係を満たす必要がある。
【００５７】
Ｒｅｌ（Ｅｏｘ１）≧Ｒｅｌ（Ｅｏｘ２）・β・ＳＮＷ…（１）
上式（１）において、左辺が選択メモリトランジスタのゲート絶縁膜の信頼性を示し、右辺が非選択メモリトランジスタの平均の信頼性を示す。ここで、信頼性の評価のパラメータとしてβを用いているが、信頼性が低くなると信頼性ファクタＲｅｌの値が高くなるため、パラメータβの値は、１より大きい。
【００５８】
上述の関係式（１）が満たされれば、非選択メモリセルトランジスタの状態が全体の信頼性を悪化させることにはならない。選択メモリセルのトランジスタの信頼性がバーンインテストなどにより保証されるため、非選択メモリセルの信頼性も併せて保証されるためである。具体的には非選択メモリトランジスタのゲート印加電界を選択メモリトランジスタのそれより低くする。
【００５９】
すなわち、図２において、破線で示す信頼性ファクタ曲線Ａ'に従って、非選択メモリセルのメモリトランジスタのゲート絶縁膜の印加電界を決定する。ここで、曲線Ａ'は、曲線Ａにより示されるゲート絶縁膜の信頼性より信頼性の低い膜についての信頼性評価値を示す。この曲線Ａ'について、信頼性評価値が選択メモリセルの信頼性評価値以下の条件を設定する。図２において、曲線Ａ'において、選択メモリセルと同一の信頼性評価値を与える点ＬＰ'に対応する条件を選択する。この点ＬＰ'においては、印加電界Ｅｏｘは、信頼性の低い膜であり、点ＨＰにおける印加電界よりも低い電界である。この条件では、実際のゲート絶縁膜について元の曲線Ａの点ＬＰに対応する信頼性（信頼性評価値）が得られる。すなわち、選択メモリセルのメモリトランジスタよりも非選択メモリセルのゲート絶縁膜の信頼性が高くなる。これにより、非選択メモリセルの信頼性が全体の信頼性を決定するのを回避することができる。
【００６０】
上述の信頼性の関係は、メモリトランジスタのゲート絶縁膜に印加される電界に関係付けられており、したがって、アレイ電源電圧Ｖｃｃａ、負電圧ＶＮＮ、高電圧ＶＣＨ、およびゲート絶縁膜Ｔｏｘの選択範囲が規定される。
【００６１】
今、ゲート絶縁膜の膜厚Ｔｏｘが５．６ｎｍの条件に対し、具体的に条件ａ、ｂおよびｃについて考察する。図４に、この条件ａ−ｃの各値を示す。条件ａにおいて、アレイ電源電圧Ｖｃｃａ（＝ＶＤＨ）が１．８Ｖで、選択ワード線上の高電圧ＶＣＨが２．７Ｖで、負電圧ＶＮＬが−０．８Ｖの値に設定する。この場合、選択メモリセルトランジスタのゲート絶縁膜に印加される電界Ｅｏｘ１＝ＶＣＨ／Ｔｏｘは、従来のＤＲＡＭセルの場合と同様、４．８ＭＶ／ｃｍである。非選択メモリセルトランジスタのゲート絶縁膜に実際に印加される電界Ｅｏｘ２＝（Ｖｃｃａ−ＶＮＮ）／Ｔｏｘは、非選択ワード線の電圧が負電圧−０．８Ｖであり、ビット線ＢＬのハイレベル電圧ＶＤＨが、１．８Ｖ（＝Ｖｃｃａ）であるため、約４．６ＭＶ／ｃｍとなる。
【００６２】
条件ｂにおいて、高電圧ＶＣＨを、２．５５Ｖに設定し、アレイ電源電圧Ｖｃｃａを１．６５Ｖに設定し、負電圧ＶＮＮを−０．６５Ｖに設定する。この場合においても、ゲート絶縁膜の膜厚Ｔｏｘは、５．６ｎｍである。この状態では、電界Ｅｏｘ１は２．５５Ｖ／５．６ｎｍ＝４．６ＭＶ／ｃｍとなり、電界Ｅｏｘ２は、２．３Ｖ／５．６ｎｍ＝４．１ＭＶ／ｃｍとなる。
【００６３】
条件ｃの場合、高電圧ＶＣＨを２．４Ｖとし、アレイ電源電圧Ｖｃｃａを１．５Ｖとし、負電圧ＶＮＮを−０．５Ｖとする。この状態においては、電界Ｅｏｘ１が、２．４Ｖ／５．６ｎｍ＝４．３ＭＶ／ｃｍであり、電界Ｅｏｘ２が、２．０Ｖ／５．６ｎｍ＝３．６ＭＶ／ｃｍである。
【００６４】
したがって、条件ａの場合、電界Ｅｏｘ１およびＥｏｘ２がほぼ同程度であり、非選択メモリセルのメモリトランジスタの信頼性が全体の信頼性を決定する可能性が高い。したがって、条件ｂまたはｃを選択する。
【００６５】
なお、図４において、ゲート絶縁膜膜厚Ｔｏｘを、順次条件に応じて低くして、選択メモリセルのメモリトランジスタ（選択メモリセルトランジスタ）のゲート電界Ｅｏｘ１を４．８ＭＶ／ｃｍに固定してもよい。たとえば図４の条件ｂにおいて、ゲート絶縁膜の膜厚を、５．２ｎｍとした場合、選択メモリトランジスタのゲート絶縁膜の印加電界Ｅｏｘ１は、４．８ＭＶ／ｃｍとなる。この場合、非選択メモリトランジスタのゲート絶縁膜の印加電界Ｅｏｘ２は、４．４ＭＶ／ｃｍとなる。
【００６６】
Ｅｏｘ１＝ＶＣＨ／ＴｏｘおよびＥｏｘ２＝（ＶＤＨ−ＶＮＮ）／ＴｏｘについてＥｏｘ１の最大値が５ＭＶ／ｃｍ以下である条件が満たされれば、ほぼ信頼性は保証される。したがって、従来方式に比べて、メモリトランジスタのゲート絶縁膜膜厚を、信頼性を損なうことなく薄くすることができる。
【００６７】
［変更例１］
上述の構成においては、メモリトランジスタのオフ状態時におけるゲートエッジ部のゲート絶縁膜の信頼性と、このゲート絶縁膜内の全体にわたる膜の信頼性を、単純に面積比のみで決定している。しかしながら、ゲート絶縁膜のエッジ部においては、製造プロセスにおいてパターニングのためにエッチングなどが行なわれ、そのプロセス方式などによっては、エッチング時のダメージ等によりゲートエッジ部におけるゲート絶縁膜の信頼性が内部に比べて低下する（信頼性評価値が高くなる）。また、このゲート絶縁膜のエッジ部においては、層間絶縁膜からのストレスなども印加され、そのゲート絶縁膜エッジ部の構造によっては、内部よりもストレスが高くなり、また膜の信頼性が低下する（信頼性評価値が高くなる）。したがって、このようなゲートエッジ部における構造的な要因に起因する信頼性の低下のファクタγ（内部の膜の信頼性を１とした場合、１より大きい）を考慮すると、上式（１）は、次式（２）の関係で表わされる。
【００６８】
Ｒｅｌ（Ｅｏｘ１）≧Ｒｅｌ（Ｅｏｘ２）・β・Ｎ・γ…（２）
ゲートエッジ部は内部に比べて、１ないし１００倍程度その信頼性が低いため、この劣化ファクタγが、大きくなるほど絶縁膜の信頼性が悪くなる。
【００６９】
この場合、非選択メモリトランジスタのゲート絶縁膜印加電界Ｅｏｘ２をさらに低くする必要があり、上述の条件ｃがほぼ最適条件となる。
【００７０】
［変更例２］
図５は、この発明の実施の形態１の変更例の構成を示す図である。この図５においては、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）のメモリセルを示す。図５において、ＳＲＡＭセルは、電源ノードとノードＮＤａの間に接続されかつそのゲートがノードＮＤｂに接続されるＰチャネルＭＩＳトランジスタＱ１と、電源ノードとノードＮＤｂの間に接続されかつそのゲートがノードＮＤａに接続されるＰチャネルＭＩＳトランジスタＱ２と、ノードＮＤａと接地ノードの間に接続されかつそのゲートがノードＮＤｂに接続されるＮチャネルＭＩＳトランジスタＱ３と、ノードＮＤｂと接地ノードの間に接続されかつそのゲートがノードＮＤａに接続されるＮチャネルＭＩＳトランジスタＱ４と、ワード線ＷＬ上の信号電位に応答してノードＮＤａをビット線／ＢＬに電気的に接続するＮチャネルＭＩＳトランジスタＱ５と、ワード線ＷＬ上の信号電位に応答してノードＮＤｂをビット線ＢＬに接続するＮチャネルＭＯＳトランジスタＱ６を含む。
【００７１】
この図５に示すＳＲＡＭセルにおいては、ワード線ＷＬ上には、選択状態時には電源電圧Ｖｃｃレベルの電圧が印加され、非選択時においては負電圧ＶＮＮが印加される。ビット線ＢＬおよび／ＢＬの電圧は、データ読出を行なうリード時においては、図示しないビット線負荷回路により、電圧Ｖｃｃ−ΔとＶｃｃの間で変化する。データ書込時においては、このビット線負荷回路が動作禁止状態とされ、ビット線ＢＬおよび／ＢＬには、書込データに応じて電源電圧Ｖｃｃまたは接地電圧Ｖｓｓの電圧が与えられる。
【００７２】
ＳＲＡＭセルにおいても、非選択ワード線ＷＬには、負電圧ＶＮＮが与えられ、選択ワード線ＷＬには、昇圧電圧ＶＣＢが与えられる。この昇圧電圧ＶＣＢは、電源電圧Ｖｃｃよりも高い電圧レベルであり、高速にデータの書込／読出を行なう。
【００７３】
したがって、このようなＳＲＡＭセルにおいても、非選択メモリセルの転送ゲート（ＭＩＳトランジスタＱ５，Ｑ６）においては、そのゲート−ソース／ドレイン間に電圧ＶＮＮ＋Ｖｃｃが印加され、選択メモリセルの転送ゲートのゲート−ソース／ドレイン間電圧ＶＣＢと同程度またはそれ以上の電圧レベルとなり、非選択メモリセルのゲート絶縁膜の信頼性がＳＲＡＭ全体の信頼性に対する大きな要因となる。したがって、このようなＳＲＡＭセルにおいても、非選択メモリセルの転送ゲートのゲート絶縁膜の信頼性評価値を、図２に示す意味で、選択メモリセルの転送ゲートのゲート絶縁膜の信頼性評価値以下とすることにより、すなわち非選択メモリセルの転送ゲートのゲート絶縁膜印加電界を選択メモリセルの転送ゲートのそれより小さくすることにより、メモリ全体の信頼性の低下を防止することができる。
【００７４】
以上のように、この発明の実施の形態１に従えば、負電圧ワード線方式のメモリにおいて、非選択メモリセルにおいてオフ状態となるトランジスタのゲート絶縁膜の信頼性評価値を、選択メモリセルのオン状態となるトランジスタのゲート絶縁膜の信頼性評価値よりも低くしているため、非選択メモリセルのゲート絶縁膜印加電界の増大によるゲート絶縁膜の信頼性の低下を防止することができる。
【００７５】
［実施の形態２］
図６は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。図６において、半導体記憶装置は、行列状に配列されるメモリセルＭＣを有するメモリアレイ１を含む。このメモリアレイ１は、メモリセルＭＣの各行に対応して配置されるワード線ＷＬと、メモリセルＭＣの各列に対応して配置されるビット線対ＢＬＰを含む。ビット線対ＢＬＰは、相補ビット線ＢＬおよび／ＢＬを含む。この半導体記憶装置がＤＲＡＭの場合、相補ビット線ＢＬおよび／ＢＬの一方とワード線ＷＬの交差部に対応してメモリセルＭＣが配置される。この半導体記憶装置がＳＲＡＭの場合には、ビット線ＢＬおよび／ＢＬとワード線の交差部に対応してメモリセルＭＣが配置される。
【００７６】
この半導体記憶装置は、さらに、メモリアレイ１のアドレス指定された行を選択するための行系回路２と、アドレス指定された列を選択するための列系回路３を含む。この行系回路２は、ロウアドレス入力バッファ、ロウアドレスデコーダ、ワード線ドライブ回路、センスアンプ回路、およびビット線プリチャージ／イコライズ回路等を含む。列系回路３は、コラムアドレス入力バッファ、およびコラムデコーダ等を含む。
【００７７】
この半導体記憶装置は、さらに、外部からの信号Ｓｉｇに従ってバーンインテストが指定されたか否かを検出するテストモード検出回路４と、このテストモード検出回路４からのバーンインモード検出信号ＴＥに従ってバーンインに必要な電圧および制御信号を生成するバーンインテスト制御回路５を含む。このバーンインンテスト制御回路５により、メモリアレイ１において複数のワード線が同時に選択され、またビット線対ＢＬＰの電圧レベルが設定される。これらのワード線ＷＬおよびビット線対ＢＬＰの電圧加速は、従来と同様のバーンインテスト制御回路を用いて実現することができる。この従来と同様の選択メモリセルの電圧加速を行なうバーンインテスト制御回路を利用して、非選択メモリセルのバーンインンを併せて実行する。以下、このバーンインシーケンスについて説明する。
【００７８】
図７（Ａ）−（Ｃ）は、この発明の実施の形態２におけるバーンインテストの印加電圧シーケンスを示す図である。図７（Ａ）において、第１のバーンインモード動作においては、選択ワード線の電圧ＶＣＨを加速するため選択ワード線電圧を昇圧電圧ＶＣＨＡにまで上昇させる。この図７（Ａ）に示す加速手法は、従来と同様であり、選択ワード線の電圧を加速し、選択メモリセルのバーンインを実行する。ビット線の電圧ＶＤＨおよびＶＤＬは加速しない。
【００７９】
図７（Ｂ）に示すバーンインモード動作においては、非選択ワード線の電圧ＶＬＬを加速して、負電圧ＶＬＬに設定する。すなわち、非選択メモリトランジスタ（ＤＲＡＭのメモリトランジスタまたはＳＲＡＭの転送ゲート）のゲートバイアスを深くする。したがって、この図７（Ｂ）に示すバーンインモード動作においては、非選択メモリセルのスクリーニングが行なわれる。ビット線電圧ＶＤＨおよびＶＤＬは加速されない。
【００８０】
図７（Ｃ）に示すように、第３のバーンインモード動作においては、選択ワード線および非選択ワード線の電圧ＶＣＨおよびＶＮＮは、加速されない。ビット線電圧ＶＤＬおよびＶＤＨのうち、ハイレベル電圧ＶＤＨが加速され、電圧ＶＤＨＡに設定される。これにより、非選択メモリセルトランジスタのゲート−ソース間の電圧ストレスが加速される。
【００８１】
図７（Ａ）−（Ｃ）に示すバーンインモード動作を基本動作として、バーンインテストが行なわれる。したがって、合計７種類のバーンイン（電圧加速）の動作モードが可能である。このうち、図７（Ａ）に示す第１のバーンインモード動作は従来と同じであるため、合計６種類の非選択メモリセルトランジスタのバーンイン（ストレス加速）を行なうことができる。これらの組合せは、Ａ，Ｂ，Ｃ，ＡＢ，ＡＣ，ＢＣ，ＡＢＣ。ここで、“Ａ”、“Ｂ”、“Ｃ”は、それぞれ図７（Ａ）−（Ｃ）に示すバーンインモード動作を示し、“Ａ”が、選択メモリセルのバーンイン動作であり、従来と同じである。これらを適当に組合せて、非選択メモリセルトランジスタの電圧ストレスの加速を行なう。
【００８２】
この場合、従来と同様、単にビット線電圧および非選択ワード線電圧を加速する構成を利用するだけで、従来と同様のテスト制御手法を用いて、非選択メモリセルトランジスタのバーンインテストを行なうことができる。
【００８３】
以上のように、この実施の形態２に従えば、ワード線の選択／非選択電圧を加速する、ビット線のハイレベル電圧を加速する（各ビット線対同時に電圧加速を行なう）を基本動作としてこれらを適当に組合せてバーンインを行なっており、容易に、負電圧ワード線方式の半導体記憶装置における選択および非選択メモリセルのゲート絶縁膜のスクリーニングを実行することができ、半導体記憶装置の信頼性を改善することができる。
【００８４】
［実施の形態３］
図８は、ＢＳＧ方式ＤＲＡＭのメモリトランジスタのゲート絶縁膜膜厚と電圧との関係を示す図である。この図８において、ＢＳＧ方式のメモリトランジスタに対して、パラメータとして、電圧Ｖ１およびＶ２が用いられる。ＢＳＧ方式のメモリトランジスタに対する電圧Ｖ２は、ビット線振幅であり、電圧ＶＤＨ−ＶＤＬ＝Ｖｃｃａ−Ｖｂｓｇである。従来の非選択メモリトランジスタのゲート電圧Ｖ２は、ビット線振幅であり、アレイ電源電圧Ｖｃｃａに等しい。
【００８５】
一方、選択メモリトランジスタに対するパラメータとなる電圧Ｖ１は、ビット線のローレベル電圧ＶＤＬを基準としており、電圧ＶＣＨ−ＶＤＬである。この場合、直線Ｌ１において、ＢＳＧ方式および従来ともに同じ選択メモリセルのゲート絶縁膜印加電圧４．８ＭＶ／ｃｍが印加されるようにゲート絶縁膜膜厚Ｔｏｘとワード線電圧が定められる。直線Ｌ１において、ＢＳＧ方式の選択メモリセルトランジスタのゲート絶縁膜印加電圧は、ＶＣＨ−Ｖｂｓｇとなる。一方、従来のＤＲＡＭセルの場合、直線Ｌ１は、高電圧ＶＣＨを示す。
【００８６】
したがって、このＢＳＧ方式においても、従来と同様、選択メモリセルにおいては、選択ワード線上の電圧とビット線のローレベル電圧の差に基づいてゲート絶縁膜の信頼性が評価される。このＢＳＧ方式においても、パラメータとして以下の式で表わされるゲート絶縁膜印加電界が存在する。
【００８７】
（ＶＣＨ−ＶＤＬ）／Ｔｏｘ：選択メモリセルトランジスタのゲート絶縁膜の印加電界、
（ＶＤＨ−ＶＤＬ）／Ｔｏｘ：非選択メモリセルトランジスタのゲート絶縁膜の印加電界、
従来は、これらのパラメータに基づいてゲート絶縁膜の信頼性が評価される。しかしながら、実際にゲート絶縁膜に印加される電界Ｅｏｘ１およびＥｏｘ２は、これらのパラメータ値と異なる。ＢＳＧ方式ＤＲＡＭにおいても、先のＮＷＬ方式ＤＲＡＭと同様、メモリセルのアクセス動作は同じであり、したがって、先の式（１）と同様の関係が成立させる必要がある。電界Ｅｏｘ１およびＥｏｘ２に対しても、５ＭＶ／ｃｍ以下の値を取るように、また、非選択のメモリセルのメモリトランジスタのゲート絶縁膜の実際の印加電界が、選択メモリセルのメモリトランジスタのゲート絶縁膜の実際の印加電界よりも低くなるように、各電圧およびゲート絶縁膜膜厚が定められる。すなわち、非選択メモリセルのトランジスタのゲート絶縁膜の信頼性評価値を、選択メモリセルのトランジスタのゲート絶縁膜の信頼性評価値よりも低くする。
【００８８】
図９は、図８に示す条件ｄ−ｆの具体的数値を示す図である。メモリセルトランジスタのゲート絶縁膜の膜圧Ｔｏｘは、５．６ｎｍである。条件ｄにおいて、選択ワード線上の電圧ＶＣＨが２．７Ｖ、ビット線のハイレベル電圧ＶＤＨが、アレイ電源電圧Ｖｃｃａで１．８Ｖ、ビット線のローレベル電圧Ｖｂｓｇが０Ｖである。この場合、従来と同様、昇圧センス接地電圧Ｖｂｓｇは昇圧されていない。選択メモリトランジスタのゲート絶縁膜印加電界Ｅｏｘ１は、２．７／５．６＝４．８ＭＶ／ｃｍである。一方、非選択メモリセルトランジスタのゲート絶縁膜印加電界Ｅｏｘ２は、１．８／５．６＝３．２ＭＶ／ｃｍである。
【００８９】
条件ｅの場合、電圧ＶＣＨ、ＶＤＨおよびＶＤＬ（＝Ｖｂｓｇ）がそれぞれ２．７Ｖ、１．８Ｖ、および０．３Ｖである。選択メモリトランジスタのゲート絶縁膜印加電界Ｅｏｘ１＝（ＶＣＨ−ＶＤＬ）／Ｔｏｘは、２．４／５．６＝４．３ＭＶ／ｃｍである。非選択ワード線が、接地電圧レベルであり、非選択メモリトランジスタのゲート絶縁膜印加電界Ｅｏｘ２＝ＶＤＨ／Ｔｏｘは、１．８／５．６＝３．２ＭＶ／ｃｍである。
【００９０】
条件ｆの場合、電圧ＶＣＨ、ＶＯＨおよびＶＤＬは、それぞれ、２．７Ｖ、１．８Ｖおよび０．５Ｖである。選択メモリトランジスタのゲート絶縁膜印加電界Ｅｏｘ１は、２．２／５．６＝３．９ＭＶ／ｃｍである。一方、非選択メモリトランジスタのゲート絶縁膜印加電界Ｅｏｘ２は、変化せず、３．２ＭＶ／ｃｍである。
【００９１】
条件ｆは、ゲート絶縁膜印加電界Ｅｏｘ１およびＥｏｘ２の差が小さく、ＢＳＧ方式においては、両者の差の最も大きな条件ｅがほぼ最適である。したがって、この条件ｅに従って各電圧およびゲート絶縁膜厚を決定する。条件ｅ，ｆはゲート絶縁膜の信頼性が、直線Ｌ１，Ｌ２で示されるゲート絶縁膜の信頼性より低い場合の条件に対応する。
【００９２】
なお、このＢＳＧ方式においても、ゲートエッジ部におけるゲート絶縁膜の信頼性が低下する場合、信頼性低下ファクタγが存在する場合、前述の式（１）は、実施の形態１と同様、式（２）で同様に表わされる。
したがって、この信頼性ファクタγが存在する場合には、ゲート絶縁膜印加電界Ｅｏｘ２を、ゲート絶縁膜印加電界Ｅｏｘ１に比べてさらに低下させる必要がある。したがって、この場合においても、条件ｅが最適条件となる。
【００９３】
なお、ゲート絶縁膜厚Ｔｏｘが、また適当に組合せられて、図８に直線で示される各パラメータに従って選択メモリセルの信頼性および非選択メモリセルの信頼性がそれぞれ求められてもよい。
【００９４】
［実施の形態４］
図１０（Ａ）−（Ｃ）は、この発明の実施の形態４に従うＢＳＧ方式のメモリのバーンイン動作の印加電圧を示す図である。図１０（Ａ）−（Ｃ）において、３つの基本バーンインモード動作が示される。これらの３つの基本バーンインモード動作を適当に組合せて、実際のＢＳＧ方式メモリセルのバーンインテストが行なわれる。
【００９５】
図１０（Ａ）において、第１のバーンインモード動作は、選択ワード線上に伝達される電圧ＶＣＨを加速し、加速電圧ＶＣＨＡに選択ワード線を設定する。ビット線電圧ＶＤＨおよびＶＤＬは加速されない。また、非選択ワード線は、接地電圧Ｖｓｓに保持される。このモードでは選択メモリセルの電圧ストレスの加速が行なわれる。
【００９６】
図１０（Ｂ）において、第２のバーンインモード動作においては、非選択ワード線の電圧を接地電圧Ｖｓｓから、負電圧ＶＬＬに加速する。このモードでは、非選択メモリセルのトランジスタのゲート絶縁膜のバーンインが行なわれる。ビット線ＢＬの電圧ＶＤＨおよびＶＤＬは加速されない。
【００９７】
図１０（Ｃ）において、第３のバーンインモード動作においては、ビット線のハイレベル電圧ＶＤＨ（＝Ｖｃｃａ）が加速されて昇圧電圧ＶＤＨＡに設定される。ワード線ＷＬの電圧は加速されない。この場合、非選択メモリセルのトランジスタのゲート絶縁膜の電圧ストレスの加速が行なわれる。この図１０（Ａ）−（Ｃ）に示すバーンインモード動作を組合せ、非選択ワード線ＷＬの電圧を加速して電圧ＶＬＬに設定し、また図１０（Ｃ）に示すように、ビット線ハイレベル電圧ＶＤＨを昇圧電圧ＶＤＨＡに加速する。これにより、非選択メモリセルのトランジスタのゲート絶縁膜の電圧ストレスをより加速することができる。
【００９８】
各ビット線に昇圧電圧を印加する場合、センスアンプをこのバーンインテストモード時には非活性状態にして、各ビット線に、ビット線プリチャージ／イコライズ回路を介して昇圧電圧を印加してもよい。また、単にアレイ電源電圧を昇圧してセンスアンプ回路を介してビット線に印加してもよい。ビット線電圧加速に対しいずれの方法が用いられてもよい。
【００９９】
また、これらの図１０（Ａ）−（Ｃ）に示すバーンインモード動作をすべて組合せることにより、選択ワード線および非選択ワード線電圧をともに加速することができ、実使用状態の電圧を加速することができ、より有効に、バーンインテストを実行することができる。
【０１００】
なお、図１０（Ａ）−（Ｃ）に示すバーンインモード動作を実現する回路構成としては、図６に示す回路構成を利用することができる。
【０１０１】
以上のように、この発明の実施の形態４に従えば、ＢＳＧ方式の半導体記憶装置において、非選択ワード線の電圧加速およびビット線ハイレベル電圧の電圧加速を行なうように構成しており、通常の選択メモリセルのワード線電圧の加速にこれらの動作を加えることにより、容易に従来のバーンインテスト制御回路を用いて、非選択メモリセルのトランジスタのバーンインを行なうことができる。
【０１０２】
［実施の形態５］
図１１は、この発明の実施の形態５に従う半導体装置の要部の構成を概略的に示す図である。この図１１においては、半導体装置は、半導体記憶装置の周辺回路または一般の半導体集積回路であり、アクティブ状態とスタンバイ状態を有する回路であればよい。
【０１０３】
図１１において、内部電源電圧ＶＣＣ１およびＶＣＣ２をそれぞれ生成する内部電源回路ＶＤＣ♯１およびＶＤＣ♯２と、これらの内部電源回路ＶＤＣ♯１およびＶＤＣ♯２からの内部電源電圧ＶＣＣ１およびＶＣＣ２をそれぞれ伝達する電源線１０および１１と、アクティブ指示信号ＡＣＴに従って切換制御信号φを生成する電源制御回路１２と、この切換制御信号φに応答して電源線１０および１１を選択的に結合する電源トランジスタ１３を含む。アクティブ指示信号ＡＣＴにより、内部回路のスタンバイ状態およびアクティブ状態が指定される。内部電源回路ＶＤＣ♯１は、このアクティブ指示信号ＡＣＴの論理状態にかかわらず、一定の電圧レベルの内部電源電圧ＶＣＣ１を生成する。一方、内部電源回路ＶＤＣ♯２は、アクティブ指示信号ＡＣＴの活性状態のときには、内部電源回路ＶＤＣ♯１が生成する電圧ＶＣＣ１と同じ電圧レベルの内部電源電圧ＶＣＣ２を生成し、一方、スタンバイ状態時には、この電源電圧ＶＣＣ１よりも電圧レベルの高い電圧ＶＣＣ２を生成する。電源トランジスタ１３は、スタンバイ状態時にはオフ状態となり、一方アクティブ状態時にはオン状態となる。ここで、スタンバイ状態は、通常動作モード時のスタンバイサイクルであってもよく、長期にわたって処理が行なわれないスリープモードの状態のいずれであってもよい。
【０１０４】
これらの電源線１０および１１に対し、内部回路を構成するＣＭＯＳインバータ回路ＩＶ１−ＩＶ４で構成されるインバータチェーンが設けられる。これらのインバータチェーンには、入力信号ＩＮが与えられる。入力信号ＩＮは、スタンバイ状態時には、ハイレベルに設定される。奇数段のインバータ回路ＩＶ１およびＩＶ３が、電源線１０に結合され、偶数段のインバータ回路ＩＶ２およびＩＶ４が電源線１１に結合される。この入力信号ＩＮは、電源線１１上の電圧ＶＣＣ２を動作電源電圧として受ける回路により生成され、したがって、そのハイレベルは、電圧ＶＣＣ２レベルである。
【０１０５】
次に、図１１に示す半導体装置の動作を図１２に示す信号波形図を参照して説明する。スタンバイ状態時において、入力信号ＩＮは、電圧ＶＣＣ２レベルのＨレベルであり、電圧ＶＣＣ２は、基準電圧Ｖｒｅｆ２レベルである。電源電圧ＶＣＣ１は、基準電圧Ｖｒｅｆ１レベルであり、電源電圧ＶＣＣ２は、電源電圧ＶＣＣ１よりも高い電圧レベルである。電源トランジスタ１３は、ＮチャネルＭＯＳトランジスタで構成されており、切換制御信号φは、接地電圧レベルであり、オフ状態にある。入力信号ＩＮが、電圧ＶＣＣ２レベルであり、インバータ回路ＩＶ１においては、オフ状態となるＰチャネルＭＯＳトランジスタのゲート−ソース間が深い逆バイアス状態となり、サブスレッショルド電流を低減する。インバータ回路ＩＶ１−ＩＶ４においてオン状態となるＰチャネルＭＩＳトランジスタがより深いオフ状態となり、サブスレッショルド電流を低減することができる。
【０１０６】
アクティブ状態になると、切換制御信号φが基準電圧Ｖｒｅｆ２レベルのＨレベルとなり、電源制御トランジスタ１３がオン状態となり、電源線１０および１１が電気的に接続される。内部電源回路ＶＤＣ♯２が、基準電圧Ｖｒｅｆ１の電圧レベルの内部電源電圧ＶＣＣ２を生成し、これにより、電源線１０および１１には、基準電圧Ｖｒｅｆ１の電圧レベルの内部電源電圧ＶＣＣ１およびＶＣＣ２が生成され、インバータ回路ＩＶ１−ＩＶ４は同一電圧レベルの内部電源電圧により動作する。
【０１０７】
ここで、電源トランジスタ１３としてＮチャネルＭＩＳトランジスタを用いているのは以下の理由による。
【０１０８】
今、図１３（Ａ）に示すように、電源トランジスタ１５として、ＰチャネルＭＩＳトランジスタを用いた場合を考える。この場合、スタンバイ状態時においては、この電源制御トランジスタ１５をオフ状態とする必要があるため、切換制御信号Ｚφは、基準電圧Ｖｒｅｆ２よりさらに高い基準電圧Ｖｒｅｆ３の電圧レベルに設定する必要がある。切換制御信号Ｚφが基準電圧Ｖｒｅｆ２の電圧レベルに設定された場合、この電源トランジスタ１５を介して、電源線１１から電源線１０へサブスレッショルドリーク電流が流れ、消費電流が大きくなるためである。この場合、図１３（Ｂ）に示すように、スタンバイ状態からアクティブ状態移行時において、切換制御信号Ｚφは、基準電圧Ｖｒｅｆ３の電圧レベルから接地電圧レベルにまで低下する必要があり、この切換制御信号の電圧レベルの切換に長時間を要する。
【０１０９】
電源トランジスタとしてＮチャネルＭＯＳトランジスタ１３を用いた場合、その電圧変化範囲は、基準電圧Ｖｒｅｆ２の電圧レベルであり、その変化範囲は少なく、高速で切換えることができる。また、電源トランジスタ１３はアクティブサイクル時には、電源線１０および１１の電圧をイコライズすることが要求されるだけであり、この切換制御信号φも、ＭＩＳトランジスタ１３のしきい値電圧分高くされればよい。これらの要因により、電源トランジスタ１３としてＮチャネルＭＯＳトランジスタを利用する。
【０１１０】
しかしながら、ＰチャネルＭＩＳトランジスタを図１３（Ａ）に示すように電源トランジスタ１５として用いた場合、アクティブ状態におけるゲート−ソース／ドレイン間の電圧は、そのスタンバイ状態時における印加電圧よりも大きくなり、この電源トランジスタの信頼性は、オン状態時のときのゲート絶縁膜の信頼性で決定する必要がある。
【０１１１】
この図１１に示すように、電源トランジスタ１３としてＮチャネルＭＯＳトランジスタを用いた場合、スタンバイ状態時における電源トランジスタ１３のゲート／ドレイン間電圧が、アクティブ状態時よりも大きくなる。すなわち、スタンバイ状態時においては、そのゲート／ドレイン間電圧はＶＣＣ２であり、一方、アクティブ状態時においては、そのゲート／ドレイン間電圧は、（ＶＣＣ２−ＶＣＣ１）である。すなわち、この電源トランジスタ１３のゲート絶縁膜印加電界Ｅｏｘは、スタンバイ時に、アクティブ時よりも高くなる。したがって、スタンバイ状態時における電源トランジスタ１３のゲート絶縁膜の信頼性を十分に保証する必要があり、またバーンインテストを、スタンバイ状態時において実行する必要がある。
【０１１２】
なお、図１３（Ａ）に示すように電源トランジスタ１５に、ＰチャネルＭＯＳトランジスタを用いた場合アクティブ状態時におけるゲート絶縁膜印加電界Ｅｏｘ（アクティブ）が、スタンバイ状態時のゲート絶縁膜印加電界Ｅｏｘ（スタンバイ）よりも大きいため、アクティブ状態時におけるバーンインテストにより、その絶縁特性は保証することができる。
【０１１３】
図１４は、図１１に示す２段のインバータ回路ＩＶ１およびＩＶ２の構成およびスタンバイ状態時における印加電圧を示す図である。図１４において、インバータ回路ＩＶ１は、ＰチャネルＭＩＳトランジスタＰＱ１と、ＮチャネルＭＩＳトランジスタＮＱ１を含み、インバータ回路ＩＶ２は、ＰチャネルＭＩＳトランジスタＰＱ２とＮチャネルＭＩＳトランジスタＮＱ２を含む。入力信号ＩＮが、ＭＩＳトランジスタＰＱ１およびＮＱ１のゲートへ与えられる。ＭＩＳトランジスタＰＱ２およびＮＱ２のゲートへは、インバータ回路ＩＶ１の出力信号が与えられる。
【０１１４】
スタンバイ状態時においては、入力信号ＩＮは電圧ＶＣＣ２レベル、すなわち基準電圧Ｖｒｅｆ２の電圧レベルである。インバータ回路ＩＶ１は、電源電圧ＶＣＣ１を受けている。したがって、ＰチャネルＭＩＳトランジスタＰＱ１は、スタンバイ状態時、そのゲート−ソース間が深い逆バイアス状態とされ、サブスレッショルドリーク電流が抑制される。一方、インバータ回路ＩＶ２において、スタンバイ状態時、ＰチャネルＭＩＳトランジスタＰＱ２のゲートに接地電圧Ｖｓｓが与えられる。これらのＭＩＳトランジスタＮＱ１およびＰＱ２は、スタンバイ状態時においてはゲート−ソース間電圧の絶対値は、ＶＣＣ２である。
【０１１５】
一方、アクティブ状態に入ると、入力信号ＩＮは、電源電圧ＶＣＣ１レベルとなる（ＶＣＣ１＝ＶＣＣ２となるため）。このアクティブ状態において入力信号ＩＮがＨレベルのときには、ＭＩＳトランジスタＮＱ１およびＰＱ２のゲート−ソース間電圧の絶対値はＶＣＣ１（＝Ｖｒｅｆ１）となる。すなわち、これらのＭＩＳトランジスタＮＱ１およびＰＱ２のスタンバイ状態時のゲート絶縁膜印加電界Ｅｏｘ（スタンバイ）が、アクティブ状態時におけるゲート絶縁膜印加電界Ｅｏｘ（アクティブ）よりも高くなる。したがって、これらのＭＩＳトランジスタＮＱ１およびＰＱ２のゲート絶縁膜の膜厚Ｔｏｘおよび電源電圧ＶＣＣ２のスタンバイ状態時の基準電圧Ｖｒｅｆ２の電圧レベルは、十分に、その信頼性を保証するように設定する必要がある。すなわち、最低限、ＶＣＣ２／Ｔｏｘ＜５ＭＶ／ｃｍの条件を満たすように電源電圧ＶＣＣ２の電圧レベルを設定する必要がある。
【０１１６】
この場合においても、先の実施の形態１および３と同様、以下の関係式を満たす必要がある。
【０１１７】
Ｒｅｌ（Ｅｏｘ（アクティブ））≧Ｒｅ（Ｅｏｘ（スタンバイ）・β・Ｎ    …（３）
ここで、Ｎは、この半導体装置のアクティブ状態とスタンバイ状態の時間比であり、Ｎ＝スタンバイ状態時間／アクティブ状態時間である。信頼性ファクタＲｅｌは図２に示すものと同様であり、信頼性ファクタＲｅｌの値、すなわち、信頼性評価値が高いとき信頼性が低い状態を示す。
【０１１８】
この条件により、電源電圧ＶＣＣ１、ＶＣＣ２およびゲート絶縁膜の膜厚Ｔｏｘの選択範囲が規定される。
【０１１９】
また、この電源トランジスタ１３のエッジ部の酸化膜信頼性が低下し、このゲートエッジ部の信頼性ファクタγを考慮する必要がある場合、上式（３）は、次式（４）に変更される。
【０１２０】
Ｒｅｌ（Ｅｏｘ（アクティブ））
≧Ｒｅｌ（Ｅｏｘ（スタンバイ））・β・Ｎ・γ      …（４）
ここで、ＭＯＳトランジスタＮＱ１およびＰＱ２のゲート絶縁膜印加電界については、スタンバイ状態時のゲート絶縁膜印加電界Ｅｏｘ（スタンバイ）＝ＶＣＣ２／Ｔｏｘであり、アクティブ状態時における最大ゲート絶縁膜印加電界Ｅｏｘ（アクティブ）＝ＶＣＣ１／Ｔｏｘである。これらのトランジスタＮＱ１およびＰＱ１のゲート絶縁膜の信頼性を、同様、先の式（３）および（４）に従って保証する必要がある。これらの式（３）および（４）は電源トランジスタ１３についても同様適用される。
【０１２１】
［バーンイン動作］
図１１に示す半導体装置のバーンイン手法について図１５および図１６を参照して説明する。
【０１２２】
まず、第１のバーンイン動作モードにおいて、図１５に示すように、内部電源回路ＶＤＣ♯２が生成する電源電圧ＶＣＣ２を加速して、加速電圧ＶＣＣ２Ａを生成して、内部電源線１１上に伝達する。一方、内部電源回路ＶＤＣ♯１の電圧ＶＣＣ１は、基準電圧Ｖｒｅｆ１の電圧レベルを維持する。この場合、スタンバイ状態時において、ゲート絶縁膜印加電界がアクティブ状態時に比べて大きくなるＭＩＳトランジスタのゲート絶縁膜の電圧ストレスを加速することができる。したがって、図１１に示す電源トランジスタ１３に対してもゲート絶縁膜の電圧ストレスを加速することができ、また図１４に示すＭＩＳトランジスタＮＱ１およびＰＱ２に対してもゲート絶縁膜の電圧ストレスを加速することができる。これにより、アクティブ状態時の時間に比べて長いスタンバイ状態時のゲート絶縁膜の信頼性を保証する。
【０１２３】
図１６は、第２のバーンイン動作モードを示す図である。この図１６に示すバーンイン動作モードにおいては、電源電圧ＶＣＣ１およびＶＣＣ２がともに加速電圧ＶＣＣ１ＡおよびＶＣＣ２Ａに設定される。スタンバイ状態時においては、すべてのＭＩＳトランジスタのゲート絶縁膜の電圧ストレスが加速される。これにより、確実に、ＭＩＳトランジスタのゲート絶縁膜の電圧ストレスを加速することができる。
【０１２４】
なお、内部電源回路ＶＤＣ♯２の構成は、単にアクティブ指示信号ＡＣＴに従って基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の一方を選択するとともに、この基準電圧と内部電源線１１上の電圧とを比較する比較回路と、この比較回路の出力信号に従って外部電源ノードから電流を電源線１１に伝達する構成が用いられればよい。
【０１２５】
［変更例］
図１７は、この発明の実施の形態５の変更例の構成を概略的に示す図である。図１７においては、先の図１１に示す構成と同様、電源線１０および１１が設けられ、内部電源回路ＶＤＣ♯１およびＶＤＣ♯２から電源電圧ＶＣＣ１およびＶＣＣ２を伝達する。これらの電源線１０および１１の間には、切換制御信号φに応答して選択的に導通する電源トランジスタ１３が設けられる。
【０１２６】
さらに、この図１７に示す構成においては、ローレベル電源線２０および２１が設けられる。ローレベル電源線２０は、一例として接地電圧ＶＳＳ１を伝達する。ローレベル電源線２１は、負電圧発生回路２２からの負電圧ＶＳＳ２を伝達する。これらのローレベル電源線２０および２１の間には、切換制御信号Ｚφに応答して選択的に導通するＰチャネルＭＯＳトランジスタで構成される電源トランジスタ２３が設けられる。切換制御信号φおよびＺφは、互いに相補な信号である。
【０１２７】
インバータ列ＩＶ１、ＩＶ２、…が配列されるが、図１７においては、インバータ回路ＩＶ１およびＩＶ２を代表的に示す。これらのインバータ回路ＩＶ１は、ＭＩＳトランジスタＰＱ１のソースが電源線１０に接続され、ＭＩＳトランジスタＮＱ１のソースがローレベル電源線２１に接続される。一方、インバータ回路ＩＶ２においては、ＭＩＳトランジスタＰＱ２のソースが電源線１１に接続され、ＭＩＳトランジスタＮＱ２のソースがローレベル電源線２０に接続される。以降、交互に、電源線１０および１１の一方およびローレベル電源線２０および２１の一方に交互にインバータ回路のＭＩＳトランジスタのソースノードが接続される。負電圧発生回路２２は、スタンバイ状態時においては、負電圧ＶＳＳ２を生成し、一方アクティブ状態時には、接地電圧ＶＳＳ１を生成する（負電圧発生を停止する）。
【０１２８】
内部電源回路ＶＤＣ♯１およびＶＤＣ♯２は、図１１に示す構成と同様の電源電圧ＶＣＣ１およびＶＣＣ２を生成する。入力信号ＩＮは、スタンバイ状態時には、電圧ＶＣＣ２のレベルである。したがって、ＭＩＳトランジスタＰＱ１およびＮＱ２はオフ状態である。ＭＩＳトランジスタＰＱ１のゲートが逆バイアス状態となり、サブスレッショルドリーク電流が低減される。このときインバータ回路ＩＶ２のＭＩＳトランジスタＰＱ２およびＮＱ２のゲートへは、ＭＩＳトランジスタＮＱ１を介して負電圧ＶＳＳ２が伝達される。ＭＩＳトランジスタＮＱ２も、ゲート−ソース間が逆バイアス状態となり、サブスレッショルドリーク電流が低減される。
【０１２９】
したがって、この階層電源構成の場合、インバータ回路ＩＶ１、ＩＶ２、…において、オフ状態となるＭＩＳトランジスタのサブスレッショルドリーク電流を、このゲート−ソース間を逆バイアス状態とすることにより確実に抑制することができる。
【０１３０】
しかしながら、この構成の場合、ＭＩＳトランジスタＮＱ１およびＰＱ２には、先の図１１に示す構成よりもさらに高い電圧が、ゲート絶縁膜に印加される。
【０１３１】
図１８は、図１７に示す回路の動作を示す信号波形図である。切換制御信号φは、スタンバイ状態時には、接地電圧ＶＳＳ１の電圧レベルであり、切換制御信号Ｚφは電源電圧ＶＣＣ１の電圧レベルである。かつ電源電圧ＶＣＣ２はスタンバイ状態時、電圧ＶＣＣ１よりも高い電圧レベルであり、また負電圧ＶＳＳ２は、接地電圧ＶＳＳ１よりも低い電圧レベルである。
【０１３２】
アクティブ状態に入ると、切換制御信号φが、電圧ＶＣＣ２（Ｖｒｅｆ２）の電圧レベルとなり、また切換制御信号Ｚφが、負電圧ＶＳＳ２の電圧レベルとなる。電源トランジスタ１３および２３においても、スタンバイ状態時には、アクティブ状態時よりも大きな電圧がゲート絶縁膜に印加される。したがって、これらの電源トランジスタ１３および２３についても、先の図１１に示す構成と同様、そのゲート絶縁膜の信頼性を保証する必要がある。これらのスタンバイ状態時におけるゲート絶縁膜印加電界が、アクティブ状態時のそれよりも大きくなる場合の信頼性を保証する関係式は、先の（３）および（４）に示す式により与えられる。
【０１３３】
また、この図１７に示す構成においてスタンバイ状態時の信頼性を保証するためには、バーンインを行なう。この場合、接地電圧ＶＳＳ１を用いているため、負電圧発生回路２２からの負電圧ＶＳＳ２を、スタンバイ状態時に加速する。
【０１３４】
これにより、スタンバイ状態時において大きなゲート絶縁膜電界が印加されるＭＩＳトランジスタのゲート絶縁膜の信頼性を保証することができ、信頼性の高い半導体装置を実現することができる。
【０１３５】
以上のように、この発明の実施の形態５に従えば、２相電源構成において、スタンバイ状態時のゲート絶縁膜印加電界の大きなＭＩＳトランジスタの信頼性が保証されるように構成しており、信頼性の高い階層電源構成の半導体装置を実現することができる。
【０１３６】
［実施の形態６］
図１９は、この発明の実施の形態６に従う半導体装置の構成を概略的に示す図である。図１９において、半導体装置は、アクティブ状態時所定の処理を実行する内部回路３１と、主電源ノード２８と内部電源ノード３４の間に接続され、制御回路３２からの制御信号φＡに応答して選択的に導通するＰチャネルＭＩＳトランジスタ３５と、主接地ノード２９と内部接地ノード３６の間に接続されかつ制御回路３３からの制御信号／φＡに応答して選択的に導通するＮチャネルＭＩＳトランジスタ３７を含む。制御回路３２および３３は、内部回路活性化信号φＡＣＴに従ってそれぞれ制御信号φＡおよび／φＡを生成する。制御信号φＡは、Ｈレベルが、電源電圧Ｖｃｃよりも高い高電圧Ｖｐｐレベルであり、一方、制御信号／φＡのＬレベルは、接地電圧Ｖｓｓよりも低い負電圧Ｖｎｎである。次に図１９に示す半導体装置の動作を図２０に示す信号波形図を参照して説明する。
【０１３７】
内部回路３１が動作するアクティブ状態時においては、制御信号φＡが、接地電圧ＶｓｓレベルのＬレベル、制御信号／φＡが、電源電圧ＶｃｃレベルのＨレベルである。したがって、電源トランジスタ３５および３７がオン状態となり、内部回路３１の電源ノード３４および３６へは、それぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓが伝達される。内部回路３１は、内部回路活性化信号φＡＣＴの活性化に従って所定の処理を実行する。
【０１３８】
内部回路３１のスタンバイ状態時においては、活性化信号φＡＣＴが非活性状態となり、制御回路３２が、制御信号φＡを、電源電圧Ｖｃｃよりも高い高電圧Ｖｐｐレベルに駆動し、一方、制御回路３３が、制御信号／φＡが接地電圧Ｖｓｓよりも低い負電圧Ｖｎｎの電圧レベルへ駆動される。したがって、電源トランジスタ３５および３７が深いオフ状態となり、内部電源ノード３４および内部接地ノード３６が、主電源ノード２８および主接地ノード２９から切り離される。したがって、この内部回路３１への電源電圧供給が停止され、この内部電源ノード３４上の電圧ＶＣＩが、接地電圧レベルへ放電され、また内部接地ノード３６の電圧ＶＳＩも、電源トランジスタ３７のオフ状態時に、内部回路３１からの放電電流により、その電圧レベルは少し上昇するものの、接地電圧レベルに放電される。
【０１３９】
内部回路３１が再びアクティブ状態となると、制御信号φＡが接地電圧レベル、制御信号／φＡが電源電圧Ｖｃｃレベルに駆動され、内部回路３１への電源電圧供給が再び行なわれ、内部回路３１が所定の処理を実行する。
【０１４０】
電源トランジスタ３５および３７を内部回路３１のスタンバイ状態時に深いオフ状態とすることにより、電源トランジスタ３５および３７にサブスレッショルド電流が流れるのを防止し、内部回路３１のスタンバイ状態時における消費電流を低減する。
【０１４１】
この図１９に示す電源構成の場合、スタンバイ状態時においては、電源トランジスタ３５のゲート−ドレイン間に、高電圧Ｖｐｐレベルの電圧が印加される。アクティブ状態時においては、この電源トランジスタ３５のゲート−ソース間に、電源電圧Ｖｃｃレベルの電圧が印加される。したがって、この電源トランジスタ３５も、内部回路３１のアクティブ状態時よりも、内部回路３１のスタンバイ状態時においてそのゲート絶縁膜に印加される電界が高くなる。したがって、この場合においても、スタンバイ状態時におけるゲート絶縁膜印加電界Ｅｏｘ（スタンバイ）も、アクティブ状態時にゲート絶縁膜に印加される電界Ｅｏｘ（アクティブ）を低くし、この電源トランジスタ３５のゲート絶縁膜の信頼性を保証する必要があり、先の実施の形態１から５と同様の関係式を満たす必要がある。
【０１４２】
電源トランジスタ３７においては、スタンバイ状態時においてゲート−ソース間に、｜Ｖｎｎ｜の電圧が印加され、一方、アクティブ状態時においては、ゲート−ドレイン／ソース間に、Ｖｃｃレベルの電圧が印加される。したがって、この接地電圧側の電源トランジスタ３７に対しては、アクティブ状態時におけるゲート絶縁膜の信頼性が保証されれば、十分スタンバイ状態時におけるゲート絶縁膜の信頼性は保証される。したがって、この電源電圧側の電源トランジスタ３５に対し、スタンバイ状態時におけるゲート絶縁膜の信頼性を保証する必要がある。
【０１４３】
図２１は、図１９に示す制御回路３２の構成の一例を示す図である。図２１において、制御回路３２は、高電圧Ｖｐｐを発生するＶｐｐ発生回路３２ａと、電源電圧Ｖｃｃレベルの振幅を有する内部回路活性化信号φＡＣＴを、振幅Ｖｐｐを有する信号に変換するレベル変換回路３２ｂを含む。このレベル変換回路３２ｂは、内部回路活性化信号φＡＣＴを反転するインバータＩＶ５と、高電圧線３２ｃと接地ノードの間に直列に接続されるＭＩＳトランジスタＰＱ３およびＮＱ３と、高電圧線３２ｃと接地ノードの間に直列に接続されるＭＩＳトランジスタＰＱ４およびＮＱ４を含む。ＮチャネルＭＩＳトランジスタＮＱ３のゲートへは、インバータ回路ＩＶ５の出力信号が与えられ、ＮチャネルＭＩＳトランジスタＮＱ４のゲートへは内部回路活性化信号φＡＣＴが与えられる。ＰチャネルＭＩＳトランジスタＰＱ３のゲートはノードＮＤｄに接続され、ＰチャネルＭＩＳトランジスタＰＱ４のゲートはノードＮＤｃに接続される。ノードＮＤｄから、制御信号φＡが出力される。
【０１４４】
この図２１に示す制御回路３２の構成においては、内部回路活性化信号φＡＣＴがＨレベルの活性状態のときには、ＭＩＳトランジスタＮＱ４がオン状態、ＭＩＳトランジスタＮＱ３がオフ状態となり、ノードＮＤｄが、ＭＩＳトランジスタＮＱ４により接地電圧レベルにまで放電され、制御信号φＡが接地電圧レベルとなる。一方、内部回路活性化信号φＡＣＴがＬレベルのときには、ＭＩＳトランジスタＮＱ３がオン状態、ＭＩＳトランジスタＮＱ４がオフ状態となり、ノードＮＤｄは、ＭＩＳトランジスタＰＱ４により高電圧Ｖｐｐレベルにまで充電され、応じて制御信号φＡが高電圧Ｖｐｐレベルとなる。
【０１４５】
Ｖｐｐ発生回路３２ａは、たとえばチャージポンプ回路で構成される。この高電圧Ｖｐｐをバーンインテストモード時に加速する場合には、Ｖｐｐ発生回路３２ａからの高電圧Ｖｐｐの電圧レベルを高くするかまたは外部から高電圧Ｖｐｐを印加する。これにより、電源トランジスタ３５のゲート絶縁膜のスタンバイ状態時における電圧ストレスの加速を行なうことができる。
【０１４６】
以上のように、この発明の実施の形態６に従えば、内部回路への電源電圧供給用の電源トランジスタのゲート絶縁膜のスタンバイ状態時における信頼性を保証するように構成しており、半導体装置の信頼性を改善することができる。
【０１４７】
［実施の形態７］
［負電圧発生回路の構成］
図２２は、負電圧発生回路の構成を概略的に示す図である。図２２において、負電圧発生回路は、チャージポンプ動作により負電圧ＶＢＢを第１の負電圧線４１上に生成するチャージポンプ回路４０と、基準電圧Ｖｒｅｆを発生する基準電圧発生回路４２と、基準電圧Ｖｒｅｆと第２の負電圧線４３上の負電圧ＶＮＮを比較する比較器４４と、比較器４４の出力信号に応答して負電圧線４３から負電圧線４１に電流を流すＮチャネルＭＩＳトランジスタ４５を含む。第１の負電圧線４１に安定化のための容量４６が設けられる。
【０１４８】
基準電圧発生回路４２は、バーンインモード指示信号ＴＥに従ってその基準電圧Ｖｒｅｆの電圧レベルを切換える。基準電圧Ｖｒｅｆが、第２の負電圧線４３上の負電圧ＶＮＮが基準電圧Ｖｒｅｆよりも高い場合には、比較器４４の出力信号がハイレベルとなり、ＭＩＳトランジスタ４５のコンダクタンスが大きくなり、第２の負電圧線４３から第１の負電圧線４１に電流が流れ、この負電圧ＶＮＮの電圧レベルが低下される。一方、負電圧ＶＮＮが基準電圧Ｖｒｅｆよりも低い場合には、ＭＩＳトランジスタ４５はオフ状態であり、この負電圧線４１および４３の間で電流は流れない。したがって、この負電圧ＶＮＮは、基準電圧Ｖｒｅｆの電圧レベルに保持される。
【０１４９】
図２３は、図２２に示す基準電圧発生回路４２の構成の一例を示す図である。図２３において、基準電圧発生回路４２は、接地ノードとノードＮＤｆの間に直列に接続される抵抗素子４２ａおよび４２ｂと、ノードＮＤｆと第１の負電圧線４１の間に接続される定電流源４２ｃと、抵抗素子４２ａおよび４２ｂの間の接続ノードＮＤｅの電圧Ｖｒｅｆａをテストモード指示信号ＺＴＥに従ってノードＮＤｇに伝達するトランスファゲート４２ｄと、ノードＮＤｆの電圧Ｖｒｅｆｂをテストモード指示信号ＴＥに従ってノードＮＤｇに伝達するトランスファゲート４２ｅを含む。
【０１５０】
これらのテストモード指示信号ＴＥおよびＺＴＥは、互いに相補な信号であり、振幅ＶＣＣ−ＶＢＢを有する。スタンバイ状態でのバーンインモードのテストモード指示信号ＴＥが電源電圧ＶＣＣレベル、補のテストモード指示信号ＺＴＥが負電圧ＶＢＢレベルとなり、基準電圧Ｖｒｅｆｂが基準電圧Ｖｒｅｆとして選択される。このスタンバイ状態のバーンインモード以外においては、補のテストモード指示信号ＺＴＥが電源電圧ＶＣＣレベル、テストモード指示信号ＴＥが負電圧ＶＢＢレベルとなり、基準電圧Ｖｒｅｆａが、基準電圧Ｖｒｅｆとして選択される。
【０１５１】
定電流源４２ｃが流す電流をＩとすると、基準電圧Ｖｒｅｆａは、−Ｉ・Ｒ１で表わされ、基準電圧Ｖｒｅｆｂは、−Ｉ・（Ｒ１＋Ｒ２）で表わされる。ここで、Ｒ１およびＲ２は、それぞれ抵抗素子４２ａおよび４２ｂの抵抗値を示す。
【０１５２】
この図２３に示す基準電圧発生回路４２を利用することにより、スタンバイ状態時における負電圧ＶＮＮの加速を行なうことができる。
【０１５３】
［高電圧発生回路の構成］
図２４は、この発明の各実施の形態においてスタンバイ状態時におけるバーンインを行なうための高電圧発生回路の構成を概略的に示す図である。図２４において、高電圧発生回路は、チャージポンプ動作により高電圧線５１上に高電圧ＶＣＨ（またはＶｐｐ）を生成するチャージポンプ回路５０と、高電圧線５１上の電圧ＶＣＨ（またはＶｐｐ）を動作電源電圧として受けて基準電圧Ｖｒｅｆｐを生成する基準電圧発生回路５２と、高電圧線５１上の高電圧ＶＣＨ（またはＶｐｐ）と基準電圧Ｖｒｅｆｐとを比較する比較器５４を含む。
【０１５４】
この比較器５４の出力信号φＯＳＣによりチャージポンプ回路５０に含まれる発振回路の発振動作が制御される。したがって、この比較器５４は、デジタル的に動作し、その出力信号φＯＳＣをＨレベルまたはＬレベルに設定する。基準電圧発生回路５２は、テストモード指示信号ＴＥに従って基準電圧Ｖｒｅｆｐの電圧レベルを切換える。テストモード指示信号ＴＥは、高電圧ＶＣＨ（またはＶｐｐ）と接地電圧Ｖｓｓの間で変化する。
【０１５５】
この図２４に示す高電圧発生回路の構成において、高電圧線５１上の高電圧ＶＣＨ（またはＶｐｐ）が基準電圧Ｖｒｅｆｐよりも高い場合には、比較器５４は、Ｈレベルの信号を出力し、チャージポンプ回路５０のチャージポンプ動作を停止させる（内部の発振回路の発振動作を停止させる）。
【０１５６】
一方、高電圧ＶＣＨ（またはＶｐｐ）が基準電圧Ｖｒｅｆｐよりも低い場合には、比較器５４は、出力信号φＯＳＣをＬレベルに設定する。応じてチャージポンプ回路５０がチャージポンプ動作を開始し、高電圧線５１上に電荷を供給し、高電圧ＶＣＨの電圧レベルを上昇させる。したがって、この高電圧ＶＣＨ（またはＶｐｐ）は、基準電圧Ｖｒｅｆｐにほぼ等しい電圧レベルとなる。
【０１５７】
図２５は、図２４に示す基準電圧発生回路５２の構成の一例を示す図である。図２５において、基準電圧発生回路５２は、高電圧線５１とノードＮＤｈの間に接続される低電流源５２ａと、ノードＮＤｈと接地ノードの間に直列に接続される抵抗素子５２ｂおよび５２ｃと、補のテストモード指示信号ＺＴＥが活性状態のＬレベルのときに導通し、ノードＮＤｈの基準電圧ＶｒｅｆｃをノードＮＤｊに伝達するトランスファゲート５２ｄと、テストモード指示信号ＴＥが非活性状態のＬレベルのときに導通し、ノードＮＤｉの電圧ＶｒｅｆｄをノードＮＤｊに伝達するトランスファゲート５２ｅを含む。トランスファゲート５２ｄおよび５２ｅは、一例として、ＰチャネルＭＩＳトランジスタで構成される。
【０１５８】
バーンインテストを行なう場合には、テストモード指示信号ＴＥがＨレベル、補のテストモード指示信号ＺＴＥがＬレベルとなり、ノードＮＤｈ上の電圧Ｖｒｅｆｃが、基準電圧Ｖｒｅｆｐとして選択される。このテストモード指示信号ＴＥが非活性状態のときには、トランスファゲート５２ｄがオフ状態となり、一方トランスファゲート５２ｅがオン状態となり、ノードＮＤｉの電圧Ｖｒｅｆｄが基準電圧Ｖｒｅｆｐとして選択される。
【０１５９】
定電流源５２ａの供給する電流がＩとし、抵抗素子５２ｂおよび５２ｃのそれぞれの抵抗値をＲ３およびＲ４とすると、これらの電圧ＶｒｅｆｃおよびＶｒｅｆｄは、次式で表わされる。
【０１６０】
Ｖｒｅｆｃ＝Ｉ・（Ｒ３＋Ｒ４）
Ｖｒｅｆｄ＝Ｉ・Ｒ４
したがって、バーンインテストモード時に、この基準電圧Ｖｒｅｆｐの電圧レベルを上昇させることができ、応じて高電圧ＶＣＨ（またはＶｐｐ）の加速を行なうことができる。
【０１６１】
なお、高電圧発生回路の構成として、図２２に示す構成と同様の構成を利用することができる。すなわち、チャージポンプ回路により高電圧Ｖｐｐ（＝ＶＣＨ）を発生させ、比較器の出力信号に従って高電圧線とこのチャージポンプ回路の出力信号線の間で電流を流す。この場合、ＮチャネルＭＩＳトランジスタ４５に代えてＰチャネルＭＩＳトランジスタが用いられる。
【０１６２】
また、図２２に示す負電圧発生回路の構成に代えて、図２４に示す構成と同様の構成を利用することができる。チャージポンプ回路に負電圧を発生されれば、図２４に示す構成と同様の構成を用いて負電圧ＶＮＮを生成することができる。
【０１６３】
［内部電源回路の構成］
図２６は、この発明の実施の形態１から４において用いられる半導体記憶装置における内部電源電圧を発生する内部電源回路の構成の一例を示す図である。図２６において、内部電源回路は、基準電圧Ｖｒｅｆｓを生成する基準電圧発生回路６０と、基準電圧Ｖｒｅｆｓと内部電源線６１上のアレイ電源電圧Ｖｃｃａとを比較する比較器６２と、比較器６２の出力信号に従って外部電源ノード６５から内部電源線６１へ電流を供給するＰチャネルＭＯＳトランジスタ６３を含む。基準電圧発生回路６０は、テストモード指示信号ＴＥに従って基準電圧Ｖｒｅｆｓの電圧レベルを変更する。
【０１６４】
図２６に示す内部電源回路は、内部降圧回路ＶＤＣであり、内部電源電圧Ｖｃｃａの電圧レベルを基準電圧Ｖｒｅｆｓの電圧レベルに設定する。テストモード指示信号ＴＥは、特に昇圧する必要はなく、電源電圧Ｖｃｃ（周辺電源電圧またはアレイ電源電圧）Ｖｃｃと接地電圧Ｖｓｓの間で変化する。この基準電圧発生回路６０からの基準電圧Ｖｒｅｆｓを、テストモード指示信号ＴＥの活性化時高くすることにより、アレイ電源電圧Ｖｃｃａを高くして、センスアンプを介してビット線のハイレベル電圧ＶＤＨを高くすることができる。
【０１６５】
基準電圧発生回路６０は、図２５に示す基準電圧発生回路と同様の構成を有し、外部電源電圧Ｖｅｘから、安定時この外部電源電圧Ｖｅｘとのレベルに依存しない基準電圧を生成する。この基準電圧Ｖｒｅｆｓは、通常動作モード時にはたとえば１．８Ｖに設定し、バーンインモード時には、たとえば２．５Ｖに設定する。
【０１６６】
なお、バーンインテストは、スタンバイ状態時に行なうが、単にテストモード指示信号ＴＥを活性化し、内部回路をスタンバイ状態に保持するだけで、必要部分のバーンインを行なうことができる。
【０１６７】
【発明の効果】
以上のように、この発明に従えば、スタンバイ状態時にアクティブ状態時よりもゲート絶縁膜印加電界を小さくしており、応じて、このゲート絶縁膜のスタンバイ状態時における信頼性評価値を、アクティブ状態時よりも低くすることにより、スタンバイ状態時における素子の信頼性により、全体の素子の信頼性が決定されるのを防止でき、信頼性の高い半導体装置を実現することができる。ゲート絶縁膜の信頼性は、信頼性評価値が高くなると低くなる。
【０１６８】
また、このワード線に負電圧を印加し、ビット線の電圧を最低値の接地電圧とすることにより、負電圧ワード線方式の半導体記憶装置においても、スタンバイ状態のメモリセルトランジスタのゲート絶縁膜の信頼性を保証することができ、応じて半導体記憶装置全体のゲート絶縁膜の信頼性を保証することができる。
【０１６９】
また、非選択状態での選択ゲートの絶縁膜の電圧ストレスを加速するように構成することにより、確実に、非選択状態の選択ゲートのゲート絶縁膜の信頼性を保証することができる。
【０１７０】
また、選択ゲートの選択状態および非選択状態いずれにおいても、そのゲート絶縁膜の印加電界を加速することにより、通常の電圧ストレス加速試験において、全体の素子のゲート絶縁膜の信頼性を保証することができる。
【０１７１】
また、ビット線の最低電圧が接地電圧レベルよりも高い電圧方式の場合にあっても、非選択状態のメモリセルのゲート絶縁膜の信頼性を保証することができ、応じて全体のゲート絶縁膜の信頼性を保証することができる。
【０１７２】
また、内部回路への電源供給を制御する電流制御トランジスタの高インピーダンス状態時、そのゲート絶縁膜の信頼性評価値を低インピーダンス状態のゲート絶縁膜の信頼性評価値以下となるような電圧を印加することにより、応じて、その高インピーダンス状態時におけるゲート絶縁膜印加電界を、低インピーダンス時のゲート絶縁膜印加電界よりも低くでき、応じて内部回路の非選択時における電源制御トランジスタのゲート絶縁膜の信頼性を保証することができる。
【０１７３】
また、内部回路の電源ノードの電圧よりも高い電圧を印加することにより、内部回路の電源ノードが接地電圧レベルまで放電されても、確実にこの電源制御トランジスタのゲート絶縁膜印加電界の最大値を、信頼性を超えない範囲に設定することができる。
【０１７４】
この電源制御トランジスタのゲート絶縁膜印加電界をオフ状態時において加速することにより、確実に、そのゲート絶縁膜の信頼性を保証することができる。
【０１７５】
電源制御トランジスタがＰＭＩＳトランジスタの場合、確実にスタンバイ時の絶縁特性を保証できる。
【０１７６】
また、複数のサブ回路を含む内部回路に第１および第２の電源供給電圧伝達線が結合される場合、この内部回路の非選択時のサブ回路のトランジスタのゲート絶縁膜の信頼性評価値が、内部回路の選択時のゲート絶縁膜の信頼性評価値以下となるように設定することにより、この内部回路非選択時におけるゲート絶縁膜印加電界を低くすることができ、応じて内部回路のトランジスタのゲート絶縁膜の信頼性を保証することができる。
【０１７７】
また、内部回路の非選択時の電源供給電圧を加速することにより、この内部回路を非選択時におけるトランジスタのゲート絶縁膜印加電界を加速することができ、応じて内部回路非選択時のゲート絶縁膜の信頼性を保証することができる。
【０１７８】
また、これらに対し、そのオン状態時のゲート絶縁膜の信頼性評価値をオフ状態時のそれ以上に設定することにより、この電流制御トランジスタのオフ状態時の印加電界を低くすることができ、応じて電流制御トランジスタのゲート絶縁膜の信頼性を保証することができる。
【０１７９】
また、電源制御トランジスタに、オフ状態時第１の電源供給電圧よりも絶対値の大きな電圧をゲートに受けており、応じて、オフ状態時のゲート絶縁膜印加電界オン状態時よりも大きくなっても、正確にこのオフ状態時におけるゲート絶縁膜の印加電界による絶縁膜破壊を防止することができる。
【図面の簡単な説明】
【図１】  ＮＷＬ方式のワード線およびビット線の印加電圧および信頼性パラメータを示す図である。
【図２】  ゲート絶縁膜の信頼性を示す評価関数を概略的に示す図である。
【図３】  ＮＷＬ方式におけるゲート絶縁膜膜厚と各パラメータの電圧値を示す図である。
【図４】  この発明の実施の形態１における各電圧のサンプル値を一覧に示す図である。
【図５】  この発明の実施の形態１の変更例のメモリセルの構成を示す図である。
【図６】  この発明に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図７】  （Ａ）−（Ｃ）は、この発明の実施の形態２におけるバーンイン動作モードの基本的動作モードを示す図である。
【図８】  この発明の実施の形態３に従うＢＳＧ方式の半導体記憶装置のゲート絶縁膜膜厚と各パラメータの電圧の関係を示す図である。
【図９】  この発明の実施の形態３におけるＢＳＧ方式の半導体記憶装置の電圧例を一覧にして示す図である。
【図１０】  （Ａ）−（Ｃ）は、この発明の実施の形態３の半導体記憶装置のバーンイン動作モードの基本的モードを示す図である。
【図１１】  この発明の実施の形態５に従う半導体装置の構成を概略的に示す図である。
【図１２】  図１１に示す半導体装置の動作を示す信号波形図である。
【図１３】  （Ａ）は、図１１に示す電源トランジスタの変更例を示し、（Ｂ）は、この変更例の動作を示す信号波形図である。
【図１４】  図１１に示すインバータ回路の構成を示す図である。
【図１５】  図１１に示す半導体装置の第１のバーンイン動作モード時の電圧波形を示す図である。
【図１６】  図１１に示す半導体装置の第２のバーンイン動作モード時の電圧波形を示す図である。
【図１７】  この発明の実施の形態５に従う半導体装置の変更例の構成を概略的に示す図である。
【図１８】  図１７に示す半導体装置の動作を示す信号波形図である。
【図１９】  この発明の実施の形態６の半導体装置の構成を概略的に示す図である。
【図２０】  図１９に示す半導体装置の動作を示す信号波形図である。
【図２１】  図１９に示す制御回路の構成を示す図である。
【図２２】  この発明の実施の形態７における負電圧発生回路の構成を概略的に示す図である。
【図２３】  図２２に示す基準電圧発生回路の構成の一例を示す図である。
【図２４】  この発明の実施の形態７における高電圧発生回路の構成を概略的に示す図である。
【図２５】  図２４に示す基準電圧発生回路の構成の一例を示す図である。
【図２６】  この発明の実施の形態７における内部電源電圧発生回路の構成の一例を示す図である。
【図２７】  従来のＤＲＡＭセルの構造を概略的に示す図である。
【図２８】  （Ａ）は、従来のＮＷＬ方式のＤＲＡＭセルの印加電圧を示し、（Ｂ）は、ワード線およびビット線の電圧波形を示す図である。
【図２９】  （Ａ）は、従来のＢＳＧ方式のＤＲＡＭセルの印加電圧を示し、（Ｂ）は、ＢＳＧ方式のメモリセルにおけるビット線およびワード線の電圧波形を示す図である。
【図３０】  従来のＤＲＡＭセルのワード線およびビット線の電圧ならびに信頼性保証のパラメータを示す図である。
【図３１】  従来のＮＷＬ方式の信頼性保証パラメータならびにゲートの印加電圧を示す図である。
【図３２】  従来のＢＳＧ方式のＤＲＡＭセルの信頼性パラメータおよびゲートの印加電圧を示す図である。
【図３３】  従来のＤＲＡＭセルのゲート酸化膜膜厚とゲート印加電圧の関係を示す図である。
【符号の説明】
Ｑ１−Ｑ６  ＭＩＳトランジスタ、１  メモリアレイ、２  行系回路、３  列系回路、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＬＰ  ビット線対、４  テストモード検出回路、５  バーンインテスト制御回路、ＩＶ１−ＩＶ４  インバータ回路、ＶＤＣ♯１，ＶＤＣ♯２  内部電源回路、１０，１１  電源線、１２  電源制御回路、１３，１５  電源トランジスタ、ＰＱ１，ＰＱ２，ＮＱ１，ＮＱ２ＭＩＳトランジスタ、２０，２１  接地線、２２  負電圧発生回路、２３  電源トランジスタ、３１  内部回路、３２，３３  制御回路、３４  内部電源ノード、３７  電源トランジスタ、３６  内部接地ノード、３２ａ  Ｖｐｐ発生回路、３２ｂ  レベル変換回路、４０  チャージポンプ回路、４１，４３  負電圧線、４２  基準電圧発生回路、４４  比較器、４５  ＭＩＳトランジスタ、５０  チャージポンプ回路、５１  高電圧線、５２  基準電圧発生回路、５４  比較器、６０  基準電圧発生回路、６１  内部電源線、６２  比較器、６３  ＭＩＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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