(57)【特許請求の範囲】
【請求項１】
半導体基板内にホウ素またはホウ素化合物をドーパントとして用いてウェルを形成するステップと、
前記ウェル内の前記半導体基板の表面下部にデカボランをイオン注入して第１パンチストップ層を形成するステップと、
前記半導体基板の溶融点より低い第１温度で第１アニーリングを行うステップと、
前記第１パンチストップ層上にエピ層を形成するステップと、
前記エピ層上に前記第１温度より低い第２温度範囲でゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成するステップと、
前記ゲート電極の両側エッジに整列される第１ソース／ドレーン領域を形成するステップと、
前記第１ソース／ドレーン領域の下部に前記ウェルと同じドーパントとしてホウ素またはホウ素化合物をイオン注入して、第２パンチストップ層を形成するステップと、
前記第１ソース／ドレーン領域に接続しながら前記第１ソース／ドレーン領域より深い第２ソース／ドレーン領域を形成するステップと、
前記第１及び第２パンチストップ層の拡散を抑制する温度で第２アニーリングを行うことによって、前記第１及び第２ソース／ドレーン領域内ドーパントを活性化させるステップと、を含んでなることを特徴とするデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項２】
前記ウェルを形成した後、
前記ウェルの上部に前記ウェルと同じ導電型のフィールドストップ層を形成するステップをさらに含むことを特徴とする請求項１に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項３】
前記第１アニーリングは、急速アニーリング、またはスパイク急速アニーリングの中から選択される一つで行われることを特徴とする請求項１に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項４】
前記第２アニーリングは、６００℃乃至１０００℃の急速アニーリング、３００℃乃至７５０℃の炉アニーリング、または６００℃乃至１１００℃のスパイク急速アニーリングの中から選択される一つで行われることを特徴とする請求項１に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項５】
前記ゲート酸化膜とゲート電極とを順に形成するステップは、前記ゲート電極の形成後に露出される前記ゲート酸化膜と前記ゲート電極とを再酸化させるステップをさらに含むことを特徴とする請求項１に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項６】
前記再酸化させるステップは、急速酸化法により行われ、その最高温度を７５０℃乃至９５０℃に制限することを特徴とする請求項５に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項７】
前記再酸化させるステップは、加熱炉による熱酸化法によりなされ、その最高温度を６５０℃乃至８００℃に制限することを特徴とする請求項５に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項８】
前記ゲート酸化膜を形成するステップは、シリコン熱酸化膜、窒化酸化膜、高誘電率膜、またはシリコン熱酸化膜と高誘電率膜の積層膜の中から選択されるいずれか一つにより形成することを特徴とする請求項１に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項９】
前記シリコン熱酸化膜は、６５０℃乃至７５０℃の温度で形成し、前記窒化酸化膜は、６５０℃乃至７５０℃の温度でシリコン熱酸化膜を形成した後、前記シリコン熱酸化膜を窒素プラズマ、またはアンモニアプラズマ処理して形成し、前記高誘電率膜は、３００℃乃至６５０℃の温度で蒸着した後、４００℃乃至７００℃で炉アニーリングして形成するか、または３００℃乃至６５０℃の温度で蒸着した後、６００℃乃至８００℃で急速アニーリングして形成することを特徴とする請求項８に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【請求項１０】
前記第２ソース／ドレーン領域上に第３ソース／ドレーン領域を選択的にエピタキシャル成長させるステップをさらに含むことを特徴とする請求項１に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、チャネル長さが１００ｎｍ以下である超薄型エピチャネルを有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、ＭＯＳＦＥＴ、またはＭＩＳＦＥＴのようなトランジスタにおいて、ゲート電極及びゲート酸化膜下部の半導体基板の表面地域は、ゲート電極に電圧が印加された状態で、ソース／ドレーンに印加した電界により電流が流れるようにする役割をし、これによってこの地域をチャネルという。
また、これらトランジスタの特性は、チャネルのドーパント濃度により決定され、ドーパント濃度によってトランジスタのしきい電圧（Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ；  ＶＴ）、ドレーン電流（Ｉｄ）などの諸般の特性が左右されるので、チャネルの精密なドープが非常に重要となる。
【０００３】
このようなチャネルのドープ方法には、イオン注入法によるウェルイオン注入とチャネルイオン注入（またはしきい電圧イオン注入）が広く用いられており、上述したイオン注入法で形成可能なチャネル構造は、チャネル内で深さ方向に一定濃度を有するフラットチャネル、特定の深さでチャネルが形成される埋め込みチャネル、表面濃度が低く、かつ深さ方向に濃度が増加するレトログレードチャネル（ｒｅｔｒｏｇｒａｄｅ  Ｃｈａｎｎｅｌ）などがある（例えば、非特許文献１参照）。
【０００４】
上述したチャネルの中で、チャネル深さ０．２μｍ以下の高性能マイクロプロセッサ等に採用されるチャネルは、インジウム（Ｉｎ）、砒素（Ａｓ）、アンチモン（Ｓｂ）のような、重元素イオン注入（ｈｅａｖｙ  ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）によって形成されるレトログレードチャネルが広く用いられており、レトログレードチャネルは、表面ドーパント濃度が低くて表面移動度が増加される効果を見せるので、高い駆動電流特性を有する高性能素子に適用している。
【０００５】
しかし、チャネル長さが縮小されることによって要求されるチャネル深さはより一層薄くなるべきであり、イオン注入方法のみでチャネル深さが５０ｎｍ以下であるレトログレードチャネルを具現するのに限界がある。
このような要求を満たすため、チャネルドープ層上にエピ層を形成させたエピチャネル構造が提案された。
【０００６】
図１は、従来の技術に係るエピチャネル構造の半導体素子を示す断面図である。
図１に示すように、導体基板１１上にゲート酸化膜１２とゲート電極１３が形成され、ゲート酸化膜１２の下部の半導体基板１１にエピ層１４とチャネルドープ層１５とからなるエピチャネルが形成され、エピチャネルの両側に高農度ソース／ドレーン拡張領域（Ｓｏｕｒｃｅ／Ｄｒａｉｎ  ｅｘｔｅｎｓｉｏｎ；  ＳＤＥ）１６とソース／ドレーン領域１７が形成される。
【０００７】
しかし、上述した従来の技術は、エピ層形成工程及び後続熱工程によるチャネルドープ層１５のドーパント損失及び拡散を制御するのが困難であるため、エピチャネル構造の半導体素子が目的とする向上したオンオフ電流（ｏｎ／ｏｆｆ  Ｃｕｒｒｅｎｔ）特性を具現できないという問題がある。
これを解決するため、図２のように階段型にデルタドープされたエピチャネルを具現する方法が提案された。
【０００８】
図２は、デルタドープされたエピチャネルのＴＥＤ（Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ）、または熱履歴（Ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）によるドーププロファイルの変化を示す図面であって、ゲート酸化膜Ｇｏｘ下部のエピチャネルの階段型デルタドーププロファイルがＴＥＤ、または熱履歴により理想的なデルタドーププロファイルＰ１を維持できず、ドーププロファイルが広くなる現像Ｐ２が発生する。
【０００９】
したがって、ドープド（ｄｏｐｅｄ）及びアンドープド（ｕｎｄｏｐｅｄ）エピ層にデルタドープされてエピチャネルを形成しても、ＴＥＤ、または熱履歴によりドーパントが拡散（Ｄ）することによって、チャネル深さが３０ｎｍ以下であるデルタドープされたエピチャネルを具現するのに限界がある。
このような問題を改善する一つの方法に極低エネルギー（ｕｌｔｒａＬｏｗ  ｅｎｅｒｇｙ）イオン注入によって、要求する濃度のデルタドープされたチャネルドープ層を形成した後、瞬間的にレーザーアニーリング（Ｌａｓｅｒ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ；ＬＴＡ）することによって、デルタドープされたチャネルドープ層の拡散を抑制する方法が提案された（図３、図４参照）。
【００１０】
図３及び図４は、極低エネルギーイオン注入とレーザーアニーリング（ＬＴＡ）によるエピチャネルを有する半導体素子の製造方法を説明するための工程断面図である。
図３に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造のフィールド酸化膜２２が形成された半導体基板２１にｐ型ドーパントをイオン注入して深いｐ型ウェル２３を形成し、連続して極低エネルギー（１ｋｅＶ）のホウ素イオンをイオン注入して、デルタドープされチャネルドープ層２４を形成する。
【００１１】
次いで、半導体基板２１表面の非晶質化のためのイオン注入工程（Ｐｒｅ−Ａｍｏｒｐｈｉｚａｔｉｏｎ）なしに直に０．３６Ｊ／ｃｍ２ないし０．４４Ｊ／ｃｍ２のレーザーアニーリング（ＬＴＡ）を行う。この結果は、図４から分かるように、レーザーアニーリングによりチャネルドープ層２４内のホウ素の再分布がなされるが、ＴＥＤが抑制されたチャネルドープ層２４Ａに改質される。
【００１２】
図４に示すように、チャネルドープ層２４Ａ上に６００℃乃至８００℃でエピ層２５を５０Å乃至３００Åの厚さに選択的にエピ成長させてＳＳＲエピチャネル構造を形成する。
一方、レーザーアニーリングの他に急速アニーリング（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ；  ＲＴＡ）によってデルタドープされたチャネルドープ層のＴＥＤを抑制できる。
【００１３】
図５は、１ｋｅＶでホウ素イオン（Ｂ＋）がドープされた試片上に選択的にエピ成長により形成されたＳＳＲエピチャネルのドーププロファイルを示すグラフあり、図６は、５ｋｅＶでホウ素イオン（Ｂ＋）がドープされた試片上に選択的にエプ成長により形成されたＳＳＲエピチャネルのドーププロファイルを示すグラフである。
図５及び図６に示すように、極低エネルギーイオン注入により形成したＳＳＲエピチャネルのドーププロファイルにおいて、イオン注入エネルギーが低いほどデルタドープの分布範囲が狭くなり、このような狭い分布のデルタドープは、素子の接合キャパシタンスを相当に減少させることができ、また接合漏れ電流を減少させるので、低電力高効率の半導体素子を製造することにおいて核心技術と言える。
【００１４】
しかし、極低エネルギーのイオン注入は、極低エネルギーにおけるイオン注入ソースであるイオンビーム抽出の困難さによって、使用可能なエネルギーが制限されるという短所があり、ＳＳＲエピチャネルのためのドーププロファイルを具現するために工程時間が長くなる問題がある。
【００１５】
【非特許文献１】
Ｙｏｎｇｓｕｎ  Ｓｏｈｎ  ｅｔ．Ａｌ．、Ｉｏｎ  ＩｍｐｌａｎｔＣｏｎｆｅｒｅｎｅｃｅ  ２００１「Ｕｌｔｒａ−ｓｈａｌｌｏｗ  Ｓｕｐｅｒ−Ｓｔｅｅｐ−Ｒｅｔｒｏｇａｔｉｏｎ  Ｃｈａｎｎｅｌ  Ｄｏｐｉｎｇ  ｆｏｒ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｓｕｂ−１００ｎｍ  ＭＯＳＦＥＴ」。
【００１６】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、極低エネルギーイオン注入法による使用可能なエネルギーの限界を解消し、長時間の工程で要求される極低エネルギーイオン注入法の生産性低下を改善するのに好適なエピチャネル構造を有する半導体素子の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法は、半導体基板内にホウ素またはホウ素化合物をドーパントとして用いてウェルを形成するステップと、前記ウェル内の前記半導体基板の表面下部にデカボランをイオン注入して第１パンチストップ層を形成するステップと、前記半導体基板の溶融点より低い第１温度で第１アニーリングを行うステップと、前記第１パンチストップ層上にエピ層を形成するステップと、前記エピ層上に前記第１温度より低い第２温度範囲でゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成するステップと、前記ゲート電極の両側エッジに整列される第１ソース／ドレーン領域を形成するステップと、前記第１ソース／ドレーン領域の下部に前記ウェルと同じドーパントとしてホウ素またはホウ素化合物をイオン注入して、第２パンチストップ層を形成するステップと、前記第１ソース／ドレーン領域に接続しながら前記第１ソース／ドレーン領域より深い第２ソース／ドレーン領域を形成するステップと、前記第１及び第２パンチストップ層の拡散を抑制する温度で第２アニーリングを行うことによって、前記第１及び第２ソース／ドレーン領域内ドーパントを活性化させるステップと、を含んでなることを特徴とする。
【００２０】
前記ウェルを形成した後、前記ウェルの上部に前記ウェルと同じ導電型のフィールドストップ層を形成するステップをさらに含むことを特徴とする。前記第２ソース／ドレーン領域上に第３ソース／ドレーン領域を選択的にエピタキシャル成長させるステップをさらに含むことを特徴とする。前記チャネルドープ層形成後になされるゲート酸化膜、ゲート電極、第１及び第２ソース／ドレーン領域の形成は、前記チャネルドープ層の拡散を抑制する温度範囲でなされることを特徴とする。
【００２１】
【発明の実施の形態】
次に、本発明に係るデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００２２】
本発明は、超薄型ＳＳＲエピチャネル構造を具現する方法であって、低エネルギーイオン注入よりもドーパント分布の幅を極端的に減らすことができ、低エネルギーイオン注入時より工程時間を短縮することによって優れた生産性を有するデカボランイオン注入法をエピチャネルドープに応用することによって、低エネルギーイオン注入法より向上した特性及び生産性を有する超薄型ＳＳＲエピチャネルを形成方法を提案する。
【００２３】
本発明で適用しようとするイオン注入ソースであるデカボラン（Ｄｅｃａｂｏｒａｎｅ）は、分子式がＢ１０Ｈ１４である質量が大きい分子であり、イオン化された時１０個のホウ素原子を含む分子イオンを提供するので、デカボランはホウ素注入用物質の優れた供給ソースである化合物である。
特に、デカボランイオンビームは、１原子からなるホウ素イオンビームを注入できる電流単位当たりのホウ素イオン注入量の１０倍を注入できるので、このようなデカボランイオンビームは、浅い深さの接合を生成するのに用いられる高い注入量／低エネルギーイオン注入工程に適合している。
【００２４】
また、デカボランイオンビームは、イオン注入される試片（ｗｏｒｋ  ｐｉｅｃｅ）表面で、本来のビームエネルギーのおおよそ１／１１の夫々のホウ素原子に分割されるので、注入量が同等な１原子からなるホウ素イオンビームエネルギーの１１倍のエネルギーで伝送される時、ホウ素イオン注入時とほとんど同じイオン注入深さを有するようになる。このような特徴によって、デカボランイオンビームは、低エネルギーイオンビーム抽出の困難さなしに用いることができる長所がある。
【００２５】
上述したデカボラン分子（Ｂ１０Ｈ１４）をイオン化してＢ１０Ｈ１４＋形態の質量の大きいイオンをイオン注入する場合、同じイオン注入エネルギーでそのイオン注入深さがホウ素に比べて１／１１程度に非常に浅いドープ層を形成できる。
また、ホウ素イオン注入に比べてより高い加速エネルギーを用いてもより一層浅いドープ層を形成でき、ホウ素イオン注入に比べて１０％注入量のデカボランのイオン注入でも、同じドーズ量のホウ素を試片内に注入する効果もある。
【００２６】
図７は、各々ホウ素イオン（Ｂ＋）、ＢＦ２＋、Ｂ１０Ｈ１４＋がシリコン基板にイオン注入された時の基板内のホウ素濃度の分布を示すグラフである。
図７において、横座標は基板内の深さを示し、縦座標はホウ素の濃度を示す。
そして、カーブｐ３、ｐ４、そしてカーブｐ５は、ホウ素イオン（Ｂ＋）、ＢＦ２＋、Ｂ１０Ｈ１４＋の場合を示す。ここで、ホウ素イオンのイオン注入は、５ｋｅＶの加速エネルギーと１×１０１４／ｃｍ２のドーズからなり、ＢＦ２＋のイオン注入は、５ｋｅＶの加速エネルギーと１×１０１４／ｃｍ２のドーズからなり、Ｂ１０Ｈ１４＋のイオン注入は、５ｋｅＶの加速エネルギーと１×１０１３／ｃｍ２のドーズからなる。
【００２７】
ホウ素イオンのイオン注入時、ホウ素イオンは基板内に深くイオン注入され、１０ｎｍより深い位置にプロファイルのピック値が位置する。ＢＦ２＋の場合とＢ１０Ｈ１４＋のイオン注入時には、共通的に約３ｎｍにプロファイルのピック値が位置し、より深い位置では急速にホウ素の濃度が減少する。
そして、カーブｐ３とｐ４は、互いに異なる減少プロファイルを示しており、カーブｐ３は、ホウ素がより狭い分布を示し、カーブｐ３とカーブｐ４とを比較すると、カーブｐ３のピック高さはカーブｐ４のピック高さより高い。これは、Ｂ１０Ｈ１４＋のイオン注入時、ＢＦ２＋のイオン注入ドーズの１／１０の注入量（ｄｏｓｅ）で同じホウ素のイオン注入量が得られることを意味する。
【００２８】
Ｂ１０Ｈ１４＋とＢＦ２＋イオンは、同じ加速エネルギーでイオン注入される。同じ加速エネルギーでイオン注入がなされる時、Ｂ１０Ｈ１４＋は、ＢＦ２＋より浅くイオン注入できることが分かる。また、同じ深さにホウ素をイオン注入する場合、Ｂ１０Ｈ１４＋のための加速エネルギーは、ＢＦ２＋の加速エネルギーより高くセッティングできることが分かる。
【００２９】
図８は、Ｂ１０Ｈ１４＋とＢＦ２＋を殆ど同じ深さにイオン注入した場合の実験結果であって、横座標は、基板内の深さを、縦座標は、ホウ素濃度を示す。カーブｐ７は、１０ｋｅＶの加速エネルギーと１×１０１３／ｃｍ２の注入量でＢ１０Ｈ１４＋をイオン注入した時の結果であり、カーブｐ８は、５ｋｅＶの加速エネルギーと１×１０１４／ｃｍ２の注入量でＢＦ２＋をイオン注入した時の結果である。図に示すように、カーブｐ７とカーブｐ８とは同じ分布を示す。結局、イオン注入ソースにＢ１０Ｈ１４＋を用いてホウ素をイオン注入する場合、その加速エネルギーは、イオン注入ソースにＢＦ２＋を用いたイオン注入の加速エネルギーの２倍となる。
【００３０】
上述したように、Ｂ１０Ｈ１４＋（以下、「デカボラン」と記す）イオン注入で非常に効率的に極度に浅いドープが可能であり、特に、超薄型ＳＳＲエピチャネル形成に適用する時、極低エネルギーイオン注入法よりドープ幅が狭いＳＳＲドープが可能な長所があるので、極度に非常に浅いソース／ドレーン構造のトランジスタ性能改善効果が大きい。
【００３１】
図９乃至図１３は、本発明の第１の実施例に係るｎＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
図９に示すように、半導体基板３１の所定部分にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）、またはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）工程を通して素子隔離のためのフィールド酸化膜３２を形成した後、半導体基板３１にｐ型ドーパントをイオン注入して深いｐ型ウェル３３を形成し、続いてｐ型ドーパントをイオン注入してｐ型ウェル３３より浅いｐ型フィールドストップ層３４を形成する。ここで、ｐ型ウェル３３とｐ型フィールドストップ層３４を形成するためのｐ型ドーパントにはホウ素を用いる。
【００３２】
次いで、ｐ型ドーパントとしてデカボランイオン（Ｂ１０Ｈ１４＋）をイオン注入して、半導体基板３１の表面から１０ｎｍ乃至５０ｎｍ深さの浅いｐ型ｎチャネルドープ層３５を形成する。
【００３３】
次に、図１０に示すように、ｐ型ｎチャネルドープ層３５の形成のためのイオン注入時のイオン衝突（ｉｏｎ  ｂｏｍｂａｒｄｍｅｎｔ）によって発生する半導体基板３１の表面の結晶欠陥を回復させ、ｐ型ｎチャネルドープ層３５内に注入されたドーパントが結晶内で隣接したシリコン原子と安定な結合を形成するようにし、かつドーパント拡散を最大に抑制するためにシリコン溶融点（１４１４℃）以下の温度で急速アニーリング、またはスパイク急速アニーリングのような回復アニーリング工程を行う。
【００３４】
ここで、スパイク急速アニーリング（ＳＲＴＡ）は、短い時間内に常温で目標温度まで温度を増加させた後、目標温度で遅延なしに直ちに常温に温度を下げるアニーリング工程（ランピング率（ｒａｍｐｉｎｇ  ｒａｔｅ）：１５０℃／ｓｅｃ以上、遅延時間：１ｓｅｃ以下）を言う。
好ましくは、急速アニーリング（ＲＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）は、シリコンの溶融点である１４１４℃より低いながら結晶欠陥を回復させることのできる温度、例えば９５０℃乃至１１５０℃の範囲で行う。
【００３５】
結局、回復アニーリングを介して、ｐ型ｎチャネルドープ層３５は、イオン注入されたドーパントと半導体基板３１内のシリコンとが安定した結合を形成しながら結晶欠陥が除去された層に改質される。すなわち、アニーリング時に、デカボランの中の水素が抜けて、ドーパントであるホウ素とシリコンとが安定した結合をなす。
次いで、回復アニーリング後にｐ型ｎチャネルドープ層３５上に生成された自然酸化膜（ｎａｔｉｖｅ  ｏｘｉｄｅ）（図示せず）を除去するため、水素雰囲気で表面処理工程を行う。この場合、水素雰囲気で表面処理すると、水素（Ｈ２）が自然酸化膜（ＳｉＯ２）と反応してＨ２Ｏなどに揮発されることによって自然酸化膜が除去され、表面処理時温度は、ｐ型ｎチャネルドープ層３５内のドーパントの拡散を防止する温度が好ましい。
【００３６】
次に、図１１に示すように、自然酸化膜が除去された半導体基板３１、好ましくは、ｐ型ｎチャネルドープ層３５上に選択的にエピタキシャル成長法（Ｓｅｌｅｃｔｉｖｅｌｙ  Ｅｐｉｔａｘｉｉａｌ  Ｇｒｏｗｔｈ；  ＳＥＧ）で５ｎｍないし３０ｎｍ厚さのエピ層３６を成長させる。
上述したように、回復アニーリングによりｐ型ｎチャネルドープ層３５が化学的に安定した非常に薄いｐ型ｎチャネルドープ層３５Ａに活性化されることによって、水素雰囲気での表面処理及びエピ層３６成長時にもドーパントの損失及び再分布が最小化されたＳＳＲデルタドーププロファイルを有するＳＳＲエピチャネル構造が形成される。
【００３７】
次いで、図１２に示すように、ＳＳＲエピチャネル構造、例えば、デカボランイオン注入で形成されたｐ型ｎチャネルドープ層３５Ａが下部に位置するエピ層３６上に６５０℃乃至７５０℃の温度範囲でゲート酸化膜３７を形成する。この場合、ゲート酸化膜３７を形成する温度範囲を相対的に低温とするが、ｐ型ｎチャネルドープ層３５Ａ内のドーパントの再分布及び拡散を抑制するためである。
このため、ゲート酸化膜３７には、低温で形成される酸化膜（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；  ＬＴＯ）、窒化酸化膜（Ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ）、高誘電膜、または酸化膜／高誘電膜の積層膜を用い、これらゲート酸化膜３７の形成の時、低温で形成する低熱工程を行うことによって、ｐ型ｎチャネルドープ層３５Ａ内のドーパントの再分布及び拡散を抑制させて、ＳＳＲドーププロファイルを維持させることができる。
【００３８】
例えば、シリコン熱酸化膜は、６５０℃乃至７５０℃の温度で形成し、窒化酸化膜は、６５０℃乃至７５０℃の温度でシリコン熱酸化膜を形成した後、シリコン熱酸化膜を窒素プラズマ、またはアンモニアプラズマ処理して形成し、高誘電率膜は３００℃乃至６５０℃の温度で蒸着した後、４００℃乃至７００℃で炉アニーリングして形成するか、または３００℃乃至６５０℃の温度で蒸着した後、６００℃乃至８００℃で急速アニーリングして形成する。そして、高誘電率膜を用いる場合、高誘電率膜の膜質改善のために熱処理を行う場合、最高温度を３００℃乃至７００℃の範囲に制限する。
次いで、ゲート酸化膜３７上にゲート電極用の導電膜を蒸着及び所定の線幅にパターニングしてゲート電極３８を形成した後、別の感光膜マスク（図示せず）やゲート電極３８をイオン注入マスクにして、低エネルギーで高い注入量のｎ型ドーパント（ｎ＋）をイオン注入して、ｎ＋ソース／ドレーン拡張領域３９を形成する。
【００３９】
ここで、ゲート電極３８を形成するための導電膜は、ポリシリコン膜、ポリシリコン膜と金属膜との積層膜であっても良く、ポリシリコン膜とシリサイド膜との積層膜であっても良い。そして、ｎ＋ソース／ドレーン拡張領域３９を形成するためのｎ型ドーパントには、燐（Ｐ）、または砒素（Ａｓ）を用いる。
【００４０】
次いで、ゲート電極３８を含む全面にスペーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチバックしてゲート電極３８の側壁に接するスペーサ４０を形成する。ここで、スペーサ４０は、窒化膜または酸化膜を用いる。
次いで、別の感光膜マスクやゲート電極３８及びスペーサ４０をイオン注入マスクにして、高い注入量のｎ型ドーパントをイオン注入して、ｎ＋ソース／ドレーン拡張領域３９に電気的に接続するｎ＋ソース／ドレーン領域４１を形成する。この場合、ｎ＋ソース／ドレーン領域４１は、ｎ＋ソース／ドレーン拡張領域３９のイオン注入より深い。
【００４１】
次に図１３に示すように、ｎ＋ソース／ドレーン領域４１とｎ＋ソース／ドレーン拡張領域３９内のドーパントを電気的に活性化させるために活性化アニーリングを行うが、活性化アニーリングは、ｐ型ｎチャネルドープ層３５ａの拡散とｎ＋ソース／ドレーン領域４１とｎ＋ソース／ドレーン拡張領域３９との接合深さが深くなることを同時に抑制する温度で行う。
好ましくは、活性化アニーリングは、６００℃乃至１０００℃の急速アニーリング（ＲＴＡ）、３００℃乃至７５０℃の炉アニーリング、または６００℃乃至１１００℃のスパイク急速アニーリング（ＳＲＴＡ）の中から選択される。
一方、ゲート電極３８及びｎ＋ソース／ドレーン領域４１の形成工程を熱履歴が低い低熱工程を通して行うと、ドーパントの拡散が抑制されたＳＳＲエピチャネル構造を維持させることができる。
【００４２】
上述した実施例において、ｐ型ｎチャネルドープ層３５Ａは、ショットチャネル効果を抑制するパンチストップ層の役割も同時に行う。そして、ｐ型ｎチャネルドープ層３５Ａの最大ドープの深さをｎ＋ソース／ドレーン領域４１の接合の深さより浅くすることによって、ｎ＋−ｐ接合に対する接合キャパシタンス及び接合漏れ電流を減少させる。
【００４３】
図１４乃至図１９は、本発明の第２の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
図１４に示すように、半導体基板５１の所定部分にＳＴＩ、またはＬＯＣＯＳ工程を介して素子隔離のためのフィールド酸化膜５２を形成した後、半導体基板５１上に感光膜を塗布し、露光及び現像によりパターニングして半導体基板５１のｐＭＯＳＦＥＴが形成される領域（以下、「ｐＭＯＳ領域」と記す）を露出させる第１マスク５３を形成する。
【００４４】
次いで、第１マスク５３により露出された半導体基板５１にｎ型ドーパントをイオン注入して深いｎ型ウェル５４を形成し、連続してｎ型ドーパントをイオン注入してｎ型ウェル５４より浅いｎ型フィールドストップ層５５を形成する。
次いで、ｎ型フィールドストップ層５５を形成するためのイオン注入エネルギーより低いエネルギーでｎ型ドーパントをイオン注入することによって、表面から１０ｎｍないし５０ｎｍの深さの浅いｎ型ｐチャネルドープ層５６を形成する。
【００４５】
ここで、ｎ型ドーパントには燐（Ｐ）、または砒素（Ａｓ）を用いる。
次に、図１５に示すように、第１マスク５３を除去した後、再び感光膜を塗布し露光及び現像によりパターニングして、半導体基板５１のｎＭＯＳＦＥＴが形成される領域（以下、「ｎＭＯＳ領域」と記す）を露出させる第２マスク５７を形成する。
次いで、第２マスク５７により露出された半導体基板５１にｐ型ドーパントをイオン注入して深いｐ型ウェル５８を形成し、連続してｐ型ドーパントをイオン注入してｐ型ウェル５８より浅いｐ型フィールドストップ層５９を形成する。
次いで、デカボランイオン（Ｂ１０Ｈ１４＋）をイオン注入して、半導体基板５１の表面から１０ｎｍ乃至５０ｎｍの深さの非常に浅いｐ型ｎチャネルドープ層６０を形成する。
【００４６】
次に、図１６に示すように、第２マスク５７を除去した後、ｎ型ｐチャネルドープ層５６及びｐ型ｎチャネルドープ層６０の形成のためのイオン注入時のイオン衝突によって発生する半導体基板５１表面の結晶欠陥を回復させ、注入されたドーパントが結晶内で隣接したシリコン原子と安定な結合を形成するようにし、かつドーパント拡散を最大に抑制するために、シリコン溶融点（１４１４℃）以下の温度で急速アニーリング（ＲＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）のような回復アニーリング工程を行う。
【００４７】
好ましくは、急速アニーリング（ＲＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）は、シリコンの溶融点である１４１４℃より低いながら結晶欠陥を回復させることのできる温度、例えば９５０℃乃至１１５０℃の範囲で行う。
結局、ｎ型ｐチャネルドープ層５６とｐ型ｎチャネルドープ層６０は、各々イオン注入されたドーパントと半導体基板３１内のシリコンとが安定した結合を形成しながら結晶欠陥が除去された層に改質される。以下、改質されたｎ型ｐチャネルドープ層５６とｐ型ｎチャネルドープ層６０とを図面符号５６Ａ、６０Ａで示す。
【００４８】
次いで、回復アニーリング後、結晶欠陥が除去されたｎ型ｐチャネルドープ層５６ａ及びｐ型ｎチャネルドープ層６０ａ上に回復アニーリング時に生成された自然酸化膜（図示せず）を除去するため、水素雰囲気下で表面処理工程を行う。
この場合、水素雰囲気で表面処理すると、水素（Ｈ２）が自然酸化膜（ＳｉＯ２）と反応してＨ２Ｏなどに揮発されることによって、自然酸化膜が除去される。
【００４９】
次に、図１７に示すように、自然酸化膜が除去された半導体基板５１、好ましくは、ｎ型ｐチャネルドープ層５６Ａ及びｐ型ｎチャネルドープ層６０Ａ上に同時に選択的にエピタキシャル成長法（ＳＥＧ）で５ｎｍ乃至３０ｎｍ厚さのエピ層６１、６２を成長させる。
上述したような回復アニーリングによって、ｎ型ｐチャネルドープ層５６Ａ及びｐ型ｎチャネルドープ層６０Ａが化学的に安定した、非常に浅いｎ型ｐチャネルドープ層５６Ｂ及びｐ型ｎチャネルドープ層６０Ｂに活性化されることによって、水素雰囲気での表面処理及びエピ層６１、６２の成長時にも各々ｎＭＯＳ領域とｐＭＯＳ領域にドーパント損失及び再分布が最小化されたＳＳＲデルタドーププロファイルを有するＳＳＲエピチャネル構造が形成される。
【００５０】
次いで、図１８に示すように、ＳＳＲエピチャネル構造、例えばｎ型ｐチャネルドープ層５６Ｂ及びｐ型ｎチャネルドープ層６０Ｂ上に６５０℃乃至７５０℃の温度範囲でゲート酸化膜６３を形成する。この場合、ゲート酸化膜６３を形成する温度範囲を相対的に低温とするが、その理由はｐ型ｎチャネルドープ層６０Ｂ内のドーパントの拡散を抑制するためである。
このため、ゲート酸化膜６３には低温で形成される酸化膜（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；ＬＴＯ）、窒化酸化膜（Ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ）、高誘電膜、または酸化膜／高誘電膜の積層膜を用い、これらゲート酸化膜６３を形成する時、低温で形成する低熱工程を行うことによって、ｐ型ｎチャネルドープ層６０ｂ内のドーパントの再分布及び拡散を抑制させて、ＳＳＲドーププロファイルを維持させることができる。
【００５１】
例えば、シリコン熱酸化膜は、６５０℃乃至７５０℃の温度で形成し、窒化酸化膜は６５０℃乃至７５０℃の温度でシリコン熱酸化膜を形成した後、シリコン熱酸化膜を窒素プラズマ、またはアンモニアプラズマ処理して形成し、高誘電率膜は３００℃乃至６５０℃の温度で蒸着した後、４００℃乃至７００℃で炉アニーリングして形成するか、または３００℃乃至６５０℃の温度で蒸着した後６００℃乃至８００℃で急速アニーリングして形成する。そして、高誘電率膜を利用する場合、高誘電率膜の膜質改善のための熱処理を行う場合、最高温度を３００℃乃至７００℃の範囲に制限する。
【００５２】
次いで、ゲート酸化膜６３上にゲート電極用導電膜を蒸着及び所定の線幅にパターニングしてゲート電極６４を形成した後、別の感光膜マスク（図示せず）及びゲート電極６４をイオン注入マスクにして、ｐＭＯＳ領域に低エネルギーで高い注入量のｐ型ドーパント（ｐ＋）をイオン注入してｐ＋ソース／ドレーン拡張領域６５を形成し、ｎＭＯＳ領域に低エネルギーで高い注入量のｎ型ドーパントｎ＋をイオン注入して、ｎ＋ソース／ドレーン拡張領域６６を形成する。
ここで、ゲート電極６４を形成するための導電膜には、ポリシリコン膜、ポリシリコン膜と金属膜との積層膜であっても良く、ポリシリコン膜とシリサイド膜との積層膜であっても良い。そして、ｎ＋ソース／ドレーン拡張領域６６を形成するためのｎ型ドーパントには、燐（Ｐ）、または砒素（Ａｓ）を利用し、ｐ＋ソース／ドレーン拡張領域６５を形成するためのｐ型ドーパントには、ホウ素，または二フッ化ホウ素（ＢＦ２）のようなホウ素化合物イオンを用いる。
【００５３】
次いで、ゲート電極６４を含む全面にスペーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチバックして、ゲート電極６４の側壁に接するスペーサ６７を形成する。ここで、スペーサ６７は、窒化膜または酸化膜を用いる。
次いで、別の感光膜マスクやゲート電極６４及びスペーサ６７をイオン注入マスクにして、ｐＭＯＳ領域に高い注入量のｐ型ドーパント（ホウ素、またはホウ素化合物）をイオン注入して、ｐ＋ソース／ドレーン拡張領域６５に電気的に接続されするｐ＋ソース／ドレーン領域６８を形成し、ｎＭＯＳ領域に高い注入量のｎ型ドーパント（燐、たは砒素）をイオン注入して、ｎ＋ソース／ドレーン拡張領域６６に電気的に接続されるｎ＋ソース／ドレーン領域６９を形成する。この場合、ｎ＋ソース／ドレーン領域６９とｐ＋ソース／ドレーン領域６８は、各々ｎ＋ソース／ドレーン拡張領域６６とｐ＋ソース／ドレーン拡張領域６５のイオン注入の深さより深い。
【００５４】
次に図１９に示すように、ｎ＋ソース／ドレーン領域６９、ｎ＋ソース／ドレーン拡張領域６６、ｐ＋ソース／ドレーン領域６８及びｐ＋ソース／ドレーン拡張領域６５内のドーパントを電気的に活性化させるため、活性化アニーリングを行う。
この場合、活性化アニーリングは、ｐ型ｎチャネルドープ層６０ｂの拡散とｐ＋ソース／ドレーン領域６８とｐ＋ソース／ドレーン拡張領域６５との接合深さが深くなることを同時に抑制する温度で行う。
【００５５】
一方、活性化アニーリングの時、ｐ＋ソース／ドレーン領域６８とｐ＋ソース／ドレーン拡張領域６５との接合深さが深くなる温度で行う理由は、ｐ＋ソース／ドレーン領域６８とｐ＋ソース／ドレーン拡張領域６５とがｎ＋ソース／ドレーン領域６９とｎ＋ソース／ドレーン拡張領域６６より拡散変化が激しいためである。
好ましくは、活性化アニーリングは、６００℃乃至１０００℃の急速アニーリング（ＲＴＡ）、３００℃乃至７５０℃の炉アニーリング、または６００℃乃至１１００℃のスパイク急速アニーリング（ＳＲＴＡ）の中から選択される。
【００５６】
一方、ゲート電極６４、ｐ＋ソース／ドレーン拡張領域６５、ｎ＋ソース／ドレーン拡張領域６６、ｐ＋ソース／ドレーン領域６８、ｎ＋ソース／ドレーン領域６９の形成工程を熱履歴が低い低熱工程を通して行うと、ドーパントの拡散が抑制されたＳＳＲエピチャネル構造を維持させることができる。
上述した第２の実施例において、ｎ型ｐチャネルドープ層５６Ｂとｐ型ｎチャネルドープ層６０Ｂは、ショットチャネル効果を抑制するパンチストップ層の役割も同時に行う。そして、ｎ型ｐチャネルドープ層５６Ｂとｐ型ｎチャネルドープ層６０Ｂの最大ドープ深さを各々ｐ＋ソース／ドレーン領域６８とｎ＋ソース／ドレーン領域６９との接合深さより浅くすることによって、ｐ＋−ｎ接合及びｎ＋−ｐ接合各々に対する接合キャパシタンス及び接合漏れ電流を減少させる。
【００５７】
図２０は、本発明の第３の実施例に係るＣＭＯＳＦＥＴを示す構造断面図であって、第１ｎ型パンチストップ層７０、第２ｎ型パンチストップ層７２、第１ｐ型パンチストップ層７１と第２ｐ型パンチストップ層７３を除外した部分は、第２の実施例の構造と同一である。以下、図１９に示す図面符号をそのまま利用し、同じ部分に対する詳細な説明は省略する。
第２の実施例と同様に、ｐＭＯＳ領域には、燐、または砒素がイオン注入された第１ｎ型パンチストップ層７０と第１ｎ型パンチストップ層７０上に成長されたエピ層６１とからなるエピチャネル構造を形成し、ｎＭＯＳ領域には、デカボランイオンがイオン注入された第１ｐ型パンチストップ層７１と第１ｐ型パンチストップ層７１上に成長されたエピ層６２とからなるエピチャネル構造が形成される。
【００５８】
そして、ｐ＋ソース／ドレーン拡張領域６５とｎ＋ソース／ドレーン拡張領域６６との下部に各々第２ｎ型パンチストップドープ層７２と第２ｐ型パンチストップ層７３とを形成する。この場合、第２ｎ型パンチストップ層７２は、第１ｎ型パンチストップ層７０と同じｎ型ドーパント（燐、または砒素）をイオン注入して形成し、第２ｐ型パンチストップ層７３は、デカボランイオン注入により形成された第１ｐ型パンチストップ層７１と異なって、ホウ素、またはホウ素化合物をイオン注入して形成する。
【００５９】
ここで、第２ｎ型パンチストップ層７２と第２ｐ型パンチストップ層７３とは、各々ｐ＋ソース／ドレーン拡張領域６５とｎ＋ソース／ドレーン拡張領域６６との下部に形成するために、ｐ＋ソース／ドレーン領域６８とｎ＋ソース／ドレーン領域６９とを形成する前にドーパントをイオン注入して形成する。
上述した第２ｐ型パンチストップ層７３と第２ｎ型パンチストップ層７２とは、ショットチャネル効果を抑制するパンチストップ層であると共に、チャネルドープ層として作用する。
【００６０】
結局、第３の実施例に係るＣＭＯＳＦＥＴは、二重パンチストップ層構造を有する。このような二重パンチストップ層構造を有するＣＭＯＳＦＥＴは、単一パンチストップ層構造に比べてパンチスルー特性に優れている。
【００６１】
図２１は、本発明の第４の実施例に係るＣＭＯＳＦＥＴを示す断面図であって、エレベイティッドソース／ドレーン領域を除外した部分は第３の実施例の構造と同一である。以下、図１９及び図２０に示す図面符号をそのまま利用して、同じ部分に対する詳細な説明は省略する。
図２１を参照しながら述べると、第３の実施例と同様に、ｐＭＯＳ領域では第１ｎ型パンチストップ層７０と第２ｎ型パンチストップ層７２との二重パンチストップ層構造を有し、ｎＭＯＳ領域では、第１ｐ型パンチストップ層７１と第２ｐ型パンチストップ層７３との二重パンチストップ層構造を有する。そして、各々ｐ＋ソース／ドレーン領域６８とｎ＋ソース／ドレーン領域６９上に追加にエピ層を成長させて、エレベイティッドソース／ドレーン領域７４、７５を形成している。
【００６２】
図２１に示す第４の実施例は、デカボランのイオン注入による二重パンチストップ層を備えることによって、パンチスルー特性を向上させると同時にエレベイティッドソース／ドレーン構造を有するため、ソース／ドレーンの接合抵抗が増加することを抑制する長所がある。
【００６３】
図２２乃至図２７は、本発明の第５の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
図２２に示すように、半導体基板８１の所定部分にＳＴＩ、またはＬＯＣＯＳ工程を通して素子隔離のためのフィールド酸化膜８２を形成した後、半導体基板８１上に感光膜を塗布し、露光及び現像によりパターニングして半導体基板８１のｐＭＯＳＦＥＴが形成される領域（以下、「ｐＭＯＳ領域」と記す）を露出させる第１マスク８３を形成する。
【００６４】
次いで、第１マスク８３により露出された半導体基板８１にｎ型ドーパントをイオン注入して深いｎ型ウェル８４を形成し、連続してｎ型ドーパントをイオン注入してｎ型ウェル８４より浅いｎ型フィールドストップ層８５を形成する。
次いで、ｎ型フィールドストップ層８５を形成するためのイオン注入エネルギーより低いエネルギーでｎ型ドーパントをイオン注入して、表面から１０ｎｍないし５０ｎｍ深さの浅いｎ型ｐチャネルドープ層８６を形成する。ここで、ｎ型ドーパントには、燐（Ｐ）、または砒素（Ａｓ）を利用する。
【００６５】
つぎに、図２３に示すように、第１マスク８３を除去した後、再び感光膜を塗布し、露光及び現像によりパターニングして半導体基板８１のｎＭＯＳＦＥＴが形成される領域（以下、「ｎＭＯＳ領域」と記す）を露出させる第２マスク８７を形成する。
次いで、第２マスク８７により露出された半導体基板８１にｐ型ドーパントをイオン注入して深いｐ型ウェル８８を形成し、続いてｐ型ドーパントをイオン注入してｐ型ウェル８８より浅いｐ型フィールドストップ層８９を形成する。
次いで、デカボランイオン（Ｂ１０Ｈ１４＋）をイオン注入して半導体基板８１の表面から１０ｎｍないし５０ｎｍの深さの非常に浅いｐ型ｎチャネルドープ層９０を形成する。
【００６６】
次に、図２４に示すように、第２マスク８７を除去した後、ｎ型ｐチャネルドープ層８６及びｐ型ｎチャネルドープ層９０の形成のためのイオン注入時のイオン衝突によって発生する半導体基板８１の表面の結晶欠陥を回復させ、注入されたドーパントが結晶内で隣接したシリコン原子と安定な結合を形成するようにしながら、ドーパント拡散を最大に抑制するため、シリコン溶融点（１４１４℃）以下の温度で急速アニーリング（ＲＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）のような回復アニーリング工程を行う。
【００６７】
好ましくは、急速アニーリング（ＲＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）は、シリコンの溶融点である１４１４℃より低いながら結晶欠陥を回復させることのできる温度、例えば９５０℃乃至１１５０℃の範囲で行う。
結局、ｎ型ｐチャネルドープ層８６とｐ型ｎチャネルドープ層９０とは、各々イオン注入されたドーパントと半導体基板８１内のシリコンとが安定した結合を形成しながら、結晶欠陥が除去された層に改質される。以下、改質されたｎ型ｐチャネルドープ層８６とｐ型ｎチャネルドープ層９０とを図面符号８６Ａ、９０Ａで示す。
【００６８】
回復アニーリング後、結晶欠陥が除去されたｎ型ｐチャネルドープ層８６Ａ及びｐ型ｎチャネルドープ層９０Ａ上に回復アニーリングの時に生成された自然酸化膜（図示せず）を除去するため、水素雰囲気で表面処理工程を行う。この場合、水素雰囲気で表面処理すると、水素（Ｈ２）が自然酸化膜ＳｉＯ２と反応してＨ２Ｏなどに揮発されることによって、自然酸化膜が除去される。
【００６９】
次に、図２５に示すように、自然酸化膜が除去された半導体基板８１、好ましくはｎ型ｐチャネルドープ層８６ａ及びｐ型ｎチャネルドープ層９０Ａ上に同時に選択的エピタキシャル成長法（ＳＥＧ）で５ｎｍ乃至３０ｎｍ厚さのエピ層９１、９２を成長させる。
上述したような回復アニーリングによって、ｎ型ｐチャネルドープ層８６Ａ及びｐ型ｎチャネルドープ層９０Ａが化学的に安定した非常に浅いｎ型ｐチャネルドープ層８６Ｂ及びｐ型ｎチャネルドープ層９０Ｂに活性化されることによって、水素雰囲気での表面処理及びエピ層９１、９２の成長時にも、各々ｎＭＯＳ領域とｐＭＯＳ領域とにはドーパント損失及び再分布が最小化されたＳＳＲデルタドーププロファイルを有するＳＳＲエピチャネル構造が形成される。
【００７０】
次に、図２６に示すように、ＳＳＲエピチャネル構造、例えば、ｎ型ｐチャネルドープ層８６Ｂ及びｐ型ｎチャネルドープ層９０Ｂ上に６５０℃乃至７５０℃の温度範囲でゲート酸化膜９３を形成する。この場合、ゲート酸化膜９３を形成する温度範囲を相対的に低温とするが、その理由は、ｐ型ｎチャネルドープ層９０ｂ内のドーパントの拡散を抑制するためである。
このため、ゲート酸化膜９３には、低温で形成される酸化膜（ＬＴＯ）、窒化酸化膜、高誘電膜、または酸化膜／高誘電膜の積層膜を用い、これらゲート酸化膜９３の形成時に低温で形成する低熱工程を行うことによって、ｐ型ｎチャネルドープ層９０Ｂ内のドーパントの再分布及び拡散を抑制させて、ＳＳＲドーププロファイルを維持させることができる。
【００７１】
例えば、シリコン熱酸化膜は、６５０℃乃至７５０℃の温度で形成し、窒化酸化膜は、６５０℃乃至７５０℃の温度でシリコン熱酸化膜を形成した後、シリコン熱酸化膜を窒素プラズマ、またはアンモニアプラズマ処理して形成し、高誘電率膜は、３００℃乃至６５０℃の温度で蒸着した後、４００℃乃至７００℃で炉アニーリングして形成するか、または３００℃乃至６５０℃の温度で蒸着した後、６００℃乃至８００℃で急速アニーリングして形成する。そして、高誘電率膜を利用する場合、高誘電率膜の膜質改善のための熱処理を行う場合、最高温度を３００℃乃至７００℃の範囲に制限する。
【００７２】
次いで、ゲート酸化膜９３上にポリシリコン膜９４、金属膜９５及びハードマスク９６の順に積層する。次いで、図示しないゲートマスクを利用してハードマスク９６、金属膜９５、ポリシリコン膜９４を同時にパターニングするか、ハードマスク９６を先にパターニングした後、金属膜９５とポリシリコン膜９４とを同時にパターニングする方法で、ポリシリコン膜９４と金属膜９５との積層構造からなるゲート電極とハードマスク９６からなるゲートパターンを形成する。
【００７３】
ここで、ポリシリコン膜９４上の金属膜９５は、ゲート電極の比抵抗及び高速動作のために採用したものであって、主にタングステン、タングステンシリサイドを用い、ポリシリコン膜と金属膜との間に拡散防止膜（ｄｉｆｆｕｓｉｏｎ  ｂａｒｒｉｅｒ）を挿入できる。一方、拡散防止膜には、ＷＮ、ＴｉＮなどを利用する。
次いで、ゲート再酸化（Ｇａｔｅ−ｒｅｏｘｉｄａｔｉｏｎ）工程を行って、ゲート電極を形成するためのエッチング工程の際に損傷されたゲート酸化膜９３を回復させる。この場合、ゲート再酸化工程後、ゲート電極をなすポリシリコン膜９４の側面が所定の厚さに酸化されることによって、ゲート電極の両側壁に酸化物（以下、「側壁酸化物」と記す）９７が形成される。
【００７４】
ここで、ゲート再酸化工程は、ゲート電極をエッチングする時、ゲート酸化膜９３に発生したマイクロトレンチ（ｍｉｃｒｏｔｒｅｎｃｈ）及び損失を回復させ、ゲート酸化膜９３の表面に残留するエッチング残渣を酸化させ、ゲート電極のエッジにあるゲート酸化膜９３の厚さを増加させて信頼性を向上させるための目的として行われている。
一方、ゲート再酸化工程を行う場合において、過度な熱工程によるｐ型ｎチャネルドープ層９０Ｂ内のドーパントの拡散によってＳＳＲドーププロファイルが崩壊されることを防止するため、再酸化工程のような熱酸化工程を急速酸化法（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ；  ＲＴＯ）で行う場合、その最高温度を７５０℃乃至９５０℃に制限し、加熱炉による熱酸化方法で行う場合、その最高温度を６５０℃乃至８００℃に制限する。
【００７５】
次いで、別の感光膜マスク（図示せず）及びゲート電極をイオン注入マスクにして、ｐＭＯＳ領域に低エネルギーで高い注入量のｐ型ドーパントｐ＋をイオン注入して、ｐ＋ソース／ドレーン拡張領域９８を形成し、ｎＭＯＳ領域に低エネルギーで高い注入量のｎ型ドーパントｎ＋をイオン注入して、ｎ＋ソース／ドレーン拡張領域９９を形成する。この場合、ｎ＋ソース／ドレーン拡張領域９９を形成するためのｎ型ドーパントには、燐（Ｐ）、または砒素（Ａｓ）を用い、ｐ＋ソース／ドレーン拡張領域９８を形成するためのｐ型ドーパントには、ホウ素、またはホウ素化合物を利用する。
次いで、ゲート電極及びハードマスク９６を含む全面にスペーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチバックして、ゲート電極とハードマスク９６の積層呼構造物の側壁に接するスペーサ１００を形成する。ここで、スペーサ１００は、窒化膜または酸化膜を用いる。
【００７６】
次いで、別の感光膜マスクやゲート電極及びスペーサ１００をイオン注入マスクにして、ｐＭＯＳ領域に高い注入量のｐ型ドーパント（ホウ素、またはホウ素化合物）をイオン注入して、ｐ＋ソース／ドレーン拡張領域９８に電気的に接続されるｐ＋ソース／ドレーン領域１０１を形成し、ｎＭＯＳ領域に高い注入量のｎ型ドーパント（燐、または砒素）をイオン注入して、ｎ＋ソース／ドレーン拡張領域９９に電気的に接続されるｎ＋ソース／ドレーン領域１０２を形成する。この場合、ｎ＋ソース／ドレーン領域１０２とｐ＋ソース／ドレーン領域１０１は、各々ｎ＋ソース／ドレーン拡張領域９９とｐ＋ソース／ドレーン拡張領域９８のイオン注入の深さより深い。
【００７７】
次に、図２７に示すように、ｎ＋ソース／ドレーン領域１０２、ｎ＋ソース／ドレーン拡張領域９９、ｐ＋ソース／ドレーン領域１０１及びｐ＋ソース／ドレーン拡張領域９８内のドーパントを電気的に活性化させるため活性化アニーリングを行うが、活性化アニーリングは、ｐ型ｎチャネルドープ層９０ｂの拡散とｐ＋ソース／ドレーン領域１０１とｐ＋ソース／ドレーン拡張領域９８との接合深さが深くなることを同時に抑制する温度で行う。
好ましく、活性化アニーリングは、６００℃乃至１０００℃の急速アニーリング（ＲＴＡ）、３００℃乃至７５０℃の炉アニーリング、または６００℃乃至１１００℃のスパイク急速アニーリング（ＳＲＴＡ）の中から選択される。
上述したように、ゲート再酸化、ゲート電極、ｐ＋ソース／ドレーン拡張領域９８、ｎ＋ソース／ドレーン拡張領域９９、ｐ＋ソース／ドレーン領域１０１、ｎ＋ソース／ドレーン領域１０２の形成工程を熱履歴の低い低熱工程を通して行うと、ドーパントの拡散が抑制されたＳＳＲエピチャネル構造を維持させることができる。
【００７８】
上述した第５の実施例において、ｎ型ｐチャネルドープ層８６Ｂとｐ型ｎチャネルドープ層９０Ｂは、ショットチャネル効果を抑制するパンチストップ層の役割も同時に行う。そして、ｎ型ｐチャネルドープ層８６Ｂとｐ型ｎチャネルドープ層９０Ｂの最大ドープ深さを各々ｐ＋ソース／ドレーン領域１０１とｎ＋ソース／ドレーン領域１０２との接合深さより浅くすることによって、ｐ＋−ｎ接合及びｎ＋−ｐ接合の各々に対する接合キャパシタンス及び接合漏れ電流を減少させる。
【００７９】
図２８は、本発明の第６の実施例に係るＣＭＯＳＦＥＴを示す構造断面図であって、第１ｎ型パンチストップ層１１０、第２ｎ型パンチストップ層１１２、第１ｐ型パンチストップ層１１１と第２ｐ型パンチストップ層１１３とを除外した部分は、第５の実施例の構造と同一である。以下、図２７に示す図面符号をそのまま利用し、同じ部分に対する詳細な説明は省略する。
第５の実施例と同様に、ｐＭＯＳ領域には、燐、または砒素がイオン注入された第１ｎ型パンチストップ層１１０と第１ｎ型パンチストップ層１１０上に成長されたエピ層９１とからなるエピチャネル構造を形成し、ｎＭＯＳ領域には、デカボランイオンがイオン注入された第１ｐ型パンチストップ層１１１と第１ｐ型パンチストップ層１１１上に成長されたエピ層９２とからなるエピチャネル構造が形成される。
【００８０】
そして、ｐ＋ソース／ドレーン拡張領域９８とｎ＋ソース／ドレーン拡張領域９９の下部に各々第２ｎ型パンチストップドープ層１１２と第２ｐ型パンチストップ層１１３とを形成する。この場合、第２ｎ型パンチストップ層１１２は、第１ｎ型パンチストップ層１１０と同じｎ型ドーパント（燐、または砒素）をイオン注入して形成し、第２ｐ型パンチストップ層１１３は、デカボランイオン注入で形成された第１ｐ型パンチストップ層１１１と異なって、ホウ素、またはホウ素化合物イオンをイオン注入して形成する。
ここで、第２ｎ型パンチストップ層１１２と第２ｐ型パンチストップ層１１３は、各々ｐ＋ソース／ドレーン拡張領域９８とｎ＋ソース／ドレーン拡張領域９９との下部に形成するために、ｐ＋ソース／ドレーン領域１０１とｎ＋ソース／ドレーン領域１０２を形成する前にドーパントをイオン注入して形成する。
【００８１】
上述した第２ｐ型パンチストップ層１１３と第２ｎ型パンチストップ層１１２は、ショットチャネル効果を抑制するパンチストップ層であると共に、チャネルドープ層として作用する。
結局、第６の実施例に係るＣＭＯＳＦＥＴは、二重パンチストップ層構造を有する。このような二重パンチストップ層構造を有するＣＭＯＳＦＥＴは、単一パンチストップ層構造に比べてパンチスルー特性に優れている。
【００８２】
図２９は、本発明の第７の実施例に係るＣＭＯＳＦＥＴを示す断面図であって、エレベイティッドソース／ドレーン領域を除外した部分は、第６の実施例の構造と同様である。以下、図２７及び図２８に示す図面符号をそのまま利用し、同じ部分に対する詳細な説明は省略する。
図２９を参照すると、第６の実施例と同様に、ｐＭＯＳ領域では、第１ｎ型パンチストップ層１１０と第２ｎ型パンチストップ層１１２との二重パンチストップ層構造を有し、ｎＭＯＳ領域では、第１ｐ型パンチストップ層１１１と第２ｐ型パンチストップ層１１３との二重パンチストップ層構造を有する。そして、各々ｐ＋ソース／ドレーン領域１０１とｎ＋ソース／ドレーン領域１０２上に追加にエピ層を成長させて、エレベイティッドソース／ドレーン領域１１４、１１５を形成している。
【００８３】
図２９に示す第７の実施例は、デカボランのイオン注入による二重パンチストップ層を備えることによって、パンチスルー特性を向上させると共に、エレベイティッドソース／ドレーン構造を有することによって、ソース／ドレーンの接合抵抗が増加することを抑制するという長所がある。
【００８４】
上述した第１乃至第７の実施例に係るｎＭＯＳＦＥＴとＣＭＯＳＦＥＴを製造する時、ＳＳＲエピチャネル構造を形成した以後に行われる後続の工程中の過度な熱工程によるチャネルドープ層内のドーパントの拡散によって、ＳＳＲドーププロファイルが崩壊されることを防止するため、後続急速アニーリング工程を行う時、最高温度を６００℃乃至１０００℃に制限し、後続のスパイク急速アニーリングを行う時の最高温度を６００℃乃至１１００℃に制限し、後続炉アニーリングを行う時の最高温度を３００℃乃至７５０℃に制限する低熱アニーリング工程を行う。
【００８５】
一方、第１乃至第７の実施例では、ソース／ドレーン拡張領域を有する半導体素子について説明したが、通常のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造の半導体素子の製造工程にも適用できる。
【００８６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００８７】
【発明の効果】
上述した本発明は、デルタドーププロファイルの幅が狭い超薄型ＳＳＲチャネル構造を容易に具現できるので、サーブ１００ｎｍ素子での接合キャパシタンスを低くすることができる効果がある。
そして、低エネルギーホウ素イオン注入によるＳＳＲドープ法に比べて生産性が改善されるので、低コストで高性能の素子製造が可能となり、ＲＤＩ（Ｒａｎｄｏｍ  Ｄｏｐａｎｔ  Ｉｎｄｕｃｅｄ）によるしきい電圧変動（ｖａｒｉａｔｉｏｎ）を抑制する効果とサーブ１００ｎｍゲート長さのショットチャネル効果を同時に抑制できるので、素子の収率を改善させることのできる効果がある。
【００８８】
そして、チャネル表面地域のドーパント濃度をチャネルドープ層の最大濃度対比１／１０まで低下させることができるので、表面移動度の増加及び駆動電流特性を向上させることのできる効果がある。
そして、超薄型ＳＳＲチャネル構造を容易に具現するので、低しきい電圧を有する低電圧素子及び低消費電力素子を容易に具現できる効果がある。
【図面の簡単な説明】
【図１】従来エピチャネルを有する半導体素子を示す断面図である。
【図２】ＴＥＤ、または熱履歴によるエピチャネルにおけるドーププロファイルの変化を示す図面である。
【図３】極低エネルギーイオン注入とレーザーアニ−リング（ＬＴＡ）によるエピチャネルを有する半導体素子の製造方法を示す工程断面図である。
【図４】極低エネルギーイオン注入とレーザーアニ−リング（ＬＴＡ）によるエピチャネルを有する半導体素子の製造方法を示す工程断面図である。
【図５】１ｋｅＶでホウ素がドープされた試片上に選択的にエピ成長で形成されたＳＳＲエピチャネルドーププロファイルを示す図面である。
【図６】５ｋｅＶでホウ素がドープされた試片上に選択的にエピ成長で形成されたＳＳＲエピチャネルドーププロファイルを示す図面である。
【図７】ホウ素イオン、ＢＦ２＋、Ｂ１０Ｈ１４＋がシリコン基板にイオン注入された時の基板内のホウ素濃度分布を示すグラフである。
【図８】Ｂ１０Ｈ１４＋とＢＦ２＋を殆ど同じ深さにイオン注入した時のホウ素濃度分布を示すグラフである。
【図９】本発明の第１の実施例に係るｎＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１０】本発明の第１の実施例に係るｎＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１１】本発明の第１の実施例に係るｎＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１２】本発明の第１の実施例に係るｎＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１３】本発明の第１の実施例に係るｎＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１４】本発明の第２の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１５】本発明の第２の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１６】本発明の第２の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１７】本発明の第２の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１８】本発明の第２の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図１９】本発明の第２の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図２０】本発明の第３の実施例に係るＣＭＯＳＦＥＴの素子断面図である。
【図２１】本発明の第４の実施例に係るＣＭＯＳＦＥＴの素子断面図である。
【図２２】本発明の第５の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図２３】本発明の第５の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図２４】本発明の第５の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図２５】本発明の第５の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図２６】本発明の第５の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図２７】本発明の第５の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図２８】本発明の第６の実施例に係るＣＭＯＳＦＥＴの素子断面図である。
【図２９】本発明の第７の実施例に係るＣＭＯＳＦＥＴの素子断面図である。
【符号の説明】
３１        半導体基板
３２        フィールド酸化膜
３３        ｐ型ウェル
３４        ｐ型フィールドストップ層
３５        ｐ型ｎチャネルドープ層
３６        エピ層
３７        ゲート酸化膜
３８        ゲート電極
３９        ｎ＋ソース／ドレーン拡張領域
４０        スペーサ
４１        ｎ＋ソース／ドレーン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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