(57)【特許請求の範囲】
【請求項１】
発光ディスプレイの駆動装置において、
前記発光ディスプレイに備えられた複数の各発光素子を駆動するための各輝度信号を所定周期に同期して入力し、ΔΣ変調した変換信号を生成して前記各発光素子に供給するΔΣ変調器と、
前記ΔΣ変調器内の所定部分に生じる前記ΔΣ変調の処理が成されている途中の信号であってΔΣ変調後に互いに隣接する発光素子に供給されることとなる各信号を監視して、当該各信号が共に所定レベルを越えたか否か検出する重なり検出手段と、
前記重なり検出手段において前記各信号が共に所定レベルを越えたことが検出されると、前記ΔΣ変調器内で前記ΔΣ変調の処理が成されている途中の所定の信号に所定値を加算する演算手段と、を備え、
前記重なり検出手段が前記所定レベルを越える前記各信号を検出することにより、当該各信号が前記所定周期において重なっていることを検出し、
前記演算手段が前記ΔΣ変調器内で前記ΔΣ変調の処理が成されている途中の前記所定の信号に所定値を加算することにより、前記ΔΣ変調されて前記各発光素子に供給される前記変換信号の位相が分散されてフリッカーノイズの発生が軽減されること、
を特徴とする駆動装置。
【請求項２】
前記所定値は、前記互いに隣接する発光素子に供給される前記変換信号の一方の位相を進ませる値又は遅らせる値、あるいは、前記互いに隣接する発光素子に供給される前記変換信号の一方の位相を進ませる値と他方の変換信号の位相を遅らせる値であること、
を特徴とする請求項１に記載の駆動装置。
【請求項３】
前記ΔΣ変調器は、前記ΔΣ変調により前記変換信号を生成する比較判定手段と、フィードバックされる当該変換信号と前記各輝度信号に対して積分処理を施して当該比較判定手段へ出力する積分手段とを有する１次ΔΣ変調器であり、
前記重なり検出手段は、当該積分手段の出力を前記ΔΣ変調の処理が成されている途中の信号として前記監視を行い、
前記演算手段は、当該積分手段の出力に前記所定値を加算すること、
を特徴とする請求項１又は２に記載の駆動装置。
【請求項４】
前記ΔΣ変調器は、前記ΔΣ変調により前記変換信号を生成する比較判定手段と、フィードバックされる当該変換信号と前記各輝度信号に対して積分処理を施して当該比較判定手段へ出力する複数個の積分手段とを有する複数次のΔΣ変調器であり、
前記重なり検出手段は、当該複数個の何れかの積分手段の出力を前記ΔΣ変調の処理が成されている途中の信号として前記監視を行い、
前記演算手段は、当該複数個の何れかの積分手段内に生じる信号に前記所定値を加算すること、
を特徴とする請求項１又は２に記載の駆動装置。
【請求項５】
発光ディスプレイの駆動方法において、
前記発光ディスプレイに備えられた複数の各発光素子を駆動するための各輝度信号を所定周期に同期して入力し、ΔΣ変調した変換信号を生成して前記各発光素子に供給するΔΣ変調工程と、
前記ΔΣ変調工程において生じる前記ΔΣ変調の処理が成されている途中の信号であって、ΔΣ変調後に互いに隣接する発光素子に供給されることとなる各信号を監視して、当該各信号が共に所定レベルを越えたか否か検出する重なり検出工程と、
前記重なり検出工程において前記各信号が共に所定レベルを越えたことが検出されると、前記ΔΣ変調工程で前記ΔΣ変調の処理が成されている途中の所定の信号に所定値を加算する演算工程と、を備え、
前記重なり検出工程において、前記所定レベルを越える前記各信号を検出することにより、当該各信号が前記所定周期において重なっていることを検出し、
前記演算工程において、前記ΔΣ変調工程における前記ΔΣ変調の処理が成されている途中の前記所定の信号に所定値を加算することにより、前記ΔΣ変調されて前記各発光素子に供給される前記変換信号の位相が分散されてフリッカーの発生が軽減されること、
を特徴とする駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ、発光ダイオード、プラズマ等フラットパネルの多階調表示に用いて好適な発光ディスプレイの駆動方法ならびにその装置に関する。
【０００２】
【従来の技術】
上述した発光ディスプレイにおいて、各ドットの発光量を変化させるには、対象素子の駆動期間内に注入される電荷量を変化させればよいため、電流値を変化させるか、電流値を固定し、オン時間を変化させる２つの方法が考えられる。
【０００３】
前者は便宜上、アナログ方式と呼ばれ、後者はパルス、もしくは時分割方式と呼ばれる。アナログ方式では、駆動電流を輝度値に対応して変化させるために高精度のリニアリティが要求され、駆動部が大型になると共に、温度等により駆動電流値が変化する欠点がある。一方、パルス方式は、一定の電流を出力すればよいため、駆動部は小型化され、温度特性もよい。
【０００４】
パルス方式による発光ディスプレイの駆動装置は、画像信号がｋ個の２進数で表現される場合、駆動部によるオンオフ制御は、フレーム周期の（２k−１）分の１の周期でオンオフされ、高速動作が要求される。そこで、同出願人により、特許願平２０００−１８３３０号ならびに１８３３１号で、駆動部を例えば、（２k−１）ｆF（但し、ｆFはフレーム周波数）よりも低い駆動レートで駆動し、かつ、動画像の再生帯域、いわゆるナイキスト帯域であるｆF／２以下の周波数帯域において、２Kレベル相当の階調数が等価的に得られるようにした発光ディスプレイの駆動回路が提案されている。
【０００５】
【本発明が解決しようとする課題】
しかしながら、上述した発光ディスプレイの駆動回路では、低輝度、高輝度のそれぞれの領域において、出力パルスの周期が長くなり、結果としてフリッカーノイズの発生に直結し、階調表現として画質の面で不十分なものであった。
【０００６】
本発明は上記事情に鑑みてなされたものであり、一定値の駆動電流または駆動電圧をオンオフさせることにより、発光素子の階調制御を行う発光ディスプレイの駆動回路に用いられ、発光素子の輝度値を所定の周期で読み込み、読み込まれた輝度値に応じて所定の周期でΔΣ変調を行い、上述の低輝度のそれぞれの領域において、出力パルスの周期が長くなることによるフリッカーノイズの発生を、近傍の発光素子おのおののΔΣ変調器の出力パルスの位相を相互に分散させることによって、発光ディスプレイ全体でのフリッカーノイズの発生を軽減することのできる発光ディスプレイの駆動方法ならびにその装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、発光ディスプレイの駆動装置において、前記発光ディスプレイに備えられた複数の各発光素子を駆動するための各輝度信号を所定周期に同期して入力し、ΔΣ変調した変換信号を生成して前記各発光素子に供給するΔΣ変調器と、前記ΔΣ変調器内の所定部分に生じる前記ΔΣ変調の処理が成されている途中の信号であって、ΔΣ変調後に互いに隣接する発光素子に供給されることとなる各信号を監視して、当該各信号が共に所定レベルを越えたか否か検出する重なり検出手段と、前記重なり検出手段において前記各信号が共に所定レベルを越えたことが検出されると、前記ΔΣ変調器内で前記ΔΣ変調の処理が成されている途中の所定の信号に所定値を加算する演算手段と、を備え、前記重なり検出手段が前記所定レベルを越える前記各信号を検出することにより、当該各信号が前記所定周期において重なっていることを検出し、前記演算手段が前記ΔΣ変調器内で前記ΔΣ変調の処理が成されている途中の前記所定の信号に所定値を加算することにより、前記ΔΣ変調されて前記各発光素子に供給される前記変換信号の位相が分散されてフリッカーノイズの発生が軽減されること、を特徴とする。
【０００８】
請求項２に記載の発明は、請求項１に記載の駆動装置において、前記所定値は、前記互いに隣接する発光素子に供給される前記変換信号の一方の位相を進ませる値又は遅らせる値、あるいは、前記互いに隣接する発光素子に供給される前記変換信号の一方の位相を進ませる値と他方の変換信号の位相を遅らせる値であること、を特徴とする。
【０００９】
請求項３に記載の発明は、請求項１又は２に記載の駆動装置において、前記ΔΣ変調器は、前記ΔΣ変調により前記変換信号を生成する比較判定手段と、フィードバックされる当該変換信号と前記各輝度信号に対して積分処理を施して当該比較判定手段へ出力する積分手段とを有する１次ΔΣ変調器であり、前記重なり検出手段は、当該積分手段の出力を前記ΔΣ変調の処理が成されている途中の信号として前記監視を行い、前記演算手段は、当該積分手段の出力に前記所定値を加算すること、を特徴とする。
【００１０】
請求項４に記載の発明は、請求項１又は２に記載の駆動装置において、前記ΔΣ変調器は、前記ΔΣ変調により前記変換信号を生成する比較判定手段と、フィードバックされる当該変換信号と前記各輝度信号に対して積分処理を施して当該比較判定手段へ出力する複数個の積分手段とを有する複数次のΔΣ変調器であり、前記重なり検出手段は、当該複数個の何れかの積分手段の出力を前記ΔΣ変調の処理が成されている途中の信号として前記監視を行い、前記演算手段は、当該複数個の何れかの積分手段内に生じる信号に前記所定値を加算すること、を特徴とする。
【００１１】
請求項５に記載の発明は、発光ディスプレイの駆動方法において、前記発光ディスプレイに備えられた複数の各発光素子を駆動するための各輝度信号を所定周期に同期して入力し、ΔΣ変調した変換信号を生成して前記各発光素子に供給するΔΣ変調工程と、前記ΔΣ変調工程において生じる前記ΔΣ変調の処理が成されている途中の信号であって、ΔΣ変調後に互いに隣接する発光素子に供給されることとなる各信号を監視して、当該各信号が共に所定レベルを越えたか否か検出する重なり検出工程と、前記重なり検出工程において前記各信号が共に所定レベルを越えたことが検出されると、前記ΔΣ変調工程で前記ΔΣ変調の処理が成されている途中の所定の信号に所定値を加算する演算工程と、を備え、前記重なり検出工程において、前記所定レベルを越える前記各信号を検出することにより、当該各信号が前記所定周期において重なっていることを検出し、前記演算工程において、前記ΔΣ変調工程における前記ΔΣ変調の処理が成されている途中の前記所定の信号に所定値を加算することにより、前記ΔΣ変調されて前記各発光素子に供給される前記変換信号の位相が分散されてフリッカーの発生が軽減されること、を特徴とする。
【００１９】
【発明の実施の形態】
図１は本発明における発光ディスプレイ駆動装置の一実施形態を示すブロック図である。
【００２０】
本発明の発光ディスプレイ駆動回路は、フレームメモリ１、画素読み込み部２、ΔΣ変調器３、駆動部４、発光ディスプレイ５で構成される。
画素読み込み部２はフレーム周期をｎ分割したサブフレーム周期で繰り返し出力されるサブフレームパルスｆSF（=ｎｆF )に同期してフレームメモリ１から画素データを読み込んでΔΣ変調器３に出力する。駆動部４は、ΔΣ変調器３出力によって駆動電流をオンオフし、発光ディスプレイ５に供給して所望の多階調表示を得る。
【００２１】
図２は、図１におけるΔΣ変調器の内部構成を示すブロック図であり、ここでは２次のΔΣ変調器が例示されている。図２に示すΔΣ変調器３は、第1加算部３１と、第１加算部３１の出力を所定時間遅延させる第１遅延部３３とにより構成される第１積部分部と、第１積部分部に接続された第２加算部３２と、第２加算部の出力を所定時間遅延させる第２遅延部３５とにより構成される第２積部分部と、第２積部分部の値を検出して所定の値と比較判定する比較判定部３７、そして第３遅延部３４で構成される。
【００２２】
具体的には、第１加算部３１、フレーム周期のｎ分１の時間ＴD（＝１／ｎｆF）信号を遅延させる第１、第２遅延部（それぞれ、３３、３５）、そして、第１加算部３１からの出力値が設定値以上である場合は正の所定値を、また、設定値以下の場合は、負の所定値を出力する比較判定部３７で構成される１次のΔΣ変調器の第１加算部３１と比較判定部３７の間に、第２加算部３２及び第３遅延部３４が付加されている。
【００２３】
なお、第１加算部３１、第２加算部３２、第１遅延部３３、第３遅延部３４、第２遅延部３５、比較判定部３７ともにブロックで機能表現しているが、いずれも上述した仕様を持つ演算回路である。
【００２４】
上記構成において、加算部３１に対する入力（−２５５〜＋２５５の２刻みに変換した輝度データ）は、フレームメモリ１から画素読み込み部２を介して１サブフレーム周期の間供給され、次の１サブフレレーム周期では同じフレームの同一位置の画素データが入力される。すなわち、同一画素の１クレームのデータがｎ個のサブフレレーム周期の間繰り返し入力される。
【００２５】
加算部３１は、入力された輝度データに第１の遅延部３３の出力値を加算し、また、第２遅延部３５の出力が減算されて比較判定部３７に出力され、比較判定部３７で比較判定が行なわれる。比較判定部３７のスレッショルド値は０とする。ここでは奇数群であるため＝になることはない。加算部３１の出力は、第１遅延部３３でＴD（＝１／ｎｆF）遅延されて加算部３１に返され、また、比較判定部３７により出力される所定値は、第２遅延部３５でＴD時間遅延されて加算部３１に返される。従って、加算部３１の出力は、ＴD時間毎に加算結果が変更になり、変更になった加算結果は、比較判定部３７で判定され、この判定結果が駆動部４に出力され、駆動電流もしくは駆動電圧をオンオフさせる。比較判定部３７の出力は、−２５９、＋２５９の２値であり、−を非発光、＋を発光とし、各部数値は全て奇数の値をとる奇数群の系をなし、数値範囲はどこでも±対称になっている。
【００２６】
なお、第２加算部３２は、加算部３１と同様な動作を行い、また、第３遅延部３４の遅延時間は第１遅延部３３および第２遅延部３５と同じとなっている。ΔΣ変調器の次数を上げることにより、ノイズ成分の分布を高周波領域側にシフトすることができるため、低周波領域のＳ／Ｎ比を高くできる。
【００２７】
一方、ホワイトピークは、入力が＋２５５に対し出力が２５９・Ｘ＋（−２５９）・（１−Ｘ）＝２５５、Ｘ＝２５７／２５９から、２５７／２５９の割合で発光する。一方、ブラックボトムは、逆に、２／２５９の割合で発光し、従って駆動回路上でのコントラスト比は、２５７：２となる。
【００２８】
このように駆動電流または駆動電圧をｎ分割されたサブフレーム毎にオンオフするための制御信号を、各画素のフレーム毎の輝度データに対してサブフレーム毎にΔΣ変調した出力値によって決めるようにしているため、ｎを２k−１より少なくしてもｆF／２のナイキスト帯域内において、必要なＳ／Ｎ比が確保される。従って再生する画像の画質の劣化を防止することが可能になる。
【００２９】
本発明は、上述したように、近傍の画素間で、相互のパルスの位相を分散させ、第２加算部３２の出力パルスを時間的に均等間隔としたものである。そのために、ΔΣ変換器３は、発光素子のうち、近傍の発光素子間のΔΣ変調による出力パルスの位相差を検出する検出部（以降、重なり検出部３８と称する）と、この検出部の結果を元に近傍の発光素子におけるΔΣ変調器の出力パルスの位相を分散させるように動作する数値変更部（以降、演算部３６と称する）を含む。図３乃至図７にその具体的な実施形態が示されている。
【００３０】
まず、図３に示す実施形態は、１次のΔΣ変調器への適用例が示されたものであり、隣接する画素それぞれにおける１次のΔΣ変調器３の間に、従来この種ΔΣ変調器３が持つコンポーネントに、更、隣接する発光素子からのクロストークを加算し、その加算出力に応じて遅延回路３５の位相を変更する重なり検出部（Ｂ３）３８が付加される。また、隣接するΔΣ変調器３内部には、加算部３１（３１‘）と比較判定部３７（３７‘）との間に、加算器３１（３１’）の出力に応じた数値を出力する演算部３６‘（Ｂ１、Ｂ２）がそれぞれ付加される。
【００３１】
重なり検出部（Ｂ３）３８は、隣接する画素それぞれにおける演算部３６（３６‘）出力により各遅延回路３５（３５’）の出力における位相の重なりを検出する。すなわち、重なり検出部３８で加算部３１（３１‘）の出力が共にある範囲を越えたことを検出し、このとき、演算部３６により所定の値を加算して隣接する一方の発光素子の位相を進ませ、また、他方の発光素子の位相を遅らせ、互いの位相を分散させるものである。詳細は後述する。
【００３２】
ここでは、隣接する画素それぞれにおける演算部３６（３６‘）と重なり検出部３８を含め出力変更部と称する。後述するように、出力変更部は、ブラックボトム、ホワイトピーク近傍において、隣接画素間で互いの位相を分散させる役割を果たす。
【００３３】
図４以降に示す実施形態は、２次のΔΣ変調器への適用例が示されたものである。図４に示す実施形態は、隣接する画素それぞれにおける２次のΔΣ変調器３の間に、隣接する発光素子からのクロストークを加算し、その加算出力に応じて第１の遅延部３３（３３‘）の位相を変更する重なり検出部３８が付加される。また、隣接するΔΣ変調器３内部には、第１加算部３１（３１’）と第２加算部３２（３２‘）との間に、第１加算部３１の出力に応じた数値を出力する演算部３６（３６’）がそれぞれ付加される。いわゆる数値変更部となる演算部３６を第１積分部中に設けた例である。
【００３４】
重なり検出部３８は、隣接する画素それぞれにおける演算部３６（３６‘）出力により各第１遅延部３３（３３’）の出力における位相の重なりを検出する。すなわち、重なり検出部３８で第１加算部３１（３１‘）の出力が共にある範囲を越えたことを検出し、このとき、演算部３６（３６’）により所定の値を加算して隣接する一方の発光素子の位相を進ませ、また、他方の発光素子の位相を遅らせ、互いの位相を分散させるものである。詳細は後述する。
【００３５】
図５に示す実施形態では、隣接するΔΣ変調器３内部に、第２加算回路３２（３２‘）と比較判定部３７（３７’）の間に、第２加算部３２の出力に応じた数値を出力する演算部３６（３６’）がそれぞれ付加される。ここでは、重なり検出部３８は、隣接する画素それぞれにおける演算部３６（３６‘）出力により各遅延部３３（３３’）の出力における位相の重なりを検出する。すなわち、重なり検出部３８で第１加算部３１（３１‘）の出力が共にある範囲を越えたことを検出し、このとき、演算部３６（３６’）により所定の値を加算して隣接する一方の発光素子の位相を進ませ、また、他方の発光素子の位相を遅らせ、互いの位相を分散させるこものである。詳細は後述する。他は図４に示す実施形態と同様であり、ここでは、数値変更部となる演算部３６を第２積分部中に設けた例を示す。
【００３６】
図６に示す実施形態では、隣接するΔΣ変調器３内部に、第１加算部３１（３１‘）と第２加算部３２（３２’）の間に、第１加算部３１（３１‘）の出力に応じた数値を出力する演算部３６（３６’）がそれぞれ付加される。重なり検出部３８は、隣接する画素それぞれにおける演算部３６（３６‘）出力により各遅延部３４（３４’）の出力における位相の重なりを検出する。すなわち、重なり検出部３８で第１加算部３１（３１‘）の出力が共にある範囲を越えたことを検出し、このとき、演算部３６（３６’）により所定の値を加算して隣接する一方の発光素子の位相を進ませ、また、他方の発光素子の位相を遅らせ、互いの位相を分散させるこものである。他は図４に示す実施形態と同様であり、ここでは、数値変更部となる演算部３６を第１積分部に設けた例を示したが、図３に示す実施形態のように、第１積分部の出力に設けてもよい。
【００３７】
図７に示す実施形態では、隣接するΔΣ変調器３内部に、第２加算部３２（３２‘）と比較判定部３７（３７’）の間に、第２加算部３２の出力に応じた数値を出力する演算部３６（３６’）がそれぞれ付加される。重なり検出部３８は、隣接する画素それぞれにおける演算部３６（３６‘）出力により各遅延回路３４（３４’）の出力における位相の重なりを検出する。すなわち、重なり検出部３８で第２加算部３２（３２‘）の出力が共にある範囲を越えたことを検出し、このとき、演算部３６（３６’）により所定の値を加算して隣接する一方の発光素子の位相を進ませ、また、他方の発光素子の位相を遅らせ、互いの位相を分散させるものである。他は図４に示す実施形態と同様であり、ここでは、数値変更部となる演算部３６を第２積分部の中に設けた例を示したが、第２積分部の出力に設けてもよい。
【００３８】
図８、図９は、本発明実施形態の動作を説明するために引用した図であり、具体的には、重なり検出部３８による相互の位相の接近具合の検出、判定のための方法を概念的に示した図である。
図８には、近傍２画素における第１積分部の数値で相互の重なりを検出し、判定する場合が示されている。第１積分部の数値は図８に示されるように、１次関数を鋸波状に連ねた波形となるため、近傍２画素の第１積分部の数値が両方同時に判定レベル（図中、点線で示す）を越えたときに位相接近と判断し、分散のための位相分散処理を行う。
【００３９】
図９は、近傍２画素の第２積分部の数値で相互の重なりを検出、判定する場合が示されている。第２積分部の数値は、図９に示されるように、２次関数を連ねた波形となるため、近傍２画素の第２積分部の数値が両方同時に判定レベル（図中、点線で示す）を越えたら位相接近と判断し、分散処理を行うことになる。
【００４０】
図１０は、図４乃至図７に示す本発明実施形態の動作を説明するために引用したグラフであり、縦軸に第２積分部出力、横軸にステップ数を目盛った２次関数出力パルス波形が示されている。
【００４１】
以下、図１０を参照しながら図４乃至図７に示す本発明実施形態の動作について詳細に説明する。出力変更部を構成する重なり検出部３８、演算部３６（３６‘）は、隣接する画素それぞれにおける第１加算部３１（３１‘）または第２加算部３２（３２’）の出力を常に監視しており、図１０にその出力パルス図を示すように、重なり検出部３８の入力（ここではＢＸ１、ＢＸ２とする（隣接画素それぞれにおける第１または第２加算部出力））が、ＢＸ１＜−７０００、ＢＸ２＜−７０００であれば、演算部３６（Ｂ１）で＋２、演算部３６‘（Ｂ２）で−２をそれぞれ加算して出力する。また、ＢＸ１＞＋７０００、ＢＸ２＞＋７０００であれば、演算部３６（Ｂ１）で−２、演算部３６’（Ｂ２）で＋２をそれぞれ加算して出力する。更に、それ以外の数値であれば、演算部３６（３６‘）は共にスルーとなる演算仕様となっている。すなわち、第２加算部３２（３２’）の出力が共にある範囲を越えたら、発光素子（PIXEL−１）の位相を進ませ、発光素子（PIXEL−２）の位相を遅らせ、互いの位相を分散させるものである。図１０にパルス位相が互いにシフトされたパルス波形が示されている。
【００４２】
なお、上述した本発明実施形態では、隣接する画素間で互いのパルス位相を分散させることによって、ホワイトピーク、ブラックボトム近傍で出現するフリッカーを抑制する方法について説明したが、他に、同一画素内でパルスの固まりをほぐし時間的に分散させることによっても同じ効果が得られる。両者を複合して用いた場合の出力パルス波形を図５に示す。
【００４３】
以上説明のように本発明は、発光素子の多階調制御を行う発光素子の輝度値を所定の周期で読み込み、読み込まれた輝度値に応じて所定の周期でΔΣ変調を行い、発光素子のうち、隣接する近傍の発光素子間で前記ΔΣ変換による出力パルスの位相を分散させることにより、低輝度、高輝度領域のそれぞれで発生していたフリッカノイズを抑圧できる。
【００４４】
なお、本発明実施形態では２次のΔΣ変調器３のみ例示したが、２次に限らずｎ次のΔΣ変調器を用いても同等の効果が得られ、ΔΣ変調器３の次数を上げることにより、ノイズ成分の分布を高周波領域側にシフトすることができるため、低周波領域のＳ／Ｎ比を高くできる。
【００４５】
【発明の効果】
以上説明のように本発明によれば、画像信号がｋ個の２進数で表現される場合、駆動部を、例えば、（２k−１）・ｆF（但し、ｆFはフレーム周波数）よりも低い駆動レートで駆動し、かつ、動画像の再生帯域、いわゆるナイキスト帯域であるｆF／２以下の周波数帯域において、２Kレベル相当の階調数を等価的に得ることができる。また、発光素子のうち、隣接する近傍の発光素子間で前記ΔΣ変換による出力パルスの位相を分散させることにより、低輝度、高輝度領域のそれぞれで発生していたフリッカノイズを抑圧でき、本発明をアクティブマトリクス駆動等に応用しても高速応答性、画質の両面で実用に耐えることができる。更に、同一画素内でパルスの固まりをほぐし時間的に分散させる方法と複合して使用することにより、低輝度、高輝度領域のそれぞれで発生していたフリッカーノイズを一層抑制することができる。
【図面の簡単な説明】
【図１】本発明における発光ディスプレイの駆動装置の実施形態を示すブロック図である。
【図２】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図３】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図４】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図５】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図６】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図７】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図８】本発明実施形態の動作を説明するために引用した動作概念図である。
【図９】本発明実施形態の動作を説明するために引用した動作概念図である。
【図１０】本発明実施形態の動作を説明するために引用したグラフである。
【符号の説明】
１…フレームメモリ、２…画素読み込み部、３…ΔΣ変調部、４…駆動部、５…発光ディスプレイ、３１…第１加算部、３２…第２加算部、３３…第１遅延部、３４…第３遅延部、３５…第２遅延部、３６…演算部（数値変更部）、３７…比較判定部、３８重なり検出部（位相差検出部）
【図１】
0004417544.tif 000002
【図２】
0004417544.tif 000003
【図３】
0004417544.tif 000004
【図４】
0004417544.tif 000005
【図５】
0004417544.tif 000006
【図６】
0004417544.tif 000007
【図７】
0004417544.tif 000008
【図８】
0004417544.tif 000009
【図９】
0004417544.tif 000010
【図１０】
0004417544.tif 000011