(57)【特許請求の範囲】
【請求項１】
ネットワーク装置をネットワークに接続するポートであって、
（ａ）あるデータ転送速度を有するビットストリームをネットワークから受け取るデータ入力と、
（ｂ）前記データ入力に接続されると共に一つのクロック速度より多い速度で動作可能なデシリアライザであって、クロック速度が最高速度に設定され、前記データ入力を介して受け取ったビットストリームのキャラクタの境界に同期し、前記ビットストリームを非直列化し、該ビットストリーム内で第一のパターンを見つけ、該第一のパターンに対応するデータキャラクタを含む一つ以上のデータキャラクタを生成するデシリアライザと、
（ｃ）前記デシリアライザに接続されるネットワーク装置であって、前記デシリアライザから前記データキャラクタを受け取り、該データキャラクタ内で第二のパターンを認識することによって前記ビットストリームのデータ転送速度を決定し、前記デシリアライザにクロック制御信号を送り、該クロック制御信号に従って前記デシリアライザのクロック速度を前記認識された第二のパターンに基づいて決定されたビットストリームのデータ転送速度に合わせるように設定するネットワーク装置と、を有するポート。
【請求項２】
前記ネットワークがファイバ・チャネル・ネットワークである請求項１に記載のポート。
【請求項３】
前記ネットワークが８Ｂ／１０Ｂ符号化スキームを用いる請求項１に記載のポート。
【請求項４】
前記デシリアライザが毎秒１．０６２５ギガビットの倍数であるデータ転送速度と互換性のあるクロック速度で動作可能である請求項１に記載のポート。
【請求項５】
前記ネットワーク装置が、
（ａ）前記デシリアライザから前記データキャラクタを受け取り、どのクロック速度が前記ビットストリームのデータ転送速度と対応するかを決定し、前記ビットストリームのデータ転送速度を示す制御信号を生成するパターン認識ロジックと、
（ｂ）前記パターン認識ロジックと前記デシリアライザとに接続されたデシリアライザ制御回路であって、前記パターン認識ロジックから前記制御信号を受け取り、前記デシリアライザにクロック制御信号を送り、該クロック制御信号に従って前記デシリアライザのクロック速度を前記認識された第二のパターンに基づいて決定されたビットストリームのデータ転送速度に合わせるように設定するデシリアライザ制御回路と、を有する請求項１に記載のポート。
【請求項６】
前記パターン認識ロジックが前記デシリアライザから受け取った前記データキャラクタ内でＫ２８．５キャラクタを認識することによって前記ビットストリームのデータ転送速度を決定する請求項５に記載のポート。
【請求項７】
ファイバ・チャネルのプロトコル装置をファイバ・チャネル・ネットワークに接続するノードポートであって、
（ａ）あるデータ転送速度を有するビットストリームをファイバ・チャネル・ネットワークから受け取るデータ入力と、
（ｂ）前記データ入力に接続されると共に一つのクロック速度より多い速度で動作可能なデシリアライザであって、クロック速度が最高速度に設定され、前記データ入力を介して受け取ったビットストリームのキャラクタの境界に同期し、前記ビットストリームを非直列化し、該ビットストリーム内でコンマパターンを見つけ、該コンマパターンに対応するＫ２８．５＋キャラクタを含む一つ以上の１０ビットデータキャラクタを生成するデシリアライザと、
（ｃ）前記デシリアライザに接続されるファイバ・チャネルのプロトコル装置であって、前記デシリアライザから前記１０ビットデータキャラクタを受け取り、該１０ビットデータキャラクタの前記コンマパターンの直ぐ後に続く第二のパターンを認識することによって前記ビットストリームのデータ転送速度を決定し、前記デシリアライザにクロック制御信号を送り、該クロック制御信号に従って前記デシリアライザのクロック速度を前記認識された第二のパターンに基づいて決定されたビットストリームのデータ転送速度に合わせるように設定するファイバ・チャネルのプロトコル装置と、を有するポート。
【請求項８】
前記ファイバ・チャネルのプロトコル装置が、
（ａ）前記デシリアライザから前記１０ビットデータキャラクタを受け取り、どのクロック速度が前記ビットストリームのデータ転送速度と対応するかを決定し、前記ビットストリームのデータ転送速度を示す制御信号を生成するパターン認識ロジックと、
（ｂ）前記パターン認識ロジックと前記デシリアライザとに接続されたデシリアライザ制御回路であって、前記パターン認識ロジックから前記制御信号を受け取り、前記デシリアライザにクロック制御信号を送り、該クロック制御信号に従って前記デシリアライザのクロック速度を前記認識された第二のパターンに基づいて決定されたビットストリームのデータ転送速度に合わせるように設定するデシリアライザ制御回路と、を有する請求項７に記載のポート。
【請求項９】
デシリアライザのクロック速度を設定する方法であって、
（ａ）デシリアライザのクロック速度を最高速度に設定し、
（ｂ）前記デシリアライザにてデータのビットストリームを受け取り、前記ビットストリームのキャラクタの境界に同期し、
（ｃ）前記ビットストリームを非直列化し、
（ｄ）前記ビットストリーム内で第一のパターンを見つけ、
（ｅ）前記第一のパターンに対応する第一のデータキャラクタを含む一つ以上のデータキャラクタを生成し、
（ｆ）前記データキャラクタ内で第二のパターンを認識することによって前記ビットストリームのデータ転送速度を決定し、
（ｇ）前記デシリアライザのクロック速度を前記認識された第二のパターンに基づいて決定された前記ビットストリームのデータ転送速度に合わせるように設定する方法。
【請求項１０】
前記第一のパターンがコンマパターンである請求項９に記載の方法。
【請求項１１】
前記第一のデータキャラクタがＫ２８．５キャラクタである請求項９に記載の方法。
【請求項１２】
前記ビットストリームがファイバ・チャネル・ネットワーク内にある請求項９に記載の方法。
【請求項１３】
前記ビットストリームが８Ｂ／１０Ｂ符号化スキームを用いるネットワーク内にある請求項９に記載の方法。
【請求項１４】
デシリアライザのクロック速度を設定するシステムであって、
（ａ）デシリアライザのクロック速度を最高速度に設定する手段と、
（ｂ）ビットストリームのキャラクタの境界に同期する前記デシリアライザにてデータのビットストリームを受け取る手段と、
（ｃ）前記ビットストリームを非直列化する手段と、
（ｄ）前記ビットストリーム内で第一のパターンを見つける手段と、
（ｅ）前記第一のパターンに対応する第一のデータキャラクタを含む一つ以上のデータキャラクタを生成する手段と、
（ｆ）前記データキャラクタ内で第二のパターンを認識することによって前記ビットストリームのデータ転送速度を決定する手段と、
（ｇ）前記デシリアライザのクロック速度を前記認識された第二のパターンに基づいて決定された前記ビットストリームのデータ転送速度に合わせるように設定する手段と、を有するシステム。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、電子ネットワーク通信システムに関し、より詳細には入力ビットストリームの速度の決定に関する。
【０００２】
【背景】
電子データシステムは、ネットワーク通信システムを用いて相互接続することが多い。広域ネットワークやチャネルは、コンピュータ・ネットワークのアーキテクチャ用に開発された二つの方法である。従来のネットワーク（例えばＬＡＮやＷＡＮ）は、多くの柔軟性と比較的長距離の能力を提供する。ＥＳＣＯＮ（Ｅｎｔｅｒｐｒｉｓｅ  Ｓｙｓｔｅｍ  Ｃｏｎｎｅｃｔｉｏｎ）やＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）といったチャネルは、高い性能と信頼性のために開発されている。チャネルは、一般にコンピュータ間またはコンピュータと周辺装置の間の専用の短距離接続を用いる。
【０００３】
チャネルとネットワークの両方の特徴は、「ファイバ・チャネル」として知られている新しいネットワーク標準内に組み込まれている。ファイバ・チャネルのシステムでは、ネットワークの柔軟性と接続性、そしてチャネルの速度と信頼性を兼ね備えている。ファイバ・チャネル製品は現在、１０６２Ｍｂｐｓという非常に高いデータ転送速度で実行できる。こういった速度は、非圧縮、フルモーション、高品質映像といったかなり厳しい用途(quite demanding application）でも十分処理できる。Ｘ３．２３０−１９９４といったＡＮＳＩ仕様が、ファイバ・チャネル・ネットワークを定義している。この仕様は、ファイバ・チャネルの機能を五つのレイヤに割り当てている。このファイバ・チャネルの五つの機能レイヤは、ＦＣ−０（物理媒体レイヤ）、ＦＣ−１（符号化・復号化レイヤ）、ＦＣ−２（実転送機構、フレーム・プロトコルとノード間のフロー制御を含む）、ＦＣ−３（共通サービスレイヤ）、及びＦＣ−４（上位層プロトコル）である。
【０００４】
ファイバ・チャネル・ネットワークを配置するには一般に、簡単なポイントツーポイント接続、アービトレート型ループ、スイッチ型構成の三つの方法がある。最も簡単な接続形態は、ポイントツーポイント構成であり、これは任意の二つのファイバ・チャネルのシステムを単に直接接続する。アービトレート型ループは、アービトレーションを介した帯域幅への共有アクセスを提供するファイバ・チャネルのリング接続である。スイッチ型ファイバ・チャネル・ネットワーク（「ファブリック」と呼ぶ）は、クロスポイントスイッチングの形態をとる。
【０００５】
ファイバ・チャネル・ネットワーク内の装置間の接続はリンクと呼ばれる。データは、装置間のリンクを介してシリアル・ビットストリームで送られる。このシリアル・ビットストリームは、８ビット／１０ビット（「８Ｂ／１０Ｂ」）符号化スキームを用いて符号化される。このビットストリームは、連続的な１０ビットキャラクタを含んでいる。この装置は一般に、入力された１０ビットキャラクタを８ビットキャラクタに非直列化、復号化し、出力データを直列化、符号化して１０ビットキャラクタに戻す。従って、各ファイバ・チャネルのプロトコル装置は、その装置のリンクからのデータ及びリンクへのデータを直列化、非直列化する「serdes」装置を有する。例えば、装置がリンク上にデータを出力するとき、その装置のserdesが、その装置からのデータをシリアル・ビットストリームに直列化する。リンクからデータを受け取るときは、その装置のserdesが、リンク上のシリアル・ビットストリームを１０ビットキャラクタに非直列化する。次に、これらのキャラクタは四つのキャラクタのワードに集められる。
【０００６】
ファイバ・チャネルのノードポートが、動作中のファイバ・チャネルのリンクに適切に接続されているとき、そのノードポートは、あるストリームのデータのワードと、ファイバ・チャネルの順序セットのワード（ordered set words）（例えばプリミティブ信号、プリミティブシーケンス、およびフレーム・デリミタ）を受け取る。各順序セットのワードは、四つの１０ビットキャラクタを含む。最初の１０ビットキャラクタは、「Ｋ２８．５」キャラクタとして知られる特別なキャラクタであると定義されている。全てのプリミティブ信号とプリミティブシーケンスに対して、このＫ２８．５の１０ビットキャラクタが「Ｋ２８．５＋」キャラクタとなる。このＫ２８．５＋キャラクタは、０ｘ０ＦＡ、つまり００１１１１１０１０と符号化される。このキャラクタの最初の７ビットは、「コンマパターン」、つまり００１１１１１と呼ばれるパターンに対応する。市販のserdes装置内のデシリアライザは、非直列化プロセスを、このコンマパターンを用いて、ビットストリーム内の１０ビットのキャラクタの境界に同期させる。
【０００７】
発明者は、ノードポート内に、入力ビットストリームのデータ転送速度を決定する装置と方法を提供し、さらにデシリアライザのクロック速度を設定して、そのデータ転送速度に合わせる機能を提供することが望ましいことを確認した。
【０００８】
【概要】
この発明は、パターン認識を用いて、シリアル・ビットストリームのデータ転送速度を決定し、そのデータ転送速度にデシリアライザのクロック速度を合わせる技術を実現する方法と装置を提供する。一実施形態では、ネットワーク装置をネットワークに接続するポートは、あるデータ転送速度を有するビットストリームをネットワークから受け取るデータ入力と、そのデータ入力に接続し、そのデータ入力を介して受け取ったビットストリームを非直列化し、データキャラクタを生成するデシリアライザと、そのデシリアライザに接続し、そのデシリアライザからデータキャラクタを受け取り、そのデシリアライザによって生成されたデータキャラクタ内でパターンを認識することにより、そのビットストリームのデータ転送速度を決定するネットワーク装置とを有する。
【０００９】
別の実施形態では、ノードポートはさらに、デシリアライザ用のデータ転送速度を選択し、ビットストリームのデータ転送速度に合わせる。このノードポートは、あるデータ転送速度を有するビットストリームをネットワークから受け取るデータ入力と、そのデータ入力に接続し、そのデータ入力を介して受け取ったビットストリームを非直列化し、データキャラクタを生成し、一つのクロック速度より多い速度で動作可能なデシリアライザと、そのデシリアライザに接続し、そのデシリアライザから受取ったデータキャラクタ内でパターンを認識することで、そのビットストリームのデータ転送速度を決定し、制御信号をデシリアライザに送って、そのデシリアライザのクロック速度を、そのビットストリームのデータ転送速度に合わせるように設定するネットワーク装置とを有する。
【００１０】
ファイバ・チャネルの実現において、ファイバ・チャネルのプロトコル装置をファイバ・チャネル・ネットワークに接続するファイバ・チャネルのノードポートは、ファイバ・チャネル・ネットワークにてあるデータ転送速度を有するビットストリームをそのネットワークから受け取るデータ入力と、そのデータ入力に接続し、そのデータ入力を介して受け取ったビットストリームを非直列化し、１０ビットデータキャラクタを生成し、一つのクロック速度より多い速度で動作可能なデシリアライザと、そのデシリアライザに接続し、そのデシリアライザからデータキャラクタを受け取り、クロック制御信号をデシリアライザに送って、そのデシリアライザのクロック速度を、そのビットストリームのデータ転送速度に合わせるように設定するファイバ・チャネル・プロトコル装置とを有する。
【００１１】
別の実施形態では、あるデータのビットストリームをデシリアライザで受け取る。このビットストリームは、データキャラクタへと非直列化される。最終的に、そのデータキャラクタのパターンを認識して、そのビットストリームのデータ転送速度を決定する。
【００１２】
別の実施形態では、デシリアライザのクロック速度は、最高速度に設定する。あるデータのビットストリームは、デシリアライザで受け取る。このビットストリームをデータキャラクタに非直列化する。そのデータキャラクタ内のパターンを認識して、そのビットストリームのデータ転送速度を決定する。次に、デシリアライザのクロック速度を、認識したパターンに基づいて（基いた）ビットストリームのデータ転送速度に合わせるように（合わせるために）、設定する。
【００１３】
この発明の技術は、いくつかの利点を提供する。ファイバ・チャネルのノードポートが、受け取ったシリアル・ビットストリームのデータ転送速度を確実に識別できるようにすることによって、試行錯誤による決定が避けられる。このノードポートはさらに、受け取ったビットストリームのパターンを確認することによって、機能していない接続と、正確に構成されていないリンクの接続を区別できる（つまり、一般に機能していない接続は、認識可能なパターンを生成しない）。非直列化したデータストリーム内で所定のパターンを認識することによって、ノードポートは、受け取ったシリアル・ビットストリームのデータ転送速度を即座に決定し、リンクデータのトランスミッタのデータ転送速度の制御プロトコルに明確な指示を行う。ノードポートはデシリアライザのクロック速度を設定して、決定されたシリアルビットストリームのデータ転送速度に合わせるので、１データ転送速度より多い速度で動作可能なファイバ・チャネル装置を配置可能で、このような装置は、現設置ベースの、一般に１．０６２５ギガビット／秒（Ｇｂｐｓ）のリンク速度で動作する、ファイバ・チャネル・ネットワークと下位互換性がある。
【００１４】
【詳細な説明】
この発明は、パターン認識を用いて、シリアル・ビットストリームのデータ転送速度を決定し、そのデータ転送速度にデシリアライザのクロック速度を合わせる技術を実現する方法と装置を提供する。この発明は、好ましい実施形態の説明として、ファイバ・チャネル・ネットワークに関して下記に説明されている。しかし、この発明は、ファイバ・チャネル・ネットワークと同様の特徴を備えたネットワークにも適用可能である。例えば、この発明は、ギガビット・イーサネット（登録商標）やＮＧＩＯといった、８Ｂ／１０Ｂ符号化スキームを用いる他のネットワークにも適用できる。
【００１５】
好ましい実施形態において、ネットワークに接続したポート内のデシリアライザは、シリアル・ビットストリームを受け取る。このデシリアライザは、所定のパターンを用いて、ビットストリーム内のキャラクタの境界に同期する。次に、このデシリアライザが、シリアル・ビットストリームから一連の複数ビット幅のキャラクタを生成する。このデシリアライザは、これらのキャラクタをネットワーク装置内のパターン認識ロジックに送る。このパターン認識ロジックは、デシリアライザにより受け取られたキャラクタを調べて、ネットワーク装置の利用可能なデータ転送速度に対応する所定のパターンを見つける。これらのパターンを用いて、ネットワーク装置が、シリアル・ビットストリームのデータ転送速度を決定する。さらに、一実施形態において、このネットワークはシリアル・ビットストリームの決定されたデータ転送速度を用いて、デシリアライザのクロック速度を調節し、そのビットストリームのデータ転送速度に合わせる。
【００１６】
図１は、この発明によるファイバ・チャネルのノードポート１００のファイバ・チャネル実施形態を示している。このファイバ・チャネルのノードポート１００は、シリアライザ／デシリアライザ（「serdes」）装置１０５と、ファイバ・チャネルのプロトコル装置１１０（つまり、ファイバ・チャネルのプロトコルに従って動作するネットワーク装置）への接続部を有する。serdes装置１０５は、デシリアライザ１１５を有する。デシリアライザ１１５は、接続されたネットワークからのシリアル・ビットストリームのデータを受け取る。デシリアライザ１１５は、そのシリアル・ビットストリーム内のキャラクタの境界に同期し、下記に説明するように複数ビットのキャラクタを生成する。ファイバ・チャネル実施形態では、デシリアライザは１０ビットキャラクタを生成する。デシリアライザ１１５は、そのキャラクタをファイバ・チャネルのプロトコル装置１１０内のパターン認識ロジック１２０に送る。パターン認識ロジック１２０は、下記に説明するように、デシリアライザ１１５から受け取ったキャラクタ内の所定のパターンを認識することによって、そのシリアル・ビットストリームのデータ転送速度を決定する。パターン認識ロジック１２０は、デシリアライザ制御回路１２５にそのシリアル・ビットストリームのデータ転送速度を決定したことを示す制御信号を送る。図１は、ノードポート１００が、二つの速度「２ｘ」と「１ｘ」（例えば、各々約２Ｇｂｐｓと１Ｇｂｐｓ）で動作可能である実施形態を示している。別の実施形態では、より多くの速度、且つ２倍という比率とは異なった速度の比率に適応するようにノードポートを設計できる。パターン認識ロジック１２０が、デシリアライザ１１５から受け取ったキャラクタ内に第一パターンを認識すると、パターン認識ロジック１２０は第一速度制御信号（つまり２ｘ）をデシリアライザ制御回路１２５に送る。パターン認識ロジック１２０が、デシリアライザ１１５から受け取ったキャラクタ内に第二パターンを認識すると、そのパターン認識ロジックは第二速度制御信号（つまり１ｘ）をデシリアライザ制御回路１２５に送る。
【００１７】
デシリアライザ制御回路１２５は、クロック制御信号をデシリアライザ１１５に送り返し、デシリアライザ１１５のクロック速度を調節する。クロック制御信号は、デシリアライザ１１５のクロック速度を設定し、そのシリアル・ビットストリームの決定したデータ転送速度に合わせる。
【００１８】
別の実施形態では、ファイバ・チャネルのプロトコル装置１１０は、デシリアライザ制御回路１２５を含まない。このような実施形態では、ファイバ・チャネルのプロトコル装置１１０は、パターン認識ロジック１２０からシリアル・ビットストリームのデータ転送速度を示す出力信号を受け取り、ファイバ・チャネルのプロトコル装置１１０は、その用途に応じ、その信号を適切に用いる。
【００１９】
ビットストリームのデータ転送速度の決定は、デシリアライザが出力した複数ビットキャラクタ内のパターン認識に基づいている。デシリアライザが、シリアル・ビットストリームのデータ転送速度と一致するクロック速度で動作しているとき、そのデシリアライザの出力は、受け取ったシリアル・ビットストリームに一致する。しかし、デシリアライザが、シリアル・ビットストリームのデータ転送速度より速いクロック速度で動作しているとき、そのデシリアライザは供給されたビットストリーム内の各ビットに対して、複数のクロックパルスを生成するので、追加のビットを導入し、そのため同じビットを複数回読み込む。従って、データ転送速度が、デシリアライザのクロック速度より遅い場合、認識されたビットストリームのビットのパターンは、クロック速度対データ転送速度の割り合いで比例して拡大する。例えば、クロック速度がデータ転送速度の三倍であれば、そのビットストリーム内の各ビットは、デシリアライザが認識したビットストリーム内に三回現れる。
【００２０】
ファイバ・チャネル実施形態の一例において、デシリアライザは（数１）のビットストリームを受け取ると仮定する。
【００２１】
【数１】
0004460781.tif 000002
【００２２】
デシリアライザが、ビットストリームのデータ転送速度と同じクロック速度で動作しているとき、そのデシリアライザのクロックパルスは、ビットストリームのデータ転送速度と一致し、デシリアライザは、そのビットストリーム内の各ビットに対して１ビットを受け取る。デシリアライザはコンマのパターンを見つけ、（数２）の１０ビットキャラクタを出力する。
【００２３】
【数２】
0004460781.tif 000003
【００２４】
デシリアライザが、シリアル・ビットストリームのデータ転送速度の二倍のクロック速度で動作しているとき、そのデシリアライザは、ビットストリーム内の各ビットに対して、二つのクロックパルスを生成し、デシリアライザは、そのビットストリーム内で各ビットを二回認識する。従って、デシリアライザは、上記のビットストリームを（数３）のビットストリームとして認識する。
【００２５】
【数３】
0004460781.tif 000004
【００２６】
その結果、デシリアライザはコンマパターンを見つけ、（数４）の１０ビットキャラクタを出力する。
【００２７】
【数４】
0004460781.tif 000005
【００２８】
従って、得られるキャラクタは非常に異なる。しかし、この違いは、クロック速度とデータ転送速度の関係に基づいて予測できる。特に、第二の場合にデシリアライザが出力した最初の１８ビットは、第一の場合の最初のキャラクタの下位９ビットの各ビットを二倍にしたものと同じである。同様のパターンは、異なる比率の速度に対して保持される。
【００２９】
図２は、シリアル・ビットストリームのキャラクタの境界に、デシリアライザを同期させるプロセス２００を示している。ファイバ・チャネルのプロトコル装置は、デシリアライザのクロック速度を最高速度（例えば２ｘ）に設定する（ステップ２０５）。デシリアライザは、接続されたネットワークからのシリアル・ビットストリームとして、あるストリームのビットを受け取る（ステップ２１０）。デシリアライザは、その入力ビットストリームを調べて、所定のパターンを見つける（ステップ２１５）。このパターンは、そのネットワークのネットワーク・プロトコルに従って、特別なキャラクタを示すように事前に定義されている。ファイバ・チャネル実施形態では、このパターンはコンマパターンである。このコンマパターンは一意的であり、順序セットのワードの始まりでＫ２８．５キャラクタを示すためにのみ用いられる。デシリアライザがビットストリーム内に所定のパターンを見つけると、そのデシリアライザが、開始点として所定のパターンを用いる複数ビットのキャラクタを出力する（ステップ２２０）。ファイバ・チャネルの実施形態では、コンマパターンは７ビットのパターンである。そのビットストリーム内の次の３ビットで、コンマパターンを含むキャラクタが完成する。従って、デシリアライザは、コンマパターンと次の３ビットが適切な１０ビットキャラクタを構成すると結論付けることができる。このデシリアライザは、これらの１０ビットキャラクタを一つのキャラクタとしてファイバ・チャネルのプロトコル装置に送る。そのデシリアライザは、シリアル・ビットストリームからの１０ビットからなる次のグループを、次のキャラクタとしてファイバ・チャネルのプロトコル装置に送り、そのビットストリーム内の１０ビットキャラクタの境界に同期される。
【００３０】
約１Ｇｂｐｓ（１ｘ）と２Ｇｂｐｓ（２ｘ）といった複数の速度で動作可能なノードポートでは、そのノードポートは、デシリアライザを最大のクロック速度（つまり２ｘ）に設定し、Ｋ２８．５＋キャラクタのどの速度がパターン認識ロジックで検出されるかを確認するのを待つことで、受け取ったシリアル・ビットストリームのデータ転送速度を即座に決定できる。２ｘ速度のＫ２８．５＋キャラクタが検出されるならば、デシリアライザが正確に設定されていて、ビットストリームのデータ転送速度に合致しているので、ファイバ・チャネルのプロトコル装置は、デシリアライザの設定を変更しない。もし、１ｘ速度のＫ２８．５＋キャラクタが検出されるならば、ファイバ・チャネルのプロトコル装置は、デシリアライザがより遅い１ｘのクロック速度で動作するように設定し、その後そのリンク上で通信を確立しようとする。利用可能な速度でＫ２８．５＋キャラクタが検出されない場合、パターン認識ロジックは、そのリンクが有効に機能していないと判断する。
【００３１】
図３は、デシリアライザのクロック速度を、シリアル・ビットストリームのデータ転送速度に合わせるように設定するプロセス３００を示している。図３は、ファイバ・チャネルの実施形態についてこのプロセスを説明している。しかし、キャラクタ内のビット数、またはシリアル・ビットストリームのデータ転送速度を認識するために用いられるパターンの内容といった後述の詳細は、別のネットワークのプロトコルや用途に適応するために変更できる。デシリアライザが、シリアル・ビットストリームのビットとキャラクタの境界の両方で同期した後、パターン認識ロジックは、上位７ビットが７ビットのコンマパターンである１０ビットキャラクタを探す（ステップ３０５）。次に、パターン認識ロジックは、そのキャラクタの下位３ビットを確認する（ステップ３１０）。これらの３ビットが０１０であれば、このキャラクタはＫ２８．５＋キャラクタである（ステップ３１５）。受け取ったシリアル・ビットストリームのデータ転送速度は、デシリアライザのクロック速度と同じであり、ファイバ・チャネルのプロトコル装置は、デシリアライザのクロック速度を調整しなくてもよい（ステップ３２０）。デシリアライザが、Ｋ２８．５＋キャラクタ用の１０ビットコードに対応する１０ビットキャラクタを生成したので、パターン認識ロジックは、デシリアライザとシリアル・ビットストリームが同じ速度であると認識する。
【００３２】
パターン認識ロジックが見つけ、コンマパターンを含むキャラクタの下位３ビットが１１１であれば、そのパターン認識ロジックは、デシリアライザが、シリアル・ビットストリームのデータ転送速度より速い速度で動作していると認識する。次に、パターン認識ロジックは、次の１０ビットキャラクタの上位８ビットを確認する（ステップ３２５）。これらの上位８ビットが１１００１１００であれば、パターン認識ロジックは、そのシリアル・ビットストリーム内のＫ２８．５＋キャラクタが、シリアル・ビットストリームのデータ転送速度の二倍のクロック速度で、デシリアライザによって直列化されていると認識する（ステップ３３０）。パターン認識ロジックは、デシリアライザ制御回路に速度制御信号を送り、次にデシリアライザにクロック制御信号を送って、デシリアライザのクロック速度を２分の１だけ（例えば、２ｘから１ｘに）低減する（ステップ３３５）。デシリアライザは、Ｋ２８．５＋キャラクタの１０ビットを表す１８ビット（最初のワードの１０ビットと次のワードの８ビット）のシーケンスを送っているので、このパターン認識ロジックは、デシリアライザが、そのシリアル・ビットストリームのデータ転送速度の二倍で動作していると認識する。Ｋ２８．５の最初の０は、デシリアライザによるコンマパターンの認識では失われるので、デシリアライザは、２０ビットではなく１８ビットを送る。この喪失は、デシリアライザがシリアル・ビットストリームのデータ転送速度の二倍で実際に動作していることを、デシリアライザが認識しないことから生じる。
【００３３】
パターン認識ロジックが見つけ、コンマパターンを含むキャラクタの下位３ビットが、０１０でも１１１でもなければ、パターン認識ロジックは、そのリンクが有効なシリアル・ビットストリームを送っていないと認識する（ステップ３４０）。パターン認識ロジックはさらに、ステップ３２５に続くキャラクタの上位８ビットが、１１００１１００でなければ、リンクが機能していないと認識する（ステップ３４０）。
【００３４】
別の実施形態では、図３について上記に説明した同じ概念を、別の複数のデータ転送速度とクロック速度を備えた用途に対しても適用できる。例えば、パターン認識ロジックは、シリアル・ビットストリームが、デシリアライザの最大のクロック速度、デシリアライザの最大のクロック速度の２分の１、またはデシリアライザの最大のクロック速度の４分の１に対応するデータ転送速度で動作していることを認識できる。このような別のデータ転送速度に適応するために、パターン認識ロジックは、対応するビットパターンと意志決定機構を有し、このような別のデータ転送速度を十分に認識できる。さらに別の実施形態では、上記のパターン認識ロジックは、serdes装置のデシリアライザに含まれている。
【００３５】
好ましい実施形態は、いくつかの別の実施形態と共に説明してきた。しかし、次の請求項の範囲内にある変形態様は、この発明の範囲内にある。例えば、この技術はプログラム可能なハードウェアまたはソフトウェア内に実現できる。従って、この発明は、上記に説明した実施形態ではなく、次の請求項の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】  この発明によるファイバ・チャネルのノードポートを示す図である。
【図２】  デシリアライザの動作のフローチャートである。
【図３】  デシリアライザの速度を入力ビットストリームのデータ転送速度に合わせるフローチャートである。
【図１】
0004460781.tif 000006
【図２】
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【図３】
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