(57)【特許請求の範囲】
【請求項１】
第１、第２スプリットワードラインを一対とするスプリットワードライン対を含んでロー方向に複数個配列されたメインメモリセルアレイと、前記メインメモリセルの左右に対称となるように、前記第１、第２スプリットワードラインを横切る方向に並んで配列された二本のビットラインからなるビットライン対と、データバスと、前記ビットライン対の各ビットラインを選択的に選択するために、前記データバスと各ビットラインとの間に一つずつ備えられたカラム選択部と、前記カラム選択部に隣接して、前記ビットライン毎に一つずつ備えられた参照メモリセルと、をそれぞれ備える上部サブメモリセルアレイ及び下部サブメモリセルアレイと、
前記上部サブメモリセルアレイ及び下部サブメモリセルアレイのビットラインの間に一つずつ備えられたセンスアンプと、
前記上部サブメモリセルアレイ及び下部サブメモリセルアレイのそれぞれのデータバスに連結され、該データバスを介して前記上部サブメモリセルアレイ及び下部サブメモリセルアレイの一端に連結されたメインアンプと、
を含む不揮発性強誘電体メモリ装置を提供する段階と、
一動作サイクルのアクティブ区間で、前記第１、第２スプリットワードライン、前記参照メモリセルの参照ワードライン及び参照プレートラインをハイレベルに１次活性化させる段階と、
前記第１、第２スプリットワードライン及び前記参照ワードラインを不活性化させる段階と、
前記第１スプリットワードラインが不活性化された後に、前記センスアンプを活性化させる段階と、
前記アクティブ区間で、前記第２スプリットワードラインをハイレベルに２次活性化させる段階と、
前記アクティブ区間の間、前記センスアンプが活性化されている状態で、前記第２スプリットワードラインが２次活性化された時点で、前記第１スプリットワードラインをハイレベルに２次活性化させた後、ローレベルに遷移させ、さらに、ハイレベルに３次活性化させる段階と、
チップイネーブル信号をハイレベルに遷移させて、プリチャージを行う段階と、
を順次行うことを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【請求項２】
前記センスアンプが活性化された状態で、前記カラム選択部を活性化させることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項３】
第１、第２スプリットワードラインを一対とするスプリットワードライン対を含んでロー方向に複数個配列されたメインメモリセルアレイと、前記メインメモリセルの左右に対称となるように、前記第１、第２スプリットワードラインを横切る方向に並んで配列された二本のビットラインからなるビットライン対と、データバスと、前記ビットライン対の各ビットラインを選択的に選択するために、前記データバスと各ビットラインとの間に一つずつ備えられたカラム選択部と、前記カラム選択部に隣接して、前記ビットライン毎に一つずつ備えられた参照メモリセルと、をそれぞれ備える上部サブメモリセルアレイ及び下部サブメモリセルアレイと、
前記上部サブメモリセルアレイ及び下部サブメモリセルアレイのビットラインの間に一つずつ備えられたセンスアンプと、
前記上部サブメモリセルアレイ及び下部サブメモリセルアレイのそれぞれのデータバスに連結され、該データバスを介して前記上部サブメモリセルアレイ及び下部サブメモリセルアレイの一端に連結されたメインアンプと、
を含む不揮発性強誘電体メモリ装置を提供する段階と、
一動作サイクルのアクティブ区間で、前記第１、第２スプリットワードライン、前記参照メモリセルの参照ワードライン及び参照プレートラインをハイレベルに１次活性化させる段階と、
前記第１、第２スプリットワードライン及び前記参照ワードラインを不活性化させる段階と、
前記第１スプリットワードラインが不活性化された後に、前記センスアンプを活性化させる段階と、
前記アクティブ区間で、前記第２スプリットワードラインをハイレベルから昇圧したハイレベルに段階的に２次活性化させる段階と、
前記アクティブ区間で、前記センスアンプが活性化されている状態で、前記第２スプリットワードラインが段階的に２次活性化された区間で、前記第１スプリットワードラインをハイレベルに２次活性化させた後、ローレベルに遷移させ、さらに、昇圧したハイレベルに３次活性化させる段階と、
チップイネーブル信号をハイレベルに遷移させて、プリチャージを行う段階と、
を順次行うことを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【請求項４】
前記ハイレベルが電源電圧ＶＣＣの電圧値を有するとき、前記昇圧したハイレベルの電圧値は、
ＶＣＣ＋αＶｔｎ
（α＞１、ＶｔｎはＮＭＯＳトランジスタのしきい値電圧）
であることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項５】
前記センスアンプが活性化された状態で、前記カラム選択部を活性化させることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置及びその駆動方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置、即ち、ＦＲＡＭ（Ferroelectric Random Access Memory）は、ＤＲＡＭと同程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため、次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため、電界を除去してもデータは保存される。
【０００３】
図１１は、一般的な強誘電体のヒステリシスループを示す特性図である。
図１１に示すように、電界により誘起された分極が、電界Ｖを除去しても、残留分極又は自発分極の存在によって消滅されず、一定量（ｄ，ａ状態）を維持していることが分かる。不揮発性強誘電体メモリ装置は、前記ｄ，ａ状態をそれぞれ１，０に対応させて、記憶素子に応用したものである。
【０００４】
図１２は、従来の不揮発性強誘電体メモリ装置のメインメモリセルを示したものである。
従来の不揮発性強誘電体メモリ装置のメインメモリセルは、図１２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに接続され、ドレインは前記ビットラインに接続されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のソースに接続され、第２端子は前記プレートラインＰ／Ｌに接続される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を、以下に説明する。
図１３は、従来の不揮発性強誘電体メモリ装置におけるデータの書き込み動作を示すタイミング図であり、図１４は、データの読み出し動作を示すタイミング図である。
まず、データの書き込み動作の場合、外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化され、同時に、書き込みイネーブル信号ＷＥＢｐａｄがハイからローに遷移して、書き込み動作が始まる。次いで、書き込み動作のためのアドレスのデコードが始まると、ワードラインＷ／Ｌに印加されるパルス信号はローからハイに遷移され、メインメモリセルが選択される。
【０００６】
このように、ワードラインＷ／Ｌに印加される信号がハイ状態を維持している間に、プレートラインＰ／Ｌには、順に、所定幅のハイ信号と所定幅のロー信号が印加される。
そして、選択されたメインメモリセルにロジック値「１」又は「０」を書くために、ビットラインＢ／Ｌに、書き込みイネーブル信号ＷＥＢｐａｄに同期したハイ信号又はロー信号を印加する。
例えば、ワードラインＷ／Ｌに印加される信号がハイ状態である期間で、ビットラインＢ／Ｌにハイ信号を印加し、プレートラインＰ／Ｌに印加される信号がローであれば、強誘電体キャパシタＦＣ１にはロジック値「１」が記録される。また、ビットラインＢ／Ｌにロー信号を印加し、プレートラインＰ／Ｌに印加される信号がハイであれば、強誘電体キャパシタＦＣ１にはロジック値「０」が記録される。
【０００７】
このようなデータの書き込み動作によりメインメモリセルに格納されたデータを読み出すための動作は、以下の通りである。
まず、外部からのチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化されると、ワードラインＷ／Ｌが選択される前に、全てのビットラインＢ／Ｌは、等化信号ＥＱによってロー電圧に等しい電位とされる。
【０００８】
そして、各ビットラインＢ／Ｌを不活性化させた後、アドレスをデコードし、該デコードされたアドレスによってワードラインＷ／Ｌのロー信号がハイ信号に遷移され、メインメモリセルが選択される。次いで、選択されたメインメモリセルのプレートラインＰ／Ｌにハイ信号を印加して、強誘電体キャパシタＦＣ１に格納されたロジック値「１」に対応するデータＱｓを破壊させる。もし、強誘電体キャパシタＦＣ１にロジック値「０」が格納されていれば、それに対応するデータＱｎｓは破壊されない。
【０００９】
このように、破壊されたデータＱｓと破壊されていないデータＱｎｓは、前述した図１１のヒステリシスループの原理によって異なる値を出力し、センスアンプ（図示せず）は、ロジック値「１」又は「０」をセンシングする。
なお、データＱｓが破壊された場合とは、図１１のヒシテリシスループのｄ状態からｆ状態に遷移される場合であり、データＱｎｓが破壊されていない場合とは、ａ状態からｆ状態に遷移される場合である。
従って、一定の時間が経過した後、センスアンプがイネーブルしたときに、データが破壊された場合は、増幅されたロジック値「１」を出力し、データが破壊されていない場合は、ロジック値「０」を出力する。
【００１０】
このように、センスアンプでデータを増幅した後には、特に、破壊されたデータＱｓは元のデータに戻さなければならないので、ワードラインＷ／Ｌにハイ信号を印加した状態で、プレートラインＰ／Ｌをハイからローに不活性化させる。
【００１１】
【発明が解決しようとする課題】
しかし、上記の従来の不揮発性強誘電体メモリ装置及びその駆動方法には、次のような問題があった。
第一に、メインメモリセルへのデータの書き込み動作と読み出し動作に際して、ワードラインＷ／Ｌを、一動作サイクルのアクティブ区間からプリチャージ区間に亘って活性化すべきであるので、メインメモリセルから出る電荷の量を制限し難い。このため、複数のメインメモリセルから成るメモリセルアレイ全体で均一にデータを書き込んだり読み出したりすることが難しい。
第二に、ワードラインＷ／Ｌがハイレベルに活性化されているときにセンスアンプを活性化させるので、メインメモリセルのビットラインＢ／Ｌのキャパシタンスと参照メモリセルのビットラインＢ／Ｌのキャパシタンスとに差が生じる。このため、センシング電圧を低下させて、メインメモリセルのサイズを小形化させるのに限界がある。
【００１２】
本発明は、上記のような問題点を解決するためになされたもので、特に、メモリセルアレイ全体で均一にデータの書き込み動作や読み出し動作を行うことができる不揮発性強誘電体メモリ装置及びその駆動方法を提供することを目的とする。
また、本発明の他の目的は、センシング電圧を低下させて、メインメモリセルのサイズを小形化することに適した不揮発性強誘電体メモリ装置及びその駆動方法を提供することである。
また、本発明の他の目的は、低電圧でも安定的にデータの書き込み動作や再格納動作を行うことができる不揮発性強誘電体メモリ装置及びその駆動方法を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性強誘電体メモリ装置の駆動方法は、次のことを特徴としている。
【００１４】
即ち、本発明の不揮発性強誘電体メモリ装置の駆動方法は、第１、第２スプリットワードラインを一対とするスプリットワードライン対を含んでロー方向に複数個配列されたメインメモリセルアレイと、前記メインメモリセルの左右に対称となるように、前記第１、第２スプリットワードラインを横切る方向に並んで配列された二本のビットラインからなるビットライン対と、データバスと、前記ビットライン対の各ビットラインを選択的に選択するために、前記データバスと各ビットラインとの間に一つずつ備えられたカラム選択部と、前記カラム選択部に隣接して、前記ビットライン毎に一つずつ備えられた参照メモリセルと、をそれぞれ備える上部サブメモリセルアレイ及び下部サブメモリセルアレイと、
前記上部サブメモリセルアレイ及び下部サブメモリセルアレイのビットラインの間に一つずつ備えられたセンスアンプと、
前記上部サブメモリセルアレイ及び下部サブメモリセルアレイのそれぞれのデータバスに連結され、該データバスを介して前記上部サブメモリセルアレイ及び下部サブメモリセルアレイの一端に連結されたメインアンプと、
を含む不揮発性強誘電体メモリ装置を提供する段階と、
一動作サイクルのアクティブ区間で、前記第１、第２スプリットワードライン、前記参照メモリセルの参照ワードライン及び参照プレートラインをハイレベルに１次活性化させる段階と、
前記第１、第２スプリットワードライン及び前記参照ワードラインを不活性化させる段階と、
前記第１スプリットワードラインが不活性化された後に、前記センスアンプを活性化させる段階と、
前記アクティブ区間で、前記第２スプリットワードラインをハイレベルに２次活性化させる段階と、
前記アクティブ区間の間、前記センスアンプが活性化されている状態で、前記第２スプリットワードラインが２次活性化された時点で、前記第１スプリットワードラインをハイレベルに２次活性化させた後、ローレベルに遷移させ、さらに、ハイレベルに３次活性化させる段階と、
チップイネーブル信号をハイレベルに遷移させて、プリチャージを行う段階と、を順次行うこととする。
そして、前記センスアンプが活性化された状態で、前記カラム選択部を活性化させることとする。
また、本発明の不揮発性強誘電体メモリ装置の駆動方法は、第１、第２スプリットワードラインを一対とするスプリットワードライン対を含んでロー方向に複数個配列されたメインメモリセルアレイと、前記メインメモリセルの左右に対称となるように、前記第１、第２スプリットワードラインを横切る方向に並んで配列された二本のビットラインからなるビットライン対と、データバスと、前記ビットライン対の各ビットラインを選択的に選択するために、前記データバスと各ビットラインとの間に一つずつ備えられたカラム選択部と、前記カラム選択部に隣接して、前記ビットライン毎に一つずつ備えられた参照メモリセルと、をそれぞれ備える上部サブメモリセルアレイ及び下部サブメモリセルアレイと、
前記上部サブメモリセルアレイ及び下部サブメモリセルアレイのビットラインの間に一つずつ備えられたセンスアンプと、
前記上部サブメモリセルアレイ及び下部サブメモリセルアレイのそれぞれのデータバスに連結され、該データバスを介して前記上部サブメモリセルアレイ及び下部サブメモリセルアレイの一端に連結されたメインアンプと、
を含む不揮発性強誘電体メモリ装置を提供する段階と、
一動作サイクルのアクティブ区間で、前記第１、第２スプリットワードライン、前記参照メモリセルの参照ワードライン及び参照プレートラインをハイレベルに１次活性化させる段階と、
前記第１、第２スプリットワードライン及び前記参照ワードラインを不活性化させる段階と、
前記第１スプリットワードラインが不活性化された後に、前記センスアンプを活性化させる段階と、
前記アクティブ区間で、前記第２スプリットワードラインをハイレベルから昇圧したハイレベルに段階的に２次活性化させる段階と、
前記アクティブ区間で、前記センスアンプが活性化されている状態で、前記第２スプリットワードラインが段階的に２次活性化された区間で、前記第１スプリットワードラインをハイレベルに２次活性化させた後、ローレベルに遷移させ、さらに、昇圧したハイレベルに３次活性化させる段階と、
チップイネーブル信号をハイレベルに遷移させて、プリチャージを行う段階と、を順次行うこととする。
そして、前記ハイレベルが電源電圧ＶＣＣの電圧値を有するとき、前記昇圧したハイレベルの電圧値は、ＶＣＣ＋αＶｔｎ（α＞１、ＶｔｎはＮＭＯＳトランジスタのしきい値電圧）であることとする。
また、前記センスアンプが活性化された状態で、前記カラム選択部を活性化させることとする。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の不揮発性強誘電体メモリ装置及びその駆動方法を説明する。
【００１６】
図１は、本発明の不揮発性強誘電体メモリ装置を示す構成図であり、図２は、図１の不揮発性強誘電体メモリ装置のメインメモリセルＭＣを示す構成図である。
本発明による不揮発性強誘電体メモリ装置は、図１に示すように、複数のサブメモリセルアレイを備える。
各サブメモリセルアレイは、二本のビットラインと、二本のビットラインの間にロー方向に複数個配列されたメインメモリセルＭＣと、二本のビットラインにそれぞれ接続された複数の参照メモリセルＲＣ及びカラム選択部Ｃ／Ｓと、から構成される。
【００１７】
そして、上下に隣接した上部サブメモリセルアレイｓｕｂ＿Ｔと下部サブメモリセルアレイｓｕｂ＿Ｂの間には、二つのセンスアンプＳ／Ａが備えられている。このとき、センスアンプＳ／Ａは、各ビットライン当たり一つずつ配列されている。
また、上部サブメモリセルアレイｓｕｂ＿Ｔのビットラインは、Ｔｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１から構成され、下部サブメモリセルアレイｓｕｂ＿Ｂのビットラインは、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１から構成される。
【００１８】
メインメモリセルＭＣは、図２に示すように、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を一対とするスプリットワードライン対を備え、図１に示す複数のビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ＋１は、前記スプリットワードライン対を横切る方向に形成される。尚、前記ビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ＋１は、図２のビットラインＢ／Ｌ１又はビットラインＢ／Ｌ２のいずれかに相当するものである。
参照メモリセルＲＣは、上部サブメモリセルアレイｓｕｂ＿Ｔ及び下部サブメモリセルアレイｓｕｂ＿Ｂのカラム選択部Ｃ／Ｓに隣接するよう配列されている。
そして、データバスｉｏは、上部、下部サブメモリセルアレイｓｕｂ＿Ｔ、ｓｕｂ＿Ｂの一方の端部に位置したメインアンプＭ／Ａに接続されている。
このとき、センスアンプＳ／Ａを中心に、その上部に構成される上部サブメモリセルアレイｓｕｂ＿Ｔ内の参照メモリセルＲＣは、下部に構成される下部サブメモリセルアレイｓｕｂ＿Ｂ内のメインメモリセルＭＣと同時にアクセスされる。
【００１９】
反対に、下部に構成される下部サブメモリセルアレイｓｕｂ＿Ｂ内の参照メモリセルＲＣは、上部に構成される上部サブメモリセルアレイｓｕｂ＿Ｔ内のメインメモリセルＭＣと同時にアクセスされる。
前記カラム選択部Ｃ／Ｓは、具体的には後述するように、第１、第２出力信号ＹＳＥＬ＜ｎ＞、ＹＳＥＬ＜ｎ＋１＞を用いて、カラム選択部Ｃ／Ｓ内のビットラインを選択的に活性化させる。即ち、前記カラム選択部Ｃ／Ｓに入力する第１、第２出力信号ＹＳＥＬ＜ｎ＞、ＹＳＥＬ＜ｎ＋１＞がハイレベルであれば、該カラム選択部Ｃ／Ｓ内のビットラインとデータバスｉｏとが接続され、データ伝達が行われるようになる。
【００２０】
上記の構成を有する不揮発性強誘電体メモリ装置のメインメモリセルＭＣは、図２に示すように、ロー方向に互いに一定の間隔を有して形成された第１スプリットワードラインＳＷＬ１及び第２スプリットワードラインＳＷＬ２と、該第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を横切る方向に形成された第１ビットラインＢ／Ｌ１及び第２ビットラインＢ／Ｌ２と、ゲートが前記第１スプリットワードラインＳＷＬ１に接続され、ドレインが前記第１ビットラインＢ／Ｌ１に接続された第１トランジスタＴ１と、該第１トランジスタＴ１のソースと前記第２スプリットワードラインＳＷＬ２との間に接続された第１強誘電体キャパシタＦＣ１と、ゲートが前記第２スプリットワードラインＳＷＬ２に接続され、ドレインが前記第２ビットラインＢ／Ｌ２に接続された第２トランジスタＴ２と、該第２トランジスタＴ２のソースと前記第１スプリットワードラインＳＷＬ１との間に接続された第２強誘電体キャパシタＦＣ２と、から構成されている。
このようなメインメモリセルＭＣを複数個備えて、前記上部メモリセルアレイｓｕｂ＿Ｔ及び下部メモリセルアレイｓｕｂ＿Ｂは構成される。前記メインメモリセルＭＣをデータの格納単位として見ると、一つのスプリットワードラインＳＷＬと一つのビットラインＢ／Ｌと一つのトランジスタＴと一つの強誘電体キャパシタＦＣとが単位メモリセルとなるが、構造的には、一対のスプリットワードラインＳＷＬ１、ＳＷＬ２と二つのビットラインＢ／Ｌ１、Ｂ／Ｌ２と二つのトランジスタＴ１、Ｔ２と二つの強誘電体キャパシタＦＣ１、ＦＣ２とが単位メモリセルとなる。本発明の不揮発性強誘電体メモリ装置の駆動方法の第１実施形態を適用するための単位メモリセルは、後者の２Ｔ／２Ｃ構造とする。
【００２１】
図３は、図１の不揮発性強誘電体メモリ装置の参照メモリセルＲＣを示す構成図である。
参照メモリセルＲＣは、図３に示すように、一方向に形成されたビットラインＢ／Ｌと、そのビットラインＢ／Ｌを横切る方向に形成された参照ワードラインＲＥＦ＿Ｗ／Ｌと、前記参照ワードラインＲＥＦ＿Ｗ／Ｌの信号に従って制御され、強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・に格納された参照電圧を選択的に前記ビットラインＢ／Ｌへ伝達するスイッチング部５１と、前記強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・と接続された前記スイッチング部５１の入力端の電圧レベルを選択的に初期化させるレベル初期化部５２と、前記スイッチング部５１の入力端に並列的に接続される複数の強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・とを含んで構成されている。尚、前記ビットラインＢ／Ｌは、図１のビットラインＴｏｐ＿Ｂ／Ｌ又はビットラインＢｏｔ＿Ｂ／Ｌのいずれかに相当するものである。
【００２２】
ここで、前記スイッチング部５１は、ゲートが前記参照ワードラインＲＥＦ＿Ｗ／Ｌに接続され、ドレインは前記ビットラインＢ／Ｌに接続され、ソースはストレージノードＳＮに接続されるＮＭＯＳトランジスタ（以下「第１トランジスタＴ１」という）から構成する。
【００２３】
前記レベル初期化部５２は、参照メモリセルＲＣのストレージノードＳＮを初期化させるためのコントロール信号である参照メモリセル等化コントロール信号ＲＥＦ＿ＥＱによって制御され、前記第１トランジスタＴ１のソースと接地電圧端Ｖｓｓの間に接続されたＮＭＯＳトランジスタ（以下「第２トランジスタＴ２」という）から構成する。
【００２４】
前記複数の強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・は、第１、第２電極とその間に形成された強誘電体物質から構成される。各強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・の第１電極は、前記第１トランジスタＴ１のソースと接続され、第２電極は、参照プレートラインＲＥＦ＿Ｐ／Ｌに接続される。
ここで、前記複数の強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・は、参照メモリセルＲＣのキャパシタサイズに従ってその数が決定される。即ち、参照メモリセルＲＣのキャパシタサイズに従って強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・の数を自由に調整することができる。そして、前記ストレージノードＳＮは、複数の強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・の第１端子と並列的に接続されている。
【００２５】
前記参照メモリセル等化コントロール信号ＲＥＦ＿ＥＱは、前記ストレージノードＳＮを接地電圧レベルに初期化させる。即ち、参照メモリセル等化コントロール信号ＲＥＦ＿ＥＱがハイレベルであれば、前記第２トランジスタＴ２がターンオンされ、ストレージノードＳＮを接地電圧レベルにする。
【００２６】
上記構成を有する参照メモリセルＲＣの動作原理について、以下に説明する。
【００２７】
図１１に示すヒステリシスループのデータＱｓは、図３に示す強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・のスイッチング電荷を示すものであり、図１１のデータＱｎｓは、強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・の非スイッチング電荷を示すものである。本発明の参照メモリセルＲＣは、データＱｎｓを用いている。
即ち、一動作サイクル内で、参照ワードラインＲＥＦ＿Ｗ／Ｌは、参照プレートラインＲＥＦ＿Ｐ／Ｌと共にハイレベルに遷移される。従って、図３のビットラインＢ／Ｌには、データＱｎｓ×強誘電体キャパシタＦＣの電荷が供給される。
このとき、センスアンプＳ／Ａが動作する前に、参照ワードラインＲＥＦ＿Ｗ／Ｌを再びローレベルへ遷移させ、ビットラインＢ／Ｌの電圧が参照メモリセルＲＣに影響を与えないようにする。
【００２８】
一方、参照プレートラインＲＥＦ＿Ｐ／Ｌは、ハイレベル状態を保持してから前記参照ワードラインＲＥＦ＿Ｗ／Ｌが十分にローレベルに安定化されて始めてローレベルに遷移される。
このように、非スイッチング電荷であるデータＱｎｓを用いるため、プリチャージ区間の間には、別のデータ再格納動作が必要とされない。従って、参照ワードラインＲＥＦ＿Ｗ／Ｌは、それ以上、ハイレベルとする必要がなくなる。
【００２９】
参照ワードラインＲＥＦ＿Ｗ／Ｌの電圧レベルは、ストレージノードＳＮの初期の電圧レベルに影響を受けるので、ストレージノードＳＮの電圧レベルの安定化のためには、図３の第２トランジスタＴ２を用い、参照メモリセル等化コントロール信号ＲＥＦ＿ＥＱを用いてストレージノードＳＮを接地電圧レベルに初期化させる。従って、ストレージノードＳＮの初期の電圧レベルが接地電圧を保持するようになるので、参照メモリセルＲＣの電圧レベルを安定化させることができる。
また、カラム選択部ＣＳは、図４に示すような構成を有する。
【００３０】
図４は、図１の不揮発性強誘電体メモリ装置のカラム選択部Ｃ／Ｓを示す構成図である。
カラム選択部Ｃ／Ｓは、一例として、図４に示すように、データバスｉｏ＜ｍ＞（ｍは、任意の数で、０≦ｍ≦７の整数）のデータを、ビットラインＢｌ＜ｘ＞やビットラインＢｌ＜ｘ＋１＞（ｘは、任意の数で、０≦ｘ≦１４の整数）へ伝達するように、カラムデコーダ（図示せず）からの第１、第２出力信号ＹＳＥＬ＜ｎ＞、ＹＳＥＬ＜ｎ＋１＞をそれぞれ受けてスイッチング動作する二つのＮＭＯＳトランジスタを基本単位として構成されている。
カラム選択部Ｃ／Ｓ全体は、前記構成が繰り返して配列されて構成される。
【００３１】
即ち、前記第１出力信号ＹＳＥＬ＜ｎ＞の制御を受けるＮＭＯＳトランジスタは、一番目又は奇数番目のビットラインＢｌ０、Ｂｌ２、・・・毎に配置され、前記第２出力信号ＹＳＥＬ＜ｎ＋１＞の制御を受けるＮＭＯＳトランジスタは、二番目又は偶数番目のビットラインＢｌ１、Ｂｌ３、・・・毎に配置され、互いに一ビットラインＢｌおきに一つずつ配置される。
【００３２】
次に、センスアンプＳ／Ａの構成は、図５に示す通りである。
図５は、図１の不揮発性強誘電体メモリ装置のセンスアンプＳ／Ａを示す構成図である。
センスアンプＳ／Ａは、図５に示すように、ＳＥＰ信号とセンスアンプイネーブル信号ＳＥＮが印加されて動作する第１、第２ＮＭＯＳトランジスタを備え、その間に、二つのＣＭＯＳトランジスタ（ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列接続されたもの）が並列接続され、ラッチ型を成している。
【００３３】
そして、各ＣＭＯＳトランジスタの出力端には、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌがそれぞれ接続されている。
また、ビットラインＴｏｐ＿Ｂ／ＬとビットラインＢｏｔ＿Ｂ／Ｌとの間、ビットラインＴｏｐ＿Ｂ／Ｌと接地電圧端との間、及び、ビットラインＢｏｔ＿Ｂ／Ｌと接地電圧端との間に、それぞれビットライン等化信号ＥＱを受けて、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌの電圧レベルを均等にするためのＮＭＯＳトランジスタがそれぞれ形成される。
前記のように、センスアンプＳ／Ａはラッチ型であり、ビットライン等化信号ＥＱによって、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌはローレベルに等しくなる。
尚、ＳＥＰ信号はセンスアンプイネーブル信号ＳＥＮと逆位相の波形であって、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／ＬにメインメモリセルＭＣと参照メモリセルＲＣのデータが十分に伝達されたとき、センスアンプイネーブル信号ＳＥＮはハイに、ＳＥＰ信号はローに、同時に活性化させて、センシング動作を開始する。
【００５６】
図６は、図１の不揮発性強誘電体メモリ装置に適用させた本発明の駆動方法の第１実施形態によるデータ書き込み動作を示すタイミング図であり、図７は、図１の不揮発性強誘電体メモリ装置に適用させた本発明の駆動方法の第１実施形態によるデータ読み出し動作を示すタイミング図である。
【００５７】
本発明の不揮発性強誘電体メモリ装置の駆動方法の第１実施形態は、アクティブ区間で、第１スプリットワードラインＳＷＬ１を三回に分けてハイレベルに活性化させ、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２の最初のハイレベルがローレベルとなったときに、センスアンプＳ／Ａを駆動するものである。
そして、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が最初のハイレベルに活性化されたときにデータ読み出し動作を行い、最初のハイレベルがオフされたとき、即ち、ローレベルに不活性化されたときにセンスアンプＳ／Ａを活性化させ、アクティブ区間で、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２がそれぞれ二回目のハイレベルに活性化されたときからデータを再格納するか、又は、新たなデータを書き込む。
【００５８】
まず、図６と図７に示すように、チップイネーブル信号ＣＳＢｐａｄがローに遷移されると、アクティブ区間が始まる。
このとき、データ書き込み動作時には、アクティブ区間で書き込みイネーブル信号ＷＥＢｐａｄがローレベルを示し、データ読み出し動作時には、アクティブ区間で書き込みイネーブル信号ＷＥＢｐａｄがハイレベルを示す。
【００５９】
以下の駆動方法は、データの読み出し動作と書き込み動作とで同一である。
まず、アクティブ区間のうちのＡ区間は、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２がハイレベルに活性化される前の区間であって、このとき、全てのビットラインＢ／Ｌ１、Ｂ／Ｌ２をしきい値電圧レベルにプリチャージさせ、参照プレートラインＲＥＦ＿Ｐ／Ｌはローレベルに遷移させる。
【００６０】
次に、Ｂ区間では、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２と参照ワードラインＲＥＦ＿Ｗ／Ｌと参照プレートラインＲＥＦ＿Ｐ／Ｌが全てハイレベルに活性化され、メインメモリセルＭＣの強誘電体キャパシタＦＣ１、ＦＣ２（図２参照）のデータが、ビットラインＢ／Ｌ１、Ｂ／Ｌ２からビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１へ伝達され、ビットラインＢ／Ｌ１、Ｂ／Ｌ２の電圧レベルが変化する。
このとき、ロジック値「１」が格納されていた強誘電体キャパシタＦＣは、ビットラインＢ／ＬとスプリットワードラインＳＷＬとの間に反対極性の電界が加えられるので、強誘電体キャパシタＦＣの極性が破壊されて多量の電流が流れ、ビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１は高い電圧レベルに誘起される。
【００６１】
反対に、ロジック値「０」が格納されていた強誘電体キャパシタＦＣは、ビットラインＢ／ＬとスプリットワードラインＳＷＬとに同一極性の電界が加えられるので、強誘電体キャパシタＦＣの極性が破壊されず、少量の電流が流れるので、ビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１はやや低い電圧レベルに誘起される。
【００６２】
次いで、図６に示すように、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２と参照ワードラインＲＥＦ＿Ｗ／Ｌを、Ｃ区間の間ローレベルに遷移させ、センスアンプＳ／Ａの活性化信号であるセンスアンプイネーブル信号ＳＥＮをハイレベルに活性化させることにより、ビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１のデータを増幅する。
即ち、参照プレートラインＲＥＦ＿Ｐ／Ｌは、データ読み出し動作が始まる前のＡ区間の間のみローレベルとなり、その他の区間ではハイレベルを維持する。
これにより、第１スプリットワードラインＳＷＬ１及び参照ワードラインＲＥＦ＿Ｗ／Ｌがハイレベルからローレベルに遷移するとき、参照プレートラインＲＥＦ＿Ｐ／Ｌが同時に遷移される場合は発生しない。
【００６３】
その後、センスアンプＳ／Ａの増幅動作が安定になると、カラム選択部Ｃ／ＳをＤ区間からＦ区間の間ハイレベルに活性化させ、ビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１のデータをデータバスｉｏのデータと交換する。即ち、データバスｉｏのデータが強制的にビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１へ伝達される。
また、Ｄ区間からＦ区間の間、センスアンプＳ／Ａが続けて活性化されているので、ビットラインＴｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１は、続けて増幅されたデータや再び書き込まれたデータを保持し続けるようになる。
そして、Ｄ区間の間、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２をハイレベルに遷移させ、Ｂ区間の間、破壊されていた強誘電体キャパシタＦＣ１、ＦＣ２のロジック値「０」のデータを再格納するか、又は、書き込むことができるようになる。
【００６４】
また、第１スプリットワードラインＳＷＬ１はローレベルであり、第２スプリットワードラインＳＷＬ２がハイレベルであるＥ区間の間に、Ｂ区間の間破壊されていた強誘電体キャパシタＦＣ２のロジック値「１」のデータを書き込む。
そして、第１スプリットワードラインＳＷＬ１はハイレベルであり、第２スプリットワードラインＳＷＬ２がハイレベルを示してからローレベルに遷移するＦ区間の間に、強誘電体キャパシタＦＣ１のロジック値「１」のデータを書き込む。
そして、データの再格納動作や書き込み動作が終わると、チップイネーブル信号ＣＳＢｐａｄをハイレベルに遷移することにより、プリチャージ区間（Ｈ区間）が始まる。
このプリチャージ区間（Ｈ区間）の間に、ビットラインＢ／Ｌ１、Ｂ／Ｌ２と参照メモリセルＲＣのストレージノードＳＮの電圧をグラウンドレベルに初期化させ、次の動作サイクルが始まるように待機する。
【００６５】
次に、図１の構成を有する不揮発性強誘電体メモリ装置に適用させた本発明の駆動方法の第２実施形態を説明する。
図８は、図１の不揮発性強誘電体メモリ装置に適用させた本発明の駆動方法の第２実施形態によるデータ書き込み動作を示すタイミング図であり、図９は、図１の不揮発性強誘電体メモリ装置に適用させた本発明の駆動方法の第２実施形態によるデータ読み出し動作を示すタイミング図である。
図８及び図９に示す本発明の不揮発性強誘電体メモリ装置の駆動方法の第２実施形態は、図６及び図７に示す不揮発性強誘電体メモリ装置の駆動方法とほとんど同じである。
【００６６】
以下、相違点について説明する。
まず、第１スプリットワードラインＳＷＬ１は、Ｆ区間にて、Ｂ、Ｄ区間より高い電圧レベルを示すように昇圧させ、第２スプリットワードラインＳＷＬ２は、Ｅ区間にて、Ｂ、Ｃ区間より高い電圧レベルを示すように昇圧させる。
即ち、第１スプリットワードラインＳＷＬ１は、Ｆ区間で、αＶｔｎだけ昇圧されて、ＶＣＣ＋αＶｔｎの電圧とされ、第２スプリットワードラインＳＷＬ２は、Ｅ区間で、αＶｔｎだけ昇圧されて、ＶＣＣ＋αＶｔｎの電圧とされる。
ここで、αは、１より大きい定数であり、Ｖｔｎは、ＮＭＯＳトランジスタのしきい値電圧を意味する。
これは、図２の第１、第２トランジスタＴ１、Ｔ２にデータの再格納動作を行うとき、低電圧でもビットラインＢ／Ｌ１、Ｂ／Ｌ２のハイレベルのデータを強誘電体キャパシタＦＣ１、ＦＣ２へ良く伝達させるためである。
【００６７】
前記したように、本発明の不揮発性強誘電体メモリ装置の駆動方法の第２実施形態による駆動時に、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２へ出力される昇圧した電圧は、ブーストパワー発生部から供給されるものである。このブーストパワー発生部の構成を、以下に説明する。
【００６８】
ブーストパワー発生部は、図１０に示すように、アドレスデコーダと、該アドレスデコーダの出力信号と第１外部コントロール信号ＢＣＯＮ１とを論理積演算した後、反転して出力するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号を反転して出力する第１インバータと、該第１インバータの出力信号を一端に受ける強誘電体キャパシタＦＣと、前記アドレスデコーダの出力信号を反転して出力する第２インバータと、該第２インバータの出力信号と第２外部コントロール信号ＢＣＯＮ２とを論理和演算した後、反転して出力するＮＯＲゲートと、該ＮＯＲゲートの出力信号を反転して出力する第３インバータと、第３インバータの出力信号がゲートに入力され、前記強誘電体キャパシタＦＣの他端と接地電圧端ＶＳＳとの間に形成されたＣＭＯＳトランジスタと、該ＣＭＯＳトランジスタの出力端の信号がゲートに入力され、電源電圧端ＶＣＣと前記強誘電体キャパシタＦＣの他端との間に形成されたＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタのオン／オフ動作に従うＷＬＰＷＲ信号を受けてレベルシフティング動作を行うレベルシフターと、該レベルシフターから発生するワードライン駆動信号ＷＬＤ１、ＷＬＤ２を受けて、メインメモリセルＭＣの第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２にレベルシフティングされた電圧を出力するスプリットワードラインドライバと、から構成されている。
そして、図１０のメインメモリセルＭＣは、図１の第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を備えたメインメモリセルＭＣを示すものである。
【００６９】
前記ＷＬＰＷＲ信号は、電源電圧端の電圧ＶＣＣ又はこの電圧ＶＣＣより昇圧した電圧ＶＣＣ＋αＶｔｎを示している。
アクティブ区間のうちのＦ区間の間、図１０に示す第１外部コントロール信号ＢＣＯＮ１がハイレベルを出力し、第２外部コントロール信号ＢＣＯＮ２がローレベルを出力するとき、ＷＬＰＷＲ信号がＶＣＣ＋αＶｔｎの電圧を示すことにより、メインメモリセルＭＣの第１スプリットワードラインＳＷＬ１にＶＣＣ＋αＶｔｎの昇圧された電圧が発生する。
また、アクティブ区間のうちのＥ区間の間、第１外部コントロール信号ＢＣＯＮ１がハイレベルを出力し、第２外部コントロール信号ＢＣＯＮ２がローレベルを出力するとき、ＷＬＰＷＲ信号がＶＣＣ＋αＶｔｎの電圧を示すことにより、メインメモリセルＭＣの第２スプリットワードラインＳＷＬ２にＶＣＣ＋αＶｔｎの昇圧された電圧が発生する。
【００７０】
【発明の効果】
以上に説明した本発明の不揮発性強誘電体メモリ装置及びその駆動方法には、次のような効果がある。
第一に、一動作サイクルのうちのアクティブ区間で、ワードラインを二回以上に分けてハイレベルに活性化させるとき、ワードラインの一回目の活性化時の区間幅を制限して動作させることにより、メインメモリセルからの電荷量を制限できることから、メインメモリセルの位置にかかわらず、全てのメインメモリセルに対して均一にデータを書き込んだり読み出したりすることができる。
第二に、一回目の活性化が行われたワードラインをローレベルに不活性化させた後に、センスアンプをハイレベルに活性化させるので、センスアンプにおけるビットラインと参照ビットラインのＲＣローディング条件を同じにできることから、最小センシング電圧を大幅に低下させることができる。これにより、メインメモリセルのサイズを小形化することができ、チップ全体のサイズを小形化することができる。
第三に、強誘電体キャパシタにハイレベルのデータを書き込んだり再格納したりするとき、第１、第２スプリットワードラインをそれぞれＶＣＣ＋αＶｔｎの電圧に昇圧させることにより、低電圧動作が可能となり得る。
【図面の簡単な説明】
【図１】  本発明の不揮発性強誘電体メモリ装置を示す構成図。
【図２】  図１の不揮発性強誘電体メモリ装置のメインメモリセルを示す構成図。
【図３】  図１の不揮発性強誘電体メモリ装置の参照メモリセルを示す構成図。
【図４】  図１の不揮発性強誘電体メモリ装置のカラム選択部を示す構成図。
【図５】  図１の不揮発性強誘電体メモリ装置のセンスアンプを示す構成図。
【図６】  本発明の不揮発性強誘電体メモリ装置の駆動方法の第１実施形態によるデータ書き込み動作を示すタイミング図。
【図７】  本発明の不揮発性強誘電体メモリ装置の駆動方法の第１実施形態によるデータ読み出し動作を示すタイミング図。
【図８】  本発明の不揮発性強誘電体メモリ装置の駆動方法の第２実施形態によるデータ書き込み動作を示すタイミング図。
【図９】  本発明の不揮発性強誘電体メモリ装置の駆動方法の第２実施形態によるデータ読み出し動作を示すタイミング図。
【図１０】  本発明の不揮発性強誘電体メモリ装置のブーストパワー発生部を示す構成図。
【図１１】  従来の不揮発性強誘電体メモリ装置のメインメモリセルを示す構成図。
【図１２】  従来の不揮発性強誘電体メモリ装置のメインメモリセルを示す構成図。
【図１３】  従来の不揮発性強誘電体メモリ装置によるデータ書き込み動作を示すタイミング図。
【図１４】  従来の不揮発性強誘電体メモリ装置によるデータ読み出し動作を示すタイミング図。
【符号の説明】
ｓｕｂ＿Ｔ：上部サブメモリセルアレイ
ｓｕｂ＿Ｂ：下部サブメモリセルアレイ
ＭＣ：メインメモリセル
ＲＣ：参照メモリセル
Ｃ／Ｓ：カラム選択部
Ｓ／Ａ：センスアンプ
Ｔｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌ、：ビットライン
Ｔｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１：ビットライン
ｉｏ：データバス
Ｍ／Ａ：メインアンプ
【図１】
0004488653.tif 000002
【図２】
0004488653.tif 000003
【図３】
0004488653.tif 000004
【図４】
0004488653.tif 000005
【図５】
0004488653.tif 000006
【図６】
0004488653.tif 000007
【図７】
0004488653.tif 000008
【図８】
0004488653.tif 000009
【図９】
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【図１０】
0004488653.tif 000011
【図１１】
0004488653.tif 000012
【図１２】
0004488653.tif 000013
【図１３】
0004488653.tif 000014
【図１４】
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