(57)【特許請求の範囲】
【請求項１】
列方向に配列されたメモリセルと、各メモリセルに接続された一対のディジット線と、前記ディジット線と交差して敷設され各メモリセルを選択するためのワード線と、前記ディジット線の一端に配置されたセンスアンプと、前記ディジット線の前記センスアンプの近傍に配置された近端側プリチャージ回路と、前記ディジット線の前記センスアンプと反対側の端部に配置された遠端側プリチャージ回路と、を備えた半導体記憶装置において、読み出し動作時の遠端側プリチャージ回路のプリチャージ動作の終了時点が近端側プリチャージ回路のそれより早くなるように、プリチャージ回路を駆動するドライバの配置位置が近端側プリチャージ回路より遠端側プリチャージ回路に近いことを特徴とする半導体記憶装置。
【請求項２】
列方向に配列されたメモリセルと、各メモリセルに接続された一対のディジット線と、前記ディジット線と交差して敷設され各メモリセルを選択するためのワード線と、前記ディジット線の一端に配置されたセンスアンプと、前記ディジット線の前記センスアンプの近傍に配置された近端側プリチャージ回路と、前記ディジット線の前記センスアンプと反対側の端部に配置された遠端側プリチャージ回路と、を備えた半導体記憶装置において、読み出し動作時における遠端側プリチャージ回路に近い側のワード線の選択信号の立ち上がりが近端側プリチャージ回路に近い側のワード線のそれより早いことを特徴とする半導体記憶装置。
【請求項３】
読み出し動作時の遠端側プリチャージ回路のプリチャージ動作の終了時点が近端側プリチャージ回路のそれと同時かそれより早いことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記一対のディジット線には、それぞれ複数のメモリセルが接続された複数対のディジット線が並列に接続されており、各ディジット線対には当該ディジット線対を選択する列選択スイッチが備えられていることを特徴とする請求項１〜３の何れかに記載の半導体記憶装置。
【請求項５】
行列状に配列されたメモリセルと、各メモリセルに接続された複数対のディジット線と、前記ディジット線と交差して敷設され各メモリセルを選択するためのワード線と、前記ディジット線の一端に配置されたセンスアンプと、各ディジット線対の前記センスアンプ寄りに配置された近端側プリチャージ回路と、前記各ディジット線対の前記センスアンプと反対側の端部に配置された遠端側プリチャージ回路と、を備えたメモリブロックが複数個ワード線方向に配列されたメモリブロック配列を有する半導体記憶装置において、前記メモリブロック内のディジット線対を選択する列選択信号用ドライバが前記センスアンプ寄りに配置され、前記ワード線を駆動するワード信号用ドライバと前記メモリブロックを選択するブロック信号用ドライバとが前記遠端側プリチャージ回路寄りに配置されていることを特徴とする半導体記憶装置。
【請求項６】
前記メモリブロック配列が、前記遠端側プリチャージ回路側が向き合う態様にて複数個配置されていることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記ブロック信号用ドライバと前記遠端側プリチャージ回路との間には、前記遠端側プリチャージ回路のプリチャージ動作終了時点を調整するプリチャージ制御回路が挿入されていることを特徴とする請求項５または６記載の半導体記憶装置。
【請求項８】
前記近端側プリチャージ回路は、前記ブロック信号用ドライバの出力信号と前記列信号用ドライバの出力信号とが入力される論理回路を通して制御されることを特徴とする請求項５〜７の何れかに記載の半導体記憶装置。
【請求項９】
前記ワード信号用ドライバとワード線との間には、ワード信号用ドライバからの出力信号と、副ワード信号用デコーダまたは副ワード線信号用ドライバからの出力信号が入力される論理回路が配置されていることを特徴とする請求項５〜８の何れかに記載の半導体記憶装置。
【請求項１０】
各ディジット線対の前記近端側プリチャージ回路と前記遠端側プリチャージ回路との間に第３のプリチャージ回路が配置されていることを特徴とする請求項１〜９の何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に半導体記憶装置の読み出し速度を高速化できるようにレイアウトした半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体メモリにおいては、高集積化・大容量化が不断に進められており、デジット線対には、多くのメモリセルが接続されるようになってきている。そのために、デジット線に付加される容量が大きくなり、アクセスが遅れ、高速動作が阻害されるようになってきている。そこで、プリチャージ回路をデジット線の両端に付加し、書き込み後のリカバリー（プリチャージ）を高速化させるなどの工夫がなされている。しかしながら、従来の制御方法およびレイアウト構造では、このプリチャージのＯＦＦが遅れるなどして、読み出し動作の高速化が難しいという問題があった。
【０００３】
図６は、従来の半導体記憶装置のチップのレイアウト図である。半導体チップ１上には、ワード選択信号入力バッファ２、ブロック選択信号入力バッファ３、列選択信号入力バッファ４の各入力バッファが設けられており、各入力バッファにはそれぞれの出力信号をデコードするワード信号用デコーダ５と、ブロック信号用デコーダ６と、列信号用デコーダ７が備えられている。そして、それぞれのデコーダの出力端には各デコーダの出力信号のバッファとして機能するワード信号用ドライバ８、ブロック信号用ドライバ９、列信号用ドライバ１０が設置されている。これらドライバ８〜１０はチップの長辺に添ってそれぞれ配置されている。
【０００４】
また、チップ中央部にはメモリブロックＢＬ０〜ＢＬ３１がレイアウトされている。各メモリブロックＢＬ０〜ＢＬ３１には、メモリセルアレイであるメモリセル部１１と近端プリチャージ部１２と遠端プリチャージ部１３とが備えられている。近端プリチャージ部１２にはプリチャージ回路の外センスアンプが設置されている。そして、各近端プリチャージ部１２には、そのメモリブロックのメモリセルの列を選択する列選択用プリチャージ制御ＮＡＮＤゲートＧ0 〜Ｇ15の出力信号が入力されている。
【０００５】
この図では説明を簡略化するために、それぞれ、ワード選択信号が３ビット、ブロック選択信号と列選択信号が４ビット信号であるとされている。ワード選択信号入力バッファ２からの出力は、ワード信号用デコーダ５でデコードされてワード信号用ドライバ８へ入力され、ワード信号線１４を通じて、各メモリブロックＢＬ０〜ＢＬ３１内の８本のワード線へ接続されている。
【０００６】
同様に、ブロック選択信号入力バッファ３からの出力は、ブロック信号用デコーダ６でデコードされてブロック信号用ドライバ９へ入力され、その出力信号はブロック選択信号線１５を通して、ＢＬ０〜ＢＬ３１の各メモリブロックの遠端プリチャージ部１３およびＮＡＮＤゲートＧ0 〜Ｇ15の一方の入力端子へ共通に入力されている。
【０００７】
列選択信号入力バッファ４からの出力は、列信号用デコーダ７でデコードされて列信号用ドライバ１０を介してＮＡＮＤゲートＧ0 〜Ｇ15のそれぞれのもう一方の入力端子に入力されている。
このような構成により、一つのチップ上では、３２個のメモリブロックに対して、８本のワード線のいずれか一つが選択されて、全てのメモリブロックのメモリセルの１行が選択され、１６本のブロック選択信号線１５により、いずれか二つのメモリブロックに接続されているＮＡＮＤゲートが選択される。
【０００８】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、遠端プリチャージ部１３はブロック信号用ドライバ９から最も離れた位置に配置されている。そのため、例えば読み出しのためにプリチャージ回路のプリチャージ動作を停止させる際にその信号の伝達に時間がかかり、近端側プリチャージ部１２よりもプリチャージ動作の停止時刻が遅くなる。また、メモリブロックＢＬの遠端プリチャージ側のメモリセルのワード線は、ワード信号用ドライバ８から遠い位置に配置されている。そのため、例えば読み出しのためにワード線を選択する時刻が近端側プリチャージ部１２寄りのワード線の選択よりも遅くなる。一方、メモリセルのディジット線に読み出された信号のセンスアンプへの伝達は、遠端プリチャージ部１３寄りのメモリセルを読み出した場合の方が近端プリチャージ部１２寄りのメモリセルを読み出した場合よりも時間がかかる。
すなわち、従来例のレイアウトでは、読み出し信号の伝達に時間がかかる遠端プリチャージ部１３寄りのメモリセル部の方が近端プリチャージ部１２寄りのメモリセル部よりも、読み出しのための動作を開始する時刻が遅くなっており、このために高速動作を実現することが困難であった。
【０００９】
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、プリチャージとワードの切り替え時点を、センスアンプの近端側より遠端側が遅くなることがないようにして、センスアンプ遠端側のメモリセルからの読み出しを高速化させ、アクセスタイムの速い半導体記憶装置を提供できるようにすることである。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、列方向に配列されたメモリセルと、各メモリセルに接続された一対のディジット線と、前記ディジット線と交差して敷設され各メモリセルを選択するたワード線と、前記ディジット線の一端に配置されたセンスアンプと、前記ディジット線の前記センスアンプの近傍に配置された近端側プリチャージ回路と、前記ディジット線の前記センスアンプと反対側の端部に配置された遠端側プリチャージ回路と、を備えた半導体記憶装置において、読み出し動作時の遠端側プリチャージ回路のプリチャージ動作の終了時点が近端側プリチャージ回路のそれより早くなるように、プリチャージ回路を駆動するドライバの配置位置が近端側プリチャージ回路より遠端側プリチャージ回路に近いことを特徴とする半導体記憶装置、が提供される。
そして、好ましくは、読み出し動作時における遠端側プリチャージ回路に近い側のワード線の選択信号の方が近端側プリチャージ回路に近い側のワード線の選択信号より早く立ち上がるようになされる。
【００１１】
【発明の実施の形態】
次に、本発明の実施の形態について実施例に即して説明する。
図１は、本発明の第１の実施例を示す図であり、図１において、図６に示した従来例の部分と同等の部分には、同じ参照番号が付せられているので重複する説明は省略する。本実施例の図６に示した従来例と相違する点は、本実施例においては、ワード信号用ドライバ８とブロック信号用ドライバ９が、半導体チップ１の中央部分にレイアウトされている点である。
【００１２】
図２は、本発明の第１の実施例の一つのメモリブロックの回路図であり、図３は、メモリブロックの書き込みと読み出しのタイミングチャートである。本実施例は、下記に説明するセンスアンプ遠端側のプリチャージ回路（以下、遠端プリチャージ回路と記す）をブロック信号用ドライバ９から伝達される信号により制御し、センスアンプ近端側のプリチャージ回路（以下、近端プリチャージ回路と記す）をブロック信号用ドライバ９と列信号用ドライバ１０から伝達される信号により制御する例である。
【００１３】
図２に示すように、各メモリブロックには例えば１６対のディジット線Ｄ０Ｔ（真）、Ｄ０Ｂ（偽）；・・・；Ｄ１５Ｔ、Ｄ１５Ｂが敷設されている。各ディジット線対には、遠端プリチャージ部１３において、それぞれ、ｐチャンネル型トランジスタ（以下、トランジスタと記す）１７、１８のドレインが接続され、トランジスタ１７、１８のソースは、電源に接続されている。
【００１４】
また、トランジスタ１７、１８のドレインには、イコライズの機能を持つトランジスタ１９のソース、ドレインがそれぞれ接続されていて、そのゲートは、トランジスタ１７、１８のゲートと接続されている。このゲートに接続されている遠端プリチャージ制御線２０は、プリチャージ制御回路４０を介してブロック選択信号線１５に接続されている。
【００１５】
デジット線対Ｄ０Ｔ、Ｄ０Ｂ；・・・；Ｄ１５Ｔ、Ｄ１５Ｂには、それぞれ８個ずつのメモリセルが接続されている（説明の簡略化のために８個としたが、実際には、多数（例えば１０２４個）のメモリセルが接続される）。また、ディジット線と直交するように、ワード線Ｗ０〜Ｗ７が敷設されており、各メモリセルに接続されている。
【００１６】
デジット線対Ｄ０Ｔ、Ｄ０Ｂ；・・・のもう一方の端部には、それぞれ、近端プリチャージ回路を構成するトランジスタ２５、２６およびｐチャネル型トランジスタからなる列選択スイッチ２８、２９並びにインバータ２７が接続されている。
プリチャージ回路のトランジスタ２５、２６のソースは電源に接続され、ゲートはインバータ２７の出力に接続されている。インバータ２７の入力端子と列選択スイッチ２８、２９のゲートには、ＮＡＮＤゲートＧ0 〜Ｇ15の出力線である列選択信号線Ｙ０〜Ｙ１５が接続されている。
【００１７】
各ディジット線対に設けられた列選択スイッチ２８、２９の出力線は、それぞれ１本にまとめられ、ｐチャネル型トランジスタであるトランスファゲート３３、３４に接続されている。ここで、トランスファゲート３３、３４は、センスアンプで増幅時にＯＦＦすることにより、デジット線の容量の影響を無くすようにする働きを持つものである。
【００１８】
トランスファゲート３３、３４の出力は、センスアンプ３５の入力部３５Ａ、３５Ｂに、それぞれ入力されている。ここで用いられているセンスアンプ３５は、フリップフロップを用いた一般的なダイナミックセンスアンプであり、ｎチャンネル型トランジスタ３６のゲートをハイレベルにすることにより活性化され、ラッチがかかるように構成されている。
上述したように、本発明の実施例において、レイアウト的に工夫されている点は、ワード信号用とブロック信号用のドライバが、遠端プリチャージ部（イコライズ）１３に近い側に配置され、列選択関係の信号線が、チップの周辺に引き回されていることである。
【００１９】
次に、メモリセルからの書き込みおよび読み出し動作について図３を併せ参照して説明する。なお、ここでは、メモリセル２２が選択された場合について説明する。
書き込みの直前は、遠端プリチャージ信号ＰＣ（以下、ＰＣと記す）は、ロウレベルでトランジスタ１７、１８、１９はＯＮとなり、デジット線Ｄ０Ｔ、Ｄ０Ｂを電源のレベルにプリチャージする。また、列選択信号線Ｙ０はハイレベルでトランジスタ２８、２９をＯＦＦにし、同時にインバータ２７によりトランジスタ２５、２６をＯＮにして、ディジット線Ｄ０Ｔ、Ｄ０Ｂをセンスアンプ側からプリチャージする。
【００２０】
次に、ワード線Ｗ０がハイレベルになり、メモリセル２２〜２２Ａを選択する。これとほぼ同時にＰＣとＹ０がそれぞれハイレベルとロウレベルとなり、それによりトランジスタ１７、１８、１９はＯＦＦ、列選択スイッチ２８、２９はＯＮになり、インバータ２７によりトランジスタ２５、２６はＯＦＦになる。
【００２１】
これにより、メモリセル２２が選択され、プリチャージ回路とセンスアンプから切り離され、書き込み動作がおこなわれる。この時、トランスファ信号ＴＥはハイレベルで、センスアンプ信号ＳＡはロウレベルのまま変化しない。
図２には、書き込みアンプは図示されていないが、列選択スイッチ２８、２９とトランスファゲート３３、３４の間のデジット線に接続されており、列選択スイッチ２８、２９がＯＮであることにより、書き込みアンプに用意されたデータがメモリセル２２に書き込まれる。
【００２２】
次に、Ｗ０、ＰＣが再びロウレベルになり、メモリセル２２〜２２Ａを非選択とし、トランジスタ１７、１８とトランジスタ１９はＯＮとなり、プリチャージとイコライズを開始する。それと同時にＹ０がハイレベルとなり、列選択スイッチ２８、２９がＯＦＦになり、インバータ２７によりトランジスタ２５、２６はＯＮになり、プリチャージを開始する。
【００２３】
次に、読み出し動作について説明する。再びＷ０、ＰＣがハイレベルとなり、メモリセル２２〜２２Ａが選択され、プリチャージとイコライズを終了する。また同時にＹ０とＴＥがロウレベルになり、列選択スイッチ２８、２９をＯＮにすると同時にトランジスタ２５、２６をＯＦＦにして、プリチャージを終了してデジット線Ｄ０ＴとＤ０Ｂをセンスアンプに接続する。
【００２４】
この時トランスファゲート３３、３４はＯＮであり、メモリセル２２からの情報がデジット線Ｄ０ＴとＤ０Ｂ上に発生して、電位差が出た時（シミュレーションにより最も遅いメモリセルの時間に合わせる。例えば約５ｎｓ）にＳＡをハイレベルにしてトランジスタ３６をＯＮにし、センスアンプ３５によりラッチする。ラッチが完了したら、約０．５ｎｓ後にＴＥをハイレベルにして、センスアンプ３５をデジット線から切り離しておく。この理由は、センスアンプ３５のドライブ能力が低いため、トランスファゲート３３、３４をＯＮの状態に放置しておくと、付加容量の大きなデジット線を安定レベルにするまで時間がかかってしまい、読み出し速度が遅くなるためである。
【００２５】
また、ＳＡはＴＥがハイレベルになった時点でロウレベルに戻しても良いが、その時、センスアンプ出力線３８Ａ、３８Ｂは不定レベルとなるので、外側にラッチ回路がつながれている場合を除いてハイレベルのままでよい。
このようにして、読み出し動作はアドレスが変化するたびに、読み出しとプリチャージを繰り返して進められる。
【００２６】
ここで、メモリセルの読み出し動作について考えると、センスアンプ３５の近端側にあるメモリセル２４を読み出す場合には、電位差がすぐにセンスアンプ３５に伝わるが、遠端側にあるメモリセル２２を読み出す場合には、電位差がセンスアンプ３５まで伝わるのに時間がかかる。高速アクセスを実現させようとした場合、センスアンプ３５から遠端側にあるメモリセル２２からのアクセスを速くすることが必要である。
【００２７】
つまり、センスアンプ３５の遠端側でのワード線Ｗ０の選択を、近端側のワード線Ｗ７よりも早くする必要があり、さらに、遠端プリチャージ（イコライズ）部１３も、ワード線Ｗ０と同時か、それよりも早くＯＦＦすることが必要である。この場合、センスアンプ３５の近端側のトランジスタ２５、２６は、ＯＮしていたとしても、デジット線は大きな容量を持つため、遠端プリチャージ（イコライズ）部１３がＯＦＦしていれば、メモリセル２２付近でのデジット線には、読み出しの電位差を生じることが可能となる。
【００２８】
これにより、メモリセル２２からのアクセスを高速化できる（センスアンプ３５のラッチタイミングを早くすることができる）。つまり、センスアンプ３５の遠端側でのワード線選択とプリチャージ（イコライズ）ＯＦＦを、近端側での動作に関わらず、できる限り速くする構造を実現することが重要である。本発明による半導体記憶装置は、上記のように高速化を実現させるためのレイアウト構造を持つ。
【００２９】
ただし、ワード線がＯＮ状態となるタイミングよりも、プリチャージがＯＦＦとなるタイミングがあまりにも早すぎると、デジット線の電位状態が不安定となった状態での読み出しとなってしまい、逆に不具合が生じてしまう可能性がある。
そこで、プリチャージ制御回路４０のタイミングを変更させた回路を用いて、この様な不具合が発生しないように制御することも可能である。ただし、通常、上記プリチャージとワードのタイミングが、５ｎｓ程度以上ズレなければ、読み出し動作には支障がないと考えられるため、この制御回路は、その様な場合のみに必要とする。
【００３０】
図４は、本発明の第２の実施例を示す図であり、図４において、図１に示した第１の実施例の部分と同等の部分には、同じ参照番号が付せられているので重複する説明は省略する。本実施例の図１に示した第１の実施例と相違する点は、本実施例においては、ＮＡＮＤゲートを使用しない点である。この実施例では、デジット線の両端に付いているプリチャージ回路を列選択信号に関係なく、ブロック選択信号線１５から伝達される信号のみで制御するものである。
【００３１】
この場合、図４からわかるように、ブロック信号用ドライバ９はチップ中心部に配置されており、ブロック信号用ドライバ９の出力信号は、ブロック選択信号線１５を介して遠端プリチャージ部１３に入力されてから、近端プリチャージ部１２へ入力される。これにより、読み出し時、第１の実施例と同様に、センスアンプ遠端側のプリチャージが、より早くＯＦＦする構造となっている。また、ワード線の制御に関しても、第１の実施例と同様である。
【００３２】
図５は、上述の第２の実施例におけるメモリブロックの回路図である。図５において、図２に示した第１の実施例の部分と同等の部分には、同じ参照番号が付せられているので重複する説明は省略する。本実施例の図２に示した第１の実施例と相違する点は、本実施例においては、インバータ２７を使用しないで、トランジスタ２５、２６のゲートが、ブロック信号用ドライバ９の出力信号を伝達するブロック選択信号線１５に共通に接続されている点である。
【００３３】
第３の実施例では、上記で述べた、図２、図５におけるプリチャージ制御回路４０のプリチャージをＯＦＦするタイミングを、ワードの信号を感知してからＯＦＦさせる様な回路に変更したものである。これは、上記で述べた、プリチャージが、早くＯＦＦしすぎることによる不具合が発生しないようにしたものである。具体的には、ＮＡＮＤ素子を用いて、ワード信号線１４とブロック選択信号線１５の信号の論理積をとれば良い。
以上、好ましい実施例について説明したが、本発明は、これら実施例に限定されるものではなく、本発明の要旨を逸脱することのない範囲内において適宜の変更が可能なものである。例えば、メモリブロックを横方向に並べたメモリブロック配列（ＢＬ０〜ＢＬ１５等）を縦方向に４段以上に積み重ねてもよく、また４個以上のメモリブロック配列を格子状に配置してもよい。また、ワード信号用ドライバ８とワード線との間に、副ワード信号用ドライバおよび／または副ワード信号用デコーダを配置するようにしてもよい。さらに、各ディジット線対の中央部に１乃至複数個のプリチャージ回路を別途設けるようにしてもよい。
【００３４】
【発明の効果】
以上説明したように、本発明による半導体記憶装置は、センスアンプ遠端側にあるプリチャージ（イコライズ）を早くＯＦＦさせるとともに、遠端側のワードを早くＯＮさせることにより、アクセスタイムに影響のある遠端側のデジット線の電位を早く立ち上げることができ、高速な読み出しが可能となる。
また、ワード選択とプリチャージのタイミングを制御する回路を組み合わせることにより、プリチャージが早くＯＦＦし過ぎることによる不具合が発生しない様にすることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例のレイアウト図。
【図２】  本発明の第１の実施例のメモリブロックの回路図。
【図３】  本発明の第１の実施例のメモリブロックのタイミングチャート。
【図４】  本発明の第２の実施例のレイアウト図。
【図５】  本発明の第２の実施例のメモリブロックの回路図。
【図６】  従来例のレイアウト図。
【符号の説明】
１  半導体チップ
２  ワード選択信号入力バッファ
３  ブロック選択信号入力バッファ
４  列選択信号入力バッファ
５  ワード信号用デコーダ
６  ブロック信号用デコーダ
７  列信号用デコーダ
８  ワード信号用ドライバ
９  ブロック信号用ドライバ
１０  列信号用ドライバ
１１  メモリセル部
１２  近端プリチャージ部
１３  遠端プリチャージ部
１４  ワード信号線
１５  ブロック選択信号線
１７、１８、１９、２５、２６  トランジスタ
２０  遠端プリチャージ制御線
２２、２２Ａ、２４  メモリセル
２７  インバータ
２８、２９  列選択スイッチ
３２  トランスファ信号線
３３、３４、  トランスファゲート
３２  トランスファ信号線
３５  センスアンプ
３５Ａ、３５Ｂ  センスアンプ入力部
３６  ｎチャンネル型トランジスタ
３８Ａ、３８Ｂ  センスアンプ出力線
ＢＬ０〜ＢＬ３１  メモリブロック
ＰＣ  遠端プリチャージ信号
ＳＡ  センスアンプ信号
ＴＥ  トランスファ信号
Ｙ０、Ｙ１５  列選択信号線
Ｗ０、Ｗ７  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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