(57)【特許請求の範囲】
【請求項１】
多層配線構造を形成するための方法であって、
半導体、誘電体で覆われた基板、および誘電体で覆われた導体の層のうちの１つを有する半導体トポグラフィ上に第１の導体を形成するステップを含み、前記第１の導体は、長くされた部分と長くされた部分に垂直な軸に沿い長くされた部分と共面で延在するパッド部分とを含み、さらに、
前記第１の導体の上に有機材料を回転塗布しその後前記有機材料を硬化させて３．５未満の誘電率を有する第１の誘電体を形成するステップと、
前記第１の誘電体上にシランまたはＴＥＯＳ系材料を堆積させることによって第２の誘電体を形成するステップと、
前記第１および第２の誘電体の選択領域を通して第１の導体の前記パッド部分のみまでエッチングしビアを形成するステップと、
前記ビアを金属材料で充填して前記第２の誘電体の上面と釣り合う上面を有するコンタクトを形成するステップと、
前記パッド部分直上の領域に前記コンタクトと電気的連絡がとれるように第２の導体を形成するステップとを含み、
前記第２の導体は前記長くされた部分が延在する軸から横方向にずらされかつこの軸に並列する軸に沿い延在する、多層配線構造を形成するための方法。
【請求項２】
前記充填は、前記ビア内に前記金属材料を堆積させその後前記金属材料の上面を前記第２の誘電体の上面に等しい高さレベルまで除去することを含む、請求項１に記載の方法。
【請求項３】
前記堆積は、化学蒸着を含む、請求項２に記載の方法。
【請求項４】
前記充填は研磨を含む、請求項２に記載の方法。
【請求項５】
前記エッチングはフルオロカーボン種を用いたプラズマエッチングを含む、請求項１に記載の方法。
【請求項６】
前記回転塗布はポリイミドの回転塗布を含む、請求項１に記載の方法。
【請求項７】
前記回転塗布はシロキサンまたは水素を有する有機源材料の回転塗布を含む、請求項１に記載の方法。
【請求項８】
前記回転塗布は前記有機材料を前記第１の導体の側壁に堆積させることを含む、請求項１に記載の方法。
【発明の詳細な説明】
発明の背景
１．発明の分野
本発明は半導体製造に関し、より特定的には、多層配線構造を用いた集積回路に関する。この配線構造は、誘電率の低い層内および層間誘電体構造により垂直かつ水平に互いに間隔が設けられた配線を含む。異なる位相レベルにおいて配線を互いにずらすまたは互い違いにすることにより、より高密度の配線構造を、配線間の電界結合を最小にして生成することができる。
２．関連技術の説明
集積回路は、モノリシック基板のトポグラフィ（topography）にわたって延在する多数の導体を含む。システム内の２つ以上の構成部品を電気的に接続する役割を果たす１組の配線（または導体）は一般に「バス」と呼ばれている。電圧レベルの集まりを導体を通して送ることにより構成部品の適切な動作が可能になる。たとえば、マイクロプロセッサは何らかのバス構造によりメモリおよび入／出力装置に接続される。バスには多数の種類があり、それぞれの動作により分類される。周知のバスの種類の例としては、アドレスバス、データバスおよび制御バスがある。
一般的にバス内の導体はその一部が半導体のトポグラフィにわたり互いに並列に延びる。導体は誘電体により互いにかつ下にある導電性素子から分離され、適切な誘電体の例はシリコン二酸化物（「酸化物」）である。したがって導体は半導体のトポグラフィにわたってリソグラフィパターニングされ、この場合のトポグラフィは基板の上に誘電体が設けられたものを含む。このトポグラフィはまた、誘電体材料で覆われる１層以上の導体を含み得る。導体の層を誘電体で覆ったものが、上にさらなる導体の層をパターニングできるトポグラフィを与える。
導体は導電性材料から形成される。適切な材料は、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ポリシリコン、またはこれらの組合せを含む。基板は、ドーパントイオンを保持することができる何らかの種類の材料、およびこのイオンにより得られる分離された導電性領域を含む。基板は典型的には、ｐ型またはｎ型イオンを受けるシリコン系材料である。
一般に、配線（または導体）は、このトポグラフィの上に形成され、下にある導体または基板上に、誘電体の厚みＴd1分だけ誘電的に間隔をおいて設けられる。各導体は、同じレベルの導体（すなわち実質的に共面の導体）内の他の導体から、距離Ｔd2分だけ誘電的に間隔をおいて設けられる。したがって、垂直に間隔がおかれた導体間のキャパシタンスすなわち層間キャパシタンスＣLSは次のようにして求められる。
0004565671.tif 000002
さらに、水平に間隔が設けられた実質的に共面の導体間のキャパシタンスすなわち層内キャパシタンスＣLLは、以下のようにして求められる。
0004565671.tif 000003
式中、ｅは誘電体材料（導体と基板との間の誘電体材料または導体間の誘電体材料）の誘電率であり、ＷLは導体の幅であり、Ｌは導体の長さである。導体の抵抗の計算は以下のようにして行なわれる。
R=(rL)/WLTc      （式３）
式中、ｒは導電性材料の抵抗を表わし、Ｔcは配線の厚みである。式１および３、および／または式２および３を結合すると、以下のように伝搬遅延またはある導体と隣接する導体との結合が示される。
0004565671.tif 000004
伝搬遅延は集積回路の重要な特徴である。なぜなら、伝搬遅延は１つまたは複数の回路が動作できる速度（周波数）を制限するからである。伝搬遅延が短いほど、１つまたは複数の回路は高速化される。したがって、半導体のトポグラフィに幾何学的制約がある場合に、伝搬遅延および／または容量結合をできるだけ最小に抑えることが重要である。
伝搬遅延はキャパシタンスＣLSおよびキャパシタンスＣLL双方の関数として表わされる。したがって、伝搬遅延は、同じ水平のレベルにおいて間隔が設けられた導体間の寄生容量値（ＣLL）および異なる水平レベルにおいて間隔がおかれた導体間の寄生容量値（ＣLS）により定められる。回路の密度が増大するに従い、導体間の横方向の間隔および垂直方向の間隔が減少し、ＣLLおよびＣLSはバス内の導体を通して送られる高速信号に有害な影響を与える。一般的に、長年にわたり着実に減少している最小スペースルールは、同じレベルの導体間の間隔を最小にすることを要求している。さらに、平坦化技術およびレベル間のコンタクトの小さなアスペクト比は、薄い層間誘電体を強要しており、そのために導体間の垂直方向の間隔は減少している。したがって、導体間の垂直および水平方向の間隔双方を減少させて、ＶＬＳＩアプリケーションに関連する密度の高い多層配線構造を得ようとする傾向がある。
寄生容量の増加により２つの重要な問題が生じる。第１に、一般的に寄生容量が増大すると、導体の一方端における遷移が他端で生じる時間が増す。遷移時間の増大（すなわち速度劣化の増大）はしたがって、より長い駆動期間を必要とする。導体がクリティカル速度パスを通して延在する場合、ラインにおける速度の劣化は、回路全体の機能を損なうであろう。第２に、寄生容量がより大きくなると、クロストーク雑音が増大する。導体は遷移しなくとも遷移する近くのラインからのクロストーク雑音を受ける。遷移時間およびクロストーク雑音の増大は主として、導体間の幾何学的間隔および介在する誘電体の誘電率の関数である。間隔を密にした導体は、間隔を大きくした導体よりも、誘電率にかかわらず大きなフリンジ電界効果を受ける。したがって、誘電率の低い誘電体を製造することには利点があるが、導体間のフリンジ電界を最適に最小に抑えるためには、誘電体はまた、横方向の大きさおよび厚みが十分に大きくなければならない。
したがって、特にクリティカル速度パスにおける、および／または間隔を密にした導体間における伝搬遅延を最小にすることが重要である。何とかして導体間の誘電体の量を最大にし、かつ直接これら導体間にあるクリティカル領域における誘電体の誘電率を最小にすることにより、伝搬遅延およびクロスカップリング雑音を減少させる必要性が生じている。所望の構造は、密度を高くして配置された導体間の横方向および垂直方向の間隔を最大にし、かつクリティカル領域に誘電率が低い最適な誘電体材料を設けるものでなければならない。
発明の概要
上記の問題の大部分は、改良された多層配線構造により解決される。この配線構造は、配線の間隔が密である領域において互い違いにされた配線を含む。この配線は、１つの配線を、１対の配線と異なる面において１対の配線間で横に間隔を設けて形成することによって互い違いにされる。このようにして配線はその１つの配線と異なる高さレベルに配置された１対の配線間のスペースの直上または直下に形成される。配線を互い違いにすることは、ある間隔をおいて一方の導体を他方の導体の直上に設けているのではなく、異なるレベルの導体を互いに対角線をなす位置にずらすことにより、導体間の全体としての距離を増加させるという点で有利である。垂直方向の間隔を増大させると、ＣLSが減少する。垂直方向の間隔の増大により同じレベルの導体間の水平方向の間隔が犠牲なるものではない。したがって、ＣLLは維持される。
ある実施例に従うと、互い違いにした構造を用いた、異なるレベルの導体間のコンタクトは、パッド部分をある導体からその導体と隣接する導体との間のスペースに延在させることによって行なわれる。このパッド部分はそのレベル内の他の導体すべてと共面をなして延在し、誘電的に間隔が設けられた上層レベルの導体の直下に整列する。このようにしてパッド部分は、パッド構造から、パッド部分の直上に配置され誘電的に間隔が設けられた上側の導体に延びるコンタクトを受ける役割を果たす。したがって、１つの面内の選択された１組の導体は、これらの導体の側部から上側の導体の直下の位置に延在する（または下側の導体の直上の位置に延在する）パッド部分を含み得る。このようにして、互い違いにされた構造により、導体のレベル間で局所的に配置されたコンタクトが得られる。
他の実施例に従うと、多層配線構造は、２つの異なるレベルの配線間に設けられた層間誘電体構造を含む。この誘電体構造は、好ましくは誘電率の低い誘電体材料を含む構造である。この材料の好ましい誘電率は、３．５未満である。誘電率が低いことにより、導体間の垂直および水平方向の間隔をより小さくし、一方ではこれら導体間のフリンジ電界効果を最小にすることができる。具体的には、この低い誘電率は、間隔の小さい導体間、すなわち垂直および水平に間隔が設けられた導体間にじかに設けられる材料のものである。
誘電率の低い材料の、適切な材料は有機誘導体であり、これは好ましくはクリティカル間隔領域に形成される。第１に、有機材料を各レベルの配線における共面の導体間に堆積させる。第２に、この有機材料を配線のレベル間に、すなわち配線レベルにより形成される面間にその全体を堆積させる。誘電率の低い材料をクリティカル領域に設けることにより、ＣLSおよびＣLLが減少する。
さらに他の実施例に従うと、層間誘電体構造は、各配線レベルの導体間および配線レベル間に堆積させた有機材料だけでなく、キャップ誘電体をも含む。このキャップ誘電体は、有機材料の１表面上の１つの層として、または介在する有機材料の対向する両面上に設けられるものとして形成される。好ましくは、キャップ誘電体は、硬化した有機材料に起因する比較的大きな引張り応力を相殺する役割を果たす、化学蒸着（ＣＶＤ）酸化物である。キャップ誘電体は、層間誘電体構造の全体的な応力を減少させる役割を果たすのみならず、隣接する金属導体および低誘電率の（Ｋが低い）誘電体間に接着性をもたらす。さらに、キャップ層は、水の影響を受けやすいＫが低い誘電体（たとえば吸湿性誘電体）からの隣接する金属に対する腐食を最小に抑える役割を果たす。
本発明は、多層配線構造を形成するための方法を意図する。この方法は、半導体トポグラフィ上に第１の導体を形成することを含む。第１の導体は、長くされた部分と、長くされた部分と垂直をなす軸に沿い、長くされた部分と共面をなして延在するパッド部分とを含む。第１の導体の上に有機材料を回転塗布しその後硬化させて、誘電率が３．５未満の第１の誘電体を形成する。次に第１の誘電体の上にシランまたはＴＥＯＳ系材料を堆積させて第２の誘電体を形成する。第１および第２の誘電体の選択領域を、第１の導体のパッド部分のみまでエッチングする。選択領域を通してエッチングすることにより形成された開口部はしたがってビアを含む。このビアを金属材料で充填して、上面が第２の誘電体の上面と釣り合ったコンタクトを形成する。次に、パッド部直上の領域に第２の導体をコンタクトと電気的な連絡がとれるように形成する。
本発明はさらに、複数の共面の第１の導体が複数の共面の第２の導体から間隔をおいて設けられた多層配線構造を意図する。この共面の第１の導体は、第１の誘電率を有する第１の誘電体により互いに間隔が設けられる。１組の複数の第１の導体は、少なくともこれらが延在する部分について実質的に互いに並列して延在する。共面の第２の導体は、第１の誘電率を有する第２の誘電体により互いに間隔をおいて設けられる。１組の複数の第２の導体は実質的に互いに並列して延在し、それぞれが複数の第１の導体の組の直上に整列する複数の領域それぞれにより分離させられる。第１の導体および第２の導体間に介在する誘電体構造は、応力低減酸化物で覆われた第１の誘電率の第３の誘電体を含む。第１の誘電率はおよそ３．４未満である。
【図面の簡単な説明】
本発明のその他の目的および利点は、以下の詳細な説明を読み添付の図面を参照することにより明らかになるであろう。
図１は、本発明のある実施例に従う多層配線構造の上面図である。
図２は、図１の面２に沿う断面図である。
図３は、図１の面３に沿う断面図である。
図４は、図２の領域４に沿う部分を詳細に示した図である。
図５は、図３の領域５に沿う部分を詳細に示した図である。
図６は、第１の配線層（すなわち互いに間隔が設けられた複数の共面の第１の導体）の形成を示す、面２に沿う半導体トポグラフィの断面図である。
図７は、図６に示されたステップに続く処理ステップの断面図であり、誘電率の低い第１の誘電体の層が、第１の配線層内の第１の導体の上にかつ第１の導体間に形成されている。
図８は、図７に示したステップに続く処理ステップの断面図であり、ある実施例に従い、応力緩衝能力のある第２の誘電体（キャップ誘電体）が第１の誘電体の上に形成されている。
図９は、図８に示すステップに続く処理ステップの断面図であり、誘電率の低い第３の誘電体が第２の誘電体の上に形成されている。
図１０は、図９に示すステップに続く処理ステップの断面図であり、ある実施例に従い、応力緩衝能力のある第４の誘電体（キャップ誘電体）が第３の誘電体の上に形成されている。
図１１は、図９に示したステップに続く処理ステップの断面図であり、第１の導体のうちの少なくとも１つまで、第２、第３および第４の誘電体を通してビアが形成されている。
図１２は、図１１に示したステップに続く処理ステップの断面図であり、例示のダマシン工程に従いビア内にコンタクトが形成されている。
図１３は、図１２に示すステップに続く処理ステップの断面図であり、第２の配線層（すなわち互いに間隔が設けられた複数の共面の第２の導体）が、コンタクト上にかつ第４の誘電体の選択領域にわたって形成されている。
図１４は、図１３に示したステップに続く処理ステップの断面図であり、誘電率の低い第５の誘電体が第２の配線層内の第２の導体の上にかつその第２の導体間に形成されている。
本発明から種々の変形例および代替例が生じるが、図面において具体的な実施例を示し、以下において詳細に説明する。しかしながら、図面および詳細な説明は本発明を開示した特定的な形式に限定することを意図したものではなく、逆に、本発明は、添付の請求の範囲において規定された本発明の精神および範囲内のすべての変形例、等価物、および代替例を包含することを意図している。
発明の詳細な説明
図面を参照して、図１は、本発明のある実施例に従う多層配線構造１０の上面図である。構造１０は、半導体トポグラフィ１２を含み、この上に分離された異なるレベルの配線が形成される。しばしば層間誘電体構造と呼ばれる誘電体構造により各々が分離された多数のレベルの配線を設けることができる。図１に示した実施例に従って、簡潔にするために２つのレベルの配線を示す。第１レベルの配線は、破線で示した１組の共面の第１の導体１４を含む。１組の第２の導体１６が第１の導体１４上方に誘電的に間隔をおいて設けられる。この設計に従うと、第２の導体は互い違いの構造において第１の導体から横方向にずらされる。第１および第２の導体のある部分が互いの直上および直下において垂直方向に整列している範囲において、コンタクト１８が形成される。コンタクト１８は、第１および第２の導体間の電気的な連絡をもたらす。
コンタクト１８を形成するために、選択された第１の導体１４は、第１の組の導体１４により形成される面内において第１の導体１４の側壁から延びるパッド部分２０を含まねばならない。このように、パッド部分２０は第１の導体１４が主として延在する軸に垂直に延在する。パッド部分２０はしたがって、第１の導体１４の一部分を含み、他の部分は長くされた部分２２である。コンタクト１８はパッド部分２０の上面から第２の導体１６の下面に延在する。したがって、選択された第１および第２の導体１４および１６間に導電性がもたらされる。
次に図２を参照して、図１の面２に沿う断面図が示される。具体的に、図２は、第１および第２の組の導体１４および１６間に形成された層間誘電体構造２４を含む。層間誘電体構造２４は、低誘電率の（Ｋの低い）誘電体２８を含む。ある実施例に従うと、構造２４は、Ｋの低い誘電体２８の上面上に設けられたキャップ誘電体３０ａを含む。他の実施例に従うと、キャップ誘電体３０ｂはＫの低い誘電体２８の下面に設けられる。さらに他の実施例に従うと、キャップ誘電体３０ａおよび３０ｂは、Ｋの低い誘電体２８の上および下面双方に設けられる。
図２に示した多層配線構造１０はさらに、第１の組の導体１４間に設けられたＫの低い誘電体３２、および第２の組の導体１６間に設けられたＫの低い誘電体３４を含む。Ｋの低い誘電体２８、３２および３４、ならびにキャップ誘電体３０ａおよび３０ｂの形成については、図６−１４を参照してより詳細に示される。所望の多層配線構造１０を形成する種々の変形例および修正例があり得るが、これらはすべて本明細書の開示の利益を受ける当業者には明らかなものであろう。どのような変形例の場合でも、多層配線構造１０は、半導体トポグラフィ１２の上に設けられた互い違いにされた配線を備えるように形成される。半導体トポグラフィ１２は、ある実施例に従うと、誘電体で覆われた基板を含む。他の実施例に従うと、トポグラフィ１２は誘電体で覆われた導体の層を含む。
図３は、図１の面３に沿う断面図を示す。具体的に、図３は、コンタクト１８が生じる部分を除いた部分の断面図を示している。図３に示した実施例は、図２に示した間隔Ｄ1よりも大きい間隔Ｄ2が第１の導体１４間に設けられていることを示す。この間隔の違いは、パッド部２０の有無に起因している。パッド部分は層間接続を形成するための局所的な領域には必要であり、より大きな間隔Ｄ2は一般に、第１の導体１４間の間隔に関連がある。したがって、局所化された層間コンタクト領域以外においては水平方向の間隔は総体的には保たれている。
図４および５はさらに、フリンジ電界３６ａおよび３６ｂにより生じるクロスカップリングを示す。フリンジ電界は、水平方向にずらされた第１の導体１４間の寄生容量に起因する。図４で示すように、フリンジ電界３６ａの密度は図５のフリンジ電界３６ｂの密度よりも高い。このばらつきは、局所的な領域を除いて導体が延びる部分のほぼ全体に沿い第１の導体１４間の間隔が大きいことに原因がある。したがって、図５は、例として１側面当り１．０ミクロン未満の局所的なパッド部分を用いることのある重要な利点を示している。第１の導体の残りの部分は、水平方向に隣接する導体から大きく間隔がおかれており、上にある導体とは互い違いにされているため、レベル間に原因のあるフリンジ電界は、直接垂直経路よりもむしろ対角方向の経路において生じるはずである。対角方向の経路は図３において垂直経路よりも大きいものとしてより明確に示されている。垂直経路は、互いに垂直方向に整列する第１および第２の導体１４および１６間に存在するものである。しかしながら、垂直経路を設ける代わりに、このレイアウトでは、第１および第２の導体１４および１６を双方垂直および水平方向にずらし、結果として導体間の対角線方向の経路が相対的に大きくなるように、第１および第２の導体１４および１６をずらす（または互い違いにする）ことが必要である。
次に図６−１４を参照して、ある実施例に従い多層配線構造１０を形成するための処理ステップが示される。この処理シーケンスでは、種々の堆積および除去技術が用いられ、開示した利点および特徴を有するＫの低い誘電体およびキャップ誘電体を生成するための独自の原材料も用いられる。
図６を参照して、第１の導体１４の形成中の図１の面２に沿う断面図が示される。第１の導体１４は、導電性材料４０の層を堆積させ、その後導電性材料の選択領域４２を除去することにより形成される。アルミニウムなどの金属が導電性材料として好ましい。しかしながら、典型的には多層配線構造の第１層としてポリシリコンを使用することもできる。好ましくは、金属の堆積はスパッタ堆積により行なわれ、選択除去はリソグラフィ技術およびエッチング技術により行なわれる。
図７は、パターニングされた第１の導体１４の上かつその間にＫの低い誘電体３２を堆積させることを示す。Ｋの低い誘電体の上側の領域は、たとえば犠牲エッチバック技術または研磨により除去される。上面に対してエッチングまたは研磨を続けて、残った誘電体３２の上面が第１の導体１４の上面とほぼ等しくなるようにする。
Ｋの低い誘電体は、誘電率がおよそ３．５未満のものである。多くの場合において誘電率（dielectric constant）は誘電体材料の誘電率（permittivity）と呼ばれ、上記ではｅとして示される。ある実施例に従うと、誘電体３２はたとえば、ポリイミド、シリコンセスキオキサン、シロキサン、水素またはシロキサンに付加されるメチルまたはフェニルなどの有機基を含む有機原材料から、回転塗布される。回転塗布の後に、溶剤を材料から取除くのに必要なベークまたは硬化ステップが行なわれる。ベークステップは２つのステップで行なうことができ、第１のステップは低温（たとえば１５０−２５０℃）で行ない、その次により高い温度のステップ（たとえば３５０−４２５℃）を行なう。溶剤は初めに取除かれ、次に水が膜から放出され、そのことにより質量が多大に損失し、堆積された膜が実質的に収縮する。この収縮により、結果として得られた誘電体３２内で大きな引張り応力が生じる。塗布される層の厚みがあまりにも大きければ、応力は膜のクラックを生じさせる可能性がある。有利にも、膜の厚みは、典型的には厚みが１．０ミクロン未満である第１の導体１４よりもわずかに大きければよい。
回転塗布材料を用いることの利点は、小さくかつアスペクト比の高い開口部を隙間を生じさせずに埋めることができ、かつ半導体ウェハの全体的な領域ではないにしても少なくとも局所的な領域においてかなり平坦な上面を残すことができることにある。多くの場合において、Ｋの低い誘電体は、注意深く塗布されかつ硬化が施されたならば２．０という誘電率を有することが可能である。誘電体３２が第１の導体１４間にあるとすれば、高温動作の結果生じる水分の損失は導体の側壁に限られ、腐食がより問題となるような導体の上または下面では生じない。したがって、Ｋの低い誘電体３２は、間隔を小さくして設けられた第１の導体１４間のクリティカル領域に設けられる。図７に示すように、Ｋの低い誘電体は１つの第１の導体のパッド部分２０と横に隣接するもう１つの第１の導体１４の側壁との間に設けられる。
図８は、ある実施例に従い、Ｋの低い誘電体３２および第１の導体１４にわたり堆積させたキャップ誘電体３０ｂを示す。好ましくは、キャップ誘電体３０ｂはシランにより形成されるＳｉＯ2（酸化物）膜またはその代わりとしては、ＴＥＯＳにより形成されるＳｉＯ2である。この酸化物にリンを取入れて酸化物内の応力を減少させ、Ｋの低い誘電体３２から生じ得る水分に対する抵抗を高めるようにしてもよい。キャップ層３０ｂは、Ｋの低い誘電体３２内に本質的に存在する高い応力を相殺する役割を果たし、したがって層間誘電体構造の本質的な全体の応力を減少させる。
図９は、キャップ誘電体３０ｂの上にもう１つのＫの低い誘電体２８を堆積させることを示している。Ｋの低い誘電体２８は、たとえば、シロキサン、ポリイミド、およびシロキサン内に設けられた炭素種を含むという点においてＫの低い誘電体３２に類似している。ハイドロジエンシルセスオキサン低Ｋ誘電体を、２５０から４００℃の間の低温での最終的な硬化により、結果として３．０未満の誘電率とすることができる。この材料は金属上に直接回転塗布させてもよい。Ｋの低い誘電体２８の回転塗布は、必要であればキャップ層３０ａを準備した場合に、結果生じる位相面をさらに平坦化する。キャップ層３０ａは図１０を参照して示され、キャップ層３０ｂに類似する。キャップ層３０ａおよび３０ｂは、結果として得られる層間誘電体構造２４の本質的な応力を全体として最小に抑え、一方では水分を密閉して第１および第２の導体１４および１６に水分が及ばないようにする役割を果たす。層間誘電体２４の形成には多数の変形が可能であることが理解される。たとえば、構造２４はキャップ層３０ａおよび３０ｂを含む必要はない。ある場合には、Ｋの低い誘電体の吸湿性を注意深く制御するのであればキャップ層を排除することができる。たとえば、硬化サイクルを低速の温度上昇脱水ベークプロセスを用いて注意深く制御するのであれば、水分の保持および隣接する金属導体に対する水分の腐食性は実質的に減少する。例として、２ステップの硬化サイクルの代わりに、この硬化サイクルを比較的長期間にわたり、１５０℃で始めて第１の導体１４のほぼ融点まで温度を上昇させて行なうことができる。さらに、脱水ベークプロセスを、たとえば１２０分から１６０分を上回るより長期間にわたって行なってもよい。脱水チャンバは、ベークされた誘電体表面からより容易に水分を取出す層流に対して開放される。好ましくはこの層流は誘電体の表面を流れるときにできれば高温で脱湿および適当な調整が行なわれた乾いた空気である。したがって、もし後に上記のような脱水プロセスを注意深く行なうのであれば、誘電体構造２４にはキャップ層がなくてもよい。Ｋの低い誘電体の金属導体に対する接着性を最大にするために、Ｋの低い誘電体は、第２の導体１６の堆積前に窒化物膜などの接着促進層で覆われる。接着促進膜には多数の種類がある。どのような種類の膜を選択しても、膜は、誘電体２８により与えられる低誘電率に悪影響を及ぼさないためには１００オングストローム未満の厚さで堆積させなければならない。
上記のように、構造２４は、キャップ層（３０ａ、３０ｂ）を含まない、１つのキャップ層（３０ａまたは３０ｂ）を含む、またはキャップ層（３０ａおよび３０ｂ）双方を含むことが可能である。キャップ層の有無は、Ｋの低い誘電体２８およびＫの低い誘電体３２の形成において用いられる処理シーケンス次第である。一般的には、少なくとも１つのキャップ層が必要なことが多い。１つのキャップ層を選択する場合、キャップ層３０ｂよりもキャップ層３０ａを設けることが望ましい。たとえば、キャップ層３０ａは第２の導体１６に対する水分の浸入に対する密閉材として作用するのみならず、Ｋの低い誘電体２８および第２の導体１６間の熱膨張不整合を防止する役割を果たす。さらに、キャップ層３０ａは、第２の導体１６のパターニングの際に必要なエッチングレジスト材料として何らかの役割を果たす。キャップ誘電体３０ａ、およびキャップ層を形成する際に用いられるＣＶＤ酸化物の利益がなしで、Ｋの低い誘電体２８は金属膜のパターニングの際に用いられる酸素、フッ素または炭素系プラズマにおいて容易にエッチングされる。キャップ誘電体３０ａはこのようにして、Ｋの低い誘電体２８の腐食を防止する金属層下のエッチストップ材料として作用する。
次に図１１を参照して、構造２４を通してパッド部分２０の上面にまでビア４６が形成される。ビア４６は図１２に示す後続の金属堆積ステップにおいて充填されることができる何らかのサイズおよびアスペクト比を有するものである。金属層４８の堆積は図１２に示され、その後破線４８で示すように除去される。保持された材料はビア４６内のコンタクト５０として示される。コンタクト５０は、金属の上面４８を構造２４の上面のまたはそれよりもわずかに下の高さのレベルまで除去することにより形成される。コンタクト５０の形成において用いられる好ましい金属材料は、タングステンを含む。タングステンが選択される理由は、ビア４６を化学蒸着を通して容易に充填するからである。
図１３は、構造２４の上に第２の導電材料５４を堆積させることを示す。リソグラフィで除去された領域５４により、共面の第２の導体１６が生成される。少なくとも１つの第２の導体１６はコンタクト５０および下にある第１の導体１４のうち選択された導体と接しかつ電気的に連絡する。
図１４は、Ｋの低い誘電体を堆積させその後平坦化し、その結果第２の導体１６間の領域に設ける処理ステップを示す。Ｋの低い誘電体３４の形成は、Ｋの低い誘電体３２の形成と同様である。誘電体３４は導体間の水平方向に間隔がおかれた領域にある限り、共面の導体間のフリンジ電界を減少させる役割を果たす。このようにして図１４は、単一のＫの低い誘電体および１つ（または２つ）のキャップ誘電体により形成された層間誘電体構造２４を備える図１の完成した多層配線構造１０を示している。誘電体構造２４は層内誘電体３２および３２とともに、第１および第２の導体１４および１６それぞれを通して送られる信号の最適な電気的分離をもたらす。クリティカル領域に形成された選択層の低い誘電率、および第１および第２の導体を互い違いにすることは、高密度の配線構造をもたらすが、寄生容量の問題を増大させることはない。
この開示の利益を受ける当業者には、本発明には、多種のＭＯＳ処理回路を用いた応用の可能性があることが理解されるであろう。さらに、示されかつ説明された本発明の形式は、現在の好ましい実施例として解釈されるべき物であることが理解されるであろう。この開示の利益を受ける当業者には、すべての処理ステップに種々の変形例および変更例が生じ得ることが明らかであろう。以下の請求項は上記のような変形および変更例すべてを包含することが意図されており、したがって、明細書および図面は制限的な意味ではなく例示的な意味としてとらえられるべきものである。
【図１】
0004565671.tif 000005
【図２】
0004565671.tif 000006
【図３】
0004565671.tif 000007
【図４】
0004565671.tif 000008
【図５】
0004565671.tif 000009
【図６】
0004565671.tif 000010
【図７】
0004565671.tif 000011
【図８】
0004565671.tif 000012
【図９】
0004565671.tif 000013
【図１０】
0004565671.tif 000014
【図１１】
0004565671.tif 000015
【図１２】
0004565671.tif 000016
【図１３】
0004565671.tif 000017
【図１４】
0004565671.tif 000018