(57)【特許請求の範囲】
【請求項１】
スイッチング素子を通して信号ラインを伝搬される映像用画素データを書き込む複数の画素回路がマトリクス状に配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の行配列に対応するように配置された複数の容量配線と、
上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する駆動回路と、
コモン電圧信号を生成する生成回路と、
上記駆動回路の容量配線を駆動する信号を補正する補正部と、
を有し、
上記画素部に配列された各画素回路は、
第１画素電極および第２画素電極を有する表示エレメントと、
第１電極および第２電極を有する保持容量と、
を含み、
上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、
上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、上記表示エレメントの第２画素電極には上記コモン電圧信号が印加され、
上記駆動回路は、上記容量配線を駆動する信号を、第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加し、
上記駆動回路の駆動によって、上記コモン電圧信号の振幅値および上記第１レベルと上記第２レベルとの電位差の値は、上記コモン電圧信号および上記電位差による実効画素電位の増加分について、黒表示のときの上記増加分に対する白表示のときの上記増加分の変動を上記コモン電圧信号により補償するように選定され、
上記補正部は、
上記画素回路を模して形成され上記画素部の画素電位をモニタするモニタ画素回路と、
上記駆動回路で選定された上記容量配線を駆動する信号のレベルを、上記モニタ画素回路のモニタ結果に基づいてさらに補正する補正回路と、
を有する表示装置。
【請求項２】
上記補正回路は、上記モニタ画素回路で得られた画素電位が、理想画素電位から容量配線駆動の影響で乖離することを軽減するように、上記容量配線を駆動する信号のレベルを補正する
請求項１に記載の表示装置。
【請求項３】
上記モニタ画素回路によりモニタされた上記画素電位が次式、すなわち、
0004492491.tif 000016
で規定され、
上記補正回路は、上記式中のCcs／（Ccs＋Cｌｃ）で表される液晶容量Cｌｃと保持容量Ccsの容量配分係数のプロセス変動を軽減するΔVｃｓを与えるように、上記容量配線の電位Vcsを補正する
請求項２に記載の表示装置。
【請求項４】
上記補正部は、オン時に上記モニタ画素回路のモニタ画素電位を上記補正回路に出力し、モニタ時にはオフして補正回路側の負荷を上記モニタ画素回路から切り離す負荷分離スイッチを有する
請求項１〜３記載の表示装置。
【請求項５】
上記モニタ画素回路と上記補正回路の入力部は上記画素部が形成された基板において互いに近接配置されている
請求項１〜４記載の表示装置。
【請求項６】
上記モニタ画素回路は上記画素部と同一基板に形成され、
上記モニタ画素回路と同じ基板に、オン時に上記モニタ画素回路のモニタ画素電位を基板外部の上記補正回路に出力し、モニタ時にはオフして補正回路側の負荷を上記モニタ画素回路から切り離す負荷分離スイッチを有する
請求項１〜４に記載の表示装置。
【請求項７】
上記モニタ画素回路は上記画素回路を模した複数の上記モニタ画素回路を含み、
上記第１画素電極と対応する複数のモニタ画素回路の第１電極が共通接続ラインを介して共通に接続され、当該共通接続ラインが上記補正回路との接続ラインに接続されている
請求項６記載の表示装置。
【請求項８】
上記駆動回路は、選択された行の走査ラインを駆動して所望の画素回路に画素データを書き込ませた後、同一の行の上記容量配線を駆動する
請求項１〜７記載の表示装置。
【請求項９】
上記駆動回路は、上記容量配線を駆動する信号の第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加する
請求項１〜８記載の表示装置。
【請求項１０】
上記画素回路の表示エレメントが液晶セルである請求項１〜９記載の表示装置。
【請求項１１】
上記コモン電圧信号の振幅値および上記電位差の値は、白表示のときの実効画素電位が所定のしきい値以下となるように選定されている
請求項１０記載の表示装置。
【請求項１２】
上記所定のしきい値は、上記液晶セルの液晶の印加電圧に対する誘電率の特性において、上記印加電圧を上げていったときに上記誘電率が変化し始める電圧値である
請求項１１記載の表示装置。
【請求項１３】
スイッチング素子を通して信号ラインを伝搬される映像用画素データを書き込む複数の画素回路がマトリクス状に配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の行配列に対応するように配置された複数の容量配線と、
上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する駆動回路と、
コモン電圧信号を生成する生成回路と、
信号ラインに伝搬させる映像用画素データを生成するリファレンスドライバと、
を有し、
上記画素部に配列された各画素回路は、
第１画素電極および第２画素電極を有する表示エレメントと、
第１電極および第２電極を有する保持容量と、
を含み、
上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、
上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、
上記表示エレメントの第２画素電極には上記コモン電圧信号が印加され、
上記駆動回路は、上記容量配線を駆動する信号を、第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加し、
上記駆動回路の駆動によって、上記コモン電圧信号の振幅値および上記第１レベルと上記第２レベルとの電位差の値は、上記コモン電圧信号および上記電位差による実効画素電位の増加分について、黒表示のときの上記増加分に対する白表示のときの上記増加分の変動を上記コモン電圧信号により補償するように選定され、
上記補正部は、
上記画素回路を模して形成され上記画素部の画素電位をモニタするモニタ画素回路と、
上記リファレンスドライバ内の信号電圧を補正する補正回路と、
を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素の表示エレメント（電気光学素子）を表示領域にマトリクス状に配列したアクティブマトリクス型の表示装置に関するものである。
【背景技術】
【０００２】
表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant ：ＰＤＡ) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。
【０００３】
図１は、液晶表示装置の構成例を示すブロック図である（たとえば特許文献１，２参照）。
液晶表示装置１は、図１に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。
【０００４】
有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。
これら画素回路２１の各々に対して、走査ライン（ゲートライン）５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。
【０００５】
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線とＣｓと液晶セルＬＣ２１の第１電極との間に保持容量Ｃｓ２１を形成するが、保持容量配線Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いる。一般的な液晶表示装置においては、有効画素部２におけるすべての画素回路２１の保持容量Ｃｓ２１は、一つの保持容量配線Ｃｓに共通に接続されている。
そして、各画素回路２１の液晶セルＬＣ２１の第２電極は、たとえば１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧Ｖｃｏｍの供給ライン７に共通に接続されている。
【０００６】
各走査ライン５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。
【０００７】
垂直駆動回路３は、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から走査ライン５−１に対して走査パルスＧＰ１が与えられたときには第１行目の各列の画素が選択され、走査ライン５−２に対して走査パルスＧＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、走査ライ  ン５−３，…，５−ｍ対して走査パルスＧＰ３，…，ＧＰｍが順に与えられる。
【０００８】
図２（Ａ）〜（Ｅ）に、図１に示す一般的な液晶表示装置のいわゆる１ＨＶｃｏｍ反転駆動方式におけるタイミングチャートを示す。
【０００９】
また、他の駆動方式として、保持容量配線Ｃｓからのカップリングを利用して液晶への印加電圧を変調させる容量結合駆動方式が知られている（たとえば特許文献３参照）。
【特許文献１】特開平１１−１１９７４６号公報
【特許文献２】特開２０００−２９８４５９号公報
【特許文献３】特開平２−１５７８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した容量結合駆動方式は、１ＨＶｃｏｍ反転駆動方式に比べ、いわゆるオーバドライブによる液晶の応答速度を改善でき、また、Ｖｃｏｍ周波数帯域で発生するオーディオノイズを低減でき、超高精細パネルにおけるコントラストの補償が行えるなどの特徴がある。
【００１１】
ところが、特許文献３に記載されたこの容量結合駆動奉仕を、図３に示すような、印加電圧に対する液晶誘電率εの特性を有する液晶材料（たとえば、ノーマリーホワイト）を用いて液晶表示装置に採用した場合、実効画素電位を考慮した際に、製造時の液晶ギャップ変動／ゲート酸化膜厚変動、または温度環境変化時の液晶の比誘電率変動が起こった際の輝度変化が大きいという不利益がある。
また、黒輝度を最適化しようとした際、白輝度が黒くなる（沈んでしまう）という不利益がある。
【００１２】
（数1）
ΔＶｐｉｘ１＝Ｖｓｉｇ＋（Ｃｃｓ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｓ−Ｖｃｏｍ    …（１）
【００１３】
式（１）において、ΔＶｐｉｘは実効画素電位、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、ΔＶｃｓは信号ＣＳの電位を、Ｖｃｏｍはコモン電圧をそれぞれ示している。
上述したように、黒輝度を最適化しようとした際、白輝度が沈んでしまうのは、上記式（１）の（Ｃｃｓ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｓの項にあり、液晶誘電率の非線形性が実効画素電位に影響を与えるためである。
【００１４】
本発明の目的は、輝度を最適化（補正）することが可能な液晶装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点の表示装置は、スイッチング素子を通して信号ラインを伝搬される映像用画素データを書き込む複数の画素回路がマトリクス状に配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の行配列に対応するように配置された複数の容量配線と、上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する駆動回路と、コモン電圧信号を生成する生成回路と、上記駆動回路の容量配線を駆動する信号を補正する補正部と、を有し、上記画素部に配列された各画素回路は、第１画素電極および第２画素電極を有する表示エレメントと、第１電極および第２電極を有する保持容量と、を含み、上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、上記表示エレメントの第２画素電極には上記コモン電圧信号が印加され、上記駆動回路は、上記容量配線を駆動する信号を、第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加し、上記駆動回路の駆動によって、上記コモン電圧信号の振幅値および上記第１レベルと上記第２レベルとの電位差の値は、上記コモン電圧信号および上記電位差による実効画素電位の増加分について、黒表示のときの上記増加分に対する白表示のときの上記増加分の変動を上記コモン電圧信号により補償するように選定され、上記補正部は、上記画素回路を模して形成され上記画素部の画素電位をモニタするモニタ画素回路と、上記駆動回路で選定された上記容量配線を駆動する信号のレベルを、上記モニタ画素回路のモニタ結果に基づいてさらに補正する補正回路と、を有する。
【００１６】
好適には、上記補正回路は、上記モニタ画素回路で得られた画素電位が、理想画素電位から容量配線駆動の影響で乖離することを軽減するように、上記容量配線を駆動する信号のレベルを補正する。
好適には、上記モニタ画素回路によりモニタされた上記画素電位が次式、すなわち、
0004492491.tif 000002
で規定され、上記補正回路は、上記式中のCcs／（Ccs＋Cｌｃ）で表される液晶容量Cｌｃと保持容量Ccsの容量配分係数のプロセス変動を軽減するΔVｃｓを与えるように、上記容量配線の電位Vcsを補正する。
【００１７】
好適には、上記補正部は、オン時に上記モニタ画素回路のモニタ画素電位を上記補正回路に出力し、モニタ時にはオフして補正回路側の負荷を上記モニタ画素回路から切り離す負荷分離スイッチを有する。
【００１８】
好適には、上記モニタ画素回路と上記補正回路の入力部は上記画素部が形成された基板において互いに近接配置されている。
【００１９】
好適には、上記モニタ画素回路は上記画素部と同一基板に形成され、上記モニタ画素回路と同じ基板に、オン時に上記モニタ画素回路のモニタ画素電位を基板外部の上記補正回路に出力し、モニタ時にはオフして補正回路側の負荷を上記モニタ画素回路から切り離す負荷分離スイッチを有する。
好適には、上記モニタ画素回路は上記画素回路を模した複数の上記モニタ画素回路を含み、上記第１画素電極と対応する複数のモニタ画素回路の第１電極が共通接続ラインを介して共通に接続され、当該共通接続ラインが上記補正回路との接続ラインに接続されている。
【００２０】
上記駆動回路は、選択された行の走査ラインを駆動して所望の画素回路に画素データを書き込ませた後、同一の行の上記容量配線を駆動する。
【００２１】
好適には、上記駆動回路は、上記容量配線を駆動する信号の第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加する。
【００２２】
好適には、上記画素回路の表示エレメントが液晶セルである。
【００２３】
本発明の第２の観点の表示装置は、スイッチング素子を通して信号ラインを伝搬される映像用画素データを書き込む複数の画素回路がマトリクス状に配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の行配列に対応するように配置された複数の容量配線と、上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する駆動回路と、コモン電圧信号を生成する生成回路と、信号ラインに伝搬させる映像用画素データを生成するリファレンスドライバと、を有し、上記画素部に配列された各画素回路は、第１画素電極および第２画素電極を有する表示エレメントと、第１電極および第２電極を有する保持容量と、を含み、上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、上記表示エレメントの第２画素電極には上記コモン電圧信号が印加され、上記駆動回路は、上記容量配線を駆動する信号を、第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加し、上記駆動回路の駆動によって、上記コモン電圧信号の振幅値および上記第１レベルと上記第２レベルとの電位差の値は、上記コモン電圧信号および上記電位差による実効画素電位の増加分について、黒表示のときの上記増加分に対する白表示のときの上記増加分の変動を上記コモン電圧信号により補償するように選定され、上記補正部は、上記画素回路を模して形成され上記画素部の画素電位をモニタするモニタ画素回路と、上記リファレンスドライバ内の信号電圧を補正する補正回路と、を有する。
【発明の効果】
【００２４】
本発明によれば、輝度を最適化（補正）することができる利点がある。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
【００２６】
図４は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。
【００２７】
本表示装置１００は、図４に示すように、有効画素部１０１、垂直駆動回路（Ｖ／ＣＳＤＲＶ）１０２、水平駆動回路（ＨＤＲＶ）１０３、およびコモン電圧生成回路（ＶｃｏｍＧｅｎ）１０４、ゲートライン（走査ライン）１０５−１〜１０５−ｍ、保持容量配線（以下、ストレージラインという）１０６−１〜１０６−ｍ、信号ライン１０７−１〜１０７−ｎ、たとえばダミー画素部（モニタ部）からなる検出エリア１０８、および補正回路１０９を主構成要素として有している。
【００２８】
有効画素部１０１は、図５に示すように、複数の画素回路ＰＸＬＣが、ｍ×ｎのマトリクス状に配列されている。具体的には、全体としてノーマル表示が可能なように、たとえば３２０×ＲＧＢ×３２０個の画素回路が配列されている。
なお、図５においては、図面の簡単化にために、４×４のマトリクス配列として示している。
【００２９】
各画素回路ＰＸＬＣは、図５に示すように、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）２０１と、ＴＦＴ２０１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ２０１と、ＴＦＴ２０１のドレイン電極に第１電極が接続された保持容量Ｃｓ２０１により構成されている。
なお、ＴＦＴ２０１のドレインと、液晶セルＬＣ２０１の第１画素電極と、保持容量ＣＳ２０１の第１電極との接続点によりノードＮＤ２０１が形成されている。
【００３０】
これら画素回路ＰＸＬＣの各々に対して、ゲートライン（走査ライン）１０５−１〜１０５−ｍおよびストレージライン１０６−１〜１０６−ｍが各行ごとにその画素配列方向に沿って配線され、信号ライン１０７−１〜１０７−ｎが各列ごとにその画素配列方向に沿って配線されている。
【００３１】
そして、各画素回路ＰＸＬＣのＴＦＴ２０１のゲート電極は、各行単位で同一のゲートライン１０５−１〜１０５−ｍにそれぞれ接続されている。
各画素回路ＰＸＬＣの保持容量Ｃｓの第２電極は、各行単位で同一のストレージライン１０６−１〜１０６−ｍにそれぞれ接続されている。
また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０７−１〜１０７−ｎに各々接続されている。
そして、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極は、１水平走査期間（１Ｈ）に極性が反転する小振幅のコモン電圧ＶＣＯＭの図示しない供給ラインに共通に接続されている。
【００３２】
各ゲートライン１０５−１〜１０５−ｍは、垂直駆動回路１０２のゲートドライバにより駆動され、各ストレージライン１０６−１〜１０６−ｍは垂直駆動回路１０２の容量ドライバ（ＣＳドライバ）により駆動され、各信号ライン１０７−１〜１０７−ｎは水平駆動回路１０３により駆動される。
【００３３】
また、有効画素部１０１には、１行分あるいは１画素を含むモニタ回路としてのダミー画素部１０８が形成されている。ダミー画素部１０８は、通常の有効画素と同様の画素構成を有し、たとえば有効画素部１０１に１行分余分に形成する、あるいは有効画素部１０１の最下位に位置するｍ行目を割り当てる等の態様が可能である。
このダミー画素部１０８は、画素回路ＰＸＬＣの接続ノードＮＤ２０１の電位を検出して検出回路１０９に出力する。
ダミー画素部１０８は、以下の理由により設けられている。
駆動温度の変化による液晶の誘電率の変動、量産時のバラツキによる保持容量ＣＳ２０１を形成している絶縁膜の膜厚の変動および液晶セルギャップの変動により、液晶印加電圧が変動してしまう。この変動分を電気的に検知するためにダミー画素部１０８は設けられている。
後述するように、ダミー画素部１０８から検出した画素電位が任意の電位になるように、ＣＳドライバから出力するストレージ信号ＣＳを補正する。
【００３４】
垂直駆動回路１０２は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１０５−１〜１０５−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、ゲートライン１０５−１に対してゲートパルスＧＰ１を与えて第１行目の各列の画素が選択し、ゲートライン１０５−２に対してゲートパルスＧＰ２を与えて第２行目の各列の画素を選択する。以下同様にして、ゲートライン１０５−３，…，１０５−ｍ対してゲートパルスＧＰ３，…，ＧＰｍを順に与える。
【００３５】
さらに、垂直駆動回路１０２は、各ゲートライン毎に対応して独立に配線された各ストレージライン１０６−１〜１０６−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択した容量信号（以下、ストレージ信号という）ＣＳ１〜ＣＳｍを順に与える。
【００３６】
図６（Ａ）〜（Ｌ）は、本実施形態の垂直駆動回路のゲートラインとストレージラインの駆動例を示すタイミングチャートである。
【００３７】
垂直駆動回路１０２は、たとえば第１行目から順番にゲートライン１０５−１〜１０５−ｍ、ストレージライン１０６−１〜１０６−ｍを駆動していくが、ゲートパルスで一のゲートラインを駆動した後（信号書き込み後）、次のゲートラインのゲートパルスの立ち上がりのタイミングで、ストレージライン１０６−１〜１０６−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルを、以下のように、第１レベルＣＳＨと第２レベルＣＳＬを交互に選択して印加する。
たとえば、垂直駆動回路１０２は、第１行目のストレージライン１０６−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０６−２には第２レベルＣＳＬを選択してストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０６−３には第１レベルＣＳＨを選択してストレージ信号ＣＳ３を印加し、第４行目のストレージライン１０６−４には第２レベルＣＳＬを選択してストレージ信号ＣＳ４を印加し、以下同様にして交互に第１レベルＣＳＨと第２レベルＣＳＬを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０６−５〜１０６−ｍに印加する。
また、第１行目のストレージライン１０６−１に第２レベルＣＳｌを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０６−２には第１レベルＣＳＨを選択してストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０６−３には第２レベルＣＳＬを選択してストレージ信号ＣＳ３を印加し、第４行目のストレージライン１０６−４には第１レベルＣＳＨを選択してストレージ信号ＣＳ４を印加し、以下同様にして交互に第２レベルＣＳＬと第１レベルＣＳＨを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０６−５〜１０６−ｍに印加する。
【００３８】
本実施形態においては、ゲートパルスＧＰの立下り後（信号ラインからの書き込み後）、ストレージライン１０６−１〜１０６−ｍを駆動し、保持容量ＣＳ２０１を介してカップリングさせることにより画素電位（ノードＮＤ２０１の電位）を変化させて、液晶印加電圧を変調させている。
また、後述するように、ＣＳドライバ１０２０によるストレージ信号ＣＳは、検出回路１０９により、ダミー画素部１０８から検出した画素電位が任意の電位になるように補正される。
【００３９】
図５には、垂直駆動回路１０２のＣＳドライバ１０２０のレベル選択出力部の一例を模式的に示している。
ＣＳドライバ１０２０は、可変電源部１０２１と、電源部１０２１の正極側に接続された第１レベル供給ライン１０２２と、電源部１０２１の負極側に接続された第２レベル供給ライン１０２３と、第１レベル供給ライン１０２２または第２レベル供給ライン１０２３とを画素配列の各行毎に配線したストレージライン１０６−１〜１０６−ｍとを選択的に接続するスイッチＳＷ１〜ＳＷｍを含んで構成されている。
【００４０】
また、図５中にΔＶｃｓは第１レベルＣＳＨと第２レベルＣＳＬとのレベル差（電位差）を示している。
後で詳述するように、このΔＶｃｓと小振幅の交流のコモン電圧Ｖｃｏｍの振幅ΔＶｃｏｍは、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
【００４１】
垂直駆動回路１０２は、垂直シフトレジスタ群を含み、画素配列に対応して各行毎に配列されたゲートラインが接続されたゲートバッファに対応して設けられた複数のシフトレジスタＶＳＲを有する。各シフトレジスタＶＳＲは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートラインが順番に駆動されていく。
【００４２】
水平駆動回路１０３は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、信号ライン１０７−１〜１０７−ｎを介して垂直駆動回路１０２によって行単位で選択される各画素回路ＰＸＬＣに対して書き込む処理を行う。
【００４３】
コモン電圧生成回路１０４は、１水平走査期間（１Ｈ）毎に極性が反転する小振幅のコモン電圧ＶＣＯＭを生成して図示しない供給ラインを通して有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に共通に供給する。
コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値は、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓとともに、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
【００４４】
図４においては、コモン電圧生成回路１０４を液晶パネル内に設ける構成を例として示しているが、パネル外に配置して、パネル外からコモン電圧Ｖｃｏｍを供給するように構成することも可能である。
【００４５】
図７は、本実施形態に係るコモン電圧生成回路の構成例を示す回路図である。
図７の例は、パネルの外部部品により小振幅のコモン電圧Ｖｃｏｍを生成する場合を示している。
【００４６】
図７のコモン電圧生成回路は、フリッカ調整用抵抗素子Ｒ１，Ｒ２、平滑キャパシタＣ１、小振幅ΔＶｃｏｍだけ振幅させるためのキャパシタＣ２、Ｖｃｏｍ供給ライン１１０の配線抵抗Ｒｃｏｍ、およびＶｃｏｍ供給ライン１０８の寄生容量Ｃｃｏｍを含んで構成されている。
【００４７】
電源電圧ＶＣＣの供給ラインと接地ラインＧＮＤとの間に抵抗素子Ｒ１、Ｒ２が直列に接続され、両抵抗素子Ｒ１，Ｒ２で抵抗分圧した電圧を抵抗素子の接続ノードＮＤ１に発生する。抵抗素子Ｒ２は可変抵抗で、発生する電圧を調整可能となっている。
接続ノードＮＤ１がパネル端子Ｔに接続されている。キャパシタＣ１の第１電極が接続ノードＮＤ１と端子Ｔとの接続ラインに接続され、第２電極が接地されている。
キャパシタＣ２の第１電極が接続ノードＮＤ１と端子Ｔとの接続ラインに接続され、第２電極が信号ＦＲＰの供給ラインに接続されている。
【００４８】
図７のコモン電圧生成回路においては、次式に従って小振幅ΔＶｃｏｍが決定される。
【００４９】
（数２）
ΔＶｃｏｍ＝｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃｃｏｍ）｝×ＦＲＰ        …（２）
【００５０】
小振幅は容量カップリング（結合）を利用、またはデジタル的に生成して、使用することが可能である。
小振幅ΔＶｃｏｍの値は、極力小さい振幅、たとえば１０ｍＶ〜１．０Ｖ程度の振幅が良い。理由は、それ以外であるとオーバドライブによる応答速度の改善、音響のノイズ低減などの効果が小さくなってしまうためである。
【００５１】
以上のように、液晶表示装置１００において、容量カップリングを利用した容量結合駆動を行う際に、コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値と、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓの値が、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖより低い値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
以下、本実施形態に関わる容量結合駆動についてさらに詳細に説明する。
【００５２】
図８（Ａ）〜（Ｅ）は、本実施形態の主要な液晶セルの駆動波形を示すタイミングチャートである。
図８（Ａ）がゲートパルスＧＰ Ｎを、図８（Ｂ）がコモン電圧Ｖｃｏｍを、図８（Ｃ）がストレージ信号ＣＳ Ｎを、図８（Ｄ）が映像信号Ｖｓｉｇを、図８（Ｅ）が液晶セルに印加される信号Ｐｉｘ Ｎをそれぞれ示している。
【００５３】
本実施形態に関わる容量結合駆動においては、コモン電圧Ｖｃｏｍは一定の直流電圧ではなく１水平走査期間（１Ｈ）毎に極性が反転する小振幅の交流の信号として生成され、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に印加される。
また、ストレージ信号ＣＳ Ｎは、各ゲートライン毎に対応して独立に配線された各ストレージライン１０６−１〜１０６−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択して与える。
このように駆動された場合の、液晶に印加される実効画素電位ΔＶｐｉｘは次式で与えられる。
【００５４】
【数３】
0004492491.tif 000003
【００５５】
図９に示すように、数（３）において、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、ＣｇはノードＮＤ２０１とゲートライン間の容量を、ＣｓｐはノードＮＤ２０１と信号ライン間の容量を、ΔＶｃｓは信号ＣＳの電位を、Ｖｃｏｍはコモン電圧をそれぞれ示している。
数（３）において、近似式の第２項｛（Ｃｃｓ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｓ｝が液晶誘電率の非線形性により白輝度側が黒くなる（沈む）要因となる項であり、近似式の第３項｛（Ｃｃｌ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｏｍ／２｝が液晶誘電率の非線形性により白輝度側を白くする（浮かせる）項である。
すなわち、近似式の第２項の低電位（白輝度側）が黒くなる（沈む）傾向部分が第３項により低電位側を白くする（浮かせる）機能により補償するように動作する。
そして、黒輝度および白輝度をともに最適化できるような値に選定することで、最適なコントラストを得ることができる。
【００５６】
図１０（Ａ），（Ｂ）は液晶表示装置で使用される液晶材料（ノーマリホワイト液晶）を用いた場合の白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗの選定基準を説明するための図である。図１０（Ａ）が印加電圧に対する比誘電率εの特性を示す図であり、図１０（Ｂ）は図１０（Ａ）の特性が大きく変化する領域を拡大して示す図である。
【００５７】
図に示すように、液晶表示装置に使用されている液晶特性では、約０．５Ｖ以上の電圧を印加すると、白輝度が沈んでしまう。
そのため、白輝度を最適化するためには、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下とする必要がある。したがって、実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
【００５８】
実際に評価した結果としては、ΔＶｃｓ＝３．８Ｖ、ΔＶｃｏｍ＝０．５Ｖのとき、最適なコントラストが得られた。
【００５９】
図１１は、本発明の実施形態に係る駆動方式、関連する容量結合駆動方式、および通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。
図１１において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が実効画素電位ΔＶｐｉｘをそれぞれ示している。また、図１１中、Ａで示す線が本発明の実施形態に係る駆動方式の特性を、Ｃで示す線が関連する容量結合駆動方式の特性を、Ｂで示す線が通常の１ＨＶｃｏｍ駆動方式の特性を示している。
【００６０】
図１１からわかるように、本実施形態に係る駆動方式によれば、関連する容量結合駆動方式に比べて十分な特性改善が得られている。
【００６１】
図１２は、本発明の実施形態に係る駆動方式、および関連する容量結合駆動方式の映像信号電圧と輝度との関係を示す図である。
図１２において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が輝度をそれぞれ示している。また、図１２中、Ａで示す線が本発明の実施形態に係る駆動方式の特性を、Ｂで示す線が関連する容量結合駆動方式の特性を示している。
【００６２】
図１２からわかるように、関連する容量結合駆動方式では黒輝度（２）を最適化した際に、白輝度（１）が沈んでいた。これに対して、本実施形態に係る駆動方式によれば、Ｖｃｏｍを小振幅としたことで、黒輝度（２）および白輝度（１）の両方とも最適化することができる。
【００６３】
下記の数（４）に、本実施形態に係る駆動方式の上記数（３）に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと白表示のときの実効画素電位ΔＶｐｉｘ Ｗの値を示す。
また、数（５）に関連する容量結合駆動方式の上記数（１）に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと実効画素電位ΔＶｐｉｘ Ｗの値を示す。
【００６４】
【数４】
0004492491.tif 000004
【００６５】
【数５】
0004492491.tif 000005
【００６６】
数（４）および数（５）に示すように、黒表示のときは本実施形態に係る駆動方式と関連する駆動方式ともに実効画素電位ΔＶｐｉｘ Ｂは３．３Ｖとなり、黒輝度が最適化されている。
白表示のときは、数（５）に示すように、関連する駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以上の０．８Ｖとなり、図１０（Ｂ）に関連付けて説明したように白輝度が沈んでしまう。
これに対して、本実施形態に係る駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以下の０．４Ｖとなり、図１０（Ｂ）に関連付けて説明したように白輝度が最適化される。
【００６７】
次に、本実施形態の特徴の一つであるストレージ信号ＣＳを、補正回路１０９により、ダミー画素部（モニタ部）からなる検出エリア１０８から検出した画素電位が任意の電位になるように光学的特性を最適化するように補正する具体的な構成例について説明する。
【００６８】
本実施形態においては、駆動温度の変化による液晶の誘電率の変動、量産時のバラツキによる保持容量ＣＳ２０１を形成している絶縁膜の膜厚の変動および液晶セルギャップの変動により、液晶印加電圧が変動してしまう。この変動分を電気的に検知し、液晶印加電圧の変動を抑制することで表示の温度、量産時のバラツキによる変化を抑制する。
【００６９】
この光学的特性を最適化する補正回路システムを採用する理由を実効画素電圧のモデル式に関連付けて説明する。
【００７０】
数（６）は、一般的な1H Vcom反転駆動の実効画素電圧のモデル式である。数（６）中に下線で示す項のように、Ccs（CS容量）、Clc（液晶容量）が変化しても分母分子が同じであるために液晶印加電圧（ΔVpix）が変化しないことが分かる。つまり、Ccsを変える要素であるゲート絶縁膜の膜厚ばらつき、Clcを変える要素である液晶層ギャップばらつき、温度変化による誘電率変化が起こっても液晶印加電圧が変化しないことを意味している。
【００７１】
【数６】
0004492491.tif 000006
【００７２】
以下に示す数（７）は、容量結合駆動を行った場合のモデル数である。数（７）中に下線で示す項のように分母分子がなる異なるために、前述したばらつき変化の影響を受けてしまうことが分かる。
この問題を解決しようとしているのが、上記数（７）の下線の項の容量Cの変化を補正するために、本実施形態においては、ΔVcsの値を変える（補正する）ことで、下線の項の値を一定に保つ。
【００７３】
【数７】
0004492491.tif 000007
【００７４】
容量線からのカップリングを利用した液晶駆動方式におけるこの不利益は、逆に容量線の電位差を利用して輝度変化を自在に変化させることができるということを意味する。
本実施形態においては、液晶パネル内に量産時、温度変化時のばらつき変化をモニタするダミー画素（センサー画素）を配置、およびその変化を検出することで、容量線の電位、またはリファレンスドライバに補正をかけ、輝度を最適化（補正）することが可能な液晶表示装置を実現している。
【００７５】
すなわち、本実施形態によれば、液晶パネル内に量産時、温度変化時のばらつき変化をモニタするダミー画素（センサー画素）を配置、及びその変化を検出することで、容量線の電位、またはリファレンスドライバに補正をかけ、輝度を最適化（補正）することができる利点がある。
【００７６】
なお、図４に図示していないリファレンスドライバは、信号ラインに伝搬させる映像用画素データを生成する階調電圧生成回路として機能する。
【００７７】
基本的には、実駆動中において、ガラス基板上に配置された画素またはモニタ用のダミー画素の電位を検出することで、ＣＳ電位ΔＶｃｓ（図５）、または図示しないがリファレンスドライバにフィードバックすることで、光学特性を最適化する。また、製造ばらつきに関しては、検査工程時に手動調整することでも同様な効果が得られる。
【００７８】
本実施形態においては、ＣＳ電位ΔＶｃｓを一定値ではなく、たとえばガラス基板上に形成された補正回路システム、単結晶Ｓｉに形成された回路システムにより変動させ、光学特性を改善する。なお、検査工程において調整を行っても同様の効果を得られる。
【００７９】
図４にはシステム構成の一例を示したが、以下に実用に即したシステム構成例について、図１３〜図１８に関連付けて説明する。
【００８０】
図１３は、本実施形態に係る表示装置がシステムオングラスパネルに、検出エリア１０８、補正回路１０９を形成した例を示す図である。
この場合、有効画素部１０１内あるいは隣接する領域に配置した検出エリア１０８に生じる液晶ギャップ、ゲート酸化膜、液晶比誘電率変化等を補正回路１０９において検知し、光学特性が最適となるように、ＣＳ電位ΔＶｃｓにフィードバックをかけて、ΔＶｃｓを補正する。
【００８１】
図１４は、本実施形態に係る表示装置がＣＯＧ搭載パネルに、検出エリア１０８、補正回路１０９を形成した例を示す図である。
この場合も、有効画素部１０１内あるいは隣接する領域に配置した検出エリア１０８に生じる液晶ギャップ、ゲート酸化膜、液晶比誘電率変化等を補正回路１０９において検知し、光学特性が最適となるように、ＣＳ電位ΔＶｃｓにフィードバックをかけて、ΔＶｃｓを補正する。
【００８２】
図１５は、本実施形態に係る表示装置においてパネル上に検出エリア１０８を形成し、単結晶ＬＳＩ内に補正回路１０９を形成した例を示す図である。
この場合も、有効画素部１０１内あるいは隣接する領域に配置した検出エリア１０８に生じる液晶ギャップ、ゲート酸化膜、液晶比誘電率変化等を補正回路１０９において検知し、光学特性が最適となるように、ＣＳ電位ΔＶｃｓにフィードバックをかけて、ΔＶｃｓを補正する。
【００８３】
図１６は、本実施形態に係る表示装置がシステムオングラスパネルに、検出エリア１０８、補正回路１０９を形成した第２の例を示す図である。
この場合、有効画素部１０１内あるいは隣接する領域に配置した検出エリア１０８に生じる液晶ギャップ、ゲート酸化膜、液晶比誘電率変化等を補正回路１０９において検知し、光学特性が最適となるようにリファレンスドライバ１１１にフィードバックをかけるように構成している。
この場合、補正回路１０９は、映像用画素データを生成するリファレンスドライバ１１１の信号電圧を補正する。
【００８４】
図１７は、本実施形態に係る表示装置がＣＯＧ搭載パネルに、検出エリア１０８、補正回路１０９を形成した第２の例を示す図である。
この場合も、有効画素部１０１内あるいは隣接する領域に配置した検出エリア１０８に生じる液晶ギャップ、ゲート酸化膜、液晶比誘電率変化等を補正回路１０９において検知し、光学特性が最適となるようにリファレンスドライバ１１１にフィードバックをかけるように構成している。
【００８５】
図１８は、本実施形態に係る表示装置においてパネル上に検出エリア１０８を形成し、単結晶ＬＳＩ内に補正回路１０９を形成した第２の例を示す図である。
この場合も、有効画素部１０１内あるいは隣接する領域に配置した検出エリア１０８に生じる液晶ギャップ、ゲート酸化膜、液晶比誘電率変化等を補正回路システム１０９において検知し、光学特性が最適となるようにリファレンスドライバ１１１にフィードバックをかけるように構成している。
【００８６】
次に、検出エリア１０８に含むモニタ用のダミー画素部、および補正回路システムの構成および機能についてさらに詳細に説明する。
【００８７】
図１９は、本実施形態に係る補正回路システムの第１の構成例を示す図である。なお、図１９においては、理解を容易にするために補正回路システムと有効画素部のみを図示している。
また、図２０は図１９の補正回路の基本構成を示すブロック図である。
【００８８】
図１９の補正回路システム３００は、一つのダミー画素３０１と、補正回路３０２（図４では符号１０９で示している）を同一のデバイス（パネル）内に形成している。この場合、たとえば低温ポリシリコンプロセスを使用することで、補正回路３０２をデバイス内部に組み込むことが可能になる。
ダミー（モニタ）画素３０１は、有効画素部１０１の有効画素回路ＰＸＬＣと同様に回路構成を有している。
補正回路３０２は、モニタ画素電圧Ｐｉｎと比較基準電圧Ｐｒｅｆとを比較する比較器３０２１と、比較器３０２１の比較結果に応じてＣＳ電位ΔＶｃｓを最適化のために変化させるように制御する信号Ｖｃｓｈを垂直駆動回路１０２のＣＳドライバの電源部に出力する出力電圧制御回路３０２２とを有している。
そして、図１９の回路システム３００においては、ダミー画素３０１と、補正回路３００の比較器３０２１とを、近接して配置している。
【００８９】
この場合、たとえば、ダミー画素３０１の保持容量Ｃｓを０．５ｐＦ、液晶容量Ｃｌｃを０．５ｐＦ（すなわち、ダミー画素の蓄積容量を１．０ｐＦ）、ダミー画素３０１と比較器３０２１との接続ノードＮＤ３０１の寄生容量Ｃ１を０．０６ｐＦ、ストレージラインのチャージ電圧Ｖｃｓを３．３Ｖ、映像信号電圧Ｖｓｉｇを３．３Ｖ、Ｖｃｏｍを１．６５Ｖとすると、実効画素電位Ｖｐは次式のように３．２１Ｖとなり、９０ｍＶ程度の電圧降下の影響を受けるのみで、良好なモニタ画素電位を得ることができる。
【００９０】
【数８】
0004492491.tif 000008
【００９１】
【数９】
0004492491.tif 000009
【００９２】
図２１は、本実施形態に係る補正回路システムの第２の構成例を示す図である。なお、図２１においては、理解を容易にするために補正回路システムと有効画素部のみを図示している。
【００９３】
この第２の構成例の補正回路システム３００Ａが、図１９の補正回路システム３００と異なる点は、ダミー画素３０１と比較器３０２１との接続ライン（たとえばダミー画素の画素電位に出力部）に画素電位を選択的に出力するようにしたスイッチ３０３を設けたことにある。
この場合のモニタ画素電位Ｖｐｉｎは次の式（数１０）で与えられる。
【００９４】
【数１０】
0004492491.tif 000010
【００９５】
そして、上述したように、ダミー画素３０１の保持容量Ｃｓを０．５ｐＦ、液晶容量Ｃｃｌを０．５ｐＦ（すなわち、ダミー画素の蓄積容量を１．０ｐＦ）、ダミー画素３０１と比較器３０２１との接続ノードＮＤ３０１の寄生容量Ｃ１を０．０６ｐＦ、ストレージラインのチャージ電圧Ｖｃｓを３．３Ｖ、映像信号電圧Ｖｓｉｇを３．３Ｖとすると、実効画素電位Ｖｐは次式（数１１）のように３．２８Ｖとなり、２０ｍＶ程度の電圧降下の影響を受けるのみで、良好なモニタ画素電位を得ることができる。
【００９６】
【数１１】
0004492491.tif 000011
【００９７】
このように、寄生容量Ｃ１の影響を極力小さくするように、スイッチ３０３を設けることで、さらに良好なモニタ画素電位を得ることができる。
【００９８】
なお、ダミー画素３０１と比較器３０２１との接続ラインに、たとえばプリチャージ回路やリセット回路を設けて寄生容量をある程度ディスチャージさせてからスイッチ３０３をオンしてモニタ画素電位Ｖｐｉｎとリファレンス電位と比較器３０２１で比較するように構成することも可能である。
【００９９】
以上は、補正回路３０２をダミー画素３０１と同一デバイスに形成して近接配置するように構成した、以下に、補正回路３０２を外部基板に搭載するように構成した場合を考察する。
【０１００】
図２２は、本実施形態に係る補正回路システムの第３の構成例を示す図である。なお、図２２においては、理解を容易にするために補正回路システムと有効画素部のみを図示している。
【０１０１】
この第３の構成例の補正回路システム３００Ｂは、図１９の構成から補正回路を外部基板３０４に移したと等価な回路構成となっている。
【０１０２】
この場合、たとえば、ダミー画素３０１の保持容量Ｃｓを０．５ｐＦ、液晶容量Ｃｃｌを０．５ｐＦ（すなわち、ダミー画素の蓄積容量を１．０ｐＦ）、ダミー画素３０１と比較器３０２１との接続ノードＮＤ３０１の寄生容量Ｃ１を０．０６ｐＦ、ストレージラインのチャージ電圧Ｖｃｓを３．３Ｖ、映像信号電圧Ｖｓｉｇを３．３Ｖ、Ｖｃｏｍを１．６５Ｖとすると、実効画素電位Ｖｐは次式（数１２）のように１．９２５Ｖとなる。
すなわち、Ｖｐの電位は理想的には３．３Ｖであるのに対し、図２２の構成では１．９２５Ｖと１３００ｍＶ程度の電圧降下があることから、良好なモニタ画素電位を得ることができるとはいい難い。
【０１０３】
【数１２】
0004492491.tif 000012
【０１０４】
図２３は、本実施形態に係る補正回路システムの第４の構成例を示す図である。なお、図２３においては、理解を容易にするために補正回路システムと有効画素部のみを図示している。
【０１０５】
この第４の構成例の補正回路システム３００Ｃは、図２１の構成から補正回路を外部基板３０４に移したと等価な回路構成となっている。すなわち、スイッチ３０３を設けた構成を有する。
【０１０６】
そして、上述したように、ダミー画素３０１の保持容量Ｃｓを０．５ｐＦ、液晶容量Ｃｃｌを０．５ｐＦ（すなわち、ダミー画素の蓄積容量を１．０ｐＦ）、ダミー画素３０１と比較器３０２１との接続ノードＮＤ３０１の寄生容量Ｃ１を０．０６ｐＦ、ストレージラインのチャージ電圧Ｖｃｓを３．３Ｖ、映像信号電圧Ｖｓｉｇを３．３Ｖとすると、実効画素電位Ｖｐは次式（数１３）のように３．０５Ｖとなり、１３００ｍＶ程度の電圧効果２５０ｍＶ程度の電圧降下に抑えることができ、実用に耐え得る、良好なモニタ画素電位を得ることができる。
【０１０７】
【数１３】
0004492491.tif 000013
【０１０８】
このように、寄生容量Ｃ１の影響を極力小さくするように、スイッチ３０３を設けることで、良好なモニタ画素電位を得ることができる。
【０１０９】
なお、ダミー画素３０１と比較器３０２１との接続ラインに、たとえばプリチャージ回路やリセット回路を設けて寄生容量をある程度ディスチャージさせてからスイッチ３０３をオンしてモニタ画素電位Ｖｐｉｎとリファレンス電位と比較器３０２１で比較するように構成することも可能である。
【０１１０】
図２４は、本実施形態に係る補正回路システムの第５の構成例を示す図である。なお、図２４においては、理解を容易にするために補正回路システムと有効画素部のみを図示している。
【０１１１】
この第５の構成例の補正回路システム３００Ｄが図２２の補正回路システム３００Ｂと異なる点は、モニタ画素として、１つのダミー画素３０１を設ける代わりに、図２５に示すように、水平方向の１ラインのすべてのダミー画素電極を接続することで、モニタ画素３０５の総蓄電容量を増大させている。
水平ラインが３２０ラインあれば、１ｐＦ×３２０×３（ＲＧＢ）＝９６０ｐＦとなる。
この値は、接続ラインの寄生容量１ｐＦに比べて十分に大きな値である。
【０１１２】
この場合、たとえば、ダミー画素３０１の保持容量Ｃｓを０．５ｐＦ、液晶容量Ｃｃｌを０．５ｐＦ（すなわち、ダミー画素の蓄積容量を１．０ｐＦ）、ダミー画素３０１と比較器３０２１との接続ノードＮＤ３０１の寄生容量Ｃ１を０．０６ｐＦ、ストレージラインのチャージ電圧Ｖｃｓを３．３Ｖ、映像信号電圧Ｖｓｉｇを３．３Ｖ、Ｖｃｏｍを１．６５Ｖとすると、実効画素電位Ｖｐは次式（数１４）のように３．２９Ｖとなり、１３００ｍＶあった電圧効果を１０ｍＶ程度の電圧降下の影響を受けるのみで、良好なモニタ画素電位を得ることができる。
【０１１３】
【数１４】
0004492491.tif 000014
【０１１４】
図２５と図２６は、本実施形態に係る補正回路システムの第７の構成例を示す図である。なお、図２６においては、理解を容易にするために補正回路システムと有効画素部のみを図示している。
【０１１５】
この第６の構成例の補正回路システム３００Ｅが図２４の補正回路システム３００Ｄと異なる点は、モニタ画素３０５の出力部にスイッチ３０３を設けた点にある。
【０１１６】
そして、上述したように、ダミー画素３０１の保持容量Ｃｓを０．５ｐＦ、液晶容量Ｃｃｌを０．５ｐＦ（すなわち、ダミー画素の蓄積容量を１．０ｐＦ）、ダミー画素３０１と比較器３０２１との接続ノードＮＤ３０１の寄生容量Ｃ１を０．０６ｐＦ、ストレージラインのチャージ電圧Ｖｃｓを３．３Ｖ、映像信号電圧Ｖｓｉｇを３．３Ｖとすると、実効画素電位Ｖｐは次式（数１５）のように３．２９８Ｖとなり、２００ｍＶ程度の電圧効果を２ｍＶ程度の電圧降下に抑えることができ、良好なモニタ画素電位を得ることができる。
【０１１７】
【数１５】
0004492491.tif 000015
【０１１８】
次に、上述した補正回路システム３０２の具体的な回路構成について説明する。
【０１１９】
図２７は、本実施形態に係る補正回路の具体的な構成例を示す回路図である。
また、図２８は、図２７の補正回路のタイミングチャートである。
【０１２０】
この補正回路３０２は、比較器３０２１、出力電圧制御ブロック３０２２、および出力バッファ３０２３を有する。
【０１２１】
まず比較器３０２１は、電圧Pin,Prefの２入力から構成され、入力電圧Pinはモニタ画素電位と接続される。
ここでモニタ画素は有効画素の外周に配置される上述したようにダミー画素３０１あるいはモニタ画素３０５の一部を使用する。
これにより、温度変化、製造バラツキを検知することが可能となる。
また、前述したように、ダミー画素は有効画素と同じ回路構成／構造にすることでより有効画素の状態を精度良く検出することを可能にする。
入力電圧Prefには任意の基準電圧である。
モニタ画素に印加される電圧は任意の階調の電圧を印加し、Prefにはモニタ画素に印加されるべき電圧に設定をしておく。
そして、PrefとPin（モニタ画素電位）を逐次比較することで、モニタ画素電位がPrefより低いか高いかの状態を検出し、比較器の出力に反映させる。
比較器３０２１の出力はデジタル出力でＨorＬを出力する。
【０１２２】
ところで、有効画素電位、比較する画素電位Vpixともに１フィールドおきに電圧極性が反転する。
しかし、比較基準電圧Prefは直流電圧であるために毎フィールド比較すると誤動作してしまう。
そのため、比較器３０２１の動作は１フィールドおきに有効／無効期間を繰り返す。
【０１２３】
出力電圧制御ブロック３０２２は、昇圧回路３０２２１と降圧回路３０２２２を含んで構成され、比較器３０２１の出力により片方の回路を有効にすることでＭ１のゲートに印加する電圧を制御する。
比較器の出力がＬ（ローレベル）の場合、昇圧回路３０２２１が有効動作し、降圧回路３０２２２はハイインピーダンス（Hi-Z）となる。
比較器３０２１の出力がＨ（ハイレベル）の場合、昇圧回路３０２２１がハイインピーダンス（Hi-Z）、降圧回路３０２２２が有効動作し、電圧VcsAを制御する。
【０１２４】
出力バッファ３０２３はＭ定電流源／Nchソースフォロア３０２３１を含んで構成され、出力電圧制御ブロック３０２２から出力された電圧VcsAがNchトランジスタＭ１のゲート電極に印加されることでNchトランジスタＭ１の出力インピーダンスはコントロールされ、結果として出力電圧Vcshも制御される。
【０１２５】
以上のシステムで逐次Vcshを調整することで検出用ダミー画素電位は外部から印加される基準電位Prefと同電位となるようにVcshがコントロールされ、有効画素に反映される。
【０１２６】
以上の補正回路を採用した場合の効果について説明する。
【０１２７】
概要としては液晶層を交流駆動する表示装置において、信号ラインからの書込み後（Gateの立下り後）にストレージライン（CS線）から容量を介して、カップリングを与えることにより画素電位を変化させ、液晶印加電圧を変調する駆動方式である。そして、対向電極は、AC小振幅させることにより、白輝度／黒輝度を最適化する特徴を持つ。
【０１２８】
このような駆動により画像を表示する際、Ｃｓラインから印加される電圧ゲインAvcsは、次式、
【０１２９】
（数１６）
Avcs = Vcs*Ccs/(Ccs+Clc)
（Ccs:１画素あたりの保持容量、Clc：画素電極が対向電極と形成する容量、Vcs:Csラインの振幅電位 = Vcsh-Vss）
【０１３０】
により得られる。上記式のClcは、次式で表される。
【０１３１】
（数１７）
Clc = εlc*Spix/dpix
（εlc：液晶誘電率、Spix：１画素あたりの画素電極面積、dpix：対向電極と画素電極のギャップ）
【０１３２】
ここで液晶誘電率εlcは温度特性を持つため、動作環境によりClcは変動する。
また、製造バラツキにより図２９に示すの電極１，２間のギャップdpixもパネル毎によって一定の値にはならないのでClcの変動要因となる。
さらにCcsは図３０に示すメタル層１、メタル層２で層間膜を挟むことにより形成される。
式で表すと以下のようになる。
【０１３３】
（数１８）
Ccs = εIL*Scs/dIL
（εIL:層間膜の誘電率、Scs:１画素あたりのCcs面積、dIL:層間膜の膜圧）
【０１３４】
この層間膜も製造バラツキにより膜圧dILがパネル毎により変動し、Clcと同様にCcsも変動する。
以上の動作環境の変化、製造バラツキなどにより、Clc/Ccsは一定の値とならず、Cs線から印加される電圧ゲインAvcsは大きくばらつく。
これを液晶表示装置のγ特性で表すと、図３１（Ａ）に示すように、大きな影響があることが分かる。
このように、一般的な駆動方法では動作環境、製造バラツキにより、液晶のγ特性に大きな影響を与える。
【０１３５】
これに対して、本実施形態の補正回路システムではその影響を抑制することを特徴とする。
それには前記Vcs（=Vcsh  Vss）をダイナミックに補正することでCs線より印加される電圧ゲインAvcsの電圧バラツキを抑えることで可能にする。
また動作環境、製造バラツキの変動を検出するのに有効画素の周辺に配置されるダミー画素の一部を使用する。
本実施形態の補正回路を搭載したことにより、図３１（Ｂ）に示すように、補正回路３０２により最終的γ特性のバラツキが改善されたことが分かる。
すなわち、本実施形態によれば、動作環境、製造バラツキによる液晶表示装置のγ特性のへの影響が従来より抑制される。
【０１３６】
次に、上記構成による動作を説明する。
【０１３７】
垂直駆動回路１０２のシフトレジスタには、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタにおいては、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延される。たとえばシフトレジスタにおいては、垂直スタ−トパルスＶＳＴが、垂直クロックＶＣＫに同期にてシフト動作が行われ、対応するゲートバッファに供給される。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートライン１０５−１〜１０５−ｍが順番に駆動されていく。
【０１３８】
このように、垂直駆動回路１０２により、たとえば第１行目から順番にゲートライン１０５−１〜１０５−ｍが駆動されていくが、これに伴い、ストレージライン１０６−１〜１０６−ｍが駆動されていく。このとき、ゲートパルスで一のゲートラインを駆動した後、次のゲートラインのゲートパルスの立ち上がりのタイミングで、ストレージライン１０６−１〜１０６−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルが、第１レベルＣＳＨと第２レベルＣＳＬが交互に選択されて印加される。
たとえば、第１行目のストレージライン１０６−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１が印加された場合、第２行目のストレージライン１０６−２には第２レベルＣＳＬが選択されてストレージ信号ＣＳ２が印加され、第３行目のストレージライン１０６−３に第１レベルＣＳＨが選択されてストレージ信号ＣＳ３が印加され、第４行目のストレージライン１０６−４には第２レベルＣＳＬが選択されストレージ信号ＣＳ４が印加され、以下同様にして交互に第１レベルＣＳＨと第２レベルＣＳＬが選択されストレージ信号ＣＳ５〜ＣＳｍがストレージライン１０６−５〜１０６−ｍに印加される。
このストレージ信号は、ダミー画素部１０８の画素電位が検出回路１０９で検出されて、この検出電位に基づいて、任意の電位になるように補正される。
【０１３９】
また、小振幅ΔＶｃｏｍで交番のコモン電圧Ｖｃｏｍが有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に共通に印加される。
【０１４０】
そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０７−１〜１０７−ｎに供給される。
たとえば、まず、Ｒ対応のセレクタスイッチが導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチのみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチのみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。
【０１４１】
本実施形態においては、この信号ラインからの書き込み後（ゲートパルスＧＰの立下り後）、ストレージライン１０６−１〜１０６−ｍから保持容量ＣＳ２０１を介してカップリングさせることにより画素電位（ノードＮＤ２０１の電位）を変化させて、液晶印加電圧を変調させている。
このとき、コモン電圧Ｖｃｏｍは一定値ではなく小振幅ΔＶｃｏｍ（１０ｍＶ〜１．０Ｖ）で交番信号として供給される。
これにより、黒輝度のみならず白輝度も最適化されている。
【０１４２】
以上説明したように、本実施形態によれば、ＴＦＴ２０１を通して映像用画素データを書き込む複数の画素回路ＰＸＬＣがマトリクス状に配置された有効画素部１０１と、画素回路の行配列に対応するように配置されたゲートライン１０５−１〜１０５−ｍと、画素回路の行配列に対応するように配置された複数の容量配線１０６−１〜１０６−ｍと、画素回路の列配列に対応するように配置された信号ライン１０７−１〜１０７−ｍと、ゲートライン、および容量配線を選択的に駆動する垂直駆動回路１０２と、所定の周期でレベルが切り替わる小振幅のコモン電圧信号を生成する生成回路１０４と、を有し、各画素回路は、第１画素電極および第２画素電極を有する液晶セルＬＣ２０１と、第１電極および第２電極を有する保持容量ＣＳ２０１と、を含み、液晶セルの第１画素電極と保持容量の第１電極とＴＦＴの一端子が接続され、保持容量の第２電極が対応する行に配列された容量配線に接続され、液晶セルの第２画素電極にはコモン電圧信号が印加されることから、黒輝度および白輝度の両方をともに最適化することができる。その結果、コントラストを最適化することができる利点がある。
【０１４３】
また、本実施形態においては、駆動温度の変化による液晶の誘電率の変動、量産時のバラツキによる保持容量ＣＳ２０１を形成している絶縁膜の膜厚の変動および液晶セルギャップの変動により、液晶印加電圧が変動してしまう。この変動分を電気的に検知し、液晶印加電圧の変動を抑制することで表示の温度、量産時のバラツキによる変化を抑制する。
【０１４４】
また、本実施形態の垂直駆動回路１０２におけるＣＳドライバは、ドライバ段の前後段あるいは前フレームの極性に依存せず、画素書き込み時の極性（ＰＯＬで示される）のみでＣＳ信号の極性を決めている。
すなわち、本実施形態の前後段の信号に依存せず、自段の信号のみで制御可能となっている。
また、本実施形態の垂直駆動回路のＣＳブロック等は、少ない素子数で形成することができ、回路規模の縮小に貢献している。たとえば２０個以下のトランジスタにより構成することが可能である。
【０１４５】
なお、上記実施形態では、液晶表示装置にアナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、デジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【０１４６】
また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置などアクティブマトリクス型表示装置全般に適用可能である。
以上説明した実施形態に係る表示装置は、直視型映像表示装置（液晶モニタ、液晶ビューファインダ）、投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。
【図面の簡単な説明】
【０１４７】
【図１】一般的な液晶表示装置の構成例を示すブロック図である。
【図２】図１に示す一般的な液晶表示装置のいわゆる１ＨＶｃｏｍ反転駆動方式におけるタイミングチャートを示す。
【図３】ノーマリホワイト液晶の印加電圧と比誘電率との関係を示す図である。
【図４】本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。
【図５】図１の回路の画素部の具体的な構成例を示す回路図である。
【図６】本実施形態の垂直駆動回路のゲートラインとストレージラインの駆動例を示すタイミングチャートである。
【図７】本実施形態に係るコモン電圧生成回路の構成例を示す回路図である。
【図８】本実施形態の主要な液晶セルの駆動波形を示すタイミングチャートである。
【図９】式３における液晶セルの各容量を示す図である。
【図１０】液晶表示装置で使用される液晶材料（ノーマリホワイト液晶）を用いた場合の白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗの選定基準を説明するための図である。
【図１１】本発明の実施形態に係る駆動方式、関連する容量結合駆動方式、および通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。
【図１２】本発明の実施形態に係る駆動方式、および関連する容量結合駆動方式の映像信号電圧と輝度との関係を示す図である。
【図１３】本実施形態に係る表示装置がシステムオングラスパネルに、検出エリア、補正回路システムを形成した例を示す図である。
【図１４】本実施形態に係る表示装置がＣＯＧ搭載パネルに、検出エリア、補正回路システムを形成した例を示す図である。
【図１５】本実施形態に係る表示装置においてパネル上に検出エリアを形成し、単結晶ＬＳＩ内に補正回路システムを形成した例を示す図である。
【図１６】本実施形態に係る表示装置がシステムオングラスパネルに、検出エリア、補正回路システムを形成した第２の例を示す図である。
【図１７】本実施形態に係る表示装置がＣＯＧ搭載パネルに、検出エリア、補正回路システムを形成した第２の例を示す図である。
【図１８】本実施形態に係る表示装置においてパネル上に検出エリアを形成し、単結晶ＬＳＩ内に補正回路システムを形成した第２の例を示す図である。
【図１９】本実施形態に係る補正回路システムの第１の構成例を示す図である
【図２０】本実施形態に係る補正回路システムの第２の構成例を示す図である
【図２１】本実施形態に係る補正回路システムの第３の構成例を示す図である
【図２２】本実施形態に係る補正回路システムの第４の構成例を示す図である
【図２３】本実施形態に係る補正回路システムの第５の構成例を示す図である
【図２４】本実施形態に係る補正回路システムの第６の構成例を示す図である
【図２５】水平方向の１ラインのすべてのダミー画素電極を接続して構成されたモニタ画素の一例を示す図である。
【図２６】本実施形態に係る補正回路システムの第７の構成例を示す図である。
【図２７】本実施形態に係る補正回路の具体的な構成例を示す回路図である。
【図２８】図２７の補正回路のタイミングチャートである。
【図２９】画素構造に関連つけて補正回路の効果を説明するための図である。
【図３０】画素構造に関連つけて補正回路の効果を説明するための図である。
【図３１】本実施形態に係る補正回路の搭載前と搭載後のγ特性のばらつきの様子を示す図である。
【符号の説明】
【０１４８】
１００・・・液晶表示装置、１０１・・・有効画素部、１０２・・・垂直駆動回路（ＶＤＲＶ）、１０３・・・水平駆動回路（ＨＤＲＶ）、１０４・・・コモン電圧生成回路、１０５−１〜１０５−ｍ・・・ゲートライン、１０６−１〜１０６−ｍ・・・容量配線（ストレージライン）、１０７−１〜１０７−ｎ・・・信号ライン、１０８・・・検出エリア、ダミー画素部、１０９・・・補正回路、ＰＸＬＣ…画素回路、２０１・・・ＴＦＴ（スイッチング素子）、ＬＣ２０１…液晶セル、ＣＳ２０１…保持容量、３００，３００Ａ〜３００Ｅ・・・補正回路システム、３０１・・・ダミー画素、３０２・・・補正回路、３０３・・・スイッチ、３０４・・・外部基板、３０５・・・モニタ画素、３０２１・・・比較器、３０２２・・・出力電圧制御回路（ブロック）、３０２３・・・出力バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0004492491.tif 000033
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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