(57)【特許請求の範囲】
【請求項１】
外部から供給される外部電源電圧を感知して、該外部電源電圧が所定の電圧レベルになったときに外部電源感知信号を発生させる外部電源電圧レベル感知部と、
前記外部電源電圧に基づいて発生される内部電源電圧を感知して、該内部電源電圧が所定の電圧レベルになったときに内部電源感知信号を所定時間発生させる内部電源電圧レベル感知部と、
前記外部電源感知信号及び内部電源感知信号を入力し、前記外部電源感知信号が出力され、かつ、前記内部電源感知信号が所定時間出力されたときに、半導体メモリの動作を開始するための初期安定化信号を発生させる初期安定化信号発生部と、
を備えて構成され、
前記初期安定化信号が、前記内部電源感知信号の所定時間出力されたときのハイレベルからローレベルへの変化に同期して発生され、
前記初期安定化信号発生部が、
前記外部電源電圧レベル感知部からの外部電源感知信号及び前記内部電源電圧感知信号からの内部電源感知信号を受けて、前記外部電源電圧感知信号の位相と反転した位相を有する信号を出力する信号入力部と、
該信号入力部からの出力信号を、前記内部電源電圧感知信号が発生するまでラッチして出力するラッチ部と、
前記内部電源感知信号及び前記内部電源感知信号の遅延信号を用いて、前記ラッチ部で前記信号入力部からの出力信号をラッチするためのトリガー信号を発生するトリガー部と、
前記ラッチ部の出力信号及び前記内部電源感知信号を受けて、該内部電源感知信号の下降エッジに同期した初期安定化信号を出力する信号出力部と、
を備えることを特徴とする半導体メモリの初期安定化信号発生回路。
【請求項２】
前記初期安定化信号発生部は、前記トリガー部からのトリガー信号をバッファリングして前記ラッチ部に出力するバッファ部を含むことを特徴とする請求項１に記載の半導体メモリの初期安定化信号発生回路。
【請求項３】
前記信号入力部は、
前記外部電源感知信号の反転信号と前記内部電源感知信号とを否定論理和するＮＯＲゲートと、
該ＮＯＲゲートの出力信号を反転して出力するインバータと、
から構成されたことを特徴とする請求項２に記載の半導体メモリの初期安定化信号発生回路。
【請求項４】
前記ラッチ部は、
前記信号入力部の出力信号と第２ＮＡＮＤゲートの出力信号とを否定論理積する第１ＮＡＮＤゲートと、
前記バッファ部の出力信号と前記第１ＮＡＮＤゲートの出力信号とを否定論理積する第２ＮＡＮＤゲートと、
から構成されたことを特徴とする請求項２または請求項３に記載の半導体メモリの初期安定化信号発生回路。
【請求項５】
前記トリガー部は、
前記内部電源感知信号を反転して出力するインバータと、
該インバータの出力信号を所定時間遅延させる信号遅延部と、
該信号遅延部の出力信号と前記内部電源感知信号とを否定論理積して前記トリガー信号を出力するＮＡＮＤゲートと、
から構成されたことを特徴とする請求項１〜請求項４のいずれか１つに記載の半導体メモリの初期安定化信号発生回路。
【請求項６】
前記バッファ部は、
前記トリガー部からのトリガー信号を順次反転させて出力する第１、第２インバータから構成されたことを特徴とする請求項２〜請求項５のいずれか１つに記載の半導体メモリの初期安定化信号発生回路。
【請求項７】
前記信号出力部は、
前記ラッチ部の出力信号と前記内部電源感知信号とを否定論理和するＮＯＲゲートと、
該ＮＯＲゲートの出力信号を反転して前記初期安定化信号を出力するインバータと、
から構成されたことを特徴とする請求項１〜請求項６のいずれか１つに記載の半導体メモリの初期安定化信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリの動作開始時の初期安定化信号（パワーアップ信号）を発生し得る半導体メモリの初期安定化信号発生回路に関するものである。
【０００２】
【従来の技術】
近来、半導体メモリの高集積化及び微細化に伴い、半導体メモリに用いられる電源電圧は低下しており、半導体メモリの動作に使用される内部電源電圧は、外部電源電圧を所定の電圧レベルに降圧して使用している。
【０００３】
このような従来の半導体メモリが正常動作を行うためには、電源電圧を所定の電圧レベル以上に維持させる必要があるため、初期の電源電圧投入時には、供給された電源電圧レベルを感知して、該電源電圧が所定の電圧レベルに達したことを感知する初期安定化信号を発生させた後、ローアドレスストローブ信号／ＲＡＳ及びコラムアドレスストローブ信号／ＣＡＳ等の内部制御信号を制御していた。
【０００４】
このため、従来の半導体メモリの初期安定化信号発生回路においては、初期安定化信号を、外部から供給される外部電源の電圧レベルを感知して、該外部電源電圧が所定の電圧レベル以上であるときに発生させたり、又は、内部回路から印加される内部電源の電圧レベルを感知して、該内部電源電圧が所定の電圧レベル以上であるときに発生させたりしていた。
【０００５】
以下、このような従来の半導体メモリの初期安定化信号発生回路の動作について説明する。
図４は、従来の半導体メモリの初期安定化信号発生回路で発生される初期安定化信号を発生する場合の外部電源電圧及び内部電源電圧の電圧レベルを示す図であり、図４（Ａ）は、外部電源電圧レベルを感知して初期安定化信号を発生する場合の外部電源電圧及び内部電源電圧の電圧レベルを示す図、図４（Ｂ）は、内部電源電圧レベルを感知して初期安定化信号を発生する場合の外部電源電圧及び内部電源電圧の電圧レベルを示す図である。
【０００６】
先ず、従来の半導体メモリの初期安定化信号発生回路においては、図４（Ａ）に示したように、外部から印加される外部電源電圧ＶDDの電圧レベルを感知して、該外部電源電圧ＶDDが所定の電圧レベルＶaになる時点ｔaで‘ロー’レベルの初期安定化信号ＳＥＴＢ１を発生させて、半導体メモリの動作が開始されるようにしていた。
【０００７】
ところが、前記外部電源電圧ＶDDが供給され、該外部電源電圧ＶDDを所定の電圧レベルＶaに降圧し、半導体メモリのために適切な電圧レベルの内部電源電圧ＶINTを発生するまで時間がかかる。即ち、前記初期安定化信号ＳＥＴＢ１の発生時点ｔaから所定の電圧レベルの内部電源電圧ＶINTの発生時点ｔintまでの間は、内部回路に正常な電圧レベルの外部電源電圧ＶDDが印加されないため、外部から半導体メモリに対してアクセスがあった際には半導体メモリが不安定な動作を行う可能性があり、ラッチアップ（latch-up）による過電流が発生するおそれがあった。
【０００８】
そこで、これを解決するために、従来の半導体メモリの初期安定化信号発生回路においては、図４（Ｂ）に示したように、内部電源電圧ＶINTの電圧レベルを感知して、該内部電源電圧ＶINTが所定の電圧レベルＶbになる時点ｔbで‘ハイ’レベルの初期安定化信号ＳＥＴＢ２を所定時間発生させて、半導体メモリをリセットする初期化動作を行った後、半導体メモリの動作が開始されるようにしていた。
【０００９】
【発明が解決しようとする課題】
然るに、このような従来の内部電源電圧レベルを感知して初期安定化信号を発生する半導体メモリの初期安定化信号発生回路においては、正常な電圧レベルＶbの内部電源電圧ＶINTが発生する前の外部からのアクセスはリセットされ得るが、初期安定化信号ＰＵＰＢ２が発生される以前の時点ｔbから初期安定化信号ＳＥＴＢ２がハイレベルに活性化される時点ｔdまでの間は、前記初期安定化信号ＳＥＴＢ２が‘ロー’レベルに維持されるため、不安定な状態が解消されず、ラッチアップのような過電流が発生するおそれがある。
【００１０】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、内部電源電圧が正常な電圧レベルに達する前は、外部から半導体メモリへのアクセスを防止でき、過電流の発生を防止し得る半導体メモリの初期安定化信号発生回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係る発明は、外部から供給される外部電源電圧を感知して、該外部電源電圧が所定の電圧レベルになったときに外部電源感知信号を発生させる外部電源電圧レベル感知部と、前記外部電源電圧に基づいて発生される内部電源電圧を感知して、該内部電源電圧が所定の電圧レベルになったときに内部電源感知信号を所定時間発生させる内部電源電圧レベル感知部と、前記外部電源感知信号及び内部電源感知信号を入力し、前記外部電源感知信号が出力され、かつ、前記内部電源感知信号が所定時間出力されたときに、半導体メモリの動作を開始するための初期安定化信号を発生させる初期安定化信号発生部と、を備えて構成され、前記初期安定化信号が、前記内部電源感知信号の所定時間出力されたときのハイレベルからローレベルへの変化に同期して発生され、前記初期安定化信号発生部が、前記外部電源電圧レベル感知部からの外部電源感知信号及び前記内部電源電圧感知信号からの内部電源感知信号を受けて、前記外部電源電圧感知信号の位相と反転した位相を有する信号を出力する信号入力部と、該信号入力部からの出力信号を、前記内部電源電圧感知信号が発生するまでラッチして出力するラッチ部と、前記内部電源感知信号及び前記内部電源感知信号の遅延信号を用いて、前記ラッチ部で前記信号入力部からの出力信号をラッチするためのトリガー信号を発生するトリガー部と、前記ラッチ部の出力信号及び前記内部電源感知信号を受けて、該内部電源感知信号の下降エッジに同期した初期安定化信号を出力する信号出力部と、を備える。
【００１３】
請求項２に記載の発明は、前記初期安定化信号発生部は、前記トリガー部からのトリガー信号をバッファリングして前記ラッチ部に出力するバッファ部を含むものとする。
【００１４】
請求項３に記載の発明は、前記信号入力部は、前記外部電源感知信号の反転信号と前記内部電源感知信号とを否定論理和するＮＯＲゲートと、該ＮＯＲゲートの出力信号を反転して出力するインバータと、から構成されたものとする。
【００１５】
請求項４に記載の発明は、前記ラッチ部は、前記信号入力部の出力信号と第２ＮＡＮＤゲートの出力信号とを否定論理積する第１ＮＡＮＤゲートと、前記バッファ部の出力信号と前記第１ＮＡＮＤゲートの出力信号とを否定論理積する第２ＮＡＮＤゲートと、から構成されたものとする。
【００１６】
請求項５に記載の発明は、前記トリガー部は、前記内部電源感知信号を反転して出力するインバータと、該インバータの出力信号を所定時間遅延させる信号遅延部と、該信号遅延部の出力信号と前記内部電源感知信号とを否定論理積して前記トリガー信号を出力するＮＡＮＤゲートと、から構成されたものとする。
【００１７】
請求項６に記載の発明は、前記バッファ部は、前記トリガー部からのトリガー信号を順次反転させて出力する第１、第２インバータから構成されたものとする。
【００１８】
請求項７に記載の発明は、前記信号出力部は、前記ラッチ部の出力信号と前記内部電源感知信号とを否定論理和するＮＯＲゲートと、該ＮＯＲゲートの出力信号を反転して前記初期安定化信号を出力するインバータと、から構成されたものとする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
本発明に係る半導体メモリの初期安定化信号発生回路は、図１に示したように、外部から供給される外部電源電圧ＶDDを感知して、該外部電源電圧ＶDDが所定の電圧レベルになったときに外部電源感知信号ＰＵＰＢ１を発生させる外部電源電圧レベル感知部１００と、前記外部電源電圧ＶDDに基づいて発生される内部電源電圧ＶINTを感知して、該内部電源電圧ＶINTが所定の電圧レベルになったときに内部電源感知信号ＰＵＰＢ２を発生させる内部電源電圧レベル感知部２００と、前記外部電源感知信号ＰＵＰＢ１及び内部電源感知信号ＰＵＰＢ２を入力し、前記外部電源感知信号ＰＵＰＢ１が出力され、かつ、前記内部電源感知信号ＰＵＰＢ２が所定時間出力されたときに、内部電源感知信号ＰＵＰＢ２の下降エッジに同期して、半導体メモリの動作を開始するための‘ロー’レベルに活性化された初期安定化信号ＳＥＴＢを発生させる初期安定化信号発生部３００と、を備えて構成されている。
【００２０】
次に、初期安定化信号発生部３００の回路構成を、図２を用いて以下に説明する。
初期安定化信号発生部３００は、前記外部電源電圧レベル感知部１００からの外部電源感知信号ＰＵＰＢ１及び前記内部電源電圧レベル感知部２００からの内部電源感知信号ＰＵＰＢ２を受けて、該外部電源電圧感知信号ＰＵＰＢ１の位相と反転した位相を有する信号ＩＮＶ１を出力する信号入力部３１０と、該信号入力部３１０から出力された信号ＩＮＶ１を、内部電源電圧感知信号ＰＵＰＢ２が発生するまでラッチして信号ＮＤ１を出力するラッチ部３２０と、内部電源感知信号ＰＵＰＢ２及び該内部電源感知信号ＰＵＰＢ２の遅延信号ＤＥＬを用いて、前記ラッチ部３２０で信号入力部３１０からの出力信号ＩＮＶ１をラッチするためのトリガー信号ＴＲＩＧを発生するトリガー部３３０と、該トリガー部３３０からのトリガー信号ＴＲＩＧをバッファリングして、信号ＩＮＶ４を前記ラッチ部３２０に出力するバッファ部３４０と、前記ラッチ部３２０の出力信号ＮＤ１及び前記内部電源感知信号ＰＵＰＢ２を受けて、該内部電源感知信号ＰＵＰＢ２の下降エッジに同期した‘ロー’レベルの初期安定化信号ＳＥＴＢを出力する信号出力部３５０と、から構成されている。
【００２１】
前記信号入力部３１０は、前記外部電源感知信号ＰＵＰＢ１の反転信号ＰＵＰＢ１invと内部電源感知信号ＰＵＰＢ２とを否定論理和するＮＯＲゲート３１１と、該ＮＯＲゲート３１１の出力信号ＮＲ１を反転して信号ＩＮＶ１を出力するインバータ３１２とから構成されている。
【００２２】
前記ラッチ部３２０は、前記信号入力部３１０の出力信号ＩＮＶ１と第２ＮＡＮＤゲート３２２の出力信号ＮＤ２とを否定論理積する第１ＮＡＮＤゲート３２１と、前記バッファ部３４０の出力信号ＩＮＶ４と前記第１ＮＡＮＤゲート３２１の出力信号ＮＤ１とを否定論理積する第２ＮＡＮＤゲート３２２とから構成されている。
【００２３】
前記トリガー部３３０は、前記内部電源感知信号ＰＵＰＢ２を反転して信号ＩＮＶ２をするインバータ３３１と、該インバータ３３１の出力信号ＩＮＶ２を所定時間遅延させて遅延信号ＤＥＬを出力する信号遅延部３３２と、該信号遅延部３３２からの遅延信号ＤＥＬと前記内部電源感知信号ＰＵＰＢ２とを否定論理積して前記トリガー信号ＴＲＩＧを出力するＮＡＮＤゲート３３３とから構成されている。
【００２４】
前記バッファ部３４０は、前記トリガー部３３０のトリガー信号ＴＲＩＧを順次反転させて信号ＩＮＶ４を出力する第１，第２インバータ３４１，３４２から構成されている。
【００２５】
前記信号出力部３５０は、前記ラッチ部３２０の出力信号ＮＤ１と前記内部電源感知信号ＰＵＰＢ２とを否定論理和するＮＯＲゲート３５１と、該ＮＯＲゲート３５１の出力信号ＮＲ２を反転して前記初期安定化信号ＳＥＴＢを出力するインバータ３５２とから構成されている。
【００２６】
以下、このように構成された本実施形態に係る半導体メモリの初期安定化信号発生回路の動作について説明する。
図３は、本発明に係る初期安定化信号発生部３００における各信号の動作タイミングを示す図である。
【００２７】
先ず、外部電源電圧レベル感知部１００は、外部から供給される外部電源電圧ＶDDの電圧レベルを感知し、該外部電源電圧ＶDDが所定の電圧レベルになる時点Ｔaで‘ロー’レベルの外部電源感知信号ＰＵＰＢ１を発生させる。
【００２８】
一方、内部電源電圧レベル感知部２００は、前記外部電源電圧ＶDDが降圧して発生される内部電源電圧ＶINTの電圧レベルを感知して、該内部電源電圧ＶINTが所定の電圧レベルになる時点Ｔｂで‘ハイ’レベルの内部電源感知信号ＰＵＰＢ２を所定時間、即ち、時点Ｔb〜Ｔdの間だけ発生させる。
【００２９】
このように、外部電源電圧レベル感知部１００で発生された前記外部電源感知信号ＰＵＰＢ１及び内部電源電圧レベル感知部２００で発生された内部電源感知信号ＰＵＰＢ２が前記初期安定化信号発生部３００に印加されると、外部電源感知信号ＰＵＰＢ１が出力され、かつ、内部電源感知信号ＰＵＰＢ２が所定時間出力されたときに、初期安定化信号発生部３００から初期安定化信号ＳＥＴＢが発生される。以下、初期安定化信号発生部３００の動作について、各信号の遷移時点に区分して説明する。
【００３０】
先ず、外部電源感知信号ＰＵＰＢ１が活性化される前、即ち、時点Ｔ0〜Ｔａにおいては、外部電源感知信号ＰＵＰＢ１が‘ハイ’レベルであるので、‘ロー’レベルの外部電源感知信号ＰＵＰＢ１の反転信号ＰＵＰＢ１inv及び‘ロー’レベルの内部電源感知信号ＰＵＰＢ２が信号入力部３１０のＮＯＲゲート３１１で否定論理和されて、‘ハイ’レベルの信号ＮＲ１を出力する。該ＮＯＲゲート３１１の出力信号ＮＲ１はインバータ３１２で反転されて、‘ロー’レベルの信号ＩＮＶ１がラッチ部３２０の第１ＮＡＮＤゲート３２１に印加される。従って、ノードＤにおける第１ＮＡＮＤゲート３２１からの出力信号ＮＤ１は‘ハイ’レベルになる。
【００３１】
一方、‘ロー’レベルの内部電源感知信号ＰＵＰＢ２は、トリガー部３３０のインバータ３３１で‘ハイ’レベルに反転され、信号遅延部３３２で所定時間遅延された後、遅延信号ＤＥＬとしてＮＡＮＤゲート３３３に入力される。
【００３２】
前記ＮＡＮＤゲート３３３は、前記信号遅延部３３２から出力された‘ハイ’レベルの遅延信号ＤＥＬと‘ロー’レベルの内部電源感知信号ＰＵＰＢ２とを否定論理積することにより、‘ハイ’レベルのトリガー信号ＴＲＩＧを出力する。該トリガー信号ＴＲＩＧは、バッファ部３４０の第１インバータ３４１で反転されて‘ロー’レベルの信号ＩＮＶ３として第２インバータ３４２に出力され，さらに、該信号ＩＮＶ３は該第２インバータ３４２で反転されて‘ハイ’レベルの信号ＩＮＶ４として出力される。該‘ハイ’レベルの信号ＩＮＶ４はラッチ部３２０の第２ＮＡＮＤゲート３２２に入力される。従って、ノードＣにおける第２ＮＡＮＤゲート３２２からの出力信号ＮＤ２は‘ロー’レベルになる。
【００３３】
ラッチ部３２０から出力される‘ハイ’レベルの信号ＮＤ１は信号出力部３５０のＮＯＲゲート３５１の一方の入力端子に印加され、該ＮＯＲゲート３５１の他方の入力端子には‘ロー’レベルの内部電源感知信号ＰＵＰＢ２が印加される。ＮＯＲゲート３５１は、‘ハイ’レベルの信号ＮＤ１と‘ロー’レベルの内部電源感知信号ＰＵＰＢ２とを否定論理和して、‘ロー’レベルの信号ＮＲ２を出力する。該出力信号ＮＲ２はインバータ３５２により反転されて、最終的に、‘ハイ’レベルの初期安定化信号ＳＥＴＢが出力される。これにより、時点Ｔ0〜Ｔaの区間では、外部からのアクセスを防止することができる。
【００３４】
次に、‘ハイ’レベルの外部電源感知信号ＰＵＰＢ１が ‘ロー’レベルに活性化される時点Ｔaにおいては、内部電源感知信号ＰＵＰＢ２は‘ロー’レベルに維持されるが、外部電源感知信号ＰＵＰＢ１が‘ロー’レベルに遷移されるので、外部電源感知信号ＰＵＰＢ１の反転信号ＰＵＰＢ１invは‘ロー’レベルから‘ハイ’レベルに遷移され、信号入力部３１０のＮＯＲゲート３１１は‘ロー’レベルの信号ＮＲ１を出力する。該ＮＯＲゲート３１１の出力信号ＮＲ１はインバータ３１２で反転されて、第１ＮＡＮＤゲート３２１に入力される信号ＩＮＶ１は‘ハイ’レベルに遷移される。一方、第２ＮＡＮＤゲート３２２には、継続して‘ハイ’レベルの信号ＩＮＶ４が印加されるため、ノードＣにおける第２ＮＡＮＤゲート３２２からの出力信号ＮＤ２は‘ロー’レベルに維持され、ラッチ部３２０から出力される信号ＮＤ１は’ハイ’レベルに維持される。従って、時点Ｔａ〜Ｔｂの間も、初期安定化信号ＳＥＴＢは’ハイ’レベルに維持されて、外部からのアクセスを防止することができる。
【００３５】
次に、内部電源感知信号ＰＵＰＢ２が‘ハイ’レベルに遷移される時点Ｔbにおいては、内部電源感知信号ＰＵＰＢ２が‘ロー’レベルから‘ハイ’レベルに遷移されても、信号入力部３１０の出力信号ＩＮＶ１は‘ハイ’レベルに維持される。一方、トリガー部３３０のインバータ３３１は、‘ハイ’レベルの内部電源感知信号ＰＵＰＢ２を反転して‘ロー’レベルの信号ＩＮＶ２を出力し、信号遅延部３３２は、該出力信号ＩＮＶ２を所定時間遅延させて、所定の遅延時間後に‘ロー’レベルに遷移される遅延信号ＤＥＬを出力する。
【００３６】
ＮＡＮＤゲート３３３は、前記遅延信号ＤＥＬ及び内部電源感知信号ＰＵＰＢ２を否定論理積して、内部電源感知信号ＰＵＰＢ２が‘ハイ’レベルに遷移される時点Ｔbから前記遅延信号ＤＥＬが‘ロー’レベルに遷移される時点Ｔcまでの間は、‘ロー’レベルのトリガー信号ＴＲＩＧを発生させる。時点Ｔb〜Ｔcの時間は、信号遅延部３３２の遅延時間ＤＥＬＡＹに相当する。
【００３７】
次いで、‘ロー’レベルのトリガー信号ＴＲＩＧは、バッファ部３４０を経ることにより‘ロー’レベルの信号ＩＮＶ４がラッチ部３２０の第２ＮＡＮＤゲート３２２に印加されると、該第２ＮＡＮＤゲート３２２のノードＣでは、出力信号ＮＤ２が‘ハイ’レベルに遷移されて、前記第１ＮＡＮＤゲートのノードＤの出力信号ＮＤ１は‘ロー’レベルに遷移される。
【００３８】
次いで、前記ラッチ部３２０の‘ロー’レベルの出力信号ＮＤ１が信号出力部３５０のＮＯＲゲート３５１に印加されるが、内部電源感知信号ＰＵＰＢ２が’ハイ’レベルのため、インバータ３５２を経た最終出力である初期安定化信号ＳＥＴＢは依然に‘ハイ’レベルに維持され、外部からのアクセスを防止することができる。
【００３９】
その後、内部電源感知信号ＰＵＰＢ２が‘ハイ’レベルから‘ロー’レベルに再び遷移される時点Ｔdにおいては、ラッチ部３２０の第２ＮＡＮＤゲート３２２からの信号ＮＤ１が‘ロー’レベルであるので、信号出力部３５０のＮＯＲゲート３５１の出力信号ＮＲ２は‘ハイ’レベルに遷移され、該出力信号ＮＲ２はインバータ３５２で反転されて、‘ロー’レベルの初期安定化信号ＳＥＴＢが出力される。
【００４０】
即ち、前記初期安定化信号ＳＥＴＢは、外部電源感知信号ＰＵＰＢ１が出力され、かつ、内部電源感知信号ＰＵＰＢ２が時点Ｔb〜Ｔdまでの所定時間出力されたときの下降エッジに同期して、‘ロー’レベルに活性化されて出力される。これにより、半導体メモリの動作が正常に開始される。
【００４１】
【発明の効果】
以上説明したように、本発明に係る半導体メモリの初期安定化信号発生回路においては、外部電源電圧及び内部電源電圧が、半導体メモリが正常に動作し得る電圧レベルになるまで、外部からのアクセスを防止して、半導体メモリ内の不安定な動作及びラッチアップなどの過電流の発生を防止し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリの初期安定化信号発生回路の一実施形態のブロック図である。
【図２】図１の初期安定化信号発生部の回路図である。
【図３】図２の初期安定化信号発生部の各信号の動作タイミング図である。
【図４】従来の半導体メモリの初期安定化信号発生回路において初期安定化信号を発生する場合の外部電源電圧及び内部電源電圧の電圧レベルを示す図である。
【符号の説明】
１００：外部電源電圧レベル感知部
２００：内部電源電圧レベル感知部
３００：初期安定化信号発生部
３１０：信号入力部
３２０：ラッチ部
３３０：トリガー部
３４０：バッファ部
３５０：信号出力部
３１１，３５１：ＮＯＲゲート
３１２，３３１，３４１，３４２，３５２：インバータ
３２１，３２２，３３３：ＮＡＮＤゲート
３３２：信号遅延部
【図１】
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【図２】
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【図３】
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【図４】
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