(57)【特許請求の範囲】
【請求項１】
第１電圧用の複数の第１電源線と、
前記第１電圧とは異なる第２電圧用の複数の第２電源線と、
連続的な信号による磁界が印加されたとき導通状態に維持され、接続素子として機能し、パルス信号による瞬時的な磁界が印加されたとき瞬時的に導通する論理回路素子として機能する複数の磁気抵抗効果素子と、
複数の制御線と
を有し、
前記複数の磁気抵抗効果素子の一部は、配線により直列に接続される複数の垂直素子として用いられて、複数本の垂直素子列を構成し、
前記複数本の垂直素子列は、前記複数の第１電源線および前記複数の第２電源線の各々に接続され、
前記複数の磁気抵抗効果素子の残部は、複数個毎に前記複数の制御線の各々に接続される複数本の水平素子として用いられ、
各前記制御線に接続された複数個の水平素子は、前記複数の垂直素子列を、互いに異なる２本の組毎に接続し、
各前記水平素子は、前記２本組の前記垂直素子列の内の、一方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線と、他方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線とを接続する
集積回路装置。
【請求項２】
前記複数の磁気抵抗効果素子は、個別に、
前記制御線から入力される信号を通過しない非導通状態となるオフ状態、
前記制御線から入力される信号が所定のレベルである場合に当該所定のレベルの信号を通過させる導通状態となる第１オン状態、
または、
前記制御線から入力される信号が所定の他のレベルである場合に当該所定の他のレベルの信号を通過させる導通状態となる第２オン状態
に設定可能であり、
前記設定により、前記複数の制御線から入力される信号に応じて、前記第１電圧および前記第２電圧の内の一方を所定の垂直素子列から出力する電流経路を形成する
請求項１記載の集積回路装置。
【請求項３】
前記複数の磁気抵抗効果素子には、個別に、アドレスが割り当てられ、
前記集積回路装置は、
前記複数の磁気抵抗効果素子に対するアドレス指定により、前記複数の磁気抵抗効果素子による電流経路で構成された回路機能領域を生成することと、
前記アドレスを開放することと
を繰り返し、
時分割に異なる回路として機能する
請求項１または２記載の集積回路装置。
【請求項４】
第１電圧用の複数の第１電源線と、
前記第１電圧とは異なる第２電圧用の複数の第２電源線と、
印加電圧に応じて抵抗値が変化する複数の抵抗制御素子と、
複数の制御線と
を有し、
前記複数の抵抗制御素子の一部は、配線により直列に接続される複数の垂直素子として用いられて、複数本の垂直素子列を構成し、
前記複数本の垂直素子列は、前記複数の第１電源線および前記複数の第２電源線の各々に接続され、
前記複数の抵抗制御素子の残部は、複数個毎に前記複数の制御線の各々に接続される複数本の水平素子として用いられ、
各前記制御線に接続された複数個の水平素子は、前記複数の垂直素子列を、互いに異なる２本の組毎に接続し、
各前記水平素子は、前記２本組の前記垂直素子列の内の、一方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線と、他方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線とを接続する
集積回路装置。
【請求項５】
前記複数の抵抗制御素子は、個別に、
前記制御線から入力される信号を通過しない非導通状態となるオフ状態、
または、
前記制御線から入力される信号を通過させる導通状態となるオン状態
に設定可能であり、
前記設定により、前記複数の制御線から入力される信号に応じて、前記第１電圧および前記第２電圧の内の一方を所定の垂直素子列から出力する電流経路を形成する
請求項４記載の集積回路装置。
【請求項６】
前記複数の抵抗制御素子には、個別に、アドレスが割り当てられ、
前記集積回路装置は、
前記複数の抵抗制御素子に対するアドレス指定により、前記複数の抵抗制御素子による電流経路で構成された回路機能領域を生成することと、
前記アドレスを開放することと
を繰り返し、
時分割に異なる回路として機能する
請求項４または５記載の集積回路装置。
【請求項７】
前記集積回路装置は、
時間の経過とともに異なる回路として機能し、
各タイミングにおいて、その全体が１つの回路として機能する
請求項１から６のいずれか一項記載の集積回路装置。
【請求項８】
前記集積回路装置は、
時間の経過とともに異なる回路として機能し、
各タイミングにおいて、その全体が複数の別々の回路として機能する
請求項１から６のいずれか一項記載の集積回路装置。
【請求項９】
前記集積回路装置は、
時間の経過とともに異なる回路として機能し、
或るタイミングにおいては、その全体が１つの回路として機能し、
別の或るタイミングにおいては、その全体が複数の別々の回路として機能する
請求項１から６のいずれか一項記載の集積回路装置。
【請求項１０】
前記集積回路装置は、
整数演算機能、浮動小数点演算機能、画像処理演算機能、音声処理演算機能、アナログデジタル変換機能、デジタルアナログ変換機能、入出力機能、パイプライン処理機能、およびＶＬＩＷ処理機能のうちの少なくとも１種の論理回路として機能可能であり、
および、
キャッシュメモリ機能、１次キャッシュメモリ機能、２次キャッシュメモリ機能、バッファメモリ機能、メインメモリ機能、不揮発性メモリ機能、依存関係解決のためのデータ一時格納機能および依存関係解決のための命令一時格納機能のうちの少なくとも１種のメモリ回路として機能可能である
請求項１から９のいずれか一項記載の集積回路装置。
【請求項１１】
第１電圧用の複数の第１電源線と、
前記第１電圧とは異なる第２電圧用の複数の第２電源線と、
連続的な信号による磁界が印加されたとき導通状態に維持され、接続素子として機能し、パルス信号による瞬時的な磁界が印加されたとき瞬時的に導通する論理回路素子として機能する複数の磁気抵抗効果素子と、
複数の制御線と
を有し、
前記複数の磁気抵抗効果素子の一部は、配線により直列に接続される複数の垂直素子として用いられて、複数本の垂直素子列を構成し、
前記複数本の垂直素子列は、前記複数の第１電源線および前記複数の第２電源線の各々に接続され、
前記複数の磁気抵抗効果素子の残部は、複数個毎に前記複数の制御線の各々に接続される複数本の水平素子として用いられ、
各前記制御線に接続された複数個の水平素子は、前記複数の垂直素子列を、互いに異なる２本の組毎に接続し、
各前記水平素子は、前記２本組の前記垂直素子列の内の、一方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線と、他方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線とを接続する
集積回路。
【請求項１２】
第１電圧用の複数の第１電源線と、
前記第１電圧とは異なる第２電圧用の複数の第２電源線と、
印加電圧に応じて抵抗値が変化する複数の抵抗制御素子と、
複数の制御線と
を有し、
前記複数の抵抗制御素子の一部は、配線により直列に接続される複数の垂直素子として用いられて、複数本の垂直素子列を構成し、
前記複数本の垂直素子列は、前記複数の第１電源線および前記複数の第２電源線の各々に接続され、
前記複数の抵抗制御素子の残部は、複数個毎に前記複数の制御線の各々に接続される複数本の水平素子として用いられ、
各前記制御線に接続された複数個の水平素子は、前記複数の垂直素子列を、互いに異なる２本の組毎に接続し、
各前記水平素子は、前記２本組の前記垂直素子列の内の、一方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線と、他方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線とを接続する
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、および集積回路装置に関するものであり、詳しくは、論理回路およびメモリ回路から構成され時間ごとに機能を変化させる集積回路、およびアドレスを割り当てた素子もしくは集積回路の集合において、目的とする論理機能とメモリ機能を得るために、使用するアドレス空間を動的に確保し、命令処理、もしくはメモリとしての作用を行う集積回路装置に関する。
【背景技術】
【０００２】
画像処理、音声処理、携帯端末などの情報通信機器もしくは演算処理装置において、論理素子およびメモリ素子から構成される集積回路装置には、高集積化、高速化、高機能化と言った高性能化が要求されている。従来、これらの集積回路装置は、論理演算を行う部分、キャッシュメモリおよびメインメモリと言ったデータおよび命令を一時的に格納するメモリ素子からなる部分から構成されている。さらに論理演算を行う部分は、整数演算処理、浮動小数点演算処理、画像処理、音声処理、データ処理および入出力処理といった機能毎に、物理的に、かつ、２次元状に配置空間が割り当てられている。また、割り当てられた空間領域はあらかじめ固定されている。これら２次元空間に予め機能を割り当てられた集積回路装置は、主にＭＯＳトランジスタから構成されている。
【０００３】
従来のＭＯＳトランジスタから構成される論理回路、ＳＲＡＭ、ＤＲＡＭおよびフラッシュメモリから構成されるメモリ領域を備える集積回路装置においては、素子の役割が論理素子およびメモリ素子に明確に区分けされている。さらに論理回路には、整数演算処理、浮動小数点演算処理、画像処理、音声処理、データ処理および入出力処理といった機能別に空間領域が割り当てられており、これらの空間領域はあらかじめ固定されている。
【０００４】
このような構成において、集積度の向上はそれぞれの領域に対して以下に述べる方法で行われてきた。例えば、論理素子回路においては、ゲート長の微細化やゲート間ピッチの微細化で集積度が向上してきた。また、メモリ素子領域では、例えばＤＲＡＭでは、電荷を保持するキャパシターの微細化やＣＯＢ(Capacitor On Bit line)構造セルによりセル間ピッチを縮小することで集積度が向上してきた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の論理素子およびメモリ素子を混載した集積回路装置においては、以下の課題に遭遇している。
【０００６】
第１に集積度向上においては、構造が２次元平面に制約されているため、２次元平面における面積は、集積回路装置の製造に使用される露光装置の露光範囲に限定される。したがって、搭載素子数に制限が生じる。
【０００７】
第２に、素子の役割が論理素子およびメモリ素子に空間的に明確に区分けされており、さらには論理素子領域も目的別に２次元空間内に固定されているため、新たに機能を付加し、機能を拡大させるには、集積回路装置を機能別に複数用意しなければならないという課題がある。
【０００８】
本発明の目的は、上記課題を解決する、集積回路、および集積回路装置を提供することにある。
【課題を解決するための手段】
【０００９】
本願の第１の態様に係る集積回路装置は、第１電圧用の複数の第１電源線と、前記第１電圧とは異なる第２電圧用の複数の第２電源線と、連続的な信号による磁界が印加されたとき導通状態に維持され、接続素子として機能し、パルス信号による瞬時的な磁界が印加されたとき瞬時的に導通する論理回路素子として機能する複数の磁気抵抗効果素子と、複数の制御線とを有し、前記複数の磁気抵抗効果素子の一部は、配線により直列に接続される複数の垂直素子として用いられて、複数本の垂直素子列を構成し、前記複数本の垂直素子列は、前記複数の第１電源線および前記複数の第２電源線の各々に接続され、前記複数の磁気抵抗効果素子の残部は、複数個毎に前記複数の制御線の各々に接続される複数本の水平素子として用いられ、各前記制御線に接続された複数個の水平素子は、前記複数の垂直素子列を、互いに異なる２本の組毎に接続し、各前記水平素子は、前記２本組の前記垂直素子列の内の、一方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線と、他方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線とを接続する。
【００１０】
好適には、前記複数の磁気抵抗効果素子は、個別に、前記制御線から入力される信号を通過しない非導通状態となるオフ状態、前記制御線から入力される信号が所定のレベルである場合に当該所定のレベルの信号を通過させる導通状態となる第１オン状態、または、前記制御線から入力される信号が所定の他のレベルである場合に当該所定の他のレベルの信号を通過させる導通状態となる第２オン状態に設定可能であり、前記設定により、前記複数の制御線から入力される信号に応じて、前記第１電圧および前記第２電圧の内の一方を所定の垂直素子列から出力する電流経路を形成してもよい。
【００１１】
好適には、前記複数の磁気抵抗効果素子には、個別に、アドレスが割り当てられ、前記集積回路装置は、前記複数の磁気抵抗効果素子に対するアドレス指定により、前記複数の磁気抵抗効果素子による電流経路で構成された回路機能領域を生成することと、前記アドレスを開放することとを繰り返し、時分割に異なる回路として機能してもよい。
【００１２】
本願の第２の態様に係る集積回路装置は、第１電圧用の複数の第１電源線と、前記第１電圧とは異なる第２電圧用の複数の第２電源線と、印加電圧に応じて抵抗値が変化する複数の抵抗制御素子と、複数の制御線とを有し、前記複数の抵抗制御素子の一部は、配線により直列に接続される複数の垂直素子として用いられて、複数本の垂直素子列を構成し、前記複数本の垂直素子列は、前記複数の第１電源線および前記複数の第２電源線の各々に接続され、前記複数の抵抗制御素子の残部は、複数個毎に前記複数の制御線の各々に接続される複数本の水平素子として用いられ、各前記制御線に接続された複数個の水平素子は、前記複数の垂直素子列を、互いに異なる２本の組毎に接続し、各前記水平素子は、前記２本組の前記垂直素子列の内の、一方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線と、他方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線とを接続する。
【００１３】
好適には、前記複数の抵抗制御素子は、個別に、前記制御線から入力される信号を通過しない非導通状態となるオフ状態、または、前記制御線から入力される信号を通過させる導通状態となるオン状態に設定可能であり、前記設定により、前記複数の制御線から入力される信号に応じて、前記第１電圧および前記第２電圧の内の一方を所定の垂直素子列から出力する電流経路を形成してもよい。
【００１４】
好適には、前記複数の抵抗制御素子には、個別に、アドレスが割り当てられ、前記集積回路装置は、前記複数の抵抗制御素子に対するアドレス指定により、前記複数の抵抗制御素子による電流経路で構成された回路機能領域を生成することと、前記アドレスを開放することとを繰り返し、時分割に異なる回路として機能してもよい。
【００１５】
好適には、第１の態様に係る集積回路装置または第２の態様に係る集積回路装置にいおて、前記集積回路装置は、時間の経過とともに異なる回路として機能し、各タイミングにおいて、その全体が１つの回路として機能してもよい。
【００１６】
好適には、第１の態様に係る集積回路装置または第２の態様に係る集積回路装置にいおて、前記集積回路装置は、時間の経過とともに異なる回路として機能し、各タイミングにおいて、その全体が複数の別々の回路として機能してもよい。
【００１７】
好適には、第１の態様に係る集積回路装置または第２の態様に係る集積回路装置にいおて、前記集積回路装置は、時間の経過とともに異なる回路として機能し、或るタイミングにおいては、その全体が１つの回路として機能し、別の或るタイミングにおいては、その全体が複数の別々の回路として機能してもよい。
【００１８】
好適には、第１の態様に係る集積回路装置または第２の態様に係る集積回路装置は、整数演算機能、浮動小数点演算機能、画像処理演算機能、音声処理演算機能、アナログデジタル変換機能、デジタルアナログ変換機能、入出力機能、パイプライン処理機能、およびＶＬＩＷ処理機能のうちの少なくとも１種の論理回路として機能可能であり、および、キャッシュメモリ機能、１次キャッシュメモリ機能、２次キャッシュメモリ機能、バッファメモリ機能、メインメモリ機能、不揮発性メモリ機能、依存関係解決のためのデータ一時格納機能および依存関係解決のための命令一時格納機能のうちの少なくとも１種のメモリ回路として機能可能であってもよい。
【００１９】
本願の第３の態様に係る集積回路は、第１電圧用の複数の第１電源線と、前記第１電圧とは異なる第２電圧用の複数の第２電源線と、連続的な信号による磁界が印加されたとき導通状態に維持され、接続素子として機能し、パルス信号による瞬時的な磁界が印加されたとき瞬時的に導通する論理回路素子として機能する複数の磁気抵抗効果素子と、複数の制御線とを有し、前記複数の磁気抵抗効果素子の一部は、配線により直列に接続される複数の垂直素子として用いられて、複数本の垂直素子列を構成し、前記複数本の垂直素子列は、前記複数の第１電源線および前記複数の第２電源線の各々に接続され、前記複数の磁気抵抗効果素子の残部は、複数個毎に前記複数の制御線の各々に接続される複数本の水平素子として用いられ、各前記制御線に接続された複数個の水平素子は、前記複数の垂直素子列を、互いに異なる２本の組毎に接続し、各前記水平素子は、前記２本組の前記垂直素子列の内の、一方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線と、他方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線とを接続する。
【００２０】
本願の第４の態様に係る集積回路は、第１電圧用の複数の第１電源線と、前記第１電圧とは異なる第２電圧用の複数の第２電源線と、印加電圧に応じて抵抗値が変化する複数の抵抗制御素子と、複数の制御線とを有し、前記複数の抵抗制御素子の一部は、配線により直列に接続される複数の垂直素子として用いられて、複数本の垂直素子列を構成し、前記複数本の垂直素子列は、前記複数の第１電源線および前記複数の第２電源線の各々に接続され、前記複数の抵抗制御素子の残部は、複数個毎に前記複数の制御線の各々に接続される複数本の水平素子として用いられ、各前記制御線に接続された複数個の水平素子は、前記複数の垂直素子列を、互いに異なる２本の組毎に接続し、各前記水平素子は、前記２本組の前記垂直素子列の内の、一方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線と、他方の前記垂直素子列において隣接する２個の前記垂直素子を接続する前記配線とを接続する。
【発明の効果】
【００２１】
本発明によれば、集積回路、および集積回路装置が提供される。
【発明を実施するための最良の形態】
【００２２】
本発明の集積回路および集積回路装置のアーキテクチャに係る実施の形態について、以下に説明する。
【００２３】
本発明の集積回路装置について一例を以下に説明する。本発明の集積回路装置は、複数の素子もしくは集積回路で構成される集積回路装置であって、前記説明した本発明の各集積回路装置の動作方法のいずれか適用することによって、任意の回路機能として作用する空間を生成すること、また、回路機能のアドレスを解放することを、繰り返し行うことによって、素子もしくは集積回路の機能を時間的に分割しかつ空間的に分割して機能するものである。
【００２４】
一般的には、複数の回路機能を備えた集積回路装置において、たとえば、図３４Ａ〜３４Ｃに図解のごとく、素子の集合「Ａ」および「α」および「Λ」を構成する素子に、磁界の印加に応じて導通状態または非導通状態になる磁気抵抗効果素子および電流（電圧）の印加に応じて導通状態または非導通状態になる抵抗制御素子のうちのどちらか一方もしくは両方をスイッチング機能素子として用いることで実現される。
【００２５】
または、素子の集合「Ａ」および「α」および「Λ」を構成する素子に、磁気抵抗効果素子および抵抗制御素子のうちのどちらか一方もしくは両方をスイッチング機能素子として用い、かつ磁気抵抗効果素子および／または抵抗制御素子が、２ビット分以上の情報を同時に書き込みおよび読み込みができるように積層されているものからなっている。
【００２６】
または、磁気抵抗効果素子および抵抗制御素子のうちのどちらか一方もしくは両方をスイッチング機能素子として用い、かつ磁気抵抗効果素子および抵抗制御素子のうちのどちらか一方もしくは両方が、論理回路の２値入力を処理し、かつ２ビット分の情報を同時に書き込みおよび読み込みができるように積層されている構造が、少なくとも２回以上繰り返されているものからなっている。
【００２７】
上記抵抗制御素子は、例えば、IEDM Proceedings 01 「OUM ・ A 180nm Nonvolatile Memory Cell Element Technology For Stand Alone and Embedded Applications」 Stefan Lai and Tyler Lowrey, p.803-806に記載されている。
抵抗制御素子は電圧（電流）を印加した時と、電圧を印加しない時とで、抵抗値が大きく変化し、導通状態になるか、実質的に非導通状態になる素子である。
ここで具体的に、磁気抵抗効果素子を３次元立体構造に形成する集積回路装置を一例にして、図１の時間分割制御論理回路およびメモリ回路を構成する磁気抵抗効果素子からなる集積回路装置の立体図を参照して述べる。
【００２８】
図１に示されたように、集積回路装置の下部には、プラス電圧（＋Ｖ）の電源線１１およびマイナス電圧（−Ｖ）の電源線１２がそれぞれ形成されている。これら電源線１１、１２はそれぞれ、電源線１１、１２に対して垂直方向に直列接続された磁気抵抗効果磁界スイッチング素子群に接続される。これら電源線１１、１２に対して垂直方向に直列接続された磁気抵抗効果磁界スイッチング素子群を、垂直接続素子２１と呼称する。次に各垂直接続素子２１を水平方向に接続する磁気抵抗効果磁界スイッチング素子を設ける。これら磁気抵抗効果磁界スイッチング素子を、水平接続素子３１と呼称する。垂直接続素子２１は、電源線１１、１２からの電流経路を確保するとともに、水平接続素子３１とともに信号線の電流経路を指定する。本実施例においては、垂直接続素子２１を９層、水平接続素子３１を８層積層した例を示すが、これら接続素子２１、３１の積層数には制限はない。
【００２９】
図２に示すように、各垂直接続素子２１および水平接続素子３１においては磁気抵抗効果素子の磁界反転を行うための磁界反転信号線が別途形成されている。図２の図解では、信号線電流経路４１、磁気抵抗効果素子磁界反転下部信号線電流経路４２および磁気抵抗効果素子磁界反転上部信号線電流経路４３を矢印で示す。すなわち、磁気抵抗効果素子磁界反転下部信号線電流経路４２および磁気抵抗効果素子磁界反転上部信号線電流経路４３が磁界反転信号線となっている。
【００３０】
次に、垂直接続素子２１および水平接続素子３１を逐次積層するための手順を図３〜図１０の模式的レイアウト図および部分拡大図を参照して述べる。
【００３１】
図３の模式的レイアウト図および図４の図３中のＡ部拡大図には、（＋Ｖ）電
源線ＰＬ１（＋Ｖ）と、（−Ｖ）電源線ＰＬ１（−Ｖ）と、第１段垂直接続素子ＭＲ１Ｖの構成が示されている。
【００３２】
図３および図４の図解において、図２に図解したように、第１層（最下層）に電源線（または給電線）ＰＬ１（＋Ｖ）およびＰＬ１（−Ｖ）が形成されており、これら電源線ＰＬ１（＋Ｖ）およびＰＬ１（−Ｖ）に、図１に図解した垂直接続素子２１として機能する磁気抵抗効果磁界スイッチング素子を用いた第１段垂直接続素子ＭＲ１Ｖが接続され、これら磁気抵抗効果磁界スイッチング素子による第１段垂直接続素子ＭＲ１Ｖを駆動するため、第２層磁気抵抗効果磁界スイッチング素子用磁界反転下部信号線ＳＬ２と、第３層磁気抵抗効果磁界スイッチング素子用磁界反転上部信号線ＳＬ３とが形成されている。
【００３３】
図５の模式的レイアウト図および図６の図５中のＢ部拡大図には、第１段垂直接続素子ＭＲ１Ｖの上に第１段水平接続素子ＭＲ１Ｈを積層した構成が示されている。
すなわち、図１に図解した水平接続素子３１として機能する磁気抵抗効果磁界スイッチング素子を用いた第１段水平接続素子ＭＲ１Ｈが設けられ、これら磁気抵抗効果磁界スイッチング素子による第１段水平接続素子ＭＲ１Ｈを駆動するため、第４層磁気抵抗効果磁界スイッチング素子用磁界反転下部信号線ＳＬ４と、第５層磁気抵抗効果磁界スイッチング素子用磁界反転上部信号線ＳＬ５とが形成されている。
【００３４】
図７の模式的レイアウト図および図８の図７中のＣ部拡大図は、第１段垂直接続素子ＭＲ１Ｖと第１段水平接続素子ＭＲ１Ｈを接続するための、ローカル配線の構成を示す。
【００３５】
すなわち、図１に図解した垂直接続素子２１として機能する図３および図４に図解した磁気抵抗効果磁界スイッチング素子を用いた第１段垂直接続素子ＭＲ１Ｖと、図１に図解した水平接続素子３１として機能する図５および図６に図解した磁気抵抗効果磁界スイッチング素子を用いた第１段垂水平続素子ＭＲ１Ｈとを接続するため、第１段・垂直接続素子・水平接続素子ローカル接続配線１ＬＣ（Local Inter-connection） が設けられている。
【００３６】
図９の模式的レイアウト図および図１０の図９中のＤ部拡大図は、図８の図解の構成に第２段垂直素子ＭＲ２Ｖを積層した構成を示す。さらに積層するには、上記垂直接続素子と水平接続素子の構成を単に繰り返せば良い。
【００３７】
図９および図１０に図解の状態は、図７および図８の図解の層の上に、磁気抵抗効果磁界スイッチング素子を用いた第２段垂直接続素子ＭＲ２と、この第２段垂直接続素子ＭＲ２を駆動するための第６層・第２段磁気抵抗効果磁界スイッチング素子用磁界反転下部信号線ＳＬ６−２と、第７層・第２段磁気抵抗効果磁界スイッチング素子用磁界反転上部信号線ＳＬ７−２とが形成されている。
【００３８】
上記垂直接続素子および水平接続素子として用いられる、磁気抵抗効果磁界スイッチング素子は、抵抗体に磁界を印加することにより電気抵抗値が変化する現象を用いた素子である。本実施の形態においては、上部信号線および下部信号線、たとえば、図４に図解した第１段垂直接続素子ＭＲ１Ｖについては、第２層磁気抵抗効果磁界スイッチング素子用磁界反転下部信号線ＳＬ２と、第３層磁気抵抗効果磁界スイッチング素子用磁界反転上部信号線ＳＬ３とに電流を流すことにより、磁界が発生し、それにより、磁気抵抗効果磁界スイッチング素子を用いた第１段垂直接続素子ＭＲ１Ｖの抵抗値が変化して、第１段垂直接続素子ＭＲ１Ｖを含む電流経路を確立させる、すなわち、回路を構成することができる。
【００３９】
このような、上部信号線および下部信号線に上記磁界発生のために電流を流したり、電流供給を停止するため、上部信号線および下部信号線にはスイッチング素子、たとえば、図２９に図解するＭＯＳトランジスタが接続される。このようなトランジスタには、ユーザが希望する回路構成に応じて規定される駆動信号が印加される。
【００４０】
磁気抵抗効果磁界スイッチング素子を用いた接続素子、および、磁気抵抗効果磁界スイッチング素子に磁界を印加するための上部信号線および下部信
号線の構造については、図２９Ａ〜２９Ｉを参照して述べる。
【００４１】
なお、磁気抵抗効果素子は、磁気抵抗効果磁界スイッチング素子として機
能させる場合は連続的な磁界を印加して導通状態を連続的に維持させ、他方、論理回路素子として機能させるときは瞬間的な磁界を印加して瞬間的な導通状態（反転状態）を発生させることができる。換言すれば、磁気抵抗効果素子は、制御線に印加する電流のパターン（パルスか連続信号か）に応じて、論理回路素子として機能させることもできるし、接続素子として機能させることもできる。論理回路素子として機能させる場合については後述する。
【００４２】
論理回路を垂直接続素子および水平接続素子を用いて形成するには、以下のように行う。
【００４３】
なお、本発明の実施の形態の半導体集積回路装置としては、上述した磁気抵抗効果磁界スイッチング素子を用いた垂直接続素子と水平接続素子の導通状態（抵抗値が最小の状態）および非導通状態（抵抗値が最大の状態、好ましくは、実質的に無限大の状態）による電流経路の断続によって構成される種々の回路を１または複数構成可能な量の回路素子が事前に組み込まれている。換言すれば、本発明の実施の形態においては、複数の回路素子を、垂直接続素子と水平接続素子の導通状態および非導通状態に応じて組み合わせて所望の回路を構成する。
【００４４】
垂直接続素子と水平接続素子の導通状態および非導通状態を指定するため、垂直接続素子および水平接続素子の各々に磁界を印加するための、上部信号線および下部信号線に電流を印加／非印加するスイッチング素子にアドレスを付して、半導体集積回路装置の外部から所望の回路構成に応じたアドレスを印加する。換言すれば、半導体集積回路装置の外部からユーザが希望する回路構成に応じたアドレスを指定して半導体集積回路装置に内蔵されたスイッチング素子、たとえば、トランジスタをオンまたはオフして、上部信号線および下部信号線に電流を供給しまたは供給を停止して、対応する垂直接続素子または水平接続素子に磁界を印加してまたは印加を停止して、垂直接続素子または水平接続素子を導通状態または非導通状態にすることにより、半導体集積回路装置に内蔵された回路素子を組み合わせて、所望の回路を構成することができる。
【００４５】
なお、そのような回路を無くして新たな回路を構成したいときは、上記スイッチング素子の信号印加をリセットして、新たな回路構成のための信号をスイッチング素子に印加すればよい。
【００４６】
したがって、本発明の実施の形態の半導体集積回路装置は、希望する回路を繰り返して構成して、動作させることができる。
【００４７】
さらに、本発明の磁気抵抗効果素子の半導体集積回路装置においては、１つの半導体集積回路装置内にそれぞれ複数の回路素子を用いた回路を複数構成することでができる。
【００４８】
このような回路を構成するとき、磁気抵抗効果素子は接続素子として使用できるだけでなく、論理演算素子、記憶素子、演算処理素子としても機能させることができる。
【００４９】
論理回路を形成するアドレス領域を指定する。具体的には、論理回路として使用する最小領域を指定し、隣接する論理回路から指定した領域の論理機能を独立させるために、上記最小領域を囲む垂直接続素子および水平接続素子をＯＦＦにする（非導通状態にする）。同時に目的とする論理回路に必要な電流経路を指定するために、適宜、垂直接続素子および水平接続素子をＯＮする（導通状態にする）。
【００５０】
水平接続素子の一部は、半導体集積回路装置の外に取り出され、スイッチング素子の信号入力素子として使用する。入力信号に応じて、水平接続素子がＯＮ／ＯＦＦされ、出力に論理回路に応じた出力電圧が出力される。
【００５１】
論理回路としての使用が終了したら、指定したアドレス領域を解放し、使用した垂直接続素子および水平接続素子を次の論理回路の構成に用いる。
【００５２】
なお、本発明の実施に際しては、スイッチング素子として磁気抵抗効果素子に代えて、抵抗制御素子を用いることもできる。
【００５３】
上述した本発明の構想に基づく基本的な論理回路の設定について具体的に説明する。
【００５４】
ＮＯＴ回路
ＮＯＴ（否定）回路について例示する。
【００５５】
図１１Ａ〜１１Ｃは、ＮＯＴ回路の構成図である。図１２はＮＯＴ回路の素子
の状態を示す図表（グラフ）である。
【００５６】
図１１Ａに示すように、ＮＯＴ論理回路形成のために電流経路（回路）を設定する。
図１１Ａでは、白抜きの楕円で示す素子が電流経路となるように設定した素子を示す。白抜きの楕円で示された電流経路には下部の電源線１１（＋Ｖ）、１１（−Ｖ）が接続されている。白抜きの楕円で示された電流経路が形成されている部分に隣接する黒楕円で示された部分が、ＮＯＲ回路の論理を他の周辺回路と分離するために隔離部分であり、接続素子をＯＦＦ（非導通状態）に設定している。
【００５７】
このＮＯＲ回路においては、「０」入力のときＯＮ（導通状態）になる水平接続素子と、「１」入力のときＯＮ（導通状態）になる水平接続素子とを組み込んでいる。このように機能する素子を本発明において回路素子と呼ぶ。このような回路素子としては、磁気抵抗効果素子または抵抗制御素子を用いることができる。以下、磁気抵抗効果素子を用いた場合について例示する。すなわち、制御線に瞬間的な電流を流すと、瞬間的な磁界が磁気抵抗効果素子に作用し、磁気抵抗効果素子は瞬間的に導通状態になるから、高速動作する論理回路素子として使用することができる。この場合、ＮＯＲ回路を構成する磁気抵抗効果素子の制御線が論理回路素子の入力端子に接続されている。
【００５８】
他方、制御線に連続的に電流を流すと、連続的に磁界が磁気抵抗効果素子に作用し、磁気抵抗効果素子は連続して導通状態を維持するから、磁気抵抗効果素子は接続素子として使用することができる。このように回路経路における導通手段として機能する素子を本発明において接続素子と呼ぶ。なお接続手段という場合、磁気抵抗効果磁界スイッチング素子と、これに磁界を印加する上部信号線および下部信号線の磁界印加部分を含む。
【００５９】
もちろん、スイッチング素子として磁気抵抗効果素子に代えて抵抗制御素子を用いることができる。
【００６０】
回路素子、導通素子および接続素子については、ＮＯＲ回路に限らず、他
の回路においても同様である。
【００６１】
次に、図１１Ｂに示すように入力信号が「０」の場合、あらかじめ「０」に対
応させている水平接続素子をＯＮにする。これにより出力線に＋Ｖの電圧、すなわち「１」が”０”入力における電流経路にそって出力される。
【００６２】
逆に、図１１Ｃに示すように入力信号が「１」の場合、あらかじめ「１」に対応する水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が”１”入力における電流経路にそって出力される。
【００６３】
論理をまとめると、以下のようになり、ＮＯＴ回路として動作することが判る。入力信号（１）に対応する水平接続素子をＯＮにすると、出力信号「０」に対応する−Ｖが出力される。入力信号（０）に対応する水平接続素子をＯＮにすると、出力信号「１」に対応する＋Ｖが出力される。
【００６４】
ＡＮＤ回路
ＡＮＤ（論理積）回路の設定について例示する。図１３Ａ〜１３Ｅは、ＡＮＤ回路の構成図である。図１４はＡＮＤ回路内の素子の状態を示すグラフである。
【００６５】
論理は以下のようになる。
入力信号（０，０）に対応する、たとえば、磁気抵抗効果素子を用いた水平接続素子をＯＮにすると、出力信号「０」に対応する−Ｖが出力される。入力信号（１，０）に対応する水平接続素子をＯＮにすると、出力信号「０」に対応する−Ｖが出力される。入力信号（０，１）に対応する水平接続素子をＯＮにすると出力信号「０」に対応する−Ｖが出力される。入力信号（１，１）に対応する水平接続素子をＯＮにすると、出力信号「１」に対応する＋Ｖが出力される。
【００６６】
図１３Ａに示すように、ＡＮＤ回路の電流経路を設定する。図面では、白抜きの楕円で示す磁気抵抗素子または抵抗制御素子（以下、磁気抵抗効果素子を例示する）を用いた素子が電流経路となるように設定した素子を示す。
【００６７】
図１３Ｂに示すように入力信号が（０，０）の場合、あらかじめ（０，０）に対応させている、磁気抵抗効果素子を用いた水平接続素子をＯＮにする。これにより出力線に−Ｖの電圧、すなわち「０」が（０，０）入力における電流経路に沿って出力される。
【００６８】
図１３Ｃに示すように入力信号が（１，０）の場合、あらかじめ（１，０）に対応させている磁気抵抗効果素子を用いた水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（１，０）入力における電流経路に沿って出力される。
【００６９】
図１３Ｄに示すように入力信号が（０，１）の場合、あらかじめ（０，１）に対応させている磁気抵抗効果素子を用いた水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（０，１）入力における電流経路に沿って出力される。
【００７０】
図１３Ｅに示すように入力信号が（１，１）の場合、あらかじめ（１，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に＋Ｖの電圧、すなわち「１」が（１，１）入力における電流経路に沿って出力される。
【００７１】
ＯＲ回路
次に、ＯＲ（論理和）回路の設定について例示する。
【００７２】
図１５Ａ〜１５Ｅは、ＯＲ回路の構成図である。図１６はＯＲ回路の素子の状態を示すグラフである。
【００７３】
論理は以下のようになる。
入力信号（０，０）に対応する磁気抵抗効果素子を用いた水平接続素子をＯＮにすると、出力信号「０」に対応する−Ｖが出力される。入力信号（１，０）に対応する水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。入力信号（０，１）に対応する水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。入力信号（１，１）に対応する水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。
【００７４】
図１５Ａに示すように、ＯＲ回路の電流経路を設定する。図面では、白抜きの楕円で示す素子が電流経路となるように設定した、磁気抵抗効果素子または抵抗制御素子を用いた素子を示す。
【００７５】
図１５Ｂに示すように入力信号が（０，０）の場合、あらかじめ（０，０）に
対応させている水平接続素子をＯＮにする。これにより出力線に−Ｖの電圧、すなわち「０」が（０，０）入力における電流経路に沿って出力される。
【００７６】
図１５Ｃに示すように入力信号が（１，０）の場合、あらかじめ（１，０）に対応させている水平接続素子をＯＮにする。これにより、出力線に＋Ｖの電圧、すなわち「１」が（１，０）入力における電流経路に沿って出力される。
【００７７】
図１５Ｄに示すように入力信号が（０，１）の場合、あらかじめ（０，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に+Ｖの電圧、すなわち「１」が（０，１）入力における電流経路に沿って出力される。
【００７８】
図１５Ｅに示すように入力信号が（１，１）の場合、あらかじめ（１，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に＋Ｖの電圧、すなわち「１」が（１，１）入力における電流経路に沿って出力される。
【００７９】
ＮＡＮＤ回路
ＮＡＮＤ（否定論理積）回路の設定について例示する。
【００８０】
図１７Ａ〜１７Ｅは、ＮＡＮＤ回路の構成図である。図１８はＮＡＮＤ回路内の素子の状態を示すグラフである。
【００８１】
論理は以下のようになる。
入力信号（０，０）に対応する磁気抵抗効果素子を用いた水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。入力信号（１，０）に対応する水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。入力信号（０，１）に対応する水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。入力信号（１，１）に対応する水平接続素子をＯＮにすると出力信号「０」に対応する−Ｖが出力される。
【００８２】
図１７Ａに示すように、ＮＡＮＤ回路の電流経路を設定する。図面では、白抜きの楕円で示す素子が電流経路となるように設定した、磁気抵抗効果素子または抵抗制御素子を用いた素子を示す。
【００８３】
図１７Ｂに示すように入力信号が（０，０）の場合、あらかじめ（０，０）に
対応させている水平接続素子をONにする。これにより出力線に＋Ｖの電圧、すなわち「１」が（０，０）入力における電流経路に沿って出力される。
【００８４】
図１７Ｃに示すように入力信号が（１，０）の場合、あらかじめ（１，０）に対応させている水平接続素子をONにする。これにより、出力線に＋Ｖの電圧、すなわち「１」が（１，０）入力における電流経路に沿って出力される。
【００８５】
図１７Ｄに示すように入力信号が（０，１）の場合、あらかじめ（０，１）に対応させている水平接続素子をONにする。これにより、出力線に＋Ｖの電圧、すなわち「１」が（０，１）入力における電流経路に沿って出力される。
【００８６】
図１７Ｅに示すように入力信号が（１，１）の場合、あらかじめ（１，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（１，１）入力における電流経路にそって出力される。
【００８７】
ＮＯＲ回路
次に、ＮＯＲ（否定論理和）回路の設定について例示する。
【００８８】
図１９Ａ〜１９Ｅは、ＮＯＲ回路の構成図である。図２０はＮＯＲ回路内の素子の状態を示すグラフである。
【００８９】
論理は以下のようになる。
入力信号（０，０）に対応する磁気抵抗効果素子または抵抗制御素子を用いた水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。
【００９０】
入力信号（１，０）に対応する水平接続素子をＯＮにすると出力信号「０」に
対応する−Ｖが出力される。入力信号（０，１）に対応する水平接続素子をＯＮにすると出力信号「０」に対応する−Ｖが出力される。入力信号（１，１）に対応する水平接続素子をＯＮにすると出力信号「０」に対応する−Ｖが出力される。
【００９１】
図１９Ａに示すように、ＮＯＲ回路の電流経路を設定する。図面では、白抜きの楕円で示す素子が電流経路となるように設定した、磁気抵抗効果素子または抵抗制御素子を用いた素子を示す。
【００９２】
図１９Ｂに示すように入力信号が（０，０）の場合、あらかじめ（０，０）に
対応させている水平接続素子をＯＮにする。これにより出力線に＋Ｖの電圧、すなわち「１」が（０，０）入力における電流経路に沿って出力される。
【００９３】
図１９Ｃに示すように入力信号が（１，０）の場合、あらかじめ（１，０）に対応させている水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（１，０）入力における電流経路に沿って出力される。
【００９４】
図１９Ｄに示すように入力信号が（０，１）の場合、あらかじめ（０，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（０，１）入力における電流経路に沿って出力される。
【００９５】
図１９Ｅに示すように入力信号が（１，１）の場合、あらかじめ（１，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（１，１）入力における電流経路に沿って出力される。
【００９６】
ＥＸＯＲ回路
ＥＸＯＲ（排他的論理和）回路の設定について例示する。
【００９７】
図２１Ａ〜２１Ｅは、ＥＸＯＲ回路の説明図である。図２２はＥＸＯＲ回路の素子の状態を示すグラフである。
【００９８】
論理は以下のようになる。
入力信号（０，０）に対応する磁気抵抗効果素子または抵抗制御素子を用いた水平接続素子をＯＮにすると出力信号「０」に対応する−Ｖが出力される。
【００９９】
入力信号（１，０）に対応する水平接続素子をＯＮにすると出力信号「１」に
対応する＋Ｖが出力される。
【０１００】
入力信号（０，１）に対応する水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。
【０１０１】
入力信号（１，１）に対応する水平接続素子をＯＮにすると出力信号「０」に対応する−Ｖが出力される。
【０１０２】
図２１Ａに示すように、ＥＸＯＲ回路の電流経路を設定する。図面では、白抜きの楕円で示す素子が電流経路となるように設定した、磁気抵抗効果素子または
抵抗制御素子を用いた素子を示す。
【０１０３】
図２１Ｂに示すように入力信号が（０，０）の場合、あらかじめ（０，０）に対応させている水平接続素子をＯＮにする。これにより出力線に−Ｖの電圧、すなわち「０」が（０，０）入力における電流経路に沿って出力される。
【０１０４】
図２１Ｃに示すように入力信号が（１，０）の場合、あらかじめ（１，０）に対応させている水平接続素子をＯＮにする。これにより、出力線に＋Ｖの電圧、すなわち「１」が（１，０）入力における電流経路に沿って出力される。
【０１０５】
図２１Ｄに示すように入力信号が（０，１）の場合、あらかじめ（０，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に＋Ｖの電圧、すなわち「１」が（０，１）入力における電流経路に沿って出力される。
【０１０６】
図２１Ｅに示すように入力信号が（１，１）の場合、あらかじめ（１，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（１，１）入力における電流経路に沿って出力される。
【０１０７】
Ｉｎｃｌｕｓｉｖｅ  ＡＮＤ回路
Inclusive ＡＮＤ（排他的論理積）回路の設定について例示する。
【０１０８】
図２３Ａ〜２３Ｅは、Inclusive ＡＮＤ回路の構成図である。図２４はInclusive ＡＮＤ回路の素子の状態を示すグラフである。
【０１０９】
論理は以下のようになる。
入力信号（０，０）に対応する磁気抵抗効果素子を用いた水平接続素子をＯＮ
にすると出力信号「１」に対応する＋Ｖが出力される。入力信号（１，０）に対応する水平接続素子をＯＮにすると出力信号「０」に対応する−Ｖが出力される。入力信号（０，１）に対応する水平接続素子をＯＮにすると出力信号「０」に対応する−Ｖが出力される。入力信号（１，１）に対応する水平接続素子をＯＮにすると出力信号「１」に対応する＋Ｖが出力される。
【０１１０】
図２３Ａに示すように、Inclusive ＡＮＤ回路の電流経路を設定する。図面では、白抜きの楕円で示す素子が電流経路となるように設定した、磁気抵抗効果素
子または抵抗制御素子を用いた素子を示す。
【０１１１】
図２３Ｂに示すように入力信号が（０，０）の場合、あらかじめ（０，０）に対応させている水平接続素子をＯＮにする。これにより出力線に＋Ｖの電圧、すなわち「１」が（０，０）入力における電流経路に沿って出力される。
【０１１２】
図２３Ｃに示すように入力信号が（１，０）の場合、あらかじめ（１，０）に対応させている水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（１，０）入力における電流経路に沿って出力される。
【０１１３】
図２３Ｄに示すように入力信号が（０，１）の場合、あらかじめ（０，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に−Ｖの電圧、すなわち「０」が（０，１）入力における電流経路に沿って出力される。
【０１１４】
図２３Ｅに示すように入力信号が（１，１）の場合、あらかじめ（１，１）に対応させている水平接続素子をＯＮにする。これにより、出力線に＋Ｖの電圧、すなわち「１」が（１，１）入力における電流経路に沿って出力される。
【０１１５】
Ｈａｌｆ  Ａｄｄｅｒ回路
Half Adder（半加算）回路の設定について例示する。
【０１１６】
図２５Ａ〜２５Ｅは、Half Adder（半加算）回路の構成図である。図２６は半加算回路内の素子の状態を示すグラフである。
【０１１７】
半加算回路は、２進法計算において、（０＋０）、（０＋１）、（１＋０）および（１＋１）を計算するものであるので、２入力、２出力で構成される。論理
は以下のようになる。
【０１１８】
上位ビットである入力１信号（０）および下位ビットである入力２信号（０）の組み合わせに対応する磁気抵抗効果素子または抵抗効果素子を用いた水平接続素子をＯＮにすると上位ビットである出力１信号には「０」に対応する−Ｖ、下位ビットである出力２信号「０」に対応する−Ｖが出力される。
【０１１９】
上位ビットである入力１信号（０）および下位ビットである入力２信号（１）の組み合わせに対応する水平接続素子をＯＮにすると上位ビットである出力１信号には「０」に対応する−Ｖ、下位ビットである出力２信号「１」に対応する＋Ｖが出力される。
【０１２０】
上位ビットである入力１信号（１）および下位ビットである入力２信号（０）の組み合わせに対応する水平接続素子をＯＮにすると上位ビットである出力１信号には「０」に対応する−Ｖ、下位ビットである出力２信号「１」に対応する＋Ｖが出力される。
【０１２１】
上位ビットである入力１信号（１）および下位ビットである入力２信号（１）の組み合わせに対応する水平接続素子をＯＮにすると上位ビットである出力１信号には「１」に対応する＋Ｖ、下位ビットである出力２信号「０」に対応する−Ｖが出力される。
【０１２２】
図２５Ａに示すように、Half Adder（半加算）回路の電流経路を設定する。図面では、白抜きの楕円で示す素子が電流経路となるように設定した、磁気抵抗効果素子または抵抗制御素子を用いた素子を示す。
【０１２３】
図２５Ｂに示すように入力１信号が（０）および入力２信号が（０）の場合、あらかじめこの組み合わせに対応させている水平接続素子をＯＮにする。これにより出力１線に−Ｖの電圧すなわち「０」が（０＋０）計算における電流経路にそって出力され、出力２線に−Ｖの電圧すなわち「０」が（０＋０）計算における電流経路にそって出力される。
【０１２４】
図２５Ｃに示すように入力１信号が（０）および入力２信号が（１）の場合、
あらかじめこの組み合わせに対応させている水平接続素子をＯＮにする。これにより出力１線に−Ｖの電圧すなわち「０」が（１＋０）計算における電流経路に沿って出力され、出力２線に＋Ｖの電圧すなわち「１」が（１＋０）計算における電流経路に沿って出力される。
【０１２５】
図２５Ｄに示すように入力１信号が（１）および入力２信号が（０）の場合、あらかじめこの組み合わせに対応させている水平接続素子をＯＮにする。これにより出力１線に−Ｖの電圧すなわち「０」が（０＋１）計算における電流経路に沿って出力され、出力２線に＋Ｖの電圧すなわち「１」が（０＋１）計算における電流経路に沿って出力される。
【０１２６】
図２５Ｅに示すように入力１信号が（１）および入力２信号が（１）の場合、あらかじめこの組み合わせに対応させている水平接続素子をＯＮにする。これにより出力１線に＋Ｖの電圧すなわち「１」が（１＋１）計算における電流経路に沿って出力され、出力２線に＋Ｖの電圧すなわち「１」が（１＋１）計算における電流経路に沿って出力される。
【０１２７】
上述したように、本実施例における構成においては、適宜論理式に対応する論理回路を構成するため、従来のＭＯＳトランジスタから構成されるような、論理回路の組み合わせを必要としない。例えば、ＭＯＳトランジスタにおいては、ＯＲ回路は３個のＮＡＮＤから構成される場合もあるが、本実施例においては、ＯＲ回路以外の論理回路で構成する必要がない。この判点によって、論理回路の所要面積を低減することができる。
【０１２８】
メモリ
メモリ回路として用いる場合を説明する。図１を参照して説明したように、本実施の形態では、水平接続素子が８段重なっている構造であるので、８ビットの同時記憶ができる。
【０１２９】
メモリ回路の一例を図２７Ａ〜２７Ｃの構成図を参照して説明する。図２８はメモリ回路内の素子の状態を示すグラフである。
【０１３０】
図２７Ａに示すように、メモリ機能としての電流経路を形成する。図２７Ａでは、機能未設定素子およびメモリ回路形成のためにＯＦＦされた素子以外の素子が電流経路となる素子に設定されている。ここで、磁気抵抗効果素子または抵抗制御素子を用いた水平接続素子の一部はメモリ素子として用いられる。８段重なっている水平接続素子▲１▼〜▲８▼のそれぞれは、上の段から下の段に向かって上位ビット（ＭＳＢ）から下位ビット（ＬＳＢ）に対応させる。上記ビットの配置の順番は逆であっても良い。
【０１３１】
メモリの例として、「００１１０１０１」を記憶させる一例を図２７Ｂに示す。
「１」に対応する水平接続素子をＯＮ（図面◎で示す）にし、「０」に対応する水平接続素子をＯＦＦ（図面●で示す）にする。これで書き込みが終了する。読み込み動作は、記憶素子に隣接しており、かつ電源線１１に接続されている垂直接続素子をＯＮにすることにより電流が「１」に対応する水平接続素子のみを通ることで、「００１１０１０１」に対応する信号が出力線に出力されることにより行われる。本説明では、電源線１１を＋Ｖのものを用いたが、電源線１１を−Ｖのものを用いても良い。
【０１３２】
電源線＋Ｖを使用する場合を正の値の記憶、もしくは図２７Ｃに示すように電源線１１（−Ｖ）を使用する場合を負の値の記憶に対応させておくこともできる。この場合は負値に対して補数表現で記憶させる必要がないという効果がある。
【０１３３】
アドレス割り当て法
以上述べた回路における回路素子または接続素子にアドレスを割り当てる場合には、前に例示したＡＮＤ回路やＯＲ回路といった単機能回路のみならず、機能ブロック単位で割り当てても良い。この場合、三つの使用方法がある。
【０１３４】
第１の使用方法としては、異なった機能を具備する機能ブロックを、あらかじめアドレスが割り当てられている素子の集合、例えば図３６Ｂにおいて「α」内でそれぞれ異なったアドレス空間を指定することにより、「α」内で異なる処理を同時に実行することができる。例えば、図３６Ｂにより説明すると、「ξ」、「γ」および「ρ」がそれぞれ異なった機能ブロックであることに相当する。
【０１３５】
第２の使用方法としては、同一機能を具備する機能ブロックを、あらかじめアドレスが割り当てられている素子の集合「α」内でそれぞれ異なったアドレス空間を指定することにより、「α」内で同一の処理を同時に実行することができる。例えば、図３６Ｂを参照して説明すると、「ξ」、「γ」および「ρ」が、それぞれ同一の機能ブロックであることに相当する。この場合は同一機能の処理を、従来例の３倍の効率で処理できることに相当する。
【０１３６】
第３の使用方法としては、いわゆる並列処理を実現するものであって、例えば同一機能を具備する機能ブロックを、あらかじめアドレスが割り当てられている素子の集合「α」内でそれぞれ異なったアドレス空間を指定することにより、「α」内で同一の処理を同時に相互に関連させながら実行することができる。例えば、図３６Ｂを参照して説明すると、「ξ」、「γ」および「ρ」が同一の機能ブロックで並列処理におけるクライアント領域であることに相当する。また、「θ」領域には、並列処理におけるサーバー領域の機能が割り当てられる。この場合は並列処理を、従来例のように４個の論理チップに分散させる必要は無く、一つの素子の集合「α」内で実現することができる。
【０１３７】
命令処理系において、異なった機能ブロック単位で各クラス間の相互依存関係が生じた場合、すなわち従来のパイプライン処理における問題点であるパイプラインハザードに対応する障害が発生した場合、例えば、パイプラインハザードのカテゴリーの中で、分岐命令に起因する制御ハザード、あるいはデータハザードに関するデータフロー依存、逆依存、出力依存の関係に対応する問題が生じた場合は、以下に示す手段で回避できる。
【０１３８】
特定の機能ブロックで待ち時間が長時間発生する場合、対象となっているアドレスをバッファアドレス空間に移し、論理演算に必要なアドレス空間およびメモリ空間を一時的に解放する。そして、待ち原因となっている機能ブロックにアドレスを割り当て、依存関係を消去する。逆依存、出力依存のある場合も同様である。すなわち、機能ブロック単位でパイプラインとして処理することが可能になり、演算領域およびメモリ領域をアドレスの変更のみで、プログラム実行とともに最適化することができる。
【０１３９】
図３６Ｂを参照して説明する。「θ」領域に機能が割り当てられていないとする。「γ」領域に「ρ」領域の処理待ちにより待ち時間が長時間発生している場合、「γ」領域の機能ブロックを一時的に「θ」領域に移し、「γ」領域に「ρ」領域の機能を生成する。「ξ」領域をサーバーとして、「γ」領域と「ρ」領域による並列処理を行い、しかるのちに「γ」領域に元の機能を戻し「待ち」を解消する。このように、機能ブロック単位で、依存関係が生じた場合においても、依存関係を直ちに解消することができる。
【０１４０】
また、入力信号が時間と共に大きく変動するような系で、かつ入力信号の変化に応じてプログラムの処理内容が異なる場合において、処理速度の向上を図ることができる。すなわち、従来技術においては、入力信号の変化に応じて、分岐命令により最適論理回路が選択され実行される。実行過程においては、空間的に機能分離された論理素子およびメモリ素子を使用するため、次に来る入力信号の変化を機能単位で予測する機能は付加できない。
一方、本実施の形態によれば、入出力信号を予測し、あらかじめ次に使用するであろう論理機能を準備することで、処理速度の向上を図ることができる。さらに異なった入力信号に対し、複数の論理機能ブロックを並列処理することも可能である。
【０１４１】
図３６Ｂを参照して説明する。「ξ」領域、「γ」領域および「ρ」領域にそれぞれ、入力信号の変化を３通りに予測した機能ブロックを割り当てておく。ここで、「ξ」領域に適合した入力信号が入力したとすると、「ξ」領域で処理を行う。「ρ」領域および「γ」領域の機能は直ちにアドレス解放により消滅させ、直ちに次の入力信号を予測した処理機能を生成しておく。「θ」領域は、入力信号を予測し処理機能空間を予測するための、機能領域を生成しておく。
【０１４２】
次に、本発明の集積回路装置の製造方法について、製造工程断面図を参照して説明する。
本発明の集積回路装置の製造方法は、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して機能する複数の回路機能を備えた集積回路装置の製造方法であって、磁気抵抗効果素子にアドレスを割り当てるためのトランジスタ領域を形成する工程と、磁気抵抗効果素子を積層して順次形成する工程とにより実現される。
【０１４３】
例えば、半導体基板（例えばシリコンウエハ）上に、論理回路機能およびメモリ機能を担う素子が磁気抵抗効果素子を積層して構成されている領域と、磁気抵抗効果素子から構成される垂直接続素子および水平接続素子のアドレスを指定するＭＯＳトランジスタから構成される周辺回路領域とから構成される。上記ＭＯＳ回路部分は、アドレス指定により磁気抵抗効果素子をＯＮ／ＯＦＦする電流を供給する。
【０１４４】
集積回路装置の製造は、一例として、図１〜図１０の模式的に示したレイアウト図及び部分拡大図に従って順次行えば良い。図１〜図１０においては、垂直接続素子が６×６の配置および水平接続素子が７×７の配置を例示してあるが、これは説明の便宜のためであって、垂直接続素子および水平接続素子の配列数の制限はない。
【０１４５】
具体的には、集積回路装置は、以下の工程を経て作製される。以下、模式的に示した製造工程断面図を用いて説明する。
【０１４６】
工程１：図２９Ａに示すように、半導体基板（例えばシリコンウエハ）１１１上に、ＭＯＳトランジスタ１２１から構成される周辺回路領域１２０を作製する。すなわち、素子分離（図示せず）の形成工程、ウエル１１２の形成工程、ソース１２２およびドレイン１２３の形成工程、ゲート１２５の形成工程を行い、ＭＯＳトランジスタ１２１から構成される周辺回路領域１２０を作製する。
【０１４７】
工程２：図２９Ｂに示すように、層間絶縁膜１３１の形成工程、コンタクトホール（ビアホール）１３２の形成およびコンタクトホール１３２に導電性材料で埋め込み、プラグ１３３を形成する工程、配線（例えば金属配線）を形成する配線形成工程を行い、プラグ１３３に接続するＭＯＳトランジスタの配線１３５および磁気抵抗効果素子の電源供給線１３７を形成する。
【０１４８】
工程３：図２９Ｃに示すように、層間絶縁膜１４１を形成した後、磁界反転用制御線１４３を形成する。
【０１４９】
工程４：図２９Ｄに示すように、後に形成される磁気抵抗効果素子の磁界反転
機能層と電源供給線１３７を接続する接続用コンタクト１４５を形成する。
【０１５０】
工程５：図２９Ｅに示すように、層間絶縁膜１４１上に磁界反転機能層１５１を形成する。
【０１５１】
工程６：図２９Ｆに示すように、磁界反転機能層１５１表面が露出するように層間絶縁膜１６１を形成した後、周辺回路領域のＭＯＳトランジスタ１２１に接続されている配線１３５に達するビアホールを形成した後、そのビアホールを埋め込むプラグ１６３を形成する。
【０１５２】
工程７：図２９Ｇに示すように、周辺回路領域のＭＯＳトランジスタ１２１および磁気抵抗効果素子１５１の第２の配線（例えば金属配線）１７１を形成する。
【０１５３】
工程８：図２９Ｈに示すように、前記工程３から前記工程７のプロセスを繰り返し、磁界反転用制御線１４３、磁気抵抗効果素子１５１および周辺回路領域のＭＯＳトランジスタ１２１および磁気抵抗効果素子１５１の第２の配線（例えば金属配線）１７１を積層形成する。
【０１５４】
工程９：図２９Ｉに示すように、さらに、工程（３）から工程（７）のプロセスを繰り返した結果、磁気抵抗効果素子１５１および周辺回路領域のＭＯＳトランジスタ１２１および磁気抵抗効果素子１５１の第２の配線（例えば金属配線）１７１を、４層積層した状態に形成する。図２９Ｉは図２９Ｆに示した状態から、工程（３）から工程（７）のプロセスを２回繰り返した場合を示す。
【０１５５】
上記集積回路装置の製造方法によれば、工程（３）から工程（７）のプロセス
を繰り返すことによって、電源線、垂直接続素子９層および水平接続素子８層の機能構造を繰り返し積層して、８ビットの構成を形成することができる。また、垂直接続素子１７層および水平接続素子１６層の構造を繰り返し積層することで、１６ビットの構成にすることもできる。また、垂直接続素子３３層および水平接続素子３２層の構造を繰り返し積層することで３２ビットの構成にすることもできる。
【０１５６】
また、電源線、垂直接続素子９層、および水平接続素子８層の機能構造を繰り
返し積層する構成において、各機能構造間にシリコンをエピタキシャル成長させることで、図２９Ｉ、図３０の構成図に示すように、ＭＯＳトランジスタから構成される周辺回路領域１２０を各機能構造層毎に形成することができる。図３０において、ＭＯＳトランジスタから構成される周辺回路領域１２０上には、磁気抵抗効果素子から構成される論理機能およびメモリ機能領域１５０が形成されていて、それらは複数層（図面では４層）に積層されている。
【０１５７】
上記磁気抵抗効果素子の磁界反転に要する時間はピコ秒（ｐｓｅｃ）程度である。そのため、１００ＧＨｚのスイッチング速度が可能となる。そこで、１０ＧＨｚで駆動できる周辺部のＭＯＳトランジスと組み合わせた場合の磁気抵抗効果素子に流れるタイミングによる電流の一例を図３１に示す。図３１に示すように、ＯＮおよびＯＦＦを繰り返し、磁界反転電流ＩＭＲが頻繁に流れる水平接続素子により、出力線に磁界反転電流も流れるが、磁界反転に要する電圧と電源電圧が異なるため、磁界反転電流ＩＭＲと論理回路動作電流ＩＬＯとは容易に区別することができる。図面では、Ｔ＝０からＴ＝Ｔ１までが磁界反転電流ＩＭＲとなり、Ｔ＝Ｔ１以降が論理回路動作電流ＩＬＯとなっていることからも明らかである。
【０１５８】
図３２Ａ〜３２Ｉを参照して、本発明の別の集積回路装置の製造方法について、以下に説明する。
【０１５９】
この集積回路装置の製造方法は、任意の回路機能として作用する空間を次々に生成および開放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して機能する複数の回路機能を備えた集積回路装置の製造方法であって、例えば抵抗制御素子にアドレスを割り当てるためのトランジスタ領域を形成する工程と、抵抗制御素子を積層して順次形成する工程とにより実現される。
【０１６０】
例えば、半導体基板（例えばシリコンウエハ）上に、論理回路機能およびメモリ機能を担う素子が抵抗制御素子を積層して構成されている部分と、抵抗制御素子から構成される垂直接続素子および水平接続素子のアドレスを指定するＭＯＳトランジスタから構成される周辺回路領域とから構成される。上記ＭＯＳ回路部
分は、アドレス指定により抵抗制御素子をＯＮ／ＯＦＦする電流を供給する。
具体的には、集積回路装置は、以下の工程を経て作製される。以下、模式的に示した製造工程断面図を用いて説明する。
【０１６１】
工程１：図３２Ａに示すように、半導体基板（例えばシリコンウエハ）１１１上に、ＭＯＳトランジスタ１２１から構成される周辺回路領域１２０を作製する。すなわち、素子分離（図示せず）の形成工程、ウエル１１２の形成工程、ソース１２２およびドレイン１２３の形成工程、ゲート１２５の形成工程を行い、ＭＯＳトランジスタ１２１から構成される周辺回路領域１２０を作製する。
【０１６２】
工程２：図３２Ｂに示すように、層間絶縁膜１３１の形成工程、コンタクトホール１３２の形成およびコンタクトホール１３２を導電性材料で埋め込み、プラグ１３３を形成する工程、配線（例えば金属配線）を形成する配線工程を行い、プラグ１３３に接続するＭＯＳトランジスタの配線１３５および抵抗制御素子の電源供給線１３７を形成する。
【０１６３】
工程３：図３２Ｃに示すように、層間絶縁膜１４１を形成する。
【０１６４】
工程４：図３２Ｄに示すように、抵抗制御素子と電源供給線の接続およびヒーター用コンタクト２４５を形成する。
【０１６５】
工程５：図３２Ｅに示すように、層間絶縁膜１４１上に抵抗制御素子のカルコゲナイド層２５１を形成する。
【０１６６】
工程６：図３２Ｆに示すように、抵抗制御素子のカルコゲナイド層２５１表面
が露出するように層間絶縁膜１６１を形成した後、周辺回路領域のＭＯＳトランジスタ１２１に接続されている配線１３５に達するビアホールを形成した後、そのビアホールを埋め込むプラグ１６３を形成する。
【０１６７】
工程７：図３２Ｇに示すように、埋め込むプラグ１６３に接続するように周辺回路領域１２０の第２の配線（例えば金属配線）１７１を形成するとともに抵抗制御素子のカルコゲナイド層２５１に接続する第２の配線（例えば金属配線）１７１を形成する。
【０１６８】
工程８：図３２Ｇに示すように、前記工程３から前記工程７のプロセスを繰り返し、周辺回路領域１２０の埋め込むプラグ１６３、抵抗制御素子のヒーター用コンタクト２４５、抵抗制御素子のカルコゲナイド層２５１、および周辺回路領域１２０の第２の配線（例えば金属配線）および抵抗制御素子の第２の配線（例えば金属配線）１７１を積層形成する。
【０１６９】
工程９：図３２Ｈに示すように、さらに、工程３から工程７のプロセスを繰り返した結果、抵抗制御素子のカルコゲナイド層２５１および周辺回路領域１２０のおよび抵抗制御素子の第２の配線（例えば金属配線１７１）を、４層積層した状態に形成する。図３２Ｉは図３２Ｇに示した状態から、工程３から工程７のプロセスを２回繰り返した場合を示す。
【０１７０】
上記集積回路装置の製造方法によれば、工程３から工程７のプロセスを繰り返すことによって、電源線、垂直接続素子を９層および水平接続素子を８層の機能構造を繰り返し積層して、８ビットの構成を形成することができる。また、垂直接続素子を１７層および水平接続素子を１６層の構造を繰り返し積層することで、１６ビットの構成にすることもできる。また、垂直接続素子を３３層および水平接続素子を３２層の構造を繰り返し積層することで３２ビットの構成にすることもできる。
【０１７１】
また、電源線、垂直接続素子を９層および水平接続素子を８層の機能構造を繰り返し積層する構成において、各機能構造間にシリコンをエピタキシャル成長させることで、図３２Ｉ、３３の構成図に示すように、ＭＯＳトランジスタから構成される周辺回路領域１２０を各機能構造毎に形成することができる。図３３において、ＭＯＳトランジスタから構成される周辺回路領域１２０上には、抵抗制御素子から構成される論理機能およびメモリ機能領域１５０が形成されていて、それらは複数層（図面では４層）に積層されている。
【０１７２】
上記製造方法では、各階層を抵抗制御素子から構成される論理機能およびメモリ機能領域１５０で形成したが、任意の階層を前記説明した磁気抵抗効果素子から構成される論理機能およびメモリ機能領域１５０で形成することも可能である。すなわち、一つの集積回路装置において、論理機能およびメモリ機能領域１５０は、磁気抵抗効果素子から構成されるものと抵抗制御素子から構成されるものを混在させることも可能である。
【０１７３】
以上、説明したように本発明の集積回路のアーキテクチャによれば、従来技術のように論理素子を機能別に空間に固定して割り当てることは行わず、論理素子の機能は、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返すことができる。これによって、一つの論理素子は複数の機能を持つことが可能になるので、集積回路の空間的な体積を増大させることなく機能的な容量を増大させることができる。また集積回路の構造を３次元立体構造とすることによって、機能を実現するための空間体積を著しく増大させることができる。よって、最小限の素子の構成によって多機能な集積回路を構成することが可能になる。
【０１７４】
本発明の集積回路装置のアーキテクチャによれば、従来技術のように集積回路を機能別に空間に固定して割り当てることは行わず、集積回路の機能および集積回路の素子の機能は、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返すことができる。これによって、一つの集積回路もしくは集積回路の素子は複数の機能を持つことができるので、集積回路装置の空間的な体積を増大させることなく機能的な容量を増大させることができる。また集積回路装置の構造を３次元立体構造とすることによって、機能を実現するための空間体積を著しく増大させることができる。よって、最小限の集積回路の構成によって多機能な集積回路装置を構成することが可能になる。
【０１７５】
本発明の集積回路装置の動作方法によれば、従来技術のように集積回路を機能別に空間に固定して割り当てることは行わず、集積回路の機能および集積回路の素子の機能は、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返す。これによって、一つの集積回路および集積回路の素子に複数の機能を持たせることが可能になるので、集積回路装置の空間的な体積を増大させることなく機能的な容量を増大させることが可能になる。また集積回路装置の構造を３次元立体構造とすることによって、機能を実現するための空間体積を著しく増大させることができる。よって、この動作方法を採用することによって、多機能な集積回路を最小限の素子構成によって実現することを可能にし、また多機能な集積回路装置を最小限の集積回路構成によって実現することを可能にする。
【０１７６】
本発明の集積回路装置によれば、集積回路を全解放させる動作をするもの、部分解放させる動作をするもの、もしくは部分解放させかつ全解放させる動作をするものからなり、かつ集積回路の素子を全解放させる動作をするもの、部分解放させる動作をするもの、もしくは部分解放させかつ全解放させる動作をするものからなるので、従来技術のように集積回路を機能別に空間に固定して割り当てることは行わず、集積回路の機能は、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返すことができる。これによって、一つの集積回路および集積回路の素子に複数の機能を持たせることが可能になるので、集積回路装置の空間的な体積を増大させることなく機能的な容量を増大させることが可能になる。また集積回路装置の構造を３次元立体構造として、機能を実現するための空間体積を著しく増大させることができる。よって、最小限の素子の構成によって、また最小限の集積回路の構成によって、多機能な集積回路装置を
構成することが可能になる。
【０１７７】
本発明の集積回路装置の製造方法によれば、磁気抵抗効果素子および抵抗制御素子のうちのどちらか一方もしくは両方にアドレスを割り当てるためのトランジスタ領域を形成する工程と、前記磁気抵抗効果素子および抵抗制御素子のうちのどちらか一方もしくは両方を積層して順次形成する工程とを行うので、３次元立体構造の集積回路装置の構造が実現でき、これによって、集積回路装置の空間体積を著しく増大させることが可能になる。また従来技術のように論理素子を機能別に空間に固定して割り当てることは行わず、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返す機能を有する集積回路もしくは素子を構成することができる。これによって、一つの集積回路もしくは素子に複数の機能を持たせることが可能になるので、集積回路装置の空間的な体積を増大させることなく機能的な容量を増大させることが可能になる。さらに、露光装置の露光面積に制限されずに論理回路機能を拡張できるという著しい効果がある。
【０１７８】
集積回路のアーキテクチャは、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。上記回路機能としての論理素子は、あらかじめクロック周波数の進行、すなわち、時間の経過とともにその機能が動的に設定されていて、作用終了後に設定状態が動的に消滅するものである。上記回路機能としてのメモリ素子は、論理素子およびメモリ素子の空間的区別なしに、適宜そのアドレスが動的に設定され、かつ消滅するものからなる。すなわち、特定の素子に対して一義的に機能を設定せず、任意の時間で任意の素子に機能を設定することにより、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返す機能を実現するための空間体積を著しく増大させることが可能になる。
【０１７９】
以上を一般化して述べる。
本発明の代表的な集積回路のアーキテクチャは、時間の経過ｔn（ｎ＝０，１，・・・，ｎ）とともに回路機能が異なる素子の集合であって、時間の経過ｔnとともに異なる回路機能の部分が素子の全体集合である。すなわち、時間の経過ｔnとともに回路機能が変化する素子によって集積回路が構成され、時間の経過ｔnとともに異なる回路機能の部分が全素子にわたっているものである。
【０１８０】
第２の集積回路のアーキテクチャは、時間の経過ｔn（ｎ＝０，１，・・・，ｎ）とともに回路機能が異なる素子の集合において、時間の経過ｔnとともに回路機能の異なる部分が任意の個数の部分集合となっている。すなわち、時間の経過ｔnとともに回路機能が変化する素子によって集積回路が構成され、時間の経過ｔnとともに回路機能の異なる部分が全素子のうち任意の個数になっているものである。
【０１８１】
第３の集積回路のアーキテクチャは、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔn（ただし、ｎは任意の整数）とともに回路機能が異なる素子の集合において、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能の異なる部分が任意の経過時間ｔkにおいては全体集合であり、かつ任意の経過時間ｔh（ただし、ｋ≠ｈ）では任意の個数の部分集合となっているものである。すなわち、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能が変化する素子によって集積回路が構成され、任意の時間経過においては、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに異なる回路機能の部分が全素子にわたっているものであり、また別の任意の時間経過においては、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能の異なる部分が全素子のうち任意の個数になっているものである。
【０１８２】
次に、本発明の集積回路装置のアーキテクチャは、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。上記回路機能としての論理回路は、あらかじめクロック周波数の進行とともにその機能が動的に設定されていて、作用終了後に動的に消滅するものである。上記回路機能としてのメモリ回路は、論理回路およびメモリ回路の空間的区別なしに、適宜そのアドレスが動的に設定され、かつ消滅するものからなる。すなわち、特定の回路に対して一義的に機能を設定せず、任意の時間で任意の素子に機能を設定することにより、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返す機能を実現するための空間体積を著しく増大させることが可能になる。
【０１８３】
第１の集積回路装置のアーキテクチャでは、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔx（ただし、ｘは任意の整数）とともに機能が異なる集積回路の集合において、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔxとともに機能が異なる部分が集積回路の全体集合となっている。すなわち、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能が変化する集積回路によって集積回路装置が構成され、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに異なる回路機能の部分が全集積回路にわたっているものである。そして、上記集積回路は、前記説明した第１〜第３の集積回路のアーキテクチャのいずれかにより構成されている。
【０１８４】
第２の集積回路装置のアーキテクチャでは、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔx（ただし、ｘは任意の整数）とともに機能が異なる集積回路の集合において、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔxとともに機能が異なる部分が任意の個数の部分集合となっている。すなわち、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能が変化する集積回路によって集積回路装置が構成され、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能の異なる部分が全集積回路のうち任意の個数になっているものである。そして、上記集積回路は、前記説明した第１〜第３の集積回路のアーキテクチャのいずれかにより構成されている。
【０１８５】
第３の集積回路装置のアーキテクチャでは、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔx（ただし、ｘは任意の整数）とともに機能が異なる集積回路の集合において、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔfとともに機能の異なる部分が任意の経過時間ｔkにおいては全体集合であり、かつ任意の経過時間ｔg（ただしｆ≠ｇ）では任意の個数の部分集合となっている。すなわち、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能が変化する集積回路によって集積回路装置が構成され、任意の時間経過においては、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに異なる回路機能の部分が全集積回路にわたっているものであり、また別の任意の時間経過においては、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能の異なる部分が全集積回路のうち任意の個数になっているものである。そして、上記集積回路は、前記説明した第１〜第３の集積回路のアーキテクチャ
のいずれかにより構成されている。
【０１８６】
これら第１から第３の集積回路のアーキテクチャは、それぞれ単独に用いてもよいし、もしくは第１から第３の集積回路装置のアーキテクチャと適宜組み合わせて用いても良い。すなわち、時間の経過Ｔ1、Ｔ2、Ｔ3・・・Ｔmにおいて、任意の経過時間Ｔq（Ｔqにおいてさらに分割された時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnが経過している）において、第１から第３の集積回路の任意のアーキテクチャを用いて良い。あるいは、第１の集積回路のアーキテクチャを、第１から第３の集積回路のアーキテクチャと適宜組み合わせて用いても良い。あるいはまた、第２の集積回路のアーキテクチャを、第１から第３の集積回路のアーキテクチャと適宜組み合わせて用いても良い。あるいはまた、第３の集積回路のアーキテクチャを、第１から第３の集積回路のアーキテクチャと適宜組み合わせて用いても良い。
【０１８７】
次に、本発明の第１の集積回路の動作方法について、図３４Ａにより、以下に説明する。
図３４Ａに示すように、まず、素子の集合「Ａ」を構成する個々の素子にアドレスを割り当てておく。次に回路機能の設定予定領域にアドレスを指定することにより「Ａ」中でアドレスを指定された複数の「Ｂｉ」（ただし、ｉ=１，２，３，・・・）の回路機能領域を生成する。このようにして、「Ｂ」領域が任意の回路機能として作用する空間を生成する第１の段階が行われる。上記回路機能領
域は、次式で表される。
【０１８８】
Ａ⊇（Ｂ＝ΣＢｉ）（ただし、ｉ＝１，２，３，・・・）
【０１８９】
上記第１の段階の「Ｂ」領域における部分集合「Ｂｉ」が、Ｂ＝ΣＢｉ＝ΣＢｉｐ+ΣＢｉｑ（ただし、ｉｐ＝１，２，３，・・・、ｉｑ＝１，２，３，・・・、かつｉｐ＋ｉｑ≦ｉ)で表される、論理回路機能として作用する「Ｂｉｐ」空間およびメモリ回路機能として作用する「Ｂｉｑ」空間を構成してもよい。
【０１９０】
または、上記第１の段階の「Ｂ」領域における部分集合「Ｂｉ」の全てが論理回路機能として作用する空間を構成してもよい。
【０１９１】
または、上記第１の段階の「Ｂ」領域における部分集合「Ｂｉ」の全てがメモリ回路機能として作用する空間を構成してもよい。
【０１９２】
次いで、上記「Ｂｉ」を用いて演算処理および情報処理を行った後、「Ｂｉ」（ただし、ｉ=１，２，３，・・・)からなる全領域である「Ｂ」の回路機能のアドレスを解放する。
【０１９３】
次に回路機能の設定予定領域にアドレスを指定することにより「Ａ」中でアドレスを指定された複数の「Ｃｊ」（ただし、ｊ=１，２，３，・・・)の回路機能領域を生成する。このようにして、「Ｃ」領域が任意の回路機能として作用する空間を生成する第２の段階が行われる。この回路機能領域は、次式で表される。
【０１９４】
Ａ⊇（Ｃ＝ΣＣｊ）（ただし、ｊ＝１，２，３，・・・）
【０１９５】
上記第２の段階の「Ｃ」領域における部分集合「Ｃｊ」は、Ｃ＝ΣＣｊ＝ΣＣｊｒ+ΣＣｊｓ（ただし、ｊｒ＝１，２，３，・・・、ｊｓ＝１，２，３，・・・、かつｊｒ＋ｊｓ≦ｊ）で表される、論理回路機能として作用する「Ｃｊｒ」空間およびメモリ回路機能として作用する「Ｃｊｓ」空間を構成してもよい。
【０１９６】
または、上記第２の段階の「Ｃ」領域における部分集合「Ｃｉ」の全てが論理回路機能として作用する空間を構成してもよい。
【０１９７】
または、上記第２の段階の「Ｃ」領域における部分集合「Ｃｉ」の全てがメモリ回路機能として作用する空間を構成してもよい。
【０１９８】
次いで、「Ｃｊ」を用いて演算処理および情報処理を行った後、「Ｃｊ」（た
だし、ｊ=１，２，３，・・・)からなる全領域である「Ｃ」の回路機能のアドレスを解放する。
【０１９９】
次に回路機能の設定予定領域にアドレスを指定することにより「Ａ」中でアドレスを指定された複数の「Ｄｋ」（ただし、ｋ=１，２，３，・・・)の回路機能領域を生成する。このようにして、「Ｄ」領域が任意の回路機能として作用する空間を生成する第３の段階が行われる。この回路機能領域は、次式で表される。
【０２００】
Ａ⊇（Ｄ＝ΣＤｋ）（ただし、ｋ＝１，２，３，・・・）
【０２０１】
上記第３の段階の「Ｃ」領域における部分集合「Ｃｊ」が、Ｄ＝ΣＤｋ＝ΣＤｋｔ＋ΣＤｋｕ（ただし、ｋｔ＝１，２，３，・・・、ｋｕ＝１，２，３，・・・、かつｋｔ＋ｋｕ≦ｋ）で表される、論理回路機能として作用する「Ｄｋｔ」空間およびメモリ回路機能として作用する「Ｄｋｕ」空間を構成してもよい。
【０２０２】
または、上記第３の段階の「Ｄ」領域における部分集合「Ｄｋ」の全てが論理回路機能として作用する空間を構成してもよい。
【０２０３】
または、上記第３の段階の「Ｄ」領域における部分集合「Ｄｋ」の全てがメモリ回路機能として作用する空間を構成してもよい。
【０２０４】
次いで、「Ｄｋ」を用いて演算処理および情報処理を行った後、「Ｄｋ」（た
だし、ｋ=１，２，３，・・・）からなる全領域である「Ｄ」の回路機能のアドレスを解放する。
【０２０５】
さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを順に行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間分割して使用できる。
【０２０６】
次に、本発明の第２の集積回路の動作方法について、図３４Ｂおよび図３５により、以下に説明する。
【０２０７】
図３４Ｂに示すように、あらかじめアドレスが割り当てられている素子の集合「α」の任意の領域に、アドレスを指定することにより「α」の部分集合である「βｉ」（ただし、ｉ=１，２，３，・・・)の第１の回路機能形成予定領域を生成する。このようにして、「βｉ」領域が任意の回路機能として作用する空間を生成する第１の段階を行う。この第１の回路機能形成予定領域は、次式で表される。
【０２０８】
α⊇（β＝Σβｉ）（ただし、ｉ=１，２，３，・・・）
【０２０９】
ここで、「β」領域における部分集合「βｉ」は、論理回路機能として作用する「βｉｐ」空間およびメモリ回路機能として作用する「βｉｑ」空間を構成している。この空間は次式で表される。
【０２１０】
β＝Σβｉ＝Σβｉｐ+Σβｉｑ（ただし、ｉｐ＝１，２，３・・・、ｉｑ＝１，２，３・・・、かつｉｐ＋ｉｑ≦ｉ）
【０２１１】
または、「β」領域における部分集合「βｉ」の全てが論理回路機能として作用する空間を構成していてもよい。
【０２１２】
または、「β」領域における部分集合「βｉ」の全てがメモリ回路機能として作用する空間を構成していてもよい。
【０２１３】
ここで、それぞれの「βｉ」領域は、後述するように、基本的な論理回路から構成される機能グループもしくはメモリ機能を具備するグループである。「βｉ」の論理機能は、最小にはＡＮＤ回路とかＯＲ回路といった基本的な論理素子である。もしくは、最小ビットを記憶するメモリ素子である。もしくは、「βｉ」の論理機能においては、例えば画像処理マクロユニット、音声処理マクロユニット、アナログデジタル変換マクロユニットもしくはデジタルアナログ変換マクロユニットといった、所望の目的を実現するための機能単位であっても良い。もしくは、「βｉ」のメモリ機能は、キャッシュメモリやバッファメモリといった機能単位であっても良い。
【０２１４】
次に、「βｉ」（ただし、ｉ=１，２，３，・・・）の論理回路機能およびメモリ回路機能を使用後に、アドレスを解放する。アドレスの解放は「β」の論理回路機能およびメモリ回路機能の全領域でも良いし、もしくは「β」領域中の一部の「βｉ」（ただし、ｉ=１，２，３，・・・）に係る論理回路機能およびメモリ回路機能領域でも良い。この段階でアドレスが指定されていない領域は、図２に示す「β」から解放された領域「τ」、および「β」の補集合の領域「δ」から構成される「τ∪δ」である。この「τ∪δ」の領域に、新たな回路機能形成予定領域「ε」を形成する。「ε」は複数の回路機能形成予定領域から構成される。図１の（ｂ）に示すように、領域「ε」と、「β」から解放されずに残っている「φ」（φ⊆β）領域から構成される第２の回路機能形成予定領域を生成する。このようにして、「ε∪φ」領域が任意の回路機能として作用する空間を生成する第２の段階を行う。この第２の回路機能形成予定領域は次式で表すことができる。
【０２１５】
（ε∪φ＝Σλj）⊆α（ただし、ｊ=１，２，３，・・・）
【０２１６】
「ξ∪γ∪ρ」領域における部分集合「ζｋ」は、論理回路機能として作用する「ζｋｔ」空間およびメモリ回路機能として作用する「ζｋｕ」空間を構成する。この構成は次式で表すことができる。
【０２１７】
ξ∪γ∪ρ＝Σζｋ＝Σζｋｔ+Σζｋｕ（ただし、ｋｔ＝１，２，３，・・・、ｋｕ＝１，２，３，・・・、かつｋｔ＋ｋｕ≦ｋ）
【０２１８】
または、「ξ∪γ∪ρ」領域における部分集合「ζｋ」の全てが論理回路機能として作用する空間を構成してもよい。
【０２１９】
または、「ξ∪γ∪ρ」領域における部分集合「ζｋ」の全てがメモリ回路機能として作用する空間を構成してもよい。
【０２２０】
「ξ」は、「β」領域からアドレス解放されずに残っている領域「φ」および「ε」領域からアドレス解放されずに残っている領域「γ」と独立に、あるいは連携して演算処理を行う。
【０２２１】
さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）を行うことにより、論理回路機能かつメモリ回路機能として作用する空間、もしくは論理回路機能またはメモリ回路機能として作用する空間を次々に生成および解放を繰り返すことにより、素子の機能を時間分割して使用できる。
【０２２２】
次に、本発明の第３の集積回路の動作方法について、図３４Ｃにより、以下に説明する。
図３４Ｃに示すように、あらかじめアドレスが割り当てられている素子の集合「Λ」の任意の領域に、アドレスを指定することにより「Λ」の部分集合である「Φｉ」（ただし、ｉ＝１，２，３，・・・）の第１の回路機能形成予定領域を生成する。このようにして、「Φ」領域が任意の回路機能として作用する空間を生成する第１の段階を行う。この第１の回路機能形成予定領域は、次式で表され
る。
【０２２３】
Λ⊇（Φ＝ΣΦｉ）（ただし、ｉ＝１，２，３，・・・）
【０２２４】
上記第１の段階の「Λ」領域における部分集合「Φｉ」は、Φ＝ΣΦｉ＝ΣΦｉｐ+ΣΦｉｑ（ただし、ｉｐ＝１，２，３，・・・、ｉｑ＝１，２，３，・・・、かつｉｐ＋ｉｑ≦ｉ)で表される、論理回路機能として作用する「Φｉｐ」空間およびメモリ回路機能として作用する「Φｉｑ」空間を構成する。
【０２２５】
または、上記第１の段階の「Φ」領域における部分集合「Φｉ」の全てが論理回路機能として作用する空間を構成してもよい。
【０２２６】
または、上記第１の段階の「Φ」領域における部分集合「Φｉ」の全てがメモリ回路機能として作用する空間を構成してもよい。
【０２２７】
次いで、上記「Φｉ」を用いて演算処理および情報処理を行った後、「Φｉ」（ただし、ｉ＝１，２，３，・・・）からなる全領域である「Φ」の回路機能のアドレスを解放する。
【０２２８】
次に回路機能の設定予定領域にアドレスを指定することにより「Λ」の中でアドレスを指定された複数の「Ψｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能領域を生成する。このようにして、「Ψ」領域が任意の回路機能として作用する空間を生成する第２の段階が行われる。この回路機能領域は、次式で表される。
【０２２９】
Λ⊇（Ψ＝ΣΨｊ）（ただし、ｊ＝１，２，３，・・・）
【０２３０】
上記「Ψ」領域における部分集合「Ψｊ」は、Ψ＝ΣΨｊ＝ΣΨｊｒ+ΣΨｊｓ（ただし、ｊｒ＝１，２，３，・・・、ｊｓ＝１，２，３，・・・、かつｊｒ＋ｊｓ≦ｊ）で表される、論理回路機能として作用する「Ψｊｒ」空間およびメモリ回路機能として作用する「Ψｊｓ」空間を構成する。
【０２３１】
または、上記第２の段階の「Ψ」領域における部分集合「Ψｊ」の全てが論理回路機能として作用する空間を構成してもよい。
【０２３２】
または、上記第２の段階の「Ψ」領域における部分集合「Ψｊ」の全てがメモリ回路機能として作用する空間を構成してもよい。
【０２３３】
次いで、「Ψｊ」を用いて演算処理および情報処理を行った後、「Ψｊ」（た
だし、ｊ＝１，２，３，・・・）からなる全領域である「Ψ」の回路機能、もしくは「Ψ」領域中の、一部の「Ψｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放する。
【０２３４】
次に、「Ψ」から解放された領域および「Ψ」の補集合の領域「Δ」から構成される領域「Θ」と「Ψ」から解放されずに残っている「Ω」（ただし、Ω⊆Ψ）領域から構成される領域を生成する。このようにして、「Θ∪Ω」領域が任意の回路機能として作用する空間を生成する第３の段階が行われる。この回路機能領域は、次式で表される。
【０２３５】
（Θ∪Ω＝ΣΥｋ）⊆Λ（ただし、ｋ＝１，２，３，・・・）
【０２３６】
上記第３の段階の「Θ∪Ω」領域における部分集合「Υｋ」は、Θ∪Ω＝ΣΥｋ＝ΣΥｋr+ΣΥｋs（ただし、ｋｒ＝１，２，３，・・・、ｋｓ＝１，２，３，・・・かつｋｒ＋ｋｓ≦ｋ）で表される、論理回路機能として作用する「Υｋｔ」空間およびメモリ回路機能として作用する「Υｋｕ」空間を構成する。
【０２３７】
または、上記第３の段階の「Θ∪Ω」領域における部分集合「Υｋ」の全てが論理回路機能として作用する空間を構成してもよい。
【０２３８】
または、上記第３の段階の「Θ∪Ω」領域における部分集合「Υｋ」の全てがメモリ回路機能として作用する空間を構成してもよい。
【０２３９】
同様に第２の段階および第３の段階をそれぞれ連続にもしくは交互に適宜繰り
返し第ｎの段階（ただし、ｎ＝１，２，３，・・・）を行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間分割して使用できる。
【０２４０】
上記説明した第１〜第３の集積回路の動作方法における、論理回路機能は、整数演算機能、浮動小数点演算機能、画像処理演算機能、音声処理演算機能、アナログデジタル変換機能、デジタルアナログ変換機能、入出力機能、パイプライン処理機能、およびＶＬＩＷ(Very Long Instruction Word)処理機能のうちの少なくとも１種の機能から構成されている。また、メモリ回路機能は、キャッシュメモリ機能、1次キャッシュメモリ機能、２次キャッシュメモリ機能、バッファメモリ機能、メインメモリ機能、不揮発性メモリ機能、依存関係解決のためのデータ一時格納機能および依存関係解決のための命令一時格納機能のうちの少なくとも１種の機能から構成されている。
【０２４１】
他方、従来のメモリ素子では、一般に、プログラム実行中に、必要に応じてメモリ空間を確保し、必要が無くなればメモリ空間を解放することが行われている。これら機能は、データを書き込んだりデータを読み込んだりすることができる記憶領域を適宜設定することに対応する。従来技術では、メモリ素子にアドレスが割り当てられている。他方、メモリ素子以外の機能素子である論理素子にアドレスを割り当てることは、２次元構造のＭＯＳトランジスタを用いているために不可能である。したがって、論理素子および論理素子を用いた回路機能は機能別に空間分割することが必須である。上記説明した各集積回路のアーキテクチャでは、従来技術のように論理素子および論理素子を用いた回路機能自体にアドレスが割り当てられることはなく、論理素子の機能は、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返す。これによって、集積回路装置の構造を３次元立体構造として、論理機能やメモリ機能を実現するための空間体積が著しく増大させることが可能になる。
【０２４２】
次に、本発明の第１の集積回路装置の動作方法について、図３６Ａにより、以下に説明する。
【０２４３】
図３６Ａに示すように、まず、集積回路の集合「ＹA」を構成する個々の集積回路にアドレスを割り当てておく。次に集積回路機能形成予定領域にアドレスを指定することにより「ＹA」の中でアドレスを指定された複数の「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）に集積回路機能集積回路を生成する。このようにして、「ＹB」領域が任意の集積回路機能領域として作用する空間を生成する第１の段階が行われる。上記集積回路機能領域は、次式で表される。
【０２４４】
ＹA⊇（ＹB＝ΣＹBｉ）（ただし、ｉ＝１，２，３，・・・）
【０２４５】
上記第１の段階の「ＹB」の集積回路領域における部分集合「ＹBi」を用いて演算処理および情報処理を行った後、「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）からなる全集積回路領域である「ＹB」の集積回路機能のアドレスを解放する。
【０２４６】
次に集積回路機能の設定予定領域にアドレスを指定することにより、「ＹA」の中でアドレスを指定された複数の「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能領域を生成する。このようにして、「ＹC」領域が任意の集積回路領域として作用する空間を生成する第２の段階が行われる。この集積回路機能領域は、次式で表される。
【０２４７】
ＹA⊇（ＹC＝ΣＹCｊ）（ただし、ｊ＝１，２，３，・・・）
【０２４８】
上記第２の段階の「ＹC」の集積回路領域における部分集合「ＹCｊ」を用いて演算処理および情報処理を行った後、「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）からなる全集積回路領域である「ＹC」の集積回路機能のアドレスを解放する。
【０２４９】
次に集積回路機能の設定予定領域にアドレスを指定することにより、「ＹA」の中でアドレスを指定された複数の「ＹDｋ」（ただし、ｋ＝１，２，３，・・・）の集積回路機能領域を生成する。このようにして、「ＹD」領域が任意の集積回路領域として作用する空間を生成する第３の段階が行われる。この集積回路機能領域は、次式で表される。
【０２５０】
ＹA⊇（ＹD＝ΣＹDｋ）（ただし、ｋ＝１，２，３，・・・）
【０２５１】
上記第３の段階の「ＹD」の集積回路領域における部分集合「ＹDｋ」を用いて演算処理および情報処理を行った後、「ＹDｋ」(ただしｋ=１、２、３、・・・)からなる全集積回路領域である「ＹD」の集積回路機能のアドレスを解放する。
【０２５２】
さらに、同様に第４の段階、第５の段階、さらには第ｎの段階(ただしｎ=１、２、３、・・・)とを順に行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間分割して使用できる。
【０２５３】
次に、本発明の第２の集積回路装置の動作方法について、図３６Ｂおよび図３７により、以下に説明する。
【０２５４】
図３６Ｂに示すように、あらかじめアドレスが割り当てられている集積回路の集合「Ｙα」の任意の領域に、アドレスを指定することにより「Ｙα」の部分集合である「Ｙβｉ」（（ただし、ｉ＝１，２，３，・・・）の第１の集積回路機能形成予定領域を生成する。このようにして、「Ｙβｉ」領域が任意の集積回路機能として作用する空間を生成する第１の段階の段階を行う。この第１の集積回路機能形成予定領域は、次式で表される。
【０２５５】
Ｙα⊇（Ｙβ＝ΣＹβｉ）（ただし、ｉ＝１，２，３，・・・）
【０２５６】
上記第１の段階の「Ｙβ」の集積回路機能形成予定領域における部分集合「Ｙβｉ」を用いて演算処理および情報処理を行った後に、アドレスを解放する。アドレスの解放は「Ｙβ」の全集積回路機能形成予定領域でもよいし、もしくは「Ｙβ」の集積回路領域中の一部の「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）に係る集積回路領域でもよい。この段階でアドレスが指定されていない集積回路領域は、図４に示す「Ｙβ」から解放された集積回路領域「Ｙτ」、および「Ｙβ」の補集合の集積回路領域「Ｙδ」から構成される「Ｙτ∪Ｙδ」である。この「Ｙτ∪Ｙδ」の集積回路領域に、新たな集積回路機能形成予定領域「Ｙε」を形成する。「Ｙε」は複数の集積回路機能形成予定領域から構成される。図３６Ｂに示すように、集積回路領域「Ｙε」と、「Ｙβ」から解放されずに残っている「Ｙφ」（ただし、Ｙφ⊆Ｙβ）の集積回路領域とから構成される第２の集積回路機能形成予定領域を生成する。このようにして、「Ｙε∪Ｙφ」の集積回路領域が任意の集積回路機能として作用する空間を生成する第２の段階を行う。この第２の集積回路機能形成予定領域は次式で表すことができる。
【０２５７】
（Ｙε∪Ｙφ＝ΣＹεｊ⊆Ｙα）（ただし、ｊ＝１，２，３，・・・）
【０２５８】
ここで「Ｙε」は、「Ｙβ」の集積回路領域からアドレス解放されずに残っている領域「Ｙφ」と独立に、もしくは連携して演算処理を行う。
上記第２の段階の「Ｙε∪Ｙφ」の集積回路領域における部分集合「Ｙεｊ」を用いて演算処理および情報処理を行った後に、「Ｙε∪Ｙφ」を構成する「Ｙεｊ」のアドレスを解放する。アドレスの解放は「Ｙε∪Ｙφ」の集積回路機能の全集積回路領域でも良いし、もしくは「Ｙε∪Ｙφ」の集積回路領域中の一部の「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）に係る集積回路機能領域でもよい。
【０２５９】
次に、「Ｙε∪Ｙφ」から解放された集積回路領域と、（Ｙε∪Ｙφ）の補集合
の集積回路領域「Ｙη」から構成される集積回路領域「Ｙξ」と、「Ｙε∪Ｙφ」から解放されずに残っている「Ｙγ」（ただし、Ｙγ⊆Ｙε）および「Ｙρ」の集積回路領域（ただし、Ｙρ⊆Ｙβ）から構成される第３の集積回路機能形成予定領域を生成する。このようにして、「Ｙξ∪Ｙγ∪Ｙρ」の集積回路領域が任意の集積回路機能として作用する空間を生成する第３の段階を行う。この第３の集積回路機能形成予定領域は次式で表される。
【０２６０】
（Ｙξ∪Ｙγ∪Ｙρ＝ΣＹξm）⊆Ｙα）（ただし、ｍ＝１，２，３，・・・）
【０２６１】
ここで「Ｙξ」は、「Ｙβ」の集積回路領域からアドレス解放されずに残っている集積回路領域「Ｙφ」および「Ｙε」の集積回路領域からアドレス解放されずに残っている集積回路領域「Ｙγ」と独立に、もしくは連携して演算処理を行う。
【０２６２】
さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを順に行うことにより、任意の集積回路機能として作用する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間分割して使用できる。
【０２６３】
次に、本発明の第３の集積回路装置の動作方法について、図３６Ｃにより、以下に説明する。
【０２６４】
図３６Ｃに示すように、あらかじめアドレスが割り当てられている集積回路の集合「ＹΛ」の任意の集積回路領域に、アドレスを指定することにより「ＹΛ」の集積回路の部分集合である「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の第１の集積回路機能形成予定領域を生成する。このようにして、「ＹΦ」の集積回路領域が任意の集積回路機能として作用する空間を生成する第１の段階を行う。この第１の集積回路形成機能形成予定領域は、次式で表される。
【０２６５】
ＹΛ⊇（ＹΦ＝ΣＹΦｉ）（ただし、ｉ＝１，２，３，・・・）
【０２６６】
上記第１の段階の「ＹΦ」の集積回路領域における部分集合「ＹΦｉ」を用いて演算処理および情報処理を行った後、「ＹΦｉ」（ただし、ｉ=１、２、３、・・・）からなる全集積回路領域である「ＹΦ」の集積回路機能のアドレスを解放する。
【０２６７】
次に集積回路機能の設定予定領域にアドレスを指定することにより「ＹΛ」の中でアドレスを指定された複数の「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能領域を生成する。このようにして、「ＹΨ」の集積回路領域が任意の集積回路機能として作用する空間を生成する第２の段階が行われる。この集積回路機能領域は、次式で表される。
【０２６８】
ＹΛ⊇（ＹΨ＝ΣＹΨｊ）（ただし、ｊ＝１，２，３，・・・）
【０２６９】
上記第２の段階の「ＹΨ」の集積回路領域における部分集合「ＹΨj」を用いて演算処理および情報処理を行った後、「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）からなる全集積回路領域である「ＹΨ」の集積回路機能、もしくは「ＹΨ」の集積回路領域中の、一部の「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）に係る集積回路機能のアドレスを解放する。
【０２７０】
次に、「ＹΨ」から解放された集積回路領域および「ＹΨ」の補集合の集積回路領域「ＹΔ」から構成される集積回路領域「ＹΘ」と、「ＹΨ」から解放されずに残っている「ＹΩ」（ただし、ＹΩ⊆ＹΨ）の集積回路領域から構成される集積回路領域を生成する。このようにして、「ＹΘ∪ＹΩ」の集積回路領域が任意の集積回路機能として作用する空間を生成する第３の段階が行われる。この集積回路機能領域は、次式で表される。
【０２７１】
（ＹΘ∪ＹΩ＝ΣＹΥｋ）⊆ＹΛ（ただし、ｋ＝１，２，３，・・・）
【０２７２】
上記第３の段階の「ＹΥ」の集積回路領域における部分集合「ＹΥｋ」を用いて演算処理および情報処理を行う。
【０２７３】
同様に第４の段階、第５の段階をそれぞれ連続にもしくは交互に適宜繰り返し第ｎの段階（ただし、ｎ＝１，２，３，・・・）を行うことにより、任意の集積回路機能として作用する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間分割して使用できる。
【０２７４】
これら第１から第３の集積回路の動作方法は、それぞれ単独に用いてもよいし、あるいは第１から第３の集積回路装置の動作方法と適宜組み合わせて用いても良い。すなわち、時間の経過Ｔ1、Ｔ2、Ｔ3・・・Ｔmにおいて、任意の経過時間Ｔq（Ｔqにおいてさらに分割された時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnが経過している）において、第１から第３の集積回路の任意の動作方法を用いて良い。あるいは、第１の集積回路の動作方法を、第１から第３の集積回路の動作方法と適宜組み合わせて用いても良い。あるいはまた、第２の集積回路の動作方法を、第１から第３の集積回路の動作方法と適宜組み合わせて用いても良い。あるいはまた、第３の集積回路の動作方法、第１から第３の集積回路の動作方法と適宜組み合わせて用いても良い。
【０２７５】
本発明の第１の集積回路装置は、複数の素子で構成される集積回路装置である。この第１の集積回路装置では、第１の段階で、あらかじめアドレスが割り当てられている素子の集合「Ａ」の任意の領域に、Ａ⊇（Σ＝モＢｉ）（ただし、ｉ＝１，２，３，・・・）で表される、アドレスを指定することにより「Ａ」の部分集合である「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、「Ｂ」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）の任意の回路機能を使用後に、「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「Ｂ」の回路機能のアドレスを解放し、Ａ⊇（Ｃ＝ΣＣｊ）（ただし、ｊ＝１，２，３，・・・）で表される、「Ａ」の部分集合である「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）領域を生成し、「Ｃ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）の全領域である「Ｃ」の回路機能のアドレスを解放し、Ａ⊇（Ｄ＝ΣＤｋ）（ただし、ｋ＝１，２，３，・・・）で表される、「Ａ」の部分集合である「Ｄｋ」（ただし、ｋ＝１，２，３，・・・）領域を生成し、「Ｄ」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ（ただし、ｎ＝１，２，３，・・・）の段階とを行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して機能するものである。
【０２７６】
本発明の第２の集積回路装置は、複数の素子で構成される集積回路装置である。この第２の集積回路装置は、第１の段階で、あらかじめアドレスが割り当てられている素子の集合「α」の任意の領域に、α⊇（β＝Σβｉ）（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「α」の部分集合である「βｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、該「β」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「βｉ」（ただし、ｉ＝１，２，３，・・・） の任意の回路機能を使用後に、「βｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「β」の回路機能、もしくは「β」領域中の一部の「βｉ」（ただし、ｉ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（ε∪φ＝Σλｊ）⊆α（ただし、ｊ＝１，２，３，・・・）で表される、「β」から解放された領域および「β」の補集合の領域「δ」から構成される領域「ε」と、「β」から解放されずに残っている「φ」（ただし、φ⊆β）領域とから構成される領域を生成し、「ε∪φ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「λｊ」（ただし、ｊ＝１，２，３，・・・） の回路機能を使用後に、「λｊ」（ただし、ｊ＝１，２，３，・・・）の全領域である「ε∪φ」の回路機能、もしくは「ε∪φ」領域中の一部の「λｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（ξ∪γ∪ρ＝Σζｋ）⊆α（ただし、ｋ＝１，２，３，・・・）で表される、「ε∪φ」から解放された領域と、（ε∪φ）の補集合の領域「η」から構成される領域「ξ」と「ε∪φ」から解放されずに残っている「γ」（ただし、γ⊆ε）および「ρ」（ただし、ρ⊆β）領域から構成される領域を生成し、「ξ∪γ∪ρ」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ（ただし、ｎ＝１，２，３，・・・）の段階とを行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して機能するものである。
【０２７７】
本発明の第３の集積回路装置は、複数の素子で構成される集積回路装置である。この第３の集積回路装置は、第１の段階で、あらかじめアドレスが割り当てられている素子の集合「Λ」の任意の領域に、Λ⊇（Φ＝ΣΦｉ）（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Λ」の部分集合である「Φｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、該「Φ」領域が任意の回路機能として作用する空間を生成する。次に第１の段階で、「Φｉ」（ただし、ｉ＝１，２，３，・・・） の任意の回路機能を使用後に、「Φｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「Φ」の回路機能のアドレスを解放し、Λ⊇（Ψ＝ΣΨｊ）（ただし、ｊ＝１，２，３，・・・）で表される、「Λ」の部分集合である「Ψｊ」（ただし、ｊ＝１，２，３，・・・）領域を生成し、「Ψ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「Ψｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「Ψｊ」（ただし、ｊ＝１，２，３，・・・）の全領域である「Ψ」の回路機能、もしくは「Ψ」領域中の、一部の「Ψｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（Θ∪Ω＝ΣΥｋ）⊆Λ（ただし、ｋ＝１，２，３，・・・）で表される、「Ψ」から解放された領域および「Ψ」の補集合の領域「Δ」から構成される領域「Θ」と「Ψ」から解放されずに残っている「Ω」（ただし、Ω⊆Ψ）領域とから構成される領域を生成し、「Θ∪Ω」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第２の段階および第３の段階をそれぞれ連続にもしくは交互に適宜繰り返し第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して機能するものである。
【０２７８】
本発明の第４の集積回路装置は、ｘ個の集積回路を備え、ｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、同一の集積回路機能もしくは異なった集積回路機能を具備し、かつ各集積回路間でデータもしくは命令、またはデータおよび命令を交換する集積回路装置である。この第４の集積回路装置は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「ＹA」の任意の集積回路に、（ＹB＝ΣＹBｉ）⊆ＹA（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「ＹA」の部分集合である「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）となる集積回路の集合を生成し、「ＹB」なる集積回路の集合が任意の機能を発現する空間を生成する。次に第２の段階で、「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「ＹB」のアドレスを解放し、（ＹC＝ΣＹCｊ）⊆ＹA（ただし、ｊ＝１，２，３，・・・）で表される「ＹA」の部分集合である「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）なる集積回路の集合を生成し、該「ＹC」なる集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「ＹC」のアドレスを解放し、（ＹD＝ΣＹDｋ）⊆Ａ（ただし、ｋ＝１，２，３，・・・）で表される「ＹA」の部分集合である「ＹDｋ」（ただし、ｋ＝１，２，３，・・・）なる集積回路の集合を生成し、該「ＹD」なる集積回路の集合が任意の集積回路機能を発現する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階とを順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２７９】
加えて上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「Ａ」の任意の領域に、Ａ⊇（Ｂ＝ΣＢｉ）（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Ａ」の部分集合である「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、「Ｂ」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）の任意の回路機能を使用後に、「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「Ｂ」の回路機能のアドレスを解放し、Ａ⊇（Ｃ＝ΣＣｊ）（ただし、ｊ＝１，２，３，・・・）で表される「Ａ」の部分集合である「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）領域を生成し、該「Ｃ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）の全領域である「Ｃ」の回路機能のアドレスを解放し、Ａ⊇（Ｄ＝ΣＤｋ）（ただし、ｋ＝１，２，３，・・・）で表される「Ａ」の部分集合である「Ｄｋ」（ただし、ｋ＝１，２，３，・・・）領域を生成し、「Ｄ」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを順に行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２８０】
本発明の第５の集積回路装置は、ｘ個の集積回路を備えている。このｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「Ｙα」の任意の集積回路に、（Ｙβ＝ΣＹβｉ）⊆Ｙα（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Ｙα」の部分集合である「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）となる集積回路の集合を生成し、「Ｙβ」なる集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第２の段階で、「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「Ｙβ」の集積回路機能のアドレス、もしくは「Ｙβ」の集積回路の集合中一部の「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）に係る集積回路機能のアドレスを解放し、（Ｙε∪Ｙφ＝ΣＹλｊ）⊆Ｙα（ただし、ｊ＝１，２，３，・・・）で表される「Ｙβ」から解放される集積回路の集合および「Ｙβ」の補集合「Ｙδ」から構成される「Ｙε」なる集積回路の集合と、「Ｙβ」から解放されずに残っている集積回路の集合「Ｙφ」（Ｙφ⊆Ｙβ）から構成される集積回路の集合とを生成し、「Ｙε∪Ｙφ」なる集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「Ｙε∪Ｙφ」に係る集積回路機能のアドレス、もしくは「Ｙε∪Ｙφ」なる集積回路の集合中一部の「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）に係る集積回路機能のアドレスを解放し、（Ｙξ∪Ｙγ∪Ｙρ＝ΣＹζｋ）⊆Ｙα（ただし、ｋ＝１，２，３，・・・）で表される「Ｙε∪Ｙφ」から解放された集積回路の集合と、「Ｙε∪Ｙφ」の補集合「Ｙη」から構成される「Ｙξ」なる集積回路の集合と、「Ｙε∪Ｙφ」から解放されずに残っている「Ｙγ」（Ｙγ⊆Ｙε）および「Ｙρ」（Ｙρ⊆Ｙβ）領域から構成される集積回路の集合を生成し、「Ｙξ∪Ｙγ∪Ｙρ」なる集積回路の集合が任意の集積回路の機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階とを順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用されるものである。
【０２８１】
加えて上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「Ａ」の任意の領域に、Ａ⊇（Ｂ＝ΣＢｉ）（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Ａ」の部分集合である「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）領域、「Ｂ」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）の任意の回路機能を使用後に、「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「Ｂ」の回路機能のアドレスを解放し、Ａ⊇（Ｃ＝ΣＣｊ）（ただし、ｊ＝１，２，３，・・・）で表される「Ａ」の部分集合である「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）領域を生成し、「Ｃ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）の全領域である「Ｃ」の回路機能のアドレスを解放し、Ａ⊇（Ｄ＝ΣＤｋ）（ただし、ｋ＝１，２，３，・・・）で表される「Ａ」の部分集合である「Ｄｋ」（ただし、ｋ＝１，２，３，・・・）領域を生成し、「Ｄ」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを順に行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するも
のである。
【０２８２】
本発明の第６の集積回路装置は、ｘ個の集積回路を備えている。このｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「ＹΛ」の任意の集積回路に、（ＹΦ＝ΣＹΦｉ）⊆ＹΛ（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「ＹΛ」の部分集合である「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の集積回路の集合を生成し、「ＹΦ」の集積回路の集合が任意の機能を発現する空間を生成する。次に第２の段階で、「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「ＹΦ」の集積回路機能のアドレスを解放し、（ＹΨ＝ΣＹΨｊ）⊆ＹΛ（ただし、ｊ＝１，２，３，・・・）で表される「ＹΛ」の部分集合である「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路の集合を生成し、「ＹΨ」の集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「ＹΨ」の集積回路機能のアドレス、もしくは「ＹΨ」領域中の一部の「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）に係る機能のアドレスを解放し、（ＹΘ∪ＹΩ＝ΣＹΥｋ）⊆ＹΛ（ただし、ｋ＝１，２，３，・・・）で表される、「ＹΨ」から解放された集積回路の集合および「ＹΨ」の補集合「ＹΔ」から構成される集積回路の集合「ＹΘ」と「ＹΨ」から解放されずに残っている「ＹΩ」（ＹΩ⊆ＹΨ）の集積回路の集合を生成し、「ＹΘ∪ＹΩ」なる集積回路の集合が任意の機能を発現する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階とを順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２８３】
加えて、上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「Ａ」の任意の領域に、Ａ⊇（Ｂ＝ΣＢｉ）（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Ａ」の部分集合である「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）領域、「Ｂ」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）の任意の回路機能を使用後に、「Ｂｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「Ｂ」の回路機能のアドレスを解放し、Ａ⊇（Ｃ＝ΣＣｊ）（ただし、ｊ＝１，２，３，・・・）で表される「Ａ」の部分集合である「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）領域を生成し、「Ｃ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「Ｃｊ」（ただし、ｊ＝１，２，３，・・・）の全領域である「Ｃ」の回路機能のアドレスを解放し、Ａ⊇（Ｄ＝ΣＤｋ）（ただし、ｋ＝１，２，３，・・・）で表される「Ａ」の部分集合である「Ｄｋ」（ただし、ｋ＝１，２，３，・・・）領域を生成し、「Ｄ」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを順に行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２８４】
本発明の第７の集積回路装置は、ｘ個の集積回路を備え、ｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、同一の集積回路機能もしくは異なった集積回路機能を具備し、かつ各集積回路間でデータもしくは命令、またはデータおよび命令を交換する集積回路装置である。この第７の集積回路装置は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「ＹA」の任意の集積回路に、（ＹB＝ΣＹBｉ）⊆ＹA（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「ＹA」の部分集合である「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）となる集積回路の集合を生成し、「ＹB」なる集積回路の集合が任意の機能を発現する空間を生成する。次に第２の段階で、「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「ＹB」のアドレスを解放し、（ＹC＝ΣＹCｊ）⊆ＹA（ただし、ｊ＝１，２，３，・・・）で表される「ＹA」の部分集合である「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）なる集積回路の集合を生成し、該「ＹC」なる集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「ＹC」のアドレスを解放し、（ＹD＝ΣＹDｋ）⊆Ａ（ただし、ｋ＝１，２，３，・・・）で表される「ＹA」の部分集合である「ＹDｋ」（ただし、ｋ＝１，２，３，・・・）なる集積回路の集合を生成し、該「ＹD」なる集積回路の集合が任意の集積回路機能を発現する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階とを順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用されるものである。
【０２８５】
加えて、上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「α」の任意の領域に、（β＝Σβｉ）⊆α（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「α」の部分集合である「βｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、「β」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「βｉ」（ただし、ｉ＝１，２，３，・・・）領域の任意の回路機能を使用後に、「βｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「β」領域の回路機能、もしくは「β」領域中の一部の「βｉ」（ただし、ｉ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（ε∪φ＝Σλｊ）⊆α（ただし、ｊ＝１，２，３，・・・）で表される、「β」から解放された領域および「β」の補集合の「δ」領域から構成される「ε」領域と、「β」から解放されずに残っている「φ」（φ⊆β）領域とから構成される領域を生成し、「ε∪φ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「λj」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「λj」（ただし、ｊ＝１，２，３，・・・）の全領域である「ε∪φ」の回路機能、もしくは「ε∪φ」領域中の一部の「λｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（ξ∪γ∪ρ＝Σζｋ）⊆α（ただし、ｋ＝１，２，３，・・・）で表される、「ε∪φ」から解放された領域と、（ε∪φ）の補集合の「η」領域から構成される「ξ」領域と、「ε∪φ」から解放されずに残っている「γ」（ただし、γ⊆ε）領域と、「ρ」（ただし、ρ⊆β）領域とから構成される領域を生成し、「ξ∪γ∪ρ」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを順に行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２８６】
本発明の第８の集積回路装置は、ｘ個の集積回路を備えている。このｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「Ｙα」の任意の集積回路に、（Ｙβ＝ΣＹβｉ）⊆Ｙα（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Ｙα」の部分集合である「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）なる集積回路の集合を生成し、「Ｙβ」なる集積回路の集合が任意の機能を発現する空間を生成する。次に第２の段階で、「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「Ｙβ」の集積回路機能のアドレス、もしくは「Ｙβ」の集積回路の集合中一部の「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）に係る集積回路機能のアドレスを解放し、（Ｙε∪Ｙφ＝ΣＹλｊ）⊆Ｙα（ただし、ｊ＝１，２，３，・・・）で表される「Ｙβ」から解放された集積回路の集合および「Ｙβ」の補集合「Ｙδ」から構成される「Ｙε」なる集積回路の集合と、「Ｙβ」から解放されずに残っている「Ｙφ」（ただし、Ｙφ⊆Ｙβ）の集積回路の集合から構成される集積回路の集合を生成し、「Ｙε∪Ｙφ」の集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「Ｙε∪Ｙφ」に係る集積回路機能のアドレス、もしくは「Ｙε∪Ｙφ」なる集積回路の集合中一部の「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）に係る集積回路機能のアドレスを解放し、（Ｙξ∪Ｙγ∪Ｙρ＝ΣＹζｋ）⊆Ｙα（ただし、ｋ＝１，２，３，・・・）で表される「Ｙε∪Ｙφ」から解放された集積回路の集合と、「Ｙε∪Ｙφ」の補集合「Ｙη」から構成される「Ｙξ」なる集積回路の集合と、「Ｙε∪Ｙφ」から解放されずに残っている「Ｙγ」（ただし、Ｙγ⊆Ｙε）および「Ｙρ」（ただし、Ｙρ⊆Ｙβ）なる集積回路の集合を生成し、「Ｙξ∪Ｙγ∪Ｙρ」の集積回路の集合が任意の集積回路の機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階を順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用されるものである。
【０２８７】
加えて、上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「α」の任意の領域に、（β＝Σβｉ）⊆α（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「α」の部分集合である「βｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、「β」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「βｉ」（ただし、ｉ＝１，２，３，・・・）領域の任意の回路機能を使用後に、「βｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「β」領域の回路機能、もしくは「β」領域中の一部の「βｉ」（ただし、ｉ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（ε∪φ＝Σλｊ）⊆α（ただし、ｊ＝１，２，３，・・・）で表される、「β」から解放された領域および「β」の補集合の「δ」領域から構成される「ε」領域と、「β」から解放されずに残っている「φ」（φ⊆β）領域とから構成される領域を生成し、「ε∪φ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「λj」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「λj」（ただし、ｊ＝１，２，３，・・・）の全領域である「ε∪φ」の回路機能、もしくは「ε∪φ」領域中の一部の「λｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（ξ∪γ∪ρ＝Σζｋ）⊆α（ただし、ｋ＝１，２，３，・・・）で表される、「ε∪φ」から解放された領域と、（ε∪φ）の補集合の「η」領域から構成される「ξ」領域と、「ε∪φ」から解放されずに残っている「γ」（ただし、γ⊆ε）領域と、「ρ」（ただし、ρ⊆β）領域とから構成される領域を生成し、「ξ∪γ∪ρ」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを順に行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２８８】
本発明の第９の集積回路装置は、ｘ個の集積回路を備えている。このｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「ＹΛ」の任意の集積回路に、（ＹΦ＝ΣＹΦｉ）⊆ＹΛ（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「ＹΛ」の部分集合である「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の集積回路の集合を生成し、「ＹΦ」の集積回路の集合が任意の機能を発現する空間を生成する。次に第２の段階で、「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「ＹΦ」の集積回路機能のアドレスを解放し、（ＹΨ＝ΣＹΨｊ）⊆ＹΛ（ただし、ｊ＝１，２，３，・・・）で表される「ＹΛ」の部分集合である「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路の集合を生成し、「ＹΨ」の集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「ＹΨ」の集積回路機能のアドレス、もしくは「ＹΨ」領域中の一部の「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）に係る機能のアドレスを解放し、（ＹΘ∪ＹΩ＝ΣＹΥｋ）⊆ＹΛ（ただし、ｋ＝１，２，３，・・・）で表される、「ＹΨ」から解放された集積回路の集合および「ＹΨ」の補集合「ＹΔ」から構成される集積回路の集合「ＹΘ」と「ＹΨ」から解放されずに残っている「ＹΩ」（ＹΩ⊆ＹΨ）の集積回路の集合を生成し、「ＹΘ∪ＹΩ」なる集積回路の集合が任意の機能を発現する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階とを順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用されるものである。
【０２８９】
加えて、上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「α」の任意の領域に、（β＝Σβｉ）⊆α（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「α」の部分集合である「βｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、「β」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「βｉ」（ただし、ｉ＝１，２，３，・・・）領域の任意の回路機能を使用後に、「βｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「β」領域の回路機能、もしくは「β」領域中の一部の「βｉ」（ただし、ｉ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（ε∪φ＝Σλｊ）⊆α（ただし、ｊ＝１，２，３，・・・）で表される、「β」から解放された領域および「β」の補集合の「δ」領域から構成される「ε」領域と、「β」から解放されずに残っている「φ」（φ⊆β）領域とから構成される領域を生成し、「ε∪φ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「λj」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「λj」（ただし、ｊ＝１，２，３，・・・）の全領域である「ε∪φ」の回路機能、もしくは「ε∪φ」領域中の一部の「λｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（ξ∪γ∪ρ＝Σζｋ）⊆α（ただし、ｋ＝１，２，３，・・・）で表される、「ε∪φ」から解放された領域と、（ε∪φ）の補集合の「η」領域から構成される「ξ」領域と、「ε∪φ」から解放されずに残っている「γ」（ただし、γ⊆ε）領域と、「ρ」（ただし、ρ⊆β）領域とから構成される領域を生成し、「ξ∪γ∪ρ」領域が任意の回路機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを順に行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２９０】
本発明の第１０の集積回路装置は、ｘ個の集積回路を備え、ｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、同一の集積回路機能もしくは異なった集積回路機能を具備し、かつ各集積回路間でデータもしくは命令、またはデータおよび命令を交換する集積回路装置である。この第１０の集積回路装置は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「ＹA」の任意の集積回路に、（ＹB＝ΣＹBｉ）⊆ＹA（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「ＹA」の部分集合である「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）となる集積回路の集合を生成し、「ＹB」なる集積回路の集合が任意の機能を発現する空間を生成する。
次に第２の段階で、「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「ＹBｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「ＹB」のアドレスを解放し、（ＹC＝ΣＹCｊ）⊆ＹA（ただし、ｊ＝１，２，３，・・・）で表される「ＹA」の部分集合である「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）なる集積回路の集合を生成し、該「ＹC」なる集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「ＹCｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「ＹC」のアドレスを解放し、（ＹD＝ΣＹDｋ）⊆Ａ（ただし、ｋ＝１，２，３，・・・）で表される「ＹA」の部分集合である「ＹDｋ」（ただし、ｋ＝１，２，３，・・・）なる集積回路の集合を生成し、該「ＹD」なる集積回路の集合が任意の集積回路機能を発現する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階とを順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２９１】
加えて、上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「Λ」の任意の領域に、Λ⊇（Φ＝ΣΦｉ）（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Λ」の部分集合である「Φｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、「Φ」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「Φｉ」（ただし、ｉ＝１，２，３，・・・）の任意の回路機能を使用後に、「Φｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「Φ」の回路機能のアドレスを解放し、Λ⊇（Ψ＝ΣΨｊ）（ただし、ｊ＝１，２，３，・・・）で表される「Λ」の部分集合である「Ψｊ」（ただし、ｊ＝１，２，３，・・・）領域を生成し、「Ψ」領域が任意の回路機能として作用する空間を生成する第２の段階と、
「Ψｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「Ψj」（ただし、ｊ＝１，２，３，・・・）の全領域である「Ψ」の回路機能、もしくは「Ψ」領域中の一部の「Ψｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（Θ∪Ω＝ΣΥｋ）⊆Λ（ただし、ｋ＝１，２，３，・・・）で表される、「Ψ」から解放された領域および「Ψ」の補集合の領域「Δ」から構成される領域「Θ」と「Ψ」から解放されずに残っている「Ω」（Ω⊆Ψ）領域から構成される領域を生成し、「Θ∪Ω」領域が任意の回路機能として作用する空間を生成する。同様に第２の段階および第３の段階をそれぞれ連続にもしくは交互に適宜繰り返し第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２９２】
本発明の第１１の集積回路装置は、ｘ個の集積回路を備えている。このｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「Ｙα」の任意の集積回路に、（Ｙβ＝ΣＹβｉ）⊆Ｙα（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Ｙα」の部分集合である「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）なる集積回路の集合を生成し、「Ｙβ」なる集積回路の集合が任意の機能を発現する空間を生成する。次に第２の段階で、「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「Ｙβ」の集積回路機能のアドレス、もしくは「Ｙβ」の集積回路の集合中一部の「Ｙβｉ」（ただし、ｉ＝１，２，３，・・・）に係る集積回路機能のアドレスを解放し、（Ｙε∪Ｙφ＝ΣＹλｊ）⊆Ｙα（ただし、ｊ＝１，２，３，・・・）で表される「Ｙβ」から解放された集積回路の集合および「Ｙβ」の補集合「Ｙδ」から構成される「Ｙε」なる集積回路の集合と、「Ｙβ」から解放されずに残っている「Ｙφ」（ただし、Ｙφ⊆Ｙβ）の集積回路の集合から構成される集積回路の集合を生成し、「Ｙε∪Ｙφ」の集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「Ｙε∪Ｙφ」に係る集積回路機能のアドレス、もしくは「Ｙε∪Ｙφ」なる集積回路の集合中一部の「Ｙλｊ」（ただし、ｊ＝１，２，３，・・・）に係る集積回路機能のアドレスを解放し、（Ｙξ∪Ｙγ∪Ｙρ＝ΣＹζｋ）⊆Ｙα（ただし、ｋ＝１，２，３，・・・）で表される「Ｙε∪Ｙφ」から解放された集積回路の集合と、「Ｙε∪Ｙφ」の補集合「Ｙη」から構成される「Ｙξ」なる集積回路の集合と、「Ｙε∪Ｙφ」から解放されずに残っている「Ｙγ」（ただし、Ｙγ⊆Ｙε）および「Ｙρ」（ただし、Ｙρ⊆Ｙβ）なる集積回路の集合を生成し、「Ｙξ∪Ｙγ∪Ｙρ」の集積回路の集合が任意の集積回路の機能として作用する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階を順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２９３】
加えて、上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「Λ」の任意の領域に、Λ⊇（Φ＝ΣΦｉ）（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Λ」の部分集合である「Φｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、「Φ」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「Φｉ」（ただし、ｉ＝１，２，３，・・・）の任意の回路機能を使用後に、「Φｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「Φ」の回路機能のアドレスを解放し、Λ⊇（Ψ＝ΣΨｊ）（ただし、ｊ＝１，２，３，・・・）で表される「Λ」の部分集合である「Ψｊ」（ただし、ｊ＝１，２，３，・・・）領域を生成し、「Ψ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「Ψｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「Ψj」（ただし、ｊ＝１，２，３，・・・）の全領域である「Ψ」の回路機能、もしくは「Ψ」領域中の一部の「Ψｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（Θ∪Ω＝ΣΥｋ）⊆Λ（ただし、ｋ＝１，２，３，・・・）で表される、「Ψ」から解放された領域および「Ψ」の補集合の領域「Δ」から構成される領域「Θ」と「Ψ」から解放されずに残っている「Ω」（Ω⊆Ψ）領域から構成される領域を生成し、「Θ∪Ω」領域が任意の回路機能として作用する空間を生成する。同様に第２の段階および第３の段階をそれぞれ連続にもしくは交互に適宜繰り返し第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２９４】
本発明の第１２の集積回路装置は、ｘ個の集積回路を備えている。このｘ個の集積回路のうちｙ番目（１≦ｙ≦ｘ）の集積回路は、第１の段階で、あらかじめ個々の集積回路にアドレスが割り当てられている集積回路の集合「ＹΛ」の任意の集積回路に、（ＹΦ＝ΣＹΦｉ）⊆ＹΛ（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「ＹΛ」の部分集合である「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の集積回路の集合を生成し、「ＹΦ」の集積回路の集合が任意の機能を発現する空間を生成する。次に第２の段階で、「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の任意の集積回路機能を使用後に、「ＹΦｉ」（ただし、ｉ＝１，２，３，・・・）の全集積回路の集合である「ＹΦ」の集積回路機能のアドレスを解放し、（ＹΨ＝ΣＹΨｊ）⊆ＹΛ（ただし、ｊ＝１，２，３，・・・）で表される「ＹΛ」の部分集合である「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路の集合を生成し、「ＹΨ」の集積回路の集合が任意の集積回路機能を発現する空間を生成する。次に第３の段階で、「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の集積回路機能を使用後に、「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）の全集積回路の集合である「ＹΨ」の集積回路機能のアドレス、もしくは「ＹΨ」領域中の一部の「ＹΨｊ」（ただし、ｊ＝１，２，３，・・・）に係る機能のアドレスを解放し、（ＹΘ∪ＹΩ＝ΣＹΥｋ）⊆ＹΛ（ただし、ｋ＝１，２，３，・・・）で表される、「ＹΨ」から解放された集積回路の集合および「ＹΨ」の補集合「ＹΔ」から構成される集積回路の集合「ＹΘ」と「ＹΨ」から解放されずに残っている「ＹΩ」（ＹΩ⊆ＹΨ）の集積回路の集合を生成し、「ＹΘ∪ＹΩ」なる集積回路の集合が任意の機能を発現する空間を生成する。さらに、同様に第４の段階、第５の段階、さらには第ｎ回（ただし、ｎ＝１，２，３，・・・）の段階とを順に行うことにより、任意の集積回路の機能を発現する空間を次々に生成および解放を繰り返すことによって、集積回路の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２９５】
加えて、上記集積回路は、複数の素子で構成され、第１の段階で、あらかじめアドレスが割り当てられている前記集積回路の素子の集合「Λ」の任意の領域に、Λ⊇（Φ＝ΣΦｉ）（ただし、ｉ＝１，２，３，・・・）で表されるアドレスを指定することにより「Λ」の部分集合である「Φｉ」（ただし、ｉ＝１，２，３，・・・）領域を生成し、「Φ」領域が任意の回路機能として作用する空間を生成する。次に第２の段階で、「Φｉ」（ただし、ｉ＝１，２，３，・・・）の任意の回路機能を使用後に、「Φｉ」（ただし、ｉ＝１，２，３，・・・）の全領域である「Φ」の回路機能のアドレスを解放し、Λ⊇（Ψ＝ΣΨｊ）（ただし、ｊ＝１，２，３，・・・）で表される「Λ」の部分集合である「Ψｊ」（ただし、ｊ＝１，２，３，・・・）領域を生成し、「Ψ」領域が任意の回路機能として作用する空間を生成する。次に第３の段階で、「Ψｊ」（ただし、ｊ＝１，２，３，・・・）の回路機能を使用後に、「Ψj」（ただし、ｊ＝１，２，３，・・・）の全領域である「Ψ」の回路機能、もしくは「Ψ」領域中の一部の「Ψｊ」（ただし、ｊ＝１，２，３，・・・）に係る回路機能のアドレスを解放し、（Θ∪Ω＝ΣΥｋ）⊆Λ（ただし、ｋ＝１，２，３，・・・）で表される、「Ψ」から解放された領域および「Ψ」の補集合の領域「Δ」から構成される領域「Θ」と「Ψ」から解放されずに残っている「Ω」（Ω⊆Ψ）領域から構成される領域を生成し、「Θ∪Ω」領域が任意の回路機能として作用する空間を生成する。同様に第２の段階および第３の段階をそれぞれ連続にもしくは交互に適宜繰り返し第ｎの段階（ただし、ｎ＝１，２，３，・・・）とを行うことにより、任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって、素子の機能を時間的に分割かつ空間的に分割して使用するものである。
【０２９６】
以上述べた第１から第１２の集積回路装置は、例えば図５に示すｎ層からなる積層された３次元集積回路装置によって実現できる。この３次元集積回路装置は、第１層から第ｎ層のそれぞれの層を集積回路のひとつの集合としてもよいし、第１層から第ｎ層のうち、任意のｙ層を任意の数の領域に分割し、分割された領域のひとつを集積回路のひとつの集合としてもよい。また、上記各集積回路は、画像演算処理機能、画像描画処理機能、音声処理機能等のシステム集積回路、およびメモリ機能から構成されている。メモリ回路機能は、キャッシュメモリ機能、1次キャッシュメモリ機能、２次キャッシュメモリ機能、バッファメモリ機能、メインメモリ機能、不揮発性メモリ機能、依存関係解決のためのデータ一時格納機能および依存関係解決のための命令一時格納機能のうちの少なくとも１種の機能から構成されている。
【０２９７】
他方、従来のメモリ回路では、一般に、プログラム実行中に、必要に応じてメモリ空間を確保し、必要が無くなればメモリ空間を解放することが行われている。これら機能は、データを書き込んだりデータを読み込んだりすることができる記憶領域を適宜設定することに対応する。従来技術では、メモリ回路にアドレスが割り当てられている。他方、メモリ回路以外の機能素子である論理回路にアドレスを割り当てることは、２次元構造の集積回路を用いているために不可能である。したがって、論理回路および論理回路を用いた機能は機能別に空間的にのみ分割されている。上記説明した第４〜第６の集積回路装置の動作方法では、従来技術のように論理回路および論理回路を用いた機能自体にアドレスが割り当てられることはなく、論理回路の機能は、時間（クロック進行）とともに動的にアドレスを確保し、かつ解放し、これを繰り返す。これによって、集積回路装置の構造を３次元立体構造として、論理機能やメモリ機能を実現するための空間体積を著しく増大させることが可能になる。
【図面の簡単な説明】
【０２９８】
【図１】本発明の半導体集積回路装置の構成の概要を示す斜視図である。
【図２】図１に図解した半導体集積回路装置の部分拡大図である。
【図３】図１および図２に図解した半導体集積回路装置を構成するための磁気抵抗効果素子を用いた接続素子の配置を示す図である。
【図４】図１および図２に図解した半導体集積回路装置を構成するための磁気抵抗効果素子を用いた接続素子の配置を示す図である。
【図５】図１および図２に図解した半導体集積回路装置を構成するための磁気抵抗効果素子を用いた接続素子の配置を示す図である。
【図６】図１および図２に図解した半導体集積回路装置を構成するための磁気抵抗効果素子を用いた接続素子の配置を示す図である。
【図７】図１および図２に図解した半導体集積回路装置を構成するための磁気抵抗効果素子を用いた接続素子の配置を示す図である。
【図８】図１および図２に図解した半導体集積回路装置を構成するための磁気抵抗効果素子を用いた接続素子の配置を示す図である。
【図９】図１および図２に図解した半導体集積回路装置を構成するための磁気抵抗効果素子を用いた接続素子の配置を示す図である。
【図１０】図１および図２に図解した半導体集積回路装置を構成するための磁気抵抗効果素子を用いた接続素子の配置を示す図である。
【図１１Ａ】本発明による回路構成の１例として、ＮＯＴ回路の構成およびその動作を示す図である。
【図１１Ｂ】本発明による回路構成の１例として、ＮＯＴ回路の構成およびその動作を示す図である。
【図１１Ｃ】本発明による回路構成の１例として、ＮＯＴ回路の構成およびその動作を示す図である。
【図１２】図１１Ａ〜１１Ｃに図解したＮＯＴ回路の回路素子および接続素子の状態を示す図表である。
【図１３Ａ】本発明による回路構成の１例として、ＡＮＤ回路の構成およびその動作を示す図である。
【図１３Ｂ】本発明による回路構成の１例として、ＡＮＤ回路の構成およびその動作を示す図である。
【図１３Ｃ】本発明による回路構成の１例として、ＡＮＤ回路の構成およびその動作を示す図である。
【図１３Ｄ】本発明による回路構成の１例として、ＡＮＤ回路の構成およびその動作を示す図である。
【図１３Ｅ】本発明による回路構成の１例として、ＡＮＤ回路の構成およびその動作を示す図である。
【図１４】図１３Ａ〜１３Ｅに図解したＡＮＤ回路の回路素子および接続素子の状態を示す図表である。
【図１５Ａ】本発明による回路構成の１例として、ＯＲ回路の構成およびその動作を示す図である。
【図１５Ｂ】本発明による回路構成の１例として、ＯＲ回路の構成およびその動作を示す図である。
【図１５Ｃ】本発明による回路構成の１例として、ＯＲ回路の構成およびその動作を示す図である。
【図１５Ｄ】本発明による回路構成の１例として、ＯＲ回路の構成およびその動作を示す図である。
【図１５Ｅ】本発明による回路構成の１例として、ＯＲ回路の構成およびその動作を示す図である。
【図１６】図１５Ａ〜１５Ｅに図解したＯＲ回路の回路素子および接続素子の状態を示す図表である。
【図１７Ａ】本発明による回路構成の１例として、ＮＡＮＤ回路の構成およびその動作を示す図である。
【図１７Ｂ】本発明による回路構成の１例として、ＮＡＮＤ回路の構成およびその動作を示す図である。
【図１７Ｃ】本発明による回路構成の１例として、ＮＡＮＤ回路の構成およびその動作を示す図である。
【図１７Ｄ】本発明による回路構成の１例として、ＮＡＮＤ回路の構成およびその動作を示す図である。
【図１７Ｅ】本発明による回路構成の１例として、ＮＡＮＤ回路の構成およびその動作を示す図である。
【図１８】図１７Ａ〜１７Ｅに図解したＮＡＮＤ回路の回路素子および接続素子の状態を示す図表である。
【図１９Ａ】本発明による回路構成の１例として、ＮＯＲ回路の構成およびその動作を示す図である。
【図１９Ｂ】本発明による回路構成の１例として、ＮＯＲ回路の構成およびその動作を示す図である。
【図１９Ｃ】本発明による回路構成の１例として、ＮＯＲ回路の構成およびその動作を示す図である。
【図１９Ｄ】本発明による回路構成の１例として、ＮＯＲ回路の構成およびその動作を示す図である。
【図１９Ｅ】本発明による回路構成の１例として、ＮＯＲ回路の構成およびその動作を示す図である。
【図２０】図１９Ａ〜１９Ｅに図解したＮＯＲ回路の回路素子および接続素子の状態を示す図表である。
【図２１Ａ】本発明による回路構成の１例として、排他的論理和（ＥＸＯＲ）回路の構成およびその動作を示す図である。
【図２１Ｂ】本発明による回路構成の１例として、排他的論理和（ＥＸＯＲ）回路の構成およびその動作を示す図である。
【図２１Ｃ】本発明による回路構成の１例として、排他的論理和（ＥＸＯＲ）回路の構成およびその動作を示す図である。
【図２１Ｄ】本発明による回路構成の１例として、排他的論理和（ＥＸＯＲ）回路の構成およびその動作を示す図である。
【図２１Ｅ】本発明による回路構成の１例として、排他的論理和（ＥＸＯＲ）回路の構成およびその動作を示す図である。
【図２２】図２１Ａ〜２１Ｅに図解したＥＸＯＲ回路の回路素子および接続素子の状態を示す図表である。
【図２３Ａ】本発明による回路構成の１例として、Ｉｎｃｌｕｓｉｖｅ−ＡＮＤ回路の構成およびその動作を示す図である。
【図２３Ｂ】本発明による回路構成の１例として、Ｉｎｃｌｕｓｉｖｅ−ＡＮＤ回路の構成およびその動作を示す図である。
【図２３Ｃ】本発明による回路構成の１例として、Ｉｎｃｌｕｓｉｖｅ−ＡＮＤ回路の構成およびその動作を示す図である。
【図２３Ｄ】本発明による回路構成の１例として、Ｉｎｃｌｕｓｉｖｅ−ＡＮＤ回路の構成およびその動作を示す図である。
【図２３Ｅ】本発明による回路構成の１例として、Ｉｎｃｌｕｓｉｖｅ−ＡＮＤ回路の構成およびその動作を示す図である。
【図２４】図２３Ａ〜２３Ｅに図解したＩｎｃｌｕｓｉｖｅ−ＡＮＤ回路の回路素子および接続素子の状態を示す図表である。
【図２５Ａ】本発明による回路構成の１例として、半加算器（ハーフアダー回路）の構成およびその動作を示す図である。
【図２５Ｂ】本発明による回路構成の１例として、半加算器（ハーフアダー回路）の構成およびその動作を示す図である。
【図２５Ｃ】本発明による回路構成の１例として、半加算器（ハーフアダー回路）の構成およびその動作を示す図である。
【図２５Ｄ】本発明による回路構成の１例として、半加算器（ハーフアダー回路）の構成およびその動作を示す図である。
【図２５Ｅ】本発明による回路構成の１例として、半加算器（ハーフアダー回路）の構成およびその動作を示す図である。
【図２６】図２５Ａ〜２５Ｅに図解した半加算器の回路素子および接続素子の状態を示す図表である。
【図２７Ａ】本発明による回路構成の１例として、メモリ回路の構成およびその動作を示す図である。
【図２７Ｂ】本発明による回路構成の１例として、メモリ回路の構成およびその動作を示す図である。
【図２７Ｃ】本発明による回路構成の１例として、メモリ回路の構成およびその動作を示す図である。
【図２８】図２７Ａ〜２７Ｃに図解したメモリ回路の回路素子および接続素子の状態を示す図表である。
【図２９Ａ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図２９Ｂ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図２９Ｃ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図２９Ｄ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図２９Ｅ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図２９Ｆ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図２９Ｇ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図２９Ｈ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図２９Ｉ】本発明の第１実施の形態として、回路素子および接続素子に磁気抵抗効果素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３０】図２９Ａ〜図２９Ｉに図解した半導体集積回路装置の製造方法によって製造された半導体集積回路装置の構成の概念を図解した図である。
【図３１】本発明の半導体集積回路装置のおける回路素子の動作特性を図解したグラフである。
【図３２Ａ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３２Ｂ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３２Ｃ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３２Ｄ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３２Ｅ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３２Ｆ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３２Ｇ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３２Ｈ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３２Ｉ】本発明の第２実施の形態として、回路素子および接続素子に抵抗制御素子を用いた場合の半導体集積回路装置を製造する方法を図解した図である。
【図３３】図３２Ａ〜図３２Ｉに図解した半導体集積回路装置の製造方法によって製造された半導体集積回路装置の構成の概念を図解した図である。
【図３４Ａ】本発明の第１形態としての、半導体集積回路装置における回路構成および使用態様を説明する図である。
【図３４Ｂ】本発明の第１形態としての、半導体集積回路装置における回路構成および使用態様を説明する図である。
【図３４Ｃ】本発明の第１形態としての、半導体集積回路装置における回路構成および使用態様を説明する図である。
【図３５】本発明の第２形態としての、半導体集積回路装置における回路構成および使用態様を説明する図である。
【図３６Ａ】本発明の第３形態としての、半導体集積回路装置における回路構成および使用態様を説明する図である。
【図３６Ｂ】本発明の第３形態としての、半導体集積回路装置における回路構成および使用態様を説明する図である。
【図３６Ｃ】本発明の第３形態としての、半導体集積回路装置における回路構成および使用態様を説明する図である。
【図３７】本発明の第４形態としての、半導体集積回路装置における回路構成および使用態様を説明する図である。
【図３８】本発明の第１〜４形態における、半導体集積回路装置における回路構成および使用態様を説明する図である。
【符号の説明】
【０２９９】
ＤＲ・・分割された領域
１１・・電源線（＋Ｖ）
１２・・電源線（−Ｖ）
２１・・垂直接続素子
３１・・水平接続素子
４１・・信号電流経路
４２・・磁気抵抗効果素子磁界反転下部信号線電流経路
４３・・磁気抵抗効果素子磁界反転上部信号線電流経路
ＰＬ１（＋Ｖ）・・第１層電源線（＋Ｖ）
ＰＬ１（−Ｖ）・・第１層電源線（−Ｖ）
ＭＲ１・・第１段垂直接続素子
ＭＲ２・・第２段垂直接続素子
ＳＬ２・・第２層・磁気抵抗効果素子磁界反転下部信号線電流経路
ＳＬ３・・第３層・磁気抵抗効果素子磁界反転上部信号線電流経路
ＳＬ４・・第４層・磁気抵抗効果素子磁界反転下部信号線電流経路
ＳＬ５・・第５層・磁気抵抗効果素子磁界反転上部信号線電流経路
１ＬＣ・・垂直接続素子・水平接続素子ローカル接続配線
ＳＬ６−２・・第６層第２段・磁気抵抗効果素子磁界反転下部信号線電流経路
ＳＬ７−２・・第７層第２段・磁気抵抗効果素子磁界反転上部信号線電流経路
１１１・・半導体基板
１１２・・ウェル
１２０・・周辺回路領域
１２１・・トランジスタ
１２２・・ソース
１２３・・ドレイン
１２５・・ゲート
１３２・・コンタクトホール（ビアホール）
１３３・・プラグ
１３５・・トランジスタの配線
１３７・・電源供給線
１４１・・層間絶縁膜
１４３・・磁界反転用制御線
１４５・・コンタクトホール（ビアホール）
１５０・・メモリ機能領域
１５１・・磁気抵抗効果磁界スイッチング素子
（磁気抵抗効果素子）
（磁界反転機能層）
１６１・・層間絶縁膜
１６３・・プラグ
１７１・・第２の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図１９Ｅ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２５Ｅ】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図２９Ｄ】
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【図２９Ｅ】
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【図２９Ｆ】
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【図２９Ｇ】
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【図２９Ｈ】
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【図２９Ｉ】
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【図３０】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図３２Ｄ】
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【図３２Ｅ】
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【図３２Ｆ】
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【図３２Ｇ】
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【図３２Ｈ】
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【図３２Ｉ】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図３４Ｃ】
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【図３５】
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【図３６Ａ】
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【図３６Ｂ】
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【図３６Ｃ】
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【図３７】
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【図３８】
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