(57)【特許請求の範囲】
【請求項１】
液晶パネルの走査線の線順次の走査ごとに、液晶パネルのデータ線に対応するｋビットのデータ信号を、Ｄ／Ａコンバータにより２のｋ乗階調数の階調電圧のうちの所望の階調電圧に、コモン電圧に対して正極性および負極性を交互にして変換し、ボルテージフォロア出力回路により駆動能力を上げて、前記データ線に出力することにより、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動方法において、
ｎ番目の走査に対応する前記データ信号とｎ＋１番目の走査に対応するデータ信号とを論理処理し、この結果に応じて、前記ｎ＋１番目の走査時の前記ボルテージフォロア出力回路のスルーレートを切り替えることを特徴とする液晶表示装置の駆動方法。
【請求項２】
前記論理処理が、前記ｋビットの上位ｘビットで行われることを特徴とする請求項１記載の液晶表示装置の駆動方法。
【請求項３】
液晶パネルの走査線の線順次の走査ごとに、液晶パネルのデータ線に対応して、ｋビットのデータ信号を２のｋ乗階調数の階調電圧のうちの１つの階調電圧に変換し、コモン電圧に対して正極性と負極性で交互に出力するＤ／Ａコンバータと、この変換された階調電圧を駆動能力を上げて前記データ線に出力するボルテージフォロア出力回路とを具備して、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動装置において、
前記データ信号のうちｎ番目の走査に対応するデータ信号とｎ＋１番目の走査に対応するデータ信号とを供給することにより、前記ｎ＋１番目の走査時に、前記ボルテージフォロア出力回路のスルーレートを切り替えるスルーレート制御回路を有することを特徴とする液晶表示装置の駆動装置。
【請求項４】
前記スルーレート制御回路は、前記ｋビットのデータ信号のうち上位ｘビットのデータ信号が供給されることを特徴とする請求項３記載の液晶表示装置の駆動装置。
【請求項５】
前記スルーレート制御回路は、前記データ線に対応して、論理処理部を有することを特徴とする請求項３記載の液晶表示装置の駆動装置。
【請求項６】
前記ボルテージフォロア出力回路は、前記データ線に対応して、ボルテージフォロア接続の演算増幅器を有し、この演算増幅器の差動段に含まれ、バイアス回路のトランジスタとミラー接続されるトランジスタのミラー比が、前記スルーレート制御回路により切り替えられることを特徴とする請求項３記載の液晶表示装置の駆動装置。
【請求項７】
液晶パネルのデータ線に対応してシリアル／パラレル変換されたｋビットのデータ信号をラッチ信号の立ち上がりエッジで出力する第１ラッチと、
第１ラッチから出力されたｋビットのデータ信号を２のｋ乗階調数の階調電圧のうちの１つの階調電圧に変換し、コモン電圧に対して正極性と負極性で交互に出力するＤ／Ａコンバータと、
Ｄ／Ａコンバータからの出力を駆動能力を上げて前記データ線に出力するボルテージフォロア出力回路と、
前記第１ラッチから出力されたｋビットのデータ信号のうち上位ｘビットのデータ信号をラッチ信号の立ちあがりエッジで出力する第２ラッチと、
前記上位ｘビットのデータ信号について、前記第１ラッチから出力されたｎ＋１番目の走査に対応するデータ信号と、前記第２ラッチから出力されたｎ番目の走査に対応するデータ信号とを論理処理し、この結果に応じて、前記ｎ＋１番目の走査時に、前記ボルテージフォロア出力回路のスルーレートを切り替えるスルーレート制御回路とを具備した、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアクティブマトリックス方式の液晶表示装置の駆動方法および駆動装置に関する。
【０００２】
【従来の技術】
アクティブマトリックス方式の液晶表示装置の液晶表示モジュールは、図５に示すように液晶パネル１００と液晶パネル１００の外周に配置した駆動装置２００とを具備している。液晶パネル１００は、画素を構成する画素電極およびＴＦＴ（薄膜トランジスタ）がマトリックス状に形成されたリア側のガラス基板と、コモン電極およびカラーフィルタが形成されたフロント側のガラス基板とが液晶を介して互いに対向配置され、ＴＦＴと画素電極に、水平方向に延在し垂直方向に並設される走査線と、垂直方向に延在し水平方向に並設されるデータ線が接続されて構成されている。駆動装置２００は、液晶パネル１００のデータ線に接続される水平ドライバＩＣ２１０と、走査線に接続される垂直ドライバＩＣ２２０とで構成されている。垂直ドライバＩＣ２２０から各走査線に線順次に走査信号が供給されることにより、走査信号が供給された走査線に接続されている各ＴＦＴがオンし、水平ドライバＩＣ２１０から各データ線に同時に供給された駆動電圧がこのオンしたＴＦＴを介して対応する画素電極に供給され、コモン電極に供給される電圧（以下、コモン電圧Ｖcomという）との電位差で液晶を駆動する。
【０００３】
各ドライバＩＣ２１０，２２０のモジュールへの実装は、例えばＸＧＡ（１０２４×７６８画素）表示の場合、
▲１▼水平ドライバＩＣ２１０は、１画素を表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する水平ドライバＩＣ２１０を液晶パネル１００の上側外周に８個をカスケード接続で片側配置される。
▲２▼垂直ドライバＩＣ２２０は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する垂直ドライバＩＣ２２０を液晶パネル１００の左側外周に４個をカスケード接続で片側配置される。
【０００４】
水平ドライバＩＣ２１０により各画素電極に供給される駆動電圧は、液晶固有の特性からコモン電圧に対して正電圧と負電圧を交互に供給しなければならず、例えば、６４階調表示の場合、正電圧として正極性階調電圧ＶＰ１〜ＶＰ６４（Ｖcom＜ＶＰ１＜…＜ＶＰ６４）のうちのひとつの階調電圧ＶＰｘと負電圧として負極性階調電圧ＶＮ１〜ＶＮ６４（Ｖcom＞ＶＮ１＞…＞ＶＮ６４）のうちのひとつの階調電圧ＶＮｘとが交互に供給される。この正電圧と負電圧を交互に供給する駆動方式としては、１画面（フレーム）ごとに切り換えるフレーム反転駆動や、１走査線ごとに切り換えるライン反転駆動や、１画素電極単位で切り換えるドット反転駆動等の交流駆動方式が提案されており、ライン反転駆動やドット反転駆動の場合では、１走査線を走査するごとに、フレーム反転駆動の場合では、１フレームを走査するごとに、液晶パネルの駆動電圧として、データ線に正電圧と負電圧を交互に供給する。
【０００５】
以下に、上記水平ドライバＩＣ２１０としての従来のドット反転駆動の水平ドライバＩＣ１０の概略構成について、３８４本分の駆動能力を有するものとして、図６を参照して説明する。水平ドライバＩＣ１０は表示データとしてＲ、Ｇ、Ｂ各色６ビットのデータ信号を供給することにより６４階調の正極性および負極性階調電圧を駆動電圧として３８４本のデータ線に奇数線と偶数線とで極性が互い違いとなるようにして１走査期間ごとに交互に出力するもので、主回路としてシフトレジスタ１１、データレジスタ１２、ラッチ１３、レベルシフタ１４、Ｄ／Ａコンバータ１５およびボルテージフォロア出力回路１６を有している。シフトレジスタ１１は、例えば、６４ビット双方向性でシフト方向切換え信号Ｒ／Ｌにより右シフト・スタートパルス入出力ＳＴＨＲまたは左シフト・スタートパルス入出力ＳＴＨＬが選択され、クロック信号ＣＬＫのエッジでスタートパルスＳＴＨＲまたはＳＴＨＬの“Ｈ”レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジスタ１２に出力する。データレジスタ１２は、シフトレジスタ１１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビット×６ドット（ＲＧＢ×２）の３６ビット幅で供給されるデータ信号を取込み、ラッチ１３は、データレジスタ１２に取込まれたデータ信号をラッチ信号ＳＴＢのエッジで、レベルシフタ１４に１走査期間ごとに一括出力する。レベルシフタ１４は、データレジスタ１２からのデータ信号を電圧レベルを高めてＤ／Ａコンバータ１５に１走査期間ごとに出力する。Ｄ／Ａコンバータ１５は、３８４個の各出力に対応するデータ信号に基づきγ補正電源入力により内部の階調電圧発生回路で生成された６４階調の正極性および負極性階調電圧のうち１つずつを内部のＲＯＭデコーダで選択してボルテージフォロア出力回路１６の内部の３８４個の演算増幅器１７で駆動能力を高めて３８４本の各データ線に駆動電圧として奇数線と偶数線とで極性が互い違いになるようにして１走査期間ごとに交互に出力する。演算増幅器１７は、図７に示すように、差動段１８と出力段１９とを有し、差動段１８は、演算増幅器１７内にバイアス電流を流すために、図示しないバイアス回路内のトランジスタとミラー接続されるＰチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２とを含み、出力段１９は、立ち上がり波形と立ち下がり波形を出力するためのＰチャネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４とを含んでいる。
【０００６】
【発明が解決しようとする課題】
ところで、ボルテージフォロア出力回路１６から各データ線への駆動電圧は、上述したように、正電圧と負電圧とで交互に出力されるため、この駆動電圧の波形は、負電圧から正電圧の立ち上がり波形と正電圧から負電圧の立ち下がり波形となる。この立ち上がり波形および立ち下がり波形の立ち上がりおよび立ち下がり時間は、液晶パネルの負荷が一定とした場合、ボルテージフォロア出力回路１６に含まれる演算増幅器１７のスルーレートにより決定され、このスルーレートは、バイアス回路からのバイアス電流が一定であれば、一定である。従って、立ち上がり波形および立ち下がり波形の立ち上がりおよび立ち下がり時間は、正電圧と負電圧との電圧差が大きくなるほど長くなり、正電圧と負電圧との電圧差が最大となるとき最長となるため、このスルーレートはこの最長時間を考慮して決定されている。このため、正電圧と負電圧との電圧差が小さい場合でも、演算増幅器１７には正電圧と負電圧との電圧差が最大のときと同じバイアス電流が流れており、低消費電流化を阻害している。また、演算増幅器のスルーレートは、正電圧と負電圧との電圧差が小さい場合でも、正電圧と負電圧との電圧差が最大のときと同じに制御されているため、正電圧と負電圧との電圧差が小さい場合、リンギングを発生させる虞がある。この問題は他の反転駆動方式でも有しており、特に、１走査期間ごとに反転駆動するライン反転駆動やドット反転駆動の場合に問題となる虞がある。
本発明は上記問題点に鑑みてなされたものであり、ボルテージフォロア出力回路に含まれる演算増幅器のスルーレートをデータ線が反転駆動される前後の正電圧と負電圧との電圧差に応じて切り替えることにより、リンギングの発生を防止させ、また、演算増幅器のバイアス電流による消費電流を低減した液晶表示装置の駆動方法および駆動装置を提供することである。
【０００７】
【課題を解決するための手段】
（１）本発明の液晶表示装置の駆動方法は、液晶パネルの走査線の線順次の走査ごとに、液晶パネルのデータ線に対応するｋビットのデータ信号を、Ｄ／Ａコンバータにより２のｋ乗階調数の階調電圧のうちの所望の階調電圧に、コモン電圧に対して正極性および負極性を交互にして変換し、ボルテージフォロア出力回路により駆動能力を上げて、前記データ線に出力することにより、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動方法において、前記正極性および負極性の所望の階調電圧を、Ｄ／Ａコンバータによりｋビットのデータ信号から変換し、ボルテージフォロア出力回路により駆動能力を上げてデータ線に出力するとき、ｎ番目の走査に対応する前記データ信号とｎ＋１番目の走査に対応するデータ信号とを論理処理し、この結果に応じて、前記ｎ＋１番目の走査時の前記ボルテージフォロア出力回路のスルーレートを切り替えることを特徴とする。本手段によれば、各データ線に正電圧と負電圧とを交互に出力するとき、正電圧と負電圧との電圧差に応じて、ボルテージフォロア出力回路のスルーレートを切り替え可能にしているので、正電圧と負電圧との電圧差が大きい場合は、ボルテージフォロア出力回路のスルーレートを高駆動に制御するのに対して、正電圧と負電圧との電圧差が小さい場合は、ボルテージフォロア出力回路のスルーレートを低駆動に制御することができ、リンギングを防止できる。
（２）本発明の液晶表示装置の駆動方法は上記（１）項において、前記論理処理が、前記ｋビットの上位ｘビットで行われることを特徴とする。本手段によれば、論理処理をｋビットより少ないビットのデータで行えるため、簡単な回路で論理処理できる。
（３）本発明の液晶表示装置の駆動装置は、液晶パネルの走査線の線順次の走査ごとに、液晶パネルのデータ線に対応して、ｋビットのデータ信号を２のｋ乗階調数の階調電圧のうちの１つの階調電圧に変換し、コモン電圧に対して正極性と負極性で交互に出力するＤ／Ａコンバータと、この変換された階調電圧を駆動能力を上げて前記データ線に出力するボルテージフォロア出力回路とを具備して、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動装置において、前記データ信号のうちｎ番目の走査に対応するデータ信号とｎ＋１番目の走査に対応するデータ信号とを供給することにより、前記ｎ＋１番目の走査時に、前記ボルテージフォロア出力回路のスルーレートを切り替えるスルーレート制御回路を有することを特徴とする。
（４）本発明の液晶表示装置の駆動装置は、上記（３）項において、前記スルーレート制御回路は、前記ｋビットのデータ信号のうち上位ｘビットのデータ信号が供給されることを特徴とする。
（５）本発明の液晶表示装置の駆動装置は、上記（３）項において、前記スルーレート制御回路は、前記データ線に対応して、論理処理部を有することを特徴とする。
（６）本発明の液晶表示装置の駆動装置は、上記（３）項において、前記ボルテージフォロア出力回路は、前記データ線に対応して、ボルテージフォロア接続の演算増幅器を有し、この演算増幅器の差動段に含まれ、バイアス回路のトランジスタとミラー接続されるトランジスタのミラー比が、前記スルーレート制御回路により切り替えられることを特徴とする。
（７）本発明の液晶表示装置の駆動装置は、液晶パネルのデータ線に対応してシリアル／パラレル変換されたｋビットのデータ信号をラッチ信号の立ち上がりエッジで出力する第１ラッチと、第１ラッチから出力されたｋビットのデータ信号を２のｋ乗階調数の階調電圧のうちの１つの階調電圧に変換し、コモン電圧に対して正極性と負極性で交互に出力するＤ／Ａコンバータと、  Ｄ／Ａコンバータからの出力を駆動能力を上げて前記データ線に出力するボルテージフォロア出力回路と、前記第１ラッチから出力されたｋビットのデータ信号のうち上位ｘビットのデータ信号をラッチ信号の立ちあがりエッジで出力する第２ラッチと、前記上位ｘビットのデータ信号について、前記第１ラッチから出力されたｎ＋１番目の走査に対応するデータ信号と、前記第２ラッチから出力されたｎ番目の走査に対応するデータ信号とを論理処理し、この結果に応じて、前記ｎ＋１番目の走査時に、前記ボルテージフォロア出力回路のスルーレートを切り替えるスルーレート制御回路とを具備した、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動装置である。
【０００８】
【発明の実施の形態】
以下に、本発明に基づき、上記水平ドライバＩＣ２１０としての一実施例のドット反転駆動の水平ドライバＩＣ３０について、データ線３８４本分の駆動能力を有するものとして、図１乃至図４を参照して説明する。水平ドライバＩＣ３０は、データ線３８４本分に対応するｋ＝６ビットのデータ信号を供給することにより、各データ線に対応して２のｋ乗＝６４階調の階調電圧のうち１つの階調電圧が、表１に示すように、選択され、この選択された各階調電圧を３８４本のデータ線に１走査期間ごとに奇数線と偶数線とで極性が互い違いとなるようにして出力するもので、主回路としてシフトレジスタ３１、データレジスタ３２、第１ラッチ３３、レベルシフタ３４、Ｄ／Ａコンバータ３５、ボルテージフォロア出力回路３６、第２ラッチ３９およびスルーレート制御回路４０を有している。
【０００９】
【表１】
0004553281.tif 000002
【００１０】
シフトレジスタ３１は、例えば、６４ビット双方向性でシフト方向切換え信号Ｒ／Ｌにより右シフト・スタートパルス入出力ＳＴＨＲまたは左シフト・スタートパルス入出力ＳＴＨＬが選択され、クロック信号ＣＬＫのエッジでスタートパルスＳＴＨＲまたはＳＴＨＬの“Ｈ”レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジスタ３２に出力する。データレジスタ３２は、シフトレジスタ３１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビット×６ドット（ＲＧＢ×２）の３６ビット幅で供給される６ビット×データ線３８４本分のデータ信号を取込み、第１ラッチ３３は、ラッチ信号ＳＴＢの立ち上がりエッジで、データレジスタ３２に取込まれた６ビット×データ線３８４本分のデータ信号をレベルシフタ３４に、および上記データ信号のうち上位ｘビット、例えば、上位２ビット×データ線３８４本分のデータ信号を第２ラッチ３９とスルーレート制御回路４０とに１走査期間ごとに一括出力する。第２ラッチ３９は、第１ラッチ３３から１つ前のラッチ信号ＳＴＢの立ち上がりエッジで出力された上位２ビット×データ線３８４本分のデータ信号をラッチ信号ＳＴＢの立ち上がりエッジで、１つ前の走査に対応するデータ信号として、スルーレート制御回路４０に１走査期間ごとに一括出力する。スルーレート制御回路４０は、第２ラッチ３９を介して供給された１つ前の走査に対応するデータ信号と、第１ラッチ３３から直接供給された走査に対応するデータ信号とを論理処理して１ビットのスルーレート制御信号をレベルシフタ３４に出力する。レベルシフタ３４は、第１ラッチ３３からの６ビットデータ信号、およびスルーレート制御回路４０からのスルーレート制御信号の電圧レベルを高めて、６ビットデータ信号をＤ／Ａコンバータ３５に、およびスルーレート制御信号をボルテージフォロア出力回路３６に１走査期間ごとに出力する。ボルテージフォロア出力回路３６は、スルーレート制御信号に基づき内部に含まれる３８４個の演算増幅器３７のスルーレートが制御される。Ｄ／Ａコンバータ３５は、３８４個の各出力に対応する６ビットデータ信号に基づき、γ補正電源入力により内部の階調電圧発生回路で生成された６４階調の正極性および負極性階調電圧のうち１つを選択してスルーレートが制御されたボルテージフォロア出力回路３６で駆動能力を高めて３８４本の各データ線に駆動電圧として奇数線と偶数線とで極性が互い違いになるようにして１走査期間ごとに交互に出力する。
【００１１】
スルーレート制御回路４０は、図２に示すように、データ線３８４本に対応して、３８４個の論理処理部４１を有している。各論理処理部４１は、表２に真理値表を示すように、例えば、ｎ番目の走査に対応する上位２ビットのデータ信号Ｄ５(n), Ｄ４(n)と、ｎ＋１番目の走査に対応する上位２ビットのデータ信号Ｄ５(n+1), Ｄ４(n+1)の少なくともどちらか一方のデータ信号が“１１”のとき、“Ｈ”レベルの信号を出力して、演算増幅器３７のスルーレートを速くするために、図２に示すように、ｎ番目の走査に対応する上位２ビットのデータ信号Ｄ５(n), Ｄ４(n)の論理積を出力するＡＮＤ回路４２と、第１ラッチ３３から直接供給されたｎ＋１番目の走査に対応する上位２ビットのデータ信号Ｄ５(n+1), Ｄ４(n+1)の論理積を出力するＡＮＤ回路４３と、ＡＮＤ回路４２，４３の出力の論理和を出力するＯＲ回路４４とで構成する。
【００１２】
【表２】
0004553281.tif 000003
【００１３】
演算増幅器３７は、図３に示すように、差動段４８と出力段４９とを有している。差動段４８は、演算増幅器３７内にバイアス電流を流すために、図示しないバイアス回路内のトランジスタとミラー接続される並列接続のＰチャネルＭＯＳトランジスタＱ１１，Ｑ１２および並列接続のＮチャネルＭＯＳトランジスタＱ２１，Ｑ２２と、ＭＯＳトランジスタＱ１１を電源電位ＶDDに接続するためのＰチャネルＭＯＳトランジスタＱ５と、ＭＯＳトランジスタＱ２１を接地電位に接続するためのＮチャネルＭＯＳトランジスタＱ６と、トランジスタＱ１１をバイアス入力ＢＰに接続するためのトランスファゲートＴＧ１と、トランジスタＱ２１をバイアス入力ＢＮに接続するためのトランスファゲートＴＧ２と、トランスファゲートＴＧ１のＰチャネル側ゲートにレベルシフト回路３４からのスルーレート制御信号を反転して供給するためのインバータＩＮＶ１と、トランスファゲートＴＧ２のＰチャネル側ゲートおよびＭＯＳトランジスタＱ６のゲートにレベルシフト回路３４からのスルーレート制御信号を反転して供給するためのインバータＩＮＶ２とを含んでいる。出力段３９は、立ち上がり波形と立ち下がり波形を出力するためのＰチャネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４とを含んでいる。
【００１４】
次に、水平ドライバＩＣ３０の動作を説明する。シフトレジスタ３１において、シフト方向切換え信号Ｒ／Ｌにより、例えば、右シフト・スタートパルス入出力ＳＴＨＲが選択されている。
【００１５】
先ず、ｎ−１番目の走査期間でのデータレジスタ３２へのデータ信号の取込みについて説明する。シフトレジスタ３１は、クロック信号ＣＬＫのエッジでスタートパルスＳＴＨＲの“Ｈ”レベルを読込み、データ取込み用の制御信号Ｃ１，Ｃ２，…，Ｃ６４をデータレジスタ３２に順次出力する。データレジスタ３２は、シフトレジスタ３１の制御信号Ｃ１，Ｃ２，…，Ｃ６４により６ビット×６ドット（ＲＧＢ×２）の３６ビット幅で６ビット×データ線３８４本分のｎ番目の走査に対応するデータ信号Ｄ５(n)，Ｄ４(n)，…，Ｄ０(n)を取込む。
【００１６】
次に、ｎ番目の走査期間でのデータレジスタ３２へのデータ信号の取込み、および第２ラッチ３９へのデータ信号の供給について説明する。第１ラッチ３３は、ラッチ信号ＳＴＢの立ち上がりエッジで、データレジスタ３２に取込まれたｎ番目の走査に対応する６ビット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)，…，Ｄ０(n)のうち上位２ビット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)を第２ラッチ３９に出力する。データレジスタ３２は、ｎ−１番目の走査期間のときと同様に、６ビット×データ線３８４本分のｎ＋１番目の走査に対応するデータ信号Ｄ５(n+1)，Ｄ４(n+1)，…，Ｄ０(n+1)を取込む。
【００１７】
次に、ｎ＋１番目の走査期間でのボルテージフォロア出力回路３６からの駆動電圧の出力について説明する。第２ラッチ３９は、ラッチ信号ＳＴＢの立ち上がりエッジで、第１ラッチ３３から出力されたｎ番目の走査に対応する２ビット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)をスルーレート制御回路４０に出力する。第１ラッチ３３は、ラッチ信号ＳＴＢの立ち上がりエッジで、データレジスタ３２に取込まれたｎ＋１番目の走査に対応する６ビット×データ線３８４本分のデータ信号Ｄ５(n+1)，Ｄ４(n+1)，…，Ｄ０(n+1)をレベルシフタ３４に、および６ビット×データ線３８４本分のデータ信号のうち上位２ビット×データ線３８４本分のデータ信号Ｄ５(n+1)，Ｄ４(n+1)を第２ラッチ３９とスルーレート制御回路４０とに出力する。
【００１８】
スルーレート制御回路４０は、第２ラッチ３９を介して供給されたｎ番目の走査に対応する２ビット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)と、第１ラッチ３３から直接供給されたｎ＋１番目の走査に対応する２ビット×データ線３８４本分のデータ信号Ｄ５(n+1)，Ｄ４(n+1)とを内部の３８４個の論理処理部４１に含まれるＡＮＤ回路４２，４３およびＯＲ回路４３で論理処理して１ビットのスルーレート制御信号をレベルシフタ３４に出力する。スルーレート制御信号は、表２に示すように、ｎ番目の走査に対応する上位２ビットのデータ信号Ｄ５(n), Ｄ４(n)、ｎ＋１番目の走査に対応する上位２ビットのデータ信号Ｄ５(n+1), Ｄ４(n+1)のうち、少なくともどちらか一方のデータ信号が“１１”のとき、 “Ｈ”レベルとなり、どちらのデータ信号も“１１”でないとき、“Ｌ”レベルとなる。
【００１９】
レベルシフタ３４は、第１ラッチ３３からの６ビットデータ信号、およびスルーレート制御回路４０からのスルーレート制御信号の電圧レベルを高めて、６ビットデータ信号をＤ／Ａコンバータ３５およびスルーレート制御信号をボルテージフォロア出力回路３６に出力する。
【００２０】
ボルテージフォロア出力回路３６は、スルーレート制御信号に基づき内部に含まれる３８４個の演算増幅器３７のスルーレートが次のように制御される。スルーレート制御信号が“Ｈ”レベルの場合、演算増幅器３７の差動段４８に含まれるトランスファゲートＴＧ１，ＴＧ２がオン制御されるとともにトランジスタＱ５，Ｑ６がオフ制御されて、トランジスタＱ１２，Ｑ２２とともにトランジスタＱ１１，Ｑ２１もミラー接続されミラー比が大きくなり、出力段４９に含まれるトランジスタＱ３，Ｑ４は高駆動に制御される。スルーレート制御信号が“Ｌ”レベルの場合、演算増幅器３７の差動段４８に含まれるトランスファゲートＴＧ１，ＴＧ２がオフ制御されるとともに、トランジスタＱ５，Ｑ６がオン制御されて、トランジスタＱ１１，Ｑ２１はミラー接続されず、トランジスタＱ１２，Ｑ２２のみのミラー接続となりミラー比が小さくなり、出力段４９に含まれるトランジスタＱ３，Ｑ４は低駆動に制御される。
【００２１】
Ｄ／Ａコンバータ３５は、３８４個の各出力に対応する６ビットデータ信号に基づき、γ補正電源入力により内部の階調電圧発生回路で生成された６４階調の正極性および負極性階調電圧のうち１つを選択してスルーレートが制御されたボルテージフォロア出力回路３６で駆動能力を高めて３８４本の各データ線に駆動電圧としてｎ番目の走査とは反対極性で出力する。
【００２２】
次に、ボルテージフォロア出力回路３６から正電圧と負電圧とを交互に出力するときの正電圧と負電圧との電圧差が大きい場合と小さい場合について、具体例で説明する。先ず、正電圧と負電圧との電圧差が大きい場合として、演算増幅器３７からｎ番目の走査時に正極性階調電圧ＶＰ６４を出力し、ｎ＋１番目の走査時に負極性階調電圧ＶＮ６４を出力する場合について説明する。表１から、ｎ番目の走査時の正極性階調電圧ＶＰ６４に対応する６ビットのデータ信号Ｄ５(n)，Ｄ４(n)，…，Ｄ０(n)の上位２ビットのデータ信号Ｄ５(n)，Ｄ４(n)は、Ｄ５(n)＝“１”, Ｄ４(n)＝“１”であり、ｎ＋１番目の走査時の負極性階調電圧ＶＮ６４に対応する６ビットのデータ信号Ｄ５(n+1)，Ｄ４(n+1)，…，Ｄ０(n+1)の上位２ビットのデータ信号Ｄ５(n+1)，Ｄ４(n+1)は、Ｄ５(n+1)＝“１”, Ｄ４(n+1)＝“１”である。スルーレート制御回路４０は、ｎ＋１番目の走査時に、これらのデータ信号が供給されると、表２に示すように、“Ｈ”レベルのスルーレート制御信号ＴＲを演算増幅器３７に出力する。演算増幅器３７は、ｎ＋１番目の走査時に、“Ｈ”レベルのスルーレート制御信号ＴＲが供給されると、差動段４８に含まれる、トランジスタＱ１２，Ｑ２２とともにトランジスタＱ１１，Ｑ２１もミラー接続されミラー比が大きくなってバイアス電流が大きくなり、スルーレートが高駆動に制御される。
【００２３】
次に、正電圧と負電圧との電圧差が小さい場合として、演算増幅器３７からｎ番目の走査時に正極性階調電圧ＶＰ１６を出力し、ｎ＋１番目の走査時に負極性階調電圧ＶＮ１６を出力する場合について説明する。表１から、ｎ番目の走査時の正極性階調電圧ＶＰ１６に対応する６ビットのデータ信号の上位２ビットのデータ信号は、Ｄ５(n)＝“０”, Ｄ４(n)＝“０”であり、ｎ＋１番目の走査時の負極性階調電圧ＶＮ１６に対応する６ビットのデータ信号の上位２ビットのデータ信号は、Ｄ５(n+1)＝“０”, Ｄ４(n+1)＝“０”である。スルーレート制御回路４０は、ｎ＋１番目の走査時に、これらのデータ信号が供給されると、表２に示すように、“Ｌ”レベルのスルーレート制御信号ＴＲを演算増幅器３７に出力する。演算増幅器３７は、ｎ＋１番目の走査時に、“Ｌ”レベルのスルーレート制御信号ＴＲが供給されると、差動段４８に含まれるトランジスタＱ１１，Ｑ２１はミラー接続されず、トランジスタＱ１２，Ｑ２２のみミラー接続されミラー比が小さくなってバイアス電流が小さくなり、スルーレートが低駆動に制御される。
【００２４】
以上のように、演算増幅器３７から正電圧と負電圧とを交互に出力するとき、正電圧と負電圧との電圧差が大きい場合は、スルーレート制御回路４０から“Ｈ”レベルのスルーレート制御信号ＴＲを出力して、演算増幅器３７のスルーレートを高駆動に制御するのに対して、正電圧と負電圧との電圧差が小さい場合は、スルーレート制御回路４０から“Ｌ”レベルのスルーレート制御信号ＴＲを出力して、演算増幅器３７のスルーレートを低駆動に制御するようにしているので、正電圧と負電圧との電圧差が小さい場合のバイアス電流は、正電圧と負電圧との電圧差が大きい場合より小さくて済み、演算増幅器３７の消費電流を低くすることができる。また、正電圧と負電圧との電圧差が小さい場合に演算増幅器３７のスルーレートを高駆動に制御すると、リンギングを発生させる虞があるが、この場合、演算増幅器３７のスルーレートを低駆動に制御するようにしているので、リンギングの発生を防止できる。
【００２５】
次に、本発明の他の実施例として、演算増幅器３７の替わりに演算増幅器５７を用いた場合について説明する。演算増幅器５７は、図４に示すように、差動段５８と出力段５９とを有している。差動段５８は、演算増幅器５７内にバイアス電流を流すために、図示しないバイアス回路内のトランジスタとミラー接続されるＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳトランジスタＱ２を含んでいる。出力段５９は、立ち上がり波形と立ち下がり波形を出力するための並列接続のＰチャネルＭＯＳトランジスタＱ３１，Ｑ３２および並列接続のＮチャネルＭＯＳトランジスタＱ４１，４２と、ＭＯＳトランジスタＱ３１を電源電位ＶDDに接続するためのＰチャネルＭＯＳトランジスタＱ５と、ＭＯＳトランジスタＱ４１を接地電位に接続するためのＮチャネルＭＯＳトランジスタＱ６と、トランジスタＱ３１を差動段５８の出力に接続するためのトランスファゲートＴＧ１と、トランジスタＱ４１を差動段５８の出力に接続するためのトランスファゲートＴＧ２と、トランスファゲートＴＧ１のＰチャネル側ゲートにレベルシフト回路３４からのスルーレート制御信号ＴＲを反転して供給するためのインバータＩＮＶ１と、トランスファゲートＴＧ２のＰチャネル側ゲートおよびＭＯＳトランジスタＱ６のゲートにレベルシフト回路３４からのスルーレート制御信号ＴＲを反転して供給するためのインバータＩＮＶ２とを含んでいる。
【００２６】
演算増幅器５７のスルーレートは次のように制御される。スルーレート制御信号ＴＲが“Ｈ”レベルの場合、演算増幅器５７の出力段５９に含まれるトランスファゲートＴＧ１，ＴＧ２がオン制御されるとともにトランジスタＱ５，Ｑ６がオフ制御されて、トランジスタＱ３２，Ｑ４２とともにトランジスタＱ３１，Ｑ４１も駆動可能となり、高駆動に制御される。スルーレート制御信号ＴＲが“Ｌ”レベルの場合、演算増幅器５７の出力段５９に含まれるトランスファゲートＴＧ１，ＴＧ２がオフ制御されるとともに、トランジスタＱ５，Ｑ６がオン制御されて、トランジスタＱ３１，Ｑ４１はオフ制御され、トランジスタＱ３２，Ｑ４２のみ駆動可能であり、低駆動に制御される。
【００２７】
演算増幅器５７では、正電圧と負電圧との電圧差が小さい場合と大きい場合とでバイアス電流の切替えはなく、従って、正電圧と負電圧との電圧差が小さい場合でも演算増幅器３７の消費電流を低くすることができない。しかし、正電圧と負電圧との電圧差が小さい場合、演算増幅５７のスルーレートを低駆動に制御するようにしているので、演算増幅３７と同様に、リンギングの発生を防止できる。
【００２８】
尚、上記実施例では、ボルテージフォロア出力回路３６に配置される演算増幅器を立ち上がりおよび立ち下がり用の両方を兼ねて配置される１アンプ方式の演算増幅器３７，５７で説明したが、データ線３８４本のＮ番目（Ｎ＝１，３，…，３８３）と（Ｎ＋１）番目を１組として、Ｎ番目と（Ｎ＋１）番目とに互い違いに接続される立ち上がり専用演算増幅器および立ち下がり専用演算増幅器の２アンプ方式の演算増幅器であってもよい。
【００２９】
【発明の効果】
本発明によれば、液晶表示装置の駆動装置から各データ線に正電圧と負電圧とを交互に出力するとき、正電圧と負電圧との電圧差に応じて、ボルテージフォロア出力回路のスルーレートを切り替え可能にしているので、正電圧と負電圧との電圧差が大きい場合は、ボルテージフォロア出力回路のスルーレートを高駆動に制御するのに対して、正電圧と負電圧との電圧差が小さい場合は、ボルテージフォロア出力回路のスルーレートを低駆動に制御するようにした場合、リンギングを防止できる。また、正電圧と負電圧との電圧差が小さい場合、ボルテージフォロア出力回路に含まれる演算増幅器の差動段でのバイアス電流を電圧差が大きい場合より小さくして、ボルテージフォロア出力回路のスルーレートを低駆動に制御する場合は、ボルテージフォロア出力回路の消費電流を低くすることができる。
【図面の簡単な説明】
【図１】  本発明の一実施例である水平ドライバＩＣの概略構成を示すブロック図。
【図２】  図１の水平ドライバＩＣに使用されるスルーレート制御回路の回路図。
【図３】  図１の水平ドライバＩＣに使用される一実施例の演算増幅器の要部回路図。
【図４】  図１の水平ドライバＩＣに使用される他の実施例の演算増幅器の要部回路図。
【図５】  液晶表示モジュールの概略構造図。
【図６】  従来の水平ドライバＩＣの概略構成を示すブロック図。
【図７】  図６の水平ドライバＩＣに使用される演算増幅器の要部回路図。
【符号の説明】
３０  水平ドライバＩＣ
３１  シフトレジスタ
３２  データレジスタ
３３  第１ラッチ
３４  レベルシフタ
３５  Ｄ／Ａコンバータ
３６  ボルテージフォロア出力回路
３７，５７  演算増幅器
３９  第２ラッチ
４０  スルーレート制御回路
４１  論理処理部
４２，４３  ＡＮＤ回路
４４  ＯＲ回路
４８，５８  演算増幅器の差動段
４９，５９  演算増幅器の出力段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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