(57)【特許請求の範囲】
【請求項１】
複数のノード間を上流側から下流側にかけてディジーチェーン接続した一対のバスについて前記複数のノード間のバス接続を切断可能に構成されたバススイッチであって、
前記一対のバスのうちの高電位側バスの入力端子と出力端子との間、および低電位側バスの入力端子と出力端子との間のそれぞれに構成された複数のスイッチング素子を備え、
前記複数のスイッチング素子は、前記上流側のノードと下流側のノードとをバス接続するときにはオンし、前記上流側のノードと下流側のノードとを切断するときにはオフするように構成され、
前記複数のスイッチング素子は、高電位側バスの入力端子と出力端子との間、および低電位側バスの入力端子と出力端子との間のそれぞれにソース共通もしくはドレイン共通に複数のＭＯＳトランジスタを直列接続して支持基板内に寄生素子を通じた通電経路が発生しないように構成され、
前記複数のスイッチング素子を構成する複数のＭＯＳトランジスタのゲート−ソース間にそれぞれ接続された複数の抵抗素子を備え、
前記複数のスイッチング素子は前記上流側のノードと下流側のノードとをバス接続するときには前記複数の抵抗素子に所定電流が通電されることでオンし、前記上流側のノードと下流側のノードとを切断するときには前記複数の抵抗素子に流れる電流が非通電とされることでオフするように構成されていることを特徴とするバススイッチ。
【請求項２】
前記複数のＭＯＳトランジスタは、前記支持基板内に寄生する複数の寄生ダイオード素子の通電方向が互いに逆方向に直列接続するように構成されることにより当該支持基板内に寄生素子を通じた通電経路が発生しないように構成されていることを特徴とする請求項１記載のバススイッチ。
【請求項３】
前記支持基板内に寄生する複数の寄生ダイオード素子に逆バイアスを印加するように構成されることで当該支持基板内に寄生素子を通じた通電経路が発生しないように構成されていることを特徴とする請求項１または２記載のバススイッチ。
【請求項４】
前記ノード内には、
前記高電位側バスと低電位側バスとの間に接続され前記複数のスイッチング素子がオンするときに前記複数の抵抗素子に所定電流を流す通電回路と、
前記高電位側バスと低電位側バスとの間に、前記高電位側バスに設けられたＭＯＳトランジスタのゲート−ソース間に接続された抵抗素子に流れる電流を低電位側バスにバイパスする電流バイパス回路とを備えたことを特徴とする請求項１ないし３の何れかに記載のバススイッチ。
【請求項５】
前記複数の抵抗素子に所定電流を通電する電流源に、前記高電位側バスまたは前記低電位側バスの電位を昇圧した昇圧電位を供給するチャージポンプ回路を備えたことを特徴とする請求項１ないし４の何れかに記載のバススイッチ。
【請求項６】
前記ＭＯＳトランジスタは、ｎチャネル型のＭＯＳトランジスタにより構成されていることを特徴とする請求項１ないし５の何れかに記載のバススイッチ。
【請求項７】
シリコン基板に絶縁膜を構成したＳＯＩ（Silicon On Insulator）構造と、
前記ＳＯＩ構造に設けられた素子形成領域とを備え、
前記複数のスイッチング素子を構成するトランジスタは、前記ＳＯＩ構造の素子形成領域に構成されていることを特徴とする請求項１ないし６の何れかに記載のバススイッチ。
【請求項８】
高電位側のバスに接続される回路構成と低電位側のバスに接続される回路構成とは対称性を保って構成されていることを特徴とする請求項１ないし７の何れかに記載のバススイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、車載ＬＡＮ用に用いられる一対のバスを切換えるバススイッチに関する。
【背景技術】
【０００２】
例えば、一対のバスに関するバススイッチの技術思想が開発されている（例えば特許文献１、特許文献２参照）。特許文献１に開示されている技術思想によれば、マスタと１または複数のスレーブとの間をディジーチェーンによるバス接続を行っており、スレーブの異常時に対応するための構成が記載されている。この特許文献１記載の技術思想によれば、マスタと１または複数のスレーブとの間がディジーチェーン接続またはパラレル接続されており、一対のバス接続のうち一方のバス線に電気的スイッチが直列接続されており、ディジーチェーン接続を切断可能に構成されている。特許文献２記載の技術思想によれば、制御回路を用いてｎＭＯＳトランジスタをスイッチングすることで一方のバス接続が切断可能に構成されている。
【特許文献１】ＵＳＰ６４４８６７１
【特許文献２】ＵＳＰ５９６４８１５
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１や特許文献２の技術思想では、何らかの影響によってバス電位の異常（オープン、ショート）が生じると当該異常を回避することはできない。したがって、バスが何らかの影響により電源もしくはグランドにショートしてしまうと、スレーブ回路に悪影響を与えてしまう虞が生じる。
【０００４】
また、バスのスイッチング素子として例えばｎＭＯＳトランジスタを適用すると、上記のようにバスが何らかの影響によってグランドにショートしてしまうことによりドレイン電位がソース電位よりも低くなってしまうため、寄生素子が生じ、当該スイッチが切断されなくなるという問題を生じてしまう。
【０００５】
本発明は、バスに異常が発生したとしても当該異常状態を回避して通常動作を維持できるようにしたバススイッチを提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１記載のバススイッチによれば、複数のスイッチング素子は高電位側バスの入力端子と出力端子との間、および低電位側バスの入力端子と出力端子との間の一対のバスのそれぞれに構成されており、複数のスイッチング素子は一対のバス接続をオンオフするため、たとえバスに異常が発生したとしても一対のバスの双方を確実に切断することができ、異常状態を回避できるようになる。これにより通常動作を維持することができる。例えばその下流側の異常スレーブとそのさらに下流のスレーブとを確実に切り離して通常動作を行うことができるようになる。
【０００７】
複数のスイッチング素子がソース共通もしくはドレイン共通に複数のＭＯＳ型のトランジスタを一対の高電位側バスおよび低電位側バスのそれぞれに直列接続して構成され、複数の抵抗素子が複数のＭＯＳ型のトランジスタのゲート−ソース間にそれぞれ接続されており、スイッチング素子は複数のノード間をバス接続するときには複数の抵抗素子には所定電流が通電されることでＭＯＳ型のトランジスタのゲート−ソース間電圧が当該トランジスタのしきい値電圧以上の電圧となってオンとなり、複数のノード間を切断するときには複数の抵抗素子に流れる電流を非通電としてオフとなる。ここで、複数のスイッチング素子が寄生素子を通じた電流経路が発生しないようにソース共通もしくはドレイン共通に接続した複数のＭＯＳトランジスタにより構成されているため、スイッチング素子をオフしたときにも生じる寄生素子を通じたリーク電流の発生を抑制することができ、バス接続の切断を正常に行うことができる。
【０００９】
請求項２記載の発明によれば、複数のＭＯＳトランジスタが支持基板内に寄生する複数の寄生ダイオード素子の通電方向が互いに逆方向に直列接続するように構成されているため、支持基板内に寄生素子を通じた通電経路が発生しないように構成することができる。これにより、寄生素子を通じたリーク電流の発生を抑制することができ、バス接続の切断を正常に行うことができる。
【００１０】
請求項３記載の発明によれば、支持基板内に寄生する複数の寄生ダイオード素子に逆バイアスを印加するように構成されているため、当該支持基板内に寄生素子を通じた通電経路が発生しないように構成することができる。これにより、寄生素子を通じたリーク電流の発生を抑制することができ、バス接続の切断を正常に行うことができる。
【００１１】
請求項４記載の発明によれば、ノード内に設けられた電流バイパス回路が、高電位側バスに設けられたＭＯＳトランジスタのゲート−ソース間に接続された抵抗素子に流れる電流を低電位側のバスにバイパスするため、通電回路が高電位側バスに接続された複数の抵抗素子に所定電流を流したとしても電流バイパス回路を介して通電回路に還流するようになり、当該電流が他のノードに高電位側のバスを介して流れることがなくなる。これにより、自身のノード内に流れる電流による悪影響が他のノードに与えられることがなくなる。
【００１３】
請求項５記載の発明によれば、チャージポンプ回路は、複数の抵抗素子に所定電流を通電する電流源に、高電位側バスまたは低電位側バスの電位を昇圧した昇圧電圧を供給するため、自身のノード内で電流が還流するようになり当該自身のノード内の電流が他のノードに流れることがなくなる。これにより、自身のノード内に流れる電流による悪影響が他のノードに与えられることがなくなる。
【００１４】
請求項６記載の発明によれば、スイッチング素子がｎチャネル型のＭＯＳトランジスタにより構成されているため、同じオン抵抗の素子であるならばｐチャネル型のＭＯＳトランジスタよりも素子形成領域が小さくなるため、素子構成領域を小さくできる。
【００１５】
請求項７記載の発明によれば、複数のスイッチング素子を構成するトランジスタは、ＳＯＩ構造上に設けられた素子形成領域に構成されているため、トランジスタおよび支持基板間にはＳＯＩ構造を構成する絶縁膜が介在することになり、当該ＳＯＩ構造を挟んだ領域には絶縁膜の絶縁分離作用により原理的に寄生ダイオードが発生することなく半導体素子構造を形成できる。これにより、トランジスタと支持基板において、寄生素子に起因した電流の通電経路をカットすることができる。
【００１６】
請求項８記載の発明によれば、高電位側のバスに接続される回路構成と低電位側のバスに接続される回路構成とが対称性を保って構成されているため不要輻射を抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施形態について図面を参照しながら説明する。図３は、車内ＬＡＮ（Local Area Network）インタフェース（マスタおよびスレーブ間）の接続形態を概略的に示している。この図３に示すシステムは、車両のエアバッグ制御システムを構成する車内ＬＡＮインタフェース規格によって用いられるシステムを示している。
【００１８】
車載ＬＡＮ用に用いられるネットワークプロトコルとして、ＤＳＩ（Distributed System Interface）規格、ＳｂＷ（Safe-by-Wire）規格と称される２線式のディジーチェーン接続のプロトコルが提唱されている。これらのプロトコルは、ツイストペアの２線の差動型の一対のバスで各スレーブに電力供給を行うと共にデータの送受信を相互に行う方式であり、各スレーブは各々で電力を調達するのではなくマスタから供給された電力を保持しながら各スレーブ内で処理を行う。これらの規格は、エアバッグ等の安全制御分野のシステムのサブバスとして用いられることが想定されており、バス動作の制御を行うマスタと、エアバッグやセンサに設けられる複数のスレーブをディジーチェーン接続して構成される方法が用いられる。
【００１９】
このような規格は安全制御分野で用いられるため、フォルトトレランス（耐故障性）が仕様に盛り込まれている。ＤＳＩ規格では、スレーブに異常が発生すると当該異常スレーブの上流のスレーブに内蔵したスイッチをオフすることで、その下流側の異常スレーブとそのさらに下流のスレーブとを切り離して通常動作を行うことが規定されている。
【００２０】
ＤＳＩ規格においては、そのマスタ−スレーブ間の信号送受時において給電フェーズと通信フェーズとに時分割されており、給電フェーズにおいてマスタからスレーブに電力供給し、通信フェーズにおいてマスタ−スレーブ間でデータ通信するようになっている。これらの給電フェーズおよび通信フェーズにおいては、一対のバスの電位レベルは高電位側のバスと低電位側のバスとで電位が対称に変動し、高電位側および低電位側の２線のバス電位はある所定の中心電位を基準として対称変動する。これにより、ＥＭＣ（Electro Magnetic Compatibility）を考慮したときにも不要なノイズを抑制することができ不要輻射を低減できるようになる。
【００２１】
以下、マスタとしてエアバッグＥＣＵを適用し、スレーブとして加速度センサモジュールを適用した場合を具体例として挙げて説明する。
図３に示すように、エアバッグＥＣＵ（以下、ＥＣＵと称す）１は、マスタＩＣ１ａを内蔵して構成されており、そのマスタＩＣ１ａには所定電圧（例えば２５Ｖ：７Ｖ〜２６．５Ｖの範囲の所定電圧）の電源電圧Ｖｓｕｐが供給されている。ＥＣＵ１は一対のバスＤｎＨ−ＤｎＬを介して加速度センサモジュール（以下、モジュールと称す）２ａ〜２ｄをディジーチェーン接続して構成されている。一対のバスＤｎＨ−ＤｎＬは２本の信号線から構成されている。図３に示すように、モジュール２ａ〜２ｄは、それぞれ、スレーブＩＣ２ａａ〜２ｄａと当該スレーブＩＣ２ａａ〜２ｄａにそれぞれ接続された加速度センサ２ａｂ〜２ｄｂとを内蔵して構成されている。
【００２２】
図１は、各モジュール内のスレーブＩＣの電気的構成を機能ブロックにより概略的に示している。尚、モジュール２ａ〜２ｄの電気的構成は同一であるため、ここではモジュール２ａ内のスレーブＩＣ２ａａの電気的構成を説明し他のモジュール２ｂ〜２ｄ内の電気的構成説明については説明を省略する。
【００２３】
図１に示すように、スレーブＩＣ２ａａは、一対のバスＤｎＨ−ＤｎＬ間に接続された機能回路ＣＩＲと、当該機能回路ＣＩＲを下流側と接続／切断するためのバススイッチとしてのスイッチ部ＳＷ（ＳＷＨ、ＳＷＬ）とを備えている。機能回路ＣＩＲは、スレーブＩＣ２ａａ自身のマスタ側の入力端子ＩＮＨ−ＩＮＬ間に接続されており、電源回路ＳＶ、受信回路ＲＸＣ、送信回路ＴＸＣ、制御回路ＣＣなどの各機能ブロックに分割して構成されている。また機能回路ＣＩＲは、図示しないチャージポンプ回路等の高電圧Ｖｃｐ（図２（ａ）、図２（ｂ）参照：電源電圧よりも高い所定電圧（例えば４０Ｖ））を生成する高電圧生成回路などの各機能を備えたブロックを具備して構成されている。
【００２４】
電源回路ＳＶは、ノードＮ１−Ｎ２間に直列接続された逆流防止用ダイオードＤＳおよび電力蓄積用コンデンサＣＳ、並びにコンデンサＣＳの両端電圧を入力する電圧レギュレータＲＶを具備しており、スレーブＩＣ２ａａの入力端子ＩＮＨ−ＩＮＬに上流側から供給された電力を蓄積し所定の電源電圧を生成し当該モジュール２ａ内に供給する。
【００２５】
受信回路ＲＸＣは、ノードＮ１−Ｎ２間に直列接続された分圧抵抗Ｒｒ１、Ｒｒ２、Ｒｒ３によってバスの電圧変化、タイミングを検出し当該検出結果を制御回路ＣＣに与える。送信回路ＴＸＣは、ノードＮ１−Ｎ２間に接続された制御入力型の電流源により構成されており、制御回路ＣＣから制御信号が与えられることにより電流源の電流出力を切換える。ＥＣＵ１は、各モジュール２ａ〜２ｄ毎に割り当てられた所定間隔周期内のバス電流をモニタし、電流源による送信回路ＴＸＣが出力する電流変化を検出することでデータを受信する。
【００２６】
ハイサイドスイッチＳＷＨは、スレーブＩＣ２ａａの高電位側の入力端子ＩＮＨと高電位側の出力端子ＯＵＴＨとの間に介在して設けられている。またロウサイドスイッチＳＷＬは、スレーブＩＣ２ａａの低電位側の入力端子ＩＮＬと低電位側の出力端子ＯＵＴＬとの間に介在して設けられている。制御回路ＣＣはこれらのハイサイドスイッチＳＷＨおよびロウサイドスイッチＳＷＬを通電／切断切換可能に構成されているが、この構成については後述する。
【００２７】
図２（ａ）は、ハイサイドスイッチおよびロウサイドスイッチを主として表したスイッチ部の電気的構成ブロックを概略的に示している。また、図２（ｂ）は、図２（ａ）に示した定電流源ＣＭ１〜ＣＭ５の具体的回路構成をも併せて示している。図２（ａ）に示すように、スイッチ部ＳＷは、ｎチャネル型のＭＯＳトランジスタＭ１〜Ｍ４と、カレントミラー回路により構成される定電流源ＣＭ１〜ＣＭ５と、抵抗素子Ｒ１〜Ｒ４とを図示形態で組み合わせて構成されている。ｎチャネル型のＭＯＳトランジスタＭ１〜Ｍ４を適用する理由は、同じオン抵抗の素子であるならばｐチャネル型のＭＯＳトランジスタよりも素子形成領域が小さくなるためである。
【００２８】
また、ＥＭＣを考慮すると、オン抵抗のペア性が要求されるためであり、ｎＭＯＳトランジスタＭ１〜Ｍ４としてはオン抵抗が同一特性となる素子を適用している。以下、各素子間の結線の詳細を説明する。なお、前述したハイサイドスイッチＳＷＨはＭＯＳトランジスタＭ３およびＭ４を具備して構成されており、ロウサイドスイッチＳＷＬはＭＯＳトランジスタＭ１およびＭ２を具備している。
【００２９】
低電位側のバスＤｎＬの入力端子ＩＮＬと当該バスＤｎＬの出力端子ＯＵＴＬとの間には、ｎＭＯＳトランジスタＭ１のドレイン−ソース、ｎＭＯＳトランジスタＭ２のソースードレインが直列接続されている。ＭＯＳトランジスタＭ１およびＭ２のソースは互いに共通接続されている。
【００３０】
ＭＯＳトランジスタＭ１のゲート−ソース間には抵抗素子Ｒ１およびコンデンサＣ１が並列接続されている。ゲートは制御端子に相当する。ＭＯＳトランジスタＭ２のゲート−ソース間には抵抗素子Ｒ２およびコンデンサＣ２が並列接続されている。なお、コンデンサＣ１およびＣ２は過渡的な電圧変化を吸収するためのコンデンサとして構成されている。
【００３１】
抵抗素子Ｒ１とＭＯＳトランジスタＭ１のゲートとの間の共通接続点は、定電流源ＣＭ１に接続されている。この定電流源ＣＭ１は、機能回路ＣＩＲにより昇圧された高電圧Ｖｃｐが印加されることによってＭＯＳトランジスタＭ１のゲートに接続された抵抗素子Ｒ１およびコンデンサＣ１を通じて電流を流す。具体的には、図２（ｂ）に示すように、定電流源ＣＭ１は、ソースが高電圧Ｖｃｐの供給ノードに接続されたｐチャネル型のＭＯＳトランジスタＭ８を電流出力トランジスタとして構成されている。なお、定電流源ＣＭ１はカレントミラー回路による電流出力回路の構成となっている。
【００３２】
図２（ｂ）に示すように、カレントミラー回路ＣＭ１は、ｎＭＯＳトランジスタＭ５、Ｍ６と、ｐＭＯＳトランジスタＭ７、Ｍ８とから構成されている。ｎＭＯＳトランジスタＭ５のゲートとドレインはｎＭＯＳトランジスタＭ６のゲートと共通接続されていると共に、トランジスタＭ５のソースはトランジスタＭ６のソースと共通接続されている。
【００３３】
また、ｎＭＯＳトランジスタＭ６のドレインは、ｐＭＯＳトランジスタＭ７のゲートとドレイン、トランジスタＭ８のゲートと互いに共通接続されている。ｐＭＯＳトランジスタＭ７のソースはｐＭＯＳトランジスタＭ８のソースと共通接続されている。
【００３４】
抵抗素子ＲｚがｐＭＯＳトランジスタＭ７のソース−ドレイン間に接続されている。抵抗素子ＲｙがｎＭＯＳトランジスタＭ５のソース−ドレイン間に接続されている。これらの抵抗素子Ｒｙ、Ｒｚは参照電流Ｉｒｅｆが０の場合に共通接続された互いのトランジスタのゲート電位を安定化させるために設けられており、これらの抵抗素子Ｒｙ、Ｒｚを具備することによってカレントミラー回路ＣＭ１〜ＣＭ５を確実に非通電制御することができるようになる。
【００３５】
ｐＭＯＳトランジスタＭ８のドレインは、ＭＯＳトランジスタＭ１のゲートと抵抗素子Ｒ１との共通接続点に接続されている。機能回路ＣＩＲが参照電流ＩｒｅｆをＭＯＳトランジスタＭ５のドレインに電流供給すると、ＭＯＳトランジスタＭ６〜Ｍ８のカレントミラー作用によってＭＯＳトランジスタＭ１のゲート−ソース間に接続された抵抗素子Ｒ１およびコンデンサＣ１に電流を流す。
【００３６】
また図２（ａ）に示すように、抵抗素子Ｒ２とＭＯＳトランジスタＭ２のゲートとの間の共通接続点は、定電流源ＣＭ２に接続されている。この定電流源ＣＭ２は、機能回路ＣＩＲにより昇圧された高電圧Ｖｃｐが印加されることによってＭＯＳトランジスタＭ２のゲートに接続された抵抗素子Ｒ２およびコンデンサＣ２を通じて電流を流す。具体的には、図２（ｂ）に示すように、定電流源ＣＭ２は、ソースが高電圧Ｖｃｐの供給ノードに接続されたｐチャネル型のＭＯＳトランジスタＭ９を電流出力トランジスタとしたカレントミラー回路による電流出力構成となっている。
【００３７】
図２（ｂ）に示すように、ＭＯＳトランジスタＭ９のゲートはＭＯＳトランジスタＭ７のゲートと共通接続されている。このため、機能回路ＣＩＲが、参照電流ＩｒｅｆをＭＯＳトランジスタＭ５のドレインに供給すると、ＭＯＳトランジスタＭ６、Ｍ７、Ｍ９によるカレントミラー作用によってＭＯＳトランジスタＭ２のゲート−ソース間に接続された抵抗素子Ｒ２およびコンデンサＣ２に電流を流す。
【００３８】
図２（ａ）に示すように、高電位側のバスＤｎＨの入力端子ＩＮＨと当該バスＤｎＨの出力端子ＯＵＴＨとの間には、ＭＯＳトランジスタＭ３のドレイン−ソース、ＭＯＳトランジスタＭ４のソース−ドレインが直列接続されている。ＭＯＳトランジスタＭ３およびＭ４のソースは互いに共通接続されている。ＭＯＳトランジスタＭ３のゲート−ソース間には抵抗素子Ｒ３およびコンデンサＣ３が並列接続されている。ＭＯＳトランジスタＭ４のゲート−ソース間には抵抗素子Ｒ４およびコンデンサＣ４が並列接続されている。なお、コンデンサＣ３およびＣ４は過渡的な電圧変化を吸収するために設けられている。
【００３９】
抵抗素子Ｒ３とＭＯＳトランジスタＭ３のゲートとの間の共通接続点は、定電流源ＣＭ３に接続されている。この定電流源ＣＭ３は、機能回路ＣＩＲにより昇圧された高電圧Ｖｃｐが印加されることによってＭＯＳトランジスタＭ３のゲートに接続された抵抗素子Ｒ３およびコンデンサＣ３に電流を流す。
【００４０】
具体的には、図２（ｂ）に示すように、定電流源ＣＭ３は、ソースが高電圧Ｖｃｐの供給ノードに接続されたｐチャネル型のＭＯＳトランジスタＭ１０を電流出力トランジスタとしたカレントミラー回路による電流出力構成となっている。図２（ｂ）に示すように、ＭＯＳトランジスタＭ１０のゲートは、ＭＯＳトランジスタＭ７のゲートと共通接続されている。このため、機能回路ＣＩＲが、参照電流ＩｒｅｆをＭＯＳトランジスタＭ５のドレインに供給すると、ＭＯＳトランジスタＭ６、Ｍ７、Ｍ１０によるカレントミラー作用によって抵抗素子Ｒ３およびコンデンサＣ３に電流を流す。
【００４１】
図２（ａ）に示すように、抵抗素子Ｒ４とＭＯＳトランジスタＭ４のゲートとの間の共通接続点は、定電流源ＣＭ４に接続されている。この定電流源ＣＭ４は、機能回路ＣＩＲにより昇圧された高電圧Ｖｃｐが印加されることによってＭＯＳトランジスタＭ４のゲートに接続された抵抗素子Ｒ４およびコンデンサＣ４に電流を流す。
【００４２】
具体的には、図２（ｂ）に示すように、定電流源ＣＭ４は、ソースが高電圧Ｖｃｐの供給ノードに接続されたｐチャネル型のＭＯＳトランジスタＭ１１を電流出力トランジスタとしたカレントミラー回路による電流出力構成となっている。図２（ｂ）に示すように、ＭＯＳトランジスタＭ１１のゲートは、ＭＯＳトランジスタＭ７のゲートと共通接続されている。このため、機能回路ＣＩＲが、参照電流ＩｒｅｆをＭＯＳトランジスタＭ５のドレインに供給すると、ＭＯＳトランジスタＭ６、Ｍ７、Ｍ１１のカレントミラー作用によってＭＯＳトランジスタＭ４のゲート−ソース間に接続された抵抗素子Ｒ４およびコンデンサＣ４に電流を流す。
【００４３】
図２（ａ）に示すように、機能回路ＣＩＲの後段には定電流源ＣＭ５が、電流バイパス回路として設けられており、電流の回収手段として機能する。この定電流源ＣＭ５はカレントミラー回路によって一対のバスＤｎＨ−ＤｎＬのノードＮ１−Ｎ２間に構成されている。図２（ｂ）に示すように、定電流源ＣＭ５は、ｎＭＯＳトランジスタＭ１２を主として構成されている。ＭＯＳトランジスタＭ１２のドレイン−ソースはノードＮ１−Ｎ２間に接続されている。ＭＯＳトランジスタＭ１２のゲート、ソースは、それぞれ、ＭＯＳトランジスタＭ５のゲート、ソースと共通に接続されている。
【００４４】
図２（ａ）および図２（ｂ）に示すように、定電流源ＣＭ５は、高電位側のバスＤｎＨに接続された抵抗素子Ｒ３およびＲ４に流れる電流Ｉ（つまり２×Ｉ）を低電位側のバスＤｎＬのノードＮ２に電流バイパスする機能を備えており、高電位側のバスＤｎＨのノードＮ１を通じてＥＣＵ１（マスタ）や他のモジュール２ｂ…（スレーブ）に電流２×Ｉが流れることを防いでいる。
【００４５】
尚、抵抗素子Ｒ３、Ｒ４にそれぞれ電流が電流値Ｉだけ流れる場合には定電流源ＣＭ５がバイパスする電流値は２×Ｉに調整されている。定電流源ＣＭ５が設けられていないと、抵抗素子Ｒ３、Ｒ４に流れる通電電流ＩはＥＣＵ１（マスタ）やその他のモジュール２ｂ…（スレーブ）を還流することになりバス電流が変動する。この変動電流はマスタ−スレーブ間の通信データ送受信時のノイズ成分となるため、本実施形態では定電流源ＣＭ５を設けている。すると、スレーブＩＣ２ａａ内で機能回路ＣＩＲを通じて電流Ｉを還流することができるため、スレーブＩＣ２ａａ内で電流を回収することができ、ＥＣＵ１や他のモジュール２ｂ…に電流値Ｉの影響を与えることがなくなり悪影響を回避できる。
【００４６】
モジュール２ａは、低電位側のバスＤｎＬに供給される電位を最低電位（スレーブＩＣ２ａａの基板電位）として動作する。何らかの影響によって出力端子ＯＵＴＨ、ＯＵＴＬ側の高電位側のバスＤｎＨまたは低電位側のバスＤｎＬがシステムグランド（シャーシグランド）に地絡した場合には、スイッチ部ＳＷをオフすることでシリコン基板１０（後述の図９等参照：導電型の支持基板に相当）の電位以下となるバス接続を切断し、下流側のモジュール２ｂ…を切断する必要がある。
【００４７】
また、何らかの影響によって出力端子側の高電位側のバスＤｎＨまたは低電位側のバスＤｎＬがバッテリの高電圧に短絡した場合にはスイッチ部ＳＷをオフすることでバス接続を切り離す必要がある。
【００４８】
そのため、このスイッチＳＷは、出力端子ＯＵＴＨ、ＯＵＴＬ側のバス電位が低電位側のバスの入力端子ＩＮＬの電位以下の場合、および、高電位側のバスの入力端子ＩＮＨの電位以上の場合であってＭＯＳトランジスタＭ１〜Ｍ４がオフしたときに寄生素子が当該オフ動作を妨げないように構成する必要がある。
【００４９】
そこで、本実施形態ではスイッチ部ＳＷのうちのＭＯＳトランジスタＭ１〜Ｍ２の集積回路構造として図４に示す半導体構造を採用している。図４にはＭＯＳトランジスタＭ１、Ｍ２によるロウサイドスイッチＳＷＬの半導体構造を図示している。ＭＯＳトランジスタＭ３およびＭ４によるハイサイドスイッチＳＷＨの構造は図示していないが、前記ＭＯＳトランジスタＭ１、Ｍ２の半導体構造と同様の構造を適用している。
【００５０】
図４に示すように、シリコン基板１０の上にはシリコン酸化膜１１が平面状に構成されている。このシリコン酸化膜１１は、シリコン基板１０とシリコン酸化膜１１上に設けられる素子形成領域１２ａ、１２ｂとの間を絶縁分離するための酸化膜であり、所謂ＳＯＩ（Silicon On Insulator）構造１３として構成されている。このＳＯＩ構造１３上に設けられた素子形成領域１２ａ、１２ｂは、ＳＯＩ構造１３の上面上まで至る複数のトレンチ溝１４および当該複数のトレンチ溝１４内に埋め込まれた絶縁膜１５によって互いに素子間分離されておりアイランド状に複数構成されている。
【００５１】
素子形成領域１２ａは、低濃度のＮ−不純物導入半導体層１６ａ（Ｎ型半導体層）と当該半導体層１６ａの表層に設けられたＰウェル１７ａとを含んでいる。Ｐウェル１７ａの表層にＭＯＳトランジスタＭ１が形成されている。
【００５２】
素子形成領域１２ｂは、低濃度のＮ−不純物導入半導体層１６ｂ（Ｎ型半導体層）と当該半導体層１６ｂの表層に設けられたＰウェル１７ｂとを含んでいる。Ｐウェル１７ｂの表層にＭＯＳトランジスタＭ２が形成されている。
【００５３】
ＭＯＳトランジスタＭ１は、Ｐウェル１７ａの表層に互いに離間して設けられたＮ型拡散層１８、１９と、当該Ｎ型拡散層１８−１９間のＰウェル１７ａの表面上にゲート絶縁膜（図示せず）を介してポリシリコンにより形成されたゲート電極層２０とを備えて構成される。
【００５４】
ＭＯＳトランジスタＭ２は、Ｐウェル１７ｂの表層に互いに離間して設けられたＮ型拡散層２１、２２と、当該Ｎ型拡散層２１−２２間のＰウェル１７ｂの表面上にゲート絶縁膜（図示せず）を介してポリシリコンにより形成されたゲート電極層２３とを備えて構成される。Ｎ型拡散層１８、２１がドレイン領域Ｄとして構成され、Ｎ型拡散層１９、２２がソース領域Ｓとして構成される。
【００５５】
Ｐウェル１７ａ内には、バックゲートＢＧとして高濃度のＰ型半導体層２４ａが構成されている。Ｐウェル１７ｂ内には、バックゲートＢＧとして高濃度のＰ型半導体層２４ｂが構成されている。これらのＰ型半導体層２４ａ、２４ｂは、Ｎ型半導体層１９、２２との間でコンタクトプラグ（図示せず）および上層配線Ｗによって絶縁膜１５上を跨いで互いに電気的に導通接続されている。
【００５６】
上記構成の作用についてモジュール間のバス接続動作を説明する。
図３に示すように、モジュール２ａが、モジュール２ａのマスタ側と、モジュール２ａの下流側に接続されたスレーブとしてのモジュール２ｂとをバス接続するとき、機能回路ＣＩＲのオンオフ制御回路ＣＩＲａがオン制御信号を出力する。図２（ａ）および図２（ｂ）に示すように、機能回路ＣＩＲが参照電流Ｉｒｅｆや高電圧Ｖｃｐを印加することで定電流源ＣＭ１〜ＣＭ５を例えば同時に機能させる。
【００５７】
すると、電流Ｉが定電流源ＣＭ１〜ＣＭ４からそれぞれ各抵抗素子Ｒ１〜Ｒ４に流れる。電流Ｉは各抵抗素子Ｒ１〜Ｒ４にそれぞれ流れるため、各ＭＯＳトランジスタＭ１〜Ｍ４のゲート−ソース間電圧Ｖｇｓがそれぞれ上昇する。このゲート−ソース間電圧Ｖｇｓが所定のしきい値電圧Ｖｔを上回ると各ＭＯＳトランジスタＭ１〜Ｍ４はオンする。すると、モジュール２ａのマスタ側とモジュール２ｂとをバス接続できる。
【００５８】
図５（ａ）は、マスタとスレーブとの間の給電フェーズと通信フェーズにおける一対のバスの電位レベル変化をマスタ側からみて概略的に示している。図５（ｂ）は、給電フェーズと通信フェーズにおける一対のバス間の電圧変化をスレーブ側からみて概略的に示している。これらの図５（ａ）および図５（ｂ）に示すように、一対のバス電圧は、給電フェーズと通信フェーズにおいて周期的にフェーズが交代するようになっている。尚、これらの図５は概略的に示すものであり、実際の周期とは異なることに留意する必要がある。
【００５９】
通信フェーズでは、バスＤｎＨの電位ＶｈとバスＤｎＬの電位Ｖｌとの間の電圧が２つの電圧レベルＬＤ１、ＬＤ２（例えば４．５Ｖ、１．５Ｖ）を得るようになっており、ＥＣＵ（マスタ）１は最高電位（例えば２５Ｖ）と最低電位（例えば０Ｖ）との間の中間電位（１２．５Ｖ）を基準として上下対称に前記２つの電圧レベルＬＤ１、ＬＤ２をバスＤｎＬ−ＤｎＬに印加する。モジュール（スレーブ）２ａ〜２ｄではこれらの電圧を低電位側のバスノードＮ２の電圧（０Ｖ）を基準として所定範囲（約１．５Ｖ〜４．５Ｖ）で検出する。通信フェーズでは、２つの電位レベルのディーティ比に応じてデータの送受信が行われる。
【００６０】
給電フェーズでは、ＥＣＵ１は前記通信フェーズにおける２つの電位レベル間の電圧よりも高い電圧レベル（例えば２５Ｖ：７Ｖ〜２６．５Ｖの範囲の一定電圧）をバスＤｎＨ−ＤｎＬ間に印加する。具体的には、給電フェーズにおいては、ＥＣＵ１は高電位側のバスＤｎＨの電位として電源電位（２５Ｖ）を与え、低電位側のバスＤｎＬの電位としてグランド電位（０Ｖ）を与える。このとき、スレーブＩＣ２ａａは機能回路の電源回路ＳＶ中の電力蓄積用コンデンサＣＳ（図１参照）によって電源電力を蓄積する。
【００６１】
給電フェーズから通信フェーズに移行すると、スレーブＩＣ２ａａは蓄積された電源電力を使用して受信回路ＲＸＣによりデータを受信し送信回路ＴＸＣによりデータを送信することでＥＣＵ１との間で通信処理を行う。図５（ａ）および図５（ｂ）に示すように、給電フェーズと通信フェーズとが繰り返されることによってマスタ−スレーブ間の通信処理が継続される。
【００６２】
ところで、図６に示すように、モジュール２ｂの下流側において一対のバスＤｎＬ、ＤｎＨの何れか少なくとも一方がグランドにショート（地絡）した場合（Ｃａｓｅ２、Ｃａｓｅ４）または，バッテリにショートした場合（Ｃａｓｅ１、Ｃａｓｅ３）を考える。この場合、各モジュール２ａ〜２ｄ内で検出される電圧が通常の通信状態である図５（ｂ）とは異なってくるため、正常な通信状態を保持することができない。
【００６３】
そこで、図６のＣａｓｅ１〜Ｃａｓｅ４に示すような電位がＥＣＵ１側で検出されたときには、後段のバスに異常レベルが検出されたモジュール２ｂのスイッチ部ＳＷ（ＳＷＨ、ＳＷＬ）の接続を切断することで、下流側のバスＤｎＨ、ＤｎＬの双方を切断する。図５（ｃ）に、この時のモジュール２ａ、２ｂからみたグランド電位（点線Ｔ１）およびバッテリ電位（点線Ｔ２）を示す。これらの電位はモジュール２ｂのスイッチＳＷＨまたはＳＷＬの下流側端子電位となるが、本実施形態（本発明）のスイッチ構成によればこのような０［Ｖ］未満の電位を含む幅広い電圧範囲に対しても確実にスイッチの接続を切断することができる。これにより、エアバッグＥＣＵ１とモジュール２ａ、２ｂの通信状態を保持すると共に、下流側の短絡、地絡による電位変化をモジュール２ａ、２ｂに与えることなく、通信を継続する。
【００６４】
この場合、モジュール２ｂが、モジュール２ｂのＥＣＵ（マスタ）１側と、その下流側に接続されたモジュール２ｃとを切断するときには、機能回路ＣＩＲのオンオフ制御回路ＣＩＲａがオフ制御信号を出力し、定電流源ＣＭ１〜ＣＭ５からの電流出力を停止する。すると、各抵抗素子Ｒ１〜Ｒ４には電流が流れないため、各ＭＯＳトランジスタＭ１〜Ｍ４のゲート−ソース間電圧Ｖｇｓが低下し、各ＭＯＳトランジスタＭ１〜Ｍ４は同時にオフする。すると、モジュール２ｂのマスタ側とモジュール２ｃとの間に接続されるバス接続を切断できる。
【００６５】
図４に示すように、ロウサイドスイッチＳＷＬ（ハイサイドスイッチＳＷＨ）がＳＯＩ構造１３上で且つ絶縁膜１５によって互いに素子分離された素子形成領域１２ａ、１２ｂ内に形成されている。
【００６６】
この場合、当該スイッチＳＷＬを構成するＭＯＳトランジスタＭ１、Ｍ２とシリコン基板１０との間には絶縁膜１１が介在しているため絶縁膜の絶縁分離作用により寄生素子は原理的に発生しない。
【００６７】
また、Ｎ型半導体層１６ａ、１６ｂには、絶縁膜１１の上面上まで達する複数のトレンチ溝１４が形成され当該トレンチ溝１４内にはそれぞれ絶縁膜１５が埋込まれているため、各ＭＯＳトランジスタＭ１、Ｍ２は、絶縁膜１１、１５により構造的および電気的に絶縁分離された複数の素子形成領域１２ａ、１２ｂにそれぞれ形成されることになり、複数のＮ型半導体層１６ａおよび１６ｂ間を通じた寄生素子は絶縁膜１１、１５の絶縁分離作用によって原理的に発生しない。
【００６８】
Ｎ型半導体層１６ａ内では、図２（ｂ）に寄生素子の等価回路を点線で示すように、トランジスタＭ１のソース／ドレイン間に寄生ダイオードＤｍ１が発生する。Ｎ型半導体層１６ｂ内では、トランジスタＭ２のソース／ドレイン間に寄生ダイオードＤｍ２が発生する。
【００６９】
この場合、寄生ダイオードＤｍ１は図４に示すＰ型半導体層２４ａおよびＮ型半導体層１８間に順方向に形成されるようになると共に、寄生ダイオードＤｍ２はＰ型半導体層２４ｂおよびＮ型半導体層２１間に順方向に形成されるようになり、図２（ｂ）に示すように、これらの寄生ダイオードＤｍ１およびＤｍ２は、低電位側のバスの入力端子ＩＮＬおよび出力端子ＯＵＴＬ間に対し互いに逆方向接続される形態となる。
【００７０】
したがって、たとえスイッチ部ＳＷをオフしたときにも寄生ダイオードＤｍ１およびＤｍ２間を通じた寄生電流が生じにくくなり、正常に下流側のバス接続を切断することができ、安定した動作を保持することができる。尚、高電位側のバスの入力端子ＩＮＨおよび出力端子ＯＵＴＨ間においては、図２（ｂ）に示すように、寄生ダイオードＤｍ３、Ｄｍ４が互いに逆方向接続される形態で構成される。
【００７１】
本実施形態によれば、ハイサイドスイッチＳＷＨが高電位側バスＤｎＨの入力端子ＩＮＨと出力端子ＯＵＴＨとの間に接続されていると共に、ロウサイドスイッチＳＷＬが低電位側バスＤｎＬの入力端子ＩＮＬと出力端子ＯＵＴＬとの間に接続されているため、当該スイッチＳＷＨおよびＳＷＬが共にオフすることでモジュール２ｂおよび２ｃ間のバス接続を切断することができ、たとえバスに異常が発生したとしても安定した動作を保持できる。
【００７２】
ロウサイドスイッチＳＷＬは、それぞれＭＯＳトランジスタＭ１、Ｍ２がソース共通で直列接続され、前述した半導体素子構造によって形成されているため、寄生素子によるリーク電流の発生を防止することができ、正常にバス切断することができる。尚、ハイサイドスイッチＳＷＨについても同様となっている。
【００７３】
各トランジスタＭ１〜Ｍ４のゲート‐ソース間が各抵抗Ｒ１〜Ｒ４によって接続されているためＣＭ１〜ＣＭ４の電流を０にするだけで幅広い電圧範囲に対して確実にゲート‐ソース間電圧を０にしてトランジスタをオフすることができ、バス接続を切断することができる。
【００７４】
また、ＭＯＳトランジスタＭ１〜Ｍ４のゲート−ソース間電圧は、定電流源ＣＭ１〜ＣＭ４（カレントミラー回路）によって生成される電流Ｉのみで決定されるため、高電位側および低電位側のバスＤｎＨ−ＤｎＬ間の電圧関係に依存せずに各ＭＯＳトランジスタＭ１〜Ｍ４のオン抵抗のペア性を維持できる。
【００７５】
また、上述した回路構成を採用することによって高電位側のバスＤｎＨと低電位側のバスＤｎＬとの回路構成の対称性を保っている。特許文献２に開示されている技術思想では、ｎＭＯＳトランジスタが挿入されている側のバスの電位はグランド固定であり、他方のバスの電位が変動するように構成されているものの一方のバスの電位のみが変動するとＥＭＣ（Electro Magnetic Compatibility）の観点から不要輻射を生じるため好ましくない。本実施形態では、高電位側のバスＤｎＨに接続される回路構成と低電位側のバスＤｎＬに接続される回路構成とが対称性を保って構成されているため不要輻射を抑制できる。        
【００７６】
（第２の実施形態）
図７は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、スイッチ部の半導体構造にある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００７７】
前述実施形態と異なるところは、図７に示すように、２つのＮ型半導体層１６ａ、１６ｂ間にトレンチ溝１４および絶縁膜１５を設けることなく、２つのＮ型半導体層１６ａ、１６ｂを一体化した１つのＮ型半導体層１６による１の素子形成領域１２として構成し、当該１の素子形成領域１２内に複数のＭＯＳトランジスタＭ１、Ｍ２を構成したところにある。
【００７８】
この図７においては、１つのＮ型半導体層１６の表層に複数のＰウェル１７ａ、１７ｂが互いに離間して設けられており、これらの複数のＰウェル１７ａ、１７ｂにそれぞれＭＯＳトランジスタＭ１、Ｍ２が構成されている。このような実施形態によっても前述実施形態とほぼ同様の作用効果を奏する。
【００７９】
（第３の実施形態）
図８は、本発明の第３の実施形態を示すもので、前述実施形態と異なるところは、スイッチ部の半導体構造にある。前述実施形態と異なるところは、図８に示すように、２つのＰウェル１７ａ、１７ｂを一体化して１つのＰウェル１７として１のＮ型半導体層１６の表層に設け、さらに、前述実施形態ではＰウェル１７ａ、１７ｂの表層にそれぞれ設けられていたＰ型半導体層２４ａ、２４ｂも一体化してＰ型半導体層２４として構成しているところにある。本実施形態においても前述実施形態とほぼ同様の作用効果を奏する。
【００８０】
また、さらに、ソース領域ＳとなるＮ型拡散層１９、２２を一体化しても良い。  
第１〜第３の実施形態では、図４、図７、図８には図示しない他の半導体構成領域との間の素子間分離としてトレンチ分離構造を使用したが、ＰＮ接合による素子間分離、酸化膜、窒化膜等の絶縁層による素子間分離を適用しても良い。
【００８１】
（第４の実施形態）
図９は、本発明の第４の実施形態を示すもので、前述実施形態と異なるところは、スイッチ部の半導体素子構造にある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
【００８２】
図９に示すように、前述実施形態で説明したトレンチ溝１４および絶縁膜１５に代えて高濃度のＰ型半導体層３０が形成されている。また前述実施形態にて説明したＳＯＩ構造１３を適用しておらず、シリコン基板１０上に直接Ｎ型半導体層１６ａ、１６ｂが互いに離間して形成されている。Ｐ型半導体層３０は、Ｎ型半導体層１６ａ、１６ｂの外周端部に沿って当該半導体層１６ａ、１６ｂの脇に構造的に接触して構成されている。Ｎ型半導体層１６ａ内にはトランジスタＭ１が形成されており、Ｎ型半導体層１６ｂ内にはトランジスタＭ２が形成されている。
【００８３】
Ｎ型半導体層１６ａの内側表層にはＰウェル１７ａが形成されている。Ｎ型半導体層１６ｂの内側表層にはＰウェル１７ｂが形成されている。Ｎ型半導体層１６ａ、１６ｂがそれぞれＰ型半導体層によって上下平面方向に挟まれる構造となっている。これにより、所謂ｐｎジャンクション分離構造が形成されている。
【００８４】
機能回路ＣＩＲはＮ型半導体層１６ａ、１６ｂに高電圧Ｖｃｐ（スイッチング動作電圧を超える電圧）を印加することによって、Ｐウェル１７ａおよびＮ型半導体層１６ａ間、並びに、Ｐウェル１７ｂおよびＮ型半導体層１６ｂ間に生じる寄生ダイオードに逆バイアスを与える。すると、Ｐウェル１７ａ、１７ｂが絶縁膜を介さずにその下層側のＮ型半導体層１６ａ、１６ｂとの間で構造的に接続されていたとしても、Ｐウェル１７ａ、１７ｂを電気的に分離することができ、Ｐウェル１７ａ内に構成されるＭＯＳトランジスタＭ１、Ｐウェル１７ｂ内に構成されるＭＯＳトランジスタＭ２はシリコン基板１０側の電気的影響を排除しながらスイッチング動作を継続できる。これにより前述実施形態とほぼ同様の作用効果が得られる。
【００８５】
（第５の実施形態）
図１０は、本発明の第５の実施形態を示すもので、第４の実施形態と異なるところは、スイッチ部の半導体構造にある。第４の実施形態では、２つのＮ型半導体層１６ａ、１６ｂ間にＰ型半導体層３０を設けたが、本実施形態では、図１０に示すように、２つのＮ型半導体層１６ａ、１６ｂ間にＰ型半導体層３０を設けず、２つのＮ型半導体層１６ａ、１６ｂを結合して一体化してＮ型半導体層１６として構成されている。１つのＮ型半導体層１６の表層に複数のＰウェル１７ａ、１７ｂが互いに離間して設けられており、Ｎ型半導体層１６が当該複数のＰウェル１７ａ、１７ｂ間に構成されている。このような実施形態によっても前述実施形態とほぼ同様の作用効果を奏する。
【００８６】
（第６の実施形態）
図１１は、本発明の第６の実施形態を示すもので、第５の実施形態と異なるところは、スイッチ部の半導体構造にある。前述実施形態と異なるところは、図１１に示すように、２つのＰウェル１７ａ、１７ｂを一体化してＰウェル１７として１つのＮ型半導体層１６の表層に設け、さらに、前述実施形態ではそれぞれのＰウェル１７ａ、１７ｂの表層にそれぞれ設けられていたＰ型半導体層２４ａ、２４ｂも一体化してＰ型半導体層２４として構成されているところにある。この構造は、Ｐウェル１７内の構造が第３の実施形態と同様の構造であり、このような実施形態によっても前述実施形態とほぼ同様の作用効果を奏する。
【００８７】
また、さらに、ソース領域ＳとなるＮ型拡散層１９、２２を一体化しても良い。  
第４〜第６の実施形態では、半導体層１６（１６ａ、１６ｂ）に高電圧Ｖｃｐを与えない（フローティング）構成も可能である。その場合は、Ｎ型半導体層１６（１６ａ、１６ｂ）とｐ型のシリコン基板１０との間に高濃度の埋込層を設ける等により不純物濃度の高い層を構成することにより寄生電流の発生を抑制することができる。    
【００８８】
第４〜第６の実施形態では、図９のトランジスタＭ１−Ｍ２間および図９〜図１１には図示しない他の半導体構成領域との間の素子間分離構造としてＰ型半導体層３０による素子間分離を適用したが、第３実施形態にて説明したトレンチ１４および絶縁膜１５によるトレンチ分離構造、または、酸化膜、窒化膜等の絶縁層による素子間分離を適用しても良い。また，シリコン基板１０中に互いに分離したＮウェル（Ｎ型半導体層１６）を構成することにより素子分離としても良い。
【００８９】
（第７の実施形態）
図１２ないし図１４は、本発明の第７の実施形態を示すもので、前述実施形態と異なるところは、スイッチ部を構成するＭＯＳトランジスタをドレイン共通に接続したところにある。また、さらに前述実施形態と異なるところは、スイッチ部を構成するＭＯＳトランジスタの半導体構造とその周辺構造にある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。
【００９０】
図１２は、図２（ａ）に代わる図を示したもので、ハイサイドスイッチおよびロウサイドスイッチを主として表したスイッチ部の電気的構成ブロックを概略的に示している。また、図１３は、図２（ｂ）に代わる図を示したもので、定電流源の回路構成をも併せて示している。
【００９１】
スイッチ部ＳＷに代わるスイッチ部ＳＷ２は、前述実施形態と同様に、ｎチャネル型のＭＯＳトランジスタＭ１〜Ｍ４と、カレントミラー回路による定電流源ＣＭ１〜ＣＭ５と、抵抗素子Ｒ１〜Ｒ４とを図示形態で組み合わせて構成されている。ハイサイドスイッチＳＷＨに代わるハイサイドスイッチＳＷＨ２は、ＭＯＳトランジスタＭ３およびＭ４を具備しており、これらのＭＯＳトランジスタＭ３およびＭ４はドレインを共通に接続されている。入力端子ＩＮＨと出力端子ＯＵＴＨとの間には、ＭＯＳトランジスタＭ３のソース−ドレイン、ＭＯＳトランジスタＭ４のドレイン−ソースを直列接続して構成されている。
【００９２】
ロウサイドスイッチＳＷＬに代わるロウサイドスイッチＳＷＬ２は、ＭＯＳトランジスタＭ１およびＭ２を具備しており、これらのＭＯＳトランジスタＭ１およびＭ２はドレインを共通に接続されている。入力端子ＩＮＬと出力端子ＯＵＴＬとの間には、ＭＯＳトランジスタＭ１のソース−ドレイン、ＭＯＳトランジスタＭ２のドレイン−ソースを直列接続して構成されている。
【００９３】
ＭＯＳトランジスタＭ１のソースは低電位側の入力端子ＩＮＬに接続されており、ＭＯＳトランジスタＭ２のソースは低電位側の出力端子ＯＵＴＬに接続されている。ＭＯＳトランジスタＭ３のソースは高電位側の入力端子ＩＮＨに接続されており、ＭＯＳトランジスタＭ４のソースは高電位側の出力端子ＯＵＴＨに接続されている。その他の電気的構成は、前述実施形態と同様に構成されているため、その結線関係の詳細説明を省略する。
【００９４】
図１４は、スイッチ部の半導体構造を模式的に表しており、半導体素子構造内部に発生する寄生素子を電気的に表している。この図１４は、スイッチ部ＳＷ２のうち、ＭＯＳトランジスタＭ１、Ｍ２によるロウサイドスイッチＳＷＬ２の構造を主として表わすもので、その他の構造は図示していない。なお、図１３には、スイッチ部（ハイサイドスイッチおよびロウサイドスイッチ）の周辺の寄生素子の発生状態をも電気的に示している。
【００９５】
図１４に示すように、ｐ型のシリコン基板（導電型の支持基板）１０上には、その表層に高濃度のＮ型半導体埋込層４２ａが構成され当該Ｎ型半導体埋込層４２ａを介してＮウェル３１ａが構成されている。また、シリコン基板１０上には、その表層に高濃度のＮ型半導体埋込層４２ｂが構成され当該Ｎ型半導体埋込層４２ｂを介してＮウェル３１ｂが構成されている。Ｎウェル３１ａおよび３１ｂ間には高濃度のＰ型半導体層４３が構成されている。このようにして素子分離構造が実現されている。
【００９６】
Ｎウェル３１ａの表層にはＰウェル３２ａが構成されており、Ｎウェル３１ｂの表層にはＰウェル３２ｂが構成されている。これらのＰウェル３２ａ、３２ｂは、互いに同一深さで構成されている。
【００９７】
Ｐウェル３２ａ内には、その表層にＭＯＳトランジスタＭ１のソース領域ＳとしてＮ型の不純物拡散層３３が構成されている。Ｎ型の不純物拡散層３３に隣接接触して、高濃度のＰ型の不純物拡散層３４が構成されている。この不純物拡散層３４はＭＯＳトランジスタＭ１のバックゲートＢＧのコンタクト領域として機能する。不純物拡散層３３、３４の直上にはコンタクトプラグ（図示せず）および上層配線Ｗが形成されており、当該上層配線Ｗによって各不純物拡散層３３、３４が互いに電気的に導通接続されるように構成されている。このようにしてＭＯＳトランジスタＭ１のソースＳおよびバックゲートＢＧ間が導通接続されている。
【００９８】
シリコン基板１０の表面と平行なＸ１方向にＰウェル３２ａ脇に位置すると共にＮウェル３１ａの表層に位置してフィールド酸化膜３５が構成されている。他方、Ｎ型拡散層３３の脇にはＰウェル３２ａの表面上にゲート絶縁膜（図示せず）を介して（挟んで）ゲート電極膜３６が構成されている。このゲート電極膜３６はポリシリコン薄膜により構成されており、フィールド酸化膜３５の直上まで連続して渡って形成されている。フィールド酸化膜３５は高耐圧特性を保持するために構成されている。ゲート電極膜３６はシリコン基板１０の表面上にゲート絶縁膜を介してＰウェル３２ａ、Ｎウェル３１ａの上方を渡って形成されている。Ｎウェル３１ａはＭＯＳトランジスタＭ１のドレイン領域として機能する。
【００９９】
Ｎ型の不純物拡散層３７ａが、フィールド酸化膜４１のＸ１方向脇に位置してＮウェル３１ａの表層に、ＭＯＳトランジスタＭ１のドレインコンタクト領域として形成されている。このようにしてＭＯＳトランジスタＭ１は、半導体層３１ａ、３２ａ、３３、３４、３５、３６、３７ａを含んで構成される。
【０１００】
Ｐウェル３２ｂ内には、その表層にＭＯＳトランジスタＭ２のソース領域ＳとしてＮ型の不純物拡散層３８が構成されている。Ｎ型の不純物拡散層３８に隣接接触して、高濃度のＰ型の不純物拡散層３９が構成されている。この不純物拡散層３９はＭＯＳトランジスタＭ２のバックゲートＢＧのコンタクト領域として機能する。不純物拡散層３８、３９の直上にはコンタクトプラグ（図示せず）および上層配線Ｗが構成されており、各不純物拡散層３８、３９を互いに電気的に導通接続するように構成されている。このようにしてＭＯＳトランジスタＭ２のソース領域ＳおよびバックゲートＢＧ間が導通接続されている。
【０１０１】
シリコン基板１０の表面と平行なＸ２方向にＰウェル３２ｂ脇に位置すると共にＮウェル３１ｂの表層に位置してフィールド酸化膜４１が構成されている。他方、Ｎ型拡散層３８のＸ２方向脇にはＰウェル３２ｂの表面上にゲート絶縁膜（図示せず）を介してゲート電極膜４０が構成されている。このゲート電極膜４０はポリシリコン薄膜により構成されており、フィールド酸化膜４１の直上まで連続して渡って形成されている。フィールド酸化膜４１は高耐圧特性を保持するために構成されている。ゲート電極膜４０はシリコン基板１０の表面上にゲート絶縁膜を介してＰウェル３２ｂ、Ｎウェル３１ｂの上方を渡って形成されている。
【０１０２】
Ｎウェル３１ｂはＭＯＳトランジスタＭ２のドレイン領域として機能する。
Ｎ型の不純物拡散層３７ｂが、フィールド酸化膜４１のＸ２方向脇に位置してＮウェル３１ｂの表層に、ＭＯＳトランジスタＭ２のドレインコンタクト領域として形成されている。このようにしてＭＯＳトランジスタＭ２は、半導体層３１ｂ、３２ｂ、３７ｂ、３８、３９、４０、４１を含んで構成される。
【０１０３】
Ｎウェル３１ａ内の高濃度のＮ型半導体層３７ａと、Ｎウェル３１ｂ内の高濃度のＮ型半導体層３７ｂとは、その上に接続されたコンタクトプラグ（図示せず）および上層配線Ｗ２によって互いに構造的に接続されることによって電気的に導通接続されている。
【０１０４】
図１３および図１４には、シリコン基板１０の表層から深い領域に生じる寄生成分を点線で表している。これらの図１３および図１４に示すように、寄生素子は、Ｐウェル３２ａとＮウェル３１ａとの間に寄生ダイオードＤ１が生じると共に、Ｐ型半導体層３２ｂとＮウェル３１ｂとの間に寄生ダイオードＤ２が生じる。また、シリコン基板１０のＰｓｕｂ層とＮ型埋込層４２ａとの間に寄生ダイオードＤ３ａが順方向に生じる。また、シリコン基板１０のＰｓｕｂ層とＮ型埋込層４２ｂとの間に寄生ダイオードＤ３ｂが順方向に生じる。また、Ｐウェル３２ａとＮウェル３１ａとシリコン基板１０のＰｓｕｂ層との間にＰＮＰ寄生トランジスタＴｒａが生じる。Ｐ型半導体層３２ｂとＮウェル３１ｂとシリコン基板１０のＰｓｕｂ層との間にＰＮＰ寄生トランジスタＴｒｂが生じる。
【０１０５】
このとき、ダイオードＤ３ａがシリコン基板１０のＰｓｕｂ層とＮウェル３１ａとの間にＰＮ接合によりダイオード接続され、ダイオードＤ３ｂがシリコン基板１０のＰｓｕｂ層とＮウェル３１ｂとの間にＰＮ接合によりダイオード接続されるものの、当該ダイオードＤ３ａおよびＤ３ｂとは逆方向に寄生ダイオードＤ１およびＤ２が生じる形態となるため寄生電流が流れる経路は断たれている。これにより、ＭＯＳトランジスタＭ１およびＭ２がオフしたときに寄生電流は流れにくくなる。すなわち、ＭＯＳトランジスタＭ１〜Ｍ４のスイッチをオフしたときにオフ状態を持続できる。
【０１０６】
すなわち、ロウサイドスイッチＳＷＬ２は、前述実施形態と同様に、下流側のバス接続を切断した場合の下流側のバスＤｎＬ、ＤｎＨの電位がモジュールのグランド電位以下になったとしても寄生リークの発生を抑制して正常に切断できるようになる。
【０１０７】
ロウサイドスイッチＳＷＬがドレイン共通のＭＯＳトランジスタＭ１、Ｍ２を直列接続して構成されていると共に、ハイサイドスイッチＳＷＨがドレイン共通のＭＯＳトランジスタＭ３、Ｍ４を直列接続して構成されているため、寄生素子を通じて流れる電流経路を断つことができ、リーク電流を抑制することができ、スイッチＳＷＬ２、ＳＷＨ２を正常に切断することができる。
【０１０８】
トランジスタＭ１、Ｍ２は、寄生ダイオードＤ１、Ｄ２、Ｄ３ａ、Ｄ３ｂが図示のように導通方向が互いに逆方向に対向して構成されるようになり、寄生成分によるリーク電流を抑制でき、スイッチＳＷＬ２、ＳＷＨ２を正常に切断することができる。
【０１０９】
尚、Ｎ型半導体埋込層４２ａ、４２ｂは必要に応じて設けても良いし、これに代えて、高濃度のＰ型の半導体埋込層を設けても良い。
また、前述の実施形態と同様に、Ｐ型半導体層４３を設けずにＮウェル３１ａと３１ｂを一体化しても良いし、さらに、Ｎ型半導体層３７ａと３７ｂ、Ｎ型半導体埋込層４２ａと４２ｂも一体化しても良い。
【０１１０】
（第８の実施形態）
図１５は、本発明の第８の実施形態を示すもので、第７の実施形態と異なるところは、スイッチの半導体素子構造にあり、シリコン基板（支持基板）１０の表層にＮ型半導体埋込層４２ａ、４２ｂおよびＰ型半導体層４３を設けずに構成したところにある。シリコン基板１０がその上面にＰ型半導体層として露出して構成されており、複数のＮウェル３１ａ、３１ｂが当該Ｐ型半導体層を挟んで互いに離間して設けられている。このような実施形態においても、前述実施形態とほぼ同様の作用効果を奏する。
【０１１１】
尚、第７の実施形態のＮ型半導体埋込層４２ａ、４２ｂにて例示したように、本実施形態においてもシリコン基板１０とＮウェル３１ａとの間、シリコン基板１０とＮウェル３１ｂとの間に高濃度の不純物（Ｐ型、Ｎ型の何れでも良い）が導入された半導体埋込層を設ける等により不純物濃度の高い層を構成しても良い。すると、寄生電流の発生をより抑制することができる。
【０１１２】
（第９の実施形態）
図１６は、本発明の第９の実施形態を示すもので、第８の実施形態と異なるところは、２つのＮウェル３１ａ、３１ｂを一体化して１つのＮウェル３１として設け、さらに前述実施形態ではそれぞれのＮウェル３１ａ、３１ｂの表層に設けられていたＮ型半導体層３７ａ、３７ｂも一体化して高濃度のＮ型半導体層３７として構成されているところにある。このような実施形態によっても前述実施形態とほぼ同様の作用効果を奏する。
【０１１３】
尚、本実施形態においても、Ｎウェル３１とｐ型のシリコン基板１０との間に高濃度の不純物（Ｐ型、Ｎ型の何れでも良い）が導入された半導体埋込層を設ける等により不純物濃度の高い層を構成しても良い。すると、寄生電流の発生をより抑制することができる。
【０１１４】
第７〜第９の実施形態における素子間分離は、前述実施形態と同様な素子分離方法、すなわち、ＳＯＩ構造による支持基板分離、トレンチおよび絶縁膜によるトレンチ分離構造、酸化膜、窒化膜等の絶縁層による素子間分離を適用しても良い。
【０１１５】
（第１０の実施形態）
図１７は、本発明の第１０の実施形態を示すもので、前述実施形態と異なるところは、  第１の実施形態にて説明した定電流源ＣＭ１〜ＣＭ５を構成するＭＯＳトランジスタＭ５〜Ｍ１２をそれぞれ２個直列にカスケード接続し、定電流源ＣＭ１〜ＣＭ５に代えて定電流源ＣＭ１ｚ〜ＣＭ５ｚとして構成したところにある。図１７は、図２（ｂ）に対応して電気的構成を示している。
【０１１６】
この図１７においては、図２（ｂ）に示すＭＯＳトランジスタＭ５〜Ｍ１２に対応して、２個直列にカスケード接続されたＭＯＳトランジスタにそれぞれ添え字「ａ」「ｂ」を付して示している。抵抗Ｒｗ、Ｒｘはカスケード動作に必要なバイアス電圧を発生させるためのものである。このような実施形態においては、カスケード接続された定電流源ＣＭ１ｚ〜ＣＭ５ｚを適用して構成されているため、定電流源ＣＭ１ｚ〜ＣＭ５ｚの作用によって性能を向上させることができる。
【０１１７】
（第１１の実施形態）
図１８は、本発明の第１１の実施形態を示すもので、前述実施形態と異なるところは、高電位側バスの電流を回収する電流源ＣＭ５を設ける代わりに昇圧回路を高電位側バス側および低電位側バス側の双方に設けてロウサイドスイッチ、ハイサイドスイッチを駆動しているところにある。前述実施形態と同一部分には同一符号を付し、同一機能を備えた構成要素等には同一符号または添え字「ａ」、「ｂ」、「１」、「２」を付して説明を行う。
【０１１８】
図１８（ａ）は、図２（ａ）に代わる電気的構成を概略的に示しており、図１８（ｂ）は、図２（ｂ）に代わる具体的な電気的構成を示すと共に図１８（ａ）の電気的構成の具体例を示している。図１８（ａ）に示すように、電流源ＣＭ５に代えてチャージポンプ回路ＣＰ１、ＣＰ２が回収手段として設けられている。チャージポンプ回路ＣＰ１は、その入力が低電位側バスＤｎＬの入力端子ＩＮＬに電気的に接続されており、低電位側バスＤｎＬの電位を昇圧し電流源ＣＭ１、ＣＭ２にそれぞれ昇圧電圧Ｖｃｐ１を供給する機能を備えている。また、チャージポンプ回路ＣＰ２は、高電位側バスＤｎＨの電位を昇圧して電流源ＣＭ３、ＣＭ４にそれぞれ昇圧電圧Ｖｃｐ２を供給する機能を備えている。
【０１１９】
図１８（ｂ）に示すように、ロウサイド側のチャージポンプ回路ＣＰ１は、ダイオードＤ５〜Ｄ７およびコンデンサＣ５〜Ｃ７を具備して構成されている。入力端子ＩＮＬと電流源ＣＭ１およびＣＭ２に対する電力供給ノードＮＬとの間には、複数個（３個）のダイオードＤ５〜Ｄ７が直列順方向に接続されている。ダイオードＤ５およびＤ６の共通接続点をノードＮ１、ダイオードＤ６およびＤ７の共通接続点をノードＮ２とすると、ノードＮ１には機能回路ＣＩＲがコンデンサＣ５を介してクロック信号ＣＬＫを印加し、ノードＮ２には機能回路ＣＩＲがコンデンサＣ６を介してクロック信号ＣＬＫＢを印加する。尚、クロック信号ＣＬＫとクロック信号ＣＬＫＢとは同一の所定周波数で且つ互いに逆相のクロックを示している。電力供給ノードＮＬと入力端子ＩＮＬとの間にはコンデンサＣ７が接続されており、入力端子ＩＮＬに対するノードＮＬの電圧を安定的に保持する。
【０１２０】
本実施形態においては、カレントミラー回路ＣＭ１は、ｎＭＯＳトランジスタＭ５、Ｍ６ａと、ｐＭＯＳトランジスタＭ７ａ、Ｍ８とを備えて構成されている。ｎＭＯＳトランジスタＭ５のゲートとドレインはｎＭＯＳトランジスタＭ６のゲートと共通接続されていると共に、ＭＯＳトランジスタＭ５のソースはＭＯＳトランジスタＭ６ａのソースと共通接続されている。また、ｎＭＯＳトランジスタＭ６ａのドレインは、ｐＭＯＳトランジスタＭ７ａのゲートとドレイン、トランジスタＭ８のゲートと互いに共通接続されている。
【０１２１】
ｐＭＯＳトランジスタＭ７ａのソースはｐＭＯＳトランジスタＭ８のソースと共通接続されており、この共通接続点はカレントミラー回路ＣＰ１の電力供給ノードＮＬとなっている。抵抗素子Ｒｚ１がｐＭＯＳトランジスタＭ７ａのソース−ドレイン間に接続されており、抵抗素子ＲｙがｎＭＯＳトランジスタＭ５のソース−ドレイン間に接続されている。機能回路ＣＩＲが参照電流ＩｒｅｆをＭＯＳトランジスタＭ５のドレインに電流供給すると、ＭＯＳトランジスタＭ６ａ、Ｍ７ａ、Ｍ８のカレントミラー作用によってＭＯＳトランジスタＭ１のゲート−ソース間に接続された抵抗素子Ｒ１およびコンデンサＣ１に電流を流す。カレントミラー回路ＣＭ２は、ｎＭＯＳトランジスタＭ５、Ｍ６ａと、ｐＭＯＳトランジスタＭ７ａ、Ｍ９とを備えて構成されているが、電気的接続形態は前述とほぼ同様であるため説明を省略する。
【０１２２】
また、ハイサイド側のチャージポンプ回路ＣＰ２は、ダイオードＤ８〜Ｄ１０およびコンデンサＣ８〜Ｃ１０を具備して構成されている。入力端子ＩＮＨと電流源ＣＭ３およびＣＭ４に対する電力供給ノードＮＨとの間には、複数個（３個）のダイオードＤ８〜Ｄ１０が直列順方向に接続されている。ダイオードＤ８およびＤ９の共通接続点をノードＮ３、ダイオードＤ９およびＤ１０の共通接続点をノードＮ４とすると、ノードＮ３には機能回路ＣＩＲがコンデンサＣ８を介してクロック信号ＣＬＫを印加し、ノードＮ４には機能回路ＣＩＲがコンデンサＣ９を介してクロック信号ＣＬＫＢを印加する。電力供給ノードＮＨと入力端子ＩＮＨとの間にはコンデンサＣ１０が接続されており、入力端子ＩＮＨに対するノードＮＨの電圧を安定的に保持する。
【０１２３】
カレントミラー回路ＣＭ３は、ｎＭＯＳトランジスタＭ５、Ｍ６ｂと、ｐＭＯＳトランジスタＭ７ｂ、Ｍ１０とを備えて構成されており、カレントミラー回路ＣＭ４は、ｎＭＯＳトランジスタＭ５、Ｍ６ｂと、ｐＭＯＳトランジスタＭ７ｂ、Ｍ１１とを備えて構成されているが、電気的接続形態は前述と同様であるため説明を省略する。
【０１２４】
以下、ハイサイド側の昇圧動作を簡単に説明する。チャージポンプ回路ＣＰ２は、クロック信号ＣＬＫ、ＣＬＫＢが与えられると、以下のような動作を繰り返す。
（１）クロック信号ＣＬＫが「ロウ」、クロック信号ＣＬＫＢが「ハイ」
電流が入力端子ＩＮＨからダイオードＤ８、コンデンサＣ８を介して流れ、コンデンサＣ８に充電される。
（２）クロック信号ＣＬＫが「ハイ」、クロック信号ＣＬＫＢが「ロウ」
コンデンサＣ８の充電電荷がダイオードＤ９を介して次段のコンデンサＣ９に充電され、これに伴い昇圧される。
【０１２５】
（３）クロック信号ＣＬＫが「ロウ」、クロック信号ＣＬＫＢが「ハイ」
上記（１）の動作が行われると共に、コンデンサＣ９の充電電荷がダイオードＤ１０を介して次段のコンデンサＣ１０に充電され、これに伴い昇圧される。
【０１２６】
（４）クロック信号ＣＬＫが「ハイ」、クロック信号ＣＬＫＢが「ロウ」
上記（２）の動作が行われる。
以下、動作（３）〜（４）を順次繰り返すことにより昇圧動作が行われる。そしてコンデンサＣ１０の充電電圧は、電流源ＣＭ３、ＣＭ４を構成するＭＯＳトランジスタＭ１０、Ｍ１１に供給され、ハイサイドスイッチＳＷＨがオンしたときには定電流源ＣＭ３、ＣＭ４から抵抗素子Ｒ３、Ｒ４に定電流を流す。
【０１２７】
ロウサイド側のチャージポンプ回路ＣＰ１の動作は動作（１）〜（４）とほぼ同様であるため説明を省略する。尚、クロック信号ＣＬＫ、ＣＬＫＢのクロック周波数は、バスＤｎＨ、ＤｎＬに流れる信号変化最大周波数よりも十分に大きく設定されており、これによりチャージポンプ回路ＣＰ１、ＣＰ２が昇圧動作をしている最中において昇圧元電位の変化に基づく昇圧目標電位に対する変動を極力抑制できる。
【０１２８】
本実施形態によれば、チャージポンプ回路ＣＰ１が昇圧元電位としての低電位側バスＤｎＬの電位を昇圧し昇圧電位Ｖｃｐ１として電流源ＣＭ１、ＣＭ２に供給し、チャージポンプ回路ＣＰ２が昇圧元電位としての高電位側バスＤｎＨの電位を昇圧し昇圧電位Ｖｃｐ２として電流源ＣＭ３、ＣＭ４に供給しているため、モジュール２ａ内で電流が還流するようになり、当該モジュール２ａ内の電流が他のモジュールに流れることがなくなる。これにより、モジュール２ａ内に流れる電流による悪影響が他のモジュールに与えられることがなくなる。
【０１２９】
尚、高電位側バスＤｎＨの電流を回収するためには、チャージポンプ回路ＣＰ２を高電位側バスＤｎＨ側のみに設け、低電位側バスＤｎＬ側のチャージポンプ回路ＣＰ１を設ける必要はないが、ＥＭＣの観点から不要輻射を抑制するためには低電位側バスＤｎＬ側にも形成すると良い。つまり、チャージポンプ回路ＣＰ１、ＣＰ２の双方が設けられていると、チャージポンプ回路ＣＰ１およびＣＰ２が発生するノイズを互いに打ち消し合うように構成することができ不要輻射を抑制できる。
【０１３０】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
コンデンサＣ１〜Ｃ４は必要に応じて設ければよい。
【０１３１】
定電流源ＣＭ１〜ＣＭ５は、バイポーラジャンクショントランジスタ（ＢＪＴ）によるカレントミラー、オペアンプを用いた電圧‐電流変換回路等の高精度な電流源回路を適用しても良い。
【０１３２】
前述実施形態では例えばロウサイドスイッチＳＷＬについてＭＯＳトランジスタＭ１、Ｍ２について示したが、これらはハイサイドスイッチＳＷＨについても同様に適用できる。スイッチング素子としてＭＯＳトランジスタＭ１〜Ｍ４を適用したが、バイポーラジャンクショントランジスタ（ＢＪＴ）などの他のスイッチング素子を適用しても良い。
【０１３３】
図２、図１８に示すように、スイッチＳＷＨを構成するＭＯＳトランジスタＭ３、Ｍ４がソース共通接続形態に構成されている場合には、ＭＯＳトランジスタＭ３、Ｍ４のゲート電位が等しくなるため電流源ＣＭ３、ＣＭ４を１つにまとめて構成しても良い。図２のスイッチＳＷＬを構成するＭＯＳトランジスタＭ１、Ｍ２もまたソース共通接続形態に構成されているため、電流源ＣＭ１、ＣＭ２を１つにまとめて構成しても良い。  図１７に示す回路形態の場合には、電流源ＣＭ３ｚ、ＣＭ４ｚを１つにまとめ、さらに電流源ＣＭ１ｚ、ＣＭ２ｚを１つにまとめて構成しても良い。
【０１３４】
本発明および前述実施形態においてＭＯＳトランジスタＭ１〜Ｍ４をソース共通接続、ドレイン共通接続として説明したが、この説明は発明の内容を容易に説明するため電気的ノードの接続関係を明確にするために便宜的に行っているものであり、図４、図７〜図１１、図１４〜図１６に示すＰ型半導体層２４ａ、２４ｂ、３４、３９によるバックゲートＢＧが電気的に導通接続されている領域をソース領域Ｓと定義して示し、当該ソース領域ＳからゲートＧを挟んで逆側の基板表層の他の不純物導入領域をドレイン領域Ｄと定義して示している。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１の実施形態についてスレーブＩＣの電気的構成を機能的なブロックによって示す図
【図２】（ａ）はスイッチ部の電気的構成を詳細に示す図、（ｂ）は（ａ）の詳細な電気的構成を示す図
【図３】マスタ−スレーブ間のシステム構成を示すブロック図
【図４】ＭＯＳ型トランジスタによるスイッチの断面構造を模式的に示した図
【図５】（ａ）はマスタからみたバス電位を示すタイミングチャート、（ｂ）はスレーブからみたバス電位を示すタイミングチャート、（ｃ）はバスがバッテリ短絡、地絡した場合のバス電位を示す図
【図６】システムの不具合の説明図
【図７】本発明の第２の実施形態を示す図４相当図
【図８】本発明の第３の実施形態を示す図４相当図
【図９】本発明の第４の実施形態を示す図４相当図
【図１０】本発明の第５の実施形態を示す図４相当図
【図１１】本発明の第６の実施形態を示す図４相当図
【図１２】本発明の第７の実施形態を示す図２（ａ）相当図
【図１３】図２（ｂ）相当図
【図１４】図４相当図
【図１５】本発明の第８の実施形態を示す図４相当図
【図１６】本発明の第９の実施形態を示す図４相当図
【図１７】本発明の第１０の実施形態を示す図２（ｂ）相当図
【図１８】本発明の第１１の実施形態を示す図２相当図
【符号の説明】
【０１３６】
図面中、１はエアバッグＥＣＵ（マスタ）、２ａ〜２ｄはモジュール（スレーブ）、１０はシリコン基板（支持基板）、ＤｎＨは高電位側バス（バス）、ＤｎＬは低電位側バス（バス）、Ｍ１〜Ｍ４はｎチャネル型のＭＯＳトランジスタ（スイッチング素子）、Ｒ１〜Ｒ４は抵抗素子、ＳＷＬはロウサイドスイッチ、ＳＷＨはハイサイドスイッチ、ＣＩＲは機能回路（通電回路、回収手段）、ＣＭ５は定電流源（電流バイパス回路）、ＳＷ、ＳＷ２はスイッチ部、ＣＰ１、ＣＰ２はチャージポンプ回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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