(57)【特許請求の範囲】
【請求項１】
高速データレシーバであって、
差分アナログ入力電圧信号を受けるための差分入力接続（２０２）と、
第１の入力信号として前記差分アナログ入力電圧信号を受け、かつ差分アナログ電圧出力（２０６、２０８）をもたらすように結合される位相検出器回路（２０４）と、
第２の入力信号を前記位相検出器回路に与えるための発振器（２１２）とを含み、前記高速データレシーバは、
前記位相検出器回路（２０４）と前記発振器（２１２）との間に結合され、前記差分アナログ電圧出力をアナログ出力電流に変換するための相互コンダクタンス回路（２１０）を含み、前記相互コンダクタンス回路（２１０）は、バイアス回路の電圧を調整することに基づいた調整可能な利得を有し、
前記高速データレシーバはさらに、包絡線検出器（２６０）および相互コンダクタンス制御回路（２７０）を含み前記相互コンダクタンス回路（２１０）に結合され、前記差分アナログ入力電圧信号の振幅差分に応答して制御電圧信号をもたらすための自動利得制御回路を含む、高速データレシーバ。
【請求項２】
前記高速データレシーバはさらに、
前記相互コンダクタンス回路からの前記アナログ出力電流を、前記発振器のための入力として用いるべきアナログ電圧に変換するためのフィルタネットワークを含み、前記発振器は前記フィルタネットワークを介して前記相互コンダクタンス回路に結合され、前記アナログ出力電流に応答して前記位相検出器回路に前記第２の入力信号を与える、請求項１に記載の高速データレシーバ。
【請求項３】
前記包絡線検出器（２６０）は
前記差分アナログ入力電圧信号の第１のピーク電圧を検出するための正のピーク検出器回路（６０２）と、
前記差分アナログ入力電圧信号の第２のピーク電圧を検出するための負のピーク検出器回路（６０４）とを含む、請求項１に記載の高速データレシーバ。
【請求項４】
前記正または負のピーク検出器回路（６０２または６０４）は、
アナログピーク検出器回路（６１０または７１０）と、
複製アナログピーク検出器回路（６１４または７１２）と、
前記アナログピーク検出器回路および前記複製アナログピーク検出器回路に結合される増幅器回路（６１６または７１４）とを含む、請求項３に記載の高速データレシーバ。
【請求項５】
前記高速データは１．２５ＧＨｚの周波数を有する、請求項１に記載の高速データレシーバ。
【請求項６】
前記相互コンダクタンス回路（２１０）は１０から１００μＳの範囲内で変動する、請求項１に記載の高速データレシーバ。
【請求項７】
前記発振器（２１２）の出力を受けかつ前記発振器の出力と基準クロック信号との周波数差を示す出力をもたらすように結合される位相周波数検出器回路（２１４）と、
前記位相周波数検出器回路（２１４）に応答して出力信号をもたらすためのチャージポンプ回路（２２０）とをさらに含み、チャージポンプ出力信号は前記発振器（２１２）の入力に結合される、請求項１に記載の高速データレシーバ。
【請求項８】
前記発振器（２１２）と前記位相周波数検出器回路（２１４）との間に結合される除算回路（２２１）をさらに含み、前記除算回路は前記発振器の前記出力を予め定められた値で除算する、請求項７に記載の高速データレシーバ。
【請求項９】
前記相互コンダクタンス回路（２１０）は、前記相互コンダクタンス回路の相互コンダクタンスを低減するため縮退抵抗器を有する差分入力段を含む、請求項１に記載の高速データレシーバ。
【請求項１０】
前記相互コンダクタンス回路（２１０）は、前記相互コンダクタンス回路（２１０）の出力における電流を低減するためカレントミラーを有する出力段を含む、請求項９に記載の高速データレシーバ。
【請求項１１】
高速データ入力信号は第１の周波数を有し、前記発振器は、各々が前記第１の周波数をＮの２分の１で分割した周波数を有するＮ個の出力信号をもたらす、請求項１に記載の高速データレシーバ。
【請求項１２】
データ通信システムであって、
通信回線上に高速データを送るためのトランスミッタ（１０２）と、
前記通信回線に結合され前記高速データを受け、かつクロック信号を抽出するための高速データレシーバ（１０４）とを含み、前記高速データレシーバは請求項７に記載される、データ通信システム。
【請求項１３】
前記高速データは１．２５ＧＨｚの周波数を有し、前記基準クロック信号は６２．５ＭＨＺである、請求項１２に記載のデータ通信システム。
【請求項１４】
高速入力データ信号は第１の周波数を有し、前記発振器は、各々が前記第１の周波数をＮの２分の１で分割した周波数を有するＮ個の出力信号をもたらす、請求項１２に記載のデータ通信システム。
【請求項１５】
差分入力信号（２０２）を受けるステップと、
前記差分入力信号と第２の信号との位相差を表わすアナログ電圧を生成するステップと、
相互コンダクタ回路（２１０）を用いて前記アナログ電圧をアナログ電流に変換するステップと、
前記差分入力信号の第１のピーク電圧および第２のピーク電圧を接地電位に対して包絡線検出器（２６０）を用いて検出するステップと、
前記第１のピーク電圧と前記第２のピーク電圧との差分の大きさに応答して前記相互コンダクタ回路（２１０）の利得を調整するステップとを含む、レシーバ（２００）を動作させる方法。
【請求項１６】
前記利得を調整するステップは
前記第１のピーク電圧と前記第２のピーク電圧との差分の大きさに応答してマスタ相互コンダクタ回路（２７０）の相互コンダクタンス値を調整して制御電圧または制御電流のいずれかをもたらすステップと、
前記制御電圧または電流を前記相互コンダクタ回路（２１０）に結合するステップとを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、一般的にクロックリカバリに関し、特に、この発明は、高速データ速度信号からクロックを復元するための位相同期ループ、相互コンダクタンス回路および利得制御回路に関する。
【０００２】
【発明の背景】
高速データ通信システムにおけるクロックおよびデータリカバリには、内部発振器を通信データの周波数および位相に調整できるレシーバ回路が必要である。クロックリカバリの記述については、Ｃ．Ｒ．ホッジ（Hogge）による「自己訂正クロックリカバリ回路」（“A Self Correcting Clock Recovery Circuit,”IEEE, J. Lightwave Technol. LT-3 1312 (1985)）を参照されたい。ホッジは、復元されたクロック信号を調整してクロック信号遷移を通信データ信号の中心に位置付けるレシーバ回路を記載する。
【０００３】
レシーバ回路は典型的に、送信データからクロック信号を獲得するのに位相同期ループ回路を必要とする。位相同期ループ回路は、内部発振器を調整して受信データ信号などの外部から与えられた基準信号の位相に一致させる。これらの位相同期ループ回路は、基準信号を内部発振器信号と比較して、発振器を調整するのに用いられる出力をもたらす。たとえば、並列デジタル位相同期ループアーキテクチャは、フィードラー他（Fiedler et al.）による「２ｘ−オーバサンプリングおよび送信信号プリエンファシスを伴う１．０６２５Ｇｂｐｓトランシーバ」（“A 1.0625 Gbps Transceiver with 2x-Oversampling and Transmit Signal Pre-Emphasis,”ISSCC 1997 Dig. Tech. Papers, 238 (1997)）に記載される。
【０００４】
１ＧＨｚを超えて動作する通信システムにおける高速データリカバリは高速構成要素を必要とし、この速度は相補型金属酸化膜半導体（ＣＭＯＳ）製造においては達成が困難である。特に、約０．１８から０．３５ミクロンの現在のＣＭＯＳ製造サイズでは、周波数カットオフｆtが約１０から１５ＧＨｚであるＮＭＯＳトランジスタを有する。すなわち、約１．２５ＧＨｚの周波数で信号を処理することはトランジスタをその限界に追いつめることになる。さらに、従来のレシーバ回路における利得制御では、入力信号を位相同期ループで処理する前に調整する。ＣＭＯＳ処理を用いる際、高周波入力データの利得を正確に調整することは現在可能ではない。ＩＣ製造の経済性のため、ＣＭＯＳ技術を用いた高速クロックリカバリに対する解決策の必要が生じている。
【０００５】
上記の理由により、また本明細書を読み理解する際に当業者に明らかになるであろう以下に述べる他の理由から、当該技術分野においては高速データ通信システムにおいてクロック信号およびデータを復元することが可能なＣＭＯＳレシーバ回路が必要である。さらに、通信データ電圧の変化に対し利得を調整できるレシーバも必要である。
【０００６】
【発明の概要】
高速データ通信レシーバ回路の上述の問題および他の問題は、この発明が向かうところのものであり、以下の明細書を読みかつ検討することによって理解されるであろう。
【０００７】
【詳細な説明】
以下の好ましい実施例の詳細な説明において、その一部を形成する添付の図面が参照され、その図面において例示によって、この発明が実施され得る特定の好ましい実施例が示される。これらの実施例は、当業者がこの発明を実施することを可能にするのに十分な詳細が記載されており、他の実施例を利用することもでき、かつこの発明の精神および範囲から逸脱することなく論理的、機械的および電気的変更を行なってもよいことが理解されるべきである。このため、以下の詳細な説明は限定的な意味で捉えられるべきではなく、この発明の範囲は添付の特許請求の範囲によってのみ規定される。
【０００８】
ここで「直列」という用語は、たとえば１．２５Ｇｂ／ｓの全データ速度においてクロックリカバリおよびデータリカバリが達成されるレシーバアーキテクチャを定義するものとして用いられる。直列のアプローチでは、回路が１．２５ＧＨｚクロックレートで動作する必要があるが、この要件は０．２５または０．３５μｍのＣＭＯＳ集積回路製造プロセスによって達成するのは非常に困難である。
【０００９】
ここで「並列」という用語は、１．２５Ｇｂ／ｓ以上などの少なくとも全データ速度であるサンプリング速度において入力データストリームがサンプリングされ、サンプリングされたデータがいくつかの並列経路で処理されるレシーバアーキテクチャを定義するものとして用いられる。つまり、各経路は直列のアプローチと比較して緩和されたクロックレートで動作できる。
【００１０】
図１を参照して、高速の通信速度において動作する通信システム１００が示される。このシステムはトランスミッタ１０２ユニットおよびレシーバ１０４ユニットを含む。トランスミッタユニットとレシーバユニットとの間のデータ接続１０６は、約１．２５Ｇｂ／ｓ以上のデータ転送速度において動作し得る。データ接続１０６は、受信側ユニットを送信側ユニットと同期させるためのクロックラインを含まないが、相補データラインを含んでいてもよい。このように、受信側ユニットは、受信データからクロック信号を復元するための検出回路１０８を含む。一実施例では、検出回路は、入来データ信号を受信するように接続されるデュアルループ位相同期ループ（ＰＬＬ）回路を含む。デュアルループ機能により、粗ループによる周波数捕捉および微細ループによる正確な位相制御が可能となる。レシーバは一実施例では、約１０μＳ（マイクロジーメンス）などの小さい値を有する相互コンダクタンス関数を含む。さらに、位相同期ループ回路において可変利得機能をもたらして可変入力信号電圧を可能にするようにしてもよい。
【００１１】
図２から図９には、位相同期ループ回路および相互コンダクタンス回路の異なる実施例が示される。基本的な位相同期ループ回路２００は、粗ループと、微細ループと、包絡線検出器２６０と、微細ループにおける相互コンダクタンスの値を制御する相互コンダクタンス制御回路２７０とを含む（図２）。相互コンダクタンス制御回路は、接続２７２上に制御出力をもたらす。包絡線検出器および相互コンダクタンス制御回路の実施例は以下により詳細に説明する。微細ループは、それぞれＶｉPおよびＶｉNである差分アナログ電圧出力２０６および２０８をもたらす位相検出器２０４を用いる。微細ループは、位相検出器２０４のための位相基準として相補データライン２０２に与えられる入力データを処理する。位相検出器のアナログ出力は、独自の相互コンダクタンス回路２１０によってアナログ電流に変換される。アナログ出力電流は電圧制御発振器（ＶＣＯ）２１２に結合される。ＶＣＯは、リングオシレータを含むがこれに限定されないどんな種類の発振器であってもよい。ＶＣＯは位相検出器の第２の入力に結合される。動作において、微細ループは、ＶＣＯ信号を調整して入力データの位相に対応させる。一実施例では、電圧制御発振器２１２は５段のリングオシレータであり、これは周波数が同じであるが位相が異なる１０個の出力クロック信号をもたらすようにタップ（tap）される。
【００１２】
粗ＰＬＬは、迅速な周波数捕捉のため、たとえば６２．５ＭＨＺなどの基準クロック信号２２４を位相周波数検出器（ＰＦＤ）２１４のための周波数基準として用いる。ＰＦＤはチャージポンプ回路２２０に結合され、チャージポンプ回路２２０はそこで電圧制御発振器２１２の入力電圧を調整する。示されるように、ＶＣＯ２１２は位相同期ループ回路の粗ループと微細ループとによって共有される。
【００１３】
位相同期ループ回路の詳細な説明は以下の段落に述べる。位相同期ループ回路は微細ループと粗ループとの２つに半分に分けられる。微細ループ回路を先に説明し、その後に粗ループを説明する。
【００１４】
微細ＰＬＬ回路の概略図は図３に挙げられる。位相検出器（ＰＤ）２０４は、入力データを２のファクタでオーバサンプリングし、５つの並列データ出力を入力データ速度の１／５でもたらす。入力データライン２０２は、相補データラインを含む。相補データラインは、負のデータ接続（ｄｖｎ）２０５および正のデータ接続（ｄｖｐ）２０７と称され以下の図９から図１２に示される。正および負という用語は２つの接続の間での関係を規定しており、そこにもたらされるデータ信号の大きさの符号を表わしているのではない。１０個の高速捕捉ラッチ２５０を用いて、直列入力データを並列データ経路に変換する。換言すると、入力データはデータビット当り２回サンプリングされる。一方のサンプルはデータ周期の中間においてであり、他方のサンプルはデータ周期のエッジにおいてである。エッジサンプルは、ＰＬＬ回路の位相を調整するのに用いられ、中間サンプルは５つの並列データ出力の１つとして用いられる。
【００１５】
５つの中間サンプルはまた、エッジサンプルの有効性を判定するための論理関数として用いられる。２つの隣接する中間サンプルが同じ値を有する場合、介在するエッジサンプルは無効であり拒否される。２つの隣接する中間サンプルが異なる値を有する場合、介在するエッジサンプルの大きさは有効であり、その値の符号を判定する必要がある。正の符号は正の遷移に用いられ、負の符号は負の遷移に用いられる。結果生じるエッジサンプルが有効である場合、これは位相誤差に比例する。
【００１６】
入力データが１．２５Ｇｂ／ｓにおいて与えられる場合、各経路は０．２５０ＧＨｚクロックにより動作する。したがって、ＰＤは、電圧制御発振器周波数の５倍で出されるクロックと入力データとの間の位相誤差に比例する差分電圧を有する相補対のアナログ電圧出力２０６および２０８を生じる。
【００１７】
相互コンダクタンス回路２１０は、この差分アナログ電圧をアナログ電流に変換し、このアナログ電流は抵抗器２３０（Ｒ１）および抵抗器２３４（Ｒ２）を通過し、キャパシタ２３６の電荷を変化させる。オプションのキャパシタ２３７を抵抗器２３４に結合させてもよい。抵抗器２３０および抵抗器２３４により分割される電圧は、発振器２１２の入力電圧を制御する。相互コンダクタンス回路の実効片側（one-sided）相互コンダクタンスは、１Ｖのピークピークシングルエンド型入力信号に対し約１０μＳである。すなわち、１Ｖの片側ピークピーク誤差電圧により、２Ｖのピークピークの差電圧および２０μＡピークピーク出力電流（０Ａを中心とする±１０μＡピーク電流）を生じる。微細ＰＬＬの動作は以下の式で表わされ、
【００１８】
【数１】
0004446605.tif 000002
【００１９】
ここで、ωNは自然周波数であり、ζは減衰率である。さらに、ＫOはＶＣＯ利得であり、Ｓは位相検出器への入力の最大スルーレートであり、ｇmは相互コンダクタ回路の片側相互コンダクタンスであり、ＴBはビット周期であり、Ｒ2はフィルタ抵抗であり、Ｃ2はフィルタ容量である。ωNおよびζの典型的な値はそれぞれ、３．１２×１０7／ｓおよび０．７である。これらの値に対し、ＫO＝２．４３×１０9／ｓ、Ｓ＝２Ｖ／ｎｓ、ｇm＝１０μＳ、ＴB＝０．８ｎｓ、Ｒ2＝９００オームおよびＣ2＝５０ｐＦである。
【００２０】
レシーバ回路２００の重要な要素は相互コンダクタンス回路２１０であり、これは１Ｖの片側誤差電圧信号を、電圧制御発振器２１２を制御するための約１０μＡの電流に変換しなければならない。一実施例では、相互コンダクタンス回路２１０はまた、以下に説明するように可変利得増幅をもたらす。相互コンダクタンス回路は、両側−片側変換器と、全体の利得を低減するためのソース縮退抵抗器と、出力における電流をＡ分の１に減少するカレントミラーとを含み、これらも以下に説明する。一実施例では、減少係数Ａは１０に等しい。
【００２１】
図４は、相互コンダクタンス回路の一実施例の概略図を示す。相互コンダクタンス回路は、入力段３００および出力段３０１を有する。入力段は、位相検出器回路から差分電圧出力を受け、中間出力３５０および中間出力３５１をもたらす。入力段は、活性負荷を有する差動増幅器（トランジスタ３０６およびトランジスタ３０８）と縮退抵抗器（３１０および３１２）として動作する。一実施例では、縮退抵抗器３１０および縮退抵抗器３１２は可変であり、相互コンダクタンス制御回路２７０からの接続２７２上の制御出力信号によって制御される。
【００２２】
入力段は、２つのｎチャネル入力電界効果トランジスタ３０２および３０４を含む。ダイオード接続された（ドレインとゲートとが接続された）Ｐチャネルトランジスタ３０６は、Ｖｄｄとトランジスタ３０２のドレインとの間で接続される。同様に、ｐチャネルトランジスタ３０８はＶｄｄとトランジスタ３０４のドレインとの間に接続される。トランジスタ３０２のソースは抵抗器３１０およびトランジスタ３１４を介してＶｓｓに結合され、トランジスタ３０４のソースは抵抗器３１２およびトランジスタ３１４を介してＶｓｓに結合される。オプションのキャパシタ３１６は、トランジスタ３０２のソースとトランジスタ３０４のソースとの間に設けられる。動作において、トランジスタ３０２のゲートおよびトランジスタ３０４のゲート上の差分入力電圧における変動がトランジスタ３０６およびトランジスタ３０８を通る電流を変化させる。したがって、中間出力３５０および中間出力３５１上の電圧もまた変化する。中間出力３５０および中間出力３５１はそれぞれ、出力段３０１のｐチャネルトランジスタ３１８および３２０に結合される。トランジスタ３０６およびトランジスタ３０８を通る電流はしたがって、トランジスタ３２０およびトランジスタ３１８を介してミラーさられる。
【００２３】
出力段３０１は、低電流、高インピーダンス出力３６０をもたらす。この出力は線形差分入力電圧に応答して電流をもたらす。出力段はプルアップ回路およびプルダウン回路を含む。プルアップ回路はトランジスタ３１８、３２２、３２４、３２６、３２８、３３０、３３２、３３４および３３６を含む。直列接続されたｎチャネルトランジスタ３２２および３２４はダイオードとして接続され（ゲートがドレインに結合される）、トランジスタ３１８においてミラーされるのと同じ電流を導通する。トランジスタ３２６およびトランジスタ３２８は、それぞれ、トランジスタ３２２およびトランジスタ３２４の電流の１０分の１を導通するような大きさにされる。したがって、トランジスタ３２２およびトランジスタ３２４を通る電流はミラーされ、１０スルートランジスタ（ten through transistor）３２６および３２８によって分割される。この低減された電流はｐチャネルトランジスタ３３０および３３２を介してｐチャネルトランジスタ３３４および３３６へミラーされる。トランジスタ３３４およびトランジスタ３３６は出力ノード３６０に結合され、出力ノードをプルアップし、出力電流を増加する。
【００２４】
出力段のプルダウン回路はトランジスタ３２０、３４０、３４２、３４４および３４６を含む。直列接続されたｎチャネルトランジスタ３４０および３４２はダイオードとして接続され（ゲートがドレインに結合される）、トランジスタ３２０においてミラーされるのと同じ電流を導通する。トランジスタ３４４およびトランジスタ３４６は、それぞれ、トランジスタ３４０およびトランジスタ３４２の電流の１０分の１を導通するような大きさにされる。したがって、トランジスタ３４０およびトランジスタ３４２を通る電流はミラーされ、１０スルートランジスタ３４４および３４６によって分割される。トランジスタ３４４およびトランジスタ３４６は出力ノード３６０に結合され、出力ノードをプルダウンし、出力電流を減少する。
【００２５】
動作において、トランジスタ３１４が活性化され、トランジスタ３０２のゲートおよびトランジスタ３０４のゲートにわたる差分電圧により、ノード３６０における電流出力が生じる。このため、トランジスタ３０２のゲートにおける電圧が増加するにつれ、トランジスタ３３４およびトランジスタ３３６を通る電流が増加する。同様に、トランジスタ３０４のゲートにおける電圧が増加するにつれ、トランジスタ３４４およびトランジスタ３４６を通る電流が増加する。
【００２６】
粗ループの概略図が図５に示される。粗ループは位相周波数検出器２１４を含み、これは基準クロック（ＲＥＦ  ＣＬＫ）入力２４４とＶＣＯ回路２１２の分割された出力とを用いる。ＶＣＯ回路の出力は、除算器回路２２２を用いて４で除算される。入力２２６において位相周波数検出器にイネーブル信号を与えて、ＶＣＯによる周波数捕捉の後の粗ループの動作を阻止してもよい。位相周波数検出器は、出力信号２１６および出力信号２１８を与え、チャージポンプ２２０を制御する。チャージポンプは、抵抗器２３２（Ｒ1*）を介して出力電流をもたらす。再び、この電流は抵抗器２３４、キャパシタ２３６および共有される発振器回路２１２に結合される。したがって、粗ループは、ＶＣＯ回路の周波数を基準クロック（ＲＥＦ  ＣＬＫ）２２４に調整するのに用いられる。
【００２７】
粗ＰＬＬは以下の式で表わされ、
【００２８】
【数２】
0004446605.tif 000003
【００２９】
ここで、ωN*は自然周波数であり、ζ*は減衰率である。アスタリスクはここで、粗ＰＬＬに関連する変数を識別するのに用いられる。変数ＫO、Ｒ1*、Ｒ2およびＣ2は微細ＰＬＬに対して定義したものに類似する。Ｉpはチャージャポンプ２２０の最大電流であり、Ｎは４に等しく、これは除算器（４で除算）回路２２２に対応する。相互コンダクタンス回路２１０およびチャージポンプ回路２２０はともに電流パルスをもたらすため、抵抗器Ｒ1および抵抗器Ｒ1*を小さくすることができる。たとえば、抵抗値を１００Ωにしてもよく、またはこれより小さくしてもよく、０であってもよい。
【００３０】
上述のレシーバ実施例により、１Ｖの片側ピークピーク入力信号で動作する高速クロックリカバリ回路が提供される。入力電圧は２００ｍＶから１Ｖの片側ピークピークまでで変動し得るため、レシーバ回路の別の実施例では、片側相互コンダクタンスを約１０μＳから約５０μＳまで増加する可変利得増幅が含まれる。可変利得増幅を含むレシーバ回路を説明する前に、高速データ速度および０．２５から０．３５μｍのＣＭＯＳ製造プロセスでは位相検出器２０４の入力における信頼性の高い可変利得増幅が可能ではないことに注意されたい。このため、以下の実施例では、相互コンダクタンス回路により実現される独自の可変利得増幅器を実装する。上述の回路においてラッチの数、データ出力、ＶＣＯ段、水晶周波数、相互コンダクタンスの大きさおよび除算器回路はこの発明にとって重要ではないことが理解されるであろう。これらの数は当業者が、本発明の記述を読む際に、この発明から逸脱することなく変えることができる。
【００３１】
上に説明したように、図３および図４の相互コンダクタンス回路２１０は、活性／トランジスタ負荷（３０６および３０８）および縮退抵抗器（３１０および３１２）を有する差動増幅器として構成される入力段３００を含む。ギガビットレシーバのための相互コンダクタンス回路の一実施例では、１Ｖの片側ピークピーク電圧に対して約１０μＳの相互コンダクタンスが必要である。２００ｍＶの片側ピークピーク電圧が位相検出器２０４への入力として印加された場合、相互コンダクタンスは５０μＳに増加すべきである。入力電圧の大きさと相互コンダクタンスとの間に逆線形関係を有する相互コンダクタンス回路が望ましい。
【００３２】
逆線形関係を達成することに伴う問題を示すため、例示の入力段４５０が図６Ａおよび図６Ｂに示される。この回路のｇm値は、バイアス電流Ｉの値を変化させることによってプログラムできる。図６Ａおよび図６Ｂの回路に対する線形範囲は領域（Ｖi+−Ｖi-）として規定され、ここで電流Ｉ対（Ｖi+−Ｖi-）曲線の傾きは一定から予め規定された線形仕様内である。この傾きはｇm値であり、
【００３３】
【数３】
0004446605.tif 000004
【００３４】
図６Ａの回路の線形範囲は、トランジスタ４５２およびトランジスタ４５４の過剰バイアス電圧（ｖｄｓａｔ）に直接比例しており、
【００３５】
【数４】
0004446605.tif 000005
【００３６】
ここで、Ｖｇｓはトランジスタ４５２およびトランジスタ４５４のゲート−ソース電圧であり、Ｖｔはトランジスタ４５２およびトランジスタ４５４のしきい値電圧である。回路４５０に対する異なるパラメータの間に以下の比例関係が保たれる。すなわち、線形範囲∝ｇm∝ｖｄｓａｔ∝Ｉの比例関係が保たれる。したがって、ｇm値が増加するにつれ、回路４５０の線形範囲が増加する。同様に、ｇm値が減少するにつれ、回路４５０の線形範囲が減少する。この挙動は、微細ループ相互コンダクタンス回路に必要とされるものの反対である。
【００３７】
図７Ａおよび図７Ｂは、入力差分電圧と相互コンダクタンスとの間に逆線形関係を有する相互コンダクタンス回路５００を示す。回路５００は、ｇm値と線形範囲との間の関係の問題を解決するが、また、より大きいプログラミング範囲を可能にする。３ＶのＣＭＯＳプロセスに対し、回路５００は５Ｘから１０Ｘのプログラミング範囲を達成し得る。すなわち、レシーバは、２００ｍＶから１Ｖのピークピークシングルエンド型の入力電圧をサポートし得る。相互コンダクタンス回路５００は図２の相互コンダクタンス回路２１０の一実施例として用いてもよい。
【００３８】
図７Ａの回路は２つの（ほとんど同一の）相互コンダクタンス回路５０２および５０４を有し、これらは並列に接続され、差分アナログ電圧入力を受ける。第１の相互コンダクタ５０２は固定相互コンダクタンスｇm1を有し、第２の相互コンダクタ５０４は可変相互コンダクタンスｇm2を有する。相互コンダクタンス回路５０４の入力は回路５０２と比べて逆転している。したがって、二重回路アプローチに対する全実効相互コンダクタンスは次の式のように表わすことができる。
【００３９】
【数５】
0004446605.tif 000006
【００４０】
第１の回路５０２の相互コンダクタンスｇm1が約１００μＳに設定され、第２の回路５０４の相互コンダクタンスｇm2が約５０μＳから９０μＳまでで変動する場合、実効相互コンダクタンスは１０μＳから５０μＳまでの５Ｘ範囲を有する。両方の相互コンダクタンス回路（ｇm1およびｇm2）が図４に示される入力段実施例３００を用いる場合、ｇm（実効）値と相互コンダクタの線形範囲との関係は図７Ｂに示されるとおりである。相互コンダクタ５０４のための制御電圧（ｖｃｔｒｌ）は、レシーバ入力信号２０２の大きさに従って電圧を調整する制御ループによって生成される。この記述を読むことにより、制御電流ｉｃｔｒｌを制御電圧の代わりに用いてもよいことがわかるであろう。この制御ループは自動利得制御（ＡＧＣ）ループと称され、以下の部分でより詳細に説明する。
【００４１】
レシーバ回路のための、ＡＧＣループを有する相互コンダクタンス回路５０１の一実施例が図８に示される。相互コンダクタンス回路５０１は相互コンダクタンス回路２１０の一実施例として用いてもよく、ＡＧＣ回路は図２の包絡線検出器２６０およびＧＭ制御回路２７０の一実施例である。ＡＧＣ回路は２つのピーク検出器５１２およびピーク検出器５１４（正および負のピーク）を有し、これらは微細ループ位相検出器２０４の入力２０２の一方、すなわち正の入力または負の入力のいずれか、に接続される。ピーク検出器の出力は低域フィルタ５１６に結合され、低周波信号（理想的にはＤＣ）がマスタ相互コンダクタンス回路５２０の入力において現れる。低周波数信号の値は、入力２０２上のシングルエンド型入力信号のピークピーク電圧に等しい。１０μＡの電流源５２２がマスタ相互コンダクタンス回路５２０の出力において強いられる。ループは、マスタ相互コンダクタンス回路の入力電圧にマスタ相互コンダクタンス回路の相互コンダクタンスを乗算した、１０μＡに等しい、積を維持するような態様で反応する。
【００４２】
（回路５２０の入力における電圧）＊ｇm＝１０μＡ      （７）
ループは、これを制御電圧Ｖｃｔｒｌを低下させるかまたは上昇させることによって達成する。最後に、同じ制御電圧であるＶｃｔｒｌが微細ループＰＬＬにおけるスレーブ相互コンダクタンス回路５０１の値を制御し、これによって所望の自動利得制御挙動を生じる。相互コンダクタンス回路５２０の出力５２３は直接Ｖｃｔｒｌとして用いることができる。しかしながら、ここで示す実施例では、トランジスタ５２４および電流源５２６が出力信号をレベルシフトするように用いられる。同様に、抵抗器５２８およびキャパシタ５３０はＶｃｔｒｌ接続におけるノイズを低減するため設けられる。これらの２つの回路（レベルシフトおよびＲＣ）は信号処理に対してはオプションである。
【００４３】
図９は、マスタ相互コンダクタンス回路５２０、スレーブ相互コンダクタンス回路５０１および包絡線検出器回路６００を含む自動利得制御回路の別の実施例が示される。包絡線検出器は、差分入力信号２０５および２０７を受けるように結合され、入力信号の電圧包絡線を表わす（６０５および６０７における）正および負の出力電圧をもたらす。包絡線検出器は正のピーク検出器６０２および負のピーク検出器６０４を含む。これらのピーク検出器の一実施例は、それぞれ図１１および図１２を参照して以下に詳細に説明する。包絡線検出器の一般的なブロック図は図１０に示される。
【００４４】
図１０を参照して、正のピーク検出器６０２は、アナログピーク検出器回路６１０、カレントミラー回路６１２、複製アナログ検出器回路６１４および増幅器回路６１６を含む。負のピーク検出器６０４は、アナログピーク検出器７１０、複製アナログ検出回路７１２および増幅器回路７１４を含む。正のピーク検出器回路と負のピーク検出器回路とはカレントミラー回路６１２を共有する。したがって、説明の目的のため、カレントミラー回路は正のピーク検出器回路の一部であるものとして説明されるが、等しく負の検出器の一部であってもよく、またはいずれの回路の一部でもなくてもよい。
【００４５】
図１１は、正のピーク検出器回路６０２の一実施例を示す。アナログピーク検出回路６１０は、第１および第２のプルアップｎチャネルトランジスタ６１８および６２０を含む。トランジスタ６１８のゲートは正の入力電圧信号２０７を受けるよう結合され、トランジスタ６２０のゲートは負の入力電圧信号２０５を受けるように結合される。上に説明したように、これらの入力信号は、一方の信号がその正のピークにある際に他方の信号がその負のピークにあるような態様で相補的である。アナログピーク検出器回路は、出力ノード６２６において近ＤＣ電圧信号をもたらす。出力電圧が近ＤＣであると称されるのは、トランジスタ６１８およびトランジスタ６２０が以下に説明するに交互に活性化されるためである。トランジスタを交互に活性化することにより、ノード６２６上の出力電圧は安定したままにはならない。プルアップトランジスタ６１８および６２０はともに充電キャパシタ６２２に結合される。放電トランジスタ６２４はキャパシタ６２２に結合され、キャパシタの放電率を制御する。トランジスタ６２４のゲート電圧は以下により詳細に説明するように調整されたソースによって制御される。
【００４６】
動作において、アナログ電圧検出器回路はキャパシタ６２２を差分入力においてもたらされる正の電圧ピークからＶｔを引いたものに等しい電圧に充電する。すなわち、正の入力信号がトランジスタ６１８を活性化する際、キャパシタ６２２は正の電圧に充電される。正の入力信号が減少し、トランジスタ６１８がオフされると、負の入力信号がトランジスタ６２０を活性化し始める。このため、キャパシタ６２２はトランジスタ６２０を介して正の電圧に充電される。トランジスタ６２４は、ノード６２６が差分入力信号の正の電圧ピークを追跡できるような態様でキャパシタ６２２に対する放電経路をもたらす。つまり、時間が経つと入力振幅が変化することがあり、キャパシタ６２２上の電圧はこれに順応しなければならない。入力信号が２００ｍＶから１Ｖのピークピークの間で変動するであろうことが予想される。ノード６２６上に与えられる電圧は、フィルタ抵抗器６２８を介して増幅器回路入力ノード６６０に結合される。
【００４７】
増幅器回路６１６は２つの入力６６０および６６２と出力接続６８０とを含む。出力接続６８０は正の電圧信号をもたらし、これはマスタ相互コンダクタンス回路５２０に結合される。増幅器回路は、Ｐチャネルトランジスタ６７２を通る電流を制御する入力トランジスタ６６８を含む。トランジスタ６７２を介して導通する電流はＰチャネルトランジスタ６７４にミラーされる。バイアストランジスタ６６４が設けられ、増幅器回路をイネーブルしかつ定バイアス電流をもたらす。出力接続６８０上の電圧はトランジスタ６７０およびトランジスタ６７４により制御される。トランジスタ６７０は複製アナログ検出器回路６１４により制御される。トランジスタ６６８とトランジスタ６７０とは大きさが等しく、同様にトランジスタ６７２とトランジスタ６７４は大きさが等しい。以下に説明するように、増幅器が、６１８のゲートおよび６２０のゲートにおける入力信号の正の包絡線に等しくなるようにトランジスタ６５２のゲートを駆動することによってノード６６０およびノード６６２における電圧を等しく保つようにするため、ノード６６０上の入力電圧とノード６６２上の入力電圧が等しい。
【００４８】
複製アナログ検出器回路６１４は、増幅器入力ノード６６２にＤＣ入力電圧を与える。複製回路は、プルアップトランジスタ６１８と同じｎチャネルプルアップトランジスタ６５２を含む。プルアップトランジスタは充電キャパシタ６５０および放電トランジスタ６４８に結合される。この充電キャパシタおよび放電トランジスタはキャパシタ６２２およびトランジスタ６２４と同じものである。トランジスタ６５２のゲート接続は、ノード６８０上に与えられる出力電圧を受けるように結合される。動作において、トランジスタ６５２は活性化されてキャパシタ６５０を充電する。キャパシタ６５０が充電されると、トランジスタ６７０が活性化され、ノード６８０をプルダウンする。このノード６８０における電圧の減少により、トランジスタ６５２を介して導通する電流が低減する。したがって、このフィードバックプロセスにより、ノード６６２上の電圧が、アナログピーク検出器６１０の出力のＤＣ等価物である電圧に安定する。回路６１４の出力が定常ＤＣ電圧であるため、フィルタ抵抗器はトランジスタ６５２とトランジスタ６７０のゲート接続との間で結合されない。
【００４９】
カレントミラー回路６１２は、アナログピーク検出器回路のトランジスタ６２４および６４８のゲート接続に結合される制御された電圧レベルをもたらす。ここで、カレントミラー回路は、調整された電圧をもたらすレギュレータ回路とも称される。カレントミラー回路はまた、調整されたバイアス電圧をもたらし、これは増幅器回路のトランジスタ６６４のゲートに結合される。カレントミラー回路は、バイアス電流（Ｉｂｉａｓ）を受けるための入力接続６３０を含む。バイアス電流は、電流源（図示せず）によって与えられる調整された電流である。バイアス電流はトランジスタ６３２を通る電流を確立し、これはトランジスタ６３６およびトランジスタ６４０においてミラーされる。トランジスタ６４０のゲートはトランジスタ６２４のゲートおよびトランジスタ６４８のゲートに結合される。したがって、ノード６３０において入力バイアス電流を制御することによって、キャパシタ６２２およびキャパシタ６５０の放電電流を制御するための制御された電圧源がもたらされる。トランジスタ６３２を介して導通する電流はまたトランジスタ６３８およびトランジスタ６４２においてミラーされる。ノード６４４における電圧は増幅器のバイアストランジスタ６６４に結合されて増幅器回路のバイアス電流を制御する。キャパシタ６３４が設けられ、バイアス電流または供給電圧のいずれかにおける変動に対して入力ノード６３０を安定化する。
【００５０】
負のピーク検出器回路６０４は図１２に示される。ここでも、負のピーク検出器回路は、負のアナログ検出器回路７１０、複製ピーク検出器回路７１２および増幅器回路７１４を含む。アナログピーク検出器回路７１０は、ｐチャネルプルダウントランジスタ７２０および７２２を含み、これらはそれぞれ、正の入力信号および負の入力信号を受けるように結合される。プルダウントランジスタはキャパシタ７２４に結合される。ｐチャネルプルアップトランジスタ７２６は、キャパシタ７２４に結合されてキャパシタの放電経路を制御する。この回路は、上述の正のピーク検出器の回路６１０と類似した態様で動作する。換言すると、トランジスタ７２０およびトランジスタ７２２は交互に活性化されて、入力信号のうちのより低いピーク電圧レベルに近似する電圧をノード７３０に与える。ノード７３０上の電圧は近ＤＣ電圧信号であり、トランジスタ７２０およびトランジスタ７２２の活性化および不活性化の結果生じる変動を含む。
【００５１】
ノード７３０上に与えられる電圧は増幅器回路７１４に結合される。増幅器回路７１４は、正のピーク検出器回路の増幅器回路６１６と同一のものである。ノード７３０における入力電圧はトランジスタ７３２のゲート接続に結合され、トランジスタ７３２およびトランジスタ７３４を介して導通する電流はトランジスタ７３６においてミラーされる。増幅器回路は、バイアストランジスタ７４０およびｎチャネルプルダウントランジスタ７３８を含む。トランジスタ７３８のゲートは複製回路７１２の出力接続７５８に結合される。
【００５２】
複製回路は、プルダウンｐチャネルトランジスタ７５０、充電キャパシタ７５２および放電トランジスタ７５６を含む。この回路はアナログピーク検出器７１０のトランジスタ７２２、キャパシタ７２４およびトランジスタ７２６と大きさが同じである。動作において、アナログ検出器７１０は、入力接続に与えられるより低いピーク電圧とほぼ等しい出力電圧をノード７３０に与える。この入力電圧により、増幅器回路のトランジスタ７３２が活性化され、ノード７６０上の電圧が制御される。ノード７６０上の出力電圧によりトランジスタ７５０が活性化され、これはノード７５８上の入力電圧を調整する。この結果、ノード７５８上の電圧は、ノード７３０上に与えられる電圧のＤＣ等価物である電圧に安定化される。
【００５３】
図９に示され、上に説明した包絡線回路６００は、相補対の電圧出力信号をもたらし、これらの差は差分入力信号の包絡線に等しい。出力電圧信号は、図９に示されるマスタ相互コンダクタンス回路５２０を制御するのに用いられる。マスタ制御コンダクタンス回路は、制御された電圧をスレーブ相互コンダクタンス回路５０１に与える。この結果得られるのは自動利得制御回路であり、これは差分入力電圧信号のピーク電圧振幅における変化を検出し、スレーブ相互コンダクタンス回路の出力が調整される態様で相互コンダクタンス回路の利得を調整し、これにより位相同期ループ特性が入力信号振幅とは無関係なものとなる。
【００５４】
【結論】
通信データからデータおよびクロック信号を復元するためのレシーバを有する高速データ通信システムについて説明した。レシーバ回路はデュアルループ位相同期ループ（ＰＬＬ）回路を有する。ＰＬＬの微細ループは、差分アナログ電圧出力を有する位相検出器を含む。差分アナログ電圧出力を低電流アナログ出力に変換する相互コンダクタンス回路について説明した。相互コンダクタンス回路は高インピーダンス出力と小さい相互コンダクタンス値（〜１０から５０μＳ）とを有し、可変利得制御を有する。相互コンダクタ回路の相互コンダクタンスを調整するための利得制御回路について説明した。ＰＬＬの粗ループにより、内部発振器または外部基準クロックの周波数捕捉が可能となる。利得制御回路は、負のピーク検出器回路および正のピーク検出器回路を有する包絡線検出器を含む。
【００５５】
ここでは特定の実施例を示し説明したが、当業者には、示される特定の実施例を、同じ目的を達成するように計算されたいずれかの構成で置換してもよいことが理解されるであろう。この出願はこの発明のどんな適用例または変形をも包含することが意図される。したがって、この発明が特許請求の範囲およびその均等物によってのみ限定されることが明らかに意図される。
【図面の簡単な説明】
【図１】  データ通信システムのブロック図である。
【図２】  この発明の一実施例のデュアルループ位相同期ループ回路の図である。
【図３】  微細ループ回路の図である。
【図４】  相互コンダクタンス回路の概略図である。
【図５】  粗ループ回路の図である。
【図６Ａ】  相互コンダクタのための入力段の概略図である。
【図６Ｂ】  図６Ａの入力段の動作を示すグラフ図である。
【図７Ａ】  二重相互コンダクタンス回路のブロック図である。
【図７Ｂ】  図７Ａの二重相互コンダクタンス回路の動作を示すグラフ図である。
【図８】  自動利得制御回路を含む相互コンダクタンス回路の一実施例を示す図である。
【図９】  自動利得制御回路を含む相互コンダクタンス回路の別の実施例の図である。
【図１０】  包絡線検出器回路のブロック図である。
【図１１】  正のピーク検出器回路の一実施例を示す図である。
【図１２】  負のピーク検出器回路の一実施例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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