(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置されている複数のメモリセルアレイブロック、
該メモリセルアレイブロックのそれぞれに格納されたデータを、センシング及び増幅する複数のビットラインセンスアンプアレイブロック、
第１及び第２センシング電力供給制御信号により制御され、前記ビットラインセンスアンプアレイブロックのそれぞれに、第１及び第２センシング電力供給ラインを介して第１及び第２センシング電力を選択的に供給する複数のセンシング電力供給手段、及び
前記第１センシング電力供給制御信号により制御され、前記第１センシング電力供給ラインを第１共通センシング電力供給ラインに接続する複数の第１スイッチング手段、及び前記第２センシング電力供給制御信号により制御され、前記第２センシング電力供給ラインを第２共通センシング電力供給ラインに接続する複数の第２スイッチング手段を含み、
少なくとも２つのセンシング電力供給手段は、前記第１及び第２センシング電力供給制御信号により同時に駆動され、前記ビットラインセンスアンプアレイブロックには、対応するそれぞれの前記センシング電力供給手段で生成する前記第１及び第２センシング電力、及び前記第１及び第２共通センシング電力供給ラインを介して供給される前記第１及び第２センシング電力が供給されるように構成され、
複数の前記センシング電力供給手段のそれぞれは、
ビットラインプリチャージ制御信号により制御され、前記第１及び第２センシング電力を供給するラインを一定電圧でプリチャージ及び均等化するプリチャージ手段、
前記第１センシング電力供給制御信号により制御され、前記第１センシング電力を供給するラインに電源電圧を選択的に印加する第１電力供給手段、及び
前記第２センシング電力供給制御信号により制御され、前記第２センシング電力を供給するラインを接地に選択的に接続する第２電力供給手段を備え、
前記第１及び第２スイッチング手段、及び前記センシング電力供給手段は、サブホール領域に配置されていることを特徴とする半導体メモリ装置。
【請求項２】
前記第１及び第２センシング電力供給制御信号は、ブロック選択アドレス信号を基に生成されることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマトリクス状に配置された複数のメモリセルアレイブロックを含む半導体メモリ装置に関し、より詳細には、メモリセルアレイブロックのそれぞれについて、ビットラインセンスアンプアレイブロックと、センシング電力を供給するセンシング電力供給手段とを含んでいる半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般的なセンスアンプにセンシング電力を供給する方法として、メタルストラップを利用する方法と、サブワードラインを利用する方法とがある。
【０００３】
前者は、初期の半導体メモリ装置に採用された方法である。これによると、センシング電力は、ブロック選択アドレスに従ってセルアレイの外で制御され、センスアンプに供給されていた。
【０００４】
このような電力供給方法では、電力供給能力が、セルアレイの外で制御されるセンシング電力の大きさに従って決定されていた。そして、センシング電力は、ブロック選択アドレス信号によって示されるメモリセルアレイブロック内に、１箇所だけ供給される形となっていた。
【０００５】
後者は、現在用いられている方法であり、横方向に隣り合うメモリセルアレイブロックの間にサブワードラインアレイブロックを配置する。さらに、縦方向に隣り合うビットラインセンスアンプアレイブロックを結ぶ縦長領域と、横方向に隣り合うメモリセルアレイブロックを結ぶ横長領域とで囲まれたサブホール領域にセンシング電力供給手段を配置する。そして、ブロック選択アドレス信号を含むセンシング電力供給制御信号により、センシング電力が制御される構成となっている。以下、この構成について説明する。
【０００６】
図１は、従来の技術に係る半導体メモリ装置の構成を概略的に示したブロック図である。
【０００７】
図示されているように、従来の技術に係る半導体メモリ装置は、マトリクス状に配置されている複数のメモリセルアレイブロック１と、ビットラインセンスアンプアレイブロック２ａ及び２ｂと、センシング電力供給手段３ａ、３ｂ、３ｃ及び３ｄと、サブワードラインアレイブロック４ａ及び４ｂとを含んでいる。
【０００８】
そして、センシング電力供給制御信号ＲＴＯＥＮ０、／ＳＥＮ０、ＲＴＯＥＮ１及び／ＳＥＮ１を、センシング電力供給手段３ａ、３ｂ、３ｃ及び３ｄに供給する伝送ラインと、センシング電力ＲＴＯ０、／Ｓ０、ＲＴＯ１及び／Ｓ１を、ビットラインセンスアンプアレイブロック２ａ及び２ｂに供給する供給ラインとが示されている。
【０００９】
なお、図１では、マトリクス状に配置された複数のメモリセルアレイブロックのうち、１つのメモリセルアレイブロック１のみが記載され、他は省略されている。このことは、上記の他の構成要素についても同様である。例えば、ビットラインセンスアンプアレイブロック２ｂの図面下側にはメモリセルアレイブロック（図示せず）が存在し、同様にセンシング電力供給手段３ｂの図面右側にはビットラインセンスアンプアレイブロック（図示せず）が存在する。
【００１０】
ビットラインセンスアンプアレイブロックは、マトリクス状に配置された複数のメモリセルアレイブロックのそれぞれに格納されたデータを、センシング及び増幅するものである。図１において、ビットラインセンスアンプアレイブロック２ａ及び２ｂは、対応するメモリセルアレイブロック１の縦方向（図面上下方向）に隣接して配置されており、メモリセルアレイブロック１に格納されたデータを、センシング及び増幅する。
【００１１】
センシング電力供給手段は、センシング電力供給制御信号により制御され、ビットラインセンスアンプアレイブロックのそれぞれにセンシング電力を供給するものであり、上記サブホール領域に配置されている。図１において、センシング電力供給手段３ａは、センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０により制御され、センシング電力ＲＴＯ０及び／Ｓ０を制御し、ビットラインセンスアンプアレイブロック２ａにセンシング電力ＲＴＯ０及び／Ｓ０を供給するものであり、ビットラインセンスアンプアレイブロック２ａの横方向（図面左方向）に隣接して配置されている。
【００１２】
サブワードラインアレイブロック４ａは、メモリセルアレイブロック１の横方向（図面左方向）に隣接して配置されている。
【００１３】
センシング電力供給制御信号ＲＴＯＥＮ０の伝送ライン、及びセンシング電力供給制御信号／ＳＥＮ０の伝送ラインは、メモリセルアレイブロック１と、メモリセルアレイブロック１に対して縦方向（図面上方向）に隣り合うメモリセルアレイブロック（図示せず）との間に、ビットラインセンスアンプアレイブロック２ａを挟んで、横方向（図面左右方向）に延びた状態で配置されている。
【００１４】
センシング電力ＲＴＯ０の供給ライン、及びセンシング電力／Ｓ０の供給ラインは、センシング電力供給制御信号ＲＴＯＥＮ０の伝送ラインとセンシング電力供給制御／ＳＥＮ０信号の伝送ラインとの間に、横方向（図面左右方向）に延びた状態で配置されている。
【００１５】
ビットラインセンスアンプアレイブロック２ｂ、センシング電力供給手段３ｂ〜３ｄ、サブワードラインアレイブロック４ｂに関しても、対応するメモリセルアレイブロック（図示せず）について、上記と同様に配置されている。
【００１６】
図２は、図１に示したブロック図におけるセンシング電力供給手段３ａの構成を詳細に示した回路図である。このような回路の構成は、センシング電力供給手段３ｂ〜３ｄについても同様である。
【００１７】
図示されているように、センシング電力供給手段３ａは、ビットラインをプリチャージするための制御信号ＢＬＰにより制御され、センシング電力ＲＴＯ０及び／Ｓ０の供給ラインを、プリチャージ電圧ＶＢＬＰにプリチャージして均等化させるｎ型ＭＯＳトランジスタＮＭ１〜ＮＭ３と、センシング電力供給制御信号ＲＴＯＥＮ０により制御され、センシング電力ＲＴＯ０の供給ラインに外部電力電圧ＶＥＸＴを選択的に印加するｐ型ＭＯＳトランジスタＰＭ１と、センシング電力供給制御信号／ＳＥＮ０により制御され、センシング電力／Ｓ０の供給ラインを選択的に接地するｎ型ＭＯＳトランジスタＮＭ４とを含んで構成されている。
【００１８】
以下、上記のような構成を有する従来の技術に係る半導体メモリ装置において、ビットラインセンスアンプのセンシング電力供給手段３ａ、３ｂ、３ｃ及び３ｄの動作について説明する。
【００１９】
上述のように、センシング電力供給手段３ａ、３ｂ、３ｃ及び３ｄは、それぞれ、サブワードラインアレイブロック４ａ又は４ｂと、センスアンプアレイブロック２ａ又は２ｂとに隣接する上記サブホール領域に配置される。
【００２０】
サブホール領域に配置されたセンシング電力供給手段３ａ及び３ｂ、又はセンシング電力供給手段３ｃ及び３ｄは、それぞれセンシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０、又はセンシング電力供給制御信号ＲＴＯＥＮ１及び／ＳＥＮ１により制御される。
【００２１】
例えば、図１に示したメモリセルアレイブロック１を通るｉ番目ワードラインＷＬｉが選択される場合を考える。まず、メモリセルアレイブロック１に隣接するビットラインセンスアンプアレイブロック２ａ及び２ｂは、データを読み出し（リード）又は書き込み（ライト）するときに、データをセンシング及び増幅することになる。
【００２２】
しかし、このとき選択されたメモリセルアレイブロック１のデータをリード、又はライトするためのビットラインセンスアンプアレイブロック２ａ及び２ｂにおいて、これらのセンシング電力ＲＴＯ０、／Ｓ０、ＲＴＯ１及び／Ｓ１は、それぞれセンシング電力供給制御信号ＲＴＯＥＮ０、／ＳＥＮ０、ＲＴＯＥＮ１及び／ＳＥＮ１により制御される。
【００２３】
即ち、ｉ番目ワードラインＷＬｉがイネーブルされるとき、ブロック選択アドレスによりセンシング電力供給制御信号ＲＴＯＥＮ０、／ＳＥＮ０、ＲＴＯＥＮ１及び／ＳＥＮ１がイネーブルされる。以下では、センシング電力供給手段３ａのみについて説明し、センシング電力供給手段３ｂ〜３ｄについては、センシング電力供給手段３ａと同様であるので、その説明を省略する。
【００２４】
センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０がイネーブルされると、図２に示したセンシング電力供給手段３ａの回路図において、ｐ型ＭＯＳトランジスタＰＭ１及びｎ型ＭＯＳトランジスタＮＭ４がターンオンされ、センシング電力ＲＴＯ０及び／Ｓ０の供給ラインにそれぞれ外部電力電圧ＶＥＸＴ及び接地電圧ＶＳＳが供給されることになる。
【００２５】
なお、このとき既に、センシング電力ＲＴＯ０及び／Ｓ０の供給ラインは、ビットラインプリチャージ制御信号ＢＬＰによりｎ型ＭＯＳトランジスタＮＭ１〜ＮＭ３がターンオンされ、プリチャージ電圧ＶＢＬＰにプリチャージされている状態である。
【００２６】
上述したように、センシング電力ＲＴＯ０及び／Ｓ０は、サブホール領域に配置され、センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０によって制御されるセンシング電力供給手段３ａにより制御される。そのため、半導体メモリ装置の高集積化が進み、サブホール領域の面積が、センスアンプアレイブロック２ａや、サブワードラインアレイブロック４ａの縮小化に追従して縮小されていくと、センシング電力供給手段３ａの大きさも縮小されることになり、制御能力が低下するという問題があった。
【００２７】
【発明が解決しようとする課題】
本発明は、大きさが縮小されても十分な電力供給能力を有し、速いセンシング速度を実現することができる、センシング電力供給手段を備えた半導体メモリ装置を提供することを目的としている。
【００２８】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、マトリクス状に配置されている複数のメモリセルアレイブロック、該メモリセルアレイブロックのそれぞれに格納されたデータを、センシング及び増幅する複数のビットラインセンスアンプアレイブロック、第１及び第２センシング電力供給制御信号により制御され、前記ビットラインセンスアンプアレイブロックのそれぞれに、第１及び第２センシング電力供給ラインを介して第１及び第２センシング電力を選択的に供給する複数のセンシング電力供給手段、及び前記第１センシング電力供給制御信号により制御され、前記第１センシング電力供給ラインを第１共通センシング電力供給ラインに接続する複数の第１スイッチング手段、及び前記第２センシング電力供給制御信号により制御され、前記第２センシング電力供給ラインを第２共通センシング電力供給ラインに接続する複数の第２スイッチング手段を含み、少なくとも２つのセンシング電力供給手段は、前記第１及び第２センシング電力供給制御信号により同時に駆動され、前記ビットラインセンスアンプアレイブロックには、対応するそれぞれの前記センシング電力供給手段で生成する前記第１及び第２センシング電力、及び前記第１及び第２共通センシング電力供給ラインを介して供給される前記第１及び第２センシング電力が供給されるように構成され、複数の前記センシング電力供給手段のそれぞれは、ビットラインプリチャージ制御信号により制御され、前記第１及び第２センシング電力を供給するラインを一定電圧でプリチャージ及び均等化するプリチャージ手段、前記第１センシング電力供給制御信号により制御され、前記第１センシング電力を供給するラインに電源電圧を選択的に印加する第１電力供給手段、及び前記第２センシング電力供給制御信号により制御され、前記第２センシング電力を供給するラインを接地に選択的に接続する第２電力供給手段を備え、前記第１及び第２スイッチング手段、及び前記センシング電力供給手段は、サブホール領域に配置されていることを特徴とする。
【００２９】
ここで、前記第１及び第２センシング電力供給制御信号は、ブロック選択アドレス信号を基に生成されることが望ましい。なお、ブロック選択アドレス信号とは、下位ローアドレス信号をデコードして複数のメモリブロックのうち、１つのメモリブロックを選択する信号である。センシング電力供給制御信号は、このブロック選択アドレス信号及びＣＡＳ信号を利用して選択されたメモリブロックのビットラインセンスアンプアレイブロックだけをイネーブルさせるためのタイミングを決定する。
【００３０】
また、前記複数のスイッチング手段は、サブホール領域に配置されていることが望ましい。
【００３１】
なお、本明細書において、縦方向とはビットラインに平行な方向を意味し、横方向とはワードラインに平行な方向を意味する。
【００３２】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明に係る好ましい実施の形態について詳しく説明する。
【００３３】
図３は、本発明の実施の形態に係る半導体メモリ装置の構成を概略的に示したブロック図である。
【００３４】
図示されているように、本発明の実施の形態に係る半導体メモリ装置は、マトリクス状に配置されている複数のメモリセルアレイブロック１０、メモリセルアレイブロック１０のそれぞれに格納されたデータを、センシング及び増幅する複数のビットラインセンスアンプアレイブロック２１及び２２、センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０又はセンシング電力供給制御信号ＲＴＯＥＮ１及び／ＳＥＮ１により制御され、ビットラインセンスアンプアレイブロック２１又は２２のそれぞれに、センシング電力ＲＴＯ０及び／Ｓ０又はセンシング電力ＲＴＯ１及び／Ｓ１を供給する複数のセンシング電力供給手段３１、３２、３３及び３４、サブワードラインアレイブロック４１及び４２、及び、センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０又はセンシング電力供給制御信号ＲＴＯＥＮ１及び／ＳＥＮ１により制御され、複数のセンシング電力供給手段３１、３２、３３及び３４のうち、少なくとも２つ以上のセンシング電力供給手段の供給ラインのそれぞれを、対応する共通センシング電力の供給ラインに共通して接続させる複数のスイッチング手段５１ａ〜５４ａ及び５１ｂ〜５４ｂを含んでいる。
【００３５】
センシング電力供給制御信号ＲＴＯＥＮ０の伝送ライン、及びセンシング電力供給制御信号／ＳＥＮ０の伝送ラインは、メモリセルアレイブロック１０と、メモリセルアレイブロック１０に対して縦方向（図面上方向）に隣り合うメモリセルアレイブロック（図示せず）との間に、ビットラインセンスアンプアレイブロック２１を挟んで、横方向（図面左右方向）に延びた状態で配置されている。
【００３６】
センシング電力ＲＴＯ０の供給ライン、及びセンシング電力／Ｓ０の供給ラインは、センシング電力供給制御信号ＲＴＯＥＮ０の伝送ラインとセンシング電力供給制御信号／ＳＥＮ０の伝送ラインとの間に、横方向（図面左右方向）に延びた状態で配置されている。
【００３７】
共通センシング電力ＲＴＯＣ０の供給ライン、及び共通センシング電力／ＳＣ０の供給ラインは、センシング電力供給手段３１と、センシング電力供給手段３１に対して横方向（図面左方向）に隣り合うビットラインセンスアンプアレイブロック（図示せず）との間に、縦方向（図面上下方向）に延びた状態で配置されている。
【００３８】
なお、図３では、マトリクス状に配置された複数のメモリセルアレイブロックのうち、１つのメモリセルアレイブロック１０のみが記載され、他は省略されている。このことは、上記の他の構成要素についても同様である。例えば、ビットラインセンスアンプアレイブロック２２の図面下側にはメモリセルアレイブロック（図示せず）が存在し、同様にセンシング電力供給手段３２の図面右側にはビットラインセンスアンプアレイブロック（図示せず）が存在する。
【００３９】
ビットラインセンスアンプアレイブロックは、マトリクス状に配置された複数のメモリセルアレイブロックのそれぞれに格納されたデータを、センシング及び増幅するものであり、対応するメモリセルアレイブロックに隣接して配置されている。図３において、ビットラインセンスアンプアレイブロック２１及び２２は、対応するメモリセルアレイブロック１０の縦方向（図面上下方向）に隣接して配置されており、メモリセルアレイブロック１０に格納されたデータを、センシング及び増幅する。
【００４０】
センシング電力供給手段は、センシング電力供給制御信号により制御され、ビットラインセンスアンプアレイブロックのそれぞれにセンシング電力を供給するものである。これは、縦方向（図面上下方向）に隣り合うビットラインセンスアンプアレイブロックを結ぶ縦長領域と、横方向（図面左右方向）に隣り合うメモリセルアレイブロックを結ぶ横長領域とで囲まれたサブホール領域に配置されている。図３において、センシング電力供給手段３１は、ブロック選択アドレス信号を含むセンシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０により制御され、センシング電力ＲＴＯ０及び／Ｓ０を制御し、ビットラインセンスアンプアレイブロック２１にセンシング電力ＲＴＯ０及び／Ｓ０を制御して供給するものであり、ビットラインセンスアンプアレイブロック２１の横方向（図面左方向）に隣接して配置されている。
【００４１】
サブワードラインアレイブロック４１は、メモリセルアレイブロック１０の横方向（図面左方向）に隣接して配置されている。
【００４２】
スイッチング手段は、センシング電力供給制御信号により制御され、複数のセンシング電力供給手段のうち、少なくとも２つ以上の前記センシング電力供給手段のセンシング電力の供給ラインのそれぞれを、対応する共通センシング電力の供給ラインに共通して接続させ、両者の間で接続と切断とを切り替える。
【００４３】
図３において、スイッチング手段５１ａは、センシング電力供給制御信号ＲＴＯＥＮ０に制御され、センシング電力供給手段３１におけるセンシング電力ＲＴＯ０の供給ラインを、共通センシング電力ＲＴＯＣ０の供給ラインに接続させる。また、スイッチング手段５３ａは、センシング電力供給制御信号ＲＴＯＥＮ１に制御され、センシング電力供給手段３３におけるセンシング電力ＲＴＯ１の供給ラインを、共通センシング電力ＲＴＯＣ０の供給ラインに共通して接続させる。
【００４４】
このように、スイッチング手段５１ａ及び５３ａは、２つのセンシング電力供給手段３１及び３３を含む、少なくとも２つ以上のセンシング電力供給手段の供給ラインのそれぞれを、対応する共通センシング電力ＲＴＯＣ０の供給ラインに共通して接続させる。
【００４５】
また、スイッチング手段は、縦方向に隣り合うビットラインセンスアンプアレイブロックを結ぶ縦長領域と、横方向に隣り合うメモリセルアレイブロックを結ぶ横長領域とで囲まれたサブホール領域に配置されていることが望ましい。
【００４６】
ビットラインセンスアンプアレイブロック２２、センシング電力供給手段３２〜３４、サブワードラインアレイブロック４２、及びスイッチング手段５２ａ、５４ａ及び５１ｂ〜５４ｂに関しても、対応するメモリセルアレイブロックについて、上記と同様に配置されている。また、センシング電力供給制御信号ＲＴＯＥＮ１及び／ＳＥＮ１、センシング電力ＲＴＯ１及び／Ｓ１、共通センシング電力ＲＴＯＣ１及び／ＳＣ１の供給ラインに関しても、同様である。
【００４７】
図４は、図３に示したブロック図におけるセンシング電力供給手段３１と、スイッチング手段５１ａ及び５１ｂとの構成を詳細に示した回路図である。このような回路の構成は、センシング電力供給手段３１〜３４及びスイッチング手段５２ａ〜５４ａ及び５２ｂ〜５４ｂについても同様である。
【００４８】
図示されているように、センシング電力供給手段３１は、プリチャージ制御信号ＢＬＰにより制御され、センシング電力ＲＴＯ０及び／Ｓ０の供給ラインを、プリチャージ電圧ＶＢＬＰにプリチャージするｎ型ＭＯＳトランジスタＮＭ１１及びＮＭ１２と、プリチャージ制御信号ＢＬＰにより制御され、センシング電力ＲＴＯ０及び／Ｓ０の供給ラインを均等化させるｎ型ＭＯＳトランジスタＮＭ１３と、センシング電力供給制御信号ＲＴＯＥＮ０により制御され、センシング電力ＲＴＯ０の供給ラインに外部電力電圧ＶＥＸＴを選択的に印加するｐ型ＭＯＳトランジスタＰＭ１１と、センシング電力供給制御信号／ＳＥＮ０により制御され、センシング電力／Ｓ０の供給ラインを選択的に接地するｎ型ＭＯＳトランジスタＮＭ１４とを備えている。
【００４９】
そして、スイッチング手段５１ａは、センシング電力供給制御信号ＲＴＯＥＮ０により制御され、センシング電力ＲＴＯ０の供給ラインを、共通センシング電力ＲＴＯＣ０の供給ラインに選択的に接続させるｐ型ＭＯＳトランジスタＰＭ１２を含んで構成されている。一方、スイッチング手段５１ｂは、センシング電力供給制御信号／ＳＥＮ０により制御され、センシング電力／Ｓ０の供給ラインを、共通センシング電力／ＳＣ０の供給ラインに選択的に接続させるｎ型ＭＯＳトランジスタＮＭ１５を含んで構成されている。
【００５０】
以下、上記のような構成を有する本発明の実施の形態に係る半導体メモリ装置において、ビットラインセンスアンプのセンシング電力供給手段の動作について説明する。
【００５１】
上述のように、センシング電力供給手段３１、３２、３３及び３４は、それぞれ、サブワードラインアレイブロック４１又は４２と、センスアンプアレイブロック２１又は２２とに隣接する上記サブホール領域に配置される。
【００５２】
サブホール領域に配置されたセンシング電力供給手段３１及び３２又はセンシング電力供給手段３３及び３４は、センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０又はセンシング電力供給制御信号ＲＴＯＥＮ１及び／ＳＥＮ１によって制御される。
【００５３】
例えば、図３に示したメモリセルアレイブロック１０を通るｉ番目ワードラインＷＬｉが選択される場合を考える。まず、メモリセルアレイブロック１０に隣接するビットラインセンスアンプアレイブロック２１及び２２は、それらに含まれるビットラインセンスアンプ（図示せず）を利用してデータをセンシング及び増幅し、データをリード又はライトすることになる。
【００５４】
このとき、ビットラインセンスアンプ（図示せず）のセンシング電力ＲＴＯ０、／Ｓ０、ＲＴＯ１及び／Ｓ１のそれぞれは、それぞれ対応する共通センシング電力ＲＴＯＣ０、／ＳＣ０、ＲＴＯＣ１及び／ＳＣ１の供給ラインにより接続されているセンシング電力供給手段３１、３２、３３及び３４により制御される。
【００５５】
即ち、センシング電力供給制御信号ＲＴＯＥＮ０、／ＳＥＮ０、ＲＴＯＥＮ１及び／ＳＥＮ１がイネーブルされて、センシング電力供給手段３１、３２、３３及び３４を制御する。以下では、センシング電力供給手段３１を中心に説明する。
【００５６】
センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０がイネーブルされると、図４に示したセンシング電力供給手段３１の回路図において、ｐ型ＭＯＳトランジスタＰＭ１１及びｎ型ＭＯＳトランジスタＮＭ１４がターンオンされ、センシング電力ＲＴＯ０及び／Ｓ０の供給ラインにそれぞれ外部電力電圧ＶＥＸＴ及び接地電圧ＶＳＳが供給されることになる。
【００５７】
一方、スイッチング手段５１ａでは、ｐ型ＭＯＳトランジスタＰＭ１２がターンオンされ、センシング電力ＲＴＯ０の供給ラインが共通センシング電力ＲＴＯＣ０の供給ラインに接続される。同様に、スイッチング手段５１ｂでは、ｎ型ＭＯＳトランジスタＮＭ１５がターンオンされ、センシング電力／Ｓ０の供給ラインが共通センシング電力／ＳＣ０の供給ラインに接続される。
【００５８】
なお、このとき既に、センシング電力ＲＴＯ０及び／Ｓ０の供給ラインは、ビットラインプリチャージ制御信号ＢＬＰによりｎ型ＭＯＳトランジスタＮＭ１１〜ＮＭ１３がターンオンされ、一定電圧のプリチャージ電圧ＶＢＬＰにプリチャージされている状態である。
【００５９】
ここで、センシング電力供給制御信号ＲＴＯＥＮ０及び／ＳＥＮ０は、ブロック選択アドレス信号を基に生成され、センスアンプアレイブロック２１及び２２へのセンシング電力ＲＴＯ０及び／Ｓ０の供給を調節することになる。
【００６０】
このように、メモリセルアレイブロック１０を示すブロック選択アドレス信号により、共通センシング電力ＲＴＯＣ０及び／ＳＣ０の供給ラインに接続されたセンシング電力制御部３１及び３３をイネーブルさせるためのセンシング電力供給制御信号ＲＴＯＥＮ０、／ＳＥＮ０、ＲＴＯＥＮ１及び／ＳＥＮ１がイネーブルされ、共通センシング電力ＲＴＯＣ０及び／ＳＣ０の供給ラインに接続されたセンシング電力ＲＴＯ０、／Ｓ０、ＲＴＯ１及び／Ｓ１の供給ラインにより、センスアンプアレイブロック２１及び２２のセンシング電力ＲＴＯ０、／Ｓ０、ＲＴＯ１及び／Ｓ１が制御される。
【００６１】
【発明の効果】
上述のように、本発明に係る半導体メモリ装置によれば、センシング電力供給ラインを共通センシング電力の供給ラインに接続して、制御能力を向上させることにより、センシング速度を向上させることができる。そのため、セル面積の微細化により、センシング電力供給手段の大きさが縮小されて、制御能力が低下する場合、特にその性能を発揮することができる。
【００６２】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は例示としての開示であり、本発明の技術的範囲内で、当業者による多様な改良、変更、付加等が可能である。このような改良、変更等も、本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【図１】  従来技術に係る半導体メモリ装置の構成を概略的に示したブロック図である。
【図２】  図１に示したブロック図におけるセンシング電力供給手段の構成を詳細に示した回路図である。
【図３】  本発明の実施の形態に係る半導体メモリ装置の構成を概略的に示したブロック図である。
【図４】  図３に示したブロック図におけるセンシング電力供給手段とスイッチング手段との構成を詳細に示した回路図である。
【符号の説明】
１０   メモリセルアレイブロック
２１、２２   ビットラインセンスアンプアレイブロック
３１、３２、３３、３４   センシング電力供給手段
４１、４２   サブワードラインアレイブロック
５１ａ〜５４ａ、５１ｂ〜５４ｂ  スイッチング手段
ＮＭ１１〜ＮＭ１５  ｎ型ＭＯＳトランジスタ
ＰＭ１１、ＰＭ１２  ｐ型ＭＯＳトランジスタ
【図１】
0004514380.tif 000002
【図２】
0004514380.tif 000003
【図３】
0004514380.tif 000004
【図４】
0004514380.tif 000005