(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にマトリクス状に形成された複数の不揮発性記憶素子と
を備え、
前記複数の不揮発性記憶素子のそれぞれは、前記半導体基板上に電荷を蓄積するためのゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極とを有し、前記ゲート絶縁膜に電荷を蓄積することで情報の記憶を行い、
前記マトリクスの列ごとに形成された複数のビット線と、
前記マトリクスの行ごとに形成された複数のワード線と
をさらに備え、
前記ワード線は、前記マトリクスの同一の行に属する複数のサブワード線を有し、
前記マトリクスの行方向に互いに隣接する前記不揮発性記憶素子の各ゲート電極は、前記マトリクスの同一の行に属しかつ異なる前記サブワード線にそれぞれ接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性記憶素子を覆って形成された層間絶縁膜をさらに備え、
前記サブワード線は、前記マトリクスの行方向に延在して前記層間絶縁膜内に形成されており、
前記ゲート電極は、電子を蓄積し得るゲート絶縁膜を介して前記半導体基板上に形成されており、かつ、前記層間絶縁膜内に形成されたプラグを介して前記サブワード線に接続されており、
前記ゲート電極と前記プラグとのコンタクト部分には、前記ゲート電極の幅広部が形成されていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性記憶素子を覆って形成された層間絶縁膜をさらに備え、
前記サブワード線は、前記マトリクスの行方向に延在して前記層間絶縁膜内に形成されており、
前記ゲート電極は、電子を蓄積し得るゲート絶縁膜を介して前記半導体基板上に形成されており、かつ、前記層間絶縁膜内に形成されたプラグを介して前記サブワード線に接続されており、
前記プラグは、前記ゲート電極の中央部にコンタクトされていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記不揮発性記憶素子を覆って形成された層間絶縁膜をさらに備え、
前記サブワード線は前記層間絶縁膜内に形成されており、
前記ゲート電極は、電子を蓄積し得るゲート絶縁膜を介して前記半導体基板上に形成されており、かつ、前記層間絶縁膜内に形成されたプラグを介して前記サブワード線に接続されており、
前記サブワード線は、前記マトリクスの行方向に沿って直線状に延在していることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線は、前記マトリクスの列方向に延在して前記半導体基板内に形成された不純物拡散領域を有しており、
前記不揮発性記憶素子を覆って形成された層間絶縁膜と、
前記マトリクスの列方向に延在して前記層間絶縁膜内に形成され、前記層間絶縁膜内に形成されたプラグを介して前記不純物拡散領域に接続され、前記不純物拡散領域よりも導電率が高い配線と
をさらに備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記サブワード線は、前記マトリクスの行方向に延在して形成されており、かつ、電子を蓄積し得るゲート絶縁膜を介して前記半導体基板上に形成された、前記不揮発性記憶素子の前記ゲート電極として機能する部分を有しており、
前記不揮発性記憶素子を覆って形成された層間絶縁膜と、
前記マトリクスの行方向に延在して前記層間絶縁膜内に形成され、前記層間絶縁膜内に形成されたプラグを介して前記サブワード線に接続され、前記サブワード線よりも導電率が高い配線と
をさらに備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記ゲート電極は、電荷を蓄積し得る電荷蓄積領域を有するゲート絶縁膜を介して前記半導体基板の主面上に形成されており、
前記不揮発性記憶素子は、前記半導体基板の前記主面内に形成されたソース・ドレイン領域をさらに有しており、
前記電荷蓄積領域は、前記ソース・ドレイン領域に近接する前記ゲート絶縁膜の端部内にのみ形成されていることを特徴とする、請求項１〜６のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項８】
前記ゲート絶縁膜はシリコン酸化膜であり、
前記電荷蓄積領域は、前記シリコン酸化膜内に形成されたポリシリコン膜である、請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
列アドレス信号に基づいて、前記複数のビット線の中から活性化すべきビット線を検出する検出回路と、
行アドレス信号と、前記検出回路による検出の結果とに基づいて、前記複数のサブワード線の中から活性化すべきサブワード線を選択する選択回路と
をさらに備える、請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１０】
前記ワード線は、前記マトリクスの同一の行に属する２本のサブワード線を有しており、
列アドレス信号のパリティを検出するパリティチェック回路と、
行アドレス信号と、前記パリティチェック回路による検出の結果とに基づいて、前記２本のサブワード線の中から活性化すべき１本のサブワード線を選択する選択回路と
をさらに備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項１１】
前記半導体基板の主面内に形成され、前記マトリクスの行方向に互いに隣接する前記不揮発性記憶素子同士を分離する、トレンチ型の第１の素子分離絶縁膜をさらに備え、
前記ビット線は、前記第１の素子分離絶縁膜との界面における前記半導体基板内に形成された不純物拡散領域を有する、請求項１に記載の不揮発性半導体記憶装置。
【請求項１２】
前記半導体基板は、
前記複数の不揮発性記憶素子が形成されたメモリセルアレイ部と、
前記メモリセルアレイトランジスタを制御するための周辺回路が形成された周辺回路部と
を有し、
前記メモリセルアレイ部と前記周辺回路部との境界部分における前記半導体基板の前記主面内に形成された、トレンチ型の第２の素子分離絶縁膜をさらに備え、
前記第２の素子分離絶縁膜は、前記第１の素子分離絶縁膜よりも深く形成されていることを特徴とする、請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記ゲート電極は、前記半導体基板の前記主面との境界部分における前記第１の素子分離絶縁膜の端部上にも延在して形成されており、
前記第１の素子分離絶縁膜の前記端部の上面内には、前記ゲート電極によって埋め込まれた窪みが形成されていることを特徴とする、請求項１１又は１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１の素子分離絶縁膜は、中央部の深さが端部の深さよりも深い略Ｔ字形の断面形状を有しており、
一の前記不揮発性記憶素子が有する前記不純物拡散領域と、前記第１の素子分離絶縁膜を挟んで前記一の不揮発性記憶素子に隣接する他の前記不揮発性記憶素子が有する前記不純物領域とは、前記第１の素子分離絶縁膜の前記中央部によって互いに分離されていることを特徴とする、請求項１１〜１３のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１５】
前記半導体基板は、支持基板と絶縁層と半導体層とがこの順に積層された構造を有するＳＯＩ基板の前記半導体層である、請求項１〜１４のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１６】
前記半導体基板は、支持基板と絶縁層と半導体層とがこの順に積層された構造を有するＳＯＩ基板の前記半導体層であり、
前記第２の素子分離絶縁膜は前記絶縁層に接触していることを特徴とする、請求項１２に記載の不揮発性半導体記憶装置。
【請求項１７】
前記半導体基板は、支持基板と絶縁層と半導体層とがこの順に積層された構造を有するＳＯＩ基板の前記半導体層であり、
前記第２の素子分離絶縁膜の底面は前記半導体層内に存在していることを特徴とする、請求項１２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、ＮＲＯＭ（Nitride Read Only Memory）型の不揮発性半導体記憶装置の構造に関するものである。
【０００２】
【従来の技術】
図６１は、ＮＲＯＭ型の従来の不揮発性半導体記憶装置の構造の一部を示す上面図である。但し図６１では、ワード線ＷＬ１，ＷＬ２と、ビット線ＢＬ１，ＢＬ２と、チャネル領域ＣＨ１〜ＣＨ３との配置関係のみを模式的に示している。
ワード線ＷＬ１，ＷＬ２は、所定方向（以下「行方向」と称する）に延在して形成されている。ビット線ＢＬ１，ＢＬ２は、行方向に直交する方向（以下「列方向」と称する）に延在して形成されている。チャネル領域ＣＨ１〜ＣＨ３は、互いに隣接するビット線同士の間で、列方向に延在して形成されている。
【０００３】
図６２は、メモリセルトランジスタの構造を示す断面図である。図６２は、図６１に示した線分Ａ１−Ａ１に沿った位置に関する断面構造に相当する。シリコン基板１０１の上面内には、素子形成領域を規定するためのＬＯＣＯＳ（LOCal Oxidation of Silicon）型の素子分離絶縁膜１０６12，１０６23が選択的に形成されている。素子分離絶縁膜１０６12，１０６23との界面部分におけるシリコン基板１０１内には、ｎ+型の不純物拡散領域１０７12，１０７23が形成されている。不純物拡散領域１０７12，１０７23は、図６１に示したビット線ＢＬ１，ＢＬ２に対応する。不純物拡散領域１０７12，１０７23は、素子分離絶縁膜１０６12，１０６23の下のシリコン基板１０１内にイオン注入法によってｎ型の不純物を導入した後、その不純物を熱拡散することによって形成される。
【０００４】
素子形成領域内におけるシリコン基板１０１の上面上には、ＯＮＯ膜１０５1〜１０５3が形成されている。ＯＮＯ膜１０５1〜１０５3は、素子分離絶縁膜１０６12，１０６23の端部上にも延在して形成されている。ＯＮＯ膜１０５1〜１０５3は、シリコン酸化膜１０２1〜１０２3、シリコン窒化膜１０３1〜１０３3、及びシリコン酸化膜１０４1〜１０４3がこの順にシリコン基板１０１上に形成された３層構造を成している。ＭＮＯＳ（Metal Nitride Oxide Semiconductor）型のメモリセルトランジスタとは異なり、電子のトンネリング現象を防止するために、シリコン酸化膜１０２1〜１０２3，１０４1〜１０４3の膜厚は５ｎｍ以上である。
【０００５】
ＯＮＯ膜１０５1〜１０５3及び素子分離絶縁膜１０６12，１０６23上には、導電膜１０９1が形成されている。導電膜１０９1は、例えばポリサイド構造やポリメタル構造を成している。但し、メモリセルトランジスタの動作の高速化を図るために、ポリサイド構造よりも低抵抗であるポリメタル構造を採用するのが望ましい。導電膜１０９1は、図６１に示したワード線ＷＬ１に対応する。素子形成領域内におけるシリコン基板１０１の上面内には、ｐ型のチャネル領域１０８1〜１０８3が形成されている。チャネル領域１０８1〜１０８3は、図６１に示したチャネル領域ＣＨ１〜ＣＨ３に対応する。チャネル領域１０８1〜１０８3の不純物濃度を調整することにより、メモリセルトランジスタのしきい値電圧を所望の値に設定することができる。
【０００６】
不純物拡散領域１０７12，１０７23は、メモリセルトランジスタのソース・ドレイン領域として機能する。ＯＮＯ膜１０５1〜１０５3は、メモリセルトランジスタのゲート絶縁膜として機能する。ＯＮＯ膜１０５1〜１０５3上に位置する部分の導電膜１０９1は、メモリセルトランジスタのゲート電極として機能する。
【０００７】
素子分離絶縁膜１０６12，１０６23は、以下のようにして形成される。まず、シリコン基板１０１の上面上にＯＮＯ膜を全面に形成する。次に、そのＯＮＯ膜をパターニングすることによってＯＮＯ膜１０５1〜１０５3を形成する。これにより、シリコン基板１０１の上面の一部が露出する。次に、露出した部分のシリコン基板１０１を熱酸化することにより、素子分離絶縁膜１０６12，１０６23を形成する。このように、ＯＮＯ膜１０５1〜１０５3に、メモリセルトランジスタのゲート絶縁膜としての機能のほかに、素子分離絶縁膜１０６12，１０６23を形成する際の酸化防止マスクとしての機能をも持たせることにより、製造工程数の削減が図られている。
【０００８】
ＮＲＯＭ型の不揮発性半導体記憶装置においては、後述するように、一つのメモリセルトランジスタの２つの箇所に各１ビット、合計２ビットの情報を記憶することができる。また、図６１を参照して、ＮＲＯＭ型の不揮発性半導体記憶装置の単位セル面積は、２Ｆ×２．５Ｆ＝５Ｆ2である。ここで、Ｆ（featured size）は設計ルールに相当する。Ｆ＝０．３５μｍである場合は５Ｆ2＝０．６１２５μｍ2であり、Ｆ＝０．２５μｍである場合は５Ｆ2＝０．３１２５μｍ2である。しかも、ＮＲＯＭ型の不揮発性半導体記憶装置は、既存のＣＭＯＳプロセスに４枚のフォトマスク（メモリセル用に２枚、周辺回路用に２枚）を追加するだけで、比較的簡単に製造することができる。このような理由により、ＮＲＯＭ型の不揮発性半導体記憶装置は、記憶密度が高く、しかも製造コストが安いという特徴を備えている。
【０００９】
次に、ＮＲＯＭ型のメモリセルトランジスタの動作について具体的に説明する。ＮＲＯＭ型のメモリセルトランジスタは、一つのメモリセルトランジスタの２つの箇所に各１ビットの情報を記憶することができる。本明細書では、情報を記憶する一方の箇所をＢｉｔＲとし、他方の箇所をＢｉｔＬと定義する。
【００１０】
図６３は、書き込み動作を説明するための模式図である。図６３（Ａ）は、ＢｉｔＲへの書き込み動作を示している。ソース領域として機能する不純物拡散領域１０７12にはＶS＝０Ｖの電圧が印加され、ドレイン領域として機能する不純物拡散領域１０７23にはＶD＝４Ｖの電圧が印加され、ゲート電極１０９1にはＶG＝８Ｖの電圧が印加される。これにより、チャネルホットエレクトロンがシリコン酸化膜１０２2を介してシリコン窒化膜１０３2内に注入され、注入されたその電子は、シリコン窒化膜１０３2内に離散的に分布しているトラップ（捕獲準位あるいは捕獲中心ともいう）に捕獲・蓄積される。フラッシュメモリ等のフローティングゲート内に蓄積された電子とは異なり、シリコン窒化膜１０３2内に蓄積された電子は、シリコン窒化膜１０３2内を横方向（ゲート長方向）に拡散しにくい。なお、書き込みに必要な電子は２００〜５００個と少なく、１００ｎｓ程度の短時間で書き込みが完了する。不純物拡散領域１０７12，１０７23に印加する電圧を上記と反対にすることにより、図６３（Ｂ）に示すように、ＢｉｔＬへの書き込みを行うことができる。
【００１１】
図６４は、消去動作を説明するための模式図である。図６４（Ａ）は、ＢｉｔＲに関する消去動作を示している。不純物拡散領域１０７12にはＶSD12＝０Ｖの電圧が印加され、不純物拡散領域１０７23にはＶSD23＝４Ｖの電圧が印加され、ゲート電極１０９1にはＶG＝−６Ｖの電圧が印加される。これにより、シリコン基板１０１（あるいはチャネル領域１０８2）と不純物拡散領域１０７23との間に電位差が生じ、シリコン基板１０１のエネルギーバンドが曲がって、バンド間トンネル電流が流れる。このバンド間トンネル電流によってホットホールが誘起され、このホットホールは−６Ｖのゲート電圧に引き寄せられて、シリコン酸化膜１０２2を介してシリコン窒化膜１０３2内に注入される。そして、注入されたホールはシリコン窒化膜１０３2内に蓄積されている電子と結合し、その結果ＢｉｔＲの記憶情報が消去される。なお、消去すべき電子が少ないため、１〜１０μｓ程度の短時間で消去が完了する。不純物拡散領域１０７12，１０７23に印加する電圧を上記と反対にすることにより、図６４（Ｂ）に示すように、ＢｉｔＬに関する消去を行うことができる。
【００１２】
図６５は、読み出し動作を説明するための模式図である。図６５（Ａ）は、ＢｉｔＲからの読み出し動作を示している。ドレイン領域として機能する不純物拡散領域１０７12にはＶD＝１．５Ｖの電圧が印加され、ソース領域として機能する不純物拡散領域１０７23にはＶS＝０Ｖの電圧が印加され、ゲート電極１０９1にはＶG＝３Ｖの電圧が印加される。不純物拡散領域１０７12にＶD＝１．５Ｖの電圧を印加することにより、ＢｉｔＬの記憶内容に拘わらず、チャネル電流を不純物拡散領域１０７12に流すことができる。ＢｉｔＲのシリコン窒化膜１０３2内に電子が蓄積されている場合は、しきい値電圧が高くなっている状態であるため、ゲート電極１０９1に３Ｖの電圧を印加してもチャネル電流は流れない。一方、ＢｉｔＲのシリコン窒化膜１０３2内に電子が蓄積されていない場合は、しきい値電圧が低くなっている状態であるため、ゲート電極１０９1への３Ｖの電圧の印加によってチャネル電流が流れる。従って、ドレイン電流あるいはドレイン電圧を検出することによって、ＢｉｔＲの記憶情報を読み出すことができる。
不純物拡散領域１０７12，１０７23に印加する電圧を上記と反対にすることにより、図６５（Ｂ）に示すように、ＢｉｔＬからの読み出しを行うことができる。
【００１３】
図６６は、ＮＲＯＭ型の従来の不揮発性半導体記憶装置のメモリセルアレイの構成を示す回路図である。ビット線は、メインビット線ＭＢＬ１，ＭＢＬ２とサブビット線ＳＢＬ１〜ＳＢＬ５との階層構造を成している。図６１に示したビット線ＢＬ１，ＢＬ２や図６２に示した不純物拡散領域１０７12，１０７23は、図６６のサブビット線ＳＢＬ１〜ＳＢＬ５に相当する。図６６には２本のメインビット線ＭＢＬ１，ＭＢＬ２と５本のサブビット線ＳＢＬ１〜ＳＢＬ５とが描かれているが、両ビット線の本数はこれらの数に限定されるものではない。両端のサブビット線ＳＢＬ１，ＳＢＬ５を除くサブビット線ＳＢＬ２〜ＳＢＬ４は、行方向に隣接する２つのメモリセルに共有されており、これにより、メモリセルアレイの高い集積度が実現されている。
【００１４】
サブビット線ＳＢＬ１〜ＳＢＬ５の両端には選択トランジスタＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜ＳＴ５ｂがそれぞれ接続されている。選択トランジスタＳＴ１ａ〜ＳＴ４ａはメインビット線ＭＢＬ１に接続されており、選択トランジスタＳＴ２ｂ〜ＳＴ５ｂはメインビット線ＭＢＬ２に接続されている。選択トランジスタＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜ＳＴ５ｂの各ゲートは選択配線ＳＬ１ａ〜ＳＬ４ａ，ＳＬ２ｂ〜ＳＬ５ｂにそれぞれ接続されている。選択配線ＳＬ１ａ〜ＳＬ４ａ，ＳＬ２ｂ〜ＳＬ５ｂに印加する電圧によって、メインビット線ＭＢＬ１，ＭＢＬ２とサブビット線ＳＢＬ１〜ＳＢＬ５との接続を制御することができる。
【００１５】
例えばメモリセルトランジスタＭＴ１１に着目して、図６３（Ａ）の書き込み動作を行う場合を考える。まず、メインビット線ＭＢＬ１に０Ｖの電圧を印加し、メインビット線ＭＢＬ２に４Ｖの電圧を印加する。次に、選択配線ＳＬ１ａに１．５Ｖ＋Ｖｔｈの電圧を印加するとともに、選択配線ＳＬ２ｂに４Ｖ＋Ｖｔｈの電圧を印加する。ここで、Ｖｔｈは選択トランジスタＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜ＳＴ５ｂのしきい値電圧である。これにより、サブビット線ＳＢＬ１，ＳＢＬ２には、それぞれ０Ｖ，４Ｖの電圧が印加される。次に、ワード線ＷＬ１に８Ｖの電圧を印加することにより、メモリセルトランジスタＭＴ１１のサブビット線ＳＢＬ２側のＯＮＯ膜内に電子が注入され、ＢｉｔＲへの書き込みが行われる。
【００１６】
図６７は、メモリセルトランジスタＭＴ１１のＢｉｔＲに関して、書き込み、読み出し、及び消去の各動作を示すタイミングチャートである。書き込み動作は上記で説明した通りである。読み出しを行う場合は、メインビット線ＭＢＬ１，ＭＢＬ２にそれぞれ１．５Ｖ，０Ｖの電圧を印加し、選択配線ＳＬ１ａ，ＳＬ２ｂに１．５Ｖ＋Ｖｔｈの電圧を印加し、ワード線ＷＬ１に３Ｖの電圧を印加する。また、消去を行う場合は、メインビット線ＭＢＬ１，ＭＢＬ２にそれぞれ０Ｖ，４Ｖの電圧を印加し、選択配線ＳＬ１ａ，ＳＬ２ｂにそれぞれ１．５Ｖ＋Ｖｔｈ，４Ｖ＋Ｖｔｈの電圧を印加し、ワード線ＷＬ１に−６Ｖの電圧を印加する。
なお、１．５Ｖ及び０Ｖの２個の電源を使用する場合、これら以外の８Ｖ，４Ｖ，３Ｖ，−６Ｖの各電圧は、チップの内部で生成する必要がある。
【００１７】
【発明が解決しようとする課題】
しかしながら、このような従来の不揮発性半導体記憶装置には、以下に述べる問題点があった。
【００１８】
第１の問題点．
図６８は、行方向に隣接する２つのメモリセルトランジスタＭＴ１２，ＭＴ１３の構造を示す断面図である。不純物拡散領域１０７23は、２つのメモリセルトランジスタＭＴ１２，ＭＴ１３に共有されている。ＯＮＯ膜１０５2上に位置する部分の導電膜１０９1は、メモリセルトランジスタＭＴ１２のゲート電極として機能し、ＯＮＯ膜１０５3上に位置する部分の導電膜１０９1は、メモリセルトランジスタＭＴ１３のゲート電極として機能する。メモリセルトランジスタＭＴ１２のゲート電極と、メモリセルトランジスタＭＴ１３のゲート電極とは、素子分離絶縁膜１０６23上に位置する部分の導電膜１０９1を介して、互いに電気的に接続されている。
【００１９】
メモリセルトランジスタＭＴ１２のＢｉｔＲ及びメモリセルトランジスタＭＴ１３のＢｉｔＬに関して、ＯＮＯ膜１０５2，１０５3内にともに電子が蓄積されているものとする。ここで、メモリセルトランジスタＭＴ１２のＢｉｔＲの記憶内容を消去する場合について考える。この場合、不純物拡散領域１０７12に０Ｖ、不純物拡散領域１０７23に４Ｖ、導電膜１０９1に−６Ｖの各電圧を印加することにより、ＯＮＯ膜１０５2内へホットホールを注入し、これによって記憶内容の消去が行われる。
【００２０】
しかしながら、このとき、隣接する非選択のメモリセルトランジスタＭＴ１３においても、不純物拡散領域１０７23への４Ｖの電圧の印加に起因してホットホールが誘起される。しかも、メモリセルトランジスタＭＴ１３のゲート電極にも−６Ｖの電圧が印加されているため、誘起されたホットホールはＯＮＯ膜１０５3内へ注入される。その結果、非選択のメモリセルトランジスタＭＴ１３のＢｉｔＬの記憶内容が消去されてしまう。このように従来の不揮発性半導体記憶装置によると、メモリセルトランジスタの記憶内容の消去時に、それに隣接する非選択のメモリセルトランジスタの記憶内容も併せて消去されてしまう、即ち消去時のディスターブ不良が生じるという問題点があった。
【００２１】
第２の問題点．
図６２に示したように、ＮＲＯＭ型のメモリセルトランジスタにおいては、シリコン基板１０１内にｎ+型の不純物拡散領域１０７が形成されており、この不純物拡散領域１０７が図６６のサブビット線ＳＢＬに対応する。ここで、例えばポリサイド構造であるワード線ＷＬのシート抵抗が５〜６Ω／□程度であるのに対して、ｎ+型の不純物拡散領域１０７のシート抵抗は１００Ω／□程度である。そのため、ワード線ＷＬに比べてサブビット線ＳＢＬにおける信号伝達の遅延時間が大きくなるため、全体としてメモリセルトランジスタの動作速度が遅くなるという問題点があった。
【００２２】
第３の問題点．
上記の通り、ＮＲＯＭ型のメモリセルトランジスタにおいては、ＯＮＯ膜１０５内の電子の蓄積の有無に起因するメモリセルトランジスタのしきい値電圧の高低を検出することにより、そのメモリセルトランジスタの記憶内容を読み出す。
従って、メモリセルトランジスタの記憶内容を正確に読み出すためには、ＯＮＯ膜１０５内に電子が蓄積されている場合のしきい値電圧と、電子が蓄積されていない場合のしきい値電圧との差が大きいこと、即ち、しきい値電圧の分布がシャープであることが望ましい。
【００２３】
図６９は、しきい値電圧の分布を示す図である。ＯＮＯ膜１０５内に電子が蓄積されているメモリセルトランジスタのしきい値電圧の分布が「０」に対応し、電子が蓄積されていないメモリセルトランジスタのしきい値電圧の分布が「１」に対応する。分布「０」の最大値と分布「１」の最小値との差（以下「ＷＩＮＤＯＷ」と称する）が大きいほど、メモリセルトランジスタの記憶内容を正確に読み出すことができる。しかしながら、図６９に示すように、初期の状態では比較的大きかったＷＩＮＤＯＷは、メモリセルトランジスタの動作が繰り返されるうちに次第に小さくなる。
【００２４】
図７０は、従来のメモリセルトランジスタの構造を示す断面図である。図７０に示すように、ＷＩＮＤＯＷの縮小化は、シリコン窒化膜１０３の端部のトラップに捕獲・蓄積された電子が、ホッピング等によって中央方向へ向かって徐々に移動していくこと等に起因して生じる。このように従来の不揮発性半導体記憶装置によると、メモリセルトランジスタの動作が繰り返されるうちにＷＩＮＤＯＷが徐々に小さくなり、メモリセルトランジスタの記憶内容を正確に読み出すことができなくなるという問題点があった。
【００２５】
本発明はこれらの問題点を解決するために成されたものであり、消去時のディスターブ不良の発生を抑制又は回避すること、サブビット線の高抵抗に起因するメモリセルトランジスタの動作速度の低下を抑制すること、及び、ＷＩＮＤＯＷの縮小化に起因するメモリセルトランジスタの誤動作を回避することを実現し得る不揮発性半導体記憶装置を得ることを目的とするものである。
【００２６】
【課題を解決するための手段】
この発明のうち請求項１に記載の不揮発性半導体記憶装置は、半導体基板と、半導体基板上にマトリクス状に形成された複数の不揮発性記憶素子とを備え、複数の不揮発性記憶素子のそれぞれは、半導体基板上に電荷を蓄積するためのゲート絶縁膜と、ゲート絶縁膜を介して設けられたゲート電極とを有し、ゲート絶縁膜に電荷を蓄積することで情報の記憶を行い、マトリクスの列ごとに形成された複数のビット線と、マトリクスの行ごとに形成された複数のワード線とをさらに備え、ワード線は、マトリクスの同一の行に属する複数のサブワード線を有し、マトリクスの行方向に互いに隣接する不揮発性記憶素子の各ゲート電極は、マトリクスの同一の行に属しかつ異なるサブワード線にそれぞれ接続されていることを特徴とするものである。
【００２７】
また、この発明のうち請求項２に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、不揮発性記憶素子を覆って形成された層間絶縁膜をさらに備え、サブワード線は、マトリクスの行方向に延在して層間絶縁膜内に形成されており、ゲート電極は、電子を蓄積し得るゲート絶縁膜を介して半導体基板上に形成されており、かつ、層間絶縁膜内に形成されたプラグを介してサブワード線に接続されており、ゲート電極とプラグとのコンタクト部分には、ゲート電極の幅広部が形成されていることを特徴とするものである。
【００２８】
また、この発明のうち請求項３に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、不揮発性記憶素子を覆って形成された層間絶縁膜をさらに備え、サブワード線は、マトリクスの行方向に延在して層間絶縁膜内に形成されており、ゲート電極は、電子を蓄積し得るゲート絶縁膜を介して半導体基板上に形成されており、かつ、層間絶縁膜内に形成されたプラグを介してサブワード線に接続されており、プラグは、ゲート電極の中央部にコンタクトされていることを特徴とするものである。
【００２９】
また、この発明のうち請求項４に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、不揮発性記憶素子を覆って形成された層間絶縁膜をさらに備え、サブワード線は層間絶縁膜内に形成されており、ゲート電極は、電子を蓄積し得るゲート絶縁膜を介して半導体基板上に形成されており、かつ、層間絶縁膜内に形成されたプラグを介してサブワード線に接続されており、サブワード線は、マトリクスの行方向に沿って直線状に延在していることを特徴とするものである。
【００３０】
また、この発明のうち請求項５に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、ビット線は、マトリクスの列方向に延在して半導体基板内に形成された不純物拡散領域を有しており、不揮発性記憶素子を覆って形成された層間絶縁膜と、マトリクスの列方向に延在して層間絶縁膜内に形成され、層間絶縁膜内に形成されたプラグを介して不純物拡散領域に接続され、不純物拡散領域よりも導電率が高い配線とをさらに備えることを特徴とするものである。
【００３１】
また、この発明のうち請求項６に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、サブワード線は、マトリクスの行方向に延在して形成されており、かつ、電子を蓄積し得るゲート絶縁膜を介して半導体基板上に形成された、不揮発性記憶素子のゲート電極として機能する部分を有しており、不揮発性記憶素子を覆って形成された層間絶縁膜と、マトリクスの行方向に延在して層間絶縁膜内に形成され、層間絶縁膜内に形成されたプラグを介してサブワード線に接続され、サブワード線よりも導電率が高い配線とをさらに備えることを特徴とするものである。
【００３２】
また、この発明のうち請求項７に記載の不揮発性半導体記憶装置は、請求項１〜６のいずれか一つに記載の不揮発性半導体記憶装置であって、ゲート電極は、電荷を蓄積し得る電荷蓄積領域を有するゲート絶縁膜を介して半導体基板の主面上に形成されており、不揮発性記憶素子は、半導体基板の主面内に形成されたソース・ドレイン領域をさらに有しており、電荷蓄積領域は、ソース・ドレイン領域に近接するゲート絶縁膜の端部内にのみ形成されていることを特徴とするものである。
【００３３】
また、この発明のうち請求項８に記載の不揮発性半導体記憶装置は、請求項７に記載の不揮発性半導体記憶装置であって、ゲート絶縁膜はシリコン酸化膜であり、電荷蓄積領域は、シリコン酸化膜内に形成されたポリシリコン膜であることを特徴とするものである。
【００３４】
また、この発明のうち請求項９に記載の不揮発性半導体記憶装置は、請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置であって、列アドレス信号に基づいて、複数のビット線の中から活性化すべきビット線を検出する検出回路と、行アドレス信号と、検出回路による検出の結果とに基づいて、複数のサブワード線の中から活性化すべきサブワード線を選択する選択回路とをさらに備えることを特徴とするものである。
【００３５】
また、この発明のうち請求項１０に記載の不揮発性半導体記憶装置は、請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置であって、ワード線は、マトリクスの同一の行に属する２本のサブワード線を有しており、列アドレス信号のパリティを検出するパリティチェック回路と、行アドレス信号と、パリティチェック回路による検出の結果とに基づいて、２本のサブワード線の中から活性化すべき１本のサブワード線を選択する選択回路とをさらに備えることを特徴とするものである。
【００３６】
また、この発明のうち請求項１１に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、半導体基板の主面内に形成され、マトリクスの行方向に互いに隣接する不揮発性記憶素子同士を分離する、トレンチ型の第１の素子分離絶縁膜をさらに備え、ビット線は、第１の素子分離絶縁膜との界面における半導体基板内に形成された不純物拡散領域を有することを特徴とするものである。
【００３７】
また、この発明のうち請求項１２に記載の不揮発性半導体記憶装置は、請求項１１に記載の不揮発性半導体記憶装置であって、半導体基板は、複数の不揮発性記憶素子が形成されたメモリセルアレイ部と、メモリセルアレイトランジスタを制御するための周辺回路が形成された周辺回路部とを有し、メモリセルアレイ部と周辺回路部との境界部分における半導体基板の主面内に形成された、トレンチ型の第２の素子分離絶縁膜をさらに備え、第２の素子分離絶縁膜は、第１の素子分離絶縁膜よりも深く形成されていることを特徴とするものである。
【００３８】
また、この発明のうち請求項１３に記載の不揮発性半導体記憶装置は、請求項１１又は１２に記載の不揮発性半導体記憶装置であって、ゲート電極は、半導体基板の主面との境界部分における第１の素子分離絶縁膜の端部上にも延在して形成されており、第１の素子分離絶縁膜の端部の上面内には、ゲート電極によって埋め込まれた窪みが形成されていることを特徴とするものである。
【００３９】
また、この発明のうち請求項１４に記載の不揮発性半導体記憶装置は、請求項１１〜１３のいずれか一つに記載の不揮発性半導体記憶装置であって、第１の素子分離絶縁膜は、中央部の深さが端部の深さよりも深い略Ｔ字形の断面形状を有しており、一の不揮発性記憶素子が有する不純物拡散領域と、第１の素子分離絶縁膜を挟んで一の不揮発性記憶素子に隣接する他の不揮発性記憶素子が有する不純物領域とは、第１の素子分離絶縁膜の中央部によって互いに分離されていることを特徴とするものである。
【００４０】
また、この発明のうち請求項１５に記載の不揮発性半導体記憶装置は、請求項１〜１４のいずれか一つに記載の不揮発性半導体記憶装置であって、半導体基板は、支持基板と絶縁層と半導体層とがこの順に積層された構造を有するＳＯＩ基板の半導体層であることを特徴とするものである。
【００４１】
また、この発明のうち請求項１６に記載の不揮発性半導体記憶装置は、請求項１２に記載の不揮発性半導体記憶装置であって、半導体基板は、支持基板と絶縁層と半導体層とがこの順に積層された構造を有するＳＯＩ基板の半導体層であり、第２の素子分離絶縁膜は絶縁層に接触していることを特徴とするものである。
【００４２】
また、この発明のうち請求項１７に記載の不揮発性半導体記憶装置は、請求項１２に記載の不揮発性半導体記憶装置であって、半導体基板は、支持基板と絶縁層と半導体層とがこの順に積層された構造を有するＳＯＩ基板の半導体層であり、第２の素子分離絶縁膜の底面は半導体層内に存在していることを特徴とするものである。
【００４６】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。不揮発性半導体記憶装置は、複数のメモリセルトランジスタが半導体基板内にマトリクス状に形成されたメモリセルアレイ部を備えており、図１では、上記メモリセルアレイ部の一部の構造を抜き出して示している。また図１では、ワード線の記載を省略してある。ビット線ＢＬ（図１では符号ＢＬ０１，ＢＬ１２，ＢＬ２３，ＢＬ３４，ＢＬ４５を付している）は、上記マトリクスの列方向に延在して形成されている。
【００４７】
チャネル領域ＣＨ（図１では符号ＣＨ１〜ＣＨ４を付している）は、互いに隣接するビット線ＢＬ同士の間で、列方向に延在して形成されている。チャネル領域ＣＨ上には、ゲート電極９（図１では符号９11〜９14，９21〜９24を付している）が形成されている。ゲート電極９11〜９14及びゲート電極９21〜９24はそれぞれ、上記マトリクスの同一の行に属するメモリセルトランジスタのゲート電極である。また、ゲート電極９11〜９14及びゲート電極９21〜９24はそれぞれ、上記マトリクスの行方向に沿って、直線状に並んで形成されている。
【００４８】
また、本実施の形態１に係る不揮発性半導体記憶装置は、ゲート電極９とワード線とを互いに接続するためのプラグ１０（図１では符号１０11〜１０14，１０21〜１０24を付している）を備えている。プラグ１０11，１０13，１０21，１０23は、ゲート電極９の一辺（図１ではゲート電極９の下辺）に接して、それぞれゲート電極９11，９13，９21，９23にコンタクトされている。また、プラグ１０12，１０14，１０22，１０24は、ゲート電極９の他辺（図１ではゲート電極９の上辺）に接して、それぞれゲート電極９12，９14，９22，９24にコンタクトされている。
【００４９】
図２は、図１に示した構造にワード線を追加して示す上面図である。上記マトリクスの各行のワード線は、２本のサブワード線ＷＬ（図２では符号ＷＬ１ａ，ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂを付している）をそれぞれ有している。サブワード線ＷＬは、蛇行しながら行方向に延在している。サブワード線ＷＬ１ａ，ＷＬ１ｂ及びサブワード線ＷＬ２ａ，２ｂはそれぞれ、上記マトリクスの同一の行に属するサブワード線である。具体的には、サブワード線ＷＬ１ａ，ＷＬ１ｂ及びゲート電極９11〜９14は、上記マトリクスの同一の行に属し、サブワード線ＷＬ２ａ，ＷＬ２ｂ及びゲート電極９21〜９24は、上記マトリクスの同一の行に属する。サブワード線ＷＬ１ａはプラグ１０12，１０14に接触しており、サブワード線ＷＬ１ｂはプラグ１０11，１０13に接触しており、サブワード線ＷＬ２ａはプラグ１０22，１０24に接触しており、サブワード線ＷＬ２ｂはプラグ１０21，１０23に接触している。
【００５０】
図３は、図２に示した線分Ａ２−Ａ２に沿った位置に関する断面構造を示す断面図である。シリコン基板１の上面内には、素子形成領域を規定するためのＬＯＣＯＳ型の素子分離絶縁膜６（図３では符号６０１，６１２，６２３，６３４，６４５を付している）が選択的に形成されている。素子分離絶縁膜６との界面部分におけるシリコン基板１内には、ｎ+型の不純物拡散領域７（図３では符号７０１，７１２，７２３，７３４，７４５を付している）が形成されている。不純物拡散領域７０１，７１２，７２３，７３４，７４５はそれぞれ、図１，２に示したビット線ＢＬ０１，ＢＬ１２，ＢＬ２３，ＢＬ３４，ＢＬ４５に対応する。
不純物拡散領域７は、メモリセルトランジスタのソース・ドレイン領域として機能する。
【００５１】
素子形成領域内におけるシリコン基板１の上面内には、ｐ型のチャネル領域８（図３では符号８１〜８４を付している）が形成されている。チャネル領域８１〜８４はそれぞれ、図１，２に示したチャネル領域ＣＨ１〜ＣＨ４に対応する。
【００５２】
素子形成領域内におけるシリコン基板１の上面上には、ＯＮＯ膜５（図３では符号５11〜５14を付している）が形成されている。ＯＮＯ膜５は、素子分離絶縁膜６の端部上にも延在して形成されている。ＯＮＯ膜５は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜がこの順にシリコン基板１上に形成された３層構造を成している。但し、シリコン窒化膜の代わりに、シリコン酸窒化膜（ＳｉＯＮ）膜を形成してもよい。ＯＮＯ膜５は、メモリセルトランジスタのゲート絶縁膜として機能する。
【００５３】
また、メモリセルトランジスタを覆って、層間絶縁膜１１が全面に形成されている。層間絶縁膜１１上には層間絶縁膜１２が全面に形成されている。層間絶縁膜１２上には金属配線１５１ａが形成されている。金属配線１５１ａは図２のサブワード線ＷＬ１ａに対応する。金属配線１５１ａは、層間絶縁膜１２内に形成されたプラグ１４（図３では符号１４12，１４14を付している）及び層間絶縁膜１２内に形成されたプラグ１３（図３では符号１３12，１３14を付している）を介して、ゲート電極９12，９14に接続されている。プラグ１３12及びプラグ１４12が図１，２のプラグ１０12に対応し、プラグ１３14及びプラグ１４14が図１，２のプラグ１０14に対応する。
【００５４】
図４は、図２に示した線分Ａ３−Ａ３に沿った位置に関する断面構造を示す断面図である。層間絶縁膜１１上には金属配線１５１ｂが形成されている。金属配線１５１ｂは図２のサブワード線ＷＬ１ｂに対応する。金属配線１５１ｂは、層間絶縁膜１１内に形成されたプラグ１０11，１０13を介して、ゲート電極９11，９13に接続されている。
【００５５】
金属配線１５１ａ，１５１ｂの材質はＷ，Ａｌ，Ｃｕ，ＡｌＳｉ，Ａｇ，Ａｕ，Ｍｏ，Ｚｒ等である。従って、金属配線１５１ａ，１５１ｂは、例えばポリサイド構造の配線よりも抵抗が低い。また、プラグ１０，１３，１４の材質は、Ｗ，Ｃｕ，Ａｇ，Ａｕ，Ａｌ，金属シリサイド，ドープトポリシリコン等である。
【００５６】
なお、以上の説明では、上記マトリクスの各行のワード線が２本のサブワード線ＷＬを有する場合について説明したが、サブワード線の本数は３本以上であってもよい。
【００５７】
また、以上の説明では、ＬＯＣＯＳ型の素子分離絶縁膜６が形成されている場合について説明したが、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜６を形成してもよい。
【００５８】
また、以上の説明では、金属配線１５１ａと金属配線１５１ｂとが異なる配線層の配線として形成される場合について説明したが、両金属配線が互いに電気的に分離されていれば、同一の配線層の配線として形成してもよい。
【００５９】
このように本実施の形態１に係る不揮発性半導体記憶装置によれば、メモリセルアレイのマトリクスの各行のワード線がそれぞれ複数のサブワード線ＷＬを有しており、行方向に互いに隣接するメモリセルトランジスタのゲート電極９は、異なるサブワード線ＷＬに接続されている。従って、行方向に互いに隣接するメモリセルトランジスタの各ゲート電極９に、異なる電圧を個別に印加することができる。
【００６０】
図３，４を参照して、例えばゲート電極９11を有するメモリセルトランジスタのＢｉｔＲの記憶内容を消去する場合を考える。この場合、サブワード線ＷＬ１ｂに対応する金属配線１５１ｂには−６Ｖの電圧が印加され、ビット線ＢＬ０１に対応する不純物拡散領域７０１には０Ｖの電圧が印加され、ビット線ＢＬ１２に対応する不純物拡散領域７１２には４Ｖの電圧が印加される。このとき、サブワード線ＷＬ１ａに対応する金属配線１５１ａに０Ｖの電圧を印加することによって、従来の不揮発性半導体記憶装置で問題となっていた消去時のディスターブ不良の発生を回避することができる。ゲート電極９12には０Ｖの電圧が印加されているため、シリコン基板１内で誘起されたホットホールは、ＯＮＯ膜５12内へ注入されることなく、シリコン基板１側へ流れるからである。
【００６１】
図５は、図１に対応させて、本実施の形態１の第１の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。プラグ１０とコンタクトされるゲート電極９の中央部分のゲート幅は、ビット線ＢＬ上に位置するゲート電極９の端部のゲート幅よりも広い。即ち、ゲート電極９は、プラグ１０とのコンタクト部分に幅広部が形成された、略＋形の上面形状を有している。ゲート電極９11〜９14及びゲート電極９21〜９24はそれぞれ、行方向に沿って、直線状に並んで形成されている。プラグ１０は、ゲート電極９の一辺あるいは他辺に近接してゲート電極９にコンタクトされている。図６は、図５に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、蛇行しながら行方向に延在している。本実施の形態１の第１の変形例に係る不揮発性半導体記憶装置によれば、ゲート電極９に位置合わせして層間絶縁膜１１，１２内にプラグ１０を形成する際に、マスクアライメントずれのマージンが増大するという効果が得られる。
【００６２】
図７は、図１に対応させて、本実施の形態１の第２の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９は、プラグ１０とのコンタクト部分に幅広部が形成された、略Ｔ字形の上面形状を有している。
ゲート電極９11〜９14及びゲート電極９21〜９24はそれぞれ、行方向に沿って、直線状に並んで形成されている。プラグ１０は、ゲート電極９の一辺あるいは他辺に近接してゲート電極９にコンタクトされている。図８は、図７に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、蛇行しながら行方向に延在している。本実施の形態１の第２の変形例に係る不揮発性半導体記憶装置によれば、ゲート電極９に位置合わせして層間絶縁膜１１，１２内にプラグ１０を形成する際に、マスクアライメントずれのマージンが増大するという効果が得られる。
【００６３】
図９は、図１に対応させて、本実施の形態１の第３の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９11，９13は、ゲート電極９12，９14に対して、０．５Ｆだけ列方向にずれている。また、ゲート電極９21，９23は、ゲート電極９22，９24に対して、０．５Ｆだけ列方向にずれている。プラグ１０は、ゲート電極９の中央部にコンタクトされている。図１０は、図９に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、蛇行しながら行方向に延在している。本実施の形態１の第３の変形例に係る不揮発性半導体記憶装置によれば、ゲート電極９に位置合わせして層間絶縁膜１１，１２内にプラグ１０を形成する際に、マスクアライメントずれのマージンが増大するという効果が得られる。
【００６４】
図１１は、図１に対応させて、本実施の形態１の第４の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９11，９13は、ゲート電極９12，９14に対して、０．５Ｆだけ列方向にずれている。また、ゲート電極９21，９23は、ゲート電極９22，９24に対して、０．５Ｆだけ列方向にずれている。図１２は、図１１に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、行方向に沿って直線状に延在している。本実施の形態１の第４の変形例に係る不揮発性半導体記憶装置によれば、蛇行するサブワード線ＷＬよりも直線状に延在するサブワード線ＷＬの方が配線長が短くなるため、サブワード線ＷＬにおける信号伝達の遅延時間を短縮できるという効果が得られる。また、金属膜をパターニングしてサブワード線ＷＬを形成するにあたり、仕上がり形状のばらつきを低減できるという効果も得られる。
【００６５】
図１３は、図１に対応させて、本実施の形態１の第５の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９11，９13は、ゲート電極９12，９14に対して、０．５Ｆだけ列方向にずれている。また、ゲート電極９21，９23は、ゲート電極９22，９24に対して、０．５Ｆだけ列方向にずれている。ゲート電極９は、プラグ１０とのコンタクト部分に幅広部が形成された、略＋形の上面形状を有している。プラグ１０は、ゲート電極９の一辺あるいは他辺に近接してゲート電極９にコンタクトされている。図１４は、図１３に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、行方向に沿って直線状に延在している。本実施の形態１の第５の変形例に係る不揮発性半導体記憶装置によれば、プラグ１０を形成する際にマスクアライメントずれのマージンが増大するという効果が得られるとともに、サブワード線ＷＬにおける信号伝達の遅延時間を短縮できるという効果も得られる。
【００６６】
図１５は、図１に対応させて、本実施の形態１の第６の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９11，９13は、ゲート電極９12，９14に対して、０．５Ｆだけ列方向にずれている。また、ゲート電極９21，９23は、ゲート電極９22，９24に対して、０．５Ｆだけ列方向にずれている。ゲート電極９は、プラグ１０とのコンタクト部分に幅広部が形成された、略Ｔ字形の上面形状を有している。プラグ１０は、ゲート電極９の一辺あるいは他辺に近接してゲート電極９にコンタクトされている。図１６は、図１５に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、行方向に沿って直線状に延在している。本実施の形態１の第６の変形例に係る不揮発性半導体記憶装置によれば、プラグ１０を形成する際にマスクアライメントずれのマージンが増大するという効果が得られるとともに、サブワード線ＷＬにおける信号伝達の遅延時間を短縮できるという効果も得られる。
【００６７】
図１７は、図１に対応させて、本実施の形態１の第７の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９11，９13は、ゲート電極９12，９14に対して、１Ｆだけ列方向にずれている。また、ゲート電極９21，９23は、ゲート電極９22，９24に対して、１Ｆだけ列方向にずれている。プラグ１０は、ゲート電極９の中央部にコンタクトされている。図１８は、図１７に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、行方向に沿って直線状に延在している。本実施の形態１の第７の変形例に係る不揮発性半導体記憶装置によれば、プラグ１０を形成する際にマスクアライメントずれのマージンが増大するという効果が得られるとともに、サブワード線ＷＬにおける信号伝達の遅延時間を短縮できるという効果も得られる。
【００６８】
図１９は、図１に対応させて、本実施の形態１の第８の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９11，９13は、ゲート電極９12，９14に対して、１Ｆだけ列方向にずれている。また、ゲート電極９21，９23は、ゲート電極９22，９24に対して、１Ｆだけ列方向にずれている。ゲート電極９は、プラグ１０とのコンタクト部分に幅広部が形成された、略＋形の上面形状を有している。プラグ１０は、ゲート電極９の中央部にコンタクトされている。図２０は、図１９に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、行方向に沿って直線状に延在している。本実施の形態１の第８の変形例に係る不揮発性半導体記憶装置によれば、プラグ１０を形成する際にマスクアライメントずれのマージンがさらに増大するという効果が得られるとともに、サブワード線ＷＬにおける信号伝達の遅延時間を短縮できるという効果も得られる。
【００６９】
図２１は、図１に対応させて、本実施の形態１の第９の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９11，９13は、ゲート電極９12，９14に対して、１Ｆだけ列方向にずれている。また、ゲート電極９21，９23は、ゲート電極９22，９24に対して、１Ｆだけ列方向にずれている。ゲート電極９は、プラグ１０とのコンタクト部分に幅広部が形成された、略Ｔ字形の上面形状を有している。プラグ１０は、ゲート電極９の中央部にコンタクトされている。図２２は、図２１に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、行方向に沿って直線状に延在している。本実施の形態１の第９の変形例に係る不揮発性半導体記憶装置によれば、プラグ１０を形成する際にマスクアライメントずれのマージンがさらに増大するという効果が得られるとともに、サブワード線ＷＬにおける信号伝達の遅延時間を短縮できるという効果も得られる。
【００７０】
図２３は、図１に対応させて、本実施の形態１の第１０の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。ゲート電極９11，９13は、ゲート電極９12，９14に対して、１Ｆだけ列方向にずれている。また、ゲート電極９21，９23は、ゲート電極９22，９24に対して、１Ｆだけ列方向にずれている。ゲート電極９は、プラグ１０とのコンタクト部分に幅広部が形成された、略Ｔ字形の上面形状を有している。プラグ１０は、ゲート電極９の中央部にコンタクトされている。図２４は、図２３に示した構造にワード線を追加して示す上面図である。サブワード線ＷＬは、行方向に沿って直線状に延在している。本実施の形態１の第１０の変形例に係る不揮発性半導体記憶装置によれば、プラグ１０を形成する際にマスクアライメントずれのマージンがさらに増大するという効果が得られるとともに、サブワード線ＷＬにおける信号伝達の遅延時間を短縮できるという効果も得られる。
【００７１】
実施の形態２．
図２５は、本発明の実施の形態２に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。本実施の形態２に係る不揮発性半導体記憶装置は、従来技術の説明で述べた不揮発性半導体記憶装置（図６１，６２参照）に加えて、金属配線ＭＬ（図２５では符号ＭＬ０１，ＭＬ１２，ＭＬ２３，ＭＬ３４，ＭＬ４５を付している）と、プラグ２０とをさらに備えたものである。金属配線ＭＬは、各ビット線ＢＬに対応して、列方向に延在して形成されている。また、金属配線ＭＬは、プラグ２０を介してビット線ＢＬに接続されている。
【００７２】
図２６は、図２５に示した線分Ａ４−Ａ４に沿った位置に関する断面構造を示す断面図である。図２５のワード線ＷＬ１，ＷＬ２に対応する導電膜９は、ドープトポリシリコン膜２５、タングステンシリサイド膜２６、タングステンナイトライド膜２７、及びタングステン膜２８が、ＯＮＯ膜５上にこの順に積層された構造を有している。ＯＮＯ膜５は、素子分離絶縁膜６上に形成されている。ドープトポリシリコン膜２５内には、リンやヒ素等の不純物が１×１０20／ｃｍ3以上の濃度で導入されている。タングステンナイトライド膜２７はバリアメタルとしての機能を有し、タングステン膜２８とタングステンシリサイド膜２６との間での原子の相互拡散を抑制する。タングステンシリサイド膜２６は、タングステン膜２８とドープトポリシリコン膜２５とのコンタクト抵抗を低減する役割を果たす。但し、タングステンシリサイド膜２６は省略することも可能である。
【００７３】
導電膜９のその他の構造として、ドープトポリシリコン膜、タングステンナイトライド膜、及びタングステン膜の積層構造や、ドープトポリシリコン膜、チタンナイトライド膜、及びタングステン膜の積層構造や、ドープトポリシリコン膜及びコバルトシリサイド膜の積層構造や、ドープトポリシリコン膜及びニッケルシリサイド膜の積層構造や、ドープトポリシリコン膜及びタングステンシリサイド膜の積層構造等を採用してもよい。
【００７４】
導電膜９の側面には、シリコン酸化膜２９及びシリコン窒化膜３０から成るサイドウォールが形成されている。シリコン酸化膜２９の比誘電率は３．９〜４．１程度であり、シリコン窒化膜３０の比誘電率は７〜９程度である。シリコン窒化膜３０の下にシリコン酸化膜２９を形成することにより、不純物拡散領域７と導電膜９とによって生じる寄生容量を低減でき、これにより、導電膜９における信号伝達の遅延時間を短縮することができる。
【００７５】
シリコン基板１上には、メモリセルトランジスタを覆って層間絶縁膜３１が形成されている。層間絶縁膜３１上には、図２５の金属配線ＭＬに対応する金属配線３２が形成されている。金属配線３２の材質は、Ｃｕ，Ａｌ，Ａｇ，Ａｕ，Ｍｏ，Ｗ等であり、金属配線３２は不純物拡散領域７よりも導電率が高い。即ち、金属配線３２の抵抗値は不純物拡散領域７の抵抗値よりも小さい。金属配線３２は、層間絶縁膜３１及び素子分離絶縁膜６内に形成されたプラグ２０を介して、不純物拡散領域７に接続されている。プラグ２０は、ドープトポリシリコン膜２１、コバルトシリサイド膜２２、チタンナイトライド膜２３、及びタングステン膜２４がこの順に積層された構造を有している。層間絶縁膜３１上には、金属配線３２を覆って層間絶縁膜３３が形成されている。配線容量を低減するために、層間絶縁膜３３には低誘電率の材質を採用することが望ましい。
【００７６】
次に、プラグ２０の形成方法について説明する。層間絶縁膜３１を形成した後、所定の開口パターンを有するフォトレジストを、層間絶縁膜３１上に形成する。次に、フォトレジスト及び導電膜９のサイドウォールをエッチングマスクに用いた異方性エッチング法によって、不純物拡散領域７が露出するまで、層間絶縁膜３１及び素子分離絶縁膜６を部分的にエッチングして、コンタクトホールを形成する。層間絶縁膜３１の材質としては、導電膜９のサイドウォールの材質に対してエッチングの選択比が十分大きい材質であれば、どのようなものを採用してもよい。但し、配線容量を低減するために、比誘電率が小さい材質を採用するのが望ましい。例えば、silicon oxyfluoride，hydrogen silsesquioxane（ＨＳＱ），fluorinated polysilicon，poly-phenylquinoxaline polymer，fluoro-polymide，amorphous fluoro carbon（ａ−Ｃ：Ｆ），methylpoly-siloxane（ＭＰＳ），poly arylene ether（ＰＡＥ），ＳｉＯＣや、空気，ヘリウム，アルゴン，窒素等の低誘電率の絶縁性気体を採用することが考えられる。絶縁性気体を用いる場合は、柱状の絶縁物によって金属配線３２を機械的に支持する。
【００７７】
上記エッチング工程において、エッチング条件を調整することにより、層間絶縁膜３１上に形成したフォトレジストが、不純物拡散領域７が露出した時点で完全に除去されるようにすると、フォトレジストのアッシング工程を省略することができ、製造コストを抑えることができる。
【００７８】
上記コンタクトホールを形成した後、コンタクトホール内を充填するように、ドープトポリシリコン膜２１、コバルトシリサイド膜２２、チタンナイトライド膜２３、及びタングステン膜２４をこの順に堆積する。コバルトシリサイド膜２２を形成するのは、コンタクト抵抗を低減するためである。但し、コバルトシリサイド膜２２の代わりに、タングステンシリサイド膜、ニッケルシリサイド膜、あるいはチタンシリサイド膜を形成してもよい。次に、タングステン膜２４の上面が層間絶縁膜３１の上面に揃うよう、ＣＭＰ（Chemical Mechanical Polishing）法によってタングステン膜２４の上面を平坦化する。
【００７９】
このように本実施の形態２に係る不揮発性半導体記憶装置によれば、半導体基板１内に形成された、ビット線ＢＬとして機能する比較的高抵抗の不純物拡散領域７は、プラグ２０を介して低抵抗の金属配線３２に接続されている。従って、従来の不揮発性半導体記憶装置と比較してビット線ＢＬの抵抗値を下げることができるため、ビット線ＢＬにおける信号伝達の遅延時間を短縮でき、全体としてメモリセルトランジスタの動作を高速化することができる。
【００８０】
図２７は、本実施の形態２の第１の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。本実施の形態２の第１の変形例に係る不揮発性半導体記憶装置は、従来技術の説明で述べた不揮発性半導体記憶装置（図６１，６２参照）に加えて、金属配線ＭＬ（図２７では符号ＭＬ１，ＭＬ２を付している）と、プラグ３５とをさらに備えたものである。金属配線ＭＬは、各ワード線ＷＬに対応して、行方向に延在して形成されている。また、金属配線ＭＬは、プラグ３５を介してワード線ＷＬに接続されている。プラグ３５は、平面視上ビット線ＢＬに重なる箇所に形成されている。
【００８１】
図２８は、図２７に示した線分Ａ５−Ａ５に沿った位置に関する断面構造を示す断面図である。シリコン基板１上には、メモリセルトランジスタを覆って層間絶縁膜３６が形成されている。層間絶縁膜３６上には、図２７の金属配線ＭＬに対応する金属配線３９が形成されている。金属配線３９の材質は、Ｃｕ，Ａｌ，Ａｇ，Ａｕ，Ｍｏ，Ｗ等であり、金属配線３９は、図２７のワード線ＷＬに対応する導電膜９よりも導電率が高い。即ち、金属配線３９の抵抗値は導電膜９の抵抗値よりも小さい。金属配線３９は、層間絶縁膜３６及びシリコン窒化膜３０内に形成されたプラグ３５を介して、導電膜９に接続されている。プラグ３５は、チタンナイトライド等から成るバリアメタル３７と、タングステン膜３８とによって構成されている。但し、層間絶縁膜３６中ではタングステンの拡散係数が小さいため、バリアメタル３７は省略してもよい。
【００８２】
層間絶縁膜３６上には、金属配線３９を覆って層間絶縁膜４０が形成されている。配線容量を低減するために、層間絶縁膜３６，４０には低誘電率の材質を採用することが望ましい。例えば、silicon oxyfluoride，hydrogen silsesquioxane（ＨＳＱ），fluorinated polysilicon，poly-phenylquinoxaline polymer，fluoro-polymide，amorphous fluoro carbon（ａ−Ｃ：Ｆ），methylpoly-siloxane（ＭＰＳ），poly arylene ether（ＰＡＥ），ＳｉＯＣや、空気，ヘリウム，アルゴン，窒素等の低誘電率の絶縁性気体を採用することが考えられる。層間絶縁膜３６に絶縁性気体を用いる場合は、柱状の絶縁物によって金属配線３９を機械的に支持する。
【００８３】
次に、プラグ３５の形成方法について説明する。層間絶縁膜３６を形成した後、所定の開口パターンを有するフォトレジストを、層間絶縁膜３６上に形成する。次に、フォトレジストをエッチングマスクに用いた異方性エッチング法によって、シリコン窒化膜３０が露出するまで、層間絶縁膜３６を部分的にエッチングする。次に、露出した部分のシリコン窒化膜３０を除去することにより、導電膜９を露出する。これにより、層間絶縁膜３６及びシリコン窒化膜３０内にコンタクトホールが形成される。次に、コンタクトホールの側面と底面上にバリアメタル３７を形成した後、コンタクトホール内をタングステン膜３８によって充填する。
【００８４】
このように本実施の形態２の第１の変形例に係る不揮発性半導体記憶装置によれば、ワード線ＷＬとして機能する導電膜９は、プラグ３５を介して低抵抗の金属配線３９に接続されている。従って、従来の不揮発性半導体記憶装置と比較してワード線ＷＬの抵抗値を下げることができるため、ワード線ＷＬにおける信号伝達の遅延時間を短縮でき、全体としてメモリセルトランジスタの動作を高速化することができる。
【００８５】
図２９は、本実施の形態２の第２の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。また、図３０は、図２９に示した線分Ａ６−Ａ６に沿った位置に関する断面構造を示す断面図である。本実施の形態２の第２の変形例に係る不揮発性半導体記憶装置は、図２７，２８に示した不揮発性半導体記憶装置において、プラグ３５を、平面視上ビット線ＢＬに重なる箇所ではなく、平面視上チャネル領域ＣＨに重なる箇所に形成したものである。このような構造によっても、図２７，２８に示した不揮発性半導体記憶装置と同様の効果を得ることができる。
【００８６】
図３１は、本実施の形態２の第３の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。本実施の形態２の第３の変形例に係る不揮発性半導体記憶装置は、図２５に示した金属配線ＭＬ０１，ＭＬ１２，ＭＬ２３，ＭＬ３４，ＭＬ４５及びプラグ２０と、図２９に示した金属配線ＭＬ１，ＭＬ２及びプラグ３５とを、ともに形成したものである。本実施の形態２の第３の変形例に係る不揮発性半導体記憶装置によれば、ビット線ＢＬにおける信号伝達の遅延時間及びワード線ＷＬにおける信号伝達の遅延時間を、ともに短縮することができる。
【００８７】
図３２は、本実施の形態２の第４の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。本実施の形態２の第４の変形例に係る不揮発性半導体記憶装置は、図１，２に示した上記実施の形態１に係る不揮発性半導体記憶装置に対して、本実施の形態２に係る発明を適用したものである。図３３は、図３２に示した構造にワード線を追加して示す上面図である。本実施の形態２の第４の変形例に係る不揮発性半導体記憶装置によれば、上記実施の形態１に係る発明による効果、及び本実施の形態２に係る発明による効果を、ともに得ることができる。
【００８８】
実施の形態３．
図３４は、本発明の実施の形態３に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。シリコン酸化膜から成るゲート絶縁膜５０内に、ポリシリコン膜５１が形成されている。素子分離絶縁膜６の下には、メモリセルトランジスタのソース・ドレイン領域として機能する不純物拡散領域７が形成されている。ポリシリコン膜５１は、不純物拡散領域７に近接するゲート絶縁膜５０の端部内にのみ形成されている。ポリシリコン膜５１は、メモリセルトランジスタのフローティングゲートとして機能し、内部に電子を蓄積することができる。
【００８９】
書き込みは、ホットエレクトロンを、ポリシリコン膜５１内に注入することによって行われる。消去は、バンド間トンネル電流によって誘起されたホットホールを、ポリシリコン膜５１内に注入することによって行われる。読み出しは、ドレイン電流又はドレイン電圧をモニタすることにより、ポリシリコン膜５１内の電子の有無に起因するしきい値電圧の高低を検出することによって行われる。
【００９０】
このように本実施の形態３に係る不揮発性半導体記憶装置によれば、内部に電子を蓄積し得るポリシリコン膜５１が、ゲート絶縁膜５０の端部内にのみ形成されている。また、ゲート絶縁膜５０は、ＯＮＯ膜５のシリコン窒化膜よりもトラップ密度が低いシリコン酸化膜によって形成されている。従って、メモリセルトランジスタが繰り返し動作されたとしても、電子のホッピングに起因するＷＩＮＤＯＷの縮小化は生じにくいため、メモリセルトランジスタの記憶内容を正確に読み出すことができる。
【００９１】
図３５は、本実施の形態３の第１の変形例に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。本実施の形態３の第１の変形例に係る不揮発性半導体記憶装置は、図３，４に示した上記実施の形態１に係る不揮発性半導体記憶装置に対して、本実施の形態３に係る発明を適用したものである。本実施の形態３の第１の変形例に係る不揮発性半導体記憶装置によれば、上記実施の形態１に係る発明による効果、及び本実施の形態３に係る発明による効果を、ともに得ることができる。
【００９２】
図３６は、本実施の形態３の第２の変形例に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。本実施の形態３の第２の変形例に係る不揮発性半導体記憶装置は、図３４のポリシリコン膜５１の代わりに、ゲート絶縁膜５２の端部内にドット状の複数のシリコン５３を形成したものである。シリコン５３は、フローティングゲートとして機能して電荷を蓄積する。ゲート絶縁膜５２はシリコン酸化膜によって形成されている。なお、図３６では、ゲート絶縁膜５２の端部内に４個のシリコン５３が形成されている場合の例を示したが、形成されるシリコン５３の個数はこれに限定されるものではない。また、シリコン５３の代わりに、窒化シリコンあるいは酸窒化シリコン（ＳｉＯＮ）を形成してもよい。
【００９３】
図３７は、本実施の形態３の第３の変形例に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。本実施の形態３の第３の変形例に係る不揮発性半導体記憶装置は、図３６に示した不揮発性半導体記憶装置において、シリコン酸化膜から成るゲート絶縁膜５４の端部内に、シリコン５３を２層に形成したものである。
【００９４】
図３８は、本実施の形態３の第４の変形例に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。本実施の形態３の第４の変形例に係る不揮発性半導体記憶装置は、図３４のポリシリコン膜５１の代わりに、シリコン酸化膜から成るゲート絶縁膜５５の端部内に、シリコン窒化膜５６を形成したものである。但し、シリコン窒化膜５６の代わりに、シリコン酸窒化膜を形成してもよい。ポリシリコン５１やシリコン５３とは異なり、シリコン窒化膜５６（あるいはシリコン酸窒化膜）は、トラップに電荷を蓄積する。
【００９５】
本実施の形態３の第２〜第４の変形例に係る不揮発性半導体記憶装置によっても、ＷＩＮＤＯＷの縮小化を抑制できるという上記と同様の効果を得ることができる。
【００９６】
図３９，４０は、図３６に示したゲート絶縁膜５２の形成方法を工程順に示す断面図である。図３９を参照して、まず、シリコン基板１内に、素子分離絶縁膜６、不純物拡散領域７、及びチャネル領域８を形成する。次に、シリコン酸化膜５７、アモルファスシリコン膜５８、及びシリコン酸化膜５９を、この順に全面に形成する。次に、シリコン窒化膜をシリコン酸化膜５９上に全面に形成した後、そのシリコン窒化膜をパターニングすることにより、シリコン窒化膜６０を形成する。
【００９７】
図４０を参照して、次に、酸化雰囲気内でアモルファスシリコン膜５８を酸化する。酸化剤は、シリコン酸化膜５９中を拡散してアモルファスシリコン膜５８に到達し、アモルファスシリコン膜５８を酸化する。このとき、シリコン窒化膜６０の下方に位置する部分のアモルファスシリコン膜５８には酸化剤が到達しないため、その部分のアモルファスシリコン膜５８は酸化されずに、シリコン５３として残る。その後、シリコン窒化膜６０を除去する。
【００９８】
図４１，４２は、図３７に示したゲート絶縁膜５４の形成方法を工程順に示す断面図である。図４１を参照して、まず、シリコン基板１内に、素子分離絶縁膜６、不純物拡散領域７、及びチャネル領域８を形成する。次に、シリコン酸化膜５７、アモルファスシリコン膜５８、及びシリコン酸化膜５９を、この順に全面に形成する。次に、ドット状のシリコン６１をシリコン酸化膜５９上に全面に堆積した後、不要部分のシリコン６１をパターニングによって除去する。
【００９９】
図４２を参照して、次に、酸化雰囲気内で、アモルファスシリコン膜５８を酸化する。上記の通り、酸化剤は、シリコン酸化膜５９中を拡散してアモルファスシリコン膜５８に到達し、アモルファスシリコン膜５８を酸化する。このとき、シリコン６１の下方に位置する部分のアモルファスシリコン膜５８には酸化剤が到達しないため、その部分のアモルファスシリコン膜５８は酸化されずに、シリコン５３として残る。また、シリコン６１は、表面が酸化されてシリコン５３となる。その後、シリコン酸化膜を全面に堆積することにより、シリコン酸化膜６２が形成される。
【０１００】
実施の形態４．
図４３は、本発明の実施の形態４に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。メモリセルアレイ部７０には、複数のメモリセルがマトリクス状に配置されている。図４３に示したメモリセルＭＣm・even及びメモリセルＭＣm・oddは、マトリクスの同一行に属し、かつ、行方向に互いに隣接するメモリセルである。メモリセルＭＣm・evenにはサブワード線ＷＬm(even)が接続されており、メモリセルＭＣm・oddにはサブワード線ＷＬm(odd)が接続されている。また、メモリセルＭＣm・evenにはビット線ＢＬn-1，ＢＬnが接続されており、メモリセルＭＣm・oddにはビット線ＢＬn，ＢＬn+1が接続されている。サブワード線ＷＬm(even)，ＷＬm(odd)は行ドライバ７２に接続されており、ビット線ＢＬn-1，ＢＬn，ＢＬn+1はビット検知回路７３に接続されている。ビット検知回路７３は、周知のセンスアンプ等によって構成されている。また、行ドライバ７２には行デコーダ７１が接続されている。
【０１０１】
行デコーダ７１には、パリティチェック回路８１が接続されている。パリティチェック回路８１は、列アドレスのパリティ（偶奇性）を検出して、その検出結果であるパリティ検出信号ＰＳを行デコーダ７１（あるいは行ドライバ７２）に与えるものである。本実施の形態４に係る不揮発性半導体記憶装置においては、同一の行アドレスが与えられる２本のサブワード線ＷＬm(even)，ＷＬm(odd)がメモリセルアレイ部７０に設けられていること、及び、パリティ検出信号ＰＳに基づいて、サブワード線ＷＬm(even)及びサブワード線ＷＬm(odd)のいずれか一方が選択されることが特徴である。
【０１０２】
行アドレスバッファ７８及び列アドレスバッファ７９は、外部からアドレス端子に入力された２進のＮビットの外部アドレス信号ＡiをＮ組の内部アドレス信号ａi，ａiバーに変換し、その内部アドレス信号ａi，ａiバーをそれぞれ行デコーダ７１及び列デコーダ７４に入力する。記憶容量が大きくなるとアドレス端子数が増大するため、パッケージが大型化するという問題が生じる。これを解決する目的で提案されているのが、アドレス信号多重化方式である。これは、１個のアドレス端子を行系と列系とで兼用し、２個の外部同期クロックＲＡＳバー及びＣＡＳバーを時系列的に与えることにより、時分割で使い分ける方式である。ＮＲＯＭのチップは、メインメモリ用等として一つのメモリシステム内で多数使用されることが多い。従って、パッケージの小型化はそのままシステム全体の小型化につながる。従って、特に携帯機器等に搭載されるメモリでは、アドレス信号多重化方式が採用されている。
【０１０３】
以下、アドレス信号多重化方式による動作について説明する。外部アドレス信号Ａiは、まずＲＡＳバーに同期して行アドレスバッファ７８内に取り込まれ、内部アドレス信号（行アドレス信号）ａi，ａiバーに変換されて、行デコーダ７１に送られる。行デコーダ７１は、行アドレス信号ａi，ａiバーに基づいて、メモリセルアレイ部７０の複数の行の中から１つの行（ここでは行ＷＬmとする）を選択する。
【０１０４】
行アドレスバッファ７８において外部アドレス信号Ａiのラッチが完了すると、ラッチ完了信号ＬＣＨが行アドレスバッファ７８から列アドレスバッファ７９に入力され、列アドレスバッファ７９に外部アドレス信号Ａiが取り込まれる。取り込まれた外部アドレス信号Ａiは内部アドレス信号（列アドレス信号）ａi，ａiバーに変換された後、列デコーダ７４、ＡＴＤ（Address Transition Detector）回路８２、及びパリティチェック回路８１に送られる。列デコーダ７４は、列アドレス信号ａi，ａiバーに基づいて、メモリセルアレイ部７０の複数の列の中から１つの列を選択する。
【０１０５】
パリティチェック回路８１は、例えば、列アドレス信号ａi，ａiバーのＬＳＢ（Least Significant Bit）に基づいてそのパリティを検出し、その検出結果であるパリティ検出信号ＰＳを行デコーダ７１に入力する。行デコーダ７１は、すでに選択されている行ＷＬmに含まれる２本のサブワード線ＷＬm(even)，ＷＬm(odd)の中から、パリティ検出信号ＰＳに基づいて１つのサブワード線（厳密には、そのサブワード線に対応する論理ゲート）を選択する。具体的には、パリティ検出信号ＰＳの内容が「偶数」である場合はＷＬm(even)が選択され、「奇数」である場合はＷＬm(odd)が選択される。例えばサブワード線ＷＬm(even)に対応する論理ゲートが選択された場合は、それに接続された行ドライバ７２が活性化され、対応するサブワード線ＷＬm(even)に所定の電圧が印加される。
【０１０６】
また、ラッチ完了信号ＬＣＨが入力された以降であれば、列アドレスバッファ７９はＣＡＳバーに規制されずに列アドレス信号をいつでも受け付けることができる。ＲＡＳバーが入力されてから一定時間が経過した時点でのアドレス信号が有効な列アドレス信号とみなされて、ＣＡＳバーに規制されずに列デコーダ７４が選択され、信号は出力バッファ７６に送られる。この最終段ではじめてＣＡＳバーに同期をとられて、ＤｏｕｔR，ＤｏｕｔLが出力される。ここで、ＤｏｕｔR，ＤｏｕｔLはそれぞれ、各アドレスのメモリセルのｂｉｔＲ，ｂｉｔＬの情報を意味している。
【０１０７】
従って、列系回路の初段でＣＡＳバーと同期をとるために要する時間を無くすことができるため、その分だけ列アドレス信号が印加されてからデータが出力されるまでのアクセス時間を短くすることができる。ＣＡＳバーの機能は列ラッチ信号を印加して列アドレス信号をラッチするだけであり、また、ＣＡＳバーの制御は最終段で行われるので、アクセス時間には直接影響は与えない。但し、列アドレス信号が遷移したことを検出するためのＡＴＤ回路８２が必要になり、このＡＴＤ回路８２からの出力パルスＥＱバーが列系回路を制御する。列アドレス信号が変わるたびにＥＱバーが発生する。このパルスに基づいて発生された各種のパルスで列系回路が制御される。ＡＮＤ回路８３は、パルスＥＱバーとバッファ７７から出力されるセル増幅完了信号ＹＥとを入力し、その出力信号ＣＹによって列ドライバ７５の動作を開始させる。
【０１０８】
このように本実施の形態４に係る不揮発性半導体記憶装置によれば、パリティチェック回路８１によって列アドレス信号のパリティが検出され、その検出結果であるパリティ検出信号ＰＳに基づいて、サブワード線ＷＬm(even)及びサブワード線ＷＬm(odd)のいずれか一方が選択される。これにより、上記実施の形態１に係る不揮発性半導体記憶装置におけるサブワード線の選択動作を実現することが可能となる。
【０１０９】
実施の形態５．
図４４は、本発明の実施の形態５に係る不揮発性半導体記憶装置の構造を示す断面図である。メモリセルアレイ部において、図６２に示した従来の不揮発性半導体記憶装置におけるＬＯＣＯＳ型の素子分離絶縁膜１０６の代わりに、ＳＴＩ（Shallow Trench Isolation）６ｓ１が形成されている。ＳＴＩ６ｓ１との界面部分におけるシリコン基板１内には、ビット線ＢＬとして機能するｎ+型の不純物拡散領域７が形成されている。また、メモリセルアレイ部と周辺回路部との境界部分には、ＳＴＩ６ｓ１よりも深いＳＴＩ６ｓ２が形成されている。なお、図４４には示されていないが、周辺回路部の素子分離絶縁膜もＳＴＩであり、その深さはＳＴＩ６ｓ１あるいはＳＴＩ６ｓ２の深さと同一である。
【０１１０】
また、メモリセルアレイ部におけるシリコン基板１内には、いずれもｐ型のパンチスルーストッパ層９０ａ及びチャネルストッパ層９１ａが形成されている。
パンチスルーストッパ層９０ａは、ＭＯＳトランジスタのソース−ドレイン間のパンチスルーを防止するために形成されている。チャネルストッパ層９１ａは、素子間リークを防止するために、寄生ＭＯＳトランジスタのしきい値電圧を上げることを目的として形成されている。
【０１１１】
また、周辺回路部におけるシリコン基板１内には、パンチスルーストッパ層９０ｂ及びチャネルストッパ層９１ｂが形成されている。これらの層の導電型は、Ｐ型ＭＯＳトランジスタが形成されている領域内ではｎ型であり、Ｎ型ＭＯＳトランジスタが形成されている領域内ではｐ型である。
【０１１２】
図４４では、パンチスルーストッパ層９０ａの形成深さとパンチスルーストッパ層９０ｂの形成深さとが同一であり、チャネルストッパ層９１ａの形成深さとチャネルストッパ層９１ｂの形成深さとが同一である場合の例を示しているが、各層の形成深さは必ずしも同一である必要はない。例えば、メモリセルアレイ部におけるパンチスルーストッパ層９０ａ及びチャネルストッパ層９１ａを、周辺回路部におけるパンチスルーストッパ層９０ｂ及びチャネルストッパ層９１ｂよりも浅く形成してもよい。
【０１１３】
周辺回路部との境界部分におけるメモリセルアレイ部の端部には、ダミーセルが形成されている。パターンの疎密格差が大きい領域では、転写工程や加工工程時に、その疎密格差に起因して仕上がり形状のばらつきが大きくなる。周辺回路部とメモリセルアレイ部との境界部分は、パターンの疎密格差が大きい領域である。従って、周辺回路部との境界部分にダミーセルを形成することにより、通常のメモリセルの仕上がり形状が上記疎密格差の影響を受けることを回避することができる。ここで、ダミーセルのチャネル長Ｌｄを通常のメモリセルのチャネル長Ｌｍよりも短くすることにより、ダミーセルの占有面積を縮小して集積度を高めることができる。
【０１１４】
このように本実施の形態５に係る不揮発性半導体記憶装置によれば、メモリセルアレイ部において、従来の不揮発性半導体記憶装置におけるＬＯＣＯＳ型の素子分離絶縁膜１０６の代わりに、ＳＴＩ６ｓ１が形成されている。一般的にＳＴＩはＬＯＣＯＳよりもバーズビークが小さい。そのため、素子分離絶縁膜にＳＴＩ６ｓ１を採用することにより、バーズビークの占有面積が縮小する分だけ、集積度を高めることができる。
【０１１５】
また、メモリセルアレイ部と周辺回路部との境界部分には、ＳＴＩ６ｓ１よりも深いＳＴＩ６ｓ２が形成されている。これにより、メモリセルと周辺回路との干渉を抑制することができる。以下、この効果について具体的に説明する。周辺回路部においてｐ型のシリコン基板１内へ小数キャリアである電子が注入されると、シリコン基板内における電子の拡散長は１００μｍ以上であるため、その電子はメモリセルアレイ部にまで拡散する。この電子はメモリセルのポテンシャル井戸に捕獲され、不純物拡散領域７の周辺の高電界によって加速されてホットキャリアとなってＯＮＯ膜５内に注入される。１回あたりわずかの電子がＯＮＯ膜５内に注入されたとしても、それが多数回積み重なると、メモリセルの記憶内容が破壊されるに至る。逆に、メモリセルの書き込み動作や消去動作によって発生したホットキャリアが周辺回路部にまで拡散し、周辺回路の誤動作を引き起こすこともある。しかしながら、メモリセルアレイ部と周辺回路部との境界部分に深いＳＴＩ６ｓ２を形成することにより、キャリアの相互拡散を抑制でき、メモリセルと周辺回路との干渉を抑制することができる。
【０１１６】
図４５は、本実施の形態５の第１の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。本実施の形態５の第１の変形例に係る不揮発性半導体記憶装置は、図４４のＳＴＩ６ｓ１の代わりに、上面の端部に窪みが形成されたＳＴＩ６ｓ３を形成したものである。本実施の形態５の第１の変形例に係る不揮発性半導体記憶装置によれば、ドープトポリシリコン膜２５の一部が上記窪み内を充填するように形成されるため、ＳＴＩ６ｓ３の上端部に接する部分の不純物拡散領域７には、ＳＴＩ６ｓ３の側壁側とシリコン基板１の上面側との２方向から電圧が印加される。従って、その部分の電界強度が高くなり、書き込み時や消去時において、高エネルギーのホットキャリアが生成される。その結果、ホットキャリアを効率良くＯＮＯ膜５内に注入することができるため、書き込み時間や消去時間を短縮することができる。
【０１１７】
図４６〜５３は、ＳＴＩ６ｓ３の形成方法を工程順に示す断面図である。図４６を参照して、まず、シリコン基板１上にシリコン酸化膜１５０、ポリシリコン膜１５１、及びシリコン窒化膜１５２をこの順に全面に形成する。但し、ポリシリコン膜１５１の形成は省略してもよい。図４７を参照して、次に、シリコン窒化膜１５２上にフォトレジスト１５３を形成した後、フォトレジスト１５３をエッチングマスクに用いて、異方性エッチング法によって、ポリシリコン膜１５１の上面が露出するまでシリコン窒化膜１５２を除去する。図４８を参照して、次に、フォトレジスト１５３を除去した後、シリコン窒化膜１５２をエッチングマスクに用いて、異方性エッチング法によって、ポリシリコン膜１５１、シリコン酸化膜１５０、及びシリコン基板１を除去する。これにより、シリコン基板１の上面内に、２００〜４００ｎｍ程度の深さのトレンチ１５４が形成される。
【０１１８】
図４９を参照して、次に、窒化雰囲気内での熱処理によってトレンチ１５４の内壁を窒化した後、熱酸化法によって、トレンチ１５４の内壁にシリコン酸化膜１５５を形成する。このとき、ポリシリコン膜１５１やシリコン基板１の上面も酸化されて、バーズビーク１５６が形成される。図５０を参照して、次に、トレンチ１５４内を充填するように、全面にシリコン酸化膜１５７を形成する。図５１を参照して、次に、ＣＭＰ法によってシリコン酸化膜１５７の上面を平坦化する。このＣＭＰは、シリコン窒化膜１５２の底部を残して停止する。
【０１１９】
図５２を参照して、次に、残りのシリコン窒化膜１５２及びポリシリコン膜１５１を、エッチングによって除去する。図５３を参照して、次に、シリコン酸化膜１５０をエッチングによって除去する。このとき、オーバーエッチ量を多くすることにより、バーズビーク１５６内に、シリコン基板１の上面よりも深い窪み１５８が形成される。なお、窪み１５８は、ポリシリコン膜１５１が無い方が形成されやすい。ポリシリコン膜１５１が無い方がバーズビーク１５６の厚みが薄くなるからである。
【０１２０】
図５４は、本実施の形態５の第２の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。本実施の形態５の第２の変形例に係る不揮発性半導体記憶装置は、図４４に示した構造において、ダミーセルの形成を省略したものである。ＳＴＩ６ｓ４は、図４４のＳＴＩ６ｓ２とＳＴＩ６ｓ１とが、互いに接触して形成されたものである。本実施の形態５の第２の変形例に係る不揮発性半導体記憶装置によれば、ダミーセルの形成を省略したことにより、ダミーセルの占有面積の分だけ、メモリセルアレイ部の面積を削減することができる。
【０１２１】
図５５は、本実施の形態５の第３の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。本実施の形態５の第３の変形例に係る不揮発性半導体記憶装置は、図５４に示したＳＴＩ６ｓ１の代わりに、ＳＴＩ６ｓ５を形成したものである。ＳＴＩ６ｓ５は、略Ｔ字形の断面形状を有しており、中央部が端部よりも深い構造を成している。不純物拡散領域７は、ＳＴＩ６ｓ５の中央部によって、不純物拡散領域７ａと不純物拡散領域７ｂとに分離されている。本実施の形態５の第３の変形例に係る不揮発性半導体記憶装置によれば、不純物拡散領域７ａへの電圧の印加と、不純物拡散領域７ｂへの電圧の印加とを独立に制御できるため、消去時のディスターブ不良を完全に防止することができる。
【０１２２】
図５６は、本実施の形態５の第３の変形例に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。サブビット線ＢＬn-1(a)，ＢＬn(a)，ＢＬn+1(a)は図５５の不純物拡散領域７ａに対応し、サブビット線ＢＬn-1(b)，ＢＬn(b)，ＢＬn+1(b)は図５５の不純物拡散領域７ｂに対応する。また、列アドレスバッファ７９には、ビット線を選択するための列アドレスと、サブビット線を選択するための列サブアドレスとが格納される。ＡＴＤ回路８２は、列アドレスの遷移及び列サブアドレスの遷移を検出する。列デコーダ７４は、列アドレスに基づいてビット線を選択するとともに、列サブアドレスに基づいてサブビット線を選択する機能を有する。列ドライバ７５は、列デコーダ７４によって選択された列アドレス及び列サブアドレスに対応するサブビット線に、所定の電圧を印加する。
【０１２３】
図５７は、本実施の形態５の第４の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。本実施の形態５の第４の変形例に係る不揮発性半導体記憶装置は、図５４に示したシリコン基板１の代わりに、ＳＯＩ基板１ｄを採用したものである。ＳＯＩ基板１ｄは、シリコン基板（支持基板）１ａ、埋め込み酸化膜１ｂ、及びシリコン層１ｃが、この順に積層された構造を有する。ＳＴＩ６ｓ１，６ｓ４やチャネル領域８は、ＳＯＩ基板１ｄのシリコン層１ｃ内に形成されている。ＳＴＩ６ｓ４の底面は、ＳＯＩ基板１ｄの埋め込み酸化膜１ｂに到達している。本実施の形態５の第４の変形例に係る不揮発性半導体記憶装置によれば、ＳＯＩ基板１ｄを採用することにより、特に周辺回路部において、中性子線等の宇宙線に起因するソフトエラーの発生を抑制することができる。しかも、ＳＴＩ６ｓ４の底面が埋め込み酸化膜１ｂに到達しているため、周辺回路部とメモリセルアレイ部との干渉を完全に防止することができる。
【０１２４】
図５８は、本実施の形態５の第５の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。本実施の形態５の第５の変形例に係る不揮発性半導体記憶装置は、図５７に示したＳＴＩ６ｓ４の代わりに、ＳＴＩ６ｓ６を形成したものである。ＳＴＩ６ｓ６の底面は、ＳＯＩ基板１ｄの埋め込み酸化膜１ｂに到達しておらず、ＳＴＩ６ｓ６の底面と埋め込み酸化膜１ｂの上面との間には、シリコン層１ｃが存在している。不純物拡散層９２ａは、図４４のパンチスルーストッパ層９０ａ及びチャネルストッパ層９１ａに相当し、不純物拡散層９２ｂは、図４４のパンチスルーストッパ層９０ｂ及びチャネルストッパ層９１ｂに相当する。本実施の形態５の第５の変形例に係る不揮発性半導体記憶装置によれば、メモリセルアレイ部におけるシリコン層１ｃと、周辺回路部におけるシリコン層１ｃとが、ＳＴＩ６ｓ６の下の不純物拡散層９２ａ，９２ｂを介して、互いに電気的に接続されている。従って、ＭＯＳＦＥＴのボディ領域の電位を固定する際に、単一のボディ電圧発生回路を用いて、メモリセルアレイ部及び周辺回路部のボディ電位を固定することができる。即ち、メモリセルアレイ部と周辺回路部とでボディ電圧発生回路を共有できるため、ボディ電圧発生回路の占有面積を削減することができる。
【０１２５】
図５９は、本実施の形態５の第６の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。本実施の形態５の第６の変形例に係る不揮発性半導体記憶装置は、図５５に示したシリコン基板１の代わりに、ＳＯＩ基板１ｄを採用したものである。不純物拡散層９３ａは、図４４のパンチスルーストッパ層９０ａ及びチャネルストッパ層９１ａに相当し、不純物拡散層９３ｂは、図４４のパンチスルーストッパ層９０ｂ及びチャネルストッパ層９１ｂに相当する。本実施の形態５の第６の変形例に係る不揮発性半導体記憶装置によれば、図５５に示した不揮発性半導体記憶装置による効果に加えて、ソフトエラー耐性を向上できる等の効果が得られる。
【０１２６】
図６０は、本実施の形態５の第７の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。本実施の形態５の第７の変形例に係る不揮発性半導体記憶装置は、図５９に示した埋め込み酸化膜１ｂに到達する底面を有するＳＴＩ６ｓ５の代わりに、埋め込み酸化膜１ｂに到達しない底面を有するＳＴＩ６ｓ５を形成したものである。シリコン層１ｃ内には、パンチスルーストッパ層９４ａ，９４ｂ及びチャネルストッパ層９５ａ，９５ｂが形成されている。本実施の形態５の第７の変形例に係る不揮発性半導体記憶装置によれば、図５５に示した不揮発性半導体記憶装置による効果に加えて、ボディ電圧発生回路の占有面積を削減できるという効果が得られる。
【０１２７】
なお、上記各実施の形態１〜５に係る構造、及び各実施の形態の変形例に係る構造を任意に組み合わせて適用可能であることは言うまでもない。また、これらの構造をＳＯＩ基板上に形成して場合であっても、同様の効果を奏する。
【０１２８】
【発明の効果】
この発明のうち請求項１に係るものによれば、マトリクスの行方向に互いに隣接するメモリセルトランジスタの各ゲート電極に、異なる電圧を個別に印加することができる。従って、消去時のディスターブ不良の発生を回避することができる。
【０１２９】
また、この発明のうち請求項２に係るものによれば、ゲート電極と位置合わせして層間絶縁膜内にプラグを形成する際に、マスクアライメントずれのマージンが増大するという効果が得られる。
【０１３０】
また、この発明のうち請求項３に係るものによれば、ゲート電極に位置合わせして層間絶縁膜内にプラグを形成する際に、マスクアライメントずれのマージンが増大するという効果が得られる。
【０１３１】
また、この発明のうち請求項４に係るものによれば、サブワード線が蛇行してマトリクスの行方向に延在する場合と比較すると、サブワード線の配線長が短くなるため、サブワード線における信号伝達の遅延時間を短縮することができる。
【０１３２】
また、この発明のうち請求項５に係るものによれば、低抵抗の配線をプラグを介して不純物拡散領域に接続することにより、ビット線の抵抗値を下げることができるため、ビット線における信号伝達の遅延時間を短縮することができる。
【０１３３】
また、この発明のうち請求項６に係るものによれば、低抵抗の配線をサブワード線に接続することにより、サブワード線の抵抗値を下げることができるため、サブワード線における信号伝達の遅延時間を短縮することができる。
【０１３４】
また、この発明のうち請求項７に係るものによれば、電荷蓄積領域内に蓄積された電荷がゲート絶縁膜内を拡散することを抑制できるため、メモリセルトランジスタが繰り返し動作されることに起因して生じるＷＩＮＤＯＷの縮小化を抑制することができる。
【０１３５】
また、この発明のうち請求項８に係るものによれば、フローティングゲートとして機能するポリシリコン膜内に電荷を蓄積することができる。しかも、トラップが少ないシリコン酸化膜によってゲート絶縁膜が構成されているため、ＷＩＮＤＯＷの縮小化を効果的に抑制することができる。
【０１３６】
また、この発明のうち請求項９に係るものによれば、選択回路は、活性化されるビット線に応じて、マトリクスの同一行に属する複数のサブワード線の中から適切なサブワード線を選択することができる。
【０１３７】
また、この発明のうち請求項１０に係るものによれば、選択回路は、列アドレス信号のパリティに応じて、マトリクスの同一行に属する２本のサブワード線の中から適切な１本のサブワード線を選択することができる。
【０１３８】
また、この発明のうち請求項１１に係るものによれば、ＬＯＣＯＳ型の素子分離絶縁膜が形成されている場合と比較すると、バーズビークの占有面積が削減されるため、チップの集積度を高めることができる。
【０１３９】
また、この発明のうち請求項１２に係るものによれば、メモリセルトランジスタと周辺回路との干渉を抑制することができる。
【０１４０】
また、この発明のうち請求項１３に係るものによれば、窪みが形成されている部分で電界強度が高くなるため、書き込み動作や消去動作の効率化を図ることができる。
【０１４１】
また、この発明のうち請求項１４に係るものによれば、一のメモリセルトランジスタの不純物拡散領域と、他のメモリセルトランジスタの不純物拡散領域とが、第１の素子分離絶縁膜の中央部によって互いに分離されているため、消去時のディスターブ不良の発生を回避することができる。
【０１４２】
また、この発明のうち請求項１５に係るものによれば、ソフトエラー耐性を向上できるとともに、寄生容量の低減による動作の高速化を図ることもできる。
【０１４３】
また、この発明のうち請求項１６に係るものによれば、メモリセルアレイ部における半導体層と周辺回路部における半導体層とが、第２の素子分離絶縁膜によって互いに電気的に分離されているため、メモリセルトランジスタと周辺回路との干渉を完全に防止することができる。
【０１４４】
また、この発明のうち請求項１７に係るものによれば、メモリセルアレイ部における半導体層と周辺回路部における半導体層とが互いに電気的に接続されている。そのため、メモリセルトランジスタや周辺回路部のトランジスタのボディ電位を固定する際に、メモリセルアレイ部と周辺回路部とでボディ電圧発生回路を共有することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図２】  図１に示した構造にワード線を追加して示す上面図である。
【図３】  図２に示した線分Ａ２−Ａ２に沿った位置に関する断面構造を示す断面図である。
【図４】  図２に示した線分Ａ３−Ａ３に沿った位置に関する断面構造を示す断面図である。
【図５】  本発明の実施の形態１の第１の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図６】  図５に示した構造にワード線を追加して示す上面図である。
【図７】  本発明の実施の形態１の第２の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図８】  図７に示した構造にワード線を追加して示す上面図である。
【図９】  本発明の実施の形態１の第３の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図１０】  図９に示した構造にワード線を追加して示す上面図である。
【図１１】  本発明の実施の形態１の第４の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図１２】  図１１に示した構造にワード線を追加して示す上面図である。
【図１３】  本発明の実施の形態１の第５の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図１４】  図１３に示した構造にワード線を追加して示す上面図である。
【図１５】  本発明の実施の形態１の第６の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図１６】  図１５に示した構造にワード線を追加して示す上面図である。
【図１７】  本発明の実施の形態１の第７の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図１８】  図１７に示した構造にワード線を追加して示す上面図である。
【図１９】  本発明の実施の形態１の第８の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図２０】  図１９に示した構造にワード線を追加して示す上面図である。
【図２１】  本発明の実施の形態１の第９の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図２２】  図２１に示した構造にワード線を追加して示す上面図である。
【図２３】  本発明の実施の形態１の第１０の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図２４】  図２３に示した構造にワード線を追加して示す上面図である。
【図２５】  本発明の実施の形態２に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図２６】  図２５に示した線分Ａ４−Ａ４に沿った位置に関する断面構造を示す断面図である。
【図２７】  本発明の実施の形態２の第１の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図２８】  図２７に示した線分Ａ５−Ａ５に沿った位置に関する断面構造を示す断面図である。
【図２９】  本発明の実施の形態２の第２の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図３０】  図２９に示した線分Ａ６−Ａ６に沿った位置に関する断面構造を示す断面図である。
【図３１】  本発明の実施の形態２の第３の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図３２】  本発明の実施の形態２の第４の変形例に係る不揮発性半導体記憶装置の構造を模式的に示す上面図である。
【図３３】  図３２に示した構造にワード線を追加して示す上面図である。
【図３４】  本発明の実施の形態３に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。
【図３５】  本発明の実施の形態３の第１の変形例に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。
【図３６】  本発明の実施の形態３の第２の変形例に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。
【図３７】  本発明の実施の形態３の第３の変形例に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。
【図３８】  本発明の実施の形態３の第４の変形例に係る不揮発性半導体記憶装置に関して、メモリセルトランジスタの構造を示す断面図である。
【図３９】  図３６に示したゲート絶縁膜の形成方法を工程順に示す断面図である。
【図４０】  図３６に示したゲート絶縁膜の形成方法を工程順に示す断面図である。
【図４１】  図３７に示したゲート絶縁膜の形成方法を工程順に示す断面図である。
【図４２】  図３７に示したゲート絶縁膜の形成方法を工程順に示す断面図である。
【図４３】  本発明の実施の形態４に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図４４】  本発明の実施の形態５に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図４５】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図４６】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法を工程順に示す断面図である。
【図４７】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法を工程順に示す断面図である。
【図４８】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法を工程順に示す断面図である。
【図４９】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法を工程順に示す断面図である。
【図５０】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法を工程順に示す断面図である。
【図５１】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法を工程順に示す断面図である。
【図５２】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法を工程順に示す断面図である。
【図５３】  本発明の実施の形態５の第１の変形例に係る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法を工程順に示す断面図である。
【図５４】  本発明の実施の形態５の第２の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図５５】  本発明の実施の形態５の第３の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図５６】  本発明の実施の形態５の第３の変形例に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図５７】  本発明の実施の形態５の第４の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図５８】  本発明の実施の形態５の第５の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図５９】  本発明の実施の形態５の第６の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図６０】  本発明の実施の形態５の第７の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図６１】  従来の不揮発性半導体記憶装置の構造の一部を示す上面図である。
【図６２】  従来のメモリセルトランジスタの構造を示す断面図である。
【図６３】  書き込み動作を説明するための模式図である。
【図６４】  消去動作を説明するための模式図である。
【図６５】  読み出し動作を説明するための模式図である。
【図６６】  従来の不揮発性半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図６７】  従来のメモリセルトランジスタに関して、書き込み、読み出し、及び消去の各動作を示すタイミングチャートである。
【図６８】  行方向に隣接する２つのメモリセルトランジスタの構造を示す断面図である。
【図６９】  従来のメモリセルトランジスタのしきい値電圧の分布を示す図である。
【図７０】  従来のメモリセルトランジスタの構造を示す断面図である。
【符号の説明】
１  シリコン基板、１ａ  支持基板、１ｂ  埋め込み酸化膜、１ｃ  シリコン層、１ｄ  ＳＯＩ基板、５  ＯＮＯ膜、７  不純物拡散領域、９  ゲート電極、１０，１３，１４，２０，３５  プラグ、１１，１２，３１，３６  層間絶縁膜、３２，３９，１５１ａ，１５１ｂ  金属配線、５０，５２，５４，５５  ゲート絶縁膜、５１  ポリシリコン膜、５３  シリコン、５６  シリコン窒化膜、８１  パリティチェック回路、７０  メモリセルアレイ部、７１  行デコーダ、７２  行ドライバ、７４  列デコーダ、６ｓ１〜６ｓ６  ＳＴＩ、１５８  窪み。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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