(57)【特許請求の範囲】
【請求項１】
半導体基体上に所定の幅と長さを有し、不純物が添加された多結晶シリコン又は非晶質シリコンにより構成される導電膜からなる抵抗素子と、
前記抵抗素子の上面の一部に形成された多層の配線層と、
前記配線層を除く前記抵抗素子の上面に形成された酸化膜と、
を有し、
前記配線層の最下層は、Ｔｉ膜により形成される層であり、
前記抵抗素子の側壁部のみが、シリコン窒化膜によって被覆されている半導体装置。
【請求項２】
前記配線層は、Ｔｉ膜、ＴｉＯＮ膜、Ｔｉ膜、及びＡｌ−Ｓｉ膜を最下層から順に形成した層である請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に導電膜からなる抵抗素子を有する半導体装置に関するものである。
【０００２】
【従来の技術】
最近の半導体集積回路に要求される特性の高性能化に伴い、トランジスタ等の能動素子だけでなく、抵抗等の受動素子の高精度化技術が注目を集めている。
そして、半導体集積回路に使用される抵抗素子として、代表的には、シリコン基板中に導入された不純物拡散層を用いる拡散抵抗素子と、絶縁膜上に形成された多結晶シリコン（poly silicon）薄膜を用いる多結晶シリコン抵抗素子との２種類が挙げられる。中でも、多結晶シリコン抵抗は、寄生容量が少なく、ＦＥＴ（Field Effect Transistor ；電界効果トランジスタ）効果もなく、バイアス制限もないことから、多結晶シリコンを用いるプロセスにおいてよく活用されている。
【０００３】
以下、従来の一般的な多結晶シリコン抵抗素子を有する半導体装置を、図１０の概略断面図を用いて説明する。
例えばＰ型シリコン基板４０上に、ＬＯＣＯＳ（Local Oxidation of Silicon；選択酸化）法による所謂ＬＯＣＯＳ−ＳｉＯ2 （シリコン酸化膜）膜４２が形成され、このＬＯＣＯＳ−ＳｉＯ2 膜４２上には、ＳｉＯ2 膜４４が形成されている。そして、このＳｉＯ2 膜４４上には、所定の不純物イオンが注入されて導電化された多結晶シリコン膜からなる多結晶シリコン抵抗領域４６が形成されている。
【０００４】
また、この多結晶シリコン抵抗領域４６はＳｉＯ2 層間膜４８によって全面的に覆われている。また、このＳｉＯ2 層間膜４８に開口された２つのコンタクトホールを介して、例えばＴｉ（チタン）膜とＴｉＯＮ膜とＴｉ膜とＡｌ（アルミニウム）−Ｓｉ（シリコン）膜とが下から順に積層された２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極５０ａ，５０ｂが多結晶シリコン抵抗領域４６の両端部にそれぞれ接続して形成されている。
【０００５】
このように従来の多結晶シリコン抵抗素子は、Ｐ型シリコン基板４０上にＬＯＣＯＳ−ＳｉＯ2 膜４２及びＳｉＯ2 膜４４を介して形成された多結晶シリコン抵抗領域４６と、その両端部にそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極５０ａ，５０ｂとから構成されている。
【０００６】
なお、このような多結晶シリコン抵抗素子においては、多結晶シリコン抵抗領域４６中の不純物濃度を変化させることによって、異なるシート抵抗をもつ複数の多結晶シリコン抵抗領域を有することが可能である。
【０００７】
【発明が解決しようとする課題】
ところで、従来の半導体集積回路に使用される配線としては、一般的にＡｌやＡｌ−Ｓｉ等のＡｌ系材料を用いているが、エレクトロマイグレーション耐性や耐熱性等の見地から、ＴｉやＴｉ合金を含有するＴｉ系のバリアメタルを併用するようになってきている。このため、例えばＴｉ膜とＴｉＯＮ膜とＡｌ−Ｓｉ膜とが下から順に積層されたＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層が通常用いられている。
【０００８】
しかしならがら、上記従来の多結晶シリコン抵抗素子においては、その上部にＳｉＯ2 膜等の絶縁膜を介してＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層が重なって形成される場合に、この多結晶シリコン抵抗素子の抵抗値が上昇するという問題が生じる。
【０００９】
この多結晶シリコン抵抗素子の抵抗値の上昇は、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層のバリアメタルに用いられているＴｉの影響により発生するものであると考えられる。
即ち、Ｔｉ及びＴｉ合金はＡｌ等に比較して水素（Ｈ）の吸収率が極めて高い金属であることから、Ｔｉ又はＴｉ合金の存在により、抵抗素子をなす多結晶シリコン中の水素が吸引され、グレイン・バウンダリ（grain boundary）のダングリング・ボンド（dangling bond ）に結合していた水素がＳｉＯ2 膜等の絶縁膜を通って引き抜かれるため、フリーのダングリング・ボンドが増加して、トラップ密度の増加による電子のモビリティ（mobility）が減少することに起因して、結晶シリコン抵抗素子の抵抗値が上昇すると考えられる。
【００１０】
なお、このＴｉに起因する多結晶シリコン抵抗素子の抵抗値の上昇は、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層が多結晶シリコン抵抗素子の上部に重なって形成される場合に限定されるものではなく、多結晶シリコン抵抗素子の側面に近接して形成される場合にも起きる。
【００１１】
そして、これらの場合のＴｉによる多結晶シリコン中の水素の吸収は安定したものではないため、多結晶シリコン抵抗素子の抵抗値が単に上昇するというだけでなく、その抵抗値の絶対精度が悪くなるという大きな問題を引き起こす。
【００１２】
更に、複数の多結晶シリコン抵抗素子の抵抗比に高い精度が要求される回路においては、単に多結晶シリコン抵抗素子のレイアウト（1ayout）を同一にすることに止まらず、その上部又は近傍のＴｉ系のバリアメタルを併用するＡｌ系配線も含めたレイアウトを同一にする必要が生じ、半導体集積回路全体のレイアウトを行う際に大きな制約をもたらすという問題も引き起こす。また、場合によっては、この問題の対策のため必要以上のレイアウト面積を必要とすることもあり、半導体集積回路の微細化という点で不利となるという問題も引き起こす。
【００１３】
また、通常のサリサイド（Self Aligned Silicide ）プロセスにおいては、素子のコンタクト部を開口した後、全面にＴｉ膜を形成し、その後熱処理を加えることにより、コンタクト部のみにおいてＳｉと反応させてシリサイド化すると共に、シリサイド化していない部分のＴｉ膜を除去することにより、コンタクト部の抵抗低減を行っている。
しかし、この場合にも、シリサイド化の熱処理時に層間膜を介してＴｉ膜に多結晶シリコン中の水素が吸収され、多結晶シリコン抵抗素子の抵抗値が上昇してしまうという問題を引き起こす。
【００１４】
また、仮にＴｉ等の水素の吸収率の高い材料が使用されていなくとも、シンター（sinter）等の熱処理によって、多結晶シリコンから隣接する層間膜への水素の拡散が生じ、多結晶シリコン中の水素の量が変動するため、工程間の熱履歴による多結晶シリコン抵抗素子の抵抗値のばらつきを生み出すという問題も引き起こす。
【００１５】
このような問題を改善するために、多結晶シリコン抵抗素子を水素の拡散の遅い膜、例えばＳｉＮ膜（シリコン窒化膜）によって覆う方法がある。即ち、図１０におけるＳｉＯ2 膜の代わりに、ＳｉＮ膜を用いる方法である。この場合に、Ｔｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ配線層が多結晶シリコン抵抗素子の上部又は近傍に形成されても、両者の間に水素の拡散の遅いＳｉＮ膜が介在することにより、バリアメタルのＴｉによる水素の吸収が抑制され、多結晶シリコン抵抗素子の抵抗値の上昇を抑えることが可能になる。
【００１６】
しかし、この場合においては、多結晶シリコン抵抗素子とＳｉＮ膜とが直接に接しているために、ＳｉＮ膜により多結晶シリコン抵抗素子に応力が発生し、多結晶シリコン抵抗素子の抵抗値が変動したり、製造歩留り（yield ）が低下したりするという問題が生じる。
従って、上記のような種々の問題から、従来においては、多結晶シリコン抵抗素子の高精度化を歩留りよく安定して実現することが困難であった。
【００１７】
そこで本発明は、上記問題点を鑑みてなされたものであり、Ａｌ系配線のバリアメタルとして用いられるＴｉ等による多結晶シリコン中の水素の吸収や、熱処理の際の多結晶シリコンからの水素の拡散に起因する多結晶シリコン抵抗素子の抵抗値の変動が抑制された高精度の多結晶シリコン抵抗素子を有する半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明者らは、多結晶シリコン抵抗素子上部にＳｉＯ2 膜を介してＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層が重なって形成される場合において、その重なり具合と多結晶シリコン抵抗素子の抵抗値の上昇又は変動との関係を明らかにする実験を行った。
【００１９】
即ち、図８（ａ）、（ｂ）の平面図及びそのＢＢ線断面図並びに図８（ｃ）、（ｄ）の平面図及びそのＣＣ線断面図に示されるように、シリコン基板（図示せず）上の絶縁膜３０上に、所定の不純物イオンが注入されて導電化された幅Ｌと所定の長さをもつ多結晶シリコン膜からなる多結晶シリコン抵抗領域３２を形成する。また、この多結晶シリコン抵抗領域３２上部に、ＳｉＯ2 層間膜３４を介して、幅ｘのＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６を重ねて形成する。更に、多結晶シリコン抵抗領域３２の両端部に、ＳｉＯ2 層間膜３４に開口したコンタクトホールを介して接続する２つの電極３８ａ，３８ｂを形成する。こうして、実験用の多結晶シリコン抵抗素子を作製する。
【００２０】
そして、多結晶シリコン抵抗領域３２の上部に重なるＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘを変化させつつ、２つの電極３８ａ，３８ｂ間の多結晶シリコン抵抗領域３２の抵抗値を測定した。
この場合、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の幅Ｌよりも小さいときには、図８（ａ）、（ｂ）に示されるように、多結晶シリコン抵抗領域３２の上面のみにＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６が形成されるが、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の幅Ｌよりも大きくなるときには、図８（ｃ）、（ｄ）に示されるように、多結晶シリコン抵抗領域３２の上面からはみ出して、その側壁部の一部までも覆うようになる。但し、何れの場合も、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６が多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２と重なり合っている面積は一定とした。
【００２１】
この実験の結果を図９のグラフに示す。
このグラフから明らかなように、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の幅Ｌよりも小さく、その内側にのみＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６が重なっている場合には、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが変化しても、多結晶シリコン抵抗素子の抵抗値の変動は顕著ではない。
【００２２】
しかし、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の幅Ｌよりも大きくなり、その多結晶シリコン抵抗領域３２からＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ配線層３６がはみ出した場合には、多結晶シリコン抵抗素子の抵抗値は急激に上昇し、大きな変動を生じている。
【００２３】
この実験結果は、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６が多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の上面部や側壁部を覆っている場合、Ｔｉにより多結晶シリコン抵抗領域３２の上面部から水素が吸収される度合いより、多結晶シリコン抵抗領域３２の側壁部から水素が吸収される度合いが強いことを示している。
【００２４】
これは、多結晶シリコン抵抗素子を形成する際に、基体全面に堆積した多結晶シリコン膜をＲＩＥ（Reactive Ion Eching ；反応性イオンエッチング）等によりエッチングして幅Ｌ及び所定の長さをもつ多結晶シリコン抵抗領域３２を形成していることから、その側壁部は多結晶シリコンのグレインの荒れた切断面が露出していること、またＲＩＥによるダメージが加わっていること等に起因すると考えられる。
【００２５】
このため、Ｔｉによる多結晶シリコン抵抗領域３２からの水素の吸収に起因して多結晶シリコン抵抗素子の抵抗値が大きく変動することを抑制するためには、特に多結晶シリコン抵抗領域３２の側壁部から水素の吸収を防止することが必要であることが判明した。
【００２６】
従って、上記課題は、以下の本発明に係る半導体装置によって達成される。即ち、請求項１に係る半導体装置は、半導体基体上に所定の幅と長さを有し、不純物が添加された多結晶シリコン又は非晶質シリコンにより構成される導電膜からなる抵抗素子と、前記抵抗素子の上面の一部に形成された多層の配線層と、前記配線層を除く前記抵抗素子の上面に形成された酸化膜と、を有し、前記配線層の最下層は、Ｔｉ膜により形成される層であり、前記抵抗素子の側壁部のみが、シリコン窒化膜によって被覆されている。
【００２７】
このように請求項１に係る半導体装置においては、水素が吸い出される度合いが最も大きい抵抗素子の側壁部のみがシリコン窒化膜によって被覆されていることにより、水素の吸収率が極めて高いＴｉ系のバリアメタルを併用する配線層が抵抗素子の上面部に重なって形成されても、水素の吸収率が極めて高いＴｉ膜を用いるサリサイドプロセスが適用されても、水素の拡散を生じる熱処理が施されても、抵抗素子からの水素の吸収や拡散が効果的に抑制されるため、抵抗素子の抵抗値の変動が抑制される。
【００２８】
また、抵抗素子の側壁部のみがシリコン窒化膜によって被覆されていればよく、抵抗素子の全面が被覆される必要はなくなることから、このシリコン窒化膜がＳｉＯ2膜よりも抵抗素子に大きな応力を発生させるものであっても、このシリコン窒化膜による抵抗素子への応力の発生は最小限に抑制されるために、この応力発生に起因する抵抗素子の抵抗値の変動や製造歩留りの低下が防止される。
【００２９】
特に、導電膜を、所定の不純物が添加された多結晶シリコン膜又は非晶質シリコン（amorphous silicon）膜により構成するようにしたので、多結晶シリコン膜や非晶質シリコン膜に注入する不純物の種類とドーズ量を制御することにより所望の抵抗値の抵抗素子を容易に形成することが可能であると共に、これら多結晶シリコン膜や非晶質シリコン膜中の水素が吸収されてその抵抗値が変動し易いという特性を有しているため、上述した請求項１による作用が有効に発揮される。
【００３０】
また、シリコン窒化膜によって抵抗素子の側壁部のみを被覆するようにしたので、ＳｉＮ膜はＳｉＯ2膜と同様に通常の半導体プロセスにおいて容易に成膜することが可能であり、特別に高度の技術を必要とするものではない。また、このＳｉＮ膜が例えば多結晶シリコン膜等からなる抵抗素子上に直接に形成されている場合、ＳｉＯ2膜が直接に形成されている場合よりも抵抗素子に大きな応力を発生させるが、このＳｉＮ膜は抵抗素子の側壁部のみに形成されることが可能なために、上述したように、このＳｉＮ膜による抵抗素子への応力の発生は最小限に抑制される。
【００３１】
また、抵抗素子の上面に最下層がＴｉ膜により形成された多層の配線層を形成するようにしたので、抵抗素子から水素が容易に吸い出されて抵抗素子の抵抗値の変動が生じる恐れが極めて大きくなるため、上述した本発明に係る半導体装置による作用が有効に発揮される。
【００３２】
また、請求項２に係る発明は、請求項１に係る半導体装置において、前記配線層は、Ｔｉ膜、ＴｉＯＮ膜、Ｔｉ膜、及びＡｌ−Ｓｉ膜を最下層から順に形成した層であることとした。
【００３９】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
図１（ａ）は本発明の一実施形態に係る多結晶シリコン抵抗素子を有する半導体装置を示す概略断面図、図１（ｂ）はそのＡ−Ａ線水平断面図である。また、図２〜図４、図５（ａ）、図６、及び図７はそれぞれ図１に示す半導体装置の製造方法を説明するための工程断面図であり、図５（ｂ）は図５（ａ）の平面図である。
【００４０】
図１（ａ）に示されるように、例えばＰ型シリコン基板１０上には、所謂ＬＯＣＯＳ−ＳｉＯ2 膜１２が形成され、このＬＯＣＯＳ−ＳｉＯ2 膜１２上には、ＳｉＯ2 膜１４が形成されている。
【００４１】
また、このＳｉＯ2 膜１４上には、ＢＦ2 イオンが注入されて導電化された厚さ２００ｎｍ程度の矩形状の多結晶シリコン膜からなる多結晶シリコン抵抗領域１６ａが形成されている。
【００４２】
また、この多結晶シリコン抵抗領域１６ａ上面にＳｉＯ2 膜１８が形成されている。そして、これらＳｉＯ2 膜１８及び多結晶シリコン抵抗領域１６ａの側壁部にはＳｉＮ膜からなるＳｉＮサイドウォール（Side Wall ）２２が形成されており、このＳｉＮサイドウォール２２によって多結晶シリコン抵抗領域１６ａの側壁部が完全に被覆されている点に本実施形態に係る多結晶シリコン抵抗素子の特徴がある。
【００４３】
このＳｉＮサイドウォール２２によって側壁部が完全に被覆されている多結晶シリコン抵抗領域１６ａを平面的に眺めると、図１（ｂ）に示されるように、多結晶シリコン抵抗領域１６ａ周囲がその側壁部に沿って形成されたＳｉＮサイドウォール２２によって囲まれていることになる。
【００４４】
なお、多結晶シリコン抵抗領域１６ａの側壁部を完全に被覆しているサイドウォールとしては、ＳｉＮサイドウォール２２に限定されるものではなく、水素の拡散の遅い材料からなるサイドウォールであればよい。
【００４５】
また、半導体基体全面には、ＳｉＯ2 層間膜２４が形成されている。そして、このＳｉＯ2 層間膜２４及びＳｉＯ2 膜１８に開口された２つのコンタクトホールを介して、多結晶シリコン抵抗領域１６ａの両端部にそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂが形成されている。
なお、これらのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂにおける下層のＴｉ／ＴｉＯＮ／Ｔｉ部分は主にバリアメタル膜として機能し、上層のＡｌ−Ｓｉ部分は主に電極及び配線膜として機能するものである。
【００４６】
このようにして、ＳｉＮサイドウォール２２によって側壁部が完全に被覆されている多結晶シリコン抵抗領域１６ａ及びその両端部にそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂから構成される多結晶シリコン抵抗素子が形成されている。
【００４７】
次に、図１に示す多結晶シリコン抵抗素子を有する半導体装置の製造方法を、図２〜図７を用いて説明する。
先ず、Ｐ型シリコン基板１０上に、ＬＯＣＯＳ法を用いて、所謂ＬＯＣＯＳ−ＳｉＯ2 膜１２を形成する。更に、このＬＯＣＯＳ−ＳｉＯ2 膜１２上に、ＣＶＤ（Chemical Vapor Deposition ；化学的気相成長）法を用いて、ＳｉＯ2 膜１４を形成する。
【００４８】
続いて、このＳｉＯ2 膜１４上に、ＣＶＤ法を用いて、厚さ２００ｎｍ程度の多結晶シリコン膜１６を形成する。そして、この多結晶シリコン膜１６中に、例えばＢＦ2 イオンを１×１０13〜１×１０16ｃｍ-2程度のドーズ量でイオン注入して導電化する（図２参照）。
【００４９】
なお、このときのイオン注入におけるイオン種及びドーズ量は、所定の抵抗値を得るために必要なイオン種及びドーズ量として決定されるものであり、上記のＢＦ2 イオンやドーズ量に限定されるものではない。また、レジストパターンをマスクとして用いることにより、部分的に異なるイオン注入を行い、異なるシート抵抗となる抵抗領域を形成してもよい。
【００５０】
次いで、半導体基体全面に、ＣＶＤ法を用いて、ＳｉＯ2 膜１８を形成して、多結晶シリコン膜１６を被覆する（図３参照）。
【００５１】
次いで、半導体基体全面にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて、抵抗素子形状にパターニングする。そして、この抵抗素子形状にパターニングされたフォトレジスト２０をマスクとしたＲＩＥを行い、ＳｉＯ2 膜１８及び多結晶シリコン膜１６を選択的にエッチング除去する。こうして、導電化された多結晶シリコン膜１６からなる多結晶シリコン抵抗領域１６ａを形成する（図４参照）。
【００５２】
次いで、フォトレジスト２０を除去した後、半導体基体全面に、ＣＶＤ法を用いて、ＳｉＮ膜を形成する。続いて、ＲＩＥ法を用いて、このＳｉＮ膜の全面エッチバック（etch back ）を行い、ＳｉＯ2 膜１４及びＳｉＯ2 膜１８上のＳｉＮ膜を完全にエッチング除去すると共に、多結晶シリコン抵抗領域１６ａの側壁部を完全に被覆するＳｉＮ膜を残存させ、このＳｉＮ膜からなるＳｉＮサイドウォール２２を形成する（図５（ａ）参照）。
【００５３】
なお、半導体基体全面に形成する際のＳｉＮ膜の膜厚は、このＳｉＮ膜の全面エッチバックの際に、多結晶シリコン抵抗領域１６ａの側壁部を完全に被覆するＳｉＮサイドウォール２２が形成されるような膜厚として決定される。
【００５４】
また、このＳｉＮ膜の代わりに、水素の拡散の遅い他の絶縁膜を形成してもよい。即ち、多結晶シリコン抵抗領域１６ａの側壁部を完全に被覆するサイドウォールは、ＳｉＮサイドウォール２２に限定されるものではなく、水素の拡散の遅い材料からなるサイドウォールであればよい。
【００５５】
また、ＲＩＥによるＳｉＮ膜の全面エッチバックを行う際、このＳｉＮ膜の下地をなすＳｉＯ2 膜１８も連続してエッチングされるが、このエッチングによっても多結晶シリコン抵抗領域１６ａ上のＳｉＯ2 膜１８が完全には除去されないようにする点に留意する。
即ち、多結晶シリコン抵抗領域１６ａ上のＳｉＯ2 膜１８が残存するように、ＲＩＥによるＳｉＮ膜の全面エッチバックの条件を設定するか、或いはこのＲＩＥにおけるＳｉＮ膜とＳｉＯ2 膜とのエッチング選択比を考慮して、ＳｉＯ2 膜１８の膜厚を決定する。
【００５６】
こうして、ＲＩＥによるＳｉＮ膜の全面エッチバックの際に、多結晶シリコン抵抗領域１６ａ上のＳｉＯ2 膜１８が残存することにより、多結晶シリコン抵抗領域１６ａがＲＩＥによるエッチバックの際のダメージを直接に受けて、その上部表面が荒れることがなくなるため、この多結晶シリコン抵抗領域１６ａ上面部からの水素の吸収が増大することが防止される。
【００５７】
なお、このときの半導体基体を上方から眺めると、図５（ｂ）に示されるように、多結晶シリコン抵抗領域１６ａ周囲がその側壁部に沿って形成されたＳｉＮサイドウォール２２によって囲まれていることになる。
【００５８】
次いで、半導体基体全面に、ＣＶＤ法を用いて、ＳｉＯ2 層間膜２４を形成した後、フォトリソグラフィ技術及びＲＩＥ法を用いて、ＳｉＯ2 層間膜２４及びＳｉＯ2 膜１８を選択的にエッチング除去する。こうして、多結晶シリコン抵抗領域１６ａの両端部に２つのコンタクトホール２６を形成する（図６参照）。
【００５９】
続いて、半導体基体全面に、スパッタ法を用いて、Ｔｉ膜、ＴｉＯＮ膜、Ｔｉ膜、及びＡｌ−Ｓｉ膜を順に形成した後、フォトリソグラフィ技術及びＲＩＥ法を用いて、これらＡｌ−Ｓｉ膜、Ｔｉ膜、ＴｉＯＮ膜、及びＴｉ膜からなる積層膜を選択的にエッチング除去して、電極形状にパターニングする。
こうして、多結晶シリコン抵抗領域１６ａの両端部に２つのコンタクトホール２６を介してそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂを形成する（図７参照）。
【００６０】
以上のように本実施形態によれば、多結晶シリコン抵抗領域１６ａ及びその両端部にそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂから構成される多結晶シリコン抵抗素子において、その多結晶シリコン抵抗領域１６ａからの水素の吸収又は拡散により抵抗値が変動し易いという特性を有しているものの、その水素が吸い出される度合いが最も大きい多結晶シリコン抵抗領域１６ａの側壁部が水素の熱拡散の遅いＳｉＮサイドウォール２２によって完全に被覆されていることにより、たとえ水素の吸収率が極めて高いＴｉ系のバリアメタルを併用する配線層が多結晶シリコン抵抗領域１６ａの上面部に重なって形成されたり側面部に近接して形成されたりしても、水素の吸収率が極めて高いＴｉ膜を用いるサリサイドプロセスが適用されても、水素の拡散を生じる熱処理が施されても、多結晶シリコン抵抗領域１６ａからの水素の吸収や拡散を効果的に抑制することが可能になるため、多結晶シリコン抵抗素子の抵抗値の変動を抑制することができる。
【００６１】
従って、高精度かつ安定した抵抗値を有する多結晶シリコン抵抗素子を有する半導体半導体集積回路を設計し、製造することが可能となる。また、このことにより、複数の多結晶シリコン抵抗素子の抵抗比に高い精度が要求される回路において、多結晶シリコン抵抗素子の上部又は近傍に水素の吸収率の高い材料、例えばＴｉ又はＴｉ合金が用いられている配線も含めたレイアウトを同一にする必要性が低くなり、レイアウト上の制約も緩くなるため、半導体集積回路の面積の縮小化を実現することができる。
【００６２】
また、多結晶シリコン抵抗素子の多結晶シリコン抵抗領域１６ａの側壁部のみがＳｉＯ2 膜よりも水素の熱拡散の遅いＳｉＮサイドウォール２２によって被覆されていればよく、ＳｉＮ膜によって多結晶シリコン抵抗領域１６ａの全面が被覆される必要はなくなることから、ＳｉＮ膜はＳｉＯ2 膜よりも多結晶シリコン抵抗領域１６ａに大きな応力を発生させるものであるが、このＳｉＮ膜からなるＳｉＮサイドウォール２２による多結晶シリコン抵抗領域１６ａへの応力の発生を最小限に抑制することが可能になるため、この応力発生に起因する多結晶シリコン抵抗素子の抵抗値の変動や製造歩留りの低下を防止することができる。
【００６３】
なお、上記実施形態においては、多結晶シリコン抵抗素子の抵抗領域の材料として多結晶シリコンを用いているが、多結晶シリコンの代わりに非晶質シリコンを用いて、非晶質シリコン抵抗領域を有する抵抗素子としてもよい。この場合においても、上記実施形態の場合と同様の効果を奏することが可能である。
【００６４】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置によれば、次のような効果を奏することができる。即ち、請求項１に係る半導体装置によれば、例えば膜中の水素が吸収されてその抵抗値が変動し易いという特性を有している多結晶シリコン膜又は非晶質シリコン膜からなる抵抗素子において、水素が吸い出される度合いが最も大きいその側壁部がＳｉＮ膜によって被覆されていることにより、水素の吸収率が極めて高いＴｉ系のバリアメタルを併用する配線層が抵抗素子の上面部に重なって形成されても、水素の吸収率が極めて高いＴｉ膜を用いるサリサイドプロセスが適用されても、水素の拡散を生じる熱処理が施されても、抵抗素子からの水素の吸収や拡散を効果的に抑制することが可能になるため、抵抗素子の抵抗値の変動を抑制することができる。
【００６５】
従って、高精度かつ安定した抵抗値を有する抵抗素子を有する半導体集積回路を設計し、製造することが可能となる。また、このことにより、複数の抵抗素子の抵抗比に高い精度が要求される回路において、抵抗素子の上部における水素の吸収率の高い材料が用いられている配線も含めたレイアウトを同一にする必要性が低くなり、レイアウト上の制約も緩くなるため、半導体集積回路の面積の縮小化を実現することができる。
【００６６】
また、抵抗素子の側壁部のみがシリコン窒化膜によって被覆されていればよく、抵抗素子の全面が被覆される必要はないことから、このシリコン窒化膜がＳｉＯ2膜よりも抵抗素子に大きな応力を発生させるものであっても、このシリコン窒化膜による抵抗素子への応力の発生を最小限に抑制することが可能になるため、この応力発生に起因する抵抗素子の抵抗値の変動や製造歩留りの低下を防止することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施形態に係る多結晶シリコン抵抗素子を有する半導体装置を示す概略断面図、（ｂ）はそのＡ−Ａ線水平断面図である。
【図２】図１に示す半導体装置の製造方法を説明するための工程断面図（その１）である。
【図３】図１に示す半導体装置の製造方法を説明するための工程断面図（その２）である。
【図４】図１に示す半導体装置の製造方法を説明するための工程断面図（その３）である。
【図５】（ａ）は図１に示す半導体装置の製造方法を説明するための工程断面図（その４）であり、（ｂ）は（ａ）の平面図である。
【図６】図１に示す半導体装置の製造方法を説明するための工程断面図（その５）である。
【図７】図１に示す半導体装置の製造方法を説明するための工程断面図（その６）である。
【図８】（ａ）、（ｃ）はそれぞれ多結晶シリコン抵抗領域に対するＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層の重なり具合と抵抗値の上昇又は変動との関係を明らかにする実験に使用した多結晶シリコン抵抗素子を示す平面図、（ｂ）、（ｄ）はそれぞれ（ａ）のＢ−Ｂ線断面図及び（ｃ）のＣ−Ｃ線断面図である。
【図９】多結晶シリコン抵抗領域に対するＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層の重なり具合と抵抗値の変化率との関係を示すグラフである。
【図１０】従来の一般的な多結晶シリコン抵抗素子を有する半導体装置を示す概略断面図である。
【符号の説明】
１０……Ｐ型シリコン基板、１２……ＬＯＣＯＳ−ＳｉＯ2 膜、１４……ＳｉＯ2 膜、１６……多結晶シリコン膜、１６ａ……多結晶シリコン抵抗領域、１８……ＳｉＯ2 膜、２０……フォトレジスト、２２……ＳｉＮサイドウォール、２４……ＳｉＯ2 層間膜、２６……コンタクトホール、２８ａ，２８ｂ……Ｔｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極、３０……絶縁膜、３２……多結晶シリコン抵抗領域、３４……ＳｉＯ2 層間膜、３６……Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層、３８ａ，３８ｂ……電極、４０……Ｐ型シリコン基板、４２……ＬＯＣＯＳ−ＳｉＯ2 膜、４４……ＳｉＯ2 膜、４６……多結晶シリコン抵抗領域、４８……ＳｉＯ2 層間膜、５０ａ，５０ｂ……Ｔｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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