(57)【特許請求の範囲】
【請求項１】
（イ）基体に形成され、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート、及び制御ゲートを有する、電気的書き換えが可能なメモリ素子、
（ロ）該制御ゲートに接続されたワード線、並びに、
（ハ）一方のソース／ドレイン領域に接続されたビット線、
を有する不揮発性半導体メモリセルであって、
（ニ）メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電するための充電手段、
（ホ）メモリ素子へのデータの書き込みの可否に応じてビット線に充電された電荷の放電を制御するための放電制御手段、並びに、
（ヘ）ビット線と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段、
を備えており、
前記充電手段は、基体を昇圧する昇圧回路と、基体の表面領域に形成され、一端がビット線に接続されたダイオードとから成り、
放電制御手段は、ビット線に設けられたスイッチ用トランジスタから成り、
導通制御手段は、一方のソース／ドレイン領域とビット線との間に設けられた選択トランジスタから成り、
ビット線とワード線との間には絶縁層が形成されており、ビット線への電荷の充電は、ビット線、ワード線、及び、ビット線とワード線との間に形成された絶縁層によって形成されたキャパシタに基づき行われる不揮発性半導体メモリセル。
【請求項２】
（イ）基体に形成され、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート、及び制御ゲートを有する、電気的書き換えが可能なメモリ素子、
（ロ）該制御ゲートに接続されたワード線、並びに、
（ハ）一方のソース／ドレイン領域に接続されたビット線、
を有する不揮発性半導体メモリセルであって、
（ニ）メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電するための充電手段、
（ホ）メモリ素子へのデータの書き込みの可否に応じてビット線に充電された電荷の放電を制御するための放電制御手段、並びに、
（ヘ）ビット線と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段、
を備えており、
前記充電手段は、基体を昇圧する昇圧回路と、基体の表面領域に形成され、一端がビット線に接続されたダイオードとから成り、
放電制御手段は、ビット線に設けられたスイッチ用トランジスタから成り、
導通制御手段は、一方のソース／ドレイン領域とビット線との間に設けられた選択トランジスタから成り、
ビット線の上方には、第２の絶縁層を介して電極が形成されており、ビット線への電荷の充電は、ビット線、電極、及び、第２の絶縁層によって形成されたキャパシタに基づき行われる不揮発性半導体メモリセル。
【請求項３】
昇圧回路は、基体を昇圧することによってメモリ素子に記憶されたデータを消去するための回路を兼用しており、
該回路は、メモリ素子へのデータ書き込みに際して基体を介してビット線に電荷を充電するために基体に印加すべき電位と、メモリ素子からのデータの消去に際して基体に印加すべき電位とを切り替えるための切替手段を備えていることを特徴とする請求項１又は請求項２に記載の不揮発性半導体メモリセル。
【請求項４】
複数のメモリ素子が直列接続されたＮＡＮＤストリングが構成され、ＮＡＮＤストリングの一端のメモリ素子の一方のソース／ドレイン領域は、前記導通制御手段を介してビット線に接続されていることを特徴とする請求項１又は請求項２に記載の不揮発性半導体メモリセル。
【請求項５】
（イ）基体に形成され、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート、及び制御ゲートを有する、電気的書き換えが可能なメモリ素子、
（ロ）該制御ゲートに接続されたワード線、
（ハ）一方のソース／ドレイン領域に接続されたビット線、
（ニ）メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電するための充電手段、
（ホ）メモリ素子へのデータの書き込みの可否に応じてビット線に充電された電荷の放電を制御するための放電制御手段、並びに、
（ヘ）ビット線と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段、
を備えており、
前記充電手段は、基体を昇圧する昇圧回路と、基体の表面領域に形成され、一端がビット線に接続されたダイオードとから成り、
放電制御手段は、ビット線に設けられたスイッチ用トランジスタから成り、
導通制御手段は、一方のソース／ドレイン領域とビット線との間に設けられた選択トランジスタから成り、
ビット線とワード線との間には絶縁層が形成されており、ビット線への電荷の充電は、ビット線、ワード線、及び、ビット線とワード線との間に形成された絶縁層によって形成されたキャパシタに基づき行われる不揮発性半導体メモリセルにおけるデータ書き込み方法であって、
（Ａ）メモリ素子へのデータ書き込みに際して、導通制御手段及び放電制御手段の作動に基づきビット線とメモリ素子とを非導通とした状態で、充電手段によって基体を介してビット線に電荷を充電し、
（Ｂ）次いで、導通制御手段及び放電制御手段の作動に基づき、メモリ素子へのデータの書き込みを行う場合にはビット線に充電された電荷を放電した後、ビット線とメモリ素子とを導通させて、ビット線を介してソース／ドレイン領域に所定の電位を印加し、メモリ素子へのデータの書き込みを行わない場合にはビット線に充電された電荷を放電しない状態で、ビット線とメモリ素子とを導通させて、電荷の充電によるビット線の電位に基づく電位をソース／ドレイン領域に印加し、
（Ｃ）その後、ワード線に所定の書き込み電位を印加することを特徴とする不揮発性半導体メモリセルにおけるデータ書き込み方法。
【請求項６】
（イ）基体に形成され、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート、及び制御ゲートを有する、電気的書き換えが可能なメモリ素子、
（ロ）該制御ゲートに接続されたワード線、
（ハ）一方のソース／ドレイン領域に接続されたビット線、
（ニ）メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電するための充電手段、
（ホ）メモリ素子へのデータの書き込みの可否に応じてビット線に充電された電荷の放電を制御するための放電制御手段、並びに、
（ヘ）ビット線と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段、
を備えており、
前記充電手段は、基体を昇圧する昇圧回路と、基体の表面領域に形成され、一端がビット線に接続されたダイオードとから成り、
放電制御手段は、ビット線に設けられたスイッチ用トランジスタから成り、
導通制御手段は、一方のソース／ドレイン領域とビット線との間に設けられた選択トランジスタから成り、
ビット線の上方には、第２の絶縁層を介して電極が形成されており、ビット線への電荷の充電は、ビット線、電極、及び、第２の絶縁層によって形成されたキャパシタに基づき行われる不揮発性半導体メモリセルにおけるデータ書き込み方法であって、
（Ａ）メモリ素子へのデータ書き込みに際して、導通制御手段及び放電制御手段の作動に基づきビット線とメモリ素子とを非導通とした状態で、充電手段によって基体を介してビット線に電荷を充電し、
（Ｂ）次いで、導通制御手段及び放電制御手段の作動に基づき、メモリ素子へのデータの書き込みを行う場合にはビット線に充電された電荷を放電した後、ビット線とメモリ素子とを導通させて、ビット線を介してソース／ドレイン領域に所定の電位を印加し、メモリ素子へのデータの書き込みを行わない場合にはビット線に充電された電荷を放電しない状態で、ビット線とメモリ素子とを導通させて、電荷の充電によるビット線の電位に基づく電位をソース／ドレイン領域に印加し、
（Ｃ）その後、ワード線に所定の書き込み電位を印加することを特徴とする不揮発性半導体メモリセルにおけるデータ書き込み方法。
【請求項７】
昇圧回路は、基体を昇圧することによってメモリ素子に記憶されたデータを消去するための回路を兼用しており、
該回路は、メモリ素子へのデータ書き込みに際して基体を介してビット線に電荷を充電するために基体に印加すべき電位と、メモリ素子からのデータの消去に際して基体に印加すべき電位とを切り替えるための切替手段を備えていることを特徴とする請求項５又は請求項６に記載の不揮発性半導体メモリセルにおけるデータ書き込み方法。
【請求項８】
複数のメモリ素子が直列接続されたＮＡＮＤストリングが構成され、ＮＡＮＤストリングの一端のメモリ素子の一方のソース／ドレイン領域は、前記導通制御手段を介してビット線に接続されていることを特徴とする請求項５又は請求項６に記載の不揮発性半導体メモリセルにおけるデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲート及び制御ゲートを有する、電気的書き換えが可能なメモリ素子から構成された不揮発性半導体メモリセル、及びかかる不揮発性半導体メモリセルにおけるデータ書き込み方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭとして知られている不揮発性半導体メモリセルの一種に、高集積化が可能なＮＡＮＤストリング型不揮発性半導体メモリセル（以下、ＮＡＮＤストリングと略称する）がある。ＮＡＮＤストリングを構成する各メモリ素子は、基体（より具体的には、ｐ型半導体基板内、若しくは、ｐ型ウエル内）に形成されており、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート（フローティングゲートあるいは電荷蓄積電極とも呼ばれる）、及び制御ゲート（コントロールゲートあるいは制御電極とも呼ばれる）を有する。そして、ＮＡＮＤストリングにおいては、メモリ素子の一方のソース／ドレイン領域を、隣接するメモリ素子の他方のソース／ドレイン領域と共有化させることによって、複数のメモリ素子が直列接続されている。また、ＮＡＮＤストリングの一端のメモリ素子は、第１の選択トランジスタを介してビット線に接続されており、ＮＡＮＤストリングの他端のメモリ素子は、第２の選択トランジスタを介して共通ソース線に接続されている。尚、複数のＮＡＮＤストリングが列方向に配設され、制御ゲートは、行方向に配設されたワード線に接続されている。
【０００３】
従来のＮＡＮＤストリングにおけるメモリ素子へのデータ書き込み動作の概要を、以下、説明する。
【０００４】
ＮＡＮＤストリングにおいて、データは、ビット線から最も離れた位置に位置するメモリ素子から順に書き込まれる。データ書き込み動作においては、データを書き込むべきメモリ素子（以下、便宜上、選択メモリ素子と呼ぶ）の制御ゲートに高電位ＶPP（例えば約２０ボルト）を印加する。かかるメモリ素子以外のメモリ素子（以下、便宜上、非選択メモリ素子と呼ぶ）の制御ゲートには中間電位ＶPPm（例えば約１０ボルト）を印加する。一方、ビット線に、例えば０ボルトを印加する。そして、第１の選択トランジスタを導通させ、第２の選択トランジスタを非導通状態とすると、ビット線の電位はメモリ素子のソース／ドレイン領域へと転送される。そして、選択メモリ素子においては、制御電極とチャネル形成領域との間の電位差に基づき、チャネル形成領域から浮遊ゲートへの電子の注入が生じる。その結果、選択メモリ素子の閾値電圧が当初の負から正方向にシフトし、データが選択メモリ素子に書き込まれる。一方、非選択メモリ素子においては、制御電極とチャネル形成領域との間には大きな電位差が生ぜず、チャネル形成領域から浮遊ゲートへの電子の注入は生じない。その結果、選択メモリ素子の閾値電圧が当初の値から変化せず、当初のデータが非選択メモリ素子に保持される。
【０００５】
ワード線は他のＮＡＮＤストリングと共通化されている。従って、選択メモリ素子の制御ゲートに接続されたワード線に接続された他のＮＡＮＤストリング（以下、このようなＮＡＮＤストリングを、他のＮＡＮＤストリングと呼ぶ）におけるメモリ素子（以下、このようなメモリ素子を、他の選択メモリ素子と呼ぶ）の制御ゲートにも、高電位ＶPPが印加される。かかる他の選択メモリ素子にデータを書き込んではならない場合には、他のＮＡＮＤストリングに接続されているビット線に中間電位Ｖm（例えば約１０ボルト）を印加する。これによって、他の選択メモリ素子においては、制御電極とチャネル形成領域との間には大きな電位差が生ぜず、チャネル形成領域から浮遊ゲートへの電子の注入が生じない。従って、他の選択メモリ素子にデータが書き込まれず、当初のデータが保持される。
【０００６】
あるいは又、他のＮＡＮＤストリングにおいて、第１及び第２の選択トランジスタを非導通状態として、ＮＡＮＤストリングをビット線から切り離し（即ち、浮遊状態とし）、チャネル結合容量を介して、ワード線に印加された高電位ＶPPによってチャネル形成領域における電位を上昇させる方法も知られている。尚、このような方法はセルフ・ブースト法とも呼ばれている。これによって、他の選択メモリ素子において、制御電極とチャネル形成領域との間には大きな電位差が生ぜず、他の選択メモリ素子にはデータが書き込まれない。
【０００７】
【発明が解決しようとする課題】
ビット線に中間電位Ｖmを印加する従来の方法においては、各ビット線毎に設けられ、センスアンプ等から構成されたコラム回路によってビット線に印加すべき中間電位Ｖmを供給する必要があり、そのために、コラム回路には高耐圧のトランジスタを用いなければならない。然るに、このような高耐圧のトランジスタを設けるためには広い面積が必要とされ、不揮発性半導体メモリセルの面積縮小化を図ることが困難である。
【０００８】
一方、セルフ・ブースト法においては、ワード線の電位とチャネル形成領域の電位との比は、メモリ素子構造によって決定されるチャネル結合容量や、ＮＡＮＤストリングを構成する他のメモリ素子の閾値電圧に依存する。それ故、チャネル形成領域における電位の制御が難しく、ディスターブ耐性の劣化が生じ易いといった問題がある。
【０００９】
従って、本発明の目的は、コラム回路を高耐圧のトランジスタで構成する必要がなく、回路面積の縮小化を図ることができ、しかも、メモリ素子構造や、例えばＮＡＮＤストリングを構成する他のメモリ素子の閾値電圧に依存することなく、メモリ素子へのデータ書き込みに際してチャネル形成領域における電位を確実に制御し得る不揮発性半導体メモリセル、及びかかる不揮発性半導体メモリセルにおけるデータ書き込み方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するための本発明の不揮発性半導体メモリセルは、
（イ）基体に形成され、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート、及び制御ゲートを有する、電気的書き換えが可能なメモリ素子、
（ロ）該制御ゲートに接続されたワード線、並びに、
（ハ）一方のソース／ドレイン領域に接続されたビット線、
を有する不揮発性半導体メモリセルであって、
（ニ）メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電するための充電手段、
（ホ）メモリ素子へのデータの書き込みの可否に応じてビット線に充電された電荷の放電を制御するための放電制御手段、並びに、
（ヘ）ビット線と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段、
を備えていることを特徴とする。
【００１１】
上記の目的を達成するための本発明の不揮発性半導体メモリセルにおけるデータ書き込み方法は、
（イ）基体に形成され、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート、及び制御ゲートを有する、電気的書き換えが可能なメモリ素子、
（ロ）該制御ゲートに接続されたワード線、
（ハ）一方のソース／ドレイン領域に接続されたビット線、
（ニ）メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電するための充電手段、
（ホ）メモリ素子へのデータの書き込みの可否に応じてビット線に充電された電荷の放電を制御するための放電制御手段、並びに、
（ヘ）ビット線と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段、
を有する不揮発性半導体メモリセルにおけるデータ書き込み方法であって、
（Ａ）メモリ素子へのデータ書き込みに際して、導通制御手段及び放電制御手段の作動に基づきビット線とメモリ素子とを非導通とした状態で、充電手段によって基体を介してビット線に電荷を充電し、
（Ｂ）次いで、導通制御手段及び放電制御手段の作動に基づき、メモリ素子へのデータの書き込みを行う場合にはビット線に充電された電荷を放電した後、ビット線とメモリ素子とを導通させて、ビット線を介してソース／ドレイン領域に所定の電位を印加し、メモリ素子へのデータの書き込みを行わない場合にはビット線に充電された電荷を放電しない状態で、ビット線とメモリ素子とを導通させて、電荷の充電によるビット線の電位に基づく電位をソース／ドレイン領域に印加し、
（Ｃ）その後、ワード線に所定の書き込み電位を印加することを特徴とする。
【００１２】
本発明の不揮発性半導体メモリセルあるいは不揮発性半導体メモリセルにおけるデータ書き込み方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）においては、充電手段は、基体を昇圧する昇圧回路と、基体の表面領域に形成され、一端がビット線に接続されたダイオードから成り、放電制御手段はビット線に設けられたスイッチ用トランジスタから成り、導通制御手段は一方のソース／ドレイン領域とビット線との間に設けられた選択トランジスタから成る構成とすることができる。この場合、昇圧回路は、基体を昇圧することによってメモリ素子に記憶されたデータを消去するための回路を兼用しており、該回路は、メモリ素子へのデータ書き込みに際して基体を介してビット線に電荷を充電するために基体に印加すべき電位と、メモリ素子からのデータの消去に際して基体に印加すべき電位とを切り替えるための切替手段を備えている構成とすることが、回路構成の簡素化の面から好ましい。
【００１３】
本発明においては、ビット線への電荷の充電は、ビット線、ワード線、及びビット線とワード線との間に形成された絶縁層によって形成されたキャパシタに基づき行われる構成とすることができ、あるいは又、ビット線の上方に第２の絶縁層を介して電極が形成されており、ビット線への電荷の充電は、ビット線、電極、及び第２の絶縁層によって形成されたキャパシタに基づき行われる構成とすることもできる。
【００１４】
本発明における基体としては、ｐ型半導体基板、若しくは、ｐ型ウエルを挙げることができる。尚、ｐ型ウエルは、ｎ型半導体基板内に形成されていてもよいし、ｐ型半導体基板内に形成されたｎ型ウエル内に形成されていてもよい。また、不揮発性半導体メモリセルの全てが１つのｐ型ウエル内に形成されていてもよいし、複数のｐ型ウエル内に複数の不揮発性半導体メモリセルを形成してもよい。
【００１５】
本発明における不揮発性半導体メモリセルの構造として、ＥＥＰＲＯＭの一種であるＤＩＮＯＲ型やＡＮＤ型、あるいはＮＡＮＤ型不揮発性半導体メモリセルを挙げることができる。ＮＡＮＤ型不揮発性半導体メモリセルの場合、複数のメモリ素子が直列接続されたＮＡＮＤストリングが構成され、ＮＡＮＤストリングの一端のメモリ素子の一方のソース／ドレイン領域は、前記導通制御手段を介してビット線に接続されている。また、ＮＡＮＤ型不揮発性半導体メモリセルの場合、浮遊ゲートへの電子の注入、浮遊ゲートからの電子の引き抜きにより、データの書き込み、消去が行われ、データ書き込み動作及び消去動作はファウラー・ノルドハイム（Fowler-Nordheim）・トンネル現象に基づき行われる。尚、データ消去動作とは、複数のメモリ素子の閾値電圧を一括して所定の状態に変えることを意味し、データ書き込み動作とは、選択メモリ素子の閾値電圧をもう１つの所定の状態に変えることを意味する。
【００１６】
本発明においては、メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電し、必要に応じて、かかる電荷の充電によるビット線の電位に基づく電位をソース／ドレイン領域に印加するので、コラム回路に高耐圧のトランジスタを用いる必要がないし、メモリ素子構造等に依存することなくチャネル形成領域における電位を確実に制御することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００１８】
（実施の形態１）
実施の形態１に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図を図１に示し、原理的な等価回路図を図２に示す。この不揮発性半導体メモリセルは、複数のメモリ素子（Ｍ0〜Ｍ7）が直列接続されたＮＡＮＤストリングから構成されている。尚、複数のＮＡＮＤストリングが、列方向（紙面の垂直方向）に配設されている。各メモリ素子（Ｍ0〜Ｍ7）は、基体（より具体的には、ｐ型シリコン半導体基板１０に設けられたｎ型ウエル内に形成されたｐ型ウエル１１内）に形成されており、ソース／ドレイン領域１２、チャネル形成領域１３、浮遊ゲート１４、及び制御ゲート１５を有する。尚、メモリ素子の一方のソース／ドレイン領域を、隣接するメモリ素子の他方のソース／ドレイン領域と共有化させることによって、複数のメモリ素子（Ｍ0〜Ｍ7）が直列接続されている。また、ＮＡＮＤストリングの一端のメモリ素子Ｍ7は、第１の選択トランジスタＤＳＧを介してビット線２１に接続されており、ＮＡＮＤストリングの他端のメモリ素子Ｍ0は、第２の選択トランジスタＳＳＧを介して共通ソース線２４に接続されている。更には、制御ゲート１５は、行方向に配設されたワード線２０に接続されている。尚、具体的には、制御ゲート１５とワード線２０とは共通である。制御ゲート１５は、例えばＳｉＯ2から成る絶縁層１６で覆われており、この絶縁層１６の上にビット線２１が設けられている。複数のワード線２０と複数のビット線２１とは絶縁層１６を介して格子状に交差している。尚、第１の選択トランジスタＤＳＧ及び第２の選択トランジスタＳＳＧは、通常のＭＯＳ  ＦＥＴから構成されている。浮遊ゲート１４及び制御ゲート１５は、例えば、不純物を含有したポリシリコン層から構成すればよい。また、ビット線２１は、アルミニウムやアルミニウム合金等の配線材料から構成すればよい。
【００１９】
実施の形態１の不揮発性半導体メモリセルにおいては、更に、メモリ素子へのデータ書き込みに際して、基体であるｐ型ウエル１１を介してビット線２１に電荷を充電するための充電手段、メモリ素子Ｍ0〜Ｍ7へのデータの書き込みの可否に応じてビット線２１に充電された電荷の放電を制御するための放電制御手段、並びに、ビット線２１と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段が備えられている。尚、導通制御手段は、第１の選択トランジスタＤＳＧから構成されている。また、放電制御手段は、ビット線２１に設けられたスイッチ用トランジスタＴSから構成されている。更には、充電手段は、基体であるｐ型ウエル１１を昇圧する昇圧回路と、基体であるｐ型ウエル１１の表面領域に形成され、一端がビット線２１に接続されたダイオードＤから構成されている。ダイオードＤは、具体的には、ビット線と第１の選択トランジスタＤＳＧとを接続するためのコンタクト部２２の底部に位置するｐ型ウエル１１の表面領域に形成されたｎ+型不純物領域２３と、ｐ型ウエル１１とから成るｐｎ接合ダイオードから構成されている。尚、ｎ+型不純物領域２３は第１の選択トランジスタＤＳＧの一方のソース／ドレイン領域に相当する。
【００２０】
ビット線２１は、スイッチ用トランジスタＴSを介してコラム回路３１に接続されており、ワード線２０はロウ回路３０に接続されており、ソース線２４はソース回路３２に接続されている。また、基体１１（更には、ダイオードＤの他端）は、充電手段を構成する昇圧回路に相当するウエル回路３３に接続されている。ウエル回路３３は、基体であるｐ型ウエル１１を昇圧することによってメモリ素子に記憶されたデータを消去するための回路を兼用しており、この回路は、メモリ素子へのデータ書き込みに際してｐ型ウエル１１を介してビット線２１に電荷を充電するためにｐ型ウエル１１に印加すべき電位と、メモリ素子からのデータの消去に際してｐ型ウエル１１に印加すべき電位とを切り替えるための切替手段を備えている。
【００２１】
図２中、記号「Ｃa」は、キャパシタＣの容量を意味する。このキャパシタＣの詳細に関しては後述する。
【００２２】
以下、図２に示した等価回路図、並びに、図３及び図４に示す動作タイミング図を参照して、以下、実施の形態１の不揮発性半導体メモリセルの書き込み動作（プログラム動作）及び（ベリファイ）リード動作を説明する。尚、図３は、データを書き込むべきメモリ素子を含むＮＡＮＤストリングにおける動作タイミング図を示し、図４図は、データを書き込むべきメモリ素子の制御ゲートに接続されたワード線に接続された他のＮＡＮＤストリングにおける動作タイミング図を示す。また、図２、図３及び図４にて用いた記号の意味は、以下の表１のとおりである。
【００２３】
【表１】
φWELL：ダイオードＤのアノード（ｐ型ウエル１１）に印加される制御パルス
φDSG ：第１の選択トランジスタＤＳＧに印加される制御パルス
φSSG ：第２の選択トランジスタＳＳＧに印加される制御パルス
φCG_A：非選択メモリ素子の制御ゲートに印加される制御パルス
φCG_B：選択メモリ素子の制御ゲートに印加される制御パルス
φTS  ：スイッチ用トランジスタＴSに印加される制御パルス
ＶW   ：ｐ型ウエル１１に印加される電位
Ｖpass：第１の選択トランジスタＤＳＧに印加されるゲート電圧、あるいは非選択メモリ素子の制御ゲートに印加される電位
Ｖpgm ：選択メモリ素子及び他の選択メモリ素子の制御ゲートに印加される電位Ｖd   ：データ書き込み時、コラム回路から出力される電位の総称
Ｖcc  ：データ書き込み時、メモリ素子にデータを書き込まない場合にコラム回路から出力される電位
Ｖprog：データ書き込み時、メモリ素子にデータを書き込む場合にコラム回路から出力される電位
Ｖb   ：メモリ素子へのデータ書き込み時のビット線の電位
Ｖr   ：（ベリファイ）リードセットアップ時に印加される電位の総称
Ｖref ：（ベリファイ）リードセットアップ時にコラム回路から出力される電位
【００２４】
先ず、メモリ素子へのデータ書き込みに際して、導通制御手段及び放電制御手段の作動に基づきビット線とメモリ素子とを非導通状態とする。即ち、プログラムセットアップ時、導通制御手段に相当する第１の選択トランジスタＤＳＧ及び放電制御手段に相当するスイッチ用トランジスタＴSをオフ状態とし、且つ、ビット線２１とメモリ素子（Ｍ0〜Ｍ7）とを非導通状態とし、ビット線２１を浮遊状態とする。尚、第２の選択トランジスタＳＳＧもオフ状態とする。
【００２５】
そして、時刻ｔ0において、充電手段を構成するウエル回路３３からの制御パルスφWELLの電位を基準電位（例えば０ボルト）から電位ＶWにすることによってｐ型ウエル１１の電位をＶWとする。ウエル回路３３の作動は、時刻ｔ2まで継続される。ｐ型ウエル１１はダイオードＤを介してビット線２１に接続されている。また、ビット線２１は浮遊状態にある。従って、ダイオードＤの順方向導通電圧をＶON（例えば約０．７ボルト）とすれば、（ＶW−ＶON）＞０であれば、ダイオードＤが導通する。その結果、ウエル回路３３から基体であるｐ型ウエルを介してビット線２１に電荷が充電され、ビット線２１の電位Ｖbは（ＶW−ＶON）となり、時刻ｔ2まで保持される。
【００２６】
プログラムセットアップ時の時刻ｔ1においてデータセットがなされる。即ち、コラム回路から出力される電位Ｖdは、メモリ素子にデータを書き込まない場合には電位Ｖccとされ、メモリ素子にデータを書き込む場合には電位Ｖprog（例えば０ボルト）とされる。
【００２７】
プログラムセットアップ時の時刻ｔ2において、ウエル回路３３からの制御パルスφWELLの電位を基準電位（例えば、０ボルト）に戻す。その結果、ダイオードＤは非導通状態となる。そして、ビット線２１の電位が下降し、容量Ｃaを有するキャパシタＣ以外のビット線２１と結合する容量をＣbとしたとき、ビット線２１の電位Ｖpは以下のとおりとなる。尚、Ｖpが例えば約１０ボルトとなるように、不揮発性半導体メモリセルの構造や構成、印加すべき電位ＶWを設計すればよい。
Ｖp＝（ＶW−ＶON）Ｃa／（Ｃa＋Ｃb）
【００２８】
次いで、導通制御手段及び放電制御手段の作動に基づき、メモリ素子へのデータの書き込みを行う場合にはビット線に充電された電荷を放電する。即ち、図３に示すように、プログラムセットアップ時の時刻ｔ3において、スイッチ用トランジスタＴSに制御パルスφTSを印加し、スイッチ用トランジスタＴSをオン状態にする。その結果、ビット線２１に充電された電荷は放電され、ビット線２１の電位ＶbはＶdと等しくなる。即ち、Ｖprog（例えば０ボルト）となる。
【００２９】
一方、メモリ素子へのデータの書き込みを行わない場合には、ビット線２１に充電された電荷を放電しない状態とする。即ち、図４に示すように、スイッチ用トランジスタＴSをオフ状態のままとする。これによって、ビット線２１の電位ＶbはＶpに保持される。
【００３０】
次いで、プログラム時、時刻ｔ4において、第１の選択トランジスタＤＳＧに制御パルスφDSGを印加する。これによって、ビット線２１とメモリ素子（Ｍ0〜Ｍ7）とが導通する。メモリ素子へのデータの書き込みを行う場合には、ビット線２１の電位はＶprogとなっているので、ビット線２１を介してソース／ドレイン領域１２に所定の電位（Ｖprog）が印加される。一方、メモリ素子へのデータの書き込みを行わない場合には、ビット線２１の電位はＶpとなっているので、電荷の充電によるビット線２１の電位Ｖb（＝Ｖp）に基づく電位Ｖinhがソース／ドレイン領域１２に印加される。尚、メモリ素子のチャネル形成領域に結合した容量と比較して、キャパシタＣの容量が十分大きいので、電位ＶinhはＶpと略等しい。
【００３１】
そして、ワード線２０に制御パルス（φCG_AあるいはφCG_B）を印加する。即ち、ワード線２０の電位を所定の書き込み電位（Ｖpass若しくはＶpgm）とする。尚、Ｖpassを例えば約１０ボルト、Ｖpgmを例えば約２０ボルトとすればよい。選択メモリ素子を含むＮＡＮＤストリングにおいて、選択メモリ素子の制御ゲート１５とチャネル形成領域１３との間の電位差は、概ね、（Ｖpgm−Ｖprog）となり（例えば、約２０ボルト）、チャネル形成領域１３から浮遊ゲート１４への電子の注入が生じる。これによって、選択メモリ素子の閾値電圧は当初の負から正方向にシフトし、データが選択メモリ素子に書き込まれる。また、非選択メモリ素子の制御ゲート１５とチャネル形成領域１３との間の電位差は、概ね、（Ｖpass−Ｖprog）となり（例えば、約１０ボルト）、チャネル形成領域１３から浮遊ゲート１４への電子の注入は生じない。これによって、非選択メモリ素子の閾値電圧は当初のままを保持する。
【００３２】
一方、他のＮＡＮＤストリングにおいて、他の選択メモリ素子の制御ゲート１５とチャネル形成領域１３との間の電位差は、概ね、（Ｖpgm−Ｖp）となり（例えば、約１０ボルト）、また、他のＮＡＮＤストリングにおける非選択メモリ素子の制御ゲート１５とチャネル形成領域１３との間の電位差は、概ね、（Ｖpass−Ｖp）となる（例えば、約０ボルト）。その結果、チャネル形成領域１３から浮遊ゲート１４への電子の注入が生じない。これによって、他のＮＡＮＤストリングの全てのメモリ素子の閾値電圧は当初のままを保持する。
【００３３】
プログラム終了時（時刻ｔ5）、第１の選択トランジスタＤＳＧ及び各メモリ素子（Ｍ0〜Ｍ7）をオフ状態とする。
【００３４】
（ベリファイ）リードセットアップ時、ビット線２１の電位ＶbをＶprog（例えば、０ボルト）にリセットし、次いで、時刻ｔ6において、コラム回路３１からの出力電位ＶdをＶccとし、ビット線２１の全てを（Ｖcc−Ｖth）に充電する。ここで、Ｖthはメモリ素子の閾値電圧である。そして、（ベリファイ）リードの開始である時刻ｔ7において、第１の選択トランジスタＤＳＧ及び第２の選択トランジスタＳＳＧをオン状態とし、（ベリファイ）リードを行うべきメモリ素子に接続されたワード線にはＶrefを印加し、（ベリファイ）リードを行わないメモリ素子に接続されたワード線にはＶrを印加する。（ベリファイ）リードを行うべきメモリ素子は、その閾値電圧Ｖthとワード線２０に印加された電位Ｖrefとの関係によりオン状態あるいはオフ状態となる。そして、オン状態の場合にはビット線２１に充電された電荷がメモリ素子を介して放電され、ビット線２１の電位が低下する。一方、オフ状態の場合にはビット線２１に充電された電荷がメモリ素子を介して放電されず、ビット線２１の電位は保持される。従って、コラム回路３１への入力電位Ｖdは、（ベリファイ）リードを行うべきメモリ素子のオン／オフ状態に対応したビット線２１の電位を反映した値となる。この値をコラム回路３１で検出することによって、（ベリファイ）リードを行うべきメモリ素子のデータ保持状態を検知することができる。
【００３５】
以上の手順に基づき、不揮発性半導体メモリセルのデータ書き込み動作（プログラム動作）及び（ベリファイ）リード動作を行うことによって、データを書き込むべきメモリ素子の閾値を所望の値（Ｖref）に一致させるように制御することができ、また、データを書き込んではならないメモリ素子の閾値に変動が生じないように制御することができる。
【００３６】
実施の形態１においては、模式的な一部断面図を図１に示し、等価回路図を図５に示すように、ビット線とワード線との間に絶縁層１６が形成されており、ビット線２１、ワード線２０、及びビット線２１とワード線３０とで挟まれた絶縁層１６の部分からキャパシタＣ0〜Ｃ7が形成されている。ビット線２１への電荷の充電は、これらのキャパシタＣ0〜Ｃ7に基づき行われる。上述のキャパシタＣの容量Ｃaは、１本のビット線２１と複数のワード線２０と絶縁層１６とから構成されたキャパシタの容量の総和に等しい。充電手段によって基体を介してビット線２１に電荷を充電する際には、ワード線２０の電位を基準電位（例えば、０ボルト）としておけばよい。尚、かかる基準電位を変えることによって、ソース／ドレイン領域１２に印加される電位Ｖinhの値を所望の電位とすることができる。
【００３７】
切替手段を備えた昇圧回路の一例の回路図を図６に示す。昇圧回路は、例えば、キャパシタ、トランスファトランジスタから成るＮ段のステージ、それに入力される連続した相補的な２つのクロック、及びリミッタ回路から構成された公知の昇圧回路とすることができる。切替手段は、抵抗Ｒ0，ＲP，ＲE、スイッチ用トランジスタＴP，ＴE、及び演算増幅器から構成されており、演算増幅器の出力に応じて、入力クロックの周期制御を行う。メモリ素子からのデータの消去に際しては、スイッチ用トランジスタＴEに信号φEを入力し、スイッチ用トランジスタＴEをオン状態とする。一方、メモリ素子へのデータ書き込みに際して基体を介してビット線に電荷を充電するときには、スイッチ用トランジスタＴPに信号φPを入力し、スイッチ用トランジスタＴPをオン状態とする。これによって、昇圧回路の出力ＶOUTは、メモリ素子へのデータ書き込みに際して基体を介してビット線に電荷を充電するために基体に印加すべき電位ＶWと、メモリ素子からのデータの消去に際して基体に印加すべき電位とに切り換えられる。
【００３８】
（実施の形態２）
実施の形態２は、実施の形態１にて説明した本発明の不揮発性半導体メモリセルの変形である。実施の形態２の不揮発性半導体メモリセルが実施の形態１の不揮発性半導体メモリセルと相違する点は、模式的な一部断面図を図７に示し、等価回路図を図８に示すように、ビット線２１の上方に、例えばＳｉＯ2から成る第２の絶縁層１７を介して電極２５が形成されている点にある。電極２５はビット線２１と対向して平行に配設されており、例えば、金属配線材料から構成されている。そして、ビット線２１への電荷の充電は、ビット線２１、電極２５、及び第２の絶縁層１７によって形成されたキャパシタＣに基づき行われる。電極２５には、例えば０ボルトの基準電位を印加しておけばよい。あるいは又、かかる基準電位を変えることによって、ソース／ドレイン領域１２に印加される電位Ｖinhの値を所望の電位とすることができる。
【００３９】
不揮発性半導体メモリセルの構成に依っては、ビット線２１、電極２５、及び第２の絶縁層１７によってキャパシタＣが形成されるだけでなく、ビット線２１，ワード線２０、及びビット線２１とワード線３０とで挟まれた絶縁層１６の部分からキャパシタＣ0〜Ｃ7が形成されている構成とすることもできる。
【００４０】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性半導体メモリセルの構造、あるいは、印加すべき電位の値は例示であり、適宜変更することができる。発明の実施の形態においては、ダイオードＤを、ビット線と第１の選択トランジスタＤＳＧとを接続するためのコンタクト部２２の底部に位置するｐ型ウエル１１の表面領域に形成されたｎ+型不純物領域２３と、ｐ型ウエル１１とから成るｐｎ接合ダイオードから構成したが、このような形態に限定されない。例えば、ダイオードＤを、コンタクト部２２の底部以外に位置する基体（ｐ型半導体基板、若しくは、ｐ型ウエル）においてコンタクト部２２とは別個、独立して形成してもよいし、更には、メモリ素子が形成される基体とは異なるｐ型半導体基板やｐ型ウエルの領域に形成してもよい。また、ダイオードＤは、ｐｎ接合ダイオードに限定されない。ｐ型ウエル１１の表面領域に例えばシリサイド層を設けることによって形成されたショットキダイオードからダイオードＤを構成することもできる。あるいは又、ビット線２１を形成する際、通常、例えば、チタンシリサイドやＴｉＮから成るバリア層やグルーレイヤーを形成するが、かかるバリア層やグルーレイヤーをｐ型ウエル１１の表面にも形成する。これによって、ビット線２１の一部分（より具体的には、バリア層やグルーレイヤーの一部分）と共通である導電性領域をｐ型ウエル１１の表面領域に形成することもできる。
【００４１】
【発明の効果】
本発明によれば、コラム回路を高耐圧のトランジスタで構成する必要がない。従って、回路面積の縮小化を図ることができる。しかも、メモリ素子構造や、例えばＮＡＮＤストリングを構成する他のメモリ素子の閾値電圧に依存することなく、メモリ素子へのデータ書き込みに際してチャネル形成領域における電位を確実に制御することができ、良好なるディスターブ耐性を有する不揮発性半導体メモリセルを得ることが可能となる。
【図面の簡単な説明】
【図１】発明の実施の形態１に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図である。
【図２】本発明の不揮発性半導体メモリセルの原理的な等価回路図である。
【図３】本発明の不揮発性半導体メモリセルの動作タイミングを示す図である。
【図４】本発明の不揮発性半導体メモリセルの動作タイミングを示す図である。
【図５】発明の実施の形態１に係る本発明の不揮発性半導体メモリセルの等価回路図である。
【図６】切替手段を備えた昇圧回路の一例を示す回路図である。
【図７】発明の実施の形態２に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図である。
【図８】発明の実施の形態２に係る本発明の不揮発性半導体メモリセルの等価回路図である。
【符号の説明】
Ｍ0〜Ｍ7・・・メモリ素子、１０・・・ｐ型半導体基板、１１・・・ｐ型ウエル、１２・・・ソース／ドレイン領域、１３・・・チャネル形成領域、１４・・・浮遊ゲート、１５・・・制御ゲート、１６・・・絶縁層、１７・・・第２の絶縁層、２０・・・ワード線、２１・・・ビット線、２２・・・コンタクト部、２３・・・ｎ+型不純物領域、２４・・・ソース線、２５・・・電極、３０・・・ロウ回路、３１・・・コラム回路、３２・・・ソース回路、３３・・・ウエル回路、ＤＳＧ・・・第１の選択トランジスタ、ＳＳＧ・・・第２の選択トランジスタ、ＴS・・・スイッチ用トランジスタ、Ｄ・・・ダイオード、Ｃ，Ｃ0〜Ｃ7・・・キャパシタ
【図１】
0004403318.tif 000002
【図２】
0004403318.tif 000003
【図３】
0004403318.tif 000004
【図４】
0004403318.tif 000005
【図５】
0004403318.tif 000006
【図６】
0004403318.tif 000007
【図７】
0004403318.tif 000008
【図８】
0004403318.tif 000009