(57)【特許請求の範囲】
【請求項１】
第１のライン（ＣＬＫ）はクロック信号に専用であり、第２と第３のライン（ＳＤ，ＭＤ）はデータ信号又は制御信号に専用である、３ラインのバス接続を介した２つの電子的バス局間のデータのシリアル伝送のための方法であって、
（ｉ）送信局（ＳＬＡＶＥ）から受信局（ＭＡＳＴＥＲ）へ、前記第２のライン（ＳＤ）上で、第１の方向へ第１のエッジ信号を送信することによりデータ伝送を開始するステップと、
（ｉｉ）第１のエッジ信号に応答して、前記第１のエッジ信号の発生から第１の量の時間（Ｔｍ．ｓｙｎｃ）の経過後に、第３のライン（ＭＤ）をアイドル状態から活性化状態へ切換えるステップと、
（ｉｉｉ）第３のライン（ＭＤ）の活性化状態の発生から第２の量の時間（Ｔ１）の経過後に、前記第２と第１のライン（ＳＤ，ＣＬＫ）を介して同期データ伝送を開始するステップとを有する方法。
【請求項２】
第１の方向と反対の第２の方向のデータ伝送は、以下の、
（ｉ）前記第３のライン（ＭＤ）上で、送信局（ＭＡＳＴＥＲ）から受信局（ＳＬＡＶＥ）へ、第２のエッジ信号を送信するステップと、
（ｉｉ）第２のエッジ信号に応答して、前記第２のエッジ信号の発生から第３の量の時間（Ｔｓ．ｓｙｎｃ）の経過後に、第２のライン（ＳＤ）をアイドル状態から活性化状態へ切換えるステップと、
（ｉｉｉ）第２のライン（ＳＤ）の活性化状態の発生から第４の量の時間（Ｔ２）の経過後に、前記第２と第１のライン（ＭＤ，ＣＬＫ）を介して同期データ伝送を開始するステップにより行われる請求項１に記載の方法。
【請求項３】
前記同期データ伝送中に、予め定義された長さのデータワード、特に１６ビットデータワードが伝送される請求項１或は２に記載の方法。
【請求項４】
同期データ伝送は、間に中断がある２つの伝送フェーズに分割され、且つ、各フェーズでは、前記データワードの一部、特にデータワードのうちの８ビットが伝送される請求項３に記載の方法。
【請求項５】
第１の伝送フェーズの終了後に、第５の量の時間（Ｔ５）の後に第３又は第２のライン（ＭＤ，ＳＤ）がアイドル状態に戻され、且つ、第６の量の時間（Ｔ６）の経過の後に第２の伝送フェーズがその後開始される請求項４に記載の方法。
【請求項６】
特定の量の時間に関して、以下の、典型的な値と許容値が有効である請求項１乃至５のうちいずれか一項記載の方法。
【表１】
0004565459.tif 000003
【請求項７】
前記バス接続の３つのライン（ＣＬＫ，ＳＤ，ＭＤ）がバス局の対応する入力ランドに接続された、請求項１乃至６のうちいずれか一項記載の方法に使用するバス局であって、いずれの場合もデータ信号に専用の第２のライン（ＳＤ）又は第３のライン（ＭＤ）は、更に、バス局（ＭＡＳＴＥＲ，ＳＬＡＶＥ）の外部割り込み入力ランド（Ｅｘｔ  Ｉｎｔ）に接続されていることを特徴とするバス局。
【請求項８】
バス局（ＭＡＳＴＥＲ，ＳＬＡＶＥ）は、ディスクプレーヤ、チューナ、カセットプレーヤ、受信器、増幅器のような民生用電子機器の構成要素である請求項７記載のバス局。
【請求項９】
請求項７に記載のバス局を有する、特にディスクプレーヤ、チューナ、カセットプレーヤ、受信器、増幅器である装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの電子的バス局でデータをシリアル伝送する方法及び、前記方法で使用するバス局に関する。
【０００２】
【従来の技術】
民生電子製品は、しばしば、２つの部分に分けられる。これらはフロントエンドとバックエンドである。この種の構造を伴なう民生電子製品の例は、ＣＤプレーヤ（コンパクトディスク）、ＭＤプレーヤ（ミニディスク）、ＤＶＤプレーヤ（ディジタル多目的ディスク）のような全ての種類のディスクプレーヤと、ビデオＣＤプレーヤ、ＣＤレコーダ等のその全ての派生製品である。フロントエンドでは、ユーザ命令がキー入力又は遠隔制御装置を介して受信される。命令はバックエンド部に送られ、ここで、関連する制御動作を行うために実行される。フロントエンドとバックエンドを伴なう２つの部分の構造は、両部分が互いに独立して開発されることができるという優位点を有する。もちろん２つの部分の間のインターフェースは必要である。このインターフェースは、種々のアプリケーションで使用され得る。
【０００３】
２つの電子装置間のデータ交換に関する既知のインターフェースは、フィリップス社からの”ビデオ６００１ＤＳＡインターフェース７００３”である。それは、２つの電子的構成要素間のデータのシリアル伝送を行うシリアルバスインターフェースである。例によって、各電子装置内には、内部側で、内部アドレス、データ及び制御バスに接続され、外部側でシリアルバス接続のバスラインに接続されたインターフェース電子回路がある。３つのデータバスは、フィリップス社のＤＳＡバス記述に従ってシリアルデータ伝送をするために必要とされる。１つのラインはデータ信号に専用であり、第２のラインはＳＴＢそして第３のラインはＳＣＫに、制御のために予約されている。特にこれらのラインはハンドシェーク信号のために使用される。送信器が、あるデータを送信したい場合には、最初にデータを送信したいことを示すためにデータラインをクリアする。そして、受信器により設定されるＡＣＫラインがローレベルとなるのを待つ。この後に送信器はデータラインをハイレベルに設定しそして、同期開始の終了を知らせる、受信器からのＡＣＫラインがハイレベルとなるのを待つ。
【０００４】
この後に、送信器はＤＡＴＡラインを介して受信器へデータを送信する。データは各伝送フェーズ毎に１６ビットデータワードの単位で送信される。送信器は送信されるべきビットに従ってデータラインをセットする。ＤＡＴＡラインが安定になった時に、受信器にＤＡＴＡライン上の情報が有効であることを知らせるために、送信器はＳＴＢラインをクリアする。受信器は、ＳＴＢラインがロー状態であることを認識した後に、ＤＡＴＡラインを読みこむ。そして、受信器はＡＣＫラインをクリアし、受信器にビットが読まれたことを送信器に知らせる。送信器はＳＴＢラインをハイレベルに設定し、ＡＣＫラインがハイ状態になるのを待つ。ＡＣＫラインがハイになると、１つのデータビットが完全に伝送される。
【０００５】
【発明が解決しようとする課題】
上述のように、フィリップス社のＤＳＡバスプロトコルでは、データ伝送の各データビットが有効であると宣言され、そして、ＳＴＢとＡＣＫライン上のハンドシェーク信号で通知される。これは、バス伝送を比較的遅くする第１の理由である。更に、各１６ビットデータ伝送に対して、比較的長い同期開始処理が行われることを必要とする。これが、データ伝送レートを小さくする第２の理由である。
【０００６】
これらの不利な点認識したのち、本発明の目的は、バスラインの数を増加せずにより高いデータ伝送レートを達成できる、変更されたバスプロトコルを提供することである。
【０００７】
【課題を解決するための手段】
この目的は、独立請求項１に定義された解決方法で達成される。本発明に従った新たなバスプロトコルは、非同期と同期データ伝送の組み合わせに基づいている。データワードのビットは、送信器から受信器へ同期して伝送される。これは、各ビットの伝送に付随するハンドシェーク信号がないことを意味する。代わりに、送信器／受信器は、並行して専用のバスラインで伝送されるデータ伝送クロックを発生する。これにより、受信器に対するサンプリング点は、既知の同期シリアル伝送モードで良く知られるように、このクロック信号により予め定義される。この種の同期データ伝送で、非常に高速なデータ伝送レートが達成可能である。
【０００８】
バスプロトコルでは、マスタからスレーブへのデータ伝送はマスタに関するデータラインであるように構成されたバスライン上にエッジ信号を送信することにより通知されることが規定される。他のバスラインはマスタからスレーブへの伝送のための制御線であるように構成される。スレーブからマスタへのデータ伝送に関しては、異なるバスラインがスレーブのデータラインとして構成され、他のバスラインは、スレーブからマスタへの伝送のための制御線であるように構成される。クロック信号を担う専用のバスラインがある。これは、アプリケーションにより、マスタからスレーブへ及びその逆の、両伝送方向へ有効である。このバスラインの構成で、２つのバス局が同時点で同時にバスにアクセスしようとする場合のバスの競合が、繰返し伝送の必要なしに、伝送中に、簡単に解決することができる。
【０００９】
そのような場合には、両方の局に専用の開始エッジ信号が、異なるバスラインで伝送されることにより、マスタがこの競合に常に勝ち、そして、スレーブはマスタからの開始エッジ信号に関連する時間期間中に、その状態を受信モードへ変更するということが簡単に達成される。そして、マスタは、自身をスレーブにより活性化された制御ライン上のエッジ信号へ同期し、それにより、同期データ伝送が起こる。再構成が開始ビットの時間期間中に既に行われたということにより、同期、即ち、送信器／受信器内で発生されるクロック信号の正しい位相を選択することのための比較的短い固定の遅延時間を規定することが可能である。この時間期間後に、データラインとクロックラインを介したデータ伝送が開始される。
【００１０】
優位に、本発明の更なる実施例が、従属請求項に開示されている。
【００１１】
マスタからスレーブへの方向のデータ伝送は、請求項２を参照し、スレーブからマスタへのデータ伝送と同様な方法で簡単に行うことができる。
【００１２】
バス局に８ビットマイクロコントローラが使用された場合には、マスタからスレーブへの又はその逆の２つの部分での１６ビットデータワードの伝送は有利である。内部データバスは、８ビットのみであるので、１６ビットデータはメモリへ伝送されるのに２つの異なるバス周期を必要とする。他の優位点は、ある種のバイトハンドシェークは各バイトが正しく伝送されるのを確実にするという他の優位点がある。例えば、第１の伝送フェーズにエラーがが発生した場合には、データ伝送をすぐに中断することができ、これにより、データ伝送の高速な繰返しができる。
【００１３】
本発明に従った方法で使用するバス局に関しては、他のバス局から送られる開始エッジ信号に瞬時の反応を保証するために、データ入力に加えて外部割り込み入力へ、データ信号に専用のバスラインを接続することが有利である。これは、特にスレーブ局に関して優位である。そのようにすることにより、バスの競合は、伝送の中止と繰返しのための待ちの必要なしに、伝送中内で、即時に解決される。
【００１４】
【発明の実施の形態】
本発明に従ったバスプロトコルを２つの例により説明する。
【００１５】
最初にスレーブ装置からマスタ装置へのデータ伝送について説明する。図１は、データ伝送動作に関する３つのバスライン上の信号を示す。データ伝送前に、全ての３つのバスラインは、この例では”ハイ”状態であるアイドル状態に置かれる。もちろん、他の実施例ではアイドル状態は、それぞれ、バスライン上の”ロー”状態でそして、活性化状態は”ハイ”状態も良い。スレーブからマスタへのデータ伝送は、バスラインＳＤを介してスレーブからマスタにエッジ信号を送信することにより開始する。ここで、ＳＤは”スレーブデータ”を意味する。エッジ信号を送信するために、バスラインＳＤは活性化状態にされる。次に、同期のための時間期間Ｔｍ．ｓｙｎｃが続く。マスタ装置は、バスラインＳＤ上のエッジ信号を検出し、そして、それに従って反応する。特に、開始ビットの検出に応答して、受信モードになる。これは、次のデータ伝送期間中は受信モードにいることを意味し、そして、アプリケーションマイクロコントローラから伝送要求を受けてもバスにアクセスしない。マスタ装置で受信モードの準備が完了後、マスタ装置はバスラインＭＤをアイドルから活性化状態へ設定する。ここで、ＭＤはマスタデータを意味する。このように発生されたエッジ信号は、スレーブに対して、マスタが既に受信状態であることを知らせる。バスラインＭＤ上のエッジ信号の後に特徴的な時間期間Ｔ１があり、ここでは、マスタは、内部的に発生されたデータ伝送のためのフリーランのクロック信号の正しい位相を選択する。これは、フリーランクロック信号を入力として受信する制御可能な遅延線で行うことができるバスラインＭＤ上のエッジ信号は、基準として使用される。そのような制御可能な遅延線の例は、ＥＰ−Ａ−０３０３４９４に開示されている。この制御可能な遅延線の説明のために、特にこの文書を参照する。この実施例では、マスタがクロック信号を発生し、送信器であるスレーブは発生しない。従ってクロック信号は、受信器により供給される。
【００１６】
クロック信号は、時間Ｔ１の経過後に、正しい位相でデータラインＣＬＫ上に発生する。クロック信号の開始で、第１のデータビットＨ７がバスラインＳＤ上に設定される。各ビットは伝送されるクロックの立ち上りエッジでマスタ内で評価される。この動作は、第１の伝送フェーズのＨ７からＨ０の８ビットの各々で繰り返される。ビットＨ０の伝送後、第１の伝送フェーズはタイムアウト期間Ｔ５で終了する。バスラインＣＬＫは、この期間でアイドル状態に設定される。これは、マスタ装置に、データを８ビット受信シフトレジスタからメモリへ伝送するための時間を与える。
【００１７】
データ伝送動作の第２の伝送フェーズがバスラインＭＤの立ち上りエッジで開始する。このように、第２のフェーズに関しては、マスタ装置はバスラインＭＤにアイドル状態を設定する。このようにすることによって、マスタ装置は、スレーブ装置に、第２のデータバイトの受信の準備が完了したことを知らせる。バスラインＭＤ上の立ち上りエッジから時間期間Ｔ６の経過後に、クロック信号と第２の伝送フェーズの第１のビットがバスラインＣＬＫとＳＤ上に発生する。時間期間Ｔ６は、時間期間Ｔ１と比べて非常に短い時間期間とすることができる。この時間期間中に、フリーランクロック信号の再同期が、上述の制御可能な遅延線で行われる。
【００１８】
ビットＡ７からＡ０は、バスラインＳＤを介して、クロック信号と同期して伝送される。ビットの評価は、各場合に、クロック信号の立ち上りエッジで行われる。最後のビットＡ０の評価後に、データ伝送は停止され、そして、全てのデータラインはアイドル状態とされる。時間期間Ｔ７は、ビットＡ０の最後のホールド時間を示す。
【００１９】
図１は、正しく縮尺しておらず、それゆえに時間周期の継続時間は図１内で直接的には比較できないということに注意する。この目的のために、異なる時間期間の正確な値のテーブルを本説明で後に示す。
【００２０】
次に、マスタ装置からスレーブ装置へのデータ伝送について説明する。このために、図２を参照する。図１と同一の構成要素は、同一の参照記号を付す。図１との大きな差は、マスタからスレーブへのデータビットの伝送に対して、バスラインＭＤが使用され、そして、バスラインＳＤは伝送フェーズの指示と同期のために使用されることである。バスラインＣＬＫは、再び、マスタからスレーブへクロックを送るのに使用される。
【００２１】
その他の違いは、時間期間Ｔｓ．ｓｙｎｃは、時間期間Ｔｍ．ｓｙｎｃと異なる長さを有することである。時間期間Ｔｓ．ｓｙｎｃは、後に説明するが同時にマスタとスレーブの両装置が、バスラインにアクセスするときにバス競合を回避するために有利に、時間期間Ｔｍ．ｓｙｎｃよりも短く規定される。
【００２２】
図２内の時間期間Ｔ２は、対応する時間期間Ｔ１と僅かに異なる。しかし、他の実施例では、時間期間Ｔ１と同じでも良い。従って、この差は、本発明の説明のためには関連しない。
【００２３】
マスタからスレーブへのデータ伝送も、各フェーズ及び第１のフェーズの再同期後の８データビットの２つのフェーズで行われる。この目的のために、図１をの参照する。
【００２４】
次に、両方のバス局がバスアクセスのためのアービトレーション（仲裁）を行っている場合について更に詳細に説明する。２つのバス局があるだけなので、競合は比較的簡単に解決される。マスタは、バスアクセスの意思を、バスラインＭＤ上にエッジ信号を送ることにより示す。スレーブは、バスアクセスの意思を、バスラインＳＤ上にエッジ信号を送ることにより示す。マスタは、支配することが規定され、そして、それゆえに、アービトレーションフェーズに勝つ。これは、スレーブが、バスラインＳＤを介して開始ビットを送るときに、バスラインＭＤをモニタするということを規定することにより保証される。スレーブが、最小同期時間期間Ｔｍ．ｓｙｎｃ、Ｔｓ．ｓｙｎｃ（以下のテーブルの例では１０μｓｅｃ）中にバスラインＭＤ上の活性化状態を検出する場合には、データ伝送を中止し、そして、すぐに受信モードに再設定する。このタスクは、Ｔｓ．ｓｙｎｃ内で行われ、それによって、マスタからスレーブへのデータ伝送の中断は必要ない。従って、バスの競合は開始する時間期間Ｔｓ．ｓｙｎｃ内で解決される。
マスタは、スレーブ装置を支配し、そして、割り込まれないので、マスタは、この最小時間期間内でバスラインＳＤをモニタする必要がない。
【００２５】
時間期間Ｔｍ．ｓｙｎｃはＴｓ．ｓｙｎｃより長いという仕様は、バスの競合が解消する前にはスレーブ装置によりバスラインＭＤは駆動されないということを保証する。これは、バスラインの過負荷によるハードウェアの故障を避ける。
【００２６】
図３は、マスタからスレーブへの幾つかの連続するデータ伝送を示す。２つの伝送間にはタイムアウトがあることを示す。対応する時間期間は参照記号Ｔｔｉｍｅｏｕｔを有する。このタイムアウトは、受信器は最新の受信したデータをメモリに書きこみそして、次の伝送のために受信シフトレジスタがクリアされることを保証する。同様な動作が、送信器で行われることも必要である。ここで、伝送シフトレジスタはクリアされ、そして、次の８ビットデータワードが伝送シフトレジスタにロードされることを必要とする。もちろん、伝送シフトレジスタの再ローディングは、アプリケーションマイクロコントローラから伝送要求が既に受信されているときに、のみ行われる。マスタがデータの伝送を望まない場合には、伝送シフトレジスタの再ローディングは行われないが、しかし、受信シフトレジスタは、スレーブからマスタへの可能なデータ伝送の準備のためにクリアされることを必要とする。従って、伝送シフトレジスタは、スレーブのバスインターフェース装置内で受信された場合に、この時間期間にロードされることを必要とする。
【００２７】
他の実施例についての１つの可能な変更は、各バス局内で１つの８ビットレジスタのみを設けることである。ここでは、それぞれのシフトレジスタの出力は、受信モードから伝送モードへ又は、その逆の再構成中に１つのバスラインから他のバスラインへ切り替えられることが必要である。従って、対応する制御論理は実行されることを必要とする。
【００２８】
図４は、クロック信号に関するデータビット伝送のセットアップ時間とホールド時間を示す。
【００２９】
以下の表では、前述しそして図に示した種々の時間期間に関する典型的な値と許容値を示す。
【００３０】
【表２】
0004565459.tif 000002
時間期間Ｔｔｉｍｅｏｕｔに関しては、典型的な値と最大値に対するエントリーは与えられていない。これはアプリケーションに大きく依存しそして、ある値とすることが合理的でないためである。
【００３１】
図５では、どのようにマスタとスレーブ装置の入力／出力へ、３つのバスラインを接続することができるかを示す。この例では、バスラインＳＤは、スレーブ装置のＳＯピンとマスタ装置のＭＩピンにに接続される。バスラインＣＬＫはスレーブ装置のＳＣＬＫピンとマスタ装置のＭＣＬＫピンへ接続される。バスラインＭＤは、スレーブ装置のＳＩピンに接続され且つマスタ装置のＭＯピンに接続される。更に、バスラインＭＤは、スレーブ装置の外部割り込み入力Ｅｘｔ  Ｉｎｔに接続される。スレーブの外部割り込み入力を伴なうバスラインＭＤの接続は、バスラインＭＤ上の立下りエッジへのスレーブ装置の即時の応答が要求される、アービトレーションフェーズのために有利である。上述のようにマスタはアービトレーションフェーズで常に勝つので、そのような即時応答は、マスタ装置では要求されない。スレーブの外部割り込み入力とバスラインＭＤの接続は、代わりとして、スレーブ装置の内部でなされ得る。好ましい実施例では、図５に示すように、バスラインは単一方向であるが、しかし、バスラインＣＬＫは、開発エンジニアの嗜好により変更することもできる。図示された場合では、クロック信号ＣＬＫはマスタから独占的に両方向に対して設けられる。しかし、これは、アプリケーションに依存し、そして、スレーブからマスタでも良い。
【００３２】
図６では、どのようにマスタとスレーブ装置の入力へ、３つのバスラインを接続することができるかを示す。この実施例では、バスラインＳＤは更に、ラインＳＤ上のエッジ信号の高速な応答のために、マスタの外部割り込み入力Ｅｘｔ  Ｉｎｔへ接続される。
【００３３】
代わりの実施例では、バスラインは双方向でも良い。
【００３４】
新たなバスプロトコルで、２つの電子的構成要素間のデータ伝送は、非常に高速に、３つのバスラインを介して両方向になされることができる。上述の例では、１ｍｓ以下で１６ビットデータ伝送が行われる。もちろん上述の表内にある値は、更に高速なデータ伝送が可能なように、実施に対応して変更を受け得る。
【００３５】
【発明の効果】
本発明によって、バスラインの数を増加せずにより高いデータ伝送レートを達成できる、変更されたバスプロトコルを提供できる。
【図面の簡単な説明】
【図１】スレーブからマスタへのデータの伝送の信号を示す図である。
【図２】マスタからスレーブへのデータの伝送の信号を示す図である。
【図３】マスタからスレーブへの幾つかのデータ伝送を示す信号図である。
【図４】データビットの伝送のためのセットアップ時間とホールド時間機関を示す信号図である。
【図５】どのようにマスタとスレーブ装置の入力へバスラインを接続するかについての第１の例を示す図である。
【図６】どのようにマスタとスレーブ装置の入力へバスラインを接続するかについての第２の例を示す図である。
【符号の説明】
ＳＤ  スレーブデータ
ＭＤ  マスタデータ
ＣＬＫ  バスライン
【図１】
0004565459.tif 000004
【図２】
0004565459.tif 000005
【図３】
0004565459.tif 000006
【図４】
0004565459.tif 000007
【図５】
0004565459.tif 000008
【図６】
0004565459.tif 000009