(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された主トランジスタ（１０）を高速サージから保護する保護装置において、
前記主トランジスタの制御端子に直接にカソードが接続された逆流阻止用ツェナーダイオード（５０）と、
このツェナーダイオードのアノード及び前記主トランジスタの入力端子にそれぞれ接続された出力端子及び入力端子を備える保護用トランジスタ（４１）と、
この保護用トランジスタの制御端子と前記主トランジスタの入力端子との間に接続されて前記高速サージに基づき生ずる初期サージ電流を前記保護用トランジスタの制御端子に流入させる保護用コンデンサ（４２）とを備えて、
前記保護用トランジスタは、前記初期サージ電流の流入によりオンしたとき、前記高速サージに基づき前記初期サージ電流に後続して生ずる次期サージ電流を前記逆流阻止用ツェナーダイオードを通して前記主トランジスタの制御端子に流入させ、
前記主トランジスタは、前記次期サージ電流の流入によりオンしたとき、前記高速サージに基づき前記次期サージ電流に後続して生ずる最終サージ電流を流すようにした半導体装置のための保護装置であって、
前記保護用トランジスタに対して並列に接続されるものであって、カソードが前記主トランジスタの前記入力端子に接続され、アノードが前記逆流阻止用ツェナーダイオードのアノードに接続される保護用ツェナーダイオード（８１）を備え、
前記主トランジスタはその入力端子に接続された負荷への電流供給を制御するものであり、前記負荷は通電を遮断された際に負荷サージを発生させるものであり、前記高速サージは静電放電によって生ずるものであり、前記負荷サージは前記高速サージであるに比べてその周波数が小さいものであって、この負荷サージに対して前記保護用ツェナーダイオードは前記保護用トランジスタが前記保護用コンデンサによってオンするより先にブレイクダウンし、前記主トランジスタをオンさせるものであることを特徴とする半導体装置のための保護装置。
【請求項２】
前記高速サージはその周波数がＧＨｚのレンジであり、前記負荷サージはその周波数がｋＨｚのレンジであることを特徴とする請求項１に記載の半導体装置のための保護装置。
【請求項３】
前記逆流阻止用ツェナーダイオードを介して前記次期サージ電流が前記主トランジスタの制御端子に流入するまでの動作抵抗をＲｈとし、前記主トランジスタを駆動するための駆動回路からの経路に配置された駆動抵抗をＲｄとしたとき、Ｒｄ＞Ｒｈの関係があることを特徴とする請求項１に記載の半導体装置のための保護装置。
【請求項４】
前記逆流阻止用ツェナーダイオードを介して前記負荷サージ電流が前記主トランジスタの制御端子に流入するまでの動作抵抗をＲｈとし、前記主トランジスタを駆動するための駆動回路からの経路に配置された駆動抵抗をＲｄとしたとき、Ｒｄ＞Ｒｈの関係があることを特徴とする請求項１に記載の半導体装置のための保護装置。
【請求項５】
半導体基板に形成された主トランジスタ（１０）を高速サージから保護する保護装置において、
前記主トランジスタの制御端子に直接にエミッタが接続され、前記主トランジスタの入力端子にコレクタが接続されたバイポーラトランジスタ（４６Ａ、４６Ｂ）と、
このバイポーラトランジスタのベースと前記主トランジスタの入力端子との間に接続されて前記高速サージに基づき生ずる初期サージ電流を前記バイポーラトランジスタのベースに流入させる保護用コンデンサ（４２）またはツェナーダイオード回路（４７ａ、４７ｂ、４８）とを備えて、
前記バイポーラトランジスタは、前記初期サージ電流の流入によりオンしたとき、前記高速サージに基づき前記初期サージ電流に後続して生ずる次期サージ電流を前記主トランジスタの制御端子に流入させ、
前記主トランジスタは、前記次期サージ電流の流入によりオンしたとき、前記高速サージに基づき前記次期サージ電流に後続して生ずる最終サージ電流を流すようにしたことを特徴とする半導体装置のための保護装置。
【請求項６】
前記保護用コンデンサまたはツェナーダイオード回路と前記バイポーラトランジスタとの間に接続され、前記初期サージ電流を増幅して前記バイポーラトランジスタのベースに流入する補助保護用トランジスタ（４７Ａ)を備えることを特徴とする請求項５に記載の半導体装置のための保護装置。
【請求項７】
前記主トランジスタはＭＯＳＦＥＴであり、前記補助保護用トランジスタはバイポーラトランジスタであることを特徴とする請求項６に記載の半導体装置のための保護装置。
【請求項８】
半導体基板に形成された主トランジスタ（１０）を高速サージから保護する保護装置において、
前記主トランジスタの制御端子に直接にエミッタが接続され、前記主トランジスタの入力端子にコレクタが接続されたバイポーラトランジスタ（６３）と、
このバイポーラトランジスタのベース及び前記主トランジスタの入力端子にそれぞれ接続されたアノード及びカソードを有する保護用ツェナーダイオード（６１）と、
この保護用ツェナーダイオードに並列接続されて前記高速サージに基づき生ずる初期サージ電流を前記バイポーラトランジスタのベースに流入させる保護用コンデンサ（６２ｂ）とを備えて、
前記保護用ツェナーダイオードは、前記高速サージに基づき前記初期サージ電流に後続して生ずる次期サージ電流を前記バイポーラトランジスタのベースに流入させ、
前記バイポーラトランジスタは、前記初期サージ電流の流入によりオンしたとき、前記次期サージ電流を前記主トランジスタの制御端子に流入させ、
前記主トランジスタは、前記次期サージ電流の流入によりオンしたとき、前記高速サージに基づき前記次期サージ電流に後続して生ずる最終サージ電流を流すようにしたことを特徴とする半導体装置のための保護装置。
【請求項９】
半導体基板に形成されて主トランジスタ（１０）を高速サージから保護する保護装置において、
前記主トランジスタの制御端子に接続されたカソードを有する逆流阻止用ツェナーダイオード（５０）と、
この逆流阻止用ツェナーダイオードのアノード及び前記主トランジスタの入力端子にそれぞれ接続されたアノード及びカソードを有する保護用ツェナーダイオード（６１）と、
この保護用ツェナーダイオードに並列接続されて前記高速サージに基づき生ずる初期サージ電流を前記逆流阻止用ツェナーダイオードを通して前記主トランジスタの制御端子に流入させる保護用コンデンサ（６２ｂ）とを備えて、
前記保護用ツェナーダイオードは、前記高速サージに基づき前記初期サージ電流に後続して生ずる次期サージ電流を前記逆流阻止用ツェナーダイオードを通して前記主トランジスタの制御端子に流入させ、
前記主トランジスタは、前記初期サージ電流及び次期サージ電流の流入によりオンしたとき、前記高速サージに基づき前記次期サージ電流に後続して生ずる最終サージ電流を流すようにした半導体装置のための保護装置であって、
前記保護用コンデンサと並列接続された前記保護用ツェナーダイオードのカソードと前記保護用コンデンサとが前記主トランジスタの入力端子に直接接続されていることを特徴とする半導体装置のための保護装置。
【請求項１０】
半導体基板に形成された主トランジスタ（１０）を高速サージから保護する保護装置において、
前記主トランジスタの制御端子に直接にカソードが接続された逆流阻止用ツェナーダイオード（５０）と、
このツェナーダイオードのアノード及び前記主トランジスタの入力端子にそれぞれ接続された出力端子及び入力端子を備える保護用トランジスタ（４１）と、
この保護用トランジスタの制御端子と前記主トランジスタの入力端子との間に接続されて前記高速サージに基づき生ずる初期サージ電流を前記保護用トランジスタの制御端子に流入させる保護用コンデンサ（４２）とを備えて、
前記保護用トランジスタは、前記初期サージ電流の流入によりオンしたとき、前記高速サージに基づき前記初期サージ電流に後続して生ずる次期サージ電流を前記逆流阻止用ツェナーダイオードを通して前記主トランジスタの制御端子に流入させ、
前記主トランジスタは、前記次期サージ電流の流入によりオンしたとき、前記高速サージに基づき前記次期サージ電流に後続して生ずる最終サージ電流を流すようにした半導体装置のための保護装置であって、
前記逆流阻止用ツェナーダイオードを介して前記次期サージ電流が前記主トランジスタの制御端子に流入するまでの動作抵抗をＲｈとし、前記主トランジスタを駆動するための駆動回路からの経路に配置された駆動抵抗をＲｄとしたとき、Ｒｄ＞Ｒｈの関係があることを特徴とする半導体装置のための保護装置。
【請求項１１】
前記主トランジスタは前記半導体基板上に単一セルを複数個有するセル領域として形成されるものであり、前記主トランジスタの前記制御端子は前記複数個の単一セル毎の共通の端子として形成されているものであり、当該端子は前記セル領域外に引き出され、
当該セル領域外においてこのセル領域を囲うように前記半導体基板の表面に形成された信号印加用電極に接続されるものであって、
当該信号印加用電極は、前記逆流阻止用ツェナーダイオードのカソードが接続され、前記カソードから前記信号印加用電極までの配線幅よりも広い配線幅となっていることを特徴とする請求項１０に記載の半導体装置のための保護装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置を高速サージから保護する保護機能を備えた半導体装置のための保護装置に関するものである。
【０００２】
【従来の技術】
従来、半導体装置においては、例えば、図２２にて示すようなものがある。この半導体装置の保護装置では、誘導性負荷１からのサージ電圧に対するサージ耐量を向上させるために、複数のクランプ用ツェナーダイオードの直列回路３が、二重拡散ＭＯＳ型（以下、ＤＭＯＳ型という）の電界効果形トランジスタ２のドレイン及びゲート間に配置されている。
【０００３】
これにより、半導体装置に誘導性負荷１からサージ電圧が印加された場合に、直列回路３の各ツェナーダイオードを電界効果トランジスタ２よりも低い電圧でブレークさせることで、このトランジスタ２のゲートに電荷を注入して当該トランジスタ２をオンし、上記サージ電圧に基づくサージ電流をトランジスタ２を通して流すようにしている。以下、本明細書において、電界効果トランジスタはＦＥＴという。
【０００４】
ここで、ＦＥＴ２の動作抵抗は正の温度係数をもつため、電流集中が起こりにくい。従って、ＦＥＴ２の内部ブレークが起きず、当該ＦＥＴ２の寄生トランジスタ２ａは動作しない。よって、半導体装置に対するサージ耐量を向上させることができる。
【０００５】
【発明が解決しようとする課題】
ところで、上記半導体装置において、直列回路３の各ツェナーダイオードは、ボロン、リン等を交互にドープした多重のポリシリコンツェナーダイオードであったり、パワーＩＣの内部にベース・エミッタ層を拡散させて作ったツェナーダイオードを多重にしたダイオードであったりする。
【０００６】
このため、チップサイズが大きくならないため、ツェナーダイオードのサイズは、一般に、ＦＥＴ２に比べて、非常に小さいものである。
【０００７】
従って、直列回路３の全ツェナーダイオードの内部抵抗は、通常、約１ｋΩと大きく、かつ、電流を流すためには各ツェナーダイオードのブレーク電圧（通常、ＦＥＴ２の耐圧よりも１０Ｖ程低い電圧）を維持しなければならないため、ＦＥＴ２のゲートに十分なバイアスをかけることができない。よって、ＦＥＴ２のオン動作で流せる電流量が少なく、静電放電（以下、ＥＳＤという）等の高速で大電流のサージに対する耐量はあまり改善されないという不具合がある。
【０００８】
これに対しては、特開平８−６４８１２号公報にて示すような半導体装置が提案されている（図２３参照）。
【０００９】
この半導体装置においては、図２２の誘導性負荷１とＦＥＴ２のゲートとの間に、保護回路４、逆流防止用ツェナーダイオード５及び抵抗６が接続された構成となっている。
【００１０】
保護回路４は、ＤＭＯＳ型ＦＥＴ４ａを備えており、このＦＥＴ４ａは、そのドレインにて、ＦＥＴ２のドレインに接続され、そのソースにて、ツェナーダイオード５及び抵抗６を介しＦＥＴ２のゲートに接続されている。
【００１１】
また、保護回路４は、コンデンサー４ｂを備えており、このコンデンサー４ｂは、ＦＥＴ４ａのゲート・ドレイン間に接続されている。また、このコンデンサー４ｂには、複数のクランプ用ツェナーダイオードを直列接続してなる直列回路４ｃが並列接続されている。
【００１２】
上記公報の半導体装置では、誘導性負荷１からのサージ電圧が保護回路４に印加されると、サージ電流が、初期的には、コンデンサ４ｂを通りＦＥＴ４ａのゲートに流入してこのＦＥＴ４ａをオンさせる。
【００１３】
これに伴い、誘導性負荷１からのサージ電圧に基づくサージ電流が、ＦＥＴ４ａ、ツェナーダイオード５及び抵抗６を通りＦＥＴ２のゲートに流入してこのＦＥＴ２をオンさせる。このため、誘導性負荷１からのサージ電流がＦＥＴ２を通り流れる。
【００１４】
しかし、上記サージ電圧が、ＥＳＤのような高速大電流を生ずるサージ（１０ｎｓｅｃ程度の動作時間、１６０Ａ程度のピーク電流、１５０Ω、１５０ｐＦ、２５ｋＶ放電）の場合、ＦＥＴ４ａをオンさせて、ＦＥＴ２のゲートを瞬時（例えば、１ｎｓｅｃ以内）に高い電圧（例えば、ＦＥＴ２のしきい値の１０倍の電圧）に充電して、ＦＥＴ２のオン動作によりサージ電流を流す必要がある。
【００１５】
このため、上述のごとく、抵抗６がツェナーダイオード５とＦＥＴ２のゲートとの間に接続されていると、ＦＥＴ２のゲートに対する充電電流が抵抗６により絞られてしまい、ＦＥＴ２のゲートを瞬時にかつ十分に充電することができない。
【００１６】
従って、ＦＥＴ２の内部ダイオードがアバランシェブレークを引き起こし、最悪の場合、ＦＥＴ２の寄生のバイポーラトランジスタが動作して電流集中による永久破壊を引き起こし易くなる。その結果、ＦＥＴ２のＥＳＤ耐量、ひいては半導体装置のＥＳＤ耐量が低下するという不具合を招く。
【００１７】
そこで、本発明は、以上のようなことに対処するため、ＥＳＤのような高速サージに対しても十分に耐え得るような保護機能を備えた半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題の解決にあたり、請求項１〜４、１０、１１に記載の発明では、半導体基板に形成された主トランジスタ（１０）を高速サージから保護する保護装置が、主トランジスタの制御端子に直接にカソードが接続された逆流阻止用ツェナーダイオード（５０）と、このツェナーダイオードのアノード及び主トランジスタの入力端子にそれぞれ接続された出力端子及び入力端子を備える保護用トランジスタ（４１）と、この保護用トランジスタの制御端子と主トランジスタの入力端子との間に接続されて高速サージに基づき生ずる初期サージ電流を保護用トランジスタの制御端子に流入させる保護用コンデンサ（４２）とを備える。
【００１９】
保護用トランジスタは、初期サージ電流の流入によりオンしたとき、高速サージに基づき初期サージ電流に後続して生ずる次期サージ電流を逆流阻止用ツェナーダイオードを通して主トランジスタの制御端子に流入させ、
主トランジスタは、次期サージ電流の流入によりオンしたとき、高速サージに基づき次期サージ電流に後続して生ずる最終サージ電流を流す。
【００２０】
これによれば、保護用トランジスタと主トランジスタとの間には、抵抗が接続されておらず、内部抵抗値の非常に小さい逆流阻止用ツェナーダイオードのみが接続されているから、保護用トランジスタを流れる次期サージ電流は、何ら絞られることなく、逆流阻止用ツェナーダイオードを通り主トランジスタの制御端子に流入する。
【００２１】
これにより、主トランジスタの制御端子には、次期サージ電流が充電電流として瞬時にかつ十分に流入する。従って、主トランジスタは、瞬時にオンし、寄生素子を構成するダイオードのアバランシェブレークを引き起こしたり、寄生素子を構成するトランジスタの動作をもたらすことなく、上記最終サージ電流を駆動用トランジスタを通して流すことができる。よって、半導体装置のＥＳＤ耐量を十分に確保できる。
【００２２】
請求項５〜８に記載の発明では、上記したような逆流阻止用ツェナーダイオード（５０）を用いずに、バイポーラトランジスタ（４６Ａ、４６Ｂ、６３）を用いた構成としたことを特徴としている。
【００４０】
また、請求項９に記載の発明では、半導体基板に形成されて主トランジスタ（１０）を高速サージから保護する保護装置が、主トランジスタの制御端子に接続されたカソードを有する逆流阻止用ツェナーダイオード（５０）と、この逆流阻止用ツェナーダイオードのアノード及び主トランジスタの入力端子にそれぞれ接続されたアノード及びカソードを有する保護用ツェナーダイオード（６１）と、この保護用ツェナーダイオードに並列接続されて高速サージに基づき生ずる初期サージ電流を逆流阻止用ツェナーダイオードを通して主トランジスタの制御端子に流入させる保護用コンデンサ（６２ｂ）とを備え、保護用コンデンサと並列接続された保護用ツェナーダイオードのカソードと前記保護用コンデンサとが主トランジスタの入力端子に直接接続されている。
【００４１】
そして、保護用ツェナーダイオードは、高速サージに基づき初期サージ電流に後続して生ずる次期サージ電流を逆流阻止用ツェナーダイオードを通して主トランジスタの制御端子に流入させ、
主トランジスタは、初期サージ電流及び次期サージ電流の流入によりオンしたとき、高速サージに基づき次期サージ電流に後続して生ずる最終サージ電流を流す。
【００４２】
これによれば、初期サージ電流が保護用コンデンサ及び逆流阻止用ツェナーダイオードを通り主トランジスタの制御端子に流入し、ついで、次期サージ電流が保護用ツェナーダイオード及び逆流阻止用ツェナーダイオードを通り主トランジスタの制御端子に流入する。
【００４３】
ここで、保護用ツェナーダイオードのアノードと主トランジスタの制御端子との間には、抵抗が接続されておらず、内部抵抗値の非常に小さい逆流阻止用ツェナーダイオードのみが接続されている。
【００４４】
従って、初期サージ電流及び次期サージ電流は、何ら絞られることなく、逆流阻止用ツェナーダイオードを通り主トランジスタの制御端子に順次充電電流として瞬時にかつ十分に流入する。
【００４５】
よって、主トランジスタは瞬時にオンし、寄生素子であるダイオードのアバランシェブレークや寄生素子であるトランジスタの動作を招くことなく最終サージ電流を流せる。その結果、半導体装置のＥＳＤ耐量の向上につながる。
【００４９】
また、請求項１に記載の発明によれば、保護用トランジスタに対して並列に接続されるものであって、アノードが主トランジスタの上記入力端子に接続され、カソードがツェナーダイオードのカソードに接続される保護用ツェナーダイオードを備え、主トランジスタはその入力端子に接続された負荷への電流供給を制御するものであり、負荷は通電を遮断された際に負荷サージを発生させるものであり、高速サージは静電放電によって生ずるものであり、負荷サージは高速サージであるに比べてその周波数が小さいものであって、この負荷サージに対して保護用ツェナーダイオードは保護用トランジスタが保護用コンデンサによってオンするより先にブレイクダウンし、主トランジスタをオンさせるものである。
【００５０】
このように、高速サージに比べて周波数の小さい負荷サージによりブレイクダウンし、主トランジスタをオンさせるようにしているので、高速サージだけでなく負荷サージにおいても主トランジスタを保護できる。
【００５１】
また、請求項２に記載の発明のように、高速サージはその周波数がＧＨｚのレンジであり、負荷サージはその周波数がｋＨｚのレンジであってもよい。
【００５２】
また、請求項３、１０に記載の発明によれば、逆流阻止用ツェナーダイオードを介して次期サージ電流が主トランジスタの制御端子に流入するまでの動作抵抗をＲｈとし、主トランジスタを駆動するための駆動回路からの経路に配置された駆動抵抗をＲｄとしたとき、Ｒｄ＞Ｒｈの関係がある。
【００５３】
これにより、ＥＳＤ印加時に確実に主ＦＥＴを動作させるために必要とされる駆動抵抗での電圧降下が主ＦＥＴのしきい値電圧よりも十分に高い電圧となる。
【００５４】
また、請求項４に記載の発明によれば、逆流阻止用ツェナーダイオードを介して負荷サージ電流が主トランジスタの制御端子に流入するまでの動作抵抗をＲｈとし、主トランジスタを駆動するための駆動回路からの経路に配置された駆動抵抗をＲｄとしたとき、Ｒｄ＞Ｒｈの関係がある。
【００５５】
これにより、負荷サージ印加時に確実に主ＦＥＴを動作させるために必要とされる駆動抵抗での電圧降下が主ＦＥＴのしきい値電圧よりも十分に高い電圧となる。
【００５６】
また、請求項１１に記載の発明によれば、主トランジスタは半導体基板上に単一セルを複数個有するセル領域として形成されるものであり、主トランジスタの上記制御端子は複数個の単一セル毎の共通の端子として形成されているものであり、当該端子はセル領域外に引き出され、当該セル領域外においてこのセル領域を囲うように半導体基板の表面に形成された信号印加用電極に接続されるものであって、当該信号印加用電極は、逆流阻止用ツェナーダイオードのカソードが接続され、カソードから信号印加用電極までの配線幅よりも広い配線幅となっている。
【００５８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００５９】
【発明の実施の形態】
以下、本発明の各実施形態を図面に基づいて説明する。
【００６０】
（第１実施形態）
図１は、本発明が適用された半導体装置の第１実施形態を示している。
【００６１】
当該半導体装置は、横型ＤＭＯＳ（以下、ＬＤＭＯＳという）の負荷駆動用ＦＥＴ１０を備えており、このＦＥＴ１０は、そのドレインにて、負荷２０に接続されている。
【００６２】
また、ＦＥＴ１０は、そのゲートにて、ゲート駆動回路３０からツェナーダイオード３１、抵抗３２（約１ｋΩの抵抗値を有する）及びツェナーダイオード直列回路３３を介しパルス電圧を印加されてスイッチング作動するようになっている。なお、ＦＥＴ１０は、以下、主ＦＥＴ１０という。
【００６３】
ここで、主ＦＥＴ１０は、図１にて示すごとく、内部ダイオード１１、内部抵抗１２及び寄生トランジスタ１３を形成してなる。なお、負荷２０の端子からは、ＥＳＤ等のサージが半導体装置に印加される。
【００６４】
また、ツェナーダイオード直列回路３３の各ツェナーダイオードは、ｎｐｎ型トランジスタのベース・エミッタにより構成されており、これらツェナーダイオードの耐圧は約８Ｖである。また、当該ツェナーダイオードの数は、主ＦＥＴ１０のゲート酸化膜の絶縁耐圧以下になるように３個となっている。また、ツェナーダイオード３１は、ゲート駆動回路３０のパルス電圧を動作電圧にクランプする役割を果たすもので、このツェナーダイオード３１の耐圧は、主ＦＥＴ１０のゲート駆動電圧（約８Ｖ）に設定されている。
【００６５】
また、半導体装置は、保護装置として、主ＦＥＴ１０のゲートとドレインとの間に接続した保護回路４０及び逆流防止用ツェナーダイオード５０を備えている。
【００６６】
保護回路４０は、保護用ＭＯＳＦＥＴ４１を備えており、このＦＥＴ４１は、そのドレインにて、主ＦＥＴ１０のドレインに接続されている。また、当該ＦＥＴ４１のソースは、ツェナーダイオード５０を介して主ＦＥＴ１０のゲートに接続されている。なお、ＦＥＴ４１も主ＦＥＴ１０と同様に内部ダイオード、内部抵抗及び寄生トランジスタを形成してなる。また、ＦＥＴ４１は、以下、補助ＦＥＴ４１という。
【００６７】
また、保護回路４０は、補助ＦＥＴ４１のゲートとドレインとの間に接続したコンデンサ４２と、このコンデンサ４２に並列接続したツェナーダイオード直列回路４３（複数のツェナーダイオードの直列回路からなる）とを備えている。なお、コンデンサ４２は、シリコン基板上に形成された酸化膜を用いて形成されている。
【００６８】
ここで、コンデンサ４２は、負荷２０からＥＳＤを印加されて、当該ＥＳＤに基づき生ずる初期サージ電流を流入させ、補助ＦＥＴ４１はＥＳＤに基づき初期サージ電流に後続して生ずる次期サージ電流を流入させ、ツェナーダイオード直列回路４３は、負荷２０のサージに含まれるＥＳＤよりも遅いサージ電流を流入させる役割をそれぞれ果たす。なお、図１にて符号４４は、補助ＦＥＴ４１をオフするためのプルダウン抵抗を示す。
【００６９】
ツェナーダイオード５０は、そのアノードにて、補助ＦＥＴ４１のソースに接続されており、このツェナーダイオード５０のカソードは、主ＦＥＴ１０のゲートに接続されている。このツェナーダイオード５０は、主ＦＥＴ１０がオンしたときの逆流防止用としての役割を果たすもので、このツェナーダイオード５０の耐圧は、主ＦＥＴ１０のゲート駆動電圧（約８Ｖ）以上に設定されている。なお、図１にて、符号３４は、接地ラインからのサージを防止するツェナーダイオード（耐圧１００Ｖ程度を有する）を示す。
【００７０】
このように構成した本第１実施形態においては、負荷２０から半導体装置にＥＳＤが印加されると、このＥＳＤに基づく初期サージ電流がコンデンサ４２を通り補助ＦＥＴ４１のゲートに流入する。なお、この補助ＦＥＴ４１の面積は主ＦＥＴ１０の面積よりも小さく、補助ＦＥＴ４１のゲートの入力容量は小さくしてあるから、この補助ＦＥＴ４１は短時間でオンする。これにより、当該補助ＦＥＴ４１のドレイン・ソース間が低い抵抗で導通した状態となる。
【００７１】
これに伴い、ＥＳＤに基づく次期サージ電流が当該補助ＦＥＴ４１を通り主ＦＥＴ１０のゲートにツェナーダイオード５０を通り流入する。
【００７２】
ここで、本第１実施形態では、補助ＦＥＴ４１のソースと主ＦＥＴ１０のゲートとの間には、抵抗が接続されておらず、ツェナーダイオード５０のみが接続されている。しかも、このツェナーダイオード５０の内部抵抗値は非常に小さい。
【００７３】
従って、補助ＦＥＴ４１を流れる次期サージ電流は、何ら絞られることなく、ツェナーダイオード５０を通り主ＦＥＴ１０のゲートに流入する。このことは、主ＦＥＴ１０のゲートには、上記次期サージ電流が充電電流として瞬時にかつ十分に流入することを意味する。
【００７４】
これにより、主ＦＥＴ１０は、瞬時にオンし、内部ダイオード１１のアバランシェブレークを引き起こしたり、内部トランジスタ１３の動作をもたらすことなく、ＥＳＤに基づいて上記次期サージ電流に後続して生ずる最終サージ電流を流入させる。
【００７５】
その結果、当該半導体装置のＥＳＤ耐量を十分に確保できる。
【００７６】
また、本第１実施形態においては、コンデンサ４２が、上述のごとく、補助ＦＥＴ４１のドレイン・ゲート間に接続されている。このため、補助ＦＥＴ４１のドレインに上記次期サージ電流が流れ込む場合、当該次期サージ電流の一部が補助ＦＥＴ４１のゲートにコンデンサ４２を通り流入する。ここで、特に、ＥＳＤのように高速（数ｎ秒程度）のサージに対しては、コンデンサ４２のインピーダンスが低くなるため、より多くの電流を当該コンデンサ４２を通して流すことができる。
【００７７】
そして、補助ＦＥＴ４１のゲートが充電されしきい値以上になれば、当該補助ＦＥＴ４１は動作状態に入りより多くのサージ電流を流すことができる。また、一般に、コンデンサの方が、従来のツェナーダイオードに比べ、同一サイズでみたとき、インピーダンスを小さく設計できるので、ＥＳＤサージ耐量を従来よりも向上できる。
【００７８】
また、従来のように保護回路にツェナーダイオードを用いる場合には、ＥＳＤサージの印加に対して、ツェナーダイオードを補助ＦＥＴ４１よりも早くブレークさせ主ＦＥＴ１０のゲート電圧を十分に上昇するため、ツェナーダイオードの耐圧を補助ＦＥＴ４１の耐圧よりもかなり低い値に設定する必要があるため、主ＦＥＴ１０の実質的な耐圧の低下を招くことになるが、本第１実施形態のようにコンデンサ４２を用いる保護回路では、そのような補助ＦＥＴ４１の耐圧の低下を招くことがない。
【００７９】
ちなみに、本第１実施形態における半導体装置においてＥＳＤ波形及び図１に示す保護回路の動作時期を示すと、図２（ａ）のようになる。これによれば、ＥＳＤ波形は数ｎｓｅｃ〜１０ｎｓｅｃにて立ち上がり、ピークが２００Ａ程度まで上昇する。このようなサージに対して、コンデンサ４２が時間Ｔａにて動作し、補助ＦＥＴ４１のゲートに初期サージを注入する。時間Ｔｂになると補助ＦＥＴ４１が動作し、次期サージを主ＦＥＴ１０のゲートに注入する。時間Ｔｃになると主ＦＥＴ１０が動作し、図２（ａ）に示す主ＦＥＴ動作範囲において最終サージを吸収するものとなる。
【００８０】
また、本第１実施形態における半導体装置においてツェナーダイオード５０に抵抗を直列接続して、ＥＳＤ破壊電圧が当該抵抗の抵抗値に応じてどのように変化するかにつき検討してみたところ、図２（ｂ）にて示すようなグラフが得られた。
【００８１】
これによれば、上記抵抗の抵抗値が大きくなるにつれて、ＥＳＤ破壊電圧が低くなる。例えば、上記従来例のように当該抵抗の抵抗値を５０Ωにすると、ＥＳＤ破壊電圧は、本第１実施形態のように上記抵抗を接続しない場合に比べて、半分に低下し、当該抵抗の抵抗値の減少に伴い上昇する。
【００８２】
よって、本第１実施形態のように上記抵抗を接続しなければ、ＥＳＤ破壊電圧を最大に維持でき、従って、ＥＳＤ耐量を最大に維持できる。
【００８３】
なお、ＥＳＤよりも遅いサージが負荷２０から半導体装置に印加されると、ツェナーダイオード直列回路４３のツェナーダイオードがブレークし、当該遅いサージに基づくサージ電流は、ツェナーダイオード直列回路４３を通り補助ＦＥＴ４１のゲートへ流入して当該補助ＦＥＴ４１をオンし、これに伴い、主ＦＥＴ１０をオンしてこの主ＦＥＴ１０を流れる。これにより、ＥＳＤよりも遅いサージから半導体装置が保護され得る。
【００８４】
（第２実施形態）
次に、本発明の第２実施形態につき図３乃至図５を参照して説明する。
【００８５】
この第２実施形態では、保護回路６０が、上記第１実施形態にて述べた保護回路４０に代えて、ツェナーダイオード５０と負荷２０との間に接続されている。
【００８６】
保護回路６０は、ツェナーダイオード６１と、コンデンサ６２ｂの寄生抵抗６２ａとコンデンサ６２ｂとの直列回路６２とを備えている。ツェナーダイオード６１は、そのカソードにて、主ＦＥＴ１０のドレインに接続されており、このツェナーダイオード６１のアノードは、ツェナーダイオード５０を介し主ＦＥＴ１０のゲートに接続されている。なお、その他の構成は上記第１実施形態と同様である。
【００８７】
このように構成した本第２実施形態では、負荷２０から半導体装置にＥＳＤが印加されると、上記初期サージ電流が直列回路６２を通り、ツェナーダイオード５０を介して主ＦＥＴ１０のゲートに流入し、ついで、上記次期サージ電流がツェナーダイオード６１を通り主ＦＥＴ１０のゲートにツェナーダイオード５０を通り流入する。
【００８８】
ここで、本第２実施形態では、ツェナーダイオード６１のアノードと主ＦＥＴ１０のゲートとの間には、抵抗が接続されておらず、ツェナーダイオード５０のみが接続されている。しかも、このツェナーダイオード５０の内部抵抗値は上述のごとく非常に小さい。
【００８９】
従って、コンデンサ６２ｂを含む直列回路６２を流れる上記初期サージ電流及びツェナーダイオード６１を流れる上記次期サージ電流は、共に、何ら絞られることなく、ツェナーダイオード５０を通り主ＦＥＴ１０のゲートに流入する。このことは、主ＦＥＴ１０のゲートには、上記初期サージ電流及び次期サージ電流が順次充電電流として瞬時にかつ十分に流入することを意味する。
【００９０】
これにより、主ＦＥＴ１０は、瞬時にオンし、内部ダイオード１１のアバランシェブレークを引き起こしたり、内部トランジスタ１３の動作をもたらすことなく、ＥＳＤに基づく上記最終サージ電流を流入させる。
【００９１】
その結果、上記第１実施形態にて述べた補助ＦＥＴ４１がなくても、本第２実施形態におけるようなコンデンサ６２ｂを含む直列回路６２とツェナーダイオード６１との相乗作用により、当該半導体装置のＥＳＤ耐量を十分に確保できる。
【００９２】
ちなみに、本第２実施形態における半導体装置において、ＥＳＤ破壊電圧とコンデンサ６２ｂの静電容量との関係につき、ツェナーダイオード６１の有無、ツェナーダイオード６１のツェナー電圧ＶZD及び抵抗器６２ａの抵抗値Ｒをパラメータとして検討してみたところ、図４にて各符号Ｌ１乃至Ｌ４で示すようなグラフが得られた。ここで、グラフＬ４は、ツェナーダイオード６１がない場合を示し、グラフＬ３は、ツェナー電圧ＶZD＝５１（Ｖ）で抵抗値Ｒ＝１０（Ω）の場合を示し、グラフＬ２は、ツェナー電圧ＶZD＝４３（Ｖ）で抵抗値Ｒ＝１０（Ω）の場合を示し、グラフＬ１は、ツェナー電圧ＶZD＝３４（Ｖ）で抵抗値Ｒ＝１０（Ω）の場合を示す。
【００９３】
これによれば、グラフＬ１からグラフＬ４にかけて、ＥＳＤ破壊電圧は、順次低くなり、また、コンデンサ６２ｂの静電容量の大きい程、高いことが分かる。
【００９４】
また、コンデンサ６２ｂの静電容量＝２０（ｐＦ）、抵抗値Ｒ＝５（Ω）及びツェナー電圧ＶZD＝３４（Ｖ）のときの上記初期サージ電流は、図５にて符号Ｇ１で示すように変化し、また、上記次期サージ電流は、図５にて符号Ｇ２で示すように変化する。
【００９５】
よって、コンデンサ６２ｂ及びツェナーダイオード６１の実質的な並列回路によれば、本第２実施形態の上記作用効果を達成できることが分かる。
【００９６】
（第３実施形態）
図６は、本発明の第３実施形態を示している。
【００９７】
この第３実施形態では、保護回路６０Ａが、上記第１実施形態にて述べた保護回路４０に代えて採用されている。
【００９８】
保護回路６０Ａは、上記保護回路４０においてＭＯＳＦＥＴ４１の代わりにバイポーラトランジスタ６３を採用してツェナーダイオード５０を廃止した構成を有している。バイポーラトランジスタ６３は、そのコレクタにて、主ＦＥＴ１０のドレインに接続されており、このバイポーラトランジスタ６３のエミッタは主ＦＥＴ１０のゲートに接続されている。また、バイポーラトランジスタ６３のベースは、ツェナーダイオード６１と直列回路６２との並列回路を通してバイポーラトランジスタ６３のコレクタに接続されている。その他の構成は、上記第１実施形態と同様である。
【００９９】
このように構成した本第３実施形態において、負荷２０から半導体装置にＥＳＤが印加されると、上記初期サージ電流が、直列回路６２を通りバイポーラトランジスタ６３のベースに流入し、ついで、上記次期サージ電流がツェナーダイオード６１を通りバイポーラトランジスタ６３のベースに流入する。これらの流入電流に伴いバイポーラトランジスタ６３がオンする。
【０１００】
このため、上記次期サージ電流が、バイポーラトランジスタ６３を通り、充電電流として主ＦＥＴ１０のゲートに直接流入する。
【０１０１】
この場合、バイポーラトランジスタ６３が電流増幅作用を有するから、主ＦＥＴ１０のゲートの充電が迅速になされる。
【０１０２】
これにより、主ＦＥＴ１０は、速く瞬時にオンし、内部ダイオード１１のアバランシェブレークを引き起こしたり、内部トランジスタ１３の動作をもたらすことなく、上記最終サージ電流を流入させる。
【０１０３】
その結果、上記第１実施形態にて述べたような補助ＦＥＴ４１がなくても、本第３実施形態におけるような直列回路６２とツェナーダイオード６１との相乗作用及びバイポーラトランジスタ６３の採用により、当該半導体装置のＥＳＤ耐量を十分に確保できる。
【０１０４】
ここで、バイポーラトランジスタ６３におけるエミッタ・ベースの間の部分が逆流防止用ツェナーダイオード５０と同様の役割を果たす。換言すれば、バイポーラトランジスタ６３が、必然的に、ツェナーダイオード５０と同様の逆流防止用ツェナーダイオードを内蔵することとなるから、上記各実施形態にて述べたような逆流防止用ツェナーダイオード５０を採用する必要がない。従って、半導体装置の構成素子の減少を確保しつつ上記作用効果を達成できる。
【０１０５】
また、本第３実施形態における作用効果を、特開平８−６４８１２号公報に記載の保護装置（図２３参照）の作用効果との比較において述べれば、特開平８−６４８１２号公報に記載の保護装置では、そのＦＥＴ４ａがＦＥＴ２のゲートとドレインとの間に接続されている。このため、ゲート駆動回路によりＦＥＴ２のゲートをバイアスして当該ＦＥＴ２をオンさせる場合、ゲート駆動回路からＦＥＴ４ａを通りＦＥＴ２のドレイン側に電流が逆流しないようにするため、ツェナーダイオード５が必然的にＦＥＴ２のゲートとＦＥＴ４ａのソースとの間に接続される。
【０１０６】
しかし、当該逆流防止用ツェナーダイオード５は、必ず、内部に寄生抵抗を含む。このため、寄生抵抗を小さくすると、ツェナーダイオード５のサイズが大きくなり、コストの上昇を招く。逆に、ツェナーダイオードのサイズを小さくすると、寄生抵抗が大きくなって、ＥＳＤ印加時のＦＥＴ２のゲート充電電流を絞りＥＳＤ耐量を下げるという不具合を招く。
【０１０７】
そこで、本第３実施形態のように、バイポーラトランジスタ６３を採用すれば、逆流防止用ツェナーダイオードという構成素子の減少を確保しつつ、上記作用効果を達成できる。
【０１０８】
（第４実施形態）
図７は、本発明の第４実施形態を示している。
【０１０９】
この第４実施形態では、保護回路７０が、上記第１実施形態にて述べた保護回路４０（図１参照）に代えて、採用されている。
【０１１０】
保護回路７０は、ダーリントン接続した４つのＬＤＭＯＳ型ＦＥＴ７１乃至７４を備えている。ＦＥＴ７１は、そのドレインにて、上記第１実施形態にて述べた主ＦＥＴ１０のドレインに接続されており、このＦＥＴ７１のソースは、ツェナーダイオード５０を通り主ＦＥＴ１０のゲートに接続されている。
【０１１１】
残りのＦＥＴ７２乃至７４の各ドレインは、共に、ＦＥＴ７１のドレインに接続されており、ＦＥＴ７２のソースはＦＥＴ７１のゲートに接続され、ＦＥＴ７３のソースはＦＥＴ７２のゲートに接続され、また、ＦＥＴ７４のソースはＦＥＴ７３のゲートに接続されている。
【０１１２】
また、抵抗７５は、ＦＥＴ７１のゲート・ソース間に接続され、抵抗７６は、ＦＥＴ７２のゲート・ソース間に接続され、抵抗７７は、ＦＥＴ７３のゲート・ソース間に接続され、抵抗７８は、ＦＥＴ７４のゲート・ソース間に接続されている。その他の構成は上記第１実施形態と同様である。
【０１１３】
このように構成した本第４実施形態において、負荷２０から半導体装置にＥＳＤが印加されると、上記初期サージ電流が直列回路７９を経由して保護回路７０のＦＥＴ７４のゲートに流入する。これに伴い当該ＦＥＴ７４がオンすると、上記初期サージ電流がＦＥＴ７４を通りＦＥＴ７３のゲートに流入して当該ＦＥＴ７３をオンさせる。すると、上記初期サージ電流がＦＥＴ７３を通りＦＥＴ７２のゲートに流入してこのＦＥＴ７２をオンさせる。これに伴い、上記初期サージ電流がＦＥＴ７２を通りＦＥＴ７１のゲートに流入して当該ＦＥＴ７１をオンする。
【０１１４】
このようにしてＦＥＴ７１をオンすると、上記次期サージ電流が当該ＦＥＴ７１及びツェナーダイオード５０を通り主ＦＥＴ１０のゲートに流入する。
【０１１５】
ここで、各ＦＥＴ７１乃至７４は４段にてダーリントン接続されているから、その増幅作用は大きい。また、上記第１実施形態と同様に、ＦＥＴ７１のソースと主ＦＥＴ１０のゲートとの間には、抵抗が接続されておらず、ツェナーダイオード５０のみが接続されている。しかも、このツェナーダイオード５０の内部抵抗値は上述のごとく非常に小さい。
【０１１６】
従って、ＦＥＴ７１を流れる上記次期サージ電流は、何ら絞られることなく、ツェナーダイオード５０を通り主ＦＥＴ１０のゲートに迅速に流入する。このことは、主ＦＥＴ１０のゲートには、上記次期サージ電流が充電電流として瞬時にかつ十分に流入することを意味する。
【０１１７】
これにより、主ＦＥＴ１０は、瞬時にオンし、内部ダイオード１１のアバランシェブレークを引き起こしたり、内部トランジスタ１３の動作をもたらすことなく、ＥＳＤのうち上記次期サージ電流に後続する最終サージ電流を流入させる。
【０１１８】
その結果、当該半導体装置のＥＳＤ耐量を十分に確保できる。
【０１１９】
なお、上記第１実施形態にて述べた遅いサージ電流は、各ＦＥＴ７４乃至７１及び主ＦＥＴ１０を通り流れる。
【０１２０】
以上、本第４実施形態のように、上記第１実施形態にて述べたツェナーダイオード直列回路４３及びコンデンサ４２や上記第３実施形態にて述べた直列回路６２及びツェナーダイオード６１に代えて、３段のＦＥＴ７４乃至７２を採用しても、上述のような作用効果を上記第１或いは第２の実施形態と同様に達成できる。
【０１２１】
ちなみに、本第４実施形態における保護回路７０におけるＦＥＴの個数とＥＳＤ破壊電圧との関係を調べてみたところ、図８のような結果が得られた。これによれば、ＦＥＴの個数が多い程ＥＳＤ破壊電圧が高くなり、従って、半導体装置のＥＳＤ耐量が増大することが分かる。特に２段以上でその効果が急に大きくなり、また飽和し始めることを理解できる。
（第５実施形態）
図９は、本発明の第５実施形態を示している。この第５実施形態では、上記第１実施形態にて述べた回路において、ツェナーダイオード直列回路４３を外し、補助ＦＥＴ４１のソース・ドレイン間に保護用ツェナーダイオード回路８１を新たに追加した保護回路８０としたものである。なお、図１に示す回路と同じ素子には同一の符号を付して説明は省略する。
【０１２２】
保護回路８０は、上述のように、コンデンサ４２及び補助ＦＥＴ４１からなるＥＳＤの保護のための回路である。ＥＳＤはそのスピードが約数１０ｎｓｅｃのオーダーの非常に速いサージであり、その周波数もＧＨｚのオーダーである。このような高速サージを主ＦＥＴ１０にて吸収するためには、補助ＦＥＴ４１を高速で動作させる必要があり、そのため、コンデンサ４２は例えば２０ｐＦ程度のものを用いて高周波のサージを素早く補助ＦＥＴ４１のゲートへ注入する必要がある。ところが、このような容量値の場合、負荷サージ（例えば、誘導性負荷の通電遮断等によるＬ負荷サージ）のようにＥＳＤに対して低速、低周波（μｓｅｃ、ｋＨｚのオーダー）のサージの場合、コンデンサ４２を介して補助ＦＥＴ４１を動作させる前にサージが立ち上がってしまい主ＦＥＴ１０が内部に寄生しているトランジスタにより破壊してしまうおそれがある。つまり、コンデンサ故に周波数の低いサージには不利に働くこととなる。
【０１２３】
そこで、保護回路８０においては、保護用ツェナーダイオード回路８１を補助ＦＥＴ４１に対して並列に接続することで、補助ＦＥＴ４１に代わり保護用ツェナーダイオード回路８１がＬ負荷サージを主ＦＥＴ１０のゲートへ注入し、Ｌ負荷サージが立ち上がる前に主ＦＥＴ１０を動作させ、Ｌ負荷サージを吸収するようにするものである。
なお、本発明でいうＥＳＤは放電条件として１５０Ω、１５０ｐＦであり、ＥＳＤ印加電圧として２５ｋＶ、２００Ａ程度で、周波数としてＧＨｚレベル、数１０ｎｓｅｃ継続するものであり、また、Ｌ負荷サージは数Ａ（例えば３Ａ）、６０Ｖ、周波数として約１００ｋＨｚのものを想定している。
【０１２４】
また、Ｌ負荷サージを主ＦＥＴ１０にて十分に吸収できるための条件を以下に示す。
【０１２５】
主ＦＥＴ１０のゲートからみて保護回路８０、ツェナーダイオード５０を含めた保護部の動作抵抗をＲｈとし、ゲート駆動抵抗３２をＲｄとした場合にＲｄ＞Ｒｈという条件が好ましい。これはＬ負荷サージによってツェナーダイオードがブレイクダウンし、ゲート駆動抵抗Ｒｄにも電流が流れ込んだ場合にゲート駆動抵抗での電圧降下が主ＦＥＴ１０を十分に駆動できる電圧（例えば、しきい値電圧Ｖｔｈの３倍）まで確保できるようにするためである。
【０１２６】
同様に、ＥＳＤを吸収すべく確実に主ＦＥＴ１０を動作させるためには、補助ＦＥＴ４１から主ＦＥＴ１０の制御端子に流れ出る次期サージによって駆動抵抗３２に生ずる電圧降下が主ＦＥＴ１０のしきい値よりも十分大きくなるために、上述のＲｄ＞Ｒｈという条件を満たすことが好ましい。
【０１２７】
図１０は、本発明の第６実施形態を示している。
【０１２８】
この第６実施形態では、上記第１実施形態にて述べたコンデンサ４２が、図１０にて示すようなレイアウトにより形成されている。
【０１２９】
図１０は、本第６実施形態におけるコンデンサ４２の平面を示しているが、このコンデンサ４２を形成する一方の電極（深いｎ+型拡散層からなる）が、他方の電極（ポリシリコンからなる）との間において、一方の電極のコンタクト４２ａ及び他方の電極のコンタクト４２ｂを、従来の構成（図１１参照）に比べて、図１０にて示すように多くとっている。
【０１３０】
これにより、コンデンサ４２の寄生抵抗を極力小さくすることができ、その結果、図１におけるコンデンサ４２による作用効果をより一層向上できる。
（第７実施形態）
図１２（ａ）は、本発明の第７実施形態を示している。
【０１３１】
この第７実施形態では、上記第１実施形態にて述べた抵抗４４が、当該第１実施形態とは異なり、両ＦＥＴ１０、４６の各ゲート間に接続されている。なお、ＦＥＴ４６は上記第１実施形態にて述べたＦＥＴ４１に相当する。
【０１３２】
これによれば、上記初期サージ電流がＦＥＴ４６のドレインに流入しようとすると、当該初期サージ電流がコンデンサ４２を経由してＦＥＴ４６のゲートに流入して当該ゲートを充電する。これに伴い、このゲートの電位がしきい値以上に充電されると、ＦＥＴ４６がオン動作状態になる。ついで、このＦＥＴ４６のソースにツェナーダイオード５０を通してつながったＦＥＴ１０のゲートに電流が注入される。
【０１３３】
そして、ＦＥＴ１０のゲート電位がしきい値以上に充電されれば、このＦＥＴ１０がオン動作状態に入りより多くサージ電流が流れる。つまり、ＦＥＴ１０のオン動作でサージ電流が流せるので、寄生バイポーラトランジスタの動作を防止でき、ＥＳＤサージ耐量を向上できる。
【０１３４】
但し、抵抗４４は、ＦＥＴ４６のプルダウン抵抗としての役割を果たし、ＦＥＴ４６のゲート電荷を放電させて当該ＦＥＴ４６をオフさせる。
【０１３５】
ちなみに、本第７実施形態にて述べた両ＦＥＴ１０、４６は、図１３（ａ）、（ｂ）にて示すような平面構造及び断面構造にて形成される。
【０１３６】
これにより、両ＦＥＴ１０、４６を同一工程で作れるので、工程の増加はない。なお、このような構造は一般的であるので説明は省略する。
【０１３７】
図１２（ｂ）は、上記第７実施形態の変形例を示している。
【０１３８】
この変形例においては、互いに逆極性にて直列接続した両ツェナーダイオード４５ａ、４５ｂが、上記第７実施形態において、コンデンサ４２に代えてＦＥＴ４６のゲート・ドレイン間に接続されている。なお、ツェナーダイオード４５ｂのアノードがＦＥＴ４６のゲートに接続されている。
【０１３９】
この変形例によれば、上記初期サージ電流がＦＥＴ４６のドレインに流入するとき、両ツェナーダイオード４５ａ、４５ｂが、まず、ブレークして、上記初期サージ電流をＦＥＴ４６のゲートに流入させて充電する。これに伴い、ＦＥＴ４６がオン動作に入る。このため、主ＦＥＴ１０のゲートが充電され、当該主ＦＥＴ１０のオン動作のもと、上記最終サージ電流を主ＦＥＴ１０を通して流すことができる。これによっても、上記第７実施形態と実質的に同様の作用効果を達成できる。
（第８実施形態）
図１４は、本発明の第８実施形態を示す。この第８実施形態は、半導体基板に形成した主ＦＥＴ１０のパターン図を示している。これは、ドレイン６０・ソース６１からなる単一セルが複数個からなるセル領域６５に対して、このセル領域６５を囲うようにゲート引き出しＡｌ配線６２が形成されている。
【０１４０】
このゲート引き出しＡｌ配線６２は、ゲート電極としてのポリシリコン層と絶縁膜を介して絶縁され、かつゲートｐｏｌｙ−Ｓｉコンタクト６６によりポリシリコン層に接続されるものである。そして、このゲート引き出しＡｌ配線６２はツェナーダイオード５０と接続される配線６３や補助ＦＥＴ４１のソース電極と接続される配線６４との比べてその配線幅が大きく形成されている。このように形成されることで、ＥＳＤやＬ負荷サージが印加される場合にも瞬時に主ＦＥＴ１０を駆動させることができ好ましい。
【０１４１】
図１５（ａ）は、本発明の第９実施形態を示している。
【０１４２】
この第９実施形態では、バイポーラトランジスタ４６Ａが、上記第７実施形態（図１２（ａ）参照）において、ＦＥＴ４６及びツェナーダイオード５０に代えて、採用されている。
【０１４３】
当該バイポーラトランジスタ４６Ａは、そのエミッタにて主ＦＥＴ１０のゲートに接続されており、このバイポーラトランジスタ４６Ａのコレクタは主ＦＥＴ１０のドレインに接続されている。また、バイポーラトランジスタ４６Ａのベースは、コンデンサ４２を介し当該バイポーラトランジスタ４６Ａのコレクタに接続されている。
【０１４４】
このように構成した本第９実施形態によれば、上記次期サージ電流がバイポーラトランジスタ４６Ａのコレクタに流入するにあたり、この次期サージ電流は、コンデンサ４２を通りバイポーラトランジスタ４６Ａのベースに流入する。これにより、このバイポーラトランジスタ４６Ａのベース・エミッタ接合容量が充電される。当該バイポーラトランジスタ４６Ａのベース電位が拡散電位（約０．６Ｖ）以上になると、このバイポーラトランジスタ４６Ａがオン動作状態に入る。ついで、このバイポーラトランジスタ４６Ａのエミッタにつながった主ＦＥＴ１０のゲートに上記次期サージ電流が注入される。
【０１４５】
ここで、主ＦＥＴ１０のゲート電位がしきい値以上になれば、この主ＦＥＴ１０がオン動作状態に入り、上記最終サージ電流がより多く主ＦＥＴ１０を通り流れる。
【０１４６】
つまり、主ＦＥＴ１０のオン動作で上記最終サージ電流が当該主ＦＥＴ１０を通り流れるので、この主ＦＥＴ１０の寄生バイポーラトランジスタの動作を防止でき、ＥＳＤ耐量を向上できる。
【０１４７】
図１５（ｂ）は、上記第９実施形態の変形例を示している。
【０１４８】
この変形例では、互いに逆極性にて直列接続した両ツェナーダイオード４７ａ、４７ｂが、上記第９実施形態において、コンデンサ４２に代えて、バイポーラトランジスタ４６Ａのベース・コンデンサ間に接続されている。なお、ツェナーダイオード４７ｂのアノードがバイポーラトランジスタ４６Ａのベースに接続されている。
【０１４９】
このように構成した本変形例では、上記次期サージ電流がバイポーラトランジスタ４６Ａのコレクタに流入するにあたり、この次期サージ電流が両ツェナーダイオード４７ａ、４７ｂに流入してツェナーダイオード４７ｂをブレークする。このため、上記次期サージ電流がバイポーラトランジスタ４６Ａのベース・エミッタ接合容量を充電する。これに伴い、当該バイポーラトランジスタ４６Ａがオン動作状態に入る。ついで、主ＦＥＴ１０がそのゲートにて充電されてオン状態に入り、従って、上記最終サージ電流を主ＦＥＴ１０を通して流すことができる。これによっても、上記第９実施形態と同様の作用効果を達成できる。
（第１０実施形態）
図１６（ａ）は、本発明の第１０実施形態を示している。
【０１５０】
この第１０実施形態では、ＭＯＳＦＥＴ４７及び抵抗４７ａが、上記第７実施形態にて述べた保護回路（図１２（ａ）参照）において付加的に採用されている。
【０１５１】
ＦＥＴ４７は、そのドレインにてＦＥＴ４６のドレインに接続されており、このＦＥＴ４７のソースはＦＥＴ４６のゲートに接続されている。また、ＦＥＴ４７のゲートは、コンデンサ４２を介して当該ＦＥＴ４７のドレインに接続されるとともに、抵抗４７ａを介してＦＥＴ４６のゲートに接続されている。その他の構成は、上記第７実施形態と同様である。
【０１５２】
このように構成した本第１０実施形態においては、ＦＥＴ４７がそのゲートにてコンデンサ４２により充電されるのに対し、ＦＥＴ４６は、そのゲートにて、オン動作したＦＥＴ４７により充電される。よって、ＦＥＴ４６のゲート電圧をより高い電圧に昇圧できる。
【０１５３】
従って、より多くの電流を主ＦＥＴ１０に流すことができる。その結果、主ＦＥＴ１０のゲートのバイアス電圧がより一層高くなるから、この主ＦＥＴ１０のオン動作に伴うドレイン飽和電流の最大値もより大きくなる。これにより、本第８実施形態によれば、ＥＳＤ耐量をさらに向上できる。なお、保護回路のＦＥＴの数をさらに増大することで、ＥＳＤ耐量をさらに向上できる。
【０１５４】
図１６（ｂ）は、上記第１０実施形態の変形例を示している。
【０１５５】
この変形例においては、ツェナーダイオード４８が、上記第１０実施形態にて述べたコンデンサ４２に代えて、ＦＥＴ４７のゲート・ドレイン間に接続されている。
【０１５６】
これにより、本変形例では、ＦＥＴ４７が、そのゲートにて、上記第８実施形態とは異なり、ツェナーダイオード４８により充電されることとなるが、ＦＥＴ４６は、上記第８実施形態と同様に、そのゲートにて、オン動作したＦＥＴ４７により充電されることに変わりはないので、本変形例によっても、上記第１０実施形態と同様の作用効果を達成できる。
（第１１実施形態）
図１７（ａ）は、本発明の第１１実施形態を示している。
【０１５７】
この第１１実施形態では、各バイポーラトランジスタ４７Ａ、４６Ｂが、上記第１０実施形態（図１６（ａ）参照）において、各ＦＥＴ４７、４６に代えて採用されている。
【０１５８】
バイポーラトランジスタ４７Ａは、そのコレクタにて、バイポーラトランジスタ４６Ｂのコレクタ及びエミッタを介して主ＦＥＴ１０のゲートに接続されている。また、バイポーラトランジスタ４７Ａのベースは、コンデンサ４２を介しバイポーラトランジスタ４７Ａのコレクタに接続されている。なお、ツェナーダイオード５０は、廃止されている。その他の構成は、上記第１０実施形態と同様である。
【０１５９】
このように構成した本第１１実施形態では、両バイポーラトランジスタ４７Ａ、４６Ｂがいわゆるダーリントン接続されているから、コンデンサ４２に流れる上記初期サージ電流の十分な増幅が可能である。従って、主ＦＥＴ１０のゲート電位をより一層高めることができる。よって、当該主ＦＥＴ１０のドレイン飽和電流をさらに大きくすることができるから、本第１１実施形態によれば、ＥＳＤ耐量をさらに向上できる。なお、バイポーラトランジスタの数をさらに増加すれば、ＥＳＤ耐量をさらに向上できる。また、バイポーラトランジスタとＬＤＭＯＳ型ＦＥＴの組み合わせでも、同様に、ＥＳＤ耐量を向上できる。
【０１６０】
また、本第１１実施形態において、ツェナーダイオード５０を廃止したのは、バイポーラトランジスタのベース・エミッタ間のダイオードを考慮し、これを活用したものである。
【０１６１】
図１７（ｂ）は、上記第１１実施形態の変形例を示している。
【０１６２】
この変形例においては、上記第１０実施形態の変形例（図１６（ｂ）参照）にて述べたツェナーダイオード４８が、上記第１１実施形態において、コンデンサ４２に代えて、バイポーラトランジスタ４７Ａのベース・コレクタ間に接続されている。
【０１６３】
これにより、本変形例では、バイポーラトランジスタ４７Ａが、そのベースにて、上記第１１実施形態とは異なり、ツェナーダイオード４８により充電されることとなるが、バイポーラトランジスタ４６Ｂは、上記第１１実施形態と同様に、そのベースにて、オン動作したバイポーラトランジスタ４７Ａにより充電されることには変わりはないので、本変形例によっても、上記第１１実施形態と同様の作用効果を達成できる。
（第１２実施形態）
図１８（ａ）は、本発明の第１２実施形態を示している。
【０１６４】
この第１２実施形態では、上記第１実施形態にて述べたツェナーダイオード５０が、以下のような理由に基づき、その構造において改良されている。
【０１６５】
従来、ツェナーダイオードは、接合分離方式において、ｎｐｎのエミッタ・ベース間の耐圧（約８Ｖ）を利用して作られている。即ち、トランジスタのコレクタ・ベースを短絡させることで、ベースをアノードとし、エミッタをカソードとして、コレクタのｎ型領域とｐ型の素子分離領域を逆バイアスした状態で使用している（図１８（ｂ）参照）。
【０１６６】
従って、このような構成によると、素子間分離のために本来ツェナーダイオードには不要なコレクタ領域が必要となり、その分余分なスペースを割いているという不具合がある。
【０１６７】
このため、本第１２実施形態では、ｎ型基板の電位はフロート状態で使用できるという絶縁分離方式の特徴を活用して、従来のツェナーダイオードにおいて余分な構成部分となっているコレクタ領域を、図１８（ａ）にて示すごとく、廃止することにより、上記ツェナーダイオード５０として提供されている。このことは、上記第１実施形態の作用効果の達成にあたり、面積効率のより高いツェナーダイオードをツェナーダイオード５０として提供することを意味する。
【０１６８】
図１９は、上記第１２実施形態の変形例を示している。
【０１６９】
この変形例では、上記第１２実施形態にて述べたツェナーダイオード５０において、その寄生の直列抵抗を下げるために、図１９にて示すごとく、ベース・エミッタの対向長を延ばしたレイアウトをとり、カソード及びアノードをそれぞれ第１層及び第２層の両アルミニウム配線で形成することで、抵抗を下げるようにした構成が提供されている。
【０１７０】
なお、この変形例において、ツェナーダイオード５０のエミッタ・ベースコンタクトは、図２０（ａ）にて示すごとく、市松模様のように上下左右に交互にレイアウトしてもよいし、また、図２０（ｂ）にて示すごとく、ストライプ状に細長く対向するようにレイアウトしてもよい。
【０１７１】
なお、上記各実施形態にて述べた保護回路におけるＥＳＤ耐量を調べてみたところ、図２１にて示すような結果が得られた。
【０１７２】
但し、図２１において、ＺＤは、保護回路においてツェナーダイオードを用いた場合を示し、Ｃａｐ．は、保護回路においてコンデンサを用いた場合を示し、ＺＤ／ＬＤは、保護回路においてツェナーダイオード及び補助ＭＯＳＦＥＴ（ＦＥＴ４１）を用いた場合を示す。
【０１７３】
ｃａｐ．／ＬＤは、保護回路において、コンデンサ及び補助ＭＯＳＦＥＴ（ＦＥＴ４１）を用いた場合を示し、ＺＤ／Ｂｉｐ．は、保護回路において、ツェナーダイオード及びバイポーラトランジスタを用いた場合を示し、ｃａｐ／Ｂｉｐ．は、保護回路においてコンデンサ及びバイポーラトランジスタを用いた場合を示し、ＺＤ／ＬＤ／ＬＤは、保護回路においてツェナーダイオード、補助ＭＯＳＦＥＴ（ＦＥＴ４６、４７）を用いた場合を示す。
【０１７４】
また、ｃａｐ．／ＬＤ／ＬＤは、保護回路においてコンデンサ、補助ＭＯＳＦＥＴ（ＦＥＴ４６、４７）を用いた場合を示し、ＺＤ／Ｂｉｐ．／Ｂｉｐ．は、保護回路において、ツェナーダイオード、バイポーラトランジスタ（４６、４７Ａ）を用いた場合を示し、ｃａｐ／Ｂｉｐ．／Ｂｉｐ．は、保護回路においてコンデンサ、バイポーラトランジスタ（４６Ｂ、４７Ａ）を用いた場合を示す。また、「なし」は、保護回路において上記素子を用いない場合を示す。つまり、主ＦＥＴ１０単独の場合である。
【０１７５】
これによれば、各ＥＳＤ耐量は、各棒グラフにて示すようになる。
【０１７６】
なお、本発明の実施にあたり、上記各実施形態にて述べたＭＯＳＦＥＴは、ＬＤＭＯＳに限らず、ＶＤＭＯＳでもよい。また、ＭＯＳＦＥＴは、絶縁分離型（ＳＯＩ／トレンチ分離型）であっても接合分離型であってもよい。
【０１７７】
また、本発明の実施にあたり、上述したＭＯＳＦＥＴはいわゆるＩＧＢＴであってもよい。
【０１７８】
なお、以上の説明は、負荷をドレイン側に配置したいわゆるローサイドスイッチの形で行ったが、負荷をソース側に配したハイサイドスイッチの場合も同様の効果が期待できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路構成図である。
【図２】（ａ）はＥＳＤ波形及び図１の保護回路び動作時期を示すタイミングチャートであり、（ｂ）は上記第１実施形態の作用効果を説明するためのＥＳＤ破壊電圧と抵抗との関係を示すグラフである。
【図３】本発明の第２実施形態を示す回路構成図である。
【図４】上記第２実施形態におけるＥＳＤ破壊電圧とコンデンサ６２ｂの静電容量との関係を示すグラフである。
【図５】上記第２実施形態におけるゲート充電電流の変化を示すグラフである。
【図６】本発明の第３実施形態を示す回路構成図である。
【図７】本発明の第４実施形態を示す回路構成図である。
【図８】上記第４実施形態におけるＥＳＤ破壊電圧とＦＥＴの個数との関係を示すグラフである。
【図９】本発明の第５実施形態を示す回路構成図である。
【図１０】本発明の第６実施形態を示す図１のコンデンサ４２の改良構成を示す平面図である。
【図１１】コンデンサ４２の従来の構成を示す平面図である。
【図１２】（ａ）は、本発明の第７実施形態を示す回路図であり、（ｂ）は、当該第７実施形態の変形例を示す回路図である。
【図１３】（ａ）は、本発明の第７実施形態を示す図１２（ａ）の部分平面図であり、（ｂ）は、図１３（ａ）にて１３ｂ−１３ｂ線に沿う断面図である。
【図１４】本発明の第８実施形態を示す半導体基板に形成した主ＦＥＴのパターン図である。
【図１５】（ａ）は、本発明の第９実施形態を示す回路図であり、（ｂ）は上記第９実施形態の変形例を示す回路図である。
【図１６】（ａ）は、本発明の第１０実施形態を示す回路図であり、（ｂ）は上記第１０実施形態の変形例を示す回路図である。
【図１７】（ａ）は、本発明の第１１実施形態を示す回路図であり、（ｂ）は上記第１１実施形態の変形例を示す回路図である。
【図１８】（ａ）は、本発明の第１２実施形態を示すツェナーダイオード５０の平面図であり、（ｂ）は従来のツェナーダイオードの平面図である。
【図１９】上記第１２実施形態の変形例を示す平面図である。
【図２０】（ａ）は、上記第１２実施形態の他の変形例を示す平面図であり、（ｂ）は、当該第１２実施形態のその他の変形例を示す平面図である。
【図２１】上記いずれかの実施形態や変形例で述べた保護回路の構成素子とＥＳＤ耐量との関係を示すグラフである。
【図２２】従来の半導体装置の回路構成図である。
【図２３】従来の他の半導体装置の回路構成図である。
【符号の説明】
１０、４１、４６、７１乃至７４…ＦＥＴ、
４０、６０、６０Ａ、７０、８０…保護回路、４２、６２ｂ…コンデンサ、
４５ａ、４５ｂ、４７ａ、４７ｂ、４８、５０、６１…ツェナーダイオード、
４６Ａ、４６Ｂ、４７Ａ、６３…バイポーラトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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