(57)【特許請求の範囲】
【請求項１】
行方向に延伸する複数のワード線、列方向に延伸する複数のビット線、行方向に延伸する複数のプレート線と前記ワード線との交差部に配置された複数のＴＣユニット直列接続型ＦｅＲＡＭユニットセルからなるメモリセルアレイに電源電位を供給する電源電位制御回路であって、
前記ワード線に第１電位を供給するワード線制御回路と、
前記プレート線に第２電位を供給するプレート線制御回路
とを備え、容量カップリングを有する２種類の前記第１電位及び前記第２電位の内、より電位の高い方の前記第１電位をまず立上げ、続いて電位の低い方の前記第２電位を立上げるパワーオンシーケンスにおいて、前記第２電位を立上げる際に前記第１電位を一定に保つ様に前記第１電位から電流を流しながら、前記第２電位を立上げることを特徴とする電源電位制御回路。
【請求項２】
行方向に延伸する複数のワード線、列方向に延伸する複数のビット線、行方向に延伸する複数のプレート線と前記ワード線との交差部に配置された複数のＴＣユニット直列接続型ＦｅＲＡＭユニットセルからなるメモリセルアレイに電源電位を供給する電源電位制御回路であって、
前記ワード線に第１電位を供給するワード線制御回路と、
前記プレート線に第２電位を供給するプレート線制御回路
とを備え、パワーオンシーケンスにおいて、
容量カップリングを有する２種類の前記第１電位及び前記第２電位の内、前記第１電位をまず電位Ｖ1まで立上げ、続いて前記第２電位を電位Ｖ２まで立上げることにより、前記第１電位を電位Ｖ１＋Ｖ２まで立上げることを特徴とする電源電位制御回路。
【請求項３】
行方向に延伸する複数のワード線、列方向に延伸する複数のビット線、行方向に延伸する複数のプレート線と前記ワード線との交差部に配置された複数のＴＣユニット直列接続型ＦｅＲＡＭユニットセルからなるメモリセルアレイに電源電位を供給する電源電位制御回路であって、
前記ワード線に第１電位を供給するワード線制御回路と、
前記プレート線に第２電位を供給するプレート線制御回路
とを備え、パワーオンシーケンスにおいて、
容量カップリングを有する２種類の前記第１電位及び前記第２電位の内、前記第２電位を０Ｖにリセットしながら前記第１電位をまず電位Ｖ１まで立上げ、続いて前記第２電位のリセットを解除して、前記第１電位を電位Ｖ２まで立上げ、続いて、前記第２電位を所望の電位Ｖ３まで立上げ、この間前記第１電位は電流を流すことにより電位を電位Ｖ２に保ち続けることを特徴とする電源電位制御回路。
【請求項４】
アクティブ時に電流が流れるアクティブ抵抗列と、前記アクティブ抵抗列に並列接続され,常時電流が流れる抵抗列とを備え、前記ワード線に供給する前記第１電位をモニターする第１電位モニター回路を備え、パワーオンシーケンスにおいて、前記第２電位を立上げる際に、前記第１電位を一定に保つ様に前記アクティブ抵抗列を通じて前記第１電位から電流を流すことを特徴とする請求項１乃至請求項３の内、何れか１項に記載の電源電位制御回路。
【請求項５】
前記ワード線に供給する前記第１電位を放電する第１電位放電回路を更に備え、前記第１電位放電回路は、パワーオンシーケンスにおいて、前記第２電位を立上げる際に、前記第１電位を一定に保つ様に、前記第１電位を接地電位に放電するか又は前記第２電位に放電することを特徴とする請求項１乃至請求項４の内、何れか１項に記載の電源電位制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオン時の電源電位制御回路に関し、特にＭＯＳトランジスタのソース・ドレインに強誘電体キャパシタの両電極をそれぞれ接続してなるメモリセルを複数個直列してなる「ＴＣユニット」直列接続型チェーン強誘電体メモリ（チェーンＦｅＲＡＭ）に適用される電源電位制御回路に関する。
【背景技術】
【０００２】
近年、ＦｅＲＡＭが不揮発性で高速読み出し・書き込みが可能という理由から開発が進められている。ＦｅＲＡＭは不揮発性かつ破壊読出しで、強誘電体キャパシタの両電極間に電位差が加わるとデータが破壊されてしまうという特徴を有する。
【０００３】
ここで、ＭＯＳトランジスタのソース・ドレインに強誘電体キャパシタの電極をそれぞれ接続してなるメモリセルを複数個直列してなる「ＴＣユニット」直列接続型チェーンＦｅＲＡＭにおいて、パワーオン時にソース・ドレイン両電極間に電位差が加わってデータが破壊されないようにするためには、パワーオン時に、メモリセルトランジスタをオンするためのワード線供給用ＶＰＰ電位を立上げ、続いて各種電位を立上げていくことが必要となる。
【０００４】
特にスタンドバイ時にビット線、プレート線、セルアレイのソース／ドレイン／チャネル領域に供給する１／２・ＶＡＡ電位は、ＶＰＰ電位が印加されている電極との間のカップリング容量が大きいため、ＶＰＰ昇圧後に持ち上げると、ＶＰＰ自身も持ち上がることになる。このため、メモリセルトランジスタのゲート・ソース間に高電界が印加され、メモリセルトランジスタの信頼性を悪化させるという問題点がある。
【０００５】
ＴＣユニット直列接続型強誘電体メモリセルと、セルトランジスタの待機状態におけるゲートに供給される電源電位ＶＰＰを発生するＶＰＰ電源回路と、セルトランジスタのソース或いはドレインに供給される電源電位ＶＩＮＴを発生し、電源ＶＤＤ投入後、ＶＰＰ電源回路の起動が開始された後に、起動が開始されるＶＩＮＴ電源回路とを備え、データ保持特性の劣化を抑制することが可能な半導体集積回路装置については、既に開示されている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−１９６９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、「ＴＣユニット」直列接続型チェーンＦｅＲＡＭにおいて、ＶＰＰ電位の容量カップリングによる上昇を抑制し、メモリセルトランジスタのゲート・ソース間に印加される電界を抑制し、メモリセルトランジスタの信頼性の悪化を抑制する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、行方向に延伸する複数のワード線、列方向に延伸する複数のビット線、行方向に延伸する複数のプレート線と前記ワード線との交差部に配置された複数のＴＣユニット直列接続型ＦｅＲＡＭユニットセルからなるメモリセルアレイに電源電位を供給する電源電位制御回路であって、前記ワード線に第１電位を供給するワード線制御回路と、前記プレート線に第２電位を供給するプレート線制御回路
とを備え、容量カップリングを有する２種類の前記第１電位及び前記第２電位の内、より電位の高い方の前記第１電位をまず立上げ、続いて電位の低い方の前記第２電位を立上げるパワーオンシーケンスにおいて、前記第２電位を立上げる際に前記第１電位を一定に保つ様に前記第１電位から電流を流しながら、前記第２電位を立上げることを特徴とする電源電位制御回路が提供される。
本発明の他の態様によれば、行方向に延伸する複数のワード線、列方向に延伸する複数のビット線、行方向に延伸する複数のプレート線と前記ワード線との交差部に配置された複数のＴＣユニット直列接続型ＦｅＲＡＭユニットセルからなるメモリセルアレイに電源電位を供給する電源電位制御回路であって、前記ワード線に第１電位を供給するワード線制御回路と、前記プレート線に第２電位を供給するプレート線制御回路とを備え、パワーオンシーケンスにおいて、容量カップリングを有する２種類の前記第１電位及び前記第２電位の内、前記第１電位をまず電位Ｖ1まで立上げ、続いて前記第２電位を電位Ｖ２まで立上げることにより、前記第１電位を電位Ｖ１＋Ｖ２まで立上げることを特徴とする電源電位制御回路が提供される。
【０００８】
本発明の他の態様によれば、行方向に延伸する複数のワード線、列方向に延伸する複数のビット線、行方向に延伸する複数のプレート線と前記ワード線との交差部に配置された複数のＴＣユニット直列接続型ＦｅＲＡＭユニットセルからなるメモリセルアレイに電源電位を供給する電源電位制御回路であって、前記ワード線に第１電位を供給するワード線制御回路と、前記プレート線に第２電位を供給するプレート線制御回路とを備え、パワーオンシーケンスにおいて、容量カップリングを有する２種類の前記第１電位及び前記第２電位の内、前記第２電位を０Ｖにリセットしながら前記第１電位をまず電位Ｖ１まで立上げ、続いて前記第２電位のリセットを解除して、前記第１電位を電位Ｖ２まで立上げ、続いて、前記第２電位を所望の電位Ｖ３まで立上げ、この間前記第１電位は電流を流すことにより電位を電位Ｖ２に保ち続けることを特徴とする電源電位制御回路が提供される。
【発明の効果】
【０００９】
本発明の電源電位制御回路によれば、「ＴＣユニット」直列接続型チェーンＦｅＲＡＭにおいて、ＶＰＰ電位の容量カップリングによる上昇を抑制し、再度所望の電位に戻す時間を低減し、チップとしての動作開始の遅延を防止することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各パワーオンタイミング等は、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係る電源電位制御回路は、カップリングが生じる時にＶＰＰから電流を流すことにより、ＶＰＰが持ち上がる電圧を低減し、メモリセルトランジスタの信頼性の悪化を低減することができる。
【００１３】
又、本発明の実施の形態に係る電源電位制御回路は、特にＶＰＰ電位から電流を流す回路をＶＰＰ電位モニター回路と兼用することにより、半導体チップ上における占有面積を節約し、低減することができる。
【００１４】
又、本発明の実施の形態に係る電源電位制御回路は、ＶＰＰ電位から電流を流す先を１／２・ＶＡＡ電位とすることにより、無駄に放電してしまう電荷量を節約することができる。
【００１５】
又、本発明の実施の形態に係る電源電位制御回路は、ＶＰＰ電位を２段階又は３段階に分けて上昇させることにより、無駄に電荷を放電することなく、容量カップリングによるＶＰＰ電位の上昇を抑えることもできる。
【００１６】
[第１の実施の形態]
（全体ブロック構成例１）
本発明の第１の実施の形態に係る電源電位制御回路は、図１に示すようなブロック構成を備えるＦｅＲＡＭに適用される。
【００１７】
図１は、ＦｅＲＡＭに含まれるいくつかの回路の内、主要な電源回路、及びこれに関連する主要な回路のみを示した概略的なブロック図である。
【００１８】
図１に示すように、主要な電源回路、及びこれに関連する主要な回路としては、例えば電源投入検知回路１、ＶＰＰ電源回路２、ＶＩＮＴ電源回路３、ワード線制御回路４、プレート線制御回路５、タイミング制御回路６、ＶＡＡ電源回路１３、１／２・ＶＡＡ電源回路１３、及びセンスアンプ制御回路１５を備える。
【００１９】
図１に示すように、電源投入検知回路１は、外部電源ＶＤＤが投入されたことを検知して電源起動信号を出力する。
【００２０】
電源投入検知回路１は、図１に示すように、例えば、２つの電源起動信号,ＶＰＰ起動信号及びＶＩＮＴ起動信号を出力し、一定時間、回路をリセット状態に保つため、リセット信号ＲＳＴを出力する。ＶＰＰ起動信号は、ＶＰＰ電源回路２に供給される。ＶＩＮＴ起動信号は、遅延回路８を備える起動順序制御回路７に供給され、更に遅延回路８からＶＩＮＴ電源回路３に供給される。
【００２１】
また、遅延回路８からは、図１に示すように、ＶＡＡ起動信号及び１／２・ＶＡＡ起動信号が発生される。ＶＡＡ起動信号は、ＶＡＡ電源回路１３に供給され、１／２・ＶＡＡ起動信号は、１／２・ＶＡＡ電源回路１４に供給される。
【００２２】
ＶＰＰ電源回路２は、図１に示すように、内部電源ＶＰＰを発生する。内部電源ＶＰＰは、本発明の第１の実施の形態に係る電源電位制御回路では、例えば、ワード線、及びワード線を制御するワード線制御回路４に供給される。
【００２３】
ＶＩＮＴ電源回路３は、図１に示すように、内部電源ＶＩＮＴを発生する。内部電源ＶＩＮＴは、プレート線を制御するプレート線制御回路５、センスアンプを制御するセンスアンプ制御回路１５及びチップ全体の動作を制御する論理回路群，例えばタイミング制御回路６に供給される。
【００２４】
タイミング制御回路６は、図１に示すように、例えば、ＷＬ活性信号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワード線制御回路４に供給され、ＰＬ活性信号はプレート線制御回路５及びセンスアンプ制御回路１５に供給される。
【００２５】
ワード線制御回路４は、図１に示すように、例えば、ＷＬ活性信号に基づいて活性化され、ワード線の電位を制御する。ＷＬ活性信号は、ワード線制御回路４に供給される前に、電位振幅変換回路（ＬＳ−Ｒ）９を経由する。この理由は、タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、ワード線制御回路４が、内部電源ＶＰＰを電源として動作することにある。
【００２６】
プレート線制御回路５及びセンスアンプ制御回路１５は、図１に示すように、例えば、ＰＬ活性信号に基づいて活性化され、それぞれプレート線の電位及びセンスアンプの電位を制御する。ＰＬ活性信号は、プレート線制御回路５及びセンスアンプ制御回路１５に供給される前に、電位振幅変換回路（ＬＳ−Ｒ）１１を経由する。この理由は、タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、プレート線制御回路５及びセンスアンプ制御回路１５が、内部電源ＶＡＡ及び内部電源１／２・ＶＡＡを電源として動作することにある。
【００２７】
内部電源ＶＡＡは、図１に示すように、ＶＡＡ電源回路１３からプレート線制御回路５及びセンスアンプ制御回路１５に供給される。一方、内部電源１／２・ＶＡＡは、１／２・ＶＡＡ電源回路１４からプレート線制御回路５及びセンスアンプ制御回路１５に供給される。
【００２８】
（全体ブロック構成例２）
本発明の第１の実施の形態に係る電源電位制御回路は、図２に示すようなブロック構成を備える他のＦｅＲＡＭにも適用される。
【００２９】
図２は、ＦｅＲＡＭに含まれるいくつかの回路の内、主要な電源回路、及びこれに関連する主要な回路のみを示した概略的なブロック図である。
【００３０】
図２に示すように、主要な電源回路、及びこれに関連する主要な回路としては、例えば電源電位検知回路１２、ＶＰＰ電源回路２、ＶＩＮＴ電源回路３、ワード線制御回路４、プレート線制御回路５、タイミング制御回路６、ＶＡＡ電源回路１３、１／２・ＶＡＡ電源回路１３、及びセンスアンプ制御回路１５を備える。
【００３１】
図２に示すように、電源電位検知回路１２は、外部電源ＶＤＤが投入されたことを検知して電源起動信号を出力する。
【００３２】
電源電位検知回路１２は、図２に示すように、例えば、２つの電源起動信号,ＶＰＰ起動信号及びＶＩＮＴ起動信号を出力し、一定時間、回路をリセット状態に保つため、リセット信号ＲＳＴを出力する。ＶＰＰ起動信号は、ＶＰＰ電源回路２に供給される。
【００３３】
ＶＩＮＴ起動信号は、図２に示すように、遅延回路８を備える起動順序制御回路７に供給され、更に遅延回路８からＶＩＮＴ電源回路３に供給される。
【００３４】
また、遅延回路８からは、図２に示すように、ＶＡＡ起動信号及び１／２・ＶＡＡ起動信号が発生される。ＶＡＡ起動信号は、ＶＡＡ電源回路１３に供給され、１／２・ＶＡＡ起動信号は、１／２・ＶＡＡ電源回路１４に供給される。
【００３５】
更にまた、図２に示すように、電源電位検知回路１２からは、３つの電源放電信号,ＶＩＮＴ放電信号,ＶＡＡ放電信号及び１／２・ＶＡＡ放電信号が発生される。ＶＩＮＴ放電信号は、ＶＩＮＴ電源回路３に供給され、ＶＡＡ放電信号は、ＶＡＡ電源回路１３に供給され、１／２・ＶＡＡ放電信号は、１／２・ＶＡＡ電源回路１４に供給される。
【００３６】
ＶＰＰ電源回路２は、図２に示すように、内部電源ＶＰＰを発生する。内部電源ＶＰＰは、例えば、ワード線、及びワード線を制御するワード線制御回路４に供給される。
【００３７】
ＶＩＮＴ電源回路３は、図２に示すように、内部電源ＶＩＮＴを発生する。内部電源ＶＩＮＴは、本発明の第１の実施の形態に係る電源電位制御回路では、プレート線を制御するプレート線制御回路５、センスアンプを制御するセンスアンプ制御回路１５及びチップ全体の動作を制御する論理回路群，例えばタイミング制御回路６に供給される。
【００３８】
タイミング制御回路６は、図２に示すように、例えば、ＷＬ活性信号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワード線制御回路４に供給され、ＰＬ活性信号はプレート線制御回路５及びセンスアンプ制御回路１５に供給される。
【００３９】
ワード線制御回路４は、図２に示すように、例えば、ＷＬ活性信号に基づいて活性化され、ワード線の電位を制御する。ＷＬ活性信号は、ワード線制御回路４に供給される前に、電位振幅変換回路（ＬＳ−Ｒ）９を経由する。この理由は、タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、ワード線制御回路４が、内部電源ＶＰＰを電源として動作することにある。
【００４０】
プレート線制御回路５及びセンスアンプ制御回路１５は、図２に示すように、例えば、ＰＬ活性信号に基づいて活性化され、それぞれプレート線の電位及びセンスアンプの電位を制御する。ＰＬ活性信号は、プレート線制御回路５及びセンスアンプ制御回路１５に供給される前に、電位振幅変換回路（ＬＳ−Ｒ）１１を経由する。この理由は、タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、プレート線制御回路５及びセンスアンプ制御回路１５が、内部電源ＶＡＡ及び内部電源１／２・ＶＡＡを電源として動作することにある。
【００４１】
内部電源ＶＡＡは、図２に示すように、ＶＡＡ電源回路１３からプレート線制御回路５及びセンスアンプ制御回路１５に供給される。一方、内部電源１／２・ＶＡＡは、１／２・ＶＡＡ電源回路１４からプレート線制御回路５及びセンスアンプ制御回路１５に供給される。
【００４２】
図１に示す全体ブロック構成と異なる点は、図２に示すように、電源投入検知回路１が、電源電位検知回路１２となっていることである。
【００４３】
電源電位検知回路１２は、電源投入検知回路１と同様に、外部電源ＶＤＤが投入されたことを検知して、ＶＰＰ起動信号及びＶＩＮＴ起動信号を出力し、一定時間、回路をリセット状態に保つため、リセット信号ＲＳＴを出力する。更に、電源電位検知回路１２は、外部電源ＶＤＤが切断されたことを検知して、外部電源ＶＤＤの電位が第１の所定電位よりも低くなった場合にもリセット信号ＲＳＴを発生する。更に、外部電源ＶＤＤの電位が第１の所定電位よりも低い第２の所定電位になると、電源電位検知回路１２は、ＶＩＮＴ放電信号をＶＩＮＴ電源回路３に出力する。
【００４４】
ＶＩＮＴ電源回路３はＶＩＮＴ放電信号を受けると非活性となり、内部電源ＶＩＮＴが接地電位ＧＮＤに短絡される。即ち、ＶＩＮＴ＝０Ｖとなるように制御される。
【００４５】
内部電源ＶＩＮＴは、プレート線及びビット線を駆動する電位である。このとき、ワード線を駆動するＶＰＰ電源回路２のＶＰＰ電位は放電されておらず、リセット信号ＲＳＴが活性化しているため、ワード線の電位は内部電源ＶＩＮＴが放電されて接地電位ＧＮＤに等しくなるまで、待機状態のＶＰＰ電位にリセットされ、充分高いまま保たれる。
【００４６】
図２の全体ブロック構成では、内部電源ＶＩＮＴが放電されて接地電位ＧＮＤになった後、内部電源ＶＰＰの電位は自然放電されて次第に低くなる。内部電源ＶＩＮＴが接地電位ＧＮＤになった後は、プレート線及びビット線を駆動するいかなる電力も残っていないため、内部電源ＶＰＰが低くなり、メモリセルのワード線電位が低くなっても、メモリセルキャパシタの両端に電圧がかかることはない。したがって、データが破壊されることはない。
【００４７】
（全体ブロック構成例３）
本発明の第１の実施の形態に係る電源電位制御回路は、図３に示すようなブロック構成を備える更に別のＦｅＲＡＭにも適用される。
【００４８】
図３は、ＦｅＲＡＭに含まれるいくつかの回路の内、主要な電源回路、及びこれに関連する主要な回路のみを示した概略的なブロック図である。
【００４９】
図３に示すように、主要な電源回路、及びこれに関連する主要な回路としては、例えば電源電位検知回路１２、ＶＰＰ電源回路２、ＶＩＮＴ電源回路３、ワード線制御回路４、プレート線制御回路５、タイミング制御回路６、ＶＡＡ電源回路１３、１／２・ＶＡＡ電源回路１３、及びセンスアンプ制御回路１５を備える。
【００５０】
図３に示すように、電源電位検知回路１２は、外部電源ＶＤＤが投入されたことを検知して電源起動信号を出力する。
【００５１】
電源電位検知回路１２は、図３に示すように、例えば、２つの電源起動信号,ＶＰＰ起動信号及びＶＩＮＴ起動信号を出力し、一定時間、回路をリセット状態に保つため、リセット信号ＲＳＴを出力する。ＶＰＰ起動信号は、ＶＰＰ電源回路２に供給される。
【００５２】
ＶＩＮＴ起動信号は、図３に示すように、遅延回路８を備える起動順序制御回路７と、遅延回路１９を備える放電順序制御回路１７に供給される。
【００５３】
また、遅延回路８からは、図３に示すように、ＶＡＡ起動信号及び１／２・ＶＡＡ起動信号が発生される。ＶＡＡ起動信号は、ＶＡＡ電源回路１３に供給され、１／２・ＶＡＡ起動信号は、１／２・ＶＡＡ電源回路１４に供給される。
【００５４】
更に遅延回路８からは、図３に示すように、ＶＩＮＴ電源回路３に、ＶＩＮＴ起動信号が供給される。
【００５５】
また、遅延回路１９からは、図３に示すように、３つの電源放電信号,ＶＩＮＴ放電信号,ＶＡＡ放電信号及び１／２・ＶＡＡ放電信号が発生される。ＶＩＮＴ放電信号は、ＶＩＮＴ電源回路３に供給され、ＶＡＡ放電信号は、ＶＡＡ電源回路１３に供給され、１／２・ＶＡＡ放電信号は、１／２・ＶＡＡ電源回路１４に供給される。
【００５６】
また、図３に示すように、ＶＰＰ電源回路２は、内部電源ＶＰＰを発生する。内部電源ＶＰＰは、例えば、ワード線、及びワード線を制御するワード線制御回路４に供給される。
【００５７】
ＶＩＮＴ電源回路３は、図３に示すように、内部電源ＶＩＮＴを発生する。内部電源ＶＩＮＴは、プレート線を制御するプレート線制御回路５、センスアンプを制御するセンスアンプ制御回路１５及びチップ全体の動作を制御する論理回路群，例えばタイミング制御回路６に供給される。
【００５８】
タイミング制御回路６は、図３に示すように、例えば、ＷＬ活性信号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワード線制御回路４に供給され、ＰＬ活性信号はプレート線制御回路５及びセンスアンプ制御回路１５に供給される。
【００５９】
ワード線制御回路４は、図３に示すように、例えば、ＷＬ活性信号に基づいて活性化され、ワード線の電位を制御する。ＷＬ活性信号は、ワード線制御回路４に供給される前に、電位振幅変換回路（ＬＳ−Ｒ）９を経由する。この理由は、タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、ワード線制御回路４が、内部電源ＶＰＰを電源として動作することにある。
【００６０】
プレート線制御回路５及びセンスアンプ制御回路１５は、図３に示すように、例えば、ＰＬ活性信号に基づいて活性化され、それぞれプレート線の電位及びセンスアンプの電位を制御する。ＰＬ活性信号は、プレート線制御回路５及びセンスアンプ制御回路１５に供給される前に、電位振幅変換回路（ＬＳ−Ｒ）１１を経由する。この理由は、タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、プレート線制御回路５及びセンスアンプ制御回路１５が、内部電源ＶＡＡ及び内部電源１／２・ＶＡＡを電源として動作することにある。
【００６１】
内部電源ＶＡＡは、図３に示すように、ＶＡＡ電源回路１３からプレート線制御回路５及びセンスアンプ制御回路１５に供給される。一方、内部電源１／２・ＶＡＡは、１／２・ＶＡＡ電源回路１４からプレート線制御回路５及びセンスアンプ制御回路１５に供給される。
【００６２】
（メモリセルアレイ）
（ＴＣユニット直列接続型）
本発明の第１の実施の形態に係る電源電位制御回路を適用可能なメモリセルアレイの一例は、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【００６３】
ＴＣユニット直列接続型ＦｅＲＡＭセルアレイは、図４に示すように、メモリセルアレイ１０と、メモリセルアレイ１０に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ１０には、ＴＣユニット直列接続型ＦｅＲＡＭセルがマトリックス状に複数個配列されている。
【００６４】
ＴＣユニット直列接続型ＦｅＲＡＭのユニットセルは、例えば、図５に示すように、セルトランジスタＴのソース、ドレイン間に強誘電体キャパシタＣFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図５に示すように、プレート線ＰＬとビット線ＢＬ間において、複数個直列に配置される。このような複数個直列接続されたＴＣユニット直列接続型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のセルトランジスタＴのゲートには、ワード線ＷＬが接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳが接続されている。
【００６５】
図４に示すように、複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）４０に接続され、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）は、それぞれワード線制御回路４内に配置されるブロック選択線ドライバ（ＢＬ．ＤＲＶ．）４２に接続されている。一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）４４に接続されている。
【００６６】
メモリセルアレイ１０は、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ１０は、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、プレート線ＰＬ（ＰＬ，／ＰＬ）を中心として、ビット線ＢＬ（ＢＬ，／ＢＬ）が延伸する方向において、折り返した構成を備える。
【００６７】
ＴＣユニット直列接続型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位、及びブロック選択線ＢＳ（ＢＳ０，ＢＳ１）の電位は、例えば内部電源ＶＰＰ、或いは回路内接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、待機状態においては、例えばＷＬ＝ＶＰＰ，ＢＳ＝ＧＮＤとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは回路内接地電位ＧＮＤのいずれかの電位をとる。又、待機状態においては、ＰＬ＝ＧＮＤとなる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、ＦｅＲＡＭセルから読み出された電荷が転送される。待機状態においては、ＢＬ＝ＧＮＤである。
【００６８】
（１トランジスタ１キャパシタ型）
比較例に係る電源電位制御回路を適用可能な他のメモリセルアレイの一例は、図６に示すように、１Ｔ１Ｃ型ＦｅＲＡＭの構成を備える。
【００６９】
１Ｔ１Ｃ型ＦｅＲＡＭは、図６に示すように、メモリセルアレイ１０と、メモリセルアレイ１０に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ１０には、１Ｔ１Ｃ型ＦｅＲＡＭセルが複数集積される。
【００７０】
１Ｔ１Ｃ型ＦｅＲＡＭのユニットセルは、例えば、図６に示すように、セルトランジスタＴのソースに強誘電体キャパシタＣFEを直列接続した構成を備える。このようなユニットセルは、図６に示すように、複数のプレート線ＰＬ（ＰＬ，／ＰＬ）と複数のビット線ＢＬ（ＢＬ，／ＢＬ）の交差部に配置され、マトリックスを構成している。
【００７１】
各々のセルトランジスタＴのゲートには、ワード線ＷＬが接続され、セルトランジスタＴのソースに接続される強誘電体キャパシタＣFEの電極と反対側の他方の電極は、図６に示すように、プレート線ＰＬ（ＰＬ，／ＰＬ）に接続され、セルトランジスタＴのドレインには、ビット線ＢＬ（ＢＬ，／ＢＬ）が接続されている。
【００７２】
図６に示すように、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）４０に接続され、一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）４４に接続されている。
【００７３】
１Ｔ１Ｃ型ＦｅＲＡＭでは、ワード線ＷＬの電位は、例えば内部電源ＶＰＰ、或いは回路内接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、待機状態においては、例えばＷＬ＝ＶＰＰとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは回路内接地電位ＧＮＤのいずれかの電位をとる。又、待機状態においては、ＰＬ＝ＧＮＤとなる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、１Ｔ１Ｃ型ＦｅＲＡＭセルから読み出された電荷が転送される。待機状態においては、ＢＬ＝ＧＮＤである。
【００７４】
（電源電位制御回路）
本発明の第１の実施の形態に係る電源電位制御回路８０は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ及びワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，プレート線ＰＬに接続されたソース，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴとソース及びドレイン間に並列に接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路８０であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡを供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０とを備える。
【００７５】
或いは又、本発明の第１の実施の形態に係る電源電位制御回路８０は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ、ワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴと一方の電極をプレート線ＰＬに接続され,他方の電極をセルトランジスタＴのソースに接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路８０であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡ電位を供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０とを備える。
【００７６】
或いは又、本発明の第１の実施の形態に係る電源電位制御回路８０においては、容量カップリングを有する２種類の電位,ＶＰＰ及び１／２・ＶＡＡの内、より電位の高い方のＶＰＰ電位をまず立上げ、続いて電位の低い方の１／２・ＶＡＡ電位を立上げるパワーオンシーケンスにおいて、１／２・ＶＡＡ電位を立上げる際にＶＰＰ電位を略一定に保つ様にＶＰＰ電位からＶＳＳ電位へ電流を流しながら、１／２・ＶＡＡ電位を立上げることを特徴とする。
【００７７】
或いは又、本発明の第１の実施の形態に係る電源電位制御回路８０においては、ＶＰＰ電位から電流を流すのは、ＶＰＰ電位モニター回路５０のアクティブ抵抗列２６及びパッシブ抵抗列２８に沿うことを特徴とする。
【００７８】
或いは又、本発明の第１の実施の形態に係る電源電位制御回路８０においては、ＶＰＰ電位モニター回路のアクティブ抵抗列２６はアクティブ時に使用されることを特徴とする。
【００７９】
本発明の第１の実施の形態に係る電源電位制御回路８０を図７から図１０を用いて説明する。
【００８０】
図７はワード線供給用ＶＰＰ電位とスタンドバイ時にビット線ＢＬ，プレート線ＰＬ及びセルアレイ内のセルトランジスタＴのソース／ドレイン／チャネル領域に供給する１／２・ＶＡＡ電位間のカップリングを模式的に示した回路図である。図８は抵抗列とＯＰアンプからなるＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０の模式的構成図、図９は本発明の第１の実施の形態に係る電源電位制御回路において、ＶＰＰ電位昇圧用のチャージポンプ回路６０の模式的回路構成図である。又、図１０はパワーオン時の主要ノードの各種電位の波形図を示す。
【００８１】
本発明の第１の実施の形態に係る電源電位制御回路８０は、図８に示すように、一方の入力端子を基準電圧ＶＲＥＦに接続し，他方の入力端子をＶＰＰモニター電圧ＭＯＮＩＰＰに接続したオペアンプ（ＯＰアンプ）２２と、ＯＰアンプ２２の出力端子にゲート電極を接続したｐチャネルＭＯＳトランジスタＱＡ及びｐチャネルＭＯＳトランジスタＱＡに直列接続されたｎチャネルＭＯＳトランジスタＱＢと、ＶＰＰ電位とＶＳＳ電位間に直列接続され，アクティブ時に電流が流れるアクティブ抵抗列２６と、ＶＰＰ電位とＶＳＳ電位間に直列接続され，常に電流が流れるパッシブ抵抗列２８とを備えるＶＰＰ電位モニター回路５０によって構成される。
【００８２】
出力電位ＯＳＣＥは、ｐチャネルＭＯＳトランジスタＱＡとｎチャネルＭＯＳトランジスタＱＢとの接続ノードにおいて検出する。
【００８３】
アクティブ抵抗列２６は、ＶＰＰ電位とＶＳＳ電位間に接続され、アクティブ信号ＡＣＴ（ＡＣＴ，／ＡＣＴ）をそれぞれゲート電極に供給されるｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタの並列回路からなるＭＯＳトランスファースイッチＭＳ（ＭＳ１，ＭＳ２，ＭＳ３）と、ＭＯＳトランスファースイッチＭＳに直列接続される抵抗ＲＡ（ＲＡ１，ＲＡ２，ＲＡ３）とを備える。
【００８４】
パッシブ抵抗列２８は、ＶＰＰ電位とＶＳＳ電位間に直列接続された抵抗ＲＳ（ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ４）を備える。
【００８５】
図８に示すＶＰＰ電位モニター回路５０では、ＶＰＰモニター電圧ＭＯＮＩＰＰは、アクティブ抵抗列２６内の抵抗ＲＡ３とＲＡ４との接続ノードＮ２と、パッシブ抵抗列２８内の抵抗ＲＳ３とＲＳ４との接続ノードＮ４とを共通接続した共通電位から検出する。尚、図８に示すように、アクティブ抵抗列２６内の抵抗ＲＡ１とＲＡ２との接続ノードＮ１と、パッシブ抵抗列２８内の抵抗ＲＳ１とＲＳ２との接続ノードＮ３は共通接続されている。
【００８６】
図８の抵抗列は、アクティブ用の小抵抗と、スタンドバイ用の大抵抗が２列並列していることに特徴がある。即ち、図８の抵抗列は、アクティブ時に電流が流れるアクティブ抵抗列２６及び常に電流が流れるパッシブ抵抗列２８において、スタンドバイ時には、大きい抵抗値を備えるパッシブ抵抗列２８に電流を流すことにより消費電流を低減し、アクティブ時には、小さい抵抗値を備えるアクティブ抵抗列２６に電流を流すことにより高速レスポンスを達成することができる。
【００８７】
本発明の第１の実施の形態に係る電源電位制御回路８０において、ワード線昇圧用のＶＰＰ電位を発生させるためのチャージポンプ回路６０は、例えば、図９に示すように、リングオシレータ１６と、リングオシレータ１６に接続され，パワーラインＶＬ１の電位を上昇させるためのチャージポンプ用キャパシタを構成するＭＯＳトランジスタＱ１と、パワーラインＶＬ１に電流を供給するためのＭＯＳトランジスタＱ３と、パワーラインＶＬ１に対する負荷トランジスタＱ５と、パワーラインＶＬ１と出力端子Ａとの間に接続されたトランスファースイッチ用のＭＯＳトランジスタＱ７と、リングオシレータ１８と、リングオシレータ１８に接続され，パワーラインＶＬ２の電位を上昇させるためのチャージポンプ用キャパシタを構成するＭＯＳトランジスタＱ２と、パワーラインＶＬ２に電流を供給するためのＭＯＳトランジスタＱ４と、パワーラインＶＬ２に対する負荷トランジスタＱ６と、パワーラインＶＬ２と出力端子Ｂとの間に接続されたトランスファースイッチ用のＭＯＳトランジスタＱ８とを備える。
【００８８】
（パワーオンシーケンス）
パワーオン時の主要ノードの各種電位の波形は、図１０に示すように表される。
【００８９】
（ａ）まず、時刻ｔ１において、外部電源ＶＤＤが投入され、引続いて時刻ｔ２において、内部電源ＭＩＮＶＤＤが上昇し、一定時間経過後に一定電位に保持される。
【００９０】
（ｂ）次に、時刻ｔ３において、ＡＣＴ信号が投入され、一定電位に保持される。
【００９１】
（ｃ）次に、時刻ｔ４において、ＶＰＰ電位が上昇し、所定の時間経過後、一定電位に保持される。
【００９２】
（ｄ）次に、時刻ｔ５において、ＶＡＡ電位の上昇と共に、１／２・ＶＡＡ電位が上昇し、所定の時間経過後、一定電位に保持される。同時に、図１０に示すように、１／２・ＶＡＡ電位の立上りに伴って、容量カップリングによって、ＶＰＰ電位が上昇する。
【００９３】
（ｅ）次に、時刻ｔ６において、ＡＣＴ信号が零電位に遷移する。
【００９４】
（ｆ）次に、ＶＰＰ電位が安定化した後、時刻ｔ７において、パワーオンリセット電位ＰＯＲが上昇し、ＶＤＤと同一電位に保持される。
【００９５】
ＶＰＰ電位が再度もとの電位に戻るまでの期間は、時刻ｔ５から時刻ｔ６の期間に相当する。ＶＰＰ電位が再度もとの電位に戻るまでの期間内において、ＶＰＰ電位モニター回路５０はアクティブ状態を保つことにより、アクティブ抵抗列２６及びパッシブ抵抗列２８からなる並列回路を介して、ＶＰＰ電位からＶＳＳ電位へ放電電流が流れる。
【００９６】
本発明の第１の実施の形態に係る電源電位制御回路においては、図１０のパワーオンシーケンスに従って、まずＶＰＰ電位が立上った後、１／２・ＶＡＡ電位が立上って、一旦容量カップリングでＶＰＰ電位が上昇し、再度もとの電位に戻るまではアクティブ状態を保つことにより、ＶＰＰ電位からＶＳＳ電位へ放電電流を多く流し、容量カップリングにより生じたＶＰＰ電位の上昇を高速に元へ戻すことを特徴とする。
【００９７】
本発明の第１の実施の形態に係る電源電位制御回路によれば、容量カップリングにより生じたＶＰＰ電位の上昇を高速に元へ戻すことができる。
【００９８】
[第２の実施の形態]                                                     
本発明の第２の実施の形態に係る電源電位制御回路は、第１の実施の形態と同様に、図１乃至図３に示すようなブロック構成を備えるＦｅＲＡＭに適用される。
【００９９】
本発明の第２の実施の形態に係る電源電位制御回路を適用可能なメモリセルアレイの一例は、第１の実施の形態と同様に、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【０１０１】
本発明の第２の実施の形態に係る電源電位制御回路８２は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ及びワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，プレート線ＰＬに接続されたソース，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴとソース及びドレイン間に並列に接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路８２であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡを供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０と、ワード線ＷＬに供給するＶＰＰ電位を放電するＶＰＰ電位放電回路７０を備える。
【０１０２】
或いは又、本発明の第２の実施の形態に係る電源電位制御回路８２は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ、ワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴと一方の電極をプレート線ＰＬに接続され,他方の電極をセルトランジスタＴのソースに接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路８２であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡ電位を供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０と、ワード線ＷＬに供給するＶＰＰ電位を放電するＶＰＰ電位放電回路７０を備える。
【０１０３】
本発明の第２の実施の形態に係る電源電位制御回路８２においては、ＶＰＰ電位から電流を流すためにＶＰＰ電位モニター回路５０とは別個に電流を流すＶＰＰ電位放電回路７０を備えたことを特徴とする。
【０１０４】
本発明の第２の実施の形態に係る電源電位制御回路８２においては、ＶＰＰ電位放電回路７０は、ＶＰＰ電位を接地電位ＶＳＳに放電することを特徴とする。
【０１０５】
本発明の第２の実施の形態に係る電源電位制御回路８２を図１１から図１２を用いて説明する。
【０１０６】
本発明の第２の実施の形態に係る電源電位制御回路８２は、図１１に示すように、ＶＰＰ電位モニター回路５０と、ＶＰＰ電位放電回路７０とを備える。
【０１０７】
ＶＰＰ電位モニター回路５０は、本発明の第１の実施の形態に係る電源電位制御回路８０と同様の構成を備え、図１１に示すように、一方の入力端子を基準電圧ＶＲＥＦに接続し，他方の入力端子をＶＰＰモニター電圧ＭＯＮＩＰＰに接続したＯＰアンプ２２と、ＯＰアンプ２２の出力端子にゲート電極を接続したｐチャネルＭＯＳトランジスタＱＡ及びｐチャネルＭＯＳトランジスタＱＡに直列接続されたｎチャネルＭＯＳトランジスタＱＢと、ＶＰＰ電位とＶＳＳ電位間に直列接続され，アクティブ時に電流が流れるアクティブ抵抗列２６と、ＶＰＰ電位とＶＳＳ電位間に直列接続され，常に電流が流れるパッシブ抵抗列２８とを備える。
【０１０８】
ＶＰＰ電位放電回路７０は、図１１に示すように、一方の入力端子を基準電圧ＶＲＥＦに接続し，他方の入力端子をＶＰＰモニター電圧ＭＯＮＩＰＰに接続したＯＰアンプ２４と、ＯＰアンプ２４の出力端子にゲート電極を接続したｐチャネルＭＯＳトランジスタＱＤと、ＯＰアンプ２４の出力端子にソース電極を接続したｐチャネルＭＯＳトランジスタＱＣと、ｐチャネルＭＯＳトランジスタＱＤのソース電極と電位ＶＳＳとの間に接続された放電用の抵抗ＲＤとを備える。
【０１０９】
ｐチャネルＭＯＳトランジスタＱＣのゲート電極には、パワーオン信号／ＰＯＷＥＲＯＮが供給され、ドレイン電極には、ＶＰＰ電位が供給されている。同様に、ｐチャネルＭＯＳトランジスタＱＣのドレイン電極にも、ＶＰＰ電位が供給されている。
【０１１０】
ＶＰＰ電位放電回路７０は、１／２・ＶＡＡ電位の立上りから一定時間動作してＶＰＰ電位の電荷をＶＳＳ電位に放電するための回路である。ＶＰＰ電位放電回路７０は、その動作上、パワーオン信号／ＰＯＷＥＲＯＮの立上りによってｐチャネルＭＯＳトランジスタＱＣがオン状態になり、かつＶＡＡ電位及び１／２・ＶＡＡ電位の立上りによってｐチャネルＭＯＳトランジスタＱＤがオン状態になると、ＶＰＰ電位からｐチャネルＭＯＳトランジスタＱＤ及び放電用の抵抗ＲＤを介して放電電流がＶＳＳ電位に導通する。
【０１１１】
一方、本発明の第２の実施の形態に係る電源電位制御回路８２において、ＶＰＰ電位モニター回路５０は、パワーオンから一定時間のみ動作する。
【０１１２】
（パワーオンシーケンス）
パワーオン時の主要ノードの各種電位の波形は、図１２に示すように表される。
【０１１３】
（ａ）まず、時刻ｔ１において、外部電源ＶＤＤが投入され、引続いて時刻ｔ２において、内部電源ＭＩＮＶＤＤが上昇し、一定時間経過後に一定電位に保持される。
【０１１４】
（ｂ）次に、時刻ｔ３において、ＶＰＰ電位が上昇し、所定の時間経過後、一定電位に保持される。
【０１１５】
（ｃ）次に、時刻ｔ４において、パワーオン信号／ＰＯＷＥＲＯＮが投入され、ＶＡＡ電位の上昇と共に、１／２・ＶＡＡ電位が上昇し、所定の時間経過後、一定電位に保持される。同時に、図１２に示すように、１／２・ＶＡＡ電位の立上りに伴って、容量カップリングによって、ＶＰＰ電位が上昇する。
【０１１６】
（ｄ）次に、時刻ｔ５において、パワーオン信号／ＰＯＷＥＲＯＮ信号が零電位に遷移する。
【０１１７】
（ｅ）次に、ＶＰＰ電位が安定化した後の時刻ｔ６において、パワーオンリセット電位ＰＯＲが上昇し、ＶＤＤと同一電位に保持される。
【０１１８】
ＶＰＰ電位が再度もとの電位に戻るまでの期間は、パワーオン信号／ＰＯＷＥＲＯＮがアクティブとなる時刻ｔ４から時刻ｔ６の期間に相当する。ＶＰＰ電位が再度もとの電位に戻るまでの期間内において、ＶＰＰ電位放電回路７０はアクティブ状態を保つことにより、ＶＰＰ電位からｐチャネルＭＯＳトランジスタＱＤ及び放電用の抵抗ＲＤを介して放電電流がＶＳＳ電位に導通する。
【０１１９】
本発明の第２の実施の形態に係る電源電位制御回路８２によれば、ＶＰＰ電位モニター回路５０とは別系統のＶＰＰ電位放電回路７０を備えることによって、より高速に電荷を放電することができる。
【０１２０】
本発明の第２の実施の形態に係る電源電位制御回路８２は、図１に示すようなブロック構成を備えるＦｅＲＡＭに適用可能であり、或いは又、図２に示すようなブロック構成を備えるＦｅＲＡＭにも適用可能である。
【０１２１】
本発明の第２の実施の形態に係る電源電位制御回路８２を適用可能なメモリセルアレイの一例は、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【０１２２】
本発明の第２の実施の形態に係る電源電位制御回路によれば、パワーオン時にＶＰＰ電位からの放電電流量と、アクティブ時にＶＰＰ電位モニター回路５０に流す電流量を独立に最適化することができる
[第３の実施の形態]
本発明の第３の実施の形態に係る電源電位制御回路は、第１の実施の形態と同様に、図１乃至図３に示すようなブロック構成を備えるＦｅＲＡＭに適用される。
【０１２３】
本発明の第３の実施の形態に係る電源電位制御回路を適用可能なメモリセルアレイの一例は、第１の実施の形態と同様に、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【０１２５】
本発明の第３の実施の形態に係る電源電位制御回路８４は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ及びワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，プレート線ＰＬに接続されたソース，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴとソース及びドレイン間に並列に接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路８４であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡを供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０と、ワード線ＷＬに供給するＶＰＰ電位を放電するＶＰＰ電位放電回路７２を備える。
【０１２６】
或いは又、本発明の第３の実施の形態に係る電源電位制御回路８４は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ、ワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴと一方の電極をプレート線ＰＬに接続され,他方の電極をセルトランジスタＴのソースに接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路８４であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡ電位を供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０と、ワード線ＷＬに供給するＶＰＰ電位を放電するＶＰＰ電位放電回路７２を備える。
【０１２７】
本発明の第３の実施の形態に係る電源電位制御回路８４においては、ＶＰＰ電位放電回路７２は、ＶＰＰ電位を１／２・ＶＡＡ電位に放電することを特徴とする。
【０１２８】
本発明の第３の実施の形態に係る電源電位制御回路８４においては、ＶＰＰ電位から電流を流すためにＶＰＰ電位モニター回路５０とは別個に電流を流すＶＰＰ電位放電回路７２を備えたことを特徴とする。
【０１２９】
本発明の第３の実施の形態に係る電源電位制御回路８４を図１３及び図１４を用いて説明する。
【０１３０】
本発明の第３の実施の形態に係る電源電位制御回路８４は、図１３に示すように、ＶＰＰ電位モニター回路５０と、ＶＰＰ電位放電回路７２とを備える。
【０１３１】
ＶＰＰ電位モニター回路５０は、本発明の第１の実施の形態に係る電源電位制御回路８０と同様の構成を備え、図１３に示すように、一方の入力端子を基準電圧ＶＲＥＦに接続し，他方の入力端子をＶＰＰモニター電圧ＭＯＮＩＰＰに接続したＯＰアンプ２２と、ＯＰアンプ２２の出力端子にゲート電極を接続したｐチャネルＭＯＳトランジスタＱＡ及びｐチャネルＭＯＳトランジスタＱＡに直列接続されたｎチャネルＭＯＳトランジスタＱＢと、ＶＰＰ電位とＶＳＳ電位間に直列接続され，アクティブ時に電流が流れるアクティブ抵抗列２６と、ＶＰＰ電位とＶＳＳ電位間に直列接続され，常に電流が流れるパッシブ抵抗列２８とを備える。
【０１３２】
ＶＰＰ電位放電回路７２は、図１３に示すように、一方の入力端子を基準電圧ＶＲＥＦに接続し，他方の入力端子をＶＰＰモニター電圧ＭＯＮＩＰＰに接続したＯＰアンプ２４と、ＯＰアンプ２４の出力端子にゲート電極を接続したｐチャネルＭＯＳトランジスタＱＤと、ＯＰアンプ２４の出力端子にソース電極を接続したｐチャネルＭＯＳトランジスタＱＣと、ｐチャネルＭＯＳトランジスタＱＤのソース電極と電位１／２・ＶＡＡとの間に接続された放電用の抵抗ＲＤとを備える。
【０１３３】
ｐチャネルＭＯＳトランジスタＱＣのゲート電極には、パワーオン信号／ＰＯＷＥＲＯＮが供給され、ドレイン電極には、ＶＰＰ電位が供給されている。同様に、ｐチャネルＭＯＳトランジスタＱＣのドレイン電極にも、ＶＰＰ電位が供給されている。
【０１３４】
ＶＰＰ電位放電回路７２は、１／２・ＶＡＡ電位の立上りから一定時間動作してＶＰＰ電位の電荷を／２・ＶＡＡ電位に放電するための回路である。ＶＰＰ電位放電回路７２は、その動作上、パワーオン信号／ＰＯＷＥＲＯＮの立上りによってｐチャネルＭＯＳトランジスタＱＣがオン状態になり、かつＶＡＡ電位及び１／２・ＶＡＡ電位の立上りによってｐチャネルＭＯＳトランジスタＱＤがオン状態になると、ＶＰＰ電位からｐチャネルＭＯＳトランジスタＱＤ及び放電用の抵抗ＲＤを介して放電電流が１／２・ＶＡＡ電位に導通する。
【０１３５】
一方、本発明の第３の実施の形態に係る電源電位制御回路８４において、ＶＰＰ電位モニター回路５０は、パワーオンから一定時間のみ動作する。
【０１３６】
（パワーオンシーケンス）
パワーオン時の主要ノードの各種電位の波形は、図１４に示すように表される。
【０１３７】
（ａ）まず、時刻ｔ１において、外部電源ＶＤＤが投入され、引続いて時刻ｔ２において、内部電源ＭＩＮＶＤＤが上昇し、一定時間経過後に一定電位に保持される。
【０１３８】
（ｂ）次に、時刻ｔ３において、ＶＰＰ電位が上昇し、所定の時間経過後、一定電位に保持される。
【０１３９】
（ｃ）次に、時刻ｔ４において、パワーオン信号／ＰＯＷＥＲＯＮが投入され、ＶＡＡ電位の上昇と共に、１／２・ＶＡＡ電位が上昇し、所定の時間経過後、一定電位に保持される。同時に、図１４に示すように、１／２・ＶＡＡ電位の立上りに伴って、容量カップリングによって、ＶＰＰ電位が上昇する。
【０１４０】
（ｄ）次に、時刻ｔ５において、パワーオン信号／ＰＯＷＥＲＯＮ信号が零電位に遷移する。
【０１４１】
（ｅ）次に、ＶＰＰ電位が安定化した後、時刻ｔ６において、パワーオンリセット電位ＰＯＲが上昇し、ＶＤＤと同一電位に保持される。
【０１４２】
ＶＰＰ電位が再度もとの電位に戻るまでの期間は、パワーオン信号／ＰＯＷＥＲＯＮがアクティブとなる時刻ｔ４から時刻ｔ６の期間に相当する。ＶＰＰ電位が再度もとの電位に戻るまでの期間内において、ＶＰＰ電位放電回路７２はアクティブ状態を保つことにより、ＶＰＰ電位からｐチャネルＭＯＳトランジスタＱＤ及び放電用の抵抗ＲＤを介して放電電流が１／２・ＶＡＡ電位に導通する。
【０１４３】
本発明の第３の実施の形態に係る電源電位制御回路８４によれば、ＶＰＰ電位モニター回路５０とは別系統のＶＰＰ電位放電回路７２を備えることによって、より高速に電荷を放電することができる。
【０１４４】
本発明の第３の実施の形態に係る電源電位制御回路８４は、図１に示すようなブロック構成を備えるＦｅＲＡＭに適用可能であり、或いは又、図２に示すようなブロック構成を備えるＦｅＲＡＭにも適用可能である。
【０１４５】
本発明の第３の実施の形態に係る電源電位制御回路８４を適用可能なメモリセルアレイの一例は、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【０１４６】
本発明の第３の実施の形態に係る電源電位制御回路８４によれば、図１３及び図１４に示すように、１／２・ＶＡＡ電位の立上がりから一定時間動作して、ＶＰＰ電位の電荷をＶＳＳ電位に放電するのではなく、１／２・ＶＡＡ電位に放電することにより、電荷の無駄な放電を防ぐことができる。
【０１４７】
[第４の実施の形態]
本発明の第４の実施の形態に係る電源電位制御回路は、第１の実施の形態と同様に、図１乃至図３に示すようなブロック構成を備えるＦｅＲＡＭに適用される。
【０１４８】
本発明の第４の実施の形態に係る電源電位制御回路を適用可能なメモリセルアレイの一例は、第１の実施の形態と同様に、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【０１５０】
本発明の第４の実施の形態に係る電源電位制御回路は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ及びワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，プレート線ＰＬに接続されたソース，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴとソース及びドレイン間に並列に接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡを供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０とを備える。
【０１５１】
或いは又、本発明の第４の実施の形態に係る電源電位制御回路は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ、ワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴと一方の電極をプレート線ＰＬに接続され,他方の電極をセルトランジスタＴのソースに接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡ電位を供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０とを備える。
【０１５２】
或いは又、本発明の第４の実施の形態に係る電源電位制御回路は、ワード線ＷＬに供給するＶＰＰ電位を放電するＶＰＰ電位放電回路７０又は７２を備えていても良い。
【０１５３】
本発明の第４の実施の形態に係る電源電位制御回路は、容量カップリングを有する２種類の電位,ＶＰＰ及び１／２・ＶＡＡの内、より電位の高い方のＶＰＰ電位をまず電位Ｖ1まで立上げ、続いて電位の低い方の１／２・ＶＡＡ電位を電位Ｖ２まで立上げることにより、高い方のＶＰＰ電位をＶ１＋Ｖ２まで立上げることを特徴とする。
【０１５４】
本発明の第４の実施の形態に係る電源電位制御回路を図１５及び図１６を用いて説明する。
【０１５５】
本発明の第１乃至第３の実施の形態に係る電源電位制御回路では、容量カップリングにより上昇した電位状態から電荷を放電することにより、ＶＰＰ電位を回復させる手段を採用した。
【０１５６】
本発明の第４の実施の形態に係る電源電位制御回路では、ＶＰＰ電位を昇圧した後に１／２・ＶＡＡ電位を昇圧し、両者を所望の電位とする２段階のＶＰＰ電位の昇圧法を提示する。
【０１５７】
（ＶＰＰ電位の２段階昇圧法）
（ｉ）まず、図１５（ａ）に示すように、１／２・ＶＡＡ電位及び１／２・ＶＡＡ電位を発生する回路を０Ｖにリセットする。ここで、１／２・ＶＡＡ電位を発生する回路としては、例えば、図１乃至図４或いは図６に示すプレート線制御回路５を想定することができる。
【０１５８】
（ｉｉ）次に、図１５（ｂ）に示すように、１／２・ＶＡＡ電位及び１／２・ＶＡＡ電位を発生する回路を０Ｖにリセットしながら、ＶＰＰ電位を２．２Ｖに昇圧する。メモリセルアレイ１０の拡散層及びチャネル領域が０Ｖであれば、十分にセルトランジスタＴはオンし、強誘電体キャパシタＣFEの両電極間は導通するため、データの破壊は起きない。
【０１５９】
（ｉｉｉ）続いて、図１５（ｃ）に示すように、１／２・ＶＡＡ電位及び１／２・ＶＡＡ電位を発生する回路のリセットを解除して、１／２・ＶＡＡ電位を０Ｖから０．９Ｖに昇圧する。ＶＰＰ電位は容量カップリングにより０．９Ｖ更に上昇し、３．１Ｖとなる。
【０１６０】
（パワーオンシーケンス）
パワーオン時の主要ノードの各種電位の波形は、図１６に示すように表される。
【０１６１】
（ａ）まず、時刻ｔ１において、外部電源ＶＤＤが投入され、引続いて時刻ｔ２において、内部電源ＭＩＮＶＤＤが上昇し、一定時間経過後に一定電位に保持される。
【０１６２】
（ｂ）次に、時刻ｔ３において、ＶＰＰ電位が上昇し、所定の時間経過後、一定電位に保持される。
【０１６３】
（ｃ）次に、時刻ｔ４において、ＶＡＡ電位の上昇と共に、１／２・ＶＡＡ電位が上昇し、所定の時間経過後、一定電位に保持される。同時に、図１６に示すように、１／２・ＶＡＡ電位の立上りに伴って、容量カップリングによって、ＶＰＰ電位が上昇する。
【０１６４】
（ｄ）次に、時刻ｔ５において、パワーオンリセット電位ＰＯＲが上昇し、ＶＤＤと同一電位に保持される。
【０１６５】
本発明の第４の実施の形態に係る電源電位制御回路は、図１に示すようなブロック構成を備えるＦｅＲＡＭに適用可能であり、或いは又、図２に示すようなブロック構成を備えるＦｅＲＡＭにも適用可能である。
【０１６６】
本発明の第４の実施の形態に係る電源電位制御回路を適用可能なメモリセルアレイの一例は、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【０１６７】
本発明の第４の実施の形態に係る電源電位制御回路によれば、ＶＰＰ電位を２段階に分けて昇圧することにより、電荷を放電させることなく、ＶＰＰ電位を容量カップリングにより上昇させず、セルトランジスタの信頼性低下も防止することができる。
【０１６８】
[第５の実施の形態]
本発明の第５の実施の形態に係る電源電位制御回路は、第１の実施の形態と同様に、図１乃至図３に示すようなブロック構成を備えるＦｅＲＡＭに適用される。
【０１６９】
本発明の第５の実施の形態に係る電源電位制御回路を適用可能なメモリセルアレイの一例は、第１の実施の形態と同様に、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【０１７１】
本発明の第５の実施の形態に係る電源電位制御回路は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ及びワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，プレート線ＰＬに接続されたソース，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴとソース及びドレイン間に並列に接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡを供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０とを備える。
【０１７２】
或いは又、本発明の第５の実施の形態に係る電源電位制御回路は、行方向に延伸する複数のワード線ＷＬ、列方向に延伸する複数のビット線ＢＬ、行方向に延伸する複数のプレート線ＰＬ、ワード線ＷＬとビット線ＢＬの交差部に配置され,ビット線ＢＬに接続されたドレイン，ワード線ＷＬに接続されたゲートを有するセルトランジスタＴと一方の電極をプレート線ＰＬに接続され,他方の電極をセルトランジスタＴのソースに接続された強誘電体キャパシタＣFEからなるユニットセルを備えるメモリセルアレイ１０に電源電位を供給する電源電位制御回路であって、ワード線ＷＬにＶＰＰ電位を供給するワード線ドライバ４０を備えるワード線制御回路４と、プレート線ＰＬに１／２・ＶＡＡ電位を供給するプレート線ドライバ４４を備えるプレート線制御回路５と、アクティブ時に電流が流れるアクティブ抵抗列２６と、アクティブ抵抗列２６に並列接続され,スタンドバイ時に電流が流れるパッシブ抵抗列２８とを備え、ワード線ＷＬに供給するＶＰＰ電位をモニターするＶＰＰ電位モニター回路５０とを備える。
【０１７３】
或いは又、本発明の第５の実施の形態に係る電源電位制御回路は、ワード線ＷＬに供給するＶＰＰ電位を放電するＶＰＰ電位放電回路７０又は７２を備えていても良い。
【０１７４】
本発明の第５の実施の形態に係る電源電位制御回路は、容量カップリングを有する２種類の電位,ＶＰＰ及び１／２・ＶＡＡの内、より低い方の１／２・ＶＡＡ電位をＶ０にリセットしながらより電位の高い方のＶＰＰ電位をまず電位Ｖ１まで立上げ、続いてより低い方の１／２・ＶＡＡ電位のリセットを解除して、より高い方のＶＰＰ電位を電位Ｖ２まで立上げ、続いて、より低い方の１／２・ＶＡＡ電位を所望の電位Ｖ３まで立上げ、この間より高い方のＶＰＰ電位は電流を流すことにより電位をＶ２に保ち続けることを特徴とする。
【０１７５】
本発明の第５の実施の形態に係る電源電位制御回路を図１７及び図１８を用いて説明する。
【０１７６】
（ＶＰＰ電位の３段階昇圧方法）
本発明の第５の実施の形態に係る電源電位制御回路におけるＶＰＰ電位の３段階昇圧方法の動作を、図１７を用いて説明する。
【０１７７】
（ｉ）まず、図１７（ａ）に示すように、１／２・ＶＡＡ電位及び１／２・ＶＡＡ電位を発生する回路を０Ｖにリセットする。ここで、１／２・ＶＡＡ電位を発生する回路としては、例えば、図１乃至図４或いは図６に示すプレート線制御回路５を想定することができる。
【０１７８】
（ｉｉ）次に、図１７（ｂ）に示すように、１／２・ＶＡＡ電位及び１／２・ＶＡＡ電位を発生する回路を０Ｖにリセットしながら、ＶＰＰ電位を２．１Ｖに昇圧する。メモリセルアレイ１０の拡散層及びチャネル領域が０Ｖであれば、十分にセルトランジスタＴはオンし、強誘電体キャパシタＣFEの両電極間は導通するため、データの破壊は起きない。
【０１７９】
（ｉｉｉ）続いて、図１７（ｃ）に示すように、１／２・ＶＡＡ電位及び１／２・ＶＡＡ電位を発生する回路のリセットを解除する。
【０１８０】
（ｉＶ）次に、図１７（ｄ）に示すように、１／２・ＶＡＡ電位及び１／２・ＶＡＡ電位を発生する回路のリセットを解除した状態で、ＶＰＰ電位を２．１Ｖから３．１Ｖに昇圧する。１／２・ＶＡＡ電位は、容量カップリングにより、０Ｖから０．３Ｖ上昇する。
【０１８１】
（Ｖ）次に、図１７（ｅ）に示すように、ＶＰＰ電位からＶＳＳ電位に電流を流しながら、１／２・ＶＡＡ電位を０．３Ｖから０．９Ｖに昇圧する。
【０１８２】
（パワーオンシーケンス）
パワーオン時の主要ノードの各種電位の波形は、図１８に示すように表される。
【０１８３】
（ａ）まず、時刻ｔ１において、外部電源ＶＤＤが投入され、引続いて時刻ｔ２において、内部電源ＭＩＮＶＤＤが上昇し、一定時間経過後に一定電位に保持される。
【０１８４】
（ｂ）次に、時刻ｔ３において、ＶＰＰ電位が上昇し、所定の時間経過後、一定電位に保持される。
【０１８５】
（ｃ）次に、時刻ｔ４０において、ＶＡＡ電位の上昇と共に、１／２・ＶＡＡ電位が上昇し、所定の時間経過後、一定電位に保持される。同時に、図１６に示すように、１／２・ＶＡＡ電位の立上りに伴って、容量カップリングによって、ＶＰＰ電位が上昇する。
【０１８６】
（ｄ）次に、時刻ｔ４１において、パワーオン信号／ＰＯＷＥＲＯＮが投入され、ＶＡＡ電位の上昇と共に、１／２・ＶＡＡ電位が上昇し、所定の時間経過後、一定電位に保持される。同時に、図１８に示すように、１／２・ＶＡＡ電位の立上りに伴って、容量カップリングによって、ＶＰＰ電位が上昇する。
【０１８７】
（ｄ）次に、時刻ｔ５において、パワーオン信号／ＰＯＷＥＲＯＮ信号が零電位に遷移する。
【０１８８】
（ｅ）次に、ＶＰＰ電位が安定化した後、時刻ｔ６において、パワーオンリセット電位ＰＯＲが上昇し、ＶＤＤと同一電位に保持される。
【０１８９】
ＶＰＰ電位が再度もとの電位に戻るまでの期間は、パワーオン信号／ＰＯＷＥＲＯＮがアクティブとなる時刻ｔ４１から時刻ｔ６の期間に相当する。ＶＰＰ電位が再度もとの電位に戻るまでの期間内において、ＶＰＰ電位放電回路はアクティブ状態を保つことにより、ＶＰＰ電位からｐチャネルＭＯＳトランジスタＱＤ及び放電用の抵抗ＲＤを介して放電電流がＶＳＳ電位若しくは１／２・ＶＡＡ電位に導通する。
【０１９０】
本発明の第５の実施の形態に係る電源電位制御回路では、本発明の第４の実施の形態に係る電源電位制御回路に比べて、ＶＰＰ電位からの放電電流が発生する。しかし、本発明の第４の実施の形態に係る電源電位制御回路においては、１／２・ＶＡＡを上昇させてＶＰＰ電位を容量カップリングで持ち上げる際に、容量に変動があると、正確なＶＰＰ電位の昇圧が出来なくなるのに対して、本発明の第５の実施の形態に係る電源電位制御回路では、このような問題点を解消し、正確なＶＰＰ電位の昇圧が可能である。
【０１９１】
本発明の第５の実施の形態に係る電源電位制御回路は、図１に示すようなブロック構成を備えるＦｅＲＡＭに適用可能であり、或いは又、図２に示すようなブロック構成を備えるＦｅＲＡＭにも適用可能である。
【０１９２】
本発明の第５の実施の形態に係る電源電位制御回路を適用可能なメモリセルアレイの一例は、図４に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【０１９３】
本発明の第５の実施の形態に係る電源電位制御回路によれば、（ｉ）１／２・ＶＡＡ電位を０ＶにリセットしながらＶＰＰ電位を昇圧し、（ｉｉ）１／２・ＶＡＡ電位のリセットを解除した状態で、ＶＰＰ電位を昇圧し、（ｉｉｉ）結果として、１／２・ＶＡＡ電位を昇圧することでＶＰＰ電位を昇圧するという３段階に分けてＶＰＰ電位を昇圧することにより、放電する電荷量を少なくすることができる。
【０１９４】
[その他の実施の形態]
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１９６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１９７】
【図１】本発明の第１の実施の形態に係る電源電位制御回路が適用されるＦｅＲＡＭの模式的ブロック構成図。
【図２】本発明の第１の実施の形態に係る電源電位制御回路が適用されるＦｅＲＡＭの他の模式的ブロック構成図。
【図３】本発明の第１の実施の形態に係る電源電位制御回路が適用されるＦｅＲＡＭの更に別の模式的ブロック構成図。
【図４】本発明の第１の実施の形態に係る電源電位制御回路を適用可能なメモリセルアレイの一例であって、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの模式的ブロック構成図。
【図５】ユニットセルが複数個接続されたＴＣユニット直列接続型ＦｅＲＡＭセルブロックの回路構成図。
【図６】比較例に係る電源電位制御回路を適用可能なメモリセルアレイの一例であって、１Ｔ１Ｃ型ＦｅＲＡＭセルアレイの模式的ブロック構成図。
【図７】本発明の第１の実施の形態に係る電源電位制御回路において、ＶＰＰ電位と１／２・ＶＡＡ電位間の容量カップリングを模式的に示した回路構成図。
【図８】本発明の第１の実施の形態に係る電源電位制御回路の回路構成図であって、ＶＰＰ電位モニター回路の模式的回路構成図。
【図９】本発明の第１の実施の形態に係る電源電位制御回路において、ワード線昇圧用ＶＰＰ電位を発生させるためのチャージポンプ回路の模式的構成図。
【図１０】本発明の第１の実施の形態に係る電源電位制御回路において、パワーオン時の主要ノードの各種電位のパワーオンシーケンスを示す波形の模式図。
【図１１】本発明の第２の実施の形態に係る電源電位制御回路の回路構成図であって、ＶＰＰ電位モニター回路とＶＰＰ電位放電回路の模式的回路構成図。
【図１２】本発明の第２の実施の形態に係る電源電位制御回路において、パワーオン時の主要ノードの各種電位のパワーオンシーケンスを示す波形の模式図。
【図１３】本発明の第３の実施の形態に係る電源電位制御回路の回路構成図であって、ＶＰＰ電位モニター回路とＶＰＰ電位放電回路の模式的回路構成図。
【図１４】本発明の第３の実施の形態に係る電源電位制御回路において、パワーオン時の主要ノードの各種電位のパワーオンシーケンスを示す波形の模式図。
【図１５】本発明の第４の実施の形態に係る電源電位制御回路において、動作の概要を示す模式的回路構成図。
【図１６】本発明の第４の実施の形態に係る電源電位制御回路において、パワーオン時の主要ノードの各種電位のパワーオンシーケンスを示す波形の模式図。
【図１７】本発明の第５の実施の形態に係る電源電位制御回路において、動作の概要を示す模式的回路構成図。
【図１８】本発明の第５の実施の形態に係る電源電位制御回路において、パワーオン時の主要ノードの各種電位のパワーオンシーケンスを示す波形の模式図。
【符号の説明】
【０１９８】
１…電源投入検知回路
２…ＶＰＰ電源回路
３…ＶＩＮＴ電源回路
４…ワード線制御回路
５…プレート線制御回路
６…タイミング制御回路
７…起動順序制御回路
８,１９…遅延回路
９,１１…電位振幅変換回路
１０…メモリセルアレイ
１２…電源電位検知回路
１３…ＶＡＡ電源回路
１４…１／２・ＶＡＡ電源回路
１５…センスアンプ制御回路
１６,１８…リングオシレータ
１７…放電順序制御回路
２０…センスアンプ
２２，２４…ＯＰアンプ
２６…アクティブ抵抗列
２８…パッシブ抵抗列
４０…ワード線ドライバ（ＷＬ．ＤＲＶ．）
４４…プレート線ドライバ（ＰＬ．ＤＲＶ．）
５０…ＶＰＰ電位モニター回路
６０…チャージポンプ回路
７０，７２…ＶＰＰ電位放電回路
８０，８２，８４…電源電位制御回路
ＶＤＤ…外部電源
ＶＰＰ…第１電位
ＶＳＳ…（接地）電位
１／２・ＶＡＡ…第２電位
ＣFE…強誘電体キャパシタ
ＷＬ，ＷＬ０，ＷＬ１〜ＷＬ７…ワード線
ＢＬ，／ＢＬ…ビット線
ＰＬ，／ＰＬ…プレート線
Ｔ…セルトランジスタ
【図１】
0004488988.tif 000002
【図２】
0004488988.tif 000003
【図３】
0004488988.tif 000004
【図４】
0004488988.tif 000005
【図５】
0004488988.tif 000006
【図６】
0004488988.tif 000007
【図７】
0004488988.tif 000008
【図８】
0004488988.tif 000009
【図９】
0004488988.tif 000010
【図１０】
0004488988.tif 000011
【図１１】
0004488988.tif 000012
【図１２】
0004488988.tif 000013
【図１３】
0004488988.tif 000014
【図１４】
0004488988.tif 000015
【図１５】
0004488988.tif 000016
【図１６】
0004488988.tif 000017
【図１７】
0004488988.tif 000018
【図１８】
0004488988.tif 000019