(57)【特許請求の範囲】
【請求項１】
フィン型ＦＥＴと一体化したアンチヒューズ構造を製造するための方法であって、
基板上に配置した絶縁体の上にフィン型ＦＥＴプロセスにおいて形成されるシリコン・フィンを形成するステップと、
エッチング・プロセスを実行して、前記シリコン・フィンの複数のかどを露出させるステップと、
前記露出した各かどを酸化させてその上に酸化物を形成し、前記酸化物を除去することによって、前記各かどにおいて前記シリコン・フィンの複数の細長い端部を形成するステップと、
前記シリコン・フィン上に酸化物層を形成して前記各かどを覆い、前記酸化物層が公称厚さを有し、前記各かどにおいて、可能な破壊経路を形成する公称厚さ未満の厚さを有するステップと、
前記各かどにおいて前記酸化物層と接触する導電材料層を形成するステップと、
を有する、方法。
【請求項２】
平面型ＣＭＯＳと一体化したアンチヒューズ構造を製造するための方法であって、
基板上に配置した絶縁体の上に平面型ＣＭＯＳプロセスにおいて形成されるシリコン・ゲート領域を形成するステップと、
エッチング・プロセスを実行して、前記シリコン・ゲート領域の複数のかどを露出させるステップと、
前記露出した各かどを酸化させてその上に酸化物を形成し、前記酸化物を除去することによって、前記各かどにおいて前記シリコン・ゲート領域の複数の細長い端部を形成するステップと、
前記シリコン・ゲート領域上に酸化物層を形成して前記各かどを覆い、前記酸化物層が公称厚さを有し、前記各かどにおいて、可能な破壊経路を形成する公称厚さ未満の厚さを有するステップと、
前記各かどにおいて前記酸化物層と接触する導電材料層を形成するステップと、
を有する、方法。
【請求項３】
請求項１に記載の前記シリコン・フィンまたは請求項２に記載の前記シリコン・ゲートの領域をドーピングするステップを更に有する、請求項１または２に記載の方法。
【請求項４】
前記露出したかどを酸化させるステップが低温酸化プロセスに従って実行されることを特徴とする、請求項１または２に記載の方法。
【請求項５】
前記破壊経路が電気的に並列であることを特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記アンチヒューズ構造に電圧を印加するステップを更に有し、これによって、前記破壊経路の少なくとも１つを、前記酸化物層を介した導電経路に変換する、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記電圧を前記フィン型ＦＥＴまたは前記平面型ＣＭＯＳのバーンイン・プロセスに従って印加することを特徴とする、請求項６に記載の方法。
【請求項８】
前記フィン型ＦＥＴまたは前記平面型ＣＭＯＳが公称電圧を有し、前記印加電圧が前記公称電圧の１．５倍であることを特徴とする、請求項６に記載の方法。
【請求項９】
フィン型ＦＥＴと一体化したアンチヒューズ構造であって、
基板上に配置した絶縁体の上のフィン型ＦＥＴプロセスにおいて形成されるシリコン・フィンであって、複数のかどを有し、該かどの各々において前記シリコン・フィンの複数の細長い端部を有する、シリコン・フィンと、
前記シリコン・フィン上にあり、前記各かどを覆い、前記各かどに接触する酸化物層であって、公称厚さを有し、前記各かどにおいて、公称厚さ未満の厚さを有する、酸化物層と、
前記各かどにおいて前記酸化物層と接触する導電材料層と、を有し、
前記シリコン・フィンと前記導電材料層との間で前記公称厚さ未満の厚さの酸化物層を介して、前記各かどにおいて複数の可能な破壊経路が配置され、
前記細長い端部が前記露出した各かどの酸化によって形成され、これによって形成される酸化物が前記酸化物層とは異なることを特徴とする、アンチヒューズ構造。
【請求項１０】
平面型ＣＭＯＳと一体化したアンチヒューズ構造であって、
基板上に配置した絶縁体の上の平面型ＣＭＯＳプロセスにおいて形成されるシリコン・ゲート領域であって、複数のかどを有し、該かどの各々において前記シリコン・ゲート領域の複数の細長い端部を有するシリコン・ゲート領域と、
前記シリコン・ゲート領域上にあり、前記各かどを覆い、前記各かどに接触する酸化物層であって、公称厚さを有し、前記各かどにおいて、公称厚さ未満の厚さを有する、酸化物層と、
前記各かどにおいて前記酸化物層と接触する導電材料層と、を有し、
前記シリコン・ゲート領域と前記導電材料層との間で前記公称厚さ未満の厚さの酸化物層を介して、前記各かどにおいて複数の可能な破壊経路が配置され、
前記細長い端部が前記露出した各かどの酸化によって形成され、これによって形成される酸化物が前記酸化物層とは異なることを特徴とする、アンチヒューズ構造。
【請求項１１】
請求項９に記載の前記シリコン・フィンまたは請求項１０に記載の前記シリコン・ゲートの領域がドーピングされた材料の領域であることを特徴とする、請求項９または１０に記載のアンチヒューズ構造。
【請求項１２】
前記破壊経路が電気的に並列であることを特徴とする、請求項９〜１１のいずれか一項に記載のアンチヒューズ構造。
【請求項１３】
前記破壊経路の少なくとも１つが、電圧の印加によって形成される、前記酸化物層を介した導電経路であることを特徴とする、請求項９〜１２のいずれか一項に記載のアンチヒューズ構造。
【請求項１４】
前記印加する電圧が前記フィン型ＦＥＴまたは前記平面型ＣＭＯＳのバーンイン電圧であることを特徴とする、請求項１３に記載のアンチヒューズ構造。
【請求項１５】
前記フィン型ＦＥＴまたは前記平面型ＣＭＯＳが公称電圧を有し、前記印加電圧が前記公称電圧の１．５倍であることを特徴とする、請求項１４に記載のアンチヒューズ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気アンチヒューズ（antifuse）を一体化した、超大規模集積回路、特にフィン型ＦＥＴおよび平面型ＣＭＯＳデバイスの製造に関する。
【背景技術】
【０００２】
小型、高速、かつ効率的な半導体デバイスを得るための継続的な取り組みにおいて、設計者および技術者は、デバイスのあらゆる寸法およびフィーチャの規模を小さくしようとしている。特に、電界効果トランジスタ（ＦＥＴ：field-effect transistor）の設計および製造では、２つのフィーチャを縮小することが難しいことがわかっている。すなわち、デバイス電流（これはＦＥＴゲートのサイズに関連する）およびヒューズ構造のサイズである。
【０００３】
ゲート設計におけるデバイス・スケーリングの限界に対応するため、最近、新規のタイプのゲートを生成する製造方法を開発する重要な研究が行われている。「デュアル・ゲート（dual gate）」または「ラップ・アラウンド・ゲート（wrap-around gate）」設計の１例は、フィン型ＦＥＴデバイス（ＦＩＮＦＥＴ）であり、シリコン製の垂直なフィンの面上にゲート酸化物を成長させ、シリコン・フィーチャの両側にゲートがあり、活性化されると完全にシリコンを空乏化させる。図１は、シリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）基板上に形成された２つのかかるフィン構造１、２を示す。バルク・シリコン基板１０の上部に、埋め込み酸化物（ＢＯＸ：buried oxide）層３が形成され、デバイスは、ＢＯＸ上にある更に別のシリコン層に形成されている。シリコン・フィン１１、２１は、画像転写のためエッチング・ハードマスク１２、２２を用いて、このシリコン層をＢＯＸ表面まで下方向にエッチングすることによって形成された後のものが示されている。次いで、シリコン・フィンの両面上（フィン１１の面１１ａおよび１１ｂ等）に、ゲート酸化物を成長させれば良い。フィン型ＦＥＴ技術は、従来の平面型ＣＭＯＳデバイスよりも高い領域ゲート密度、ならびに、より優れたデバイス性能および低い電力消費を提供することが期待される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
また、様々なＦＥＴ構造を生成するための既存のプロセスに、ヒューズおよびアンチヒューズの製造を組み込むことが望ましい。当技術分野において公知のように、ヒューズは、容易に除去して（「とばして」）開路を生成することができる導体であり、アンチヒューズは、電気的に破壊して永久的な導電経路を形成することができる誘電領域である。チップ上のデバイス密度が高くなると、個別の各回路の特定のアドレッシングを提供するため、ヒューズおよびアンチヒューズの数が増す。ヒューズおよびアンチヒューズは、チップ領域の消費を最小にして形成し、追加のリソグラフィ・ステップを必要としないことが好ましい。最近のヒューズ・スケーリングは、それ以外のシリコン・フィーチャのスケーリング・レートに比べて遅れを取っているので、ヒューズのためのチップ領域は、全チップ領域中の大きな割合を占めている。
【０００５】
浅いトレンチ分離（ＳＴＩ：shallowtrench isolation）によってデバイスを形成する場合、分離トレンチのエッチングにより、トレンチの側壁が上部シリコン表面またはトレンチ下部に接触する箇所で、シリコンに鋭いかどを生成する場合がある。これらのかどが、別の処理によって丸くならない場合、かどの上にある誘電体層が薄くなり、信頼性の問題を引き起こすことがある（米国特許第６，１５０，２３４号を参照）。同様に、誘電体層を通るコンタクト・ホールをエッチングした結果、鋭いかどを有するトレンチが形成される場合がある。一方、鋭いトレンチのかどは、都合良くアンチヒューズを形成するチャンスとなる（トレンチは導電材料にエッチングされるか、または導電材料によって被覆されている）。なぜなら、かどにおいて一般に電界が増大する一方で、かどの上にある絶縁層は薄くなるからである（米国特許第５，５０２，０００号、米国特許第５，３２２，８１２号、米国特許第６，０９６，５８０号および、それらにおいて言及されたもの、ならびに、Ｃｈｅｎ等のIEEE Electron Device Letters１３、５３（１９９２年）を参照）。
【０００６】
電気的ヒューズは、必要なチップ領域が著しく小さいので、トランジスタ製造プロセスの一部として、機械的ヒューズよりも電気的ヒューズを製造することが好ましい。従来のヒューズは、レーザ切断または他の機械的手段によって「とばして」、電気的回路を生成する。電気的ヒューズまたはアンチヒューズは、チップの内部電気的配線によって「とばす」。従って、電気的ヒューズ／アンチヒューズのための領域要求は、はるかに小さい。更に、機械的ヒューズでは、ヒューズをとばす技法がチップ回路に他の有害な影響を及ぼすのを防ぐため、それらの周囲および下部に保護領域を必要とする。電気的ヒューズおよびアンチヒューズには、この必要がない。チップ領域を節約し、これによって製造コストを削減するために、追加の製造ステップ数を最小限に抑えてフィン型ＦＥＴおよび平面型ＣＭＯＳデバイスの製造と一体化することができる電気的ヒューズまたはアンチヒューズを製造することが望ましい。
【課題を解決するための手段】
【０００７】
本発明は、追加のプロセス・ステップ数を最小限に抑えて、半導体デバイスと一体化したアンチヒューズ構造を製造するための方法を提供することによって、上述の必要性に対処する。基板上に配置した絶縁体の上に、半導体材料の領域を設ける。エッチング・プロセスによって、半導体材料の複数のかど（corner）を露出する。露出したかどを酸化させて、かどに細長い端部を形成する。端部の上にある酸化物を除去する。次いで、ゲート酸化物等の酸化物層を半導体材料上に形成し、かどを覆う。この層は、かどの箇所で厚さが薄くなっている。かどにおいて、酸化物層と接触するように導電材料層を形成し、これによって、半導体材料と導電材料層との間で酸化物層を介して、複数の可能な破壊経路（breakdown path）を形成する。特定のアンチヒューズを電気的に活性化することが望まれる場合、バーンイン電圧等の電圧をこの構造に印加して、破壊経路の少なくとも１つを導電経路に変換する。
【０００８】
このプロセスは、フィン型ＦＥＴまたは平面型ＣＭＯＳデバイスによって実施可能であるので、アンチヒューズ構造はこれらのデバイスと一体化することができる。
【０００９】
このプロセスによって製造されるアンチヒューズ構造は、各々、電気的に並列な複数の可能な破壊経路を有することは、注目に値する。これらの経路のいずれかにおいて酸化物層を破壊することによって、導電経路を形成することができる。この冗長性は、確実にデバイスをプログラム可能とすることに役立つ。印加電圧は、通常、デバイスの公称電圧の約１．５倍である。
【００１０】
更に、本発明に従って、半導体デバイスと一体化されたアンチヒューズ構造が提供される。アンチヒューズ構造は、基板上に配置した絶縁体の上の半導体材料の領域を含む。この半導体領域は、複数のかどを有し、該かどの各々において半導体材料の複数の細長い端部を有する。半導体材料上に、かどを覆うように、酸化物層を配置する。酸化物層は、公称厚さを有し、更に、かどの箇所で、公称厚さ（nominal thickness）未満の薄くなった厚さを有する。また、この構造は、かどにおいて酸化物層と接触する導電材料層を含む。この構造の特徴は、半導体材料と導電材料層との間で薄くなった厚さの酸化物層を介して、かどにおいて複数の可能な破壊経路が配置されていることである。
【００１１】
また、アンチヒューズ構造をシリコン・レベルで一体化し、従って、必要とするチップ領域が最小限であることは、注目に値する。アンチヒューズのための製造プロセスは、標準的なトランジスタ製造プロセスに比べて、追加マスキング層を１つしか必要としない。
【発明を実施するための最良の形態】
【００１２】
本発明に従って、露出したかどを酸化させることにより、半導体ゲート構造において、複数のアンチヒューズを形成する。このプロセスは、以下に述べるように、フィン型ＦＥＴまたは平面型ＣＭＯＳゲート構造のいずれかに適用可能である。
【００１３】
（１）フィン型ＦＥＴデバイスのためのアンチヒューズ
図１は、２つの隣り合ったシリコン・フィン１１、２１を示し、これらは、ゲート電極処理の後にフィン型ＦＥＴの本体を形成することができる。この例示では、これらのうち１つ（フィン１１）を、その代わりに、アンチヒューズ構造にする。フィン２１およびハードマスク２２を含むフィン構造２は、保護レジスト層２５によって被覆する。レジストを露光して現像し、フィン構造１をむき出しにする。次いで、ＢＯＸ層３の露出部分に等方性エッチングを行い、シリコン・フィン１１の下部を切り取る（図２を参照）。また、このステップで、ハードマスク１２を除去する。エッチングおよびアンダーカットの結果、シリコン・フィン１１に４つの露出したかど１１１〜１１４が形成されることに留意すべきである。
【００１４】
次いで、低温酸化プロセスにおいて、フィン１１のシリコン表面を酸化させて、表面上に酸化層３１を形成する。酸化プロセスは、好ましくは、９００℃のドライ／ウエット／ドライ・プロセスであり、これは当業者には公知である。酸化プロセスの間、かど１１１〜１１４における２次元応力により、図３に誇張した大きさで示すように、細長いシリコン端部１１１ｔ、１１２ｔ、１１３ｔ、１１４ｔが形成される。かどにおける酸化膜の応力によって酸素拡散率が小さくなるために、酸化の間にこれらの端部が生成される。次いで、等方性エッチング・プロセスにおいて酸化物層３１を除去し、その後、レジスト２５を剥離する（図４を参照）。
【００１５】
レジスト２５を剥離する前に、ヒューズ領域に、ｎ＋イオン注入を行うと好都合である場合がある。アンチヒューズとしての構造の動作性に必須ではないが、この注入プロセスによって、ヒューズのシリコン部分が導体として改善され、必要なプログラミング電圧および信頼性の点で、フィンの性能が向上する。
【００１６】
次いで、双方のシリコン・フィン１１および２１に、標準的なゲート酸化物前洗浄を行い、その後、フィン１１および２１の露出した表面に、ゲート酸化物５１、５２をそれぞれ成長させる。ゲート酸化物の厚さは、典型的に１５〜４０Åの範囲である。次いで、フィンを覆うように、ポリシリコン導体層６０を堆積する。このポリシリコン層は、フィン型ＦＥＴ２００のためのゲート導体として機能し、同時にアンチヒューズ１００における導電経路を提供する。双方の構造を覆うように、レジスト層６５を堆積し、パターニングして、トランジスタ・ゲートおよびヒューズの１つのノードを規定する。図５に示すように、開口６６が２つのタイプの構造を分離する。次いで、この開口内に露出したポリシリコン層６０の部分をエッチングし、レジスト６５を剥離する。このため、フィン型ＦＥＴ構造２００およびアンチヒューズ構造１００は、互いに電気的に絶縁されている（図６を参照）。
【００１７】
図７は、端部１１１ｔ、１１２ｔ、１１３ｔ、１１４ｔ、を有するフィン１１のかどの上にあるゲート酸化物５１を示す詳細図であり、その公称厚さに比べて、かど（端部）の厚さは薄くなっている。例示の目的のため、かどの端部は誇張して示す。実際の酸化物の薄くなった部分は、フィンの面の中央領域を覆う酸化物に比べ、約１５〜３０％である。図７における端部は、断面のみ示す。フィンの縁部に沿って細長い端部が形成されるので、鋭い隆起部はフィンの長さに沿って延在し、図の面に対して垂直であることは理解されよう。図７において、薄くなった酸化物を介して４つの可能な破壊経路があるので、アンチヒューズ設計には固有の冗長性があることに留意すべきである。これらの破壊経路は全て電気的に並列であるので、それらのいずれか１つが実際に破壊することは、アンチヒューズを電気的に短絡させるには充分である。この短絡は、チップにおけるデータまたは命令の経路変更のために使用可能である。このため、アンチヒューズのためのプログラミングまたは書き込み動作（すなわちアンチヒューズを導電経路に変換する）は、かどの１つにおいて破壊を生じさせるのに充分な電圧を印加することを含む（図７において、破壊経路１０３を生成するかど１１３等）。書き込み動作は、ＦＥＴデバイスのためのバーンイン電圧（burn-in voltage）を用いて有効に行うことができる。これは通常、公称電圧の１．５倍であることがわかっている。例えば、約１．２ボルトの公称電圧では、バーンイン電圧は約１．８ボルトである。従って、チップ上の他のデバイスの通常動作に悪影響を及ぼすことなく、バーンイン電圧でアンチヒューズ上の書き込み動作を実行可能である。
【００１８】
（２）平面型ＣＭＯＳデバイスのためのアンチヒューズ
上述の方法の本質的な特徴は、ＳＯＩ基板上に製造された平面型ＣＭＯＳデバイスに適用可能である。図８は、３つのシリコン・ゲート領域２１１、２１２、２１３を示し、領域２１１はＦＥＴの代わりにアンチヒューズになる。シリコン領域は、基板２１０上の埋め込み酸化物（ＢＯＸ）２０３上に配置され、浅いトレンチ分離領域（ＳＴＩ）２１５によって分離している。シリコン領域の全面上にレジスト層２０５を堆積し、次いでパターニングして、レジストの開口２２０により、アンチヒューズに製造されるシリコン領域２１１および分離領域２１５の部分を露出させる。次いで、シリコン領域２１１のかど２１１ａ、２１１ｂを露出させるため、ＳＴＩ材料２１５（通常は酸化物）をエッチングする。
【００１９】
次いで、低温酸化プロセスを実行して、図９に示すように、露出したシリコン表面を酸化物層２３１によって覆う。この酸化プロセスによって、図１０に示すように、かどにシリコン端部２１１ｔが形成される。上述のように、端部は断面のみ示す。鋭い隆起部は、図の面に対して垂直に、領域２１１の長さに沿って延在する。次いで、等方性エッチング・プロセスを用いて、酸化物層２３１を除去する。この時点で、アンチヒューズのプログラミング（書き込み）を容易にするため、シリコン領域２１１（これはアンチヒューズになる）にｎ＋ドーパントを注入することが好ましいが、これは必須ではない。次いで、レジスト２０５を除去する。
【００２０】
次いで、標準的な前洗浄を行って、シリコン領域２１１、２１２、２１３の表面上に、ゲート酸化物２５１、２５２、２５３をそれぞれ成長させる（図１１を参照）。このゲート酸化物は、通常１０〜２０Åの厚さである。全てのシリコンおよび分離領域上に、ポリシリコン層２６０を堆積する。次いで、この層をトランジスタ・ゲート像によってパターニングすると共に、アンチヒューズの１つのノードを規定し、エッチングを行って、分離領域２１５上に開口２６６を形成し、ＭＯＳデバイス領域を、アンチヒューズから、および相互に、電気的に絶縁させる。
【００２１】
図１２は、平面型ＣＭＯＳデバイスのためのアンチヒューズ構造の詳細図である。端部２１１ｔの近くで薄くなったゲート酸化物は、例示の目的のため誇張して図示している。この位置のゲート酸化物は、通常、アンチヒューズの中央領域よりも１５〜３０％薄い（すなわち、層２５１は、１０〜２０Åの公称厚さよりも、かどにおいて１５〜３０％小さい厚さを有する）。シリコンの少なくとも２つの露出したかどを酸化させたので、ドーピングしたシリコン領域２１１とポリシリコン導体２６０との間に、少なくとも２つの潜在的な破壊経路がある。図１２に概略的に示すように、バーンイン電圧ほどの低さの電圧を用いてアンチヒューズをプログラミング（書き込み）することで、導電経路２８０を生成する。
【産業上の利用可能性】
【００２２】
本発明は、概して、特定用途集積回路（ＡＳＩＣ：application-specificintegrated circuit）に必要であることが多いフィールド・プログラマブル・ゲート・アレイ（field programmable gate array）を製造する際の問題に適用可能である。更に、アンチヒューズを用いて、メモリ回路または高性能マイクロプロセッサ等において、冗長性のためデータ経路変更を行うことができる。特に、本発明は、フィンＦＥＴまたは平面型ＣＭＯＳ技術を用いたゲート・アレイまたはＳＲＡＭに適用可能である。本発明の重要な利点は、各アンチヒューズ位置において、冗長な破壊点が与えられることである。更に、アンチヒューズ製造プロセスでは、標準的なトランジスタ製造プロセスに比べて、必要な追加マスキング層は１つのみである。更に、アンチヒューズはシリコン・レベルで（すなわち、隣接トランジスタを構築するプロセスの間に）製造されるので、結果として、チップ上の面積が大きく節約できる。
【００２３】
本発明について特定の実施形態に関連付けて説明したが、前述の記載に鑑み、当業者には、多くの代替、変更、および変形が明らかであることは明白である。従って、本発明は、本発明および特許請求の範囲の範囲および精神に該当する多くのかかる代替、変更、および変形の全てを包含することが意図される。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に従った、フィン型ＦＥＴデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図２】本発明の第１の実施形態に従った、フィン型ＦＥＴデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図３】本発明の第１の実施形態に従った、フィン型ＦＥＴデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図４】本発明の第１の実施形態に従った、フィン型ＦＥＴデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図５】本発明の第１の実施形態に従った、フィン型ＦＥＴデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図６】本発明の第１の実施形態に従った、フィン型ＦＥＴデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図７】本発明の第１の実施形態に従った、フィン型ＦＥＴデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図８】本発明の第２の実施形態に従った、平面型ＣＭＯＳデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図９】本発明の第２の実施形態に従った、平面型ＣＭＯＳデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図１０】本発明の第２の実施形態に従った、平面型ＣＭＯＳデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図１１】本発明の第２の実施形態に従った、平面型ＣＭＯＳデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図１２】本発明の第２の実施形態に従った、平面型ＣＭＯＳデバイスにおける一体化アンチヒューズのための製造プロセスにおけるステップの概略的な例示である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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