(57)【特許請求の範囲】
【請求項１】
（ａ）基板の主面上に第１絶縁膜を形成した後、前記第１絶縁膜に溝を形成する工程と、
（ｂ）白金族金属を主成分として含む溶液を塗布、乾燥させて、前記第１絶縁膜の上層にシード層を形成する工程と、
（ｃ）前記シード層を種に第１金属膜を形成した後、前記溝の外部の前記第１金属膜を除去することによって、前記溝の内部に前記第１金属膜からなる容量素子の第１電極を形成する工程と、
（ｄ）前記第１金属膜の上層に誘電体膜からなる前記容量素子の誘電体材料を形成する工程と、
（ｅ）前記誘電体膜の上層に第２金属膜からなる前記容量素子の第２電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）基板の主面上に第１絶縁膜を形成した後、前記第１絶縁膜に溝を形成する工程と、
（ｂ）白金族金属を主成分として含む溶液を塗布、乾燥させて、前記第１絶縁膜の上層にシード層を形成する工程と、
（ｃ）前記シード層を種に第１金属膜を形成した後、前記溝の外部の前記第１金属膜を除去することによって、前記溝の内部に前記第１金属膜からなる容量素子の第１電極を形成する工程と、
（ｄ）前記第１金属膜の上層に誘電体膜からなる前記容量素子の誘電体材料を形成する工程と、
（ｅ）前記誘電体膜の上層に第２金属膜からなる前記容量素子の第２電極を形成する工程とを有し、
前記第１金属膜に含まれる主成分が前記白金族金属と同じであることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）基板の主面上に第１絶縁膜を形成した後、前記第１絶縁膜に溝を形成する工程と、
（ｂ）白金族金属を主成分として含む溶液を塗布、乾燥させて、前記第１絶縁膜の上層にシード層を形成する工程と、
（ｃ）前記シード層を種に第１金属膜を形成した後、前記溝の外部の前記第１金属膜を除去することによって、前記溝の内部に前記第１金属膜からなる容量素子の第１電極を形成する工程と、
（ｄ）前記第１金属膜の上層に誘電体膜からなる前記容量素子の誘電体材料を形成する工程と、
（ｅ）前記誘電体膜の上層に第２金属膜からなる前記容量素子の第２電極を形成する工程とを有し、
前記（ｅ）工程の前に、白金族金属を主成分として含む溶液を塗布、乾燥させて、前記誘電体膜の上層にシード層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）基板の主面上に第１絶縁膜を形成した後、前記第１絶縁膜に溝を形成する工程と、
（ｂ）白金族金属を主成分として含む溶液を塗布、乾燥させて、前記第１絶縁膜の上層にシード層を形成する工程と、
（ｃ）前記溝の外部の前記シード層を除去した後、前記シード層を種に前記溝の内部に第１金属膜からなる容量素子の第１電極を形成する工程と、
（ｄ）前記第１金属膜の上層に誘電体膜からなる前記容量素子の誘電体材料を形成する工程と、
（ｅ）前記誘電体膜の上層に第２金属膜からなる前記容量素子の第２電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）第１半導体領域が形成された基板の主面上に第１絶縁膜を形成した後、前記第１半導体領域の上部の前記第１絶縁膜に第１接続孔を形成する工程と、
（ｂ）前記第１接続孔の内部にプラグを形成する工程と、
（ｃ）前記第１絶縁膜の上層に第２絶縁膜を形成した後、前記第１接続孔の上部の前記第２絶縁膜をエッチングすることによって、その底部に前記プラグの表面が露出する溝を形成する工程と、
（ｄ）白金族金属を主成分として含む溶液を塗布、乾燥させて、前記第２絶縁膜の上層にシード層を形成する工程と、
（ｅ）前記シード層を種に第１金属膜を形成した後、前記溝の外部の前記第１金属膜を除去することによって、前記溝の内部に前記第１金属膜からなる容量素子の第１電極を形成する工程と、
（ｆ）前記第１金属膜の上層に誘電体膜からなる前記容量素子の誘電体材料を形成する工程と、
（ｇ）前記誘電体膜の上層に第２金属膜からなる前記容量素子の第２電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、白金族金属、たとえばルテニウムによって電極が構成された情報蓄積用容量素子を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積用容量素子（以下、単に容量素子という）をビット線の上部に配置する立体構造を採用している。しかし、メモリセルの微細化がさらに進む２５６メガビット以降の大容量ＤＲＡＭの場合は、容量素子を立体化するだけでは蓄積電荷量の減少を補うことが困難であると考えられている。
【０００３】
そこで、容量素子の誘電体材料として、酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）などの高誘電体（強誘電体）膜を採用することが検討されている。すなわち、酸化タンタルは、比誘電率が４０程度、ＳＴＯ、ＢＳＴは２００〜５００程度と高いことから、これらの高（強）誘電体膜を誘電体材料として用いることにより、窒化シリコン（比誘電率＝７〜８）などを誘電体材料に用いる場合に比べて蓄積電荷量の大幅な増加が期待できるからである。
【０００４】
誘電体材料に高（強）誘電体膜を用いる場合には、その下地となる下部電極にルテニウム（Ｒｕ）、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）などの白金族金属が使用される。これらの金属表面に高（強）誘電体膜を堆積したＭＩＭ（Metal Insulator Metal）構造の容量素子の場合には、金属と誘電体膜との界面における酸化膜の形成を抑制することができるため、極薄の高（強）誘電体材料の形成が可能となり、蓄積電荷量を増加させることができる。
【０００５】
以下は、本発明者によって検討されたＭＩＭ構造の容量素子の形成技術であり、その概要は次のとおりである。
【０００６】
まず、基板の主面上にメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成し、続いてメモリセル選択用ＭＩＳＦＥＴの上部にメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に接続されるビット線と、さらに他方に接続される容量素子とを形成する。
【０００７】
容量素子は、メモリセル選択用ＭＩＳＦＥＴの上部の厚い膜厚の酸化シリコン膜に形成された高アスペクト比の溝の内部に形成される。まず、溝が形成された酸化シリコン膜の上層にＣＶＤ（Chemical Vapor Deposition）法で膜厚１０〜２０ｎｍ程度の金属膜、たとえばＲｕ膜を堆積する。Ｒｕ膜は、たとえばエチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5−Ｃ5Ｈ4）2）と酸素とを原料ガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積したＲｕ膜は、スパッタリング法で堆積したＲｕ膜に比べて段差被覆性がよいため、深い溝の内部（底部および側壁）でほぼ均一な膜厚となる。
【０００８】
次に、溝の外部のＲｕ膜をエッチングによって除去することにより、溝の内部にＲｕ膜からなる下部電極が得られる。続いて、Ｒｕ膜の上層に誘電体膜、たとえば酸化タンタル膜を薄く堆積し、その後、膜の結晶化と膜質の改善とを図るために酸素雰囲気中で熱処理を行うことで酸化タンタル膜からなる誘電体材料を形成する。次いで、酸化タンタル膜の上層にＣＶＤ法で金属膜、たとえば窒化チタン（ＴｉＮ）膜を堆積した後、不要なＴｉＮ膜と酸化タンタル膜とをエッチングで除去することにより、ＴｉＮ膜からなる上部電極が形成される。ここまでの工程により、下部電極、誘電体材料および上部電極によって構成されるＭＩＭ構造の容量素子が形成される。
【０００９】
【発明が解決しようとする課題】
ところで、容量素子の下部電極とメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方とは、接続孔を通じて電気的に接続されており、この接続孔の内部に埋め込まれた多結晶シリコン膜からなるプラグを介して導通が確保されている。
【００１０】
しかし、下部電極を構成するＲｕ膜を上記ＣＶＤ法で堆積する場合、成膜初期の反応が始まるまでのインキュベーション時間が５〜１０分と長いため、上記プラグがＣＶＤ反応に寄与しない酸素に晒されて、その表面に導通を阻害する酸化膜が形成されることが本発明者によって明らかとなった。
【００１１】
プラグの表面に耐酸化性のバリア層を設けることで、不所望の酸化反応を防ぐ方法が本発明者によって検討されたが、酸素に晒されるインキュベーション中、バリア層の耐酸化、耐酸拡散性能を十分に保つことは困難であると考えられた。さらに、インキュベーション時間はＣＶＤ工程の処理時間を長くさせるため、スループットの低下を引き起こすという課題も残される。
【００１２】
そこで、スパッタリング法で数ｎｍ程度の極薄のシード層を設けた後、下部電極を構成するＲｕ膜を上記ＣＶＤ法で堆積する方法が本発明者によって検討された。その結果、シード層を設けることによりインキュベーション時間が短縮されて、プラグをほとんど晒すことなくＲｕ膜の成膜が可能となることが確認された。さらに、スパッタリング法で堆積したＲｕ膜は、ＣＶＤ法で堆積したＲｕ膜に比べて酸化シリコン膜との接着力が強いことから、あらかじめシード層をスパッタリング法で堆積しておくことにより、溝の内壁の下部電極を構成するＲｕ膜が剥離する不具合を防ぐこともできる。
【００１３】
しかし、溝の内部にスパッタリング法で成膜されるＲｕ膜の被覆性には限界があり、メモリセルが微細化された場合の高アスペクト比の溝への適用拡大は困難と考えられる。さらに、溝の上部には厚く、底部には薄く成膜されるスパッタリング法におけるＲｕ膜の被覆性を考慮すると、アスペクト比の高い溝の底部で必要な膜厚を確保しようとすると、成膜後の溝の上部の有効開孔径が小さくなり、続いてＣＶＤ法によって成膜されるＲｕ膜の被覆性を劣化させることになる。
【００１４】
本発明の目的は、容量素子の下部電極とプラグとの良好な導通を確保することのできる技術を提供することにある。
【００１５】
本発明の他の目的は、メモリセルが微細化された場合においても、下部電極の良好な被覆性を得ることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の半導体装置の製造方法は、第１半導体領域が形成された基板の主面上に第１絶縁膜を形成した後、第１半導体領域の上部の第１絶縁膜に第１接続孔を形成する工程と、第１接続孔の内部にプラグを形成する工程と、第１絶縁膜の上層に第２絶縁膜を形成した後、第１接続孔の上部の第２絶縁膜をエッチングすることによって、その底部にプラグの表面が露出する溝を形成する工程と、白金族金属を主成分として含む溶液を塗布、乾燥させて、第２絶縁膜の上層にシード層を形成する工程と、シード層を種にＣＶＤ法によって第１金属膜を形成した後、溝の外部の第１金属膜を除去することによって、溝の内部に第１金属膜からなる容量素子の下部電極を形成し、第１接続孔を通じて下部電極と第１半導体領域とを電気的に接続する工程と、第１金属膜の上層に誘電体膜からなる容量素子の誘電体材料を形成する工程と、誘電体膜の上層に第２金属膜からなる容量素子の上部電極を形成する工程とを有するものである。
【００１９】
上記した手段によれば、溝の内壁に、プラグに接して均一な膜質および膜厚を有するシード層を形成することが可能となる。さらに、白金族金属を主成分として含む溶液の濃度および塗布条件を制御することによって、シード層の白金族金属の密度が設定できることから、耐酸化バリアに適するシード層の形成が可能となる。これにより、下部電極を構成する第１金属膜をＣＶＤ法で形成する際、シード層によりインキュベーション時間が短縮されて、プラグの表面はほとんど酸素に晒されず、第１金属膜とプラグとの導通を確保することができる。また、ほぼ均一で極めて薄いシード層を溝の内壁に形成することが可能であることから、シード層は第１金属膜の被覆性に影響を及ぼさず、溝の内壁に被覆性よく第１金属膜を形成することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
本発明の一実施の形態であるＤＲＡＭの製造方法の一例を図１〜図１７を用いて工程順に説明する。
【００２２】
（実施の形態１）
まず、図１に示すように、ｐ型で比抵抗が１０Ωｃｍ程度の基板１を用意し、この基板１の主面に浅溝２を形成する。その後基板１に熱酸化を施し、酸化シリコン膜３を形成する。さらに、酸化シリコン膜を堆積してこれをＣＭＰ（Chemical Mechanical Polishing）法により研磨して浅溝２内にのみ酸化シリコン膜を残し、分離領域４を形成する。
【００２３】
次に、メモリセルを形成する領域（Ａ領域：メモリアレイ）の基板１にｎ型不純物、たとえばリン（Ｐ）をイオン打ち込みしてｎ型半導体領域５を形成し、メモリアレイと周辺回路（Ｂ領域）の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、たとえばボロン（Ｂ）をイオン打ち込みしてｐ型ウェル６を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、たとえばＰをイオン打ち込みしてｎ型ウェル７を形成する。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、たとえばフッ化ボロン（ＢＦ2）をｐ型ウェル６およびｎ型ウェル７にイオン打ち込みする。ｎ型半導体領域５は、入出力回路などから基板１を通じてメモリアレイのｐ型ウェル６にノイズが侵入するのを防止するために形成される。
【００２４】
次に、図２に示すように、ｐ型ウェル６およびｎ型ウェル７の各表面をフッ酸（ＨＦ）系の溶液を使って洗浄した後、基板１を８５０℃程度でウェット酸化してｐ型ウェル６およびｎ型ウェル７の各表面に膜厚６〜７ｎｍ程度の酸化シリコンからなる清浄なゲート絶縁膜８を形成する。
【００２５】
次に、ゲート絶縁膜８の上部にゲート電極９Ａ，９Ｂ，９Ｃを形成する。ゲート電極９Ａは、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして機能する。このゲート電極９Ａ（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法で構成される。また、隣接する２本のゲート電極９Ａ（ワード線ＷＬ）の間隔は、リソグラフィの解像限界で決まる最小寸法で構成される。ゲート電極９Ｂおよびゲート電極９Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００２６】
ゲート電極９Ａ（ワード線ＷＬ）およびゲート電極９Ｂ，９Ｃは、たとえばＰなどのｎ型不純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン膜を基板１上にＣＶＤ法で堆積し、次いでその上層に膜厚５０ｎｍ程度のタングステンナイトライド（ＷＮ）膜と膜厚１００ｎｍ程度のタングステン（Ｗ）膜とをスパッタリング法で堆積し、さらにその上層に膜厚１５０ｎｍ程度の窒化シリコン膜１０をＣＶＤ法で堆積した後、レジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層には、ＷＮ膜の他、たとえばＴｉＮ膜などを使用することもできる。
【００２７】
次に、上記レジスト膜を除去した後、ＨＦなどのエッチング液を使って、基板１の表面に残ったドライエッチング残渣やレジスト残渣などを除去する。
【００２８】
次に、周辺回路のｎ型ウェル７にｐ型不純物、たとえばＢをイオン打ち込みしてゲート電極９Ｃの両側のｎ型ウェル７にｐ-型半導体領域１１を形成する。また、周辺回路のｐ型ウェル６にｎ型不純物、たとえばＰをイオン打ち込みしてゲート電極９Ｂの両側のｐ型ウェル６にｎ-型半導体領域１２を形成し、さらにメモリアレイのｐ型ウェル６にｎ型不純物、たとえばＰをイオン打ち込みしてゲート電極９Ａの両側のｐ型ウェル６にｎ型半導体領域１３を形成し、これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴが略完成する。
【００２９】
次に、図３に示すように、基板１上にプラズマＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１４を堆積した後、メモリアレイの窒化シリコン膜１４をレジスト膜で覆い、周辺回路の窒化シリコン膜１４を異方性エッチングすることにより、ゲート電極９Ｂ，９Ｃの側壁にサイドウォールスペーサ１５を形成する。窒化シリコン膜１５は、後の工程でゲート電極９Ａ（ワード線ＷＬ）のスペースにコンタクトホール（開孔部）を形成するためのドライエッチングを行う際、素子領域４の浅溝２の内部の酸化シリコン膜が削られるのを防ぐエッチングストッパとして使用される。
【００３０】
次に、上記レジスト膜を除去した後、周辺回路のｎ型ウェル７にｐ型不純物、たとえばＢをイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴのｐ+型半導体領域１６（ソース、ドレイン）を形成し、周辺回路のｐ型ウェル６にｎ型不純物、たとえばヒ素（Ａｓ）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+型半導体領域１７（ソース、ドレイン）を形成する。これにより、周辺回路にｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴが略完成する。
【００３１】
次に、図４に示すように、基板１上に膜厚３００ｎｍ程度のＳＯＧ（Spin On Glass）膜１８をスピン塗布した後、基板１を８００℃、６０秒程度熱処理してＳＯＧ膜１８をシンタリング（焼き締め）する。
【００３２】
次に、ＳＯＧ膜１８の上層に膜厚６００ｎｍ程度の酸化シリコン膜１９を堆積した後、この酸化シリコン膜１９をＣＭＰ法で研磨してその表面を平坦化する。酸化シリコン膜１９は、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4）とオゾン（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００３３】
次に、酸化シリコン膜１９の上層に膜厚１００ｎｍ程度の酸化シリコン膜２０を堆積する。この酸化シリコン膜２０は、ＣＭＰ法で研磨されたときに生じた前記酸化シリコン膜１９の表面の微細な傷を修復するために堆積する。酸化シリコン膜２０は、たとえばＴＥＯＳとＯ3とをソースガスに用いたプラズマＣＶＤ法で堆積する。酸化シリコン膜１９の上層には、酸化シリコン膜２０に代えてＰＳＧ（Phospho Silicate Glass）膜を堆積してもよい。
【００３４】
次に、酸化シリコン膜２０の上層にレジスト膜２１を形成し、このレジスト膜２１をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１３（ソース、ドレイン）の上部の酸化シリコン膜２０，１９およびＳＯＧ膜１８を除去する。
【００３５】
なお、上記エッチングは、窒化シリコン膜１４に対する酸化シリコン膜２０，１９およびＳＯＧ膜１８のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１３や分離領域４の上部を覆っている窒化シリコン膜１４が完全には除去されないようにする。
【００３６】
続いて、上記レジスト膜２１をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１３（ソース、ドレイン）の上部の窒化シリコン膜１４とゲート絶縁膜８とを除去することにより、ｎ型半導体領域１３（ソース、ドレイン）の一方の上部にコンタクトホール２２を形成し、他方の上部にコンタクトホール２３を形成する。
【００３７】
このエッチングは、酸化シリコン膜（ゲート絶縁膜８および分離領域４内の酸化シリコン膜）に対する窒化シリコン膜１４のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１３や分離領域４が深く削れないようにする。また、このエッチングは、窒化シリコン膜１４が異方的にエッチングされるような条件で行い、ゲート電極９Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１４が残るようにする。これにより、リソグラフィの解像限界以下の微細な径を有するコンタクトホール２２，２３がゲート電極９Ａ（ワード線ＷＬ）に対して自己整合で形成される。
【００３８】
次に、レジスト膜２１を除去した後、図５に示すように、コンタクトホール２２，２３の内部にプラグ２４を形成する。プラグ２４は、酸化シリコン膜２０の上層にｎ型不純物（たとえばＰ）を導入した多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール２２，２３の内部に残すことにより形成する。
【００３９】
次に、図６に示すように、酸化シリコン膜２０の上層に膜厚２００ｎｍ程度の酸化シリコン膜２５を堆積した後、基板１を８００℃程度で熱処理する。酸化シリコン膜２５は、たとえばＴＥＯＳとＯ3とをソースガスに用いたプラズマＣＶＤ法で堆積する。また、この熱処理によって、プラグ２４を構成する多結晶シリコン膜中のｎ型不純物がコンタクトホール２２，２３の底部からメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１３（ソース、ドレイン）に拡散し、ｎ型半導体領域１３が低抵抗化される。
【００４０】
次に、レジスト膜をマスクにしたドライエッチングで前記コンタクトホール２２の上部の酸化シリコン膜２５を除去してプラグ２４の表面を露出させる。次に、上記レジスト膜を除去した後、レジスト膜をマスクとしたドライエッチングで周辺回路の酸化シリコン膜２５，２０，１９、ＳＯＧ膜１８およびゲート絶縁膜８を除去することにより、ｎチャネル型ＭＩＳＦＥＴのｎ+型半導体領域１７（ソース、ドレイン）の上部にコンタクトホール２６を形成し、ｐチャネル型ＭＩＳＦＥＴのｐ+型半導体領域１６（ソース、ドレイン）の上部にコンタクトホール２７を形成する。
【００４１】
次に、上記レジスト膜を除去した後、図７に示すように、酸化シリコン膜２５の上層にビット線ＢＬと周辺回路の第１層配線２８とを形成する。ビット線ＢＬおよび第１層配線２８は、たとえば酸化シリコン膜２５の上層に膜厚５０ｎｍ程度のチタン（Ｔｉ）膜と膜厚５０ｎｍ程度のＴｉＮ膜とをスパッタリング法で堆積し、さらにその上層に膜厚１５０ｎｍ程度のＷ膜と膜厚２００ｎｍ程度の窒化シリコン膜２９ａとをＣＶＤ法で堆積した後、レジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。
【００４２】
酸化シリコン膜２５の上層にＴｉ膜を堆積した後、基板１を８００℃程度で熱処理することにより、Ｔｉ膜と基板１とが反応し、ｐチャネル型ＭＩＳＦＥＴのｐ+型半導体領域１６（ソース、ドレイン）の表面、ｎチャネル型ＭＩＳＦＥＴのｎ+型半導体領域１７（ソース、ドレイン）の表面およびコンタクトホール２３に埋め込まれたプラグ２４の表面に低抵抗のチタンシリサイド（ＴｉＳｉ2）層３０が形成される。これにより、ｐ+型半導体領域１６、ｎ+型半導体領域１７およびプラグ２４に接続される配線（ビット線ＢＬ、第１層配線２８）のコンタクト抵抗を低減することができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω／□以下にまで低減できるので、ビット線ＢＬと周辺回路の第１層配線２８とを同一工程で同時に形成することができる。
【００４３】
次に、上記レジスト膜を除去した後、ビット線ＢＬおよび第１層配線２８の側壁にサイドウォールスペーサ２９ｂを形成する。サイドウォールスペーサ２９ｂは、ビット線ＢＬおよび第１層配線２８の上層にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングして形成する。
【００４４】
次に、図８に示すように、ビット線ＢＬおよび第１層配線２８の上層に膜厚３００ｎｍ程度のＳＯＧ膜３１をスピン塗布した後、基板１を８００℃、６０秒程度熱処理してＳＯＧ膜３１をシンタリング（焼き締め）する。
【００４５】
次に、ＳＯＧ膜３１の上層に膜厚６００ｎｍ程度の酸化シリコン膜３２を堆積した後、この酸化シリコン膜３２をＣＭＰ法で研磨してその表面を平坦化する。酸化シリコン膜３２は、たとえばＴＥＯＳとＯ3とをソースガスに用いたプラズマＣＶＤ法で堆積する。続いて、酸化シリコン膜３２の上層に膜厚１００ｎｍ程度の窒化シリコン膜３３を堆積する。
【００４６】
次に、レジスト膜をマスクにしたドライエッチングでコンタクトホール２３に埋め込まれたプラグ２４の上部の窒化シリコン膜３３、酸化シリコン膜３２、ＳＯＧ膜３１および酸化シリコン膜２５を除去してプラグ２４の表面に達するスルーホール３４を形成する。このエッチングは、酸化シリコン膜３２，２５およびＳＯＧ膜３１に対する窒化シリコン膜のエッチングレートが大きくなるような条件で行い、スルーホール３４とビット線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬの上部の窒化シリコン膜２９ａやサイドウォールスペーサ２９ｂが深く削れないようにする。これにより、スルーホール３４がビット線ＢＬに対して自己整合で形成される。
【００４７】
次に、上記レジスト膜を除去した後、スルーホール３４の内部にプラグ３５を形成し、さらにプラグ３５の表面にバリアメタル膜３６を形成する。プラグ３５およびバリアメタル膜３６は、たとえば以下の方法で形成される。まず窒化シリコン膜３３の上層にｎ型不純物（たとえばＰ）を導入した多結晶シリコン膜をＣＶＤ法で堆積し、スルーホール３４の内部に多結晶シリコン膜を埋め込む。次いで、スルーホール３４の外部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去することによりプラグ３５を形成する。このとき、スルーホール３４の内部の多結晶シリコン膜をオーバー研磨（オーバーエッチング）し、プラグ３５の表面を窒化シリコン膜３３の表面よりも下方に後退させることにより、プラグ３５の上部にバリアメタル膜３６を埋め込むためのスペースを確保する。次に、窒化シリコン膜３３の上層にスパッタリング法で導電膜、たとえばＴｉＮ膜、シリコン窒化チタン（ＴｉＮＳｉ）膜、アルミニウム窒化チタン（ＴｉＮＡｌ）膜、窒化タンタル（ＴａＮ）膜、シリコン窒化タンタル（ＴａＮＳｉ）膜、ＷＮ膜またはシリコン窒化タングステン（ＷＮＳｉ）などを堆積し、スルーホール３４内のプラグ３５の上部に導電膜を埋め込んだ後、スルーホール３４の外部の導電膜をＣＭＰ法（またはエッチバック）で除去することによりバリアメタル膜３６を形成する。
【００４８】
後の工程でスルーホール３４の上部に形成する容量素子の下部電極とプラグ３５との間に介在する上記バリアメタル膜３６は、容量素子の誘電体材料形成工程で行われる高温熱処理の際に、下部電極を構成するＲｕ膜とプラグ３５を構成する多結晶シリコン膜との界面で所望しない反応が生じるのを抑制するために形成する。
【００４９】
その後、スルーホール３４の上部に下部電極、誘電体材料および上部電極によって構成される容量素子を形成し、スルーホール３４の内部に埋め込まれたプラグ３５およびコンタクトホール２３の内部に埋め込まれたプラグ２４を介して容量素子の下部電極とメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域（ソース、ドレイン領域）１３の他方とを電気的に接続する。
【００５０】
次に、容量素子Ｃ1の形成方法について詳細に説明するが、その説明に用いる図面（図９〜図１５）では容量素子Ｃ1のみを図示する。
【００５１】
まず、図９に示すように、窒化シリコン膜３３の上層にＣＶＤ法で、必要とされる容量素子Ｃ1の下部電極の高さと同じかまたはそれ以上の膜厚を有する酸化シリコン膜３７を堆積し、続いてレジスト膜をマスクにして酸化シリコン膜３７をドライエッチングすることにより、スルーホール３４の上部に溝３８を形成する。酸化シリコン膜３７は、たとえばＴＥＯＳとＯ3とをソースガスに用いたプラズマＣＶＤ法で堆積され、酸化シリコン膜３７のエッチングは、窒化シリコン膜３３をエッチングストッパにして行い、下層の酸化シリコン膜３２が削られないようにする。
【００５２】
次に、レジスト膜を除去した後、図１０に示すように、溝３８の内部を含む酸化シリコン膜３７の上層にＲｕ溶液塗布法でシード層３９を形成する。このシード層３９は、たとえば塩化ルテニウム（ＲｕＣｌ3）溶液を回転塗布した後、６００〜７００℃程度で乾燥させることでＣｌ2を脱離させ、Ｒｕのみを残すことによって形成される。上記乾燥は、酸化ルテニウムの生成を抑えるために、酸素を含まない雰囲気、たとえば不活性ガス中で行われる。
【００５３】
続いて、図１１に示すように、シード層３９を種にＣＶＤ法でＲｕ膜４０を堆積する。Ｒｕ膜４０は、原料に、たとえばＴＨＦ（Tetrahydrofuran；Ｃ4Ｈ8Ｏ）溶媒に溶かしたＲｕ（Ｃ2Ｈ5−Ｃ5Ｈ4）2を用い、酸素雰囲気において２５０〜４００℃程度で成膜する。
【００５４】
次に、図１２に示すように、基板１上にレジスト膜４１を塗布した後、全面露光および現像処理を行って溝３８の外部の露光部のレジスト膜４１を除去し、溝３８の内部に未露光部のレジスト膜４１を残す。この後、Ｃｌ2＋Ｏ2系のガスを用いたドライエッチング（またはＣＭＰ法）によって、所望の位置までＲｕ膜４０をエッチバック（研磨）し、溝３８の内部のみにＲｕ膜４０を残す。さらに、図１３に示すように、溝３８の内部のレジスト膜４１を除去することにより、溝３８の内部にＲｕ膜４０によって構成される下部電極（第１電極）４２を形成する。上記レジスト膜４１の除去は、酸素（Ｏ2）＋Ｏ3系ガスを用いたアッシング処理、あるいは硫酸過水、オゾン水または有機溶媒によるウェット除去によって行われる。
【００５５】
この後、図１４に示すように、下部電極４２の上層に膜厚２０ｎｍ程度の酸化タンタル膜４３をペンタエトキシタンタル（Ｔａ（Ｃ2Ｈ5）5）と酸素とをソースガスに用いた６００℃以下のＣＶＤ法で堆積させる。次いで窒素雰囲気中で、基板１に６５０〜７００℃程度、６０秒程度の熱処理を施すことにより、酸化タンタル膜４３を結晶化させる。なお、この後、酸素雰囲気中で、６００℃程度のＲＴＡ（Rapid Thermal Annealing）処理を基板１に施してもよい。さらに、６００℃以下のオゾン処理を基板１に施すことにより、酸化タンタル膜４３の酸素欠陥を修復する。このように結晶化処理およびオゾン処理が施された酸化タンタル膜４３は、容量素子Ｃ1の誘電体材料として使用される。
【００５６】
次に、酸化タンタル膜４３の上層に、前記シード層３９と同様なＲｕ溶液塗布法でシード層４４を形成する。すなわち、このシード層４４は、たとえばＲｕＣｌ3溶液を回転塗布した後、６００〜７００℃程度で乾燥させることで形成される。
【００５７】
続いて、図１５に示すように、シード層４４を種に膜厚１５０ｎｍ程度のＲｕ膜をＣＶＤ法を用いて堆積した後、レジスト膜をマスクにしたドライエッチングで上記Ｒｕ膜をパターニングすることにより上部電極（第２電極）４５を形成し、Ｒｕ膜からなる上部電極４５と、酸化タンタル膜４３からなる誘電体材料と、Ｒｕ膜４０からなる下部電極４２とで構成される容量素子Ｃ1を形成する。これにより、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された容量素子Ｃ1とで構成されるＤＲＡＭのメモリセルが完成する。
【００５８】
次に、図１６に示すように、上部電極４５の上層に酸化シリコン膜を堆積して絶縁膜４６とし、周辺回路に第１層配線２８に接続される接続孔を開孔してプラグ４７を形成する。プラグ４７は、絶縁膜４６の上層にＴｉ膜およびＴｉＮ膜からなる接着層４７ａを堆積し、さらにブランケットＣＶＤ法によりＷ膜４７ｂを堆積して、その後Ｗ膜４７ｂおよび接着層４７ａをエッチバックすることにより形成することができる。なお、Ｔｉ膜およびＴｉＮ膜はスパッタリング法により形成することができるが、ＣＶＤ法により形成することもできる。さらに、絶縁膜４６の上層にＴｉ膜４８ａ、アルミニウム（Ａｌ）膜４８ｂおよびＴｉＮ膜４８ｃをスパッタリング法により順次堆積し、これらをパターニングして第２層配線４８を形成する。
【００５９】
最後に、第２層配線４８の上層に酸化シリコン膜４９ａ、ＳＯＧ膜４９ｂおよび酸化シリコン膜４９ｃを順次堆積して層間絶縁膜４９を形成し、さらにプラグ４７と同様にしてプラグ５０を形成する。上記酸化シリコン膜４９ａ，４９ｃは、たとえばＴＥＯＳとＯ3とをソースガスに用いたプラズマＣＶＤ法で堆積する。さらに、第３層配線５１を形成して図１７に示すＤＲＡＭが略完成する。
【００６０】
その後、多層配線および最上層の配線の上層にパッシベーション膜を堆積するが、その図示は省略する。
【００６１】
なお、本実施の形態１では、誘電体材料に酸化タンタル膜４３を用いたが、Ｒｕを電極として適用することができるＳＴＯ膜、ＢＳＴ膜などを用いることもでできる。
【００６２】
このように、本実施の形態１によれば、溝３８の内壁に均一な膜質および膜厚を有するシード層３９を形成することが可能となる。さらに、ＲｕＣｌ3溶液の濃度および塗布条件を制御することによって、シード層３９のＲｕ密度が設定できることから、耐酸化バリアに適するシード層３９の形成が可能となる。これにより、下部電極４２を構成するＲｕ膜４０をＣＶＤ法で形成する際、シード層３９によりインキュベーション時間が短縮されて、プラグ３５の表面はほとんど酸素に晒されないので、Ｒｕ膜４０とプラグ３５との導通を確保することができる。また、溝３８の内壁にほぼ均一で極めて薄いシード層３９の形成が可能となることから、シード層３９はＲｕ膜４０の被覆性に影響を及ぼさず、溝３８の内壁に被覆性よくＲｕ膜４０を形成することができる。
【００６３】
（実施の形態２）
本実施の形態２の容量素子Ｃ2の製造方法を図１８〜図２０を用いて工程順に説明する。
【００６４】
まず、前記実施の形態１と同様の方法で、前記図１０に示したように、スルーホール３４の上部の酸化シリコン膜３７に溝３８を形成した後、溝３８の内部を含む酸化シリコン膜３７の上層にＲｕ溶液塗布法でシード層３９を形成する。なお、ここまでの工程は、前記実施の形態１の図１〜図１０に示した工程と同じである。
【００６５】
次に、図１８に示すように、溝３８の外部のシード層３９を酸化または除去することで、溝３８の内部のみにシード層３９を残す。たとえば、溝３８の内部にガスが入りにくい低バイアスのＣｌ2＋Ｏ2系のガスを用いたアッシングによって、溝３８の外部のＲｕ膜を酸化ルテニウム（ＲｕＯ）膜に換えてシード層としての効果を消失させる。あるいは低バイアスのＣｌ2＋Ｏ2系のガスを用いたエッチングによって、溝３８の外部のＲｕ膜を除去する。
【００６６】
続いて、図１９に示すように、シード層３９を種に膜厚１５０ｎｍ程度のＲｕ膜をＣＶＤ法を用いて堆積するが、シード層３９が残っている溝３８の内壁にのみＲｕ膜が成膜されて、Ｒｕ膜からなる下部電極（第１電極）４２が形成される。
【００６７】
この後は、図２０に示すように、前記実施の形態１と同様な製造方法によって、容量素子Ｃ2の誘電体材料として使用される酸化タンタル膜４３を形成する。次いで、シード層を形成した後、このシード層を種に膜厚１５０ｎｍ程度のＲｕ膜をＣＶＤ法を用いて堆積した後、レジスト膜をマスクにしたドライエッチングで上記Ｒｕ膜をパターニングすることにより上部電極（第２電極）４５を形成し、Ｒｕ膜からなる上部電極４５と、酸化タンタル膜４３からなる誘電率材料と、Ｒｕ膜４０からなる下部電極４１とで構成される容量素子Ｃ2を形成する。
【００６８】
このように、本実施の形態２によれば、溝３８の内壁に残されたシード層３９を種に溝３８の内部のみに下部電極４２を構成するＲｕ膜が形成されるので、前記実施の形態１に比べて工程を簡略化することができる。
【００６９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７０】
たとえば、前記実施の形態では、ＤＲＡＭの容量素子の製造方法に適用した場合について説明したが、Ｒｕによって構成された電極を有する半導体装置、たとえばロジック回路とＤＲＡＭとが混載されたロジック混載型ＤＲＡＭ、ＦＲＡＭ（Ferroelectric Random Access Memory）などの製造方法、あるいはルテニウムによって構成された配線を有する半導体装置の製造方法にも適用可能である。
【００７１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７２】
本発明によれば、容量素子の下部電極を構成する金属膜をＣＶＤ法で形成する際のインキュベーション時間が短縮されて、プラグの表面がほとんど酸素に晒されないので、容量素子の下部電極とプラグとの良好な導通を確保することができる。また、ほぼ均一で極めて薄いシード層を溝の内壁に形成することで、メモリセルが微細化された場合においても、下部電極の良好な被覆性を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である容量素子の製造方法を示す基板の要部拡大断面図である。
【図１０】本発明の実施の形態１である容量素子の製造方法を示す基板の要部拡大断面図である。
【図１１】本発明の実施の形態１である容量素子の製造方法を示す基板の要部拡大断面図である。
【図１２】本発明の実施の形態１である容量素子の製造方法を示す基板の要部拡大断面図である。
【図１３】本発明の実施の形態１である容量素子の製造方法を示す基板の要部拡大断面図である。
【図１４】本発明の実施の形態１である容量素子の製造方法を示す基板の要部拡大断面図である。
【図１５】本発明の実施の形態１である容量素子の製造方法を示す基板の要部拡大断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態２である容量素子の製造方法を示す基板の要部拡大断面図である。
【図１９】本発明の実施の形態２である容量素子の製造方法を示す基板の要部拡大断面図である。
【図２０】本発明の実施の形態２である容量素子の製造方法を示す基板の要部拡大断面図である。
【符号の説明】
１  基板
２  浅溝
３  酸化シリコン膜
４  分離領域
５  ｎ型半導体領域
６  ｐ型ウェル
７  ｎ型ウェル
８  ゲート絶縁膜
９Ａ  ゲート電極
９Ｂ  ゲート電極
９Ｃ  ゲート電極
１０  窒化シリコン膜
１１  ｐ-型半導体領域
１２  ｎ-型半導体領域
１３  ｎ型半導体領域
１４  窒化シリコン膜
１５  サイドウォールスペーサ
１６  ｐ+型半導体領域
１７  ｎ+型半導体領域
１８  ＳＯＧ膜
１９  酸化シリコン膜
２０  酸化シリコン膜
２１  レジスト膜
２２  コンタクトホール
２３  コンタクトホール
２４  プラグ
２５  酸化シリコン膜
２６  コンタクトホール
２７  コンタクトホール
２８  第１層配線
２９ａ  窒化シリコン膜
２９ｂ  サイドウォールスペーサ
３０  チタンシリサイド層
３１  ＳＯＧ膜
３２  酸化シリコン膜
３３  窒化シリコン膜
３４  スルーホール
３５  プラグ
３６  バリアメタル膜
３７  酸化シリコン膜
３８  溝
３９  シード層
４０  ルテニウム膜
４１  レジスト膜
４２  下部電極（第１電極）
４３  酸化タンタル膜
４４  シード層
４５  上部電極（第２電極）
４６  絶縁膜
４７  プラグ
４７ａ  接着層
４７ｂ  タングステン膜
４８  第２層配線
４８ａ  チタン膜
４８ｂ  アルミニウム膜
４８ｃ  窒化チタン膜
４９  層間絶縁膜
４９ａ  酸化シリコン膜
４９ｂ  ＳＯＧ膜
４９ｃ  酸化シリコン膜
５０  プラグ
５１  第３層配線
ＷＬ  ワード線
ＢＬ  ビット線
Ｃ1  容量素子
Ｃ2  容量素子
【図１】
0004543357.tif 000002
【図２】
0004543357.tif 000003
【図３】
0004543357.tif 000004
【図４】
0004543357.tif 000005
【図５】
0004543357.tif 000006
【図６】
0004543357.tif 000007
【図７】
0004543357.tif 000008
【図８】
0004543357.tif 000009
【図９】
0004543357.tif 000010
【図１０】
0004543357.tif 000011
【図１１】
0004543357.tif 000012
【図１２】
0004543357.tif 000013
【図１３】
0004543357.tif 000014
【図１４】
0004543357.tif 000015
【図１５】
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【図１６】
0004543357.tif 000017
【図１７】
0004543357.tif 000018
【図１８】
0004543357.tif 000019
【図１９】
0004543357.tif 000020
【図２０】
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