(57)【特許請求の範囲】
【請求項１】
処理の対象となる画像データ全体に対して第１の画像処理を行なう同期式の処理手段と、
前記処理の対象となる画像データの所定領域の画像データに対して前記第１の画像処理よりも負荷の大きな第２の画像処理を行ない、かつ前記第１の画像処理を行なう非同期式の処理手段と、
前記同期式の処理手段の出力および前記非同期式の処理手段の出力を合成して１つの画像データとする合成手段とを備え、
前記合成手段は、
前記同期式の処理手段の出力を記憶するメモリと、
前記メモリに記憶された前記同期式の処理手段の出力の一部を前記非同期式の処理手段の出力で置換える置換手段とを含む、画像処理システム。
【請求項２】
前記同期式の処理手段の出力が前記メモリに記録される状態を検出することで、前記置換手段による置換えのタイミングを制御する制御手段をさらに備えた、請求項１に記載の画像処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は画像処理システムに関し、特に同期式の処理手段と非同期式の処理手段とを有する画像処理システムに関する。
【０００２】
【従来の技術】
従来よりメモリに記録された画像データの読出を行ない、読出された画像データに対して画像処理を行なう画像処理装置が知られている。画像処理装置は同期式の回路または非同期式の回路で構成することができる。ここで同期式の回路の例としては、ＡＳＩＣ（application specific integrated circuit ）などのハードウェア回路が挙げられ、非同期式の回路の例としてＭＰＵなどにより構成されるソフトウェアによる処理を行なう回路が挙げられる。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の画像処理装置には以下のような問題点があった。
【０００４】
すなわち、全体を同期式の回路で構成した画像処理装置においては、処理速度が負荷の重い処理によって決まってしまい、負荷の重い処理を行なう必要がなくても処理が遅くなってしまうという問題点がある。これは、どんな画像データの処理を行なう場合にあっても、負荷の重い処理にかかる時間分の処理が必要となるからである。たとえば、図１１に示されるように、同期式の回路９００を、ラインメモリ９０１と、マトリックス処理部９０３と、γ補正部９０５とで構成すると、常にＮライン分の画像データをラインメモリ９０１に格納しなればならないため、データの遅れが生じる。また、常に複雑なマトリックス演算処理（たとえば浮動小数点の積算処理など）を行なうため、データ（演算結果）の遅れが生じるのである。
【０００５】
また、全体を同期式の回路で構成すると、同期式の回路自体が複雑となり、柔軟性がなくなるため、画像データの解像度などが変更された場合に装置の全体構成を変更する必要が生じ、コストアップに繋がる。
【０００６】
一方、画像処理装置の全体を非同期式の回路で構成すると、高速処理が困難となる。
【０００７】
そこでこの発明は、高速処理が可能であり、かつ解像度が変更などされた場合のコストアップを防止することができる画像処理装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するためこの発明のある局面に従うと画像処理システムは、処理の対象となる画像データに対し第１の画像処理を行なう同期式の処理手段と、処理の対象となる画像データの所定領域の画像データに対し第２の画像処理を行なう非同期式の処理手段と、同期式の処理手段の出力および非同期式の処理手段の出力を合成して１つの画像データとする合成手段とを備える。
【０００９】
好ましくは合成手段は、同期式の処理手段の出力を記憶するメモリと、メモリに記憶された同期式の処理手段の出力の一部を非同期式の処理手段の出力で置換える置換手段とを含む。
【００１０】
さらに好ましくは画像処理システムは、同期式の処理手段の出力がメモリに記録される状態を検出することで、置換手段による置換えのタイミングを制御する制御手段をさらに備える。
【００１１】
これらの発明に従うと、所定領域の画像データに対してのみ非同期式の処理手段が第２の画像処理を行なうため、高速処理が可能な画像処理システムを提供できる。また第２の画像処理を行なうべき所定領域が存在しない場合には同期式の処理手段の出力のみを使用すればよいため、高速な処理が可能となる。
【００１２】
また、非同期式の処理手段は、柔軟性があるため、画像データの解像度などが変化した場合に、変更が必要となる処理内容（たとえばＮ次元処理）のみを変更することが容易である。したがって、解像度などが変更となった場合にも、コストアップを防止することができる。
【００１３】
また同期式の処理手段が処理を行なっている間に、非同期式の処理手段が第２の画像処理を行なうようにすると、さらに高速な処理が可能である。
【００１４】
【発明の実施の形態】
図１は、以下に説明する本発明の実施の形態における画像処理装置の動作を説明するための図である。図を参照して、原稿画像データ１００のすべての領域に対して同期式の回路が負荷の軽い画像処理を行なう。その結果はメモリに書込まれる。また、原稿画像データ１００内のマトリックス演算などの負荷の重い処理を必要とする領域（たとえば文字領域）１００ａ，１００ｂに対しては、非同期式の回路がマトリックス演算などの処理を行なう。同期式の回路の処理結果が書込まれたメモリに対し、非同期式の回路の処理結果がオーバライトされる。
【００１５】
同期式の回路により原稿画像データの全領域に対しては高速な画像処理を行なうことができ、マトリックス演算などの処理を必要とする領域のみに対し非同期式の回路による画像処理が行なわれる。同期式の回路の行なう処理としてたとえばγ補正などの１次元処理があり、非同期式の回路が行なう処理として文字領域に対するエッジ強調処理、網点領域に対する平滑化処理などの２次元処理がある。
【００１６】
また、非同期式の回路は柔軟性があるため、画像データの解像度などが変更されたときに処理内容を変更することが容易であり、コストの発生を防ぐことができる。
【００１７】
図２は、画像処理装置の動作をさらに詳しく説明するための図である。図を参照して、処理の対象となる画像は横ＷＸ画素、縦ＷＹ画素の容量を有する入力画像メモリに格納される。入力画像メモリ内の１つの画素のデータＩＤｉがシリアルに読出され、所定の関数によりγ補正され、γ補正データＯＤｉ１とされる。
【００１８】
γ補正データＯＤｉ１は、出力画像メモリの対応するアドレスに記録される。すべての画素に対し、γ補正が行なわれる。
【００１９】
次に、入力画像メモリの中の所定の領域内の画素に対し、マトリックス演算が行なわれる。マトリックス演算の対象となる画素のアドレスを（ｉ，ｊ）とし、そのアドレスのデータをＤ（ｉ，ｊ）とし、マトリックスの大きさを横Ｍ、縦Ｎとすると、マトリックス演算後のデータは、以下の式（１）で表わされる。
【００２０】
ＴΣｋ（ｉ，ｊ）・Ｄ（ｉ，ｊ）                            …（１）
ただし、Ｔ，ｋ（ｉ，ｊ）は定数であり、ｉ＝０〜（Ｍ−１）、ｊ＝０〜（Ｎ−１）である。その後、マトリックス演算後のデータに対し、γ補正が行なわれデータＯＤｉ２とされる。
【００２１】
出力画像メモリにはまず、γ補正データＯＤｉ１が書込まれ、その後所定の位置にデータＯＤｉ２が書込まれる。
【００２２】
［第１の実施の形態］
図３は、本発明の第１の実施の形態における画像処理装置の構成を示すブロック図である。図を参照して、画像処理装置は入力画像メモリ２０１と、入力メモリ制御部２０３と、γ補正部２０５と、出力メモリ制御部２０７と、マトリックス演算部２０９と、出力画像メモリ２１１とから構成される。入力データの処理にあたっては、入力データ用のデータバスが用いられ、出力用のデータの処理にあたっては出力データ用のデータバスが用いられている。
【００２３】
スキャナなどにより入力された画像データは、一旦入力画像メモリ２０１に格納される。入力画像メモリ２０１の格納容量は、画像データのサイズが（主走査画素数，副走査画素数）＝（ＷＸ，ＷＹ）の場合には、モノクロ画像でＷＸ×ＷＹとなる。また、カラー（ＲＧＢ）画像ではＷＸ×ＷＹ×３となる。カラー（ＣＭＹＫ）画像ではＷＸ×ＷＹ×４となる。以降の実施の形態の説明においては、説明を簡単にするために入力画像メモリ２０１の格納容量がＷＸ×ＷＹであるものとして説明している。また、本実施の形態においては画像データの符号化を行なっていないが、符号化処理を行なうようにし、入力画像メモリ２０１のメモリ容量を削減するようにしてもよい。
【００２４】
入力メモリ制御部２０３、γ補正部２０５および出力メモリ制御部２０７では、回路が比較的簡単なロジックで構成されるため、高速化処理が可能なＡＳＩＣ回路で構成される。マトリックス演算部２０９は、Ｍ×Ｎ画素の画像データを読出し、複雑な演算を行なうため、複雑な演算が可能なＭＰＵ（マイクロプロセッサ）が採用されている。
【００２５】
入力メモリ制御部２０３は、ＤＭＡ（ダイレクトメモリアクセス）制御により、開始アドレスから順に終了アドレス（開始アドレス＋ＷＸ×ＷＹ）まで、入力画像メモリ２０１に格納された画像データを読出す。また、入力メモリ制御部２０３は、入力画像メモリ２０１へのアクセスがビジー状態であるか否かを示す状態フラグ（ｉｍｂフラグ）を内部レジスタに持つ。
【００２６】
γ補正部２０５は、図示しない内部ＲＡＭに格納された、入力データ（８ｂｉｔ：０〜２５５）に対する出力データ（８ｂｉｔ：０〜２５５）のテーブルに応じ、入力されたデータを変換し出力する。
【００２７】
出力メモリ制御部２０７は、ＤＭＡ制御により、開始アドレスから順に終了アドレス（開始アドレス＋ＷＸ×ＷＹ）まで、出力画像メモリ２１１にγ補正後のデータを書込む。また、出力メモリ制御部２０７は、出力画像メモリ２１１へのアクセスがビジー状態であるか否かを示す状態フラグ（ｏｍｂフラグ）を内部レジスタに持つ。
【００２８】
マトリックス演算部２０９は入力メモリ制御部２０３のｉｍｂフラグを監視し、ノンビジー状態であれば、入力画像メモリ２０１から注目画素を含むＭ×Ｎ画素のデータをランダムアクセスにより読出す。そして、文字領域においてはエッジ強調処理、網点領域においてはスムージング処理といったマトリックス演算を行なう。さらに、マトリックス演算部２０９はロジック構成されたγ補正と同様の処理を行なう。マトリックス演算部２０９は、出力メモリ制御部２０７のｏｍｂフラグを監視し、ノンビジー状態であれば、注目画素に対応した出力画像メモリ２１１のアドレスにマトリックス演算結果から得られたデータを書込む。これにより、γ補正部２０５によるγ補正後のデータは、出力画像メモリ２１１内において置換されることになる。
【００２９】
なお、マトリックス演算を行なう領域はマトリックス演算部２０９で判定するようにしてもよいし、予め領域の判定結果をデータバスを介して入力するようにしてもよい。
【００３０】
出力画像メモリ２１１に書込まれたγ補正およびマトリックス演算処理後の出力画像データは、データバスを介してプリンタエンジンなどに出力される。
【００３１】
この実施の形態においては入力画像メモリ２０１に画像データが書込まれると、まず入力メモリ制御部２０３、γ補正部２０５および出力メモリ制御部２０７が入力画像メモリ２０１内の画像データに対しγ補正などの負荷の軽い１次元的な処理を行なう。この処理が行なわれている間、入力メモリ制御部２０３内のｉｍｂフラグがビジー状態となるため、マトリックス演算部２０９は入力画像メモリ２０１からの読出を行なうことができない。
【００３２】
入力画像メモリ２０１内のすべての画像データに対しγ補正が行なわれた後に、マトリックス演算部２０９は入力画像メモリ２０１内に記憶された画像データの所定の領域から処理の対象となる画像データを取出し、２次元的な処理を行なう。この処理結果が出力画像メモリ２１１内の所定領域に上書きされる。
【００３３】
図４は、マトリックス演算部２０９が行なう処理について説明するためのフローチャートである。図を参照して、ステップＳ１０１で初期化が行なわれ、ステップＳ１０３において入力画像メモリ２０１内の処理の対象となる注目画素アドレスが決定される。そして、ステップＳ１０５で入力メモリ制御部２０３のアクセス状態（ｉｍｂフラグ）を確認し、ビジー状態であれば、待機する（Ｓ１０７）。
【００３４】
ビジー状態でなければ、ステップＳ１０９において入力画像メモリ２０１から注目画素を中心としたＭ×Ｎのマトリックス分の画像データが読出される。ステップＳ１１１でＭ×Ｎのマトリックスの演算処理が行なわれる。
【００３５】
続いてステップＳ１１３で演算処理が行なわれた画像データに対しγ補正が行なわれる。
【００３６】
ステップＳ１１５で出力メモリ制御部２０７のアクセス状態（ｏｍｂフラグ）が確認される。ステップＳ１１７で出力メモリ制御部２０７のアクセス状態がビジーでなくなるまで待つ。ステップＳ１１９で出力メモリ制御部２０７の出力画像メモリ２１１に対する書込アドレスを確認する。これは、出力メモリ制御部２０７によって、γ補正されたデータが注目画素のアドレスに書込まれるまで、マトリックス演算後のデータの書込を待機させるものである。ステップＳ１２１で出力画像メモリ２１１に対しマトリックス演算後のデータがオーバライトされる。
【００３７】
ステップＳ１２３ですべてのマトリックス演算を終了したかが判定され、ＹＥＳであれば終了する。一方、ステップＳ１２３でＮＯであれば、ステップＳ１０３に戻る。
【００３８】
以上のように、ステップＳ１０５および１０７により、マトリックス演算部２０９による入力画像メモリ２０１からの画像データの読出は、入力メモリ制御部２０３がノンビジーのときに行なわれる。これにより、入力メモリ制御部２０３による入力画像メモリ２０１のアクセスが優先される。
【００３９】
また、ステップＳ１１５およびＳ１１７により、マトリックス演算部２０９による書込は常に出力メモリ制御部２０７がノンビジーのときに行なわれる。これにより出力メモリ制御部２０７による出力画像メモリ２１１へのアクセスが優先される。なお、出力メモリ制御部２０７に１ライン分の処理結果を蓄えるメモリを設け、出力メモリ制御部２０７が１ラインの処理を終了し、次のラインの処理を開始するまでにのみ出力メモリ制御部２０７が出力画像メモリ２１１にアクセスを行なうようにしてもよい。
【００４０】
［第２の実施の形態］
第２の実施の形態における画像処理装置の構成は第１の実施の形態のそれと同じであるためここでの説明を繰返さない。第２の実施の形態における画像処理装置では、図４に示される処理に代えて、図５に示されるフローチャートが実行される。この実施の形態における画像処理装置は、マトリックス演算部２０９が入力画像メモリ２０１に格納されている画像データをスキャンすることで、網点領域またはエッジ領域を検出し、その検出された領域に対し画像処理を行なうことを特徴としている。
【００４１】
図５を参照して、ステップＳ２０１において初期化が行なわれる。ステップＳ２０３において入力画像メモリ２０１に対するアクセスが可能であるかをｉｍｂフラグにより確認する。そして、アクセス可能となるまで待機する。
【００４２】
ステップＳ２０５で入力画像メモリ２０１に格納されている画像データの中から注目画素を中心とした５×５の画素からなるマトリックスを抽出する。ステップＳ２０７で注目画素が孤立点であるかを判別する。ＹＥＳであれば、ステップＳ２０９で５×５の画素のマトリックスよりさらに大きい９×４１の画素のマトリックスを抽出し、そのマトリックスが網点画像であるかの判別を行なう（Ｓ２１１）。
【００４３】
網点画像であれば、ステップＳ２１３において５×５画素のデータを用いたスムージング処理を行なう。その後、ステップＳ２１５でγ処理を行ない、ステップＳ２１７で出力画像メモリ２１１へのアクセスが可能であるかをｏｍｂフラグにより確認する。出力画像メモリへのアクセスが可能であれば、ステップＳ２１９で出力画像メモリへデータの書込が行なわれる。次に、ステップＳ２２１ですべてのデータの処理を終了したかが判定され、ＹＥＳであれば終了する。
【００４４】
一方、ステップＳ２２１でＮＯであれば、ステップＳ２０３へ戻る。また、ステップＳ２１１でＮＯであれば、ステップＳ２２１へ進む。
【００４５】
また、ステップＳ２０７で孤立点でないと判別されたのであれば、ステップＳ２２３においてエッジ画像であるかの判定が行なわれ、ＹＥＳであればステップＳ２２５でエッジ強調処理が行なわれ、ステップＳ２１５へ進む。
【００４６】
また、ステップＳ２２３でＮＯであれば、ステップＳ２２１へ進む。
本実施の形態におけるマトリックス演算部における処理時間は以下のようになる。
【００４７】
（注目画素が網点の場合に対する処理時間）＝（５×５画素マトリックス読出時間）＋（孤立点判別時間）＋（９×４１画素マトリックス読出時間）＋（網点判別時間）＋（５×５画素スムージング処理時間）＋（γ処理時間）
（注目画素がエッジの場合に対する処理時間）＝（５×５画素マトリックス読出時間）＋（孤立点判別時間）＋（５×５画素エッジ強調処理時間）＋（γ処理時間）
（注目画素がエッジまたは網点以外でありかつ孤立点でない場合に対する処理時間）＝（５×５画素マトリックス読出時間）＋（孤立点判別時間）
（注目画素がエッジまたは網点以外でありかつ孤立点である場合に対する処理時間）＝（５×５画素マトリックス読出時間）＋（孤立点判別時間）＋（９×４１画素マトリックス読出時間）＋（網点判別時間）
以上を考慮すると、処理時間としては、
（注目画素がエッジまたは網点以外でありかつ孤立点でない場合に対する処理時間）＜（注目画素がエッジの場合に対する処理時間）＜（注目画素がエッジまたは網点以外でかつ孤立点である場合に対する処理時間）＜（注目画素が網点の場合に対する処理時間）となる。
【００４８】
［第３の実施の形態］
図６は、第３の実施の形態における画像処理装置の構成を示すブロック図である。この画像処理装置は、図３に示される第１の実施の形態の画像処理装置のデータバスに領域判別メモリ２５１を接続したものである。領域判別メモリ２５１は入力画像メモリ２０１内に格納された画像データの領域の判別結果を予め記録する。この実施の形態においては領域判別メモリ２５１は、入力画像メモリ２０１に格納されている画像データの１つの画素がエッジ領域であるか網点領域であるかそれ以外の領域であるかを記録する。
【００４９】
図７は、本実施の形態におけるマトリックス演算部２０９が行なう処理を示すフローチャートである。図を参照して、ステップＳ３０１で初期化が行なわれる。ステップＳ３０３で注目画素のアドレスが抽出される。
【００５０】
ステップＳ３０５で領域判別メモリ２５１により注目画素がエッジ領域であるかまたは網点領域であるかが判定される。エッジ領域または網点領域であれば、ステップＳ３０７でｉｍｂフラグを確認することで入力画像メモリ２０１へのアクセスが可能であるかが判定され、可能となるまで待つ。ステップＳ３０９で注目画素の周囲の５×５の画素のマトリックスデータの読出が行なわれ、その注目画素が網点領域であればスムージング処理が行なわれ（Ｓ３１１）、エッジ領域であればエッジ強調処理が行なわれる（Ｓ３２１）。その後、注目画素の画像データに対しγ処理が行なわれ（Ｓ３１３）、ｏｍｂフラグにより出力画像メモリ２１１へのアクセスが可能であるかが判定され、可能となるまで待つ（Ｓ３１５）。
【００５１】
次に、ステップＳ３１７で出力画像メモリ２１１へ画像データが書込まれる。ステップＳ３１９ですべてのデータの処理が終了したかが判定され、ＹＥＳであれば本ルーチンを終了する。
【００５２】
ステップＳ３１９でＮＯであれば、ステップＳ３０３へ戻る。ステップＳ３０５でＮＯであれば、ステップＳ３１９へ進む。
【００５３】
本実施の形態におけるマトリックス演算部における処理時間は以下のようになる。
【００５４】
（注目画素が網点の場合に対する処理時間）＝（注目画素の判別結果読出時間）＋（５×５画素読出時間）＋（５×５画素スムージング処理時間）＋（γ処理時間）
（注目画素がエッジの場合に対する処理時間）＝（注目画素の判別結果読出時間）＋（５×５画素読出時間）＋（５×５画素エッジ強調処理時間）＋（γ処理時間）
（注目画素がエッジまたは網点以外の場合に対する処理時間）＝（注目画素の判別結果読出時間）
以上を考慮すると、処理時間としては、
（注目画素がエッジまたは網点以外の場合に対する処理時間）＜（注目画素が網点の場合に対する処理時間）＜（注目画素がエッジの場合に対する処理時間）となる。
【００５５】
［第４の実施の形態］
図８は、本発明の第４の実施の形態における画像処理装置の構成を示すブロック図である。本実施の形態における画像処理装置は、図３に示される画像処理装置と比較して、入力画像メモリ３０１および出力画像メモリ３１１をデュアルポートメモリとしている。これにより、同期式の回路による処理と非同期式の回路による処理とを並行することができ、画像処理がさらに高速化される。
【００５６】
図９は、本実施の形態における画像処理装置のマトリックス演算部３０９が行なう処理を示すフローチャートである。このフローチャートは、図４に示されるフローチャートと比較して、ｉｍｂフラグおよびｏｍｂフラグを用いた入力画像メモリおよび出力画像メモリのアクセス状態を調べるステップ（図４におけるＳ１０５，Ｓ１０７，Ｓ１１５およびＳ１１７）が削除されている。これは、メモリへのアクセス状態を考慮することなく、マトリックス演算部３０９がいつでもメモリにアクセスすることができるからである。
【００５７】
ただし、マトリックス演算部３０９の出力結果は同期式の回路の出力結果が出力画像メモリ３１１に書込まれた後にオーバライトする必要がある。そのため、図９におけるステップＳ４１９で出力メモリ制御部３０７による出力画像メモリ３１１への書込状態を調べ、同期式の回路からの出力結果が書込まれた後にマトリックス演算部３０９の演算結果が出力画像メモリ３１１へ書込まれるよう制御が行なわれる。
【００５８】
［上述の実施の形態における画像処理装置の効果］
図１０は、本実施の形態における画像処理装置の効果を説明するための図である。図を参照して、画像処理の時間の相対比をγ補正（１次元処理）：文字補正（５×５マトリックス演算）＝１：２５とし、１頁の画像データが１００画素か１構成されていると想定した場合、全処理を同期式回路で構成すると１頁分の処理時間は１００［画素］×２５となる。これに対し、上述の実施の形態のようにγ補正のみを同期式回路で構成した場合において文字分布が１頁内の５０％であれば、処理時間は５０［画素］×２５となる。また、文字分布が２５％であれば、処理時間は２５［画素］×２５となる。
【００５９】
すなわち、すべての処理を同期式回路で構成した場合、文字の分布にかかわらずすべての画素において文字補正（５×５マトリックス演算）を行なうため、処理時間が長くなるが、上述の実施の形態のように同期式の回路と非同期式の回路とを併有させることにより、必要な部分のみに文字補正が行なわれるため、装置の処理速度が向上する。
【００６０】
なお、上記実施の形態においては、単一の装置内において処理を実行する例を示したが、複数の装置で処理を分担するようにしてもよい。例えば、同期処理部分と非同期処理部分とを別装置で構成してもよい。
【００６１】
なお、本例において、上記処理（Ｓ１０１〜Ｓ１２３）を実行させるプログラムをメモリした記録媒体よりマトリクス演算部へプログラムをロードし、そのプログラムをマトリクス演算部で実行させてもよい。
【００６２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】本発明に係る画像処理装置の動作を説明するための図である。
【図２】図１の処理をさらに詳しく説明するための図である。
【図３】第１の実施の形態における画像処理装置のブロック図である。
【図４】図３のマトリックス演算部２０９の処理を示すフローチャートである。
【図５】第２の実施の形態における画像処理装置のマトリックス演算部が行なう処理を示すフローチャートである。
【図６】第３の実施の形態における画像処理装置のブロック図である。
【図７】図６のマトリックス演算部２０９の処理を示すフローチャートである。
【図８】第４の実施の形態における画像処理装置の構成を示すブロック図である。
【図９】図８のマトリックス演算部３０９の処理を示すフローチャートである。
【図１０】本発明に係る画像処理装置の効果を説明するための図である。
【図１１】同期回路のみにより画像処理装置を構成した例を示すブロック図である。
【符号の説明】
２０１，３０１  入力画像メモリ
２０３，３０３  入力メモリ制御部
２０５，３０５  γ補正部
２０７，３０７  出力メモリ制御部
２０９，３０９  マトリックス演算部
２１１，３１１  出力画像メモリ
２５１  領域判別メモリ
【図１】
0004501167.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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