(57)【特許請求の範囲】
【請求項１】
並設された複数のＩＧＢＴを構成する回路素子を有する電力用半導体装置であって、
前記回路素子の夫々が、
第１導電型エミッタ層と、
前記第１導電型エミッタ層上に配設された第２導電型ベース層と、
前記第２導電型ベース層の表面内に形成された第１導電型ベース層と、
前記第１導電型ベース層の表面内に形成された第２導電型ソース層と、
前記第２導電型ソース層と前記第２導電型ベース層とで挟まれた前記第１導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極部分と、
前記第２導電型ソース層及び前記第１導電型ベース層にコンタクトするソース電極部分と、
前記第１導電型エミッタ層にコンタクトするドレイン電極部分と、
前記第２導電型ベース層の表面内で且つ前記ゲート電極の下に形成された低抵抗の第２導電型半導体層と、
を具備し、
前記回路素子の各回路素子において、ゲート電極部分は一方側に隣接する別の回路素子のゲート電極部分と一体となってゲート電極を構成し、ソース電極部分は他方側に隣接する別の回路素子のソース電極部分と一体となってソース電極を構成し、前記ゲート電極及び前記ソース電極が交互となるように設定されることと、
装置材料としてシリコンを用い、当該装置のオン電圧を約４Ｖ、前記ゲート電極の幅をＬＧ、前記第１導電型ベース層の深さをＤＢ、前記第１導電型ベース層と前記第１導電型エミッタ層とで挟まれた部分の前記第２導電型ベース層の厚さをＷＢ、前記ゲート電極間の距離をＬＳとした時、１≦ＬＧ２／（ＤＢ・ＷＢ）≦９、６０μｍ≦ＬＧ及び５≦ＬＧ／ＬＳの条件を満たすことと、
を特徴とする電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は大電力を制御するための電力用半導体装置に関する。
【０００２】
【従来の技術】
電力制御用の半導体回路素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor ）がある。ＩＧＢＴは、パワーＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えた新しい高耐圧回路素子であり、近年、インバータやスイッチング電源等のパワーエレクトロニクスの分野で多く利用されている。
【０００３】
図１８は、従来のＩＧＢＴを示す断面図である。図１８において、高抵抗のＮ型ベース層８１の表面内にＰ型ベース層８３が選択的に形成される。Ｐ型ベース層８３の表面内には、低抵抗のＮ型ソース層８４が選択的に形成される。Ｎ型ソース層８４とＮ型ベース層８１とで挟まれたＰ型ベース層８３上には、ゲート絶縁膜８５を介して、ゲート電極８６が配設される。ゲート電極８６は隣接する２つのＩＧＢＴのゲート電極が一体化されたものである。また、Ｎ型ソース層８４及びＰ型ベース層８３の両方にコンタクトするようにソース電極８８が配設される。一方、Ｎ型ベース層８１の裏面にはＰ型エミッタ層８２が形成される。Ｐ型エミッタ層８２上にはドレイン電極８７が配設される。
【０００４】
このように構成されたＩＧＢＴの動作は、以下の通りである。即ち、ターンオン時には、ゲート電極８６にソース電極８８に対して正の電圧（正バイアス電圧）を印加する。ゲート電極８６に正バイアス電圧が印加されると、ゲート電極８６の下部のＰ型ベース層８３の表面内にＮ型チャネルが形成される。これにより、Ｎ型ソース層８４とＮ型ベース層８１とが短絡する。
【０００５】
この結果、Ｎ型ソース層８４からＮ型ベース層８１に電子が注入され、電子電流が流れるようになり、電子電流に応じた量の正孔がＰ型エミッタ層８２からＮ型ベース層８１に注入される。これにより、Ｎ型ベース層８１は導電変調を起こして低抵抗になり、ソース・ドレイン間に主電流が流れるようになる。
【０００６】
一方、ターンオフ時には、ゲート電極８５にソース電極８８に対してゼロまたは負の電圧（負バイアス電圧）を印加する。これにより、上記Ｎ型チャネルが消滅し、Ｎ型エミッタ層８４からＮ型ベース層８１に電子が注入されなくなる。この結果、Ｎ型ベース層８１は導電変調を起こさなくなり、やがてＩＧＢＴは非導通状態になる。
【０００７】
ところで、この種のＩＧＢＴには以下のような問題がある。即ち、ＩＧＢＴはサイリスタなどと比較すると、カソード（ソース）側からのキャリア（電子）の注入が少ないため、オン電圧が高くなる。耐圧が高いものほど基板は厚くなるのでオン電圧は高くなる。そして、ある程度以上の厚さになると極端にオン電圧が高くなり、電力損失が大きくなる。このため、従来のＩＧＢＴの耐圧は高々２ｋＶ程度である。更に、ゲート電極間の距離はゲート電極幅と同程度であり、飽和電流が大きいため、ＩＧＢＴがラッチアップして制御不能になりやすいという問題がある。
【０００８】
【発明が解決しようとする課題】
上述の如く、従来のＩＧＢＴにあっては、ソース側からのキャリアの注入が少ないため、オン電圧が高い。また、ゲート電極間の距離がゲート電極幅と同程度であるため、ラッチアップ耐量（ラッチアップが開始する電流）が低下する。
【０００９】
本発明は、従来よりもオン電圧、安全動作領域及びラッチアップ耐量のいずれかが改善された電力用半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１の視点は、並設された複数の回路素子を有する電力用半導体装置であって、
前記回路素子の夫々が、
第１半導体層と、
前記第１半導体層上に配設された第２導電型ベース層と、
前記第２導電型ベース層の表面内に形成された第１導電型ベース層と、
前記第１導電型ベース層の表面内に形成された第２導電型ソース層と、
前記第２導電型ソース層と前記第２導電型ベース層とで挟まれた前記第１導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極部分と、
前記第２導電型ソース層及び前記第１導電型ベース層にコンタクトするソース電極部分と、
前記第１半導体層にコンタクトするドレイン電極部分と、
を具備し、
前記ゲート電極部分は、前記回路素子の２つの回路素子ごとに一体化されてゲート電極を構成し、前記ゲート電極の幅をＬG 、前記第１導電型ベース層の深さをＤB 、前記第１導電型ベース層と前記第１導電型エミッタ層とで挟まれた部分の前記第２導電型ベース層の厚さをＷB とした時、１≦ＬG 2 ／（ＤB ・ＷB ）≦９の条件を満たすことを特徴とする。
【００１１】
本発明の第２の視点は、第１の視点に係る電力用半導体装置において、前記ゲート電極間の距離をＬS とした時、６０μｍ≦ＬG 、及び５≦ＬG ／ＬS の条件を満たすことを特徴とする。
【００１２】
前記低抵抗の第２導電型半導体層の不純物濃度のピーク値は３×１０14ｃｍ-3以上であればよいが、１×１０15ｃｍ-3以上であることがより好ましい。また、前記低抵抗の第２導電型半導体層の深さ（厚さ）は、前記第１導電型ベース層の深さ（厚さ）の１／２以上であればよいが、前記第１導電型ベース層の深さ（厚さ）と同じであることがより好ましい。
【００１３】
本発明者の研究によれば、６０μｍ≦ＬG 、１≦ＬG 2 ／（ＤB ・ＷB ）≦９に設定することにより、オン電圧の低下を図れることが判明した。また、近年の微細加工技術を用いることにより、ＬG に対してＬS を十分に小さくでき（５≦ＬG ／ＬS ）、これにより、オン電圧の上昇を招くことなく、飽和電流をラッチアップ電流以下に抑えることができ、安全動作領域の拡大を図れることが判明した。従って、上記知見に基づいた本発明の第１及び第２の視点によれば、従来よりも、オン電圧は下がり、安全動作領域は拡大する。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。なお、以下の実施の形態では、第１導電型をＰ型、第２導電型をＮ型とする。
【００１５】
図１は本発明の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。本実施の形態の電力用半導体装置は横並び配列された複数のＩＧＢＴ（回路素子）を具備する。これらのＩＧＢＴのゲート電極６及びソース電極８は交互に配設される。図１図示の如く、ある１つのＩＧＢＴ１０２に注目すると、そのゲート電極部分６ｂは一方側に隣接する別のＩＧＢＴ１０１のゲート電極部分６ａと一体となってゲート電極６を構成し、またソース電極部分８ｂは他方側に隣接する別のＩＧＢＴの１０３のソース電極部分８ｃと一体となってソース電極８を構成する。従って、隣り合う２つのＩＧＢＴ１０１、１０２においては、ゲート電極６がＩＧＢＴ１０１、１０２のソース電極８、８間に位置し、次に隣り合う２つのＩＧＢＴ１０２、１０３においては、ソース電極８がＩＧＢＴ１０２、１０３のゲート電極６、６間に位置することとなる。
【００１６】
図１において、高抵抗のＮ型ベース層１の裏面内にＰ型エミッタ層２が選択的に形成される。Ｎ型ベース層１の表面内には、低抵抗のＮ型拡散層９が形成される。Ｎ型拡散層９の表面内には、Ｐ型ベース層３が選択的に形成される。換言すれば、隣接するＰ型ベース層３の間のゲート電極６の直下のＮ型ベース層１の表面内には、低抵抗のＮ型拡散層９が形成される。
【００１７】
低抵抗のＮ型拡散層９の深さは、図１図示の如く、Ｐ型ベース層３のそれと同じであることが適切である。しかし、これは、少なくともＰ型ベース層３の深さの１／２より深ければよい。
【００１８】
Ｐ型ベース層３の表面内には、低抵抗のＮ型ソース層４が選択的に形成される。Ｎ型ソース層４とＮ型ベース層１（Ｎ型拡散層９）とで挟まれたＰ型ベース層３上には、ゲート絶縁膜５を介して、ゲート電極６が配設される。また、Ｎ型ソース層４及びＰ型ベース層３の両方にコンタクトするようにソース電極８が配設される。
【００１９】
ここで、図１の中央に示される１つのゲート電極６は、隣り合う２つのＩＧＢＴ１０１、１０２のゲート電極として機能する。即ち、ＩＧＢＴ１０１、１０２のゲート電極６ａ、６ｂはＰ型ベース層３からＮ型ベース層１（Ｎ型拡散層９）にまで延在して一体化される。
【００２０】
一方、Ｐ型エミッタ層２にコンタクトするようにドレイン電極７が配設される。
【００２１】
このように構成された電力用半導体装置によれば、Ｎ型拡散層９が電子の注入を促進するので、オン電圧を下げることができる。
【００２２】
ここで、Ｎ型拡散層９の不純物濃度のピーク値は３×１０14ｃｍ-3以上が望ましい。特に、本実施の形態のようにＮ型チャネルのＩＧＢＴの場合には、１×１０15ｃｍ-3以上が望ましい。また、上記不純物濃度はＮ型ソース層４直下のＰ型ベース層３の不純物濃度のピーク値を越えてはいけない。
【００２３】
上記値（１×１０15ｃｍ-3）は次式より得られる。
【００２４】
Ｎ型ベース層１内部の正孔密度ｎh は次式で表せれる。
【００２５】
ｎh ＝Ｎp ・ｅｘｐ（ＷB ／（Ｄh ・τ）1/2 ）
ここで、Ｎp はＰ型エミッタ層２の不純物濃度のピーク値、ＷB はＰ型ベース層３とＰ型エミッタ層２とで挟まれた部分のＮ型ベース層１の厚さ、Ｄh は正孔の拡散係数、τは高注入状態でのキャリアライフタイムを示す。
【００２６】
正孔密度ｎh よりもＮ型拡散層９の不純物濃度のピーク値が高くないと、Ｎ型拡散層９は正孔に埋め尽くされてしまう。従って、Ｎ型拡散層９の不純物濃度のピーク値が正孔密度ｎh よりも小さい場合には、キャリアの注入を十分に行なえず、ＩＧＢＴの導通特性を改善できなくなる。
【００２７】
これに対して、Ｎ型拡散層９の不純物濃度のピーク値が正孔密度ｎh よりも高い場合には、Ｎ型拡散層９は正孔に対してエミッタとして働き、電子注入効率が増大する。各パラメータは装置構造や利用条件によりほぼ一意的に決まるが、その値は約１×１０15ｃｍ-3になり、上記値が得られる。
【００２８】
なお、Ｐ型チャネルのＩＧＢＴの場合には、低抵抗のＮ型拡散層９は低抵抗のＰ型拡散層となり、その不純物濃度のピーク値は３×１０14ｃｍ-3以上が望ましい。
【００２９】
また、ゲート電極６の幅ＬG はＩＧＢＴの導通特性を決める上で重要なパラメータである。ゲート電極６の幅ＬG が長すぎると、ＩＧＢＴのチャネル密度が低下して導通特性が悪化するばかりか、ゲート容量の増加、コストの上昇、制御性の劣化等の問題も発生する可能性がある。
【００３０】
一方、ゲート電極６の幅ＬG が短すぎると、Ｐ型ドレイン層２から注入された正孔がＰ型ベース層３にバイパスされ、高抵抗のＮ型ベース層１に蓄積されず、導通特性が悪化する。
【００３１】
本発明者の研究によれば、チャネル密度及びキャリア蓄積を改善し、オン電圧を下げるためには、Ｎ型拡散層９の有無に関係なく、ゲート電極６の幅ＬG を下記の不等式を満たすように設計すればよいことが判明した。
【００３２】
１≦ＬG 2 ／（ＤB ・ＷB ）
ここで、ＤB はＰ型ベース層３の深さを示している。
【００３３】
この不等式は以下のようにして得られる。
【００３４】
導電変調が起こった状態におけるＩＧＢＴの電流密度ｉは、
ｉ＝ｑ・ｎ・ＶF ・（μe ＋μh ）／ＷB                       …（１）
で表される。
【００３５】
ここで、ｑは素電荷量、ｎは電子及び正孔のキャリア密度、ＶF はオン電圧、μe は電子の移動度、μh は正孔の移動度を示している。
【００３６】
また、導通時の実効的なＰ型ベース層３のシート抵抗Ｒは、
Ｒ＝１／（ｑ・μh ・ｎ・ＤB ）                              …（２）
で表される。
【００３７】
シート抵抗Ｒによる正孔電流の電圧降下が接合電圧Ｖj 以上であればよいから、
ｉ・Ｒ・ＬＧ２／１６≧Ｖj                                   …（３）
となる。
【００３８】
式（１）〜（３）を用いれば、
ＬＧ２／（ＤＢ・ＷＢ）≧１６Ｖｊ・μｈ／（ＶＦ・（μｅ＋μｈ））
と表される。                                                  …（４）
ここで、装置材料としてシリコンを用いた場合には、
μｈ／（μｅ＋μｈ）が約０．２５、Ｖｊが約０．６Ｖであり、また、電力用半導体装置が通常利用される範囲ではＶＦが約４Ｖであることを考慮すると、式（４）は、
１≦ＬＧ２／（ＤＢ・ＷＢ）となる。
【００３９】
また、ＬG 2 ／（ＤB ・ＷB ）の値が大きすぎると、図１０図示の如く、チャネルが減少し、やはり導通特性が劣化する。図１０による現在得られる知見によると、チャネルの減少を防止するには、ＬG 2 ／（ＤB ・ＷB ）の値が９を超えないように設定するとよい。従って、１≦ＬG 2 ／（ＤB ・ＷB ）≦９に設定することが好ましい。
【００４０】
また、ＬG があまり短いと、正孔がバイパスされやすくなり、キャリアの蓄積が起こりにくい。特に、耐圧が３ｋＶを越えるような装置の場合、通電特性にとってこのことは致命的な欠点となる。本発明者の実験によれば、ＬG がおよそ６０μｍ以上の長さであれば、上記条件と相俟ってキャリアの蓄積が起こることが判明した。更に、本発明者の実験によれば、２≦ＬG ／ＬS 、望ましくは５≦ＬG ／ＬS に設定すると、ラッチアップが生じにくいことが判明した。ここで、ＬS は隣接するゲート電極６間の距離を表す。このことは、当該半導体装置が破壊に強くなり、安全動作領域が拡大できるため、保護回路が簡略化できることを意味する。
【００４１】
本実施の形態では、従来の場合とは異なり、ＬG がＬS よりかなり大きいため、飽和電流をラッチアップ電流よりも容易に低く抑えることができる。これは従来より多用されるＩＧＢＴ等の素子のプロセス技術では無理であるが、近年開発の著しいステップ装置等を用いた微細加工技術により、このような設計が可能となる。
【００４２】
また、本実施の形態では、パラメータの最適化により、オン電圧や安全動作領域の改善を図っているので、新たな構造を導入する必要はない。従って、工程数の増加やプロセスの複雑化は起こらず、製造コストの上昇は生じない。
【００４３】
図２は本発明の別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。なお、以下の図において、図１と同一符号は同一部分を示し、詳細な説明は省略する。
【００４４】
本実施の形態の特徴は、ゲート絶縁膜５の中央部１０の膜厚が他の部分よりも厚くなっていることにある。これにより、ゲート容量を低減でき、ゲート駆動回路の簡略化及び高速動作化を図れるようになる。
【００４５】
Ｎ型拡散層９は図１図示の実施の形態のようにゲート電極６の下全体に一様に設けることが望ましい。しかし、プロセスなどの制約によりこれが困難な場合には、図２図示の実施の形態のように変更することができる。ここで、Ｎ型拡散層９は、Ｎ型チャネル領域から離れた、ゲート電極６の中央の下には形成せず、Ｎ型チャネル領域の近傍にだけに形成される。これでもオン電圧を下げる効果は得られる。
【００４６】
図３は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。
【００４７】
本実施の形態が図２図示の実施の形態と異なる点は、Ｎ型拡散層９をゲート電極６の下全体に形成したことにある。但し、Ｎ型拡散層９は図１図示の実施の形態の場合とは異なり一様には配設されていない。即ち、Ｎ型拡散層９の中央部の厚さは他の部分よりも薄い。
【００４８】
このような構造は例えば以下のようにして得られる。即ち、ゲート絶縁膜５の中央部１０の幅を狭くし、ゲート絶縁膜５をマスクにしてＮ型不純物をイオン注入し、次に、熱処理（アニール処理）を行う。この様にすれば、ゲート絶縁膜５の中央部１０の下にまで上記Ｎ型不純物が拡散するので、ゲート電極６の下全体にＮ型拡散層９を形成できる。
【００４９】
図３図示の実施の形態の場合、図２図示の実施の形態に比べて、ゲート絶縁膜５の中央部１０の幅が狭い分だけゲート容量が若干増加する。しかし、本発明者の研究によれば、この場合でも、ゲート電極６の下全体にＮ型拡散層９が配設されていれば、導通特性は改善されることが判明した。
【００５０】
図４は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。
【００５１】
高耐圧、例えば、２ｋＶ以上の耐圧を確保する場合には、ゲート電極６の幅ＬG は３０μｍ以上に、３ｋＶ以上の耐圧を確保する場合には、ゲート電極６の幅ＬG は６０μｍ以上に設定される。この様に、ゲート電極６の面積が大きくなると、図４図示の如く、ゲート電極６上にＡｌ電極等の金属電極１２を形成することが容易になる。
【００５２】
従って、通常、ゲート電極６はポリシリコンのみで形成されるが、ゲート電極６上に金属電極１２を設けることにより、ゲート抵抗が低減され、高速動作が可能となる。また、ゲート駆動回路の簡略化も図れる。
【００５３】
図５は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。
【００５４】
本実施の形態が図１図示の実施の形態と異なる点は、Ｎ型ベース層１の一部をドレイン電極７に選択的に接続したことにある。即ち、本実施の形態では、アノードショート構造を採用している。
【００５５】
本実施の形態によれば、アノードショート構造により、ドレイン側からの正孔の注入を抑制できるので、特に、ターンオフ時のテール電流を小さくでき、ターンオフ損失の低減を図れる。これにより、スイッチング周波数を高くしても電力損失を小さく保つことができ、インバータ等の装置を効率良く動作させることができるようになる。また、スイッチング周波数が高くなることにより、騒音の低減も図れる。
【００５６】
なお、アノードショート構造によりドレイン側からのキャリアの注入効率が低くなっても、パラメータの最適化やＮ型拡散層９によりソース側からのキャリアの注入効率が従来よりも高くなっているので、オン電圧は低く保たれる。
【００５７】
図６は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。
【００５８】
本実施の形態が図１図示の実施の形態と異なる点は、ライフタイム低減層１３を形成したことにある。ライフタイム低減層１３は、例えば、Ａｕ、Ｐｔ等の重金属の拡散や、Ｈ、Ｈｅ等の放射線照射により形成できる。また、電子線照射を用いたライフタイム低減をこれと組み合わせて用いてもよい。図６図示の如く、特にＰ型エミッタ層２とＮ型ベース層１との境界近傍で、Ｎ型ベース層１内にライフタイム低減層１３に形成すれば、ドレイン側からの正孔の注入を効果的に抑制でき、アノードショート構造を採用した図５図示の実施の形態と同様な効果が得られる。
【００５９】
図７は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。
【００６０】
本実施の形態が図６図示の実施の形態と異なる点は、Ｐ型エミッタ層２と高抵抗Ｎ型ベース層１との間に低抵抗Ｎ型バッファ層１４を配設したことにある。Ｎ型バッファ層１４を配設することにより、Ｎ型ベース層１を薄くすることができる。これにより、スイッチング時のキャリアの排出を速めることができ、高速にスイッチングすることができる。Ｎ型バッファ層１４の不純物総量は１×１０14ｃｍ-2以下であることが望ましい。これ以上の不純物量があると、ドレインからの正孔の注入が著しく押さえられ、通電特性が悪化する。
【００６１】
更に、Ｎ型バッファ層１４とＮ型ベース層１との境界近傍で、Ｎ型ベース層１内にライフタイム低減層１３が形成される。これにより、ドレイン側からの正孔の注入を抑制し、通電特性をさほど悪化させることなくスイッチング損失を減らし、高速にスイッチングすることができるようになる。
【００６２】
図８は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。
【００６３】
本実施の形態が図１図示の実施の形態と異なる点は、ゲート電極６の下に低抵抗Ｎ型拡散層９が形成されていないことにある。Ｎ型拡散層９がない場合も、前述の、１≦ＬG 2 ／（ＤB ・ＷB ）≦９並びに、２≦ＬG ／ＬS 、望ましくは５≦ＬG ／ＬS の条件を満たすように設計することにより、当該装置のオン電圧、安全動作領域及びラッチアップ耐量を改善することができる。
【００６４】
図９は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図である。
【００６５】
本実施の形態が図１乃至図８図示の実施の形態と異なる点は、パラメータの最適化や低抵抗Ｎ型拡散層９の代わりに高移動度半導体層１１を用いて、ソース側の電子の注入を増大させ、オン電圧を下げていることにある。
【００６６】
高移動度半導体層１１は、Ｐ型ベース層３、Ｎ型ソース層４などの層の形成する前に、エピタキシャル成長法などの成膜法により、Ｎ型ベース層１の表面内にあらかじめ形成しておく。
【００６７】
高移動度半導体層１１の材料としては、例えば、Ｎ型ベース層１の材料にＳｉを用いた場合には、ＳｉＧｅ、アモルファスＳｉ、ＳｉＣなどがある。
【００６８】
本実施の形態によれば、Ｎ型チャネル領域に高移動度半導体層１１が存在することになるので、ソース側の電子は高移動度半導体層１１を介してＮ型ベース層１に注入される。
【００６９】
従って、電子は従来よりも高速にＮ型ベース層１に注入され、単位時間当たりにＮ型ベース層１に注入される電子の量が多くなるので、電子の注入効率が高くなり、オン電圧は下がる。
【００７０】
なお、本実施の形態では、Ｎ型ベース層１の表面内の全体に高移動度半導体層１１を形成したがその必要はなく、高移動度半導体層１１は、少なくともＮ型ソース層４とＮ型ベース層１とで挟まれたＰ型ベース層３の表面内、つまり、Ｎ型チャネル領域に存在すればよい。また、このときの高移動度半導体層１１の不純物濃度はチャネル形成のために１×１０18ｃｍ-3よりも小さいことが好ましい。更に、高移動度半導体層１１の膜厚は、格子不整合等の問題を考慮すると、０．０５μｍ以下であることが好ましい。
【００７１】
なお、高移動度半導体層１１を用いた上で、前述の、１≦ＬG 2 ／（ＤB ・ＷB ）≦９並びに、２≦ＬG ／ＬS 、望ましくは５≦ＬG ／ＬS の条件を満たすように設計することにより、よりオン電圧を低くでき、また、ＩＧＢＴがラッチアップせず、安全動作領域を広げることができる。
【００７２】
次に、図１１乃至図１６を参照して本発明に係る電力用半導体装置の平面のレイアウトについての説明する。図１１乃至図１６図示のレイアウトは、図１乃至図９図示の断面のいずれとも組合わせることができる。従って、図８及び図９図示の実施の形態のように、低抵抗Ｎ型拡散層９が存在しない場合は、図１１乃至図１６中の符号９で示す部分は、高抵抗Ｎ型ベース層１として理解すべきである。
【００７３】
図１１は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図である。
【００７４】
本実施の形態の特徴は、Ｎ型ソース層４を櫛状に形成したことにある。Ｎ型ソース層４のうち櫛の歯に相当する細い部分はソース電極８にコンタクトし、櫛の背に相当する部分はゲート電極６と伴にＭＯＳＦＥＴ領域を形成する。
【００７５】
本実施の形態によれば、Ｎ型ソース層４のうち櫛の歯に相当する部分が抵抗として働くので、ソース電極８とＭＯＳＦＥＴとの間に抵抗が配設されていることになり、ＭＯＳＦＥＴの動作が安定する。
【００７６】
更に、Ｎ型ソース層４のパターンとして櫛状を用いたことにより、通常サイズのストライプ状のパターンを用いた場合に比べて、Ｎ型ソース層４の面積を小さくでき、ラッチアップ耐量を高くできる。
【００７７】
図１２は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図である。
【００７８】
本実施の形態が図１１図示の実施の形態と異なる点は、Ｎ型ソース層４を梯子状に形成したことにある。このようにＮ型ソース層４のパターンを梯子状にしても、図１１図示の実施の形態と同様にラッチアップ耐量を高くできる。また、Ｎ型ソース層４はソース電極８を横切るので、図１１図示の実施の形態に比べて、Ｎ型ソース層４とソース電極８とのコンタクトが確実なものとなる。
【００７９】
更に、本実施の形態では、ソース電極８の幅を狭くし、ゲート電極間の距離ＬS を短くしているので、素子領域を有効に利用できる。
【００８０】
図１３は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図である。
【００８１】
本実施の形態が図１２図示の実施の形態と異なる点は、独立した島として形成したＮ型ソース層４を複数個、梯子の各ステップに対応するように配置したことにある。このようにＮ型ソース層４を形成しても、図１２図示の実施の形態と同様にラッチアップ耐量を高くできる。また、隣接するゲート電極６間の距離ＬS を小さくすることができるため、素子領域を有効に利用できる。
【００８２】
図１４は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図である。
【００８３】
本実施の形態が図１１図示の実施の形態と異なる点は、最近の微細加工技術  （微細ドライエッチング技術）を用いて、Ｎ型ソース層４を幅が極めて狭いストライプ状に形成したことにある。本実施の形態によれば、Ｎ型ソース層４の幅は狭いので、ストライプ状であっても、高いラッチアップ耐量を実現できる。
【００８４】
図１５は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図である。
【００８５】
本実施の形態の特徴は、独立した矩形の島として形成したＰ型ベース層３を複数個、周期的に且つマトリックス状に配列したことにある。Ｎ型ソース層４はラッチアップを容易に起こさないように十字状に形成され、その中央部には開口部が配設され、この開口部を介してソース電極８はＰ型ベース層３にコンタクトしている。このようなレイアウトにより、装置を高集積化することができ、通電特性を改善することができる。
【００８６】
図１６は本発明の更に別の実施の形態に係る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図である。
【００８７】
本実施の形態の特徴は、独立した６角形の島として形成したＰ型ベース層３を複数個、周期的に且つマトリックス状に配列したことにある。Ｎ型ソース層４はラッチアップを容易に起こさないように星状に形成され、その中央部には開口部が配設され、この開口部を介してソース電極８はＰ型ベース層３にコンタクトしている。このようなレイアウトにより、装置を高集積化することができ、通電特性を改善することができる。
【００８８】
図１７は本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図である。
【００８９】
本実施の形態は、本発明に係るＩＧＢＴ１０５と、これに隣接して配設されたフリーホイールダイオード１０６及び接合終端部１０７を有する。スイッチング素子１０５とダイオード１０６を同じ基板に同時に形成することにより、配線によるインダクタンスやキャパシタンスを低減し、スイッチングを高速且つ安定的に行うことができる。
【００９０】
ダイオード１０６はＩＧＢＴ１０５のソース電極８及びドレイン電極７に夫々接続されたＰ型アノード層１６及びＮ型カソード層１８を有する。Ｐ型アノード層１６及びＮ型カソード層１８は、高抵抗のＮ型層１及び低抵抗のＮ型バッファ層１４を介して接続される。
【００９１】
接合終端部１０７の端部において、Ｎ型層１の表面内にＮ型ストッパ層１９が拡散形成される。Ｐ型アノード層１６からＮ型ストッパ層１９に亘って接合終端部１０７の表面には絶縁膜２０が形成される。
【００９２】
ＩＧＢＴ１０５とダイオード１０６とは十分な距離（キャリアの拡散長以上の長さ）をとる必要がある。このため、ＩＧＢＴ１０５とダイオード１０６との間の領域の表面には電界が集中し、耐圧が劣化する可能性がある。この問題に対応するため、ＩＧＢＴ１０５のＰ型ベース層３とダイオード１０６のＰ型アノード層１６との間に高抵抗のＰ型拡散層１７が配設される。Ｐ型拡散層１７は接合終端部１０７のＰ型拡散層１７と同時に形成可能で、従って、余分な形成工程を追加する必要がない。
【００９３】
Ｐ型拡散層１７の不純物総量は１×１０14ｃｍ-2以下であることが望ましい。これにより接合終端部１０７における耐圧を良好に維持すると共に、ＩＧＢＴ１０５とダイオード１０６との分離を十分に行うことができる。
【００９４】
上述の如く、本発明においては、構造、濃度の最適設計により優れた通電特性を有する電力用半導体装置を提供することができる。特に、現在ＧＴＯ（Gate Turn-off Thyristor ）が利用されている耐圧３ｋＶ以上において、ＭＯＳ駆動により制御可能な装置を提供することができる。
【００９５】
本装置は寄生サイリスタ構造を有するが、ラッチアップすることはなく、破壊に強いため、ＧＴＯと比較して保護回路を簡略化することができる。ゲート回路及び保護回路がＧＴＯと比較して簡略化できるため、システムサイズも小さくなり、例えば、インバータ装置を作成したときには従来の半分の大きさにすることが可能となる。更に、装置構造がプレーナ（平面）型であるため、電流の取出し部の形成が容易となり、様々なパッケージに組込むことができる。
【００９６】
【発明の効果】
本発明によれば、装置のオン電圧の低減、安全動作領域の拡大及びラッチアップ耐量の増大のいずれかを図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図２】本発明の別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図３】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図４】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図５】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図６】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図７】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図８】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図９】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図１０】｛ＬG 2 ／（ＤB ・ＷB ）｝1/2 とオン電圧ＶF との関係を示す特性図。
【図１１】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図１２】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図１３】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図１４】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図１５】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図１６】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図１７】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図１８】従来のＩＧＢＴを示す断面図。
【符号の説明】
１…Ｎ型ベース層（第２導電型のベース層）
２…Ｐ型エミッタ層（第１半導体層：第１導電型のエミッタ層）
３…Ｐ型ベース層（第１導電型のベース層）
４…Ｎ型ソース層（第２導電型のソース層）
５…ゲート絶縁膜
６…ゲート電極
７…ドレイン電極
８…ソース電極
９…Ｎ型拡散層（第２導電型の半導体層）
１０…厚膜部分
１１…高移動度半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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