(57)【特許請求の範囲】
【請求項１】
１つのフォトダイオードと複数のトランジスタとよりなるＣＭＯＳイメージセンサにおいて、
アクティブ領域と素子隔離領域とに区画された半導体基板の素子隔離領域に形成された素子隔離膜と、
前記素子隔離膜の一部と前記アクティブ領域を横切って形成されるソースフォロワートランジスタのゲート電極と、
前記半導体基板のアクティブ領域の一部に形成されるフォトダイオード領域と、
前記ゲート電極の両側面に形成される絶縁膜側壁と、
前記ゲート電極の上部表面と前記ゲート電極に隣接するフォトダイオード領域の表面の一部に形成される金属シリサイド膜と、
前記金属シリサイド膜に接続され、前記ゲート電極とフォトダイオード領域とを電気的に連結する金属膜と、
前記金属膜と金属シリサイド膜を含む半導体基板の全面に形成される誘電膜とを備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記金属膜と金属シリサイド膜上に形成されるバリア金属膜をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記金属膜は、Ｔｉ、Ｔａ、Ｎｉ、Ｃｏのうちいずれか１つよりなることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記バリア金属膜は、２００〜２０００Åの厚さで形成されることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
【請求項５】
１つのフォトダイオードと複数のトランジスタとよりなるＣＭＯＳイメージセンサの製造方法において、
アクティブ領域と素子隔離領域とで区画された半導体基板の素子隔離領域に素子隔離膜を形成するステップと、
前記素子隔離膜上の一部とアクティブ領域にゲート絶縁膜を介在させてソースフォロワートランジスタのゲート電極を形成するステップと、
前記半導体基板のアクティブ領域の所定領域にフォトダイオード領域を形成するステップと、
前記ゲート電極の両側面に形成される絶縁膜側壁と、
前記ゲート電極を含む半導体基板の全面に金属膜を堆積するステップと、
前記半導体基板にアニーリング工程を施し、前記ゲート電極及びフォトダイオード領域と前記金属膜との界面に金属シリサイド膜を形成するステップと、
前記ゲート電極とフォトダイオード領域とを電気的に連結するための前記金属膜を除いた他の部分の金属膜を選択的に除去するステップと、
前記金属膜と金属シリサイド膜を含む半導体基板の全面に誘電膜を形成するステップとを備えることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項６】
前記金属膜上にバリア金属膜を積層して形成するステップをさらに備えることを特徴とする請求項５に記載のＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記金属膜は、Ｔｉ、Ｔａ、Ｎｉ、Ｃｏのうちいずれか１つを使用することを特徴とする請求項５に記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記バリア金属膜は、ＴｉＮまたはＴａＮを２００〜２０００Åの厚さで形成することを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに関し、特に、構造単純化及びスケールダウンを図ることができるＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、イメージセンサは、光学的映像を電気的信号に変換させる半導体素子であって、大きく、電荷結合素子（ＣＣＤ）と、ＣＭＯＳイメージセンサとに区分される。
【０００３】
電荷結合素子（ＣＣＤ）は、光の信号を電気的信号に変換する複数のフォトダイオード（ＰＤ）がマトリクス形態で配列され、そのマトリクス形態で配列された各垂直方向のフォトダイオード間に形成され、各フォトダイオードから生成された電荷を垂直方向に伝送する複数の垂直方向電荷伝送領域（ＶＣＣＤ）と、各垂直方向電荷伝送領域により伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（ＨＣＣＤ）と水平方向に伝送された電荷をセンシングし、電気的な信号を出力するセンス増幅器とを備えている。
【０００４】
しかしながら、このようなＣＣＤは、駆動方式が複雑であり、電力消費が大きいだけでなく、多ステップのフォト工程が要求されるので、製造工程が複雑であるという短所を有している。
【０００５】
また、電荷結合素子は、制御回路、信号処理回路、アナログ／デジタル変換回路などを電荷結合素子チップに集積させることが難しく、製品の小型化が困難であるという短所を有する。
【０００６】
最近、電荷結合素子の短所を克服するための次世代イメージセンサとして、ＣＭＯＳイメージセンサが注目されている。
【０００７】
ＣＭＯＳイメージセンサは、ＭＯＳトランジスタにより各単位画素の出力を順次に検出するスイッチング方式を採用した素子である。ＭＯＳトランジスタは制御回路や信号処理回路などの周辺回路を形成するＣＭＯＳ技術によって単位画素の数に対応して半導体基板に形成される。
【０００８】
すなわち、ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることによって、スイッチング方式で各単位画素の電気的信号を順次に検出して映像を具現する。
【０００９】
ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術を利用するので、比較的少ない電力消耗、比較的少ないフォト工程ステップ数による単純な製造工程などの長所を有する。
【００１０】
また、ＣＭＯＳイメージセンサは、制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができるので、製品の小型化が容易であるという長所を有する。
【００１１】
したがって、ＣＭＯＳイメージセンサは、現在デジタルスチールカメラ、デジタルビデオカメラなどのような多様な応用分野で広く使われている。
【００１２】
このＣＭＯＳイメージセンサは、トランジスタの個数によって３Ｔｒ、１ＰＤ型、４Ｔｒ、１ＰＤ型、５Ｔｒ、１ＰＤ型などに区分される。３Ｔｒ、１ＰＤ型は、１つのフォトダイオードと３つのトランジスタとで構成され、４Ｔｒ、１ＰＤ型は、１つのフォトダイオードと４つのトランジスタとで構成される。
【００１３】
以下、３Ｔｒ、１ＰＤ型ＣＭＯＳイメージセンサの単位画素に対する等価回路とレイアウトについて説明する。
【００１４】
図１は、一般的な３Ｔｒ、１ＰＤ型ＣＭＯＳイメージセンサの等価回路図であり、図２は、一般的な３Ｔｒ、１ＰＤ型ＣＭＯＳイメージセンサの単位画素を示すレイアウト図である。
【００１５】
一般的な３Ｔｒ、１ＰＤ型ＣＭＯＳイメージセンサの単位画素は、図１に示されたように、１つのフォトダイオードＰＤと３つのｎＭＯＳトランジスタＴ１、Ｔ２、Ｔ３とで構成されている。
【００１６】
フォトダイオードＰＤのカソードは、第１のｎＭＯＳトランジスタＴ１のドレインと第２のｎＭＯＳトランジスタＴ２のゲートに接続されている。
【００１７】
そして、第１と第２のｎＭＯＳトランジスタＴ１、Ｔ２のソースは、共に基準電圧ＶＲが供給される電源線に接続されており、第１のｎＭＯＳトランジスタＴ１のゲートは、リセット信号ＲＳＴが供給されるリセット線に接続されている。
【００１８】
また、第３のｎＭＯＳトランジスタＴ３のソースは、第２のｎＭＯＳトランジスタのドレインに接続され、第３のｎＭＯＳトランジスタＴ３のドレインは、信号線を介して読み出し回路（図示せず）に接続され、第３のｎＭＯＳトランジスタＴ３のゲートは、選択信号ＳＬＣＴが供給される列選択線に接続される。
【００１９】
ここで、第１のｎＭＯＳトランジスタＴ１は、フォトダイオードＰＤで集めた光電荷をリセットさせるためのリセットトランジスタＲｘであり、第２のｎＭＯＳトランジスタＴ２は、ソースフォロワーバッファ増幅器の役割を果たすソースフォロワートランジスタＤｘであり、第３のｎＭＯＳトランジスタＴ３は、スイッチングとアドレッシング機能を行う選択トランジスタＳｘである。
【００２０】
一般的な３Ｔ型ＣＭＯＳイメージセンサの単位画素は、図２に示すように、アクティブ領域１０が区画されており、そのアクティブ領域１０のうち幅の広い部分に１つのフォトダイオード２０が形成され、アクティブ領域１０の残りの部分に３つのトランジスタのそれぞれのゲート電極３０、４０、５０が形成される。
【００２１】
ゲート電極３０によりリセットトランジスタＲｘが形成され、ゲート電極４０によりソースフォロワートランジスタＤｘが形成され、ゲート電極５０により選択トランジスタＳｘが形成される。
【００２２】
アクティブ領域１０の各トランジスタが形成される部分には、各ゲート電極３０、４０、５０の下側部を除いた部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域が形成される。
【００２３】
リセットトランジスタＲｘとソースフォロワートランジスタＤｘとの間のソース／ドレイン領域には、外部のポテンシャルが印加される入力端Ｖｉｎが形成されており、選択トランジスタＳｘのソース／ドレイン領域の一方には、読み出し回路（図示せず）に接続される出力端Ｖｏｕｔが形成されている。
【００２４】
図３は、図２のIV−IV’線における従来技術に係るＣＭＯＳイメージセンサの断面図である。
図３に示すように、アクティブ領域と素子隔離領域とに区画されたｐ型半導体基板４１の素子隔離領域に形成された素子隔離膜４２と、素子隔離膜４２の一部とアクティブ領域を横切って形成されるソースフォロワートランジスタのゲート電極４３と、半導体基板４１のアクティブ領域のうち一部に形成されるフォトダイオード領域ＰＤ４４と、ゲート電極４３を含む半導体基板４１の全面に形成される誘電膜４５と、誘電膜４５を貫通してゲート電極４３とフォトダイオード領域４４とを電気的に連結する金属配線４６とを備えている。
【００２５】
ここで、金属配線４６は、ゲート電極４３とフォトダイオード領域４４の表面の一部が露出されるように誘電膜４５を貫通して形成されたコンタクトホール４７と、そのコンタクトホール４７の内部に形成されるタングステンプラグ４８を介してゲート電極４３とフォトダイオード領域４４とを連結している。
【００２６】
上記のように構成された従来技術に係るＣＭＯＳイメージセンサは、フォトダイオード領域とソースフォロワートランジスタのゲート電極４３とが電気的に連結されているので、フォトダイオード領域４４の微細なポテンシャル変化によってソースフォロワートランジスタのゲートポテンシャルが直接影響を受ける。
そして、ゲートポテンシャルが全体トランジスタの性能に大きな影響を及ぼす。
【００２７】
ド領域のポテンシャルの変化をそのまま（何らの損失なしに）隣接トランジスタのゲート端子に伝達することが非常に重要である。
【００２８】
したがって、フォトダイオード領域と隣接するトランジスタのゲート電極とを連結する方法が、他の素子とは異なって非常に重要である。
【００２９】
前述したように、従来、フォトダイオード領域とソースフォロワートランジスタのゲート電極との連結は、各々の上にコンタクトホールを形成した後、そのコンタクトホールの内部にタングステンなどの金属物質を埋め込み、タングステンプラグを形成し、全面にアルミニウムなどの金属膜を堆積させた後、パターニングして金属配線を形成している。
【００３０】
しかしながら、前述のような方法は、フォトダイオード領域にコンタクトホールを形成する際、フォトダイオードにダメージを与えることがあり、また、フォトダイオード領域とゲート電極とを金属物質で連結するため、４箇所の接触部を経るので、ピクセルデザインマージンを向上させるのに限界がある。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
本発明は、前述のような問題点を解決するためになされたもので、その目的は、フォトダイオードのダメージを防止すると同時に、ピクセルデザインマージンを向上させることによって、ピクセルのスケールダウンを図ることができるＣＭＯＳイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３２】
上記目的を達成するために、本発明の一態様に係るＣＭＯＳイメージセンサは、１つのフォトダイオードと複数のトランジスタとよりなるＣＭＯＳイメージセンサにおいて、アクティブ領域と素子隔離領域とで区画された半導体基板の素子隔離領域に形成された素子隔離膜と、前記素子隔離膜の一部と前記アクティブ領域を横切って形成されるゲート電極と、前記半導体基板のアクティブ領域の一部に形成されるフォトダイオード領域と、前記ゲート電極の両側面に形成される絶縁膜側壁と、前記ゲート電極の上部表面と前記ゲート電極に隣接するフォトダイオード領域の表面の一部に形成される金属シリサイド膜と、前記ゲート電極とフォトダイオード領域とを電気的に連結する金属膜と、前記金属膜と金属シリサイド膜を含む半導体基板の全面に形成される誘電膜とを備えることを特徴とする。
【００３３】
また、本発明の他の態様に係るＣＭＯＳイメージセンサの製造方法は、１つのフォトダイオードと複数のトランジスタとよりなるＣＭＯＳイメージセンサの製造方法であって、アクティブ領域と素子分離領域とで区画された半導体基板の素子分離領域に素子分離膜を形成するステップと、前記素子隔離膜上の一部とアクティブ領域にゲート絶縁膜を介在させてゲート電極を形成するステップと、前記半導体基板のアクティブ領域の所定領域にフォトダイオード領域を形成するステップと、前記ゲート電極の両側面に絶縁膜側壁を形成するステップと、前記ゲート電極を含む半導体基板の全面に金属膜を堆積するステップと、前記半導体基板にアニーリング工程を施し、前記金属膜とゲート電極とフォトダイオード領域の界面に金属シリサイド膜を形成するステップと、前記ゲート電極とフォトダイオード領域とを電気的に連結するための前記金属膜を除いた他の部分の金属膜を選択的に除去するステップと、前記金属膜と金属シリサイド膜を含む半導体基板の全面に誘電膜を形成するステップとを備えることを特徴とする。
【発明の効果】
【００３４】
本発明に係るＣＭＯＳイメージセンサ及びその製造方法によれば、次のような効果を奏する。
すなわち、フォトダイオードとゲート電極とを連結する際、他の接触媒体無しに、シリサイド用金属膜などを用いて直接連結することによって、工程を簡素化させることができると同時に、その構造を単純化させることができ、これにより、ピクセルデザインマージンを向上させて、ピクセルスケールダウンを図ることができる。
【発明を実施するための最良の形態】
【００３５】
以下、添付の図面を参照して本発明に係るＣＭＯＳイメージセンサ及びその製造方法を詳細に説明する。
図４は、図２のIV−IV’線における本発明に係るＣＭＯＳイメージセンサの断面図である。
【００３６】
図４に示すように、アクティブ領域と素子隔離領域とで区画されたｐ型半導体基板１０１の素子隔離領域に形成された素子隔離膜１０２と、素子隔離膜１０２の一部とアクティブ領域を横切って形成されるソースフォロワートランジスタのゲート電極１０３と、半導体基板１０１のアクティブ領域のうち一部に形成されるフォトダイオード領域ＰＤ１０５と、ゲート電極１０３の両側面に形成される絶縁膜側壁１０６と、ゲート電極１０３の上部表面とゲート電極１０３に隣接するフォトダイオード領域１０５の表面の一部に形成される金属シリサイド膜１０９と、ゲート電極１０３とフォトダイオード領域１０５とを電気的に連結する金属膜１０７と、金属膜１０７と金属シリサイド膜１０９上に形成されるバリア金属膜１０８と、バリア金属膜１０８を含んで半導体基板１０１の全面に形成される誘電膜１１１とを備えている。
【００３７】
図５ａ〜図５ｇは、本発明に係るＣＭＯＳイメージセンサの製造方法を概略的に示す工程断面図である。
すなわち、本発明は、各種トランジスタを完了した後、サリサイド工程を進める際、サリサイド用金属膜を用いてトランジスタのゲート電極とフォトダイオードを電気的に連結することによって、フォトダイオードのダメージを防止している。
【００３８】
図５ａに示すように、アクティブ領域と素子隔離領域とが決められた半導体基板１０１の素子隔離領域に素子隔離膜１０２を形成する。
【００３９】
以下では、図示してはいないが、素子隔離膜１０２を形成する方法を説明する。
まず、半導体基板上にパッド酸化膜、パッド窒化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を順に形成し、ＴＥＯＳ酸化膜上に感光膜を形成する。
【００４０】
次に、アクティブ領域と素子分離領域を区画するマスクを用いて感光膜を露光し現像して、感光膜をパターニングして、素子分離領域の感光膜を除去する。
【００４１】
そのパターニングされた感光膜をマスクとして用いて素子分離領域のパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を選択的に除去する。
【００４２】
次に、パターニングされたパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜をマスクとして用いて半導体基板の素子分離領域を所定の深さにエッチングし、トレンチを形成する。その後、感光膜を全て除去する。
【００４３】
次に、トレンチが形成された基板全面に犠牲酸化膜を薄く形成し、トレンチを満たすように、基板にＯ3ＴＥＯＳ膜を形成する。この犠牲酸化膜は、トレンチの内壁にも形成される。Ｏ3ＴＥＯＳ膜は、約１０００℃以上の温度で形成される。
【００４４】
次に、半導体基板の全面に、化学機械的研磨（ＣＭＰ）工程でトレンチ領域にのみ残るように、Ｏ3ＴＥＯＳ膜を除去し、トレンチの内部に素子隔離膜１０２を形成する。次に、パッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を除去する。
【００４５】
図５ｂに示すように、半導体基板１０１の全面にゲート絶縁膜（図示せず）と導電層（例えば、多結晶ポリシリコン膜）を順に堆積し、導電層とゲート絶縁膜を選択的にエッチングし、ゲート電極１０３を形成する。
【００４６】
上記したゲート電極１０３は、ソースフォロワートランジスタのゲート電極であり、そのゲート電極１０３を形成する際、他のトランジスタのゲート電極をも同時に形成する。
【００４７】
図５ｃに示すように、ゲート電極１０３とその他のゲート電極を含む半導体基板１０１の全面に第１の感光膜１０４を塗布し、露光及び現像工程で第１の感光膜１０４を選択的にパターニングし、アクティブ領域のうちフォトダイオードが形成されるべき領域を区画する。
【００４８】
次に、パターニングされた第１の感光膜１０４をマスクとして用いて半導体基板１０１に低濃度の不純物イオンを注入し、フォトダイオード領域１０５を形成する。
【００４９】
図５ｄに示すように、第１の感光膜１０４を除去し、半導体基板１０１の全面に絶縁膜を形成した後、全面にエッチバック工程を実施し、ゲート電極１０３の両側面に絶縁膜側壁１０６を形成する。
【００５０】
図示してはいないが、ゲート電極１０３両側の半導体基板１０１にソース／ドレイン用不純物イオンを注入してソース／ドレイン拡散領域を形成する。
【００５１】
図５ｅに示すように、ゲート電極１０３を含む半導体基板１０１の全面にサリサイド用金属膜１０７を堆積する。
【００５２】
この金属膜１０７は、半導体基板１０１と反応してシリサイド化されるべき物質、例えば、Ｔｉ、Ｔａ、Ｎｉ、Ｃｏのうちいずれか１つを使用し、金属膜１０７上にバリア金属膜（例えば、ＴｉＮまたはＴａＮなど）１０８を形成してもよい。
バリア金属膜１０８は、２００〜２０００Åの厚さで形成する。
【００５３】
図５ｆに示すように、金属膜１０７が形成された半導体基板１０１に約５００℃で３０秒間１次アニーリング工程を施し、ゲート電極１０３とフォトダイオード領域１０５の表面に金属シリサイド膜１０９を形成する。
【００５４】
次に、半導体基板１０１上に第２の感光膜１１０を塗布した後、露光及び現像工程で第２の感光膜１１０を選択的にパターニングする。
【００５５】
パターニングされた第２の感光膜１１０をマスクとして用いて、ゲート電極１０３の上とフォトダイオード領域１０５の一部、さらにそれらを連結する半導体基板１０１上の部分以外のバリア金属膜１０８と金属膜１０７を選択的に除去する。
【００５６】
ここで、第２の感光膜１１０により覆われたバリア金属膜１０８と金属膜１０７が除去されずに残り、これがゲート電極１０３とフォトダイオード領域１０５とを電気的に連結する導電性連結ラインとして使われる。
【００５７】
図５ｇに示すように、前記第２の感光膜１１０を除去し、前記半導体基板１０１に約７５０℃、６０秒間２次アニーリング工程を施し、前記金属シリサイド膜１０９を安定化する。
次に、半導体基板１０１の全面に誘電膜１１１を形成する。
【００５８】
なお、以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施形態と添付された図面に限定されるものではない。
【図面の簡単な説明】
【００５９】
【図１】一般的な３Ｔｒ、１ＰＤ型ＣＭＯＳイメージセンサの等価回路図である。
【図２】一般的な３Ｔｒ、１ＰＤ型ＣＭＯＳイメージセンサの単位画素を示すレイアウト図である。
【図３】図２のIV−IV’線における従来技術に係るＣＭＯＳイメージセンサの断面図である。
【図４】図２のIV−IV’における本発明に係るＣＭＯＳイメージセンサの断面図である。
【図５ａ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｂ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｃ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｄ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｅ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｆ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｇ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【符号の説明】
【００６０】
１０１  半導体基板、１０２  素子隔離膜、１０３  ゲート電極、１０４  第１の感光膜、１０５  フォトダイオード領域、１０６  絶縁膜側壁、１０７  金属膜、１０８  バリア金属膜、１０９  金属シリサイド膜、１１０  第２の感光膜、１１１  誘電膜
【図１】
0004490407.tif 000002
【図２】
0004490407.tif 000003
【図３】
0004490407.tif 000004
【図４】
0004490407.tif 000005
【図５ａ】
0004490407.tif 000006
【図５ｂ】
0004490407.tif 000007
【図５ｃ】
0004490407.tif 000008
【図５ｄ】
0004490407.tif 000009
【図５ｅ】
0004490407.tif 000010
【図５ｆ】
0004490407.tif 000011
【図５ｇ】
0004490407.tif 000012