(57)【特許請求の範囲】
【請求項１】
ノーマルメモリセルと該ノーマルメモリセルに不良が発生したときに該ノーマルメモリセルの置き換えに使用される冗長メモリセルとを有するメモリセルアレイと、
前記ノーマルメモリセルの選択を行う複数の第１の線と、
第１のアドレス信号によって前記複数の第１の線の中から活性状態にすべきものを選択するデコーダと、
前記ノーマルメモリセルに不良が発生したときに、該不良のノーマルメモリセルを選択する前記第１の線である第２の線と置き換え、前記冗長メモリセルを選択する複数の第３の線と、
前記複数の第３の線に対応して設けられ、前記第２の線に係わる前記第１のアドレス信号である第２のアドレス信号を検出する複数のスペアコンパレータと、
前記複数のスペアコンパレータのいずれかが前記第２のアドレス信号を検出したときに、該第２のアドレス信号に対応する前記第３の線が活性状態になることを許可する冗長選択信号を発生する複数の第１の手段と、
前記複数のスペアコンパレータのいずれかが前記第２のアドレス信号を検出したときに、通常動作時は前記第２の線を非活性状態とし、テスト時には前記第２の線を活性状態にする選択信号を出力し、前記デコーダを制御する第２の手段とを備える、半導体記憶装置。
【請求項２】
前記第２の線は、書き込み動作の際、前記テスト時に発生するテストモード信号によって活性状態となる、請求項１記載の半導体記憶装置。
【請求項３】
前記第２の線は、センス動作が完了した期間において、前記テスト時に発生するテストモード信号によって活性状態となる、請求項１記載の半導体記憶装置。
【請求項４】
前記テスト時に発生するテストモード信号はバーンインテストを行う際に活性化する、請求項３記載の半導体記憶装置。
【請求項５】
前記第２の手段は、ノーマル選択信号を発生するノーマル選択信号発生手段と、前記ノーマル選択信号を前記選択信号に切り替え出力する選択信号切り替え手段とを含み、
前記ノーマル選択信号発生手段は、
前記複数の第１の手段が出力する複数の前記冗長選択信号の否定論理積を出力する第１ゲートであり、
前記選択信号切り替え手段は、前記第１ゲートの出力信号と前記テスト時に発生するテストモード信号の否定論理積を出力する第２ゲートであることを特徴とする、請求項１記載の半導体記憶装置。
【請求項６】
ノーマルメモリセルと該ノーマルメモリセルに不良が発生したときに該ノーマルメモリセルの置き換えに使用される冗長メモリセルとを有するメモリセルアレイと、
通常動作時に、第１のアドレス信号に応じて選択的に活性状態にされて前記ノーマルメモリセルの選択を行う複数の第１の線と、
前記通常動作時に、前記ノーマルメモリセルに不良が発生したときに、該不良のノーマルメモリセルを選択する前記第１の線である第２の線と置き換え、前記冗長メモリセルを選択する複数の第３の線と、
第１のテスト動作時に、前記第１のアドレス信号と該第１のテスト動作時に発生する第１のテストモード信号とによって前記複数の第３の線に対し選択的に活性状態になることを許可する第３の手段と、
前記第１のアドレス信号によって前記複数の第１の線の中から活性状態にすべきものを選択するデコーダと、
前記複数の第３の線に対応して設けられ、前記第２の線に係わるアドレス信号である第２のアドレス信号を検出する複数のスペアコンパレータと、
前記複数のスペアコンパレータのいずれかが前記第２のアドレス信号を検出したときに、該第２のアドレス信号に対応する前記第３の線を活性状態にするための冗長選択信号を発生する複数の第１の手段と、
前記複数のスペアコンパレータのいずれかが前記第２のアドレス信号を検出したときに、前記第２の線を非活性状態とするノーマル選択信号を発生し、第２のテスト動作時に発生する第２のテストモード信号によって前記ノーマル選択信号を、前記第２の線を活性状態にする選択信号に切り替え出力し、前記デコーダを制御する第２の手段とを備える、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ノーマルメモリアレイに不良が発生したときにそれを補償するための冗長メモリアレイを有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図２１は、冗長メモリアレイを備えた従来の半導体記憶装置の構成を示す概念図である。メモリアレイは、ノーマルメモリアレイ１と冗長メモリアレイ２とから構成され、冗長メモリアレイ２はノーマルメモリアレイ１に不良セルがあった場合の置き換えに使用される。ノーマルメモリアレイ１の任意のノーマルメモリセルは、アドレス信号によって選択される。アドレス信号には、コラムアドレス信号とロウアドレス信号とが含まれる。コラムアドレス信号がノーマルコラムデコーダ３でデコードされ、そのデコードの結果を示す信号がノーマルコラム選択線駆動回路５に伝達される。ノーマルコラム選択線駆動回路５は、ノーマルコラムデコーダ３から与えられた信号に基づいて複数のノーマルコラム選択線１１のうちの一本を活性状態にする。
一方、ロウアドレス信号がノーマルロウデコーダ７でデコードされ、そのデコードの結果を示す信号がノーマルワード線駆動回路９に与えられる。ノーマルワード線駆動回路９はノーマルロウデコーダ７から与えられた信号に基づいてノーマルワード線１２の一本を活性状態にする。通常動作時において、ノーマルコラム選択線１１とノーマルワード線１２が活性状態にされた状態が図２２に示されている。図２２において、太実線で示された信号線が活性状態にされた信号線である。活性状態にされた一本のノーマルコラム選択線１１と一本のノーマルワード線１２によって、ノーマルメモリアレイ１の中の特定のノーマルメモリセル群が選択される。一本のノーマルコラム選択線１１に対応して複数組のビット線対が設けられているため、そのビット線対に接続された複数のノーマルメモリセルが同時に選択される。
【０００３】
図２６は、選択信号線とビット線対との関係を示すブロック図である。図２６において、４０はコラム選択線または冗長コラム選択線、４１ａ〜４１ｄはコラム選択線４０によって能動状態となるセンスアンプ、４２〜４４はそれぞれ異なる列に配置されてるが同一のセンスアンプ４１ａによってデータの読み出しが可能なメモリセル、４５はセンスアンプ４１ａに接続されてメモリセル４２〜４４等へのデータの読み書きを行うためのビット線対、４６〜４８はそれぞれセンスアンプ４１ｂ〜４１ｄに接続されたビット線対、４９はメモリセル４２等に接続されてメモリセルの選択を行うためのノーマルワード線、５０，５１はそれぞれ冗長メモリセル４３，４４等に接続されて冗長メモリセルの選択を行うための冗長ワード線である。コラム選択線４０が活性化されると、４本のビット線対が選択され、最終的に入力アドレスに対応するメモリセルが選択される。
【０００４】
もし、ノーマルメモリアレイ１上のノーマルメモリセルに不良があれば、ノーマルメモリアレイ１のノーマルメモリセルを、ワード線単位あるいはコラム選択線単位で冗長メモリアレイ２上の冗長メモリセルに置き換えることが可能である。たとえばあるコラム選択線で選択されるメモリセルに不良がある場合、そのアドレスが入力されたときにはコラム選択線は活性状態にされず非選択となり、かわりに冗長コラム選択線が活性状態にされ、冗長メモリアレイ２上の冗長メモリセルが選択されることになる。
【０００５】
例えば、不良が発生した一本のノーマルコラム選択線１１の代わりに一本の冗長コラム選択線１３が用いられる場合にも、不良が発生していないロウを指定するロウアドレス信号に対するノーマルロウデコーダ７およびノーマルワード線駆動回路９は、不良がない場合と同様の動作を行う。しかしこの場合、不良が発生したノーマルコラム選択線１１を指定するコラムアドレス信号が与えられると、不良コラムアドレス検知回路４がそのコラムアドレス信号を検出してそれに対応するノーマルコラムデコーダ３を不能化するとともに、冗長コラム選択線駆動回路６ａが冗長コラム選択線１３を駆動するように信号を出力する。この時の冗長コラム選択線１３とノーマルワード線１２が活性状態にされた状態が図２３に示されている。図２３において、太実線で示された信号線が活性状態にされた信号線である。
もし、さらに置き換えが必要な場合には、例えば冗長コラム選択線１４を用いて他のノーマルコラム選択線１１の置き換えが行われる。不良コラムアドレス検知回路４からの信号を受けて、冗長コラム選択線駆動回路６ｂがこの冗長コラム選択線１４を駆動する。
また、不良が生じたノーマルワード線１２が冗長ワード線１５あるいは冗長ワード線１６で置き換えられる場合もある。この場合には、不良が生じたノーマルメモリセルを指定するロウアドレス信号は、不良ロウアドレス検知回路８によって検出される。不良ロウアドレス検知回路８は、そのようなロウアドレス信号を検出すると、冗長ワード線駆動回路１０ａや冗長ワード線駆動回路１０ｂに冗長ワード線１５や冗長ワード線１６を駆動させるための冗長ロウ選択信号を出力するとともに、ノーマルロウ選択信号を出力することによってノーマルロウデコーダ７を不能化する。
【０００６】
次に、不良コラムアドレス検知回路４の構成および動作について図２４を用いて説明する。図２４は、コラム選択手段の構成を示すブロック図である。ここで、コラム選択手段とは、図２１における不良コラムアドレス検知回路４、ノーマルコラム選択線駆動回路５、および冗長コラム選択線駆動回路６ａ，６ｂを示している。スペアコンパレータ１７は、不良コラムアドレスに関する情報を保持しており、コラムアドレス信号ＣＡとその情報とを比較することによって不良コラムアドレスが指定されたか否かを検出する。冗長コラム選択信号発生手段１８は、スペアコンパレータ１７で不良コラムアドレスが指定されていないと判定された場合には、冗長コラム選択線を非活性状態にするための冗長コラム選択信号を発生する。冗長コラム選択線駆動回路６は、この冗長コラム選択信号を受けて、冗長コラム選択線を非活性状態にするよう動作する。そして、ノーマルコラム選択信号発生手段１９は、冗長コラム選択信号発生手段１８のこの冗長コラム選択信号を受けて、ノーマルコラム選択線を活性状態にするためのノーマルコラム選択信号を発生する。ノーマルコラムデコーダ３およびノーマルコラム選択線駆動回路５は、このノーマルコラム選択信号によって、そのアドレスに対応するコラム選択線のみを活性状態にするよう動作する。
反対に、冗長コラム選択信号発生手段１８は、スペアコンパレータ１７で不良コラムアドレスが指定されていると判定された場合には、冗長コラム選択線を活性状態にするための冗長コラム選択信号を発生する。冗長コラム選択線駆動回路６は、この冗長コラム選択信号を受けて、冗長コラム選択線を活性状態にするように動作する。そして、ノーマルコラム選択信号発生手段１９は、冗長コラム選択信号発生手段１８のこの冗長コラム選択信号を受けて、ノーマルコラム選択線を非活性状態にするためのノーマルコラム選択信号を発生する。ノーマルコラムデコーダ３およびノーマルコラム選択線駆動回路５は、このノーマルコラム選択信号によって、ノーマルコラム選択線を非活性の状態としておく。
【０００７】
図２５は、複数のスペアコンパレータを持ち、２本の冗長コラム選択線が配置されている半導体記憶装置のノーマルコラム選択信号発生手段１９の回路構成を示す図である。ノーマルコラム選択信号発生手段１９は、冗長コラム選択信号発生手段１８ａ，１８ｂが出力する冗長コラム選択信号ＺＳＣＳ１，ＺＳＣＳ２の否定論理積を出力するＮＡＮＤゲート２１と、ＮＡＮＤゲート２１の出力を反転するインバータ２３ｃによって構成されている。
また、ノーマルコラムデコーダ３は、複数のＮＡＮＤゲート３ａ，３ｂ等を含んで構成されている。例えば、ＮＡＮＤゲート３ａ，３ｂには、複数本の信号線によってアドレス信号ＣＡが与えられる。ただし、各ＮＡＮＤゲート３ａ，３ｂ等が“Ｌ”を出力可能な状態となるのは、それぞれのゲートに対応する値をアドレス信号ＣＡが採る場合である。図２５では簡単のため、ＮＡＮＤゲート３ａ，３ｂはアドレス信号ＣＡを受ける入力端が単数として描かれている。そして、各ＮＡＮＤゲート３ａ，３ｂ等が“Ｌ”を出力可能な状態の時に、ノーマルコラム選択信号ＮＣＥが“Ｈ”であれば、ＮＡＮＤゲート３ａ，３ｂ等の中のいずれかのＮＡＮＤゲートが“Ｌ”を出力する。しかし、ノーマルコラム選択信号ＮＣＥが“Ｌ”であれば、ノーマルコラムデコーダ３を構成するどのＮＡＮＤゲート３ａ，３ｂ等も“Ｌ”を出力しない。
【０００８】
冗長メモリセルへの置き換えが行われていない場合、冗長コラム選択信号発生手段１８ａ，１８ｂからは冗長コラム選択信号ＺＳＣＳ１＝“Ｈ”，ＺＳＣＳ２＝“Ｈ”がそれぞれ発生される。これを受けて、冗長コラム選択線駆動回路６ａ，６ｂは信号ＳＣＳＬ１，ＳＣＳＬ２を非アクティブにして冗長コラム選択線１３，冗長コラム選択線１４を非活性状態にする。この時、ノーマルコラム選択信号発生手段１９は、信号ＺＳＣＳ１，ＺＳＣＳ２を受けて、ノーマルコラムデコーダ３を制御にするノーマルコラム選択信号ＮＣＥ＝“Ｈ”とし、複数のノーマルコラム選択線１１に与える信号ＣＳＬ１〜ＣＳＬｎのうちの一つをアクティブにする。
【０００９】
次に、ノーマルコラム選択線１１の一つによって選択されるノーマルメモリセルに不良があり冗長コラム選択線１３で選択される冗長メモリセルで置き換えを行う場合について説明する。不良があるノーマルメモリセルのコラムアドレスが入力されると、スペアコンパレータ１７ａでの判定に基づいて冗長コラム選択信号発生手段１８ａから冗長コラム選択信号ＺＳＣＳ１＝“Ｌ”が発生され、これに応じて冗長コラム選択線駆動回路６ａが出力するアクティブな信号ＳＣＳＬ１によって、そのアドレスに対しては常に冗長コラム選択線１３が活性状態となる。なお、この時置き換えが行われず使用されない冗長コラム選択線１４に対しては、冗長コラム選択信号ＺＳＣＳ２は“Ｈ”のままである。そして、冗長コラム選択信号ＺＳＣＳ１＝“Ｌ”を受けてノーマルコラム選択信号ＮＣＥ＝“Ｌ”となり、そのアドレスに対して常にノーマルコラム選択線１１は非活性状態となる。したがって不良のあるノーマルメモリアレイ１上のメモリセルは選択されない。
【００１０】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されているので、一度置き換えられたノーマルコラム選択線やノーマルワード線は二度と選択されない。そのため、半導体記憶装置の評価、不良解析時においてメモリセル間の干渉の影響をみる時など置き換えられたノーマルコラムやロウにもデータを書き込みたいという要求を満たすことができないという問題がある。
【００１１】
この発明は上記のような問題点を解消するためになされたもので、置き換えられたノーマルコラム選択線やノーマルワード線も選択することができるようなテストモードを備えた半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
第１の発明にかかる半導体記憶装置は、ノーマルメモリセルと該ノーマルメモリセルに不良が発生したときに該ノーマルメモリセルの置き換えに使用される冗長メモリセルとを有するメモリセルアレイと、前記ノーマルメモリセルの選択を行う複数の第１の線と、第１のアドレス信号によって前記複数の第１の線の中から活性状態にすべきものを選択するデコーダと、前記ノーマルメモリセルに不良が発生したときに、該不良のノーマルメモリセルを選択する前記第１の線である第２の信号線と置き換え、前記冗長メモリセルを選択する複数の第３の線と、前記複数の第３の線に対応して設けられ、前記第２の線に係わる前記第１のアドレス信号である第２のアドレス信号を検出する複数のスペアコンパレータと、前記複数のスペアコンパレータのいずれかが前記第２のアドレス信号を検出したときに、該第２のアドレス信号に対応する前記第３の線が活性状態になることを許可する冗長選択信号を発生する複数の第１の手段と、前記複数のスペアコンパレータのいずれかが前記第２のアドレス信号を検出したときに、通常動作時は前記第２の線を非活性状態とし、テスト時には前記第２の線を活性状態にする選択信号を出力し、前記デコーダを制御する第２の手段とを備える。
【００１３】
第２の発明にかかる半導体記憶装置は、第１の発明の半導体記憶装置において、前記第２の線が、書き込み動作の際、前記テスト時に発生するテストモード信号によって活性状態となることを特徴とする。
【００１４】
第３の発明にかかる半導体記憶装置は、第１の発明の半導体記憶装置において、前記第２の線が、センス動作が完了した期間において、前記テスト時に発生するテストモード信号によって活性状態となることを特徴とする。
【００１５】
第４の発明にかかる半導体記憶装置は、第３の発明の半導体記憶装置において、前記テスト時に発生するテストモード信号がバーンインテストを行う際に活性化することを特徴とする。
【００１６】
第５の発明に係る半導体記憶装置は、第１の発明の半導体記憶装置において、前記第２の手段は、ノーマル選択信号を発生するノーマル選択信号発生手段と、前記ノーマル選択信号を前記選択信号に切り替え出力する選択信号切り替え手段とを含み、前記ノーマル選択信号発生手段は、前記複数の第１の手段が出力する複数の前記冗長選択信号の否定論理積を出力する第１ゲートであり、前記選択信号切り替え手段は、前記第１ゲートの出力信号と前記テスト時に発生するテストモード信号の否定論理積を出力する第２ゲートであることを特徴とする。
【００１７】
第６の発明に係る半導体記憶装置は、ノーマルメモリセルと該ノーマルメモリセルに不良が発生したときに該ノーマルメモリセルの置き換えに使用される冗長メモリセルとを有するメモリセルアレイと、通常動作時に、第１のアドレス信号に応じて選択的に活性状態にされて前記ノーマルメモリセルの選択を行う複数の第１の線と、前記通常動作時に、前記ノーマルメモリセルに不良が発生したときに、該不良のノーマルメモリセルを選択する前記第１の線である第２の線と置き換え、前記冗長メモリセルを選択する複数の第３の線と、第１のテスト動作時に、前記第１のアドレス信号と該第１のテスト動作時に発生する第１のテストモード信号とによって前記複数の第３の線に対し選択的に活性状態になることを許可する第３の手段と、前記第１のアドレス信号によって前記複数の第１の線の中から活性状態にすべきものを選択するデコーダと、前記複数の第３の線に対応して設けられ、前記第２の線に係わるアドレス信号である第２のアドレス信号を検出する複数のスペアコンパレータと、前記複数のスペアコンパレータのいずれかが前記第２のアドレス信号を検出したときに、該第２のアドレス信号に対応する前記第３の線を活性状態にするための冗長選択信号を発生する複数の第１の手段と、前記複数のスペアコンパレータのいずれかが前記第２のアドレス信号を検出したときに、前記第２の線を非活性状態とするノーマル選択信号を発生し、第２のテスト動作時に発生する第２のテストモード信号によって前記ノーマル選択信号を、前記第２の線を活性状態にする選択信号に切り替え出力し、前記デコーダを制御する第２の手段とを備える。
【００１９】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による半導体記憶装置のコラム選択手段の構成を示すブロック図である。図示を省略しているが、実施の形態１による半導体記憶装置が、ノーマルコラムデコーダ３とコラム選択線を駆動するノーマルコラム選択線駆動回路５と冗長コラム選択線を駆動する冗長コラム選択線駆動回路６ａ，６ｂを制御するための不良コラムアドレス検知回路４、およびノーマルロウデコーダ７とノーマルワード線駆動回路９および冗長ワード線駆動回路１０ａ，１０ｂを制御するための不良ロウアドレス検知回路８を備えているのは、図２１に示した従来の半導体記憶装置と同様である。
【００２０】
不良コラムアドレス検知回路４は、スペアコンパレータ１７と冗長コラム選択信号発生手段１８とノーマルコラム選択信号発生手段１９とを備えて構成されている。スペアコンパレータ１７は、入力されたコラムアドレス信号ＣＡが冗長メモリセルへの置換が行われたアドレスを指定しているかどうかを判定する。冗長コラム選択信号発生手段１８は、スペアコンパレータ１７の検出結果に基づいて冗長コラム選択線を活性状態にするか、非活性状態にするかを制御する冗長コラム選択信号を発生する。ノーマルコラム選択信号発生手段１９は、ノーマルコラム選択線を活性状態にするか、非活性状態にするかを制御するノーマルコラム選択信号を発生する。
【００２１】
実施の形態１による半導体記憶装置は、テストモード信号に基づいてノーマルコラム選択線を活性状態にさせるようにノーマルコラム選択信号を強制的に設定するノーマルコラム選択信号切り替え手段２０をさらに備える。
あるコラムアドレスで指定されるノーマルコラム選択線で選択されるノーマルメモリセルが冗長コラム選択線で選択される冗長メモリセルに置き換えられた時の通常動作について説明する。
通常動作ではテストモード信号ＴＭＣ１は非アクティブになっている。冗長コラム選択信号発生手段１８は、スペアコンパレータ１７の判定に基づいて冗長メモリセルへの置き換えが行われているアドレスについては冗長コラム選択線を活性状態にするように冗長コラム選択信号を発生する。
【００２２】
置き換えが行われているアドレスの場合、冗長コラム選択信号は、冗長コラム選択線駆動回路６に入力され、冗長コラム選択線駆動回路６が冗長コラム選択線を活性状態にする。この時同時に、ノーマルコラム選択信号発生手段１９は冗長コラム選択信号発生手段１８から冗長コラム選択信号を受けてノーマルコラム選択線を非活性状態にするようなノーマルコラム選択信号を発生する。
一方、冗長コラム選択信号発生手段１８は、置き換えが行われたコラムアドレス以外のアドレスでは冗長コラム選択線を非活性状態にするように冗長コラム選択信号を発生する。この冗長コラム選択信号を受けて、ノーマルコラム選択信号発生手段１９は、ノーマルコラム選択線を活性状態にさせるようなノーマルコラム選択信号を発生する。
【００２３】
次に、ノーマルコラムのノーマルメモリセルが冗長コラムの冗長メモリセルに置き換えられた時にテストを行うモード（以下「テストモードＡ」）の動作について説明する。
テストモード信号ＴＭＣ１が活性状態にされることによって、半導体記憶装置はテストモードＡ状態となる。ノーマルコラムのノーマルメモリセルが冗長コラムの冗長メモリセルに置き換えが行われているアドレスが入力された場合、通常動作と同様に冗長コラム選択信号発生手段１８は冗長コラム選択線を活性状態にするように冗長コラム選択信号を発生し、ノーマルコラム選択信号発生手段１９はコラム選択線を非活性状態にするようなノーマルコラム選択信号を発生する。
【００２４】
しかし、ノーマルコラム選択信号切り替え手段２０はテストモード信号が入力されると、ノーマルコラム選択信号発生手段１９が発生したノーマルコラム選択信号の値に依らず、ノーマルコラム選択線を活性状態にするようにノーマルコラム選択信号を設定する。テストモードＡ状態では、ノーマルコラム選択信号切り替え手段２０で切換が行われた結果として、冗長コラム選択線と置き換えられたコラム選択線が同時に活性状態にされる。
【００２５】
図２は、複数のスペアコンパレータを持ち、２本の冗長コラム選択線が配置されている半導体記憶装置のノーマルコラム選択信号発生手段１９の回路構成を示す図である。ここでは、説明を簡単化するため、冗長コラム選択線が２本の場合について説明するが、冗長コラム選択線は３本以上であってもよく、この点については以下の実施の形態についても同様である。
スペアコンパレータ１７ａ，１７ｂは、それぞれ置き換えられたアドレスとして異なるアドレスが指定されている。冗長コラム選択信号発生手段１８ａ，１８ｂは、それぞれスペアコンパレータ１７ａ，１７ｂの検出結果に応じて冗長コラム選択信号ＺＳＣＳ１，ＺＳＣＳ２を発生する。ノーマルコラム選択信号発生手段１９は冗長コラム選択信号ＺＳＣＳ１，ＺＳＣＳ２の否定論理積を出力するＮＡＮＤゲート２１で構成されている。
ノーマルコラム選択信号切り替え手段２０は、テストモード信号ＴＭＣ１とＮＡＮＤゲート２１の出力信号との否定論理積を出力するＮＡＮＤゲート２３で構成されている。ＮＡＮＤゲート２３の出力信号がノーマルコラム選択信号ＮＣＥである。
ここで、ノーマルコラム選択信号発生手段１９がＮＡＮＤゲート２１のみで構成されインバータ２３ｃを含んでいないのは、ＮＡＮＤゲート２３がインバータの機能を兼ねているためである。
【００２６】
通常、ＮＡＮＤゲート２３は４つのトランジスタで構成でき、ＮＡＮＤゲート２３がインバータの機能を兼ねるため、ノーマルコラム選択信号発生手段１９においてインバータが一つ削減できたことにより、トランジスタの増加数は２個である。このような簡単な構成によって、ノーマルコラム選択信号ＮＣＥの切り替えが可能となっている。
【００２７】
次に、図３を用いて図２に示したコラム選択手段を持つ半導体記憶装置の動作について説明する。図３は、図２に示した半導体記憶装置のメモリアレイ構成および動作状態を示す概念図である。
この発明の実施の形態１による半導体記憶装置のメモリアレイにおいて、ノーマルメモリアレイ１と、ノーマルメモリアレイ１に不良セルがあった場合の置き換えに使用される冗長メモリアレイ２とを含んで構成されている点は、従来の半導体記憶装置のメモリアレイと同様である。また、実施の形態１による半導体記憶装置が、ノーマルコラムデコーダ３とノーマルコラム選択線を駆動するノーマルコラム選択線駆動回路５と冗長コラム選択線を駆動する冗長コラム選択線駆動回路６とを備える点も従来の半導体記憶装置と同様である。さらに、ノーマルロウデコーダ７とノーマルワード線を駆動するノーマルワード線駆動回路９と、冗長ワード線を駆動する冗長ワード線駆動回路１０とをさらに備える点についても従来と同様である。
また、あるノーマルコラム選択線で選択されるメモリセルに不良がある場合、そのノーマルメモリセルはコラム選択線単位で冗長メモリセルに置き換えられることについても従来と同様である。
【００２８】
通常動作時には、テストモード信号ＴＭＣ１が“Ｈ”に設定されることによって、ＮＡＮＤゲート２３がＮＡＮＤゲート２１の出力信号に対しインバータとして動作する。従って、図２のノーマルコラム選択信号発生手段１９とノーマルコラム選択信号切り替え手段２０とをあわせた回路構成が、図２５のノーマルコラム選択信号発生手段１９と同様の回路構成となるため、図２５で説明したのと同じ動作を行うので、ここでは通常動作時の説明を省く。
【００２９】
半導体記憶装置がテストモードＡの動作状態になっている場合、置き換えが行われたアドレスが入力されると冗長コラム選択線１３または１４が活性状態にされ、冗長メモリアレイ２上の冗長メモリセルが選択されるが、それと同時に置き換えられたコラム選択線１１も活性状態にされノーマルメモリアレイ１上のノーマルメモリセルが選択される。
テストモード動作状態においては、テストモード信号ＴＭＣ１は“Ｌ”（活性状態）である。冗長コラム選択線を用いて不良メモリセルが冗長メモリセルに置き換えられている場合、不良メモリセルのコラムアドレスに対しては冗長コラム選択線１３または１４が選択されることになるが、それと同時にテストモード信号ＴＭＣ１が“Ｌ”であるためＮＡＮＤゲート２３が出力するノーマルコラム選択信号ＮＣＥ＝“Ｈ”となり、ノーマルコラム選択線１１も活性状態にされて不良メモリセルのあるノーマルコラム選択線も選択されることになる。
【００３０】
実施の形態１による半導体記憶装置によれば冗長回路への置き換えが行われたノーマルメモリアレイ１上のノーマルメモリセルに対しても書込みが可能となる。そして、ノーマルメモリセルに対してデータを書き込みを行うことにより、メモリセル間の干渉の影響をみるなどのテストが行える。
【００３１】
ここではコラムについてだけ説明したが、ロウについても同様に構成でき、ノーマルコラム選択線がワード線、冗長コラム選択線が冗長ワード線に変わるだけで同様の動作を行うよう構成することができる。
図４はこの発明の実施の形態１の他の態様のロウ選択手段の構成を示す図である。図４のスペアコンパレータ６７ａ，６７ｂはスペアコンパレータ１７ａ，１７ｂに、冗長ロウ選択信号発生手段６８ａ，６８ｂは冗長コラム選択信号発生手段１８ａ，１８ｂに、ノーマルロウ選択信号発生手段６９はノーマルコラム選択信号発生手段１９に、ノーマルロウ選択信号切り替え手段７０はノーマルコラム選択信号切り替え手段２０に、冗長ワード線駆動回路１０ａ，１０ｂは冗長コラム選択線駆動回路６ａ，６ｂにノーマルロウデコーダ７はノーマルコラムデコーダ３に、ノーマルワード線駆動回路９はノーマルコラム選択線駆動回路５に相当し、図２のコラム選択手段が、ノーマルコラム選択線１１または冗長コラム選択線１３，１４を選択するのに対し、図４のロウ選択手段はノーマルワード線１２または冗長ワード線１５，１６を選択する。なお、ノーマルロウ選択信号発生手段６９がＮＡＮＤゲート７１で、ノーマルロウ選択信号切り替え手段７０がＮＡＮＤゲート７３で構成されるのは、ノーマルコラム選択信号発生手段１９がＮＡＮＤゲート２１でノーマルコラム選択信号切り替え手段２０がＮＡＮＤゲート２３で構成されているのと同様である。
【００３２】
実施の形態２．
図５は、この発明の実施の形態２による半導体記憶装置のコラム選択手段の構成を示すブロック図である。図５は、図１に示す実施の形態１による半導体記憶装置のコラム選択手段に対し、テストモード信号ＴＭＣ２およびコラムアドレスＣＡに基づいて冗長コラム選択線を非活性状態に、または活性状態にするように冗長コラム選択信号を切り替える冗長コラム選択信号切り替え手段２４をさらに備えたものである。
【００３３】
冗長コラムで置き換える場合に、冗長コラムに不良メモリが存在すると、置き換えが行われても半導体記憶装置は不良品となってしまう。このような原因で半導体記憶装置を不良品としないためには、冗長コラムに不良メモリが存在しないことを検査する必要がある。冗長コラム選択信号切り替え手段２４は、コラムアドレス信号によって、テストモードの一態様として、冗長コラムのメモリセルを検査するために、置き換えが行われる前に冗長コラム選択線を活性状態にする。つまり、この冗長コラム選択信号切り替え手段２４は、テスト時においては、冗長コラム選択線選択手段となる。
【００３４】
図６は、この発明の実施の形態２による半導体記憶装置の冗長コラム選択信号切り替え手段２４の回路構成の一例を示す図である。図２に示された構成に対し、冗長コラム選択線１３を活性状態にさせるための冗長コラム選択信号切り替え手段２４ａが冗長コラム選択信号発生手段１８ａとノーマルコラム選択信号発生手段１９ａとの間に介挿され、また冗長コラム選択線１４を活性状態にさせるための冗長コラム選択信号切り替え手段２４ｂが冗長コラム選択信号発生手段１８ｂとノーマルコラム選択信号発生手段１９ａとの間に介挿された構成となっている。その他の図２と同一符号のものは図２の同一符号部分に相当する部分である。
【００３５】
まず、不良メモリセルの置き換えが行われる前のテストモード（以下「テストモードＢ」）について説明する。冗長コラム選択信号切り替え手段２４ａは、テストモード信号ＴＭＣ２及びコラムアドレス信号ＣＡを入力するＮＡＮＤゲート２５ａと、ＮＡＮＤゲート２５ａの出力と冗長コラム選択信号発生手段１８ａを入力するＮＡＮＤゲート２６ａと、ＮＡＮＤゲート２６ａの出力を反転するインバータ２７ａとから構成されている。同様にして冗長コラム選択信号切り替え手段２４ｂは、ＮＡＮＤゲート２５ａ，２６ａ及びインバータ２７ａのそれぞれに対応するＮＡＮＤゲート２５ｂ，２６ｂ及びインバータ２７ｂとから構成されている。テストモード信号ＴＭＣ２を“Ｈ”にしないと、冗長コラム選択信号切り替え手段２４ａ，２４ｂはコラムアドレス信号ＣＡに応じた切り替えを行わない。テストモード信号ＴＭＣ２を“Ｈ”にすると、ＮＡＮＤゲート２５ａ，２５ｂはコラムアドレス信号ＣＡに応じて冗長コラム選択信号ＺＳＣＳ１，ＺＳＣＳ２を“Ｌ”にすることによって冗長コラム選択線１３，１４を活性状態にする。なお、ＮＡＮＤゲート２５ａ，２５ｂは、ＴＭＣ２＝“Ｈ”であり、かつコラムアドレス信号ＣＡが異なる値を採ることに対応して“Ｌ”を出力する。例えば、ＴＭＣ２＝“Ｈ”であってＮＡＮＤゲート２５ａがアドレスＡｄ１で“Ｌ”を出力すればＮＡＮＤゲート２５ｂはアドレスＡｄ１では“Ｈ”を出力し、ＮＡＮＤゲート２５ａがアドレスＡｄ２で“Ｈ”を出力すればＮＡＮＤゲート２５ｂはアドレスＡｄ２では“Ｌ”を出力する。しかし、図においては簡単のためＮＡＮＤゲート２５ａ，２５ｂはアドレスコラム信号ＣＡを受ける入力端が単数として描かれている。
このように、テストモード信号ＴＭＣ２が“Ｈ”の時は、テストモード信号ＴＭＣ１＝“Ｈ”とすることでノーマルコラム選択線は活性化せず、この場合のテストモードＢ状態では、冗長コラム選択線を順番に活性状態にすることによってすべての冗長メモリアレイ上のメモリセルを選択することができる。
【００３６】
通常動作については、冗長コラム選択信号発生手段１８ａ，１８ｂの出力が冗長コラム選択信号切り替え手段２４ａ，２４ｂをそのまま通過するので、実施の形態１の図２で説明した半導体記憶装置のコラム選択手段と同じ動作を行う。つまり、テストモード信号ＴＭＣ２＝“Ｌ”で、ＮＡＮＤゲート２５ａはコラムアドレス信号ＣＡに係わらず常に“Ｈ”を出力するので、ＮＡＮＤゲート２６ａとインバータ２７ａとでバッファを構成しているのと同じであり、冗長コラム選択信号発生手段１８ａ，１８ｂからでた信号はそのまま冗長コラム選択信号ＺＳＣＳ１，ＺＳＣＳ２として伝えられる。この時、テストモード信号ＴＭＣ１＝“Ｈ”となっており、ノーマルコラム選択信号切り替え手段２０はインバータとして動作する。
【００３７】
次に、テストモードＡについて説明する。まず、テストモードＡ状態にするには、テストモード信号ＴＭＣ１＝“Ｌ”（活性状態）、テストモード信号ＴＭＣ２＝“Ｌ”（非活性状態）とする。上記実施の形態１で図２で記述した動作と同様に冗長回路への置き換えの行われているアドレス（コラム）に対しては冗長コラム選択信号発生手段１８ａからは“Ｌ”が出力されＺＳＣＳ１＝“Ｌ”であり、テストモード信号ＴＭＣ１＝“Ｌ”によりＮＣＥ＝“Ｈ”なので、冗長コラム選択線とノーマルコラム選択線は同時に活性状態にされ、それらで選択されるメモリセルにはデータが同時に書き込まれる。
なお、置き換えが行われた後に順次冗長コラム選択線のみを活性状態にすることも可能である。
【００３８】
ここではコラムについてだけ説明したが、ロウについても同様に構成でき、ノーマルコラム選択線がワード線、冗長コラム選択線が冗長ワード線に変わるだけで同様の動作を行うよう構成することができる。
すなわち、図７に示すように、図４のロウ選択手段に対して冗長ロウ選択信号切り替え手段７４ａ，７４ｂを追加すればよい。
そして、図７の冗長ロウ選択信号切り替え手段７４ａ，７４ｂが、ＮＡＮＤゲート７５ａ，７５ｂと、ＮＡＮＤゲート７６ａ，７６ｂと、インバータ７７ａ，７７ｂで構成されているのは、図６の冗長コラム選択信号切り替え手段２４ａ，２４ｂが、ＮＡＮＤゲート２５ａ，２５ｂと、ＮＡＮＤゲート２６ａ，２６ｂと、インバータ２７ａ，２７ｂで構成されているのと同様である。
【００３９】
実施の形態３．
図８は、この発明の実施の形態３による半導体記憶装置のコラム選択手段の構成を示すブロック図である。図８のコラム選択手段は、図１のコラム選択手段に対し、冗長コラム選択線駆動回路６と冗長コラム選択信号発生手段１８との間に、さらに冗長コラム選択信号切り替え手段２８を備えて構成されている。なお、図８において、図１と同一符号のものは、図１の同一符号部分に相当する部分である。図８において、冗長コラム選択信号切り替え手段２８は置き換えの行われた冗長コラム選択線をテスト時において常に非活性状態とするように冗長コラム選択信号を切り替える。
【００４０】
通常モード時には、テストモード信号ＴＭＣ１は非アクティブであり、図８に示したコラム選択手段はノーマルコラム選択信号切り替え手段２０と冗長コラム選択信号切り替え手段２８が共にノーマルコラム選択信号および冗長コラム選択信号の切り替えを行わないので、図１のコラム選択手段と同様に冗長コラム選択線およびノーマルコラム選択線の選択を行う。
【００４１】
テストモードＡ状態では、テストモード信号ＴＭＣ１がアクティブになる。この時、ノーマルコラム選択信号切り替え手段２０はノーマルコラム選択信号発生手段１９が出力したノーマルコラム選択信号を切り替えて、ノーマルコラム選択線を活性状態にできるよう許可する。また、この時同時に、冗長コラム選択信号切り替え手段２８は冗長コラム選択信号発生手段１８が出力した冗長コラム選択信号を切り替えて、冗長コラム選択線をテストの間中常に非活性状態にする。
【００４２】
次に、冗長コラム選択信号切り替え手段２８の構成について図９を用いて説明する。図２に示した構成では、置き換えた冗長コラム選択線と置き換えられたノーマルコラム選択線とがテストモード時に同時選択されるため、両者には同一データしか書くことができない。そこで図９では、冗長コラム選択信号発生手段１８ａ，冗長コラム選択信号発生手段１８ｂが出力する冗長コラム選択信号ＺＳＣＳ１，ＺＳＣＳ２を強制的に“Ｈ”に設定する冗長コラム選択信号切り替え手段２８ａ，２８ｂを冗長コラム選択線駆動回路６ａ，６ｂと冗長コラム選択信号発生手段１８ａ，冗長コラム選択信号発生手段１８ｂの間に設けている。
【００４３】
冗長コラム選択信号切り替え手段２８ａは、冗長コラム選択信号発生手段１８ａの出力を反転するインバータ２９ａ並びにインバータ２９ａの出力とテストモード信号ＴＭＣ１の否定論理積を冗長コラム選択線駆動回路６ａに対し出力するＮＡＮＤゲート３０ａで構成されている。同様に、冗長コラム選択信号切り替え手段２８ｂは、冗長コラム選択信号発生手段１８ｂの出力を反転するインバータ２９ｂ並びにインバータ２９ｂの出力とテストモード信号ＴＭＣ１の否定論理積を冗長コラム選択線駆動回路６ｂに対し出力するＮＡＮＤゲート３０ｂで構成されている。このように冗長コラム選択信号を切り替えるため図２の構成に対し冗長コラム選択信号切り替え手段２８ａ，２８ｂを追加するという簡単な構成の変更で、冗長メモリセルへの置き換えを行った後でも、テスト中にノーマルメモリセルの選択のみを行うことができるようになる。
【００４４】
ここではコラムについてだけ説明したが、ロウについても同様に構成でき、ノーマルコラム選択線がワード線、冗長コラム選択線が冗長ワード線に変わるだけで同様の動作を行うよう構成することができる。
すなわち、図１０に示すように図４のロウ選択手段に対して冗長ロウ選択信号切り替え手段７８ａ，７８ｂを追加すればよい。
そして、図１０の冗長ロウ選択信号切り替え手段７８ａ，７８ｂが、インバータ７９ａ，７９ｂと、ＮＡＮＤゲート８０ａ，８０ｂで構成されているのは、図９の冗長コラム選択信号切り替え手段２８ａ，２８ｂが、インバータ２９ａ，２９ｂと、ＮＡＮＤゲート３０ａ，３０ｂで構成されているのと同様である。
【００４５】
実施の形態４．
実施の形態３によるコラム選択手段では、ノーマルコラム選択信号切り替え手段２０と冗長コラム選択信号切り替え手段２８を設けたが、図１１に示すように、ノーマルコラム選択信号切り替え手段２０と冗長コラム選択信号切り替え手段２８を一つにまとめて、冗長コラム選択信号切り替え手段３１とすることができる。テスト時には冗長コラム選択線とノーマルコラム選択線のうち一方が活性状態となるように、ノーマルコラム選択信号切り替え手段２０と冗長コラム選択信号切り替え手段２８が出力する冗長コラム選択信号とノーマルコラム選択信号は相補的な関係を持つ。一方、通常時に冗長コラム選択信号によって冗長コラム選択線が活性状態とされているときにはノーマルコラム選択信号発生手段１９によってノーマルコラム選択線を非活性状態とする。従ってノーマルコラム選択信号切り替え手段２０と冗長コラム選択信号切り替え手段２８の共通化が可能となる。そのためには、ここで、冗長コラム選択信号発生手段１８の出力の切換を行う冗長コラム選択信号切り替え手段３１の出力がノーマルコラム選択信号発生手段１９と冗長コラム選択線駆動回路６に供給されるよう構成されている。
【００４６】
図１１の冗長コラム選択信号切り替え手段３１の回路構成の一例を図１２に示す。図１２における冗長コラム選択信号切り替え手段３１ａ，３１ｂはそれぞれインバータ３２ａ，３２ｂおよびＮＡＮＤゲート３３ａ，３３ｂで構成され、図９における冗長コラム選択信号切り替え手段２８ａ，２８ｂと同様の構成を有している。従って、図１２におけるノーマルコラム選択信号発生手段１９は従来と同様にＮＡＮＤゲート２１とインバータ２３ｃで構成している。
【００４７】
ここではコラムについてだけ説明したが、ロウについても同様に構成でき、ノーマルコラム選択線がワード線、冗長コラム選択線が冗長ワード線に変わるだけで同様の動作を行うよう構成することができる。ロウ選択手段の構成の一例を図１３に示す。
【００４８】
実施の形態５．
図１４はこの発明の実施の形態５による冗長コラム選択手段の構成を示すブロック図である。図１４に示した冗長コラム選択手段は、図８に示した実施の形態３によるコラム選択手段に、図５に示した冗長コラム選択信号切り替え手段２４を備えて構成されている。つまり、実施の形態２に示す発明と実施の形態３に示す発明を組み合わせることができることを示したものである。図１５には、図１４の冗長コラム選択信号切り替え手段２４と冗長コラム選択信号切り替え手段２８とノーマルコラム選択信号切り替え手段２０との回路構成の一例を示す。図１５に示した実施の形態５による半導体記憶装置によれば、実施の形態２および３に示した発明を合わせた効果を奏する。
【００４９】
ここではコラムについてだけ説明したが、ロウについても同様に構成でき、ノーマルコラム選択線がワード線、冗長コラム選択線が冗長ワード線に変わるだけで同様の動作を行うよう構成することができる。ロウ選択手段の構成の一例を図１６に示す。図１６において、図７または図１０と同一符号のものは図７または図１０の同一符号部分に相当する部分である。
【００５０】
実施の形態６．
図１７は、この発明の実施の形態６による半導体記憶装置のコラム選択手段の構成を示すブロック図である。図１７は、図１に示す実施の形態１による半導体記憶装置のコラム選択手段におけるノーマルコラム選択信号切り替え手段２０について、さらに書き込み動作信号ＷＤＥによってノーマルコラム選択信号ＮＣＥの制御を行わせるようにした構成を示している。
【００５１】
ノーマルコラム選択信号切り替え手段２０はテストモード信号ＴＭＣ１を反転させるインバータ２３ｄと、インバータ２３ｄの出力と書き込み動作信号ＷＤＥとを入力するＮＡＮＤゲート２３ｅと、ノーマルコラム選択信号発生手段１９の出力及びＮＡＮＤゲート２３ｅの出力とを入力するＮＡＮＤゲート２３とから構成されており、ＮＡＮＤゲート２３がノーマルコラム選択信号ＮＣＥを出力する。
【００５２】
実施の形態１で説明したように、通常状態ではテストモード信号ＴＭＣ１は“Ｈ”であって、ＮＡＮＤゲート２３ｅは書き込み動作信号ＷＤＥの値に拘らずに“Ｈ”を出力する。従って、通常状態におけるノーマルコラム選択信号切り替え手段２０の動作は実施の形態１において説明されたそれと同じである。
【００５３】
一方、テストモード信号ＴＭＣ１を“Ｌ”にすると、ＮＡＮＤゲート２３ｅは書き込み動作信号ＷＤＥの反転が出力される。書き込み動作信号ＷＤＥは、書き込み時、読み出し時に応じてそれぞれ“Ｈ”，“Ｌ”を採る。従って、書き込み時においては実施の形態１で説明されたテストモードＡ状態が実現されるものの、読み出し時にはＮＡＮＤゲート２３ｅはテストモード信号ＴＭＣ１の値に拘らずに“Ｈ”を出力する。
【００５４】
実施の形態１においては、不良と判断されたノーマルコラム選択線に置換された冗長コラム選択線に対してテストを行おうとする場合、このノーマルコラム選択線及びこれに対応して置換された冗長コラム選択線のいずれにもデータは書き込まれる。しかし、そのテストは書き込みのみならず、読み出しをも行う必要があり、実施の形態１においては一旦テストモードＡ状態から抜けて通常状態に戻る必要があった。テストモード状態のままでは、冗長コラム選択線のみを選択して読み出すことができないためである。
【００５５】
これに対して実施の形態６においては、読み出し時にはテストモード信号ＴＭＣ１の機能を無効にするので、テストモードＡ状態から抜け出る事無く、冗長コラム選択線のみを読み出してテストを行う事ができる。
【００５６】
ここではコラムについてだけ説明したが、ロウについても同様に構成でき、ノーマルコラム選択線がワード線、冗長コラム選択線が冗長ワード線に変わるだけで同様の動作を行うよう構成することができる。
【００５７】
図１８はこの発明の実施の形態６の他の態様のロウ選択手段の構成を示す図である。図１８におけるノーマルロウ選択信号発生手段６９、ノーマルロウ選択信号切り替え手段７０、ＮＡＮＤゲート７３，７３ｅ、インバータ７３ｄ、テストモード信号ＴＭＲ１は、それぞれ図１８におけるノーマルコラム選択信号発生手段１９、ノーマルコラム選択信号切り替え手段２０、ＮＡＮＤゲート２３，２３ｅ、インバータ２３ｄ、テストモード信号ＴＭＣ１に対応している。
【００５８】
実施の形態７．
図１９は、この発明の実施の形態７による半導体記憶装置のロウ選択手段の構成を示すブロック図である。図１９は、図１８に示された構成とは構成上で同一であるが、書き込み動作信号ＷＤＥの代わりに、センス動作完了信号ＳＣがＮＡＮＤゲート７３ｅに与えられる。つまり、半導体記憶装置のロウ選択手段におけるノーマルロウ選択信号切り替え手段７０について、テストモード信号ＴＭＲ１のみならず、さらにセンス動作完了信号ＳＣによってノーマルロウ選択信号ＮＲＥの制御を行わせるようにした構成が示されている。但し、センス動作完了信号ＳＣはセンス動作中は“Ｌ”を、動作が完了した後は“Ｈ”を採る。ここでセンス動作中とは、センスアンプによって読み出しが行われる際にビット線の電位が確定するまでの過渡期を指す。
【００５９】
テストモードの書き込み動作においてはセンス動作完了信号ＳＣは“Ｈ”であって、選択されたノーマルロウ選択線が不良と判定された場合には、当該ノーマルロウ選択線及びこれに置換される冗長ロウ選択線の両方にデータが書き込まれている。また、テストモード信号ＴＭＲ１が“Ｌ”となってテストモードにある場合であるにも拘らず、センス動作が完了するまではノーマルロウ選択信号発生手段６９の出力に基づいてノーマルロウ選択信号ＮＲＥが決定される。従って書き込み動作から読み出し動作のうちセンス動作が完了するまでは実施の形態６の他の態様と共通した動作が行われる。
【００６０】
しかし実施の形態６の他の態様では、読み出し時には冗長ロウ選択線のみが読み出されるので、メモリがＤＲＡＭであった場合、不良と判定されたノーマルロウ選択線のリフレッシュが行われない可能性が残る。
【００６１】
これに対して実施の形態７では、センス動作が完了すればテストモード信号ＴＭＲ１が“Ｌ”となってテストモードにある限り、ノーマルロウ選択信号発生手段６９の出力に拘らずにノーマルロウ選択信号ＮＲＥが“Ｈ”となる。また、不良と判定されたノーマルロウ選択線及びこれに置換される冗長ロウ選択線には同一のデータが書き込まれていた。従って、冗長ロウ選択線についてのセンス動作が完了し、読み出されたデータの電位が確定してから、そのデータを以て不良と判定されたノーマルロウ選択線のリフレッシュを行う事ができる。
【００６２】
実施の形態８．
図２０は、この発明の実施の形態８による半導体記憶装置のロウ選択手段の構成を示すブロック図である。図２０は、図１９に示された構成からインバータ７３ｄを省き、テストモード信号ＴＭＲ１の代わりにバーンインモード信号ＭＢＩがＮＡＮＤゲート７３ｅに直接に与えられる構成を示している。つまり、半導体記憶装置のロウ選択手段におけるノーマルロウ選択信号切り替え手段７０について、バーンインモード信号ＭＢＩ及びセンス動作完了信号ＳＣによってノーマルロウ選択信号ＮＲＥの制御を行わせるようにした構成が示されている。但し、バーンインモード信号ＭＢＩは、通常動作時において“Ｌ”を、バーンイン動作においては“Ｈ”を採る。
【００６３】
通常動作においてはＮＡＮＤゲート７３ｅは“Ｈ”を出力し、ＮＡＮＤゲート７３がインバータとして機能するので、センス動作完了信号ＳＣの値に拘らず、ノーマルロウ選択信号発生手段６９の出力に基づいてノーマルロウ選択信号ＮＲＥが決定される。従って、実施の形態１で示されたような通常動作が実現される。
【００６４】
一方、バーンイン動作においてはセンス動作完了信号ＳＣの値が“Ｌ”“Ｈ”を採る事により、それぞれノーマルロウ選択信号ＮＲＥはノーマルロウ選択信号発生手段６９の出力に基づいて決定され、あるいは強制的に“Ｈ”となる。
【００６５】
従って、たとえ冗長ロウ選択線への置換が行われた場合であっても、電源電圧を通常時よりも強めてメモリにストレスを印加するというバーンインを、不良と判断されたノーマルロウ選択線に対しても行う事ができる。
【００６６】
【発明の効果】
以上説明したように請求項１記載の発明の半導体記憶装置によれば、冗長選択信号をそのままにしつつ、テスト時に置き換えが行われたノーマルメモリセルを選択するための第１の線をも活性状態にして書き込みを行うことができるという効果がある。
【００６７】
請求項２記載の発明の半導体記憶装置によれば、テストモードにおいて、置き換えの行われた第１の線及びこれに置換した第２の線の両方に対して同時に書き込みを行っても、その読み出しは同時に行われない。そしてテストモードから抜け出る事無く当該第１の線についての読み出し動作を行うことができるという効果がある。
【００６８】
請求項３記載の発明の半導体記憶装置によれば、置換した第２の線についてのセンス動作の終了により確定した読み出しデータを以て、第１の線についてのリフレッシュを行うことができるという効果がある。
【００６９】
請求項４記載の発明の半導体記憶装置によれば、たとえ第２の線への置換が行われた場合であっても、電源電圧を通常時よりも強めてメモリにストレスを印加するというバーンインを、不良と判断された第１の線に対しても行う事ができるという効果がある。
【００７０】
請求項５記載の発明の半導体記憶装置によれば、第１および第２ゲートによって例えばトランジスタ２個分の増加という少しの変更で選択信号切り替え手段を実現できるという効果がある。
【００７１】
請求項６記載の発明の半導体記憶装置によれば、第１テスト時と第２テスト時に、冗長メモリセルおよびノーマルメモリセル全てにデータを書き込むことができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるコラム選択手段の構成を示すブロック図である。
【図２】  図１のノーマルコラム選択信号切り替え手段の回路構成の一例を示す図である。
【図３】  実施の形態１による半導体記憶装置の動作を説明するための概念図である。
【図４】  この発明の実施の形態１の他の態様によるロウ選択手段の構成を示すブロック図である。
【図５】  この発明の実施の形態２によるコラム選択手段の構成を示すブロック図である。
【図６】  図５の冗長コラム選択信号切り替え手段の回路構成の一例を示す図である。
【図７】  この発明の実施の形態２の他の態様によるロウ選択手段の構成を示すブロック図である。
【図８】  この発明の実施の形態３によるコラム選択手段の構成を示すブロック図である。
【図９】  図８の冗長コラム選択信号切り替え手段の回路構成の一例を示す図である。
【図１０】  この発明の実施の形態３の他の態様によるロウ選択手段の構成を示すブロック図である。
【図１１】  この発明の実施の形態４によるコラム選択手段の構成を示すブロック図である。
【図１２】  図１１の冗長コラム選択信号切り替え手段の回路構成の一例を示す図である。
【図１３】  この発明の実施の形態４の他の態様によるロウ選択手段の構成を示すブロック図である。
【図１４】  この発明の実施の形態５によるコラム選択手段の構成を示すブロック図である。
【図１５】  図１４の冗長コラム選択信号切り替え手段の回路構成の一例を示す図である。
【図１６】  この発明の実施の形態５の他の態様によるロウ選択手段の構成を示すブロック図である。
【図１７】  この発明の実施の形態６によるコラム選択手段の構成を示すブロック図である。
【図１８】  この発明の実施の形態６の他の態様によるロウ選択手段の構成を示すブロック図である。
【図１９】  この発明の実施の形態７によるロウ選択手段の構成を示すブロック図である。
【図２０】  この発明の実施の形態８によるロウ選択手段の構成を示すブロック図である。
【図２１】  従来のメモリアレイ構成を示す概念図である。
【図２２】  従来のメモリセル選択方法を説明するための概念図である。
【図２３】  従来のメモリセル選択方法を説明するための概念図である。
【図２４】  従来のコラム選択手段の構成を示すブロック図である。
【図２５】  図２０のノーマルコラム選択信号発生手段およびノーマルコラムデコーダの回路構成の一例を示す図である。
【図２６】  コラム選択線とビット線との関係を示すブロック図である。
【符号の説明】
１  ノーマルメモリアレイ、２  冗長メモリアレイ、３  ノーマルコラムデコーダ、５  ノーマルコラム選択線駆動回路、６  冗長コラム選択線駆動回路、７ノーマルロウデコーダ、９  ノーマルワード線駆動回路、１０  冗長ワード線駆動回路、２０  ノーマルコラム選択信号切り替え手段、２４，２８，３１  冗長コラム選択信号切り替え手段、７０  ノーマルロウ選択信号切り替え手段、７４，７８，８１  冗長ロウ選択信号切り替え手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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