(57)【特許請求の範囲】
【請求項１】
クロック信号の第１の信号レベルに応答して入力データを第１のノードに伝達させる第１の差動回路と、
該クロック信号の第２の信号レベルに応答して該第１のノードのデータを保持する第２の差動回路と、
該クロック信号に応じて電流が流れる第１のクロック伝達回路と、
該第１の差動回路及び該第２の差動増幅回路と該第１のクロック伝達回路との間を結合する第１のトランス回路とを含み、
電源電圧からグランド電圧までの間にトランジスタが１段のみ設けられている
ことを特徴とする半導体回路。
【請求項２】
前記第１のトランス回路は、
前記第１の差動回路に接続される第１のインダクタ素子と、
前記第２の差動回路に接続される第２のインダクタ素子と、
該第１のインダクタ素子及び該第２のインダクタ素子にトランス結合されると共に前記第１のクロック伝達回路に接続される第３のインダクタ素子
を含むことを特徴とする請求項１記載の半導体回路。
【請求項３】
前記クロック信号の前記第２の信号レベルに応答して前記第１のノードのデータを第２のノードに伝達させる第３の差動回路と、
該クロック信号の前記第１の信号レベルに応答して該第２のノードのデータを保持する第４の差動回路と、
該クロック信号に応じて電流が流れる第２のクロック伝達回路と、
該第３の差動回路及び該第４の差動増幅回路と該第２のクロック伝達回路との間を結合する第２のトランス回路
を更に含むことを特徴とする請求項１又は２に記載の半導体回路。
【請求項４】
前記クロック信号の前記第２の信号レベルに応答して前記第１のノードのデータを第２のノードに伝達させる第３の差動回路と、
該クロック信号の前記第１の信号レベルに応答して該第２のノードのデータを保持する第４の差動回路
を更に含み、前記第１のトランス回路が更に、該第３の差動回路及び該第４の差動増幅回路と前記第１のクロック伝達回路との間をトランス結合するよう構成されることを特徴とする請求項１又は２に記載の半導体回路。
【請求項５】
前記第１のトランス回路は、
前記第１の差動回路に接続される第１のインダクタ素子と、
前記第２の差動回路に接続される第２のインダクタ素子と、
前記第３の差動回路に接続される第３のインダクタ素子と、
前記第４の差動回路に接続される第４のインダクタ素子と、
該第１乃至第４のインダクタ素子にトランス結合されると共に前記第１のクロック伝達回路に接続される第５のインダクタ素子
を含むことを特徴とする請求項４記載の半導体回路。
【請求項６】
クロック信号の第１の信号レベルから第２の信号レベルへの遷移に応答して入力データを出力ノードに伝達させ、該出力ノードのデータを保持する差動構成のフリップフロップと、
該クロック信号に応じて電流が流れるクロック伝達回路と、
該フリップフロップと該クロック伝達回路との間をトランス結合するトランス回路を含み、
電源電圧からグランド電圧までの間にトランジスタが１段のみ設けられている
ことを特徴とする電子回路。
【請求項７】
前記フリップフロップの入力に前記出力ノードを結合することを特徴とする請求項６記載の電子回路。
【請求項８】
電圧制御発振器と、
該電圧制御発振器に結合される分周回路と、
該分周回路に結合されるとともに参照クロックを受け取る周波数/位相比較回路と、
該周波数/位相比較回路に結合されるチャージポンプと、
該チャージポンプに結合されるとともに該電圧制御発信器に結合されるローパスフィルタ
を更に含み、該分周回路は前記フリップフロップを分周器として含むことを特徴とする請求項７記載の電子回路。
【請求項９】
前記フリップフロップに結合されるマルチプレクサと、
該フリップフロップに結合されるドライバ回路と、
該ドライバ回路に結合される光変調器
を更に含むことを特徴とする請求項６記載の電子回路。
【請求項１０】
フォトディテクタと、
該フォトディテクタに結合されるとともに前記フリップフロップに結合されるアンプと、
該フリップフロップに結合されるデマルチプレクサ
を更に含むことを特徴とする請求項６記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関し、詳しくはフリップフロップ回路及びラッチ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳプロセスの微細化によりデバイスの動作速度が高速化することにより、ＣＭＯＳ半導体集積回路を用いた極めて高速な通信が可能になってきている。例えば、１０Ｇｂｐｓを超える光伝送システム等の有線通信や、ミリ波帯（６０〜１００ＧＨｚ）を利用した無線通信／レーダ等が、ＣＭＯＳデバイスを用いて実現可能となってきている。この様なアプリケーションでは、データ識別回路として用いられるＤ−Ｆ／ＦやＰＬＬに用いられる分周回路として、低電源電圧で超高速に動作するフリップフロップ回路が必要になる。
【０００３】
図１は、従来のマスタ・スレーブ構成のフリップフロップ回路（Ｄ−Ｆ／Ｆ）の構成の一例を示す図である。フリップフロップ回路１０は、ＮＭＯＳトランジスタ１１乃至２４及び抵抗素子Ｒ１乃至Ｒ４を含む。図１に示すフリップフロップ回路は、差動信号に対する回路である。通常、高速動作する半導体集積回路においては、相対精度の優位性、温度や電源の変動（同相雑音）に対する優位性等を考慮して、差動構成の回路が用いられる。
【０００４】
ＮＭＯＳトランジスタ１１乃至１７がマスタ側のラッチを構成する。またＮＭＯＳトランジスタ１８乃至２４がスレーブ側のラッチを構成する。マスタ側ラッチ及びスレーブ側ラッチにおいて、ＮＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ２４は、差動回路に一定電流を供給するための電流源として動作する。
【０００５】
マスタ側ラッチにおいて、クロック信号ＣＬＫがＨＩＧＨのとき、ＮＭＯＳトランジスタ１５が導通状態となり、ＮＭＯＳトランジスタ１１及び１２からなる差動回路が動作する。例えばデータ信号ＤＡＴＡがＨＩＧＨでデータ信号／ＤＡＴＡがＬＯＷの差動信号が与えられると、ＮＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２がそれぞれ導通状態及び非導通状態となる。これによりノードＡ及びノードＢは、それぞれＬＯＷ及びＨＩＧＨとなる。このとき反転クロック信号／ＣＬＫはＬＯＷであり、ＮＭＯＳトランジスタ１６が非導通状態となり、ＮＭＯＳトランジスタ１３及び１４からなる差動回路は動作しない。
【０００６】
その後反転クロック信号／ＣＬＫがＨＩＧＨに推移すると、ＮＭＯＳトランジスタ１６が導通状態となり、ＮＭＯＳトランジスタ１３及び１４からなる差動回路が動作する。上記の例ではノードＡ及びノードＢがそれぞれＬＯＷ及びＨＩＧＨであったので、ＮＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１４がそれぞれ導通状態及び非導通状態となり、ノードＡ及びノードＢがそれぞれＬＯＷ及びＨＩＧＨであるデータ状態が保持される。この動作と並行してクロック信号ＣＬＫがＬＯＷに推移して、ＮＭＯＳトランジスタ１５が非導通状態となり、ＮＭＯＳトランジスタ１１及び１２からなる差動回路は動作停止する。以上の動作により、マスタ側ラッチにデータが保持される。
【０００７】
このときスレーブ側ラッチにおいて、反転クロック信号／ＣＬＫがＨＩＧＨであるので、ＮＭＯＳトランジスタ２２が導通状態となり、ＮＭＯＳトランジスタ１８及び１９からなる差動回路が動作する。ノードＡ及びノードＢがそれぞれＬＯＷ及びＨＩＧＨであるので、ＮＭＯＳトランジスタ１８及びＮＭＯＳトランジスタ１９はそれぞれ非導通状態及び導通状態となる。これによりノードＣ及びノードＤは、それぞれＨＩＧＨ及びＬＯＷとなる。このときクロック信号ＣＬＫはＬＯＷであり、ＮＭＯＳトランジスタ２３が非導通状態となり、ＮＭＯＳトランジスタ２０及び２１からなる差動回路は動作しない。
【０００８】
その後クロック信号ＣＬＫがＨＩＧＨに推移すると、ＮＭＯＳトランジスタ２３が導通状態となり、ＮＭＯＳトランジスタ２０及び２１からなる差動回路が動作する。上記の例ではノードＣ及びノードＤがそれぞれＨＩＧＨ及びＬＯＷであったので、ＮＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２１がそれぞれ非導通状態及び導通状態となり、ノードＣ及びノードＤがそれぞれＨＩＧＨ及びＬＯＷであるデータ状態が保持される。この動作と並行して反転クロック信号／ＣＬＫがＬＯＷに推移し、ＮＭＯＳトランジスタ２２が非導通状態となり、ＮＭＯＳトランジスタ１８及び１９からなる差動回路は動作停止する。以上の動作により、スレーブ側ラッチにデータが保持され、このデータが出力データＯＵＴとして出力される。
【０００９】
以上のようにして、クロック入力が第１の信号レベル（ＨＩＧＨ又はＬＯＷ）のときに入力データを出力に伝達しクロック入力が第２の信号レベル（ＬＯＷ又はＨＩＧＨ）のときに出力データを保持するラッチを、２つ直列に接続する。このような２つのラッチの直列接続により、クロック信号のエッジ（立ち上がりエッジ又は立ち下りエッジ）で入力データを取り込みクロック信号の１サイクルの間出力データを保持するマスタ・スレーブ型のフリップフロップを構成することができる。
【００１０】
図１の構成において、電源電圧ＶＤＤとグランド電圧ＶＳＳとの間に、３つのトランジスタのチャネルが直列接続されている。即ち、電源電圧ＶＤＤからグランド電圧ＶＳＳまでの間に、トランジスタが３段縦積みにされている。抵抗も数に入れると、縦積みの数は４段となる。図１のフリップフロップ回路を高速で安定に動作させるためには、これら３段の縦積みトランジスタの全てが飽和領域で動作するための十分なドレイン・ソース間電圧を確保する必要がある。
【００１１】
しかしながら微細化された超高速用ＣＭＯＳデバイスでは、トランジスタの耐圧制限により、低い電源電圧を使用することが必須条件となる。このため図１の構成における３段のトランジスタの各々を飽和領域で動作するために十分なドレイン・ソース間電圧を確保することが難しくなる。この結果、高速動作特性が悪化するとともに、誤動作の原因となる。
【特許文献１】特開２００２−２６２５４５号公報
【特許文献２】特開平８−１２４６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上を鑑みて、本発明は、低電源電圧で安定した高速動作が可能なラッチ回路及びフリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
半導体集積回路は、クロック信号の第１の信号レベルに応答して動作して入力データを所定のノードに伝達させる第１の差動回路と、該クロック信号の第２の信号レベルに応答して動作して該所定のノードのデータを固定値に保持する第２の差動回路と、該クロック信号に応じた電流が流れるクロック伝達回路と、該第１の差動回路及び該第２の差動増幅回路と該クロック伝達回路との間を結合するトランス回路とを含み、電源電圧からグランド電圧までの間にトランジスタが１段のみ設けられていることを特徴とする。
【００１４】
電子回路は、クロック信号の第１の信号レベルから第２の信号レベルへの遷移に応答して入力データを出力ノードに伝達させるとともに該クロック信号の１サイクルの期間該出力ノードのデータを固定値に保持する差動構成のフリップフロップと、該クロック信号に応じた電流が流れるクロック伝達回路と、該フリップフロップと該クロック伝達回路との間を結合するトランス回路を含み、電源電圧からグランド電圧までの間にトランジスタが１段のみ設けられていることを特徴とする。
【発明の効果】
【００１５】
本発明の少なくとも１つの実施例によれば、クロック信号に応じた電流が流れるクロック伝達回路とラッチ又はフリップフロップとの間を、トランス回路により結合する。従来技術の構成では、電流ＯＮ／ＯＦＦを制御するトランジスタに対して十分なドレイン・ソース間電圧を確保する必要があるが、本願実施例の構成では、電流ＯＮ／ＯＦＦを制御するトランス回路のインダクタ素子に対して両端子間の電圧を確保する必要はない。従って、電源電圧ＶＤＤとグランド電圧ＶＳＳとの間には、１つまたは2つのトランジスタのチャネルのみが接続されることになる。即ち、電源電圧ＶＤＤからグランド電圧ＶＳＳまでの間に、トランジスタが１段または2段のみ設けられた構成になる。ラッチ又はフリップフロップ回路を高速で安定に動作させるためには、この１段のトランジスタが飽和領域で動作するための十分なドレイン・ソース間電圧を確保すればよく、従来技術の構成に比較して低い電圧電源でも十分に高速で安定した動作を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１７】
図２は、本発明によるマスタ・スレーブ構成のフリップフロップ回路（Ｄ−Ｆ／Ｆ）の構成の一例を示す図である。フリップフロップ回路３０は、ＮＭＯＳトランジスタ３１乃至３４、トランス回路３５、ＮＭＯＳトランジスタ３７乃至４１、トランス回路４２、ＮＭＯＳトランジスタ４３、及び抵抗素子Ｒ１乃至Ｒ４を含む。
【００１８】
ＮＭＯＳトランジスタ３１乃至３４がマスタ側のラッチを構成する。またＮＭＯＳトランジスタ３８乃至４１がスレーブ側のラッチを構成する。マスタ側のラッチは、クロック信号ＣＬＫの第１の信号レベル（例えばＨＩＧＨ）に応答して動作して入力データＤＡＴＡ及び／ＤＡＴＡを所定のノードＡ及びＢに伝達させる第１の差動回路（ＮＭＯＳトランジスタ３１及び３２）と、クロック信号ＣＬＫの第２の信号レベル（例えばＬＯＷ）に応答して動作して所定のノードＡ及びＢのデータを固定値に保持する第２の差動回路（ＮＭＯＳトランジスタ３３及び３４）を含む。またクロック信号ＣＬＫに応じた電流が流れるクロック伝達回路（ＮＭＯＳトランジスタ３６）が設けられる。また更に、第１の差動回路及び第２の差動増幅回路とクロック伝達回路との間を結合するトランス回路３５が設けられる。
【００１９】
トランス回路３５は、第１の差動回路に接続される第１のインダクタ素子５１と、第２の差動回路に接続される第２のインダクタ素子５２と、第１のインダクタ素子５１及び該第２のインダクタ素子５２にトランス結合されると共にクロック伝達回路（ＮＭＯＳトランジスタ３６）に接続される第３のインダクタ素子５３を含む。
【００２０】
スレーブ側のラッチもマスタ側のラッチと同様の構成を有する。スレーブ側において、トランス回路４２は、第１の差動回路（ＮＭＯＳトランジスタ３８及び３９）に接続される第１のインダクタ素子５４と、第２の差動回路（ＮＭＯＳトランジスタ４０及び４１）に接続される第２のインダクタ素子５５と、第１のインダクタ素子５４及び該第２のインダクタ素子５５にトランス結合されると共にクロック伝達回路（ＮＭＯＳトランジスタ４３）に接続される第３のインダクタ素子５６を含む。
【００２１】
ＮＭＯＳトランジスタ３７は、マスタ側のＮＭＯＳトランジスタ３６及びスレーブ側のＮＭＯＳトランジスタ４３に一定電流を供給するための電流源として動作する。
【００２２】
マスタ側において、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに遷移すると、ＮＭＯＳトランジスタ３６が導通状態となり電流Ｉ１が増大する。電流Ｉ１の変化による第３のインダクタ素子５３の磁束の変化に起因して、第１のインダクタ素子５１に電流Ｉ３の矢印方向に電流を流すような起電力が生じる。この起電力による電流は、第１のインダクタ素子５１と第３のインダクタ素子５３とが共有する磁束を一定量に保つように、電流Ｉ１に比例した量となる。この起電力により生じる電流とＶＤＤからＶＳＳに定常的に流れる電流とが足し合わさることにより、和電流Ｉ３が十分に大きくなり、ＮＭＯＳトランジスタ３１及び３２からなる差動回路が動作する。例えばデータ信号ＤＡＴＡがＨＩＧＨでデータ信号／ＤＡＴＡがＬＯＷの差動信号が与えられると、ＮＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２がそれぞれ導通状態及び非導通状態となる。これによりノードＡ及びノードＢは、それぞれＬＯＷ及びＨＩＧＨとなる。
【００２３】
このとき第２のインダクタ素子５２においては、上記の電流Ｉ１の変化による第３のインダクタ素子５３の磁束の変化に起因して、電流Ｉ４の矢印方向とは逆方向に電流を流すような起電力が生じる。この起電力による電流は、第２のインダクタ素子５２と第３のインダクタ素子５３とが共有する磁束を一定量に保つように、電流Ｉ１に比例した量となる。この起電力により生じる電流とＶＤＤからＶＳＳに定常的に流れる電流とが打ち消し合うことにより、和電流Ｉ４が十分に小さくなり、ＮＭＯＳトランジスタ３３及び３４からなる差動回路は動作しない。
【００２４】
その後クロック信号ＣＬＫがＨＩＧＨからＬＯＷに遷移すると、ＮＭＯＳトランジスタ３６が非導通状態となり電流Ｉ１が減少する。電流Ｉ１の変化による第３のインダクタ素子５３の磁束の変化に起因して、第２のインダクタ素子５２に電流Ｉ４の矢印方向に電流を流すような起電力が生じる。この起電力による電流は、第２のインダクタ素子５２と第３のインダクタ素子５３とが共有する磁束を一定量に保つように、電流Ｉ１に比例した量となる。この起電力により生じる電流とＶＤＤからＶＳＳに定常的に流れる電流とが足し合わさることにより、和電流Ｉ４が十分に大きくなり、ＮＭＯＳトランジスタ３３及び３４からなる差動回路が動作する。上記の例ではノードＡ及びノードＢがそれぞれＬＯＷ及びＨＩＧＨであったので、ＮＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ３４がそれぞれ導通状態及び非導通状態となり、ノードＡ及びノードＢがそれぞれＬＯＷ及びＨＩＧＨであるデータ状態が保持される。
【００２５】
このとき第１のインダクタ素子５１においては、上記の電流Ｉ１の変化による第３のインダクタ素子５３の磁束の変化に起因して、電流Ｉ３の矢印方向とは逆方向に電流を流すような起電力が生じる。この起電力による電流は、第１のインダクタ素子５１と第３のインダクタ素子５３とが共有する磁束を一定量に保つように、電流Ｉ１に比例した量となる。この起電力により生じる電流とＶＤＤからＶＳＳに定常的に流れる電流とが打ち消し合うことにより、和電流Ｉ３が十分に小さくなり、ＮＭＯＳトランジスタ３１及び３２からなる差動回路は動作停止する。以上の動作により、マスタ側にラッチにデータＤＡＴＡ及び／ＤＡＴＡが保持される。
【００２６】
このときスレーブ側において、反転クロック信号／ＣＬＫがＬＯＷからＨＩＧＨに遷移するので、ＮＭＯＳトランジスタ４３が導通状態となり電流Ｉ２が増大する。電流Ｉ２の変化による第３のインダクタ素子５６の磁束の変化に起因して、第１のインダクタ素子５４に電流Ｉ５の矢印方向に電流を流すような起電力が生じる。この起電力による電流は、第１のインダクタ素子５４と第３のインダクタ素子５６とが共有する磁束を一定量に保つように、電流Ｉ２に比例した量となる。この起電力により生じる電流とＶＤＤからＶＳＳに定常的に流れる電流とが足し合わさることにより、和電流Ｉ５が十分に大きくなり、ＮＭＯＳトランジスタ３８及び３９からなる差動回路が動作する。ノードＡ及びノードＢがそれぞれＬＯＷ及びＨＩＧＨであるので、ＮＭＯＳトランジスタ３８及びＮＭＯＳトランジスタ３９はそれぞれ非導通状態及び導通状態となる。これによりノードＣ及びノードＤは、それぞれＨＩＧＨ及びＬＯＷとなる。
【００２７】
このとき第２のインダクタ素子５５においては、上記の電流Ｉ２の変化による第３のインダクタ素子５６の磁束の変化に起因して、電流Ｉ６の矢印方向とは逆方向に電流を流すような起電力が生じる。この起電力による電流は、第２のインダクタ素子５５と第３のインダクタ素子５６とが共有する磁束を一定量に保つように、電流Ｉ２に比例した量となる。この起電力により生じる電流とＶＤＤからＶＳＳに定常的に流れる電流とが打ち消し合うことにより、和電流Ｉ６が十分に小さくなり、ＮＭＯＳトランジスタ４０及び４１からなる差動回路は動作しない。
【００２８】
その後反転クロック信号／ＣＬＫがＨＩＧＨからＬＯＷに遷移すると、ＮＭＯＳトランジスタ４３が非導通状態となり電流Ｉ２が減少する。電流Ｉ２の変化による第３のインダクタ素子５６の磁束の変化に起因して、第２のインダクタ素子５５に電流Ｉ６の矢印方向に電流を流すような起電力が生じる。この起電力による電流は、第２のインダクタ素子５５と第３のインダクタ素子５６とが共有する磁束を一定量に保つように、電流Ｉ２に比例した量となる。この起電力により生じる電流とＶＤＤからＶＳＳに定常的に流れる電流とが足し合わさることにより、和電流Ｉ６が十分に大きくなり、ＮＭＯＳトランジスタ４０及び４１からなる差動回路が動作する。上記の例ではノードＣ及びノードＤがそれぞれＨＩＧＨ及びＬＯＷであったので、ＮＭＯＳトランジスタ４０及びＮＭＯＳトランジスタ４１がそれぞれ非導通状態及び導通状態となり、ノードＣ及びノードＤがそれぞれＨＩＧＨ及びＬＯＷであるデータ状態が保持される。
【００２９】
このとき第１のインダクタ素子５４においては、上記の電流Ｉ２の変化による第３のインダクタ素子５６の磁束の変化に起因して、電流Ｉ５の矢印方向とは逆方向に電流を流すような起電力が生じる。この起電力による電流は、第１のインダクタ素子５４と第３のインダクタ素子５６とが共有する磁束を一定量に保つように、電流Ｉ２に比例した量となる。この起電力により生じる電流とＶＤＤからＶＳＳに定常的に流れる電流とが打ち消し合うことにより、和電流Ｉ５が十分に小さくなり、ＮＭＯＳトランジスタ３８及び３９からなる差動回路は動作停止する。以上の動作により、スレーブ側ラッチにデータが保持され、このデータが出力データＯＵＴとして出力される。
【００３０】
図３は、上記説明した電流Ｉ１乃至Ｉ６を模式的に示す図である。図３に示すように、電流Ｉ１の電流量Ｉ０に比例した量ｎ×Ｉ０の電流Ｉ３が、電流Ｉ１と同相の電流として現れる。また電流Ｉ１の電流量Ｉ０に比例した量ｎ×Ｉ０の電流Ｉ４が、電流Ｉ１と逆相の電流として現れる。更に、電流Ｉ２の電流量Ｉ０に比例した量ｎ×Ｉ０の電流Ｉ５が、電流Ｉ２と逆相の電流として現れる。また電流Ｉ２の電流量Ｉ０に比例した量ｎ×Ｉ０の電流Ｉ６が、電流Ｉ２と同相の電流として現れる。
【００３１】
以上のようにして、クロック入力の第１の信号レベル（ＨＩＧＨ又はＬＯＷ）に応答して入力データを出力に伝達しクロック入力の第２の信号レベル（ＬＯＷ又はＨＩＧＨ）に応答して出力データを保持するラッチを、２つ直列に接続する。このような２つのラッチの直列接続により、クロック信号の第１の信号レベルから第２の信号レベルへの遷移に応答して入力データを出力ノードに伝達させるとともにクロック信号の１サイクルの期間出力ノードのデータを固定値に保持するマスタ・スレーブ型のフリップフロップを構成することができる。この際、クロック信号に応じた電流が流れるクロック伝達回路（ＮＭＯＳトランジスタ３６及び４３）とフリップフロップとの間を、トランス回路３５及び４２により結合する。従来技術の図１の構成では、電流ＯＮ／ＯＦＦを制御するトランジスタ１５，１６，２２，及び２３に対して十分なドレイン・ソース間電圧を確保する必要があるが、図２の構成では、電流ＯＮ／ＯＦＦを制御する素子部分（インダクタ素子５１，５２，５４，及び５５）に対して両端子間の電圧を確保する必要はない。
【００３２】
従って、図２の構成において、電源電圧ＶＤＤとグランド電圧ＶＳＳとの間には、データ信号側の回路において１つのトランジスタのチャネルのみが接続されることになる。即ち、電源電圧ＶＤＤからグランド電圧ＶＳＳまでの間に、トランジスタが１段のみ設けられた構成になる。図２のフリップフロップ回路を高速で安定に動作させるためには、この１段のトランジスタが飽和領域で動作するための十分なドレイン・ソース間電圧を確保すればよく、従来技術の構成に比較して低い電圧電源でも十分に高速で安定した動作を実現することができる。
【００３３】
図４は、本発明によるフリップフロップ回路の変形例を示す図である。図４において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３４】
図４のフリップフロップ回路３０Ａは、図２のフリップフロップ回路３０における２つのトランス回路３５及び４２の代わりに、１つのトランス回路６０が設けられている。トランス回路６０は、第１の差動回路（ＮＭＯＳトランジスタ３１及び３２）に接続される第１のインダクタ素子５１と、第２の差動回路（ＮＭＯＳトランジスタ３３及び３４）に接続される第２のインダクタ素子５２と、第３の差動回路（ＮＭＯＳトランジスタ３８及び３９）に接続される第３のインダクタ素子５４と、第４の差動回路（ＮＭＯＳトランジスタ４０及び４１）に接続される第４のインダクタ素子５５と、第１乃至第４のインダクタ素子にトランス結合されると共にクロック伝達回路（ＮＭＯＳトランジスタ６２）に接続される第５のインダクタ素子６１を含む。
【００３５】
クロック信号ＣＬＫの第１の信号レベル（例えばＨＩＧＨ）に応答して、第１のインダクタ素子５１及び第２のインダクタ素子５２に矢印Ｄ１で示す方向に電流を生成するような起電力が生じ、第１のインダクタ素子５４及び第２のインダクタ素子５５に矢印Ｄ２で示す方向に電流を生成するような起電力が生じるように、トランス回路６０が構成される。このとき、クロック信号ＣＬＫの第２の信号レベル（例えばＬＯＷ）に応答して、第１のインダクタ素子５１及び第２のインダクタ素子５２に矢印Ｄ１で示す方向と逆方向に電流を生成するような起電力が生じ、第１のインダクタ素子５４及び第２のインダクタ素子５５に矢印Ｄ２で示す方向と逆方向に電流を生成するような起電力が生じる。このような構成のトランス回路６０を用いることで、フリップフロップ回路３０Ａのマスタ側のラッチとスレーブ側のラッチとは、フリップフロップ回路３０のマスタ側のラッチ及びスレーブ側のラッチと同様に動作する。
【００３６】
図５は、本発明によるフリップフロップ回路の別の変形例を示す図である。図５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３７】
図５のフリップフロップ回路３０Ｂは、図２のフリップフロップ回路３０と比較して、出力ノードと入力ノードとを結合することにより、出力ノードのデータを入力データとして供給するように構成されている点が異なる。このように構成することにより、クロック信号ＣＬＫ及び／ＣＬＫに基づいて、その周波数の１／２の周波数を有するクロック信号ＣＬＫ２及び／ＣＬＫ２を生成することができる。即ち、図５のフリップフロップ回路３０Ｂは、周波数を１／２にする分周回路として機能する。このような分周回路は、ＰＬＬ回路等において用いることができる。なお図４のフリップフロップ回路３０Ａに出力と入力とを結合することにより、１／２の分周回路を構成してもよい。
【００３８】
図６は、本発明によるフリップフロップを利用したＰＬＬ回路の構成の一例を示す図である。図６のＰＬＬ回路は、１つ又は複数の分周回路７０−１乃至７０−ｎ、周波数／位相比較器７１、チャージポンプ７２、ローパスフィルタ（ＬＰＦ）７３、及び電圧制御発振器（ＶＣＯ）７４を含む。
【００３９】
分周回路７０−１乃至７０−ｎは各々が周波数を１／２にする分周回路であり、全体で１／２ｎに周波数を分周する。分周回路７０−１乃至７０−ｎのうちの少なくとも１つは図５と同様の構成の分周回路である。図２又は図４に示すようなトランス結合を用いてクロックを伝達するフリップフロップを分周回路として用いることにより、低電源電圧であっても安定して高速クロック信号を分周する動作を実現することができる。
【００４０】
周波数／位相比較器７１は、分周回路７０−１乃至７０−ｎの出力クロックとリファレンスクロックとの間で周波数／位相を比較する。リファレンスクロックの周波数はｆ０／２ｎである。この比較結果に基づいてチャージポンプ７２の内部容量の電荷を充電又は放電することにより、チャージポンプ７２の出力電圧を制御する。チャージポンプ７２の出力電圧は、ローパスフィルタ７３により積分されて、その高周波成分が除去される。電圧制御発振器７４は、ローパスフィルタ７３の出力電圧に応じた周波数の信号を発振する。ＰＬＬループがロックした状態では、この信号の周波数はｆ０である。
【００４１】
図７は、本発明によるフリップフロップを利用した光通信システムの構成の一例を示す図である。図７の光通信システムは、光送信機７０、光受信機７１、光アンプ７２、及び光アンプ７３を含む。光アンプ７２、及び光アンプ７３は、例えば短距離の通信システムにおいては省略が可能である。光送信機７０は、マルチプレクサ７４、クロックアンプ７５、フリップフロップ（Ｄ−ＦＦ）７６、ドライバ７７、及び光変調器７８を含む。光受信機７１は、アンプ７９、タイミング抽出回路８０、クロックアンプ８１、識別回路８２、デマルチプレクサ８３、及びフォトディテクタ８４を含む。
【００４２】
光送信機７０において、まずマルチプレクサ７４により複数の信号を多重化する。多重化された信号は、クロックアンプ７５の出力するクロック信号に同期してフリップフロップ７６に取り込まれる。このフリップフロップ７６の出力に応じて、ドライバ７７が光変調器７８を駆動することで、多重化信号に応じて変調された光信号が出力される。この光送信機７０において、Ｄ−ＦＦであるフリップフロップ７６が、図２又は図４に示すようなトランス結合を用いてクロックを伝達するフリップフロップである。トランス結合を用いてクロックを伝達するフリップフロップを用いることにより、多重化後の高周波データを安定して取り込むことが可能になる。
【００４３】
光受信機７１において、フォトディテクタ８４が受信した光信号を電流信号に変換する。アンプ７９は電流信号を増幅して電圧信号に変換する。この電圧信号からタイミング抽出回路８０によりクロック信号を抽出し、クロックアンプ８１によりこのクロック信号を増幅する。識別回路８２は、クロックアンプ８１のクロック出力に同期して、アンプ７９から出力される電圧信号をＨＩＧＨ／ＬＯＷのデータとして識別する。識別されたデータは、デマルチプレクサ８３により複数の信号に分離される。この識別回路８２はフリップフロップ（Ｄ−ＦＦ）であり、クロック信号に同期してデータを取り込むことにより、データのＨＩＧＨ／ＬＯＷを確定させる。このフリップフロップとして、図２又は図４に示すようなトランス結合を用いてクロックを伝達するフリップフロップを用いることにより、多重化された高周波データを安定して取り込むことが可能になる。なお識別回路８２において、フリップフロップの前段にアンプを設けてよい。
【００４４】
図８は、無線通信システムに用いる送信機の構成の一例を示す図である。図８の送信機は、ＰＬＬ回路９０、ミキサ９１、パワーアンプ（ＰＡ）９２、及びアンテナ９３を含む構成となっている。
【００４５】
ＰＬＬ回路９０により生成したクロック信号とベースバンド信号とをミキサ９１により乗算することにより、変調信号を生成する。ミキサ９１により生成された変調信号をパワーアンプ９２により増幅し、アンテナ９３から無線信号として送出する。上記ＰＬＬ回路９０として、前述の図６に示したＰＬＬ回路を用いることで、低電源電圧であっても安定して高速クロック信号（例えば６０ＧＨｚ等のクロック信号）を生成することが可能となる。
【００４６】
図９は、無線通信システムに用いる受信機の構成の一例を示す図である。図８の受信機は、アンテナ１００、低雑音アンプ（ＬＮＡ）１０１、ミキサ１０２、ＰＬＬ回路１０３、ＩＦアンプ１０４、ミキサ１０５、ＰＬＬ回路１０６、フィルタ１０７、アナログ・デジタル変換器１０８、及びロジック処理回路１０９を含む。
【００４７】
アンテナ１００により受信した無線信号は、低雑音アンプ（ＬＮＡ）１０１により増幅される。ミキサ１０２は、増幅後の受信信号とＰＬＬ回路１０３の生成する所定の周波数の信号とを掛け算することにより、周波数を引き下げて中間周波数信号（ＩＦ信号）を生成する。ＩＦアンプ１０４はこの中間周波数信号を増幅する。ミキサ１０５は、増幅後の中間周波数信号とＰＬＬ回路１０６の生成する所定の周波数の信号とを掛け算することにより復調信号を生成する。この復調信号をフィルタ１０７により取り出して、アナログ・デジタル変換器１０８によりデジタル信号に変換する。ロジック処理回路１０９は、このようにして得られたデジタル信号に応じた論理演算処理を実行する。
【００４８】
ＰＬＬ回路１０３及びＰＬＬ回路１０６のうちの少なくとも１つにおいて、前述の図６に示したＰＬＬ回路を用いることで、低電源電圧であっても安定して高速クロック信号を生成することが可能となる。特にＰＬＬ回路１０３は、例えば６０ＧＨｚ等の高速クロック信号を生成することになるので、図６のＰＬＬ回路を用いることの効果が大きい。
【００４９】
図１０は、トランス回路のデバイス構成の一例を示す図である。図１０には、第１のインダクタ素子５１、第２のインダクタ素子５２、及び第３のインダクタ素子５３を含むトランス回路３５の構成を示すが、他のトランス回路も同様にして構成することができる。
【００５０】
図１０に示すように、メタル配線をレイアウトするための配線レイヤ１１０−１乃至配線レイヤ１１０−ｎがレイヤ１１１の上部に存在する。ここでレイヤ１１１は、トランジスタ、ダイオード、抵抗等を配置するレイヤであり、基板の拡散層部分及び基板の直ぐ上のポリシリコンゲート等を配置するレイヤを含む。第３のインダクタ素子５３は第１の配線レイヤ１１０−１に配置され、第１のインダクタ素子５１は第２の配線レイヤ１１０−２に配置され、第２のインダクタ素子５２は第３の配線レイヤ１１０−３に配置される。
【００５１】
図１１は、図１０の各インダクタ素子の配置を説明するための図である。図１１に示されるように、第３のインダクタ素子５３、第１のインダクタ素子５１、及び第２のインダクタ素子５２の各々は、コイル部分と端子部分とを有する。例えば第３のインダクタ素子５３の場合、正方形の一部が欠けた形状のコイル部分１２１、入力信号ＩＮの入力端１２２、及び電源電圧ＶＤＤを印加する電源端１２３を含む。第３のインダクタ素子５３、第１のインダクタ素子５１、及び第２のインダクタ素子５２は、各コイル部分が重なり合うようにそれぞれの配線層に配置される。その結果、配線レイヤの上方から見た場合、各インダクタ素子は、図１１の左端にトランス回路３５として示されるように重ね合わさることになる。ここでＶＳＳはグランド電圧、ＯＵＴ１は第１のインダクタ素子５１の出力信号、ＯＵＴ２は第２のインダクタ素子５２の出力信号に対応する。
【００５２】
図１２は、トランス回路のデバイス構成の別の一例を示す図である。図１２には、第１のインダクタ素子５１、第２のインダクタ素子５２、及び第３のインダクタ素子５３を含むトランス回路３５の構成を示すが、他のトランス回路も同様にして構成することができる。
【００５３】
図１２に示すように、メタル配線をレイアウトするための配線レイヤ１３０−１乃至配線レイヤ１３０−ｎがレイヤ１３１の上部に存在する。ここでレイヤ１３１は、トランジスタ、ダイオード、抵抗等を配置するレイヤであり、基板の拡散層部分及び基板の直ぐ上のポリシリコンゲート等を配置するレイヤを含む。第３のインダクタ素子５３は第１の配線レイヤ１３０−１に配置され、第１のインダクタ素子５１及び第２のインダクタ素子５２は、同一のメタル配線層である第２の配線レイヤ１３０−２に配置される。
【００５４】
図１３は、図１２の各インダクタ素子の配置を説明するための図である。図１３に示される第３のインダクタ素子５３は、図１１に示される第３のインダクタ素子５３と同一の形状を有する。それに対して第１のインダクタ素子５１及び第２のインダクタ素子５２は、正方形の一部が欠けた形状のコイル部分１４１、第１のインダクタ素子５１の出力信号ＯＵＴ１の出力端１４２、第２のインダクタ素子５２の出力信号ＯＵＴ２の出力端１４３、及びグランド電圧ＶＤＤを印加するグランド端１４４を含む。グランド端１４４と、出力端１４２と、それら両端子の間に存在するコイル部分１４１の左半分とが、第１のインダクタ素子５１を構成する。またグランド端１４４と、出力端１４３と、それら両端子の間に存在するコイル部分１４１の右半分とが、第２のインダクタ素子５２を構成する。
【００５５】
第３のインダクタ素子５３の配線と、第１のインダクタ素子５１及び第２のインダクタ素子５２の配線とは、各コイル部分が重なり合うようにそれぞれの配線層に配置される。その結果、配線レイヤの上方から見た場合、各インダクタ素子は、図１３の左端にトランス回路３５として示されるように重ね合わさることになる。
【００５６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５７】
なお本発明は、以下の構成を含むものである。
（付記１）
クロック信号の第１の信号レベルに応答して入力データを第１のノードに伝達させる第１の差動回路と、
該クロック信号の第２の信号レベルに応答して該第１のノードのデータを保持する第２の差動回路と、
該クロック信号に応じて電流が流れる第１のクロック伝達回路と、
該第１の差動回路及び該第２の差動増幅回路と該第１のクロック伝達回路との間を結合する第１のトランス回路
を含むことを特徴とする半導体回路。
（付記２）
前記第１のトランス回路は、
前記第１の差動回路に接続される第１のインダクタ素子と、
前記第２の差動回路に接続される第２のインダクタ素子と、
該第１のインダクタ素子及び該第２のインダクタ素子にトランス結合されると共に前記第１のクロック伝達回路に接続される第３のインダクタ素子
を含むことを特徴とする付記１記載の半導体回路。
（付記３）
前記クロック信号の前記第２の信号レベルに応答して前記第１のノードのデータを第２のノードに伝達させる第３の差動回路と、
該クロック信号の前記第１の信号レベルに応答して該第２のノードのデータを保持する第４の差動回路と、
該クロック信号に応じて電流が流れる第２のクロック伝達回路と、
該第３の差動回路及び該第４の差動増幅回路と該第２のクロック伝達回路との間を結合する第２のトランス回路
を更に含むことを特徴とする付記１又は２に記載の半導体回路。
（付記４）
前記クロック信号の前記第２の信号レベルに応答して前記第１のノードのデータを第２のノードに伝達させる第３の差動回路と、
該クロック信号の前記第１の信号レベルに応答して該第２のノードのデータを保持する第４の差動回路
を更に含み、前記第１のトランス回路が更に、該第３の差動回路及び該第４の差動増幅回路と前記第１のクロック伝達回路との間をトランス結合するよう構成されることを特徴とする付記１又は２に記載の半導体回路。
（付記５）
前記第１のトランス回路は、
前記第１の差動回路に接続される第１のインダクタ素子と、
前記第２の差動回路に接続される第２のインダクタ素子と、
前記第３の差動回路に接続される第３のインダクタ素子と、
前記第４の差動回路に接続される第４のインダクタ素子と、
該第１乃至第４のインダクタ素子にトランス結合されると共に前記第１のクロック伝達回路に接続される第５のインダクタ素子
を含むことを特徴とする付記４記載の半導体回路。
（付記６）
クロック信号の第１の信号レベルから第２の信号レベルへの遷移に応答して入力データを出力ノードに伝達させ、該出力ノードのデータを保持する差動構成のフリップフロップと、
該クロック信号に応じて電流が流れるクロック伝達回路と、
該フリップフロップと該クロック伝達回路との間をトランス結合するトランス回路
を含むことを特徴とする電子回路。
（付記７）
前記フリップフロップの入力に前記出力ノードを結合することを特徴とする付記６記載の電子回路。
（付記８）
電圧制御発振器と、
該電圧制御発振器に結合される分周回路と、
該分周回路に結合されるとともに参照クロックを受け取る周波数/位相比較回路と、
該周波数/位相比較回路に結合されるチャージポンプと、
該チャージポンプに結合されるとともに該電圧制御発信器に結合されるローパスフィルタ
を更に含み、該分周回路は前記フリップフロップを分周器として含むことを特徴とする付記７記載の電子回路。
（付記９）
前記フリップフロップに結合されるマルチプレクサと、
該フリップフロップに結合されるドライバ回路と、
該ドライバ回路に結合される光変調器
を更に含むことを特徴とする付記６記載の電子回路。
（付記１０）
フォトディテクタと、
該フォトディテクタに結合されるとともに前記フリップフロップに結合されるアンプと、
該フリップフロップに結合されるデマルチプレクサ
を更に含むことを特徴とする付記６記載の電子回路。
（付記１１）
ＰＬＬ回路と、
該ＰＬＬ回路に結合されると共にベースバンド信号を受け取るミキサと、
該ミキサに結合されるアンプ
を更に含み、該ＰＬＬ回路は前記フリップフロップを分周回路として含むことを特徴とする付記７記載の電子回路。
（付記１２）
アンテナからの信号を受け取る第１のアンプと、
該第１のアンプに結合される第１のミキサと、
該第１のミキサに結合される第２のアンプと、
該第２のアンプに結合される第２のミキサと、
該第２のミキサに結合されるアナログ・デジタル変換器と、
該第１のミキサに第１の周波数の信号を供給する第１のＰＬＬ回路と、
該第２のミキサに第２の周波数の信号を供給する第２のＰＬＬ回路
を更に含み、該第１のＰＬＬ回路及び該第２のＰＬＬ回路の少なくとも１つは前記フリップフロップを分周回路として含むことを特徴とする付記７記載の電子回路。
【図面の簡単な説明】
【００５８】
【図１】従来のマスタ・スレーブ構成のフリップフロップ回路の構成の一例を示す図である。
【図２】本発明によるマスタ・スレーブ構成のフリップフロップ回路の構成の一例を示す図である。
【図３】電流Ｉ１乃至Ｉ６を模式的に示す図である。
【図４】本発明によるフリップフロップ回路の変形例を示す図である。
【図５】本発明によるフリップフロップ回路の別の変形例を示す図である。
【図６】本発明によるフリップフロップを利用したＰＬＬ回路の構成の一例を示す図である。
【図７】本発明によるフリップフロップを利用した光通信システムの構成の一例を示す図である。
【図８】無線通信システムに用いる送信機の構成の一例を示す図である。
【図９】無線通信システムに用いる受信機の構成の一例を示す図である。
【図１０】トランス回路のデバイス構成の一例を示す図である。
【図１１】図１０の各インダクタ素子の配置を説明するための図である。
【図１２】トランス回路のデバイス構成の別の一例を示す図である。
【図１３】図１２の各インダクタ素子の配置を説明するための図である。
【符号の説明】
【００５９】
３０  フリップフロップ回路
３１〜３４  ＮＭＯＳトランジスタ
３５  トランス回路３５
３７〜４１  ＮＭＯＳトランジスタ
４２  トランス回路
４３  ＮＭＯＳトランジスタ
【図１】
0004543076.tif 000002
【図２】
0004543076.tif 000003
【図３】
0004543076.tif 000004
【図４】
0004543076.tif 000005
【図５】
0004543076.tif 000006
【図６】
0004543076.tif 000007
【図７】
0004543076.tif 000008
【図８】
0004543076.tif 000009
【図９】
0004543076.tif 000010
【図１０】
0004543076.tif 000011
【図１１】
0004543076.tif 000012
【図１２】
0004543076.tif 000013
【図１３】
0004543076.tif 000014