(57)【特許請求の範囲】
【請求項１】
第１および第２のスイッチング素子からなるカレントミラー回路と、
前記カレントミラー回路の出力側である前記第２のスイッチング素子に直列接続された抵抗と、
前記カレントミラー回路の入力側である前記第１のスイッチング素子に直列接続され、入力信号により制御される第３のスイッチング素子とを有し、
前記第３のスイッチング素子が前記入力信号に応じて前記第１のスイッチング素子に第１の信号電流を流し、それに応じて前記第２のスイッチング素子を流れる第２の信号電流により前記抵抗に生じる電圧降下を出力信号とするレベルシフト回路であって、
前記第１のスイッチング素子のサイズは、前記出力信号の基準電圧の変動により前記第３のスイッチング素子の寄生コンデンサに流れる誤電流よりも前記第１の信号電流が大きくなるように設定されており、
前記第２のスイッチング素子のサイズが、前記第１のスイッチング素子のサイズよりも小さい、
ことを特徴とするレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号のレベルを変換して出力するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
図２は、特開平１１−７４７７９号公報に記載されている、従来のレベルシフト回路を有するパワーデバイス駆動回路を用いたインバ−タの構成図である。この図において、Ｑ１およびＱ２は例えばＮ型ＭＯＳＦＥＴ等のパワースイッチングデバイスである。ここで、Ｑ１はパワースイッチングデバイスＱ２との接続点の電位ＶＳを基準電位として、該基準電位と直流電源である主電源Ｅ４の電位との間でスイッチング動作を行う高圧側パワースイッチングデバイスであり、Ｑ２は接地電位を基準電位として当該基準電位と高圧側パワースイッチングデバイスＱ１との接続点の電位ＶＳとの間でスイッチング動作を行う低圧側パワースイッチングデバイスである。また、Ｒ３、Ｒ４は負荷である。
【０００３】
ＤＲ１およびＤＲ２は駆動素子であり、それぞれ高圧側パワースイッチングデバイスＱ１、低圧側パワースイッチングデバイスＱ２を駆動する。これら２つの駆動素子ＤＲ１，ＤＲ２から出力される駆動信号によりパワースイッチングデバイスＱ１，Ｑ２を交互にスイッチングすることで直流電源である主電源Ｅ４を交流電源に変換し、負荷回路Ｒ３，Ｒ４に供給する。
【０００４】
また、ＣＲ１およびＣＲ２は駆動素子ＤＲ１、ＤＲ２を制御する制御素子である。Ｅ２、Ｅ３は駆動電源であり、それぞれ駆動素子ＤＲ１，ＤＲ２に電力を供給する。Ｐは制御装置であり、パワースイッチングデバイスＱ１，Ｑ２に対しての制御信号を発生する。
【０００５】
上述したように、高圧側パワースイッチングデバイスＱ１の基準電位は、高圧側パワースイッチングデバイスＱ１と低圧側パワースイッチングデバイスＱ２の接続点の電位ＶＳであり、つまり、高圧側パワースイッチングデバイスＱ１は接地電位に対して電位的に浮いた状態で動作する。よって、それを駆動する駆動素子ＤＲ１も、接地電位に対して電位的に浮いた高圧側パワースイッチングデバイスＱ１と低圧側パワースイッチングデバイスＱ２の接続点の電位ＶＳを基準電位とした駆動信号を出力する必要がある。よって、高圧側パワースイッチングデバイスを駆動させる回路は、制御装置Ｐが発生する接地電位を基準とした制御信号を、高圧側パワースイッチングデバイスＱ１と低圧側パワースイッチングデバイスＱ２の接続点の電位ＶＳを基準電位とした信号に変換するためのレベルシフト回路を有する構成となっている。図２においては、制御装置Ｐと駆動素子ＤＲ１とは、制御素子ＣＲ１およびレベルシフト回路ＬＳを介して接続されている。
【０００６】
なお、以下の説明において、この高圧側パワースイッチングデバイスＱ１と低圧側パワースイッチングデバイスＱ２の接続点の電位ＶＳを高圧側浮遊オフセット電圧ＶＳと称する。
【０００７】
図２に示すように、レベルシフト回路ＬＳは、第１のＰ型ＭＯＳＦＥＴ１および第２のＰ型ＭＯＳＦＥＴ２と、Ｎ型ＭＯＳＦＥＴ３と、抵抗Ｒ１とにより構成され、Ｐ型ＭＯＳＦＥＴ１，２は、カレントミラー回路を構成する。Ｎ型ＭＯＳＦＥＴ３は、第１のＰ型ＭＯＳＦＥＴ１のドレイン端子と接地電位との間に接続され、Ｎ型ＭＯＳＦＥＴ３がオンすると第１のＰ型ＭＯＳＦＥＴ１，第２のＰ型ＭＯＳＦＥＴ２のそれぞれに同等の電流Ｉ１およびＩ２が流れる。抵抗Ｒ１は、第２のＰ型ＭＯＳＦＥＴ２のドレイン端子と高圧側駆動電源Ｅ２の低電位側、即ち高圧側浮遊オフセット電圧ＶＳとの間に接続され、第２のＰ型ＭＯＳＦＥＴ２と抵抗Ｒ１との接続点には、高圧側駆動素子ＤＲ１の信号入力端子が接続される。つまり、高圧側駆動素子ＤＲ１は、第２のＰ型ＭＯＳＦＥＴ２を流れる電流Ｉ２により抵抗Ｒ１に生じる電圧降下による信号によって動作する。
【０００８】
以下、レベルシフト回路ＬＳの動作について説明する。制御装置Ｐおよび制御素子ＣＲ１から出力される制御信号によってＮ型ＭＯＳＦＥＴ３がオンされると、カレントミラー回路を構成する第１のＰ型ＭＯＳＦＥＴ１および第２のＰ型ＭＯＳＦＥＴ２のそれぞれに同等の電流Ｉ１およびＩ２が流れる。このとき、第２のＰ型ＭＯＳＦＥＴ２を流れる電流Ｉ２により抵抗Ｒ１の両端に電圧降下による電圧が発生し、該電圧は制御信号として高圧側駆動素子ＤＲ１に入力される。ここで、抵抗Ｒ１は、第２のＰ型ＭＯＳＦＥＴ２のドレイン端子と高圧側浮遊オフセット電圧ＶＳとの間に接続されているので、高圧側駆動素子ＤＲ１に入力される該制御信号は高圧側浮遊オフセット電圧ＶＳを基準とした信号となっている。
【０００９】
このように、レベルシフト回路ＬＳは、接地電位を基準とした制御信号を高圧側浮遊オフセット電圧ＶＳを基準とした制御信号へと変換する。そして、その制御信号に基づき、高圧側駆動素子ＤＲ１はさらに高圧側浮遊オフセット電圧ＶＳを基準とする駆動信号を出力し、高圧側パワースイッチングデバイスＱ１を駆動させることができる。
【００１０】
【発明が解決しようとする課題】
上述したように、高圧側パワースイッチングデバイスＱ１および高圧側駆動素子ＤＲ１は、高圧側浮遊オフセット電圧ＶＳを基準電位として動作しており、この高圧側浮遊オフセット電圧ＶＳは図２からも明らかなように、パワースイッチングデバイスＱ１およびＱ２のスイッチングに応じて、ある傾きｄｖ／ｄｔにより変動する。またそれにより、高圧側駆動電源Ｅ２の高電位側（高圧側浮遊供給絶対電圧ＶＢ）も同様に変動する。
【００１１】
以下に、上述した高圧側浮遊オフセット電圧ＶＳおよび高圧側浮遊供給絶対電圧ＶＢの変動により生じる誤動作について説明する。まず、第１のＰ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ３は寄生コンデンサを有しているため、それらを介して、高圧側浮遊供給絶対電圧ＶＢから、ｄｖ／ｄｔに応じた過渡電流が流れ、見かけ上Ｎ型ＭＯＳＦＥＴ３がオンしたのと同じ状態となる。その場合、カレントミラー回路を構成する第１のＰ型ＭＯＳＦＥＴ１，第２のＰ型ＭＯＳＦＥＴ２のそれぞれに同等の誤電流Ｉ１ｅおよびＩ２ｅが流れ、誤信号が生じる。このとき、第２のＰ型ＭＯＳＦＥＴ２に流れる誤電流Ｉ２ｅにより抵抗Ｒ１に生じる電圧降下が、高圧側駆動素子ＤＲ１のしきい値を超えると、高圧側駆動素子ＤＲ１は誤動作してしまうこととなる。
【００１２】
このような誤動作を防止するためには、抵抗Ｒ１の電圧降下による、ｄｖ／ｄｔによる誤電流Ｉ２ｅによって生じる誤信号と、制御装置Ｐおよび制御素子ＣＲ１からの制御信号による電流Ｉ２によって生じる正規の信号とを区別できるように、抵抗Ｒ１の抵抗値や高圧側駆動素子ＤＲ１のしきい値を設定すればよいが、非常に高精度な設定が必要になり、その誤動作防止能力にも限界がある。
【００１３】
また、ｄｖ／ｄｔによる過渡電流によって生じる誤信号の信号レベルは、Ｎ型ＭＯＳＦＥＴ３の寄生コンデンサの容量値に大きく依存するものであり、Ｎ型ＭＯＳＦＥＴ３およびＰ型ＭＯＳＦＥＴ１、２のサイズはあまり影響しない。つまり、Ｐ型ＭＯＳＦＥＴ１、２のサイズを大きくし、正規の信号に対する電流Ｉ１、Ｉ２を大きくしても、ｄｖ／ｄｔによる誤電流Ｉ１ｅ、Ｉ２ｅの大きさはあまり変化しない。したがって、Ｐ型ＭＯＳＦＥＴ１、２のサイズを大きくすることで、正規の信号の信号レベルを誤信号のレベルに比べ充分大きくし、誤信号と正規の信号との大きさに差をつけることで、上記抵抗Ｒ１の抵抗値や高圧側駆動素子ＤＲ１のしきい値の設定を容易にすることも考えられる。しかしその場合、抵抗Ｒ１等における損失が大きくなってしまう。
【００１４】
本発明は以上のような問題を解決するためになされたものであって、本発明の目的は、損失の増大を抑えつつ、高圧側浮遊オフセット電圧ＶＳの変動に伴う誤動作を防止できる半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
請求項１に記載のレベルシフト回路は、第１および第２のスイッチング素子からなるカレントミラー回路と、前記カレントミラー回路の出力側である前記第２のスイッチング素子に直列接続された抵抗と、前記カレントミラー回路の入力側である前記第１のスイッチング素子に直列接続され、入力信号により制御される第３のスイッチング素子とを有し、前記第３のスイッチング素子が前記入力信号に応じて前記第１のスイッチング素子に第１の信号電流を流し、それに応じて前記第２のスイッチング素子を流れる第２の信号電流により前記抵抗に生じる電圧降下を出力信号とするレベルシフト回路であって、前記第１のスイッチング素子のサイズは、前記出力信号の基準電圧の変動により前記第３のスイッチング素子の寄生コンデンサに流れる誤電流よりも前記第１の信号電流が大きくなるように設定されており、前記第２のスイッチング素子のサイズが、前記第１のスイッチング素子のサイズよりも小さいことを特徴とする。
【００１６】
【発明の実施の形態】
図１は、本発明の実施の形態に係るレベルシフト回路ＬＳの構成を示す図である。この図において、図２に示したものと同一の要素については同符号を付して示しており、ここでの詳細な説明は省略する。なお、図１は、図２に示したようなパワーデバイス駆動回路の構成の一部を成すものであるが、図１においては、レベルシフト回路ＬＳ、高圧側駆動素子ＤＲ１、高圧側駆動電源Ｅ２以外の要素は説明の便宜上、図示を省略している。
【００１７】
この図からも分かるように回路構成自体は、図２に示したレベルシフト回路ＬＳとほぼ同じである。ただし、本実施の形態においては、カレントミラー回路を構成している第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥＴ２との間に所定のサイズ比を設け、第２のＰ型ＭＯＳＦＥＴ２のサイズを第１のＰ型ＭＯＳＦＥＴ１のサイズよりも小さくしている。なお、４はパワースイッチングデバイスＱ１およびＱ２のスイッチングによる高圧側浮遊オフセット電圧ＶＳの電位変動を等価回路的に示したものである。
【００１８】
以下に、この高圧側パワーデバイス駆動回路における誤動作防止作用について説明する。上述したように、ｄｖ／ｄｔにより第１のＰ型ＭＯＳＦＥＴ１を流れる誤電流Ｉ１ｅの大きさは、Ｎ型ＭＯＳＦＥＴ３の寄生コンデンサの容量値に大きく依存するものであり、第１のＰ型ＭＯＳＦＥＴ１のサイズにはほぼ依存しない。よって、第１のＰ型ＭＯＳＦＥＴのサイズを大きくすることで、正規の信号（即ち制御信号）によって第１のＰ型ＭＯＳＦＥＴ１を流れる電流Ｉ１の大きさのみを大きくできる。つまり、電流Ｉ１の大きさを誤電流Ｉ１ｅに対して大きくでき、それによって電流Ｉ１と誤電流Ｉ１ｅとの区別を容易にできる。
【００１９】
本実施の形態においては、まず、制御信号に伴う電流Ｉ１と誤信号に伴う誤電流Ｉ１ｅとの区別が容易にできる程度に、第１のＰ型ＭＯＳＦＥＴ１のサイズを大きくとる。
【００２０】
一方、第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥＴ２はカレントミラー回路を構成しているので、第１のＰ型ＭＯＳＦＥＴ１に電流が流れると、第２のＰ型ＭＯＳＦＥＴ２にも同様に電流が流れる。ここで、上述したように、本実施の形態においては、第２のＰ型ＭＯＳＦＥＴ２のサイズを、第１のＰ型ＭＯＳＦＥＴ１のサイズよりも小さくしているので、第２のＰ型ＭＯＳＦＥＴ２を流れる電流は第１のＰ型ＭＯＳＦＥＴ１を流れる電流よりも、そのサイズ比に応じて小さくなる。
【００２１】
ここで、電流Ｉ２および、誤電流Ｉ２ｅは共に、第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥＴ２とのサイズ比に従って、それぞれ電流Ｉ１、誤電流Ｉ１ｅよりも小さくなる。つまり、電流Ｉ２の誤電流Ｉ２ｅの大きさに対する比は、電流Ｉ１の誤電流Ｉ１ｅに対する比に等しい。従って、電流Ｉ１が誤電流Ｉ１ｅに比べて充分大きい場合、それと同様に電流Ｉ２も誤電流Ｉ２ｅに比べて大いこととなり、電流Ｉ２と誤電流Ｉ２ｅとの区別も容易に行うことができる。その場合、誤信号と正規の信号とを区別するための、抵抗Ｒ１の抵抗値や高圧側駆動素子ＤＲ１のしきい値を設定を容易に行うことができ、結果として、容易に誤動作を防止することができる。
【００２２】
さらに、第２のＰ型ＭＯＳＦＥＴ２のサイズを小さくすることで、正規の制御信号による電流Ｉ２の大きさは抑えられているので、第１のＰ型ＭＯＳＦＥＴ１と第２の２のＰ型ＭＯＳＦＥＴ２のサイズを共に大きくする場合に比べ、抵抗Ｒ１等における損失は抑えられている。
【００２３】
よって、本実施の形態に係る高圧側パワーデバイス駆動回路を用いた半導体装置によれば、損失の増大を抑えつつ、高圧側浮遊オフセット電圧ＶＳの変動に伴う誤動作を防止することができる。
【００２４】
【発明の効果】
以上説明したように、請求項１に記載のレベルシフト回路は、第１および第２のスイッチング素子からなるカレントミラー回路と、第２のスイッチング素子に接続された抵抗を有し、抵抗に生じる電圧降下を出力信号とするレベルシフト回路において、第２のスイッチング素子のサイズが、第１のスイッチング素子のサイズよりも小さい。また、第１のスイッチング素子のサイズは、正規の信号によって生じる電流を、高圧側浮遊オフセット電圧の変動によって生じる電流よりも充分大きくなるように設定されている。よって、正規の信号と誤信号との区別が容易になり、なお且つ第２のスイッチング素子を流れる電流は小さく抑えられる。従って、損失の増大を抑えつつ、高圧側浮遊オフセット電圧ＶＳの変動に伴う誤動作を防止することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係るレベルシフト回路の構成を示す図である。
【図２】  従来のレベルシフト回路を有するパワーデバイス駆動回路を用いたインバ−タの構成図である。
【符号の説明】
１  第１のＰ型ＭＯＳＦＥＴ、２  第２のＰ型ＭＯＳＦＥＴ、３  Ｎ型ＭＯＳＦＥＴ、Ｒ１  抵抗、ＤＲ１  駆動素子、Ｅ３  駆動電源。
【図１】
0004401593.tif 000002
【図２】
0004401593.tif 000003