(57)【特許請求の範囲】
【請求項１】
複数のメインセルと少なくとも一つの参照セルから構成される複数のサブセルアレイを有し、各メインセルがビットライン、ワードライン及びプレートラインに接続されており、特定のサブセルアレイの参照セルはそのサブセルアレイと隣り合っているサブセルアレイのメインセルと共に動作するよう構成されている不揮発性強誘電体メモリ装置において、
前記参照セルが
ゲートが参照ワードラインに連結され、ドレインはビットラインに連結される第１トランジスタと、
ゲートには参照ビットライン等化器信号が印加され、ドレインは前記第１トランジスタのソースに連結され、ソースは接地電圧端に連結される第２トランジスタと、
第１端子と第２端子を備え、それらの端子間に形成された強誘電体層を備えた強誘電体キャパシタが複数並列に連結され、その第１端子が必要に応じた所定の数だけ共通に前記第１トランジスタのソースに接続され、第２端子が共通に参照プレートラインに連結される強誘電体キャパシタと
を有し、
アクティブ期間の終了後、前記プレートラインがハイレベルへ遷移されずに、前記ワードラインのみが一旦ハイレベルへ遷移されてローレベルへ戻された後に、前記参照ビットライン等化器信号をハイレベルにして前記第２トランジスタのゲートに印加することにより前記第２トランジスタを動作させ、前記強誘電体キャパシタを接地電圧レベルに初期化することを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
複数のメインセルと少なくとも一つの参照セルから構成される複数のサブセルアレイを有し、各メインセルがビットライン、ワードライン及びプレートラインに接続され、特定のサブセルアレイの参照セルはそのサブセルアレイと隣り合っているサブセルアレイのメインセルと共に動作するよう構成され、
前記参照セルが
ゲートが参照ワードラインに連結され、ドレインはビットラインに連結される第１トランジスタと、
ゲートには参照ビットライン等化器信号が印加され、ドレインはストレージノードを通って前記第１トランジスタのソースに連結され、ソースは接地電圧端に連結される第２トランジスタと、
第１端子と第２端子を備え、それらの端子間に形成された強誘電体層を備えた強誘電体キャパシタが複数並列に連結され、その第１端子が必要に応じた所定の数だけ共通に前記ストレージノードに接続され、第２端子が共通に参照プレートラインに連結される強誘電体キャパシタと
を有する不揮発性強誘電体メモリ装置の駆動方法において、
一サイクルのアクティブ期間で前記ワードラインとプレートラインを活性化させる段階と、
前記プレートラインを活性状態に保って前記ワードラインを不活性化させる段階と、
ビットラインに接続されたセンス増幅器を活性化させる段階と、
前記プレートラインを不活性化させる段階と、
前記アクティブ期間の終了後プリチャージ期間が始まると前記プレートラインを活性化させずに前記ワードラインのみを活性化させる段階と、
前記プリチャージ期間が終わる前に前記ワードラインを不活性化させる段階と、
前記ワードラインの不活性化の後に、前記参照ビットライン等化器信号をハイレベルにして前記第２トランジスタのゲートに印加させることにより、前記第２トランジスタを動作させ、前記強誘電体キャパシタすなわち前記ストレージノードを接地させる段階と
を備えたことを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【請求項３】
前記ワードラインはアクティブ期間でローレベルを維持する第１段階と、
ローレベルからハイレベルに遷移する第２段階と、
ハイレベルからローレベルに遷移する第３段階と、
ローレベルを維持する第４段階とで動作することを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項４】
前記アクティブ期間が終わって書込み動作期間が始まると、前記ローレベルのワードラインがハイレベルに遷移することを特徴とする請求項３記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項５】
前記プレートラインは前記第１段階でローレベルを維持し、前記第２段階でハイレベルに遷移し、前記第３段階でハイレベルを維持し、前記第４段階でローレベルに遷移することを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項６】
前記プレートラインは前記第４段階でロールレベルに遷移した後、書込み動作期間が終わり、次のサイクルのアクティブ期間が始まると、前記ワードラインと共にハイレベルに遷移することを特徴とする請求項６記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項７】
前記ワードラインの動作と同様に参照ワードラインが動作し、前記プレートラインの動作と同様に参照プレートラインが動作することを特徴とする請求項４記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項８】
前記センス増幅器が活性化された後、前記プレートラインが活性化状態を維持する間にビットラインに強制的にデータが載せられることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項９】
前記書込み動作期間が始まり、前記ワードラインがハイレベルに遷移した後、再びローレベルに遷移となるとき、センス増幅器を不活性化させることを特徴とする請求項７記載の不揮発性強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、不揮発性強誘電体メモリ装置並びにそのメモリ装置の駆動方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性を有するので次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタに強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性のため維持電流を必要とすることなくデータを保存することができる。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極は、電界の付与を停止しても残留分極（又は自発分極）の存在によって消滅せず、一定量（ｄ,ａ状態）の磁気を維持する。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ワードラインに接続されたゲート及びビットラインに接続されたドレインを持つトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のソースに接続され、第２端子はプレートラインＰ／Ｌに接続される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移して、書込み動作モードが始まる。  次いで、書込み動作モードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。図の書込みモードは書込み動作に先立って行われる読み出し動作は省略して説明してある。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作（図３ｂ）は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインが等化器信号によって「ロー」電位とされる。
【０００８】
各ビットラインを不活性化し、アドレスをデコードする。デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータ（Ｑｓ）を破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを増幅した後には、特に破壊されたデータは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させて再書き込みを行う。
【００１１】
【発明が解決しようとする課題】
しかし、上記のような従来の不揮発性強誘電体メモリ装置並びにそのメモリ装置の駆動方法には次のような問題点があった。
【００１２】
不揮発性強誘電体メモリセルはチップアクティブ時間とデータを書き込むための書込み動作時間（再書込みも含めて）が必要である。しかし、従来の不揮発性強誘電体メモリ装置は書込み動作時にワードラインとプレートラインのレベルを遷移させる必要があったので、その書込み動作時間を長くしなければならなかった。従って、その長い書込み動作時間によってチップサイクルタイムが長くなり、チップの特性を低下させる要因となっていた。
また、メインセルと参照セルのキャパシタンスの差により発生するそのキャパシタを含むビットラインの負荷の差を克服できず、センシングマージンを低下させていた。
【００１３】
本発明は上記従来技術の問題点を解決するためのもので、書込み動作時間中はワードラインのみを変化させ、その時間を最大限短縮させることによってチップサイクルタイムを最小化してチップ特性を改善し、メインセルと参照セルとのキャパシタンス差によるビットラインの負荷の差を防止してセンシングマージンを向上させることができる不揮発性強誘電体メモリ装置並びにそのメモリ装置の駆動方法を提供する。
【００１４】
【課題を解決するための手段】
本発明は、複数のメインセルと少なくとも一つの参照セルから構成される複数のサブセルアレイを有し、特定のサブセルアレイの参照セルはそのサブセルアレイと隣り合っているサブセルアレイのメインセルと共に動作する不揮発性強誘電体メモリ装置において、前記参照セルがゲートが参照ワードラインに連結され、ドレインはビットラインに連結される第１トランジスタと、ゲートに印加される参照ビットライン等化器信号により制御され、ドレインは前記第１トランジスタのソースに連結され、ソースは接地電圧端に連結される第２トランジスタと、第１端子と第２端子を備え、それらの端子間に形成された強誘電体層を備えた強誘電体キャパシタが複数並列に連結され、その第１端子が必要に応じた所定の数だけ共通に前記第１トランジスタのソースに接続され、第２端子が共通に参照プレートラインに連結される強誘電体キャパシタとを有することを特徴とする。
【００１５】
本発明方法は、複数のメインセルと少なくとも一つの参照セルから構成される複数のサブセルアレイを有し、特定のサブセルアレイの参照セルはそのサブセルアレイと隣り合っているメインセルと共に動作するよう構成され、かつ各セルがビットライン、ワードライン及びプレートラインに接続されている不揮発性強誘電体メモリ装置の駆動方法において、一サイクルのアクティブ期間でワードラインとプレートラインを活性化させる段階と、前記プレートラインを活性状態に保って前記ワードラインを不活性化させる段階と、ビットラインに接続されたセンス増幅器を活性化させる段階と、プレートラインを不活性化させる段階と、書込み動作期間が始まるとワードラインを活性化させる段階と、その書込み動作期間が終わる前にワードラインを不活性化させる段階とを備えたことを特徴とする。
【００１６】
【発明の実施の形態】
以下、添付の図面を参照して本発明の一実施形態の不揮発性強誘電体メモリ装置並びにそのメモリ装置の駆動方法を説明する。
【００１７】
図４は本不揮発性強誘電体メモリ装置によるセルアレイ部のブロック構成図である。
セルアレイ部は複数のサブセルアレイ部から構成され、そのうち上、下に隣接したサブセルアレイ（ｓｕｂ＿Ｔ、ｓｕｂ＿Ｂ）の間にはセンス増幅器（Ｓ／Ａ）が配置される。なお、本明細書において上下左右にという方向を示す語は図面上の方向であって単なる説明の便宜のために過ぎない。それぞれのサブセルアレイは、ビットライン（Ｂ／Ｌ）と、このビットライン（Ｂ／Ｌ）に連結される複数のメインセル（ＭＣ）と１個の参照セル（ＲＣ）及びカラム選択部（ｃｓ）とを有する。
【００１８】
このとき、センス増幅器（Ｓ／Ａ）を中心にその上側に構成されるサブセルアレイ部（ｓｕｂ＿Ｔ）内の参照セル（ＲＣ）は下側に構成されるサブセルアレイ部（ｓｕｂ＿Ｂ）内のメインセル（ＭＣ）と同時にアクセスされる。
一方、下側に構成されるサブセルアレイ部（ｓｕｂ＿Ｂ）内の参照セル（ＲＣ）は上側に構成されるサブセルアレイ部（ｓｕｂ＿Ｔ）内のメインセル（ＭＣ）と同時にアクセスされる。
なお、図中に示したメインセルは、先に説明した単位セル（図２）と同様の構成を有している。
【００１９】
カラム選択部（ＣＳ）はＹ（カラム）アドレスを利用してカラム選択部が接続されたカラムのビットラインを選択的に活性化させるためのものである。カラム選択部（ＣＳ）がハイレベルになるとカラムビットラインとデータバスとが連結され、データ伝達が行われる。
【００２０】
それぞれの参照セルは図５のように構成されている。
図５は本不揮発性強誘電体メモリ装置による参照セルの詳細構成図である。
図５に示すように、この参照セルは、一方向に形成されたビットライン（Ｂ／Ｌ）、そのビットライン（Ｂ／Ｌ）を横切る方向に形成された参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）、この参照ワードライン信号により制御され、強誘電体キャパシタに格納された参照電圧を選択的にビットラインへ伝達するスイッチング部５１、強誘電体キャパシタと連結されたスイッチング部５１の入力端のレベルを選択的に初期化させるレベル初期化部５２、スイッチング部の入力端に連結される複数の強誘電体キャパシタ（ＦＣ１、ＦＣ２、ＦＣ３，．．．．，ＦＣｎ）を含んでいる。
【００２１】
スイッチング部５１はゲートが参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）に連結され、ドレインが前記ビットライン（Ｂ／Ｌ）に連結され、ソースが入力端であるストレージノード（ＳＮ）に連結されるＮＭＯＳトランジスタ（以下、第１トランジスタ（Ｔ１）という）で構成されている。
【００２２】
レベル初期化部５２は参照セルのストレージノード（ＳＮ）を初期化させるためのコントロール信号である参照セル等化器コントロール信号（ＲＥＦ＿ＥＱ）により制御され、第１トランジスタ（Ｔ１）のソースと接地端（Ｖｓｓ）との間に連結されたＮＭＯＳトランジスタ（以下、第２トランジスタ（Ｔ２）という）で構成する。
【００２３】
複数の強誘電体キャパシタ（ＦＣ１、ＦＣ２、ＦＣ３，．．．．，ＦＣｎ）は第１、第２端子（電極）とその間に形成された強誘電体物質から構成され、各強誘電体キャパシタの第１端子は第１トランジスタ（Ｔ１）のソースと連結され、第２端子は参照プレートライン（ＲＥＦ＿Ｐ／Ｌ）に連結される。ここで、複数の強誘電体キャパシタ（ＦＣ１、ＦＣ２、ＦＣ３，．．．．，ＦＣｎ）は参照セルのキャパシタサイズによってその数が決定される。即ち、参照セルのキャパシタサイズによって強誘電体キャパシタの第１端子を第１トランジスタに接続する数を変えることによりキャパシタンスを自由に調整することができる。したがって、ビットラインの負荷の差を無くすように調整できる。
【００２４】
そして、ストレージノード（ＳＮ）は複数の強誘電体キャパシタ（ＦＣ１、ＦＣ２、ＦＣ３，．．．．，ＦＣｎ）の第１端子に連結されている。
参照セル等化器コントロール信号（ＲＥＦ＿ＥＱ）はストレージノード（ＳＮ）を接地電圧レベルに初期化させる。即ち、参照セル等化器コントロール信号（ＲＥＦ＿ＥＱ）がハイレベルであれば、第２トランジスタ（Ｔ２）が導通し、ストレージノードを接地電圧レベルにする。
【００２５】
一方、図６は図５に示す参照セルの断面構成図である。
図６に示すように、アクティブ領域の半導体基板６１内には選択的に第１不純物領域６２、第２不純物領域６３及び第３不純物領域６４が形成される。第１不純物領域６２と第２不純物領域６３との間の基板上には第１トランジスタ（Ｔ１）のゲート電極６５が形成され、第２不純物領域６３と第３不純物領域６４との間には第２トランジスタ（Ｔ２）のゲート電極６６が形成される。前記ゲート電極６５、６６を含む基板の全面には第１絶縁層６７が形成され、その第１絶縁層６７上には複数の強誘電体キャパシタ（ＦＣ１、ＦＣ２、ＦＣ３，．．．．，ＦＣｎ）が形成される。強誘電体キャパシタ（ＦＣ１、ＦＣ２、ＦＣ３，．．．．，ＦＣｎ）を含む基板の全面には第２絶縁層６８が形成され、その第２絶縁層６８上には第２不純物領域６３と強誘電体キャパシタの第１端子（上部電極）を選択的に連結するための電導層６９が形成される。すなわち、必要に応じてトランジスタに接続させるキャパシタの数を調整できる。電導層６９を含む基板の全面には第３絶縁層７０が形成され、その第３絶縁層７０上には前記第１不純物６２と連結されるビットライン７１が形成される。
【００２６】
強誘電体キャパシタ（ＦＣ１、ＦＣ２、ＦＣ３，．．．．，ＦＣｎ）の第２端子（下部電極）は参照プレートライン（ＲＥＦ＿Ｐ／Ｌ）（図示せず）と連結される。
強誘電体キャパシタ（ＦＣ１、ＦＣ２、ＦＣ３，．．．．，ＦＣｎ）は第２端子（下部電極）−強誘電体物質−第１端子（上部電極）の順に形成され、第１端子及び第２端子はＰｔ、Ｒｕ、又はこれらを含む合金で形成する。そして、強誘電体物質はＳＢＴ又はＰＺＴの何れかで形成する。
【００２７】
このような本不揮発性強誘電体メモリ装置の駆動方法を図７に基づいて説明する。
図７は本不揮発性強誘電体メモリ装置による参照セルの動作を説明するための動作タイミング図である。
図１のヒステリシスループのＱｓは強誘電体キャパシタの分極状態のいわゆるスイッチング電荷であり、Ｑｎｓを強誘電体キャパシタのノンスイッチング電荷という。本発明の参照セルはＱｎｓを用いる。
【００２８】
即ち、図７に示すように、動作サイクル内で参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）と参照プレートライン（ＲＥＦ＿Ｐ／Ｌ）共にＢ期間でハイレベルに遷移される。従って、ビットライン（Ｂ／Ｌ）には（Ｑｎｓ×強誘電体キャパシタのサイズ）だけの電荷が供給される。このとき、センス増幅器が動作する前に参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）を再びローレベルに遷移させ、ビットライン（Ｂ／Ｌ）の電圧が参照セルに作用しないようにする。
【００２９】
一方、参照プレートライン（ＲＥＦ＿Ｐ／Ｌ）は、参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）が十分にローレベルに安定化した引き続くＣ期間でもハイレベルの状態を維持し、Ｃ期間の終わりでローレベルに遷移される。
このように、本実施形態はノンスイッチング電荷（Ｑｎｓ）を利用するため、書込み動作期間に書き込む必要ない。従って、参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）はそれ以上のハイパルスが必要なくなる。
【００３０】
また、参照レベルはストレージノードの初期レベルに影響を受けるので、ストレージノードの安定化のためには、図５に示す第２トランジスタ（Ｔ２）を用いてＦ期間の間に参照等化器コントロール信号（ＲＥＦ＿ＥＱ）を用いて前記ストレージノードを接地電圧レベルに初期化させる。
従って、ストレージノードの初期レベルが接地電圧レベルに維持され、参照レベルを安定化させることができる。
【００３１】
このような本実施形態の不揮発性強誘電体メモリ装置の駆動方法を図８、９を参照してより詳細に説明する。
図８は書込みモードの動作波形図であり、図９は読み出しモードの動作波形図である。図示のようにほとんど同じである。書込み動作モードの読み出し後の書込みはデータラインからの新たなデータの書込みであり、読み出し動作モードの読み出し後の書込みはデータ修復のためのいわゆる再書込みである。本明細書では、その双方の書込みを書き込み動作と称している。
【００３２】
以下、図８に示す波形図を参照して書込みモードを説明する。
ＣＳＢｐａｄ信号がローレベルに遷移してアクティブ期間が始まった後、一旦読み出し、その後に書込み動作期間を経て一サイクルが完了する。
チップのアクティブ期間が始まると、期間Ａにおいてアドレスが復号化され、各種のコントロール信号が活性化されるとともに、対応するワードライン（Ｗ／Ｌ）、プレートライン（Ｐ／Ｌ）、参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）、参照プレートライン（ＲＥＦ＿Ｐ／Ｌ）がハイレベルとなる。
ここで、ワードライン（Ｗ／Ｌ）はメインセルのワードラインを示す。
【００３３】
期間Ｂでは、ワードライン（Ｗ／Ｌ）と参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）はハイレベルを維持するので、メインセルのデータと参照セルのデータがそれぞれのビットライン（Ｂ／Ｌ）へ伝達される。
この場合、メインセルのデータと参照セルのデータが伝達されるビットラインは同じビットラインではない。即ち、前述した通り、サブセルアレイのうちセンス増幅器を中心に上側のサブセルアレイ内のメインセルは、下側のサブセルアレイ内の参照セルと共に動作（下側のサブセルアレイ内のメインセルは、上側のサブセルアレイ内の参照セルと共に動作）するため、メインセルのデータは上側のサブセルアレイ内のビットラインへ伝達され、参照セルのデータは下側のサブセルアレイ内のビットラインへ伝達される。
【００３４】
このように、メインセル及び参照セルのデータがそれぞれのビットラインへ伝達されると、ワードライン（Ｗ／Ｌ）及び参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）をローレベルに遷移させ、各ビットライン（Ｂ／Ｌ）と各セルとの接続を切り離す。従って、メインセルと参照セルのキャパシタ（強誘電体キャパシタ）のサイズの差によるビットラインの負荷の影響を除去することができる。
このようなビットラインの負荷の影響を除去することでセンス増幅器のセンシングマージンを向上させることができる。
【００３５】
図に示すように、ワードライン（Ｗ／Ｌ）及び参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）がローレベルに遷移すると、センス増幅器イネーブル信号（ＳＥＮ）をハイレベルに活性化させ（Ｃ期間）、ビットライン（Ｂ／Ｌ）のデータを増幅する。このとき、プレートライン（Ｐ／Ｌ）及び参照プレートライン（ＲＥＦ＿Ｐ／Ｌ）は、Ｄ期間が始まるときにローレベルに遷移する。
すなわち、本実施形態では、ワードライン（Ｗ／Ｌ）及び参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）がローレベルに遷移されるときに、プレートライン（Ｐ／Ｌ）及び参照プレートライン（ＲＥＦ＿Ｐ／Ｌ）が一緒に遷移されることはない。
このように、ワードライン（Ｗ／Ｌ）及び参照ワードライン（ＲＥＦ＿Ｗ／Ｌ）の遷移時にプレートライン（Ｐ／Ｌ）及び参照プレートライン（ＲＥＦ＿Ｐ／Ｌ）を同時に遷移させないことで、それらが同時に遷移されることで発生する干渉ノイズを除去することができる。
【００３６】
以後、センス増幅器（Ｓ／Ａ）での増幅作用が安定状態になると、カラム選択部（ＣＳ）をＤ期間においてハイレベルに活性化させ、ビットライン（Ｂ／Ｌ）のデータをデータバス（図４）のデータと交換する。すなわち、Ｅ期間でワードラインのみをハイにし、その間に「１」のデータを記憶させるビットラインにデータバスからそのデータを送り込んで書き込む。
【００３７】
ついで、図９に示す波形図を参照して読み出しモードを説明する。先の書込みモードと同じであり、ビットラインのデータがセンスアンプで読みとられてデータバスへ伝達される。その後、破壊されたデータを回復するためにＣＳＢｐａｄ信号がハイレベルに遷移して、再書込みのための書込み動作期間が始まる。
【００３８】
書込み動作期間が始まると、ワードライン（Ｗ／Ｌ）のみがローレベルからハイレベルに遷移する（Ｅ期間）。このとき、センス増幅器活性化信号（ＳＥＮ）はハイレベルを維持し活性化状態となっており、ビットライン（Ｂ／Ｌ）は増幅したデータや、読み出されたデータを継続的に保持し続ける。従って、期間Ｂにおいて破壊されたメインセルのロジック「１」データは、再びこの時点で同一のセル内に戻される。これを再書込み過程と言う。前記再書込み過程が完了すると、期間Ｆにおいて、ビットライン（Ｂ／Ｌ）と参照セルのストレージノード（ＳＮ）を接地電圧レベルに初期化させ、次のサイクルが始まる。
【００３９】
【発明の効果】
本発明によれば、参照レベルを調整するために強誘電体キャパシタのサイズにより強誘電体キャパシタの数を調整することができ、メインセルと参照セルとのキャパシタンス差により発生するメインビットラインと参照ビットライン間の負荷の差を減少させ、センス増幅器のセンシング効率を増加させることができる。
【００４０】
また、本発明方法によれば、プレートラインはチップアクティブ期間において予め不活性化状態に遷移させた後、書込み動作期間においてはワードラインのみを活性化させ、チップサイクル遅延要素を除去することができる。
従って、書込み動作時間を短縮させることができ、チップ動作サイクルタイムを最小化することができる。
さらに、メインセルのデータと参照セルのデータがビットラインに十分に載せられると、ワードラインと参照ワードラインを不活性化させ、ビットラインとセルとを分離させることにより、メインセルと参照セルとのキャパシタンス差によるビットラインの負荷の差を除去することができ、センシングマージンを向上させることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシス特性図。
【図２】従来不揮発性強誘電体メモリ装置の構成図。
【図３ａ】従来不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】読み出しモードの動作を示すタイミング図。
【図４】本発明の不揮発性強誘電体メモリ装置によるセルアレイ部の構成図。
【図５】本発明の不揮発性強誘電体メモリ装置による参照セルの構成図。
【図６】図５による断面構成図。
【図７】本発明の不揮発性強誘電体メモリ装置による参照セルの動作を説明するための動作タイミング図。
【図８】本発明の不揮発性強誘電体メモリ装置による書込みモードの動作を示すタイミング図。
【図９】本発明の不揮発性強誘電体メモリ装置による読み出しモードの動作を示すタイミング図。
【符号の説明】
５１：スイッチング部    ５２：レベル初期化部
６１：半導体基板
６２、６３、６４：第１、第２、第３不純物領域
６５：第１トランジスタのゲート電極
６６：第２トランジスタのゲート電極
６７、６８、７０：第１、第２、第３絶縁層
６９：電導層    ７１：ビットライン
【図１】
0004460783.tif 000002
【図２】
0004460783.tif 000003
【図３ａ】
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【図３ｂ】
0004460783.tif 000005
【図４】
0004460783.tif 000006
【図５】
0004460783.tif 000007
【図６】
0004460783.tif 000008
【図７】
0004460783.tif 000009
【図８】
0004460783.tif 000010
【図９】
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