(57)【特許請求の範囲】
【請求項１】
外部からの入力画像データ、入力水平同期信号及び入力垂直同期信号が入力されて、内部で生成した動作クロック信号に従って、所定の表示装置に適した方式の出力画像データ、出力水平同期信号及び出力垂直同期信号を出力するスキャンコンバータであって、
動作タイミングの最小時間単位を規律するための動作クロック信号を生成するクロック生成器と、
前記出力水平同期信号を前記クロック生成器から与えられた前記動作クロック信号のパルス周期の整数倍の周期に生成する出力水平同期信号発生回路と、
外部から与えられた前記入力画像データについて一定ライン数の画素データを随時格納するラインメモリと、
外部から入力された前記入力画像データの各画素データを前記ラインメモリに随時書き込む書き込み回路と、
前記ラインメモリ内の前記画素データを随時読み出して前記出力画像データとして前記表示装置に出力する読み出し回路と、
前記出力水平同期信号発生回路で生成された前記出力水平同期信号のうちの画像中の有効領域における実際の出力有効ライン数を認識し、当該実際の出力有効ライン数と、前記出力水平同期信号発生回路で規律された前記出力水平同期信号の周期に誤差がないものと仮定したときの理論出力有効ライン数とを比較判定する判定回路と、
前記判定回路での判定結果に基づいて、前記書き込み回路で前記ラインメモリに書き込んだ後の前記読み出し回路での読み出し開始時点を決定し、この決定結果に基づいて前記書き込み回路の書き込み動作及び前記読み出し回路の読み出し動作を制御する制御部と
を備え、
前記制御部は、
前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数より大きい場合に、前記読み出し回路の読み出し開始時点を、前記書き込み回路で前記ラインメモリに書き込む前記画素データのデータ量が当該ラインメモリの最大記憶容量に至る以前であって、前記読み出し回路での読み出し継続中に前記書き込み回路での書き込みが終了した状態でラインメモリ内の前記画素データの未読み出しデータ量がゼロ以上となる時点に決定する第一処理と、
前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数未満である場合に、前記読み出し回路の読み出し開始時点を、前記読み出し回路での読み出し継続中に前記書き込み回路での書き込みが終了した状態でラインメモリ内の前記画素データの未読み出しデータ量が当該ラインメモリの最大記憶容量以下となる時点に決定する第二処理と、
前記第一処理または前記第二処理により決定された読み出し開始時点に従って前記読み出し回路の読み出し開始制御を行う第三処理と
を実行する機能を有するスキャンコンバータ。
【請求項２】
請求項１に記載のスキャンコンバータであって、
前記制御部は、
前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数未満である場合に、前記実際の出力有効ライン数が前記理論出力有効ライン数より大きくなるまで前記出力水平同期信号に対して前記出力水平同期信号の周期を前記動作クロック信号のパルス周期ずつ短くするよう繰り返し調整指示し、前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数より大きくなった時点で、前記第一処理を実行する一方、
前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数より大きい場合に、前記実際の出力有効ライン数が前記理論出力有効ライン数より少なくなるまで前記出力水平同期信号に対して前記出力水平同期信号の周期を前記動作クロック信号のパルス周期ずつ長くするよう繰り返し調整指示し、前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数未満になった時点で、前記第二処理を実行することを特徴とするスキャンコンバータ。
【請求項３】
所定のクロック生成器により、動作タイミングの最小時間単位を規律するための動作クロック信号を生成し、所定の出力水平同期信号発生回路において、前記クロック生成器から与えられた前記動作クロック信号のパルス周期の整数倍の周期の出力水平同期信号を生成し、外部から入力された入力画像データの各画素データを一定ライン数の容量を有するラインメモリに随時書き込み、前記出力水平同期信号に基づいて前記ラインメモリ内に随時書き込まれた前記画素データを随時読み出して出力画像データとして表示装置に出力するスキャンコンバータのパラメータ設定方法であって、
前記出力水平同期信号発生回路により前記出力水平同期信号を予め設定する工程と、
前記出力水平同期信号発生回路で生成された前記出力水平同期信号のうちの画像中の有効領域における実際の出力有効ライン数を認識する工程と、
前記実際の出力有効ライン数と、前記出力水平同期信号発生回路で規律された前記出力水平同期信号の周期に誤差がないものと仮定したときの理論出力有効ライン数とを比較判定する工程と、
前記実際の出力有効ライン数が前記理論出力有効ライン数より大きい場合に、前記読み出し回路の読み出し開始時点を、前記書き込み回路で前記ラインメモリに書き込む前記画素データのデータ量が当該ラインメモリの最大記憶容量に至る以前であって、前記読み出し回路での読み出し継続中に前記書き込み回路での書き込みが終了した状態でラインメモリ内の前記画素データの未読み出しデータ量がゼロ以上となる時点に決定する工程と、
前記実際の出力有効ライン数が前記理論出力有効ライン数未満である場合に、前記読み出し回路の読み出し開始時点を、前記読み出し回路での読み出し継続中に前記書き込み回路での書き込みが終了した状態でラインメモリ内の前記画素データの未読み出しデータ量が当該ラインメモリの最大記憶容量以下となる時点に決定する工程と、
前記読み出し回路の読み出し開始時点に従って前記読み出し回路の読み出し開始制御を行う工程と
を備えるスキャンコンバータのパラメータ設定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、任意の入力側画像表示方式の画像データが入力されて所定の出力側画像表示方式の表示装置に出力する際に、入力に係る画像データの入力側画像表示方式の水平同期周波数を出力側画像表示方式の画像データの同期周波数に適合するよう変換するスキャンコンバータ及びそのパラメータ設定方法に関する。
【０００２】
【従来の技術】
一般的なコンピューティングシステムのディスプレー機器においては、用途や設置スペースの問題から、様々なサイズ及び様々な解像度のものが要求される。例えば、一定面積の表示画面中でマルチメディアソフト等の画像情報を大きく表示して楽しみたいような場合には６４０×４８０ドットの解像度を使用する一方、仕事のためにできるだけたくさんの情報を１画面で見通しよく表示したい場合や、肉眼での視認による疲れを軽減するためには、１２８０×１０２４ドットや１６００×１２００ドット等のできるだけ高い解像度で表示を行うことが望ましい。また、近年のコンピューティングシステムにおけるマルチメディア技術の発展や、デジタルテレビジョン放送サービスの開始に関連して、近い将来には家庭等でのコンピューティングシステムとテレビジョン放送との棲み分けがなくなる事態も予想されており、異なった複数種類の同期周波数の画像信号を相互に変換して、コンピューティングシステムとテレビジョン放送受像機との間など、異なる同期周波数の画像表示の整合を図ることが益々重要になりつつある。
【０００３】
このように、異なった複数種類の同期周波数の画像信号を相互に変換する際のインターフェースとしては、通常はスキャンコンバータが使用される。
【０００４】
一般に、スキャンコンバータは、図１１の如く、入力元の機器から入力された画像データＳｉｎに応じて、水平同期周波数を変換した後に液晶表示ディスプレーまたはプラズマディスプレーといったフラットパネルディスプレー等の表示装置１に出力するようになっている。この際、例えば入力元の信号の表示方式としては、図１２の如く、ＸＧＡ、ＳＶＧＡ、ＶＧＡ及びＶＴＸＴなど様々なものがあり、これらの方式における水平同期周波数（Ｈ）及び垂直同期周波数（Ｖ）は、これらの方式が開発された時点の技術水準等の要因によって図１２のようにまちまちに設定されている。したがって、この様々な周波数の信号をディプレイ装置に同期させるべく調整するのがスキャンコンバータの主な機能である。
【０００５】
このスキャンコンバータにおいては、図１１の如く、ＲＧＢ（赤、緑、青）信号、ＹＵＶ（輝度成分、Ｒ−Ｙ色差成分、Ｂ−Ｙ色差成分）信号、またはＹＣｒＣｂ（ガンマ変換された輝度／色差分離表色系）信号といった所定の画像データが入力元の機器から入力されると、必要に応じて第１の画素処理部１１で画素の間引き処理を行い、メモリコントローラ１２を通じて１画面（フレーム）分の画像データをフレームメモリ１３に蓄える。そして、再びメモリコントローラ１２で画像データを読み出した後、必要に応じて第２の画素処理部１４で画素の水増しを行い、ＹＵＶ信号またはＹＣｒＣｂ信号として色形式変換部１５に入力してＲＧＢ信号に変換する。そして、輝度及びコントラストを輝度・コントラスト調整部１６で調整した後、表示装置毎に異なる色の調整変化の直線性をガンマ補正部１７により補正し、表示色が少ない場合に色の近似補正をディザリング部１８で行う。そして、所定のディスプレー調整表示をオンスクリーンディスプレー合成部１９で画像合成して制御する。しかる後、出力調整部２０により、表示装置１の表示デバイスのポート形式に対応して奇数番目の画素に対応する奇数ポートと偶数番目の画素に対応する偶数ポートのそれぞれに、２４ビットのＲＧＢ信号を交互に出力する。これらの画像処理動作は、全てＣＰＵ２１が所定のソフトウェアプログラム（ドライバデバイス）に従って実行される。
【０００６】
ここで、スキャンコンバータには、少なくとも２個のＰＬＬ回路２２，２３が組み込まれている。一方のＰＬＬ回路２２は、第１の画素処理部１１で画像データを読み込んだ後メモリコントローラ１２でフレームメモリ１３に画像データを書き込むまでの同期をとることに使用される。また、他方のＰＬＬ回路２３は、フレームメモリ１３から画像データを読み出して表示装置１に出力するまでの動作同期をとることに使用される。即ち、メモリコントローラ１２によりフレームメモリ１３への画像データの書き込み動作は、一方のＰＬＬ回路２２の発信周波数に対応して、入力元の機器からの信号に同期して行われる。一方、メモリコントローラ１２がフレームメモリ１３内の画像データを読み出す動作は、他方のＰＬＬ回路２３の発信周波数に対応して、出力先の表示装置１の動作クロックに対応するように実行される。このように、ＣＰＵ２１での制御に基づいて別々の２個のＰＬＬ回路２２，２３が互いに異なる周波数の動作クロックを発信し、これに基づいてフレームメモリ１３に対する画像データの読み書きを別々のクロック周波数で実行することで、入出力画像信号の水平同期周波数を容易に変更できるようになっている。
【０００７】
【発明が解決しようとする課題】
上記したスキャンコンバータにおいて使用されるフレームメモリ１３の容量は、最低でも、出力デバイス（即ち出力側の表示装置１）のサイズ以上のものが要求され、例えば１０２４×７６８ドットの画面の場合であれば、１０２４×７６８×２４＝１８，８７４，３６８ビットの容量が必要となる。
【０００８】
かかるフレームメモリ１３は一般に高価であり、また、回路構成上の省スペース化の阻害原因ともなっていた。
【０００９】
そこで１フレームの画素データの全てを格納するフレームメモリを使用するのではなく、一定のライン数の画素データを格納するだけのラインメモリを使用して、入力された画素データをラインメモリに順次書き込みながら、このラインメモリに格納された画素をＦＩＦＯ（先入れ先出し）方式で読み出して表示装置１に出力する方法が提案されている（例えば、特願平１０−１４７５５１号の特許出願参照）。これによれば、フレームバッファを省略して少容量で安価なラインメモリを使用すればよいため、スキャンコンバータを安価に構成できる利点がある。
【００１０】
しかしながら、この提案例のように少容量のラインメモリを使用する場合、フレームバッファを使用する場合に比べて、ラインメモリに対する画素データの書込み速度と読み出し速度とを精度よく設定する必要がある。即ち、ラインメモリに対する画素データの書込み速度が読み出し速度より早すぎる場合は、その程度によってラインメモリにオーバーフローが発生してしまい、一部分の画素データについては読み出す以前に次の画素データが書き込まれてしまうため、表示画像中に乱れが生じる。逆に、ラインメモリに対する画素データの書込み速度が読み出し速度より遅すぎる場合は、その程度によってラインメモリにアンダーフローが発生してしまい、ラインメモリに書き込みが行われる以前の画素データが読み出されてしまうため、やはり表示画像中に乱れが生じてしまう。したがって、ラインメモリに対する画素データの書込み速度と読み出し速度との整合が極めて重要となる。
【００１１】
そこで、この発明の課題は、フレームメモリに代えてラインメモリを使用することでスキャンコンバータを安価に構成するにあたって、そのラインメモリに対する画素データの書込み速度と読み出し速度との整合を効率良く行い得るスキャンコンバータ及びそのパラメータ設定方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決すべく、請求項１に記載の発明は、外部からの入力画像データ、入力水平同期信号及び入力垂直同期信号が入力されて、内部で生成した動作クロック信号に従って、所定の表示装置に適した方式の出力画像データ、出力水平同期信号及び出力垂直同期信号を出力するスキャンコンバータであって、動作タイミングの最小時間単位を規律するための動作クロック信号を生成するクロック生成器と、前記出力水平同期信号を前記クロック生成器から与えられた前記動作クロック信号のパルス周期の整数倍の周期に生成する出力水平同期信号発生回路と、外部から与えられた前記入力画像データについて一定ライン数の画素データを随時格納するラインメモリと、外部から入力された前記入力画像データの各画素データを前記ラインメモリに随時書き込む書き込み回路と、前記ラインメモリ内の前記画素データを随時読み出して前記出力画像データとして前記表示装置に出力する読み出し回路と、前記出力水平同期信号発生回路で生成された前記出力水平同期信号のうちの画像中の有効領域における実際の出力有効ライン数を認識し、当該実際の出力有効ライン数と、前記出力水平同期信号発生回路で規律された前記出力水平同期信号の周期に誤差がないものと仮定したときの理論出力有効ライン数とを比較判定する判定回路と、前記判定回路での判定結果に基づいて、前記書き込み回路で前記ラインメモリに書き込んだ後の前記読み出し回路での読み出し開始時点を決定し、この決定結果に基づいて前記書き込み回路の書き込み動作及び前記読み出し回路の読み出し動作を制御する制御部とを備え、前記制御部は、前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数より大きい場合に、前記読み出し回路の読み出し開始時点を、前記書き込み回路で前記ラインメモリに書き込む前記画素データのデータ量が当該ラインメモリの最大記憶容量に至る以前であって、前記読み出し回路での読み出し継続中に前記書き込み回路での書き込みが終了した状態でラインメモリ内の前記画素データの未読み出しデータ量がゼロ以上となる時点に決定する第一処理と、前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数未満である場合に、前記読み出し回路の読み出し開始時点を、前記読み出し回路での読み出し継続中に前記書き込み回路での書き込みが終了した状態でラインメモリ内の前記画素データの未読み出しデータ量が当該ラインメモリの最大記憶容量以下となる時点に決定する第二処理と、前記第一処理または前記第二処理により決定された読み出し開始時点に従って前記読み出し回路の読み出し開始制御を行う第三処理とを実行する機能を有するものである。
【００１３】
請求項２に記載の発明は、前記制御部は、前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数未満である場合に、前記実際の出力有効ライン数が前記理論出力有効ライン数より大きくなるまで前記出力水平同期信号に対して前記出力水平同期信号の周期を前記動作クロック信号のパルス周期ずつ短くするよう繰り返し調整指示し、前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数より大きくなった時点で、前記第一処理を実行する一方、前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数より大きい場合に、前記実際の出力有効ライン数が前記理論出力有効ライン数より少なくなるまで前記出力水平同期信号に対して前記出力水平同期信号の周期を前記動作クロック信号のパルス周期ずつ長くするよう繰り返し調整指示し、前記判定回路での判定結果において前記実際の出力有効ライン数が前記理論出力有効ライン数未満になった時点で、前記第二処理を実行するものである。
【００１４】
請求項３に記載の発明は、所定のクロック生成器により、動作タイミングの最小時間単位を規律するための動作クロック信号を生成し、所定の出力水平同期信号発生回路において、前記クロック生成器から与えられた前記動作クロック信号のパルス周期の整数倍の周期の出力水平同期信号を生成し、外部から入力された入力画像データの各画素データを一定ライン数の容量を有するラインメモリに随時書き込み、前記出力水平同期信号に基づいて前記ラインメモリ内に随時書き込まれた前記画素データを随時読み出して出力画像データとして表示装置に出力するスキャンコンバータのパラメータ設定方法であって、前記出力水平同期信号発生回路により前記出力水平同期信号を予め設定する工程と、前記出力水平同期信号発生回路で生成された前記出力水平同期信号のうちの画像中の有効領域における実際の出力有効ライン数を認識する工程と、前記実際の出力有効ライン数と、前記出力水平同期信号発生回路で規律された前記出力水平同期信号の周期に誤差がないものと仮定したときの理論出力有効ライン数とを比較判定する工程と、前記実際の出力有効ライン数が前記理論出力有効ライン数より大きい場合に、前記読み出し回路の読み出し開始時点を、前記書き込み回路で前記ラインメモリに書き込む前記画素データのデータ量が当該ラインメモリの最大記憶容量に至る以前であって、前記読み出し回路での読み出し継続中に前記書き込み回路での書き込みが終了した状態でラインメモリ内の前記画素データの未読み出しデータ量がゼロ以上となる時点に決定する工程と、前記実際の出力有効ライン数が前記理論出力有効ライン数未満である場合に、前記読み出し回路の読み出し開始時点を、前記読み出し回路での読み出し継続中に前記書き込み回路での書き込みが終了した状態でラインメモリ内の前記画素データの未読み出しデータ量が当該ラインメモリの最大記憶容量以下となる時点に決定する工程と、前記読み出し回路の読み出し開始時点に従って前記読み出し回路の読み出し開始制御を行う工程とを備えるものである。
【００１５】
【発明の実施の形態】
図１はこの発明の一の実施の形態のスキャンコンバータ３０を示す図である。このスキャンコンバータは、例えばコンピューティングシステムやテレビジョン受像機等からの画像情報を表示するためのマルチディスプレイ等に予め組み込まれて設置されるものであって、図１の如く、入力元の機器から与えられた入力画像データの各画素データをラインメモリ内に順次に書き込み、さらにこのラインメモリ内の画素データをＦＩＦＯ（先入れ先出し）方式で順次に読み出して、外部の表示装置３１に適した解像度で出力するものであり、特にラインメモリへの画素データの書込み速度と読み出し速度とを適正に調整することで、ラインメモリでの画素データのオーバーフロー及びアンダーフローを効率よく防止するものであり、特に、内部で生成した動作クロック信号に基づいて出力水平同期信号を生成する際に、その周期に誤差がないものと仮定したときの画面中の理論出力有効ライン数と、実際の出力有効ライン数とを比較し、その結果により出力水平同期信号の周期を微調整することで、適正な画像出力を実施しようとするものである。
【００１６】
ここで、図１に示した表示装置３１としては、１０２４×７６８ドットに対応した液晶表示パネル（ＬＣＤ）モニタが使用されているが、これ以外にも、陰極管等を使用した所謂デスクトップタイプのモニタ装置を適用してもよいことは勿論である。
【００１７】
そして、このスキャンコンバータ３０は、ＣＰＵ（制御部）４０と、発振器４１と、ＣＰＵ４０の制御を受けて動作するメインチップ４２が主要な構成要素となっており、このメインチップ４２が発振器４１から与えれる基本クロック信号に従って入力画像データを表示装置３１に適した所望の解像度で出力するようになっている。
【００１８】
具体的に、メインチップ４２は、ＣＰＵ４０からの制御をレジスタ回路４３を通じて受信するとともに、発振器４１から与えられた基本クロック信号を受けて所定のＰＬＬ回路（クロック生成器）４４が動作クロック信号を発生し、この動作クロック信号の動作タイミングでＣＰＵ４０からの制御指示に従って動作するようになっており、外部から与えられた入力画像データの各画素データを随時格納するラインメモリ４５と、外部から入力された入力クロック（ＣＬＫ）のパルスタイミングに従って入力画像データの各画素データをラインメモリ４５に書き込む書き込み回路４６と、ラインメモリ４５内の各画素データを読み出して出力画像データとしてＦＩＦＯ方式で表示装置３１に出力する読み出し回路４７と、外部から入力画像データに同期して与えられる入力垂直同期信号Ｖｓｙｎｃ０及び入力水平同期信号Ｈｓｙｎｃ０を受信してその同期タイミングを計測する入力計測回路４８と、入力水平同期信号Ｈｓｙｎｃ０とは別に表示装置３１に適した所望の解像度の出力水平同期信号Ｈｓｙｎｃ１を出力する出力水平同期信号発生回路４９と、この出力水平同期信号発生回路４９から出力された出力水平同期信号Ｈｓｙｎｃ１と入力水平同期信号Ｈｓｙｎｃ０に基づいて入出力の画像データの速度差を判定する判定回路５０とを備える。
【００１９】
ＰＬＬ回路４４は、発振器４１から与えられた基本クロックについて、ＣＰＵ４０からレジスタ回路４３を通じて設定された分周比で動作クロック信号を生成するようになっている。尚、この動作クロック信号は、メインチップ４２の各部の動作を行う際の最小時間単位を規律するものであり、また、表示装置３１に出力画像データ、出力垂直同期信号Ｖｓｙｎｃ１及び出力水平同期信号Ｈｓｙｎｃ１を送信する際の各信号パルスの最小単位を規律するものである。ただし、図１において、ＰＬＬ回路４４から各部への信号線は簡略のため図示省略している。
【００２０】
ラインメモリ４５としては、３〜５ライン分の画素データを随時格納できる容量を有したものが使用される。
【００２１】
書き込み回路４６は、ラインメモリ４５に各画素データの順次書き込みを行うための書き込み制御信号を出力し、この書き込み制御信号に従って外部から与えられた入力画像データの各画素データをラインメモリ４５に書き込むようになっている。
【００２２】
読み出し回路４７は、動作クロック信号のパルス周期を基準としてラインメモリ４５から画素データの順次読み出しを行うための読み出し制御信号を生成しており、この読み出し制御信号と、出力水平同期信号発生回路４９で生成された出力水平同期信号Ｈｓｙｎｃ１に従って、ラインメモリ４５内の各画素データを読み出し、ＣＰＵ４０からレジスタ回路４３を通じて指示されたタイミングで出力画像データとして表示装置３１に出力するようになっている。この際、メインチップ４２内の図示しない所定の回路またはＣＰＵ４０によって、画素補間や間引き処理等の所定の必要な処理を行い、その処理の結果が読み出し回路４７での処理に反映されるようになっている。
【００２３】
入力計測回路４８は、ＰＬＬ回路４４で生成された動作クロック信号のパルスタイミングで、入力水平同期信号Ｈｓｙｎｃ０の１周期中の動作クロック信号のパルス数と、入力垂直同期信号Ｖｓｙｎｃ０の１周期中の入力垂直同期信号Ｖｓｙｎｃ０のパルス数をカウントし、そのカウント結果をレジスタ回路４３を通じてＣＰＵ４０に伝達するようになっている。
【００２４】
出力水平同期信号発生回路４９は、レジスタ回路４３を通じてＣＰＵ４０から与えられた周期設定で出力水平同期信号Ｈｓｙｎｃ１を生成し、これを表示装置３１、読み出し回路４７及び判定回路５０に出力するようになっており、特に、後述するように、ＣＰＵ４０の制御に基づいて、出力水平同期信号Ｈｓｙｎｃ１の１周期中における動作クロック信号のクロック数を増減調整して周期設定できるようになっている。
【００２５】
判定回路５０は、ＣＰＵ４０からレジスタ回路４３を通じて解像度の設定が予め入力されるようになっており、外部から入力された入力水平同期信号Ｈｓｙｎｃ０に基づいて、ＣＰＵ４０によって設定された解像度に応じて入力画像データの垂直帰線期間等の無効領域を除いた有効領域として出力すべきライン数（以下、「理論出力有効ライン数」と称す）を設定する機能を有している。また、この判定回路５０は、出力水平同期信号発生回路４９で生成された出力水平同期信号Ｈｓｙｎｃ１をカウントし、入力画像データの垂直帰線期間等の無効領域を除いた有効領域の最後のタイミングで、その有効領域内の出力水平同期信号Ｈｓｙｎｃ１のパルス数（実際の出力ライン数）と、理論出力有効ライン数とを比較判定して、その大小関係をレジスタ回路４３を通じてＣＰＵ４０に伝達するようになっている。
【００２６】
尚、判定回路５０で使用される理論出力有効ライン数は、外部から与えられてくる入力水平同期信号Ｈｓｙｎｃ０の中から有効領域のみについてのパルスをカウントし、さらに表示装置３１に表示したい解像度に応じて比例演算して決定されるもので、有効領域における画像データの入出力の速度差がない場合、即ち、ライン数である入力水平同期信号Ｈｓｙｎｃ０と出力水平同期信号Ｈｓｙｎｃ１とが動作クロック単位で整合がとれている場合には、この理論出力有効ライン数が実際に出力される有効領域のライン数に等しくなるはずである。これにも拘わらず、判定回路５０が上述のような比較判定を行うのは、次の理由による。
【００２７】
即ち、メインチップ４２内部のＰＬＬ回路４４の個体差による分解能によっては、このＰＬＬ回路４４からの動作クロック信号に基づいて出力水平同期信号発生回路４９で生成された出力水平同期信号Ｈｓｙｎｃ１が、外部から与えられる入力クロック（ＣＬＫ）及び入力水平同期信号Ｈｓｙｎｃ０に対して必ずしも整合するとは限らず、むしろ微小なレベルの誤差が生じるのが常であるため、外部からの入力クロック及び入力水平同期信号Ｈｓｙｎｃ０に同期して入力画像データが書き込み回路４６に与えられ、またＰＬＬ回路４４の動作クロック信号に同期した出力水平同期信号Ｈｓｙｎｃ１に従って読み出し回路４７がラインメモリ４５内の画素データを読み出した場合に、ラインメモリ４５に対する画素データの書き込み速度と読み出し速度とが異なってしまい、その程度によってはラインメモリ４５のオーバーフローまたはアンダーフローが生じることがあるため、これらの事態を未然に判定回路５０で予測判定してＣＰＵ４０に伝達するためである。
【００２８】
ＣＰＵ４０は、図示しないＲＯＭ等の記憶装置内に予め格納されたソフトウェアプログラムに従って動作する機能部品であって、メインチップ４２内の各部の動作についしての指令を与える機能を有している。特に、ＣＰＵ４０は、入力画像データの解像度に応じて、出力水平同期信号Ｈｓｙｎｃ１の１周期中の動作クロック信号のパルス数や出力垂直同期信号Ｖｓｙｎｃ１の１周期内の出力画像データ中の有効領域におけるライン数（出力水平同期信号Ｈｓｙｎｃ１の個数）を設定し、かかる設定に対応して出力水平同期信号発生回路４９の出力水平同期信号Ｈｓｙｎｃ１の単位パルスの長さ（クロック数）を設定した後、上記した判定回路５０での判定結果をレジスタ回路４３を通じて読み取り、その判定結果に基づいて出力水平同期信号発生回路４９で発生する出力水平同期信号Ｈｓｙｎｃ１の単位パルスの長さ（クロック数）を変更して読み出し回路４７での読み出しタイミングを変更調整する機能を備えている。
【００２９】
この場合のＣＰＵ４０の動作手順を説明する。
【００３０】
まず、図２のように、入力クロックの１周期当たりの時間長さを「ｉｄｃｌｋ」とし、入力水平同期信号Ｈｓｙｎｃ０の１周期中の入力クロックの個数を「ｉｈｔｏｔ」とする。また、図３のように、入力計測回路４８でカウントされた入力垂直同期信号Ｖｓｙｎｃ０の１周期内の入力画像データ中の有効領域におけるライン数（入力水平同期信号Ｈｓｙｎｃ０の個数）を「ｉｖｄｅ」とする。さらに、図４のように、ＰＬＬ回路４４で生成された動作クロック信号の１周期当たりの時間長さを「ｏｄｃｌｋ」とし、出力水平同期信号Ｈｓｙｎｃ１の１周期中の動作クロック信号のパルス数を「ｏｈｔｏｔ」とする。さらにまた、図５のように、出力垂直同期信号Ｖｓｙｎｃ１の１周期内の出力画像データ中の有効領域におけるライン数（出力水平同期信号Ｈｓｙｎｃ１の個数）を「ｏｖｄｅ」とする。
【００３１】
尚、上記の「ｉｄｃｌｋ」、「ｉｖｄｅ」及び「ｉｈｔｏｔ」は、入力計測回路４８で計測された入力垂直同期信号Ｖｓｙｎｃ０及び入力水平同期信号Ｈｓｙｎｃ０の各カウント数に基づいて認識される入力画像データの入力解像度に応じてＣＰＵ４０が決定するものであり、また、「ｏｄｃｌｋ」及び「ｏｖｄｅ」は、出力側の表示装置３１で表示したい解像度に応じてＣＰＵ４０が決定するものである。
【００３２】
これらの各変数「ｉｄｃｌｋ」、「ｉｈｔｏｔ」、「ｉｖｄｅ」、「ｏｄｃｌｋ」及び「ｏｖｄｅ」を用いて、入力画像データと出力画像データの同期をとるように、図６中のステップＳ０１において、出力側のパラメータ「ｏｈｔｏｔ」を設定する。
【００３３】
即ち、ＣＰＵ４０は、スキャンコンバータの初期動作設定において、まず次の（１）式の値を満たすようにパラメータ「ｏｈｔｏｔ」を決定し、これをレジスタ回路４３を通じて出力水平同期信号発生回路４９に指示を与え、「ｏｈｔｏｔ」を周期とする出力水平同期信号Ｈｓｙｎｃ１を生成するよう出力水平同期信号発生回路４９を制御する。
【００３４】
【数１】
0004446527.tif 000002
【００３５】
また同時に、入力垂直同期信号Ｖｓｙｎｃ０の１周期中の総ライン数（入力水平同期信号Ｈｓｙｎｃ０の個数）を「ｉｖｔｏｔ」とし、出力垂直同期信号Ｖｓｙｎｃ１の１周期中の総ライン数（出力水平同期信号Ｈｓｙｎｃ１の個数）を「ｏｖｔｏｔ」とし、次の（２）式を満たすようにパラメータ「ｏｈｔｏｔ」を決定し、これをレジスタ回路４３を通じて出力水平同期信号発生回路４９に指示を与え、「ｏｈｔｏｔ」を周期とする出力水平同期信号Ｈｓｙｎｃ１を生成するよう出力水平同期信号発生回路４９を制御する。
【００３６】
【数２】
0004446527.tif 000003
【００３７】
尚、（１）式と（２）式は互いに異なった数式として与えられ、このそれぞれの数式を満たすように「ｏｈｔｏｔ」が決定されるが、理論的にはパラメータ「ｏｈｔｏｔ」はこれらの（１）式及び（２）式を同時に満たすような値として現れるものである。
【００３８】
尚、これらの設定と同時に、ＣＰＵ４０は、入力水平同期信号Ｈｓｙｎｃ０をカウントし、表示装置３１に表示したい解像度に応じて比例演算して、その演算結果を判定回路５０に伝達しておく。
【００３９】
ところで、スキャンコンバータにおいては、メインチップ４２内部のＰＬＬ回路４４の個体差による分解能によって、このＰＬＬ回路４４からの動作クロック信号に基づいて出力水平同期信号発生回路４９で生成された出力水平同期信号Ｈｓｙｎｃ１が、外部から与えられる入力クロック（ＣＬＫ）に対して必ずしも整合するとは限らず、むしろ微小なレベルの誤差が生じるのが常である。例えば、図７は、理想的な状態が実現した場合の入力水平同期信号Ｈｓｙｎｃ０と出力水平同期信号Ｈｓｙｎｃ１の関係を示すタイミングチャートである。（１）式によって設定される状態が理論値通り実現するとすれば図７の状態が実現する可能性があるが、実際には、上述の通り、ＰＬＬ回路４４の出力する動作クロック信号の周期が理論値通りに実現されず、図８のように入力水平同期信号Ｈｓｙｎｃ０と出力水平同期信号Ｈｓｙｎｃ１とが非同期となるのが殆どである。このため、ステップＳ０２以降において、この非同期の状態を同期状態に補正する作業を行う。
【００４０】
具体的に、ＣＰＵ４０は、図６中のステップＳ０２において、入力計測回路４８での入力水平同期信号Ｈｓｙｎｃ０のカウント結果に基づき、次々と入力されてくる有効ラインが入力垂直同期信号Ｖｓｙｎｃ０の１周期内の入力画像データ中の有効領域におけるライン数（入力水平同期信号Ｈｓｙｎｃ０の個数）「ｉｖｄｅ」の最後に達しているかどうかを確認する。そして、「ｉｖｄｅ」の最後に達するまで、外部からの入力有効ラインを受け入れ続け、その最後に達した時点でステップＳ０３に進む。
【００４１】
ステップＳ０３では、判定回路５０が出力水平同期信号発生回路４９で生成された出力水平同期信号Ｈｓｙｎｃ１をカウントし、有効領域内の出力水平同期信号Ｈｓｙｎｃ１のパルス数（実際の出力ライン数）を認識する。また、これと平行して、ＣＰＵ４０内で演算された解像度の入出力比率に応じて比例演算等の所定の演算動作等を行って理論出力有効ライン数ｏｖｄｅを認識する。そして、実際の出力ライン数と理論出力有効ライン数ｏｖｄｅとを比較判定して、その大小関係をレジスタ回路４３を通じてＣＰＵ４０に伝達する。この際、ＣＰＵ４０は、実際に出力された出力有効ライン数が理論出力有効ライン数ｏｖｄｅ以上であったときには、ステップＳ０４に進む一方、実際に出力された出力有効ライン数が理論出力有効ライン数ｏｖｄｅ未満であったときには、ステップＳ０７に進むことになる。
【００４２】
ステップＳ０４に進んだ場合は、ＣＰＵ４０がレジスタ回路４３を通じて出力水平同期信号発生回路４９に対して指示信号を出力し、出力水平同期信号Ｈｓｙｎｃ１の１周期における動作クロック信号のパルス数「ｏｈｔｏｔ」を１クロックだけ加算し、出力水平同期信号Ｈｓｙｎｃ１の周期を増大させる。この出力水平同期信号Ｈｓｙｎｃ１は、表示装置３１に出力されるとともに読み出し回路４７に与えられて出力画像データの送信タイミングを規律することになり、ステップＳ０４の処理によってラインメモリ４５からの画素データの読み出し速度をステップＳ０３の時点より遅くなるよう調整したことになる。
【００４３】
そして、判定回路５０は、ステップＳ０５において、出力水平同期信号発生回路４９で生成された出力水平同期信号Ｈｓｙｎｃ１を再びカウントし、この状態での有効領域内の出力水平同期信号Ｈｓｙｎｃ１のパルス数（実際の出力ライン数）と理論出力有効ライン数ｏｖｄｅとを比較判定して、その大小関係をレジスタ回路４３を通じてＣＰＵ４０に伝達する。ＣＰＵ４０は、実際に出力された出力有効ライン数が理論出力有効ライン数ｏｖｄｅ以上である限り、再びステップＳ０４の処理を繰り返した後、さらにステップＳ０５の判定を繰り返す。そして、実際に出力された出力有効ライン数が理論出力有効ライン数ｏｖｄｅ未満になった時点で、ステップＳ０６に進むことになる。この時点では、出力水平同期信号Ｈｓｙｎｃ１を最小単位（即ち、動作クロック信号の１パルス）ずつ増加して出力画像データのタイミングを少しずつ遅くなるよう調整し、実際に出力された出力有効ライン数が理論出力有効ライン数ｏｖｄｅ未満となった転換点の状態になっており、よって実際に出力された出力有効ライン数と理論出力有効ライン数ｏｖｄｅとが極めて近似した状態になっていることを意味する。そして、この時点で、ラインメモリ４５から画素データを読み出す速度は、書き込み回路４６で画素データを書き込む速度より僅かに遅く設定されていることになる。
【００４４】
一方、ステップＳ０３からステップＳ０７に進んだ場合は、ＣＰＵ４０がレジスタ回路４３を通じて出力水平同期信号発生回路４９に対して指示信号を出力し、出力水平同期信号Ｈｓｙｎｃ１の１周期における動作クロック信号のパルス数「ｏｈｔｏｔ」を１クロックだけ減算して出力水平同期信号Ｈｓｙｎｃ１の周期を減少させる。これにより、ラインメモリ４５からの画素データの読み出し速度は、ステップＳ０３の時点より速く調整されていることになる。
【００４５】
そして、判定回路５０は、ステップＳ０８において、出力水平同期信号発生回路４９で生成された出力水平同期信号Ｈｓｙｎｃ１を再びカウントし、この状態における有効領域内の出力水平同期信号Ｈｓｙｎｃ１のパルス数（実際の出力ライン数）と理論出力有効ライン数ｏｖｄｅとを比較判定して、その大小関係をレジスタ回路４３を通じてＣＰＵ４０に伝達する。ＣＰＵ４０は、実際に出力された出力有効ライン数が理論出力有効ライン数ｏｖｄｅ未満である限り、再びステップＳ０７の処理を実行し、さらにステップＳ０８の判定を繰り返す。そして、実際に出力された出力有効ライン数が理論出力有効ライン数ｏｖｄｅ以上になった時点で、ステップＳ０６に進む。この時点では、出力水平同期信号Ｈｓｙｎｃ１を最小単位（即ち、動作クロック信号の１パルス）ずつ減少して出力画像データのタイミングを少しずつ速くなるよう調整し、実際に出力された出力有効ライン数が理論出力有効ライン数ｏｖｄｅ以上となった転換点の状態になっており、よって実際に出力された出力有効ライン数と理論出力有効ライン数ｏｖｄｅとが極めて近似した状態になっていることを意味する。そして、この時点で、ラインメモリ４５から画素データを読み出す速度は、書き込み回路４６で画素データを書き込む速度と同等かあるいはこれより僅かに速く設定されていることになる。
【００４６】
このようなステップＳ０５またはステップＳ０８での判定を経て、実際に出力された出力有効ライン数と理論出力有効ライン数ｏｖｄｅとが極めて近似した状態で、ステップＳ０６に移行する。このステップＳ０６では、ラインメモリ４５から読み出し回路４７で出力画像データの読み出しを行う際に、各画素データを順次読み出すタイミングが、書き込み回路４６でラインメモリ４５に画素データを書き込むタイミングに対して追い越しが起きない読み出し開始位置を求める。
【００４７】
例えば、図９は、読み出し回路４７でラインメモリ４５内の画素データを読み出す速度が書き込み回路４６で画素データを書き込む速度より速い場合において、時間ｔの経過に対するラインメモリ４５内の残存画素データ量の変化を示す図である。尚、実際には、ラインメモリ４５に書き込まれたデータは、その後に読み出しが行われてもその時点ですぐにその画素データを消失するわけではなく、次に別の画素データが上書きされるまで保持されるが、ここでは説明の便宜上、読み出しが行われた時点で読み出された画素データが消失するものとしてし図示している。後述の図１０においても同様である。
【００４８】
この場合、図９中のＰ（ｔ０）の時点で書き込み回路４６からラインメモリ４５に画素データの書き込みを開始し、Ｐ（ｔ２）の時点でその書き込みを終了するものとする。また、Ｐ（ｔ１）の時点で、読み出し回路４７によりラインメモリ４５内の画素データを読み出しを開始し、Ｐ（ｔ３）の時点でその読み出しを終了するものとする。この場合、時点Ｐ（ｔ０）から時点Ｐ（ｔ１）までは画素データの読み出しが行われず書き込みだけが行われるため、ラインメモリ４５内の画素データ量はその書き込み速度の通りに増加していく。そして、時点Ｐ（ｔ１）から時点Ｐ（ｔ２）までは、読み出し速度が書き込む速度より速いため、ラインメモリ４５の画素データ量は次第に減少していく。そして、時点Ｐ（ｔ２）で書き込みが終了した後は、読み出し速度の通りに画素データ量が減少する。ところで、ラインメモリ４５の最大記憶容量は一定であるため、このラインメモリ４５の最大記憶容量を超えて画素データを記憶することは不可能である。このラインメモリ４５の最大記憶容量をＰｍａｘとすると、この最大記憶容量Ｐｍａｘを越えて画素データの書き込みを行おうとすると、ラインメモリ４５にオーバーフローが発生することになる。即ち、図９のように読み出し速度が書き込み速度より速い場合は、読み出し開始時点Ｐ（ｔ１）での残存画素データ量Ｐ０がラインメモリ４５の最大記憶容量Ｐｍａｘ以下でなければならない。
【００４９】
同時に、図９の場合は、画素データの書き込み終了時点Ｐ（ｔ２）の残存画素データ量Ｐ１がＰｍｉｎ（＝０）未満になってしまうと、ラインメモリ４５にアンダーフローが発生してしまうため、Ｐ１はＰｍｉｎ（＝０）以上でなければならない。
【００５０】
また、図１０は、読み出し回路４７でラインメモリ４５内の画素データを読み出す速度が書き込み回路４６で画素データを書き込む速度より遅い場合において、時間ｔの経過に対するラインメモリ４５内の残存画素データ量の変化を示す図である。図１０においても、図９と同様に、Ｐ（ｔ０）は画素データの書き込み開始時点、Ｐ（ｔ１）は読み出し開始時点、Ｐ（ｔ２）は画素データの書き込み終了時点、Ｐ（ｔ３）は読み出し終了時点をそれぞれ示している。この場合、時点Ｐ（ｔ０）から時点Ｐ（ｔ１）までは画素データの読み出しが行われず書き込みだけが行われるため、ラインメモリ４５内の画素データ量はその書き込み速度の通りに増加していく。そして、時点Ｐ（ｔ１）から時点Ｐ（ｔ２）までは、読み出し速度が書き込む速度より遅いため、ラインメモリ４５の画素データ量は次第に増加していく。そして、時点Ｐ（ｔ２）で書き込みが終了した後は、読み出し速度の通りに画素データ量が減少する。この場合、画素データの書き込み終了時点Ｐ（ｔ２）での残存画素データ量Ｐ１がラインメモリ４５の最大記憶容量Ｐｍａｘ以下でなければならず、また同時に、図９の場合は、画素データの読み出し開始時点Ｐ（ｔ１）の残存画素データ量Ｐ０がＰｍｉｎ（＝０）以上でなければならない。
【００５１】
これらのことをまとめると、次の（３）式のようになる。
【００５２】
【数３】
0004446527.tif 000004
【００５３】
即ち、ラインメモリ４５においてオーバーフロー及びアンダーフローを発生させないようにするためには、Ｐ０とＰ１のうちの大きい方（Ｍａｘ（Ｐ０，Ｐ１））がＰｍａｘ以下であり、且つ、Ｐ０とＰ１のうちの小さい方（Ｍｉｎ（Ｐ０，Ｐ１））がＰｍｉｎ以上である必要がある。
【００５４】
ここで、ラインメモリ４５に対する書き込み回路４６の画素データの書き込み速度をαとし、読み出し回路４７によるラインメモリ４５からの画素データの読み出し速度をβとすると、まずβ＝＞αの場合（即ち、ステップＳ０８を経てステップＳ０６に進んだ場合）は、読み出し開始時点Ｐ（ｔ１）及び書き込み終了時点Ｐ（ｔ２）は、図９より、次の（４）式を満たし、且つ（５）式を満たしている必要がある。
【００５５】
【数４】
0004446527.tif 000005
【００５６】
【数５】
0004446527.tif 000006
【００５７】
尚、ラインメモリ４５に書き込むべき入力画像データの画素データ量と、書き込み回路４６の画素データの書き込み速度αが与えられた場合には、読み出し開始時点Ｐ（ｔ１）が決定されると、これらの値に基づいて（５）式中の書き込み終了時点Ｐ（ｔ２）が必然的に決定されるものである。したがって、ＣＰＵ４０は、上記（４）式を満たす読み出し開始時点Ｐ（ｔ１）の許容範囲を認識し、且つ、読み出し開始時点Ｐ（ｔ１）の調整によって決定される書き込み終了時点Ｐ（ｔ２）を考慮しながら上記及び（５）式を満たす読み出し開始時点Ｐ（ｔ１）の許容範囲を認識し、その認識された許容範囲内で読み出し開始時点を決定して読み出し回路４７の画素データの読み出し開始についての制御を行う。尚、この（４）式及び（５）式を満たす読み出し開始時点Ｐ（ｔ１）が一定の範囲を有するものであるため、実際に読み出し開始時点Ｐ（ｔ１）を一意に決定する場合は、導き出された範囲中の平均の時点またはその平均の時点に近い中間時点を採用すればよい。
【００５８】
一方、β＜αの場合（即ち、ステップＳ０５を経てステップＳ０６に進んだ場合）は、読み出し開始時点Ｐ（ｔ１）及び書き込み終了時点Ｐ（ｔ２）は、次の（６）式を満たしている必要がある。
【００５９】
【数６】
0004446527.tif 000007
【００６０】
したがって、ＣＰＵ４０は、読み出し開始時点Ｐ（ｔ１）の調整によって決定される書き込み終了時点Ｐ（ｔ２）を考慮しながら、上記（６）式を満たす読み出し開始時点Ｐ（ｔ１）の許容範囲を認識し、その許容範囲内で読み出し開始時点Ｐ（ｔ１）を一意に決定して読み出し回路４７の画素データの読み出し開始制御を行う。
【００６１】
以上の動作により、従来のフレームバッファより小容量のラインメモリ４５を使用しつつ、そのオーバーフロー及びアンダーフローを効率よく防止しながら、入力画像データを出力画像データに変換して表示装置３１に出力できる。したがって、安価な構成で画像の乱れを十分に防止できるスキャンコンバータを提供できる。
【００６２】
【発明の効果】
請求項１及び請求項３に記載の発明によれば、制御部は、判定回路での判定結果において実際の出力有効ライン数が理論出力有効ライン数より大きい場合には、ラインメモリ内の画素データの読み出し速度が書き込み速度より速いことを意味しているため、読み出し回路の読み出し開始時点を、書き込み回路でラインメモリに書き込む画素データのデータ量が当該ラインメモリの最大記憶容量に至る以前であって、読み出し回路での読み出し継続中に書き込み回路での書き込みが終了した状態でラインメモリ内の画素データの未読み出しデータ量がゼロ以上となる時点に決定することで、ラインメモリに対する画素データのオーバーフロー及びアンダーフローを防止する一方、判定回路での判定結果において実際の出力有効ライン数が理論出力有効ライン数未満である場合には、ラインメモリ内の画素データの読み出し速度が書き込み速度より遅いことを意味しているため、読み出し回路の読み出し開始時点を、読み出し回路での読み出し継続中に書き込み回路での書き込みが終了した状態でラインメモリ内の画素データの未読み出しデータ量が当該ラインメモリの最大記憶容量以下となる時点に決定することで、ラインメモリでの画素データのオーバーフローを防止するようにできる。尚、ラインメモリ内の画素データの読み出し速度が書き込み速度より遅い場合には、読み出し開始時点が書き込み開始時点以後である限り、アンダーフローになる心配は考慮する必要がない。したがって、従来のような大容量のフレームバッファを使用しなくても、安価で且つ必要面積の少なくて済む小容量のラインメモリを使用するだけで、オーバーフロー及びアンダーフローの問題が生じることなくラインメモリから画素データを読み出して出力画像データを出力できる。
【００６３】
請求項２に記載の発明によれば、制御部が、判定回路での判定結果において実際の出力有効ライン数が理論出力有効ライン数未満である場合に、実際の出力有効ライン数が理論出力有効ライン数より大きくなるまで出力水平同期信号に対して出力水平同期信号の周期を動作クロック信号のパルス周期ずつ短くするよう繰り返し調整指示し、あるいは、判定回路での判定結果において実際の出力有効ライン数が理論出力有効ライン数より大きい場合に、実際の出力有効ライン数が理論出力有効ライン数より少なくなるまで出力水平同期信号に対して出力水平同期信号の周期を動作クロック信号のパルス周期ずつ長くするよう繰り返し調整指示し、実際の出力有効ライン数と理論出力有効ライン数との大小関係が転換した時点、即ち、実際の出力有効ライン数と理論出力有効ライン数とが極めて近似した状態になったものと確認できた時点で、請求項１に記載したように読み出し回路の読み出し開始時点を決定し、ラインメモリに対する画素データのオーバーフロー及びアンダーフローを防止するようにしているので、ラインメモリに対する画素データの読み出し速度と書き込み速度の差をある程度調整してから請求項１における読み出し開始時点の決定を実行できる。したがって、読み出し開始時点の決定を確実に且つ効率よく行うことが可能となる。
【図面の簡単な説明】
【図１】この発明の一の実施の形態のスキャンコンバータ及び表示装置を示すブロック図である。
【図２】一般的な入力クロックと入力水平同期信号と入力垂直同期信号の関係を示すタイミングチャートである。
【図３】一般的な入力画像データの無効領域及び有効領域と入力水平同期信号と入力垂直同期信号との関係を示すタイミングチャートである。
【図４】一般的な出力クロックと出力水平同期信号と出力垂直同期信号の関係を示すタイミングチャートである。
【図５】一般的な出力画像データの無効領域及び有効領域と出力水平同期信号と出力垂直同期信号との関係を示すタイミングチャートである。
【図６】このスキャンコンバータの動作を示すフローチャートである。
【図７】理想的な状態が実現した場合の入力水平同期信号と出力水平同期信号の関係を示すタイミングチャートである。
【図８】スキャンコンバータ内部のＰＬＬ回路の個体差により入力水平同期信号と出力水平同期信号とが非同期となった状態を示すタイミングチャートである。
【図９】読み出し回路でラインメモリ内の画素データを読み出す速度が書き込み回路で画素データを書き込む速度より速い場合において、時間の経過に対するラインメモリ内の残存画素データ量の変化を示す図である。
【図１０】読み出し回路でラインメモリ内の画素データを読み出す速度が書き込み回路で画素データを書き込む速度より遅い場合において、時間の経過に対するラインメモリ内の残存画素データ量の変化を示す図である。
【図１１】従来のスキャンコンバータを示すブロック図である。
【図１２】一般的な各画面表示方式の水平同期周波数と垂直同期周波数との対応関係を示す図である。
【符号の説明】
３０  スキャンコンバータ
３１  表示装置
４０  ＣＰＵ
４１  発振器
４２  メインチップ
４３  レジスタ回路
４４  ＰＬＬ回路
４５  ラインメモリ
４６  書き込み回路
４７  読み出し回路
４８  入力計測回路
４９  出力水平同期信号発生回路
５０  判定回路
【図１】
0004446527.tif 000008
【図２】
0004446527.tif 000009
【図３】
0004446527.tif 000010
【図４】
0004446527.tif 000011
【図５】
0004446527.tif 000012
【図６】
0004446527.tif 000013
【図７】
0004446527.tif 000014
【図８】
0004446527.tif 000015
【図９】
0004446527.tif 000016
【図１０】
0004446527.tif 000017
【図１１】
0004446527.tif 000018
【図１２】
0004446527.tif 000019