(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板の主面に設けられた複数の凹溝と、
（ｃ）それぞれの前記凹溝内に設けられた導電層を有する第１配線層と、
（ｄ）前記第１配線層上に設けられたオフセット絶縁膜と、
（ｅ）それぞれの前記凹溝内において、前記第１配線層と前記オフセット絶縁膜の側壁面に設けられた側壁絶縁膜と、
（ｆ）前記オフセット絶縁膜と、前記側壁絶縁膜と、それぞれの前記側壁絶縁膜の間に存在する半導体基板上に設けられ、前記オフセット絶縁膜と前記側壁絶縁膜と比較してエッチングレートが低く耐エッチング選択性を有するエッチングストッパー膜と、
（ｇ）前記エッチングストッパー膜上に設けられ、前記エッチングストッパー膜と比較してエッチングレートが高くエッチング選択性を有する層間絶縁膜と、
（ｈ）前記層間絶縁膜に設けられ、前記半導体基板の凸部表面に達するコンタクトホールと、
（ｉ）少なくとも前記コンタクトホールの内面に沿って設けられ、前記半導体基板と電気的に接続される第２配線層と、
を備え、
（ｊ）前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜がそれぞれ前記凹溝内に設けられることにより、前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜が前記半導体基板の主面に設けられる場合に比較して、前記半導体基板の主面と前記オフセット絶縁膜の上面との段差が小さく、前記コンタクトホールのアスペクト比が小さい
半導体装置。
【請求項２】
（ａ）半導体基板と、
（ｂ）前記半導体基板の主面に設けられた複数の凹溝と、
（ｃ）それぞれの前記凹溝内に設けられた導電層を有する第１配線層と、
（ｄ）前記第１配線層上に設けられたオフセット絶縁膜と、
（ｅ）それぞれの前記凹溝内において、前記第１配線層とオフセット絶縁膜の側壁面に設けられた側壁絶縁膜と、
（ｆ）前記オフセット絶縁膜と、前記側壁絶縁膜と、それぞれの前記側壁絶縁膜の間に存在する半導体基板上に設けられ、前記オフセット絶縁膜と前記側壁絶縁膜と比較してエッチングレートが高くエッチング選択性を有する層間絶縁膜と、
（ｇ）前記層間絶縁膜に設けられ、前記半導体基板の凸部表面に達するコンタクトホールと、
（ｈ）少なくとも前記コンタクトホールの内面に沿って設けられ、前記半導体基板と電気的に接続される第２配線層と、
を備え、
（ｉ）前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜がそれぞれ前記凹溝内に設けられることにより、前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜が前記半導体基板の主面に設けられる場合に比較して、前記半導体基板の主面と前記オフセット絶縁膜の上面との段差が小さく、前記コンタクトホールのアスペクト比が小さい
半導体装置。
【請求項３】
前記オフセット絶縁膜および前記側壁絶縁膜が、シリコン酸化膜からなる
請求項１に記載の半導体装置。
【請求項４】
前記オフセット絶縁膜および前記側壁絶縁膜が、シリコン窒化膜からなる
請求項２に記載の半導体装置。
【請求項５】
前記層間絶縁膜が、シリコン酸化膜からなる
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
（ａ）半導体基板の主面上に複数の凹溝を設ける工程と、
（ｂ）前記半導体基板上に導電体層と絶縁膜を順次堆積し、フォトレジストグラフィーとエッチングの組み合わせによるパターン形成により、導電層を有する第１配線層と該第１配線層上に積層されているオフセット絶縁膜とを前記それぞれの凹溝内に設ける工程と、
（ｃ）絶縁膜を堆積し、前記それぞれの凹溝内において前記第１配線層と前記オフセット絶縁膜の側壁面にエッチングにより側壁絶縁膜を設ける工程と、
（ｄ）前記半導体基板上、オフセット絶縁膜上および側壁絶縁膜上に、前記オフセット絶縁膜と前記側壁絶縁膜と比較してエッチングレートが低く耐エッチング選択性を有するエッチングストッパー膜を堆積する工程と、
（ｅ）前記半導体基板上、前記エッチングストッパー膜上に、前記エッチングストッパー膜と比較してエッチングレートが高くエッチング選択性を有する層間絶縁膜を堆積する工程と、
（ｆ）前記層間絶縁膜とエッチングストッパー膜の少なくとも一部とをエッチング除去し、２つの前記第１配線層の間において前記層間絶縁膜を縦断して前記半導体基板の凸部表面に達するコンタクトホールを設ける工程と、
（ｇ）少なくとも前記コンタクトホールに沿って第２配線層を形成し、該第２配線層と前記半導体基板とを電気的に接続させる工程と
を含み、
（ｈ）前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜をそれぞれの前記凹溝内に設けることにより、前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜を前記半導体基板の主面に設ける場合に比較して、前記半導体基板の主面と前記オフセット絶縁膜の上面との段差を小さく形成し、アスペクト比が小さい前記コンタクトホールを形成する
半導体装置の製造方法。
【請求項７】
（ａ）半導体基板の主面上に複数の凹溝を設ける工程と、
（ｂ）前記半導体基板上に導電体層と絶縁膜を順次堆積し、フォトレジストグラフィーとエッチングの組み合わせによるパターン形成により、導電層を有する第１配線層と該第１配線層上に積層されているオフセット絶縁膜とを前記それぞれの凹溝内に設ける工程と、
（ｃ）絶縁膜を堆積し、前記それぞれの凹溝内において前記第１配線層と前記オフセット絶縁膜の側壁面にエッチングにより側壁絶縁膜を設ける工程と、
（ｄ）前記半導体基板上、オフセット絶縁膜上および側壁絶縁膜上に、前記オフセット絶縁膜と前記側壁絶縁膜と比較してエッチングレートが高くエッチング選択性を有する層間絶縁膜を堆積する工程と、
（ｅ）前記層間絶縁膜の少なくとも一部とをエッチング除去し、２つの前記第１配線層の間において前記層間絶縁膜を縦断して前記半導体基板の凸部表面に達するコンタクトホールを設ける工程と、
（ｆ）少なくとも前記コンタクトホールに沿って第２配線層を形成し、該第２配線層と前記半導体基板とを電気的に接続させる工程と
を含み、
（ｇ）前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜をそれぞれの前記凹溝内に設けることにより、前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜を前記半導体基板の主面に設ける場合に比較して、前記半導体基板の主面と前記オフセット絶縁膜の上面との段差を小さく形成し、アスペクト比が小さい前記コンタクトホールを形成する
半導体装置の製造方法。
【請求項８】
半導体基板の主面上に複数の凹溝を設ける工程が、
（ａ）半導体基板上の第１配線層が形成される予定の領域にはマスクがされず、半導体基板上のコンタクトホールが形成される予定の領域にはマスクがされているマスクパターンを形成する工程と、
（ｂ）前記第１配線層が形成される予定の領域の半導体基板をエッチングする工程と、
（ｃ）前記（ａ）で形成されたマスクを除去する工程とを含む
請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の主面上に複数の凹溝を設ける工程が、
（ａ）半導体基板上の素子絶縁分離膜が形成される領域および第１配線層が形成される予定の領域にはマスクがされておらず、半導体基板上のコンタクトホールが形成される予定の領域にはマスクがされている耐酸化膜パターンを形成する工程と、
（ｂ）熱酸化を行い、前記素子絶縁分離膜が形成される領域および第１配線層が形成される予定の領域に熱酸化膜を形成する工程と、
（ｃ）前記（ａ）工程で形成された耐酸化膜を除去する工程と、
（ｄ）前記素子絶縁分離膜が形成される領域の熱酸化膜をマスクし、前記第１配線層が形成される予定の領域の熱酸化膜をマスクしないようにレジストマスクパターンを形成する工程と、
（ｅ）前記第１配線層が形成される予定の領域の熱酸化膜をエッチングにより除去する工程と、
（ｆ）前記（ｄ）で形成されたレジストマスクを除去する工程とを含む
請求項６又は７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自己整合コンタクト（Self Align Contact；ＳＡＣ）構造を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
超大規模集積回路（Very Large Scale Integration；ＶＬＳＩ）や超々大規模集積回路（Ultra Large Scale Integration；ＵＬＳＩ）といった近年の高集積化半導体デバイスでは、多層配線構造が採用され、高度な微細化技術が必要になっている。特に、メモリやゲートアレイなどの半導体デバイスでは、微細化によって配線間の間隔が益々狭くなっている。このため、半導体基板上に形成された隣接する２つの第１配線間スペース内で層間絶縁膜を開口し、第２配線と半導体基板との接続用コンタクトホールを形成するに際し、第１配線とコンタクトホールとの合わせマージンをなくしたセルフアラインコンタクト（自己整合コンタクトともいう。）が利用されている。
【０００３】
従来のセルフアラインコンタクト（以下、ＳＡＣという）構造を有する半導体装置は、図５（ａ）〜（ｆ）に示したような工程で製造される。図５（ａ）〜（ｆ）において、１０１は半導体基板、１０２はポリシリコン膜、１０３はタングステンシリサイド（以下、ＷＳｉと表す）膜であり、１０２と１０３は第１配線層を構成する。１０４は第１配線層上にのみ形成されているオフセット絶縁膜（オフセット酸化膜ともいう）、１０５は側壁絶縁膜（サイドウォール膜ともいう）、１０６はシリコン窒化（以下、ＳｉＮと表す）膜で形成されているエッチングストッパー膜、１０７はホウ素リン・シリケート・ガラス（以下、ＢＰＳＧと表す）膜で形成されている層間絶縁膜である。１０８はポリシリコン膜、１０９はＷＳｉ膜であり、１０８と１０９は第２配線層を構成する。１１０は２つの第１配線層に挟まれたスペースに設けられている半導体基板と第２配線層とを電気的に接続するためのコンタクトホールである。
【０００４】
まず、半導体基板１０１上に減圧ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜、ＷＳｉ膜およびオフセット絶縁膜となるテトラエチルオルソシリケート（以下、ＴＥＯＳと表す）膜を堆積し、フォトレジストグラフィーにて第１配線層のパターンを形成した後、ＴＥＯＳ膜、ＷＳｉ膜およびポリシリコン膜の異方性ドライエッチングにより第１配線層１０２，１０３とオフセット絶縁膜１０４を形成する（図５（ａ））。ついで、減圧ＣＶＤ法により側壁絶縁膜となるＴＥＯＳ膜を堆積し（図５（ｂ））、全面エッチバックにより側壁絶縁膜1０５を形成する（図５（ｃ））。
【０００５】
その後、減圧ＣＶＤ法によりＳｉＮ膜からなるエッチングストッパー膜１０６を形成し、常圧ＣＶＤ法によりＢＰＳＧ膜を堆積し、層間絶縁膜１０７を形成する（図５（ｄ））。フォトレジストグラフィーにてコンタクトホールのレジストパターンを形成し、層間絶縁膜１０７とエッチングストッパー膜１０６を異方性ドライエッチングし、コンタクトホール１１０を形成する（図５（ｅ））。つぎに、第２配線層として、減圧ＣＶＤ法によりポリシリコン膜１０８とＷＳｉ膜１０９をコンタクトホール１１０および平坦化された層間絶縁膜１０７上に形成する(図５（ｆ）)。
【０００６】
しかし、上記従来の構成では、半導体基板上に第１配線層を形成することにより生じる半導体基板上の段差を吸収するために、層間絶縁膜を厚く形成しなければならない。これは、第２配線層と半導体基板との接続のためのコンタクトホールのアスペクト比（長さ／直径）を増大させ、コンタクト抵抗の増大をもたらすという問題点がある。
【０００７】
また、層間絶縁膜は、平坦化特性に優れたＢＰＳＧ膜を用い、上述の半導体基板上の段差を吸収させ、平坦面を形成する役割を果たす。そのため、層間絶縁膜の膜厚は、第１配線層上では薄く、第１配線層が設けられていない半導体基板上では厚い。このような局所的な膜厚変動がある層間絶縁膜をエッチングしてコンタクトホールを形成するためにはオーバーエッチングが必要となる。そこで、過剰なオーバーエッチングを避けるため、第１配線層の上部および側面にＳｉＮ膜からなるエッチングストッパー膜を設けている。しかし、かかるＳｉＮ膜は、層間絶縁膜を構成するＢＰＳＧ膜などのシリコン酸化膜との完全な選択エッチングが困難である。そのため、オーバーエッチング時間が長くなるとエッチングストッパー膜が除去され、さらに第１配線層上のオフセット絶縁膜や側壁絶縁膜のエッチングが進行して、第１配線層と第２配線層間の絶縁膜が薄くなり、両配線層間における絶縁耐圧の低下をもたらすという問題もある。
【０００８】
さらに、上述のような第１配線層と第２配線層間の絶縁耐圧の低下を抑制するために、第１配線層上に設けられているオフセット絶縁膜を厚膜化することが考えられる。しかし、オフセット絶縁膜を厚膜化すると、第１配線層と半導体基板との段差が大きくなり、層間絶縁膜の平坦性が悪くなるという問題点を生じる。
【０００９】
【発明が解決しようとする課題】
本発明は、ＳＡＣ部分における第１配線層と第２配線層間の絶縁耐圧を確保するとともにコンタクト抵抗を低下させ、さらに層間絶縁膜の平坦性を向上させることができる半導体装置およびその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明者らは、上記目的を達成すべく鋭意検討した結果、半導体基板に凹溝を設け、半導体基板の主面より低い位置から第１配線層を形成し始めることにより、上記従来の問題点を一挙に解決できることを知見した。
すなわち、第１配線層を半導体基板の主面より低い位置から形成し始めることにより、第１配線層を形成することにより生じる半導体基板上の段差が小さくなるため、層間絶縁膜を堆積する際の平坦性がよくなる。また、半導体基板上の段差が小さくなることにより、前記段差を吸収するための層間絶縁膜の厚さが薄くなる。その結果、第２配線層と半導体基板との接続のために設けられるコンタクトホールの深さが小さくなるため、アスペクト比が小さくなりコンタクト抵抗が小さくなる。さらに、コンタクトホールの深さが小さくなることにより、層間絶縁膜の異方性エッチング時間が短くなるため、オフセット絶縁膜や側壁絶縁の削れが少なくなる。その結果、第１配線層と第２配線層との間にある絶縁膜の厚さが充分確保され、第１配線層と第２配線層との間の絶縁耐圧が向上する。
本発明者らは、さらに検討を重ね、本発明を完成した。
【００１１】
すなわち、本発明の半導体装置の第１の側面は、（ａ）半導体基板と、（ｂ）前記半導体基板の主面に設けられた複数の凹溝と、（ｃ）それぞれの前記凹溝内に設けられた導電層を有する第１配線層と、（ｄ）前記第１配線層上に設けられたオフセット絶縁膜と、（ｅ）それぞれの前記凹溝内において、前記第１配線層と前記オフセット絶縁膜の側壁面に設けられた側壁絶縁膜と、（ｆ）前記オフセット絶縁膜と、前記側壁絶縁膜と、それぞれの前記側壁絶縁膜の間に存在する半導体基板上に設けられ、前記オフセット絶縁膜と前記側壁絶縁膜と比較してエッチングレートが低く耐エッチング選択性を有するエッチングストッパー膜と、（ｇ）前記エッチングストッパー膜上に設けられ、前記エッチングストッパー膜と比較してエッチングレートが高くエッチング選択性を有する層間絶縁膜と、（ｈ）前記層間絶縁膜に設けられ、前記半導体基板の凸部表面に達するコンタクトホールと、（ｉ）少なくとも前記コンタクトホールの内面に沿って設けられ、前記半導体基板と電気的に接続される第２配線層と、を備え、（ｊ）前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜がそれぞれ前記凹溝内に設けられることにより、前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜が前記半導体基板の主面に設けられる場合に比較して、前記半導体基板の主面と前記オフセット絶縁膜の上面との段差が小さく、前記コンタクトホールのアスペクト比が小さいことを特徴とする。
【００１２】
また、本発明の半導体装置の第２の側面は、（ａ）半導体基板と、（ｂ）前記半導体基板の主面に設けられた複数の凹溝と、（ｃ）それぞれの前記凹溝内に設けられた導電層を有する第１配線層と、（ｄ）前記第１配線層上に設けられたオフセット絶縁膜と、（ｅ）それぞれの前記凹溝内において、前記第１配線層とオフセット絶縁膜の側壁面に設けられた側壁絶縁膜と、（ｆ）前記オフセット絶縁膜と、前記側壁絶縁膜と、それぞれの前記側壁絶縁膜の間に存在する半導体基板上に設けられ、前記オフセット絶縁膜と前記側壁絶縁膜と比較してエッチングレートが高くエッチング選択性を有する層間絶縁膜と、（ｇ）前記層間絶縁膜に設けられ、前記半導体基板の凸部表面に達するコンタクトホールと、（ｈ）少なくとも前記コンタクトホールの内面に沿って設けられ、前記半導体基板と電気的に接続される第２配線層と、を備え、（ｉ）前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜がそれぞれ前記凹溝内に設けられることにより、前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜が前記半導体基板の主面に設けられる場合に比較して、前記半導体基板の主面と前記オフセット絶縁膜の上面との段差が小さく、前記コンタクトホールのアスペクト比が小さいことを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法の第１の側面は、（ａ）半導体基板の主面上に複数の凹溝を設ける工程と、（ｂ）前記半導体基板上に導電体層と絶縁膜を順次堆積し、フォトレジストグラフィーとエッチングの組み合わせによるパターン形成により、導電層を有する第１配線層と該第１配線層上に積層されているオフセット絶縁膜とを前記それぞれの凹溝内に設ける工程と、（ｃ）絶縁膜を堆積し、前記それぞれの凹溝内において前記第１配線層と前記オフセット絶縁膜の側壁面にエッチングにより側壁絶縁膜を設ける工程と、（ｄ）前記半導体基板上、オフセット絶縁膜上および側壁絶縁膜上に、前記オフセット絶縁膜と前記側壁絶縁膜と比較してエッチングレートが低く耐エッチング選択性を有するエッチングストッパー膜を堆積する工程と、（ｅ）前記半導体基板上、前記エッチングストッパー膜上に、前記エッチングストッパー膜と比較してエッチングレートが高くエッチング選択性を有する層間絶縁膜を堆積する工程と、（ｆ）前記層間絶縁膜とエッチングストッパー膜の少なくとも一部とをエッチング除去し、２つの前記第１配線層の間において前記層間絶縁膜を縦断して前記半導体基板の凸部表面に達するコンタクトホールを設ける工程と、（ｇ）少なくとも前記コンタクトホールに沿って第２配線層を形成し、該第２配線層と前記半導体基板とを電気的に接続させる工程とを含み、（ｈ）前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜をそれぞれの前記凹溝内に設けることにより、前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜を前記半導体基板の主面に設ける場合に比較して、前記半導体基板の主面と前記オフセット絶縁膜の上面との段差を小さく形成し、アスペクト比が小さい前記コンタクトホールを形成することを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法の第２の側面は、（ａ）半導体基板の主面上に複数の凹溝を設ける工程と、（ｂ）前記半導体基板上に導電体層と絶縁膜を順次堆積し、フォトレジストグラフィーとエッチングの組み合わせによるパターン形成により、導電層を有する第１配線層と該第１配線層上に積層されているオフセット絶縁膜とを前記それぞれの凹溝内に設ける工程と、（ｃ）絶縁膜を堆積し、前記それぞれの凹溝内において前記第１配線層と前記オフセット絶縁膜の側壁面にエッチングにより側壁絶縁膜を設ける工程と、（ｄ）前記半導体基板上、オフセット絶縁膜上および側壁絶縁膜上に、前記オフセット絶縁膜と前記側壁絶縁膜と比較してエッチングレートが高くエッチング選択性を有する層間絶縁膜を堆積する工程と、（ｅ）前記層間絶縁膜の少なくとも一部とをエッチング除去し、２つの前記第１配線層の間において前記層間絶縁膜を縦断して前記半導体基板の凸部表面に達するコンタクトホールを設ける工程と、（ｆ）少なくとも前記コンタクトホールに沿って第２配線層を形成し、該第２配線層と前記半導体基板とを電気的に接続させる工程とを含み、（ｇ）前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜をそれぞれの前記凹溝内に設けることにより、前記第１配線層、前記オフセット絶縁膜、及び前記側壁絶縁膜を前記半導体基板の主面に設ける場合に比較して、前記半導体基板の主面と前記オフセット絶縁膜の上面との段差を小さく形成し、アスペクト比が小さい前記コンタクトホールを形成することを特徴とする。
【００１５】
【発明の実施の形態】
以下に、本発明に係る半導体装置の好ましい実施形態について、図面を参照しながら説明する。図１は、本発明の好ましい実施形態に係る半導体装置の断面図である。図１において、１は半導体基板、２は半導体基板１の主面に形成された凹溝である。３はポリシリコン膜、４はＷＳｉ膜であり、３と４は第１配線層を構成する。５は第１配線層３，４上にのみ形成されているオフセット絶縁膜、６は側壁絶縁膜、７はＳｉＮ膜からなるエッチングストッパー膜、８はＢＰＳＧ膜からなる層間絶縁膜である。９はポリシリコン膜、１０はＷＳｉ膜であり、９と１０は第２配線層を構成する。１１は第１配線層間に挟まれたスペースに設けられ、半導体基板と第２配線層とを接続するためのコンタクトホール、および１２はコンタクトホール１１の底部で露出している半導体基板の凸部表面である。
【００１６】
本発明においては、ポリシリコン膜３およびＷＳｉ膜４からなる第１配線層が、半導体基板の主面に設けられた凹溝内に形成されていることを特長とする。すなわち、第１配線層の底面は半導体基板の主面より低く形成されている。
【００１７】
本実施形態では、第１配線層の下層にポリシリコン膜３を用いているが、かかるポリシリコン膜３は、リン（Ｐ）やホウ素（Ｂ）などの不純物を含有していてよい。また、第１配線層の下層には、ポリシリコン膜に限定されず、導電性の材料であれば任意の膜を用いてもよい。
また、本実施形態では、第１配線層の上層にＷＳｉ膜４を用いているが、これに限定されず、タンタル（Ｔａ）やモリブデン（Ｍｏ）などの高融点金属のシリサイド膜を用いてよい。
さらに、本実施形態では、第１配線層は、ポリシリコン膜３およびＷＳｉ膜４からなる２層構造をとっているが、ポリシリコン膜３のみからなる１層構造であってもよいし、ポリシリコン膜と異なる導電体の１層膜もしくは異なる導電体からなる複数層の積層膜からなる複数層構造であってもよい。
【００１８】
オフセット絶縁膜５は、第１配線層３，４上のみに形成されている絶縁膜で、本実施形態ではＴＥＯＳ膜から構成されている。オフセット絶縁膜５は、第１配線層３，４のパターンを形成する時のエッチングマスクとしての機能を有するとともに、さらに第１配線層３，４上に堆積した絶縁膜のエッチバックにより側壁絶縁膜６を形成する際に第１配線層３，４の表面が露出しないようにする機能をも有する。なお、オフセット絶縁膜５は、ＴＥＯＳ膜以外の他のシリコン酸化膜を用いてもよい。また、オフセット絶縁膜５が、ＳｉＮ膜で構成されていても同様の効果が得られる。さらに、オフセット絶縁膜５は、ＴＥＯＳ膜に代表されるシリコン酸化膜とＳｉＮ膜を任意に組み合わされている積層膜であってもよい。
【００１９】
側壁絶縁膜６は、本実施形態ではＴＥＯＳ膜で構成されている。側壁絶縁膜６は、ＳＡＣ形成時に第１配線層３，４の側面が露出しないようにするという機能を有する。なお、側壁絶縁膜６は、ＴＥＯＳ膜以外のシリコン酸化膜で構成されていてもよい。また、側壁絶縁膜６は、ＳｉＮ膜またはＴＥＯＳ膜などのシリコン酸化膜とＳｉＮ膜の積層膜でもよい。
【００２０】
エッチングストッパー膜７は、本実施形態ではＳｉＮ膜で構成されている。エッチングストッパー膜７は、半導体基板、オフセット絶縁膜５および側壁絶縁膜６を含む全面に形成されている。ＳＡＣ形成時に後述する層間絶縁膜８のみを選択的にエッチングし、その際にオフセット絶縁膜５と側壁絶縁膜６ができるだけエッチングされないようにするために、エッチングストッパー膜７を形成する。エッチングストッパー膜７にＳｉＮ膜を用いるのは、層間絶縁膜８を構成するＢＰＳＧ膜とのエッチングレートが異なるからである。かかるエッチングレートの違いを利用することにより、ＳＡＣ形成時にＳｉＮ膜と比べてエッチングレートが充分高い条件でＢＰＳＧ膜をエッチング除去できる。
なお、オフセット絶縁膜５および側壁絶縁膜６として、層間絶縁膜８とエッチング選択性のあるＳｉＮ膜などを用いている場合には、エッチングストッパー膜７を省略してもよい。
【００２１】
層間絶縁膜８は、本実施形態ではＢＰＳＧ膜で構成されている。ＢＰＳＧ膜は、半導体基板上に段差がある場合などに平坦化特性に優れた絶縁膜である。なお、層間絶縁膜８は、ＰＳＧ膜（リン・シリケート・ガラス）や他のシリコン酸化膜で構成されていてもよい。また、層間絶縁膜８は、膜の堆積後、ＣＭＰ（Chemical  Mechanical  Polishing）など公知の平坦化技術により平坦化されているものでもよい。
【００２２】
コンタクトホール１１は、ポリシリコン膜９、ＷＳｉ膜１０からなる第２配線層を半導体基板と接続するためのものである。コンタクトホール１１は、第１配線層の間に挟まれたスペースに設けられ、層間絶縁膜８を縦断して半導体基板の凸部表面１２に達する。なお、第１配線層がＭＯＳトランジスタのゲート電極である場合には、Ｐ−ＭＯＳやＮ−ＭＯＳのタイプによりコンタクトホール１１の底部の露出した半導体基板の凸部表面１２には、ＰやＢによる不純物が注入されている。
【００２３】
本実施形態では、第２配線層の下層にポリシリコン膜９を用いているが、かかるポリシリコン膜９は、リン（Ｐ）やホウ素（Ｂ）などの不純物を含有していてもよい。また、第２配線層の下層には、ポリシリコン膜に限定されず、例えばＷやＡｌなどの導電性の材料であれば任意の膜を用いてもよい。
また、本実施形態では、第２配線層の上層にＷＳｉ膜１０を用いているが、これに限定されず、タンタル（Ｔａ）やモリブデン（Ｍｏ）などの高融点金属のシリサイド膜を用いてもよい。
さらに、本実施形態では、第２配線層はポリシリコン膜９およびＷＳｉ膜１０の２層構造をとっているが、ポリシリコン膜９のみからなる１層構造であってもよいし、ポリシリコン膜と異なる導電体の１層膜あるいは異なる導電体からなる複数層の積層膜からなる複数層構造であってもよい。
【００２４】
図１に示すように、本実施形態による半導体装置では、第１配線層が半導体基板１の主面より低い位置の凹溝２に形成されているため、半導体基板１の主面と第１配線層３，４およびオフセット絶縁膜５との段差１３が小さくなり、層間絶縁膜を堆積させる際の平坦性がよくなる。また、前記段差１３が小さくなることにより、前記段差１３を吸収するための層間絶縁膜８の厚さ、特にＳＡＣ形成部分の層間絶縁膜８の厚さ１５が小さくなる。その結果、コンタクトホール１１の深さが小さくなるため、アスペクト比が小さくなりコンタクト抵抗が小さくなる。さらに、コンタクトホール１１の深さが小さくなると、コンタクトホール１１の形成の際に、層間絶縁膜８のエッチング量が減るため、エッチング時間が短くなり、オフセット絶縁膜５や側壁絶縁６の削れが少なくなる。すなわち、コンタクトホール１１の形成時におけるオフセット絶縁膜５や側壁絶縁６へのダメージが軽減できる。その結果、第１配線層３，４と第２配線層９，１０との間にある絶縁膜の厚さ１４が充分確保され、第１配線層３，４と第２配線層９，１０との間の絶縁耐圧が向上する。
【００２５】
本発明に係る半導体装置は、公知の方法により製造することができる。本発明に係る半導体装置の装置の製造方法の好ましい実施態様として、図１に示した半導体装置の製造方法の一実施態様を、図面を参照しながら説明する。図２および図３の（ａ）〜（ｉ）は上記製造方法を示す工程断面図である。かかる図面においては、半導体装置の断面が示されている。また、図２および図３において、２１は半導体基板、２２はレジストマスク、２３は第１配線層が形成される予定の領域（以下、「第１配線層形成予定領域」という）、２４はコンタクトホールが形成される予定の領域（以下、「コンタクトホール形成予定領域」という）、２５は半導体基板２１の主面に形成された凹溝、２６はポリシリコン膜、２７はＷＳｉ膜、２８はポリシリコン膜２６およびＷＳｉ膜２７から形成される第１配線層上にのみ形成されているオフセット絶縁膜、２９は側壁絶縁膜、３０はＳｉＮ膜からなるエッチングストッパー膜、３１はＢＰＳＧ膜からなる層間絶縁膜、３２は２つの第１配線層に挟まれたスペースに設けられ半導体基板と第２配線層３４，３５とを接続するためのコンタクトホール、３３はコンタクトホール３２の底部で露出している半導体基板の凸部表面、３４はポリシリコン膜および３５はＷＳｉ膜である。ポリシリコン膜３４とＷＳｉ膜３５から第２配線層が形成されている。
【００２６】
まず、フォトリソグラフィにより、半導体基板２１上の第１配線層形成予定領域２３にはレジスト膜を有さず、コンタクトホール形成予定領域２４にはレジスト膜を有するレジストパターンを形成する（図２（ａ））。パターニングされたレジスト膜をマスクにして異方性ドライエッチングにより半導体基板２１をエッチングする（図２（ｂ））。半導体基板２１のエッチング深さとしては、後工程で形成される第１配線層の膜厚とほぼ同じ程度の膜厚が好ましいが、前記膜厚はこれに限定されず任意の厚さに選ぶことができる。レジストマスク除去後、第１配線層形成予定領域２３に凹溝２５が形成され、コンタクトホール形成予定領域２４はエッチングされず半導体基板２１の主面と同じ高さのまま残されている（図２（ｃ））。
【００２７】
次に、減圧ＣＶＤ法によりリンまたはホウ素などの不純物を含んだポリシリコン膜２６を約１１０ｎｍの厚さに堆積する。前記ポリシリコン膜２６の上にプラズマＣＶＤまたはスパッタ法によりＷＳｉ膜２７を約１００ｎｍ厚さに堆積し、ついで減圧ＣＶＤ法によりオフセット絶縁膜２８となるＴＥＯＳ膜を約１９０ｎｍ厚さに積層する。フォトリソグラフィにより、第１配線層形成用レジストパターン（図示せず）を形成した後、オフセット絶縁膜２８、ＷＳｉ膜２７およびポリシリコン膜２６を順次異方性ドライエッチングし、ポリシリコン層２６、ＷＳｉ層２７からなる第１配線層と前記第１配線層上のみに形成されたオフセット酸化膜２８を、それぞれの凹溝２５内に形成する（図２（ｄ））。
【００２８】
次に、減圧ＣＶＤ法により膜厚が約１８０ｎｍのＴＥＯＳ膜を全面に堆積する（図２（ｅ））。ついで、全面エッチバックを行うことにより、第１配線層２６，２７とオフセット絶縁膜２８の側面に側壁絶縁膜２９を形成する（図２（ｆ））。減圧ＣＶＤ法によりＳｉＮ膜からなるエッチングストッパー膜３０を全面、すなわち、半導体基板２１、オフセット絶縁膜２８および側壁絶縁膜２９上に約８０ｎｍの厚さに堆積する。ついで、常圧ＣＶＤ法によりＢＰＳＧ膜を全面に約６００ｎｍの厚さに堆積し、加熱リフローして層間絶縁膜３１を形成する（図３（ｇ））。
【００２９】
フォトリソグラフィによりコンタクトホール形成用レジストパターン（図示せず）を形成し、層間絶縁膜３１とエッチングストッパー膜３０の少なくとも一部とを異方性ドライエッチングしコンタクトホール３２を形成する（図３（ｈ））。より具体的には、ＢＰＳＧ膜３１に対してはエッチング速度が速く、エッチングストッパー膜であるＳｉＮ膜３０に対してはエッチング速度が遅い条件で異方性ドライエッチングを行って最初にＢＰＳＧ膜３１を除去し、その後ＳｉＮ膜３０の少なくとも一部を除去する条件でエッチングを行って、２つの前記第１配線層の間において、層間絶縁膜３１を縦断して半導体基板の凸部表面に達するコンタクトホール３２を形成する。
【００３０】
つぎに、第２配線層として、減圧ＣＶＤ法によりリンまたはホウ素などの不純物をドープしたポリシリコン膜３４を、ついで減圧ＣＶＤやプラズマＣＶＤ法によりＷＳｉ膜３５を、コンタクトホール３２および平坦化された層間絶縁膜３１上に順次積層形成する(図３（ｉ）)。
【００３１】
図１に示した半導体装置の製造方法の他の実施態様を、図４を参照しながら説明する。本実施形態では、半導体基板に素子分離絶縁膜を形成する工程と同時に、半導体基板上の第１配線層形成予定領域に凹溝を形成することを特長とする。本実施形態は、上記の実施形態による半導体装置の製造方法における図２（ａ）〜（ｃ）で表される工程が異なり、以後の工程、すなわち図２および図３の（ｄ）〜（ｉ）で表される工程は上記の実施形態と同一である。
図４において、４１は半導体基板、４２は耐酸化膜、４３は第１配線層形成予定領域、４４はコンタクトホール形成予定領域、４５は素子分離絶縁膜を形成する予定の領域（以下、「素子分離絶縁膜形成予定領域」という）、４６は熱酸化膜、４７はレジストマスク、４８は半導体基板４１の主面に形成された凹溝、４９は素子分離絶縁膜である。
【００３２】
半導体基板４１の表面を熱酸化してパッド熱酸化膜（図示せず）を形成し、パッド熱酸化膜の上に耐酸化膜４２として、減圧ＣＶＤ法を用いて約１５０ｎｍ程度の膜厚のＳｉＮ膜を形成する。フォトリソグラフィと異方性エッチングにより、素子分離絶縁膜形成予定領域４５に加えて第１配線層形成予定領域４３に対してもマスクしないように耐酸化膜４２をパターニングする。このとき、コンタクトホール形成予定領域４４はマスクしておく（図４（ａ））。
【００３３】
パターニングされた耐酸化膜４２をマスクにして熱酸化を行うことにより、耐酸化膜４２で覆われていない部分の半導体基板を酸化し、素子分離絶縁膜形成領域４５と第１配線層形成予定領域４３に熱酸化膜４６を形成する（図４（ｂ））。ついで、上記図４（ａ）の工程でパターニングされた耐酸化膜４２とその下部にあったパッド酸化膜（図示せず）を除去する（図４（ｃ））。
【００３４】
フォトリソグラフィにより、第１配線層形成領域４３をマスクしないようにレジストパターン４７を形成する（図４（ｄ））。このとき、素子分離絶縁膜形成予定領域４５はマスクしておく。レジストパターン４７をマスクにしてウエットエッチング（等方性エッチング）により熱酸化膜４６を除去する。レジストパターンを除去すると、半導体基板４１上の第１配線層形成予定領域４３に凹溝４８が形成され、素子分離絶縁膜形成予定領域４５には素子分離絶縁膜４９が形成される。一方、コンタクトホール形成予定領域４４はウエットエッチングされず半導体基板４１の主面と同じ高さのままで残される（図４（ｅ））。
【００３５】
半導体基板４１上に凹溝４８を形成した後、本発明に係るＳＡＣ構造を有する半導体装置が形成されるまでの工程は、図２および図３で示した（ｄ）〜（ｆ）の工程と同じであるから、かかる工程についての説明は省略する。
【００３６】
上記方法では、第１配線層が形成される予定領域の半導体基板の凹溝を熱酸化膜の形成および除去により形成している。かかる熱酸化膜の除去は、シリコン基板とのエッチング選択性がよいウエットエッチングにより行われる。その結果、図２（ａ）〜（ｃ）に示したようにコンタクトホール形成予定領域にレジストパターンをマスクし異方性エッチングすることにより半導体基板に凹溝を設ける場合と比べて、基板表面のエッチングばらつきを容易に抑えることができるという利点がある。
【００３７】
また、本実施態様の製造方法は、上記図２および３に示した態様の製造方法に比し、半導体基板に凹溝を設けるまでの工程数が増えている。しかし、上記図２および３に示した態様の製造方法は、その後に素子分離絶縁膜を設ける工程が必要であることを鑑みれば、全体的に見ると、本実施態様の製造方法は、上記図２および３に示した態様の製造方法に比べ工程数に変化はない。
【００３８】
本発明の上記実施形態では、隣接する２つの第１配線層間のスペースにある層間絶縁膜をエッチング開口したＳＡＣ構造を対象として例示した。しかし、本発明に係るＳＡＣ構造は、これらに限定されず、フィールド絶縁膜とコンタクトホールの合わせマージンをなくするためのＢＬＣ（Border-less  Contact）形成の場合にも適用でき、また本発明の要旨を逸脱しない範囲で種々変形して実施可能である。
【００３９】
【発明の効果】
本発明によれば、ＳＡＣ構造を有する半導体装置として、第１配線層が半導体基板の主面に形成された凹溝内に設けられ、第１配線層の底面が半導体基板の主面よりも低い位置にあるので、ＳＡＣ部分における第１配線層と第２配線層間の絶縁耐圧を確保することができるとともに、コンタクト抵抗を低下させ、さらに層間絶縁膜の平坦性を向上させることができる。
【００４０】
本発明にかかる半導体装置の製造方法においては、半導体基板の主面に設けられる凹溝を、マスクパターンの形成と前記マスクパターンを利用したエッチングの組み合わせにより形成することができる。また、半導体基板の主面の凹溝を、半導体基板に素子分離絶縁膜を形成する工程と同時に行うこともできる。その結果、本発明にかかる半導体装置は、複雑な工程の追加なしに容易に製造できることができる。
【図面の簡単な説明】
【図１】  本発明に係る半導体装置の好ましい実施形態を示す断面図である。
【図２】  図１に示す半導体装置の製造方法の好ましい態様を示す工程図である。
【図３】  図２に示す製造工程の続きの工程図である。
【図４】  図１に示す半導体装置の製造方法の他の好ましい態様を示す工程図である。
【図５】  従来のＳＡＣ構造を有する半導体装置の製造工程を示す工程図である。
【符号の説明】
１，２１，４１，１０１  半導体基板
２，２５，４８  半導体基板の主面に形成された凹溝
３，２６，１０２  ポリシリコン膜
４，２７，１０３  ＷＳｉ膜
５，２８，１０４  第１配線層上にのみ形成されたオフセット絶縁膜
６，２９，１０５  側壁絶縁膜
７，３０，１０６  ＳｉＮ膜からなるエッチングストッパー膜
８，３１，１０７  ＢＰＳＧ膜からなる層間絶縁膜
９，３４，１０８  ポリシリコン膜
１０，３５，１０９  ＷＳｉ膜
１１，３２  コンタクトホール
１２，３３  コンタクトホールの底部で露出している半導体基板の凸部表面
１３  オフセット絶縁膜と半導体基板主面との段差
１４  第１配線層と第２配線層との間にある絶縁膜の厚さ
１５  ＳＡＣ形成部分の層間絶縁膜の厚さ
２２，４７  レジストマスク
２３，４３  第１配線層形成予定領域
２４，４４  コンタクトホール形成予定領域
４５  素子分離絶縁膜形成予定領域
４６  熱酸化膜
４９  素子分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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