(57)【特許請求の範囲】
【請求項１】
メモリ形成予定領域およびロジック形成予定領域を有する半導体基板領域を形成する工程であって、前記半導体基板領域に前記メモリ形成予定領域中の複数の半導体装置形成予定領域を分離する第一の素子分離領域を形成し、前記半導体基板領域に前記ロジック形成予定領域中の複数の半導体装置形成予定領域を分離する第二の素子分離領域を形成し、前記半導体基板領域に前記メモリ形成予定領域、前記ロジック形成予定領域を分離する第三の素子分離領域を形成する工程と、
前記メモリ形成予定領域となる半導体基板領域中に第一の第一導電型領域を形成し、同時に前記ロジック形成予定領域となる半導体基板領域中に第二の第一導電型領域を形成する工程と、
前記第一の第一導電型領域、前記第二の第一導電型領域上にゲート酸化膜を塗布する工程と、
前記メモリ形成予定領域中の前記複数の半導体装置形成予定領域に複数のゲートを形成し、前記ロジック形成予定領域中の前記複数の半導体装置形成予定領域に複数の第二のゲートを形成する工程と、
前記第一の第一導電型領域上の一部に第一の第二導電型の不純物拡散領域を形成し、前記第二の第一導電型領域上の一部に第二の第二導電型の不純物拡散領域を形成する工程と、
前記第一ゲートの側壁に第一のゲート側壁絶縁膜を形成し、前記第二ゲートの側壁に第二のゲート側壁絶縁膜を形成する工程と、
前記第一のゲート上、前記第二のゲート上、前記第一の第二導電型の不純物拡散領域上、および前記第二の第二導電型の不純物拡散領域上に層間絶縁膜を形成する工程と、
前記第一の第二導電型の不純物拡散領域上に設けられた層間絶縁膜、および第一のゲート側壁絶縁膜の一部を前記第一の第二導電型の不純物拡散領域が露出するまで除去し、第一のコンタクトホールを形成する工程と、
前記第一のコンタクトホールを形成する工程と同時に前記第二の第二導電型の不純物拡散領域上に埋められた層間絶縁膜を前記第二の第二導電型の不純物拡散領域が露出するまで除去し、前記第一のコンタクトホールのコンタクト径と等しい第二のコンタクトホールを形成する工程と、
前記第一のコンタクトホールの底面及び側面部、前記第二のコンタクトホールの底面及び側面部、並びに前記層間絶縁膜表面に絶縁膜を形成する工程と、
前記絶縁膜を、前記第一のコンタクトホール側面部上の前記絶縁膜のみを残して除去する工程と、
前記第一のコンタクトホール、前記第二のコンタクトホールに配線を形成する工程とを具備する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩの製造プロセスに関して、特にランダム性を考慮したロジックと、同一パターンの繰り返し部を考慮した大容量メモリの混載技術におけるコンタクトホールの構造、製造プロセスに関するものである。
【０００２】
【従来の技術】
以下、従来のメモリ混載のロジックプロセスについて、１層の配線工程までを例として述べる。
ここで、以下に表示される領域Ａとは、メモリ部のプロセスを表わし、領域Ｂとはロジック部のプロセスを表わす。
まず、図１６に示されるように、ｐ型シリコン基板３１上に熱酸化により薄膜のシリコン酸化膜３２を例えば１０ｎｍ形成し、その上にＬＰ―ＣＶＤ法（減圧ＣＶＤ法）により多結晶シリコン３３を２００ｎｍ形成、さらにその上にＬＰ―ＣＶＤ法によりシリコン酸化膜３４を２００ｎｍ形成する。
この後、写真蝕刻法によりＳＴＩ（シャロートレンチアイソレーション）による素子分離領域形成予定領域をレジスト３５でパターニングする。ここで、ＳＴＩとは、半導体基板に溝を掘った後、ＴＥＯＳなどのＣＶＤ酸化膜あるいは多結晶シリコンで溝を埋め、ＣＭＰで表面を平坦化することによって形成するものである。
次に、図１７に示すように、このレジスト３５によるパターンをマスク使用して多結晶シリコン膜に対し選択比をもつ異方性ドライエッチングで、シリコン酸化膜３４をエッチングし、レジスト３５を剥離する。
これにより残ったシリコン酸化膜３６をマスクに、酸化膜に対して選択比が十分に取れる異方性ドライエッチングにて、多結晶シリコン３３をエッチングした多結晶シリコン３７、シリコン酸化膜３４をエッチングしたシリコン酸化膜３６、および薄膜の熱酸化膜であるシリコン酸化膜３２をエッチングしたシリコン酸化膜３８を形成する。
【０００３】
次に、図１８に示すように、酸化膜に対して選択比が十分に取れる異方性ドライエッチングにてシリコン基板３１を、例えば、０．５μｍエッチングして、ＳＴＩの溝部３９を形成する。
次に、図１９に示すように、ＬＰ−ＣＶＤ法によりシリコン酸化膜４０を１．５μｍ堆積する。この後、多結晶シリコンに対して選択比の取れる化学的機械的研磨法（ＣＭＰ：Chemical  Mechanical  Polishing）によりシリコン酸化膜４０の平坦化を行う。平坦化後、シリコン酸化膜３６、シリコン酸化膜４０をＮＨ４Ｆあるいはドライエッチングにより多結晶シリコン３７がちょうど露出するまでエッチングする。
次に、図２０に示すように、多結晶シリコン３７を対シリコン酸化膜で選択比が取れる、等法性ドライエッチングにてエッチングし、埋めこみシリコン酸化膜４０の膜応力低減のための熱処理を例えば１０００℃にて行う。
この後、シリコン基板３１上のシリコン酸化膜３８をＮＨ４Ｆにてエッチングする。
この後、シリコン酸化膜４１を、例えば８００℃の熱酸化により形成し、Ｐウェル領域形成のためＢ（ボロン）を例えば加速電圧２００ＫｅＶでドーズ量８Ｅ１２cm-2打ち込みＰウェル領域４２を形成する。
【０００４】
さらに、ｎＭＯＳＦＥＴのしきい値制御のためＢ（ボロン）を例えば加速電圧５０ＫｅＶでドーズ量１Ｅ１３cm-2打ち込む。この後、１０００℃にて３０秒の熱処理により、導入した不純物の活性化を行った。
次に、図２１に示されるように、シリコン酸化膜４１等のシリコン基板表面の熱酸化膜を除去し、ゲート絶縁膜４３を７５０℃の熱酸化法で６ｎｍ形成する。しかる後にＬＰ―ＣＶＤ法により多結晶Ｓｉを３００ｎｍ堆積する。その後、写真蝕刻法によりゲート電極のレジストパターン４５を形成し、対シリコン酸化膜で選択比の十分に取れる異方性ドライエッチングにてゲート電極４６を形成する。
次に、図２２に示されるように、８００℃の熱酸化法によりシリコン基板上で例えば５ｎｍのシリコン酸化膜を形成する。この後、Ａｓを加速電圧３５ＫｅＶにてドーズ量２Ｅ１４cm-2イオン注入し、１０００℃Ｎ2雰囲気で３０秒の熱処理にて浅い拡散層４７（shallow  Extension）を形成する。
次に、図２３に示されるように、ＬＰ−ＣＶＤ法により半導体基板上にシリコン窒化膜ＳｉＮを１５０ｎｍ堆積させ、これをシリコン酸化膜とエッチング選択比のとれる異方性エッチングにてゲート側壁４８を形成する。この後、例えばＡｓを加速電圧６０ＫｅＶにてドーズ量５Ｅ１５cm-2で、ゲート４６およびゲート側壁４８をマスクにイオン注入し、１０００℃Ｎ２雰囲気で３０秒の熱処理にて浅い拡散層４７より深いソース・ドレイン拡散層４９を、イオン注入された領域を中心に形成する。この為、ゲート４６およびゲート側壁４８をマスクにイオン注入されなかった領域は浅い拡散層４７として残る。この後、ゲート電極４６をｎ＋にドーピングする。
【０００５】
次に、図２４に示されるように、深いソース・ドレイン拡散層４９上のシリコン酸化膜４３をＮＨ４Ｆにて除去し、高融点金属を除去された領域に形成し、例えば高融点金属としてチタンおよび窒化チタン（Ｔｉ／ＴｉＮ）をそれぞれ３０／２０ｎｍ堆積させる。この後、７００℃のＮ2雰囲気中にて３０秒の熱処理を行い、硫酸・過酸化水素水の混合液中にてシリコンＳｉと未反応のチタンＴｉを除去する。この後、８００℃のＮ２雰囲気中にて３０秒の熱処理を行い、低抵抗のＴｉシリサイド化合物５０を形成する。
次に、図２５に示されるように、ＬＰ―ＣＶＤ法によりシリコン窒化膜ＳｉＮ５４を堆積する。
その後、層間絶縁膜５１としてＢＰＳＧ膜を１００ｎｍ、もしくはシリコン酸化膜を９００ｎｍ堆積させ、ＣＭＰ（化学的・機械的研磨法）にて平坦化を行う。
次に、図２６に示されるように、写真蝕刻法によりコンタクトのレジストパターンを形成し、窒化シリコンＳｉＮとエッチング選択比のとれる異方性エッチングで、層間絶縁膜５１を除去し、コンタクトホール形成予定領域を開口する。
次に、図２７に示されるように、例えば高融点金属であるＴｉをコンタクト底部で１０ｎｍ堆積される様にスパッタリングさせる。この後、例えば６００℃のＮ2雰囲気中にて、３０分熱処理を行いＴｉ表面に窒化チタンＴｉＮを形成する。この後、この窒化チタンを選択成長の基点として、ＣＶＤ法にてタングステンＷを４００ｎｍ堆積させたのち、ＣＭＰ法により層間絶縁膜５１上のＷを除去し、コンタクト開口部にＷの埋め込み配線５２を形成する。その後、ＡｌＣｕを４００ｎｍ、Ｔｉ／ＴｉＮを５／６０ｎｍ堆積させ、写真蝕刻法によりレジストパターンを形成し、これをマスクに異方性エッチングにてＡｌ配線５３を形成する。
【０００６】
【発明が解決しようとする課題】
以上のように、従来技術のサリサイドを有するＭＯＳＦＥＴを形成できるわけだが、図２７に示した従来技術では、図２７中（Ａ）部のメモリー部（繰り返しパターン部）と（Ｂ）部のロジック部（ランダム性の高いパターン部）に対して同一のリソグラフィ技術しか適用することが出来ない。近年のリソグラフィ技術開発の進展により、光の短波長化と、レティクルパターンに位相シフトを用いるなどして、光の波長以下の微細パターンを形成できるまで、著しい発展をしている。しかしながら、このように、光の干渉効果をも利用した微細なパターン形成技術では、光学的な近接効果を、Ｌｏｇｉｃ部のランダム性の高いコンタクトホールと、メモリ部で限られたパターンの繰り返しから、より微細なコンタクトを形成できるコンタクトを同一のリソグラフィプロセスで実現することが困難になっている。このため、メモリを混載したロジックプロセスにおいても、メモリ部のみに微細なコンタクト径を実現するプロセスは難しく、ロジック部とメモリ部のコンタクト径を同一にせざるを得ず、ロジックＬＳＩに求められている、高集積化メモリの実現に大きな障害となっている。
【０００７】
また、上記リソグラフィ工程をメモリ部とロジック部で別々に行うことにより、パターンの微細加工は実現できるが、リソグラフィプロセスにおいては、半導体基板上にパターン転写を行う際に、転写パターンの合わせずれが必ず発生してしまうため、同一リソグラフィステップでコンタクトホールを形成した場合に対し、次工程の配線プロセスにおいて、この合わせずれを考慮して配線デザインに反映する必要があり、微細化に反してしまう。
また、メモリ部とロジック部の工程を別々に行うことは、製造プロセスを複雑にし、工程数の大幅な増大を招いてしまう。本発明の目的は、このような従来技術の問題点を解決することである。
本発明の目的は、メモリ部とロジック部のコンタクトホール工程を統一し、工程数の減少を図ったメモリ混載ロジックの製造方法を提供することである。また、本発明の他の目的は、素子の高集積化が図られたメモリ混載ロジックの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本願発明の一態様によれば、メモリ形成予定領域およびロジック形成予定領域を有する半導体基板領域を形成する工程であって、前記半導体基板領域に前記メモリ形成予定領域中の複数の半導体装置形成予定領域を分離する第一の素子分離領域を形成し、前記半導体基板領域に前記ロジック形成予定領域中の複数の半導体装置形成予定領域を分離する第二の素子分離領域を形成し、前記半導体基板領域に前記メモリ形成予定領域、前記ロジック形成予定領域を分離する第三の素子分離領域を形成する工程と、前記メモリ形成予定領域となる半導体基板領域中に第一の第一導電型領域を形成し、同時に前記ロジック形成予定領域となる半導体基板領域中に第二の第一導電型領域を形成する工程と、前記第一の第一導電型領域、前記第二の第一導電型領域上にゲート酸化膜を塗布する工程と、前記メモリ形成予定領域中の前記複数の半導体装置形成予定領域に複数のゲートを形成し、前記ロジック形成予定領域中の前記複数の半導体装置形成予定領域に複数の第二のゲートを形成する工程と、前記第一の第一導電型領域上の一部に第一の第二導電型の不純物拡散領域を形成し、前記第二の第一導電型領域上の一部に第二の第二導電型の不純物拡散領域を形成する工程と、前記第一ゲートの側壁に第一のゲート側壁絶縁膜を形成し、前記第二ゲートの側壁に第二のゲート側壁絶縁膜を形成する工程と、前記第一のゲート上、前記第二のゲート上、前記第一の第二導電型の不純物拡散領域上、および前記第二の第二導電型の不純物拡散領域上に層間絶縁膜を形成する工程と、前記第一の第二導電型の不純物拡散領域上に設けられた層間絶縁膜、および第一のゲート側壁絶縁膜の一部を前記第一の第二導電型の不純物拡散領域が露出するまで除去し、第一のコンタクトホールを形成する工程と、前記第一のコンタクトホールを形成する工程と同時に前記第二の第二導電型の不純物拡散領域上に埋められた層間絶縁膜を前記第二の第二導電型の不純物拡散領域が露出するまで除去し、前記第一のコンタクトホールのコンタクト径と等しい第二のコンタクトホールを形成する工程と、前記第一のコンタクトホールの底面及び側面部、前記第二のコンタクトホールの底面及び側面部、並びに前記層間絶縁膜表面に絶縁膜を形成する工程と、前記絶縁膜を、前記第一のコンタクトホール側面部上の前記絶縁膜のみを残して除去する工程と、前記第一のコンタクトホール、前記第二のコンタクトホールに配線を形成する工程とを具備する半導体装置の製造方法が提供される。
【０００９】
【発明の実施の形態】
以下、本発明の実施例のメモリ混載に用いられるロジックプロセスについて述べる。
ここで、以下に表示される領域Ａとは、メモリ部のプロセスを表わし、領域Ｂとはロジック部のプロセスを表わす。
まず、図２に示されるように、ｐ型シリコン基板１上に熱酸化により薄膜のシリコン酸化膜２を例えば１０ｎｍ形成し、その上にＬＰ―ＣＶＤ法（減圧ＣＶＤ法）により多結晶シリコン３を２００ｎｍ形成、さらにその上にＬＰ―ＣＶＤ法によりシリコン酸化膜４を２００ｎｍ形成する。
この後、写真蝕刻法によりＳＴＩによる素子分離領域形成予定領域をレジスト５でパターニングする。
次に、図３に示すように、このレジスト５によるパターンをマスクに多結晶シリコン膜に対し選択比をもつ異方性ドライエッチングで、シリコン酸化膜４をエッチングし、レジスト５を剥離する。
これにより残ったシリコン酸化膜６をマスクに、酸化膜に対して選択比が十分に取れる異方性ドライエッチングにて、多結晶シリコン３をエッチングした多結晶シリコン７、シリコン酸化膜４をエッチングしたシリコン酸化膜６、および薄膜の熱酸化膜であるシリコン酸化膜２をエッチングしたシリコン酸化膜８を形成する。
【００１０】
次に、図４に示すように、酸化膜に対して選択比が十分に取れる異方性ドライエッチングにてシリコン基板１を、例えば、０．５μｍエッチングして、ＳＴＩの溝部９を形成する  。
次に、図５に示すように、ＬＰ−ＣＶＤ法によりシリコン酸化膜１０を１．５μｍ堆積する。この後、対多結晶シリコンに対して選択比の取れる化学的機械的研磨法（ＣＭＰ：Chemical  Mechanical  Polishing）によりシリコン酸化膜１０の平坦化を行う。平坦化後、シリコン酸化膜６、シリコン酸化膜１０をＮＨ４Ｆあるいはドライエッチングにより多結晶シリコン７がちょうど露出するまでエッチングする。
次に、図６に示すように、多結晶シリコン７を対シリコン酸化膜２で選択比が取れる、等方性ドライエッチングにてエッチングし、埋めこみシリコン酸化膜１０の膜応力低減のためにする熱処理を、例えば１０００℃にて行う。
この後、シリコン基板１上のシリコン酸化膜８をＮＨ４Ｆにてエッチングする。
この後、シリコン酸化膜１１を、例えば８００℃の熱酸化により形成し、Ｐウェル領域形成のためＢ（ボロン）を例えば加速電圧２００ＫｅＶでドーズ量８Ｅ１２cm-2打ち込みＰウェル領域１２を形成する。
【００１１】
さらに、ｎＭＯＳＦＥＴのしきい値制御のためＢ（ボロン）を例えば加速電圧５０ＫｅＶでドーズ量１Ｅ１３cm-2打ち込む。この後、１０００℃にて３０秒の熱処理により、導入した不純物の活性化を行った。
次に、図７に示されるように、シリコン酸化膜１１等のシリコン基板表面の熱酸化膜を除去し、ゲート絶縁膜１３を７５０℃の熱酸化法で６ｎｍ形成する。しかる後にＬＰ―ＣＶＤ法により多結晶Ｓｉを３００ｎｍ堆積する。その後、写真蝕刻法によりゲート電極のレジストパターン１５を形成し、対シリコン酸化膜で選択比の十分に取れる異方性ドライエッチングにてゲート電極１６を形成する。
次に、図８に示されるように、８００℃の熱酸化法によりシリコン基板上で例えば５ｎｍのシリコン酸化膜を形成する。この後、Ａｓを加速電圧３５ＫｅＶにてドーズ量２Ｅ１４cm-2イオン注入し、１０００℃Ｎ2雰囲気で３０秒の熱処理にて浅い拡散層１７を形成する。
次に、図９に示されるように、ＬＰ−ＣＶＤ法により半導体基板上にシリコン窒化膜ＳｉＮを１５０ｎｍ堆積させ、これをシリコン酸化膜とエッチング選択比のとれる異方性エッチングにてゲート側壁１８を形成する。この後、例えばＡｓを加速電圧６０ＫｅＶにてドーズ量５Ｅ１５cm-2で、ゲート１６およびゲート側壁１８をマスクにイオン注入し、１０００℃Ｎ２雰囲気で３０秒の熱処理にて浅い拡散層１７より深いソース・ドレイン拡散層１９を、イオン注入された領域を中心に形成する。この為、ゲート１６およびゲート側壁１８をマスクにイオン注入されなかった領域は浅い拡散層１７として残る。この後、ゲート電極１６をｎ＋にドーピングする。
【００１２】
次に、図１０に示されるように、深いソース・ドレイン拡散層１９、ゲート電極のＳｉ上のシリコン酸化膜１３をＮＨ４Ｆにて除去し、高融点金属を除去された領域に形成し、例えば高融点金属としてチタンおよび窒化チタン（Ｔｉ／ＴｉＮ）をそれぞれ３０／２０ｎｍ堆積させる。この後、７００℃のＮ2雰囲気中にて３０秒の熱処理を行い、硫酸・過酸化水素水の混合液中にてシリコンＳｉと未反応のチタンＴｉを除去する。この後、８００℃のＮ２雰囲気中にて３０秒の熱処理を行い、低抵抗のＴｉシリサイド化合物２０を形成する。
次に、図１１に示されるように、ＬＰ―ＣＶＤ法によりシリコン窒化膜ＳｉＮ２４を堆積する。
その後、層間絶縁膜２１としてＢＰＳＧ膜を１００ｎｍ、もしくはシリコン酸化膜を９００ｎｍ堆積させ、ＣＭＰ（化学的・機械的研磨法）にて平坦化を行う。
次に、図１２に示されるように、写真蝕刻法によりコンタクトのレジストパターンを形成し、窒化シリコンＳｉＮとエッチング選択比のとれる異方性エッチングで、層間絶縁膜２１を除去し、コンタクトホール形成予定領域を開口する。
次に、図１３に示されるように、層間絶縁膜２１でのコンタクトホール開口後、前面にＬＰＣＶＤ法により、窒化シリコンＳｉＮ２５を例えば２０ｎｍ堆積する。
【００１３】
次に、図１４に示されるように、領域Ｂのみ写真蝕刻法により形成したレジストパターン２６をマスクに等方性エッチングにて、この窒化シリコン膜２５をエッチングにより除去する。
次に、図１５に示されるように、このレジストパターン２６を剥離し、シリコン酸化膜、シリコンＳｉ、シリサイドに対してエッチング選択比のとれる異方性エッチングにて、ロジック部のコンタクト開口部底部の窒化シリコン膜２５を剥離し、同時にメモリ部の側壁には、窒化シリコン膜２５を残してコンタクトホールを開口する。
次に、図１に示されるように、例えば高融点金属であるチタンＴｉをコンタクトホール底部で１０ｎｍ堆積される様にスパッタリングさせる。ここでチタンの図示は省略する。この後、例えば６００℃のＮ2雰囲気中にて、３０分熱処理を行い、コンタクトホール底部のＴｉ表面に窒化チタンＴｉＮを形成する。この後、この窒化チタンを選択成長の基点として、ＣＶＤ法にてタングステンＷを４００ｎｍ堆積させたのち、ＣＭＰ法により層間絶縁膜２１上のＷを除去し、コンタクトホール開口部にＷの埋め込み配線２２を形成する。
その後、ＡｌＣｕを４００ｎｍ、Ｔｉ／ＴｉＮを５／６０ｎｍ堆積させ、写真蝕刻法によりレジストパターンを形成し、これをマスクに異方性エッチングにてＡｌ配線２３を形成する。
【００１４】
本方法によりメモリ部により微細なコンタクトホールを形成でき、コンタクトホールとゲート電極間に必ず上記ＳｉＮ膜が側壁材料として形成されるため、リソグラフィ工程での合わせ余裕を低減し、より微細なコンタクトホールの形成を可能にできる。
これにより、メモリ等の繰り返しパターンのコンタクトサイズの微細化を、ロジック部でランダム性から緩和したコンタクトサイズと両立させ、リソグラフィプロセスに影響与えずに実現でき、素子の高集積化を可能に出来る。
また、メモリ等の繰り返しパターンの合わせ余裕の削減をリソグラフィプロセスに影響与えずに実現でき、素子の高集積化を可能に出来る。
また、光学的な近接効果を抑え、メモリ部の微細化による製造マージンを悪化させずに、合わせ余裕の削減によりメモリセルの微細化を図ることが可能である。
また、メモリとロジックで異なる最先端プロセス技術を用いて実現されるコンタクトホール径に対し、コンタクトホール開口時のデザインを揃て同一の径にすることにより、一つのリソグラフィプロセスでの加工を可能にできる。
また、コンタクトホール開口後に行う絶縁膜形成プロセスにより、メモリ部のみコンタクトホール径を減少させ、且つ、ゲート電極、コンタクトホール側壁に形成された縁膜側壁により、ゲート電極とコンタクトホールの配線の絶縁性を確保することが可能である。また、メモリ部のコンタクトピッチがロジック部のコンタクトピッチと同じにでき、上記実施例の側壁絶縁膜の形成により、下地ゲート電極とコンタクト間の余裕を小さくし、より微細なメモリセル設計を実現できる。
【００１５】
なお、図１２で示されるコンタクトホール形成工程では、ゲート側壁絶縁膜１８に対するエッチング条件を変えて、ゲート側壁絶縁膜を一部除去しても良い。
また、完全にゲート側壁絶縁膜を除去してコンタクトホールにゲートを露出させても良い。このような状態でもコンタクトホール内に絶縁膜２５が存在する為ゲート１６と配線２２との間の電流リークは生じない。
なお、層間膜絶縁膜２１にコンタクトホール開口後、シリコン酸化膜とエッチング選択比のとれるＰＳＧ膜（ＰＳＧ：Ｐｈｏｓｏｐｈｏｒ-ＳｉｌｉｃａｔｅＧｌａｓｓの略で、リン珪酸ガラスを意味する。シリケ−ド・ガラスの一つで、半導体表面の安定化などに使用される。）を、窒化シリコン２５の替りに用いても良い。この方法では、ＰＳＧ側壁をメモリー部のみに形成後、層間絶縁膜２１表面上、コンタクトホール表面上に形成された窒化シリコン膜をロジック部・メモリ部にて同時に除去し、コンタクトホール底部を開口するものである。
上記ではｎＭＯＳＦＥＴを形成する工程について述べてきたが、ｐＭＯＳＦＥＴを含む通常のＣＭＯＳプロセスにおいて適用できる事、拡散層・ゲート電極上に低抵抗化のためにＴｉシリサイドが形成されているが、このシリサイド化合物はＴｉのみならず、Ｃｏ、Ｐｔ，Ｎｉ、Ｗ，Ｍｏ等の高融点金属でも同様の効果を得ることができ、さらにこれらが無い場合においても、本特許がメモリ混載ロジックプロセスの高集積化に効果があることは自明である。また、窒化シリコンから成るゲート側壁について述べてきているが、酸化シリコンから成る側壁の場合も本特許により効果を得ることができる。
【００１６】
【発明の効果】
従って、本発明はコンタクトホール側壁に絶縁膜を形成することにより、メモリ部とロジック部のコンタクトホール工程を統一し、工程数の減少を図ることができる。さらに、コンタクトホール側壁に絶縁膜が存在することにより、ゲート間距離を短縮でき、コンタクトホールの高集積化が達成できるメモリ混載ロジックを提供できる。
【図面の簡単な説明】
【図１】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図２】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図３】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図７】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図８】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図９】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図１０】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図１１】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図１２】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図１３】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図１４】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図１５】本発明における実施例の半導体装置の製造方法の一工程を示す断面図である。
【図１６】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図１７】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図１８】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図１９】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図２０】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図２１】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図２２】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図２３】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図２４】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図２５】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図２６】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【図２７】従来技術における半導体装置の製造方法の一工程を示す断面図である。
【符号の説明】
１  Ｓｉ基板
２  ＳｉＯ２
３  多結晶Ｓｉ
４  ＳｉＯ２
５  レジスト
６  ＳｉＯ２
７  多結晶Ｓｉ
８  ＳｉＯ２
９  ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域
１０  ＳｉＯ２
１１  ＳｉＯ２（犠牲酸化膜）
１２  ｐｗｅｌｌ
１３  ゲート絶縁膜
１４  多結晶Ｓｉ
１５  レジスト（ゲート電極形成用）
１６  多結晶Ｓｉ（ゲート電極）
１７  浅いｎ＋拡散層
１８  ＳｉＮ側壁
１９  深いｎ＋拡散層
２０  Ｔｉシリサイド
２１  層間絶縁膜（ＳｉＯ２／ＢＰＳＧ）
２２  金属配線（コンタクトホール）
２３  ＡｌＣｕ（メタル配線）
２４  ＳｉＮ
２６  レジスト
【図１】
0004490525.tif 000002
【図２】
0004490525.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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