(57)【特許請求の範囲】
【請求項１】
受信信号の振幅を制御するAGC回路と、
前記AGC回路の出力信号に含まれるフラッター成分を除去する補正回路と、
前記補正回路によりフラッター成分が除去された信号の同期をとる同期回路と、
前記同期回路により同期がとられた信号に基づいて等化処理を行い、等化後信号を出力する等化回路と
を備え、
前記補正回路は、
前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号と、フラッター成分を除去した理論値の信号との差分を検出する検出回路と、
前記検出回路により検出された差分を表す信号に対してフィルタリングを施すIIR型フィルタと、
前記IIR型フィルタの出力信号の振幅を所定の利得に従って制御するゲイン回路と、
前記ゲイン回路の出力信号に応じた補正信号を前記AGC回路の出力信号に乗算し、前記AGC回路の出力信号に含まれるフラッター成分を除去するフラッター成分補正回路と、
前記等化回路から出力された前記等化後信号、または、前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号に基づいて、前記ゲイン回路の利得を制御する利得制御回路と
を有する受信装置。
【請求項２】
前記利得制御回路は、前記等化回路から出力された前記等化後信号に含まれるフラッター成分の強度に応じた利得を前記ゲイン回路に設定する
請求項１に記載の受信装置。
【請求項３】
前記利得制御回路は、前記等化後信号に含まれるフラッター成分の強度を、前記等化後信号に含まれる実数成分の絶対値、実数成分と虚数成分の絶対値、実数成分の電力値、または、実数成分と虚数成分の電力値を用いて求める
請求項２に記載の受信装置。
【請求項４】
前記利得制御回路は、さらに、前記等化回路から出力された前記等化後信号に基づいて前記IIR型フィルタの次数を制御する
請求項１に記載の受信装置。
【請求項５】
受信信号の振幅を制御するAGC回路と、
前記AGC回路の出力信号に含まれるフラッター成分を除去する補正回路と、
前記補正回路によりフラッター成分が除去された信号の同期をとる同期回路と、
前記同期回路により同期がとられた信号に基づいて等化処理を行い、等化後信号を出力する等化回路と
を備える受信装置の受信方法において、
前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号と、フラッター成分を除去した理論値の信号との差分を検出し、
検出した差分を表す信号に対してフィルタリングを施し、
フィルタリングを施して得られた信号の振幅を所定の利得に従って制御し、
前記所定の利得に従って振幅を制御して得られた信号に応じた補正信号を前記AGC回路の出力信号に乗算し、前記AGC回路の出力信号に含まれるフラッター成分を除去し、
前記等化後信号、または、前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号に基づいて、前記所定の利得を制御する
ステップを含む受信方法。
【請求項６】
受信信号の振幅を制御するAGC回路と、
前記AGC回路の出力信号に含まれるフラッター成分を除去する補正回路と、
前記補正回路によりフラッター成分が除去された信号の同期をとる同期回路と、
前記同期回路により同期がとられた信号に基づいて等化処理を行い、等化後信号を出力する等化回路と
を備える受信装置の処理をコンピュータに実行させるプログラムにおいて、
前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号と、フラッター成分を除去した理論値の信号との差分を検出し、
検出した差分を表す信号に対してフィルタリングを施し、
フィルタリングを施して得られた信号の振幅を所定の利得に従って制御し、
前記所定の利得に従って振幅を制御して得られた信号に応じた補正信号を前記AGC回路の出力信号に乗算し、前記AGC回路の出力信号に含まれるフラッター成分を除去し、
前記等化後信号、または、前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号に基づいて、前記所定の利得を制御する
ステップを含むプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信装置、受信方法、およびプログラムに関し、特に、フラッターの発生に迅速に追従することができるようにした受信装置、受信方法、およびプログラムに関する。
【背景技術】
【０００２】
振幅が早い周期で大きく変動するフラッターが発生した場合、受信装置においては、AGC(Automatic Gain Control)回路の利得を上昇させることで振幅の変動に追従させる必要がある。
【０００３】
図１は、従来の受信装置に設けられる復調部の構成例を示すブロック図である。
【０００４】
AGC回路１は、同期回路２から供給された信号に応じて利得を調整し、図示せぬアンテナからの受信信号の振幅を制御する。例えば、AGC回路１は、同期回路２において同期信号が得られていない場合、フラッターが発生したと判断して利得を上昇させる。AGC回路１は、振幅を制御した信号を同期回路２に出力する。
【０００５】
同期回路２は、AGC回路１から供給された信号の同期をとるための同期処理を行い、同期処理によって得られた信号をAGC回路１と等化回路３に出力する。
【０００６】
等化回路３は、送信時の信号と位相、振幅が同じものになるように、同期回路２から供給された信号に対して等化処理を施し、等化処理を施すことによって得られた等化後信号を後段の回路に出力する。
【０００７】
このように、従来の受信装置においては、フラッターに対応するために、同期信号が得られない場合にAGC回路１の利得を上昇させるといったような、ある種のスイッチングのような対応がとられている。
【０００８】
同期信号が得られない場合に利得を上昇させるのではなく、フラッター検出回路を別に設け、それによりフラッターが検出された場合に利得を上昇させるといったことが行われることもある。
【０００９】
【特許文献１】特開２０００−１７４８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述したスイッチングによる対応の場合、フラッターを有するチャネルに関して利得を上昇させて処理をやり直す分だけ、復調部全体がロックするまで（同期をとることができる状態になるまで）に時間がかかってしまう。
【００１１】
また、放送信号の受信中にフラッターが起こり始めた場合、復調部のロックが外れて、処理のリトライがかかってしまう。このリトライによってAGC回路１の利得が上昇し、信号を復調することができるようにはなるが、復調部でリトライがかかることはブロックノイズの発生に確実に繋がるので問題である。
【００１２】
本発明はこのような状況に鑑みてなされたものであり、フラッターの発生に迅速に追従することができるようにするものである。
【課題を解決するための手段】
【００１３】
本発明の一側面の受信装置は、受信信号の振幅を制御するAGC回路と、前記AGC回路の出力信号に含まれるフラッター成分を除去する補正回路と、前記補正回路によりフラッター成分が除去された信号の同期をとる同期回路と、前記同期回路により同期がとられた信号に基づいて等化処理を行い、等化後信号を出力する等化回路とを備え、前記補正回路は、前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号と、フラッター成分を除去した理論値の信号との差分を検出する検出回路と、前記検出回路により検出された差分を表す信号に対してフィルタリングを施すIIR型フィルタと、前記IIR型フィルタの出力信号の振幅を所定の利得に従って制御するゲイン回路と、前記ゲイン回路の出力信号に応じた補正信号を前記AGC回路の出力信号に乗算し、前記AGC回路の出力信号に含まれるフラッター成分を除去するフラッター成分補正回路と、前記等化回路から出力された前記等化後信号、または、前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号に基づいて、前記ゲイン回路の利得を制御する利得制御回路とを有する。
【００１４】
前記利得制御回路には、前記等化回路から出力された前記等化後信号に含まれるフラッター成分の強度に応じた利得を前記ゲイン回路に設定させることができる。
【００１５】
前記利得制御回路には、前記等化後信号に含まれるフラッター成分の強度を、前記等化後信号に含まれる実数成分の絶対値、実数成分と虚数成分の絶対値、実数成分の電力値、または、実数成分と虚数成分の電力値を用いて求めさせることができる。
【００１６】
前記利得制御回路には、さらに、前記等化回路から出力された前記等化後信号に基づいて前記IIR型フィルタの次数を制御させることができる。
【００１７】
本発明の一側面の受信方法またはプログラムは、AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号と、フラッター成分を除去した理論値の信号との差分を検出し、検出した差分を表す信号に対してフィルタリングを施し、フィルタリングを施して得られた信号の振幅を所定の利得に従って制御し、前記所定の利得に従って振幅を制御して得られた信号に応じた補正信号を前記AGC回路の出力信号に乗算し、前記AGC回路の出力信号に含まれるフラッター成分を除去し、等化後信号、または、前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号に基づいて、前記所定の利得を制御するステップを含む。
【００１８】
本発明の一側面においては、AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号と、フラッター成分を除去した理論値の信号との差分が検出され、検出された差分を表す信号に対してフィルタリングが施される。また、フィルタリングを施して得られた信号の振幅が所定の利得に従って制御され、前記所定の利得に従って振幅を制御して得られた信号に応じた補正信号が前記AGC回路の出力信号に乗算され、前記AGC回路の出力信号に含まれるフラッター成分が除去される。等化後信号、または、前記AGC回路の出力信号に含まれるフラッター成分を除去して得られた信号に基づいて、前記所定の利得が制御される。
【発明の効果】
【００１９】
本発明の一側面によれば、フラッターの発生に迅速に追従することができる。
【発明を実施するための最良の形態】
【００２０】
図２は、本発明の一実施形態に係る受信装置に設けられる復調部の構成例を示すブロック図である。図１に示される構成と同じ構成には同じ符号を付してある。
【００２１】
図２に示されるように、この受信装置の復調部には、AGC回路１、同期回路２、等化回路３の他に、内部にAGCを持つフラッター補正回路１１が設けられる。
【００２２】
AGC回路１は、図示せぬアンテナから供給された、VSB(Vestigial Sideband)やQAM(Quadrature Amplitude Modulation)などの変調方式で変調された受信信号の振幅を所定の利得に従って制御する。AGC回路１は、振幅を制御した信号をフラッター補正回路１１に出力する。
【００２３】
フラッター補正回路１１は、等化回路３から出力された等化後信号に基づいてフラッター成分の強度を検出し、検出した強度に応じて内部のゲイン回路の利得を適応的に変化させことによって、フラッター成分を補正するのに用いる補正信号を生成する。フラッター補正回路１１は、生成した補正信号を用いて、AGC回路１から供給された信号に含まれるフラッター成分を補正し、フラッター成分を補正して得られた信号を同期回路２に出力する。フラッター補正回路１１の詳細については後述する。
【００２４】
同期回路２は、フラッター補正回路１１から供給された信号の同期をとるための同期処理を行い、同期処理によって得られた信号を等化回路３に出力する。
【００２５】
等化回路３は、送信時の信号と位相、振幅が同じものになるように、同期回路２から供給された信号に対して等化処理を施し、等化処理を施すことによって得られた等化後信号を後段の回路に出力する。等化回路３から出力された等化後信号はフラッター補正回路１１にも供給される。
【００２６】
図３は、図２のフラッター補正回路１１の構成例を示すブロック図である。
【００２７】
図３に示されるように、フラッター補正回路１１は、乗算回路２１、差分検出回路２２、IIR(Infinite Impulse Response)型フィルタ２３、ゲイン回路２４、積分回路２５、および信号処理回路２６から構成される。信号処理回路２６は、フラッター強度検出回路３１、ゲイン回路３２、積分回路３３、および利得変換回路３４から構成される。AGC回路１から出力された信号は乗算回路２１に入力され、等化回路３から出力された等化後信号は信号処理回路２６のフラッター強度検出回路３１に入力される。
【００２８】
差分検出回路２２、IIR型フィルタ２３、ゲイン回路２４、および積分回路２５を介して乗算回路２１に信号をフードバックさせるループがメインループとなり、等化回路３から出力された等化後信号に基づいて、信号処理回路２６の各回路を介してゲイン回路２４に信号をフィードバックさせるループがサブループとなる。
【００２９】
乗算回路２１は、AGC回路１から供給された信号に対して、積分回路２５から供給された補正信号を乗算し、AGC回路１から供給された信号に含まれるフラッター成分を補正する（除去する）。乗算回路２１は、フラッター成分を補正して得られた信号を同期回路２に出力する。乗算回路２１から出力された信号は差分検出回路２２にも供給される。
【００３０】
差分検出回路２２は、乗算回路２１から供給された信号とターゲットの差分を検出する。例えば、フラッター成分の補正後の理論値の信号がターゲットとして用いられ、そのターゲットの信号の電力値と、フラッター成分を補正して得られた信号の電力値の差分が検出される。電力値は、Ｉ信号の振幅をＩ、Ｑ信号の振幅をＱとするとＩ2＋Ｑ2によって表される。
【００３１】
差分検出回路２２は、検出した差分を表す信号をIIR型フィルタ２３に出力する。
【００３２】
IIR型フィルタ２３は、差分検出回路２２から供給された信号に対してフィルタリングを施し、フィルタリングを施して得られた信号をゲイン回路２４に出力する。
【００３３】
ゲイン回路２４は、信号処理回路２６の利得変換回路３４から供給された信号に従って利得を設定し、IIR型フィルタ２３から供給された信号の振幅を制御する。
【００３４】
メインループにおいて行われる制御の目標とする挙動は、フラッター成分を有する入力信号（AGC回路１から乗算回路２１に供給される信号）に対しては、メインループのフィルタ帯域を広げることによって、補正信号によりフラッター成分を除去し、逆に、フラッター成分のない入力信号に対しては、メインループのフィルタ帯域を狭めることによって、入力信号をほぼそのまま出力するような挙動である。
【００３５】
ゲイン回路２４の利得は、このような挙動を実現するような形で設定される。例えば、フラッター成分の強度が高い場合には大きな利得が設定され、フラッター成分の強度が低い場合には小さな利得が設定される。
【００３６】
ゲイン回路２４は、振幅を制御した信号を積分回路２５に出力する。
【００３７】
積分回路２５は、ゲイン回路２４から供給された信号を所定の期間分だけ積分し、積分して得られた信号を補正信号として乗算回路２１に出力する。
【００３８】
信号処理回路２６のフラッター強度検出回路３１は、等化後信号とフラッター成分強度検出用ターゲットの差分を、等化後信号に含まれるフラッター成分の強度として検出する。例えば、フラッター強度検出回路３１においては、等化後の理想的な信号点の配置を考えた場合の振幅の絶対値の平均値が、フラッター成分強度検出用ターゲットとして用いられる。フラッター強度検出回路３１は、検出した強度を表す信号をゲイン回路３２に出力する。
【００３９】
図４は、フラッター強度検出回路３１の構成例を示すブロック図である。
【００４０】
搬送波の変調方式が、実数成分のみが情報を持っているVSBである場合、フラッター強度検出回路３１は、図４に示されるようにＩ成分絶対値演算回路４１と差分演算回路４２から構成される。
【００４１】
Ｉ成分絶対値演算回路４１は、等化後信号に含まれるI成分の振幅の絶対値を演算により求め、求めた絶対値を表す信号を差分演算回路４２に出力する。
【００４２】
差分演算回路４２は、ターゲットとするI成分の振幅と、Ｉ成分絶対値演算回路４１により求められたI成分の振幅の絶対値の差分を演算により求め、求めた差分を表す信号を、等化後信号に含まれるフラッター成分の強度を表す信号としてゲイン回路３２に出力する。
【００４３】
図５は、フラッター強度検出回路３１の他の構成例を示すブロック図である。
【００４４】
搬送波の変調方式が、実数成分と虚数成分の双方が情報を持っているQAMである場合、フラッター強度検出回路３１は、図５に示されるようにＩ成分絶対値演算回路５１、差分演算回路５２、Ｑ成分絶対値演算回路５３、差分演算回路５４、および加算回路５５から構成される。等化回路３から出力された等化後信号はＩ成分絶対値演算回路５１とＱ成分絶対値演算回路５３に入力される。
【００４５】
Ｉ成分絶対値演算回路５１は、等化後信号に含まれるI成分の振幅の絶対値を演算により求め、求めた絶対値を表す信号を差分演算回路５２に出力する。
【００４６】
差分演算回路５２は、ターゲットとするI成分の振幅と、Ｉ成分絶対値演算回路５１により求められたI成分の振幅の絶対値の差分を演算により求め、求めた差分を表す信号を加算回路５５に出力する。
【００４７】
Ｑ成分絶対値演算回路５３は、等化後信号に含まれるＱ成分の振幅の絶対値を演算により求め、求めた絶対値を表す信号を差分演算回路５４に出力する。
【００４８】
差分演算回路５４は、ターゲットとするＱ成分の振幅と、Ｑ成分絶対値演算回路５３により求められたＱ成分の振幅の絶対値の差分を演算により求め、求めた差分を表す信号を加算回路５５に出力する。
【００４９】
加算回路５５は、差分演算回路５２から供給された信号と差分演算回路５４から供給された信号を加算し、加算して得られた信号を、等化後信号に含まれるフラッター成分の強度を表す信号としてゲイン回路３２に出力する。
【００５０】
図６は、変調方式が６４QAMである場合のターゲットの例を示す図である。
【００５１】
図６に示されるように、等化後の理想的な信号点の配置を考えた場合のＩ成分の振幅の絶対値の平均、Ｑ成分の振幅の絶対値の平均が求められ、差分演算回路５２と差分演算回路５４にターゲットとして設定される。等化後信号の振幅の絶対値Ｐに注目すると、例えば、差分演算回路５２においては、絶対値ＰとＩ成分のターゲットとの水平方向の距離に相当する差分が求められ、差分演算回路５４においては、絶対値ＰとＱ成分のターゲットとの垂直方向の距離に相当する差分が求められる。
【００５２】
なお、振幅の絶対値ではなく、電力値（Ｉ成分の振幅の２乗、または、Ｉ成分の振幅の２乗とＱ成分の振幅の２乗の和）を用いて、等化後信号とターゲットとの差分がフラッター強度検出回路３１により求められるようにしてもよい。
【００５３】
図３の説明に戻り、ゲイン回路３２は、所定の利得に従って、フラッター強度検出回路３１から供給された信号の振幅を制御し、振幅を制御した信号を積分回路３３に出力する。
【００５４】
積分回路３３は、ゲイン回路３２から供給された信号を所定の期間分だけ積分し、積分結果を表す信号を利得変換回路３４に出力する。
【００５５】
利得変換回路３４は、サブループ内で検出されたフラッター成分の強度を、メインループのゲイン回路２４における利得として使用できるように、積分回路３３から供給された信号により表される積分結果を利得に変換する。利得変換回路３４には、積分結果と利得の対応関係を表す情報が与えられている。利得変換回路３４は、変換して得られた利得を表す信号をゲイン回路２４に出力する。
【００５６】
このように、フラッター補正回路１１においては、等化後信号に含まれるフラッター成分の強度に応じて、メインループのゲイン回路２４における利得を適応的に制御することが行われる。
【００５７】
ここで、以上のような構成を有する受信装置の復調部の処理について、図７乃至図９のフローチャートを参照して説明する。図７乃至図９の各ステップの処理は、適宜、他のステップの処理と並行して、または、他のステップの処理と前後して行われる。
【００５８】
はじめに、図７のフローチャートを参照して、受信装置の受信処理について説明する。
【００５９】
ステップＳ１において、AGC回路１は、所定の利得に従って、アンテナからの受信信号の振幅を制御する。AGC回路１は、振幅を制御した信号をフラッター補正回路１１に出力する。
【００６０】
ステップＳ２において、フラッター補正回路１１はフラッター補正処理を行い、フラッター成分の補正後の信号を同期回路２に出力する。フラッター補正処理については図８のフローチャートを参照して後述する。
【００６１】
ステップＳ３において、同期回路２は同期処理を行い、同期処理によって得られた信号を等化回路３に出力する。
【００６２】
ステップＳ４において、等化回路３は、同期回路２から供給された信号に対して等化処理を施し、等化処理を施すことによって得られた等化後信号を出力する。等化回路３から出力された等化後信号はフラッター補正回路１１にも供給される。
【００６３】
ステップＳ５において、フラッター補正回路１１は、等化回路３から供給された等化後信号に基づいて、メインループの利得を制御する利得制御処理を行う。利得制御処理については図９のフローチャートを参照して後述する。
【００６４】
以上の処理が、受信装置により放送波の受信が行われている間、繰り返される。
【００６５】
次に、図８のフローチャートを参照して、図７のステップＳ２において行われるフラッター補正処理について説明する。
【００６６】
ステップＳ１１において、差分検出回路２２は、乗算回路２１から供給されたフラッター成分の補正後の信号とターゲットの信号の差分を検出する。差分検出回路２２は、検出した差分を表す信号をIIR型フィルタ２３に出力する。
【００６７】
ステップＳ１２において、IIR型フィルタ２３は、差分検出回路２２から供給された信号に対してフィルタリングを施し、フィルタリングを施して得られた信号をゲイン回路２４に出力する。
【００６８】
ステップＳ１３において、ゲイン回路２４は、信号処理回路２６の利得変換回路３４から供給された信号により表される利得に従って、IIR型フィルタ２３から供給された信号の振幅を制御する。ゲイン回路２４は、振幅を制御した信号を積分回路２５に出力する。
【００６９】
ステップＳ１４において、積分回路２５は、ゲイン回路２４から供給された信号を所定の期間分だけ積分し、積分して得られた信号を補正信号として乗算回路２１に出力する。
【００７０】
ステップＳ１５において、乗算回路２１は、AGC回路１から供給された信号に対して、積分回路２５から供給された補正信号を乗算し、AGC回路１から供給された信号に含まれるフラッター成分を補正する。フラッター成分を補正して得られた信号は同期回路２と差分検出回路２２に供給される。その後、図７のステップＳ２に戻り、それ以降の処理が行われる。
【００７１】
次に、図９のフローチャートを参照して、図７のステップＳ５において行われる利得制御処理について説明する。
【００７２】
ステップＳ２１において、信号処理回路２６のフラッター強度検出回路３１は、等化後信号とフラッター成分強度検出用ターゲットの差分を、等化後信号に含まれるフラッター成分の強度として検出する。フラッター強度検出回路３１は、検出した強度を表す信号をゲイン回路３２に出力する。
【００７３】
ステップＳ２２において、ゲイン回路３２は、所定の利得に従って、フラッター強度検出回路３１から供給された信号の振幅を制御し、振幅を制御した信号を積分回路３３に出力する。
【００７４】
ステップＳ２３において、積分回路３３は、ゲイン回路３２から供給された信号を所定の期間分だけ積分し、積分結果を表す信号を利得変換回路３４に出力する。
【００７５】
ステップＳ２４において、利得変換回路３４は、積分回路３３から供給された信号により表される積分結果を利得に変換し、ゲイン回路２４に利得を設定する。その後、図７のステップＳ５に戻り、それ以降の処理が行われる。
【００７６】
以上の処理により、受信装置は、等化後成分に含まれるフラッター成分の強度が変化することに応じて、適応的に、フラッター補正回路１１のメインループのゲイン回路２４における利得を調整することができる。
【００７７】
また、受信装置は、復調部全体の処理のリトライが発生するといったことを防ぎつつ、フラッターの発生に追従して同期がとれた状態を保つことができる。さらに、AGC回路１の利得を上昇させるといったようなスイッチングによる利得制御が不要となり、復調部がロックするまでにかかる時間を短縮することが可能になる。
【００７８】
以上においては、等化後信号とターゲットに基づいてフラッター成分の強度が検出されるものとしたが、乗算回路２１から供給されたフラッター成分の補正後の信号を用いて、フラッター成分の強度が検出されるようにしてもよい。
【００７９】
図１０は、フラッター成分の補正後の信号を用いてフラッター成分の強度を検出するフラッター補正回路１１の構成例を示すブロック図である。重複する説明については適宜省略する。
【００８０】
この場合、図１０に示されるように、等化回路３から出力された等化後信号ではなく、乗算回路２１から出力されたフラッター成分の補正後の信号がフラッター強度検出回路３１に入力される。フラッター強度検出回路３１においては、フラッター成分の補正後の信号とターゲットに基づいてフラッター成分の強度が検出され、検出された強度を表す信号がゲイン回路３２に対して出力される。
【００８１】
差分検出回路２２の出力信号がゲイン回路３２に入力され、ゲイン回路２４の利得を制御するのに用いられるようにしてもよい。
【００８２】
以上においては、フラッター成分の強度に応じてゲイン回路２４の利得が制御されるものとしたが、IIR型フィルタ２３の次数も適応的に制御されるようにしてもよい。
【００８３】
図１１は、ゲイン回路２４の利得とIIR型フィルタ２３の次数をフラッター成分の強度に応じて制御するフラッター補正回路１１の構成例を示すブロック図である。
【００８４】
この場合、図１１に示されるように、利得変換回路３４から出力された信号は、ゲイン回路２４だけでなくIIR型フィルタ２３にも供給される。利得変換回路３４から供給された信号に応じて、ゲイン回路２４においては利得が制御されるとともに、IIR型フィルタ２３においては次数が制御される。例えば、フラッター成分の強度が高い場合にはIIR型フィルタ２３の次数は多くなり、フラッター成分の強度が低い場合にはIIR型フィルタ２３の次数は少なくなる。
【００８５】
図１１の構成において、等化後信号を用いてフラッター成分の強度が検出されるのではなく、乗算回路２１から出力された、フラッター成分の補正後の信号を用いてフラッター成分の強度が検出されるようにしてもよい。
【００８６】
上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされ
【００８７】
図１２は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
【００８８】
CPU(Central Processing Unit)６１、ROM(Read Only Memory)６２、RAM(Random Access Memory)６３は、バス６４により相互に接続されている。
【００８９】
バス６４には、さらに、入出力インタフェース６５が接続されている。入出力インタフェース６５には、キーボード、マウス、マイクロホンなどよりなる入力部６６、ディスプレイ、スピーカなどよりなる出力部６７、ハードディスクや不揮発性のメモリなどよりなる記憶部６８、ネットワークインタフェースなどよりなる通信部６９、光ディスクや半導体メモリなどのリムーバブルメディア７１を駆動するドライブ７０が接続されている。
【００９０】
以上のように構成されるコンピュータでは、CPU６１が、例えば、記憶部６８に記憶されているプログラムを入出力インタフェース６５及びバス６４を介してRAM６３にロードして実行することにより、上述した一連の処理が行われる。
【００９１】
CPU６１が実行するプログラムは、例えばリムーバブルメディア７１に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部６８にインストールされる。
【００９２】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【００９３】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００９４】
【図１】従来の受信装置に設けられる復調部の構成例を示すブロック図である。
【図２】本発明の一実施形態に係る受信装置に設けられる復調部の構成例を示すブロック図である。
【図３】図２のフラッター補正回路の構成例を示すブロック図である。
【図４】図３のフラッター強度検出回路の構成例を示すブロック図である。
【図５】図３のフラッター強度検出回路の他の構成例を示すブロック図である。
【図６】ターゲットの例を示す図である。
【図７】受信装置の受信処理について説明するフローチャートである。
【図８】図７のステップＳ２において行われるフラッター補正処理について説明するフローチャートである。
【図９】図７のステップＳ５において行われる利得制御処理について説明するフローチャートである。
【図１０】復調部の他の構成例を示すブロック図である。
【図１１】復調部のさらに他の構成例を示すブロック図である。
【図１２】コンピュータの構成例を示すブロック図である。
【符号の説明】
【００９５】
１  AGC回路，  ２  同期回路，  ３  等化回路，  １１  フラッター補正回路，  ２１  乗算回路，  ２２  差分検出回路，  ２３  IIR型フィルタ，  ２４  ゲイン回路，  ２５  積分回路，  ２６  信号処理回路，  ３１  フラッター強度検出回路，  ３２  ゲイン回路，  ３３  積分回路，  ３４  利得変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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