(57)【特許請求の範囲】
【請求項１】
第１の方向および当該第１の方向とは交差する方向である第２の方向に２次元で第１の導電型の領域に配置された複数のメモリセルと、
複数の接続領域と、
前記第１の方向に延びる複数の導電ビット線と、
前記第２の方向に延びる複数の導電ワード線と、
前記第２の方向に延びる複数の導電制御線と、
前記第２の方向に延びる複数の金属層の主制御線と、を含み、
前記メモリセルは２つの第２の導電型の領域とワードゲート、前記ワードゲートを挟む第１及び第２の２つの制御ゲートとを有し、該２つの制御ゲート下の絶縁膜中にキャリアトラッピングサイトが設けられ、
各メモリセルは、前記第１及び第２の制御ゲートが互いに第１の方向に隣接するメモリセルとミラー対称に配置され、
前記ワードゲートは前記第２の方向へ隣接する前記メモリセル間で連続して前記導電ワード線を形成し、前記制御ゲートは前記第２の方向で隣接するメモリセル間で連続して前記導電制御線を形成し、前記導電ワード線は前記導電制御線とは交叉することなく互いに平行に配置され、
さらに、前記第２の方向に延びる複数の導電制御線は、前記第１の制御ゲートが連続してなる第１の導電制御線と、前記第２の制御ゲートが連続してなる第２の導電制御線とを有し、第１の前記導電制御線は隣接する一方のメモリセルのミラー対称の位置に配置された他の第１の導電制御線と、複数個分のメモリセル間隔をおいて共に前記複数の主制御線の一つの線に接続され、
前記第２の前記導電制御線は隣接する他方のメモリセルのミラー対称の位置に配置された他の第２の導電制御線と、複数個分のメモリセル間隔をおいて共に前記複数の主制御線のうちの他の線に接続され、
前記接続領域は、
前記複数のメモリセルのうちの第２の方向に隣接する第１、第２の２つのメモリセルの前記第２の導電型の領域を接続し、かつ該２つのメモリに対して第１の方向に隣接する第３、第４の２つのメモリセルの接続領域としても共用され、前記４つのメモリセルからなる第１のメモリセルグループの前記第２の導電型の領域を接続する第１の接続領域と、
前記第１のメモリセルグループのうちの１つのメモリセルと第２の方向に隣接する第５のメモリセルの第２の導電型の領域と該１つのメモリセルの第２の導電型の領域とを接続し、かつ該第５のメモリセルと該１つのメモリセルとに第１の方向に隣接する第６、第７のメモリセルの接続領域としても共用され、前記第５、１つのメモリセル、第６、第７の４つのメモリセルからなる第２のメモリセルグループの前記第２の導電型の領域を接続する第２の接続領域とから構成され、
前記複数の導電ビット線は前記第１の接続領域をさらに接続する第１の導電ビット線と、前記第２の接続領域をさらに接続する第２の導電ビット線からなることを特徴とする不揮発性メモリアレイ。
【請求項２】
前記導電ワード線が、該導電ワード線の上方に設けられた多層配線による金属層と、複数個のメモリセル間隔をおいて、接続されたことを特徴とする請求項１記載の不揮発性メモリアレイ。
【請求項３】
前記接続領域がさらに、
第１のメモリセルの前記第２の導電型の領域のうちの第２の導電型の第１の領域を、第２の方向に隣接する第２のメモリセルの第２の導電型の第２の領域に電気的に接続する第１の接続領域と、
第１のメモリセルの前記第２の導電型の領域のうちの第２の導電型の第２の領域を、第２の方向に隣接する第３のメモリセルの第２の導電型の第２の領域に電気的に接続する第２の接続領域とを含み、
前記第１の接続領域が、前記ワードゲートおよび制御ゲートから絶縁され、かつ前記ワードゲートおよび制御ゲートと交差する第１の金属層に接続され、
前記第２の接続領域が、前記ワードゲートおよび制御ゲートから絶縁され、かつ前記ワードゲートおよび制御ゲートと交差する第２の金属層に接続され、
前記第１および第２導電ビット線が、前記第１および第２金属層からなることを特徴とする請求項１または請求項２に記載の不揮発性メモリアレイ。
【請求項４】
前記接続領域が第２の導電型の半導体領域と共通領域を有することを特徴とする請求項１または請求項２に記載の不揮発性メモリアレイ。
【請求項５】
前記接続領域が、当該接続領域に接続される第２の導電型の半導体領域と連続するように形成されることを特徴とする請求項１または請求項２に記載の不揮発性メモリアレイ。
【請求項６】
前記メモリアレイがさらに、
基板の半導体表面領域の前記第１の導電型のチャネル形成半導体領域と、
前記基板が、半導体基板であるか、あるいは絶縁基板上に半導体表面領域を有することと、
前記基板の前記表面領域に配置された第２の導電型の第１の領域および第２の導電型の第２の領域とを備え、かつ前記第２の導電型の第１の領域および第２の導電型の第２の領域が、前記チャネル形成半導体領域によって相互に離間され、かつ分離され、
前記チャネル形成半導体領域がさらに、
前記第２の導電型の第１の領域の横方向に接触する第１のチャネル形成領域と、
前記第２の導電型の第２の領域に接触する第２のチャネル形成領域と、
前記第１および第２のチャネル形成領域と接触し、かつ前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に配置された第３のチャネル形成領域と、
前記第１のチャネル形成領域および当該第１のチャネル形成領域に隣接する前記第２の導電型の第１の領域の一部の上に配置された第１のゲート絶縁膜と、
前記第２のチャネル形成領域および当該第２のチャネル形成領域に隣接する前記第２の導電型の第２の領域の一部上に配置された第２のゲート絶縁膜と、
前記第３のチャネル形成領域上に配置された第３のゲート絶縁膜と、
前記第１のゲート絶縁膜上の前記第１の制御ゲートである第１の導電ゲートと、
前記第２のゲート絶縁膜上の前記第２の制御ゲートである第２の導電ゲートと、
前記第３のゲート絶縁膜上の前記ワードゲートである第３の導電ゲートとを含み、
前記第１、第２および第３の導電ゲートが相互に電気的に絶縁され、かつ前記第１の導電ゲートの一部が、前記第２の導電型の第１の領域の一部と前記第１の絶縁膜を介して重なり、前記第２の導電ゲートの一部が、前記第２の導電型の第２の領域の一部と第２の絶縁膜を介して重なり、
前記第１および第２の絶縁膜が、キャリア蓄積のためのキャリアトラッピングサイト
を含むことを特徴とする請求項１または請求項２に記載の不揮発性メモリアレイ。
【請求項７】
前記第２の導電型の第１の領域が、第１、第２および第３の導電ゲートから絶縁され、かつ前記第１、第２および第３の導電ゲートと交差する第１の高導電層に接続され、かつ前記第２の導電型の第２の領域が、前記第１、第２および第３の導電ゲートから絶縁され、かつ前記第１、第２および第３の導電ゲートと交差する第２の高導電層に接続されることを特徴とする請求項６記載の不揮発性メモリアレイ。
【請求項８】
前記接続領域が、
前記複数のメモリセルの第１のメモリセルの第２の導電型の第１の領域、および第２の方向に隣接するセルの第２の導電型の第１の領域に接触する第１の不純物ドープポリシリコン層と、
前記第１のメモリセルの第２の導電型の第２の領域および第２の方向の他方に隣接するセルの第２の導電型の第２の領域に接触する第２の不純物ドープポリシリコン層とを含むことを特徴とする請求項６記載の不揮発性メモリアレイ。
【請求項９】
前記各セルの第３の導電ゲートが前記第２の方向に並んで配置され、それぞれが連続しているか、あるいは前記第２の方向に共通接続され、かつ前記複数のワード線の中の１本のワード線の一部を形成することを特徴とする請求項６記載の不揮発性メモリアレイ。
【請求項１０】
前記各セルの第１の導電ゲートが前記第２の方向に並んで配置され、それぞれが連続しているか、あるいは前記第２の方向に共通接続され、かつ前記複数の制御線の中の第１の制御線の一部を形成することを特徴とする請求項６記載の不揮発性メモリアレイ。
【請求項１１】
前記各セルの第２の導電ゲートが前記第２の方向に並んで配置され、それぞれが連続しているか、あるいは前記第２の方向に共通接続され、かつ前記複数の制御線の中の第２の制御線の一部を形成することを特徴とする請求項６記載の不揮発性メモリアレイ。
【請求項１２】
前記複数のメモリセルの第１のセルの第１の導電ゲートおよび隣接セルの第１の導電ゲートが前記第１の方向に配置されてブリッジ領域で接続され、前記ブリッジ領域が、第２の方向に延びる第３の導電層に接続され、当該第３の導電層が前記第２の導電型の第１および第２の領域、前記接続領域および前記第３の導電ゲートから絶縁されることを特徴とする請求項６記載の不揮発性メモリアレイ。
【請求項１３】
前記複数のメモリセルの第１のセルの第２の導電ゲートおよび隣接セルの第２の導電ゲートが前記第１の方向に配置されてブリッジ領域で接続され、前記ブリッジ領域が、第２の方向に延びる第４の導電層に接続され、当該第４の導電層が前記第２の導電型の第１および第２の領域、前記接続領域および前記第３の導電ゲートから絶縁されることを特徴とする請求項６記載の不揮発性メモリアレイ。
【請求項１４】
前記各メモリセルの第１の導電ゲートが前記第２の方向に並んで配置され、かつ前記第２の方向に連続し、かつ複数の制御線の第１の制御線の一部を形成し、前記第１の制御ゲートの連続部が、前記基板の表面上あるいは表面内の前記第１の絶縁膜よりも厚く形成された第４の絶縁膜上に配置され、前記第２の方向に並んで配置された各セルの第２の導電ゲートが前記第２の方向に連続し、かつ前記複数の制御線の第２の制御線の一部を形成し、前記第２の制御ゲートの連続部が、前記基板の表面上あるいは表面内の第４の絶縁膜上に配置されることを特徴とする請求項６記載の不揮発性メモリアレイ。
【請求項１５】
前記不揮発性メモリアレイへのデータ書き込み方法であって、
３つの前記導電ビット線のうちその両側の２つの導電ビット線間に挟まれた２つのメモリセル内の一対のハードビットの書き込みを行う為に、
前記３つの導電ビット線の中央の導電ビット線を前記ハードビットへの電子の加速注入のための電圧にバイアスし、
前記中央の導電ビット線の両側の前記導電ビット線を２Ｖ以上２．５Ｖ以下の書き込み禁止電圧あるいは０Ｖの書き込み選択電圧にそれぞれバイアスし、
前記３つの前記導電ビット線に隣接する前記導電ビット線を０Ｖから前記書き込み禁止電圧までの間の電圧にバイアスし、
ワード線を選択し、これを、書き込み電流を所定の値に制御する電圧にバイアスし、
前記導電ワード線に隣接し、かつ前記中央の導電ビット線に接続される前記第２の導電型の領域に隣接している第１の制御線をキャリアが収集される電圧にバイアスし、
前記導電ワード線に隣接する第２の制御線を、書き込み閾値電圧を超えるオーバライト電圧にバイアスすることを含むことを特徴とする請求項１または請求項２に記載の不揮発性メモリアレイの書き込み方法。
【請求項１６】
前記不揮発性メモリアレイからのデータ読み出し方法であって、
３つの前記導電ビット線のうちその両側の２つの前記導電ビット線間に挟まれた２つのメモリセル内の一対のハードビットの読み出しを行う為に、
前記３つの導電ビット線の中央の導電ビット線を０Ｖの読み出し選択電圧にバイアスし、
前記中央の導電ビット線の両側の前記導電ビット線を１．８Ｖ以上２．２Ｖ以下の読み出しビット電圧にバイアスし、
前記３つの前記導電ビット線に隣接する前記導電ビット線を１．２Ｖの読み出し禁止電圧にバイアスし、
前記導電ワード線を選択し、これを前記ワードゲートである第３の導電ゲートの閾値電圧よりも高い電圧にバイアスし、
前記導電ワード線に隣接し、かつ前記中央の導電ビット線に接続される第２の導電型の領域に隣接している前記制御線をセンス電圧にバイアスし、
前記導電ワード線に隣接している第２の制御線を、書き込み閾値電圧を超えるオーバライト電圧にバイアスし、
前記中央の導電ビット線のどちらかの側にある２つの前記導電ビット線を通って流れる読み出し電流をセンスすることとを含むことを特徴とする請求項１または請求項２に記載の不揮発性メモリアレイの読み出し方法。
【請求項１７】
前記不揮発性メモリアレイへのデータ書き込み方法であって、
該不揮発性メモリアレイは、
第１の方向および第２の方向に２次元で配置された複数のメモリセルと、
複数の接続領域と、
前記第１の方向に延びる複数の導電ビット線と、
前記第２の方向に延びる複数の導電ワード線とを含み、
前記メモリセルは２つの第２の導電型の領域とワードゲートを有し、前記ワードゲート下の絶縁膜中にキャリアトラッピングサイトが設けられ、
前記ワードゲートは前記第１の方向へ隣接する前記メモリセル間で連続して前記導電ワード線を形成し、
前記接続領域は、前記複数のメモリセルのうちの第２の方向に隣接する第１、第２の２つのメモリセルの前記逆導電領域を接続し、かつ該２つのメモリにたいして第１の方向に隣接する第３、第４の２つのメモリセルの接続領域としても共用され、前記４つのメモリセルからなる第１のメモリセルグループの前記逆導電型領域を接続する第１の接続領域と、
前記第１のメモリセルグループのうちの１つのメモリセルと第２の方向に隣接する第５のメモリセルの第２の導電型の領域と該１つのメモリセルの第２の導電型の領域とを接続し、かつ該第５のメモリセルと該１つのメモリセルとに第１の方向に隣接する第６、第７のメモリセルの接続領域としても共用され、前記第５、１つのメモリセル、第６、第７の４つのメモリセルからなる第２のメモリセルグループの前記第２の導電型の領域を接続する第２の接続領域と、から構成され、
前記複数の導電ビット線は前記第１の接続領域をさらに接続する第１の導電ビット線と、前記第２の接続領域をさらに接続する第２の導電ビット線からなり、
書き込み方法は、
前記複数の導電ビット線から選ばれた３つの前記導電ビット線のうちその両側の２つの前記導電ビット線間に挟まれた２つのメモリセル内の一対のハードビットの書き込みを行う為に、
前記３つの導電ビット線の中央の前記導電ビット線を前記ハードビットへの電子の加速注入のための電圧にバイアスし、
前記中央の導電ビット線の両側の前記導電ビット線を２Ｖ以上２．５Ｖ以下の書き込み禁止電圧あるいは０Ｖの書き込み選択電圧にそれぞれバイアスし、
前記３つの導電ビット線に隣接する前記導電ビット線を０Ｖから前記書き込み禁止電圧までの間の電圧にバイアスし、
前記導電ワード線を選択し、これを、キャリアが収集される電圧にバイアスすることを含むことを特徴とする請求項１または請求項２に記載の不揮発性メモリアレイの書き込み方法。
【請求項１８】
前記不揮発性メモリアレイからのデータ読み出し方法であって、
該不揮発性メモリアレイは、
第１の方向および第２の方向に２次元で配置された複数のメモリセルと、
複数の接続領域と、
前記第１の方向に延びる複数の導電ビット線と、
前記第２の方向に延びる複数の導電ワード線とを含み、
前記メモリセルは２つの第２の導電型の領域とワードゲートを有し、前記ワードゲート下の絶縁膜中にキャリアトラッピングサイトが設けられ、
前記ワードゲートは前記第１の方向へ隣接する前記メモリセル間で連続して前記導電ワード線を形成し、
前記接続領域は、前記複数のメモリセルのうちの第２の方向に隣接する第１、第２の２つのメモリセルの前記逆導電領域を接続し、かつ該２つのメモリにたいして第１の方向に隣接する第３、第４の２つのメモリセルの接続領域としても共用され、前記４つのメモリセルからなる第１のメモリセルグループの前記第２の導電型の領域を接続する第１の接続領域と、
前記第１のメモリセルグループのうちの１つのメモリセルと第２の方向に隣接する第５のメモリセルの第２の導電型の領域と該１つのメモリセルの第２の導電型の領域とを接続し、かつ該第５のメモリセルと該１つのメモリセルとに第１の方向に隣接する第６、第７のメモリセルの接続領域としても共用され、前記第５、１つのメモリセル、第６、第７の４つのメモリセルからなる第２のメモリセルグループの前記第２の導電型の領域を接続する第２の接続領域と、から構成され、
前記複数の導電ビット線は前記第１の接続領域をさらに接続する第１の導電ビット線と、前記第２の接続領域をさらに接続する第２の導電ビット線からなり、
読み出し方法は、
前記複数の導電ビット線から選ばれた３つの導電ビット線のうちその両側の２つの導電ビット線間に挟まれた２つのメモリセル内の一対のハードビットの読み出しを行う為に、
前記３つの導電ビット線の中央の導電ビット線を０Ｖの読み出し選択電圧にバイアスし、
前記中央の導電ビット線の両側の導電ビット線を１．８Ｖ以上２．２Ｖ以下の読み出しビット電圧にバイアスし、
前記３つの導電ビット線に隣接する導電ビット線を１．２Ｖの読み出し禁止電圧にバイアスし、
前記導電ワード線を選択し、これをセンス電圧にバイアスし、
前記中央の導電ビット線のどちらかの側にある２つの導電ビット線を通って流れる読み出し電流をセンスすることとを含むことを特徴とする請求項１または請求項２に記載の不揮発性メモリアレイの読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリに関し、より詳細には、不揮発性メモリのアレイ構造およびその動作方法に関するものである。“動作方法”は、プログラミング方法（書き込みおよび／または消去）および読み出し方法を意味する。
【０００２】
【従来の技術】
１９９９年８月５日に出願された米国特許出願明細書第６０／１４７，２５８号および１９９９年１０月１２日に出願された米国特許出願明細書第６０／１５８，９６６号に、不揮発性メモリのアレイ構造が記載されている。先の特許出願では、複数のセルで構成される従来の不揮発性メモリのアレイが記載されていた。従来の不揮発性メモリの平面図が図１に示されている。アレイは、第１の方向および第２の方向に２次元配置されている。ビット線の第１セット４１およびビット線の第２セット４２は第２の方向に延び、連続して接続される。逆導電型の領域４１および４２は、第１の方向に隣接セルと共有される。導電ワード線６０は第１の方向に延びて第３導電ゲート６３の行をステッチし、逆導電型領域の上を横切る。第３導電ゲート６３をステッチする処理技術の一例が米国特許出願第６０／１５８，９６６号に記載されていた。制御線は、第２の方向に延びる導電ゲート６１、６２から形成され、連続して接続されている。
【０００３】
図１の一部の断面図が図２に示されている。第１導電型のチャネル形成半導体領域３１、３２、３３が基板１０の表面上あるいは基板表面のウェルと呼ばれる表面領域２０に形成されているメモリセルが示される。基板１０は、半導体基板であるか、あるいは絶縁基板上に半導体表面層２０を有する。第１の逆導電型領域４１および第２の逆導電型領域４２は基板１０の表面２０に配置されている。第１および第２の逆導電型領域４１、４２は、チャネル形成半導体領域３１、３２、３３によって相互に離間され、かつ分離される。チャネル形成半導体領域３１、３２、３３は、第１の逆導電型領域４１の横方向に接触する第１のチャネル形成領域３１と、第２の逆導電型領域４２に接触する第２のチャネル形成領域３２と、第１および第２のチャネル形成領域３１、３２間に配置され、第１および第２のチャネル形成領域３１、３２と接触する第３のチャネル形成領域３３とを含む。第１のゲート絶縁膜５１は第１のチャネル形成領域３１上に配置される。第２のゲート絶縁膜５２は第２のチャネル形成領域３２上に配置される。第３のゲート絶縁膜５３は第３のチャネル形成領域３３上に配置される。第１の導電ゲート６１は第１のゲート絶縁膜５１上に形成され、第２の導電ゲート６２は第２のゲート絶縁膜５２上に形成され、第３の導電ゲート６３は第３のゲート絶縁膜５３上に形成される。第１、第２および第３の導電ゲート６１、６２、６３は、絶縁膜７１、７２によって相互に電気的に絶縁される。キャリア蓄積のためにゲート絶縁膜内に含まれるキャリアトラッピングサイトが、第１の絶縁膜５１内および第２の絶縁膜５２内に設けられる。
【０００４】
第１および第２の導電ゲートが、特許出願第６０／１５８，９６６号に示されるような側壁ゲート技術によって製造される場合、３Ｆ２／ビットの高いビット密度が可能であることが図１から認識できる。しかしながら、低電源電圧（例えば、Ｖｄｄ＝１．８Ｖ）の下で高速読み出し用途でこのアレイを利用するためには、セル毎の読み出し電流は１０〜４０マイクロアンペアとなるように設定される。一方、連続して接続された逆導電型領域で構成されるビット線の直列抵抗は、約４００オーム／セルであり、ビット線のセル毎の電圧降下は、４〜１６ｍＶ／セルになる。ビット線に２０％の電圧降下が許可される場合、２３〜９０セルだけは１つのビット線を介して接続できる。１２８ビット／ビットラインよりも大きいアレイ構造の場合、上部がシリサイド化された逆導電型領域および／または数十のセル毎（シリサイド化された逆導電型領域であれば数百毎）に金属層がステッチされているセルが必要である。しかしながら、金属層をアレイ接続のために使用すると、通常金属層ピッチはポリシリコン層のピッチよりも大きい（約１．４倍）ために、上記の概算された３Ｆ２／ビットの高ビット密度は困難になる。さらに、ワード線の中の１つによって第３の導電ゲートをステッチする、上記に引用された技術はロジックに適合しない（すなわち、ＭＯＳロジックＬＳＩのための製造プロセスに適合しない）。適度な高密度および／またはロジック適合性の向上のためには、新しいアレイ構造が必要である。
【０００５】
図３は図１のアレイの等価回路図である。図３から分かるように、ビット線４１、４２とともに制御線６１、６２がワード線６０と交差する。選択されたメモリセルが書き込まれ、読み出され、消去される場合、制御線は、自身に接続されている全ての未選択セルの第１および第２のゲートにバイアス電圧を与え、未選択セルは繰り返し、書き込み信号による記憶内容への擾乱（以後ライトディスターブと記載する）、読み出し信号による記憶内容への擾乱（以後リードディスターブと記載する）、消去信号による記憶内容への擾乱（以後イレーズディスターブと記載する）をうける。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ビットラインが低抵抗であるが、なお適度な高セル密度を有する不揮発性メモリアレイを提供することにある。
本発明のもう一つの目的は、ロジックプロセスの互換性が改善された不揮発性メモリを提供することにある。本発明のもう一つの目的は、不揮発性メモリアレイの動作方法を提供することにある。この“動作方法”は、“書き込み”方法、“消去”方法あるいは“読み出し”方法を含む。本発明のもう一つの目的は、ライトディスターブ、リードディスターブ、イレーズディスターブが改良されたアレイ構造を提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明では下記のアレイ構造が提供される。ビット線は第１の方向に延び、部分相互接続のための金属層あるいはＴｉＮもしくはタングステン層のような高導電層で構成される。“高導電”層は、その導電率が逆導電型領域の導電率よりも高い層として規定される。接続領域は、第２の方向に隣接する逆導電型領域を接続するように設けられ、第１の方向に隣接する２つのメモリセルによって共有される。この接続領域は、ビット線に接続されるので、４つのセルは、接続領域を介して１つのビット線に接続され、高密度アレイ構造が得られる。この接続領域は、製造工程を経済的にするために、逆導電型領域に連続しておよび／または逆導電型領域と同時に形成できる。この接続領域は、逆導電型領域に接触し、かつ後述される第１および第２の導電ゲートから絶縁されるポリシリコン層であってもよい。この新しいアーキテクチャによれば、ロジック処理と適合しない、逆導電型領域と交差するワード線の必要性がなくなる。
【０００８】
より詳細には、本発明は、第１の方向に延びる導電ビット線への接続領域と、第２の方向に延びる導電ワード線と、第２の方向に延びる導電制御線と、第２の方向に延びる金属層の主制御線とを有し、第１の方向および第２の方向に２次元で配置された、複数のメモリセルを含む不揮発性メモリアレイとして要約される。このメモリセルは、基板の半導体表面領域の第１の導電型チャネル形成半導体領域を含み、この基板は、半導体基板そのものあるいはシリコン・オン・インシュレータ（ＳＯＩ）のような絶縁基板上の半導体表面領域である。このメモリセルは、基板の表面領域に配置された第１の逆導電型領域および第２の逆導電型領域も含み、この第１および第２の逆導電型領域は、チャネル形成半導体領域によって相互に離間され、かつ分離される。
【０００９】
チャネル形成半導体領域はさらに、第１の逆導電型領域の横方向に接触する第１のチャネル形成領域と、第２の逆導電型領域に接触する第２のチャネル形成領域と、第１および第２のチャネル形成領域と接触し、かつ第１のチャネル形成領域と第２のチャネル形成領域との間に配置された第３のチャネル形成領域とを含む。ゲート絶縁膜は、第１のチャネル形成領域およびこの第１のチャネル形成領域に隣接する第１の逆導電型領域の一部の上に配置された第１のゲート絶縁膜と、第２のチャネル形成領域およびこの第２のチャネル形成領域に隣接する第２の逆導電型領域の一部の上に配置された第２のゲート絶縁膜と、第３のチャネル形成領域上に配置された第３のゲート絶縁膜とを含む。導電ゲートは、第１のゲート絶縁膜上の第１の導電ゲートと、第２のゲート絶縁膜上の第２の導電ゲートと、第３のゲート絶縁膜上の第３の導電ゲートとを含む。第１、第２および第３の導電ゲートは相互に電気的に絶縁され、第１の導電ゲートの一部は、第１の絶縁膜を介して第１の逆導電型領域の一部に重なる。第２の導電ゲートの一部は、第２の絶縁膜を介して第２の逆導電型領域の一部に重なる。キャリア蓄積のためのキャリアトラッピングサイトは第１および第２の絶縁膜内に設けられる。
【００１０】
接続領域は、第１の接続領域および第２の接続領域を含む。第１の接続領域は、第２の方向に隣接する２つのセルの第１の逆導電型領域を電気的に接続する。第２の接続領域は、各セルの第２の逆導電型領域を第２の方向に隣接する他のセルの第２の逆導電型領域と電気的に接続する。第１の接続領域は、第１、第２および第３の導電ゲートから絶縁され、第１、第２および第３の導電ゲートと交差する第１の高導電層に接続されている。第２の接続領域は、第１、第２および第３の導電ゲートから絶縁され、第１、第２および第３の導電ゲートと交差する第２の高導電層に接続されている。第１および第２の高導電層がビット線を形成する。
【００１１】
この接続領域は逆導電型半導体領域のものであってもよい。より詳細には、接続領域は、これに接続されるメモリセルの逆導電型半導体領域に連続して形成できる。この接続領域は、部分的に第１あるいは第２の導電ゲートと重なるが第１あるいは第２の導電ゲートから絶縁されるポリシリコン層であってもよい。各セルの第３のゲートは、第２の方向に並んで配置され、連続し、かつ他のセルの第３のゲートと共通接続され、複数のワード線の中の１つのワード線の一部を形成する。各セルの第１のゲートは、第２の方向に並んで配置され、連続し、かつ他の第１のゲートに接続され、複数の制御線の中の第１の制御線の一部を形成する。各セルの第２のゲートは、第２の方向に並んで配置され、連続し、かつ他の第２のゲートに接続され、複数の制御線の中の第２の制御線の一部を形成する。また、第１の制御線は一方に隣接するメモリセルのミラー対称に配置された制御線と、複数個のメモリセル間隔をおいて共に一つの主制御線に接続され、また第２の制御線は他方に隣接するメモリセルのミラー対称に配置された制御線と、複数個のメモリセル間隔をおいて共に他の主制御線に接続される。
【００１２】
ワード線はポリシリコンから形成され、第３のゲートを連続して接続する。ワード線抵抗の減少は、多層配線技術で一般に使用される金属層によって数十あるいは数百のセルのワード線をステッチすることによって実現できる。本発明では、金属層によって制御線をステッチするために“ブリッジ”層が設けられる。この“ブリッジ”層は、隣接する制御ゲートをブリッジし、第１の方向に隣接する制御ゲートを接続する。ブリッジ層はポリシリコンから作られてもよい。
【００１３】
本発明では、本アレイ構造を作動させるために、“スプリット書き込み”および“スプリット読み出し”と呼ばれる新しい動作アルゴリズムが、アレイへの書き込み、アレイからの読み出しのために設けられる。このスプリット書き込みでは、２つのビット線によって挟まれるセルに一対のハードビットを書き込むために３つビット線を使用する。中央のビット線は、電子の加速注入のための電圧にバイアスされ、３つのビット線の中央のビット線のどちらかの側のビット線は、書き込み禁止電圧あるいは書き込み選択電圧にバイアスされる。書き込み選択電圧は２値記憶の場合０Ｖであってもよいが、多値記憶の場合は、例えば、０、０．５、１、１．５Ｖの中から選択されてもよい。３つの選択されたビット線の組に隣接する各ビット線は、０Ｖから書き込み禁止電圧までのバイアス電圧によってアイドルされる。このようにして、２つのハードビットの組みが１組おきに書き込みされる。
【００１４】
スプリット読み出しでも、選択された３つのビット線の中の外側の２つのビット線間に挟まれた２つのセルの一対のハードビットを検知するために３つのビット線を使用する。中央のビット線は、読み出し選択電圧にバイアスされ、２値記憶の場合は０Ｖであってもよいが、多値センシングでは複数の電圧の中から選択できる。選択された３つのビット線の外側のビット線は、読み出し電圧を加えることによってセンスするために使用される。このセンシングは、ビット線の電流値あるいはプリチャージビット線の放電時間のいずれかを検出することによって行うことができる。選択された３つ組のビット線に隣接する各ビット線はアイドルであり、読み出し禁止電圧にバイアスされる。このようにして、２つのハードビットの組みが１組おきにセンスされる。
【００１５】
【発明の実施の形態】
実施例中のアルゴリズムの詳細な説明は、以下の本発明によるアレイアーキテクチャの説明後に示される。
図４Ａは、本発明のメモリセルの概略図を示す。第１のチャネル領域３０１は、第１の逆導電領域４０１に隣接している。第２のチャネル領域３０２は、第２の逆導電領域４０２に隣接している。第１の逆導電領域４０１は第１のビット線の一部を形成し、第２の逆導電領域４０２は第２のビット線の一部を形成する。第１のゲート絶縁膜５０１は第１のチャネル領域３０１の上部にあり、その上に第１の導電ゲート６０１がある。第２のゲート絶縁膜５０２は第２のチャネル領域３０２の上部にあり、その上に第２の導電ゲート６０２がある。第３の導電ゲート６０３は、第３のチャネル領域３０３の上にある。ゲート６０１、６０２は、図４Ｂに示したようにメモリの制御線に接続され、ゲート６０３はワード線に接続される。メモリセルに記憶されるデータは、第１および第２の絶縁膜５０１、５０３内に電荷として蓄積される。
【００１６】
図４Ｂでは、図４Ａに示されたメモリセルを使用して構成された本発明の第１の実施例のメモリアレイの一部の概略図が示される。図４Ａのメモリセルは、水平方向すなわち第１の方向、および垂直方向すなわち第２の方向に繰り返される。図４Ｂに関する説明は、メモリセル（ｊ、ｋ）４１００およびその隣接セルに集中されるが全セルに適用可能である。各列のメモリセルは、隣接列のメモリセルとミラー対称である。したがって、メモリセル（ｊ、ｋ−１）と（ｊ、ｋ）、（ｊ＋１、ｋ−１）と（ｊ＋１、ｋ）、（ｊ、ｋ＋１）と（ｊ、ｋ）および（ｊ−１、ｋ＋１）と（ｊ−１、ｋ）は、互いにミラー対称である。ビット線４０１０は、“丸いドット”によって示されるように、ビット線４０１０と第１の逆導電領域４０１の接続部との交差点においてセル（ｊ、ｋ）、（ｊ、ｋ−１）、（ｊ＋１、ｋ）、および（ｊ＋１、ｋ−１）の第１の逆導電領域４０１と接続されている。ビット線４０２０は、“矩形ドット”によって示されるように、ビット線４０２０と第２の逆導電領域４０２の接続部との交差点においてセル（ｊ、ｋ）、（ｊ、ｋ＋１）、（ｊ−１、ｋ）、および（ｊ−１、ｋ＋１）の第２の逆導電領域４０２と接続されている。各ビット線は、第１および第２の方向に隣接する４つのグループのメモリセルに接続される。例えば、図４Ｂでは、ビット線４０１０は、接続ビア９４１を使用してセル（ｊ、ｋ）、（ｊ＋１、ｋ）、（ｊ、ｋ−１）および（ｊ＋１、ｋ−１）の逆導電領域４０１と接続され、ビット線４０２０は、接続ビア９４２を使用してセル（ｊ、ｋ）、（ｊ−１、ｋ）、（ｊ、ｋ＋１）および（ｊ−１、ｋ＋１）の逆導電領域４０２と接続される。
【００１７】
図４Ｂをさらに参照し、制御線６０１０は、列方向の各セルの第１の制御ゲート６０１に接続され、制御線６０２０は、列方向の各セルの第２の制御ゲート６０２に接続され、ワード線６０３０は、列方向の各セルの第３のゲートに接続される。列同士はセルが互いにミラー対称なので、２つの隣接列の第１の制御ゲート６０１に接続される２つの制御線６０１０は相互に接近し、列の反対側で、第２の制御ゲート６０２に接続される２つの制御線６０２０も相互に接近している。ビット線４０１０、４０２０は、制御線６０１０、６０２０およびワード線６０３０を横切って延びる。ワード線および制御線は、第１の方向に延びるビット線４０１０、４０２０と直交するように第２の方向に延びる。図４Ｂに示されるようなレイアウトでは、ワード線が制御線と交差しないために、ワード線６０３０と制御線６０１０、６０２０との間の妨害状態を最少にする。
【００１８】
図５は、本発明の第１実施例の平面図を示す。メモリセル（ｊ、ｋ）４１００は、平面図の中心に示され、セル（ｊ、ｋ）の第２の方向に同列の上下の他のセルと同じである。符号（ｊ、ｋ）はメモリ内のセルの位置を示し、“ｊ”が行指示および“ｋ”が列指示である。セル（ｊ、ｋ）のいずれかの側の列のセルは、セル（ｊ、ｋ）とミラー対称である。セル（ｊ、ｋ）を含む列の制御線６０１０および左側の列（ｋ−１）の制御線６０１０は相互に接近している。さらに、セル（ｊ、ｋ）を含む列の制御線６０２０およびセル（ｊ、ｋ）の右側の列（ｋ＋１）の制御線６０２０は相互に接近している。第２の方向に延びた各列の制御線６０１０および６０２０は、それぞれ各列のセルのゲート６０１、６０２に接続される。ワード線６０３０は、列上の各セルのゲート６０３に接続され、制御線６０１０と６０２０との間で第２の方向に延びる。
【００１９】
図５をさらに参照し、第１の絶縁膜２０１は第１の方向に延びており、その上に制御線６０１０および６０２０およびワード線６０３０が第２の方向へ連続して形成されている。ビット線４０１０は第１の絶縁膜２０１の上に形成され、メモリと交差して第１の方向に延びている。ビット線は、第１の絶縁膜２０１と交差する制御線６０１０、６０２０およびワード線を横切るように配置される。第１の絶縁膜２０１は、基板の表面あるいは基板の表面上にシリコン酸化膜のような材料で作られる。第２の絶縁膜２０２は第１の方向に延びており、その上に制御線６０１０および６０２０およびワード線６０３０が第２の方向へ連続して形成されている。ビット線４０２０は、第２の絶縁膜２０２の上に形成され、メモリと交差して第１の方向に延びている。ビット線は、第２の絶縁膜２０２と交差する制御線６０１０、６０２０およびワード線６０３０を横切るように配置される。この絶縁膜２０２は、基板の表面あるいは基板の表面上にシリコン酸化膜のような材料で作られる。
【００２０】
図５をさらに参照し、第１の絶縁膜２０１は、充填コンタクトホール９４１が配置された第１の接続領域４１１によって遮断される。充填コンタクトホール９４１によって、ビット線４０１０が、制御線６０１０間に配置されて列方向に隣接するセルの２つの逆導電型領域４０１に接続される。２つの第２絶縁膜２０２間で第２の方向に延び、隣接する２つの制御線６０１０間にある２つの逆導電型領域４０１は、接続領域４１１によって接続される。２つの逆導電型領域４０１および１つの接続領域は、図４Ｂに示されるように４つのメモリセル（ｊ、ｋ）、（ｊ＋１、ｋ）、（ｊ、ｋ−１）および（ｊ＋１、ｋ−１）と関連している。第２絶縁膜２０２は、充填コンタクトホール９４２が配置された第２の接続領域４１２によって遮断される。この充填コンタクトホール９４２によって、ビット線４０２０が、制御線６０２０間に配置されて列方向に隣接するセルの２つの逆導電型領域４０２に接続される。２つの逆導電型領域４０２は、２つの第１絶縁膜２０１間（片方の第１絶縁膜２０１は図面上方になり、図示せず）で第２の方向に延び、図４Ｂに示されるように、１つの第２接続領域によって４つのメモリセル（ｊ、ｋ）、（ｊ−１、ｋ）、（ｊ、ｋ＋１）および（ｊ−１、ｋ＋１）と関連している。第１の接続領域は、接続される第１の逆導電型領域と連続して形成でき、逆導電型である。第２の接続領域は、接続される第２の逆導電型領域と連続して形成でき、逆導電型である。
【００２１】
図６は、図５のメモリセル（ｊ、ｋ）の領域における断面図であり、半導体基板１００上のウェルとしての半導体領域２００の表面あるいは絶縁基板１００上の半導体層の表面に形成された第１導電型のチャネル形成半導体領域３０１、３０２および３０３を含む。この基板１００は、半導体基板あるいは半導体領域２００が表面に配置されている絶縁基板のいずれかである。第１の逆導電型領域４０１および第２の逆導電型領域４０２は、基板１００の半導体領域２００の表面に配置され、第１の逆導電型領域４０１および第２の逆導電型領域４０２は、領域３０１、３０２および３０３を含むチャネル形成半導体領域によって相互に離間され、かつ分離される。第１のチャネル形成領域３０１は、第１の逆導電型領域４０１と横方向に接触し、第２のチャネル形成領域３０２は、第２の逆導電型領域４０２に接触し、第３のチャネル形成領域３０３は、第１のチャネル形成領域と第２のチャネル形成領域との間に配置されて第１および第２のチャネル形成領域３０１、３０２に接触する。
【００２２】
図６をさらに参照し、第１のゲート絶縁膜５０１は、第１のチャネル形成領域３０１および当該第１のチャネル形成領域３０１に隣接する第１の逆導電型領域４０１の一部の上に配置される。第２のゲート絶縁膜５０２は、第２のチャネル形成領域３０２および当該第２のチャネル形成領域３０２に隣接する第２の逆導電型領域４０２の一部の上に配置される。第３のゲート絶縁膜５０３は第３のチャネル形成領域３０３上に配置される。第１のキャリアトラッピングサイトは第１のゲート絶縁膜５０１に埋め込まれ、第２のキャリアトラッピングサイトは第２のゲート絶縁膜５０２に埋め込まれる。このキャリアトラッピングサイトは、絶縁膜に埋め込まれた小さい導電粒子（例えば二酸化シリコン中のシリコン粒子）、あるいは中間層として相対的に狭いエネルギーギャップを有する絶縁膜、上部および底部層として相対的に広いエネルギーギャップを有する絶縁膜（例えば、二酸化シリコン／シリコン窒化膜／シリコン酸化窒化膜あるいは二酸化シリコン）を有する３層絶縁膜によって具体化される。導電ゲートは、第１のゲート絶縁膜５０１上の第１の導電ゲート６０１と、第２のゲート絶縁膜５０２上の第２の導電ゲート６０２と、第３のゲート絶縁膜５０３上の第３の導電ゲート６０３とを含む。第１、第２および第３の導電ゲートは、絶縁膜７０１および７０２によって相互に電気的に絶縁される。第１の導電ゲート６０１の一部は、第１の絶縁膜５０１を介して第１の逆導電型領域４０１の一部に重なる。第２の導電ゲート６０２の一部は、第２の絶縁膜５０２を介して第２の逆導電型領域４０２の一部に重なる。ホットキャリアは、第１および第２の絶縁膜５０１、５０２内のトラッピングサイトにトラップされる。トラッピングサイトの荷電状態はトラップされるキャリアの電荷によって変更される。
【００２３】
図７は、図５に示された第１実施例のビット線４０１０に沿った断面図である。このビット線４０１０は、第１の導電ゲート６０１に接続された第１の制御線６０１０、第２の導電ゲート６０２に接続された第２の制御線６０２０、および第３の導電ゲート６０３に接続されたワード線６０３０を交差する高導電層（ＡｌＣｕ、ＴｉＮ、ＷあるいはＣｕ等で作られる）である。シリコン酸化膜あるいは窒化シリコン膜で酸化シリコン膜を挟んだ多層膜から成る層間絶縁膜８００は、ビット線４０１０を制御線６０１０、６０２０およびワード線６０３０から分離するために使用される。半導体表面領域２００内の絶縁領域２０１は、ビット線４０１０の下で第１の方向に延びる。第１の接続領域４１１は、絶縁領域２０１の間を通って第２の方向に延びる。このビット線４０１０は、層間絶縁８００内の充填コンタクトホール９４１を通って、かつ第１の接続領域４１１を介して逆導電型領域４０１に電気的に接続される。ＷあるいはＡｌＣｕがコンタクトホール９４１に充填するために使用される。
【００２４】
図８は、接続領域がポリシリコン層４０１４を含む実施例の断面である。ポリシリコン層は、第２の方向に隣接する２つの逆導電型領域に絶縁領域２０１のいずれかの側で接触し、制御ゲート６０１の上を、当該制御ゲート６０１から絶縁されて延びている。ポリシリコン層には、好ましくは、逆導電型の不純物でドーピングされる。ポリシリコン層が第１のゲート６０１あるいは第２のゲート６０２を覆っているために、このポリシリコン接続領域は、大きなサイズのコンタクトプラグ９４１を受け入れ、第１の導電ゲート６０１あるいは第２の導電ゲート６０２に対するコンタクトプラグ９４１の位置決めを容易にする。第１の逆導電型領域４０１が第１の方向に隣接する２つのセルにより共有される場合、１つめの共有逆導電型領域４０１は、接続領域４０１４によって２つめの共有逆導電型領域４０１に接続される。このようにビット線はコンタクトプラグ９４１によって、２つの逆導電領域４０１において４つのセルに接続される。これは、アレイの高密度レイアウトを可能にする。ワード線６０３０は、ポリシリコン層あるいはポリシリコン上にタングステンシリサイド膜を積層した二重層のポリサイドから成り、同一列上の第３のゲート６０３を一緒に連続して接続する。ワード線の低抵抗化は、多層相互接続技術で一般に使用されている導電金属層によって、数十あるいは数百のセルごとに、そのワード線をステッチすることによって実現できる。
【００２５】
図９は、図４Ｂの概略図に類似した本発明の好ましい実施例の概略図である。図９では、ビット線、ワード線、制御線および主制御線は、“ｊ”および“ｋ”の下つき添字を使用して再ナンバリングされ、例えばビット線４０１０（ｊ−１）、４０１０（ｊ）、４０１０（ｊ＋１）（図示せず）、４０２０（ｊ）、４０２０（ｊ＋１）、４０２０（ｊ＋２）（図示せず）、ワード線６０３０（ｋ−１）、６０３０（ｋ）、６０３０（ｋ＋１）、制御線６０１０（ｋ−１）、６０１０（ｋ）、６０１０（ｋ＋１）、６０２０（ｋ−１）、６０２０（ｋ）、６０２０（ｋ＋１）および主制御線６０１１（ｋ）、６０１１（ｋ＋１）、６０２１（ｋ−１）、および６０２１（ｋ）である。隣接する制御線６０２０（ｋ−１）、６０２０（ｋ−２）（図示せず）は共通接続され、さらに充填コンタクトホール９６１（三角形ドットを用いて表示される）によって主制御線６０２１（ｋ−１）に接続される。隣接する制御線６０１０（ｋ−１）、６０１０（ｋ）は共通接続され、さらに充填コンタクトホール９６１によって主制御線６０１１（ｋ）に接続される。隣接する制御線６０２０（ｋ）および６０２０（ｋ＋１）は共通接続され、さらに充填コンタクトホール９６１によって主制御線６０２１（ｋ）に接続される。隣接制御線６０１０（ｋ＋１）および６０１０（ｋ＋２）（図示せず）は共通接続され、さらに充填コンタクトホール９６１によって主制御線６０１１（ｋ＋１）に接続される。
【００２６】
図１０には、本発明の不揮発性メモリの一部の平面図が示されている。メモリセルの位置４１００は、符号（ｊ、ｋ）、（ｊ＋１、ｋ）、（ｊ、ｋ−１）および（ｊ、ｋ＋１）で示される。図示される制御線は符号６０２０（ｋ−１）、６０１０（ｋ−１）、６０１０（ｋ）、６０２０（ｋ）、６０２０（ｋ＋１）および６０１０（ｋ＋１）で表示され、図示されるワード線は符号６０３０（ｋ−１）、６０３０（ｋ）および６０３０（ｋ＋１）で表示される。制御線およびワード線は、それぞれのゲートおよび分離領域２０１、２０２上を第２の方向に延びる。符号４０１０（ｊ）、４０２０（ｊ）および４０２０（ｊ＋１）で表示されるビット線は、分離領域２０１、２０２および制御線とワード線の上を第１の方向に延びている。この表示は、この回路の理解および後述される読み出し方法および書き込み方法の理解のために使用される。
【００２７】
図１０をさらに参照し、主制御線６０１１（ｋ）、６０１１（ｋ＋１）、６０２１（ｋ−１）および６０２１（ｋ）が示される。主制御線には隣接する制御線がステッチされている。例えば主制御線６０１１（ｋ）には制御線６０１０（ｋ−１）および６０１０（ｋ）がステッチされ、主制御線６０１１（ｋ＋１）には制御線６０１０（ｋ＋１）および６０１０（ｋ＋２）（図示せず）がステッチされている。このステッチングを行うために、ブリッジ層６０１２が隣接する制御線間のステッチング点に挿入される。このブリッジ層は、隣接する２つの制御線６０１０（ｋ−１）および６０１０（ｋ）を共通接続し、充填コンタクトホール９６１のためのプラットホームを形成し、ブリッジ層６０１２と主制御線６０１１（ｋ）との間に接続部を形成する。このステッチングを許容するために、ビット線４０２０（ｊ＋１）は、ブリッジ層６０１２および充填コンタクトホール９６１の領域の周りに湾曲される。コンタクトホールを充填するために使用される材料はＷあるいはＡｌＣｕであってもよい。図１０には示されないけれども、主制御線６０２１（ｋ−１）は、制御線６０２０（ｋ−２）および６０２０（ｋ−１）にステッチされ、主制御線６０２１（ｋ）は、図示された同様な手段によって、制御線６０２０（ｋ）および６０２０（ｋ＋１）にステッチされる。
【００２８】
図１１には、図１０のブリッジ層６０１２およびコンタクトビア９６１を切断する断面図が示される。２つの制御線６０１０（ｋ−１）、６０１０（ｋ）は、ブリッジ６０１２によって共通接続されている。コンタクトビア９６１は、ブリッジ６０１２を主制御線６０１１（ｋ）に接続する。ビット線４０２０（ｊ＋１）は、コンタクトビア９４２を介して第２の接続領域４１２に接続される。このビット線４０２０（ｊ＋１）は、図１１の真中で止まるように表示されているが、これは、図１０に示されたビット線４０２０（ｊ＋１）の湾曲が原因である。分離領域２０２は、ブリッジおよびビット線４０２０（ｊ＋１）の一部の下を第１の方向に延びる。制御線６０１０（ｋ−１）、６０１０（ｋ）、６０２０（ｋ）およびワード線６０３０（ｋ）は、分離領域２０２の上を第２の方向に延びる。層間絶縁膜８００は、いろいろの導電層を絶縁するために使用され、絶縁膜７０１、７０２は、制御線６０１０、６０２０をワード線６０３０から絶縁するために使用される。
【００２９】
ハイ閾値Ｖｔｈｈあるいはロー閾値Ｖｔｈｌを、符号Ｃｊ，ｋで表示される単位セル４１００の第１の導電ゲート６０１の下の第１の絶縁膜５０１内のトラップサイトに書き込むために、図１２に示された組み合わせが使用される。
【００３０】
図１２，１３では、以下の記号が簡単化のために使用される。マーク“＊”は“非書き込み”を示す。“ｌ”は、ロー閾値Ｖｔｈｌ状態（通常“消去”されたとき例えば０．３Ｖ〜０．７Ｖ）を示し、“ｈ”は、高閾値状態（例えば１．５Ｖ〜２Ｖ、電子はトラップサイト５０１に注入される）を示す。閾値電圧は、第１あるいは第２の導電ゲートで測定された電圧である。“Ｈ”は、電子を加速し、トラップサイト５０１あるいは５０２に注入するために必要な電圧を示す。“Ｌ”は、書き込み選択電圧であり、２値記憶では通常０Ｖである。電圧差（Ｈ−Ｌ）（例えば、３〜６Ｖ）は、第１あるいは第２のチャネル形成領域と第１あるいは第２の絶縁膜との間の電子に対するバリヤ高さ（単位が電子ボルト、ＳｉＯｘＮｙ−Ｓｉ界面の場合２．５〜３．２ｅＶ）よりも大きくなければならない。“Ｂ”は、書き込み禁止電圧であり電圧差（Ｈ−Ｂ）（例えば２〜２．５Ｖ）が前記バリヤ高さよりも小さい。“Ｌ（Ｂ）ｏｒＢ（Ｌ）”は、電圧ＬあるいはＢのいずれかを指定されたビット線に印加できることを意味する。しかしながら、指定されたビット線にバイアスＢを印加すればライトディスターブが改善される。“Ｈ（Ｌ）”は、ＨあるいはＬのいずれかを指定ビット線に印加できることを意味する。書き込みの場合、ワード線６０３０（ｋ）は、書き込み電流を所定の値（例えば、２、３マイクロアンペア〜２０、３０のマイクロアンペア）に制御するための電圧として第３導電ゲートの閾値電圧Ｖｔｈ３以上のある値にバイアスされる。図１２では、制御線６０１０（ｋ）は、キャリア収集電圧Ｖｃｔｌｃｏｌ（＞バリヤ高さ）にバイアスされ、制御線６０２０（ｋ）は、“書き込み閾値電圧”の最高値を超える、オーバライト電圧Ｖｃｔｌｒｒ（＞Ｖｔｈｈ）にバイアスされる。
【００３１】
図１３では、６０１０（ｋ）のバイアスと６０２０（ｋ）のバイアスとが入れ替わる。ＶｔｈｈあるいはＶｔｈｌを下記の組み合わせで単位セルＣｊｋの第２の導電ゲート下の絶縁膜５０２のトラップサイトに書き込むために、各ビット線は、図１３に示されるようにバイアスされる。
【００３２】
上記した書き込みモードでは、同一ブロックの未選択セルの制御線６０１０および６０２０は、ＢとＬとの間の電圧にバイアスされるのが好ましい。
【００３３】
下記の組み合わせで単位セルＣｊｋの記憶サイト５０１のＶｔｈｈあるいはＶｔｈｌを読み出すために、各ビット線は、図１４に示されるようにバイアスされる。
【００３４】
図１４，１５では、下記の記号が簡単化のために使用される。“ｒ”は読み出すために選択されたセルを示し、“＊”は未選択セルを示し、“ＲＨ”は、バイアスビット線を流れる電流によってＶｔｈｌあるいはＶｔｈｈを検出するための読み出しビット電圧（例えば、１．８〜２．２Ｖ）を示す。“ＲＬ”は、読み出し選択電圧（例えば０Ｖ）を示し、“ＲＢ”は、読み出し禁止電圧（＞（Ｖｃｔｌｓ−Ｖｔｈｌ）、例えば１．２Ｖ）を示す。ここで、Ｖｃｔｌｓは、（図１２の）選択制御線６０１０ｋあるいは（図１３の）６０２０ｋに印加された検知電圧を示す。他の制御線６０２０（ｋ）あるいは６０１０（ｋ）は、“書き込みＶｔｈ”の最高値を超える、オーバライト電圧Ｖｃｔｌｒｒ（例えば、Ｖｔｈｈ＋１Ｖ）にバイアスされる。選択ワード線はＶｔｈ３＋１〜２Ｖにバイアスされる。未選択ワード線は、Ｖｔｈ３より低い電圧にバイアスされる。
【００３５】
単位セルＣｊｋの絶縁膜５０２内のトラッピングサイトのＶｔｈｈあるいはＶｔｈｌを読み出すために、各ビット線は図１５に示されるようにバイアスされる。
【００３６】
本発明では、この書き込みアルゴリズムあるいは読み出しアルゴリズムが、“スプリット書き込み”あるいは“スプリット読み出し”と呼ばれる。スプリット書き込みでは、２つのビット線間に挟まれた一対のハードビットに書き込むために３つのビット線（例えば、４０２０（ｉ）、４０１０（ｊ）、４０２０（ｊ＋１）を使用する。中央のビット線４０１０（ｊ）は、電子の加速注入のために電圧Ｈにバイアスされ、選択された３つのビット線の外側のビット線４０２０（ｊ）および４０２０（ｊ＋１）は、書き込み禁止電圧Ｂあるいは書き込み選択電圧Ｌにバイアスされる。書き込み選択電圧Ｌは、２値記憶の場合０Ｖであってもよく、多値記憶素子に蓄積する場合には多値電圧（例えば、４レベル蓄積の場合例えば０、０．５、１、１．５Ｖ）の中から選択できる。選択された３つのビット線に隣接する各ビット線４０１０（ｊ−１）および４０１０（ｊ＋１）はアイドルされる（０Ｖあるいは書き込み禁止電圧Ｂにバイアスされる）。このようにして、他の２つのハードビットも全て書き込まれる。２つのハードビットセットの残りを書き込むために、３ビット線の他のセット（例えば、４０２０（ｊ＋１）、４０１０（ｊ＋１）、４０２０（ｊ＋２））が選択される。
【００３７】
スプリット読み出しでも、選択された３つのビット線（例えば、４０２０（ｊ）、４０１０（ｊ）、４０２０（ｊ＋１）の中の２つのビット線によって挟まれる一対のハードビットをセンスするために、３つのビット線を使用する。中央のビット線４０１０（ｊ）は、読み出し選択電圧ＲＬにバイアスされる。ＲＬは、２値記憶の場合、０Ｖであってもよく、多値センシングの場合は多値電圧の中から選択できる。選択された３ビット線の両側のビット線４０２０（ｊ）、４０２０（ｊ＋１）は、読み出し電圧ＲＨを印加することによってセンシングのために使用される。このセンシングは、ビット線を流れる電流値を検出するか、あるいはビット線をプリチャージした後の放電時間を検出することによって行うことができる。選択された３つのビット線に隣接するビット線４０１０（ｊ−１）、４０１０（ｊ＋１）は、アイドルされる（読み出し禁止電圧ＲＢにバイアスされる）。このようにして、他の２つのハードビットも全てセンスされる。残りの２つのハードビットセットを読み出すために、他の３つのビット線のセット（例えば、４０２０（ｊ＋１）、４０１０（ｊ＋１）、４０２０（ｊ＋２））が選択される。
【００３８】
上記した書き込みあるいは読み出しアルゴリズムでは、同時に書き込み、あるいは読み出しを行う１つのグループを作るために各１対のハードビットのうち１組おきにハードビットが選択される。したがって、１つの主制御線上の全ビットを書き込むかあるいは読み出すためには、少なくとも２回の書き込みあるいは読み出しが必要である。しかしながら、最近の大容量の不揮発性メモリアレイは、２Ｋビット／ワードラインに等しいかあるいはそれ以上のハードウェア構成を有し、本メモリセルが２つのハードビット／セルを有すると考えると、本アレイアーキテクチャは、５１２ビット／ワード−ラインを同時に書き込むことを可能にする。セル当たりの書き込み時間が約１マイクロ秒である場合、この数は、高速書き込みに十分大きく、等価的に最高速度約数百Ｍビット／秒である。書き込みおよび読み出しで２つのハードビット毎にスキップするハードビット位置は、仮想アドレス技術によってチップの外側からマスクできる。
【００３９】
トラップサイトに記憶された情報の消去は、ホットホール注入により蓄積された電子電荷を対消滅させるか、あるいは記憶された電子を注入ホールと再結合させるか、あるいはファウラー‐ノルトハイムトンネリングおよび／または直接トンネリングによって、トラップサイトに蓄積された電子をトンネリングパックすることによって実行できる。ホットホール消去の場合、ビット線は、正の電圧ＥＨ（例えば、４〜７Ｖ）にバイアスされ、制御線はゼロあるいは負の電圧ＥＮｈ（０〜−５Ｖ）にバイアスされる。トンネリングバック消去の場合、制御線は、チャネル形成領域に対して負にバイアス（例えば、−８〜−１２Ｖ）にされる。これは、制御線をＥＮｔ（−８〜−１２Ｖ）にバイアスするかあるいは半導体表面領域２００（通常、ｐ形ウェル）をＥＨｔ（３〜６Ｖ）にバイアスし、制御線をＥＮｔ＋ＥＨｔにバイアスすることによって実現される。
【００４０】
本アレイアーキテクチャでは、選択されたビット線に接続された非選択セルの逆導電型領域は、書き込み動作でＨあるいはＥＨにもバイアスされる。これにより、非選択セルのトラップサイトに蓄積された電子の若干の変化が長い時間スパンにわたって生じる。このライトディスターブあるいはイレーズディスターブを避けるために、チップアレイサイズを多数のブロックに分割し、各ブロックのビット線を選択トランジスタを介して主ビット線に接続することは好ましい。このブロックのビットサイズはブロック消去モードのサイズであってもよい。
【００４１】
（産業上の利用可能性）
本アレイアーキテクチャは、以前に提案されたアレイアーキテクチャと比べてＭＯＳロジックＬＳＩ製造プロセスにより適合している。ビット線抵抗をより低くすれば書き込みおよび／または読み出し速度の更なる高速化が可能である。自己整列コンタクト技術およびボーダレスコンタクトＳＴＩ技術（ＳＴＩ：浅いトレンチ分離）を使用すれば、４Ｆ２に近い更なるハードビットの高密度化が可能である。これらの２つの技術は最新の高度ＭＯＳロジックＬＳＩ技術に共通である。
【００４２】
本発明は、図示された、その好ましい実施例に関して特に説明されているが、形式および詳細の各種変更は本発明の精神および範囲から逸脱しないで行われてもよいことが当業者によって分かる。
【図面の簡単な説明】
【図１】不揮発性メモリアレイの平面図の従来例を示す。
【図２】逆導電型領域を交差するワード線を示す図１の従来例の不揮発性メモリセルの断面図である。
【図３】図１に示された従来例のアレイの回路図である。
【図４Ａ】本発明の単位セルの回路図である。
【図４Ｂ】本発明の不揮発性メモリアレイの回路図である。
【図５】本発明による不揮発性メモリアレイの第１の実施例の平面図である。
【図６】図５に示された第１の実施例の第１の断面図である。
【図７】図５に示された第１の実施例の第２の断面図である。
【図８】接続領域がポリシリコン層を含む第２の実施例の断面図である。
【図９】不揮発性メモリアレイのためのブリッジ層およびナンバリング方式によって主制御線を形成することを示す本発明の回路図である。
【図１０】２つの制御線をブリッジするブリッジ層の例の平面図である。
【図１１】図９の平面図に示されたブリッジ層の断面図である。
【図１２】書き込み時におけるビット線のバイアス方法を示した図である。
【図１３】書き込み時におけるビット線のバイアス方法を示した図である。
【図１４】読み出し時におけるビット線のバイアス方法を示した図である。
【図１５】読み出し時におけるビット線のバイアス方法を示した図である。
【符号の説明】
１０    基板
２０    表面領域
３１    第１のチャネル形成領域
３２    第２のチャネル形成領域
３３    第３のチャネル形成領域
４１    第１の逆導電型領域
４２    第２の逆導電型領域
５１    第１のゲート絶縁膜
５２    第２のゲート絶縁膜
５３    第３のゲート絶縁膜
６０    導電ワード線
６１    第１の導電ゲート
６２    第２の導電ゲート
６３    第３の導電ゲート
７１    絶縁膜
１００  基板
２００  半導体表面領域
２０１  第１の絶縁膜
２０２  第２の絶縁膜
３０１  第１のチャネル形成領域
３０２  第２のチャネル形成領域
３０３  第３のチャネル形成領域
４０１  第１の逆導電型領域
４０２  第２の逆導電型領域
４１１  第１の接続領域
４１２  第２の接続領域
５０１  第１のゲート絶縁膜
５０２  第２のゲート絶縁膜
５０３  第３のゲート絶縁膜
６０１  第１の導電ゲート
６０２  第２の導電ゲート
６０３  第３の導電ゲート
７０１  絶縁膜
８００  層間絶縁膜
９４１  コンタクトプラグ
９４２  充填コンタクトホール
９４２  コンタクトビア
９６１  充填コンタクトホール
４０１０  ビット線
４０１４  接続領域
４０２０  ビット線
４１００  メモリセル
６０１０  第１の制御線
６０１１  主制御線
６０１２  ブリッジ層
６０２０  第２の制御線
６０２１  主制御線
６０３０  ワード線
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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