(57)【特許請求の範囲】
【請求項１】
複数のメモリセルアレイとそれぞれ接続され、当該メモリセルアレイに対するデータのリード・ライトを実行する複数のリード・ライト回路と、上記複数のメモリセルアレイにおける複数のメモリセット数のうち、最大のメモリセット数分だけ用意され、上記複数のリード・ライト回路がリード・ライトを実行するアドレスを設定する複数のアドレス設定回路と、上記複数のメモリセルアレイと上記複数のアドレス設定回路の対応関係をメモリセット数の選択信号に応じて切り替える切替手段とを備えた半導体記憶装置。
【請求項２】
リード・ライト回路とデータ入出力バッファを接続する複数のデータバスの相互間の接続関係を制御するデータバスコントロールを設けたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
切替手段は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、全部のメモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
切替手段は、使用中のメモリセルアレイに不具合が生じると、そのメモリセルアレイをアドレス設定回路から切り離して、そのアドレス設定回路から切り離されていたメモリセルアレイを当該アドレス設定回路に接続することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
切替手段は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、１以上のメモリセルアレイから構成される各メモリセットの容量変更を受け付けることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
外部からメモリセット数の選択信号を入力する専用パッド・ピンを設けたことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
メモリセット数の選択信号を入力する専用パッドを設け、その専用パッドをボンディング時に電源又はグランドに接続することを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
メモリセット数の選択信号を入力する信号配線をウエハプロセスにおいて電源又はグランドに接続することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセット数を変更することが可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図８は従来の半導体記憶装置を示す構成図であり、図において、１〜６はメモリセルアレイ、７〜１２はメモリセルアレイ１〜６とそれぞれ接続され、当該メモリセルアレイに対するデータのリード・ライトを実行するリード・ライト回路であり、リード・ライト回路７〜１２はデータの書き込みを実行するライトドライバと、データの読み込みを実行するセンスアンプとから構成されている。
【０００３】
１３，１４はリード・ライト回路７〜９，１０〜１２がリード・ライトを実行するアドレスを設定するとともに、リード・ライトを実行するタイミング信号を出力するアドレス設定回路であり、アドレス設定回路１３，１４はアドレス信号に応じてアドレスを設定して、アドレスプリデコード信号を出力するアドレスプリデコーダと、設定アドレスを格納するアドレスバッファと、制御信号したがってタイミング信号を出力するタイミングジェネレータとから構成されている。
１５，１６はデータバス、１７，１８はメモリセルアレイ１〜３，４〜６に書き込むデータ又はメモリセルアレイ１〜３，４〜６から読み出されたデータをドライブするデータ入出力バッファである。
【０００４】
次に動作について説明する。
図８の半導体記憶装置は、同一チップ内で独立して動作可能なメモリセット数が２つに固定されている。即ち、メモリセルアレイ１〜メモリセルアレイ３が１つのメモリセットを構成し、メモリセルアレイ４〜メモリセルアレイ６が１つのメモリセットを構成している。
したがって、図８の半導体記憶装置は、「３Ｍｂｉｔ  １２ＩＯのメモリ」が２セット用意されていることになる。
【０００５】
上記従来例では、上述したように同一チップ内で独立して動作可能なメモリセット数が２つに固定されているが、見かけ上独立に動作するメモリセット数を可変にするものとしては、図９に示すような半導体記憶装置がある。
即ち、アドレス設定回路をメモリセルアレイと同数分用意することにより、各メモリセルアレイが独立して動作することができるようにしている。
【０００６】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されているので、アドレス設定回路をメモリセルアレイと同数分用意すれば、見かけ上独立に動作するメモリセット数を可変にすることができるが、メモリセット数を固定にする場合よりもアドレス設定回路の搭載数が増加するため、半導体記憶装置のレイアウト面積の拡大を招くなどの課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、メモリセルアレイと同数のアドレス設定回路を用意することなく、見かけ上独立に動作するメモリセット数を可変にすることができる半導体記憶装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係をメモリセット数の選択信号に応じて切り替える切替手段を設けたものである。
【０００９】
この発明に係る半導体記憶装置は、リード・ライト回路とデータ入出力バッファを接続する複数のデータバスの相互間の接続関係を制御するデータバスコントロールを設けたものである。
【００１０】
この発明に係る半導体記憶装置は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、全部のメモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すようにしたものである。
【００１１】
この発明に係る半導体記憶装置は、使用中のメモリセルアレイに不具合が生じると、そのメモリセルアレイをアドレス設定回路から切り離して、そのアドレス設定回路から切り離されていたメモリセルアレイを当該アドレス設定回路に接続するようにしたものである。
【００１２】
この発明に係る半導体記憶装置は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、１以上のメモリセルアレイから構成される各メモリセットの容量変更を受け付けるようにしたものである。
【００１３】
この発明に係る半導体記憶装置は、外部からメモリセット数の選択信号を入力する専用パッド・ピンを設けたものである。
【００１４】
この発明に係る半導体記憶装置は、メモリセット数の選択信号を入力する専用パッドを設け、その専用パッドをボンディング時に電源又はグランドに接続するようにしたものである。
【００１５】
この発明に係る半導体記憶装置は、メモリセット数の選択信号を入力する信号配線をウエハプロセスにおいて電源又はグランドに接続するようにしたものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体記憶装置を示す構成図であり、図において、２１〜２６はメモリセルアレイ、２７〜３２はメモリセルアレイ２１〜２６とそれぞれ接続され、当該メモリセルアレイに対するデータのリード・ライトを実行するリード・ライト回路であり、リード・ライト回路２７〜３２はデータの書き込みを実行するライトドライバと、データの読み込みを実行するセンスアンプとから構成されている。
【００１７】
３３〜３５はリード・ライト回路２７〜３２がリード・ライトを実行するアドレスを設定するアドレス設定回路であり、アドレス設定回路３３〜３５はアドレス信号に応じてアドレスを設定して、アドレスプリデコード信号を出力するアドレスプリデコーダと、設定アドレスを判定するアドレスバッファと、アドレス信号や制御信号したがってタイミング信号を出力するタイミングジェネレータとから構成されている。
【００１８】
３６はメモリセルアレイ２１〜２６とアドレス設定回路３３〜３５の対応関係をメモリセット数選択信号に応じて切り替える切替回路（切替手段）、３７，３８は切替回路３６を構成するスイッチ、３９はデータバス、４０はメモリセルアレイ２１〜２６に書き込むデータ又はメモリセルアレイ２１〜２６から読み出されたデータをドライブするデータ入出力バッファである。
【００１９】
次に動作について説明する。
図１の半導体記憶装置では、全メモリ容量が６Ｍｂｉｔ、全ＩＯ数が２４であり、「２５６Ｋ  ｗｏｒｄ×８ＩＯ×３セット」と「２５６Ｋ  ｗｏｒｄ×１２ＩＯ×２セット」の両方を実現するものである。
なお、アドレス設定回路はメモリセット数の最大数と同数分用意されるが、この場合のメモリセット数の最大数は３セットであるため、アドレス設定回路は３個用意される。
【００２０】
「２５６Ｋ  ｗｏｒｄ×８ＩＯ×３セット」を実現するモードでは、当該モードに対応するメモリセット数選択信号が切替回路３６に入力される。
切替回路３６は、そのメモリセット数選択信号を入力すると、スイッチ３７，３８を３セット側に切り替える処理を実行する。
【００２１】
これにより、アドレス設定回路３３がメモリセルアレイ２１，２２（メモリ容量：２５６Ｋ  ｗｏｒｄ×８ＩＯ＝２Ｍｂｉｔ）と接続され、アドレス設定回路３４がメモリセルアレイ２３，２４（メモリ容量：２５６Ｋ  ｗｏｒｄ×８ＩＯ＝２Ｍｂｉｔ）と接続され、アドレス設定回路３５がメモリセルアレイ２５，２６（メモリ容量：２５６Ｋ  ｗｏｒｄ×８ＩＯ＝２Ｍｂｉｔ）と接続されるため、全体として３セットのメモリ（メモリ容量：２５６Ｋ  ｗｏｒｄ×８ＩＯ×３セット＝６Ｍｂｉｔ）として独立に動作する。
【００２２】
一方、「２５６Ｋ  ｗｏｒｄ×１２ＩＯ×２セット」を実現するモードでは、当該モードに対応するメモリセット数選択信号が切替回路３６に入力される。
切替回路３６は、そのメモリセット数選択信号を入力すると、スイッチ３７，３８を２セット側に切り替える処理を実行する。
【００２３】
これにより、アドレス設定回路３３がメモリセルアレイ２１，２２，２３（メモリ容量：２５６Ｋ  ｗｏｒｄ×１２ＩＯ＝３Ｍｂｉｔ）と接続され、アドレス設定回路３５がメモリセルアレイ２４，２５，２６（メモリ容量：２５６Ｋ  ｗｏｒｄ×１２ＩＯ＝３Ｍｂｉｔ）と接続されるため、全体として２セットのメモリ（メモリ容量：２５６Ｋ  ｗｏｒｄ×１２ＩＯ×２セット＝６Ｍｂｉｔ）として独立に動作する。ただし、この場合、アドレス設定回路３４は非活性になる。
【００２４】
以上で明らかなように、この実施の形態１によれば、メモリセルアレイ２１〜２６とアドレス設定回路３３〜３５の対応関係をメモリセット数選択信号に応じて切り替える切替回路３６を設けるように構成したので、メモリセルアレイと同数のアドレス設定回路を用意することなく、見かけ上独立に動作するメモリセット数を可変にすることができる効果を奏する。
【００２５】
この実施の形態１では、「２５６Ｋ  ｗｏｒｄ×８ＩＯ×３セット」と「２５６Ｋ  ｗｏｒｄ×１２ＩＯ×２セット」の両方を実現するものについて示したが、全メモリ容量が６Ｍｂｉｔで全ＩＯ数が２４である半導体記憶装置の場合、切替回路３６のスイッチとアドレス設定回路を適宜配置することにより、上記の構成の他に、下記に示す構成を実現することが可能である。
２５６Ｋ  ｗｏｒｄ×４ＩＯ×６セット
２５６Ｋ  ｗｏｒｄ×６ＩＯ×４セット
２５６Ｋ  ｗｏｒｄ×２４ＩＯ×１セット
【００２６】
また、この実施の形態１では、スイッチ３７，３８を用いて切替回路３６を構成するものについて示したが、これに限るものではなく、例えば図２示すように、マルチプレクサなどを用いて構成してもよい（図２ではリード・ライト回路２７〜３２やデータ入出力バッファ４０が省略されている）。なお、図２の例では、メモリセット数選択信号がＨレベルの場合、「２５６Ｋ  ｗｏｒｄ×１２ＩＯ×２セット」のモードが実現され、メモリセット数選択信号がＬレベルの場合、「２５６Ｋ  ｗｏｒｄ×８ＩＯ×３セット」のモードが実現される。
【００２７】
実施の形態２．
図３はこの発明の実施の形態２による半導体記憶装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
４１はデータバス３９を構成する複数のＤＡＴＡＢＵＳ信号線相互間の接続関係を制御するデータバスコントロールである。
【００２８】
次に動作について説明する。
上記実施の形態１では、全ＩＯ数が２４である半導体記憶装置について示したが、使用するＩＯ数を変化させることができるようにしてもよい。
【００２９】
具体的には、データバスコントロール４１が内部のマルチプレクサを制御することにより、図４に示すように、ＤＡＴＡＢＵＳ信号線０とＤＡＴＡＢＵＳ信号線１間の接続・非接続、ＤＡＴＡＢＵＳ信号線２とＤＡＴＡＢＵＳ信号線３間の接続・非接続、ＤＡＴＡＢＵＳ信号線４とＤＡＴＡＢＵＳ信号線５間の接続・非接続、ＤＡＴＡＢＵＳ信号線６とＤＡＴＡＢＵＳ信号線７間の接続・非接続、ＤＡＴＡＢＵＳ信号線１とＤＡＴＡＢＵＳ信号線２間の接続・非接続、ＤＡＴＡＢＵＳ信号線５とＤＡＴＡＢＵＳ信号線６間の接続・非接続を制御する。ただし、図４では図面の簡単化のためＤＡＴＡＢＵＳ信号線を便宜上８本のみ記載しているが、実際にはＤＡＴＡＢＵＳ信号線が２４本存在する。
【００３０】
即ち、ＩＯ数選択信号Ａ，Ｂが共にＬレベルの場合、ＤＡＴＡＢＵＳ信号線０〜ＤＡＴＡＢＵＳ信号線７は相互に接続されず独立しているため、使用するＩＯ数が２４になる。
次に、ＩＯ数選択信号ＡがＨレベルで、ＩＯ数選択信号ＢがＬレベルの場合、ＤＡＴＡＢＵＳ信号線０〜ＤＡＴＡＢＵＳ信号線７が２本ずつ対になり（例えば、ＤＡＴＡＢＵＳ信号線０とＤＡＴＡＢＵＳ信号線１が接続される）、使用するＩＯ数が１２になると同時に、２４のデータ入出力バッファのうち１２が非活性になる。
次に、ＩＯ数選択信号Ａ，Ｂが共にＨレベルの場合、ＤＡＴＡＢＵＳ信号線０〜ＤＡＴＡＢＵＳ信号線７が４本ずつ対になり（例えば、ＤＡＴＡＢＵＳ信号線０とＤＡＴＡＢＵＳ信号線１とＤＡＴＡＢＵＳ信号線２とＤＡＴＡＢＵＳ信号線３が接続される）、使用するＩＯ数が６になると同時に、２４のデータ入出力バッファのうち１８が非活性になる。
【００３１】
この実施の形態２では、「２５６Ｋ  ｗｏｒｄ×８ＩＯ×３セット」と「２５６Ｋ  ｗｏｒｄ×１２ＩＯ×２セット」の両方を実現するものについて示したが、全メモリ容量が６Ｍｂｉｔで、ＩＯ数を変える場合、下記に示す構成を実現することが可能である。
【００３２】
・全ＤＡＴＡＢＵＳ信号線を独立して使用する場合
２５６Ｋ  ｗｏｒｄ×４ＩＯ×６セット
２５６Ｋ  ｗｏｒｄ×６ＩＯ×４セット
２５６Ｋ  ｗｏｒｄ×８ＩＯ×３セット
２５６Ｋ  ｗｏｒｄ×１２ＩＯ×２セット
２５６Ｋ  ｗｏｒｄ×２４ＩＯ×１セット
【００３３】
・ＤＡＴＡＢＵＳ信号線を２本ずつ対にして使用する場合
５１２Ｋ  ｗｏｒｄ×２ＩＯ×６セット
５１２Ｋ  ｗｏｒｄ×３ＩＯ×４セット
５１２Ｋ  ｗｏｒｄ×４ＩＯ×３セット
５１２Ｋ  ｗｏｒｄ×６ＩＯ×２セット
５１２Ｋ  ｗｏｒｄ×１２ＩＯ×１セット
【００３４】
・ＤＡＴＡＢＵＳ信号線を４本ずつ対にして使用する場合
１Ｍ  ｗｏｒｄ×１ＩＯ×６セット
１Ｍ  ｗｏｒｄ×２ＩＯ×３セット
１Ｍ  ｗｏｒｄ×３ＩＯ×２セット
１Ｍ  ｗｏｒｄ×６ＩＯ×１セット
【００３５】
実施の形態３．
図５はこの発明の実施の形態３による半導体記憶装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
５１〜５３はメモリセルアレイ、５４〜５６はリード・ライト回路、５７〜５９は切替回路３６を構成するスイッチである。
【００３６】
次に動作について説明する。
上記実施の形態１，２では、全メモリセルアレイを使用するものについて示したが、全メモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すようにしてもよい。
【００３７】
具体的には、全メモリセットの合計要求メモリ容量が６Ｍｂｉｔの場合、切替回路３６がスイッチ５７〜５９を６Ｍ側に切り替えることにより、メモリセルアレイ５１，５２，５３をアドレス設定回路３３，３４，３５から切り離して、メモリセルアレイ５１，５２，５３を非活性にする。この場合、上記実施の形態１と同様の構成になる。
一方、全メモリセットの合計要求メモリ容量が９Ｍｂｉｔの場合、切替回路３６がスイッチ５７〜５９を９Ｍ側に切り替えることにより、メモリセルアレイ５１，５２，５３をアドレス設定回路３３，３４，３５と接続して、メモリセルアレイ５１，５２，５３を活性化する。この場合、「２５６Ｋ  ｗｏｒｄ×１２ＩＯ×３セット」と「２５６Ｋ  ｗｏｒｄ×１８ＩＯ×２セット」の両方を実現することができる。
【００３８】
実施の形態４．
図６はこの発明の実施の形態４による半導体記憶装置を示す構成図であり、図において、図５と同一符号は同一または相当部分を示すので説明を省略する。
６０〜６５は切替回路３６を構成するスイッチである。
【００３９】
次に動作について説明する。
上記実施の形態３では、全メモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すものについて示したが、メモリセルアレイ５１〜５３が非活性の状態にあるとき、使用中のメモリセルアレイに不具合が生じると、そのメモリセルアレイをアドレス設定回路から切り離して、非活性状態のメモリセルアレイ５１〜５３を当該アドレス設定回路に接続するようにしてもよい。
【００４０】
例えば、メモリセルアレイ２１に不具合がある場合、切替回路３６がスイッチ６０，６１をシフトあり側に切り替えることにより、メモリセルアレイ２１を隣のメモリセルアレイ２２にシフトし、メモリセルアレイ２２を隣のメモリセルアレイ５１にシフトする。
これにより、半導体記憶装置の歩留まりを高めることができる効果を奏する。
【００４１】
実施の形態５．
図７はこの発明の実施の形態５による半導体記憶装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
６６は切替回路３６を構成するスイッチ、６７はアドレス設定回路である。
【００４２】
次に動作について説明する。
上記実施の形態１では、各メモリセットの容量が固定（２Ｍｂｉｔ又は３Ｍｂｉｔ）のものについて示したが各メモリセットの容量変更を受け付けるようにしてもよい。
【００４３】
具体的には、切替回路３６がスイッチ６６をＯＮにすると、上記実施の形態１と同様の構成を実現することができるが、切替回路３６がスイッチ６６をＯＦＦにすると、「２５６Ｋ  ｗｏｒｄ×８ＩＯ×２セット」＋「２５６Ｋ  ｗｏｒｄ×４ＩＯ×２セット」の構成を実現することができる。
【００４４】
実施の形態６．
上記実施の形態１から実施の形態５では、メモリセット数選択信号の入力元については特に言及していないが、外部からメモリセット数選択信号を入力する専用パッド・ピンを設けるようにしてもよい。
これにより、メモリセット数の選択を外部から行うことができるため、１つの半導体記憶装置で複数通りの使用が可能になる。
【００４５】
また、メモリセット数選択信号を入力する専用パッドを設け、専用パッドをボンディング時に電源又はグランドに接続するようにしてもよい。
これにより、製造を簡単化することができるため、低コスト化を図ることができる。
【００４６】
また、メモリセット数選択信号を入力する信号配線をウエハプロセスにおいて電源又はグランドに接続するようにしてもよい。
これにより、その後の工程を簡単化することができる。
【００４７】
【発明の効果】
以上のように、この発明によれば、複数のメモリセルアレイと複数のアドレス設定回路の対応関係をメモリセット数の選択信号に応じて切り替える切替手段を設けるように構成したので、メモリセルアレイと同数のアドレス設定回路を用意することなく、見かけ上独立に動作するメモリセット数を可変にすることができる効果がある。
【００４８】
この発明によれば、リード・ライト回路とデータ入出力バッファを接続する複数のデータバスの相互間の接続関係を制御するデータバスコントロールを設けるように構成したので、使用するＩＯ数を変化させることができる効果がある。
【００４９】
この発明によれば、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、全部のメモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すように構成したので、消費電力を低減することができる効果がある。
【００５０】
この発明によれば、使用中のメモリセルアレイに不具合が生じると、そのメモリセルアレイをアドレス設定回路から切り離して、そのアドレス設定回路から切り離されていたメモリセルアレイを当該アドレス設定回路に接続するように構成したので、半導体記憶装置の歩留まりを高めることができる効果がある。
【００５１】
この発明によれば、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、１以上のメモリセルアレイから構成される各メモリセットの容量変更を受け付けるように構成したので、使用の用途を広げることができる効果がある。
【００５２】
この発明によれば、外部からメモリセット数の選択信号を入力する専用パッド・ピンを設けるように構成したので、１つの半導体記憶装置で複数通りの使用が可能になる効果がある。
【００５３】
この発明によれば、メモリセット数の選択信号を入力する専用パッドを設け、その専用パッドをボンディング時に電源又はグランドに接続するように構成したので、低コスト化を図ることができる効果がある。
【００５４】
この発明によれば、メモリセット数の選択信号を入力する信号配線をウエハプロセスにおいて電源又はグランドに接続するように構成したので、その後の工程を簡単化することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体記憶装置を示す構成図である。
【図２】  切替回路の一例を示す構成図である。
【図３】  この発明の実施の形態２による半導体記憶装置を示す構成図である。
【図４】  データバスコントロールの一例を示す構成図である。
【図５】  この発明の実施の形態３による半導体記憶装置を示す構成図である。
【図６】  この発明の実施の形態４による半導体記憶装置を示す構成図である。
【図７】  この発明の実施の形態５による半導体記憶装置を示す構成図である。
【図８】  従来の半導体記憶装置を示す構成図である。
【図９】  従来の半導体記憶装置を示す構成図である。
【符号の説明】
２１〜２６  メモリセルアレイ、２７〜３２  リード・ライト回路、３３〜３５  アドレス設定回路、３６  切替回路（切替手段）、３７，３８  スイッチ、３９  データバス、４０  データ入出力バッファ、４１  データバスコントロール、５１〜５３  メモリセルアレイ、５４〜５６  リード・ライト回路、５７〜５９  スイッチ、６０〜６５  スイッチ、６６  スイッチ、６７  アドレス設定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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