(57)【特許請求の範囲】
【請求項１】
基板の上のセル領域で素子分離絶縁膜によって、一方向に並行に形成された複数の線型半導体活性領域と、
前記活性領域を横切り、前記活性領域と接するように壁型で形成され、上部に金属シリサイド層を有するシリコン材質の共通ソースラインと、
前記共通ソースラインの両側に対称で、前記共通ソースラインと並行に２の倍数に形成され、下部は前記活性領域とゲート絶縁膜により離隔され、上部は金属シリサイド層で形成される複数のゲートラインと、
前記複数のゲートラインを構成する各ゲートラインの両側の前記活性領域に不純物がドーピングされたソース／ドレイン領域と、
前記共通ソースライン及び前記ゲートラインの周囲を囲んで形成される層間絶縁膜と、
前記層間絶縁膜を通過するコンタクトを通じて、前記複数のゲートラインの両側の前記活性領域部分と接続され、前記活性領域と並行に形成されるビットラインとを含み、
前記複数のゲートラインのうち、少なくとも一部ゲートラインは前記ゲートラインと前記活性領域が交差する接合点の上で下からシリコン層からなる浮遊ゲート、分離誘電膜層、シリコン層及びシリサイド層からなる制御ゲートの積層構造を形成することを特徴とするのフラッシュメモリ装置。
【請求項２】
前記共通ソースラインの金属シリサイド層と前記ゲートラインの金属シリサイド層は同一のレベルで同一の材質で形成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記複数のゲートラインは、前記共通ソースラインの両側に１つずつ、２つが形成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記複数のゲートラインは、前記共通ソースラインを中心に両側に順次に形成される接地選択ゲートライン、複数のワードライン、ストリング選択ゲートラインで構成され、
前記複数のゲートラインのうち、複数のワードラインが前記活性領域と交差する複合点の上には浮遊ゲートと制御ゲートが分離誘電膜層により分離される二重構造を有することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記コンタクトは、前記ゲートライン及び前記共通ソースラインの上部と同一のレベルで金属シリサイド層を有するシリコンパッド部と、
ビットラインと同一の材質からなる上部に分けられることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記ゲートラインの両側壁には絶縁スペーサを備え、
前記ゲートラインの両側のソースドレイン領域はＬＤＤ型の不純物ドーピング構造を有することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項７】
フラッシュメモリのセル領域を形成するにおいて、
半導体基板に素子分離膜を形成して、一方向に並行に形成される線型活性領域を規定する段階と、
前記活性領域にゲート絶縁膜とシリコン浮遊ゲート層を積層する段階と、
前記浮遊ゲート層をパターニングして、浮遊ゲートの中間パターンを形成する段階と、
前記中間パターンが形成された基板の全面に誘電膜を形成する段階と、
前記誘電膜を形成した前記基板にシリコン制御ゲート層を形成する段階と、
前記シリコン制御ゲート層、誘電膜、前記中間パターンをエッチングして、前記活性領域が形成された方向に垂直に複数のゲートラインを形成する段階と、
前記複数のゲートラインの間の活性領域に１×１０１５イオン／ｃｍ２以下の低濃度不純物ドーピングを実施する段階と、
不純物ドーピングされた基板の全面に下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜をエッチングして、前記活性領域の中央に共通ソース領域を露出させるグルーブを形成する段階と、
前記グルーブを充填するためのシリコン層を積層する段階と、
前記シリコン層及び前記下部層間絶縁膜に対する平坦化エッチングを実施して、前記複数のゲートラインの上部を露出させ、壁型のシリコン共通ソースラインを形成する段階と、
露出された前記複数のゲートラインの上部及び前記シリコン共通ソースラインの上部に金属シリサイド層を同時に形成する段階とを含むことを特徴とするフラッシュメモリの形成方法。
【請求項８】
前記不純物ドーピング段階と前記下部層間絶縁膜の形成段階との間に、基板全体にエッチング阻止膜を形成する段階を含むことを特徴とする請求項７に記載のフラッシュメモリの形成方法。
【請求項９】
前記グルーブを形成する段階は、ビットラインコンタクト領域にコンタクトホールを形成する段階を含み、
前記金属シリサイド層を形成する段階の後、上部層間絶縁膜を積層する段階と、
前記上部層間絶縁膜をエッチングして、前記ビットラインコンタクト領域にコンタクトホールを形成する段階と、
ビットライン及びビットラインコンタクトのために配線金属層を積層する段階と、
前記配線金属層をパターニングして、ビットラインを形成する段階とを含むことを特徴とする請求項７に記載のフラッシュメモリの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその形成方法にかかり、より詳細には、ゲートラインのように装置の数多くの部分にかけて、シリコン材質で長く形成される配線を有する半導体装置及びその形成方法に関するものである。
【０００２】
【従来の技術】
半導体装置のうち、ＤＲＡＭ又はフラッシュメモリ等では、熱負担（thermal budget）、他の工程上の便宜のために、通常、ゲートライン等の金属に比べて導電性が低いシリコン配線を長く形成して使用する。従って、行列型のセルを形成する時、並行に形成されるゲートラインの中間に、ゲートラインの線抵抗に降下された電圧を補充する手段が必要である。結果的に、チップ全体にかけて連続されるゲートラインを形成できない。素子高集積化に従ってセルの間の間隔が減少する場合にも、配線の幅が減少し、それによって、線抵抗が増加するので、ゲートラインに従って降下されるゲート電圧を一定以上に維持し、容量及び抵抗による信号遅延を防止するために、ゲートラインの中間に新たに電圧を印加したり、電圧を補正する手段がさらに必要である。このような手段を形成するためには、メモリ装置の周辺構造が複雑になり、デザインも難しくなり、セル行列の中間にこれを設置するために集積度の損失が誘発される。そして、このような問題点を軽減するために、シリコン配線を金属と複層で形成したり、シリコン配線の表面に金属シリサイドを形成して使用する場合がある。
【０００３】
図１は、従来のＮＡＮＤ型フラッシュメモリのうち、１つについて、その形成過程の一段階でフラッシュメモリのセル領域の単位区間平面を概略的に示す。
【０００４】
図１を参照すると、図の左右にゲートラインが形成され、上下に素子分離膜の形成によって、フラッシュメモリの各線型活性領域２２が規定される。線型活性領域２２に従って反復される構成を有する単位区間では、上からストリング選択ゲートライン３３ｓ、８つ、１６つ又は３２つで形成されるセルメモリに関したワードラインＷＰ、接地選択ゲートライン３３ｇが横切って形成される。ゲートラインの下に共通ソースライン４５が形成され、共通ソースライン４５を中心に線対称の形態に、下に順次に接地選択ゲートライン３３ｇ、複数のワードラインＷＰ及びストリング選択ゲートライン３３ｓが形成される。従って、共通ソースライン４５は２つの接地選択ゲートライン３３ｇの間に形成される。そして、ストリング選択ゲートライン３３ｓのドレインを構成する単位区間の両端にはビットライン５５とのコンタクト５１が形成される。
【０００５】
図２は図１の状態でI−Iに沿って切った断面を示し、図３は図１の状態でII−IIに沿って切った断面を示す。
【０００６】
図２を参照すると、左右に共通ソースライン４５が基板２０で図１の上下接地選択ゲートライン３３ｇのソース３５’ｓを構成する活性領域及びその間の素子分離膜と接続された状態に形成され、その上に層間絶縁膜４９から離隔してビットライン５５が垂直に形成される。
【０００７】
図３を参照すると、図１の上下方向に形成されたストリング又は活性領域２２が、図３では左右方向に基板２０の上部に形成される。その上に各ゲートラインがストリングを横切るように形成される。共通ソースライン４５は、左右に形成された対称された２つのストリングにある２つの接地選択ゲートライン３３ｇの間の共通ソース３５’ｓ領域と接続される。
【０００８】
前述したフラッシュメモリ構造を形成する工程過程を説明すると、先ず、基板２０に図示しない素子分離のための絶縁膜が、通常ＳＴＩ方法によって形成される。素子分離絶縁膜によって活性領域が規定される。そして、活性領域にゲート絶縁膜２４が形成された後、ストリング選択ゲートライン３３ｓ、複数のワードラインＷＰ、接地選択ゲートライン３３ｇのようなゲートラインが活性領域を横切るように形成される。又、ゲートラインの間に露出された活性領域には不純物ドーピングされて、同一の線型活性領域に従って隣接したトランジスタのソースドレイン領域３５’が重ねるように形成される。通常、イオン注入によって形成されたソースドレイン領域３５’はゲートラインの側壁に形成され得るスペーサ３７を利用してＬＤＤ構造を形成する。以上の過程は、フラッシメモリ分野の当業者には周知である。次に、層間絶縁膜４１を積層し、平坦化を実施する。接地選択ゲートライン３３ｇの共通ソース領域３５ｓ’が露出されるようにグルーブを形成し、ポリシリコン等の導電体を充填して、共通ソースライン４５を形成する。再び、層間絶縁膜４９を覆い、ストリング選択ゲートライン３３ｓのドレイン領域３５ｄ’が露出されるようにコンタクトホールを形成し、ビットライン５５を形成しながら導電層を充填して、ビットラインコンタクト５１も共に形成する。
【０００９】
一方、図３の黒色で示す部分（３３ｓ、３３ｇ、WP1、WPｎ）のように、ゲートラインの抵抗を低めるために、露出されたゲートラインの上部にコバルト又はチタン金属シリサイドを形成することもできる。金属シリサイドを形成する過程で、基板のソースドレイン領域にも金属シリサイドが形成される。素子高集積化に従って、高集積ＮＡＮＤ型フラッシュメモリでは、ゲートラインの幅及びゲートラインの間の距離が０．１５μｍ以下になることによって、セルゲートの左右のソースドレイン領域の間に印加される電圧によってチャンネルブレークダウンが発生する可能性が高くなる。特に、ソースドレイン領域が不純物によって高濃度でドーピングされる場合、アニーリング過程でドーピング領域が拡散され、チャンネルの長さが適正水準を維持できなくなって、ブレークダウンが発生しやすい。又、ソースドレイン領域が高濃度でドーピングされる場合、基板への漏洩電流が増加する問題点がある。従って、ストリングに形成される各トランジスタのソースドレイン領域は、メモリの集積度が高いほど、不純物が低濃度でドーピングされなければならない。そして、ソースドレイン領域に金属シリサイドが形成される場合、導電性が増加して、チャンネルブレークダウンと電流漏洩の問題がさらに深刻となって、工程が進行できなくなる。
【００１０】
従って、シリコンゲートラインの線抵抗による電圧降下と信号遅延を防止すると同時に、狭く形成されるゲートの両側の基板に形成されるソースドレイン領域の不純物濃度又は導電性を低く維持して、チャンネルブレークダウンと漏洩電流を抑制できる手段が必要である。
【００１１】
【発明が解決しようとする課題】
本発明は、前述した問題点を解決するためのものであって、シリコンゲートラインの線抵抗を低め、同時に、ゲートラインの両側の基板のソースドレイン領域の導電性を低く維持できる半導体装置及びその形成方法を提供することを目的とする。
【００１２】
本発明は、上部に金属シリサイドを採択するシリコンゲートラインを形成し、ソースドレイン領域の基板に金属シリサイドが形成されない半導体装置及びその形成方法を提供することを他の目的とする。
【００１３】
本発明は、金属シリサイドを採択するゲートラインの幅が０．１５μｍ以下に形成される時、ストリングの内部の各チャンネルでのブレークダウン及びソースドレイン領域の漏電を抑制できるフラッシュメモリ装置及びその形成方法を提供することを他の目的とする。
【００１４】
【課題を解決するための手段】
前述の目的を達成するための１つの構成による本発明の半導体装置は、複数のトランジスタでゲート電極の機能をするように線型に形成され、上部に金属シリサイド層を有し、下部はゲート絶縁膜を通じて半導体層から離隔されるゲートラインと、ゲートラインが横切る半導体層のゲートラインの両側に不純物ドーピングだけによって形成されるソースドレイン領域とを含む。
【００１５】
本発明で半導体層は、通常、シリコン基板からなる。又、不純物ドーピングはゲートラインの幅に従って異なるが、ブレークダウンを安定的に防止できるように、例えば、０．１５μｍ以下のゲートライン幅を有する半導体装置に適用され得るように、不純物１Ｅ１５イオン／ｃｍ2のドーズでドーピングされ、‘不純物ドーピングだけ’というのは、ソースドレインには半導体層に不純物ドーピングを除いた金属シリサイドのような導電性影響要素が形成されないことを意味する。
【００１６】
前述の目的を達成するための本発明の方法の１つの構成によると、先ず、半導体基板にゲート絶縁膜を形成し、ゲート絶縁膜の上にシリコンゲート層を形成する。そして、シリコンゲート層をパターニングしてゲートラインを形成し、ゲートラインをマスクとして低濃度不純物ドーピングを実施して、ＭＯＳトランジスタ構造を形成する。トランジスタ構造が形成された基板に層間絶縁膜を積層し、平坦化エッチングによってゲートラインの上部のシリコン層を露出させる。そして、シリサイドを形成する金属層を積層し、アニーリングによってシリコン層の上部に金属シリサイドの層を形成する。
【００１７】
シリサイド用金属としては、通常、コバルト又はチタンを使用する。シリサイドを形成できない残余金属層は、エッチング工程によって除去される。従って、基板のソースドレイン領域に金属シリサイドを形成せずに、低導電性を維持しながら、ゲートラインの上部には金属シリサイドを形成できる。
【００１８】
層間絶縁膜を積層した時点で、基板の一定領域を露出させるコンタクトホール又はグルーブのような開口部を形成し、導線の役割を果たすシリコン層を充填できる。この時、本発明の平坦化エッチングは、シリコン層と層間絶縁膜に対して実施され、ゲートラインのシリコン層が露出され、開口部領域にもシリコン層が露出される。
【００１９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２０】
図４は本発明の一実施形態のＮＡＮＤ型フラッシュメモリ装置のセル領域の一部に対する平面図であり、図５は図４のII−IIに沿って切った面を示す側断面図である。
【００２１】
これは、従来技術を示す図１及び図３に対応するものであって、図４及び図５を参照すると、本発明のフラッシュメモリ装置は、基板１２０の上のセル領域で素子分離絶縁膜によって、一方向に並行に形成された複数の線型活性領域１２２を有する。図に示す単位区間を基準とすると、線型活性領域１２２の中央部には活性領域１２２を横切りながら接する共通ソースライン１４８が形成される。共通ソースライン１４８は上部に金属シリサイド層１４７を有するシリコン壁１４５の形態を有する。共通ソースライン１４８が形成された中央部を基準に、両方向にゲートラインが共通ソースライン１４８と並行に形成される。
【００２２】
ゲートラインは、ＮＯＲ型フラッシュメモリでは共通ソースラインの両側に共通ソースラインとビットラインコンタクトとの間に１つずつ形成され得る。本実施形態のＮＡＮＤ型フラッシュメモリでは、共通ソースライン１４８が形成される中央部で、線型活性領域１２２に沿って単位区間の上部及び下部に対称されるように、接地選択ゲートライン１３３ｇと複数のワードラインＷＰとストリング選択ゲートライン１３３ｓのような複数のゲートラインが順次に形成される。ゲートラインのうち、少なくとも複数のワードラインＷＰでは上部に連続される金属シリサイド層を有する制御ゲート用シリコン層を備える。
【００２３】
ゲートラインは、ゲートラインのうち、少なくとも複数のワードラインＷＰと複数の線型活性領域１２２が交差する接合点上で、各接合点に対応して形成されるセルトランジスタのゲート電極になる。接合点の上に形成されるゲート電極の構造は、活性領域とゲート電極を離隔させるゲート絶縁膜１２４の上に浮遊ゲート、誘電膜、制御ゲートからなる不揮発性メモリトランジスタの典型的な二重ゲート層状構造を有する。同一のワードラインＷＰの上にある隣接したストリングのトランジスタは制御ゲート層を通じて連結されるが、浮遊ゲート層では連結されない。
【００２４】
ゲートラインの両側の活性領域には、不純物ドーピングが実施されて、ソースドレイン領域１３５’を形成する。従って、１つの線型活性領域に形成された隣接したセルトランジスタは各々のソースとドレインが重ねる。接地選択ゲートライン１３３ｇとストリング選択ゲートライン１３３ｓは、線型活性領域１２２を横切る接合点で浮遊ゲートと制御ゲートの二重ゲート構造を有する必要はない。従って、ゲートラインは連続する浮遊ゲート層だけで形成されたり、形成された制御ゲートがダミーパターンに存在したり、バッティングコンタクトを通じて浮遊ゲート層と制御ゲート層が電気的に接続される場合を有することができる。
【００２５】
各ゲートラインの両側壁には、通常、絶縁スペーサ１３７が形成される。そして、絶縁スペーサ１３７を利用して基板１２０のソースドレイン領域１３５’には通常のＬＤＤ構造が形成され得る。即ち、ゲートラインの両側に基板１２０の活性領域１２２に低濃度ドーピング領域が薄く形成され、ゲートラインの両側に絶縁スペーサと重ねない領域には相対的に高濃度のドーピング領域が形成され得る。しかし、相対的に高濃度のドーピング領域もゲートラインの下部のチャンネルを通じてブレークダウンが発生しないように、例えば、ゲートラインの幅、即ち、チャンネルの長さが０．１５μｍ以下である時、濃度がイオン注入の時のドーズ量を基準で１Ｅ１５イオン／ｃｍ2以下に制限される。スペーサ１３７が形成されたゲートラインの上に薄く絶縁補助層１３９が形成されることが望ましい。
【００２６】
ゲートライン及び共通ソースライン１４８を囲むように基板全体にかけて層間絶縁膜１４１，１４９が存在する。層間絶縁膜１４１，１４９は２つの層で形成され、下層層間絶縁膜１４１はゲートライン又は共通ソースライン１４８の金属シリサイド層の形成レベルと同一のレベルに形成される。ストリング選択ゲートライン１３３ｓの上のストリング選択トランジスタで、ドレイン領域１３５ｄ’に該当する領域に、層間絶縁膜１４１，１４９に形成されたビットラインコンタクト１５１とパッドを形成するシリコンパッドと金属シリサイド層１４５’，１４７’を通じてビットライン１５５が接続される。ビットライン１５５は、線型活性領域１２２の上に活性領域１２２と並行に形成される。共通ソースライン１４８は、各線型活性領域１２２と２つの接地選択ゲートライン１３３ｇが重ねる部分に形成される２つの接地選択トランジスタの共通ソース領域１３５ｓ’を通じて接続される。
【００２７】
図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する方法について、図６乃至図１３を参照して説明する。
【００２８】
先ず、フラッシュメモリのセル領域を形成するにおいて、基板に素子分離膜を形成して、一方向に並行に形成される線型の活性領域を規定する。素子分離は高集積フラッシュメモリの場合、通常、ＳＴＩ方法によって実行される。しかし、自己整列型ＳＴＩ方法を使用する場合、素子分離の前にゲート絶縁膜と浮遊ゲート用シリコン層の一部を先に積層する。セル領域で素子分離膜と活性領域が交互に並行に形成される。
【００２９】
図６を参照すると、素子分離された基板１２０の活性領域に薄いゲート絶縁膜１２４を形成する。ゲート絶縁膜１２４の上にシリコン浮遊ゲート層が形成し、パターニングして浮遊ゲート中間パターンを形成する。この時、シリコン浮遊ゲート層は活性領域と並行に重ねるように残り、活性領域の間の素子分離膜の上では除去される。ただし、接地選択ライン又はストリング選択ラインが形成される領域では素子分離膜の上で除去されず、活性領域を横切る連続される線型パターンを形成できる。
【００３０】
そして、中間パターンが形成された基板１２０の全面に分離誘電膜とシリコン制御ゲート層を形成する。通常、誘電膜としてはＯＮＯ（oxide nitride oxide）膜を使用する。シリコン制御ゲート層としては、導電性を増加させるために、ドーピングされたポリシリコン層を使用する。そして、シリコン制御ゲート層と誘電膜、そして、予め形成されている中間パターンをエッチングして、活性領域が形成された方向に垂直に必要な複数のゲートラインを形成する。この時、ゲートラインと活性領域が交差する部分のゲート電極１３３は、ゲート絶縁膜１２４の上に浮遊ゲートパターン１２６，誘電膜パターン１２８，シリコン制御ゲート層からなる制御ゲートパターン１３０が重ねる層状構造を有する。
【００３１】
ゲート絶縁膜１２４はパターニングされたり、イオン注入のためのバッファ膜として残される。従って、本実施形態では、中央を基準として対称されるように両側に接地選択ゲートライン１３３ｇ、複数のワードラインＷＰ、ストリング選択ゲートライン１３３ｓのような複数のゲートラインが形成される。この時、各ゲートラインの両側に薄いゲート絶縁膜１２４が覆われた基板１２０の活性領域が露出される。露出された活性領域には低濃度イオンドーピングを実施して、低濃度不純物領域１３５を形成する。
【００３２】
図７を参照すると、共通ソースラインが形成される領域はゲートラインパターニングによって基板１２０に浮遊ゲート中間パターン、誘電膜、制御ゲート層が全部除去されて、素子分離膜１２３と低濃度不純物領域の一部分の共通ソース領域１３５ｓが交互に位置する。又、活性領域にゲート絶縁膜１２４が形成された状態でゲート絶縁膜１２４の上に他の層が存在しない形態を有する。
【００３３】
図８を参照すると、イオン注入方法によって低濃度不純物ドーピングを実施した状態で、後続工程が実施される。イオン注入の時、ゲートラインはイオン注入マスクとして作用する。制御ゲートパターン１３０、誘電膜パターン１２８、浮遊ゲートパターン１２６、パターニングされたゲート絶縁膜１２４からなるゲート電極１３３の側壁に窒化膜又は酸化膜の絶縁スペーサ１３７を形成する。スペーサ１３７はゲート電極１３３が形成された基板１２０の上に絶縁膜を積層し、全面異方性エッチング方法によって形成される。側壁に絶縁スペーサ１３７が形成されたゲートラインをマスクとして、再び相対的な高濃度不純物ドーピングを実施する。ただし、ゲートラインの下部に形成されるチャンネルを通じてブレークダウンが発生しないように不純物濃度を制限する。これによって、ＬＤＤ構図のソースドレイン領域１３５’が形成され、ＭＯＳトランジスタ構造が形成される。後続工程のために、エッチング阻止膜１３９としてシリコン窒化膜を基板全体にかけて１０００Å程度積層する。
【００３４】
図９を参照すると、ゲート電極１３３とソースドレイン領域１３５’が形成されて、ＭＯＳトランジスタ構造を有する基板１２０の全面に層間絶縁膜１４１を形成する。層間絶縁膜１４１はゲートラインの間のギャップを十分に充填できる程度の厚さで積層、平坦化する。そして、中央に隣接して並行に形成された２つの接地選択ライン１３３ｇの中間の活性領域の共通ソース領域１３５ｓ’を露出させるように、層間絶縁膜１４１にグルーブをエッチングして形成する。グルーブの形成領域でエッチング阻止膜１３９もエッチングによって除去する。この時、ビットラインコンタクトホールのためのパッドを形成するために、ストリング選択ラインの一側部のドレイン領域１３５ｄ’にコンタクトホールが共に形成され得る。又、グルーブ及びコンタクトホールが形成された基板１２０の全面にシリコン層１４０、例えば、ドーピングされたポリシリコン層を積層してグルーブ及びコンタクトホールを充填する。層間絶縁膜１４１が露出されるように、シリコン層１４０を平坦化エッチングする。
【００３５】
図１０を参照すると、グルーブをシリコン層１４０が充填することによって、活性領域の共通ソース領域１３５ｓに接し、活性領域を横切る共通ソースラインのシリコン壁の前段型を形成する。
【００３６】
図１１及び図１２を参照すると、図９及び図１０に示す段階で平坦化エッチングを実施してグルーブを充填するシリコン層１４０と層間絶縁膜１４１の上部を除去し、ゲートラインの制御ゲートパターン１３０を露出させる。従って、ゲートラインに沿って深く形成され、一定深さを有する共通ソースラインのシリコン壁１４５とビットラインコンタクト用シリコンパッド１４５’がシリコン層１４０から形成される。露出されたシリコン表面、即ち、シリコン壁１４５、シリコンパッド１４５’，制御ゲートパターン１３０に、金属シリサイド層１４７，１４７’，１４７’’を形成する。従って、ゲートラインと共通ソースラインのシリコン壁１４５及びビットラインコンタクト用シリコンパッド１４５’の上部には金属シリサイド層１４７，１４７’が形成されて、配線による抵抗を減少させ得る。
【００３７】
金属シリサイド層の形成のための金属としては、コバルト、チタン等を使用できる。例えば、コバルトを使用する場合、基板に先ずコバルトをスパッタリング方法によって１００乃至５００Åの厚さで形成する。先ず、ＲＴＡ（rapid thermal annealing）によって４５０℃程度の温度でＣｏ2Ｓｉのようなコバルトシリサイドを形成する。シリサイド化されないコバルト金属は選択的エッチングによって基板で除去する。再び、８５０℃程度の高温でＲＴＡを実施して特性のいいＣｏ2Ｓｉのようなコバルトシリサイドを形成する。
【００３８】
従って、ゲートラインと共通ソースラインの上部で同一のレベルに金属シリサイド層１４７，１４７’’が形成される。これは、従来共通ソースラインの上部がゲートラインの上部より高レベルに形成されることと比較する時、後続工程の進行において、段差を減少させ得、共通ソースラインは上部に金属シリサイドが形成されるので、導電性が改善される。又、接地選択トランジスタの共通ソースに金属シリサイドが形成されないので、ゲートラインの幅が狭い高集積のフラッシュメモリを形成する場合にも、基板に電流が漏出されたり、チャンネルを通じてブレークダウンが発生することを抑制できる。
【００３９】
図１３を参照すると、金属シリサイド層１４７，１４７’の形成の後、後続的に再び層間絶縁膜１４９を覆い、層間絶縁膜１４９にビットラインコンタクトホールを形成する。そして、導電層を積層パターニングして、ビットラインコンタクト１５１とビットライン１５５を形成する工程が実施される。
【００４０】
ビットラインコンタクトホールのためのパッドを共通ソースラインと共に形成する場合、コンタクトパッドの上部には金属シリサイドが形成される。そして、上に層間絶縁膜を覆い、コンタクトホールを形成する過程でコンタクトホールの深さが減少して、工程時間と費用の節約及び工程エラーを減少させ得る。特に、ビットラインを金属で形成する場合、金属シリサイド層がパッドのシリコン層とビットライン及びビットラインコンタクトの金属層の間にオーミックコンタクトを形成するように役にたつことができる。
【００４１】
【発明の効果】
本発明によると、多数のトランジスタにかける線型ゲートラインの形成のためにゲートラインの上部に導電性を増加させるように、金属シリサイド層を形成する過程で、ゲートラインの横に露出された金属シリサイドが形成されることを防止することによって、トランジスタのチャンネルでブレークダウンが発生することを防止でき、基板ソースドレイン領域の導電性増加による漏洩電流の増加を防止できる。
【図面の簡単な説明】
【図１】  従来のＮＡＮＤ型フラッシュメモリうち、１つについて、その形成過程の一段階でフラッシュメモリのセル領域の単位区間を概略的に示す平面図である。
【図２】  図１の状態でI−Iに沿って切る断面を示す断面図である。
【図３】  図１の状態でII−IIに沿って切る断面を示す断面図である。
【図４】  本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ装置のセル領域一部に対する平面図である。
【図５】  図４のII−IIに沿って切る断面を示す側断面図である。
【図６】  図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する重要段階を示す工程断面図である。
【図７】  図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する重要段階を示す工程断面図である。
【図８】  図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する重要段階を示す工程断面図である。
【図９】  図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する重要段階を示す工程断面図である。
【図１０】  図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する重要段階を示す工程断面図である。
【図１１】  図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する重要段階を示す工程断面図である。
【図１２】  図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する重要段階を示す工程断面図である。
【図１３】  図５に示す構成のＮＡＮＤ型フラッシュメモリ装置を形成する重要段階を示す工程断面図である。
【符号の説明】
１２０  基板
１２２  線型活性領域
１３９  エッチング阻止膜
１４１  層間絶縁膜
１４５  シリコン壁
１４５’，１４７’  金属シリサイド層
１４７  金属シリサイド層
１４８  共通ソースライン
１４９  層間絶縁膜
１５１  ビットラインコンタクト
１５５  ビットライン
【図１】
0004417601.tif 000002
【図２】
0004417601.tif 000003
【図３】
0004417601.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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