(57)【特許請求の範囲】
【請求項１】
１００μｍ以下の最小ピッチ間隔で配置された複数のマイクロバンプを各々有する第１の半導体チップ及び第２の半導体チップがインターポーザにフェイスダウン実装された半導体集積回路であって、
前記第１の半導体チップは、
テスト信号が入力されるテスト信号入力マイクロバンプと、
第１のクロック信号が入力される第１のクロック用マイクロバンプと、
第１のモード信号が入力される第１のモード信号用マイクロバンプと、
データを出力するための複数の第１の出力マイクロバンプと、
データを入力するための複数の第１の入力マイクロバンプと、
前記第１の出力マイクロバンプの各々に対応して設けられ、前記テスト信号入力マイクロバンプを介して入力されたテスト信号を保持すると共に、保持したテスト信号を各々対応する前記第１の出力マイクロバンプ及び後段のフリップフロップへ出力し、前記第１のクロック用マイクロバンプを介して第１のクロック信号が入力された際に、保持したテスト信号を後段のフリップフロップにシフトする複数のフリップフロップを含む第１のシフトレジスタと、
前記第１の入力マイクロバンプの各々に対応して設けられ、前記第１のモード信号用マイクロバンプを介して前記第１のモード信号が入力された場合に、各々対応する前記第１の入力マイクロバンプを介して入力されたテスト信号を保持すると共に、保持したテスト信号を後段のフリップフロップへ出力し、前記第１のクロック用マイクロバンプを介して第１のクロック信号が入力された際に、保持したテスト信号を後段のフリップフロップにシフトする複数のフリップフロップを含む第２のシフトレジスタと、
前記第２のシフトレジスタからシフトされたテスト信号が出力されるテスト信号出力マイクロバンプと、を備え、
前記第２の半導体チップは、
第２のクロック信号が入力される第２のクロック用マイクロバンプと、
第２のモード信号が入力される第２のモード信号用マイクロバンプと、
前記第１の出力マイクロバンプの各々から出力されたデータを前記インターポーザを介して入力するための複数の第２の入力マイクロバンプと、
前記第１の入力マイクロバンプの各々へ前記インターポーザを介してデータを出力するための複数の第２の出力マイクロバンプと、
前記第２の入力マイクロバンプの各々に対応して設けられ、前記第２のモード信号用マイクロバンプを介して前記第２のモード信号が入力された場合に、各々対応する前記第２の入力マイクロバンプを介して入力されたテスト信号を保持すると共に、保持したテスト信号を後段のフリップフロップへ出力し、前記第２のクロック用マイクロバンプを介して第２のクロック信号が入力された際に、保持したテスト信号を後段のフリップフロップにシフトする複数のフリップフロップを含む第３のシフトレジスタと、
前記第２の出力マイクロバンプの各々に対応して設けられ、前記第３のシフトレジスタからシフトされたテスト信号を保持すると共に、保持したテスト信号を各々対応する前記第２の出力マイクロバンプ及び後段のフリップフロップへ出力し、前記第２のクロック用マイクロバンプを介して第２のクロック信号が入力された際に、保持したテスト信号を後段のフリップフロップにシフトする複数のフリップフロップを含む第４のシフトレジスタと、を備え、
前記テスト信号出力マイクロバンプから出力されたテスト信号に基づいて、前記第１の出力マイクロバンプと前記第２の入力マイクロバンプとの間の接続状況、及び前記第２の出力マイクロバンプと前記第１の入力マイクロバンプとの間の接続状況を含む配線接続を検査することができる半導体集積回路。
【請求項２】
前記インターポーザにフェイスダウン実装される前記第１の半導体チップ及び前記第２の半導体チップは、各々２５６ビット以上の多ビット幅である請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にインターポーザに実装される半導体チップを用いた半導体集積回路に関する。
【背景技術】
【０００２】
マイクロプロセッサ、チップセット、ビデオチップ、ＤＲＡＭなどのコンピュータの任意の主要回路が集積されたチップ（ＳＯＣ：システム・オン・チップ）である半導体集積回路が提供されている。このような半導体集積回路は、実装に必要な面積を劇的に縮小することができ、さらに、同等の回路を持つ複数チップによるシステムと比べて、消費電力を格段に抑制することができる。また、上記半導体集積回路は、通常、出荷される前に、各主要回路の動作、主要回路の端子間の接続関係などの試験が行われる。
【０００３】
バンプ結合によって実装された半導体集積回路に対して、Ｘ線を用いた透視によってチップの陰に隠れたバンプの状態を検査するバンプ検査装置が開示されている（特許文献１を参照。）。特許文献１の技術は、Ｘ線を用いてバンプの中心位置を検出し、その中心位置に基づいて基準バンプを設定し、基準バンプと検査対象となるバンプ形状とを比較することによりバンプ形状の良否を判定する。
【０００４】
また、プリント板に実装された第１の半導体集積回路装置の端子と第２の半導体集積回路装置の端子との間の接続試験を行う技術が開示されている（特許文献２を参照。）。特許文献２の技術は、第２の半導体集積回路装置は、第１の半導体集積回路装置から出力されるテストデータを取り込んで保持するテストデータ取込保持手段を具備し、テストデータ取込保持手段の出力が所定の値になっているかどうかを確認して該第１および第２の半導体集積回路装置の端子間の接続試験を行う。
【０００５】
さらに、ＭＰＵを含めプリント板の全てのバスやその他の機能全体の試験ができるようにし、かつ最終的な障害箇所を容易に判別することができるＭＰＵ搭載プリント板用試験装置が開示されている（特許文献３を参照。）。特許文献３の技術は、外部機器接続手段に接続するプリント板接続手段と、試験用のテストプログラムが記憶されたテスト用ＲＯＭと、ＭＰＵの試験用の制御プログラムを実行する試験実行手段と、制御プログラムに従いＭＰＵの動作制御をプリント板接続手段を介して行う試験制御手段と、を有し、ＭＰＵにテストプログラムを実行させることによりプリント板の試験を外部機器接続手段を介して行う。
【０００６】
また、複数のコネクタや電子部品が実装されたプリント回路板の品質試験を行うプリント回路板の試験方法が開示されている（特許文献４を参照。）。特許文献４の技術は、試験すべきプリント回路板のコネクタにインターフェイスボードを挿入して、プリント回路板を試験機本体に接続し、かつプリント板の接続内容を自動的に割り付けて試験機本体に表示させる。そして、表示された画面よりプリント回路板の接続内容の修正や、変更、追加などの試験情報を入力すると、試験機本体はプリント回路板の回路網パターンより試験回路プログラムを読み取って、試験情報に合わせた整合性のとれる試験回路と試験プログラムを作成し、かつ試験プログラムを実行して、プリント回路板の試験を行う。
【特許文献１】特開平５−２５１５３５号公報
【特許文献２】特開平６−２７９９１９号公報
【特許文献３】特開平１０−５５２８７号公報
【特許文献４】特開２００２−７１７５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体集積回路の大規模化、高集積化が進み、半導体集積回路の電極の間隔が１００μｍ以下まで要求されている。その結果、非常に多くの電極（例えばマイクロバンプ）が形成される。
【０００８】
そして、半導体集積回路の検査の際、マイクロバンプの形成前に半導体チップにプローブを接触させて検査することが考えられる。しかし、プローブカードの針によってバンプ形成用金属パッドに傷を付けてしまう問題がある。
【０００９】
これに対して、特許文献１の技術は、バンプ形状の良否を判定できるものの、実際に主要回路が正しく動作するかを確認することができない問題がある。特許文献２の技術は、プリント板に実装された第１の半導体集積回路装置内に接続試験用のテストデータを生成するテストデータ生成手段を設ける必要があり、高集積化を妨げる問題がある。
【００１０】
また、半導体集積回路の検査装置の信号ピンは、現実的には５１２ピン以下に抑える必要がある。例えば、２５６ビットのビット幅を有するメモリチップを想定すると、入出力のビット用だけで５１２ピン必要になる。その他、アドレス端子、モード制御端子を考慮すると、５１２ピンの制約を超えてしまう。
【００１１】
これに対して、特許文献３及び４の技術は、プリント板を外部機器に接続する必要がある。しかし、例えば５１２ビット以上に半導体集積回路が高集積化されると、電極が５１２本以上になり、これらのすべての電極を外部機器に接続することは事実上不可能である。
【００１２】
本発明は、上述した課題を解決するために提案されたものであり、高集積化された半導体集積回路に対して効率的かつ確実に検査できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る半導体集積回路は、１００μｍ以下の最小ピッチ間隔で配置された複数のマイクロバンプを各々有する第１の半導体チップ及び第２の半導体チップがインターポーザにフェイスダウン実装された半導体集積回路であって、前記第１の半導体チップは、テスト信号が入力されるテスト信号入力マイクロバンプと、第１のクロック信号が入力される第１のクロック用マイクロバンプと、第１のモード信号が入力される第１のモード信号用マイクロバンプと、データを出力するための複数の第１の出力マイクロバンプと、データを入力するための複数の第１の入力マイクロバンプと、前記第１の出力マイクロバンプの各々に対応して設けられ、前記テスト信号入力マイクロバンプを介して入力されたテスト信号を保持すると共に、保持したテスト信号を各々対応する前記第１の出力マイクロバンプ及び後段のフリップフロップへ出力し、前記第１のクロック用マイクロバンプを介して第１のクロック信号が入力された際に、保持したテスト信号を後段のフリップフロップにシフトする複数のフリップフロップを含む第１のシフトレジスタと、前記第１の入力マイクロバンプの各々に対応して設けられ、前記第１のモード信号用マイクロバンプを介して前記第１のモード信号が入力された場合に、各々対応する前記第１の入力マイクロバンプを介して入力されたテスト信号を保持すると共に、保持したテスト信号を後段のフリップフロップへ出力し、前記第１のクロック用マイクロバンプを介して第１のクロック信号が入力された際に、保持したテスト信号を後段のフリップフロップにシフトする複数のフリップフロップを含む第２のシフトレジスタと、前記第２のシフトレジスタからシフトされたテスト信号が出力されるテスト信号出力マイクロバンプと、を備え、前記第２の半導体チップは、第２のクロック信号が入力される第２のクロック用マイクロバンプと、第２のモード信号が入力される第２のモード信号用マイクロバンプと、前記第１の出力マイクロバンプの各々から出力されたデータを前記インターポーザを介して入力するための複数の第２の入力マイクロバンプと、前記第１の入力マイクロバンプの各々へ前記インターポーザを介してデータを出力するための複数の第２の出力マイクロバンプと、前記第２の入力マイクロバンプの各々に対応して設けられ、前記第２のモード信号用マイクロバンプを介して前記第２のモード信号が入力された場合に、各々対応する前記第２の入力マイクロバンプを介して入力されたテスト信号を保持すると共に、保持したテスト信号を後段のフリップフロップへ出力し、前記第２のクロック用マイクロバンプを介して第２のクロック信号が入力された際に、保持したテスト信号を後段のフリップフロップにシフトする複数のフリップフロップを含む第３のシフトレジスタと、前記第２の出力マイクロバンプの各々に対応して設けられ、前記第３のシフトレジスタからシフトされたテスト信号を保持すると共に、保持したテスト信号を各々対応する前記第２の出力マイクロバンプ及び後段のフリップフロップへ出力し、前記第２のクロック用マイクロバンプを介して第２のクロック信号が入力された際に、保持したテスト信号を後段のフリップフロップにシフトする複数のフリップ���ロップを含む第４のシフトレジスタと、を備え、前記テスト信号出力マイクロバンプから出力されたテスト信号に基づいて、前記第１の出力マイクロバンプと前記第２の入力マイクロバンプとの間の接続状況、及び前記第２の出力マイクロバンプと前記第１の入力マイクロバンプとの間の接続状況を含む配線接続を検査することができることを特徴とする。
【００１９】
したがって、上記発明は、第１の半導体チップに入力された信号を、第１の半導体チップからマイクロバンプを介して第２の半導体チップに転送し、第２の半導体チップからマイクロバンプを介して第１の半導体チップに転送した後、出力手段から出力するので、第１及び第２の半導体チップ内の配線状況、及びマイクロバンプ間の配線状況を効率的かつ確実に検査することができる。
【発明の効果】
【００２０】
本発明は、多ビット幅の電極を有する半導体集積回路に対して効率的かつ確実に検査する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。なお、同一構成の回路には同一の符号（数字）を付し、更に必要に応じて添え字（アルファベット）を付するものとする。また、以下の実施形態は本発明の一例に過ぎず、発明の範囲を逸脱しない限り、適宜設計変更可能である。
【００２２】
［第１の実施形態］
図１は、半導体集積回路の平面図である。半導体集積回路は、インターポーザ１と、このインターポーザ１に実装されたメモリチップ１０及びＡＳＩＣチップ８０と、を備えている。インターポーザ１には、複数のプローブパット２が設けられている。
【００２３】
メモリチップ１０は、後述するＤＲＡＭ２１と、メモリチップ１０内の配線とインターポーザ１の配線とを接続するものであって１００μｍ以下の最小ピッチで配置された複数のマイクロバンプ１１と、複数のプローブパット１２と、を有している。
【００２４】
ＡＳＩＣチップ８０は、図示しないＡＳＩＣ（特定用理論回路）と、ＡＳＩＣチップ８０内の配線とインターポーザ１の配線とを接続するものであって１００μｍ以下の最小ピッチで配置された複数のマイクロバンプ８１と、複数のプローブパット８２と、を有している。
【００２５】
図２は、図１のＩ−Ｉ間の断面図である。インターポーザ１の上面（メモリチップ１０、ＡＳＩＣチップ８０に対向する面）には、金属配線パターン５が形成されている。
【００２６】
一方、メモリチップ１０及びＡＳＩＣチップ８０の下面（インターポーザ１と相対する面）には、それぞれ金属配線パターン１３及び８３が形成されている。メモリチップ１０の金属配線パターン１３は、マイクロバンプ１１を介して、インターポーザ１の金属配線パターン３に接続されている。ＡＳＩＣチップ８０の金属配線パターン８３は、マイクロバンプ８１を介して、インターポーザ１の金属配線パターン３に接続されている。このように、メモリチップ１０及びＡＳＩＣチップ８０は、それぞれマイクロバンプ１１、８１を介して、インターポーザ１にフェイスダウン実装されている。
【００２７】
図３は、メモリチップ１０の構成を示すブロック図である。メモリチップ１０は、マイクロバンプ１１及びプローブパット１２に入力された信号のいずれかを選択して出力する選択回路１４と、ＤＲＡＭ２１を含むメモリ回路２０と、メモリ回路２０から供給される信号の出力先をマイクロバンプ１１又はプローブパット１２に切り換える選択回路１５と、を備えている。
【００２８】
選択回路１４は、テストイネーブル信号ＴＥＮがＬレベルのときはマイクロバンプ１１に入力される信号を選択し、テストイネーブル信号ＴＥＮがＨレベルのときはプローブパット１２に入力されるテスト信号を選択する。なお、図３に示すＡ領域の選択回路１４は１つのマイクロバンプ１１に接続され、Ｂ領域の選択回路１４は複数のマイクロバンプ１１に接続されている。
【００２９】
選択回路１５は、テストイネーブル信号ＴＥＮがＬレベルのときは信号の出力先としてマイクロバンプ１１を選択し、テストイネーブル信号ＴＥＮがＨレベルのときは信号の出力先としてプローブパット１２を選択する。なお、図３に示すＣ領域の選択回路１５は１つのマイクロバンプ１１に接続され、Ｄ領域の選択回路１５は複数のマイクロバンプ１１に接続されている。
【００３０】
［入力側の構成例１：パラレルモード］
図４は、メモリチップ１０の入力側の構成を示す図である。メモリチップ１０は、マイクロバンプ１１Ａin〜１１Ｎinを介して入力された信号をラッチするラッチ回路２２Ａ〜２２Ｎと、マイクロバンプ１１SDATAを介して入力されるテスト信号をラッチするラッチ回路２２Ｘと、テストイネーブル信号ＴＥＮをバッファリングするバッファ回路２３と、テスト信号を選択するセレクタ２４Ａと、マイクロバンプ１１を介して入力された信号又はテスト信号を選択するセレクタ２７Ａ〜２７Ｎと、バッファ回路２８Ａ〜２８Ｎと、を備えている。
【００３１】
ラッチ回路２２Ａ〜２２Ｎ、２２Ｘ及びバッファ回路２３は、図示しない第１の電源回路から電圧ＶＤＤＱが供給される。また、セレクタ２４Ａ、２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎは、図示しない第２の電源回路から電圧ＶＤＤが供給される。ここで、セレクタ２４Ａ及び２７Ａ〜２７Ｎは同一の構成であるので、セレクタ２４Ａを例に挙げてその構成を説明する。
【００３２】
図５は、セレクタ２４Ａの構成を示す論理回路である。図６は、セレクタ２４Ａの入出力を示す真理値表である。セレクタ２４Ａは、３つのＮＡＮＤ回路３１、３２、３４と、ＮＯＴ回路３３と、を備えている。
【００３３】
ＮＡＮＤ回路３２は、Ｂ端子及びＳ端子に入力された二値データのＮＡＮＤ（否定積）を演算して、二値データＮ２を出力する。否定回路３３は、Ｓ端子に入力された二値データのＮＯＴ（否定）を演算して、二値データＳＢを出力する。
【００３４】
ＮＡＮＤ回路３１は、Ａ端子に入力された二値データと二値データＳＢとのＮＡＮＤを演算し、二値データＮ１を出力する。ＮＡＮＤ回路３４は、二値データＮ１及びＮ２のＮＡＮＤを演算して、Ｙ端子から二値データを出力する。よって、セレクタ２４Ａは、図６に示すように、Ｓ端子に入力される二値データがＬの場合は、Ａ端子に入力された二値データをそのまま出力し、Ｓ端子に入力される二値データがＨの場合は、Ｂ端子に入力された二値データをそのまま出力する。
【００３５】
（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-in、プローブパット１２TEN-inのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、セレクタ２４Ａ、２７Ａ〜２７Ｎは、Ａ端子に入力される信号をＹ端子からそのまま出力する状態になる。よって、各々のマイクロバンプ１１Ａin〜１１Ｎinに入力された信号は、ラッチ回路２２Ａ〜２２Ｎ、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々の端子に供給される。
【００３６】
（テストモード）
テストモードでは、プローブパット１２TEN-inにプローブが当てられ、プローブパット１２TEN-inにＨレベルのテストイネーブル信号ＴＥＮが入力される。このとき、セレクタ２４Ａ、２７Ａ〜２７Ｎは、Ｂ端子に入力される信号をＹ端子からそのまま出力する状態になる。
【００３７】
そして、プローブパット１２SDATA-inにプローブからのテスト信号が入力されると、このテスト信号は、セレクタ２４Ａを介して、セレクタ２７Ａ〜２７Ｎの各々にパラレルに分配され、各々のバッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々の端子に入力される。
【００３８】
よって、メモリチップ１０は、テスト信号をパラレルに分配して、各々のテスト信号をマイクロバンプ１１Ａin〜１１Ｂinに接続されている配線に供給する。よって、メモリチップ１０は、単一のローブパット１２SDATA-inに入力されたテスト信号を、ＤＲＡＭ２１の端子の各々に同時に入力させることができる。
【００３９】
［出力側の構成例１：パラレルモード］
図７は、メモリチップ１０の出力側の構成を示す図である。メモリチップ１０は、ＤＲＡＭ２１の各々の端子から出力された信号をバッファリングするバッファ回路６１Ａ〜６１Ｎと、各バッファ回路６１Ａ〜６１Ｎから出力された信号に基づいて所定の演算を行う演算回路６２と、各バッファ回路６１Ａ〜６１Ｎから出力された信号をバッファリングするバッファ回路６５Ａ〜６５Ｎと、演算回路６２から出力された信号をバッファリングするバッファ回路６５Ｘと、を備えている。
【００４０】
演算回路６２は、バッファ回路６１Ａ〜６１Ｎから出力された信号に基づいてメモリチップ１０内を検査する回路であり、例えばＡＮＤ回路、ＯＲ回路、ＸＯＲ（排他的論理和）回路など、特に限定されるものではない。
【００４１】
（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-out、プローブパット１２TEN-outのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、ＤＲＡＭ２１の各々の端子から出力された信号は、バッファ回路６１Ａ〜６１Ｎ、マイクロバンプ１１Ａout〜１１Ｎoutを介して、インターポーザ１に出力される。
【００４２】
（テストモード）
入力側でテストが実行されると、ＤＲＡＭ２１の各々の端子からテスト信号を反映した信号が出力される。これらの信号は、各々のバッファ回路６１Ａ〜６１Ｎを介して、演算回路６２に供給される。演算回路６２は、バッファ回路６１Ａ〜６１Ｎから供給された信号に基づいて所定の演算を行って、その演算結果をバッファ回路６５Ｘ、プローブパット１２CK1-out（又はマイクロバンプ１１CK1-out）を介して出力する。
【００４３】
したがって、メモリチップ１０は、プローブパット１２CK1-OUTにプローブを当てて、プローブパット１２CK1-OUTから出力された信号をチェックするだけで、非常に多くの端子を有するＤＲＡＭ２１内蔵のメモリチップ１０の状態を検査することができる。
【００４４】
［第２の実施形態］
つぎに、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一の回路には同一の符号を付し、主に第１の実施形態と異なる回路について説明する。第２の実施形態では、メモリチップ１０の入力側及び出力側の他の構成例について説明する。
【００４５】
［入力側の構成例２：シリアルモード］
図８は、メモリチップ１０の入力側の構成を示す図である。メモリチップ１０は、図４に示す構成に加えて、マイクロバンプ１１SCLK-inを介して入力されるクロックをラッチするラッチ回路２２Ｙと、マイクロバンプ１１SCLK-inに入力されたクロック、プローブパット１２SCLK-inに入力されたクロックのいずれかを選択するセレクタ２４Ｂと、選択されたテスト信号を１クロックずつ遅延させるフリップフロップ回路２５Ａ〜２５Ｎと、を更に備えている。
【００４６】
フリップフロップ回路２５Ａ〜２５Ｎは、直列に接続されていると共に、セレクタ２４Ｂから供給されるクロックに同期する。そして、フリップフロップ回路２５Ｂ〜２５Ｎは、このクロックに同期して、テスト信号をセレクタ２７Ｂ〜２７Ｎに供給すると共に、このテスト信号を次の段のフリップフロップ回路に供給する。なお、フリップフロップ回路２５Ａは、次の段のフリップフロップ回路がないので、クロックに同期してテスト信号をセレクタセレクタ２７Ａに供給する。
【００４７】
（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-in、プローブパット１２TEN-inのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、セレクタ２４Ａ、２４Ｂ、２７Ａ〜２７Ｎは、Ａ端子に入力される信号をＹ端子からそのまま出力する状態になる。よって、各々のマイクロバンプ１１に入力された信号は、ラッチ回路２２Ａ〜２２Ｎ、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々の端子に供給される。
【００４８】
（テストモード）
テストモードでは、プローブパット１２TEN-inにプローブが当てられ、プローブパット１２TEN-inにＨレベルのテストイネーブル信号ＴＥＮが入力される。このとき、セレクタ２４Ａ、２７Ａ〜２７Ｎは、Ｂ端子に入力される信号をＹ端子からそのまま出力する状態になる。
【００４９】
そして、プローブパット１２SDATA-inにプローブからのテスト信号が入力されると、セレクタ２４Ａは、テスト信号をフリップフロップ回路２５Ｎに供給する。
【００５０】
フリップフロップ回路２５Ｎは、マイクロバンプ１１SCLK-in、ラッチ回路２２Ｙ、セレクタ２４Ｂを介して供給されるクロックに同期して、セレクタ２４Ａから供給されるテスト信号をセレクタ２７Ｎに供給すると共に、そのテスト信号を次の段のフリップフロップ回路に供給する。同様に、フリップフロップ回路２５Ｂは、マイクロバンプ１１SCLK-in、ラッチ回路２２Ｙ、セレクタ２４Ｂを介して供給されるクロックに同期して、前の段のフリップフロップ回路から供給されるテスト信号をセレクタ２７Ｂに供給すると共に、そのテスト信号を次の段のフリップフロップ回路２５Ａに供給する。
【００５１】
この結果、セレクタ２７Ａ〜２７Ｎには、それぞれ１クロックずつ遅延したテスト信号が供給される。これらのテスト信号は、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１へ供給される。
【００５２】
以上のように、メモリチップ１０は、プローブパット１２SDATA-inにテスト信号が入力されると、テスト信号を１クロックずつずらして、１クロックずつずれたテスト信号をマイクロバンプ１１Ａin〜１１Ｂinに接続されている配線の各々に供給する。これにより、メモリチップ１０は、単一のプローブパット１２SDATA-inにテスト信号を入力するだけで、複数の配線に１クロックずつずれたテスト信号を供給することができる。
［入力側の構成例３：パラレル／シリアル併用モード］
図９は、メモリチップ１０の入力側の構成を示す図である。メモリチップ１０は、図８に示す構成に加えて、マイクロバンプ１１SMODE-inを介して入力されるモード信号をラッチするラッチ回路２２Ｚと、マイクロバンプ１１SMODE-inに入力されたモード信号、プローブパット１２SMODE-inに入力されたモード信号のいずれかを選択するセレクタ２４Ｃと、モード信号に応じて出力すべき信号を切り換えるセレクタ２６Ａ〜２６Ｎと、を更に備えている。
【００５３】
モード信号とは、テスト信号を各配線にパラレルに分配するか（パラレルモード）、１クロックずつずれたテスト信号を各配線にシリアルに分配するか（シリアルモード）を決定する信号である。例えば、モード信号がＬレベルのときはパラレルモードになり、モード信号がＨレベルのときはシリアルモードになる。
【００５４】
セレクタ２６Ａ〜２６ＮのＡ端子は、いずれもセレクタ２４ＢのＹ端子に接続されている。セレクタ２６Ａ〜２６ＮのＢ端子は、フリップフロップ回路２５Ａ〜２５Ｎの出力端子に接続されている。セレクタ２６Ａ〜２６ＮのＳ端子は、セレクタ２４ＣのＹ端子に接続されている。
【００５５】
（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-in、プローブパット１２TEN-inのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、セレクタ２４Ａ〜２４Ｃ、２７Ａ〜２７Ｎは、Ａ端子に入力される信号をＹ端子からそのまま出力する状態になる。よって、各々のマイクロバンプ１１Ａin〜１１Ｎinに入力された信号は、ラッチ回路２２Ａ〜２２Ｎ、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々端子に供給される。
【００５６】
（テストモード）
テストモードでは、プローブパット１２TEN-inにプローブが当てられ、プローブパット１２TEN-inにＨレベルのテストイネーブル信号ＴＥＮが入力される。このとき、セレクタ２４Ａ〜２４Ｃ、２７Ａ〜２７Ｎは、Ｂ端子に入力される信号をＹ端子からそのまま出力する状態になる。また、セレクタ２４Ｃは、プローブパット１２ＳＭＯＤＥに入力されるモード信号をセレクタ２６Ａ〜２６Ｎの各々のＳ端子に供給する。
【００５７】
ここで、モード信号がＬレベルの場合、セレクタ２６Ａ〜２６Ｎは、Ａ端子に入力される信号をそれぞれセレクタ２７Ａ〜２７Ｎに出力する状態になる。そして、プローブパット１２SDATA-inにプローブからのテスト信号が入力されると、このテスト信号は、セレクタ２４Ａを介して、セレクタ２７Ａ〜２７Ｎの各々にパラレルに分配され、各々のバッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々の端子に入力される。
【００５８】
一方、モード信号がＬレベルの場合、セレクタ２６Ａ〜２６Ｎは、Ｂ端子に入力される信号をそれぞれセレクタ２７Ａ〜２７Ｎに出力する状態になる。そして、プローブパット１２SDATA-inにプローブからのテスト信号が入力されると、セレクタ２４Ａは、テスト信号をフリップフロップ回路２５Ｎに供給する。
【００５９】
フリップフロップ回路２５Ｎは、マイクロバンプ１１SCLK-in、ラッチ回路２２Ｙ、セレクタ２４Ｂを介して供給されるクロックに同期して、セレクタ２４Ａから供給されるテスト信号をセレクタ２７Ｎに供給すると共に、そのテスト信号を次の段のフリップフロップ回路に供給する。同様に、フリップフロップ回路２５Ｂは、マイクロバンプ１１SCLK-in、ラッチ回路２２Ｙ、セレクタ２４Ｂを介して供給されるクロックに同期して、前の段のフリップフロップ回路から供給されるテスト信号をセレクタ２７Ｂに供給すると共に、そのテスト信号を次の段のフリップフロップ回路２５Ａに供給する。
【００６０】
この結果、セレクタ２７Ａ〜２７Ｎには、それぞれ１クロックずつ遅延したテスト信号が供給される。これらのテスト信号は、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１へ供給される。
【００６１】
以上のように、メモリチップ１０は、各マイクロバンプ１１Ａin〜１１Ｎinに接続されている各々の配線に対して、モード信号に応じて、パラレルに配分されたテスト信号を供給し、又はシリアルに配分されたテスト信号を供給することができる。
【００６２】
［出力側の構成例２：シリアルモード］
図１０は、メモリチップ１０の出力側の構成を示す図である。メモリチップ１０は、所定の信号をそれぞれラッチするラッチ回路５１Ａ、５１Ｂと、テストイネーブル信号ＴＥＮをバッファリングするバッファ回路５２と、セレクタ５３Ａ、５３Ｂと、を備えている。
【００６３】
ラッチ回路５１Ａは、マイクロバンプ１１SCLK-outを介して入力されるクロックをラッチして、このクロックをセレクタ５３ＡのＡ端子に供給する。ラッチ回路５１Ｂは、マイクロバンプ１１SMODE-outを介して入力されるモード信号をラッチして、このモード信号をセレクタ５３ＢのＡ端子に供給する。バッファ回路５２は、マイクロバンプ１１TEN-out又はプローブパット１２TEN-outに入力されたテストイネーブル信号ＴＥＮをバッファリングして、このテストイネーブル信号ＴＥＮをセレクタ５３Ａ、５３ＢのＳ端子に供給する。
【００６４】
セレクタ５３Ａは、Ａ端子又はＢ端子に入力されたクロックをフリップフロップ回路６４Ａ〜６４Ｎにそれぞれ供給する。セレクタ５３Ｂは、Ａ端子又はＢ端子に入力されたモード信号をセレクタ６３Ｂ〜６４Ｎにそれぞれ供給する。
【００６５】
さらに、メモリチップ１０は、ＤＲＡＭ２１の各々の端子から出力された信号をバッファリングするバッファ回路６１Ａ〜６１Ｎと、セレクタ６３Ｂ〜６３Ｎと、フリップフロップ回路６４Ａ〜６４Ｎと、各バッファ回路６１Ａ〜６１Ｎから出力された信号をバッファリングするバッファ回路６５Ａ〜６５Ｎと、フリップフロップ回路６４Ｎから出力された信号をバッファリングするバッファ回路６５Ｙと、を備えている。
【００６６】
セレクタ６３ＢのＡ端子はバッファ回路６１Ｂに接続され、そのＢ端子はフリップフロップ回路６４Ａの出力端子に接続され、そのＹ端子はフリップフロップ回路６４Ｂの入力端子に接続されている。なお、フリップフロップ回路６４Ａの入力端子は、バッファ回路６１Ａに接続されている。
【００６７】
同様に、セレクタ６３ＮのＡ端子はバッファ回路６１Ｎに接続され、そのＢ端子はフリップフロップ回路６４Ｎの前段のフリップフロップ回路の出力端子に接続され、そのＹ端子はフリップフロップ回路６４Ｎの入力端子に接続されている。なお、フリップフロップ回路６４Ａの入力端子は、バッファ回路６１Ａに接続されている。
【００６８】
よって、フリップフロップ回路６４Ａ〜６４Ｎは、セレクタ６３Ｂ〜６１Ｎを介して直列に接続されている。このため、フリップフロップ回路６４Ａ〜６４Ｎは、バッファ回路６１Ａから出力された信号を１クロックずつシフトして、バッファ回路６５Ｙ、プローブパット１２CK1-out（又はマイクロバンプ１１CK1-out）を介して出力するシフトレジスタとして機能する。
【００６９】
（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-out、プローブパット１２TEN-outのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、ＤＲＡＭ２１の各々の端子から出力された信号は、バッファ回路６１Ａ〜６１Ｎ、マイクロバンプ１１Ａout〜１１Ｎoutを介して、インターポーザ１に出力される。
【００７０】
（テストモード）
テストモードでは、プローブパット１２TEN-outにプローブが当てられ、プローブパット１２TEN-outにＨレベルのテストイネーブル信号ＴＥＮが入力される。また、ＤＲＡＭ２１の各々の端子からテスト信号を反映した信号が出力される。
【００７１】
このとき、セレクタ５３Ａは、Ｂ端子に入力されるクロックをそのままＹ端子から出力する状態になる。セレクタ５３Ｂは、Ｂ端子に入力されるモード信号をそのままＹ端子から出力する状態になる。
【００７２】
ここで、モード信号がＬレベルの場合、セレクタ６３Ｂ〜６３ＮはＡ端子に入力される信号を出力する。このため、フリップフロップ回路６４Ａ〜６４Ｎには、バッファ回路６１Ａ〜６１Ｎから出力された信号が保持される。次に、モード信号がＨレベルになると、フリップフロップ回路６４Ａ〜６４Ｎはシフトレジスタとして機能する。このため、フリップフロップ回路６４Ａ〜６４Ｎに保持された信号は、クロックに同期して、バッファ回路６５Ｙ、プローブパット１２CK2-outを介して出力される。
【００７３】
以上のように、メモリチップ１０は、バッファ回路６１Ａ〜６１Ｎから出力された信号をシリアルに変換して、プローブパット１２CK2-outを介して出力する。これにより、プローブパット１２CK2-outから出力される信号をチェックするだけで、非常に多くの端子を有するＤＲＡＭ２１の状態を容易に検査することができる。
【００７４】
［出力側の構成例２：シリアル／パラレル併用モード］
図１１は、メモリチップ１０の出力側の構成を示す図である。図１１に示すメモリチップ１０は、図７及び図１０に示す構成を組み合わせたものである。したがって、メモリチップ１０は、プローブパット１２CK1-OUT又は１２CK1-OUTから出力された信号をチェックするだけで、非常に多くの端子を有するＤＲＡＭ２１内蔵のメモリチップ１０の状態を検査することができる。
【００７５】
なお、第１及び第２の実施形態では、メモリチップ１０の入力側及び出力側の様々な構成を示したが、入力側の構成と出力側の構成は任意に組み合わせ可能である。例えば、入力側では構成例１、出力側では構成例２又は３を用いてもよい。さらに、ＡＳＩＣチップ８０の入力側及び出力側の構成についても、第１及び第２の実施形態と同様にすることができる。
【００７６】
［第３の実施形態］
図１２は、本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。半導体集積回路は、インターポーザ１００と、インターポーザ１００に実装されたＡＳＩＣチップ２００及びメモリチップ３００と、を備えている。
【００７７】
インターポーザ１００の各々の配線は、マイクロバンプ１０１〜１１４を介して、ＡＳＩＣチップ２００の各々の配線に接続されている。インターポーザ１００の各々の配線は、マイクロバンプ１２１〜１２７を介して、メモリチップ３００の各々の配線に接続されている。
【００７８】
ＡＳＩＣチップ２００は、ラッチ回路２０１〜２０５、２３１、２４１、バッファ回路２０６〜２０９、２１１、２１４、２２１、２２４、２３３、２４３、２４６と、フリップフロップ回路２１２、２２２、２３５、２４５と、セレクタ２１３、２２３、２３２、２３４、２４２、２４４を備えている。
【００７９】
メモリチップ３００は、ラッチ回路３０１〜３０５、セレクタ３１０、３２０、３４３、３５３、バッファ回路３１１、３２１、３４２、３４４、３５２、３５４、フリップフロップ回路３１２、３３３、３４１、３５１を備えている。
【００８０】
ここで、例えばセレクタ２１３のように、入力端子としてＡ及びＢ端子、出力端子としてＹ端子を有するセレクタは、図５と同様に構成されている。また例えばセレクタ２３２のように、入力端子としてＡ端子、出力端子としてＹ０及びＹ１端子を有するセレクタは次のように構成されている。
【００８１】
図１３は、セレクタ２３２の構成を示す論理回路である。図１４は、セレクタ２３２の入出力を示す真理値表である。セレクタ２３２は、２つのＮＡＮＤ回路３５、３６と、３つのＮＯＴ回路３７、３８、３９と、を備えている。
【００８２】
ＮＡＮＤ回路３６は、Ａ端子及びＳ端子に入力された二値データのＮＡＮＤ（否定積）を演算して、二値データＮ２を出力する。否定回路３７は、Ｓ端子に入力された二値データのＮＯＴ（否定）を演算して、二値データＳＢを出力する。
【００８３】
ＮＡＮＤ回路３５は、Ａ端子に入力された二値データと二値データＳＢとのＮＡＮＤを演算し、二値データＮ１を出力する。ＮＯＴ回路３８は、二値データＮ１のＮＯＴを演算して、Ｙ０端子を介して、二値データを出力する。ＮＯＴ回路３９は、二値データＮ２のＮＯＴを演算して、Ｙ１端子を介して、二値データを出力する。
【００８４】
よって、セレクタ２３２は、図１４に示すように、Ｓ端子に入力される二値データがＬの場合は、Ａ端子に入力された二値データをＹ０端子から出力し、Ｓ端子に入力される二値データがＨの場合は、Ａ端子に入力された二値データをＹ１端子から出力する。
【００８５】
また、図１２に示すインターポーザ１００側では、マイクロバンプ１０１は、テスト信号が入力される電極であり、ＡＳＩＣチップ２００のラッチ回路２０１を介して、フリップフロップ回路２１２の入力端子に接続されている。マイクロバンプ１０２は、ロジック（ＡＳＩＣチップ２００）用クロックが入力される電極であり、ラッチ回路２０２を介して、フリップフロップ回路２１２、２２２、２３５、２４５のクロック入力端子に接続されている。マイクロバンプ１０３は、ロジック（ＡＳＩＣチップ２００）用モード信号が入力される電極であり、ラッチ回路２０３を介して、セレクタ２３４、２４４のＳ端子に接続されている。
【００８６】
マイクロバンプ１０４は、メモリ用クロックが入力される電極であり、ラッチ回路２０４、バッファ回路２０９、マイクロバンプ１０９、１２３を介して、メモリチップ３００に接続されている。マイクロバンプ１０５は、メモリ用モード信号が入力される電極であり、ラッチ回路２０５、バッファ回路２０８、マイクロバンプ１０８、１２２を介して、メモリチップ３００に接続されている。
【００８７】
マイクロバンプ１０６は、テストイネーブル信号ＴＥＮが入力される電極であり、バッファ回路２０６を介して、セレクタ２１３、２２３、２３２、２４２の各々のＳ端子に接続されている。さらに、マイクロバンプ１０６は、バッファ回路２０６、２０７、マイクロバンプ１０７、１２１を介して、メモリチップ３００に接続されている。
【００８８】
セレクタ２１３のＡ端子はバッファ回路２１１に接続され、そのＢ端子はフリップフロップ回路２１２の出力端子に接続されている。セレクタ２１３のＹ端子は、バッファ回路２１４、マイクロバンプ１１０、１２４を介してメモリチップ３００に接続されている。
【００８９】
セレクタ２２３のＡ端子はバッファ回路２２１に接続され、そのＢ端子はフリップフロップ回路２２２の出力端子に接続されている。なお、フリップフロップ回路２２２の入力端子は、フリップフロップ回路２１２の出力端子に接続されている。また、セレクタ２２３のＹ端子は、バッファ回路２２４、マイクロバンプ１１１、１２５を介してメモリチップ３００に接続されている。
【００９０】
セレクタ２３２のＡ端子は、ラッチ回路２３１、マイクロバンプ１１２、１２６を介して、メモリチップ３００に接続されている。セレクタ２３２のＹ０端子はバッファ回路２３３に接続され、そのＹ１端子はセレクタ２３４のＢ端子に接続されている。セレクタ２３４のＡ端子はフリップフロップ回路２２２の出力端子に接続され、そのＹ端子はフリップフロップ回路の入力端子に接続されている。
【００９１】
同様に、セレクタ２４２のＡ端子は、ラッチ回路２４１、マイクロバンプ１１３、１２７を介して、メモリチップ３００に接続されている。セレクタ２４２のＹ０端子はバッファ回路２４３に接続され、そのＹ１端子はセレクタ２４４のＢ端子に接続されている。セレクタ２４４のＡ端子は前段のフリップフロップ回路の出力端子に接続され、そのＹ端子はフリップフロップ回路２４５の入力端子に接続されている。フリップフロップ回路２４５の出力端子は、バッファ回路２４６を介して、マイクロバンプ１１４に接続されている。
【００９２】
一方、メモリチップ３００側では、マイクロバンプ１２１は、ラッチ回路３０１を介して、セレクタ３１０、３２０、３４３、３５３の各々のＳ端子に接続されている。マイクロバンプ１２２は、ラッチ回路３０２を介して、フリップフロップ回路３１２、３３３、３４１、３５１の各々のクロック入力端子に接続されている。マイクロバンプ１２３は、ラッチ回路３０３を介して、セレクタ３２２のＳ端子に接続されている。
【００９３】
マイクロバンプ１２４、１２５は、それぞれラッチ回路３０４、３０５を介して、セレクタ３１０、３２０の各々のＡ端子に接続されている。マイクロバンプ１２６、１２７は、それぞれバッファ回路３４４、３５４を介して、セレクタ３４３、３５３の各々のＹ端子に接続されている。
【００９４】
セレクタ３１０のＹ０端子はバッファ回路３１１に接続され、そのＹ１端子はフリップフロップ回路３１２の入力端子に接続されている。フリップフロップ回路３１２の出力端子はセレクタ３２２のＡ端子に接続されている。
【００９５】
セレクタ３２０のＹ０端子はバッファ回路３２１に接続され、そのＹ１端子はフリップフロップ回路３２２の入力端子に接続されている。フリップフロップ回路３２２の出力端子はフリップフロップ回路３３３の入力端子に接続されている。
【００９６】
セレクタ３４３のＡ端子はバッファ回路３４２に接続され、そのＢ端子はフリップフロップ回路３４１の出力端子に接続されている。同様に、セレクタ３５３のＡ端子はバッファ回路３５２に接続され、そのＢ端子はフリップフロップ回路３５１の出力端子に接続されている。
【００９７】
（通常モード）
以上のように構成された半導体集積回路において、マイクロバンプ１０６にテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、ＡＳＩＣチップ２００のセレクタ２１３、２２３は、Ａ端子に入力される信号をＹ端子からそのまま出力する状態になる。また、セレクタ２３２、２４２は、Ａ端子に入力される信号をＹ０端子から出力する状態になる。同様に、ＡＳＩＣチップ２００のセレクタ３１０、３２０は、Ａ端子に入力される信号をＹ０端子から出力する状態になる。また、セレクタ３４３、３５３は、Ａ端子に入力される信号をそのままＹ端子から出力する状態になる。
【００９８】
このため、ＡＳＩＣチップ２００の図示しないＡＳＩＣから出力された信号は、バッファ回路２１１、セレクタ２１３、バッファ回路２１４、マイクロバンプ１１０、１２４、ラッチ回路３０４、セレクタ３１０、バッファ回路３１１を介して、メモリチップ３００の図示しないＤＲＡＭに供給される。
【００９９】
また、メモリチップ３００のＤＲＡＭから読み出された信号は、バッファ回路３４２、セレクタ３４３、バッファ回路３４４、マイクロバンプ１２６、１１２、ラッチ回路２３１、セレクタ２３２、バッファ回路３３３を介して、ＡＳＩＣチップ２００のＡＳＩＣに供給される。
【０１００】
（テストモード）
図１５は、テストモードにおけるテスト信号の流れを示す図である。テストモードでは、マイクロバンプ１０６にＨレベルのテストイネーブル信号ＴＥＮが入力される。なお、マイクロバンプ１０２、１０４には、所定のクロックが供給されているものとする。
【０１０１】
ＡＳＩＣチップ２００のセレクタ２１３、２２３は、Ｂ端子に入力される信号をＹ端子からそのまま出力する状態になる。また、セレクタ２３２、２４２は、Ａ端子に入力される信号をＹ１端子から出力する状態になる。同様に、ＡＳＩＣチップ２００のセレクタ３１０、３２０は、Ａ端子に入力される信号をＹ１端子から出力する状態になる。また、セレクタ３４３、３５３は、Ｂ端子に入力される信号をそのままＹ端子から出力する状態になる。
【０１０２】
そして、マイクロバンプ１０１にテスト信号が入力されると、フリップフロップ回路２１２、２２２にテスト信号が順次保持される（矢印Ａ）。
【０１０３】
つぎに、マイクロバンプ１０５にＨレベルのメモリ用モード信号が入力されると、フリップフロップ回路２１２に保持されていたテスト信号は、セレクタ２１３、マイクロバンプ１１０、１２４、セレクタ３１０を介して、フリップフロップ回路３１２に保持される。同様に、フリップフロップ回路２２２に保持されていたテスト信号は、セレクタ２２３、マイクロバンプ１１１、１２５、セレクタ３２０、３２２を介して、フリップフロップ回路３３３に保持される（矢印Ｂ）。
【０１０４】
つぎに、マイクロバンプ１０５にＬレベルのメモリ用モード信号が入力されると、セレクタ３２２は、フリップフロップ回路３１２に保持されたテスト信号をフリップフロップ回路３３３に供給する。すなわち、フリップフロップ回路３１２、３３３に保持されたテスト信号は、次の出力先のフリップフロップ回路にシフトする（矢印Ｃ）。
【０１０５】
つぎに、マイクロバンプ１０３にＨレベルのロジック用モード信号が入力されると、例えばフリップフロップ回路３４１に保持されていたテスト信号は、セレクタ３４３、マイクロバンプ１２６、１１２、セレクタ２３２、２３４を介して、フリップフロップ回路２３５に保持される。また、フリップフロップ回路３５１に保持されていたテスト信号は、セレクタ３５３、マイクロバンプ１２７、１１３、セレクタ２４２、２４４を介して、フリップフロップ回路２４５に保持される（矢印Ｄ）。
【０１０６】
つぎに、マイクロバンプ１０３にＬレベルのロジック用モード信号が入力されると、セレクタ２３４、２４４は、Ａ端子に入力される信号をＹ端子から出力する状態になる。よって、フリップフロップ回路２３５、２４５に保持されていたテスト信号は、次の段のフリップフロップ回路に順次シフトする。この結果、フリップフロップ回路２４５から、出力されたテスト信号が、バッファ回路２４６、マイクロバンプ１１４を介して出力される（矢印Ｅ）。
【０１０７】
したがって、図示しない検査装置がマイクロバンプ１１４から出力されたテスト信号を調べることによって、ＡＳＩＣチップ２００及びメモリチップ３００内の配線状況だけでなく、マイクロバンプ間の配線状況を検査することができる。
【０１０８】
［その他の構成］
図１６は、本発明の第３の実施形態に係る半導体集積回路の他の構成を示す図である。なお、図１２と同一の回路には同一の符号を付し、主に図１２と異なる箇所について説明する。
【０１０９】
インターポーザ１００は、図１２に示すマイクロバンプ１０６の代わりに、マイクロバンプ１０６ａ、１０６ｂを備えている。マイクロバンプ１０６ａは、メモリ用テストイネーブル信号ＴＥＮが入力される電極であり、ラッチ回路２１０、バッファ回路２０９、マイクロバンプ１０９を介して、マイクロバンプ１２３に接続されている。マイクロバンプ１０６ｂは、ロジック用テストイネーブル信号ＴＥＮが入力される電極であり、バッファ回路２０６を介して、セレクタ２１３、２２３、２３２、２４２の各々のＳ端子に接続されている。よって、図１６に示すＡＳＩＣチップ２００は、図１２及び図１５と比較すると、入力されるテストイネーブル信号ＴＥＮの数が異なっているものの、その他の処理は同じである。
【０１１０】
一方、メモリチップ３００側では、マイクロバンプ１２１は、ラッチ回路３０１を介して、セレクタ３２２のＳ端子に接続されている。マイクロバンプ１２３は、バッファ回路３０７を介して、セレクタ３１０、３２０、３４３、３５３のＳ端子に接続されている。
【０１１１】
（テストモード）
マイクロバンプ１０６ａにＨレベルのメモリ用テストイネーブル信号ＴＥＮが入力されると、セレクタ３１０、３２０は、Ａ端子に入力された信号をＹ１端子から出力する状態になる。また、セレクタ３４３、３５３は、Ｂ端子に入力された信号をＹ端子から出力する状態になる。
【０１１２】
このとき、フリップフロップ回路２１２に保持されているテスト信号は、マイクロバンプ１１０、１２４、セレクタ３１０を介して、フリップフロップ回路３１２に保持される。同様に、フリップフロップ回路２２２に保持されているテスト信号は、マイクロバンプ１１１、１２５を介して、フリップフロップ回路３３３に保持される。
【０１１３】
さらに、マイクロバンプ１０５にＨレベルのロジック用モード信号が入力されると、セレクタ３２２は、Ｂ端子に入力される信号を出力する状態になる。このとき、フリップフロップ回路３１２、３３３に保持されたテスト信号は、次の出力先のフリップフロップ回路にシフトする。
【０１１４】
以上のようにして、ＡＳＩＣチップ２００は、フリップフロップ回路に保持されているテスト信号を順次スキャンシフトし、テスト信号のスキャンシフト後は、図１２及び図１５の場合と同様にして、テスト信号をＡＳＩＣチップ２００に転送する。
【０１１５】
以上のように、第３の実施形態に係る半導体集積回路は、テスト信号を、ＡＳＩＣチップ２００内でスキャンシフトし、マイクロバンプを介してメモリチップ３００に転送する。さらに、上記半導体集積回路は、そのテスト信号を、メモリチップ３００内でスキャンシフトし、マイクロバンプを介してＡＳＩＣチップ２００に転送した後、ＡＳＩＣチップ２００内で再度スキャンシフトした後、マイクロバンプ１１４を介して外部に出力する。よって、マイクロバンプ１１４から出力されたテスト信号を検査することによって、マイクロバンプ間の接続状況を含めた全体の配線状況を検査することができる。
【０１１６】
以上のように、インターポーザを介してマイクロバンプで接続される半導体チップのウエハテスト（第１及び第２の実施形態）と、組み立て後のテスト（第３の実施形態）を効率よく実行することができる。特に多ビット幅を有する半導体チップを実装する半導体集積回路を効率よくテストすることができる。
【０１１７】
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。
【０１１８】
例えば、第３の実施形態では、テストイネーブル信号ＴＥＮ、モード信号、クロックはＡＳＩＣチップ２００に入力されていたが、メモリチップ３００に入力するようにしてもよい。
【０１１９】
また、第１から第３の実施形態において、プローブパットの数は特に限定されるものではなく、マイクロバンプの数より少なければよい。
【図面の簡単な説明】
【０１２０】
【図１】半導体集積回路の平面図である。
【図２】図１のＩ−Ｉ間の断面図である。
【図３】メモリチップの構成を示すブロック図である。
【図４】メモリチップの入力側の構成を示す図である。
【図５】セレクタの構成を示す論理回路である。
【図６】セレクタの入出力を示す真理値表である。
【図７】メモリチップの出力側の構成を示す図である。
【図８】メモリチップの入力側の構成を示す図である。
【図９】メモリチップの入力側の構成を示す図である。
【図１０】メモリチップ１０の出力側の構成を示す図である。
【図１１】メモリチップ１０の出力側の構成を示す図である。
【図１２】本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。
【図１３】セレクタの構成を示す論理回路である。
【図１４】セレクタの入出力を示す真理値表である。
【図１５】テストモードにおけるテスト信号の流れを示す図である。
【図１６】本発明の第３の実施形態に係る半導体集積回路の他の構成を示す図である。
【符号の説明】
【０１２１】
１，１００  インターポーザ
１０，３００  メモリチップ
１１  マイクロバンプ
１２  プローブパット
８０，２００  ＡＳＩＣチップ
【図１】
0004473215.tif 000002
【図３】
0004473215.tif 000003
【図４】
0004473215.tif 000004
【図５】
0004473215.tif 000005
【図６】
0004473215.tif 000006
【図７】
0004473215.tif 000007
【図８】
0004473215.tif 000008
【図９】
0004473215.tif 000009
【図１０】
0004473215.tif 000010
【図１１】
0004473215.tif 000011
【図１２】
0004473215.tif 000012
【図１３】
0004473215.tif 000013
【図１４】
0004473215.tif 000014
【図１５】
0004473215.tif 000015
【図１６】
0004473215.tif 000016
【図２】
0004473215.tif 000017