(57)【特許請求の範囲】
【請求項１】
第１の入力信号と第２の入力信号との差に応じた差動電流を流すｇｍセルであって、
第１の入力信号がゲートに入力される第１のトランジスタ及び第１の基準信号がゲートに入力される第２のトランジスタから構成される第１の差動対と、前記第１及び第２のトランジスタのソースに接続され前記第１の差動対に電流を供給する第１の電流源と、ソースが前記第１のトランジスタのドレインに接続され、ドレイン及びゲートが電源に接続された第３のトランジスタと、を有し、前記第１の入力信号と前記第１の基準信号との差を増幅する第１の差動増幅部と、
前記第１の入力信号と逆極性の第２の入力信号がゲートに入力される第４のトランジスタ及び第２の基準信号がゲートに入力される第５のトランジスタから構成される第２の差動対と、前記第４及び第５のトランジスタのソースに接続され前記第２の差動対に前記第１の電流源に流れる電流の電流値と同じ電流値の電流を供給する第２の電流源と、ソースが前記第４のトランジスタのドレインに接続され、ドレイン及びゲートが前記電源に接続された第６のトランジスタと、を有し、前記第２の入力信号と前記第２の基準信号との差を増幅する第２の差動増幅部と、
ソースが前記第２及び第４のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加される第７のトランジスタと、
ソースが前記第１及び第５のトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加される第８のトランジスタと、
前記第２及び第４のトランジスタのドレインと前記第７のトランジスタのソースに電流を供給する第３の電流源と、
前記第１及び第５のトランジスタのドレインと前記第８のトランジスタのソースに前記第３の電流源に流れる電流の電流値と同じ電流値の電流を供給する第４の電流源と、
前記第７のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第５の電流源と、
前記第８のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第６の電流源と、を備え、
前記第７のトランジスタのドレインは、ドレインとゲートが接続された第９のトランジスタのドレインに接続され、前記第７のトランジスタのドレインから出力される電流と前記第５の電流源から供給される電流とを加算した第１の電流は前記第９のトランジスタのドレインに供給され、
前記第８のトランジスタのドレインは、ドレインとゲートが接続された第１０のトランジスタのドレインに接続され、前記第８のトランジスタのドレインから出力される電流と前記第６の電流源から供給される電流とを加算した第２の電流は前記第１０のトランジスタのドレインに供給されることを特徴とするｇｍセル。
【請求項２】
入力信号に応じた電流を流すｇｍセルであって、
入力信号がゲートに入力される第１のトランジスタ及び第１の基準信号がゲートに入力される第２のトランジスタから構成される第１の差動対と、前記第１及び第２のトランジスタのソースに接続され前記第１の差動対に電流を供給する第１の電流源と、ソースが前記第１のトランジスタのドレインに接続され、ドレイン及びゲートが電源に接続された第３のトランジスタと、ソースが前記第２のトランジスタのドレインに接続され、ドレイン及びゲートが前記電源に接続された第４のトランジスタと、を有し、前記入力信号と前記第１の基準信号との差を増幅する第１の差動増幅部と、
ソースが前記第１のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加される第５のトランジスタと、
ソースが前記第２のトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加される第６のトランジスタと、
前記第１のトランジスタのドレインと前記第５のトランジスタのソースに電流を供給する第２の電流源と、
前記第２のトランジスタのドレインと前記第６のトランジスタのソースに前記第２の電流源に流れる電流の電流値と同じ電流値の電流を供給する第３の電流源と、
前記第５のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第４の電流源と、
前記第６のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第５の電流源と、
ドレインとゲートが接続され、そのドレインが前記第５のトランジスタのドレインに接続される第７のトランジスタと、ゲートが前記第７のトランジスタのゲートに接続され、ドレインが前記第６のトランジスタのドレインに接続される第８のトランジスタとを有し、前記第６のトランジスタのドレインから出力される電流と前記第５の電流源から供給される電流とを加算した第１の電流から前記第８のトランジスタのドレインから出力される第２の電流を引いた第３の電流を前記第８のトランジスタのドレインに接続される出力端子から出力する出力部と、を備えることを特徴とするｇｍセル。
【請求項３】
前記第５及び第６の電流源は、所定値の電流を供給し、前記第９及び第１０のトランジスタに流れる前記第１及び第２の電流を前記所定値より小さくならないようにすることを特徴とする請求項１に記載のｇｍセル。
【請求項４】
前記第３のトランジスタは、前記第１及び第５のトランジスタの夫々のドレイン電圧値を所定の値内に制限し、
前記第６のトランジスタは、前記第２及び第４のトランジスタの夫々のドレイン電圧値を所定の値内に制限することを特徴とする請求項１に記載のｇｍセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ｇｍセルに関する。
【０００２】
【従来の技術】
従来のこの種のカレントインターポレーションＡＤ変換器としては、例えば「IEEE Journal of Solid-State Circuits,VOL.31,NO.7,July 1996；”A 175MS/S,6b,160mW,3.3V CMOS A/D Converter”」等の文献に記載されているものがある。
【０００３】
特に、この文献の図２（Fig.2 ）にこのカレントインターポレーションＡＤ変換器のブロック図が示されている。このカレントインターポレーションＡＤ変換器においては、まず、前段に設けられたｇｍセル１〜１２の夫々に、アナログ入力電圧ｉｎｐｕｔと、２つの所定の基準電圧ｒｅｆ．ｔｏｐ（高い方の基準電圧）およびｒｅｆ．ｂｏｔｔｏｍ（低い方の基準電圧）間で所定の分割パターンで分割された基準電圧とが入力されるようになっている。
【０００４】
また、各ｇｍセルは、夫々に入力される電圧差に比例した差動電流を出力する。具体的には、図３に示すように、ｇｍセル２０は、Ｐ入力２１とＮ入力２２とを入力端子として備えると共に、出力電流がＩｐとなるＰ出力２３と出力電流がＩｎとなるＮ出力２４を出力端子として備え、「Ｉｐ＝（Ｖｐ−Ｖｎ）・ｇｍ、Ｉｎ＝−（Ｖｐ−Ｖｎ）・ｇｍ、但し、Ｖｐ、Ｖｎは夫々Ｐ入力２１、Ｎ入力２２に印加される電圧ｉｎｐｕｔ、ｒｅｆ」となる。
【０００５】
さらに、インターポレーティングサーキット（ｉｎｔｅｒｐｏｌａｔｉｎｇ  ｃｉｒｃｕｔ）は、各差動電流を、隣接するｇｍセル間でさらに分割した電流で補間する。この補間自体の原理は、前記文献の図３（Fig.3 ：差動電流の場合は前記文献の図４（Fig.3 ））を用いて詳細に説明されているため本明細書においてはこの原理を詳述することを避ける。
【０００６】
なお、前記文献においては、各差動電流を、隣接するｇｍセル間でさらに６種類の電流分割を行って補間しているため、１１×６＝６６種類の差動電流が出力される。そして、コンパレータ（ｃｏｍｐａｒａｔｏｒ）部は、補間された差動電流の夫々を比較して比較結果を出力する。この比較結果は、上側から下側まで、即ち、ｇｍ１側からｇｍ１２側まで例えば「００００…００１１１１…１１１」なる６６個のデジタル信号となる。さらに、デジタルデコーディング（ｄｉｇｉｔａｌ  ｄｅｃｏｄｉｎｇ）は、この比較結果に基づいて、予め定められた規則に従ってデジタル信号を出力してＡＤ変換を実行する。なお、このＡＤ変換の原理はフラッシュ型ＡＤと同じである。
【０００７】
図４は、９個のｇｍセル（ｇｍセル０〜ｇｍセル８）と、インターポレータと、複数のコンパレータとの動作を示す模式的説明図であって、各インターポレータが、ｇｍセル間の差動電流を８分割した場合を示している。図４では、ｇｍセル８のＰ出力およびＮ出力の夫々を８分割した様子を代表例として示している。
【０００８】
そして、各電流は夫々対応するコンパレータによって比較されその比較結果が出力されるので、この場合には６４個のコンパレータが設けられている。
図５は、正弦波電圧Ｖｉｎが入力された場合における各ｇｍセルの出力波形を示している。図４に示す回路において、ｒｅｆ．ｔｏｐとｒｅｆ．ｂｏｔｔｏｍ間で抵抗を用いた分圧回路によって得られる基準電圧は、ｇｍ８に入力されるものが最大となり、ｇｍ０に入力されるものが最小となる。
【０００９】
ある電圧Ｖｉｎが入力されると、上述したように、ｇｍ８に入力されている基準電圧が最大なので、前述した式よりＰ出力電流は最小になると共にＮ出力電流は最大となる。逆に、ｇｍ０に入力されている基準電圧は最小なので、前述した式によりＰ出力電流は最大になると共にＮ出力電流は最小となる。よって、Ｐ出力とＮ出力は、あるｇｍセルで逆転する。
【００１０】
Ｐ出力とＮ出力は夫々、インターポレータに出力され、インターポレータはｇｍ８のＰ出力電流とｇｍ７のＰ出力電流とを８分割して、差動電流の補間動作を行う。同様に、Ｎ出力電流についても同様に８分割して、差動電流の補間動作を行う。これらをＰ１、Ｐ２、…、Ｐ７、Ｐ８、Ｎ１、Ｎ２、…、Ｎ７、Ｎ８とする。同様に、以下、ｇｍ７とｇｍ６、ｇｍ６とｇｍ５、…とにおいて夫々、出力電流を８分割して補間動作を行う。結局、Ｐ出力とＮ出力は６４分割されるので、コンパレータは、Ｐ１とＮ１、Ｐ２とＮ２、…、Ｐ６４とＮ６４とを比較してその比較結果を出力する。その結果、６４個のデジタル信号「００００００…００１１１１…１１１」が出力される。
【００１１】
さて、図５を参照すると、入力信号として正弦波が入力された場合、ｇｍ４のＰ出力波形、Ｎ出力波形は夫々対称となるが、ｇｍ０側のセルに移るに従って、Ｐ出力は正方向に移動すると共に、Ｎ出力は０方向に移動する。同様に、ｇｍ８側のセルに移るに従って、Ｐ出力は０方向に移動すると共に、Ｎ出力は正方向に移動する。
【００１２】
【発明が解決しようとする課題】
ところで、従来の回路にあっては全てのｇｍセルをクランプ動作させずに線形動作させていた。全てのｇｍセルを線形動作させるためには、ｇｍセルの入力差動対のトランジスタのＶｏｎ（「Ｖｇｓ（ゲート・ソース間電圧）−Ｖｔ（しきい値電圧）」）を入力レンジ（「ｒｅｆ．ｔｏｐ−ｒｅｆ．ｂｏｔｔｏｍ」）以上にする必要がある。即ち、Ｉｄをドレイン電流、ｋ’を定数、Ｗをゲート幅、Ｌをゲート長とすると、「Ｖｏｎ＝√（Ｉｄ／ｋ’（Ｗ／Ｌ））＞入力レンジ」なる条件を満足させる必要があり、トランジスタサイズとバイアス電流の間に制約条件があることになる。ここで、トランジスタサイズＷ／Ｌを小さくすると、素子のばらつきによりＡ／Ｄ変換のオフセットが大きくなる。そこで、ある程度の大きさのトランジスタサイズが必要となる。
【００１３】
また、Ａ／Ｄ変換精度が向上させるためにｇｍ値（ゲイン）を大きくするという要請があり、「ｇｍ＝√（４ｋ’（Ｗ／Ｌ）Ｉｄ）」なる式が成立するため、ｇｍ値を大きくするには、Ｗ／Ｌを大きくする必要があるが、一方では電流Ｉｄをそれほど大きな値としたくはないといった問題もある。しかしながら、上述したような制約条件が存在する限り、不必要に多大な電流を流すことを余儀なくされるため、従来の消費電流は多大なものであった。
【００１４】
そこで、消費電流を大きくせず、しかもＷ／Ｌをある程度大きくして、ｇｍ値を大きくするには、上述したような制約条件が存在しなくなるようにすれば良い。つまり、入力電圧と基準電圧が近いところのｇｍセルだけを線形動作させれば良く、具体的には、電流レンジを小さくするということであり、Ｐ出力、Ｎ出力はそれぞれ０付近まで接近すると、線形動作せずにクリップしその反転電流も同様にクリップする。
【００１５】
図５は、このような電流の様子も示していて、例えばｇｍ８のＰ出力は０に近づいてクリップし、その反転出力もクリップしている。同様に、ｇｍ０のＮ出力も０に近づいてクリップする。
【００１６】
しかしながら、Ｐ出力とＮ出力を比較した結果は、クリップしようがクリップしまいが変化せず、出力に影響するのは、Ｐ出力とＮ出力が反転する部分だけである。だが、本来、Ｐ出力とＮ出力が反転する部分は線形動作しているはずであるが、実際にはそのようにはならない。図６はこのような状態を示している。
【００１７】
この図６において横軸は時間、縦軸は出力電流である。Ｐ出力電流が０に近づいて、再度、線形動作状態に戻るとき（以降「復帰」と称する）と、線形動作状態になって少し時間が経ったときとでのＰ出力とＮ出力の交点がずれてしまい、図示するように、交点Ａに対する電流値と交点Ｂに対する電流値とが異なってしまう。つまり、復帰直後は即座に完全な線形動作とならず、このような交点のずれはＡＤ変換結果である出力コードにヒステリシスを生じてしまい正確なＡＤ変換動作を行えなくなるという問題があった。
【００１８】
本発明は、上述したような課題を解決するためになされたもので、その目的は、消費電力が小さくて復帰動作が迅速に行えるｇｍセルを提供する点にある。
【００１９】
【課題を解決するための手段】
上記課題を解決し本発明の目的を達成するために、請求項１に係る発明によれば、第１の入力信号と第２の入力信号との差に応じた差動電流を流すｇｍセルであって、第１の入力信号がゲートに入力される第１のトランジスタ及び第１の基準信号がゲートに入力される第２のトランジスタから構成される第１の差動対と、前記第１及び第２のトランジスタのソースに接続され前記第１の差動対に電流を供給する第１の電流源と、ソースが前記第１のトランジスタのドレインに接続され、ドレイン及びゲートが電源に接続された第３のトランジスタと、を有し、前記第１の入力信号と前記第１の基準信号との差を増幅する第１の差動増幅部と、前記第１の入力信号と逆極性の第２の入力信号がゲートに入力される第４のトランジスタ及び第２の基準信号がゲートに入力される第５のトランジスタから構成される第２の差動対と、前記第４及び第５のトランジスタのソースに接続され前記第２の差動対に前記第１の電流源に流れる電流の電流値と同じ電流値の電流を供給する第２の電流源と、ソースが前記第４のトランジスタのドレインに接続され、ドレイン及びゲートが前記電源に接続された第６のトランジスタと、を有し、前記第２の入力信号と前記第２の基準信号との差を増幅する第２の差動増幅部と、ソースが前記第２及び第４のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加される第７のトランジスタと、ソースが前記第１及び第５のトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加される第８のトランジスタと、前記第２及び第４のトランジスタのドレインと前記第７のトランジスタのソースに電流を供給する第３の電流源と、前記第１及び第５のトランジスタのドレインと前記第８のトランジスタのソースに前記第３の電流源に流れる電流の電流値と同じ電流値の電流を供給する第４の電流源と、前記第７のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第５の電流源と、前記第８のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第６の電流源と、を備え、前記第７のトランジスタのドレインは、ドレインとゲートが接続された第９のトランジスタのドレインに接続され、前記第７のトランジスタのドレインから出力される電流と前記第５の電流源から供給される電流とを加算した第１の電流は前記第９のトランジスタのドレインに供給され、前記第８のトランジスタのドレインは、ドレインとゲートが接続された第１０のトランジスタのドレインに接続され、前記第８のトランジスタのドレインから出力される電流と前記第６の電流源から供給される電流とを加算した第２の電流は前記第１０のトランジスタのドレインに供給されることを特徴とするｇｍセルが提供される。
【００２０】
また、請求項２に係る発明によれば、入力信号に応じた電流を流すｇｍセルであって、入力信号がゲートに入力される第１のトランジスタ及び第１の基準信号がゲートに入力される第２のトランジスタから構成される第１の差動対と、前記第１及び第２のトランジスタのソースに接続され前記第１の差動対に電流を供給する第１の電流源と、ソースが前記第１のトランジスタのドレインに接続され、ドレイン及びゲートが電源に接続された第３のトランジスタと、ソースが前記第２のトランジスタのドレインに接続され、ドレイン及びゲートが前記電源に接続された第４のトランジスタと、を有し、前記入力信号と前記第１の基準信号との差を増幅する第１の差動増幅部と、ソースが前記第１のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加される第５のトランジスタと、ソースが前記第２のトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加される第６のトランジスタと、前記第１のトランジスタのドレインと前記第５のトランジスタのソースに電流を供給する第２の電流源と、前記第２のトランジスタのドレインと前記第６のトランジスタのソースに前記第２の電流源に流れる電流の電流値と同じ電流値の電流を供給する第３の電流源と、前記第５のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第４の電流源と、前記第６のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第５の電流源と、ドレインとゲートが接続され、そのドレインが前記第５のトランジスタのドレインに接続される第７のトランジスタと、ゲートが前記第７のトランジスタのゲートに接続され、ドレインが前記第６のトランジスタのドレインに接続される第８のトランジスタとを有し、前記第６のトランジスタのドレインから出力される電流と前記第５の電流源から供給される電流とを加算した第１の電流から前記第８のトランジスタのドレインから出力される第２の電流を引いた第３の電流を前記第８のトランジスタのドレインに接続される出力端子から出力する出力部と、を備えることを特徴とするｇｍセルが提供される。
また、請求項３に係る発明によれば、請求項１に記載の発明において、前記第５及び第６の電流源は、所定値の電流を供給し、前記第９及び第１０のトランジスタに流れる前記第１及び第２の電流を前記所定値より小さくならないようにすることを特徴とするｇｍセルが提供される。
また、請求項４に係る発明によれば、請求項１に記載の発明において、前記第３のトランジスタは、前記第１及び第５のトランジスタの夫々のドレイン電圧値を所定の値内に制限し、前記第６のトランジスタは、前記第２及び第４のトランジスタの夫々のドレイン電圧値を所定の値内に制限することを特徴とするｇｍセルが提供される。
請求項１ないし請求項４の発明によれば、電流源からの電流をＰ出力部やＮ出力部に供給し、出力部を構成するトランジスタに所定値より小さくならない電流を流して、トランジスタがオフ状態になるのを防止するとともに、差動トランジスタが過大に電流を引き込んだ時に、そのドレイン電圧が所定値より下がることを防止して、復帰速度を向上させることができる。
【００２２】
また、請求項１に記載のｇｍセルは、特に、出力クランプが生じる場所のｇｍセルに用いればよい。即ち、請求項１に記載のｇｍセルを、出力クランプが生じる場所のｇｍセルに用いるカレントインターポレーションＡＤ変換器も考えられる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は、本発明の実施の形態に係る全差動型のフォールデッドカスコード型のｇｍセルの回路図である。
【００２４】
このｇｍセルは、差動増幅部５２と差動増幅部５３と出力部５０と出力部５１とを含んでいて、さらに、一端を電源ライン４７（電圧ＶＤＤ）に接続された電流源３０ａと、これにソース端子が接続されたＰＭＯＳＦＥＴ（以下「Ｐ型ＭＯＳＦＥＴ」を単に「ＰＭＯＳＦＥＴ」と記す）４３と、このＰＭＯＳＦＥＴ４３のドレイン端子と電源ライン４７との間に接続された電流源３５（電流Ｉr ）とを備えるとともに、一端を電源ライン４７に接続された電流源３０ｂと、これにソース端子が接続されたＰＭＯＳＦＥＴ４４と、このＰＭＯＳＦＥＴ４４のドレイン端子と電源ライン４７との間に接続された電流源３６（電流Ｉr ）とを備えていて、ＰＭＯＳＦＥＴ４３およびＰＭＯＳＦＥＴ４４のゲート端子には固定バイアス電圧ＶB が印加されている。
【００２５】
差動増幅部５２は、差動対を構成するトランジスタＮＭＯＳＦＥＴ（以下「Ｎ型ＭＯＳＦＥＴ」を単に「ＮＭＯＳＦＥＴ」と記す）３８、ＮＭＯＳＦＥＴ３９と、この両トランジスタのソース端子に接続された定電流源３０ｃと、ＮＭＯＳＦＥＴ３８と電源ライン４７との間に設けられた、ダイオード接続（ドレイン端子とゲート端子を接続）したＮＭＯＳＦＥＴ３７とを有している。
【００２６】
差動増幅部５３は、差動対を構成するトランジスタＮＭＯＳＦＥＴ４０、ＮＭＯＳＦＥＴ４１と、この両トランジスタのソース端子に接続された定電流源３０ｄと、ＮＭＯＳＦＥＴ４１と電源ライン４７との間に設けられた、ダイオード接続したＮＭＯＳＦＥＴ４２とを有している。
【００２７】
また、電流源３０ａとＰＭＯＳＦＥＴ４３との接続点と、ＮＭＯＳＦＥＴ３７とＮＭＯＳＦＥＴ３８との接続点と、ＮＭＯＳＦＥＴ４０のドレイン端子とは共通電位となっており、一方、電流源３０ｂとＰＭＯＳＦＥＴ４４との接続点と、ＮＭＯＳＦＥＴ４２とＮＭＯＳＦＥＴ４１との接続点と、ＮＭＯＳＦＥＴ３９のドレイン端子とは共通電位となっている。
【００２８】
出力部５０は、ダイオード接続したＮＭＯＳＦＥＴ４５からなっていて、ＰＭＯＳＦＥＴ４３のドレイン電流と電流源３５の電流Ｉｒが加算された電流が、そのドレイン端子にＮ出力として供給され、電流／電圧変換されてゲート端子から出力される。また、出力部５１は、ダイオード接続したＮＭＯＳＦＥＴ４６からなっていて、ＰＭＯＳＦＥＴ４４のドレイン電流と電流源３６の電流Ｉｒが加算された電流が、そのドレイン端子にＰ出力として供給され、電流／電圧変換されてゲート端子から出力される。
【００２９】
さらに、電流源３０ａと電流源３０ｂは同一電流値の電流を供給する定電流源、電流源３０ｃと電流源３０ｄは同一電流値の電流を供給する定電流源であり、ＮＭＯＳＦＥＴ３９およびＮＭＯＳＦＥＴ４０の夫々のゲート端子には、Ｖｒｅｆｐ、Ｖｒｅｆｎなる固定電圧が印加されている。
【００３０】
今、ＮＭＯＳＦＥＴ３８のドレイン電流、ＮＭＯＳＦＥＴ３９のドレイン電流、ＰＭＯＳＦＥＴ４３のソース電流およびＰＭＯＳＦＥＴ４４のソース電流を夫々、Ｉａ、Ｉｂ、Ｉｃ、Ｉｄとして、ＮＭＯＳＦＥＴ３８およびＮＭＯＦＥＴ４１のゲート端子（Ｖｉｎｐ、Ｖｉｎｎ）間に正弦波を印加し、Ｖｉｎｐの電圧が上昇したとする。この結果、電流Ｉａが増加すると、電流源３０ｃは定電流源のため電流Ｉｂが減少する。電流Ｉａが増加すると、電流源３０ａは定電流源のため電流Ｉｃが減少して、Ｎ出力が減少する。一方、電流Ｉｂが減少すると、電流源３０ｂは定電流源のため電流Ｉｄが増加して、Ｐ出力が増加する。
【００３１】
一方、Ｖｉｎｐの電圧が下降したとすると、電流Ｉａが減少して、電流源３０ｃは定電流源のため電流Ｉｂが増加する。電流Ｉａが減少すると、電流源３０ａは定電流源のため電流Ｉｃが増加して、Ｎ出力が増加する。また、電流Ｉｂが増加すると、電流源３０ｂは定電流源のため電流Ｉｄが減少して、Ｐ出力が減少する。この説明では、特に差動増幅部５２の動作に注目して説明したが、ｇｍセルが全差動動作を行うと、結局、正弦波が入力された時の出力は図７のようになる。
【００３２】
ところで、電流源３５、３６は夫々、常に定電流Ｉr を出力部５０、５１に供給しており、Ｐ出力、Ｎ出力は所定値より小さくなることがない。即ち、電流源３５、３６を設けることによって、ＮＭＯＳＦＥＴ４５、４６がオフ状態にならなくなるようにして復帰速度を向上することを可能にしている。
【００３３】
また、ＮＭＯＳＦＥＴ３７、ＮＭＯＳＦＥＴ４２は、差動対のＭＯＳＦＥＴが過大に電流を引き込んだ時でも、そのドレイン電圧が所定の電圧より下がるのを防止するので、これによっても復帰速度を向上することを可能にしている。
【００３４】
したがって、このｇｍセルによれば、図６に示したようなヒステリシスを持つようなことがなくなる。図８は、このｇｍセルのＰ出力、Ｎ出力の波形図であり、横軸が時間、縦軸が出力電流である。Ｐ出力電流がＩr （約２７０μＡ）より小さくならずに復帰するので復帰速度が向上し、Ｐ出力とＮ出力の交点Ｃ、Ｄがずれることがなく、交点Ｃに対する電流値と交点Ｄに対する電流値とが同一となり出力コードにヒステリシスを生じてしまいようなことは発生しなくなる。しかも、消費電力を増加させずに若干の回路構成変更を行うだけで、このようなヒステリシスの発生を阻止できる。
【００３５】
図２は、本発明の他の実施の形態に係る単出力（シングルエンド）のフォールデッドカスコード型のｇｍセルの回路図である。このｇｍセルは、差動増幅部７０と出力部７１とを含み、さらに、一端が電源ライン（電源電圧ＶＤＤ）４７に接続された電流源６０ｂ、６０ｃ、６１（電流値Ｉr ）、６２（電流値Ｉr ）と、ソース端子が電流源６０ｂに接続されドレイン端子が電流源６１に接続されたＰＭＯＳＦＥＴ６３と、ソース端子が電流源６０ｃに接続されドレイン端子が電流源６２に接続されたＰＭＯＳＦＥＴ６４とが設けられている。さらに、ＰＭＯＳＦＥＴ６３およびＰＭＯＳＦＥＴ６４のゲート端子は固定バイアス電圧が印加されている。
【００３６】
差動増幅部７０は、差動対を構成するトランジスタＮＭＯＳＦＥＴ５６、ＮＭＯＳＦＥＴ５７と、この両トランジスタのソース端子に接続された定電流源６０ａと、ＮＭＯＳＦＥＴ５６と電源ライン４７との間に設けられた、ダイオード接続したＮＭＯＳＦＥＴ５４と、ＮＭＯＳＦＥＴ５７と電源ライン４７との間に設けられた、ダイオード接続したＮＭＯＳＦＥＴ５５とを有している。
【００３７】
また、ＮＭＯＳＦＥＴ５４とＮＭＯＳＦＥＴ５６との接続点と、電流源６０ｂとＰＭＯＳＦＥＴ６３との接続点とが共通電位となっていると共に、ＮＭＯＳＦＥＴ５５とＮＭＯＳＦＥＴ５７との接続点と、電流源６０ｃとＰＭＯＳＦＥＴ６４との接続点とが共通電位となっている。
【００３８】
出力部７１は、ＮＭＯＳＦＥＴ５８とＮＭＯＳＦＥＴ５９とをカレントミラー接続して構成されていて、ＮＭＯＳＦＥＴ５９のドレイン端子がＰ出力端子となっている。さらに、電流源６０ｂと６０ｃは同一電流値の電流を供給する定電流源であり、ＮＭＯＳＦＥＴ５７のゲート端子には、Ｖｒｅｆなる固定電圧が印加されている。
【００３９】
今、ＮＭＯＳＦＥＴ５６のドレイン電流、ＮＭＯＳＦＥＴ５７のドレイン電流、ＰＭＯＳＦＥＴ６３のソース電流およびＰＭＯＳＦＥＴ６４のソース電流を夫々、Ｉｅ、Ｉｆ、Ｉｇ、Ｉｈとして、ＮＭＯＳＦＥＴ５６のゲート端子（Ｖｉｎ）に正弦波を印加し、Ｖｉｎの電圧が上昇したとする。この結果、電流Ｉｅが増加すると、電流源６０ａは定電流源のため電流Ｉｆが減少する。電流Ｉｅが増加すると、電流源６０ｂは定電流源のため電流Ｉｇが減少して、一方、電流Ｉｆが減少すると、電流源６０ｃは定電流源のため電流Ｉｈが増加して、Ｐ出力が増加する。
【００４０】
一方、Ｖｉｎの電圧が下降したとすると、電流Ｉｅが減少して、電流源６０ａは定電流源のため電流Ｉｆが増加する。電流Ｉｅが減少すると、電流源６０ｂは定電流源のため電流Ｉｇが増加し、また、電流Ｉｆが増加すると、電流源６０ｃは定電流源のため電流Ｉｈが減少して、Ｐ出力が減少する。これが単出力型のｇｍセルの動作となる。
【００４１】
ところで、このｇｍセルにおいても、電流源６１、６２は夫々、常に定電流Ｉr を出力部７１に供給しており、Ｐ出力は所定値より小さくなることがない。即ち、電流源６１、６２を設けることによって、ＮＭＯＳＦＥＴ５８、５９がオフ状態にならなくなるようにして復帰速度を向上することを可能にしている。
【００４２】
また、ＮＭＯＳＦＥＴ５４、ＮＭＯＳＦＥＴ５５は、差動対のＭＯＳＦＥＴが過大に電流を引き込んだ時でも、そのドレイン電圧が所定の電圧より下がるのを防止するので、これによっても復帰速度を向上することを可能にしている。
【００４３】
このようにして、この実施の形態に係るｇｍセルにおいても、出力コードにヒステリシスを生じてしまいようなことは発生しなくなる。しかも、消費電力を増加させずに若干の回路構成変更を行うだけで、このようなヒステリシスの発生を阻止できる。
【００４４】
さて、図９にこのようなｇｍセルを用いたカレントインターポレーションＡＤ変換器のブロック構成図を示す。
このＡＤ変換器は、複数のｇｍセルからなるｇｍセル部１００と、インターポレーション２００部と、比較回路３００と、論理回路４００とを有している。
【００４５】
なお、ｇｍセルとしてこの実施の形態に係るｇｍセルを全て用いる必要は必ずしもなく、特に従来のこの種のＡＤ変換器において出力クランプが生じるｇｍセルに替えて本発明のｇｍセルを用いればよい。
【００４６】
さて、ｇｍセル部１００を構成する各ｇｍセルは、入力電圧に応じた差動電流を出力する。すると、インターポレーション部２００は、各ｇｍセルが出力する差動電流を、隣接するｇｍセル間で複数種類の電流に分割した電流で補間する。
【００４７】
さらに、比較回路３００は、補間された差動電流の夫々を比較してその比較結果を出力し、論理回路４００は、比較結果に基づいて、予め定められた規則に従ってデジタル信号を出力する。このようにして、アナログ信号ｉｎｐｕｔがデジタル信号に変換されるＡＤ変換動作が行われる。
【００４８】
このＡＤ変換器によれば、上述したようなｇｍセルを用いたのでＡＤ変換結果であるデジタルコードにヒステリシスが生じるようなことがなくなり、高精度のＡＤ変換を行える。また、ダイオード接続したＭＯＳＦＥＴや電流源の追加等の構成の簡易な変更でｇｍセルを改良できるので、ＡＤ変換時の消費電力も従来に比べさほど上昇させずに済み、製造コストの上昇も抑制できる。
【００４９】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、出力部に電流源を接続して、出力部に流れる電流が所定値より小さくならないと共に、差動トランジスタの夫々に、ダイオード接続されたトランジスタを接続して、差動トランジスタの夫々のドレイン電圧値が所定値内に制限されるように構成されるので、低消費電力で復帰速度が速いｇｍセルを実現することが可能となる。
【００５０】
また、請求項２に係る発明によれば、このようなｇｍセルを用いてカレントインターポレーションＡＤ変換器を構成したので、低消費電力の回路構成で、ＡＤ変換結果であるデジタルコードにヒステリシスが生じるようなことがなくなるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るｇｍセルの回路図である。
【図２】本発明の他の実施の形態に係るｇｍセルの回路図である。
【図３】従来のｇｍセルの説明図である。
【図４】従来のカレントインターポレーションＡＤ変換器の動作の模式的説明図である。
【図５】従来のカレントインターポレーションＡＤ変換器の動作の模式的説明図である。
【図６】従来のｇｍセルの動作の説明図である。
【図７】ｇｍセルの動作の説明図である。
【図８】ｇｍセルの動作の説明図である。
【図９】本発明の実施の形態に係るカレントインターポレーションＡＤ変換器のブロック構成図である。
【符号の説明】
３７、３８、３９、４０、４１、４２、４５、４６  ＮＭＯＳＦＥＴ
４３  ＰＭＯＳＦＥＴ
４４  ＰＭＯＳＦＥＴ
４７  電源ライン
３０ａ  電流源
３０ｂ  電流源
３０ｃ  電流源
３０ｄ  電流源
３５  電流源
３６  電流源
４７  電源ライン
５０  出力部
５１  出力部
５２  差動増幅部
５３  差動増幅部
６０ａ  電流源
６０ｂ  電流源
６０ｃ  電流源
６１  電流源
６２  電流源
５４、５５、５６、５７、５８、５９  ＮＭＯＳＦＥＴ
６３  ＰＭＯＳＦＥＴ
６４  ＰＭＯＳＦＥＴ
７０  差動増幅部
７１  出力部
１００  ｇｍセル部
２００  インターポレーション部
３００  比較回路
４００  論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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