(57)【特許請求の範囲】
【請求項１】
複数のクロック信号を出力する発振部分、複数の同期信号を入出力する同期部分、及び、初期化部分を含む同期式発振回路であって、
前記発振部分は、環状に接続された第1の発振用論理ゲート、第２の発振用論理ゲート、第１の発振用コンデンサ、及び第２の発振用コンデンサを備え、更に、いずれか１つの前記発振用論理ゲートの少なくとも１つの入力と１つの出力とを接続する発振用抵抗を備え、
前記同期部分は、いずれか１つの前記発振用論理ゲートの出力を制御し、
前記初期化部分は、前記第１及び第２の発振用論理ゲートの前記出力を入力して、少なくとも１つの前記発振用論理ゲートの前記出力を制御する初期化用論理ゲートを備えることを特徴とする同期式発振回路。
【請求項２】
２つの発振用論理ゲートと、
２つの発振用抵抗と、
２つの発振用コンデンサと、
２つの同期用ラッチ回路と、
２つの同期用論理ゲートと、
初期化用論理ゲートと、
を含む同期式発振回路であって、
前記２つの発振用論理ゲート及び前記２つの発振用コンデンサが環状に接続されること、
前記２つの発振用抵抗の各々が、いずれか１つの前記発振用論理ゲートの少なくとも１つの入力と１つの出力を接続すること、
１つの前記同期用ラッチ回路及び１つの前記同期用論理ゲートからなる２つの論理回路の各々が、いずれか１つの前記発振用論理ゲートの前記出力を制御すること、
前記初期化用論理ゲートが、前記２つの発振用論理ゲートの前記出力を入力して、少なくとも１つの前記発振用論理ゲートの前記出力を制御すること、
を特徴とする同期式発振回路。
【請求項３】
請求項１又は２記載の同期式発振回路に対して、
前記２つの発振用論理ゲートの各々が少なくとも１つの入力抵抗を備えたことを特徴とする同期式発振回路。
【請求項４】
請求項１ないし３いずれかに記載の同期式発振回路に対して、前記２つの発振用コンデンサのうち、少なくとも１つの代りに水晶振動子を用いることを特徴とする同期式発振回路。
【請求項５】
請求項１ないし４いずれかに記載の複数の同期式発振回路を正方格子状又は六角格子状に配列した発振回路ネットワークであって、
各々の前記同期式発振回路のいずれか１つの前記発振用コンデンサから出力される同期信号が隣接する前記同期式発振回路のクロック信号の位相をずらすことにより、全ての前記同期式発振回路の前記クロック信号の位相が揃うことを特徴とする発振回路ネットワーク。
【請求項６】
請求項４記載の発振回路ネットワークを、格子が重なるように積層したことを特徴とする発振回路ネットワーク。
【請求項７】
複数のデジタル回路又は複数のアナログ回路からなる第一の電子回路と、
請求項５又は６記載の１個以上の発振回路ネットワークを含む第二の電子回路と、が複数の層に積層され、
前記第一の電子回路が、前記１個以上の発振回路ネットワークのうち、少なくとも１個の前記同期式発振回路からクロック信号を入力することを特徴とする発振回路ネットワーク。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、外部から入力した同期信号に同期して自励発振する同期式発振回路に関し、詳しくは、複数の論理ゲート、複数の抵抗及び複数のコンデンサから構成される同期式発振回路、及び複数の同期式発振回路を接続したネットワークに関する。
【０００２】
【従来の技術】
従来から三次元ＬＳＩ技術を用いたデバイスが多数開発されてきた（例えば、特開昭６３−１７４３５６、特開平２−３５４２５、特開平７−１３５２９３参照）が、一般のＬＳＩに比べて三次元ＬＳＩの製造コストは非常に高かった。しかしながら、近年ウェハーを張り合わせることにより三次元ＬＳＩを製造する技術（Ｋｏｙａｎａｇｉ，Ｍ．，  Ｋｕｒｉｎｏ，Ｈ．，  Ｌｅｅ，Ｋ−Ｗ．，  Ｓａｋｕｍａ，Ｋ．，  Ｍｉｙａｋａｗａ，Ｎ．，  Ｉｔａｎｉ，Ｈ．，’Ｆｕｔｕｒｅ  Ｓｙｓｔｅｍ−ｏｎ−Ｓｉｌｉｃｏｎ  ＬＳＩ  Ｃｈｉｐｓ’，  ＩＥＥＥ  ＭＩＣＲＯ，  １９９８，  Ｖｏｌ．１８，  Ｎｏ．４，  ｐａｇｅｓ１７−２２参照）が開発されているので、ＬＳＩ製造者は従来の三次元ＬＳＩ技術に比べて容易に三次元ＬＳＩを製造することができるようになってきた。
【０００３】
【発明が解決しようとする課題】
また一方、従来からデジタル回路の同期を取るために、水晶振動子を用いたクロック信号が用いられてきた。しかしながら、近年、デジタル回路の高速化に従いクロック周波数が高くなり、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の設計上、信号の伝搬遅延時間が問題になってきており、LＳＩ全体の同期性を保つことが困難になってきた。この問題を根本的に解決するために、ＬＳＩの設計者はクロック信号の遅延時間を最小にしなければならない。さらにＬＳＩの高集積化に伴い、ＬＳＩ中の多数のデジタル回路を同期させなければならなくなってきた。このような高動作周波数かつ高集積度のＬＳＩを設計及び製造するために、ＬＳＩ設計者は、現在、分周回路及び非同期回路を用いてこの同期問題を回避している。しかしながら、根本解決とは程遠く、いまだ十分なものとはいえない。
【０００４】
【課題を解決するための手段】
本発明者は、外部からの同期信号の位相と周期に合わせて自励発振する同期式発振回路を着想することによって、前記課題を解決できることを見出した。
【０００５】
即ち、請求項１の発明は、複数のクロック信号を出力する発振部分、複数の同期信号を入出力する同期部分、及び、初期化部分を含む同期式発振回路であって、前記発振部分は、環状に接続された第1の発振用論理ゲート、第２の発振用論理ゲート、第１の発振用コンデンサ、及び第２の発振用コンデンサを備え、更に、いずれか１つの前記発振用論理ゲートの少なくとも１つの入力と１つの出力とを接続する発振用抵抗を備え、前記同期部分は、いずれか１つの前記発振用論理ゲートの出力を制御し、前記初期化部分は、前記第１及び第２の発振用論理ゲートの前記出力を入力して、少なくとも１つの前記発振用論理ゲートの前記出力を制御する初期化用論理ゲートを備えることを特徴とする同期式発振回路である。
これにより、前記発振部分は自励発振し、外部から入力される複数の同期信号によって発振部分の自励振動を制御することができる。したがって、発振回路の前記自励振動に関する諸問題が好適に解決される。
クロック信号自体が同期する多数の発振回路がＬＳＩ全体に配置されれば、前記課題が好適に解決できる。三次元ＬＳＩ技術を用いると、ＬＳＩ設計者は、例え多数の発振回路をＬＳＩ全体に配置したとしても、他のデジタル回路を適当な場所に配置することができるばかりか、これらのデジタル回路は最短距離にある発振回路からクロック信号を入力することができる。しかもＬＳＩ設計者はクロック信号以外の信号線の総配線長も短くすることができるので、結果としてＬＳＩ設計者は容易にＬＳＩを設計することができるようになる。
これらのことを考慮すると、複数の発振回路が互いに同期するような機構が存在すれば、これらの発振回路が生成する全てのクロック信号は同期することができるので、三次元ＬＳＩ技術を用いることにより、これらのクロック信号の伝搬遅延時間を最小にすることができる。
請求項２の発明は、２つの発振用論理ゲートと、２つの発振用抵抗と、２つの発振用コンデンサと、２つの同期用ラッチ回路と、２つの同期用論理ゲートと、初期化用論理ゲートと、を含む同期式発振回路であって、２つの前記発振用論理ゲート及び２つの前記発振用コンデンサが環状に接続されることと、２つの前記発振用抵抗の各々が、いずれか１つの前記発振用論理ゲートの少なくとも１つの入力と１つの出力を接続することと、１つの前記同期用ラッチ回路及び１つの前記同期用論理ゲートからなる２つの論理回路の各々が、いずれか１つの前記発振用論理ゲートの前記出力を制御することと、前記初期化用論理ゲートが、２つの前記発振用論理ゲートの前記出力を入力して、少なくとも１つの前記発振用論理ゲートの前記出力を制御することと、を特徴とする同期式発振回路である。
本発明の発振部分では、２つの前記発振用論理ゲートと２つの前記発振用コンデンサとが環状に接続され、前記発振用抵抗を用いて前記発振用論理ゲートの前記出力と前記入力が接続される。これにより、前記発振部分は自励発振する。前記発振部分はＡ側とＢ側の２つに分割される。本発明の同期部分は前記発振部分に対応して前記Ａ側と前記Ｂ側の２つに分割される。
前記同期部分の前記Ａ側及び前記Ｂ側のいずれでも、前記同期用論理ゲートが外部から入力される複数の同期信号を統合した後、前記同期用ラッチ回路が統合結果を記憶する。前記同期用ラッチ回路は前記統合結果に従い前記発振用論理ゲートを制御して、前記同期式発振回路の同期信号の位相及び周期を前記外部から入力される複数の前記同期信号の前記位相及び前記周期に合わせる。
電源投入時など前記同期式発振回路の前記同期信号、及び前記外部から入力される複数の前記同期信号が不規則な場合に、前記初期化用論理ゲートは少なくとも１つの前記発振用論理ゲートの前記出力をＬｏｗレベル又はＨｉｇｈレベルのいずれかに固定して、前記同期発振回路の前記同期信号の前記位相を決定する。本発明は、前記外部から入力される複数の前記同期信号によって前記発振部分の前記自励振動を制御することができる。
したがって、発振回路の前記自励振動に関する諸問題が好適に解決される。
【０００６】
請求項３の発明は、請求項１又は２記載の同期式発振回路に対して、２つの前記発振用論理ゲートの各々が少なくとも１つの入力抵抗を備えたことを特徴とする同期式発振回路である。前記発振用論理ゲートがＣＭＯＳ（相補形金属酸化膜半導体）によって作成される場合、前記発振用論理ゲートの入力に前記発振用コンデンサに蓄えられた電流が直接流れると前記ＣＭＯＳが壊れてしまうことがある。本発明はＡ側及びＢ側の各々の発振部分に前記入力抵抗を追加することにより、前記発振用論理ゲートの前記ＣＭＯＳを保護する。したがって、前記ＣＭＯＳを用いたデジタル回路の同期に関する諸問題が好適に解決される。
【０００７】
請求項４の発明は、請求項１ないし３いずれかに記載の同期式発振回路に対して、２つの前記発振用コンデンサのうち少なくとも１つの代りに水晶振動子を用いることを特徴とする同期式発振回路である。請求項１及び２記載の同期式発振回路では、前記発振用抵抗及び前記発振用コンデンサの性能のばらつきにより、利用者が同期信号の周期を正確に設定することは困難である。発信周波数が一定である前記水晶振動子を用いることにより、本発明は利用者が前記同期信号の周期を正確に設定できるようにする。したがって、デジタル回路の同期に関する諸問題が好適に解決される。
【０００８】
請求項５の発明は、請求項１ないし４いずれかに記載の複数の同期式発振回路を正方格子状又は六角格子状に配列した発振回路ネットワークであって、各々の前記同期式発振回路のいずれか１つの前記発振用コンデンサから出力される同期信号が隣接する前記同期式発振回路のクロック信号の位相をずらすことにより、全ての前記同期式発振回路の前記クロック信号の位相が揃うことを特徴とする発振回路ネットワークである。本発明では、複数の前記同期式発振回路が前記正方格子状又は前記六角格子状に配列されるので、隣接する前記同期式発振回路間の距離は等しくなる。したがって、各々の前記同期式発振回路が隣接する前記同期式発振回路から入力する、複数の同期信号の伝搬遅延時間も等しくなる。本発明の発振部分では、２つの前記発振用論理ゲートと２つの前記発振用コンデンサとが環状に接続され、前記発振用抵抗を用いて前記発振用論理ゲートの前記出力と前記入力が接続される。これにより前記発振部分は自励発振する。前記発振部分はＡ側とＢ側の２つに分割される。本発明の同期部分は前記発振部分に対応して前記Ａ側と前記Ｂ側の２つに分割される。前記同期部分の前記Ａ側及び前記Ｂ側のいずれでも、前記同期用論理ゲートが、隣接する前記同期式発振回路から入力される複数の前記同期信号を統合した後、前記同期用ラッチ回路が統合結果を記憶する。前記同期用ラッチ回路は、前記統合結果に従い前記発振用論理ゲートを制御して、前記同期式発振回路の同期信号の位相及び周期を、隣接する前記同期式発振回路から入力される複数の前記同期信号の前記位相及び前記周期に合わせる。つまり本発明は、複数の前記同期式発振回路を相互に接続することにより、全ての前記同期式発振回路が生成する前記クロック信号を同期させることができる。一般に、１つのクロック信号をＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）全体に分配する際に、前記クロック信号の周波数が高くなればなるほど、前記クロック信号の伝搬遅延時間が問題となる。しかしながら前記同期式発振回路を前記ＬＳＩに分散配置することにより、前記ＬＳＩ全体のデジタル回路に同期した前記クロック信号を分配することができる。したがって、前記デジタル回路の同期に関する諸問題が好適に解決される。
【０００９】
請求項６の発明は、請求項４記載の発振回路ネットワークを、格子が重なるように積層したことを特徴とする発振回路ネットワークである。本発明では、前記正方格子状又は前記六角格子状に配列された複数の前記同期式発振回路からなる前記発振回路ネットワークが、三次元ＬＳＩ技術を用いて積層される。その際に、各層において前記正方格子状又は前記六角格子状に配列された各々の前記同期式発振回路は、垂直方向に重なり合うように配置され、さらに、重なり合った前記同期式発振回路のうち隣接するものから前記同期信号を入力するように、各々の前記同期式発振回路の前記同期信号の信号線が配線される。これにより、各々の前記同期信号の前記信号線の配線長は前記垂直方向に対して最短となる。本発明では、前記垂直方向の前記同期信号の遅延時間が水平方向の前記同期信号の前記遅延時間と等しくなるように、前記三次元ＬＳＩ技術において、ＬＳＩ設計者が垂直配線の断面積及び材料を変更したり、又はディレイラインを加えることにより、全ての前記同期式発振回路は前記クロック信号を同期させることができる。したがって、前記三次元ＬＳＩの同期に関する諸問題が好適に解決される。
【００１０】
請求項７の発明は、複数のデジタル回路又は複数のアナログ回路からなる第一の電子回路と、請求項５又は６記載の１個以上の発振回路ネットワークを含む第二の電子回路と、が複数の層に積層され、前記第一の電子回路が、前記１個以上の発振回路ネットワークのうち少なくとも１個の前記同期式発振回路からクロック信号を入力することを特徴とする発振回路ネットワークである。本発明は、三次元ＬＳＩ技術を用いて、複数の前記デジタル回路、複数の前記アナログ回路及び１個以上の前記発振回路ネットワークを積層する。１個の前記発振ネットワークに含まれる全ての前記同期式発振回路の前記クロック信号は同期している。これにより、複数の前記デジタル回路及び複数の前記アナログ回路は、１個の前記発振ネットワークに含まれるいずれの前記同期式発振回路から前記クロック信号を入力しても、同期することができる。そこで複数の前記デジタル回路及び複数の前記アナログ回路は、１個の前記発振ネットワークに含まれる全ての前記同期式発振回路のうち、最も近いものから前記クロック信号を入力することにより、前記クロック信号の信号線の配線長及び伝搬遅延時間を最小にすることができる。本発明は前記三次元ＬＳＩ技術を用いているので、複数の前記デジタル回路及び複数の前記アナログ回路の配置が容易になる。したがって、前記クロック信号の分配に関する諸問題が好適に解決される。
【００１１】
【発明の実施の形態】
以下、本発明の同期式発振回路４１０の実施形態を挙げ、図面を参照して説明する。
【００１２】
まず、図１に示すように、請求項１、２に対応する本実施形態の同期式発振回路４１０は、Ａ側発振用論理ゲート４０１ａ、Ａ側発振用コンデンサ４０４ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用コンデンサ４０４ｂから構成される発振部分、Ａ側同期用ラッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、Ｂ側同期用ラッチ回路４０５ｂ及びＢ側同期用論理ゲート４０６ｂから構成される同期部分、及び初期化用論理ゲート４０２から構成され、発振部分と同期部分はそれぞれＡ側とＢ側の２つに分割される。また図１では、同期式発振回路４１０が他の４つの同期式発振回路４１０から同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’を入力するものとする。なお図１において、Ａ側発振用論理ゲート４０１ａ、Ｂ側発振用論理ゲート４０１ｂ、Ａ側同期用ラッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、Ｂ側同期用ラッチ回路４０５ｂ、Ｂ側同期用論理ゲート４０６ｂ及び初期化用論理ゲート４０２には、全てＮＯＲゲートが用いられているが、勿論ＮＡＮＤゲートなど他の論理ゲートが用いられても良い。
【００１３】
発振部分では、Ａ側発振用論理ゲート４０１ａ、Ａ側発振用コンデンサ４０４ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用コンデンサ４０４ｂが環状に配線され、さらにＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力と入力が、それぞれＡ側発振用抵抗４０３ａ及びＢ側発振用抵抗４０３ｂを用いて配線される。すなわち、Ａ側発振用論理ゲート４０１ａは複数（ここでは３つ）の入力端子を備え、各々の入力端子が、Ａ側発振用コンデンサ４０４ａの１つの端子、初期化用論理ゲート４０２の出力端子及びＡ側同期用ラッチ回路４０５ａの出力端子に配線される。さらにＡ側発振用抵抗４０３ａが、Ａ側発振用コンデンサ４０４ａに接続されたＡ側発振用論理ゲート４０１ａの入力端子と、Ａ側発振用論理ゲート４０１ａの出力端子との間を接続する。同様に、Ｂ側発振用論理ゲート４０１ｂは複数（ここでは２つ）の入力端子を備え、各々の入力端子が、Ｂ側発振用コンデンサ４０４ｂの１つの端子、初期化用論理ゲート４０２の出力端子及びＢ側同期用ラッチ回路４０５ｂの出力端子に配線される。さらにＢ側発振用抵抗４０３ｂが、Ｂ側発振用コンデンサ４０４ｂに接続されたＢ側発振用論理ゲート４０１ｂの入力端子と、Ｂ側発振用論理ゲート４０１ｂの出力端子との間を接続する。最後に、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂの開放端子が、それぞれＢ側発振用論理ゲート４０１ｂ及びＡ側発振用論理ゲート４０１ａの出力端子に接続される。
【００１４】
さて、Ａ側発振用論理ゲート４０１ａの出力端子の電圧がＨｉｇｈレベルである場合、分岐点Ｅの電圧もＨｉｇｈレベルになる。したがってクロック信号ＣｌｏｃｋＡもＨｉｇｈレベルになる。また分岐点Ｅ及びＦにおいて、Ａ側発振用論理ゲート４０１ａの出力端子から供給される電流は、クロック信号ＣｌｏｃｋＡ、Ａ側発振用抵抗４０３ａ、Ｂ側発振用コンデンサ４０４ｂ及び初期化用論理ゲート４０２に分配される。Ａ側発振用抵抗４０３ａに分配された電流は、分岐点Ｇにおいて、Ａ側発振用論理ゲート４０１ａ及びＡ側発振用コンデンサ４０４ａに分配される。分岐点Ｇの電圧が分岐点Ｅ及びＦの電圧と等しくなるまで、Ａ側発振用コンデンサ４０４ａは、分配された電流を入力する。分岐点Ｇの電圧がＨｉｇｈレベルになると、分岐点Ｈの電圧もＨｉｇｈレベルになるので、同期信号ＳｙｎｃｈＡ０’もＨｉｇｈレベルになる。さらにＡ側発振用論理ゲート４０１ａの１つの入力端子の電圧がＨｉｇｈレベルになるので、Ａ側発振用論理ゲート４０１ａの出力端子の電圧がＬｏｗレベルになる。一方で、Ａ側発振用論理ゲート４０１ａの出力端子の電圧がＬｏｗレベルの場合、分岐点Ｇの電圧が分岐点Ｅ及びＦの電圧と等しくなるまで、Ａ側発振用コンデンサ４０４ａは電流を出力する。この電流は、分岐点Ｇにおいて、Ａ側発振用論理ゲート４０１ａ及びＡ側発振用抵抗４０３ａに分配される。Ａ側発振用抵抗４０３ａに分配された電流は、分岐点Ｅにおいて、Ｂ側発振用コンデンサ４０４ｂからの電流と合流し、Ａ側発振用論理ゲート４０１ａの出力端子に流入する。分岐点Ｇの電圧がＬｏｗレベルになると、分岐点Ｈの電圧もＬｏｗレベルになるので、同期信号ＳｙｎｃｈＡ０’もＬｏｗレベルになる。さらにＡ側発振用論理ゲート４０１ａの他の入力端子の電圧もＬｏｗレベルになると、Ａ側発振用論理ゲート４０１ａの出力端子の電圧がＨｉｇｈレベルになる。
【００１５】
同様に、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＨｉｇｈレベルである場合、分岐点Ｉの電圧もＨｉｇｈレベルになる。したがってクロック信号ＣｌｏｃｋＢもＨｉｇｈレベルになる。また分岐点Ｉ、Ｊ及びＫにおいて、Ｂ側発振用論理ゲート４０１ｂの出力端子から供給される電流は、クロック信号ＣｌｏｃｋＢ、Ｂ側発振用抵抗４０３ｂ、Ａ側発振用コンデンサ４０４ａ及び初期化用論理ゲート４０２に分配される。Ｂ側発振用抵抗４０３ｂに分配された電流は、分岐点Ｌにおいて、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用コンデンサ４０４ｂに分配される。分岐点Ｌの電圧が分岐点Ｉ、Ｊ及びＫの電圧と等しくなるまで、Ｂ側発振用コンデンサ４０４ｂは、分配された電流を入力する。分岐点Ｌの電圧がＨｉｇｈレベルになると、分岐点Ｍの電圧もＨｉｇｈレベルになるので、同期信号ＳｙｎｃｈＢ０’もＨｉｇｈレベルになる。さらにＢ側発振用論理ゲート４０１ｂの１つの入力端子の電圧がＨｉｇｈレベルになるので、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＬｏｗレベルになる。一方で、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＬｏｗレベルの場合、分岐点Ｌの電圧が分岐点Ｉ、Ｊ及びＫの電圧と等しくなるまで、Ｂ側発振用コンデンサ４０４ｂは電流を出力する。この電流は、分岐点Ｌにおいて、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用抵抗４０３ｂに分配される。Ｂ側発振用抵抗４０３ｂに分配された電流は、分岐点Ｊにおいて、Ａ側発振用コンデンサ４０４ａからの電流と合流し、Ｂ側発振用論理ゲート４０１ｂの出力端子に流入する。分岐点Ｌの電圧がＬｏｗレベルになると、分岐点Ｍの電圧もＬｏｗレベルになるので、同期信号ＳｙｎｃｈＢ０’もＬｏｗレベルになる。さらにＢ側発振用論理ゲート４０１ｂの他の入力端子の電圧もＬｏｗレベルになると、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＨｉｇｈレベルになる。
【００１６】
なお、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂに蓄えられる電荷量は、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力端子の電圧の差に依存する。
【００１７】
ここでＡ側発振用抵抗４０３ａ及びＢ側発振用抵抗４０３ｂの抵抗値を共にＲオームとし、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂの容量を共にＣファラッドとすると、発振部分は、時定数ＲＣに応じて自励発振をすることにより、２つのクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢと、２つの同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’を生成することができる。
【００１８】
同期部分では、同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’に応じて、Ａ側同期用ラッチ回路４０５ａとＡ側同期用論理ゲート４０６ａ、及びＢ側同期用ラッチ回路４０５ｂとＢ側同期用論理ゲート４０６ｂが、それぞれＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂを制御する。
【００１９】
すなわち、Ａ側同期用論理ゲート４０６ａの複数の入力端子（ここでは４つ）に、それぞれ同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ４’が入力され、Ａ側同期用論理ゲート４０６ａの出力端子がＡ側同期用ラッチ回路４０５ａの１つの入力端子に配線される。またＡ側同期用ラッチ回路４０５ａのもう１つの入力端子に同期信号ＳｙｎｃＡＯ’が入力される。したがって、同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ４’の全てがＬｏｗレベルである場合、Ａ側同期用ラッチ回路４０５ａの出力信号ＱＡ’はＬｏｗレベルになる。さらに同期信号ＳｙｎｃＡ０’がＬｏｗレベルであれば、Ａ側発振用論理ゲート４０１ａの出力端子はＨｉｇｈレベルになることができる。ただし、同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ４’のうちいずれか１つでもＨｉｇｈレベルである場合、同期信号ＳｙｎｃＡ０’がＨｉｇｈレベルになれば、Ａ側同期用ラッチ回路４０５ａの出力信号ＱＡ’はＨｉｇｈレベルになる。しかも同期信号ＳｙｎｃＡ０’が再度Ｌｏｗレベルになっても、Ａ側同期用ラッチ回路４０５ａの出力信号ＱＡ’はＨｉｇｈレベルのままである。したがって同期信号ＳｙｎｃＡ０’、ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ４’の全てがＬｏｗレベルにならなければ、Ａ側発振用論理ゲート４０１ａの出力端子はＨｉｇｈレベルになることができない。
【００２０】
同様に、Ｂ側同期用論理ゲート４０６ｂの複数の入力端子（ここでは４つ）に、それぞれ同期信号ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’が入力され、Ｂ側同期用論理ゲート４０６ｂの出力端子がＢ側同期用ラッチ回路４０５ｂの１つの入力端子に配線される。またＢ側同期用ラッチ回路４０５ｂのもう１つの入力端子に同期信号ＳｙｎｃＢＯ’が入力される。したがって、同期信号ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’の全てがＬｏｗレベルである場合、Ｂ側同期用ラッチ回路４０５ｂの出力信号ＱＢ’はＬｏｗレベルになる。さらに同期信号ＳｙｎｃＢ０’がＬｏｗレベルであれば、Ｂ側発振用論理ゲート４０１ｂの出力端子はＨｉｇｈレベルになることができる。ただし、同期信号ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’のうちいずれか１つでもＨｉｇｈレベルである場合、同期信号ＳｙｎｃＢ０’がＨｉｇｈレベルになれば、Ｂ側同期用ラッチ回路４０５ｂの出力信号ＱＢ’はＨｉｇｈレベルになる。しかも同期信号ＳｙｎｃＢ０’が再度Ｌｏｗレベルになっても、Ｂ側同期用ラッチ回路４０５ｂの出力信号ＱＢ’はＨｉｇｈレベルのままである。したがって同期信号ＳｙｎｃＢ０’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’の全てがＬｏｗレベルにならなければ、Ｂ側発振用論理ゲート４０１ｂの出力端子はＨｉｇｈレベルになることができない。
【００２１】
これにより同期部分は、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相と周期を、同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’の位相と周期に合わせることができる。
【００２２】
初期化用論理ゲート４０２は、電源投入時などにＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂを制御することにより、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相を決定するものである。図１の場合、初期化用論理ゲート４０２として２入力ＮＯＲゲートが用いられている。この初期化用論理ゲート４０２の２つの入力端子が、それぞれＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力端子に配線され、しかも初期化用論理ゲート４０２の出力信号Ｏｓｃ’がＡ側発振用論理ゲート４０１ａの入力端子のうちの１つに入力されているので、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力端子の電圧が共にＬｏｗレベルの時だけ、出力信号Ｏｓｃ’はＨｉｇｈレベルになる。このような状態は、Ａ側発振用論理ゲート４０１ａ、Ａ側発振用抵抗４０３ａ、Ａ側発振用コンデンサ４０４ａ、Ａ側同期用ラッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、Ｂ側発振用論理ゲート４０１ｂ、Ｂ側発振用抵抗４０３ｂ、Ｂ側発振用コンデンサ４０４ｂ、Ｂ側同期用ラッチ回路４０５ｂ、Ｂ側同期用論理ゲート４０６ｂ及び初期化用論理ゲート４０２の低品質及び故障が原因である場合、及びノイズにより同期式発振回路４１０が誤動作した場合を除いて、電源投入時に限られる。したがって初期化用論理ゲート４０２は、電源投入時にＡ側発振用論理ゲート４０１ａの出力端子の電圧をＬｏｗレベルに固定することができる。これにより、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＨｉｇｈレベルになるので、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相が電源投入時に決定される。
【００２３】
なお、図１では同期式発振回路４１０が他の４つの同期式発振回路４１０から同期信号を入力する場合を示したが、接続される同期式発振回路４１０の数に応じてＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力数を変更するか、さもなくばＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力端子のうち不必要なものをプルダウンすれば良い。
【００２４】
図１の同期式発振回路４１０は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）及びＥＣＬ（エミッタ結合論理回路）など多くの半導体技術を用いて実装することができる。ただしＣＭＯＳ（相補形金属酸化膜半導体）のようなＦＥＴ（電界効果型トランジスタ）を用いた場合には、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂに蓄えられた電荷がＡ側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッチ回路４０５ｂの入力端子に一斉に流れた場合、Ａ側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッチ回路４０５ｂのいずれかが破壊される恐れがある。図２に示すように、請求項３記載の発明に対応する実施形態では、この問題を回避するためにＡ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂが用いられる。これにより、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂに蓄えられた電荷が、Ａ側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッチ回路４０５ｂの入力端子に一斉に流れることはない。またＡ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂにより、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの入力端子に流れる電流が減少するので、Ａ側入力抵抗４０７ａとＡ側発振用コンデンサ４０４ａ、及びＢ側入力抵抗４０７ｂとＢ側発振用コンデンサ４０４ｂから求められる時定数の精度も上がる。なおＡ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂの抵抗値を共にＲ０オームとする。抵抗値Ｒ０は電源電圧、Ａ側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッチ回路４０５ｂの入力特性、及び容量Ｃなどを参考にして決定する。
【００２５】
さて、ＬＳＩ技術を用いて論理ゲートのみならず抵抗及びコンデンサを実現したとしても、図１及び２の個々の部品の性能にはばらつきが生じる。まして同期式発振回路４１０に望み通りのクロック周波数を発生させることは困難である。そこで図３に示すように、請求項４記載の発明に対応する実施形態では、Ａ側発振用コンデンサ４０４ａの代りに水晶振動子４０８を用いることにより、同期式発振回路４１０が水晶振動子４０８の振動数に合わせて自励発振することができる。ただしＢ側発振用コンデンサ４０４ｂの容量Ｃは、同期式発振回路４１０がおおよそ水晶振動子４０８の振動数で自励発振するような値に設定する必要がある。
【００２６】
ここまでは同期式発振回路４１０単体の回路構成について説明してきた。以下では、複数（ここでは３個）の同期式発振回路４１０ａ〜４１０ｃが接続された場合に、同期式発振回路４１０ａ〜４１０ｃがお互いにどのように同期を取るのか、タイミングチャートを用いて説明する。なおＣＭＯＳの場合、入力インピーダンスが高い上、入力電圧のしきい値が電源電圧と接地電圧の中央に設定され得るので、以下のタイミングチャートはＣＭＯＳを念頭に作成されている。ただしＴＴＬ及びＥＣＬなどの場合でも、タイミングチャートは同様の波形となる。
【００２７】
まず図４に示すように、３つの同期式発振回路４１０ａ〜４１０ｃが接続された場合を考える。なお、図４において、同期式発振回路４１０ａ〜４１０ｃをＳＯＵと略記する。各々の同期式発振回路４１０ａ〜４１０ｃの同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’は、それぞれ残りの同期式発振回路４１０ａ〜４１０ｃのＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂに入力される。したがってＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂは２入力論理ゲートであれば良い。これら３つの同期式発振回路４１０ａ〜４１０ｃが安定して自励発振しているとき、同期式発振回路４１０ａのタイミングチャートを図５に示す。なお、全ての同期式発振回路４１０ａ〜４１０ｃは対称的なので、同期式発振回路４１０ｂ及び４１０ｃのタイミングチャートも同様である。
【００２８】
図５から明らかなように、同期式発振回路４１０ａ〜４１０ｃが自励発振している場合には、クロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢが同時にＨｉｇｈレベル（Ｈレベル）になることはない。そのため初期化用論理ゲート４０２の出力は常にＬｏｗレベル（Ｌレベル）となる。またＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの真理値表の非対称性に従い、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂの電圧が放電によりＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの入力電圧のしきい値に到達した時点を起点として同期式発振回路４１０ａ〜４１０ｃが自励発振する。
【００２９】
図６に示すように、同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’の波形が何らかの理由により短くなった場合、同期式発振回路４１０は同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’に関係なく動作する。したがってクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢに対して影響はない。なお、同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’を生成する同期式発振回路４１０は、同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’を同期信号ＳｙｎｃＡ０’、ＳｙｎｃＡ２’、ＳｙｎｃＢ０’及びＳｙｎｃＢ２’の位相に合わせるように動作する。
【００３０】
図７に示すように、同期信号ＳｙｎｃＡ２’及びＳｙｎｃＢ２’の波形が何らかの理由により長くなった場合、同期式発振回路４１０ａは、同期信号ＳｙｎｃＢ０’（又はＳｙｎｃＡ０’）の位相を同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の位相に合わせるように動作する。したがってクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢの周期は同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の周期に合わせて長くなる。
【００３１】
図８に示すように、同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’の波形が何らかの理由により短くなり、同期信号ＳｙｎｃＡ２’及びＳｙｎｃＢ２’の波形が何らかの理由により長くなった場合、同期式発振回路４１０ａは同期信号ＳｙｎｃＢ０’（又はＳｙｎｃＡ０’）の位相を同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の位相に合わせるように動作する。したがってクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢの周期は同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の周期に合わせて長くなる。
【００３２】
上記より、３つの同期式発振回路４１０ａ〜４１０ｃは、これらのうち最も周期が長いものに同期することが判る。このことは、時定数が微妙に異なる同期式発振回路４１０が接続された場合にも成り立つ。
【００３３】
図９に示すように、電源投入時に全ての信号の電圧は０ボルトとなるので、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力、つまりクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢはＬレベルと見なされる。したがって初期化用論理ゲート４０２の出力、つまり信号Ｏｓｃ’は直ちにＨレベルに変化する。同時にクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢもＨレベルに変化する。しかしながら信号Ｏｓｃ’がＨレベルになると、クロック信号ＣｌｏｃｋＡは強制的にＬレベルに変更されるので、結果としてクロック信号ＣｌｏｃｋＢのみがＨレベルとなる。このとき信号Ｏｓｃ’はＬレベルになり、その後Ｌレベルを持続する。これにより電源投入後、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相が一意に決定される。
【００３４】
ここまでは請求項１ないし３記載の発明に対応した実施形態の同期式発振回路４１０を３つ接続した場合のタイミングチャートについて説明したが、３つの同期式発振回路４１０のうち少なくとも１つに、請求項４記載の発明に対応した実施形態の同期式発振回路４１０を用いた場合も同様の動作をする。ただし水晶振動子４０８の周期は一定であると見なせるので、水晶振動子４０８を含まない同期式発振回路４１０の位相が、水晶振動子４０８を含む同期式発振回路４１０の位相に合うように、水晶振動子４０８を含まない同期式発振回路４１０の波形の長さが優先的に変化する。したがって、同期式発振回路４１０のネットワークにおいて、水晶振動子４０８を含む同期式発振回路４１０が少なくとも１つあれば、ネットワーク全体のクロック周波数を一定に保つことができる。
【００３５】
さて、請求項１、２、又は３記載の発明に対応した実施形態は、必ずしも図４のように他の全ての同期式発振回路４１０と接続される必要はない。そこで以下では、同期式発振回路４１０が規則的に配列された場合について説明する。
【００３６】
図１０に示すように、請求項５記載の発明に対応した実施形態は、正方格子状に配列された同期式発振回路４１０を隣接同士接続したネットワークである。この場合、Ａ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力数は４となる。なお、辺縁の同期式発振回路４１０において、接続先のないＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力はプルアップ又はプルダウンされるものとする。同期式発振回路４１０を正方格子状に配列する代りに、図１１に示すように同期式発振回路４１０を六角格子状に配列して隣接同士を接続することもできる。このように同期式発振回路４１０が規則的に配置されることにより、全ての同期信号用信号線の長さがほぼ等しくなるので、同期式発振回路４１０は互いに同期し易くなる。したがって、パイプライン処理装置、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、シストリックアレイ、データフロープロセッサ、及び並列画像処理装置のように大規模で規則的なデジタル回路に対して、これらの二次元ネットワークは、外部からのクロック信号を分配する場合に比べて、クロック信号を容易に供給することができる。
【００３７】
図１２に示すように、請求項６記載の発明に対応した実施形態は、上述の正方格子状（又は六角格子状）に配列された同期式発振回路４１０を、三次元ＬＳＩ技術を用いて複数重ね合わせたネットワークである。同期式発振回路４１０が正方格子状に配列された場合には、Ａ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力数は６となり、同期式発振回路４１０が六角格子状に配列された場合には、Ａ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力数は８となる。図１２の場合、正方格子状に配列された同期式発振回路４１０のネットワークが３個積層されており、各々の同期式発振回路４１０の同期信号が実線で表されている。なお、各々の同期式発振回路４１０のＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力端子のうち、隣接する同期式発振回路４１０と接続されていないものは、プルアップ又はプルダウンされているものとする。図１２から明らかなように、各層の同期式発振回路４１０が重なり合うことにより、層間の同期信号の信号線の長さは等しく、しかも最短になる。したがって層間の配線材料を変更したり、又はディレイラインなどを用いることにより、層を跨ぐ同期信号の伝搬遅延時間は、層内の同期信号の伝搬遅延時間と等しくなるように容易に調整され得るので、異なる層の同期式発振回路４１０は互いに同期することができる。
【００３８】
さらに、図１３に示すように、請求項７記載の発明に対応した実施形態は、正方格子状（又は六角格子状）に配列された同期式発振回路４１０のネットワークと、プロセッサ及び演算回路などのデジタル回路４３１と、フォトダイオード及びＡ／Ｄ変換回路などのアナログ回路４３２と、を三次元ＬＳＩの異なる層に実装する。図１３の場合、正方格子状に配列された同期式発振回路４１０が第２層及び第５層に実装され、デジタル回路４３１が第１層、第３層及び第４層に実装され、アナログ回路４３２が第６層に実装されている。図１３において、実線は同期信号を表し、破線はクロック信号を表す。またクロック信号及び同期信号以外の信号線は省略されている。第２層及び第５層に実装された同期式発振回路４１０のうち、重なり合ったもの同士は互いの同期信号を入力するので、第２層及び第５層にある全ての同期式発振回路４１０は同じ位相と周期のクロック信号を生成することができる。さらに同期式発振回路４１０のネットワークがデジタル回路４３１及びアナログ回路４３２と異なる層に実装され得るで、デジタル回路４３１及びアナログ回路４３２の配置によって同期式発振回路４１０の配置がずれることもなく、しかも同期信号の信号線が迂回することもない。さらに三次元ＬＳＩの各層の間にノイズ対策を施すことにより、同期式発振回路４１０はデジタル回路４３１及びアナログ回路４３２のノイズに影響されないので、同期式発振回路４１０は安定に動作する。同様に、デジタル回路４３１及びアナログ回路４３２は、これらの配置場所に関係なく、最短距離の同期式発振回路４１０からクロック信号を入力することができる。このことは、ＬＳＩ設計者がデジタル回路４３１及びアナログ回路４３２の実装層内でクロック信号の信号線を引き回す必要がないことを意味するので、このＬＳＩ設計者は、デジタル回路４３１及びアナログ回路４３２を任意の場所に配置しても、クロック信号の伝搬遅延時間を一定範囲内に収めることができる。したがって、デジタル回路４３１及びアナログ回路４３２の設計も容易になる。特に、図１３に示すような同期式発振回路４１０のネットワークは、正方格子状又は六角格子状に配列されたプロセッサが一斉に処理したデータを垂直方向に向かってパイプライン処理するような、シストリックアレイ及び並列画像処理装置に対して効率よくクロック信号を供給することができる。
【００３９】
以上、本実施形態を説明したが、本発明は上述の実施形態には限定されることはなく、当業者であれば種々なる態様を実施可能であり、本発明の技術的思想を逸脱しない範囲において本発明の構成を適宜改変できることは当然であり、このような改変も、本発明の技術的範囲に属するものである。
【００４０】
【発明の効果】
請求項１、２及び３記載の発明によれば、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）及びＥＣＬ（エミッタ結合論理回路）のようなバイポーラ半導体、及びＣＭＯＳ（相補形金属酸化膜半導体）などの半導体製造技術に関係なく、簡単な回路を追加するだけでＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）全体のデジタル回路４３１を同期させることができる。本発明を用いることにより、半導体メーカは高速動作が必要なプロセッサ及び計測機器を容易に設計することができるようになる。
【００４１】
請求項４記載の発明によれば、利用者は水晶振動子を用いて同期式発振回路のクロック周波数を正確に設定できるので、請求項１ないし３記載の同期式発振回路と接続することにより、全ての同期式発振回路のクロック周波数を水晶振動子の振動数に合わせることができる。
【００４２】
請求項５記載の発明によれば、正方格子状又は六角格子状に配列された同期式発振回路の各々は、隣接する同期式発振回路間の距離に関わらず、クロック信号の位相及び周期を等しくすることができる。つまり、求められるクロック信号の周波数が同期式発振回路自体の動作周波数の範囲内であれば、ＬＳＩ設計者は、隣接する同期式発振回路間の同期信号の伝搬遅延時間を計算して、隣接する同期式発振回路間の距離を変更することにより、求められるクロック信号をＬＳＩ全体に分配することができる。
【００４３】
請求項６記載の発明によれば、同期式発振回路のネットワークが三次元ＬＳＩの複数の層に実装されても、全ての同期式発振回路は、位相及び周期が等しいクロック信号を生成することができる。したがって、例え三次元ＬＳＩの層数が増えたとしても、ＬＳＩ設計者は、求められるクロック信号を三次元ＬＳＩ全体に分配することができる。
【００４４】
請求項７記載の発明によれば、同期式発振回路の配置が容易になるので、同期式発振回路のネットワークは、プロセッサ及び演算回路などのデジタル回路にクロック信号を安定的に供給することができる。しかもこれらのデジタル回路はどの同期式発振回路からでもクロック信号を入力することができるので、ＬＳＩ設計者はデジタル回路を自由に配置することができる。したがって、高速プロセッサの開発で問題となるクロック信号の伝搬遅延時間及びクロックスキューが容易に解決される。また、パイプライン処理装置、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、シストリックアレイ、データフロープロセッサ、及び並列画像処理装置など大規模になればなるほど性能が向上する並列システムの場合、デジタル回路４３１全体に同期したクロック信号を供給することができるので、ＬＳＩ設計者はクロック信号の遅延時間の問題を回避しながら大規模な並列システムを設計することができる。
【図面の簡単な説明】
【図１】ＮＯＲゲートを用いた基本的な同期式発振回路の回路図である。
【図２】入力抵抗を用いた同期式発振回路の回路図である。
【図３】水晶振動子を用いた場合の同期式発振回路の回路図である。
【図４】３つの同期式発振回路から構成されるネットワークのブロック図である。
【図５】３つの同期式発振回路が同期した場合のタイミングチャートである。
【図６】３つの同期式発振回路のうち１つの位相が進んだ場合のタイミングチャートである。
【図７】３つの同期式発振回路のうち１つの位相が遅れた場合のタイミングチャートである。
【図８】３つの同期式発振回路の位相が異なる場合のタイミングチャートである。
【図９】３つの同期式発振回路に電源が投入された場合のタイミングチャートである。
【図１０】正方格子状に配列された同期式発振回路から構成されるネットワークのブロック図である。
【図１１】六角格子状に配列された同期式発振回路から構成されるネットワークのブロック図である。
【図１２】格子が重なるように同期式発振回路を積層した場合の説明図である。
【図１３】同期式発振回路、デジタル回路及びアナログ回路を積層した場合の説明図である。
【符号の説明】
４０１ａ  Ａ側発振用論理ゲート
４０１ｂ  Ｂ側発振用論理ゲート
４０２    初期化用論理ゲート
４０３ａ  Ａ側発振用抵抗
４０３ｂ  Ｂ側発振用抵抗
４０４ａ  Ａ側発振用コンデンサ
４０４ｂ  Ｂ側発振用コンデンサ
４０５ａ  Ａ側同期用ラッチ回路
４０５ｂ  Ｂ側同期用ラッチ回路
４０６ａ  Ａ側同期用論理ゲート
４０６ｂ  Ｂ側同期用論理ゲート
４０７ａ  Ａ側入力抵抗
４０７ｂ  Ｂ側入力抵抗
４０８    水晶振動子
４１０    同期式発振回路
４３１    デジタル回路
４３２    アナログ回路
【図１】
0004589559.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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