(57)【特許請求の範囲】
【請求項１】
互いに異なる電位を選択するための複数のトランジスタが４行２列をなして形成され、
該トランジスタの各行について、第１幹配線と該第１幹配線の上方の第２幹配線とから成る幹配線対の組が２組、該行を挟むように配設され、該２組が１グループをなし、
該トランジスタの偶数行と奇数行の一方に対応した該幹配線対の２組の間隔が、該トランジスタの偶数行と奇数行の他方に対応した該幹配線対の２組の間隔ｄの２倍であり、隣合うグループの間隔が該間隔ｄに等しく、
（ａ）該２倍の間隔の各グループについて、各幹配線対の第２幹配線は、このグループの隣り合う第２幹配線間へ分岐し層間コンタクト及び該第２幹配線と並行した中間配線を介して該複数のトランジスタの１つのソース領域又はドレイン領域に接続され、
（ｂ）該２倍の間隔の各グループについて、各幹配線対の第１幹配線は、このグループの隣り合う第２幹配線間へ分岐しさらに、層間コンタクト及び配線を介して、該複数のトランジスタのうち、一方側の隣のグループの２組に挟まれているトランジスタの１つのソース領域又はドレイン領域に接続され、
該複数のトランジスタが２セット、一方のセットに対し他方のセットが列方向に１行ずらして形成され、該一方のセットの各グループの幹配線対が延設されて該他方のセットの対応する行のグループの幹配線対と連続し、該一方のセットの各グループの幹配線対の２組の間隔と、該他方のセットの各グループの幹配線対の２組の間隔とが、各連続するグループについて逆の関係になっており、各セットについて、該（ａ）と該（ｂ）の接続関係を満たしている、
ことを特徴とする半導体装置。
【請求項２】
該トランジスタは、ガラス基板上に形成されたＴＦＴであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置を備えたことを特徴とする表示装置用データドライバ。
【請求項４】
複数の走査ラインのうち選択されたものでスイッチングトランジスタがオンになってデータラインの電位が該スイッチングトランジスタを介し表示画素の選択行の表示電極に印加されるマトリックス型表示パネルと、
該データラインに該電位を印加し、表示しようとする画像の１水平期間毎に該電位を更新する請求項３記載のデータドライバと、
該複数の走査ラインに対し線順次に走査パルスを供給する走査ドライバと、
を有することを特徴とする表示装置。
【請求項５】
上記表示パネルは液晶表示パネルであることを特徴とする請求項４記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、互いに異なる電位を選択するための複数のトランジスタが４行２列をなして形成され、これら電位を印加するための配線が該基板の上方に敷設されている半導体装置及びこの半導体装置を用いた表示装置に関する。
【０００２】
【従来の技術】
図１２は、従来の多階調活性マトリックス液晶表示装置の概略構成を示す。説明の簡単化のために、図１２では液晶表示パネル１０が４×４画素のモノクロ表示の場合を示している。
【０００３】
液晶表示パネル１０のデータラインＸ１〜Ｘ４には、データドライバ２０の出力端から１行分の表示電位が同時に供給される。液晶表示パネル１０の走査ラインＹ１〜Ｙ４には、走査ドライバ３０の出力端から走査パルスが線順次に供給される。データドライバ２０は、この走査パルス毎にデータラインＸ１〜Ｘ４上の表示電位を更新する。データドライバ２０及び走査ドライバ３０は制御回路４０により制御され、制御回路４０は、外部からの水平同期信号ＨＳ、垂直同期信号ＶＳ及びクロックＣＫに基づいて、各種制御信号を生成する。
【０００４】
データドライバ２０は、点順次にラッチパルスＬＣＨ１〜ＬＣＨ４を生成するシフトレジスタ２１と、２段のバッファ用レジスタ２２１〜２２４及び２３１〜２３４と、レジスタ２３１〜２３４の内容をアナログ電圧に変換するＤ／Ａ変換回路とを備え、このＤ／Ａ変換回路は、選択回路２４１〜２４４と、出力バッファ回路２５１〜２５４と、階調電位生成回路２６とを備えている。
【０００５】
シフトレジスタ２１は、水平同期信号ＨＳと同一周期のスタートパルスＳＰ１を、シリアルデータ入力端で受け取り、これを、クロックＣＫをバッファゲートに通したクロックＣＫ１でシフトさせ、並列出力端からラッチパルスＬＣＨ１〜ＬＣＨ４を順に出力する。
【０００６】
並列Ｎビットのデジタル映像信号Ｄは、レジスタ２２１〜２２４に共通に供給され、ラッチパルスＬＣＨ１〜ＬＣＨ４のタイミングでそれぞれレジスタ２２１〜２２４に保持される。レジスタ２２１〜２２４に１ライン分の表示データが保持された後に、水平同期信号ＨＳと同一周期のラッチパルスＬＣＨ５のタイミングで、レジスタ２２１〜２２４の内容がそれぞれレジスタ２３１〜２３４に書き込まれ、１水平周期（水平同期信号ＨＳの１周期）の間保持される。この間、レジスタ２２１〜２２４に次の表示ライン用のデータが上記同様にして保持される。
【０００７】
走査ドライバ３０は、バッファゲート３１〜３４とシフトレジスタ３５とを備えており、シフトレジスタ３５の各ビットの出力端にバッファゲート３１〜３４の入力端が接続されている。バッファゲート３１〜３４の出力端はそれぞれ、液晶表示パネル１０の走査ラインＹ１〜Ｙ４に接続されている。シフトレジスタ３５は、そのシリアルデータ入力端に供給される、垂直同期信号ＶＳと同一周期のスタートパルスＳＰ２を、水平同期信号ＨＳと同一周期のクロックＣＫ２でシフトさせる。
【０００８】
図１３は、上記Ｄ／Ａ変換回路の構成例を示す。図１３では説明の簡単化のために、入力が３ビットである場合を示している。
【０００９】
階調電位生成回路２６は、電源電位Ｖ７とＶ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位（基準電位）Ｖ７〜Ｖ０を出力し、選択回路２４１は入力データに応答してこれらの１つを選択し出力する。入力データの各ビットは、１対の相補信号からなり、一般にビットＤの相補信号を＊Ｄで表す。選択回路２４１は、ｉ＝０〜７の各々について、スイッチングトランジスタＱｉ０〜Ｑｉ２が直列接続されたアナログスイッチ回路を備え、その一端に階調電位生成回路２６からの階調電位Ｖｉが供給され、他端が共通に接続されて出力バッファ回路２５１の入力端に接続されている。ｊ＝０〜２の各々について、スイッチングトランジスタＱｉｊのゲートには１ビット選択信号Ｄｊと＊Ｄｊとの一方が供給される。
【００１０】
例えば入力データが‘１０１’の場合には、スイッチングトランジスタＱ４２、Ｑ５２、Ｑ６２、Ｑ７２、Ｑ０１、Ｑ１１、Ｑ４１、Ｑ５１、Ｑ１０、Ｑ３０、Ｑ５０及びＱ７０がオンになり、その他のスイッチングトランジスタがオフになる。これにより、スイッチングトランジスタＱ５２、Ｑ５１及びＱ５０のアナログスイッチ回路のみがオンになって、階調電位Ｖ５が選択され出力バッファ回路２５１に供給される。
【００１１】
図１４（Ａ）は、選択回路２４１のレイアウトパターンを示しており、ハッチングを施した部分はＮ型領域、一点鎖線はゲートラインである。図１４（Ｂ）は、図１４（Ａ）中の１４Ｂ−１４Ｂ線に沿った、絶縁膜を図示省略した断面図である。
【００１２】
【発明が解決しようとする課題】
図１２の液晶表示パネル１０は、実際には例えば、１０２４×７６８カラー画素であり、各カラー画素はＲ（赤）、Ｇ（緑）及びＢ（青）の３画素からなる。各画素の階調数を６４（６ビット）とすると、１つのセレクタで６４×６個のスイッチングトランジスタを必要とするので、Ｄ／Ａ変換回路の全セレクタのスイッチングトランジスタ数は１０２４×３×６４×６＝ １，１７９，６４８個となり、チップ面積又はＬＣＤパネル周辺部面積増大の原因となる。
【００１３】
また、この場合、各階調電位供給線が１０２４×３個の選択回路の階調電位入力端に接続され、全選択回路に同時に電流が流れるので、階調電位供給線に流れる電流が比較的多く、このため、その抵抗成分により水平方向位置に応じて階調電位が低下し、表示品質が低下する。これを防止するために、６４本の階調電位供給線の幅を広くすると、階調電位供給線のピッチが大きくなってチップ面積が増大する。
【００１４】
一般には、配線を多層化することにより配線領域を狭くすることができる。多層配線の場合、上下に隣り合う層の配線が互いに直角な方向であるので、液晶表示装置のデータドライバのように多数本の階調電位供給線が密集して並置されている場合にはこれを適用することができない。
【００１５】
特開平３−２１８０５２号公報には、マスタースライス方式により製造される半導体集積回路において、格子状の電源配線を、上下に隣り合うように２層形成することにより、１層のみ形成する場合よりも電源配線の幅を広くして電源電位の変動を低減可能であることが開示されている。
【００１６】
しかし、液晶表示装置のデータドライバのように多数本の階調電位供給線が密集して並置されている場合に、単に上下に隣り合うように配線を形成し且つ同一ピッチで並置しても、第３層配線を隣合う第３層配線間へ分岐させた後に第２層及び第１層の配線を介して選択回路の階調電位入力端に接続しなければならいので、デザインルール上、第２及び第３層の配線ピッチを、第２層ののみに配線を形成した場合の２倍にしなければならず、配線領域の面積低減化ができない。
【００１７】
本発明の目的は、このような問題点に鑑み、互いに異なる電位を選択するための複数のトランジスタが４行２列をなして形成され、これら電位を印加するための配線が該基板の上方に敷設されている場合に、多層配線により配線領域の面積を低減することが可能な半導体装置及び表示装置を提供することにある。
【００１８】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、互いに異なる電位を選択するための複数のトランジスタが４行２列をなして形成され、
該トランジスタの各行について、第１幹配線と該第１幹配線の上方の第２幹配線とから成る幹配線対の組が２組、該行を挟むように配設され、該２組が１グループをなし、
該トランジスタの偶数行と奇数行の一方に対応した該幹配線対の２組の間隔が、該トランジスタの偶数行と奇数行の他方に対応した該幹配線対の２組の間隔ｄの２倍であり、隣合うグループの間隔が該間隔ｄに等しく、
（ａ）該２倍の間隔の各グループについて、各幹配線対の第２幹配線は、このグループの隣り合う第２幹配線間へ分岐し層間コンタクト及び該第２幹配線と並行した中間配線を介して該複数のトランジスタの１つのソース領域又はドレイン領域に接続され、
（ｂ）該２倍の間隔の各グループについて、各幹配線対の第１幹配線は、このグループの隣り合う第２幹配線間へ分岐しさらに、層間コンタクト及び配線を介して、該複数のトランジスタのうち、一方側の隣のグループの２組に挟まれているトランジスタの１つのソース領域又はドレイン領域に接続され、
該複数のトランジスタが２セット、一方のセットに対し他方のセットが列方向に１行ずらして形成され、該一方のセットの各グループの幹配線対が延設されて該他方のセットの対応する行のグループの幹配線対と連続し、該一方のセットの各グループの幹配線対の２組の間隔と、該他方のセットの各グループの幹配線対の２組の間隔とが、各連続するグループについて逆の関係になっており、各セットについて、該（ａ）と該（ｂ）の接続関係を満たしている。
【００１９】
この半導体装置によれば、各セットの各グループの２組の配線間隔を同一にした場合よりも、配線と直角な方向の配線領域幅が狭くなるので、配線領域の面積を従来よりも低減して、半導体チップやＴＦＴを用いた表示パネル周囲部の面積を低減することができる。
【００２２】
本発明の他の態様の構成及び効果は、以下の説明から明らかになる。
【００４０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
【００４１】
［第１実施形態］
図１は、図１３に対応した本発明の第１実施形態のＤ／Ａ変換回路を示す。
【００４２】
階調電位生成回路２６は、階調電位Ｖ７とＶ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力データ（３ビット選択信号）に応答してこれらの１つを選択し出力する。
【００４３】
選択回路２４Ａは、例えば図１２中の選択回路２４１の替わりに用いられ、図１２中の選択回路２４２〜２４４についても同様である。
【００４４】
選択回路２４Ａは、入力データの上位１ビットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を選択する２入力選択回路５０〜５３からなる回路と、入力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ０及びＤ０に応答してこの回路の出力の１つを選択する４入力選択回路２４Ｘとからなる。
【００４５】
選択回路２４Ａは、図１３中の選択回路２４１と次のような関係になっている。
【００４６】
図１３中の選択回路２４１のスイッチングトランジスタアレイの第４及び第８行について、スイッチングトランジスタＱ４０及びＱ００は共に、ゲートライン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制御され、スイッチングトランジスタＱ４１及びＱ０１は共に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１によりオン／オフ制御される。これに対し、スイッチングトランジスタＱ４２及びＱ０２はそれぞれゲートラインＧ２及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオン／オフ制御される。そこで、図１の選択回路２４Ａでは、スイッチングトランジスタＱ４１とＱ４２の間のノードにスイッチングトランジスタＱ０２の一端が接続され、これにより図１３のスイッチングトランジスタＱ００及びＱ０１が省略されている。スイッチングトランジスタＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方を選択する２入力選択回路５０が構成されている。
【００４７】
同様に図１では、スイッチングトランジスタＱ５１とＱ５２との間のノードにスイッチングトランジスタＱ１２の一端が接続され、これにより図１３のスイッチングトランジスタＱ１０及びＱ１１が省略され、スイッチングトランジスタＱ６１とＱ６２との間のノードにスイッチングトランジスタＱ２２の一端が接続され、これにより図１３のスイッチングトランジスタＱ２０及びＱ２１が省略され、スイッチングトランジスタＱ７１とＱ７２との間のノードにスイッチングトランジスタＱ３２の一端が接続され、これにより図１３のスイッチングトランジスタＱ３０及びＱ３１が省略されている。スイッチングトランジスタＱ５２とＱ１２とで、階調電位Ｖ５とＶ１との一方を選択する２入力選択回路５１が構成され、スイッチングトランジスタＱ６２とＱ２２とで、階調電位Ｖ６とＶ２との一方を選択する２入力選択回路５２が構成され、スイッチングトランジスタＱ７２とＱ３２とで、階調電位Ｖ７とＶ３との一方を選択する２入力選択回路５３が構成されている。
【００４８】
信号＊Ｄ０が供給されるゲートライン＊Ｇ０は、スイッチングトランジスタＱ６０及びＱ４０に共通であり、信号Ｄ０が供給されるゲートラインＧ０は、スイッチングトランジスタＱ７０及びＱ５０に共通であり、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、スイッチングトランジスタＱ５１及びＱ４１に共通であり、信号Ｄ１が供給されるゲートラインＧ１は、スイッチングトランジスタＱ７１及びＱ６１に共通であり、信号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に共通であり、信号Ｄ２が供給されるゲートラインＧ２は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２及びＱ４２に共通である。
【００４９】
選択回路２４Ａで選択された基準電位は、電位ＶＤ１として出力バッファ回路２５１に供給される。出力バッファ回路２５１は例えば、ボルテージホロア又はソースホロア回路であり、出力バッファ回路２５１の出力端に接続されたデータラインＸ１の電位ＶＸ１は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シフトさせたものである。
【００５０】
上記構成において、信号Ｄ１及びＤ０が高レベルの場合、スイッチングトランジスタＱ７１及びＱ７０がオンになり、さらに信号Ｄ２が高レベルの場合にはスイッチングトランジスタＱ７２がオンになって階調電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合にはスイッチングトランジスタＱ３２がオンになって階調電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２＝‘０’のとき階調電位Ｖ０が選択される。
【００５１】
選択回路２４Ａのチップ上面積をできるだけ狭くするために、スイッチングトランジスタＱ０２は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４２と同一行に配置され、かつ、スイッチングトランジスタＱ４２の隣に配置されている。他のトランジスタ行についても同様である。
【００５２】
図１３の選択回路２４１のスイッチングトランジスタ数が３×８＝２４であるのに対し、図１のそれは（３＋１）×（８／２）＝１６である。このような選択回路を６４階調表示の液晶表示パネルのデータドライバに適用した場合、スイッチングトランジスタ数は従来の（（６４／２）×（６＋１））／（６４×６）＝７／１２となる。このように、本第１実施形態によれば、選択回路のスイッチングトランジスタ数が従来よりも大幅に低減される。
【００５３】
また、この低減と、２入力選択回路５０〜５３がいずれも１行となっていることから、図２に示す選択回路２４Ａのトランジスタ専有面積が、図１４（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。
【００５４】
しかし、階調電位供給線の本数は従来と同一であるので、チップ面積を低減するためにはその階調電位供給線の配線領域を狭くする必要がある。
【００５５】
図２は、データドライバ内に並置された２つの選択回路２４Ａ及び２４Ｂのチップ上レイアウトパターンを示す。
【００５６】
点線のハッチングが施された部分は、ＮＭＯＳトランジスタのソース又はドレインを構成するＮ型領域を示している。
【００５７】
選択回路２４Ｂは、選択回路２４Ａをその階調電位供給線の方向と直角な方向の直線Ｙに関し対称移動し、さらに直線Ｙ方向へシフトしたパターンとなっている。図２中の太線パターンは階調電位供給線であり、そのいずれも上下に隣り合う第２層配線と第３層配線とからなる。図２中の例えばＶ３／Ｖ２は、第３層及び第２層の階調電位供給線の電位がそれぞれＶ３及びＶ２であることを示している。配線抵抗による電圧降下を小さくするために、階調電位生成回路は半導体チップの中央部に形成され、階調電位供給線が両側に延びている。
【００５８】
図２中の階調電位供給線について、上から２つの上下幹配線対は選択回路２４Ａに接続されているが、選択回路２４Ｂには接続されていない。すなわち、この配線対は、選択回路２４Ａで接続部となっているが、選択回路２４Ｂで非接続部となっている。非接続部の同層配線間隔は、配線方向と直角な方向への分岐がないので、デザインルールを満たす最小距離ｄ（接続部のそれの半分）になっている。図２中の階調電位供給線の上から３番目と４番目については逆に、選択回路２４Ａ及び２４Ｂでそれぞれ非接続部及び接続部となっている。この接続部で選択回路２４Ｂに供給される階調電位の組は、選択回路２４Ａの上記接続部に供給されるものと同一であっても、異なってもよい。例えば、一方の組の隣り合う階調電位の中間に、他方の組の階調電位が存在する。すなわち、選択回路２４Ａと２４Ｂとで異なる系統の階調電位供給線が用いられ、両系統は同一又は異なる階調電位生成回路の電位出力端に接続されている。
【００５９】
図２中の選択回路２４Ａ上の上から第５〜８番目の階調電位供給線のパターンは、上から第１〜４番目のそれと同一である。この点は、選択回路２４Ｂ上のパターンについても同様である。
【００６０】
図３（Ａ）は、図２中の選択回路２４Ａの上半分の拡大図である。図３（Ｂ）は、図３（Ａ）中の３Ｂ−３Ｂ線に沿った断面図である。図４（Ａ）〜（Ｄ）はそれぞれ、図３（Ａ）中の４Ａ−４Ａ、４Ｂ−４Ｂ、４Ｃ−４Ｃ及び４Ｄ−４Ｄ線に沿った断面図である。これらの断面図ではいずれも、半導体基板６０の上方の絶縁層が図示省略されている。
【００６１】
図中、Ｌ１〜Ｌ３はそれぞれ第１〜３配線層を示している。また、階調電位供給線の分岐していない幹部（幹配線）には、一般に電位Ｖｉが供給される配線に符号Ｓｉ０を付し、この幹配線から分岐し又はさらに接続されている第ｊ層配線に符号Ｓｉｊを付している。
【００６２】
図３（Ｂ）中、６１〜６６は、Ｐ型基板６０上に形成されたＮ型領域である。例えばスイッチングトランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２と、Ｎ型領域６１と６２の間のＰ型領域と、その上方のゲート酸化膜及びゲートラインＧ０とで構成されている。
【００６３】
第１配線層Ｌ１の配線６７は、Ｎ型領域６３と６５との間を接続するためのものであり、これにより、図１のスイッチングトランジスタＱ３２とＱ７２の出力端間が接続される。
【００６４】
第１行のＮ型領域６４及び６６にはそれぞれ、第３配線層Ｌ３の隣り合う幹配線Ｓ３０及びＳ７０からの電位Ｖ３及びＶ７が供給される。
【００６５】
すなわち、幹配線Ｓ３０から、隣の幹配線Ｓ７０へ向けて配線Ｓ３３が分岐し、その先端部が層間コンタクトを介して下層の中間配線Ｓ３２に接続されている。配線Ｓ３２は、隣の幹配線Ｓ２０及びＳ６０と距離ｄを確保するために、これらと平行になっている。中間配線Ｓ３２の先端部は、層間コンタクトを介して下層の配線Ｓ３１に接続されている。局所的な配線領域の面積低減化により、他の配線で使用可能な配線領域を増加させるために、配線Ｓ３１は中間配線Ｓ３２と上下に隣り合っており、そのサイズも配線Ｓ３２と同一である。配線Ｓ３１の先端部は基板コンタクトを介して下方のＮ型領域６４に接続されている。これにより、図１のスイッチングトランジスタＱ３２の階調電位入力端に電位Ｖ３が供給される。同様に、幹配線Ｓ７０は、配線Ｓ７３、層間コンタクト、配線Ｓ７２、層間コンタクト、配線Ｓ７１及び基板コンタクトを介してＮ型領域６６に接続され、これにより、図１のスイッチングトランジスタＱ７２の階調電位入力端に電位Ｖ７が供給される。
【００６６】
第２行のＮ型領域６８及び６９にはそれぞれ、第２配線層Ｌ２の隣り合う幹配線Ｓ２０及びＳ６０からの電位が供給される。
【００６７】
すなわち、幹配線Ｓ２０から、隣の幹配線Ｓ６０へ向けて配線Ｓ２２が分岐し、その先端部が層間コンタクトを介して下層の配線Ｓ２１に接続されている。配線Ｓ２１は、同層の配線６７と距離ｄ以上を確保し、基板コンタクトを介して下方のＮ型領域６８に接続されている。これにより、図１のスイッチングトランジスタＱ２２の階調電位入力端に電位Ｖ２が供給される。同様に、幹配線Ｓ６０は、配線Ｓ６２、層間コンタクト、配線Ｓ６１及び基板コンタクトを介してＮ型領域６９に接続され、これにより、図１のスイッチングトランジスタＱ６２の階調電位入力端に電位Ｖ６が供給される。配線Ｓ６１は、同層の配線Ｓ２１と距離ｄ以上を確保している。
【００６８】
図２において、各階調電位供給線を直線Ｙ付近で屈曲させずにストレートにし、かつ、同層配線間隔がｄ以上であるというデザインルールを満たすようにした場合には、配線と直角な方向の配線領域幅が１２ｄとなるのに対し、本第１実施形態によれば、これが９ｄとなり、配線領域の面積が低減され、これによりチップ面積の低減化が達成される。
【００６９】
［第２実施形態］
図５は、本発明の第２実施形態の階調電位供給線のレイアウトパターンを示す。図５では、上の配線と隣り合う下の配線が見えるように下の配線を少しずらして記載している。
【００７０】
図５の上２つの上下幹配線対に関する基本パターン、すなわち、上下幹配線対Ｓ３０、Ｓ２０と、これに隣り合う上下幹配線対Ｓ７０、Ｓ６０と、これらに接続された配線については、図３（Ａ）のそれと類似している。第１層配線はその自由度が、並置された第２及び第３層のそれより高くて制限が少ないので、図５では、第２層までの配線を示している。該基本パターンは、幹配線と直角な方向にピッチ３ｄで繰り返し配置されている。図３（Ａ）が２系統の階調電位供給線を用いているのに対し、図５のそれは１系統である。
【００７１】
従来のように第２層配線のみをピッチｄで並置した場合、又は、第２及び第３層配線を一様にピッチ２ｄで並置した場合、図５と同じ配線領域において選択回路に６つの階調電位しか供給できないのに対し、図５では８つの階調電位を供給することができる。換言すれば、配線領域の面積を従来よりも低減することができる。
【００７２】
［第３実施形態］
図６は、本発明の第３実施形態の階調電位供給線のレイアウトパターンを示す。
【００７３】
階調電位供給線を第２層と第３層とで上下に隣り合うように配置した場合、第３層から直下の第２層へ接続することはできないが、第２層から直下の第１層へ接続するは可能である。図５では、第２層の幹配線Ｓ２０及びＳ６０からそれぞれ両者の間に配線Ｓ２２及びＳ６２が分岐しているのに対し、図６では、幹配線Ｓ２０及びＳ６０がそれぞれ層間コンタクトを介しこれらと平行な配線Ｓ２１及びＳ６１に接続されている。また、中間配線Ｓ３２及びＳ７２からそれぞれ層間コンタクトを介し下層の配線Ｓ３１及びＳ７１に接続されている。これら配線Ｓ２１，Ｓ７１、Ｓ３１及びＳ６１は、互いに平行かつ等間隔となっている。これら第１層配線は、その配線間隔を上層よりも短くするために、配線幅が上層のそれよりも小さくなっている。
【００７４】
本第３実施形態によれば、図１３及び図１４に示す従来の選択回路に対し、従来よりも狭い配線領域で階調電位を供給することができる。換言すれば、図１４（Ａ）中の斜線部のパターンを、階調電位供給線の方向と直角な方向に短縮することが可能であり、これによりチップ面積を低減することができる。
【００７５】
［第４実施形態］
図７は、本発明の第４実施形態の階調電位供給線のレイアウトパターンを示す。
【００７６】
このパターンは、図６のパターンを、図２のように接続部と非接続部とが交互になるように配置して、階調電位供給を２系統にしたものである。図７の右半分のパターンは、左半分のパターンを直線Ｙに関し対称移動し、さらに直線Ｙ方向へシフトしたものになっている。
【００７７】
図７において、各階調電位供給線を直線Ｙ付近で屈曲させずにストレートにし、かつ、上記デザインルールを満たすようにした場合には、配線と直角な方向の配線領域幅が５ｄとなるのに対し、本第４実施形態によれば、これが４ｄとなり、配線領域の面積低減化が達成される。
【００７８】
［第５実施形態］
図８は、本発明の第５実施形態の階調電位供給線のレイアウトパターンを示す。
【００７９】
図５では、隣り合う２つの上下幹配線対の間隔を２ｄとして幹配線から両者の間に分岐しているが、図８では、隣り合う３つの上下幹配線対のピッチを２ｄとし、幹配線から隣り合う幹配線間に分岐し且つ該３つのうちの中央の配線対から両側へ１つずつ分岐している場合を示している。幹配線Ｓ７０は、幹配線Ｓ３０側に分岐し、幹配線Ｓ６０は幹配線Ｓ００側に分岐している。幹配線Ｓ１０、Ｓ００及びこれらに接続された配線のパターンは、幹配線Ｓ７０及びＳ６０に関し、幹配線Ｓ３０、Ｓ２０及びこれらに接続された配線のパターンと対称になっている。この３つの上限配線対からなる基本パターンが、幹配線方向と直角な方向にピッチ５ｄで繰り返し配置されている。
【００８０】
従来のように第２層配線のみをピッチｄで並置した場合、又は、第２及び第３層配線を一様にピッチ２ｄで並置した場合、図８と同じ配線領域で選択回路に１０の階調電位しか供給できないのに対し、図８では１２の階調電位を供給することができる。換言すれば、配線領域を従来よりも狭くすることができる。
【００８１】
［第６実施形態］
図９は、本発明の第６実施形態の階調電位供給線のレイアウトパターンを示す。
【００８２】
このパターンは、図８のパターンを、図２のように接続部と非接続部とが交互になるように配置して、階調電位供給を２系統にしたものである。図８の右半分のパターンは、左半分のパターンを直線Ｙに関し対称移動し、さらに直線Ｙ方向へシフトしたものとなっている。
【００８３】
図８において、各階調電位供給線を直線Ｙ付近で屈曲させずにストレートにし、かつ、上記デザインルールを満たすようにした場合には、配線と直角な方向の配線領域幅が９ｄとなるのに対し、本第６実施形態によれば、これが７ｄとなり、配線領域の面積低減化が達成される。
【００８４】
［第７実施形態］
図１０は、本発明の第７実施形態の階調電位供給線のレイアウトパターンを示す。
【００８５】
図８では、幹配線Ｓ２０及びＳ００からそれぞれ層間コンタクトを介しこれらと平行かつ直下の配線Ｓ２１及びＳ０１に接続されているが、幹配線Ｓ２０及びＳ００から幹配線Ｓ６０側へそれぞれ配線を分岐させることも可能であり、図１０ではこのような場合を第７実施形態として示す。他の部分は図８と類似しており、両者の比較から図８のパターンを容易に理解できるので、その説明を省略する。
【００８６】
従来のように第２層配線のみ用いた場合には、図１０と同じ配線領域で選択回路に１０の階調電位しか供給できないのに対し、図１０の場合には１２の階調電位を供給することができる。換言すれば、配線領域の面積を従来よりも狭くすることができる。
【００８７】
［第８実施形態］
図１１は、本発明の第８実施形態の階調電位供給線のレイアウトパターンを示す。
【００８８】
このパターンは、図１０のパターンを、図２のように接続部と非接続部とが交互になるように配置して、階調電位供給を２系統にしたものである。図１１の右半分のパターンは、左半分のパターンを直線Ｙに関し対称移動し、さらに直線Ｙ方向へシフトしたものとなっている。
【００８９】
図１１において、各階調電位供給線を直線Ｙ付近で屈曲させずにストレートにし、かつ、上記デザインルールを満たすようにした場合には、配線と直角な方向の配線領域幅が９ｄとなるのに対し、本第８実施形態によれば、これが７ｄとなり、配線領域の面積低減化が達成される。
【００９０】
なお、本発明には外にも種々の変形例が含まれる。
【００９１】
例えば図１において、ゲートラインＧ２の列のスイッチングトランジスタと、ゲートライン＊Ｇ２の列のスイッチングトランジスタとを入れ替えた構成であってもよい。同様に、ゲートラインＧ１、＊Ｇ１、Ｇ０及び＊Ｇ０の任意の２つの列のスイッチングトランジスタを互いに入れ替え、又は、任意の２つの行のスイッチングトランジスタを互いに入れ替えた構成であってもよい。階調電位供給線に供給される電位は、この入れ替えに応じて変えられる。
【００９２】
また、スイッチングトランジスタは、Ｐチャンネル型ＦＥＴや薄膜トランジスタ（ＴＦＴ）などであってもよい。例えば図１において、信号＊Ｄ２、＊Ｄ１及び＊Ｄ０で駆動されるスイッチングトランジスタをＰＭＯＳトランジスタとし、その他のスイッチングトランジスタをＮＭＯＳトランジスタとしてもよく、この場合、同一型のＭＯＳトランジスタを用いた場合よりもチップ上面積が増加するものの、信号＊Ｄ２、＊Ｄ１及び＊Ｄ０の替わりにそれぞれ信号Ｄ２、Ｄ１及びＤ０を用いることができるので、選択信号線数が半分となる。
【００９３】
さらに、上記各実施形態ではチップ上配線について説明したが、液晶表示装置のようなガラス基板上にＴＦＴでデータドライバを形成した場合にも本発明を適用可能である。この場合、本発明の半導体装置は表示パネルと一体的に形成されている。
【００９４】
また、本発明は、基板に同一回路が複数並設され、複数の電位を該回路に供給する配線が密集して並置されたパターンに特徴があるので、配線が接続される回路は選択回路に限定されず、配線も階調電位供給線に限定されない。
【００９５】
さらに、本発明が適用される表示装置は、マトリックス表示用データドライバを備えていればよいので、液晶を用いたものに限定されない。
【図面の簡単な説明】
【図１】  本発明の第１実施形態のＤ／Ａ変換回路を示す図である。
【図２】  データドライバ内に並置された２つの選択回路のチップ上レイアウトパターンを示す図である。
【図３】  （Ａ）は図２中の選択回路２４Ａの上半分の拡大図であり、（Ｂ）は、（Ａ）中の３Ｂ−３Ｂ線に沿った断面図である。
【図４】  （Ａ）〜（Ｄ）はそれぞれ、図３（Ａ）中の４Ａ−４Ａ、４Ｂ−４Ｂ、４Ｃ−４Ｃ及び４Ｄ−４Ｄ線に沿った断面図である。
【図５】  本発明の第２実施形態の階調電位供給線のレイアウトパターンを示す図である。
【図６】  本発明の第３実施形態の階調電位供給線のレイアウトパターンを示す図である。
【図７】  本発明の第４実施形態の階調電位供給線のレイアウトパターンを示す図である。
【図８】  本発明の第５実施形態の階調電位供給線のレイアウトパターンを示す図である。
【図９】  本発明の第６実施形態の階調電位供給線のレイアウトパターンを示す図である。
【図１０】  本発明の第７実施形態の階調電位供給線のレイアウトパターンを示す図である。
【図１１】  本発明の第８実施形態の階調電位供給線のレイアウトパターンを示す図である。
【図１２】  従来の多階調活性マトリックス液晶表示装置の概略構成を示す図である。
【図１３】  従来の、図１２中のＤ／Ａ変換回路を示す図である。
【図１４】  （Ａ）は従来の、図１３中の選択回路のレイアウトパターンを示す図であり、（Ｂ）は（Ａ）中の１４Ｂ−１４Ｂ線に沿った、絶縁層を図示省略した断面図である。
【符号の説明】
２４Ａ、２４Ｂ  選択回路
６０  Ｐ型基板
６１〜６９  Ｎ型領域
Ｖ０〜Ｖ７  階調電位
Ｑ００〜Ｑ０２、Ｑ１０〜Ｑ１２、Ｑ２０〜Ｑ２２、Ｑ３０〜Ｑ３２、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５２、Ｑ６０〜Ｑ６２、Ｑ７０〜Ｑ７２  スイッチングトランジスタ
Ｇ０〜Ｇ２、＊Ｇ０〜＊Ｇ２  ゲートライン
Ｒ０〜Ｒ６  抵抗
Ｘ１  データライン
Ｌ１  第１配線層
Ｌ２  第２配線層
Ｌ３  第３配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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