(57)【特許請求の範囲】
【請求項１】
第１周期ディレイ回路と該第１周期ディレイ回路のループを制御する第１スイッチ回路とを有する第１周期回路と前記第１スイッチ回路を制御する第１スイッチ制御回路とを備え、第１制御信号に基づいて第１周波数のオシレータ信号を生成する第１オシレータ回路と、
第２周期ディレイ回路と該第２周期ディレイ回路のループを制御する第２スイッチ回路とを有する第２周期回路と前記第２スイッチ回路を制御する第２スイッチ制御回路とを備え、第２制御信号に基づいて第２周波数のオシレータ信号を生成する第２オシレータ回路と、
前記第２周波数のオシレータ信号が入力され、該第２周波数のオシレータ信号の変位に基づいて前記第１周波数で発振する前記第１周期回路を半周期もしくは１周期動作させるパルス信号を生成するパルス発生回路と、
前記パルス発生回路の出力に接続され、前記第１制御信号及び前記パルス信号が入力されるとともに出力信号を前記第１スイッチ制御回路に出力する合成器と、を備えたことを特徴とするオシレータ回路。
【請求項２】
前記第１周波数は前記第２周波数よりも大きいことを特徴とする請求項１に記載のオシレータ回路。
【請求項３】
第１周期ディレイ回路と該第１周期ディレイ回路のループを制御する第１スイッチ回路とを有する第１周期回路と前記第１スイッチ回路を制御する第１スイッチ制御回路とを備え、第１制御信号に基づいて第１周波数の第１オシレータ信号を生成する第１オシレータ回路と、
第２周期ディレイ回路と該第２周期ディレイ回路のループを制御する第２スイッチ回路とを有する第２周期回路と前記第２スイッチ回路を制御する第２スイッチ制御回路とを備え、第２制御信号に基づいて第２周波数の第２オシレータ信号を生成する第２オシレータ回路と、
前記第２オシレータ信号が入力され、該第２オシレータ信号の変位に基づいて前記第１周波数で発振する前記第１周期回路を半周期もしくは１周期動作させるパルス信号を生成するパルス発生回路と、
前記パルス発生回路の出力に接続され、前記第１制御信号及び前記パルス信号が入力されるとともに出力信号を前記第１スイッチ制御回路に出力する合成器と、
前記第１オシレータ信号により駆動され、第１電圧を生成するチャージポンプ回路と、
を備えたことを特徴とする内部電源生成回路。
【請求項４】
前記第１周波数は前記第２周波数よりも大きいことを特徴とする請求項３に記載の内部電源生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、オシレータ回路、及び内部電源生成回路に関する。
【０００２】
半導体装置には、ＤＲＡＭ等のメモリデバイスにおけるワード線等への昇圧電圧を生成する昇圧電源生成回路、及び基板電源等に使用するグランド電圧よりも電位の低い電圧を生成する負電源生成回路などの内部電源生成回路が備えられている。内部電源生成回路は、内部電源を供給するため駆動能力の大きいアクティブモードと、駆動能力の小さいスタンバイモードとを備え、スタンバイモード時には消費電流を削減している。近年の半導体装置では、バッテリなどで駆動する携帯情報端末への対応から消費電力の低減とともに、動作の安定化がますます必要となっている。
【０００３】
【従来の技術】
図１２は、半導体装置に搭載される従来の内部電源生成回路を示す。尚、この内部電源生成回路は、外部又は内部の電源電圧VDD を昇圧した昇圧電圧VPP を生成する昇圧電源生成回路である。
【０００４】
昇圧電源生成回路９１は、昇圧電圧VPP を検出する第１及び第２検出回路９２，９３と、発振回路としての第１及び第２オシレータ回路９４，９５と、信号合成回路９６と、昇圧電圧生成回路としてのチャージポンプ回路９７とから構成される。昇圧電源生成回路９１は、駆動能力を高くして電流供給を大きくするアクティブモードと、駆動能力を低くして電流供給を小さくするスタンバイモードとを有する。
【０００５】
まず、アクティブモード時について説明する。
第１検出回路９２は、消費電流は大きいが反応速度の速いアクティブモード用の検出回路であり、そのアクティブモード時には活性化信号φにより活性化されて動作する。
【０００６】
第１検出回路９２は、アクティブモード時に昇圧電圧VPP を検出し、その昇圧電圧VPP の電圧レベルが所定電圧以下になると検出信号DET-A を第１オシレータ回路９４に出力する。第１オシレータ回路９４は、検出信号DET-A を受けて比較的短周期（例えば数１０ns）の発振周波数を持つアクティブモード用のオシレータ信号OSC-A を生成し、そのオシレータ信号OSC-A は信号合成回路９６に入力される。信号合成回路９６は、アクティブモード用のオシレータ信号OSC-A に基づいてオシレータ信号OSC を生成し、そのオシレータ信号OSC はチャージポンプ回路９７に入力される。そして、チャージポンプ回路９７は、オシレータ信号OSC の周期に基づいてチャージポンプ動作を行い、外部又は内部の電源電圧VDD を昇圧した昇圧電圧VPP を生成する。
【０００７】
次に、スタンバイモード時について説明する。
第２検出回路９３は、反応速度は遅いが消費電流の小さいスタンバイモード用の検出回路であり、そのスタンバイモード時を含めデバイスに電源電圧VDD が印加されている時すべてに動作する。即ち、第２検出回路９３は、デバイス動作中（アクティブモード時）及びデバイス停止中（スタンバイモード時）にかかわらず常時活性化される。
【０００８】
第２検出回路９３は、常時昇圧電圧VPP を検出し、その昇圧電圧VPP の電圧レベルが所定電圧以下になると検出信号DET-S を第２オシレータ回路９５に出力する。第２オシレータ回路９５は、検出信号DET-S を受けて比較的長周期（例えば数１００ns）の発振周波数を持つスタンバイモード用のオシレータ信号OSC-S を生成し、そのオシレータ信号OSC-S は信号合成回路９６に入力される。信号合成回路９６は、スタンバイモード用のオシレータ信号OSC-S に基づいてオシレータ信号OSC を生成し、そのオシレータ信号OSC はチャージポンプ回路９７に入力される。そして、チャージポンプ回路９７は、オシレータ信号OSC の周期に基づいてチャージポンプ動作を行い、外部又は内部の電源電圧VDD を昇圧した昇圧電圧VPP を生成する。
【０００９】
このように、昇圧電源生成回路９１は、アクティブモードとスタンバイモードで異なる周波数で動作するように構成され、そのアクティブモード時にはスタンバイモード時に比べて電源電圧VDD から大きな電流を供給して昇圧電圧VPP を生成する。一方、昇圧電源生成回路９１は、スタンバイモード時には消費電流を小さくして消費電力を抑えるようにしている。
【００１０】
【発明が解決しようとする課題】
ところで、上記のような昇圧電源生成回路９１は、アクティブモード時には第２オシレータ回路９５とともに第１オシレータ回路９４が活性化される。しかしながら、第１及び第２オシレータ回路９４，９５が非同期で動作するため、両オシレータ回路９４，９５の周期よりも短い周期でパルスが発生する等の不具合が発生する場合がある。このようなパルスはチャージポンプ回路９７の動作不良の原因となる。即ち、パルス周期が短いと、チャージが不十分になって電流供給能力の低下、あるいは消費電力の増加を招いていた。
【００１１】
このため、昇圧電源生成回路９１にアクティブモード時に動作させるチャージポンプ回路と、スタンバイモード時に動作させるチャージポンプ回路を設ける方式が考えられる。
【００１２】
しかしながら、チャージポンプ回路は一般的に回路面積が大きいため、この方式ではダイサイズを大きくする要因、且つ消費電力が大きくなる要因となっていた。
【００１３】
本発明の目的は、安定的且つ効率良く内部電源を供給し得るオシレータ回路、及び内部電源生成回路を提供することにある。
【００１４】
【課題を解決するための手段】
【００１５】
請求項１に記載の発明によれば、第１オシレータ回路は、第１周期ディレイ回路と該第１周期ディレイ回路のループを制御する第１スイッチ回路とを有する第１周期回路を備え、第１制御信号に基づいて第１周波数のオシレータ信号を生成する。また、第２オシレータ回路は、第２周期ディレイ回路と該第２周期ディレイ回路のループを制御する第２スイッチ回路とを有する第２周期回路と前記第２スイッチ回路を制御する第２スイッチ制御回路とを備え、第２制御信号に基づいて第２周波数のオシレータを生成する。そして、パルス発生回路は、前記第２周波数のオシレータ信号が入力され、該第２周波数のオシレータ信号の変位に基づいて前記第１周波数で発振する前記第１周期回路を半周期もしくは１周期動作させるパルス信号を生成する。また、合成器は、前記パルス発生回路の出力に接続され、前記第１制御信号及び前記パルス信号が入力されるとともに出力信号を前記第１スイッチ制御回路に出力する。
【００１６】
請求項２に記載の発明によれば、前記第１周波数は前記第２周波数よりも大きい。
【００１７】
請求項３に記載の発明によれば、第１オシレータ回路は、第１周期ディレイ回路と該第１周期ディレイ回路のループを制御する第１スイッチ回路とを有する第１周期回路を備え、第１制御信号に基づいて第１周波数の第１オシレータ信号を生成する。また、第２オシレータ回路は、第２周期ディレイ回路と該第２周期ディレイ回路のループを制御する第２スイッチ回路とを有する第２周期回路と前記第２スイッチ回路を制御する第２スイッチ制御回路とを備え、第２制御信号に基づいて第２周波数の第２オシレータを生成する。そして、内部電源生成回路のパルス発生回路は、前記第２オシレータ信号が入力され、該第２オシレータ信号の変位に基づいて前記第１周波数で発振する前記第１周期回路を半周期もしくは１周期動作させるパルス信号を生成する。また、内部電源回路の合成器は、前記パルス発生回路の出力に接続され、前記第１制御信号及び前記パルス信号が入力されるとともに出力信号を前記第１スイッチ制御回路に出力する。また、チャージポンプ回路は、前記第１オシレータ信号により駆動され、第１電圧を生成する。
請求項４に記載の発明によれば、前記第１周波数は前記第２周波数よりも大きい。
【００１８】
【発明の実施の形態】
（第一実施形態）
以下、本発明を例えば半導体装置に搭載される昇圧電源生成回路に具体化した第一実施形態を図１〜図９に従って説明する。
【００１９】
図１は、昇圧電源生成回路の概略ブロック図を示す。
昇圧電源生成回路１１は、昇圧電圧VPP （第１電圧）を検出する第１及び第２検出回路１２，１３と、不正パルス防止回路１４と、オシレータ回路１５と、チャージポンプ回路１６とを備える。
【００２０】
昇圧電源生成回路１１は、アクティブモード時（デバイス動作中）とスタンバイモード時（デバイス停止中）とで異なる周波数で動作するように構成されている。つまり、昇圧電源生成回路１１は、アクティブモード時（以下、アクティブ時）には第１周波数でチャージポンプ回路１６を動作させ、電源電圧VDD を昇圧した昇圧電圧VPP を出力する。一方、昇圧電源生成回路１１は、スタンバイモード時（以下、スタンバイ時）には第２周波数でチャージポンプ回路１６を動作させ、電源電圧VDD を昇圧した昇圧電圧VPP を出力する。第１周波数は第２周波数より高く設定され、昇圧電源生成回路１１はアクティブ時にスタンバイ時よりも多くの電流を供給するように構成されている。
【００２１】
第１検出回路１２は、消費電流は大きいが反応速度の速いアクティブモード用の検出回路であり、そのアクティブ時には活性化信号φにより活性化されて動作する。即ち、第１検出回路１２は、アクティブ時に昇圧電圧VPP を検出し、その昇圧電圧VPP の電圧レベルが所定電圧以下となると検出信号DET-A を出力する。
【００２２】
第２検出回路１３は、反応速度が遅いが消費電流の小さいスタンバイモード用の検出回路であり、そのスタンバイ時を含めデバイスに電源電圧VDD が印加されている時すべてに動作する。即ち、第２検出回路１３は、常時活性化されて昇圧電圧VPP を検出し、その昇圧電圧VPP の電圧レベルが所定電圧以下となると検出信号DET-S を出力する。
【００２３】
図２は、昇圧電源生成回路１１の詳細を示すブロック図である。
オシレータ回路１５（第２オシレータ回路）は、周期回路２３、スイッチ制御回路２４、及びインバータゲート２５を含み、周期回路２３は周期ディレイ回路２１とスイッチ回路２２とからなる。周期ディレイ回路２１の出力信号はスイッチ回路２２に入力され、スイッチ回路２２の出力信号は周期ディレイ回路２１に帰還されるとともにスイッチ制御回路２４に入力される。
【００２４】
インバータゲート２５には第２検出回路１３からの検出信号DET-S が入力され、そのインバータゲート２５の出力信号はスイッチ制御回路２４に入力される。スイッチ制御回路２４は、インバータゲート２５の出力信号及びオシレータ信号OSC-S に応答して活性化し、スイッチ回路２２に活性化信号を出力する。スイッチ回路２２は活性化信号に応答して活性化し、周期回路２３はリングオシレータとして動作し、第２周波数を持つオシレータ信号OSC-S を出力する。
【００２５】
不正パルス防止回路１４は、パルス発生回路３１、合成器３２、オシレータ回路３３（第１オシレータ回路）を含む。第１オシレータ回路３３は、周期回路４３、スイッチ制御回路４４を含み、周期回路４３は周期ディレイ回路４１とスイッチ回路４２とからなる。周期ディレイ回路４１の出力信号はスイッチ回路４２に入力され、スイッチ回路４２の出力信号は周期ディレイ回路４１に帰還されるとともにスイッチ制御回路４４に入力される。
【００２６】
パルス発生回路３１には、第２オシレータ回路１５からのオシレータ信号OSC-S が入力され、そのオシレータ信号OSC-S を受けてパルス発生回路３１はパルス信号Ｐ１を出力する。合成器３２には、そのパルス信号Ｐ１及び第１検出回路１２からの検出信号DET-A が入力され、その合成器３２の出力信号はスイッチ制御回路４４に入力される。
【００２７】
スイッチ制御回路４４は、合成器３２の出力信号及びオシレータ信号OSC に応答して活性化し、スイッチ回路４２に活性化信号を出力する。スイッチ回路４２は活性化信号に応答して活性化し、周期回路４３はリングオシレータとして動作する。
【００２８】
即ち、不正パルス防止回路１４は、第１制御信号IN１として第１検出回路１２からの検出信号DET-A を入力し、第２制御信号IN２として第２オシレータ回路１５からのオシレータ信号OSC-S を入力する。
【００２９】
そして、第１オシレータ回路３３は、合成器３２に例えばＨレベルの検出信号DET-A が入力される時（第１制御信号IN１が第１状態の時）に活性化される。この時には、第１オシレータ回路３３の周期回路４３が第１周波数（第１周波数＞第２周波数）にて発振する。これにより、不正パルス防止回路１４から第１周波数を持つオシレータ信号OSC が出力される。
【００３０】
また、後述するように第１オシレータ回路３３は、合成器３２に例えばＬレベルの検出信号DET-A が入力される時（第１制御信号IN１が第２状態の時）には、オシレータ信号OSC-S に基づいて生成されるパルス信号Ｐ１により活性化される。この時には、不正パルス防止回路１４から第２周波数の周期を持つオシレータ信号OSC が出力される。
【００３１】
チャージポンプ回路１６は、そのオシレータ信号OSC に基づいてチャージポンプ動作を行い、電源電圧VDD を昇圧した昇圧電圧VPP を生成する。
図３は、第１検出回路１２の回路図を示す。
【００３２】
第１検出回路１２は、抵抗Ｒ１，Ｒ２と、カレントミラー５１と、インバータ５２とから構成される。
カレントミラー５１は、第１及び第２のＰＭＯＳトランジスタＴｒ１，Ｔｒ２と、第１〜第３のＮＭＯＳトランジスタＴｒ３〜Ｔｒ５から構成される。
【００３３】
カレントミラー５１の一方の入力端子（図中、第１のＮＭＯＳトランジスタＴｒ３のゲート）には、チャージポンプ回路１６にて生成された昇圧電圧VPP を抵抗Ｒ１，Ｒ２にて分圧した電圧が入力される。また、カレントミラー５１の他方の入力端子（図中、第２のＮＭＯＳトランジスタＴｒ４のゲート）には、基準電圧Vrefが入力される。
【００３４】
第２のＰＭＯＳトランジスタＴｒ２には、第３のＰＭＯＳトランジスタＴｒ６が並列に接続され、その第３のＰＭＯＳトランジスタＴｒ６と第３のＮＭＯＳトランジスタＴｒ５のゲートにはアクティブ時を示す活性化信号φが入力される。
【００３５】
そして、第２及び第３のＰＭＯＳトランジスタＴｒ２，Ｔｒ６、第３のＮＭＯＳトランジスタＴｒ４のドレインから出力信号が出力され、その出力信号はインバータ５２に入力される。
【００３６】
そして、第１検出回路１２は、アクティブ時を示す活性化信号φにより活性化されると、チャージポンプ回路１６にて生成される昇圧電圧VPP を検出する。このとき、昇圧電圧VPP の分圧レベルが基準電圧Vref以下ならば、第１オシレータ回路３３を活性化させる。例えば、第１検出回路１２は、Ｈレベルの検出信号DET-A を出力する。
【００３７】
図４は、第２検出回路１３の回路図を示す。
上記第１検出回路１２と同様に、第２検出回路１３は、抵抗Ｒ３，Ｒ４と、カレントミラー６１と、インバータ６２とから構成される。
【００３８】
カレントミラー６１は、第１及び第２のＰＭＯＳトランジスタＴｒ７，Ｔｒ８と、第１〜第３のＮＭＯＳトランジスタＴｒ９〜Ｔｒ１１から構成される。
カレントミラー６１の一方の入力端子（図中、第１のＮＭＯＳトランジスタＴｒ９のゲート）には、チャージポンプ回路１６にて生成された昇圧電圧VPP を抵抗Ｒ３，Ｒ４にて分圧した電圧が入力される。また、カレントミラー６１の他方の入力端子（図中、第２のＮＭＯＳトランジスタＴｒ１０のゲート）には、基準電圧Vrefが入力される。
【００３９】
また、第３のＮＭＯＳトランジスタＴｒ１１のゲートに電源電圧VDD が供給される。これにより、第２検出回路１３は、アクティブ時及びスタンバイ時にて電源電圧VDD が供給される限り常時活性化されている。
【００４０】
従って、第２検出回路１３は、アクティブ時及びスタンバイ時を問わずチャージポンプ回路１６にて生成される昇圧電圧VPP を常時検出する。そして、その昇圧電圧VPP の分圧レベルが基準電圧Vref以下ならば、第２オシレータ回路１５を活性化させる。例えば、第２検出回路１３は、Ｈレベルの検出信号DET-S を出力する。
【００４１】
図５は、第２オシレータ回路１５の回路図を示す。
上記したように、第２オシレータ回路１５は、周期回路２３、スイッチ制御回路２４、及びインバータゲート２５を含み、周期回路２３は、周期ディレイ回路２１とスイッチ回路２２とからなる。
【００４２】
スイッチ回路２２は、第１のＰＭＯＳトランジスタＴｒ１２と第１のＮＭＯＳトランジスタＴｒ１３で構成されるインバータ２２ａと、第２及び第３のＰＭＯＳトランジスタＴｒ１４，Ｔｒ１５と、第２及び第３のＮＭＯＳトランジスタＴｒ１６，Ｔｒ１７で構成される。周期ディレイ回路２１は、偶数段（例えば４段）のインバータ２１ａにて構成されている。
【００４３】
周期ディレイ回路２１の出力信号（ノードＮ１）は、スイッチ回路２２のインバータ２２ａ（トランジスタＴｒ１２，Ｔｒ１３のゲート）に入力され、インバータ２２ａの出力端子は周期ディレイ回路２１の入力端子（初段のインバータ）に接続されている。即ち、周期回路２３には、奇数段のインバータ（周期ディレイ回路２１の４つのインバータ２１ａとスイッチ回路２２のインバータ２２ａ）を環状に接続したリングオシレータが構成される。
【００４４】
第２のＰＭＯＳトランジスタＴｒ１４のソースは電源電圧VDD に接続され、ドレインはインバータ２２ａを構成する第１のＰＭＯＳトランジスタＴｒ１２のソースに接続される。また、第２のＮＭＯＳトランジスタＴｒ１６のソースはグランドＧＮＤに接続され、ドレインはインバータ２２ａを構成する第１のＮＭＯＳトランジスタＴｒ１３のソースに接続される。従って、トランジスタＴｒ１４，Ｔｒ１６がオンされると周期回路２３が活性化され、周期回路２３は、第２周波数を持つオシレータ信号OSC-S を出力する。
【００４５】
第３のＰＭＯＳトランジスタＴｒ１５のソースは電源電圧VDD に接続され、ゲートは第２のＮＭＯＳトランジスタＴｒ１６のゲートに接続される。また、第３のＮＭＯＳトランジスタＴｒ１７のソースはグランドＧＮＤに接続され、ゲートは第２のＰＭＯＳトランジスタＴｒ１４のゲートに接続される。
【００４６】
第３のＰＭＯＳトランジスタＴｒ１５及び第３のＮＭＯＳトランジスタＴｒ１７のドレインは互いに接続され、その接続ノードＮ２はインバータ２２ａの出力端子（トランジスタＴｒ１２，Ｔｒ１３のドレイン）に接続される。そして、図５に示すように、このノードＮ２から周期回路２３の出力信号としてオシレータ信号OSC-S が出力される。
【００４７】
スイッチ制御回路２４は複数の論理回路により構成され、例えばインバータ２４ａと、ナンド回路２４ｂと、ノア回路２４ｃとから構成される。
インバータ２４ａにはインバータゲート２５の出力信号（ノードＮ３）が入力され、そのインバータゲート２５の出力信号はナンド回路２４ｂの一方の入力端子に入力される。ナンド回路２４ｂの他方の入力端子にはオシレータ信号OSC-S が入力される。また、そのオシレータ信号OSC-S はノア回路２４ｃの一方の入力端子に入力され、そのノア回路２４ｃの他方の入力端子にはインバータ２４ａの出力信号が入力される。
【００４８】
ナンド回路２４ｂの出力信号は、第２のＮＭＯＳトランジスタＴｒ１６及び第３のＰＭＯＳトランジスタＴｒ１５のゲートに入力される。ノア回路２４ｃの出力信号は、第３のＮＭＯＳトランジスタＴｒ１７及び第２のＰＭＯＳトランジスタＴｒ１４のゲートに入力される。これにより、周期回路２３の活性・非活性はスイッチ制御回路２４により制御される。
【００４９】
即ち、このように構成される第２オシレータ回路１５では、そのインバータゲート２５に第２検出回路１３からのＨレベルの検出信号DET-S が入力されると、該インバータゲート２５からＬレベルの出力信号が出力される。（ノードＮ３がＬレベルになる。）これにより、ナンド回路２４ｂからＨレベル、ノア回路２４ｃからＬレベルの出力信号が出力され、前記トランジスタＴｒ１４、Ｔｒ１６はオンされ、トランジスタＴｒ１５，Ｔｒ１７はオフされる。従って、スイッチ回路２２のインバータ２２ａが活性化され、周期回路２３は第２周波数を持つオシレータ信号OSC-S を出力する。
【００５０】
一方、インバータゲート２５に第２検出回路１３からのＬレベルの検出信号DET-S が入力されると、該インバータゲート２５からＨレベルの出力信号が出力される。（ノードＮ３がＨレベルになる。）
この際、周期回路２３からＬレベルのオシレータ信号OSC-S が出力されている場合には、ナンド回路２４ｂ及びノア回路２４ｃから共にＨレベルの出力信号が出力される。これにより、前記トランジスタＴｒ１４，Ｔｒ１５はオフされ、トランジスタＴｒ１６，Ｔｒ１７はオンされる。従って、スイッチ回路２２のインバータ２２ａが非活性化されることにより周期回路２３は動作停止する。このとき、オンしたトランジスタＴｒ１７によりオシレータ信号OSC-S はＬレベルにクランプされる（グランドＧＮＤに接続される）。
【００５１】
また、上記のようにインバータゲート２５からＨレベルの出力信号が出力される時に、周期回路２３からＨレベルのオシレータ信号OSC-S が出力されている場合には、ナンド回路２４ｂ及びノア回路２４ｃから共にＬレベルの出力信号が出力される。これにより、前記トランジスタＴｒ１４，Ｔｒ１５はオンされ、トランジスタＴｒ１６，Ｔｒ１７はオフされる。従って、前記同様にスイッチ回路２２のインバータ２２ａが非活性化されることにより周期回路２３は動作停止する。このとき、オンしたトランジスタＴｒ１５によりオシレータ信号OSC-S はＨレベルにクランプされる（電源電圧VDD に接続される）。
【００５２】
図６は、不正パルス防止回路１４の回路図を示す。
上記したように、不正パルス防止回路１４は、パルス発生回路３１、合成器３２、第１オシレータ回路３３を含む。
【００５３】
まず、パルス発生回路３１について説明する。
パルス発生回路３１は複数の論理回路により構成され、第２オシレータ回路１５から出力されるオシレータ信号OSC-S （第２制御信号IN２）のパルスエッジをトリガー（エッジトリガー方式）として新たにパルスを生成する。本実施形態では、パルス発生回路３１は、奇数段（例えば３段）のインバータからなる第１及び第２遅延回路７１，７２と、インバータ７３と、第１〜第３のナンド回路７４〜７６とから構成されている。
【００５４】
第１ナンド回路７４には、オシレータ信号OSC-S が入力されるとともに、そのオシレータ信号OSC-S を第１遅延回路７１にて遅延及びレベル反転させた信号が入力される。また、オシレータ信号OSC-S はインバータ７３に入力され、そのインバータ７３の出力信号は第２ナンド回路７５に入力される。その第２ナンド回路７５には、インバータ７３の出力信号を第２遅延回路７２にて遅延及びレベル反転させた信号が入力される。第１及び第２ナンド回路７４，７５の出力信号は第３ナンド回路７６に入力される。
【００５５】
そして、第２周波数を持つオシレータ信号OSC-S のパルスエッジ（立ち上がりエッジ、立ち下がりエッジ）に基づいて第３ナンド回路７６からパルス信号Ｐ１が出力される。即ち、パルス発生回路３１は、オシレータ信号OSC-S のパルスエッジに基づいて第１及び第２遅延回路７１，７２の遅延時間に対応するパルス幅を持つＨレベルのパルス信号Ｐ１を出力する。つまり、パルス信号Ｐ１は第２周波数の２倍の周波数を持つ。
【００５６】
ちなみに、後述するように、このパルス信号Ｐ１に基づいて第１オシレータ回路３３の周期回路４３が半周期もしくは１周期分動作する。即ち、パルス発生回路３１から出力されるパルス信号Ｐ１は、周期回路４３を半周期もしくは１周期動作させる時間よりも短くなるようなパルス幅を有し、このパルス幅は第１及び第２遅延回路７１，７２による遅延時間により設定される。
【００５７】
次に、合成器３２について説明する。
合成器３２はノア回路で構成され、そのノア回路には、第１検出回路１２からの検出信号DET-A （第１制御信号IN１）が入力されるとともに、パルス発生回路３１からのパルス信号Ｐ１が入力される。これにより、合成器３２は、第１検出回路１２から第１オシレータ回路３３を活性化させるＨレベルの検出信号DET-A またはパルス発生回路３１からＨレベルのパルス信号Ｐ１が入力される場合に、Ｌレベルの出力信号を出力する。
【００５８】
次に、第１オシレータ回路３３について説明する。
第１オシレータ回路３３は、周期回路４３、スイッチ制御回路４４を含み、周期回路４３は周期ディレイ回路４１及びスイッチ回路４２からなる。即ち、第１オシレータ回路３３は、上記第２オシレータ回路１５と同様に構成される。
【００５９】
ちなみに、第１オシレータ回路３３は、周期ディレイ回路４１を構成する偶数段（４段）のインバータ４１ａにて各インバータ４１ａを構成するトランジスタの素子パラメータ（例えばチャネル長）が第２オシレータ回路１５の４段のインバータ２１ａのそれと異なる。これにより、第１オシレータ回路３３は、第２オシレータ回路１５が発振する第２周波数と異なる発振周波数、即ち第１周波数の周期にて発振する（第１周波数＞第２周波数）。尚、第１オシレータ回路３３の周期ディレイ回路４１と、第２オシレータ回路１５の周期ディレイ回路２１とを異なる段数（偶数段）のインバータにて構成することにより、異なる発振周波数を設定することもできる。
【００６０】
そして、上記第２オシレータ回路１５と同様に周期回路４３の活性・非活性はスイッチ制御回路４４により制御され、図６に示すノードＮ５から周期回路４３の出力信号としてオシレータ信号OSC が出力される。
【００６１】
詳述すると、合成器３２からＬレベルの出力信号が出力されると（ノードＮ６がＬレベルになると）、前記同様にスイッチ回路４２のインバータ４２ａが活性化され、周期回路４３は動作する。一方、合成器３２からＨレベルの出力信号が出力されると（ノードＮ６がＨレベルになると）、スイッチ回路４２のインバータ４２ａが非活性化されることにより周期回路４３は動作停止する。
【００６２】
この際、前記同様にして周期回路４３からＬレベルのオシレータ信号OSC が出力されている場合には、オンしたトランジスタＴｒ２３によりオシレータ信号OSC はＬレベルにクランプされる（グランドＧＮＤに接続される）。また、周期回路４３からＨレベルのオシレータ信号OSC が出力されている場合には、オンしたトランジスタＴｒ２１によりオシレータ信号OSC はＨレベルにクランプされる（電源電圧VDD に接続される）。
【００６３】
そして、このように構成される不正パルス防止回路１４では、検出信号DET-A （第１制御信号IN１）又はオシレータ信号OSC-S （第２制御信号IN２）に基づいて第１オシレータ回路３３からオシレータ信号OSC が出力される。
【００６４】
詳述すると、合成器３２にＨレベルの検出信号DET-A が入力されるとき（アクティブ時）、スイッチ回路４２のトランジスタＴｒ２０，Ｔｒ２２がオンされ、トランジスタＴｒ２１，Ｔｒ２３がオフされる。これにより、第１オシレータ回路３３は、第１周波数を持つオシレータ信号OSC を出力する。
【００６５】
また、合成器３２にＬレベルの検出信号DET-A が入力されるとき（スタンバイ時）、第１オシレータ回路３３はパルス信号Ｐ１に応答して間欠動作する。即ち、上記したように、パルス発生回路３１はオシレータ信号OSC-S のエッジをトリガーとして所定時間Ｈレベルのパルス信号Ｐ１を入力する。すると、合成器３２からＬレベルのパルス信号が出力されることにより（図８（ｂ）参照）、上記したように第１オシレータ回路３３では、スイッチ回路４２のインバータ４２ａが活性化される。
【００６６】
このとき、図８（ｂ）に示すように、例えば第１オシレータ回路３３から出力されているオシレータ信号OSC の初期状態における電圧レベルがＬレベルであるときには、周期ディレイ回路４１の出力（ノードＮ４）も同様にＬレベルとなっている。従って、スイッチ回路４２のインバータ４２ａが活性化されると、第１オシレータ回路３３は直ちにＨレベルのオシレータ信号OSC を出力する。合成器３２からのＬレベルのパルス信号は、反転したオシレータ信号OSC がノードＮ４に伝達される（ノードＮ４のレベルが周期ディレイ回路４１により変更される）までにＨレベルとなるため、インバータ４２ａは非活性化される。そして、オシレータ信号OSC を受けるスイッチ制御回路４４のナンド回路４４ｂからＬレベルの信号が出力され、その信号によりオンしたトランジスタＴｒ２１によってオシレータ信号OSC はＨレベルにクランプされる。即ち、第１オシレータ回路３３の周期回路４３が、結果として半周期動作した状態となる。
【００６７】
次いで、再度、Ｈレベルのパルス信号Ｐ１を受けて合成器３２からＬレベルのパルス信号が出力されたときには、前記オシレータ信号OSC はＨレベルにクランプされているため、周期ディレイ回路４１の出力（ノードＮ４）も同様にＨレベルとなっている。従って、スイッチ回路４２のインバータ４２ａが活性化されると、第１オシレータ回路３３は直ちにＬレベルのオシレータ信号OSC を出力する。合成器３２からのＬレベルのパルス信号は、反転したオシレータ信号OSC がノードＮ４に伝達される（ノードＮ４のレベルが周期ディレイ回路４１により変更される）までにＨレベルとなるため、インバータ４２ａは非活性化される。そして、オシレータ信号OSC を受けるスイッチ制御回路４４のノア回路４４ｃからＨレベルの信号が出力され、その信号によりオンしたトランジスタＴｒ２３によってオシレータ信号OSC はＬレベルにクランプされる。即ち、前記同様に第１オシレータ回路３３の周期回路４３が、結果として半周期動作した状態となる。
【００６８】
このように、第１オシレータ回路３３のオシレータ信号OSC は、合成器３２にＬレベルの検出信号DET-A が入力されている状態では（スタンバイ時）、第２オシレータ信号OSC-S の第２周波数の周期と同じ周期で発振する。
【００６９】
尚、本実施形態では、パルス発生回路３１からのパルス信号Ｐ１に応答して第１オシレータ回路３３の周期回路４３が半周期動作するように構成されるが、１周期動作するように構成されてもよい。
【００７０】
図７は、チャージポンプ回路１６の回路図を示す。
チャージポンプ回路１６は、ダイオードとして機能するトランジスタＴｒ２４，Ｔｒ２５と容量Ｃ１とから構成され、それらトランジスタＴｒ２４，Ｔｒ２５の接続ノードＮ７に容量Ｃ１の出力端子が接続される。
【００７１】
容量Ｃ１の入力端子にはオシレータ信号OSC が入力される。トランジスタＴｒ２４，Ｔｒ２５は、例えばＮＭＯＳトランジスタのゲートをドレインに接続したＭＯＳダイオードであり、トランジスタＴｒ２４のドレインに電源電圧VDD に接続され、トランジスタＴｒ２５のソースから昇圧電圧VPP が出力される。
【００７２】
このようなチャージポンプ回路１６では、Ｌレベルのオシレータ信号OSC が入力されると、容量Ｃ１に電源電圧VDD から電荷が充電され、その結果ノードＮ７は電源電圧VDD の電圧よりもトランジスタＴｒ２４の閾値だけ低い電圧となる。
【００７３】
次いで、Ｈレベルのオシレータ信号OSC が入力されると、ノードＮ７は容量Ｃ１の容量結合により昇圧される。そして、ノードＮ７の電圧が、昇圧電圧VPP の電圧よりもトランジスタＴｒ２５の閾値以上高くなると、容量Ｃ１から電荷が供給されて昇圧電圧VPP は昇圧される。
【００７４】
このように、Ｈレベル又はＬレベルのオシレータ信号OSC が繰り返し入力されることにより、チャージポンプ回路１６が動作して昇圧電圧VPP が生成される。次に、上記のように構成される昇圧電源生成回路１１の作用について図８に従って説明する。
【００７５】
図８（ａ）に示すように、第１検出回路１２からアクティブモードを示すＨレベルの検出信号DET-A が出力されると、図６に示すノードＮ６（合成器３２の出力信号）がＬレベルとなる。これにより、第１オシレータ回路３３は第１周波数の周期にて発振し、オシレータ信号OSC を出力する。その後、第１検出回路１２からＬレベルの検出信号DET-A が出力されてアクティブモードが解除されると、ノードＮ６がＨレベルとなり第１オシレータ回路３３は不活性化される。このとき、オシレータ信号OSC はＨレベルにクランプされる。
【００７６】
次いで、図８（ｂ）に示すように、第１検出回路１２からＬレベルの検出信号DET-A が出力されている時に、第２オシレータ回路１５からオシレータ信号OSC-S のパルスが入力されると、上記したようにノードＮ６にＬレベルのパルスが発生する。このとき、Ｌレベルのパルスは、第２周波数の周期を持つオシレータ信号OSC-S のパルスエッジに基づいて発生する。従って、上記したように第１オシレータ回路３３は、第２オシレータ信号OSC-S の第２周波数の周期と同じ周期で発振する。
【００７７】
次に、第１検出回路１２からＬレベルの検出信号DET-A が出力された後（アクティブモードが解除後）の短い期間にオシレータ信号OSC-S のパルスが入力される場合について説明する。
【００７８】
図８（ｃ）に示すように、今、第１オシレータ回路３３は、Ｈレベルの検出信号DET-A により第１周波数の周期を持つオシレータ信号OSC を出力している。
次いで、第１オシレータ回路３３にＬレベルの検出信号DET-A が入力されると、ノードＮ６がＨレベルとなり第１オシレータ回路３３は不活性化される。このとき、オシレータ信号OSC はＬレベルにクランプされる。
【００７９】
今ここで、Ｌレベルの検出信号DET-A に切り替わり後、直ちにオシレータ信号OSC-S のパルスが入力されるとする（図では、Ｈレベルに立ち上がる）。
すると、前記同様にしてノードＮ６にＬレベルのパルスが発生することにより、第１オシレータ回路３３にてスイッチ回路４２のインバータ４２ａが活性化され、オシレータ信号OSC は、そのＬレベルのクランプが解除される。しかし、このときノードＮ４（周期ディレイ回路４１の出力信号）は、Ｌレベルのオシレータ信号OSC が周期ディレイ回路４１にて遅延されるため、未だＨレベルとなっている。このため、第１オシレータ回路３３はＬレベルのオシレータ信号OSC を出力する。さらに、図８（ｃ）に示すように、ノードＮ６に発生するＬレベルのパルスは短い期間に立ち上がるため、ノードＮ４が立ち下がる前にスイッチ回路４２のインバータ４２ａが不活性化される。つまり、Ｌレベルのオシレータ信号OSC の状態で、周期回路４３の動作が停止する。
【００８０】
これにより、第１オシレータ回路３３からのオシレータ信号OSC のパルス幅は、該第１オシレータ回路３３が発振する第１周波数の周期よりも短いパルス幅にならない。ちなみに、このことは第２オシレータ回路１５からオシレータ信号OSC-S のパルスが入力された後、直ちにＨレベルの検出信号DET-A が入力される場合にも同様なことがいえる。
【００８１】
図９は、不正パルス防止回路１４の入出力特性を示す。
上記のように構成される昇圧電源生成回路１１では、第２制御信号IN２として入力される入力周波数（オシレータ信号OSC-S ）により、不正パルス防止回路１４から出力されるオシレータ信号OSC は第１周波数より低い周波数を出力する。
【００８２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）不正パルス防止回路１４は、パルス発生回路３１、合成器３２、第１オシレータ回路３３を含み、その第１オシレータ回路３３は、周期ディレイ回路４１とスイッチ回路４２とからなる周期回路４３、スイッチ制御回路４４を含む。第１オシレータ回路３３は、アクティブ時には合成器３２に入力される検出信号DET-A に基づいて第１周波数を持つオシレータ信号OSC を出力する。また、第１オシレータ回路３３は、スタンバイ時にはパルス発生回路３１を介して入力される第２オシレータ回路１５からのオシレータ信号OSC-S により、該オシレータ信号OSC-S の第２周波数（第１周波数＞第２周波数）の周期と同じ周期で発振する。これにより、不正パルス防止回路１４から第１周波数の周期より短いパルス幅をもつオシレータ信号OSC は出力されない。従って、チャージポンプ回路１６のチャージポンプ動作が安定され、安定的且つ効率良く昇圧電圧VPP を供給することができる。
【００８３】
（２）アクティブ時とスタンバイ時との切り替わり時や、検出信号DET-A （第１制御信号IN１）とオシレータ信号OSC-S （第２制御信号IN２）が重なって変化した場合にも第１周波数の周期より短いパルス幅をもつオシレータ信号OSC が出力されない。
【００８４】
（３）互いに非同期で動作する第１及び第２オシレータ回路１５，３３を１つのチャージポンプにて利用する構成であるため、ダイサイズを大きくすることもない。
【００８５】
（第二実施形態）
以下、本発明を例えば半導体装置に搭載される昇圧電源生成回路に具体化した第二実施形態を図１０及び図１１に従って説明する。
【００８６】
尚、説明の便宜上、第一実施形態と同様の構成、信号については同一の符号を付してその説明を一部省略する。
図１０は、本実施形態の昇圧電源生成回路を示す概略ブロック図である。
【００８７】
昇圧電源生成回路８１は、第１及び第２検出回路１２，１３と、第１オシレータ回路３３を含む不正パルス防止回路８２と、第２オシレータ回路１５と、第３オシレータ回路８３と、チャージポンプ回路１６とを備える。即ち、本実施形態では、第１検出回路１２の検出信号DET-A が第３オシレータ回路８３に入力され、その第３オシレータ回路８３のオシレータ信号OSC-A が第１制御信号IN１として不正パルス防止回路８２に入力される。
【００８８】
第３オシレータ回路８３は、上記第２オシレータ回路１５と同様な回路構成をなし、その詳細な説明を省略する。尚、本実施形態では、第３オシレータ回路８３は第３周波数の周期にて発振し、その第３周波数の周期は、第１オシレータ回路３３にて発振する第１周波数の周期より長い周期を持つ。また、第３周波数の周期は、第２オシレータ回路１５にて発振する第２周波数の周期より短い周期を持つ。つまり、第１周波数＞第３周波数＞第２周波数である。
【００８９】
図１１は、不正パルス防止回路８２の回路図を示す。
不正パルス防止回路８２は、第１及び第２パルス発生回路３１ａ，３１ｂ、合成器３２、周期回路４３、スイッチ制御回路４４を備える。第１及び第２パルス発生回路３１ａ，３１ｂは、図６に示す上記第一実施形態の不正パルス防止回路１４のパルス発生回路３１と同じ構成を持つ。従って、第１制御信号IN１を受ける第１パルス発生回路３１ａから出力されるパルス信号と、第２制御信号IN２を受ける第２パルス発生回路３１ｂから出力されるパルス信号が合成器３２に入力されるようにして構成されている。尚、本実施形態では、第１制御信号IN１はオシレータ信号OSC-A であり、第２制御信号IN２はオシレータ信号OSC-S である。
【００９０】
次に、このように構成される昇圧電源生成回路８１の作用について説明する。上記同様にして第１検出回路１２は、アクティブ時に昇圧電圧VPP を検出し、その分圧レベルが基準電圧Vref以下であるとＨレベルの検出信号DET-A を出力し、その検出信号DET-A は第３オシレータ回路８３に入力される。第３オシレータ回路８３は、Ｈレベルの検出信号DET-A を受けて第３周波数にて発振し、その周期を持つオシレータ信号OSC-A を出力する。
【００９１】
すると、不正パルス防止回路８２には、その合成器３２にオシレータ信号OSC-A が第１パルス発生回路３１ａを介して入力されることにより、上記第一実施形態と同様にして第１オシレータ回路３３が第３周波数の周期と同じ周期にて発振するようになる。従って、不正パルス防止回路８２から第３周波数の周期と同じ周期を持つオシレータ信号OSC が出力される。
【００９２】
これにより、チャージポンプ回路１６では、上記第一実施形態のように電源電圧VDD から電荷が供給され、次第に昇圧電圧VPP が生成される。そして、第１検出回路１２は、昇圧電圧VPP の分圧レベルが基準電圧Vref以上となるとＬレベルの検出信号DET-A を出力し、これにより第３オシレータ回路８３が不活性化され、不正パルス防止回路８２も不活性化する。従って、チャージポンプ回路１６は動作を停止する。
【００９３】
一方、第２検出回路１３は、常時昇圧電圧VPP を検出し、その分圧レベルが基準電圧Vref以下であるとＨレベルの検出信号DET-S を出力し、その検出信号DET-S は第２オシレータ回路１５に入力される。第２オシレータ回路１５は、Ｈレベルの検出信号DET-S を受けて第２周波数にて発振し、その周期を持つオシレータ信号OSC-S を出力する。
【００９４】
すると、不正パルス防止回路８２には、その合成器３２にオシレータ信号OSC-S が第２パルス発生回路３１ｂを介して入力されることにより、上記第一実施形態と同様にして第１オシレータ回路３３が第２周波数の周期と同じ周期にて発振するようになる。従って、不正パルス防止回路８２から第２周波数の周期と同じ周期を持つオシレータ信号OSC が出力される。
【００９５】
これにより、チャージポンプ回路１６では、上記第一実施形態のように電源電圧VDD から電荷が供給され、次第に昇圧電圧VPP が生成される。そして、第２検出回路１３は、昇圧電圧VPP の分圧レベルが基準電圧Vref以上となるとＬレベルの検出信号DET-S を出力し、これにより第２オシレータ回路１５が不活性化され、不正パルス防止回路８２も不活性化する。従って、チャージポンプ回路１６は動作を停止する。
【００９６】
以上記述したように、本実施形態によれば、不正パルス防止回路８２のオシレータ信号OSC の状態は、第１及び第２制御信号IN１，IN２（オシレータ信号OSC-A ，OSC-S ）の切り替わり毎に切り替えられる。従って、上記第一実施形態と同様な効果を奏することができる。
【００９７】
尚、前記各実施形態は、以下の態様に変更してもよい。
・リングオシレータを構成する周期回路４３にて、周期ディレイ回路４１の４つのインバータ４１ａは例えば２又は６つの偶数段のインバータでもよい。即ち、スイッチ回路４２のインバータ４２ａとを合わせた奇数段のインバータによりリングオシレータを構成してもよい。
【００９８】
・第１オシレータ回路３３の周期ディレイ回路４１と、第２オシレータ回路１５の周期ディレイ回路２１とを異なる段数のインバータにて構成することにより、異なる発振周波数を持つようにすることもできる。
【００９９】
・例えばＳＤＲＡＭ等のメモリデバイスにおいて、第１制御信号IN１としてシステムクロックを入力し、第２制御信号IN２としてセルフリフレッシュの要求信号を入力するようにしてもよい。
【０１００】
・上記各実施形態では、昇圧電源生成回路１１，８１に具体化したが、負電源生成回路に具体化してもよい。
以上の様々な実施形態をまとめると、以下のようになる。
（付記１）  周期ディレイ回路と該周期ディレイ回路のループを制御するスイッチ回路とを有する周期回路を備え、第１制御信号又は第２制御信号に基づいて第１周波数又は第２周波数のオシレータ信号を生成するオシレータ回路の制御方法であって、
前記第１制御信号が第１状態の時に、該第１制御信号に基づいて前記第１周波数を発振させ、前記第１制御信号が第２状態の時に、前記オシレータ信号を前記第２制御信号の周期に同期させるようにしたことを特徴とするオシレータ回路の制御方法。
（付記２）  前記スイッチ回路を活性化して前記周期回路を半周期もしくは１周期動作させる第１ステップと、
前記スイッチ回路を非活性化させる第２ステップと
を前記第１制御信号が第２状態の時に実行することを特徴とする付記１に記載のオシレータ回路の制御方法。
（付記３）  周期ディレイ回路と該周期ディレイ回路のループを制御するスイッチ回路とを有する周期回路を備え、第１制御信号又は第２制御信号に基づいて第１周波数又は第２周波数のオシレータ信号を生成するオシレータ回路の制御方法であって、
前記オシレータ信号を前記第１又は第２制御信号の周期に同期させるようにしたことを特徴とするオシレータ回路の制御方法。
（付記４）  周期ディレイ回路と該周期ディレイ回路のループを制御するスイッチ回路とを有する周期回路を備え、第１制御信号又は第２制御信号に基づいて第１周波数又は第２周波数のオシレータ信号を生成するオシレータ回路であって、前記第２制御信号の変位に基づいて前記周期回路を半周期もしくは１周期動作させるパルス信号を生成するパルス発生回路と、
前記第１制御信号及び前記パルス発生回路の出力信号を入力する合成器と、
前記合成器の出力信号に基づいて前記スイッチ回路を制御するスイッチ制御回路と
を備えたことを特徴とするオシレータ回路。
（付記５）  前記パルス発生回路には、
前記第１周波数の周波数より低い前記第２周波数を、前記第２制御信号として入力したことを特徴とする付記４に記載のオシレータ回路。
（付記６）  周期ディレイ回路と該周期ディレイ回路のループを制御するスイッチ回路とを有する周期回路を備え、第１制御信号又は第２制御信号に基づいて第１周波数又は第２周波数のオシレータ信号を生成するオシレータ回路であって、
前記第１制御信号の変位に基づいて前記周期回路を半周期もしくは１周期動作させるパルス信号を生成する第１パルス発生回路と、
前記第２制御信号の変位に基づいて前記周期回路を半周期もしくは１周期動作させるパルス信号を生成する第２パルス発生回路と、
前記第１及び第２パルス発生回路の各出力信号を入力する合成器と、
前記合成器の出力信号に基づいて前記スイッチ回路を制御するスイッチ制御回路と
を備えたことを特徴とするオシレータ回路。
（付記７）  前記第１及び第２パルス発生回路には、
前記第１周波数の周波数より低く、且つ互いに異なる周波数である２つのオシレータ信号をそれぞれ入力したことを特徴とする付記６に記載のオシレータ回路。
（付記８）  前記パルス発生回路は、
該パルス発生回路に入力される前記制御信号の変位に基づいて前記周期回路を半周期もしくは１周期動作させる時間よりも短いパルス幅を有する前記パルス信号を生成することを特徴とする付記４又は６に記載のオシレータ回路。
（付記９）  周期ディレイ回路と該周期ディレイ回路のループを制御するスイッチ回路とを有する周期回路と、前記スイッチ回路を制御するスイッチ制御回路とから構成され、第１制御信号又は第２制御信号に基づいて第１周波数又は第２周波数のオシレータ信号を生成する第１オシレータ回路と、前記オシレータ信号により駆動され、第１電圧を生成するチャージポンプ回路とを備え、
前記第１オシレータ回路を制御する第１制御信号及び第２制御信号を入力し、前記第１制御信号が第１状態の時に、該第１制御信号に基づいて前記第１オシレータ回路を前記第１周波数にて発振させ、前記第１制御信号が第２状態の時に、前記第１オシレータ回路の出力信号を前記第２制御信号の周期に同期させるようにしたことを特徴とする内部電源生成回路の制御方法。
（付記１０）  前記スイッチ回路を活性化して前記周期回路を半周期もしくは１周期動作させる第１ステップと、
前記スイッチ回路を非活性化させる第２ステップと
を前記第１制御信号が第２状態の時に実行することを特徴とする付記９に記載の内部電源生成回路の制御方法。
（付記１１）  周期ディレイ回路と該周期ディレイ回路のループを制御するスイッチ回路とを有する周期回路と、前記スイッチ回路を制御するスイッチ制御回路とから構成され、第１制御信号又は第２制御信号に基づいて第１周波数又は第２周波数のオシレータ信号を生成する第１オシレータ回路と、前記オシレータ信号により駆動され、第１電圧を生成するチャージポンプ回路とを備え、
前記第１オシレータ回路を制御する第１制御信号及び第２制御信号を入力し、前記第１オシレータ回路の出力信号を前記第１又は第２制御信号の周期に同期させるようにしたことを特徴とする内部電源生成回路の制御方法。
（付記１２）  周期ディレイ回路と該周期ディレイ回路のループを制御するスイッチ回路とを有する周期回路と、前記スイッチ回路を制御するスイッチ制御回路とから構成され、第１制御信号又は第２制御信号に基づいて第１周波数又は第２周波数のオシレータ信号を生成する第１オシレータ回路と、
前記オシレータ信号により駆動され、第１電圧を生成するチャージポンプ回路と、
前記第２制御信号の変位に基づいて前記周期回路を半周期もしくは１周期動作させるパルス信号を生成するパルス発生回路と、
前記第１制御信号、及び前記パルス発生回路の出力信号を入力する合成器と
を備えたことを特徴とする内部電源生成回路。
（付記１３）  前記パルス発生回路には、
前記第１周波数の周波数より低い前記第２周波数を持つ第２オシレータ回路の出力信号を前記第２制御信号として入力したことを特徴とする付記１２に記載の内部電源生成回路。
（付記１４）  周期ディレイ回路と該周期ディレイ回路のループを制御するスイッチ回路とを有する周期回路と、前記スイッチ回路を制御するスイッチ制御回路とから構成され、第１制御信号又は第２制御信号に基づいて第１周波数又は第２周波数のオシレータ信号を生成する第１オシレータ回路と、
前記オシレータ信号により駆動され、第１電圧を生成するチャージポンプ回路と、
前記第１制御信号の変位に基づいて前記周期回路を半周期もしくは１周期動作させるパルス信号を生成する第１パルス発生回路と、
前記第２制御信号の変位に基づいて前記周期回路を半周期もしくは１周期動作させるパルス信号を生成する第２パルス発生回路と、
前記第１及び第２パルス発生回路の各出力信号を入力する合成器と
を備えたことを特徴とする内部電源生成回路。
（付記１５）  前記第１及び第２パルス発生回路には、
前記第１周波数の周波数より低く、且つ互いに異なる周波数である２つのオシレータ回路の出力信号をそれぞれ入力したことを特徴とする付記１４に記載の内部電源生成回路。
（付記１６）  前記パルス発生回路は、
該パルス発生回路に入力される前記制御信号の変位に基づいて前記周期回路を半周期もしくは１周期動作させる時間よりも短いパルス幅を有する前記パルス信号を生成することを特徴とする付記１２又は１４に記載の内部電源生成回路。
（付記１７）  前記第１電圧の電圧レベルを検出し、その検出結果に基づいて前記第１制御信号を活性化信号に制御する第１検出回路と、
前記第１電圧の電圧レベルを検出し、その検出結果に基づいて前記第２制御信号を活性化信号に制御する第２検出回路と
を備えたことを特徴とする付記１２又は１４に記載の内部電源生成回路。
【０１０１】
【発明の効果】
以上詳述したように、本発明は安定的且つ効率良く内部電源を供給し得るオシレータ回路、及び内部電源生成回路を提供することができる。
【図面の簡単な説明】
【図１】  第一実施形態の昇圧電源生成回路を示す概略ブロック図である。
【図２】  昇圧電源生成回路の詳細を示すブロック図である。
【図３】  第１検出回路を示す回路図である。
【図４】  第２検出回路を示す回路図である。
【図５】  第２オシレータ回路を示す回路図である。
【図６】  不正パルス防止回路を示す回路図である。
【図７】  チャージポンプ回路を示す回路図である。
【図８】  第一実施形態を示す波形図である。
【図９】  第一実施形態の入出力特性を示す説明図である。
【図１０】  第二実施形態の昇圧電源生成回路を示す概略ブロック図である。
【図１１】  不正パルス防止回路を示す回路図である。
【図１２】  従来の昇圧電源生成回路を示すブロック図である。
【符号の説明】
１６  チャージポンプ回路
３１  パルス発生回路
３３  第１オシレータ回路
４１  周期ディレイ回路
４２  スイッチ回路
４３  周期回路
４４  スイッチ制御回路
VPP   第１電圧（昇圧電圧）
IN１  第１制御信号
IN２  第２制御信号
DET-A   第１制御信号としての検出信号
OSC-S   第２制御信号としてのオシレータ信号
OSC-A   第１制御信号としてのオシレータ信号
【図１】
0004498633.tif 000002
【図２】
0004498633.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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