(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの蓄積ノードと接続されてなるダイナミック型メモリセルの複数個と、
複数からなる上記ダイナミック型メモリセルの上記選択端子にそれぞれ接続されてなる複数のワード線と、
複数からなる上記ダイナミック型メモリセルの上記入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対と、上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列とを含むメモリマットを複数個備え、
上記メモリマットは、ビット線の延長方向においてビット線を等分する１ないし複数箇所に上記メモリセルが形成される半導体領域にバイアス電圧を供給するための半導体層がセンスアンプ列と平行に設けられ、かかる半導体層には上記バイアス電圧を給電するコンタクト部が複数個設けられてなることを特徴とするダイナミック型ＲＡＭ。
【請求項２】
請求項１において、
上記センスアンプ列に沿って延長された相補入出力線を更に含み、
上記センスアンプ列は、上記相補ビット線対に上記センスアンプの動作電圧の中間電圧を供給するプリチャージ回路と、ゲートにＹ選択信号を受け、上記相補ビット線対と上記相補入出力線との間に設けられたスイッチＭＯＳＦＥＴとを含み、
上記メモリセルのＭＯＳＦＥＴと同一導電型のＭＯＳＦＥＴであって上記センスアンプ列に形成されるものは、上記メモリセルが形成される半導体領域と同じ半導体領域に形成されてなることを特徴とするダイナミック型ＲＡＭ。
【請求項３】
請求項１または請求項２のいずれかにおいて、
上記ワード線は、メインワード線と、かかるメインワード線の延長方向において複数に分割されてなるサブワード線とからなり、
上記分割されたサブワード線に対応してサブワードドライバが設けられ、
上記サブワード線は、上記メインワード線に対して複数が割り当てられ、
上記サブワードドライバは、上記メインワード線の信号とサブワード選択線の信号とを受けて上記複数のうちの１つのサブワード線を選択するものであり、
上記センスアンプ列と上記サブワードドライバに囲まれ領域に１つのメモリマットに対応されたメモリセルが形成されるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項４】
請求項３において、
上記バイアス電圧を供給する電圧配線は、上記センスアンプ列と上記サブワードドライバ及び上記半導体層のそれぞれに沿って延長され、それぞれの交差部で相互に接続された網目状にされるものであることを特徴とするダイナミック型ＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に関し、ワード線とビット線の交点にダイナミック型メモリセルが配置されてなるいわゆる１交点方式のものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開昭５９−２３６５号公報（以下、先行技術１という）、特開昭６０−１９５７９５号公報（以下、先行技術２という）、特開昭６０−２１１８７１号公報（以下、先行技術３という）のあることが判明した。
【０００３】
先行技術１ないし３の公報においては、ＭＯＳ容量を利用した情報記憶キャパシタを用い、かつオープンビットライン型（１交点方式）におけるプレート電極に対する電圧供給技術に関するものである。先行技術１の公報においては、情報記憶キャパシタの対向電極の正確な電位分布の均一化のためにビット線と直交する方向に横切り且つ複数箇所で接続される第１配線と、上記第１配線を相互に接続する第２配線と、この第２配線の中央部を周辺回路の電源線に接続する第３配線を設けるものである。先行技術２の公報においては、センスアンプを挟んで設けられる２つのプレート電極間に抵抗を設けて、メモリセルの記憶情報がビット線に読み出されるときの基板電圧の変化に対応して上記プレート電極の電位の変化を遅くする。先行技術３の公報においては、プレート電極及びそれに電圧を供給する配線を高融点で低抵抗の金属もくしは該金属とシリコンとの珪化物で形成すること、あるいは上記プレート電極上に複数本の金属配線層を設ける。
【０００４】
【発明が解決しようとする課題】
ダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）ではコスト低減が望まれている。そのためにはチップサイズの低減が最も効果的である。これまでは微細化を推し進めてメモリセルサイズを縮小してきたが、今後はメモリアレイの動作方式も変えることにより、さらにセルサイズを縮小する必要がある。メモリアレイの動作方式を２交点から１交点に変えることにより、同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる。しかし、１交点方式のメモリアレイは２交点方式のメモリアレイと比較して、ビット線等に乗るアレイノイズが大きいという問題があり、これを解決しなければ製品適用が困難である。
【０００５】
そこで、今回従来の２交点方式で用いられたメモリセルをそのまま流用して１交点方式のメモリアレイを構成した場合に発生するノイズを検討したところ、ビット線と基板（ウェル）との間の寄生容量によって上記ビット線に乗るノイズが大きくなることが判明した。
【０００６】
図１２を用いて、基板ノイズによるメモリアレイの動作マージンの劣化を説明する。（ａ）に示す１交点アレイではワーストケースにおいて、選択側マットのビット線が１本を除いて全てロウレベル（Ｌ）に増幅され、参照側のマットのビット線が１本を除いて全てハイレベル（Ｈ）に増幅される。このとき、選択側マット中の１本だけハイレベルの信号が出力ているビット線が、基板からノイズを受けて誤つて増幅される危険がある。
【０００７】
一例としてワード線ＷＬ０が活性化され、ビット線ＢＬ１Ｔにのみハイレベルの信号がでてきて、その他のビット線ＢＬ０Ｔ，ＢＬ２Ｔ等にはロウレベルの信号が読み出される場合を考える。さらにメモリセルのリーク等の理由により、ビット線ＢＬ１Ｔに生ずるハイレベルの信号が少ないとする。センスアンプ活性化すると、信号が大きくでてきているビット線ＢＬ０Ｔ／Ｂ、ＢＬ２Ｔ／Ｂ等は早く増幅される。一方、信号が少ないビット線ＢＬ１Ｔ／Ｂは増幅が遅い。このとき、選択側マットの基板（ウェル領域）ＳＵＢ０にはビット線ＢＬ０Ｔ，ＢＬ２Ｔ等から寄生容量ＣＢＬＳＵＢを介して負のノイズが生ずる。逆に、隣接マツトの基板（ウェル領域）ＳＵＢ１にはビット線ＢＬ０Ｂ、ＢＬ２Ｂ等から正のノイズが生ずる。
【０００８】
これらのノイズが逆に基板ＳＵＢ０，ＳＵＢ１から寄生容量ＣＢＬＳＵＢを介して反対の信号が出ているビット線ＢＬ１Ｔ／Ｂに戻ると、信号量が減少し誤ってビット線の電位が逆転してしまうのである。したがつて、かかる基板（ウェル領域）からのノイズに配慮がなされていないメモリアレイではメモリセルに蓄積されている信号電荷量が減少してきたときに情報が誤つて読み出される危険性が高い。このことは、リフレッシュ特性の劣化につながり、ＤＲＡＭの歩留まりを大きく低下させる原因となる。
【０００９】
この発明の目的は、動作マージンの向上を図った１交点方式のダイナミック型ＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの蓄積ノードと接続されてなるダイナミック型メモリセルの複数個と、複数からなる上記ダイナミック型メモリセルの上記選択端子にそれぞれ接続されてなる複数のワード線と、複数からなる上記ダイナミック型メモリセルの上記入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対と、上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列とを含むメモリマットを複数個備え、上記メモリマットは、ビット線の延長方向においてビット線を等分する１ないし複数箇所に上記メモリセルが形成される半導体領域にバイアス電圧を供給するための半導体層がセンスアンプ列と平行に設けられ、かかる半導体層には上記バイアス電圧を給電するコンタクト部が複数個設けられる。
【００１１】
【発明の実施の形態】
図１０には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１２】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、メモリアレイ制御回路（ＡＣ）１１、メインワードドライバ（ＭＷＤ）１２が配置される。上記メモリアレイ制御回路１１は、サブワード選択線やセンスアンプを駆動するための制御回路及びメインアンプからなる。上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域（ＹＤＣ）１３が設けられる。
【００１３】
上述のよう各メモリアレイにおいて、メインワードドライバ１２は、それに対応した１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域１２にサブワード選択用のサブワード選択線のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。カラムデコーダ１３は、それに対応した１つのメモリアレイを貫通するように延長されるカラム選択線の選択信号を形成する。
【００１４】
上記各メモリアレイは、複数からなるメモリセルアレイ（以下、サブアレイと称する）１５に分割される。サブアレイ１５は、その拡大図に示すように、センスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッチ回路により構成され、かかるセンスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式とされる。
【００１５】
拡大図として示された１つのメモリセルアレイ（サブアレイ）１５は、特に制限されないが、サブワード線が５１２本と、それと直交する相補ビット線の一方（又はデータ線）は１０２４本とされる。上記１つのメモリアレイにおいて、上記サブアレイ１５がビット線延長方向に正規用にビット線方向に３２個と参照用に２個設けられる。サブアレイ１５は、センスアンプ１６を中心として一対の相補ビット線が設けられるので、ビット線の延長方向でみると、ビット線は上記サブアレイ１５によって実質的に１６分割される。また、上記サブアレイ１５は、ワード線の延長方向に４個設けられる。これにより、ワード線の延長方向でみると、サブワード線は、上記サブアレイ１５によって４分割される。
【００１６】
１つのサブアレイ１５において、ビット線が１０２４本設けられるので、ワード線方向には約４Ｋ分のメモリセルが接続され、サブワード線が５１２本設けられるので、ビット線方向には５１２×３２＝１６Ｋ分のメモリセルが接続される。これにより、１つのメモリアレイには、４Ｋ×１６Ｋ＝６４Ｍビットのような記憶容量を持ち、４つのメモリアレイによりメモリチップ１０の全体では４×６４Ｍ＝２５６Ｍビットのような記憶容量を持つようにされる。
【００１７】
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【００１８】
図２には、この発明に係る１交点ＤＲＡＭアレイの一実施例の回路図が示されている。ビット線ＢＬとワード線ＷＬの全ての交点にＭＯＳトランジスタとセル容量ＣＳからなるメモリセルが接続されている。ビット線ＢＬにはセンスアンプＳＡ，ワード線ＷＬ１にはサブワードドライハＳＷＤが接続される。サブワードドライバ列ＳＷＤＡとセンスアンプ列ＳＡＡで囲まれる領域（以下メモリセルアレイ又はメモリマットという）ＭＣＡ内にはメモリセルがアレイに配置される。例えばメモリアレイＭＣＡ０内の１本のワード線ＷＬが活性化されたときは、センスアンプ列ＳＡＡ１内のセンスアンプＳＡは反対側のメモリセルアレイＭＣＡ１のビット線を参照用に用いてメモリセルアレイＭＣＡ０内のビット線の信号を増幅する。
【００１９】
この実施例では、上記メモリセルアレイＭＣＡは、ＭＣＡ１ａとＭＣＡ１ｂのようにビット線方向に２等分される。同図では、一方のメモリセルアレイＭＣＡ１ａについて、例示的にメモリセルが示され、他方のメモリセルアレイＭＣＡ１ｂについてはブラックボックスで表している。上記２つのメモリセルアレイＭＣＡ１ａとＭＣＡ１ｂとの間には、センスアンプ列ＳＡＡと平行、つまりワード線と平行にコンタクト用の半導体層（以下、基板コンタクト列という）ＣＮＴＡ１ｍが設けられる。センスアンプ列ＳＡＡ１を挟んで、左側に設けられるメモリマットにおいても、上記同様に２つのメモリセルアレイＭＣＡ０ａとＭＣＡ０ｂのように２分割されて、同様な基板コンタクト列ＣＮＴＡ０ｍが設けられる。
【００２０】
２つのメモリセルアレイサブアレイＭＣＡ０とＭＣＡ１の間に設けられたセンスアンプ列ＳＡＡ１のセンスアンプＳＡは、上記２つのメモリセルアレイＭＣＡ０とＭＣＡ１の両側に延長するような相補ビット線に接続される。これらのセンスアンプＳＡは、上記センスアンプ列ＳＡＡ１において、２つのビット線毎に１つのセンスアンプＳＡが配置される。したがって、上記メモリセルアレイＭＣＡ０とＭＣＡ１の間に設けられたセンスアンプ列ＳＡＡ１には、前記のようにビット線ＢＬが１０２４本ある場合には、その半分の５１２個のセンスアンプＳＡが設けられる。
【００２１】
一方のメモリセルアレイＭＣＡ０において、残りの５１２本のビット線は、メモリセルアレイＭＣＡ１とは反対側のセンスアンプ列ＳＡＡ０に設けられたセンスアンプＳＡに接続される。他方のメモリセルアレイＭＣＡ１において、残り５１２本のビット線は、上記メモリセルアレイＭＣＡ０とは反対側に設けられたセンスアンプ列ＳＡＡ２に設けられるセンスアンプＳＡに接続される。このようなセンスアンプＳＡのビット線方向の両側の分散配置によって、２本分のビット線に対して１つのセンスアンプを形成すればよいから、センスアンプＳＡとビット線ＢＬのピッチを合わせて高密度にメモリセルアレイ及びセンスアンプ列を形成することができる。
【００２２】
このことは、サブワードドライバＳＷＤにおいても同様である。メモリセルアレイＭＣＡ０に設けられた５１２本のサブワード線ＷＬは、２５６本ずつに分けられてサブアレイＭＣＡ０の両側に配置されたサブワードドライバ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに接続される。この実施例では、２本のサブワード線ＷＬを１組として、２個ずつのサブワードドライバＳＷＤが分散配置される。２つのメモリセルに対応したサブワード線を１組として、２つのサブワードドライバがメモリセルアレイＭＣＴ０の一端側（図の上側）に配置され、それと隣接する上記同様の２本のサブワード線を１組として、２つのサブワードトライバがメモリセルアレイＭＣＡ０の他端側（図の下側）に配置される。
【００２３】
上記サブワードドライバＳＷＤは、図示しないが、それが形成されるサブワードドライバ列ＳＷＤＡを挟んで両側に設けられるサブアレイのサブワード線の選択信号を形成する。これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバＳＷＤを効率よく分散配置させるとともに、サブワード線ＷＬの選択動作を高速に行なうようにすることができる。
【００２４】
図１には、この発明に係る１交点ＤＲＡＭアレイの一実施例の構成図が示されている。図１（ａ）にメモリセルアレイのセルトランジスタの基板となるＰ型ウェル（ＰＷＥＬ）と基板給電配線ＶＢＢとの接続を説明するためのブロック構成が示されている。アレイ構成は前記図２に説明したように１交点方式とされる。前記基板コンタクト列ＣＮＴＡ０ｍによってビット線方向に２等分されてなる分割メモリセルアレイＭＣＡ０ａ、ＭＣＡ０ｂのメモリセルの基板（ウェル領域）ＰＷＥＬ０への給電は、メモリセルアレイＭＣＡ０の両側に存在するセンスアンプ列ＳＡＡ０、ＳＡＡ１内に設けられた基板コンタクト列ＣＮＴＡ０ａ、ＣＮＴＡ０ｂ及び分割メモリセルアレイＭＣＡ０ａ、ＭＣＡ０ｂの間に存在する基板コンタクト列ＣＮＴＡ０ｍのそれぞれにおいて複数設けられたコンタクトＣＯＮＴにより基板給電配線ＶＢＢから行われる。
【００２５】
メモリセルアレイＭＣＡ１に対応したメモリセルの基板（ウェル領域）ＰＷＥＬ１への給電も同様に、メモリセルアレイＭＣＡ１の両側に存在するセンスアンプ列ＳＡＡ１、ＳＡＡ２内に設けられた基板コンタクト列ＣＮＴＡ１ａ、ＣＮＴＡ１ｂ及び分割メモリセルアレイＭＣＡ１ａ、ＭＣＡ１ｂの間に存在する基板コンタクト列ＣＮＴＡ１ｍのそれぞれにおいて複数設けられたコンタクトＣＯＮＴにより基板給電配線ＶＢＢから行われる。
【００２６】
分割メモリセルアレイＭＣＡ０ａのビット線方向の長さと分割メモリセルアレイＭＣＡ１ａのビット線方向の長さをほぼ等しくビット線長の２分の１程度とすると、給電部から最も遠い部分と給電部との距離が短くなるため、基板抵抗低減効果が大きくなる。このことは、メモリセルアレイＭＣＡ１についても同様である。
【００２７】
図１（ａ）におけるＡ−Ａ’線での断面構造が図１（ｂ）に示されている。ワード線ＷＬ方向に配線された基板給電配線ＶＢＢは第２層目金属配線Ｍ２で配線され、一旦スルーホールＴＣ１を介して第１層目金属配線Ｍ１に落とされ、さらにコンタクトＣＯＮＴを介して、ウェル領域ＰＷＥＬに接続される。このとき、良好なオーミックコンタクトを得るために、ウェル領域ＰＷＥＬの接続部にはＰ＋のように高濃度にされたコンタクト用の半導体層（活性領域）が設けられる。メモリセルの活性領域、つまりＭＯＳトランジスタのソース，ドレインとはＮ型（Ｎ＋）であるが、給電部の活性領域ＣＮＴＡは上記のように高濃度Ｐ型（Ｐ＋）にされる。
【００２８】
センスアンプ列ＳＡＡ中には、後述するＣＭＯＳラッチ回路を構成するＰチャンネル型ＭＯＳＦＥＴ等を形成するためにウェル領域ＮＷＥＬが存在するために、三重ウェル構成を用いて深いＮＷＥＬ（ＤＷＥＬ）をセンスアンプ列ＳＡＡとメモリセルアレイＭＣＡの下に配置した場合、メモリセルの基板となるウェル領域ＰＷＥＬは、センスアンプ列ＳＡＡの両側で分離されている。したがって、ウェル領域ＮＷＥＬの両側および中央でウェル領域ＰＷＥＬコンタクトを行うことにより、基板抵抗及び基板ノイズを低減することが可能となる。
【００２９】
基板給電配線ＶＢＢは図１（ａ）の横方向には列選択線ＹＳと同層の配線層Ｍ３を用いてサブワードドライバＳＷＤＡ上、またはメモリセルアレイＭＣＡ上に配線され、縦方向にはメインワード線線ＭＷＬと同層の配線層Ｍ２を用いてセンスアンプ列ＳＡＡ上、基板コンタクト列ＣＮＴＡ上またはアレイ上を配線される。アレイ上において、これらの縦横の配線を接続して網目状とすることにより、基板給電配線ＶＢＢの抵抗を下げることが有益である。また、このような網目状の配線方式をとることにより、ウェル領域ＰＷＥＬ０とＰＷＥＬ１の間の抵抗を下げることが出来る。したがって、ビット線ＢＬをセンスする際に基板に生ずるノイズを高速に打ち消して、ノイズを低減して１交点ＤＲＡＭアイレの動作マージンを大きく広げることが可能になる。
【００３０】
図３には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の回路図が示されている。センスアンプＳＡは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。
【００３１】
上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、かかるセンスアンプ領域に分散して配置されたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３により接地電位供給線ＶＳＳＡが与えられる。上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、Ｎチャンネル型のパワーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＤが与えられる。
【００３２】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ３とＱ４のゲートには、センスアンプ活性化信号ＳＡＮが供給される。特に制限されないが、ＳＡＮのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、上記電源電圧ＶＤＤに対してＭＯＳＦＥＴＱ４のしきい値電圧以上に昇圧されたものであり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分にオン状態にして、その共通ソース線ＣＳＰの電位を上記電源電圧ＶＤＤにすることができる。
【００３３】
上記センスアンプＳＡの入出力ノードには、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０ＴとＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビット線イコライズ）信号ＢＬＥＱが供給される。このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、図示しないが、前記図１０に示したクロスエリア１８にインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００３４】
センスアンプＳＡの一対の入出力ノードは、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されることの他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）スイッチ回路を介してセンスアンプ列に沿って延長されるローカル（サブ）入出力線ＳＩＯ，ＳＩＯ０ＴとＳＩＯ０ＢＢに接続される。上記ＭＯＳＦＥＴＱ１とＱ２のゲートは、カラム選択線ＹＳに接続され、かかるカラム選択線ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプＳＡの入出力ノードとローカル入出力線ＳＩＯ０ＴとＳＩＯ０Ｂを接続させる。隣接するビット線も上記同じカラム選択線ＹＳによりスイッチ制御される上記同様なスイッチ回路を介してローカル入出力線ＳＩＯ１ＴとＳＩＯ１Ｂに接続される。
【００３５】
これにより、センスアンプＳＡの入出力ノードは、それを挟んで設けられる２つのマット（例えばＭＡＴ０とＭＡＴ１）のうち、選択されたマットのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたマット側のビット線のハーフプリチャージ電圧を参照電圧として増幅し、上記カラム選択線ＹＳにより選択されたものが、上記カラムスイッチ回路（Ｑ１とＱ２）等を通してローカル入出力線ＳＩＯ０Ｔ，ＳＩＯ０Ｂ及びＳＩＯ１Ｔ，ＳＩＯ１Ｂに伝えられる。
【００３６】
前記図１０のように、メインワード線の延長方向に並ぶセンスアンプ列ＳＡＡ１上を上記ローカル入出力線ＳＩＯ０ＴとＳＩＯ０Ｂ及びＳＩＯ１ＴとＳＩＯ１Ｂが延長され、サブ増幅回路を介して増幅せされた信号がそれと同一方向に延長されるメイン入出力線を通して、メインワードドライバＭＷＤ部に設けられたメインアンプに伝えられて、例えば、前記メモリチップ上で４分割されてなる１つのメモリアレイにおいて、前記サブアレイの分割数に対応して１６ビット単位でパラレルに出力される。上記４に分割されてなるメモリアレイは、後述するようにそれぞれがメモリバンクを構成するようにされる。
【００３７】
図４と図５には、前記図３に示したセンスアンプＳＡの一実施例のレイアウト図が示されている。図４においては、第１と第２層目の金属層Ｍ１とＭ２とを接続するコンタクト部ＴＣ１および上記金属層Ｍ１より下層のレイアウトを示し、図５においては、上記コンタクト部ＴＣ１より上層のレイアウトを示している。上記図３ないし図５において、ＣＣＰはクロスカップルのＰチャンネル型ＭＯＳＦＥＴ（Ｑ７とＱ８）であり、ＣＳＤはコモンソースドライバ（Ｑ３とＱ４）であり、ＣＣＮはクロスカップルのＮチャンネル型ＭＯＳＦＥＴ（Ｑ５とＱ６）であり、ＰＣはプリチャージ回路（Ｑ９〜Ｑ１１）であり、ＹＧはＹゲート回路（Ｑ１とＱ２）であり、図３ないし図５のそれぞれ対応している。
【００３８】
図５に示すようにプレート電極ＰＬはプレート電極ＰＬより上層の第２層目の金属配線層Ｍ２から、かかるプレート電極ＰＬより下層のへのコンタクトＴＣ１が通過する領域を避けて配線される。この実施例では、特に制限されないが、マットＭＡＴ０とＭＡＴ１のプレート電極ＰＬ０とＰＬ１間をかかるプレート電極ＰＬ０及びＰＬ１と同じ導体層からなる配線で相互に接続されている。このようなＰＬ配線はビット線ＢＬ４本分のピッチに対して１本程度の割合で、上記ＳＡＡ中に多数設けることができる。ちなみに、１つのマットが１０２４本のビット線からなる場合、上記ＰＬ配線の数は２５６本もの多数が並列となるため、センスアンプ列ＳＡＡ１を挟んで設けられる２つのプレート電極を接続する配線の抵抗値を低減することができるため、両プレート電極ＰＬ０やＰＬ１に生ずる相補ノイズを相殺させて大幅に減少させることが可能になる。
【００３９】
図４に示すように、センスアンプ列ＳＡＡ１を挟むように両側に設けられるメモリセルアレイに対応した２つのウェル領域ＰＷＥＬは、センスアンプ列ＳＡＡ１の両端の基板コンタクト列ＣＮＴＡ０ｂとＣＮＴＡ１ａでそれぞれ給電されている。これにより、前記図１のようにメモリセルアレイの中央部に前記のような基板コンタクト列ＣＮＴＡ０ｍ及びＣＮＴＡ１ｍを設けない場合でも、メモリアレイの基板の給電から最も遠い点と、基板給電部との距離をほぼビット線長の２分の１に短縮でき、基板抵抗を低減できるため、基板に生ずるノイズを大幅に減少することが可能になる。
【００４０】
基板給電配線ＶＢＢは、特に制限されないが、列選択線ＹＳと同層の配線層Ｍ３を用いてサブワードドライバ列ＳＷＤＡ上およびメモリセルアレイＭＣＡ上に配線され、縦方向にはメインワード線ＭＷＬと同層の配線層Ｍ２を用いてセンスアンプ列ＳＡＡ上およびメモリセルアレイを配線される。メモリセルアレイ上において、これらの縦横の配線はセンスアンプ列のメモリセルアレイ中に設けられた基板コンタクト部ＣＮＴＡＴＣ２を介してＰＷＥＬに接続され、基板バイアス電圧を供給する電源線の抵抗値を下げることが可能である。このような配線方式を採ることにより、メモリセルアレイＭＣＡ０とＭＣＡ１に対応したＰ型ウェル領域ＰＷＥＬ０とＰＷＥＬ１の間の抵抗を下げることが出来る。
【００４１】
図６には、分割メモリセルアレイＭＣＡ０ａ、ＭＣＡ０ｂの境界部における基板コント列ＣＮＴＡ０ｍの一実施例の構成図が示されている。図６（ａ）には、レイアウトが示され、図６（ｂ）には断面構造が示されている。図６（ａ）のレイアウトにおけるＡ−Ａ’部分の断面構造が図６（ｂ）に示されている。同図において、ＡＣＴはＭＯＳトランジスタの活性領域、ＳＮはメモリセルの蓄積ノード、ＳＮＣＴはＳＮとＡＣＴを接続するコンタクト、ＢＬＣＴはＢＬとＡＣＴを接続するコンタクト、ＣＰは容量絶縁膜、ＰＬはプレートを示す。
【００４２】
この実施例では、メモリセルはＣＯＢ（Capacitor over Bitline）構造を用いている。すなわち、蓄積ノードＳＮをビット線ＢＬ上部に設ける。このことによって、プレート電極ＰＬはメモリセルアレイＭＣＡ中でビット線ＢＬと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。
【００４３】
この実施例では、プレート電極ＰＬが積層構造とされ、かかるプレート電極ＰＬのシート抵抗値を下げることができ有利である。一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬにはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。Ｒｕは従来用いられていたポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。この構造にプレート電極ＰＬの上側層としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。このようにして、プレート電極ＰＬ自体の抵抗値を下げるプレート電圧の安定化に寄与する。
【００４４】
同図において、第１層目金属配線層Ｍ１とビット線ＢＬは同じ配線層である。メモリセルの活性領域はＮ型（Ｎ＋）であるが、給電部の活性領域はＰ型（Ｐ＋）である。基板給電配線ＶＢＢは、第２層目金属配線層Ｍ２で配線され、いったんスルーホールＴＣ１により第１層目金属配線層Ｍ１に落とされ、さらにコンタクトＣＯＮＴを介してウェル領域ＰＷＥＬに形成されたＰ＋の半導体層に接続される。したがって、給電部では第１層目金属配線層Ｍ１のピッチが密になるが、図６（ａ）に示すメモリセルレイアウトではビット線のピッチが最小加工寸法をＦとして３Ｆ程度であるために、ビット線２本以上に対して１個の基板コンタクトを配置すれば、第１層目金属配線層Ｍ１のピッチを２Ｆ以上にすることができる。
【００４５】
第１層目金属配線Ｍ１のリソグラフィに位相シフト法を用いた場合には、基板コンタクト列部での位相を０°と１８０°の交互に割り当て、メモリセルアレイＭＣＡ中での隣り合ったビット線ＢＬには０°または１８０°の同じ位相を割り当てることにより、微細ピッチの解像が可能になる。このとき、ビット線ＢＬピッチは３Ｆ程度あるために、同位相で露光をおこなうことができる。
【００４６】
図７には、この発明に係るダイナミック型ＲＡＭのサブワードドライバの一実施例の回路図が示されている。この実施例では、８本のサブワード線ＷＬ０〜ＷＬ７に対して１本のメインワード線ＭＷＬが設けられるものであり、上記８本の中の１本のサブワード線を選択するためにサブワード選択線ＦＸ０〜ＦＸ７とＦＸ０Ｂ〜ＦＸ７Ｂが必要になるものである。この実施例では、１つのサブアレイに設けられたビット線をその両側に設けられたサブワードドライバ列ＳＷＤＡにより半分ずつを選択する。このため、同図に示された１つのサブワードドライバ列上には、上記８本のサブワード線の中の半分である４本分のサブワード線を選択するためのサブワード選択線ＦＸ１、２、５、６とＦＸ１Ｂ、２Ｂ、５Ｂ、６Ｂの８本が延長される。
【００４７】
図示しない上記サブアレイを挟んでけ反対側に設けられたサブワードドライバ列上には、上記８本のサブワード線の中の残り半分である４本分のサブワード線を選択するためのサブワード選択線ＦＸ０、３、４、７とＦＸ０Ｂ、３Ｂ、４Ｂ、７Ｂの８本が延長される。２本ずつが１組とされたサブワード線ＷＬ１とＷＬ２及びＷＬ２とＷＬ４、ＷＬ５とＷＬ６に対応したサブワードドライバが交互に設けられる。また、サブワード線ＷＬ０は、隣接するグループ（メインワード線が異なる）サブワード線ＷＬ７とが１組とされて２つのサブワードドライバが設けられる。
【００４８】
１つのサブワードドライバＳＷＤ１は、Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯＳＦＥＴＱ１３からなるＣＭＯＳインバータ回路と、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２に並列に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１４から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＱ１４のソースは、サブワード線の非選択レベルＶＳＳ（０Ｖ）に対応した電源供給線ＶＳＳＷＬに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ１３が形成されるＮウェル領域に昇圧電圧を供給する電源供給線ＶＰＰが設けられる。このように、サブワードドライバＳＷＤ１のＮチャンネル型ＭＯＳＦＥＴが形成されるＰＷＥＬにＶＳＳを供給する構成では、メモリセルが形成されるＰＷＥＬとは上記ＤＷＥＬを利用して電気的に分離される。
【００４９】
上記サブワードドライバＳＷＤ１のＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＱ１２とＱ１３のゲートには、残り３個のサブワードドライバの同様なＭＯＳＦＥＴのゲートと共通にメインワード線ＭＷＬに接続される。そして、上記４つのＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１３のソースは、それに対応するサブワード選択線ＦＸ１に接続され、上記サブワードドライバＳＷＤ１に設けられたＭＯＳＦＥＴＱ１４のゲートには、サブワード選択線ＦＸ１Ｂが供給される。残り３つのサブワードドライバＳＷＤ２、ＳＷＤ５及びＳＷＤ６には、上記サブワード選択線ＦＸ２とＦＸ２Ｂ、ＦＸ５とＦＸ５Ｂ、ＦＸ６とＦＸ６Ｂにそれぞれ接続される。
【００５０】
サブワード線ＷＬ１が選択されるときは、メインワード線ＭＷＬがロウレベルにされる。そして、上記サブワード線ＷＬ１に対応したサブワード選択線ＦＸ１が昇圧電圧ＶＰＰのようなハイレベルにされる。これにより、サブワードドライバＳＷＤ１のＰチャンネル型ＭＯＳＦＥＴＱ１３がオン状態となって、サブワード選択線ＦＸ１の選択レベルＶＰＰをサブワード線ＷＬ１に伝える。このとき、サブワードドライバＳＷＤ１において、サブワード選択線ＦＸ１ＢのロウレベルによりＭＯＳＦＥＴＱ１４はオフ状態になっている。
【００５１】
上記メインワード線ＭＷＬがロウレベルの選択状態にされた他のサブワードドライバＳＤＷ２、ＳＷＤ５とＳＷＤ６においては、Ｐチャンネル型ＭＯＳＦＥＴがオン状態になるが、サブワード線選択線ＦＸ２Ｂ、ＦＸ５ＢとＦＸ６Ｂのハイレベルにより、Ｎチャンネル型ＭＯＳＦＥＴがオン状態となって、サブワード線ＷＬ２、ＷＬ５とＷＬ６を非選択レベルＶＳＳにする。メインワード線ＭＷＬがハイレベルにされる非選択のサブワードドライバでは、かかるメインワード線ＭＷＬのハイレベルによって、上記ＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴがオン状態となって、各サブワード線を非選択レベルＶＳＳにするものである。
【００５２】
このように３個のＭＯＳＦＥＴにより、２つのサブアレイに対応した一対のサブワード線を選択するので、前記１交点方式のメモリアレイ（サブアレイ）に設けられる高密度で配置されるサブワード線ＷＬのピッチに合わせてサブワードドドライバを形成することができ、２交点方式と同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる１交点方式に適合させたサブワードドライバの配置が可能になる。
【００５３】
上記のように２本のサブワード線ＷＬ毎に、マットＭＡＴの両側に２個ずつの組み合わせでサブワードドライバを分散配置した場合、２つのサブワードドライバを構成するＰチャンネル型ＭＯＳＦＥＴを同一のＮ型ウェル領域に形成でき、Ｎチャンネル型ＭＯＳＦＥＴを同一のＰ型ウェル領域に形成することができるものとなり、結果としてサブワードドライバの高集積化を可能にするものである。このことは、前記のようなセンスアンプにおいても同様に２本のビット線ＢＬ毎にマットＭＡＴの両側に２個ずつの組み合わせで分散配置するものである。
【００５４】
図８には、この発明に係るＤＲＡＭのメモリセルアレイ部の他の一実施例のブロック構成図が示されている。同図においては、メモリセルトランジスタの基板となるＰ型ウェル（ＰＷＥＬ）と基板給電配線ＶＢＢとの接続を説明するものであり、各ブロックの配置は半導体基板上での実際の各回路のレイアウト配置に対応して描かれている。このことは、図１（ａ）においても同様である。
【００５５】
メモリセルアレイ構成は図２の１交点方式とされる。分割メモリセルアレイＭＣＡ０ａ、ＭＣＡ０ｂ、ＭＣＡ０ｃのメモリセルの基板であるウェル領域ＰＷＥＬ０への給電は、メモリセルアレイＭＣＡ０の両側に存在するセンスアンプ列ＳＡＡ０、ＳＡＡ１内に存在する基板コンタクト列ＣＮＴＡ０ａ、ＣＮＴＡ０ｂまたは分割メモリセルアレイＭＣＡ０ａ、ＭＣＡ０ｂの間に存在する基板コンタクト列ＣＮＴＡ０ｍ１、また分割メモリセルアレイＭＣＡ０ｂ、ＭＣＡ０ｃの間に存在する基板コンタクト列ＣＮＴＡ０ｍ２により、基板給電配線ＶＢＢから行われる。
【００５６】
この実施例では、メモリセルアレイ（又はメモリマット）中において、基板コンタクト列を２列設けるところが、図１の実施例と相違している。分割メモリセルアレイＭＣＡ０ａ、ＭＣＡ０ｂ、ＭＣＡ０ｃのビット線方向の長さをビット線長の３分の１程度にほぼ等しくすると、基板バイアス電圧の給電部から最も遠い部分と給電部との距離がビット線長の６分の１程度と図１の実施例よりもさらに短くなるため、基板抵抗低減効果を大きくすることができる。このことは、センスアンプ列ＳＡＡ１を挟んで設けられる他方のメモリセルアレイ（メモリマット）ＭＣＡ１についても同様である。
【００５７】
図９には、この発明に係るＤＲＡＭの動作の一例を説明するためのタイミング図が示されている。アドレスＡＤＤ端子から行（ＲＯＷ）ａに対する行アドレスが入力され、制御端子ＣＭＤから活性化コマンドＡＣＴが入力される。活性化コマンドＡＣＴの入力に対応してプリチャージ信号ＰＣが非活性化され、ビット線ＢＬのプリチャージが終了し、上記行アドレスの入力に対応してワード線ＷＬａが活性化される。このワード線ＷＬａの活性化によって、選択側メモリマットのビット線の電位は、選択されたメモリセルの記憶電荷に対応して非選択側メモリマットのビット線のプリチャージ電圧に対して微小電圧だけ変化させられる。
【００５８】
上記ビット線ＢＬに、メモリセルからの読み出し信号が発生した後、センスアンプ起動信号ＳＡＮ／ＳＡＰを駆動してセンスアンプで増幅する。この状態でセンスアンプ列に設けられた複数のセンスアンプにはワード線ＷＬａに対応した複数のメモリセルの情報が保持されており、列（ＣＯＬ）ｘに対して読み出しコマンドＲＥＡＤが入力されると、カラム選択信号ＹＳｘが活性化され、センスアンプから入出力線ＭＩＯを介して、行ａ、列ｘのデータが入出力端子ＤＱへ読み出される。
【００５９】
図１１には、この発明が適用されるＤＲＡＭの一実施例の全体ブロック図が示されている。この実施例のＤＲＡＭは、ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ；以下単にＤＤＲ  ＳＤＲＡＭという）に向けられている。この実施例のＤＤＲ  ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００６０】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００６１】
メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、読み出し動作のときに上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００６２】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００６３】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【００６４】
上記カラムアドレスバッファ２０６の出力は、カラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００６５】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ  ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００６６】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００６７】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００６８】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００６９】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００７０】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００７１】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００７２】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、２，４，８とされ、設定可能なＣＡＳレイテンシイは２，２．５とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００７３】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００７４】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００７５】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。
【００７６】
これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００７７】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの１クロック後から開始される。
【００７８】
（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【００７９】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【００８０】
（７）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【００８１】
ＤＤＲ  ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００８２】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【００８３】
ＤＤＲ  ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００８４】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００８５】
センスアンプ２０２から出力されたデータはデータバスＤａｔａＢｕｓを介してデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００８６】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、上記ＤＱＳバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
【００８７】
書き込み動作のときには、上記ＤＤＲ  ＳＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダンス状態であるので、上記端子ＤＱＳにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き込みデータが入力される。データ入力回路２１０は、上記端子ＤＱから入力された書き込みデータを、上記端子ＤＱＳから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号ＣＬＫに同期してパラレルに変換して、データバスＤａｔａＢｕｓを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
【００８８】
上記のようなＤＤＲ  ＳＤＲＡＭに本願発明を適用することによって、メモリチップの小型化を図りつつ、高速な書き込みと読み出しが可能な半導体メモリを構成することができるものとなる。
【００８９】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  ＭＯＳＦＥＴとキャパシタとからなるダイナミック型メモリセルの複数個と、複数からなる上記メモリセルの選択端子にそれぞれ接続されてなる複数のワード線と、複数からなる上記メモリセルの入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対と、上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列とを含むメモリマットを複数個備え、上記複数個からなるセンスアンプ列の全てにおいて、上記メモリセルが形成される半導体領域にバイアス電圧を供給するコンタクト部を複数個設けることにより、各メモリマットにおいてその両側からバイアス電圧が供給されるため、基板バイアス電圧が安定化されて動作マージンの改善を図ることができるという効果が得られる。
【００９０】
（２）  上記に加えて、上記センスアンプ列に沿って相補入出力線を延長させ、上記センスアンプ列には、上記相補ビット線対に上記センスアンプの動作電圧の中間電圧を供給するプリチャージ回路と、ゲートにＹ選択信号を受け、上記相補ビット線対と上記相補入出力線との間に設けられたスイッチＭＯＳＦＥＴも設け、上記メモリセルのＭＯＳＦＥＴと同一導電型のＭＯＳＦＥＴであって上記センスアンプ列に形成されるものは、上記メモリセルが形成される半導体領域と同じ半導体領域に形成することにより、格別な半導体領域を形成することなく、バイアス電圧を供給するコンタクト部を設けることできるという効果が得られる。
【００９１】
（３）  上記に加えて、上記メモリマットをビット線の延長方向においてビット線を等分するよう１ないし複数箇所に上記メモリセルが形成される半導体領域に上記バイアス電圧を供給するための半導体層をセンスアンプ列と平行に設け、かかる半導体層に上記バイアス電圧を給電するコンタクト部を複数個設けるようにすることにより、給電部から最も遠い部分と給電部との距離をいっそう短くすることができるため動作マージンの大幅な改善を図ることができるという効果が得られる。
【００９２】
（４）  上記に加えて、上記ワード線をメインワード線と、かかるメインワード線の延長方向において複数に分割されてなるサブワード線とで構成し、上記分割されたサブワード線に対応してサブワードドライバを設け、かかるサブワード線を上記メインワード線に対して複数を割り当てて上記メインワード線の信号とサブワード選択線により１つのサブワード線を選択するものとし、上記センスアンプ列と上記サブワードドライバに囲まれ領域に１つのメモリマットを対応して設けることにより、大記憶容量化を図りつつメモリセルの高速な選択動作及びセンスアンプの動作に必要な信号量を確保することができるという効果が得られる。
【００９３】
（５）  上記に加えて、上記バイアス電圧を供給する電圧配線を、上記センスアンプ列と上記サブワードドライバ及び上記半導体層のそれぞれに沿って延長され、それぞれの交差部で相互に接続して網目状にすることにより、給電配線での抵抗値を小さくすることができ、基板に与えられる上記バイアス電圧を安定化させることができるという効果が得られる。
【００９４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、センスアンプ列を挟んで設けられる一対のメモリセルアレイが形成される基板（Ｐ型ウェル）自身を用いてセンスアンプ列を適宜に貫通させるようなスリット構造とし、かかる半導体領域によっても相互に接続する構成を加えてもよい。ダイナミック型ＲＡＭの入出力インターフェイスは、前記のようなＤＤＲ  ＳＤＲＡＭに限定されるものではなく、ＳＤＲＡＭ等種々の実施形態を採ることができる。この発明は、１交点方式のダイナミック型ＲＡＭに広く利用することができる。
【００９５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。ＭＯＳＦＥＴとキャパシタとからなるダイナミック型メモリセルの複数個と、複数からなる上記メモリセルの選択端子にそれぞれ接続されてなる複数のワード線と、複数からなる上記メモリセルの入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対と、上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列とを含むメモリマットを複数個備え、上記複数個からなるセンスアンプ列の全てにおいて、上記メモリセルが形成される半導体領域にバイアス電圧を供給するコンタクト部を複数個設けることにより、各メモリマットにおいてその両側からバイアス電圧が供給されるため、基板バイアス電圧が安定化されて動作マージンの改善を図ることができる。
【図面の簡単な説明】
【図１】この発明に係る１交点ＤＲＡＭアレイの一実施例を示す構成図である。
【図２】この発明に係る１交点ＤＲＡＭアレイの一実施例を示す回路図である。
【図３】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す回路図である。
【図４】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す下層のレイアウト図である。
【図５】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す上層のレイアウト図である。
【図６】図５における一部断面構造図である。
【図７】この発明に係るダイナミック型ＲＡＭのサブワードドライバの一実施例を示す回路図である。
【図８】この発明に係るＤＲＡＭのメモリセルアレイ部の他の一実施例を示すブロック構成図である。
【図９】この発明に係るＤＲＡＭの動作の一例を示すタイミング図である。
【図１０】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図１１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図１２】本願発明者によって検討された１交点方式のメモリアレイとそれに発生するノイズの説明図である。
【符号の説明】
ＳＡＡ１〜３…センスアンプ列、ＳＷＤＡ…サブワードドライバ列、ＭＣＡ０〜２…メモリセルアレイ（メモリマット）、ＰＷＥＬ０，１…Ｐ型ウェル領域（基板）、ＣＮＴＡ０〜１…コンタクト列、ＭＣＡ０ａ〜ＭＣＡ１ｂ…分割アレイ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＰＬ…プレート電極、ＰＬＳＡ…配線、ＭＷＬ…メインワード線、ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…スルーホール部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ３…金属配線層、ＦＸ０〜ＦＸ７Ｂ…サブワード選択線、
Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、
１０…メモリチップ、１１…アレイ制御回路、１２…メインワードドライバ、１３…カラムデコーダ、１５…サブアレイ（メモリマット）、１６…センスアンプ、１７…サブワードドライバ、１８…交差領域、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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