(57)【特許請求の範囲】
【請求項１】
保護回路を構成するＭＯＳトランジスタのソース、ドレイン、ゲートを形成した後、前記ＭＯＳトランジスタの表面にレジストを塗布するとともに、その後前記ゲート表面上の一部および前記ソース表面上の前記レジストを除去し、前記レジストが除去された前記ソース、前記ゲートの表面上にシリサイド膜を形成するＭＯＳトランジスタの製造方法において、
前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割し、前記レジストを除去する範囲を前記ソース側に設定し、前記ソース側の表面に前記シリサイド膜を形成し、
前記ゲートにおける前記ドレイン側縁辺から、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した境界線までの距離は、前記レジストを除去する範囲を設定するマスクの装着誤差の量より大きく設定され、当該マスクの位置ずれにより前記レジストを除去する範囲が前記ドレインの表面に重ならないことを特徴とするＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタの製造方法およびＭＯＳトランジスタに係り、特に外来サージより内部回路の保護をなすのに好適なＭＯＳトランジスタの製造方法およびＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
従来、半導体集積回路における内部回路には、当該内部回路に対して信号を入出力させるためのパッド電極が設けられる場合がある。こうした回路構成にあっては、前記パッド電極に静電気等の原因による外部サージが入り込み、当該外部サージにより前記内部回路が破損するおそれがあった。そしてこれを回避させるためにパッド電極と内部回路との間には保護回路を設けるようにして、内部回路に外部サージが加わるのを防止するようにしている。
【０００３】
図５は、従来の保護回路の接続状態を示す回路図である。同図に示すように、保護対象となる内部回路１からはパッド電極２が引き出され、当該パッド電極２を外部との接点として内部回路１に対する信号の入出力を可能にしている。こうした内部回路１とパッド電極２との間には、外部サージから内部回路１を保護するためＭＯＳトランジスタ３が設けられている。なお内部回路１から信号をパッド電極２へと出力させる場合、前記ＭＯＳトランジスタ３は、内部回路１の保護的な役目とともに当該内部回路１の駆動用ドライバの役割を兼ねており、内部回路１にて発生するパルスを所定の出力値で出力可能にしている。
【０００４】
図６は、ＭＯＳトランジスタの断面図に図５に示した回路図を展開した説明図である。そして同図（２）に示すｎ型ＭＯＳトランジスタの要部拡大図を用いてＭＯＳトランジスタが内部回路の保護をなす手順を説明すると、まず外部サージは、配線４を経由してｎ型のＭＯＳトランジスタ３Ａのドレイン５Ａへと流れる。ここでドレイン５Ａはｎ型不純物により形成され、当該ドレイン５Ａの外部に位置する基板６はｐ型シリコンにより形成されているので、ダイオードの作用により通常は基板６からドレイン５Ａへの片方向のみしか通電がなされない。しかし基板６とドレイン５Ａとの間の降伏電圧（約１５Ｖ）の値より外部サージの電圧（数千〜数万Ｖ）が高いことから、基板６とドレイン５Ａとの間にはツェナー降伏やなだれ降伏が発生し、まず外部サージは、所定の抵抗（図中Ｒ）を有した基板６と当該基板６の電位をＶSSに合わすべく設定されたｐ型の不純物拡散層７Ａとを経由してＶSS８側へと流れる。またその後は、この電流が、ドレイン５Ａ−基板６−ソース９Ａからなるｎｐｎ型バイポーラトランジスタのＯＮ電流となり、前記ソース９Ａに接続されたＶSS８側へと流れる。
【０００５】
このようにＭＯＳトランジスタ３Ａにより外来サージがＶSS８側に流れるため、当該外来サージが内部回路１側到達するのを防止でき、もって内部回路１が破損するのを防止することができる。
【０００６】
ところで前述したとおりＭＯＳトランジスタ３は、内部回路１の保護をなすとともに前記内部回路１の駆動用ドライバの役割を兼ねている。このため近年では前記ＭＯＳトランジスタ３を含んだ半導体回路は低電圧動作、および高速化、小型化が要求され、また半導体回路自体の微細化が進んでいる。しかしＭＯＳトランジスタ３の低電圧動作、および高速化を達成しようとすると、当該ＭＯＳトランジスタ３を構成する各端子（ドレイン５、ソース９、ゲート１１）の抵抗値（寄生抵抗値）を低くしなければならない。この抵抗値を下げる手段として、ＭＯＳトランジスタ３における各端子（ドレイン５、ソース９、ゲート１１）の上面に抵抗値の低いチタン、タングステン、モリブデン等を要素とするシリサイド膜を形成する手段が知られている。
【０００７】
このように各端子の上面にシリサイド膜を形成すれば、ＭＯＳトランジスタ３の寄生抵抗を低減させることができ、半導体回路の低電圧動作、および高速化、小型化を達成することができる。
【０００８】
【発明が解決しようとする課題】
しかし各端子の上面に形成されたシリサイド膜は、その熱伝導率が基板６を構成するシリコンより高くなっている。このためシリサイド膜が形成されたＭＯＳトランジスタ３のドレイン５に外部サージが加わると、当該外部サージが基板６側に移動する際、大電流通過によって発生した熱がシリサイド膜を伝わり金属（アルミ）配線を溶かし、ひいては拡散層の破壊を誘発促進するおそれがあった。またシリサイド膜の融点は例えばモリブデンを例にとると約７５０℃であることから金属（アルミ）配線の溶融とともにシリサイド膜も溶融し、この現象からも拡散層の破壊を誘発促進するおそれがあった。
【０００９】
このような各種問題点を解決するために、同図（３）に示すようなソース９およびゲート１１の全域にシリサイド膜１２が形成されるとともに、ドレイン５の全域にはシリサイド膜１２が形成されないＭＯＳトランジスタ１３が考えられる。なおＭＯＳトランジスタ１３は、ＭＯＳトランジスタ３とシリサイド膜の有無しか違わないことから構造上共通の部分においては同一の部番を付与し説明を行うこととする。
【００１０】
しかしＭＯＳトランジスタ１３では、配線パターンを形成するマスクの装着誤差によってドレイン５の表面にシリサイド膜が形成されるおそれがある。すなわちＭＯＳトランジスタ１２におけるシリサイド膜の形成工程は、まず各端子（ドレイン５、ソース９、ゲート１１）を形成した後、ＭＯＳトランジスタ１２の表面にレジスト（感光性樹脂）を塗布し、塗布後のレジスト膜に配線パターンが形成されたマスクを密着させる。そして当該マスクを通して露光を行い、露光がなされたレジスト膜をエッチングにより除去し（本説明ではポジ型のレジストを使用。当該レジストがネガ型の場合は露光がなされない部分を除去する。）、露出したソース９とゲート１１にコバルトやチタン、タングステンの金属膜をスパッタリングなどによって形成したのち、金属膜を熱処理によってシリサイド化して形成するが（あるいは金属シリサイドをターゲットとしたスパッタリングによって形成してもよい。）、マスクをレジスト膜に密着させる際、その装着誤差によりゲート１１の縁辺を規定するマスクのパターンがドレイン５の領域に重なり、このためドレイン５の上方も露光がなされ、当該ドレイン５上にもシリサイド膜が形成されるおそれがあった。
【００１１】
本発明は上記従来の問題点に着目し、内部回路の保護を行うとともに低電圧動作、および高速化、小型化を図ることのできるＭＯＳトランジスタの製造方法およびＭＯＳトランジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載のＭＯＳトランジスタの製造方法は、保護回路を構成するＭＯＳトランジスタのソース、ドレイン、ゲートを形成した後、前記ＭＯＳトランジスタの表面にレジストを塗布するとともに、その後前記ゲート表面上の一部および前記ソース表面上の前記レジストを除去し、前記レジストが除去された前記ソース、前記ゲートの表面上にシリサイド膜を形成するＭＯＳトランジスタの製造方法において、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割し、前記レジストを除去する範囲を前記ソース側に設定し、前記ソース側の表面に前記シリサイド膜を形成することを特徴とする。請求項１に記載のＭＯＳトランジスタの製造方法によれば、レジストの境界線位置はマスクによって決定されるが、当該マスク自体は装着誤差を有しているので、その位置は変動する。しかしゲート電極においてはレジストを除去する範囲は、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した前記ソース側とに設定されていることから、たとえマスク自体にずれが生じても、レジストを除去する範囲はドレイン側にかかることがない。このため保護回路を構成するＭＯＳトランジスタのドレインには、外部からの信号の入出力を行うパッド端子が接続されているが、こうしたドレインにシリサイド膜が形成されることがなく、もってパッド端子から侵入する外部サージにて金属配線やシリサイド膜が溶融するのが防止され、ＭＯＳトランジスタの熱的破壊を防止することができる。またソースの全域およびゲートの一部範囲にはシリサイド膜が形成されることから、配線抵抗を低減させることができＭＯＳトランジスタ自体の寄生抵抗を低減させることができる。このため低電圧動作、および高速化、小型化を達成することができるＭＯＳトランジスタを製作することができる。
【００１５】
【発明の実施の形態】
以下に本発明に係るＭＯＳトランジスタの製造方法およびＭＯＳトランジスタに好適な具体的実施の形態を図面を参照して詳細に説明する。
【００１６】
図１は、本実施の形態に係るＭＯＳトランジスタの製造方法によって製作されたＭＯＳトランジスタの断面構成を示す説明図である。同図に示すように本実施の形態に係るＭＯＳトランジスタの製造方法によって製作されたＭＯＳトランジスタ２０は、半導体集積回路において、内部回路２２の保護をなす保護回路として用いられる。すなわち内部回路２２からはパッド電極２４が引き出され、当該パッド電極４２を外部回路との接続部として内部回路２２に対する信号の入出力を可能にしている。こうした内部回路２２とパッド電極２４との間には、外部サージから内部回路２２を保護するためＭＯＳトランジスタ２０が設けられる。
【００１７】
なお内部回路２２から信号をパッド電極２４へと出力させる場合、前記ＭＯＳトランジスタ２０は、内部回路２２の保護的な役目とともに当該内部回路２２の駆動用ドライバの役割を兼ねており、内部回路２２にて発生するパルスを所定の出力値で出力可能にしている。
【００１８】
ＭＯＳトランジスタ２０には、ゲート２６、ソース２８、ドレイン３０の各端子が設けられ、ｎ型およびｐ型のＭＯＳトランジスタ２０（２０Ａ、２０Ｂ）において各ゲート２６（２６Ａ、２６Ｂ）は、内部回路２２の入出力をなすパッド電極２４に接続され、各ドレイン３０（３０Ａ、３０Ｂ）はパッド電極２４に接続されている。そしてｎ型のＭＯＳトランジスタ２０Ａにおけるソース２８Ａは、基準電圧を設定するＶSSに接続され、一方ｐ型のＭＯＳトランジスタ２０Ｂにおけるソース２８Ｂは、印加電圧を設定するＶDDに接続されている。
【００１９】
ところでＭＯＳトランジスタ２０においては、ソース２８上の全域と、ゲート２６の表面をソース２８側とドレイン３０側とに２分割したソース２８側とにシリサイド膜３２が形成されている。このようにソース２８およびゲート２６の面上にシリサイド膜３２を設けたことから、端子における配線抵抗値を低くすることが可能となり、ＭＯＳトランジスタ２０における寄生抵抗の低減を図ることができる。このため内部回路２２の駆動用ドライバとしてＭＯＳトランジスタ２０を用いる場合、当該ＭＯＳトランジスタ２０は低電圧動作、および高速化、小型化が可能となり、内部回路２２の高クロック化に対応させることができる。ところで本発明に係るＭＯＳトランジスタ２０は熱に対する耐性が高いことから、熱を逃がす為、および電流を分散させ発熱を抑える為に必要以上のトランジスタのサイズを用意する必要がない（従来は必要以上にトランジスタのサイズを大きくする必要があった）。また小型化が可能になることより寄生容量は減少しＭＯＳトランジスタ２０の高速化が可能になる。
【００２０】
なおゲート２６の面上においては、当該ゲート２６の全域にシリサイド膜３２が形成されていないが、当該シリサイド膜自体の抵抗値が不純物からなる各端子（ゲート等）の抵抗値より小さいため、ゲート２６の面上にシリサイド膜３２が一部でも配設されていれば、ゲート２６における配線抵抗値を大幅に低くさせるいことはいうまでもない。
【００２１】
またＭＯＳトランジスタ２０は、パッド電極２４から侵入する外部サージをＶSSおよびＶDDへと流し、内部回路２２が外部サージによって破壊されるのを防止する。なお外部サージの発生原因は、静電気等が主要因としてとして考えられる。図２はｎ型ＭＯＳトランジスタの要部拡大図を示す。同図を用いてパッド電極２４から侵入する外部サージをＶSSおよびＶDDへと逃がす手順を説明する。同図に示すようにパッド電極２４から外部サージ３４が侵入すると、当該外部サージ３４は配線３６を経由してドレイン３０Ａへと伝達される。ここでドレイン３０Ａへと伝達された外部サージ３４の電圧（数千〜数万Ｖ）は、ｎ型不純物で構成されたドレイン３０Ａとｐ型基板３８とで構成されるダイオード４０の降伏電圧（約１５Ｖ）より高いことから、ツェナー降伏やなだれ降伏によりｐ型基板３８側へと伝達される。そしてｐ型基板３８への伝達後は、外部サージ３４は、所定の抵抗（図中Ｒ）を有したｐ型基板３８と当該ｐ型基板３８の電位をＶSSに合わすべく設定されたｐ型の不純物拡散層４２Ａとを経由してＶSS側へと移動する。またその後は、ドレイン３０Ａ−ｐ型基板３８−ソース２８Ａから成るｎｐｎ型（バイポーラ）トランジスタ４４のＯＮ電流となり、当該ソース２８Ａに接続されたＶSSに流れる（アースされる）。このようにパッド電極２４に外部サージ３４が加わっても、ｎ型のＭＯＳトランジスタ２０Ａを介して外部サージ３４はＶSS側に伝達されることから、内部回路２２に外部サージ３４が達することがない。このため本実施の形態に示すＭＯＳトランジスタ２０を内部回路２２の保護回路として用いれば、内部回路２２に対する高速応答が可能になるとともに、当該内部回路２２の保護を行うことができる。なおｐ型のＭＯＳトランジスタ２０Ｂにおいては、外部サージ３４がドレイン３０Ｂに伝達されると、ｐ型不純物からなるドレイン３０Ｂとｎ型ウェル領域４６とで構成されるダイオード４８に順方向で通電がなされＶDD側へと外部サージ３４は伝達されるので、その電圧は一定（０．数Ｖ程度）となる。このためダイオード４８の通過により発生する発熱量はｎ型のＭＯＳトランジスタ２０Ａに比べ約２０分の１となっている。
【００２２】
【実施例】
次に図３と図４とに基づいて、上述したｎ型のＭＯＳトランジスタ２０を製造する手順を説明する。図３、図４は、本実施の形態に係るＭＯＳトランジスタの製造方法を示す工程説明図である。図３（１）に示すように、ＭＯＳトランジスタ２０Ａのゲート２６Ａ、ソース２８Ａ、ドレイン３０Ａの各端子を設けた後に、このＭＯＳトランジスタ２０Ａの表面にポジ型のレジスト５０（感光性樹脂）を塗布する。そしてレジスト５０をＭＯＳトランジスタ２０Ａの表面に塗布した後は、レジスト５０の上面にマスク５２を密着させる。当該マスク５２の表面には、あらかじめ配線パターン５４が施されており、この配線パターン５４の重なるレジスト範囲への露光を遮断可能にしている。レジスト５０の上面にマスク５２を密着させ、当該マスク５２の上方から露光させた状態を同図（２）に示す。ここで同図（２）に示すようにマスク５２における配線パターン５４が重ならない範囲は、ｐ型基板３８の電位をＶSSに合わすべく設定されたｐ型の不純物拡散層４２Ａと、ＭＯＳトランジスタ２０Ａにおけるソース２８Ａの全域と、同トランジスタ２０Ａにおけるゲート２６Ａの一部範囲となっている。なお前述したゲート２６Ａの一部範囲（図中寸法Ｂ）とは、当該ゲート２６Ａの表面をソース２８Ａ側とドレイン３０Ａ側とに２分割したソース２８Ａ側とに設定した範囲となっており、マスク５２をレジスト５０の表面に重ねた際、マスク５２の持つ装着誤差により当該マスク５２が最大限に移動しても、配線パターン５４の端部５６がドレイン３０Ａの上方に位置しないように設定される。
【００２３】
このようにレジスト５０の表面にマスク５２を配置し、その上方から露光を行いレジスト５０に感光を施した後は、マスク５２をレジスト５０より取り外すとともに、当該レジスト５０に対し現像処理を行う。現像処理を施し、レジスト５０の感光部分を取り除いた状態を同図（３）に示す。そしてレジスト５０の感光部分を取り除いた後は、図４（１）に示すようにレジスト５０の上方から、露出した不純物拡散層４２Ａ、ソース２８Ａおよびゲート２６Ａの一部範囲にコバルトやチタン、タングステンの金属膜をスパッタリング６０などによって形成し、その後、スパッタリングされた金属膜を熱処理によってシリサイド化する（あるいは金属シリサイドをターゲットとしたスパッタリングによって形成してもよい。）。ところでマスク５２をレジスト５０に密着させる際、同図（２）に示すようにマスク５２の装着誤差によって配線パターン５４の端部５６がドレイン３０Ａ側へと移動するおそれがあるが、前述のとおりマスク５２が最大限に移動しても、配線パターン５４の端部５６がドレイン３０Ａの上方にかからないため、ドレイン３０Ａの表面にシリサイド膜３２が形成されることがない。このためドレイン３０Ａに外部サージが加わった場合でも、ドレイン３０Ａに接続される金属配線に溶融が生じることがなく、ＭＯＳトランジスタ２０Ａが破壊されるのを防止することができる。なおマスク５２の装着誤差により当該マスク５２が反対方向に、すなわちソース２８Ａ側に最大限に移動したとしても、ゲート２６Ａにおけるソース２８Ａ側の縁辺からドレイン３０Ａ側にオフセットした範囲が、ゲート２６Ａの表面と重なることから、当該ゲート２６Ａの表面にはシリサイド膜３２が確実に形成される。このためゲート２６Ａにおける配線抵抗の低減を図ることができ、ＭＯＳトランジスタ２０Ａ自体の寄生抵抗の低減を図ることができる。
【００２４】
露出した不純物拡散層４２Ａ、ソース２８Ａおよびゲート２６Ａの一部範囲に、シリサイド膜３２を形成した後は、同図（３）に示すようにレジスト５０をＭＯＳトランジスタ２０Ａの表面から取り除く。図３と図４に示す工程を行うことにより、ドレイン３０Ａの全域と、ゲート２６Ａの一部にシリサイド膜３２を形成しないＭＯＳトランジスタ２０Ａを製造することが可能となる。なお図２および図３に示す製造プロセスにおいては、ｎ型のＭＯＳトランジスタ２０Ａについて説明を行ったが、ｐ型のＭＯＳトランジスタ２０Ｂについても同様の工程でシリサイド膜３２の形成範囲を設定できることはいうまでもない。
【００２５】
【発明の効果】
保護回路を構成するＭＯＳトランジスタのソース、ドレイン、ゲートを形成した後、前記ＭＯＳトランジスタの表面にレジストを塗布するとともに、その後前記ソース、前記ドレイン、前記ゲートの表面上の前記レジストを除去し、前記レジストが除去された前記ソース、前記ドレイン、前記ゲートの表面上にシリサイド膜を形成するＭＯＳトランジスタの製造方法において、前記レジストを除去する範囲を前記ソースの表面と、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した前記ソース側とに設定し、これら表面に前記シリサイド膜を形成したことから、ドレインにおける熱破壊が防止され外部サージによる内部回路の保護をなすことができる。そしてソースおよびゲートにはシリサイド膜が形成されることから寄生抵抗の低下が達成され、もって低電圧動作、および高速化、小型化が達成されるＭＯＳトランジスタを製作することができる。
【００２６】
そしてソース、ドレイン、ゲートを有し保護回路を構成するＭＯＳトランジスタであって、前記ソースの表面と、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した前記ソース側とにシリサイド膜を形成したことから、ＭＯＳトランジスタ自体の寄生抵抗を低減させることができ、もって低電圧動作、および高速化、小型化を達成することができる。
【００２７】
なお本実施の形態では、出力回路を中心に説明を行ったが、この形態に限定されることはなく、本発明に係るＭＯＳトランジスタをドライバとして兼用しなければ、入力回路でも同様の作用効果が得られることはいうまでもない。
【図面の簡単な説明】
【図１】本実施の形態に係るＭＯＳトランジスタの製造方法によって製作されたＭＯＳトランジスタの断面構成を示す説明図である。
【図２】ｎ型ＭＯＳトランジスタの要部拡大図を示す。
【図３】本実施の形態に係るＭＯＳトランジスタの製造方法を示す工程説明図である。
【図４】本実施の形態に係るＭＯＳトランジスタの製造方法を示す工程説明図である。
【図５】従来の保護回路の接続状態を示す回路図である。
【図６】ＭＯＳトランジスタの断面図に図５に示した回路図を展開した説明図である。
【符号の説明】
１                    内部回路
２                    パッド電極
３（３Ａ、３Ｂ）      ＭＯＳトランジスタ
４                    配線
５（５Ａ、５Ｂ）      ドレイン
６                    基板
７（７Ａ、７Ｂ）      不純物拡散層
８                    ＶSS
９（９Ａ、９Ｂ）      ソース
１０                    ｎｐｎ型トランジスタ
１１（１１Ａ、１１Ｂ）  ゲート
１２                    シリサイド膜
１３                    ＭＯＳトランジスタ
２０（２０Ａ、２０Ｂ）  ＭＯＳトランジスタ
２２                    内部回路
２４                    パッド電極
２６（２６Ａ、２６Ｂ）  ゲート
２８（２８Ａ、２８Ｂ）  ソース
３０（３０Ａ、３０Ｂ）  ドレイン
３２                    シリサイド膜
３４                    外部サージ
３６                    配線
３８                    ｐ型基板
４０                    ダイオード
４２（４２Ａ、４２Ｂ）  不純物拡散層
４４                    ｎｐｎ型トランジスタ
４６                    ｎ型ウェル表面
４８                    ダイオード
５０                    レジスト
５２                    マスク
５４                    配線パターン
５６                    端部
５８                    一部範囲
６０                    スパッタリング
【図１】
0004589468.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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