(57)【特許請求の範囲】
【請求項１】
コントローラ（ＴＲＣＯ）と複数の周辺機器モジュール（ＴＲｎ）とを備えるコンピュータ装置において割り込みを許す方法であって、前記周辺機器モジュール（ＴＲｎ）は、前記コントローラへ割り込み要求を行い、前記周辺機器モジュール（ＴＲｎ）は各々、従属周辺機器モジュール（ＤＳＰｎ）を有している、前記方法において、
前記コンピュータ装置におけるクロック信号に基づいて、前記周辺機器モジュール（ＴＲｎ）によって、前記周辺機器モジュール（ＴＲｎ）各々のタイムスロットカウンタ（ＴＳＣ）を進め、
前記タイムスロットカウンタ（ＴＳＣ）に基づいて各前記周辺機器モジュール（ＴＲｎ）に固有のタイムスロットを割り当て、前記固有のタイムスロットをサブ−タイムスロットに分割して、前記周辺機器モジュール（ＴＲｎ）が有する各従属周辺機器モジュール（ＤＳＰｎ）に固有のサブ−タイムスロットとして割り当て、
前記コンピュータ装置における同期化信号を用いて、前記周辺機器モジュール（ＴＲｎ）によって、前記周辺機器モジュールのタイムスロットカウンタ（ＴＳＣ）を他の全ての周辺機器モジュール各々についてのタイムスロットカウンタと同期させ、
前記従属周辺機器モジュールから前記周辺機器モジュールに対して割り込みが要求されたと前記周辺機器モジュールが検知した後、前記周辺機器モジュールが、前記タイムスロットカウンタ（ＴＳＣ）の値が自らに割り当てられたタイムスロットと等しくなったタイミングで、前記コントローラ（ＴＲＣＯ）に対して割り込みを要求することを備え、
前記同期化信号の周波数は、前記クロック信号の周波数をある除数で割り算したものであり、該除数は、前記周辺機器モジュールの数に等しいか若しくはそれより大きく、且つ、２N（Ｎは正の整数）で表されることを特徴とする方法。
【請求項２】
前記コンピュータ装置の割り込み要求信号（ＩＮＴ’）が、前記コントローラ（ＴＲＣＯ）に対して割り込みを要求する周辺機器モジュール以外の他の周辺機器モジュール（ＴＲｎ）によってアクティブにされていないときにだけ、前記周辺機器モジュールは、前記コントローラへ割り込み要求を行う請求項１に記載の方法。
【請求項３】
前記周辺機器モジュールが、前記コントローラ（ＴＲＣＯ）に対して割り込みを要求するにあたり、
前記従属周辺機器モジュールから前記周辺機器モジュールに対して割り込みが要求されたと前記周辺機器モジュールが検知した後、前記周辺機器モジュールが割り込み要求信号をアクティブにし、
前記割り込み要求信号に応答して、前記コントローラが割り込み承認信号をアクティブにし、
前記割り込み承認信号に応答して、前記周辺機器モジュールが、自らの識別子をバス上に挿入し、
前記コントローラが、前記割り込みを要求している周辺機器モジュールの識別子を前記バスから読み出し、前記割り込み承認信号をアクティブでない状態にし、
前記周辺機器モジュールが前記割り込み要求信号をアクティブでない状態にすることを備える請求項１又は２に記載の方法。
【請求項４】
前記周辺機器モジュールの識別子と前記周辺機器モジュールに対して割り込みを要求している前記従属周辺機器モジュールの識別子を前記バス上に同時に挿入する請求項３に記載の方法。
【請求項５】
前記周辺機器モジュールに対して割り込みを要求している前記従属周辺機器モジュールの識別子を前記バス上に挿入することを更に含む請求項３に記載の方法。
【請求項６】
コントローラ（ＴＲＣＯ）と複数の周辺機器モジュール（ＴＲｎ）とを有する装置において前記周辺機器モジュールに割り込みの順番を割り当てるコンピュータシステムであって、前記周辺機器モジュール（ＴＲｎ）は、前記コントローラへ割り込み要求を行い、前記周辺機器モジュールは各々、従属周辺機器モジュール（ＤＳＰｎ）を有している、前記コンピュータシステムにおいて、
前記コンピュータ装置におけるクロック信号に基づいて、前記周辺機器モジュール（ＴＲｎ）によって進められる、前記周辺機器モジュール（ＴＲｎ）の各々におけるタイムスロットカウンタ（ＴＳＣ）であって、前記タイムスロットカウンタ（ＴＳＣ）に基づいて各前記周辺機器モジュール（ＴＲｎ）に固有のタイムスロットが割り当てられ、前記固有のタイムスロットはサブ−タイムスロットに分割されて、前記周辺機器モジュール（ＴＲｎ）が有する各従属周辺機器モジュール（ＤＳＰｎ）に固有のサブ−タイムスロットとして割り当てられる、前記タイムスロットカウンタ（ＴＳＣ）と、
前記タイムスロットカウンタを周期的に進めるための前記コンピュータシステムにおけるクロック信号（ＣＬＫ）を受信する手段と、
前記周辺機器モジュールの各々に固有の値であって、当該周辺機器モジュールに割り当てられたタイムスロットを示す参照アドレスを設定する、前記周辺機器モジュール（ＴＲｎ）における手段（ＳＷ）と、
前記タイムスロットカウンタの値を前記参照アドレスと比較するために配置された、前記周辺機器モジュール（ＴＲｎ）における比較器と、
前記比較器に応答して、前記従属周辺機器モジュールから前記周辺機器モジュールに対して割り込みが要求されたと前記周辺機器モジュールが検知した後、前記周辺機器モジュールが、前記タイムスロットカウンタ（ＴＳＣ）の値が自らに割り当てられたタイムスロットと等しくなったタイミングで、前記コントローラ（ＴＲＣＯ）に対して割り込みを要求しても良いことを確実にする、前記周辺機器モジュール（ＴＲｎ）における手段（Ｎ１１−Ｎ１３、ＦＦ２）と、
前記周辺機器モジュール（ＴＲｎ）のタイムスロットカウンタを他の全ての周辺機器モジュール各々についてのタイムスロットカウンタと同期させる、前記コンピュータシステムにおける同期化信号（ＳＹＮＣ）を受信する手段であって、前記同期化信号の周波数は、前記クロック信号の周波数をある除数で割り算したものであり、該除数は、前記周辺機器モジュールの数に等しいか若しくはそれより大きく、且つ、２N（Ｎは正の整数）で表されるような、前記同期化信号を受信する手段と、
を備えることを特徴とするコンピュータシステム。
【請求項７】
前記クロック信号のための導体とは異なる導体を前記同期化信号のために配置する請求項６に記載のコンピュータシステム。
【請求項８】
前記同期化信号が、前記クロック信号と識別可能なパルスとして、前記クロック信号と同一の導体を伝わる請求項６に記載のコンピュータシステム。
【請求項９】
前記従属周辺機器モジュールは、該従属周辺機器モジュールの各々に付与された専用信号（ＩＣ）を用いて、前記従属周辺機器モジュールから前記周辺機器モジュールに対して割り込みを要求する請求項６に記載のコンピュータシステム。
【請求項１０】
前記周辺機器モジュールは、前記従属周辺機器モジュールから前記周辺機器モジュールに対しての割り込みの要求が存在することを示す手段（ＳＲ１、Ｎ１）を更に備える請求項６に記載のコンピュータシステム。
【請求項１１】
前記周辺機器モジュール（ＴＲｎ）は、割り込みフラグ（ＩＦ）とシフトレジスタ（ＳＲ２）を備え、
前記割り込みフラグ（ＩＦ）は、前記従属周辺機器モジュールから前記周辺機器モジュールに対して割り込みが要求されたと前記周辺機器モジュールが検知した時に前記周辺機器モジュール（ＴＲｎ）によってアクティブ状態とされ、且つ、前記コントローラ（ＴＲＣＯ）からの割り込み承認信号（ＩＮＴＡ’）によって非アクティブ状態とされ、
前記シフトレジスタ（ＳＲ２）は、前記割り込みフラグ（ＩＦ）が前記割り込み承認信号（ＩＮＴＡ’）によって非アクティブ状態とされる以前に、前記周辺機器モジュールが有する他の従属周辺機器モジュール（ＤＳＰｎ）から新たなサービス要求が検出された場合に、先のサービス要求を記憶する請求項１０に記載のコンピュータシステム。
【請求項１２】
コントローラ（ＴＲＣＯ）と複数の周辺機器モジュール（ＴＲｎ）とを有する装置において前記周辺機器モジュールに割り込みの順番を割り当てるコンピュータシステムに用いる前記周辺機器モジュールであって、前記周辺機器モジュール（ＴＲｎ）は、前記コントローラへ割り込み要求を行い、前記周辺機器モジュールは各々、従属周辺機器モジュール（ＤＳＰｎ）を有し、
前記コンピュータ装置におけるクロック信号に基づいて、前記周辺機器モジュール（ＴＲｎ）によって進められる、前記周辺機器モジュール（ＴＲｎ）の各々におけるタイムスロットカウンタ（ＴＳＣ）であって、前記タイムスロットカウンタ（ＴＳＣ）に基づいて各前記周辺機器モジュール（ＴＲｎ）に固有のタイムスロットが割り当てられ、前記固有のタイムスロットはサブ−タイムスロットに分割されて、前記周辺機器モジュール（ＴＲｎ）が有する各従属周辺機器モジュール（ＤＳＰｎ）に固有のサブ−タイムスロットとして割り当てられる、前記タイムスロットカウンタ（ＴＳＣ）と、
前記タイムスロットカウンタを周期的に進めるための、前記コンピュータシステムにおけるクロック信号（ＣＬＫ）を受信する手段と、
前記周辺機器モジュールの各々に固有の値であって、当該周辺機器モジュールに割り当てられたタイムスロットを示す参照アドレスを設定する手段（ＳＷ）と、
前記タイムスロットカウンタの値を前記参照アドレスと比較するために配置された比較器と、
前記比較器に応答して、前記従属周辺機器モジュールから前記周辺機器モジュールに対して割り込みが要求されたと前記周辺機器モジュールが検知した後、前記周辺機器モジュールが、前記タイムスロットカウンタ（ＴＳＣ）の値が自らに割り当てられたタイムスロットと等しくなったタイミングで、前記コントローラ（ＴＲＣＯ）に対して割り込みをしても良いことを確実にする手段（Ｎ１１−Ｎ１３、ＦＦ２）と、
前記周辺機器モジュール（ＴＲｎ）のタイムスロットカウンタを他の全ての周辺機器モジュール各々についてのタイムスロットカウンタと同期させる、前記コンピュータシステムにおける同期化信号（ＳＹＮＣ）を受信する手段であって、前記同期化信号の周波数は、前記クロック信号の周波数をある除数で割り算したものであり、該除数は、前記周辺機器モジュールの数に等しいか若しくはそれより大きく、且つ、２N（Ｎは正の整数）で表される、前記同期化信号を受信する手段と、
を備えることを特徴とする周辺機器モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コントローラが多数の周辺機器モジュールに対応しなければならないようなデジタルシステムに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
コンピュータのようなデジタルシステムでは、割り込みによって、周辺機器モジュールはセントラルモジュール、すなわちコントローラからのサービスを要求することができる。従来技術のシステム、例えば、工業標準のパーソナルコンピュータには、割り込み要求する選択権を与えられる必要がある全ての周辺機器モジュールに割り当てられる専用割り込みラインがある。例えば、前記パーソナルコンピュータは１５本の割り込みラインを有する。一般的に、これはＰＣには十分であるが、移動サービス交換センターや特にそれらに接続される変換器のような他の種類の環境では、しばしば、割り込みを要求している数百もの周辺機器モジュールに対応する必要が生じる。明らかに、このように多数の周辺機器モジュールに対してそれぞれの割り込みラインを用意するというのは得策ではない。
【０００３】
多数の周辺機器モジュールはローカルエリアネットワークにおいても対応される。イーサネットタイプのネットワークでは、例えば、接続ケーブルは、ケーブルを予約しているモジュールの数を確認するために使用される３つの状態、０、１、もしくは、１よりも大、を有する。デジタル回路の殆どは２つの電圧状態だけを取り扱う。これは、イーサネットネットワークで実施される方法でサービス要求すると、非常に装置のコストを増大してしまうということを意味する。この方法で順番を予約する場合の別の欠点は、接続ラインの転送容量の何分の一かだけが、実際に利用可能であるということである。もし、いくつかのモジュールが同時にサービスを要求するならば、全てのモジュールのサービス要求が無駄となり、結果、何らかの新しい試みがなされるまで、全てのサービス要求が任意の時間待たなければならないということになるからである。
【０００４】
順番予約に基づくシステムでは、イーサネットタイプの装置がブロックされるのを防ぐことが可能であり、例えば、トークンリングネットワークでは、順番が１つの装置から別の装置へとシステム内を移動する。もし、多数のモジュールに適用するならば、この装置もまた高価である。割り込みの順番を処理するのに使用されるロジックを全ての装置にインストールしなければならないからである。
【０００５】
いくつかの周辺機器モジュールに対して割り込み選択権を手配する方法は、Carlos Hirsch及びLuis Rojas著の「マルチプロセッサ ＩＳＤＮ ＰＢＸにおける内部通信（Internal communications in a multiprocessor ISDN PBX）」（Computer Communications, Vol. 18, Number 5, May 1995）という論文に記述されている。論文に記述されているシステムでは、各周辺機器モジュールに割り込みを要求して良い所定のタイムスロットを割り当てる。周辺機器モジュール間の接続に関する限りでは、このシステムもまた実施が難しい。もしｎ個の周辺機器モジュールがあるならば、割り込みの処理はｌｏｇ2ｎ本のラインを必要とするからである。
【０００６】
本発明の目的は、前記問題を解決して、割り込みを要求している多数の周辺機器モジュールに割り込みの順番を配分するための有効かつ容易に適応可能な方法を提供することである。独立請求項で請求された内容によって特徴づけられる方法及びモジュールで、この目的を達成する。
別の観点から、本発明は、多数の周辺機器モジュールが共通のコントローラからのサービスを要求できる方法及びシステムを提供する。
【０００７】
第３の観点から、本発明は、割り込みの要求及び対応に関するハンドシェーキングに対して包括的な解決策を提供する。
【０００８】
【課題を解決するための手段】
本発明は、おそらく割り込みを要求するであろう周辺機器モジュールの各々に、割り込み要求することが許される専用のタイムスロットを与えることによって、事前に、同時の割り込み要求が発生するのを防ぐのを基本としている。周辺機器モジュールの各々は、個々に、許可された時に割り込みを要求することだけを引き受ける。
【０００９】
更なる実施例に従って、従属周辺機器モジュールを伴う周辺機器モジュールを有する階層性のシステムにおいて、タイムスロットもまた対応的にサブ−タイムスロットに分割することができる。
【００１０】
【発明の実施の形態】
以下に、添付図を参照して本発明を好ましい実施例で説明する。
図１は周辺機器モジュール数が増加する時の遅延の予測値を示している図である。グラフＡは、周辺機器モジュールが任意の時に割り込んで良い環境における遅延の予測値を示す。周辺機器モジュールの数ｎが増大すると、遅延の予測値は無限大に近くなる。何故ならば、いくつかの周辺機器モジュールが同時にサービスを要求することが多くなり、その試みが全てのモジュールに対して無駄となるので、浪費される時間がどこまでも増大してしまうからである。グラフＢは、周辺機器モジュールがその順番にだけ割り込みして良く、その割り込みの順番はｎ個の周辺機器モジュールを経由してシステム内を移動するような環境における遅延の予測値を示す。この場合、ｎの値が増大するにつれて、遅延の予測値は線形的に増大する。ｎの値が小さいと、グラフＡによって表される自由な割り込み選択の方が良くなる。ｎの値が大きいと、グラフＢによって表される巡回の割り込み順番の方が良くなる。
【００１１】
本発明をより明らかにするために、その実施例を移動サービス交換センターに接続された変換器に関して説明するが、コントローラが多数の割り込みをする周辺機器モジュールに対応しなければならないようないかなる環境にも、本発明を適用できることは明らかである。
【００１２】
図２は本システムによって使用される信号を図示する。本発明に関する限りでは、この例のブロック図の必須の部分は、変換器コントローラＴＲＣＯ及び１４個の変換器ユニットＴＲ０−ＴＲ１３であり、ユニットの各々が１６個のデジタル信号プロセッサＤＳＰｎを有する。従って、２２４個のデジタル信号プロセッサＤＳＰｎがある。当然、より少ない数のユニットを本システムに設置することも可能である。１４個の変換器ユニットがある理由は、１本の６４ｋｂｐｓのラインは、６．５ｋｂｐｓの半分の速度でコード化された１４コールを伝達することができるからである。
【００１３】
この例では、おそらく割り込み源、すなわちコントローラＴＲＣＯからの割り込みを要求するであろう周辺機器モジュールは前記変換器ユニットＴＲ０−ＴＲ１３であり、短縮してＴＲｎとする。それらの周辺機器モジュールはＩＮＴ’信号で割り込みを要求する。コントローラＴＲＣＯは割り込み承認信号ＩＮＴＡ’で割り込みへの対応を開始することを示す。信号プロセッサＤＳＰｎのいずれかがサービスを要求する時はいつでも、ユニットＴＲｎの各々は割り込みを要求しなければならない。従って、全部で２２４個の可能な割り込み源がある。
【００１４】
割り込みの順番は、他の目的のために例示する装置にも存在している２つのクロック信号、ＣＬＫ及びＳＹＮＣによって適当な順序に並べられる。本発明に関する限りでは、それらの信号を使用して、割り込み源が時間について同期することを確実にする。図２では、信号ＣＬＫ及びＳＹＮＣをクロックゼネレータＣＧからの出力として表している。本発明に関する限りでは、クロックゼネレータＣＧがＴＲＣＯに対して内部にあるか外部にあるかは重要でない。
【００１５】
割り込み源は、データバスＤＡＴＡを使用して、割り込み要求したユニットＴＲｎ及び信号プロセッサＤＳＰｎの識別子を伝える。クロック信号のように、データバスもまた他の使用のために本システムに設置されている。これは、割り込み処理のためだけに保持される信号は割り込み要求信号ＩＮＴ’及び割り込み承認信号ＩＮＴＡ’だけであるということを意味する。
【００１６】
ＣＬＫ信号の周波数はＳＹＮＣ信号の周波数を、少なくとも割り込み源の数に等しい２の累乗で乗算した値である。例では、２２４個の割り込み源があり得るので、クロック信号の周波数は、ＳＹＮＣ信号の周波数の少なくとも２５６倍でなければならない。信号ＣＬＫと信号ＳＹＮＣとの比率を２の累乗になるようにセットすることにより、割り込みの順番の割当てに関するロジックを可能な限り簡単に維持することができる。例示の装置では、ＳＹＮＣ信号は８ｋＨｚの周波数を有し、ＣＬＫ信号は８１９２Ｍｈｚの周波数を有する。
【００１７】
ＳＹＮＣパルス間の間隔を分割して、異なる割り込み源と割り込み源との間隔を等しくする。割り込み源はＩＮＴ’信号によって割り込みを要求し、その割り込み源の各々は順番にだけアクティブになることができる。ＩＮＴ’信号をアクティブにする前に、割り込み源はＩＮＴ’が現在アクティブでないことを確認する。このような状況は装置で故障（ｆａｕｌｔ）を示す。
【００１８】
コントローラがアクティブなＩＮＴ’信号を検知すると、ＩＮＴＡ’信号をアクティブにすることによって割り込み要求を承認する。次に、割り込み源は、バスに割り込みの理由を示す情報を書き込む。好ましい実施例によると、この情報は、サービスを要求している信号プロセッサの識別子及び信号プロセッサ内の変換器ユニットの識別子から成る。コントローラはデータバスから割り込み源の識別子を読み出し、ＩＮＴＡ’信号をアクティブでない状態にする。これによって、割り込みシーケンスは新たに始動可能である。
【００１９】
図３は、本発明の有利な実施例の変換器ユニットＴＲｎの１つによる割り込みに関する信号を図示する。ユニットＴＲｎの他の特徴は図示されていない。図３に図示されている回路は以下の通り機能する。最初に、図３で破線によって区切られたブロック１は存在せず、レジスタＩＲＥＧの入力のアクティブにする入力ＯＥＮを破線で示されたライン２に沿ってゲートＮ１２の出力から加えると仮定する。その回路はシリアルモード時間多重化ラインＳＤ（シリアルデータ）を監視する。変換器ユニットＴＲｎの信号プロセッサＤＳＰｎ（示されていない。）のいずれかがサービスを要求すると、変換器ユニットＴＲｎは割り込みを要求する。この場合、サービス要求を示す信号は、信号プロセッサＤＳＰｎからは与えられないが、データを時間多重化バスＳＤ上で利用して、より単純な回路を得る。時間の多重化によって、信号プロセッサＤＳＰ０−ＤＳＰ１５のいずれかがサービスを要求するのを、１つの装置で検知できる。このサービス要求は、レジスタＳＲ１に接続されたＡＮＤゲートＮ１によって検知される。レジスタの参照記号ＳＲ１はシフトレジスタを指しているが、レジスタＳＲ１を他の方法、例えば、連続するフリップ−フロップやそれに関連するタイミングロジックでも同様に実施することができる。本発明に関する限りでは、重要なことは、２つの最上位のビットが１である８ビットから成る１バイトが丁度バスに転送された時、レジスタＳＲ１及びゲートＮ１が状況を認識することである。ＰＣＭ信号方式において、それは４バイトから成る１フレーム内の最後のバイトを示す。この情報をフリップ−フロップＦＦ１及び割り込みレジスタＩＲＥＧに加える。フリップ−フロップＦＦ１の出力ＩＦ（Interrupt Flag−割り込みフラグ）は、タイムスロットカウンタＴＳＣの出力ビット２−５をスイッチＳＷによってセットされた参照アドレスと比較するアドレスデコーダＡＤのチップ選択として動作する。この特別な実施例では、カウンタＴＳＣからのビット０−１はどこにも与えられないが、それらのビットに対応するカウンタＴＳＣ段はＣＬＫ信号の周波数を４で割る。スイッチＳＷを変換器ユニットの各々もしくはそれらの後の配線に配置しても良い。後者の場合、ユニットＴＲｎは同一であっても良い。カウンタＴＳＣの出力ビット２−５は１６の可能な状態を有し、スイッチＳＷは変換器ユニットＴＲ０−ＴＲ１３の各々に対して別々に配置されるので、アドレス比較器ＡＤの出力は同時には１つのユニットＴＲｎにおいてだけアクティブになることが可能である。
【００２０】
アドレス比較器ＡＤの出力をフリップ−フロップＦＦ２に加える。前記比較器とＦＦ２との間にＡＮＤゲートＮ１１があり、もし別のユニットＴＲｎが同時に割り込みを要求するならば、割り込みは要求されないことを確実にする。図３の回路では、信号ＩＮＴ’及びＩＮＴＡ’は状態０でアクティブである。従って、ＩＮＴ’信号の状態０は、アドレス比較器ＡＤからの信号がフリップ−フロップＦＦ２に到達するのを防ぐ。装置が故障していない限りは、サービスの要求は、同時には、１つの変換器ユニットＴＲｎにだけ存在可能であり、それによって、ＩＮＴ’は状態「１」になり、アドレス比較器からの信号をフリップ−フロップＦＦ２に送る。その出力ＩＩ（Internal Interrupt−内部割り込み）を解放コレクタタイプのバッファＮ１３で緩衝し、コントローラＴＲＣＯに対して割り込み要求信号ＩＮＴ’をつくる。信号ＩＩもＡＮＤゲートＮ１２経由で割り込みレジスタＩＲＥＧに与えられる。アクティブな信号ＩＩがゲートＮ１２を通り、結果的にアクティブな出力可能（ＯＥＮ）信号を割り込みレジスタＩＲＥＧにつくる条件は、ＩＮＴＡ’信号がアクティブ、すなわち０であることである。アクティブなＩＮＴＡ’信号はフリップ−フロップＦＦ１及びＦＦ２をリセットする。ＯＥＮがアクティブである時、割り込みレジスタＩＲＥＧはバスＤＡＴＡに（スイッチＳＷからの）変換器ユニットＴＲｎの識別子、及び、信号プロセッサＤＳＰｎの識別子（カウンタＴＳＣの出力ビット６−９）を挿入する。バスＤＡＴＡを読み出した後、コントローラＴＲＣＯはＩＮＴＡ’信号をアクティブでない状態にする。
【００２１】
上記の構成では、レジスタＩＲＥＧの出力信号が非常に短い時間だけしかアクティブでないので、図３の回路は完全に十分ではない。ＩＮＴＡ’信号のリセット時にフリップ−フロップＦＦ２をリセットすると、それらのレジスタＩＲＥＧの出力信号はアクティブでない状態にされる。導体２は存在せず、ブロック１が設置されていると仮定する。ＦＦ２の出力の立ち上がり縁で、ＦＦ３の出力もまた「１」に立ち上がる。この信号をゲートＮ１４に加え、その２番目の入力に反転されたＩＮＴＡ’信号を加える。ＩＮＴＡ’信号をアクティブにすると、ゲートＮ１４の出力をアクティブにし、ゲートＮ１４はレジスタＩＲＥＧの出力を順番にアクティブにする。ＩＮＴＡ’信号をアクティブでない状態にすると、ゲートＮ１４の出力もアクティブでない状態にされ、それによってレジスタＩＲＥＧの出力は高インピーダンス出力に変化する。加えて、ＩＮＴＡ’信号をアクティブでない状態にすると、「０」を生じ、フリップ−フロップＦＦ３に記憶する。
【００２２】
ＩＮＴＡ’信号がアクティブにされている時、フリップ−フロップＦＦ１の出力及びＩＮＴ’信号はアクティブでない状態にされる。ＩＮＴＡ’信号がアクティブでない状態にされる時、レジスタＩＲＥＧの出力は高インピーダンス出力に変化し、割り込みシーケンスは終了する。
【００２３】
もし、図３の回路で、コントローラＴＲＣＯが変換器ユニットＴＲｎからの割り込みに対応する時間がないうちに、同一のユニットＴＲｎで再び割り込みをする要求があるならば、ユニットの先の割り込み要求は対応されないままになってしまう。図４は補足された図３の回路を図示しており、たとえ割り込みの要求がすぐに対応されないとしても、その要求が決して「忘れられない」ようにしている。同一の参照番号は図３と図４の共通の部位を示す。図４に従う回路では、ＡＮＤゲートＮ１の出力をＯＲゲートＮ２に加え、その２番目の入力にシフトレジスタＳＲ２の出力を加える。ゲートＮ２の出力「１」は、（図３の回路においてと同様に）割り込み要求が存在するもしくはこのような要求が現時点の前に存在したこと、及び今この情報はシフトレジスタＳＲ２を経由して移動していることを示す。レジスタＳＲ２のクロック周波数は、ディバイダＤ１でＣＬＫ信号の周波数を８で割ることによって得られる。レジスタＳＲ１がシリアルモードデータＳＤの各々のビット毎に一段進められると、レジスタＳＲ２はシリアルモードデータＳＤの８ビットから成る各々のワード毎に一段進められる。ゲートＮ２の出力をＡＮＤゲートＮ３及びＮ４に加える。もし信号ＩＦが、現時点で処理されている先の割り込みシーケンスは存在しないということを意味する「０」であるならば、Ｎ３出力はＮ２出力に続き、もし信号ＩＦが先にアクティブにされた割り込みシーケンスを現在処理中であることを意味する「１」であるならば、Ｎ４出力はＮ２出力に続く。この場合、当該の信号処理が次に割り込み要求するのを許されるまで、割り込み要求をシフトレジスタＳＲ２に記憶する。
【００２４】
上記に、クロック信号ＣＬＫ及びＳＹＮＣが他の用途のためにも存在している環境で、本発明の実施例を説明した。もし、同期化信号によって要求される導体の数を減少する必要があるならば、例えば、その同期化信号を同一の導体に統合することができ、ＳＹＮＣ信号に対応するパルスが、とにかく、例えば波長について、ＣＬＫ信号のパルスとは異なるようにする。
【００２５】
図３及び図４に図示されている回路では、割り込み要求は信号プロセッサから直接には検知されないが、シフトレジスタＳＲＩに接続されたゲートＮ１を使用して、このような要求が存在するのを確認する。図５は、割り込み要求が直接周辺機器モジュールから識別される装置における本発明の実施例を図示する。図３に関連して、破線で区切られたブロック１を説明する。例では、２５６よりも多くの周辺機器モジュールはないと仮定する。８−ビットカウンタＴＳＣ２をＳＹＮＣ信号と同期させ、ＳＹＮＣ信号の２５６倍の周波数を有する信号２５６＊ＳＹＮＣによって進める。可能な周辺機器モジュールの各々は、カウンタＴＳＣ２の１つの値に対応する。周辺機器モジュールは信号ＩＣ（Interrupt Cause−割り込み原因）で割り込み要求を示す。割り込みが処理される前には、ＩＣ信号の新しいパルスは到達しないと仮定する。正のＩＣ信号パルスはフリップ−フロップＦＦ_Ａの出力を「１」に立ち上げる。これをＡＮＤゲートＮ２１に加える。
【００２６】
そのゲートの他の入力は割り込み要求信号ＩＮＴ’及び比較器ＡＤ２の出力である。もしＴＳＣ２の出力がスイッチＳＷ２によって比較器ＡＤ２に配置された参照アドレスに一致するならば、比較器ＡＤ２の出力は「１」になる。もしゲートＮ２１の出力の全てが真ならば、その出力は真であり、状態「１」をフリップ−フロップＦＦ_Ｂに記憶する。もしＦＦ_Ａの出力が「０」ならば、割り込み要求はなく、図５の回路では何も起こらない。もしＦＦ_Ａの出力が「１」でＩＮＴ’信号が「０」ならば、他の割り込み源がＩＮＴ’信号をアクティブにしている。結果として、ゲートＮ２１の出力はアクティブにされず、次にＴＳＣ２の出力が比較器ＡＤ２に配置された参照アドレスＡＤＤＲに一致するまで、割り込み源はその順番を待つ。
【００２７】
ＦＦ_Ｂの出力の立ち上がり端で、割り込み源のアドレスＡＤＤＲをレジスタＩＲＥＧ２に記憶する。ＡＤＤＲの代わりに、ＴＳＣ２の出力を使用することも可能である。ＴＳＣ２の出力はＡＤＤＲに一致するということがレジスタＩＲＥＧ２に記憶する条件であるからである。
【００２８】
ＦＦ_Ｂの出力はゲートＮ２２に加えられ、そのゲートの２番目の入力に、セントラル機器（示されていない）からの割り込み承認信号ＩＮＴＡ’が加えられる。割り込み要求信号ＩＮＴ’をアクティブにしてからしばらくして、セントラル機器はゲートＮ２２に接続されている反対の状態にあるＩＮＴＡ’信号によって割り込みを承認する。Ｎ２２の出力はそれによって「０」に変わり、フリップ−フロップＦＦ_Ａ及びＦＦ_Ｂをリセットする。そして、レジスタＩＲＥＧ２のデータバスに接続された信号を高インピーダンス状態からアクティブな信号に向ける。上記に説明した実施例において、周辺機器モジュールＰＭの各々に可能な割り込み要求のための専用のタイムスロットを与え、そして信号プロセッサのような従属周辺機器モジュールの各々に専用信号ＩＣを与えている。そのＩＣによって、従属周辺機器装置は割り込みを要求できる。タイムスロットカウンタの特定のビット、例えば最下位の４ビットが、周辺機器モジュールの各々に割当てられるタイムスロットに対応し、他の最上位の４ビットが、従属周辺機器モジュールの各々に割り当てられたサブ−タイムスロットに対応するように、本発明を適応することも可能である。これを図示している別の図はないが、図３−５及びそれに関連する記述に基づいて、少なくとも当業者がこの解決方法を理解するのは容易である。
【００２９】
本発明に従う割り込みシステムは実施が簡単で経済的である。そのシステムは２つの信号ＩＮＴ’及びＩＮＴＡ’を必要とするのみであり、加えて、いずれにしてもそれら２つの信号は装置に設置されなければならないものだからである。本発明のシステムはまた公平である。結局は、サービス要求からサービス実施までの応答時間は、全ての周辺機器モジュールに対して等しい長さである。本発明に従う割り込みシステムの３番目の有利な点は同時のサービス要求がないので、応答時間の低下が起こらないということである。更に、本発明の割り込みシステムは速い。割り込み原因を見つけるには、バスからの１つの読み出しトランザクションが必要なだけだからである。
【００３０】
上記では、周辺機器モジュールのコントローラに向けられたサービス要求を「割り込み」と称してきた。一般に、その割り込みは、サービス要求を受け取った後にコントローラがその現在のタスクを中断し、周辺機器モジュールに対応して、中断されたタスクを続けるということを意味する。説明に基づくと、本発明及び本発明に関する異なる実施例は、どのようにコントローラがサービスを行うかには左右されないということは明白である。従って、本発明は、全ての種類のサービス要求を取り扱うために適応できる。
【００３１】
本発明を移動サービス交換センターに接続されている変換器についての例で説明してきた。当業者にとって、本発明の基本思想を多くの他の環境にも適応できることは明白である。割り込み要求及びクロック信号ＣＬＫとＳＹＮＣの実施に関して様々の異なる方法があるということは特に注目に値する。従って、本発明は上記実施例に限定されず、添付した請求項の範囲及び精神から離れずに広く適応される。
【図面の簡単な説明】
【図１】周辺機器数が増加する時の遅延の予測値を示している図である。
【図２】本発明のシステムを外部の回路に接続している図である。
【図３】デジタル信号プロセッサにおいて割り込みを処理するための本発明に従うシステムの単純化されたブロック図である。
【図４】補足された図５の回路を図示する。
【図５】一般的な事例に本発明を適用している図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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