(57)【特許請求の範囲】
【請求項１】
複数個のプレーン対と、任意のプレーン対の間を貫通するヴィアとから構成される多層プリント回路基板の電源系の回路解析を行う電源系解析装置であって、
メッシュ情報に基づいて、前記複数個のプレーン対のそれぞれのプレーン対等価回路モデル及び回路定数を計算するプレーン対等価回路定数計算部と、
前記電源系の構造情報、物理定数に基づいて、前記ヴィアのヴィア部等価回路モデル及び回路定数を計算するヴィア部等価回路定数計算部と、
前記プレーン対等価回路モデルと前記ヴィア部等価回路モデルとを結合した前記多層プリント回路基板の電源系の等価回路モデルを回路解析する回路解析部と
を有し、
前記プリント回路基板の電源系の等価回路モデルは、前記プレーン対等価回路モデルと前記ヴィア部等価回路モデルが少なくとも一つ以上の理想トランスモデルを用いて結合していることを特徴とする電源系解析装置。
【請求項２】
請求項１記載の電源系解析装置において、ヴィア部等価回路モデルの中に抵抗を含んでいることを特徴とする電源系解析装置。
【請求項３】
請求項１、２記載の電源系解析装置において、各々のプレーン対等価回路モデルが基準電位を含んでいることを特徴とする電源系解析装置。
【請求項４】
前記電源系の構造情報、物理定数は、前記多層プリント回路基板の電源系の寸法、各プレーン対の厚み、前記ヴィアの数、前記ヴィアの前記多層プリント回路基板における位置、前記ヴィアの外半径、前記ヴィアの外周に形成されたクリアランスホールの内半径、ノイズ源の位置、前記多層プリント回路基板に用いられる材料の定数、解析周波数、観測点の位置のいずれかを含むことを特徴とする請求項１〜３のいずれか１項に記載の電源系解析装置。
【請求項５】
前記ヴィア部等価回路定数計算部は、前記電源系の構造情報、前記物理定数に基づいて、前記ヴィア部等価回路モデルを構成するサセプタンス値及び理想トランスの巻数比を計算するサセプタンス計算部と、前記サセプタンス値及び前記解析周波数に基づいて、前記ヴィア部等価回路モデルの回路定数を計算する回路定数計算部とを有することを特徴とする請求項１〜４のいずれか１項に記載の電源系解析装置。
【請求項６】
前記ヴィア部等価回路定数計算部は、前記ヴィア部等価回路モデルのうち、前記理想トランスを含む部分を前記理想トランスを有しない部分に変換する理想トランス部修正部を有することを特徴とする請求項５記載の電源系解析装置。
【請求項７】
前記ヴィア部等価回路定数計算部は、前記ヴィア部等価回路モデルの前記回路定数のうち、周波数に依存するものを周波数に依存しない負のインダクタンスで表す負のインダクタンス適用部を有することを特徴とする請求項５又は６記載の電源系解析装置。
【請求項８】
前記ヴィア部等価回路定数計算部は、前記負のインダクタンスを従属電流源及び正のインダクタンスで表す正のインダクタンス・従属電流源適用部を有することを特徴とする請求項７記載の電源系解析装置。
【請求項９】
前記ヴィア部等価回路定数計算部は、前記回路解析部により前記多層プリント回路基板の電源系の等価回路モデルが計算不可能であると判断された場合には、前記ヴィア部等価回路モデル内に微小損失を挿入する挿入部を有することを特徴とする請求項５乃至８のいずれかに記載の電源系解析装置。
【請求項１０】
前記サセプタンス計算部は、式（１）〜式（４）に基づいて、前記サセプタンス値を構成するサセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ並びに前記理想トランスの巻数比であるＲを計算することを特徴とする請求項５乃至９のいずれかに記載の電源系解析装置。
【数１】
0004487865.tif 000018
式（１）〜式（４）において、ａは前記ヴィアの外半径、ｂは前記ヴィアの外周に形成された前記クリアランスホールの内半径、ｈｉ（ｉ＝１，…，Ｎ）は各プレーン対の厚みをそれぞれ表している。また、Ｊ０は０次の第１種ベッセル関数、Ｊ１は１次の第１種ベッセル関数、Ｙ０は０次の第２種ベッセル関数、Ｙ１は１次の第２種ベッセル関数、Ｋ０は０次の第２種変形ベッセル関数、Ｋ１は１次の第２種変形ベッセル関数をそれぞれ表している。さらに、式（１）〜式（４）において、ηは式（５）、ｋは式（６）、ｑｍは式（７）、Ｄｃｍは式（８）、γ０は式（９）でそれぞれ表される。また、式（５）及び式（６）において、μは各プレーン対に介挿される誘電体層の透磁率、εは前記誘電体層の透磁率、ｆは前記解析周波数をそれぞれ表している。
【数２】
0004487865.tif 000019
【請求項１１】
前記回路定数計算部は、前記サセプタンス値Ｂｖｉ、Ｂｃｉ、Ｂｐｉ、前記解析周波数ｆ、及び式（１０）〜式（１２）に基づいて、前記ヴィア部等価回路モデルの回路定数であるインダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算することを特徴とする請求項１０記載の電源系解析装置。
【数３】
0004487865.tif 000020
【請求項１２】
前記回路定数計算部は、前記サセプタンス値Ｂｖｉ、Ｂｃｉ、Ｂｐｉ、前記解析周波数ｆ、及び式（１３）〜式（１６）に基づいて、前記ヴィア部等価回路モデルの回路定数であるインダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算することを特徴とする請求項１０記載の電源系解析装置。
【数４】
0004487865.tif 000021
【請求項１３】
コンピュータが実行する複数個のプレーン対と、任意のプレーン対の間を貫通するヴィアとから構成される多層プリント回路基板の電源系の回路解析を行う電源系解析方法であって、
前記コンピュータは、メッシュ情報に基づいて、前記複数個のプレーン対のそれぞれのプレーン対等価回路モデル及び回路定数を計算するプレーン対等価回路定数計算ステップと、
前記電源系の構造情報、物理定数に基づいて、前記ヴィアのヴィア部等価回路モデル及び回路定数を計算するヴィア部等価回路定数計算ステップと、
前記プレーン対等価回路モデルと前記ヴィア部等価回路モデルとを結合した前記多層プリント回路基板の電源系の等価回路モデルを回路解析する回路解析ステップとを実行することを特徴とする電源系解析方法。
【請求項１４】
前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記電源系の構造情報、物理定数は、前記多層プリント回路基板の電源系の寸法、各プレーン対の厚み、前記ヴィアの数、前記ヴィアの前記多層プリント回路基板における位置、前記ヴィアの外半径、前記ヴィアの外周に形成されたクリアランスホールの内半径、ノイズ源の位置、前記多層プリント回路基板に用いられる材料の定数、解析周波数、観測点の位置のいずれかを含むことを特徴とする請求項１３記載の電源系解析方法。
【請求項１５】
前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記電源系の構造情報、前記物理定数に基づいて、前記ヴィア部等価回路モデルを構成するサセプタンス値及び理想トランスの巻数比を計算するサセプタンス計算ステップと、前記サセプタンス値及び前記解析周波数に基づいて、前記ヴィア部等価回路モデルの回路定数を計算する回路定数計算ステップとを有することを特徴とする請求項１３又は１４記載の電源系解析方法。
【請求項１６】
前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記ヴィア部等価回路モデルのうち、前記理想トランスを含む部分を前記理想トランスを有しない部分に変換する理想トランス部修正ステップを有することを特徴とする請求項１５記載の電源系解析方法。
【請求項１７】
前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記ヴィア部等価回路モデルの前記回路定数のうち、周波数に依存するものを周波数に依存しない負のインダクタンスで表す負のインダクタンス適用ステップを有することを特徴とする請求項１５又は１６記載の電源系解析方法。
【請求項１８】
前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記負のインダクタンスを従属電流源及び正のインダクタンスで表す正のインダクタンス・従属電流源適用ステップを有することを特徴とする請求項１７記載の電源系解析方法。
【請求項１９】
前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記回路解析ステップにおいて前記多層プリント回路基板の電源系の等価回路モデルが計算不可能であると判断された場合には、前記ヴィア部等価回路モデル内に微小損失を挿入する挿入ステップを有することを特徴とする請求項１５乃至１８のいずれかに記載の電源系解析方法。
【請求項２０】
前記コンピュータは、前記サセプタンス計算ステップにおいて、式（１）〜式（４）に基づいて、前記サセプタンス値を構成するサセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ並びに前記理想トランスの巻数比であるＲを計算することを特徴とする請求項１５乃至１９のいずれかに記載の電源系解析方法。
【数１】
0004487865.tif 000022
式（１）〜式（４）において、ａは前記ヴィアの外半径、ｂは前記ヴィアの外周に形成された前記クリアランスホールの内半径、ｈｉ（ｉ＝１，…，Ｎ）は各プレーン対の厚みをそれぞれ表している。また、Ｊ０は０次の第１種ベッセル関数、Ｊ１は１次の第１種ベッセル関数、Ｙ０は０次の第２種ベッセル関数、Ｙ１は１次の第２種ベッセル関数、Ｋ０は０次の第２種変形ベッセル関数、Ｋ１は１次の第２種変形ベッセル関数をそれぞれ表している。さらに、式（１）〜式（４）において、ηは式（５）、ｋは式（６）、ｑｍは式（７）、Ｄｃｍは式（８）、γ０は式（９）でそれぞれ表される。また、式（５）及び式（６）において、μは各プレーン対に介挿される誘電体層の透磁率、εは前記誘電体層の透磁率、ｆは前記解析周波数をそれぞれ表している。
【数２】
0004487865.tif 000023
【請求項２１】
前記コンピュータは、前記回路定数計算ステップにおいて、前記サセプタンス値Ｂｖｉ、Ｂｃｉ、Ｂｐｉ、前記解析周波数ｆ、及び式（１０）〜式（１２）に基づいて、前記ヴィア部等価回路モデルの回路定数であるインダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算することを特徴とする請求項２０記載の電源系解析方法。
【数３】
0004487865.tif 000024
【請求項２２】
前記コンピュータは、前記回路定数計算ステップにおいて、前記サセプタンス値Ｂｖｉ、Ｂｃｉ、Ｂｐｉ、前記解析周波数ｆ、及び式（１３）〜式（１６）に基づいて、前記ヴィア部等価回路モデルの回路定数であるインダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算することを特徴とする請求項２０記載の電源系解析方法。
【数４】
0004487865.tif 000025
【請求項２３】
コンピュータに請求項１３乃至２２のいずれかに記載の機能を実現させるための電源系解析プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個のプレーン対がヴィア（via）を介して電気的に結合している多層プリント回路基板の電源系の回路解析を行う電源系解析装置、電源系解析方法及びそのプログラムに関する。
【背景技術】
【０００２】
電子機器の高速化に伴って、ＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）を搭載した多層プリント回路基板の電源系で発生するノイズが大きな問題となってきている。即ち、多層プリント回路基板の電源系ノイズは、ＬＳＩのスイッチングノイズとして発生し、多層プリント回路基板の電源系全体に伝播する。その結果、多層プリント回路基板の電源プレーンとグランドプレーンとの間で生じる共振は、ＬＳＩ側の電源電圧を大きく変動させる原因となり、ＬＳＩの特性を低下させるとともに、ＥＭＩ（electromagnetic interference：漏洩電磁波）の主な要因ともなっている。
【０００３】
従って、多層プリント回路基板を設計する際には、電源系ノイズのふるまいを考慮することが必須である。従来の１個の電源プレーン・グランドプレーン対の電源系解析方法には、電源プレーン・グランドプレーン対を平面回路で近似して微小メッシュを作製した後、等価回路モデルを作製し、ＬＳＩの電源端子と多層プリント回路基板との結合部を給電点として、隣接するメッシュ同士の接続点である各ノードにおける各電圧値を、汎用の回路シミュレータであるＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等の回路ソルバー（solver）を用いて求めるものがある。ここで、回路ソルバーとは、節点電位解法等の回路解析法を用いて回路解析を実行するソフトウェアをいう。
【０００４】
図１６は、ＬＳＩ１が搭載された多層プリント回路基板２の構造を示す概略斜視図である。ＬＳＩ１は、図示せぬ半導体チップがＬＳＩパッケージ３により封止されており、電源端子４及びグランド端子５が下方に突出している。一方、多層プリント回路基板２は、ガラスエポキシ樹脂等からなる誘電体層６〜８の間に、電源プレーン９及びグランドプレーン１０がそれぞれ形成されている。電源プレーン９及びグランドプレーン１０は、１個の電源プレーン・グランドプレーン対を構成している。多層プリント回路基板２の誘電体層８の上面には、電源端子１１及びグランド端子１２がそれぞれ形成されている。電源端子１１の下方の誘電体層８及び７には、図示せぬヴィアホール（via hole：貫通孔）が形成されているとともに、そのヴィアホールを埋めてヴィア１３が形成されている。ヴィア１３は、電源端子１１と電源プレーン９とを電気的に接続する。また、グランドプレーン１０には、ヴィア１３を通過させるためのクリアランスホール（clearance hole）１４が形成されている。
【０００５】
一方、グランド端子１２の下方の誘電体層８には、図示せぬヴィアホールが形成されているとともに、そのヴィアホールを埋めてヴィア１５が形成されている。ヴィア１５は、グランド端子１２とグランドプレーン１０とを電気的に接続する。
なお、実際の多層プリント回路基板には、上記構成要素他、直流電源用の電源端子、グランド端子、デカップリング用のパッド、各端子間を電気的に接続する配線などが必要に応じて適宜形成されている。
【０００６】
図１７は、図１６に示す１個の電源プレーン・グランドプレーン対をメッシュ化して等価回路モデルで表した図である。図１７（ａ）は、電源プレーン・グランドプレーン対等価回路モデルの平面図であり、電源プレーン９の等価回路モデルである。図１７（ａ）において、ａ及びｂは、電源プレーン９の等価回路モデルの横及び縦のそれぞれの長さを表し、Δｘ及びΔｙは、電源プレーン９の等価回路モデルを構成する１個のメッシュの横及び縦のそれぞれの長さを表している。また、図１７（ｂ）は、図１７（ａ）に示す電源プレーン９の等価回路モデルを構成する１個のメッシュ（図１７（ａ）のＡの部分）のより詳細な等価回路モデルを表している。図１７（ｂ）において、抵抗Ｒｘ及びＲｙは、それぞれメッシュの横方向及び縦方向の辺の抵抗を表し、インダクタンスＬｘ及びＬｙは、それぞれメッシュの横方向及び縦方向のインダクタンスを表している。
【０００７】
さらに、図１７（ｃ）は、電源プレーン・グランドプレーン対等価回路モデルの正面図である。図１７（ｃ）において、Ｈは電源プレーン・グランドプレーン対の高さを表し、ＧＮＤは回路上の接地点を表している。また、図１７（ｄ）は、図１７（ｃ）に示す電源プレーン・グランドプレーン対等価回路モデルの高さ方向の一辺（図１７（ｃ）のＢの部分）のより詳細な等価回路モデルを表している。図１７（ｄ）では、キャパシタンスＣｚ及びコンダクタンスＧｚが並列接続されている。インダクタンスＬｘ及びＬｙ、抵抗Ｒｘ及びＲｙ、キャパシタンスＣｚ並びにコンダクタンスＧｚの具体的な近似式は、それぞれ式（１７）〜式（２２）で与えられる。
【０００８】
【数５】
0004487865.tif 000002
【０００９】
式（１７）〜式（２２）において、μは誘電体層６〜８の透磁率、Ｈは電源プレーン・グランドプレーン対の高さ、ｆは特定の解析を希望する周波数（以下、「解析周波数」と称する。）、σは導体板、即ち、電源プレーン９又はグランドプレーン１０の導電率、εは誘電体層６〜８の誘電率、δは誘電損失をそれぞれ表している。
【００１０】
図１８は、図１６に示すＬＳＩ１の電源端子４から多層プリント回路基板２に入り込む電流を電流源Ｉと見なして、図１７に示す等価回路モデルに結合した等価回路モデルを表している。図１８において、等価回路モデル１６は、図１７に示す電源プレーン・グランドプレーン対等価回路モデルにおいて電源端子１１が存在する面で切断すると想定した場合の断面図である。図１８において、ノードＮは、図１６に示す多層プリント回路基板２の電源端子１１とヴィア１３との接続点に相当している。図１８に示す電源プレーン・グランドプレーン対等価回路モデルをＳＰＩＣＥ等の回路ソルバーを用いて解くことにより、各ノードにおける電圧値の分布を計算することができる。このように、電源プレーン・グランドプレーン対が１個の場合は、従来の多層プリント回路基板の電源系解析方法を用いることにより、電源系ノイズのふるまいを考慮して、多層プリント回路基板を設計することができる（例えば、非特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。
【００１１】
ところで、実際の多層プリント回路基板は、通常、複数個のプレーン対（電源プレーン・グランドプレーン対、電源プレーン対又はグランドプレーン対あるいはこれらの組み合わせ等）が互いにヴィアを介して電気的に結合されて構成されている。図１９は、ＬＳＩ１が搭載された多層プリント回路基板１７の構造を示す概略斜視図である。図１９において、図１６の各部に対応する部分には同一の符号を付け、その説明を省略する。図１９では、多層プリント回路基板１７は、ガラスエポキシ樹脂等からなる誘電体層６〜８及び１８の間に、電源プレーン９、グランドプレーン１０及びグランドプレーン１９がそれぞれ形成されている。電源プレーン９及びグランドプレーン１０は、上側の電源プレーン・グランドプレーン対（第１ペア）を構成し、電源プレーン９及びグランドプレーン１９は、下側の電源プレーン・グランドプレーン対（第２ペア）を構成している。
【００１２】
誘電体層６及び７には、図示せぬヴィアホールが形成されているとともに、そのヴィアホールを埋めてヴィア２０が形成されている。ヴィア２０は、グランドプレーン１０とグランドプレーン１９とを電気的に接続する。また、電源プレーン９には、ヴィア２０を通過させるためのクリアランスホール２１が形成されている。このように、複数個のプレーン対がある場合には、等価回路モデルも各プレーン対に対応させて作製しなければならない。
【００１３】
複数個のプレーン対を有する多層プリント回路基板に関する電源系解析方法には、例えば、本発明者らが特願２００４−１０１１５５号で提案しているものがある。この電源系解析方法では、図１９に示す多層プリント回路基板１７は、図２０に示すように、第１ペア及び第２ペアはそれぞれ等価回路モデル１６及び２２で表されるとしている。この場合、第１ペアと第２ペアがヴィア２０を介して電気的に結合されていることは、上側のノードＮ１と下側のノードＮ２とが単一のインダクタンスＬ１２で結合されているとみなしている。このインダクタンスＬ１２の値は、一般には、３次元電磁界解析を用いた解析や実験などにより計算されるとしている。以下、この技術を第２の従来例と呼ぶ。
【非特許文献１】T. Harada，外３名：“Power-Distribution-Plane Analysis for Multilayer Printed Circuit Boards with SPICE”、Proceeding of 2000 IEMT/IMC symposium、２０００年４月、ｐｐ．４２０−４２５
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記したように、電子機器の高速化に伴い多層プリント回路基板の電源系ノイズが大きな問題となっており、電源系ノイズのふるまいを考慮した多層プリント回路基板の設計が必須である。実際の多層プリント回路基板は、通常、複数個のプレーン対が互いにヴィアを介して電気的に結合されて構成されているので、実際の多層プリント回路基板の電源系の回路解析を行うためには、複数個のプレーン対及び各プレーン対を結合するヴィア及びその周辺部（以下、ヴィア及びその周辺部を適宜「ヴィア部」と称する。）について、ＳＰＩＣＥ等の回路ソルバーに適した線形時不変な等価回路モデルを効率よく高速に作製することが非常に重要である。そして、各プレーン対等価回路モデルとヴィア部等価回路モデルを結合した全体の等価回路モデルを解析する必要がある。
【００１５】
この点、上記した第１の従来例は、１個の電源プレーン・グランドプレーン対を有する多層プリント回路基板について信頼のおける等価回路モデルを提供しているが、複数個のプレーン対を有する多層プリント回路基板について、信頼のおける等価回路モデルを提供するものではない。
一方、上記した第２の従来例は、２つのプレーン対のヴィアを介した結合を上下のノードで単一のインダクタンスでの結合とみなしているにすぎず、ヴィア部について明確かつ信頼のおける等価回路モデルを提供するものではない。
【００１６】
本発明は、上述した事情に鑑みてなされたものであり、上述のような課題を解決することができる電源系解析装置、電源系解析方法及びそのプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、請求項１記載の発明に係る電源系解析装置は、複数個のプレーン対と、任意のプレーン対の間を貫通するヴィアとから構成される多層プリント回路基板の電源系の回路解析を行う電源系解析装置であって、メッシュ情報に基づいて、前記複数個のプレーン対のそれぞれのプレーン対等価回路モデル及び回路定数を計算するプレーン対等価回路定数計算部と、前記電源系の構造情報、物理定数に基づいて、前記ヴィアのヴィア部等価回路モデル及び回路定数を計算するヴィア部等価回路定数計算部と、前記プレーン対等価回路モデルと前記ヴィア部等価回路モデルとを結合した前記多層プリント回路基板の電源系の等価回路モデルを回路解析する回路解析部とを有し、前記プリント回路基板の電源系の等価回路モデルは、前記プレーン対等価回路モデルと前記ヴィア部等価回路モデルが少なくとも一つ以上の理想トランスモデルを用いて結合していることを特徴とする。
また、請求項２記載の発明に係る電源系解析装置は、請求項１記載の電源系解析装置において、ヴィア部等価回路モデルの中に抵抗を含んでいることを特徴とする。
さらに、請求項３記載の発明に係る電源系解析装置は、請求項１、２記載の電源系解析装置において、各々のプレーン対等価回路モデルが基準電位を含んでいることを特徴とする。
【００１８】
また、請求項４記載の発明は、上記の電源系解析装置に係り、前記電源系の構造情報、物理定数は、前記多層プリント回路基板の電源系の寸法、各プレーン対の厚み、前記ヴィアの数、前記ヴィアの前記多層プリント回路基板における位置、前記ヴィアの外半径、前記ヴィアの外周に形成されたクリアランスホールの内半径、ノイズ源の位置、前記多層プリント回路基板に用いられる材料の定数、解析周波数、観測点の位置のいずれかを含むことを特徴としている。
【００１９】
また、請求項５記載の発明は、上記の電源系解析装置に係り、前記ヴィア部等価回路定数計算部は、前記電源系の構造情報、前記物理定数に基づいて、前記ヴィア部等価回路モデルを構成するサセプタンス値及び理想トランスの巻数比を計算するサセプタンス計算部と、前記サセプタンス値及び前記解析周波数に基づいて、前記ヴィア部等価回路モデルの回路定数を計算する回路定数計算部とを有することを特徴としている。
【００２０】
また、請求項６記載の発明は、上記の電源系解析装置に係り、前記ヴィア部等価回路定数計算部は、前記ヴィア部等価回路モデルのうち、前記理想トランスを含む部分を前記理想トランスを有しない部分に変換する理想トランス部修正部を有することを特徴としている。
【００２１】
また、請求項７記載の発明は、上記の電源系解析装置に係り、前記ヴィア部等価回路定数計算部は、前記ヴィア部等価回路モデルの前記回路定数のうち、周波数に依存するものを周波数に依存しない負のインダクタンスで表す負のインダクタンス適用部を有することを特徴としている。
【００２２】
また、請求項８記載の発明は、上記の電源系解析装置に係り、前記ヴィア部等価回路定数計算部は、前記負のインダクタンスを従属電流源及び正のインダクタンスで表す正のインダクタンス・従属電流源適用部を有することを特徴としている。
【００２３】
また、請求項９記載の発明は、上記の電源系解析装置に係り、前記ヴィア部等価回路定数計算部は、前記回路解析部により前記多層プリント回路基板の電源系の等価回路モデルが計算不可能であると判断された場合には、前記ヴィア部等価回路モデル内に微小損失を挿入する挿入部を有することを特徴としている。
【００２４】
請求項１０記載の発明は、上記の電源系解析装置に係り、前記サセプタンス計算部は、式（１）〜式（４）に基づいて、前記サセプタンス値を構成するサセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ並びに前記理想トランスの巻数比であるＲを計算することを特徴としている。
【００２５】
【数１】
0004487865.tif 000003
【００２６】
式（１）〜式（４）において、ａは前記ヴィアの外半径、ｂは前記ヴィアの外周に形成された前記クリアランスホールの内半径、ｈｉ（ｉ＝１，…，Ｎ）は各プレーン対の厚みをそれぞれ表している。また、Ｊ０は０次の第１種ベッセル関数、Ｊ１は１次の第１種ベッセル関数、Ｙ０は０次の第２種ベッセル関数、Ｙ１は１次の第２種ベッセル関数、Ｋ０は０次の第２種変形ベッセル関数、Ｋ１は１次の第２種変形ベッセル関数をそれぞれ表している。さらに、式（１）〜式（４）において、ηは式（５）、ｋは式（６）、ｑｍは式（７）、Ｄｃｍは式（８）、γ０は式（９）でそれぞれ表される。また、式（５）及び式（６）において、μは各プレーン対に介挿される誘電体層の透磁率、εは前記誘電体層の透磁率、ｆは前記解析周波数をそれぞれ表している。
【００２７】
【数２】
0004487865.tif 000004
【００２８】
また、請求項１１記載の発明は、上記の電源系解析装置に係り、前記回路定数計算部は、前記サセプタンス値Ｂｖｉ、Ｂｃｉ、Ｂｐｉ、前記解析周波数ｆ、及び式（１０）〜式（１２）に基づいて、前記ヴィア部等価回路モデルの回路定数であるインダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算することを特徴としている。
【００２９】
【数３】
0004487865.tif 000005
【００３０】
また、請求項１２記載の発明は、上記の電源系解析装置に係り、前記回路定数計算部は、前記サセプタンス値Ｂｖｉ、Ｂｃｉ、Ｂｐｉ、前記解析周波数ｆ、及び式（１３）〜式（１６）に基づいて、前記ヴィア部等価回路モデルの回路定数であるインダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算することを特徴としている。
【００３１】
【数４】
0004487865.tif 000006
【００３２】
また、請求項１３記載の発明に係る電源系解析方法は、コンピュータが実行する複数個のプレーン対と、任意のプレーン対の間を貫通するヴィアとから構成される多層プリント回路基板の電源系の回路解析を行う電源系解析方法であって、
前記コンピュータは、メッシュ情報に基づいて、前記複数個のプレーン対のそれぞれのプレーン対等価回路モデル及び回路定数を計算するプレーン対等価回路定数計算ステップと、
前記電源系の構造情報、物理定数に基づいて、前記ヴィアのヴィア部等価回路モデル及び回路定数を計算するヴィア部等価回路定数計算ステップと、
前記プレーン対等価回路モデルと前記ヴィア部等価回路モデルとを結合した前記多層プリント回路基板の電源系の等価回路モデルを回路解析する回路解析ステップとを実行することを特徴とする。
【００３３】
また、請求項１４記載の発明は、請求項１３記載の電源系解析方法に係り、前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記電源系の構造情報、物理定数は、前記多層プリント回路基板の電源系の寸法、各プレーン対の厚み、前記ヴィアの数、前記ヴィアの前記多層プリント回路基板における位置、前記ヴィアの外半径、前記ヴィアの外周に形成されたクリアランスホールの内半径、ノイズ源の位置、前記多層プリント回路基板に用いられる材料の定数、解析周波数、観測点の位置のいずれかを含むことを特徴とする。
【００３４】
また、請求項１５記載の発明は、請求項１３又は１４記載の電源系解析方法に係り、前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記電源系の構造情報、前記物理定数に基づいて、前記ヴィア部等価回路モデルを構成するサセプタンス値及び理想トランスの巻数比を計算するサセプタンス計算ステップと、前記サセプタンス値及び前記解析周波数に基づいて、前記ヴィア部等価回路モデルの回路定数を計算する回路定数計算ステップとを有することを特徴とする。
【００３５】
また、請求項１６記載の発明は、請求項１５記載の電源系解析方法に係り、前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記ヴィア部等価回路モデルのうち、前記理想トランスを含む部分を前記理想トランスを有しない部分に変換する理想トランス部修正ステップを有することを特徴とする。
【００３６】
また、請求項１７記載の発明は、請求項１５又は１６記載の電源系解析方法に係り、前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記ヴィア部等価回路モデルの前記回路定数のうち、周波数に依存するものを周波数に依存しない負のインダクタンスで表す負のインダクタンス適用ステップを有することを特徴とする。
【００３７】
また、請求項１８記載の発明は、請求項１７記載の電源系解析方法に係り、前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記負のインダクタンスを従属電流源及び正のインダクタンスで表す正のインダクタンス・従属電流源適用ステップを有することを特徴とする。
【００３８】
また、請求項１９記載の発明は、請求項１５乃至１８のいずれかに記載の電源系解析方法に係り、前記コンピュータは、前記ヴィア部等価回路定数計算ステップにおいて、前記回路解析ステップにおいて前記多層プリント回路基板の電源系の等価回路モデルが計算不可能であると判断された場合には、前記ヴィア部等価回路モデル内に微小損失を挿入する挿入ステップを有することを特徴とする。
【００３９】
また、請求項２０記載の発明は、請求項１５乃至１９のいずれかに記載の電源系解析方法に係り、前記コンピュータは、前記サセプタンス計算ステップにおいて、式（１）〜式（４）に基づいて、前記サセプタンス値を構成するサセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ並びに前記理想トランスの巻数比であるＲを計算することを特徴とする。
【００４０】
【数１】
0004487865.tif 000007
【００４１】
式（１）〜式（４）において、ａは前記ヴィアの外半径、ｂは前記ヴィアの外周に形成された前記クリアランスホールの内半径、ｈｉ（ｉ＝１，…，Ｎ）は各プレーン対の厚みをそれぞれ表している。また、Ｊ０は０次の第１種ベッセル関数、Ｊ１は１次の第１種ベッセル関数、Ｙ０は０次の第２種ベッセル関数、Ｙ１は１次の第２種ベッセル関数、Ｋ０は０次の第２種変形ベッセル関数、Ｋ１は１次の第２種変形ベッセル関数をそれぞれ表している。さらに、式（１）〜式（４）において、ηは式（５）、ｋは式（６）、ｑｍは式（７）、Ｄｃｍは式（８）、γ０は式（９）でそれぞれ表される。また、式（５）及び式（６）において、μは各プレーン対に介挿される誘電体層の透磁率、εは前記誘電体層の透磁率、ｆは前記解析周波数をそれぞれ表している。
【００４２】
【数２】
0004487865.tif 000008
【００４３】
また、請求項２１記載の発明は、請求項２０記載の電源系解析方法に係り、前記コンピュータは、前記回路定数計算ステップにおいて、前記サセプタンス値Ｂｖｉ、Ｂｃｉ、Ｂｐｉ、前記解析周波数ｆ、及び式（１０）〜式（１２）に基づいて、前記ヴィア部等価回路モデルの回路定数であるインダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算することを特徴とする。
【００４４】
【数３】
0004487865.tif 000009
【００４５】
また、請求項２２記載の発明は、請求項２０記載の電源系解析方法に係り、前記コンピュータは、前記回路定数計算ステップにおいて、前記サセプタンス値Ｂｖｉ、Ｂｃｉ、Ｂｐｉ、前記解析周波数ｆ、及び式（１３）〜式（１６）に基づいて、前記ヴィア部等価回路モデルの回路定数であるインダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算することを特徴とする。
【００４６】
【数４】
0004487865.tif 000010
【００４７】
また、請求項２３記載の発明に係る電源系解析プログラムは、コンピュータに請求項１３乃至２２のいずれかに記載の機能を実現させることを特徴としている。
【発明の効果】
【００４８】
本発明によれば、複数個のプレーン対が互いにヴィアを介して電気的に結合されて構成された実際の多層プリント回路基板の電源系の回路解析において、複数個のプレーン対について、ＳＰＩＣＥ等の回路ソルバーに適した線形時不変な等価回路モデルを効率よく高速に作製することができるとともに、各プレーン対を結合するヴィア部について、上記回路ソルバーに適した線形時不変で明確かつ信頼のおける等価回路モデルを効率よく高速に作製することができる。また、ヴィア部等価回路モデルについて指定した観測点の電圧値を計算することができる。そして、各プレーン対等価回路モデルとヴィア部等価回路モデルを結合した多層プリント回路基板全体の等価回路モデルの電源系の回路解析を高速に行うことができる。
【００４９】
この結果、多数のＬＳＩを搭載した多層プリント回路基板の電源系ノイズのふるまいを十分考慮した多層プリント回路基板を設計することができるため、ＬＳＩの特性を低下させることがないとともに、ＥＭＩ対策を十分に施すことができる。従って、本発明は、高速で信頼性の高い電源系の回路解析が必要とされる分野やＥＭＣ（Electro-Magnetic Compatibility：電磁環境適合性）分野において大いに活用することができる。
【発明を実施するための最良の形態】
【００５０】
図１は、本発明の実施の形態に係る電源系解析装置の構成を示すブロック図である。本発明の実施の形態に係る電源系解析装置は、制御部３１と、外部記憶部３２と、内部記憶部３３と、表示部３４と、操作部３５と、通信部３６等を有するコンピュータやワークステーション等の情報処理装置によって構成されている。制御部３１は、ＣＰＵ（中央処理装置）等からなり、外部記憶部３２に記憶され、読み込まれ内部記憶部３３に記憶された電源系解析プログラムやＳＰＩＣＥ等の回路ソルバー等の各種プログラムに基づいて、電源系解析処理、回路解析処理その他の処理を実行し、装置各部を制御する。
【００５１】
即ち、例えば、電源系解析プログラムが内部記憶部３３から読み出されると、制御部３１に読み込まれ、制御部３１の動作を制御する。制御部３１は、電源系解析プログラムが起動されると、電源系解析プログラムの制御により、後述する電源系解析処理等の各種処理を実行するのである。電源系解析処理は、入力された、複数個のプレーン対と、各プレーン対を貫通するヴィアから構成される多層プリント回路基板電源系の構造情報、物理定数、観測点、解析周波数、微小挿入インダクタンス、微小挿入損失、複数個のプレーン対の等価回路作製用のメッシュのそれぞれに関する情報に基づいて、等価回路定数及びヴィア部の等価回路定数を計算し、各プレーン対の等価回路とヴィア部の等価回路を結合した回路モデルを解析し、上記回路モデルの電圧分布を計算し、計算した電圧分布を用いて、観測点における電圧値を解析周波数に対して表示する処理である。
【００５２】
外部記憶部３２は、ＦＤ（フレキシブルディスク）が装着されるＦＤドライブ、携帯可能なＨＤ（ハード・ディスク）が装着されるＨＤドライブ、ＭＯ（光磁気）ディスクが装着されるＭＯディスクドライブ、あるいはＣＤ（コンパクト・ディスク）−ＲＯＭ、ＣＤ−Ｒ（Recordable）、ＣＤ−ＲＷ（Rewritable）やＤＶＤ（Digital Versatile Disk）−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等が装着されるＣＤ／ＤＶＤドライブ等からなる。上記ＦＤ等の携帯可能でコンピュータ読み取り可能な記憶媒体には、上記した電源系解析プログラムや回路ソルバー等の各種プログラムがアプリケーション・プログラムの１個として記憶されていたり、上記電源系解析処理に必要な各種のデータが記憶されている。内部記憶部３３は、ＲＡＭやＲＯＭ、あるいはフラッシュメモリ等の半導体メモリ、内蔵されたＨＤが装着されているＨＤドライブ等からなる。内部記憶部３３は、電源系解析装置が基本的な処理を実行するために必要なプログラムが予め記憶されていたり、上記外部記憶部３２に装着された記憶媒体から読み出され、読み込まれた各種プログラムや各種データが記憶されたり、あるいは制御部３１が上記電源系解析処理を実行する際に作業用として使用される。
【００５３】
表示部３４は、ＣＲＴディスプレイ、液晶ディスプレイ（ＬＣＤ；Liquid Crystal Display）、エレクトロルミネセンス（ＥＬ：electroluminescence）ディスプレイ、あるいはプラズマディスプレイパネル（ＰＤＰ；Plasma Display Panel）等からなり、多層プリント回路基板の電源系解析の解析結果等が表示される。操作部３５は、文字キー、エンターキー、あるいはファンクションキー等からなるキーボードや、マウス、タッチパッド、あるいはペンデバイス等のポインティングデバイスなどを有する。通信部３６は、モデムやルータ等からなり、制御部３１が図示せぬネットワークを介して図示せぬサーバ等とデータ通信を行う際に用いられる。
【００５４】
図２は、本発明の実施の形態に係る電源系解析装置の構成を機能的に表したブロック図である。本発明の実施の形態に係る電源系解析装置は、電源系構造情報入力部４１と、物理定数入力部４２と、メッシュ情報入力部４３と、プレーン対等価回路定数計算部４４と、ヴィア部等価回路定数計算部４５と、回路解析部４６と、電圧分布計算部４７と、電圧分布表示部４８とから構成されている。
【００５５】
電源系構造情報入力部４１からは、回路解析の対象である多層プリント回路基板の電源系の構造情報が入力される。上記構造情報の一例としては、多層プリント回路基板の電源系の縦横の寸法、各プレーン対の厚み、ヴィアの数、ヴィアの多層プリント回路基板における位置、ヴィアの外半径、ヴィアの外周に形成されたクリアランスホールの内半径、さらにはノイズ源となるＬＳＩの多層プリント回路基板における位置に関する情報（ノイズ源の位置）などである。なお、ヴィアの外半径及びクリアランスホールの内半径の詳細については、後述する。物理定数入力部４２からは、物理定数が入力される。上記物理定数の一例としては、多層プリント回路基板に用いられる材料の材料定数、解析周波数、ヴィア部等価回路定数計算部４５で必要となる微小挿入損失値、微小挿入インダクタンス定数などがある。さらに、物理定数入力部４２を用いることにより、電圧分布表示部４８で電圧の表示を希望する位置を観測点として指定することもできる。
【００５６】
メッシュ情報入力部４３からは、各プレーン対等価回路モデルを作成するためのメッシュ情報が入力される。上記メッシュ情報の一例としては、メッシュ数、メッシュ間隔などがある。プレーン対等価回路定数計算部４４は、メッシュ情報入力部４３によって指定されたメッシュに対して、各プレーン対等価回路モデルを作製した後、各プレーン対等価回路モデルにそれぞれ対応する回路定数を計算する。また、プレーン対等価回路定数計算部４４を用いることにより、電源系構造情報入力部４１によって指定されたノイズ源となるＬＳＩの多層プリント回路基板における位置に最も近いノードを電流源として指定したり、物理定数入力部４２によって指定された電圧の観測点に最も近いノードを観測点として指定することもできる。
【００５７】
ヴィア部等価回路定数計算部４５は、電源系構造情報入力部４１から入力されたヴィア部の構造情報と、物理定数入力部４２から入力された物理定数とに基づいて、ヴィア部等価回路モデル及び対応する回路定数を計算する。このうち、ヴィア部等価回路モデルについては、ヴィア部等価回路定数計算部４５は、図３に示す、Ｎ個（Ｎは、２以上の整数。）のプレーン対の第１ペアから第Ｎペアまでを貫通し、内半径がａ及び外半径がｂであるヴィアについて、図４に示すように、各プレーン対との接続点に相当するノードと結合するための等価回路モデルを作製する。図３及び図４において、Ｐｉ（ｉ＝１，…，Ｎ）は各プレーン対を構成するプレーン（導体板）、Ｄｉ（ｉ＝１，…，Ｎ）は誘電体層、ｈｉ（ｉ＝１，…，Ｎ）は各プレーン対の厚みをそれぞれ表している。
【００５８】
また、図２に示す回路解析部４６は、ＳＰＩＣＥ等の回路ソルバーに基づいて回路解析を行う。電圧分布計算部４７は、プレーン対等価回路定数計算部４４及びヴィア部等価回路定数計算部４５においてそれぞれ得られた情報に基づいて、プレーン対等価回路モデルとヴィア部等価回路モデルとを結合した多層プリント回路基板の電源系の等価回路モデルを作製する。また、電圧分布計算部４７は、回路解析部４６を制御して、多層プリント回路基板の電源系の等価回路モデルについて回路解析を行わせるとともに、物理定数入力部４２によって指定された解析周波数において、隣接するメッシュ同士の接続点である各ノードにおける各電圧値の分布を計算する。ここで、回路解析部４６が計算対象である大規模行列が逆行列を持たない特異行列（Singular Matrix）であって、計算不可能であると判断した場合には、電圧分布計算部４７は、ヴィア部等価回路定数計算部４５にその結果を送信する。電圧分布表示部４８は、電圧分布計算部４７で得られた情報に基づいて、物理定数入力部４２によって指定された電圧の観測点の計算値を縦軸とするとともに、物理定数入力部４２によって指定された解析周波数を横軸としてグラフを表示する。
【００５９】
図５は、上記した電源系解析装置を構成するヴィア部等価回路定数計算部４５の構成を機能的に表したブロック図である。ヴィア部等価回路定数計算部４５は、ヴィア情報読込部５１と、サセプタンス計算部５２と、ヴィア部等価回路第１計算部５３と、理想トランス部修正回路計算部５４と、負のインダクタンス計算部５５と、正のインダクタンス・従属電流源適用部５６と、ヴィア部等価回路定数決定部５７とから構成されている。
【００６０】
ヴィア情報読込部５１は、上記電源系構造情報入力部４１から供給される、回路解析の対象である多層プリント回路基板の電源系の構造情報と、上記物理定数入力部４２から供給される、上記多層プリント回路基板の材料に関する情報や解析周波数などの物理定数とを読み込む。サセプタンス計算部５２は、ヴィア情報読込部５１により読み込まれた情報に基づいて、図６に示すヴィア部等価回路モデルを構成するサセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ（ｉ＝１，…，Ｎ）並びに理想トランスの巻数比Ｒを計算する。図６は、図３に示す構造を有するヴィア部の等価回路図である。各サセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ並びに理想トランスの巻数比Ｒは、具体的には、式（１）〜式（４）で与えられる。
【００６１】
【数１】
0004487865.tif 000011
【００６２】
式（１）〜式（４）において、ａはヴィアの外半径、ｂはヴィアの外周に形成されたクリアランスホールの内半径、ｈｉ（ｉ＝１，…，Ｎ）は各プレーン対の厚みをそれぞれ表している。また、Ｊ０は０次の第１種ベッセル関数、Ｊ１は１次の第１種ベッセル関数、Ｙ０は０次の第２種ベッセル関数、Ｙ１は１次の第２種ベッセル関数、Ｋ０は０次の第２種変形ベッセル関数、Ｋ１は１次の第２種変形ベッセル関数をそれぞれ表している。
【００６３】
さらに、式（１）〜式（４）において、ηは式（５）、ｋは式（６）、ｑｍは式（７）、Ｄｃｍは式（８）、γ０は式（９）でそれぞれ表される。また、式（５）及び式（６）において、μは誘電体層の透磁率、εは誘電体層の透磁率、ｆは特定の解析周波数をそれぞれ表している。
【数２】
0004487865.tif 000012
【００６４】
図５に示すヴィア部等価回路第１計算部５３は、サセプタンス計算部５２において計算された各サセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ並びに解析周波数ｆを式（１０）〜式（１２）に代入して、ヴィア部等価回路の回路定数、即ち、インダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算する。
【数３】
0004487865.tif 000013
【００６５】
理想トランス部修正回路計算部５４は、ヴィア部等価回路第１計算部５３において計算されたインダクタンスＬｖｉ（ｉ＝１，…Ｎ）に隣接する理想トランス部（図７（ａ）参照）について、物理定数入力部４２によって指定された微小挿入インダクタンス定数Ａ（１／１０〜１／１００程度）をインダクタンスＬｖｉに乗算した値を微小挿入インダクタンスＬｓｉとし、インダクタンスＬｖｉの隣の枝に挿入した（図７（ｂ）参照）後、上記理想トランス部を含めた回路ブロックを図７（ｃ）で示す回路に変換する。微小挿入インダクタンスＬｓｉは式（２３）、変換後の回路の結合定数ｋｃｏｕｐｌｅは式（２４）でそれぞれ表される。
【数６】
0004487865.tif 000014
【００６６】
図５に示す負のインダクタンス計算部５５は、ヴィア部等価回路第１計算部５３において計算されたキャパシタンスＣｐｉ（ｉ＝１，…，Ｎ）を式（２５）に代入して負のインダクタンスＬｎｉ（ｉ＝１，…，Ｎ）を計算する。
【数７】
0004487865.tif 000015
【００６７】
正のインダクタンス・従属電流源適用部５６は、図８（ａ）に示す負のインダクタンス値Ｌｎｉ（ｉ＝１，…，Ｎ）を有する枝を、図８（ｂ）に示す従属電流源Ｉ２（＝２Ｉ１）と上記負のインダクタンス値Ｌｎｉの絶対値｜Ｌｎｉ｜（ｉ＝１，…，Ｎ）、即ち、正のインダクタンスの並列結合として適用する。ここで、従属電流源Ｉ２は、入力電流Ｉ１の２倍の電流源として指定する。
【００６８】
図５に示すヴィア部等価回路定数決定部５７は、理想トランス部修正回路計算部５４において計算された回路定数を使用してヴィア部等価回路モデルを決定する。この場合、ヴィア部等価回路定数決定部５７は、回路解析部４６で使用している回路ソルバーが負のインダクタンスの使用を計算上許可している場合は、負のインダクタンス計算部５５において計算された負のインダクタンス値Ｌｎｉ（図８（ａ）参照）を使用し、上記回路ソルバーが負のインダクタンスを計算上許可していない場合は、正のインダクタンス・従属電流源適用部５６において計算された等価回路モデル（図８（ｂ）参照）を使用する。
【００６９】
ヴィア部等価回路モデルを決定する際に、回路解析部４６が計算対象である大規模行列が逆行列を持たない特異行列（Singular Matrix）であって、計算不可能であると判断した結果が電圧分布計算部４７から送信された場合には、ヴィア部等価回路定数決定部５７は、図６に示すヴィア部等価回路モデル内の微小挿入損失部の枝に、図９（ａ）に示すように、物理定数入力部４２によって指定された微小挿入損失値ｒ１を追加する。このとき、正のインダクタンス・従属電流源適用部５６において計算された等価回路モデル（図８（ｂ）参照）が適用されている場合は、ヴィア部等価回路定数決定部５７は、当該等価回路モデル内の微小損失部に相当する枝に、図９（ｂ）に示すように、微小挿入損失値ｒ２を追加する。
【００７０】
微小挿入損失値ｒ１及びｒ２は、いずれも初期値は０であるとし、上記計算不可能との判断結果が送信された場合には、ヴィア部等価回路定数決定部５７は、式（２６）及び（２７）を満足するように、微小挿入損失値ｒ１及びｒ２の値をそれぞれ変更する。
ｒ１＝ｒ１＋Δｒ  …（２６）
ｒ２＝ｒ２＋Δｒ  …（２７）
式（２６）及び（２７）において、Δｒは、物理定数入力部４２から入力された微小挿入損失値である。微小挿入損失値ｒ１及びｒ２は、例えば、いずれも、１×ｅ−１８〜１×ｅ−３［Ω］程度である。
【００７１】
次に、本発明の実施の形態に係るヴィア部等価回路の計算方法の基礎理論について説明する。図１０（ａ）は、所定距離離れて平行に延びる２枚の金属板ＭＰ１及びＭＰ２で形成される厚みｈ１の無限平行平板と、内半径ａ及び外半径ｂを有する同軸線路ＣＣとを結合し、結合部分の同軸線路ＣＣの外枠を除去した構造を示している。図１０（ａ）において、εｒは図示せぬ誘電体層の比誘電率を表している。図１０（ａ）に示す構造は、図３に示す構造と比較して分かるように、ヴィア部の構造の一部と類似している。図１０（ａ）に示す構造において、同軸線路ＣＣ側のポート１と、無限平行平板側のポート２との間の電気的関係を示す等価回路は、例えば、Ａ．Ｇ．ウィリアムソンが著した先行技術文献「Radial-line/coaxial-line junctions:analysis and equivalent circuits」（Int.J.Electronics., 1985，vol.58, no.1, pp.91-104）において、図１０（ｂ）のように示されている。
【００７２】
一方、図１１（ａ）は、所定距離離れて平行に延びる２枚の金属板ＭＰ１及びＭＰ２で形成される厚みｈ２の無限平行平板を、内半径ａ及び外半径ｂを有する同軸線路ＣＣが貫通し、貫通部分の同軸線路ＣＣの外枠を除去した構造を示している。図１１（ａ）において、εｒは図示せぬ誘電体層の比誘電率を表している。図１１（ａ）に示す構造も、図３に示す構造と比較して分かるように、ヴィア部の構造の一部と類似している。図１１（ａ）に示す構造において、下側の同軸線路ＣＣ側のポート１、無限平行平板側のポート２、上側の同軸線路ＣＣ側のポート３との間の電気的関係を示す等価回路も、上記先行技術文献において、図１１（ｂ）のように示されている。図１０（ｂ）に示されたサセプタンス値Ｂｖ１及びＢｐ１及び図１１（ｂ）に示されたサセプタンス値Ｂｖ２、Ｂｃ１、Ｂｃ２及びＢｐ２は、上記した式（１４）〜式（１６）により求められる。
従って、本発明の実施の形態では、複数個のプレーン対を貫通するヴィア部等価回路モデルは、図１０（ｂ）に示す構造と図１１（ｂ）に示す構造とを垂直に重ねることにより、図６に示すように表しているのである。
【００７３】
ところで、回路解析部４６で使用される回路ソルバーでは、通常、周波数に依存する回路定数は扱いにくいとされている。この点、図６に示すサセプタンス値Ｂｖｉ及びＢｃｉ（ｉ＝１，…，Ｎ）に相当するインダクタンスＬｖｉ及びキャパシタンスＣｃｉは、周波数に依存しないため、そのまま通常の回路ソルバーにおいて適用することができる。一方、サセプタンス値Ｂｐｉ（ｉ＝１，…，Ｎ）に相当するキャパシタンス値Ｃｐｉ（ｉ＝１，…，Ｎ）は、ほぼ周波数の２乗に反比例する値となる。そこで、本発明の実施の形態では、上記キャパシタンス値Ｃｐｉ（ｉ＝１，…，Ｎ）に相当するサセプタンス値Ｂｐｉ（ｉ＝１，…，Ｎ）を、上記式（２５）に示すように、近似的に、周波数に依存しない負のインダクタンスＬｎｉ（ｉ＝１，…，Ｎ）として表すのである。
【００７４】
この場合、回路解析部４６で使用される回路ソルバーによっては、インダクタンス値を負とした場合、入力エラーとして計算しないものもある。そこで、本実施の形態では、そのような回路ソルバーが使用された場合には、負のインダクタンス成分を、図８（ｂ）に示すように、従属電流源Ｉ２と、上記負のインダクタンス値Ｌｎｉの絶対値｜Ｌｎｉ｜（ｉ＝１，…，Ｎ）、即ち、正のインダクタンス成分との並列結合として表すことにしている。これにより、汎用性が増大する。
【００７５】
さらに、理想トランス部は、回路定数として、無限大のインダクタンス値及び結合定数１を有しているため、一般的な回路ソルバーでは扱いにくいとされている。そこで、本実施の形態では、図７（ａ）に示す理想トランス部を、微小挿入インダクタンスＬｓｉ（インダクタンスＬｖｉの１／１０〜１／１００程度（ｉ＝１，…Ｎ））を挿入した後、図７（ｃ）に示すように、通常のインダクタンス値Ｌｖｉを有するインダクタの相互結合回路として表現している。これにより、さらに汎用性が増大する。
【００７６】
また、一般的な回路ソルバーは、ヴィア部と複数個のプレーン対とを結合した回路解析において、しばしば、計算対象である大規模行列が逆行列を持たない特異行列（Singular Matrix）であって、計算不可能であると判断することがある。そこで、本実施の形態では、図９に示すように、特定の回路の枝に微小挿入損失値ｒ１又はｒ２（＝１×ｅ−１８〜１×ｅ−３Ω程度）を挿入し、計算不可能になりにくくしている。これにより、可能な限り有意な結果を得ることができる。
【００７７】
次に、上記構成の電源系解析装置の解析処理について、図１２及び図１３に示すフローチャートを参照して説明する。図１２に示すフローチャートにおいて、まず、電源系構造情報入力部４１は、回路解析の対象である多層プリント回路基板の電源系の構造情報、例えば、多層プリント回路基板の電源系の縦横の寸法、各プレーン対の厚み、ヴィアの数、ヴィアの多層プリント回路基板における位置、ヴィアの外半径、クリアランスホールの内半径、ノイズ源の位置などを入力する。また、物理定数入力部４２は、物理定数、例えば、多層プリント回路基板に用いられる材料の材料定数、解析周波数、微小挿入損失値、微小挿入インダクタンス定数、観測点の位置などを入力する。さらに、メッシュ情報入力部４３は、メッシュ情報、例えば、メッシュ数、メッシュ間隔などを入力する（ステップＳＡ１）。
【００７８】
これにより、プレーン対等価回路定数計算部４４は、メッシュ情報入力部４３によって指定されたメッシュに対して、各プレーン対等価回路モデルを作製した後、対応する回路定数を計算する（ステップＳＡ２）。ステップＳＡ２の処理と並行して、ヴィア部等価回路定数計算部４５は、ヴィア部の構造情報と物理定数とに基づいて、ヴィア部等価回路モデルを作製した後、対応する回路定数を計算する（ステップＳＡ３）。なお、ヴィア部等価回路定数計算部４５おけるステップＳＡ３の処理の詳細については、後述する。
【００７９】
次に、電圧分布計算部４７は、プレーン対等価回路定数計算部４４及びヴィア部等価回路定数計算部４５においてそれぞれ得られた情報に基づいて、プレーン対等価回路モデルとヴィア部等価回路モデルとを結合した多層プリント回路基板の電源系の等価回路モデルを作製する（ステップＳＡ４）。次に、電圧分布計算部４７は、回路解析部４６を制御して回路解析を行わせ、多層プリント回路基板の電源系の等価回路モデルにおいて、物理定数入力部４２によって指定された解析周波数について、隣接するメッシュ同士の接続点である各ノードにおける各電圧値の分布を計算する（ステップＳＡ５）。
【００８０】
次に、電圧分布計算部４７は、回路解析部４６が計算対象である大規模行列が逆行列を持たない特異行列（Singular Matrix）であって、計算不可能であると判断したか否かを判断する（ステップＳＡ６）。ステップＳＡ６の判断結果が「ＹＥＳ」の場合には、電圧分布計算部４７は、ヴィア部等価回路定数計算部４５にその結果を送信する。これにより、ヴィア部等価回路定数計算部４５は、後述する微小損失挿入処理を実行する（ステップＳＡ３）。一方、ステップＳＡ６の判断結果が「ＮＯ」の場合には、電圧分布表示部４８は、電圧分布計算部４７で得られた情報に基づいて、物理定数入力部４２によって指定された電圧の観測点の計算値を縦軸とするとともに、物理定数入力部４２によって指定された解析周波数を横軸としてグラフを表示した（ステップＳＡ７）後、一連の処理を終了する。
【００８１】
次に、ヴィア部等価回路定数計算部４５おける処理の詳細について、図１３に示すフローチャートを参照して説明する。まず、ヴィア情報読込部５１は、上記電源系構造情報入力部４１から供給される、回路解析の対象である多層プリント回路基板の電源系の構造情報と、上記物理定数入力部４２から供給される、上記多層プリント回路基板の材料に関する情報や解析周波数などの物理定数とを読み込む（ステップＳＢ１）。
【００８２】
これにより、サセプタンス計算部５２は、ヴィア情報読込部５１により読み込まれた情報に基づいて、図６に示すヴィア部等価回路モデルを構成するサセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ（ｉ＝１，…，Ｎ）並びに理想トランスの巻数比Ｒを計算する。また、ヴィア部等価回路第１計算部５３は、サセプタンス計算部５２において計算された各サセプタンス値Ｂｖｉ、Ｂｃｉ及びＢｐｉ並びに解析周波数ｆに基づいて、ヴィア部等価回路モデルの回路定数、即ち、インダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉを計算する。従って、理想トランス部修正回路計算部５４は、ヴィア部等価回路第１計算部５３において計算されたインダクタンスＬｖｉ（ｉ＝１，…Ｎ）に隣接する理想トランス部（図７（ａ）参照）について、物理定数入力部４２によって指定された微小挿入インダクタンス定数ＡをインダクタンスＬｖｉに乗算した値を微小挿入インダクタンスＬｓｉとし、インダクタンスＬｖｉの隣の枝に挿入した（図７（ｂ）参照）後、上記理想トランス部を含めた回路ブロックを図７（ｃ）で示す回路に変換する（ステップＳＢ２）。
【００８３】
次に、負のインダクタンス計算部５５は、ヴィア部等価回路第１計算部５３において計算されたキャパシタンスＣｐｉ（ｉ＝１，…，Ｎ）に基づいて、負のインダクタンスＬｎｉ（ｉ＝１，…，Ｎ）を計算する（ステップＳＢ３）。次に、ヴィア部等価回路定数決定部５７は、回路解析部４６で使用している回路ソルバーが負のインダクタンスの使用を計算上許可しているか否かを判断する（ステップＳＢ４）。ステップＳＢ４の判断結果が「ＮＯ」の場合には、正のインダクタンス・従属電流源適用部５６は、図８（ａ）に示す負のインダクタンス値Ｌｎｉ（ｉ＝１，…，Ｎ）を有する枝を、図８（ｂ）に示す従属電流源Ｉ２（＝２Ｉ１）と上記負のインダクタンス値Ｌｎｉの絶対値｜Ｌｎｉ｜（ｉ＝１，…，Ｎ）の並列結合として適用する（ステップＳＢ６）。
【００８４】
なお、ヴィア部等価回路定数決定部５７は、回路解析部４６が計算対象である大規模行列が逆行列を持たない特異行列（Singular Matrix）であって、計算不可能であると判断した結果が電圧分布計算部４７から送信された場合（ステップＳＡ６の判断結果が「ＹＥＳ」）には、図６に示すヴィア部等価回路モデル内の微小挿入損失部の枝に、図９（ａ）に示すように、物理定数入力部４２によって指定された微小挿入損失値ｒ１を追加する。このとき、正のインダクタンス・従属電流源適用部５６において計算された等価回路モデル（図８（ｂ）参照）が適用されている場合は、ヴィア部等価回路定数決定部５７は、当該等価回路モデル内の微小損失部に相当する枝に、図９（ｂ）に示すように、微小挿入損失値ｒ２を追加する（ステップＳＢ７）。
【００８５】
これにより、ヴィア部等価回路定数決定部５７は、理想トランス部修正回路計算部５４において計算された回路定数と、負のインダクタンス計算部５５において計算された負のインダクタンス値Ｌｎｉ（図８（ａ）参照）又は、正のインダクタンス・従属電流源適用部５６において計算された等価回路モデル（図８（ｂ）参照）とを使用し、必要に応じて、微小挿入損失値ｒ１又はｒ２を追加して、ヴィア部等価回路モデルの回路定数を決定する（ステップＳＢ５）。
【００８６】
次に、本発明の実施の形態に係る電源系解析装置の具体的な実施例について図１４及び図１５を参照して説明する。図１４に示す３個のプレーン対を有する多層プリント回路基板において、多層プリント回路基板の電源系の構造情報（電源系の縦横の寸法、第１ペア、第２ペア及び第３ペアの各プレーン対の厚みｈ１〜ｈ３、誘電体層の比誘電率εｒ、誘電正接tanδ、ノイズ源ＮＳ及び観測点ＯＰのそれぞれの位置）を図１４に示す値として入力する。
【００８７】
この場合、ノイズ源ＮＳは、第１ペア内に位置し、電流値（１［Ａ］）の電流源とする。また、観測点ＯＰは、第３ペア内に位置している。ヴィアの構造に関する情報としては、ヴィアの外半径を０．１５［ｍｍ］、クリアランスホールの内半径を０．５［ｍｍ］とする。さらに、メッシュを縦、横ともに４０メッシュとし、解析周波数を１０［ＭＨｚ］から１［ＧＨｚ］までの１００周波数とする。また、理想トランス部修正回路を作製する際に必要となる微小挿入インダクタンス定数Ａを０．０１とし、微小挿入損失値ｒ１及びｒ２を作製する際に必要となる微小挿入損失値Δｒを１×ｅ−１２［Ω］とする。以上説明したように入力すべき情報を設定した場合、本実施例によれば、指定された観測点ＯＰにおける電圧値は、横軸を周波数として、例えば、図１５に示すように表示される。
【００８８】
このように、本発明の実施の形態によれば、複数個のプレーン対が互いにヴィアを介して電気的に結合されて構成された実際の多層プリント回路基板の電源系の回路解析において、複数個のプレーン対について、ＳＰＩＣＥ等の回路ソルバーに適した線形時不変な等価回路モデルを効率よく高速に作製することができるとともに、各プレーン対を結合するヴィア部について、上記回路ソルバーに適した線形時不変で明確かつ信頼のおける等価回路モデルを効率よく高速に作製することができる。また、ヴィア部等価回路モデルについて指定した観測点の電圧値を計算することができる。そして、各プレーン対等価回路モデルとヴィア部等価回路モデルを結合した多層プリント回路基板全体の等価回路モデルの電源系の回路解析を高速に行うことができる。
この結果、多数のＬＳＩを搭載した多層プリント回路基板の電源系ノイズのふるまいを十分考慮した多層プリント回路基板を設計することができるため、ＬＳＩの特性を低下させることがないとともに、ＥＭＩ対策を十分に施すことができる。従って、本発明は、高速で信頼性の高い電源系の回路解析が必要とされる分野やＥＭＣ（Electro-Magnetic Compatibility：電磁環境適合性）分野において大いに活用することができる。
【００８９】
以上、この実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述の実施の形態では、ヴィア部等価回路モデルの回路定数、即ち、インダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉをそれぞれ式（１０）〜式（１２）を用いて決定する例を示したが、これに限定されない。インダクタンスＬｖｉ、キャパシタンスＣｐｉ及びＣｃｉは、例えば、式（１３）〜式（１６）に示す近似式を用いて決定しても良い。
【数４】
0004487865.tif 000016
【００９０】
これらの式（１３）〜式（１６）は、ヴィアの形状、即ち、ヴィアの外半径ａ、ヴィアのクリアランスホールの内半径ｂ及び各プレーン対の厚みｈが、波長λ（＝ｃ／ｆ；ｃは光速、ｆは解析周波数）より十分小さいとみなした場合に用いることができる。具体的には、解析周波数ｆが高々数ＧＨｚまでの周波数帯域では、上記した式（１）〜式（３）に対して、主要項を計算により抽出すると、式（１）では右辺第一項が主要項となり、式（２）では右辺第一項からサセプタンス値Ｂｖｉの主要項を減算したものが主要項となる。
【００９１】
従って、上記主要項に、波数ｋを表す式（２８）を代入し、sinｘ及びcosｘのマクローリン展開の式（２９）及び式（３０）を用いることにより式（１３）〜式（１６）を導出することができる。
【数８】
0004487865.tif 000017
【００９２】
また、上述の実施の形態では、本発明を複数個のプレーン対の最上段に位置するプレーン対から最下段に位置するプレーン対まで貫通するヴィアが設けられている多層プリント回路基板に適用する例を示したが、これに限定されない。本発明は、複数個のプレーン対の任意の段に位置するプレーン対から他の任意の段に位置するプレーン対まで貫通するヴィアが設けられている多層プリント回路基板にも適用することができる。この場合、ヴィアの個数が複数個設けられていても良いことはいうまでもない。
また、上述の実施の形態では、本発明を複数個のプレーン対がヴィアを介して電気的に結合している多層プリント回路基板の電源系の回路解析を行う場合に適用する例を示したが、これに限定されない。例えば、本発明は、複数個のプレーン対がヴィアを介して電気的に結合している多層プリント回路基板の信号系の回路解析を行う場合にも適用することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態に係る電源系解析装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係る電源系解析装置の構成を機能的に表したブロック図である。
【図３】Ｎ個のプレーン対の第１ペアから第Ｎペアまでを貫通するヴィアの構成の一例を示す概略断面図である。
【図４】図３に示すヴィア部のヴィア部等価回路モデルをブラックボックスで表した場合の概念図である。
【図５】図２に示す電源系解析装置を構成するヴィア部等価回路定数計算部の構成を機能的に表したブロック図である。
【図６】図３に示す構造を有するヴィア部のヴィア部等価回路モデルの一例を示す図である。
【図７】ヴィア部等価回路モデルを構成する理想トランス部の修正方法を説明するための概念図である。
【図８】負のインダクタンスを従属電流源と正のインダクタンスとの並列結合として適用することを説明するための概念図である。
【図９】図６に示すヴィア部等価回路モデルに微小挿入損失を挿入することを説明するための概念図である。
【図１０】（ａ）は、無限平行平板と同軸線路とを結合した構造を示す概念図、（ｂ）は、（ａ）に示す構造において、同軸線路側のポート１と、無限平行平板側のポート２との間の電気的関係を示す等価回路図である。
【図１１】（ａ）は、無限平行平板とそれを貫通する同軸線路とを結合した構造を示す概念図、（ｂ）は、（ａ）に示す構造において、下側の同軸線路側のポート１、無限平行平板側のポート２、上側の同軸線路側のポート３との間の電気的関係を示す等価回路図である。
【図１２】図２に示す電源系解析装置の解析処理を説明するためのフローチャートである。
【図１３】図５に示すヴィア部等価回路定数計算部のヴィア部等価回路定数計算処理を説明するためのフローチャートである。
【図１４】本発明の実施の形態に係る電源系解析装置の具体的な実施例を説明するための図であり、（ａ）は、３個のプレーン対及びこれら第１ペアから第３ペアまでを貫通するヴィアの構成の一例を示す概略断面図、（ｂ）は、（ａ）の平面図である。
【図１５】本実施例による指定された観測点における電圧値の周波数特性の一例を示す図である。
【図１６】ＬＳＩが搭載された多層プリント回路基板の構造を示す概略斜視図である。
【図１７】（ａ）は、図１６に示す電源プレーン・グランドプレーン対の等価回路モデルの平面図、（ｂ）は、（ａ）に示す電源プレーンの等価回路モデルを構成する１個のメッシュのより詳細な等価回路モデルを表す図、（ｃ）は、（ａ）の正面図、（ｄ）は、（ｃ）に示す電源プレーン・グランドプレーン対等価回路モデルの高さ方向の一辺のより詳細な等価回路モデルを表す図である。
【図１８】図１６に示すＬＳＩの電源端子から多層プリント回路基板に入り込む電流を電流源と見なした場合の図１７に示す等価回路モデルに結合した等価回路モデルを表す図である。
【図１９】ＬＳＩが搭載された多層プリント回路基板の他の構造を示す概略斜視図である。
【図２０】図１９に示す２個の電源プレーン・グランドプレーン対と、これらを結合するヴィアの等価回路モデルの正面図である。
【符号の説明】
【００９４】
３１  制御部
３２  外部記憶部
３３  内部記憶部
３４  表示部
３５  操作部
３６  通信部
４１  電源系構造情報入力部
４２  物理定数入力部
４３  メッシュ情報入力部
４４  プレーン対等価回路定数計算部
４５  ヴィア部等価回路定数計算部
４６  回路解析部
４７  電圧分布計算部
４８  電圧分布表示部
５１  ヴィア情報読込部
５２  サセプタンス計算部
５３  ヴィア部等価回路第１計算部（回路定数計算部）
５４  理想トランス部修正回路計算部（理想トランス部修正部）
５５  負のインダクタンス計算部（負のインダクタンス適用部）
５６  正のインダクタンス・従属電流源適用部
５７  ヴィア部等価回路定数決定部（挿入部）
【図１】
0004487865.tif 000026
【図２】
0004487865.tif 000027
【図３】
0004487865.tif 000028
【図４】
0004487865.tif 000029
【図５】
0004487865.tif 000030
【図６】
0004487865.tif 000031
【図７】
0004487865.tif 000032
【図８】
0004487865.tif 000033
【図９】
0004487865.tif 000034
【図１０】
0004487865.tif 000035
【図１１】
0004487865.tif 000036
【図１２】
0004487865.tif 000037
【図１３】
0004487865.tif 000038
【図１４】
0004487865.tif 000039
【図１５】
0004487865.tif 000040
【図１６】
0004487865.tif 000041
【図１７】
0004487865.tif 000042
【図１８】
0004487865.tif 000043
【図１９】
0004487865.tif 000044
【図２０】
0004487865.tif 000045