(57)【特許請求の範囲】
【請求項１】
一定間隔をおいて一方向に形成される第１、第２スプリットワードラインと；
一定間隔をおいて前記第１、第２スプリットワードラインを横切る方向に形成される第１，第２ビットラインと；
前記第１、第２スプリットワードラインの両側のアクティブ領域にそれぞれ形成される第１，第２ソース／ドレイン不純物領域と；
第２スプリットワードライン上側に形成され、下部電極が第１ソース不純物領域と電気的に連結され、上部電極は前記第２スプリットワードラインと連結される第１強誘電体キャパシタと；
第１スプリットワードライン上側に形成され、下部電極が前記第２ソース不純物領域と電気的に連結され、上部電極は前記第１スプリットワードラインと連結される第２強誘電体キャパシタと
を含むことを特徴とする不揮発性強誘電体メモリ・デバイス。
【請求項２】
前記第１ドレイン不純物領域と前記第１ビットライン、そして、第２ドレイン不純物領域と前記第２ビットラインはそれぞれ第１，第２プラグ層を介して電気的に連結されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ・デバイス。
【請求項３】
前記第１，第２プラグ層は第１，第２ドレイン不純物領域上にそれぞれ形成され、前記第１ビットラインおよび第２ビットラインが形成される領域にまで拡張されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ・デバイス。
【請求項４】
前記第１強誘電体キャパシタと前記第１ソース不純物領域、そして、前記第２強誘電体キャパシタと前記第２ソース不純物領域との間にはパッド層とバリヤメタル層とが順次に積層されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ・デバイス。
【請求項５】
一定間隔をおいて位置をずらして形成される第１，第２アクティブ領域と；
前記位置をずらした第１，第２アクティブ領域の中央部をそれぞれ横切る方向に形成される第１，第２スプリットワードラインと；
前記第１，第２スプリットワードラインそれぞれの一方の側で、前記第１，第２アクティブ領域からそれぞれの第１，第２ビットラインが形成される領域にまで拡張される第１，第２プラグ層と；
前記第１，第２プラグ層とそれぞれ連結され、前記第１，第２アクティブ領域の一側で前記第１，第２スプリットワードラインを横切る方向に形成される第１，第２ビットラインと；
前記第１，第２スプリットワードラインそれぞれの反対側で前記第１，第２アクティブ領域に連結されるパッド層と；
前記パッド層にそれぞれ連結され、前記第２，第１スプリットワードラインの上側にそれぞれ形成される第１，第２強誘電体キャパシタの下部電極と；
前記第１強誘電体キャパシタの下部電極の上に形成される第１強誘電体キャパシタの強誘電体膜と；
前記第２強誘電体キャパシタの下部電極の上に形成される第２強誘電体キャパシタの強誘電体膜と；
前記第１強誘電体キャパシタの強誘電体膜上に形成され、前記第２スプリットワードラインと電気的に連結される第１強誘電体キャパシタの上部電極と；
前記第２強誘電体キャパシタの強誘電体膜上に形成され、前記第１スプリットワードラインと電気的に連結される第２強誘電体キャパシタの上部電極と
を含むことを特徴とする不揮発性強誘電体メモリ・デバイス。
【請求項６】
前記パッド層の物質はポリシリコン又はメタルよりなることを特徴とする請求項５に記載の不揮発性強誘電体メモリ・デバイス。
【請求項７】
基板に一定の間隔をおいて位置をずらして第１アクティブ領域と第２アクティブ領域とを定める工程と；
それぞれのアクティブ領域の中央部を横切る第１，第２スプリットワードラインを形成する工程と；
第１，第２アクティブ領域の一端部分とそれぞれ連結され、第１，第２ビットラインが形成される領域にまで拡張されるように第１，第２プラグ層を形成する工程と；
前記第１，第２プラグ層とそれぞれ連結される第１，第２ビットラインを形成する工程と；
前記第１，第２アクティブ領域の他方の端部分にそれぞれ連結される第３，第４プラグ層を形成する工程と；
前記第３プラグ層と連結されるように前記第２スプリットワードライン上に第１強誘電体キャパシタの下部電極を形成し、第４プラグ層と連結されるように前記第１スプリットワードライン上に第２強誘電体キャパシタの下部電極を形成する工程と；
前記第１強誘電体キャパシタの下部電極上に第１強誘電体膜を形成し、前記第２強誘電体キャパシタの下部電極上に第２強誘電体膜を形成する工程と；
前記第１強誘電体膜上に前記第２スプリットワードラインと連結されるように第１強誘電体キャパシタの上部電極を形成し、前記第２強誘電体膜上に前記第１スプリットワードラインと連結されるように第２強誘電体キャパシタの上部電極を形成する工程と
を備えることを特徴とする不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項８】
前記第１，第２スプリットワードラインと前記基板との間に第１絶縁層を形成する工程をさらに備えることを特徴とする請求項７に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項９】
前記第１，第２スプリットワードラインと前記第１，第２ビットラインとの間に第２絶縁層を形成する工程をさらに備えることを特徴とする請求項７に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１０】
前記第１，第２ビットラインを形成した後、前記第１，第２ビットラインを含む基板の全面に第３絶縁層を形成する工程をさらに備えることを特徴とする請求項７に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１１】
前記第３絶縁層を形成した後、前記第３絶縁層をエッチングして第１，第２アクティブ領域のソース不純物領域が露出されるようにそれぞれコンタクトホールを形成する工程と；
前記各コンタクトホールに埋め込まれる第１，第２プラグ層を形成する工程と  前記第１プラグ層に連結される第１パッド層と前記第２プラグ層に連結される第２パッド層とを形成する工程と
をさらに備えることを特徴とする請求項１０に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１２】
前記第１，第２パッド層を含む全面に第４絶縁層を形成した後、前記第１，第２パッド層がそれぞれ露出されるようにトレンチを形成する工程と；
前記露出された第１，第２パッド層及び各トレンチの内面にそれぞれ第１，第２バリヤメタル層を形成する工程と；
前記第１バリヤメタル層上に第１強誘電体キャパシタの下部電極を形成し、前記第２バリヤメタル層上に第２強誘電体キャパシタの下部電極を形成する工程とをさらに備えることを特徴とする請求項１１に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１３】
前記第１，第２強誘電体キャパシタの上部電極を形成した後、前記第１強誘電体キャパシタの上部電極と第２スプリットワードラインとを連結させ、前記第２強誘電体キャパシタの上部電極と第１スプリットワードラインとを連結させるようにメタル層を形成する工程をさらに備えることを特徴とする請求項７に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１４】
前記第１，第２プラグ層はタングステン又はポリシリコンのいずれかを用いて形成することを特徴とする請求項７に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１５】
第１導電型基板に選択的に素子隔離層を形成してアクティブ領域を区画する工程と；
前記アクティブ領域及び素子隔離層上に第１絶縁層を介在して、第１スプリットワードラインと第２スプリットワードラインとを形成する工程と；
アクティブ領域の第１スプリットワードラインの両側に第２導電型の第１ソース／ドレイン不純物領域を形成し、かつ第２スプリットワードラインの両側に第２導電型の第２ソース／ドレイン不純物領域を形成する工程と；
第１，第２スプリットワードラインを含む全面に第２絶縁層を形成した後、前記第２絶縁層を通して前記第１，第２ドレイン不純物領域とそれぞれ連結される第１，第２プラグ層を形成する工程と；
前記第１プラグ層に連結される第１ビットラインと前記第２プラグ層に連結される第２ビットラインとを前記第１，第２スプリットワードラインと交差する方向に形成する工程と；
前記第１，第２ビットラインを含む全面に第３絶縁層を形成した後、前記第３絶縁層を貫通して前記第１，第２ソース不純物領域にそれぞれ連結される第３，第４プラグ層を形成する工程と；
前記第３，第４プラグ層とそれぞれ連結される第１，第２パッド層を形成する工程と；
前記第１，第２パッド層を含む全面に第４絶縁層を形成する工程と；
前記第１，第２パッド層が露出されるように、前記第４絶縁層にトレンチを形成する工程と；
前記露出された第１，第２パッド層及び前記各トレンチの内面に第１，第２バリヤメタル層を形成する工程と；
前記第２スプリットワードラインの上側の前記第１バリヤメタル層上に、第１強誘電体キャパシタの下部電極を形成し、前記第１スプリットワードラインの上側の前記第２バリヤメタル層上に、第２強誘電体キャパシタの下部電極を形成する工程と；
前記第１，第２強誘電体キャパシタの下部電極上にそれぞれ第１，第２強誘電体膜を形成する工程と；
前記第１強誘電体膜上に前記第２スプリットワードラインと連結されるように第１強誘電体キャパシタの上部電極を形成し、前記第２強誘電体膜上に前記第１スプリットワードラインと連結されるように第２強誘電体キャパシタの上部電極を形成する工程と
を備えることを特徴とする不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１６】
前記第１，第２強誘電体キャパシタの上部電極を形成した後、前記第１，第２強誘電体キャパシタの上部電極を含む全面に第５絶縁層を形成する工程と；
前記第１，第２強誘電体キャパシタの上部電極がそれぞれ露出されるように、第５絶縁層を選択的にエッチングしてコンタクトホールを形成する工程と；
前記コンタクトホールを通して前記第１強誘電体キャパシタの上部電極と前記第２スプリットワードラインとを電気的に連結し、前記コンタクトホールを通して前記第２強誘電体キャパシタの上部電極と前記第１スプリットワードラインとを電気的に連結する配線工程と
をさらに備えることを特徴とする請求項１５に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１７】
前記配線工程はセルの周辺領域で行われることを特徴とする請求項１６に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１８】
前記第１，第２プラグ層は前記第１，第２ビットラインが形成される領域にまで拡張されることを特徴とする請求項１５に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項１９】
前記第１，第２プラグ層はポリシリコン又はメタルで形成することを特徴とする請求項１８に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【請求項２０】
前記メタルはタングステンを含むことを特徴とする請求項１９に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に関し、特に、効率的にレイアウトを設計でき、かつセルサイズを減少させることができる不揮発性強誘電体メモリ・デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はディラム（ＤＲＡＭ：Dynamic Random Access Memory)程度のデータ処理速度をもち、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して、強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性により、電界を除去してもデータは消滅しない。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極は電界を除去しても残留分極（又は自発分極）の存在により消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。
不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ・デバイスの駆動回路を添付図面に基づき説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示した。図２に示すように、一方向に形成されるビットラインＢ／Ｌと、前記ビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一方向に形成されるプレートラインＰ／Ｌと、ゲートが前記ワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタＴ１と、二つの端子のうち第１端子は前記トランジスタＴ１のドレインに連結され、第２端子は前記プレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とを含む。
【０００５】
このように構成される従来の不揮発性強誘電体メモリ・デバイスデータの入出力動作は次の通りである。
図３ａは従来の不揮発性強誘電体メモリ・デバイスのライトモードの動作を示すタイミング図であり、図３ｂはリードモードの動作を示すタイミング図である。
まず、ライトモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時にライトイネーブル信号（ＷＥＢｐａｄ）を「ハイ」から「ロー」に活性化すると、ライトモードがスタートする。次いで、ライトモードにおけるアドレスディコーディングが始まると、選択されたワードラインの電圧が「ロー」から「ハイ」に遷移し、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している区間で、プレートラインには順に一定区間の「ハイ」信号と一定区間の「ロー」信号が印加される。
選択されたセルにロジック値「１」又は「０」を書くために、ビットラインにはライトイネーブル信号（ＷＥＢｐａｄ）に同期された「ハイ」又は「ロー」信号が印加されている。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である区間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このようなライトモードの動作でセルに格納されているデータを読み出すためには、まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、ワードラインが選択される以前に、全てのビットラインは等化信号により「ロー」電圧の等電位にされる。
【０００８】
そして、各ビットラインを不活性化させた後、アドレスをディコーディングし、ディコーディングされたアドレスにより選択するワードラインを「ロー」信号から「ハイ」信号に遷移させる。それによりセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されているロジック値「１」に相応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに相応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって相違する値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループでのように、ｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定時間が経過した後センスアンプがイネーブルされると、前者の場合は増幅されてロジック値「１」を出力し、後者の場合は ロジック値「０」を出力する。このように、センスアンプからデータを出力した後は元のデータに復さなければならないので、ワードラインに「ハイ」信号を印加した状態で、プレートラインを「ハイ」から「ロー」に不活性化させる。
【００１０】
以下、従来の不揮発性強誘電体メモリ・デバイスの構造及び製造方法を説明する。
図４ａは従来の不揮発性強誘電体メモリ・デバイスのレイアウト図である。図４ａに示すように、細長い矩形に形成された２つのアクティブ領域、すなわち第１，第２アクティブ領域４１，４１ａが互いに位置をずらして一定の距離をおいて平行に配置されている。これらのアクティブ領域４１，４１ａの長手方向と同一方向に第１、第２ビットラインＢ／Ｌ１、Ｂ／Ｌ２がそれぞれのアクティブ領域に沿って互いに平行に配置されている。これらの方向とは直交する方向に第１ワードラインＷ／Ｌ１と第１プレートラインＰ／Ｌ１とが第１アクティブ領域４１のほぼ中央部を通るように、また第２ワードラインＷ／Ｌ２と第２プレートラインＰ／Ｌ２とが第２アクティブ領域４１ａのほぼ中央部を通るように配置されている。第１アクティブ領域４１の箇所には第１強誘電体キャパシタＦＣ１が第１アクティブ領域４１と電気的に連結され、かつ第１ワードラインＷ／Ｌと第２ワードラインＷ／Ｌ２とにわたっるように形成されている。同様に第２アクティブ領域４１ａの箇所には、第２強誘電体キャパシタＦＣ２が第２アクティブ領域４１ａと電気的に連結され、かつ第１ワードラインＷ／Ｌと第２ワードラインＷ／Ｌ２とにわたって形成されている。双方のキャパシタは図示のように並列するように配置されている。
【００１１】
前記図４ａは単位セルを基準とした一レイアウト図であり、このような従来の不揮発性強誘電体メモリ・デバイスは第１，第２強誘電体キャパシタＦＣ１，ＦＣ２がビットライン方向に形成され、第１プレートラインＰ／Ｌ１は第１ワードラインＷ／Ｌ１の上側に離して形成される。そして、第２プレートラインＰ／Ｌ２は第２ワードラインＷ／Ｌ２の上側に離して形成される。
【００１２】
かかる従来の不揮発性強誘電体メモリ・デバイスの構造は次の通りである。
図４ｂは図４ａのＩ-Ｉ’線上の不揮発性強誘電体メモリ・デバイスの構造断面図である。図４ｂに示すように、基板５１にアクティブ領域とフィールド領域とが決められ、それらの上に第１絶縁層５３を介して第１及び第２ワードライン５４，５４ａが平行に配置されている。第１ワードライン５４の両側には第１ソース／ドレイン不純物領域５５，５６が形成されており、第２ワードライン５４ａの両側にも第２ソース／ドレイン不純物領域（図示せず）が形成されている。これらのワードラインが形成された基板５１の上に第２絶縁層５７が所定の厚さに積層されている。第２絶縁層５７の第１ソース不純物領域の箇所にはコンタクトホールが形成され、その中に第１プラグ層５８ａが埋め込まれ、第２絶縁層５７の表面に形成された第１メタル層５９が第１プラグ層５８ａと接続されるように配置されている。この第１メタル層５９はこの図では図示しない第１ビットラインと第１ソース不純物層５６とを連結するためのものである。第１メタル層５９を形成させた第２絶縁層５７の表面には第３絶縁層６０が所定の厚さに形成されている。この第３絶縁層６０の表面から第１ドレイン不純物層５５へ第２絶縁層５７を通してコンタクトホールが形成され、そこに第２プラグ層６２が埋め込まれている。第３絶縁層６０の表面の第２プラグ層６２を埋め込んだ箇所にバリヤメタル層６３を形成させ、その上に第１強誘電体キャパシタＦＣ１を形成させるための下部電極６４，強誘電体層６５、上部電極６６が順に積層されている。第１強誘電体キャパシタＦＣ１を形成させた第３絶縁層６０の表面に第４絶縁層６７を形成させ、その表面に第１及び第２プレートライン６８，６８ａを平行に配置している。第１プレートライン６８は第１誘電体キャパシタＦＣ１に電気的に連結されている。
【００１３】
このように構成される従来の不揮発性強誘電体メモリ・デバイスの製造方法は次の通りである。
図５ａ乃至図５ｄは従来技術による不揮発性強誘電体メモリ・デバイスの製造方法を説明するための工程断面図であって、図４ａのＩ-Ｉ’線上のものである。
図５ａに示すように、半導体基板５１の所定の部位をエッチングしてトレンチを形成した後、トレンチ内に絶縁膜を埋め込み、素子隔離層５２を形成する。
素子隔離層５２を含むアクティブ領域の基板上に第１絶縁層５３を形成する。
第１絶縁層５３上にワードライン物質層を形成した後、パターニングして互いに一定の間隔をもつように第１，第２ワードライン５４、５４ａを形成する。
【００１４】
図５ｂに示すように、ワードライン５４，５４ａをマスクとして用いて不純物イオンを注入して、前記基板５１と反対の導電型を有するソース不純物領域５５及びドレイン不純物領域５６を形成する。
ここで、ソース／ドレイン不純物領域５５，５６は第１ワードライン５４をゲート電極とする第１トランジスタＴ１のソース／ドレイン不純物領域である。同様に図示しないが第２ワードラインＷ／Ｌ２の両側にもソース／ドレイン領域を形成させ、第２トランジスタＴ２を形成する。第１，第２ワードライン５４，５４ａを含む基板５１の全面に第２絶縁層５７を形成する。第２絶縁層５７上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクとして用いたエッチング工程により第２絶縁層５７を選択的に除去し、ドレイン不純物領域５６を露出させ、コンタクトホール５８を形成する。
【００１５】
図５ｃに示すように、コンタクトホール５８内に導電性物質を埋め込んで第１プラグ層５８ａを形成し、第１プラグ層５８ａと第１ビットラインＢ／Ｌ１とを連結する第１メタル層５９を第２絶縁層５７の表面に形成する。このとき、図示しないが、第２ビットラインＢ／Ｌ２は第２トランジスタＴ２のドレイン不純物領域と電気的に連結される。
【００１６】
次いで、図５ｄに示すように、前記第１メタル層５９を含む全面に第３絶縁層６０を形成する。第３絶縁層６０上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクとして用いたエッチング工程で第３絶縁層６０を選択的に除去して、ソース不純物領域５５が露出されるコンタクトホール６１を形成する。
【００１７】
図５ｅに示すように、コンタクトホール６１内に導電性物質を埋め込み、ソース不純物領域５５と電気的に連結される第２プラグ層６２を形成する。
そして、第２プラグ層６２と電気的に連結されるようにバリヤメタル層６３を形成した後、バリヤメタル層６３上に第１強誘電体キャパシタＦＣ１の下部電極６４、強誘電体膜６５、そして、第１強誘電体キャパシタの上部電極６６を順次形成する。
【００１８】
図５ｆに示すように、第１強誘電体キャパシタの上部電極６６上に第４絶縁層６７を形成し、フォトリソグラフィ工程で第４絶縁層６７を選択的にエッチングして、第１強誘電体キャパシタの上部電極６６が所定の部分露出されるようにコンタクトホールを形成する。
そして、そのコンタクトホールを通して第１強誘電体キャパシタの上部電極６６と電気的に連結される第１プレートライン６８を形成すると、従来技術による不揮発性強誘電体メモリ・デバイスの製造工程が完了する。ここで、符号６８ａは第２プレートラインを示す。この第２プレートライン６８ａは、図示しない第２トランジスタの第２強誘電体キャパシタに接続される。
【００１９】
【発明が解決しようとする課題】
上記した従来の不揮発性強誘電体メモリ・デバイス及びその製造方法は次のような問題点があった。
第一、キャパシタンスを確保するためにはキャパシタ下部電極の表面積を大きくしなければならい。そのためには、個々の素子を大きくしなければならず、より小さい装置とするためには限度があり、十分なキャパシタンスを確保するのが困難であった。
第二、単位セルごとにワードラインとプレートラインが形成されるので、プレートラインと、隣接するセルのプレートラインとを分離するプレート形成空間が十分に確保されず、狭い空間でプレートラインを形成しなければならないので、工程を行うのが非常に難しい。
【００２０】
本発明は上記のような従来技術の問題点を解決するためになされたものであって、キャパシタの面積を最大限に確保してキャパシタンスを増加させ、より容易に設計できるようにレイアウトを変え、より簡単に製造工程を実施することができる不揮発性強誘電体メモリ・デバイスを提供し、かつその製造方法を提供することが目的である。
【００２１】
【課題を解決するための手段】
以上の目的を達するための本発明の不揮発性強誘電体メモリ・デバイスは、一定の間隔をおいて一方向に形成される第１、第２スプリットワードラインと；一定の間隔をおいて前記第１、第２スプリットワードラインを横切る方向に形成される第１，第２ビットラインと；前記第１、第２スプリットワードラインの両側にそれぞれ形成される第１，第２ソース／ドレイン不純物領域と；第２スプリットワードライン上に形成され、下部電極が第１ソース不純物領域と電気的に連結され、上部電極は前記第２スプリットワードラインと連結される第１強誘電体キャパシタと；第１スプリットワードライン上に形成され、下部電極が前記第２ソース不純物領域と電気的に連結され、上部電極は前記第１スプリットワードラインと連結される第２強誘電体キャパシタとを含むことを特徴とする。
【００２２】
また、本発明の不揮発性強誘電体メモリ・デバイスの製造方法は、基板に一定の間隔をおいて互いに非対称されるように第１アクティブ領域と第２アクティブ領域とを定義する工程と；それぞれのアクティブ領域を横切る第１，第２スプリットワードラインを形成する工程と；第１，第２アクティブ領域の一側とそれぞれ連結され、第１，第２ビットラインが形成される領域にまで拡張されるように第１，第２プラグ層を形成する工程と；前記第１，第２プラグ層とそれぞれ連結される第１，第２ビットラインを形成する工程と；前記第１，第２アクティブ領域の外の一側にそれぞれ連結される第３，第４プラグ層を形成する工程と；前記第３プラグ層と連結されるように前記第２スプリットワードライン上に第１強誘電体キャパシタの下部電極を形成し、第４プラグ層と連結されるように前記第１スプリットワードライン上に第２強誘電体キャパシタの下部電極を形成する工程と；前記第１強誘電体キャパシタイの下部電極上に第１強誘電体膜を形成し、前記第２強誘電体キャパシタの下部電極上に第２強誘電体膜を形成する工程と；前記第１強誘電体膜上に第１強誘電体キャパシタの上部電極を形成し、前記第２強誘電体膜上に第２強誘電体キャパシタの上部電極を形成する工程とを備えることを特徴とする。
【００２３】
以下、本発明実施形態の不揮発性強誘電体メモリ・デバイス及びその製造方法を説明する。
図６は本不揮発性強誘電体メモリ・デバイスの回路的構成図である。図６に示すように、本不揮発性強誘電体メモリ・デバイスの単位セルが行方向に多数形成され、同様に列方向にも多数形成される。本実施形態の場合、ワードラインとプレートラインの組み合わせではなく、互いに一定の間隔をもって平行に配置された第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２との間にセルが形成されている。第１及び第２ビットラインＢ／Ｌ１、Ｂ／Ｌ２がワードラインに交差させて多数は位置されている。図示はワードラインもビットラインも２本ずつ図示されているが、言うまでもなく、実際には多数のラインが形成される。記憶セルは１個のトランジスタと１個のキャパシタからなり、第１トランジスタＴ１のソースが第１ビットラインＢ／Ｌ１に、ゲートが第１スプリットワードラインＳＷＬ１に接続され、第１ 第１強誘電体キャパシタＦＣ１が第１トランジスタＴ１のドレインと第２スプリットワードラインＳＷＬ２との間に接続されている。また、第２トランジスタＴ２のソースが第２ビットラインＢ／Ｌ２に、ゲートが第２スプリットワードラインに接続され、第２強誘電体キャパシタイＦＣ２が第２トランジスタＴ２のドレインと第１スプリットワードラインＳＷＬ１との間に接続されている。
【００２４】
上記不揮発性強誘電体メモリ装置の動作原理をより詳細に説明すると下記の通りである。
図７は簡略化した本発明の不揮発性強誘電体メモリ装置の回路構成図である。
図７に示すように、行方向に第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を一対とする複数対のスプリットワードライン対が形成され、スプリットワードライン対を横切る方向に、隣接する二つのビットラインを一対として複数対のビットラインＢ／Ｌ１，Ｂ／Ｌ２対が形成されている。また、ビットライン対の間には、両側のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン（／ＤＬ）へ伝達するセンシングアンプＳＡが形成される。この際、センシングアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンシングアンプイネーブル部がさらに備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部ＣＳがさらに備えられる。
【００２５】
以下、かかる本発明の不揮発性強誘電体メモリ・デバイスの動作を図８に示すタイミング図に基づき説明する。
図８のＴ０区間は第１スプリットワードラインＳＷＬ１及び第２スプリットワードラインＳＷＬ２が「Ｈ（High）」に活性化される以前の区間であって、全てのビットラインを一定のレベル、実施形態においては「Ｌ」にプリチャージ（Precharge）させている。
Ｔ１区間は第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２双方が「Ｈ」となる区間であって、強誘電体キャパシタのデータがビットラインに伝達され、ビットラインのレベルが変化する。このとき、ロジック「Ｈ」が格納されていた強誘電体キャパシタの充電状態はビットラインとスプリットワードラインとに加えられる電圧の極性とは逆極性であるので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。逆に、ロジック「Ｌ」が格納されていた強誘電体キャパシタの場合はビットラインとスプリットワードラインの電圧と同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れ、ビットラインに低い電圧を誘起する。ビットラインにセルデータが十分に伝達されると、センシングアンプを活性化させるために、センシングアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００２６】
一方、破壊されたセルのロジック「Ｈ」データは元へ戻さなければならない。
第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２が共に「ハイ」の状態では戻せないので、次のＴ２，Ｔ３区間で図示のように電圧の極性を変える。
Ｔ２区間は、第１スプリットワードラインＳＷＬ１が「ロー」に遷移し、第２スプリットワードラインＳＷＬ２は「ハイ」の状態を維持し続ける。第２トランジスタＴ２はオンの状態のままである。このとき、ビットラインが「ハイ」状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極に伝達され、ロジック１状態が復される。Ｔ３区間は第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移し、第２スプリットワードラインＳＷＬ２は「ロー」に遷移する区間で、第１トランジスタＴ１がオンの状態となる。このとき、ビットラインが「ハイ」状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極に伝達され、ロジック１状態が復元される。
【００２７】
図９は本発明の不揮発性強誘電体メモリ・デバイスのレイアウト図であって、二つの単位セルを例として示すものである。
図９に示すように、細長い矩形の形状の第１アクティブ領域９１と第２アクティブ領域９１ａが一部ずらして平行に配置されている。そして、第１スプリットワードラインＳＷＬ１が第１アクティブ領域９１のほぼ中央を細長いアクティブ領域に直交する方向に配置されている。同様に第２スプリットワードラインＳＷＬ２が第２アクティブ領域９１ａのほぼ中央部分を横切るように第１スプリットワードラインＳＷＬ１と平行するように配置されている。ビットラインはワードラインに直交する方向に平行に配置され、それぞれアクティブ領域の間を通るように互いに平行に形成されている。すなわち、第１ワードラインＢ／Ｌ１が第１アクティブ領域９１と第２アクティブ領域９１ａとの間のフィールド領域上に形成され、前記第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を横切る方向に形成され、第２アクティブ領域９１ａの図面上右側のフィールド領域上に形成され、前記第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を横切る方向に形成されている。第１強誘電体キャパシタＦＣ１が、第１アクティブ領域９１の長手方向一端部に隣接して第２スプリットワードラインＳＷＬ２上に矩形状に形成され、第２強誘電体キャパシタＦＣ２が第２アクティブ領域９１の長手方向一端部に隣接して第１スプリットワードラインＳＷＬ１上に矩形状に形成されている。図示のように、強誘電体キャパシタは隣接するビットラインにまたがるように形成させる。
【００２８】
第１スプリットワードラインＳＷＬ１は第１トランジスタＴ１のゲート電極となり、第２スプリットワードラインＳＷＬ２は第２トランジスタＴ２のゲート電極となる。また、第１強誘電体キャパシタＦＣ１の下部電極は第１アクティブ領域９１と電気的に連結され、第２強誘電体キャパシタＦＣ２の下部電極は第２アクティブ領域９１ａと電気的に連結される。そして、第１強誘電体キャパシタＦＣ１の上部電極は第２スプリットワードラインＳＷＬ２と配線によって電気的に連結され、第２強誘電体キャパシタＦＣ２の上部電極は第１スプリットワードラインＳＷＬ１と配線によって電気的に連結される。
【００２９】
第１トランジスタＴ１のソースと第２トランジスタＴ２のソースは、第１プラグ層１０２，１０２ａを介してそれぞれ第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２との電気的に連結され、また、第１トランジスタＴ１のドレインと第２トランジスタＴ２のドレインは第１強誘電体キャパシタＦＣ１の下部電極と第２強誘電体キャパシタＦＣ２の下部電極とにそれぞれ電気的に連結される。
【００３０】
一方、図１０ａは本発明の不揮発性強誘電体メモリ・デバイスの構造断面図であって、図９のＩ-Ｉ’線上の断面図である。すなわち、第１トランジスタＴ１の部分の断面図である。
図１０ａに示すように、素子隔離層１２１によりアクティブ領域が区画された第１導電型の半導体基板１２０の表面に第１絶縁層１２２を介在して、互いに一定の間隔をもって第１スプリットワードラインＳＷＬ１  １０１と第２スプリットワードラインＳＷＬ２  １０１ａが平行に配置されている。図示の第１トランジスタの部分では第１スプリットワードランＳＷＬ１がアクティブ領域を通っている。これらのワードラインの両側には第１ソース／ドレイン不純物領域１２３，１２４が形成されている。図示は第１トランジスタのみである。第１，第２スプリットワードライン１０１，１０１ａを形成させた基板の全面に第２絶縁層１２５を所定の厚さに成膜する。第２絶縁層１２５には、トランジスタのソース領域１２４に達するコンタクトホールを形成させて、それをプラグ層１０２で埋め、さらに第２絶縁層１２５の表面で広がるように形成させてある。この第１プラグ層はソース領域をビットライン（図示せず）に接続するためのものである。第１プラグ層１０２を形成させた第２絶縁層１２５の表面に第３絶縁層１２６を所定の厚さに形成させ、その表面から第１ドレイン不純物領域１２４へ達するように双方の絶縁層を通すコンタクトホールを形成させて、そこに第３プラグ層１０４を埋め込む。そして、第３絶縁層１２６の表面に第３プラグ層１０４の先端部に接触させて第１パッド層１０５を形成させる。第１パッド層１０５を形成させた第３絶縁層１２６の表面に第４絶縁層１２７を所定の厚さに形成させ、強誘電体キャパシタを形成させる箇所にトレンチを形成させる。このトレンチは第１パッド層を露出させるように形成させる。図示のように、このトレンチの断面形状は底に比して開口部が広がって、側面を傾斜させた形状である。また、平面形状は矩形である。このトレンチの内面に沿って第１パッド層１０５と連結される第１バリヤメタル層１０６を薄く形成させる。この第１バリヤメタル層１０６の上に下部電極１０７と、第１強誘電体膜１０８と、上部電極１０９とを順次積層させて第１強誘電体キャパシタＦＣ１をトレンチ内に形成させる。最後に、第１強誘電体キャパシタＦＣ１を形成させた第４絶縁層１２７の上に第１強誘電体キャパシタＦＣ１をも覆うように第５絶縁層１２８を所定の厚さに形成させる。
【００３１】
第１強誘電体キャパシタの上部電極１０９は第２スプリットワードラインＳＷＬ２  １０１ａに電気的に連結しなければならないが、セル領域からはずれた周辺領域でメタルにより電気的に連結する。このような不揮発性強誘電体メモリ・デバイスによれば、第１強誘電体キャパシタＦＣ１は第２スプリットワードラインＳＷＬ２上で、第２スプリットワードラインＳＷＬ２の形成方向に沿って形成されることが分かる。
そして、第１強誘電体キャパシタＦＣ１の下部電極１０７が掘り下げられたトレンチに沿って形成されるので、キャパシタの容量を増加させることができる。
【００３２】
一方、図１０ｂは図９のII-II’線上の、すなわち第１スプリットワードラインの箇所で切断した断面図である。基板１２０の上に第１絶縁層１２２を介して第１スプリットワードライン１０１が横たわっており、それを覆うように第２絶縁層１２５が形成され、その表面に一定の間隔で第１と第２ビットラインＢ／Ｌ１  １０３、Ｂ／Ｌ２  １０３ａが配置されているのが見える。これらを覆って第３絶縁層１２６があり、その上に第４絶縁層１２７があり、そこに形成されたトレンチに第２誘電体キャパシタＦＣ２が形成されている。前述した第１誘電体キャパシタＦＣ１と同様に、第２誘電体キャパシタＦＣ２は第２パッド層１０５ａで第２トランジスタＴ２（図示せず）のドレイン領域と連結された第２バリヤ層１０６ａの上に下部電極１０７ａ、誘電体層１０８ａ、上部電極１０９ａを配置させることで形成させている。さらに、それらが形成された上に第５絶縁層１２８が成膜されている。
【００３３】
ここで、第１スプリットワードラインＳＷＬ１と第２強誘電体キャパシタＦＣ２の上部電極１０９ａはセル領域ではない周辺領域でメタルにより電気的に連結される。そして、図１０ｂによれば、第２強誘電体キャパシタは第１スプリットワードラインＳＷＬ１上で、第１スプリットワードラインの形成方向に沿って形成されることが分かる。
【００３４】
本実施形態の不揮発性強誘電体メモリ・デバイスの製造工程をより詳しく説明すると次の通りである。
まず、図１１ａ乃至１１ｇは本発明の不揮発性強誘電体メモリ・デバイスのレイアウト工程図であり、図１２ａ乃至１２ｇは図１１ａ乃至１１ｇのＩ-Ｉ’線上のそれぞれの製造段階の構造断面図である。まず、図１１ａに示すように、第１導電型の半導体基板に一定の間隔をおいて細長い矩形形状のアクティブ領域１００，１００ａをその中心位置を互いにずらすように決める。アクティブ領域１００，１００ａ以外の部分はフィールド領域（素子隔離層）であって、トレンチアイソレーション工程で形成される。
【００３５】
図１１ｂに示すように、各アクティブ領域１００，１００ａが二等分されるように、アクティブ領域を横切る方向に第１スプリットワードライン１０１を第１アクティブ領域１００のほぼ中心を通るように、かつ第２スプリットワードライン１０１ａを第２アクティブ領域１００ａのほぼ中央部を通るように互いに平行になるように形成する。
この第１スプリットワードラインＳＷＬ１は第１トランジスタＴ１のゲート電極となり、第２スプリットワードラインＳＷＬ２は第２トランジスタＴ２のゲート電極となる。その後、図面には図示しないが、第１スプリットワードライン１０１両側の基板に基板と反対導電型の不純物イオン注入を行い、第１ソース／ドレイン不純物領域を形成し、かつ第２スプリットワードライン１０１ａの両側の基板にも同一工程により第２ソース／ドレイン不純物領域を形成する。もちろんそれぞれのアクティブ領域にそれらの不純物領域を形成する。
【００３６】
次いで、第１ドレイン不純物領域と連結されるコンタクトホールの位置を決め、第１ビットラインが形成される部位まで拡張される第１プラグ層１０２を、図１１ｃに示すように形成し、同様に第２ドレイン不純物領域と連結され、第２ビットラインが形成される部位まで拡張される第２プラグ層１０２ａをそれぞれ形成する。即ち、ビットラインはアクティブ領域１００，１００ａの間の素子隔離層上に形成されるので、アクティブ領域上に形成される第１，第２プラグ層１０２，１０２ａは素子隔離層にまで拡張されるようにパターニングする。
【００３７】
次いで、図１１ｄに示すように、第１プラグ層１０２と電気的に連結されるように、第１アクティブ領域９１の一方の側に第１ビットラインＢ／Ｌ１  １０３を形成し、第２プラグ層１０２ａと電気的に連結されるように、第２アクティブ領域９１ａの一方の側に第２ビットラインＢ／Ｌ２  １０３ａを第１ビットラインと平行に形成する。
【００３８】
そして、図１１ｅに示すように、第１ソース不純物領域と電気的に連結される第３プラグ層１０４及び第２ソース不純物領域と連結される第４プラグ層１０４ａを形成する。
【００３９】
次いで、図１１ｆに示すように、第３プラグ層１０４と電気的に連結され、以後に形成される第１強誘電体キャパシタＦＣ１の下部電極と連結されるように、第１パッド層１０５を形成し、また第４プラグ層１０４ａと電気的に連結され、以後に形成される第２強誘電体キャパシタＦＣ２の下部電極と連結されるように、第２パッド層１０５ａを形成する。第１，第２パッド層１０５，１０５ａの物質はポリシリコン又はタングステンＷなどのようなメタルを使用する。
【００４０】
図１１ｇに示すように、第２バッド層１０５ａと電気的に連結されるように、第２スプリットワードライン１０１ａ上に第１バリヤメタル層１０６を形成し、かつ第１パッド層１０５と電気的に連結され、少なくとも第１ビットライン１０３及び第２ビットライン１０３ａ上にオーバーラップされるように、第１スプリットワードライン１０１上に第２バリヤメタル層１０６ａを形成する（第１，第２バリヤメタル層は図示しない）。その後、トレンチの下面及び両側面に沿って前記第１，第２バリヤメタル層とそれぞれ連結されるように、第１強誘電体キャパシタの下部電極１０７及び第２強誘電体キャパシタの下部電極１０７ａをそれぞれ形成する。
【００４１】
次いで、図１１ｈに示すように、第１，第２強誘電体キャパシタの下部電極１０７，１０７ａを含む全面に強誘電体膜を形成した後、第１，第２スプリットワードライン上にそれぞれ第１強誘電体膜１０８及び第２強誘電体膜１０８ａをパターニングする。そして、図１１ｉに示すように、第１強誘電体キャパシタの下部電極１０７に相応する第１強誘電体膜１０８上に第１強誘電体キャパシタの上部電極１０９を形成し、第２強誘電体キャパシタの下部電極１０７ａに相応する第２強誘電体膜１０８ａ上に第２強誘電体キャパシタの上部電極１０９ａをそれぞれ形成する。また、図面には図示しないが、第１強誘電体キャパシタの上部電極１０９と第２スプリットワードライン１０１ａ、第２強誘電体キャパシタの上部電極１０９ａと第１スプリットワードライン１０１とが電気的に連結されるようにメタル層を形成すると、本発明の不揮発性強誘電体メモリ・デバイスのレイアウトが完了する。
【００４２】
このようなレイアウト工程による本発明の製造方法を図１２ａ乃至１２ｊに基づき説明すると次の通りである。
図１２ａは図１１ａのＩ-Ｉ’線上の断面図であって、第１導電型の半導体基板１２０の所定領域にトレンチを形成し、トレンチ内に埋め込まれる素子隔離層１２１を形成する。
【００４３】
図１２ｂは図１１ｂのＩ-Ｉ’線上の断面図であって、アクティブ領域を定めた基板上に第１絶縁層１２２を形成し、第１絶縁層１２２上にポリシリコンを蒸着した後、パターニングして第１スプリットワードラインＳＷＬ１  １０１及び第２スプリットワードラインＳＷＬ２  １０１ａを形成する。そして、第１，第２スプリットワードライン１０１，１０１ａの両側の各アクティブ領域に基板と反対導電型の不純物をイオン注入して、第１ソース／ドレイン不純物領域１２３，１２４及び第２ソース／ドレイン不純物領域（図示せず）を形成する。
【００４４】
第１スプリットワードラインＳＷＬ１  １０１は第１トランジスタＴ１のゲート電極となり、第２スプリットワードラインＳＷＬ２  １０１ａは第２トランジスタＴ２のゲート電極となる。そして、ゲート電極に用いられる第１，第２スプリットワードライン１０１，１０１ａ上にタングステンＷのような低抵抗物質を蒸着してシート抵抗を減すような工程を適用することができる。
【００４５】
図１２ｃは図１１ｃのＩ-Ｉ’線上の断面図であって、第１，第２スプリットワードライン１０１，１０１ａを含む基板の全面に第２絶縁層１２５を成膜した後、ＣＭＰ（Chemical Mechanical Polishing)工程を用いて平坦化させる。
次いで、第１ドレイン不純物領域１２４が露出されるように、第２絶縁層１２５を選択的に除去してコンタクトホールを形成した後、コンタクトホール内に導電性物質、例えば、ポリシリコン又はタングステンのような金属を埋め込み、第１プラグ層１０２及び第２プラグ層（図示せず）を形成する。ここで、第１プラグ層１０２は以後に形成される第１ビットラインと第１ドレイン不純物領域１２４とを電気的に連結する役割を果たし、ビットラインと連結され得るように、ビットラインが形成される部位にまで延長されるように形成する。
【００４６】
図１２ｄは図１１ｄのＩ-Ｉ’線上の断面図であって、第１プラグ層１０２を含む全面にビットライン形成用メタルを堆積した後、パターニングして第１ビットライン１０３及び第２ビットライン１０３ａ（図示せず）を形成する。
図面には第１ビットライン１０３のみが図示されており、第１ビットライン１０３は第１プラグ層１０２を介して第１ドレイン不純物領域１２４と電気的に連結される。この際、第１，第２ビットライン１０３，１０３ａはアクティブ領域の間の素子隔離層１２１上にのみ形成されるようにパターニングする。
それから、第１ビットライン１０３を含む全面に第３絶縁層１２６を形成した後、ＣＭＰ工程により平坦化する。
【００４７】
図１２ｅは図１１ｅのＩ-Ｉ’線上の断面図であって、第１ソース不純物領域１２３が露出されるように、第３絶縁層１２６，第２絶縁層１２５を選択的に除去してコンタクトホールを形成する。そして、コンタクトホール内にタングステンのようなメタルを埋め込み、第３プラグ層１０４及び第４プラグ層１０４ａ（図示せず）を形成する。
【００４８】
図１２ｆは図１１ｆのＩ-Ｉ’線上の断面図であって、第３，第４プラグ層１０４，１０４ａを含む全面にタングステンのようなメタルを蒸着した後、第３プラグ層１０４と連結される第１パッド層１０５を形成し、第４プラグ層と連結される第２パッド層１０５ａ（図示せず）を形成する。ここで、第１，第２パッド層１０５，１０５ａは第１，第２ビットライン１０３，１０３ａの形成方向に所定の幅で形成する。その後、第１パッド層１０５を含む全面に第４絶縁層１２７を厚く堆積した後、ＣＭＰ工程により平坦化する。
【００４９】
図１２ｇは図１１ｇのＩ-Ｉ’線上の断面図であって、第１パッド層１０５がほぼ露出されるように、第４絶縁層１２７を選択的に除去して矩形状のトレンチを形成する。トレンチを含む全面に、第１パッド層１０５と電気的に連結され、以後に形成される第１誘電体キャパシタの下部電極との間に介在される第１バリヤメタル層１０６を形成し、第２パッド層１０５ａと電気的に連結され、以後に形成される第２強誘電体キャパシタの下部電極との間に介在される第２バリヤメタル層１０６ａを形成する。この際、第２バリヤメタル層１０６ａは少なくとも第１ビットライン１０３と第２ビットライン１０３ａとの間に両端部がそれらとオーバーラップされるように、バリヤメタル層１０６，１０６ａを形成する。
【００５０】
そして、バリヤメタル層１０６，１０６ａ上に強誘電体キャパシタの下部電極用物質を蒸着した後、パターニングして第１強誘電体キャパシタの下部電極１０７及び第２強誘電体キャパシタの下部電極１０７ａ（図示せず）を形成する。
ここで、第１，第２強誘電体キャパシタの下部電極１０７，１０７ａを形成するに当たって、第４絶縁層１２７にトレンチを形成し、トレンチの下面及び両側面に沿って強誘電体キャパシタの下部電極を形成するので、強誘電体キャパシタの下部電極物質をエッチングする従来の技術に比べて容易に形成することができる。
【００５１】
図１２ｈは図１１ｈのＩ−Ｉ’線上の断面図であって、強誘電体キャパシタの下部電極用物質層が形成された全面にフォトレジスト（図示せず）、或いはＳＯＧ（Silicate On Glass）などのシリコン系オキサイドを堆積する。その後、エッチングバック工程を行ってトレンチ内の下部電極用物質層の上にだけフォトレジスト又はＳＯＧなどのシリコン系オキサイドが残るようにする。次いで、残ったフォトレジスト又はＳＯＧを用いて下部電極用物質をパターニングして、第１、第２強誘電体キャパシタの下部電極１０７，１０７ａを形成する。さらに、図１２ｈは図１１ｈのＩ−Ｉ’線上の断面図であって、フォトレジスト又はＳＯＧを除去した後、全面に強誘電体層を堆積させた後、パターニングして第１スプリットワードライン１０３に対応する領域に第１強誘電体膜１０８を形成し、第２スプリットワードライン１０３ａに対応する領域に第２強誘電体膜１０８ａを形成する。
【００５２】
図１２ｉは図１１ｉのＩ-Ｉ’線上の断面図であって、第１，第２強誘電体膜１０８，１０８ａを含む全面に強誘電体キャパシタの上部電極物質を形成した後、パターニングして第１強誘電体キャパシタの下部電極１０７上部の第１強誘電体キャパシタ１０８上に第１強誘電体キャパシタの上部電極１０９を形成し、第２強誘電体キャパシタの下部電極１０７ａ上部の第２強誘電体膜１０８ａ上に第２強誘電体キャパシタの上部電極１０９ａを形成する。その後、図面には図示しないが、セル領域ではない周辺領域で第１強誘電体キャパシタの上部電極１０９と第２スプリットワードライン１０１ａとを連結し、第２強誘電体キャパシタの上部電極１０９ａと第１スプリットワードライン１０１とを電気的に連結するメタル層（図示せず）を形成すると、本発明の不揮発性強誘電体メモリ・デバイスの製造工程が完了する。
【００５３】
【発明の効果】
以上のような本発明の不揮発性強誘電体メモリ・デバイス及びその製造方法は次のような効果がある。
第一、強誘電体キャパシタの電極物質を直接エッチングせずに、絶縁層をエッチングしてトレンチを形成し、トラインチ内に強誘電体キャパシタを形成するので、キャパシタの表面積を広く取ることができ、キャパシタのキャパシタンスを増加させることができる。
第二、強誘電体キャパシタがスプリットワードライン上に形成されるので、レイアウトの設計が容易であり且つ効率的なレイアウト設計によるセルサイズを減少することができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術による不揮発性強誘電体メモリ・デバイスの回路的構成図。
【図３ａ】従来の不揮発性強誘電体メモリ・デバイスのライトモードの動作を示すタイミング図である。
【図３ｂ】リードモードの動作を示すタイミング図である。
【図４ａ】従来の不揮発性強誘電体メモリ・デバイスのレイアウト図。
【図４ｂ】図４ａのＩ-Ｉ’線上の構造断面図。
【図５ａ】〜【図５ｆ】従来の不揮発性強誘電体メモリ・デバイスの製造工程図。
【図６】本発明の不揮発性強誘電体メモリ・デバイスの回路的構成図。
【図７】本発明の不揮発性強誘電体メモリ装置の簡略化した構成図。
【図８】本発明の不揮発性強誘電体メモリ装置の動作タイミング図。
【図９】本発明の不揮発性強誘電体メモリ・デバイスのレイアウト図。
【図１０ａ】図９のＩ-Ｉ’線上の構造断面図。
【図１０ｂ】図９のII-II’線上の構造断面図。
【図１１ａ】〜【図１１ｉ】本発明の不揮発性強誘電体メモリ・デバイスのレイアウト工程図。
【図１２ａ】〜【図１２ｉ】図１１ａ乃至１１ｉの各Ｉ-Ｉ’線上の不揮発性強誘電体メモリ・デバイスの製造工程図。
【符号の説明】
１２０：半導体基板
１０１，１０１ａ：第１，第２スプリットワードライン
１０２，１０２ａ：第１，第２プラグ層
１０３，１０３ａ：第１，第２ビットライン
１０４，１０４ａ：第３，第４プラグ層
１０５，１０５ａ：第１，第２パッド層
１０６，１０６ａ：第１，第２バリヤメタル層
１０８，１０８ａ：第１，第２強誘電体膜
１０７，１０７ａ：第1, 第２強誘電体キャパシタの下部電極
１０９，１０９ａ：第１，第２強誘電体キャパシタの上部電極
【図１】
0004593733.tif 000002
【図２】
0004593733.tif 000003
【図３ａ】
0004593733.tif 000004
【図３ｂ】
0004593733.tif 000005
【図４ａ】
0004593733.tif 000006
【図４ｂ】
0004593733.tif 000007
【図５ａ】
0004593733.tif 000008
【図５ｂ】
0004593733.tif 000009
【図５ｃ】
0004593733.tif 000010
【図５ｄ】
0004593733.tif 000011
【図５ｅ】
0004593733.tif 000012
【図５ｆ】
0004593733.tif 000013
【図６】
0004593733.tif 000014
【図７】
0004593733.tif 000015
【図８】
0004593733.tif 000016
【図９】
0004593733.tif 000017
【図１０ａ】
0004593733.tif 000018
【図１０ｂ】
0004593733.tif 000019
【図１１ａ】
0004593733.tif 000020
【図１１ｂ】
0004593733.tif 000021
【図１１ｃ】
0004593733.tif 000022
【図１１ｄ】
0004593733.tif 000023
【図１１ｅ】
0004593733.tif 000024
【図１１ｆ】
0004593733.tif 000025
【図１１ｇ】
0004593733.tif 000026
【図１１ｈ】
0004593733.tif 000027
【図１１ｉ】
0004593733.tif 000028
【図１２ａ】
0004593733.tif 000029
【図１２ｂ】
0004593733.tif 000030
【図１２ｃ】
0004593733.tif 000031
【図１２ｄ】
0004593733.tif 000032
【図１２ｅ】
0004593733.tif 000033
【図１２ｆ】
0004593733.tif 000034
【図１２ｇ】
0004593733.tif 000035
【図１２ｈ】
0004593733.tif 000036
【図１２ｉ】
0004593733.tif 000037