(57)【特許請求の範囲】
【請求項１】
第１半導体層上に設けられ、前記第１半導体層よりも酸化速度の遅いｎ型の第２半導体層と、
前記第２半導体層内に互いに離隔して設けられ、前記第２半導体層表面から前記第１半導体層内部に達する深さを有するｐ型の第３半導体層と、
前記第３半導体層間の前記第２半導体層上にゲート絶縁膜を介在して設けられたゲート電極と
を具備し、前記第２半導体層の格子定数は前記第３半導体層の格子定数よりも小さく、
前記第３半導体層間の前記第２半導体層の幅は、前記第３半導体層間において前記第１半導体層が前記第２半導体層に接する幅よりも大きく、
前記第３半導体層の一部領域は、前記第２半導体層の底面に接するようにして、前記第２半導体層直下の領域内に位置し、
前記第３半導体層は、前記第１半導体層と別の工程で形成され、
前記第２半導体層に対して前記第３半導体層のみから応力が印加されている
ことを特徴とする半導体装置。
【請求項２】
第１半導体層上に設けられ、前記第１半導体層よりも酸化速度の遅いｐ型の第２半導体層と、
前記第２半導体層内に互いに離隔して設けられ、前記第２半導体層表面から前記第１半導体層内部に達する深さを有するｎ型の第３半導体層と、
前記第３半導体層間の前記第２半導体層上にゲート絶縁膜を介在して設けられたゲート電極と
を具備し、前記第２半導体層の格子定数は前記第３半導体層の格子定数よりも大きく、
前記第３半導体層間の前記第２半導体層の幅は、前記第３半導体層間において前記第１半導体層が前記第２半導体層に接する幅よりも大きく、
前記第３半導体層の一部領域は、前記第２半導体層の底面に接するようにして、前記第２半導体層直下の領域内に位置し、
前記第３半導体層は、前記第１半導体層と別の工程で形成され、
前記第２半導体層に対して前記第３半導体層のみから応力が印加されている
ことを特徴とする半導体装置。
【請求項３】
ｎ型領域とｐ型領域とを有する第１半導体層と、
前記第１半導体層の前記ｎ型領域上に設けられ、前記第１半導体層よりも酸化速度の遅いｎ型の第２半導体層と、
前記第２半導体層内に互いに離隔して設けられ、前記第２半導体層表面から前記第１半導体層内部に達する深さを有するｐ型の第３半導体層と、
隣接する前記第３半導体層間の前記第２半導体層上に第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、
前記第１半導体層の前記ｐ型領域上に設けられ、前記第１半導体層よりも酸化速度の遅いｐ型の第４半導体層と、
前記第４半導体層内に互いに離隔して設けられ、前記第４半導体層表面から前記第１半導体層内部に達する深さを有するｎ型の第５半導体層と、
隣接する前記第５半導体層間の前記第４半導体層上に第２ゲート絶縁膜を介在して設けられた第２ゲート電極と
を具備し、前記第１、第３、第５半導体層は、前記第２、第４半導体層と異なる同一の材料を用いて形成され、
前記第４半導体層の膜厚は、前記第１半導体層との格子整合によって生じる歪みが緩和しない臨界膜厚未満であり、
前記第２半導体層の格子定数は前記第３半導体層の格子定数よりも小さく、
前記第１半導体層の格子定数は前記第５半導体層の格子定数よりも大きく、
前記第３半導体層間の前記第２半導体層の幅は、前記第３半導体層間において前記第１半導体層が前記第２半導体層に接する幅よりも大きく、
前記第３半導体層の一部領域は、前記第２半導体層の底面に接するようにして、前記第２半導体層直下の領域内に位置し、
前記第５半導体層間の前記第４半導体層の幅は、前記第５半導体層間において前記第１半導体層が前記第４半導体層に接する幅よりも大きく、
前記第５半導体層の一部領域は、前記第４半導体層の底面に接するようにして、前記第４半導体層直下の領域内に位置し、
前記第３半導体層は、前記第１半導体層と別の工程で形成され、
前記第２半導体層に対して前記第３半導体層のみから応力が印加されている
ことを特徴とする半導体装置。
【請求項４】
第１半導体層上に設けられた第１導電型の第２半導体層上に、ゲート絶縁膜を介在してゲート電極を形成する工程と、
前記ゲート電極上にマスク材を形成する工程と、
前記マスク材をマスクに用いて前記第２半導体層をエッチングし、前記第１半導体層を露出させる工程と、
酸化速度が前記第２半導体層よりも速い条件下で酸化を行うことにより、前記第１、第２半導体層の表面、及び前記第２半導体層直下の領域の前記第１半導体層を酸化させる工程と、
ウェット処理により前記第１、第２半導体層表面、及び前記第２半導体層直下の領域の酸化膜を除去する工程と、
前記第１、第２半導体層表面に第３半導体層をエピタキシャル成長させる工程と
を具備し、前記第２半導体層に対しては前記第３半導体層のみから応力が印加されることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１導電型はｎ型であり、
前記第２半導体層は、前記第１半導体層との格子整合によって生じる歪みが緩和しない臨界膜厚未満であり、
前記第３半導体層の格子定数は、前記第１半導体の格子定数よりも大きい
ことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、例えばＳｉＧｅを基板に用いたＭＯＳトランジスタに関するものである。
【背景技術】
【０００２】
従来、ＳｉＧｅを用いてシリコン基板中にソース及びドレイン領域を形成したＭＯＳトランジスタが知られている（例えば特許文献１参照）。
【０００３】
このようなＭＯＳトランジスタは、ゲート電極上に形成されている絶縁膜、例えばＳｉＮ膜をハードマスクとしてソース及びドレイン形成予定領域をリセスし、リセスした領域にＳｉＧｅをエピタキシャル成長することで形成される。本構成であると、リセス領域を深くするほど、チャネル領域に高い圧縮応力が加わるため、ＭＯＳトランジスタの正孔移動度を向上出来る。
【０００４】
しかし、ソース及びドレインの形成予定領域のリセスの際に、ゲート電極上のハードマスクが消失する場合がある。すると、ゲート電極上にもＳｉＧｅが形成されてしまい、隣接するＭＯＳトランジスタのゲート同士が短絡する。そのためリセス領域、すなわち、エピタキシャル成長させるＳｉＧｅ層を基板深くまで形成し難く、ＭＯＳトランジスタのさらなる性能向上が困難であるという問題があった。
【特許文献１】特開２００５−１４２４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、性能を向上出来る半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体装置は、第１半導体層上に設けられ、前記第１半導体層よりも酸化速度の遅いｎ型の第２半導体層と、前記第２半導体層内に互いに離隔して設けられ、前記第２半導体層表面から前記第１半導体層内部に達する深さを有するｐ型の第３半導体層と、前記第３半導体層間の前記第２半導体層上にゲート絶縁膜を介在して設けられたゲート電極とを具備し、前記第２半導体層の格子定数は前記第３半導体層の格子定数よりも小さく、前記第３半導体層間の前記第２半導体層の幅は、前記第３半導体層間において前記第１半導体層が前記第２半導体層に接する幅よりも大きく、前記第３半導体層の一部領域は、前記第２半導体層の底面に接するようにして、前記第２半導体層直下の領域内に位置し、前記第３半導体層は、前記第１半導体層と別の工程で形成され、前記第２半導体層に対して前記第３半導体層のみから応力が印加されている。
【０００７】
更にこの発明の一態様に係る半導体装置の製造方法は、第１半導体層上に設けられた第１導電型の第２半導体層上に、ゲート絶縁膜を介在してゲート電極を形成する工程と、前記ゲート電極上にマスク材を形成する工程と、前記マスク材をマスクに用いて前記第２半導体層をエッチングし、前記第１半導体層を露出させる工程と、酸化速度が前記第２半導体層よりも速い条件下で酸化を行うことにより、前記第１、第２半導体層の表面、及び前記第２半導体層直下の領域の前記第１半導体層を酸化させる工程と、ウェット処理により前記第１、第２半導体層表面、及び前記第２半導体層直下の領域の酸化膜を除去する工程と、前記第１、第２半導体層表面に第３半導体層をエピタキシャル成長させる工程とを具備し、前記第２半導体層に対しては前記第３半導体層のみから応力が印加される。
【発明の効果】
【０００８】
この発明によれば、性能を向上出来る半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る半導体装置及びその製造方法について図１を用いて説明する。図１は、本実施形態に係るｐチャネルＭＯＳトランジスタの断面図である。
【００１１】
図示するように、ｎ型のＳｉ１−ｘＧｅｘ層１０上にｎ型のＳｉ層１１が形成されている。Ｓｉ層１１の膜厚ｔ１は、Ｓｉ１−ｘＧｅｘ層１０との格子整合によって生じる歪みが緩和しない臨界膜厚ｔc以上とされている。従って、Ｓｉ層１１中では歪みが緩和されており、Ｓｉ固有の格子定数を有している（このようなＳｉ層を以下では無歪みＳｉ層と呼ぶことがある）。またＳｉ１−ｘＧｅｘ層１０の表面内には、Ｓｉ層１１をはさんで対向するようにして、ｐ型のＳｉ１−ｙＧｅｙ層１２が互いに離隔して形成されている。Ｓｉ１−ｙＧｅｙ層１２の一部は、ＭＯＳトランジスタのそれぞれソース及びドレインとして機能する。なお以下では、Ｇｅの組成比を問題にしない場合、Ｓｉ１−ｘＧｅｘ及びＳｉ１−ｙＧｅｙを単にＳｉＧｅと呼ぶことがある。ＳｉＧｅ層１２は、その底部がＳｉ層１１よりも深くなるよう形成される。またＳｉＧｅ層１２の一部はＳｉ層１１直下の領域にも形成される。すなわち図１に示すように、Ｓｉ層１１の端部から長さｌ１だけ、ＳｉＧｅ層１２がＳｉ層１１直下の領域に食い込むような形状となっている。
【００１２】
Ｓｉ層１１上には、ゲート絶縁膜１３を介在してゲート電極１４及び絶縁膜１５が形成される。ゲート電極１４の側面には絶縁膜１６が形成され、更にサイドウォール絶縁膜１７が形成されている。なお絶縁膜１６、１７は同一材料で形成されても良く、絶縁膜１７のみ設けられていても良い。
【００１３】
次に、上記構成のＭＯＳトランジスタの製造方法について、図２乃至図８を用いて説明する。図２及び図５乃至図８は、本実施形態に係るＭＯＳトランジスタの製造工程を順次示す断面図である。また図３はＳｉとＳｉＧｅとの界面付近の模式図であり、図４はＳｉＧｅ上にＳｉをエピタキシャル成長させたときに、歪が緩和しないＳｉの臨界膜厚ｔｃとを示すグラフである。
【００１４】
まず図２に示すように、ｎ型ＳｉＧｅ層１０上にｎ型Ｓｉ層１１が例えばＣＶＤ法等によりエピタキシャル成長される。Ｓｉ層１１の膜厚ｔ１は臨界膜厚ｔｃ以上である。ここで臨界膜厚ｔｃについて図３及び図４を用いて説明する。図３において白抜きの○印がＳｉ原子を示し、斜線を付した○印がＧｅ原子を示している。図３に示すように、ＳｉＧｅ層上にＳｉ層をエピタキシャル成長させた場合、Ｓｉ層の膜厚が一定値未満であるとＳｉ層が完全にひずむ（歪みＳｉ層）。その結果、ＳｉＧｅ層上のＳｉ層には、界面方向に対して平行方向に引っ張り応力が発生する。またＳｉ層の格子定数はＳｉＧｅ層の格子定数ａ１と等しくなる。この一定値が臨界膜厚ｔｃである。
【００１５】
また図４のグラフに示すように、Ｓｉ層の臨界膜厚ｔｃは下地のＳｉＧｅ層におけるＧｅ濃度ｘによって変化する。Ｇｅ濃度ｘが高くなるにつれて臨界膜厚ｔｃは小さくなる。例えばｘ＝０．１５の場合のＳｉ層の臨界膜厚ｔｃは約２０ｎｍであり、ｘ＝０．２５の場合のＳｉ層の臨界膜厚ｔｃは約１０ｎｍである。また歪みＳｉ層の格子定数は、Ｇｅ濃度ｘが高くなるにつれてＳｉの格子定数（５．４３Å）からＧｅの格子定数（５．６５Å）に近づいていく。
【００１６】
本実施形態では、ＳｉＧｅ層１０のＧｅ濃度ｘを例えば０．２とし、Ｓｉ層１１の膜厚を臨界膜厚ｔｃよりも大きい、例えば３０〜５０ｎｍに形成する。その結果、Ｓｉ層１１は無歪みのＳｉ層となり、Ｓｉ層１１の格子定数ａ２はＳｉＧｅ層１０の格子定数ａ１より小さいＳｉ固有の値となる。従って、Ｓｉ層１１はＳｉＧｅ層１０との格子整合により生じる引っ張り応力は受けていない状態である。
【００１７】
次に図５に示すように、Ｓｉ層１１上にゲート電極を形成する。すなわち、まずＳｉ層１１の表面を酸化する等の方法によりゲート絶縁膜１３を形成する。引き続きゲート絶縁膜１３上に多結晶シリコン層や金属層等を形成し、更にシリコン窒化膜等の絶縁膜１５を形成する。そしてこれらをフォトリソグラフィ技術とＲＩＥ等の異方性のエッチングを用いてパターニングして、ゲート電極１４及びハードマスク１５を形成する。更に、ゲート電極１４及びハードマスク１５の側壁に絶縁膜１６、１７を形成し、フォトリソグラフィ技術とＲＩＥ及びＣＤＥ（Chemical Dry Etching）を用いて、図示するような側壁絶縁膜１６、１７を形成する。前述の通り、絶縁膜１７のみが設けられても良い。
【００１８】
次に図６に示すように、ハードマスク１５及び側壁絶縁膜１６、１７をマスクに用いたＲＩＥ法等により、ＭＯＳトランジスタのソース及びドレイン形成予定領域のＳｉ層１１をエッチングする。この際、ソース及びドレイン形成予定領域のＳｉ層１１が全て除去されてＳｉＧｅ層１０が露出し、且つハードマスク１５が消失しない程度にエッチングが行われる。
【００１９】
次に、図６におけるエッチングで露出されたＳｉ層１１及びＳｉＧｅ層１０表面の酸化を行う。酸化は、ＳｉＧｅ層１０の酸化速度がＳｉ層１１の酸化速度よりも速い条件下で行われる。その条件の一例は、例えば温度７５０℃において、水蒸気とそれに５％の塩酸を含む雰囲気である。この条件によれば、ＳｉＧｅ層１０はＳｉ層１１の数十倍の早さで酸化される。その結果、図７に示すようにＳｉ層１１の表面にはＳｉＯ２膜１８が形成され、ＳｉＧｅ層１０の表面にはＳｉＧｅ酸化膜１９が形成される。
【００２０】
次に、沸酸系の薬液を用いたウェット処理を行うことで、図７の工程で形成された酸化膜１８、１９を剥離する。この際のウェット処理は、ハードマスク１５が薬液によって消失されない条件で行われる。換言すれば、図５で説明した工程においてハードマスク１５は、酸化膜１８、１９を剥離するために本工程で用いられる薬液に耐性を有する材料を用いて形成される。以上の結果、図８に示すように酸化膜１８、１９が除去されて、Ｓｉ層１１及びＳｉＧｅ層１０の表面が露出される。
【００２１】
その後はＳｉ層１１よりも格子定数が大きいｐ型のＳｉＧｅ層１２をエピタキシャル成長し、図１に示すようにＭＯＳトランジスタのソース及びドレインを形成することでチャネル領域に圧縮応力を加えることができる。なおＳｉＧｅ層はＳｉ及びＳｉＧｅ上にのみ成長するため、ゲート電極１４上には形成されない。以上の結果、図１に示すＭＯＳトランジスタが完成する。
【００２２】
上記のように、この発明の第１の実施形態に係る半導体装置及びその製造方法であると、下記（１）、（２）の効果が得られる。  
（１）ｐチャネルＭＯＳトランジスタのチャネルに効果的に圧縮応力を印加し、ＭＯＳトランジスタの性能を向上出来る。  
本実施形態に係る構成及び方法であると、ソース及びドレイン形成予定領域を、酸化とウェット処理を用いてリセスしている。そのため、ハードマスク１５の消失を防止しつつソース及びドレインを深く形成出来、チャネルに効果的に圧縮応力を印加出来る。本効果について以下詳細に説明する。
【００２３】
図９は従来の方法によりソース及びドレイン形成予定領域をリセスする際の様子を示す断面図である。図示するように、従来構成は、本願の図７に示す構造において、ＳｉＧｅ層１０をＳｉ層１１に置き換えた構成を有する。そして、ソース及びドレイン形成予定領域のＳｉ層１１のリセスはＲＩＥ法およびＣＤＥ法を用いたエッチングにより行われるのが通常である。すると、ソース及びドレインを深く形成しようとすれば、ＲＩＥを長時間行わなければならない。しかしＲＩＥを長時間行うと、ハードマスク１５もエッチングされ、ゲート電極１４の表面が露出する場合がある。ゲート電極１４の表面が露出すると、その後のＳｉＧｅ層１２のエピタキシャル成長時に、ＳｉＧｅ層１２がゲート電極１４上にも形成され、隣接するＭＯＳトランジスタ間でゲート電極１４がショートするという問題があった。従って、過度にＲＩＥを行うことが出来ず、ソース及びドレインの深さｄ１を深くすることが困難であった。
【００２４】
しかし本実施形態に係る方法であると、図６及び図７を用いて説明したように、ソース及びドレイン形成予定領域のリセスは次のように行われる。まずハードマスク１５をマスクに用いたＲＩＥによりＳｉＧｅ層１０が露出するまでエッチングを行う。次に酸化によりＳｉＧｅ層１０の表面を酸化する。その後、酸化によって形成された酸化膜をウェット処理により剥離する。酸化までを行った時点における断面図を図１０に示す。
【００２５】
本方法によれば、ＲＩＥによるエッチングは、薄いＳｉ層１１を除去出来る程度であれば良く、その深さｄ２は、図９で説明した方法においてＲＩＥでエッチングされる深さｄ１よりも圧倒的に浅くて良い。そしてその後は酸化と剥離によってリセスが行われるが、この工程ではエッチング技術を使用しないため、ゲート電極１４上のハードマスク１５が除去されるおそれがない。従って、酸化によってＳｉＧｅ１０層に形成される酸化膜１９は、ＳｉＧｅ層１０表面から十分に深く（深さｄ３）形成出来る。従って、図１１に示すように、ソース及びドレインのＳｉ層１１表面からの深さｄ４（＝ｄ２＋ｄ３）は、従来よりも大きくすることが出来る。図１１は本実施形態に係るＭＯＳトランジスタの断面図である。図示するように、ソース及びドレインの深さｄ４が大きいため、ＭＯＳトランジスタのチャネルとなるＳｉ層１１に対して、電流が流れる方向に対して平行な方向に圧縮応力を効果的に印加出来る。その結果、正孔の移動度を向上でき、ＭＯＳトランジスタの性能を向上できる。
【００２６】
また、上記方法によりハードマスク１５が消失することを防止できるため、ＳｉＧｅ層１２のエピタキシャル成長時に、隣接するＭＯＳトランジスタ間でゲートがショートすることを防止出来る。
【００２７】
なお、ＳｉＧｅ層１０及びＳｉ層１１の酸化工程は、ＳｉＧｅ層１０の酸化速度がＳｉ層１１よりも速くなる条件下で行われる。換言すれば、この条件を満たすことの可能な材料を用いて半導体層１０、１１が形成される。これにより、酸化膜１９をＳｉＧｅ層１０深くまで形成しつつ、Ｓｉ層１１が全て酸化されることを防止出来る。
【００２８】
更に本実施形態に係る構成であると、図１１に示すように、Ｓｉ層１１直下の領域にもソース及びドレイン領域１２が存在する。これは、ＳｉＧｅ層１０を酸化させる際に、酸化が横方向（距離ｌ１）にも進むためである。本構成であると、Ｓｉ層１１はこの領域におけるＳｉＧｅ層１２によっても圧縮応力を受けることが出来る。
【００２９】
（２）接合リークを抑制し、ＭＯＳトランジスタの性能を向上出来る。  
ＭＯＳトランジスタにおいて、ソース及びドレインとウェル領域との間の接合に生じるリーク電流の原因の一つとして、両者の間の格子定数差に起因して発生するミスフィット転位がある。例えば図９に示す構成において、ソース及びドレインとなるＳｉＧｅ層のＧｅ濃度が２０％であるとすれば、格子のミスマッチは約０．８％である。従って、ミスフィット転位密度が高く、接合リークが大きな問題となる場合がある。
【００３０】
しかし本実施形態であると、ウェル領域（ＳｉＧｅ層１０）とソース及びドレイン領域（ＳｉＧｅ層１２）とは同一の材料で形成され、格子のミスマッチを小さくできる。従って、両者の界面における欠陥を低減出来、接合リークを低減出来る。
【００３１】
なお無歪みのＳｉ層１１の格子定数は、Ｇｅ濃度にかかわらずＳｉＧｅ層１２の格子定数よりも小さい。従って、ＳｉＧｅ層１２のＧｅ濃度ｙは特に限定されず、ＳｉＧｅ層１０の濃度ｘより高くても低くても良いし、等しくても良い。但し性能の観点からは、ｘ＜ｙとなることが、接合リークの観点からは、ミスマッチが最も小さくなるｘ＝ｙとすることが好ましい。
【００３２】
次にこの発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。本実施形態は、上記第１の実施形態において、Ｓｉ層１１を歪みシリコンで形成したものである。図１２は本実施形態に係るＭＯＳトランジスタの断面図である。
【００３３】
図示するように、本実施形態に係るｐチャネルＭＯＳトランジスタは、上記第１の実施形態で説明した図１に示す構成において、ｎ型Ｓｉ層１１を、膜厚ｔ１が臨界膜厚ｔｃ未満であるｎ型Ｓｉ層２０に置き換えたものである（このようなＳｉ層を以下では歪みＳｉ層と呼ぶことがある）。またソース及びドレインとなるＳｉＧｅ層１２のＧｅ濃度ｙは、ＳｉＧｅ層１０のＧｅ濃度ｘよりも高くされている（ｘ＜ｙ）。本実施形態に係るＭＯＳトランジスタの製造方法は、第１の実施形態においてＳｉ層２０を臨界膜厚以下で形成する以外は全て同じであるので説明は省略する。
【００３４】
本実施形態に係る構成によっても、上記第１の実施形態と同様の効果（１）、（２）を得ることが出来る。なお本実施形態であると、Ｓｉ層２０は臨界膜厚未満であるので、ＳｉＧｅ層１０との接合により歪みを有しており、引っ張り応力を受ける。換言すれば、Ｓｉ層２０はＳｉＧｅ層１０とほぼ同じ格子定数を有している。ｐチャネルＭＯＳトランジスタの場合、正孔移動度をより向上させるためにチャネルに平行な一軸方向に圧縮応力を加える必要がある。そこで本実施形態では、ＳｉＧｅ層１２の格子定数をＳｉ層２０よりも大きくするために、ＳｉＧｅ層１２のＧｅ濃度ｙをＳｉＧｅ層１０のＧｅ濃度ｘよりも高くしている。これによりＳｉＧｅ層１２は、ＳｉＧｅ層１０から受ける引っ張り応力を超える大きさの圧縮応力をＳｉ層２０に対して印加することが出来る。
【００３５】
なお本実施形態に係る構成であると、ＳｉＧｅ層１０、１２は異なる格子定数となるので、第１の実施形態に比べてソース及びドレインの接合部における欠陥密度は上がる。しかし、組成が異なるだけで両者は同一材料で形成され、格子が不整合となる割合が減るので、従来に比較すると圧倒的に欠陥密度は低減される。
【００３６】
次にこの発明の第３の実施形態に係る半導体装置及びその製造方法について説明する。本実施形態は、上記第１、第２の実施形態をｎチャネルＭＯＳトランジスタに適用したものである。図１３は本実施形態に係るｎチャネルＭＯＳトランジスタの断面図である。
【００３７】
図示するように、ｐ型のＳｉ１−ｘＧｅｘ基板３０上にｐ型のＳｉ層３１が形成されている。Ｓｉ層３１の膜厚ｔ２は、Ｓｉ１−ｘＧｅｘ基板３０との格子整合によって生じる歪みが緩和しない臨界膜厚ｔｃ未満とされている。従って、Ｓｉ層３１は歪みシリコン層であり、ＳｉＧｅ層３０と等しい格子定数を有している。またＳｉ１−ｘＧｅｘ基板３０の表面内には、Ｓｉ層３１をはさんで対向するようにして、ｎ型のＳｉ１−ｚＧｅｚ（但しｘ＞ｚ）層３２が形成されている。Ｓｉ１−ｚＧｅｚ層３２の一部は、ＭＯＳトランジスタのそれぞれソース及びドレインとして機能する。なお以下では、Ｇｅの組成比を問題にしない場合、Ｓｉ１−ｘＧｅｘ及びＳｉ１−ｚＧｅｚを単にＳｉＧｅと呼ぶことがある。ＳｉＧｅ層３２は、その底部がＳｉ層３１よりも深くなるよう形成される。またＳｉＧｅ層３２の一部はＳｉ層３１直下の領域にも形成される。すなわち図１３に示すように、Ｓｉ層３１の端部から長さｌ２だけ、ＳｉＧｅ層３２が食い込むような形状となっている。Ｓｉ層３１上には、ゲート絶縁膜１３を介在してゲート電極１４及び絶縁膜１５が形成される。ゲート電極１４の側面には、絶縁膜１６が形成され更にサイドウォール絶縁膜１７が形成されている。勿論、絶縁膜１７のみが設けられても良い。
【００３８】
すなわち、本実施形態に係る構成は、上記第２の実施形態において、ＳｉＧｅ層１０及びＳｉ層１１をｎ型からｐ型に変更し、ＳｉＧｅ層１２をｐ型からｎ型に変更し且つＧｅ濃度を変更したものである。従って、本実施形態に係る製造方法も上記第１、第２の実施形態で説明した通りであるので、その説明は省略する。
【００３９】
本実施形態に係る構成であると、上記第１の実施形態で説明した効果（２）に加えて下記（３）の効果が得られる。  
（３）ｎチャネルＭＯＳトランジスタのチャネルに効果的に引っ張り応力を印加し、ＭＯＳトランジスタの性能を向上出来る。
【００４０】
本効果は、上記第１の実施形態で説明した（１）とほぼ同様の効果である。すなわち、ＲＩＥだけでなく酸化と剥離によってソース及びドレイン形成予定領域のリセスを行っている。従って、図１４の断面図に示すようにソース及びドレインの深さｄ５を大きく出来、チャネルが形成されるＳｉ層３１に対して効果的に応力を印加出来る。
【００４１】
なお、ｐチャネルＭＯＳトランジスタと異なり、ｎチャネルＭＯＳトランジスタの場合にはチャネルに平行な方向に引っ張り応力を印加することでＭＯＳトランジスタの特性を向上出来る。従って、ＳｉＧｅ層３２の格子定数は、Ｓｉ層３１の格子定数よりも小さくされる必要がある。しかし、シリコンの格子定数はゲルマニウムの格子定数よりも小さい。従って無歪みのＳｉ層とＳｉＧｅ層とを接触させると、Ｓｉ層には圧縮応力が印加される。そこで本実施形態では、Ｓｉ層３１の膜厚を臨界膜厚ｔｃ未満とすることで歪みを与え、Ｓｉ層３１の格子定数をＳｉＧｅ層３０と同じとしている。その上で、ＳｉＧｅ層３２のＧｅ濃度ｚをＳｉＧｅ層３０のＧｅ濃度ｘよりも低くしている（ｘ＞ｚ）。その結果、ＳｉＧｅ層３２の格子定数はＳｉ層３１の格子定数よりも小さくなり、Ｓｉ層３１に対して引っ張り応力を印加出来る。  
更に第１の実施形態と同様に、図１４に示すようにＳｉ層３１直下におけるソース及びドレイン３２からもＳｉ層３１に対して引っ張り応力を印加出来る。
【００４２】
なお、Ｓｉ層３１はＳｉＧｅ層３０からも引っ張り応力を印加されている。従って、ＳｉＧｅ層３０から受ける引っ張り応力を打ち消す大きさの圧縮応力を与えない範囲において、Ｇｅの組成比はｘ＜ｚとすることもあり得る。
【００４３】
次にこの発明の第４の実施形態に係る半導体装置及びその製造方法について説明する。本実施形態は、上記第１の実施形態で説明したｐチャネルＭＯＳトランジスタ及び第３の実施形態で説明したｎチャネルＭＯＳトランジスタを同一基板上に形成したものである。図１５は本実施形態に係る半導体装置の断面図である。
【００４４】
図示するように、Ｓｉ１−ｘＧｅｘ基板４０の表面領域内にはｎ型ウェル領域１０及びｐ型ウェル領域３０が形成されている。ＳｉＧｅ基板４０はｎ型とｐ型のいずれでも良い。ｎ型ウェル領域１０及びｐ型ウェル領域３０は、ＳｉＧｅ基板４０の表面領域内に形成された素子分離領域４１によって電気的に分離されている。そして、ｎ型ウェル領域１０及びｐ型ウェル領域３０上に、ｐチャネルＭＯＳトランジスタ４２及びｎチャネルＭＯＳトランジスタ４３がそれぞれ設けられている。ｐチャネルＭＯＳトランジスタ４２及びｎチャネルＭＯＳトランジスタ４３の構成は、それぞれ上記第１、第３の実施形態で説明したとおりである。すなわち、ｐチャネルＭＯＳトランジスタ４２においてチャネルが形成されるｎ型Ｓｉ層１１の膜厚ｔ１は臨界膜厚ｔｃ以上である。従って、Ｓｉ層１１は無歪みのシリコン層である。他方、ｎチャネルＭＯＳトランジスタ４３においてチャネルが形成されるｐ型Ｓｉ層３１の膜厚ｔ２は臨界膜厚ｔｃ未満である。従ってＳｉ層３１は歪みシリコン層であり、その格子定数はＳｉＧｅ基板４０と等しい。すなわち、ｔ１＞ｔ２である。また、ｐ型ＳｉＧｅ層１２におけるＧｅ濃度ｙは、ＳｉＧｅ基板４０のＧｅ濃度ｘより高くても低くても良いし、同一であっても良い。他方、ｎ型ＳｉＧｅ層３２におけるＧｅ濃度ｚは、ＳｉＧｅ基板４０のＧｅ濃度ｘよりも低い。
【００４５】
次に、上記構成の半導体装置の製造方法について図１６乃至図１９を用いて説明する。図１６乃至図１９は、本実施形態に係る半導体装置の製造工程を順次示す断面図である。まず図１６に示すように、ＳｉＧｅ基板４０の表面領域内にイオン注入等によりｎ型不純物及びｐ型不純物を導入して、ｎ型ウェル領域１０及びｐ型ウェル領域３０を形成する。そしてｎ型ウェル領域１０とｐ型ウェル領域３０とを電気的に分離するように、素子分離領域４１をＳＴＩ（Shallow Trench Isolation）技術等を用いて形成する。そして、ウェル領域１０、３０上にそれぞれ、膜厚ｔ１（≧ｔｃ）のｎ型Ｓｉ層１１及び膜厚ｔ２（＜ｔｃ）のｐ型Ｓｉ層３１をＣＶＤ法等によりエピタキシャル成長する。引き続き第１の実施形態で説明した方法により、Ｓｉ層１１、３１上に、ゲート絶縁膜１３を介在してゲート電極１４及びハードマスク１５を形成し、更にゲート電極１４側壁に絶縁膜１６、１７を形成する。絶縁膜１６が設けられない場合であっても良い。
【００４６】
次に図１７に示すように、ハードマスク１５及び側壁絶縁膜１６、１７をマスクに用いたＲＩＥ法等により、ＭＯＳトランジスタ４２、４３のソース及びドレイン形成予定領域のＳｉ層１１、３１をエッチングする。この際、ソース及びドレイン形成予定領域のＳｉ層１１、３１が全て除去されてＳｉＧｅ層１０、３０が露出し、且つハードマスク１５が消失しない程度にエッチングが行われる。なおＳｉ層１１、３１のエッチングは同時に行っても良いし、別々の工程によって行っても良い。
【００４７】
次に第１の実施形態で説明した方法により、図１７におけるエッチングで露出されたＳｉ層１１、３１及びＳｉＧｅ層１０、３０表面の酸化を行う。その結果図１８に示すように、Ｓｉ層１１、３１の表面にはＳｉＯ２膜１８、３８が形成され、ＳｉＧｅ層１０、３０の表面にはＳｉＧｅ酸化膜１９、３９が形成される。
【００４８】
次に第１の実施形態で説明した方法により、沸酸系の薬液を用いたウェット処理を行うことで、図１８の工程で形成された酸化膜１８、１９、３８、３９を剥離する。酸化膜１８、１９の酸化及び剥離工程と酸化膜３８、３９の酸化及び剥離工程は同時に行っても良いし、別々の工程で行っても良い。その結果、Ｓｉ層１１、３１及びＳｉＧｅ層１０、３０の表面が露出される。
【００４９】
その後は、ｐチャネルＭＯＳトランジスタ４２形成予定領域にｐ型のＳｉＧｅ層１２をエピタキシャル成長し、ｎチャネルＭＯＳトランジスタ４３形成予定領域にｎ型のＳｉＧｅ層３２をエピタキシャル成長させる。以上の結果、図１５に示すｐチャネルＭＯＳトランジスタ４２及びｎチャネルＭＯＳトランジスタ４３が完成する。
【００５０】
上記のように、本実施形態に係る構成及び製造方法であると、同一半導体基板上に形成したｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタにおいて、上記第１、第３の実施形態で説明した効果（１）乃至（３）が得られる。なお本実施形態ではｐチャネルＭＯＳトランジスタ４２においてチャネルが形成されるＳｉ層１１が無歪みのシリコン層である場合について説明したが、図２０に示すように歪みシリコンで形成しても良い。図２０はｐチャネルＭＯＳトランジスタ４２及びｎチャネルＭＯＳトランジスタ４３の断面図である。図示するように、図１５で説明した構成においてＳｉ層１１は、臨界膜厚ｔｃ未満である歪みＳｉ層２０に置き換えられている。この場合には、ｔ１＝ｔ２とすることが可能であり、Ｓｉ層２０をＳｉ層３１と同一工程により形成することが出来る。
【００５１】
次にこの発明の第５の実施形態に係る半導体装置及びその製造方法について説明する。本実施形態は、上記第１乃至第４の実施形態において、半導体基板上に複数のＭＯＳトランジスタをその配置密度が異なるように形成した構成に関するものである。図２１は本実施形態に係る半導体装置の断面図である。
【００５２】
図示するように、ｎ型ＳｉＧｅ層１０上に、第１または第２の実施形態で説明した構成を有する複数のｐチャネルＭＯＳトランジスタ４２が形成されている。複数のＭＯＳトランジスタ４２は、図２１の紙面において左側ほど密に配置され、右側ほど疎に配置されている。勿論、ｐチャネルＭＯＳトランジスタ４２の代わりに、第３の実施形態で説明したｎチャネルＭＯＳトランジスタ４３を形成しても良い。本構成の製造方法は、上記第１の実施形態で説明した通りであるが、Ｓｉ層１１やゲート電極１４の形成工程、ＳｉＧｅ層１２のエピタキシャル成長工程、酸化膜の剥離工程、並びにＳｉ層１１及びＳｉＧｅ層１０のＲＩＥ工程は、複数のＭＯＳトランジスタについて同時に行うことが出来る。
【００５３】
本実施形態に係る半導体装置であると、上記第１乃至第３の実施形態で説明した効果（１）乃至（３）に加えて、下記（４）の効果が得られる。
（４）ＭＯＳトランジスタの特性バラツキを抑制し、半導体装置の性能を向上出来る。
一般的に、半導体等をエッチングする際、エッチングの結果得られる形状はエッチングすべきパターン形状に依存する。例えばエッチングパターンに疎密がある場合、密な領域ではエッチング深さが浅く、疎な領域では深くなる。従って、図２１に示す構成を有する半導体装置において、ソース及びドレイン形成予定領域のリセスをＲＩＥで行うと、密な領域ほどソース及びドレインが浅く、疎な領域ほど深くなり、ＭＯＳトランジスタ間で特性がばらつく。
【００５４】
しかし本実施形態であると、上記第１の実施形態で説明したように、Ｓｉ層１１が除去される程度のＲＩＥと酸化及び剥離とによって、ソース及びドレイン形成予定領域をリセスしている。従って図２２のＲＩＥ時の断面図に示すように、ＲＩＥ工程におけるエッチング深さは従来に比べて浅くて良い。なぜなら、少なくともＳｉ層１１さえ除去されれば良いからである。エッチング深さが浅い場合には、疎密によるエッチング深さのバラツキは小さく済む。またその後の酸化工程における酸化の進行速度は疎密に殆ど影響を受けない。従って、ＭＯＳトランジスタが疎密に配置されている場合であっても、ソース及びドレイン１２の深さをほぼ等しくすることが出来、ＭＯＳトランジスタの性能バラツキの発生を抑制出来る。
【００５５】
上記のように、この発明の第１乃至第５の実施形態に係る半導体装置及びその製造方法によれば、ソース及びドレインをＳｉＧｅのエピタキシャル成長により形成するＭＯＳトランジスタにおいて、基板（またはウェル）と、チャネルが形成される領域を含む表面領域とを、互いに酸化速度の異なる材料を用いて形成している。そして、ソース及びドレイン形成予定領域のリセス工程を、まず表面領域を異方性のエッチングにより除去して基板を露出させ、その基板を酸化させた後、この酸化によって形成された酸化膜をウェット処理で剥離することによって行っている。従って、ソース及びドレインの深さを大きくすることが出来、ＭＯＳトランジスタの性能を向上出来る。また、ゲート電極上のマスク材が過度のエッチングに晒されることを抑制出来るので、隣接するＭＯＳトランジスタ間でゲートがショートすることを防止出来る。
【００５６】
なお、上記第１乃至第５の実施形態では、基板並びにソース及びドレインの材料としてＳｉＧｅを用い、チャネルを含む表面領域の材料としてＳｉを用いる場合を例に説明した。しかし、基板と表面領域との酸化速度、並びに表面領域に印加する応力の種類の条件さえ満たされれば、上記材料に限定されるものではない。例えば図２３乃至図２５に示す材料を使用出来る。
【００５７】
図２３はｐチャネルＭＯＳトランジスタの断面図である。図示するように、第２の実施形態で説明した図１２に示す構成において、ＳｉＧｅ層１０の代わりにＳｉＣ層５０を用いている。この場合、ＳｉＧｅ層１２の代わりにＳｉ層５２を使用することも出来る。本構成であると、基板５０にＳｉよりも格子定数の小さいＳｉＣを用いている。従って、歪みシリコンを用いたＳｉ層２０の格子定数はＳｉよりも小さい。そのため、ソース及びドレインにＳｉＧｅ及びＳｉを用いることでＳｉ層２０に圧縮応力を印加出来る。
【００５８】
図２４もｐチャネルＭＯＳトランジスタの断面図である。図示するように、第１の実施形態で説明した図１に示す構成において、ＳｉＧｅ層１０の代わりにＳｉＣ層５０を用いても良い。
【００５９】
図２５はｎチャネルＭＯＳトランジスタの断面図である。図示するように、第３の実施形態で説明した図１３に示す構成において、ＳｉＧｅ層３０の代わりにＳｉＣ層６０を用い、Ｓｉ層３１の代わりに歪みの無い（ＳｉＣとの格子整合により生じる応力が緩和しない膜厚値、すなわち臨界膜厚以上の）Ｓｉ層６１を用い、ＳｉＧｅ層３２の代わりにＳｉＣ層６２を用いている。本構成であると、Ｓｉよりも格子定数の小さいＳｉＣ層６２により、Ｓｉ層６１に引っ張り応力を印加出来る。  
また上記ＳｉＣだけでなく、ＧａＡｓを材料に用いることも可能であるし、ＧａＡｓにＩｎやＡｌ等が含まれる三元、四元化合物半導体を用いても良い。また、基板となるＳｉＧｅ層１０、３０は、例えばシリコン基板上に形成された絶縁膜上に形成されても良い（ＳＧＯＩ構造）でも良いし、バルクＳｉＧｅ基板であっても良い。
【００６０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００６１】
【図１】この発明の第１の実施形態に係るＭＯＳトランジスタの断面図。
【図２】この発明の第１の実施形態に係るＭＯＳトランジスタの第１の製造工程の断面図。
【図３】ＳｉＧｅ層と歪みＳｉ層との接合部の原子配列を示す模式図。
【図４】Ｇｅ濃度及びＳｉＧｅの格子定数と、ＳｉＧｅ上のＳｉの臨界膜厚との関係を示すグラフ。
【図５】この発明の第１の実施形態に係るＭＯＳトランジスタの第２の製造工程の断面図。
【図６】この発明の第１の実施形態に係るＭＯＳトランジスタの第３の製造工程の断面図。
【図７】この発明の第１の実施形態に係るＭＯＳトランジスタの第４の製造工程の断面図。
【図８】この発明の第１の実施形態に係るＭＯＳトランジスタの第５の製造工程の断面図。
【図９】従来のＭＯＳトランジスタの製造工程の一部を示す断面図。
【図１０】本実施形態の第１の実施形態に係るＭＯＳトランジスタの製造工程の一部を示す断面図。
【図１１】この発明の第１の実施形態に係るＭＯＳトランジスタの断面図。
【図１２】この発明の第２の実施形態に係るＭＯＳトランジスタの断面図。
【図１３】この発明の第３の実施形態に係るＭＯＳトランジスタの断面図。
【図１４】この発明の第３の実施形態に係るＭＯＳトランジスタの断面図。
【図１５】この発明の第４の実施形態に係る半導体装置の断面図。
【図１６】この発明の第４の実施形態に係る半導体装置の第１の製造工程の断面図。
【図１７】この発明の第４の実施形態に係る半導体装置の第２の製造工程の断面図。
【図１８】この発明の第４の実施形態に係る半導体装置の第３の製造工程の断面図。
【図１９】この発明の第４の実施形態に係る半導体装置の第４の製造工程の断面図。
【図２０】この発明の第４の実施形態の変形例に係る半導体装置の断面図。
【図２１】この発明の第５の実施形態に係る半導体装置の断面図。
【図２２】この発明の第５の実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図２３】この発明の第１乃至第５の実施形態の第１変形例を示す断面図。
【図２４】この発明の第１乃至第５の実施形態の第２変形例を示す断面図。
【図２５】この発明の第１乃至第５の実施形態の第３変形例を示す断面図。
【符号の説明】
【００６２】
１０、１２、３０、３２、４０…ＳｉＧｅ層、１１、６１…無歪みＳｉ層、１３…ゲート絶縁膜、１４…ゲート電極、１５…ハードマスク、１６、１７…絶縁膜、１８…シリコン酸化膜、１９…ＳｉＧｅ酸化膜、２０、３１…歪みＳｉ層、４１、４２…ＭＯＳトランジスタ、４１…素子分離領域、５０、６０、６２…ＳｉＣ層
【図１】
0004410195.tif 000002
【図２】
0004410195.tif 000003
【図３】
0004410195.tif 000004
【図４】
0004410195.tif 000005
【図５】
0004410195.tif 000006
【図６】
0004410195.tif 000007
【図７】
0004410195.tif 000008
【図８】
0004410195.tif 000009
【図９】
0004410195.tif 000010
【図１０】
0004410195.tif 000011
【図１１】
0004410195.tif 000012
【図１２】
0004410195.tif 000013
【図１３】
0004410195.tif 000014
【図１４】
0004410195.tif 000015
【図１５】
0004410195.tif 000016
【図１６】
0004410195.tif 000017
【図１７】
0004410195.tif 000018
【図１８】
0004410195.tif 000019
【図１９】
0004410195.tif 000020
【図２０】
0004410195.tif 000021
【図２１】
0004410195.tif 000022
【図２２】
0004410195.tif 000023
【図２３】
0004410195.tif 000024
【図２４】
0004410195.tif 000025
【図２５】
0004410195.tif 000026