(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板上に形成したドレイン領域となる逆導電型のエピタキシャル層と、
前記エピタキシャル層表面から前記半導体基板まで到達する一導電型の分離領域と、
前記分離領域で囲まれた島領域内のセル領域を囲むように形成されたリング状の第１のＬＯＣＯＳ膜と、
前記島領域に位置する前記半導体基板と前記エピタキシャル層との間に形成された逆導電型の埋め込み層と、
前記セル領域内に形成され、マトリックス状に形成された一導電型の複数の第１の拡散領域と、
前記第１の拡散領域の中央が露出するように形成され、リング状の逆導電型のソース領域と、
前記セル領域に位置する前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ソース領域を囲み、前記第１のＬＯＣＯＳ酸化膜上まで延在された格子状のゲート電極と、
前記第１のＬＯＣＯＳ酸化膜の下層から前記第１のＬＯＣＯＳ酸化膜と隣接する前記エピタキシャル層に渡りリング状に設けられ、かつ前記マトリックス状に形成された複数の第１の拡散領域の内、最外周に形成された一部の領域にまで延在された第２の拡散領域と、
前記ソース領域を露出する第１のコンタクト孔と、
前記第２の拡散領域が露出する第２のコンタクト孔と、
前記第１のコンタクト孔および前記第２のコンタクト孔を介して設けられたソース電極と、
前記エピタキシャル層に流れる電流を取り出すドレイン電極とを有する事を特徴とした半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型のＤＳＡ（Double  diffused  Self  Alignment）型のパワーＭＯＳ素子（以下、ＤＭＯＳ素子と称する）を内蔵した半導体集積回路装置であり、特に高耐圧化に関する。
【０００２】
【従来の技術】
ＤＭＯＳ素子は、パワー素子として、ＴＴＬやＣＭＯＳなどのロジック系から直接駆動できる、少ない消費電力で大電流を駆動できる、等の利点を有しており、この特長を生かして、近年はアナログ・デジタル混在型のＢｉＣＭＯＳ集積回路に一体化しようとする動きがある。
【０００３】
ＤＭＯＳ素子をＩＣ化する場合、ディスクリート型とは異なり、ＭＯＳＦＥＴ素子のセルを電気的に分離された一つの島領域内に収納し、ドレインを基板の表面側から取り出すことになる。
【０００４】
図１７に、一例としてＮＰＮトランジスタとＤＭＯＳ素子とを図示した。
【０００５】
２１はＰ型の単結晶シリコン半導体基板、２２はＮ‐型のエピタキシャル層、２３はＮ＋型の埋め込み層、２４は複数の島領域を形成するＰ＋型の分離領域、２５はＬＯＣＯＳ酸化膜、２６はＮＰＮトランジスタ、２７はＤＭＯＳ素子である。
【０００６】
ＮＰＮトランジスタ２６は、島領域表面に形成したＰ型のベース領域２８、Ｎ＋型のエミッタ領域２９、コレクタ導出領域２９からなる。
【０００７】
ＤＭＯＳ素子部２７は、Ｐ型拡散領域３０、Ｎ＋型のソース領域３１、およびゲート酸化膜を介して形成したポリシリコンゲート電極３２とを有し、更にＰ型拡散領域３０は、高濃度で拡散深さが深いボディ部３０ａと、低濃度で拡散深さが浅いチャンネル部３０ｂを有する。この素子は、ゲート電極３２に印可した電圧によりソース領域３１とエピタキシャル２２層の間のチャンネル部３０ｂ表面にチャンネルを形成し、ソース・ドレイン間電流を制御するようになっている。３３はドレイン導出領域であり、エピタキシャル層２２表面からＮ＋埋め込み層２３にまで達している。ＤＭＯＳ素子は島領域を共通ドレインとして構成され、Ｎ＋埋め込み層２３とコレクタ導出領域３３とがドレイン直列抵抗を減じてＭＯＳＦＥＴのオン抵抗ＲDS（on)を減じる。そして１組のＰ型拡散領域３０とゲート電極３２とをＭＯＳセルとして構成し、複数のＭＯＳセルのゲート、ソース、ドレインを各々共通接続して大電流型とするものである。
【０００８】
各拡散領域の上には酸化膜３４を開口したコンタクトホールを介してアルミ電極が配設３５され、ソース電極３５ａはＰ型拡散領域３０とソース領域３１の両方にオーミックコンタクトしている。
【０００９】
続いて半導体集積回路装置の製造方法を説明する。
【００１０】
まず図１２の如く、Ｐ型の半導体基板２１を準備する。基板２１の表面に、Ｐ＋分離領域２４を形成するボロンをイオン注入し、更にＮ＋埋め込み層２３を形成するアンチモンをイオン注入する。
【００１１】
図１３の如く、基板２１の上にＮ‐型のエピタキシヤル層２２を気相成長法により形成する。そしてエピタキシャル層２２の表面からリンを選択拡散してＮ＋コレクタ導出領域２９とドレイン導出領域３３を形成し、続いてボロンを選択拡散することによりＰ＋分離領域２４を形成し、エピタキシャル層をＰＮ接合分離して島領域を形成する。
【００１２】
図１４の如く、エピタキシャル層２２表面にシリコン窒化膜を堆積、パターニングし、これを耐酸化膜としてエピタキシャル層２２表面を選択酸化することによりＬＯＣＯＳ酸化膜２５を形成する。そして更に、エピタキシャル層２２表面にポリシリコン層をＣＶＤ法により堆積し、これをパターニングすることでＤＭＯＳ素子部２７のゲート電極３２を形成する。続いてレジストマスクによりボロンをイオン注入、拡散してＤＭＯＳ素子部２７のＰ型拡散領域３０のボディ部分３０ａを形成する。
【００１３】
続いて図１５の如く、ゲート電極３２をマスクとして用いて表面からボロンをイオン注入し、拡散することでＰ型拡散領域３０のチャンネル部３０ｂを形成し、更にはＮＰＮトランジスタ２６の形成領域にボロンをイオン注入、拡散することでベース領域２８を形成する。
【００１４】
続いて図１６の如く、表面からリンを拡散することにより、エミッタ領域２９とＤＭＯＳ素子部２７のソース領域３１を形成する。この後、各電極の配設等を行って図１７の構造となる。
【００１５】
【発明が解決しようとする課題】
しかしながら、図１８の様に、ＬＯＣＯＳ酸化膜端３７とエピタキシャル層との境界近傍は、ＬＯＣＯＳ酸化膜２５がエッチングされ、凹み部３８が形成される。
【００１６】
これは、ＬＯＣＯＳ酸化膜２５の形成後、
・耐酸化膜用のＳｉ3Ｎ4膜の除去
・イオン注入用のダミー酸化膜を形成するために、この形成前にシリコン酸化膜を除去する
・ボディ部分３０ａの形成後のダミー酸化膜除去
等の工程が原因で形成される事が判った。
【００１７】
特に、符号３９で示すエピタキシャル層のコーナ部３９は、Ｓｉの供給量が少ないため、ゲート絶縁膜の膜厚が薄くなる。そして、ここに形成されるゲート電極３２とドレイン領域となるエピタキシャル層には、例えば３０Ｖ程度の電圧が印加されるため、ここで絶縁破壊を発生する問題があった。
【００１８】
【課題を解決するための手段】
本発明はかかる従来の課題に鑑みなされたもので、第１に、第１のＬＯＣＯＳ酸化膜の下層からこの第１のＬＯＣＯＳ酸化膜と隣接するエピタキシャル層に渡り一導電型のリング状の第２の拡散領域を設け、
この第２の拡散領域を、ゲート−ドレイン間に印加される電圧より低い電圧で印加することで解決するものである。
【００１９】
図１８で示されるウィークポイント３９の下層に、例えばＰ型の拡散領域を形成し、この拡散領域とゲート電極間の電圧が低く設定されることで、従来よりも絶縁破壊の発生を抑制させることができる。
【００２０】
第２に、第２の拡散領域には、ソース領域に印加される電圧が印加されることで解決するものである。
【００２１】
一般に、ゲート−ソース間電圧の方がゲート−ドレイン間電圧よりも小さいため、別途低電圧を取り出す回路等を設けたりする必要なく解決できる。
【００２２】
第３に、セルが形成される領域に第２の拡散領域を延在し、
セル領域に位置する前記第２の拡散領域を露出する第２のコンタクト孔にソース電極を設けることで解決するものである。
【００２３】
【発明の実施の形態】
以下に本発明を図面を参照しながら詳細に説明する。
【００２４】
図１は、第２のＬＯＣＯＳ酸化膜２５からセル領域６０の部分を平面図にしたもので、Ａ−Ａ線に於ける断面図が図３、Ｂ−Ｂ線に於ける断面図が図２である。ここでは、例としてＮＰＮトランジスタとＤＭＯＳ素子とを図２〜図１１に示してある。
【００２５】
図２において、２１はＰ型の単結晶シリコン半導体基板、２２は基板２１の上に気相成長して形成した半導体層、ここではＮ‐型のエピタキシャル層、２３は基板２１とエピタキシャル層２２との間に埋め込んで形成したＮ＋型の埋め込み層、２４はエピタキシャル層２２を貫通してエピタキシャル層２２を複数の島領域に形成するＰ＋型の分離領域、２５、５４はエピタキシャル層２２表面に形成したＬＯＣＯＳ酸化膜、２６はＮＰＮトランジスタ、２７はＤＭＯＳ素子である。なお、Ｐ＋分離領域２４と基板２１とで囲まれたエピタキシャル層２２が島領域である。
【００２６】
ＮＰＮトランジスタ２６は、島領域表面に形成したＰ型のベース領域２８、ベース領域２８の表面に形成したＮ＋型のエミッタ領域２９、エピタキシャル層２２表面からＮ＋埋め込み層２３に達する、または途中までで形成されたコレクタ導出領域２９Ｃからなる。
【００２７】
ＤＭＯＳ素子部２７は、エピタキシャル層２２表面に形成したＰ型第１の拡散領域３０、第１の拡散領域３０の表面に形成したＮ＋型のソース領域３１、および膜厚数百オングストロームのゲート酸化膜５２を挟んで形成したポリシリコンゲート電極３２とを有し、更に第１の拡散領域３０は、高濃度で拡散深さが深いボディ部３０ａと、低濃度で拡散深さが浅いチャンネル部３０ｂを有する。この素子は、ゲート電極３２に印可した電圧によりソース領域３１とエピタキシャル２２層の間のチャンネル部３０ｂ表面にチャンネルを形成し、ソース・ドレイン間電流を制御するようになっている。３３は第３の拡散領域であり、ここではドレイン導出領域と呼び、エピタキシャル層２２表面からＮ＋埋め込み層２３にまで達している。ＤＭＯＳ素子は島領域を共通ドレインとして構成され、Ｎ＋埋め込み層２３とドレイン導出領域３３とがドレイン直列抵抗を減じてＭＯＳＦＥＴのオン抵抗ＲDS（on)を減じている。そして１組のＰ型拡散領域３０とゲート電極３２とをＭＯＳセルとして構成し、複数のＭＯＳセルのゲート、ソース、ドレインを各々共通接続して大電流型とする。ドレイン導出領域（第３の拡散領域）３３は、前記ＭＯＳセル全体を囲むようにして配置しているが、セルを単位数毎に囲むようにして配置しても良い。
【００２８】
各拡散領域の上には層間絶縁層３４を開口したコンタクトホールを介してアルミ電極３５が配設され、ソース電極３５ａはＰ型拡散領域３０とソース領域３１の両方にオーミックコンタクトしている。
【００２９】
また本発明の第２の拡散領域５０は、第２のコンタクト孔５１を介してソース電極３１ａがコンタクトしている。尚５２は、ゲート絶縁膜、５３は、ゲートがポリＳｉより成るため、その表面に生成されたシリコン酸化膜、５４は、第２のＬＯＣＯＳ酸化膜、５５は第１のコンタクト孔、５６は、第１の拡散領域３０とのコンタクトを良好にするためのコンタクト領域であり、省略も可能である。
【００３０】
また３５ｂは、ドレイン導出領域３３とコンタクトしたドレイン電極で、３５Ｃ〜３５ｅは、エミッタ電極、ベース電極、コレクタ電極である。
【００３１】
続いて、図１を参照しながら、平面図を説明する。セル領域６０に在る一点鎖線で示す矩形は、ゲート電極３２の除去部で、セル領域６０内にマトリックス状に形成されている。ここではセルが六つ示されているが実際は、かなりの量が形成されている。このゲート電極３２の外周辺６１は、セル領域６０を囲む第１のＬＯＣＯＳ酸化膜２５の上まで延在されている。図面では、全てを開示できないので、角部およびその近傍を示したため、第１および第２のＬＯＣＯＳ酸化膜は、逆Ｌ字形状に成っているが、実際はリング状になっている。つまりゲート電極３２は、例えば矩形のリングで成る第１のＬＯＣＯＳ酸化膜２５とその内側のセル領域を覆い、セル部分が開口（除去）されているので、ちょうど格子状に形成されている。
【００３２】
ゲート電極の除去部の中は、２点鎖線で示す矩形が第１のコンタクトホール５５であり、コンタクトホールの内側に更に点線で示す矩形が、第１の拡散領域３０とコンタクトをとるためのＰ＋領域５６である。
【００３３】
またゲート電極の除去部の外側に在る点線で示す矩形は、ソース領域３１でＰ＋領域５５まで延在形成され、ゲート電極の除去部の内側と外側に渡り、リング状に形成している。またこのソース領域３１の外側に示す点線は、第１の拡散領域３０である。
【００３４】
尚、ＤＭＯＳは、分離領域２４で囲まれた矩形の島領域内に形成され、この分離領域２４の上には、前記島領域と実質同サイズの第２のＬＯＣＯＳ酸化膜５４が形成されている。つまりＤＭＯＳは、分離領域２４と第２のＬＯＣＯＳ酸化膜２５で囲まれている。
【００３５】
また第１のＬＯＣＯＳ酸化膜２５と第２のＬＯＣＯＳ酸化膜２５の間には、一点鎖線で示す第３の拡散領域３３が形成され、この中に示す２点鎖線で囲まれた領域が、第３の拡散領域３３とコンタクトするためのコンタクト孔であり、ここにはドレイン電極３５ｂが形成される。ただし図１に於いて、全ての電極３５ａ〜３５ｅは、図面が見づらくなるので省略した。
【００３６】
本発明の特徴は、第２の拡散領域５０にある。
【００３７】
図１８のウィークポイントに対応する部分は、図２では、符号３７、３９で示す部分である。
【００３８】
前述したように、イオン注入時にダミー酸化膜を必要とし、このダミー酸化膜のエッチング時、ゲート絶縁膜の形成前に半導体層２２の表面の酸化膜を取り除く工程等で、ＬＯＣＯＳ酸化膜が選択的にエッチングされ、凹み部３８が形成される。つまり半導体層２２は、ＬＯＣＯＳ酸化膜端３７が半導体層２２の水平面よりも下方に位置し、この端部から斜め上に向かい、コーナ部３９を介して水平な半導体層２２表面へと延在されている事になる。
【００３９】
そして半導体層２２に形成されるゲート絶縁膜５２は、コーナ部の所が若干その膜厚が薄く形成される。原因は、コーナー部では、酸化工程時、Ｓｉの供給量が少なくなるからと考えられる。
【００４０】
本発明のポイントは、ＬＯＣＯＳ酸化膜端３７からコーナ部３９を介して、水平な半導体層２２まで、半導体層２２と逆導電型の第２の拡散領域５０を形成する事である。
【００４１】
ここでは、この第２の拡散領域５０の上には、図のように凹み３８を介してＬＯＣＯＳ酸化膜２５の上まで延在されるゲート電極３２が形成され、第２の拡散領域５０には、ソース電極に印加される第１の電圧が印加され、半導体層２２には、ドレイン領域として第２の電圧が印加されている。そして前記第２の拡散領域５０は、前記第２の電圧よりも低い電圧が印加され、半導体層２２に印加されるドレイン電圧が、コーナ部３９に直接印加されない構造となっている。従って、電極３２と第２の拡散領域５０との間に、図１８の様な絶縁膜の薄い部分が有っても、電極３５と第２の拡散領域５０間の電圧は、低電圧となるため、コーナ部の絶縁破壊を防止することができる。
【００４２】
例えば、ゲート−ソース間は、最大で約７Ｖ、ゲート−ドレイン間は、最大で約３０Ｖが加えられている。従って図１の様に、ソース電極３５を延ばしてコンタクトすれば、コーナ部は、３０Ｖから７Ｖに低下し、絶縁破壊が防止できる。
【００４３】
実際には、図１の矢印Ｘで示す部分が第２の拡散領域５０の延在部である。つまりマトリックス状に配置されたセルの内、外周に配置された少なくとも一つのセルを選択し（ここでは下段左から１番目のセル）、ここのセルを省略し、代わりにリング状に延在された第２の拡散領域５０を矢印Ｘを通ってセル部分まで延ばしている。（図２の断面図も参照）
この部分にも、図１の様に、第２のコンタクトホール５１が形成されて在るため、セル領域全面にソース電極３５を配置されると、第２の拡散領域５０にはソース電極に印加される電圧が印加されることになる。
【００４４】
ソース−ゲート間は７Ｖなので、コーナー部３９による絶縁破壊を防止することができる。
【００４５】
続いて、本発明による半導体集積回路装置の製造方法を図４〜図１１を参照して説明する。
【００４６】
まず、Ｐ型の半導体基板２１を準備し、Ｐ＋分離領域２４を形成するボロンをイオン注入し、更にＮ＋埋め込み層２３を形成するアンチモンをイオン注入する。
ここでは、両領域ともにイオン注入でもデポジーション拡散でも良い。
【００４７】
続いて、基板２１の上にＮ‐型のエピタキシヤル層２２を気相成長法により形成する。この成長により、エピタキシャル層２２の表面には、数千ÅのＳｉＯ２膜７０が生成されている。更には、ドレイン導出領域３３に対応するＳｉＯ２膜を開口し、この開口部を介してエピタキシャル層２２の表面からリンを選択拡散してドレイン導出領域３３を形成する。更には、上側の分離領域に対応するＳｉＯ２膜７０を開口し、開口部７１内の表面を数百Åの膜厚でダミー酸化する。（以上図４参照）
続いて、開口部７１を介してボロンをイオン注入する。ここでは他の素子形成領域に別の開口部がある場合もあり、この場合、この別の開口部を覆い、分離領域に対応する開口部を露出するレジストを形成する必要が有る場合もある。
【００４８】
そしてエピタキシャル層２２の上のレジストを取り除き、約１０００度Ｃで拡散する。これにより上下の分離領域２４がリンクされエピタキシャル層をＰＮ接合分離して島領域を形成する。
【００４９】
続いて、予定のＬＯＣＯＳ酸化膜形成領域が露出されるように、エピタキシャル層２２表面にシリコン窒化膜を堆積、パターニングし、これを耐酸化膜としてエピタキシャル層２２表面を選択酸化することによりＬＯＣＯＳ酸化膜２５、５４を形成する。この後は、前記Ｓｉ３Ｎ４膜を取り除き、更に若干ＳｉＯ２膜をエッチング（Ａ）する。ここのエッチング（Ａ）で図１８の凹み部３８が形成される。つまりこの段階では、ＬＯＣＯＳ酸化膜以外は、半導体層の表面は露出している。（以上図５参照）
続いて、後のイオン注入を行うため、前記半導体層２２が露出している部分を酸化し、およそ５００Å程度のダミー酸化膜７２を形成する。そして予定の第１の拡散領域３０ａ、予定の第２の拡散領域５０に対応する部分が露出されたレジストマスク７３を形成し、Ｐ型の不純物であるボロンをイオン注入する。加速電圧４０ＫｅＶ、２〜３×１０の１４乗のドーズ量である。（以上図６参照）
続いて、前記レジストマスク７３を除去し、ダミー酸化膜７２を除去（Ｂ）した後、ゲート絶縁膜５２を形成する。ここではトランジスタ２６の絶縁膜７４がゲート絶縁膜５２よりも厚く形成されるため、まず１０００Å程度酸化し、ゲート絶縁膜５２の形成領域を露出したレジストマスクを形成し、このマスクを介して絶縁膜を取り除き（Ｃ）、再度ゲート酸化（Ｄ）して３００Å程度のゲート絶縁膜５２を形成する。
【００５０】
ここの工程（Ｂ、Ｃ）でも、ＳｉＯ２膜を完全に除去するのに、若干のオーバーエッチングを行うため、前記凹み部３８は更に大きく深く形成されることになる。しかもＤのゲート酸化では、従来例でも述べたように、酸化する際、コーナー部３９のＳｉの供給量が少ないため、図１８の様に他の部分よりも膜厚の薄い部分が形成される。
【００５１】
続いて、ポリシリコン層をＣＶＤ法により堆積し、これをパターニングすることでＤＭＯＳ素子部２７のゲート電極３２を形成する。膜厚は３〜５０００Åで、不純物として例えばＰＯＣｌ３がドープされる。しかもゲート電極３２の表面は酸化され、３〜４００Åの酸化膜５３が形成される。（以上図７参照）
続いて、形成予定のベース領域が露出されたレジストマスク７５を形成し、ベース領域の不純物であるボロンをイオン注入する。（以上図８参照）
続いて、レジストマスク７５を除去し、セル領域６０が露出したレジストマスクを形成し、ボロンを不純物にして第１の拡散領域を構成する３０ｂを形成する。そしてこのレジストマスクの除去を行い、再度形成予定のソース領域３１、形成予定のエッミタ領域、形成予定のコレクタ導出領域を露出したレジストマスク７６を形成する。このレジストマスク７６、ゲート電極３２をマスクとしてボロンがイオン注入され。（以上図９参照）
続いて、レジストマスク７６を除去し、熱拡散する。従ってＮ型のソース領域３１、エミッタ領域２９およびコレクタ導出領域２９Ｃが形成される。その後、予定のベースコンタクト領域、予定のＰ＋領域５６が露出したレジストマスク７７を形成し、ベースコンタクトの不純物であるＢＦ２をイオン注入する。（以上図１０参照）
更にレジストマスク７７を除去し、層間絶縁膜３４として例えばＢＰＳＧ膜を付着、フローさせ、各コンタクトを開口する。（以上図１１参照）
最後に、Ａｌ電極を形成する。ここでは、Ａｌ−Ｓｉと半導体層２２との間にバリアメタルとしてＴｉが挿入され、図２、図３の形状が形成される。
【００５２】
第２の拡散領域は、ゲート電極の形成前であれば、工程を活用しても別途工程を付加しても良い。理由は、ゲート電極形成工程前でなければ、ゲート電極の下層には拡散できないからである。ここではゲート電極形成前の工程として、Ｐ＋領域の工程を活用した。分離領域の形成工程では、埋め込み層２３に到達するためである。また、エピタキシャル層２２の層厚をコントロールし、ドレイン−ソース間が逆バイアスされ、空乏層が埋め込み層２３に到達する電圧で、耐圧を決めている。しかしソース領域と同電圧の第２の拡散領域にも同電圧が印加されているので、第２の拡散領域の空乏層生成で耐圧が決定されてしまう。
【００５３】
従って、分離領域の不純物導入工程後からゲート電極の形成前に、第２の拡散領域を別途用意しても良いし、Ｐ＋領域の工程を強要し、同時に形成しても良い。
【００５４】
【発明の効果】
以上に説明したとおり、本発明によれば、第１のＬＯＣＯＳ酸化膜の下層からこの第１のＬＯＣＯＳ酸化膜と隣接するエピタキシャル層に渡り一導電型のリング状の第２の拡散領域を設け、
この第２の拡散領域を、ゲート−ドレイン間に印加される電圧より低い電圧で印加することで、この第２の拡散領域とゲート電極間の電圧が低く設定され、従来発生していた絶縁破壊を抑制する事ができる。
【００５５】
また、第２の拡散領域に、ソース領域に印加される電圧を印加すれば、
別途低電圧を取り出す回路等を設けたりする必要なく解決できる。
【００５６】
更には、セルが形成される領域に第２の拡散領域を延在し、
セル領域に位置する前記第２の拡散領域を露出する第２のコンタクト孔にソース電極を設けることで、別途第２の拡散領域とソース電極がコンタクトする領域を別途設けたり、配置を工夫したりする必要がなく、チップサイズのシュリンクに寄与できる。
【００５７】
従って、凹み部の形成でコーナー部のウィークポイントがあっても、この上に絶縁破壊用の絶縁層を被覆したりすることなく、従来の製造方法のまま絶縁破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を説明する平面図である。
【図２】図１のＢ−Ｂ線に於ける断面図である。
【図３】図１のＡ−Ａ線に於ける断面図である。
【図４】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図５】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図６】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図７】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図８】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図９】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図１０】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図１１】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図１２】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図１３】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図１４】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図１５】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図１６】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図１７】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図１８】従来の問題点を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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