(57)【特許請求の範囲】
【請求項１】
ローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離する９０度移相器、前記９０度移相器から出力された前記Ｉチャネル信号とＱチャネル信号とに前記直流電圧Ｖｉ，Ｖｑをそれぞれ与えるための第１及び第２のミキサ、及び、前記第１及び第２のミキサからの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れを有する第２信号を出力する加算器から構成される直交変調器と、
前記直交変調器に入力される前記第１信号と、前記直交変調器から出力される前記第２信号との間の位相差θを検出する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差θに対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、前記設定部から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れに対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑがデジタルデータで記憶されているｓｉｎ／ｃｏｓテーブルを有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、及び
前記ｓｉｎ／ｃｏｓテーブルから読み出される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータをアナログ値に変換して前記第１及び第２のミキサに夫々与えるデジタル／アナログ変換器と、
を具備することを特徴とする位相制御装置。
【請求項２】
ローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離する９０度移相器、前記９０度移相器から出力された前記Ｉチャネル信号とＱチャネル信号とに前記直流電圧Ｖｉ，Ｖｑをそれぞれ与えるための第１及び第２のミキサ、及び、前記第１及び第２のミキサからの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れを有する第２信号を出力する加算器から構成される直交変調器と、
前記直交変調器に入力される前記第１信号と、前記直交変調器から出力される前記第２信号との間の位相差θを検出する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差θに対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、前記設定部から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れに対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータを演算するためのｓｉｎ／ｃｏｓ演算部を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、及び
前記ｓｉｎ／ｃｏｓ演算部で演算される前記所定の直流電圧のデジタルデータをアナログ値に変換して前記第１及び第２のミキサにそれぞれ与えるデジタル／アナログ変換器と、
を具備することを特徴とする位相制御装置。
【請求項３】
ローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離すると共に、前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ直流電圧を与えることにより、前記第１信号に対して前記直流電圧に応じた所望の位相遅れをもつ第２信号を出力させる直交変調器と、
前記直交変調器に入力される前記第１信号と、前記直交変調器から出力される前記第２信号との間の位相差θを検出する位相比較部であって、
前記第１信号を所定の分周比Ｍで分周する第１分周器と、
前記第２信号を前記第１分周器の分周比と同一の分周比で分周する第２分周器と、
前記第１分周器からの出力信号と前記第２分周器からの出力信号との間の位相差を検出する位相比較器と、及び
前記位相比較器によって検出される前記位相差を示す出力信号から直流成分の出力電圧を抽出するフィルタと、
を有する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差θに対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、及び
前記フィルタによって抽出される前記直流成分の出力電圧をデジタル値に変換して前記制御部に前記位相比較部によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器と、
を具備する位相制御装置において、
前記制御部は、
起動時に前記第１分周器と前記第２分周器の内部状態を合わせて、前記第１信号に対する前記第２信号の位相差θの所定範囲内の単調変化に対して前記位相比較部からの出力電圧が単調変化するように設定する初期設定部と、
前記初期設定部による設定終了後に、前記第１信号に対する前記第２信号の位相差θが１周期分変化するように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧Ｖｉ，Ｖｑを変化させることにより、前記位相比較部からの初期出力値Ｖｐ１と最終出力値Ｖｐ２とをそれぞれ求め、該初期出力値Ｖｐ１と最終出力値Ｖｐ２とから前記設定部により設定された所望の位相遅れに対応した前記位相差θを与える前記位相比較部からの出力基準値Ｖｒとの関係を示す傾き一定の直線の式
Ｖｒ＝（Ｖｐ２−Ｖｐ１）θ＋（Ｖｐ１＋Ｖｐ２）／２
（ただし、θの単位はＵＩとする）
を前記位相比較部の理論特性式として求める較正部と、
前記較正部によって前記理論特性式が得られた後に、前記設定部により設定された所望の位相遅れに対応した前記位相差θを与える前記直流電圧Ｖｉ、Ｖｑを前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与えることによって得られる前記位相比較部からの出力電圧と前記所望の位相遅れに対応した前記位相差θに対して前記理論特性式から得られる出力基準値Ｖｒとを比較し、前記位相比較部からの出力電圧が前記出力基準値Ｖｒに対して設定された許容範囲内に入るように、前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧Ｖｉ、Ｖｑを制御する位相制御部と、
を備えていることを特徴とする位相制御装置。
【請求項４】
前記位相比較部は、
前記第１信号を所定の分周比Ｍで分周する第１分周器と、
前記第２信号を前記第１分周器の分周比と同一の分周比で分周する第２分周器と、
前記第１分周器からの出力信号と、前記第２分周器からの出力信号との間の位相差を検出する位相比較器と、
前記位相比較器によって検出される前記位相差を示す出力信号から直流成分の出力電圧を抽出するフィルタと、を有し、
前記位相制御装置は、さらに、前記フィルタによって抽出される前記直流成分の出力電圧をデジタル値に変換して前記制御部に前記位相比較部によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器を具備することを特徴とする請求項１又は請求項２に記載の位相制御装置。
【請求項５】
前記位相比較部は、イクシクルシブオア（ＥＸ−ＯＲ）（ＥＸ−ＯＲ）型の位相比較器を含むことを特徴とする請求項１、請求項２或いは請求項３のいずれかに記載の位相制御装置。
【請求項６】
前記第１信号として矩形波の信号を受けるとき、該矩形波の第１信号を正弦波の第１信号に変換して前記直交変調器に入力させる第１フィルタブロックと、
前記直交変調器から出力される信号を受けて、スプリアスや直流分を除去し、正弦波の第２信号を出力させる第２フィルタブロックと、
前記第２フィルタブロックから出力される前記正弦波の第２信号を矩形波の第２信号に変換して出力させる波形整形器と、
をさらに具備することを特徴とする請求項１又は請求項２に記載の位相制御装置。
【請求項７】
前記第１及び第２フィルタブロックは、それぞれ、複数のローパスフィルタあるいはバンドパスフィルタからなり、前記制御部により前記第１信号の周波数に応じて使用すべきフィルタ構成が選択的に設定されることを特徴とする請求項６に記載の位相制御装置。
【請求項８】
前記第１信号として正弦波の信号を受けるとき、前記直交変調器から出力される信号を受けてスプリアスや直流分を除去し、正弦波の第２信号を出力させるフィルタブロックをさらに具備することを特徴とする請求項１、請求項２或いは請求項３のいずれかに記載の位相制御装置。
【請求項９】
前記フィルタブロックは、複数のローパスフィルタあるいはバンドパスフィルタからなり、前記制御部により前記第１信号の周波数に応じて使用すべきフィルタ構成が選択的に設定されることを特徴とする請求項８に記載の位相制御装置。
【請求項１０】
所望のパルスパターン信号を発生するパルスパターン発生部と、
前記パルスパターン発生部からの所望のパルスパターン信号とクロック信号との間の位相差を制御する位相制御装置と、
前記位相制御装置によって前記クロック信号との間の位相差が制御された前記パルスパターン発生部からの前記所望のパルスパターン信号に所定の補正を与えて出力するパルスパターン出力部と、
を具備するパルスパターンジェネレータにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離する９０度移相器、前記９０度移相器から出力された前記Ｉチャネル信号とＱチャネル信号とに直流電圧Ｖｉ，Ｖｑを夫々与えるための第１及び第２のミキサ、及び、前記第１及び第２のミキサからの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れを有する第２信号を出力する加算器から構成される直交変調器と、
前記第１信号と、前記第２信号との間の位相差θを検出する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差θに対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、前記設定部から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れに対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑがデジタルデータで記憶されているｓｉｎ／ｃｏｓテーブルを有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、及び
前記ｓｉｎ／ｃｏｓテーブルから読み出される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータをアナログ値に変換して前記第１及び第２のミキサに夫々与えるデジタル／アナログ変換器と、
を具備していることを特徴とするパルスパターンジェネレータ。
【請求項１１】
所望のパルスパターン信号を発生するパルスパターン発生部と、
前記パルスパターン発生部からの所望のパルスパターン信号とクロック信号との間の位相差を制御する位相制御装置と、
前記位相制御装置によって前記クロック信号との間の位相差が制御された前記パルスパターン発生部からの前記所望のパルスパターン信号に所定の補正を与えて出力するパルスパターン出力部とを具備するパルスパターンジェネレータにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離する９０度移相器、前記９０度移相器から出力された前記Ｉチャネル信号とＱチャネル信号とに直流電圧Ｖｉ，Ｖｑを夫々与えるための第１及び第２のミキサ、及び、前記第１及び第２のミキサからの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れを有する第２信号を出力する加算器から構成される直交変調器と、
前記第１信号と、前記第２信号との間の位相差θを検出する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差θに対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、前記設定部から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れに対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータを演算するためのｓｉｎ／ｃｏｓ演算部を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、及び
前記ｓｉｎ／ｃｏｓ演算部で演算される前記所定の直流電圧のデジタルデータをアナログ値に変換して前記第１及び第２のミキサにそれぞれ与えるデジタル／アナログ変換器と、
を具備することを特徴とするパルスパターンジェネレータ。
【請求項１２】
所望のパルスパターン信号を発生するパルスパターン発生部であって、
前記クロック信号を発生するクロック発生回路と、
前記クロック発生回路からの前記クロック信号に基づいてワードパターン信号を発生するワードパターン発生部と、
前記クロック発生回路からの前記クロック信号に基づいて擬似ランダムパターン信号を発生する擬似ランダムパターン発生部と、
前記ワードパターン発生部からのワードパターン信号と前記擬似ランダムパターン発生部からの擬似ランダムパターン信号を切り換えて前記所望のパルスパターン信号として出力するスィッチと、を有するパルスパターン発生部と、
前記パルスパターン発生部からの所望のパルスパターン信号とクロック信号との間の位相差を制御する位相制御装置と、
前記位相制御装置によって前記クロック信号との間の位相差が制御された前記パルスパターン発生部からの前記所望のパルスパターン信号に所定の補正を与えて出力するパルスパターン出力部とを具備するパルスパターンジェネレータにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離すると共に、前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ直流電圧を与えることにより、前記第１信号に対して前記直流電圧に応じた所望の位相遅れをもつ第２信号を出力させる直交変調器と、
前記第１信号と、前記第２信号との間の位相差θを検出する位相比較部であって、
前記第１信号を所定の分周比Ｍで分周する第１分周器と、
前記第２信号を前記第１分周器の分周比と同一の分周比で分周する第２分周器と、
前記第１分周器からの出力信号と前記第２分周器からの出力信号との間の位相差を検出する位相比較器と、及び
前記位相比較器によって検出される前記位相差を示す出力信号から直流成分の出力電圧を抽出するフィルタと、
を有する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差θに対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、及び
前記フィルタによって抽出される前記直流成分の出力電圧をデジタル値に変換して前記制御部に前記位相比較部によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器と、
を具備する位相制御装置において、
前記制御部は、
起動時に前記第１分周器と前記第２分周器の内部状態を合わせて、前記第１信号に対する前記第２信号の位相差θの所定範囲内の単調変化に対して前記位相比較部からの出力電圧が単調変化するように設定する初期設定部と、
前記初期設定部による設定終了後に、前記第１信号に対する前記第２信号の位相差θが１周期分変化するように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧Ｖｉ，Ｖｑを変化させることにより、前記位相比較部からの初期出力値Ｖｐ１と最終出力値Ｖｐ２とをそれぞれ求め、該初期出力値Ｖｐ１と最終出力値Ｖｐ２とから前記設定部により設定された所望の位相遅れに対応した前記位相差θを与える前記位相比較部からの出力基準値Ｖｒとの関係を示す傾き一定の直線の式
Ｖｒ＝（Ｖｐ２−Ｖｐ１）θ＋（Ｖｐ１＋Ｖｐ２）／２
（ただし、θの単位はＵＩとする）
を前記位相比較部の理論特性式として求める較正部と、
前記較正部によって前記理論特性式が得られた後に、前記設定部により設定された所望の位相遅れに対応した前記位相差θを与える前記直流電圧Ｖｉ、Ｖｑを前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与えることによって得られる前記位相比較部からの出力電圧と前記所望の位相遅れに対応した前記位相差θに対して前記理論特性式から得られる出力基準値Ｖｒとを比較し、前記位相比較部からの出力電圧が前記出力基準値Ｖｒに対して設定された許容範囲内に入るように、前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧Ｖｉ、Ｖｑを制御する位相制御部と、
を備えることを特徴とするパルスパターンジェネレータ。
【請求項１３】
前記パルスパターン発生部は、
前記クロック信号を発生するクロック発生回路と、
前記クロック発生回路からの前記クロック信号に基づいてワードパターン信号を発生するワードパターン発生部と、
前記クロック発生回路からの前記クロック信号に基づいて擬似ランダムパターン信号を発生する擬似ランダムパターン発生部と、
前記ワードパターン発生部からのワードパターン信号と前記擬似ランダムパターン発生部からの擬似ランダムパターン信号を切り換えて前記所望のパルスパターン信号として出力するスィッチとを有していることを特徴とする請求項１０又は請求項１１に記載のパルスパターンジェネレータ。
【請求項１４】
前記パルスパターン出力部は、データ入力端に前記スィッチからの前記所望のパルスパターン信号が入力されると共に、クロック入力端に前記位相制御装置からの前記第１信号に対して前記所定の直流電圧に応じた所望の位相遅れをもつ第２信号が入力されることにより、前記クロック発生回路からの前記クロック信号との間の位相差を制御する位相制御装置によって前記クロック発生回路からの前記クロック信号との間の前記位相差が制御された前記所望のパルスパターン信号として出力するＤ−フリップフロップと、
前記Ｄ−フリップフロップからの前記位相差が制御された前記所望のパルスパターン信号に対して振幅補正を与えると共に、直流（ＤＣ）オフセット補正を与えてデータ出力として出力する出力回路とを有していることを特徴とする請求項１２又は請求項１３に記載のパルスパターンジェネレータ。
【請求項１５】
前記クロック発生回路からの前記クロック信号が、クロック出力として前記データ出力と共に、外部に出力されるようになされていることを特徴とする請求項１４に記載のパルスパターンジェネレータ。
【請求項１６】
前記位相制御装置の前記位相比較部は、
前記第１信号を所定の分周比Ｍで分周する第１分周器と、
前記第２信号を前記第１分周器の分周比と同一の分周比で分周する第２分周器と、
前記第１分周器からの出力信号と、前記第２分周器からの出力信号との間の位相差を検出する位相比較器と、
前記位相比較器によって検出される前記位相差を示す出力信号から直流成分の出力電圧を抽出するフィルタと、を有し、
前記位相制御装置は、さらに、前記フィルタによって抽出される前記直流成分の出力電圧をデジタル値に変換して前記制御部に前記位相比較部によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器を具備することを特徴とする請求項１０又は請求項１１に記載のパルスパターンジェネレータ。
【請求項１７】
前記位相制御装置の前記位相比較部は、イクシクルシブオア（ＥＸ−ＯＲ）型の位相比較器を含むことを特徴とする請求項１０、請求項１１或いは請求項１２のいずれかに記載のパルスパターンジェネレータ。
【請求項１８】
前記位相制御装置は、
前記第１信号として矩形波の信号を受けるとき、該矩形波の第１信号を正弦波の第１信号に変換して前記直交変調器に入力させる第１フィルタブロックと、
前記直交変調器から出力される信号を受けて、スプリアスや直流分を除去し、正弦波の第２信号として出力させる第２フィルタブロックと、
前記第２フィルタブロックから出力される前記正弦波の第２信号を矩形波の第２信号に変換して出力させる波形整形器と、
をさらに具備することを特徴とする請求項１０又は請求項１１に記載のパルスパターンジェネレータ。
【請求項１９】
前記第１及び第２フィルタブロックは、それぞれ、複数のローパスフィルタあるいはバンドパスフィルタからなり、前記制御部により前記第１信号の周波数に応じて使用すべきフィルタ構成が選択的に設定されることを特徴とする請求項１８に記載のパルスパターンジェネレータ。
【請求項２０】
前記位相制御装置は、前記第１信号として正弦波の信号を受けるとき、前記直交変調器から出力される信号を受けて、スプリアスや直流分を除去し、正弦波の第２信号として出力させるフィルタブロックをさらに具備することを特徴とする請求項１０、請求項１１或いは請求項１２のいずれかに記載のパルスパターンジェネレータ。
【請求項２１】
前記フィルタブロックは、複数のローパスフィルタあるいはバンドパスフィルタからなり、前記制御部により前記第１信号の周波数に応じて使用すべきフィルタ構成が選択的に設定されることを特徴とする請求項２０に記載のパルスパターンジェネレータ。
【請求項２２】
外部から入力されるクロック信号の位相を制御する位相制御装置と、
前記位相制御装置によって位相が制御されたクロック信号に基づいて所望の基準パターン信号を発生する基準パターン発生回路と、
外部から入力されるデータ入力信号としての被エラー検出信号と前記基準パターン発生回路からの所望の基準パターン信号とをビット単位で比較してビットエラー信号を出力するイクシクルシーブオア回路と、
前記イクシクルシブオア回路からのビットエラー信号と前記位相制御装置によって位相が制御された前記クロック信号とに基づいて前記基準パターン発生回路から出力される前記所望の基準パターン信号の出力タイミングを前記外部から入力される被エラー検出信号の入力タイミングとビット単位で一致させるための同期信号の位相を制御する同期制御回路と、及び
前記イクシクルシブオア回路からのビットエラー信号を計数して出力するエラー計数回路と、
を具備するエラーディテクタにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離する９０度移相器、前記９０度移相器から出力された前記Ｉチャネル信号とＱチャネル信号とに所定の直流電圧Ｖｉ，Ｖｑを夫々与えるための第１及び第２のミキサ、及び、前記第１及び第２のミキサからの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れをもつ第２信号を出力する加算器により構成されている直交変調器と、
前記第１信号と、前記２信号との間の位相差θを検出する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差に対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、前記設定部から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れに対応する正弦値／余弦値で示される前記直流電圧Ｖｉ，Ｖｑがデジタルデータで記憶されているｓｉｎ／ｃｏｓテーブルを有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、及び
前記制御部の前記ｓｉｎ／ｃｏｓテーブルから読み出される前記直流電圧Ｖｉ，Ｖｑのデジタルデータをアナログ値に変換して前記第１及び第２のミキサにそれぞれ与えるデジタル／アナログ変換器と、
を具備することを特徴とするエラーディテクタ。
【請求項２３】
外部から入力されるクロック信号の位相を制御する位相制御装置と、
前記位相制御装置によって位相が制御されたクロック信号に基づいて所望の基準パターン信号を発生する基準パターン発生回路と、
外部から入力されるデータ入力信号としての被エラー検出信号と前記基準パターン発生回路からの所望の基準パターン信号とをビット単位で比較してビットエラー信号を出力するイクシクルシブオア回路と、
前記イクシクルシブオア回路からのビットエラー信号と前記位相制御装置によって位相が制御された前記クロック信号とに基づいて前記基準パターン発生回路から出力される前記所望の基準パターン信号の出力タイミングを前記外部から入力される被エラー検出信号の入力タイミングとビット単位で一致させるための同期信号の位相を制御する同期制御回路と、
前記イクシクルシブオア回路からのビットエラー信号を計数して出力するエラー計数回路と、
を具備するエラーディテクタにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離する９０度移相器、前記９０度移相器から出力された前記Ｉチャネル信号とＱチャネル信号とに直流電圧Ｖｉ，Ｖｑを夫々与えるための第１及び第２のミキサ、及び、前記第１及び第２のミキサからの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れを有する第２信号を出力する加算器から構成される直交変調器と、
前記第１信号と、前記２信号との間の位相差θを検出する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差θに対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、前記設定部から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れに対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータを演算するためのｓｉｎ／ｃｏｓ演算部を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、及び
前記制御部の前記ｓｉｎ／ｃｏｓ演算部で演算される前記直流電圧Ｖｉ，Ｖｑのデジタルデータをアナログ値に変換して前記第１及び第２のミキサにそれぞれ与えるデジタル／アナログ変換器と、
を具備することを特徴とするエラーディテクタ。
【請求項２４】
外部から入力されるクロック信号の位相を制御する位相制御装置と、
前記位相制御装置によって位相が制御されたクロック信号に基づいて所望の基準パターン信号を発生する基準パターン発生回路と、
外部から入力されるデータ入力信号としての被エラー検出信号と前記基準パターン発生回路からの所望の基準パターン信号とをビット単位で比較してビットエラー信号を出力するイクシクルシブオア回路と、
前記イクシクルシブオア回路からのビットエラー信号と前記位相制御装置によって位相が制御された前記クロック信号とに基づいて前記基準パターン発生回路から出力される前記所望の基準パターン信号の出力タイミングを前記外部から入力される被エラー検出信号の入力タイミングとビット単位で一致させるための同期信号の位相を制御する同期制御回路と、
前記イクシクルシブオア回路からのビットエラー信号を計数して出力するエラー計数回路と、
前記クロック信号として、外部から入力されるデータ入力信号としての被エラー検出信号に含まれている矩形波信号としてのクロック信号を再生して出力するクロック発生回路と、
前記クロック発生回路からの前記クロック信号または外部から入力されるクロック信号を切り換えて前記位相制御装置に前記外部からのクロック信号がローカル信号として入力される前記第１信号として出力するスィッチと、
を具備するエラーディテクタにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号を互いに直交関係にあるＩチャネル信号とＱチャネル信号とに分離すると共に、前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ所定の直流電圧を与えることにより、前記第１信号に対して前記所定の直流電圧に応じた所望の位相遅れをもつ第２信号を出力させる直交変調器と、
前記第１信号と、前記２信号との間の位相差θを検出する位相比較部と、
前記所望の位相遅れを設定するための設定部と、
前記位相比較部によって検出される前記位相差に対応した出力値が前記設定部によって設定された前記所望の位相遅れに対応する値に等しくなるように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧を制御する制御部であって、
起動時に前記第１分周器と前記第２分周器の内部状態を合わせて、前記第１信号に対する前記第２信号の位相差θの所定範囲内の単調変化に対して前記位相比較部からの出力電圧Ｖｐが単調変化するように設定する初期設定部と、
前記初期設定部による設定終了後に、前記第１信号に対する前記第２信号の位相差θが１周期分変化するように前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧Ｖｉ，Ｖｑを変化させることにより、前記位相比較部からの初期出力値Ｖｐ１と最終出力値Ｖｐ２とをそれぞれ求め、該初期出力値Ｖｐ１と最終出力値Ｖｐ２とから前記設定部により設定された所望の位相遅れに対応した前記位相差θを与える前記位相比較部からの出力基準値Ｖｒとの関係を示す傾き一定の直線の式
Ｖｒ＝（Ｖｐ２−Ｖｐ１）θ＋（Ｖｐ１＋Ｖｐ２）／２
（ただし、θの単位はＵＩとする）
を前記位相比較部の理論特性式として求める較正部と、
前記較正部によって前記理論特性式が得られた後に、前記設定部により設定された所望の位相遅れに対応した前記位相差θを与える前記直流電圧Ｖｉ、Ｖｑを前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与えることによって得られる前記位相比較部からの出力電圧Ｖｐと前記所望の位相遅れに対応した前記位相差θに対して前記理論特性式から得られる出力基準値Ｖｒとを比較し、前記位相比較部からの出力電圧Ｖｐが前記出力基準値Ｖｒに対して設定された許容範囲内に入るように、前記直交変調器における前記Ｉチャネル信号と前記Ｑチャネル信号とにそれぞれ与える前記直流電圧Ｖｉ、Ｖｑを制御する位相制御部とを備え、
前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部と、
を具備することを特徴とするエラーディテクタ。
【請求項２５】
前記クロック信号として、外部から入力されるデータ入力信号としての被エラー検出信号に含まれている矩形波信号としてのクロック信号を再生して出力するクロック発生回路と、
前記クロック発生回路からの前記クロック信号または外部から入力されるクロック信号を切り換えて前記位相制御装置に前記外部からのクロック信号がローカル信号として入力される前記第１信号として出力するスィッチとをさらに具備することを特徴とする請求項２２又は請求項２３に記載のエラーディテクタ。
【請求項２６】
前記クロック発生回路において、前記データ入力信号としての前記被エラー検出信号に含まれている前記矩形波信号としての前記クロック信号を再生するのが困難な場合には、前記外部からのクロック信号が用いられることを特徴とする請求項２５に記載のエラーディテクタ。
【請求項２７】
前記基準パターン発生回路は、前記クロック信号に基づいてワードパターン信号を発生するワードパターン発生部と、
前記クロック信号に基づいて擬似ランダムパターン信号を発生する擬似ランダムパターン発生部と、
前記ワードパターン発生部からの前記ワードパターン信号と前記擬似ランダムパターン発生部からの前記擬似ランダムパターン信号とを切り換えて前記所望の基準パターン信号として出力するスィッチとを有していることを特徴とする請求項２２、請求項２３或いは請求項２４のいずれかに記載のエラーディテクタ。
【請求項２８】
前記位相制御装置の前記位相比較部は、
前記第１信号を所定の分周比Ｍで分周する第１分周器と、
前記第２信号を前記第１分周器の分周比と同一の分周比で分周する第２分周器と、
前記第１分周器からの出力信号と、前記第２分周器からの出力信号との間の位相差θを検出する位相比較器と、
前記位相比較器によって検出される前記位相差θを示す出力信号から直流成分の出力電圧Ｖｐを抽出するフィルタと、
を有し、
前記位相制御装置は、さらに、前記フィルタによって抽出される前記直流成分の出力電圧Ｖｐをデジタル値に変換して前記制御部に前記位相比較部によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器を具備することを特徴とする請求項２４又は請求項２５に記載のエラーディテクタ。
【請求項２９】
前記位相制御装置の前記位相比較部は、イクシクルシブオア（ＥＸ−ＯＲ）型の位相比較器を含むことを特徴とする請求項２２、請求項２３或いは請求項２４のいずれかに記載のエラーディテクタ。
【請求項３０】
前記位相制御装置は、
前記第１信号として矩形波の信号を受けるとき、該矩形波の第１信号を正弦波の第１信号に変換して前記直交変調器に入力させる第１フィルタブロックと、
前記直交変調器から出力される信号を受けて、スプリアスや直流分を除去し、正弦波の第２信号として出力させる第２フィルタブロックと、
前記第２フィルタブロックから出力される前記正弦波の第２信号を矩形波の第２信号に変換して出力させる波形整形器とをさらに具備することを特徴とする請求項２４又は請求項２５に記載のエラーディテクタ。
【請求項３１】
前記第１及び第２フィルタブロックは、それぞれ、複数のローパスフィルタあるいはバンドパスフィルタからなり、前記制御部により前記第１信号の周波数に応じて使用すべきフィルタ構成が選択的に設定されることを特徴とする請求項３０に記載のエラーディテクタ。
【請求項３２】
前記位相制御装置は、前記第１信号として正弦波の信号を受けるとき、前記直交変調器から出力される信号をうけて、スプリアスや直流分を除去し、正弦波の第２信号として出力させるフィルタブロックをさらに具備することを特徴とする請求項２２、請求項２３或いは請求項２４のいずれかにに記載のエラーディテクタ。
【請求項３３】
前記フィルタブロックは、複数のローパスフィルタあるいはバンドパスフィルタからなり、前記制御部により前記第１信号の周波数に応じて使用すべきフィルタ構成が選択的に設定されることを特徴とする請求項３２に記載のエラーディテクタ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は位相制御装置及びそれを用いるパルスパターンジェネレータ並びにエラーディテクタに係り、特に、直交変調器を用いて信号に所望の遅延を与える位相制御装置において、信号周波数が広帯域に可変される場合であっても、直交変調器の誤差の影響を受けることなく所望の遅延を与えることができるようにするための技術を採用した位相制御装置及びそれを用いるパルスパターンジェネレータ並びにエラーディテクタに関する。
【背景技術】
【０００２】  例えば、パルスパターンジェネレータ及びエラーディテクタ等を用いるデータ信号の測定システムなどでは、クロック信号等に任意の遅延を与える位相制御装置が用いられている。【０００３】  信号に所望の遅延を与える遅延器として、例えば、特許文献１のように、信号伝送路の長さを機械的に可変するトロンボーン型の遅延器が従来から知られている。【０００４】  しかるに、このようなトロンボーン型の遅延器は、構造的に大きいと共に、応答速度の点で問題がある。【０００５】  また、このようなトロンボーン型の遅延器では、遅延対象信号の周波数が、例えば、１００ＭＨｚ〜１０ＧＨｚのように非常に広い範囲で可変される場合には、その最低周波数の波長分の可動範囲と、最高周波数の波長で所望の分解能が必要となり、さらに構造が大きくなり、極めて高い機械的精度が要求される。【０００６】  一方、電子的に信号に遅延を与える遅延器として、直交変調器を用いる遅延器が知られている。【０００７】  一般的に、直交変調器は、デジタルの２相のベースバンド信号Ｉ、Ｑで高い周波数のローカル信号を変調するデジタル変調器に使用されている。【０００８】  これに対し、直交変調器は、ベースバンド信号Ｉ、Ｑの代わりに直流電圧を与えることにより、ローカル信号として入力された信号に対してその直流電圧に応じた所望の遅延を与えて出力する電子的な遅延器として用いることができる。【０００９】  図１１Ａは、従来技術による位相制御装置として直交変調器を用いて信号遅延を行う場合の構成を示すブロック図である。【００１０】  すなわち、図１１Ａに示すように、電子的な遅延器として用いられる直交変調器では、周波数ｆのローカル信号としての第１信号Ｃが９０度移相器１１に入力される。【００１１】  この９０度移相器１１は、第１信号Ｃを９０度の位相差を有する２つの信号Ｃｉ、Ｃｑに分離して出力する。【００１２】  そして、９０度移相器１１から出力される２つの信号Ｃｉ、Ｃｑは、それぞれ第１及び第２ミキサ１２、１３の各一端に出力される。【００１３】  また、第１及び第２ミキサ１２、１３の各他端には、例えば、次のような関係を満たす所望の直流電圧Ｖｉ、Ｖｑがそれぞれ与えられる。【００１４】  Ｖｉ＝ｃｏｓθ
Ｖｑ＝ｓｉｎθ
そして、第１及び第２ミキサ１２、１３からの各出力は、加算器１４で合成される。【００１５】  図１１Ｂは、従来技術による位相制御装置として直交変調器を用いて信号遅延を行う場合の動作原理を説明するために示すベクトル図である。【００１６】  すなわち、図１１Ｂに示すように、Ｖｉ＝ｃｏｓθ，Ｖｑ＝ｓｉｎθの関係を満たす所望の直流電圧Ｖｉ、Ｖｑを第１及び第２ミキサ１２、１３の各他端に与えて加算器１４で合成することにより、第１信号Ｃに対して所望の位相角θ（単位はラジアン）だけ遅延した第２信号Ｃ′を得ることができる。【００１７】  より具体的に説明すると、９０度の位相差を有する２つの信号Ｃｉ、Ｃｑを、
Ｃｉ＝ｃｏｓ（２πｆｔ）＝Ｃ
Ｃｑ＝ｓｉｎ（２πｆｔ）
とすれば、加算器１４から出力される第２信号Ｃ′は次のようになる。【００１８】  Ｃ′＝Ｃｉ・Ｖｉ＋Ｃｑ・Ｖｑ
＝ｃｏｓ（２πｆｔ）・ｃｏｓθ＋ｓｉｎ（２πｆｔ）・ｓｉｎθ
＝［ｃｏｓ（２πｆｔ＋θ）＋ｃｏｓ（２πｆｔ−θ）］／２−
［ｃｏｓ（２πｆｔ＋θ）−ｃｏｓ（２πｆｔ−θ）］／２
＝ｃｏｓ（２πｆｔ−θ）
したがって、元の第１信号Ｃに対して、位相角θ（単位はラジアン）だけ遅延した第２信号Ｃ′を得ることができる。【００１９】  ここで、直流電圧Ｖｉ、Ｖｑを上記関係を満たした状態で可変することにより、元の第１信号Ｃに対して、任意の遅延を有する第２信号Ｃ′を得ることができる。【００２０】  なお、位相角θは、次のように直流電圧Ｖｉ、Ｖｑの比で決まる。【００２１】  θ＝ｔａｎ−１（Ｖｑ／Ｖｉ）
また、第１信号Ｃの周期をＴとすれば、位相角θと遅延時間τとの間には、
θ＝２πτ／Ｔ
が成り立つ。【００２２】  したがって、上記第２信号Ｃ′は、
Ｃ′＝ｃｏｓ［（２π／Ｔ）（ｔ−τ）］
と表すことができる。【００２３】  ここで、（ｔ−τ）は、第１信号Ｃに対する第２信号Ｃ′の遅延量を規定している。【００２４】  しかしながら、直交変調器には、移相器１１の直交誤差、ミキサ１２、１３のゲイン誤差や直流電圧Ｖｉ、Ｖｑに依存しないオフセット誤差等がある。【００２５】  このため、これらの誤差を補償しなければ、直交変調器により得られる第２信号Ｃ′に（ｔ−τ）なる正しい遅延量を与えることはできない。【００２６】  例えば、移相器１１の出力信号Ｃｑ側に位相誤差φがある場合、
Ｃｑ′＝ｓｉｎ（２πｆｔ＋φ）
となり、このときの第２信号Ｃ″は次のようになる。【００２７】  Ｃ″＝ｃｏｓ（２πｆｔ）・ｃｏｓθ＋ｓｉｎ（２πｆｔ＋φ）・ｓｉｎθ
＝［ｃｏｓ（２πｆｔ＋θ）＋ｃｏｓ（２πｆｔ−θ）］／２−
［ｃｏｓ（２πｆｔ＋φ＋θ）−ｃｏｓ（２πｆｔ＋φ−θ）］／２
＝Ａ・ｃｏｓ（２πｆｔ−θ＋φ／２）＋Ｂ・ｓｉｎ（２πｆｔ＋θ＋φ／２）
ただし、Ａ＝ｃｏｓ（φ／２），Ｂ＝ｓｉｎ（φ／２）
したがって、上式で与えられるこのときの第２信号Ｃ″は、前記した理想の第２信号Ｃ′に対して、振幅が位相誤差φにより減少していると共に、位相がφ／２進んだ第１項に、該第１項全く別位相の第２項の信号が重畳したものとなっている。【００２８】  しかも、上式中の第１項と第２項の周波数が等しいので、第１項と第２項とはフィルタを通したとしても分離することはできない。【００２９】  また、直交変調器に直流電圧Ｖｉ、Ｖｑに依存しないオフセット誤差がある場合、印加する直流電圧Ｖｉ、Ｖｑに対して得られる信号の位相遅れに誤差が生じる。【００３０】  この直交変調器の各誤差を補償するために、例えば、特許文献２等に開示されている直交変調器のキャリア直交誤差検出方法及び直交変調装置に関する技術を採用することも考えられる。【００３１】  すなわち、この特許文献２による直交変調器のキャリア直交誤差検出方法は、Ｉ、Ｑ信号の信号レベルをそれぞれ零にした状態で、直交変調器から出力される変調信号が所定の基準レベルとなるような一対の直流電圧を前記Ｉ、Ｑ信号に対してそれぞれ加算し、一対の直流電圧をそれぞれ変化させて前記Ｉ、Ｑ信号に対して順次に加算した状態で、直交変調器から出力される変調信号の信号レベルが所定の基準レベルとなるような複数の一対の直流電圧の組み合わせを検索し、検索された複数の一対の直流電圧の組み合わせの各値並びに直交変調器から出力される変調信号の信号レベル及びキャリア信号の直交誤差とを変数とする連立方程式から直交誤差を算出するようにしている。【００３２】  しかるに、直交変調器の各誤差はそれぞれ周波数依存性を示すため、前記したように制御対象の信号の周波数が広い範囲で可変される場合には、特許文献２等に開示されている技術で対処することは極めて困難である。【００３３】  このため、直交変調器による位相制御装置を用いるパルスパターンジェネレータ及びエラーディテクタ等においても、それらを高精度のパルスパターンジェネレータ及びエラーディテクタ等として実現することは極めて困難である。
【特許文献１】日本国公開特許公報  特開平１１−１６３６０８号
【特許文献２】米国公開特許公報  ＵＳ２００４／０２５０１９２Ａ１号
【発明の開示】
【００３４】  本発明の目的は、上記問題を解決し、位相制御対象の信号の周波数が広帯域に可変される場合であっても、直交変調器の誤差の影響を受けることなく位相制御対象の信号に所望の遅延を与えることができる位相制御装置及びそれを用いるパルスパターンジェネレータ並びにエラーディテクタを提供することである。
【００３５】
本発明の第１の態様によれば、上記目的を達成する為に、
ローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離する９０度移相器（２２a）、前記９０度移相器（２２a）から出力された前記Ｉチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに前記直流電圧Ｖｉ，Ｖｑをそれぞれ与えるための第１及び第２のミキサ（２２ｂ、２２ｃ）、及び、前記第１及び第２のミキサ（２２ｂ、２２ｃ）からの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れ（Ｄ）を有する第２信号（Ｃｂ）を出力する加算器（２２ｄ）から構成される直交変調器（２２）と、
前記直交変調器（２２）に入力される前記第１信号（Ｃ）と、前記直交変調器（２２）から出力される前記第２信号（Ｃｂ）との間の位相差θを検出する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差θに対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、前記設定部（３１）から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れ（Ｄ）に対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑがデジタルデータで記憶されているｓｉｎ／ｃｏｓテーブル（３０ｄ）を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、及び
前記ｓｉｎ／ｃｏｓテーブル（３０ｄ）から読み出される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータをアナログ値に変換して前記第１及び第２のミキサ（２２ｂ、２２ｃ）に夫々与えるデジタル／アナログ変換器（３２）と、
を具備することを特徴とする位相制御装置が提供される。
【００３６】
本発明の第２の態様によれば、上記目的を達成する為に、
ローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離する９０度移相器（２２a）、前記９０度移相器（２２a）から出力された前記Ｉチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに前記直流電圧Ｖｉ，Ｖｑをそれぞれ与えるための第１及び第２のミキサ（２２ｂ、２２ｃ）、及び、前記第１及び第２のミキサ（２２ｂ、２２ｃ）からの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れ（Ｄ）を有する第２信号（Ｃｂ）を出力する加算器（２２ｄ）から構成される直交変調器（２２）と、
前記直交変調器（２２）に入力される前記第１信号（Ｃ）と、前記直交変調器（２２）から出力される前記第２信号（Ｃｂ）との間の位相差θを検出する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差θに対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、前記設定部（３１）から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れ（Ｄ）に対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータを演算するためのｓｉｎ／ｃｏｓ演算部（３０ｅ）を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、及び
前記ｓｉｎ／ｃｏｓ演算部（３０ｅ）で演算される前記所定の直流電圧のデジタルデータをアナログ値に変換して前記第１及び第２のミキサ（２２ｂ、２２ｃ）にそれぞれ与えるデジタル／アナログ変換器（３２）と、
を具備することを特徴とする位相制御装置が提供される。
【００３７】
本発明の第３の態様によれば、上記目的を達成する為に、
ローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離すると共に、前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ直流電圧を与えることにより、前記第１信号（Ｃ）に対して前記直流電圧に応じた所望の位相遅れ（Ｄ）をもつ第２信号（Ｃｂ）を出力させる直交変調器（２２）と、
前記直交変調器（２２）に入力される前記第１信号（Ｃ）と、前記直交変調器（２２）から出力される前記第２信号（Ｃｂ）との間の位相差θを検出する位相比較部（２５）であって、
前記第１信号（Ｃ）を所定の分周比Ｍで分周する第１分周器（２５ａ）と、
前記第２信号（Ｃｂ）を前記第１分周器（２５ａ）の分周比と同一の分周比で分周する第２分周器（２５ｂ）と、
前記第１分周器（２５ａ）からの出力信号と前記第２分周器（２５ｂ）からの出力信号との間の位相差を検出する位相比較器（２５ｃ）と、及び
前記位相比較器（２５ｃ）によって検出される前記位相差を示す出力信号から直流成分の出力電圧を抽出するフィルタ（２５ｄ）と、
を有する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差θに対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、及び
前記フィルタ（２５ｄ）によって抽出される前記直流成分の出力電圧をデジタル値に変換して前記制御部（３０）に前記位相比較部（２５）によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器（２６）と、
を具備する位相制御装置において、
前記制御部（３０）は、
起動時に前記第１分周器（２５ａ）と前記第２分周器（２５ｂ）の内部状態を合わせて、前記第１信号（Ｃ）に対する前記第２信号（Ｃｂ）の位相差θの所定範囲内の単調変化に対して前記位相比較部（２５）からの出力電圧が単調変化するように設定する初期設定部（３０ａ）と、
前記初期設定部（３０ａ）による設定終了後に、前記第１信号（Ｃ）に対する前記第２信号（Ｃｂ）の位相差θが１周期分変化するように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧Ｖｉ，Ｖｑを変化させることにより、前記位相比較部（２５）からの初期出力値Ｖｐ１と最終出力値Ｖｐ２とをそれぞれ求め、該初期出力値Ｖｐ１と最終出力値Ｖｐ２とから前記設定部（３１）により設定された所望の位相遅れ（Ｄ）に対応した前記位相差θを与える前記位相比較部（２５）からの出力基準値Ｖｒとの関係を示す傾き一定の直線の式
Ｖｒ＝（Ｖｐ２−Ｖｐ１）θ＋（Ｖｐ１＋Ｖｐ２）／２
（ただし、θの単位はＵＩとする）
を前記位相比較部（２５）の理論特性式として求める較正部と、
前記較正部によって前記理論特性式が得られた後に、前記設定部（３１）により設定された所望の位相遅れ（Ｄ）に対応した前記位相差θを与える前記直流電圧Ｖｉ、Ｖｑを前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与えることによって得られる前記位相比較部（２５）からの出力電圧と前記所望の位相遅れ（Ｄ）に対応した前記位相差θに対して前記理論特性式から得られる出力基準値Ｖｒとを比較し、前記位相比較部（２５）からの出力電圧が前記出力基準値Ｖｒに対して設定された許容範囲内に入るように、前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧Ｖｉ、Ｖｑを制御する位相制御部（３０）と、
を備えていることを特徴とする位相制御装置が提供される。
【００３８】
本発明の第４の態様によれば、上記目的を達成する為に、
前記位相比較部（２５）は、
前記第１信号（Ｃ）を所定の分周比Ｍで分周する第１分周器（２５ａ）と、
前記第２信号（Ｃｂ）を前記第１分周器（２５ａ）の分周比と同一の分周比で分周する第２分周器（２５ｂ）と、
前記第１分周器（２５ａ）からの出力信号と、前記第２分周器（２５ｂ）からの出力信号との間の位相差を検出する位相比較器（２５ｃ）と、
前記位相比較器（２５ｃ）によって検出される前記位相差を示す出力信号から直流成分の出力電圧を抽出するフィルタ（２５ｄ）と、を有し、
前記位相制御装置は、さらに、前記フィルタ（２５ｄ）によって抽出される前記直流成分の出力電圧をデジタル値に変換して前記制御部（３０）に前記位相比較部（２５）によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器（２６）を具備することを特徴とする第１の態様又は第２の態様に従う位相制御装置が提供される。
【００３９】
本発明の第５の態様によれば、上記目的を達成する為に、
前記位相比較部（２５）は、イクシクルシブオア（ＥＸ−ＯＲ）（ＥＸ−ＯＲ）型の位相比較器（２５ｃ）を含むことを特徴とする置第１の態様、第２の態様或いは第３の態様のいずれかに従う位相制御装置が提供される。
【００４０】
本発明の第６の態様によれば、上記目的を達成する為に、
前記第１信号（Ｃ）として矩形波の信号を受けるとき、該矩形波の第１信号（Ｃ）を正弦波の第１信号（Ｃ）に変換して前記直交変調器（２２）に入力させる第１フィルタ（２５ｄ）ブロックと、
前記直交変調器（２２）から出力される信号を受けて、スプリアスや直流分を除去し、正弦波の第２信号（Ｃｂ）を出力させる第２フィルタ（２５ｄ）ブロックと、
前記第２フィルタ（２５ｄ）ブロックから出力される前記正弦波の第２信号（Ｃｂ）を矩形波の第２信号（Ｃｂ）に変換して出力させる波形整形器と、
をさらに具備することを特徴とする第１の態様又は第２の態様に従う位相制御装置が提供される。
【００４１】
本発明の第７の態様によれば、上記目的を達成する為に、
前記第１及び第２フィルタ（２５ｄ）ブロックは、それぞれ、複数のローパスフィルタ（２５ｄ）あるいはバンドパスフィルタ（２５ｄ）からなり、前記制御部（３０）により前記第１信号（Ｃ）の周波数に応じて使用すべきフィルタ（２５ｄ）構成が選択的に設定されることを特徴とする第６の態様に従う位相制御装置が提供される。
【００４２】
本発明の第８の態様によれば、上記目的を達成する為に、
前記第１信号（Ｃ）として正弦波の信号を受けるとき、前記直交変調器（２２）から出力される信号を受けてスプリアスや直流分を除去し、正弦波の第２信号（Ｃｂ）を出力させるフィルタ（２５ｄ）ブロックをさらに具備することを特徴とする第１の態様、第２の態様又は第３の態様のいずれかに従う位相制御装置が提供される。
【００４３】
本発明の第９の態様によれば、上記目的を達成する為に、
前記フィルタ（２５ｄ）ブロックは、複数のローパスフィルタ（２５ｄ）あるいはバンドパスフィルタ（２５ｄ）からなり、前記制御部（３０）により前記第１信号（Ｃ）の周波数に応じて使用すべきフィルタ（２５ｄ）構成が選択的に設定されることを特徴とする第８の態様に従う位相制御装置が提供される。
【００４４】
本発明の第１０の態様によれば、上記目的を達成する為に、
所望のパルスパターン信号を発生するパルスパターン発生部と、
前記パルスパターン発生部からの所望のパルスパターン信号とクロック信号との間の位相差を制御する位相制御装置と、
前記位相制御装置によって前記クロック信号との間の位相差が制御された前記パルスパターン発生部からの前記所望のパルスパターン信号に所定の補正を与えて出力するパルスパターン出力部と、
を具備するパルスパターンジェネレータにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離する９０度移相器（２２a）、前記９０度移相器（２２a）から出力された前記Ｉチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに直流電圧Ｖｉ，Ｖｑを夫々与えるための第１及び第２のミキサ（２２ｂ、２２ｃ）、及び、前記第１及び第２のミキサ（２２ｂ、２２ｃ）からの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れ（Ｄ）を有する第２信号（Ｃｂ）を出力する加算器（２２ｄ）から構成される直交変調器（２２）と、
前記第１信号（Ｃ）と、前記第２信号（Ｃｂ）との間の位相差θを検出する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差θに対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、前記設定部（３１）から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れ（Ｄ）に対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑがデジタルデータで記憶されているｓｉｎ／ｃｏｓテーブル（３０ｄ）を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、及び
前記ｓｉｎ／ｃｏｓテーブル（３０ｄ）から読み出される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータをアナログ値に変換して前記第１及び第２のミキサ（２２ｂ、２２ｃ）に夫々与えるデジタル／アナログ変換器（３２）と、
を具備していることを特徴とするパルスパターンジェネレータが提供される。
【００４５】
本発明の第１１の態様によれば、上記目的を達成する為に、
所望のパルスパターン信号を発生するパルスパターン発生部と、
前記パルスパターン発生部からの所望のパルスパターン信号とクロック信号との間の位相差を制御する位相制御装置と、
前記位相制御装置によって前記クロック信号との間の位相差が制御された前記パルスパターン発生部からの前記所望のパルスパターン信号に所定の補正を与えて出力するパルスパターン出力部とを具備するパルスパターンジェネレータにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離する９０度移相器（２２a）、前記９０度移相器（２２a）から出力された前記Ｉチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに直流電圧Ｖｉ，Ｖｑを夫々与えるための第１及び第２のミキサ（２２ｂ、２２ｃ）、及び、前記第１及び第２のミキサ（２２ｂ、２２ｃ）からの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れ（Ｄ）を有する第２信号（Ｃｂ）を出力する加算器（２２ｄ）から構成される直交変調器（２２）と、
前記第１信号（Ｃ）と、前記第２信号（Ｃｂ）との間の位相差θを検出する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差θに対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、前記設定部（３１）から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れ（Ｄ）に対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータを演算するためのｓｉｎ／ｃｏｓ演算部（３０ｅ）を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、及び
前記ｓｉｎ／ｃｏｓ演算部（３０ｅ）で演算される前記所定の直流電圧のデジタルデータをアナログ値に変換して前記第１及び第２のミキサ（２２ｂ、２２ｃ）にそれぞれ与えるデジタル／アナログ変換器（３２）と、
を具備することを特徴とするパルスパターンジェネレータが提供される。
【００４６】
本発明の第１２の態様によれば、上記目的を達成する為に、
所望のパルスパターン信号を発生するパルスパターン発生部であって、
前記クロック信号を発生するクロック発生回路と、
前記クロック発生回路からの前記クロック信号に基づいてワードパターン信号を発生するワードパターン発生部と、
前記クロック発生回路からの前記クロック信号に基づいて擬似ランダムパターン信号を発生する擬似ランダムパターン発生部と、
前記ワードパターン発生部からのワードパターン信号と前記擬似ランダムパターン発生部からの擬似ランダムパターン信号を切り換えて前記所望のパルスパターン信号として出力するスィッチと、を有するパルスパターン発生部と、
前記パルスパターン発生部からの所望のパルスパターン信号とクロック信号との間の位相差を制御する位相制御装置と、
前記位相制御装置によって前記クロック信号との間の位相差が制御された前記パルスパターン発生部からの前記所望のパルスパターン信号に所定の補正を与えて出力するパルスパターン出力部とを具備するパルスパターンジェネレータにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離すると共に、前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ直流電圧を与えることにより、前記第１信号（Ｃ）に対して前記直流電圧に応じた所望の位相遅れ（Ｄ）をもつ第２信号（Ｃｂ）を出力させる直交変調器（２２）と、
前記第１信号（Ｃ）と、前記第２信号（Ｃｂ）との間の位相差θを検出する位相比較部（２５）であって、
前記第１信号（Ｃ）を所定の分周比Ｍで分周する第１分周器（２５ａ）と、
前記第２信号（Ｃｂ）を前記第１分周器（２５ａ）の分周比と同一の分周比で分周する第２分周器（２５ｂ）と、
前記第１分周器（２５ａ）からの出力信号と前記第２分周器（２５ｂ）からの出力信号との間の位相差を検出する位相比較器（２５ｃ）と、及び
前記位相比較器（２５ｃ）によって検出される前記位相差を示す出力信号から直流成分の出力電圧を抽出するフィルタ（２５ｄ）と、
を有する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差θに対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、及び
前記フィルタ（２５ｄ）によって抽出される前記直流成分の出力電圧をデジタル値に変換して前記制御部（３０）に前記位相比較部（２５）によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器（２６）と、
を具備する位相制御装置において、
前記制御部（３０）は、
起動時に前記第１分周器（２５ａ）と前記第２分周器（２５ｂ）の内部状態を合わせて、前記第１信号（Ｃ）に対する前記第２信号（Ｃｂ）の位相差θの所定範囲内の単調変化に対して前記位相比較部（２５）からの出力電圧が単調変化するように設定する初期設定部（３０ａ）と、
前記初期設定部（３０ａ）による設定終了後に、前記第１信号（Ｃ）に対する前記第２信号（Ｃｂ）の位相差θが１周期分変化するように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧Ｖｉ，Ｖｑを変化させることにより、前記位相比較部（２５）からの初期出力値Ｖｐ１と最終出力値Ｖｐ２とをそれぞれ求め、該初期出力値Ｖｐ１と最終出力値Ｖｐ２とから前記設定部（３１）により設定された所望の位相遅れ（Ｄ）に対応した前記位相差θを与える前記位相比較部（２５）からの出力基準値Ｖｒとの関係を示す傾き一定の直線の式
Ｖｒ＝（Ｖｐ２−Ｖｐ１）θ＋（Ｖｐ１＋Ｖｐ２）／２
（ただし、θの単位はＵＩとする）
を前記位相比較部（２５）の理論特性式として求める較正部と、
前記較正部によって前記理論特性式が得られた後に、前記設定部（３１）により設定された所望の位相遅れ（Ｄ）に対応した前記位相差θを与える前記直流電圧Ｖｉ、Ｖｑを前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与えることによって得られる前記位相比較部（２５）からの出力電圧と前記所望の位相遅れ（Ｄ）に対応した前記位相差θに対して前記理論特性式から得られる出力基準値Ｖｒとを比較し、前記位相比較部（２５）からの出力電圧が前記出力基準値Ｖｒに対して設定された許容範囲内に入るように、前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧Ｖｉ、Ｖｑを制御する位相制御部（３０）と、
を備えることを特徴とするパルスパターンジェネレータが提供される。
【００４７】
本発明の第１３の態様によれば、上記目的を達成する為に、
前記パルスパターン発生部は、
前記クロック信号を発生するクロック発生回路と、
前記クロック発生回路からの前記クロック信号に基づいてワードパターン信号を発生するワードパターン発生部と、
前記クロック発生回路からの前記クロック信号に基づいて擬似ランダムパターン信号を発生する擬似ランダムパターン発生部と、
前記ワードパターン発生部からのワードパターン信号と前記擬似ランダムパターン発生部からの擬似ランダムパターン信号を切り換えて前記所望のパルスパターン信号として出力するスィッチとを有していることを特徴とする第１０又は第１１の態様に従うパルスパターンジェネレータが提供される。
【００４８】
本発明の第１４の態様によれば、上記目的を達成する為に、
前記パルスパターン出力部は、データ入力端に前記スィッチからの前記所望のパルスパターン信号が入力されると共に、クロック入力端に前記位相制御装置からの前記第１信号（Ｃ）に対して前記所定の直流電圧に応じた所望の位相遅れ（Ｄ）をもつ第２信号（Ｃｂ）が入力されることにより、前記クロック発生回路からの前記クロック信号との間の位相差を制御する位相制御装置によって前記クロック発生回路からの前記クロック信号との間の前記位相差が制御された前記所望のパルスパターン信号として出力するＤ−フリップフロップと、
前記Ｄ−フリップフロップからの前記位相差が制御された前記所望のパルスパターン信号に対して振幅補正を与えると共に、直流（ＤＣ）オフセット補正を与えてデータ出力として出力する出力回路とを有していることを特徴とする第１２の態様又は第１３の態様に従うパルスパターンジェネレータが提供される。
【００４９】
本発明の第１５の態様によれば、上記目的を達成する為に、
前記クロック発生回路からの前記クロック信号が、クロック出力として前記データ出力と共に、外部に出力されるようになされていることを特徴とする第１４の態様に従うパルスパターンジェネレータが提供される。
【００５０】
本発明の第１６の態様によれば、上記目的を達成する為に、
前記位相制御装置の前記位相比較部（２５）は、
前記第１信号（Ｃ）を所定の分周比Ｍで分周する第１分周器（２５ａ）と、
前記第２信号（Ｃｂ）を前記第１分周器（２５ａ）の分周比と同一の分周比で分周する第２分周器（２５ｂ）と、
前記第１分周器（２５ａ）からの出力信号と、前記第２分周器（２５ｂ）からの出力信号との間の位相差を検出する位相比較器（２５ｃ）と、
前記位相比較器（２５ｃ）によって検出される前記位相差を示す出力信号から直流成分の出力電圧を抽出するフィルタ（２５ｄ）と、を有し、
前記位相制御装置は、さらに、前記フィルタ（２５ｄ）によって抽出される前記直流成分の出力電圧をデジタル値に変換して前記制御部（３０）に前記位相比較部（２５）によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器（２６）を具備することを特徴とする第１０の態様又は第１１の態様に記載のパルスパターンジェネレータが提供される。
【００５１】
本発明の第１７の態様によれば、上記目的を達成する為に、
前記位相制御装置の前記位相比較部（２５）は、イクシクルシブオア（ＥＸ−ＯＲ）型の位相比較器（２５ｃ）を含むことを特徴とする第１０の態様、第１１の態様或いは第１２の態様いずれかに従うパルスパターンジェネレータが提供される。
【００５２】
本発明の第１８の態様によれば、上記目的を達成する為に、
前記位相制御装置は、
前記第１信号（Ｃ）として矩形波の信号を受けるとき、該矩形波の第１信号（Ｃ）を正弦波の第１信号（Ｃ）に変換して前記直交変調器（２２）に入力させる第１フィルタ（２５ｄ）ブロックと、
前記直交変調器（２２）から出力される信号を受けて、スプリアスや直流分を除去し、正弦波の第２信号（Ｃｂ）として出力させる第２フィルタ（２５ｄ）ブロックと、
前記第２フィルタ（２５ｄ）ブロックから出力される前記正弦波の第２信号（Ｃｂ）を矩形波の第２信号（Ｃｂ）に変換して出力させる波形整形器と、
をさらに具備することを特徴とする第１０の態様又は第１１の態様に従うパルスパターンジェネレータが提供される。
【００５３】
本発明の第１９の態様によれば、上記目的を達成する為に、
前記第１及び第２フィルタ（２５ｄ）ブロックは、それぞれ、複数のローパスフィルタ（２５ｄ）あるいはバンドパスフィルタ（２５ｄ）からなり、前記制御部（３０）により前記第１信号（Ｃ）の周波数に応じて使用すべきフィルタ（２５ｄ）構成が選択的に設定されることを特徴とする第１８の態様に従う記載のパルスパターンジェネレータが提供される。
【００５４】
本発明の第２０の態様によれば、上記目的を達成する為に、
前記位相制御装置は、前記第１信号（Ｃ）として正弦波の信号を受けるとき、前記直交変調器（２２）から出力される信号を受けて、スプリアスや直流分を除去し、正弦波の第２信号（Ｃｂ）として出力させるフィルタ（２５ｄ）ブロックをさらに具備することを特徴とする第１０の態様、第１１の態様或いは第１２の態様のいずれかに従うパルスパターンジェネレータが提供される。
【００５５】
本発明の第２１の態様によれば、上記目的を達成する為に、
前記フィルタ（２５ｄ）ブロックは、複数のローパスフィルタ（２５ｄ）あるいはバンドパスフィルタ（２５ｄ）からなり、前記制御部（３０）により前記第１信号（Ｃ）の周波数に応じて使用すべきフィルタ（２５ｄ）構成が選択的に設定されることを特徴とする第２０の態様に従うパルスパターンジェネレータが提供される。
【００５６】
本発明の第２２の態様によれば、上記目的を達成する為に、
外部から入力されるクロック信号の位相を制御する位相制御装置と、
前記位相制御装置によって位相が制御されたクロック信号に基づいて所望の基準パターン信号を発生する基準パターン発生回路と、
外部から入力されるデータ入力信号としての被エラー検出信号と前記基準パターン発生回路からの所望の基準パターン信号とをビット単位で比較してビットエラー信号を出力するイクシクルシーブオア回路と、
前記イクシクルシブオア回路からのビットエラー信号と前記位相制御装置によって位相が制御された前記クロック信号とに基づいて前記基準パターン発生回路から出力される前記所望の基準パターン信号の出力タイミングを前記外部から入力される被エラー検出信号の入力タイミングとビット単位で一致させるための同期信号の位相を制御する同期制御回路と、及び
前記イクシクルシブオア回路からのビットエラー信号を計数して出力するエラー計数回路と、
を具備するエラーディテクタにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離する９０度移相器（２２a）、前記９０度移相器（２２a）から出力された前記Ｉチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに所定の直流電圧Ｖｉ，Ｖｑを夫々与えるための第１及び第２のミキサ（２２ｂ、２２ｃ）、及び、前記第１及び第２のミキサ（２２ｂ、２２ｃ）からの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れ（Ｄ）をもつ第２信号（Ｃｂ）を出力する加算器（２２ｄ）により構成されている直交変調器（２２）と、
前記第１信号（Ｃ）と、前記２信号との間の位相差θを検出する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差に対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、前記設定部（３１）から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れ（Ｄ）に対応する正弦値／余弦値で示される前記直流電圧Ｖｉ，Ｖｑがデジタルデータで記憶されているｓｉｎ／ｃｏｓテーブル（３０ｄ）を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、及び
前記制御部（３０）の前記ｓｉｎ／ｃｏｓテーブル（３０ｄ）から読み出される前記直流電圧Ｖｉ，Ｖｑのデジタルデータをアナログ値に変換して前記第１及び第２のミキサ（２２ｂ、２２ｃ）にそれぞれ与えるデジタル／アナログ変換器（３２）と、
を具備することを特徴とするエラーディテクタが提供される。
【００５７】
本発明の第２３の態様によれば、上記目的を達成する為に、
外部から入力されるクロック信号の位相を制御する位相制御装置と、
前記位相制御装置によって位相が制御されたクロック信号に基づいて所望の基準パターン信号を発生する基準パターン発生回路と、
外部から入力されるデータ入力信号としての被エラー検出信号と前記基準パターン発生回路からの所望の基準パターン信号とをビット単位で比較してビットエラー信号を出力するイクシクルシブオア回路と、
前記イクシクルシブオア回路からのビットエラー信号と前記位相制御装置によって位相が制御された前記クロック信号とに基づいて前記基準パターン発生回路から出力される前記所望の基準パターン信号の出力タイミングを前記外部から入力される被エラー検出信号の入力タイミングとビット単位で一致させるための同期信号の位相を制御する同期制御回路と、
前記イクシクルシブオア回路からのビットエラー信号を計数して出力するエラー計数回路と、
を具備するエラーディテクタにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離する９０度移相器（２２a）、前記９０度移相器（２２a）から出力された前記Ｉチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに直流電圧Ｖｉ，Ｖｑを夫々与えるための第１及び第２のミキサ（２２ｂ、２２ｃ）、及び、前記第１及び第２のミキサ（２２ｂ、２２ｃ）からの各出力を加算して前記直流電圧Ｖｉ，Ｖｑに応じた前記所望の位相遅れ（Ｄ）を有する第２信号（Ｃｂ）を出力する加算器（２２ｄ）から構成される直交変調器（２２）と、
前記第１信号（Ｃ）と、前記２信号との間の位相差θを検出する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差θに対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、前記設定部（３１）から所定の間隔で０〜π〜２πの間で任意に設定される所望の位相遅れ（Ｄ）に対応する正弦値／余弦値で示される前記所定の直流電圧Ｖｉ，Ｖｑのデジタルデータを演算するためのｓｉｎ／ｃｏｓ演算部（３０ｅ）を有し、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、及び
前記制御部（３０）の前記ｓｉｎ／ｃｏｓ演算部（３０ｅ）で演算される前記直流電圧Ｖｉ，Ｖｑのデジタルデータをアナログ値に変換して前記第１及び第２のミキサ（２２ｂ、２２ｃ）にそれぞれ与えるデジタル／アナログ変換器（３２）と、
を具備することを特徴とするエラーディテクタが提供される。
【００５８】
本発明の第２４の態様によれば、上記目的を達成する為に、
外部から入力されるクロック信号の位相を制御する位相制御装置と、
前記位相制御装置によって位相が制御されたクロック信号に基づいて所望の基準パターン信号を発生する基準パターン発生回路と、
外部から入力されるデータ入力信号としての被エラー検出信号と前記基準パターン発生回路からの所望の基準パターン信号とをビット単位で比較してビットエラー信号を出力するイクシクルシブオア回路と、
前記イクシクルシブオア回路からのビットエラー信号と前記位相制御装置によって位相が制御された前記クロック信号とに基づいて前記基準パターン発生回路から出力される前記所望の基準パターン信号の出力タイミングを前記外部から入力される被エラー検出信号の入力タイミングとビット単位で一致させるための同期信号の位相を制御する同期制御回路と、
前記イクシクルシブオア回路からのビットエラー信号を計数して出力するエラー計数回路と、
前記クロック信号として、外部から入力されるデータ入力信号としての被エラー検出信号に含まれている矩形波信号としてのクロック信号を再生して出力するクロック発生回路と、
前記クロック発生回路からの前記クロック信号または外部から入力されるクロック信号を切り換えて前記位相制御装置に前記外部からのクロック信号がローカル信号として入力される前記第１信号（Ｃ）として出力するスィッチと、
を具備するエラーディテクタにおいて、
前記位相制御装置は、
前記クロック信号がローカル信号として入力される第１信号（Ｃ）を互いに直交関係にあるＩチャネル信号（Ｃｉ）とＱチャネル信号（Ｃｑ）とに分離すると共に、前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ所定の直流電圧を与えることにより、前記第１信号（Ｃ）に対して前記所定の直流電圧に応じた所望の位相遅れ（Ｄ）をもつ第２信号（Ｃｂ）を出力させる直交変調器（２２）と、
前記第１信号（Ｃ）と、前記２信号との間の位相差θを検出する位相比較部（２５）と、
前記所望の位相遅れ（Ｄ）を設定するための設定部（３１）と、
前記位相比較部（２５）によって検出される前記位相差に対応した出力値が前記設定部（３１）によって設定された前記所望の位相遅れ（Ｄ）に対応する値に等しくなるように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧を制御する制御部（３０）であって、
起動時に前記第１分周器（２５ａ）と前記第２分周器（２５ｂ）の内部状態を合わせて、前記第１信号（Ｃ）に対する前記第２信号（Ｃｂ）の位相差θの所定範囲内の単調変化に対して前記位相比較部（２５）からの出力電圧Ｖｐが単調変化するように設定する初期設定部（３０ａ）と、
前記初期設定部（３０ａ）による設定終了後に、前記第１信号（Ｃ）に対する前記第２信号（Ｃｂ）の位相差θが１周期分変化するように前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧Ｖｉ，Ｖｑを変化させることにより、前記位相比較部（２５）からの初期出力値Ｖｐ１と最終出力値Ｖｐ２とをそれぞれ求め、該初期出力値Ｖｐ１と最終出力値Ｖｐ２とから前記設定部（３１）により設定された所望の位相遅れ（Ｄ）に対応した前記位相差θを与える前記位相比較部（２５）からの出力基準値Ｖｒとの関係を示す傾き一定の直線の式
Ｖｒ＝（Ｖｐ２−Ｖｐ１）θ＋（Ｖｐ１＋Ｖｐ２）／２
（ただし、θの単位はＵＩとする）
を前記位相比較部（２５）の理論特性式として求める較正部と、
前記較正部によって前記理論特性式が得られた後に、前記設定部（３１）により設定された所望の位相遅れ（Ｄ）に対応した前記位相差θを与える前記直流電圧Ｖｉ、Ｖｑを前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与えることによって得られる前記位相比較部（２５）からの出力電圧Ｖｐと前記所望の位相遅れ（Ｄ）に対応した前記位相差θに対して前記理論特性式から得られる出力基準値Ｖｒとを比較し、前記位相比較部（２５）からの出力電圧Ｖｐが前記出力基準値Ｖｒに対して設定された許容範囲内に入るように、前記直交変調器（２２）における前記Ｉチャネル信号（Ｃｉ）と前記Ｑチャネル信号（Ｃｑ）とにそれぞれ与える前記直流電圧Ｖｉ、Ｖｑを制御する位相制御部（３０）とを備え、
前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部（３０）と、
を具備することを特徴とするエラーディテクタが提供される。
【００５９】
本発明の第２５の態様によれば、上記目的を達成する為に、
前記クロック信号として、外部から入力されるデータ入力信号としての被エラー検出信号に含まれている矩形波信号としてのクロック信号を再生して出力するクロック発生回路と、
前記クロック発生回路からの前記クロック信号または外部から入力されるクロック信号を切り換えて前記位相制御装置に前記外部からのクロック信号がローカル信号として入力される前記第１信号（Ｃ）として出力するスィッチとをさらに具備することを特徴とする第２２の態様又は第２３の態様に従ったエラーディテクタが提供される。
【００６０】
本発明の第２６の態様によれば、上記目的を達成する為に、
前記クロック発生回路において、前記データ入力信号としての前記被エラー検出信号に含まれている前記矩形波信号としての前記クロック信号を再生するのが困難な場合には、前記外部からのクロック信号が用いられることを特徴とする第２５の態様に従ったエラーディテクタが提供される。
【００６１】
本発明の第２７の態様によれば、上記目的を達成する為に、
前記基準パターン発生回路は、前記クロック信号に基づいてワードパターン信号を発生するワードパターン発生部と、
前記クロック信号に基づいて擬似ランダムパターン信号を発生する擬似ランダムパターン発生部と、
前記ワードパターン発生部からの前記ワードパターン信号と前記擬似ランダムパターン発生部からの前記擬似ランダムパターン信号とを切り換えて前記所望の基準パターン信号として出力するスィッチとを有していることを特徴とする第２２の態様、第２３の態様或いは第２４の態様のいずれかに従ったエラーディテクタが提供される。
【００６２】
本発明の第２８の態様によれば、上記目的を達成する為に、
前記位相制御装置の前記位相比較部（２５）は、
前記第１信号（Ｃ）を所定の分周比Ｍで分周する第１分周器（２５ａ）と、
前記第２信号（Ｃｂ）を前記第１分周器（２５ａ）の分周比と同一の分周比で分周する第２分周器（２５ｂ）と、
前記第１分周器（２５ａ）からの出力信号と、前記第２分周器（２５ｂ）からの出力信号との間の位相差θを検出する位相比較器（２５ｃ）と、
前記位相比較器（２５ｃ）によって検出される前記位相差θを示す出力信号から直流成分の出力電圧Ｖｐを抽出するフィルタ（２５ｄ）と、
を有し、
前記位相制御装置は、さらに、前記フィルタ（２５ｄ）によって抽出される前記直流成分の出力電圧Ｖｐをデジタル値に変換して前記制御部（３０）に前記位相比較部（２５）によって検出される前記位相差に対応した出力値として供給するアナログ／デジタル変換器（２６）を具備することを特徴とする第２４の態様又は第２５の態様に従ったエラーディテクタが提供される。
【００６３】
本発明の第２９の態様によれば、上記目的を達成する為に、
前記位相制御装置の前記位相比較部（２５）は、イクシクルシブオア（ＥＸ−ＯＲ）型の位相比較器（２５ｃ）を含むことを特徴とする第２２の態様、第２３の態様或いは第２４の態様のいずれかに従ったエラーディテクタが提供される。
【００６４】
本発明の第３０の態様によれば、上記目的を達成する為に、
前記位相制御装置は、
前記第１信号（Ｃ）として矩形波の信号を受けるとき、該矩形波の第１信号（Ｃ）を正弦波の第１信号（Ｃ）に変換して前記直交変調器（２２）に入力させる第１フィルタ（２５ｄ）ブロックと、
前記直交変調器（２２）から出力される信号を受けて、スプリアスや直流分を除去し、正弦波の第２信号（Ｃｂ）として出力させる第２フィルタ（２５ｄ）ブロックと、
前記第２フィルタ（２５ｄ）ブロックから出力される前記正弦波の第２信号（Ｃｂ）を矩形波の第２信号（Ｃｂ）に変換して出力させる波形整形器とをさらに具備することを特徴とする第２４の態様又は第２５の態様に従ったエラーディテクタが提供される。
【００６５】
本発明の第３１の態様によれば、上記目的を達成する為に、
前記第１及び第２フィルタ（２５ｄ）ブロックは、それぞれ、複数のローパスフィルタ（２５ｄ）あるいはバンドパスフィルタ（２５ｄ）からなり、前記制御部（３０）により前記第１信号（Ｃ）の周波数に応じて使用すべきフィルタ（２５ｄ）構成が選択的に設定されることを特徴とする第３０の態様に従ったエラーディテクタが提供される。
【００６６】
本発明の第３２の態様によれば、上記目的を達成する為に、
前記位相制御装置は、前記第１信号（Ｃ）として正弦波の信号を受けるとき、前記直交変調器（２２）から出力される信号をうけて、スプリアスや直流分を除去し、正弦波の第２信号（Ｃｂ）として出力させるフィルタ（２５ｄ）ブロックをさらに具備することを特徴とする第２２の態様、第２３の態様或いは第２４の態様のいずれかに従ったエラーディテクタが提供される。
【００６７】
本発明の第３３の態様によれば、上記目的を達成する為に、
前記フィルタ（２５ｄ）ブロックは、複数のローパスフィルタ（２５ｄ）あるいはバンドパスフィルタ（２５ｄ）からなり、前記制御部（３０）により前記第１信号（Ｃ）の周波数に応じて使用すべきフィルタ（２５ｄ）構成が選択的に設定されることを特徴とする第３２の態様に従ったエラーディテクタが提供される。
【図面の簡単な説明】
【００７９】
【図１Ａ】図１Ａは、本発明が適用される位相制御装置の第１の実施形態として矩形波信号の位相制御を行う場合の構成を示すブロック図である。
【図１Ｂ】図１Ｂは、本発明が適用される位相制御装置２０の第１の実施形態におけるフィードバック制御回路を構成する位相比較部２５に用いられているＥＸＯＲ型の位相比較器２５ｃの動作を説明するために示すタイミングチャートである。
【図１Ｃ】図１Ｃは、本発明が適用される位相制御装置２０の第１の実施形態におけるフィードバック制御回路を構成する制御部３０に用いられているｓｉｎ／ｃｏｓテーブル３０ｄの内容を説明するために示す図である。
【図１Ｄ】図１Ｄは、本発明が適用される位相制御装置２０の第１の実施形態におけるフィードバック制御回路を構成する制御部３０にｓｉｎ／ｃｏｓ演算部３０ｅを用いる変形例の構成を示すブロック図である。
【図２】図２は、本発明が適用される位相制御装置の第１の実施形態の要部の特性を説明するために示す図である。
【図３】図３は、本発明が適用される位相制御装置の第１の実施形態の要部の特性を説明するために図２の一部を拡大して示す図である。
【図４】図４は、本発明が適用される位相制御装置の第１の実施形態の要部の処理手順を説明するために示すフローチャートである。
【図５】図５は、本発明が適用される位相制御装置の第１の実施形態の要部の処理手順を説明するために示すフローチャートである。
【図６】図６は、本発明が適用される位相制御装置の第１の実施形態の要部の処理手順を説明するために示すフローチャートである。
【図７】図７は、本発明が適用される位相制御装置の第１の実施形態の要部の処理手順を説明するために示すフローチャートである。
【図８】図８は、本発明が適用される位相制御装置の第１の実施形態の設定位相対出力位相の特性を補正前と補正後との対比において示す図ある。
【図９】図９は、本発明が適用される位相制御装置の第１の実施形態の設定位相対出力位相誤差特性を補正前と補正後との対比において示す図ある。
【図１０Ａ】図１０Ａは、本発明が適用される位相制御装置の第２の実施形態として正弦波信号の位相制御を行う場合の構成を示すブロック図である。
【図１０Ｂ】図１０Ｂは、本発明が適用される位相制御装置の第２の実施形態として正弦波信号の位相制御を行う場合の変形例の構成を示すブロック図である。
【図１０Ｃ】図１０Ｃは、本発明が適用される第３の実施形態として第１の実施形態による位相制御装置を用いるパルスパターンジェネレータの構成を示すブロック図である。
【図１０Ｄ】図１０Ｄは、本発明が適用される第３の実施形態の変形例として第１の実施形態の変形例による位相制御装置を用いるパルスパターンジェネレータの構成を示すブロック図である。
【図１０Ｅ】図１０Ｅは、本発明が適用される第４の実施形態として第２の実施形態による位相制御装置を用いるパルスパターンジェネレータの構成を示すブロック図である。
【図１０Ｆ】図１０Ｆは、本発明が適用される第４の実施形態の変形例として第２の実施形態の変形例による位相制御装置を用いるパルスパターンジェネレータの構成を示すブロック図である。
【図１０Ｇ】図１０Ｇは、本発明が適用される第５の実施形態として第１の実施形態による位相制御装置を用いるエラーディテクタの構成を示すブロック図である。
【図１０Ｈ】図１０Ｈは、本発明が適用される第５の実施形態の変形例として第１の実施形態の変形例による位相制御装置を用いるエラーディテクタの構成を示すブロック図である。
【図１０Ｉ】図１０Ｉは、本発明が適用される第６の実施形態として第２の実施形態による位相制御装置を用いるエラーディテクタの構成を示すブロック図である。
【図１０Ｊ】図１０Ｊは、本発明が適用される第６の実施形態の変形例として第２の実施形態の変形例による位相制御装置を用いるエラーディテクタの構成を示すブロック図である。
【図１１Ａ】図１１Ａは、従来技術による位相制御装置として直交変調器を用いて信号遅延を行う場合の構成を示すブロック図である。
【図１１Ｂ】図１１Ｂは、従来技術による位相制御装置として直交変調器を用いて信号遅延を行う場合の動作原理を説明するために示すベクトル図である。
【発明を実施するための最良の形態】
【００８０】  以下、図面に基づいて本発明の実施の形態を説明する。【００８１】（第１の実施形態）
図１Ａは、本発明が適用される位相制御装置２０の第１の実施形態として矩形波信号の位相制御を行う場合の構成を示すブロック図である。【００８２】  この図１Ａに示される第１の実施形態による位相制御装置２０は、基本的な構成として、ローカル信号として入力される第１信号Ｃを互いに直交関係にあるＩチャネル信号ＣｉとＱチャネル信号Ｃｑとに分離すると共に、前記Ｉチャネル信号Ｃｉと前記Ｑチャネル信号Ｃｑとにそれぞれ直流電圧Ｖｉ，Ｖｑを与えることにより、前記第１信号Ｃａに対して前記直流電圧Ｖｉ，Ｖｑに応じた所望の位相遅れＤをもつ第２信号Ｃ′を出力させる直交変調器２２と、前記直交変調器２２に入力される前記第１信号Ｃと、前記直交変調器２２から出力される前記第２信号Ｃ′との間の位相差θを検出する位相比較部２５と、前記所望の位相遅れＤを設定するための設定部３１と、前記位相比較部２５によって検出される前記位相差θに対応した出力値が前記設定部３１によって設定された前記所望の位相遅れＤに対応する値に等しくなるように前記直交変調器２２における前記Ｉチャネル信号Ｃｉと前記Ｑチャネル信号Ｃｑとにそれぞれ与える前記直流電圧を制御するもので、前記直流電圧がＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部３０とを具備することを特徴とする。【００８３】  具体的には、図１Ａに示されているように、この位相制御装置２０は、例えば、１００ＭＨｚ〜１０ＧＨｚの範囲で周波数可変されるクロック信号のような矩形波の信号を第１信号Ｃとして受けて、最終的に該第１信号Ｃに所望の遅延を与えた矩形波の第２信号Ｃ′として出力する。【００８４】  第１信号Ｃは、第１フィルタブロック２１により正弦波の第１信号Ｃａに変換されて直交変調器２２に入力される。【００８５】  第１フィルタブロック２１は、例えば、複数のローパスフィルタ（ＬＰＦ）あるいはバンドパスフィルタ（ＢＰＦ）からなり、後述する制御部３０により第１信号Ｃの周波数に応じて使用すべきフィルタ構成が選択的に設定される。【００８６】  直交変調器２２は、９０度移相器２２ａ、第１ミキサ２２ｂ、第２ミキサ２２ｃ及び加算器２２ｄとから構成される。【００８７】  第１フィルタブロック２１からの正弦波の第１信号Ｃａは、ローカル信号（キャリア信号とも言う）として９０度移相器２２ａに入力される。【００８８】  ９０度移相器２２ａは、ローカル信号として入力される正弦波の第１信号Ｃａを互いに直交関係にあるＩチャネル信号ＣｉとＱチャネル信号Ｃｑとに分離して出力する。【００８９】  ９０度移相器２２ａから出力されたＩチャネル信号ＣｉとＱチャネル信号Ｃｑとにそれぞれ所定の直流電圧Ｖｉ，Ｖｑ（ただし、Ｖｉ，Ｖｑは、Ｖｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たすものとする）を与えるために、９０度移相器２２ａから出力されたＩチャネル信号Ｃｉと後述するデジタル／アナログ（Ｄ／Ａ）変換器３２からの直流電圧ＶｉとがＩチャネル側の第１ミキサ２２ｂに入力されると共に、９０度移相器２２ａから出力されたＱチャネル信号ＣｑとＤ／Ａ変換器３２からの直流電圧ＶｑとがＱチャネル側の第２ミキサ２２ｃに入力される。【００９０】  両ミキサ２２ｂ、２２ｃからの各出力は、加算器２２ｄで加算されることにより、ほぼ正弦波の第２信号Ｃｂとして出力される。【００９１】  この第２信号Ｃｂは、第１フィルタブロック２１とほぼ同様に構成される第２フィルタブロック２３に入力されることにより、スプリアスや直流分が除去された正弦波の第２信号Ｃｂ′として出力された後、さらに波形整形器２４により矩形波の第２信号Ｃ′に変換されて出力される。【００９２】  この波形整形器２４からの第２信号Ｃ′には、前記したように、直交変調器２２の直交誤差やオフセット誤差等の影響により生じた位相誤差が含まれている。【００９３】  そこで、波形整形器２４からの第２信号Ｃ′に含まれている直交変調器２２の直交誤差やオフセット誤差等の影響により生じた位相誤差を補正するために、この第２信号Ｃ′は、第１信号Ｃと共にフィードバック制御回路を構成する位相比較部２５に入力される。【００９４】  この位相比較部２５は、第１信号Ｃ及び第２信号Ｃ′をそれぞれＭ分周（Ｍは、例えば、１６、３２等）する第１分周器２５ａ及び第２分周器２５ｂと、両分周器２５ａ、２５ｂからの各出力信号Ｕ、Ｕ′間の位相差θを検出するための、例えば、イクシクルシーブオア（ＥＸ−ＯＲ）型の位相比較器２５ｃと、この位相比較器２５ｃからの出力信号Ｖからその平均値（直流成分）Ｖｐを抽出するフィルタ２５ｄにより構成されている。【００９５】  なお、この場合には、内部構造が簡単で内部遅延が少ないＥＸ−ＯＲ型の位相比較器２５ｃが用いられているものとする。【００９６】  第１分周器２５ａ及び第２分周器２５ｂは、ＥＸ−ＯＲ型の位相比較器２５ｃへの入力信号の周波数を下げると共に、デューティ比を１対１（５０パーセント）にし、且つＥＸ−ＯＲ型の位相比較器２５ｃの不感領域（位相差の変化に対して出力が変化しない領域）を避けて、両信号Ｃ、Ｃ′の位相差θが±πの範囲におけるフィルタ２５ｄの出力電圧範囲を、位相差θの変化に対して単調変化する領域内に設定するために用いられている。【００９７】  図１Ｂは、本発明が適用される位相制御装置２０の第１の実施形態におけるフィードバック制御回路を構成する位相比較部２５に用いられているＥＸ−ＯＲ型の位相比較器２５ｃの動作を説明するために示すタイミングチャートである。【００９８】  すなわち、ＥＸ−ＯＲ型の位相比較器２５ｃは、図１Ｂに示すように、第１分周器２５ａ及び第２分周器２５ｂからの各出力信号Ｕ、Ｕ′が入力されると、Ｕ、Ｕ′の一方がハイレベルである期間にハイレベルとなり、且つ、Ｕ、Ｕ′の両方がローレベルである期間にローレベルとなる位相差検出信号Ｖを出力する。【００９９】  そして、この位相差検出信号Ｖにおいて図示破線で示した直流平均値Ｖｐが、フィルタ２５ｄにより抽出される。【０１００】  なお、位相比較器２５ｃとしては、ＥＸ−ＯＲ型に限らず、フリップフロップを用いてもよい。【０１０１】  その場合、一般的なフリップフロップでは、前述の入力信号以外に、別途クロック信号の入力が必要となる。【０１０２】  位相比較部２５からの出力電圧Ｖｐは、アナログ／デジタル（Ａ／Ｄ）変換器２６によりデジタル値に変換された後、制御部３０に入力される。【０１０３】  制御部３０は、後述する初期設定部３０ａと、較正部３０ｂと、位相制御部３０ｃを有していると共に、ｓｉｎ／ｃｏｓテーブル３０ｄを内部に有している。【０１０４】  図１Ｃは、本発明が適用される位相制御装置２０の第１の実施形態におけるフィードバック制御回路を構成する制御部３０に用いられているｓｉｎ／ｃｏｓテーブル３０ｄの内容を説明するために示す図である。【０１０５】  図１Ｃに示すように、ｓｉｎ／ｃｏｓテーブル３０ｄには、設定部３１から設定された所望の位相遅れの設定値Ｄが単位をユニットインターバルＵＩとしたとき、例えば、０．０００２００ＵＩの間隔で０〜π〜２πの間で任意に設定されるのに対応した正弦値／余弦値で示される直列電圧Ｖｉ、Ｖｑがデジタルデータとして記憶されている。【０１０６】  そして、制御部３０は、設定部３１から設定された所望の位相遅れＤの設定値を受け、その設定値Ｄに対応する直列電圧Ｖｉ、Ｖｑをｓｉｎ／ｃｏｓテーブル３０ｄから読み出してＤ／Ａ変換器３２を介して直交変調器２２に与えると共に、位相比較部２５の出力電圧Ｖｐが設定値Ｄに対応した値となるように直流電圧Ｖｉ、Ｖｑを可変制御する。【０１０７】  このようにして、制御部３０は、所望の位相遅れＤの設定値（０〜２π）が設定部３１から設定されると、該所望の位相遅れＤの設定値に対応する直流電圧Ｖｉ、Ｖｑを与えるｓｉｎ値及びｃｏｓ値をｓｉｎ／ｃｏｓテーブル３０ｄから読み出してＤ／Ａ変換器３２を介して直交変調器２２に与えると共に、位相比較部２５の出力電圧Ｖｐが所望の位相遅れＤの設定値に対応した値となるように直流電圧Ｖｉ、Ｖｑが可変制御されるように、位相比較部２５と制御部３０とを含むフィードバック制御回路を機能させる。【０１０８】  このようなフィードバック制御回路の機能により、位相制御装置２０から最終的に出力される第２信号Ｃ′は、直交変調器２２の直交誤差やオフセット誤差等の影響により生じた位相誤差がキャンセルされるように補正されることになる。【０１０９】  また、この制御部３０は、第１信号Ｃの周波数を検出する機能を有しており、その検出した周波数ｆに応じて第１フィルタブロック２１と第２フィルタブロック２３のフィルタ選択設定処理を行う。【０１１０】  次に、制御部３０の処理の大要について説明する。【０１１１】  図２は、本発明が適用される位相制御装置の第１の実施形態の要部の特性を説明するために示す図である。【０１１２】  すなわち、図２は、分周信号Ｕ、Ｕ′の位相差φ及び両信号Ｃ、Ｃ′の位相差θと、位相比較部２５の出力電圧Ｖｐとの関係を表す図である。【０１１３】  図２に示すように、分周信号Ｕ、Ｕ′の位相差φの増加に伴い、分周信号Ｕ、Ｕ′がほぼ同相（φ＝２ｎπ、ｎ＝０、１、…）からほぼ逆相（φ＝（２ｎ＋１）π）となるまでの期間の出力電圧Ｖｐがほぼ直線的に単調増加している。【０１１４】  また、図２に示すように、両信号Ｕ、Ｕ′がほぼ逆相（φ＝（２ｎ＋１）π）からほぼ同相（φ＝（２ｎ＋２）π）となるまでの期間の出力電圧Ｖｐはほぼ直線的に単調減少している。【０１１５】  また、図２に示すように、両信号Ｕ、Ｕ′が同相（φ＝２ｎπ、ｎ＝０、１、…）及び逆相（φ＝（２ｎ＋１）π）となる位相差φの近傍で不感領域が現れる。【���１１６】  一方、両信号Ｃ、Ｃ′の位相差θはθ＝Ｍ・φの関係を有しており、その位相差θが±π変化する領域は、分周により１／Ｍの領域に圧縮されているので、図２に示しているように、単調増加領域の中心電圧Ｖｍを挟み、θが２π分（φでは２π／Ｍ分）変化する領域を検出動作領域として用いることにより、不感領域を避けて位相検出を行うことができる。【０１１７】  ただし、前記したように位相比較部２５には第１分周器２５ａと第２分周器２５ｂが含まれており、装置起動毎に両分周器２５ａ、２５ｂの出力信号の立ち上がり／立ち下がりエッジ位置は、分周比Ｍと同じ場合分け（Ｍ通り）のうちの任意のタイミングとなってしまう。【０１１８】  そこで、この制御部３０では、初期設定部３０ａにより、装置起動時等に２つの分周器２５ａ、２５ｂの出力信号の立ち上がり／立ち下がりエッジ位置を確定させるため、この２つの分周器２５ａ、２５ｂに対してリセットを行い、検出動作領域が単調増加領域の中央部となるようにする。【０１１９】  図３は、本発明が適用される位相制御装置の第１の実施形態の要部の特性を説明するために図２の一部を拡大して示す図である。【０１２０】  すなわち、図３は、図２における両信号Ｃ、Ｃ′の位相差θが０±π（０±０．５ＵＩ）の２π（１ＵＩ）分変化する領域を拡大して示す図である。【０１２１】  すなわち、図３に示すように、位相差θが−π（−０．５ＵＩ）からπ（０．５ＵＩ）まで変化するとき、出力電圧ＶｐはＶｐ１からＶｐ２へ単調増加するにもかかわらず、その変化特性Ｇは前記した直交変調器２２の誤差により、傾き一定の直線Ｒ（位相比較部２５本来の特性）とは必ずしも一致しない。【０１２２】  ただし、変化特性Ｇの電圧がＶｐ１からＶｐ２まで変化したときの位相差θの変化量は２πであるので、上記出力電圧Ｖｐ１のときと出力電圧Ｖｐ２のときには直線Ｒと交わることになる。【０１２３】  そこで、この制御部３０では、上記初期設定部３０ａによる初期設定処理の後に、較正部３０ｂにより、上記出力電圧Ｖｐ１、Ｖｐ２を求め、位相比較部２５の特性を示す直線Ｒの式（理論特性式）、
Ｖｒ＝（Ｖｐ２−Ｖｐ１）θ＋（Ｖｐ１＋Ｖｐ２）／２
を求めている（この場合のθの単位はＵＩとする）。【０１２４】  そして、この較正部３０ｂによる処理が終了したのち、位相制御部３０ｃが、設定部３１によって指定された所望の位相遅れＤと理論特性式から得られる出力基準値Ｖｒに対して位相比較部２５から実際に出力される電圧Ｖｐが等しくなる（許容範囲に入る）ように直交変調器２２に与える直流電圧Ｖｉ、Ｖｑを可変制御して、所望の位相遅れＤをもつ第２信号Ｃ′を得ている。【０１２５】  次に、制御部３０の具体的な処理手順を説明する。【０１２６】  図４は、本発明が適用される位相制御装置の第１の実施形態の要部の処理手順を説明するために示すフローチャートである。【０１２７】  始めに制御部３０による全体処理について説明する。【０１２８】  まず、制御部３０は、図４に示すように、装置の起動時（電源投入時等）に第１信号Ｃの周波数ｆを検出する（ステップＳ１）。【０１２９】  次に、制御部３０は、ステップＳ１において検出された第１信号Ｃの周波数ｆに基づいて第１フィルタブロック２１、第２フィルタブロック２３の選択設定処理を行う（ステップＳ２）。【０１３０】  次に、制御部３０は、ステップＳ３において、初期化部３０ａによる初期化処理を実行する。【０１３１】  続いて、制御部３０は、ステップＳ４において、較正部３０ｂによる較正処理を実行した後、ステップＳ５において、位相制御部３０ｃによる設定された所望の位相遅れＤの制御処理を行う。【０１３２】  制御部３０の初期化部３０ａによる初期化処理ステップＳ３は、図５に示すように、両分周器２５ａ、２５ｂの内部の初期状態の違いによって生じる分周信号Ｕ、Ｕ′の位相差をなくし、位相比較部２５の出力電圧Ｖｐが前記した中心電圧Ｖｍに対して設定された電圧範囲Ｖｍ±Ｖｕで且つ単調増加する範囲に入るようにする処理である。【０１３３】  図５は、本発明が適用される位相制御装置の第１の実施形態の要部の処理手順として初期化処理ステップＳ３の処理手順を説明するために示すフローチャートである。【０１３４】  すなわち、制御部３０は、この初期化処理ステップＳ３で、図５に示すように、位相比較部２５の出力電圧ＶｐがＶｍ±Ｖｕの範囲に入るか否かを判定し、入らない場合には第１分周器２５ａ（第２分周器２５ｂでもよい）をリセットして、再び、位相比較部２５の出力電圧Ｖｐを判定するという処理を繰り返す（ステップＳ３ａ、Ｓ３ｂ）。【０１３５】  また、制御部３０は、この初期化処理ステップＳ３で、図５に示すように、位相比較部２５の出力電圧ＶｐがＶｍ±Ｖｕの範囲に入った状態で、分周信号Ｕ、Ｕ′の位相差を、例えば、０．１ＵＩ分増加させ、そのときの位相比較部２５の出力電圧Ｖｐが増大変化するか減少変化するかを調べる（ステップＳ３ｃ）。【０１３６】  次に、制御部３０は、ステップＳ３ｃで減少変化していると判定したした場合には、前記リセット処理を行い、位相比較部２５の出力電圧ＶｐがＶｍ±Ｖｕの範囲で且つ単調増加範囲に入るようにする（ステップＳ３ｄ）。【０１３７】  制御部３０の較正部３０ｂによる較正処理ステップＳ４は、前記した理論特性式（直線Ｒの式）を後述する図６に示すような手順で決定するための処理である。【０１３８】  図６は、��発明が適用される位相制御装置の第１の実施形態の要部の処理手順として理論特性式を決定するための処理手順を説明するために示すフローチャートである。【０１３９】  すなわち、制御部３０は、この較正処理ステップＳ４で、図６に示すように、まず、直交変調器２２に与える直流電圧Ｖｉ、Ｖｑを分周信号Ｕ、Ｕ′の位相差が０ＵＩになる値に対応させて設定する（ステップＳ４ａ）。【０１４０】  次ぎに、制御部３０は、分周信号Ｕ、Ｕ′の位相差が−０．５ＵＩとなるまで直交変調器２２に与える直流電圧Ｖｉ、Ｖｑを変化させ、そのときの位相比較部２５の出力電圧Ｖｐ１を記憶する（ステップＳ４ｂ）。【０１４１】  次に、制御部３０は、分周信号Ｕ、Ｕ′の位相差が０．５ＵＩとなるまで直交変調器２２に与える直流電圧Ｖｉ、Ｖｑを変化させ、そのときの位相比較部２５の出力電圧Ｖｐ２を記憶する（ステップＳ４ｃ）。【０１４２】  次に、制御部３０は、位相比較部２５の出力電圧Ｖｐ１，Ｖｐ２に基づいて前記した理論特性式（直線Ｒの式）を決定する（ステップＳ４ｄ）。【０１４３】  図７は、本発明が適用される位相制御装置の第１の実施形態の要部の処理手順として位相制御処理ステップＳ５の処理手順を説明するために示すフローチャートである。【０１４４】  すなわち、制御部３０は、位相制御部３０ｃによる位相制御処理ステップＳ５で、図７に示すように、まず、設定部３１によって設定された所望の位相遅れＤに対応した直流電圧Ｖｉ、Ｖｑを直交変調器２２に与える（ステップＳ５ａ）。【０１４５】  次に、制御部３０は、図３に示しているように、位相比較部２５の出力電圧Ｖｐと、位相遅れＤを前記理論特性式に代入して得られる出力基準値Ｖｒと間に生じる差ΔＶを求める（ステップＳ５ｂ）。【０１４６】  次に、制御部３０は、その差ΔＶが所定の許容範囲に入るように直交変調器２２に与える直流電圧Ｖｉ、Ｖｑを可変制御（追い込み制御）する（ステップＳ５ｃ，Ｓ５ｄ）。【０１４７】  この位相制御処理により、最終的に直交変調器２２に与えられる直流電圧Ｖｉ、Ｖｑは、図３の位相遅れＤ′に対応した値となり、これにより、直交変調器２２による位相誤差分がキャンセルされることになる。【０１４８】  以上の処理により、直交変調器２２の誤差に影響されずに、最終的に位相制御装置２０から出力される第２信号Ｃ′に対して設定部３１によって設定された所望の位相遅れＤを与えることができる。【０１４９】  図８は、本発明が適用される位相制御装置の第１の実施形態の設定位相対出力位相の特性を上記位相比較部２５と制御部３０とを含むフィードバック制御回路による補正前と補正後との対比において示す図ある。【０１５０】  すなわち、図８は、上記第１の実施形態による位相制御装置２０において、周波数６．２５ＧＨｚの第１信号Ｃについて得られた設定位相対出力位相の測定結果を上記位相比較部２５と制御部３０とを含むフィードバック制御回路による補正前と補正後との対比において示している。【０１５１】  図９は、本発明が適用される位相制御装置の第１の実施形態の設定位相対出力位相誤差特性を上記位相比較部２５と制御部３０とを含むフィードバック制御回路による補正前と補正後との対比において示す図ある。��０１５２】  すなわち、図９は、図８の誤差分を表しており、上記位相比較部２５と制御部３０とを含むフィードバック制御回路によるによる位相制御をしない場合（図示補正前）と比べて、ほぼ直線的な特性が得られているのが分かる。【０１５３】  本実施形態においては、位相制御対象の信号に与える所望の位相遅れＤに対応する位相さθの範囲として２πを超えて変化させることも可能である。【０１５４】  この場合、位相を小刻みなステップ（例えば、π／４以下）で変化させて目標の位相に近づけ、目標の位相との差がこのステップ未満になった段階で、その差の分だけ位相をより小刻みなステップで変化させることにより、所望の位相遅れＤに対応する位相に合わせる。【０１５５】  図１Ｄは、本発明が適用される位相制御装置２０の第１の実施形態におけるフィードバック制御回路を構成する制御部３０にｓｉｎ／ｃｏｓ演算部３０ｅを用いる変形例の構成を示すブロック図である。【０１５６】  すなわち、この変形例では、前述のｓｉｎ／ｃｏｓテーブル３０ｄの代わりに、三角関数演算部３０ｅを制御部３０に備えている。【０１５７】  そして、この変形例では、設定部３１から設定された所望の位相遅れＤの設定値が単位をユニットインターバルＵＩとしたとき、例えば、０．０００２００ＵＩの間隔で０〜π〜２πの間で任意に設定されるのに対応した正弦値／余弦値で示される直流電圧Ｖｉ、Ｖｑを三角関数演算部３０ｅを用いて演算するようにしている。【０１５８】（第２の実施形態）
図１０Ａは、本発明が適用される位相制御装置２０′の第２の実施形態として正弦波信号の位相制御を行う場合の構成を示すブロック図である。【０１５９】  なお、図１０Ａにおいて、上記第１の実施形態による位相制御装置２０と同様に構成される部分については、図１Ａと同一の参照符号を付して、それらの説明を省略するものとする。【０１６０】  上述した第１の実施形態は、クロック信号のような矩形波信号の第１信号Ｃに位相遅延を与えて出力する位相制御装置２０についてである。【０１６１】  これに対し、図１０Ａに示す第２の実施形態による位相制御装置２０′では、位相制御を行う対象としての第１信号Ｃ及び第２信号Ｃ′を正弦波信号とする。【０１６２】  この場合、図１０Ａに示す位相制御装置２０′では、該位相制御装置２０′に対して正弦波信号の第１信号Ｃが入力されるので、上記第１の実施形態に用いられている第１フィルタブロック２１及び波形整形器２４を省略し、第２フィルタブロック２２に相当するフィルタブロック２３のみを使用するものとする。【０１６３】  また、図１０Ａに示す第２の実施形態による位相制御装置２０′では、直交変調器２２の誤差が小さく、その出力信号に含まれるスプリアス成分が小さい場合には、フィルタブロック２３も省略することができる。【０１６４】  図１０Ｂは、本発明が適用される位相制御装置２０′の第２の実施形態の変形例として正弦波信号の位相制御を行う場合の構成を示すブロック図である。【０１６５】  すなわち、この変形例では、図１Ｄの場合と同様に、前述のｓｉｎ／ｃｏｓテーブル３０ｄの代わりに、三角関数演算部３０ｅを制御部３０に備えている。【０１６６】  そして、この変形例では、図１Ｄの場合と同様に、設定部３１から設定された所望の位相遅れの設定値Ｄが単位をユニットインターバルＵＩとしたとき、例えば、０．０００２００ＵＩの間隔で０〜π〜２πの間で任意に設定されるのに対応した正弦値／余弦値で示される直流電圧Ｖｉ、Ｖｑを三角関数演算部３０ｅを用いて演算するようにしている。【０１６７】（第３の実施形態）
図１０Ｃは、本発明が適用される第３の実施形態として第１の実施形態による位相制御装置２０を用いるパルスパターンジェネレータ１００の構成を示すブロック図である。【０１６８】  なお、図１０Ｃにおいて、上記第１の実施形態による位相制御装置２０と同様に構成される部分については、図１Ａと同一の参照符号を付して、それらの説明を省略するものとする。【０１６９】  すなわち、図１０Ｃに示されるパルスパターンジェネレータ１００は、基本的な構成として、所望のパルスパターン信号を発生するパルスパターン発生部４０と、前記パルスパターン発生部４０からの所望のパルスパターン信号とクロック信号との間の位相差を制御する位相制御装置２０と、前記位相制御装置２０によって前記クロック信号との位相差が制御された前記パルスパターン発生部４０からの所望のパルスパターン信号に所定の補正を与えて出力するパルスパターン出力部４６とを有する。【０１７０】  ここで、位相制御装置２０は、基本的な構成として、前記クロック信号がローカル信号として入力される第１信号Ｃを互いに直交関係にあるＩチャネル信号ＣｉとＱチャネル信号Ｃｑとに分離すると共に、前記Ｉチャネル信号Ｃｉと前記Ｑチャネル信号Ｃｑとにそれぞれ直流電圧Ｖｉ，Ｖｑを与えることにより、前記第１信号Ｃａに対して前記直流電圧Ｖｉ，Ｖｑに応じた所望の位相遅れＤをもつ第２信号Ｃ′を出力させる直交変調器２２と、前記直交変調器２２に入力される前記第１信号Ｃと、前記直交変調器２２から出力される前記第２信号Ｃ′との間の位相差θを検出する位相比較部２５と、前記所望の位相遅れＤを設定するための設定部３１と、前記位相比較部２５によって検出される前記位相差θに対応した出力値が前記設定部３１によって設定された前記所望の位相遅れＤに対応する値に等しくなるように前記直交変調器２２における前記Ｉチャネル信号Ｃｉと前記Ｑチャネル信号Ｃｑとにそれぞれ与える前記直流電圧Ｖｉ，Ｖｑを制御するもので、前記直流電圧Ｖｉ，ＶｑがＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部３０とを具備することを特徴とする。【０１７１】  具体的には、図１０Ｃに示されているように、パルスパターン発生部４０は、例えば、１００ＭＨｚ〜１０ＧＨｚの範囲で周波数可変される矩形波信号としてのクロック信号を発生するクロック発生回路４１と、クロック発生回路４１からのクロック信号に基づいてワードパターン信号を発生するワードパターン発生部４２と、クロック発生回路４１からのクロック信号に基づいて擬似ランダムパターン信号を発生する擬似ランダムパターン発生部４２と、ワードパターン発生部４２からのワードパターン信号と擬似ランダムパターン発生部４２からの擬似ランダムパターン信号を切り換えて所望のパルスパターン信号を出力するスィッチＳＷとを有している。【０１７２】  また、パルスパターン出力部４６は、データ入力端ＤにスィッチＳＷからの所望のパルスパターン信号が入力されると共に、クロック入力端ＣＫに位相制御装置２０からの前記第１信号Ｃに対して前記所定の直流電圧Ｖｉ，Ｖｑに応じた所望の位相遅れＤをもつ第２信号Ｃ′が入力されることにより、クロック発生回路４１からのクロック信号との位相を制御する位相制御装置２０によって前記クロック発生回路４１からのクロック信号との位相が制御された所望のパルスパターン信号を出力するＤ−フリップフロップ（Ｄ−ＦＦ）４４と、このＤ−フリップフロップ（Ｄ−ＦＦ）４４からの位相が制御された所望のパルスパターン信号に対して振幅補正を与えると共に、直流（ＤＣ）オフセット補正を与えてデータ出力として出力する出力回路４５とを有している。【０１７３】  なお、前記クロック発生回路４１からのクロック信号は、クロック出力として前記データ出力と共に、外部に出力されるようになされている。【０１７４】  図１０Ｄは、本発明が適用される第３の実施形態の変形例として上記第１の実施形態の変形例による位相制御装置２０を用いるパルスパターンジェネレータ１００の構成を示すブロック図である。【０１７５】  なお、図１０Ｄにおいて、上記第１の実施形態の変形例による位相制御装置２０及び上記第３の実施形態によるパルスパターンジェネレータ１００と同様に構成される部分については、それぞれ、図１Ｄ及び図１０Ｃと同一の参照符号を付して、それらの説明を省略するものとする。【０１７６】（第４の実施形態）
図１０Ｅは、本発明が適用される第４の実施形態として上記第２の実施形態による位相制御装置２０′を用いるパルスパターンジェネレータ１００′の構成を示すブロック図である。【０１７７】  なお、図１０Ｅにおいて、上記第２の実施形態による位相制御装置２０′及び上記第３の実施形態によるパルスパターンジェネレータ１００と同様に構成される部分については、それぞれ、図１０Ａ及び図１０Ｃと同一の参照符号を付して、それらの説明を省略するものとする。【０１７８】  図１０Ｆは、本発明が適用される第４の実施形態の変形例として上記第２の実施形態の変形例による位相制御装置２０′を用いるパルスパターンジェネレータ１００′の構成を示すブロック図である。【０１７９】  なお、図１０Ｆにおいて、上記第２の実施形態の変形例による位相制御装置２０′及び第３の実施形態によるパルスパターンジェネレータ１００と同様に構成される部分については、それぞれ、図１０Ｂ及び図１０Ｃと同一の参照符号を付して、それらの説明を省略するものとする。【０１８０】（第５の実施形態）
図１０Ｇは、本発明が適用される第５の実施形態として上記第１の実施形態による位相制御装置２０を用いるエラーディテクタ２００の構成を示すブロック図である。【０１８１】  なお、図１０Ｇにおいて、上記第１の実施形態による位相制御装置２０と同様に構成される部分については、図１Ａと同一の参照符号を付して、それらの説明を省略するものとする。【０１８２】  すなわち、図１０Ｇに示されるエラーディテクタ２００は、基本的な構成として、外部から入力されるクロック信号Ｃの位相を制御する位相制御装置２０と、前記位相制御装置２０によって位相が制御されたクロック信号Ｃ′に基づいて所望の基準パターン信号を発生する基準パターン発生回路５２と、外部から入力されるデータ入力信号としての被エラー検出信号と前記基準パターン発生回路５２からの所望の基準パターン信号とをビット単位で比較してビットエラー信号を出力するイクシクルシブオア回路（ＥＸ−ＯＲ）５３と、前記イクシクルシブオア回路（ＥＸ−ＯＲ）５３からのビットエラー信号と前記位相制御装置２０によって位相が制御されたクロック信号Ｃ′とに基づいて前記基準パターン発生回路５２から出力される所望の基凖パターン信号の出力タイミングを前記外部から入力される被エラー検出信号のタイミングとビット単位で一致させるための同期信号の位相を制御する同期制御回路５４と、前記イクシクルシブオア回路（ＥＸ−ＯＲ）５３からのビットエラー信号を計数して出力するエラー計数回路５５とを有する。【０１８３】  ここで、位相制御装置２０は、基本的な構成として、前記外部からのクロック信号がローカル信号として入力される第１信号Ｃを互いに直交関係にあるＩチャネル信号ＣｉとＱチャネル信号Ｃｑとに分離すると共に、前記Ｉチャネル信号Ｃｉと前記Ｑチャネル信号Ｃｑとにそれぞれ直流電圧Ｖｉ，Ｖｑを与えることにより、前記第１信号Ｃａに対して前記直流電圧Ｖｉ，Ｖｑに応じた所望の位相遅れＤをもつ第２信号Ｃ′を出力させる直交変調器２２と、前記直交変調器２２に入力される前記第１信号Ｃと、前記直交変調器２２から出力される前記第２信号Ｃ′との間の位相差θを検出する位相比較部２５と、前記所望の位相遅れＤを設定するための設定部３１と、前記位相比較部２５によって検出される前記位相差θの出力値が前記設定部３１によって設定された前記所望の位相遅れＤに対応する値に等しくなるように前記直交変調器２２における前記Ｉチャネル信号Ｃｉと前記Ｑチャネル信号Ｃｑとにそれぞれ与える前記直流電圧Ｖｉ，Ｖｑを制御するもので、前記直流電圧Ｖｉ，ＶｑがＶｉ＝ｃｏｓθ及びＶｑ＝ｓｉｎθの関係を満たす直流電圧Ｖｉ，Ｖｑとなるように制御する制御部３０とを具備することを特徴としている。【０１８４】  具体的には、図１０Ｇに示されるエラーディテクタ２００は、さらに、外部から入力されるデータ入力信号としての被エラー検出信号に含まれている矩形波信号としてのクロック信号を再生して出力するクロック発生回路５１と、前記クロック発生回路５１からのクロック信号または外部から入力されるクロック信号を切り換えて前記位相制御装置２０に前記外部からのクロック信号がローカル信号として入力される第１信号Ｃとして出力するスィッ��ＳＷ１０とを有している。【０１８５】  なお、クロック発生回路５１において、データ入力信号としての被エラー検出信号に含まれている矩形波信号としてのクロック信号を再生するのが困難な場合には、外部からのクロック信号が用いられる。【０１８６】  前記基準パターン発生回路５２は、図１０Ｃに示されているパルスパターンジェネレータ１００のパルスパターン発生部４０と同様にように、クロック信号に基づいてワードパターン信号を発生するワードパターン発生部４２と、クロック信号に基づいて擬似ランダムパターン信号を発生する擬似ランダムパターン発生部４３と、これらのワードパターン発生部４２からのワードパターン信号と擬似ランダムパターン発生部４３からの擬似ランダムパターン信号を切り換えて所望の基準パターン信号を出力するスィッチＳＷとを有しているものとする。【０１８７】  前記同期制御回路５４は、前記ＥＸ−ＯＲ５３からのビットエラー信号に基づいて出力される同期信号の位相を制御することにより、前記外部から入力される被エラー検出信号の１番目のビットと、前記基準パターン発生回路５２から出力される所望の基準パターン信号の１番目のビットとが前記ＥＸ−ＯＲ５３で比較され、以下、被エラー検出信号の２番目、３番目…の各ビットと所望の基準パターン信号の２番目、３番目…の各ビットとが前記ＥＸ−ＯＲ５３でそれぞれビット単位で一致させて比較されるように、前記基準パターン発生回路５２から出力される所望の基準パターン信号の出力タイミングを制御している。【０１８８】  そして、前記ＥＸ−ＯＲ５３は、２つの入力がビット単位で不一致（例えば、被エラー検出信号が１で、所望の基準パターン信号が０）のときビットエラー信号として１を出力すると共に、２つの入力がビット単位で一致（例えば、被エラー検出信号が１で、所望の基準パターン信号が１）のときビットエラー信号として０を出力する。【０１８９】  したがって、前記ＥＸ−ＯＲ５３からのビットエラー信号をエラー計数回路５５によって計数することにより、被エラー検出信号におけるビットエラー信号の数が検出されることになる。【０１９０】  図１０Ｈは、本発明が適用される第５の実施形態の変形例として上記第１の実施形態の変形例による位相制御装置２０を用いるエラーディテクタ２００の構成を示すブロック図である。【０１９１】  なお、図１０Ｈにおいて、上記第１の実施形態の変形例による位相制御装置２０及び上記第５の実施形態によるエラーディテクタ２００と同様に構成される部分については、それぞれ、図１Ｄ及び図１０Ｇと同一の参照符号を付して、それらの説明を省略するものとする。【０１９２】（第６の実施形態）
図１０Ｉは、本発明が適用される第６の実施形態として上記第２の実施形態による位相制御装置２０′を用いるエラーディテクタ２００′の構成を示すブロック図である。【０１９３】  なお、図１０Ｉにおいて、上記第２の実施形態による位相制御装置２０′及び第５の実施形態によるエラーディテクタ２００と同様に構成される部分については、それぞれ、図１０Ａ及び図１０Ｇと同一の参照符号を付して、それらの説明を省略するものとする。【０１９４】  図１０Ｊは、本発明が適用される第６の実施形態の変形例として第２の実施形態の変形例による位相制御装置２０′を用いるエラーディテクタ２００′の構成を示すブロック図である。【０１９５】  なお、図１０Ｊにおいて、上記第２の実施形態の変形例による位相制御装置２０′及び第５の実施形態によるエラーディテクタ２００と同様に構成される部分については、それぞれ、図１０Ｂ及び図１０Ｇと同一の参照符号を付して、それらの説明を省略するものとする。【０１９６】  したがって、以上のような本発明によれば、従来技術による位相制御装置の問題を解決し、位相制御対象の信号の周波数が広帯域に可変される場合であっても、直交変調器の誤差の影響を受けることなく位相制御対象の信号に所望の遅延を与えることができる位相制御装置及びそれを用いるパルスパターンジェネレータ並びにエラーディテクタを提供することが可能となる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１０Ｉ】
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【図１０Ｊ】
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【図１１Ａ】
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【図１１Ｂ】
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