(57)【特許請求の範囲】
【請求項１】
Ｌ個の係数を有するデジタル逓減フィルタであって、
サンプリングクロック（１０５）の制御の下で、１−ｂｉｔデータサンプルをシリアルに受信するＬ−ｂｉｔシフトレジスタ（図２−４：１０１）と、
前記Ｌ−ｂｉｔシフトレジスタのパラレル出力から前記１−ｂｉｔデータサンプルからなるブロックを受信するべく接続され、１−ｂｉｔデータサンプルからなるＬ−ｂｉｔブロックを供給するＬ−ｂｉｔラッチ（１０７）と、
前記Ｌ−ｂｉｔラッチ（１０７）から供給された前記Ｌ−ｂｉｔブロックを用いて、２Ｌ通りあるフィルタ出力値の候補の中から前記Ｌ−ｂｉｔブロックに対応するものを一つ選択する選択手段（１１１−１，・・・，１１１−Ｌ，１１３−１，・・・，１１３−Ｌ；２０１，３０１，３０３，４０３）と、
を備え、
前記Ｌ−ｂｉｔラッチはサンプリングクロック（１０５）がＮ個（Ｌ＞Ｎ）印加されるごとに一つ印加される逓減クロック（１０９）の制御の下でラッチ処理を行うことを特徴とするデジタル逓減フィルタ。
【請求項２】
Ｌ個の係数を有するデジタル逓減フィルタであって、
Ｎ（Ｌ＞Ｎ）を逓減係数として、サンプリングクロック（１０５）の制御の下で、１−ｂｉｔデータサンプルをシリアルに受信するＮ−ｂｉｔシフトレジスタ（図５：１０１）と、
一つ以上の従属接続されたＮ−ｂｉｔラッチ（４０１）であって、前記Ｎ−ｂｉｔシフトレジスタのパラレル出力から前記１−ｂｉｔデータサンプルからなるブロックを受信するべく接続され、前記１−ｂｉｔデータサンプルからなるＬ−ｂｉｔブロックを選択手段に供給するように構成されており、前記一つ以上の従属接続されたＮ−ｂｉｔラッチ（４０１）のそれぞれは前記１−ｂｉｔデータサンプルからなるＮ−ｂｉｔブロックを記憶するように適合しており、サンプリングクロック（１０５）がＮ個印加されるごとに一つ印加される逓減クロック（１０９）の制御の下でラッチ処理を行い、前記一つ以上の従属接続されたＮ−ｂｉｔラッチからの出力をグループ化して、前記Ｌ−ｂｉｔブロックの少なくとも一部を構成する、一つ以上の従属接続されたＮ−ｂｉｔラッチ（４０１）と、
前記Ｌ−ｂｉｔブロックを用いて、２Ｌ通りあるフィルタ出力値の候補の中から前記Ｌ−ｂｉｔブロックに対応するものを一つ選択する前記選択手段（１１１−１，・・・，１１１−Ｌ，１１３−１，・・・，１１３−Ｌ；２０１，３０１，３０３，４０３）と、
を備えることを特徴とするデジタル逓減フィルタ。
【請求項３】
前記一つ以上の従属接続されたＮ−ｂｉｔラッチの最後一つから出力された一つ以上の１−ｂｉｔデータサンプルを受信し、逓減されたクロック（１０９）に応答してラッチ処理を行うように接続された付加的なラッチ（４０１−Ｍ）をさらに備え、
前記付加的なラッチの出力は、前記Ｌ−ｂｉｔブロックの少なくとも一部を構成することを特徴とする請求項２に記載のデジタル逓減フィルタ。
【請求項４】
前記選択手段は、
前記Ｌ−ｂｉｔブロックの中の１−ｂｉｔのデータサンプルの一つによって制御され、正または負のフィルタ係数（ａ１，ａ２，・・・，ａＬ）をそれぞれ選択的に出力するＬ個のスイッチ（１１１−１，１１１−２，…，１１１−Ｌ）と、
前記Ｌ個のスイッチからの出力を加算し、前記２Ｌ通りあるフィルタ出力値（１１５）の候補の一つに対応する値を発生する発生手段（１１３−１，１１３−２，・・・，１１３−Ｌ）と、
を含むことを特徴とする請求項１ないし請求項３のいずれか一つに記載のデジタル逓減フィルタ。
【請求項５】
前記選択手段は、アドレス指定の可能なメモリ（２０１）を備え、前記メモリは、前記２Ｌ通りあるフィルタ出力値の候補を記録し、該メモリに備えられたアドレスポートで前記１−ｂｉｔのデータサンプルからなるＬ−ｂｉｔブロックを受信し、前記Ｌ−ｂｉｔブロックのそれぞれは前記２Ｌ通りあるフィルタ出力値の候補の対応する一つをアドレス指定し、これよりアドレス指定されたフィルタ出力値の候補が前記メモリの出力に供給されることを特徴とする請求項１ないし請求項３のいずれか一つに記載のデジタル逓減フィルタ。
【請求項６】
前記２Ｌ通りあるフィルタ出力値の候補は、Ｌ個の値についてありうる２Ｌ通りの和を表し、前記Ｌ個の値のそれぞれは、Ｌ個のフィルタ係数の一つであって正または負のいずれか一方の係数によって決定されることを特徴とする請求項５に記載のデジタル逓減フィルタ。
【請求項７】
前記２Ｌ通りあるフィルタ出力値の候補は、Ｌ個の値についてのありうる２Ｌ通りの和を表し、前記Ｌ個の値のそれぞれは、Ｌ個のフィルタ係数の一つまたは０の一方によって決定されることを特徴とする請求項５に記載のデジタル逓減フィルタ。
【請求項８】
前記選択手段は、
Ｋ個のアドレス指定の可能なメモリ（３０１）と、
前記Ｋ個のアドレス指定可能なメモリからの、フィルタ出力値の一部となるＫ個の部分的な値を加算することで前記２Ｌ通りあるフィルタ出力値の候補の一つに対応する値を発生する発生手段（３０３）と、
を備え、
前記メモリはそれぞれ、フィルタ出力値の一部となる２ｍ（ｉ）個の部分的な値を記憶し、該メモリに備えられたアドレスポートで前記Ｌ−ｂｉｔブロックのｍ（ｉ）個のビットからなるグループを受信し（１≦ｉ≦Ｋ）、前記ｍ（ｉ）個のビットからなるグループのそれぞれは、前記２ｍ（ｉ）個の部分的な値のうち対応する一つをアドレス指定し、アドレス指定された部分的な値が前記メモリの出力に供給されることを特徴とする請求項１ないし請求項３のいずれか一つに記載のデジタル逓減フィルタ。
【請求項９】
前記１≦ｉ≦Ｋにおいて、ｍ（ｉ）＝Ｌ／Ｋであることを特徴とする請求項８に記載のデジタル逓減フィルタ。
【請求項１０】
Ｌをフィルタ係数の個数とし、サンプリングクロック（１０５）の制御の下で、Ｌ−ｂｉｔシフトレジスタ（図２−４：１０１）において複数の１−ｂｉｔデータサンプル（１０３）をシリアルに受信するステップと、
Ｌ−ｂｉｔラッチ（１０７）において前記Ｌ−ｂｉｔシフトレジスタのパラレル出力から前記１−ｂｉｔデータサンプルのブロックをラッチ処理して、ラッチ処理された前記１−ｂｉｔデータサンプルからなるＬ−ｂｉｔブロックを使用するステップへラッチ処理された前記１−ｂｉｔデータサンプルからなる前記Ｌ−Ｂｉｔブロックを供給するステップであって、Ｎ（Ｌ＞Ｎ）を逓減係数として、サンプリングクロック（１０５）がＮ個印加されるごとに一つ印加される逓減クロック（１０９）の制御の下で実行されるステップと、
前記Ｌ−ｂｉｔブロックを用いて、２Ｌ通りあるフィルタ出力値の候補の中から前記Ｌ−ｂｉｔブロックに対応するものを一つ選択するステップと、
を備えることを特徴とするデジタル逓減フィルタリング方法。
【請求項１１】
Ｎを逓減係数として、サンプリングクロック（１０５）の制御の下でＮ−ｂｉｔシフトレジスタ（図５：１０１）において１−ｂｉｔのデータサンプル（１０３）をシリアルに受信するステップと、
一つ以上の連鎖的に実行されるＮ−ｂｉｔラッチ処理ステップであって、該Ｎ−ｂｉｔラッチ処理ステップのそれぞれは、Ｎ−ｂｉｔラッチ（４０１）に前記１−ｂｉｔデータサンプルのＮ−ｂｉｔブロックを記憶するステップを有し、前記サンプリングクロック（１０５）がＮ個印加されるごとに一つ印加される逓減クロック（１０９）の制御の下で実行されるステップであり、該Ｎ−ｂｉｔラッチ処理ステップのうちの第一のラッチ処理ステップは前記Ｎ−ｂｉｔラッチ（４０１）のうちの第一のＮ−ｂｉｔラッチに前記Ｎ−ｂｉｔシフトレジスタからパラレル出力された前記１−ｂｉｔデータサンプルからなるＮ−ｂｉｔブロックを記憶するステップを有する、前記一つ以上の連鎖的に実行されるＮ−ｂｉｔラッチ処理ステップと、
前記一つ以上の連鎖的に実行されるＮ−ｂｉｔラッチ処理ステップのそれぞれからのＮ−ｂｉｔのラッチ処理された出力をグループ化して、前記ラッチ処理された１−ｂｉｔデータサンプルからなるＬ−ｂｉｔブロック（Ｌはフィルタ係数の個数でＬ＞Ｎ）の少なくとも一部を構成するステップと、
前記Ｌ−ｂｉｔブロックを用いて、２Ｌ通りあるフィルタ出力値の候補の中から前記Ｌ−ｂｉｔブロックに対応するものを一つ選択するステップと、
を備えることを特徴とするデジタル逓減フィルタリング方法。
【請求項１２】
付加的なラッチ処理を行うステップをさらに備え、
前記付加的なラッチ処理を行うステップは、
前記一つ以上の連鎖的に実行されるＮ−ｂｉｔラッチ処理ステップの最後の一つのステップから出力された一つ以上の１−ｂｉｔデータサンプルを受信してラッチ処理を行うステップと、
前記付加的なラッチ処理から出力されたラッチ処理の施された値を用いて、受信された前記Ｌ−ｂｉｔブロックの少なくとも一部を構成するステップと、
を備え、
前記付加的なラッチ処理のステップは、逓減されたクロック（１０９）に応答してラッチ処理を行うことを特徴とする請求項１１に記載のデジタル逓減フィルタリング方法。
【請求項１３】
前記Ｌ−ｂｉｔブロックを用いて、２Ｌ通りあるフィルタ出力値の候補の中から前記Ｌ−ｂｉｔブロックに対応するものを一つ選択する前記ステップは、
前記Ｌ−ｂｉｔブロックの中のラッチされた１−ｂｉｔデータサンプルのそれぞれを用いて、正または負のフィルタ係数（ａ１，ａ２，・・・，ａＬ）のいずれか一方を選択することによってＬ個の積を求めるステップと、
前記Ｌ個の積を加算することで、前記２Ｌ通りあるフィルタ出力値（１１５）の候補の一つに対応する値を発生する発生ステップと、
を含むことを特徴とする請求項１０ないし請求項１２のいずれか一つに記載のデジタル逓減フィルタリング方法。
【請求項１４】
前記選択ステップは、ラッチされた前記１−ｂｉｔデータからなる前記Ｌ−ｂｉｔブロックを用いて、前記２Ｌ通りあるフィルタ出力値の候補を記憶したアドレス指定の可能なメモリ（２０１）に対してアドレス指定することで、アドレス指定されたフィルタ出力値を前記メモリの出力に供給するものであり、
前記Ｌ−ｂｉｔブロックのそれぞれは前記２Ｌ通りあるフィルタ出力値の候補に対応することを特徴とする請求項１０ないし請求項１２のいずれか一つに記載のデジタル逓減フィルタリング方法。
【請求項１５】
前記２Ｌ通りあるフィルタ出力値の候補は、Ｌ個の値についてありうる２Ｌ個の和を表し、
各値は、Ｌ個のフィルタ係数の一つであって正または負のいずれか一方の係数の一つによって決定されることを特徴とする請求項１４に記載のデジタル逓減フィルタリング方法。
【請求項１６】
前記２Ｌ通りあるフィルタ出力値の候補は、Ｌ個の値についてのありうる２Ｌ個の和を表し、各値は、Ｌ個のフィルタ係数の一つまたは０の一方によって決定されることを特徴とする請求項１４に記載のデジタル逓減フィルタリング方法。
【請求項１７】
前記選択ステップは、
ラッチされた１−ｂｉｔのデータサンプルからなるＬ−ｂｉｔブロックのｍ（ｉ）個のビットからなるグループを用いて、フィルタ出力値の一部となる前記２ｍ（ｉ）個の部分的な値を記憶するＫ（１≦ｉ≦Ｋ）個のアドレス指定の可能なメモリ（３０１）に対し、前記２ｍ（ｉ）個の部分的な値のうち対応する一つをアドレス指定し、アドレス指定された部分的な値を前記メモリの出力に供給し、
前記Ｋ個のアドレス指定可能なメモリからのＫ個の部分的な値を加算することで前記２Ｌ通りあるフィルタ出力値の候補の一つに対応する値を発生することを特徴とする請求項１０ないし請求項１２のいずれか一つに記載のデジタル逓減フィルタリング方法。
【請求項１８】
１≦ｉ≦Ｋにおいて、ｍ（ｉ）＝Ｌ／Ｋであることを特徴とする請求項１７に記載のデジタル逓減フィルタリング方法。
【発明の詳細な説明】
【０００１】
背景
本願発明は、デジタルフィルタリング技術に係り、とりわけ、乗算器の使用を回避しようとするものである。
【０００２】
例えば、シグマデルタ変調器により１−ｂｉｔの信号を発生させるような、高速信号のデシメーション（逓減）を必要とする最先端の出願では、カスケード積分くし型フィルタ（ＣＩＣフィルタ）が逓減の第１段で使用される。次段には、従来の有限時間インパルス応答（ＦＩＲ）逓減フィルタが続く。Ｎごとの逓減とは、Ｎ個のデータサンプルごとに一つのサンプルをフィルタが出力することを意味する。各フィルタの出力は、マルチビットであり、Ｎ個のデータサンプルを代表する値となる。
【０００３】
図１は、３段ＣＩＣフィルタの公知の実施形態についてのブロックダイアグラムである。このフィルタは入力された信号を係数Ｎでもって逓減する。図からわかるように、このＣＩＣフィルタは複数のアキュムレータ１１を第１段とし、この第１段は高速サンプリングクロック１５で動作する。次の逓減段は、より低い逓減クロック１７でもってサンプルを生成し、Ｎ個のサンプルごとに一つのサンプルが出力され、残りのサンプルは出力されない。そして、第３段は、逓減クロックで動作する差分器１９からなる。
【０００４】
全てのフィルタ係数は１に設定されているので、ＣＩＣフィルタは乗算器を必要としない。その結果、ＣＩＣフィルタは（第１段の）加算器の動作速度に依存して制限される速度でもって動作することが可能である。それゆえ、非常に高速な動作を要求されるときに、ＦＩＲフィルタの使用を可能ならしめるほどデータレートを十分に低くするためには、第１の逓減段でＣＩＣフィルタが使用される。ＣＩＣフィルタのＳＩＮ（Ｘ）／Ｘ周波数領域特性は、その後のＦＩＲフィルタにより補償しなければならず、このことがＦＩＲフィルタの設計を複雑にしている。非常に初期のころの出願では、ＣＩＣフィルタの加算器は処理速度を限界付ける要素であった。
【０００５】
また、図１の構成はどちらかといえば柔軟性にかけるため、フィルタの変動特性として高速なものを要求されれば、フィルタバンクが必要とされるかもしれない。これは、さらにフィルタの構成を複雑にしてしまう。
１９９０年１１月１日に発行されたＩＢＭ技術開示公報ｖｏｌ．３３，ｎｏ．６Ｂの１６８頁−１７１頁に記載された文献”シグマ−デルタ変調出力値を処理するＦＩＲフィルタ”では、１２８／１に逓減するための２０４８個のタップを有する逓減フィルタが開示されている。このフィルタは、２０４８／１２８もしくは１６の加算を必要とする。シグマデルタ変調器の出力は各入力の符号を決定する。加算のステップは、異なる係数のセットごとに１２８回繰り返されて計算が完了する。最終段で結果を１２８のサイクルで蓄積する。また、この文献では、２０４８タップのＦＩＲフィルタの実施も開示されており、入力データのクロック速度でもっとパイプライン処理を行う。１２８サイクルごとに一つの出力変換が行われ、１２８の新たな入力サンプルポイントのセットを収集するのにこの時間が必要となる。
１９８７年６月に発行されたＩ．Ｅ．Ｅ．プロシーディングス−Ｇ／電子回路とシステムｖｏｌ．１３４，ｎｏ．３の１２７頁−１３１頁に記載されたコウバラス氏とタンボウラキス氏による文献”シグマ−デルタ変調出力値を処理するＦＩＲフィルタ”では、
非巡回型デルタ変調（ＤＭ）フィルタのためのルックアップテーブルによる実現方法が開示されている。ＲＯＭの内容だけを変える同様のフィルタ網によりフィルタの特性が決定され、フィルタ係数の数が最大値を超えないというものである。ＲＯＭのＮ個のアドレス入力は、Ｎ個の遅延されたＤＭサンプルによって制御される。Ｎチュープルはアドレスを決定し、そこには値Ａnが記憶されている。
【０００６】
概要
それゆえ、本発明の目的は、改良されたフィルタリング技術を提供することである。
【０００７】
本発明の一つの観点によれば、前述の目的と他の目的は、フィルタリング装置とフィルタリング方法とにより達成され、１−ｂｉｔデータサンプルのＬ（Lは１より大きい。）−ｂｉｔブロックを受信し、２L個のフィルタ出力値の一つを選択するために１−ｂｉｔデータサンプルのＬ−ｂｉｔブロックを用いる。
【０００８】
本発明の他の観点によれば、２L個のフィルタ出力値の一つを選択するために１−ｂｉｔデータサンプルのＬ−ｂｉｔブロックを用いることには、正のフィルタ係数と負のフィルタ係数のとを択一的に選択することより積を求めるべく、L個の１−ｂｉｔデータサンプルのそれぞれを用い、L個の積を全て加算することにより２L個のフィルタ出力値の一つを発生させることが含まれている。
【０００９】
さらに他の本発明の観点によれば、２L個のフィルタ出力値の一つを選択するために１−ｂｉｔデータサンプルのＬ−ｂｉｔブロックを用いることには、２L個のフィルタ出力が蓄積されたアドレス指定可能なメモリに対してアドレス指定すべく、１−ｂｉｔデータサンプルのＬ−ｂｉｔブロックを用いることが含まれてもよい。各Ｌ−ｂｉｔブロックは、２L個のフィルタ出力値の一つをアドレス指定する。アドレス指定されたフィルタの出力値はアドレス指定可能なメモリの出力において供給される。２L個のフィルタ出力値は、L個の値についてとりうるL個の和を表すかもしれない。各値は、L個の正のフィルタ係数の一つ、または、L個の負のフィルタ係数の一つのいずれかを表す。また、各値は、L個のフィルタ係数の一つまたは０のいずれかを表してもよい。
【００１０】
本発明の他の観点によれば、単一のアドレス指定可能なメモリをより小さな複数のメモリに置き換えることもできる。より小さなメモリのそれぞれは、１−ｂｉｔデータサンプルのＬ−ｂｉｔブロックから、対応するビットのサブセットをアドレスとして受信する。より小さな複数のメモリの出力は、フィルタの出力値を発生すべく合成される。
【００１１】
本発明のさらに他の観点によれば、２L個のフィルタ出力値の一つを選択するために１−ｂｉｔデータサンプルのＬ−ｂｉｔブロックを用いることには、K個のアドレス指定可能なメモリの一つに対応してアドレス指定すべく、１−ｂｉｔデータサンプルのＬ−ｂｉｔブロックのうちのｍ（ｉ）ビットからなるグループを用いることが含まれる。ここで、１≦ｉ≦Ｋであり、アドレス指定可能な各メモリは、２ｍ（ｉ）個の部分的なフィルタ出力を記憶し、ｍ（ｉ）ビットからなる各グループは、２ｍ（ｉ）個の部分的なフィルタ出力に対応付けてアドレス指定され、アドレス指定された部分的なフィルタ出力値は、アドレス指定可能なメモリの出力に供給される。２L個のフィルタ出力値の一つは、Ｋ個のアドレス指定可能なメモリからの部分的なフィルタ出力値を合成することにより発生される。いくつかの実施形態では、１≦ｉ≦Ｋのときに、ｍ（ｉ）＝Ｌ／Ｋとなる。すなわち、Ｋ個の各メモリは、１−ｂｉｔデータサンプルのＬ−ｂｉｔブロックからＬ／Ｋ個と同じだけビットを受信することになろう。
【００１２】
また、本発明のさらに他の観点によれば、１−ｂｉｔデータサンプルについての１以上のＮ−ｂｉｔブロックは従属接続されたラッチ構成によりラッチ処理される。ここで、各ラッチステップは、逓減されたクロック信号に応答して動作し、このクロック信号は、サンプリングクロック周波数のＮ個の供給ごとに一つ供給される。一以上の従属されたラッチのそれぞれから得られるラッチされた値は、受信された１−ｂｉｔデータサンプルについてのＮ−ｂｉｔブロックの部分を少なくとも形成するようにグループ化される。
【００１３】
また、本発明のさらに他の観点によれば、付加的なラッチが供給され、このラッチは、一以上の従属接続されたラッチ構成の少なくとも一つの出力から、一以上の１−ｂｉｔデータサンプルを受信してラッチする。ここで、この付加的なラッチは、逓減されたクロック信号に応答して動作する。付加的なラッチから得られるラッチされた値は、受信された１−ｂｉｔデータサンプルについてのＮ−ｂｉｔブロックの部分を少なくとも形成する。この付加的なラッチは、LがNの倍数でないときに役に立つものである。
【００１４】
本発明のさらに他の観点によれば、１−ｂｉｔデータサンプルはサンプリング周波数の制御の下でシリアルに受信される。シリアルに受信された１−ｂｉｔデータサンプルのＮ−ｂｉｔブロックは、第１の従属されたラッチに供給される。
詳細な説明
本発明の様々な特徴が図面を用いて記載されている。説明と図面とにおいて同一の部分には同じ符号を付している。
【００１５】
図２は、本発明の一つの観点であり、Lをオーダーとした乗算器を用いない逓減フィルタの例示的なブロックダイアグラムである。Ｌ−ｂｉｔのシフトレジスタ１０１は、その入力ポートにおいて１−ｂｉｔの入力データ１０３を受信する。Ｌ−ｂｉｔシフトレジスタ１０１は、高速サンプリング周波数１０５にクロック同期し、このクロックは、各入力されたデータごとに一つ供給される。Ｌ−ｂｉｔラッチ１０７は、Ｌ−ｂｉｔシフトレジスタ１０１からのＬ−ｂｉｔの出力値を受信するために、データ入力ポートを備えている。Ｌ−ｂｉｔラッチ１０７は、逓減されたクロック１０９にクロック同期し、高速サンプリングクロック１０５のNサイクルごとに一つクロックが供給される。それゆえ、１−ｂｉｔの入力データサンプルのN個はＬ−ｂｉｔシフトレジスタ１０１に積み込まれており、Lデータサンプルの一つのブロックは、ラッチ１０７に入力される。
【００１６】
Ｌ−ｂｉｔラッチ１０７の出力で供給されたL個の値のそれぞれは、L個の係数の対応する一つと乗算される必要があり、ａｘ、１≦ｘ≦Lとして区別される。ラッチされたデータの値が"１""−１"のいずれかを表すとすれば、各積は、正の係数ａｘか、その負の係数−ａｘのいずれかをあらわすことになる。それゆえ、本発明の他の観点によれば、これらの可能性のそれぞれは、スイッチ１１１−１．．．１１１−Ｌの一つの入力へと供給される。Ｌ−ｂｉｔラッチ１０７の出力に供給される各ビットは、スイッチ１１１−１．．．１１１−Ｌの一つに対応するスイッチ動作を制御する。これにより、適切な積がスイッチ１１１−１．．．１１１−Ｌの出力に供給される。フィルタリング動作によって必要とされる乗算は、対応する係数の値の正か負のいずれかの値を選択するための信号ビットを用いることにより達成される。スイッチ１１１−１．．．１１１−Ｌからの出力は、図に示す加算器１１３−１．．．１１３−Ｌのような加算手段に供給され、フィルタリングと逓減の施された信号１１５を供給する。この構成によれば、乗算と加算操作は、次の１−ｂｉｔの入力サンプルのＮ幅のブロックが読まれる間に実施される。それゆえ、このフィルタ処理（係数との乗算とその後の加算）は、逓減された速度で施され、かつ、加算器が高速のサンプリングクロックで動作しなければならない従来のＣＩＣフィルタよりもずっと高速な処理を提供する。
【００１７】
本発明の他の観点によれば、図３のブッロクダイアグラムに示すようにフィルタの構成をより簡単にすることも可能である。この実施形態における動作は、ｙと呼ぶ、フィルタ出力信号の数式に基づくものであり、ｙ＝±ａ１±ａ２±ａ３．．．±ａＬである。各係数の符号はサンプル信号１０３の１−ｂｉｔの値によって選択される。符号のついたフィルタ係数の組み合わせの総数は、ｙ＝２Lとなる。これは新たな構造を導くものであり、算術演算を必要としないものである。スイッチ１１１−１．．．１１１−Ｌと加算器１１３−１．．．１１３−Ｌのところにアドレス指定可能なメモリを配置する。このメモリは、２L個のとりうる全てのフィルタ係数の組み合わせを格納し、そのアドレスはそれぞれＬ−ｂｉｔラッチ１０７の出力において供給されうるＬ−ｂｉｔのサンプルグループのそれぞれに対応付けられる。Ｌ−ｂｉｔの長い信号のブロックは、Ｌ−ｂｉｔラッチ１０７からメモリ２０１のアドレス入力に供給され、予め記憶されている出力値ｙを選択する。
【００１８】
Ｌ−ｂｉｔラッチ１０７に記憶されたビットの数Lが大きくなればなるほど、メモリ２０１のサイズはより大きくなる。それゆえ、図４に示す本発明の他の観点によれば、代替可能な実施形態として、多数のアドレス指定可能なより小さなメモリが、より大きな一つのメモリ２０１に取って代わることを示している。この実施形態において、Ｌ−ｂｉｔラッチ１０７の出力に供給されるL個のデータサンプルはK個のブロックに再分割される。もし、Kが約数かLであれば、各ブロックは、２L／Ｋ個の係数の組み合わせを記憶するメモリ３０１の一つにアドレス付けられる。加算器３０３のような加算手段は、複数のメモリ３０１からの出力を合成する。逓減されたクロック周波数で動作するより多くの加算器を必要とするのと引き換えに、トータルのメモリサイズは減少する。この分割構造は、図２と図３に示された構造の中間的な解決手段である。図４に示した実施形態では、Ｌ／Ｋ個のビットが各メモリ３０１に対して同じように供給されているが、これは必須の条件ではない。それゆえ、他の実施形態では、メモリ３０１の数Ｋと一つのメモリに供給されるビットの数との間には何の関係も必要とされない。このような代替案では、各メモリ３０１には、それぞれ異なる数のビットが供給され、メモリに供給されるアドレスの数によって定義されるアドレス空間を全て供給できるように、各メモリ３０１のサイズは十分な大きさとなる。例えば、Ｌ＝８とし、２つのメモリ３０１によってフィルタを構築するなら、最初のメモリはＬ−ｂｉｔラッチ１０７からの最初の２つのビットを受信し、第２のメモリは残りの６ビットを受信すればよい。この例では、第１のメモリ３０１は少なくとも２２個のアドレス指定可能な記憶位置を有していなければならず、一方で、第２のメモリ３０１は少なくとも２６個のアドレス指定可能な記憶位置を有していなければならない。
【００１９】
Ｌ＞Ｎのオーダーのフィルタについては、Ｌ−ｂｉｔのシフトレジスタはＮ−ｂｉｔシフトレジスタよりも高くないものを利用して実施することが可能である。これは現実の実施において有利である。なぜなら、このレジスタは最高速度（例えば、高速サンプリングクロックレートなど）で動作し、高速部品の数をできる限り少なくできるからである。図５示した実施形態では、一つのＬ−ｂｉｔラッチが複数の従属接続されたＮ−ｂｉｔラッチによって置き換えられている。このラッチは、１−ｂｉｔサンプル１０３の最新の値をL個だけ記憶する（N＜L）。各ラッチ４０１は、逓減されたクロックに同期し、それぞれ従属に接続された直前のラッチ４０１からのＮ−ｂｉｔの出力を受信する（ただし、先頭のラッチ４０１は除く。）。縦続接続の先頭のラッチ４０１は、Ｎ−ｂｉｔシフトレジスタ１０１からのＮ−ｂｉｔの出力を受信する。
【００２０】
各ラッチ４０１からの出力は、さらに、メモリ４０３の対応するアドレスポートの部分に供給される。メモリブロック４０３は、ありうる係数の組み合わせのそれぞれを記憶し、各係数は、ありうる２L個の入力アドレス値に対応し、アドレス値はラッチ４０１によって供給される。メモリブロック４０３は単一のメモリとして記載されているが（図３において一つ示されているように）、図４に示された複数のメモリと置き換えてもよいし、図２に示した構成と置き換えてもよい（例えば、複数の回路のそれぞれが、単一の１−ｂｉｔサンプルによる制御の下で、正又は負の係数を出力に供給する。）。
【００２１】
図５に示した構成において、Ｎ−ｂｉｔ幅のブロックは、逓減クロック１０９の供給に伴って、あるラッチの段から次のラッチの段へとシフトされる。Ｎ−ｂｉｔラッチ４０１の内容が変化するごとに、新しくラッチされたデータがメモリブロック４０３にアドレスの一部として供給される。全てのラッチ４０１の内容を組み合わせることで、メモリブロック４０３から値が選択される。メモリブロックの出力に供給される値は、フィルタリングされた信号を構成する。フィルタのオーダーはLと縦続接続の段数Mである。最終段のラッチ４０１−Ｍをより小さくするためには、Lは、Nの整数倍である必要はない。このような場合、最終段のラッチ４０１−Ｍのサイズは削減される。これは、メモリブロック４０３の収容能力よりも大きなアドレス空間に対しては、出力値がアクセスを試みないようにするためである。例えば、L＝Ｑ・Ｎ＋Ｒとし、Ｑは整数で、Ｒ＜Ｎとする。ＬがＮの整数倍であればＲ＝０となり、必要とされるラッチの数ＭはＱとなり、各ラッチはＮ−ｂｉｔラッチ４０１となる。この場合は、図５に示された最終段のラッチ４０１−Ｍは使用されない。
【００２２】
ＬがＮの整数倍でなければ、Ｒは０とならず、RはＲ＝（Ｌ−Ｑ・Ｎ）によって求まる余りとなる。この場合のラッチの総数ＭはＱ＋１となる。もちろん、Ｑ個のラッチはＮ−ｂｉｔラッチ４０１であり、最終段のラッチ４０１−Ｍ（例えば、ラッチ番号Ｑ＋１）はＲと等しいサイズを持つことになる。
【００２３】
以上のように開示された例示的なフィルタの構成は、乗算器を必要とせず、逓減されたクロックレートで算術加算を実施する。それゆえ、本発明の実施形態は、先行する出願で使用されるＣＩＣフィルタよりもすっと高速に動作する。さらに、ここに開示されたフィルタの技術は一般的なＦＩＲに適用可能であり、従来のＣＩＣフィルタにおけるＳＩＮ（Ｘ）／Ｘ周波数領域の形状のような特別なフィルタ特性も必要としない。換言すれば、フィルタは直接的に最高の特性に設計可能である。一部の実施形態では、一般的なデジタル処理に付随する能動的な乗算動作を受動的なメモリの読み出し操作に置き換えることで、速度の拡大だけでなく、消費電力の低下も達成される。なお、入力は高速なのでフィルタの処理遅延は非常に小さい。
【００２４】
本発明のフィルタリング技術は、幅広い用途において有利である。なぜなら、異なるフィルタ特性をメモリに保存でき、追加のアドレスビットでもって特性を選択可能だからである。このような構成は、フィルタの特性を即座に変更することを可能ならしめる。
【００２５】
本発明を特定の実施形態を参照して説明してきた。しかしながら、当業者であれば上述の好ましい実施形態とは異なる特定の形態として本発明を実施できることは明らかである。好ましい実施形態は単に図解の目的のために用いたに過ぎず、発明を限定する目的で用いるべきではない。本発明の範囲は、前述の説明ではなく、特許請求の範囲により確定されるものであり、クレームの範囲内にある全ての変形例と均等物は、本発明の範囲に包含されるものである。
【図面の簡単な説明】
本発明の目的と効果は、図面を参照しつつ詳細な説明を読むことにより理解されよう。
【図１】  公知の３段ＣＩＣフィルタについての例示的なブロックダイアグラムである。
【図２】  本発明の一つの観点におけるLをオーダーとした乗算器を用いない逓減フィルタの例示的なブロックダイアグラムである。
【図３】  本発明の一つの観点における乗算器を用いない逓減フィルタの他の例示的なブロックダイアグラムである。
【図４】  本発明の一つの観点における乗算器を用いない逓減フィルタのさらに他の例示的なブロックダイアグラムである。
【図５】  本発明の一つの観点における乗算器を用いない逓減フィルタに従属フィルタ構成を用いた場合の例示的なブロックダイアグラムである。
【図１】
0004445132.tif 000002
【図２】
0004445132.tif 000003
【図３】
0004445132.tif 000004
【図４】
0004445132.tif 000005
【図５】
0004445132.tif 000006