(57)【特許請求の範囲】
【請求項１】
フォトダイオード領域とトランジスタ領域を有する半導体基板を準備する段階と、
前記半導体基板の全面にゲート絶縁膜用絶縁膜とゲート電極用導電層を順次積層する段階と、
前記導電層の上にゲート電極用感光膜パターンを形成した後、前記感光膜パターンをマスクとして前記導電層の一部の厚さだけエッチングする段階と、
前記エッチングされた導電層にイオン注入工程を施し、一部の厚さだけ除去された導電層をドーピングし、ドーピングされた導電層を形成する段階と、
前記ドーピングされた導電層を含む結果物に酸化工程を施し、前記ドーピングされた導電層を酸化膜に形成する段階と、
前記酸化膜と前記酸化膜の下部に形成された前記絶縁膜をウエットエッチング工程により除去し、前記トランジスタ領域に前記ゲート電極とゲート絶縁膜を形成する段階とを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項２】
前記ゲート電極とゲート絶縁膜が形成された結果物上にイオン注入工程を施し、前記フォトダイオード領域に第１拡散領域を形成する段階と、
前記ゲート電極とゲート絶縁膜の側壁にスペーサを形成する段階と、
前記スペーサが形成された結果物にイオン注入工程を施し、前記トランジスタ領域に第２拡散領域を形成する段階と、
前記第２拡散領域が形成された結果物上にイオン注入工程を施し、前記第１拡散領域に第３拡散領域を形成する段階とをさらに含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項３】
前記ドーピングされた導電層を形成するイオン注入工程が、Ａｓ、Ｐ、Ｂのいずれか１つのイオンを使用して行うことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサの製造方法に関し、より詳細には、低照度特性を改善したＣＭＯＳイメージセンサの製造方法に関する。
【背景技術】
【０００２】
一般に、イメージセンサは光学的映像を電気的信号に変換する半導体素子であり、電荷結合素子（ＣＣＤ）とＣＭＯＳイメージセンサに分けられる。
【０００３】
電荷結合素子（ＣＣＤ）は、光の信号を電気的信号に変換する複数のフォトダイオード（ＰＤ）がマトリクス状に配列され、マトリクス状に配列された各垂直方向のフォトダイオード間に形成されて各フォトダイオードで生成された電荷を垂直方向に伝送する複数の垂直方向電荷伝送領域（ＶＣＣＤ）と、各垂直方向電荷伝送領域により伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（ＨＣＣＤ）と、水平方向に伝送された電荷をセンシングして電気的な信号を出力するセンス増幅器から構成される。
【０００４】
しかし、このようなＣＣＤは駆動方式が複雑で、電力消費が大きいだけでなく、多段階のフォト工程が必要なので製造工程が複雑であるという欠点を有する。
【０００５】
また、電荷結合素子は制御回路、信号処理回路、アナログ／デジタル変換回路などを電荷結合素子チップに集積させることが難しいので、製品の小型化が困難であるという欠点を有する。
【０００６】
最近は、電荷結合素子の欠点を克服するための次世代イメージセンサとしてＣＭＯＳイメージセンサが注目を集めている。
【０００７】
ＣＭＯＳイメージセンサは、制御回路と信号処理回路などを周辺回路として使用し、ＣＭＯＳ技術を用い、単位画素の数量に該当するＭＯＳトランジスタを半導体基板に形成することにより、ＭＯＳトランジスタで各単位画素の出力を順次検出するスイッチング方式を採用した素子である。
【０００８】
すなわち、ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成することにより、スイッチング方式で各単位画素の電気的信号を順次検出して映像を実現する。
【０００９】
ＣＭＯＳイメージセンサはＣＭＯＳ製造技術を用いるので、比較的少ない電力消費、比較的少ないフォト工程ステップ数による単純な製造工程などの利点を有する。
【００１０】
また、ＣＭＯＳイメージセンサは制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができるので、製品の小型化が容易であるという利点を有する。
【００１１】
従って、ＣＭＯＳイメージセンサは、現在、デジタルスチルカメラ、デジタルビデオカメラなどの多様な応用部分に広く使用されている。
【００１２】
ＣＭＯＳイメージセンサはトランジスタの数によって３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は１つのフォトダイオードと３つのトランジスタとから構成され、４Ｔ型は１つのフォトダイオードと４つのトランジスタとから構成される。
【００１３】
ここで、４Ｔ型ＣＭＯＳイメージセンサの単位画素のレイアウトを説明する。
【００１４】
図１は一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図であり、図２は一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。
【００１５】
図１に示すように、ＣＭＯＳイメージセンサの単位画素１００は、光電変換部としてのフォトダイオード１０と、４つのトランジスタとから構成される。
【００１６】
ここで、前記４つの各トランジスタは、トランスファトランジスタ２０、リセットトランジスタ３０、ドライブトランジスタ４０、セレクトトランジスタ５０である。また、各単位画素１００の出力端ＯＵＴにはロードトランジスタ６０が電気的に接続されている。
【００１７】
ここで、符号ＦＤはフローティング拡散領域であり、Ｔｘはトランスファトランジスタ２０のゲート電圧であり、Ｒｘはリセットトランジスタ３０のゲート電圧であり、Ｄｘはドライブトランジスタ４０のゲート電圧であり、Ｓｘはセレクトトランジスタ５０のゲート電圧である。
【００１８】
一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素は、図２に示すように、アクティブ領域が区画され、そのアクティブ領域を除いた部分に素子分離膜が形成される。アクティブ領域のうち、幅の広い部分に１つのフォトダイオードＰＤが形成され、残りの部分のアクティブ領域にそれぞれオーバーラップするように４つのトランジスタのゲート電極２３、３３、４３、５３が形成されている。
【００１９】
すなわち、ゲート電極２３によりトランスファトランジスタ２０が形成され、ゲート電極３３によりリセットトランジスタ３０が形成され、ゲート電極４３によりドライブトランジスタ４０が形成され、ゲート電極５３によりセレクトトランジスタ５０が形成される。
【００２０】
ここで、各トランジスタのアクティブ領域には、各ゲート電極２３、３３、４３、５３の下側部を除いた部分に不純物イオンが注入されて各トランジスタのソース／ドレイン領域（Ｓ／Ｄ）が形成される。
【００２１】
図３ａ〜図３ｃは図２のＩ−Ｉ’線における従来のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【００２２】
図３ａに示すように、高濃度Ｐ型半導体基板６１にエピタキシャル工程を施して低濃度Ｐ型エピ層６２を形成する。
【００２３】
次に、半導体基板６１にアクティブ領域と素子分離領域に分け、ＳＴＩ工程により素子分離領域に素子分離膜６３を形成する。
【００２４】
次に、素子分離膜６３が形成されたエピ層６２の全面に絶縁膜６４と導電層（例えば、高濃度多結晶シリコン層）を順次成膜し、選択的に導電層とゲート絶縁膜を除去してゲート電極６５を形成する。
【００２５】
図３ｂに示すように、半導体基板６１の全面に第１感光膜を塗布し、露光及び現像工程により青、緑、赤の各フォトダイオード領域が露出するようにパターニングする。
【００２６】
次に、パターニングされた第１感光膜をマスクとしてエピ層６２に低濃度ｎ型不純物イオンを注入し、青、緑、赤フォトダイオード領域である低濃度ｎ型拡散領域６７を形成する。
【００２７】
さらに、第１感光膜を完全に除去し、半導体基板６１の全面に絶縁膜を成膜した後、エッチバック工程を施してゲート電極６５の両側面にスペーサ６８を形成する。
【００２８】
さらに、半導体基板６１の全面に第２感光膜を塗布し、露光及び現像工程により、フォトダイオード領域がカバーされる一方、各トランジスタのソース／ドレイン領域が露出するようにパターニングする。
【００２９】
そのパターニングされた第２感光膜をマスクとして露出したソース／ドレイン領域に高濃度ｎ型不純物イオンを注入し、ｎ型拡散領域（フローティング拡散領域）７０を形成する。
【００３０】
図３ｃに示すように、第２感光膜を除去し、半導体基板６１の全面に第３感光膜を塗布した後、露光及び現像工程により各フォトダイオード領域が露出するようにパターニングする。次に、パターニングされた第３感光膜をマスクとしてｎ型拡散領域６７が形成されたフォトダイオード領域にｐ型不純物イオンを注入し、半導体基板の表面内にｐ型拡散領域７２を形成する。次に、第３感光膜７１を除去し、半導体基板６１に熱処理工程を施して各不純物拡散領域を拡散させる。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかし、前記のような従来のＣＭＯＳイメージセンサの製造方法においては、次のような問題があった。
【００３２】
ゲート電極形成工程時にゲート絶縁膜と導電層にエッチング工程が施されるが、エッチング工程はフォトダイオードＰＤが形成される領域の半導体基板に損傷を与える。
【００３３】
また、その損傷した半導体基板にソース／ドレイン領域形成などのイオン注入工程が施されると、半導体基板にイオン注入工程による損傷も発生し、損傷した半導体基板の下部に形成されたフォトダイオードに対する単位画素の暗電流が増加し、これによりＣＭＯＳイメージセンサの低照度特性を低下させるという問題がある。
【００３４】
従って、前記のような問題を解決するために、本発明は低照度特性を向上させることのできるＣＭＯＳイメージセンサの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３５】
上記の目的を達成するために、本発明によるＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域とトランジスタ領域を有する半導体基板を準備する段階と、前記半導体基板の全面にゲート絶縁膜用絶縁膜とゲート電極用導電層を順次積層する段階と、前記導電層の上部にゲート電極用感光膜パターンを形成した後、前記感光膜パターンをマスクとして前記導電層の一部の厚さだけエッチングする段階と、前記エッチングされた導電層上にイオン注入工程を施し、一部の厚さだけ除去された導電層をドーピングし、ドーピングされた導電層を形成する段階と、前記ドーピングされた導電層を含む結果物上に酸化工程を施し、前記ドーピングされた導電層を酸化膜に形成する段階と、前記酸化膜及び前記酸化膜の下部に形成された前記絶縁膜を除去し、前記トランジスタ領域に前記ゲート電極とゲート絶縁膜を形成する段階とを含む。
【００３６】
本発明の実施態様は、前記ゲート電極とゲート絶縁膜が形成された結果物上にイオン注入工程を施し、前記フォトダイオード領域に第１拡散領域を形成する段階と、前記ゲート電極とゲート絶縁膜の側壁にスペーサを形成する段階と、前記スペーサが形成された結果物上にイオン注入工程を施し、前記トランジスタ領域に第２拡散領域を形成する段階と、前記第２拡散領域が形成された結果物上にイオン注入工程を施し、前記第１拡散領域に第３拡散領域を形成する段階とをさらに含む。
【００３７】
前記ドーピングされた導電層を形成するイオン注入工程は、Ａｓ、Ｐ、Ｂのいずれか１つのイオンを使用して行う。
【００３８】
上記の目的を達成するために、他の実施態様のＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域とトランジスタ領域に区画された半導体基板を準備する段階と、前記半導体基板の全面に絶縁膜と導電層を順次積層する段階と、前記導電層の上に第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記導電層の一部の厚さだけエッチングする段階と、前記エッチングされた導電層上の前記フォトダイオード領域を覆う第２感光膜パターンを形成する段階と、前記第２感光膜パターンを利用して前記導電層と絶縁膜をエッチングし、フォトダイオード領域にのみ前記導電層と絶縁膜を残存させる段階と、前記第１及び第２感光膜パターンを除去する段階と、前記フォトダイオード領域のみ露出させる第３感光膜パターンを形成する段階と、前記第３感光膜パターンを利用して前記フォトダイオード領域に形成された前記導電層と酸化膜を除去し、前記トランジスタ領域にゲート電極とゲート酸化膜を形成する段階とを含む。
【００３９】
前記ゲート電極とゲート絶縁膜が形成された結果物上にイオン注入工程を施し、前記フォトダイオード領域に第１拡散領域を形成する段階と、前記ゲート電極とゲート絶縁膜の側壁にスペーサを形成する段階と、前記スペーサが形成された結果物上にイオン注入工程を施し、前記トランジスタ領域に第２拡散領域を形成する段階と、前記第２拡散領域が形成された結果物上にイオン注入工程を施し、前記第１拡散領域に第３拡散領域を形成する段階とをさらに含む。
【発明の効果】
【００４０】
本発明によれば、フォトダイオード領域の上部に形成される酸化膜又は絶縁膜をウェットエッチング工程で除去することにより、ドライエッチング工程によって発生するフォトダイオード領域の表面におけるイオンダメージの発生を防止できる。
【００４１】
また、本発明によれば、フォトダイオードＰＤ領域の上に酸化膜を形成した後、これをウェットエッチング工程によって除去する段階を設けることにより、半導体基板の損傷を防止できるという利点がある。
【００４２】
従って、本発明によれば、フォトダイオードに対する単位画素の暗電流増加を防止でき、これにより、ＣＭＯＳイメージセンサの低照度特性を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００４３】
以下、添付図面を参照して本発明によるＣＭＯＳイメージセンサの製造方法の実施形態についてより詳細に説明する。
【００４４】
図４ａ〜図４ｅは図２のＩ−Ｉ’線における本発明の第１実施形態によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【００４５】
図４ａに示すように、高濃度Ｐ型半導体基板１６１にエピタキシャル工程を施して低濃度Ｐ型エピ層１６２を形成する。
【００４６】
次に、半導体基板１６１にアクティブ領域と素子分離領域を区画し、ＳＴＩ工程により素子分離領域に素子分離膜１６３を形成する。
【００４７】
ここで、図示していないが、素子分離膜１６３を形成する方法を説明する。
【００４８】
まず、半導体基板上にパッド酸化膜、パッド窒化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を順次形成し、ＴＥＯＳ酸化膜上に感光膜を形成する。次に、アクティブ領域と素子分離領域を区画するマスクを利用して感光膜を露光及び現像し、感光膜をパターニングする。ここで、素子分離領域の感光膜を除去する。
【００４９】
そして、パターニングされた感光膜をマスクとして素子分離領域のパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を選択的に除去する。
【００５０】
次に、パターニングされたパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜をマスクとして半導体基板の素子分離領域を所定の深さにエッチングしてトレンチを形成し、感光膜を全て除去する。
【００５１】
さらに、トレンチの内部に絶縁物質を埋め込み、トレンチの内部に素子分離膜１６３を形成する。その後、パッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を除去する。
【００５２】
さらに、素子分離膜１６３が形成されたエピ層１６２の全面にゲート絶縁膜用絶縁膜１６４と導電層、例えばシリコン層１６５を順次成膜する。
【００５３】
ここで、絶縁膜１６４は熱酸化工程により形成することもでき、ＣＶＤ法により形成することもできる。
【００５４】
さらに、導電層１６５上に感光膜を塗布し、感光膜の上に所定のパターンが形成されたフォトマスクを整列させる。そして、光線を照射して露光した後、現像して感光膜をパターニングし、ゲート電極形成用感光膜パターン１５０を形成する。
【００５５】
この感光膜パターン１５０をマスクとして導電層１６５を所定厚さだけエッチングしてパターニングする。
【００５６】
従って、感光膜パターン１５０の下に導電層がそのまま残存すると共に基板の全面に所定厚さの導電層１６５が残存しており、エッチング工程時に半導体基板への損傷を防止できる。
【００５７】
図４ｂに示すように、所定厚さで残存する導電層１６５を含む基板の全面にＡｓ、Ｐ、Ｂなどのイオンによるイオン注入工程を施す。従って、イオン注入工程は、感光膜パターン１５０が形成された領域を除く導電層にのみ選択的にイオンを注入し、ドーピングされた導電層１６５ａを形成する。
【００５８】
感光膜パターン１５０が残された領域に形成された導電層１６５ｂは後工程によりゲート電極となる。
【００５９】
図４ｃに示すように、残っていた感光膜パターン１５０を除去し、ドーピングされた導電層１６５ａが形成された基板に酸化工程を施し、ドーピングされた導電層１６５ａを酸化させてシリコン酸化膜１５２を形成する。
【００６０】
酸化工程時にＡｓ、Ｐ、Ｂなどのイオンでドーピングされた導電層１６５ａの酸化率は、ゲート電極に使用される導電膜１６５ｂの酸化率より高い。従って、膜質によって異なる酸化率の差を利用することにより、ドーピングされた導電層１５２ａだけを選択的に酸化させてシリコン酸化膜１５２を形成することができる。
【００６１】
図４ｄに示すように、シリコン酸化膜１５２とシリコン酸化膜１５２の下に形成された絶縁膜１６４をウェットエッチング工程で除去することにより、ゲート電極１６５ｂ及びゲート絶縁膜１６４が形成される。
【００６２】
すなわち、シリコン酸化膜の除去によって残存する導電層がゲート電極１６５ｂとして形成され、ウェットエッチング時に絶縁膜がパターニングされてゲート絶縁膜１６４として形成される。
【００６３】
ゲート電極１６５ｂとゲート絶縁膜１６４が形成された基板の全面に感光膜を塗布し、露光及び現像工程により各フォトダイオード領域が露出するように感光膜を選択的にパターニングする。そして、パターニングされた感光膜をマスクとしてエピ層１６２に低濃度導電型（ｎ型）不純物イオンを注入し、フォトダイオード領域にｎ型拡散領域１６７を形成する。
【００６４】
さらに、感光膜を除去し、拡散領域１６７を含む半導体基板１６１の全面に絶縁膜を形成した後、全面にエッチバック工程を施してゲート電極１６５ｂの両側面にスペーサ１６８を形成する。
【００６５】
スペーサ１６８を含む半導体基板１６１の全面に感光膜を塗布し、露光及び現像工程により各フォトダイオード領域をカバーし、各トランジスタのソース／ドレイン領域（ここではフローティング拡散領域）が露出されるようにパターニングする。そして、そのパターニングされた感光膜をマスクとして露出したソース／ドレイン領域に高濃度第２導電型（ｎ型）不純物イオンを注入してｎ型拡散領域（フローティング拡散領域）１７０を形成する。
【００６６】
図４ｅに示すように、感光膜を除去し、半導体基板１６１の全面に感光膜を塗布した後、露光及び現像工程により各フォトダイオード領域が露出するようにパターニングする。そのパターニングされた感光膜をマスクとしてｎ型拡散領域１６７が形成されたエピ層１６２に第１導電型（ｐ型）不純物イオンを注入してエピ層１６２の表面内にｐ型拡散領域１７２を形成する。
【００６７】
感光膜を除去し、半導体基板１６１に熱処理工程を施して各不純物拡散領域を拡散させる。
【００６８】
図５ａ〜図５ｇは図２のＩ−Ｉ’線における本発明の第２実施形態によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【００６９】
図５ａに示すように、高濃度Ｐ型半導体基板１６１にエピタキシャル工程を施して低濃度Ｐ型エピ層１６２を形成する。
【００７０】
次に、半導体基板１６１にアクティブ領域と素子分離領域を区画し、ＳＴＩ工程により素子分離領域に素子分離膜１６３を形成する。
【００７１】
さらに、素子分離膜１６３が形成されたエピ層１６２の全面にゲート絶縁膜用絶縁膜１６４と導電層、例えばシリコン層１６５を順次成膜する。
【００７２】
さらに、導電層１６５上に感光膜を塗布し、感光膜の上に所定のパターンが形成されたフォトマスクを整列させる。そして、光線を照射して露光した後、現像して感光膜をパターニングし、ゲート電極形成用感光膜パターン１５０を形成する。
【００７３】
その感光膜パターン１５０をマスクとして導電層１６５を所定厚さだけエッチングしてパターニングする。
【００７４】
従って、感光膜パターン１５０の下に導電層がそのまま残存すると共に基板の全面に所定厚さの導電層１６５が残存しており、エッチング工程時に半導体基板への損傷を防止できる。
【００７５】
図５ｂに示すように、所定厚さで残存する導電層１６５上のフォトダイオード領域を覆う感光膜パターン１５２を形成する。
【００７６】
感光膜パターン１５２は導電層１６５の形成工程後に感光膜を塗布した後、この感光膜をＵＶを利用した現像によりハードニングさせて形成する。
【００７７】
次に、感光膜パターン１５２を利用して露出した導電層１６５にエッチング工程を施し、フォトダイオード領域以外の領域に形成された導電層１６５を除去する。
【００７８】
図５ｃに示すように、感光膜パターン１５２を除去する。これにより、フォトダイオード領域の上にのみ導電層１６５が形成される。
【００７９】
図５ｄに示すように、フォトダイオード領域の上にのみ形成された導電層１６５を除去するための感光膜パターン１５４を形成する。
【００８０】
感光膜パターン１５４をマスクとしてフォトダイオード領域の上に形成された導電層１６５と酸化膜１６４をウェットエッチング工程により除去する。従来は、ドライエッチング工程を行うことによってフォトダイオード領域の上部にイオンダメージが発生していたが、本発明の場合、ウェットエッチング工程を行うことによってイオンダメージの発生を予防することができる。
【００８１】
次に、図５ｅに示すように、感光膜パターン１５４を除去することにより、ゲート電極１６５ｂとゲート絶縁膜１６４が形成される。
【００８２】
図５ｆに示すように、ゲート電極１６５ｂとゲート絶縁膜１６４が形成された基板の全面に感光膜を塗布し、露光及び現像工程により各フォトダイオード領域が露出するように感光膜を選択的にパターニングする。そして、パターニングされた感光膜をマスクとしてエピ層１６２に低濃度導電型（ｎ型）不純物イオンを注入してフォトダイオード領域にｎ型拡散領域１６７を形成する。
【００８３】
次に、感光膜を除去し、拡散領域１６７を含む半導体基板１６１の全面に絶縁膜を形成した後、全面にエッチバック工程を施してゲート電極１６５ｂの両側面にスペーサ１６８を形成する。
【００８４】
そのスペーサ１６８を含む半導体基板１６１の全面に感光膜を塗布し、露光及び現像工程により各フォトダイオード領域をカバーして各トランジスタのソース／ドレイン領域（ここではフローティング拡散領域）が露出するようにパターニングする。そして、パターニングされた感光膜をマスクとして露出したソース／ドレイン領域に高濃度第２導電型（ｎ型）不純物イオンを注入してｎ型拡散領域（フローティング拡散領域）１７０を形成する。
【００８５】
図５ｇに示すように、感光膜を除去し、半導体基板１６１の全面に感光膜を塗布した後、露光及び現像工程により各フォトダイオード領域が露出するようにパターニングする。さらに、パターニングされた感光膜をマスクとしてｎ型拡散領域１６７が形成されたエピ層１６２に第１導電型（ｐ型）不純物イオンを注入してエピ層１６２の表面内にｐ型拡散領域１７２を形成する。感光膜を除去し、半導体基板１６１に熱処理工程を施して各不純物拡散領域を拡散させる。
【００８６】
その後、工程は図示していないが、全面に複数の層間絶縁膜の金属配線を形成した後、カラーフィルタ層とマイクロレンズを形成してイメージセンサを完成する。
【図面の簡単な説明】
【００８７】
【図１】一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図である。
【図２】一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。
【図３ａ】従来のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｂ】従来のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３ｃ】従来のＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ａ】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｂ】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｃ】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｄ】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４ｅ】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ａ】本発明の第２実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｂ】本発明の第２実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｃ】本発明の第２実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｄ】本発明の第２実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｅ】本発明の第２実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｆ】本発明の第２実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５ｇ】本発明の第２実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【符号の説明】
【００８８】
１６１…基板、１６２…エピ層、１６４…ゲート酸化物、１６５ｂ…ゲート電極、１６７…ｎ型拡散領域、１７０…ｎ型拡散領域、１７２…ｐ型拡散領域
【図１】
0004575913.tif 000002
【図２】
0004575913.tif 000003
【図３ａ】
0004575913.tif 000004
【図３ｂ】
0004575913.tif 000005
【図３ｃ】
0004575913.tif 000006
【図４ａ】
0004575913.tif 000007
【図４ｂ】
0004575913.tif 000008
【図４ｃ】
0004575913.tif 000009
【図４ｄ】
0004575913.tif 000010
【図４ｅ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図５ｇ】
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