(57)【特許請求の範囲】
【請求項１】
温度に反比例する電流を生成する第１の回路ブロックと、
温度に比例する電流を生成する第２の回路ブロックと、
前記第１及び第２の回路ブロックで生成された電流を加算した後、この加算した電流を任意の比率に減少させ、この減少させた電流に比例する電圧を出力する第３の回路ブロックとを備えたバンドギャップ回路であって、
前記第１の回路ブロックは、
第１の演算増幅器及び第１の出力回路を有し、前記第１の演算増幅器の逆相入力端子に温度に反比例するようにされた第１の電圧を入力し、前記第１の演算増幅器の出力側に接続された前記第１の出力回路により、前記第１の電圧に関連する電流に基づく電圧を前記第１の演算増幅器の正相入力端子に帰還させて構成した第１のボルテージフォロア回路と、
前記第１の出力回路に流れる電流と同一の第１の電流を第１のノードに流入させる第２の出力回路とを備え、
前記第２の回路ブロックは、
第２の演算増幅器及び第３の出力回路を有し、前記第２の演算増幅器の出力側に、温度に反比例した電流部分と温度に比例した電流部分を有する電流を流す前記第３の出力回路を接続して構成した第２のボルテージフォロア回路と、
前記第２の演算増幅器の出力側に接続され、前記第３の出力回路に流れる電流と同一の第２の電流を出力させる第４の出力回路と、
第３の演算増幅器及び第５の出力回路を有し、前記第３の演算増幅器の出力側に、温度に反比例した電流を流す前記第５の出力回路を接続して構成した第３のボルテージフォロア回路と、
前記第３の演算増幅器の出力側に接続され、前記第５の出力回路に流れる電流と同一の第３の電流を出力させる第６の出力回路とを備え、
前記第２の電流から前記第３の電流を差し引いた差分電流を前記第１のノードに流入させて前記第１の電流と前記差分電流とを加算した電流を前記第３の回路ブロックに入力することを特徴とするバンドギャップ回路。
【請求項２】
前記第１、第２及び第３の回路ブロックで使用される前記各演算増幅器は、それぞれ電源電位と接地電位の間に直列に接続されるトランジスタ又はダイオードの数を２個以下で構成したことを特徴とする請求項１記載のバンドギャップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周囲温度に依存せずに一定の電圧を生成するバンドギャップ回路に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平８−８７３３９号公報
【非特許文献１】Phillip E.Allen 他１名著、「CMOS Analog Circuit Design」Harcoutr Brace Jovanovich College Publishers，p.590-595
【０００３】
図２は、上記非特許文献１に記載された従来のバンドギャップ回路の回路図である。
このバンドギャップ回路は、電源電位ＶＤＤとノードＮＡの間に直列に接続されたＮＰＮ型のトランジスタＱ１と抵抗Ｒ１、及び電源電位ＶＤＤとノードＮＢの間に接続されたＮＰＮ型のトランジスタＱ２を有している。トランジスタＱ１，Ｑ２は、いずれもベースが電源電位ＶＤＤに接続され、順方向のダイオード接続となっている。
【０００４】
ノードＮＡ，ＮＢは、それぞれ演算増幅器ＯＰ１の反転入力端子と非反転入力端子に接続され、この演算増幅器ＯＰ１の出力側が、それぞれ抵抗Ｒ２，Ｒ３を介してノードＮＡ，ＮＢに接続されている。そして、この演算増幅器ＯＰ１の出力側と電源電位ＶＤＤの間に電圧Ｖref が出力されるようになっている。
【０００５】
このバンドギャップ回路から出力される電圧Ｖref は、以下の式で与えられる。
Ｖref ＝Ｖbe２＋Ｒ２／Ｒ１×Ｖｔ×ｌｎ{(Ｒ２×Ｉｓ１）／（Ｒ３×Ｉｓ２)}
【０００６】
Ｖbe２は、トランジスタＱ２のベース・エミッタ間電圧であり、Ｉｓ１，Ｉｓ２は、それぞれトランジスタＱ１，Ｑ２の飽和電流である。また、ＶｔはトランジスタＱ１，Ｑ２の閾値電圧である。
ここで、Ｋ＝Ｒ２／Ｒ１×ｌｎ{(Ｒ２×Ｉｓ１）／（Ｒ３×Ｉｓ２)}  とすると、
Ｖref ＝Ｖbe２＋Ｋ×Ｖｔ  となる。
【０００７】
Ｖbe２は、トランジスタＱ２におけるＰＮ接合の順方向バイアスで発生する電圧で、温度に反比例する特性（室温で、−２．２ｍＶ／℃程度の温度係数）を有している。一方、Ｖｔは、温度に比例する特性（室温で、０．０８５ｍＶ／℃程度の温度係数）を有している。
【０００８】
従って、抵抗Ｒ１，Ｒ２，Ｒ３の値を適切に設定することにより、温度に依存しない電圧Ｖref （バンドギャップ電圧）が得られる。このバンドギャップ回路では、電圧Ｖref は標準的に１．２〜１．３Ｖ程度となる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記バンドギャップ回路では、出力される電圧Ｖref が１．３Ｖ程度であるため、供給される電源電圧ＶＤＤが低電圧（例えば、１．３５Ｖ）の場合には回路が正常に動作できず、所望の電圧を生成することができないという問題があった。
【００１０】
本発明は、電源電圧ＶＤＤが、例えば１．３５Ｖ程度以下の場合でも、周囲温度に依存しない一定電圧を生成することができるバンドギャップ回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明のバンドギャップ回路は、温度に反比例する電流を生成する第１の回路ブロックと、温度に比例する電流を生成する第２の回路ブロックと、前記第１及び第２の回路ブロックで生成された電流を加算した後、この加算した電流を任意の比率に減少させ、この減少させた電流に比例する電圧を出力する第３の回路ブロックとを備えている。
ここで、前記第１の回路ブロックは、第１のボルテージフォロア回路と、第２の出力回路とを備えている。前記第１のボルテージフォロア回路は、第１の演算増幅器及び第１の出力回路を有し、前記第１の演算増幅器の逆相入力端子に温度に反比例するようにされた第１の電圧を入力し、前記第１の演算増幅器の出力側に接続された前記第１の出力回路により、前記第１の電圧に関連する電流に基づく電圧を前記第１の演算増幅器の正相入力端子に帰還させて構成している。更に、前記第２の出力回路は、前記第１の出力回路に流れる電流と同一の第１の電流を第１のノードに流入させる回路である。
前記第２の回路ブロックは、第２の演算増幅器及び第３の出力回路を有し、前記第２の演算増幅器の出力側に、温度に反比例した電流部分と温度に比例した電流部分を有する電流を流す前記第３の出力回路を接続して構成した第２のボルテージフォロア回路と、前記第２の演算増幅器の出力側に接続され、前記第３の出力回路に流れる電流と同一の第２の電流を出力させる第４の出力回路と、第３の演算増幅器及び第５の出力回路を有し、前記第３の演算増幅器の出力側に、温度に反比例した電流を流す前記第５の出力回路を接続して構成した第３のボルテージフォロア回路と、前記第３の演算増幅器の出力側に接続され、前記第５の出力回路に流れる電流と同一の第３の電流を出力させる第６の出力回路とを備えている。
そして、前記第２の電流から前記第３の電流を差し引いた差分電流を前記第１のノードに流入させて前記第１の電流と前記差分電流とを加算した電流を前記第３の回路ブロックに入力することを特徴としている。
【発明の効果】
【００１２】
本発明では、温度に反比例する電流と比例する電流を加算しているので、温度に依存しない一定電流が得られる。更に、この一定電流を任意の比率で減少させ、この減少させた電流に比例する電圧を出力するようにしている。これにより、低電源電圧でも、温度に依存しないバンドギャップ電圧が得られるという効果がある。
【発明を実施するための最良の形態】
【００１３】
第１から第３の回路ブロックにおいて、電源電位と接地電位の間に直列に接続されるトランジスタまたはダイオードの数を２個以下で構成する。これにより、低電源電圧においても、正常な動作が可能になる。
【実施例１】
【００１４】
図１は、本発明の実施例を示すバンドギャップ回路の回路図である。
このバンドギャップ回路は、温度に反比例する電流を生成する回路ブロック１と、温度に比例する電流を生成する回路ブロック２と、これらの回路ブロック１，２で生成された電流を加算して任意の比率に電流を減少させ、この減少させた電流に比例する電圧を出力する回路ブロック３とで構成されている。
【００１５】
回路ブロック１は、電源電位ＶＤＤとノードＮ１の間に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１と、このノードＮ１と接地電位ＧＮＤの間に接続されたバイポーラ型のＮＰＮトランジスタ（以下、単に「ＮＰＮ」という）１２を有している。ＮＰＮ１２は、ベースがノードＮ１に接続され、順方向のダイオード接続となっている。
【００１６】
ノードＮ１には、更に演算増幅器１３の非反転入力端子と、第１の演算増幅器１４の反転入力端子が接続されている。演算増幅器１３の出力端子はＰＭＯＳ１１のゲートに接続され、演算増幅器１４の出力端子はＰＭＯＳ１５のゲートに接続されている。ＰＭＯＳ１５のソースは電源電位ＶＤＤに接続され、ドレインは抵抗１６を介して接地電位ＧＮＤに接続されると共に、演算増幅器１４の非反転入力端子に接続されている。演算増幅器１４の出力端子は、更にＰＭＯＳ１７のゲートに接続され、このＰＭＯＳ１７のソースは電源電位に、ドレインはノードＮ２にそれぞれ接続されている。
【００１７】
回路ブロック２は、電源電位ＶＤＤとノードＮ３の間に接続されたＰＭＯＳ２１と、このノードＮ３と接地電位ＧＮＤの間に直列接続されたＮＰＮ２２と抵抗２３を有している。ＰＭＯＳ２１のゲートは演算増幅器１３の出力端子に接続されている。また、ＮＰＮ２２は、ベースがノードＮ３に接続され、順方向のダイオード接続となっている。
【００１８】
ノードＮ３には、更に演算増幅器１３の反転入力端子と、第２の演算増幅器２４の反転入力端子が接続されている。演算増幅器２４の出力端子はＰＭＯＳ２５のゲートに接続されている。ＰＭＯＳ２５のソースは電源電位ＶＤＤに接続され、ドレインは抵抗２６を介して接地電位ＧＮＤに接続されると共に、演算増幅器２４の非反転入力端子に接続されている。演算増幅器２４の出力端子は、更にＰＭＯＳ２７のゲートに接続され、このＰＭＯＳ２７のソースは電源電位ＶＤＤに、ドレインはノードＮ２にそれぞれ接続されている。
【００１９】
この回路ブロック２は、更に、電源電位ＶＤＤとノードＮ４の間に接続されたＰＭＯＳ２８と、このノードＮ４と接地電位ＧＮＤの間に接続されたＮＰＮ２９を有している。ＰＭＯＳ２８のゲートは演算増幅器１３の出力端子に接続されている。また、ＮＰＮ２９は、ベースがノードＮ４に接続され、順方向のダイオード接続となっている。
【００２０】
ノードＮ４には、更に第３の演算増幅器３０の反転入力端子が接続されている。演算増幅器３０の出力端子はＰＭＯＳ３１のゲートに接続されている。ＰＭＯＳ３１のソースは電源電位ＶＤＤに接続され、ドレインは抵抗３２を介して接地電位ＧＮＤに接続されると共に、演算増幅器３０の非反転入力端子に接続されている。演算増幅器３０の出力端子は、更にＰＭＯＳ３３のゲートに接続され、このＰＭＯＳ３３のソースは電源電位ＶＤＤに、ドレインはＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３４を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ３３のドレインは、ＮＭＯＳ３４，３５のゲートに接続され、このＮＭＯＳ３５のドレインがノードＮ２に、ソースが接地電位ＧＮＤにそれぞれ接続されている。
【００２１】
回路ブロック３は、ＮＭＯＳ４１，４２、ＰＭＯＳ４３，４４，及び抵抗４５で構成され、このＮＭＯＳ４１のドレインとゲートがノードＮ２に接続され、ソースが接地電位ＧＮＤに接続されている。ＮＭＯＳ４２のゲートはノードＮ２に接続され、ソースは接地電位ＧＮＤに接続されている。ＮＭＯＳ４２のドレインは、ＰＭＯＳ４３のドレインとＰＭＯＳ４３，４４のゲートに接続され、これらのＰＭＯＳ４３，４４のソースが電源電位ＶＤＤに接続されている。ＰＭＯＳ４４のドレインは、抵抗４５を介して接地電位ＧＮＤに接続され、このＰＭＯＳ４４と抵抗４５の接続点から、バンドギャップ電圧ＶＢＧが出力されるようになっている。
【００２２】
なお、演算増幅器１３，１４，２４，３０は、いずれも同様の回路構成で、図１の右上の破線枠内に示すように、ゲートがそれぞれ非反転入力端子及び反転入力端子に対応するＮＭＯＳａ，ｂを有している。ＮＭＯＳａ，ｂのソースは接地電位ＧＮＤに接続され、このＮＭＯＳａのドレインは、ＰＭＯＳｃのドレイン及びゲートとＰＭＯＳｄのゲートに接続されている。ＰＭＯＳｃ，ｄのソースは電源電位ＶＤＤに接続され、このＰＭＯＳｄのドレインはＮＭＯＳｂのドレインに接続されている。そして、ＮＭＯＳｂとＰＭＯＳｄのドレイン同士の接続箇所が、この演算増幅器の出力端子となっている。
【００２３】
ここで、このバンドギャップ回路を構成する各素子は、次のように設定されているものとする。
【００２４】
ＮＰＮ２２，２９は同一サイズで、ＮＰＮ１２のサイズは、これらのＮＰＮ２２，２９よりも小さい。抵抗２６，３２、及び抵抗１６，４５は、それぞれ同一抵抗値である。また、ＰＭＯＳ１１，２１，２８、ＰＭＯＳ１５，１７、ＰＭＯＳ２５，２７、及びＰＭＯＳ３１，３３は、それぞれ同一サイズである。一方、ＰＭＯＳ４３のサイズは、ＰＭＯＳ４４の２倍である。更に、ＮＭＯＳ３４，３５、ＮＭＯＳ４１，４２は、それぞれ同一サイズである。また、演算増幅器のＮＭＯＳａ，ｂ、及びＰＭＯＳｃ，ｄも、それぞれ同一サイズである。
【００２５】
このように、このバンドギャップ回路では、電源電位ＶＤＤと接地電位ＧＮＤの間に直列に接続されるトランジスタやダイオードの数を２個までに制限し、電源電圧の低電圧化を図っている。
【００２６】
次に、このバンドギャップ回路の動作を説明する。
まず、回路ブロック１において、演算増幅器１３は、２つの入力端子の電位が同一電位になるように帰還動作する。今、ノードＮ１，Ｎ３が同電位の状態から、ノードＮ１の電位が上昇したとすると、演算増幅器１３の出力電位も連動して上昇する。演算増幅器１３の出力側は、ＰＭＯＳ１１のゲートに接続されているので、この演算増幅器１３の出力電位が上昇すると、ＰＭＯＳ１１に流れる電流は減少する。ＰＭＯＳ１１の電流が減少すると、ＮＰＮ１２のベース・エミッタ間電圧、即ちノードＮ１の電位が低下する。このような帰還動作を定常的に繰り返すことにより、ノードＮ１，Ｎ３が同電位となる。ここで、演算増幅器１３の出力側は、ＰＭＯＳ１１，２１，２８のゲートに共通接続されており、これらのＰＭＯＳ１１，２１，２８は、同一サイズに設定されているので、各ＰＭＯＳ１１，２１，２８に流れる電流値は同じＩａとなる。
【００２７】
従って、ノードＮ１の電位Ｖ１、即ち、ＮＰＮ１２のベース・エミッタ間電圧Ｖbe12は、次式となる。
Ｖ１＝Ｖbe12＝Ｖｔ×ｌｎ（Ｉａ／Ｉｓ12）  ・・（１）
ここで、Ｖｔ＝ｋＴ／ｑ、Ｉｓ12はＮＰＮ１２の飽和電流、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【００２８】
なお、電位Ｖ１は、ＮＰＮ１２のＰＮ接合の順方向バイアスで発生する電圧Ｖbe12で、温度に反比例する特性（室温で、−２．２ｍＶ／℃程度の温度係数）を有している。
【００２９】
ノードＮ１に接続された演算増幅器１４は、ＰＭＯＳ１５と抵抗１６を介して第１のボルテージフォロワ回路を構成しているので、この演算増幅器１４の反転入力端子と非反転入力端子の電位は同電位となるように動作する。従って、抵抗１６にはノードＮ１と同じ電圧Ｖ１が印加され、この抵抗１６に流れる電流Ｉｂは、抵抗１６の抵抗値をＲ１６とすると、次式となる。
Ｉｂ＝Ｖｂｅ１２／Ｒ１６
【００３０】
更に、ＰＭＯＳ１５，１７は、ゲートが演算増幅器１４の出力側に共通接続され、かつ同一サイズに設定されているので、このＰＭＯＳ１７に流れる電流の値もＩｂとなる。即ち、回路ブロック１のＰＭＯＳ１７には、温度に反比例する電流が流れる。
【００３１】
回路ブロック２では、ノードＮ３の電位Ｖ３は、ＮＰＮ２２のベース・エミッタ間電圧Ｖbe22と抵抗２３の両端に生じる電圧の和であるので、次式となる。
Ｖ３＝Ｖbe22＋Ｉａ×Ｒ23＝Ｖｔ×ｌｎ（Ｉａ／Ｉｓ22）＋Ｉａ×Ｒ23  ・・（２）
ここで、Ｉｓ22は、ＮＰＮ２２の飽和電流である。
【００３２】
ノードＮ３に接続された演算増幅器２４は、ＰＭＯＳ２５と抵抗２６を介して第２のボルテージフォロワ回路を構成しているので、この演算増幅器２４の反転入力端子と非反転入力端子の電位は同電位となるように動作する。従って、抵抗２６にはノードＮ３と同じ電圧Ｖ３が印加されるので、抵抗２６の抵抗値をＲ２６とすると、この抵抗２６に流れる電流Ｉｃは、次式となる。
Ｉｃ＝Ｖ３／Ｒ２６＝Ｖｔ×ｌｎ（Ｉａ／Ｉｓ２２）／Ｒ２６＋Ｉａ×Ｒ２３／Ｒ２６
【００３３】
従って、電流Ｉｃの第１項は回路ブロック１の電流Ｉｂと同様に温度に反比例した電流となり、第２項は温度に比例した電流となる。ＰＭＯＳ２５，２７は、ゲートが共通接続され、かつ同一サイズに設定されているので、このＰＭＯＳ２７に流れる電流もＩｃとなる。
【００３４】
一方、ノードＮ４の電位Ｖ４、即ち、ＮＰＮ２９のベース・エミッタ間電圧Ｖbe29は、次式となる。
Ｖ４＝Ｖbe29＝Ｖｔ×ｌｎ（Ｉａ／Ｉｓ29）
ここで、Ｉｓ29は、ＮＰＮ２９の飽和電流である。
【００３５】
ノードＮ４に接続された演算増幅器３０は、ＰＭＯＳ３１と抵抗３２を介して第３のボルテージフォロワ回路を構成しているので、この演算増幅器３０の反転入力端子と非反転入力端子の電位は同電位となるように動作する。従って、抵抗３２にはノードＮ４と同じ電圧Ｖ４が印加され、この抵抗３２に流れる電流Ｉｄは、抵抗３２の抵抗値をＲ３２とすると、次式となる。
Ｉｄ＝Ｖ４／Ｒ３２＝Ｖｂｅ２９／Ｒ３２＝Ｖｔ×ｌｎ（Ｉａ／Ｉｓ２９）／Ｒ３２
【００３６】
従って、電流Ｉｄは回路ブロック１の電流Ｉｂと同様に、温度に反比例した電流となる。ＰＭＯＳ３１，３３は、ゲートが共通接続され、かつ同一サイズに設定されているので、このＰＭＯＳ３３に流れる電流もＩｄとなる。また、ＰＭＯＳ３３に直列に接続されたＮＭＯＳ３４にも電流Ｉｄが流れ、更に、このＮＭＯＳ３４に対してカレントミラーを構成するＮＭＯＳ３５に流れる電流もＩｄとなる。
【００３７】
従って、この回路ブロック２からノードＮ２に流れる電流は、電流Ｉｃと電流Ｉｄの差となり、次式のようになる。
Ｉｃ−Ｉｄ＝Ｖｔ×ｌｎ（Ｉａ／Ｉｓ22）／Ｒ26＋Ｉａ×Ｒ23／Ｒ26
−Ｖｔ×ｌｎ（Ｉａ／Ｉｓ29）／Ｒ32
ここで、ＮＰＮ２２，２９は同一サイズに設定されているので、Ｉｓ22＝Ｉｓ29である。また、抵抗２６，３２は同じ値に設定されているので、Ｒ26＝Ｒ32である。従って、上式は、次のようになる。
Ｉｃ−Ｉｄ＝Ｉａ×Ｒ23／Ｒ26
【００３８】
電流Ｉａは、一般的に温度の上昇に伴って増加するので、この回路ブロック２からノードＮ２には、温度に比例した電流が流れることになる。
【００３９】
回路ブロック３では、回路ブロック１からノードＮ２に流れ込んだ電流と、回路ブロック２からノードＮ２に流れ込んだ電流が加算されてＮＭＯＳ４１に流れる。従って、ＮＭＯＳ４１に流れる電流Ｉｅは、次式のようになる。
Ｉｅ＝Ｉｂ＋（Ｉｃ−Ｉｄ）＝Ｖbe12／Ｒ16＋Ｉａ×Ｒ23／Ｒ26
【００４０】
ＮＭＯＳ４１，４２は、ゲートが共通接続され、かつ同一サイズに設定されているので、このＮＭＯＳ４２に流れる電流もＩｅとなる。また、ＮＭＯＳ４２に直列に接続されたＰＭＯＳ４３に流れる電流もＩｅとなる。
【００４１】
ＮＭＯＳ４３，４４はカレントミラーを構成し、このＮＭＯＳ４４のサイズはＮＭＯＳ４３のサイズの１／２に設定されている。従って、ＮＭＯＳ４４とこれに直列に接続された抵抗４５に流れる電流Ｉｆは、次式となる。
Ｉｆ＝Ｉｅ／２＝（Ｖbe12／Ｒ16＋Ｉａ×Ｒ23／Ｒ26）／２
【００４２】
これにより、バンドギャップ電圧ＶＢＧは、抵抗４５の抵抗値をＲ45として、次のようになる。
ＶＢＧ＝Ｒ45×（Ｖbe12／Ｒ16＋Ｉａ×Ｒ23／Ｒ26）／２
【００４３】
抵抗１６，４５は同一抵抗値に設定されているので、上式は次のようになる。
ＶＢＧ＝（Ｖbe12＋Ｉａ×Ｒ23×Ｒ45／Ｒ26）／２  ・・（３）
【００４４】
演算増幅器１３の２つの入力電位は等しくなるように動作するので、ノードＮ１，Ｎ３の電位Ｖ１，Ｖ３は同じである。従って、（１），（２）式から次の等式が成り立つ。
Ｖｔ×ｌｎ（Ｉａ／Ｉｓ12）＝Ｖｔ×ｌｎ（Ｉａ／Ｉｓ22）＋Ｉａ×Ｒ23
従って、
Ｉａ×Ｒ23＝Ｖｔ×ｌｎ（Ｉａ／Ｉｓ12）−Ｖｔ×ｌｎ（Ｉａ／Ｉｓ22）
＝Ｖｔ×ｌｎ（Ｉｓ22／Ｉｓ12）
【００４５】
上式を（３）式に代入すると、バンドギャップ電圧ＶＢＧは、次式のようになる。
ＶＢＧ＝｛Ｖbe12＋Ｖｔ×（Ｒ45／Ｒ26）×ｌｎ（Ｉｓ22／Ｉｓ12）｝／２
ここで、（Ｒ45／Ｒ26）×ｌｎ（Ｉｓ22／Ｉｓ12）＝Ｋ  とすれば、バンドギャップ電圧ＶＢＧは次のように表現される。
ＶＢＧ＝（Ｖbe12＋Ｋ×Ｖｔ）
【００４６】
Ｖbe12は、ＰＮ接合の順方向バイアスで発生する電圧で、温度に反比例する特性（室温で、−２．２ｍＶ／℃程度の温度係数）を有している。一方、Ｖｔは、温度に比例する特性（室温で、０．０８５ｍＶ／℃程度の温度係数）を有している。
【００４７】
従って、抵抗２６，４５の値を適切に設定することにより、温度に依存しないバンドギャップ電圧ＶＢＧが得られる。
【００４８】
以上のように、本実施例のバンドギャップ回路は、温度に反比例する電流Ｉｂを生成する回路ブロック１と、温度に比例する電流Ｉｃ−Ｉｄを生成する回路ブロック２と、これらの電流を加算して１／２に減少させ、この減少させた電流に比例する電圧をバンドギャップ電圧ＶＢＧとして出力する回路ブロック３を有している。更に、各回路ブロック１〜３は、電源電位ＶＤＤと接地電位ＧＮＤの間に直列に接続されるトランジスタやダイオードの数を２個までに制限する回路構成としている。
【００４９】
これにより、例えば１．３５Ｖのような低電源電圧でも正常な動作が可能になり、従来のバンドギャップ電圧の半分の電圧（約０．６〜０．７Ｖ）の周囲温度に依存しないバンドギャップ電圧ＶＢＧが得られるという利点がある。
【００５０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ＰＭＯＳ４３，４４のカレントミラー比を２：１にしているが、カレントミラー比は、この値に限定されない。
（ｂ）  ＰＮ接合素子としてバイポーラトランジスタのＮＰＮ１２，２２，２９をダイオード接続して用いているが、これらのＮＰＮを、ＰＮ接合を有するダイオードで置き換えることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施例を示すバンドギャップ回路の回路図である。
【図２】従来のバンドギャップ回路の回路図である。
【符号の説明】
【００５２】
１〜４    回路ブロック
１１，１５，１７，２１，２５，２７，２８，３１，３３，４３，４４    ＰＭＯＳ
１２，２２，２９    ＮＰＮ
１３，１４，２４，３０    演算増幅器
１６，２３，２６，３２，４５    抵抗
３４，３５，４１，４２    ＮＭＯＳ
【図１】
0004445916.tif 000002
【図２】
0004445916.tif 000003