(57)【特許請求の範囲】
【請求項１】
第１導電型のソース（４１）と、絶縁されたゲート（３７）と、前記第１導電型の拡張ドレイン領域（４６）と、前記ゲート（３７）の下にあって前記拡張ドレイン領域（４６）と前記ソース（４１）との間のエンハンスメント型チャンネルとを含み、第２導電型の井戸（３１）内に形成された金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）と；
前記ＭＯＳＦＥＴ拡張ドレイン領域（４６）に接続された接合ＦＥＴ（ＪＦＥＴ）のソースと、前記第１導電型の外部高電圧接続用ドレイン（４４）と、前記ＭＯＳＦＥＴソース（４１）に接続された第２導電型のゲート制御層（４７）とを含み、第２導電型の井戸（３１）内に形成されたＪＦＥＴとを単一半導体基板内に含んで成る高電圧トランジスタであって、
前記ゲート（３７）は前記拡張ドレイン領域（４６）上に延びるが前記ドレイン（４４）上には延びず、
前記ＪＦＥＴゲート制御層（４７）が頂上層（４８）の下で前記ＭＯＳＦＥＴ拡張ドレイン領域（４６）内に埋め込まれて前記ＭＯＳＦＥＴチャンネルから分離されており、
前記頂上層（４８）は前記ＪＦＥＴゲート制御層（４７）から前記基板の表面方向に垂直に延びており、
前記ＭＯＳＦＥＴ拡張ドレイン領域（４６）及び前記頂上層（４８）は前記ＪＦＥＴゲート制御層（４７）に対して反対導電型であって、
前記ＭＯＳＦＥＴ拡張ドレイン領域（４６）及び前記頂上層（４８）が高ドーピング濃度を有することで、前記ＭＯＳＦＥＴソース（４１）と前記ドレイン（４４）間に電位差がある時に前記ゲート（３７）に電位を印加し前記ＭＯＳＦＥＴがターンオンした時はいつでも前記ＪＦＥＴゲート制御層（４７）の上下の平行で平坦な電流通路内に電流を流すように、前記ＪＦＥＴゲート制御層（４７）が前記ＭＯＳＦＥＴ拡張ドレイン領域（４６）内の２つの前記電流通路の電流チャンネルを制御できるようにし、
前記高ドーピング濃度は前記ＪＦＥＴゲート制御層（４７）の上下両方の電導度を改善し、
前記頂上層（４８）、前記ＭＯＳＦＥＴ拡張ドレイン領域（４６）と前記ＪＦＥＴゲート制御層（４７）との間が逆バイアスとなって前記ＭＯＳＦＥＴがターンオフした時の電界効果により、前記ＭＯＳＦＥＴ拡張ドレイン領域（４６）と前記頂上層（４８）がピンチオフする、
ことを特徴とする、前記高電圧トランジスタ。
【請求項２】
前記ＭＯＳＦＥＴ拡張ドレイン領域（４６）は前記ＪＦＥＴドレイン（４４）に関して対称に形成されている、請求項１のトランジスタ。
【請求項３】
前記ＭＯＳＦＥＴゲート（３７）は５００オングストローム厚のシリコン酸化物層（３２）によって前記ＭＯＳＦＥＴチャンネルから絶縁されている、請求項１のトランジスタ。
【請求項４】
前記トランジスタは低オン抵抗を持つ高電圧トランジスタであって、前記低オン抵抗は前記平行で平坦な２つの電流チャンネルによって達成される、請求項１のトランジスタ。
【請求項５】
前記拡張ドレイン領域（４６）と前記頂上層（４８）の全電荷量は少なくとも３×１０１２／ｃｍ２である、請求項１のトランジスタ。
【請求項６】
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）及び接合電界効果トランジスタ（ＪＦＥＴ）の相互接続を持つ半導体デバイスであって、
前記ＩＧＦＥＴに関連した第１導電型の材料のソースと、
前記第１導電型のドレイン領域（２４）を介してドレイン電極（１６）に結合された前記ＩＧＦＥＴに関連した前記第１導電型の材料から成る拡張ドレイン領域（２６）であって、前記ＩＧＦＥＴのゲート（１７）は該拡張ドレイン領域（２６）上に延びるが前記ドレイン領域（２４）上には延びない、前記拡張ドレイン領域（２６）と、
前記拡張ドレイン領域（２６）内に配置され、前記ＩＧＦＥＴの前記ソースに接続された第２導電型の材料の埋設ＪＦＥＴゲート層（２７）と、
該埋設ＪＦＥＴゲート層（２７）の上の前記第１導電型の頂上層（２８）とを含み、前記頂上層（２８）は前記埋設ＪＦＥＴゲート層（２７）から基板の表面方向に垂直に延びており、
前記頂上層（２８）は拡張ドレイン領域（２６）と前記頂上層（２８）の全電荷量が少なくとも３×１０１２／ｃｍ２であるような高ドーピング濃度を有することで、前記ＩＧＦＥＴのゲート（１７）への電圧の印加により前記デバイスがオンの時は、前記埋設ＪＦＥＴゲート層（２７）の上の前記頂上層（２８）を経由、及び前記埋設ＪＦＥＴゲート層（２７）の下の前記拡張ドレイン領域（２６）を経由する平行平坦通路に前記ＩＧＦＥＴから前記ドレイン電極（１６）へ電流が流れ、前記高ドーピング濃度は前記埋設ＪＦＥＴゲート層（２７）の上下両方の電導度を改善し、
前記頂上層（２８）、前記ＭＯＳＦＥＴ拡張ドレイン領域（２６）と前記ＪＦＥＴゲート制御層（２７）との間が逆バイアスとなって前記ＭＯＳＦＥＴがターンオフした時の電界効果により、前記ＭＯＳＦＥＴ拡張ドレイン領域（２６）と前記頂上層（２８）がピンチオフする、
ことを特徴とする半導体デバイス。
【請求項７】
前記半導体デバイスは低オン抵抗を持つ高電圧デバイスであって、前記低オン抵抗は前記平行平坦通路の電流通路によって達成される、請求項６の半導体デバイス。
【請求項８】
前記拡張ドレイン領域（２６）と前記頂上層（２８）の電荷の実数は少なくとも３×１０１２／ｃｍ２である、請求項６の半導体デバイス。
【請求項９】
電力デバイスであって、
第１導電型の基板（１１）と、
該基板（１１）内に配置された第２導電型のソース領域（２１）と、
前記基板（１１）内に配置された第２導電型の拡張ドレイン領域（２６）と、
前記拡張ドレイン領域（２６）内に配置されたドレイン井戸領域（２４）と、
前記基板（１１）上で前記ソース領域（２１）と前記ドレイン井戸領域（２４）との間に位置した絶縁ゲート（１７）であって前記拡張ドレイン領域（２６）上に延びるが前記ドレイン井戸領域（２４）上には延びない前記絶縁ゲート（１７）と、
前記基板（１１）の表面で拡張ドレイン領域（２６）内に配置されて前記ドレイン井戸領域（２４）に接触する前記第２導電型の頂上層（２８）と、
該頂上層（２８）の下に埋設されて前記ドレイン井戸領域（２４）に接触し、前記ソース領域（２１）に接続されたＪＦＥＴゲート制御層（２７）とを含み、前記頂上層（２８）は前記ＪＦＥＴゲート制御層（２７）から前記基板の表面方向に垂直に延びており、前記頂上層（２８）は高ドーピング濃度を有して前記ＪＦＥＴゲート制御層（２７）の上の電導度を改善し、
トランジスタしきい値電圧を調整するための第１導電型のしきい値電圧注入部（２２）と、
パンチスルー電圧降伏を回避するための第１導電型のパンチスルー注入部（２３）とを含み、前記しきい値電圧注入部（２２）と前記パンチスルー注入部（２３）は前記ソース領域（２１）と前記拡張ドレイン領域（２６）との間に配置され、
前記ソース領域（２１）と前記ドレイン井戸領域（２４）間に電位差がある時に絶縁ゲート（１７）に電位を印加し前記電力デバイスがターンオンした時はいつでも、電流はＪＦＥＴゲート制御層（２７）の上の頂上層（２８）経由、及び前記ＪＦＥＴ制御層（２７）の下の拡張ドレイン領域（２６）経由の平行平坦通路でドレイン井戸領域（２４）に向って横方向に流れており、
前記頂上層（２８）、前記拡張ドレイン領域（２６）と前記ＪＦＥＴゲート制御層（２７）との間が逆バイアスとなって前記電力デバイスがターンオフした時は、その電界効果により前記拡張ドレイン領域（２６）と前記頂上層（２８）がピンチオフする、
ことを特徴とする電力デバイス。
【請求項１０】
前記頂上層（２８）及び前記拡張ドレイン領域（２６）は横方向において前記ドレイン井戸領域（２４）を取り囲む、請求項９の電力デバイス。
【請求項１１】
前記電力デバイスは低オン抵抗を持つ高電圧デバイスであって、前記低オン抵抗は前記平行平坦通路の電流通路によって達成される、請求項９の電力デバイス。
【請求項１２】
前記拡張ドレイン領域（２６）と前記頂上層（２８）の電荷の実数は少なくとも３×１０１２／ｃｍ２である、請求項９の電力デバイス。
【請求項１３】
高電圧電界効果トランジスタ（ＨＶＦＥＴ）であって、
第１導電型の半導体基板（１１）と、
該基板（１１）内に配置されて該基板（１１）と横方向の境界を形成する横方向に拡張された領域を持つ第２導電型の拡張ドレイン領域（２６）と、
該拡張ドレイン領域（２６）内に配置されて前記横方向に拡張された領域によって前記横方向の境界から分離されたドレイン領域（２４）と、
前記基板（１１）内に配置されて前記横方向境界から離された第２導電型のソース領域（２１）と、
該ソース領域（２１）と前記ドレイン領域（２４）との間で前記基板（１１）上に配置され絶縁されたゲート（１７）であって、該ゲート（１７）は前記拡張ドレイン領域（２６）上に延びるが前記ドレイン領域（２４）とはオーバラップせず、前記ソース領域（２１）と前記ゲート（１７）の下部の前記拡張ドレイン領域（２６）の前記横方向境界との間でチャンネル領域が形成される、前記ゲート（１７）と、
前記拡張ドレイン領域（２６）内に配置され、前記基板（１１）の表面から埋設領域（２７）の方向に垂直に延びた第２導電型の頂上層（２８）の下で且つ前記横方向の境界から離れた第１導電型の埋設領域（２７）であって、横方向の拡張部分により延びて前記ソース領域（２１）に電気的に接続される前記埋設領域（２７）と、を含み
前記頂上層（２８）は高ドーピング濃度を有して前記埋設領域（２７）の上の電導度を改善し、
前記ソース（２１）と前記ドレイン領域（２４）間に電位差があるときに前記ゲート（１７）に電位を印加し前記ＨＶＦＥＴがターンオンした時はいつでも、前記埋設領域（２７）は前記拡張ドレイン領域（２６）内の２重の電流チャンネルを制御するように動作し、前記埋設領域（２７）の上部の前記頂上層（２８）内と、前記埋設領域（２７）の下部の拡張ドレイン領域（２６）内との両方からなる平行平坦通路を同時に電流が流れるようにし、
前記頂上層（２８）、前記拡張ドレイン領域（２６）と前記埋設領域（２７）と前記基板との間が逆バイアスとなって前記ＨＶＦＥＴがターンオフしたときの電界効果により、前記拡張ドレイン領域（２６）と前記頂上層（２８）がピンチオフする、
ことを特徴とする、高電圧電界効果トランジスタ。
【請求項１４】
前記拡張ドレイン領域（２６）は前記ドレイン領域（２４）に関して対称である、請求項１３のトランジスタ。
【請求項１５】
前記ゲート（１７）は、５００オングストローム厚のシリコン酸化物層によって前記チャンネルから絶縁されている、請求項１３のトランジスタ。
【請求項１６】
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）及び接合電界効果トランジスタ（ＪＦＥＴ）の相互接続を持つ高電圧半導体デバイスであって、
前記ＩＧＦＥＴに関連した第１導電型の材料のソースと、
前記ＩＧＦＥＴと関連したドレイン電極（１６）に結合された第１導電型の材料の拡張ドレイン領域（２６）と、
該拡張ドレイン領域（２６）内に配置され、前記ＩＧＦＥＴのソースに接続された第２導電型の材料の埋設ＪＦＥＴゲート層（２７）と、
該埋設ＪＦＥＴゲート層（２７）の上に形成された前記第１導電型の頂上層（２８）とを含み、該頂上層（２８）は前記基板の表面から前記埋設ＪＦＥＴゲート層（２７）の方向に垂直に延びており、
前記頂上層（２８）は高ドーピング濃度を有して前記埋設ＪＦＥＴゲート層（２７）の上の電導度を改善し、
前記デバイスがターンオンした時は、前記埋設ＪＦＥＴゲート層（２７）の上では前記頂上層（２８）を経由して、また、前記埋設ＪＦＥＴゲート層（２７）の下では前記拡張ドレイン領域（２６）を経由して前記ＩＧＦＥＴから前記ドレイン電極（１６）へ平行平坦通路で電流が流れ、
前記頂上層（２８）と前記埋設ＪＦＥＴゲート層（２７）との間のＰＮ接合が逆バイアスとなり、且つ前記拡張ドレイン領域（２６）と前記埋設ＪＦＥＴゲート層（２７）との間のＰＮ接合が逆バイアスとなって前記デバイスがターンオフした時は、その電界効果が前記頂上層（２８）及び前記拡張ドレイン領域（２６）をピンチオフする
ことを特徴とする、高電圧半導体デバイス。
【請求項１７】
高電圧電界効果トランジスタ（ＨＶＦＥＴ）であって、
第１導電型の半導体基板（１１）と、
該基板（１１）内に配置されて横方向の境界を持つ第２導電型の第１の領域（２６）と、
該第１の領域（２６）内に配置された前記第２導電型のドレイン領域(２４)と、
前記第１の領域（２６）内で且つ第１の領域（２６）の頂上領域（２８）の下方に配置された埋設領域（２７）であって、該埋設領域（２７）は前記横方向の境界から隔離されており、前記第１の領域（２６）の前記頂上領域（２８）は前記基板（１１）の表面から前記埋設領域（２７）の方向に垂直に延びた、前記埋設領域（２７）と、
前記基板（１１）内に配置され、前記埋設領域（２７）に接続された第２導電型のソース領域（２１）と、
該ソース領域（２１）と前記ドレイン領域（２４）との間で前記基板（１１）上に配置され絶縁されたゲート（１７）であって、前記第１の領域（２６）上に延びるが前記ドレイン領域（２４）とはオーバラップせず、前記ゲート（１７）の下で、前記ソース領域（２１）と前記第１の領域（２６）との間に電界効果チャンネル領域が位置した、前記ゲート（１７）とを有し、
前記トランジスタ（ＨＶＦＥＴ）が前記ソース（２１）と前記ドレイン（２４）間に電位差がある時にゲート（１７）に電位を印加しオンの時は、前記埋設領域（２７）の上の前記頂上領域（２８）内と、前記埋設領域（２７）の下の前記第１の領域（２６）内との両方に電流が同時に流れ、
前記頂上層（２８）と前記埋設領域（２７）との間のＰＮ接合の間が逆バイアスとなり、且つ前記第１の領域（２６）と前記埋設領域（２７）との間のＰＮ接合の間が逆バイアスとなって前記ＨＶＦＥＴがオフの時は、電界効果が前記第１の領域（２６）と前記頂上層（２８）をピンチオフし、これに伴い生成した空乏領域が前記埋設領域（２７）の上部及び下部に延びることを特徴とする、高電圧電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧金属酸化膜半導体（metal-oxide semiconductor MOS)トランジスタに関し、特に、高電圧ＭＯＳトランジスタの固有オン抵抗の改善に関連する。
【背景技術】
【０００２】
絶縁ゲート電界効果トランジスタ（Insulated gate field effect transistor  ＩＧＦＥＴ）やＭＯＳＦＥＴが、高電圧をスイッチでき、低いオン抵抗値を有する結合ディバイスを作り出すために、接合電界効果トランジスタ（Junction field effect transistor  ＪＦＥＴ）と従来直列に置かれていた。浅くドープされた拡張ドレイン（extended drain) 領域は、オフセットゲートにより電圧を維持するために用いられている。このようなディバイスの電圧性能は、基板のドーピングにより、該拡張ドレイン領域の長さにより、また、その中の全電荷量により決定される。オン抵抗の改善は、該拡張ドレイン領域のドーピングの程度、長さ、断面域（cross sectional area)によって実質的に制限される。
【０００３】
本発明者であるクラス・Ｈ．エクランド（Ｋｌａｓ  Ｈ．  Ｅｋｌｕｎｄ）に１９８９年３月７日に付与された米国特許４，８１１，０７５において、高電圧ＭＯＳトランジスタを形成する同一チップ上に直列に接続された絶縁ゲート電界効果トランジスタと両面（Double-sided) 接合ゲート電界効果トランジスタとが開示されている。拡張ドレイン領域は、反対の導電性物質の基板の頂部に形成されている。該基板と同種の物質の頂部層はイオン注入により形成される。該頂部層が該拡張ドレインの中央部を覆う。該拡張ドレインを流れる電流は、公知の電界効果によって、その間の拡張ドレインをピンチオフする頂部層と基板とによって制御される。
【０００４】
該拡張ドレイン領域は、許容できるレベルの導電性を達成するために高いレベルのドーピンクを必要とする。オンに切り替わるときの該ディバイスの抵抗は、拡張ドレイン領域の大きさとそのドーピンク濃度とに大いに依存する。一般的に、オン抵抗を改善するこれらパラメータの調整は、電圧処理能力を上げ下げする。
【０００５】
ソースホロワの適用の為のラテラル２重拡散ＭＯＳトランジスタディバイスが、セル・コーラック（Ｓｅｌ  Ｃｏｌａｋ）に１９８６年１２月２日に付与された米国特許４，６２６，８７９に記述されている。チャンネル領域と同じ導電タイプの中間半導体層が、該チャンネル領域からディバイスのドレインコンタクト領域の下まで横方向に延在している。コーラック特許は、この中間半導体層が、ディバイスのパンチスルー特性及び電子なだれ降伏特性を改善し、ソースホロワモードでの動作を許容する旨述べている。相対的に低い正規化“オン”抵抗を特徴とするコンパクトな構成がクレームされている。しかしながら、オン抵抗は許容し得るほど低くなかった。コーラック特許の図１は、中間層１６が層１４から層１８を絶縁していることを表している。チャンネル電流は、該中間層１６の上側と下側の両方を流れる機会がない。一方、本発明においては、該中間層の均等物が短絡を止め、二重電流パスを許容し、同時に低いオン抵抗値を許容する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高電圧性能を犠牲にすることなく、非常に低いレベルのオン抵抗を実現することができる改善された高電圧ＭＯＳトランジスタが必要とされている。
【０００７】
従って、本発明の目的は、相対的に低いオン抵抗を有する高電圧ＭＯＳトランジスタを提供することにある。
【課題を解決するための手段】
【０００８】
概略すると、本発明の実施例は、高電圧ＭＯＳトランジスタを形成する同一チップ上に直列に接続された、改善された３面接合ゲート電界効果トランジスタと絶縁ゲート電界効果トランジスタである。拡張ドレイン領域が、反対の導電性物質の基板の頂部に形成される。拡張ドレイン（ｎ型井戸）領域の物質の導電性と反対の導電性の物質の層が、該拡張ドレイン領域内に形成される。基板と同種の物質の該層は、イオン注入により形成される。頂上層が、該拡張ドレインと同じ導電性タイプの物質から形成される。この頂上層は、該拡張ドレイン領域を埋設する。該頂上層は、該埋設層と拡張ドレイン領域の両方を覆い、それ自身シリコン酸化膜層により覆われる。該拡張ドレインを流れる電流は、それらの間で拡張ドレインをピンチオフする電圧が加えられたとき、従来の電界効果の手法により該基板及び埋設層によって制御される。
【０００９】
本発明の利点は、改善されたオン抵抗特性を有するＭＯＳトランジスタディバイスを提供できることにある。
【００１０】
本発明のこれら及び他の目的及び利点は、以下の種々の図に示されている好適な実施例の詳細な記述を読むことによって、当業者に明らかになるであろう。
【実施例】
【００１１】
本発明者に１９８９年３月７日に付与された米国特許４，８１１，０７５が、ここに参照に採り入れられ、完全に公開されているようにこの出願の一部とされる。
【００１２】
図１（ａ）、図１（ｂ）は、総括的な参照番号１０で参照されているｎチャンネル型高電圧ＭＯＳトランジスタを示しており、これはシリコン酸化物層１２で覆られたｐ基板１１上に形成されている。メタルソース接点１４とメタルドレイン接点１６とが、該シリコン酸化物層１２を通って基板１１へ延在している。ポリシリコンゲート１７が、該ソース接点１４とドレイン接点１６との間で、シリコン酸化物層１２が最も薄い（約５００オングストローム）位置に置かれている。ゲート１７は、基板１１から僅かにオフセットし、シリコン酸化物層１２により絶縁されている。この様にして、ＩＧＦＥＴ或いはＭＯＳＦＥＴ型のトランジスタが、ゲート電極として動作するゲート１７と接点１４、１６との近傍の領域に構成されている。
【００１３】
典型的にはシリコン酸化物を含む絶縁層１８は、ゲート１７と層１２とを覆う。ｐ＋井戸（well) １９とｎ＋井戸２１とは、ソース接点１４の下の基板１１に拡散されている。井戸２１は、エンハンスメント型チャンネルへ接続するように延在し、それはゲート１７の下で、該ゲート１７により制御される。ｐ型しきい値電圧注入部（implant)２２は、トランジスタしきい値電圧を調整するに用いられ、ｐ型パンチスルー注入部２３はパンチスルー電圧降伏を避けるのを補助する。ｎ＋井戸２４は基板１１内に拡散される。ｎ型拡張ドレイン領域２６は、典型的にはイオン注入により拡散される。領域２６は、略対称で、ゲート１７の下から井戸２４まで延在し、反対側へも同じ距離である。ｐ型ＪＦＥＴゲート制御層２７は、ｎ型頂上層２８の下に埋設される。ドレイン領域２６とｎ型頂上層２８は、埋設された層２７をゲートとして用いるＪＦＥＴトランジスタのためのチャンネルとして動作する。
【００１４】
従来技術と比較して、同様の大きさを与えれば、拡張ドレイン領域２６と電気的に並列であるｎ型頂上層２８を介する付加的な電流パスにより、約半分のオン抵抗が接点１４と１６との間に提供される。この利点は、大きさを減少させて、従来技術と少なくとも同程度のオン抵抗特性を備える小さなディバイスを可能にするために用いることができる。トランジスタ１０のターンオフは、層２６、２７、２８のＰＮ接合間に逆バイアスを加えることから成り、層２６、２８を空にする。空乏の深さは逆バアイアスの電圧に比例するために、層２７の重要な位置によりカットオフが更に容易に成される。トランジスタ１０は、数百ボルトから千ボルトの電圧にて動作することができる。
【００１５】
ゲート１７は、その下を基板１１を介して拡張ドレイン領域２６と頂上層２８へ横方向に流れる電流を、電界効果によって制御する。拡張ドレイン領域２６を流れる電流は、基板１１及び埋設層２７により制御される。それらからの電界効果が、拡張ドレイン領域２６とｎ型頂上層２８の電流をピンチオフする。これによりトランジスタ１０は、３面ＪＦＥＴを伴うＩＧＦＥＴを効率的に保有する。ＩＧＦＥＴは従来のタイプが示されているが、ラテラルＤ−ＭＯＳや空乏ＭＯＳ型に置き換えることもできる。埋設層２７は、それ自身の上の第２のパスを許容し、該拡張ドレイン領域２６とｎ型頂上層２８の全電荷量を少なくとも３×１０１２／cm２に許容し、従来技術と比較して注入部２３と井戸２４との間のＪＦＥＴチャンネルの導電性を改善する。拡張ドレイン領域２６とｎ型頂上層２８とのピンチオフ電圧は、従来技術と比較しトランジスタ１０においてより効果的である。なぜならば、空乏ゾーンがＪＦＥＴチャンネル内から広がっているからである。この、より効果的な構成は、比較できるＪＦＥＴチャンネルの断面領域を有するディバイスのピンチオフ電圧を低減するのに用いることができ、或いは、従来性能レベルのピンチオフ電圧を落とすことなくオン抵抗を改善するために、ＪＦＥＴチャンネルの断面領域を増大させるのに用いることができる。
【００１６】
図２の（ａ）、（ｂ）は、総括的参照番号３０で参照されているｐチャンネル型高電圧ＭＯＳトランジスタを示しており、これはトランジスタ１０のものとコンプリメンタリになっている。ｐチャンネル型トランジスタ３０は、基板１１’内のｎ−井戸３１内に形成され、シリコン酸化物層３２に覆られ、これはゲート誘電層として働く。メタルソース接点３４とメタルドレイン接点３６とが、該シリコン酸化物層３２を通ってｎ−井戸３１へ延在する。ポリシリコンゲート３７が、該ソース接点３４とドレイン接点３６との間で、シリコン酸化物層３２の非常に薄い位置に置かれる。ゲート３７は、ｎ−井戸３１から僅かにオフセットし、シリコン酸化物層３２により絶縁されている。この様にして、図１の（ａ）、（ｂ）の場合と同様に、ＩＧＦＥＴ或いはＭＯＳＦＥＴ型のトランジスタが、ゲート電極として動作するゲート３７と接点３４、３６との近傍の領域に構成される。
【００１７】
典型的にはシリコン酸化物から成る絶縁層３８は、ゲート３７と層３２とを覆う。ｎ＋井戸３９とｐ＋井戸４１とは、ソース接点３４の下のｎ−井戸３１に拡散される。井戸４１は、ちょうどゲート３７の端部の下まで延在する。ｐ＋井戸４４はｎ−井戸３１に拡散されている。ｐ型拡張ドレイン領域４６は典型的にはイオン注入により拡散される。領域４６は、略対称で、ゲート３７の下から井戸４４まで延在し、反対側へも近似した距離である。ｎ型ＪＦＥＴゲート制御層４７は、ｐ型頂上層４８の下に埋設される。この様にして、ＰＮ接合が、延在ドレイン領域４６と埋設層４７との間、同様にｐ型頂上層４８と埋設層４７との間に形成される。拡張ドレイン領域４６とｐ型頂上層４８とは、ゲート制御電極用の埋設層４７を有するＪＦＥＴトランジスタにとって、分割パスチャンネルとして動作する。
【００１８】
従来技術と比較して、同様の大きさを与えれば、拡張ドレイン領域４６と電気的に並列であるｐ型頂上層４８を通る付加的な電流パスにより、約半分のオン抵抗が接点３４と３６との間に提供される。この利点は、大きさを減少させて、従来技術と少なくとも同程度のオン抵抗特性を備える、より小さなディバイスを可能にするために用いることができる。トランジスタ３０のターンオフは、層４６、４７、４８のＰＮ接合間に逆バイアスを加えることから成り、層４６、４８を空にする。空乏の深さは逆バアイアスの電圧に比例するために、層４７の重要な位置によりカットオフが更に容易に成される。トランジスタ３０は、数百ボルトから千ボルトの電圧にて動作することができる。
【００１９】
ゲート３７は、その下をｎ−井戸３１を介して拡張ドレイン領域４６へ横方向に流れる電流を、電界効果によって制御する。拡張ドレイン領域４６を流れる電流は、ｎ−井戸３１及び埋設層４７により制御される。それらからの電界効果が、埋設層４７の上下へ広がり、拡張ドレイン領域４６とｐ型頂上層４８の電流をピンチオフする。これによりトランジスタ３０は、３面ＪＦＥＴを備えるＩＧＦＥＴを効率的に有する。ｎ−井戸３１は、ｐ型井戸４４とｎ−井戸３１との間に降伏現象が発生する前に空にされる。
【００２０】
拡張ドレイン領域を、ここでは本発明の実施例で例示的に用いたが、この代わりに、或いはこの拡張ドレインと共に、拡張ソースを用いても効果がある。層２７、４７と同様の埋設層を、ここに記述されている効果を実現すために、それぞれの拡張ソースにおいて用いることが可能である。
【００２１】
本発明を現時点での好適な実施例によって記述したが、この開示は限定のために解釈されるべきではないことは理解されるであろう。種々の改変及び変更が以上の開示を読むことにより当業者には疑いなく明白になる。従って、添付の特許請求の範囲は、本発明の精神及び範囲内で全ての改変及び変更を含むよう解釈されることを意図している。
【図面の簡単な説明】
【００２２】
【図１】（ａ）は、本発明の実施例のｎ型ＭＯＳトランジスタとＪＦＥＴトランジスタの結合の模式図であり、（ｂ）は、（ａ）のトランジスタ結合を実現する、高電圧ｎ型ＭＯＳトランジスタを含むｐチャンネル基板の断面図である。
【図２】（ａ）は、本発明の実施例のｐ型ＭＯＳトランジスタとＪＦＥＴトランジスタの結合の模式図であり、（ｂ）は、（ａ）のトランジスタ結合を実現する、高電圧ｐ型ＭＯＳトランジスタを含みｎ型井戸を備える基板の断面図である。
【符号の説明】
【００２３】
１０，３０  トランジスタ
１１，１１′基板
１２，３２  シリコン酸化物層
１４，３４  メタルソース接点
１６，３６  メタルドレイン接点
１７，３７  ゲート
２６，４６  拡張ドレイン領域
２７，４７  埋設層
２８，４８  頂上層
【図１】
0004477406.tif 000002
【図２】
0004477406.tif 000003