(57)【特許請求の範囲】
【請求項１】
半導体デバイス内に形成されるスナップバック・デバイスであって、その破壊電圧が前記半導体デバイスの能動回路素子の関連する破壊電圧よりも低く設定されたスナップバック・デバイスにおいて、
基板表面内に形成され、かつ各々がその中に第１の極性のドーパント不純物を含む２つの活性領域であって、前記２つの活性領域は離間し、かつそれらの間に反対の極性のドーパント不純物を含む基板領域を含み、各活性領域は前記活性領域と前記基板領域の間の境界を形成するエッジによって画定される、２つの活性領域と、
前記２つの活性領域の第１の活性領域を被覆する第１のポリシリコン膜および第２の活性領域を被覆する第２のポリシリコン膜であって、各それぞれのポリシリコン膜は、それらの間に挿入された誘電体膜によって前記対応する活性領域から分離され、かつ導電性材料および半導体材料の１つから形成される、第１のポリシリコン膜および第２のポリシリコン膜と、
第１の複数の接触開口を通して前記第１の活性領域に、少なくとも１つの第１の開口を通して前記第１のポリシリコン膜に、および前記半導体デバイスの入出力端子に電気的に結合された第１の導電性膜と、
第２の複数の接触開口を通して前記第２の活性領域に、少なくとも１つの第２の開口を通して前記第２のポリシリコン膜に、および電源および接地源の少なくとも１つに電気的に結合された第２の導電性膜とを備えるスナップバック・デバイス。
【請求項２】
前記２つの活性領域が前記基板領域内に形成され、かつ前記基板領域によって横方向および下方向に囲まれる請求項１に記載のスナップバック・デバイス。
【請求項３】
各ポリシリコン膜がさらに、前記基板領域の各部分上に延び、かつ前記基板領域の前記部分から電気的に絶縁される請求項１に記載のスナップバック・デバイス。
【請求項４】
さらに、請求項１に記載のものと同様のさらなるスナップバック・デバイスを備え、前記スナップバック・デバイスと前記さらなるスナップバック・デバイスが並列に電気的に結合される請求項１に記載のスナップバック・デバイス。
【請求項５】
前記半導体デバイスが、その中に複数の能動デバイス要素を含む集積回路を備え、前記複数の能動デバイス要素が静電事象によって損傷を受ける前に前記スナップバック・デバイスと前記さらなるスナップバック・デバイスの各々がバイポーラ動作モードにスナップ・バックする請求項４に記載のスナップバック・デバイス。
【請求項６】
各前記被覆膜がポリシリコン膜からなり、前記基板がシリコンから形成される請求項１に記載のスナップバック・デバイス。
【請求項７】
前記活性領域の各々がｎ型ドーパント不純物領域からなり、前記基板領域がｐ型ドーパント不純物領域からなる請求項１に記載のスナップバック・デバイス。
【請求項８】
各活性領域が、前記基板領域の平均ドーパント不純物濃度よりも大きいドーパント不純物濃度を含む請求項７に記載のスナップバック・デバイス。
【請求項９】
半導体デバイス内に形成されるスナップバック・デバイスであって、その破壊電圧が前記半導体デバイスの能動回路素子の関連する破壊電圧よりも低く設定されたスナップバック・デバイスを備える半導体保護回路であって、前記スナップバック・デバイスのｎドープ領域の各々が、前記ｎドープ領域を少なくとも部分的に被覆するポリシリコン膜であって、誘電体膜によってそれから分離されるポリシリコン膜を有し、それぞれの導電性膜に電気的に結合される各それぞれのポリシリコン膜がさらに、それぞれの前記ｎドープ領域に結合される半導体保護回路。
【請求項１０】
前記ｎドープ領域の一方が前記半導体デバイスの入出力端子と接地の一方に電気的に結合され、他方のｎドープ領域が前記入出力端子と前記接地の他方に電気的に結合される請求項９に記載の半導体保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して半導体集積回路に関する。より詳細には、本発明は、半導体集積回路などの保護回路中で使用される回路要素に関する。
【０００２】
【従来の技術】
集積回路および他の半導体デバイスは様々な静電放電（ＥＳＤ）事象などによって損傷を受けるかまたは完全に破壊されやすい。したがって、そのような事象による損傷を防ぎ、減らすために保護回路がチップ上に含まれることが有利である。より詳細には、保護回路は静電放電を吸収し、かつＥＳＤ事象が集積回路または他の半導体デバイスの機能的または能動回路要素に損傷を与えるのを妨げるように形成され、配置される。保護回路要素は、保護回路要素がその中に組み込まれている集積回路または他の半導体デバイスにさもなければ損傷を与えるかまたは破壊することになるかなりの電流をＥＳＤ事象中に搬送するように適合されることが好ましい。
【０００３】
ＥＳＤ保護のために使用される保護回路要素の１つは「スナップバック」デバイスとも呼ばれる寄生ｎ−ｐ−ｎバイポーラ・トランジスタである。スナップバック・デバイスは容易に製造可能であり、低い漏れ特性を有し、ひとたびデバイスがバイポーラ動作に「スナップバック」するとＥＳＤ事象中にかなりの電流を搬送することができる。
【０００４】
シャロー・トレンチ・アイソレーション（ＳＴＩ）技術など現代の半導体製造技術では、スナップバック・デバイスを動作状態にトリガする接合破壊電圧が高くなっている。同時に、保護されることが望ましい敏感な能動回路要素の破壊電圧はより低くなりつつある。保護回路要素は、破壊電圧が比較的に高くなると、保護回路要素が活動化して能動回路要素への損傷を防ぐことが非常に困難になるので、その有効性が低くなる。したがって、保護回路要素がオンになる前に能動デバイスの回路要素がＥＳＤ事象によって破壊されることがある。
【０００５】
従来のスナップバック・デバイスの電流（Ｉ）／電圧（Ｖ）特性を図１に示す。ＥＳＤ事象中は、スナップバック・デバイスの電流Ｉと電圧Ｖの両方が増大する。従来のスナップバック・デバイスの電圧が、スナップバック・デバイスが形成されている基板に対して増大すると、アバランシェ破壊電圧ＶＡＢを超えたときにアバランシェ破壊が起こる。アバランシェ破壊領域は図１に示されるＩ−Ｖ曲線の区分２として示される。アバランシェ電流が十分に高くなると、デバイスはバイポーラ・スナップバック状態になり、デバイスの両端間の電圧が低下する。バイポーラ・スナップバックのトリガ点は、それぞれトリガ電圧Ｖｔ１およびトリガ電流Ｉｔ１によって特徴付けられる。バイポーラ作用を維持できる最低電圧は「スナップバック電圧」ＶＳＢと呼ばれる。図１に示されるＩ−Ｖ曲線の区分６によって示されるバイポーラ・スナップバック・モードになると、低い電圧で、集積回路の能動回路要素に損傷を与えることなくかなりの電流をスナップバック・デバイス中に搬送することができる。バイポーラ・スナップバック・モード６になると、スナップバック・デバイスは本質的にｎ−ｐ−ｎバイポーラ・トランジスタとして機能し、ＥＳＤ事象によって発生するような追加の電流を搬送し、これは、さもなければ集積回路デバイスの能動デバイス部品中を進行し、損傷を与えるかまたは破壊することがある。このようにして、スナップバック・デバイスはデバイス損傷を抑制する。電流がさらに増大すると、集積回路の能動回路要素への損傷が結果的に起こる。集積回路の能動部品が損傷を受ける前の最高点は電圧Ｖｔ２と電流Ｉｔ２の座標によって特徴付けられる。
【０００６】
有効であるため、および保護を与えるために、スナップバック・デバイスは集積回路デバイスの能動回路部品が損傷を受ける前にスナップバック、バイポーラ・モードに論理的にトリガされなければならない。概して、スナップバック・デバイスの破壊電圧は能動回路部品の破壊電圧よりも低くなければならない。アバランシェ破壊電圧ＶＡＢは概してスナップバック・デバイスの破壊電圧であると考えられる。スナップバック・デバイスのトリガ電圧Ｖｔ１は、トリガ点に達する前に能動デバイス損傷が起こるのを防ぐために能動電流部品の破壊電圧よりも低いことが望ましい。また、電圧Ｖｔ１はスナップバック電圧ＶＳＢよりもはるかに高くならないことが望ましい。言い換えれば、Ｖｔ１とＶＳＢの電圧差は望ましくは最小限に抑えられる。また、スナップバック・デバイスは能動回路部品への損傷を防ぐために可能な限り多くの電流を搬送することができることが望ましい。
【０００７】
従来のスナップバック・デバイスのデバイス・レイアウトを図２に示す。図２は、２つの実質的に同様の構造１２０から形成されるスナップバック・デバイスを示す。各構造１２０は活性領域１２４を含み、これは基板中に形成されたＮ＋不純物領域であり、同じく基板内に形成されたＰドープ不純物領域１３０によって囲まれることが好ましい。各構造１２０は、活性領域１２４上に形成され、かつ接点１２６を介して活性領域１２４に電気的に結合された導電性膜１２２を含む。スナップバック・デバイスは幅１２８を含む。一方の導電層１２２は入出力パッドに電気的に結合され、他方の導電層１２２は電圧源または接地源に電気的に結合される。
【０００８】
スナップバック・デバイスの有効性を高める１つの従来の方法は、より多くの保護を与えるために幅１２８を大きくすることである。このようにして幅を大きくすると、さもなければ能動回路部品用に使用できる集積回路チップ上の実相面積が犠牲になるので、この手法は概して好まれない。より好まれる手法は、ＥＳＤ損傷に対する高い保護を与えるために、いくつかのより小さいスナップバック・デバイスを並列に設けることである。再び図１を参照すると、並列なスナップバック・デバイスが有効であるために、Ｖｔ２はＶｔ１よりも大きい必要がある。このようにすると、いずれか１つのスナップバック・デバイスで電圧Ｖｔ２が達成される前にスナップバック・デバイスの各々がオンし、バイポーラ・モードにスナップバックし、それにより集積回路デバイスの能動部品要素が損傷を受ける、かつ／または破壊されるようになる。これは図１のＩ／Ｖ曲線によって示される従来のスナップバック・デバイスでは達成されない。
【０００９】
【発明が解決しようとする課題】
したがって、保護回路要素がその中に組み込まれている集積回路デバイスの能動回路要素の破壊電圧よりも低い破壊電圧を含む保護回路要素を提供することが望ましい。また、かなりの電流を搬送することができ、かつスナップバック電圧を著しく超えないトリガ点、および保護回路要素が保護するように設計されている能動デバイスへの損傷が起こらない電圧よりも低いトリガ電圧を含むそのような保護回路要素を提供することが望ましい。さらに、ＥＳＤ損傷に対する著しい保護を与えながら、保護回路要素によって占有される基板スペースの量を最小限に抑えるそのような保護回路要素を提供することが望ましい。
【００１０】
【課題を解決するための手段】
本発明は、基板表面内に形成され、かつ反対の極性の基板領域によって分離された１つの極性の２つの活性領域を含むスナップバック・デバイスを提供する。スナップバック・デバイスは半導体デバイス内に含まれる。各能動領域は、誘電体膜によって能動領域から分離された被覆膜によって部分的に被覆される。被覆膜は金属または半導体材料から形成される。各被覆膜および関連する活性領域は、基板上に形成された導電層に電気的に結合される。一方の導電層は半導体デバイスの入出力端子に結合され、他方は接地源および／または電源に結合されることが有利である。スナップバック・デバイスは低いアバランシェ破壊電圧およびトリガ点電圧を含み、デバイスは比較的低い電圧で追加の電流を搬送することができるようにバイポーラ・モードにスナップバックすることができる。それによりスナップバック・デバイスは能動回路部品がＥＳＤ事象によって生じ、さもなければ集積回路デバイスに損傷を与えるかまたは破壊することになるかなりの電流にさらされることから保護する。
【００１１】
本発明は、添付の図面とともに以下の詳細な説明を読むことにより最もよく理解される。一般的な慣例によれば、図面の様々な特徴は寸法が一定でない。逆に、様々な特徴の寸法はわかりやすいように任意に拡大または縮小される。図および説明を通して同じ番号は同じ要素を示す。図面には以下の図が含まれる。
【００１２】
【発明の実施の形態】
本発明は以下でスナップバック・デバイスと呼ぶ保護回路要素を提供する。スナップバック・デバイスは集積回路または他の半導体デバイス内に形成され、そのようなデバイスを以下で集合的に集積回路と呼ぶ。スナップバック・デバイスは、ＥＳＤなどの事象によって生じるような外部電流サージが集積回路の能動または機能的回路要素に損傷を与える代わりに好ましくはスナップバック・デバイスによって軽減されるように、集積回路の入出力端子に結合されることが好ましい。例示的な実施形態によれば、２つまたはそれ以上のスナップバック・デバイスが並列に接続される。１つの例示的な実施形態によれば、１つまたは複数のスナップバック・デバイスが集積回路の入出力バッファ・セクションに含まれる。別の例示的な実施形態によれば、本発明のスナップバック・デバイスはテスト・チップ上に含まれる。１つまたは複数のスナップバック・デバイスは様々な技術を使用して形成される様々な集積回路または他の半導体デバイスのいずれかに含まれる。
【００１３】
図３は、本発明の例示的なスナップバック・デバイス１００の平面図である。図３は組み合わさってスナップバック・デバイス１００を生成する１対の実質的に同様の部品２１を含む。各部品２１は基板領域中に形成される活性領域２４を含む。例示的な実施形態によれば、活性領域２４は、ｐ型不純物領域とすることができる基板領域３０内に形成されるｎ型不純物領域とすることができる。各活性領域２４は、ｎ＋不純物領域とすることができ、１０ｅ１９〜１０ｅ２１の範囲のｎ型ドーパント不純物濃度を含むことができるが、他のドーパント濃度も代替的に使用することができる。１つの例示的な実施形態によれば、基板領域３０は、シリコン基板内またはＳＯＩ（シリコン・オン・インシュレータ）基板のエピタキシャル・シリコン層内に形成される従来式に形成されるＰウェルまたはＰタブ領域とすることができる。活性領域２４は、例示的な実施形態では基板領域３０内に形成され、基板領域３０によって横方向および下から囲まれる。例示的な実施形態によれば、各々はシリコン基板の表面４５内に形成することができる。別の例示的な実施形態によれば、基板領域３０はただ活性領域２４間に形成することができる。概して、それぞれ同じ極性の活性領域２４は反対の極性の基板領域３０によって分離される。したがって２つのｎ−ｐ接合が活性領域２４間に形成される。活性領域２４および基板領域３０は従来のパターニングおよび不純物導入方法を使用して形成することができる。基板領域３０は１０ｅ１５から１０ｅ１８の全体的ドーパント不純物濃度を含むことができるが、他の濃度も代替的に使用することができる。従来の好適なドーパント不純物濃度を使用することができる。基板領域３０はタイ領域と呼ばれる高いドーパント濃度の個別領域を含むことが好ましい。適切な接点および導電相互接続により、タイ領域は基板領域３０の電圧を制御するために使用することができる。タイ領域は１０ｅ１９〜１０ｅ２１ドーパント原子／ｃｍ３の範囲内の濃度を有することができる。各活性領域２４は、例示的な実施形態では基板領域３０の全体的ドーパント濃度よりも大きいドーパント濃度を有することができる。図４および図５に示される断面図に示されるように、活性領域２４は基板表面４５内に形成され、基板上または内に形成されかつ活性領域２４の境界で終端する電界酸化物膜によって画定されることが好ましい。ｎ型活性領域２４がｐ型基板領域３０内に形成される例示的な実施形態によれば、ｎ−ｐ−ｎ構造が形成される。スナップバック・デバイス１００は幅２８を含む。
【００１４】
各膜区分３３は、それぞれの活性領域２４の周辺エッジ３７の少なくとも１つを画定する。各膜区分３３は活性領域２４と基板領域３０の間に形成された境界に沿って延び、従来の半導体材料または導電性材料から形成し、従来の方法を使用してパターニングすることができる。例示的な実施形態では、膜区分３３は、それぞれポリシリコンから形成することができる。ポリシリコンはｎドープ、ｐドープまたは非ドープとすることができる。別の例示的な実施形態によれば、膜区分３３は、ポリシリコン膜とその上に形成されるシリサイド膜から構成される「ポリサイド」膜とすることができる。様々な例示的な実施形態によれば様々なシリサイド膜のいずれも使用することができる。また別の例示的な実施形態によれば、膜区分３３は金属から形成することができる。それぞれの膜区分３３は同じ材料または異なる材料から形成することができる。膜区分３３は導電性材料、金属材料を含む様々な材料から形成することができるが、膜区分３３を以下で集合的に半導体膜区分３３と呼ぶ。各半導体膜区分３３は、対応する活性領域２４の一部分を被覆する被覆部分３５を含む。活性領域２４は、様々な例示的な実施形態によれば基板表面内で様々な２次元形状をとることができ、様々な深さまで延びることができる。活性領域２４は例示的な図３に示される概して長方形の形状に限定されるものではない。したがって、活性領域２４の周辺エッジ３７は様々な形状をとることができる。したがって、被覆部分３５は例示的なものにすぎず、他の例示的な実施形態によれば、周辺エッジ３７の２つまたはそれ以上の辺に沿って延びることができる。被覆部分３５は周辺エッジ３７の辺に沿って部分的にのみ延びることができるか、または周辺エッジ３７の非線形部分に沿って延びることができる。被覆部分３５は、例示的な実施形態では０．０５から１．０ミクロンまでの距離だけ活性領域２４を被覆する半導体膜区分３３を含むことができるが他の例示的な実施形態によれば他の被覆距離も使用することができる。半導体膜区分３３の被覆部分３５は、それらの間に挿入される誘電体膜によって活性領域２４から絶縁される。別の例示的な実施形態によれば、半導体膜区分３３を活性領域２４から絶縁するために他の絶縁材料を使用することができる。１つの例示的な実施形態では、集積回路の能動回路中に形成され、かつ例えば能動トランジスタ中のゲート構造として使用される誘電体膜／半導体膜構成は同じ腹蔵構造とすることができる。
【００１５】
導電性膜２２は活性領域２４／半導体膜区分３３構成の各々の上に形成される好適なレベル間誘電体膜などの絶縁材料の上に形成される。様々な好適な従来のレベル間誘電体材料のいずれも使用することができる。導電性膜２２はアルミニウム、アルミニウム合金、銅、または銅合金から形成することができるが、他の例示的な実施形態によれば様々な他の従来の導電性材料も使用することができる。導電性膜２２は対応する活性領域２４および半導体膜区分３３の各部分上に少なくとも部分的に形成される。各導電性膜２２はレベル間誘電体膜によって半導体膜区分３３および活性領域２４との直接接触から概して絶縁されるが、導電性膜２２の下に形成されるレベル間誘電体膜中に形成される接点によって各々に電気的に結合される。例示的なレベル間誘電体膜を図４および図５に示す。導電性膜２２は接点２６によって対応する活性領域２４に電気的に結合することができる。図示の例示的な実施形態では、接点２６は線形アレイに配置されるが、他の例示的な実施形態によれば他の構成で配置することができる。様々な例示的な実施形態によれば様々な好適な接点サイズおよびピッチを使用することができる。１つの例示的な実施形態によれば、０．１から１ミクロンの接点サイズおよびピッチが使用できるが、他の例示的な実施形態では他の接点サイズおよびピッチも使用できる。各導電性膜２２はまた対応する接点２７によって対応する半導体膜区分３３に電気的に結合される。別の例示的な実施形態によれば、導電性膜２２を半導体膜区分３３に結合するために接点追加の接点２７を使用することができる。各部品２１は同じ電気ノードに電気的に結合される活性領域２４、導電性膜２２および半導体膜区分３３を含むが、半導体膜区分３３の被覆部分３５は各場合に活性領域２４への直接接触から電気的に絶縁される。導電性膜２２、半導体膜区分３３および活性領域２４の相対的構成および位置は例示的なものにすぎず、他の配置も代替的に使用できる。
【００１６】
スナップバック・デバイス１００は集積回路の入出力（Ｉ／Ｏ）端子と電源または接地源の両端間に接続されることが好ましい。例示的な実施形態によれば、１つの部品２１のリード線３９Ａは入出力（Ｉ／Ｏ）端子に直接接続することができ、リード線３９ＢはＶＳＳまたはＶＤＤ接地／電源に結合することができる。このようにして、ＥＳＤデバイスの影響を受けることがある応力を受けるＩ／Ｏ端子に直接結合されるので、スナップバック・デバイス１００は、そのような影響が能動回路要素に損傷を与えるかまたは破壊する前にそのような事象の影響を抑制することができる。他の例示的な実施形態によればスナップバック・デバイスを反対の電気ノードに接続するために他の電気接続構成を使用することができる。例示的な実施形態では、スナップバック・デバイス１００は、それが含まれている集積回路デバイスのバッファ・セクション中に含まれる。
【００１７】
幅２８は利用可能な基板表面面積、特定のデバイス用途、所望の保護レベル、および複数のスナップバック・デバイス１００を並列に接続するか否かに応じて異なる。概して、幅２８が大きくなるにつれて、ＥＳＤ事象および他の電流サージ現象に対する保護量は相応して増大する。様々な例示的な実施形態によれば、幅２８は７０、１００、または１３０ミクロンとすることができるが、他の例示的な実施形態によれば７０〜１３０ミクロンの範囲内または外の様々な他の幅も使用することができる。例示的な実施形態によれば、２つのスナップバック・デバイスの組を、それらのそれぞれのリード線３９Ａが共通のＩ／Ｏ端子に結合されるように並列に接続することができる。本発明は、Ｖｔ２がＶｔ１よりも大きい電圧／電流曲線によって特徴付けられるスナップバック・デバイスを提供する。これを図６に示す。Ｖｔ２は、スナップバック・デバイスが組み込まれている集積回路デバイスの能動または機能的部品への損傷が起こる電圧より上の電圧である。Ｖｔ１はスナップバック・デバイスがバイポーラ・スナップバック・モードにトリガする電圧であり、実質的にバイポーラ・トランジスタとして機能し、したがって追加の電流を搬送することができる。この特性は、Ｖｔ２＞ｔ１で、第１のスナップバック・デバイスがＩｔ２よりも大きい電流を達成することによりデバイス損傷が起こる前に、並列に接続された１つまたは複数のスナップバック・デバイスが好ましくはすべてスナップバック動作にトリガするので有利である。
【００１８】
図４は、図３の線４−４に沿った断面図である。図４は、基板領域３０内などの基板内に形成され、活性領域２４を画定する電界酸化物膜４１を示す。例示的な実施形態では、電界酸化物膜４１は元の基板表面を浸食する。活性領域２４および基板領域３０は、それぞれ基板表面４５中に形成される。レベル間誘電体４３は半導体膜区分３３および活性領域２４上に形成される。レベル間誘電体４３は当技術分野で利用可能な様々な適切なレベル間誘電体膜のいずれにもすることができる。接点２６は、レベル間誘電体４３中に延びる開口であり導電性膜２２と活性領域２４の間の電気的接触を与えるために導電性材料で充填される。接点２７は、導電性膜２２と半導体膜区分３３の間の電気的接触を与えるためにレベル間誘電体４３中に形成される。図示の例示的な実施形態では、導電性膜２２はレベル間誘電体４３上、およびレベル間誘電体４３中に延びる接点２６および２７内に形成される。他の例示的な実施形態によれば、接触開口２６および／または接触開口２７内にさらなる導電性材料を形成することができ、レベル間誘電体４３内に形成された相互接続導電性膜２２はさらなる導電性材料に接触することができる。半導体膜区分３３は様々な例示的な実施形態によれば、３００オングストロームから１００００オングストロームまでの厚さを含むことができる。例示的な実施形態によれば、ドープされた基板領域３０と活性領域２４が形成されている基板は単結晶シリコンとすることができる。
【００１９】
図５は、図３に示される平面図の線５−５に沿った断面図である。図５は、突出または被覆領域３５中の活性領域２４を被覆し、周辺エッジ３７に沿って形成された基板領域３０と活性領域２４の境界の上に延びる半導体膜区分３３を含む。被覆領域３５は様々な例示的な実施形態によれば０．０５から１ミクロンとすることができる距離４７を含むが、異なる突出距離も代替的に使用することができる。誘電体膜４８は半導体膜区分３３を活性領域２４から分離する。例示的な実施形態では、誘電体膜４８はゲート誘電体膜とすることができ、半導体膜区分３３／誘電体膜４８構造は集積回路デバイスの他の領域中にトランジスタ・ゲートを形成する。
【００２０】
本発明による例示的なｎ＋−ｐ−ｎ＋の例示的なＩ／Ｖ曲線を図６に示す。デバイスの両端間の電圧は、デバイスの入出力に結合される応力を受ける端子−リード線３９Ａと接地／電源に結合された接地された端子−リード線３９Ｂとの間の電位差を表す。スナップバック・デバイス上の電圧がアバランシェ破壊電圧ＶＡＢを超えて増大すると、応力を受けるｎ＋−ｐ接合が破壊し、アバランシェ破壊が起こり、好ましくは応力を受ける活性領域から基板領域３０内の高度にドープされたタイ領域に電流が流れ始める。アバランシェ破壊電圧ＶＡＢは概してスナップバック・デバイスの破壊電圧であると考えられる。電流はさらに増大し、区分７２によって表されるアバランシェ破壊領域内で電圧の対応する増大を引き起こす。電圧Ｖｔ１および電流Ｉｔ１によって特徴付けられるトリガ点が達成されると、接地された応力を受けないｐ−ｎダイオードが順方向バイアスされるかまたは「オンになる」ので、スナップバック・デバイスはバイポーラ・モードにスナップバックし、デバイスはスナップバック電圧ＶＳＢなどの低い電圧で追加の電流を搬送することができる。スナップバック・デバイスは区分７６によって示されるようにバイポーラ・スナップバック・モードになる。区分７６によって表される増大電流の期間中、スナップバック・デバイスは実質的にｎ−ｐ−ｎバイポーラ・トランジスタとして機能し、電流がｎ＋からｐからｎ＋に流れる。バイポーラ作用を維持できる最低電圧はスナップバック・デバイスＶＳＢと呼ばれる。本発明の画定スナップバック・デバイスの利点は、能動デバイスへの損傷が起こる前に、区分７６によって示される追加の電流を搬送することができるその能力である。デバイス損傷は座標Ｖｔ２とＩｔ２によって特徴付けられる損傷点に達した後で起こり、領域中のデバイス損傷は、曲線の区分７８によって表される領域内で起こる。別の利点は破壊電圧の減少である。
【００２１】
本発明の改善された半導体膜画定スナップバック・デバイスは、それぞれ機能的デバイスの能動電気部品の破壊電圧よりも低いことが好ましいアバランシェ破壊電圧ＶＡＢおよびトリガ点電圧Ｖｔ１を含み、スナップバック・デバイスはバイポーラ・モード時に大きい電流を搬送することができる。このようにして、スナップバックが起こり、集積回路の機能的または能動部品が、例えばＥＳＤ事象により損傷を受ける前に比較的低い電圧でスナップバック・デバイス中に追加の電流を搬送することができる。図６はまた、損傷点電圧Ｖｔ２がトリガ点電圧Ｖｔ１よりも大きいことを示す。これにより多数のスナップバック・デバイスが並列に接続され、かつ第１のスナップバック・デバイスがスナップバック・モードにトリガされたとき、他のスナップバック・デバイスは、第１のスナップバック・デバイス上で電圧Ｖｔ２を超えたことによりデバイス損傷が起こる前に、それらのトリガ点に達し、バイポーラ・トランジスタ・モードにスナップバックすることが有利である。
【００２２】
本発明のスナップバック・デバイスは様々な処理技術のいずれかを使用して形成される様々な集積回路デバイスのいずれかに含めることができる。スナップバック・デバイスは好適な処理技術を使用して形成することができる。本発明のスナップバック・デバイスは、例えばＳＴＩ（シャロー・トレンチ・アイソレーション）技術を使用して形成される０．２ミクロンＣＭＯＳ（相補形金属酸化物半導体）デバイス設計に特に応用できる。スナップバック・デバイスはバルク半導体基板上、または３．２ミクロンまたは０．５ミクロン・エピタキシャル基板上に形成されるデバイス中に形成することができる。例示的な実施形態では、スナップバック・デバイスは５ボルト耐性バッファ・セクション内に含めることができる。本発明のスナップバック・デバイスは様々なバス・ラインを使用して他の接続アーキテクチャを介してＩ／Ｏ端子および他の半導体デバイスに結合することができる。
【００２３】
以上のことは単に本発明の原理を示すものにすぎない。したがって、本明細書に明示的には説明または図示されていないが、本発明の原理を実施し、かつその範囲および趣旨内に含まれる様々な構成を当業者なら考案できることを理解できよう。さらに、本明細書に挙げるすべての例および条件言語は主として明白に教育学的目的にすぎず、本明細書の原理および当技術分野を助成するために本発明者等によって寄与される概念の理解を助けるものであり、そのような詳細に挙げられた例および条件への制限がないものと解釈すべきものである。さらに、本発明の原理、態様および実施形態を本明細書で挙げるすべての記述、ならびにそれの特定の例は、それの構造的均等物ならびに機能的均等物を包含するものとする。さらに、そのような均等物は現在知られている均等物、ならびに将来開発される均等物、すなわち構造にかかわらず同じ機能を果たす開発される要素を含む。したがって、本発明の範囲は本明細書に図示し、説明した例示的な実施形態に限定されるものではない。さらに、本発明の範囲および趣旨は首記の特許請求の範囲によって実施される。
【図面の簡単な説明】
【図１】従来技術と同様の従来のスナップバック・デバイスの電流電圧曲線を示す図である。
【図２】従来技術と同様の従来のスナップバック・デバイスの平面図である。
【図３】本発明による例示的なスナップバック・デバイスの平面図である。
【図４】図３の線４−４に沿った例示的なスナップバック・デバイスの断面図である。
【図５】図３の線５−５に沿った例示的なスナップバック・デバイスの断面図である。
【図６】本発明による例示的なスナップバック・デバイスの電流／電圧曲線である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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