(57)【特許請求の範囲】
【請求項１】
シリコン基板上に形成された絶縁膜の複数箇所に開口部を設ける工程と、
前記開口部が設けられた絶縁膜上及び該開口部内にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜をアニールし、前記開口部をシードとして固相成長させることにより該アモルファスシリコン膜を単結晶化する工程と、
前記固相成長に伴い隣り合った開口部からの成長端同士が接触することにより生じた継ぎ目部分を含む領域にイオン注入を行って該領域を非晶質化する工程と、
前記非晶質化した領域を再びアニールして固相成長させることにより単結晶化する工程と、
前記固相成長及び再度の固相成長により形成されたシリコン単結晶層上にメモリセルアレイを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記イオン注入による非晶質化とそれに続くアニールによる固相成長を複数回行うことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
シリコン基板上に形成された絶縁膜の複数箇所に開口部を設ける工程と、
前記開口部が設けられた絶縁膜上及び該開口部内にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜の一部で、隣り合った開口部からの固相成長の成長端同士が接触すると予想される領域にイオンを注入する工程と、
前記イオン注入が一部の領域に施された前記アモルファスシリコン膜をアニールし、前記開口部をシードとして固相成長させることによりシリコン単結晶層を形成する工程と、
前記シリコン単結晶層上にメモリセルアレイを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項４】
シリコン基板上に形成された絶縁膜の複数箇所に開口部を設ける工程と、
前記開口部が設けられた絶縁膜上及び該開口部内に第１のアモルファスシリコン膜を形成する工程と、
前記開口部近傍以外の前記アモルファスシリコン膜を除去する工程と、
前記第１のアモルファスシリコン膜をアニールし、前記開口部をシードとして単結晶を固相成長させることにより第１のシリコン単結晶層を形成する工程と、
前記絶縁膜上及び第１のシリコン単結晶層上に第２のアモルファスシリコン膜を形成する工程と、
隣接する開口部間の中央付近で前記第２のアモルファスシリコン膜を一方の開口部側と他方の開口部側とに分離するための溝を形成する工程と、
前記溝が形成された第２のアモルファスシリコン膜をアニールし、前記第１のシリコン単結晶層をシードとして単結晶を固相成長させることにより第２のシリコン単結晶層を形成する工程と、
前記第２のシリコン単結晶層上にメモリセルアレイを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記絶縁膜の開口部はストライプ状であり、ストライプ方向と直交する方向に所定距離離して複数本設けることを特徴とする請求項１，３，４の何れかに記載の半導体記憶装置の製造方法。
【請求項６】
前記メモリセルアレイは、複数の不揮発性メモリセルを直列接続したＮＡＮＤセルユニットと、該ＮＡＮＤセルユニットの両側に接続された選択トランジスタを有するものであり、前記メモリセルは前記絶縁膜上のシリコン単結晶層に形成され、前記選択トランジスタは前記開口部上のシリコン単結晶層に形成されることを特徴とする請求項１，３，４の何れかに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）構造にメモリセルを形成した半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置のメモリセル部の構造では、メモリセルの寸法を微細化しようとすると限界があった。典型的には、メモリセルのチャネル長を５０ｎｍ以下にすると、いわゆる短チャネル効果によってチャネル電流のオンオフ比が低下するため、メモリセルのトランジスタが誤動作を起こす。このため、記憶装置を高集積化できないという問題があった。
【０００３】
そこで最近、メモリセルをＳＯＩ結晶上に形成する方法が考えられている。しかし、絶縁膜上に大面積で良好な結晶性を有するシリコン層を形成するのが難しく、セル間でばらつきが発生するという問題があった。特に、固相成長法を用いたＳＯＩ構造素子では、埋め込み絶縁膜上に位置が不確定な不整合面が生成されるため、セルトランジスタが不整合面上に作製され、動作が不安定になるという問題があった。
【０００４】
ＳＯＩ領域上に固相成長法により単結晶層を形成するにおいて、埋め込み絶縁膜に設けた開口部（シード領域）からＳＯＩ領域に向かって単結晶化を行うが、その際の固相成長の成長面はその距離が伸びるほど、場所による違いが生じてしまう。このため、隣り合った開口部からの固相成長距離によって決定される結晶粒界（結晶不整合面）の位置が、場所によって異なってしまうことになる。
【０００５】
この結果として、例えば結晶不整合面がシード領域の丁度中間位置に形成される場合がある一方、中間位置からずれた場所に形成される可能性がある。シリコン基板に複数のシード部、即ち絶縁膜の開口部を持たせる以上、この結晶不整合面の発生は避けられない事態である。
【０００６】
結晶不整合面では結晶性が劣化するため、結晶不整合面の直上にＬＳＩの回路を設置することは、ＬＳＩ回路の熱酸化膜の信頼性、ドーパント拡散層によるｐｎ接合の制御の観点から望ましくなく、この部分を避けてＬＳＩ回路を設計する必要がある。結晶不整合面による欠陥領域は、必ずしもＳＯＩ領域の両開口部からの中点に配置されるわけではなく、固相成長の速度のばらつきによって、中心から１μｍ弱のばらつきが生じる。今、固相成長できるＳＯＩの長さを開口部から３μｍ程度とすると、開口部の間隔は、５μｍ程度にするしかない。そして、その５μｍの中心付近に１μｍを生じるかもしれない欠陥領域のために回路を配置せずにあけておくことは、更に回路の占有率を下げて、チップ製作コストを押し上げることになる。
【特許文献１】特開平５−３３５２３４号公報
【特許文献２】特開平６−３３３８２２号公報
【特許文献３】特開平９−０３６０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、固相成長に伴う欠陥領域の発生を制御することができ、回路を配置できない領域を最小限にとどめ、ＳＯＩ結晶層を有効に活用することで製造コストの低減をはかり得る半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち、本発明の一態様に係わる半導体記憶装置の製造方法は、シリコン基板上に形成された絶縁膜の複数箇所に開口部を設ける工程と、前記開口部が設けられた絶縁膜上及び該開口部内にアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜をアニールし、前記開口部をシードとして固相成長させることにより該アモルファスシリコン膜を単結晶化する工程と、前記固相成長に伴い隣り合った開口部からの成長端同士が接触することにより生じた継ぎ目部分を含む領域にイオン注入を行って該領域を非晶質化する工程と、前記非晶質化した領域を再びアニールして固相成長させることにより単結晶化する工程と、前記固相成長及び再度の固相成長により形成されたシリコン単結晶層上にメモリセルアレイを形成する工程と、を含むことを特徴とする。
【００１０】
また、本発明の別の一態様に係わる半導体記憶装置の製造方法は、シリコン基板上に形成された絶縁膜の複数箇所に開口部を設ける工程と、前記開口部が設けられた絶縁膜上及び該開口部内にアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜の一部で、隣り合った開口部からの固相成長の成長端同士が接触すると予想される領域にイオンを注入する工程と、前記イオン注入が一部の領域に施された前記アモルファスシリコン膜をアニールし、前記開口部をシードとして固相成長させることによりシリコン単結晶層を形成する工程と、前記シリコン単結晶層上にメモリセルアレイを形成する工程と、を含むことを特徴とする。
【００１２】
また、本発明の別の一態様に係わる半導体記憶装置の製造方法は、シリコン基板上に形成された絶縁膜の複数箇所に開口部を設ける工程と、前記開口部が設けられた絶縁膜上及び該開口部内に第１のアモルファスシリコン膜を形成する工程と、前記開口部近傍以外の前記アモルファスシリコン膜を除去する工程と、前記第１のアモルファスシリコン膜をアニールし、前記開口部をシードとして単結晶を固相成長させることにより第１のシリコン単結晶層を形成する工程と、前記絶縁膜上及び第１のシリコン単結晶層上に第２のアモルファスシリコン膜を形成する工程と、隣接する開口部間の中央付近で前記第２のアモルファスシリコン膜を一方の開口部側と他方の開口部側とに分離するための溝を形成する工程と、前記溝が形成された第２のアモルファスシリコン膜をアニールし、前記第１のシリコン単結晶層をシードとして単結晶を固相成長させることにより第２のシリコン単結晶層を形成する工程と、前記第２のシリコン単結晶層上にメモリセルアレイを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、アモルファスシリコン膜を固相成長した後の中央付近へのイオン注入による非晶質化とそれに続く再結晶化、アモルファスシリコン膜を固相成長する前の中央付近へのイオン注入、又はアモルファスシリコン膜を固相成長する前の中央付近への溝形成により、固相成長に伴う欠陥領域の発生を制御することができる。従って、回路を配置できない領域を最小限にとどめることができ、これによりＳＯＩ結晶層を有効に活用することでＬＳＩの製造コストの低減をはかることが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１５】
（第１の実施形態）
本実施形態では、固相成長によりＳＯＩ構造を作製する上で問題となるＳＯＩ結晶層の結晶不整合面の位置制御を実現することにより、メモリセルの不良を少なくする方法を提供する。
【００１６】
本実施形態のメモリセル部の製造方法を、図１〜図１０を用いて説明する。なお、図１〜図１０において、（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図、（ｃ）は平面図である。また、（ａ）は平面図（ｃ）のＡ−Ａ’断面を、（ｂ）は平面図（ｃ）のＢ−Ｂ’断面を示している。
【００１７】
まず、図１（ａ）〜（ｃ）に示すように、ｐ型の単結晶シリコン基板１０１の表面上に、厚さ５０ｎｍのシリコン酸化膜（埋め込み絶縁膜）１０２を形成する。続いて、パターニングしたレジスト（図示せず）をマスクに、シリコン酸化膜１０２の一部領域を除去してシリコン基板１０１の一部を露出させた。即ち、後述する固相成長のシードとなるストライプ状の開口部を設けた。
【００１８】
次に、図２（ａ）〜（ｃ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法などによりアモルファスシリコン膜１０３をシリコン酸化膜１０２よりも厚く成膜した後、シリコン酸化膜１０２をストッパーにしてＣＭＰ（Chemical and Mechanical Polishing）を行い、アモルファスシリコン膜１０３とシリコン酸化膜１０２の上面が平坦につながるようにした。その後、ＣＶＤ法などによりアモルファスシリコン膜１０４を５０ｎｍ程度成膜した。
【００１９】
次に、図３（ａ）〜（ｃ）に示すように、６００℃で２時間程度アニールを行い、アモルファスシリコン膜１０３，１０４を、シリコン基板１０１との接触部をシードとして固相成長させ、単結晶シリコン層（ＳＯＩ結晶層）１０５を得た。このとき、シリコン酸化膜１０２上の単結晶シリコン層１０５の中心近傍には、左右からの固相成長の進行がぶつかることによる結晶不整合面１０６が発生した。
【００２０】
次に、図４（ａ）〜（ｃ）に示すように、パターニングしたレジスト（図示せず）をマスクに、結晶不整合面１０６を含む領域にシリコンを注入エネルギー５０ｅＶ，ドーズ量５×１０15／ｃｍ-2程度でイオン注入し、結晶不整合面１０６を含む結晶部分を非晶質化してアモルファスシリコン１０７にした。
【００２１】
次に、図５（ａ）〜（ｃ）に示すように、再度６００℃で２時間程度アニールを行い、アモルファスシリコン１０７を固相成長させることにより、単結晶シリコン層１０５を形成した。このとき、アモルファスシリコン１０７であった領域の中心付近に新たな結晶不整合面１０８が発生した。
【００２２】
なお、実施形態では、シリコンイオンを注入した場合を示したが、注入イオンは、単結晶シリコンをアモルファス化するものであれば良く、例えばゲルマニウウム、リン、ヒ素、アンチモン，アルゴンを用いることが可能である。これらイオンにおいても、結晶不整合面を含む結晶部分をアモルファスシリコンにすることができる。
【００２３】
１回目の固相成長により作られた結晶不整合面１０６は、固相成長における各箇所における速度の違いから、固相成長距離が長いほど、結晶不整合面の位置のバラツキは大きくなり、数μｍ程の幅を持ってしまう。結晶不整合面１０６を含む結晶部分をアモルファスシリコン１０７に変え、面積が制限された状態（固相成長距離が短い状態）で再度固相成長させることにより、結晶成長距離を短くすることができるため、図５（ａ）〜（ｃ）のように結晶不整合面１０８の位置バラツキを小さくすることができる。
【００２４】
ＳＯＩ結晶層上にセルを作った場合、結晶不整合面はリーク電流の原因となり、閾値のバラツキを生む。そのため、結晶不整合面の位置を制御することにより、結晶不整合面上にセルの無い構造を作ることができると共に、結晶不整合上にセルを作らないように、空ける面積を小さくでき、面積効率良くセルを作ることができる。
【００２５】
なお、本実施形態では、非晶質化のためのイオン注入及び固相成長のためのアニールは１回のみ行っているが、レジストマスクの開口幅を徐々に狭めながら複数回行って良い。複数回行うことにより、結晶不整合面の位置をより精度良く定めた位置、幅に作ることができる。
【００２６】
次に、図６（ａ）〜（ｃ）に示すように、全面に、熱酸化法などで厚さ７ｎｍ程度のゲート絶縁膜（トンネル絶縁膜）１０９を形成し、さらにＣＶＤ法などで浮遊ゲート電極となる厚さ５０ｎｍ程度のリンドープ多結晶シリコン層１１０を堆積した。続いて、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、多結晶シリコン層１１０、ゲート絶縁膜１０９、単結晶シリコン層１０５、シリコン酸化膜１０２、シリコン基板１０１の一部をＲＩＥ法などで除去して、素子分離溝を形成した。このとき、ＳＯＩ結晶層１０５内の結晶不整合面１０８上にセルとなる部分が来ないようなパターンを使用する。
【００２７】
続いて、塗布法などを用いて、素子分離溝領域に埋め込み絶縁膜１１１を埋め込んだ。例えば、ポリシラザンなどの塗布絶縁膜を塗布することで、ボイドと呼ばれる埋め込み不完全領域の形成を回避することができる。なお、埋め込み絶縁膜１１１の誘電率は低い方が、隣接するメモリセル間の絶縁耐圧は向上するので、塗布した後に水蒸気酸化をして、膜中の窒素及び炭素や水素などの不純物を脱離させてシリコン酸化膜に変換するのが望ましい。また、素子分離溝形成時に溝表面部に生成する結晶欠陥を修復するために、塗布絶縁膜１１１を埋め込む前又は後に、熱酸化やラジカル酸化を施しても良い。さらに、埋め込み絶縁膜１１１の絶縁性を向上するために、ＣＶＤ絶縁膜と塗布絶縁膜を組み合わせて、埋め込んでも良い。
【００２８】
次に、図７（ａ）〜（ｃ）に示すように、全面に、ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法などで電極間絶縁膜となる厚さ１５ｎｍ程度のアルミナ膜１１２を形成した。続いて、パターニングしたレジスト（図示せず）をマスクに、ＲＩＥ法などを用いて、選択ゲートトランジスタの形成予定領域に幅５０ｎｍ程度のスリット部１１３を形成して、多結晶シリコン層１１０の一部を露出させた。
【００２９】
次に、図８（ａ）〜（ｃ）に示すように、全面に、スパッタ法などで制御ゲート電極となるタングステンシリサイド層１１４を形成した。このとき、スリット部１１３では多結晶シリコン層１１０とタングステンシリサイド層１１４が電気的に接続された。その後、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、タングステンシリサイド層１１４、アルミナ膜１１２、多結晶シリコン層１１０の一部をＲＩＥ法などで除去して、メモリセルの２層ゲート構造１２０と選択ゲートトランジスタの積層ゲート電極構造１３０を形成した。
【００３０】
このとき、ＳＯＩ領域と非ＳＯＩ領域の境界は、メモリセルの２層ゲート構造１２０の内、選択ゲートトランジスタの積層ゲート電極構造１３０に最も近いものと積層ゲート電極構造１３０との間の下、又は選択ゲートトランジスタの積層ゲート電極構造１３０の下にある。
【００３１】
次に、図９（ａ）（ｂ）に示すように、イオン注入法と熱拡散法などを組み合わせて、所望の不純物濃度分布を有するｎ型不純物拡散層１１５を形成した。続いて、ＣＶＤ法などで層間絶縁膜１１６を形成して、メモリセルの２層ゲート構造１２０と選択ゲートトランジスタの積層ゲート電極構造１３０を被い、さらに、周知の方法で選択ゲートトランジスタの不純物拡散層上を開口して、タングステンなどの導電体を埋め込んでビット線コンタクト１１７（及びソース線コンタクト）を形成した。その後は、周知の方法で、不揮発性半導体記憶装置を完成させた。
【００３２】
なお、図９（ａ）（ｂ）では、メモリセルのｎ型不純物拡散層１１５が各々隔離されている場合を示したが、必ずしもこのような構造には限らない。例えば、図１０（ａ）（ｂ）に示すように、各メモリセルのｎ型不純物拡散層１１５がつながっていても良い。このようなｎ型不純物拡散層１１５がつながっている場合においては、ゲート電極に電圧を印加し、ＳＯＩ結晶層１０５中の該当ゲート電極の直下のＳＯＩ結晶層の電流経路を遮蔽することで、そのセルに電荷が蓄えられているかいないかを判断する。このような動作が可能になるのはＳＯＩ構造だからであり、十分薄いＳＯＩ結晶層を本実施形態のようなメモリセルに適用することで初めて可能になっている。
【００３３】
なお、本実施形態では、図３（ａ）に示すように、選択ゲートトランジスタ部となる非ＳＯＩ領域とメモリセル部となるＳＯＩ領域の表面高さがほぼ揃うようにしたが、必ずしもこれに限らず、二つの領域の表面高さが異なっていても良い。例えば、図１１に示すようにアモルファスシリコン膜の状態でのＣＭＰを行わずに、選択ゲートトランジスタ部を、メモリセル部分よりも低くした構造であっても良い。
【００３４】
また、本実施形態では、浮遊ゲート電極を電荷蓄積層とするメモリセルの製造方法を説明したが、シリコン窒化膜などの絶縁膜を電荷蓄積層とするＭＯＮＯＳ型セルなどのメモリセルでも、同様の方法が適用できる。
【００３５】
このように本実施形態によれば、最初の固相成長により形成された結晶不整合面を含む結晶部分をアモルファス化し、面積の制限されたところで再度固相成長することにより、結晶不整合面の位置を揃える、又は狭い範囲に規定することができる。このため、回路を配置できない領域を最小限にとどめ、ＳＯＩ結晶層を有効に活用することで製造コストの低減をはかることができる。さらに、セル直下に結晶不整合面が来るのを避けることができ、セルの信頼性を向上させることが可能となる。
【００３６】
（第２の実施形態）
本実施形態では、従来の問題点を解決するために、隣り合った開口部からの固相成長の継ぎ目の生じると予想されるＢＯＸ酸化膜中央部以外をマスクし、酸素、窒素、或いは炭素のイオン注入を行った後、固相成長させる方法を提供する。これにより、結晶粒界の位置を、イオンの注入された領域内に制御することができる。
【００３７】
本実施形態のメモリセル部の製造方法を、図１２〜図２２を用いて説明する。なお、図１２〜図２２において、（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図、（ｃ）は平面図である。また、（ａ）は平面図（ｃ）のＡ−Ａ’断面を、（ｂ）は平面図（ｃ）のＢ−Ｂ’断面を示している。
【００３８】
まず、図１２（ａ）〜（ｃ）に示すように、（００１）面方位を有するｐ型の単結晶シリコン基板１０１の表面上に厚さ５０ｎｍのシリコン酸化膜（埋め込み絶縁膜）１０２を形成し、パターニングしたレジスト（図示せず）をマスクに、シリコン酸化膜１０２の一部領域を除去してシリコン基板１０１の一部を露出させた。ここで、レジストマスクのパターンは＜１００＞方向と＜０１０＞方向のいずれかに平行となるようにした。これにより、後述する固相成長のシードとなるストライプ状の開口部を設けた。
【００３９】
次に、図１３（ａ）〜（ｃ）に示したように、基板１０１上の全面に、アモルファスシリコン膜１０４を２００ｎｍの厚さに堆積した。ここで、アモルファスシリコン膜１０４の堆積は、ＬＰＣＶＤ装置を用い、５５０℃の温度にて行った。アモルファスシリコン膜１０４と基板１０１との界面における自然酸化膜の形成を抑止するため、アモルファスシリコン膜１０４の堆積前に、ＬＰＣＶＤ装置内において水素雰囲気で９００℃，１分の熱処理を行った。
【００４０】
ここで、アモルファスシリコン膜１０４の膜厚を２００ｎｍとしたときに、シード直上に成長するＳｉ膜は、成膜時に一部基板と接している領域から結晶化が始まり、結果的にアモルファス膜１０４の５０％程度の厚さにしか成長しないことがある。これは、表面がアモルファス状態である方が、表面が結晶状態である場合よりも表面に露出したダングリングボンド密度が高く、原子の付着確率が高くなるためである。なお、第１の実施形態と同様に、２回のアモルファスシリコン膜の堆積により表面を平坦に形成するようにしても良い。
【００４１】
次に、このウェーハ上にレジスト（図示せず）を形成した後、このレジストにシリコン酸化膜１０２の左右の開口部間の中心付近に開口を設けた。続いて、このレジストをマスクとして酸素原子をドーズ量：３×１０15ｃｍ-2、加速エネルギー４０ｋｅＶの条件でイオン注入し、図１４（ａ）〜（ｃ）に示したような、シリコン酸化膜１０２上のアモルファスシリコン膜１０４の一部に、酸素を高濃度に含んだアモルファスシリコン層２０４を有する構造を形成した。ここで、レジストの開口部の幅は３５ｎｍとした。
【００４２】
次に、この構造のウェーハを窒素雰囲気中６５０℃で３０分熱処理し、アモルファスシリコン１０４と接しているシリコン基板１０１をシードとして、いわゆる固相成長法による単結晶化を行った。このとき、シードから横方向に単結晶化が進む速度は２．１μｍ／hourであった。この固相成長後において、このＳＯＩ結晶層１０５の結晶化状態を観測したところ、図１５（ａ）〜（ｃ）に示すように、酸素のイオン注入されていない領域１０４は固相成長により単結晶化したのに対して、高密度に酸素を含有する領域２０４はアモルファスのまま残っていることが確認された。
【００４３】
この後、このウェーハを９５０℃で３０分、窒素雰囲気中で熱処理したところ、図１６（ａ）〜（ｃ）に示すように、６５０℃の熱処理では結晶化しなかった領域２０４も結晶化し、ＳＯＩ結晶層１０５と、観察による区別がつかない状態となった。この結果として、固相成長が２箇所のシード領域から成長し、衝突面として形成される結晶不整合面１０８は、酸素を高濃度にイオン注入した領域内、即ち４５ｎｍの幅に限定された領域内とすることができた。
【００４４】
次に、図１７（ａ）〜（ｃ）に示すように、熱酸化によりＳＯＩ結晶層１０５を薄膜化し、さらに図１８（ａ）〜（ｃ）に示すように、このウェーハの表面を、いわゆるＣＭＰ法により研磨することで、平滑化した。この結果、ＳＯＩ領域上の膜厚は３０ｎｍとなり、ＳＯＩ結晶層上にメモリセルアレイを作製し、動作させるのに適切な膜厚となった。この後、熱酸化で形成された酸化膜層を水で希釈された弗酸によってエッチングすることで除去した。
【００４５】
次に、図１９（ａ）〜（ｃ）に示すように、全面に、熱酸化法などで厚さ７ｎｍ程度のゲート絶縁膜（トンネル絶縁膜）１０９を形成し、さらに、ＣＶＤ法などで浮遊ゲート電極となる厚さ５０ｎｍ程度のリンドープ多結晶シリコン層１１０を堆積した。続いて、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、多結晶シリコン層１１０、ゲート絶縁膜１０９、ＳＯＩ結晶層１０５の一部をＲＩＥ法などで除去して、素子分離溝を形成した。
【００４６】
次に、図２０（ａ）〜（ｃ）に示すように、塗布法などを用いて、素子分離溝領域に埋め込み絶縁膜１１１を埋め込んだ。例えば、ポリシラザンなどの塗布絶縁膜を塗布することで、ボイドと呼ばれる埋め込み不完全領域の形成を回避することができる。なお、埋め込み絶縁膜１１１の誘電率は低い方が、隣接するメモリセル間の絶縁耐圧は向上するので、塗布した後に水蒸気酸化をして、膜中の窒素及び炭素や水素などの不純物を脱離させてシリコン酸化膜に変換するのが望ましい。また、素子分離溝形成時に溝表面部に生成する結晶欠陥を修復するために、塗布絶縁膜を埋め込む前又は後に、熱酸化やラジカル酸化を施しても良い。さらに、埋め込み絶縁膜１１１の絶縁性を向上するために、ＣＶＤ絶縁膜と塗布絶縁膜を組み合わせて、埋め込んでも良い。
【００４７】
次に、図２１（ａ）〜（ｃ）に示すように、全面に、ＡＬＤ法などで電極間絶縁膜となる厚さ１５ｎｍ程度のアルミナ膜１１２を形成した。続いて、パターニングしたレジスト（図示せず）をマスクに、ＲＩＥ法などを用いて、選択ゲートトランジスタの形成予定領域に幅５０ｎｍ程度のスリット部１１３を形成して、多結晶シリコン層１１０の一部を露出させた。
【００４８】
次に、図２２（ａ）〜（ｃ）に示すように、全面に、スパッタ法などで制御ゲート電極となるタングステンシリサイド層１１４を形成した。このとき、スリット部１１３では多結晶シリコン層１１０とタングステンシリサイド層１１４が電気的に接続された。その後、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、タングステンシリサイド層１１４、アルミナ膜１１２、多結晶シリコン層１１０の一部をＲＩＥ法などで除去して、メモリセルの２層ゲート構造１２０と選択ゲートトランジスタの積層ゲート電極構造１３０を形成した。
【００４９】
この図２２（ａ）〜（ｃ）から分かるように、酸素をイオン注入する領域が、セルトランジスタのチャネル部にかからないようにレイアウトしておくことで、結晶不整合面がセルトランジスタのチャネル部に重なってしまうことはなくなる。これにより、セルトランジスタの意図しない特性の劣化を抑えることが可能となる。
【００５０】
仮にこのような酸素イオン注入を行わない場合には、結晶不整合面はシード部の中央に必ずしも形成されず、結果としてシード部の中央から外れた位置に結晶不整合面１０８を有するＮＡＮＤストリングがある確率で形成されることとなってしまい、フラッシュメモリーの特性ばらつきが引き起こされることになる。
【００５１】
またこのように、セルトランジスタのチャネル直下以外の領域に、酸素を高濃度に含んだ領域が形成されていることで、この領域におけるドーパント元素の拡散係数は小さくなる。本実施形態に示した構造を実現するにおいては、イオン注入領域の幅を、それ以外のセルトランジスタ間の領域の幅よりも大きくせざるを得ず、その結果として拡散層を形成するためのドーパントも高濃度に注入されることになるが、酸素の存在による拡散係数の低減は、このように部分的に幅の広い拡散層が存在することの、デバイス動作上の揺らぎを低減するために有用である。
【００５２】
なお、本実施形態では、図１４に示す工程における酸素のイオン注入条件をドーズ量：３×１０15ｃｍ-2、加速エネルギー４０ｋｅＶとしたが、この条件に限られるものではない。この注入条件で結晶化が抑止されたのは、酸素のピーク濃度が約１×１０20ｃｍ-3となり、固相成長速度が遅くなる一方、高温熱処理後には単結晶化できる濃度だったことによる。このような状況は、酸素濃度が１×１０19ｃｍ-3以上、１×１０21ｃｍ-3以下であれば実現できるので、酸素濃度がある限定された領域で、この濃度となっていればよい。即ち、イオン注入時のピーク深さは、浅くても深くてもよい。
【００５３】
また、注入元素は酸素以外にも、窒素、アルゴン、炭素等の、固相成長速度を遅くする元素であれば他の元素であってもよく、またそれらの組み合わせでもよい。
【００５４】
このように本実施形態によれば、シリコン酸化膜１０２上のアモルファスシリコン膜１０４を固相成長により単結晶化する前に、隣り合った開口部からの固相成長の継ぎ目の生じると予想されるＢＯＸ酸化膜中央部付近に、酸素、窒素、或いは炭素のイオン注入を行うことにより、結晶不整合面１０８の位置をイオンの注入された領域２０４内に制御することができる。従って、結晶不整合面の位置を揃える、又は狭い範囲に規定することができ、先の第１の実施形態と同様の効果が得られる。
【００５５】
（第３の実施形態）
第２の実施形態では、レジストマスクにより酸素の注入領域を限定したが、この方法では結晶不整合面を限定する領域の幅として、リソグラフィーにより開口できる幅よりも小さいものを実現することができない。この問題点を解決するため、開口部の幅を側壁転写により狭くすることにより、結晶不整合面の形成される位置を、リソグラフィーでの最小加工幅よりも狭い領域に制御することができるようにするものである。
【００５６】
本実施形態では、図２３（ａ）に示すように、アモルファスシリコン膜１０４上に、マスク材料として例えばシリコン酸化膜３０１を厚さ２００ｎｍ堆積し、この膜のパターニングを行った。これにより、３０ｎｍの開口部の幅を有する構造を形成した。この状態でイオン注入を行えば先の第２の実施形態と同じである。
【００５７】
次に、膜の堆積とエッチバックを利用した公知の側壁残しの技術により、図２３（ｂ）に示すように、シリコン酸化膜３０１の開口の側面に側壁膜３０２を形成した。例えば、全面にＣＶＤ法などでシリコン窒化膜３０２を堆積した後、シリコン酸化膜３０１の表面が露出するまでシリコン窒化膜３０２をＲＩＥ法などでエッチングすることにより、シリコン酸化膜３０１の開口側壁のみにシリコン窒化膜３０２を残した。これにより、開口部の幅を１０ｎｍまで狭めることができた。これ以降の工程は、第２の実施形態と同様であるため省略する。
【００５８】
このように本実施形態では、イオン注入のマスク材における開口部幅を、リソグラフィーの限界よりも狭くすることができ、これにより固相成長後に形成される結晶不整合面の揺らぎの幅を１０ｎｍの中に限定することができる。従って、面積的なデメリットを更に低減することができる。即ち、結晶不整合面の形成される位置を、マスクでの最小加工幅よりも狭い領域に制御することができ、ＳＯＩ結晶層の更なる有効活用及び製造コストの更なる低減が可能となる。
【００５９】
（第４の実施形態）
図２４は本発明の第４の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図である。
【００６０】
まず、図２４（ａ）に示すように、部分ＳＯＩをシリコン基板に形成するために、単結晶シリコン基板１０１上に、ＢＯＸとなる熱酸化膜（シリコン酸化膜）１０２を例えば５０ｎｍ程度の厚さに成長させる。この酸化膜１０２に所定の間隔で開口部を設けて、ＢＯＸの下のシリコン基板表面を露出させる。
【００６１】
次いで、図２４（ｂ）に示すように、ＣＶＤ法などによりアモルファスシリコン膜１０４を例えば２００ｎｍの厚さに堆積する。アモルファスシリコン膜１０４の堆積は、ＬＰＣＶＤ装置を用い、５５０℃の温度にて行った。続いて、このアモルファスシリコン膜１０４に、通常のリソグラフィー法とＲＩＥ工程によるエッチングを施すことによって溝を形成する。即ち、酸化膜１０２の両方の開口部からの中心付近にあたるところに、スリット状の溝１０４ａを形成して、ＢＯＸ膜を露出させる。このアモルファスシリコン膜１０４に形成した溝１０４ａによって、酸化膜１０２上でアモルファスシリコン膜１０４は分断されて、各アモルファスシリコンの分断されたパターンには、唯一の開口部を有するように配置する。
【００６２】
次いで、図２４（ｃ）に示すように、６００℃で２時間程度アニールを行い、アモルファスシリコン膜１０４を固相成長により単結晶化した。ここで、アモルファスシリコン膜１０４の個々のパターンに分断された領域は、それぞれシリコン単結晶層（ＳＯＩ結晶層）１０５となる。個々の領域は、一つの開口部（シード部）しか持たないため、異なる結晶の種から成長した成長がぶつかり合うことはなく、それによる結晶欠陥面も生じることがない。これによって、結晶欠陥の少ないＳＯＩ結晶層を半導体基板の所望の場所に設けることができる。
【００６３】
これ以降は、ＳＯＩ結晶層１０５をＣＭＰ等で薄くした後、図２４（ｄ）に示すように、先の実施形態と同様に、ＳＯＩ結晶層１０５上に、メモリセルの積層ゲート構造１２０及び選択ゲートの積層構造１３０を形成することにより、メモリセルアレイを作製することになる。
【００６４】
なお、図２４（ｄ）の拡大図を図２５に示す。図中の１０９はゲート絶縁膜（トンネル絶縁膜）、１１０は浮遊ゲート電極となるリンドープ多結晶シリコン層、１１２は電極間絶縁膜となるアルミナ膜、１１４は制御ゲート電極となるタングステンシリサイド層、１２０はメモリセルの２層ゲート構造、１３０は選択ゲートトランジスタの積層ゲート電極構造を示している。ここで、メモリセルはＳＯＩ領域上に形成され、選択ゲートトランジスタの一方はＳＯＩ領域以外の場所に形成されている。
【００６５】
ＮＡＮＤ型のフラッシュメモリーの回路に用いる場合において、部分ＳＯＩ層を設けるための固相成長のシードとなった開口部は、ＳＯＩにはならず単なるバルクのＳｉ基板になる。ＳＯＩ上に形成したセルとバルクＳｉに形成したセルではトランジスタ特性が大きく異なる可能性がある。そこで本実施形態では、メモリセル部のトランジスタ特性が異なることを防ぎつつ、基板面積を有効に用いるために、シード部の部分にＮＡＮＤセルの少なくとも一つの選択ゲートトランジスタを形成する。また、基板のシード部から最も場所的に離れているために、比較的、結晶欠陥が増えてしまうものと思われるＳＯＩの端、即ち、スリットの傍の領域に、もう片方の側の選択ゲートトランジスタを形成する。これにより、最も状態の良いＳＯＩ層をＮＡＮＤのメモリセル部分に有効に使うことが可能になる。
【００６６】
なお、図２４及び図２５ではＮＡＮＤセルユニットとして４個のメモリセルが示されているが、これに限らず、１つのＮＡＮＤセルユニットのメモリセル数は何個でも良い。通常は、１６個や３２個の場合が多い。
【００６７】
このように本実施形態によれば、シリコン酸化膜１０２上のアモルファスシリコン膜１０４を固相成長させる前に、隣接する開口部間の中央付近でアモルファスシリコン膜を一方の開口部側と他方の開口部側とに分離する溝を設けることにより、隣り合った開口部からの固相成長の成長端同士が接触することによる結晶不整合面の発生を未然に防止することができる。従って、結晶欠陥によって、ＳＯＩ結晶層の表面の面積を無駄にすることなく、欠陥を良くコントロールされた状態で、メモリセルアレイを配置することが可能になる。
【００６８】
（第５の実施形態）
本実施形態では、部分ＳＯＩを基板上に固相成長によって形成する場合、必要とされる部分ＳＯＩの距離よりも、固相成長によってＢＯＸ上をラテラルに成長できる距離が短い場合、又は固相成長の安全な成長を、即ち結晶欠陥を抑制してきれいな成長が見込める距離よりも、固相成長の核になるＢＯＸに設けられた開口部分を長い距離にしなければならないデバイスデザイン上の制約を解決する方法を以下に説明する。
【００６９】
基板上に、ＢＯＸを設けて、そこに、部分ＳＯＩの核となる開口部を設けるところまでは、第４の実施形態と同じであるが、開口部分の間隔が広い。このまま、開口部の中央部に、第４の実施形態と同じく、小さいスリットだけを設けた場合、その後の固相成長のためのアニールで、中央部に至る前に、結晶欠陥を発生させてしまう。それを防ぐために、図２６（ａ）に示すように、固相成長されるのに十分な長さで、アモルファス堆積膜を事前に加工して切り取る。
【００７０】
具体的には、単結晶シリコン基板１０１の表面上に、厚さ５０ｎｍのシリコン酸化膜（埋め込み絶縁膜）１０２を形成した後、シリコン酸化膜１０２の一部領域を除去してシリコン基板１０１の一部を露出させた。続いて、ＣＶＤ法などにより第１のアモルファスシリコン膜４０４を成膜した後、シリコン酸化膜１０２の開口部及び開口部近傍を除いてアモルファスシリコン膜４０４を除去した。
【００７１】
次に、図２６（ｂ）に示すように、アモルファスシリコン膜４０４をアニールして固相成長させることによって、シリコン単結晶層（ＳＯＩ結晶層）４０５を形成した。本実施形態では、この島状のＳＯＩ結晶層を次の固相成長時の結晶化の種に使うことになる。
【００７２】
次に、図２６（ｃ）に示すように、第２のアモルファスシリコン膜５０４を堆積した後、先の第３の実施形態と同様に、スリット５０４ａを設ける。これ以降は、先の第３の実施形態と同様に、アモルファスシリコン膜５０４をアニールして単結晶を固相成長させることによってシリコン単結晶層（ＳＯＩ結晶層）を形成することになる。
【００７３】
なお、上記のように、アモルファスシリコン膜の成膜、加工、固相成長を繰り返すことによって、固相成長で結晶成長できる制約をなくして、デバイスデザインの自由度をあげることもできる。また、固相成長のシードのとなるＢＯＸの開口部が設けられないような微細な部分に、ＳＯＩ結晶層を伸ばしていくこともできる。
【００７４】
また、シリコン基板の上にゲルマニウムやシリコンゲルマニウムの結晶を設ける場合、その相互の結晶の格子の間隔が異なることから、まず、本実施形態の第１のＳＯＩ層に、比較的シリコンに近い成分のシリコンゲルマニウム（例えば、Ｇｅ濃度５％以下）を形成して、さらにその後に、第２のＳＯＩをＧｅ濃度１０％というように次第に濃度を変えていく。これにより、境界に与える格子間差による歪みを極力抑制して、それぞれのＳｉＧｅの成膜を別々に行うことで、濃度管理を容易に行うことができると共に、ＧｅやＳｉＧｅのＭＯＳＦＥＴチャンネル領域を形成することが可能になる。
【００７５】
このように本実施形態によれば、先の第４の実施形態と同様の効果が得られるのは勿論のこと、固相成長のエピ成長の限界に制約されることなく、自由にＳＯＩ領域を広げる、又は配置することができる。また、ＳｉＧｅ，Ｇｅなど、Ｓｉと格子定数が異なる膜にてＳＯＩを形成したい場合に、その格子定数の差から結晶欠陥を生じさせることなく、第１、第２のＳＯＩのＳｉＧｅの成分を徐々にＳｉからＧｅへ移していくことで、無理な歪みを起こすことなく異なる結晶成分からなる部分ＳＯＩを形成できる利点もある。
【００７６】
（第６の実施形態）
本実施形態では、アモルファスシリコン膜の加工デザインの例を説明する。
【００７７】
図２７（ａ）に示すように、下地のシリコン酸化膜（ＢＯＸ膜）１０２の周りが結晶の種になる開口部で囲われているような構造においては、左右及び上限の各辺をシードとして固相成長が進行するため、固相成長した後のＳＯＩ結晶層１０５には、図２７（ｂ）に示したような結晶欠陥（結晶不整合面）１０８が生じる。
【００７８】
これに対して、図２８（ａ）に示すように、アモルファスシリコン膜１０４にスリット１０４ａの加工を施した場合、このアモルファスシリコン膜１０４を固相成長した場合には、図２８（ｂ）に示すように、左右の中央に配置されたスリットによって、ＳＯＩ結晶層１０５の真ん中の合わせ目の結晶の不整合による結晶欠陥が生じていない。しかし、上から、又は下から伸びた固相成長と左右から伸びた固相成長が合わさるところには、依然として結晶欠陥１０８が生じる。
【００７９】
これを回避するには、図２９（ａ）に示すように、上辺と下辺からの固相成長が生じないように加工する。即ち、アモルファスシリコン膜１０２が左右ではＢＯＸ膜１０２の開口部に接触するが、上下では開口部に接触しないようにする。これにより、図２９（ｂ）に示すように、固相成長が左右からのみ伸びることになり図２８（ｂ）に示したような結晶欠陥１０８は生じない。即ち、結晶欠陥１０８を発生させることなく良質のＳＯＩ結晶層１０５を形成することができる。
【００８０】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、固相成長により単結晶化する領域は全てアモルファス状態のシリコンで堆積し、その後の熱処理で固相成長させたが、これに限らず次の（１）又は（２）のようにしても良い。
【００８１】
（１）アモルファス状態でシリコン膜を堆積した後、アモルファスが結晶化する温度・時間よりも大きい熱履歴の熱処理を行い、続いてシリコン或いはゲルマニウム等のイオン注入で再度アモルファス化してから、固相成長の熱処理を行う。これにより、固相成長時のアモルファスシリコンの密度を高くすることができるため、固相成長時に体積収縮が起こらず、固相成長速度が速くなる。従って、固相成長により単結晶化できる距離・面積を広げることができる。
【００８２】
（２）固相成長により単結晶化する領域を多結晶状態で堆積した後、シリコン或いはゲルマニウム等のイオン注入で再度アモルファス化してから、固相成長の熱処理を行う。この工程を採用することにより、アモルファス状態で堆積する場合よりも高い密度のアモルファスシリコンを得ることができる。このため、固相成長時に体積収縮が起こらず、速い固相成長速度が得られ、固相成長距離を伸ばし、大面積の薄膜ＳＯＩ結晶層を形成することが可能となる。
【００８３】
また、実施形態ではメモリセルとして２層ゲート構造の不揮発性メモリセルを用いた例を説明したが、この種のセル構造に限らず、各種の不揮発性メモリセルを用いることができる。さらに、必ずしも不揮発性記憶装置に限らず、ＤＲＡＭ、その他の各種の半導体記憶装置に適用することが可能である。
【００８４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００８５】
【図１】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図３】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図４】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図５】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図６】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図７】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図８】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図９】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図１０】第１の実施形態の変形例に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図１１】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１２】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１３】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１４】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１５】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１６】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１７】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１８】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１９】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２０】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２１】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２２】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２３】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２４】第３の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図２５】図２４（ｄ）の一部を拡大して示す断面図。
【図２６】第５の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２７】第６の実施形態を説明するためのもので、ＢＯＸ膜の周りが開口部で囲われた構造において、ＳＰＥした後のＳＯＩの結晶欠陥の様子を示す平面図。
【図２８】第６の実施形態を説明するためのもので、ＢＯＸ膜の周りが開口部で囲われた構造にスリットを付加した構造において、ＳＰＥした後のＳＯＩの結晶欠陥の様子を示す平面図。
【図２９】第６の実施形態を説明するためのもので、ＢＯＸ膜の周りが開口部で囲われた構造にスリットを付加し、アモルファスシリコンが上下の開口に接しない構造において、ＳＰＥした後のＳＯＩの結晶欠陥の様子を示す平面図。
【符号の説明】
【００８６】
１０１…単結晶シリコン基板
１０２…シリコン酸化膜（埋め込み絶縁膜）
１０３…アモルファスシリコン膜
１０４…アモルファスシリコン膜
１０５…シリコン単結晶層（ＳＯＩ結晶層）
１０６…結晶不整合面
１０７…イオン注入による非晶質化層（アモルファスシリコン）
１０８…結晶不整合面
１０９…ゲート絶縁膜
１１０…多結晶シリコン層
１１１…埋め込み絶縁膜
１１２…アルミナ膜（電極間絶縁膜）
１１３…スリット部
１１４…タングステンシリサイド層
１１５…ｎ型不純物拡散層
１１６…層間絶縁膜
１１７…ビット線コンタクト
１２０…メモリセルの２層ゲート構造
１３０…選択ゲートトランジスタの積層ゲート電極構造
２０４…酸素を高濃度に含んだアモルファスシリコン層
４０４…第１のアモルファスシリコン膜
４０５…第１のＳＯＩ結晶層
５０４…第２のアモルファスシリコン膜
５０５…第２のＳＯＩ結晶層
【図１】
0004445524.tif 000002
【図２】
0004445524.tif 000003
【図３】
0004445524.tif 000004
【図４】
0004445524.tif 000005
【図５】
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【図６】
0004445524.tif 000007
【図７】
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【図８】
0004445524.tif 000009
【図９】
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【図１０】
0004445524.tif 000011
【図１１】
0004445524.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004445524.tif 000017
【図１７】
0004445524.tif 000018
【図１８】
0004445524.tif 000019
【図１９】
0004445524.tif 000020
【図２０】
0004445524.tif 000021
【図２１】
0004445524.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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