(57)【特許請求の範囲】
【請求項１】
メモリ読み出しオペレーション中に、ターゲットセル（４０５）における電流を検知するメモリ回路であって、
グランド（４６５）にＹデコーダ（４６６ｂ）を介して接続された第１ビット線（４１６）を有する前記ターゲットセル（４０５）を有し、前記ターゲットセル（４０５）は、ドレイン電圧に接続された第２ビット線（４２１）を有し、
第１ノード（４２０）において、前記第２ビット線（４２１）にＹデコーダ（４６６ｃ）を介して結合された検知回路（４６０）を有し、
各々が、第２ノード（４７４）にＹデコーダ（４６６ｆ，４６６ｇ、４６６ｈ）を介して接続された第３ビット線（４７５，４９６，４９８）を備えた複数の第１隣接セル（４７２，４９０，４９２）を有し、
前記読み出しオペレーション中に前記第２ノード（４７４）においてＹデコーダ（４６６ｆ，４６６ｇ，４６６ｈ）を介して前記第３ビット線（４７５，４９６，４９８）に接続される出力端子を備えたオペレーショナル増幅器（４８１）を有し、前記オペレーショナル増幅器（４８１）は、前記第１ノード（４２０）に接続された非反転入力端子と、前記第２ノード（４７４）に接続された反転入力端子と、を備え、
更に、複数の第２隣接セル（４５５，４７０）を含み、前記複数の第２隣接セル（４５５，４７０）の各々は、前記第１ノード（４２０）にＹデコーダ（４６６ｄ，４６６ｅ）を介して結合された第４ビット線（４４１，４５１）を備え、
前記複数の第１隣接セルは一方向に並んで配置され、かつ近接する２つの第１隣接セルどうしが接続され、前記複数の第２隣接セルは前記一方向に並んで配置され、かつ近接する２つの第２隣接セルどうしが接続され、
前記複数の第２隣接セルの一端に配置されたセルは、前記ターゲットセルと接続し、
前記複数の第２隣接セルの他端に配置されたセルは、前記複数の第１隣接セルの一端に配置されたセルと接続する、メモリ回路。
【請求項２】
前記ターゲットセル、前記複数の第１隣接セル、前記複数の第２隣接セルは、それぞれ、共通のワード線（４２５）に接続されたゲート端子を備える、
請求項１記載のメモリ回路。
【請求項３】
前記ターゲットセル（４０５）は、第１ビット（４８２）及び第２ビット（４８４）を記録する、
請求項１記載のメモリ回路。
【請求項４】
メモリ回路であって、 
少なくとも１ビットを記録するターゲットセル手段（４０５）を有し、前記ターゲットセル手段（４０５）はＹデコーダ（４６６ｂ）を介してグランド（４６５）に接続された第１ビット線（４１６）を有し、前記ターゲットセル手段（４０５）はドレイン電圧に接続された第２ビット線（４２１）を有し、
読み出しオペレーション中に前記ターゲットセル手段（４０５）内の電流を検知する検知回路手段（４６０）を含み、前記検知回路手段（４６０）は、第１ノード（４２０）においてＹデコーダ（４６６ｃ）を介して前記第２ビット線（４２１）に結合され、
少なくとも１ビットを記録する複数の第１隣接セル手段（４７２，４９０，４９２）を含み、前記複数の第１隣接セル手段（４７２，４９０，４９２）の各々は第２ノード（４７４）にＹデコーダ（４６６ｆ、４６６ｇ、４６６ｈ）を介して接続された第３ビット線（４７５，４９６，４９８）を有し、
前記読み出しオペレーション中に前記第２ノード（４７４）においてＹデコーダ（４６６ｆ、４６６ｇ、４６６ｈ）を介して前記第３ビット線（４７５，４９６，４９８）接続される出力端子を備えたオペレーショナル増幅手段（４８１）を有し、前記オペレーショナル増幅手段（４８１）は、前記第１ノード（４２０）に接続された非反転入力端子と、前記第２ノード（４７４）に接続された反転入力端子と、を備え、
少なくとも１ビットを記録する複数の第２隣接セル手段（４５５，４７０）を更に含み、前記複数の第２隣接セル手段（４５５，４７０）の各々は前記第１ノード（４２０）にＹデコーダ（４６６ｄ，４６６ｅ）を介して結合された第４ビット線（４４１，４５１）を備え、
前記複数の第１隣接セル手段は一方向に並んで配置され、かつ隣接する第１隣接セル手段どうしが接続され、前記複数の第２隣接セル手段は前記一方向に並んで配置され、かつ隣接する第２隣接セル手段どうしが接続され、
前記複数の第２隣接セル手段の一端に配置されたセル手段は、前記ターゲットセル手段と接続し、
前記複数の第２隣接セルの他端に配置されたセル手段は、前記複数の第１隣接セル手段の一端に配置されたセル手段と接続する、メモリ回路。
【請求項５】
前記ターゲットセル手段、前記複数の第１隣接セル手段、および前記複数の第２隣接セル手段は、共通のワード線（４２５）に接続されたゲート端子をそれぞれ備える、
請求項４記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイス技術分野に関し、より具体的には、半導体メモリデバイスに関する。
【背景技術】
【０００２】
メモリデバイスは、多種多様な電子デバイス及びアプリケーションにデータを記録する技術分野においてよく知られている。一般的なメモリデバイスは多くのメモリセルを含む。メモリセルは、多くの場合アレイ形式で配置され、メモリセルのロウはワード線に対応し、メモリセルのコラムはビット線に対応する。各メモリセルはバイナリビット、即ちゼロ（“０”）ビットあるいは“１”ビットの何れかを定義する。メモリセルは、例えば、“プログラムされた”セルあるいは“消去された”セルの何れかとして定義され得る。従来技術においては、プログラムされたセルは“０”ビットを表し、消去されたセルは“１”ビットを表すというものもある。メモリセルの１つの形式では、各セルが、２つのバイナリビット、即ち“左ビット”及び“右ビット”を記録する。左ビットは“０”あるいは“１”を表する一方、右ビットは左ビットとは独立して“０”あるいは“１”を表し得る。
【０００３】
通常、メモリセルの状態は、読み出しオペレーション中メモリセルによって流れる電流を検知することによって判断される。例えば、特定的なメモリセルによって流れる電流を確かめるためにメモリセルのドレイン端子が検知回路に接続され、ソース端子はグラウンドに接続され、このメモリセルのゲートが選択される。検知回路はメモリセルによって流れる電流を検出しようとし、検知されたメモリセル電流をリファレンスカレント、即ち基準電流と比較する。検知されたメモリセル電流が、基準電流を超えれば、メモリセルは（“１”ビットに応じて）消去されたセルとして考えられる。しかし、検知されたメモリセル電流が基準電流より低ければ、このメモリセルは（“０”ビットに応じて）プログラムされたセルとして考えられる。
【０００４】
実際上、メモリセル電流は、“リードマージン”の分だけ基準電流より高くなるかあるいは低くなることが望ましい。本文において、リードマージンは、読み出しオペレーション中にターゲットメモリセルと基準セルに流れる電流との差の絶対値として定義される。例えば、メモリセル電流の検出時に、十分なリードマージンによって、ノイズのような外部要因による影響を抑えることができる。例えば、あるメモリデバイスにおいて比較用に使用された基準電流が１５マイクロアンペアである（μＡ）とする。この場合、（“１”ビットに応じて）消去されたセル用に２０μＡあるいはそれ以上のメモリセル電流を検知し、（“０”ビットに応じて）プログラムされたセル用に１０μＡあるいはそれ以下のメモリセル電流を検知することが好ましい。５μＡのリードマージンによって、ノイズのような外部要因の影響が著しく減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のメモリ回路は、読み出しオペレーション時にメモリセル電流を検知するリードマージンをかなり減少する（本文において、リードマージンは“リードマージンロス”とも称される）。リードマージンが著しく減少すると、ノイズのような外部要因がかなり大きな悪い影響を及ぼすのでメモリセル電流を検知する信頼度も減少する。それ故、読み出しオペレーションの信頼度が減少し、結果としてメモリデバイスのパフォーマンス低下をもたらす。従って、当技術分野において知られているメモリ回路の難点を克服し、メモリ読み出しオペレーション時に結果として高速で高精度にマージンロスの減少をもたらすメモリ回路及びその技術を提供するという強い需要がある。
【課題を解決するための手段】
【０００６】
本発明は、高速で高精度なメモリ読み出しオペレーション用の回路の生成を目的とする。本発明は、メモリ読み出しオペレーション中高速で高精度な方法によりメモリ回路技術において結果としてリードマージンの減少をもたらす需要を解決することを目的としたものである。一例示的な実施形態に従うと、ターゲットセルにおける電流を検知するためのメモリ回路が、メモリ読み出しオペレーション中、ターゲットセル、第１隣接セル、及びオペレーショナル増幅器を含む。例示的な実施形態において、ターゲットセルは、グラウンドに接続された第１ビット線を有し、ドレイン電圧に接続された第２ビット線を有する。検知回路は、第１ノードで第１ビット線あるいは第２ビット線の少なくとも１つに結合される。例えば、ドレインサイドの検知において、検知回路は、第２ビット線に接続され、ソースサイドの検知において、検知回路は第１ビット線に結合される。第１隣接セルは、第２ノードに接続された第３ビット線を有する。オペレーショナル増幅器は、第２ノードにおいて第３ビット線に接続された出力端子を有する。オペレーショナル増幅器も前述の第１ノードに接続された非反転入力端子を有し、第２ノードに接続された反転入力端子を有する。ターゲットセル及び第１隣接セルの各々は、共通ワード線に接続された対応するゲート端子を含む。幾つかの実施形態において、ターゲットセルが、第１ビット及び第２ビットも記録し得る。
【０００７】
他の例示的な実施形態に従うと、メモリ回路は第２隣接セル及び第３隣接セルを更に含む。この特定的な実施形態において、第２隣接セルは第１ノードに結合された第４ビット線を有し、ターゲットセルに近接する。第３隣接セルは第１ノードに結合された第５ビット線も有する。第３隣接セルは第２隣接セルに近接し、第１隣接セルは第３隣接セルに近接する。他の例示的な実施形態に従うと、メモリ回路は第４隣接セルを更に含む。この特定的な実施形態において、第４隣接セルは第２ノードに結合された第６ビット線を有し、第１隣接セルに近接する。更なる他の例示的な実施形態において、メモリ回路が第５隣接セルを更に含む。この特定的な実施形態において、第５隣接セルが第２ノードに結合された第７ビット線を有し、第４隣接セルに近接する。
【発明を実施するための最良の形態】
【０００８】
本発明は、高速で高精度なメモリ読み出しオペレーション用の回路の生成を目的としている。以下の記載は、本発明の実装に包含される特定的な情報を含むものである。当業者であれば、本発明が本文に特定的に論じられる実装とは異なる方法で実装され得ることが理解されよう。更に、本発明の特定的な詳細の幾つかは、本発明をあいまいにしないため、ここでは論じない。
【０００９】
本発明の図面及び明細書は、単に本発明の例示的な実施形態に過ぎない。簡明性を期すために、本発明の他の実施形態は、明細書に特定的に記載されないし、添付の図面によって特定的に表されていない。以下の詳細な説明において、本発明が他の実施例に従って利用されるために適合可能であるが、プログラムされた状態が“０”ビットを表し、消去された状態が“１”ビットを表す１つの特定的な例を参照している。
【００１０】
本発明の特徴及び利点を比較対照して示すため、従来のメモリ回路の簡単な説明を図１Ａ、１Ｂ及び図２を参照しながら記載する。図１Ａを参照すると、メモリデバイス部分に対応する従来のメモリ回路１００が示される。ビット線１１６とビット線１２１は、この回路において、メモリセル１０５に流れるメモリセル電流１１０を検知するような方法で一般的にＹパス１６６ａ及び１６６ｂとして示される選択回路１０２を通じて接続される。この配置はメモリセル１０５を含んだ読み出しオペレーションが実行されるとき、この配置が実装され得る。Ｙパス１６６ａ及び１６６ｂは、回路１００における対応するビット線１１６及び１２１の接続を構築し、簡明性を期すために図１Ｂに示されるように簡素化されたＹパス１６６によって表され得る。図１Ｂは、単に“Ｙパス”１６６と称される簡素化された“Ｙーデコーダ”あるいは“Ｙー選択パス”を表す。図１Ｂにおいて、例えば、トランジスタ１６７，及び１６４の各ゲートにアクティベーション信号を与えることによってトランジスタ１６７及び１６４の双方がアクティベートされるとき、レジスタ１６９、トランジスタ１６７、レジスタ１６８及びトランジスタ１６４を通じてＹパス１６６が、ノード１１７とノード１１８間の接続を与える。レジスタ１６８及び１６９は、グローバル金属ビット線及び拡散ビット線に起因する抵抗を表す。
【００１１】
続いて図１Ａに示されるように、Ｙパス１６６ｂを通じて検知回路１６０にノード１２３を接続することによって、ビット線１２１は、“ドレイン”ビット線（図１に“Ｄ”として指定）として構成されることが示される。Ｙパス１６６ａを通じてグランド１６５にノード１１７を接続することによって、ビット線１１６は、“ソース”ビット線（図１に“Ｓ”として指定）として構成される。ビット線１４１及び１５１は“フローティング”状態であり、隣接するメモリセルを通じてグラウンドにパターン依存するパスを有し得る。ワード線１２５（図１に“ＷＬ”として指定）はメモリセル１０５のゲート端子に接続され、メモリセル１０５をアクティベートするように利用される。メモリセル１０５がアクティベートされると、メモリセル１０５によって流れる電流１１０の量がメモリセル１０５の“プログラムされた”あるいは“消去された”状態を示す。例示的な実施形態において、メモリセル１０５が“プログラムされた”（即ち、“０”ビットを表す）状態であれば、例えば１０μＡより小さい電流がメモリセルに流される。反対に、メモリセル１０５が“消去された”（即ち、“１”ビットを表す）状態であれば、例えば、２０μＡより大きい電流がメモリセル１０５に流される。
【００１２】
メモリ回路１００によって、検知回路１６０が、メモリセル１０５を通じてメモリセル電流１１０を確認しようとして電流１３０を検知する。しかし、メモリセル１０５が（“０”ビットに応じて）プログラムされたセルであるとき、ノード１２３からノード１４３までのリーク電流１３５が、隣接メモリセル１５５と、隣接メモリセル１５５とグランド間の全ての隣接セルが（“１”ビットに応じて）消去されたセルであるときに流れ得る。リーク電流１３５に関する他の電位ソースも、図１Ａに示すメモリセル１５５の右サイドに位置するメモリセルの幾つかのビット線をチャージするために存在し得る過渡電流である。この場合、検知回路１６０によって検出された電流１３０がメモリセル電流１１０とリーク電流１３５の合計になり、メモリセル１０５がプログラムされたセルであるとき、読み出しオペレーション時に電流１３０を実質的に引き上げ、リードマージンが減少する。上述したように、読み出しオペレーション中にリードマージンが小さくなることは、読み出しオペレーションの信頼度を低下させる。
【００１３】
図２には、メモリデバイス部分に対応する他の既存のメモリ回路配置２００が示される。図１のメモリ回路配置１００と同様に、メモリセル２０５のビット線２２１が、“ドレイン”ビット線（図２に“Ｄ”として示される）としてＹパス２６６ｂを通じてノード２２３を検知回路２６０に接続することによって構成される。一方、ビット線２１６は、メモリ回路２０５に流れるメモリセル電流２１０を検知するようにＹパス２６６ａを通じてノード２１７をグランド２６５に結合することによって“ソース”ビット線（図２に“Ｓ”として示される）として構成される。ワード線２２５（図２において“ＷＬ”として示される）は、メモリセル２０５のゲート端子に接続され、メモリセル２０５をアクティベートするように利用される。メモリセル２０５がアクティベートされるとき、メモリセル２０５に流される電流２１０の量が、メモリセル２０５の“プログラムされた”あるいは“消去された”状態を示す。
【００１４】
メモリ回路配置２００において、隣接セル２５５のビット線２４１は、選択回路２０２によってＹパス２６６ｃを通じてノード２４３をプリチャージ回路２８０に接続することによって“プリチャージ”ビット線（図２に“Ｐ”として指定）として構成される。ビット線２５１は“フローティング”であり、隣接メモリセルを通じてグラウンドにパターン依存するパスを有し得る。Ｙパス２６６ａ〜２６６ｃは、図１Ｂによって示され、上述したようにＹパス１６６によって表され得る。
【００１５】
メモリセル２０５が（“０”ビットに応じて）プログラムされたセルであり、隣接メモリセル２５５が（“１”ビットに応じて）消去されたセルであるとき、ビット線２４１に接続されたノード２４３に、ノード２２３からノード２４３までのリーク電流を減少させるために、プリチャージ電圧が印加される。例えば、プリチャージ回路２８０は、検知回路２６０によってノード２２３に印加されたレベルと大体同様のレベルで電圧をノード２４３に印加し得る。しかし、実際上、たとえ、検知回路２６０とプリチャージ回路２８０が同様に設計されていても、ノード２４３及びノード２２３における電圧は交互に著しく変化する。例えば、ノード２４３及びノード２２３間の電圧差は、５０ミリボルト（ｍＶ）程度に高くなるおそれがある。更に、ノード２４３及びノード２２３間の電圧差は、メモリ回路２００において容易にコントロールされ得ず、及び／又は補償され得ない。その理由は、特にメモリセル２０５が消去されたセル（“１”ビットに対応）であり、メモリセル２２５が消去あるいは過消去されたセル２７０であり、メモリセル２７０がプログラムされたセルであるとき、ノード２４３とノード２２３における電圧差が、大部分検知回路２６０とプリチャージ回路２８０それぞれから流れる電流の差が大きいことに起因するからである。
メモリセル２０５を通じて流される電流２１０の量は、メモリセル２０５が消去されたセル（“１”ビットに対応）であるか、プログラムされたセル（“０”ビットに対応）であるか否かに依存するので、メモリ回路２００は検知回路２６０に流れる電流とプリチャージ回路２８０に流れる電流との差を実効的にコントロールすることや、実効的に補償することができず、結果として、ノード２４３及び２２３間に著しい電圧差をもたらす。その結果、メモリセル２０５が消去されたセルで、隣接メモリセル２５５が消去あるいは過消去されたセルであり、メモリセル２７０がプログラムセルであるとき、ノード２４３からノード２２３へのリーク電流２３５が生じ得る。
その理由は、メモリセル２０５が消去されたセルであるとき、メモリセル電流２１０がＹパス２６６ｂを通じてノード２２３において印加された電圧を減少させるよう作用するからである。結果として、ノード２４３とノード２２３間の電圧差により、メモリセル２５５を通じてノード２４３からノード２２３へとリーク電流２３５を引き込むよう作用する。この事例において、検知回路２６０が、メモリセル電流２１０とリーク電流２３５間の差異に応じて電流２３０を検知し、メモリセル２０５が消去されたセルであるとき電流２３０を実質的に減少させる。それによってメモリ読み出しオペレーション中にリードマージンが小さくなる。上記に指摘したようにメモリリードオペレーション中にこのリードマージンが小さくなると、読み出しオペレーションの信頼度が損なわれる。
一例において、メモリセル電流は、メモリセル２０５が消去されたセルであるとき、約３０μＡである。しかし、ノード２４３及び２２３間の電圧差に起因して、隣接セル２５５を通じるリーク電流２３５は約５μＡである。この例において、検知回路２６０によって検知された電流２３０は、メモリセル電流２１０及びリーク電流２３５間の差にあり、約２５μＡである。２７μＡの参照電流（３μＡのリードマージンに対応）が比較として用いられるとき、検知された電流２３０（２５μＡ）の大きさにより、メモリセル２５５を通じたリーク電流２３５がリードマージンを減少させ、メモリセル２０５が実際には消去されたセルであるにもかかわらず、メモリセル２０５がプログラムされたセルであるという誤表示が生じる。リードマージンにおけるこのような減少が、結果として、読み出しオペレーション中のメモリセル状態の誤った判断をもたらす。このような判断の誤りは、許されないものである。
【００１６】
図３を参照すると、本発明の一実施形態係るメモリ回路３００の回路図が示される。以下により詳細に記載されるように、メモリ回路３００により、メモリ読み出しオペレーション中に実質的にリーク電流を少なくし、リードマージンロスを著しく減少する。本発明は、例示的な実施形態において示されるように２つのバイナリビット、“左”ビット、“右”ビットを記録可能なメモリセルでの利用に適合可能である。左ビットが“０”あるいは“１”を表す一方、右ビットは、左ビットに関わらず、“０”あるいは“１”を表し得る。しかし、本発明は、例えば、シングルビットのみを記録するようなメモリセルの他の形式での利用にも適合可能である。図３に示し、以下に記載するようにＹパス３６６ａ，３６６ｂ，及び３６６ｃは、上述したように図１Ｂに示されるようにＹパス１６６によって表され得る。
【００１７】
メモリ回路３００は同じワード線３２５（図３に“ＷＬ”として指定）に沿った近接メモリセル３０５，３５５，３７０を含むメモリデバイス部分を表す。図３に示される特定的な実施形態において、メモリセル３０５の左ビット３８２を包含する読み出しオペレーションが実行されるときの例示的な配置を表す。簡明を期すために以下に記載されないが、同様のメモリ回路配置（図示せず）が、メモリセル３０５の右ビット３８４を包含する読み出しオペレーションが実行されるとき本発明に従って構築可能である。本発明において、読み出しオペレーションが実行されるメモリセル３０５も、“ターゲットセル”と称され、一方で、メモリセル３０５に近接する各メモリセル３５５及び３７０も“隣接”セルと称される。
【００１８】
メモリ回路配置３００において、Ｙパス３６６ａを通じてノード３１７をグランド３６５に結合することによって、ビット線３１６がメモリセル３０５の“ソース”ビット線（図３に“Ｓ”として示される）として構成される。ノード３２０で検知回路３６０が接続されるＹパス３６６ｂを通じて、ノード３２０（本発明において、検知回路３６０によってＹパス３６６ｂを通じてノード３２３に印加される電圧も“ドレイン”電圧と称される）にノード３２３を接続することによって、メモリセル３０５の“ドレイン”ビット線（図３に“Ｄ”として指定）としてビット線３２１が構成される。ワード線３２５がメモリセル３０５のゲート端子に接続され、メモリ読み出しオペレーション中にメモリセル３０５をアクティベートするように利用される。この実施例において、メモリセル３０５がアクティベートされると、メモリセル３０５によって引き込まれた電流３１０の量は、メモリセル３０５の左ビット３８２の“プログラムされた”あるいは“消去された”状態を示す。
【００１９】
図３を続けて参照すると、メモリセル３００は、ノード３５０に接続されるとともに駆動する出力端子を有するオペレーショナル増幅器を更に含む。ノード３５０も、隣接セル３５５のビット線３４１がＹパス３６６ｃを通じてオペレーショナル増幅器３８１の出力端子に接続されるようにＹパス３６６ｃを通じてノード３４３に結合される。オペレーショナル増幅器３８１の非反転入力は、ノード３２０に結合され、オペレーショナル増幅器の反転入力は、ネガティブフィードバックループ３８３を通じてノード３５０において出力端子に接続される。隣接セル３７０のビット線３５１は、“フローティング”状態であり、隣接メモリセルを通じてグラウンドにパターン依存するパスを有し得る。オペレーショナル増幅器３８１は、ノードにおける出力端子での電圧がノード３２０における非反転入力端子での電圧にかなり近くなるように高利得オペレーショナル増幅器を一般的に含む。例えば、ノード３４３はＹパス３６６ｃを通じてノード３５０に接続され、ノード４２３はＹパス３６６ｂを通じてノード３２０に結合されるので、ノード３４３における電圧もノード３２３における電圧にかなり近くなる。実際上、オペレーショナル増幅器３８１は、ノード３２３における電圧にかなり近い電圧をノード３４３に印可することによって、“プリチャージ”ビット線（図３に“Ｐ”として示される）としてメモリセル３５５のビット線３４１を構成する。
【００２０】
ノード３２３とノード３４３における電圧がかなり近いという、メモリ回路３００の特定的な配置の結果として、メモリセル３５５を通じての、つまり、ノード３４３からノード３２３へリーク電流３３５が実質的に削減される。例えば、従来のリーク電流３３５、回路２００と比較して、例えば、例示的な実施形態において図２に示す実施形態における約５μＡから約２μＡまで削減されるようにメモリセル３００が結果としてリーク電流３３５を相当に削減する。ターゲットセル３０５が消去されたセルであり、隣接セル３５５が消去されたセルあるいは過消去されたセルであるとき、メモリ回路３００においてリーク電流量が小さくなっていることにより、検知回路３６０によって検知された全電流３３０におけるリーク電流３３５による影響はかなり軽減される。それ故、リードマージンロスも減少する。更に、検知回路３６０によって検出された全電流３３０は、読み出しオペレーション中にターゲットセル３０５の左ビット３８２によって流れる電流３１０を比較的精密に示す。それ故、ターゲットセル３０５の左ビット３８２の状態が、比較的精密に判断可能である。
【００２１】
図４を参照すると、メモリ回路４００としての本発明の他の実施形態が示される。メモリ回路４００は、同じワード線４２５（図４に“ＷＬ”として指定）に沿って近接するメモリセル４０１，４０５，４５５，４７０，４９０及び４９２を含むメモリデバイス部分を表す。図４に示される特定的な実施形態は、メモリセル４０５の左ビット４８２を含む読み出しオペレーションが実行されるときの例示的な配置を表す。メモリセル４０５の右ビットを包含する読み出しオペレーションが実行されるとき、同様なメモリ回路（図示せず）が本発明に従って実行され得る。この実施例において、読み出しオペレーションが実行されるメモリセル４０５は、“ターゲットセル”と称され、一方、メモリセル４０５に近接する各セル４０１，４５５，４７０，４７２，４９０及び４９２は、“隣接セル”と称される。図４及び以下に記述されるＹパス４６６ａ，４６６ｂ，４６６ｃ，４６６ｄ，４６６ｅ，４６６ｆ，４６６ｇ及び４６６ｈは、図１Ｂ及び上述したＹパス１６６によって表すことが可能である。
【００２２】
メモリ回路４００において、ビット線４１６は、ノード４１７をＹパス４６６ｂを通じてグランド４６５に結合することによってメモリセル４０５の“ソース”ビット線（図４に“Ｓ”と示される）として構成される。同様に、隣接メモリセル４０１のビット線も又、ソースビット線として構成される（メモリセル４０１はメモリセル４０５とビット線４１４を共有する）。それ故、ノード４１５は、Ｙパス４６６ａを通じてグランド４６５に結合される。Ｙパス４６６ｃを通じてノード４２０が検知回路４６０（この実施例において、Ｙパス４６６ｂを通じてノード４２３に検知回路４６０によって供給された電圧は“ドレイン”電圧とも称される）に接続されるメモリセル４０５の“ドレイン”ビット線として、ビット線４２１が構成される。
ワード線４２５は、メモリセル４０５のゲート端子に接続され、読み出しオペレーション中メモリセル４０５をアクティベートするために利用される。この実施例において、メモリセル４０５がアクティベートされるとき、メモリセル４０５によって流れる電流４１０の量は、メモリセル４０５のメモリ左ビット４８２の“プログラムされた”状態あるいは“消去された”状態を示す。
【００２３】
図４に表された特定的な実施形態において、メモリセル４５５及び４７０の対応するビット線４４１及び４５１は、“ドレイン”ビット線として構成される。そのような場合、ビット線４４１のノード４４３及びビット線４５１のノード４５３は、ノード４２０において対応するＹパス４６６ｄ及び４６６ｅを通じて検知回路４６０に接続される。メモリ回路４００においてビット線４４１及び４５１を“ドレイン”ビット線として構成することによって、電流４３２はメモリセル４０５の左ビット４８２と関連づけられた電流４１０を表し、メモリセル４０５の左ビット４８２が消去されたビット（“１”ビットに対応）であり、メモリセル４５５及び４７０が消去されたセル（各々“１”に対応）であるとき、特に、結果としてリードマージンロスを更に小さくする。この理由は、電流４３３が電流４３０に追加されて全電流４３２を形成し、それによってリーク電流４３７を補償するためである。電流４３８が全電流４３３を形成するように電流４９３に更に追加され、それによってリーク電流４３７を補償する。例えば、メモリセル４７２を通じる電流４４０のような隣接メモリセルを通じる全てのリーク電流の量は、メモリセル４０５の左ビット３８２によって流れる電流４１０に比較するとかなり少なく、それ故、そのような追加のリーク電流が、全電流４３２に及ぼす影響は少ない。それ故、検知回路によって検出された全電流４３２は、リーク電流４３５及び４３７を補償することに起因してメモリセル４０５の左ビット４８２によって流れる電流４１０にかなり近い量である。結果として、リードマージンロスがかなり削減される。この技術によるリーク電流の回復は、メモリセル４０５の左ビット４８２の状態を検知するとき、結果としてリードマージンロスを相当に削減する。
【００２４】
図４を続けて参照すると、メモリ回路４００は、ノード４７４を接続されるとともに駆動する出力端子を有するオペレーショナル増幅器４８１を更に含む。オペレーショナル増幅器４８１の非反転入力は、ノード４２０に結合され、反転入力はネガティブフィードバックループ４８３を通じてノード４７４で出力端子に接続される。図４に示される特定的な実施形態において、メモリセル４７２，４９０及び４９２の対応するビット線４７５，４９６及び４９８は、ビット線４７５のノード４７６，ビット線４９６のノード４９５の各々をノード４７４において対応するＹパス４６６ｆ、４６６ｇ及び４６６ｈを通じてオペレーショナル増幅器４８１の出力端子に結合することによって“プリチャージ”ビット線として構成される。
【００２５】
オペレーショナル増幅器４８１は、ノード４７４で出力端子における電圧が、ノード４２０で非反転入力端子における電圧にかなり近い電圧で駆動するように一般的に高利得オペレーショナル増幅器を含む。この配置の更なる結果として、オペレーショナル増幅器４８１がノード４７６，４９５及び４９７の各々においてノード４５３における電圧にかなり近い電圧を印可する。この構成により、メモリセル４０５の左ビット４８２がプログラムされたビット（“０”に対応）であり、メモリセル４７２と、メモリセル４７２とグランド間の全ての隣接セルが消去されたセル（“１”ビットに対応）であり、及び／あるいはリーク電流４３９が図４に示すメモリセル４９２の右サイドに位置するメモリセルの幾つかのビット線にチャージするために存在し得る過度電流に起因してメモリセル４７２を通じて流れるとき、メモリセル４７２を通じての（即ち、ノード４５３からノード４７６まで）リーク電流４３９は大幅に削減される。ノード４７６の右サイド、即ちノード４９５及び４９７に追加のプリチャージ電圧を供給することによってノード４９７の右サイド方向へのグランドパス及び／又は過度電流によるノード４７６への影響がかなり軽減されるので、リーク電流４３９が削減される。ノード４９５及び４９７における電圧は、ノード４９７におけるグランドパス及び／又は過度パスからノード４９７の右側への電圧を緩衝するために有効的に作用する。ノード４７６がノード４９７の右側へのグランドパス及び／又は過度電流パスによって受ける影響が少ないので、ノード４７６における電圧はノード４５３における電圧に近くなる。
【００２６】
本発明の他の特徴として、オペレーショナル増幅器４８１は、リーク電流４３９及び４４０を更に削減することによってメモリ回路４００の精度を改善する。上述したように、オペレーショナル増幅器４８１は、ノード４２０における電圧にかなり近いノード４７４における電圧を駆動するように作用する。例えば、ノード４７４とノード４２０間の電圧の差は、約５ｍＶまで削減され得る。ノード４７６がＹパス４６６ｆを通じてノード４７４に結合され、ノード４５３がＹパス４６６ｅを通じてノード４２０に結合されるので、ノード４７６における電圧もノード４５３における電圧にかなり近くなる。ノード４７６と４５３における電圧がともにかなり近づくので、ノード４７６からノード４５３までのリーク電流は更になお小さくなり、それによってメモリセルの左ビット４８２の消去されたビットと隣接メモリセル４５５，４７０，４７２，４９０及び４９２が消去されたセルであるとき全電流４３２の精度を改善する。
例えば、従来の回路２００に比較すると、メモリ回路４００が結果として、リーク電流４４０をかなり小さくし、例えばリーク電流３３５は、図２に示す実施形態における約５μＡから、この例においては約０．５μＡまで小さくなる。同様に、ノード４７６と４５３における電圧が互いにかなり近いので、ノード４５３からノード４７６へのリーク電流４３９も更に小さくなり、それによって、メモリセルの左ビット４８２がプログラムされたビットであり、隣接メモリセル４５５，４７０，４７２，４９０及び４９２が消去されたセルであるとき、全電流４３２の精度を改善する。メモリセル４０５の左ビット４８２がプログラムされたセルあるいは消去されたビットであるとき、隣接メモリセル４５５，４７０，４７２，４９０及び４９２が消去されたセルであるとき、のいずれの事例においても、メモリ回路４００により、リードマージンロスがかなり削減される。従って参照電流（図示せず）に対しての電流４３２の比較は、メモリセル４０５の左ビット４８２を包含する読み出しオペレーション中、比較的かなりの精度及び信頼性で行われ得る。即ち、メモリ回路４００を設けることで、結果として、リードマージンロスを実際に小さくし、より高速で精密な読み出しメモリオペレーションが行われる。
【００２７】
図４の例示的な実施形態に表されるように、読み出されるメモリセル（例、ターゲットセル４０５）に近接する隣接メモリセル（例、メモリセル４５５及び４７０）用に構成された追加のドレインビット線（例、ビット線４４１と４５１）が読み出されるメモリセルが消去されたビットであるとき、また、隣接メモリセルに関連づけられたビットが消去されたビットである場合、リードマージンロスを小さくする。
一方、他の近接する隣接メモリセル（例、メモリセル４９０及び４９２）用に構成されたプリチャージビット線（例、ビット線４９６と４９８）を追加することで、読み出されるメモリセルのビットがプログラムされたビットで、隣接メモリセルに関連づけられたビットが消去されたビットであるとき、リードマージンロスが小さくなる。ドレイン及び／又はプリチャージビット線を追加することによる読み出しオペレーションにおける精度を向上する場合、アクセス速度が犠牲になり、また電力消費も大きくなる。従って、本発明の他の実施形態において、“ドレイン”ビット線及び／又は“プリチャージ”ビット線の数は、特定的に求められた精度、電源割り当て及びアクセス速度に応じて選択され得る。
【００２８】
本発明の例示的な実施形態の上述した記載から本発明の趣旨の範囲を逸脱することなく本発明の概念を実装するために利用可能である。更に、本発明がある種の実施形態を具体的に参照しながら記載された一方で、当業者であれば、本発明の精神と趣旨の範囲を逸脱することななく変更が可能であることが認識されよう。例えば、“ドレイン”ビット線と“プリチャージ”ビット線が、上述したように本発明の趣旨の範囲を逸脱することなく変更可能である。記載されたあ例示的な実施形態は、全て説明目的であると考えられなくてはならないし、制限されるものではない。本発明は、本文に記載された特定的な実施例に制限されず、本発明の趣旨を逸脱することなく数多くの再配置、修正、及び置き換えが可能であることが理解されなければならない。
【００２９】
以上のように、高速度で高精度なメモリ読み出しオペレーション用の回路が記載された。
【図面の簡単な説明】
【００３０】
【図１Ａ】従来のメモリ回路配置の回路図。
【図１Ｂ】Ｙパスとして示された簡略化されたＹデコーダあるいはＹ選択パスの説明図。
【図２】他の従来のメモリ回路配置の回路図。
【図３】本発明の一実施形態に従ったメモリ回路のの回路図。
【図４】本発明の一実施形態に従ったメモリ回路の回路図。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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