(57)【特許請求の範囲】
【請求項１】
光の位相状態を制御する第１及び第２の位相制御機能をもち、ＤＰＳＫ光信号を復号するマッハツェンダ型１ビット遅延器と、
前記マッハツェンダ型１ビット遅延器の片側出力ポートから出力される光出力信号の一部を分岐する光カプラと、
前記光カプラにより分岐された光信号を第１の電気信号に変換するフォトダイオードと、
前記フォトダイオードにより変換された第１の電気信号に基づき、前記マッハツェンダ型１ビット遅延器の位相状態を制御する位相制御部と、
前記マッハツェンダ型１ビット遅延器の一方および他方の出力ポートからそれぞれ出力され復号されたＤＰＳＫ光信号を第２の電気信号に変換するバランスドレシーバと、
前記バランスドレシーバにより変換された第２の電気信号に対して識別再生処理を施すクロックデータリカバリー回路と、
前記クロックデータリカバリー回路により識別再生処理が施された第２の電気信号に対して誤り訂正処理を施して誤り訂正情報に基づいた第２の誤差信号を生成するＦＥＣデコーダと、
前記ＦＥＣデコーダにより生成された第２の誤差信号に基づいて前記マッハツェンダ型１ビット遅延器の第２の位相制御機能を制御するための第２の位相制御信号を生成する第２の位相制御回路とを備え、
前記位相制御部は、
前記フォトダイオードにより出力された第１の電気信号を所望のレベルに増幅するプリアンプと、
ＲＦ帯の周波数に比して低周波数ｆの周波数成分を含むディザ信号を発生するディザ信号源と、
周波数ｆのカットオフ周波数を持ち、前記プリアンプにより増幅された第１の電気信号の低周波成分ｆを通過させるローパスフィルタと、
前記ディザ信号源により発生されたディザ信号と前記ローパスフィルタにより通過させられた第１の電気信号との間の位相比較結果を示す位相比較信号を第１の誤差信号として出力するミキサと、
前記ミキサにより出力された第１の誤差信号が零となるように前記マッハツェンダ型１ビット遅延器の第１の位相制御機能を制御するための第１の位相制御信号を生成する第１の位相制御回路と、
前記第１の位相制御回路により出力された第１の位相制御信号に前記ディザ信号源により発生されたディザ信号を加算する加算器とを有し、
前記第１の電気信号が最大値となるよう、前記加算器により出力された第１の位相制御信号を前記マッハツェンダ型１ビット遅延器の第１の位相制御機能に印加してフィードバック制御を行うとともに、
前記第２の位相制御回路により生成された第２の位相制御信号を前記マッハツェンダ型１ビット遅延器の第２の位相制御機能に印加してフィードバック制御を行う
光受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光受信装置に関するものであり、特に、マッハツェンダ（Ｍａｃｈ−Ｚｅｈｎｄｅｒ：ＭＺ）型の光復号器を用いた光受信装置に関するものである。
【背景技術】
【０００２】
従来の光通信システムでは、例えばＯＯＫ（Ｏｎ−Ｏｆｆ  Ｋｅｙｉｎｇ）方式などの光強度を利用した変調方式を用いた情報伝送が行われている。
【０００３】
一方、近年の光通信システムの高速化、低コスト化に伴い、ＯＯＫ方式に比較して非線形耐力に優れ、かつ約２倍（３ｄＢ）の感度改善効果が期待される光位相情報を利用したＤＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式が注目されている。
【０００４】
このＤＰＳＫ方式で伝送された光信号の復号には、例えばマッハツェンダ型の１ビット遅延器（以下「ＭＺ型１ビット遅延器」と呼称）を用いた光復号器が用いられる。なお、このＭＺ型１ビット遅延器は、リチウムナイオベイト（ＬｉＮｂＯ３）などで形成された誘電体導波路の電気光学効果を利用して伝送された光信号の復号を行っている。
【０００５】
このＭＺ型１ビット遅延器では、連続するビット間の位相差が０である場合にはコンストラクティブポート（ｃｏｎｓｔｒｕｃｔｉｖｅ  ｐｏｒｔ）と呼ばれる一方のポートに光信号が出力され、位相差がπである場合にはディストラクティブポート（ｄｅｓｔｒｕｃｔｉｖｅ  ｐｏｒｔ）と呼ばれる他方のポートに光信号が出力され、これらの両ポートからの光出力がバランスドレシーバと呼ばれる光受信器で差動受信される。このように、ＭＺ型１ビット遅延器を具備する光受信装置では、バランスドレシーバを用いた差動受信を併用することで、受信感度を向上させるようにしている。
【０００６】
しかしながら、温度等の環境変化によりＭＺ型１ビット遅延器の位相あるいは入力光信号の波長が変化する場合には受信感度の劣化が生じる。したがって、温度等の環境変化が生ずる場合であっても、受信感度を安定化させることが従来からの課題であった。
【０００７】
このような課題を解決するための従来技術として、バランスドレシーバにて差動受信した光信号のビットレート周波数成分が最大となるように制御するＭＺ型１ビット遅延器の位相安定化手法が提案されている（例えば、非特許文献１参照）。
【０００８】
この非特許文献１に示される光受信装置は、１ビット遅延器、バランスドレシーバなどを備えるＤＰＳＫ受信器と、ＲＦパワー分岐器、ＲＦパワー検出器、位相制御回路などを備える制御系とで構成され、バランスドレシーバ直後の高速電気信号の一部がＲＦパワー分岐器において分岐され、ＲＦパワー検出器によってそのＲＦパワーを測定するようにしている。その結果、この光受信装置では、測定されたＲＦパワーが最大となるようにマッハツェンダ型１ビット遅延器の位相制御機能の制御を行うことで受信感度の安定化を図るようにしている。
【０００９】
また、他の手法の一つとして、バランスドレシーバに流れる直流電流に基づいた位相制御を行うＭＺ型１ビット遅延器の位相安定化手法も提案されている（例えば、非特許文献２参照）。
【００１０】
この非特許文献２に示される光伝送システムの受信装置は、１ビット遅延器、バランスドレシーバなどを備えるＤＰＳＫ受信器と、ＤＣ電流検出器、位相制御回路などを備える制御系とで構成され、バランスドレシーバの直流電流成分を直流電流検出器で検出し、検出された直流電流値に基づいてマッハツェンダ型１ビット遅延器に具備される位相調整機能の制御を行うことで受信感度の安定化を図るようにしている。
【００１１】
【非特許文献１】Ｂｉｌｊａｎａ  Ｍｉｌｉｖｏｊｅｖｉｃ  ｅｔ  ａｌ，  “Ｐｒａｃｔｉｃａｌ  ４０  Ｇｂｉｔ／ｓ  ＣＳＲＺ−ＤＰＳＫ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｓｙｓｔｅｍ  ｗｉｔｈ  ｓｉｇｎｅｄ  ｏｎｌｉｎｅ  ｃｈｒｏｍａｔｉｃ  ｄｉｓｐｅｒｓｉｏｎ  ｄｅｔｅｃｔｉｏｎ”  ＥＣＯＣ２００３，ＴＵ３６４
【非特許文献２】Ｅｒｉｃ  Ａ．  Ｓｗａｎｓｏｎ  ｅｔ  ａｌ，  “Ｈｉｇｈ  Ｓｅｎｓｉｔｉｖｉｔｙ  Ｏｐｔｉｃａｌｌｙ  Ｐｒｅａｍｐｌｉｆｉｅｄ  Ｄｉｒｅｃｔ  Ｄｅｔｅｃ０ｔｉｏｎ  ＤＰＳＫ  Ｒｅｃｅｉｖｅｒ  ｗｉｔｈ  Ａｃｔｉｖｅ  Ｄｅｌａｙ−Ｌｉｎｅ  Ｓｔａｂｉｌｉｚａｔｉｏｎ”  Ｐｈｏｔｏｎｉｃｓ  ｔｅｃｈｎｏｌｏｇｙ  ｌｅｔｔｅｒｓ，  ｖｏｌ．  ６，１９９４
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、非特許文献１に示される従来技術では、ＲＦパワー分岐器とＲＦパワー検出器のような高価なＲＦ機器を必要とするという問題点があった。
【００１３】
一方、非特許文献２に示される従来技術では、バランスドレシーバの直流電流に基づいた制御を行うため、制御に必要な誤差信号の品質が十分でないという問題点があった。
【００１４】
すなわち、従来の光受信装置においては、装置の低コスト化と光出力を安定化するための制御精度との両立に難点があった。
【００１５】
この発明は、上述のような問題点を解決するためになされたもので、その目的は、装置を安価に構成するとともにＭＺ型１ビット遅延器の位相変化や入力光信号の波長変化に起因する受信感度の変動を安定化することができる光受信装置を得るものである。
【課題を解決するための手段】
【００１６】
この発明に係る光受信装置は、光の位相状態を制御する第１及び第２の位相制御機能をもち、ＤＰＳＫ光信号を復号するマッハツェンダ型１ビット遅延器と、前記マッハツェンダ型１ビット遅延器の片側出力ポートから出力される光出力信号の一部を分岐する光カプラと、前記光カプラにより分岐された光信号を第１の電気信号に変換するフォトダイオードと、前記フォトダイオードにより変換された第１の電気信号に基づき、前記マッハツェンダ型１ビット遅延器の位相状態を制御する位相制御部と、前記マッハツェンダ型１ビット遅延器の一方および他方の出力ポートからそれぞれ出力され復号されたＤＰＳＫ光信号を第２の電気信号に変換するバランスドレシーバと、前記バランスドレシーバにより変換された第２の電気信号に対して識別再生処理を施すクロックデータリカバリー回路と、前記クロックデータリカバリー回路により識別再生処理が施された第２の電気信号に対して誤り訂正処理を施して誤り訂正情報に基づいた第２の誤差信号を生成するＦＥＣデコーダと、前記ＦＥＣデコーダにより生成された第２の誤差信号に基づいて前記マッハツェンダ型１ビット遅延器の第２の位相制御機能を制御するための第２の位相制御信号を生成する第２の位相制御回路とを設け、前記位相制御部は、前記フォトダイオードにより出力された第１の電気信号を所望のレベルに増幅するプリアンプと、ＲＦ帯の周波数に比して低周波数ｆの周波数成分を含むディザ信号を発生するディザ信号源と、周波数ｆのカットオフ周波数を持ち、前記プリアンプにより増幅された第１の電気信号の低周波成分ｆを通過させるローパスフィルタと、前記ディザ信号源により発生されたディザ信号と前記ローパスフィルタにより通過させられた第１の電気信号との間の位相比較結果を示す位相比較信号を第１の誤差信号として出力するミキサと、前記ミキサにより出力された第１の誤差信号が零となるように前記マッハツェンダ型１ビット遅延器の第１の位相制御機能を制御するための第１の位相制御信号を生成する第１の位相制御回路と、前記第１の位相制御回路により出力された第１の位相制御信号に前記ディザ信号源により発生されたディザ信号を加算する加算器とを有し、前記第１の電気信号が最大値となるよう、前記加算器により出力された第１の位相制御信号を前記マッハツェンダ型１ビット遅延器の第１の位相制御機能に印加してフィードバック制御を行うとともに、前記第２の位相制御回路により生成された第２の位相制御信号を前記マッハツェンダ型１ビット遅延器の第２の位相制御機能に印加してフィードバック制御を行うものである。
【発明の効果】
【００１７】
この発明に係る光受信装置は、光／電気変換手段の出力に基づいた安定化制御が行われるので、受信感度の安定化を安価かつ高精度に実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の光受信装置に係る実施例１〜５を図面に基づいて詳細に説明する。なお、これらの実施例１〜５により本発明が限定されるものではない。
【００１９】
実施例１．
図１は、本発明の実施例１に係る光受信装置の構成を示すブロック図である。同図に示す光受信装置は、受信系（ＤＰＳＫ受信器）と制御系とを備えている。受信系は、光入力信号端子１と、１端子の入力ポート４および２端子の出力ポート５、６を具備するとともに、例えばＤＰＳＫ信号などを復号するＭＺ型１ビット遅延器２と、２端子の出力ポート５、６から出力された光信号を差動受信するバランスドレシーバ１０と、電気出力端子１１と、を備えるように構成されている。また、制御系は、光信号の一部を分岐する光カプラ７と、光／電気変換手段としてのＰＤ（Ｐｈｏｔｏ  Ｄｉｏｄｅ）８と、ＭＺ型１ビット遅延器２の位相を制御するための位相制御信号を出力する位相制御部９と、を備えるように構成されている。
【００２０】
ＭＺ型１ビット遅延器２には、位相制御部９の制御対象として単一または複数の位相制御機能４０が具備されている。この位相制御機能４０は、例えばＭＺ型１ビット遅延器２に具備される電極（ＲＦ電極、ＤＣ電極）、光導波路などがその機能を具現する。例えば、電極への印加電圧に基づいて光導波路の屈折率を変化させることができ、当該屈折率の変化に基づいて光受信信号の位相制御を行うことができる。
【００２１】
つぎに、図１に示した光受信装置の動作について説明する。同図において、ＭＺ型１ビット遅延器２の出力ポート５から出力される光信号は光カプラ７により一部分岐され、ＰＤ８において電気信号に変換される。ＰＤ８で変換された電気信号は位相制御部９に入力され処理され、制御信号としてＭＺ型１ビット遅延器２の位相制御機能４０に印加される。後述のとおり、この電気信号のパワーが最大となる場合が入力光信号に対するＭＺ型１ビット遅延器２の最適動作点であり、この電気信号が最大値となるようなフィードバック制御を行うことで、受信感度の安定化制御が可能となる。
【００２２】
なお、図１では、出力ポート５の光信号の一部を光カプラ７によって分岐しているが、ＭＺ型１ビット遅延器２の出力ポート６の光出力を分岐するようにしてもよい。この構成の場合にも、光／電気変換した電気信号を用いたフィードバック制御により、受信感度の安定化制御が可能となる。
【００２３】
図２は、ＭＺ型１ビット遅延器２の入力ポート４に入力される光ＤＰＳＫ信号と、出力ポート５、６から出力される光信号の波長シフトに対する光出力特性を示す図である。同図において、実線で示される曲線Ｋ１がＭＺ型１ビット遅延器２に入力されるＤＰＳＫ信号の光スペクトルであり、波線で示される曲線Ｋ２がＭＺ型１ビット遅延器２の出力ポート５（コンストラクティブポート）から出力される光信号のスペクトルであり、一点鎖線で示される曲線Ｋ３がＭＺ型１ビット遅延器２の出力ポート６（ディストラクティブポート）から出力される光信号のスペクトルである。
【００２４】
また、図３及び図４は、図２に示した出力ポート５、６の各出力特性における中心波長（Δλ＝０）近傍のスペクトルを拡大した図である。例えば、図３は出力ポート５（コンストラクティブポート）のスペクトルであり、図４は出力ポート６（ディストラクティブポート）のスペクトルを示している。なお、図３および図４の両グラフともに、それぞれの最大値で正規化している。
【００２５】
つぎに、図３及び図４をそれぞれ参照して、図１に示した光受信装置におけるＭＺ型１ビット遅延器２の出力安定化制御について説明する。図３に示されるように、Δλ＝０となる波長が局所的最大値を与えることになり、入力光信号に対するＭＺ型１ビット遅延器２の位相制御の最適動作点となる。すなわち、出力ポート５から出力される光信号は、波長シフトに対する光出力特性の最大値制御を行うことで受信感度の安定化が可能となる。
【００２６】
同様に、図４に示されるように、Δλ＝０となる波長が局所的最小値を与えることになり、入力光信号に対するＭＺ型１ビット遅延器２の位相制御の最適動作点となる。すなわち、出力ポート６から出力される光信号は、波長シフトに対する光出力特性の最小値制御を行うことで受信感度の安定化が可能となる。
【００２７】
なお、光出力特性の最大値制御もしくは最小値制御の手法としては、例えば山登り法などの制御アルゴリズムを用いることができる。また、受信感度の安定化制御を高速に行う場合には、例えば勾配法や、直線探索法に基づく最適解探索法などの制御アルゴリズムを用いることができる。
【００２８】
以上説明したように、この実施例１に係る光受信装置によれば、光／電気変換手段（例えばＰＤ）の出力に基づいた安定化制御を行うようにしているので、安価かつ高精度に受信感度の安定化を図ることができる。
【００２９】
実施例２．
図５は、本発明の実施例２に係る光受信装置の構成を示すブロック図である。同図に示す光受信装置では、位相制御部９の構成を詳細に示している。すなわち、同図に示す位相制御部９は、ＰＤ８の光出力が入力されるプリアンプ１２と、プリアンプ１２の出力の高周波成分を遮断するローパスフィルタ（ＬＰＦ）１３と、ディザ信号を発生するディザ信号源１６と、ディザ信号およびＬＰＦ１３の出力信号が入力され、これらの出力信号間の位相比較を行った位相比較信号を誤差信号として出力する位相比較手段としてのミキサ１４と、ミキサ１４の出力信号（誤差信号）に基づいたＤＣ電圧を出力する位相制御回路１５と、ＤＣ電圧にディザ信号を重畳させるための加算器１７とを備えるように構成されている。なお、その他の構成については、実施例１の構成と同一あるいは同等であり、これらの部分には、同一符号を付して示している。
【００３０】
つぎに、図５に示す光受信装置の動作について説明する。なお、ここでは実施例１とは異なる処理を中心に説明し、共通な処理についての説明は省略する。
【００３１】
図５において、ディザ信号源１６で生成される低周波数ｆ［Ｈｚ］のディザ信号は、加算器１７を介してＭＺ型１ビット遅延器２の位相制御機能４０に印加される。その結果、出力ポート５、６から出力される光信号には、このディザ信号が重畳される。なお、低周波数という意味は、ＲＦ帯の周波数に比して低周波であればよく、このような低周波数の信号を用いることで高価なＲＦ機器の使用を排除することができる。また、このディザ信号は単一周波数の正弦波である必要はなく、低周波数ｆ［Ｈｚ］の周波数成分を含むものであればよい。
【００３２】
光信号に重畳されたディザ信号は、光強度情報として光カプラ７を介したＰＤ８にて電気信号に変換される。電気信号に変換されたディザ信号は、プリアンプ１２で所望のレベルに増幅され、例えばｆ［Ｈｚ］のカットオフ周波数を持つローパスフィルタ（以下「ＬＰＦ」と略記）１３を通過した後、ミキサ１４の一方の入力端に出力される。一方、ミキサ１４の他方の入力端には、ディザ信号源１６が発生するディザ信号が入力される。これらの信号が入力されたミキサ１４では、元のディザ信号および光／電気変換後のディザ信号との位相比較結果を表す位相比較信号が誤差信号として出力される。位相制御回路１５では、この誤差信号に基づいた位相制御信号が生成され加算器１７に出力される。この位相制御信号は加算器１７でディザ信号が重畳され、このディザ信号が重畳された位相制御信号に基づいてＭＺ型１ビット遅延器２の位相制御が実行される。
【００３３】
つぎに、図６〜図８を参照して、図５に示した光受信装置の動作を説明する。なお、図６は、図５に示す光受信装置における最適点での動作を説明するための波形図であり、図７は、図５に示す光受信装置において動作点が最適値から長波長側にずれたときの動作を説明するための波形図であり、図８は、図５に示す光受信装置において動作点が最適値から短波長側にずれたときの動作を説明するための波形図である。
【００３４】
図６では、最適点におけるＭＺ型１ビット遅延器２の動作が示されている。同図（ａ）に示される位相制御信号は、ＭＺ型１ビット遅延器２の位相制御機能４０に印加される加算器１７の出力信号を表している。ディザ信号源１６で生成される低周波数ｆ［Ｈｚ］のディザ信号は、加算器１７を介して位相制御回路１５の出力である位相制御信号に重畳される。
【００３５】
同図（ｂ）に示される動作特性曲線は、ＭＺ型１ビット遅延器２の出力ポート５（コンストラクティブポート）の光出力特性を示している。この動作特性曲線が示すように、位相制御機能４０に印加する電圧に対して周期的に光出力が変化する。なお、「●」印で示した動作点が光強度の最大値を与え得る最適な動作点である。よって、ディザ信号を含む電圧を印加した場合、ＭＺ型１ビット遅延器２の出力ポート５（コンストラクティブポート）の出力光信号は同図（ｃ）に示すような２ｆ［Ｈｚ］の周波数成分が含まれ、プリアンプ１２の出力信号は同図（ｄ）に示すような波形となる。
【００３６】
このプリアンプ１２の出力信号とディザ信号源１６から出力された同図（ｅ）に示されるディザ信号とは、ミキサ１４にて同期検波され、このとき出力されるミキサ１４の出力信号は同図（ｆ）に示すような零レベルのＤＣ電圧となる。
【００３７】
図７では、位相制御機能４０に印加する電圧が最適値から長波長側にずれたときのＭＺ型１ビット遅延器２の動作が示されている。同図（ａ）に示される位相制御信号は、ＭＺ型１ビット遅延器２の位相制御機能４０に印加される加算器１７の出力信号を表している。なお、ディザ信号源１６で生成される低周波数ｆ［Ｈｚ］のディザ信号は加算器１７を通して位相制御回路１５の出力である制御信号に重畳される。
【００３８】
同図（ｂ）に示される動作特性曲線は、ＭＺ型１ビット遅延器２の出力ポート５（コンストラクティブポート）の光出力特性を示している。この動作特性曲線が示すように、位相制御機能４０に印加する電圧が最適値から長波長側にずれた結果、ＭＺ型１ビット遅延器２の出力ポート５（コンストラクティブポート）の出力光信号は、同図（ｃ）に示すようなｆ［Ｈｚ］の周波数成分が含まれ、プリアンプ１２の出力信号は同図（ｄ）に示すような波形となる。
【００３９】
このプリアンプ１２の出力信号とディザ信号源１６から出力された同図（ｅ）に示されるディザ信号とは、ミキサ１４にて同期検波され、このとき出力されるミキサ１４の出力信号は同図（ｆ）に示されるような負のＤＣ電圧となる。
【００４０】
図８では、位相制御機能４０に印加する電圧が最適値から短波長側にずれたときのＭＺ型１ビット遅延器２の動作が示されている。同図（ａ）はＭＺ型１ビット遅延器２の位相制御機能４０に印加される加算器１７の出力信号を表している。ディザ信号源１６で生成される低周波数ｆ［Ｈｚ］のディザ信号は加算器１７を通して位相制御回路１５の出力である制御信号に重畳される。
【００４１】
同図（ｂ）に示される動作特性曲線は、ＭＺ型１ビット遅延器２の出力ポート５（コンストラクティブポート）の光出力特性を示している。この動作特性曲線が示すように、位相制御機能４０に印加する電圧が最適値から短波長側にずれた結果、ＭＺ型１ビット遅延器２の出力ポート５（コンストラクティブポート）の出力光信号は、同図（ｃ）に示すような、図７（ｃ）の波形に比して位相が半周期異なるｆ［Ｈｚ］の周波数成分が含まれ、プリアンプ１２の出力電気信号は同図（ｄ）に示すような波形となる。
【００４２】
このプリアンプ１２の出力信号とディザ信号源１６から出力されたディザ信号とは、ミキサ１４にて同期検波され、このとき出力されるミキサ１４の出力信号は同図（ｆ）に示されるような正のＤＣ電圧となる。
【００４３】
このように、ミキサ１４は、ＭＺ型１ビット遅延器２の位相制御機能４０に印加する電圧の最適値からのずれに対応してＤＣ電圧の誤差信号を出力する。したがって、位相制御回路１５は、自身に出力される誤差信号が零となるようにＭＺ型１ビット遅延器２の位相制御機能４０を制御することで、受信感度の安定化を実現することができる。
【００４４】
さらに、位相制御回路１５中に広域部分を制限するローパスフィルタを設けるようにすれば、ミキサ１４の出力中に含まれる余分な高周波成分を抑圧することができる。
【００４５】
また、図５に示した光カプラ７をＭＺ型１ビット遅延器２の出力ポート６（ディストラクティブポート）に配してもよい。この場合には、ＭＺ型１ビット遅延器２の位相制御機能４０に印加する電圧の最適値から長波長側にずれた場合には正の誤差信号、短波長側にずれた場合には負の誤差信号が得られるので、上述と逆向きの制御を行うようにすればよい。
【００４６】
以上説明したように、この実施例２に係る光受信装置によれば、光／電気変換手段（例えばＰＤ）の出力に加えて、低速のディザ信号を用いた安定化制御を行うようにしているので、安価かつ高精度に受信感度の安定化を図ることができる。
【００４７】
実施例３．
図９は、本発明の実施例３に係る光受信装置の構成を示すブロック図である。実施例２では、プリアンプ１２へのディザ信号を、光カプラ７を介してＭＺ型１ビット遅延器２のいずれかの出力ポートから出力するようにしていたが、この実施例３では、実施例２とは異なり、バランスドレシーバ１０から出力するようにしている点が相違する。なお、その他の構成については、実施例１、２の構成と同一あるいは同等であり、これらの部分には、同一符号を付して示している。
【００４８】
つぎに、図９に示す光受信装置の動作について説明する。同図において、ディザ信号源１６で生成される低周波数ｆ［Ｈｚ］のディザ信号は、加算器１７を介してＭＺ型１ビット遅延器２の位相制御機能４０に印加される。その結果、出力ポート５、６から出力される光信号には、このディザ信号が重畳される。
【００４９】
光信号に重畳されたディザ信号は、光強度情報としてバランスドレシーバ１０で電気信号に変換される。電気信号に変換されたディザ信号の受信感度は、バランスドレシーバ１０の差動受信によってＤＰＳＫ信号と同様に３ｄＢ向上する。
【００５０】
電気信号に変換されたディザ信号は、ＲＦパワー分岐器１８により分岐され、プリアンプ１２で所望のレベルに増幅され、例えばｆ［Ｈｚ］のカットオフ周波数を持つＬＰＦ１３を通過した後、ミキサ１４の一方の入力端に出力される。一方、ミキサ１４の他方の入力端には、ディザ信号源１６が発生するディザ信号が入力される。これらの信号が入力されたミキサ１４は、元のディザ信号および光／電気変換後のディザ信号との位相比較結果を表す位相比較信号が誤差信号として出力される。位相制御回路１５では、この誤差信号に基づいた位相制御信号が生成され加算器１７に出力される。この位相制御信号は加算器１７でディザ信号が重畳され、このディザ信号が重畳された位相制御信号に基づいてＭＺ型１ビット遅延器２の位相制御が実行される。
【００５１】
つぎに、図１０〜図１２を参照して、図９に示した光受信装置の動作を説明する。なお、図１０は、図９に示す光受信装置における最適点での動作を説明するための波形図であり、図１１は、図９に示す光受信装置において動作点が最適値から長波長側にずれたときの動作を説明するための波形図であり、図１２は、図９に示す光受信装置において動作点が最適値から短波長側にずれたときの動作を説明するための波形図である。
【００５２】
図１０では、最適点におけるＭＺ型１ビット遅延器２の動作が示されている。同図（ａ）に示される位相制御信号は、ＭＺ型１ビット遅延器２の位相制御機能４０に印加される加算器１７の出力信号を表している。ディザ信号源１６で生成される低周波数ｆ［Ｈｚ］のディザ信号は、加算器１７を介して位相制御回路１５の出力である位相制御信号に重畳される。
【００５３】
同図（ｂ）に示される動作特性曲線は、ＭＺ型１ビット遅延器２の出力ポート５（コンストラクティブポート）および出力ポート６（ディストラクティブポート）の光出力特性を示している。これらの動作特性は、位相制御機能４０に印加する電圧に対して相反的かつ周期的に光出力が変化し、同図（ｂ）の「●」印に示されるそれぞれの最適点において、各光出力が最大出力（出力ポート５）および最小出力（出力ポート６）となる。よって、ディザ信号を含む電圧を印加した場合、ＭＺ型１ビット遅延器２の出力ポート５、６の各出力光信号は、同図（ｃ）に示すように、互いに位相の反転した２ｆ［Ｈｚ］の周波数成分が含まれ、差動受信した後のプリアンプ１２の出力信号は同図（ｄ）に示すような波形となる。
【００５４】
このプリアンプ１２の出力信号とディザ信号源１６から出力された同図（ｅ）に示されるディザ信号とは、ミキサ１４にて同期検波され、このとき出力されるミキサ１４の出力信号は同図（ｆ）に示すような零レベルのＤＣ電圧となる。
【００５５】
図１１、図１２にはそれぞれ、位相制御機能４０に印加する電圧が最適値から長波長側にずれた場合あるいは短波長側にずれた場合の各動作を表す波形が示されている。基本的な動作は、図７、図８と同様であり、相違点は図１１（ｄ）および図１２（ｄ）で得られる差動出力信号が、それぞれ図７（ｄ）および図８（ｄ）の２倍の振幅を持つことにある。
【００５６】
このように、ミキサ１４は、ＭＺ型１ビット遅延器２の位相制御機能４０に印加する電圧の最適値からのずれに対応してＤＣ電圧の誤差信号を出力する。したがって、位相制御回路１５は、自身に出力される誤差信号が零となるようにＭＺ型１ビット遅延器２の位相制御機能４０を制御することで、受信感度の安定化を実現することができる。さらに、差動出力信号が２倍の振幅を持つ電気信号であるため、実施例２と比較して３ｄＢの誤差検出能力向上が見込めるという効果が得られる。
【００５７】
以上説明したように、この実施例３に係る光受信装置によれば、実施例２と同様に低周波のディザ信号を用いた安定化制御を行うようにしているので、受信感度の安定化を安価に実現することができるとともに、差動受信後にディザ信号を検出するようにしているので、受信感度の安定化をさらに高精度に実現することができる。
【００５８】
実施例４．
図１３は、本発明の実施例４に係る光受信装置の構成を示すブロック図である。同図に示す光受信装置では、実施例１の構成に加えて、光入力信号端子１とＭＺ型１ビット遅延器２の入力ポート４との間に挿入される光フィルタ１９を備えるように構成されている。なお、その他の構成については、実施例１の構成と同一あるいは同等であり、これらの部分には、同一符号を付して示している。
【００５９】
光フィルタ１９は、ＭＺ型１ビット遅延器２のフリースペクトルレンジに対して０．８から２倍程度の帯域を有している。したがって、この実施例４の光受信装置では、光フィルタ１９により不要雑音成分が削減されるとともに、ＭＺ型１ビット遅延器２のフリースペクトルレンジに対応した帯域幅を選択することで、光／電気信号変換後の誤差検出能力を向上させることができ、受信感度の安定化をさらに高精度化することができる。
【００６０】
また、図１４は、図１３に示すＭＺ型１ビット遅延器２において、入力光信号の光信号対雑音比が悪い状況下での入力光信号の波長シフトに対する出力ポート５の光出力特性を示す図であり、図１５は、当該状況下における出力ポート６の光出力特性を示す図である。
【００６１】
つぎに図１４及び図１５を参照して、図１３に示した光受信装置での光フィルタ１９の使用による誤差信号検出能力の向上について説明する。
【００６２】
図１４において、図中の「○」印で示した曲線が光フィルタを使用しないときのＭＺ型１ビット遅延器２の出力ポート５での光出力を示したものであり、図中の「●」印がＭＺ型１ビット遅延器２のフリースペクトルレンジに対して２倍の帯域を有する光フィルタ１９を使用したときの光出力を示したものである。
【００６３】
また、図１４におけるΔλ＝０が入力光信号に対するＭＺ型１ビット遅延器２の位相の最適動作点である。同図の波形に示されるように、Δλ＝０である最適動作点からのずれに対する光出力の変化率を高めることが理解できる。このことから、光フィルタ１９を用いることで光／電気信号変換後の誤差検出能力を向上させ、受信感度の安定化を高精度化することができる。
【００６４】
また、図１５に示される出力ポート６の光出力特性においても、Δλ＝０の点が局所的最小値を与える最適動作点となり、出力ポート５のときと同様にΔλ＝０である最適動作点からのずれに対して光出力の変化を高めることができる。
【００６５】
なお、光フィルタ１９として、ＭＺ型１ビット遅延器２のフリースペクトルレンジに対して０．８倍の帯域を有するものを選択してもよい。このような特性の光フィルタ１９を用いた場合には、Δλ＝０近傍の光出力特性にほとんど影響を与えることなく、Δλ＝０である最適動作点からのずれに対する光出力の変化率をさらに高めることができる。
【００６６】
以上説明したように、この実施例４に係る光受信装置によれば、１ビット遅延器のフリースペクトルレンジに対して０．８から２倍程度の帯域の光フィルタ１９を使用するようにしているので、安価かつ高精度に受信感度の安定化を図ることができる。
【００６７】
なお、この実施例４では、光入力信号端子１とＭＺ型１ビット遅延器２の入力ポート４との間に挿入される光フィルタ１９を実施例１の構成に付加することで実現しているが、この構成を実施例２および３、ならびに後述する実施例５の構成に付加することもできる。なお、これらの構成の場合であっても、この実施例４と同等の効果を得ることができる。
【００６８】
実施例５．
図１６は、本発明の実施例５に係る光受信装置の構成を示すブロック図である。同図に示す光受信装置では、図５に示した実施例２の構成において、受信系には、誤差検出手段として機能するクロックデータリカバリー回路（以下「ＣＤＲ回路」と略記）２０およびＦＥＣデコーダ２１が付加され、制御系には、図５に示した光カプラ７、ＰＤ８および位相制御部９を具備する第１の位相制御系に加えて、ＦＥＣデコーダ２１の誤り検出結果に基づいてＭＺ型１ビット遅延器２を制御するための制御信号を生成出力する位相制御回路２２を具備する第２の位相制御系が付加されるように構成されている。なお、その他の構成については、実施例２の構成と同一あるいは同等であり、これらの部分には、同一符号を付して示している。
【００６９】
つぎに、図１６に示す光受信装置の動作について説明する。なお、ここでは実施例２とは異なる処理を中心に説明し、共通な処理についての説明は省略する。
【００７０】
図１６において、ＤＰＳＫ信号はバランスドレシーバ１０にて電気信号に変換される。変換された電気信号は、ＣＤＲ回路２０にて識別再生処理が施された後、ＦＥＣデコーダ２１での誤り訂正処理が施される。この際、ＦＥＣデコーダ２１における誤り訂正情報に基づいた誤差信号が生成される。位相制御回路２２は、この誤り訂正情報に基づいた誤差信号を用いてＭＺ型１ビット遅延器２の位相制御機能４１を制御する。
【００７１】
このように、実施例５に係る第２の位相制御系は、主信号の誤り訂正情報を誤差信号として用いているので、受信感度の安定化を高精度に実現することができる。
【００７２】
また、第１の位相制御系と第２の位相制御系とを異なる時定数の制御ループとしてＭＺ型１ビット遅延器２の位相制御を行うようにすれば、両者の位相制御系が相互補完的な動作を行うので制御の安定度を向上させることができる。
【００７３】
さらに、第１の位相制御系での制御を粗調用に使用し、第２の位相制御系での制御を微調用に使用することで制御の安定化と制御の高速化とを両立させることができる。
【００７４】
以上説明したように、この実施例５に係る光受信装置によれば、光／電気変換手段（例えばＰＤ）の出力に加えて、低速のディザ信号を用いた安定化制御を行うとともに、受信系（ＤＰＳＫ受信器）が有する誤り訂正情報を用いた制御をも行うようにしているので、安価かつ高精度に受信感度の安定化を図ることができるとともに、受信感度の安定化制御を高速に行うことができる。
【００７５】
以上のように、本発明は、高速光伝送システムに適用可能な受信装置として有用であり、特に、受信感度の安定化を簡易に実現したい場合などに好適である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１に係る光受信装置の構成を示すブロック図である。
【図２】本発明の実施例１に係る光受信装置のＭＺ型１ビット遅延器の入力ポートに入力される光ＤＰＳＫ信号と出力ポートから出力される光信号の波長シフトに対する光出力特性を示す図である。
【図３】図２に示した出力ポート５の出力特性における中心波長（Δλ＝０）近傍のスペクトルを拡大した図である。
【図４】図２に示した出力ポート６の出力特性における中心波長（Δλ＝０）近傍のスペクトルを拡大した図である。
【図５】本発明の実施例２に係る光受信装置の構成を示すブロック図である。
【図６】本発明の実施例２に係る光受信装置における最適点での動作を説明するための波形図である。
【図７】本発明の実施例２に係る光受信装置において動作点が最適値から長波長側にずれたときの動作を説明するための波形図である。
【図８】本発明の実施例２に係る光受信装置において動作点が最適値から短波長側にずれたときの動作を説明するための波形図である。
【図９】本発明の実施例３に係る光受信装置の構成を示すブロック図である。
【図１０】本発明の実施例３に係る光受信装置における最適点での動作を説明するための波形図である。
【図１１】本発明の実施例３に係る光受信装置において動作点が最適値から長波長側にずれたときの動作を説明するための波形図である。
【図１２】本発明の実施例３に係る光受信装置において動作点が最適値から短波長側にずれたときの動作を説明するための波形図である。
【図１３】本発明の実施例４に係る光受信装置の構成を示すブロック図である。
【図１４】本発明の実施例４に係る光受信装置のＭＺ型１ビット遅延器において、入力光信号の光信号対雑音比が悪い状況下での入力光信号の波長シフトに対する出力ポート５の光出力特性を示す図である。
【図１５】本発明の実施例４に係る光受信装置のＭＺ型１ビット遅延器において、入力光信号の光信号対雑音比が悪い状況下での出力ポート６の光出力特性を示す図である。
【図１６】本発明の実施例５に係る光受信装置の構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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