(57)【特許請求の範囲】
【請求項１】
クロック信号を受けるために接続した第１の端子と、第１の入力信号を受けるために接続した第２の端子と、を有する第１の負性抵抗素子と、
クロック信号を受けるために接続した第１の端子と、第２の入力信号を受けるために接続した第２の端子とを、有する第２の負性抵抗素子と、
第１の入力信号を受けるために接続された第１の端子と、反転クロック信号を受けるために接続された第２の端子と、を有する第３の負性抵抗素子と、
第２の入力信号を受けるために接続された第１の端子と、反転クロック信号を受けるために接続された第２の端子と、を有する第４の負性抵抗素子と、
第１の負性抵抗素子の第２の端子と第３の負性抵抗素子の第１の端子とに接続されて出力信号を出す出力端子と、
第２の負性抵抗素子の第２の端子と第４の負性抵抗素子の第１の端子と接続されて反転出力信号を出す反転出力端子と、
を含むアナログ信号量子化ブリッジ装置。
【請求項２】
第１、第２、第３及び第４の負性抵抗素子が各々、共鳴トンネルダイオードである請求項１の装置。
【請求項３】
さらに、第１、第２、第３及び第４の負性抵抗素子をクロック信号に対して同じ方向にバイアスする手段を含む請求項１の装置。
【請求項４】
第１、第２、第３及び第４の負性抵抗素子が各々、並列の第１と第２のトンネルダイオードとを含み、第１のトンネルダイオードが、第２のトンネルダイオードに対して反対方向にバイアスされている請求項１の装置。
【請求項５】
第１及び第２の入力信号が、可変電流を含む請求項１の装置。
【請求項６】
出力信号が可変電圧を含む請求項１の装置。
【請求項７】
出力信号が、−１、０、＋１で表せる３水準の１つである請求項１の装置。
【請求項８】
第１の入力信号が、Ｘバンド領域の信号である請求項１の装置。
【請求項９】
さらに、クロック信号を受ける第１の端子と、反転クロック信号を受ける第２の端子と、を有する第５の負性抵抗素子を含む請求項１の装置。
【請求項１０】
第１、第２、第３、第４及び第５の負性抵抗素子が各々、共鳴トンネルダイオードを含む請求項９の装置。
【請求項１１】
さらに、第１、第２、第３、第４及び第５の負性抵抗素子をクロック端子に対して同じ方向にバイアスする手段を含む請求項９の装置。
【請求項１２】
第１、第２、第３及び第４の負性抵抗素子が各々、並列な第１の共鳴トンネルダイオードと第２の共鳴トンネルダイオードを含み、第１の共鳴トンネルダイオードが、第２の共鳴トンネルダイオードとは反対方向にバイアスされている請求項９の装置。
【請求項１３】
第１及び第２の入力信号が、可変電流を含む請求項９の装置。
【請求項１４】
出力信号が、可変電圧を含む請求項９の装置。
【請求項１５】
出力信号が、−１、０、＋１で表せる３水準の１つである請求項９の装置。
【請求項１６】
さらに、第１の入力端子と第２の入力端子と第１の出力端子と第２の出力端子とを有するクロック増幅器と、
クロック信号をクロック増幅器の第１の入力端子に接続する手段と、
反転クロック信号をクロック増幅器の第２の入力端子に接続する手段と、
クロック増幅器の第１の出力端子を第１の負性抵抗素子の第１の端子及び第２の負性抵抗素子の第１の端子に接続する手段と、
クロック増幅器の第２の出力端子を第３の負性抵抗素子の第２の端子及び第４の負性抵抗素子の第２の端子に接続する手段と、
を含む請求項１の装置。
【請求項１７】
さらに、クロック信号をクロック端子に接続するキャパシタと、反転クロック信号を反転クロック端子に接続するキャパシタとを含む請求項１の装置。
【請求項１８】
負性抵抗素子を有する量子化ブリッジであって、ブリッジ入力端子、反転ブリッジ入力端子、クロック端子及び反転クロック端子を有し、さらに、
クロック端子と接続した第１の端子と、ブリッジ入力端子と接続した第２の端子と、を有する第１の負性抵抗素子と、
クロック端子と接続した第１の端子と、反転ブリッジ入力端子と接続した第２の端子と、を有する第２の負性抵抗素子と、
ブリッジ入力端子に接続した第１の端子と、反転クロック端子と接続した第２の端子と、を有する第３の負性抵抗素子と、
反転ブリッジ入力端子と接続した第１の端子と、反転クロック端子と接続した第２の端子と、を有する第４の負性抵抗素子と、を含む量子化ブリッジと、
第１の入力信号と第２の入力信号とを受けて増幅して出力をブリッジに供給する入力増幅器と、
クロック信号と反転クロック信号とを受けて増幅し、出力を受けるブリッジと接続されたクロック増幅器と、
ブリッジ入力端子に接続されて出力信号を出す出力端子と、
反転ブリッジ入力端子に接続されて反転出力信号を出す反転出力端子と、
を含むアナログ信号量子化装置。
【請求項１９】
負性抵抗素子を有する量子化ブリッジであって、ブリッジ入力端子、反転ブリッジ入力端子、クロック端子及び反転クロック端子を有し、さらに、
クロック端子と接続した第１の端子と、ブリッジ入力端子と接続した第２の端子と、を有する第１の負性抵抗素子と、
クロック端子と接続した第１の端子と、反転ブリッジ入力端子と接続した第２の端子とを有する第２の負性抵抗素子と、
ブリッジ入力端子に接続した第１の端子と、反転クロック端子と接続した第２の端子と、を有する第３の負性抵抗素子と、
反転ブリッジ入力端子と接続した第１の端子と、反転クロック端子と接続した第２の端子と、を有する第４の負性抵抗素子と、を含む量子化ブリッジと、
第１の入力信号と第２の入力信号とを受けて増幅して出力をブリッジに供給する入力増幅器と、
クロック信号を受ける第１の結合素子であって、その出力をブリッジが受けるように接続された当該第１の結合素子と、
反転クロック信号を受ける第２の結合素子であって、その出力をブリッジが受けるように接続された当該第２の結合素子と、
ブリッジ入力端子に接続されて出力信号を出す出力端子と、
反転ブリッジ入力端子に接続されて反転出力信号を出す反転出力端子と、
を含むアナログ信号量子化装置。
【請求項２０】
第１の結合素子と第２の結合素子とが各々、キャパシタと直列に接続した抵抗とを含む請求項１９の装置。
【請求項２１】
負性抵抗素子を有する変調器ブリッジであって、ブリッジ入力端子、反転ブリッジ入力端子、クロック端子及び反転クロック端子を有し、さらにクロック端子に接続された第１の端子及びブリッジ入力端子に接続された第２の端子を有する第１の負性抵抗素子、
クロック端子に接続された第１の端子及び反転ブリッジ入力端子に接続された第２の端子を有する第２の負性抵抗素子、
ブリッジ入力端子に接続された第１の端子及び反転クロック端子に接続された第２の端子を有する第３の負性抵抗素子、及び
反転ブリッジ入力端子に接続された第１の端子及び反転クロック端子に接続された第２の端子を有する第４の負性抵抗素子を含む変調器ブリッジと、
増幅のために入力信号及び反転入力信号を受ける入力増幅器と、
ブリッジに適合した出力を有し、入力増幅器から増幅された信号を受けるために接続されたブリッジ増幅器と、
ブリッジ増幅器に適合した出力を有し、ブリッジからの出力を受けるために接続されたフィードバック増幅器と、
増幅のためにクロック信号及び反転クロック信号を受けるクロック増幅器と、
クロック増幅器からの出力を受けるために接続されたブリッジと、
ブリッジ入力端子に接続した、出力信号を出す出力端子と、
反転ブリッジ入力端子に接続した、反転出力信号を出す反転出力端子と、を含む連続−時間変調器。
【請求項２２】
ブリッジ増幅器がさらに第１の入力端子及び第２の入力端子を含み、第１の入力端子に接続された第１の端子及び第２の入力端子に接続された第２の端子を有するキャパシタをさらに含む請求項２１の装置。
【請求項２３】
クロック増幅器がブリッジ増幅器の増幅定数よりも約４〜１０倍の増幅定数を有する請求項２１の装置。
【請求項２４】
第１、第２、第３及び第４の負性抵抗素子がクロック端子に対して同じ方向にバイアスされている請求項２１の装置。
【請求項２５】
第１、第２、第３及び第４の負性抵抗素子が各々、並列な第１の共鳴トンネルダイオードと第２の共鳴トンネルダイオードを含み、第１の共鳴トンネルダイオードが、第２の共鳴トンネルダイオードとは反対方向にバイアスされている請求項２１の装置。
【請求項２６】
第５の負性抵抗素子がクロック端子に接続された第１の端子及び反転クロック端子に接続された第２の端子をさらに含む請求項２１の装置。
【請求項２７】
第１、第２、第３、第４及び第５の負性抵抗素子が各々、共鳴トンネルダイオードを含む請求項２６の装置。
【請求項２８】
第１、第２、第３、第４及び第５の負性抵抗素子がクロック端子に対し同じ方向にバイアスされている請求項２６の装置。
【請求項２９】
第１、第２、第３及び第４の負性抵抗素子が各々、並列な第１の共鳴トンネルダイオードと第２の共鳴トンネルダイオードを含み、第１の共鳴トンネルダイオードが、第２の共鳴トンネルダイオードとは反対方向にバイアスされている請求項２６の装置。
【請求項３０】
負性抵抗素子を有する変調器ブリッジであって、ブリッジ入力端子、反転ブリッジ入力端子、クロック信号を受けるクロック端子及び反転クロック信号を受ける反転クロック端子を有し、さらにクロック端子に接続された第１の端子及びブリッジ入力端子に接続された第２の端子を有する第１の負性抵抗素子、
クロック端子に接続された第１の端子及び反転ブリッジ入力端子に接続された第２の端子を有する第２の負性抵抗素子、
ブリッジ入力端子に接続された第１の端子及び反転クロック端子に接続された第２の端子を有する第３の負性抵抗素子、及び
反転ブリッジ入力端子に接続された第１の端子及び反転クロック端子に接続された第２の端子を有する第４の負性抵抗素子を含む変調器ブリッジと、
それ自身の増幅のために入力信号及び反転入力信号を受ける増幅器と、
増幅器に適合した出力を有し、ブリッジからの出力を受けるために接続されたフィードバック増幅器と、
ブリッジ入力端子に接続した、出力信号を出す出力端子と、
反転ブリッジ入力端子に接続した、反転出力信号を出す反転出力端子と、を含む連続−時間変調器。
【請求項３１】
増幅器がさらに第１の入力端子及び第２の入力端子を含み、上記第１の入力端子に接続された第１の端子及び上記第２の入力端子に接続された第２の端子を有するキャパシタをさらに含む請求項３０の装置。
【請求項３２】
第１、第２、第３及び第４の負性抵抗素子がクロック端子に対し同じ方向にバイアスされている請求項３０の装置。
【請求項３３】
第１、第２、第３及び第４の負性抵抗素子が各々、並列な第１の共鳴トンネルダイオードと第２の共鳴トンネルダイオードを含み、第１の共鳴トンネルダイオードが、第２の共鳴トンネルダイオードとは反対方向にバイアスされている請求項３０の装置。
【請求項３４】
反転クロック端子に接続された第２の端子及びクロック端子に接続された第１の端子を有する第５の負性抵抗素子をさらに含む請求項３０の装置。
【請求項３５】
第１、第２、第３、第４及び第５の負性抵抗素子が各々、共鳴トンネルダイオードを含む請求項３４の装置。
【請求項３６】
第１、第２、第３、第４及び第５の負性抵抗素子が各々、クロック端子に対して同じ方向にバイアスされている請求項３４の装置。
【請求項３７】
第１、第２、第３及び第４の負性抵抗素子が各々、並列な第１の共鳴トンネルダイオードと第２の共鳴トンネルダイオードを含み、第１の共鳴トンネルダイオードが、第２の共鳴トンネルダイオードとは反対方向にバイアスされている請求項３４の装置。
【発明の詳細な説明】
【０００１】
発明の技術分野
本発明は、概して、電子的量子化に関し、特に、共鳴トンネルダイオードブリッジを用いたアナログ信号の量子化装置に関する。
【０００２】
発明の背景
アナログ−デジタル変換器は様々な設計によって作られてきた。従来、これらの設計はトランジスタを用いて実施されている。例えば、一般的な実施の１つでは、交差結合した一組のトランジスタが含まれる。しかしながら、アナログ−デジタル変換器にトランジスタを用いて実施するのに関連したいくつかの欠点がある。
【０００３】
第一に、デジタル回路に用いられる装置はどんどん小さくなっている。これらの装置は、サイズが小さくなることによって量子力学的効果が現れはじめる。量子力学的効果により、従来のトランジスタの電気的特性は容認できなくなる。第二に、トランジスタ利用アナログ−デジタル変換器は、トランジスタのスイッチング速度によって限界となり、いくつかの適用においては遅すぎる。最後に、従来のトランジスタは二安定状態に限定されている。したがって、トランジスタを用いた装置は、一般的にはアナログ信号をバイナリデジタル信号にただ変換するだけで、多値論理に用いるのを難しくしている。
【０００４】
発明の開示
本発明により、共鳴トンネルダイオードブリッジを用いてアナログ信号を量子化する装置を提供して、今まで発展してきた量子化装置に伴う欠点や問題点を実質上除去しまたは減少するものある。
【０００５】
本発明の１つの実施形態においては、共鳴トンネルダイオードブリッジを用いてアナログ信号を量子化する装置を提供するが、装置は、第１の負性抵抗素子を含んでいる。第１の負性抵抗素子は、クロック信号を受けるために結合される第１の端子と、第１の入力信号を受けるために結合される第２の端子を有する。第２の負性抵抗素子は、クロック信号を受けるために結合される第１の端子と、第２の入力信号を受けるために結合される第２の端子を有する。第３の負性抵抗素子は、第１の入力信号を受けるために結合される第１の端子と、反転クロック信号を受けるために結合される第２の端子を有する。第４の負性抵抗素子は、第２の入力信号を受けるために結合される第１の端子と、反転クロック信号を受けるために結合される第２の端子を有する。出力端子は、第１の負性抵抗素子の第２の端子、及び第３の負性抵抗素子の第１の端子に結合している。出力端子は出力信号を出力する。反転出力端子は、第２の負性抵抗素子の第２の端子、及び第４の負性抵抗の第１の端子に結合している。反転出力端子は反転出力信号を出力する。
【０００６】
本発明の技術的長所は、アナログ信号の量子化のために改良した装置の提供を含んでいる。特に、共鳴トンネルダイオードのような負性抵抗素子が、アナログ−デジタル変換器の一部として含まれている。したがって、トランジスタに依拠することが避けられる。その結果として、不利益な量子力学的効果は、最小限になるか又は存在せずに、スイッチング速度は上昇し、そして多値論理を用いることが可能となる。
【０００７】
本発明における他の技術的長所は、以下の図面、説明、及び請求項から、この分野の専門家にあっては、容易に理解することができるであろう。
ここで、本発明およびその長所のより完全な理解のために、添付の図と関連して、以下の説明が参照される。
【０００８】
発明の詳細な説明
本発明の好ましい実施の形態及び効果は、図１から図１０を参照して詳細に理解されるが、ここに同じ番号が同じ部材を示す。
【０００９】
図１は、本発明の教示に基づいて、負性抵抗素子として使用される共鳴トンネルダイオード（ＲＴＤ）１０の模式図である。ＲＴＤ１０は、入力信号を受け取る入力端子１１と、出力信号を出す出力端子１２と、２つのトンネル障壁層１３と、量子井戸層１４と、から構成されている。
【００１０】
図２は、ＲＴＤ１０のような負性抵抗素子の、電圧に対する電流の関係を示すグラフである。このＩ−Ｖ曲線の形状は、トンネル障壁層１３と量子井戸層１４の厚さを非常に薄くした場合に現れる量子効果に依存する。層１３及び１４の厚さは、大体、１０〜２０原子厚みである。
【００１１】
微小振幅の電圧が入力端子１１に印加されると、電子は２つのトンネル障壁層１３をトンネリングしない。これは、無視できる程度の電流しか流れないこと、及びＲＴＤ１０のスイッチが切れているためである。電圧を大きくしていくと、入力端子１１で受け取る電子のエネルギーも増加し、これら電子の波長は減少する。入力端子１１が特定の電圧レベルに達すると、電子の波長の特定の値が量子井戸層１４の内部に適合（fit）するようになる。この点で、一つのトンネル障壁層１３をトンネリングする電子が量子井戸層１４の中に留まり、共鳴状態となる。これにより、電子は第２のトンネル障壁層１３をトンネリングして出力端子１２に到達することが可能となる。このようにして、入力端子１１から出力端子１２への電流の流れが完成し、ＲＴＤ１０のスイッチが入る。しかし、電圧レベルが増加し続けると、終には、電子はトンネル障壁層１３をトンネリングするに必要な波長を持つことができず、ＲＴＤ１０のスイッチが切れる。ＲＴＤ１０のような負性抵抗素子のこのような特性、すなわち、電圧を増加させた時、オン状態とオフ状態との間を交互にスイッチングする特性は、図２に示した３つの安定状態の中の一つの状態で動作するように電圧を印加することを可能にする。これらの３つの安定状態とは、負バイアスの谷領域１６、プレピーク領域１７、そして正バイアスの谷領域１８である。
【００１２】
ＲＴＤ１０のトンネル障壁層１３と量子井戸層１４とを非常に薄くした場合に現れる別の特性は、スイッチング速度に関するものである。これらの層１３と１４は、１０〜２０原子厚み程度であるので、電子は、入力端子１１から出力端子１２まで約０．０１μを移動するだけで良い。この短い距離により、ＲＴＤ１０は非常に速い速度でスイッチのオンとオフとを行うことができる。
【００１３】
図３と図４は、本発明に基づいてアナログ信号を量子化する装置２０と４０を示す回路図である。装置２０と４０は、第１の共鳴トンネルダイオード２２と、第２の共鳴トンネルダイオード２４とで構成されている。装置２０と４０は、また、アナログ入力信号を受ける入力端子２６と、クロック信号を受けるクロック端子２８と、反転クロック信号を受け取る反転クロック端子３０と、量子化された出力信号を出す出力端子３２と、から構成されている。
【００１４】
本発明の一実施の形態によれば、入力端子２６で受けた入力は、電流可変信号からなり、一方、出力端子３２での出力は電圧可変信号からなる。装置２０と４０の一つの実施において、入力信号はＸバンド領域（１０ＧＨｚ以上）で変化する。図３の装置２０において、ＲＴＤ２２と２４は、クロック端子２８に対して同じ方向にバイアスされている。図４の装置４０において、ＲＴＤ２２と２４は、それぞれ、並列に接続され、互いに逆方向にバイアスされた対から成る。
【００１５】
本発明によれば、出力端子３２は、入力信号が第１の閾値よりも大きい時は＋１の電圧信号を出力し、入力信号が第２の閾値よりも小さい時は−１の電圧信号を出力し、入力信号が第１と第２の閾値の間にある時はゼロの電圧信号を出力する。
【００１６】
図３に示した実施の形態において、装置２０は１個のＲＴＤ２２と１個のＲＴＤ２４とから成る。この実施の形態は、よりコンパクトな配置を提供するものであり、図４に示した実施の形態、すなわち、ＲＴＤ２２と２４がそれぞれ対で構成されているものよりも高速で動作する。しかし、図４に示した実施の形態は、より対称的な配置を提供し、図３に示した実施の形態に存在する可能性のある偶数次高調波を減少させることができる。
【００１７】
図５,６,７は、本発明に基づいてアナログ信号を量子化するブリッジ５０,７０,８０を示す回路図である。ブリッジ５０,７０,８０は、第１の共鳴トンネルダイオード５２と、第２の共鳴トンネルダイオード５４と、第３の共鳴トンネルダイオード５６と、第４の共鳴トンネルダイオード５８と、から成る。ブリッジ５０,７０,８０は、また、入力信号を受け取る入力端子６０と、反転入力信号を受け取る反転入力端子６２と、クロック信号を受け取るクロック端子６４と、反転クロック信号を受け取る反転クロック端子６６と、から成る。別の実施の形態では、反転入力信号を受け取る反転入力端子６２に、基準信号を受け取る基準端子を用いることができる。
【００１８】
図５に示した実施の形態において、ＲＴＤ５２，５４，５６，５８は、それぞれ、クロック端子６４に対し、同じ方向にバイアスされている。図６に示した実施の形態では、ＲＴＤ５２，５４，５６，５８は、それぞれ、並列に接続され、互いに逆方向にバイアスされた一対のダイオードから構成されている。図７に示した装置８０は、第５の共鳴トンネルダイオード８２を含んでいる。この実施の形態では、ＲＴＤ５２，５４，５６，５８，８２は、それぞれ、クロック端子６４に対し、同じ方向にバイアスされている。しかし、別の形態として、ＲＴＤ５２，５４，５６，５８，８２は、それぞれ、並列に接続され、互いに逆方向にバイアスされた一対のＲＴＤから構成されても良い。
【００１９】
ブリッジ５０,７０では、ＲＴＤ５２，５４，５６，５８は、入力電流がゼロの時、プレピーク領域１７で動作する（図２参照）。これにより、ゼロの出力信号が出力される。しかし、入力電流が特定のレベルに達すると、非対称性により−１又は＋１の出力信号が出力される。
【００２０】
クロック信号のレベルが増加する時に、出力信号が−１又は＋１のいずれになるかの決定がなされる。この場合、ブリッジ５０,７０は、正電位にバイアスされ、ＲＴＤ５２，５４，５６，５８の内の２つは、負バイアスの谷領域１６で−１Ｖの出力信号を出力するか、あるいは、正バイアスの谷領域１８で＋１Ｖの出力信号を出力するように動作する。もし入力電流レベルによりＲＴＤ５２が切換わると、ＲＴＤ５８も切換わる。しかし、もし入力電流レベルによりＲＴＤ５４が切換わると、ＲＴＤ５６は２番目に切換わる。もしＲＴＤ５２，５８が切換わると、出力信号は＋１Ｖになり、ＲＴＤ５４，５６が切換わると、出力信号は−１Ｖになる。
【００２１】
クロック信号のレベルが減少する時に、出力信号が−１又は＋１のいずれになるかの決定がなされる。この場合、ブリッジ５０,７０は、負電位にバイアスされ、ＲＴＤ５２，５４，５６，５８の内の２つは、クロック信号の増加に関係して説明したように、負バイアスの谷領域１６、図２を参照、又は正バイアスの谷領域１８のいずれかの状態に強いられる。前述のように、ＲＴＤ５２，５８あるいはＲＴＤ５４，５６のいずれかが切換わる。しかし、この場合、もしＲＴＤ５２，５８が切換わると、出力信号は−１であり、もしＲＴＤ５４，５６が切換わると、出力信号は＋１である。
【００２２】
ブリッジ８０では、第５のＲＴＤ８２は非対称性を作り出す。すなわち、ＲＴＤの対である、５２と５８、又は５４と５６のいずれか一方が、負バイアスの谷領域１６又は正バイアスの谷領域１８の状態をとるように強いられる。この配置では、出力信号ゼロをもたらすような入力信号は実質的に有り得ない。そのため、ブリッジ８０が第５のＲＴＤを含むような実施の形態においては、出力信号は３値の代わりに２値になる。
【００２３】
ブリッジ５０と７０の場合のように、ブリッジ８０は、クロックが増加した時とクロックが減少した時の両方の出力信号の値を決定する。したがって、ブリッジ５０，７０，８０は、各クロックサイクルに対し、２つの出力を行う。例えば、１秒当り２５ギガのサンプリングを行うには、１２．５ＧＨｚのクロックで十分である。
【００２４】
図５および７に示す実施形態では、シングルＲＴＤ５２、５４、５６、５８と、図７のＲＴＤ８２とがブリッジを備えており、これらは図６に示される実施形態よりも小型の設計であり、より高速で作用する。しかしながら、図６の実施形態はより対称で、図５および７に示される実施形態に存在し得る偶数次高調波を減少させる。
【００２５】
図８は、直結動作モードにおけるアナログ信号を量子化するための装置９０を示す回路図である。装置９０は、図５、６または７に示される実施形態の１つによって構成されたブリッジ１００を有する。このように、ブリッジ１００は、アナログ入力信号を受けるための入力端子６０と、反転入力信号を受けるための反転入力端子６２と、クロック信号を受けるためのクロック端子６４と、反転クロック信号を受けるための反転クロック端子６６とを有する。あるいは他の実施形態では、反転入力信号を受けるための反転入力端子６２は、基準信号を受けるための基準端子であってもよい。
【００２６】
図８に示す実施形態によると、入力は、装置入力端子１０２で受けた電圧可変信号を有する。反転入力信号は装置入力端子１０４で受信される。入力増幅器１０６は、入力端子６０と反転入力端子６２とにそれぞれ接続された出力を有し、入力信号および反転入力信号は、入力増幅器１０６の入力端子６０および反転入力端子６２にそれぞれ印加される。同様に、クロック信号はクロック入力端子１０８で受けて、反転クロック信号はクロック入力端子１１０で受ける。クロック信号および反転クロック信号は、クロック増幅器１１２に付与され、クロック増幅器１１２は、クロック端子６４に付与される第１の出力と、クロック端子６６に付与される第２の出力とをそれぞれ有している。
【００２７】
装置９０からの出力信号は装置出力端子１１４で与えられ、反転装置出力は反転装置出力端子１１６で与えられる。一つの実施形態では、出力は、電流が可変する信号を有する。装置出力端子１１４は、ブリッジ１００の入力端子６０に結合されており、反転装置出力端子１１６は、ブリッジ１００の反転入力端子６２に結合されている。
【００２８】
ブリッジ１００が図５または図６に従って構成される場合には、出力信号は、−１、０、および＋１で表される３つのレベルを有する。本発明によると、入力増幅器１０６は、入力信号および反転入力信号を増幅し、クロック増幅器１１２は、クロック信号を増幅する。この増幅によって、第１の閾値よりも入力信号が大きい場合に、出力信号に＋１が形成され、第２の閾値よりも入力信号が小さい場合に、出力信号に−１が形成され、第１の閾値と第２の閾値との間に入力信号がある場合に、出力信号に０が形成される。
【００２９】
図７に従ってブリッジ１００が構成された場合、出力信号は−１および＋１によって表される２つのレベルのうちの１つを有する。本発明によると、入力増幅器１０６は、入力信号および反転入力信号を増幅させ、クロック増幅器１１２はクロック信号および反転クロック信号を増幅させる。この増幅によって、第１の閾値よりも入力信号が大きい場合に、出力信号に＋１が形成され、第２の閾値よりも入力信号が小さい場合に、出力信号に−１が形成される。
【００３０】
図９は、容量結合動作モードでアナログ信号を量子化するための装置１２０の回路図である。装置１２０は、図５、図６または図７に示された実施形態のうちの１つに従って構成されたブリッジ１００を有する。このように、ブリッジ１００は、アナログ入力信号を受けるための入力端子６０と、反転入力信号を受けるための反転入力端子６２と、クロック信号を受けるためのクロック端子と、反転クロック信号を受けるための反転クロック端子６６とを有する。あるいは、他の実施形態によると、反転入力信号を受けるための反転入力端子６２は、基準信号を受けるための基準端子であってもよい。
【００３１】
図９に示される実施形態によると、入力は、装置入力端子１０２で受けた電流可変信号を有する。反転入力信号は、装置入力端子１０４で受ける。入力信号および反転入力信号は、それぞれ、入力増幅器１０６の入力端子６０および反転入力端子６２に与えられ、入力増幅器１０６は、入力端子６０に接続された出力と、反転入力端子６２に接続された出力とを、それぞれ、有する。これと同様に、クロック信号はクロック入力端子１０８で受けて、反転クロック信号はクロック入力端子１１０で受ける。クロック信号と反転クロック信号とはそれぞれ、抵抗器１２４とキャパシタ１２６に印加され、次に、クロック端子６４および反転クロック端子６６に、それぞれ、接続される。
【００３２】
出力信号は、装置出力端子１１４で装置１２０から与えられ、反転出力信号は、反転装置出力端子１１６で与えられる。出力は、電圧可変信号を含む。装置出力端子１１４は、入力端子６０でブリッジ１００に結合され、反転装置出力端子１１６は、反転入力端子６２でブリッジ１００に結合される。
【００３３】
図９に示される容量結合動作モードにおいて、ブリッジ１００が、図５、図６または図７に示される実施形態に従って構成されるか否かに拘わらず、出力は−１と＋１とで表される２つのレベルのうちの１つを有する。本発明によると、入力増幅器１０６は、入力信号および反転入力信号を増幅させる。装置１２０に対して、入力信号が第１の閾値よりも大きい場合、装置出力１１４における出力信号は＋１であり、入力信号が第２の閾値よりも小さい場合、−１である。
【００３４】
図１０は、本発明に係る連続−時間変調器１３０を示す回路図である。
変調器１３０は、図５、図６及び図７に示す実施形態の１つであるブリッジ１００を備える。そして、ブリッジ１００は、アナログ入力信号を受け取るための入力端子６０と、反転入力信号を受けるための反転入力端子６２と、クロック信号を受け取るためのクロック端子６４と、反転クロック信号を受け取るための反転クロック端子６６とを備える。他の実施形態では、反転入力信号を受け取るための反転入力端子６２は、リファレンス信号を受け取るためのリファレンス端子であっても良い。
【００３５】
図１０に示した変調器の場合、入力には電流の変化する信号が含まれ、その入力はシステム入力端子１３２に入力される。反転入力信号は、システム入力端子１３３によって受け取られる。入力信号と、反転された入力信号は、入力増幅器１３４に送られる。入力増幅器１３４は、接続配線１３６及び１３８の各々に出力を有する。配線１３６及び１３８は、各々、ブリッジ増幅器１４４の端子１４０及び１４２に接続している。ブリッジ増幅器１４４は、１４６及び１４８に接続する配線に出力している。接続配線１４６及び１４８は、各々、入力端子６０と反転入力端子６２に接続している。また、入力端子６０及び反転入力端子には、接続配線１５０及び１５２が接続している。これらの接続配線は、端子６０及び６２における信号をフィードバック増幅器１５４に送り、フィードバック増幅器１５４は、接続配線１５６及び１５８に出力している。接続配線１５６及び１５８は、各々、端子１４０及び１４２につながれており、これによってブリッジ信号をブリッジ増幅器１４４にフィードバックする。キャパシタ１６０は、接続配線１３６と１３８の間を容量性結合にしている。
【００３６】
クロック信号は、クロック入力端子１６２に入力され、反転されたクロック信号は、反転クロック入力端子１６４で入力される。クロック信号と反転クロック信号は、クロック増幅器１６６に送られる。クロック増幅器１６６は、接続配線１６８及び１７０に出力している。接続配線１６８及び１７０は、各々、クロック端子６４及び反転クロック端子６６に接続されている。
【００３７】
また、変調器１３０は、出力信号用の出力端子１７２と、反転出力信号用の反転出力端子１７４を備える。出力には、電圧の変化する信号が含まれる。出力端子１７２は、入力端子６０においてブリッジ１００に接続されている。反転出力端子１７４は、反転入力端子６２においてブリッジ１００に接続されている。
【００３８】
ブリッジ１００が、図５及び６の態様に従って構成されている場合、出力信号は、−１、０、＋１で表される３つのレベルのいずれかを有する。本発明によれば、入力増幅器１３４は、入力信号と反転入力信号とを増幅し、ブリッジ増幅器１４４は、端子１４０及び１４２において受けた信号の増幅を行い、フィードバック増幅器１５４は、接続配線１５０及び１５２上に受信された信号の増幅を行い、クロック増幅器１６６は、クロック信号と反転クロック信号を増幅する。変調器１３０については、端子１７２における出力信号は、入力信号が第１のしきい値よりも大きければ＋１であり、入力信号が第２のしきい値よりも小さければ−１であり、入力信号が第１のしきい値と第２のしきい値の間にあれば０である。
【００３９】
ブリッジ１００が、図７の態様に従って構成されている場合、出力信号は、−１と＋１で表される２つのレベルの一方を有する。入力増幅器１３４は、そこに送られた信号を増幅し、ブリッジ増幅器１４４は、受信した信号を増幅し、フィードバック増幅器１５４は、それへの入力を増幅し、クロック増幅器１６６は、クロック信号を増幅する。出力端子１７２では、入力信号が第１のしきい値よりも大きければ＋１であり、入力信号が第２のしきい値よりも小さければ−１である。
【００４０】
クロック増幅器１６６による増幅度は、ブリッジ増幅器１４４による増幅度よりも、４倍から１０倍大きい。このことは、デジタル信号の出力を高めており、その結果アナログフィードバックが相対的に減少している。また、このことは、出力抵抗を下げ、スピードと感度の両方を増加させる。
【００４１】
本発明を、種々の実施形態について説明したが、この分野の専門家であれば種々の変形が可能である。本発明は、そうした変形もクレームの技術的範囲に属するものとして包含することを意図したものである。
【図面の簡単な説明】
【図１】  本発明の説明に従った負性抵抗素子として用いるための共鳴トンネルダイオード（ＲＴＤ）の概略図である。
【図２】  図１に示した負性抵抗素子の、電圧に対する電流のグラフである。
【図３】  本発明の第一実施例にしたがって、アナログ信号を量子化する装置を示した回路図である。
【図４】  本発明の第二実施例によるアナログ信号量子化装置を示した回路図である。
【図５】  本発明のさらなる実施例にしたがって、アナログ信号を量子化するためのブリッジを示した回路図である。
【図６】  本発明のさらなる実施例にしたがって、アナログ信号量子化のためのブリッジを示した回路図である。
【図７】  本発明のさらなる実施例によるアナログ信号量子化のためのブリッジを示した回路図である。
【図８】  直結動作モードにある図５、６及び７のブリッジを示した回路図である。
【図９】  容量結合型動作モードにある図５、６及び７のブリッジを示した回路図である。
【図１０】  本発明の他の実施例にしたがって構成された連続時間変調器の回路図である。
【図１】
0004550288.tif 000002
【図２】
0004550288.tif 000003
【図３】
0004550288.tif 000004
【図４】
0004550288.tif 000005
【図５】
0004550288.tif 000006
【図６】
0004550288.tif 000007
【図７】
0004550288.tif 000008
【図８】
0004550288.tif 000009
【図９】
0004550288.tif 000010
【図１０】
0004550288.tif 000011