(57)【特許請求の範囲】
【請求項１】
ホスト・コンピュータと、
物理層インタフェース・チップ（ＰＨＹチップ）と、
前記ホスト・コンピュータと前記ＰＨＹチップとを相互接続し、送信クロック信号と受信クロック信号を前記ＰＨＹチップに提供してそれぞれデータを前記ＰＨＹチップと送受信するのに使用するセグメント化・再組立ユニットと、
を備えるシステムであって、
前記セグメント化・再組立ユニットは、更に、
それぞれ第１と第２のモードで作動する第１と第２のクロック信号を生成するクロックジェネレータであって、前記第１のクロック信号は前記第２のクロック信号の２倍のクロックレートを有する、クロックジェネレータと、
それぞれ反転した前記第１のクロック信号ないし前記第２のクロック信号の送信クロックで前記ＰＨＹチップを駆動することで第１と第２のモードで前記ＰＨＹチップにデータを送信する送信装置と、
それぞれ前記第１のクロック信号ないし前記第２のクロック信号の受信クロックで前記ＰＨＹチップを駆動することで第１と第２のモードで前記ＰＨＹチップからのデータを受信し、受信クロックと同期して前記ＰＨＹチップからのデータを受信する受信装置と、
バス・システムからデータのパケットを受信するためのそして前記ＰＨＹチップへの送信のためにデータのセルに変換するためのセグメント化ユニットと、
前記ＰＨＹチップから受信したデータのセルをバス・システムへの送信のためにデータのパケットへ変換するための再組立ユニットと、
を有する、
ことを特徴とするシステム。
【請求項２】
前記ＰＨＹチップはＵＴＯＰＩＡプロトコルを使用することを特徴とする請求項１に記載のシステム。
【請求項３】
バス・システムがＳバスであることを特徴とする請求項１に記載のシステム。
【請求項４】
前記第１と第２のクロック信号のレートはそれぞれ４０−５０ＭＨｚと２０−２５ＭＨｚであることを特徴とする請求項１に記載のシステム。
【請求項５】
第１と第２のモードのデータ送信レートはそれぞれ６２２Ｍｂｐｓと１５５Ｍｂｐｓであることを特徴とする請求項１に記載のシステム。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は一般にコンピュータシステムホストを非同期転送モード（ＡＴＭ）システムにインターフェイスするインターフェイスシステムに関し、特に２つのデータ送信速度で作動可能なＡＴＭシステムで使用するクロック信号の合成方法及びその装置に関する。
【０００２】
【従来の技術】
ＡＴＭ技術は広帯域統合サービスデータネットワークＩＳＤＮ（Ｂ−ＩＳＤＮ）に好適な技術として出現している。Ｂ−ＩＳＤＮはコンピュータシステム、ローカルエリアネットワーク（ＬＡＮ）、電話、ファックスなどを相互接続して、システム間でデータ、音声、映像の通信を容易にするシステムである。Ｂ−ＩＳＤＮでは一般に光ファイバを通信媒体として使用する。ＡＴＭシステムにより、それぞれの接続が特定の発信源と宛先及び関連データ送信速度を有する仮想回路を示す１組の「データ接続」を規定することで、Ｂ−ＩＳＤＮでのデータ送信が容易になる。
【０００３】
コンピュータシステム、ＬＡＮ、電話などで提供するデータは最初にデータパケットに格納するが、ＡＴＭ技術ではデータはデータセルに格納してその中で処理する必要がある。従ってパケットをセルにセグメント化し、セルをパケットに再組立する方法ないし装置が必要となる。そこで一般にセグメント化・再組立（ＳＡＲ）アプリケーション専用集積回路（ＡＳＩＣ）チップがコンピュータシステムをＡＴＭシステムに接続するために用意されている。
【０００４】
ＡＴＭシステムの１つの特定の実施では、汎用テスト・運用物理インターフェイス（ＵＴＯＰＩＡ）プロトコルを実行するように構成した物理層（ＰＨＹ）チップを使用している。ＰＨＹチップはＡＴＭシステム全体に対して「フロントエンド」として作動する。ＡＴＭにとってＰＨＹチップは一般に同期光学ネットワーク（ＳＯＮＥＴ）構成部品であり、光ファイバ線に接続する。ＰＨＹチップはＳＡＲチップからセルを受けて他のＰＨＹチップに転送する。ＰＨＹチップは更に光ファイバ線を通してセルを受けてＳＡＲチップに先送りしてパケットに再組立し、最終的にコンピュータシステムないしＬＡＮに転送する。
【０００５】
この構成ではＳＡＲチップはマスタとして作動し、ＰＨＹチップはスレーブとして作動する。例えばＰＨＹチップからＳＡＲチップにデータを転送するには、ＰＨＹチップは入手可能なデータを有していることを示す信号を出す。そこでＳＡＲチップがＰＨＹチップからの実際のデータ転送を起動する。同様に、ＳＡＲチップからＰＨＹチップにデータを転送する際も、ＳＡＲチップが転送を起動する。
【０００６】
ＵＴＯＰＩＡプロトコルを使用するＰＨＹチップは秒当たり１５５メガビット（Ｍｂｐｓ）ないし６２２Ｍｂｐｓで作動可能である。１５５Ｍｂｐｓは２０ー２５メガヘルツ（ＭＨｚ）クロック信号を使用して達成するのに対して、６２２Ｍｂｐｓは４０−５０ＭＨｚクロック信号を使用して達成する（実際には１５５Ｍｂｐｓは１９．４４ＭＨｚクロック信号を使用して達成でき、６２２Ｍｂｐｓは３８．８８クロック信号を使用して達成できる。それらの周波数は対応するＭｂｐｓデータ転送速度を達成できる最低周波数を表している。２５ＭＨｚ及び５０ＭＨｚ限度はＵＴＯＰＩＡ仕様で定義されたプロトコル限度である）。ＰＨＹチップはＡＴＭシステムからクロックピン（Ｒ＿ＣＬＫ、Ｔ＿ＣＬＫ）の単一の対を通して２０−２５ＭＨｚないし４０−５０ＭＨｚの適切なクロック信号を受けるように構成されている。ＰＨＹチップは更にデータ及びＲ＿ＣＬＫないしＴ＿ＣＬＫと関連した制御信号を含むその他の様々な信号を受信するように構成されている。
【０００７】
【発明が解決しようとする課題】
ＵＴＯＰＩＡ  ＰＨＹチップと共に使用する従来のＳＡＲチップは１５５Ｍｂｐｓでのみ作動し、ＰＨＹチップに２０ＭＨｚ信号しか与えない。そこで内部で４０−５０ＭＨｚで作動し、更にＰＨＹチップを４０−５０ＭＨｚでドライブすることで６２２Ｍｂｐｓでのみ作動する６２２ＭｂｐｓＳＡＲチップの開発が期待されている。
【０００８】
一方、１５５Ｍｂｐｓないし６２２Ｍｂｐｓで作動可能なＵＴＯＰＩＡ等のＰＨＹチップと共に使用するＳＡＲチップを提供することが望ましい。しかしそのようなＳＡＲチップを提供する際の重要な問題により、２つの異なるクロックレートの必要性が生じる。すなわちＳＡＲチップからデータを刻時し、その後ＰＨＹチップで鮮明にサンプルできるようにしたりその逆を行うには、ある方法ないしプロトコルが必要になる。これはＳＡＲチップ内で内部で作動しているクロック信号とＰＨＹチップが受信する実際のクロック駆動信号間で生じる一般に未知の持続時間の潜在的な位相遅延故に特に問題となる。他のシステムでは、同様の位相ないしタイミング遅延は、おそらく様々な遅延線などを挿入することで別々のシステムの相対的な位相を反復的に同調することで生じている。しかしシステムを反復的に同調する必要があるということは、全体的なシステム開発コストを高くすることになる。従って、１５５Ｍｂｐｓないし６２２Ｍｂｐｓで作動可能だけでなく、従来の反復同調手法を必要とせずにデータを鮮明に刻時、サンプル可能にするＰＨＹチップ等とインターフェイスするシステムを提供することが望ましい。言い換えれば、鮮明なデータ転送を確保するために反復同調解法よりもシステム設計解法を提供することが望ましい。従ってそれらの目的を達成するために本発明の態様を提供するものである。
【０００９】
【課題を解決するための手段】
本発明の１つの態様では、２つのデータ送信速度の１つで作動するように構成したＵＴＯＰＩＡ  ＰＨＹチップなどの外部システムと共に使用する更に２つの選択可能なデータ送信速度の１つで作動するＳＡＲチップを構成する方法と装置を提供する。
【００１０】
例示する実施態様では、ＳＡＲチップは１５５Ｍｂｐｓで第１のクロック信号で作動するようにあるいは６２２Ｍｂｐｓで第２のクロック信号で作動するように構成する。第１のクロック信号は例えば１９．４４ＭＨｚ−２５ＭＨｚの範囲で、第２のクロック信号は３８．８８ＭＨｚ−５０ＭＨｚの範囲とすることができる。以下では２０ＭＨｚと４０ＭＨｚのクロック信号を想定する。外部システムはＵＴＯＰＩＡプロトコルを使用するＰＨＹチップである。クロック信号に関する限り、ＰＨＹチップはクロック信号の単一の対（Ｔ＿ＣＬＫ、Ｒ＿ＣＬＫ）だけを受信でき、クロック信号の単一の対と同期してのみデータを刻時し、サンプルできる。ＰＨＹチップは更に関連制御及びデータ信号を受信、送信することができる。
【００１１】
６２２ＭｂｐｓモードでＰＨＹチップにデータを送信するには、ＳＡＲチップは４０ＭＨｚクロック信号（Ｍ−ＣＬＫ）を生成し、Ｍ−ＣＬＫに同期したデータを刻時する。システムはＭ−ＣＬＫを反転してＴ＿ＣＬＫを形成する。Ｒ＿ＣＬＫはＭ−ＣＬＫに等しく設定する。１５５Ｍｂｐｓモードでデータを送信するには、ＳＡＲチップはＴ＿ＣＬＫとＲ＿ＣＬＫの両方をＭ−ＣＬＫ／２に設定する。データはＭ−ＣＬＫに同期して刻時する。しかし６２２ＭｂｐｓモードではＭ−ＣＬＫのすべての立上りの度にデータを刻時できるのに対して、１５５ＭｂｐｓモードではＭ−ＣＬＫの１つ置きの立上りのときにしかデータを刻時できない。どちらの場合も、ＰＨＹチップは送信クロック信号（Ｔ＿ＣＬＫ）の次の立上りでデータをサンプルする。
【００１２】
１５５ＭｂｐｓモードでＵＴＯＰＩＡシステムからデータを受け取るには、ＳＡＲチップはＲ＿ＣＬＫ信号を使用し（更にＵＴＯＰＩＡシステムに送信）、その信号の立上りでデータをサンプルする。言い換えればデータはＳＡＲチップ（Ｍ−ＣＬＫ）の内部クロックを使用してサンプルしない。むしろデータはＲ＿ＣＬＫを使用してサンプルし、次にＭ−ＣＬＫにマージする。１５５Ｍｂｐｓ送信モードでデータをサンプルする方法は６２２Ｍｂｐｓモードについても同様で、例外としてＲ＿ＣＬＫは４０ＭＨｚではなく２０ＭＨｚしかない。
【００１３】
ＳＡＲチップからデータを刻時し、それにデータをサンプルする上記の方法は部分的に、反復的なシステム同調を必要とせずにＳＡＲチップとＰＨＹチップの両方内で適切なサンプル・ホールド時間を確保するために提供する。特にクロック信号を適切な状況で反転し、その他の状況で内部クロック信号（Ｍ−ＣＬＫ）よりもＲ＿ＣＬＫ信号を使用することで、約半分の設定用のクロック周期及び半分のホールド用のクロック周期でデータを刻時あるいはサンプルする。ＳＡＲチップとＰＨＹチップ間の実際のシステム送信遅延によって、ホールド周期が幾分少なくなり、設定周期が幾分大きくなることがある。これはホールド動作は一般に設定動作よりもかなり少ない時間しか必要としないので有利である。もちろん時間遅延はホールド動作のために得られる時間を最低受容可能量を超過して削減するほど大きくなることはない。実際のシステムではそれは問題ではない。システムの別の利点は、ＳＡＲチップからＰＨＹチップへのデータの送信で、データはＴ＿ＣＬＫ信号にマージする必要はないが、Ｍ−ＣＬＫ信号と同期して簡単に刻時できることである。データを第２のクロック信号にマージすることは、データの受信でのみ必要となる（Ｒ＿ＣＬＫに同期化し、続いてＭ−ＣＬＫにマージしなければならない）。
【００１４】
以上のように、ＵＴＯＰＩＡプロトコルで構成したＰＨＹチップとインターフェイスするＳＡＲチップが提供される。ＳＡＲチップは６２２Ｍｂｐｓないし１５５Ｍｂｐｓで作動可能で、データを刻時しサンプルする、反復的な同調手法を必要としない効率的なシステム設計をもたらすことができる。従って上述の広範な目的を達成することができる。本発明の他の目的、利点、特徴は添付の図面と共に以下の説明から明らかとなろう。
【００１５】
【発明の実施の形態】
図面を参照して、本発明の例示的な実施形態を以下に説明する。最初に図１−４を参照して広範な特有の実施形態に適用可能な本発明の原理を説明する。次に本発明の特有の実施形態及びそれを使用できる全体的なネットワークを図５、６を参照して説明する。
【００１６】
図１にホストコンピュータシステム１２とＢ−ＩＳＤＮ通信システム１４を相互接続するＳＡＲチップ１０を示す。ホストコンピュータへの接続はシステムバス１６を通して行い、Ｂ−ＩＳＤＮへの接続はＰＨＹチップ１８を通して行う。１つの実施形態では、ホストコンピュータ１２はサン・コンピュータワークステーションで、バスはＳｂｕｓとする。ＰＨＹチップ１８はデータを光ファイバケーブル２２その他の媒体で送信するＵＴＯＰＩＡプロトコルを実施するＳＯＮＥＴ構成部分となっている。ＳＡＲチップ１０は他のシステムないし装置と組み合わせて使用できる。実際、本発明の原理は非ＡＴＭシステムでも利用できる。
【００１７】
ＳＡＲチップ１０は作動してホスト１２から転送されたパケットをセルに変換してＰＨＹチップ１８に転送、及びその逆を行う。ここでパケットからセルへの変換をセグメント化ないし「セル化」と称し、セルのパケットへの変換を再組立ないし「パケット化」と称する。
【００１８】
上述のように、ＰＨＹチップ１８はＵＴＯＰＩＡプロトコルを実施するものである。ＰＨＹチップは１５５Ｍｂｐｓないし６２２Ｍｂｐｓで作動するように構成し、ＳＡＲチップ１０が提供する１対のクロック信号（Ｔ＿ＣＬＫ、Ｒ＿ＣＬＫ）を必要とする（ＰＨＹチップは更に様々なデータやここに詳述しない制御信号を必要とする）。１５５Ｍｂｐｓに対しては、クロックレートは約２０ＭＨｚ（１９．４４ＭＨｚ）であり、６２２Ｍｂｐｓに対してはクロックレートは約４０ＭＨｚ（３８．８８ＭＨｚ）である。ＳＡＲチップ１０は２０ＭＨｚ及び４０ＭＨｚクロック信号をＳＡＲチップ１０とＰＨＹチップ１８間のデータ送信を容易にする形で合成するように構成されている。特にクロック信号は、データ転送中に適切な設定及びホールド時間がＰＨＹチップとＳＡＲチップの両方で達成されるように合成される。
【００１９】
図２にクロック信号の合成及びデータの送受信を制御するＳＡＲチップ１０とＰＨＹチップ１８の関連要素を例示する。手短に言えば、ＳＡＲチップ１０を６２２Ｍｂｐｓ及び１５５Ｍｂｐｓデータ速度にそれぞれ対応して第１モードないし第２モードで作動するように構成している。
【００２０】
６２２Ｍｂｐｓに対しては、４０ＭＨｚクロック信号（Ｍ−ＣＬＫ）を生成し、次に反転する（Ｔ＿ＣＬＫ）。ＰＨＹチップへ送信するデータは、Ｍ−ＣＬＫの立上りと同期してＳＡＲチップから刻時する。Ｔ＿ＣＬＫはＰＨＹチップに送る。ＰＨＹチップはＵＴＯＰＩＡプロトコルに従ってＴ＿ＣＬＫの立上りでデータをサンプルするように構成する。以下に例示するように、上記によりＰＨＹチップ内の適切な設定及びホールド時間が確保される。
【００２１】
更に６２２Ｍｂｐｓモード内では、ＳＡＲチップはＭ−ＣＬＫをＰＨＹチップにＲ＿ＣＬＫとして送信する。ＰＨＹチップからＳＡＲチップにデータを送信するには、ＰＨＹチップは、この場合非反転４０ＭＨｚ信号であるＲ＿ＣＬＫの立上りでデータを刻時する。ＳＡＲチップはＰＨＹチップから送られたデータとＲ＿ＣＬＫ信号の両方を受信するように構成されている。従ってＡＴＭシステムはその内部４０ＨＭＨｚクロック信号（Ｍ−ＣＬＫ）を元にしてデータをサンプルせず、むしろＳＡＲチップはデータをＭ−ＣＬＫに対して遅延したＲ＿ＣＬＫ信号に基づいてサンプルする。Ｒ＿ＣＬＫを使用してＳＡＲチップが受信したデータは次に再同期化ないしＭ−ＣＬＫにマージする。
【００２２】
データを１５５Ｍｂｐｓの送信速度で送信する第２の作動モードに対しては、内部４０ＭＨｚクロック信号Ｍ−ＣＬＫを、ＵＴＯＰＩＡシステムに送信する１対の２０ＭＨｚクロック信号（Ｔ＿ＣＬＫ，Ｒ＿ＣＬＫ）に変換する。６２２Ｍｂｐｓ作動モードとは異なり、送信クロック信号は反転しない。ＳＡＲチップは内部４０ＭＨｚクロック信号（Ｍ−ＣＬＫ）の１つおきの立上りと同期してデータを刻時してＰＨＹチップに出す。もちろんデータはクロック信号の１つ置きの立上りで刻時されないことがある。むしろデータは全体的なデータ転送プロトコルに従って選択立上りでのみ刻時される。データは次に受信２０ＭＨｚクロック信号（Ｔ＿ＣＬＫ）の立上りでＰＨＹチップによりサンプルされる。ＰＨＹチップからＳＡＲチップへのデータ送信のため、ＰＨＹチップはＲ＿ＣＬＫの立上りでデータを刻時する。６２２Ｍｂｐｓ作動モードと同様、ＳＡＲチップはＲ＿ＣＬＫを使用してデータをサンプルする。Ｒ＿ＣＬＫを使用してＳＡＲチップが受信したデータは次に再同期化ないし４０ＭＨｚクロック信号（Ｍ−ＣＬＫ）とマージする。
【００２３】
図２は前述の手順を行う構成部分を示したものであり、それらの構成部分を以下に詳細に説明する。
【００２４】
ＳＡＲチップ１０はＭ−ＣＬＫを生成する４０ＭＨｚクロックジェネレータ３０と、２０ＭＨｚクロック信号を生成する２による割算回路３２と、ＳＡＲチップを６２２Ｍｂｐｓないし１５５Ｍｂｐｓで作動するかどうかを判定し、選択モードに従って適切なクロック信号を選択する作動モード選択ユニット３４とを含んでいる。実施形態によるが、モード選択は送信速度を特定するモード選択値を受信することで達成できる。そのような値は、おそらくユーザプログラムないしシステムオペレータが作成した構成ファイルから立上げ時にシステムに与えることができる。
【００２５】
データのＰＨＹチップへの送信では、ＳＡＲチップではホスト１２（図１）からパケットを受け取り、そのパケットをセルに変換するセグメント化装置３６を使用する。送信システム３８はセル内のデータのＰＨＹチップへの送信を取り扱う。送信システム３８は４０ＭＨｚクロック信号Ｍ−ＣＬＫを受信し、そのクロック信号の立上りに同期してデータを刻時する。送信システム３８から刻時されたデータはライン４０を通してＰＨＹチップの受信システム４２に送信する。送信ライン４０はＳＡＲチップ１０とＰＨＹチップ１８を相互接続するＵＴＯＰＩＡインターフェイスバス内に含まれる１組の物理ラインとすることができる。
【００２６】
例示した実施形態では、送信システム３８から受信システム４２へのデータの実際の送信は更に、受信システム４２から制御信号を受け取り、クロックジェネレータユニット４４からＴ＿ＣＬＫクロック信号を受け取る送信システムフロー制御装置３９により制御する。フロー制御装置３９により送信システム３８は、受信システム４２から適切な制御信号を受け取った場合のみデータを送信できる。例えば受信システム４２内でＦＩＦＯキューを使用すると、制御信号はＦＩＦＯキューがいっぱいかどうかを示し、それがいっぱいでない場合のみデータの送信を可能にできる。制御信号はＴ＿ＣＬＫと同期して受信するので、制御信号は送信システム３８への送信前にＭ−ＣＬＫ信号とマージする。
【００２７】
図２の全体的な説明を続けると、出力クロックジェネレータ回路４４は４０ＭＨｚ及び２０ＭＨｚクロック信号とモード信号を受信し、ＰＨＹチップに送信するＴ＿ＣＬＫとＲ＿ＣＬＫを生成する。６２２Ｍｂｐｓモードで作動するとき、Ｔ＿ＣＬＫはＭ−ＣＬＫの反転バージョンであり、それに対してＲ＿ＣＬＫはＭ−ＣＬＫの非反転バージョンとなる。６２２Ｍｂｐｓ送信モードの際、ＰＨＹチップを駆動する際に使用する４０ＭＨｚ信号を反転するクロック反転回路４５を備える。Ｔ＿ＣＬＫとＲ＿ＣＬＫは、バッファ遅延などの結果、Ｍ−ＣＬＫから幾分遅延することがある。Ｔ＿ＣＬＫとＲ＿ＣＬＫはそれぞれライン４６、４７を通してＰＨＹチップに送信する。
【００２８】
１５５Ｍｂｐｓモードで作動する際には、Ｔ＿ＣＬＫとＲ＿ＣＬＫは両方とも回路３２から受信した２０ＭＨｚ信号にセットする。しかし６２２Ｍｂｐｓモードと同様、それらのクロック信号はバッファ遅延などの結果、内部２０ＭＨｚ信号から幾分遅延することがある。
【００２９】
受信システム４２はライン４６から与えられるクロック信号の立上りでライン４０を通して受信したデータをサンプルし、受信データを光ファイバ２２（図１）に出力する。
【００３０】
ＰＨＹチップ１８は更に、光ファイバからセルを受け取りＳＡＲチップ１０に送信する送信システム４８を含んでいる。ＵＴＯＰＩＡプロトコルでは、送信システム４８はライン４７を通して受信したＲ＿ＣＬＫ信号の立上りでデータを刻時する。データは、全体的なＵＴＯＰＩＡインターフェイスバスシステムの一部を構成する複数のラインを含めることのできる送信ライン５０を通してＳＡＲチップに送信する。
【００３１】
ＳＡＲチップ１０はライン５０を通してデータを受信するサンプルデータ装置５２を含んでいる。サンプルデータ装置５２は更にクロックジェネレータ回路４４から直接にＲ＿ＣＬＫ信号を受信し、Ｒ＿ＣＬＫ信号の立上りでライン５０を通して受信したデータをサンプルする。上述したようにＲ＿ＣＬＫはバッファ遅延の結果、Ｍ−ＣＬＫからわずかに遅延することがある。従って内部クロック変換装置５６を備えて受信データをＭ−ＣＬＫに再同期化する。セルの形の受信データは再組立装置５８に先送りして、セルをパケットに再組立し、続いてホストコンピュータ１２（図１）に転送する。
【００３２】
従ってＳＡＲチップ１０はシステムの作動モードによって、すなわちシステムが６２２Ｍｂｐｓあるいは１５５Ｍｂｐｓで作動しているかどうかによって、異なるクロック信号を合成するように構成した様々な構成部分を含んでいる。上記したようにクロック信号は、ＰＨＹチップ及びＳＡＲチップ内の両方で適切なサンプル、ホールド時間が得られるようにし、可能ならば１つのクロック領域から別の領域にデータをマージする必要性をなくすように合成している。これを図３、４に例示する。図３は１５５Ｍｂｐｓないし６２２ＭｂｐｓでのＳＡＲチップ１０からＰＨＹチップ１８へのデータ送信を例示したタイミング図である。図４はＰＨＹチップからＳＡＲチップに送ったデータ信号の受信を例示したタイミング図である。
【００３３】
最初に図３を参照すると、Ｍ−ＣＬＫ６０は４０ＭＨｚ内部クロック信号を示している。Ｍ−ＣＬＫ／２信号６２は回路３２で生成された２０ＭＨｚ信号を示している。Ｔ＿ＣＬＫ信号６４はライン４６を通してＰＨＹチップに送られる送信駆動クロック信号を示している。図から分かるように、信号６２、６４は様々なラインないしバッファ遅延の結果、Ｍ−ＣＬＫから幾分遅延している。
【００３４】
例示するデータは送信システム３８からＭ−ＣＬＫの立上り６６で刻時する。従ってデータはＳＡＲチップからほぼ時点６７で得られるようになり、立上り７０と結びついたほぼ時点６８まで続けて得られる。しかしデータは実際にはＴ＿ＣＬＫの立上り６９で受信システムでサンプルされる。時点６７と６９間で得られる時間は設定に使用できる時間を示している。時点６９と７０間で得られる時間はホールドに使用できる時間を示している。図から分かるように、設定及びホールドの両方のために実際的なシステムでは十分あまりある時間である約半分のＴ＿ＣＬＫ周期が得られる。しかしＴ＿ＣＬＫはＭ−ＣＬＫから幾分遅延するので、得られる設定時間は得られるホールド時間よりも幾分大きくすることができる。これは実際の同期システムでは一般に設定時間よりも少ないホールド時間を必要とするので有利である。
【００３５】
データの第２の単位は、Ｍ−ＣＬＫの立上り７０でＳＡＲチップから刻時して、Ｔ＿ＣＬＫの次の立上り（図示せず）で続いてサンプルすることができる。
【００３６】
図３の下半分（Ｍ−ＣＬＫ信号６０と共に）は６２２Ｍｂｐｓのクロックレートでのデータ送信を例示している。６２２Ｍｂｐｓでは、データはＭ−ＣＬＫ６０の立上り毎に送信することができる。従ってデータは例えば立上り６６、７２、７０で送信し、ＰＨＹチップでそれぞれ時点７４、７６、７８で得ることができる。Ｔ＿ＣＬＫは第１の反転Ｍ−ＣＬＫ６０により生成して反転クロック信号８０を形成する。反転信号８０は次にクロックジェネレータ４４（図２）によりＰＨＹチップに送信され、そこでＴ＿ＣＬＫ信号８２として幾分の遅延を有して受信される。データはＰＨＹチップによりＴ＿ＣＬＫの立上りでサンプルする。従って時点７４で得られるデータは立上り７５でサンプルされ、時点７６で得られるデータは立上り７７でサンプルされたりする。１５５Ｍｂｐｓシステムと同様に、データはそれにより約半分のＴ＿ＣＬＫ周期設定時間と半分のＴ＿ＣＬＫ周期ホールド時間でサンプルされる。もちろん６２２ＭｂｐｓモードでのＴ＿ＣＬＫは１５５ＭｂｐｓモードでのＴ＿ＣＬＫより２倍早い。それにもかかわらず、設定及びホールド時間は実質的に等しく、送信遅延があれば、設定時間の増大をもたらすが、それは利点となる。
【００３７】
このように図３は、Ｔ＿ＣＬＫを適切に合成することで、ＰＨＹチップにより設定及びホールド時間の最適バランスで及びサンプルデータのためにＵＴＯＰＩＡプロトコルに対する修正を何ら必要とせずにデータをサンプルできることを示している。
【００３８】
図４はＰＨＹチップによりＳＡＲチップに送られたデータの受信を例示している。データはＲ＿ＣＬＫ信号８６の立上り８４でＰＨＹチップから刻時する。Ｒ＿ＣＬＫ８６は図３のＴ＿ＣＬＫ信号６４にほぼ相当し、同様にＭ−ＣＬＫ信号６０、６２に基づいている。
【００３９】
立上り８４で送信されたデータはＳＡＲチップで時点８５で得られるようになる。データはＲ＿ＣＬＫ８６の次の立上り８７でデータ装置５２（図２）によりサンプルされる。サンプルされたデータは次に時点８９で装置５６（図２）によりＭ−ＣＬＫに再同期化される。８７と８９間で得られる時間は、データをＭ−ＣＬＫに再同期化するのに得られる時間を示す。データはＭ−ＣＬＫの立上り９１よりもＲ＿ＣＬＫの立上り８７でサンプルされ、部分的に適切な設定及びホールド時間を確保する。これはＲ＿ＣＬＫはＭ−ＣＬＫを有する位相であるが、それからわずかに遅延されているので真である。
【００４０】
６２２ＭｂｐｓでＰＨＹチップから送られたデータの受信を図４の下半分に示す。データはＲ＿ＣＬＫ信号９２の立上り９３でＰＨＹチップから刻時する。６２２Ｍｂｐｓモードでは、Ｒ＿ＣＬＫは１５５Ｍｂｐｓモードのものよりも２倍早い。立上り９３で送信されたデータは時点９４でＳＡＲチップ１０によりサンプルできるようになる。データは実際にはＲ＿ＣＬＫ信号９２の次の立上り９５でサンプルする。Ｍ＿ＣＬＫへのデータの再同期化は再びクロック立上り９１で生じる。
【００４１】
このように図３、４は、適切な設定、ホールド時間は１５５Ｍｂｐｓ、６２２Ｍｂｐｓの両データ送信モードで達成してデータを送信できることを例示している。以上は複雑な反復的同調なしに達成できる。むしろそれは、部分的にクロック信号Ｔ＿ＣＬＫ、Ｒ＿ＣＬＫの適切な合成を通して及びＲ＿ＣＬＫ信号を使用してＳＡＲチップ１０が受信するデータをサンプルすることで達成できる。
【００４２】
例示的な実施形態
以上は本発明の例示的な実施形態の重要な側面を説明するものであるが、以下では本発明を実施する特定のＡＳＩＣを説明する。ＡＳＩＣを使用したネットワークをも説明する。
【００４３】
図５に図４のＳＡＲチップを取り入れた例示的なコンピュータシステムネットワーク１１０を示す。コンピュータシステムネットワーク１１０は、おそらく図１−４に示すアーキテクチャを実施する１つ以上のネットワークインターフェイス回路（ＮＩＣ）ＳＡＲ  ＡＳＩＣ回路１１２を取り入れたホストコンピュータシステム（図示せず）を含んでいる。ＳＡＲ  ＡＳＩＣ１１２は局所ＡＴＭスィッチ１１４を通して公衆ＡＴＭスィッチ１１６に接続してネットワーク１１０に接続されたホストコンピュータシステム間でのデータの非同期転送を可能にしている。代わりにＳＡＲ  ＡＳＩＣ１１２を直接公衆ＡＴＭスィッチ１１６に接続することもできる。図５に示すように、コンピュータシステムネットワーク１１０には更に、ＡＴＭネットワークを支援フレームワークとして利用するイーサネットあるいはトークンリングネットワーク１１７などの他のネットワークを接続するゲートウェイとしての役割をする局所ＬＡＮエミュレータ１１５の用途を取り入れたコンピュータシステムを含めることもできる。
【００４４】
図６はＳＡＲ  ＡＳＩＣ１１２のアーキテクチャを例示する単純化システム図である。ＳＡＲ  ＡＳＩＣ１１２はシステムバス１３８を通して接続されたホストコンピュータシステムを、ＡＴＭプロトコルに従って作動する媒体１４０にインターフェイスする。
【００４５】
図示するＳＡＲ  ＡＳＩＣ１１２は、システムバスインターフェイス１２０、総称的入出力（ＧＩＯ）インターフェイス１２４、システム・ＡＴＭ層コア１２２、局所スレーブインターフェイス１２６、送信（ＴＸ）ＦＩＦＯＳ１２８アレイ、受信（ＲＸ）ＦＩＦＯＳ１３０アレイ、媒体インターフェイス１３２、外部バッファメモリインターフェイス１３４、及びクロック合成回路１３６を含んでいる。
【００４６】
ネットワークインターフェイス回路１１２の構成要素１２０−１３６は協働して、ホストコンピュータとネットワーク内の他のコンピュータ間でデータを複数の帯域幅グループで複数の動的に割り当てられたチャネルを通して非同期的に転送する。ネットワークインターフェイス回路１１２の構成要素は、集合的にはホストコンピュータシステムのシステムバス１３８に接続された多チャネル知的直接メモリアクセス（ＤＭＡ）制御器として機能する。１実施形態では、複数送受信チャネルは、全二重１５５／６２２Ｍｂｐｓ物理リンクを利用した仮想接続としてサービスされる。外部バッファメモリインターフェイス１３４を介してシステムバス１３８上で外部バッファメモリ１４２に対して異なるチャネルに予約した複数データパケットは、システム・ＡＴＭ層コア１２２により送信セルにセグメント化して媒体インターフェイス１３２を通して媒体１４０に送信する。コア１２２は更に再組立ロジックを含み、受信パケットの再組立を容易にしている。
【００４７】
コア１２２と媒体インターフェイス１３２間に接続したＴＸ、ＴＲ  ＦＩＦＯＳ１２８、１３０は送信、受信パケットの送信、受信セルペイロードをそれぞれ実施する。媒体インターフェイス１３２はクロック合成回路１３６が出すクロック信号により駆動するネットワークの媒体１４０にセルを送受信する。１実施形態では、媒体すなわち媒体インターフェイス１３２はＡＴＭフォーラム特別仕様に記述されているようにＵＴＯＰＩＡ基準に合致したものである。ＵＴＯＰＩＡ仕様に合致するには及び上記の理由のため、クロック合成回路１３６は２０ＭＨｚないし４０ＭＨｚのクロック信号を出して媒体インターフェイス１３２が１５５Ｍｂｐｓについて２０ＭＨｚのバイトストリームをあるいは６２２Ｍｂｐｓデータストリームについては４０ＭＨｚの１６ビットストリームを支援できるようにする。
【００４８】
媒体インターフェイス１３２はそれぞれ４バイトセルヘッダと４８バイトペイロードを有する５２バイトデータセルをＴＸＦＩＦＯ１２８から受け取る。媒体インターフェイス１３２は５３バイトデータセルを媒体１４０に提供する前にそれぞれのセルにセルヘッダに５番目のバイトとしてチェックサムを挿入する。逆に媒体インターフェイス１３２が媒体１４０からセルを受けるときは、媒体インターフェイス１３２はそれぞれのセルの５番目のバイトのチェックサムを検査して、チェックサムが正しいかどうかを判定する。正しければチェックサムを示すバイトをセルから取り除いて、セルをＲＸＦＩＦＯ１３０に先送りする。さもなければセル全体を却下する。
【００４９】
システムバスインターフェイス１２０及びＧＩＯインターフェイス１２４は、ホストコンピュータシステムを媒体１４０への転送の細目から絶縁し、更にコア１２２をシステムバス１３８とホストデータ構造の細目から絶縁する。１実施形態では、システムバスは電気電子学会（ＩＥＥＥ）基準１４９６仕様に明記されたＳ−Ｂｕｓとしている。システムバスインターフェイス１２０はＳ−Ｂｕｓの仕様に従って通信するように構成する。システムバスインターフェイス１２０は異なるホストコンピュータシステムバスに合致するように構成できる。システムバスインターフェイス１２０は更にＧＩＯインターフェイス１２４で明記されたプロトコルに従ってデータを転送、受信するように構成する。ＧＩＯインターフェイス１２４は、コア１２２がホストコンピュータと通信する単一のインターフェイスを提供する。従ってコア１２２は、異なるホストコンピュータシステム、バスにインターフェイスするＳＡＲ  ＡＳＩＣｓ１１２の異なる実施形態に対して変更する必要がない。ホストコンピュータシステム１４８には、データパケットと送受信されているパケットに対するポインタを含むホストメモリ１４９が含まれている。前述したように、ＳＡＲ  ＡＳＩＣｓ１１２は更に、ホストコンピュータシステムで走行しているアプリケーションから非同期転送のセル記述細目をシールドする。現今の目的のためには、ホストコンピュータシステム１４８上で走行しているソフトウエアは、従来技術でよく知られているようにラップアラウンド送受信リングとパケットインターフェイスと共に用いて送受信データを管理するものと想定される。
【００５０】
以上、１つ以上のホストコンピュータに接続されたシステムバスをＡＴＭで作動するＢ−ＩＳＤＮシステムに相互接続するのに使用するパケットのセルへのセグメント化及びセルのパケットへの再組立を取り扱うＳＡＲチップを説明したが、本発明の原理は他のシステムにも適用でき、特にデータを送信するような、いずれのデータ変換システムでも利用を見いだすことができる。
【００５１】
従って以上に説明した例示的な実施形態は本発明の一般的な原理を単に例示したものであり、本発明の範囲を限定するものと解釈すべきではない。
【図面の簡単な説明】
【図１】  ホストから転送されたパケットをＡＴＭシステムに送信するセルに変換及びその逆を行うホスト／ＡＴＭシステムインターフェイス（ＳＡＲチップ）を示すブロック図である。
【図２】  １５５Ｍｂｐｓないし６２２Ｍｂｐｓでデータを送受信する要素を特に例示した図１のＳＡＲチップのブロック図である。
【図３】  ＳＡＲチップから図１のＵＴＯＰＩＡＰＨＹシステムへのデータ送信を例示したタイミング図である。
【図４】  ＵＴＯＰＩＡ  ＰＨＹチップから図１のＳＡＲチップに送信されたデータの受信を例示したタイミング図である。
【図５】  図１ー４のＳＡＲチップを使用したネットワークを例示したブロック図である。
【図６】  図５に例示したネットワーク内で使用する図１ー４のＳＡＲチップの例示的なＡＳＩＣ実施形態を示すブロック図である。
【符号の説明】
１０  セグメント化・最組立ユニット
１２  ホストコンピュータ
１８  物理的層インターフェース
２２  光ファイバその他の媒体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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