(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成され、ゲート電極がワード線に接続され、ドレイン領域がビット線に接続され、ソース領域が接地されたＭＯＳＦＥＴから成るメモリセルを備え、
前記メモリセルに書き込まれたデータを読み出す動作が、前記ゲート電極に印加されるゲート電圧Ｖｇ、前記ドレイン領域に印加されるドレイン電圧Ｖｄ、前記メモリセルにおけるボディ領域に所定量のホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth１、前記ボディ領域に前記所定量より少ないホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth０との間に、Ｖｄ＞Ｖｇ−Ｖth０の関係が成立するバイアス条件、かつ飽和領域で行われることを特徴とする半導体記憶装置。
【請求項２】
ＳＯＩ基板上に形成され、ゲート電極がワード線に接続され、ドレイン領域がビット線に接続され、ソース領域が接地されたＭＯＳＦＥＴから成るメモリセルを備え、
前記メモリセルに書き込まれたデータを読み出す動作が、前記ゲート電極に印加されるゲート電圧Ｖｇ、前記ドレイン領域に印加されるドレイン電圧Ｖｄ、前記メモリセルにおけるボディ領域に所定量のホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth１、前記ボディ領域に前記所定量より少ないホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth０との間に、Ｖｄ＞Ｖｇ−Ｖth０、かつＶth１≦Ｖｇ≦Ｖth０の関係が成立するバイアス条件、かつ飽和領域で行われることを特徴とする半導体記憶装置。
【請求項３】
ＳＯＩ基板上に形成され、ゲート電極がワード線に接続され、ドレイン領域がビット線に接続され、ソース領域が接地されたＭＯＳＦＥＴから成るメモリセルを備えた半導体記憶装置の読み出し方法であって、
前記メモリセルに書き込まれたデータを読み出す動作を、前記ゲート電極に印加されるゲート電圧Ｖｇ、前記ドレイン領域に印加されるドレイン電圧Ｖｄ、前記メモリセルにおけるボディ領域に所定量のホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth１、前記ボディ領域に前記所定量より少ないホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth０との間に、Ｖｄ＞Ｖｇ−Ｖth０の関係が成立するバイアス条件、かつ飽和領域で行うことを特徴とする半導体記憶装置の読み出し方法。
【請求項４】
ＳＯＩ基板上に形成され、ゲート電極がワード線に接続され、ドレイン領域がビット線に接続され、ソース領域が接地されたＭＯＳＦＥＴから成るメモリセルを備えた半導体記憶装置の読み出し方法であって、
前記メモリセルに書き込まれたデータを読み出す動作を、前記ゲート電極に印加されるゲート電圧Ｖｇ、前記ドレイン領域に印加されるドレイン電圧Ｖｄ、前記メモリセルにおけるボディ領域に所定量のホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth１、前記ボディ領域に前記所定量より少ないホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth０との間に、Ｖｄ＞Ｖｇ−Ｖth０、かつＶth１≦Ｖｇ≦Ｖth０の関係が成立するバイアス条件、かつ飽和領域で行うことを特徴とする半導体記憶装置の読み出し方法。
【請求項５】
前記メモリセルに書き込まれたデータを読み出した後、前記メモリセルに前記データを書き込むリストアを行うことを特徴とする請求項３又は４記載の半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその読み出し方法に係わり、特にＳＯＩ（Silicon On Insulator）基板上に形成されるＦＢＣ（Floating Body Cell）メモリ及びその読み出し方法に関する。
【背景技術】
【０００２】
（１）ＦＢＣメモリの構造
ＦＢＣメモリは、ＳＯＩ基板上に形成されたｎ型ＭＯＳＦＥＴであって、以下に概略構造について述べる。メモリセルが有する電極には、以下の４種類が存在する。
１）ワ−ド線：読み出し、書き込み動作時にメモリセルを選択するために駆動されるものであり、メモリセル単体のＭＯＳＦＥＴにおけるゲート電極に対応する。ゲート電圧Ｖｇが印加される。
２）ビット線：読み出し、書き込み動作時にメモリセルに適切なバイアス電圧を印加するものであり、データが入出力され、メモリセル単体のＭＯＳＦＥＴにおけるドレイン電極に対応する。ドレイン電圧Ｖｄが印加される。
３）ソース線：メモリセル単体のＭＯＳＦＥＴにおけるソース電極に対応し、接地電圧ＶSSが印加される。
４）プレート線：ＳＯＩ基板におけるボックス酸化膜の下面に形成される電極であり、メモリセル単体のＭＯＳＦＥＴにおいてフローティング状態にあるボディ領域の対向電極である。
【０００３】
（２）ＦＢＣメモリの動作
上記構造を有するＦＢＣメモリの動作について説明する。
【０００４】
１）データ”１”の書き込み時
ドレイン電圧Ｖｄ=２Ｖ、ゲート電圧Ｖｇ=１．５Ｖにバイアスすることで、メモリセル単体のｎ型ＭＯＳＦＥＴを飽和領域で動作させる。これにより、インパクトイオン化現象がメモリセルのドレイン端で発生し、ホットキャリアが発生する。発生したホールを、メモリセル単体のボディ領域に蓄積する。ボディ領域にホールが蓄積されると、ＭＯＳＦＥＴの閾値電圧（メモリセルが”１”データを保持しているときの閾値電圧をＶth１とする）は、ボディ効果によって通常よりも下がる。
【０００５】
尚、ＦＢＣメモリにおけるメモリセルと異なり、バルクのＭＯＳＦＥＴではインパクトイオン化現象で発生したホールは基板からウエルコンタクトを介して吸収されてしまうので、メモリセルには蓄積されない。
【０００６】
２）データ”０”の書き込み時
ドレイン電圧Ｖｄ＝−１．５Ｖ、ゲート電圧Ｖｇ＝１．５Ｖにバイアスすることで、メモリセル単体のドレイン端のｐｎ接合を順方向にバイアスする。これにより、ボディ領域中に蓄積されたホールをドレイン側に引き抜くことで、ボディ領域のポテンシャルが深くなり、閾値電圧（メモリセルが”０”データを保持しているときの閾値電圧をＶth０とする）は高くなる。
【０００７】
３）読み出し時
ドレイン電圧Ｖｄ＝０．２Ｖ、ゲート電圧Ｖｇ＝１．５Ｖにバイアスすることで、メモリセルを線形領域で動作させる。これにより、書き込まれたデータの相違によるボディ領域のポテンシャルの差を、閾値電圧Ｖth１とＶth０との差として読み出す。以上が、ＦＢＣメモリセルの動作時におけるバイアス条件である。
【０００８】
（３）ＦＢＣメモリの特性
ＦＢＣメモリでは、データの読み出し動作を線形領域で行っていた。これにより、ボディ領域中の信号は劣化しないと考えられて来たが、実際にはチャージポンピングと呼ばれる現象によってボディ領域中に蓄えられたキャリアが減少していくことが確認されている。
【０００９】
この現象は、データ”１”が書き込まれてホールがボディ領域中に蓄積されたメモリセルのワード線に対して複数回アクセスを行うと、シリコン酸化膜とシリコン基板との界面の界面準位にホールがトラップされて、”１”データが”０”データに変化するというものである。このような現象のために、結果的にＦＢＣメモリにはリストア動作が必要になる。
【００１０】
次に、ＦＢＣメモリセルとしてのＭＯＳＦＥＴを線形で動作させることの問題について述べる。
【００１１】
線形領域で動作しているＭＯＳＦＥＴのドレイン電流Ｉｄは、以下の式で与えられる。
Ｉｄ＝Ｋ（Ｖｇ−Ｖth−１／２×Ｖｄ）×Ｖｄ    （１）
【００１２】
一方、飽和領域で動作しているＭＯＳＦＥＴのドレイン電流Ｉｄは、以下のようである。
Ｉｄ＝Ｋ（Ｖｇ−Ｖth）２                        （２）
ここで、Ｋはデバイスの基本パラメータ（ゲート長、ゲート幅、ゲート酸化膜厚等のパラメータ）に依存する量とする。
【００１３】
上記（１）式と（２）式とを比較すると明らかであるが、飽和領域動作ではドレイン電流Ｉｄはドレイン電圧Ｖｄに依存せず、線形領域動作ではドレイン電圧Ｖｄに依存する。
【００１４】
ドレイン電圧Ｖｄに依存するということは、ＭＯＳＦＥＴの寄生抵抗（チャネル抵抗Ｒch＋ドレイン抵抗Ｒd＋ソース抵抗Ｒs）がドレイン電流Ｉｄのばらつきを大きくすることになる。線形領域動作では、チャネル抵抗Ｒch以外の寄生抵抗（ドレイン抵抗Ｒd＋ソース抵抗Ｒs）の影響を受けやすくなるためである。
【００１５】
一方、飽和領域動作では、ドレイン電圧Ｖｄに依存しないため、全寄生抵抗に占めるチャネル抵抗Ｒchの占める割合が大きくなる。
【００１６】
ＦＢＣメモリにおけるメモリセルのデータの読み出しは、ボディ領域のポテンシャルの差を閾値電圧Ｖth１とＶth０との差として読み出すことで行われる。しかし、実際には閾値電圧Ｖth１、Ｖth０自体は直接読み出せないので、それぞれのドレイン電流Ｉｄを読み出すことになる。
【００１７】
このように、従来のＦＢＣメモリでは、ボディ領域のポテンシャルの差をドレイン電流Ｉｄの差として線形領域動作で読み出しており、ドレイン電流Ｉｄのばらつきに寄生抵抗のばらつきが重畳されて、データの読み出しに誤動作が生じて歩留まりを低下させるという問題があった。
【００１８】
従来のＦＢＣメモリに関する文献名を以下に記載する。
【特許文献１】特開２００２−２４６５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、データ読み出し動作における誤動作を防止し、歩留まりを向上させることが可能な半導体記憶装置及びその読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の一態様による半導体記憶装置は、ＳＯＩ基板上に形成され、ゲート電極がワード線に接続され、ドレイン領域がビット線に接続され、ソース領域が接地されたＭＯＳＦＥＴから成るメモリセルを備え、前記メモリセルに書き込まれたデータを読み出す動作が、前記ゲート電極に印加されるゲート電圧Ｖｇ、前記ドレイン領域に印加されるドレイン電圧Ｖｄ、前記メモリセルにおけるボディ領域に所定量のホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth１、前記ボディ領域に前記所定量より少ないホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth０との間に、Ｖｄ＞Ｖｇ−Ｖth０の関係が成立するバイアス条件、かつ飽和領域で行われることを特徴とする。
【００２１】
あるいは、本発明の一態様による半導体記憶装置は、前記メモリセルに書き込まれたデータを読み出す動作が、Ｖｄ＞Ｖｇ−Ｖth０、かつＶth１≦Ｖｇ≦Ｖth０の関係が成立するバイアス条件、かつ飽和領域で行われることを特徴とする。
【００２２】
本発明の一態様による半導体記憶装置の読み出し方法は、前記メモリセルに書き込まれたデータを読み出す動作を、前記ゲート電極に印加されるゲート電圧Ｖｇ、前記ドレイン領域に印加されるドレイン電圧Ｖｄ、前記メモリセルにおけるボディ領域に所定量のホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth１、前記ボディ領域に前記所定量より少ないホールが蓄積された時の前記ＭＯＳＦＥＴの閾値電圧Ｖth０との間に、Ｖｄ＞Ｖｇ−Ｖth０の関係が成立するバイアス条件、かつ飽和領域で行うことを特徴とする。
【００２３】
あるいはまた、本発明の一態様による半導体記憶装置の読み出し方法は、前記メモリセルに書き込まれたデータを読み出す動作を、Ｖｄ＞Ｖｇ−Ｖth０、かつＶth１≦Ｖｇ≦Ｖth０の関係が成立するバイアス条件、かつ飽和領域で行なうことを特徴とする。
【発明の効果】
【００２４】
本発明の半導体記憶装置及びその読み出し方法によれば、ＦＢＣのボディ領域内に蓄えられた信号を正確に検知してデータ読み出し動作における誤動作を防止し、歩留まりを向上させることが可能である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を参照して説明する。
【００２６】
（１）実施の形態１
先ず、本実施の形態１による半導体記憶装置におけるメモリセルの概略構造について説明する。図１にメモリセルＭＣの等価回路、図２にメモリセルＭＣを構成するｎ型ＭＯＳＦＥＴの縦断面構造を示す。
【００２７】
このｎ型ＭＯＳＦＥＴでは、半導体基板１００上にシリコン酸化膜１０１が形成され、シリコン酸化膜１０１上にプレート線１０２、ゲート絶縁膜１０３が形成され、その上にｐ型シリコン層１０５が形成されたＳＯＩ基板が用いられている。
【００２８】
シリコン層１０５上にゲート絶縁膜１０７を介してゲート電極１０８が形成され、ゲート電極１０８に対して自己整合的に、ｐ型シリコン層１０５においてｎ型ドレイン拡散層１０６、ｎ型ソース拡散層１０４が形成されている。
【００２９】
ゲート電極１０８がワード線ＷＬに接続されており、読み出し、書き込み動作時にメモリセルを選択するために駆動される。ドレイン拡散層１０６がビット線ＢＬに接続されており、読み出し、書き込み動作時にバイアス電圧が印加されて、データが入出力される。ソース拡散層１０４がソース線ＳＬに接続され、接地端子ＶSSに接続されている。プレート線１０２は、ＳＯＩ基板におけるシリコン酸化膜１０１下において、フローティング状態にあるボディ領域のｐ型シリコン層１０５と対向するように配置されている。
【００３０】
図３に、半導体記憶装置におけるセルアレイの構成を示す。
【００３１】
ロー方向に沿って配線された複数本のワード線ＷＬとカラム方向に沿って配線された複数本のビット線ＢＬとの交点に、複数のメモリセル（ＦＢＣ）ＣＥＬＬが格子状に配置されてセルアレイが構成されている。
【００３２】
ロー方向に沿って配置された各ブロック毎に、ロー方向に沿う一列にデータ”０”が予め書き込まれたダミーセルＤＣＥＬＬ０と、隣接する一列にデータ”１”が書き込まれたダミーセルＤＣＥＬＬ１が配列されており、”０”データが書き込まれたダミーセルＤＣＥＬＬ０にはダミーワード線ＤＷＬ０、”１”データが書き込まれたダミーセルＤＣＥＬＬ１にはダミーワード線ＤＷＬ１が接続されている。ダミーセルＤＣＥＬＬ１、ＤＣＥＬＬ０は、メモリセルＣＥＬＬからデータを読み出す際の基準電流を生成するために設けられている。
【００３３】
他のメモリセルＣＥＬＬには、それぞれロー方向に沿って対応するワード線ＷＬが接続されている。ダミーセルＤＣＥＬＬ０、ＤＣＥＬＬ１と、メモリセルＣＥＬＬとはサイズ、構造及び電気的特性が等価である。
【００３４】
ここで、ボディ領域により多くホールが含まれた状態がデータ”１”に対応し、より少ないホールが含まれた状態がデータ”０”に対応すると定義する。そして、各メモリセル、ダミーセルのソースは接地され、ドレインがビット線ＢＬに接続され、ゲートはワード線ＷＬ、ダミーワード線ＷＬ０、ＤＷＬ１のいずれかに接続され、ボディ領域は電気的に浮遊状態であるとする。
【００３５】
セルアレイの図中上端に、ワード線ＷＬ、ダミービット線ＤＷＬ０、ＤＷＬ１を選択するローデコーダＲＤがブロック毎に配置され、同様に図中右端にビット線ＢＬを選択するカラムデコーダＣＤが複数配置されている。尚、カラムデコーダＣＤには複数のカラム選択線ＣＳＬが接続されている。
【００３６】
ロー方向に沿って、ワード線方向に沿って複数のセンスアンプＳ／Ａが配置されており、各センスアンプＳ／Ａはその左右に配置されたセルアレイで共有された状態で１対のビット線ＢＬが接続されており、ビット線ＢＬを介してメモリセルに書き込まれたデータの読み出しを行う。
【００３７】
あるいは、ダミーセルを用いずにセルアレイが構成されていてもよく、この場合の構成を図４に示す。
【００３８】
ダミーセルは存在せず、複数のメモリセルＣＥＬＬのみが配置されており、全てのセンスアンプＳ／Ａにセルアレイの外部から基準電圧ＶＲＥＦが入力される。この基準電圧ＶＲＥＦは、半導体記憶装置内部で生成し、あるいは装置外部から入力される。他の構成要素で図３に示されたものと同一のものには、同一の番号を付して説明を省略する。
【００３９】
この場合の基準電圧ＶＲＥＦは、各メモリセルＣＥＬＬにビット線ＢＬを介して印加されるドレイン電圧Ｖｄに相当するので、後述する（３）式を満たす必要がある。
【００４０】
図３に示されたようにダミーセルを用いる場合は、製造プロセスの変動等によりメモリセルの特性が設計値からずれた場合にも、ダミーセルが同様にずれることにより救済される。但し、動作速度は低下する。一方、図４に示されたようにダミーセルを用いない場合は、基準電圧ＶＲＥＦにより一意的に決定されるので特性が変動した場合に救済が困難であるが、動作速度は速くなる。
【００４１】
次に、本実施の形態１によるＦＢＣメモリにおける動作について説明する。
【００４２】
１）データ”１”の書き込み
ドレイン電圧Ｖｄを２Ｖ、ゲート電圧Ｖｇを１．５Ｖに設定する。メモリセルのｎ型ＭＯＳＦＥＴを飽和領域で動作させる。これにより、インパクトイオン化現象がＭＯＳＦＥＴのドレイン拡散層１４の端部で発生し、ホットキャリアが発生する。発生したホールがボディ領域（ｐ型半導体層１２）に蓄積する。ボディ領域にホールが蓄積されると、ＭＯＳＦＥＴの閾値電圧Ｖth１はボディ効果によりホールの蓄積前より低下する。
【００４３】
２）データ”０”の書き込み
ドレイン電圧Ｖｄを−１．５Ｖ、ゲート電圧Ｖｇを１．５Ｖに設定する。メモリセルのドレイン端のｐｎ接合を順方向にバイアスする。これにより、ボディ領域中に蓄積されたホールがドレイン拡散層１４に引き抜かれ、ボディ領域のポテンシャルが深くなり閾値電圧Ｖth０が閾値電圧Ｖth１より高くなる。
【００４４】
３）読み出し
従来は、上述したように、ドレイン電圧Ｖｄを０．２Ｖ、ゲート電圧Ｖｇを１．５Ｖに設定することで、メモリセルを線形領域で動作させることにより、ボディ領域のポテンシャルの差を閾値電圧Ｖth１、Ｖth０の差として読み出していた。これにより、ドレイン電流Ｉｄがドレイン電圧Ｖｄに依存し、ＭＯＳＦＥＴの寄生抵抗の影響をより大きく受けることになり、ドレイン電流Ｉｄのばらつきに寄生抵抗のばらつきが重畳されて、読み出しに誤動作が発生し歩留まりを低下させていた。
【００４５】
このように、従来はメモリセルを線形領域で動作させることで”０”データの保持性の劣化を抑制しようとしていた。しかし、チャージポンピング現象を防止するためにＦＢＣメモリにおいてもリストア動作が必要になったため、線形領域動作に固持する必要性がない点に本発明は着目して成されたものである。
【００４６】
そこで、本実施の形態１では、データの読み出し時に飽和領域で動作させることとし、データの読み出し時におけるバイアス条件に特徴があり、以下の（３）式を満たすように設定する。
Ｖｄ＞Ｖｇ−Ｖth０                        （３）
【００４７】
例えば、閾値電圧Ｖth１＝０．７Ｖ、Ｖth０＝１．０Ｖ程度とした場合、ドレイン電圧Ｖｄを１．０Ｖ、ゲート電圧Ｖｇを１．５Ｖに設定した状態で、メモリセルの読み出しを行う。
【００４８】
これによりメモリセルとしてのＭＯＳＦＥＴを、ドレイン電流Ｉｄのばらつきがより少ない飽和領域において動作させることができ、ボディ領域の信号差を正確に読み出すことができる。読み出した後に、データのリストアを行う。
【００４９】
図５に、本実施の形態１におけるデータ”０”の書き込み、データの保持、読み出し、読み出し後のデータ”０”のリストア、データの保持、読み出し、データ”１”の書き込み、データの保持の各動作における、ワード線ＷＬのゲート電圧Ｖｇ、ビット線ＢＬのドレイン電圧Ｖｄ、ボディ領域１２の電圧Ｖｂの変化を示す。
【００５０】
ここで、読み出し時におけるビット線ＢＬのドレイン電圧Ｖｄは、上述したように上記（３）式を満たすように０．７Ｖ（ゲート電圧Ｖｇは１．５Ｖ）としている。
【００５１】
これに対し、読み出し時に線形領域で動作させる参考例としての各電圧の変化を図６に示す。この場合は、読み出し時のビット線ＢＬのドレイン電圧Ｖｄは、０．２Ｖとなっている。他の動作（書き込み、保持、リストア）におけるバイアス条件は、図５の本実施の形態１におけるものと同一である。
【００５２】
次に、リストア動作の概念について述べる。尚、ここでは所定時間毎に行う書き込み動作をリフレッシュ、データの読み出し直後に行う書き込み動作をリストアと称して両者を区別する。
【００５３】
メモリは、そのデータの保持の機構やメモリセルの構造等により分類されるが、データの読み出し時に保持していたデータを破壊するメモリと、非破壊のものとに分類することもできる。例えば、ＤＲＡＭ（Dynamic Random Access Memory）は保持データを破壊するメモリであり、ＮＡＮＤ型フラッシュメモリは非破壊メモリである。
【００５４】
ＤＲＡＭについて考えると、データ保持時の電圧に関し、メモリセルのビット線ＢＬは電圧Ｖｂｌｅｑに設定する。
【００５５】
ここで、電圧Ｖｂｌｅｑは多くの場合ビット線ＢＬをイコライズするため、書き込み時におけるビット線ＢＬのハイレベルの電圧Ｖｂｌｈの１／２である。
【００５６】
データが蓄えられているストレージノードＳＮの電位は、Ｖｂｌｈ又は０である。
【００５７】
読み出し時には、当該メモリセルのワード線ＷＬが電圧Ｖｐｐまで上昇し、メモリセルがオンして、ストレージノードと同電位になる。
【００５８】
ストレージノードにハイレベルの電位Ｖｂｌｈが書かれている場合は、読み出し時の電位とビット線電圧Ｖｂｌｅｑとの差を信号電圧Ｖｓｉｇｎａｌとすると、
Ｖｓｉｇｎａｌ＝１／２＊Ｃｓ／（Ｃｂｌ＋Ｃｓ）＊Ｖｂｌｈ  （４）
という関係が成り立つ。
【００５９】
ここで、Ｃｓはストレージノードの容量、Ｃｂｌはビット線容量とする。
【００６０】
このときのストレージノードＳＮの電位とビット線ＢＬの電位とは同電位であるため、ストレージノードＳＮの電位は１／２＊Ｖｂｌｈ＋Ｖｓｉｇｎａｌとなる。
【００６１】
なお、ストレージノードＳＮにデータ”０”が書かれている場合も同様であるが、読み出し時の電位とビット線電位Ｖｂｌｅｑとの差である信号電圧Ｖｓｉｇｎａｌは、
Ｖｓｉｇｎａｌ＝−１／２＊Ｃｂｌ／（Ｃｂｌ＋Ｃｓ）＊Ｖｂｌｈ  （５）
となる。
【００６２】
このように、読み出し前のデータと読み出し後のデータとで変化が生じる、即ちデータが破壊されるので、次にワード線ＷＬが選択される前に正しいデータを再度書き込む必要がある。この再度の書き込み動作を、リストアという。
【００６３】
従来は、ＦＢＣは非破壊型メモリであって、ボディ領域中のホールは消去しない限りなくならないと考えられていた。
【００６４】
ところが、上述したようにチャージポンピング現象により、ボディ領域中のホールが失われるということが確認された。ゆえにデータを読み出した後に、データをリストアする必要が生じている。
【００６５】
そこで本実施の形態１では、ビット線ＢＬのドレイン電圧Ｖｄが上記（３）式を満たすバイアス条件でデータの読み出しを行うことで、データを破壊しながらも読み出しマージンを向上させ、かつ読み出し後にリストアによりデータを再度書き込むこととしている。
【００６６】
ここで、上記（３）式により動作マージンが向上する理由について述べる。
【００６７】
図７に、上記参考例による１個の半導体記憶装置におけるゲート電圧に対するドレイン電流の特性と、上記実施の形態１による１個の半導体記憶装置におけるゲート電圧に対するドレイン電流の特性とを対比して示す。
【００６８】
参考例による半導体記憶装置では、上述したように、データの読み出しの際にメモリセルを線形領域で動作させる。ここでは、ドレイン電圧Ｖｄを０．２Ｖに設定し、ゲート電圧Ｖｇを横軸にとって変化させた場合における、データ”０”が書き込まれたメモリセルと、データ”１”が書き込まれたメモリセルとにおけるそれぞれのドレイン電流が示されている。
【００６９】
これに対し、本実施の形態１では、データの読み出し時にメモリセルを飽和領域で動作させる。ここでは、上記（３）式を満たすように、ドレイン電圧Ｖｄを１．０Ｖに設定し、ゲート電圧Ｖｇを変化させた場合における、データ”０”が書き込まれたメモリセルと、データ”１”が書き込まれたメモリセルとにおけるそれぞれのドレイン電流が示されている。
【００７０】
このグラフから明らかなように、ドレイン電圧Ｖｄが０．２Ｖである参考例の場合と、１．０Ｖである本実施の形態１の場合とで、ゲート電圧Ｖｇに対するドレイン電流特性が以下のように異なっている。
【００７１】
１）ドレイン電圧Ｖｄが１．０Ｖである本実施の形態１の方が参考例よりも、データ”０”、”１”のいずれが書き込まれたメモリセルにおいてもそれぞれに大きいドレイン電流が得られる。
【００７２】
２）少なくとも、ゲート電圧Ｖｇが０．７〜１．１Ｖの範囲では、本実施の形態１の方が参考例より、データ”０”が書き込まれたメモリセルのドレイン電流と、データ”１”が書き込まれたメモリセルのドレイン電流との差が大きく、読み取り誤差が小さいことがわかる。
【００７３】
図７より、ゲート電圧Ｖｇが１．１Ｖ以上の範囲においても、本実施の形態１の方が参考例よりデータによるドレイン電流の差が大きく、読み取り誤差が小さい点は読みとれるが、次の測定結果によりさらに検証する。
【００７４】
図８に、上記参考例による１０００個の半導体記憶装置におけるデータ”０”が書き込まれたメモリセル、データ”１”が書き込まれたメモリセルのゲート電圧が１．４Ｖの時のそれぞれのドレイン電流の分布を示す。
【００７５】
ここで、データ”０”が書き込まれた１０００個のメモリセルのドレイン電流の分布が、データ”１”が書き込まれた１０００個のメモリセルのドレイン電流の分布から横軸方向に沿って離れているほど、センスマージンが大きく読み出し誤差が小さいことになる。
【００７６】
しかし、図８において矢印Ａ１で示されたセンスアンプＳ／Ａにおける基準電流を３．９μＡとしたときのそれぞれのドレイン電流の分布を比較すると、データ”０”が書き込まれたメモリセルとデータ”１”が書き込まれたメモリセルとが共に存在している。
【００７７】
即ち、ドレイン電流が３．９μＡであるメモリセルには、１０００個のうちの約１％のデータ”１”が書き込まれたメモリセルと、１０００個のうちの約５（＝１００−９５）％のデータ”０”が書き込まれたメモリセルとが共存することになる。
【００７８】
誤ってデータを読み出す読み出し不良率を、読み出しの可能性の和の平均値で定義すると、３（＝（１＋５）／２）％となる。
【００７９】
例えば、１Ｇビットの半導体記憶装置を考えると、不良ビットの数は３０Ｍ（＝１Ｇ×０．０３）ビットとなり、冗長回路を用いた場合であっても救済が不十分と考えられる。よって、参考例ではセンスマージンが低く誤動作が生じることとなる。
【００８０】
一方、図９に本実施の形態１による１０００個の半導体記憶装置におけるデータ”０”が書き込まれたメモリセル、データ”１”が書き込まれたメモリセルにおいて、ゲート電圧が１．４Ｖの時のそれぞれのドレイン電流の分布を示す。
【００８１】
この図９を図８と対比して明らかなように、データ”０”が書き込まれた１０００個のメモリセルのドレイン電流の分布が、データ”１”が書き込まれた１０００個のメモリセルのドレイン電流の分布から横軸方向に沿って離れていることがわかる。
【００８２】
より具体的には、図９において、センスアンプＳ／Ａにおける基準電流をドレイン電流＝１４μＡとした場合、１４μＡ以上のドレイン電流が得られるのはデータ”１”が書き込まれたメモリセルに限られ、データ”０”が書き込まれたメモリセルが存在する確率は限りなく零に近いことがわかる。
【００８３】
１４μＡ以下のドレイン電流を生じるデータ”１”が書き込まれたメモリセルは、約１％存在する。
【００８４】
本実施の形態１における読み出し不良率を、読み出しの可能性の和の平均値で定義すると、０．５（＝（１＋０）／２）％となる。
【００８５】
１Ｇビットの半導体記憶装置を考えると、不良ビットの数は５Ｍ（＝１Ｇ×０．００５）ビットとなる。参考例の場合の不良率の１／６まで低減され、冗長回路により救済が可能なレベルと考えられる。
【００８６】
以上より、本実施の形態１によれば、読み出し時におけるドレイン電流Ｉｄのばらつきが低減され、誤動作が防止されて歩留まりが向上することが確認された。
【００８７】
（２）実施の形態２
本発明の実施の形態２による半導体記憶装置について説明する。
【００８８】
本実施の形態２は上記実施の形態１における上記（３）式を満たすことでメモリセルを飽和領域で動作させるとともに、さらにゲート電圧Ｖｇを所定の範囲内に設定することで読み出し時におけるドレイン電流を低減させるものである。
【００８９】
読み出し時には、１本のワード線を立ち上げると、そのワード線に接続された全てのメモリセルが動作状態になる。この時の装置全体の消費電流の低減を図ることを目的としている。
【００９０】
そこで本実施の形態２では、上記（３）式を満たし、かつ以下の（６）式を満たすバイアス条件で読み出し動作を行う点に特徴がある。
Ｖth１≦Ｖｇ≦Ｖth０                          （６）
【００９１】
他の動作、即ち書き込み、保持、リストアにおけるバイアス条件は上記実施の形態１の場合と同様である。
【００９２】
上記（３）式及び（６）式を満たすように、例えばドレイン電圧Ｖｄ＝１．０Ｖ、ゲート電圧Ｖｇ＝０．８Ｖというバイアス条件で読み出し動作を行う。ここで、閾値電圧はそれぞれＶth１＝０．7Ｖ、Ｖth０＝１．０Ｖとする。
【００９３】
これにより、上記実施の形態１と同様に誤動作を防止し歩留まりを向上させることができるとともに、さらに消費電流が低減される。
【００９４】
ここで、上記（３）式及び（６）式に基づくバイアス条件によって、ドレイン電流が低減される理由について説明する。
【００９５】
図１０に、１０００個の半導体記憶装置におけるデータ”０”が書き込まれたメモリセル、データ”１”が書き込まれたメモリセルに対し、ゲート電圧が１．０Ｖ、ドレイン電圧Ｖｄが０．２Ｖのバイアス条件でデータを読み出した時のそれぞれのドレイン電流の分布を示す。
【００９６】
この場合、上記（３）式を満たすため、飽和領域で動作することになる。図１０において矢印Ａ３で示された０．８μＡを基準電流に設定すると、データ”０”が書き込まれたメモリセルのドレイン電流の分布と、データ”１”が書き込まれたメモリセルのドレイン電流の分布と間に重複する部分がない。このため、データ”０”とデータ”１”とを誤動作無く読み出すことができる。
【００９７】
さらに、ドレイン電圧Ｖｄが同じ０．２Ｖであるが、上記（３）式を満たさず線形領域で動作する図８に示された参考例と比較し、横軸に示されたドレイン電流の値が減少している。よって、本実施の形態２によれば誤動作が防止されると共に、消費電流が低減されることがわかる。
【００９８】
図１１に、１０００個の半導体記憶装置におけるデータ”０”が書き込まれたメモリセル、データ”１”が書き込まれたメモリセルに対し、ゲート電圧が１．０Ｖ、ドレイン電圧Ｖｄが１．０Ｖのバイアス条件でデータを読み出した時のそれぞれのドレイン電流の分布を示す。
【００９９】
この場合も図１０に示された場合と同様に上記（３）式を満たすため、飽和領域で動作する。また、図１１において矢印Ａ４で示された２．０μＡを基準電流に設定すると、データ”０”が書き込まれたメモリセルのドレイン電流の分布と、データ”１”が書き込まれたメモリセルのドレイン電流の分布と間に重複する部分が殆ど存在しない。従って、データ”０”とデータ”１”とを誤動作無く読み出すことが可能である。
【０１００】
さらに、ドレイン電圧Ｖｄが同じ１．０Ｖで、上記（３）式を満たし飽和領域で動作するが、上記（６）式を満たさない図９に示された上記実施の形態１と比較する。図９と図１１とでは、横軸に示されたドレイン電流の値が異なり、本実施の形態２に対応する図１１に示された場合の方がドレイン電流が減少していることがわかる。従って、本実施の形態２によれば誤動作が防止されると共に、消費電流の低減が可能である。
【０１０１】
上述した実施の形態１、２はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。上記実施の形態１、２におけるバイアス条件はいずれも一例に過ぎず、上記（３）式、あるいは上記（３）式及び（６）式を満たすものであればよい。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１による半導体記憶装置におけるメモリセルの等価回路図。
【図２】同メモリセルの基本構造を示す縦断面図。
【図３】同半導体記憶装置において、ダミーセルを有する場合のセルアレイの構成を示す回路図。
【図４】同半導体記憶装置において、ダミーセルを用いない場合のセルアレイの構成を示す回路図。
【図５】同半導体記憶装置におけるゲート電圧、ドレイン電圧、ボディ領域電圧の変化を示したタイミングチャート。
【図６】参考例としての半導体記憶装置におけるゲート電圧、ドレイン電圧、ボディ領域電圧の変化を示したタイミングチャート。
【図７】同参考例による半導体記憶装置におけるゲート電圧に対するドレイン電流の特性と、上記実施の形態１による半導体記憶装置におけるゲート電圧に対するドレイン電流の特性とを対比して示したグラフ。
【図８】同参考例による半導体記憶装置におけるデータ”０”が書き込まれたメモリセル、データ”１”が書き込まれたメモリセルのゲート電圧が１．４Ｖの時のそれぞれのドレイン電流の累積存在確率の分布を示すグラフ。
【図９】上記実施の形態１による半導体記憶装置におけるデータ”０”が書き込まれたメモリセル、データ”１”が書き込まれたメモリセルのゲート電圧が１．４Ｖの時のそれぞれのドレイン電流の累積存在確率の分布を示すグラフ。
【図１０】同参考例による半導体記憶装置におけるデータ”０”が書き込まれたメモリセル、データ”１”が書き込まれたメモリセルのゲート電圧が１．０Ｖの時のそれぞれのドレイン電流の累積存在確率の分布を示すグラフ。
【図１１】本発明の実施の形態２による半導体記憶装置におけるデータ”０”が書き込まれたメモリセル、データ”１”が書き込まれたメモリセルのゲート電圧が１．０Ｖの時のそれぞれのドレイン電流の累積存在確率の分布を示すグラフ。
【符号の説明】
【０１０３】
ＭＣ  メモリセル
ＢＬ  ビット線
ＷＬ  ワード線
１０  半導体基板
１３  ゲート電極
１４  ドレイン拡散層
１５  ソース拡散層
【図１】
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【図２】
0004406413.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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