(57)【特許請求の範囲】
【請求項１】
異なるビデオソースからの複数のビデオ信号を同時に記録及び視聴する方法であって、
ａ）第１のクロック基準信号を使用して、第１のビデオ信号をデコードするステップと、
ｂ）前記第１のビデオ信号及び第２のビデオ信号がメインピクチャ及びピクチャインピクチャ（ＰＩＰ）のピクチャとして表示されるときに、前記第１のクロック基準信号を使用して、前記第２のビデオ信号をデコードするステップと、
ｃ）前記第１のビデオ信号が表示され、前記第２のビデオ信号が記録されるときに、第２のクロック信号を使用して、前記第２のビデオ信号をエンコードするステップと、
を備える方法。
【請求項２】
前記ステップｃ）は、前記第２のビデオ信号をＰＩＰピクチャとして記録する間に、前記第２のビデオ信号を表示するステップをさらに備える、
請求項１記載の方法。
【請求項３】
前記デコードするステップａ）、ステップｂ）及びステップｃ）は、符号化ビデオデコーダのパイプにより実行され、前記符号化ビデオデコーダのパイプは、ＭＰＥＧ（Moving Picture Experts Group）符号化されたビデオ信号をデコードする、
請求項１記載の方法。
【請求項４】
前記第２のクロック信号は、前記第１のクロック基準信号から導出される、
請求項１記載の方法。
【請求項５】
異なるビデオソースからの複数のビデオ信号を同時に記録及び表示するための装置であって、
前記複数のビデオ信号をデコードするための符号化ビデオデコーダのパイプと、
前記符号化ビデオデコーダのパイプに接続され、表示のためのメインピクチャを生成するためのメインチャネル処理回路と、
前記符号化ビデオデコーダのパイプに接続され、記録及びＰＩＰ表示のために、デコードされたビデオ信号を生成するための第２のチャネル処理回路と、
を備える装置。
【請求項６】
前記メインチャネル処理回路及び前記第２のチャネル処理回路に接続される基準クロックジェネレータと、
前記第２のチャネル処理回路に接続される第２のチャネルクロックジェネレータとをさらに備え、
前記第２のチャネルクロックジェネレータは、前記基準クロックジェネレータにより生成された基準クロック信号から第２のチャネルクロック信号を駆動する、
請求項５記載の装置。
【請求項７】
前記第２のチャネル処理回路は、記録のためにアナログ信号を生成するためのデジタルエンコーダを備え、前記デジタルエンコーダは、内部の垂直同期信号を生成する、
請求項５記載の装置。
【請求項８】
当該装置は、ビデオ受信機とビデオ処理装置のうちの１つの内部に含まれる、
請求項５記載の装置。
【発明の詳細な説明】
【０００１】
［発明の分野］
本発明は、２つのビデオプログラムを同時に記録及び表示するための信号処理技術に関する。
【０００２】
［発明の背景］
テレビ視聴者は、たとえば、衛星テレビ番組及び標準的な地上波放送番組といった、２つの異なるビデオソースから番組を同時に記録及び視聴することを望むようになってきている。しかし、様々なビデオソースは、異なる水平同期レート及び垂直同期レートを有するビデオ信号を生成する。
【０００３】
かかるために、２つの個別のビデオデコーダ及びディスプレイ生成システムは、（そのベースバンドビデオ信号を標準的なＰＩＰ回路に挿入することにより）ピクチャインピクチャ（ＰＩＰ）ディスプレイで視聴されるのと同様に、ベースバンドビデオ出力として記録することができる別の番組の出力信号を生成する一方で、１つの番組を視聴することを容易にすることが必要とされる。かかるシステムは、２つのテレビジョン受信機のハードウェアを必要としている。
【０００４】
したがって、第１のビデオ信号からメインピクチャを表示することが可能であり、加えて、記録可能な信号をモニタするためにＰＩＰピクチャを生成することと同様に、第２のビデオ信号から記録可能な信号を生成することが可能である、１つのビデオデコーダシステムを有するビデオ処理装置について、必要が存在する。
【０００５】
［発明の概要］
従来のシステムに関連する問題点は、２つの異なるビデオソースからのビデオ信号を同時に記録及び表示するための方法及び装置により克服される。
本装置は、メインチャネル処理回路、第２のチャネル処理回路及び共通回路を備えている。この共通回路は、第１及び第２の符号化ビデオ信号の両者を復号するデジタルビデオデコーダパイプを含んでいる。
【０００６】
メインチャネル処理回路は、復号された第１のビデオ信号を処理して、表示のためのメインピクチャを形成する。第２のチャネル処理回路は、復号された第２のビデオ信号を処理して、表示のためにメインピクチャとの結合のためにＰＩＰピクチャを形成する。
【０００７】
ＰＩＰピクチャは、第１のビデオ信号から導出される共通の基準クロックを使用して生成される。記録モードでは、第２のチャネル基準クロックは、第２のチャネル処理回路に接続され、デジタルエンコーダを使用して記録可能な信号を生成する。また、記録可能な信号は、ＰＩＰピクチャを形成し、メインチャネル処理回路に接続されてＰＩＰが生成される。
【０００８】
［発明の実施の形態］
図面に共通な同一の構成要素を示すために、同一の参照符号が使用されている。図１は、異なるビデオソースからの複数のビデオ信号を復号するためのビデオデコーダシステム５０に関するブロック図を示している。例示的な実施の形態では、システム５０に接続される符号化されたビデオ信号のペア（ビデオ１及びビデオ２）が復号される。
【０００９】
システム５０は、たとえば、ＭＰＥＧ（Moving Pictures Expert Group）規格を使用して符号化されている信号のペアを処理するデコーダを使用している。これらの信号は、衛星テレビジョン受信機、高精細テレビジョン（ＨＤＴＶ）、デジタルケーブル受信機、ビデオカセットレコーダ（ＶＣＲ）等のいずれかから、ビデオデコーダシステム５０により受信される。
【００１０】
システム５０は、デコーダ装置１００、ディスプレイ５２（たとえば、テレビジョン）、及びビデオ処理装置５８（たとえば、ビデオカセットレコーダ）を備えている。デコーダ装置１００は、共通の復号回路及びタイミング回路を使用して、ビデオ１及びビデオ２の両者のビデオ信号を受信して復号し、（たとえば、ビデオ１から）メインピクチャのための信号を生成し、及び（たとえば、ビデオ２から）ＰＩＰピクチャ５６における表示と同様に、ビデオ処理装置５８への記録のための信号を生成する。
【００１１】
デコーダ装置１００は、スタンドアロン装置である場合がある。代替的に、デコーダ装置１００は、衛星テレビジョン受信機、高精細テレビジョン（ＨＤＴＶ）受信機、デジタルケーブル受信機、ビデオカセット受信機（ＶＣＲ）等のいずれか内に統合されて含まれている場合がある。
【００１２】
図１ａは、テレビジョン受信機６０内に含まれるデコーダ装置１００を例示している。図１ｂは、ビデオ処理装置７０内に含まれるデコーダ装置１００を例示している。かかるように、システム５０は、表示のためのビデオ信号と記録のためのビデオ信号を同時に生成する。したがって、システム５０は、ＰＩＰピクチャ５６において記録可能な信号をモニタすることが可能である。２つのビデオ信号を処理するために共通回路を使用することにより、デコーダ装置１００は、従来のデコーダ装置を製造するための費用よりも安い費用である。
【００１３】
図２は、図１のデコーダ装置１００の詳細なブロック図を示している。装置１００は、メインチャネル処理回路１４８、第２のチャネル処理回路１５０、及び共通回路１５２を備えている。
【００１４】
両方のビデオ信号（ビデオ１及びビデオ２）は、デコーダ装置により圧縮されたデータとして、同時及び互いに無関係に受信される。メインの圧縮されたデータは、メインチャネルメモリバッファ１０６により受信され、第２の圧縮されたデータは、第２のチャネルメモリバッファ１３６により受信される。
【００１５】
メインの圧縮されたデータ及び第２の圧縮されたデータは、ＭＰＥＧビデオ可変長デコーダ（ＶＬＤ）のパイプ１０４に供給される。このＶＬＤパイプ１０４は、メイン及び第２のチャネルの圧縮されたデータの可変長符号化を復号して、復号されたデータストリームを、共通のＭＰＥＧビデオデコーダのパイプ１２０に供給する。
【００１６】
インタリーブプロセスを使用して、パイプ１２０は、両方のビデオ信号を復号して、復号されたメインチャネルビデオフレームをメインチャネルメモリバッファ１０６に供給し、復号された第２のチャネルのビデオフレームを第２のチャネルメモリバッファ１３６に供給する。
【００１７】
ＭＰＥＧビデオデコーダパイプ１２０は、２つのビデオ信号により共有されるために、２つの復号レートのうちの高速なレートが使用されて、両方の信号が復号される。すなわち、６０Ｈｚの復号レートが５９．９４Ｈｚの復号レートに対して使用される。両方のビデオ信号が同じ復号レートを有している場合、勿論、パイプ１２０は、２つの信号の復号レートを使用する。
【００１８】
復号レートが異なる場合、低速な入力ビデオストリームは、必要とされるレートよりも高速に処理される。かかるようにメインのチャネルメモリバッファ１０６又は第２のチャネルメモリバッファ１３６において、データのアンダーフロー条件が発生しないことを保証するために、低速なストリームのための復号プロセスは、場合によっては停止する場合がある。
【００１９】
バッファ１０６及びバッファ１３６は、それぞれのＦＩＦＯ（First In First Out）メモリ１０８，１３８に接続される。バッファ１０８，１３８のアクセス（リード／ライト）プロセスは、１つのクロックジェネレータ１２２により制御される。クロックジェネレータ１２２は、基準クロックジェネレータ１２４により発生されたクロック信号から導出されたクロック信号を発生する。クロック信号は、クロックジェネレータ１２２により、それぞれのＦＩＦＯバッファ１０８，１３８に供給される。基準クロックジェネレータ１２４により発生されるクロック信号は、メインチャネルタイミング信号に固定される。
【００２０】
ＦＩＦＯ１０８は、メインチャネルフォーマットコンバータ１１０に接続される。ＦＩＦＯ１３８は、第２のチャネルフォーマットコンバータ１４０に接続される。クロックジェネレータ１２２により発生されるクロック信号は、メイン及び第２のチャネルフォーマットコンバータ１１０及び１４０に接続される。入力ビデオ信号のフォーマットは任意であるので、入力ビデオ信号がフィールドピクチャであるか、フレームピクチャであるかが判定されなければならない。
【００２１】
ピクチャがフレームピクチャである場合、ピクチャの処理は、フレームピクチャの少なくとも半分に１つのマクロブロックの行のピクチャを加えたものが復号されて、ＦＩＦＯ１０８又は１３８において利用可能となるまで、開始することができない。後の半分のフレームピクチャが復号されている間、フォーマット変換は、上半分のピクチャに関して開始される場合がある。
【００２２】
ビデオ１とビデオ２の復号の間のインタリーブの順序、及び選択される復号レートにも関わらず、ピクチャの後の半分の最後のラインは、フォーマット変換１１０及び１４０により使用される時間において、復号を完了しなければならない。それぞれの状況の下でこの条件を保証するために、フォーマット変換を開始する前に、フレームピクチャの半分に１つのマクロブロックの行を復号して、メモリに記憶することが必要とされる。フォーマットコンバータ１１０及び１４０は、デジタルフィルタとしても知られている、水平及び垂直サンプルレートコンバータから構成される。
【００２３】
それぞれのコンバータ１１０及び１４０の出力は、それぞれのＦＩＦＯメモリ１１２及び１４２に接続される。これらＦＩＦＯ１１２及び１４２は、フレームがディスプレイタイミング信号と同期されていることを保証するために、ビデオフレームをそれぞれ記憶する。ＦＩＦＯ１１２及び１４２へのアクセスは、基準クロックジェネレータ１２４からのクロック信号により制御される。
【００２４】
基準クロックジェネレータ１２４からのクロック信号は、メインラスタジェネレータ１２８に接続されている。このジェネレータ１２８は、陰極線管又は液晶ディスプレイのようなディスプレイへのメインピクチャの表示を容易にする水平同期信号（Ｈ）及び垂直同期信号（Ｖ）をＨ発生する。信号及びＶ信号は、画素データのラスタ走査を制御するためのディスプレイジェネレータ１１６に接続されている。
【００２５】
さらに、ディスプレイジェネレータ１１６は、グラフィックメモリ１１４から読み出され、メインピクチャへのＰＩＰピクチャの挿入を制御するオンスクリーングラフィックスを生成する。ディスプレイは、オンスクリーングラフィック、ＰＩＰピクチャ及びメインピクチャを備えており、テレビジョンスクリーンで視聴するためのアナログ表示を生成するメインのデジタル−アナログコンバータ（ＤＡＣ）１１８に接続される。
【００２６】
ＰＩＰピクチャは、スイッチ１３４を介して経路決定される基準クロックジェネレータ１２４により生成されるクロック信号を使用して、ＦＩＦＯ１４２から生成される。ＰＩＰピクチャは、メインピクチャ内の表示のために、グラフィックジェネレータ１１６に接続される。第２のチャネルビデオ信号に関して記録が行われるとき、第２のチャネルクロックジェネレータ１２６は、第２のチャネル信号のタイミングのためのクロック信号を発生する。
【００２７】
このジェネレータ１２６は、第２のチャネルクロック信号を導出するための基準信号として、基準クロックジェネレータ１２４からの基準クロック信号を使用する。これは、あるケースでは、メインがＡＴＳＣタイミングを使用する一方で、レコード出力は、ＮＴＳＣタイミングを使用するためである。
【００２８】
基準クロックから第２のチャネルクロックを導出することにより、第２のチャネルクロック回路についての必要がなくなる。小さな範囲の許容度内では、第１のクロック及び第２のクロックは、８１ＭＨｚ、１３．５ＭＨｚ、８０．９１９ＭＨｚ又は１３．５１３５ＭＨｚの周波数を有する。これらの周波数は、要素６及び／又は要素１０００／１００１により、互いに全て関連している。
【００２９】
これらの要素の一方又は両方により回復された第１のチャネルクロックをスケーリングするための能力を提供することにより、第２のチャネルクロックは、第１のチャネル基準クロックの２倍の許容内に導出することができる。必要であれば、第２のチャネルクロックの精度は、復号されたビデオバッファレベルをモニタすることにより更にリファインすることができる。
【００３０】
第２のチャネルクロックは、スイッチ１３４を通してＦＩＦＯ１４２に接続することができ、ＮＴＳＣエンコーダであるデジタルエンコーダ１４６に接続することができ、デジタルテレビジョン信号は、標準のアナログＮＴＳＣ信号の記録のために変換される。記録モードでは、スイッチ１３４は、ＦＩＦＯ１４２の出力からのビデオフレームをデジタルエンコーダ１４６に接続する。
【００３１】
デジタル符号化を容易にするために、ビデオ信号の垂直同期を定義するパラメータが必要とされる。利用可能な第２のチャネル信号のためのパラメータは、垂直パラメータストレージ１５４に記憶される。これらのパラメータは、第２のチャネルエンコーダコントローラ１３２を介してデジタルエンコーダ１４６に接続される。
【００３２】
このコントローラ１３２は、処理されている第２のチャネル信号のタイプについて適切である垂直スタートアップ（Ｖstart-up）信号を生成する。Ｖmain及びＶstart-upは、スイッチ１３０を介してデジタルエンコーダ１４６に接続される。メインチャネルビデオがデジタルエンコーダ１４６について選択される場合に、Ｖmainが使用され、ＰＩＰチャネルがデジタルエンコーダ１４６について選択される場合に、Ｖinternalが使用される。垂直スタートアップ信号がデジタルエンコーダ１４６により一旦受信されると、デジタルエンコーダ１４６は、内部で発生された垂直同期信号を生成する。
【００３３】
記録モードでは、装置１００は、２つのクロック信号を使用する。一方のクロック信号は、メインピクチャの生成のためであり、他方のクロック信号は、記録可能な信号を生成するためである。このモードでは、記録可能な信号のビデオフレームは、フレームがＰＩＰピクチャとして表示のために取得されるように、グラフィックジェネレータに接続される。
【００３４】
しかし、記録可能な信号を生成するためのタイミングはメインピクチャを生成するために正しくはないために、メイン及びＰＩＰフレームは同期されない。かかるように、ＰＩＰピクチャは、ＰＩＰピクチャを達成するために、適切なように、繰返されるか、又は落とされる。しかし、ＰＩＰピクチャにおいて落とされるフレーム、又は繰り返されるフレームは、典型的に、視聴者にとって知覚することはできない。
【００３５】
１つの基準クロックジェネレータ及び復号されたビデオに基づく基準クロックを発生する電圧制御水晶発振器（ＶＣＸＯ）のみが存在するので、第２のチャネルクロックは基準クロックに基づいている。しかし、第２のチャネルクロックジェネレータにより発生されるクロック信号は、受信されている第２の信号チャネルのタイプに依存して変化される。基準クロックは、トランスポートレイヤの処理の間に回復され、２７ＭＨｚ基準クロックに基づいている。それぞれ可能なラスタタイミングクロックは、回復された２７ＭＨｚ基準クロックから導出される。
【００３６】
図３は、異なるタイプのビデオ信号のフォーマットの復号を容易にする、メインチャネル基準クロックジェネレータ及び第２のチャネル基準クロックジェネレータにより発生される様々なクロック周波数のチャートを示している。
【００３７】
本発明の装置は、第２のチャネル処理回路を使用して、ＰＩＰピクチャとともに記録可能な信号の両者を生成する。メインチャネル処理回路及び第２のチャネル処理回路の両者により、多数の復号及びタイミング回路が共有される。さらに、ＰＩＰ及び記録可能な信号フレームバッファのために、共通のメモリスペースを使用することができる。結果として、第２のチャネル、メイン及びグラフィック信号は、共通のメモリ集積回路を共有する場合がある。かかるデコーダ装置の設計は、費用対能率が高い。
【図面の簡単な説明】
【図１】  本発明によるビデオデコーダシステムに関するブロック図である。
【図１ａ】  テレビジョン受信機内に含まれるデコーダ装置を含む、本発明によるビデオデコーダシステムに関するブロック図である。
【図１ｂ】  ビデオ処理装置内に含まれるデコーダ装置を含む、本発明によるビデオデコーダシステムに関するブロック図である。
【図２】  本発明によるビデオデコーダ装置に関する詳細なブロック図である。
【図３】  本発明により処理することができる例示的な信号フォーマットに関するテーブルである。
【図１】
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【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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