(57)【特許請求の範囲】
【請求項１】
サージ電圧信号が所定の閾値電圧にクランプされた信号を生成するクランプ回路であって、
前記所定の閾値電圧に対応した第１の基準電圧および前記第１の基準電圧より高い第２の基準電圧が入力され、前記サージ電圧に比例したサージ検出電圧が、前記第１の基準電圧および前記第２の基準電圧の間の電圧範囲内にあるときに、所定の動的ループ動作基準電圧を出力する動的ループ動作基準電圧生成手段と、
前記サージ電圧信号が印加され、前記サージ電圧が前記所定の閾値電圧よりも高いときに、サージ吸収制御端子へ入力されるサージ吸収制御電圧の制御にしたがって前記サージ電圧を吸収するサージ電圧吸収手段と、
前記動的ループ動作基準電圧と前記サージ電圧に比例したサージ検出電圧とを比較する比較手段を含み、前記サージ吸収制御電圧を前記サージ電圧吸収手段へ出力するフィードバック回路であって、前記比較の結果に基づいて、前記サージ検出電圧が増加方向に変化するときには前記サージ電圧吸収手段は前記サージ電圧を短絡して前記サージ電圧を吸収するように動作し、前記サージ検出電圧が減少方向に変化するときには前記サージ電圧吸収手段を開放して前記サージ電圧の吸収を停止するように動作する前記サージ吸収制御電圧を生成することと、
を備えることを特徴とするクランプ回路。
【請求項２】
前記動的ループ動作基準電圧生成手段は、前記第１の基準電圧および前記サージ検出電圧が入力される第１の比較器と、前記第２の基準電圧および前記サージ検出電圧が入力される第２の比較器とを備えるウィンドコンパレータであることを特徴とする請求項１に記載のクランプ回路。
【請求項３】
前記サージ電圧吸収手段は、ドレイン・ソース間に前記サージ電圧が印加され、前記サージ吸収制御電圧がゲートに印加されるＭＯＳＦＥＴであることを特徴とする請求項１または２に記載のクランプ回路。
【請求項４】
前記サージ電圧吸収手段は、コレクタ・エミッタ間に前記サージ電圧が印加され、前記サージ吸収制御電圧がベースに印加されるトランジスタであることを特徴とする請求項１または２に記載のクランプ回路。
【請求項５】
パワーアンプ方式のロードダンプサージ発生回路のサージ電圧出力端子に、請求項１乃至請求項４のいずれかに記載のクランプ回路を接続して構成されることを特徴とするロードダンプサージ試験信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クランプ回路および試験信号を発生する装置に関する。より詳細には、車載電子機器等の試験信号発生装置に使用されるクランプ回路に関する。
【背景技術】
【０００２】
車載バッテリから電源電圧を入力し動作する車載電子機器においては、走行中に何らかの理由により車載バッテリの電源端子が離れたりすると、サージが発生する。このサージは、ロードダンプサージとも呼ばれる。車載電子機器は、このロードダンプサージに対して所定の耐性を備えている必要がある。車載電子機器の信頼性を評価するために、ロードダンプサージに対する耐性を試験する場合には、規定の試験信号を被試験機器に印加する必要がある。
【０００３】
図２は、国際規格によって規定された試験信号波形の例を示す図である。図２ａおよび図２ｂは、それぞれＩＳＯ（非特許文献１）によって規定されているＴｅｓｔ  Ｐｕｌｓｅ  ５ａとｔｅｓｔ  Ｐｕｌｓｅ  ５ｂである。本明細書では以後、簡単のためテストパルス５ａ、テストパルス５ｂと呼ぶ。これらの試験信号は周知のものでありここで詳細は述べない。テストパルス５ｂは、テストパルス５ａを所定の閾値（クランプ電圧）レベルによってクランプしたものとなっている。また、図２ａ、図２ｂにおいて、ｔｄはパルスの持続時間を表しており、波尾長とも呼ばれる。
【０００４】
信頼性試験は、本来的に被試験機器に大きなストレスを加えるものであるため、一回だけ行われることが多い。ロードダンプサージを模擬して被試験機器に印加される上述のような試験信号は、規定された波形に忠実なものを発生させる必要がある。すなわち、試験信号波形における最大電圧値や持続時間（波尾長ｔｄ）を、再現性よく安定して発生させることが求められている。
【０００５】
テストパルス５ａ、テストパルス５ｂの試験信号波形を発生させる具体的な方法についても、ＩＳＯ国際規格に例示されており、従来、コンデンサ充放電方式、クランプ回路のような構成が知られている。
【０００６】
図３は、コンデンサの充放電を利用したロードダンプサージ発生回路の構成を示す図である。本回路により、テストパルス５ａを発生させることができる。高電圧源２１から充電抵抗２２を介してコンデンサ２６に充電された電荷を、スイッチ２８を閉じることによって放電し、抵抗２５の両端にテストパルス５ａを発生することができる。抵抗２３、抵抗２５によりパルス幅を調整することができ、また、インダクタ２９によってパルス立ち上がり時間を調整することができる（非特許文献２を参照）。高電圧源２１の電圧値は、例えば、図２ａにしめしたサージ電圧波形におけるピーク高さＵｓに対応する。
【０００７】
図４は、ツエナーダイオードを使用したクランプ回路を示す図である。ツエナーダイオードの定電圧特性を利用したクランプ回路であり、周知のものである（非特許文献１参照）。図４のクランプ回路を用いて、サージ波形をクランプすることにより、テストパルス５ｂを形成することができる。例えば、図５に示すように、図３のサージ発生回路の出力端に図４のクランプ回路を並列に接続することにより、この出力端にテストパルス５ｂの波形を得ることができる。
【０００８】
他のロードダンプサージ波形発生方法としては、パワーアンプを利用する方法が知られている。この方法では、増幅素子の制御信号入力として目的のロードダンプサージ波形に相似した波形を入力して、パワーアンプ（増幅素子）により所定の試験信号電圧・電流にまで増幅をして、試験信号波形を発生させる。
【０００９】
【非特許文献１】ISO 7637-2:2004  Second edition, 2004-06-15, Road vehicles -- Electrical disturbances from conduction and coupling
【非特許文献２】IEC61000-4-5 Edition 1.1 2001-04
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のロードダンプサージ試験信号の発生方法においては、以下に述べるような様々な問題点があった。図５に示した構成のロードダンプサージ発生器の場合では、クランプ回路内のツエナーダイオードによってクランプされるサージ波形のピーク部分において、急激なツエナー電流の増大のためにツエナー電圧自身が変動する。ツエナーダイオードは、ツエナー動作領域において有限の動作抵抗を持っているため、現実には理想的な定電圧特性は得られない。一定電圧以上がツエナーダイオードに印加されると、動作抵抗は急激に低下し、ツエナーダイオードに流れる電流値に依存したツエナー電圧が生じる。テストパルス５ｂのロードダンプサージ試験信号を形成する場合は、閾値電圧（クランプ電圧）を越えたときに高電圧がクランプ回路に印加され、ツエナーダイオードに大電流が流れる。このため、上述した動作抵抗の影響が顕著となる。図２ｂに示したような平坦な理想的クランプ波形を得ることは困難である。
【００１１】
図６は、従来のロードダンプサージ波形発生回路において生じる問題点を説明する図である。図６ａは、ＩＳＯ規格におけるテストパルス５ａの波形を示している。図６ｂは、テストパルス５ａが理想的クランプ回路によりクランプされた場合の理想的なテストパルス５ｂの波形を示す。実際には、ツエナーダイオードの動作抵抗が動的に変動することにより、図６ｃのＡ部に示したようなこぶが生じる。したがって、平坦なクランプ特性を得ることは困難である。
【００１２】
さらに、図５に示したようなコンデンサ充放電方式のサージ発生回路によりロードダンプサージを発生させる場合、コンデンサ２６に充電された電荷のエネルギーは、クランプ回路内のツエナーダイオードの動作抵抗によって消費され、図６ｃのＢ部に示したように、波尾長が短縮してしまう問題点も発生する。波尾長の短縮量は、サージ電圧のピーク電圧値や目標とする波尾長の長さ、また被試験体のインピーダンス条件、そのばらつき等によって変化する。したがって、所定の形状のサージ波形を再現性よく生成することは困難である。さらに、図５のロードダンプサージ発生回路を使用する場合には、印加する試験電圧や個々の被試験体に応じて、波尾長の短縮量を予め考慮した波尾長設定値の調整作業が必要となる場合もある。この調整作業は面倒で複雑であり、被試験体をこの調整作業のために破壊してしまう恐れもある。
【００１３】
このような問題点を解決するロードダンプサージ波形の発生方法として、フィードバック制御を使用したクランプ回路が考えられている。図７は、フィードバック制御を利用したクランプ回路の構成を示す図である。テストパルス５ａのロードダンプサージ試験信号が入力端子に入力されると、抵抗３１、３２により入力サージ電圧は分圧される。分圧されたサージ電圧は、比較器３４の反転入力端子に入力され、基準電圧ＶＬ３３が比較器３４の非反転入力端子に接続されている。比較器３４の出力はアンプ３５によって反転増幅された後に、サージ吸収用半導体素子３６の制御入力端子に接続されている。分圧されたサージ電圧が基準電圧３３より大きくなると、サージ吸収用半導体素子３６がオンとなり、サージ電圧はサージ吸収用半導体素子３６と抵抗３７を通じて吸収されて、出力電圧を所定のクランプ電圧に保つように動作する。
【００１４】
しかし、ツエナーダイオードによるクランプ回路の代わりに図６のクランプ回路を使用した場合においても、依然として次のような問題点があった。一般に半導体素子においては、素子の動作状態をオンとする場合には高速に制御ができる。一方、動作状態をオンからオフとする場合には、制御応答は相対的に遅いという性質がある。ロードダンプサージをクランプ波形に整形しようとする場合、サージ吸収用半導体素子３６は高電圧・大電流動作のパワートランジスタやパワーＦＥＴなどとなる。動作状態をオンからオフへ遷移させるときの遅延時間は特に大きい。この遅延時間により、サージ吸収用半導体素子３６がオンからオフ状態に戻るまでにサージ発生回路のコンデンサ２６の電荷が放電してしまう。このため、図６ｃに示した波尾長が短縮してしまう問題が顕著となる。波尾長の短縮は、比較的より大きな吸収電流を供給できるパワーアンプを使用した方式の場合であっても、同様に発生する。
【００１５】
そこで、半導体素子をオフに遷移させようとするときの応答遅延を補償するためフィードバックループ特性を広帯域化しようとすると、ループ動作は不安定となり最悪の場合には発振に至るという問題点があった。広帯域化するためには、スイッチングが高速なトランジスタ３６を使用したり、広帯域のオペアンプを使用したりすることができる。しかし、広帯域のループ構成要素をフィードバック回路内に配置すると、ループ動作の不安定化につながる。ロードダンプサージが印加される被試験体の条件は様々であり、広範なピーク電圧、クランプ電圧、吸収電流条件に対して、再現性よくロードダンプサージ波形が発生できることを保障しなければならない。例えば、サージ吸収用半導体素子に印加される電圧は５０〜２００V、サージ吸収用半導体素子に流れる電流は５〜４００Aもの広範囲に対して、安定動作を保障しなければならない。一般に半導体素子３６をオン・オフさせる制御電圧（例えば、ゲート電圧）の範囲は非常に狭く、前述のような広範な半導体素子の動作電圧・動作電流のすべての条件に渡って、上述のクランプ動作を正常に実現するようにループ設計を行うのは困難だった。サージ吸収用半導体素子の電圧・電流の動作状況によって、半導体素子のオン・オフ制御特性も変動するからである。            
パワーアンプを用いてロードダンプサージを発生させる方式においては、サージ発生源インピーダンス（Ｚｓｕｒｇｅ）とサージが印加される被試験体のインピーダンス（Ｚｅｕｔによりクランプされた電圧が分圧されてしまい、所定のサージ電圧を被試験体に安定して再現性よく印加することもまた困難であった。
【００１６】
以上述べたように、国際規格を満足するロードダンプサージ波形を、試験設定条件、被試験体の条件に関わらず再現性良く発生させる試験電圧発生装置はまだ実現されていない。本発明は、以上に述べたよう問題点に鑑みてなされたもので、その目的とするところは、国際規格を満足するロードダンプサージ試験信号波形を再現性良く安定に発生させることのできるクランプ回路および試験信号発生装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は、このような目的を達成するために、請求項１に記載の発明は、サージ電圧信号が所定の閾値電圧にクランプされた信号を生成するクランプ回路であって、前記所定の閾値電圧に対応した第１の基準電圧および前記第１の基準電圧より高い第２の基準電圧が入力され、前記サージ電圧に比例したサージ検出電圧が、前記第１の基準電圧および前記第２の基準電圧の間の電圧範囲内にあるときに、所定の動的ループ動作基準電圧を出力する動的ループ動作基準電圧生成手段と、前記サージ電圧信号が印加され、前記サージ電圧が前記所定の閾値電圧よりも高いときに、サージ吸収制御端子へ入力されるサージ吸収制御電圧の制御にしたがって前記サージ電圧を吸収するサージ電圧吸収手段と、前記動的ループ動作基準電圧と前記サージ電圧に比例したサージ検出電圧とを比較する比較手段を含み、前記サージ吸収制御電圧を前記サージ電圧吸収手段へ出力するフィードバック回路であって、前記比較の結果に基づいて、前記サージ検出電圧が増加方向に変化するときには前記サージ電圧吸収手段は前記サージ電圧を短絡して前記サージ電圧を吸収するように動作し、前記サージ検出電圧が減少方向に変化するときには前記サージ電圧吸収手段を開放して前記サージ電圧の吸収を停止するように動作する前記サージ吸収制御電圧を生成することとを備えることを特徴とする。
【００１８】
請求項２に記載の発明は、請求項１の発明において、前記動的ループ動作基準電圧生成手段は、前記第１の基準電圧および前記サージ検出電圧が入力される第１の比較器と、前記第２の基準電圧および前記サージ検出電圧が入力される第２の比較器とを備えるウィンドコンパレータであることを特徴とする。
【００１９】
請求項３に記載の発明は、請求項１または請求項２のいずれかの発明において、前記サージ電圧吸収手段は、ドレイン・ソース間に前記サージ電圧が印加され、前記サージ吸収制御電圧がゲートに印加されるＭＯＳＦＥＴであることを特徴とする。
【００２０】
請求項４に記載の発明は、請求項１または請求項２のいずれかの発明において、前記サージ電圧吸収手段は、コレクタ・エミッタ間に前記サージ電圧が印加され、前記サージ吸収制御電圧がベースに印加されるトランジスタであることを特徴とする。
【００２１】
請求項５に記載の発明は、パワーアンプ方式のロードダンプサージ発生回路のサージ出力端子に、請求項１乃至請求項４のいずれかに記載のクランプ回路を接続して構成されることを特徴とするロードダンプサージ電圧発生装置である。
【発明の効果】
【００２２】
以上説明したように、本発明によれば、国際規格を満足するロードダンプサージ試験信号波形を再現性良く安定に発生させることのできるクランプ回路および試験信号発生装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。本発明においては、フィードバック制御回路の基準電圧として、第１の基準電圧と第２の基準電圧を設け、この２つの基準電圧の間の一定幅の電圧範囲内にクランプ電圧を制御することにより、安定したロードダンプサージ試験信号を発生することができる点に特徴がある。
【００２４】
図１は、本発明の実施例にかかるロードダンプサージ試験信号装置の構成図を示す。本発明に係るロードダンプサージ試験信号発生装置は、サージ電圧発生回路部２０とクランプ回路１０から構成されている。サージ電圧発生回路２０からは、前述のテストテストパルス５ａが出力され、このテストパルス５ａは、本発明のクランプ回路１０によってクランプされて、テストパルス５ｂを出力するように動作する。
【００２５】
サージ発生回路２０は、パワーアンプ方式のサージ発生回路である。電源２１は、充電用の抵抗２２を経て充電用コンデンサ２６に接続される。抵抗２２は、出力制御用の半導体増幅素子２７に接続され、抵抗２３、２４、２５により構成されるΠ型の抵抗ネットワークを経て、サージ出力電圧が出力される。抵抗２４は、サージの電流制限抵抗であり、通常０．５から８Ωの範囲に設定される。半導体素子２７は、例えばＦＥＴとすることができ、この場合は、抵抗２２とＦＥＴ２７のドレインが接続され、抵抗２３にＦＥＴ２７のソースが接続される。抵抗２３、２５は、ＦＥＴ２７のソースが開放状態とならないようにして、サージ電圧を安定化させるためのものである。ＦＥＴ２７のゲートには、制御信号が入力される。この制御信号として、目的とするサージ電圧波形に相似の制御信号を入力することで、所望のサージ出力波形をサージ発生回路２０の出力端に出力させる。ＦＥＴ２７が完全にオンとなった時の電圧は、サージ波形のピーク電圧に対応する。コンデンサ２６は、出力サージ波形が高速で変化する場合において電源２１からの電力供給が間に合わないときに、コンデンサ２６から電力をはきだして所望のサージ波形が得られるように動作をする。
【００２６】
クランプ回路１０は、サージ発生回路２０から出力されるテストパルス５ａをクランプするように動作する。クランプ回路１０は、サージ発生回路２０の出力に並列に接続される構成となっている。サージ電圧が一定の閾値電圧（クランプ電圧）を超えた場合に、クランプ回路１０によってサージ電圧が一定電圧となるようにフィードバック制御され、結果として、クランプされたテストパルス５ｂが出力端Ｖｏｕｔに得られる。
クランプ回路１０に入力されるサージ電圧は、抵抗６および抵抗７によって、後述するフィードバック回路が取り扱いやすい範囲の電圧に分圧される。抵抗６および抵抗７の分岐点Ａは、アンプ１の入力に接続される。アンプ１の出力は、比較器４の反転入力端子に接続される。また、抵抗６および抵抗７の分岐点Ａはウィンドコンパレータ５０にも接続される。抵抗６、７による分圧回路は、フィードバック制御を行うために制御対象であるサージ電圧を検出する機能を持っている。このサージ電圧を検出する機能を果たすことができる限り、抵抗分圧回路に限られることはなく、他の構成によっても実現できる。サージ電圧の一部を取り出して、クランプ回路１０への入力サージ波形の瞬時変動を検出し、サージ電圧に比例した検出電圧を次に述べるフィードバック回路に供給できれば良い。
【００２７】
ウィンドコンパレータ５０は、比較器２および比較器３からなり、２つの比較器を並列に接続した構成となっている。比較器３の半転入力端子には第１の基準電圧ＶＬ１２が接続される。比較器２の非反転入力端子には第２の基準電圧Ｖｈ１１が接続される。抵抗６および抵抗７の分岐点Ａは、比較器２の反転入力端子および比較器３の非反転入力端子にそれぞれ接続される。比較器２および比較器３の出力は共通接続され、ウィンドコンパレータ５０の出力として、比較器４の非反転入力端子に接続される。
【００２８】
比較器４の出力はアンプ５に入力に接続され、アンプ５の出力はサージ吸収用半導体素子９の制御端子に接続される。サージ吸収用半導体素子９は、例えばＦＥＴやトランジスタなどで構成される。サージ吸収用半導体素子９は、サージ発生回路２０の出力端に、抵抗８を直列に介して並列に接続される。一例として、サージ吸収用半導体素子９をＦＥＴとする場合、ＦＥＴ９のドレインはサージ発生回路２０のピーク電圧が現われる端子側に接続され、ソースは抵抗８を介してアース側に接続される。
【００２９】
上述の抵抗６、７による分圧回路、アンプ１、比較器４およびアンプ５は、制御対象であるサージ電圧をフィードバック制御するフィードバック回路を構成し、それぞれループ構成要素である。サージ吸収用半導体９は制御手段であるが、フィードバック回路のループ構成要素の一つに含めても良い。図１においては簡単のため、各ループ構成要素の動作点やゲインを設定する部品（抵抗、コンデンサなど）などは記載されていない。
【００３０】
図９は、クランプ回路１０の各部の動作波形を説明する図である。以下、本発明にかかるロードダンプサージ試験信号発生装置の動作について説明する。本クランプ回路１０における基本的な動作は、フィードバック制御に基づいている。その動作は、クランプ回路１０に入力されるサージ電圧の電圧範囲によって異なる。また、フィードバック動作が働いているときに観測できる各部の波形は、制御が達成された後の定常状態にある波形である。従って、フィードバック制御がされないと仮定した状態と、フィードバック制御が働いている状態とを対比しながら、その動作を説明する。
【００３１】
図９ａは、クランプ回路１０がフィードバック制御動作をしていない場合の、抵抗６、７の分岐点Ａにおける電圧波形を示す図である。後述するが、フィードバック制御が動的に働いていない場合には、サージ吸収用半導体素子９はオフのままである。ＦＥＴを例とすると、ＦＥＴのドレインとソース間は、開放状態になっている。したがって、Ａ点においても、サージ発生回路２０から出力されたサージ波形と相似形のサージ検出電圧として観察される。ただし、電圧値の絶対値は、抵抗６および抵抗７の抵抗値の比により分圧されており、アンプ１、アンプ５、比較器４、比較器２、比較器３が安定に動作するような電圧範囲に変換されている。
【００３２】
図９ｃは、ウィンドコンパレータの動作を説明する図である。クランプ回路１０がフィードバック制御動作をしていない場合のウィンドコンパレータ５０の出力点Ｂの波形を示している。したがって、フィードバック制御が働いていないという点において共通しており、図９ａおよび図９ｃは対応する関係にある。ウィンドコンパレータ５０への入力電圧が、第１の基準電圧ＶＬ１２と第２の基準電圧Ｖｈ１１との間にあるとき、ウィンドコンパレータ５０の出力はＨとなる。ここで、第２の基準電圧Ｖｈは第１の基準電圧ＶＬよりも高く、両者はＶＬ＜Ｖｈの関係にある。図９ｃに示すように、前述の分岐点Ａの電圧がＶＬからＶｈの範囲内にあるときだけ、ウィンドコンパレータ５０の出力はＨとなる（Ｂ点）。
【００３３】
次に、本発明のクランプ回路１０が正常にフィードバック制御動作を行い、クランプ波形を出力している状態における動作を説明する。図９ｂは、クランプ回路１０がフィードバック制御動作を行っている場合の、ウィンドコンパレータ５０の出力点Ｂの電圧波形を示す図である。抵抗６、７の分岐点Ａのサージ検出電圧が第１の基準電圧ＶＬよりも低い場合は、ウィンドコンパレータ５０の出力点Ｂは、出力Ｌの状態となっている。この時、サージ吸収用半導体素子９がオフとなるサージ吸収制御電圧がＣ点に印加される。Ｂ点にＬ電圧が出力されている限り、サージ吸収用半導体素子９がオフとなるように、フィードバック回路のループ構成要素のアンプ１、比較器４、およびアンプ５の各直流ループ動作点を設定する。この状態では、動的なフィードバック制御は働いていない。すなわち、ウィンドコンパレータ出力点（Ｂ点）は、一定値の出力Ｌのままである。サージ電圧の分圧電圧（Ａ点）が第１の基準電圧ＶＬより低い限り、フィードバック回路の各ループ構成要素の少なくとも１つは、直流ループ動作の限界点の上限または下限の一端に張り付いたままとなっている。したがって、静的（直流的）にフィードバック制御が働いていても、動的な（交流的）フィードバック制御は働いていないことに留意されたい。
【００３４】
より具体的な例として、サージ吸収用半導体素子９がＭＯＳＦＥＴの場合について説明する。このＭＯＳＦＥＴがターンオンするゲート・ソース間電圧は、４Ｖとする。クランプ回路１０に入力されるサージ電圧が低い場合であって、分岐Ａ点の検出電圧がＶＬを超えないときは、Ｃ点のサージ吸収制御電圧（ゲート・ソース間電圧）が４Ｖ以下となるように、アンプ１、比較器４、アンプ５の構成（反転型、非反転型）、直流動作点の設定、ゲイン設定などを行う。一例として、アンプ１は非反転型の演算増幅器、比較器４は、反転型の加算器、アンプ５は反転型の演算増幅器とすることができる。
【００３５】
次に、入力サージ電圧がさらに上昇して、Ａ点のサージ検出電圧がＶＬを越えた場合には、ウィンドコンパレータ５０の出力はＨとなる（出力点Ｂ）。この時、比較器４の非反転入力端子への入力はＨとなり、Ｃ点におけるサージ吸収制御電圧（ゲート電圧）が立ち上がってＭＯＳＦＥＴ９はオンに遷移する。ＭＯＳＦＥＴ９がオンとなると、サージ電圧はＭＯＳＦＥＴ９と放電用の抵抗８を介してアースに接続される。サージ発生回路２０の出力の電荷は放電され、サージ電圧が下がる。この状態では、動的なフィードバック制御が働いている。
【００３６】
逆にＡ点のサージ検出電圧がＶＬからＶｈの範囲内にある場合において、サージ電圧が下降してくると、動的なフィードバック制御により、Ｃ点のサージ吸収制御電圧（ゲート電圧）が次第に下がる。この時、ドレイン・ソース間の電流は減少し、ＭＯＳＦＥＴ９がオフとなる方向に動作点は移動する。ＭＯＳＦＥＴ９のドレイン・ソース間を流れるサージ吸収電流は絞り込まれ、サージ吸収能力が低下する。この結果、サージ電圧の吸収は停止して、サージ電圧低下が抑えられる。
【００３７】
Ａ点の電圧が第１の基準電圧ＶＬを超えている間は、前述の動的なフィードバック制御によって、Ａ点の電圧はＶＬからＶｈの間に維持される。図９ｂに示すようにＢ点の電圧はＨ出力のまま、ほぼ一定値となる。また、Ｃ点におけるサージ吸収制御電圧（ゲート電圧）は、図９ｄに示すように入力されたサージ電圧と相似波形となる。フィードバック回路が正常に動作中には、図９ａおよび図９ｃの波形はいずれも観察できないことに注意すべきである。先にも述べたように、ウィンドコンパレータ５０の出力（Ｂ点）がＬ出力の場合には、ＭＯＳＦＥＴ９は完全にオフとなるようにＣ点の電圧が設定され、フィードバック回路はその直流動作の限界点の上限または下限の一端に張り付いている。すなわち、フィードバック回路のループ構成要素のうちの少なくとも１つのループ構成要素は、その直流動作限界点の上限または下限のいずれかの状態にある。したがって、ウィンドコンパレータ５０の出力（Ｂ点）がＬ出力である限り、クランプ回路への入力電圧の変化は制御されず、「動的な制御は働いていない状態」にあることを意味する。しかし、各ループ構成要素が、ウィンドコンパレータ５０のＬ出力に対応した動作点に設定されている点において、フィードバック回路の静的（直流的）な制御が働いていることに注意されたい。
【００３８】
上記の説明から理解されるように、ウィンドコンパレータ５０の出力電圧は、フィードバック回路において動的なフィードバック制御が働くように、動的ループ動作の基準電圧をフィードバック回路に与える機能を持っている。すなわち、各ループ構成要素の（バイアス）動作点を静的なフィードバック制御の状態から動的なフィードバック制御の状態に切り替える機能を持っている。上述のように、ウィンドコンパレータは、Ｌ出力またはＨ出力を出力して、論理回路的な出力電圧をフィードバック回路に供給しているように説明してきた。しかし、フィードバック回路が正常動作中のＣ点電圧波形（図９ｄ）が示すように、動的なループ動作の基準電圧を与えるという観点からは、Ｈ出力はアナログ的なバイアス電圧をフィードバック回路に与える機能を含み得ることにも留意されたい。
【００３９】
本発明のクランプ回路においては、フィードバック回路において動的なフィードバック制御を働かせる動作範囲を、ウィンドコンパレータからの動的ループ動作基準電圧により決定している点に特徴がある。さらに、動的なフィードバック制御は、ウィンドコンパレータへの第１の基準電圧と第２の基準電圧の間の一定幅の電圧範囲内において動作する点にも特徴がある。これらの特徴は、図７に示した従来技術のクランプ回路の動作と対比させることによって、さらに明確となる。
【００４０】
図７の従来技術のクランプ回路においては、分圧電圧はフィードバック制御の基準となる基準電圧ＶＬ３３と直接比較さる。両電圧の比較結果に従って、比較器３４、アンプ３５のループ動作点はいずれかの方向に瞬時に変動する。サージ吸収用半導体３６をオンからオフへ遷移させるときの遅延の解消（広帯域化）とループの発振回避（ループ安定化）とを両立しうるループ構成要素の動作条件（ループゲイン、バイアス点）の設定範囲は非常に狭い。さらに、試験用のサージ電圧に求められる広範なピーク電圧、クランプ電圧、サージ吸収電流の各範囲に渡って、フィードバック制御を安定に動作させるのは困難である。
【００４１】
一方、本発明の構成のクランプ回路においは、２つの基準電圧により規定される所定の電圧幅の範囲において、ウィンドコンパレータから出力される動的ループ動作基準電圧によって、フィードバック回路を一定の良好なループ動作点に維持することができる。これにより、所定の電圧幅に対応するクランプ電圧の範囲内において、動的なフィードバック制御によりサージ電圧の安定したクランプが実現される。動的なフィードバック制御が働いている基準電圧は一定の幅を持つので、結果として得られるクランプ電圧値も一定の幅を持つことになる。しかし、国際規格に規定された許容範囲内の変動量となるように、第１の基準電圧と第２の基準電圧を設定することができる。
【００４２】
以上、詳細に述べたように、本発明のクランプ回路においては、所定の電圧幅を持つ基準電圧に応じて動作するウィンドコンパレータを採用して、フィードバック回路の各ループ構成要素の動作点を一定範囲に維持することによって、広範なピーク電圧、クランプ電圧、サージ吸収電流の各条件に渡って、安定したクランプ波形を生成することができる。クランプ電圧が安定化されるため、信頼性試験を行う際の印加電圧の調整をより簡略化することができ、被試験体のサンプル数が限られるような場合であっても、所定の条件によって信頼性試験を行うことができる。
【００４３】
図１の実施例においては、サージ発生回路２０として、パワーアンプ方式のローダンプサージ発生回路を例として説明しているが、図３で示したコンデンサ充放電方式のロードダンプサージ発生回路からサージ電圧を与える場合でも、上述の効果が得られる。しかし、パワーアンプ方式のロードダンプサージ発生回路の場合に、波尾長の短縮が防止される効果とあいまって、より再現性良く安定してロードダンプサージ試験信号波形を発生させることができる。
【００４４】
図１の実施例においては、所定の電圧幅の基準電圧に応じて動的ループ動作基準電圧を生成する方法として、ウィンドコンパレ−タを採用しているが、同様な動作を行う他の手段を採ることもできる。（例えば、サージ電圧をＡＤコンバータによって検出して、所定の検出電圧値のときに対応する動的ループ動作基準電圧をＤＡコンバータにより生成し、比較器４に与える方法などがある。）
実施例においては、フィードバック回路は、アンプ１、比較器４およびアンプ４により構成されているが、この構成に限定されるものではない。すなわち、抵抗６、７による分圧回路などにより検出したサージ検出電圧（制御対象）に基づいて、サージ吸収用半導体９など（制御手段）に作用をし、フィードバック制御ができる構成であれば、どのような構成も可能である。従って、アンプ１、５における反転・非反転の増幅動作タイプや、増幅段数などは、様々な変更や修正が可能である。サージ吸収用半導体素子は、ＭＯＳＦＥＴに限られず、バイポーラトランジスタなど各種のものを使用できる。
【００４５】
抵抗６、７による分圧回路からのサージ検出電圧は、共通の分圧回路からフィードバック回路およびウィンドコンパレータに供給されているが、別々の検出回路からそれぞれ供給することもできる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態にかかるロードダンプサージ波形発生回路を示す構成図である。
【図２】国際規格によって規定されたロードダンプサージ波形を示す図である。
【図３】コンデンサ充放電方式のロードダンプサージ発生回路である。
【図４】国際規格に推奨されたＺＤによるクランプ回路の一例を示す図である。
【図５】従来技術のロードドダンサージ発生回路の一例を示す図である。
【図６】従来技術の問題点を説明する図である。
【図７】従来技術によるクランプ回路の一例を示す図である。
【図８】パワーアンプ方式のロードダンプサージ発生回路における分圧の問題を説明する図である。
【図９】本発明に係るクランプ回路の動作を説明する図である。
【符号の説明】
【００４７】
１、５、３５    アンプ
２、３、４、３４  比較器
６、７、３１、３２  分圧用抵抗
８、２２、２３、２４、２５、３７  抵抗
９、３６  サージ吸収用半導体素子
１０  クランプ回路
１１  第２の基準電圧
１２  第１の基準電圧
２０  サージ発生回路
２１  高圧直流電源
２６  エネルギー充放電用コンデンサ
２７  サージ波形形成用半導体スイッチ
２８  スイッチ
２９  立ち上がり時間形成インダクタ
３３  基準電圧
４０  パワーアンプ方式のサージ発生回路
４１  被試験体
５０  ウィンドコンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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