(57)【特許請求の範囲】
【請求項１】
緩和処理部が、データ記憶装置に記憶された配線長制約基準情報及び不良削減基準情報を読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて前記配線パターンの密集を緩和し、緩和結果を配線情報記憶部に記憶させるステップと、
チップ検証部が、前記緩和結果を前記配線情報記憶部から読み出して、前記緩和結果に対してタイミング及びクロストークを含む回路特性を検証し、検証結果を検証情報記憶部に記憶させるステップと、
太め処理部が、前記検証結果を前記検証情報記憶部から読み出して、第１の設計ルールを用いて前記配線パターンを太め、太め後の前記配線パターンを、第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太めるステップ
とを含むことを特徴とする半導体集積回路の自動設計方法。
【請求項２】
前記太め処理部が、半導体集積回路のランダム不良に起因する不良削減基準情報の基準値を上回るように、太め後の前記配線パターンを更に太めることを特徴とする請求項１に記載の半導体集積回路の自動設計方法。
【請求項３】
前記チップ検証部が、前記検証結果を参照して前記チップ領域内でクリティカルパスとなる第１配線パターン及び前記第１配線パターンに隣接する第２配線パターンを抽出し、
前記太め処理部が、前記第１配線パターン及び前記第２配線パターンの位置関係を参照して前記第１配線パターンの太め処理を制限することを特徴とする請求項１又は２に記載の半導体集積回路の自動設計方法。
【請求項４】
配線長制約基準情報及び不良削減基準情報をデータ記憶装置から読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和し、緩和結果を配線情報記憶部に記憶させる緩和処理部と、
前記緩和結果を前記配線情報記憶部から読み出して、前記緩和結果に対してタイミング及びクロストークを含む回路特性を検証し、検証結果を検証情報記憶部に記憶させるチップ検証部と、
前記検証結果を前記検証情報記憶部から読み出して、第１の設計ルールを用いて前記配線パターンを太め、太め後の前記配線パターンを第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太める太め処理部
とを備えることを特徴とする半導体集積回路の自動設計システム。
【請求項５】
緩和処理部が、データ記憶装置に記憶された配線長制約基準情報及び不良削減基準情報を読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて前記配線パターンの密集を緩和し、緩和結果を配線情報記憶部に記憶させるステップと、
チップ検証部が、前記緩和結果を前記配線情報記憶部から読み出して、前記緩和結果に対してタイミング及びクロストークを含む回路特性を検証し、検証結果を検証情報記憶部に記憶させるステップと、
太め処理部が、前記検証結果を前記検証情報記憶部から読み出して、第１の設計ルールを用いて前記配線パターンを太め、太め後の前記配線パターンを、第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太めるステップとを含む自動設計方法を用いて設計された半導体集積回路であって、
半導体基板と、
前記半導体基板上の帯状の第１配線パターンと、
前記第１配線パターンと並行に離間する帯状の第２配線パターンと、
前記第１及び第２配線パターンの間に離間して配置され、前記第１及び第２配線パターンより太いライン幅を有する帯状部、前記帯状部に連続し、前記第１配線パターンと並行に延伸する前記帯状部の延伸方向に沿って前記第１配線パターンの配置方向に向かって次第に幅が太くなる第１斜状部、前記第１斜状部に連続し、前記帯状部の延伸方向に対し前記第２配線パターンの配置方向に向かって斜めに延伸する第２斜状部、及び、前記第２斜状部に連続し前記帯状部に並行に延伸し前記帯状部よりライン幅が太い幅太部を有する第３配線パターン
とを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及び半導体集積回路に関する。
【背景技術】
【０００２】
近年の微細化要求により、レイアウト設計通りの形状のマスクを用いても、ウエハ上に設計パターン通りのパターンを形成することが困難になってきている。設計の忠実度を向上させる手段としては、ウエハ上に設計値通りのパターンを形成するためのマスクパターンを作成する光近接効果補正（Optical Proximity Correction : ＯＰＣ）、プロセス近接効果補正（Process Proximity Correction : ＰＰＣ ）、と呼ばれる技術が広く利用されている（以下、ＯＰＣ及びＰＰＣを総称して「ＯＰＣ」と呼ぶ。）。
【０００３】
設計の忠実度の検証は、各製造工程に起因して発生するシステマティック不良の対策としても重要であり、効果的な対策の一つとしてリソグラフィーシミュレーションをベースとしたチェック（以下、「リソグラフィールールチェック」と呼ぶ。）が行われている。リソグラフィールールチェックでは、ＯＰＣ後のパターンに対して簡易リソグラフィーシミュレーションを実施し、得られたパターンと設計パターンとを比較して、ずれを調べる。これにより、デバイス的に問題となり得る部分を検出する。
【０００４】
更に近年では、マスクパターンを補正するための手法のみならず、目標とする設計パターン自体をあるルールに従って補正する「ターゲットＭＤＰ処理」と呼ばれる技術が提案されている（例えば、特許文献１参照。）。このターゲットＭＤＰ処理は、特定のパターン種をウエハ上に形成することが困難であると予測された場合に、対象となるパターン種を補正することにより、ウエハ上の形成を容易にするものである。ターゲットＭＤＰ処理は、設計パターン自体を変形させ、元のパターン形状とは異なるパターン形状をウエハ上に形成させるため、設計的に問題のない範囲で補正量の上限等を決めて、その範囲で使用することが重要である。
【０００５】
一方、半導体集積回路の製造工程におけるゴミ等の付着に起因したランダム不良への対策が、近年の微細化により益々重要になってきている。半導体集積回路のレイアウト設計工程においては、様々な対策が実施され始めている。対策としては、
（ａ）コンタクト及びビアを多重化すること、
（ｂ）配線間スペースを緩和すること、
（ｃ）配線幅を太くすること、
（ｄ）冗長回路設計をすること
等が有効である。（ａ）〜（ｄ）に示す各対策を施すことにより、ビア不良確率の低減、配線間のショート不良発生確率の低減、配線のオープン不良発生確率の低減、メモリ部等の不良発生救済による歩留まり向上、等が期待できる。
【０００６】
しかしながら、現状の設計装置では、上述したシステマティック不良対策とランダム不良対策とを同時に実現することが難しい。このため、従来の設計装置において、例えば上述の（ｂ）及び（ｃ）に示す対策を実行すると、下記に挙げる問題が生じる。
【０００７】
（１）配線間スペースの緩和処理は、クロストーク問題等の設計起因関係の改善に効果があり、配線間のショート不良発生確率低減にも効果がある。しかし、配線長が増加する傾向にあり、配線のオープン不良発生率が増加する。このため、配線長の過大な増大を抑止するとともに、後処理として、配線幅を太くする必要がある。
【０００８】
（２）配線幅を太くする処理は、リソグラフィーマージン観点でのターゲットＭＤＰ処理により実現できる。しかし、配線のオープン不良発生確率を低減させるためには、ターゲットＭＤＰ処理による補正量を更に増加させる必要がある。また、配線長が増加するほど配線のオープン不良発生確率が増加するため、配線幅を更に太くしておく必要もある。しかし、補正量が大きくなると、配線パターンに段差等が多く発生し、ＯＰＣが適切に処理できなくなり、ウエハ形状に問題が発生し、歩留まりを低下させる問題（以下、「ＯＰＣ問題」という。）が発生する。ＯＰＣ問題の発生確率が高くなると、リソグラフィールールチェックにおける修正作業が必要となる。しかし、配線パターンは大規模領域に延在するため、修正に多大な計算機リソースと処理時間を要し、実用的な時間で検証することは困難である。同時に、配線容量増加による回路動作への影響も無視できなくなってくる。
【特許文献１】特開２００５−２４９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、製造に起因するシステマティック不良対策とランダム不良対策とを設計段階において同時に実現可能なパターンの補正処理において、配線長及び配線幅の過度な増加を抑制でき、クロストーク等の回路動作上の問題を改善して、製造歩留まりを向上可能な半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及び半導体集積回路を提供する。
【課題を解決するための手段】
【００１０】
本願発明の態様によれば、緩和処理部が、データ記憶装置に記憶された配線長制約基準情報及び不良削減基準情報を読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和し、緩和結果を配線情報記憶部に記憶させるステップと；チップ検証部が、緩和結果を配線情報記憶部から読み出して、緩和結果に対してタイミング及びクロストークを含む回路特性を検証し、検証結果を検証情報記憶部に記憶させるステップと；太め処理部が、検証結果を検証情報記憶部から読み出して、第１の設計ルールを用いて配線パターンを太め、太め後の配線パターンを、第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太めるステップとを含む半導体集積回路の自動設計方法が提供される。
【００１１】
本願発明の他の態様によれば、配線長制約基準情報及び不良削減基準情報をデータ記憶装置から読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和し、緩和結果を配線情報記憶部に記憶させる緩和処理部と；緩和結果を配線情報記憶部から読み出して、緩和結果に対してタイミング及びクロストークを含む回路特性を検証し、検証結果を検証情報記憶部に記憶させるチップ検証部と；検証結果を検証情報記憶部から読み出して、第１の設計ルールを用いて配線パターンを太め、太め後の配線パターンを第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太める太め処理部とを備える半導体集積回路の自動設計システムが提供される。
【００１２】
本願発明の他の態様によれば、緩和処理部が、データ記憶装置に記憶された配線長制約基準情報及び不良削減基準情報を読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和し、緩和結果を配線情報記憶部に記憶させるステップと、チップ検証部が、緩和結果を配線情報記憶部から読み出して、緩和結果に対してタイミング及びクロストークを含む回路特性を検証し、検証結果を検証情報記憶部に記憶させるステップと、太め処理部が、検証結果を検証情報記憶部から読み出して、第１の設計ルールを用いて配線パターンを太め、太め後の配線パターンを、第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太めるステップとを含む自動設計方法を用いて設計された半導体集積回路であって、半導体基板と；半導体基板上の帯状の第１配線パターンと；第１配線パターンと並行に離間する帯状の第２配線パターンと；第１及び第２配線パターンの間に離間して配置され、第１及び第２配線パターンより太いライン幅を有する帯状部、帯状部に連続し、第１配線パターンと並行に延伸する帯状部の延伸方向に沿って第１配線パターンの配置方向に向かって次第に幅が太くなる第１斜状部、第１斜状部に連続し、帯状部の延伸方向に対し第２配線パターンの配置方向に向かって斜めに延伸する第２斜状部、及び、第２斜状部に連続し帯状部に並行に延伸し帯状部よりライン幅が太い幅太部を有する第３配線パターンとを備える半導体集積回路が提供される。
【発明の効果】
【００１３】
本発明によれば、製造に起因するシステマティック不良対策とランダム不良対策とを設計段階において同時に実現可能なパターンの補正処理において、配線長及び配線幅の過度な増加を抑制でき、クロストーク等の回路動作上の問題を改善して、製造歩留まりを向上可能な半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及び半導体集積回路が提供できる。
【発明を実施するための最良の形態】
【００１４】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【００１５】
＜自動設計システム＞
本発明の実施の形態に係る半導体集積回路の自動設計システムは、図１に示すように、配線長制約基準情報及び不良削減基準情報をデータ記憶装置３から読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和する緩和処理部１４と、緩和結果に対してタイミング及びクロストークを含む回路特性を検証するチップ検証部１５と、検証結果を検証情報記憶部３７から読み出して、第１の設計ルールを用いて配線パターンを太め、太め後の配線パターンを、第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太める太め処理部１６とを備える。
【００１６】
緩和処理部１４、チップ検証部１５及び太め処理部１６は、コンピュータシステムの演算処理部（ＣＰＵ）１の一部として構成できる。ＣＰＵ１には、操作者からの入力等を受け付ける入力装置５、ＣＰＵ１の処理結果やチップのレイアウト結果等を出力する出力装置７及びＣＰＵ１の演算処理に必要な各種プログラム等を記憶するプログラム記憶装置２が接続されている。ＣＰＵ１は、セル配置部１１、配線部１２、置換部１３、及びサインオフ検証部１７を更に備える。
【００１７】
セル配置部１１は、データ記憶装置３に記憶されたフロアプラン、セル接続情報等の設計情報を読み出して、図１の自動設計システムのメモリ空間内に仮想的に配置された半導体集積回路のチップ領域に論理セル、マクロセル、入出力セル等を配置する。セル配置部１１は、歩留まりを考慮して予めセルの外形やセルに含まれる素子や配線等の配置位置の最適化を行った高歩留まりセルを配置してもよい。
【００１８】
配線部１２は、チップ領域上に割り当てられた複数層の配線領域に、複数の配線パターンを配線し、異なる層の配線パターン間を単一ビアで接続する。「単一ビア」とは、上下層の配線パターンを１箇所で接続する場合に用いるビアを指す。
【００１９】
置換部１３は、配線部１２が敷設した単一ビアを抽出し、置換可能な単一ビアを多重ビアに置換する。「多重ビア」とは、上下層の配線パターンを複数箇所で接続する場合に用いるビアを指す。
【００２０】
緩和処理部１４は、配線部１２及び置換部１３が実行した配線結果を読み出して、複数の配線パターンの間隔を広くする。具体的には、緩和処理部１４は、データ記憶装置３に記憶された配線長制約基準情報を読み出して、配線パターンの配線長が配線長制約基準の上限値を越えない範囲で、配線パターンの間隔を広くする。これにより、配線パターンの緩和処理に伴う配線長の過度の増加が防止される。配線長制約基準情報としては、例えば、チップ領域全体に敷設される複数の配線パターンのトータルの長さに対して、何％程度の配線延長を許容できるかに関する基準値の情報が利用可能である。基準値は設計者により任意に設定される。
【００２１】
なお、緩和処理部１４は、データ記憶装置３に記憶された不良削減基準情報を読み出して、不良削減基準情報の基準値に応じて配線パターンの間隔を広くするのが好ましい。不良削減基準情報としては、例えば、半導体集積回路のランダム不良に起因する配線やビアのショート欠陥情報、オープン欠陥情報等から抽出されるクリティカルエリア値（ＣＡ値）を用いることができる。また、緩和処理部１４には、基板上に製造されるパターン形状をシミュレーションするためのリソグラフィーチェック機能を持たせてもよい。
【００２２】
チップ検証部１５は、緩和処理部１４が実行した配線結果を読み出して、半導体集積回路のタイミング及びクロストーク等の動作を検証する。なお、チップ検証部１５は、データ記憶装置３に記憶された後述する設計ルールを参照して、予め配線パターンのパターン形状を太めた配線情報を計算して動作検証することが好ましい。また、チップ検証部１５が、動作検証結果からチップ領域内でクリティカルパスとなる配線パターンの情報を抽出し、クリティカルパス情報としてデータ記憶装置３に記憶させることが好ましい。
【００２３】
太め処理部１６は、第１処理部１６１、第２処理部１６２、不良判定部１６３、検証部１６４、及びリソグラフィーチェック部１６５を備える。第１処理部１６１及び第２処理部１６２は、データ記憶装置３に記憶された「ターゲットＭＤＰルール」と呼ばれる設計ルールを用いて、配線パターンのパターン形状を太める。
【００２４】
本実施の形態における設計ルール（ターゲットＭＤＰルール）には、第１及び第２の設計ルールの少なくとも２種類が含まれる。第１の設計ルールは、図２〜図６に例示する「リソグラフィー観点ルール」である。第２の設計ルールは、ランダム不良の削減を目標とした「不良削減観点ルール」であり、図２〜図６に例示するリソグラフィー観点ルールよりも補正値を多くすることにより、オープン、ショート等の不良の生じやすいパターン形状を更に太めるための設計ルールである。
【００２５】
第１処理部１６１は、第１の設計ルールであるリソグラフィー観点ルールをデータ記憶装置３から読み出して、配線パターンのパターン形状を太める。第１処理部１６１が、リソグラフィー観点ルールを用いて、チップ領域上の配線パターン１０の補正処理を実行する一例を図２〜図６に示す。
【００２６】
第１処理部１６１が、図２に示すように、処理対象となる配線パターン１０を分割する。配線パターン１０は、密集パターン１０１と孤立パターン１０２を有している。そこで、第１処理部１６１が、処理対象の配線パターン１０を、密集パターンを含む部分Ａと、孤立パターン１０２をなす部分Ｃと、それらの中間の部分Ｂとに分割する。
【００２７】
引き続き、第１処理部１６１が、図３に示すように、配線パターン１０における各部分Ａ，Ｂ，ＣのエッジＡ１，Ｂ１，Ｃ１の各端部と各端部に垂直方向に測ったそれらの近傍（隣）の各パターンとの間の第１の距離ＳＡ，ＳＢ，ＳＣを測定する。更に、第１処理部１６１が、図４に示すように、各エッジＡ１，Ｂ１，Ｃ１の中点Ａ２，Ｂ２，Ｃ２を抽出する。そして、図５に示すように、各エッジＡ１，Ｂ１，Ｃ１の中点Ａ２，Ｂ２，Ｃ２と各中点Ａ２，Ｂ２，Ｃ２に垂直方向に測ったパターンとの間の第２の距離ＳＡ’，ＳＢ’，ＳＣ’を測定する。
【００２８】
引き続き、第１処理部１６１が、第１の距離ＳＡ，ＳＢ，ＳＣと第２の距離ＳＡ’，ＳＢ’，ＳＣ’とを比較する。図３及び図５の例においては、ＳＡ＝ＳＡ’，ＳＢ＜ＳＢ’，ＳＣ＝ＳＣ’である。
【００２９】
例えば、エッジとその近傍のパターンとの間の基準距離をＳ１，Ｓ２，Ｓ３と分類し、Ｓ１＜Ｓ２＜Ｓ３とする。この場合に、エッジとその近傍のパターンとの間の実際の距離ＳがＳ１＜Ｓ≦Ｓ２であるときの補正値をａ、実際の距離ＳがＳ２＜Ｓ≦Ｓ３であるときの補正値をｂとする。ここでは、ＳＡ（ＳＡ’）≦Ｓ１、Ｓ１＜ＳＣ≦Ｓ２とすると、第１処理部がエッジＣ１に対し、補正値ａを適用する。
【００３０】
引き続き、第１処理部１６１が、第１の距離＜第２の距離と判定されたエッジに対して、その近傍のパターンと距離に応じて補正値を規定する。例えば、エッジとその近傍パターン間の実際の距離Ｓが、Ｓ１＜Ｓ≦Ｓ２であるときの補正値をａ／２、Ｓ２＜Ｓ≦Ｓ３であるときの補正値をｂ／２とする。図５の例では、Ｓ１＜ＳＢ≦Ｓ２であるとすると、第１処理部１６１が、エッジＢ１に補正値ａ／２を付加する。同様の処理が配線パターン１０の他方のエッジＡ１’，Ｂ１’，Ｃ１に対しても行われる。これにより、第１処理部１６１が、密集パターン１０１と孤立パターン１０２との間に存在する中間的な箇所（部分Ｂ）にリソグラフィー観点に基づく補正値を加える。
【００３１】
第２処理部１６２は、第２の設計ルールである不良削減観点ルールをデータ記憶装置３から読み出して、配線パターンのパターン形状を更に太める。なお、不良削減観点ルールを用いた処理は、図２〜図６に例示したリソグラフィー観点ルールと実質的に同様の処理を行うが、半導体集積回路のランダム不良対策を考慮して、パターンの補正値がリソグラフィー観点ルールより多く加えられることにより、パターン形状を太めることが可能になっている。
【００３２】
不良判定部１６３は、第１処理部１６１及び第２処理部１６２が実行した配線結果を読み出して、配線結果が既定の不良削減基準値を満たしているか否かを判定する。検証部１６４は、不良判定部１６３が判定した配線結果を読み出して、タイミング検証及びクロストーク検証を行う。リソグラフィーチェック部１６５は、検証部１６４が検証した配線結果を読み出して、データ記憶装置３に記憶されたリソグラフィールール情報に基づき、シミュレーション解析をする。
【００３３】
サインオフ検証部１７は、データ記憶装置３に記憶されたサインオフ解析情報を読み出して、太め処理部１６が実行した配線結果に対して、タイミング検証、ＩＲドロップ等のサインオフ検証を行う。
【００３４】
データ記憶装置３は、設計ルール記憶部３１、配線情報記憶部３２、配線長制約基準記憶部３３、不良削減基準記憶部３４、リソグラフィールール記憶部３５、クリティカルパス情報記憶部３６及び検証情報記憶部３７を含む。
【００３５】
設計ルール記憶部３１には、セル、配線、ビア等の接続情報、フロアプラン、ターゲットＭＤＰ処理ルール等が格納される。配線情報記憶部３２には、図１の自動設計システムが実行した配線結果等が格納される。配線長制約基準記憶部３３には、配線長延長制約情報の基準値が格納される。不良削減基準記憶部３４には、半導体集積回路のランダム不良又はシステマティック不良に起因する不良削減基準値が記憶される。リソグラフィールール記憶部３５には、リソグラフィールールが記憶される。クリティカルパス情報記憶部３６には、チップ検証部１５が抽出したクリティカルパスの情報が格納される。検証情報記憶部３７には、検証結果や検証に必要な各種情報が格納される。
【００３６】
図１において入力装置５は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。設計者は、入力装置５より入出力データを指定したり自動設計に必要な数値等の設定が可能である。また、入力装置５より、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示の入力も可能である。出力装置７は、それぞれディスプレイ及びプリンタ装置等を含む。プログラム記憶装置２は、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ等を記憶する。
【００３７】
＜設計方法＞
図１に示す設計装置を用いた半導体集積回路の自動設計方法の一例を、図７〜図９に示すフローチャートを用いて説明する。
【００３８】
（イ）図７のＳ１１において、セル配置部１１が、設計ルール記憶部３１に記憶された設計情報を読み出して、チップ領域に論理セル、マクロセル等を配置し、配置結果を配線情報記憶部３２に記憶させる。
【００３９】
（ロ）ステップＳ１２において、配線部１２が、セルの配置結果及び設計ルール記憶部３１に記憶された設計情報を読み出して、チップ領域上の複数層の配線領域に配線パターンを配線し、異なる層の配線パターン間を単一ビアで接続し、配線結果を配線情報記憶部３２に記憶させる。
【００４０】
（ハ）ステップＳ１３において、置換部１３が、配線結果及び設計ルール記憶部３１に記憶されたビアの置換情報を読み出して、単一ビアを抽出し、置換可能な単一ビアを多重ビアに置換し、置換後の配線結果を配線情報記憶部３２に記憶させる。
【００４１】
（ニ）ステップＳ１４において、緩和処理部１４が、配線情報記憶部３２に記憶された多重ビア置換後の配線結果を読み出して、配線パターン間の間隔を広げることにより配線パターン間の密集を緩和し、緩和結果を配線情報記憶部３２に記憶させる。ステップＳ１４の詳細は後述する。
【００４２】
（ホ）ステップＳ１５において、チップ検証部１５が、緩和処理部１４が実行した配線パターンの緩和結果を読み出して、半導体集積回路のタイミング及びクロストーク等の動作を検証し、検証結果を検証情報記憶部３７に記憶させる。ステップＳ１５の詳細は後述する。
【００４３】
（ヘ）ステップＳ１６において、太め処理部１６が、チップ検証部１５による検証結果を検証情報記憶部３７から読み出して、設計ルール記憶部３１に記憶されたリソグラフィー観点ルール（第１の設計ルール）及び不良削減観点ルール（第２の設計ルール）に基づき配線パターンの少なくとも一部のパターン形状を太める。そして、太め後の配線結果を配線情報記憶部３２に記憶させる。ステップＳ１６の詳細は後述する。
【００４４】
（ト）ステップＳ１７において、サインオフ検証部１７が、検証情報記憶部３７に記憶されたサインオフ解析情報を読み出して、太め処理部１６が実行した配線結果のタイミング検証、ＩＲドロップ等のサインオフ検証を行う。
【００４５】
−ステップＳ１４の詳細−
図８に示すステップＳ１４１において、緩和処理部１４が、配線長制約基準記憶部３３に記憶された配線長制約基準情報及び配線情報記憶部３２に記憶された配線結果を読み出して、配線長が配線長制約基準の上限値を越えない範囲で配線パターン間の間隔を広げて配線パターンの密集を緩和し、緩和結果を配線情報記憶部３２に記憶させる。
【００４６】
ステップＳ１４２において、緩和処理部１４が、不良削減基準記憶部３４に記憶された不良削減基準情報を読み出して、緩和結果が不良削減基準値を上回っているか否かを判断する。例えば、不良削減基準値として、ランダム不良に起因する配線のショート不良のＣＡ値の削減基準値を１０％とした場合を説明する。緩和処理部１４が、緩和前の配線情報から抽出したＣＡ値とステップＳ１４１による配線パターンの緩和処理後の配線情報から抽出したＣＡ値を比較し、ＣＡ値が１０％以上削減されている場合はステップＳ１４３に進む。１０％以上削減されていない場合は、ステップＳ１４１において再び配線パターンの緩和処理を実行する。判定後の配線結果は、配線情報記憶部３２に記憶させる。
【００４７】
ステップＳ１４３において、緩和処理部１４が、リソグラフィールール記憶部３５に記憶されたリソグラフィールールを読み出して、ステップＳ１４２における判定後の配線結果に対してリソグラフィールールチェックを行う。配線結果がリソグラフィールールを満たさない場合は、ステップＳ１４１に戻り、再び配線パターンの緩和処理を行う。配線結果がリソグラフィールールを満たす場合は、ステップＳ１４の配線間隔緩和処理を終了し、ステップＳ１５に示すチップ動作検証処理へと進む。
【００４８】
−ステップＳ１５の詳細−
図９のステップＳ１５１において、チップ検証部１５が、設計ルール記憶部３１に記憶されたリソグラフィー観点ルール（第１の設計ルール）及び配線情報記憶部３２に記憶された配線緩和後の配線結果を読み出す。その後、チップ検証部１５が、リソグラフィー観点ルールに基づき配線緩和後の配線パラメータを抽出する。
【００４９】
ステップＳ１５２において、チップ検証部１５が、ステップＳ１５１において抽出した配線パラメータを読み出して、検証情報記憶部３７に記憶された検証情報に基づき、タイミング検証及びクロストーク検証を行う。タイミング検証及びクロストーク検証が一定の条件を満たす場合には、ステップＳ１５４へ進む。一定の条件を満たさない場合は、ステップＳ１５３においてレイアウト（配線情報）を修正した後、ステップＳ１５１へ戻る。
【００５０】
ステップＳ１５４において、チップ検証部１５が、検証後の配線情報を読み出して、チップ領域内でクリティカルパスとなる配線パターンの情報を抽出し、抽出情報をクリティカルパス情報記憶部３６へ記憶させる。
【００５１】
−ステップＳ１６の詳細−
図１０のステップＳ１６１において、第１処理部１６１が、リソグラフィー観点ルール（第１の設計ルール）を設計ルール記憶部３１から読み出して、配線情報記憶部３２に記憶された配線パターンのパターン形状を太める。具体例として、図１１〜図１３に示す第１のレイアウトを例に説明する。図１１のレイアウトは、配線パターン２１、２２、２３がそれぞれ並行に延伸しており、配線パターン２１，２２，２３が密集した領域１０３、孤立した領域１０６、及びその中間の領域１０４を有している。
【００５２】
着目配線を配線パターン２２とする場合、第１処理部１６１が、密集した領域１０３にある配線パターン２２の配線パターン２１に対向する側のエッジに補正パターン４１を付加する。孤立した領域１０６にある配線パターン２２のエッジには、補正パターン４１よりライン幅Ｗ１が広い補正パターン４３ａを付加する。領域１０３と領域１０５に挟まれた中間的な領域１０４には、補正パターン４１より広く補正パターン４３ａより狭いライン幅の補正パターン４２ａを付加する。配線パターン２３と対向する側の配線パターン２２のエッジには、補正パターン４４を付加する。
【００５３】
ステップＳ１６２において、第２処理部１６２が、不良削減観点ルール（第２の設計ルール）を設計ルール記憶部３１から読み出して、配線パターンのパターン形状を更に太める。例えば、図１３に示すように、第２処理部１６２が、図１２の補正パターン４３ａより広いライン幅Ｗ２の補正パターン４３ｂを付加する。配線パターン２１，２２，２３が密集した領域１０３と孤立した領域１０６の間の中間領域１０４には、階段状の補正パターン４３ｂを付加する。
【００５４】
なお、処理後のパターン形状に階段状の複数の段差が多く含まれる場合は、図１９及び図２０に例示するように、第２処理部１６２が、段差のそれぞれの頂点を結んで斜面状の補正パターンを形成するように補正処理をしてもよい。なお複数の段差の頂点を結ぶための条件として、補正後の斜面部分の傾斜角度が元の配線パターンからみて４５度になる場合に補正パターンを付加する、等の制約条件を付加してもよい。
【００５５】
また、第２処理部１６２が、チップ領域内でクリティカルパスとなる配線パターンの情報をクリティカルパス情報記憶部３６から読み出し、クリティカルパスとなる配線パターン（クリティカルネット）の太め処理を、クリティカルネットに隣接する他の配線パターン（ノンクリティカルネット）との位置関係に応じて制限してもよい。
【００５６】
更に、第２処理部１６２が、着目する配線パターンに隣接する他の配線パターンとの距離に応じて配置位置を変更可能な不良削減ルールを用いることにより、着目する配線パターンの位置を適宜変更できるようにしてもよい。太めた配線結果は、配線情報記憶部３２に記憶させる。
【００５７】
ステップＳ１６３において、不良判定部１６３が、第２処理部１６２が実行した配線結果を配線情報記憶部３２から読み出して、配線結果が既定の不良削減基準値を満たしているか（基準値を上回っているか）否かを判定する。不良削減基準値を満たしていない場合は、ステップＳ１６２において、再び配線パターンのパターン形状を太める。不良削減基準値を満たしている場合は、ステップＳ１６４に進む。
【００５８】
ステップＳ１６４において、検証部１６４が、検証情報記憶部３７に記憶された検証情報を読み出して、ステップＳ１６３における不良判定後の配線結果に対してタイミング検証及びクロストーク検証を行う。タイミング検証及びクロストーク検証の結果、条件を満たしていない場合には、ステップＳ１６５においてレイアウト修正を行う。レイアウト修正後は、ステップＳ１６１において、第１処理部１６１が再び配線パターンのパターン形状を太める。検証の結果、条件を満たす場合には、ステップＳ１６６へ進む。
【００５９】
ステップＳ１６６において、リソグラフィーチェック部１６５が、不良判定部１６３の判定後の配線結果を読み出して、データ記憶装置３に記憶されたリソグラフィールール情報に基づき、シミュレーション解析をする。解析の結果、リソグラフィールールを満たさないパターンが存在する場合はステップＳ１６５におけるレイアウト修正後、ステップＳ１６１における配線パターンの太め処理を行う。解析の結果、リソグラフィールールを満たす場合は、ステップＳ１６を終了し、ステップＳ１７に示すサインオフ検証へと進む。
【００６０】
実施の形態に係る半導体集積回路の自動設計方法によれば、ステップＳ１４に示す配線緩和処理において、緩和処理部１４が、配線長制約基準情報に基づき配線パターンの緩和処理を実行するため、配線長の過度の増加を防止できる。また、緩和処理部１４が、例えば、配線間のショート不良削減基準値を満たしているか否かの判定を行うことにより、ランダム不良に起因する不良の発生確率を低減できる。
【００６１】
更に、ステップＳ１５に示すチップ動作検証処理において、ステップＳ１６で実行される配線パターンの太め処理に用いられる第１及び第２の設計ルールに基づく配線パラメータの抽出を予め行うことにより、ステップＳ１６４に示す動作検証に必要な時間が短縮化できる。また、ステップＳ１５４に示すクリティカルパス関連図形抽出処理を行うことにより、ステップＳ１６に示す配線パターン太め処理において、クリティカルパスとなる配線パターンに過度の補正処理を行うことを防止できるので、配線間容量増加による回路動作への影響を小さくできる。
【００６２】
更に、ステップＳ１６に示す配線パターンの太め処理において、リソグラフィー観点ルール（第１の設計ルール）及び不良削減観点ルール（第２の設計ルール）の少なくとも２種類からなるルールを用いて配線パターンを太めることにより、配線の不良発生率を低減できると同時に歩留まりを向上できる。なお、リソグラフィー観点ルールと不良削減観点ルールは、設計ルールとして競合せず整合性がとれているため、第１及び第２の設計ルールを組み合わせても不具合や矛盾を生じることなく補正処理を行える。
【００６３】
＜第１のレイアウト例＞
実施の形態に係る自動設計方法を用いて設計可能な第１のレイアウト例を図１３に示す。第２処理部１６２が、孤立した領域１０６にある配線パターン２２に付加する補正パターン４３ｂの補正値を、リソグラフィー観点ルールの基準値（図１２の補正パターン４３ａ参照。）より大きくし、中間の領域１０４にある配線パターン２２に付加する階段状の補正パターン４２ｂを形成する。これにより、第１の設計ルールのみを用いた図１２に示すレイアウトに比べて、システマティック不良又はランダム不良に起因する配線間のショート不良等の発生確率を低減させることができる。
【００６４】
比較例として、従来方法により処理したレイアウト例を図１４及び図１５に示す。図１４においては、孤立領域１０６の配線パターン２２のエッジに対して、ライン幅Ｗ２を有する補正パターン５３が付加されているが、配線パターン２１，２２，２３が密集した領域１０３と孤立した領域１０５の中間領域１０４には階段状の補正パターンが付加されていない。一方、図１５においては、図１２に示すライン幅Ｗ２を有する補正パターン５３が付加されている。しかし、中間領域１０４に配置された補正パターン５２のライン幅が、図１３の補正パターン５２のライン幅に比べて狭くなっている。
【００６５】
図１６は、図１３に示すレイアウトに対して、リソグラフィーシミュレーションを実施した結果を示す。図１６に示す例では、配線パターン２１，２２，２３のオープン、ショート等の危険箇所が回避されていることが分かる。一方、図１４のレイアウトに対してリソグラフィーシミュレーションを実施した図１７に示す例では、配線パターン２２上にオープン危険箇所が発生している。更に、図１５のレイアウトに対してリソグラフィーシミュレーションを実施した図１８に示す例においては、配線パターン２１と配線パターン２２との間に、ショート危険箇所が発生している。
【００６６】
＜第２のレイアウト例＞
実施の形態に係る自動設計方法を用いて設計可能な第２のレイアウト例を図１９〜図２２を用いて説明する。図１９に示すレイアウトの補正パターン４２ａは、階段状の段差を含むため、元のパターン通りに基板に転写することが難しく、危険箇所になることがある。そこで、第２処理部１６２が、図１０のステップＳ１６２において、図１９に示す補正パターン４２ａに含まれる複数の段差のそれぞれの頂点を結んで斜面状のパターンを形成するように補正することにより、図２０に示すように、補正パターン４２ｂが形成される。ここでは、配線パターン２２の延伸方向からみた補正パターン４２ｂの斜面状のエッジの角度は４５度になっている。
【００６７】
図１９及び図２０に示すレイアウトに対して、リソグラフィーシミュレーションを実施した結果を図２１及び図２２に示す。図２１に示すリソグラフィーシミュレーションでは、階段状のパターンが含まれるため、マスク描画データが増大する。一方、図２２に示すリソグラフィーシミュレーション結果では、階段状のパターンが含まれないため、マスク描画データの増大を抑制できる。
【００６８】
＜第３のレイアウト例＞
実施の形態に係る自動設計方法を用いて設計可能な第３のレイアウト例を図２３を用いて説明する。図２３のレイアウト例においては、配線パターン２１，２２，２３，２４，２５，２６，２７，２８が、それぞれ並行に配置されている。ここでは、配線パターン２１〜２８のうち、配線パターン２５が、クリティカルパスに関与する場合を説明する。
【００６９】
クリティカルネットに関与する配線パターン２５の補正は、最低限必要なリソグラフィー観点ルールのみを用いた補正に制限されており、不良削減観点ルールを用いた補正が行われていない。このため、配線パターン２５のエッジＸ１には補正パターン４５、エッジＹ１上には補正パターン４６、エッジＺ１には補正パターン４７、エッジＸ１’には補正パターン４８が付加されているが、隣接する配線パターン２４に対向するエッジＹ１’の一部及びエッジＺ１’には補正が行われていない。一方、他の配線パターン２２〜２４、２６〜２８については、リソグラフィー観点ルール及び不良関連ルールの両方を用いた補正が行われている。このように、クリティカルパスに関与する配線パターン２５のパターン形状の太め処理を、太め処理部１６が制限することにより、クリティカルパス上の配線に隣接する配線の対向辺の補正が抑制されるので、配線パターンの拡張を抑制でき、配線間容量の過度の増加を抑制できることが分かる。
【００７０】
＜第４のレイアウト例＞
実施の形態に係る自動設計方法を用いて設計可能な第４のレイアウト例を図２４〜図２６を用いて説明する。図２４のレイアウト例においては、配線パターン２４，２５，２６，２７，２８がそれぞれ並行に配置されている。ここでは、配線パターン２５を着目配線とする場合を説明する。第２処理部１６２が、設計ルール記憶部３１に記憶された不良削減観点ルールを用いて、例えば、配線パターン２５を複数のエッジＴ１，Ｕ１，Ｖ１，Ｗ１に分割する。そして、エッジＴ１〜Ｗ１と隣接する配線との距離の関係に基づいて、図２５に示すように、配線パターン２５の補正パターン５５を形成する。この場合、第２処理部１６２は、隣接する配線パターン２８から離すことができる配線部分については、段階的に離すようにして、目的とするライン幅を実現する。
【００７１】
図２５においては、配線パターン２５と配線パターン２８とが隣接するが、孤立した領域１０５にある配線パターン２５の配線パターン２８に対向しない側には、隣接する配線が存在しない。このため、第２処理部１６２が、隣接配線の距離に応じて、エッジＶ１，Ｗ１の位置を変化させている。更に、図２６に示すように、第２処理部１６２が補正パターン５５の複数の段差のそれぞれの頂点を結んで斜面状のパターンを形成するように補正処理を実施することにより、マスク描画データの容量を少なくできるため、マスク描画データの増大を抑制でき、実用的な時間でリソグラフィーシミュレーションを実施できる。
【００７２】
＜マスクパターン＞
実施の形態に係る自動設計装置又は自動設計方法により設計されたレイアウトデータを用いて、パターンジェネレータ等により製造されたマスク（レチクル）の例を図２７に示す。ここでは、図２６に示す第４のレイアウト例に基づいて作製したマスクパターンの例を説明する。なお、図２７は、現実には、多数枚からなるレチクルセットのうちの１枚を示しているにすぎない。図２７は、ポジ型レジストに対するパターンを例示するが、図２７にネガ型レジストを用いるならば、図２７のパターンは白黒反転することは勿論である。また、図２７に示すマスクを用いて半導体基板上に塗布したフォトレジストをパターニングし、パターニングされたフォトレジストをマスクとして、ＲＩＥでエッチングすることにより、図２７に示す配線構造を含んだ半導体集積回路が製造できる。
【００７３】
図２７に示すように、マスク７０は、半導体集積回路に第１配線を描画するための第１配線パターン７３、第２配線パターン７１、第３配線パターン７２、第４配線パターン７４、第５配線パターン７５が、クロム（Ｃｒ）、酸化クロム（Ｃｒ2Ｏ3）等の遮光膜からなるパターンとして、石英ガラス等のマスク基板上に配置されている。これらの遮光膜からなるパターンは、電子ビームリソグラフィ−装置等のパターンジェネレータで、遮光膜の上に形成されたフォトレジストを描画し、このフォトレジストのパターンをマスクとして反応性イオンエッチング（ＲＩＥ）で遮光膜をエッチングすれば、形成可能である。
【００７４】
第２配線パターン７１は、第１配線パターン７３と並行に離間している。第３配線パターン７２は、第１配線パターン７３と第２配線パターン７１との間に配置されている。第３配線パターン７２は、帯状部７２ａ，第１斜状部７２ｂ，第２斜状部７２ｃ及び幅太部７２ｄを有する。帯状部７２ａは、第１及び第２配線パターン７３，７１より太いライン幅を有する。第１斜状部７２ｂは、帯状部７２ａに連続し、帯状部７２ａの延伸方向から第１配線パターン７３の配置方向に向かって次第にライン幅が太くなるように形成されている。第２斜状部７２ｃは、第１斜状部７２ｂに連続し、帯状部７２ａの延伸方向から第２配線パターン７１の配置方向に向かって斜めに延伸する。幅太部７２ｄは、第２斜状部７２ｃに連続し、帯状部７２ａに並行に延伸し、帯状部７２ａよりライン幅が太くなっている。
【００７５】
実施の形態に係るマスクパターンは、システマティック不良、ランダム不良及びクロストーク等の回路動作上の問題を改善したレイアウトデータを用いて製造されるため、設計パターン通りに基板に転写することが容易となり、製造歩留まりを向上できる。
【００７６】
＜半導体集積回路の製造方法＞
図１に示す自動設計システムを用いた半導体集積回路の製造方法の一例について、図２８のフローチャートを用いて説明する。以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００７７】
ステップＳ１００において、半導体集積回路のレイアウト設計が行われる。即ち、図７のフローチャートを用いて説明したとおり、ステップＳ１１において、チップ領域にセルを配置し、ステップＳ１２において、チップ領域上の複数層の配線領域を配線し、単一ビアで結線する。ステップＳ１３において、単一ビアを多重ビアへ置換し、ステップＳ１４において、配線長制約基準情報及び不良削減基準情報を用いて、チップ領域上に配線された複数の配線パターンの密集を緩和するように、配線パターン間の間隔を広げる。
【００７８】
更に、ステップＳ１５において、配線パターン形状の少なくとも一部を太めるための設計ルールをデータ記憶装置３から読み出して、設計ルールを適用して計算した緩和結果の回路特性を検証する。
【００７９】
更に、ステップＳ１６において、第１の設計ルールを用いて検証後の配線パターンを太め、太め後の配線パターンを、データ記憶装置に記憶された第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太める。
【００８０】
更に、ステップＳ１７において、回路検証、ＬＶＳ・ＤＲＣ検証、ＯＰＣ・ＭＤＰ検証、ＩＲドロップ、リソグラフィー検証等の各種サインオフ検証を実行し、マスクデータの準備が完了する。
【００８１】
図２８のステップＳ２００において、ステップＳ１００で得られたマスクデータに基づいて、電子ビーム露光装置等のパターンジェネレータにより基板工程、配線工程、等にそれぞれ必要な枚数のマスク（レチクル）のセットを互いに所定の合わせ余裕で製造する。
【００８２】
ステップＳ３００において、ステップＳ２００で製造されたレチクルのセットを用いたチップ製造工程が行われる。チップ製造工程は、ステップＳ３０１に示す前工程、ステップＳ３０４に示す後工程からなる。まず、ステップＳ３０２に示すフロントエンド工程（基板工程）では、例えば、ステップＳ３１０のシリコン基板上にシリコン酸化膜堆積工程、ステップＳ３１１のシリコン酸化膜上へのフォトレジスト膜塗布工程、ステップＳ３１２でのステップＳ２００で形成したマスクを用いたフォトリソグラフィー工程により、シリコン酸化膜を選択的にエッチングする。更に、ステップＳ３１３におけるフォトレジスト膜とシリコン酸化膜をマスクとして用いた不純物イオンの選択的注入工程、ステップＳ３１４における、注入されたイオンの活性化処理等の種々の工程を繰り返し、各セルのトランジスタ等を形成する。
【００８３】
ステップＳ３０２に示すフロントエンド工程の後は、ステップＳ３０３に示すバックエンド工程（表面配線工程）において、各工程に必要なレチクルを用いてステッパで所望のパターンを描画することにより、基板表面に対して配線処理が施される。
【００８４】
即ち、ステップＳ３１５に示すように、例えばシリコン基板上に、ＣＶＤ法、ＰＶＤ法等により絶縁膜を形成し、化学機械研磨（ＣＭＰ）法により表面を平坦化する。ステップＳ３１６に示すように、層間絶縁膜の上にフォトレジストを塗布し、ステップＳ２００で形成したレチクルのセット中の表面配線用のレチクル、例えば、図２７に示すレチクル（マスク）を用いて、ステップＳ３１７に示すフォトリソグラフィー工程によるフォトレジスト膜をパターニングし、エッチングマスクを形成する。
【００８５】
ステップＳ３１８において、図２７に示したレチクルに基づいて形成されたエッチングマスクを使用してＲＩＥ等を行う。その結果、層間絶縁膜中には、帯状の第１配線を形成するための第１配線溝、帯状の第２配線を形成するための第２配線溝、第３配線を製造するための帯状部，第１斜状部，第２斜状部及び幅太部を有する第３配線溝が形成される。帯状部は、第１及び第２配線太いライン幅を有する。第１斜状部は、帯状部に連続し、第１配線溝と並行に延伸する帯状部の延伸方向に沿って第１配線溝の配置方向に向かって次第に幅が太くなっている。第２斜状部は、第１斜状部に連続し、帯状部の延伸方向に対し第２配線パターンの配置方向に向かって斜めに延伸する。幅太部は、第２斜状部に連続し帯状部に並行に延伸し帯状部よりライン幅が太くなるように形成されている。
【００８６】
フォトレジストを除去し、表面を洗浄化した後、ステップＳ３１９において、第１〜第３配線溝の内部に金属を堆積して、第１〜第３配線を形成する。再び、フォトリソグラフィー工程による新たなエッチングマスクを形成し、この金属膜をパターニングする等の一連の工程を、レチクルのセット中のレチクルを順に用いて繰り返して、多層配線構造を形成する。
【００８７】
表面配線工程の完了後、ステップＳ３０４のアッセンブル工程、ステップＳ４００の検査工程を経て、ステップＳ５００において製品として出荷される。
【００８８】
実施の形態に係る半導体集積回路の製造方法によれば、ステップＳ１００において、システマティック不良、ランダム不良及びクロストーク等の回路動作上の種々の問題を改善したレイアウトデータを用いて半導体集積回路が製造されるため、製造歩留まりが向上する。
【００８９】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９０】
図７〜図１０にフローを示した一連の設計処理は、図７〜図１０と等価なアルゴリズムのプログラムにより、図１に示した自動設計システムを制御して実行できる。このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をプログラム記憶装置２に読み込ませることにより、実施の形態に係る自動設計の一連の自動設計の処理を実行することもできる。更に、インターネット等のコンピュータネットワークを介して、このプログラムをプログラム記憶装置２に記憶させることも可能である。
【００９１】
本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態に係る自動設計システムを示すブロック図である。
【図２】本発明の実施の形態に係る自動設計システムの第１の設計ルールを用いて補正処理を行う場合の設計パターン例である。
【図３】本発明の実施の形態に係る自動設計システムの第１の設計ルールを用いて補正処理を行う場合の設計パターン例である。
【図４】本発明の実施の形態に係る自動設計システムの第１の設計ルールを用いて補正処理を行う場合の設計パターン例である。
【図５】本発明の実施の形態に係る自動設計システムの第１の設計ルールを用いて補正処理を行う場合の設計パターン例である。
【図６】本発明の実施の形態に係る自動設計システムの第１の設計ルールを用いて補正処理を行う場合の設計パターン例である。
【図７】本発明の実施の形態に係る自動設計方法を示すフローチャートである
【図８】図７のステップＳ１４に示す配線間隔緩和処理の詳細を示すフローチャートである。
【図９】図７のステップＳ１５に示すチップ動作検証の詳細を示すフローチャートである。
【図１０】図７のステップＳ１６に示す配線太め処理の詳細を示すフローチャートである。
【図１１】本発明の実施の形態に係る配線太め処理が実施される設計パターン例である。
【図１２】本発明の実施の形態に係る第１の設計ルールを用いて配線太め処理を実施した場合の一例を示す設計パターン例である。
【図１３】本発明の実施の形態に係る第２設計ルールを用いて配線太め処理を実施した場合の一例を示す設計パターン例である。
【図１４】従来の設計ルールを用いて配線太め処理を実施した場合の比較例を示す設計パターン例である。
【図１５】従来の設計ルールを用いて配線太め処理を実施した場合の比較例を示す設計パターン例である。
【図１６】図１３の設計パターンに対し、リソグラフィーシミュレーションを実行した結果の一例を示す設計パターン例である。
【図１７】図１４の設計パターンに対し、リソグラフィーシミュレーションを実行した結果の一例を示す設計パターン例である。
【図１８】図１５の設計パターンに対し、リソグラフィーシミュレーションを実行した結果の一例を示す設計パターン例である。
【図１９】本発明の実施の形態に係る配線太め処理を実施した場合の設計パターン例である。
【図２０】本発明の実施の形態に係る配線太め処理を実施した場合の設計パターン例である。
【図２１】図１９の設計パターンに対し、リソグラフィーシミュレーションを実行した結果の一例を示す設計パターン例である。
【図２２】図２０の設計パターンに対し、リソグラフィーシミュレーションを実行した結果の一例を示す設計パターン例である。
【図２３】本発明の実施の形態に係る配線太め処理においてクリティカルパス情報を考慮して補正した場合の設計パターンである。
【図２４】本発明の実施の形態に係る配線処理が実行される設計パターン例である。
【図２５】本発明の実施の形態に係る第２設計ルールを用いて配線太め処理を行った場合の一例を示す設計パターン例である。
【図２６】本発明の実施の形態に係る第２設計ルールを用いて配線太め処理を行った場合の一例を示す設計パターン例である。
【図２７】本発明の実施の形態に係る自動設計システム及び方法を用いて製造されたレチクルの一例を示す説明図である。
【図２８】本発明の実施の形態に係る半導体集積回路に製造方法の一例を示すフローチャートである。
【符号の説明】
【００９３】
１…ＣＰＵ
２…プログラム記憶装置
３…データ記憶装置
５…入力装置
７…出力装置
１１…セル配置部
１２…配線部
１３…置換部
１４…緩和処理部
１５…チップ検証部
１６…太め処理部
１７…サインオフ検証部
３１…設計ルール記憶部
３２…配線情報記憶部
３３…配線長制約基準記憶部
３４…不良削減基準記憶部
３５…リソグラフィールール記憶部
３６…クリティカルパス情報記憶部
３７…検証情報記憶部
７１…第２配線パターン
７２…第３配線パターン
７２ａ…帯状部
７２ｂ…第１斜状部
７２ｃ…第２斜状部
７２ｄ…幅太部
７３…第１配線パターン
１６１…第１処理部
１６２…第２処理部
１６３…不良判定部
１６４…検証部
１６５…リソグラフィーチェック部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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