(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層（１）の上に、第２導電型の第２の半導体層（２）を介して当該半導体層（２）よりも低濃度な第２導電型の第３の半導体層（３）が形成され、当該第３の半導体層（３）の表層部に第１導電型の第１の不純物拡散領域（４）が選択的に形成されるとともに、第１の不純物拡散領域（４）の表層部に第２導電型の第２の不純物拡散領域（５）が選択的に形成され、第１の不純物拡散領域（４）をチャネル領域としてこのチャネル領域上にゲート酸化膜（６）を介してゲート電極（７）が形成されたＩＧＢＴと、
チップ内での前記ＩＧＢＴの形成領域（Ｚ１）とは異なる領域（Ｚ２）において、少なくとも、前記第３の半導体層（３）の表層部に前記ＩＧＢＴのエミッタ電極と接続される第１導電型の第３の不純物拡散領域（１３）が形成されるとともに、第３の不純物拡散領域（１３）の表層部に第２導電型の第４の不純物拡散領域（１４，１５）が選択的に形成されたラテラル素子と、
を備えた半導体装置であって、
前記第２の半導体層（２）を、前記ラテラル素子の形成領域（Ｚ２）においては全面に形成するとともに、ＩＧＢＴの形成領域（Ｚ１）においては選択的に形成したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第３の半導体層（３）の表面に、ＩＧＢＴの形成領域（Ｚ１）とラテラル素子の形成領域（Ｚ２）とで段差（４０）を設けたことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記段差（４０）は２５ｎｍ以上としたことを特徴とする半導体装置。
【請求項４】
第１導電型の第１の半導体層（１）の上に、第２導電型の第２の半導体層（２）を介して当該半導体層（２）よりも低濃度な第２導電型の第３の半導体層（３）が形成され、当該第３の半導体層（３）の表層部に第１導電型の第１の不純物拡散領域（４）が選択的に形成されるとともに、第１の不純物拡散領域（４）の表層部に第２導電型の第２の不純物拡散領域（５）が選択的に形成され、第１の不純物拡散領域（４）をチャネル領域としてこのチャネル領域上にゲート酸化膜（６）を介してゲート電極（７）が形成されたＩＧＢＴと、
チップ内での前記ＩＧＢＴの形成領域（Ｚ１）とは異なる領域（Ｚ２）において、少なくとも、前記第３の半導体層（３）の表層部に前記ＩＧＢＴのエミッタ電極と接続される
第１導電型の第３の不純物拡散領域（１３）が形成されるとともに、第３の不純物拡散領域（１３）の表層部に第２導電型の第４の不純物拡散領域（１４，１５）が選択的に形成されたラテラル素子と、
を備えた半導体装置の製造方法であって、
第１導電型の第１の半導体層となる半導体基板（１）の表層部に、前記ラテラル素子の形成領域（Ｚ２）においては第２の半導体層（３０）を全面に形成するとともに、ＩＧＢＴの形成領域（Ｚ１）においては第２の半導体層（３１）を選択的に形成する工程と、
前記半導体基板（１）の上にエピタキシャル成長法により第２導電型の第３の半導体層（３）を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、ワンチップ内に電力用の絶縁ゲート形バイポーラトランジスタと、保護回路やゲート駆動回路等を構成するラテラル素子を形成した半導体装置に関するものである。
【０００２】
【従来の技術】
図１８に示すように、電力用の絶縁ゲート形バイポーラトランジスタ（以下、ＩＧＢＴと略す）１００に対しゲート駆動回路１０１と保護回路１０２を接続した回路構成とする場合、ワンチップに集積化することが行われている。この半導体装置の断面構造の一例を図１９に示す。図１９には、ＩＧＢＴとラテラル素子（具体的には、ＬＤＭＯＳトランジスタ）の配置を示し、このラテラル素子にてゲート駆動回路１０１や保護回路１０２を構成するものである。詳しくは、Ｐ+ 基板１１０の上にはＮ+ 層１１１およびＮ- 層１１２が積層されている。ＩＧＢＴ部においてＮ- 層１１２の表層部にはＰ領域１１３およびＮ+ 領域１１４が形成されるとともに、Ｎ- 層１１２の上にはゲート酸化膜１１５を介してゲート電極１１６が形成されている。一方、ＩＧＢＴ部以外のＮ- 層１１２においてＰ型ウエル領域１１７が形成され、そのＰ型ウエル領域１１７の表層部にはＮ+ 領域１１８，１１９が形成されるとともに、Ｐ型ウエル領域１１７の上にはゲート酸化膜１２０を介してゲート電極１２１が形成されている。また、ソース電極１２２がＮ+ 領域１１８と、ドレイン電極１２３がＮ+ 領域１１９と、電極１２４がＰ型ウエル領域１１７とそれぞれ接続され、電極１２４（Ｐ型ウエル領域１１７）はＩＧＢＴのエミッタ電極１２５と接続されている。
【０００３】
ここで、ラテラル素子部において、Ｎ+ 領域１１８，１１９とＰ型ウエル領域１１７とＮ層１１１，１１２とＰ+ 基板１１０にて寄生サイリスタ２００が形成される。また、ＩＧＢＴ領域においては、Ｎ+ 領域１１４とＰ領域１１３とＮ層１１１，１１２とＰ+ 基板１１０にて寄生サイリスタ２０１が形成される。そして、ラテラル素子部に形成される寄生サイリスタ２００は、ＩＧＢＴ領域に形成される寄生サイリスタ２０１より動作しやすい。
【０００４】
その理由は、ＩＧＢＴ部は、Ｎ+ 領域１１４とＰ領域１１３が共通の電極１２５で接続されているためＮ+ 領域１１４の下のＰ領域１１３からＰ領域１１３のコンタクトまでの距離が短く、寄生サイリスタ２０１は動作しにくい。しかし、ラテラル素子部はＮ+ 領域１１８，１１９の電極１２２，１２３とＰ型ウエル領域１１７の電極１２４は独立しており、Ｎ+ 領域１１８，１１９の下のＰ型ウエル領域１１７からＰ領域１１７のコンタクトまで離れているので、動作時にＮ+ 領域１１８，１１９の下のＰ型ウエル領域１１７の電位が上昇しやすく寄生サイリスタ２００が動作しやすい。
【０００５】
以上の理由により、従来構造ではラテラル素子部がＩＧＢＴ動作時に破壊されやすいという問題があった。つまり、バルク内に電力用ＩＧＢＴの他に保護回路・ゲート駆動回路構成用ラテラル素子を形成した半導体装置においてラテラル素子部での寄生サイリスタがオンしやすくなり、ＩＧＢＴ電流値を上げられないという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的はラテラル素子部における寄生サイリスタの動作を抑制してＩＧＢＴ素子の大電流化を図ることができる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、第２の半導体層を、ラテラル素子の形成領域においては全面に形成するとともに、ＩＧＢＴの形成領域においては選択的に形成したことを特徴としている。よって、ラテラル素子の形成領域においては第１の半導体層（例えばＰ+ シリコン基板）から第３の半導体層（Ｎ- ドリフト層）へのホールの注入がＩＧＢＴ素子領域より少なくなる。これにより、ＩＧＢＴ動作時にラテラル素子部での第４の不純物拡散領域の下の第３の不純物拡散領域の電位が上昇しにくくなる。その結果、ラテラル素子部における寄生サイリスタの動作が抑えられ、ＩＧＢＴ素子の大電流化を図ることができる。
【００１０】
また、請求項１に記載の半導体装置の製造方法として、請求項４に記載のように、第１導電型の第１の半導体層となる半導体基板の表層部に、ラテラル素子の形成領域においては第２の半導体層を全面に形成するとともに、ＩＧＢＴの形成領域においては第２の半導体層を選択的に形成し、引き続き、半導体基板の上にエピタキシャル成長法により第２導電型の第３の半導体層を形成すると、実用上好ましいものとなる。
【００１３】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１４】
図１には、本実施形態における半導体装置の縦断面を示す。回路構成は、図１８と同様である。
詳しくは、図１８において、ワンチップ内にＩＧＢＴ１００とゲート駆動回路１０１と保護回路１０２が形成され、ゲート駆動回路１０１はＬＤＭＯＳトランジスタを有し、保護回路１０２はツェナーダイオードＤz と抵抗Ｒよりなる。チップの端子（ＩＧＢＴのコレクタ端子）Ｐ１にはアクチュエータ１５０が接続されるとともに、チップの端子（ＩＧＢＴのエミッタ端子）Ｐ２はアースされる。ＩＧＢＴのゲート・コレクタ端子間には、保護回路１０２のツェナーダイオードＤz が接続され、また、ＩＧＢＴ１００のゲート端子には抵抗Ｒを介してゲート駆動回路１０１のＬＤＭＯＳトランジスタが接続されている。チップの端子（ＬＤＭＯＳトランジスタのゲート端子）Ｐ３からアクチュエータの駆動信号を入力する。この駆動信号によりゲート駆動回路１０１のＬＤＭＯＳトランジスタがオンすると、ＩＧＢＴ１００のゲート電位が高くなり、ＩＧＢＴ１００がオンする。これにより、アクチュエータ１５０に通電電流が流れる。一方、ＩＧＢＴ１００のコレクタ端子側からサージ電圧が印加されると、保護回路１０２のツェナーダイオードＤz がターンオンしてＩＧＢＴ１００のゲート電位が高くなり、ＩＧＢＴ１００がオンする。これにより、サージがグランド側に放電され、ＩＧＢＴ１００が保護される。
【００１５】
なお、図１８ではＩＧＢＴの保護回路としてサージ保護用の回路を示したが、サージ保護回路ではなく熱からＩＧＢＴを保護するための回路であってもよい。
図３には、チップの平面図を示す。チップの外周部が外周耐圧部Ｚ４となり、この外周耐圧部Ｚ４にはガードリング等が形成されている。また、外周耐圧部Ｚ４の内方において保護回路・ゲート駆動回路領域Ｚ２およびＩＧＢＴ素子領域Ｚ１が形成されている。さらに、保護回路・ゲート駆動回路領域Ｚ２においてはゲートパッド部Ｚ３が形成されている。
【００１６】
図１において、ＩＧＢＴと、ゲート駆動回路のＬＤＭＯＳトランジスタ（ラテラル素子）の断面構造を示す。Ｐ+ 型シリコン基板（第１導電型の第１の半導体層）１の上にはＮ+ 型埋め込みシリコン層（第２導電型の第２の半導体層）２を介してＮ- 型エピタキシャル層（低濃度な第２導電型の第３の半導体層）３が形成されている。
【００１７】
ＩＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１において、Ｎ- 型エピタキシャル層３の表層部にはＰ型不純物拡散領域（第１導電型の第１の不純物拡散領域）４が選択的に形成され、そのＰ型不純物拡散領域４の表層部にはＮ+ 型不純物拡散領域（第２導電型の第２の不純物拡散領域）５が選択的に形成されている。また、Ｎ- 型エピタキシャル層３の上にはゲート酸化膜６を介してポリシリコンゲート電極７が形成されている。つまり、Ｐ型不純物拡散領域４をチャネル領域としてこのチャネル領域上にゲート酸化膜６を介してゲート電極７が形成されている。ポリシリコンゲート電極７は酸化膜８にて被覆されている。また、Ｎ- 型エピタキシャル層３の上にはＬＯＣＯＳ酸化膜９が形成されている。さらに、酸化膜９及び８の上にはアルミ膜よりなるエミッタ電極１０が形成され、エミッタ電極１０はコンタクトホール（開口部）１１を通してＰ型不純物拡散領域４及びＮ+ 型不純物拡散領域５と接触している。また、Ｐ+ 型シリコン基板１の裏面（下面）にはコレクタ電極１２が形成されている。
【００１８】
一方、チップ内でのＩＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１とは異なる領域Ｚ２において、Ｎ- 型エピタキシャル層３の表層部にはＰ型ウエル領域（第１導電型の第３の不純物拡散領域）１３が形成されている。Ｐ型ウエル領域１３の表層部にはＮ+ 型不純物拡散領域（第２導電型の第４の不純物拡散領域）１４，１５が選択的に形成されている。Ｐ型ウエル領域１３の上にはゲート酸化膜１６を介してポリシリコンゲート電極１７が形成され、ポリシリコンゲート電極１７は酸化膜１８にて被覆されている。また、Ｐ型ウエル領域１３の上にはＬＯＣＯＳ酸化膜９が形成されている。さらに、酸化膜９及び１８の上にはアルミ膜よりなるソース電極１９およびドレイン電極２０が形成され、ソース電極１９およびドレイン電極２０はコンタクトホール（開口部）２１，２２を通してＮ+ 型不純物拡散領域１４，１５とそれぞれ接触している。また、ＬＯＣＯＳ酸化膜９の上にはアルミ膜よりなる電極２３が形成され、電極２３はコンタクトホール（開口部）２４を通してＰ型ウエル領域１３と接触している。電極２３（Ｐ型ウエル領域１３）はＩＧＢＴのエミッタ電極１０と接続されている。アルミ電極２３は余剰キャリア抜き取り部として機能する。
【００１９】
ＬＤＭＯＳが形成されたラテラル素子部（ラテラル素子形成領域）Ｚ２において、Ｎ+ 型不純物拡散領域１４，１５とＰ型ウエル領域１３とＮ型シリコン層３，２とＰ+ 型シリコン基板１にて寄生サイリスタ２００が形成される。また、ＩＧＢＴ形成領域Ｚ１においては、Ｎ+ 型不純物拡散領域５とＰ型不純物拡散領域４とＮ型シリコン層３，２とＰ+ 型シリコン基板１にて寄生サイリスタ２０１が形成される。
【００２０】
ここで、本実施の形態においては、基板１とエピタキシャル層３との間に配置されるＮ+ 型埋め込みシリコン層２は、以下のような特徴的構成となっている。ラテラル素子部（ラテラル素子形成領域）Ｚ２においては、全面にＮ+ 型埋め込みシリコン層３０が形成されている。また、ＩＧＢＴの形成領域Ｚ１においては、Ｎ+ 型埋め込みシリコン層３１が選択的に形成されている。詳しくは、図１のＡ−Ａ線での平面図（バッファ層に相当する埋め込み層２の平面パターン）を図２に示す。この図２から分かるように、ＩＧＢＴの形成領域Ｚ１では四角形状のＮ+ 型埋め込み層の無い領域３２（図１参照）を多数有する。また、チップ全体で見るならば、図４に示すように、ＩＧＢＴの形成領域Ｚ２においてＮ+ 型埋め込み層の無い領域３２（図１参照）が多数形成されている。さらに、図２において、ＩＧＢＴ素子領域の全体の３０％の面積が埋め込み層となるように領域３２が形成されている。なお、埋め込み層３０，３１の濃度は５×１０18ｃｍ-3、厚さは６μｍ程度である。
【００２１】
このように、ＩＧＢＴ素子以外の領域Ｚ２におけるバッファ層に相当する埋め込み拡散層３０の面積を、ＩＧＢＴ素子領域Ｚ１の埋め込み拡散層３１の面積より大きくすることで、ラテラル素子の形成領域Ｚ２においてはＰ+ 型シリコン基板１からＮ- ドリフト層３へのホールの注入がＩＧＢＴ素子領域Ｚ１より少なくなる。これにより、ＩＧＢＴ動作時にラテラル素子部でのＮ+ 型不純物拡散領域１４，１５の下のＰ型ウエル領域１３の電位が上昇しにくくなる。その結果、ラテラル素子部における寄生サイリスタの動作が抑えられ、ＩＧＢＴ素子の大電流化を図ることができる。
【００２２】
つまり、バッファ層２の設計を、ＩＧＢＴ素子部とそれ以外の領域で異なるものとすることにより、ＩＧＢＴ素子以外の領域ではＰ+ 型シリコン基板１からＮ- 層（ドリフト層）３へのホールの注入を抑えることができる。これにより、ＩＧＢＴ素子の大電流化を図ることができる。
【００２３】
このように、ラテラル素子部に形成される寄生サイリスタをオンさせにくくできることにより、例えば、サージ破壊耐量が上昇する。また、キャリア注入が抑制されることによりＬＤＭＯＳの高速化が図られる。
【００２４】
次に、この半導体装置の製造方法を、図５〜図１０及び図１を用いて説明する。
まず、図５に示すように、Ｐ+ 型シリコン基板（半導体基板）１を用意し、その表層部にＮ+ 型シリコン層３０，３１を形成する。このとき、ラテラル素子部（ラテラル素子形成領域）Ｚ２にはＮ+ 型シリコン層（第２の半導体層）３０を全面に形成し、ＩＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１においてはＮ+ 型シリコン層（第２の半導体層）３１を選択的に形成する。
【００２５】
そして、図６に示すように、エピタキシャル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エピタキシャル層３を形成する。さらに、図７に示すように、ラテラル素子形成領域Ｚ２におけるＮ- 型エピタキシャル層３の表層部にＰ型ウエル領域１３を形成する。引き続き、図８に示すように、Ｎ- 型エピタキシャル層３の上の所定領域にＬＯＣＯＳ酸化膜９を形成する。
【００２６】
そして、図９に示すように、Ｎ- 型エピタキシャル層３の上にゲート酸化膜６，１６およびその上にポリシリコンゲート電極７，１７を形成し、さらに酸化膜８，１８を形成する。さらに、図１０に示すように、ポリシリコンゲート電極７，１７をマスクしたイオン注入によりＰ型不純物拡散領域４およびＮ+ 型不純物拡散領域５，１４，１５を形成する。その後、図１に示すように、各電極１０，１９，２０，２３及び１２を形成する。
【００２７】
本実施形態の応用例を図１１に示す。Ｎ- 型エピタキシャル層３（第３の半導体層）の表面において、ＩＧＢＴ形成領域Ｚ１とラテラル素子形成領域Ｚ２とで段差４０が設けられており、その段差４０は２５ｎｍ以上の高さとなっている。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態の形態との相違点を中心に説明する。
【００２８】
図１２には、図１に代わる本実施形態における半導体装置の縦断面を示す。図１２に示すごとく、本実施の形態においては、基板１とエピタキシャル層３との間に配置されるＮ+ 型埋め込みシリコン層５０は、以下のような特徴的構成となっている。
【００２９】
ＬＤＭＯＳトランジスタの形成領域Ｚ２においては、高濃度なＮ+ 型埋め込みシリコン層５１が形成されている。また、ＩＧＢＴの形成領域Ｚ１においては、低濃度なＮ+ 型埋め込みシリコン層５２が形成されている。つまり、Ｎ+ 型埋め込みシリコン層５０の不純物濃度を、ラテラル素子形成領域Ｚ２においてはＩＧＢＴ形成領域Ｚ１よりも高濃度にしている。
【００３０】
このように、ＩＧＢＴ素子以外の領域Ｚ２のバッファ層に相当する埋め込み拡散層５０の濃度をＩＧＢＴ素子領域Ｚ１の埋め込み拡散層の濃度より濃くすることで、ラテラル素子の形成領域Ｚ２においてはＰ+ 型シリコン基板１からＮ- ドリフト層３へのホールの注入がＩＧＢＴ素子領域Ｚ１より少なくなる。これにより、ＩＧＢＴ動作時にラテラル素子部でのＮ+ 型不純物拡散領域１４，１５の下のＰ型ウエル領域１３の電位が上昇しにくくなる。その結果、ラテラル素子部における寄生サイリスタの動作が抑えられ、ＩＧＢＴ素子の大電流化を図ることができる。
【００３１】
次に、この半導体装置の製造方法を説明する。
まず、図１３に示すように、Ｐ+ 型シリコン基板（半導体基板）１を用意し、その表層部にＮ+ 型シリコン層５１，５２を形成する。このとき、トランジスタ部（ラテラル素子形成領域）Ｚ２では高濃度で形成し、ＩＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１においては低濃度で形成する。つまり、ラテラル素子形成領域Ｚ２においてはＩＧＢＴ形成領域Ｚ１よりも高濃度なＮ+ 型シリコン層５１，５２を形成する。このとき、ドーパントの種類を変える。例えば、ラテラル素子形成領域Ｚ２ではリン（Ｐ）を用い、ＩＧＢＴ形成領域Ｚ１においては砒素（Ａｓ）を用いる。このように、Ｎ+ 型埋め込みシリコン層５０のＮ型ドーパントは少なくとも２種類で構成するとよい。
【００３２】
そして、図１４に示すように、エピタキシャル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エピタキシャル層３を形成する。
以下は、図７〜図１０と同じなのでその説明は省略する。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態の形態との相違点を中心に説明する。
【００３３】
図１５には、図１に代わる本実施形態における半導体装置の縦断面を示す。図１５に示すごとく、本実施の形態においては、基板１とエピタキシャル層３との間に配置されるＮ+ 型埋め込みシリコン層６０は、以下のような特徴的構成となっている。
【００３４】
ＬＤＭＯＳトランジスタの形成領域においては、厚いＮ+ 型埋め込みシリコン層６１が形成されている。また、ＩＧＢＴの形成領域においては、薄いＮ+ 型埋め込みシリコン層６２が形成されている。つまり、埋め込みシリコン層６０の厚さを、ラテラル素子形成領域Ｚ２においてはＩＧＢＴ形成領域Ｚ１よりも厚くしている。
【００３５】
このように、ＩＧＢＴ素子以外の領域Ｚ２のバッファ層に相当する埋め込み拡散層６１の厚さｔ２を、ＩＧＢＴ素子領域Ｚ１の埋め込み拡散層６２の厚さｔ１より厚くすることで、ラテラル素子の形成領域Ｚ２においてはＰ+ 型シリコン基板１からＮ- ドリフト層３へのホールの注入がＩＧＢＴ素子領域Ｚ１より少なくなる。これにより、ＩＧＢＴ動作時にラテラル素子部でのＮ+ 型不純物拡散領域１４，１５の下のＰ型ウエル領域１３の電位が上昇しにくくなる。その結果、ラテラル素子部における寄生サイリスタの動作が抑えられ、ＩＧＢＴ素子の大電流化を図ることができる。
【００３６】
次に、この半導体装置の製造方法を説明する。
まず、図１６に示すように、Ｐ+ 型シリコン基板（半導体基板）１を用意し、その表層部にＮ+ 型シリコン層６１，６２を形成する。このとき、ラテラル素子部（ラテラル素子形成領域）Ｚ２では厚く形成し、ＩＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１においては薄く形成する。つまり、ラテラル素子形成領域Ｚ２においてはＩＧＢＴ形成領域Ｚ１よりも厚くしたＮ+ 型シリコン層６１，６２を形成する。このとき、ドーパントの種類を変える。例えば、ラテラル素子形成領域Ｚ２ではリン（Ｐ）を用い、ＩＧＢＴ形成領域Ｚ１においては砒素（Ａｓ）を用いる。このように、Ｎ+ 型埋め込みシリコン層６０におけるＮ型のドーパントを少なくとも２種類で構成するとよい。この際、Ｎ型ドーパントとして、拡散係数の大きいドーパントであるリン（Ｐ）をラテラル素子の形成領域Ｚ２のみに形成するとよい。
【００３７】
そして、図１７に示すように、エピタキシャル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エピタキシャル層３を形成する。
以下は、図７〜図１０と同じなのでその説明は省略する。
【００３８】
なお、これまでの説明においてはラテラル素子としてＬＤＭＯＳを挙げて説明してきたが、他にもバイポーラトランジスタやバルクダイオードをラテラル素子として用いる場合にも有用である。
【００３９】
また、第２，第３の実施形態においても、図１１に示したように段差を形成してもよい。
【図面の簡単な説明】
【図１】  第１の実施形態における半導体装置の縦断面図。
【図２】  図１のＡ−Ａ線での平面図。
【図３】  チップレイアウト図。
【図４】  Ｎ+ 埋め込みパターンを説明するためのチップレイアウト図。
【図５】  製造工程を説明するための縦断面図。
【図６】  製造工程を説明するための縦断面図。
【図７】  製造工程を説明するための縦断面図。
【図８】  製造工程を説明するための縦断面図。
【図９】  製造工程を説明するための縦断面図。
【図１０】  製造工程を説明するための縦断面図。
【図１１】  第１の実施形態の応用例における半導体装置の縦断面図。
【図１２】  第２の実施形態における半導体装置の縦断面図。
【図１３】  製造工程を説明するための縦断面図。
【図１４】  製造工程を説明するための縦断面図。
【図１５】  第３の実施形態における半導体装置の縦断面図。
【図１６】  製造工程を説明するための縦断面図。
【図１７】  製造工程を説明するための縦断面図。
【図１８】  半導体装置の回路構成図。
【図１９】  従来技術を説明するための半導体装置の断面図。
【符号の説明】
１…Ｐ+ 型シリコン基板、２…Ｎ+ 型埋め込みシリコン層、３…Ｎ- 型エピタキシャル層、４…Ｐ型不純物拡散領域、５…Ｎ+ 型不純物拡散領域、６…ゲート酸化膜、７…ポリシリコンゲート電極、１０…エミッタ電極、１２…コレクタ電極、１３…Ｐ型ウエル領域、１４，１５…Ｎ+ 型不純物拡散領域、１６…ゲート酸化膜、１７…ポリシリコンゲート電極、１９…ソース電極、２０…ドレイン電極、３０，３１…Ｎ+ 型埋め込みシリコン層、５０，５１，５２…Ｎ+ 型埋め込みシリコン層、６０，６１，６２…Ｎ+ 型埋め込みシリコン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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