(57)【特許請求の範囲】
【請求項１】
ダイナミックメモリセルと、
前記ダイナミックメモリセルに接続されるビット線と、
第１プリチャージ電圧および第２プリチャージ電圧を含む複数のプリチャージ電圧のいずれかを周囲温度に応じて出力する第１プリチャージ電圧生成回路と、
前記ダイナミックメモリセルの非アクセス中に、前記第１プリチャージ電圧生成回路から供給されるプリチャージ電圧をビット線に供給するプリチャージ回路と、
前記ダイナミックメモリセルから前記ビット線上に読み出されるデータ信号の電圧と供給されたプリチャージ電圧の差を増幅するセンスアンプとを備え、
前記第１プリチャージ電圧生成回路は、
少なくとも４つの参照電圧を生成する参照電圧生成回路と、
前記周囲温度に応じて生成される温度検出信号に基づいて前記少なくとも４つの参照電圧から２つの参照電圧を選択するスイッチ回路と、
前記２つの参照電圧に基づいて前記複数のプリチャージ電圧のうちの一にプリチャージ電圧を生成する第２プリチャージ電圧生成回路を含むこと
を特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記第１プリチャージ電圧生成回路は、周囲温度が境界温度以下のときに前記第１プリチャージ電圧を出力し、周囲温度が前記境界温度より高いときに前記第２プリチャージ電圧を出力することを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記センスアンプは、増幅動作により前記ビット線の電圧を電源電圧ＶＩＩまたは接地電圧に変化させ、
前記第１プリチャージ電圧生成回路が出力する前記第１および前記第２プリチャージ電圧は、それぞれＶＩＩ／２およびＶＩＩ／２より低い電圧であることを特徴とする半導体メモリ。
【請求項４】
請求項２記載の半導体メモリにおいて、
前記センスアンプは、増幅動作により前記ビット線の電圧を電源電圧ＶＩＩまたは接地電圧に変化させ、
前記第１プリチャージ電圧生成回路が出力する前記第１および前記第２プリチャージ電圧は、それぞれＶＩＩ／２より高い電圧およびＶＩＩ／２であることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記第１プリチャージ電圧生成回路は、周囲温度の変化に応じて連続的に変化するプリチャージ電圧を生成可能であり、周囲温度が低いほどプリチャージ電圧を高く設定し、周囲温度が高いほどプリチャージ電圧を低く設定することを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
前記周囲温度に応じたアナログ値を出力する温度センサを備え、
前記第１プリチャージ電圧生成回路は、前記温度センサから出力されるアナログ値に応じたプリチャージ電圧を出力することを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記周囲温度を検出し、温度検出信号として出力する温度センサを備え、
前記第１プリチャージ電圧生成回路は、前記温度センサから出力される前記温度検出信号に応じてプリチャージ電圧のいずれかを出力することを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
周囲温度を示す温度検出信号を受信する外部端子を備え、
前記第１プリチャージ電圧生成回路は、前記温度検出信号に応じてプリチャージ電圧のいずれかを出力することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周期的にリフレッシュが必要なダイナミックメモリセルを有する半導体メモリの消費電力を削減する技術に関する。
【背景技術】
【０００２】
携帯電話等の携帯端末に必要なメモリ容量は、年々増加している。このような中、ダイナミックＲＡＭ（以下、ＤＲＡＭと称す）が、従来のスタティックＲＡＭ（以下、ＳＲＡＭと称す）に代わり、携帯端末のワークメモリとして使用されてきている。ＤＲＡＭは、メモリセルを構成する素子数がＳＲＡＭに比べて少ないため、チップサイズを小さくでき、チップコストをＳＲＡＭより低くできる。
【０００３】
一方、携帯端末に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求されている。ＤＲＡＭは、ＳＲＡＭと異なり、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要である。このため、ＤＲＡＭを携帯端末のワークメモリとして使用する場合、携帯端末を使用していない状態でもデータを保持しておくだけで電力が消費され、バッテリーが消耗してしまう。
【０００４】
従来のＤＲＡＭは、例えば、特開２００３−１７３６７９号公報等に開示されているように、メモリセルの非アクセス中に、相補のビット線の電圧をセンスアンプの電源電圧の１／２（”１データ”と”０データ”の間）にプリチャージしている。これにより、リフレッシュ後のプリチャージ動作に必要な電力を減らせるため、スタンバイ中の電力は削減される。また、相補のビット線の一方のプリチャージ電圧を参照電圧として使用することで、”１データ”を記憶しているメモリセルと”０データ”を記憶しているメモリセルの読み出し速度を同じにできる。
【特許文献１】
特開２００３−１７３６７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリセルに”１データ”が記憶されている場合と、”０データ”が記憶されている場合では、データがリークにより消失する条件が異なる。主なリーク成分は、”１データ”の場合、メモリセルのジャンクションリーク電流であり、”０データ”の場合、メモリセルのキャパシタ絶縁膜を介したリーク電流である。ジャンクションリーク電流は、温度依存性を有しており、高温ほどリーク量が増える。これに対して、キャパシタ絶縁膜を介したリーク電流は、温度依存性がない。すなわち、高温でもリーク量は増えない。
【０００６】
したがって、メモリセルのデータ保持時間は、ジャンクションリーク電流が増える高温時（”１データ”の記憶時）がワーストになる。データ保持時間が短くなると、リフレッシュ周期を短くする必要があり、スタンバイ電流は増加する。
本発明の目的は、ダイナミックメモリセルを有する半導体メモリの消費電力を削減することにある。特に、高温時のメモリセルのデータ保持時間を増加させることで、リフレッシュ周期を長くし、スタンバイ電流を削減することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の形態では、プリチャージ電圧生成回路は、複数種のプリチャージ電圧のいずれかを周囲温度に応じて出力する。プリチャージ回路は、ダイナミックメモリセルの非アクセス中に、プリチャージ電圧生成回路から供給されるプリチャージ電圧をビット線に供給する。センスアンプは、ダイナミックメモリセルからビット線上に読み出されるデータ信号の電圧と供給されたプリチャージ電圧の差を増幅する。すなわち、プリチャージ電圧は、参照電圧として使用される。プリチャージ電圧の変更により、センスアンプが増幅するデータ信号の読み出しマージンを変えることができる。読み出しマージンの向上により、メモリセルのデータ保持時間は延びる。一般に、”１データ”を保持するメモリセルのデータ保持時間は、周囲温度が高くなるにしたがい短くなる。したがって、温度に応じてプリチャージ電圧を変更することで、”１データ”のデータ保持時間を長くできる。この結果、メモリセルのリフレッシュの頻度を下げることができ、消費電力を削減できる。特に、リフレッシュ動作のみが周期的に実行されるスタンバイ期間のスタンバイ電流の削減効果が大きい。
【０００８】
本発明の第１の形態の好ましい例では、プリチャージ電圧生成回路は、周囲温度が境界温度以下のときに第１プリチャージ電圧を出力し、周囲温度が境界温度より高いときに第２プリチャージ電圧を出力する。すなわち、プリチャージ電圧生成回路は、周囲温度に応じて２種類のプリチャージ電圧のいずれかを出力する。周囲温度に応じて切り替えるプリチャージ電圧の種類を最小限にすることで、切り替え制御が容易になり、回路規模が増大することを防止できる。
【０００９】
本発明の第１の形態の好ましい例では、センスアンプは、増幅動作によりビット線の電圧を電源電圧ＶＩＩまたは接地電圧に変化させる。プリチャージ電圧生成回路が出力する第１および第２プリチャージ電圧は、それぞれＶＩＩ／２およびＶＩＩ／２より低い電圧である。上述したように、”１データ”を保持するメモリセルのデータ保持時間は、周囲温度が高くなるにしたがい短くなる。高温時にプリチャージ電圧を低くし、”１データ”の読み出しマージンを増加することで、データ保持時間のワースト値を長くできる。この結果、リフレッシュの頻度が下がり、スタンバイ電流を削減できる。
【００１０】
本発明の第１の形態の好ましい例では、センスアンプは、増幅動作によりビット線の電圧を電源電圧ＶＩＩまたは接地電圧に変化させる。プリチャージ電圧生成回路が出力する第１および第２プリチャージ電圧は、それぞれＶＩＩ／２より高い電圧およびＶＩＩ／２である。すなわち、プリチャージ電圧は、低温時に高くなり、”１データ”の読み出しマージンは減少し、”０データ”の読み出しマージンは増加する。読み出しマージンが元々十分ある低温時の”１データ”の読み出しマージンを、減少させ”０データ”の読み出しマージンに振り分けることで、低温時のデータ保持時間（ワースト値）を長くできる。この結果、リフレッシュの頻度が下がり、スタンバイ電流を削減できる。
【００１１】
本発明の第１の形態の好ましい例では、プリチャージ電圧生成回路は、周囲温度の変化に応じて連続的に変化するプリチャージ電圧を生成可能である。例えば、半導体メモリに周囲温度に応じたアナログ値を出力する温度センサが形成される。プリチャージ電圧生成回路は、温度センサから出力されるアナログ値に応じたプリチャージ電圧を出力する。プリチャージ電圧生成回路は、周囲温度が低いほどプリチャージ電圧を高く設定し、周囲温度が高いほどプリチャージ電圧を低く設定する。プリチャージ電圧を周囲温度に依存して連続的に変化させることで、データ保持時間を、周囲温度に応じて高い精度で制御できる。
【００１２】
本発明の第１の形態の好ましい例では、温度センサは、周囲温度を検出し、温度検出信号として出力する。プリチャージ電圧生成回路は、温度センサから出力される温度検出信号に応じてプリチャージ電圧のいずれかを出力する。温度センサを半導体メモリに内蔵することで、周囲温度を正確に検出できる。この結果、プリチャージ電圧を高い精度で生成でき、データ保持時間を周囲温度に応じて高い精度で制御できる。
【００１３】
本発明の第１の形態の好ましい例では、プリチャージ電圧生成回路は、外部端子で受信する周囲温度を示す温度検出信号に応じて複数種のプリチャージ電圧のいずれかを出力する。例えば、温度センサが半導体メモリを搭載するシステムに内蔵されている場合、その温度センサの出力を利用してプリチャージ電圧を生成することで、回路が冗長になることを防止でき、システムコストを削減できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したプリチャージ電圧生成回路の詳細を示す回路図である。
【図３】図１に示したメモリコアの詳細を示す回路図である。
【図４】第１の実施形態において、メモリセルから”１データ”を読み出すときのメモリコアの動作を示す波形図である。
【図５】第１の実施形態において、メモリセルから”０データ”を読み出すときのメモリコアの動作を示す波形図である。
【図６】本発明前の高温時のメモリコアの読み出し動作を示す波形図である。
【図７】第１の実施形態のデータ保持時間と温度との関係を示す説明図である。
【図８】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図９】図８に示したプリチャージ電圧生成回路２４Ａの詳細を示すブロック図である。
【図１０】第２の実施形態のデータ保持時間と温度との関係を示す説明図である。
【図１１】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図１２】第３の実施形態のデータ保持時間と温度との関係を示す説明図である。
【図１３】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【図１４】第４の実施形態において、メモリセルから”１データ”を読み出すときのメモリコアの動作を示す波形図である。
【図１５】本発明の半導体メモリの第５の実施形態を示すブロック図である。
【図１６】本発明の半導体メモリの第６の実施形態を示すブロック図である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図に太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１６】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してダイナミックＲＡＭチップ（以下、ＤＲＡＭと称す）として形成されている。ＤＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
ＤＲＡＭは、コマンドデコーダ１０、リフレッシュ制御回路１２、リフレッシュアドレスカウンタ１４、コア制御回路１６、センスアンプ制御回路１８、プリチャージ制御回路２０、温度センサ２２、プリチャージ電圧生成回路２４、アドレス入力回路２６、データ入出力回路２８、アドレス切替回路３０およびメモリコア３２を有している。なお、図１では、本発明の説明に必要な主要な信号のみを示している。
【００１７】
コマンドデコーダ１０、外部端子から供給されるコマンド信号ＣＭＤ（例えば、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥなど）を受信する。コマンドデコーダ１０は、受信したコマンド信号ＣＭＤに応じて、読み出し動作を実行するための読み出し制御信号ＲＤＺ、書き込み動作を実行するための書き込み制御信号ＷＲＺ、およびリフレッシュ動作を実行するためのリフレッシュ制御信号ＲＥＦＺ等を出力する。
【００１８】
リフレッシュ制御回路１２は、リフレッシュ制御信号ＲＥＦＺに応答して内部リフレッシュ制御信号ＩＲＥＦＺを出力する。リフレッシュアドレスカウンタ１４は、ＤＲＡＭがオートリフレッシュモードおよびセルフリフレッシュモードのときに動作する。セルフリフレッシュモードは、リフレッシュ動作のみが周期的に実行される動作モードである。リフレッシュアドレスカウンタ１４は、内部リフレッシュ制御信号ＩＲＥＦＺまたは内蔵するリフレッシュタイマから出力されるリフレッシュ要求信号に応答してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤを順次生成する。
【００１９】
コア制御回路１６は、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよび内部リフレッシュ制御信号ＩＲＥＦＺのいずれかを受けたときに、ロウタイミング信号ＲＡＳＺ、ワードタイミング信号ＴＷＺ等を出力する。ロウタイミング信号ＲＡＳＺは、メモリコア３２を動作させるための基本タイミング信号である。ワードタイミング信号ＴＷＺは、ワード線ＷＬの活性化期間を決めるタイミング信号である。
【００２０】
センスアンプ制御回路１８は、内部ロウアドレス信号ＩＲＡＤが示す領域のセンスアンプＳＡを動作させるために、ロウタイミング信号ＲＡＳＺに同期して、その領域に対応するセンスアンプ活性化信号ＰＳＡ、ＮＳＡを活性化する。プリチャージ制御回路２０は、内部ロウアドレス信号ＩＲＡＤが示す領域のプリチャージ回路ＰＲＥの動作を停止するために、ロウタイミング信号ＲＡＳＺに同期して、その領域に対応するプリチャージ信号ＰＲＥＺを低レベルに非活性化する。
【００２１】
温度センサ２２は、ＤＲＡＭのチップ温度（周囲温度）を検出し、検出温度に応じて、温度検出信号ＴＥＭＰを出力する。具体的には、温度検出信号ＴＥＭＰは、周囲温度が予め設定された境界温度ＢＴ１（図７参照；例えば、４０℃）より低いときに高レベルに設定され、周囲温度が境界温度ＢＴ１より高いときに低レベルに設定される。
プリチャージ電圧生成回路２４は、温度検出信号ＴＥＭＰが高レベルのときにプリチャージ電圧ＶＰＲを内部電源電圧ＶＩＩの半分（ＶＩＩ／２）の値に設定し、温度検出信号ＴＥＭＰが低レベルのときに、プリチャージ電圧ＶＰＲをＶＩＩ／２より低い値に設定する。ここで、プリチャージ電圧ＶＰＲは、メモリセルＭＣの非アクセス中のビット線ＢＬ、／ＢＬのリセット電圧（イコライズ電圧）として使用される。
【００２２】
ここで、内部電源電圧ＶＩＩは、電源端子を介してＤＲＡＭの外部から供給される外部電源電圧ＶＤＤを図示しない内部電源電圧生成回路で降圧することで生成される。
アドレス入力回路２６は、アドレス端子から供給されるアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、読み出し動作、書き込み動作およびリフレッシュ動作においてワード線ＷＬおよびセンスアンプＳＡを選択するとともに、非活性化するプリチャージ回路ＰＲＥを選択するために供給される。コラムアドレス信号ＣＡＤは、読み出し動作および書き込み動作においてビット線ＢＬ、／ＢＬを選択するために供給される。
【００２３】
データ入出力回路２８は、読み出し動作時に、メモリコア３２からコモンデータバスＣＤＢを介して転送される読み出しデータを外部端子ＤＱに出力する。データ入出力回路２８は、書き込み動作時に、書き込みデータを外部端子ＤＱを介して受信し、受信したデータをコモンデータバスＣＤＢを介してメモリコア３２に転送する。
アドレス切替回路３０は、読み出し動作、書き込み動作またはＤＲＡＭの外部からのリフレッシュコマンドに応答してリフレッシュ動作を実行するときに、ロウアドレス信号ＲＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。アドレス切替回路３０は、オートリフレッシュモード中またはセルフリフレッシュモード中にリフレッシュ動作を実行するときに、リフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。すなわち、読み出し動作、書き込み動作およびリフレッシュコマンドに応答するリフレッシュ動作では、外部から供給されるロウアドレス信号ＲＡＤが選択され、オートリフレッシュモードおよびセルフリフレッシュモード中のリフレッシュ動作では、内部で生成されるリフレッシュアドレス信号ＲＥＦＡＤが選択される。
【００２４】
メモリコア３２は、メモリアレイＡＲＹ、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、センスアンプＳＡ、プリチャージ回路ＰＲＥ、センスバッファＳＢおよびライトアンプＷＡを有している。メモリアレイＡＲＹは、マトリックス状に配置された複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬ、／ＢＬとを有している。
【００２５】
メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または、／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
ロウデコーダＲＤＥＣは、図示しないメインワードデコーダおよびサブワードデコーダを有している。メインワードデコーダは、内部ロウアドレス信号ＩＲＡＤに応じてメインワード線のいずれかを選択する。サブワードデコーダは、活性化されたメインワード線に対応する４本のワード線ＷＬの一つを、内部ロウアドレス信号ＩＲＡＤに応じて選択する。コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤに応じて、ビット線ＢＬ、／ＢＬとローカルデータバス線ＬＤＢ、／ＬＤＢとをそれぞれ接続するコラムスイッチ（図示せず）をオンさせるコラム線信号を出力する。
【００２６】
センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡがそれぞれ低レベル、高レベルの期間に活性化される。プリチャージ回路ＰＲＥは、プリチャージ信号ＰＲＥＺが高レベルの期間に活性化され、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給する。
センスバッファ部ＳＢは、読み出し動作時にローカルデータバス線ＬＤＢ、／ＬＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、書き込み動作時にコモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、ローカルデータバス線ＬＤＢ、／ＬＤＢに出力する。
【００２７】
図２は、図１に示したプリチャージ電圧生成回路２４の詳細を示している。プリチャージ電圧生成回路２４は、参照電圧生成部３４、スイッチ部３６およびプリチャージ電圧生成部３８を有している。
参照電圧生成部３４は、内部電源線ＶＩＩと接地線ＶＳＳとの間に直列に接続された複数の高抵抗を有している。互いに隣接する２つの抵抗の接続ノードからは、それぞれ参照電圧Ｖ１〜Ｖ４が出力される。スイッチ部３６は、ＣＭＯＳ伝達ゲートと、これ等ＣＭＯＳ伝達ゲートを制御するインバータを有している。スイッチ部３６は、温度検出信号ＴＥＭＰが高レベルのとき参照電圧Ｖ３、Ｖ４を参照電圧ＲＥＦＬ、ＲＥＦＨとしてプリチャージ電圧生成部３８に供給し、温度検出信号ＴＥＭＰが低レベルのとき参照電圧Ｖ１、Ｖ２を参照電圧ＲＥＦＬ、ＲＥＦＨとしてプリチャージ電圧生成部３８に供給する。
【００２８】
プリチャージ電圧生成部３８は、一対の差動増幅器４０（カレントミラー）およびプッシュプル型の出力回路４２を有している。各差動増幅器４０は、参照電圧ＲＥＦＬまたはＲＥＦＨと、出力回路４２からフィードバックされるプリチャージ電圧ＶＰＲとを比較し、比較結果に応じて、プリチャージ電圧線ＶＰＲに高レベルまたは低レベルを出力する。出力回路４２は、内部電源線ＶＩＩと接地線ＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成されている。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのソースは、内部電源線ＶＩＩおよび接地線ＶＳＳにそれぞれ接続されている。参照電圧ＲＥＦＬを受ける差動増幅器４０の出力は、ｐＭＯＳトランジスタのゲートに接続されている。参照電圧ＲＥＦＨを受ける差動増幅器４０の出力は、ｎＭＯＳトランジスタのゲートに接続されている。
【００２９】
プリチャージ電圧生成部３８の動作により、プリチャージ電圧ＶＰＲは、温度検出信号ＴＥＭＰが高レベルのとき（周囲温度が低いとき）、参照電圧Ｖ３〜Ｖ４の間に設定され、温度検出信号ＴＥＭＰが低レベルのとき（周囲温度が高いとき）、参照電圧Ｖ１〜Ｖ２の間に設定される。すなわち、プリチャージ電圧ＶＰＲは、周囲温度が低いときに比べ周囲温度が高いときのほうが低くなる。
【００３０】
図３は、図１に示したメモリコア３２の詳細を示している。プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ信号ＰＲＥＺを受けている。プリチャージ回路ＰＲＥは、高レベルのプリチャージ信号ＰＲＥＺを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬをイコライズする。
【００３１】
センスアンプＳＡは、入力と出力とが互いに接続された一対のラッチと、ラッチの電源端子、接地端子をそれぞれ内部電源線ＶＩＩおよび接地線ＶＳＳに接続するためにｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。各ラッチの入力（他方のラッチの出力でもある）は、ビット線ＢＬまたは／ＢＬに接続されている。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲートは、センスアンプ活性化信号ＰＳＡ、ＮＳＡの信号線にそれぞれ接続されている。センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡの活性化に同期して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。
【００３２】
コラムスイッチＣＳＷは、ビット線ＢＬとローカルデータバス線ＬＤＢとを接続するｎＭＯＳトランジスタと、ビット線／ＢＬとローカルデータバス線／ＬＤＢとを接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムデコーダＣＤＥＣで生成されるコラム線信号ＣＬを受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してローカルデータバス線ＬＤＢ、／ＬＤＢに伝達される。書き込み動作時に、ローカルデータバス線ＬＤＢ、／ＬＤＢを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。
【００３３】
図４は、第１の実施形態において、メモリセルＭＣから”１データ”を読み出すときのメモリコア３２の動作を示している。なお、プリチャージ電圧ＶＰＲは、周囲温度が境界温度ＢＴ１（例えば、４０℃）以下のときＶＩＩ／２に設定され、周囲温度が境界温度ＢＴ１を超えるとき、すなわち高温時にＶＩＩ／２よりＶＰだけ低く設定されている。図中の太線は、読み出し動作を実行するメモリセルＭＣのセル電圧ＳＴＲを示している。
【００３４】
まず、読み出しコマンドまたはリフレッシュコマンドが供給されると、コア制御回路１６の制御により、アクセスするメモリセルＭＣを含む領域に対応するプリチャージ信号ＰＲＥＺが低レベルに非活性化され、ビット線ＢＬ、／ＢＬのプリチャージ動作が停止する（図４（ａ））。次に、ワード線ＷＬが活性化され、メモリセルＭＣから”１データ”が、例えばビット線ＢＬに読み出される。ビット線／ＢＬは、プリチャージ電圧ＶＰＲに保持されているため、ビット線ＢＬ、／ＢＬに電圧差が生じる（図４（ｂ））。なお、ワード線ＷＬの活性化電圧は、外部電源電圧ＶＤＤに限定されない。例えば、外部電源電圧ＶＤＤを昇圧した昇圧電圧を使用してもよい。
【００３５】
この後、センスアンプ活性化信号ＰＳＡ、ＮＳＡが活性化され、センスアンプＳＡが増幅動作を開始する。センスアンプＳＡは、ビット線ＢＬとプリチャージ電圧ＶＰＲ（ビット線／ＢＬの電圧；参照電圧）との電圧差を増幅する。この結果、ビット線ＢＬ、／ＢＬの電圧は、内部電源電圧ＶＩＩおよび接地電圧ＶＳＳまでそれぞれ変化する（図４（ｃ））。メモリセルＭＣのセル電圧ＳＴＲは、メモリセルＭＣがビット線ＢＬに接続されるときに一時下がるが、センスアンプＳＡの増幅動作により内部電源電圧ＶＩＩまで上昇する。すなわち、メモリセルＭＣに”１データ”が書き戻される（図４（ｄ））。
【００３６】
次に、ワード線ＷＬが非活性化され、ビット線ＢＬとメモリセルＭＣとの接続が解除される（図４（ｅ））。この後、センスアンプ活性化信号ＰＳＡ、ＮＳＡが非活性化され、センスアンプＳＡは、増幅動作を停止する（図４（ｆ））。また、プリチャージ信号ＰＲＥＺが活性化され、ビット線ＢＬ、／ＢＬは、プリチャージ電圧ＶＰＲに設定される（図４（ｇ））。
【００３７】
周囲温度が境界温度ＢＴ１より高いとき、すなわち、高温時、”１データ”を保持しているセル電圧ＳＴＲは、ジャンクションリーク電流により減少する（図４（ｈ））。このとき、センスアンプＳＡを差動増幅するときの参照電圧であるプリチャージ電圧ＶＰＲは、低温時に比べて下がっているため、”１データ”の読み出しマージンは、”０データ”の読み出しマージンと同じＶＩＩ／２−ＶＰになる（図４（ｉ））。余裕のある”０データ”の読み出しマージンの一部を、”１データ”の読み出しマージンに割り振ることで、”１データ”の読み出しマージンは、相対的に増加する。したがって、データ保持時間のワースト値を長くでき、リフレッシュ周期を長くできる。リフレッシュの頻度が低くなるため、消費電力を削減できる。特に、スタンバイ電流を削減できる。この結果、本発明のＤＲＡＭを搭載する携帯端末において、バッテリーの消耗を抑えることができる。
【００３８】
図５は、第１の実施形態において、メモリセルＭＣから”０データ”を読み出すときのメモリコア３２の動作を示している。図４と同じ動作については、詳細な説明を省略する。プリチャージ信号ＰＲＥＺ、ワード線ＷＬ、センスアンプ活性化信号ＰＳＡ、ＮＳＡの波形は、図４と同じである。
周囲温度が境界温度ＢＴ１より高いとき、すなわち、高温時にメモリセルが”０データ”を保持している場合、セル電圧ＳＴＲの減少は、温度依存性のないキャパシタ絶縁膜を介したリーク電流により減少する。一方、図４に示したように、”１データ”のデータ保持時間を高温時に長くするために、周囲温度が境界温度ＢＴ１より高いとき、プリチャージ電圧ＶＰＲは、ＶＩＩ／２−ＶＰに設定されている。このため、周囲温度が境界温度ＢＴ１より高いときの”０データ”の読み出しマージンは、周囲温度が境界温度ＢＴ１以下のときに比べ減少する。しかし、上述したように、”０データ”の読み出しマージンの減少分を、”１データ”の読み出しマージンを増加分に割り振ることで、高温時のデータ保持時間（ワースト値）は、従来に比べ向上する。
【００３９】
図６は、本発明前の高温時のメモリコアの読み出し動作を示している。図４と同じ動作については、詳細な説明を省略する。プリチャージ信号ＰＲＥＺ、ワード線ＷＬ、センスアンプ活性化信号ＰＳＡ、ＮＳＡの波形は、図４と同じである。
従来のプリチャージ電圧ＶＰＲは、周囲温度に関係なく一定（ＶＩＩ／２）であった。このため、”１データ”の読み出しマージンは、ジャンクションリーク電流によってセル電圧ＳＴＲが低くなる高温時に低下する（図６（ａ））。一方、”０データ”の読み出しマージンは、温度依存性がないため、高温時も低温時と同等である。したがって、高温時に、”１データ”の読み出しマージンと、”０データ”の読み出しマージンとの差が大きくなる。この結果、データ保持時間のワースト値は、高温時の”１データ”の読み出しマージンの低下によって短くなり、リフレッシュの頻度を高くする必要があった。
【００４０】
図７は、第１の実施形態のＤＲＡＭのデータ保持時間と温度との関係を示している。細い実線は、プリチャージ電圧ＶＰＲがＶＩＩ／２のときの特性を示し、一点鎖線は、プリチャージ電圧ＶＰＲがＶＩＩ／２−ＶＰのときの特性を示している。太い実線は、本発明のＤＲＡＭのデータ保持時間（ワースト値）を示し、太い破線は、従来のＤＲＡＭのデータ保持時間（ワースト値）を示している。
【００４１】
この例では、プリチャージ電圧ＶＰＲがＶＩＩ／２のときの”１データ”の特性ラインと、プリチャージ電圧ＶＰＲがＶＩＩ／２−ＶＰのときの”０データ”の特性ラインとが交わる温度が、境界温度ＢＴ１に設定されている。
上述したように、周囲温度が境界温度ＢＴ１より高いとき、プリチャージ電圧ＶＰＲは、ＶＩＩ／２−ＶＰに設定される。このため、図に太い矢印で示したように、”１データ”のデータ保持時間は長くなり、”０データ”のデータ保持時間は短くなる。しかし、高温状態において、”０データ”のデータ保持時間は、”１データ”のデータ保持時間より長い。このため、本発明の適用により、ＤＲＡＭの性能を示すデータ保持時間（ワースト値）を延ばすことができる。この結果、リフレッシュの頻度を下げ、スタンバイ電流を削減できる。
【００４２】
以上、第１の実施形態では、周囲温度が境界温度ＢＴ１を超えたときに、プリチャージ電圧ＶＰＲをＶＩＩ／２からＶＩＩ／２−ＶＰに変更する。このため、”１データ”の読み出しマージンを増加させ、”１データ”のデータ保持時間を長くできる。この結果、メモリセルＭＣのリフレッシュの頻度を下げることができ、消費電力を削減できる。特に、リフレッシュ動作のみが周期的に実行されるセルフリフレッシュモード（スタンバイ期間）中の消費電流（スタンバイ電流）を削減できる。
【００４３】
周囲温度に応じて２種類のプリチャージ電圧ＶＰＲのいずれかを生成することで、プリチャージ生成回路２４の切り替え制御が容易になり、回路規模が増大することを防止できる。この結果、ＤＲＡＭのチップサイズが増加することを防止できる。
温度センサを２２をＤＲＡＭに内蔵することで、周囲温度を正確に検出できる。この結果、プリチャージ電圧ＶＰＲを高い精度で生成でき、データ保持時間を、周囲温度に応じて高い精度で制御できる。
【００４４】
図８は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＤＲＡＭチップとして形成されている。ＤＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
ＤＲＡＭは、第１の実施形態の温度センサ２２およびプリチャージ電圧生成回路２４の代わりに、温度センサ２２Ａおよびプリチャージ電圧生成回路２４Ａを有している。その他の構成は、第１の実施形態と同じである。
【００４５】
温度センサ２２Ａは、周囲温度に応じて２ビットの温度検出信号ＴＥＭＰ１−０を出力する。すなわち、温度センサ２２Ａは、周囲温度が４つの温度領域（図１０のＴＰ１〜ＴＰ４）のいずれに含まれるか検出し、検出結果をプリチャージ電圧生成回路２４Ａに伝える。プリチャージ電圧生成回路２４Ａは、温度検出信号ＴＥＭＰ１−０に応じて３種類のプリチャージ電圧ＶＰＲのいずれかを生成し、生成したプリチャージ電圧ＶＰＲ（図１０のＶＰＲ１〜ＶＰＲ４）をプリチャージ回路ＰＲＥに供給する。
【００４６】
図９は、図８に示したプリチャージ電圧生成回路２４Ａの詳細を示している。プリチャージ電圧生成回路２４Ａは、参照電圧生成部３４Ａ、スイッチ部３６Ａおよびプリチャージ電圧生成部３８を有している。
参照電圧生成部３４Ａは、内部電源線ＶＩＩと接地線ＶＳＳとの間に直列に接続された複数の高抵抗を有している。互いに隣接する２つの抵抗の接続ノードからは、それぞれ参照電圧Ｖ５〜Ｖ１０が出力される。スイッチ部３６Ａは、温度検出信号ＴＥＭＰ１−０に応じて参照電圧Ｖ５〜Ｖ１０のいずれか２つを選択し、選択した電圧を参照電圧ＲＥＦＬ、ＲＥＦＨ（ＲＥＦＬ＜ＲＥＦＨ）としてプリチャージ電圧生成部３８に供給する。
【００４７】
そして、プリチャージ電圧生成部３８は、参照電圧ＲＥＦＬ、ＲＥＦＨに応じて、４種類のプリチャージ電圧ＶＰＲ１〜ＶＰＲ４（ＶＰＲ１＞ＶＰＲ２＞ＶＰＲ３＞ＶＰＲ４）のいずれかをプリチャージ電圧ＶＰＲとして生成する。プリチャージ電圧ＶＰＲは、第１の実施形態と同様に、周囲温度が高いほど低く設定される。
図１０は、第２の実施形態のＤＲＡＭのデータ保持時間と温度との関係を示している。太い実線は、本発明のＤＲＡＭのデータ保持時間（ワースト）を示している。この例では、周囲温度が上昇して温度領域ＴＰ１〜ＴＰ４に順次移行し、境界温度ＢＴ１、ＢＴ２、ＢＴ３を超える度に、プリチャージ電圧ＶＰＲは、ＶＰＲ１からＶＰＲ２、ＶＰＲ２からＶＰＲ３、ＶＰＲ３からＶＰＲ４と変化し、徐々に下がっていく。周囲温度が下降する場合は、逆の変化をする。
【００４８】
以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、複数種のプリチャージ電圧ＶＰＲ１〜ＶＰＲ４を周囲温度に応じて切り替えることで、データ保持時間をさらに長くでき、リフレッシュの頻度を下げることができる。
図１１は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＤＲＡＭチップとして形成されている。ＤＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
【００４９】
ＤＲＡＭは、第１の実施形態の温度センサ２２およびプリチャージ電圧生成回路２４の代わりに、温度センサ２２Ｂおよびプリチャージ電圧生成回路２４Ｂを有している。その他の構成は、第１の実施形態と同じである。
温度センサ２２Ｂは、周囲温度に応じた温度検出電圧ＶＴＥＭＰ（アナログ値、温度検出信号）を出力する。すなわち、温度センサ２２Ａは、周囲温度に応じて連続的に変化する温度検出電圧ＶＴＥＭＰを出力する。温度検出電圧ＶＴＥＭＰは、周囲温度が高いほど高くなる。
【００５０】
プリチャージ電圧生成回路２４Ｂは、例えば、温度検出電圧ＶＴＥＭＰをゲートで受け、ソースが内部電源線ＶＩＩに接続され、ドレインからプリチャージ電圧ＶＰＲを出力するｐＭＯＳトランジスタ（図示せず）を有している。このため、温度検出電圧ＶＴＥＭＰが上昇すると（周囲温度が高くなると）、プリチャージ電圧ＶＰＲは下降し、温度検出電圧ＶＴＥＭＰが下降すると（周囲温度が低くなると）、プリチャージ電圧ＶＰＲは上昇する。すなわち、この実施形態では、プリチャージ電圧ＶＰＲは、周囲温度に応じて連続的に変化する。
【００５１】
図１２は、第３の実施形態のＤＲＡＭのデータ保持時間と温度との関係を示している。太い実線は、本発明のＤＲＡＭのデータ保持時間（ワースト）を示している。また、参考のため、第２の実施形態で使用したプリチャージ電圧ＶＰＲ１〜ＶＰＲ４を示している。図に示すように、この実施形態では、プリチャージ電圧ＶＰＲが連続的に変化することで、データ保持時間も連続的に変化する。
【００５２】
以上、第３の実施形態においても第１および第２の実施形態と同様の効果を得ることができる。さらに、周囲温度に応じて連続的に変化する温度検出電圧ＶＴＥＭＰに応じてプリチャージ電圧ＶＰＲを生成することで、プリチャージ電圧ＶＰＲを連続的に変化させることができる。この結果、メモリセルＭＣのデータ保持時間を、周囲温度に応じて高い精度で制御できる。また、プリチャージ電圧生成回路２４Ｂを、図９に示したような多数の抵抗を形成することなく、トランジスタ等を用いて簡易に構成できる。
【００５３】
図１３は、本発明の半導体メモリの第４の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＤＲＡＭチップとして形成されている。ＤＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
ＤＲＡＭは、第１の実施形態の温度センサ２２およびプリチャージ電圧生成回路２４の代わりに、温度センサ２２Ｃおよびプリチャージ電圧生成回路２４Ｃを有している。その他の構成は、第１の実施形態と同じである。プリチャージ電圧生成回路２４Ｃは、周囲温度が境界温度ＢＴ２（例えば、１０℃）より高いとき、プリチャージ電圧ＶＰＲをＶＩＩ／２に設定し、周囲温度が境界温度ＢＴ２より低いとき、すなわち低温時にプリチャージ電圧ＶＰＲをＶＩＩ／２より高い電圧に設定する。
【００５４】
図１４は、第４の実施形態において、メモリセルＭＣから”１データ”を読み出すときのメモリコア３２の動作を示している。図４と同じ動作については、詳細な説明を省略する。プリチャージ信号ＰＲＥＺ、ワード線ＷＬ、センスアンプ活性化信号ＰＳＡ、ＮＳＡの波形は、図４と同じである。
この実施形態では、プリチャージ電圧ＶＰＲは、低温時に高く設定される。低温時にプリチャージ電圧ＶＰＲを高くすることで、”１データ”の読み出しマージンは、減少する。常温時および高温時には、”１データ”の読み出しマージンは、ジャンクションリーク電流によるセル電圧ＳＴＲの下降により減少する。したがって、低温時と高温時の”１データ”の読み出しマージンＲＭの差は、小さくなる。なお、低温時、メモリセルＭＣからのリーク電流は、極めて小さいため、読み出しマージンは元々十分にある。このため、低温時にプリチャージ電圧ＶＰＲを上昇させても、読み出しマージンの低下の影響は小さい。この結果、本発明の適用により、リフレッシュの頻度を下げることができ、スタンバイ電流を削減できる。
【００５５】
以上、第４の実施形態においても第１の実施形態と同様の効果を得ることができる。すなわち、読み出しマージンが元々十分ある低温時の”１データ”の読み出しマージンを減少させ、”０データ”の読み出しマージンに振り分けることで、低温時のデータ保持時間（ワースト値）を長くできる。この結果、リフレッシュの頻度が下がり、スタンバイ電流を削減できる。
【００５６】
図１５は、本発明の半導体メモリの第５の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＤＲＡＭチップとして形成されている。ＤＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
ＤＲＡＭは、第１の実施形態の温度センサ２２の代わりに、温度検出信号ＴＥＭＰを受ける温度端子（外部端子）ＴＴＥＭＰを有している。その他の構成は、第１の実施形態と同じである。温度検出信号ＴＥＭＰは、ＤＲＡＭを搭載する携帯端末に内蔵される温度センサから出力される。内蔵温度検出信号ＴＥＭＰは、第１の実施形態と同様に、周囲温度が境界温度ＢＴ１（例えば、４０℃）より低いときに高レベルに設定され、周囲温度が境界温度ＢＴ１より高いときに低レベルに設定される。
【００５７】
この実施形態では、プリチャージ電圧生成回路２４は、温度端子ＴＴＥＭＰを介してＤＲＡＭの外部から供給される温度検出信号ＴＥＭＰを受ける。プリチャージ電圧生成回路２４は、第１の実施形態と同様に、温度検出信号ＴＥＭＰが高レベルのときにプリチャージ電圧ＶＰＲをＶＩＩ／２に設定し、温度検出信号ＴＥＭＰが低レベルのときに、プリチャージ電圧ＶＰＲをＶＩＩ／２より低い値に設定する。
【００５８】
以上、第５の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、ＤＲＡＭを搭載する携帯端末に温度センサが内蔵されている場合、その温度センサの出力を利用することで、回路が冗長になることを防止でき、システムコストを削減できる。
図１６は、本発明の半導体メモリの第６の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似スタティックＲＡＭチップ（以下、擬似ＳＲＡＭと称す）として形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
【００５９】
擬似ＳＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有している。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。外部からアクセス要求（読み出しコマンドまたは書き込みコマンド）を受けていない期間がスタンバイ期間であり、そのときの消費電流がスタンバイ電流である。すなわち、スタンバイ期間中、ＤＲＡＭのセルフリフレッシュモードと同様に、リフレッシュ動作のみが周期的に実行される。
【００６０】
擬似ＳＲＡＭは、コマンドデコーダ１０Ｅ、リフレッシュタイマ１２Ｅ、リフレッシュアドレスカウンタ１４、裁定回路４４、コア制御回路１６Ｅ、センスアンプ制御回路１８、プリチャージ制御回路２０、温度センサ２２、プリチャージ電圧生成回路２４、アドレス入力回路２６、データ入出力回路２８、アドレス切替回路３０およびメモリコア３２を有している。なお、図１６では、本発明の説明に必要な主要な信号のみを示している。
【００６１】
コマンドデコーダ１０Ｅは、外部端子から供給されるコマンド信号ＣＭＤ（例えば、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなど）を受信する。コマンドデコーダ１０Ｅは、受信したコマンド信号ＣＭＤに応じて、読み出し動作を実行するための読み出し制御信号ＲＤＺおよび書き込み動作を実行するための書き込み制御信号ＷＲＺ等を出力する。擬似ＳＲＡＭでは、リフレッシュコマンドは、外部から受けることなく、チップ内部のみで発生する。リフレッシュタイマ１２Ｅ、所定の周期でリフレッシュ要求信号ＲＲＥＱを出力する。
【００６２】
裁定回路４４は、外部から供給される読み出しコマンドおよび書き込みコマンド（コマンド信号ＣＭＤ）と、内部で発生するリフレッシュコマンド（リフレッシュ要求信号ＲＲＥＱ）のどちらを優先させるかを決め、読み出し制御信号ＲＤＰＺ、書き込み制御信号ＷＲＰＺおよびリフレッシュ制御信号ＲＥＦＰＺのいずれかをコア制御回路１６Ｅに出力する。コア制御回路１６Ｅの機能は、内部リフレッシュ制御信号ＩＲＥＦＺの代わりにリフレッシュ制御信号ＲＥＦＰＺを受ける点を除き、第１の実施形態のコア制御回路１６と同じである。リフレッシュアドレスカウンタ１４は、リフレッシュ要求信号ＲＲＥＱに応答してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤを順次生成する。
【００６３】
以上、第６の実施形態においても第１の実施形態と同様の効果を得ることができる。すなわち、擬似ＳＲＡＭにおいても、本発明の適用により、リフレッシュの頻度を下げることができ、スタンバイ電流を削減できる。
なお、上述した第２〜第５の実施形態では、本発明をＤＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２の実施形態の温度センサ２２Ａおよびプリチャージ電圧生成回路２４Ａ、第３の実施形態の温度センサ２２Ｂおよびプリチャージ電圧生成回路２４Ｂ、第４の実施形態の温度センサ２２Ｃおよびプリチャージ電圧生成回路２４Ｃ、および第５の実施形態の外部端子ＴＥＭＰを、それぞれ擬似ＳＲＡＭに適用してもよい。
【００６４】
上述した実施形態では、本発明をＤＲＡＭチップまたは擬似ＳＲＡＭチップに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムＬＳＩに搭載されるＤＲＡＭコアまたは擬似ＳＲＡＭコアに適用しても同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００６５】
本発明をダイナミックメモリセルを有する半導体メモリに適用することで、リフレッシュ周期を長くすることができ、消費電力およびスタンバイ電流を削減することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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