(57)【特許請求の範囲】
【請求項１】
半導体集積回路のフリップフロップであって、
クロックを入力されて遅延/反転させ、第1及び第2出力信号を入力されて反転させる遅延/反転手段と、
上記クロックと上記遅延/反転手段の出力信号とに制御され、正データと負データ信号の信号レベル差を検出して増幅する差動回路手段と、
上記差動回路手段の出力信号を入力されてラッチし、上記第1及び第2出力信号を出力するS-Rラッチ手段とを含み、
上記遅延/反転手段が、上記クロックを入力されて遅延させ、上記遅延されたクロックと上記第1及び第2出力信号とを入力されるロジックゲートを備え、上記ロジックゲートの出力によって上記差動回路手段を制御し、該制御が、以前のデータの状態と入力されたデータの状態とが同一な場合に、上記差動回路手段の不必要なディスチャージ動作を防止するようにすることを特徴とするフリップフロップ。
【請求項２】
上記遅延/反転手段は、
上記クロックを入力されて遅延させる第1及び第2インバータと、
上記第2インバータの出力信号と上記S-Rラッチ手段からの上記第1出力信号を入力される第1NORゲートと、
上記第2インバータの出力信号と上記S-Rラッチ手段からの上記第2出力信号を入力される第2NORゲートとを含んでなり、
上記第1NORゲート及び第2NORゲートが上記ロジックゲートを構成することを特徴とする請求項1に記載のフリップフロップ。
【請求項３】
上記差動回路手段は、
上記クロックをゲート端で入力されソースドレイン経路が電源電圧端と第1出力ノードとの間に形成された第1プリチャージトランジスタと、
上記遅延/反転手段の出力信号とデータを各々ゲート端で入力されて上記第1出力ノードと共通ノードとの間に直列連結された第1及び第2NMOSトランジスタと、
上記第1出力ノードの信号を反転しラッチして第1最終出力信号を生成する第1ラッチ部と、
上記クロックをゲート端で入力されソースドレイン経路が電源電圧端と第2出力ノードとの間に形成された第2プリチャージトランジスタと、
上記遅延/反転手段の出力信号と負データ信号とをゲート端で入力されて上記第2出力ノードと共通ノードとの間に直列連結された第3及び第4NMOSトランジスタと、
上記第2出力ノードの信号を反転しラッチして第2最終出力信号を生成する第2ラッチ部と、
上記クロックをゲート端で入力されソースドレイン経路が上記共通ノードと接地端との間に形成された第5NMOSトランジスタとを含んでなることを特徴とする請求項1に記載のフリップフロップ。
【請求項４】
上記S-Rラッチ部は、
上記第1出力ノードの信号をゲート端で入力されソースドレイン経路が電源電圧端と自分の出力ノードである第1ノードとの間に形成された第1PMOSトランジスタと、
上記第2最終出力信号をゲート端で入力されてソースドレイン経路が上記第1ノードと接地端との間に形成された第1NMOSトランジスタと、
上記第1ノードの信号をゲート端で入力されソースドレイン経路が上記第1出力ノードと自分の出力ノードである第2ノードとの間に形成された第2PMOSトランジスタと、
上記第1ノードの信号をゲート端で入力されソースドレイン経路が上記第2最終出力信号と上記第2ノードとの間に形成された第2NMOSトランジスタと、
上記第2ノードの信号をゲート端で入力されソースドレイン経路が上記第2出力ノードと上記第1ノードとの間に形成された第3PMOSトランジスタと、
上記第2ノードの信号をゲート端で入力されソースドレイン経路が上記第1最終出力ノードと上記第1ノードとの間に形成された第3NMOSトランジスタと、
上記第2出力ノードの信号をゲート端で入力されソースドレイン経路が電源電圧端と上記第2 ノードとの間に形成された第4PMOSトランジスタと、
上記第1最終出力ノードの信号をゲート端で入力されソースドレイン経路が上記第2ノードと接地端との間に形成された第4NMOSトランジスタとを含んでなることを特徴とする請求項1又は3に記載のフリップフロップ。
【請求項５】
半導体集積回路のフリップフロップにおいて、
クロックをゲート端で入力されソースドレイン経路が電源電圧端とプリチャージノードとの間に形成されたPMOSトランジスタと、
クロックを入力されて遅延させ出力ノードの信号を入力されて反転させる遅延/反転手段と、
上記クロック、データ、及び上記遅延/反転手段の出力信号を各々ゲート端で入力されて上記プリチャージノードと接地端との間に直列連結された第1ないし第3NMOSトランジスタと、
上記データをゲート端で入力されソースドレイン経路が電源電圧端と上記プリチャージノードとの間に形成された第1プリチャージトランジスタと、
上記遅延/反転手段の出力信号をゲート端で入力されソースドレイン経路が電源電圧端と上記プリチャージノードとの間に形成された第2プリチャージトランジスタと、
上記プリチャージノードの信号をゲート端で入力されソースドレイン経路が電源電圧端と出力ノードとの間に形成されたプルアップトランジスタと、
上記データを入力されるインバータと、
上記クロック、上記インバータの出力信号、及び上記遅延/反転手段の出力信号を各々ゲートで入力されて上記出力ノードと接地端との間に直列連結された第4ないし第6NMOSトランジスタと、
上記出力ノードの信号を入力されてラッチ及び反転するラッチ部とを含んでなることを特徴とするフリップフロップ。
【請求項６】
上記遅延/反転手段は、
上記クロックを入力されて遅延させる第1及び 第2インバータと、
上記第2インバータの出力信号と上記S-Rラッチ手段からの第1出力信号を入力される第1NORゲートと、
上記第2インバータの出力信号を反転させるための第3インバータとを含んでなることを特徴とする請求項5に記載のフリップフロップ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体集積回路に関し、特に動作速度に影響を及ぼさずに消費電力を最小化できるフリップフロップに関する。
【０００２】
【従来の技術】
一般に、フリップフロップは、レジスタの一種類として入力された状態を保存して出力するかその以前の状態を維持する必要性を有する半導体集積装置の内部回路に用いられる半導体素子である。フリップフロップは、種々の種類があり、要求される用途に合わせて選択すべきである。
【０００３】
従来のフリップフロップには、ハイブリッドラッチフリップフロップ(HLFF: hybrid latch-flip-flop)、セミダイナミックフリップフロップ(SDFF: semi-dynamic flip-flop)、センス増幅器基盤のフリップフロップ(SAFF: sense amplifier-based flip-flop)などがある。
【０００４】
上記ハイブリッドラッチフリップフロップは、1996年2月にISSCC(International Solid State Circuit Conference)で発表された論文に"Flow-Through Latch and Edge-Triggered Flip-flop Hybrid Element"という題目で掲載されている。
【０００５】
図1は、従来のハイブリッドラッチフリップフロップ(HLFF）を示す回路図である。
【０００６】
図1を参照すれば、ハイブリッドラッチフリップフロップ(HLFF）は、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端Vccと第1ノードXとの間に形成された第1プルアップトランジスタ100と、クロックCLKを入力されて所定時間の間遅延及び反転する遅延/反転部110と、クロックCLK、データD、及び遅延/反転部110の出力信号を各々ゲート端で入力され第1ノードXと接地端GNDとの間に直列連結された第1ないし第3NMOSトランジスタ120、121、122と、データDを入力されソースドレイン経路が第1ノードXと電源電圧端Vccとの間に形成された第1プリチャージトランジスタ130と、遅延/反転部110の出力信号をゲート端で入力されソースドレイン経路が第1ノードXと電源電圧端Vccとの間に形成された第2プリチャージトランジスタ140と、第1ノードXの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと第2ノードYとの間に形成された第2プルアップトランジスタ150と、クロックCLK、第1ノードXの信号、及び遅延/反転部110の出力信号を各々ゲート端で入力され第2ノードYと接地端GNDとの間に直列連結された第4ないし第6NMOSトランジスタ160、161、162と、第2ノードの出力信号Qをラッチし出力するラッチ部170からなる。
【０００７】
ハイブリッドラッチフリップフロップ(HLFF）の動作を説明すれば、クロックCLKが論理ローである時、第1プルアップトランジスタ100、第3NMOSトランジスタ122、及び第6NMOSトランジスタ162がターンオンされ、第1NMOSトランジスタ120と第4NMOSトランジスタ160とはターンオフされる。結果的に、第1ノードXは、電源電圧レベルにプリチャージされ、出力信号Qは上記ラッチ部170に保持されていた以前のデータ値を有することとなる。
【０００８】
クロックCLKの上昇エッジで、第3NMOSトランジスタ122と第6NMOSトランジスタ162とが遅延/反転部110によって遅延及び反転されたクロック信号を待つ期間に第1NMOSトランジスタ120と第4NMOSトランジスタ160とがターンオンされる。この場合、上記の期間の間データDがラッチ部170に保持される。一応遅延/反転部110の出力信号が論理ハイから論理ローに遷移すれば、上記第1ノードXは、上記第2プリチャージトランジスタ140によって電源電圧レベルにプリチャージされデータDが論理ローである時、上記第1プリチャージトランジスタ130によって電源電圧レベルにプリチャージされる。
【０００９】
クロックCLKの下降エッジで、第1プルアップトランジスタ100によって第1 ノードXは、クロックCLKが論理ローで存在する限り完全に電源電圧レベルにプリチャージされる。
【００１０】
第2に、セミダイナミックフリップフロップ(SDFF）は、1998年に発表された"Symposium on VLSI Circuit Digest of Technical Papers"に"Semi-Dynamic and Dynamic Flip-Flops with Embeded Logic"という題目で掲載されている。
【００１１】
図2は、従来のセミダイナミックフリップフロップ(SDFF）を示す回路図である。
【００１２】
図2を参照すれば、セミダイナミックフリップフロップ(SDFF）は、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端Vccと第1ノードXとの間に形成されたプリチャージトランジスタ200と、クロックCLKと第1ノードXの信号を入力されて遅延及び反転させる遅延/反転部210と、遅延/反転部210の出力信号、データD、及びクロックCLKを各々ゲート端で入力されて上記第1ノードXと接地端GNDとの間に直列連結された第1ないし第3NMOSトランジスタ220、221、222と、上記第1ノードXの信号をラッチする第1ラッチ部230と、第1ノードの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと出力ノードQとの間に形成されたプルアップトランジスタ240と、クロックCLKと上記第1ノードXの信号を各々ゲート端で入力されて出力ノードQと接地端GNDとの間に直列に連結された第4及び第5NMOSトランジスタ250、251と、出力ノードQの信号をラッチ及び反転する第2ラッチ部260を備える。
【００１３】
セミダイナミックフリップフロップ(SDFF）の動作を説明すれば、クロックCLKの下降エッジでフリップフロップは、プリチャージモードに入る。この場合、クロックCLKをゲート端で入力されるプリチャージトランジスタ200がターンオンされて第1ノードXを電源電圧レベルにプリチャージさせる。第1ノードXが論理ハイにプリチャージされれば、出力ノードQの信号は、入力端から分離され上記第2ラッチ部260によって以前のラッチしていた値を保持する。クロックCLKがプリチャージの間に論理ローで存在すれば、遅延/反転部210の出力信号は、論理ハイとなって第1NMOSトランジスタ220をターンオンさせる。
【００１４】
クロックの上昇エッジでフリップフロップは、評価(evaluation)モードに入る。データDが論理ローである場合、第1ノードXは、第1ラッチ部230によって論理ハイで残ることとなる。すると、第4及び第5NMOSトランジスタ250、251がターンオンされて出力ノードQの信号をディスチャージ(discharge)することとなり、出力ノードQを論理ローにし第2ラッチ部260によって出力信号QBを論理ハイにする。クロックCLKが上昇した後に遅延/反転部210の出力信号は、論理ハイから論理ローとなり、第1NMOSトランジスタ220は、ターンオフされる。データDが論理ハイである場合、第1ノードXは、第1ないし第3NMOSトランジスタ220、221、222のプルダウン(pull down)経路を介してディスチャージ(discharge)される。データDが論理ローに下降しても第1ラッチ部230によって第1ノードXは、論理ロー値を続けてラッチすることとなる。すると、プルアップトランジスタ240がターンオンされ出力ノードQの信号を論理ハイにすることとなる。
【００１５】
第３に、従来のセンス増幅器基盤のフリップフロップ(SAFF）は、1999年2月にISSCC(International Solid State Circuit Conference)で発表された論文に"Sense Amplifier-Based Flip-Flop"という題目で掲載されている。
【００１６】
図3は、従来のセンス増幅器基盤のフリップフロップ(SAFF）を示す回路図である。
【００１７】
図3を参照すれば、センス増幅器基盤のフリップフロップ(SAFF）は、データD、DBを入力されてクロックCLKに制御されるセンスアンプ部300と、センスアンプ部300の出力信号を入力されてラッチするためのS-Rラッチ部310を備える。
【００１８】
センスアンプ部300は、通常のセンス増幅器の構造からなっており、多数のPMOSトランジスタ301ないし304及びNMOSトランジスタ305ないし310により構成される。上記センスアンプ部300は、データD、DB間の信号レベル差を感知して増幅する。クロックCLKが論理ローである場合、センスアンプ部300の出力ノードを 電源電圧レベルにプリチャージしクロックCLKが論理ハイである場合、センスアンプ部300を駆動させて差動入力を受け入れる。
【００１９】
センスアンプ部300からの二つの出力信号はS-Rラッチ部310に入力されてラッチされる。S-Rラッチ部310の第1入力SBはセット(set)入力であって、第2入力RBは、リセット(reset)入力である。センスアンプ部300を構成する差動増幅器の出力信号の特性上、第1入力SBと第2入力RBとが共に論理ローである場合は、許容されない。第1入力SBが論理ローであるならば、S-Rラッチ部310の第1出力信号Qが論理ハイにセッティングされ、第2入力RBが論理ローであるならば、S-Rラッチ部310の第2出力信号QBを論理ハイにセッティングする。
【００２０】
上述したハイブリッドラッチフリップフロップ(HLFF)、セミダイナミックフリップフロップ(SDFF)及びセンス増幅器基盤のフリップフロップ(SAFF）は、動作速度面から見れば、トランスミッションゲートマスタースレーブフリップフロップ(TGFF: transmission gate master-slave flip-flop)のようなフリップフロップより優れている。それに対し、クロックサイクル毎に内部のノードがプリチャージ及びディスチャージされるために不必要な消費電力を引き起こす問題点がある。
【００２１】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術の問題点を解決するために案出されたもので、動作速度に影響を及ぼすことなく、不必要なディスチャージを防止することによって消費電力を最小化できるフリップフロップを提供することにその目的がある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明のフリップフロップは、半導体集積回路のフリップフロップにおいて、クロックを入力されて遅延/反転させ、第1及び第2出力信号を入力されて反転させる遅延/反転手段と、上記クロックと上記遅延/反転手段の出力信号とに制御され、正データと負データ信号の信号レベル差を検出して増幅する差動回路手段と、上記差動回路手段の出力信号を入力されてラッチし、上記第1及び第2出力信号を出力するS-Rラッチ手段とを含んでなり、上記遅延/反転手段が、上記クロックを入力されて遅延させ、上記遅延されたクロックと上記第1及び第2出力信号とを入力されるロジックゲートを備え、上記ロジックゲートの出力によって上記差動回路手段を制御し、該制御が、以前のデータの状態と入力されたデータの状態が同一な場合に、上記差動回路手段の不必要なディスチャージ動作を防止するようにする。
【００２３】
また、本発明のフリップフロップは、半導体集積回路のフリップフロップにおいて、クロックをゲート端で入力されソースドレイン経路が電源電圧端とプリチャージノードとの間に形成されたPMOSトランジスタと、クロックを入力されて遅延させ出力ノードの信号を入力されて反転させる遅延/反転手段と、上記クロック、データ、及び上記遅延/反転手段の出力信号を各々ゲート端で入力されて上記プリチャージノードと接地端との間に直列連結された第1ないし第3NMOSトランジスタと、上記データをゲート端で入力されソースドレイン経路が電源電圧端と上記プリチャージノードとの間に形成された第1プリチャージトランジスタと、上記遅延/反転手段の出力信号をゲート端で入力されソースドレイン経路が電源電圧端と上記プリチャージノードとの間に形成された第2プリチャージトランジスタと、上記プリチャージノードの信号をゲート端で入力されソースドレイン経路が電源電圧端と出力ノードとの間に形成されたプルアップトランジスタと、上記データを入力されるインバータと、上記クロック、上記インバータの出力信号、及び上記遅延/反転手段の出力信号を各々ゲートで 入力されて上記出力ノードと接地端との間に直列連結された第4ないし第6NMOSトランジスタと、上記出力ノードの信号を入力されてラッチ及び反転するラッチ部とを含んでなる。
【００２４】
【発明の実施の形態】
以下、本発明の最も好ましい実施例を、添附した図面を参照して説明する。
【００２５】
図4は、本発明にかかる条件付き捕獲フリップフロップ(CCFF: conditional-capture flip-flop）のディファレンシャルバージョン(differential version）を示す回路図である。
【００２６】
図4を参照すれば、本発明にかかる条件付き捕獲フリップフロップ(CCFF）は、クロックCLKを入力されて遅延/反転させてS-Rラッチ部430の第1及び第2出力信号Q、QBを入力されて反転させる遅延/反転部410と、クロックCLKと遅延/反転部410の出力信号に制御されデータAと負データABを入力されてその差を検出して動作する差動回路部400、420と、差動回路部400、420の出力信号を入力されてラッチするS-Rラッチ部430を備える。
【００２７】
具体的に、遅延/反転部410は、クロックCLKを入力されて遅延させる第1及び第2インバータ411、412と、第2インバータ412の出力信号とS-Rラッチ部430の第1出力信号Qを入力される第1NORゲート413と、第2インバータ412の出力信号とS-Rラッチ部430の第2出力信号QBを入力される第2NORゲート414とを備える。
【００２８】
具体的に、差動回路部400は、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端Vccと第1出力ノードSBとの間に形成された第1プリチャージトランジスタ401と、遅延/反転部410の出力信号とデータAとを各々ゲート端で入力され第1出力ノードSBと共通ノードNCとの間に直列連結された第1及び第2NMOSトランジスタ402、403と、第1出力ノードSBを反転しラッチして第1最終出力信号Sを生成する第1ラッチ部404と、クロックCLKをゲートで入力されソースドレイン経路が共通ノードNCと接地端GNDとの間に形成された第3NMOSトランジスタ409からなる。
【００２９】
差動回路部420は、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端Vccと第2出力ノードRBとの間に形成された第2プリチャージトランジスタ405と、遅延/反転部410の出力信号と負データABを各々ゲート端で入力され第2出力ノードRBと共通ノードNCとの間に直列連結された第4及び第5NMOSトランジスタ406、407と、第2出力ノードRBを反転しラッチして第2最終出力信号Rを生成する第2ラッチ部408からなる。
【００３０】
S-Rラッチ部430は、第1出力ノードSBの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと自分の出力ノードである第1ノードQとの間に形成された第1PMOSトランジスタ421と、第2最終出力信号Rをゲート端で入力されソースドレイン経路が第1ノードQと接地端GNDとの間に形成された第1NMOSトランジスタ422と、第1ノードQをゲート端で入力されソースドレイン経路が第1出力ノードSBと自分の出力ノードである第2ノードQBとの間に形成された第2PMOSトランジスタ423と、第1ノードQの信号をゲート端で入力されソースドレイン経路が第2最終出力信号Rと第2ノードQBとの間に形成された第2NMOSトランジスタ424と、第2ノードQBの信号をゲート端で入力されソースドレイン経路が第2出力ノードRBと第1ノードQとの間に形成された第3PMOSトランジスタ425と、第2ノードQBの信号をゲート端で入力されソースドレイン経路が第1最終出力ノードSと第1ノードQとの間に形成された第3NMOSトランジスタ426と、第2出力ノードRBの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと第2ノードQBとの間に形成された第4PMOSトランジスタ427と、第1最終出力ノードSの信号をゲート端で入力されソースドレイン経路が第2ノードQBと接地端GNDとの間に形成された第4NMOSトランジスタ428とを備える。
【００３１】
S-Rラッチ部430は、通常の交差接続回路として高速動作を遂行する。
【００３２】
動作を説明すれば、クロックCLKが論理ローである時、第1出力ノードSBの信号であるセット負信号SBと第2出力ノードの信号であるリセット負信号RBとが差動回路部400の第1及び第2プリチャージトランジスタ401、405によって論理ローから論理ハイに遷移しS-Rラッチ部430がディセーブルされる。第1及び第2信号Q、QBが各々論理ローと論理ハイである場合、S-Rラッチ部430の第2PMOSトランジスタ423と第3NMOSトランジスタ426とがターンオンされ出力状態を保存する。また第1及び第2信号Q、QBは、遅延/反転部410の第1及び第2NORゲート413、414を介して差動回路部400の第1NMOSトランジスタ402をターンオンさせ差動回路部420の第4NMOSトランジスタ406をターンオフさせる。クロックCLKが上昇した後のフリップフロップの動作を説明すれば、入力されるデータAと負データABの状態に応じて動作が決定される。
【００３３】
データAが論理ハイである場合、セット負信号SBがプルダウン(pull down)され上記S-Rラッチ部430の第1PMOSトランジスタ421と第4NMOSトランジスタ428がアクティブにされ出力状態を変換させる。この時間の間にS-Rラッチ部430の第2PMOSトランジスタ423と第3NMOSトランジスタ426とがターンオフされ、以前の状態と現在の状態の信号値との間に信号ファイティング(signal fighting）を誘発させない。データAの入力が論理ローである場合、差動回路部400の第3NMOSトランジスタ406がターンオフされているため、リセット負信号RBがプルダウンされない。これは出力が既に入力されたデータA値と同じ値を有するためである。クロックCLKが論理ハイから論理ローに遷移する場合、セット負信号SBは、ディスチャージ(discharge)されていれば、プリチャージされる。遅延/反転部410の第1及び第2インバータ411、412の出力信号は、プルダウン出力値に応じて差動回路部400の第1NMOSトランジスタ402及び第4NMOSトランジスタ406をターンオンさせる。
【００３４】
上記で分かるように、S-Rラッチ部430の第1出力信号Q及び入力されたデータAの信号が全部論理ハイである場合、第1NMOSトランジスタ402をターンオフさせることで、フリップフロップはディスチャージぜず、元の状態を維持することとなる。第1出力信号Q及び入力されたデータAの信号が全部論理ローである場合、第2NMOSトランジスタ403をターンオフさせることで、不必要なディスチャージを防止する。
【００３５】
図5は、本発明の他の実施例を示す条件付き捕獲フリップフロップ(CCFF）のシングルエンドバージョン(single-ended version）を示す回路図である。
【００３６】
図5を参照すれば、条件付き捕獲フリップフロップ(CCFF）のシングルエンドバージョンのフリップフロップは、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端VccとプリチャージノードXとの間に形成されたPMOSトランジスタ500と、クロックCLKを入力されて遅延させ出力信号Qを入力されて反転させる遅延/反転部540と、クロックCLK、データD、及び遅延/反転部540の出力信号NBを各々ゲート端で入力されてプリチャージノードXと接地端GNDとの間に直列連結された第1ないし第3NMOSトランジスタ510、511、512と、データDをゲート端で入力されソースドレイン経路が電源電圧端VccとプリチャージノードXとの間に形成された第1プリチャージトランジスタ530と、遅延/反転部540の出力信号CKDBをゲート端で入力されソースドレイン経路が電源電圧端Vccと上記プリチャージノードXとの間に形成された第2プリチャージトランジスタ550と、プリチャージノードXの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと出力ノードQとの間に形成されたプルアップトランジスタ560と、データDを入力されるインバータ520と、クロックCLK、インバータ520の出力信号、及び遅延/反転部540の出力信号を各々ゲート端で入力され出力ノードQと接地端GNDとの間に直列連結された第4ないし第6NMOSトランジスタ570、571、572と、出力ノードQの信号を入力されてラッチ及び反転するラッチ部580を備える。
【００３７】
図5を参照して、条件付き捕獲フリップフロップ(CCFF）のシングルエンドバージョン(single-ended version）の動作を説明すれば、遅延/反転部540は、上記図4のフリップフロップの遅延/反転部410と同じ目的で用いられる。プリチャージノードXは出力ノードQの信号が論理ローであって、データDが論理ハイである 場合、クロックの上昇エッジでディスチャージされる。
【００３８】
クロックCLKが論理ローである場合、第2及び第3NMOSトランジスタ511、512がプリチャージノードXのディスチャージすることを防止するため、論理ハイを維持する。データDが論理ローである場合、第5NMOSトランジスタ571は、ターンオンされ出力ノードQの信号は、現在の状態を維持するか接地レベルにプルダウンされる。一応遅延/反転部540から第3NMOSトランジスタ510に入力される信号が論理ローとなれば、プリチャージノードXは、データDから分離される。遅延/反転部540から第6NMOSトランジスタ572に入力される信号が論理ローである場合、出力ノードQもデータDと分離され動作する。クロックCLKの下降エッジからクロックCLKが論理ローレベルを維持する限り、プリチャージノードXは、電源電圧レベルにプリチャージされる。
【００３９】
図6は、上記図4のフリップフロップの各信号に対するシミュレーション実験した結果の波形を示すタイミング図であって、図7は、上記図5のフリップフロップに対しシミュレーション実験した波形を示すタイミング図である。
【００４０】
図6と図7に示されているフリップフロップのシミュレーション波形は、電源電圧2．5V、摂氏25度の温度条件、400fFの出力ロード(output load)を使用したティピカル(typical)装置で、0．35μm CMOS技術を用いて得たものである。
【００４１】
図8は、本発明の条件付き捕獲フリップフロップ(CCFF)と従来のセンス増幅器基盤のフリップフロップ(SAFF)とのデータパターンに応じた電力消耗を比較した図面である。
【００４２】
図8を参照すれば、例えば、(11001100）のデータパターンのように隣接したデータの変化がない場合、従来のセンス増幅器基盤のフリップフロップ(SAFF)より本発明の条件付き捕獲フリップフロップ(CCFF）が約20%の省電力効果があり、(11111111）のデータパターンのようにクロック毎にデータの変化がない場合には、約60%の省電力効果があることが分かる。
【００４３】
図9は、本発明の条件付きフリップフロップ(CCFF)と従来のハイブリッドラッチフリップフロップ(HLFF)、セミダイナミックフリップフロップ(SDFF)、消費電力が極めて少ないトランスミッションゲートマスタースレーブフリップフロップ(TGFF : Transmission gate master-slave flip-flop)とのデータパターンに応じた消費電力を比較した図である。
【００４４】
図9を参照すれば、図8と同様に、データパターンにおいてデータの変化がある場合だけでなく、クロック毎にデータの変化がない場合に本発明の条件付き捕獲フリップフロップ(CCFF）が他のフリップフロップより省電力効果が優れていることが分かる。
【００４５】
図10は、本発明の条件付き捕獲フリップフロップ(CCFF)と従来のセンス増幅器基盤のフリップフロップ(SAFF）を各々使用してカウンタを具現した場合の消費電力を比較した図である。図で、"FLIP-FLOP"は、カウンタの内部で消費される電力を示し、"クロック（CLOCK）"は、クロックがトグル(toggle)される時消費される電力を示し、"ゲート（GATE）"は、カウンタの出力信号を論理組合するためのANDゲート、NORゲートなどの論理ゲートが消費する電力を各々示す。
【００４６】
図10を参照すれば、本発明の条件付き捕獲フリップフロップ(CCFF）を使用したカウンタと従来のセンス増幅器基盤のフリップフロップ(SAFF）を使用したカウンタは、"クロック"消費電力及び"ゲート"消費電力においては、大きな差はないが、カウンタ内部で消費される電力を比較すると、約51%の電力が減少されることが分かる。全体的に本発明にかかる条件付き捕獲フリップフロップ(CCFF）を使用したカウンタの場合、従来より約30%の消費電力を低減することができる。
【００４７】
図11は、従来のセンス増幅器基盤のフリップフロップ(SAFF)と本発明の条件付き捕獲フリップフロップ(CCFF）の動作速度を比較するためにセットアップ時間(setup time)及び保持時間(hold time）を比較した表である。表から分かるように、本発明の条件付き捕獲フリップフロップ(CCFF）の動作速度も従来のフリップフロップと比較して低下しないことが分かる。
【００４８】
本発明の技術思想は、上記好ましい実施例によって具体的に記述されたが、上記した実施例はその説明のためのものであって、その制限のためのものではないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内で種々の変更が可能であることを理解されるべきである。
【００４９】
【発明の効果】
上記したとおり、本発明は、差動入力を使用しながらも遅延/反転部において以前の状態と入力されたデータの状態が同一である場合に不必要なディスチャージを防止することによって消費電力を低減させる効果がある。
【図面の簡単な説明】
【図1】従来技術の上記ハイブリッドラッチフリップフロップの基本的な回路を示す回路図である。
【図2】従来技術の上記セミダイナミックフリップフロップの詳細な回路を示す回路図である。
【図3】従来技術の上記センス増幅器基盤のフリップフロップの詳細な回路図である。
【図4】本発明の条件付き捕獲フリップフロップ(Conditional-Capture Flip-Flop）を示す詳細な回路図である。
【図5】本発明の別の実施例を示すシングルエンドバージョン(single-ended version）の回路図である。
【図6】図4のフリップフロップに対してシミュレーション実験した波形を示すタイミング図である。
【図7】図5のフリップフロップに対してシミュレーション実験した波形を示すタイミング図である。
【図8】本発明のフリップフロップ(CCFF)と従来技術のセンス増幅器基盤のフリップフロップ(SAFF)とのデータパターンに応じた消費電力を比較した図である。
【図9】本発明のフリップフロップ(CCFF)と従来技術のハイブリッドラッチフリップフロップ(HLFF)、セミダイナミックフリップフロップ(SDFF)、トランスミッションゲートマスタースレーブフリップフロップ(TGFF : Transmission gate master-slave flip-flop)とのデータパターンに応じた消費電力を比較した図である。
【図10】本発明のフリップフロップ(CCFF)を使用したカウンタと従来技術のフリップフロップ(SAFF)を使用したカウンタが駆動する時の消費電力を比較した図である。
【図11】従来のセンス増幅器基盤のフリップフロップ(SAFF)と本発明の条件付き捕獲フリップフロップ(CCFF）の動作速度を比較した表である。
【符号の説明】
400、420  差動回路部
410  遅延/反転部
430  S-Rラッチ部
【図１】
0004589496.tif 000002
【図２】
0004589496.tif 000003
【図３】
0004589496.tif 000004
【図４】
0004589496.tif 000005
【図５】
0004589496.tif 000006
【図６】
0004589496.tif 000007
【図７】
0004589496.tif 000008
【図８】
0004589496.tif 000009
【図９】
0004589496.tif 000010
【図１０】
0004589496.tif 000011
【図１１】
0004589496.tif 000012