(57)【特許請求の範囲】
【請求項１】
所定のアクセス回数分のアドレス信号を生成して連続して出力するとともに，前記アクセス回数値を出力するアドレス信号生成部と、
前記アドレス信号をデコードしてデコード信号を出力するアドレスデコーダと、
前記アクセス回数値の入力に基づいて活性化信号を出力するとともに、前記デコード信号に基づいてアクセス回数をカウントし、該アクセス回数が該アクセス回数値と一致したときに該活性化信号の出力を停止するアクセス回数判定部と、
前記活性化信号及び前記アドレス信号に基づいて、書き込み動作あるいは読み出し動作を行うメモリ領域とを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記アクセス回数判定部は、
前記アクセス回数をカウントするカウンタ回路を備え、
前記カウンタ回路のカウント値が所定値となったとき、前記活性化信号の出力を停止することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置のアクセス動作を制御するアクセス制御回路に関するものである。
近年、デジタルカメラ等の携帯用電子機器には、大容量の半導体記憶装置が搭載され、その動作速度が益々高速化されている。これらの電子機器は、電源として乾電池や充電池が使用されるため、十分な動作継続時間を確保するために、その消費電力を低減する必要がある。従って、このような電子機器に搭載する半導体記憶装置では、消費電力の低減を図りながら、動作速度を高速化する必要がある。
【背景技術】
【０００２】
従来、複数のバンクを備えた半導体記憶装置では、その消費電力を低減するために、アクセスしないバンクは不活性状態とし、アドレス信号に基づいて選択されたバンクに限り、そのアドレス信号に基づいて活性化して、書き込み動作あるいは読み出し動作を行うようなアクセス制御を行うようにしたものがある。
【０００３】
このような半導体記憶装置の動作を図５に従って説明すると、アドレス信号Ａｄｄに基づいて選択されたバンクでは、Ｌレベルの選択信号ＣＳが入力されて活性化される。
そして、例えば読み出し動作時には、クロック信号ＣＫの入力に基づいて選択された記憶セルからセル情報が読み出しデータＤａｔａとして読み出される。
【０００４】
このような動作により、アドレス信号Ａｄｄに基づいて各バンクが選択されて活性化され、選択されないバンクは不活性状態に維持されるので、消費電力の低減を図ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、アドレス信号Ａｄｄに基づいて各バンクを活性化して読み出し動作を行う半導体記憶装置では、アドレス信号Ａｄｄの入力に基づいて、読み出しデータＤａｔａを出力するまでに、アドレス信号Ａｄｄの入力に基づいて活性化信号ＣＳがＬレベルに立ち下がるまでのデコード時間ｔ１と、活性化信号ＣＳがＬレベルに立ち下がってからクロック信号ＣＫを立ち上げるまでのセットアップ時間ｔ２と、クロック信号ＣＫがＨレベルに立ち上がってから読み出しデータＤａｔａの出力が開始されるまでのアクセス時間ｔ３と、読み出しデータＤａｔａの出力を維持するホールド時間ｔ４とが必要である。
【０００６】
そして、各時間ｔ１，ｔ２，ｔ３，ｔ４の総和がアドレス信号Ａｄｄの入力サイクル、すなわちクロック信号ＣＫの１サイクルの時間以内である必要がある。
このような半導体記憶装置において、動作速度を高速化するために、クロック信号ＣＫの周波数を高くすると、アドレス信号の入力サイクルが短くなる。
【０００７】
ところが、前記各時間ｔ１〜ｔ４はアドレス信号Ａｄｄの入力サイクルに関わらず一定であるため、アドレス信号Ａｄｄの入力サイクルを各時間ｔ１，ｔ２，ｔ３，ｔ４の総和より短くすることはできない。従って、動作速度を十分に高速化することができないという問題点がある。
【０００８】
一方、アドレス信号Ａｄｄに関わらず、各バンクを常時活性化した状態とすれば、各サイクルにおいてセットアップ時間ｔ２を省略することができるので、アドレス信号Ａｄｄの入力サイクルを短縮して、動作速度の高速化を図ることができる。
【０００９】
しかし、アドレス信号に関わらずすべてのバンクを常時活性化すると、消費電力が増大するという問題点がある。
この発明の目的は、動作速度の高速化を図りながら、消費電力の低減を図り得るアクセス制御を可能とした半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明は、所定のアクセス回数分のアドレス信号を生成して連続して出力するとともに，前記アクセス回数値を出力するアドレス信号生成部と、前記アドレス信号をデコードしてデコード信号を出力するアドレスデコーダと、前記アクセス回数値の入力に基づいて活性化信号を出力するとともに、前記デコード信号に基づいてアクセス回数をカウントし、該アクセス回数が該アクセス回数値と一致したときに該活性化信号の出力を停止するアクセス回数判定部と、前記活性化信号及び前記アドレス信号に基づいて、書き込み動作あるいは読み出し動作を行うメモリ領域とを備えた。
【００１１】
請求項２に記載の発明は、請求項１に記載の半導体記憶装置において、前記アクセス回数判定部は、前記アクセス回数をカウントするカウンタ回路を備え、前記カウンタ回路のカウント値が所定値となったとき、前記活性化信号の出力を停止するようにした。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、動作速度の高速化を図りながら、消費電力の低減を図り得るアクセス制御を可能とした半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
（第一の実施の形態）
図２は、この発明を具体化した第一の実施の形態を示す。この実施の形態の半導体記憶装置は、複数のバンクで構成される第一〜第三のメモリ領域１ａ〜１ｃを備え、周波数判定部２と、待機信号生成部３と、ＣＰＵ４と、アドレスデコーダ５と、活性化信号生成部６とからアクセス制御回路が構成される。
【００１４】
前記周波数判定部２は、外部クロック信号ＣＬＫが入力され、その外部クロック信号ＣＬＫに基づくアドレス信号の入力サイクルがあらかじめ設定された時間より長いか否かを判定し、その判定結果を周波数判定信号ＨＣＫとして出力する。
【００１５】
すなわち、外部クロック信号ＣＬＫが各メモリ領域１ａ〜１ｃの動作保証周波数より高い場合には、周波数判定部２はＨレベルの周波数判定信号ＨＣＫを出力する。外部クロック信号ＣＬＫが各メモリ領域１ａ〜１ｃの動作保証周波数より低い場合には、周波数判定部２はＬレベルの周波数判定信号ＨＣＫを出力する。
【００１６】
前記待機信号生成部３は、ラッチ回路７と、フリップフロップ回路８ａ〜８ｃと、ＯＲ回路９とから構成される。
前記周波数判定信号ＨＣＫは、前記フリップフロップ回路８ａ〜８ｃにデータＤとして入力される。また、フリップフロップ回路８ａ〜８ｃには前記活性化信号生成部６から出力される活性化信号ＣＳ１〜ＣＳ３がクロック信号ＣＫとしてそれぞれ入力され、その活性化信号ＣＳ１〜ＣＳ３のＬレベルへの立ち下がりに基づいて、データＤを出力信号Ｑとして出力する。
【００１７】
前記フリップフロップ回路８ａ〜８ｃの出力信号Ｑは、前記ＯＲ回路９に入力される。そして、ＯＲ回路９の出力信号が待機信号ＷＡＩＴとして前記ＣＰＵ４に入力されるとともに、前記ラッチ回路７にデータＤとして入力される。
【００１８】
前記ラッチ回路７には、前記ＣＰＵ４から例えば前記外部クロック信号ＣＬＫと同一周波数の内部クロック信号ＣＫが入力され、その内部クロック信号ＣＫのＨレベルへの立ち上がりに基づいて、データＤをラッチして出力信号Ｑとして出力する。
【００１９】
前記ラッチ回路７の出力信号Ｑは、前記フリップフロップ回路８ａ〜８ｃにリセット信号ＰＲとして入力される。そして、各フリップフロップ回路８ａ〜８ｃはリセット信号ＰＲがＨレベルに立ち上がると、その出力信号ＱをＬレベルにリセットする。
【００２０】
前記ＣＰＵ４は、アドレス信号を生成し、そのアドレス信号をクロック信号ＣＫの周期と等しい周期で順次出力する。そのアドレス信号のうち前記第一〜第三のメモリ領域１ａ〜１ｃのいずれかを選択するための上位アドレス信号Ａ１２〜Ａ１５は、前記アドレスデコーダ５に入力される。前記第一〜第三のメモリ領域１ａ〜１ｃ内の記憶セルを選択するための下位アドレスＡｘｘは、第一〜第三のメモリ領域１ａ〜１ｃ内のアドレスデコーダに入力される。
【００２１】
また、ＣＰＵ４はＨレベルの待機信号ＷＡＩＴが入力されていると、前サイクルと同一の上位アドレス信号Ａ１２〜Ａ１５及び下位アドレス信号Ａｘｘを出力し続けるようになっている。
【００２２】
前記アドレスデコーダ５は、ＮＯＲ回路１０ａ〜１０ｃに前記上位アドレス信号Ａ１２〜Ａ１５が直接、あるいはインバータ回路を介してそれぞれ入力される。
各ＮＯＲ回路１０ａ〜１０ｃは、前記第一〜第三のメモリ領域１ａ〜１ｃにそれぞれ対応している。第一のメモリ領域１ａを選択する上位アドレス信号Ａ１２〜Ａ１５がアドレスデコーダ５に入力されると、ＮＯＲ回路１０ａの入力信号がすべてＬレベルとなり、そのＮＯＲ回路１０ａからＨレベルのデコード信号ＤＥＣ１が出力される。
【００２３】
同様に、第二のメモリ領域１ｂを選択する上位アドレス信号Ａ１２〜Ａ１５がアドレスデコーダ５に入力されると、ＮＯＲ回路１０ｂの入力信号がすべてＬレベルとなり、そのＮＯＲ回路１０ｂからＨレベルのデコード信号ＤＥＣ２が出力される。
【００２４】
同様に、第三のメモリ領域１ｃを選択する上位アドレス信号Ａ１２〜Ａ１５がアドレスデコーダ５に入力されると、ＮＯＲ回路１０ｃの入力信号がすべてＬレベルとなり、そのＮＯＲ回路１０ｃからＨレベルのデコード信号ＤＥＣ３が出力される。
【００２５】
前記活性化信号生成部６は、３つのラッチ回路１１ａ〜１１ｃで構成され、各ラッチ回路１１ａ〜１１ｃには前記デコード信号ＤＥＣ１〜ＤＥＣ３がそれぞれ入力される。
そして、デコード信号ＤＥＣ１〜ＤＥＣ３がＨレベルとなると、Ｌレベルの活性化信号ＣＳ１〜ＣＳ３が出力されるとともに、デコード信号ＤＥＣ１〜ＤＥＣ３がＬレベルとなると、Ｈレベルの活性化信号ＣＳ１〜ＣＳ３が出力される。
【００２６】
前記活性化信号ＣＳ１〜ＣＳ３は、前記待機信号生成部３のフリップフロップ回路８ａ〜８ｃに入力されるとともに、前記第一〜第三のメモリ領域１ａ〜１ｃに入力される。
第一〜第三のメモリ領域１ａ〜１ｃでは、Ｌレベルの活性化信号ＣＳ１〜ＣＳ３が入力されると活性化されて、クロック信号ＣＫ及びアドレス信号Ａｘｘに基づいて、読み出し動作あるいは書き込み動作を行う。読み出し動作時には読み出しデータＤａｔａを前記ＣＰＵ４に出力する。
【００２７】
次に、上記のように構成された半導体記憶装置のアクセス制御回路の動作を図３に従って説明する。
外部クロック信号ＣＬＫが各メモリ領域１ａ〜１ｃの動作保証周波数より高いとき、周波数判定部２からＨレベルの周波数判定信号ＨＣＫが出力される。
【００２８】
この状態で、例えば第一のメモリ領域１ａに対し連続してアクセスされて、セル情報の読み出し動作が行われるとき、ＣＰＵ４からアドレス信号Ａｄｄが出力されると、上位アドレス信号Ａ１２〜Ａ１５に基づいて、アドレスデコーダ５から出力されるデコード信号ＤＥＣ１〜ＤＥＣ３のうち、デコード信号ＤＥＣ１がＨレベルとなる。
【００２９】
すると、活性化信号ＣＳ１がＬレベルとなり、第一のメモリ領域１ａが活性化されて、ＣＰＵ４から入力される下位アドレス信号Ａｘｘ及びクロック信号ＣＫに基づいて読み出し動作が行われる。活性化信号ＣＳ１は、第一のメモリ領域１ａが連続して選択されている間は、Ｌレベルに維持される。
【００３０】
このとき、活性化信号ＣＳ１のＬレベルへの立ち下がりに基づいて、待機信号生成部３のフリップフロップ回路８ａの出力信号ＱはＨレベルとなり、ＯＲ回路９からＨレベルの待機信号ＷＡＩＴが出力される。すると、ＣＰＵ４は次サイクルでのアドレス信号Ａｄｄの切替えを停止し、最初のアドレス信号Ａｄｄの出力を維持する。
【００３１】
また、Ｈレベルの待機信号ＷＡＩＴが出力された後、クロック信号ＣＫの次の立ち上がりに基づいてラッチ回路７の出力信号ＱがＨレベルとなり、そのラッチ回路７の出力信号Ｑに基づいてフリップフロップ回路８ａの出力信号ＱはＬレベルにリセットされ、待機信号ＷＡＩＴはＬレベルに復帰する。
【００３２】
すると、第一のメモリ領域８ａでは最初の読み出しサイクルで入力されたアドレス信号Ａｄｄが２サイクルの間維持され、読み出しデータＤａｔａが読み出されて、ＣＰＵ４に出力される。
【００３３】
最初のサイクルのアドレス信号Ａｄｄが２サイクルの間維持された後、待機信号ＷＡＩＴはＬレベルに復帰しているので、ＣＰＵ４は次サイクルで第一のメモリ領域１ａ内の記憶セルを選択する次のアドレス信号Ａｄｄを出力する。
【００３４】
このとき、活性化信号ＣＳ１はＬレベルに維持され、新たに入力されたアドレス信号Ａｄｄの下位アドレス信号Ａｘｘに基づいて、第一のメモリ領域１ａから読み出しデータＤａｔａが出力される。
【００３５】
そして、第一のメモリ領域１ａ内の記憶セルが連続して選択されている間は、このような動作が繰り返される。
一方、ＣＰＵ４から出力されるアドレス信号Ａｄｄが第二のメモリ領域１ｂを連続して選択するアドレス信号であれば、活性化信号ＣＳ２がＬレベルとなり、活性化信号ＣＳ１，ＣＳ３はＨレベルとなって、第二のメモリ領域１ｂのみが活性化される。
【００３６】
そして、上記と同様に最初のアドレス信号Ａｄｄは、２サイクルの間維持されて当該アドレスに対する読み出し動作が行われ、続くアドレス信号Ａｄｄが１サイクル毎に切替えられて、読み出しデータＤａｔａが順次読み出される。
【００３７】
また、ＣＰＵ４から出力されるアドレス信号Ａｄｄが第三のメモリ領域１ｃを連続して選択するアドレス信号であれば、活性化信号ＣＳ３がＬレベルとなり、活性化信号ＣＳ１，ＣＳ２はＨレベルとなって、第三のメモリ領域１ｃのみが活性化される。
【００３８】
そして、上記と同様に最初のアドレス信号Ａｄｄは、２サイクルの間維持されて当該アドレスに対する読み出し動作が行われ、続くアドレス信号Ａｄｄが１サイクル毎に切替えられて、読み出しデータＤａｔａが順次読み出される。
【００３９】
また、外部クロック信号ＣＬＫが各メモリ領域１ａ〜１ｃの動作保証周波数より低いとき、周波数判定部２からＬレベルの周波数判定信号ＨＣＫが出力される。
この状態では、待機信号ＷＡＩＴが常時Ｌレベルに維持されるので、最初のアドレス信号Ａｄｄは１サイクルで次のアドレス信号に切替えられる。このときには、各読み出しサイクルで活性化信号ＣＳ１〜ＣＳ３のセットアップ時間が確保し得る余裕があるため、支障はない。
【００４０】
上記のように構成されたアクセス制御回路では、次に示す作用効果を得ることができる。
（１）複数のメモリ領域１ａ〜１ｃのうち、いずれかのアドレス領域内の記憶セルが連続して選択されるとき、選択されないメモリ領域は不活性状態に維持されるので、すべてのメモリ領域を常時活性化する場合に比して、消費電力を低減することができる。
【００４１】
（２）連続して選択されるメモリ領域では、活性化信号ＣＳ１〜ＣＳ３がＬレベルに維持されて活性化状態が維持される。従って、最初に入力されるアドレス信号Ａｄｄによる読み出しサイクルを除き、二つ目以後のアドレス信号Ａｄｄに基づく読み出しサイクルでは、活性化信号ＣＳ１〜ＣＳ３の立ち下がりからクロック信号ＣＫを立ち上げるまでに確保すべきセットアップ時間を省略することができる。
【００４２】
従って、アドレス信号Ａｄｄの入力サイクル、すなわちクロック信号ＣＫを高周波数化して、セル情報の読み出し動作を高速化することができる。
（３）選択されたメモリ領域に入力される最初のアドレス信号Ａｄｄは、通常の読み出しサイクルの２倍の時間維持される。すなわち、最初のアドレス信号Ａｄｄによる読み出しサイクルは、それ以後の読み出しサイクルの２倍の時間が確保される。
【００４３】
従って、クロック信号ＣＫを高周波数化して読み出しサイクルを短縮しても、最初の読み出しサイクルでは活性化信号ＣＳ１〜ＣＳ３の立ち下がりから、クロック信号ＣＫの立ち上がりまでのセットアップ時間ｔ２を十分に確保することができる。
（第二の実施の形態）
図４は、第二の実施の形態を示す。この実施の形態のＣＰＵ１２は、アドレスデコーダ１３及びメモリ領域１４にアドレス信号Ａｄｄを所定の読み出しサイクルで出力する。
【００４４】
また、ＣＰＵ１２はあらかじめ設定された所定サイクル分のアドレス信号Ａｄｄを連続して出力するプログラムを備え、そのプログラムの実行に先立って、レジスタ１５にアドレス信号Ａｄｄを出力する回数、すなわちメモリ領域１４へのアクセス回数ＡＣを出力する。
【００４５】
前記レジスタ１５は、前記ＣＰＵ１２からアクセス回数ＡＣが入力されると、その数値をダウンカウンタ１６に出力するとともに、メモリ領域１４には活性化信号ＣＳを出力する。
【００４６】
前記アドレスデコーダ１３は、ＣＰＵ１２からメモリ領域１４内の記憶セルを選択するアドレス信号Ａｄｄが入力されると、デコード信号ＤＥＣを前記ダウンカウンタ１６に出力する。
【００４７】
前記ダウンカウンタ１６には、内部クロック信号ＣＫが入力される。そして、デコード信号ＤＥＣが入力されると、クロック信号ＣＫの立ち上がりに基づいて前記レジスタ１５から出力されたアクセス回数の数値をダウンカウントし、そのカウント値をレジスタ１５に出力する。
【００４８】
前記レジスタ１５は、ダウンカウンタ１６から出力されたカウント値が０か否かを検出し、０であると活性化信号ＣＳの出力を停止する。
上記のように構成されたアクセス制御回路では、ＣＰＵ１２によりメモリ領域１４への連続したアクセスが開始されるとき、その開始に先立ってあらかじめ設定されたアクセス回数がＣＰＵ１２からレジスタ１５に出力され、そのアクセス回数の入力に基づいてレジスタ１５から出力される活性化信号ＣＳによりメモリ領域１４が活性化される。
【００４９】
そして、ＣＰＵ１２からアドレス信号Ａｄｄが所定の読み出しサイクルで出力されると、メモリ領域１４ではセル情報の読み出し動作が順次行われて、読み出しデータが出力される。
【００５０】
このとき、ダウンカウンタ１６では、レジスタ１５から入力されたアクセス回数のダウンカウント動作が行われる。そして、メモリ領域１４への所定のアクセス回数が終了すると、ダウンカウンタ１６のカウント値が０となり、レジスタ１５からの活性化信号ＣＳの出力が停止される。この結果、メモリ領域１４は不活性化される。
【００５１】
上記のように構成されたアクセス制御回路では、次に示す作用効果を得ることができる。
（１）メモリ領域１４へのアクセスが発生した場合に限り、メモリ領域１４が活性化されるので、メモリ領域を常時活性化する場合に比して、消費電力を低減することができる。
【００５２】
（２）メモリ領域１４を活性化する活性化信号ＣＳは、メモリ領域１４へのアドレス信号Ａｄｄの入力に先立って入力されるとともに、アドレス信号Ａｄｄがメモリ領域１４へ入力されている間は、入力され続ける。
【００５３】
すると、最初のアドレス信号Ａｄｄが入力されてから読み出し動作が終了するまでのすべての読み出しサイクルにおいて、前記セットアップ時間を省略することができる。
従って、アドレス信号Ａｄｄの入力サイクル、すなわちクロック信号ＣＫを高周波数化して、セル情報の読み出し動作を高速化することができる。
【００５４】
（３）最初の読み出しサイクルと、後続の読み出しサイクルとを同一時間としながら、クロック信号ＣＫを高周波数化して、セル情報の読み出し動作を高速化することができる。
【００５５】
上記実施の形態は、次に示すように変更することもできる。
・第一の実施の形態において、メモリ領域は一つとし、アドレスデコーダ、活性化信号生成部及び待機信号生成部を一つのメモリ領域に対応するように構成してもよい。
・第二の実施の形態において、メモリ領域を複数とし、アドレスデコーダ及びレジスタを複数のメモリ領域に対応するように構成してもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態のアクセス制御回路を示す回路図である。
【図３】第一の実施の形態の動作を示すタイミング波形図である。
【図４】第二の実施の形態を示すブロック図である。
【図５】従来例の動作を示すタイミング波形図である。
【符号の説明】
【００５７】
１            メモリ領域
３            待機信号生成部
４            アドレス信号生成部（ＣＰＵ）
５            アドレスデコーダ
Ａｄｄ        アドレス信号
ＷＡＩＴ      待機信号
ＤＥＣ        デコード信号
ＣＳ          活性化信号
【図１】
0004568299.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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