(57)【特許請求の範囲】
【請求項１】
第１及び第２電源端子と、
第１レベルと第２レベルとの間を遷移するクロック信号と正相入力信号とのペア及び前記クロック信号と逆相基準信号とのペアによってそれぞれ制御され、前記クロック信号が前記第１レベルであれば遮断領域、前記クロック信号が前記第２レベルであれば線形領域で動作する、並列接続された第１のＦｉｎＦＥＴ対を含み、一端が前記第１電源端子と接続され、前記正相入力信号と前記逆相基準信号との電圧に応じて抵抗値が変化する第１の可変抵抗部と、
前記クロック信号と逆相入力信号とのペア及び前記クロック信号と正相基準信号とのペアによってそれぞれ制御され、前記クロック信号が前記第１レベルであれば遮断領域、前記クロック信号が第２レベルであれば線形領域で動作する、並列接続された第２のＦｉｎＦＥＴ対を含み、一端が前記第１電源端子と接続され、前記逆相入力信号と前記正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部と、
前記第２電源端子と前記第１の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第１ゲート端子及び前記クロック信号を受ける第２ゲート端子を有し、前記クロック信号が前記第１レベルであれば遮断領域となる閾値電圧を持つ第１ＦｉｎＦＥＴを含み、前記正相出力信号を反転させて逆相出力信号を出力する第１のインバータと、
前記第２電源端子と前記第２の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第３ゲート端子及び前記クロック信号を受ける第４ゲート端子を有し、前記クロック信号が前記第１レベルであれば遮断領域となる閾値電圧を持つ、前記第１ＦｉｎＦＥＴと同じ極性の第２ＦｉｎＦＥＴを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第２のインバータと、
前記クロック信号が前記第１レベルであれば前記第１のインバータ及び前記第２のインバータの出力電位を前記第１または第２電源端子の電位にリセットする第１のスイッチ及び第２のスイッチと、
を具備することを特徴とする比較器。
【請求項２】
第１及び第２電源端子と、
第１レベルと第２レベルとの間を遷移するクロック信号と正相入力信号とのペア及び前記クロック信号と逆相基準信号とのペアによってそれぞれ制御され、前記クロック信号が前記第１レベルであれば遮断領域、前記クロック信号が第２レベルであれば線形領域で動作する、並列接続された第１のＦｉｎＦＥＴ対を含み、一端が前記第１電源端子と接続され、前記正相入力信号と前記逆相基準信号との電圧に応じて抵抗値が変化する第１の可変抵抗部と、
前記クロック信号と逆相入力信号とのペア及び前記クロック信号と正相基準信号とのペアによってそれぞれ制御され、前記クロック信号が前記第１レベルであれば遮断領域、前記クロック信号が第２レベルであれば線形領域で動作する、並列接続された第２のＦｉｎＦＥＴ対を含み、一端が前記第１電源端子と接続され、前記逆相入力信号と前記正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部と、
前記第２電源端子と前記第１の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第１ゲート端子及び前記クロック信号を受ける第２ゲート端子を有し、前記クロック信号が前記第１レベルであれば遮断領域となる閾値電圧を持つ一導電型の第１ＦｉｎＦＥＴと、前記正相出力信号を受ける第３ゲート端子及び前記クロック信号を受ける第４ゲート端子を有し、前記クロック信号が前記第１レベルであれば線形領域または飽和領域となる閾値電圧を持つ逆導電型の第２ＦｉｎＦＥＴとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第１のインバータと、
前記第２電源端子と前記第２の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第５ゲート端子及び前記クロック信号を受ける第６ゲート端子を有し、前記クロック信号が前記第１レベルであれば遮断領域となる閾値電圧を持つ一導電型の第３ＦｉｎＦＥＴと、前記逆相出力信号を受ける第７ゲート端子及び前記クロック信号を受ける第８ゲート端子を有し、前記クロック信号が前記第１レベルであれば線形領域または飽和領域となる閾値電圧を持つ逆導電型の第４ＦｉｎＦＥＴとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第２のインバータと、
を具備することを特徴とする比較器。
【請求項３】
第１及び第２電源端子と、
第１レベルと第２レベルとの間を遷移するクロック信号と正相入力信号とのペア及び前記クロック信号と逆相基準信号とのペアによってそれぞれ制御され、前記クロック信号が前記第１レベルであれば遮断領域、前記クロック信号が第２レベルであれば線形領域で動作する、並列接続された第１のＦｉｎＦＥＴ対を含み、一端が前記第１電源端子と接続され、前記正相入力信号と前記逆相基準信号との電圧に応じて抵抗値が変化する第１の可変抵抗部と、
前記クロック信号と逆相入力信号とのペア及び前記クロック信号と正相基準信号とのペアによってそれぞれ制御され、前記クロック信号が前記第１レベルであれば遮断領域、前記クロック信号が第２レベルであれば線形領域で動作する、並列接続された第２のＦｉｎＦＥＴ対を含み、一端が前記第１電源端子と接続され、前記逆相入力信号と前記正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部と、
前記第２電源端子と前記第１の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第１ゲート端子、及び第２ゲート端子を有する第１ＦｉｎＦＥＴを含み、前記正相出力信号を反転させて逆相出力信号を出力する第１のインバータと、
前記第２電源端子と前記第２の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第３ゲート端子、及び第４ゲート端子を有し前記第１ＦｉｎＦＥＴと同じ極性の第２ＦｉｎＦＥＴを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第２のインバータと、
前記クロック信号が前記第１レベルであれば前記第１のインバータ及び前記第２のインバータの出力電位を前記第１または第２電源端子の電位にリセットする第１のスイッチ及び第２のスイッチと、
前記クロック信号が前記第１レベルであれば前記第２ゲート端子を前記第１電源端子と接続させ、前記クロック信号が前記第２レベルであれば前記第２ゲート端子を前記第１ゲート端子と接続させる第３のスイッチと、
前記クロック信号が前記第１レベルであれば前記第４ゲート端子を前記第１電源端子と接続させ、前記クロック信号が前記第２レベルであれば前記第４ゲート端子を前記第３ゲート端子と接続させる第４のスイッチと
を具備することを特徴とする比較器。
【請求項４】
第１及び第２電源端子と、
第１レベルと第２レベルとの間を遷移するクロック信号と正相入力信号とのペア及び前記クロック信号と逆相基準信号とのペアによってそれぞれ制御され、前記クロック信号が前記第１レベルであれば遮断領域、前記クロック信号が第２レベルであれば線形領域で動作する、並列接続された第１のＦｉｎＦＥＴ対を含み、一端が前記第１電源端子と接続され、前記正相入力信号と前記逆相基準信号との電圧に応じて抵抗値が変化する第１の可変抵抗部と、
前記クロック信号と逆相入力信号とのペア及び前記クロック信号と正相基準信号とのペアによってそれぞれ制御され、前記クロック信号が前記第１レベルであれば遮断領域、前記クロック信号が第２レベルであれば線形領域で動作する、並列接続された第２のＦｉｎＦＥＴ対を含み、一端が前記第１電源端子と接続され、前記逆相入力信号と前記正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部と、
前記第２電源端子と前記第１の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第１ゲート端子、及び第２ゲート端子を有する一導電型の第１ＦｉｎＦＥＴと、前記正相出力信号を受ける第３ゲート端子、及び第４ゲート端子を有する逆導電型の第２ＦｉｎＦＥＴとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第１のインバータと、
前記第２電源端子と前記第２の可変抵抗部の他端との間に挿入され、前記逆相出力信号
を受ける第５ゲート端子、及び第６ゲート端子を有する一導電型の第３ＦｉｎＦＥＴと、
前記逆相出力信号を受ける第７ゲート端子、及び第８ゲート端子を有する逆導電型の第４
ＦｉｎＦＥＴとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第２
のインバータと、
前記クロック信号が前記第１レベルであれば前記第２ゲート端子及び第４ゲート端子を前記第１電源端子と接続させ、前記クロック信号が前記第２レベルであれば前記第２ゲート端子及び前記第４ゲート端子を前記第１ゲート端子と接続させる第１のスイッチと、
前記クロック信号が前記第１レベルであれば前記第６ゲート端子及び第８ゲート端子を前記第１電源端子と接続させ、前記クロック信号が前記第２レベルであれば前記第６ゲート端子及び前記第８ゲート端子を前記第５ゲート端子と接続させる第２のスイッチと
を具備することを特徴とする比較器。
【請求項５】
複数の請求項１記載の比較器を含むアナログ−デジタル変換器。
【請求項６】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項１記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続
された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号を
それぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナ
ログ−デジタル変換器。
【請求項７】
複数の請求項２記載の比較器を含むアナログ−デジタル変換器。
【請求項８】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項２記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続
された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号を
それぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナ
ログ−デジタル変換器。
【請求項９】
複数の請求項３記載の比較器を含むアナログ−デジタル変換器。
【請求項１０】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項３記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続
された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号を
それぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナ
ログ−デジタル変換器。
【請求項１１】
複数の請求項４記載の比較器を含むアナログ−デジタル変換器。
【請求項１２】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項４記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接
続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号を
それぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナ
ログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を基準信号と比較する比較器及びこれを用いたアナログ−デジタル変換器に関する。
【背景技術】
【０００２】
一般に比較器、特にアナログ比較器はアナログ入力電圧を基準電圧と比較し、両電圧の大小関係に従って高（Ｈ）レベルまたは低（Ｌ）レベルのデジタル信号を出力するように構成される。一方、アナログ−デジタル変換器（以下、単にＡＤＣと称する）では、上記基準電圧を異ならせた複数の比較器を用いてアナログ入力電圧をデジタル信号に変換する。通常のＡＤＣでは、複数の異なる基準電圧を生成するための電圧生成回路が必要となる。
【０００３】
比較器の一つの実現法として、２つのインバータの入出力を互いに接続した環状の回路を有するものが知られている。非特許文献１には、上記環状回路を有する比較器の１つとしてBuilt-in threshold型の比較器が記載されている。
【０００４】
Built-in threshold型の比較器は、両インバータと電源またはグラウンド電源との間に、入力電圧及び基準電圧の大きさによって抵抗値が変化する可変抵抗部が設けられる。両インバータはリセットスイッチ及びＯＮ／ＯＦＦスイッチと呼ばれる、トランジスタを用いた２つのスイッチを備えている。リセットスイッチは、インバータ出力を電源またはグラウンド電源にリセットするために用いられる。ＯＮ／ＯＦＦスイッチは、インバータのＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間に直列に挿入され、両者の接続を短絡または開放することにより、インバータの動作のＯＮ／ＯＦＦを制御するために用いられる。以下、可変抵抗部はインバータとグラウンド電源との間に設けられ、リセットスイッチはインバータ出力を電源電圧にリセットするものとして説明する。
【０００５】
Built-in threshold型の比較器では、比較動作の前に出力のリセットが行われる。即ち、両インバータのリセットスイッチは共にＯＮに設定され、これにより両インバータ出力は電源電圧と一致する。これによって、以前の比較結果の影響が次の比較結果に伝搬されるのを防ぐことができる。また、リセットスイッチがＯＮとなる期間中は、ＯＮ／ＯＦＦスイッチはＯＦＦに設定され、これによって貫通電流が抑制されることにより消費電力が低減される。
【０００６】
上記リセットの終了後、比較動作が行われる。比較動作時にリセットスイッチはＯＦＦ、ＯＮ／ＯＦＦスイッチはＯＮに夫々設定される。すると、両インバータの出力端子から可変抵抗部に電流が流れ、電圧降下が生じる。このとき、入力電圧と基準電圧の大きさによって両可変抵抗部の抵抗値が異なるため、両インバータ出力の電圧降下速度は異なる。これによって、一方のインバータ出力がＨレベル、他方のインバータ出力がＬレベルのラッチ状態になる。
【０００７】
このようなBuilt-in threshold型の比較器を用いたＡＤＣでは、入力電圧を受けるトランジスタと基準電圧を受けるトランジスタのサイズ比を変えることにより、基準電圧をスケーリングできる。従って、基準電圧は１つでよく、通常のＡＤＣのように複数の基準電圧を生成する電圧生成回路を必要としない。
【非特許文献１】Thomas Byunghak Cho, and Paul R. Gray,"A 10 b, 20 Msample/s 35mW Pipeline A/D Converter", IEEE J. of Solid-State Circuits Vol. 30, No.3, Mar.1995.（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
非特許文献１記載のBuilt-in threshold型の比較器では、ＯＮ／ＯＦＦスイッチのＯＮ抵抗によって動作スピードが低下する。ＯＮ／ＯＦＦスイッチに用いるトランジスタのサイズを大きくすればＯＮ抵抗を小さくできるが、サイズの増大に伴って寄生容量が増大する。寄生容量が増大すれば比較器の動作スピードは低下するため、ＯＮ／ＯＦＦスイッチのトランジスタサイズを大きくすることは、必ずしも動作スピードの改善に結びつかない。
【０００９】
従って、本発明はトランジスタのＯＮ抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る比較器は、第１及び第２電源端子と；一端が前記第１電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第１の可変抵抗部と；一端が前記第１電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部と；前記第２電源端子と前記第１の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第１ゲート端子及び第１レベルと第２レベル間を遷移するクロック信号を受ける第２ゲート端子を有する第１ＦｉｎＦＥＴを含み、前記正相出力信号を反転させて逆相出力信号を出力する第１のインバータと；前記第２電源端子と前記第２の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第３ゲート端子及び前記クロック信号を受ける第４ゲート端子を有し前記第１ＦｉｎＦＥＴと同じ極性の第２ＦｉｎＦＥＴを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第２のインバータと；前記クロック信号が前記第１レベルであれば前記第１のインバータ及び前記第２のインバータの出力電位を前記第１または第２電源端子の電位にリセットする第１のスイッチ及び第２のスイッチと；を具備する。
【００１１】
本発明の他の態様に係る比較器は、第１及び第２電源端子と；一端が前記第１電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第１の可変抵抗部と；一端が前記第１電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部と；前記第２電源端子と前記第１の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第１ゲート端子及び第１レベルと第２レベル間を遷移するクロック信号を受ける第２ゲート端子を有する一導電型の第１ＦｉｎＦＥＴと、前記正相出力信号を受ける第３ゲート端子及び前記クロック信号を受ける第４ゲート端子を有する逆導電型の第２ＦｉｎＦＥＴとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第１のインバータと；前記第２電源端子と前記第２の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第５ゲート端子及び前記クロック信号を受ける第６ゲート端子を有する一導電型の第３ＦｉｎＦＥＴと、前記逆相出力信号を受ける第７ゲート端子及び前記クロック信号を受ける第８ゲート端子を有する逆導電型の第４ＦｉｎＦＥＴとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第２のインバータと；を具備する。
【００１２】
本発明の他の態様に係る比較器は、第１及び第２電源端子と；一端が前記第１電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第１の可変抵抗部と；一端が前記第１電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部と；前記第２電源端子と前記第１の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第１ゲート端子、及び第２ゲート端子を有する第１ＦｉｎＦＥＴを含み、前記正相出力信号を反転させて逆相出力信号を出力する第１のインバータと；前記第２電源端子と前記第２の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第３ゲート端子、及び第４ゲート端子を有し前記第１ＦｉｎＦＥＴと同じ極性の第２ＦｉｎＦＥＴを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第２のインバータと；第１レベルと第２レベル間を遷移するクロック信号が前記第１レベルであれば前記第１のインバータ及び前記第２のインバータの出力電位を前記第１または第２電源端子の電位にリセットする第１のスイッチ及び第２のスイッチと；前記第２ゲート端子を前記クロック信号に基づいて前記第１電源端子及び前記第１ゲート端子のいずれか一方と接続させる第３のスイッチと；前記第４ゲート端子を前記クロック信号に基づいて前記第１電源端子及び前記第３ゲート端子のいずれか一方と接続させる第４のスイッチと；を具備する。
【００１３】
本発明の他の態様に係る比較器は、第１及び第２電源端子と；一端が前記第１電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第１の可変抵抗部と；一端が前記第１電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部と；前記第２電源端子と前記第１の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第１ゲート端子、及び第２ゲート端子を有する一導電型の第１ＦｉｎＦＥＴと、前記正相出力信号を受ける第３ゲート端子、及第４ゲート端子を有する逆導電型の第２ＦｉｎＦＥＴとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第１のインバータと；前記第２電源端子と前記第２の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第５ゲート端子、及び第６ゲート端子を有する一導電型の第３ＦｉｎＦＥＴと、前記逆相出力信号を受ける第７ゲート端子、及び第８ゲート端子を有する逆導電型の第４ＦｉｎＦＥＴとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第２のインバータと；前記第２ゲート端子及び第４ゲート端子をクロック信号に基づいて前記第１電源端子及び前記第１ゲート端子のいずれか一方と接続させる第１のスイッチと；前記第６ゲート端子及び第８ゲート端子を前記クロック信号に基づいて前記第１電源端子及び前記第５ゲート端子のいずれか一方と接続させる第４のスイッチと；を具備する。
【発明の効果】
【００１４】
本発明によれば、トランジスタのＯＮ抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施形態について説明する。  
（第１の実施形態）  
図１に示すように、本発明の第１の実施形態に係る比較器は、インバータ１１０、インバータ１２０、可変抵抗部１３０及び可変抵抗部１４０を有する。尚、図１では可変抵抗部１３０及び１４０はインバータ１１０及び１２０とグラウンド電源ＧＮＤの間に挿入されているが、インバータと電源ＶＤＤの間に挿入されてもよい。
【００１６】
インバータ１１０及びインバータ１２０は同一構成のインバータであり、入力信号を反転して出力する。具体的には、例えば図２Ａ、図２Ｂまたは図２Ｃのいずれかに示すインバータがインバータ１１０及びインバータ１２０として用いられる。ここで、図２Ａ、図２Ｂ及び図２Ｃに示すインバータについて説明する。
【００１７】
図２Ａに示すインバータは、一般的なＣＭＯＳインバータにおいて、ＮＭＯＳトランジスタに替えてＮＭＯＳ型ＦｉｎＦＥＴＦＮ１１を用い、インバータ出力端子ＯＵＴ１１と電源ＶＤＤとの間にクロック信号ＣＫで制御されるリセットスイッチＲＳ１１を備えている。リセットスイッチＲＳ１１は、例えばクロック信号ＣＫをゲート端子で受けるＰＭＯＳトランジスタである。図２Ａのインバータは入力端子ＩＮ１１に入力された信号を反転して出力端子ＯＵＴ１１より出力する。
【００１８】
ここで、Ｎ（Ｐ）ＭＯＳ型ＦｉｎＦＥＴについて説明する。Ｎ（Ｐ）ＭＯＳ型ＦｉｎＦＥＴは第１及び第２ゲートを備えるダブル・ゲート・トランジスタであり、２つのゲートを独立に扱うことができる。従って、２つの異なる電源からの電圧を両ゲート端子に印加することが可能となる。
【００１９】
図２Ａに示すインバータにおいて、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１１の第２ゲート端子にはクロック信号ＣＫが入力される。ここで、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１１の閾値電圧Ｖtは、クロック信号ＣＫがＬレベルのときに、第１ゲート端子に入力される電圧の高低に係わらず当該ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１１が遮断領域となるように設定されている。即ち、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１１の第２ゲート端子は、いわゆるＯＮ／ＯＦＦスイッチとして動作し、クロック信号ＣＫがＬレベルであればインバータの動作をＯＦＦ、Ｈレベルであればインバータの動作をＯＮする。一方、リセットスイッチＲＳ１１は上記ＯＮ／ＯＦＦスイッチとは逆に、クロック信号ＣＫがＬレベルであればインバータ出力端子ＯＵＴ１１と電源を短絡して出力をリセットし、クロック信号ＣＫがＨレベルであれば両者の接続を開放する。即ち、両スイッチは一方がＯＮのときに他方がＯＦＦとなるよう相補的に動作し、貫通電流を抑制している。
【００２０】
図２Ｂに示すインバータは、一般的なＣＭＯＳインバータにおいて、ＰＭＯＳトランジスタに替えてＰＭＯＳ型ＦｉｎＦＥＴＦＰ１１を用い、インバータ出力端子ＯＵＴ１２とグラウンド電源ＧＮＤとの間にクロック信号ＣＫで制御されるリセットスイッチＲＳ１２を備えている。リセットスイッチＲＳ１２は、例えばクロック信号ＣＫをゲート端子で受けるＮＭＯＳトランジスタである。図２Ｂのインバータは入力端子ＩＮ１２に入力された信号を反転して出力端子ＯＵＴ１２より出力する。
【００２１】
図２Ｂに示すインバータにおいて、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ１１の第２ゲート端子にはクロック信号ＣＫが入力される。ここで、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ１１の閾値電圧Ｖtは、クロック信号ＣＫがＨレベルのときに、第１ゲート端子に入力される電圧の高低に係わらず当該ＰＭＯＳ型ＦｉｎＦＥＴＦＰ１１が遮断領域となるように設定されている。即ち、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ１１の第２ゲート端子は、いわゆるＯＮ／ＯＦＦスイッチとして動作し、クロック信号ＣＫがＨレベルであればインバータの動作をＯＦＦ、Ｌレベルであればインバータの動作をＯＮする。一方、リセットスイッチＲＳ１２は上記ＯＮ／ＯＦＦスイッチとは逆に、クロック信号ＣＫがＨレベルであればインバータ出力端子ＯＵＴ１２とグラウンド電源ＧＮＤを短絡して出力をリセットし、クロック信号ＣＫがＬレベルであれば両者の接続を開放する。即ち、両スイッチは一方がＯＮのときに他方がＯＦＦとなるよう相補的に動作し、貫通電流を抑制している。
【００２２】
図２Ｃに示すインバータは、一般的なＣＭＯＳインバータにおいて、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに替えてＮＭＯＳ型ＦｉｎＦＥＴＦＮ１２及びＰＭＯＳ型ＦｉｎＦＥＴＦＰ１２を用い、インバータ出力端子ＯＵＴ１３と電源ＶＤＤとの間にクロック信号ＣＫで制御されるリセットスイッチＲＳ１３を備えている。リセットスイッチＲＳ１３は、例えばクロック信号ＣＫをゲート端子で受けるＰＭＯＳトランジスタである。図２Ｃのインバータは入力端子ＩＮ１３に入力された信号を反転して出力端子ＯＵＴ１３より出力する。
【００２３】
図２Ｃに示すインバータにおいて、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１２の第２ゲート端子にはクロック信号ＣＫが入力される。ここで、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１２の閾値電圧Ｖtは、クロック信号ＣＫがＬレベルのときに、第１ゲート端子に入力される電圧の高低に係わらず当該ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１２が遮断領域となるように設定されている。即ち、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１２の第２ゲート端子は、いわゆるＯＮ／ＯＦＦスイッチとして動作し、クロック信号ＣＫがＬレベルであればインバータの動作をＯＦＦ、Ｈレベルであればインバータの動作をＯＮする。一方、リセットスイッチＲＳ１３は上記ＯＮ／ＯＦＦスイッチとは逆に、クロック信号ＣＫがＬレベルであればインバータ出力端子ＯＵＴ１３と電源を短絡して出力をリセットし、クロック信号ＣＫがＨレベルであれば両者の接続を開放する。即ち、両スイッチは一方がＯＮのときに他方がＯＦＦとなるよう相補的に動作し、貫通電流を抑制している。
【００２４】
また、図２Ｃに示すインバータにおいて、リセットスイッチＲＳ１３をインバータ出力端子ＯＵＴ１３と電源ＶＤＤの間に設けたが、インバータ出力端子ＯＵＴ１３とグラウンド電源ＧＮＤの間に設けてもよい。この場合、クロック信号ＣＫは、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ１２の第２ゲート端子に入力されるようにして、当該第２ゲート端子をＯＮ／ＯＦＦスイッチとして機能させる。即ち、クロック信号ＣＫがＨレベルであればＯＮ／ＯＦＦスイッチはＯＦＦかつリセットスイッチＲＳ１３はＯＮとなり、ＬレベルであればＯＮ／ＯＦＦスイッチはＯＮかつリセットスイッチＲＳ１３はＯＦＦとなるように、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ１２及びリセットスイッチＲＳ１３として用いるＮＭＯＳトランジスタの閾値電圧Ｖtを設定する。
【００２５】
可変抵抗部１３０及び１４０は２つの制御端子を有し、両制御端子に印加される電圧に応じて抵抗値が変化する。可変抵抗部１３０及び１４０はトランジスタで構成することにより、回路面積を小さくできる。具体的には、例えば図３Ａ、図３Ｂ、図３Ｃまたは図３Ｄのいずれかに示す可変抵抗を可変抵抗部１３０及び１４０として用いることができる。
【００２６】
図３Ａに示す可変抵抗部は、線形領域で動作する２つのＮＭＯＳトランジスタＶＲ１１及びＶＲ１２を並列に接続して構成され、両トランジスタＶＲ１１及びＶＲ１２のゲート端子を上記制御端子としている。制御端子には、入力電圧Ｖinまたは基準電圧Ｖrefのいずれかが夫々印加される。即ち、可変抵抗部１３０の制御端子には第１入力電圧Ｖin+及び第２基準電圧Ｖref-が印加され、可変抵抗部１４０の制御端子には第１基準電圧Ｖref+及び第２入力電圧Ｖin-が印加される。図３Ｂに示す可変抵抗部は、上記図３Ａに示す可変抵抗部において、ＮＭＯＳトランジスタＶＲ１１及びＶＲ１２をＰＭＯＳトランジスタＶＲ１３及びＶＲ１４に置き換えたものである。尚、図３Ａに示す可変抵抗部はインバータとグラウンド電源ＧＮＤとの間に挿入され、図３Ｂに示す可変抵抗部はインバータと電源ＶＤＤとの間に挿入される。
【００２７】
図３Ｃ及び図３Ｄに示す可変抵抗部は、図３Ａ及び図３Ｂに示す可変抵抗部において、ＮＭＯＳトランジスタＶＲ１１及びＶＲ１２またはＰＭＯＳトランジスタＶＲ１３及びＶＲ１４を夫々ＮＭＯＳ型ＦｉｎＦＥＴＶＲ１５及びＶＲ１６またはＰＭＯＳ型ＦｉｎＦＥＴＶＲ１７及びＶＲ１８に夫々置き換えたものであり、ＮＭＯＳ型ＦｉｎＦＥＴＶＲ１５及びＶＲ１６またはＰＭＯＳ型ＦｉｎＦＥＴＶＲ１７及びＶＲ１８の第２ゲート端子にはクロック信号ＣＫが入力される。図３Ｃ及び図３Ｄに示す可変抵抗部の動作原理は、前述した図３Ａ及び図３Ｂに示す可変抵抗部と基本的に同じであって、ＮＭＯＳ型ＦｉｎＦＥＴＶＲ１５及びＶＲ１６またはＰＭＯＳ型ＦｉｎＦＥＴＶＲ１７及びＶＲ１８を線形領域で動作させる。前述した図３Ａ及び図３Ｂに示す可変抵抗部と異なり、図３Ｃ及び図３Ｄに示す可変抵抗部は、第２ゲート端子に入力されるクロック信号ＣＫのレベルに応じて動作をＯＮ／ＯＦＦする。即ち、上記可変抵抗部のＯＮ／ＯＦＦを、インバータ中のＯＮ／ＯＦＦスイッチのＯＮ／ＯＦＦと同期させることにより、インバータからのリーク電流を制限することができる。より具体的には、インバータ中のＯＮ／ＯＦＦスイッチとしてＮＭＯＳ型ＦｉｎＦＥＴを用いる場合はこれと同様の閾値電圧Ｖtを持つＮＭＯＳ型ＦｉｎＦＥＴＶＲ１５及びＶＲ１６で図３Ｃに示す可変抵抗部を構成し、ＰＭＯＳ型ＦｉｎＦＥＴを用いる場合はこれと同様の閾値電圧Ｖtを持つＰＭＯＳ型ＦｉｎＦＥＴＶＲ１７及びＶＲ１８で図３Ｄに示す可変抵抗部を構成する。尚、図３Ｃに示す可変抵抗部はインバータとグラウンド電源ＧＮＤの間に挿入され、図３Ｄに示す可変抵抗部はインバータと電源ＶＤＤの間に挿入される。
【００２８】
以上説明したように、本実施形態に係る比較器は、図１に示す比較器においてインバータを図２Ａ、図２Ｂまたは図２Ｃのいずれか、可変抵抗部を図３Ａ、図３Ｂ、図３Ｃまたは図３Ｄのいずれかから選択して適用することにより実現できる。以下、本実施形態に係る比較器の例について、図４及び図５を用いて説明する。
【００２９】
図４に示す比較器では、インバータ２１０及び２２０として図２Ａに示すインバータ、可変抵抗部２３０及び２４０として図３Ａに示す可変抵抗部を夫々用いている。図４に示す比較器は、クロック信号ＣＫの周期に従ってリセット及び比較動作を繰り返す。Ｌレベルのクロック信号ＣＫが入力されると、インバータ２１０及び２２０内のリセットスイッチＲＳ２１０及びＲＳ２２０がＯＮ、ＯＮ／ＯＦＦスイッチがＯＦＦとなる。従って、インバータ２１０及び２２０の出力電圧Ｖout+及びＶout-が共に電源ＶＤＤにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はＮＭＯＳ型ＦｉｎＦＥＴＦＮ２１０及びＦＮ２２０が遮断領域であるため抑えられる。続いてＨレベルのクロック信号ＣＫが入力されると、インバータ２１０及び２２０内のリセットスイッチＲＳ２１０及びＲＳ２２０がＯＦＦ、ＯＮ／ＯＦＦスイッチがＯＮとなる。すると、電源ＶＤＤにリセットされていた出力電圧Ｖout+及びＶout-が降下し始める。このとき、可変抵抗部２３０及び２４０は、印加されている入力電圧Ｖin及び基準電圧Ｖrefの大きさによって抵抗値が異なるため、出力電圧Ｖout+及びＶout-の電圧降下速度も異なる。従って、比較器はＶout+及びＶout-のいずれか一方がＨレベル、他方がＬレベルのラッチ状態となる。以上説明したように、図４に示す比較器はクロック信号ＣＫのレベルに応じてリセット及び比較動作を繰り返す。
【００３０】
図５に示す比較器では、インバータ３１０及び３２０として図２Ｂに示すインバータ、可変抵抗部３３０及び３４０として図３Ａに示す可変抵抗部を夫々用いている。図５に示す比較器は、クロック信号ＣＫの周期に従ってリセット及び比較動作を繰り返す。Ｈレベルのクロック信号ＣＫが入力されると、インバータ３１０及び３２０内のリセットスイッチＲＳ３１０及びＲＳ３２０がＯＮ、ＯＮ／ＯＦＦスイッチがＯＦＦとなる。従って、インバータ３１０及び３２０の出力電圧Ｖout+及びＶout-が共にグラウンド電源ＧＮＤにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はＰＭＯＳ型ＦｉｎＦＥＴＦＰ３１０及びＦＰ３２０が遮断領域であるため抑えられる。続いてＬレベルのクロック信号ＣＫが入力されると、インバータ３１０及び３２０内のリセットスイッチＲＳ３１０及びＲＳ３２０がＯＦＦ、ＯＮ／ＯＦＦスイッチがＯＮとなる。すると、グラウンド電源ＧＮＤにリセットされていた出力電圧Ｖout+及びＶout-が上昇し始める。このとき、可変抵抗部３３０及び３４０は、印加されている入力電圧Ｖin及び基準電圧Ｖrefの大きさによって抵抗値が異なるため、出力電圧Ｖout+及びＶout-の電圧上昇速度も異なる。従って、比較器はＶout+及びＶout-のいずれか一方がＨレベル、他方がＬレベルのラッチ状態となる。以上説明したように、図５に示す比較器はクロック信号ＣＫのレベルに応じてリセット及び比較動作を繰り返す。
【００３１】
以上説明したように、本実施形態に係る比較器では、ＣＭＯＳインバータを構成するＭＯＳトランジスタのうち少なくとも１つをＦｉｎＦＥＴに替え、第２ゲート端子をＯＮ／ＯＦＦスイッチとして機能させている。従って、本実施形態に係る比較器によれば、ＯＮ／ＯＦＦスイッチをインバータと可変抵抗の間に直列に挿入する場合に比べて、ＯＮ抵抗による比較器の動作スピードの低下を抑えることができる。
【００３２】
（第２の実施形態）  
本発明の第２の実施形態に係る比較器では、図６に示すインバータが用いられる。図６に示すインバータはＮＭＯＳ型ＦｉｎＦＥＴＦＮ２１及びＰＭＯＳ型ＦｉｎＦＥＴＦＰ２１で構成され、両ＦｉｎＦＥＴＦＮ２１及びＦＰ２１の第１ゲート端子（入力端子ＩＮ２１）でインバータ入力信号を受け、両ＦｉｎＦＥＴＦＮ２１及びＦＰ２１のドレイン端子（出力端子ＯＵＴ２１）より反転出力を取り出す。両ＦｉｎＦＥＴＦＮ２１及びＦＰ２１の第２ゲート端子にはクロック信号ＣＫが入力され、両ＦｉｎＦＥＴＦＮ２１及びＦＰ２１は一方がリセットスイッチ、他方がＯＮ／ＯＦＦスイッチとして機能する。各ＦｉｎＦＥＴへのリセットスイッチまたはＯＮ／ＯＦＦスイッチの割り当ては、閾値電圧Ｖtを以下に説明するように設定することで実現される。
【００３３】
まず、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ２１をリセットスイッチ、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ２１をＯＮ／ＯＦＦスイッチとして機能させる場合の閾値電圧Ｖtの設定について説明する。このようにスイッチ機能を割り当てるには、クロック信号ＣＫがＬレベルでＰＭＯＳ型ＦｉｎＦＥＴＦＰ２１がＯＮ、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ２１がＯＦＦとなるように閾値電圧Ｖtを設定する。即ち、このようにスイッチが割り当てられたインバータを用いる比較器は、クロック信号ＣＫがＬレベルのときにリセット動作、Ｈレベルのときに比較動作を行う。
【００３４】
次に、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ２１をリセットスイッチ、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ２１をＯＮ／ＯＦＦスイッチとして機能させる場合の閾値電圧Ｖtの設定について説明する。このようにスイッチ機能を割り当てるには、クロック信号ＣＫがＨレベルでＮＭＯＳ型ＦｉｎＦＥＴＦＮ２１がＯＮ、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ２１がＯＦＦとなるように閾値電圧Ｖtを設定する。即ち、このようにスイッチが割り当てられたインバータを用いる比較器は、クロック信号ＣＫがＨレベルのときにリセット動作、Ｌレベルのときに比較動作を行う。
【００３５】
以下、本実施形態に係る比較器の例について、図７を用いて説明する。  
図７に示す比較器では、インバータ４１０及び４２０として図６に示すインバータ、可変抵抗部４３０及び４４０として図３Ｃに示す可変抵抗部を夫々用いている。インバータ４１０及び４２０においてＰＭＯＳ型ＦｉｎＦＥＴＦＰ４１０及びＦＰ４２０がリセットスイッチ、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ４１０及びＦＮ４２０がＯＮ／ＯＦＦスイッチとして機能する。図７に示す比較器は、クロック信号ＣＫの周期に従ってリセット及び比較動作を繰り返す。Ｌレベルのクロック信号ＣＫが入力されると、インバータ４１０及び４２０内のリセットスイッチがＯＮ、ＯＮ／ＯＦＦスイッチがＯＦＦとなる。従って、インバータ４１０及び４２０の出力電圧Ｖout+及びＶout-が共に電源ＶＤＤにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はＮＭＯＳ型ＦｉｎＦＥＴＦＮ４１０及びＦＮ４２０が遮断領域であるため抑えられる。また、可変抵抗部４３０及び４４０も上記ＯＮ／ＯＦＦスイッチに連動してＯＦＦとなり、インバータ４１０及び４２０からのリーク電流を制限する。
【００３６】
続いてＨレベルのクロック信号ＣＫが入力されると、インバータ４１０及び４２０内のリセットスイッチがＯＦＦ、ＯＮ／ＯＦＦスイッチがＯＮとなる。また、可変抵抗部４３０及び４４０もＯＮ／ＯＦＦスイッチに連動してＯＮとなる。すると、電源ＶＤＤにリセットされていた出力電圧Ｖout+及びＶout-が降下し始める。このとき、可変抵抗部４３０及び４４０は、印加されている入力電圧Ｖin及び基準電圧Ｖrefの大きさによって抵抗値が異なるため、出力電圧Ｖout+及びＶout-の電圧降下速度も異なる。従って、比較器はＶout+及びＶout-のいずれか一方がＨレベル、他方がＬレベルのラッチ状態となる。以上説明したように、図７に示す比較器はクロック信号ＣＫのレベルに応じてリセット及び比較動作を繰り返す。
【００３７】
以上説明したように、本実施形態に係る比較器では、ＮＭＯＳ型ＦｉｎＦＥＴ及びＰＭＯＳ型ＦｉｎＦＥＴで構成されるインバータを用いており、これらの第２ゲート端子にクロック信号を入力してリセットスイッチまたはＯＮ／ＯＦＦスイッチとして機能させている。従って、本実施形態に係る比較器によれば、前述した第１の実施形態に係る比較器を構成するインバータからリセットスイッチのためのトランジスタが不要となり、トランジスタ使用数が低減して寄生容量による比較器の動作スピードの低下を抑えることができる。
【００３８】
（第３の実施形態）  
本発明の第３の実施形態に係る比較器では、図８Ａ、図８Ｂ、図８Ｃ、図８Ｄまたは図８Ｅに示すインバータが用いられる。以下、図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ及び図８Ｅを用いて本実施形態に係る比較器で用いられるインバータについて説明する。
【００３９】
図８Ａに示すインバータは、前述した図２Ａのインバータにおいて、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１１の第２ゲート端子の接続を変更したものであり、入力端子ＩＮ３１に入力された信号を反転して出力端子ＯＵＴ３１より出力する。図８Ａのインバータ中のＮＭＯＳ型ＦｉｎＦＥＴＦＮ３１の第２ゲート端子は、クロック制御されるスイッチＳＷ３１を介してインバータ入力端子ＩＮ３１またはグラウンド電源ＧＮＤのいずれか一方に接続される。このスイッチＳＷ３１は、クロック信号ＣＫがＬレベルであれば上記第２ゲート端子とグラウンド電源ＧＮＤとを接続し、クロック信号ＣＫがＨレベルであれば上記第２ゲート端子とインバータ入力端子ＩＮ３１とを接続する。
【００４０】
従って、図８Ａに示すインバータは、クロック信号ＣＫがＬレベルのときには、リセットスイッチＲＳ３１がＯＮとなりインバータ出力は電源ＶＤＤにリセットされ、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ３１は第２ゲート端子がスイッチＳＷ３１を介してグラウンド電源ＧＮＤに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号ＣＫがＨレベルのときには、リセットスイッチＲＳ３１がＯＦＦとなり、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ３１は第２ゲート端子がインバータ入力端子ＩＮ３１に接続されてドレイン電流が流れる。従って、図８Ａに示すインバータによれば、図２Ａのインバータに比べて２倍の電流駆動力が得られる。
【００４１】
図８Ｂに示すインバータは、前述した図２Ｂのインバータにおいて、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ１１の第２ゲート端子の接続を変更したものであり、入力端子ＩＮ３２に入力された信号を反転して出力端子ＯＵＴ３２より出力する。図８Ｂのインバータ中のＰＭＯＳ型ＦｉｎＦＥＴＦＰ３２の第２ゲート端子は、クロック制御されるスイッチＳＷ３２を介してインバータ入力端子ＩＮ３２または電源ＶＤＤのいずれか一方に接続される。このスイッチＳＷ３２は、クロック信号ＣＫがＨレベルであれば上記第２ゲート端子と電源ＶＤＤとを接続し、クロック信号ＣＫがＬレベルであれば上記第２ゲート端子とインバータ入力端子ＩＮ３２とを接続する。
【００４２】
従って、図８Ｂに示すインバータは、クロック信号ＣＫがＨレベルのときには、リセットスイッチＲＳ３２がＯＮとなりインバータ出力はグラウンド電源ＧＮＤにリセットされ、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ３２は第２ゲート端子がスイッチＳＷ３２を介して電源ＶＤＤに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号ＣＫがＬレベルのときには、リセットスイッチＲＳ３２がＯＦＦとなり、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ３２は第２ゲート端子がインバータ入力端子ＩＮ３２に接続されてドレイン電流が流れる。従って、図８Ｂに示すインバータによれば、図２Ｂのインバータに比べて２倍の電流駆動力が得られる。
【００４３】
図８Ｃに示すインバータは、前述した図２Ｃのインバータにおいて、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ１２及びＰＭＯＳ型ＦｉｎＦＥＴＦＰ１２の第２ゲート端子の接続を変更したものであり、入力端子ＩＮ３３に入力された信号を反転して出力端子ＯＵＴ３３より出力する。図８Ｃのインバータ中のＮＭＯＳ型ＦｉｎＦＥＴＦＮ３３の第２ゲート端子は、クロック制御されるスイッチＳＷ３３を介してインバータ入力端子ＩＮ３３またはグラウンド電源ＧＮＤのいずれか一方に接続される。このスイッチは、クロック信号ＣＫがＬレベルであれば上記第２ゲート端子とグラウンド電源ＧＮＤとを接続し、クロック信号ＣＫがＨレベルであれば上記第２ゲート端子とインバータ入力端子ＩＮ３３とを接続する。また、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ３３の第２ゲート端子は、クロック制御されるスイッチＳＷ３４を介してインバータ入力端子ＩＮ３３または電源ＶＤＤのいずれか一方に接続される。このスイッチＳＷ３４は、クロック信号ＣＫがＨレベルであれば上記第２ゲート端子と電源ＶＤＤとを接続し、クロック信号ＣＫがＬレベルであれば上記第２ゲート端子とインバータ入力端子ＩＮ３３とを接続する。
【００４４】
従って、図８Ｃに示すインバータは、クロック信号ＣＫがＬレベルのときには、リセットスイッチＲＳ３３がＯＮとなりインバータ出力は電源ＶＤＤにリセットされ、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ３３は第２ゲート端子がスイッチを介してグラウンド電源ＧＮＤに接続されて遮断領域となり、貫通電流を抑制する。また、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ３３の第２ゲート端子はスイッチＳＷ３４を介して電源ＶＤＤに接続されている。一方、クロック信号ＣＫがＨレベルのときには、リセットスイッチＲＳ３３がＯＦＦとなり、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ３３は第２ゲート端子がインバータ入力端子ＩＮ３３に接続されてドレイン電流が流れる。また、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ３３も第２ゲート端子がインバータ入力端子ＩＮ３３に接続されてドレイン電流が流れる。従って、図８Ｃに示すインバータによれば、図２Ｃのインバータに比べて２倍の電流駆動力が得られる。
【００４５】
図８Ｄ及び図８Ｅに示すインバータは、前述した図６のインバータにおいて、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ２１及びＰＭＯＳ型ＦｉｎＦＥＴＦＰ２１の第２ゲート端子の接続を変更したものである。図８Ｄのインバータ中のＮＭＯＳ型ＦｉｎＦＥＴＦＮ３４及びＰＭＯＳ型ＦｉｎＦＥＴＦＰ３４の第２ゲート端子は、クロック制御されるスイッチＳＷ３５を介してインバータ入力端子ＩＮ３４またはグラウンド電源ＧＮＤのいずれか一方に接続される。このスイッチＳＷ３５は、クロック信号ＣＫがＬレベルであれば上記第２ゲート端子とグラウンド電源ＧＮＤとを接続し、クロック信号ＣＫがＨレベルであれば上記第２ゲート端子とインバータ入力端子ＩＮ３４とを接続する。図８Ｄのインバータは、入力端子ＩＮ３４に入力された信号を反転して出力端子ＯＵＴ３４より出力する
従って、図８Ｄのインバータは、クロック信号ＣＫがＬレベルのときにはＰＭＯＳ型ＦｉｎＦＥＴＦＰ３４によってインバータ出力が電源ＶＤＤにリセットされ、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ３４は第２ゲート端子がスイッチＳＷ３５を介してグラウンド電源ＧＮＤに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号ＣＫがＨレベルのときには、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ３４及びＰＭＯＳ型ＦｉｎＦＥＴＦＰ３４の第２ゲート端子がインバータ入力端子ＩＮ３４に接続されてドレイン電流が流れる。
【００４６】
図８Ｅのインバータ中のＮＭＯＳ型ＦｉｎＦＥＴＦＮ３５及びＰＭＯＳ型ＦｉｎＦＥＴＦＰ３５の第２ゲート端子は、クロック制御されるスイッチＳＷ３６を介してインバータ入力端子ＩＮ３５または電源ＶＤＤのいずれか一方に接続される。このスイッチＳＷ３６は、クロック信号ＣＫがＨレベルであれば上記第２ゲート端子と電源ＶＤＤとを接続し、クロック信号ＣＫがＬレベルであれば上記第２ゲート端子とインバータ入力端子ＩＮ３５とを接続する。図８Ｅのインバータは、入力端子ＩＮ３５に入力された信号を反転して出力端子ＯＵＴ３５より出力する
従って、図８Ｅのインバータは、クロック信号ＣＫがＨレベルのときにはＮＭＯＳ型ＦｉｎＦＥＴＦＮ３５によってインバータ出力がグラウンド電源ＧＮＤにリセットされ、ＰＭＯＳ型ＦｉｎＦＥＴＦＰ３５は第２ゲート端子がスイッチＳＷ３６を介して電源ＶＤＤに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号ＣＫがＬレベルのときには、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ３５及びＰＭＯＳ型ＦｉｎＦＥＴＦＰ３５の第２ゲート端子がインバータ入力端子ＩＮ３５に接続されてドレイン電流が流れる。従って、図８Ｄ及び図８Ｅに示すインバータによれば、図６のインバータに比べて２倍の電流駆動力が得られる。
【００４７】
以下、本実施形態に係る比較器の例について、図９を用いて説明する。  
図９に示す比較器では、インバータ５１０及び５２０として図８Ａに示すインバータ、可変抵抗部５３０及び５４０として図３Ａに示す可変抵抗部を夫々用いている。図１０に示す比較器は、クロック信号ＣＫの周期に従ってリセット及び比較動作を繰り返す。Ｌレベルのクロック信号ＣＫが入力されると、インバータ５１０及び５２０内のリセットスイッチＲＳ５１０及びＲＳ５２０がＯＮとなり、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ５１０及びＦＮ５２０は第２ゲート端子にグラウンド電源ＧＮＤが接続されて遮断領域となる。従って、インバータ５１０及び５２０の出力電圧Ｖout+及びＶout-が共に電源ＶＤＤにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はＮＭＯＳ型ＦｉｎＦＥＴＦＮ５１０及びＦＮ５２０が遮断領域であるため抑えられる。
【００４８】
続いてＨレベルのクロック信号ＣＫが入力されると、インバータ５１０及び５２０内のリセットスイッチＲＳ５１０及びＲＳ５２０がＯＦＦとなり、ＮＭＯＳ型ＦｉｎＦＥＴＦＮ５１０及びＦＮ５２０は第２ゲート端子にインバータ入力が接続されダブル・ゲート・トランジスタとして動作する。すると、電源ＶＤＤにリセットされていた出力電圧Ｖout+及びＶout-が降下し始める。このとき、可変抵抗部５３０及び５４０は、印加されている入力電圧Ｖin及び基準電圧Ｖrefの大きさによって抵抗値が異なるため、出力電圧Ｖout+及びＶout-の電圧降下速度も異なる。従って、比較器はＶout+及びＶout-のいずれか一方がＨレベル、他方がＬレベルのラッチ状態となる。以上説明したように、図９に示す比較器はクロック信号ＣＫのレベルに応じてリセット及び比較動作を繰り返す。
【００４９】
以上説明したように、本実施形態に係る比較器では比較動作を行う際に、インバータを構成するＦｉｎＦＥＴの第２ゲート端子と第１ゲート端子を接続し、ダブル・ゲート・トランジスタとして動作させている。従って、本実施形態に係る比較器によれば、ＦｉｎＦＥＴの第２ゲート端子を当該ＦｉｎＦＥＴのＯＮ／ＯＦＦの制御のために主として利用する第１または第２の実施形態に比べて２倍の電流駆動力が得られる。
【００５０】
（第４の実施形態）  
本発明の第４の実施形態に係るＡＤＣは、前述した第１乃至第３の実施形態のいずれかに係る比較器を複数用いて構成される。本実施形態に係るＡＤＣは、例えばパイプラインＡＤＣであり、図１０に示すように、サンプルホールド（Ｓ／Ｈ）回路６１０、エラー訂正ブロック６２０及び縦列接続された複数段の変換ステージ６００を有する。
【００５１】
図１０に示すＡＤＣでは、Ｓ／Ｈ回路６１０によってサンプルホールドされたアナログ入力信号が複数段の変換ステージ６００に入力され、変換ステージ６００のから出力されるデジタル信号がエラー訂正ブロック６２０でエラー訂正されかつ合成されることによって、デジタル出力信号が取り出される。
【００５２】
各変換ステージ６００は、比較器６０１及び乗算型デジタル−アナログ変換器（ＭＤＡＣ）６０２を含み、比較器６０１で入力信号と基準信号の比較を行い、比較結果として１ビットのデジタル信号が出力される。これら１ビットのデジタル信号がエラー訂正ブロック６２０により合成されることによって、デジタル出力信号が取り出される。
【００５３】
このようなパイプラインＡＤＣは広く知られており、本実施形態では変換ステージ６００に比較器６０１として前述した第１乃至第３の実施形態のいずれかに係る比較器が使用される。従って、本実施形態に係るＡＤＣによれば、複数の異なる基準電圧を生成するための回路は不要であり、また、比較器の動作スピードの低下も抑制されるため、高速なＡＤ変換が可能となる。即ち、従来は比較器の動作スピードによってＡＤ変換の速度が制限されていた構成であっても、本実施形態に係るＡＤＣによれば高速動作が可能となる。
【００５４】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【００５５】
その一例として例えば、各実施形態で説明した比較器について、トランジスタの極性を逆にしても同様の効果を得られる。また、可変抵抗器としてＭＯＳトランジスタ対またはＦｉｎＦＥＴ対で構成しているが、これらを１つのＭＯＳトランジスタまたはＦｉｎＦＥＴで構成し、ゲート端子にて単相の入力信号及び基準信号を受けるようにしてもよい。
【００５６】
その他、本発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係る比較器を示すブロック図。
【図２Ａ】図１に示すインバータの一例を示す回路図。
【図２Ｂ】図１に示すインバータの一例を示す回路図。
【図２Ｃ】図１に示すインバータの一例を示す回路図。
【図３Ａ】図１に示す可変抵抗部の一例を示す回路図。
【図３Ｂ】図１に示す可変抵抗部の一例を示す回路図。
【図３Ｃ】図１に示す可変抵抗部の一例を示す回路図。
【図３Ｄ】図１に示す可変抵抗部の一例を示す回路図。
【図４】図１に示す比較器の一例を示す回路図。
【図５】図１に示す比較器の一例を示す回路図。
【図６】第２の実施形態に係る比較器に用いられるインバータを示す回路図。
【図７】第２の実施形態に係る比較器の一例を示す回路図。
【図８Ａ】第３の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図８Ｂ】第３の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図８Ｃ】第３の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図８Ｄ】第３の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図８Ｅ】第３の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図９】第３の実施形態に係る比較器の一例を示す回路図。
【図１０】第４の実施形態に係るＡ／Ｄ変換器を示すブロック図。
【符号の説明】
【００５８】
１１０・・・インバータ
１２０・・・インバータ
１３０・・・可変抵抗部
１４０・・・可変抵抗部
２１０・・・インバータ
２２０・・・インバータ
２３０・・・可変抵抗部
２４０・・・可変抵抗部
３１０・・・インバータ
３２０・・・インバータ
３３０・・・可変抵抗部
３４０・・・可変抵抗部
４１０・・・インバータ
４２０・・・インバータ
４３０・・・可変抵抗部
４４０・・・可変抵抗部
５１０・・・インバータ
５２０・・・インバータ
５３０・・・可変抵抗部
５４０・・・可変抵抗部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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【図１０】
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