(57)【特許請求の範囲】
【請求項１】
ＩＥＥＥ１３９４デジタルカメラプロトコルに準拠した通信手段を有して、ＩＥＥＥ１３９４バスを介し監視装置に複数接続され、監視装置により、それぞれ、共通のカメラシャッタースピード、および映像フレームのイメージサイズを含むカメラの動作条件が同期制御の設定条件として設定されて同期制御される同期式カメラであって、
前記監視装置から前記ＩＥＥＥ１３９４バス上に送出されたサイクルスタートパケットを受信する受信手段と、
前記受信手段により受信したサイクルスタートパケットが運ぶサイクルタイマー値と、前記監視装置により設定された前記同期制御の設定条件に従う映像フレームのフレームレートとをもとに、前記ＩＥＥＥ１３９４バスに接続されたカメラに共通するサイクルタイマー参照値を算出する演算手段と、
前記演算手段が算出したサイクルタイマー参照値をもとに撮影した映像フレームを前記ＩＥＥＥ１３９４バスに送出する送信手段と、
を具備したことを特徴とする同期式カメラ。
【請求項２】
前記演算手段は、
前記サイクルタイマー値を前記フレームレートで除した整数値を算出する整数除算器と、
前記除算器で算出した値に一定の更新値を加える加算器と、
前記加算器で加算した値に前記フレームレートを乗ずる整数乗算器とを具備し、
前記整数乗算器より前記サイクルタイマー参照値を取得することを特徴とする請求項１に記載の同期式カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＥＥＥ１３９４デジタルカメラプロトコルに準拠した通信手段を有して、ＩＥＥＥ１３９４バスに複数接続される同期式カメラに関する。
【背景技術】
【０００２】
従来、ＩＥＥＥ１３９４デジタルカメラプロトコルに準拠した通信手段を有して、ＩＥＥＥ１３９４バスに複数接続される、ＩＥＥＥ１３９４カメラ（以下、単にカメラと称す）においては、カメラの外部に同期信号発生手段を設けた構成と、カメラに同期信号発生手段を内蔵した構成とが存在した。
【０００３】
同期信号発生手段をカメラの外部に設けた構成では、複数のカメラをＩＥＥＥ１３９４バスに接続したシステムにおいて、ＩＥＥＥ１３９４バスによるバス接続とは別に、外部に同期信号発生器と、この同期信号発生器から出力される同期信号を各カメラに供給する同期用の専用信号線路とを設け、同期信号発生器から出力される同期信号を同期用の専用信号線路を介して各カメラに供給することにより、ＩＥＥＥ１３９４バス上に接続された複数のカメラ各々に対して同期制御を行っていた。
【０００４】
また、カメラに同期信号発生手段を内蔵した構成では、上記ＩＥＥＥ１３９４バスに接続されたカメラ各々に、カメラ相互の間で同期をとるための同期信号発生回路を具備し、上記各カメラに内蔵した同期信号発生回路がそれぞれＩＥＥＥ１３９４バス上の特定パケットを用いて同期信号を発生していた。
【特許文献１】特開２００６−２０３８１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した構成のうち、同期信号発生手段をカメラの外部に設けたシステム構成では、ＩＥＥＥ１３９４バス上のカメラ接続構成とは別に、外部に同期信号発生器を設け、この同期信号発生器から出力される同期信号を同期用の専用信号線路を介して各カメラに供給する構成であることから、システム全体の構成が煩雑になるという問題があった。また、カメラに同期信号発生手段を内蔵した構成では、各カメラに内蔵した同期信号発生器が他の制御側の装置から発行された特定パケットの値とカメラ内で生成した一定周期の信号とを用いて同期信号を生成する構成であることからカメラ内部の同期制御回路の構成が煩雑になるという問題があった。
【０００６】
本発明は、上記問題を解消して、同期化のためのシステム構成並びにカメラ内部の構成を簡素化でき、これによって複数のカメラをＩＥＥＥ１３９４バス上で同期制御する映像システムを経済的に有利な構成で容易に構築することのできる同期式カメラを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る同期式カメラは、ＩＥＥＥ１３９４デジタルカメラプロトコルに準拠した通信手段を有して、ＩＥＥＥ１３９４バスを介し監視装置に複数接続され、監視装置により、それぞれ、共通のカメラシャッタースピード、および映像フレームのイメージサイズを含むカメラの動作条件が同期制御の設定条件として設定されて同期制御される同期式カメラであって、前記監視装置から前記ＩＥＥＥ１３９４バス上に送出されたサイクルスタートパケットを受信する受信手段と、前記受信手段により受信したサイクルスタートパケットが運ぶサイクルタイマー値と、前記監視装置により設定された前記同期制御の設定条件に従う映像フレームのフレームレートとをもとに、前記ＩＥＥＥ１３９４バスに接続されたカメラに共通するサイクルタイマー参照値を算出する演算手段と、前記演算手段が算出したサイクルタイマー参照値をもとに撮影した映像フレームを前記ＩＥＥＥ１３９４バスに送出する送信手段と、を具備したことを特徴とする。
【０００８】
さらに、前記演算手段は、前記サイクルタイマー値を前記フレームレートで除した整数値を算出する整数除算器と、前記除算器で算出した値に一定の更新値を加える加算器と、前記加算器で加算した値に前記フレームレートを乗ずる整数乗算器とを具備し、前記整数乗算器より前記サイクルタイマー参照値を取得することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＩＥＥＥ１３９４デジタルカメラプロトコルに準拠した通信手段を有して、ＩＥＥＥ１３９４バスに複数接続される同期式カメラにおいて、同期化のためのシステム構成並びにカメラ内部の構成を簡素化でき、これによって複数のカメラをＩＥＥＥ１３９４バス上で同期制御する映像システムを経済的に有利な構成で容易に構築することができる。
【発明を実施するための最良の形態】
【００１０】
以下図面を参照して本発明の実施形態を説明する。
【００１１】
本発明に係る同期式カメラを適用した複数カメラ接続による映像システム（ＩＥＥＥ１３９４カメラシステム）の構成例を図１に示す。
【００１２】
この映像システムは、図１に示すように、複数の同期式カメラ（以下、単にカメラと称す）１，１，…と、外部制御装置２と、ＩＥＥＥ１３９４バス３とを具備して構成される。
【００１３】
上記各構成要素のうち、カメラ１，１，…は、ＩＥＥＥ１３９４のデジタルカメラプロトコルに準拠したアイソクロナス通信により映像フレームをＩＥＥＥ１３９４バス３上に送出する機能をもつもので、それぞれ本発明の実施形態に係るサイクルタイマーの演算機能を備えて構成される。ここでは一例として３台のカメラ（カメラＡ，カメラＢ，カメラＣ）を例示し、各カメラ１，１，…が外部制御装置２とのアイソクロナス通信により映像フレームを出力する。このカメラ１，１，…の具体的な構成については図２および図３を参照して後述する。
【００１４】
外部制御装置２は、例えばカメラ映像の表示出力機能を有するパーソナルコンピュータにより実現されるもので、上記各カメラ１，１，…に対して、その撮像動作を同期制御する。この各カメラ１，１，…に対する撮像動作の同期制御において、各カメラ１，１，…に対し、予め、各カメラ１，１，…に共通のカメラシャッタースピード、および映像フレームのイメージサイズを含むカメラの動作条件を同期制御の設定条件として設定する。この外部制御装置２は、上記各カメラ１，１，…との間でアイソクロナス通信を実現する、サイクルスタートパケットの発行機能を有するサイクルマスターとして機能する。
【００１５】
ＩＥＥＥ１３９４バス３は、上記各カメラ１，１，…と外部制御装置２との間を相互に接続するシリアルバスであり、外部制御装置２から上記各カメラ１，１，…へ渡されるサイクルスタートパケットの転送、および上記各カメラ１，１，…から外部制御装置２へ送出される映像フレームの転送等に供される。
【００１６】
上記した図１に示す映像システムにおいて、外部制御装置２はサイクルマスターとして動作し、サイクルスタートパケット（ＣＳＰ）を一定期間毎に発行する。このサイクルスタートパケット（ＣＳＰ）は、ＩＥＥＥ１３９４バス３を介して、上記各カメラ１，１，…に送信される。上記各カメラ１，１，…は、このサイクルスタートパケット（ＣＳＰ）を受信し、受信したサイクルスタートパケット（ＣＳＰ）が運ぶサイクルタイマー値と、設定されたカメラ１，１，…の動作条件（イメージサイズ、シャッタースピード等の設定条件）に従うフレームレートとをもとに所定の演算を行い、上記各カメラ１，１，…に共通のサイクルタイマー参照値を算出する。この算出した上記各カメラ１，１，…に共通のサイクルタイマー値（共通タイマー値）をもとに映像出力タイミングの制御を行う。これにより上記各カメラ１，１，…は全て一定期間毎に同期化されて動作する。この際、上記各カメラ１，１，…の動作条件（イメージサイズ、シャッタースピード等の設定条件）が同一である場合、フレームレートは同一である。したがって上記各カメラ１，１，…はそれぞれ同一の同期信号にて動作する。
【００１７】
具体的には、カメラ相互の間で、撮像タイミング、映像出力タイミング等が同期制御される。映像出力タイミングを例にとると、上記各カメラ１，１，…は、共通のサイクルタイマー値が同期周期の整数倍になるまで待って映像フレームを出力する。これにより映像データ出力が共通タイマー値で正規化される。上記各カメラ１，１，…がいずれも共通タイマー値で正規化されているため、結果として上記各カメラ１，１，…相互間の同期動作が実現される。
【００１８】
上記図１に示した映像システムに適用される本発明の実施形態に係る同期式カメラ１の構成を図２および図３に示す。
【００１９】
本発明の実施形態に係る、サイクルタイマーの演算機能を備えたカメラ１は、図２に示すように、ＩＥＥＥ１３９４インターフェイス回路１１と、イメージセンサ制御回路１２と、イメージセンサ１３と、ＣＰＵ１４および設定条件保持部１４ａと、サイクルタイマー演算回路１５と、同期信号発生回路１６とを具備して構成される。
【００２０】
ＩＥＥＥ１３９４インターフェイス回路１１は、ＩＥＥＥ１３９４インターフェイスパケット受信回路１１１と、ＩＥＥＥ１３９４インターフェイスパケット送信回路１１２と、サイクルタイマーレジスタ１１３とを具備して構成される。
【００２１】
ＩＥＥＥ１３９４パケット受信回路１１１は、外部制御装置２からＩＥＥＥ１３９４バス３上に送出されたサイクルスタートパケット（ＣＳＰ）を受信し、このパケットが運ぶサイクルタイマー値をサイクルタイマーレジスタ１１３に保持する。
【００２２】
ＩＥＥＥ１３９４パケット送信回路１１２は、イメージセンサ制御回路１２から出力された映像フレームをＩＥＥＥ１３９４バス３を介して外部制御装置２に送信するパケット送信処理を行う。
【００２３】
サイクルタイマーレジスタ１１３は、ＩＥＥＥ１３９４パケット受信回路１１１が受信したサイクルスタートパケット（ＣＳＰ）内のサイクルタイマー値を保持した後、一定周期で値を更新する。
【００２４】
イメージセンサ制御回路１２は、同期信号発生回路１６から出力された同期信号をもとに、イメージセンサ１３を制御し、イメージセンサ１３から映像フレームのデータを取得して、この映像フレームのデータをＩＥＥＥ１３９４パケット送信回路１１２に送出する。
【００２５】
イメージセンサ１３は、予め設定された、シャッタースピード、イメージサイズ等のカメラの動作条件に従い、所定の被写体を撮影し、撮影した映像フレームのデータをイメージセンサ制御回路１２に送出する。
【００２６】
ＣＰＵ１４は、ＩＥＥＥ１３９４デジタルカメラプロトコルに準拠した通信処理を含むカメラ１全体の制御を司るもので、ここでは設定条件保持部１４ａに保持された設定条件（シャッタースピード、イメージサイズ等のカメラの動作条件）をもとにフレームレートを整定し、このフレームレートを上記設定条件保持部１４ａに保持して、サイクルタイマー演算回路１５に供給する。
【００２７】
サイクルタイマー演算回路１５は、サイクルタイマーレジスタ１１３に保持されたサイクルタイマー値と、ＣＰＵ１４が生成したフレームレートとをもとに、後述する演算を行い、上記各カメラ１，１，…に共通の、次に同期を行うタイミングである、サイクルタイマー参照値を算出する。
【００２８】
同期信号発生回路１６は、サイクルタイマー演算回路１５から出力されたサイクルタイマー参照値と、サイクルタイマーレジスタ１１３から出力されたサイクルタイマー値とをもとに、同期信号を生成し、この同期信号をもとにシールドケース１２の映像フレーム出力制御を行う。ここでは、サイクルタイマー参照値を映像フレームの出力開始タイミングとして、サイクルタイマー値の更新タイミングに従い連続する映像フレームの出力制御を行う。
【００２９】
上記したサイクルタイマー演算回路１５の内部構成要素を図３に示している。
【００３０】
サイクルタイマー演算回路１５は、図３に示すように、整数除算器１５１と、加算器１５２と、整数乗算器１５３とを具備して構成される。
【００３１】
整数除算器１５１は、サイクルタイマーレジスタ１１３に保持されたサイクルタイマー値を、ＣＰＵ１４から供給されたフレームレートで除算し、その整数部の値を抽出する。
【００３２】
加算器１５２は、整数除算器１５１から出力された値（整数値）に更新値（１）を加算する。
【００３３】
整数乗算器１５３は、加算器１５２の出力値に上記フレームレートを乗じて、上記各カメラ１，１，…に共通の、次に同期を行うタイミングである、サイクルタイマー参照値を算出する。
【００３４】
上記したカメラ１の動作は、まずＣＰＵ１４により、自己のカメラ１のフレームレートを演算により求める。このフレームレートは、設定条件保持部１４ａに保持された自己のカメラ１の設定条件（カメラのシャッタースピード、イメージサイズ等のカメラの動作条件）をもとに演算される。ここでは外部制御装置２が同期制御に際して、各カメラ１，１，…に、共通のカメラシャッタースピード、および映像フレームのイメージサイズを含むカメラの動作条件を同期制御の設定条件として設定しており、従って各カメラ１，１，…に設けられたＣＰＵ１４はそれぞれ各カメラ１，１，…に共通する同一のフレームレートを算出する。
【００３５】
外部制御装置２は、映像出力にアイソクロナス通信を使用するサイクルマスターととして、一定期間（１２５μＳｅｃ）毎に、現在のサイクルタイマー値を伴ったサイクルスタートパケット（ＣＳＰ）を発行する。この外部制御装置２から箱されたサイクルスタートパケット（ＣＳＰ）はＩＥＥＥ１３９４バス３を介して、該ＩＥＥＥ１３９４バス３に接続された上記各カメラ１，１，…に送出される。
【００３６】
上記各カメラ１，１，…において、ＩＥＥＥ１３９４インターフェイス回路１１に設けられたＩＥＥＥ１３９４パケット受信回路１１１は、ＩＥＥＥ１３９４バス３上のサイクルスタートパケット（ＣＳＰ）を受信し、このサイクルスタートパケット（ＣＳＰ）が運ぶサイクルタイマー値をサイクルタイマーレジスタ１１３に保持する。サイクルタイマーレジスタ１１３は上記サイクルタイマー値を保持した後、一定周期で値を更新する。
【００３７】
サイクルタイマー演算回路１５は、ＣＰＵ１４から受けたフレームレートと、サイクルタイマーレジスタ１１３に保持されたサイクルタイマー値とをもとに、上記各カメラ１，１，…に共通の、次に同期を行うタイミングである、サイクルタイマー参照値を算出する。このサイクルタイマー参照値の具体的な算出手段を図３を参照して例示する。サイクルタイマー演算回路１５は、上述したように、整数除算器１５１と、加算器１５２と、整数乗算器１５３とを具備して構成される。ここでは、サイクルタイマーレジスタ１１３のサイクルタイマー値が「５４７」、ＣＰＵ１４により算出されたフレームレートが「１００」である場合に、上記各カメラ１，１，…に共通の、次に同期を行うタイミングである、サイクルタイマー参照値を算出する例について説明する。
【００３８】
整数除算器１５１は、サイクルタイマー値「５４７」をフレームレート「１００」で除した整数値「５」を算出する。加算器１５２は、整数除算器１５１が算出した「５」に更新値「１」を加える。整数乗算器１５３は、加算器１５２が算出した「６」にフレームレート「１００」を乗じ、「６００」を上記各カメラ１，１，…に共通の、次に同期を行うタイミングである、サイクルタイマー参照値として算出する。
【００３９】
同期信号発生回路１６は、サイクルタイマーレジスタ１１３から出力されるサイクルタイマー値と、サイクルタイマー演算回路１５から出力されるサイクルタイマー参照値とにより同期信号を発生する。
【００４０】
イメージセンサ制御回路１２は、同期信号発生回路１６から出力された同期信号をもとに、イメージセンサ１３を制御して、イメージセンサ１３から映像フレームのデータを取得し、この映像フレームのデータをＩＥＥＥ１３９４インターフェイス回路１１に設けられたＩＥＥＥ１３９４パケット送信回路１１２に送出する。
【００４１】
ＩＥＥＥ１３９４パケット送信回路１１２は、イメージセンサ制御回路１２から受けた映像フレームのデータを送信パケット化し、ＩＥＥＥ１３９４バス３を介して外部制御装置２に送信する。
【００４２】
このような動作により、ＩＥＥＥ１３９４バス３上に接続された各カメラ１，１，…は、サイクルタイマー演算回路１５から出力されるサイクルタイマー参照値をもとに映像フレームの送出処理を開始する。すなわち、上記各カメラ１，１，…は、共通のサイクルタイマー値がフレームレートの整数倍になるまで待って映像フレームを出力する。これにより上記各カメラ１，１，…の映像データ出力が共通タイマー値で同期化され、その結果、上記各カメラ１，１，…相互間の同期動作が実現される。
【００４３】
なお、イメージサイズやシャッタースピード等の動作条件が異なるカメラ相互においても、フレームレートが一致する場合、本発明の演算によるサイクルタイマー参照値を用いた同期制御を適用できる。また、ＩＥＥＥ１３９４以外のバスインターフェイスにおいても、サイクルタイマーと同等のバス同期クロックがある場合に、本発明の演算によるサイクルタイマー参照値を用いた同期制御を適用できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係る同期式カメラを適用した複数カメラ接続によるＩＥＥＥ１３９４カメラシステムの構成例を示すブロック図。
【図２】上記実施形態に係る同期式カメラの構成を示すブロック図。
【図３】上記実施形態に係る同期式カメラの要部の構成を示すブロック図。
【符号の説明】
【００４５】
１…同期式カメラ（カメラ）、２…外部制御装置（パーソナルコンピュータ）、３…ＩＥＥＥ１３９４バス、１１…ＩＥＥＥ１３９４インターフェイス回路、１２…イメージセンサ制御回路、１３…イメージセンサ、１４…ＣＰＵ、１５…サイクルタイマー演算回路、１６…同期信号発生回路、１１１…ＩＥＥＥ１３９４パケット受信回路、１１２…ＩＥＥＥ１３９４パケット送信回路、１１３…サイクルタイマーレジスタ、１５１…整数除算器、１５２…加算器、１５３…整数乗算器。
【図１】
0004445984.tif 000002
【図２】
0004445984.tif 000003
【図３】
0004445984.tif 000004