(57)【特許請求の範囲】
【請求項１】
少なくとも前面でポリシングされた複数のシリコンウェハを準備し、準備された該シリコンウェハのそれぞれ１つをエピタキシ反応器内のサセプタにロードして、該シリコンウェハを順次それぞれ個別にエピタキシ反応器内で被層する、
エピタキシャルシリコンウェハの製造方法において、
第１のステップで前記シリコンウェハを水素雰囲気のもとで前処理し、
第２のステップで前記シリコンウェハを水素雰囲気にエッチング媒体を加えて前処理し、
次に第３のステップで前記シリコンウェハのポリシングされた前面をエピタキシャル成長により被層して、前記エピタキシ反応器から取り出し、
その後、第４のステップで前記サセプタを水素雰囲気のもとでそのつど少なくとも１０００°Ｃの温度まで加熱し、
ついで前記第１〜第４のステップから成るエピタキシャル被層処理を所定の回数繰り返した後、サセプタをエッチング処理し、サセプタをシリコンで短期間被層することを特徴とする、
エピタキシャルシリコンウェハの製造方法。
【請求項２】
請求項１記載の方法において、
前記第１のステップにおける前記水素雰囲気中の処理を０〜１００ｓｌｍの水素流で０〜１２０秒の期間にわたり行い、ただし０ｓｌｍの水素流および０秒の期間を含まないことを特徴とする方法。
【請求項３】
請求項２記載の方法において、
前記第１のステップにおける前記水素雰囲気中の処理を３０〜６０ｓｌｍの水素流で行うことを特徴とする方法。
【請求項４】
請求項１から３のいずれか１項記載の方法において、
前記第２のステップで水素雰囲気にエッチング媒体を加えて実施される前記前処理を、０〜１００ｓｌｍの水素流で０〜１２０秒の期間にわたり行い、ただし０ｓｌｍの水素流および０秒の期間を含まないことを特徴とする方法。
【請求項５】
請求項４記載の方法において、
前記第２のステップで前記水素雰囲気にエッチング媒体を加えて実施される前記前処理を３０〜６０ｓｌｍの水素流で行うことを特徴とする方法。
【請求項６】
請求項１から５のいずれか１項記載の方法において、
前記第４のステップで前記サセプタを少なくとも１１００°Ｃの温度まで加熱することを特徴とする方法。
【請求項７】
請求項１から６のいずれか１項記載の方法において、
前記第４のステップで前記サセプタを加熱し、５〜１５秒にわたりその温度を保持することを特徴とする方法。
【請求項８】
請求項１から７のいずれか１項記載の方法において、
前記エピタキシャル被層においてソースガスとしてトリクロロシランを用い、堆積温度を１０５０〜１１５０°Ｃとすることを特徴とする方法。
【請求項９】
請求項１から８のいずれか１項記載の方法において、
前記サセプタの処理および前記シリコンウェハの前処理においてエッチング媒体として塩化水素を用いることを特徴とする方法。
【請求項１０】
請求項１から９のいずれか１項記載の方法において、
準備するシリコンウェハを、単結晶シリコンから成るウェハ、ＳＯＩウェハ、歪みシリコン層を備えたウェハ、またはｓＳＯＩウェハとすることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法に関する。
【背景技術】
【０００２】
エピタキシャル成長により被層された（エピタキシャル）シリコンウェハは、半導体産業において利用するのに適しており、たとえばマイクロプロセッサやメモリチップといった高集積電子コンポーネントの製造に殊に適している。最近のマイクロエレクトロニクスのためには、全体的および局所的な平坦性、周縁部ジオメトリ、厚みの分布、片面に関する局所的な平坦性（ナノトポロジー）および無欠陥性に対して高い要求を備えた出発材料（基板）が必要とされる。
【０００３】
従来技術によれば、シリコン単結晶のウェハへの分離、機械的に敏感なエッジのラウンディング、研磨ステップの実行たとえば研削またはラッピングおよびそれに続くポリシングなどの一連のプロセスによりシリコンウェハが製造される。EP 547894 A1にはラッピング方法について開示されており、EP 272531 A1およびEP 580162 A1には研削方法について開示されている。
【０００４】
最終的な平坦性は一般に引き続き行われるポリシングにより形成され、場合によってはこれに先立ち、損傷した単結晶層の除去および不純物除去のためにエッチングステップを実施することができる。適切なエッチング法は、たとえばDE 19833257 Clにより知られている。片面を処理する古典的なポリシングプロセス（"single-side polishing"）によれば一般に面平行度が劣化するのに対し、両面を処理するポリシングプロセス（double-side polishing）によれば、平坦性の向上したシリコンウェハを製造することができる。
【０００５】
したがってポリシングされたシリコンウェハにおいて、必要とされる平坦性を研削、ラッピング、ポリシングといった適切な処理ステップによって達成しようとしている。
【０００６】
他方、DE 19938340 Clの記載によれば、単結晶シリコンウェハに同じ結晶方位をもつシリコンから成る単結晶成長層いわゆるエピタキシャル層が設けられ、その上にあとで電子コンポーネントが取り付けられる。どのようなエピタキシャルシリコンウェハも、同質の材料から成るシリコンウェハに比べて何らかの利点を有しており、たとえばバイポーラＣＭＯＳ回路における電荷反転およびそれに続いて生じるコンポーネント短絡（「ラッチアップ」問題）が阻止されること、欠陥密度が低減されること（たとえばＣＯＰ"crystal-originated particies"数の低下）ならびに著しい酸素含有量（コンポーネントに係わる領域における酸素沈殿物による短絡のリスク）が存在しないことなどである。
【０００７】
従来技術によればエピタキシャルシリコンウェハは、除去ポリシング、仕上げポリシング、洗浄、エピタキシという一連のプロセスを通して、適切な前処理製品から製造される。
【０００８】
たとえばDE 10025871 A1により、エピタキシャル層を前面に堆積させたシリコンウェハの製造方法が知られており、この方法は以下のプロセスステップを有している：
ａ）単一のポリシングステップとして研磨ポリシングステップ；
ｂ）シリコンウェハの（親水性）洗浄および乾燥；
ｃ）エピタキシ反応器内における９５０°Ｃ〜１２５０°Ｃの温度でのシリコンウェハ前面の前処理；
ｄ）前処理されたシリコンウェハ前面におけるエピタキシャル層の堆積。
【０００９】
シリコンウェハを粒子の付着から保護する目的で一般に行われているのは、ポリシング後にシリコンウェハに対し上述のプロセスシーケンスにおけるステップｂ）による親水性洗浄を実施することである。この親水性洗浄により、きわめて薄い自然酸化物が生成される（洗浄ならびに測定の手法に応じて約０．５〜２ｎｍの厚さ）。
【００１０】
自然酸化物は、ステップｃ）によるエピタキシ反応器内の前処理において一般に水素雰囲気中で除去される。この前処理ステップは当業者には「Ｈ2ベーク」（H2-Bake）という用語で知られている。
【００１１】
やはりエピタキシャル層の本来の堆積前の前処理ステップとして設けられている第２のステップにおいて、シリコンウェハ前面の表面粗面性が低減され、エピタキシャル成長させるべきシリコンウェハ表面からポリシング欠陥が除去される。この目的でたとえば、水素雰囲気に塩化水素（ＨＣｌ）を加えることでガス状の塩化水素によりエッチング処理が実施される。
【００１２】
ＨＣｌのほか、たとえばシラン（ＳｉＨ4）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＴＣＳ，ＳｉＨＣｌ3）あるいはテトラクロロシラン（ＳｉＣｌ4）のようなシランソース有利にはトリクロロシランを、シリコン析出とシリコンエッチング除去とが平衡状態となるような量で水素雰囲気に加えることも多い。ただし両方の反応は十分に高い反応速度で進行するので、シリコンは表面上で可動性となり、それにより表面が滑らかになり、表面上の欠陥が除去される。
【００１３】
前処理されたこの種のシリコンウェアには引き続きエピタキシャル層が含まれる。
【００１４】
殊に半導体産業においてシリコンウェハ上にエピタキシャル層を堆積させるために用いられるエピタキシ反応器は、従来技術で述べられている。
【００１５】
すべての被層ステップもしくは堆積ステップ中、１つまたは複数のシリコンウェハが熱源によって、有利には上方および下方の熱源たとえばランプまたはランプアレイによって加熱され、ついでソースガス（シラン）とキャリアガス（たとえば水素）および必要に応じてドーパントガス（たとえばジボラン）から成るガス混合物に晒される。
【００１６】
この場合、エピタキシ反応器の析出室内に設けられておりたとえば黒鉛、ＳｉＣまたは石英から成るサセプタは、シリコンウェハの載置台として用いられる。シリコンウェハはエピタキシャル層の堆積中、サセプタ上またはサセプタの切り欠き中におかれ、これにより均等な加熱が保証され、さらに通常は層が析出されないシリコンウェハの背面がソースガスから保護される。
【００１７】
従来技術によれば、複数のエピタキシ反応器から成るプロセスチャンバは１つまたは複数のシリコンウェハのために設計されている。
【００１８】
比較的大きい直径（１５０ｎｍ以上）のシリコンウェハの場合、通常は個別ウェハ反応器が用いられる。その理由は、そのような反応器はエピタキシャル層厚均等性が良好な点で知られているからである。様々な措置をとることで層厚均等性を最適な状態にすることができ、たとえばガス流（Ｈ２，ＳｉＨＣｌ３）の変更、ガス流入装置（インジェクション）の組み込みおよび位置調整、析出温度の変更あるいはサセプタにおける変更などによって最適化することができる。
【００１９】
エピタキシにおいて一般的であるのは、シリコンウェハ上で１回または複数回のエピタキシャル堆積が行われた後、基板なしでサセプタのエッチング処理を実施することであり、これによればサセプタおよびプロセスチャンバの他の部分もシリコンの堆積からは除外される。このようなエッチングたとえば塩化水素（ＨＣｌ）によるエッチングは、個別ウェハ反応器の場合には数枚のシリコンウェハ（１〜５）の処理後すでに実施されることが多く、薄いエピタキシャル層の堆積の場合には一部では、それよりも多くの枚数のシリコンウェハ（１０〜２０）の処理後にはじめて実施される。
【００２０】
従来技術において判明しているのは、エピタキシャルシリコンウェハの一部分が周縁領域においてかなり状態の悪い局所平坦性を有していることである。したがってたとえば、そのつど４回のエピタキシャル堆積後にサセプタのエッチング処理を実施した場合、２回のサセプタ処理の間にエピタキシャル成長の行われたシリコンウェハのうちそのつど１つのシリコンウェハが周縁領域においてかなり劣悪な局所平坦性を呈することが観察され、この場合には結果としてエピタキシャルシリコンウェハの２５％が局所平坦性に対する要求を満たさなくなってしまう。
【００２１】
しかも従来技術に従ってエピタキシャル成長の行われたシリコンウェハは周縁領域におけるその厚さが不所望に低減してしまい（エッジロールオフ）、これはすでにポリシングされたシリコンウェハにおいて発生する。この場合、シリコンウェハは、エッジロールオフがせめてもっと外側の周縁領域に限られるよう、一般に凹状にポリシングされる。凹状にポリシングされたシリコンウェハは中央ではいっそう薄くなり、したがって周縁部に向かうにつれてその厚さが増していき、周縁部においてのみ厚さの低減が生じるようになる。
【００２２】
周縁部ジオメトリは通常、１つまたは複数のエッジロールオフパラメータの情報により定量化され、これは一般にシリコンウェハの総厚あるいは前面および／または背面の周縁部ジオメトリに係わるものであり、これによって一般に観察されるシリコンウェハ周縁領域における厚さの低減もしくはやはりシリコンウェハ周縁領域における前面および／または背面の平坦性が表される。JPn. J. Appl. Phys, Vol. 39 (1999), p. 38-39には、シリコンウェハのエッジロールオフを測定する方法について記載されている。
【００２３】
シリコンウェハの厚さに関するエッジロールオフパラメータを、たとえばトポグラフィ測定システムであるKLA TencorのNanoPro NP1によって求めることができ、この場合、最初にシリコンウェハのイメージ全体（トポグラフィ "Wafer-Map"）においてウェハ中心から１度の間隔で３６０個の半径方向横断面が計算される。これらの横断面は一般に４つのセクタＳ２〜Ｓ５（それぞれ９０度のセクタ）に区分けされ、これらのセクタごとに９０個の半径方向横断面について平均値が形成される。ウェハ周縁部までＲ−５ｍｍ〜Ｒ−３５ｍｍまでの間隔の領域について、整合された３次の基準ライン（"Best Fit"）が計算される。さらにエッジロールオフの４つの対称性の平均が（すべての半径方向の厚さ横断面を平均することで）求められ、これによってたとえばＲ３０−１ｍｍパラメータが得られ、これはウェハ周縁部までＲ−１ｍｍの間隔のところで、平均値形成された半径方向横断面と回帰により求められた基準ラインとの間の偏差を求めることによって行われる。通常、シリコンウェハのエッジからの間隔が３ｍｍであるＲ３０−３ｍｍもエッジからの間隔が２ｍｍであるＲ３０−２ｍｍパラメータも求められ、場合によっては中間の値も求められる。シリコンウェハが周縁部の低減を有している場合、対応するＲ３０パラメータは負の極性符号をもつ。
【００２４】
択一的に、セクタごとに平均化された半径方向横断面（単独トラック）と基準ラインとの偏差も考察することができ、それによってセクタごとにロールオフ値を得ることができる。ただし本発明においては、常に平均的なエッジロールオフ値が考察される。
【００２５】
従来技術に従ってポリシングされついでエピタキシャル成長を行ったシリコンウェハの場合、シリコンウェハの厚さに関するＲ３０−１ｍｍエッジロールオフパラメータは、絶対値でみると１００ｎｍあるいはそれよりも大きい。たとえば従来技術に従ってエピタキシャル成長を行ったシリコンウェハに関して以下の値が求められた：Ｒ３０−３ｍｍは−４２ｎｍ、Ｒ３０−２ｍｍは−１０５ｎｍ、Ｒ３０−１ｍｍは−３０４ｎｍ。
【特許文献１】EP 547894 A1
【特許文献２】EP 272531 A1
【特許文献３】EP 580162 A
【特許文献４】DE 19833257 Cl
【特許文献５】DE 19938340 Cl
【特許文献６】DE 10025871 A1
【非特許文献１】JPn. J. Appl. Phys, Vol. 39 (1999), p. 38-39
【発明の開示】
【発明が解決しようとする課題】
【００２６】
したがって本発明の課題は、シリコンウェハをエピタキシャル成長により被層する方法において、歩留まりを高める一方、エッジロールオフの小さいエピタキシャル成長シリコンウェハを製造できるようにすることにある。
【課題を解決するための手段】
【００２７】
本発明によればこの課題は、少なくとも前面でポリシングされた複数のシリコンウェハを準備し、準備された該シリコンウェハのそれぞれ１つをエピタキシ反応器内のサセプタ上に載置して、該シリコンウェハを順次それぞれ個別にエピタキシ反応器内で被層する、エピタキシャルシリコンウェハの製造方法において、第１のステップで前記シリコンウェハを水素雰囲気のもとで前処理し、第２のステップで前記シリコンウェハを水素雰囲気にエッチング媒体を加えて前処理し、次に前記シリコンウェハのポリシングされた前面をエピタキシャル成長により被層して、前記エピタキシ反応器から取り出し、その後、前記サセプタを水素雰囲気のもとでそのつど少なくとも１０００°Ｃの温度まで加熱し、ついでそのつど所定数のエピタキシャル被層処理後、サセプタをエッチング処理し、サセプタをシリコンで短期間被層することにより解決される。
【発明を実施するための最良の形態】
【００２８】
本発明による方法の場合には最初に、前面がポリシングされた複数のシリコンウェハが準備される。
【００２９】
この目的で従来技術に従って製造されたシリコン単結晶有利にはチョクラルスキー法による坩堝引き上げにより製造されたシリコン単結晶は、周知のスライシング法有利には遊離した粒子（スラリー）を用いたワイヤソーまたは結合された粒子を用いたソー（ダイアモンドソー）によって、多数のシリコンウェハに切断される。
【００３０】
さらにシーケンシャルな片面研磨法（single-side grinding, SSG）、両面同時研磨法（double-disk grinding, DDG）またはラッピングといった機械的な加工処理ステップが実施される。シリコンウェハのエッジは通常、場合によっては設けられている機械的なマークたとえばオリエンテーションノッチ（notch）あるいはシリコンウェハ周縁部をほぼ直線状に平坦化したオリエンテーションフラット（flat）なども含めて、加工処理される（エッジラウンディング、edge-notch-grinding）。
【００３１】
さらに洗浄およびエッチングステップを含む化学的な加工処理ステップも行われる。
【００３２】
研磨ステップ、洗浄ステップならびにエッチングステップ後、研削によりシリコンウェハ表面の平滑化が行われる。片面ポリシング（single-side polishing, SSP）の場合には処理中、シリコンウェハは接合剤、真空あるいは粘着によって背面で支持プレート上に保持される。両面ポリシング（ＤＳＰ）の場合にはシリコンウェハはシリコンウェハが薄い歯付ディスク内にルーズに嵌め込まれ、ポリシングクロスで被覆された上下のポリシング定盤の間で「自由フローティング式」に前面および背面が同時にポリシングされる。
【００３３】
ついでシリコンウェハの前面が有利には鏡面研磨され、たとえばこれは軟質のポリシングクロスによってアルカリ性ポリシングゾルを利用しながら行われる。このステップまでに生じたシリコンウェハの平坦性を維持するために、材料除去量はここでは比較的少なく、有利には０．０５〜１．５μｍである。文献中ではこのステップをＣＭＰポリシング（chemo-mechanical polishing）と称することも多い。
【００３４】
ポリシング後、シリコンウェハに対し従来技術に対し親水性の洗浄および乾燥が実施される。この洗浄を、槽内でまたは噴霧洗浄により多数のシリコンウェハを同時に洗浄するバッチプロセスとして実施することもできるし、個別ウェハプロセスとして実施することもできる。
【００３５】
準備されたシリコンウェハを、単結晶シリコンから成るウェハ、ＳＯＩ（silicon-on-insulator）ウェハ、歪みシリコン層（strained silicon）を備えたウェハ、あるいはｓＳＯＩウェハ（strained silicon-on-insulator）とするのが有利である。ＳＯＩウェハおよびｓＳＯＩウェハを製造するための適切な方法たとえばスマートカット SmartCutおよび歪みシリコン層を備えたウェハを製造するための方法は、従来技術として開示されている。
【００３６】
シリコンウェハの本来のエピタキシャル被層の前にそのつどシリコンウェハの前処理が行われ、これには水素雰囲気のもとでのシリコンウェハの処理およびエッチング媒体によるシリコンウェハの処理が含まれる。
【００３７】
水素雰囲気のもとでの前処理は、有利には０〜１００ｓｌｍ（Standard Liter pro Minute）殊に有利には３０〜６０ｓｌｍの水素流において、たとえば０〜１２０ｓの期間にわたり行われる（Ｈ2ベーク）。
【００３８】
水素雰囲気中のこの前処理の期間によって、エピタキシャル成長を行うべきシリコンウェハの前面および背面上における自然酸化物の除去量をコントロールすることができる。
【００３９】
水素雰囲気のもとでの前処理後、エッチング媒体による処理が行われる。有利にはエッチング媒体として塩化水素が用いられ、この場合、塩化水素は有利には５〜２０体積％の量で水素雰囲気に加えられ、エッチング処理における除去レートはμｍ／ｍｉｎである（ＨＣｌエッチング）。
【００４０】
その際、水素流は０〜１００ｓｌｍであり、有利には３０〜６０ｓｌｍである。
【００４１】
塩化水素を加える前処理は、有利には０〜１２０ｓにわたり行われる。
【００４２】
エッチング媒体によるこの前処理の期間によって、あとで成長させるべきエピタキシャル層の高さを調整することができる。
【００４３】
さらにこのエッチング処理によって、エピタキシャル成長を行うべきシリコンウェハの背面上のある個所でのシリコンエッチングと別の個所でのシリコンの堆積により、シリコンウェハ背面上で材料変位ないしは質量変位が生じる。
【００４４】
シリコンウェハの出発ジオメトリがポリシング後に周縁部低減状態を呈しているならば、エッチング媒体による処理時間を適切に選択することにより、シリコンウェハ背面に隆起を生じさせることができ、これによって上述の周縁部低減が少なくとも部分的に補償され、詳しくは水素による前処理により自然酸化物が取り除かれたシリコン背面上の個所で補償される。これはシリコンウェハ上のエピタキシャル層の本来の堆積の前に行われる。たとえば、周縁部まで２ｍｍの間隔のところで１２０ｎｍのエッジロールオフをもつシリコンウェハにおいて、６０ｓlmの流量による１２０ｓのＨ2ベーク前処理と５０ｓｌｍのＨ2流による１２０ｓのＨＣｌエッチング処理によって、シリコンウェハ背面において周縁部まで２ｍｍの間隔のところで１２０ｎｍの隆起を生じさせることができ、これによってＲ３０−２ｍｍのエッジロールオフが実質的に完全に補償される。
【００４５】
このようにすれば、エピタキシャル成長を行うべきシリコンウェハにおいてすでにその前処理により、周縁領域において局所平坦性を向上させることができ、エッジロールオフを僅かにすることができる。
【００４６】
有利なことに、エピタキシャル成長を行うべきシリコンウェハの周縁部まで１ｍｍ、２ｍｍおよび３ｍｍの間隔におけるＲ３０の値は既知であるので、シリコンウェハによりポリシング後に生じるロールオフが有利にはシリコンウェハ周縁部まで１ｍｍの間隔ところで少なくとも部分的に補償されるよう、Ｈ2ベークおよびＨＣｌ前処理の時間と流量を選定することができる。これにより、シリコンウェハ背面においてその周縁部まで２ｍｍおよび３ｍｍの間隔のところで、本来のＲ２０の値およびＲ３０の値に基づき必要とされるものよりも高いシリコン層が被層され、つまりＲ３０−２ｍｍパラメータおよびＲ３０−３ｍｍパラメータにより極性符号が変わり、したがってそれらのポジションではエッジロールオフではなくエッジロールアップが生じる。
【００４７】
さらに可能であり有利でもあるのは、エピタキシ反応器における前処理においてＲ−１ｍｍのときに周縁部低減を多めに補償することであり、したがってＲ−１ｍｍであってもロールアップが生じ、Ｒ３０−１ｍｍが正になる。
【００４８】
有利であるのは、エピタキシ反応器におけるシリコンウェハの前処理において流量ならびに処理時間を、ロールオフがＲ−１ｍｍのときには最大で１０ｎｍ（絶対値）に、ロールアップも同様に最大で１０ｎｍになるよう選択することである。有利には、Ｒ３０−１ｍｍが少なくとも−１０ｎｍ（ロールオフ）であり最大で＋１０ｎｍ（ロールアップ）である。
【００４９】
殊に有利であるのは、エピタキシャルシリコンウェハのＲ３０−１ｍｍが−５ｎｍと＋５ｎｍの間に位置するよう前処理を実施することである。
【００５０】
前処理ステップ後、エピタキシャル層がシリコンウェハのポリシングされた前面に堆積される。この目的で、キャリアガスとしての水素にソースガスとしてのシランソースが加えられる。エピタキシャル層の堆積は、使用されるシランソースに応じて９００°Ｃ〜１２００°Ｃの温度で行われる。
【００５１】
有利には、シランソースとしてトリクロロシラン（ＴＣＳ）が１０５０°Ｃ〜１１５０°Ｃの温度で用いられる。
【００５２】
堆積されたエピタキシャル層の厚さは有利には０．５〜５μｍである。
【００５３】
エピタキシャルシリコンウェハをサセプタから取り出した後、サセプタは少なくとも１０００°Ｃの温度まで加熱され、有利には少なくとも１１００°Ｃの温度まで加熱される。
【００５４】
サセプタの加熱は本発明によれば、シリコンウェハにエピタキシャル被層し、ついでエピタキシャル成長の行われたシリコンウェハをプロセスチャンバから取り出した後にそのつど行われる。
【００５５】
サセプタのこの加熱は水素雰囲気のもとで行われ、つまりＨ2ベークステップとして行われる。
【００５６】
サセプタを少なくとも１０００°Ｃの温度まで加熱した後、有利にはサセプタがこの温度で５〜１５ｓにわたり保持される。
【００５７】
水素雰囲気のもとでこのベークステップを行う代わりに、サセプタを同等の温度でシリコンにより被層することができる。ただしこれは本発明においてあまり有利ではない。
【００５８】
エピタキシ反応器内でシリコンウェハを所定回数有利には３〜６回、エピタキシャル被層した後、サセプタのエッチング処理が行われ、この間、サセプタには基板がおかれない。エッチング媒体としてＨＣｌを用いるのが有利である。
【００５９】
サセプタエッチング後、有利にはサセプタが短期間シリコンで被層される。この被層は有利には１０〜６０ｓにわたり行われる。この場合、０．５〜２μｍの厚さの層をサセプタに堆積させるのが有利である。
【００６０】
サセプタを１０００°Ｃ以上で短期間加熱するのは、エピタキシャル成長を行うべきすべてのシリコンウェハに対し前処理後に同じ条件を作り出すために必要とされる。
【００６１】
ここで判明しているのは、従来技術ではサセプタのエッチング処理後にエピタキシャル成長の行われる最初のシリコンウェハがそれぞれ、周縁領域においてかなり状態の悪い局所平坦性を有していることである。このことは、サセプタのエッチング処理後にサセプタ表面が水素によって飽和状態になることと関係している。そこで水素により飽和したサセプタ表面上にエピタキシャル成長を行うべきシリコンウェハを置くと、水素雰囲気のもとでの前処理によりサセプタとシリコンウェハとの間を通ってシリコンウェハ中心部へ向かう方向で内側へ水素を拡散させることができ、そこにおいて自然酸化物を除去することができる。ついでこのシリコンウェハをエピタキシャル被層する間、背面でエッチングされた個所殊にシリコンウェハ周縁領域でシリコンを成長させることができ、あるいはシリコンウェハ背面上で材料ないしは質量の変位を生じさせることができる。
【００６２】
ただし前処理中、酸素の一部分が自然酸化物層からサセプタ表面に転位する。つまりサセプタのエッチング処理に続いて最初のシリコンウェハをエピタキシャル被層した後、サセプタ表面の酸素が優勢になり、したがってサセプタ表面が親水性になる。その結果、水素雰囲気のもとで次に処理すべきシリコンウェハの前処理において、サセプタとシリコンウェハとの間に水素の深い侵入が回避される。その理由は、サセプタ表面の過剰の酸素が内方拡散した水素と反応するからである。さらにこのことは、シリコンウェハ背面上ではほとんどあるいはまったく自然酸化物がエッチングされないことを意味する。このようにして、エピタキシャル成長を行うべきシリコンウェハの背面にはシリコンが成長する可能性もない。
【００６３】
このことにより、エピタキシャル成長を行った第１のシリコンウェハと第２のシリコンウェハとの間のサセプタのエッチング処置後の周縁領域における局所平坦性の変化を説明することができる。さらにこのことによって、４回のエピタキシャル被層後にそのつど実施されるサセプタのエッチング処理において、エピタキシャル成長を行った４つのシリコンウェハのうちそれぞれ１つのシリコンウェハが、その周縁領域において著しく異なる局所平坦性の値を有する理由も明らかとなる。
【００６４】
ただし本発明による方法の場合、前処理中の条件はエピタキシャル成長を行うべきすべてのシリコンウェハについて同一である。
【００６５】
これはサセプタ加熱によりエピタキシャル被層後にそのつど得られる。その理由は、エピタキシャル被層後のそのつどのサセプタの加熱は同一の作用をもつからであり、つまり１つのシリコンウェハをそのつどエピタキシャル被層する前にＨＣｌによるサセプタの処理が行われたにしても、同じ作用をもつからである。すなわちこのことは、水素雰囲気中の前処理中、サセプタとシリコンウェハとの間に水素をいっそう容易に侵入させることができ、シリコンウェハ背面上の自然酸化物をエッチングさせることができることを意味する。
【００６６】
水素雰囲気中でシリコンウェハを前処理すると酸化物は前面上では比較的迅速にかつ面全体にわたり均等に分解し、このためにはたとえば２０秒の期間にわたり１１５０°Ｃの温度で処理すれば十分である一方、シリコンウェハ背面上の酸化物は均等には剥離しない。なぜならば、主として自然酸化物剥離の役割を担う水素を、事前にはじめからシリコンウェハとサセプタとの間に拡散させなければならないからである。したがって酸化物はシリコンウェハ前面では完全に除去され、その際に除去は比較的迅速に行われるのに対し、シリコンウェハ背面における自然酸化物の所望の除去は、水素流と処理時間の適切な選択により調整される。
【００６７】
ついでシリコンウェハをエッチング媒体有利には塩化水素によって処理する間に、シリコン背面において材料ないしは質量の変位が生じる。シリコンはシリコンウェハの背面（または同様に前面）およびシリコンで被層されたサセプタの特定の個所でエッチングされ、シリコンウェハ背面の周縁領域において自然酸化物のない個所に堆積する。自然酸化物がまだ存在するシリコンウェハ背面上の領域には、シリコンが堆積する可能性がない。
【００６８】
したがって本発明によれば、水素雰囲気中で水素雰囲気にエッチング媒体を加えて行われる前処理中、本来のエピタキシャル堆積の前に、シリコンウェハの背面にシリコン材料として隆起部を生じさせることができ、エピタキシャル成長を行うべきシリコンウェハによりいっしょに生じる周縁部低減がこの隆起部によって少なくとも部分的に補償される。ガス流および処理時間を適切に選択することにより、シリコン背面における生成物の高さおよび広がりを所期のように調整することができる。
【００６９】
本発明による方法の格別な利点は、サセプタの短期間の加熱によって前処理中の条件がすべてのシリコンウェハについて等しくなることである。このようにして本発明による方法によれば、最適な前処理ステップによりエピタキシャルシリコンウェハの周縁領域における局所ジオメトリが向上しエッジロールオフが補償されるとともに、歩留まりも高められる。エピタキシャル堆積後にそのつどサセプタをエッチング媒体により処理しても同じ効果が得られるかもしれないけれども、本発明による方法は時間的にバランスがとれている。その理由は、（たとえば次にエピタキシャル成長を行うべきシリコンウェハの準備期間などの）ハンドリングステップ中に実施されるからであり、したがってこれはコスト的に好適でもある。
【００７０】
さらに本発明による方法によれば、前面と背面をもち、少なくとも前面がポリシングされており、この前面上にエピタキシャル層が被層されている以下の特徴を備えたシリコンウェハを製造することができる。すなわちこのシリコンウェハの場合、Ｒ３０−１ｍｍパラメータが−１０ｎｍから＋１０ｎｍであり、このパラメータはシリコンウェハ周縁部まで１ｍｍの間隔のところで得られ、厚さ測定により求められた平均横断面と回帰により求められた基準ラインとの偏差に相応する。
【００７１】
これは本発明による方法によれば最適化された前処理ステップにより達成され、つまり所期のようにシリコンウェハ背面にシリコン材料を堆積させ、エピタキシャル層の本来の堆積前にすでにシリコンウェハの周縁ジオメトリを向上させるために、処理時間とガス流を所期のように調整することによって達成される。
【００７２】
有利には、エピタキシャルシリコンウェハは−５ｎｍから＋５ｎｍまでのＲ３０−１ｍｍパラメータを有する。
【００７３】
このように著しく小さいＲ３０−１ｍｍエッジロールオフパラメータは、エピタキシャルシリコンウェハの技術標準の著しい向上を意味する。
【００７４】
エピタキシのために基板のエッジロールオフを最小化する努力がこれまで数多く試みられてきたが、一般的には凹状にポリシングを行うことがエッジロールオフをせめて外側周縁領域に限定する唯一の可能性を成していた。後続のエピタキシャル被層によっても、さらに向上が得られるようにするのはこれまでは不可能であり、なかでもエピタキシャル層の層厚均一性に対する狭い仕様によって、エッジロールオフを補償できてしまうようにエピタキシャル層を堆積させることはできなかった。それゆえ本発明の時点で知られているすべてのエピタキシャルシリコンウェハは、満足のいかないエッジロールオフ値を有している。したがって本発明によって初めて、エッジロールオフに関して次世代のテクノロジーによる電子部品のための出発材料に対する要求を満たすエピタキシャルシリコンウェハを提供できるようになる。
【００７５】
本発明によるシリコンウェハは有利には、単結晶シリコンから成るウェハ、ＳＯＩウェハ、歪みシリコン層を備えたウェハ、あるいは少なくとも前面にエピタキシャル層の設けられたｓＳＯＩウェハである。
【実施例】
【００７６】
凹状にポリシングされたシリコンウェハにおける前処理／エピタキシ前の出発ジオメトリは以下のＲ３０値であった：Ｒ３０−１ｍｍは−１２０ｎｍ、Ｒ３０−２ｍｍは−５０ｎｍ、Ｒ３０−３ｍｍは−３０ｎｍ。
【００７７】
凹状にポリシングされたシリコンウェハに対し本発明に従いエピタキシャル成長を行った。その際、以下のプロセスパラメータを選択した：基板を伴わないサセプタを１１００°Ｃまで加熱、６０ｓｌｍのＨ2流で２０ｓの処理時間によるＨ2ベーク前処理、５０ｓｌｍのＨ2流で６０ｓの処理時間によるＨＣｌエッチング処理、１１２０°Ｃの堆積温度で１７ＳＬＭのＴＣＳ流および６３ｓｅｃの堆積時間によるエピタキシャル堆積。
【００７８】
本発明に従ってエピタキシャル成長を行ったシリコンウェハに対し、Ｒ３０−１ｍｍエッジロールオフパラメータについて−７ｎｍという著しく改善された値が得られた。周縁部まで２ｍｍもしくは３ｍｍの間隔のところにおいて、すべての半径方向横断面に関して平均化した曲線は基準ライン上に位置している。Ｒ３０−３ｍｍは＋２１ｎｍ付近にあり、Ｒ３０−２ｍｍは＋３０ｎｍ付近にある。これはロールアップである。
【００７９】
この前処理ステップによってＲ−１ｍｍにおいては約１１０ｎｍ、Ｒ−２ｍｍにおいては約８０ｎｍ、さらにＲ−３ｍｍにおいては約５０ｎｍのシリコンがシリコンウェハ背面上に堆積した。
【００８０】
ＨＣｌエッチング処理時間を１００ｓまで長くすることにより、シリコンウェハ背面における堆積をさらに高くすることができる。これにより、Ｒ−１ｍｍにおける−１２０ｎｍの本来の周縁部低減を多めに補償することができ、たとえばＲ−１ｍｍにおいてたとえば＋１０ｎｍのロールアップを生じさせることができる。
【００８１】
ＨＣｌ処理時間を約９０ｓにし他のすべてのプロセスパラメータを維持することで、ロールオフを１ｍｍのときに完全に補償できる。この場合にはＲ３０−１ｍｍは０に等しい。
【００８２】
その際、最適化されたＨ2ベーク処理とＨＣｌ前処理ステップとによって、エピタキシャルシリコンウェハのＲ３０−１ｍｍパラメータを−１０ｎｍと＋１０ｎｍの間のいかなる任意の値にも調整できることが判明した。さらに判明したのは、エッジロールオフの完全な補償ならびに小さいロールアップの設定も本発明による方法を用いて実現できることである。
【００８３】
次に、図１〜図９を参照しながら本発明について具体的に説明する。
【００８４】
図１には、直径３００ｍｍのポリシングされたシリコンウェハの厚さがその半径に対しラインスキャンとして書き込まれている。この図には、周縁領域において厚さが著しく低減していることが示されている。ここでは２ｍｍのエッジ除外領域に基づいている。
【００８５】
図２には、ポリシングされたこのシリコンウェハの厚さが約３０ｍｍの周縁領域に制限されたラインスキャンによって書き込まれている。この図によれば、シリコンウェハエッジからの距離が−３ｍｍ（測定点１４７）から−２ｍｍ（測定点１４８）までのときの周縁部低減が約０．０２μｍであることが示されている。
【００８６】
さらに図３には、ポリシングされたこのシリコンウェハ上に被覆された層の厚さがエッジ除外領域を除くシリコンウェハのすべての直径を含むラインスキャンによって示されている。この場合、前処理中も背面に被覆される層が考慮される。この目的で、エピタキシャル成長が行われポリシングされた出発ウェハの厚さの差を形成することにより測定値が求められた。これによれば、周縁領域においてウェハの中心に向かう方向よりも厚い層が堆積されたのがわかる。
【００８７】
図４ではこのことがいっそうはっきりとしており、この図には周縁領域におけるエピタキシャル層の厚さが示されている。測定点１４７（エッジから−３ｍｍ）と測定点１４８（エッジから−２ｍｍ）との間で厚さの差は約０．０２μｍであり、つまりこれはポリシングされたシリコンウェハによりエピタキシャル堆積前にもたらされた周縁部の低減に相応する。したがって出発ジオメトリにおける厚さの低減は、Ｒ−２ｍｍの周縁領域まで補償される。
【００８８】
ここでは以下のプロセスパラメータを使用した：基板を伴わないサセプタを１１００°Ｃまで加熱、６０ｓｌｍのＨ2流で２０ｓの処理時間によるＨ2ベーク前処理、５０ｓｌｍのＨ2流で４０ｓの処理時間によるＨＣｌエッチング処理、１１２０°Ｃの堆積温度で１７ＳＬＭのＴＣＳ流および６３ｓｅｃの堆積時間によるエピタキシャル堆積。
【００８９】
図５にも、エピタキシャルシリコンウェハの厚さがラインスキャンによって示されている。ここではもはや周縁部低減は生じておらず、この場合、エッジ除外領域は２ｍｍである。これはエピタキシャル層により完全に補償される。
【００９０】
図６には、約３０ｍｍの周縁領域についてエピタキシャルシリコンウェハの厚さが示されている。この場合、エピタキシャルシリコンウェハの周縁部ジオメトリが格段に改善されている。２ｍｍのエッジ除外領域ではエッジロールオフはもはや識別できない。
【００９１】
図７には、周縁領域においてシリコンウェハの背面に被覆されたエピタキシャル層の厚さが、それぞれ異なる４つのＨＣｌ前処理時間に関してラインスキャンにより示されている。ここではそれぞれ水素雰囲気のもとでの前処理（ベーク Bake）は実施しなかった。これによれば、エッチング処理時間を変えることによりシリコンウェハ周縁部まで２ｍｍの間隔のところで１０〜８０ｎｍの層厚を所期のように被着できることが示されている。ここに示されているようにエッチング処理時間が長くなると、いっそう内側に向かってエピタキシャル層が堆積され、このことはエッチングが長くなるといっそう内側に向かって背面における酸化物がエッチングされたことと関係している。エピタキシャル堆積はそれぞれ、ＴＣＳにより１１２０°Ｃの堆積温度および１７ＳＬＭのＴＣＳ流で６３秒にわたり行われた。Ｈ2流はそれぞれ５０ｓｌｍとした。サセプタは事前に基板なしで１１００°Ｃまで加熱された。
【００９２】
図８にも、シリコンウェハ背面に被覆されたエピタキシャル層の厚さが、それぞれ異なる７つのＨＣｌ前処理時間に関してラインスキャンにより示されている。ただしここではそれぞれ、水素雰囲気のもとでの２０秒の前処理（ベーク）が実施された。これによれば、エッチング処理時間を０〜１２０秒まで変えることにより、周縁部まで２ｍｍの間隔のところで１０〜１１０ｎｍの層厚を所期のように被着できることが示されている。ここに示されているようにエッチング処理時間が長くなると、いっそう内側に向かってエピタキシャル層が堆積され、このことはエッチングが長くなるといっそう内側に向かって背面における酸化物がエッチングされたことと関係している。エピタキシャル堆積はそれぞれ、ＴＣＳにより１１２０°Ｃの堆積温度および１７ＳＬＭのＴＣＳ流で６３秒にわたり行われた。Ｈ2流はＨ2前処理ではそれぞれ６０ｓｌｍ、ＨＣｌ処理では５０ｓｌｍであった。サセプタは事前に基板なしで１１００°Ｃまで加熱された。
【００９３】
図９には、シリコンウェハ背面に被覆されたエピタキシャル層の厚さが、それぞれ異なる５つのＨＣｌ前処理時間に関してラインスキャンにより示されている。ここではそれぞれ、水素雰囲気のもとでの６０秒ないしは１２０秒の前処理（ベーク）が実施された。これによれば、エッチング処理時間を変えることによりシリコンウェハ背面上の周縁領域において３０〜１２０ｎｍの層厚を所期のように被着できることが示されている。ここに示されているようにエッチング処理時間が長くなると、いっそう内側に向かってエピタキシャル層が堆積され、このことはエッチングが長くなるといっそう内側に向かって背面における自然酸化物がエッチングされることと関係している。したがってＨ2ベーク処理時間およびＨＣＬ処理時間がそれぞれ１２０秒の場合、エッジから１３ｍｍの間隔の領域（測定点１３７ｍｍ）まで堆積が行われる。エピタキシャル堆積はそれぞれ、ＴＣＳにより１１２０°Ｃの堆積温度および１７ＳＬＭのＴＣＳ流で６３秒にわたり行われた。Ｈ2流はＨ2前処理ではそれぞれ６０ｓｌｍ、ＨＣｌ処理では５０ｓｌｍであった。サセプタは事前に基板なしで１１００°Ｃまで加熱された。
【図面の簡単な説明】
【００９４】
【図１】ポリシングされたシリコンウェハの厚さをラインスキャンにより示す図
【図２】ポリシングされたシリコンウェハの厚さを周縁領域におけるラインスキャンにより示す図
【図３】シリコンウェハ上に堆積したエピタキシャル層の厚さをラインスキャンにより示す図
【図４】周縁領域におけるエピタキシャル層の厚さを示す図
【図５】エピタキシャル成長を行ったシリコンウェハの厚さをラインスキャンにより示す図
【図６】エピタキシャル成長を行ったこのシリコンウェハの周縁領域における厚さを示す図
【図７】Ｈ2ベーク処理を伴わない種々のＨＣｌ処理時間についてシリコンウェハ上のエピタキシャル堆積層の厚さをラインスキャンにより示す図
【図８】それぞれ２０秒のＨ2ベーク処理を伴う種々のＨＣｌ処理時間についてシリコンウェハ上のエピタキシャル堆積層の厚さをラインスキャンにより示す図
【図９】６０秒ないしは１２０秒のＨ2ベーク処理を伴う種々のＨＣｌ処理時間についてシリコンウェハ上のエピタキシャル堆積層の厚さをラインスキャンにより示す図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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