(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面上に形成される不揮発性半導体記憶装置であって、
外部電源電位を受けて、内部電位を生成する内部電源回路と、
コマンド信号に応じて、前記不揮発性半導体記憶装置の動作を制御する制御回路と、
複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、
前記メモリセルアレイは、それぞれ、一括して消去動作を行なう単位となる複数のメモリセルブロックに分割され、
前記メモリセルブロックごとに対応して前記半導体基板の主表面に設けられ、前記メモリセルブロックに属する前記メモリセルトランジスタが設けられる第１導電型の複数の第１のウェル領域と、
前記複数の第１のウェル領域を電気的に分離するための第２導電型の第２のウェル領域と、
前記メモリセルアレイの列に対応して、前記複数のメモリセルブロックに共通に設けられる複数の主ビット線と、
前記メモリセルブロックごとに前記メモリセルトランジスタの列に対応して設けられ、前記メモリセルトランジスタと結合する複数の副ビット線と、
前記副ビット線ごとに対応して設けられ、各々が対応する前記副ビット線と前記複数の主ビット線のうちの対応する主ビット線とを選択的に接続するための複数の選択トランジスタと、
前記複数の選択トランジスタのうち選択された選択トランジスタのゲートには導通状態となる電位を、非選択の選択トランジスタのゲートには遮断状態となる電位を与えるセル選択回路とをさらに備え、
前記選択トランジスタの各々は、前記複数の第１のウェル領域のうち、前記対応する副ビット線が結合する前記メモリセルトランジスタと同一の第１のウェル領域に設けられ、
前記内部電源回路は、
負電位を生成する負電圧生成回路と、
前記不揮発性半導体記憶装置の読出動作において、前記選択トランジスタのゲートに与える電位を生成する読出電圧生成回路とを含み、
前記不揮発性半導体記憶装置は、
前記不揮発性半導体記憶装置の消去動作におけるベリファイ動作において、前記第１のウェル領域の電位レベルを選択的に前記負電位とするための手段と、
前記ベリファイ動作において、前記読出電圧生成回路からの出力電位を、前記負電位が前記第１のウェル領域に与えられたことによる前記選択トランジスタのしきい値変化に対応して変更した上で、前記選択トランジスタのゲートに与える電圧変換回路とをさらに備える、不揮発性半導体記憶装置。
【請求項２】
半導体基板の主表面上に形成される不揮発性半導体記憶装置であって、
外部電源電位を受けて、内部電位を生成する内部電源回路と、
コマンド信号に応じて、前記不揮発性半導体記憶装置の動作を制御する制御回路と、
複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、
前記メモリセルアレイは、それぞれ、一括して消去動作を行なう単位となる複数のメモリセルブロックに分割され、
前記メモリセルブロックごとに対応して前記半導体基板の主表面に設けられ、前記メモリセルブロックに属する前記メモリセルトランジスタが設けられる第１導電型の複数の第１のウェル領域と、
前記複数の第１のウェル領域を電気的に分離するための第２導電型の第２のウェル領域と、
前記メモリセルアレイの列に対応して、前記複数のメモリセルブロックに共通に設けられる複数の主ビット線と、
前記メモリセルブロックごとに前記メモリセルトランジスタの列に対応して設けられ、前記メモリセルトランジスタと結合する複数の副ビット線と、
前記副ビット線ごとに対応して設けられ、各々が対応する前記副ビット線と前記複数の主ビット線のうちの対応する主ビット線とを選択的に接続するための複数の選択トランジスタと、
前記複数の選択トランジスタのうち選択された選択トランジスタのゲートには導通状態となる電位を、非選択の選択トランジスタのゲートには遮断状態となる電位を与えるセル選択回路とをさらに備え、
前記選択トランジスタの各々は、前記複数の第１のウェル領域のうち、前記対応する副ビット線が結合する前記メモリセルトランジスタと同一の第１のウェル領域に設けられ、
前記内部電源回路は、
負電位を生成する負電圧生成回路と、
前記不揮発性半導体記憶装置の読出動作およびベリファイ動作において、前記選択トランジスタのゲートに与える電位を生成する読出電圧生成回路とを含み、
前記不揮発性半導体記憶装置は、
選択された前記メモリセルトランジスタからデータの読出を行ない、かつ、前記ベリファイ動作において前記選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプと、
前記不揮発性半導体記憶装置の消去動作におけるベリファイ動作において、前記第１のウェル領域の電位レベルを選択的に前記負電位とするための手段と、
前記ベリファイ動作において、前記負電位が前記第１のウェル領域に与えられたことによる前記選択トランジスタのしきい値変化に対応して、前記センスアンプの感度を変更するセンス感度変更回路とをさらに備える、不揮発性半導体記憶装置。
【請求項３】
半導体基板の主表面上に形成される不揮発性半導体記憶装置であって、
外部電源電位を受けて、内部電位を生成する内部電源回路と、
コマンド信号に応じて、前記不揮発性半導体記憶装置の動作を制御する制御回路と、
複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、
前記メモリセルアレイは、それぞれ、一括して消去動作を行なう単位となる複数のメモリセルブロックに分割され、
前記メモリセルブロックごとに対応して前記半導体基板の主表面に設けられ、前記メモリセルブロックに属する前記メモリセルトランジスタが設けられる第１導電型の複数の第１のウェル領域と、
前記複数の第１のウェル領域を電気的に分離するための第２導電型の第２のウェル領域と、
前記メモリセルアレイの列に対応して、前記複数のメモリセルブロックに共通に設けられる複数の主ビット線と、
前記メモリセルブロックごとに前記メモリセルトランジスタの列に対応して設けられ、前記メモリセルトランジスタと結合する複数の副ビット線と、
前記副ビット線ごとに対応して設けられ、各々が対応する前記副ビット線と前記複数の主ビット線のうちの対応する主ビット線とを選択的に接続するための複数の選択トランジスタと、
前記複数の選択トランジスタのうち選択された選択トランジスタのゲートには導通状態となる電位を、非選択の選択トランジスタのゲートには遮断状態となる電位を与えるセル選択回路とをさらに備え、
前記選択トランジスタの各々は、前記複数の第１のウェル領域のうち、前記対応する副ビット線が結合する前記メモリセルトランジスタと同一の第１のウェル領域に設けられ、
前記内部電源回路は、
負電位を生成する負電圧生成回路と、
前記不揮発性半導体記憶装置の読出動作において、前記選択トランジスタのゲートに与える電位を生成する読出電圧生成回路とを含み、
前記不揮発性半導体記憶装置は、
前記不揮発性半導体記憶装置のプログラム動作およびプログラムベリファイ動作において、前記第１のウェル領域の電位レベルを選択的に前記負電位とするための手段と、
前記プログラムベリファイ動作において、前記読出電圧生成回路からの出力電位を、前記負電位が前記第１のウェル領域に与えられたことによる前記選択トランジスタのしきい値変化に対応して変更した上で、前記選択トランジスタのゲートに与える電圧変換回路とをさらに備える、不揮発性半導体記憶装置。
【請求項４】
半導体基板の主表面上に形成される不揮発性半導体記憶装置であって、
外部電源電位を受けて、内部電位を生成する内部電源回路と、
コマンド信号に応じて、前記不揮発性半導体記憶装置の動作を制御する制御回路と、
複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、
前記メモリセルアレイは、それぞれ、一括して消去動作を行なう単位となる複数のメモリセルブロックに分割され、
前記メモリセルブロックごとに対応して前記半導体基板の主表面に設けられ、前記メモリセルブロックに属する前記メモリセルトランジスタが設けられる第１導電型の複数の第１のウェル領域と、
前記複数の第１のウェル領域を電気的に分離するための第２導電型の第２のウェル領域と、
前記メモリセルアレイの列に対応して、前記複数のメモリセルブロックに共通に設けられる複数の主ビット線と、
前記メモリセルブロックごとに前記メモリセルトランジスタの列に対応して設けられ、前記メモリセルトランジスタと結合する複数の副ビット線と、
前記副ビット線ごとに対応して設けられ、各々が対応する前記副ビット線と前記複数の主ビット線のうちの対応する主ビット線とを選択的に接続するための複数の選択トランジスタと、
前記複数の選択トランジスタのうち選択された選択トランジスタのゲートには導通状態となる電位を、非選択の選択トランジスタのゲートには遮断状態となる電位を与えるセル選択回路とをさらに備え、
前記選択トランジスタの各々は、前記複数の第１のウェル領域のうち、前記対応する副ビット線が結合する前記メモリセルトランジスタと同一の第１のウェル領域に設けられ、
前記内部電源回路は、
負電位を生成する負電圧生成回路と、
前記不揮発性半導体記憶装置の読出動作、プログラム動作およびプログラムベリファイ動作において、前記選択トランジスタのゲートに与える電位を生成する読出電圧生成回路とを含み、
前記不揮発性半導体記憶装置は、
選択された前記メモリセルトランジスタからデータの読出を行ない、かつ、前記プログラムベリファイ動作において前記選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプと、
前記プログラム動作および前記プログラムベリファイ動作において、前記第１のウェル領域の電位レベルを選択的に前記負電位とするための手段と、
前記プログラムベリファイ動作において、前記負電位が前記第１のウェル領域に与えられたことによる前記選択トランジスタのしきい値変化に対応して、前記センスアンプの感度を変更するセンス感度変更回路とをさらに備える、不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的にデータの書込、消去が可能で、かつ電源をオフ状態とした場合も情報を記憶することが可能な不揮発性半導体記憶装置の構成に関するものである。
【０００２】
【従来の技術】
不揮発性半導体装置は、たとえば、近年の携帯電話やインターネット等の携帯情報端末を用いたデジタル情報通信網の発達に伴い、各携帯端末において情報を不揮発的に記憶しておくことが可能な記憶装置としてシステムに搭載されている。このような不揮発性半導体記憶装置としては、たとえば、記憶されたデータを所定のビット数について一括して電気的に消去可能であり、かつ、電気的にデータの書込が可能なフラッシュメモリがある。
【０００３】
図１６は、このようなフラッシュメモリのうち、いわゆるＮＯＲ型フラッシュメモリのメモリセルトランジスタの断面構造およびその第１の消去動作を説明するための概念図である。
【０００４】
図１６を参照して、フラッシュメモリのメモリセルは、半導体基板の主表面に形成されたＰウェル１０上に積層される積層ゲートを備える。この積層ゲートは、ゲート酸化膜１３、多結晶シリコン等からなるフローティングゲート１４、リーク対策のため酸化膜、窒化膜、酸化膜の３層構造を有したＯＮＯ膜と呼ばれる絶縁膜１５および多結晶シリコン等からなるコントロールゲート１６を備える。また、Ｐウェル１０上の上記積層ゲートに近接して、それぞれＮ型のソース領域１２ａおよびドレイン領域１２ｂが自己整合的に形成されている。
【０００５】
以下では、ソース領域にはソース電圧Ｖｓが、ドレイン領域にはドレイン電圧Ｖｄが、コントロールゲートにはコントロール電圧Ｖｃｇが、Ｐウェル１０にはウェル電位Ｖｗがそれぞれ印加されているものとする。
【０００６】
図１６に示したフラッシュメモリのメモリセルにおける消去動作においては、メモリセルセルのソースに印加するソース電圧Ｖｓとして、外部電源電圧から昇圧した高電圧Ｖｐｐ（〜１０Ｖ）を印加し、ドレインはフローティング状態とし、Ｐウェル１０の電位Ｖｗとしては、接地電位とすることで、フローティングゲート１４中に蓄積された電子をソース側に引抜く方法がある。
【０００７】
図１７は、このようなＮＯＲ型フラッシュメモリが配列されたメモリセルアレイの断面構造を示す図である。
【０００８】
図１７に示した構成においては、データの書換単位をできるだけ細分化するために、ビット線の構成を、ビット線をメインビット線ＭＢＬと、セレクトトランジスタＴｒｓ１またはＴｒｓ２を介してそれぞれメインビット線ＭＢＬと接続するサブビット線ＳＢＬ１またはＳＢＬ２とからなる階層構成としている。すなわち、セレクトトランジスタＴｒｓにより選択されたサブビット線ＳＢＬ１（またはＳＢＬ２）の接続するメモリセルブロックについてのみデータの書換が行なわれることになる。
【０００９】
図１６に示したように、ソースから電子を引抜くことで消去動作を行なう場合は、メモリセルトランジスタのバックゲート、すなわちＰウェル１０は、各消去ブロック間ならびにセレクトトランジスタ間のすべてについて共通に設けられる構成とすることが可能である。
【００１０】
一方で、ＮＯＲ型フラッシュメモリの消去方法としては、メモリセルのバックゲート、すなわちＰウェル１０に高電圧を印加することで、フローティングゲート１４中の電子をＰウェル１０側に引抜くことにより、メモリセルトランジスタのしきい値電圧Ｖｔｈを下げる方法がある。
【００１１】
図１８は、このようなＮＯＲ型フラッシュメモリの第２の消去方法を説明するための概念図である。
【００１２】
図１８に示すように、このような第２の消去方法においては、メモリセルトランジスタのソース電位Ｖｓおよびドレイン電位Ｖｄはともに昇圧電位Ｖｐｐとされ、さらに、Ｐウェルの電位も昇圧電位Ｖｐｐとされている。
【００１３】
コントロールゲートの電位は、たとえば接地電位とされる。
図１９は、このようなＰウェル１０（バックゲート）から電子を抜き取ることにより消去を行なう場合のメモリセルアレイの構成を説明するための断面図である。
【００１４】
図１８において説明した方法では、Ｐウェル１０側に電子を引抜くことにより消去動作を行なうため、各データの書換単位（メモリブロック）ごとに、Ｐウェル１０．１および１０．２をそれぞれＮウェル８により分離して形成する必要がある。しかも、書換動作を行なうためのメモリブロックを選択するセレクトトランジスタＴｒｓ１またはＴｒ２についても、これらが形成されるＰウェル１０．０は、書換単位となるメモリブロックのＰウェル１０．１および１０．２とは分離して形成する必要がある。
【００１５】
このように、第２の消去方法においては、第１の消去方法よりも信頼性等の観点から有利であるものの、各書換単位のメモリブロックと、セレクトゲートＴｒｓ１およびＴｒ２を形成するウェルをそれぞれ分離して形成するために、ウェル分離のために必要となる領域が増大し、メモリセル面積が増大してしまうという問題点があった。
【００１６】
【発明が解決しようとする課題】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、メモリセルトランジスタの信頼性を維持しつつ、メモリセルアレイの面積の増大を抑制することが可能な不揮発性半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】
請求項１記載の不揮発性半導体記憶装置は、半導体基板の主表面上に形成される不揮発性半導体記憶装置であって、外部電源電位を受けて、内部電位を生成する内部電源回路と、コマンド信号に応じて、不揮発性半導体記憶装置の動作を制御する制御回路と、複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、メモリセルアレイは、それぞれ、一括して消去動作を行なう単位となる複数のメモリセルブロックに分割され、メモリセルブロックごとに対応して半導体基板の主表面に設けられ、メモリセルブロックに属するメモリセルトランジスタが設けられる第１導電型の複数の第１のウェル領域と、複数の第１のウェル領域を電気的に分離するための第２導電型の第２のウェル領域と、メモリセルアレイの列に対応して、複数のメモリセルブロックに共通に設けられる複数の主ビット線と、メモリセルブロックごとにメモリセルトランジスタの列に対応して設けられ、メモリセルトランジスタと結合する複数の副ビット線と、副ビット線ごとに対応して設けられ、各々が対応する副ビット線と複数の主ビット線のうちの対応する主ビット線とを選択的に接続するための複数の選択トランジスタと、複数の選択トランジスタのうち選択された選択トランジスタのゲートには導通状態となる電位を、非選択の選択トランジスタのゲートには遮断状態となる電位を与えるセル選択回路とをさらに備え、選択トランジスタの各々は、複数の第１のウェル領域のうち、対応する副ビット線が結合するメモリセルトランジスタと同一の第１のウェル領域に設けられる。
【００１８】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成に加えて、各メモリセルトランジスタは、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１および第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートとフローティングゲートとは絶縁されたコントロールゲートとを有する２層ゲート電極とを含み、消去動作においてフローティングゲートから電荷をチャネル側に引き抜くための電位をコントロールゲート、第１および第２の拡散層および第１のウェルに選択的に与えるための消去手段をさらに備える。
【００１９】
請求項３記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成に加えて、内部電源回路は、外部電源電位よりも高い昇圧電位を生成する昇圧回路を含み、不揮発性半導体記憶装置の消去動作において、副ビット線の電位レベルを選択的に昇圧電位とするための手段と、複数の第１のウェル領域の電位と第２のウェル領域の電位とを独立に制御することが可能なウェル電位制御回路とをさらに備え、ウェル電位制御回路は、消去動作において、第１のウェル領域と第２のウェル領域とにより形成されるＰＮ接合が順方向にバイアスされないように制御しつつ、第２のウェル領域の電位および第１のウェル領域の電位を選択的に昇圧電位とする。
【００２０】
請求項４記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成に加えて、内部電源回路は、負電位を生成する負電圧生成回路と、不揮発性半導体記憶装置の読出動作において、選択トランジスタのゲートに与える電位を生成する読出電圧生成回路とを含み、不揮発性半導体記憶装置の消去動作におけるベリファイ動作において、第１のウェル領域の電位レベルを選択的に負電位とするための手段と、ベリファイ動作において、読出電圧生成回路からの出力電位を、負電位が第１のウェル領域に与えられたことによる選択トランジスタのしきい値変化に対応して変更した上で、選択トランジスタのゲートに与える電圧変換回路とをさらに備える。
【００２１】
請求項５記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成に加えて、内部電源回路は、負電位を生成する負電圧生成回路と、不揮発性半導体記憶装置の読出動作およびベリファイ動作において、選択トランジスタのゲートに与える電位を生成する読出電圧生成回路とを含み、選択されたメモリセルトランジスタからデータの読出を行ない、かつ、ベリファイ動作において選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプと、不揮発性半導体記憶装置の消去動作におけるベリファイ動作において、第１のウェル領域の電位レベルを選択的に負電位とするための手段と、ベリファイ動作において、負電位が第１のウェル領域に与えられたことによる選択トランジスタのしきい値変化に対応して、センスアンプの感度を変更するセンス感度変更回路とをさらに備える。
【００２２】
請求項６記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成に加えて、内部電源回路は、負電位を生成する負電圧生成回路と、不揮発性半導体記憶装置の読出動作において、選択トランジスタのゲートに与える電位を生成する読出電圧生成回路とを含み、不揮発性半導体記憶装置のプログラム動作およびプログラムベリファイ動作において、第１のウェル領域の電位レベルを選択的に負電位とするための手段と、プログラムベリファイ動作において、読出電圧生成回路からの出力電位を、負電位が第１のウェル領域に与えられたことによる選択トランジスタのしきい値変化に対応して変更した上で、選択トランジスタのゲートに与える電圧変換回路とをさらに備える。
【００２３】
請求項７記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成に加えて、内部電源回路は、負電位を生成する負電圧生成回路と、不揮発性半導体記憶装置の読出動作、プログラム動作およびプログラムベリファイ動作において、選択トランジスタのゲートに与える電位を生成する読出電圧生成回路とを含み、選択されたメモリセルトランジスタからデータの読出を行ない、かつ、プログラムベリファイ動作において選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプと、プログラム動作およびプログラムベリファイ動作において、第１のウェル領域の電位レベルを選択的に負電位とするための手段と、プログラムベリファイ動作において、負電位が第１のウェル領域に与えられたことによる選択トランジスタのしきい値変化に対応して、センスアンプの感度を変更するセンス感度変更回路とをさらに備える。
【００２４】
請求項８記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成に加えて、内部電源回路は、外部電源電位よりも高い昇圧電位を生成する昇圧回路を含み、制御回路により制御されて、不揮発性半導体記憶装置の消去動作後のリセット動作において、主ビット線および副ビット線の電位レベルを選択的にリセットするための手段と、制御回路により制御されて、複数の第１のウェル領域の電位と第２のウェル領域の電位とを独立に制御してリセットすることが可能なウェル電位制御回路とをさらに備え、制御回路は、リセット動作において、第１のウェル領域と第２のウェル領域とにより形成されるＰＮ接合ならびに第１のウェルと第１および第２の拡散層とにより形成されるＰＮ接合のいずれもが順方向にバイアスされないように制御しつつ、第１および第２のウェル領域の電位および主ビット線および副ビット線の電位を選択的にリセットする。
【００２５】
【発明の実施の形態】
［実施の形態１］
［不揮発性半導体記憶装置の構成］
図１は、本発明の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【００２６】
図１を参照して、半導体記憶装置１０００は、内部にＲＯＭを備え、このＲＯＭに保持しているプログラムコードと外部から与えられるコマンド信号に基づき書込および消去の制御を行なうＣＰＵ２０と、ＣＰＵ２０より制御されて、電源電位Ｖｃｃから昇圧した昇圧電位Ｖｐｐを発生させる昇圧電位発生回路４０と、ＣＰＵ２０に制御されて、負電位の出力電位Ｖｏｕｔ−を発生させる負電圧発生回路８０と、ベリファイ動作においてワード線に供給するベリファイ電圧Ｖｖｅを発生するベリファイ電圧発生回路１００と、セレクトトランジスタのゲートに与えるリード電圧Ｖｓｇを生成するリード電圧発生回路１１０と、ワード線駆動電位ＶWLを発生させるワード線ブースト回路１２０と、ＣＰＵ２０によって制御され、電源電位Ｖｃｃ、接地電位ＧＮＤ、電位Ｖｐｐ、電位Ｖｏｕｔ−、電位Ｖｓｇおよび電位ＶWLを受けて、各内部回路に分配するディストリビュータ１４０とを含む。
【００２７】
昇圧電位発生回路４０および負電圧発生回路８０は、接地電位ＧＮＤと外部電源電位Ｖｃｃとを受けて動作するチャージポンプ回路を含む。
【００２８】
半導体記憶装置１０００は、さらに、メモリセルアレイ２６０を含む。メモリアレイ２６０は、それぞれがＮウェルにより分離されたＰウェル（ＷＥＬＬ）の内部に形成されるメモリブロックＭＢＬ０〜ＭＢＬｎを含む。不揮発性半導体記憶装置１０００の消去動作は、このメモリブロックＭＢＬ０〜ＭＢＬｎの各々を単位として行なわれる。
【００２９】
メモリブロックＭＢＬ０は、メモリセル３０、３２と、セレクトトランジスタ２８とを含む。メモリブロックＭＢＬ０では、Ｘデコーダ１８０によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するメモリセルが選択される。書込み動作においては、この選択されたメモリセルは、メインビット線ＭＢＬからセレクトゲート２８およびサブビット線ＳＢＬを介して、データに対応する信号を受けてデータ保持を行なう。
【００３０】
図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するメモリセル３０，３２およびセレクトゲート２８が代表的に図示されている。
【００３１】
すなわち、図１に示したメモリセルアレイ２６０は、ビット線がメインビット線ＭＢＬとサブビット線ＳＢＬに階層化された、いわゆるＤＩＮＯＲ（Divided bit line NOR）型のメモリセルアレイ構造を有する。
【００３２】
半導体記憶装置１０００は、さらに、アドレス信号ＡＤＲを受けるアドレスバッファ１６０と、アドレスバッファからアドレス信号を受けて、ディストリビュータから電位の供給を受け、セレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１、ソース線ＳＬおよびウェルの各電位を決定するＸデコーダ１８０と、データ入出力信号ＤＩＯを授受するための入出力バッファ２２０と、アドレスバッファ１６０からのアドレス信号を受けデコードするＹデコーダ２００と、読出動作時にデータ読出しを行ない、ベリファイ動作時に選択されたメモリセルトランジスタのしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ帯２１０と、Ｙデコーダ２００の出力に応じてデータ入出力信号に対応しメインビット線ＭＢＬに高電圧を印加し、また、読出し動作ではカラム選択を行ない、メインビット線ＭＢＬとセンスアンプとを選択的に接続するためのコラム系制御回路２４０とを含む。
【００３３】
Ｘデコーダは、図示しないが、ワード線を選択するためのＷＬデコーダと、セレクタゲートを選択するためのＳＧデコーダと、選択されたメモリブロックに対応するウェル領域のウェル電位を選択的に制御するウェル電位制御回路と、ソース線を選択するためのＳＬデコーダとを含む。
【００３４】
コラム系制御回路２４０は、ラッチ回路を有しラッチしているデータに基づき書込時にメインビット線ＭＢＬに高電圧を印加するかどうかを決定するページバッファを含む。
【００３５】
ＷＬブースト回路１２０は、高速アクセスを実現するために読出時に選択されたワード線ＷＬに与える昇圧電位を発生する回路であり、リード電圧発生回路１１０は、選択されたセレクトゲートＳＧに与える昇圧電位を発生する回路である。
【００３６】
図２は、図１に示した実施の形態１の不揮発性半導体記憶装置１０００のメモリセルアレイの断面構造を示す図である。図２においては、図１に示した構成のうち、メモリブロックＭＢＬ１およびＭＢＬ２の部分の構成を抜き出して示す。
【００３７】
図２を参照して、実施の形態１の不揮発性半導体記憶装置１０００においては、セレクトトランジスタＴｒｓ１の形成されるＰウェルを、対応するメモリセルブロックの形成されるＰウェル１０．１と共通に形成している。セレクトトランジスタＴｒｓ２についても同様である。
【００３８】
さらに、異なるデータ書換単位のメモリセルブロックのウェル同士は、Ｎウェル８により分離されている。セレクトトランジスタＴｒｓ１またはＴｒｓ２のドレインは、各々対応するメインビット線ＭＢＬと接続し、セレクトトランジスタＴｒｓ１またはＴｒｓ２のソースは、それぞれ対応するサブビット線ＳＢＬ１またはＳＢＬ２と接続されている。
【００３９】
消去動作を行なう場合は、選択されたメモリセルブロックのＰウェル、たとえばＰウェル１０．１およびＮウェル８には昇圧電位Ｖｐｐ（〜１０Ｖ）の昇圧電位が印加される。一方、非選択のメモリセルブロックＭＢＬ２のＰウェル１０．２には接地電位ＧＮＤ（０Ｖ）が印加される。
【００４０】
このとき、選択メモリセルブロックＭＢＬ１のセレクトトランジスタＴｒｓ１のドレイン（Ｎ型）と、選択メモリセルブロックＭＢＬ１のＰウェル１０．１により構成されるＰＮ接合に順方向に電圧が印加されることにより、選択メモリセルブロックＭＢＬ１のＰウェル１０．１に印加された昇圧電位Ｖｐｐがメインビット線ＭＢＬに伝搬することになる。
【００４１】
すなわち、消去動作時には、メインビット線ＭＢＬの電位は、昇圧電位Ｖｐｐまで上昇することになるが、非選択メモリブロックＭＢＬ２のセレクトトランジスタＴｒｓ２のゲートには、接地電位ＧＮＤ（０Ｖ）が印加されているため、このようなメインビット線ＭＢＬの電位Ｖｐｐは、非選択メモリセルブロックＭＢＬ２のサブビット線ＳＢＬ２には伝達されない。
【００４２】
一方、選択メモリセルブロックＭＢＬ１のセレクトトランジスタＴｒｓ１のゲート電位は、たとえば昇圧電位Ｖｐｐとされており、これにより、選択メモリセルブロック内のメモリセルのドレインおよびＰウェルには昇圧電位Ｖｐｐが印加されることになり、フローティングゲート１４からＰウェル１０．１に対して電子が引抜かれ、消去動作が行なわれる。
【００４３】
以上のような構成とすることで、セレクトトランジスタＴｒｓ１およびＴｒｓ２を対応するメモリブロックのメモリセルと同一のウェル内に形成することが可能であるため、図１９に示した従来の構成と比較して、ウェル分離領域の面積を削減することが可能となる。
【００４４】
したがって、メモリセルアレイの面積を大幅に縮小でき、チップサイズも大幅に削減することが可能となる。
【００４５】
［実施の形態２］
実施の形態２の不揮発性半導体記憶装置は、実施の形態１の不揮発性半導体記憶装置１０００の構成において、Ｘデコーダ１８０中に含まれ、ウェル電位を選択的に制御するウェル電位制御回路１８８の構成が異なる。
【００４６】
すなわち、図２に示したとおり、バックゲートから電子を引抜くことで、メモリセルに記録されたデータを消去する構成においては、Ｐ基板１とＰウェル１０との分離を行なうために、Ｎウェル８がＰ基板１とＰウェル１０との間に形成されている。
【００４７】
図２に示した構成においては、消去動作においては、消去されるメモリセルブロックのＰウェルに昇圧電位Ｖｐｐが印加されるのと同時に、Ｎウェルにも昇圧電位Ｖｐｐが印加される。
【００４８】
しかしながら、Ｎウェル８は、複数のメモリセルブロックに共通に形成されているため、Ｐ基板１およびＰウェル１０との接合容量が大きくなっているため、選択ブロックのＰウェル１０の電位が昇圧電位Ｖｐｐに立上がる時間よりも、Ｎウェル８の電位が昇圧電位Ｖｐｐまで立上がる時間が遅くなる可能性がある。
【００４９】
図３は、図２に示した構成において、Ｐウェル１０の電位を接地電位ＧＮＤ（０Ｖ）から昇圧電位Ｖｐｐに立上げ、Ｎウェル８の電位を電源電位Ｖｃｃから昇圧電位Ｖｐｐまで立上げる際の動作を説明するための概念図である。
【００５０】
図３に示すとおり、Ｐウェル１０、Ｎウェル８およびＰ基板１により寄生バイポーラトランジスタＴＢｐが形成されている。
【００５１】
図４は、図３に示したようなウェル構造に対して、Ｐウェル１０およびＮウェル８の電位を、昇圧電位Ｖｐｐまで昇圧させる動作の時間経過を説明するためのタイミングチャートである。
【００５２】
図４を参照して、上述したように、Ｐウェル１０の電位よりもＮウェル８の電位が遅く立上がった場合、Ｐウェル１０とＰ基板１との間の寄生ＰＮＰバイポーラトランジスタＢＴｐが導通状態となり、時刻ｔ１から時刻ｔ２の期間において、Ｐウェル１０とＰ基板１とが電気的に導通状態となる可能性が生じる。
【００５３】
この場合、昇圧電位Ｖｐｐを発生する昇圧電位発生回路４０内のチャージポンプの電流駆動能力は、一般には小さな値しか有しないため、このようにＰウェル１０とＰ基板１とが電気的に導通状態となってしまうと、このチャージポンプの出力電位Ｖｐｐが所望の値よりも低下してしまうという不具合が生じる可能性がある。
【００５４】
そこで、実施の形態２の不揮発性半導体記憶装置においては、消去動作時にはＰウェル１０とＮウェル８の電位を比較し、常にＮウェル８の電位がＰウェル１０の電位以上となるようにＰウェル１０およびＮウェル８の電位レベルを制御する。
【００５５】
図５は、このような実施の形態２のウェル電位制御回路１８８の構成を説明するための概略ブロック図である。なお、図５においては、複数のメモリセルブロックのうちの１つに対応する構成のみを抜き出して示す。
【００５６】
ウェル電位制御回路１８８は、昇圧電位発生回路４０中のチャージポンプの出力と接地電位とを受けて、アドレス信号に基づいてＣＰＵ２０により制御されＰウェル１０に接地電位と昇圧電位発生回路４０の出力とのいずれかを選択的に与えるスイッチング素子ＳＷ１と、チャージポンプの出力と電源電位Ｖｃｃとを受けて、いずれかを選択的にＮウェル８に与えるスイッチング素子ＳＷ２と、Ｐウェル１０およびＮウェル８の電位レベルを受けて、Ｎウェル８の電位が高いときには活性状態の信号を出力する差動増幅器ＤＡＭＰとを備える。
【００５７】
スイッチング回路ＳＷ１およびＳＷ２は、ＣＰＵ２０からの制御信号に応じて昇圧電位Ｖｐｐを伝達する。このとき、スイッチング回路ＳＷ１は、ＣＰＵ２０からの制御信号により昇圧電位Ｖｐｐを伝達することが指定され、かつ、差動増幅器ＤＡＭＰからの出力信号が活性状態である期間のみ、昇圧電位Ｖｐｐを伝達する。
【００５８】
したがって、Ｐウェル１０の電位レベルよりもＮウェル８の電位レベルが高い期間中のみＰウェル１０には昇圧電位Ｖｐｐが供給されることになる。
【００５９】
図６は、このような動作を行なった場合の選択メモリセルブロックのＰウェル１０およびＮウェル８の出力レベルの変化を説明するためのタイミングチャートである。
【００６０】
図６を参照して、Ｎウェル８の電位レベルが常にＰウェル１０の電位レベルより高いことにより、寄生バイポーラトランジスタＢＴｐは導通状態となることがない。
【００６１】
したがって、安定してＰウェルに高電圧を印加することが可能となり、安定した消去動作を行なうことが可能となる。
【００６２】
また、より多数のメモリブロックに共通してＮウェル８を形成することが可能となるため、Ｎウェル８を細分化する必要がなくなり、チップ面積の増大を抑制することが可能となる。
【００６３】
一方、実施の形態２においては、セレクトトランジスタＴｒｓとメモリセルトランジスタとが形成されるＰウェル１０が共通である場合について説明したが、たとえば、図１９に示したように、セレクトトランジスタＴｒｓの形成されるＰウェルとメモリセルブロックの形成されるＰウェルが分離されている場合においても、以上説明したようなウェル電位制御回路の構成とすることで、安定した消去動作が可能となる。
【００６４】
［実施の形態３］
消去動作を行なった場合に、消去ベリファイ動作や過消去ベリファイ動作を行なう際に、非選択メモリセルのリーク電流を抑制するために、メモリセルのバックゲートに負電圧を印加し、非選択メモリセルのしきい値電圧Ｖｔｈを上昇させることを行なう場合がある。
【００６５】
図７は、このような動作を行なう際の、非選択セルおよび選択セルのメモリセルのしきい値電圧の変化を説明するための概念図である。
【００６６】
図７を参照して、非選択セルにおいて、過消去等によりゲート電圧が０ボルトにおいても一定量のリーク電流が存在すると、正常なベリファイ動作を行なうことが困難となる（非選択セル特性（２））。
【００６７】
そこで、このような過消去された非選択セルに対して、バックゲートに負バイアスを印加することで、しきい値電圧を上昇させ、リーク電流を抑制することが可能となる（非選択セル特性（１））。
【００６８】
図８は、このような動作を行なう際にメモリセルトランジスタに印加される電位を説明するための概念図である。
【００６９】
ベリファイ動作においては、フローティングゲート型メモリセルトランジスタのソースには接地電位ＧＮＤが印加され、コントロールゲート（ワード線）にはベリファイ電圧Ｖｃｇが印加され、ドレインには所定電位の正電圧Ｖｄ（＞０Ｖ）が印加される。Ｐウェル１０には負電圧発生回路８０により生成された負電位がスイッチ回路ＳＷ３により選択的に印加される。
【００７０】
ところが、このようなベリファイ動作を、図２に示したようなメモリセルトランジスタとセレクトトランジスタＴｒｓ１（またはＴｒｓ２）とが同一のＰウェル内に形成されている構成に適用すると、メモリセルトランジスタのしきい値電圧Ｖｔｈが上昇するのみならず、セレクトトランジスタＴｒｓ１（またはＴｒｓ２）のしきい値電圧Ｖｔｈも上昇することになる。
【００７１】
図９は、このように、Ｐウェル１０に対して負バイアスを印加してベリファイ動作を行なった場合でも、セレクトトランジスタＴｒｓのしきい値電圧の変化に対応することが可能な不揮発性半導体記憶装置の構成を示す概略ブロック図である。
【００７２】
負電圧発生回路８０により生成された負電位は、ウェル電位制御回路１８９により、選択されたメモリセルブロックが形成されるＰウェル１０に選択的に供給される。
【００７３】
図９に示した構成において、ＳＧデコーダ１８２、ＷＬデコーダ１８４は、それぞれ図１に示したＸデコーダ中に含まれている構成と同様である。
【００７４】
図９に示す構成においては、さらに、ディストリビュータ１４０中には、ＳＧデコーダに与える電圧を、リード電圧発生回路１１０により生成された電圧からさらに、一定量上昇させるための電圧加算回路４１０が設けられている。
【００７５】
すなわち、電圧加算回路４１０により、セレクトトランジスタＴｒｓのしきい値電圧が上昇した分、セレクトトランジスタＴｒｓのゲートにベリファイ時に与える電圧が上昇される。
【００７６】
このような電圧の上昇は、特に限定されないが、たとえば、ベリファイ動作の対象となるメモリセルトランジスタＭＴ１およびＭＴ２が形成されるＰウェル１０内に形成され、かつセレクトトランジスタＴｒｓと同一の導電性を有するＮチャンネルＭＯＳトランジスタをダイオード接続した電圧リミッタを有する回路により実現できる。
【００７７】
これにより、メモリセルのリークを抑制しつつ、安定したベリファイ動作を実現することが可能となる。
【００７８】
［実施の形態４］
実施の形態４の不揮発性半導体記憶装置の構成においては、センスアンプの感度を変更することが可能な構成となっている点で、実施の形態１の構成と異なる。
【００７９】
上述した実施の形態３においては、ベリファイ動作を行なう際のセレクトトランジスタＴｒｓのゲートに印加される電圧を、このセレクトトランジスタＴｒｓのしきい値が上昇した分高く設定する構成とした。
【００８０】
実施の形態４においては、ベリファイ動作時のセレクトトランジスタＴｒｓのゲート電圧は、実施の形態１と同様に通常のリード動作時と同一の電圧とする。
【００８１】
ただし、ベリファイを行なう際のセンスアンプの感度（メモリセルに記憶されたレベルを判定する際における、メモリセルトランジスタを流れるドレイン電流のしきい値電流）を、しきい値電圧Ｖｔｈが上昇した分、高い値に設定することが可能な構成とする。
【００８２】
すなわち、セレクトトランジスタＴｒｓのしきい値電圧が高くなっている分、リード動作時と同一のゲート電位をセレクトトランジスタＴｒｓに与えたのみでは、このセレクトトランジスタＴｒｓを流れる電流量が抑制されているために、メモリセルトランジスタのしきい値が十分低下する以前に消去動作が完了したものと誤って判定されるおそれがある。
【００８３】
図１０は、このようにして、Ｐウェル１０に対して負バイアスを印加してベリファイ動作を行なった場合でも、セレクトトランジスタＴｒｓのしきい値電圧の変化に対応することが可能な実施の形態４の不揮発性半導体記憶装置の構成を示す概略ブロック図である。ベリファイ動作時には、ＣＰＵ２０により制御されて、センス感度変更回路２１２によりセンスアンプ２１０の感度が変更される。
【００８４】
図１１は、図１０に示したセンスアンプ２１０およびセンス感度変更回路２１２の構成の一例を説明するための回路図である。
【００８５】
図１１を参照して、センスアンプ２１０およびセンス感度変更回路２１２は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１１、ＮチャネルＭＯＳトランジスタＮ１１およびＮ１３を含む。トランジスタＰ１１のゲートはプリチャージ信号ＰＲＥを受ける。
【００８６】
トランジスタＮ１１と並列に、ゲートに接地電位を受けるＰチャネルＭＯＳトランジスタＰ１２が設けられ、トランジスタＮ１３と並列に、ゲートにプリチャージ信号ＰＲＥを受けるＮチャネルＭＯＳトランジスタＰ１３が設けられる。
【００８７】
センスアンプ２１０およびセンス感度変更回路２１２は、さらに、電源電位Ｖｃｃとメインビット線ＭＢＬとの間に直列に設けられるＮチャネルＭＯＳトランジスタＮ１４、Ｎ１５およびＮ１６を含む。
【００８８】
電源電位Ｖｃｃと結合するトランジスタＮ１４のソースとトランジスタＮ１１のゲートとが接続され、内部ノードＮＢＬと結合するトランジスタＮ１４のドレインとトランジスタＮ１３のゲートとが接続される。
【００８９】
トランジスタＮ１５およびＮ１６は、対応するＹゲート部に含まれ、ゲートにＹデコーダ２００からの信号ＹＧＬ１およびＹＧＬ２をそれぞれ受ける。
【００９０】
センスアンプ２１０およびセンス感度変更回路２１２は、さらに、電源電位Ｖｃｃと内部ノードＮＢＬとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１３、Ｐ１４、Ｐ１５、Ｐ１６およびＮチャネルＭＯＳトランジスタＮ１８とを含む。トランジスタＰ１３、Ｐ１４、Ｐ１５のゲートは、通常の読出動作時には、活性状態（“Ｌ”レベル）となる信号／ＣＨを受ける。トランジスタＰ１６のゲートは、センス動作の活性化を指示するために活性状態（Ｌ”レベル）となる信号／ＳＥを受ける。
【００９１】
センスアンプ２１０およびセンス感度変更回路２１２は、さらに、電源電位ＶｃｃとトランジスタＰ１５とＰ１６の接続ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１７およびＰ１８を含む。トランジスタＰ１７のゲートは、通常の読出動作時には、非活性状態（“Ｈ”レベル）となり、ベリファイ動作時には活性状態（“Ｌ”レベル）となる信号ＣＨを受ける。トランジスタＰ１８のゲートは接地電位と結合する。
【００９２】
したがって、通常の読出動作モードでは、図１１の経路ＰＡを通って電流が供給されるのに対し、ベリファイ動作時には経路ＰＢを通って電流が供給される。
【００９３】
センスアンプ２１０およびセンス感度変更回路２１２は、さらに、電源電位Ｖｃｃと接地電位との間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１９、Ｐ２０およびＮチャネルＭＯＳトランジスタＮ１９およびＮ２０とを含む。トランジスタＮ１９は、信号／ＳＥを受け、トランジスタＮ１９のゲートは、信号／ＳＥの反転信号の信号ＳＥを受ける。トランジスタＰ２０およびＮ１９のゲートは、ともに、トランジスタＰ１６とトランジスタＮ１８の接続ノードと結合する。
【００９４】
センスアンプ２１０およびセンス感度変更回路２１２は、さらに、トランジスタＰ２０およびＮ１９の接続ノードと入力ノードが結合するインバータ２１０２と、インバータ２１０２の出力ノードと入力ノードが結合し、インバータ２１０２の入力ノードと出力ノードが結合してラッチ回路を構成するインバータ２１０４と、インバータ２１０２の出力を受けて、読出データＳＤを出力するインバータ２１０６とを含む。
【００９５】
なお、トランジスタＮ１７は、信号ＢＬＤに応じて導通状態となり、たとえば、消去動作の際に高電圧となっているビット線を放電するためのものである。
【００９６】
センスアンプ２１０およびセンス感度変更回路２１２がこのような構成をとる結果、ベリファイ動作時の方がより多くの電流がメモリセルトランジスタを介して流れないと、読出データＳＤのレベルが反転しないことになる。
【００９７】
したがって、センスアンプの感度をより電流値が高い値をしきい値としてレベル判定をするように設定することで、セレクトトランジスタＴｒｓのしきい値上昇分を補償することが可能となる。
【００９８】
［実施の形態５］
図１２は、本発明の実施の形態５の不揮発性半導体記憶装置の構成を説明するための概略ブロック図である。実施の形態５の不揮発性半導体記憶装置の構成においては、プログラム動作時において、Ｐウェル１０に与えられる電位およびセレクトトランジスタＴｒｓのゲートに与えられる電位が、実施の形態１の不揮発性半導体記憶装置とは異なる。
【００９９】
実施の形態５の不揮発性半導体記憶装置の構成においては、まず、セレクトトランジスタＴｒｓのゲートに与える電圧が、通常のリード動作時にセレクトトランジスタＴｒｓのゲートに与えるためにリード電圧発生回路１１０により生成される電圧に対して、プログラム動作およびプログラムベリファイ動作時には、電圧加算回路４１０により、より昇圧した電位が与えられる構成となっている。
【０１００】
さらに、ＷＬデコーダ１８４には、プログラムベリファイ電圧発生回路１００´とプログラム電圧発生回路１０２とからの電圧がスイッチング回路ＳＷ４を介して、選択的に与えられる構成となっている。
【０１０１】
さらに、メインビット線ＭＢＬには、書込電圧発生回路２４２から書込電圧が印加される構成となっている。
【０１０２】
プログラム動作時において、メモリセルトランジスタのバックゲートに負バイアスを印加すると、プログラム効率を上げることが可能となる。
【０１０３】
実施の形態５の不揮発性半導体記憶装置においては、このようなプログラム動作を行ない、さらに、プログラムベリファイ動作時においても負バイアスを印加したままセレクトトランジスタＴｒｓのゲート電圧を、電圧加算回路４１０により、通常のリード動作時よりも、トランジスタＴｒｓのしきい値電圧上昇分だけ高く設定する。
【０１０４】
このようにセレクトトランジスタＴｒｓのゲートに印加する電圧を通常のリード動作よりも高い値に設定した状態でプログラムベリファイを行なうことにより、プログラム動作時とプログラムベリファイ動作時の双方において、ウェルの電位は負バイアスを印加した状態とすることが可能となる。
【０１０５】
したがって、消費電力を低減させ、かつ高速なプログラム動作を行なうことが可能となる。
【０１０６】
［実施の形態６］
実施の形態５においては、プログラムベリファイを行なう際に、Ｐウェル１０に負バイアスを印加し、セレクトトランジスタＴｒｓのしきい値電圧の上昇分だけ、セレクトトランジスタＴｒｓのゲートに印加される電位を高くしてプログラムベリファイ動作を行なう構成とした。
【０１０７】
図１３は、本発明の実施の形態６の不揮発性半導体記憶装置の構成を説明するための概略ブロック図である。
【０１０８】
実施の形態６の不揮発性半導体記憶装置においては、プログラムベリファイ動作時にセレクトトランジスタＴｒｓのゲートに印加される電圧は、リード動作時と同電位としている。
【０１０９】
ただし、実施の形態４と同様に、プログラムベリファイ動作時においては、センスアンプの感度を、セレクトトランジスタＴｒｓのしきい値電圧が上昇した分、高く設定することが可能なように、センスアンプ感度変更回路２１２が、ＣＰＵ２０からのプログラム信号およびプログラムベリファイ信号に応じて、センスアンプ２１０の感度を変更する。
【０１１０】
このような構成とすることでも、実施の形態５と同様に、プログラムの効率を高めつつ、消費電力を低減させ、かつ高速なプログラム動作を行なうことが可能となる。
【０１１１】
［実施の形態７］
消去動作を行なう際には、メインビット線ＭＢＬおよびサブビット線ＳＢＬには、選択されたメモリブロックに対応するセレクトトランジスタＴｒｓのドレインを介して、昇圧電位Ｖｐｐが印加される。
【０１１２】
したがって、消去動作を行なうために、Ｐウェル１０．１に昇圧電位Ｖｐｐを印加した後、消去電圧をリセットするためには、Ｐウェル１０．１の電位およびＮウェル８の電位を、それぞれ接地電位（０Ｖ）、電源電位Ｖｃｃに設定するだけでなく、上述のようにして昇圧電位Ｖｐｐにプリチャージされているメインビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベルを、リセットトランジスタＴｒｅｓによりリセットする必要がある。
【０１１３】
図１４は、このようなメインビット線ＭＢＬおよびサブビット線ＳＢＬをリセットするためのリセットトランジスタＴｒｅｓの構成を説明するための断面図である。
【０１１４】
ＣＰＵ２０は、リセットトランジスタのゲート電位の制御およびＰウェル１０．１の電位とＮウェル８および選択トランジスタＴｒｓのゲートの電位を制御するＰウェル電位制御回路１８８の動作を制御する。
【０１１５】
このとき、ＣＰＵ２０は、このような消去動作後の電位リセット動作において、Ｐウェル１０．１の電位、Ｎウェル８の電位、メインビット線ＭＢＬおよびサブビット線ＳＢＬの電位をリセットする順番を、Ｐウェルの電位レベルを最初にリセットし、続いて、Ｎウェルの電位レベルまたはメインビット線ＭＢＬおよびサブビット線ＳＢＬの順序でリセット動作を行なうように制御する。ここで、電位Ｖｐｐまでチャージされたサブビット線ＳＢＬをリセットするには、リセット期間中、選択トランジスタＴｒｓのゲート電位を高い電位に保持し、トランジスタＴｒｓがオン状態であることが必要である。こうすることにより、サブビット線ＳＢＬの電位は、選択トランジスタＴｒｓを介して、ビット線リセットトランジスタＴｒｅｓによってリセットすることが可能となる。
【０１１６】
このような制御を行なうことで、いずれのＰＮ接合にも順バイアスが発生することがない。
【０１１７】
したがって、順バイアスされたＰＮ接合から電荷が注入されることにより、電位レベルが変動することがないため、安定した消去動作を行なうことが可能となる。
【０１１８】
図１５は、このような消去動作時のＮウェルの電位レベル、Ｐウェルの電位レベル、メインビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベルの変化を説明するためのタイミングチャートである。
【０１１９】
時刻ｔ１から時刻ｔ２の期間において、Ｎウェルの電位レベルが、常に、Ｐウェルの電位ならびにメインビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベルより高くなるように制御して、Ｎウェルの電位レベルを昇圧電位Ｖｐｐに、Ｐウェルの電位ならびにメインビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベルを昇圧電位Ｖｐｐへと変化させる。
【０１２０】
その後、時刻ｔ３からの消去動作後のリセット動作においては、まずＰウェルの電位レベルが０Ｖまでリセットされ、続いてメインビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベルがリセットトランジスタにより０Ｖにリセットされ、最後にＮウェルの電位レベルが、電源電位Ｖｃｃまでリセットされる。図１５においては、一例として、Ｐウェルの電位レベルを最初にリセットし、続いて、メインビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベルをリセットし、Ｎウェルの電位レベルの順序でリセット動作を行なうように制御する場合を示しているが、Ｎウェルの電位レベルのリセット動作とメインビット線ＭＢＬおよびサブビット線ＳＢＬのリセット動作を行なう順序は、逆でもよい。
【０１２１】
この結果、安定な消去動作およびリセット動作を行なうことが可能となる。
なお、以上の説明では、メモリセルトランジスタは、Ｎチャネルトランジスタであり、Ｐウェル内に設けられるものとしたが、本発明はこのような場合に限定されることなく、メモリセルトランジスタの導電性が逆極性の場合にも、基板やウエルの導電性をそれに応じて変更し、かつ、トランジスタに印加する電位の極性を変更することで同様の効果を奏しうるものである。
【０１２２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２３】
【発明の効果】
請求項１および２記載の不揮発性半導体記憶装置では、メモリセルトランジスタと選択トランジスタとが同一のウェル内に形成されるので、メモリセルアレイの面積を大幅に縮小でき、チップサイズも大幅に削減することが可能となる。
【０１２４】
請求項３記載の不揮発性半導体記憶装置では、消去動作時にＰＮ接合が順バイアスされることがないので、内部電源回路の出力が安定し、安定した消去動作が可能となる。
【０１２５】
請求項４および５記載の不揮発性半導体記憶装置では、メモリセルのリークを抑制しつつ、安定したベリファイ動作を実現することが可能となる。
【０１２６】
請求項６および７記載の不揮発性半導体記憶装置では、プログラム効率を高めることができ、消費電力を低減させ、かつ高速なプログラム動作を行なうことが可能となる。
【０１２７】
請求項８記載の不揮発性半導体記憶装置では、リセット動作中にＰＮ接合が順バイアスされることがないので、安定なリセット動作を行なうことが可能となる。
【図面の簡単な説明】
【図１】  本発明の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】  図１に示した実施の形態１の不揮発性半導体記憶装置１０００のメモリセルアレイの断面構造を示す図である。
【図３】  Ｐウェル１０の電位を接地電位ＧＮＤ（０Ｖ）から昇圧電位Ｖｐｐに立上げ、Ｎウェル８の電位を電源電位Ｖｃｃから昇圧電位Ｖｐｐまで立上げる際の動作を説明するための概念図である。
【図４】  Ｐウェル１０およびＮウェル８の電位を、昇圧電位Ｖｐｐまで昇圧させる動作の時間経過を説明するためのタイミングチャートである。
【図５】  実施の形態２のウェル電位制御回路１８８の構成を説明するための概略ブロック図である。
【図６】  選択メモリセルブロックのＰウェル１０およびＮウェル８の出力レベルの変化を説明するためのタイミングチャートである。
【図７】  非選択セルおよび選択セルのメモリセルのしきい値電圧の変化を説明するための概念図である。
【図８】  メモリセルトランジスタに印加される電位を説明するための概念図である。
【図９】  セレクトトランジスタＴｒｓのしきい値電圧の変化に対応することが可能な実施の形態３の不揮発性半導体記憶装置の構成を示す概略ブロック図である。
【図１０】  セレクトトランジスタＴｒｓのしきい値電圧の変化に対応することが可能な実施の形態４の不揮発性半導体記憶装置の構成を示す概略ブロック図である。
【図１１】  図１０に示したセンスアンプ２１０およびセンス感度変更回路２１２の構成の一例を説明するための回路図である。
【図１２】  本発明の実施の形態５の不揮発性半導体記憶装置の構成を説明するための概略ブロック図である。
【図１３】  本発明の実施の形態６の不揮発性半導体記憶装置の構成を説明するための概略ブロック図である。
【図１４】  メインビット線ＭＢＬおよびサブビット線ＳＢＬをリセットするためのリセットトランジスタＴｒｅｓの構成を説明するための断面図である。
【図１５】  消去動作時のＮウェルの電位レベル、Ｐウェルの電位レベル、メインビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベルの変化を説明するためのタイミングチャートである。
【図１６】  フラッシュメモリのうち、いわゆるＮＯＲ型フラッシュメモリのメモリセルトランジスタの断面構造およびその第１の消去動作を説明するための概念図である。
【図１７】  ＮＯＲ型フラッシュメモリが配列されたメモリセルアレイの断面構造を示す図である。
【図１８】  ＮＯＲ型フラッシュメモリの第２の消去方法を説明するための概念図である。
【図１９】  Ｐウェル１０（バックゲート）から電子を抜き取ることにより消去を行なう場合のメモリセルアレイの構成を説明するための断面図である。
【符号の説明】
１  Ｐ型半導体基板（半導体基板）、８  Ｎウェル、１０  Ｐウェル、２０  ＣＰＵ、３０，３２  メモリセルトランジスタ、４０  昇圧電位発生回路、８０負電圧発生回路、１００  ベリファイ電圧発生回路、１１０  リード電圧発生回路、１２０  ワード線ブースト回路、１４０  デストリビュータ、１６０  アドレスバッファ、１８０  Ｘデコーダ、２００  Ｙデコーダ、２１０  センスアンプ帯、２２０  入出力バッファ、２４０  コラム系制御回路、２６０  メモリセルアレイ、１０００  不揮発性半導体記憶装置、ＭＢＬ０〜ＭＢＬｎ  メモリセルブロック、Ｔｒｓ  セレクトトランジスタ。
【図１】
0004434405.tif 000002
【図２】
0004434405.tif 000003
【図３】
0004434405.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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