(57)【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板（２１）と、
前記半導体基板の一表面（２１ａ）において該基板内に位置する、空間的に隔たった第２の導電型のソース領域（２３）及びドレイン領域（２４）と、
前記半導体基板表面において該基板内に位置し、前記ソース領域から前記ドレイン領域まで拡がった、前記第２の導電型の第１のタブ領域（６２）及び前記第２の導電型の第３のタブ領域（６６）と、
前記空間的に隔たったソース領域及びドレイン領域の間において、前記基板表面上に位置するゲート絶縁層（２６）と、
前記ソース領域及びドレイン領域と前記ゲート絶縁層にそれぞれ接触する、ソース電極（３１）、ドレイン電極（３２）、及びゲート電極（２８）と、
を備えるフェルミしきい値型電界効果型トランジスタにおいて、
前記第１のタブ領域（６２）と前記第３のタブ領域（６６）との間に位置し、前記基板表面の真下において前記ソース領域から前記ドレイン領域まで拡がった、前記第１の導電型の埋め込まれた第２のタブ領域（６４）を具備し、
前記ソース領域及びドレイン領域は、前記第１のタブ領域（６２）内にソース底（２３ａ）及びドレイン底（２４ａ）を有するとともに、前記第１のタブ領域（６２）は、さらに、前記ソース底から前記ドレイン底まで拡がっていること、
を特徴とするフェルミしきい値型電界効果型トランジスタ。
【請求項２】
前記第１のタブ領域（６２）は、前記半導体基板（２１）内に位置する第２の導電型の領域であるとともに、前記空間的に隔たったソース領域及びドレイン領域は、前記半導体基板内において前記タブ領域（６２）内に位置するように構成されたことを特徴とする請求項１に記載のフェルミしきい値型電界効果型トランジスタ。
【請求項３】
前記第３のタブ領域（６６）は、前記半導体基板内に位置し、前記ソース領域から前記ドレイン領域まで拡がるとともに、前記基板表面から前記基板内に第１の深さ（Ｙ1）まで拡がった、前記第２の導電型の領域から成り、
前記埋め込まれた第２のタブ領域（６４）は、前記基板内に前記第１の深さ（Ｙ1）と第２の深さ（Ｙ2）の間で拡がり、
前記第１のタブ領域（６２）は、前記基板内に前記第２の深さ（Ｙ2）と第３の深さ（Ｙ3）の間で拡がった、前記第２の導電型の領域から成ることを特徴とする請求項１に記載のフェルミしきい値型電界効果型トランジスタ。
【請求項４】
前記第１のタブ領域（６２）は、前記基板内に前記基板表面から第３の深さ（Ｙ3）まで拡がった、前記第２の導電型の領域から成り、
前記基板内に前記第３の深さ（Ｙ3）未満の第２の深さ（Ｙ2）まで拡がった、前記第１の導電型の第２のタブ領域（６４）を備え、
前記基板内に第２の深さ（Ｙ2）未満の第１の深さ（Ｙ1）まで拡がった、前記第２の導電型の第３のタブ領域（６６）を備え、
前記空間的に隔たったソース領域及びドレイン領域の底は、前記第１のタブ領域内に位置し、かつ、前記基板内を前記第３の深さ（Ｙ3）未満の第４の深さ（Ｙ4）に位置するように構成されたことを特徴とする請求項１に記載のフェルミしきい値型電界効果型トランジスタ。
【請求項５】
前記ゲート電極は前記第１の導電型の多結晶シリコン層（２８）を含むことを特徴とする請求項１に記載のフェルミしきい値型電界効果型トランジスタ。
【請求項６】
前記ゲート電極は、前記第１の導電型の多結晶シリコン層を含むことを特徴とする請求項２に記載のフェルミしきい値型電界効果型トランジスタ。
【請求項７】
前記ゲート電極は、前記第１の導電型の多結晶シリコン層を含むことを特徴とする請求項３に記載のフェルミしきい値型電界効果型トランジスタ。
【請求項８】
前記第４の深さ（Ｙ4）は、前記第２の深さ（Ｙ2）より大きいことを特徴とする請求項４に記載のフェルミしきい値型電界効果型トランジスタ。
【請求項９】
前記ゲート電極は、前記第１の導電型の多結晶シリコン層を含むことを特徴とする請求項４に記載のフェルミしきい値型電界効果型トランジスタ。
【請求項１０】
フェルミしきい値型電界効果型トランジスタを製造するための方法であって、
半導体基板（２１）内に、第１の導電型の領域（７０）と、前記第１の導電型の領域（７０）内の第２の導電型の第１のタブ領域（６２）と、該第１のタブ領域内の前記第１の導電型の第２のタブ領域（６４）とを形成するステップであって、前記第２のタブ領域を形成した後も前記半導体基板（２１）の表面に前記第１の導電型の領域（７０）が露出している、ステップと、
前記第１の導電型の領域（７０）及び前記第２のタブ領域に接するように、前記半導体基板上にエピタキシャル層（７６）を形成し、さらに該エピタキシャル層（７６）内に第３のタブ領域（６６）を形成するステップと、
前記第３のタブ領域（６６）と前記第２のタブ領域（６４）と前記第１のタブ領域（６２）内に、ソース底（２３ａ）及びドレイン底（２４ａ）が第１のタブ領域（６２）内に位置するように空間的に隔たった前記第２の導電型のソース領域（２３）及びドレイン領域（２４）を形成するステップと、
を含むことを特徴とするフェルミしきい値型電界効果型トランジスタの製造方法。
【請求項１１】
前記第１のタブ領域及び第２のタブ領域を形成する前記ステップは、
前記半導体基板内に前記第２の導電型のイオンを注入して、前記第１のタブ領域を形成するステップと、
前記第１のタブ領域内に前記第１の導電型のイオンを注入して前記第１のタブ領域の一部をカウンタドープし、それによって前記第２のタブ領域を形成するステップと、
を含むことを特徴とする請求項１０に記載のフェルミしきい値型電界効果型トランジスタの製造方法。
【請求項１２】
前記エピタキシャル層（７６）を形成し、さらに該エピタキシャル層（７６）内に第３のタブ領域（６６）を形成するステップは、
前記半導体基板上にドープされていない半導体層をエピタキシャル的に形成するステップと、
前記ドープされていない半導体層内に前記第２の導電型のイオンを注入し、それによって前記半導体層を第２の導電型にドープし前記第３のタブ領域を形成するステップと、
を含むことを特徴とする請求項１０に記載のフェルミしきい値型電界効果型トランジスタの製造方法。
【請求項１３】
前記空間的に隔たったソース領域及びドレイン領域を形成する前記ステップには、前記第３のタブ領域（６６）内に、かつ該第３のタブ領域（６６）を貫通させて前記第２のタブ領域（６４）内に、さらに該第２のタブ領域（６４）を貫通させて前記第１のタブ領域（６２）内に前記第２の導電型のイオンを注入するステップが含まれることを特徴とする請求項１０に記載のフェルミしきい値型電界効果型トランジスタの製造方法。
【請求項１４】
前記空間的に隔たったソース領域及びドレイン領域を形成する前記ステップは、前記第３のタブ領域（６６）に接してゲート酸化物（２６）及びゲート電極（２８）を形成するステップの後に実行されることを特徴とする請求項１０に記載のフェルミしきい値型電界効果型トランジスタの製造方法。
【発明の詳細な説明】
発明の分野
本発明は、電界効果型トランジスタ（field effect transistor）、特に集積回路電界効果型トランジスタ及びその製造方法に関する。
発明の背景
電界効果型トランジスタ（ＦＥＴ）は、論理デバイス、メモリデバイス、およびマイクロプロセッサなどのような大規模集積回路（ＶＬＳＩ）や超大規模集積回路（ＵＬＳＩ）への適用における主たる実用デバイスとなっている。その理由は、集積回路型ＦＥＴがその性質から高インピーダンス、高密度、低電力デバイスだからである。多くの研究及び開発活動では、ＦＥＴのスピード及び集積密度を改善すること、そしてその電力消費を減少させることが焦点となっている。
高速かつ高性能の電界効果型トランジスタは、ともに「フェルミしきい値電界効果型トランジスタ（Fermi Threshold Field Effect Transistor）」と題されたＡ．Ｗ．ビナル（Albert W.Vinal）氏による米国特許第４，９８４，０４３号及び第４，９９０，９７４号に開示されている。これらの特許はいずれも本発明の譲受人に譲渡されている。前記特許には、デバイスのしいき値電圧を半導体物質のフェルミ電位の２倍に設定することによって反転が必要とされない拡大モードで作動する金属酸化物電界効果型トランジスタ（ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor））が記述されている。当業者にはよく知られているように、フェルミ電位とは半導体物質のエネルギー状態が一つの電子によって占拠される確率が１／２となるような電位として定義される。上記ビナルの特許明細書おいて記述されているように、しきい値電圧がフェルミ電位の２倍に設定されるとき、しきい値電圧の、酸化物の厚さ、チャネル長、ドレイン電圧、及び基板ドーピングに対する依存性が消滅する。さらに、しきい値電圧がフェルミ電位の２倍に設定されるとき、酸化物とチャネルとの間の基板表面における垂直方向の電界が最小となり、実際には実質上ゼロとなる。その結果、チャネル内のキャリア移動度は最大となり、熱電子効果が大きく減少した高速デバイスが実現される。デバイス性能は、実質上、デバイスの大きさには依存しない。
フェルミしきい値ＦＥＴは既に知られているフェルミＦＥＴデバイスと比較して大きな改善であったにもかかわらず、フェルミＦＥＴの容量を低減させる必要が存在した。こうしたことから、ともに「ゲート及び拡散容量の減少した、フェルミしきい値電界効果型トランジスタ（Fermi Threshold Field Effect Transistor With Reduced Gate and Difffusion Capacitance）」と題されたビナル（Albert W.Vinal）氏による米国特許第５，１９４，９２３号及び第５，３６９，２９５号において、伝導キャリアが、キャリアの伝導性を維持するために半導体表面において生成されるべき反転層が必要とされることなく、ゲート下の基板の所定の深さでチャネル内を流れることができる、フェルミＦＥＴが開示されている。従って、チャネル電荷の平均的な深さではゲート容量の一部として基板の誘電率を含ませる必要がある。その結果、ゲート容量は可成り減少する。
前記米国特許第５，１９４，９２３号及び第５，３６９，２９５号に記述されているように、低容量フェルミＦＥＴは、所定の深さと、基板とは反対の導電型でドレイン及びソースと同一の導電型を有するフェルミ・タブ領域を使用することにより望ましく実現される。このフェルミ・タブは基板表面から所定の深さに達し、ドレイン及びソース拡散はフェルミ・タブ境界内のフェルミ・タブ内に形成される。このフェルミ・タブによって、ソース、ドレイン、チャネル、及びフェルミ・タブが全て、異ったドーピング濃度でドーピングされた同一の導電型を有する単接合トランジスタ（unijunction transistor）が形成される。このようにして低容量フェルミＦＥＴが提供される。フェルミ・タブを含む低容量フェルミＦＥＴをここでは「低容量フェルミＦＥＴ」又は「タブＦＥＴ」と呼ぶことにする。
フェルミＦＥＴ及び低容量フェルミＦＥＴは既に知られているＦＥＴデバイスと比較して大きな改善であるにもかかわらず、単位チャネル幅当たりの電流を増大させるためのさらなる必要性が存在する。当業者にはよく知られているように、より高い電流のフェルミＦＥＴデバイスによれば、大きな集積密度、そして（あるいは）論理回路、メモリ、マイクロプロセッサ、及び他の集積回路デバイスにおけるもっと大きな速度が実現される。これに関して、「高電流フェルミＦＥＴ」と題された、ビナル（Albert W.Vinal）氏及び本発明者への米国特許第５，３７４，８３６号には、フェルミ・タブ領域及びソース領域と同一の導電型の、ソース領域に隣接するとともにドレイン領域と対向する、インジェクタ（injector）領域を含むフェルミＦＥＴが記述されている。このインジェクタ領域は、フェルミ・タブの比較的低いドーピング濃度とソースの比較的高いドーピング濃度との中間にあるドーピングレベルで好ましくドーピングされる。このインジェクタ領域によってチャネル内に注入されたキャリアの深さが制御されるとともに、チャネル内にキャリアをゲート下の所定の深さにまで注入することが強化される。米国特許第５，３７４，８３６号によるトランジスタをここでは「高電流フェルミＦＥＴ」と呼ぶことにする。
ソース・インジェクタ領域はソース領域を囲むソース・インジェクタ・タブ領域であることが好ましい。ドレイン・インジェクタ・タブ領域も提供することができる。ソース・インジェクタ領域に隣接するところからフェルミＦＥＴのゲート電極に隣接するところまで達するゲート側壁スペーサーも、ピンチオフ電圧を低下させ、かつ、フェルミＦＥＴの飽和電流を増大させるために提供することが可能である。基板と同一の導電型にある底漏れ制御領域（bottom leakage control region）もまた提供することができる。
フェルミＦＥＴ、低容量フェルミＦＥＴ、及び高電流フェルミＦＥＴは既に知られているＦＥＴデバイスと比較して大きな改善であるにもかかわらず、低電圧での動作を改善する更なる必要性が存在する。当業者にはよく知られているように、現在のところ、一般的に５ボルト、３ボルト、１ボルト、あるいはそれ以下の電源電圧で動作する、低電力携帯用及び／又はバッテリ電源用デバイスに大きな関心が寄せられている。
ある与えられたチャネル長に対して、動作電圧を低下させれば横方向の電界が線形的にドロップする。非常に低い電圧では、横方向の電界があまりに低く、チャネル内のキャリアが飽和速度に達することが妨げられる。この結果、有効ドレイン電流が険しくドロップする。このドレイン電流のドロップによって、ある与えられたチャネルに対して使用可能な回路速度を得るための動作電圧の低下が効果的に制限される。
低電圧におけるタブＦＥＴの動作を改善するため、「定域タブ・フェルミしきい値電界効果型トランジスタ及びその製造方法（Contored-Tub Fermi-Threshold Field Effect Transistor and Method of Forming Same）」と題された本発明者による米国出願第０８／３５１，６４３号には、不均一なタブの深さを有する定域フェルミ・タブ領域を含むフェルミＦＥＴが記述されている。特に、フェルミ・タブはチャネル領域の下よりもソース及び／又はドレインの下の方が深くなっている。こうして、タブ基板間接合はチャネル領域の下よりもソース及び／又はドレインの下の方が深い。拡散容量はそれによって一様なタブ深さを有するフェルミ・タブと比較して減少し、その結果、高い飽和電流が低電圧において生成される。
特に、米国出願第０８／３５１，６４３号による定域タブ・フェルミしきい値電界効果型トランジスタは第１の導電型の半導体基板と、半導体基板表面においてその半導体基板内に第２の導電型の空間的に隔てられたソース領域及びドレイン領域を有する。第２の導電型のチャネル領域も、空間的に隔てられたソース領域及びドレイン領域の間において、半導体基板表面においてその半導体基板内に形成される。第２の導電型のタブ領域も半導体基板表面においてその半導体基板内に含まれる。タブ領域は、基板表面より空間的に隔てられたソース領域及びドレイン領域の少なくとも一方の下に第１の所定の深さまで達し、基板表面よりチャネル領域の下に第２の所定の深さまで達する。第２の所定の深さは第１の所定の深さよりも小さい。ゲート絶縁層及び、ソース接触子、ドレイン接触子及びゲート接触子（コンタクト）も含まれる。基板接触子も含ませることができる。
第２の所定の深さ、すなわちチャネルに隣接する定域タブの深さ、は前記米国特許第５，１９４，９２３号及び第５，３６９，２９５号に定義されているようなフェルミＦＥＴ基準を満足することができるように選ばれる。特に、第２の所定の深さは、ゲート電極がアース電位にあるときに、チャネル底において基板表面に垂直な静電界がゼロになるように選ばれる。第２の所定の深さも、半導体基板のフェルミ電位の２倍となった電界効果型トランジスタのしきい値電圧を生成するように選ばれる。第１の所定の深さ、すなわちソース及び／又はドレインに隣接する定域タブの深さは、ソース接触子及び／又はドレイン接触子にゼロのバイアスが印加された際に、ソース及び／又はドレイン下のタブ領域を空乏化するように好ましく選ばれる。
最新の超小型電子技術が進展したため、製作回線幅は実質的に１ミクロン未満にまで減少している。回線幅（linewidth）がこのように減少したことによって、チャネル長が実質的に１ミクロン未満、電流処理技術によれば一般的に１／２ミクロン未満であるところの「短チャネル」ＦＥＴが生み出されている。
米国特許第５，１９４，９２３号及び米国特許第５，３６９，２９５号の低容量フェルミＦＥＴ、米国特許第５，３７４，８３６号の高電流フェルミＦＥＴ、及び米国出願第０８／３５１，６４３号の定域タブ・フェルミＦＥＴは低電圧において高い性能を有する短チャネルＦＥＴを提供するために使用することが可能である。しかしながら、回線幅が減少するにつれ、処理制限（processing limitation）によってＦＥＴを製作する際に到達可能な大きさ及び電導性が制限されることがあることは当業者であれば認識できよう。このため、回線幅が減少した場合、処理状態によってはフェルミＦＥＴトランジスタを再最適化してこれらの処理制限に適応させることが要求されることもある。
フェルミＦＥＴトランジスタを処理制限に適応させるために再最適化することは、本発明者の譲受人に譲渡された「短チャネル・フェルミしきい値電界効果型トランジスタ（Short Channel Fermi-Thereshold Field Effect Transistors）」と題された米国特許出願第０８／５０５，０８５号に記述されている。詳細に関してはこの特許出願を参照する。ここに引用された「短チャネル・フェルミしきい値電界効果型トランジスタ」と題された米国特許出願第０８／５０５，０８５号の短チャネル・フェルミＦＥＴには、フェルミ・タブをその深さ方向に越えて拡がり、かつフェルミ・タブをその横方向にも越えて拡がる、空間的に隔たったソース領域及びドレイン領域が含まれる。ソース領域及びドレイン領域がタブを越えて拡がるために、基板との接合が形成され、電荷共有状態が生じる。この状態を補償するためには、基板のドーピングを増大させなければならない。ソース領域及びドレイン領域が非常に小さく離れているために、望ましくタブの深さが減る。この結果、ゲート電極がしきい値電位にあるときには、酸化物：基板間界面において基板に垂直な静電界に変化が生じる。一般的な長チャネル・フェルミＦＥＴトランジスタでは、この電界は基本的にゼロである。短チャネル・デバイスでは、この電界はＭＯＳＦＥＴトランジスタよりもかなり低いが、長チャネル・フェルミＦＥＴトランジスタよりはいくぶん高い。
特に、本発明による短チャネル・フェルミＦＥＴトランジスタは、第１の導電型の半導体基板と、半導体基板表面においてその基板内に位置し、基板表面より第１の深さまで達する、第２の導電型のタブ領域とを有する。またこの短チャネル・フェルミＦＥＴトランジスタは、タブ領域内に位置する、第２の導電型の空間的に隔たったソース領域及びドレイン領域も含む。この空間的に隔たったソース領域及びドレイン領域は基板表面より第１の深さを越えて拡がり、さらに横方向に互いから離れて、タブ領域を越えて拡がる。
空間的に隔たったソース領域及びドレイン領域の間において、タブ領域内に位置し、基板表面より前記第１の深さよりも小さい第２の深さまで達する、第２の導電型のチャネル領域も含まれる。第１及び第２の深さの少なくとも一方は、ゲート電極がしきい値電位にあるときに、基板表面に垂直な静電界を、基板表面から第２の深さまでの間で最小化するように選ばれる。たとえば、従来のＭＯＳＦＥＴにおいて静電界が１０5Ｖ／ｃｍよりも大きいのに対して、短チャネル・フェルミＦＥＴでは１０4Ｖ／ｃｍの大きさの静電界を生成することが可能である。これとは対照的に、米国特許第５，１９４，９２３号及び米国特許第５，３６９，２９５号によるタブＦＥＴは１０3Ｖ／ｃｍよりも小さい（またそれよりもかなり小さくなることがしばしば起こる）静電界を生成することができる。これは従来のＭＯＳＦＥＴに比較すれば基本的にゼロである。第１及び第２の深さは、半導体基板のフェルミ電位の２倍となる電界効果型トランジスタのしきい値電圧を生成するように選ぶことができ、さらに、しきい値電圧がゲート電極に印加された際に、第２の導電型のキャリアがチャネル内を、第２の深さで、ソース領域からドレイン領域まで流れるようにすることができ、また、しきい値電圧を越える電圧がゲート電極に印加された際には、チャネル内に反転層を生成させることなく、第２の深さから基板表面に向かって拡がりながら流れることができるように選ぶこともできる。トランジスタはさらにゲート絶縁層と、ソース接触子、ドレイン接触子、及びゲート接触子も含む。基板接触子も含むことができる。
集積回路電界効果型トランジスタの継続的な小型化によって、１ミクロンをかなり下回る大きさまでチャネル長が減少した。この集積回路電界効果型トランジスタの継続的な小型化にしばしばかなり高い基板ドーピングレベルが要求される。高いドーピングレベルと、より小さな装置に必要とされるかもしれない減少した作動電圧によって、フェルミＦＥＴと従来のＭＯＳＦＥＴデバイスの両方のソース領域及びドレイン領域に付随した容量が大きく増大するかもしれない。
特に、フェルミＦＥＴが１ミクロン未満の大きさにされると、ソースにおけるドレイン誘導障壁降下（ＤＩＢＬ（Drain Induced Barrier Lowering））が増大するために、タブの深さがかなり浅くなってしまう。残念ながら、短チャネル・フェルミＦＥＴについて既に記述された変更を以てさえ、ドレイン誘導障壁降下及びトランジスタ漏れを制御するのに望ましい深さ及びドーピングレベルが製造するには困難なサイズに達するかもしれない。さらに、チャネル内における高いドーピングレベルによってキャリア移動度が減少するかもしれず、それによってフェルミＦＥＴ技術の高電流利点も減少するかもしれない。ドレイン電圧を減少させつつ、基板ドーピングレベルがより高まることによって接合容量も増大するかもしれない。
発明の目的と概要
以上の説明から、本発明の目的は、改良されたフェルミしきい値電界効果型トランジスタ（フェルミＦＥＴ（Fermi-threshold field effect transistor））を提供することにある。
本発明の他の目的は、改良された金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ（metal oxide semiconductor feild effect transistor））を提供することにある。
本発明の更に他の目的は、短チャネル長に適合したフェルミＦＥＴ及びＭＯＳＦＥＴを提供することにある。
本発明の更に他の目的は、チャネルの高いドーピングレベルを必要としない、かつ、超浅のタブの深さを必要としない、短チャネル・フェルミＦＥＴ及びＭＯＳＦＥＴを提供することにある。
本発明のもう更に他の目的は、短チャネル・フェルミＦＥＴ及びＭＯＳＦＥＴを製造する方法を提供することにある。
本発明によれば、これらの目的及び他の目的は、ドレインバイアスの結果としてソース領域からタブ領域内へのキャリアの注入を減少させるために、タブ領域内にソース領域及びドレイン領域との間でドレイン電界を終止させる手段（以下、ドレイン電界終止手段）を備えたフェルミＦＥＴによって実現される。今は亡きフェルミＦＥＴの発明者の記念に「ビナルＦＥＴ（Vinal-FET）」とここでは呼ばれる、ドレイン電界終止手段を備えた短チャネル・フェルミＦＥＴは、フェルミＦＥＴと同様に、チャネル内での低い垂直方向の電界をなお許容しながら、過度なドレイン誘導障壁降下を抑制する。加えて、ビナルＦＥＴはかなりより高いキャリア移動度を実現し、同時にソース・ドレイン間接合容量を大きく減少させる。
ドレイン電界終止手段は、ソース領域とドレイン領域の間で、基板表面の真下にソース領域からドレイン領域まで拡がる、埋め込まれたカウンタドープ（counterdoped）された層によって実現される。特に、ビナルＦＥＴは、第１の導電型の半導体基板と、半導体基板の一表面においてその基板内に位置する第２の導電型のタブ領域を備える。第２の導電型の空間的に隔たったソース領域及びドレイン領域は前記半導体基板表面においてタブ領域内に含まれる。第１の導電型の埋め込まれたドレイン電界終止領域もまたタブ領域内に含まれる。ドレイン電界終止領域は基板表面の真下をソース領域からドレイン領域まで拡がる。ゲート絶縁層と、ソース電極、ドレイン電極、及びゲート電極もまた含まれる。こうして、ビナルＦＥＴは、ドレインのバイアスによってキャリアがソース領域からタブ領域内に注入されることを抑制する付加的なカウンタドープされた埋め込まれたドレイン電界終止領域を備えたフェルミＦＥＴと見做してもよい。
ビナルＦＥＴは三重タブ構造と見做してもよい。特に、第１の導電型の半導体基板には、その半導体基板の一表面においてその基板内に位置し、その基板表面より基板内に第１の深さまで拡がった、第２の導電型の第１のタブ領域が含まれる。第１の導電型の第２のタブ領域は、第１のタブ領域内に含まれ、かつ、基板表面より基板内に第１の深さ未満の第２の深さまで拡がる。第２の導電型の第３のタブ領域は、第２のタブ領域内に含まれ、かつ、基板表面より基板内に第２の深さ未満の第３の深さまで拡がる。第２の導電型の空間的に隔たったソース領域及びドレイン領域は第１のタブ領域内に含まれ、かつ、基板表面より基板内に第３の深さよりも大きい第４の深さまで拡がる。ゲート絶縁層と、ソース電極、ドレイン電極、及びゲート電極も与えられる。トランジスタの実施の一態様において、ソース領域及びドレイン領域は、基板内に、第３深さよりも大きく第２の深さよりも小さな第４の深さまで投影される。他の実施の態様において、ソース領域及びドレイン領域は、基板内に、第２深さよりも大きく第１の深さよりも小さな第４の深さまで投影される。
ビナルＦＥＴは、第１の導電型にある基板内で第２の導電型の空間的に隔たったソース領域及びドレイン領域の間に拡がった、３枚の別個の層を備えた電界効果型トランジスタと見做してもよい。第２の導電型の第１の層は、ソース領域からドレイン領域まで拡がり、かつ、基板表面より基板内に第１の深さまで拡がる。第１の導電型の第２の層は、ソース領域からドレイン領域まで拡がり、かつ、基板表面より基板内に第１の深さから第２の深さまで拡がる。第２の導電型の第３の層は、ソース領域からドレイン領域まで拡がり、かつ、基板表面より基板内に第２の深さから第３の深さまで拡がる。ビナルＦＥＴの第１の実施の態様において、ソース領域及びドレイン領域は半導体基板内にソース底及びドレイン底を有するとともに、第２及び第３の層は両方ともにソース底からドレイン底まで拡がる。ビナルＦＥＴの第２の実施の態様において、第３の層のみがソース底からドレイン底まで拡がり、第２の層はソース側壁からドレイン側壁まで拡がる。
ドレイン電界終止手段は、タブ領域内に埋め込まれた第１の導電型の領域、第１のタブ領域内の第１の導電型の第２のタブ領域、又はソース及びドレインの間に拡がる第１の導電型の第２の層によって具体化され、チャネル内での低い垂直方向の電界をなお許容しながら、過度なドレイン誘導障壁降下を抑制する。より高いキャリア移動度とソース・ドレイン接合容量の大きな減少が実現される。
ビナルＦＥＴのドレイン電界終止手段は、従来にＭＯＳＦＥＴにおいて、前記利点の少なくともいくつかを与えることがきるように使用してもよい。特に、従来のＭＯＳＦＥＴは、第１の導電型の半導体基板と、その半導体基板の一表面においてその基板内に含まれる第２の導電型の空間的に隔たったソース領域及びドレイン領域とを備えてよい。第１の導電型の第１の層は、半導体基板の一表面においてその基板内に含まれ、ソース領域からドレイン領域まで拡がるとともに、基板表面より基板内に第１の深さまで拡がる。第２の導電型の第２の層は、基板内に含まれ、ソース領域からドレイン領域まで拡がるとともに、基板表面より基板内に第１の深さから第２の深さまで拡がる。第２の層、又は、第１及び第２の層は、第１及び第２のタブ領域をそれぞれ定義するためのソース底からドレイン底まで拡がってもよい。
ビナルＦＥＴを製造する好ましい方法によれば、第３のタブ領域（又は第１の層）がエピタキシャル的に形成され、このためそれはドレイン電界終止領域（又は第２のタブ領域又は第２の層）に関してカウンタドープされることを必要としない。第３のタブ領域又は第１の層をエピタキシャル的に形成することによって、ある与えられたドーピングレベルに対してより高いキャリア移動度が得られる場合がある。従って、ビナルＦＥＴを製造する好ましい方法には、基板表面から第１のタブ領域を埋め込むステップと、第１のタブ領域内に第２のタブ領域を埋め込むステップが含まれる。その後、エピタキシャル的な堆積が実行され、あるいは本来の場所にドープ又は注入されて、第２のタブ領域内に第３のタブ領域が形成される。その後、多結晶ゲート電極が従来の技術を使って形成され、ソース領域及びドレイン領域が注入される。こうして、チャネルのキャリア移動度が増大する。
【図面の簡単な説明】
図１は米国特許出願第０８／０３７，６３６号によるＮチャネル高電流フェルミＦＥＴの断面図である。
図２Ａは米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェルミＦＥＴの第１の実施態様を示した断面図である。
図２Ｂは米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェルミＦＥＴの第２の実施態様を示した断面図である。
図３は米国特許出願第０８／０３７，６３６号によるＮチャネル定域タブ・フェルミＦＥＴの断面図である。
図４は米国特許出願第０８／５０５，０８５号によるＮチャネル短チャネル・フェルミＦＥＴの断面図である。
図５は米国特許出願第０８／５０５，０８５号によるＮチャネル短チャネル・フェルミＦＥＴの第２の実施態様を示した断面図である。
図６は本発明によるビナルＦＥＴの第１の実施態様を示した断面図である。
図７は本発明によるビナルＦＥＴの第２の実施態様を示した断面図である。
図８は図６及び図７のビナルＦＥＴのライン８−８′に沿った正味のドーピングプロフィールをグラフ的に示した図である。
図９Ａ及び図９Ｂは図６及び図７のライン９Ａ−９Ａ′及びライン９Ｂ−９Ｂ′に沿った正味のドーピングプロフィールをそれぞれグラフ的に示した図である。
図１０、１１、及び１２は図７のビナルＦＥＴに対するシミュレーション結果を示した図である。
図１３は図６及び図７のビナルＦＥＴのドレイン電界終止領域に対する最小の好ましいドーピングを示した図である。
図１４は印加電圧に対するソース容量又はドレイン容量をグラフ的に示した図である。
図１５Ａから１５Ｅは中間製作ステップにおける図６のビナルＦＥＴの断面図である。
図１６は全不純物濃度の関数としてシリコン内におけるキャリア移動度をグラフ的に示した図である。
図１７及び図１８は本発明による高性能ＭＯＳＦＥＴの断面図である。
詳細な説明
以下、図面を参照して本発明の好ましい実施の形態をより詳細に説明する。本発明は、しかしながら、多くの形態において実施することが可能であり、以下に記述される実施形態に限定されるものではない。むしろ、これらの実施形態は開示を周到かつ徹底したものとし、当業者に向けて本発明の範囲を十分に明らかにすべく提供されるものである。図面では、分かりやすくするために層や領域の厚さが誇張して描かれている。また、類似部分には一貫して類似符号が付されている。
本発明によるドレイン電界終止領域を含む短チャネル・フェルミしきい値ＦＥＴ（「ビナルＦＥＴ」とも呼ばれる）を説明する前に、米国特許第５，１９４，９２３号及び第５，３６９，２９５号による、ゲート及び拡散容量の減少したフェルミしきい値ＦＥＴ（これは「低容量フェルミＦＥＴ」又は「タブＦＥＴ」とも呼ばれる）が、米国特許第５，３７４，８３６号による高電流フェルミしきい値ＦＥＴとともに説明される。米国特許出願第０８／３５１，６４３号による定域タブ・フェルミＦＥＴもまた説明される。米国特許出願第０８／５０５，０８５号による短チャネル・フェルミＦＥＴもまた説明される。より完全な説明に関してはこれらの特許及び出願を参照するとよい。詳細については、それらの開示内容を参照する。本発明によるビナルＦＥＴについては以下に説明される。
（ゲート及び拡散容量の減少したフェルミＦＥＴ）
ここではフェルミ・タブを含む低容量フェルミＦＥＴを概観する。それ以上の詳細については米国特許第５，１９４，９２３号及び第５，３６９，２９５号を参照することにする。
従来のＭＯＳＦＥＴデバイスにはキャリア伝導性を維持するために半導体表面に生成される反転層が必要とされる。この反転層の深さは一般的に１００Å以下である。こうした環境のもと、ゲート容量は基本的にその厚さで分割されたゲート絶縁層の誘電率である。換言すれば、チャネル電荷は表面にあまりに近いので、基板の誘電体特性の効果はゲート容量を決定するのに重要ではない。
もし伝導キャリアがゲート下のチャネル領域内に閉じ込められるならば、ゲート容量は減少することが可能である。このときチャネル電荷の平均的深さにはゲート容量を計算するための基板の誘電率が含まれる必要がある。一般的に、低容量フェルミＦＥＴのゲート容量は次式によって与えられる。
0004439593.tif 000002
ここで、Ｙfはフェルミ・チャネルと呼ばれる伝導チャネルの深さ、εsは基板の誘電率、そしてβは表面下のフェルミ・チャネル内を流れる電荷の平均的深さを決定する因子である。βはソースからチャネルに注入されたキャリアの深さに対する依存性に依存する。低容量フェルミＦＥＴでは、β〜２である。ＴOXはゲート酸化物層の厚さ、εiはその誘電率である。
低容量フェルミＦＥＴには所定の深さを有するフェルミ・タブ領域が含まれる。このフェルミ・タブ領域は基板の導電型とは反対かつドレイン及びソースの導電型と同一の導電型を有する。フェルミ・タブは基板表面より所定の深さまで下方に拡がり、ドレイン及びソース拡散はこのフェルミ・タブ境界内部のフェルミ・タブ領域内に形成される。フェルミ・タブの好ましい深さはフェルミ・チャネルの深さＹfと空乏の深さＹOとの和である。所定の深さＹfと幅Ｚを有するフェルミ・チャネル領域はソース拡散及びドレイン拡散の間に拡がる。フェルミ・チャネルの導電率はゲート電極に印加される電圧によって制御される。
ゲート容量はフェルミ・チャネルの深さと、フェルミ・チャネル内におけるキャリア分布によって主に決定され、ゲート酸化物層の厚さには比較的依存しない。拡散容量は［フェルミ・タブの深さと基板内における空乏の深さＹOとの和］と拡散Ｘdの深さとの間の差に反比例的に依存する。拡散の深さはフェルミ・タブの深さＹT未満であることが好ましい。フェルミ・タブ領域のドーパント濃度はフェルミ・チャネルの深さがＭＯＳＦＥＴ内の反転層の深さの３倍より大きくなることができるように選択することが好ましい。
よって、低容量フェルミＦＥＴには第１の表面を有する第１の導電型の半導体基板と、第１の表面においてその基板内に第２の導電型のフェルミ・タブ領域と、第１の表面においてフェルミ・タブ内に第２の導電型の空間的に隔てられたソース領域及びドレイン領域と、空間的に隔てられたソース領域及びドレイン領域の間に、第１の表面においてフェルミ・タブ領域内に第２の導電型のチャネルが含まれる。チャネルは第１の表面より第１の所定の深さ（Ｙf）まで達し、タブ領域はチャネルより第２の所定の深さ（ＹO）まで達する。ゲート絶縁層は空間的に隔てられたソース領域及びドレイン領域の間において、第１の表面においてその基板上に与えられる。ソース電極、ドレイン電極、及びゲート電極はソース領域及びドレイン領域とゲート絶縁層をそれぞれ電気的に接触させるために与えられる。
少なくとも第１及び第２の所定の深さは、ゲート電極に電界効果型トランジスタのしいき値電圧を印加させた際に、第１の深さにおいて第１の表面に垂直な静電場がゼロとなるように選ばれる。第１及び第２の所定の深さは、ゲート電極に電界効果型トランジスタのしきい値電圧を越えた電圧が印加された際に、第２の導電型のキャリアがチャネル内をソースからドレインに向かって、第１の所定の深さから第１の表面に向かって拡がりながら流れることができるようにも選ばれる。キャリアはフェルミ・タブ領域内に反転層を形成することなく、第１の表面の真下をソースからドレインに向かって流れる。第１及び第２の所定の深さは、ゲート絶縁層に隣接した基板表面において、基板接触子と基板との間の電圧とポリシリコンゲート電極とゲート電極との間の電圧との和に等しく逆の電圧を生み出すことができるようにも選ばれる。
基板がドーピング密度ＮSでドーピングされ、かつ、ケルビン温度Ｔ度において固有キャリア濃度ｎi誘電率εSを有し、電界効果型トランジスタには電気的に基板を接触させるための基板接触子が含まれ、チャネルが基板表面から第１の所定の深さＹfで達し、フェルミ・タブ領域がチャネルより第２の所定の深さＹOで達し、フェルミ・タブ領域がＮSのα因子倍で与えられるドーピング密度でドーピングされ、ゲート電極にはドーピング密度ＮPでドーピングさた第１の電導率型のポリシリコン層が含まれるとすると、第１の所定の深さ（Ｙf）は次式に等しいものとなる。
0004439593.tif 000003
ここでｑ１．６×１０-19クーロン、Ｋは１．３８×１０-23ジュール／ケルビン（Joule/Kelvin）である。また第２の所定の深さ（ＹO）は次式に等しいものとなる。
0004439593.tif 000004
ここで、φSはφf＋（ｋＴ／ｑ）・Ｌｎ（α）に等しく、φfは半導体基板のフェルミ電位である。
（高電流フェルミＦＥＴの構造）
図１には、米国特許第５，３７４，８３６号によるＮチャネル高電流フェルミＦＥＴが示されている。Ｐチャネル・フェルミＦＥＴはＮ及びＰ領域の導電型を逆転させることによって得られることは当業者には明らかであろう。
図１に示されているように、高電流フェルミＦＥＴ２０は、第１の導電型、ここではＰ型の、基板表面２１ａを含む半導体基板２１内で製作される。第２の導電型、ここではＮ型、のフェルミ・タブ領域２２は基板表面２１ａにおいて基板２１内に形成される。空間的に隔てられたソース領域及びドレイン領域２３、２４は、それぞれ第２の導電型、ここではＮ型、を有し、基板表面２１ａにおいてフェルミ・タブ領域２２内に形成される。このソース領域及びドレイン領域２３、２４を基板表面２１ａの溝（trench）内に形成することもできることは当業者には明らかであろう。
ゲート絶縁層２６はソース領域及びドレイン領域２３、２４の間において、基板表面２１ａの基板２１上にそれぞれ形成される。当業者には明らかなように、ゲート絶縁層は一般的に二酸化シリコンである。しかしながら、窒化シリコン及び他の絶縁体も使用可能である。
ゲート電極は基板２１とは反対側のゲート絶縁層２６上に形成される。ゲート電極は第１の導電型、ここではＰ型、の多結晶体シリコン（ポリシリコン）からできたゲート電極であることが好ましい。導体ゲート電極層は一般的に金属ゲート電極層２９であって、ゲート絶縁層２６とは反対側のポリシリコンゲート電極２８上に形成される。ソース電極３１及びドレイン電極３２も、一般的に金属であって、ソース領域２３及びドレイン領域２４の上にそれぞれ形成される。
第１の導電型、ここではＰ型、の基板接触子３３も図示されているようにフェルミ・タブ内又はタブ２２の外側のいずれかにおける基板内２１に形成される。図示されているように、基板接触子３３はドーピングされた第１の導電型、ここではＰ型、であって、それには比較的重くドーピングされた３３ａと比較的軽くドーピングされた領域３３ｂが含まれる。基板電極３４によって基板への電気的な接触が実現される。
これまでに図１に関して説明された構造は、米国特許第５，１９４，９２３号及び第５，３６９，２９５号による低容量フェルミＦＥＴに対応するものである。これらの出願に既に説明されているように、チャネル３６はソース領域及びドレイン領域２３、２４の間に生成される。図１中においてＹfと記されたチャネルの表面２１ａからの深さと、図１においてＹOと記されたチャネル底からフェルミ・タブ２２の底までの深さは、基板２１とタブ領域２２とポリシリコンゲート電極２８とのドーピングレベルとともに、前記（２）式及び（３）式の関係を使用して高性能の低容量電界効果型トランジスタを与えることができるように選ばれる。
また、図１には、第２の導電型、ここではＮ型、のソース・インジェクタ領域３７ａがソース領域２３に隣接するとともにドレイン領域と対向するように与えられている。ソース・インジェクタ領域によって、キャリアがチャネル３６に注入される深さを制御することにより高電流フェルミＦＥＴが与えられる。ソース・インジェクタ領域３７ａはソース領域２３とドレイン領域２４との間にのみ拡がることができる。図１に示されているように、ソース・インジェクタ領域はソース領域２３を囲んでソース・インジェクタ・タブ領域３７を形成することができるようにすることが好ましい。またソース領域２３を、その側面と底面の上をソース・インジェクタ・タブ領域３７で完全に取り囲むことができる。あるいはまた、ソース領域２３をその側面上でソース・インジェクタ・タブ領域３７で取り囲み、底ではソース・インジェクタ・タブ領域３７から突き出るようにすることもできる。あるいは更にまた、ソース・インジェクタ領域３７ａを基板２１内で、フェルミ・タブ２２と基板２１との接合部にまで拡げることもできる。ドレイン・インジェクタ領域３８ａ、好ましくはドレイン領域２４を囲むドレイン・インジェクタ・タブ領域３８も与えることが好ましい。
ソース・インジェクタ領域３７ａ及びドレイン・インジェクタ領域３８ａ、又はソース・インジェクタ・タブ領域３７及びドレイン・インジェクタ・タブ領域３８は、フェルミ・タブ２２の比較的低いドーピングレベルとソース２３及びドレイン２４の比較高いドーピングレベルの中間にあるドーピングレベルでドーピングされた第２の導電型、ここではＮ型、であることが好ましい。このために、図１に示されているように、フェルミ・タブ２２はＮで記され、ソース及びドレイン・インジェクタ領域３７、３８はＮ＋で記され、ソース領域及びドレイン領域２３、２４はＮ＋＋で記される。接合型トランジスタはこのようにして形成される。
高電流フェルミＦＥＴによって現状のＦＥＴの約４倍もの駆動電流が与えられる。ゲート容量は従来のＦＥＴデバイスの約半分である。ソース・インジェクタ・タブ領域３７のドーピング濃度によってチャネル領域３６に注入されるキャリアの深さが、一般的に１０００Åにまで制御される。ソース・インジェクタ・タブ領域３７のドーピング濃度は一般的に２×１０18であり、注入された主たるキャリアの望ましい最大深さと少なくとも同程度の深さを好ましく持つ。あるいはまた、以下に記述されるように、ソース・インジェクタ・タブ領域３７はフェルミ・タブ領域２２と同程度の深さにまで達してサブスレショルド漏れ電流を最小化することができる。チャネル３６に注入されたキャリア濃度はドレインと対向するソース・インジェクタ領域３７ａのドーピング濃度を超えることはできないことが示される。ソース・インジェクタ領域３７ａのドレインと対向する部分の幅は一般的に０．０５〜０．１５μｍの範囲内にある。ソース領域及びドレイン領域２３、２４のドーピング濃度はそれぞれ、一般的に１×１０19以上である。フェルミ・タブ２２の深さＹT＝（Ｙf＋ＹO）はドーピング濃度が近似的に１．８×１０16であれば近似的に２２００Åである。
図１に示されているように、高電流フェルミＦＥＴ２０は基板表面２１ａ上にゲート側壁スペーサ４１も含むことができ、これはソース・インジェクタ領域３７ａに隣接するところからポリシリコンゲート電極２８に隣接するところまで拡がる。ゲート側壁スペーサ４１はドレイン・インジェクタ領域３８ａに隣接するところからポリシリコン・ゲート・インジェクタ領域２８に隣接するところまでも好ましく拡がっている。特に、図１に示されているように、ゲート側壁スペーサ４１はポリシリコン・ゲート電極の側壁２８ａから拡がり、ソース及びドレイン・インジェクタ領域３７ａ、３８ａそれぞれの上に横たわる。ゲート側壁スペーサ４１はポリシリコン・ゲート電極２８を取り囲むようにすることが好ましい。また、以下詳細に説明されるように、ゲート絶縁層２６は基板表面２１ａ上でソース・インジェクタ領域３７ａ及びドレイン・インジェクタ領域３８ａ上に張り出し、ゲート側壁スペーサ４１もソース・インジェクタ領域３７及びドレイン・インジェクタ領域３８上に張り出すようにすることが好ましい。
ゲート側壁スペーサ４１によって以下に説明する仕方でフェルミＦＥＴ２０のピンチオフ電圧が下がるとともに飽和電流が増大する。ゲート側壁スペーサはゲート絶縁層２６の誘電率よりも大きな誘電率を有する絶縁体であることが好ましい。このため、たとえばゲート絶縁層２６が二酸化シリコンならば、ゲート側壁スペーサは窒化シリコンであることが好ましい。ゲート絶縁層２６が窒化シリコンであるならば、ゲート側壁スペーサは窒化シリコンの誘電率よりも大きな誘電率の絶縁体であることが好ましい。
図１に示されているように、ゲート側壁スペーサ４１はソース領域及びドレイン領域２３、２４それぞれの上に拡がることもでき、ソース電極及びドレイン電極３１、３２はそれぞれ、ゲート側壁スペーサ領域の拡張部内に形成することができる。従来の電界酸化物又は他の絶縁体領域４２によってソース接触子、ドレイン接触子、及び基板の接触子が分離される。ゲート側壁スペーサの外側表面４１ａは断面図において湾曲しているように図示されているが、三角形の断面積を生じさせる直線的な外部表面あるいは長方形の断面積を生じさせる直角的な外部表面などの、他の形状も使用することができることも当業者には理解できよう。
（低漏れ電流フェルミしきい値電界効果型トランジスタ）
ここでは図２Ａ及び図２Ｂを参照して、米国特許第５，３７４，８３６号による、短チャネルを有し、低漏れ電流を生み出すフェルミＦＥＴを説明する。これらのデバイスを、以下、「低漏れ電流フェルミＦＥＴ」と呼ぶことにする。図２Ａの低漏れ電流フェルミＦＥＴ５０には第１の導電型、ここではＰ型、を有するとともに基板２１と比較して高い濃度でドーピングされた、底漏れ電流制御領域５１が含まれる。このため、図２ＡにはＰ＋と記されている。図２Ｂの低漏れ電流フェルミＦＥＴ６０には、フェルミ・タブ２２の深さにまで好ましく達する、拡張されたソース及びドレイン・インジェクタ領域３７ａ、３８ａが含まれる。
図２Ａにおいて、底漏れ電流制御領域５１はソース領域及びドレイン領域２３、２４の対向する終端の延長部分の間を基板２１を横切って拡がり、かつ、フェルミ・タブ２２の深さの上部からフェルミ・タブ２２の深さの下部に拡がる。またそれはフェルミ・チャネル３６の下方、かつそれと一列に並ぶような位置にある。前記数式との関連に関して言えば、フェルミ・チャネル３６から底漏れ電流制御領域５１の上端までの深さはＹOでラベル付けされている。図２ＡのフェルミＦＥＴの残りのは、チャネルがより短くなっているということを除けば、図１のものと同一である。図２Ａのデバイスの高電流特性を持たない低漏れ電流低容量の短チャネル・フェルミＦＥＴを提供するために、ゲート側壁スペーサ領域４１とともに、インジェクタ領域３７ａ及び３８ａと（又は）インジェクタ・タブ３７及び３８を省略することができることは当業者には理解できよう。
底漏れ電流制御領域５１によって短チャネル・フェルミＦＥＴにおけるドレイン誘導注入が最小化される。すなわち、これらのフェルミＦＥＴは、低い拡散空乏容量を維持しながら、近似的に０．５μｍのチャネル長を有する。たとえば、５ボルトでは、３×１０-13Ａ以下に漏れ電流を維持できる。
底漏れ電流制御領域は（２）式及び（３）式を使用して設計することができる。ここで図２Ａと図２Ｂに示されているように、ＹOはチャネルから底漏れ電流制御領域の上端部までの深さである。因子αは底漏れ電流制御領域５１のＰ＋ドーピングとフェルミ・タブ２２のＮドーピングとの間の比である。因子αは底漏れ電流制御領域内、すなわちゲート２８の下方で約０．１５に設定することが好ましい。ソース領域及びドレイン領域２３、２４の下では、因子αは拡散空乏容量を最小化するために１．０に設定する。換言すれば、基板２１とフェルミ・タブ２２のドーピング濃度はソース領域及びドレイン領域の下方ではほぼ等しい。従って、前記設計パラメータと０．５μｍのチャネル長に対して、底漏れ制御領域５１内のドーピング濃度は近似的に５×１０17となり、５ボルトのドレイン又はソース拡散電位が与えられたタブ接合領域で部分的な空乏化を維持（サポート）するには十分な深さである。
図２Ｂにおいて、底漏れ制御の代替となる設計ではソース・インジェクタ領域３７ａとドレイン・インジェクタ領域３８ａの深さがフェルミ・タブの深さ（Ｙf＋ＹO）まで達することが好ましい。図２Ｂに示されているように、ソース・インジェクタ・タブ３７及びドレイン・インジェクタ・タブ３８の全体的な深さはフェルミ・タブの深さまで達するのが好ましい。インジェクタ・タブ３７及び３８の底とフェルミ・タブ２２の底との間の間隔距離はチャネル長の半分未満で、ゼロに近づくことが好ましい。これらの条件のもとでは、インジェクタ領域３７及び３８は約１．５×１０18／ｃｍ3のドーピング濃度を有する。基板接触子領域３３ｂの深さもフェルミ・タブの深さに近づくようにすることが好ましい。図２ＢのフェルミＦＥＴ６０の残りは、短チャネルが描かれていること以外は図１のものと同一である。
（定域タブ・フェルミしきい値電界効果型トランジスタ）
ここでは図３を参照して、米国出願第０８／０３７，６３６号による定域タブ・フェルミＦＥＴを説明する。Ｐチャネル・フェルミＦＥＴはＮ及びＰ領域の導電型を逆転することによって得られることは当業者には理解できよう。図３に示されているように、定域タブ・フェルミＦＥＴ２０′は、図１の一様な深さを有するタブ２２ではなく定域タブ２２′が存在するということを除けば、図１の高電流フェルミＦＥＴ２０と同様である。インジェクタ・タブ及びインジェクタ・領域は存在するけれども図示されていない。
図３において、定域タブ２２´は、基板表面２１ａから空間的に隔てられたソース領域及びドレイン領域２３、２４の少なくとも一方の下方にそれぞれ第１の所定の深さＹ1まで達する。定域タブ２２´は、また、基板表面２１ａからチャネル領域３６の下方に第２の所定の深さＹ2まで達する。本発明によれば、定域タブ２２´を形成するのに、Ｙ2はＹ1とは異っており、またＹ2はＹ1未満であることが好ましい。別の言い方をすれば、タブ２２´と基板２１との間の接合が、ソース領域及びドレイン領域２３と２４から離れるように、チャネル下のタブＦＥＴ基準によって指図される位置よりも下方に押し下げられ、ソースあるいはドレインの拡散容量が減少する。こうして定域タブ・フェルミＦＥＴが低電圧で動作することが可能となる。タブ２２´がソース領域２３又はドレイン領域２４のどちらかの下方に輪郭が描かれるだけだと、非対称的なデバイスが生み出されることは当業者には理解されよう。しかしながら、ソース領域及びドレイン領域の下方にタブの輪郭が描かれる対称的なデバイスが好ましく形成される。
第２の所定の深さＹ2は米国特許第５，１９４，９２３号と米国特許第５，３６９，２９５号による低容量フェルミＦＥＴ（タブＦＥＴ）の基準に基づいて決定される。これらの基準は深さＹf及びＹOを決定し、それらが一緒になって第２の所定の深さＹ2を形成するものであって、既に説明がなされている。
第１の所定の深さＹ1は第２の所定の深さＹ2よりも大きくなるように選ばれる。第１の所定の深さも、ゼロ電圧がソース接触子３１とドレイン接触子３２にそれぞれ印加された際に、第１の所定の深さＹ1とソース及び／又はドレイン領域の間のタブ領域２２´が空乏化されるように選ばれるのが好ましい。かくして、Ｙnでラベル付けされた領域全体はゼロのソース・バイアス又はドレイン・バイアスのもとで全体的に空乏化されるのが好ましい。この基準に基いて、Ｙ1が次式で決定される。
0004439593.tif 000005
ここでＮsubは基板２１のドーピング濃度、Ｎtubは定域タブ２２´のドーピング濃度である。
（短チャネル・フェルミＦＥＴ）
図４は米国特許出願第０８／５０５，０８５号による短チャネル・Ｎチャネル・フェルミＦＥＴ２０″を示した図である。Ｐ短チャネル・フェルミＦＥＴはＮ及びＰ領域の導電型を逆転させることによって得られることは当業者には理解できよう。図４に示されているように、フェルミ・タブ２２″は基板表面２１ａより第１の深さ（Ｙf＋ＹO）まで達する。空間的に隔てられたソース領域及びドレイン領域２３、２４はそれぞれ、領域２３ａと２４ａによって図示されているように、タブ領域の中に位置する。しかしながら、ソース領域及びドレイン領域２３、２４は更にそれぞれ基板表面２１ａよりタブの深さを越えたところまで拡がる。ソース領域及びドレイン領域２３、２４は更にまた横方向に基板表面２１ａに沿って、タブ領域を越えたところまで拡がる。
チャネルの深さＹfとチャネルからのタブの深さＹOは、ゲート電極がしきい値電位にあるときに、基板表面から深さＹfまでのチャネル３６内において基板表面に垂直な静電場を最小化するように選ばれる。既に説明されたように、これらの深さはまた、半導体基板２１のフェルミ電位の２倍にある電界効果型トランジスタのしきい値電圧を生み出すことができるようにも好ましく選ばれる。これらの深さはまた、ゲート電極に電界効果型トランジスタのしきい値電圧を越える電圧が印加された際に、第２の導電型のキャリアが深さＹfから基板表面２１ａに向かって拡がりながら、ソース領域からドレイン領域までチャネル内を流れることができるようにも選ばれる。キャリアはチャネル領域内を、チャネル内に反転層を生成することなく基板表面の下をソース領域からドレイン領域まで流れる。従って、最適ではないが、図４のデバイスではなお、オフ状態でのゲート容量がかなり減少するとともに、従来のＭＯＳＦＥＴトランジスタよりかなり高い飽和電流を生成することができる。ドレイン容量は標準的なＭＯＳＦＥＴデバイスと同様となる。
図４において、ソース領域及びドレイン領域が基板表面に垂直な深さ方向にタブ領域を越えて拡がるとともに、基板表面２１ａと平行に横方向にも拡がっていることが理解できる。しかしながら、寄生側壁容量（parasitic sidewall capacitance）を減少させるためには、タブ２２″が横方向にソース領域及びドレイン領域を越えて拡がることが好ましい。その結果、ソース領域及びドレイン領域はただ深さ方向にタブを通って突き出る形となる。
図５には米国特許出願第０８／５０５，０８５号による短チャネル・フェルミＦＥＴの第２の実施形態が図示されている。トランジスタ２０″′は、ソース及びドレイン拡張領域２３ｂ及び２４ｂがそれぞれ基板表面２１ａにおいて基板２１内にソース領域及びドレイン領域２３′、２４′にそれぞれ隣接する様に、しかもチャネル３６内まで拡がるように与えられていること以外、図４のトランジスタ２０″に類似している。
図５に示されているように、ソース及びドレイン拡張領域２３ｂ、２４ｂはそれぞれが、ソース領域及びドレイン領域２３′、２４′の濃度と近似的に同じ濃度で重くドーピング（Ｎ＋＋）されている。拡張２３ｂ、２４ｂは従来のＭＯＳＦＥＴの軽くドーピングされたドレイン構造ほど軽くはドーピングされてはいないことは理解できよう。むしろ、それらはソース領域及びドレイン領域と同じドーピング濃度でドーピングされており、漏れを減少させ、飽和電流を改善することができる程度に実際的であることが好ましい。
ソース及びドレイン拡張領域２３ｂ、２４ｂによって前記電荷共有によるドレイン電圧に対する感度が減少する。残念ながら、図５のデバイスは一般的に図１及び図２の十分に囲まれたソース領域及びドレイン領域ほど低い容量を示さない。ソース及びドレイン拡張領域２３ｂ、２４ｂの大きさを維持するため、ソース領域及びドレイン領域そのものに対して使用されるような軽く、速く移動するドーパントではなく、ヒ素又はインジウムのような重く、遅く移動するドーパントをソース及びドレイン拡張領域に対して使用することが好ましいことは当業者には理解できよう。
（ドレイン電界終止領域を有する短チャネル・フェルミＦＥＴ）
以下、本発明による、ビナルＦＥＴとも呼ばれる、短チャネル・フェルミしきい値電界効果型トランジスタの構造を説明する。当業者であれば、Ｐ型チャネル・ビナルＦＥＴはＮ型領域とＰ型領域の導電型を逆転させることによって得られることは理解できよう。
図６及び図７はそれぞれビナルＦＥＴの第１及び第２の実施態様を示している。図６に示されているように、ビナルＦＥＴ６０は第１の導電型、ここではＰ型、の半導体基板２１を備える。当業者であれば、半導体基板２１は主要な半導体基板上に形成された一層以上のエピタキシャル層を含み、それによって基板表面２１ａが主要となる半導体素材の外側表面ではなくエピタキシャル層の外側表面となるように構成してもよいことは理解できよう。
なお図６において、第２の導電型（ここではＮ型）の第１のタブ領域６２は半導体基板２１の表面２１ａにおいて基板内に形成され、基板表面２１ａより基板内に第３の深さＹ3まで拡がる。第１の導電型（ここではＰ型）の第２のタブ領域６４は第１のタブ領域６２内に含まれる。第２のタブ領域６４は基板表面２１ａより基板２１内に第３の深さＹ3未満の第２の深さＹ2まで拡がる。第１のタブ領域６２内にある第２のタブ領域６４は第１のタブ領域を越えて横方向に拡がってもよい。第２のタブ領域６４は以下で説明されるドレイン電界終止（ＤＦＴ（Drain Field Terminating））領域を形成する。第２の導電型（ここではＮ型）の第３のタブ領域６６は第２のタブ領域６４に含まれる。第３のタブ領域６６は基板表面２１ａより基板２１内に第２の深さＹ2未満の第１の深さＹ1まで拡がる。第３のタブ領域６６は以下で説明されるようにエピタキシャル層内に形成されるのが好ましい。
なお図６を参照すれば、第２の導電型（ここではＮ＋型）の空間的に隔たったソース領域２３及びドレイン領域２４がそれぞれ第１のタブ領域６２内に形成され、基板表面２１ａより基板２１内に第４の深さＹ4まで拡がる。図６に示されているように、第４の深さＹ4は第１の深さＹ1よりも大きい。図６に示されているように、第４の深さＹ4は第２の深さＹ2よりも大きくもあるが、しかし第３の深さＹ3よりも小さい。従って、ソース拡散及びドレイン拡散２３、２４はそれぞれ第３及び第２のタブ領域６６、６４を貫通し、第１のタブ領域６２内に拡がる。図７に示されているようなビナルＦＥＴ６０´の第２の実施態様において、第４の深さＹ4は第１の深さＹ1よりも大きく、しかし第２の深さＹ2より小さい。その結果、ソース拡散及びドレイン拡散２３、２４は第３のタブ領域６６を貫通し、第２のタブ領域６４内に拡がるが、第１のタブ領域６２には達しない。
図６及び図７それぞれのビナルＦＥＴトランジスタ６０及び６０´はゲート絶縁層２６と、第１の導電型（ここではＰ型）の多結晶シリコン層２８を含むゲート電極も含む。ソース接触子、ゲート接触子及びドレイン接触子３１、２９、３２もまた既に説明したように含まれる。基板接触子は表面２１ａの反対側に示されているが、以前の実施態様におけるもののように表面２１ａに隣接するように形成してもよい。
図６及び図７のビナルＦＥＴ６０及び６０´はソース領域及びドレイン領域２４の間に拡がる、基板２１内の層という観点からも説明してよい。この観点から見ると、第３のタブ６６は基板表面においてその基板内に、ソース領域２３からドレイン領域２４の間に拡がるとともに基板表面から基板内に第１の深さＹ1まで拡がる、第２の導電型の第１の層６６ａを生み出す。第２のタブ領域６４は基板内に、ソース領域２３からドレイン領域２４の間に拡がるとともに基板内に基板表面からの第１の深さＹ1から第２の深さＹ2まで拡がる、第１の導電型の第２の層６４ａを生み出す。第２の層６４ａは以下説明されるようなドレイン電界終止手段として作用する。第１のタブ６２は基板内に、ソース領域２３からドレイン領域２４の間に拡がるとともに基板内に基板表面からの第２の深さＹ2から第３の深さＹ3まで拡がる、第２の導電型の第３の層６２ａを生み出す。
このように見ると、図６の実施態様では、第３の層６２ａは、領域６２ｂで示されているようにソース底２３ａからドレイン底２４ａまで拡がってもいる。図７の実施態様では、第２及び第３の層６４ａ、６２ａは、それぞれ領域６４ｂ及び６２ｂで示されているように、両方ともソース底２３ａからドレイン底２４ａまで拡がっている。
図６及び図７のビナルＦＥＴは、もともとのタブ内のカウンタドープされた埋め込まれたタブ６４を含むタブＦＥＴと見做してもよい。あるいはその代わりに、ビナルＦＥＴはチャネル領域６６ａの真下に第１の導電型の埋込層６４ａを含むタブＦＥＴと見做してもよい。以下に詳細に説明されるように、第２の層６４ａを含む第２のタブ６４は、印加されたドレインバイアスによってキャリアがソース領域からチャネル領域内又はチャネル領域の下に注入されることを抑制することによってソース領域をシールドするためのドレイン電界終止手段（ＤＦＴ）として作用する。従って、第２のタブ６４と第２の層６４ａはドレイン電界終止（ＤＦＴ（Drain Field Termination））領域とも呼ばれる。
（ビナルＦＥＴの動作）
以下、図６及び図７のビナルＦＥＴトランジスタ６０、６０´の動作を説明する。ビナルＦＥＴはフェルミＦＥＴと同様に、チャネル内で垂直方向の低電界をなお許容しながら、過度のドレイン誘導障壁降下（ＤＩＢＬ（Drain Incuced Barrier Lowering））を抑制する。加えて、ビナルＦＥＴはよりかなり高い移動度を実現し、ソース・ドレイン間接合容量も減少させる。ビナルＦＥＴは、寄生的な高容量なしに合理的なソース及びドレインの深さも実現する、非常に薄い、非常に低いアルファ値を有するフェルミＦＥＴトランジスタと見做してよい。
ビナルＦＥＴデバイスにはドレイン電界終止（ＤＦＴ）領域が第２のタブ６４又は第２の層６４ａの形態で含まれる。ＤＦＴ領域は（特に図７の構造に対して）ソース領域２３に対する遮蔽（シールド）として作用し、それによって、バイアスが接触子３２に印加された結果としてのキャリアのソース領域から第１の層６６ａに対応するチャネルの中又は下への注入が減少し、かつ好ましく抑制される。
第１のタブ６２はＤＦＴ領域（深さＹ2）の底縁（bottom edge）を構成して、それが無かったらデバイスしきい値を増大させるかもしれないＤＦＴ領域の余分なドーパントの効果を減少させることを助ける。第１のタブ６２はソース領域及びドレイン領域に付随する容量をかなり低下させる場合もある。この容量は図６のトランジスタ６０のソース領域及びドレイン領域の双方に存在する。図７のトランジスタ６０´では、初期的な（ゼロのバイアスが印加された）ソース容量はソース：ＤＦＴ領域（２３：６４ｂ）間接合によって決定されるが、しかしソース電位が増大すると、残存するＤＦＴのドーパント原子はソース領域の下の領域で空乏化され、接合容量が急速に降下する。
ドレイン誘導キャリア注入（Drain induced carrier injection）によって短チャネル・フェルミＦＥＴデバイスが、チャネルがより短くなるような理想的な状態から離れてしまった。既に説明したように、フェルミＦＥＴにおける望まれない漏れを減少させるために、タブ領域は薄くされ、そして／又は、基板ドーピングレベルが増大され、それによってトランジスタのしきい値の減少も引き起こされる。
チャネル長が１／２ミクロンより短くなるように継続的に小型化するには、動作電圧をより低くする必要があるが、しかし、ソースとドレイン間の距離をより小さくすればソース拡散におけるドレイン電界の強さが一層増大する。動作電圧を低下させることによって、しきい値電圧の有効なオーバヘッドが減少し、それによって短チャネル・フェルミＦＥＴさえ高いしきい値又は高い漏れのどちらかによる性能損失に悩まされ始める。
それとは対照的に、本発明によるビナルＦＥＴによれば、ソース領域及びドレイン領域の間における第１の層６６ａ及び第２（ＤＦＴ）の層６４ａから生み出される、低垂直電界、低しきい値のフェルミＦＥＴ型領域が提供される。ＤＦＴ領域はソース拡散及びドレイン拡散の間の漏れを減少させ、かつ好ましく抑制させることができるほど十分に深い。ＤＦＴ領域は、ソース領域及びドレイン領域の間の領域が正常な動作条件の下で十分に空乏化されないように構成されることが好ましい。空乏化されないドーパント原子はドレイン電界終止サイトとして作用し、ドレイン電界がソース電極に到達することを抑制する。
図８は、図６及び図７のビナルＦＥＴに対する、ソース及びドレイン間での基板表面２１ａに垂直な８−８´ラインに沿った、正味のドーピングプロフィールをグラフ的に示している。図８はまた、正味のドーピングプロフィールを生成するのに使用できる、個々のドーパント要素（ホウ素、リン）の分布もグラフ的に示している。図９Ａ及び図９Ｂは、ソース領域又はドレイン領域内での、基板表面に垂直な９Ａ−９Ａ´ライン及び９Ｂ−９Ｂ´ラインにそれぞれ沿った、正味のドーピングプロフィールを示している。図９Ａは、図６のビナルＦＥＴ６０に対する正味のドーピングプロフィールを示しており、図９Ｂは、図７のビナルＦＥＴ６０´に対する正味のドーピングプロフィールを示している。
極めて短いデバイスにおいて、薄い第３のタブ６２によって低い漏れ及び／又は低いしきい値が実現される。従って、初期的なビナルＦＥＴデバイスは０．２５μｍの引込チャネル（drawn channel）と、６０Åのゲート酸化物と、２．５ボルトの最大ドレイン電圧とを使ってシミュレーションされた。
図１０はＰＩＳＣＥＳ２シミュレーションにおけるビナルＦＥＴの断面図である。図１０は移動キャリアについて基板の空乏化された領域を示している。１×１０10／ｃｍ3より大きな電子及びホールが示されている。接触子の位置も示されている。シミュレーションの条件はＶs＝Ｖb＝Ｖg＝０ボルト及びＶd＝２．５ボルトである。Ｖs、Ｖb、Ｖg、Ｖdはそれぞれソース、基板、ゲート、及びドレインにそれぞれ印加される電圧である。
図１０は図７のＮチャネル・ビナルＦＥＴの空乏化されていないシリコンを示している。図７のビナルＦＥＴ６０′は図６のビナルＦＥＴ６０と比較して、与えられた回線幅としきい値電圧に対して漏れが低下する電位を有する。この性能の改善に対して不利な点もあり、それは図６によるデバイスよりもかなり薄くなった空乏領域を有する、ソース：ＤＦＴ間接合によってドレイン容量がやや高くなる場合があるということである。図１０において、ソース電極は左側にある。ソース電極、ゲート電極、及び基板電極はゼロボルトにあり、そしてドレイン電極は２．５ボルトにある。トランジスタは「オフ」状態にある。断面図の中の細かい平行線を引かれた領域は自由ホール濃度が１×１０10ホール／ｃｍ3より大きな領域に対応する。ドットのある影の領域は電子濃度が１×１０10個／ｃｍ3より大きな領域に対応する。それゆえ、影のない領域は移動電荷が十分に空乏かされたと仮定される。すなわち、キャリア濃度は固有レベルｎi≒１．４５×１０10個／ｃｍ3未満である。ＰＮ接合は点線で表されている。図１０には３つ存在する。
図１０に示されているように、たとえチャネル領域のドーピングがソース領域及びドレイン領域のドーピングに一致しても、ＤＦＴ構造のドーピング及びスペーシングは、ソース領域とドレイン領域との間の領域が自由ホール過多（aexcess of free holes）を含むように決められる。これによってチャネル容積において電界終止サイトして作用するのに必要とされる自由キャリアが供給され、漏れを増大させかねないソース領域から注入されるキャリアの数が大きく減少される。また、ドレイン領域の下の空乏領域にも注目する。第１のタブ構造６２は全体の空乏幅を大きく拡大し、接合容量をかなり低下させる。
図１１は、ゲート電極のバイアスが近似的にしきい値電圧（約０．５５０ボルト）にあることを除けば、図１０と同一視される。図１１には、１×１０13／ｃｍ3より大きな電子と、１×１０10／ｃｍ3より大きなホールが示されている。これらの条件下で、チャネル領域はちょうど第３のタブ：ＤＦＴ間接合の近くに形成される。ソース拡散とドレイン拡散との間の第３のタブにある影の領域はおおよそ中性のシリコンである。この領域におけるキャリアは印加されたドレインバイアスだけの影響を受ける。図１２も、Ｖg＝２．５ボルトに設定されたゲート電極上のゲートバイアスを除けば、図９と同一視される。１×１０15／ｃｍ3より大きな電子と、１×１０10／ｃｍ3より大きなホールが示されている。この図は飽和状態にあるトランジスタを示している。チャネル領域の大部分は、ソース領域から注入されたキャリア過多となっている。これらの伝導キャリアは印加されたドレインバイアスと、ゲートバイアスのしきい値より上の部分（Ｖg−Ｖt）の両方の影響を受ける。
ＤＦＴ領域６４ａのドーピングには３つの条件が含まれることが好ましい。最初に、ＤＦＴはその上のチャネル領域６６ａを十分に空乏化するのに正確に十分な少数電荷を供給する。この電荷は次式で与えられる。
0004439593.tif 000006
ここでＮ−Ｃはチャネル領域における平均ドーピング（濃度）を表す。Ｙ1はチャネルの深さである。しかしながら、ソースとドレイン領域が十分に空乏化されるのに十分な電荷が存在することが好ましいという他の制約が存在する。各領域は次式のようにＤＦＴの体積を空乏化する。
0004439593.tif 000007
ここで、ＮDFT及びＮ＋はそれぞれＤＦＴ領域６４ａのドーピング及びソース領域及びドレイン領域２３、２４のドーピングを表す。また、Ｖaは拡散（ソース又はドレインのどちらか）に印加された基板に関する電圧を表す。上記（５）式で要求される電荷が、最大電位にある拡散によって形成される接合を満足するのに必要とされものと比較して小さいことを示すことができると仮定すると、近似的な最小ＮＤＦＴは有効幅（Ｌeff）の近似的に４０％を消費するであろう濃度と仮定してよい。
（６）式のＷDFTを０．４＊Ｌeffに設定し、ＶaをＶdに設定すると、（６）式は次式のようにＮDFTについて解くことができる。
0004439593.tif 000008
（７）式は、Ｙ1からＹ1の近似的に１５０％までの、ソース拡散とドレイン拡散との間のＤＦＴ構造のドーピングレベルに対する最小必要条件を表している。ＰＩＳＣＥＳ２シミュレーションは、ＤＦＴ構造の最大ドーピングレベルに対応する深さが近似的にＹ2であるときに、漏れが非常に低いデバイスを示した。ソース拡散及びドレイン拡散の下の空乏化が残存するＤＦＴ電荷を十分に空乏化し、かつ、付加的な拡散電位が、最低位タブの下の基板電荷上で近似的に０．５ボルトに終わり始めるように、（１．５Ｙ1からＹ2までの）ＤＦＴ構造の底部分のプロフィールと第１のタブ構造の密度と幅を設定することによって、ソース容量及びドレイン容量を最適化してよい。
図１３は（７）式によるＤＦＴの最上部の好ましいドーピング（濃度）を示した図である。動作電圧が２から５ボルトでの、０．２μｍから０．６μｍまでのチャネル長が示されおり、ＳＵＰＲＥＭ４シミュレーションとＰＩＳＣＥＳ２シミュレーションの結果と一致することが示されている。
第１のタブ６２は深さＹ2から深さＹ3まで拡がり、ＤＦＴ領域によって空乏化されるように設計されるべきであるという点で第３のタブ６６に類似している。第１のタブ６２の幅を増大させることは接合容量に対して正の効果を与えるが、しかし次に最大の望ましい深さに到達することが好ましいことが示される。第１のタブ６６の幅が広がるとついには、ソース及びドレイン電極の印加バイアスによって生み出される空乏領域内に基板２１がもはや含まれなくなるほど、下側の接合をソース領域及びドレイン領域２３、２４の底２３ａと２４ａから十分に遠くに移動させてしまう。加えて、もし第１のタブ濃度が、基板２１とＤＦＴ領域による空乏化がもはや第１のタブ内ですべての多数キャリアを空乏化しないならば、トランジスタは、漏れレベルが高くなり、基板結合が乏しくなり、ラッチアップしやすくなる場合がある。
こうしたことから、第１のタブに対する実用的な厚さの目標は、経験的には、第２の層（ＤＦＴ）６４ａと近似的に同一の厚さである。この厚さによって基板とＤＦＴ構造の下縁とによる完全な空乏化以上のことが許容される。
図１０から分かるように、第１のタブの厚さ及びドーピング密度は、（８）式（ＮDFTとＮFTはそれぞれＤＦＴ層６４ａと第１のタブ６２のドーピング濃度を表す）で与えられるＤＦＴ（第１のタブ間接合）による空乏化された幅と、（９）式で与えられる第１のタブ（基板間接合）による空乏化幅との和が全体の第１のタブ幅よりも大きくなるように、調整されることが好ましい。ここで（８）式と（９）式は次式で表される。
0004439593.tif 000009
この結果、化学的にＮ型の領域（ビナルＦＥＴのＮチャネル版）が少数キャリア（Ｎチャネル変形に対してはホール）過多によって正常に占められることとなる。その領域はあたかもＰ型であるかのように電気的に振る舞い、図１４で示されたような滑らかな容量曲線を生じさせる。これによって、タブ領域における余分な接合による寄生的ラッチアップが回避され、ソース拡散及びドレイン拡散の電圧降下が改善される。
含まれる接合は険しいものであるが、一般的に「階段（step）」接合ではないことに注意すべきである。それゆえ、全空乏化幅は次式に従って各接合で分離される。
0004439593.tif 000010
ここで、ＮaとＮdは接合のＰ型側とＮ型側におけるアクセプタ濃度及びドナー濃度である。ｘpとｘnはそれぞれ接合のＰ型及びＮ型側における空乏化領域の幅である。第１のタブの幅を、（１０）式のみよる、ＤＦＴ：第１のタブ間接合と基板：第１のタブ間接合によって生み出された空乏化幅の和の７５％に、それらの接合の第１のタブ側で設定する。次に（８）式、（９）式、（１０）式、及び７５％幅の仮定を組み合わせ、かつ再整理して、次式で与えられる、ＮDFT、ＮFT、及び基板ドーピングレベルＮsubに対する第１のタブの最大幅を定義することができる。
0004439593.tif 000011
この（１１）式が、ＰＩＳＣＥＳ２のような装置シミュレータを使用して第１のタブの厚さ及びドーピングレベルを望ましい容量及び漏れ特性を実現するように調節するための解析のための出発点を好ましく定義することは当業者には理解できよう。
（ビナルＦＦＴの製造工程）
次に、図１５Ａから１５Ｅを参照して、図６のビナルＦＥＴトランジスタ６０を形成するための好ましい工程を説明する。図７のビナルＦＥＴはソースおよびドレイン領域の埋め込みの深さを減少させることによって得られることは理解できよう。相補的なトランジスタは導電型を逆転させることによって得られる。
一般的に、製造方法は、第１の導電型の半導体基板内に、第２の導電型の第１のタブ領域と、第１のタブ領域内に第１の導電型の第２のタブ領域を形成するステップを含む。第１及び第２のタブ領域に隣接するように、半導体基板上に第２の導電型の層がエピタキシャル的に形成される（本来の位置にドープされ、又は続いて第２の導電型にドープされる）。次に第２の導電型のエピタキシャル層内と第２のタブ領域内に、空間的に隔たった第２の導電型のソース領域及びドレイン領域が形成される。ソース領域及びドレイン領域は第１のタブ内に拡がってもよい。
次に、図１５Ａを参照する。製造工程はＮ型又はＰ型の基板から始まり、従来のようにマスク７２を使ってＰ型井戸（型領域）７０を埋め込む。図１５Ｂを参照する。従来のスクリーン酸化が実行されてスクリーン酸化物７４が形成され、そして第１のタブ６２のイオン注入と第１のタブ６２内での第２のタブ（ＤＦＴ）６４のイオン注入とが実行される。第１及び第２の型のイオンの従来的な注入が使用される。第２のタブは第１のタブよりも以前に注入してよい。次に活性化アニールが実行される。
次に、図１５Ｃを参照する。スクリーン酸化物７４は取り除かれ、そしてエピタキシャル層７６のエピタキシャル的な堆積が実行される。その後、図１５Ｄのように、第２の導電型のイオンを使用して第３のタブ６６が層７６内に埋め込まれる。マスクされた、又はマスクされない埋め込みを使用してよい。エピタキシャル的な堆積を行ってそれによって第２の層をエピタキシャル的に堆積させながら、エピタキシャル層を第２の導電型に同時にドープする際に層７６の本来の位置でのドーピングを使用してよいことも理解される。
その後、図１５Ｅのように、従来の技術を使用して、ゲート酸化物２６が形成され、そしてポリシリコンゲート２８が形成され、ドープされる。ソース領域及びドレイン領域２３、２４はその後、ポリシリコンゲート２８をマスクとして使用することによって埋め込まれる。そして次にソース接触子、ドレイン接触子、及び基板接触子が与えられ、図６のトランジスタ６０が形成される。
図１５Ａから図１５Ｅまでの工程で重要なことは、シリコンの薄いエピタキシャル層７６を第３のタブ６６を形成するために利用することである。当業者であれば、非常に類似した垂直プロフィールがエピタキシーの使用又は複雑さなく得られ、動作可能なビナルＦＥＴ装置がこの方法で構成されることは理解できよう。しかしながら、エピタキシーはチャネル領域６６ａ内の伝導キャリア移動度を最大化させるのに使用されることが好ましい。
従来的なフェルミＦＥＴ及び、より程度が少なく「埋め込まれたチャネル」のＦＥＴトランジスタのように、ビナルＦＥＴの垂直電界が低下することによってシリコン表面上における伝導キャリアによる有効移動度の損失が減少する。フェルミＦＥＴ及びビナルＦＥＴは、伝導キャリアを、それらが多数キャリア型にある領域内に流すことによって更に有効移動度を改善させ、正味のドーピング濃度は従来のＭＯＳ−ＦＥＴよりも低下する。ビナルＦＥＴはチャネル領域６６ａをカウンタドープする必要をなくすことによって、有効移動度を更に改善させることができる。
正味のキャリア移動度は一般的に、フォノン散乱、格子欠陥、表面の粗さ、そして全体的な不純物濃度を含むいくつかの異る機構の結果である。電界効果型デバイスのソース領域とドレイン領域との間を流れる伝導キャリアは、いくつかの異るタイプの散乱を経験することになる。各散乱タイプはデバイスのさまざまな構造上の詳細による確率集合（probability set）と印加電圧を伴う。各機構は散乱事象間の平均時間τを有する。一つの時間間隔の間に発生する散乱の全確率はそのとき次式で表されるような個々の散乱機構の確率の組合せで与えられる。
0004439593.tif 000012
ここでｉは各散乱機構を表す。それゆえ、散乱事象間の全平均時間は組成原因による個々の確率の最小のものよりも小さい。移動度は次式によって散乱確率と関係付けられる。
0004439593.tif 000013
こうして、全移動度は次式で与えられるように各個別の散乱機構に付随する移動度と関係する。
0004439593.tif 000014
散乱寿命に注意すると、全キャリア移動度は組成原因による個々の確率の最小のものよりも小さい。個々の機構移動度の一つが他のものよりも小さくなるとき、そときそれは主要な機構となり、他にものの相対的寄与を減少させる。
現行のサブミクロンデバイスにおいて、ドーパント原子による散乱はそうした主要な機構となっている。極短チャネルトランジスタは、デバイスをターンオフするのに必要なチャネルのドーピングレベルが制限因子となるポイントに到達している。図１６は、３つの主なドーパント要素の全不純物濃度の関数として、３００℃におけるシリコンのキャリア（電子及びホール）移動度を示している。これは、リチャード  Ｓ．ミラー（Richard S.Muller）氏とセドア  Ｉ．カミン（Theodore I.Kamins）氏著の「集積回路のためのデバイスエレクトロニクス（第２版）（Device Electronics for Integrated Circuits,Second Edition）」（１９８６年）の３３ページから引用された。０．２５μｍのチャネル長を有する表面チャネルＭＯＳＦＥＴデバイスにおいて、２×１０18ｃｍ-3以上の全体的なチャネルドーピングが共通して見られる。このため、より長いデバイスに使用されるより低い濃度と比較して、性能の実質的な損失が生じる。
図１１を再び参照する。２×１０18ｃｍ-3のチャネルドーピングに付随する移動度μは２３５ｃｍ2／Ｖ・ｓｅｃである。チャネル長がサブミクロン範囲内にあるＮチャネルビナルＦＥＴでは伝導が起こる第３のタブ領域の正味のＮ型ドーパント濃度が５．０×１０16から２．０×１０17までであることが要求される。第３のタブを形成するためのイオン注入を使用するには、ＤＦＴ領域（約４×１０17のＰ型）を上記正味のＮ型レベルまでカウンタドープすることが必要とされるのが一般的である。非ドーピングに関係した原因を無視し、かつタブのドーピングが５．０×１０16に設定されると仮定すると、Ｐ型ドーパントが４．０×１０１７かつＮ型ドーパントが４．５×１０17（カウンタドープされて＋５．０×１０16）と仮定している図１３から得られる正味のチャネル移動度は、３２０ｃｍ2／Ｖ・ｓｅｃとなる。この移動度は上記ＭＯＳＦＥＴよりも良いが、より良い性能が可能である。特に、図１５Ａから図１５Ｅに説明された工程を利用すると、ＤＦＴ領域６４ａのＰ型ドーピングは第３のエピタキシャル的に形成されたタブ６６内では無視できる存在となって、第３のタブの正味のかつ全体のドーピングが５×１０16となることが許される。こうして、移動度は９００ｃｍ2／Ｖ・ｓｅｃまで大きく増大する。
（高性能ＭＯＳＦＥＴ）
ビナルＦＥＴのドレイン電界終止領域はカウンタドープされたチャネルを有する従来のＭＯＳ−ＦＥＴの設計にも適用できる。図１７及び図１８は第２（ＤＦＴ）のタブ６４及び第１のタブ６２を使用する従来のＭＯＳ−ＦＥＴの２つの実施態様を示している。図１７及び図１８は第３のタブ６６を失ったビナルＦＥＴとも見做してもよい。あるいはその代わりに、図１７及び図１８は第１のタブ６２が付加された従来のＭＯＳ−ＦＥＴと見做してよい。ビナルＦＥＴのように一般的には実行しないが、短チャネルＭＯＳＦＥＴの改善性能が図１７及び図１８の構造から得られる。
（ビナルＦＥＴの設計基準のまとめ）
以下、本発明によるビナルＦＥＴの設計基準をまとめておく。ここに使用される数式が一定のドーパントプロフィールと完全に層の境目がはっきりしたトランジスタを仮定しているとき、以下のようなシミュレーション及び／又は実験データはデバイスを最適化するのに使用されることが好ましい。
Ｙ3−Ｙ2：第１のタブ領域の垂直の広がりで、ＤＦＴ、基板、及び第１のタブのドーピング密度の関数として（１１）式において定義される。
Ｙ2−Ｙ1：ＤＦＴ領域の垂直の広がりである。このパラメータに対しての幅広い範囲がトランジスタ性能に影響を与えることなく可能である。最適化の有用な出発点はＹ1の値の１５０％である。
Ｙ1：第２のタブ領域の垂直の広がりである。より高い動作電圧（Ｖd）又はより狭いチャネル（Ｌeff）に対して一般的により小さな数が必要とされ、幅広く可変でもある。最適化の有用な出発点は次式で与えられる。
0004439593.tif 000015
ＮDFT：ＤＦＴ領域の平均ドーピング濃度は、有効チャネル長Ｌeffの関数として（７）式で定義された、最大ドレイン電圧の関数である。
ＮFT：第１のタブ領域の平均ドーピング濃度は、（１１）式で定義された、ＮDFT、Ｎsub、及び基板濃度の関数である。
ＮTT：第３のタブ領域又は「フェルミタブ」の平均ドーピング濃度は一般的に長チャネル（＞１μｍ）に対して１×１０16に設定され、チャネルが短くされるにつれ一般的に増大する。例えば０．２５μｍにおいて、ＮTTは近似的に１×１０17である。漏れ電流のシミュレーションを使用して漏れに対してこの濃度を「調整（tune）」するのに使用してよい。
Ｎpoly：ポリシリコンのドーピング（濃度）は一般的にしきい値電圧において弱い役割を果たすが、工程の安定性や複雑さの理由から、それは通常、約１×１０20に置かれる。
（使用される変数の表）
Ｃg：ゲート容量
すなわち、ゲート電極のｄＱ／ｄＶで与えられる。
Ｙf：伝導チャネルの深さ
ここで、伝導チャネルは、トランジスタが完全にオンになったときに伝導キャリアがソースとドレインとの間を流れるところの、ゲート酸化物下の領域である。
β：キャリアの深さ因子
すなわち、Ｙfをキャリアの平均的深さに関係付ける数学的な係数である。
εS：基板の誘電率
εi：ポリシリコンのゲート電極と基板との間の絶縁誘電体の誘電率
ＴOX：ポリシリコンのゲート電極と基板との間の絶縁誘電体の厚さ
Ｚ：ソースからドレインへのラインに垂直なＦＥＴトランジスタの幅
ＹO：フェルミタブの深さ
すなわち、基板表面から、ゲート電極下の、フェルミタブと井戸型領域の間に形成された治金学的な接合までの距離である。
Ｙ1：基板表面から、ゲート電極下の、第２のフェルミタブ（第２の導電型の表面層）とＤＦＴ領域の間に形成された治金学的な接合までの、シリコン表面に垂直な距離
Ｙ2：基板表面から、ゲート電極下の、第１のフェルミタブ（第２の導電型の底層）とＤＦＴ領域の間に形成された治金学的な接合までの、基板表面に垂直な距離
Ｙ3：基板表面から、ゲート電極下の、第１のフェルミタブ（第２の導電型の最下層）と井戸型領域又は基板との間に形成された治金学的な接合までの、基板表面に垂直な距離
ＮDFT：（Ｎ６４）とも呼ばれる、ドレイン電界終止（ＤＦＴ）領域の平均的なドーピングレベル
ＮFT：（Ｎ６２）とも呼ばれる、第１のタブ領域（図６、図７における６２ａ）の平均的なドーピングレベル
Ｖa：トランジスタの任意のソース又はドレインターミナルに印加される電圧
Ｖa、Ｖd、Ｖg、ＶS：ソース、ドレイン、ゲート、又は基板にそれぞれ印加される電圧
φb：ｐｎ接合のビルトイン電位（（６）式参照）
ＷDFT:FT：ＤＦＴ領域（６４ａ）と第１のタブ領域（６２ａ）が出会うｐｎ接合によって形成された、空乏領域の垂直の広がり
ＷFT:sub：基板（２１）と第１のタブ領域（６２ａ）が出会うｐｎ接合によって形成された、空乏領域の垂直の広がり
Ｌeff：ソース拡散の縁からドレイン拡散の縁までの、基板表面に平行な最短距離
これは、Ｌ６６ａで表される。
ＬO：電流方向に平行に測定されたポリシリコンゲート電極の幅
これは、Ｌ２で表される。
本図面及び本明細書において、本発明の好ましい実施の一般形態が開示されてきた。そこには特定の用語が使用されてきたが、それらは一般的かつ記述的な意味合いにおいてのみ使用されているものであり、何ら限定を意図するものではない。本発明のおよぶ範囲は以下に述べられる請求の範囲によって明確にされる。
【図１】
0004439593.tif 000016
【図２Ａ】
0004439593.tif 000017
【図２Ｂ】
0004439593.tif 000018
【図３】
0004439593.tif 000019
【図４】
0004439593.tif 000020
【図５】
0004439593.tif 000021
【図６】
0004439593.tif 000022
【図７】
0004439593.tif 000023
【図８】
0004439593.tif 000024
【図９Ａ】
0004439593.tif 000025
【図９Ｂ】
0004439593.tif 000026
【図１０】
0004439593.tif 000027
【図１１】
0004439593.tif 000028
【図１２】
0004439593.tif 000029
【図１３】
0004439593.tif 000030
【図１４】
0004439593.tif 000031
【図１５Ａ】
0004439593.tif 000032
【図１５Ｂ】
0004439593.tif 000033
【図１５Ｃ】
0004439593.tif 000034
【図１５Ｄ】
0004439593.tif 000035
【図１５Ｅ】
0004439593.tif 000036
【図１６】
0004439593.tif 000037
【図１７】
0004439593.tif 000038
【図１８】
0004439593.tif 000039