(57)【特許請求の範囲】
【請求項１】
基板の上に第１導電膜からなる第１配線を形成する工程と、前記第１配線を覆って前記基板の上に絶縁膜を堆積する工程と、前記絶縁膜の上に第２導電膜を堆積する工程と、前記第１配線上の絶縁膜の所定領域を開口して前記絶縁膜に開口部を形成する工程と、前記第２導電膜をパターニングして第２配線を形成する工程と、前記開口部の形成された絶縁膜を第３導電膜で覆う工程と、前記第３導電膜をパターニングして前記開口部を通して前記第２配線を前記第１配線と接続する工程とを順に有する開口パターン形成方法であって、前記開口部を形成する工程が、前記第２導電膜を堆積する工程の後に、少なくとも開口部形成予定領域の第２導電膜をトリミング用ビームにより選択的に除去して開口溝を形成し、続いて、前記開口溝を除く第２導電膜をマスクとして前記絶縁膜を除去することにより行われることを特徴とする開口パターン形成方法。
【請求項２】
透明基板の上に第１金属からなるゲート配線を形成する工程と、前記ゲート配線を覆って前記透明基板の上に絶縁膜を堆積する工程と、前記絶縁膜の上に半導体膜、第２金属膜を順に堆積して半導体膜及び第２金属膜からなる積層膜を形成する工程と、前記ゲート配線上の絶縁膜の所定領域を開口して前記絶縁膜に開口部を形成する工程と、前記積層膜をパターニングしてドレイン配線及び積層膜アイランドパターンを形成する工程と、前記開口部の形成された絶縁膜を透明金属で覆う工程と、前記透明金属をパターニングして前記開口部を通して前記ドレイン配線を前記ゲート配線と接続すると共に、前記積層膜アイランドパターンをチャネル長方向に分割して、前記半導体膜を露出させ、かつ、積層膜及び透明金属からなるソース・ドレイン電極を形成する工程とを順に有するアクティブマトリクス基板の製造方法であって、前記開口部を形成する工程が、前記積層膜を形成する工程の後に、開口部形成予定領域の積層膜をビームにより選択的に除去して積層膜開口部を形成し、続いて、前記積層膜開口部を除く積層膜をマスクとして前記絶縁膜を除去することにより行われることを特徴とするアクティブマトリクス基板の製造方法。
【請求項３】
前記ドレイン配線及び前記積層膜アイランドパターンを形成する工程は、前記開口部を形成する工程の後、前記積層膜のドレイン配線形成予定領域及び積層膜アイランドパターン形成予定領域をマスクして前記積層膜をエッチング除去することにより行われる請求項２記載のアクティブマトリクス基板の製造方法。
【請求項４】
前記トリミング用ビームは、レーザビーム、或いは、集束イオンビームである請求項２又は３記載のアクティブマトリクス基板の製造方法。
【請求項５】
前記開口部を形成する工程において、前記絶縁膜の除去が、前記積層膜開口部を通して前記絶縁膜をＳＦ6を含むガスによりエッチングすることにより行われる請求項２、３又は４記載のアクティブマトリクス基板の製造方法。
【請求項６】
前記第１金属はクロムであり、前記第２金属はモリブデンである請求項２乃至５のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項７】
前記ソース・ドレイン電極を形成する工程の後に、前記ソース・ドレイン電極を覆って前記絶縁膜の上に保護膜を堆積する工程が続く請求項２乃至６のいずれかに記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、開口パターン形成方法及びそれを用いたアクティブマトリクス基板の製造方法に関し、特に、開口パターン形成工程の短縮に関する。
【０００２】
【従来の技術】
ＴＦＴアレイ製造工程や半導体製造工程において、下層配線と上層配線を接続するためには、２層配線間の層間絶縁膜にコンタクトホールを形成し、コンタクトホールを通して上層配線と下層配線とを接続する必要が有る。
【０００３】
この目的のために、従来は、層間絶縁膜をフォトリソグラフィーとそれにより形成されたフォトレジストパターンをマスクとしてエッチングしてコンタクトホールを形成し、コンタクトホールを介して上層配線と下層配線とを接続する手法が採用されている。この方法を用いた場合、ＴＦＴアレイを形成するのに要するフォトリソグラフィー工程の回数は、５回から６回が一般的であった。
【０００４】
この回数を削減する為に、上層配線、下層配線の接続を必要としない静電保護素子の無いＴＦＴアレイも考案された。この方法によれば、ＴＦＴ基板を覆う絶縁膜を開口するためのフォトリソグラフィー工程は、ドライバーと接続するためのＴＦＴ基板の端子部分の開口と対向基板とＴＦＴ基板との接続のための電極部の開口を同時に行い、実質４回のフォトリソグラフィー回数でＴＦＴアレイが形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、静電保護素子が無いことで、ＴＦＴアレイ工程での静電破壊やセル工程でのチャージアップ不良が問題となっていたことから、この方法を用いた工程短縮については、信頼性上十分といえない。
【０００６】
本発明の主な目的の一つは、ＴＦＴアレイ製造工程に関してフォトリソグラフィーに変わる手法で開口パターン形成のためのフォトリソグラフィーの回数を削減する製造方法を提供することにある。
【０００７】
本発明の他の目的は、ＴＦＴアレイ製造工程に関して、フォトリソグラフィー工程を削減しても、上層配線と下層配線との接続を問題なく実現できる製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の開口パターン形成方法は、基板の上に第１導電膜からなる第１配線を形成する工程と、前記第１配線を覆って前記基板の上に絶縁膜を堆積する工程と、前記絶縁膜の上に第２導電膜を堆積する工程と、前記第２導電膜をパターニングして第２配線を形成する工程と、前記第１配線上の絶縁膜の所定領域を開口して前記絶縁膜に開口部を形成する工程と、前記開口部の形成された絶縁膜を第３導電膜で覆う工程と、前記第３導電膜をパターニングして前記開口部を通して前記第２配線を前記第１配線と接続する工程とを有する開口パターン形成方法であって、前記開口部を形成する工程が、前記第２導電膜を堆積する工程の後に、少なくとも開口部形成予定領域の第２導電膜をトリミング用ビームにより選択的に除去して開口溝を形成し、続いて、前記開口溝を除く第２導電膜をマスクとして前記絶縁膜を除去することにより行われることを特徴とする。
【０００９】
次に、本発明のアクティブマトリクス基板の製造方法は、透明基板の上に第１金属からなるゲート配線を形成する工程と、前記ゲート配線を覆って前記透明基板の上に絶縁膜を堆積する工程と、前記絶縁膜の上に半導体膜、第２金属を順に堆積して半導体膜及び第２金属膜からなる積層膜を形成する工程と、前記積層膜をパターニングしてドレイン配線及び積層膜アイランドパターンを形成する工程と、前記ゲート配線上の絶縁膜の所定領域を開口して前記絶縁膜に開口部を形成する工程と、前記開口部の形成された絶縁膜を透明金属で覆う工程と、前記透明金属をパターニングして前記開口部を通して前記ドレイン配線を前記ゲート配線と接続すると共に、前記積層膜アイランドパターンをチャネル長方向に分割して、前記半導体膜を露出させ、かつ、積層膜及び透明金属からなるソース・ドレイン電極を形成する工程とを有するアクティブマトリクス基板の製造方法であって、前記開口部を形成する工程が、前記積層膜を形成する工程の後に、開口部形成予定領域の積層膜をビームにより選択的に除去して積層膜開口部を形成し、続いて、前記積層膜開口部を除く積層膜をマスクとして前記絶縁膜を除去することにより行われる、という構成を基本構成とする。この基本構成のアクティブマトリクス基板の製造方法は、以下のような適用形態を有する。
【００１０】
まず、前記ドレイン配線及び前記積層膜アイランドパターンを形成する工程は、前記開口部を形成する工程の後、前記積層膜のドレイン配線形成予定領域及び積層膜アイランドパターン形成予定領域をマスクして前記積層膜をエッチング除去することにより行われる。
【００１１】
また、前記トリミング用ビームは、レーザビーム、或いは、集束イオンビームである。
【００１２】
また、前記開口部を形成する工程において、前記絶縁膜の除去が、前記積層膜開口部を通して前記絶縁膜をＳＦ6を含むガスによりエッチングすることにより行われる。
【００１３】
また、前記第１金属はクロムであり、前記第２金属はモリブデンである。
【００１４】
最後に、前記ソース・ドレイン電極を形成する工程の後に、前記ソース・ドレイン電極を覆って前記絶縁膜の上に保護膜を堆積する工程が続く。
【００１５】
【発明の実施の形態】
本発明の特徴は、下層配線と上層配線との接続のために層間絶縁膜にコンタクトスルーホールを形成する手段として、フォトリソグラフィーとレーザービームを併用し、レーザービームで開口した上層配線用の金属をエッチングマスクとして利用するところにある。
【００１６】
次に、図１、２に、本発明の第１の実施形態として、開口パターンの形成方法を示す。本実施形態は、本発明の基本構成となる製造方法である。
【００１７】
まず、図１（ａ）に示す様に、基板１の上に第１の金属膜からなる下層配線２を形成し、その上を層間絶縁膜３で覆う。
【００１８】
次に、層間絶縁膜３の上に第２の金属膜からなる上層金属膜４を堆積させる（図１（ｂ））。
【００１９】
次に、層間絶縁膜３のコンタクトスルーホール形成予定領域の上層金属膜４にレーザービームを当てる。このときのレーザー発振装置は、Ｚ−Ｙステージを有し任意の位置への移動が可能である。またレーザーはエッジの盛り上がり、下層配線２へのダメージ、スプラッシュ等の低減の為にパルス幅を短く１〜０．８ｎｓ程度とする。開口部５のサイズは５μｍから１０μｍ程度で、深さは層間絶縁膜３の中間で停止させる。レーザーによる開口はコンタクトホール形成部全てについてＸ−Ｙステージを移動しながら実行する。（図１（ｃ））。
【００２０】
次に、レーザーにより除去されなかった上層金属膜４をエッチングマスクとして、下層配線２上の開口部５に残った層間絶縁膜３をＳＦ6等のエッチングガスによるドライエッチングやバッファードフッ酸等のエッチング液によるウェットエッチングによりエッチング除去し、コンタクトスルーホール６を形成する（図２（ａ））。このとき、レーザー出力低下等で開口部５の深さ方向が上層金属膜４の途中で止まることもあるので、ＳＦ6を用いたドライエッチングの方がより効果的である。
【００２１】
次に、上層金属膜４の上にフォトレジスト７を形成し（図２（ｂ））、フォトレジスト７をマスクとして上層金属膜４をエッチング除去して上層配線８を形成する。このとき、下層配線２を構成する第１の金属膜を第２の金属膜のエッチングではエッチングがほとんど進行しない金属膜とすることにより、コンタクトスルーホール６に露出する下層配線２のエッチングを最小限に抑えることができる。続いて、コンタクトスルーホール６に露出する下層配線２と上層配線８とを接続するための第３の金属膜を堆積し、パターニングすることにより第３の金属膜からなる接続用配線９を形成する。
【００２２】
以上のような製造方法により、層間絶縁膜にコンタクトスルーホールを形成するためのフォトレジスト工程を省略することができ、製造工程の削減という効果が得られる。
【００２３】
次に、本発明の第２の実施形態として、第１の実施形態の開口パターン形成方法をアクティブマトリクス基板の製造方法に適用した例を示す。図３は、静電保護素子が付加されたＴＦＴアレイの表示素子の一部及び端子部の一部の等価回路図である。
【００２４】
この中で、ドレイン端子５１、５２が横方向に並び、ドレイン端子５１、５２からはドレイン配線５３、５４が導出される。ゲート端子３１、３２は縦方向に並び、ゲート端子３１、３２からはゲート配線３３、３４が導出される。コモン端子４１は、ゲート端子及びドレイン端子がそれぞれ縦横に並ぶ方向の角の位置に設けられ、コモン端子４１から縦方向にはコモン配線４２が、横方向にはコモン配線４３が導出される。
【００２５】
ここで、コモン配線４３とドレイン配線５３、５３とが交わる箇所には、静電破壊を防止する為に２つのｎｃｈトランジスタ７１、７２からなる静電保護素子が付加されている。また、コモン配線４２とゲート配線３３、３４とが交わる箇所には、静電破壊を防止する為に同様に２つのｎｃｈトランジスタ７３、７４からなる静電保護素子が加されている。
【００２６】
これらの静電保護素子をドレイン端子５１、５２及びゲート端子３１、３２とコモン端子４１との間に挿入することにより、ドレイン端子５１、５２及びゲート端子３１、３２に印加される正負のサージをコモン端子４１にバイパスさせることができ、内部回路である画素を保護することができる。
【００２７】
次に、図４は、ドレイン配線５３とコモン配線４３とが交差する箇所における２つのｎｃｈトランジスタ７１、７２からなる静電保護素子の接続構成を示すレイアウト図である。
【００２８】
図４において、紙面に向かって上下に配線されたドレイン配線５３は、左右に配線されたコモン配線４３と交差し、ドレイン配線５３の右側にはコモン配線４３の一部をゲート電極４４とするｎｃｈトランジスタ７１が、ドレイン配線５３の左側にはコモン配線４３と同じ工程で形成されるゲートパターン４５をゲート電極とするｎｃｈトランジスタ７２が形成され、ｎｃｈトランジスタ７１、７２が静電保護素子として機能する。また、ｎｃｈトランジスタ７１、７２の活性層となる半導体膜８１は、ドレイン配線５３の形成と同時にドレイン配線５３と同じパターンに形成され、その後のＩＴＯ配線２５の形成時に、ソース電極６１、６２とドレイン電極５５、５６とに挟まれる部分のドレイン配線が除去され、その部分の半導体膜８１の表面が露出する。
【００２９】
ここで、ｎｃｈトランジスタ７１のソース電極６１（ドレイン配線と同時に形成される、以下同じ）とコモン配線４３とを短絡させるために、層間絶縁膜のうちソース電極６１内側に設けられたコンタクトスルーホール９１及びソース電極６１横に設けられたコンタクトスルーホール９２を通してＩＴＯ電極２３により接続される。また、ｎｃｈトランジスタ７２のソース電極６２とコモン配線４３とを短絡させるために、層間絶縁膜のうちソース電極６２内側に設けられたコンタクトスルーホール９３及びソース電極６２横に設けられたコンタクトスルーホール９４を通してＩＴＯ電極２４により接続される。
【００３０】
次に、ドレイン配線５３はｎｃｈトランジスタ７１のゲート電極４４と一部重なるように紙面右に突き出てドレイン電極５５を構成し、また、ｎｃｈトランジスタ７２のゲートパターン４５と一部重なるように紙面左に突き出てドレイン電極５６を構成する。さらに、ｎｃｈトランジスタ７２のゲートパターン４５とドレイン配線５３とを短絡させるために、層間絶縁膜のうちドレイン配線５３内側に設けられたコンタクトスルーホール９５及びドレイン配線５３横に設けられたコンタクトスルーホール９６を通してＩＴＯ配線２５により接続される。
【００３１】
次に、図５は、図３においてドレイン配線とゲート配線により区画される画素のうち１画素を拡大した平面図で、ゲート配線３３、３４及びドレイン配線５３、５４により囲まれる画素を示している。画素内のスイッチング用ｎｃｈトランジスタは、図３のスイッチング用ｎｃｈトランジスタ７５である。ここで、ＩＴＯ電極２１、２２を形成するのと同時にＩＴＯ配線２５、２６及び画素電極２７がドレイン配線５３、５４及びソース電極６３の上に直接接して形成される。
【００３２】
次に、第１の実施形態の製造方法を本実施形態に適用したときのアクティブマトリクス基板の製造方法を、図６〜１１を参照して説明する。各図において、（ａ）は、図４の切断線Ａ−Ａ’における断面図、（ｂ）は、図５の切断線Ｂ−Ｂ’における断面図である。
【００３３】
まず、ガラス等の材料からなる透明基板１１の上にクロムからなるコモン配線４３及びゲート電極４６を形成し、その上を層間絶縁膜１３で覆う。続いて、層間絶縁膜１３の上にアモルファスシリコンからなる半導体膜８１、モリブデンからなる上層金属膜１４を堆積させ、さらに、層間絶縁膜１３のコンタクトスルーホール形成予定領域の上層金属膜１４にレーザービームを当てる。このときのレーザー発振装置は、Ｚ−Ｙステージを有し任意の位置への移動が可能である。またレーザーはエッジの盛り上がり、コモン配線４３へのダメージ、スプラッシュ等の低減の為にパルス幅を短く１〜０．８ｎｓ程度とする。開口部１５のサイズは５μｍから１０μｍ程度で、深さは層間絶縁膜１３の中間で停止させる。レーザーによる開口はコンタクトホール形成部全てについてＸ−Ｙステージを移動しながら実行する。（図６（ａ））。
【００３４】
次に、コモン配線４３の上にあって開口部１５に残った層間絶縁膜１３を上層金属膜１４をマスクとして、ＳＦ6等エッチングガスによるドライエッチングやバッファードフッ酸等のエッチング液によるウェットエッチングによりエッチング除去し、コンタクトスルーホール９１、９２を形成する（図７（ａ））。ここで、レーザー出力低下等で開口の深さ方向が半導体膜１８１の途中で止まることもあるので、ＳＦ6を用いたドライエッチングの方がより効果的である。
【００３５】
以上までの工程においては、図６（ｂ）、図７（ｂ）に示すように、画素のＴＦＴ部分は層間絶縁膜１３、半導体膜８１、上層金属膜１４が堆積したままで何ら変化はない。
【００３６】
次に、上層金属膜１４の上にフォトレジスト１７を形成し（（図８））、フォトレジスト１７をマスクとして上層金属膜１４及び半導体膜８１の不要領域をエッチング除去して半導体膜８１及び上層金属膜１４からなる積層膜パターン９８を形成し、その後、フォトレジスト１７を除去する（（図９））。このとき、下層配線を構成するコモン配線４３はクロムからなるため、コモン配線４３に影響を与えることなく上層金属膜１４を構成するモリブデン及び半導体膜を選択的にエッチング除去することが可能である。
【００３７】
次に、ＩＴＯ膜２１を全面に被着し、さらに、その上にＩＴＯ膜パターニング用のフォトレジスト９７を形成する（（図１０））。
【００３８】
次に、フォトレジスト９７をマスクとしてＩＴＯ膜２１の不要部分をエッチング除去すると、ＩＴＯ電極２３、ＩＴＯ配線２５、画素電極２７が形成される。このＩＴＯ膜２１のエッチングに際しては、図５に示されるスイッチング用ｎｃｈトランジスタ７５の領域では、図１０（ｂ）に示される積層膜パターン９８を構成する半導体膜８１の一部が除去されるまでエッチングを行う。ＩＴＯ膜２１のエッチングにより、コモン配線４３は、コンタクトスルーホール９１、９２を通してＩＴＯ電極２３によりソース電極６１と接続される。一方、スイッチング用ｎｃｈトランジスタ７５の領域においては、ＩＴＯ配線２５、画素電極２７が、それぞれドレイン配線５３、ソース電極６３を直接覆って形成される。フォトレジスト９７を除去した後、全面にシリコン窒化膜からなるパッシベーション膜９９を成膜し、ゲート端子、ドレイン端子、コモン端子の上の絶縁膜を除去するとアクティブマトリクス基板が完成する（（図１１））。
【００３９】
以上のように、本実施形態によれば、図６から図１１までのパターン形成に要したフォトリソグラフィーの回数は４回となり、従来の５回から６回のプロセスを本発明により短縮できる。
【００４０】
上述の第１及び第２の実施形態では、層間絶縁膜のコンタクトホール形成にレーザーを用いたが、レーザーに代わり集束イオンビームによるエッチングも利用できる。この場合は、イオン源、イオン集束装置、Ｘ−Ｙステージ、アシストガス供給系を有する真空チャンバー内で実施する。
【００４１】
【発明の効果】
以上に説明したように、本発明の液晶表示装置の製造方法では、１回のフォトリソグラフィにより厚レジストパターン及び薄レジストパターンを形成する際に、ポストベーク条件を最適化して、厚レジストパターンの‘すそ’の形状が流れないようにすることにより、薄レジストパターンをエッチング除去した後の厚レジストパターンのパターンの‘すそ’の形状をより垂直に近い形状としてパターンの線幅ばらつきを小さく抑えることができるので、その後に続くエッチングによるパターン形成を高精度のものとすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の開口パターン形成方法を製造工程順に示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】本発明の第２の実施形態のアクティブマトリクス基板の等価回路図である。
【図４】本発明の第２の実施形態のアクティブマトリクス基板に形成される静電保護素子の平面図である。
【図５】本発明の第２の実施形態のアクティブマトリクス基板に形成される画素の平面図である。
【図６】本発明の第２の実施形態のアクティブマトリクス基板の製造方法を製造工程順に示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】図７に続く製造工程を示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】図９に続く製造工程を示す断面図である。
【図１１】図１０に続く製造工程を示す断面図である。
【符号の説明】
１    基板
２    下層配線
３、１３    層間絶縁膜
４、１４    上層金属膜
５、１５    開口部
６、９１、９２、９３、９４、９５、９６    コンタクトスルーホール
７、１７、９７    フォトレジスト
８    上層配線
９    接続用配線
１１    透明基板
２１    ＩＴＯ膜
２３、２４    ＩＴＯ電極
２５、２６    ＩＴＯ配線
２７    画素電極
３１、３２    ゲート端子
３３、３４    ゲート配線
４１    コモン端子
４２、４３    コモン配線
４４、４６    ゲート電極
４５    ゲートパターン
５１、５２    ドレイン端子
５３、５４    ドレイン配線
５５、５６    ドレイン電極
６１、６２、６３    ソース電極
７１、７２、７３、７４    ｎｃｈトランジスタ
７５    スイッチング用ｎｃｈトランジスタ
８１    半導体膜
９８    積層膜パターン
９９    パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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