(57)【特許請求の範囲】
【請求項１】
直列に接続された２つの半導体スイッチング素子を有するスイッチング電源回路と、
前記半導体スイッチング素子をオン／オフさせるためのスイッチングパルスを前記半導体スイッチング素子に供給するデジタル制御回路と、
前記２つの半導体スイッチング素子が共にオフとなるデッドタイムを設定するデッドタイム設定回路と、
を備え、
前記デッドタイム設定回路は、
初段から最終段にかけて遅延値が小さい順に直列に接続され互いに前記遅延値が異なり、前記遅延値の合計値が前記初段に入力するパルス信号の周期より小さい複数の遅延素子を有する遅延生成回路であって、前記パルス信号を前記初段から前記最終段へと順に伝達させて前記各遅延素子の出力信号の立ち上がりエッジを、前記パルス信号の立ち上がりエッジに対して遅延させ、前記パルス信号の周期を複数に分割するパルスエッジを生成する遅延生成回路と、
前記各遅延素子の出力信号が入力され、前記出力信号の中から選択された１つの出力信号を前記デッドタイムを決める信号として前記デジタル制御回路に出力する選択回路と、
前記各遅延素子の出力信号の中から、前記スイッチングパルスのデューティ比を最小にする出力信号を選択して、前記選択回路に出力させる遅延調整回路と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体スイッチング素子をデジタル制御でオン／オフすることで所望の出力を得る回路を形成した半導体装置に関する。
【背景技術】
【０００２】
ＰＷＭ（Pulse Width Modulation）信号でハイサイド側とローサイド側のスイッチング素子（パワートランジスタ）を交互にオン／オフ駆動するようなＤＣ−ＤＣコンバータ等のスイッチング電源において、それらのパワートランジスタが同時にオンすることで生じる貫通電流防止のために両トランジスタが共にオフとなるデッドタイム（Dead Time）が設定される。
【０００３】
デッドタイムは、ＤＣ−ＤＣコンバータの効率（出力電力／入力電力）に影響する。一般に、デッドタイムは設計時に適切な値を計算し、その値になるように回路設計を行っている。しかし、実際には各々のスイッチング素子にばらつきがあるため、この方法ではすべての素子に対してデッドタイムを最適化できない。その結果、ある程度効率を犠牲にしても、素子間のばらつきを考慮したデッドタイム設計値になっていた。
【０００４】
そこで、非特許文献１には、「ＤＣ−ＤＣコンバータの効率が最大となるのは、スイッチングパルスのデューティ比が最小のところである」という特徴を利用したデッドタイム最適化制御が提案されている。最初、デッドタイムをある程度長い初期値に設定しておいて、デューティ比を測定・保持しながらデッドタイムを徐々に短くしていく。デューティ比が増加したら前のデッドタイムの値に戻し、そのデッドタイムを最適デッドタイムとする。
【０００５】
また、デッドタイム調整の分解能を基本クロックよりも高く出すために（クロック周期よりも細かい刻み幅でパルスエッジを調整できるように）、多数の遅延素子を有する遅延生成回路を使用している。現状、クロック１周期を正確にｎ分割（例えば３２分割）することが難しいため、その遅延生成回路においては、１倍の遅延値を持つ遅延素子と、その２倍の遅延値を持つ遅延素子とを並列接続させたものを多数直列に接続し、遅延値（遅延時間）の合計が基本クロックの周期を超えないように１倍遅延値のパスと２倍遅延値のパスを適宜選択してパスを変えている。しかし、この構成は、多数の遅延素子を必要とするため、半導体チップ内における遅延生成回路のスペースと、消費電力の増大をまねく。この遅延生成回路は、デッドタイム設定時にのみ必要とされるものであり、デッドタイムは一度最適な設定値が決まると以後その設定値を変えることなく使い続ける。したがって、そのためだけの遅延生成回路の回路規模や消費電力が無駄に増大するのは避けたい。
【非特許文献１】Vahid Yousefzadeh and Dragan Maksimovic,「Sensorless Optimization of Dead Times in DC-DC Converters with Synchronous Rectifiers」,APEC(IEEE Applied Power Electronics Conference and Exposition)'05
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、回路規模や消費電力の増大を抑えつつ高分解能でデッドタイムを設定することができる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、直列に接続された２つの半導体スイッチング素子を有するスイッチング電源回路と、前記半導体スイッチング素子をオン／オフさせるためのスイッチングパルスを前記半導体スイッチング素子に供給するデジタル制御回路と、前記２つの半導体スイッチング素子が共にオフとなるデッドタイムを設定するデッドタイム設定回路と、を備え、前記デッドタイム設定回路は、初段から最終段にかけて遅延値が小さい順に直列に接続され互いに前記遅延値が異なり、前記遅延値の合計値が前記初段に入力するパルス信号の周期より小さい複数の遅延素子を有する遅延生成回路であって、前記パルス信号を前記初段から前記最終段へと順に伝達させて前記各遅延素子の出力信号の立ち上がりエッジを、前記パルス信号の立ち上がりエッジに対して遅延させ、前記パルス信号の周期を複数に分割するパルスエッジを生成する遅延生成回路と、前記各遅延素子の出力信号が入力され、前記出力信号の中から選択された１つの出力信号を前記デッドタイムを決める信号として前記デジタル制御回路に出力する選択回路と、前記各遅延素子の出力信号の中から、前記スイッチングパルスのデューティ比を最小にする出力信号を選択して、前記選択回路に出力させる遅延調整回路と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、回路規模や消費電力の増大を抑えつつ高分解能でデッドタイムを設定することができる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照し、本発明の実施形態について説明する。
【００１１】
本発明の実施形態に係る半導体装置は、図１に示す回路における、例えば、スイッチング素子Ｑ１、Ｑ２、Ａ／Ｄ変換回路３０、ＰＩＤ（proportional-integral-derivative）補償器３、ローパスフィルタ４、デジタル制御回路５、デッドタイム最適化回路６を、同じ半導体基板に形成して１チップ化した構造を有する。
【００１２】
図１に示す回路はＤＣ−ＤＣコンバータであり、大別すると、スイッチング素子Ｑ１、Ｑ２、インダクタＬ、コンデンサＣ、負荷Ｒを有するスイッチング電源回路１５と、このスイッチング電源回路１５の駆動を制御する制御回路とに分かれる。
【００１３】
このＤＣ−ＤＣコンバータは、ハイサイド側のスイッチング素子Ｑ１とローサイド側のスイッチング素子Ｑ２とを交互にオン／オフすることで入力電圧Ｖｃｃよりも低い（平均）出力電圧Ｖｏｕｔを得る降圧型ＤＣ−ＤＣコンバータ（buck converter）である。入力電圧Ｖｃｃの入力源とグランドとの間に直列接続された２つのスイッチング素子Ｑ１、Ｑ２の接続点であるSwitch Nodeには方形波が出力され、その方形波がコンデンサＣで構成されるフィルタで平滑化され、負荷Ｒに出力電圧Ｖｏｕｔが得られる。
【００１４】
各々のスイッチング素子Ｑ１、Ｑ２は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、それぞれのゲートはデジタル制御回路５と接続されている。デジタル制御回路５は、例えばＰＷＭ（Pulse Width Modulation）回路であり、スイッチング素子Ｑ１、Ｑ２のゲートにゲート駆動信号（スイッチングパルス）を供給する。
【００１５】
ハイサイド側のスイッチング素子Ｑ１のソース−ドレイン間は、Ｖｃｃの入力源とSwitch Nodeとの間に接続され、ローサイド側のスイッチング素子Ｑ２のソース−ドレイン間は、Switch Nodeとグランドとの間に接続されている。両スイッチング素子Ｑ１、Ｑ２の接続点であるSwitch NodeはインダクタＬを介して負荷Ｒに接続されている。
【００１６】
スイッチング素子Ｑ１、Ｑ２のオン／オフを制御するため、デジタル制御回路５から、ほぼ反転位相のスイッチングパルスがスイッチング素子Ｑ１、Ｑ２の各々のゲートに供給される。
【００１７】
スイッチング素子Ｑ１、Ｑ２のスイッチングデューティ比によって、負荷状態および入力電圧Ｖｃｃに対応する出力電圧Ｖｏｕｔの下降の程度と速度が決まる。スイッチング素子Ｑ２がオフでスイッチング素子Ｑ１がオンのときは、スイッチング素子Ｑ１を経由してインダクタＬに電流が流れ、インダクタ電流が増加し、インダクタＬにエネルギーが蓄積される。スイッチング素子Ｑ１がオフでスイッチング素子Ｑ２がオンのときは、インダクタＬの蓄積エネルギー（逆起電力）によりインダクタ電流は放電し、グランドからスイッチング素子Ｑ２を経由してインダクタＬを流れる還流電流が流れる。コンデンサＣはローパスフィルタとして機能し、インダクタＬを流れる電流が変動する結果生じる出力リップルノイズを低減する。
【００１８】
出力電圧Ｖｏｕｔは、図３にその波形図を示すように、Ｖｒｅｆを中心に電圧制御幅Ｖｑで制御される。その出力電圧ＶｏｕｔはＡ／Ｄ変換回路３０でＡ／Ｄ変換されて、２ビットの信号としてＰＩＤ補償器３に入力される。
【００１９】
Ａ／Ｄ変換回路３０は２つのコンパレータ３１、３２を有し、コンパレータ３１は出力電圧ＶｏｕｔとＶｒｅｆ−Ｖｑ／２との比較結果をＰＩＤ補償器３に出力し、コンパレータ３２は出力電圧ＶｏｕｔとＶｒｅｆ＋Ｖｑ／２との比較結果をＰＩＤ補償器３に出力する。この信号を受けて、ＰＩＤ補償器３は、デジタル制御回路５が出力するスイッチングパルスのデューティ比を計算し、デジタル制御回路５に出力する。
【００２０】
両スイッチング素子Ｑ１、Ｑ２が同時にオン状態にされると、非常に大きな電流（貫通電流）が両スイッチング素子Ｑ１、Ｑ２を介してグランドに流れることになる。これを避けるために、スイッチング素子Ｑ１とスイッチング素子Ｑ２とを交互にオン／オフするにあたって、両スイッチング素子Ｑ１、Ｑ２が共にオフとなる期間であるデッドタイムを設定している。
【００２１】
デッドタイムはデッドタイム設定回路６によって設定される。デッドタイム設定回路６には、ＰＩＤ補償器３が出力する現在のデューティ比が入力する。また、ＰＩＤ補償器３の出力がローパスフィルタ４を経由することによってデューティ比の移動平均値が算出され、そのデューティ比の移動平均値もデッドタイム設定回路６に入力する。そして、デッドタイム設定回路６は、後述するように、現在のデューティ比とデューティ比の移動平均値との比較に基づき、デッドタイムの最適値を決定し、その値をデジタル制御回路５に出力する。
【００２２】
上記スイッチングパルスのデューティ比が小さいと、ＤＣ−ＤＣコンバータの効率（出力電力／入力電力）が高まり、したがって、最大の効率を得るべくデューティ比を最小（設定可能な範囲内で最小）にするデッドタイムが最適値（設定値）となる。
【００２３】
図４に、デッドタイム最適化アルゴリズムのフローチャートを示す。
【００２４】
まず、トリガーパルスの立ち上がりタイミングでステップＳ１が開始され、そのステップＳ１では、デッドタイムｔｄをある程度長い初期値ｔｄｍａｘとする。
【００２５】
次に、ステップＳ２として、ｔｄｏｐｔ＝ｔｄ（ステップＳ１で設定したｔｄｍａｘ）とする。次に、ステップＳ３として、現在のデューティ比（次のステップＳ４にてデッドタイムｔｄを短くする前のデューティ比）ＤをＤｏｌｄとして記憶する。
【００２６】
次に、ステップＳ４にて、現在のデッドタイムｔｄをΔｔｄだけ短くする。すなわち、ｔｄ＝ｔｄ（ステップＳ２におけるｔｄｏｐｔ）−Δｔｄとする。この後、数秒間待つ（ステップＳ５）。
【００２７】
そして、次にステップＳ６にて、現在のデューティ比（ステップＳ４にてデッドタイムを短くした後のデューティ比）Ｄと、ステップＳ４にてデッドタイムを短くする前の、ステップＳ３で記憶したデューティ比Ｄｏｌｄとを比較する。
【００２８】
ここで、デューティ比Ｄが前のデューティ比Ｄｏｌｄよりも増加していたら、ステップＳ６にて“ｎｏ”となり、ステップＳ７に進む。
【００２９】
ステップＳ７では、ステップＳ４にてデッドタイムを短くする前のステップＳ２におけるデッドタイムｔｄｏｐｔを、デューティ比を最小にするデッドタイムの最適値（設定値）として、フローを終える。
【００３０】
ステップＳ６にて、デューティ比Ｄが前のデューティ比Ｄｏｌｄと同じか減少していたら、ステップＳ６にて“ｙｅｓ”となり、ステップＳ８に進む。
【００３１】
ステップＳ８にて、デューティ比Ｄが前のデューティ比Ｄｏｌｄより減少していた場合には、“ｙｅｓ”となり、ステップＳ２に進む。このステップＳ２では、前サイクルのステップＳ４におけるｔｄ−Δｔｄをｔｄｏｐｔとする。したがって、このサイクルにおけるステップＳ４では、前サイクルよりもさらにΔｔｄ短くなったデッドタイムｔｄとされ、そのデッドタイムとした場合にデューティ比がどうなったかを前記と同様にステップＳ６にて判定する。
【００３２】
なお、ステップＳ８にて、デューティ比Ｄが前のデューティ比Ｄｏｌｄと同じである場合には、“ｎｏ”となり、再度ステップＳ３以降が繰り返される。このサイクルは、ステップＳ２を経ていないので、このサイクルのステップＳ４におけるデッドタイムｔｄは前サイクルのステップＳ４におけるデッドタイムｔｄと同じである。
【００３３】
ＤＣ−ＤＣコンバータにおいてスイッチングパルスのデューティ比が小さいと効率が高まるが、デッドタイムが小さいとデューティ比は小さくなる。そこで、前述したフローのように、最初、デッドタイムｔｄをある程度長い初期値ｔｄｍａｘに設定しておいて、デューティ比を測定・保持しながらデッドタイムｔｄを徐々に短くしていき、これをデューティ比が前の値よりも増加するまで続け、デューティ比が増加したらその前のデッドタイムに戻し、そのデッドタイムを最適値（設定値）とする。
【００３４】
デッドタイムは、具体的には、遅延生成回路の遅延値の調整によって調整され、その遅延生成回路の遅延値の調整によって変更可能な範囲内でデッドタイムを変えたときにデューティ比を最小にするデッドタイムを設定値とする。
【００３５】
図２は、その遅延生成回路２０を含むデッドタイム設定回路６の詳細な構成を示す。デッドタイム設定回路６は、遅延生成回路２０の他にも、遅延調整回路７、選択回路としてのマルチプレクサ２２などを有する。
【００３６】
遅延生成回路２０は、直列に接続された複数の（ｎ段の）遅延素子ｄｅｌ１〜ｄｅｌｎを有する。各々の遅延素子ｄｅｌ１〜ｄｅｌｎは例えばＣＭＯＳ素子を用いて構成される。
【００３７】
遅延素子ｄｅｌ１〜ｄｅｌｎはそれぞれ遅延値（遅延時間）が異なる。例えば、初段の遅延素子ｄｅｌ１の遅延値ｔｄｅｌａｙはある程度短めに設定しておく。二段目の遅延素子ｄｅｌ２の遅延値は初段の遅延値の２倍（２ｔｄｅｌａｙ）に、三段目の遅延素子ｄｅｌ３の遅延値は初段の遅延値の４倍（４ｔｄｅｌａｙ）に、・・・、ｎ段目の遅延素子ｄｅｌｎの遅延値は初段の遅延値の２ｎ−１倍（２ｎ−１ｔｄｅｌａｙ）にというように、図２に示す具体例では、初段ｄｅｌ１から最終段ｄｅｌｎにかけて遅延値が小さい順に複数の遅延素子ｄｅｌ１〜ｄｅｌｎが直列に接続（縦続接続）されている。
【００３８】
ただし、遅延素子ｄｅｌ１〜ｄｅｌｎすべての遅延値ｔｄｅｌａｙｉの合計値（合計遅延時間）が、基本クロックの周期Ｔｃｌｋよりも小さくなるようにする。すなわち、下記数１を満足するようにする。数１において、初段の遅延素子の遅延値をｔｄｅｌａｙ１、二段目の遅延素子の遅延値をｔｄｅｌａｙ２、・・・、ｎ段目の遅延素子の遅延値をｔｄｅｌａｙｎとする。
【００３９】
【数１】
0004575420.tif 000002
【００４０】
初段の遅延素子ｄｅｌ１には、クロックｃｌｏｃｋの立ち上がりタイミングに合わせて、フリップフロップ２１の出力信号が入力する。この初段の遅延素子ｄｅｌ１に入力される信号は、クロックｃｌｏｃｋの１周期分のパルス幅を有するパルス信号である。そのパルス信号は各遅延素子ｄｅｌ１〜ｄｅｌｎを初段から順に伝達していき、各遅延素子ｄｅｌ１〜ｄｅｌｎの出力信号ｍ１〜ｍｎの立ち上がりエッジに遅延が発生する。
【００４１】
各遅延素子ｄｅｌ１〜ｄｅｌｎの出力信号ｍ１〜ｍｎはマルチプレクサ２２に入力する。マルチプレクサ２２は、遅延調整回路７からの制御信号に基づいて、各遅延素子ｄｅｌ１〜ｄｅｌｎの出力信号ｍ１〜ｍｎのうち１つを選択して出力する。マルチプレクサ２２の出力信号ｍによって、デジタル制御回路５がスイッチング素子Ｑ１、Ｑ２のゲートに出力するスイッチングパルスにおけるデッドタイムを決める立ち上がりエッジ、立ち下がりエッジが決まる。
【００４２】
遅延調整回路７は、図４を参照して前述したデッドタイム最適化アルゴリズムに基づいて、ｍ１〜ｍｎのうちどれを選択するか決める。
【００４３】
例えば、初めは初段だけを通過した信号ｍ１を選択する。次に、初段及び二段目を通過した信号ｍ２を選択し、その結果、デューティ比が増加したならば信号ｍ２によって決まるデッドタイムではデューティ比の最小値を超えてしまっているので、信号ｍ１によってデッドタイムを決める。デューティ比が減少したならば、信号ｍ２によって決まるデッドタイムではまだデューティ比が最小には到達していないので、次の信号ｍ３を使用する。この時点で、デューティ比が増加したならばデューティ比の最小値を超えてしまっているので、前の信号ｍ２を使用する。デューティ比の減少が続く間はデューティ比が最小値には到達していないので、信号ｍ４、ｍ５、・・・、ｍｎと順に選択していき、デューティ比が最小となるまで上記ステップを繰り返す。
【００４４】
前述したように、スイッチングパルスのデューティ比を最小にするべく、遅延生成回路２０の遅延値を調整して最適なデッドタイムを設定するが、これをローサイド側のスイッチング素子Ｑ２がオンからオフになり、ハイサイド側のスイッチング素子Ｑ１がオフからオンになる区間のデッドタイムと、ハイサイド側のスイッチング素子Ｑ１がオンからオフになり、ローサイド側のスイッチング素子Ｑ２がオフからオンになる区間のデッドタイムの両方で行い、それらデッドタイムを最適化してＤＣ−ＤＣコンバータの高効率を実現する。設定された最適デッドタイム及びそのデッドタイムを決める遅延生成回路２０における遅延値は、デッドタイム設定回路６内に設けられたメモリで保持され、以後、その設定値を使い続ける。
【００４５】
デッドタイムの調整は、クロックを用いてデジタル制御でパルス幅変調を行うことで実現しており、その際クロック周期よりも細かい刻み幅でパルスエッジを調整できるようにするため、クロック周期を複数に分割するパルスエッジを生成できる遅延生成回路を使用している。
【００４６】
現状、クロック１周期を正確にｎ分割することが難しいため、例えば、１倍の遅延値を持つ遅延素子と、その２倍の遅延値を持つ遅延素子とを並列接続させたものを多数直列に接続し、遅延値（遅延時間）の合計がクロック周期を超えないように１倍遅延値のパスと２倍遅延値のパスを適宜選択してパスを変える構成が提案されている。しかし、この構成は、多数の遅延素子を必要とするため、半導体チップ内における遅延生成回路のスペースと、消費電力の増大をまねく。デッドタイム設定時だけに必要とされ、設定以後のＤＣ−ＤＣコンバータ使用時には使われない遅延生成回路の回路規模や消費電力が無駄に大きくなるのは避けたい。
【００４７】
本実施形態における遅延生成回路２０は、互いに遅延値の異なる複数の遅延素子ｄｅｌ１〜ｄｅｌｎを直列接続させた構成を有するため、比較的少数の遅延素子でクロック周期を超えない合計遅延値を容易に実現できる。且つ、クロック周期よりも高分解能にデッドタイムを決めるパルスエッジを調整可能であり、高分解能を実現するにあたって高速クロックを必要とせず、そのことによるコスト及び消費電力の増大を回避できる。
【００４８】
また、デッドタイムの最適値は設計時にある程度検討がついており、素子ごとのばらつきに応じて個々の素子について前述したようにデッドタイムを最適化するものである。したがって、最適デッドタイム検索範囲はある程度絞られ、多数の遅延素子を用いて多段階にわたる刻み幅で遅延値調整を行わなくても、比較的少数の遅延素子による少数段階の調整幅でも十分である。
【００４９】
以上説明したように、本実施形態によれば、回路規模や消費電力の増大を抑制しつつ、且つ高分解能でデッドタイム最適値を設定することができ、ＤＣ−ＤＣコンバータの効率を向上させることができる。
【００５０】
なお、デッドタイムとスイッチングパルスのデューティ比との相関関係に基づいてデッドタイムの設定値を決めることに限らない。上記出力電圧Ｖｏｕｔが高ければ、ＤＣ−ＤＣコンバータの効率（出力電力／入力電力）は高く、したがって、最大の効率を得るべく、出力電圧Ｖｏｕｔを最大にするデッドタイムを最適値として設定してもよい。
【００５１】
すなわち、デッドタイムと出力電圧Ｖｏｕｔとの相関関係に基づいてデッドタイムの設定値を決めるべく、遅延生成回路２０の遅延値を調整する。具体的には、遅延生成回路２０の遅延値の調整によって変更可能な範囲内でデッドタイムを変えたときに出力電圧Ｖｏｕｔを最大にするデッドタイムを設定値とする。
【００５２】
また、複数の遅延素子ｄｅｌ１〜ｄｅｌｎは、初段から最終段にかけて、遅延値が小さいものから順に接続した構成に限らず、遅延値が大きいものから順に接続した構成であってもよい。さらには、遅延値を偶数倍ずつ増加させなくてもよく、また、各遅延素子の遅延値が互いに異なり、且つ上記数１の関係を満足すればそれぞれの遅延素子の遅延値はどんな値でもよい。
【００５３】
また、上記実施形態では、本発明を降圧型ＤＣ−ＤＣコンバータ（buck converter）に適用した場合について説明したが、これに限らず、他のＤＣ−ＤＣコンバータにおいても、本発明を同様に実施して同様の効果を得ることができる。また、Ａ／Ｄ変換回路３０の出力ビット数、遅延値の初期値、変化分、遅延の大小関係等、その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態に係る半導体装置を用いた降圧型ＤＣ−ＤＣコンバータの回路図。
【図２】図１に示すデッドタイム設定回路の具体例を示す回路図。
【図３】図１に示すデッドタイム設定回路におけるデッドタイム最適化アルゴリズムを示すフローチャート。
【図４】図１に示すスイッチング電源回路の出力電圧Ｖｏｕｔの波形図。
【符号の説明】
【００５５】
５…デジタル制御回路、６…デッドタイム設定回路、７…遅延調整回路、１５…スイッチング電源回路、２０…遅延生成回路、ｄｅｌ１〜ｄｅｌｎ…遅延素子、Ｑ１，Ｑ２…半導体スイッチング素子
【図１】
0004575420.tif 000003
【図２】
0004575420.tif 000004
【図３】
0004575420.tif 000005
【図４】
0004575420.tif 000006