(57)【特許請求の範囲】
【請求項１】
第２導電型半導体基板の表面から離れて所定深さ位置に形成された第１の第１導電型半導体ウェル領域と、
前記半導体基板に形成され、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素を分離するための選択酸化による素子分離層と、
前記素子分離層下に前記第１の第１導電型半導体ウェル領域に達し、且つ前記素子分離層から該素子分離層で区画された画素領域の内側に延長するように形成された第２の第１導電型半導体ウェル領域と、
前記第１及び第２の第１導電型半導体ウェル領域で囲まれた前記半導体基板と同程度の低不純物濃度の第２導電型半導体領域と、
前記第２導電型半導体領域の表面側に、前記読み出し用トランジスタのゲートを挟んで形成された前記センサ部を構成する第２導電型の電荷蓄積領域及び前記読み出し用トランジスタの第２導電型のソース・ドレイン領域と、
前記読み出し用トランジスタのゲート下の第１導電型半導体領域と、
前記第２導電型半導体領域内に前記電荷蓄積領域、前記ゲート下の第１導電型半導体領域及び前記ソース・ドレイン領域の下面に接して形成され、空乏化できる不純物濃度に設定され、且つ前記読み出し用トランジスタのオフ状態のときに前記電荷蓄積領域と前記ソース・ドレイン領域間のリーク電流を阻止する第１導電型半導体領域と、
前記電荷蓄積領域の表面に形成された第１導電型半導体領域と
を有する固体撮像素子。
【請求項２】
第２導電型半導体基板の表面から離れて所定深さ位置に形成された第１の第１導電型半導体ウェル領域と、
前記半導体基板に形成され、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素を分離するための選択酸化による素子分離層と、
前記素子分離層下に前記第１の第１導電型半導体ウェル領域に達し、且つ前記素子分離層から該素子分離層で区画された画素領域の内側に延長するように形成された第２の第１導電型半導体ウェル領域と、
前記第１及び第２の第１導電型半導体ウェル領域で囲まれた前記半導体基板と同程度の低不純物濃度の第２導電型半導体領域と、
前記第２導電型半導体領域の表面側に、前記読み出し用トランジスタのゲートを挟んで形成された前記センサ部を構成する第２導電型の電荷蓄積領域及び前記読み出し用トランジスタの第２導電型のソース・ドレイン領域と、
前記読み出し用トランジスタのゲート下の第１導電型半導体領域と、
前記第２導電型半導体領域内に前記ソース・ドレイン領域の下面のみに接して形成され、前記読み出し用トランジスタのオフ状態のときに前記電荷蓄積領域と前記ソース・ドレイン領域間のリーク電流を阻止する第１導電型半導体領域と、
前記電荷蓄積領域の表面に形成された第１導電型半導体領域と
を有する固体撮像素子。
【請求項３】
第２導電型の半導体基板に、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素を分離するための絶縁層による素子分離層を形成する工程と、
前記半導体基板の表面から離れた所定深さ位置に、空乏化できる不純物濃度に設定され、且つ前記読み出し用トランジスタのオフ状態のときに前記センサ部電荷蓄積領域と前記読み出し用トランジスタのソース・ドレイン領域間のリーク電流を阻止する第１導電型半導体領域を形成し
前記半導体基板の表面から離れて前記第１導電型半導体領域より深い位置に第１の第１導電型半導体ウェル領域を形成し、
前記素子分離層下に前記第１の第１導電型半導体ウェル領域に達し、且つ前記素子分離層から該素子分離層で区画された画素領域の内側に延長するように第２の第１導電型半導体ウェル領域を形成する工程と、
前記第１及び第２の第１導電型半導体ウェル領域で囲まれた前記半導体基板と同程度の低不純物濃度の第２導電型半導体領域の表面に、ゲート絶縁膜を介して前記読み出し用トランジスタのゲート電極を形成し、前記ゲート電極を挟んで前記第２導電型半導体領域の表面に、下面が前記第１導電型半導体領域に接するように前記センサ部を構成する第２導電型の電荷蓄積領域と前記読み出し用トランジスタの第２導電型のソース・ドレイン領域を形成し、前記ゲート電極下に第１導電型半導体領域を形成する工程と
を有する固体撮像素子の製造方法。
【請求項４】
第２導電型の半導体基板に、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素を分離するための絶縁層による素子分離層を形成する工程と、
前記半導体基板の基板表面から離れた所定深さ位置に第１の第１導電型半導体ウェル領域を形成し、
前記素子分離層下に前記第１の第１導電型半導体ウェル領域に達し、且つ前記素子分離層から該素子分離層で区画された画素領域の内側に延長する第２の第１導電型半導体ウェル領域を形成し、
前記第１及び第２の第１導電型半導体ウェル領域で囲まれた前記半導体基板と同程度の低不純物濃度の第２導電型半導体領域の表面に、第１導電型半導体領域を形成する工程と、
前記第１導電型半導体領域上にゲート絶縁膜を介して前記読み出し用トランジスタのゲート電極を形成する工程と、
前記画素領域となる前記第２導電型領域に前記ゲート電極を挟んでセンサ部を構成する第２導電型の電荷蓄積領域及び前記読み出し用トランジスタの第２導電型のソ−ス・ドレイン領域を形成し、前記ソース・ドレイン領域の下面のみに接して前記読み出し用トランジスタのオフ状態のときに前記電荷蓄積領域と前記ソース・ドレイン領域間のリーク電流を阻止する第１導電型半導体領域を形成する工程と、
前記第２導電型の電荷蓄積領域の表面に第１導電型半導体領域を形成する工程と
を有する固体撮像素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子、特にＭＯＳ型の固体撮像素子及びその製造方法に関する。
【０００２】
【従来の技術】
固体撮像素子として、各単位画素がフォトダイオードによるセンサ部とスイッチング素子を有して構成され、光電変換によりセンサ部に蓄積された信号電荷を読み出して、これを電圧又は電流に変換して出力する、いわゆるＭＯＳ型の固体撮像素子が知られている。このＭＯＳ型の固体撮像素子は、例えば画素の選択を行うスイッチング素子や、信号電荷を読み出すスイッチング素子等に、ＭＯＳトランジスタが用いられている。また、水平走査回路、垂直走査回路等の周辺回路にＭＯＳトランジスタが用いられ、スイッチング素子と一連の構成で製造を行うことができる利点を有している。
【０００３】
従来、センサ部にｐｎ接合のフォトダイオードを用いたＭＯＳ型の固体撮像素子においては、その各画素が選択酸化による素子分離層、いわゆるＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｌｉｃｏｎ）層によりＸＹマトリックス状に画素分離されて形成される。
【０００４】
図１２は、従来のＭＯＳ型の固体撮像素子の画素を構成するセンサ部及びスイッチング素子としての読み出し用トランジスタの断面構造を示す。
この固体撮像素子１は、例えばｎ型のシリコン半導体基板２にｐ型の半導体ウエル領域３を形成した後、選択酸化による素子分離層（ＬＯＣＯＳ層）４を形成し、素子分離層４下にｐ型のチャネルストップ領域５を形成し、次いで、素子分離層４で囲まれた画素領域にゲート絶縁膜６を介して例えば多結晶シリコンによるゲート電極７を形成し、さらにゲート電極７を挟んでｐ型半導体ウエル領域３の一方の領域にｎ型半導体領域８を形成してフォトダイオードによるセンサ部９を形成し、他方の領域に読み出しトランジスタのｎ型のソース・ドレイン領域１０を形成して構成される。
【０００５】
【発明が解決しようとする課題】
ところで、上述の従来のＭＯＳ型の固体撮像素子１において、そのセンサ部（フォトダイオード）９を構成するｎ型半導体領域８は、読み出し用トランジスタのソース・ドレイン領域１０と同じに濃度の高いｐ型半導体ウエル領域３内にｎ型不純物イオンを打ち返して形成されるため、濃い濃度で形成せねばならなかった。
【０００６】
このため、次のような問題点を有していた。（ｉ）完全空乏化させることが難しく、センサ部の信号電荷（電子）を低い電圧で完全転送することができない。（ii）センサ部９のｎ型半導体領域８の濃度のばらつきが大きく、製造マージンがとれない。（iii ）また、センサ部９のｎ型半導体領域８を浅くしか作れないため、赤色光の感度が低い。
【０００７】
本発明は、上述の点に鑑み、感度の向上、低い電圧での完全転送、製造のし易さ等を図った固体撮像素子及びその製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明に係る固体撮像素子は  第２導電型半導体基板の表面から離れて所定深さ位置に形成された第１の第１導電型半導体ウェル領域と、半導体基板に形成され、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素を分離するための選択酸化による素子分離層を有する。さらに本発明は、素子分離層下に第１の第１導電型半導体ウェル領域に達し、且つ素子分離層から該素子分離層で区画された画素領域の内側に延長するように形成された第２の第１導電型半導体ウェル領域と、第１及び第２の第１導電型半導体ウェル領域で囲まれた半導体基板と同程度の低不純物濃度の第２導電型半導体領域を有する。さらに本発明は、第２導電型半導体領域の表面側に、読み出し用トランジスタのゲートを挟んで形成されたセンサ部を構成する第２導電型の電荷蓄積領域及び前記読み出し用トランジスタの第２導電型のソース・ドレイン領域と、読み出し用トランジスタのゲート下の第１導電型半導体領域を有する。さらに本発明は、第２導電型半導体領域内に電荷蓄積領域、ゲート下の第１導電型半導体領域及びソース・ドレイン領域の下面に接して形成され、空乏化できる不純物濃度に設定され、且つ読み出し用トランジスタのオフ状態のときに電荷蓄積領域とソース・ドレイン領域間のリーク電流を阻止する第１導電型半導体領域と、電荷蓄積領域の表面に形成された第１導電型半導体領域を有する。
【０００９】
本発明に係る固体撮像素子は，第２導電型半導体基板の表面から離れて所定深さ位置に形成された第１の第１導電型半導体ウェル領域と、半導体基板に形成され、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素を分離するための選択酸化による素子分離層を有する。さらに本発明は、素子分離層下に第１の第１導電型半導体ウェル領域に達し、且つ素子分離層から該素子分離層で区画された画素領域の内側に延長するように形成された第２の第１導電型半導体ウェル領域を有する。さらに本発明は、第１及び第２の第１導電型半導体ウェル領域で囲まれた半導体基板と同程度の低不純物濃度の第２導電型半導体領域と、第２導電型半導体領域の表面側に、読み出し用トランジスタのゲートを挟んで形成された前記センサ部を構成する第２導電型の電荷蓄積領域及び読み出し用トランジスタの第２導電型のソース・ドレイン領域を有する。さらに本発明は、読み出し用トランジスタのゲート下の第１導電型半導体領域と、第２導電型半導体領域内にソース・ドレイン領域の下面のみに接して形成され、読み出し用トランジスタのオフ状態のときに電荷蓄積領域と前記ソース・ドレイン領域間のリーク電流を阻止する第１導電型半導体領域と、電荷蓄積領域の表面に形成された第１導電型半導体領域を有する。
【００１１】
本発明に係る固体撮像素子によれば、光電変換された一方の電荷は、センサ部の電荷蓄積領域に蓄積される。
第１の第１導電型半導体ウエル領域と素子分離層との間に第２の第１導電型半導体ウエル領域が形成され、センサ部において電荷蓄積領域及び第２導電型半導体領域からなる、いわゆる第２導電型領域が形成されるので、この第２導電型領域と第１の第１導電型半導体ウエル領域との間で形成されるｐｎ接合の位置が深くなり、空乏層の広がり深さが大きくなってセンサ部における光電変換効率が増加し、赤色光の感度が上がる。
【００１２】
そして、第１及び第２の第１導電型半導体ウエル領域にて囲まれた第２導電型半導体領域に、ゲートを挟んで電荷蓄積領域及びソース・ドレイン領域を形成することにより、光がセンサ部、ソース・ドレイン領域下、ゲート下のどこに入射されても、第１の第１導電型半導体ウエル領域の上の第２導電型半導体領域内で光電変換されれば、その一方の電荷はセンサ部の電荷蓄積領域に集められ、感度の向上が図れる。
第２導電型半導体領域内にセンサ部の電荷蓄積領域を形成するので、電荷蓄積領域の不純物濃度を薄くすることが可能となり、完全空乏化し易く、低い電圧でセンサ部の信号電荷を完全転送することが可能となる。
【００１３】
電荷蓄積領域、ゲート下の第１導電型半導体領域及びソース・ドレイン領域の下面に接して第１導電型半導体領域を形成した構成では、この第１導電型半導体領域によってゲートが閉じられている状態での電荷蓄積領域とソース・ドレイン領域間のリーク電流が阻止され、読み出し用トランジスタとしての動作が確保できる。この第１導電型半導体領域は、空乏化できる程度の不純物濃度に設定することで、第１導電型半導体領域の下の第２導電型半導体領域で光電変換された電荷を電荷蓄積領域に集めることが可能となる。
【００１４】
ソース・ドレイン領域の下面のみに接する第１導電型半導体領域を形成した構成では、センサ部の電荷蓄積領域下及びゲート下には第１導電型半導体領域が設けられていない分、第２導電型半導体領域の面積が増し、より感度の向上が図れる。
【００１５】
また、ソース・ドレイン領域下の第１導電型半導体領域によって、ゲートが閉じられた状態での電荷蓄積領域とソース・ドレイン間のリーク電流が阻止され、読み出し用トランジスタとしての動作が確保できる。
この場合の第１導電型半導体領域の不純物濃度は、センサ部の空乏化に関係なく設定できる。
【００１６】
ゲート下に第１導電型半導体領域を形成した構成では、この第１導電型半導体領域によって、ゲートが閉じられているとき、ゲート絶縁膜界面とセンサ部の電荷蓄積領域が分離されるので、ゲート絶縁膜界面で発生する電荷がセンサ部の電荷蓄積領域に入らず、ソース・ドレイン領域側に流入し、暗電流の低減が図れる。
【００１７】
ゲート下の第１導電型半導体領域により、電荷蓄積領域からソース・ドレイン領域へ電荷が流出しにくく、電荷蓄積領域の飽和電位が低くなり、飽和電荷数が大きくなる。また、ゲート下の第１導電型半導体領域により、電荷蓄積領域とソース・ドレイン領域が分離されるので、ゲート長を短くでき、微細化が可能になる。
【００１８】
本発明に係る固体撮像素子の製造方法は、第２導電型の半導体基板に、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素を分離するための絶縁層による素子分離層を形成する工程を有する。さらに本発明は、半導体基板の表面から離れた所定深さ位置に、空乏化できる不純物濃度に設定され、且つ読み出し用トランジスタのオフ状態のときにセンサ部電荷蓄積領域と読み出し用トランジスタのソース・ドレイン領域間のリーク電流を阻止する第１導電型半導体領域を形成し、半導体基板の表面から離れて第１導電型半導体領域より深い位置に第１の第１導電型半導体ウェル領域を形成し、素子分離層下に第１の第１導電型半導体ウェル領域に達し、且つ素子分離層から該素子分離層で区画された画素領域の内側に延長するように第２の第１導電型半導体ウェル領域を形成する工程を有する。さらに本発明は、第１及び第２の第１導電型半導体ウェル領域で囲まれた半導体基板と同程度の低不純物濃度の第２導電型半導体領域の表面に、ゲート絶縁膜を介して読み出し用トランジスタのゲート電極を形成し、ゲート電極を挟んで第２導電型半導体領域の表面に、下面が第１導電型半導体領域に接するように前記センサ部を構成する第２導電型の電荷蓄積領域と前記読み出し用トランジスタの第２導電型のソース・ドレイン領域を形成し、ゲート電極下に第１導電型半導体領域を形成する工程を有する。
【００１９】
本発明に係る固体撮像素子の製造方法は、第２導電型の半導体基板に、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素を分離するための絶縁層による素子分離層を形成する工程を有する。さらに本発明は、半導体基板の基板表面から離れた所定深さ位置に第１の第１導電型半導体ウェル領域を形成し、素子分離層下に第１の第１導電型半導体ウェル領域に達し、且つ素子分離層から該素子分離層で区画された画素領域の内側に延長する第２の第１導電型半導体ウェル領域を形成し、第１及び第２の第１導電型半導体ウェル領域で囲まれた前記半導体基板と同程度の低不純物濃度の第２導電型半導体領域の表面に、第１導電型半導体領域を形成する工程を有する。さらに本発明は、この第１導電型半導体領域上にゲート絶縁膜を介して前記読み出し用トランジスタのゲート電極を形成する工程と、画素領域となる前記第２導電型領域に前記ゲート電極を挟んでセンサ部を構成する第２導電型の電荷蓄積領域及び前記読み出し用トランジスタの第２導電型のソ−ス・ドレイン領域を形成し、ソース・ドレイン領域の下面のみに接して読み出し用トランジスタのオフ状態のときに電荷蓄積領域と前記ソース・ドレイン領域間のリーク電流を阻止する第１導電型半導体領域を形成する工程を有する。さらに本発明は、第２導電型の電荷蓄積領域の表面に第１導電型半導体領域を形成する工程を有する。
【００２０】
本発明に係る固体撮像素子の製造方法によれば、画素を構成する各領域を自己整合的に形成できる。
【００２１】
【発明の実施の形態】
本発明に係る固体撮像素子は、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素が配列されてなる固体撮像素子であって、所定深さ位置の第１の第１導電型半導体ウエル領域と素子分離層下の第２の第１導電型半導体ウエル領域とにて囲まれた第２導電型半導体領域の表面側に、読み出し用トランジスタのゲートを挟んでセンサ部を構成する第２導電型の電荷蓄積領域と、読み出し用トランジスタの第２導電型のソース・ドレイン領域、ゲート下及び電荷蓄積領域と、上記第２導電型半導体領域との間に第１導電型半導体領域が形成された構成とする。
【００２２】
本発明に係る固体撮像素子は、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素が配列されてなる固体撮像素子であって、所定深さ位置の第１の第１導電型半導体ウエル領域と、素子分離層下の第２の第１導電型半導体ウエル領域とにて囲まれた第２導電型半導体領域の表面側に、読み出し用トランジスタのゲートを挟んでセンサ部を構成する第２導電型の電荷蓄積領域と、読み出し用トランジスタの第２導電型のソース・ドレイン領域とが形成され、ソース・ドレイン領域下に第１導電型半導体領域が形成された構成とする。
【００２３】
本発明に係る固体撮像素子は、ｐｎ接合型のセンサ部と少なくとも読み出し用トランジスタを有する画素が配列されてなる固体撮像素子であって、所定深さ位置の第１の第１導電型半導体ウエル領域と、素子分離層下の第２の第１導電型半導体ウエル領域とにて囲まれた第２導電型半導体領域の表面側に、読み出し用トランジスタのゲートを挟んでセンサ部を構成する第２導電型の電荷蓄積領域と、読み出し用トランジスタの第２導電型のソース・ドレイン領域とが形成され、ゲート下に第１導電型半導体領域が形成された構成とする。
この固体撮像素子において、読み出し用トランジスタのソース・ドレイン領域下に第１導電型半導体領域を形成することができる。
【００２４】
上記各固体撮像素子において、第２導電型の電荷蓄積領域の表面に第１導電型半導体領域を形成することができる。
【００２５】
本発明に係る固体撮像素子の製造方法は、第２導電型の半導体基板の表面に絶縁層による素子分離層を形成する工程と、半導体基板内の所定深さ位置に第１の第１導電型半導体ウエル領域を形成し、素子分離層下に第１の第１導電型半導体ウエル領域に達するように、第２の第１導電型半導体ウエル領域を形成し、第１及び第２の第１導電型半導体ウエル領域にて囲まれた第２導電型半導体領域内の所定深さ位置に第１導電型半導体領域を形成する工程と、ゲート電極を挟んで第１導電型半導体領域に達するように、第２導電型のソース・ドレイン領域とセンサ部を構成する第２導電型の電荷蓄積領域を形成する工程を有する。
【００２６】
本発明に係る固体撮像素子の製造方法は、第２導電型の半導体基板の表面に絶縁層による素子分離層を形成する工程と、半導体基板内の所定深さ位置に第１の第１導電型半導体ウエル領域を形成し、素子分離層下に該第１の第１導電型半導体ウエル領域に達するように、第２の第１導電型半導体ウエル領域を形成し、第１及び第２の第１導電型半導体ウエル領域にて囲まれた第２導電型半導体領域の表面全面に第１導電型半導体領域を形成する工程と、ゲート電極を挟んで一方の領域に第２導電型のソース・ドレイン領域及び該ソース・ドレイン領域下の第１導電型半導体領域を形成すると共に、他方の領域にセンサ部を構成する第２導電型の電荷蓄積領域を形成する工程を有する。
【００２７】
図１は、本発明の実施の形態に係る例えばＭＯＳ型の固体撮像装置の一例の構成を示す。
【００２８】
この固体撮像装置２０は、光電変換を行うフォトダイオード（即ちｐｎ接合型のセンサ部）２１と画素を選択する垂直選択用スイッチ素子（例えばＭＯＳトランジスタ）２３と読み出し用スイッチ素子（例えばＭＯＳトランジスタ）２２とによって構成された単位画素２４がマトリックス状に複数配列されて成る撮像領域と、各行毎に垂直選択用スイッチ素子２３の制御電極（いわゆるゲート電極）が共通に接続された垂直選択線２５に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm ，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路２６と、各列毎に読み出し用スイッチ素子２２の主電極が共通に接続された垂直信号線２７と、各列毎に垂直選択用スイッチ素子２３の主電極に接続された読み出しパルス線２８と、垂直信号線２７と水平信号線２９に主電極が接続された水平スイッチ素子（例えばＭＯＳトランジスタ）３０と、水平スイッチ素子３０の制御電極（いわゆるゲート電極）と読み出しパルス線２８に接続された水平走査回路３１と、水平信号線２９に接続されたアンプ３２により構成される。
【００２９】
各単位画素２４では、読み出し用スイッチ素子２２の一方の主電極がフォトダイオード２１に接続され、その他方の主電極が垂直信号線２７に接続される。また、垂直選択用スイッチ素子２３の一方の主電極が読み出し用スイッチ素子２２の制御電極（いわゆるゲート電極）に接続され、その他方の主電極が読み出しパルス線２８に接続され、その制御電極（いわゆるゲート電極）が垂直選択線２５に接続される。
【００３０】
水平走査回路３１から各水平スイッチ素子３０の制御電極（いわゆるゲート電極）に水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給されると共に、各読み出しパルス線２８に水平読み出しパルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，‥‥〕が供給される。
【００３１】
この固体撮像装置２０の基本動作は次のようになる。
垂直走査回路２６からの垂直走査パルスφＶm と、水平走査回路３１からの読み出しパルスφＨR n を受けた垂直選択用スイッチ素子２３が、それらのパルスφＶm ，φＨR n の積のパルスを作り、この積のパルスで読み出し用スイッチ素子２２の制御電極を制御して、フォトダイオード２１で光電変換された信号電荷を垂直信号線２７に読み出す。
この信号電荷は、水平映像期間中に、水平走査回路３１からの水平走査パルスφＨn により制御された水平スイッチ素子３０を通して水平信号線２９に出て、これに接続されたアンプ３２により信号電圧に変換されて出力される。
【００３２】
尚、単位画素２４の構成としては、上例に限らず、例えば図２、図３、その他等の種々の構成を採り得る。
図２では、単位画素２４が、フォトダイオード２１と之に接続された読み出し用ＭＯＳトランジスタ２２で構成され、読み出し用ＭＯＳトランジスタ２２の他方の主電極が垂直信号線２７に接続されると共に、そのゲート電極が垂直選択線２５に接続される。
【００３３】
図３では、単位画素２４が、フォトダイオード２１と、読み出し用ＭＯＳトランジスタ３５と、ＦＤ（フローティングディフージョン）アンプＭＯＳトランジスタ３６と、ＦＤリセットＭＯＳトランジスタ３７と、垂直選択用ＭＯＳトランジスタ３８で構成される。そして、読み出し用ＭＯＳトランジスタ３５の一方の主電極がフォトダイオード２１に接続されると共に他方の主電極がＦＤリセットＭＯＳトランジスタ３７の一方の主電極に接続され、ＦＤリセットＭＯＳトランジスタ３７の他方の主電極と垂直選択用ＭＯＳトランジスタ３８の一方の主電極間にＦＤアンプＭＯＳトランジスタ３６が接続され、ＦＤアンプＭＯＳトランジスタ３６のゲート電極が、読み出し用ＭＯＳトランジスタ３５とＦＤリセットＭＯＳトランジスタ３７の接続中点であるＦＤ（フローティングディフージョン）部に接続される。読み出し用ＭＯＳトランジスタ３５のゲート電極は垂直読み出し線４１に接続され、ＦＤリセットＭＯＳトランジスタ３７の他方の主電極が電源ＶＤＤに接続されると共にそのゲート電極が水平リセット線４２に接続され、垂直選択用ＭＯＳトランジスタ３８の他方の主電極が垂直信号線４３に接続され、そのゲート電極が垂直選択線４４に接続される。
【００３４】
図４は、図１の固体撮像素子２０における画素２４、特にそのセンサ部２１及び読み出し用ＭＯＳトランジスタ２２を含む領域部の一実施の形態を示す。
本実施の形態に係る画素２４１は、第２導電型、例えばｎ型のシリコン半導体基板５１内の所定深さ位置に第１導電型の例えばｐ型の第１の半導体ウエル領域５２が形成され、半導体基板５１の表面に画素分離のための選択酸化による素子分離層（いわゆるＬＯＣＯＳ層）５３が形成され、この素子分離層５３下に第１のｐ型半導体ウエル領域５２に達する第２のｐ型半導体ウエル領域５４が形成される。ｎ型半導体基板５１の濃度は、例えば１０14〜１０16ｃｍ-3程度、第１のｐ型半導体ウエル領域５２の濃度は、例えば１０16〜１０18ｃｍ-3程度、第２のｐ型半導体ウエル領域５４の濃度は、例えば１０16〜１０18ｃｍ-3程度とすることができる。
【００３５】
第２のｐ型半導体ウエル領域５４は、一部、素子分離層５４で囲まれた画素領域（いわゆるアクティブ領域）内に延長するように形成される。即ち、この第２のｐ型半導体ウエル領域５４は、画素領域に対応する部分を除くように、格子状に形成される。
【００３６】
第１及び第２のｐ型半導体ウエル領域５２及び５４にて囲まれたｎ型半導体領域、即ち、半導体基板５２と同じ低濃度であるｎ型半導体領域５５上には、例えばＳｉＯ2 等によるゲート絶縁膜５６を介して読み出し用ＭＯＳトランジスタ２２のゲート電極５７が形成される。５８はゲート電極５７の側壁に形成された例えばＳｉＯ2 等によるサイドウォールである。
【００３７】
そして、ｎ型半導体領域５５内の所定深さ位置に、画素領域の全体にわたるように、低濃度のｐ型半導体領域６０が形成されると共に、このｐ型半導体領域６０に接するように、ｎ型半導体領域５５の表面にゲート電極５７を挟んで一方に読み出し用ＭＯＳトランジスタ２２のｎ型のソース・ドレイン領域６１が形成され、他方にセンサ部２１を構成するｎ型半導体領域６２が形成される。ｐ型半導体領域６０の濃度は、例えば１０15〜１０16ｃｍ-3程度とすることができる。
【００３８】
ソース・ドレイン領域６１は、通常の高濃度で形成される。センサ部２１のｎ型半導体領域６２は、実質的な電荷蓄積領域となる。このｎ型の電荷蓄積領域６２の不純物濃度は、ソース・ドレイン領域６１より低く、低濃度のｎ型半導体領域５５より高く設定される。ソース・ドレイン領域６１の濃度は、例えば１０19ｃｍ-3以上、センサ部２１のｎ型半導体領域６２の濃度は、例えば１０17ｃｍ-3程度とすることができる。
センサ部２１では、低濃度のｎ型半導体領域５５と第１のｐ型半導体ウエル領域５２間でｐｎ接合ｊが形成され、動作時に、センサ部２１の空乏層が第１のｐ型半導体ウエル領域５２まで広がるようになされる。
【００３９】
ｐ型半導体領域６０は、ゲートが閉じられたオフ状態のときソース・ドレイン領域６１及び電荷蓄積領域６２を低濃度のｎ型半導体領域５５と分離するも、センサ部２１の電荷蓄積領域６２に光電変換された信号電荷を蓄積する際に完全空乏化できる程度の低濃度にコントロールされて形成される。
【００４０】
ゲート電極５７下は、ｐ型半導体領域６０からの不純物拡散で低濃度のｐ型半導体領域６３に形成される。
なお、ｐ型半導体領域６３は、イオン注入により所望濃度で積極的に形成することもできる。
さらに、センサ部２１において、そのｎ型の電荷蓄積領域６２の表面、即ち絶縁膜５６との界面には、比較的高濃度、例えば１０18ｃｍ-3程度のｐ型半導体領域６４を形成するのが好ましい。
【００４１】
図６及び図７は、図４の画素２４１の製造方法を示す。
先ず、図６Ａに示すように、低濃度のｎ型半導体基板５１を用意し、その表面に選択酸化による素子分離層５３を形成する。
【００４２】
次に、図７Ｂに示すように、素子分離層５３下及び素子分離層５３にて区画された画素領域を含む全面にｐ型不純物をイオン注入して、半導体基板５１の所定深さ位置に、第１のｐ型半導体ウエル領域５２を形成し、画素領域を除いて素子分離層５３下に第１のｐ型半導体ウエル領域５２に達する第２のｐ型半導体ウエル領域５４を形成し、さらに、第１及び第２のｐ型半導体ウエル領域５２及び５３で囲まれたｎ型半導体領域５５内の所定深さ位置に、ｐ型不純物をイオン注入して、低濃度のｐ型半導体領域６０を形成する。この領域６０は、低濃度なので、領域５４と重なってもよく、厳密なマスク合せは不要である。
【００４３】
次に、図７Ｃに示すように、ｐ型半導体領域６０より表面側のｎ型半導体領域５５上に、例えばＳｉＯ2 等によるゲート絶縁膜５６を介して例えば多結晶シリコンによるゲート電極５７を形成し、その後、ゲート電極５７を挟んで自己整合的に且つ選択的にｐ型不純物をイオン注入してｐ型半導体領域６０に達するように、ｎ型のソース・ドレイン領域６１及びｎ型の電荷蓄積領域６２を形成する。
【００４４】
次に、図７Ｄに示すように、ゲート電極５７の側壁に例えばＳｉＯ2 等による絶縁性のサイドウォール５８を形成する。そして，ｎ型の電荷蓄積領域６２の表面にｐ型不純物をイオン注入して自己整合的に高濃度のｐ型半導体領域６４を形成する。
【００４５】
本実施の形態に係る画素２４１を備えた固体撮像素子によれば、画素２４１に入射された光により光電変換された一方の電荷、本例では信号電荷となる電子がセンサ部２１のｎ型の電荷蓄積領域６２に蓄積される。
電荷蓄積領域６２に蓄積された信号電荷は、読み出し時に、読み出し用ＭＯＳトランジスタ２２のゲートがオンすることにより、ソース・ドレイン領域６１へ読み出される。
【００４６】
センサ部２１では、電荷蓄積領域６２及び低濃度のｎ型半導体領域５５からなる所謂ｎ型領域と、第１のｐ型半導体ウエル領域５２との間で形成されるｐｎ接合ｊの位置が深くなるので、空乏層の広がり深さが大きくなって、センサ部２１における光電変換効率が増加し、赤色光の感度が上がる。
【００４７】
低濃度のｎ型半導体領域５５内にセンサ部２１の電荷蓄積領域６２を形成するので、電荷蓄積領域６２を低濃度にすることが可能となり、完全空乏化し易く、低い電圧でセンサ部２１の信号電荷をソース・ドレイン領域６１へ完全転送することができる。従って、ノイズが少なく、残像の無い画像が得られる。
【００４８】
電荷蓄積領域６２を低濃度で形成できるので、製造マージンを広くとることが可能になり、製造が容易になる。
【００４９】
電荷蓄積領域６２及びソース・ドレイン領域下に低濃度のｐ型半導体領域６０が形成されるので、ゲートがオフ状態において、電荷蓄積領域６２とソース・ドレイン領域６１間のリーク電流を阻止でき、読み出し用ＭＯＳトランジスタ２２としての動作を行わせることができる。
【００５０】
センサ部２１では、ｎ型の電荷蓄積領域６２の表面に高濃度のｐ型半導体領域６４を形成するときは、センサ部２１における絶縁膜５６との界面で発生する電子がｐ型半導体領域６４で再結合され、電荷蓄積領域６２に入り込むことがない。
また、ゲート下のチャネル領域６３がｐ型化しているときは、ゲート絶縁膜５６との界面で発生する電子が電荷蓄積領域６２に入らず、ソース・ドレイン領域６１に流入する。従って、暗電流を小さくすることができる。
【００５１】
本実施の形態に係る製造方法によれば、ｐ型及びｎ型の不純物を選択的に、且つ自己整合的にイオン注入して各領域６１，６２，６４を形成することができ、また領域６０に厳密なマスク合せは不要であるので、図４に示す画素２４１を備えたＭＯＳ型の固体撮像素子を精度よく且つ容易に製造することができる。
【００５２】
上述の画素２４１では、センサ部２１を構成するｎ型半導体領域５５内に低濃度のｐ型半導体領域６０が形成されているため、図４のＡ−Ａ線上（センサ部２１の深さ方向）のポテンシャルをみると、図５に示すようなｐ型半導体領域６０で電子ｅに対してバリア６６を有するポテンシャル分布６７となる。
従って、ｎ型半導体領域５５の深い位置で光電変換により発生した電子ｅは、電荷蓄積領域６２に入りにくい。
画素２４１のセンサ部２１は、従来より感度向上が図れるが、バリア６６を改善して更なる感度を向上させることが望まれる。
【００５３】
図８は、この点を改善したもので、図１の固体撮像素子２０における画素２４、特にそのセンサ部２１及び読み出し用ＭＯＳトランジスタ２２を含む領域部の他の実施の形態を示す。
【００５４】
本実施の形態に係る画素２４２は、前述と同様に、第２導電型、例えばｎ型のシリコン半導体基板５１内の所定深さ位置に第１導電型の例えばｐ型の第１の半導体ウエル領域５２が形成され、半導体基板５１の表面に画素分離のための選択酸化による素子分離層（いわゆるＬＯＣＯＳ層）５３が形成され、この素子分離層５３下に第１のｐ型半導体ウエル領域５２に達する第２のｐ型半導体ウエル領域５４が形成される。
この場合も、第２のｐ型半導体ウエル領域５４は、素子分離層５３で囲まれた画素領域（いわゆるアクティブ領域）内に延長するように形成される。
ｎ型半導体基板５１の濃度は例えば１０14〜１０16ｃｍ-3程度、第１のｐ型半導体ウエル領域５２の濃度は例えば１０16〜１０18ｃｍ-3程度、第２のｐ型半導体ウエル領域５４の濃度は例えば１０16〜１０18ｃｍ-3程度とすることができる。
【００５５】
第１及び第２のｐ型半導体ウエル領域５２及び５４にて囲まれた基板５１と同じ低濃度のｎ型半導体領域５５上には、例えばＳｉＯ2 等によるゲート絶縁膜５６を介して例えば多結晶シリコンによる読み出し用ＭＯＳトランジスタのゲート電極５７が形成される。５８はゲート電極５７の側壁に形成された例えばＳｉＯ2 等による絶縁性サイドウォールである。
ｎ型半導体領域５５は、周囲からの少しの拡散以外は、基板５１の濃度と同じである。
【００５６】
そして、本例では、特に、ゲート電極５７を挟んでｎ型半導体領域５５の一方の領域部に読み出し用ＭＯＳトランジスタのｎ型のソース・ドレイン領域６１が形成されると共に、ソース・ドレイン領域６１下にｐ型半導体領域７１が形成され、ｎ型半導体領域５５の他方の領域部にセンサ部（フォトダイオード）を構成するｎ型半導体領域、即ち電荷蓄積領域６２が形成される。ｎ型のソース・ドレイン領域６１の濃度は例えば１０19ｃｍ-3以上、ｐ型半導体領域７１の濃度は例えば１０16〜１０18ｃｍ-3程度、電荷蓄積領域６２の濃度は例えば１０17ｃｍ-3程度とすることができる。
【００５７】
この電荷蓄積領域６２の表面には、好ましくは高濃度、例えば１０18ｃｍ-3程度のｐ型半導体領域６４が形成される。
さらに、好ましくはゲート電極５７下には、所望濃度、即ち比較的低濃度、例えば１０16ｃｍ-3程度のｐ型半導体領域６３が形成される。ｎ型の電荷蓄積領域６２は、図示するように、一部このｐ型半導体領域６３接続されるように形成される。
【００５８】
図９〜図１１は、図８の画素２４２の製造方法を示す。
先ず、図９Ａに示すように、低濃度のｎ型半導体基板５１を用意し、その表面に選択酸化による素子分離層５３を形成する。
【００５９】
次に、図９Ｂに示すように、素子分離層５３下及び素子分離層５３にて区画された画素領域を含む全面の半導体基板５１の所定深さ位置に、第１のｐ型半導体ウエル領域５２をイオン注入で形成し、画素領域を除いて素子分離層５３下に、第１のｐ型半導体ウエル領域５２に達する第２のｐ型半導体ウエル領域５４をイオン注入で形成し、さらに、素子分離層５３で区画された画素領域の表面に、素子分離層５３をマスクとして自己整合的にイオン注入で比較的低濃度のｐ型半導体領域６３を形成する。
第１及び第２のｐ型半導体ウエル領域５２及び５４と、表面のｐ型半導体領域６３で囲まれるように、半導体基板５１と同じ低濃度のｎ型半導体領域５５が存在する。
【００６０】
次に、図１０Ｃに示すように、画素領域上、即ち、ｐ型半導体領域６３上に、例えばＳｉＯ2 等によるゲート絶縁膜５６を介して例えば多結晶シリコンによるゲート電極５７を形成する。
【００６１】
次に、図１０Ｄに示すように、ゲート電極５７を挟んで画素領域の一方の領域部に、素子分離層５３及びゲート電極５７をマスクとして自己整合的にイオン注入で読み出し用ＭＯＳトランジスタのｎ型の高濃度のソース・ドレイン領域６１とその下のｐ型半導体領域７１を形成し、画素領域の他方の領域部に、素子分離層５３及びゲート電極５７をマスクとして自己整合的にイオン注入でセンサ部２１を構成するｎ型の電荷蓄積領域６２を形成する。
【００６２】
次に、全面に例えばＳｉＯ2 膜を堆積しエッチングを行って、図１１Ｅに示すように、ゲート電極５７の側壁に絶縁性のサイドウォール５８を形成する。
【００６３】
次に、図１１Ｆに示すように、ゲート電極５７を挟んで画素領域の他方の領域部の表面に、ｎ型の電荷蓄積領域６２に達するように、サイドウォール５８及び素子分離層５３をマスクにして自己整合的にイオン注入でゲート下のｐ型半導体領域６３より高濃度のｐ型半導体領域６４を形成する。
【００６４】
本実施の形態に係る画素２４２を備えた固体撮像素子によれば、前述と同様に、画素２４２に入射された光により光電変換された一方の電荷、本例では信号電荷となる電子がセンサ部２１のｎ型の電荷蓄積領域６２に蓄積される。電荷蓄積領域６２に蓄積された信号電荷は、読み出し時に、読み出し用ＭＯＳトランジスタ２２のゲートがオンすることにより、ソース・ドレイン領域６１へ読み出される。
【００６５】
センサ部２１では、電荷蓄積領域６２及び低濃度のｎ型半導体領域５５からなる所謂ｎ型領域と、第１のｐ型半導体ウエル領域５２との間で形成されるｐｎ接合の位置が深くなるので、空乏層の広がり深さが大きくなり、センサ部２１における光電変換効率が増加し、赤色光の感度が上がる。
【００６６】
また、光がソース・ドレイン領域６１下、センサ部２１及びゲート下のいずれに入射されても、深い第１のｐ型半導体ウエル領域５２上の低濃度のｎ型半導体領域５５で光電変換されれば、その信号電荷となる電子はセンサ部２１の電荷蓄積領域６２に集められる。従って、より感度が向上する。
【００６７】
読み出し用ＭＯＳトランジスタ２２のｎ型のソース・ドレイン領域６１下にｐ型半導体領域７１が形成されているので、ゲートのオフ状態において、センサ部２１の電荷蓄積領域６２とソース・ドレイン領域６１間のリーク電流は抑えられ、読み出し用ＭＯＳトランジスタ２２としての動作が行える。
【００６８】
前述の図４に示すｐ型半導体領域６０は、センサ部２１下にも形成されるので、濃度を非常に薄くする必要があるため、厳しく濃度コントロールが要求される。しかし、本例のｐ型半導体領域７１は、ソース・ドレイン領域下のみに形成され、センサ部２１側には形成されないので、濃度としてはリーク電流を阻止する程度であればよく、特に厳しく濃度コントロールする必要はない。従って、製造マージンが広くなる。
【００６９】
ｐ型半導体領域７１がソース・ドレイン領域６１下のみ形成されているので、センサ部２１でのｎ型領域が大きくなり、且つｎ型半導体領域５５の深い位置で光電変換により発生した電子も電荷蓄積領域６２に入り易くなり、図４の画素２４１に比べて、より感度を向上することができる。
【００７０】
ゲート下に低濃度のｐ型半導体領域６３が形成されるので、センサ部２１、即ちフォトダイオードの電荷蓄積領域６２の電位を低くでき、低電圧化ができる。即ち、受光時に、ゲートが開いていると、センサ部２１の電荷蓄積領域６２から電子がリークするので、リークする分だけ電荷蓄積領域６２の電位を高くしないと（例えば０．５Ｖ程度）、電子が蓄積できない。しかし、ゲート下にｐ型半導体領域６３が形成されることで、受光時にゲートが閉まり、電子はリークせずにセンサ部に蓄積される。電圧の小さいところまで、例えば０Ｖに近いところまで電子を蓄積することができる。従って、電荷蓄積領域６２の電圧を低くでき、例えば１Ｖ程度でもフォトダイオードとして機能させることができ、低電圧化が可能になる。つまり、ゲート下のポテンシャルが例えば０．５Ｖ程度であるとフォトダイオードには電子が０．５Ｖまでしか蓄積できない。しかし、ゲート下が０Ｖまで閉まっていると、フォトダイオードに０Ｖまで電子を蓄積できる。従って、同じ電子数を蓄積するのにつくるフォトダイオードのポテンシャル深さは、前者では１．５Ｖ必要とするが、後者では１．０Ｖで済むことになる。なお、０Ｖに近い方が容量が大きいので、同じ１Ｖの振幅でもさらに電子が多く蓄積される。
【００７１】
ｐ型半導体領域６３によって、ゲートのしきい値電圧Ｖthを自由にコントロールできる。そして、読み出しゲート電圧を低くすることができ、低電圧で動作することができる。
【００７２】
ゲートをオフ状態にしているときには、ゲート下のゲート絶縁膜界面（いわゆるチャネル領域）と、センサ部２１の電荷蓄積領域６２とがゲート下のｐ型半導体領域６３によって分離されているので、ゲート下のゲート絶縁膜界面から発生する電子は、センサ部２１の電荷蓄積領域６２に入らず、ソース・ドレイン領域６１に流入する。従って暗電流を低減することができる。
【００７３】
ｐ型半導体領域６３を有することによって、センサ部２１の電荷蓄積領域６２からソース・ドレイン領域６１へ電子が流出しにくく、電荷蓄積領域６２の飽和電位が低くなり、コンデンサとしてのセンサ部２１の容量が大きくなって、蓄積される飽和電子数を大きくすることができる。
センサ部２１の電荷蓄積領域６２の空乏化電位を低くできるので、白点が少なくなり、歩留まりを上げることができる。
【００７４】
適度の濃度のｐ型半導体領域６３によってソース・ドレイン領域６１と電荷蓄積領域６２が分離されているので、両領域６１，６２からの空乏層が伸びてパンチスルーを起こすことが阻止され、ゲート長を短くすることができ、画素の微細化が可能になる。
【００７５】
センサ部２１の電荷蓄積領域６２上に濃度の高いｐ型半導体領域６４を有することにより、ｐ型半導体領域６４と絶縁膜との界面で発生する電子は、ｐ型半導体領域６３内で再結合されて消滅し、暗電流を低減することができる。
【００７６】
センサ部２１におけるｎ型の電荷蓄積領域６２は、基板５１と同程度の低濃度のｎ型半導体領域５５内に形成されるので、低濃度で安定して形成できる。従って、電荷蓄積領域６２を完全空乏化させることが容易になり、低い電圧で信号電荷を完全転送することができる。従って、ノイズが少なく、残像の無い画像が得られる。
【００７７】
電荷蓄積領域６２を低濃度で形成できるので、製造マージンを広くとることが可能になり、製造が容易になる。
【００７８】
図８の構成において、ゲート下のｐ型半導体領域６３及び電荷蓄積領域６２上のｐ型半導体領域６４を省略した場合にも、高感度化、低電圧化、さらに電荷蓄積領域６２及びソース・ドレイン領域６１下のｐ型半導体領域７１の製造マージンを広げる等の効果を奏する。なお、ゲート下のｐ型半導体領域６３を積極的に形成しなくても、ｐ型半導体領域７１からの不純物拡散がゲート下まで拡散し、ゲート下をｐ型化することができる。
このゲート下のｐ型化によって、ｐ型半導体領域６３を形成した場合と同様の効果も期待できる。
【００７９】
本実施の形態に係る製造方法によれば、各領域６１，６２，６３，６４，７１を素子分離層５３、ゲート電極５７及びサイドウォール５８をマスクとして自己整合的にイオン注入で形成することができるので、図８に示す画素２４２を備えたＣＭＯＳ型の固体撮像素子を精度よく、且つ容易に製造することができる。
【００８０】
その他、ＭＯＳ型の固体撮像素子の、読み出し用スイッチ素子を用いる全ての種類の画素にも適用することができる。
【００８１】
【発明の効果】
本発明に係る固体撮像素子によれば、所定深さ位置の第１の第１導電型半導体ウエル領域と素子分離層下の第２の第１導電型半導体ウエル領域で囲まれた第２導電型半導体領域の表面に、ゲートを挟んでセンサ部を構成する第２導電型の電荷蓄積領域と読み出し用トランジスタの第２導電型のソース・ドレイン領域を形成することにより、センサ部における空乏層の広がり深さが大きくなり、光電変換効率が増加して赤色光の感度を向上することができる。
同時に、第１導電型半導体ウエル領域で囲まれた第２導電型半導体領域の全体が、センサ部であるフォトダイオードで構成する一方の第２導電型領域となることによって、さらに感度を向上することができる。
【００８２】
電荷蓄積領域、ゲート下の第１導電型半導体領域及びソース・ドレイン領域の下面に接する第１導電型半導体領域を形成するときは、電荷蓄積領域及びソース・ドレイン領域間のリーク電流を阻止し、読み出し用トランジスタの動作を確実にする。
【００８３】
ソース・ドレイン領域下のみに第１導電型半導体領域を形成するときは、電荷蓄積領域及びソース・ドレイン間のリーク電流を阻止し、読み出し用トランジスタの動作を確実にすると共に、ゲート下及び電荷蓄積領域下に第１導電型半導体領域が無い分、更に第２導電型半導体領域の面積が広くなり、さらなる感度向上が図れる。
また、ソース・ドレイン領域下のみに第１導電型半導体領域を形成するときは、この第１導電型半導体領域の濃度をリーク電流の阻止のみを考慮して設定することができるので、濃度コントロールが容易となり、製造マージンが広がり、製造を容易にすることができる。
【００８４】
ゲート下に第１導電型半導体領域が形成されるときは、ゲートがオフ状態のとき、この第１導電型半導体領域によって、ゲート下のゲート絶縁膜界面と電荷蓄積領域が互に分離され、ゲート絶縁膜界面から発生する電荷は電荷蓄積領域に入らず、ソース・ドレイン領域側に流入し、暗電流を小さくすることができる。
【００８５】
ゲート下に第１導電型半導体領域を有することによって、ゲートがオフ状態のとき、センサ部の電荷蓄積領域からソース・ドレイン領域に信号電荷が流出しにくく、電荷蓄積領域の飽和電位が低くなり、容量を大きくして飽和電荷数を大きくできる。
電荷蓄積領域の空乏化電位を低くできるので、白点が少なくなり、歩留まりを向上することができる。
【００８６】
ゲート下の第１導電型半導体領域によって、しきい値電圧Ｖthのコントロールができ、読み出しゲート電圧を低くすることができるので、低電圧で動作することができる。
ゲート下の第１導電型半導体領域によってセンサ部の電荷蓄積領域とソース・ドレイン領域が分離されるので、パンチスルーがなく、ゲート長を小さくし、画素の微細化ができる。
【００８７】
センサ部の第２導電型の電荷蓄積領域上に第１導電型半導体領域を形成するときは、センサ部における絶縁膜界面で発生する電荷がこの第１導電型半導体領域で再結合し、センサ部の電荷蓄積領域に入り込まれないので、暗電流を低減することができる。
【００８８】
第２導電型の電荷蓄積領域が低濃度の第２導電型半導体領域内に形成されるので、電荷蓄積領域としては低濃度で安定して形成することができ、完全空乏化させることが容易になり、信号電荷を低い電圧で完全転送させることができる。従って、ノイズが少なく、残像の無い画像を提供することができる。
【００８９】
本発明に係る固体撮像素子の製造方法によれば、上記特性を有する固体撮像素子を自己整合的に容易且つ高精度に製造することができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像素子の一実施の形態を示す構成図である。
【図２】本発明の固体撮像素子に適用される単位画素の他の例を示す構成図である。
【図３】本発明の固体撮像素子に適用される単位画素の他の例を示す構成図である。
【図４】本発明に係る固体撮像素子の画素部分の一実施の形態を示す断面図である。
【図５】図４のＡ−Ａ線上のポテンシャル分布図である。
【図６】Ａ〜Ｂ  図４の固体撮像素子の製造工程図である。
【図７】Ｃ〜Ｄ  図４の固体撮像素子の製造工程図である。
【図８】本発明に係る固体撮像素子の画素部分の他の実施の形態を示す断面図である。
【図９】Ａ〜Ｂ  図８の固体撮像素子の製造工程図である。
【図１０】Ｃ〜Ｄ  図８の固体撮像素子の製造工程図である。
【図１１】Ｅ〜Ｆ  図８の固体撮像素子の製造工程図である。
【図１２】従来の固体撮像素子の画素部分の断面図である。
【符号の説明】
２０‥‥ＭＯＳ型の固体撮像素子、２１‥‥センサ部（フォトダイオード）、１２‥‥読み出し用ＭＯＳトランジスタ、１３‥‥垂直選択用ＭＯＳトランジスタ、１４，１４１，１４２‥‥単位画素、５１‥‥ｎ型半導体基板、５２‥‥第１のｐ型半導体ウエル領域、５３‥‥素子分離層（ＬＯＣＯＳ層）、５４‥‥第２のｐ型半導体ウエル領域、５５‥‥ｎ型半導体領域、５６‥‥ゲート絶縁膜、５７‥‥ゲート電極、６０‥‥ｐ型半導体領域、６１‥‥ｎ型ソース・ドレイン領域、６２‥‥ｎ型電荷蓄積領域、６３‥‥ｐ型半導体領域、６４‥‥ｐ型半導体領域、７１‥‥ｐ型半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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