(57)【特許請求の範囲】
【請求項１】
半導体基板上に第一の電極膜及び誘電体膜をいずれもエピタキシャル成長させる工程と、
前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、
前記積層構造の表面部分の全てを絶縁膜で被覆する工程と、
前記絶縁膜を異方性エッチングすることにより前記積層構造の一部を除去して半導体基板の表面を露出させ、形成される該積層構造の側壁部分に当該絶縁膜を残置する工程と、
この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、
前記単結晶半導体層にトランジスタを形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上に第一の電極膜及び誘電体膜をいずれもエピタキシャル成長させる工程と、
前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、
前記積層構造の表面部分の全てを絶縁膜で被覆する工程と、
この積層構造の一部を除去して前記半導体基板の表面を露出する工程と、
この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、
前記単結晶半導体層にトランジスタを形成する工程とを具備し、
前記絶縁膜に覆われた前記積層構造の領域が、前記トランジスタの素子分離領域を兼ねていることを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記半導体記憶装置の製造方法において、
前記単結晶半導体層をパターニングしてトランジスタ領域を形成する工程と、
前記工程においてパターニングにより形成された前記トランジスタ領域をマスクとして、前記第二の電極膜のパターニングを行うことを特徴とする請求項１あるいは２に記載の半導体記憶装置の製造方法。
【請求項４】
半導体基板上にいずれもエピタキシャル成長した第一の電極及び誘電体膜、並びに第二の電極から構成された複数のキャパシタと、
このキャパシタ間の前記半導体基板表面からエピタキシャル成長した単結晶半導体層に形成され、前記キャパシタと電気的に接続されたトランジスタと、
前記キャパシタと前記トランジスタとを電気的に絶縁する絶縁膜が前記キャパシタの側壁に設けられ、当該絶縁膜は絶縁膜堆積後の異方性エッチング法により形成されたものであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ペロブスカイト型結晶構造などを有する誘電性材料からなる誘電体膜を具備したキャパシタを用いた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
最近、記憶媒体として強誘電体薄膜を用いた記憶装置（強誘電体メモリ）の開発が行われており、一部にはすでに実用化されている。強誘電体メモリは不揮発性であり、電源を落とした後も記憶内容が失われない。しかも、膜厚が充分薄い場合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能であるなどの特徴を持つ。また、１ビットのメモリセルを一つのトランジスタと一つの強誘電体キャパシタで作成することができるため、大容量化にも適している。
【０００３】
強誘電体メモリに適した強誘電体薄膜には、残留分極が大きいこと、残留分極の温度依存性が小さいこと、残留分極の長時間保持が可能であること（リテンション）などが必要である。
【０００４】
現在強誘電体材料としては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用いられているが、キュリー温度の高さ（３００℃以上）や自発分極の大きさにもかかわらず、主成分であるＰｂの拡散および蒸発が比較的低い温度で起こりやすい（５００℃）などのために、微細化には対応しにくいといわれている。
【０００５】
これに対して本発明者らは、基板としてチタン酸ストロンチウム単結晶(SrTiO3 、以下ＳＴＯと略称。) を、下部電極として例えばルテニウム酸ストロンチウム（ SrRuO3 以下ＳＲＯと略称。）を、さらに誘電体としてＳＲＯよりやや大きな格子定数を持つ例えば、チタン酸バリウムストロンチウム（Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴＯと略称。）を選択し、かつまたＲＦマグネトロン・スパッタ法という成膜過程でミスフィット転位が比較的入りにくい成膜方法を採用して、全てエピタキシャル成長させた。
【０００６】
かかる成膜法により形成された薄膜においては、膜厚２００ｎｍ以上の比較的厚い膜厚をもつものであっても、エピタキシャル効果によりＢＳＴＯを歪格子とすることにより、ＢＳＴＯのｃ軸長を人工的に制御できることを見出した。その結果、Baリッチ組成のＢＳＴＯを使用することによって、強誘電キュリー温度が高温側にシフトし、室温領域で大きな残留分極を示し、かつ８５℃程度まで温度を上げても十分大きな残留分極を保持できる、ＦＲＡＭとして非常に好ましい強誘電体薄膜が実現可能であることを確認している。
【０００７】
また同様に、Ｓｒリッチ組成のＢＳＴＯを使用することにより、多結晶膜でキャパシタを作成したときの誘電率（例えば、膜厚20nmで誘電率200 程度。）の数倍の800 以上に達する誘電率を持つキャパシタを作成することができ、ＤＲＡＭとして非常に好ましい誘電特性を実現できることを実験的に確認している。
【０００８】
このエピタキシャル成長させた誘電体薄膜を使用した薄膜キャパシタを用いて、ＦＲＡＭやＤＲＡＭなどの半導体メモリを構成することができ、その実用化が期待されている。
【０００９】
【発明が解決しようとする課題】
半導体メモリとして実用化するためには、たかだか２０ｍｍ径程度の大きさの基板しか得られないＳＴＯ基板に替わり、Ｓｉ等の半導体からなる基板上に上記のエピタキシャルキャパシタとトランジスタを高密度に作成することが必要である。
【００１０】
代表的な公知例として、予めトランジスタを形成したＳｉ基板上に、トランジスタを覆う層間絶縁膜を形成し、この層間絶縁膜にトランジスタの電極上に開口部（コンタクトホール）を設け、開口部内に気相からの選択エピタキシャル成長により、又は非晶質層を形成してこの非晶質層からの固相エピタキシャル成長により単結晶Siプラグを作製し、その上にエピタキシャル薄膜キャパシタを作成する方法（特開平８−１３９２９２）が挙げられる。この方法は、トランジスタの電極直上に積層してエピタキシャル薄膜キャパシタを作製することができるため、構造上は最も高集積化には適する。
【００１１】
しかしながら、かかる方法により高集積化した半導体記憶装置においては、トランジスタの電極上に形成したコンタクトホールの深さと幅のアスペクト比が大きくなるとともに、トランジスタ上のワード線、その上の層間絶縁膜、ビット線、その上の層間絶縁膜と何段にも渡ってコンタクトプラグを作成する必要がある。さらに、選択エピタキシャル成長においては成長温度が高温ほど選択性が高まるが、トランジスタの耐熱性から750-800 ℃程度以上には上げられないという問題点もある。
【００１２】
したがって、このような大きなアスペクト比を持つコンタクトホールの底面のみから、何段にも渡って単結晶シリコンプラグを選択エピタキシャル成長ないしは固相エピタキシャル成長させるためのプロセスウィンドウは非常に狭く、一つのメモリデバイスの中に数十メガ個以上の数のプラグを作製する際の歩留まりを考慮すると、クリアすべき技術課題が大きい。
【００１３】
また，他の作成法として、ＳＯＩ基板を使用した方法が挙げられる。この方法では、予めエピタキシャル・キャパシタを形成した第一のシリコン基板上に、トランジスタを形成する第二のシリコン基板を貼り合わせ、研磨等の方法により薄膜化し、第一のシリコン基板上のキャパシタの電極と第二のシリコン基板上の電極を接続するためのコンタクトプラグを形成し、第二のシリコン基板上にトランジスタを形成する。この方法は、エピタキシャル・キャパシタとトランジスタを別々のシリコン基板上に形成するために作成が容易であり、またエピタキシャル・キャパシタとトランジスタを直上に積層して作製することができるため、構造上は高集積化に適する。
【００１４】
しかしながら、上記方法では基板同士の接着面を介してキャパシタとトランジスタの間で接続をとる必要があり、接着層にボイドなどが残ると不良となるために、接着の完全性が要求される。また、キャパシタとトランジスタを別々に加工するためにリソグラフィーの位置合わせが難しいという問題点もあり、これらを考慮すると、クリアすべき技術課題が大きい。
【００１５】
本発明は、エピタキシャル効果を利用して強誘電性を発現した強誘電体薄膜、あるいはエピタキシャル効果により誘電率を増大させた高誘電率薄膜を使用した半導体記憶装置において、作成方法が容易で、かつ高集積化が可能な半導体記憶装置、及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記した問題を解決するために本発明は、半導体基板上に第一の電極膜及び誘電体膜をいずれもエピタキシャル成長させる工程と、前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、この積層構造の一部を除去して前記半導体基板の表面を露出する工程と、この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、前記単結晶半導体層にトランジスタを形成する工程とを具備することを特徴とする半導体記憶装置の製造方法を提供する。
【００１７】
本実施の形態における半導体記憶装置の製造方法は、半導体基板上に第一の電極膜及び誘電体膜をいずれもエピタキシャル成長させる工程と、
前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、
前記積層構造の表面部分の全てを絶縁膜で被覆する工程と、
前記絶縁膜を異方性エッチングすることにより前記積層構造の一部を除去して半導体基板の表面を露出させ、形成される該積層構造の側壁部分に当該絶縁膜を残置する工程と、
この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、
前記単結晶半導体層にトランジスタを形成する工程とを具備することを特徴とする。
【００１８】
さらに、本実施の形態による半導体記憶装置の製造方法は、半導体基板上に第一の電極膜及び誘電体膜をいずれもエピタキシャル成長させる工程と、
前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、
前記積層構造の表面部分の全てを絶縁膜で被覆する工程と、
この積層構造の一部を除去して前記半導体基板の表面を露出する工程と、
この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、
前記単結晶半導体層にトランジスタを形成する工程とを具備し、
前記絶縁膜に覆われた前記積層構造の領域が、前記トランジスタの素子分離領域を兼ねていることを特徴とすることが好ましい。
【００１９】
さらに、本実施の形態による半導体記憶装置の製造方法は、
前記単結晶半導体層をパターニングしてトランジスタ領域を形成する工程と、
前記工程においてパターニングにより形成された前記トランジスタ領域をマスクとして、前記第二の電極膜のパターニングを行うことを特徴とすることが好ましい。
【００２０】
本実施形態による半導体装置は、半導体記憶装置半導体基板上にいずれもエピタキシャル成長した第一の電極及び誘電体膜、並びに第二の電極から構成されたキャパシタと、
このキャパシタ間の前記半導体基板表面からエピタキシャル成長した単結晶半導体層に形成され、前記キャパシタと電気的に接続されたトランジスタと、
前記キャパシタと前記トランジスタとを電気的に絶縁する絶縁膜が前記キャパシタの側壁に設けられ、当該絶縁膜は絶縁膜堆積後の異方性エッチング法により形成されたものであることを特徴とする。
【００２３】
（１１）  前記誘電体膜の少なくとも一部が、立方晶ペロブスカイト結晶の(100) 面か、又は正方晶若しくは層状ペロブスカイト結晶の(001) 面で構成されていること。
【００４５】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ詳細に説明する。
第１の実施形態
図１(a)-(c) は、本発明の第１の実施形態による半導体記憶装置の構成を示す図である。この図に示すように、本実施形態の装置は平面構造キャパシタを使用し、キャパシタ上のエピタキシャルＳｉ層にトランジスタを作成したＦＲＡＭの例であり、図１(a)-(c) はそれぞれＦＲＡＭの平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面図である。
【００４６】
図１に示すように、第一導電型半導体基板１にはこれと反対導電型のプレート電極となる不純物拡散層２２が形成され、その上には下部バリア金属層２、下部電極３、誘電体薄膜４、上部電極５、上部バリア金属層６がエピタキシャル成長により積層している。上部電極５及び上部バリア金属層６はエピタキシャル成長している必要はない。上部バリア金属層６上には第一の絶縁膜７が積層され、以上の積層構造の側壁には第二の絶縁膜９ｂが選択的に形成されている。
【００４７】
１１は単結晶Ｓｉ層成長用ノード（シード部又は開口部。）であり、このノード１１からは単結晶Ｓｉ層１２がエピタキシャル成長により上記キャパシタ積層構造上にわたって形成されている。この単結晶Ｓｉ層１２にはトランジスタが形成されている。１５はソース／ドレイン電極、１６はゲート絶縁膜、１７ａ、１７ｂはワード線（ゲート）を構成する導電膜であり、例えば１７ａは不純物添加ポリシリコン、１７ｂはメタルシリサイドからなる。このワード線の上にはキャップ絶縁膜１９a が形成されており、かかるワード線（ゲート）積層構造の側壁には絶縁膜１９ｂが選択的に形成され、さらにワード線間には絶縁膜１９ｃが形成されている。ソース／ドレイン電極１５にはビット線コンタクトプラグ１８ａが形成され、これと接続してビット線１８ｂがトランジスタ上に配設される。このビット線上にもキャップ絶縁膜２０a が形成されており、かかるビット線積層構造の側壁には絶縁膜２０ｂが選択的に形成され、さらにビット線間には絶縁膜２０ｃが形成されている。
【００４８】
また、１０は隣接するトランジスタ及び隣接するキャパシタ上部電極を電気的に分離する素子間分離絶縁膜であり、この絶縁膜１０の両側にはトランジスタのソース／ドレイン電極とキャパシタの上部電極とを電気的に接続するためのコンタクトプラグ１４が形成されている。コンタクトプラグ１４は接続孔１３の内部に埋め込まれている。
【００４９】
以下、上記半導体記憶装置の製造工程を図２及び図３の製造工程順の模式断面図を使用して説明する。
まず図２(a) に示すように、第１導電型のSi(100) 基板１の表面に深さ0.1 μm 程度の不純物拡散層２２を形成した後、下部バリア金属層２として膜厚10nmの（Ｔｉ，Ａｌ）Ｎ、下部電極３として膜厚20nmの SrRuO3 、誘電体膜４としてＢａのモル分率７０％で厚さ20nmのＢＳＴＯ薄膜、上部電極５として厚さ20nmのＳｒＲｕＯ3 膜、さらに上部バリア金属層６として膜厚10nmの（Ｔｉ，Ａｌ）Ｎを、基板温度600 ℃でＲＦあるいはＤＣスパッタ法により大気中に出さずに連続してエピタキシャル成長し、さらに第一の絶縁膜７をTEOS（テトラエトキシシラン）ガスを原料としたプラズマＣＶＤ法等により形成した。
【００５０】
次に図２(b) に示すように、単結晶Ｓｉ成長用ノード１１をリソグラフィーおよびＲＩＥなどによるエッチングにより形成した。次に第二の絶縁膜８をコンフォーマルに形成した。
【００５１】
次に図２(c) に示すように、素子間分離絶縁膜形成部９上に図示しないマスクを形成し、このマスクに沿って、異方性ＲＩＥにより第二の絶縁膜を除去することにより、素子間分離絶縁膜形成部９及び単結晶Ｓｉ成長用ノード１１の側壁部分にそれぞれ絶縁膜９ａ、９ｂをセルフアラインにより残した。
【００５２】
次に、図２(d) に示すように、Si表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った後、そのまま真空中でＣＶＤ室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単結晶Ｓｉ成長用ノード１１から選択エピタキシャル成長により単結晶Ｓｉ層１２を形成した。さらに、絶縁膜９ａを停止層としてＣＭＰ法（化学的機械的研磨法）により平坦化した。
【００５３】
次に、図３(a) に示すように、Ｓｉ層１２をマスクとしてＲＩＥ法等により素子間分離部の絶縁膜９ａ、絶縁膜７、上部バリア金属層６、および上部電極５を選択的に除去し、素子間分離用溝を作成した。なお、このときに選択的湿式エッチングなどを併用しても良い。次に素子間分離用溝に絶縁膜を埋めこみ、ＣＭＰにより平坦化し、素子間分離用絶縁膜１０を形成した。なお、この時、上部バリア金属層６および上部電極５のより完全な分離をするために、単結晶Ｓｉ成長用ノード１１のワード線に沿った方向の幅よりも狭い幅のトランジスタ領域となるように上記した選択的除去を行うこともできる。
【００５４】
次に、図３(b) に示すように、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチング法を用いて、選択的にＳｉ膜１２及び絶縁膜７をエッチング除去し、キャパシタのコンタクト用開口部１３を開口した。このときのエッチング条件としては、上部バリア金属層６又は上部電極５のいずれかをストッパーとして用いて選択的にストップさせると良い。さらに、全面に例えばＮ+ 型不純物を含んだポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭＰなどの方法でエッチバックすることにより、接続孔１３にＮ+ ポリＳｉ層からなるコンタクトプラグ１４を形成した。
【００５５】
次に、図３(c) に示すように、公知のプロセスを使用して、不純物拡散層１５、ゲート酸化膜１６、ワード線１７a 、１７b からなるトランジスタ、及びビット線コンタクトプラグ１８a 、ビット線１８b 等を形成した。
【００５６】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを容易に高度に集積して作成することができ、またＦＲＡＭとしての高性能な動作が確認された。
【００５７】
第２の実施形態
図４(a)-(c) は、本発明の第２の実施形態による半導体記憶装置の構成を示す図である。この図に示すように、本実施形態の装置は、平面構造の強誘電体キャパシタとトランジスタを隣接して作成し、最小加工寸法をｆとすると単一メモリセル当たり３ｆ×３ｆの面積のメモリセルを構成したＦＲＡＭの例である。図４(a)-(c) はそれぞれＦＲＡＭの平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面図である。なお、図において同一部分には同一の記号を付し、詳細な説明は省略する。
【００５８】
図４に示すように、第一導電型半導体基板１にはこれと反対導電型のプレート電極となる不純物拡散層２２が形成され、その上には下部バリア金属層４２、下部電極４３、誘電体薄膜４４、上部電極４５、上部バリア金属層４６がエピタキシャル成長により積層している。上部電極４５及び上部バリア金属層４６はエピタキシャル成長している必要はない。上部バリア金属層４６上には第一の絶縁膜４７が積層され、以上の積層構造の側壁には第二の絶縁膜４８が選択的に形成されている。
【００５９】
４９は単結晶Ｓｉ層成長用ノード（シード部又は開口部。）であり、このノード４９からは単結晶Ｓｉ層５０がエピタキシャル成長により上記キャパシタ積層構造に隣接して形成されている。この単結晶Ｓｉ層５０にはトランジスタが形成されている。５１は隣接するトランジスタ及び隣接するキャパシタ上部電極を電気的に分離する素子間分離絶縁膜である。
【００６０】
また、キャパシタの上部バリア金属層４６上にはトランジスタへの接続のためのコンタクトプラグ５２が絶縁膜４７の開口部の中に埋め込まれている。このコンタクトプラグ５２とトランジスタのソース／ドレイン電極１５との間の電気的接続はコンタクトプラグ１８c によって行われる。このコンタクトプラグ１８c の上には、ビット線１８ｂとの間の絶縁のために絶縁膜１９ｃが形成されている。
【００６１】
以下、上記半導体記憶装置の製造工程を図５及び図６の製造工程順の模式断面図を使用して説明する。
まず第５図(a) に示すように、第１導電型のSi(100) 基板１の表面に深さ0.1 μm 程度の不純物拡散層２２を形成した後、下部バリア金属層４２として膜厚10nmの（Ｔｉ，Ａｌ）Ｎ、下部電極４３として膜厚20nmの SrRuO3 、誘電体膜４４としてＢａのモル分率７０％で厚さ20nmのＢＳＴＯ薄膜、上部電極４５として厚さ20nmのＳｒＲｕＯ3 膜、さらに上部バリア金属層４６として膜厚10nmの（Ｔｉ，Ａｌ）Ｎを、基板温度600 ℃でＲＦあるいはＤＣスパッタ法により大気中に出さずに連続してエピタキシャル成長し、さらに第一の絶縁膜４７をTEOSガスを原料としたプラズマＣＶＤ法等により形成した。
【００６２】
次に図５(b) に示すように、後にＳｉ活性領域を形成するための約１ｆ×５ｆの面積の単結晶Ｓｉ成長用ノード４９をリソグラフィーおよびＲＩＥなどによるエッチングにより形成し、その上に第二の絶縁膜４８をコンフォーマルに形成した。
【００６３】
次に、図５(c) に示すように、異方性ＲＩＥにより第二の絶縁膜を除去することにより、キャパシタ側壁部分に絶縁膜４８をセルフアラインにより残した。
次に、図５(d) に示すように， Si 表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った後、そのまま真空中でＣＶＤ室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単結晶Ｓｉ成長用ノード４９から選択エピタキシャル成長により単結晶Ｓｉ層５０を形成した。さらに、絶縁膜４７及び４８を停止層とし、ＣＭＰ法（化学的機械的研磨法）により平坦化した。
【００６４】
次に図６(a) に示すように、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチング法を用いて、素子間分離部の絶縁膜４７、上部バリア金属層４６および上部電極４５をＳｉに対して選択的に除去し、素子間分離用溝を作成した。なお、このときに選択的湿式エッチングなどを併用しても良い。さらに、素子間分離用溝に絶縁膜を埋めこみ、ＣＭＰにより平坦化し、素子間分離用絶縁膜５１を形成した。
【００６５】
次に、図６(b) に示すように、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチング法を用いて、キャパシタ上部の絶縁膜４７をエッチング除去し、キャパシタのコンタクト部（開口部）を開口した。このときのエッチング条件としては、上部バリア金属層４６または上部電極４５のいずれかをストッパーとして用いて選択的にストップさせると良い。さらに、全面に例えばＮ+ 型不純物を含んだポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭＰなどの方法でエッチバックすることにより、上記開口部にＮ型+ ポリＳｉ層からなるコンタクトプラグ５２を形成した。
【００６６】
次に図６(c) に示すように、公知のプロセスを使用して、不純物拡散層１５、ゲート酸化膜１６、ワード線１７a 、１７b からなるトランジスタ、及びビット線コンタクトプラグ１８a 、ビット線１８b 、コンタクトプラグ１８c 等を形成した。
【００６７】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを容易に高度に集積して作成することができ、またＦＲＡＭとしての高性能な動作が確認された。
【００６８】
第３の実施形態
図７(a)-(c) は、本発明の第３の実施形態による半導体記憶装置の構成を示す図である。この図に示すように、本実施形態の装置は、全体のレイアウトにおいて第１の実施形態と同様であるが、平面構造の強誘電体キャパシタの代わりに立体構造の常誘電体キャパシタを作成したＤＲＡＭの例である。図７(a)-(c) はそれぞれＤＲＡＭの平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面図である。なお、図において同一部分には同一の記号を付し、詳細な説明は省略する。
【００６９】
図７に示すように、第一導電型シリコン半導体基板１にはこれと反対導電型のプレート電極となる不純物拡散層２２が形成される。また、半導体基板１には(100) 面で囲まれたトレンチが作成され、このトレンチ内にはエピタキシャル・キャパシタが作成されている。
【００７０】
エピタキシャル・キャパシタの構成は、トレンチ内に下部バリア金属層７２、下部電極７３、誘電体薄膜７４、上部電極７５がエピタキシャル成長により積層している。上部電極７５の上には上部バリア金属層が積層していてもよい。上部電極７５及び上部バリア金属層はエピタキシャル成長している必要はない。上部電極７５上には第一の絶縁膜７６が形成されている。
【００７１】
７７は単結晶Ｓｉ層成長用ノード（シード部又は開口部。）であり、このノード７７からは単結晶Ｓｉ層７８がエピタキシャル成長により上記キャパシタ積層構造上にわたって形成されている。この単結晶Ｓｉ層７８にはトランジスタが形成されている。７９は隣接するトランジスタ及び隣接するキャパシタ上部電極を電気的に分離する素子間分離絶縁膜である。
【００７２】
また、絶縁膜７９の両側にはトランジスタのソース／ドレイン電極とキャパシタの上部電極とを電気的に接続するためのコンタクトプラグ８０が形成されている。コンタクトプラグ８０は絶縁膜７６の開口部の中に埋め込まれている。
【００７３】
以下、上記半導体記憶装置の製造工程を図８及び図９の製造工程順の模式断面図を使用して説明する。
まず図８(a) に示すように、第１導電型のSi(100) 基板１の表面に深さ0.1 μm 程度の不純物拡散層２２を形成した後、キャパシタ作成部の溝をパターニングにより作成した。次に、ＭＯＣＶＤ法によりバリア金属層７２として（Ｔｉ，Ａｌ）Ｎをコンフォーマルにエピタキシャル成長した。成膜温度は１０００℃、ソースガスとして、Ａｌ（ＣＨ3 ）3 、Ｔｉ（Ｃ2 Ｈ5 ）2 およびＮＨ3 を使用し、膜厚は10nmとした。引き続き、ＭＯＣＶＤ法により下部電極３としてＳＲＯをコンフォーマルにエピタキシャル成長した。成膜温度は８００℃、ソースガスとして、 Sr(THD)2 (THDは2,2,6,6Thetramethyl3,5Heptadionate) 、Ｒｕ（Ｃ5 Ｈ5 ）2 を使用し、酸化剤としてＯ2 を使用した。膜厚は20nmとした。
【００７４】
次に、Ｂａのモル分率３０％のＢＳＴＯ薄膜４をＭＯＣＶＤ法によりコンフォーマルにピタキシャル成長した。成膜温度は８００℃、ソースガスとして、 Sr(THD)2 、 Ba(THD)2 、TiO(THD)2 を使用し、膜厚は20nmとした。次に、ＭＯＣＶＤ法により上部電極5 としてＳＲＯをエピタキシャル成長させてトレンチ内を埋め込んだ。ＳＲＯの成膜温度は８００℃、ソースガスとして、 Sr(THD)2 ，Ｒｕ（Ｃ5 Ｈ5 ）2 およびＯ2 を使用し膜厚は20nmとした。
【００７５】
次に、図８(b) に示すように、バリア金属層７２である(Ti,Al)Nをストッパ層として上部電極5 を化学的機械的研磨法（ＣＭＰ）により研磨し平坦化した。次に、図８(c) に示すように、選択的に上・下部電極層７５、７３および誘電体薄膜７４をエッチバックした。エッチング法として選択的湿式エッチングを使用しても良いし、またＲＩＥと湿式エッチングを併用しても良い。また、このときにキャパシタ端面におけるリーク電流を減少させるために、電極層を誘電体薄膜より深くエッチバックする方が好ましい。
【００７６】
次に、図８(d) に示すように、バリア金属層７２も同様にエッチバックした後、第一の絶縁膜７６をTEOSガスを原料としたプラズマＣＶＤ法等により形成した。さらに、ＣＭＰ法によりＳｉ面をストッパとして使用して平坦化を行った。
【００７７】
次に、図９(a) に示すように，Si表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った。このとき、Si表面は若干膜厚エッチングされ、エッチング後のSi表面は単結晶Ｓｉ成長用ノード７７となる。この後、上記基板をそのまま真空中でＣＶＤ室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単結晶Ｓｉ成長用ノード７７から選択エピタキシャル成長により単結晶Ｓｉ層７８を形成した。次に、ＣＭＰ法（化学的機械的研磨法）により平坦化した。
【００７８】
次に、図９(b) に示すように、パターニングにより素子間分離部のＳｉ層７８に素子間分離用溝を作成した。次に、素子間分離用溝に絶縁膜を埋めこみ、ＣＭＰにより平坦化し、素子間分離用絶縁膜７９を形成した。さらに、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチング法を用いて、選択的にＳｉ膜７８をエッチング除去し、キャパシタのコンタクト部（開口部）を開口した。このときのエッチング条件として、上部電極７５（上部バリア金属層を形成した場合は、上部電極７５または上部バリア金属層のいずれか）をストッパーとして用いて選択的にストップさせると良い。次に、全面に例えばＮ+ 型不純物を含んだポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭＰなどの方法でエッチバックすることにより、上記開口部にＮ+ ポリＳｉ層からなるコンタクトプラグ８０を形成した。
【００７９】
次に、図９(c) に示すように、公知のプロセスを使用して、不純物拡散層１５、ゲート酸化膜１６、ワード線１７a 、１７b からなるトランジスタ、及びビット線コンタクトプラグ１８a 、ビット線１８b 等を形成した。
【００８０】
このような工程により、常誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを容易に高度に集積して作成することができ、またＤＲＡＭとしての高性能な動作が確認された。
【００８１】
第４の実施形態
図１０(a)-(c) は、本発明の第４の実施形態による半導体記憶装置の構成を示す図である。この図に示すように、本実施形態の装置は、全体のレイアウトにおいて第２の実施形態と同様であるが、平面構造の強誘電体キャパシタの代わりに立体構造の常誘電体キャパシタを作成したＤＲＡＭの例である。図１０(a)-(c) はそれぞれＤＲＡＭの平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面図である。なお、図において同一部分には同一の記号を付し、詳細な説明は省略する。
【００８２】
図１０に示すように、第一導電型シリコン半導体基板１にはこれと反対導電型のプレート電極となる不純物拡散層２２が形成される。また、半導体基板１には(100) 面で囲まれたトレンチが作成され、このトレンチ内にはエピタキシャル・キャパシタが作成されている。
【００８３】
エピタキシャル・キャパシタの構成は、トレンチ内に下部バリア金属層１０２、下部電極１０３、誘電体薄膜１０４、上部電極１０５、上部バリア金属層１０６がエピタキシャル成長により積層している。上部電極１０５及び上部バリア金属層１０６はエピタキシャル成長している必要はない。かかる積層キャパシタの上には第一の絶縁膜１０７ｂが形成され、当該積層キャパシタの側壁には第二の絶縁膜１０８が選択的に形成されている。
【００８４】
１０９は単結晶Ｓｉ層成長用ノード（シード部又は開口部。）であり、このノード１０９からは単結晶Ｓｉ層１１０がエピタキシャル成長により上記キャパシタ積層構造に隣接して形成されている。この単結晶Ｓｉ層１１０にはトランジスタが形成されている。１１２は隣接するトランジスタを電気的に分離する素子間分離絶縁膜である。
【００８５】
また、絶縁膜１０８内には上部バリア金属層１０６上にトランジスタへの接続のためのコンタクトプラグ１１１が埋め込まれている。このコンタクトプラグ１１１とトランジスタのソース／ドレイン電極１５との間の電気的接続はコンタクトプラグ１８c によって行われる。このコンタクトプラグ１８c の上には、ビット線１８ｂとの間の絶縁のために絶縁膜１９ｃが形成されている。
【００８６】
以下、上記半導体記憶装置の製造工程を図１１及び図１２の製造工程順の模式断面図を使用して説明する。
まず図１１(a) に示すように，第１導電型のSi(100) 基板１の表面に深さ0.1 μm 程度の不純物拡散層２２を形成した後、約２ｆ×２ｆの面積のキャパシタ作成部の溝をパターニングにより作成した。次に、ＭＯＣＶＤ法により下部バリア金属層１０２として（Ｔｉ，Ａｌ）Ｎをコンフォーマルにエピタキシャル成長した。成膜温度は１０００℃、ソースガスとして、Ａｌ（ＣＨ3 ）3 、Ｔｉ（Ｃ2 Ｈ5 ）2 およびＮＨ3 を使用し、膜厚は10nmとした。引き続き、ＭＯＣＶＤ法により下部電極１０３として、ＳＲＯをコンフォーマルにエピタキシャル成長した。成膜温度は８００℃、ソースガスとして、 Sr(THD)2 (THDは2,2,6,6Thetramethyl3,5Heptadionate) 、Ｒｕ（Ｃ5 Ｈ5 ）2 を使用し、酸化剤としてO2を使用した。膜厚は20nmとした。
【００８７】
さらに、Ｂａのモル分率３０％のＢＳＴＯ薄膜１０４をＭＯＣＶＤ法によりコンフォーマルにピタキシャル成長した。成膜温度は８００℃、ソースガスとして、 Sr(THD)2 、 Ba(THD)2 、TiO(THD)2 を使用し、膜厚は20nmとした。次に、ＭＯＣＶＤ法により上部電極１０５としてＳＲＯをエピタキシャル成長した。ＳＲＯの成膜温度は８００℃、ソースガスとして、 Sr(THD)2 、Ｒｕ（Ｃ5 Ｈ5 ）2 およびＯ2 を使用し膜厚は20nmとした。次に、ＭＯＣＶＤ法により上部バリア金属層１０６として（Ｔｉ，Ａｌ）Ｎをコンフォーマルにエピタキシャル成長した。成膜温度は１０００℃、ソースガスとして、Ａｌ（ＣＨ3 ）3 、Ｔｉ（Ｃ2 Ｈ5 ）2 およびＮＨ3 を使用し、膜厚は10nmとした。
【００８８】
次に、図１１(b) に示すように、全面に絶縁膜１０７ａをTEOSガスを原料としたプラズマＣＶＤ法等により形成した。さらに、ＣＭＰ法によりＳｉ面をストッパとして使用して、絶縁膜１０７ａ、上・下部バリア金属層１０６、１０２上・下部電極層１０５、１０３および誘電体薄膜１０４を除去して平坦化を行った。
【００８９】
さらに、図１１(c) に示すように、上・下部バリア金属層１０６、１０２、上・下部電極層１０５、１０３、および誘電体薄膜１０４を端面からエッチバックした。エッチング法として選択的湿式エッチングを使用しても良いし、またＲＩＥと湿式エッチングを併用しても良い。また、このときにキャパシタ端面におけるリーク電流を減少させるために、電極層を誘電体薄膜より深くエッチバックする方が好ましい。次に、エッチバックした端面部分に第一の絶縁膜１０７ｂをTEOSガスを原料としたプラズマＣＶＤ法等により形成した。さらに、ＣＭＰ法によりＳｉ面をストッパとして使用して平坦化を行った。
【００９０】
次に、図１１(d) に示すように、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチング法を用いて、選択的にＳｉ膜をエッチング除去し、単結晶Ｓｉ成長用ノード１０９およびキャパシタのコンタクト部（上部バリア金属層１０６の表面部）を開口し、その上に第二の絶縁膜１０８をコンフォーマルに形成した。
【００９１】
次に図１２(a) に示すように、異方性ＲＩＥにより第二の絶縁膜１０８を除去することにより、キャパシタ側壁部分に絶縁膜１０８をセルフアラインにより残した。さらに、Si表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った後、そのまま真空中でＣＶＤ室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単結晶Ｓｉ成長用ノード１０９から選択エピタキシャル成長により単結晶Ｓｉ層１１０を形成した。次に、条件を変えてコンフォーマルに成長させ、キャパシタのコンタクトホール内に多結晶シリコン層からなるコンタクトプラグ膜を形成した。さらに、ＣＭＰ法（化学的機械的研磨法）により平坦化を行い、上記コンタクトホール内に選択的にコンタクトプラグ１１１を埋め込んだ。
【００９２】
次に、図１２(b) に示すように、パターニングにより素子間分離部のＳｉ層に素子間分離用溝を作成した。次に、素子間分離用溝に絶縁膜を埋めこみ、ＣＭＰにより平坦化し、素子間分離用絶縁膜１１２を形成した。
【００９３】
次に図１２(c) に示すように、公知のプロセスを使用して、不純物拡散層１５、ゲート酸化膜１６、ワード線１７a 、１７b からなるトランジスタ、及びビット線コンタクトプラグ１８a 、ビット線１８b 、コンタクトプラグ１８c 等を形成した。
【００９４】
このような工程により、常誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを容易に高度に集積して作成することができ、またＤＲＡＭとしての高性能な動作が確認された。
【００９５】
なお、本発明は上記した実施形態に限定されることはない。例えば、単結晶半導体層を成長させる際のシードとなる部分は、その形状及び範囲を適宜設定することが可能である。ワード線と平行となるように帯状に形成することも可能である。
【００９６】
また、半導体基板としては、シリコンからなる基板に限らず、ゲルマニウムを含んだシリコンゲルマニウムからなる基板や、化合物半導体からなる基板等を用いることが可能である。またＳＯＩ基板を用いることもできる。
【００９７】
さらにまた、平面型のＦＲＡＭ、トレンチ型のＤＲＡＭに限らず、平面型のＤＲＡＭを作成することもできるし、トレンチ型のＦＲＡＭを作成することもできる。
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【００９８】
【発明の効果】
以上詳述したように本発明によれば、半導体基板上にエピタキシャルキャパシタとトランジスタを高密度に集積したメモリセルが作成可能であり、超高集積化したＤＲＡＭやＦＲＡＭの実現が可能となり、本発明の工業的価値は極めて大きい。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態のＦＲＡＭメモリセルの平面図および断面図。
【図２】  本発明の第１の実施形態のＦＲＡＭメモリセルの工程断面図。
【図３】  本発明の第１の実施形態のＦＲＡＭメモリセルの工程断面図。
【図４】  本発明の第２の実施形態のＦＲＡＭメモリセルの平面図および断面図。
【図５】  本発明の第２の実施形態のＦＲＡＭメモリセルの工程断面図。
【図６】  本発明の第２の実施形態のＦＲＡＭメモリセルの工程断面図。
【図７】  本発明の第３の実施形態のＤＲＡＭメモリセルの平面図および断面図。
【図８】  本発明の第３の実施形態のＤＲＡＭメモリセルの工程断面図。
【図９】  本発明の第３の実施形態のＤＲＡＭメモリセルの工程断面図。
【図１０】  本発明の第４の実施形態のＤＲＡＭメモリセルの平面図および断面図。
【図１１】  本発明の第４の実施形態のＤＲＡＭメモリセルの工程断面図。
【図１２】  本発明の第４の実施形態のＤＲＡＭメモリセルの工程断面図。
【符号の説明】
１…第一導電型半導体基板
２…下部バリア金属層
３…下部電極
４…誘電体薄膜
５…上部電極
６…上部バリア金属層
７…第一の絶縁膜
８…第二の絶縁膜
９ａ…素子間分離絶縁膜形成部の第二の絶縁膜
９ｂ…単結晶Ｓｉ成長用ノード１１の側壁部分の第二の絶縁膜
１０…素子間分離絶縁膜
１１…単結晶Ｓｉ層成長用ノード
１２…単結晶Ｓｉ層
１３…接続孔
１４…コンタクトプラグ
１５…ソース／ドレイン電極
１６…ゲート絶縁
１７ａ、１７ｂ…ワード線
１８ａ…ビット線コンタクトプラグ
１８ｂ…ビット線
１９a 、１９ｂ、１９ｃ…絶縁膜
２０a 、２０ｂ、２０ｃ…絶縁膜
２２…不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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