(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体基板の第１主面側および該第１主面側と反対側の第２主面側のそれぞれの表面層に形成された半導体基板より高不純物濃度の第１導電形の第１領域と、該第１領域のそれぞれの表面層に形成された第２導電形の第２領域と、前記第１主面側、第２主面側それぞれの表面から前記第１領域に達するようなトレンチ溝と、前記第１主面側、第２主面側それぞれの第２領域の表面層に形成され前記トレンチ溝の側面に接する第１導電形の第３領域と、前記トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１主面側、前記第２主面側それぞれに形成された前記トレンチ溝のゲート絶縁膜上のそれぞれに形成された第１ゲート電極、第２ゲート電極と、前記第１主面側、第２主面側にそれぞれ形成された前記第３領域上にそれぞれ形成された第１主電極、第２主電極とを具備し、前記トレンチ溝がストライプ状であって、第１主面側のトレンチ溝と第２主面側のトレンチ溝が投影的に互い違いであることを特徴とする半導体装置。
【請求項２】
第１導電形の半導体基板の第１主面側および該第１主面側と反対側の第２主面側のそれぞれの表面層に形成された半導体基板より高不純物濃度の第１導電形の第１領域と、該第１領域のそれぞれの表面層に形成された第２導電形の第２領域と、前記第１主面側、第２主面側それぞれの表面から前記半導体基板に達するようなトレンチ溝と、前記第１主面側、第２主面側それぞれの第２領域の表面層に形成され前記トレンチ溝の側面に接する第１導電形の第３領域と、前記トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１主面側、前記第２主面側それぞれに形成された前記トレンチ溝のゲート絶縁膜上のそれぞれに形成された第１ゲート電極、第２ゲート電極と、前記第１主面側、第２主面側にそれぞれ形成された前記第３領域上にそれぞれ形成された第１主電極、第２主電極とを具備し、前記トレンチ溝がストライプ状であって、第１主面側のトレンチ溝と第２主面側のトレンチ溝が投影的に互い違いであることを特徴とする半導体装置。
【請求項３】
前記トレンチ溝の底部と同一深さの第１領域の不純物濃度が、前記半導体基板の不純物濃度の１倍ないし５０倍であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トレンチ溝に挟まれた前記第１領域において、該第１領域の第１導電形の不純物量から第２導電形の不純物量を差し引いた正味の第１導電形の不純物の総量が、５×１０11個／ｃｍ2 ないし１０14個／ｃｍ2 であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記半導体装置を形成する半導体チップが、平型圧接構造のパッケージに収納されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置に用いられる半導体装置で、特に、双方向の電流を制御できる双方向ＩＧＢＴなどの半導体装置に関する。
【０００２】
【従来の技術】
図１５は、直接リンク形変換回路の構成図であり、同図（ａ）は従来方式回路、同図（ｂ）は新方式回路である。これらの回路は、交流−交流直接変換回路である。
同図（ａ）において、入力側変換回路に単方向ＩＧＢＴが６個と還流ダイオードが６個、出力側変換回路に単方向ＩＧＢＴが６個で、還流ダイオードが６個で、合計２４個である。入力側変換回路と出力側変換回路の間にはコンデンサが介在する。従って、部品点数としては２５個となる。
【０００３】
同図（ｂ）において、この回路は、スイッチを用いた場合のモデル図であり、このスイッチを双方向スイッチング素子にした場合、素子は全部で９個で、同図（ａ）と同じ機能を持たせることができる。
単方向ＩＧＢＴを用いる場合に比べると、双方向スイッチング素子を用いる場合は、素子数が２５個から９個へ大幅に低減でき、そのため、変換装置の小型化、低コスト化ができる。この双方向スイッチング素子を双方向ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）にする動きが、近年、活発化している。
【０００４】
図１６は、プレーナゲート型単方向ＩＧＢＴの要部断面図である。ここでは、チップの要部断面図を示し、パッケージは示されていない。この単方向ＩＧＢＴは、ノンパンチスルー型のＩＧＢＴであり、ｎ- ドリフト層７１、ｐ+ ベース層７３、ゲート酸化膜７７、ゲート電極７５、ｎ+ エミッタ層７４、エミッタ電極７６、ｐ+ コレクタ層７８およびコレクタ電極７９で構成される。
【０００５】
図１７は、従来の双方向ＩＧＢＴの要部断面図である。この双方向ＩＧＢＴはノンパンチスルー型で、プレーナゲート型の双方向ＩＧＢＴチップである。この双方向ＩＧＢＴは、ｎ型ＦＺウエハを用いて、図１６のｐ+ ベース層７３、ゲート酸化膜７７、ゲート電極７５、ｎ+ エミッタ層７４、エミッタ電極７６をｎ型ＦＺウエハの一方の表面に形成した後で、ｐ+ コレクタ層７８を形成する側の面を所定の厚さに削り、まず、片側の構造のみを形成する。別のｎ型ＦＺウエハに全く同じ表面構造を形成して裏面を所定の厚さに削り、この２枚のウエハの裏面同士を貼り合わせ、チップ状に切断し、このチップをパッケージに収納して、表と裏の両主面にそれぞれ主電極とゲート電極を有する双方向ＩＧＢＴが製造される。このようにして製造された双方向ＩＧＢＴは、ｎ- ドリフト層８１（未拡散層）、第１、第２ｐ+ ベース８３ａ、８３ｂ、第１、第２ゲート酸化膜８７ａ、８７ｂ、第１、第２ゲート電極８５ａ、８５ｂ、第１、第２ｎ+ エミッタ層８４ａ、８４ｂおよび第１、第２主電極８６ａ、８６ｂで構成される。
【０００６】
この双方向ＩＧＢＴは、K.D.Hobart et.al.,"Fabrication of Double-Side IGBT by Very Low Temperature Wafer Monding,"Proc.of the ISPSD,pp45-48,1999. などで開示されている。この双方向ＩＧＢＴは、２つのゲートに印加する電圧の組み合わせによって、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオードとして機能する。例えば、上下のゲートのうち、一方のゲートにオン・オフ信号を与え、他方のゲートにオフ信号を与えるとＩＧＢＴとして働き、上下両方のゲートに同時にオン・オフ信号を与えるとＭＯＳＦＥＴとして働き、上下のゲートのうち、一方のゲートにオン信号を与え続け、その間、他方のゲートにオフ信号を与え続けると、ダイオードとして働く。
【０００７】
従って、ターンオフ時に、ＩＧＢＴモードからＭＯＳＦＥＴモードに切換えることで、ｎ- ドリフト領域に蓄えられたキャリアを引き抜くことができて、ターンオフ損失を低減できる。また、定常オン時に、ＭＯＳＦＥＴモードで通電し、ＶCEが０．６Ｖ以上となったところで、ダイオードモードに切り換えると、定常オン損失を低減できる。このように、この双方向ＩＧＢＴは、ターンオフ時および定常オン時に、双方向ＩＧＢＴチップの両面に設けられた２つのゲートを制御することにより、単方向ＩＧＢＴに比べて損失を低減させることが可能である。
【０００８】
また、双方向ＩＧＢＴをダイオードモードにして、還流ダイオードとして用いると、インバータ回路において必要とされる還流ダイオードが不必要になる。従って、この双方向ＩＧＢＴを用いて製作したインバータ用のパワーモジュールにおいても、通常の単方向ＩＧＢＴを用いて製作しパワーモジュールと比べて、部品点数を削減することができて、パワーモジュールのサイズの縮小化と低コスト化することができる。また、この双方向ＩＧＢＴは、十分な逆方向耐圧を有するので、素子に逆耐圧を要求する変換装置にも適用が可能である。
【０００９】
近年は、ＩＧＢＴの特性が極めて向上しており、特性的に限界に近づきつつある。従来の単方向ＩＧＢＴは図１６のように、デバイスの片面のみゲートが形成されていた。これに対して、図１７に示すような双方向ＩＧＢＴは両面にゲート構造を備え、２つのゲートを制御することにより、単方向ＩＧＢＴにはないＭＯＳＦＥＴやダイオードの機能を持たせることができる。
【００１０】
【発明が解決しようとする課題】
しかし、従来のノンパンチスルー型で、プレーナゲート型の双方向ＩＧＢＴは、単方向ＩＧＢＴと同様に、２つの欠点がある。一つは、プレーナゲート構造のために、ＪＦＥＴ効果（Ｊｕｎｃｔｉｏｎ  ＭＯＳＦＥＴ効果）があり、また、ゲート部が表面に形成されるために、微細化が困難であり、そのため、低オン電圧化が困難であり、オン電圧とターンオフ損失のトレードオフの改善が困難である。
【００１１】
もう一つは、ノンパンチスルー型のために、阻止状態のときに、空乏層がコレクタ層に達しないように、ｎ- ドリフト層が厚くなり、そのため、オン電圧が増加し、オン電圧とターンオフ損失のトレードオフが良くない。
この発明の目的は、前記の課題を解決して、オン電圧とターンオフ損失のトレードオフを改善できる双方向型の半導体装置およびその製造方法を提供することである。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形の半導体基板の第１主面側および該第１主面側と反対側の第２主面側のそれぞれの表面層に形成された半導体基板より高不純物濃度の第１導電形の第１領域と、該第１領域のそれぞれの表面層に形成された第２導電形の第２領域と、前記第１主面側、第２主面側それぞれの表面から前記第１領域に達するようなトレンチ溝と、前記第１主面側、第２主面側それぞれの第２領域の表面層に形成され前記トレンチ溝の側面に接する第１導電形の第３領域と、前記トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１主面側、前記第２主面側それぞれに形成された前記トレンチ溝のゲート絶縁膜上のそれぞれに形成された第１ゲート電極、第２ゲート電極と、前記第１主面側、第２主面側にそれぞれ形成された前記第３領域上にそれぞれ形成された第１主電極、第２主電極とを具備し、前記トレンチ溝がストライプ状であって、第１主面側のトレンチ溝と第２主面側のトレンチ溝が投影的に互い違いである構成とする。
【００１３】
また、第１導電形の半導体基板の第１主面側および該第１主面側と反対側の第２主面側のそれぞれの表面層に形成された半導体基板より高不純物濃度の第１導電形の第１領域と、該第１領域のそれぞれの表面層に形成された第２導電形の第２領域と、前記第１主面側、第２主面側それぞれの表面から前記半導体基板に達するようなトレンチ溝と、前記第１主面側、第２主面側それぞれの第２領域の表面層に形成され前記トレンチ溝の側面に接する第１導電形の第３領域と、前記トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１主面側、前記第２主面側それぞれに形成された前記トレンチ溝のゲート絶縁膜上のそれぞれに形成された第１ゲート電極、第２ゲート電極と、前記第１主面側、第２主面側にそれぞれ形成された前記第３領域上にそれぞれ形成された第１主電極、第２主電極とを具備し、前記トレンチ溝がストライプ状であって、第１主面側のトレンチ溝と第２主面側のトレンチ溝が投影的に互い違いである構成とする。
【００１４】
前記半導体装置を形成する半導体チップが、平型圧接構造のパッケージに収納される構成とするとよい。
【００１５】
前記トレンチ溝と同一深さの第１領域の不純物濃度が、前記半導体基板の不純物濃度の１倍ないし５０倍であるとよい。
前記トレンチ溝に挟まれた前記第１領域において、前記第１領域の第１導電形の不純物量から第２導電形の不純物量を差し引いた正味の第１導電形の不純物の総量が、５×１０11個／ｃｍ2 ないし１０14個／ｃｍ2 であるとよい。
【００１６】
このように、トレンチ溝で挟まれた領域に第１領域（バッファ層）を形成することで、半導体基板の未拡散領域（ドリフト層）を狭くすることができる。つまり、パンチスルー型でトレンチゲート型の双方向素子にすることがでる。また、第１領域が存在することで、第１領域とドリフト層の境界付近のキャリア量が増大してオン電圧を改善できる。しかし、第１領域の第２領域との境界近傍の不純物濃度が高くなり過ぎると、第２領域から第１領域に注入される第２導電形のキャリアの注入量が抑制されてオン電圧が増大し、また、第１領域内の空乏層の伸びが抑制されて耐圧低下をきたす。そのために、前記のように、トレンチ溝と同一深さの第１領域の不純物濃度が、半導体基板の不純物濃度の１倍ないし５０倍の範囲がよい。また、トレンチ溝に挟まれた第１領域の正味の第１導電形の不純物の総量が低すぎると、空乏層の先端が第２領域に達してパンチスルー現象を起こして耐圧が低下するために、この総量を５×１０11個／ｃｍ2 以上にする必要がある。一方この総量が多すぎると、前記同様、第２領域から第１領域に注入されて第２導電形のキャリアの注入量が抑制されてオン電圧が増大するために、１０14個／ｃｍ2 を超えない方がよい。
【００１７】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部断面図である。この半導体装置はトレンチゲート型の双方向ＩＧＢＴであり、同図では、双方向ＩＧＢＴが形成されたチップ（双方向ＩＧＢＴチップ１１）の要部断面図を示し、このチップを収納するパッケージは図示していない。ｎ- ドリフト層１の両側に、第１、第２ｎバッファ層２ａ、２ｂが形成され、これらのｎバッファ層２ａ、２ｂ上に第１、第２ｐ+ ベース層３ａ、３ｂが形成される。これらの第１、第２ｐ+ ベース層３ａ、３ｂ上に第１、第２ｎ+ エミッタ層４ａ、４ｂが形成され、これらのｎ+ エミッタ層４ａ、４ｂ上に第１、第２主電極６ａ、６ｂが形成される。第１、第２ｎ+ エミッタ層４ａ、４ｂ、第１、第２ｐ+ ベース層３ａ、３ｂを貫通し、第１、第２ｎバッファ層２ａ、２ｂ内で、その底部近傍に、トレンチ溝の底部９ａ、９ｂが達するように、第１、第２トレンチ溝８ａ、８ｂが形成される。これらのトレンチ溝８ａ、８ｂ表面に第１、第２ゲート絶縁膜７ａ、７ｂが形成され、さらに、第１、第２トレンチ溝８ａ、８ｂを埋めるように第１、第２ゲート電極５ａ、５ｂが形成される。このようにして形成された双方向ＩＧＢＴチップ１１を図２に示す平型圧接構造のパッケージに収納して、パンチスルー型でトレンチゲート型の双方向ＩＧＢＴは完成する。
【００１８】
前記のｎ- ドリフト層１の両側（図では上下）に形成される第１トレンチ溝８ａと第２トレンチ溝８ｂの平面パターンは、ストライプ状で、第１トレンチ溝８ａと第２トレンチ溝８ｂは投影的に互い違いになっている。
【００１９】
この双方向ＩＧＢＴは、パンチスルー型で、トレンチゲート型とすることで、後述するように、オン電圧とターンオフ損失のトレードオフを改善できる。
従って、この双方向ＩＧＢＴを、２つのゲートの制御によって、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオードとして機能させた場合、従来の双方向ＩＧＢＴよりも、オン電圧が小さく、且つ、ターンオフ損失が小さい状態で、素子動作をさせることができる。
【００２０】
そのため、従来の双方向ＩＧＢＴを用いる場合よりも、本発明の素子を用いて組み立てたモジュールは、一層の損失の低減と、サイズの縮小化と、コストダウンを達成することができる。図２は、図１の双方向ＩＧＢＴチップを平型圧接構造のパッケージに収納した図である。ここで示したパッケージは概念図である。双方向ＩＧＢＴチップ１１は、第１、第２緩衝板１４、１５、第１、第２主電極板１６、１７を配置した平型圧接構造のパッケージに収納される。第１、第２主電極板１６、１７に圧力を加えて、第１、第２緩衝板で双方向ＩＧＢＴチップ１１を押さえつけて、双方向ＩＧＢＴチップ１１に電流を流す。この第１、第２緩衝板１４、１５は、第１、第２主電極板１６、１７からの加圧力を双方向ＩＧＢＴチップ１１に均一に伝達する役割と、双方向ＩＧＢＴチップ１１で発生した熱を主電極板１６、１７へ放熱する役割を主に持っている。
【００２１】
また、このパッケージは、従来の単方向ＩＧＢＴを収納した平型圧接構造のパッケージと基本部分は同じであるが、図１で示した第１、第２ゲート電極５ａ、５ｂにそれぞれ接続する第１、第２ゲート端子１２、１３の２個のゲート端子を有している点が主に異なる。
図３は、図１の半導体装置の拡散プロフィルを示す図である。この拡散プロフィルは、図１のＹ−Ｙ線での拡散プロフィルである。素子の耐圧は１２００Ｖである。
【００２２】
この素子のｎ- ドリフト層１の濃度は６×１０13ｃｍ-3で、素子全体の厚みは１２０μｍである。図３はシリコン表面から６μｍ付近までの深さの不純物濃度のプロフィルを示す。第１ｎバッファ層２ａの厚みは３．１μｍ（ｎ- ドリフト層１の１０倍の濃度の位置Ｈまでの厚みは１．６μｍである）、第１ｐ+ ベース層３ａの厚みは０．７μｍ、第１ｎ+ エミッタ層４ａの厚みは０．７μｍである。また、第１ｐ+ ベース層３ａと第１ｎバッファ層２ａと接する箇所の第１ｎバッファ層２ａのピーク濃度Ｃnp1 は３×１０16ｃｍ-3である。第１ｎバッファ層２ａとｎ- ドリフト層１と接する位置は、第１トレンチ溝の底部９ａの位置Ｃより０．５μｍ深くなっている。第１トレンチ溝の底部９ａの深さに相当する位置Ｃでの第１ｎバッファ層２ａの不純物濃度は、ｎ- ドリフト層１の不純物濃度に対する倍率で１．１１倍であり、ほぼ、ｎ- ドリフト層１の不純物濃度となっている。
【００２３】
図４は、図３の拡散プロフィルを有する図１の双方向ＩＧＢＴに、第１主電極と第２主電極間に電圧を印加した場合の等電位線を示した図である。この等電位線図は、第１主電極６ａを基準（グランド電位）に、第２主電極６ｂに１４７０Ｖを印加した場合のデバイスシミュレーションで得られた図である。図中の中央に示す細長い図は、双方向ＩＧＢＴのシミュレーションに使用した箇所を示す。図中の上のＺ１が図１のＺ１を示し、その箇所の等電位線図を左側に示し、図中の下のＺ２が図１のＺ２を示し、その箇所の等電位線図を右側に示す。
【００２４】
第１トレンチ溝８ａに挟まれた第１ｎバッファ層２ａ内の空乏層は、不純物濃度が高い場合でも、広がるので、等電位線の間隔は広くなる。一方、ｎ- ドリフト層に伸びた空乏層は、第２バッファ層２ｂ内で停止する。このように、第１ｎバッファ層２ａ内の空乏層は伸びて、第２バッファ層２ｂ内に空乏層の先端が停止することで、厚みが薄いｎ- ドリフト層１でも高耐圧を得ることができる。すなわち、パンチスルー型の双方向ＩＧＢＴを実現することができる。
【００２５】
さらに、トレンチゲート構造にすることで、単位面積当たりのチャネル周辺長を大きくできる。また、この印加状態で、双方向ＩＧＢＴをオンさせると、第１ｎバッファ層があることで、第１ｎバッファ層２ａからｎ- ドリフト層１へのキャリアの注入を促進する効果があり、第１ｎバッファ層２ａとｎ- ドリフト層１の接点近傍のキャリアが増大する。このため、同一耐圧の従来のプレーナゲート型の双方向ＩＧＢＴと比較して、キャリア分布が改善される。このキャリア分布の改善と、前記のチャネル周辺長を大きくできることと、ｎ- ドリフト層１の厚みが薄くなることで、オン電圧を低下させることができる。また、ｎ- ドリフト層１の厚みを薄くすることで、ターンオフ損失を小さくすることができる。その結果、オン電圧とターンオフ損失のトレードオフを改善することができる。勿論、第１主電極６ａに高電圧を印加した場合も全く同様である。
【００２６】
図５は、電界強度分布のモデル図で、同図（ａ）は図１の双方向ＩＧＢＴの場合で、同図（ｂ）は、図１７の双方向ＩＧＢＴの場合である。
同図（ａ）において、第１ｐ+ ベース層３ａを基準に、第２ｐ+ ベース層３ｂに高電圧を印加した場合の電界強度分布がＡで、逆に印加した場合の電界強度分布がＢである。電界強度分布Ａの場合では、電界強度はトレンチ溝の底部の相当する深さの位置Ｃで最大となる。空乏層の拡がりが開始される第１ｐ+ ベース層３ａと第１ｎバッファ層２ａの境界の電界強度より、トレンチ溝の底部に相当する深さの位置Ｃでの電界強度が高くなるのは、空乏層の伸びが開始される箇所で、トレンチ溝で挟まれた箇所の第１ｎバッファ層２ａ内に形成される空乏層が伸びやすくなっているためである。電界強度分布Ｂの場合は、トレンチ溝の底部に相当する深さの位置Ｄで最大となる。
【００２７】
同図（ｂ）において、電界強度分布Ｅの場合は、電界強度は第１ｐ+ ベース層８３ａとｎ- ドリフト層８１の境界、電界強度分布Ｆの場合は、電界強度は第２ｐ+ ベース層８３ｂとｎ- ドリフト層８１の境界がそれぞれ最大となり、どちらの場合もｎ- ドリフト層８１内で電界強度が零になるようにするために、ｎ- ドリフト層８１の厚みは、同図（ａ）の場合に比べて大きくなる。
【００２８】
同図（ａ）、同図（ｂ）から分かるように、従来の双方向ＩＧＢＴに比べて、本発明品である、パンチスルー型でトレンチゲート型の双方向ＩＧＢＴは、より厚みの薄いｎ- ドリフト層で同じ耐圧を得ることができる。従って、オン電圧とターンオフ損失のトレードオフを改善することができる。
図６は、トレンチ溝の底部と同一深さのｎバッファ層の不純物濃度と耐圧の関係を示す図である。トレンチ溝の底部の深さの位置Ｃ、Ｄにおけるｎバッファ層の不純物濃度が、ｎ- ドリフト層より５０倍程度高くなると、耐圧が低下しはじめる。これは、５０倍程度になると、空乏層が伸び始めるｎバッファ層内の空乏層の伸びが、阻害されることによる。
【００２９】
従って、図１では、トレンチ溝の底部９ａ、９ｂの深さの位置Ｃ、Ｄ（点線で示す）での第１、第２ｎバッファ層２ａ、２ｂの不純物濃度をｎ- ドリフト層１の不純物濃度に対して１倍から５０倍とするとよい。また、第１主電極６ａを負、第２主電極６ｂを正にして、オンさせた場合、第１ｎバッファ層２ａがあると、第１ｎバッファ層２ａとｎ- ドリフト層１の界面近傍のキャリア量が増大し、オン電圧を低下させる。しかし、第１ｎバッファ層２ａの不純物濃度が高くなり過ぎると、図３のＣnp1 の値が高くなりすぎて、第２ｐベース層３ｂから第２ｎバッフ層２ｂへの正孔の注入量が抑制され、オン電圧の増大を招く。そのため、第１、第２ｎバッファ層２ａ、２ｂの不純物濃度は、オン電圧も考慮すると、実用的には１倍から１０倍程度が好ましい。
【００３０】
図７は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、トレンチ溝の底部２９ａ、２９ｂが第１、第２ｎバッファ層２２ａ、２２ｂを貫通して、ｎ- ドリフト層２１に達している点である。トレンチ溝の底部２９ａ、２９ｂと同一深さの不純物濃度は、ｎ- ドリフト層２１の不純物濃度になるため、前記のｎ- ドリフト層の不純物濃度に対する倍率は、当然、１倍となる。
【００３１】
図７において、第１主電極２６ａを負、第２主電極２６ｂを正に印加した場合、ｎ- ドリフト層２１内に広がった空乏層がトレンチ溝で挟まれた第２ｎバッファ層２２ｂ内にも伸びる訳であるが、この第２ｎバッファ層２２ｂの正味のｎ形不純物の総量（＝ｎ形拡散不純物量−ｐ形拡散不純物量）が少ないと、空乏層の先端が第２ｐ+ ベース層２３ｂに達して、パンチスルー現象を起こして耐圧が低下する。一方、総量が多過ぎると、オン状態にしたとき、第２ｐ+ ベース層２３ｂからの第２ｎバッファ層２２ｂへの正孔の注入量が抑制されて、オン電圧が増大する。これらのことから、この総量は５×１０11ｃｍ-2から１０14ｃｍ-2の範囲がよい。
【００３２】
このことは、第１実施例の場合でも言えて、トレンチ溝に挟まれる第１、第２ｎバッファ層２ａ、２ｂのｎ形不純物の総量が５×１０11ｃｍ-2から１０14ｃｍ-2の範囲がよい。
図８から図１４までは、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。この半導体装置は、１２００Ｖ耐圧のトレンチゲート型の双方向ＩＧＢＴである。これは図１の半導体装置を製造する場合の製造方法である。
【００３３】
半導体基板である不純物濃度６×１０13ｃｍ-3のｎ型のＦＺウエハ１００（最終的な未拡散層がｎ- ドリフト層１となる）の表面に、図示しない厚さ５００オングストローム（１オングストローム＝０．１ｎｍ）のスクリーン酸化膜を通してドーズ量３×１０13ｃｍ-2のリンイオンをイオン注入した後に、１１５０℃の温度で、１２０分間の熱拡散を行い、ｎバッファ層２を形成する（図８）。尚、ＦＺウエハとはフローティング・ゾーン法で製作されたウエハのことである。
【００３４】
つぎに、ドーズ量が２×１０14ｃｍ-2のボロンイオンをイオン注入した後、１１５０℃の温度で、２０分間の熱拡散を行い、ｐ+ ベース層３を形成する（図９）。
つぎに、半導体基板（シリコン）表面からｐ+ ベース層３を突き抜けｎバッファ層２内の底部近傍に達するように、幅１．４μｍ、ピッチ４．５μｍ、深さ４μｍのトレンチ溝８を形成し、このトレンチ溝８の表面に、１０００オングストロームの厚さのゲート酸化膜７を介して、ポリシリコンのゲート電極５を形成する（図１０）。
【００３５】
つぎに、ｐ+ ベース層３の表面にドーズ量が５×１０15ｃｍ-2のヒ素イオンをイオン注入した後に、１１００℃の温度で、３０分間の熱拡散を行い、ｎ+ エミッタ領域４を形成し、ドーズ量が３×１０15ｃｍ-2のボロンイオンをイオン注入した後に、１０００℃の温度で、２０分間の熱拡散を行い、図示しないｐ+ コンタクト領域を形成する（図１１）。
【００３６】
つぎに、層間絶縁膜９を形成後、ｐ+ ベース層３とｎ+ エミッタ領域４の両方にコンタクトする主電極６を形成する（図１２）。
つぎに、前記の処理をして形成された表面構造を有するｎ型のＦＺウエハ１００を、６０μｍの厚さに削り、裏面を研磨面１０とする（図１３）。
つぎに、別のｎ型のＦＺウエハに全く同じ表面構造を形成して、厚さが６０μｍになるように裏面を削り、この２枚のウエハの研磨面１０同士を４００℃程度の低温熱処理により貼り合わせることで、中央に貼り合わせ面Ｇがある両面トレンチゲート構造を有する厚さ１２０μｍの双方向ＩＧＢＴ部が多数個形成されたウエハが出来上がる。このウエハを各双方向ＩＧＢＴ部毎に切断して、図示しない所定のパッシベーションを施して、双方向ＩＧＢＴチップ１１が完成する（図１４）。この図１４は図１と同じである。
【００３７】
つぎに、この双方向ＩＧＢＴチップ１１を、図２のような平型圧接構造のパッケージに収納することで、双方向ＩＧＢＴが完成する。
この双方向ＩＧＢＴは、従来のノンパンチスルー型で、プレーナ型の双方向ＩＧＢＴと比べて、パンチスルー型で、トレンチ構造としたことで、オン電圧およびターンオフ損失を低減することができる。
【００３８】
前記の図８において、バッファ層を形成するためのリンイオンのドーズ量は、５×１０12ｃｍ-2から５×１０14ｃｍ-2の範囲がよい。これは、５×１０12ｃｍ-2未満になるとバッファ層の濃度が小さく、空乏層の伸びをストップさせる役割が薄れ、また、５×１０14ｃｍ-2を超えると、トレンチ溝の深さを４μｍとすると、トレンチ溝の底部の深さでのバッファ層の濃度が高くなり、耐圧が出にくくなり、また、オン電圧が増大するためである。また、このバッファ層において、リン原子量からｐ+ ベース層を形成するときに拡散されてきたボロン原子量を差し引いた正味のリンの総原子量を５×１０11ｃｍ-2から１０12ｃｍ-2にするとよい。  このバッファ層の総原子量が５×１０11ｃｍ-2未満の場合、空乏層の先端がｎバッファ層を突ききってｐ+ ベース層（図１で第２主電極８ｂに正電圧を印加した場合には、第２ｐ+ ベース層３ｂに相当する）に達して耐圧が低下する。一方、１０14ｃｍ-2を超えるとオン電圧が上昇する。
【００３９】
また、図９のｐ+ ベース層を形成するためのボロンイオンのドーズ量は、１×１０14ｃｍ-2から２×１０15ｃｍ-2の範囲がよい。これは１×１０14ｃｍ-2未満では、図３のＣnp1 の値が大きくなるため、オン電圧が増大し、２×１０15ｃｍ-2を超えると、ゲートしきい値電圧が高く成り過ぎるためである。また、図１０のトレンチ溝８の幅は、０．５μｍから１４μｍで、ピッチは１．５μｍから１７μｍ程度の範囲としてもよい。これは、幅が０．５μｍ未満で、ピッチが１．５μｍ未満にするには、トレンチ溝形成のための微細加工が困難であり、コストアップになる。また、幅が１４μｍを超えて、ピッチが１７μｍを超えると、チャネル密度が小さくなり、オン電圧が増大するからである。また、トレンチ溝の深さは３μｍから８μｍの範囲が実用的には好ましい。３μｍ未満の場合、空乏層の先端がｐ+ ベース層に達しやすくなり、耐圧が出にくくなる。８μｍを超えるとトレンチ溝を形成する工程時間が長くなりコストアップとなる。これらの各層を製造する条件を組み合わせることで、図７の第２実施例の半導体装置を製造することができる。
【００４０】
【発明の効果】
この発明によれば、ｎバッファ層を採用したパンチスルー型で、トレンチゲート型の双方向ＩＧＢＴは、従来のノンパンチスルー型、プレーナゲート型の双方向ＩＧＢＴと比較して、オン電圧とスイッチング損失のトレードオフが改善される。
【００４１】
この双方向ＩＧＢＴを、２つのゲートの制御によって、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオードとして機能させた場合、従来の双方向ＩＧＢＴよりも、オン電圧が小さく、且つ、ターンオフ損失が小さい状態で、素子動作をさせることができる。
そのため、従来の双方向ＩＧＢＴを用いる場合よりも、本発明の素子を用いて組み立てたモジュールは、一層の損失の低減と、サイズの縮小化と、コストダウンを達成することができる。
【図面の簡単な説明】
【図１】  この発明の第１実施例の半導体装置の要部断面図
【図２】図１の双方向ＩＧＢＴチップを平型圧接構造のパッケージに収納した図
【図３】  図１の半導体装置の拡散プロフィルを示す図
【図４】  図１の双方向ＩＧＢＴの等電位線を示した図
【図５】  電界強度分布のモデル図で、（ａ）は図１の双方向ＩＧＢＴの場合で、（ｂ）は、図１７の双方向ＩＧＢＴの場合の図
【図６】  トレンチ溝の底部と同一深さのｎバッファ層の不純物濃度と耐圧の関係を示す図
【図７】この発明の第２実施例の半導体装置の要部断面図
【図８】  この発明の第３実施例の半導体装置の要部製造工程断面図
【図９】  図８に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１０】  図９に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１１】  図１０に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１２】  図１１に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１３】  図１２に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１４】  図１３に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１５】  直接リンク形変換回路の構成図
【図１６】  プレーナゲート型単方向ＩＧＢＴの要部断面図
【図１７】  従来の双方向ＩＧＢＴの要部断面図
【符号の説明】
１、２１  ｎ- ドリフト層
２    ｎバッファ層
２ａ、２２ａ  第１ｎバッファ層
２ｂ、２２ｂ  第２ｎバッファ層
３    ｐ+ ベース層
３ａ、２３ａ  第１ｐ+ ベース層
３ｂ、２３ｂ  第２ｐ+ ベース層
４    ｎ+ エミッタ層
４ａ、２４ａ  第１ｎ+ エミッタ層
４ｂ、２４ｂ  第２ｎ+ エミッタ層
５    ゲート電極
５ａ、２５ａ  第１ゲート電極
５ｂ、２５ｂ  第２ゲート電極
６    主電極
６ａ、２６ａ  第１主電極
６ｂ、２６ｂ  第２主電極
７    ゲート酸化膜
７ａ、２７ａ  第１ゲート酸化膜
７ｂ、２７ｂ  第２ゲート酸化膜
８    トレンチ溝
８ａ  第１トレンチ溝
８ｂ  第２トレンチ溝
９ａ、９ｂ、２９ａ、２９ｂ  トレンチ溝の底部
１１    双方向ＩＧＢＴチップ
１２    第１ゲート端子
１３    第２ゲート端子
１４    第１緩衝板
１５    第２緩衝板
１６    第１主電極板
１７    第２主電極板
１００    ＦＺウエハ
Ａ、Ｂ  電界強度分布
Ｃ、Ｄ  トレンチ溝の底部の深さの位置
Ｃnp1   第１ｐベース層と第１ｎバッファ層の境界のｎ型不純物濃度
のピーク値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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