(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置の動作タイミングを制御するための動作タイミング制御回路において、
所定の入力信号及び所定の動作活性信号を受信して、前記入力信号の周期に対応したパルス幅をもつ動作決定信号を発生する動作決定部と、
所定の入力信号を受信し、前記入力信号を各々所定の遅延時間だけ遅延させた第１ないし第ｎ（ｎは２以上の整数）遅延信号を発生する遅延時間定義部と、
前記入力信号及び前記第１ないし第ｎ遅延信号を受信して所定時間の活性区間を有する第１ないし第ｎ比較パルス信号を発生する比較部と、
前記動作決定信号及び前記第１ないし第ｎ比較パルス信号を受信し、前記動作決定信号と前記第１ないし第ｎ比較パルス信号とを比較して前記半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号を発生する制御部と、
を備え、
前記入力信号は、半導体メモリ装置のクロック信号であることを特徴とする半導体メモリ装置の動作タイミング制御回路。
【請求項２】
前記遅延時間定義部は、
前記入力信号を受信して一定の遅延時間だけ遅延させて前記第１遅延信号を発生する第１遅延素子と、
前記第１遅延信号を受信して一定の遅延時間だけ遅延させて前記第２遅延信号を発生する第２遅延素子と、
第ｎ−１遅延信号を受信して一定の遅延時間だけ遅延させて前記第ｎ遅延信号を発生する第ｎ遅延素子と、を備えることを特徴とする請求項１に記載の半導体メモリ装置の動作タイミング制御回路。
【請求項３】
前記遅延素子は、
互いに異なる遅延時間を有することを特徴とする請求項２に記載の半導体メモリ装置の動作タイミング制御回路。
【請求項４】
前記比較部は、
前記入力信号及び前記対応する第１ないし第ｎ遅延信号を各々受信して前記第１ないし第ｎ比較パルス信号を各々発生する第１ないし第ｎ比較手段を備えることを特徴とする請求項１に記載の半導体メモリ装置の動作タイミング制御回路。
【請求項５】
前記第１ないし第ｎ比較パルス信号は、
活性区間の時間が各々異なることを特徴とする請求項４に記載の半導体メモリ装置の動作タイミング制御回路。
【請求項６】
前記制御部は、
前記動作決定信号及び前記対応する第１ないし第ｎ比較パルス信号を各々受信し、前記動作決定信号の活性区間の時間と前記対応する第１ないし第ｎ比較パルス信号の活性区間の時間とを比較して前記半導体メモリ装置の動作タイミングを制御する前記第１ないし第ｎ動作制御信号を各々発生する第１ないし第ｎ動作制御部を備えることを特徴とする請求項１に記載の半導体メモリ装置の動作タイミング制御回路。
【請求項７】
前記第１ないし第ｎ動作制御信号は、
その論理レベルによって前記動作決定信号の活性区間が対応する前記第１ないし第ｎ比較パルス信号の活性区間より長いか、短いかを示すことを特徴とする請求項６に記載の半導体メモリ装置の動作タイミング制御回路。
【請求項８】
半導体メモリ装置の動作タイミングを制御するための動作タイミング制御方法において、
（Ａ）所定の入力信号及び所定の動作活性信号を受信して、前記入力信号の周期に対応したパルス幅をもつ動作決定信号を発生する段階と、
（ａ）  所定の入力信号を受信し、前記入力信号を各々所定の遅延時間だけ遅延させた第１ないし第ｎ（ｎは２以上の整数）遅延信号を発生する段階と、
（ｂ）  前記入力信号及び前記第１ないし第ｎ遅延信号を受信して所定時間の活性区間を有する第１ないし第ｎ比較パルス信号を発生する段階と、
（ｃ）  前記動作決定信号と前記第１ないし第ｎ比較パルス信号とを比較して前記半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号を発生する段階と、を備え、
前記入力信号は、半導体メモリ装置のクロック信号であることを特徴とする半導体メモリ装置の動作タイミング制御方法。
【請求項９】
前記（ａ）段階は、
（ａ１）  前記入力信号を一定の遅延時間だけ遅延させて前記第１遅延信号を発生する段階と、
（ａ２）  前記第１遅延信号を一定の遅延時間だけ遅延させて前記第２遅延信号を発生する段階と、
（ａ３）  第ｎ−１遅延信号を一定の遅延時間だけ遅延させて前記第ｎ遅延信号を発生する段階と、を備えることを特徴とする請求項８に記載の半導体メモリ装置の動作タイミング制御方法。
【請求項１０】
前記第１ないし第ｎ遅延信号は、
互いに異なる遅延時間を有することを特徴とする請求項９に記載の半導体メモリ装置の動作タイミング制御方法。
【請求項１１】
前記第１ないし第ｎ比較パルス信号は、
活性区間の時間が各々異なることを特徴とする請求項８に記載の半導体メモリ装置の動作タイミング制御方法。
【請求項１２】
前記第１及び第ｎ動作制御信号は、
その論理レベルによって前記入力信号の活性区間が対応する前記第１ないし第ｎ比較パルス信号の活性区間より長いか短いかを示すことを特徴とする請求項８に記載の半導体メモリ装置の動作タイミング制御方法。
【請求項１３】
半導体メモリ装置の基準クロックの周期の変化を認識して前記半導体メモリ装置を制御するための動作制御信号を発生する基準クロックの周期認識回路において、
所定の入力信号及び所定の動作活性信号を受信して動作決定信号を発生する動作決定部と、
前記入力信号を受信し、前記入力信号を各々一定の遅延時間だけ遅延させた第１及び第２遅延信号を発生する遅延時間定義部と、
前記入力信号、前記第１及び第２遅延信号を受信して所定時間の活性区間を有する第１及び第２比較パルス信号を発生する比較部と、
前記動作決定信号、前記第１及び第２比較パルス信号を受信し、前記動作決定信号と前記第１及び第２比較パルス信号とを比較し、前記動作決定信号と前記第１及び第２比較パルス信号との比較結果に基づいて前記半導体メモリ装置を制御する前記第１及び第２動作制御信号を発生する制御部と、を備え、
前記入力信号は、基準クロックであり、
前記動作決定部は、
前記動作活性信号を入力端に受信し、前記入力信号をクロック入力端に受信して前記動作決定信号を出力端に出力するフリップフロップを含むことを特徴とする基準クロックの周期認識回路。
【請求項１４】
前記遅延時間定義部は、
一定の遅延時間を有し、直列連結される奇数の遅延素子を備えることを特徴とする請求項１３に記載の基準クロックの周期認識回路。
【請求項１５】
前記第１遅延信号は前記入力信号が前記直列連結される遅延素子を全て通過して発生する信号であり、
前記第２遅延信号は前記入力信号が前記直列連結される遅延素子のうち一部の奇数の遅延素子を通過して発生する信号であることを特徴とする請求項１４に記載の基準クロックの周期認識回路。
【請求項１６】
前記遅延素子は、
互いに異なる遅延時間を有することを特徴とする請求項１４に記載の基準クロックの周期認識回路。
【請求項１７】
前記比較部は、
前記入力信号及び前記対応する第１遅延信号を受信して所定時間の活性区間を有する前記第１比較パルス信号を発生する第１比較手段と、
前記入力信号及び前記対応する第２遅延信号を受信して所定時間の活性区間を有する前記第２比較パルス信号を発生する第２比較手段と、を備えることを特徴とする請求項１５に記載の基準クロックの周期認識回路。
【請求項１８】
前記第１及び第２比較手段は、
ＮＡＮＤゲートを含むことを特徴とする請求項１７に記載の基準クロックの周期認識回路。
【請求項１９】
前記第１及び第２比較パルス信号は、
活性区間の時間間隔が各々異なることを特徴とする請求項１７に記載の基準クロックの周期認識回路。
【請求項２０】
前記制御部は、
前記動作決定信号及び前記対応する第１比較パルス信号を受信し、前記動作決定信号の活性区間の時間と前記第１比較パルス信号の活性区間の時間とを比較して前記半導体メモリ装置を制御する前記第１動作制御信号を発生する第１動作制御部と、
前記動作決定信号及び前記対応する第２比較パルス信号を受信し、前記動作決定信号の活性区間の時間と前記第２比較パルス信号の活性区間の時間とを比較して前記半導体メモリ装置を制御する前記第２動作制御信号を発生する第２動作制御部と、を備えることを特徴とする請求項１３に記載の基準クロックの周期認識回路。
【請求項２１】
前記第１及び第２動作制御信号は、
その論理レベルによって前記動作決定信号の活性区間が対応する前記第１または第２比較パルス信号の活性区間より長いか短いかを示すことを特徴とする請求項２０に記載の基準クロックの周期認識回路。
【請求項２２】
前記第１動作制御部は、
前記動作決定信号を受信して反転させる第１インバータと、
前記動作決定信号及び前記第１インバータの出力信号に応答して前記第１比較パルス信号を所定の第１ラッチ部へ伝送する第１伝送ゲートと、
前記第１伝送ゲートの出力を反転させる第２インバータ及び前記第２インバータの出力を反転させて前記第２インバータに印加する第３インバータを備える前記第１ラッチ部と、
前記動作決定信号及び前記第１インバータの出力信号に応答して前記第１ラッチ部の出力を所定の第４インバータに伝送する第２伝送ゲートと、
前記第２伝送ゲートの出力を反転して前記第１動作制御信号として発生する前記第４インバータと、を備えることを特徴とする請求項２０に記載の基準クロックの周期認識回路。
【請求項２３】
前記第２動作制御部は、
前記動作決定信号を受信して反転させる第５インバータと、
前記動作決定信号及び前記第５インバータの出力信号に応答して前記第２比較パルス信号を所定の第２ラッチ部へ伝送する第３伝送ゲートと、
前記第３伝送ゲートの出力を反転させる第６インバータ及び前記第６インバータの出力を反転させて前記第６インバータに印加する第７インバータを備える前記第２ラッチ部と、
前記動作決定信号及び前記第５インバータの出力信号に応答して前記第２ラッチ部の出力を所定の第８インバータに伝送する第４伝送ゲートと、
前記第４伝送ゲートの出力を反転して前記第２動作制御信号として発生する前記第８インバータと、を備えることを特徴とする請求項２０に記載の基準クロックの周期認識回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の動作タイミングを認識して半導体メモリ装置の動作を制御できる動作タイミング制御回路に関する。
【従来の技術】
半導体メモリ装置の動作タイミング（ＡＣ  Ｔｉｍｉｎｇとも呼ばれる）は、特定の動作時間や、特定の動作と動作との間の時間間隔を定義する値を意味するが、半導体メモリ装置の正常な動作を保障するためにその許容範囲が規格化されている。
【０００２】
通常、半導体メモリ装置の動作タイミングパラメータに対する規格値は、所定の基準時間や基準クロックのサイクル時間の倍数で定義されるが、半導体メモリ装置の汎用性を保障するためにその許容範囲が広いほど有利である。しかし、動作タイミングパラメータの規格値の許容範囲が広がるほど回路設計に対する負担を加重させ、かつその許容範囲内で同じ動作特性を得にくい。
【０００３】
従来の半導体メモリ装置において、このような問題は、設計時に選択ヒューズや選択メタルを装着するか、または特定のＭＲＳ（Ｍｏｄｅ  ＲｅｇｉｓｔｅｒＳｅｔ）を与えることによって解決している。しかし、選択メタルを設ける方法の場合は、別途のマスクが必要なので、マスクの生産コストが増加する問題があり、選択ヒューズを設ける場合にはヒューズを設ける空間を確保しなければならないのでチップサイズが大きくなる問題があり、また別途にヒューズカット工程を要するので生産コスト及び時間が増加する問題がある。
【０００４】
これに比べて、ＭＲＳを与える方法の場合は、ＭＲＳ用の回路が必要になるので、上記同様にチップサイズが大きくなる問題はあるが、ヒューズカットのような別途の工程が不要で、かつ完成された製品であっても幾らでもヒューズカットによる変更が可能であるという長所がある。
【０００５】
しかし、ＭＲＳを与える方法の場合も、動作タイミングパラメータが変動し、これを反映する必要性が生じた場合に、その度に別途にＭＲＳをプログラミングする工程を行わなければならないので、半導体メモリ装置の動作特性を同一に保ちにくく、よって半導体メモリ装置の性能を低下させる問題がある。
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、半導体メモリ装置の動作タイミングの変化を認識して半導体メモリ装置の動作を制御できる動作タイミング制御回路を提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、半導体メモリ装置の動作タイミングの変化を認識して半導体メモリ装置の動作を制御できる動作タイミング制御方法を提供するところにある。
【０００８】
本発明が解決しようとするさらに他の技術的課題は、半導体メモリ装置の基準クロックの周期の変化を認識して半導体メモリ装置の動作を制御するための基準クロックの周期認識回路を提供するところにある。
【０００９】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る動作タイミング制御回路は、遅延時間定義部、比較部及び制御部を備えることを特徴とする。
【００１０】
遅延時間定義部は、所定の連続的な入力信号を受信し、前記入力信号を各々所定の遅延時間だけ遅延させた第１ないし第ｎ（ｎは自然数）遅延信号を発生する。
【００１１】
比較部は、前記入力信号及び前記第１ないし第ｎ遅延信号を受信して所定時間の活性区間を有する第１ないし第ｎ比較パルス信号を発生する。
【００１２】
制御部は、前記入力信号及び前記第１ないし第ｎ比較パルス信号を受信し、前記入力信号と前記第１ないし第ｎ比較パルス信号とを比較して前記半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号を発生する。ここで、前記入力信号は半導体メモリ装置のクロック信号または命令であることを特徴とする。
【００１３】
望ましくは、前記遅延時間定義部は、前記入力信号を受信して一定の遅延時間だけ遅延させて前記第１遅延信号を発生する第１遅延素子、前記第１遅延信号を受信して一定の遅延時間だけ遅延させて前記第２遅延信号を発生する第２遅延素子及び第ｎ−１遅延信号を受信して一定の遅延時間だけ遅延させて前記第ｎ遅延信号を発生する第ｎ遅延素子を備える。
【００１４】
また、前記比較部は、前記入力信号及び前記対応する第１ないし第ｎ遅延信号を各々受信して所定時間の活性区間を有する前記第１ないし第ｎ比較パルス信号を各々発生する第１ないし第ｎ比較手段を備える。
【００１５】
また、前記制御部は、前記入力信号及び前記対応する第１ないし第ｎ比較パルス信号を各々受信し、前記入力信号の活性区間の時間と前記対応する第１ないし第ｎ比較パルス信号の活性区間の時間とを比較して前記半導体メモリ装置の動作タイミングを制御する前記第１ないし第ｎ動作制御信号を各々発生する第１ないし第ｎ動作制御部を備える。
【００１６】
前記動作タイミング制御回路は、前記入力信号及び所定の動作活性信号を受信して前記動作タイミング制御回路の活性または非活性を制御するために前記入力信号の前記遅延時間定義部への伝送の如何を決定する動作決定部をさらに備えうる。
【００１７】
前記他の技術的課題を達成するための本発明に係る動作タイミング制御方法は、半導体メモリ装置の動作タイミングの変化を認識して前記半導体メモリ装置の動作タイミングを制御するための動作タイミング制御方法において、（ａ）所定の連続的な入力信号を受信し、前記入力信号を各々所定の遅延時間だけ遅延させた第１ないし第ｎ遅延信号を発生する段階、（ｂ）  前記入力信号及び前記第１ないし第ｎ遅延信号を受信して所定時間の活性区間を有する第１ないし第ｎ比較パルス信号を発生する段階、及び（ｃ）  前記入力信号及び前記第１ないし第ｎ比較パルス信号を受信し、前記入力信号と前記第１ないし第ｎ比較パルス信号とを比較して前記半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号を発生する段階と、を備えることを特徴とする。ここで、前記入力信号は、半導体メモリ装置のクロック信号または命令であることを特徴とする。
【００１８】
望ましくは、前記（ａ）段階は、（ａ１）  前記入力信号を一定の遅延時間だけ遅延させて前記第１遅延信号を発生する段階、（ａ２）  前記第１遅延信号を一定の遅延時間だけ遅延させて前記第２遅延信号を発生する段階、及び（ａ３）第ｎ−１遅延信号を一定の遅延時間だけ遅延させて前記第ｎ遅延信号を発生する段階を備えることを特徴とする。
【００１９】
前記さらに他の技術的課題を達成するための本発明に係る基準クロックの周期認識回路は、動作決定部、遅延時間定義部、比較部及び制御部を備えることを特徴とする。
【００２０】
動作決定部は、所定の連続的な入力信号及び所定の動作活性信号を受信して所定の制御部の動作を制御するための動作決定信号を発生する。
【００２１】
遅延時間定義部は、前記入力信号を受信し、前記入力信号を各々一定の遅延時間だけ遅延させた第１及び第２遅延信号を発生する。
【００２２】
比較部は、前記入力信号、前記第１及び第２遅延信号を受信して所定時間の活性区間を有する第１及び第２比較パルス信号を発生する。
【００２３】
制御部は、前記動作決定信号、前記第１及び第２比較パルス信号を受信し、前記動作決定信号と前記第１及び第２比較パルス信号とを比較して前記半導体メモリ装置を制御する前記第１及び第２動作制御信号を発生する。ここで、前記入力信号は、基準クロックであることを特徴とする。
【００２４】
望ましくは、前記遅延時間定義部は、一定の遅延時間を有し、直列連結される奇数の遅延素子を備える。
【００２５】
また、前記比較部は、前記入力信号及び前記対応する第１遅延信号を受信して所定時間の活性区間を有する前記第１比較パルス信号を発生する第１比較手段及び前記入力信号及び前記対応する第２遅延信号を受信して所定時間の活性区間を有する前記第２比較パルス信号を発生する第２比較手段を備える。
【００２６】
また、前記制御部は、前記動作決定信号及び前記対応する第１比較パルス信号を受信し、前記動作決定信号の活性区間の時間と前記第１比較パルス信号の活性区間の時間とを比較して前記半導体メモリ装置を制御する前記第１動作制御信号を発生する第１動作制御部と、前記動作決定信号及び前記対応する第２比較パルス信号を受信し、前記動作決定信号の活性区間の時間と前記第２比較パルス信号の活性区間の時間とを比較して前記半導体メモリ装置を制御する前記第２動作制御信号を発生する第２動作制御部とを備える。
【００２７】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容が参照されるべきである。
【００２８】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００２９】
図１は、本発明の望ましい実施形態に係る動作タイミング制御回路である。
【００３０】
図１を参照すれば、本発明の望ましい実施形態に係る動作タイミング制御回路１００は、遅延時間定義部１１０、比較部１３０及び制御部１５０を備えることを特徴とする。
【００３１】
遅延時間定義部１１０は、所定の連続的な入力信号ＩＮＣＫを受信し、入力信号ＩＮＣＫを各々所定の遅延時間だけ遅延させた第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎを発生する。
【００３２】
入力信号ＩＮＣＫは、半導体メモリ装置のクロック信号または命令であることを特徴とする。具体的には、遅延時間定義部１１０は、入力信号ＩＮＣＫを受信して一定の遅延時間だけ遅延させて第１遅延信号ＤＥＳ１を発生する第１遅延素子１１１、第１遅延信号ＤＥＳ１を受信して一定の遅延時間だけ遅延させて第２遅延信号ＤＥＳ２を発生する第２遅延素子１１２、及び第ｎ−１遅延信号（図示せず）を受信して一定の遅延時間だけ遅延させて第ｎ遅延信号ＤＥＳｎを発生する第ｎ遅延素子１１３を備える。
【００３３】
遅延素子１１１、１１２、１１３は、互いに異なる遅延時間を有することを特徴とする。しかし、回路の構成によっては、互いに等しい遅延時間を有しうる。
【００３４】
比較部１３０は、入力信号ＩＮＣＫ及び第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎを受信して所定時間の活性区間を有する第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎを発生する。
【００３５】
具体的には、比較部１３０は、入力信号ＩＮＣＫ及び対応する第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎを各々受信して所定時間の活性区間を有する第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎを各々発生する第１ないし第ｎ比較手段１３１、１３２、１３３を備える。第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎは、活性区間の時間間隔が各々異なることを特徴とする。
【００３６】
制御部１５０は、入力信号ＩＮＣＫ及び第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎを受信し、入力信号ＩＮＣＫと第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎとを比較して、半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎを発生する。
【００３７】
具体的には、制御部１５０は、入力信号ＩＮＣＫ及び対応する第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎを各々受信し、入力信号ＩＮＣＫの活性区間の時間と、対応する第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎの活性区間の時間とを比較して、半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎを各々発生する第１ないし第ｎ動作制御部１５１、１５２、１５３を備える。
【００３８】
ここで、第１及び第ｎ動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎは、その論理レベルによって入力信号ＩＮＣＫの活性区間が対応する第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎの活性区間より長いか短いかを示すことを特徴とする。
【００３９】
動作タイミング制御回路１００は、入力信号ＩＮＣＫ及び所定の動作活性信号ＯＰＥＳを受信して、動作タイミング制御回路１００の活性または非活性を制御するために、入力信号ＩＮＣＫを遅延時間定義部１１０へ伝送するか否かを決定する動作決定部１６０をさらに備えうる。
【００４０】
ここで、動作活性信号ＯＰＥＳは、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）により発生することを特徴とする。しかし、ＭＲＳ以外にも外部命令や内部信号によっても発生されうる。また、動作決定部１６０は、ＮＡＮＤゲートで構成されうる。
【００４１】
以下、図１を参照して本発明の望ましい実施形態に係る動作タイミング制御回路の動作を詳細に説明する。
【００４２】
遅延時間定義部１１０は、所定の連続的な入力信号ＩＮＣＫを受信し、入力信号ＩＮＣＫを各々所定の遅延時間だけ遅延させた第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎを発生する。
【００４３】
入力信号ＩＮＣＫは、例えば半導体メモリ装置のクロック信号または命令とすることができる。すなわち、動作タイミング制御回路１００が半導体メモリ装置のどのような動作タイミングパラメータを認識して半導体メモリ装置を制御するかによって、入力信号ＩＮＣＫが何であるかが決定される。例えば、動作タイミング制御回路１００が半導体メモリ装置の基準クロックの周期を認識して半導体メモリ装置の特定の動作を制御するならば、入力信号ＩＮＣＫとして基準クロックが使われうる。また、動作タイミング制御回路１００が半導体メモリ装置のＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）時間（通常、ｔＲＡＳで表す）を認識して半導体メモリ装置の特定の動作を制御するならば、入力信号ＩＮＣＫとしてＲＡ（Ｒｏｗ  Ａｃｔｉｖｅ）信号が使われうる。ここで、ＲＡＳ時間は、ＲＡ信号が活性化された時点からＲＰ（Ｒｏｗ  Ｐｒｅｃｈａｒｇｅ）信号が活性化された時点までの所要時間である。
【００４４】
遅延時間定義部１１０は、第１ないし第ｎ遅延素子１１１、１１２、１１３を備える。第１遅延素子１１１は、入力信号ＩＮＣＫを受信して一定の遅延時間だけ遅延させて第１遅延信号ＤＥＳ１を発生する。第１遅延信号ＤＥＳ１は、後述する比較部１３０の第１比較手段１３１及び第２遅延素子１１２に印加される。第２遅延素子１１２は、第１遅延信号ＤＥＳ１を受信して一定の遅延時間だけ遅延させて第２遅延信号ＤＥＳ２を発生する。第２遅延信号ＤＥＳ２は、比較部１３０の第２比較手段１３２及び第３遅延素子（図示せず）に印加される。このような方法で、第ｎ遅延素子１１３は、第ｎ−１遅延信号（図示せず）を受信して一定の遅延時間だけ遅延させて第ｎ遅延信号ＤＥＳｎを発生する。第１ないし第ｎ遅延素子１１１、１１２、１１３は、バッファ信号とを遅延させる論理素子で構成されうる。また、第１ないし第ｎ遅延素子１１１、１１２、１１３は、互いに異なる遅延時間を有することを特徴とする。しかし、互いに等しい遅延時間を有するようにも設計されうる。
【００４５】
第１遅延信号ＤＥＳ１は、入力信号ＩＮＣＫが第１遅延素子ＤＥＳ１によってのみ遅延されて生成される信号であるために、入力信号ＩＮＣＫが第１及び第２遅延素子１１１、１１２によって遅延されて生成される第２遅延信号ＤＥＳ２とはその遅延の程度が違う。すなわち、第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎは、その遅延の程度が互いに異なる。
【００４６】
比較部１３０は、入力信号ＩＮＣＫ及び第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎを受信して所定時間の活性区間を有する第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎを発生する。
【００４７】
比較部１３０は、第１ないし第ｎ比較手段１３１、１３２、１３３を備える。第１比較手段１３１は、入力信号ＩＮＣＫ及び対応する第１遅延信号ＤＥＳ１を受信して所定時間の活性区間を有する第１比較パルス信号ＣＯＭＰ１を発生する。第２比較手段１３２は、入力信号ＩＮＣＫ及び対応する第２遅延信号ＤＥＳ２を受信して所定時間の活性区間を有する第２比較パルス信号ＣＯＭＰ２を発生する。同様に、第ｎ比較手段１３３は、入力信号ＩＮＣＫ及び対応する第ｎ遅延信号ＤＥＳｎを受信して所定時間の活性区間を有する第ｎ比較パルス信号ＣＯＭＰｎを発生する。第１ないし第ｎ比較手段１３１、１３２、１３３は、入力信号ＩＮＣＫと第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎとを比較するので、１つまたは２つ以上の論理ゲートを備える。第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎの遅延の程度が異なるので、第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎも活性区間の時間間隔が各々変わる。
【００４８】
制御部１５０は、入力信号ＩＮＣＫ及び第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎを受信し、入力信号ＩＮＣＫと第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎとを比較して半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎを発生する。
【００４９】
制御部１５０は、第１ないし第ｎ動作制御部１５１、１５２、１５３を備える。第１動作制御部１５１は、入力信号ＩＮＣＫ及び対応する第１比較パルス信号ＣＯＭＰ１を受信し、入力信号ＩＮＣＫの活性区間の時間と対応する第１比較パルス信号ＣＯＭＰ１の活性区間の時間を比較して半導体メモリ装置の動作タイミングを制御する第１動作制御信号ＯＰＣＯＮ１を発生する。第２動作制御部１５２は、入力信号ＩＮＣＫ及び対応する第２比較パルス信号ＣＯＭＰ２を受信し、入力信号ＩＮＣＫの活性区間の時間と対応する第２比較パルス信号ＣＯＭＰ２の活性区間の時間とを比較して半導体メモリ装置の動作タイミングを制御する第２動作制御信号ＯＰＣＯＮ２を発生する。同様に、第ｎ動作制御部１５３は、入力信号ＩＮＣＫ及び対応する第ｎ比較パルス信号ＣＯＭＰｎを受信し、入力信号ＩＮＣＫの活性区間の時間と対応する第ｎ比較パルス信号ＣＯＭＰｎの活性区間の時間とを比較して半導体メモリ装置の動作タイミングを制御する第ｎ動作制御信号ＯＰＣＯＮｎを発生する。
【００５０】
ここで、第１及び第ｎ動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎは、その論理レベルによって入力信号ＩＮＣＫの活性区間が、対応する第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎの活性区間より長いか短いかを示す。すなわち、第１ないし第ｎ動作制御部１５１、１５２、１５３は、入力信号ＩＮＣＫを遅延させた信号と入力信号ＩＮＣＫとを比較して生成された第１ないし第ｎ比較パルス信号ＣＯＭ０１、ＣＯＭＰ２ないしＣＯＭＰｎと遅延時間定義部１１０に印加される入力信号ＩＮＣＫに直ちに追随する入力信号ＩＮＣＫとを比較する。
【００５１】
第１ないし第ｎ遅延素子１１１、１１２、１１３の遅延時間は既知であるので、第１ないし第ｎ比較パルス信号ＣＯＭ０１、ＣＯＭＰ２ないしＣＯＭＰｎが活性化される区間の時間がわかる。したがって、第１ないし第ｎ動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎがハイレバルで出力されるか、またはローレベルで出力されるかに応じて入力信号ＩＮＣＫの活性区間が第１ないし第ｎ比較パルス信号ＣＯＭ０１、ＣＯＭＰ２ないしＣＯＭＰｎの活性区間より長いか短いかが分かる。
【００５２】
したがって、第１ないし第ｎ動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎを用いて、入力信号ＩＮＣＫの活性区間が半導体メモリ装置の所定の動作に必要な時間より長いと判断されれば、半導体メモリ装置をして特定の第１動作を行わせ、入力信号ＩＮＣＫの活性区間が半導体メモリ装置の所定の動作に必要な時間より短いと判断されれば、特定の第２動作を行わせる回路を半導体メモリ装置の内部に装着して半導体メモリ装置の動作を制御しうる。
【００５３】
動作タイミング制御回路１００は、入力信号ＩＮＣＫ及び所定の動作活性信号ＯＰＥＳを受信して動作タイミング制御回路１００の活性または非活性を制御するために入力信号ＩＮＣＫを遅延時間定義部１１０に伝送するか否かを決定する動作決定部１６０をさらに備えうる。すなわち、動作タイミング制御回路１００の利用が不要な場合には、動作活性信号ＯＰＥＳを動作決定部１６０に印加して入力信号ＩＮＣＫが遅延時間定義部１１０に印加できなくして動作タイミング制御回路１００が動作されないようにしうる。動作決定部１６０は、ＮＡＮＤゲートのような論理素子を用いて構成されうる。もちろん、このような機能を行う動作決定部１６０は、遅延時間定義部１１０以外に比較部１３０または制御部１５０を制御して動作タイミング制御回路１００をも動作させない。
【００５４】
ここで、動作活性信号ＯＰＥＳは、ＭＲＳにより発生することができる。すなわち、ＭＲＳを調整して半導体メモリ装置が所定の条件を満たせば、動作タイミング制御回路１００を動作させないために動作活性信号ＯＰＥＳを発生しうる。しかし、動作活性信号ＯＰＥＳは、ＭＲＳ以外にも外部命令や内部信号によっても発生させることができる。
【００５５】
図２は、他の技術的課題を達成するための本発明の望ましい実施形態に係る動作タイミング制御方法を示すフローチャートである。
【００５６】
以下、図１及び図２を参照して半導体メモリ装置の動作タイミング制御方法を説明する。
【００５７】
半導体メモリ装置の動作タイミングの変化を認識して前記半導体メモリ装置の動作タイミングを制御するための動作タイミング制御方法は、まず、所定の連続的な入力信号を受信し、前記入力信号を各々所定の遅延時間だけ遅延させた第１ないし第ｎ遅延信号を発生する（２１０段階）。具体的には、第２１０段階では、まず、前記入力信号を受信して一定の遅延時間だけ遅延させて前記第１遅延信号を発生する。第１遅延信号は、第２遅延信号と後述する第１比較パルス信号とを発生するために用いられる。前記第１遅延信号を受信して一定の遅延時間だけ遅延させて前記第２遅延信号を発生する。このような方法で第ｎ−１遅延信号を受信して一定の遅延時間だけ遅延させて前記第ｎ遅延信号を発生する。
【００５８】
ここで、入力信号を遅延させる時間は各々異なる。したがって、第１ないし第ｎ遅延信号は、互いに異なる遅延時間を有する。しかし、動作タイミング制御方法２００を実現する回路を構成する方法によっては、入力信号を遅延させる時間を各々同一にすることもできる。
【００５９】
入力信号は、例えば半導体メモリ装置のクロック信号または命令とすることができる。すなわち、動作タイミング制御方法２００が半導体メモリ装置のいかなる動作タイミングパラメータを認識して半導体メモリ装置を制御するかに応じて入力信号を決定することができる。例えば、動作タイミング制御方法２００が半導体メモリ装置の基準クロックの周期を認識して半導体メモリ装置の特定の動作を制御するならば、入力信号として基準クロックが使われうる。また、動作タイミング制御方法２００が半導体メモリ装置のｔＲＡＳを認識して半導体メモリ装置の特定の動作を制御するならば、入力信号としてＲＡ信号が使われうる。ここで、ＲＡＳ時間は、ＲＡ信号が活性化された時点からＲＰ信号が活性化された時点までの所要時間である。
【００６０】
また、前記入力信号は、所定の動作活性信号に応答して印加するか否かが決定される。したがって、動作タイミング制御方法２００を用いる必要がない場合には、動作活性信号を生じて入力信号が動作タイミング制御回路１００に印加できなくして動作タイミング制御回路１００を動作させられない。このような機能を行う動作活性信号はＭＲＳにより発生させることができる。すなわち、ＭＲＳを調整して半導体メモリ装置が所定の条件を満足するならば、動作タイミング制御方法２００を用いないように動作活性信号を発生させることができる。しかし、動作活性信号は、ＭＲＳ以外の外部命令や内部信号によっても発生させることができる。
【００６１】
次いで、前記入力信号及び前記第１ないし第ｎ遅延信号を受信して所定時間の活性区間を有する第１ないし第ｎ比較パルス信号を発生する（第２２０段階）。具体的には、第２２０段階では、入力信号及び対応する第１遅延信号を受信して所定時間の活性区間を有する第１比較パルス信号を発生する。第１比較パルス信号は、入力信号と共に後述する第１動作制御信号を発生するために用いられる。同じ方法で第２ないし第ｎ比較パルス信号が発生する。第１ないし第ｎ比較パルス信号は、入力信号と入力信号が遅延されて生成された第１ないし第ｎ遅延信号が比較されて生成される信号であるために、波形がパルスの形で発生する。また、第１ないし第ｎ遅延信号の遅延の程度が違うので、第１ないし第ｎ比較パルス信号も活性区間の時間間隔が各々変わる。
【００６２】
次いで、前記入力信号及び前記第１ないし第ｎ比較パルス信号を受信し、前記入力信号と前記第１ないし第ｎ比較パルス信号とを比較して、前記半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号を発生する（２３０段階）。具体的には、第２３０段階では、入力信号及び対応する第１比較パルス信号を受信し、入力信号の活性区間の時間と対応する第１比較パルス信号の活性区間の時間とを比較して半導体メモリ装置の動作タイミングを制御する第１動作制御信号を発生する。同じ方法で、第２ないし第ｎ動作制御信号を発生する。
【００６３】
入力信号を遅延させて発生させた遅延信号と入力信号とを比較して第１ないし第ｎ比較パルス信号が発生し、前記第１ないし第ｎ比較パルス信号と前記遅延信号を発生させる入力信号に直ちに追随する入力信号とが比較されるので、第１及び第ｎ動作制御信号は、その論理レベルによって入力信号の活性区間が対応する第１ないし第ｎ比較パルス信号の活性区間より長いか、短いかを示す。
【００６４】
第１ないし第ｎ遅延信号の遅延時間が使用者に分かるので、第１ないし第ｎ比較パルス信号の活性化時間が分かる。したがって、第１ないし第ｎ動作制御信号がハイレバルで出力されるか、またはローレベルで出力されるか応じて入力信号の活性区間が第１ないし第ｎ比較パルス信号の活性区間より長いか、短いかが分かる。
【００６５】
すなわち、本発明の第２実施形態に係る動作タイミング制御方法２００により発生する第１ないし第ｎ動作制御信号を用いて、入力信号の活性区間が半導体メモリ装置の所定の動作に必要な時間より長いと判断されれば、半導体メモリ装置に特定の第１動作を行わせ、入力信号の活性区間が半導体メモリ装置の所定の動作に必要な時間より短いと判断されれば、半導体メモリ装置に特定の第２動作を行わせて半、導体メモリ装置の動作を制御しうる。
【００６６】
図３は、本発明のさらに他の技術的課題を達成するための望ましい実施形態に係る基準クロックの周期認識回路を示すブロック図である。
【００６７】
図３を参照すれば、基準クロックの周期認識回路３００は、動作決定部３１０、遅延時間定義部３２０、比較部３３０及び制御部３４０を備えることを特徴とする。
【００６８】
動作決定部３１０は、所定の連続的な入力信号ＩＮＣＫ及び所定の動作活性信号ＯＰＥＳを受信して制御部３４０の動作を制御するための動作決定信号ＯＰＤＳを発生する。ここで、入力信号ＩＮＣＫは基準クロックである。基準クロックは、半導体メモリ装置を動作させるために外部から入力されるクロックを意味する。動作決定部３１０は、動作活性信号ＯＰＥＳを入力端Ｄで受信し、入力信号ＩＮＣＫをクロック入力端で受信して、動作決定信号ＯＰＤＳを出力端Ｑに出力するフリップフロップである。
【００６９】
遅延時間定義部３２０は、入力信号ＩＮＣＫを受信し、入力信号ＩＮＣＫを各々一定の遅延時間だけ遅延させた第１及び第２遅延信号ＤＥＳ１、ＤＥＳ２を発生する。遅延時間定義部３２０は、一定の遅延時間を有し、直列連結される奇数の遅延素子３２１、３２３、３２５、３２７、３２９を備える。具体的には、遅延素子３２１、３２３、３２５、３２７、３２９は、互いに異なる遅延時間を有することを特徴とする。しかし、互いに等しい遅延時間を有するように設計されることもある。
【００７０】
第１遅延信号ＤＥＳ１は、入力信号ＩＮＣＫが直列連結された遅延素子３２１、３２３、３２５、３２７、３２９の全てを通過して発生する信号であり、第２遅延信号ＤＥＳ２は、入力信号ＩＮＣＫが直列連結された遅延素子３２１、３２３、３２５、３２７、３２９のうちの一部の奇数の遅延素子を通過して発生する信号である。
【００７１】
比較部３３０は、入力信号ＩＮＣＫ、第１及び第２遅延信号ＤＥＳ１、ＤＥＳ２を受信して所定時間の活性区間を有する第１及び第２比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２を発生する。具体的には、比較部３３０は、入力信号ＩＮＣＫ及び対応する第１遅延信号ＤＥＳ１を受信して所定時間の活性区間を有する前記第１比較パルス信号ＣＯＭＰ１を発生する第１比較手段３３１及び入力信号ＩＮＣＫ及び対応する第２遅延信号ＤＥＳ２を受信して所定時間の活性区間を有する第２比較パルス信号ＣＯＭＰ２を発生する第２比較手段３３３を備える。第１及び第２比較手段３３１、３３３は、ＮＡＮＤゲートで構成されうる。第１及び第２遅延信号ＤＥＳ１、ＤＥＳ２の遅延時間が異なるので第１及び第２比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２も活性区間の時間間隔が各々異なる。
【００７２】
制御部３４０は、動作決定信号ＯＰＤＳと第１及び第２比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２とを受信し、動作決定信号ＯＰＤＳと第１及び第２比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２とを比較して、半導体メモリ装置を制御する第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２を発生する。具体的には、制御部３４０は、動作決定信号ＯＰＤＳ及び対応する第１比較パルス信号ＣＯＭＰ１を受信し、動作決定信号ＯＰＤＳの活性区間の時間と第１比較パルス信号ＣＯＭＰ１の活性区間の時間とを比較して半導体メモリ装置を制御する第１動作制御信号ＯＰＣＯＮ１を発生する第１動作制御部３５０、及び、動作決定信号ＯＰＤＳ及び対応する第２比較パルス信号ＣＯＭＰ２を受信し、動作決定信号ＯＰＤＳの活性区間の時間と第２比較パルス信号ＣＯＭＰ２の活性区間の時間とを比較して前記半導体メモリ装置を制御する前記第２動作制御信号ＯＰＣＯＮ２を発生する第２動作制御部３６０を備える。
【００７３】
第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２は、その論理レベルによって動作決定信号ＯＰＤＳの活性区間が対応する第１または第２比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２の活性区間より長いか、短いかを示す。
【００７４】
第１動作制御部３５０をさらに詳細に説明すれば、第１動作制御部３５０は、動作決定信号ＯＰＤＳを受信して反転させる第１インバータ３５１、動作決定信号ＯＰＤＳ及び第１インバータ３５１の出力信号に応答して第１比較パルス信号ＣＯＭＰ１を所定の第１ラッチ部３５３に伝送する第１伝送ゲート３５２、第１伝送ゲート３５２の出力を反転させる第２インバータ３５４及び第２インバータ３５４の出力を反転させて第２インバータ３５４に印加する第３インバータ３５５を備える第１ラッチ部３５３、動作決定信号ＯＰＤＳ及び第１インバータ３５１の出力信号に応答して第１ラッチ部３５３の出力を所定の第４インバータ３５７に伝送する第２伝送ゲート３５６及び第２伝送ゲート３５６の出力を反転して第１動作制御信号ＯＰＣＯＮ１として発生する第４インバータ３５７を備えることを特徴とする。
【００７５】
第２動作制御部３６０をさらに詳細に説明すれば、第２動作制御部３６０は、動作決定信号ＯＰＤＳを受信して反転させる第５インバータ３６１、動作決定信号ＯＰＤＳ及び第５インバータ３６１の出力信号に応答して第２比較パルス信号ＣＯＭＰ２を所定の第２ラッチ部３６３に伝送する第３伝送ゲート３６２、第３伝送ゲート３６２の出力を反転させる第６インバータ３６４及び第６インバータ３６４の出力を反転させて第６インバータ３６４に印加する第７インバータ３６５を備える第２ラッチ部３６３、動作決定信号ＯＰＤＳ及び第５インバータ３６１の出力信号に応答して第２ラッチ部３６３の出力を所定の第８インバータ３６７に伝送する第４伝送ゲート３６６及び第４伝送ゲート３６６の出力を反転して第２動作制御信号ＯＰＣＯＮ２として発生する第８インバータ３６７を備えることを特徴とする。
【００７６】
図４は、図３の基準クロックの周期認識回路の動作を示す動作タイミング図である。
【００７７】
以下、図３及び図４を参照して本発明の望ましい実施形態に係る基準クロックの周期認識回路３００の動作を詳細に説明する。
【００７８】
図３の実施例は、基準クロックの周期認識回路であるので、入力信号ＩＮＣＫは基準クロックである。
【００７９】
基準クロックの周期認識回路３００を動作させるために、動作活性信号ＯＰＥＳがまずハイレバルで印加される。そして、入力信号ＩＮＣＫのｎ番目のクロックがハイレバルに活性化されると、入力信号ＩＮＣＫと動作活性信号ＯＰＥＳとに応答して動作決定信号ＯＰＤＳがハイレバルに活性化される。
【００８０】
遅延時間定義部３２０に印加された入力信号ＩＮＣＫは、遅延素子３２１、３２３ないし３２９を全て通過して第１遅延信号ＤＥＳ１として発生して比較部３３０の第１比較手段３３１に印加される。また、入力信号ＩＮＣＫは、遅延素子３２１、３２３ないし３２９のうち３つの遅延素子３２１、３２３、３２５だけを通過して第２遅延信号ＤＥＳ２として発生して比較部３３０の第２比較手段３３３に印加される。
【００８１】
第１比較手段３３１は、第１遅延信号ＤＥＳ１と入力信号ＩＮＣＫとを受信して第１比較パルス信号ＣＯＭＰ１を発生する。第２比較手段３３３は、第２遅延信号ＤＥＳ２と入力信号ＩＮＣＫとを受信して第２比較パルス信号ＣＯＭＰ２を発生する。遅延時間定義部３２０及び比較部３３０の構成は、自動パルス発生器と同一であることがわかる。したがって、第１比較パルス信号ＣＯＭＰ１と第２比較パルス信号ＣＯＭＰ２とは、パルスの波形を有する。また、遅延時間定義部３２０の遅延素子３２１、３２３ないし３２９それぞれの遅延時間を“Ｔ”とすれば、第１比較パルス信号ＣＯＭＰ１は５Ｔの活性区間を有し、第２比較パルス信号ＣＯＭＰ２は３Ｔの遅延時間を有する。これは図４に示されている。
【００８２】
次いで、入力信号ＩＮＣＫのｎ＋１番目のクロックが動作決定部３１０に入力されると、動作決定信号ＯＰＤＳはローレベルに立下る。瞬間制御部３４０は、動作決定信号ＯＰＤＳと第１比較パルス信号ＣＯＭＰ１及び第２比較パルス信号ＣＯＭＰ２を比較して第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２を発生する。
【００８３】
第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２は、動作決定信号ＯＰＤＳが遅延時間定義部３２０の遅延素子３２１、３２３ないし３２９による一定の遅延時間より長いか、短いかに関する情報を有している。
【００８４】
ここで、動作決定信号ＯＰＤＳは、入力信号ＩＮＣＫの立上りエッジでハイレバルにイネーブルされ、入力信号ＩＮＣＫの次の立上りエッジでローレベルにディセーブルされるので、入力信号ＩＮＣＫの１周期だけのイネーブル区間を有する。したがって、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２は、結局、入力信号ＩＮＣＫの一周期が一定の時間より長いか、短いかに関する情報を有している。
【００８５】
制御部３４０の動作をより詳細に説明する。
【００８６】
動作決定信号ＯＰＤＳが第１動作制御部３５０の第１インバータ３５１にハイレベルで印加されると、第１伝送ゲート３５２はターンオンされ、第１比較パルス信号ＣＯＭＰ１が第１ラッチ部３５３に印加されてラッチされる。リセット信号ＲＥＳＥＴによってターンオンまたはターンオフが制御されるＮＭＯＳトランジスタＭＮ１は、第１ラッチ部３５３を初期化させる機能をする。
【００８７】
動作決定信号ＯＰＤＳがローレベルに立下り、第１インバータ３５１に印加されると、第１伝送ゲート３５２はターンオフされ、第２伝送ゲート３５６はターンオンされる。そうすると、第１ラッチ部３５３から第１比較パルス信号ＣＯＭＰ１が出力されて第４インバータ３５７を通じて第１動作制御信号ＯＰＣＯＮ１として出力される。図４を参照すれば、動作決定信号ＯＰＤＳがローレベルに立下る瞬間に第１比較パルス信号ＣＯＭＰ１はローレベル状態であるために、第１動作制御信号ＯＰＣＯＮ１もローレベルとして発生する。すなわち、動作決定信号ＯＰＤＳが第１比較パルス信号ＣＯＭＰ１より短い場合、第１動作制御信号ＯＰＣＯＮ１はローレベルとして発生する。
【００８８】
第２動作制御部３６０の動作も第１動作制御部３５０の動作と同一なので詳細な説明は略す。図４を参照すれば、動作決定信号ＯＰＤＳがローレベルに立下る瞬間に第２比較パルス信号ＣＯＭＰ２はハイレバル状態であるために、第２動作制御信号ＯＰＣＯＮ２もハイレバルとして発生する。すなわち、動作決定信号ＯＰＤＳが第２比較パルス信号ＣＯＭＰ２より長い場合に第２動作制御信号ＯＰＣＯＮ２はハイレバルとして発生する。
【００８９】
したがって、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２の論理レベルによって入力信号ＩＮＣＫの周期が一定の時間より長いか、短いかが分かり、その結果が半導体メモリ装置の動作を制御するために用いる。
【００９０】
図５は、図３の基準クロックの周期認識回路を応用する回路の回路図である。
【００９１】
図５の回路５００は、クロック信号ＣＬＫを反転するインバータ５０５、インバータ５０５の出力に応答してターンオン及びターンオフが制御される伝送ゲート５１１、５１７、５２１、５２７、ラッチを形成するインバータ５１３、５１５、５２３、５２５、伝送ゲート５１７、５２７の出力を反転させるインバータ５１９、５２９、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２とインバータ５１９の出力を受信して比較するＮＡＮＤゲート５３０、ＮＡＮＤゲート５３０の出力を反転して第１出力信号ＯＵＴ１として発生するインバータ５３５、第２動作制御信号ＯＰＣＯＮ２とインバータ５２９の出力とを比較するＮＡＮＤゲート５４０、ＮＡＮＤゲート５４０の出力を反転して第２出力信号ＯＵＴ２として発生するインバータ５４５を備える。
【００９２】
図６は、図５の回路の動作を示す動作タイミング図である。
【００９３】
具体的には、図６の”６Ａ”は、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２が全てローレベルの場合に入力制御信号ＩＮＳが第１出力信号ＯＵＴ１または第２出力信号ＯＵＴ２を発生させないことを示す。
【００９４】
図６の”６Ｂ”は、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２が全てハイレバルの場合に入力制御信号ＩＮＳが第１出力信号ＯＵＴ１を発生させることを示す。
【００９５】
図６の”６Ｃ”は、第１動作制御信号ＯＰＣＯＮ１がローレベルで第２動作制御信号ＯＰＣＯＮ２がハイレバルの場合に入力制御信号ＩＮＳが第２出力信号ＯＵＴ２を発生させることを示す。
【００９６】
以下、図５及び図６を参照してその動作を説明する。
【００９７】
図５の回路５００は、クロック信号ＣＬＫに応答して動作する。ここで、クロック信号ＣＬＫは、内部クロックであるか、または基準クロックで有り得る。
【００９８】
伝送ゲート５１１に印加される入力制御信号ＩＮＳは、半導体メモリ装置の内部で生成される所定の信号であって半導体メモリ装置の所定の動作を制御する。
【００９９】
図５の回路５００は、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２の論理レベルにより、すなわち、入力信号ＩＮＣＫが一定の遅延時間より長いか、短いかによって入力制御信号ＩＮＳを第１出力信号ＯＵＴ１または第２出力信号ＯＵＴ２として発生して半導体メモリ装置の一定の動作を制御する。言い換えれば、基準クロックの周期の長さによって半導体メモリ装置の一定の動作を制御できるものである。
【０１００】
ハイレバルのクロック信号ＣＬＫがインバータ５０５に印加されると、伝送ゲート５１１はターンオンされ、入力制御信号ＩＮＳがインバータ５１３、５１５で構成されるラッチ５１６に印加される。ここで、ＮＭＯＳトランジスタＭＮ１は、リセット信号ＲＥＳＥＴを受けてラッチ５１６を初期化させる機能を果たす。クロック信号ＣＬＫがローレベルに反転されると、伝送ゲート５１７がターンオンされて、ラッチされた入力制御信号ＩＮＳがインバータ５１９を通じてＮＡＮＤゲート５３０に印加される。この際、ＮＡＮＤゲート５３０に印加された入力制御信号ＩＮＳが第１出力信号ＯＵＴ１として出力されているか否かは、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２の論理レベルによって変わる。
【０１０１】
第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２のうち１つでもローレベルを有するならば、入力制御信号は出力されない。第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２が全てハイレバルである場合には、入力制御信号ＩＮＳは、第１出力信号ＯＵＴ１として出力される。これは図６の”６Ｂ”に示されている。
【０１０２】
また、ハイレバルのクロック信号ＣＬＫがインバータ５０５に印加されると、伝送ゲート５２１はターンオンされ、インバータ５１９から入力制御信号ＩＮＳがインバータ５２３、５２５で構成されるラッチ５２６に印加される。ここで、ＮＭＯＳトランジスタＭＮ２はリセット信号ＲＥＳＥＴを受けてラッチ５２６を初期化させる機能を果たす。クロック信号ＣＬＫが再びローレベルに反転されると、伝送ゲート５２７がターンオンされ、ラッチされた入力制御信号ＩＮＳがインバータ５２９を通じてＮＡＮＤゲート５４０に印加される。
【０１０３】
この際、ＮＡＮＤゲート５４０に印加された入力制御信号ＩＮＳが第２出力信号ＯＵＴ２として出力されるか否かは、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２の論理レベルによって変わる。
【０１０４】
第１動作制御信号ＯＰＣＯＮ１がローレベルであり、第２動作制御信号ＯＰＣＯＮ２がハイレバルである場合には、入力制御信号ＩＮＳは第２出力信号ＯＵＴ２として出力される。これは図６の”６Ｃ”に示されている。その他の場合には、入力制御信号ＩＮＳは第２出力信号ＯＵＴ２として出力されない。
【０１０５】
具体的には、第１及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２が全てローレベルである場合には、入力制御信号ＩＮＳは外部に出力されず、第１動作制御信号ＯＰＣＯＮ１がローレベルであり、第２動作制御信号ＯＰＣＯＮ２がハイレバルである場合には、入力制御信号ＩＮＳはクロック信号ＣＬＫが２クロックだけ過ぎた後に外部に出力され、第１動作制御信号ＯＰＣＯＮ１と第２動作制御信号ＯＰＣＯＮ２とが全てハイレバルである場合には、入力制御信号ＩＮＳはクロック信号ＣＬＫが１クロックだけ過ぎた後に外部に出力される。
【０１０６】
図３の基準クロックの周期認識回路３００と関連つけて説明すれば、第１動作制御信号ＯＰＣＯＮ１がローレベルとして発生するのは入力信号ＩＮＣＫの一周期が第１比較パルス信号ＣＯＭＰ１より短い場合であり、第２動作制御信号ＯＰＣＯＮ２がハイレバルとして発生するのは入力信号ＩＮＣＫの一周期が第２比較パルス信号ＣＯＭＰ２より長い場合である。したがって、入力信号ＩＮＣＫ、すなわち、基準クロックの周期が第１時間（第２比較パルス信号ＣＯＭＰ２の活性時間）以上かつ第２時間（第１比較パルス信号ＣＯＭＰ１の活性時間）以下であれば、クロック信号ＣＬＫの２クロックが経過した後に、入力制御信号ＩＮＳが外部に出力される。
【０１０７】
図５の回路５００をそのまま応用すれば、入力信号ＩＮＣＫ、すなわち、基準クロックの周期が第１時間以下では所定の入力制御信号ＩＮＳを無視し、第１時間と第２時間との間ではクロック信号ＣＬＫの２クロック後に所定の入力制御信号ＩＮＳを外部に出力し、第２時間以上ではクロック信号ＣＬＫの１クロック後に所定の入力制御信号ＩＮＳを外部に出力しうる。
【０１０８】
図７は、図１の動作タイミング制御回路を応用してＲＡＳ時間を検出する回路の回路図である。
【０１０９】
図７を参照すれば、ＲＡＳ時間を検出する回路７００は、図３の基準クロックの周期認識回路３００と類似した構成を有する。すなわち、ローアクティブ命令ＲＡを受信する遅延時間定義部７１０、遅延時間定義部７１０の出力とローアクティブ命令ＲＡとを受信して比較する比較部７２０及びローアクティブ命令ＲＡと比較部７２０の出力とを比較して所定の動作制御信号ＴＲＡＳを発生する制御部７３０を備える。
【０１１０】
遅延時間定義部７１０は、遅延素子７１１、７１２、７１３を備える。比較部７２０はＮＡＮＤゲートで構成され、制御部７３０は図３の第１または第２動作制御部３５０、３６０と同一な構成を有する。
【０１１１】
図７のＲＡＳ時間検出回路７００の動作を説明すれば、ＲＡＳ時間は、ローアクティブ命令ＲＡがイネーブルされた後、プリチャージ命令がイネーブルされるまでの所要時間を意味する。ローアクティブ命令ＲＡがイネーブルされた後、プリチャージ命令がイネーブルされると、ローアクティブ命令ＲＡがディセーブルされるので、結局ＲＡＳ時間は、ローアクティブ命令ＲＡがイネーブルされてから再びディセーブルされるのにかかる時間である。
【０１１２】
図７のＲＡＳ時間検出回路７００の動作は、図３の基準クロックの周期認識回路３００の動作と似ている。すなわち、ローアクティブ命令ＲＡが遅延時間定義部７１０に印加されると、遅延時間定義部７１０は、ローアクティブ命令ＲＡを所定時間だけ遅延させた後に比較部７２０に印加する。比較部７２０は遅延時間定義部７１０の出力とローアクティブ命令ＲＡとを比較して所定の活性区間を有する比較パルス信号ＣＯＭＰを発生する。制御部７３０は、比較パルス信号ＣＯＭＰとローアクティブ命令ＲＡとを受信してローアクティブ命令ＲＡがディセーブルされる瞬間にローアクティブ命令ＲＡが比較パルス信号ＣＯＭＰより長いか、短いかを比較して動作制御信号ＴＲＡＳを発生する。したがって、動作制御信号ＴＲＡＳは、ローアクティブ命令ＲＡが比較パルス信号ＣＯＭＰより長いか、短いかに関する情報を有している。
【０１１３】
ＲＡＳ時間は、前述したようにローアクティブ命令ＲＡがイネーブルされた後、再びディセーブルされるまでの時間を意味するので、ローアクティブ命令ＲＡを制御部７３０に直接印加して、ローアクティブ命令ＲＡがディセーブルされる瞬間にローアクティブ命令ＲＡが比較パルス信号ＣＯＭＰより長いか、短いかを認識する。図７の実施例では、毎ＲＣ時間毎にＲＡＳ時間が比較パルス信号ＣＯＭＰより長いか、短いかを認識していると仮定した。ここで、ＲＣ時間は、ローアクティブ命令ＲＡがイネーブルされてからディセーブルされた後、再びローアクティブ命令ＲＡがイネーブルされるまでの所要時間を意味する。したがって、図３の基準クロックの周期認識回路３００でのように基準クロックの周期を認識する時点を選択するために動作決定信号ＯＰＤＳを発生する別途の回路を備える必要がない。
【０１１４】
図８は、図７の動作制御信号を用いる内部電圧発生器のブロック図である。
【０１１５】
通常、内部電圧発生器は、外部電圧ＥＶを受信して内部電圧ＩＶを発生する内部電圧発生器８１０、ローアクティブ命令ＲＡに応答してパルスを発生するパルス発生器８２０、外部電圧ＥＶ及びパルス発生器８２０の出力ＯＶＤＲＶ＿Ｎに応答して一定の電圧を発生する電圧発生器８３０を備える。しかし、図８の内部電圧発生器８００は、従来の内部電圧発生器に追加的に図７のＲＡＳ時間検出回路７００で発生する動作制御信号ＴＲＡＳに応答してパルスを発生するパルス発生器８４０、及び、パルス発生器８４０の出力ＯＶＤＲＶ＿Ｓ及び外部電圧ＥＶに応答して一定の電圧を発生する電圧発生器８５０を備える。
【０１１６】
図９は、図８の内部電圧発生器の動作を示す図面である。
【０１１７】
以下、図８及び図９を参照して内部電圧発生器８００の動作を説明する。
【０１１８】
半導体メモリ装置内部でローアクティブ命令ＲＡがイネーブルされると、メモリアレイでの電圧の消耗が増加するので、内部電圧ＩＶのレベルが相当に降下する。図９に示された部分ＶＤＩＰはこれを示している。したがって、大部分の半導体メモリ装置は、内部電圧ＩＶの電圧降下を補償するための回路を備える。
【０１１９】
補償回路の例として、ローアクティブ命令ＲＡがイネーブルされると、短いパルスＯＶＤＲＶ＿Ｎを発生し、その短いパルスＯＶＤＲＶ＿Ｎにより電圧を発生させて内部電圧発生器８１０のドライビング能力を瞬間的に高める方法がある。しかし、この方法でもオーバーシュートの問題等もあって内部電圧発生器８１０のドライビング能力を無条件に高めることはできない。
【０１２０】
また、降下した電圧の一部は、ローアクティブ命令ＲＡによりパルスを発生させて一定の電圧を発生する回路をして補償させ、降下した電圧の残り部分は、ＲＡＳ時間の間に内部電圧発生器８１０の正常な動作として補償させる。しかし、ＲＡＳ時間が十分であれば、ローアクティブ命令ＲＡにより動作されるパルス発生器８２０と電圧発生器８３０とを用いて降下した電圧を補償する回路が効率よく動作されうるが、ＲＡＳ時間が短くなれば、内部電圧発生器８１０が十分に動作できなくて降下した内部電圧ＩＶを補償し難しくなる。
【０１２１】
したがって、このような問題を解決するために図７のＲＡＳ時間検出回路７００の出力である動作制御信号ＴＲＡＳに応答して動作するパルス発生器８４０と電圧発生器８５０とを内部電圧発生器８００に追加する。すなわち、ＲＡＳ時間が既定の時間より短ければ、動作制御信号ＴＲＡＳを一定の論理レベルで発生し、一定の論理レベルを有する動作制御信号ＴＲＡＳに応答してパルス発生器８４０がパルスＯＶＤＲＶ＿Ｓを発生させてパルスＯＶＤＲＶ＿Ｓを受信した電圧発生器８５０により内部電圧発生器８１０のドライビング能力を高める。
【０１２２】
図８の内部電圧発生器８００は、ＲＡＳ時間が長い場合（動作制御信号ＴＲＡＳがローレベルの場合）にはローアクティブ命令ＲＡによってのみ短いパルスＯＶＤＲＶ＿Ｎを発生し、電圧発生器８３０が発生した電圧によって内部電圧発生器８１０のドライビング能力を高める。しかし、ＲＡＳ時間が短い場合（動作制御信号ＴＲＡＳがハイレバルの場合）には、パルス発生器８４０は、図７のＲＡＳ時間検出回路７００からハイレバルの動作制御信号ＴＲＡＳを受信して短いパルスＯＶＤＲＶ＿Ｓを発生し、電圧発生器８５０は、短いパルスＯＶＤＲＶ＿Ｓを受信して内部電圧発生器８１０のドライビング能力をさらに向上させる。図９には、ローアクティブ命令ＲＡに応答するパルス発生器８２０が発生するパルスＯＶＤＲＶ＿Ｎと、動作制御信号ＴＲＡＳに応答するパルス発生器８４０が発生するパルスＯＶＤＲＶ＿Ｓが示されており、パルスが発生した瞬間は内部電圧ＩＶのレベルが向上している。
【０１２３】
図１０は、図１の動作タイミング制御回路を応用してＲＣ時間を検出する回路の回路図である。
【０１２４】
図１１は、ＲＣ時間の情報を有する制御信号の発生回路である。
【０１２５】
図１２は、図１０及び図１１の回路の動作を示すタイミング図である。
【０１２６】
図１０のＲＣ時間検出回路９００の構成は、ローアクティブ命令ＲＡの立上りエッジ毎に反転される動作決定信号ＯＰＤＳを発生するトグルフリップフロップ９１０を備える点と、遅延時間定義部９５０の出力を比較する比較部９６０としてＮＡＮＤゲートではなくＮＯＲゲートが使われる点とで、図３の基準クロックの周期認識回路３００と違いがあるだけである。したがって、構成に関する詳細な説明は略す。
【０１２７】
以下、図１０、図１１及び図１２を参照してＲＣ時間検出回路９００の動作を説明する。
【０１２８】
ＲＣ時間ｔＲＣは、ローアクティブ命令ＲＡがイネーブルされていてディセーブルされた後、再びローアクティブ命令ＲＡがイネーブルされるまでの所要時間を意味する。
【０１２９】
図１０のＲＣ時間検出回路９００は、ローアクティブ命令ＲＡの立上りエッジ毎にＲＣ時間ｔＲＣを検出するために遅延時間定義部９２０、９５０と比較部９３０、９６０及び制御部９４０、９７０を２つずつ備える。
【０１３０】
ローアクティブ命令ＲＡの立上りエッジ毎にＲＣ時間ｔＲＣを検出するために、トグルフリップフロップ９１０は、ローアクティブ命令ＲＡの立上りエッジ毎に反転される信号を動作決定信号ＯＰＤＳとして発生する。
【０１３１】
動作決定信号ＯＰＤＳの立上りエッジで遅延時間定義部９２０に動作決定信号ＯＰＤＳが印加され、比較部９３０によって第１比較パルス信号ＣＯＭＰ１が一定の活性区間を有するように生成される。そして、動作決定信号ＯＰＤＳの次の下降エッジで第１比較パルス信号ＣＯＭＰ１と動作決定信号ＯＰＤＳとを比較してラッチした信号が制御部９４０から第１動作制御信号ＯＰＣＯＮ１として出力される。図１２を参照すれば、動作決定信号ＯＰＤＳが第１比較パルス信号ＣＯＭＰ１より短いものとして示されており、この時、第１動作制御信号ＯＰＣＯＮ１はハイレバルとして発生する。
【０１３２】
動作決定信号ＯＰＤＳの下降エッジで遅延時間定義部９５０に動作決定信号ＯＰＤＳが印加され、比較部９６０によって第２比較パルス信号ＣＯＭＰ２が一定の活性区間を有するように生成される。そして、動作決定信号ＯＰＤＳの次の立上りエッジで第２比較パルス信号ＣＯＭＰ２と動作決定信号ＯＰＤＳとを比較してラッチした信号が第２動作制御信号ＯＰＣＯＮ２として発生する。図１２を参照すれば、動作決定信号ＯＰＤＳの立上りエッジで第２比較パルス信号ＣＯＭＰ２がローレベルであるから、この時、第２動作制御信号ＯＰＣＯＮ２はローレベルとして発生する。
【０１３３】
このように図１０のＲＣ時間検出回路９００は、ローアクティブ信号ＲＡの立上りエッジ毎に、すなわち、動作決定信号ＯＰＤＳの立上りエッジ及び下降エッジ毎にＲＣ時間ｔＲＣが認識されるので、連続的なＲＣ時間ｔＲＣを認識しうる。
【０１３４】
図１１の回路９８０は、動作決定信号ＯＰＤＳの立上りエッジ及び下降エッジ毎に第１動作制御信号ＯＰＣＯＮ１と第２動作制御信号ＯＰＣＯＮ２とを交互に出力する。すなわち、動作決定信号ＯＰＤＳの下降エッジでは、第１動作制御信号ＯＰＣＯＮ１が制御信号ＴＲＣ＿Ｓとして出力され、動作決定信号ＯＰＤＳの立上りエッジでは、第２動作制御信号ＯＰＣＯＮ２が制御信号ＴＲＣ＿Ｓとして出力される。
【０１３５】
このような動作により結局ＲＡ時間ｔＲＣ毎に、すなわち、ローアクティブ命令ＲＡの立上りエッジ毎に以前段階のＲＣ時間ｔＲＣに関する情報、すなわち、ＲＣ時間ｔＲＣが既定の所定時間より長いか、短いかに関する情報を有する制御信号ＴＲＣ＿Ｓが発生する。
【０１３６】
このような制御信号ＴＲＣ＿Ｓは半導体メモリ装置の内部動作を制御するための応用回路に用いられる。
【０１３７】
前述したように図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的として用いられたものに過ぎず、意味限定や特許請求の範囲上に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他実施例が可能であるという点を理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲上の技術的思想によってのみ決まるべきである。
【０１３８】
【発明の効果】
前述したように本発明に係る半導体メモリ装置の動作タイミング制御回路及び制御方法によれば、半導体メモリ装置の動作タイミングパラメータの変化を自ら認識して動作タイミングに適した半導体メモリ装置の動作を制御しうる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態に係る動作タイミング制御回路である。
【図２】本発明の望ましい実施形態に係る動作タイミング制御方法を示すフローチャートである。
【図３】本発明の望ましい実施形態に係る基準クロックの周期認識回路を示すブロック図である。
【図４】図３の基準クロックの周期認識回路の動作を示す動作タイミング図である。
【図５】図３の基準クロックの周期認識回路を応用する回路の回路図である。
【図６】図５の回路の動作を示す動作タイミング図である。
【図７】図１の動作タイミング制御回路を応用してＲＡＳ時間を検出する回路の回路図である。
【図８】図７の動作制御信号を用いる内部電圧発生器のブロック図である。
【図９】図８の内部電圧発生器の動作を示す図面である。
【図１０】図１の動作タイミング制御回路を応用してＲＣ時間を検出する回路の回路図である。
【図１１】ＲＣ時間の情報を有する制御信号の発生回路である。
【図１２】図１０及び図１１の回路の動作を示すタイミング図である。
【符号の説明】
１１０        遅延時間定義部
１３０        比較部
１５０        制御部
【図１】
0004439806.tif 000002
【図２】
0004439806.tif 000003
【図３】
0004439806.tif 000004
【図４】
0004439806.tif 000005
【図５】
0004439806.tif 000006
【図６】
0004439806.tif 000007
【図７】
0004439806.tif 000008
【図８】
0004439806.tif 000009
【図９】
0004439806.tif 000010
【図１０】
0004439806.tif 000011
【図１１】
0004439806.tif 000012
【図１２】
0004439806.tif 000013