(57)【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板上にイオン注入によって形成されたＮ型のウェル領域と、
前記ウェル領域内に形成されたＰ型のボディ領域と、
前記ボディ領域内に形成されたＮ型のソース領域と、
前記ウェル領域内において、前記ボディ領域とは離間して形成されたＮ型の高濃度ドレイン領域と、
前記ボディ領域の一部上層を含む領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上層に形成されたゲート電極と、
前記ウェル領域内において、前記ボディ領域の底面に接触すると共に、少なくとも一部の前記高濃度ドレイン領域と鉛直方向に重なり合うよう前記半導体基板の基板面に平行な方向に延在するように、高エネルギーイオン注入によって前記高濃度ドレイン領域よりも深い位置に形成されたＰ型の埋め込み拡散領域と、を備え、
前記高濃度ドレイン領域と前記ウェル領域とを電気的に接続するために、前記埋め込み拡散領域が、前記高濃度ドレイン領域下方における一部領域内の局所的箇所を除いて、前記高濃度ドレイン領域と鉛直方向に完全に重なり合うように形成されていることを特徴とする半導体装置。
【請求項２】
前記ボディ領域が、離間して形成された二つの前記高濃度ドレイン領域に挟まれるように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ボディ領域が、前記高濃度ドレイン領域を囲んで環状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記局所的箇所において、前記高濃度ドレイン領域と深さ方向に連絡して形成されたＮ型の補助拡散領域を備え、
前記補助拡散領域の底面が前記埋め込み拡散領域の底面よりも深い位置に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ウェル領域内において、前記ボディ領域と離間して形成された前記ウェル領域より高濃度のＮ型のドリフト領域を備え、
前記高濃度ドレイン領域が、前記ドリフト領域内において当該ドリフト領域よりも高濃度で形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記ボディ領域内において、前記ボディ領域よりも高濃度のＰ型のボディコンタクト領域が形成されていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置の製造方法であって、
前記半導体基板上にＮ型の不純物イオンを注入して前記ウェル領域を形成する第１工程と、
前記第１工程終了後、前記ウェル領域内にＰ型の不純物イオンを注入して前記ボディ領域を形成する第２工程と、
前記第２工程終了後、Ｐ型の不純物イオンを高エネルギー注入することで、後の工程で形成される前記高濃度ドレイン領域の形成予定領域よりも深い位置において、前記高濃度ドレイン領域の形成予定領域の少なくとも一部と鉛直方向に重なり合うよう前記半導体基板の基板面に平行な方向に延在する前記埋め込み拡散領域を形成する第３工程と、
前記第３工程終了後、前記ボディ領域の一部上層を含む領域に前記ゲート絶縁膜を成膜し、更にその上層に前記ゲート電極を形成する第４工程と、
前記第４工程終了後、前記ボディ領域内及び前記ウェル領域内の所定領域に、前記第１工程よりも高濃度のＮ型の不純物イオンを注入することで前記ソース領域及び前記高濃度ドレイン領域を形成する第５工程と、を有し、
前記第３工程において、前記局所的箇所を除いて後の工程で形成される前記高濃度ドレイン領域と鉛直方向に完全に重なり合うように前記埋め込み拡散領域を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記第５工程において、
Ｎ型の不純物イオンを前記ボディ領域の外側に係る前記ウェル領域内に注入することで、前記ボディ領域を挟むように離間した二つの前記高濃度ドレイン領域を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２工程において、内側に非注入領域が形成される注入条件下でＰ型の不純物イオンを注入することで環状の前記ボディ領域を形成し、
前記第５工程において、Ｎ型の不純物イオンを前記ボディ領域に囲まれた前記ウェル領域内に注入することで前記ボディ領域に囲まれるように前記高濃度ドレイン領域を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１工程終了後で前記第３工程開始前に、前記局所的箇所において、後の工程で形成される前記埋め込み拡散領域の底面位置よりも深い位置に底面が達するような条件下で、後の工程で形成される前記高濃度ドレイン領域の形成予定領域の少なくとも一部を包含する領域にＮ型の不純物イオンを注入することで、Ｎ型の補助拡散領域を形成する第６工程を有し、
前記第５工程において、前記補助拡散領域と深さ方向に連絡するように前記高濃度ドレイン領域が形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記第１工程終了後、前記第５工程開始前に、前記ボディ領域又はその形成予定領域を挟むように前記第１工程よりも高濃度のＮ型の不純物イオンを注入することでドリフト領域を形成する第７工程を有し、
前記第５工程において、前記ドリフト領域内に、前記第７工程よりも高濃度のＮ型の不純物イオンを注入することで前記高濃度ドレイン領域を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第１工程終了後、前記第５工程開始前に、環状に形成される前記ボディ領域又はその形成予定領域に囲まれるように、前記第１工程よりも高濃度のＮ型の不純物イオンを注入することでドリフト領域を形成する第７工程を有し、
前記第５工程において、前記ドリフト領域内に、前記第７工程よりも高濃度のＮ型の不純物イオンを注入することで前記高濃度ドレイン領域を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
少なくとも前記第２工程終了後において、前記ボディ領域内の所定領域にＰ型の不純物イオンを注入することでボディコンタクト領域を形成する工程を有することを特徴とする請求項７〜１２の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＬＤＭＯＳトランジスタ（ラテラル二重拡散ＭＯＳトランジスタ）及びその製造方法に関する。
【背景技術】
【０００２】
スイッチングレギュレータやＤＣ／ＤＣコンバータ等の回路を備えた半導体装置では、その用途が多様化していることから、半導体装置の高出力電流を必要とされるようになってきている。そこで、出力電流の能力を上げるために、低オン抵抗のＬＤＭＯＳトランジスタが注目されている。
【０００３】
ＬＤＭＯＳトランジスタは、半導体基板面に形成した拡散領域に対して導電型の異なる不純物を拡散させることで新たな拡散領域を形成し、これらの拡散領域の横方向拡散の差を実効チャネル長として利用する構成である。このような構成とすることで、短いチャネルが形成されるため、低オン抵抗化・高ドレイン耐圧化に適しており、ＬＣＤドライバ等の各種ドライバや電源回路等に利用され、パワー・高耐圧分野のキーデバイスとなっている。
【０００４】
一般的にＬＤＭＯＳトランジスタの性能は、そのオフ時の耐圧（降伏耐圧）とオン抵抗とで示される。しかし、これらは通常トレードオフの関係にあり、高い耐圧と低いオン抵抗を両立させることは難しい。そのため、この両立をいかにして実現するかという点において長年開発が行われている。
【０００５】
以下、図１９を参照しながら、下記特許文献１に記載の従来のＬＤＭＯＳトランジスタについて説明する。図１９は、Ｐ型半導体基板上に形成されたＮチャネルＬＤＭＯＳトランジスタの構造を示す概略断面図である。
【０００６】
図１９に示されるように、従来のＮチャネルＬＤＭＯＳトランジスタ１００は、Ｐ型の半導体基板１内に、Ｐ型のボディ領域３、及び同ボディ領域３とは平面的に離間した位置に形成されたＮ型のドリフト領域５を備え、更に、ボディ領域３の底面に接するようにＰ型高濃度埋め込み拡散領域４が形成されている。そして、この埋め込み拡散領域４は、前記ドリフト領域５内に埋め込まれるような条件下で注入形成されている。
【０００７】
ボディ領域３内には、当該ボディ領域３よりも高濃度のＮ型ソース領域６とＰ型のボディコンタクト領域７が形成されており、ドリフト領域５内には、当該ドリフト領域５より高濃度のＮ型ドレイン領域８が形成されている。ドリフト領域５の上層にはフィールド酸化膜１１が形成されており、ドレイン領域８とドリフト領域５中の活性領域とを分離している。そして、ソース領域６のドレイン側端部上層から前記フィールド酸化膜１１のソース側端部上層にかけてゲート絶縁膜１２が形成されており、このゲート絶縁膜１２の上層及びフィールド絶縁膜１１の一部上層にはゲート電極９が形成されている。
【０００８】
又、ソース領域６とボディコンタクト領域７の上層にはソース電極６ａが形成され、このソース電極６ａによって、ソース領域６とボディ領域３が電気的に同電位に接続されている。一方、ドレイン領域８上にはドレイン電極８ａが形成されている。
【０００９】
一般的に、ＮチャネルＬＤＭＯＳトランジスタにおいて、オフ時の耐圧を測定する場合、ソース電極６ａ及びゲート電極９をＧＮＤ電位に設定し、ドレイン電極８ａに正電圧を印加する。このとき、ドレイン領域８とソース領域６の間には逆バイアスが印加される。ドレイン−ソース間に逆バイアスが印加されると、ある電圧において空乏層内の電界が臨界電界に達し、なだれ降伏が生じて急激にドレイン−ソース間に電流が流れ始める。このときの印加電圧がトランジスタの耐圧値に相当する。
【００１０】
図２０は、図１９における埋め込み拡散領域４を形成していない場合の従来のＬＤＭＯＳトランジスタの概略断面構造図である。図２０における従来のＬＤＭＯＳトランジスタ１０１においては、ドレイン−ソース間に逆バイアスが印加されると、ドレイン側のゲートエッジ（図２０中における領域Ａ）に電界が集中し、耐圧が低下する要因となる。従って、耐圧を上げるためには、このゲートエッジの電界を緩和させることが重要となる。ゲートエッジ付近に電界が集中すると、多少の電荷をゲート絶縁膜に残すことによる信頼性上の問題を引き起こすことがあるため、ゲートエッジの電界を緩和させることはトランジスタの信頼性を向上させる点でも重要である。
【００１１】
そこで、図１９に示される従来のＬＤＭＯＳトランジスタ１００においては、埋め込み拡散領域４が、ボディ領域３の底面に接触するように設けられ、かつドリフト領域５内に埋め込まれるように、ドリフト領域５よりも高濃度で高エネルギー注入によって形成される。
【００１２】
図１９のように構成された状態の下で、ドレイン−ソース間に逆バイアスを印加すると、Ｐ型埋め込み拡散領域４とＮ型ドリフト領域５との接合界面から空乏層が伸びる。ここで、埋め込み拡散領域４がドリフト領域５よりも高濃度で形成されているため、前記空乏層はドリフト領域５の方に容易に伸び、その結果ドリフト領域５の全域を実質的に空乏化する。これによってゲートエッジ（領域Ａ）を含む表面近傍の電界を十分に緩和できるため、同一の耐圧を確保する場合、ドリフト領域５の濃度をより高濃度に設定することができ、デバイスの耐圧とオン抵抗とのトレードオフ関係を大幅に改善できる。
【００１３】
又、下記特許文献２には、エピタキシャル層を用いてデバイスの耐圧とオン抵抗とのトレードオフ関係を改善する方法が開示されている。図２１は、特許文献２に開示されたＮチャネルＬＤＭＯＳトランジスタの構造を示す概略断面図である。尚、図１９と同一の構成要素に対しては同一の符号を付している。
【００１４】
図２１に示されるＬＤＭＯＳトランジスタ１００ａは、Ｐ型半導体基板１上に設けられたＰ型エピタキシャル層１０２と、Ｐ型半導体基板１とＰ型エピタキシャル層１０２の界面に形成されたＰ型高濃度埋め込み拡散領域４を備える。
【００１５】
前記Ｐ型エピタキシャル層１０２内には、Ｐ型ボディ領域３、及びボディ領域３と埋め込み拡散領域４の間を電気的に良好に接続を提供するために形成された第２のＰ型拡散領域１０３を備え、更に、ボディ領域３とは平面的に離間した位置にはドリフト領域５を備える。
【００１６】
又、図１９と同様、ボディ領域３内にはＮ型ソース領域６及びボディコンタクト領域７が形成され、ドリフト領域５内にはＮ型ドレイン領域８が形成される。そして、ソース領域６のドレイン側端部上層からドレイン領域６のソース側端部上層にかけてゲート絶縁膜１２が形成されており、その上層にはゲート電極９が形成されている。
【００１７】
又、ソース領域６とボディコンタクト領域７上にはソース電極６ａが形成され、ソース電極６ａによって、ソース領域６とボディ領域３は電気的に同電位に接続される。更に、ドレイン領域８上にはドレイン電極８ａが形成され、ソース電極６ａとドレイン電極８ａの間にゲートプレート１５が形成される。
【００１８】
図２１のＬＤＭＯＳトランジスタ１００ａについても、図１９のＬＤＭＯＳトランジスタ１００と同様に、ゲートエッジ（図中Ａ）の電界を緩和させるために、高濃度のＰ型埋め込み拡散領域４を有しており、又、ゲートプレート１５により更に電界が緩和されるため、同一の耐圧を確保する場合、ドリフト領域５の濃度を高濃度に設定することができ、デバイスの耐圧とオン抵抗とのトレードオフ関係を大幅に改善できる。
【００１９】
【特許文献１】特開２００４−２２７６９号公報
【特許文献２】特開平７−５０４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記特許文献１に記載のＬＤＭＯＳトランジスタ（図１９のトランジスタ１００）を実現するためには、埋め込み拡散領域４を高エネルギ注入により形成する必要がある。この場合、以下に説明するような問題点が生じる。
【００２１】
図２２は、Ｐ型不純物イオンを高エネルギで注入することで埋め込み拡散領域４を形成する際の概略断面構造図である。
【００２２】
埋め込み拡散領域４を形成するために不純物イオンを注入するに際し、注入領域のみを露出させて非注入領域をマスクすべく、注入領域上方をレジストで被覆する。図２２（ａ）には被覆されたレジスト１６のテーパ角が基板面に対して９０度に形成された場合を、図２２（ｂ）には同テーパ角が９０度未満でレジスト１６の側面が斜度を有して形成された場合を夫々示している。
【００２３】
図２２（ａ）に示すようにテーパ角９０度で形成されたレジスト１６をマスクとして不純物イオン注入を行った場合には、注入領域全体に亘って均一に、所望の深さに埋め込み拡散領域４を形成することができる。これに対し、図２２（ｂ）に示すようにテーパ角が９０度未満に形成されると、レジスト１６が全く形成されていない領域（図面内の領域Ｇ）においては所望の深さに埋め込み拡散領域４を形成することができるものの、レジスト１６の斜面が形成されている領域の下方（図面内の領域Ｈ）には、前記所望の深さよりも浅い領域に埋め込み拡散領域４が形成される。かかる場合、図２２（ｂ）に示すように、埋め込み拡散領域４の一部（領域Ｈ）が基板表面に向かってせり上がる現象が招来する
【００２４】
前記の通り、埋め込み拡散領域４は高濃度のＰ型不純物拡散領域で形成される。一方、ドリフト領域５はＮ型不純物拡散領域で構成される。このため、埋め込み拡散領域４の一部が表面に向かってせり上がると、Ｎ型のドリフト領域５内において、基板面に対して略垂直な方向に高濃度Ｐ型不純物拡散領域が形成されることとなり、当該領域が高抵抗状態となる。このため、ゲート電極９に電圧を印加したときのオン特性が大幅に悪化するという問題が生じる。尚、図２２（ｂ）ではテーパ角が９０度未満の場合について説明したが、９０度より大きい場合、即ち、深さ方向に進むほど基板面に平行な断面積が小さくなるようにレジスト１６が形成された場合であっても、同様な問題が生じる。
【００２５】
又、図２２（ａ）に示したように、テーパ形状が９０度、即ち、側面が基板面に直交するようにレジスト１６が形成された場合には、埋め込み拡散領域４のせり上がり現象が生じないため前述した問題は発生しない。しかしながら、製造工程において安定的にレジスト１６のテーパ角を９０度に維持する必要があり、そのためには別途多くの制御機構を必要とする。更には、そのような制御機構を具備したとしても、長期的にはテーパ角が９０度とならない場合も起こり得るため、安定して図２２（ａ）に示されるような構造を実現することが困難である。
【００２６】
一方、図２１に示した上記特許文献２に記載のＬＤＭＯＳトランジスタ１００ａを実現する場合、予め半導体基板１の表面付近に高濃度不純物イオンを注入して拡散領域を形成した後、エピタキシャル層１０２を成長させることで、前記の拡散領域がエピタキシャル層１０２内に埋め込まれて埋め込み拡散領域４を形成することができる。このため、所定の深さ位置に埋め込み拡散領域４を形成すべく高エネルギ条件下でイオン注入を行う必要がない。従って、特許文献１の場合のように埋め込み拡散領域４の一部がせり上がることで、ドリフト領域５内に高抵抗が形成されるという問題は生じない。
【００２７】
しかしながら、特許文献２に記載のＬＤＭＯＳトランジスタを実現させるためには、製造工程中にエピタキシャル層１０２を形成する必要があるため、専用のエピタキシャル製造装置が必須となり、製造コストが上昇するというコスト面でのデメリットがある。
【００２８】
本発明は、上記の問題点を鑑み、低コストで製造が可能な低オン抵抗且つ高耐圧な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上記目的を達成するための本発明に係る半導体装置は、第１導電型（Ｐ型）の半導体基板上にイオン注入によって形成された、第２導電型（Ｎ型）のウェル領域と、前記ウェル領域内に形成されたＰ型のボディ領域と、前記ボディ領域内に形成されたＮ型のソース領域と、前記ウェル領域内において、前記ボディ領域とは離間して形成されたＮ型の高濃度ドレイン領域と、前記ボディ領域の一部上層を含む領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上層に形成されたゲート電極と、前記ウェル領域内において、前記ボディ領域の底面に接触すると共に、少なくとも一部の前記高濃度ドレイン領域と鉛直方向に重なり合うよう前記半導体基板の基板面に平行な方向に延在するように、高エネルギーイオン注入によって前記高濃度ドレイン領域よりも深い位置に形成されたＰ型の埋め込み拡散領域と、を備えることを特徴とする。なお、この以下における「ドレイン領域」という記載は、「高濃度ドレイン領域」を指す。
【００３０】
本発明に係る半導体装置の上記第１の特徴構成によれば、前記ボディ領域の底面に接触するように第１導電型の埋め込み拡散領域が形成されているため、逆バイアスを印加したときに従来構成と同様、ゲート電極のエッジ部分を含む表面近傍の電界を緩和することができる。このため、同一の耐圧を確保する場合、ドリフト領域５の濃度をより高濃度に設定することができ、デバイスの耐圧とオン抵抗とのトレードオフ関係を大幅に改善できる。
【００３１】
そして、従来構成とは異なり、前記の埋め込み拡散領域がドレイン領域下方にまで延在するように形成されることで、当該埋め込み拡散領域を形成すべくイオン注入を行った場合、注入領域外をマスクするためのレジストがテーパ角を有して形成されることで埋め込み拡散領域の端部がせり上がる形状を示した場合であっても、当該端部がドレイン領域内にせり上がるに留まり、ドレイン領域とソース領域に挟まれる領域内に埋め込み拡散領域の端部がせり上がるということがない。このため、ドレイン領域とソース領域の間に形成された第２導電型のウェル領域内に、第１導電型の埋め込み拡散領域が介在することがないため、従来と比較してオン抵抗を大幅に低減させることができる。
【００３２】
又、本発明に係る半導体装置によれば、レジストのテーパ角に拘らずオン抵抗を大幅に低減させることができるため、従来のようにテーパ角を安定的に９０度に維持するための制御機構を必要とせず、長期的にも安定的にオン抵抗を低減させることができる。
【００３３】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、前記ボディ領域が、離間して形成された二つの前記ドレイン領域に挟まれるように形成されていることを第２の特徴とする。
【００３４】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、前記ボディ領域が、前記ドレイン領域を囲んで環状に形成されていることを第３の特徴とする。
【００３５】
又、本発明に係る半導体装置は、上記第３の特徴構成に加えて、前記埋め込み拡散領域が、一又は複数の局所的箇所を除いて前記高濃度ドレイン領域と鉛直方向に完全に重なり合うように形成されていることを第４の特徴とする。
【００３６】
埋め込み拡散領域がウェル領域を上下層に分断するように形成された場合、埋め込み拡散領域下層のウェル領域がフローティング状態となる。このとき、ドレイン−ソース間に逆バイアスが印加されると、埋め込み拡散領域下層のウェル領域は半導体基板とほぼ同電位に固定され、ポテンシャルの等電位線は全て、埋め込み拡散領域とドレイン領域の間に分布することになり、これら両領域の境界部分に電界が集中することとなる。このため、両領域の境界部分に係る耐圧がゲートエッジ部分よりも低い場合には、耐圧が低下してしまう。
【００３７】
これに対し、本発明に係る半導体装置の上記第４の特徴構成のように、ドレイン領域の一部の電位設定領域下方に埋め込み拡散領域を形成しない構成とすることで、埋め込み拡散領域がウェル領域を上下層に分断するように形成された場合であっても、埋め込み拡散領域下層のウェル領域の電位をドレイン領域と同電位に設定できる。このため、逆バイアスが印加された場合であっても、埋め込み拡散領域とドレイン領域の境界部分に電界が集中することがないため、前記のような問題が生じず、高い耐圧を実現することが可能となる。
【００３８】
又、本発明に係る半導体装置は、上記第４の特徴構成に加えて、前記局所的箇所において、前記高濃度ドレイン領域と深さ方向に連絡して形成されたＮ型の補助拡散領域を備え、前記補助拡散領域の底面が前記埋め込み拡散領域の底面よりも深い位置に形成されていることを第５の特徴とする。
【００３９】
本発明に係る半導体装置の上記第５の特徴構成によれば、埋め込み拡散領域がウェル領域を上下層に分断するように形成された場合であっても、補助拡散領域を介してドレイン領域と埋め込み拡散領域下層のウェル領域とを電気的に同電位に設定することができる。このため、埋め込み拡散領域がウェル領域を上下層に分断するように形成された場合であっても、逆バイアス印加時に埋め込み拡散領域とドレイン領域の境界部分に電界が集中することがないため、高い耐圧を実現することが可能となる。
【００４０】
又、本発明に係る半導体装置は、上記第１〜第５の何れか一の特徴構成に加えて、前記ウェル領域内において、前記ボディ領域と離間して形成された前記ウェル領域より高濃度の前記第２導電型のドリフト領域を備え、前記ドレイン領域が、前記ドリフト領域内において当該ドリフト領域よりも高濃度で形成されていることを第６の特徴とする。
【００４１】
又、本発明に係る半導体装置は、上記第１〜第６の何れか一の特徴構成に加えて、前記ボディ領域内において、前記ボディ領域よりも高濃度の前記第１導電型のボディコンタクト領域が形成されていることを第７の特徴とする。
【００４２】
又、上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第１〜第７の何れか一の特徴構成を有する半導体装置の製造方法であって、前記半導体基板上に前記第２導電型（Ｎ型）の不純物イオンを注入して前記ウェル領域を形成する第１工程と、前記第１工程終了後、前記ウェル領域内に前記第１導電型（Ｐ型）の不純物イオンを注入して前記ボディ領域を形成する第２工程と、前記第２工程終了後、Ｐ型の不純物イオンを高エネルギー注入することで、後の工程で形成される前記高濃度ドレイン領域の形成予定領域よりも深い位置において、前記高濃度ドレイン領域の形成予定領域の少なくとも一部と鉛直方向に重なり合うよう前記半導体基板の基板面に平行な方向に延在する前記埋め込み拡散領域を形成する第３工程と、前記第３工程終了後、前記ボディ領域の一部上層を含む領域に前記ゲート絶縁膜を成膜し、更にその上層に前記ゲート電極を形成する第４工程と、前記第４工程終了後、前記ボディ領域内及び前記ウェル領域内の所定領域に、前記第１工程よりも高濃度のＮ型の不純物イオンを注入することで前記ソース領域及び前記高濃度ドレイン領域を形成する第５工程と、を有することを第１の特徴とする。
【００４３】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、埋め込み拡散領域がドレイン領域下方まで延在して形成されるため、第３工程に係る不純物イオン注入時におけるレジストのテーパー角に依存することなく、製造工程上安定して低オン抵抗化と高耐圧化が実現された半導体装置を製造することができる。
【００４４】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第５工程において、前記第２導電型の不純物イオンを前記ボディ領域の外側に係る前記ウェル領域内に注入することで、前記ボディ領域を挟むように離間した二つの前記ドレイン領域を形成することを第２の特徴とする。
【００４５】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第２工程において、内側に非注入領域が形成される注入条件下で前記第１導電型の不純物イオンを注入することで環状の前記ボディ領域を形成し、前記第５工程において、前記第２導電型の不純物イオンを前記ボディ領域に囲まれた前記ウェル領域内に注入することで前記ボディ領域に囲まれるように前記ドレイン領域を形成することを第３の特徴とする。
【００４６】
又、本発明に係る半導体装置の製造方法は、上記第３の特徴に加えて、前記第３工程において、一又は複数の局所的箇所を除いて後の工程で形成される前記高濃度ドレイン領域と鉛直方向に完全に重なり合うように前記埋め込み拡散領域を形成することを第４の特徴とする。
【００４７】
本発明に係る半導体装置の製造方法の上記第４の特徴によれば、埋め込み拡散領域がウェル領域を上下層に分断するように形成された場合であっても、埋め込み拡散領域下層のウェル領域の電位をドレイン領域と同電位に設定できる。このため、逆バイアスが印加された場合であっても、埋め込み拡散領域とドレイン領域の境界部分に電界が集中することがないため、高い耐圧を実現することが可能となる。
【００４８】
又、本発明に係る半導体装置の製造方法は、上記第４の特徴に加えて、前記第１工程終了後で前記第３工程開始前に、前記局所的な箇所において、後の工程で形成される前記埋め込み拡散領域の底面位置よりも深い位置に底面が達するような条件下で、後の工程で形成される前記高濃度ドレイン領域の形成予定領域の少なくとも一部を包含する領域にＮ型の不純物イオンを注入することで、前記第２導電型の補助拡散領域を形成する第６工程を有し、前記第５工程において、前記補助拡散領域と深さ方向に連絡するように前記高濃度ドレイン領域が形成されることを第５の特徴とする。
【００４９】
本発明に係る半導体装置の製造方法の上記第５の特徴によれば、埋め込み拡散領域がウェル領域を上下層に分断するように形成された場合であっても、第６工程において形成される第２導電型の不純物拡散領域（補助拡散領域）を介してドレイン領域と埋め込み拡散領域下層のウェル領域とを電気的に同電位に設定することができる。このため、埋め込み拡散領域がウェル領域を上下層に分断するように形成された場合であっても、逆バイアス印加時に埋め込み拡散領域とドレイン領域の境界部分に電界が集中することがないため、高い耐圧を実現することが可能となる。
【００５０】
又、本発明に係る半導体装置の製造方法は、上記第２の特徴に加えて、前記第１工程終了後、前記第５工程開始前に、前記ボディ領域又はその形成予定領域を挟むように前記第１工程よりも高濃度の前記第２導電型の不純物イオンを注入することでドリフト領域を形成する第７工程を有し、前記第５工程において、前記ドリフト領域内に、前記第７工程よりも高濃度の前記第２導電型の不純物イオンを注入することで前記ドレイン領域を形成することを第６の特徴とする。
【００５１】
又、本発明に係る半導体装置の製造方法は、上記第３〜第５の何れか一の特徴に加えて、前記第１工程終了後、前記第５工程開始前に、環状に形成される前記ボディ領域又はその形成予定領域に囲まれるように、前記第１工程よりも高濃度の前記第２導電型の不純物イオンを注入することでドリフト領域を形成する第７工程を有し、前記第５工程において、前記ドリフト領域内に、前記第７工程よりも高濃度の前記第２導電型の不純物イオンを注入することで前記ドレイン領域を形成することを第７の特徴とする。
【００５２】
又、本発明に係る半導体装置の製造方法は、上記第１〜第７の何れか一の特徴に加えて、少なくとも前記第２工程終了後において、前記ボディ領域内の所定領域に前記第１導電型の不純物イオンを注入することでボディコンタクト領域を形成する工程を有することを第８の特徴とする。
【発明の効果】
【００５３】
本発明の構成によれば、エピタキシャル層を形成することなく、低オン抵抗且つ高耐圧を示す半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００５４】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）及びその製造方法（以下、適宜「本発明方法」と称する）の各実施形態について図面を参照して説明する。
【００５５】
［第１実施形態］
本発明装置及び本発明方法の第１実施形態（以下、適宜「本実施形態」と称する）につき、図１〜図８の各図を参照して説明する。
【００５６】
図１は、本実施形態に係る本発明装置の概略平面図である。又、図２は、図１に示す本発明装置の一部拡大図及び概略断面図である。尚、各断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。以下の各実施形態においても同様とする。又、図面上において、図１９〜図２２と同一の構成要素については同一の符号を付している。
【００５７】
図１及び図２に示される本発明装置１０は、Ｐ型半導体基板１、Ｎ型ウェル領域２、Ｐ型ボディ領域３、Ｐ型高濃度埋め込み拡散領域４、Ｎ型ドリフト領域５、Ｎ型ソース領域６、Ｐ型ボディコンタクト領域７、Ｎ型ドレイン領域８、ゲート電極９、ゲート絶縁膜１２、フィールド酸化膜１１、ソース電極６ａ、ドレイン電極８ａ、層間絶縁膜１８を備えて構成される。
【００５８】
図２の断面図に示されるように、Ｐ型半導体基板１上にＮ側ウェル領域２が形成され、Ｎ型ウェル領域２内には、Ｐ型ボディ領域３とＮ型ドリフト領域５が離間して形成されている。そして、ボディ領域３の底面と接触する深さ位置においてＰ型埋め込み拡散領域４が形成されている。
【００５９】
ボディ領域３内には、ボディ領域３よりも高濃度Ｐ型のボディコンタクト領域７と、高濃度のＮ型ソース領域６が形成されている。そして、ボディコンタクト領域７とソース領域６の上層にソース電極６ａが形成されており、このソース電極６ａによって、ソース領域６とボディ領域３が電気的に同電位に接続されている。
【００６０】
Ｎ型ドリフト領域５は、Ｎ型ウェル領域２よりも高濃度の不純物拡散領域で形成されている。そして、このドリフト領域５内には、当該ドリフト領域５よりも更に高濃度のＮ型ドレイン領域８が形成されている。そして、このドレイン領域８の上層にドレイン電極８ａが形成されている。即ち、本実施形態に係る本発明装置１０は、離間して形成されたドレイン領域８に挟まれるようにボディ領域３が形成されている。
【００６１】
又、ドリフト領域５の上層にはフィールド酸化膜１１が形成されており、ドレイン領域８と活性領域とを分離している。そして、ソース領域６のドレイン領域８側の端部上層から前記フィールド酸化膜１１のソース領域６側の端部上層にかけてゲート絶縁膜１２が形成されており、このゲート絶縁膜１２の上層及びフィールド絶縁膜１１の一部上層にはゲート電極９が形成されている。
【００６２】
そして、各活性領域を覆うように層間絶縁膜１８が形成されており、前記ソース電極６ａ及びドレイン電極８ａがこの層間絶縁膜１８を貫通してその底面のソース領域７及びドレイン領域８と電気的に接続するように形成されている。
【００６３】
ここで、図２に示されるように、本発明装置１０は、埋め込み拡散領域４が、ボディ領域３の底面と接触すると共に、基板と平行方向にドレイン領域８の下方領域まで延在して形成される。図２では、図２２（ｂ）を参照して説明したのと同様、注入時においてレジストがテーパ形状で形成されていたために端部がせり上がるように形成された場合を示している。本発明装置の構成によれば、埋め込み拡散領域４の端部がドレイン領域８の下方領域まで形成されているため、イオン注入時にレジストがテーパ形状で形成されたことで端部が上方にせり上がった場合であっても、ソース領域７とドレイン領域８の間に位置するドリフト領域５内に前記埋め込み拡散領域４が形成されることがない。
【００６４】
図３は、図２に示される本発明装置１０をＬ１−Ｌ２線で切断したときの概略断面構造図である。ここで、本発明装置１０がスイッチング素子として利用される場合においてオン状態におけるソース領域６−ドレイン領域８間のオン抵抗Ｒｏｎは、電子が誘起されたＭＯＳＦＥＴのチャネル抵抗をＲｃｈ、ゲートドレインオーバーラップ領域において電子が蓄積された領域内の抵抗をＲａｃｃ、薄くドープされたドリフト領域５内の抵抗をＲｄｒｉｆｔとすると、下記（数１）によって表される。
【００６５】
（数１）
Ｒｏｎ＝Ｒｃｈ＋Ｒａｃｃ＋Ｒｄｒｉｆｔ
【００６６】
背景技術の項で上述したように、埋め込み拡散領域４を形成すべくＰ型不純物イオンが高エネルギー注入で形成されると、前述の通り、レジストのテーパ角が９０度でない場合には埋め込み拡散領域４の端部が上方にせり上がる。このとき、従来のＬＤＭＯＳトランジスタ１００のように、埋め込み拡散領域４が横方向においてドレイン領域８の下方領域まで延在していない場合には、せり上がった埋め込み拡散領域４の端部Ｊは、ドレイン領域８とソース領域６の間に位置するドリフト領域５内に達する（図４参照）。埋め込み拡散領域４は高濃度Ｐ型不純物拡散領域で形成される一方、ドリフト領域５はＮ型不純物拡散領域で形成されているため、この結果ドリフト抵抗Ｒｄｒｉｆｔの抵抗値が増大し、オン抵抗Ｒｏｎが増大することになる。
【００６７】
しかしながら、本発明装置１０のように、埋め込み拡散領域４が横方向においてドレイン領域８の下方領域まで延在している場合には、レジストのテーパー角が９０度でない場合であっても、せり上がった埋め込み拡散領域４の端部Ｊは、ドレイン領域８のソース領域６側端部よりはドレイン側に位置することとなる。言い換えれば、ドレイン領域８とソース領域６の間に位置するドリフト領域５内には埋め込み拡散領域４が形成されることがない。このため、ドリフト抵抗Ｒｄｒｉｆｔは増大しないため、結果的にオン抵抗Ｒｏｎは上がらず、図４の場合よりも低オン抵抗を実現することができる。
【００６８】
図５は、Ｐ型埋込み拡散領域４が、Ｎ型ドレイン領域８下方まで延在する場合（ａ）と延在しない場合（ｂ）において、ソース電極６ａをＧＮＤ電位に設定し、ゲート電極９及びドレイン電極８ａに正電圧を印加した状態（ゲートオン時）における電圧−電流特性図を示す。
【００６９】
図５のグラフ（ｂ）によれば、従来方法のように埋め込み拡散領域４がドレイン領域８下方まで延在しない場合には、特にドレイン電圧が低い電圧領域においてＲｄｒｉｆｔの増大によりドレイン電流が制限されていることが分かる。一方で、グラフ（ａ）によれば、本発明装置１０のように埋め込み拡散領域４がドレイン領域８下方まで延在する場合にはＲｄｒｉｆｔが増大しないため、正常なオン特性を示すことが分かる。
【００７０】
図６は、本発明装置１０において、ソース電極６ａ及びゲート電極９をＧＮＤ電位に設定し、ドレイン電極８ａに正電圧を印加した場合のポテンシャルの等電位線の一部を示したものである。図１９に示した従来の構成と同様、埋め込み拡散領域４を有することにより、逆バイアス印加時に空乏層がドリフト領域５の方に延びることで、ゲートエッジを含む表面近傍（領域Ａ）の電界を十分に緩和することができる。このため、ドレイン領域８の濃度が同一であれば高耐圧を実現することができる。逆に、同じ耐圧を確保する場合には、ドレイン領域８の濃度を高く設定することができるため、オン抵抗を更に低下させることができる。
【００７１】
以上のように、埋め込み拡散領域４を形成すべく不純物イオンを注入するに際し、ドレイン領域８の下方まで延在させるような条件下でイオン注入を行って当該領域まで埋め込み拡散領域４を延在させることで、不純物イオン注入時のレジストのテーパー角に拘らず、製造工程上安定して低オン抵抗化と高耐圧化を実現できる。
【００７２】
以下、本実施形態における本発明装置１０を製造する際の製造工程につき説明する。図７は、本発明方法を用いて本発明装置１０を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図７（ａ）〜（ｅ）に分けて図示している。又、図８は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図８に示されるフローチャートの各ステップを表すものとする。
【００７３】
まず、図７（ａ）に示すように、Ｐ型半導体基板１上にＮ型不純物イオンを注入した後、高温ドライブインによる熱拡散によりＮ型ウェル領域２を形成し（ステップ＃１）、公知のＬＯＣＯＳ（LOCal Oxidation of Silicon）法によりフィールド酸化膜１１を形成する（ステップ＃２）。ステップ＃１に係るイオン注入条件としては、例えばリンイオンを注入エネルギ２ＭｅＶ以上、ドーズ量１．０×１０１３／ｃｍ２以下で注入を行う。又、不純物注入を行う領域は、例えば、高エネルギ注入に対応した厚膜のレジストを用い、フォトエッチング技術等によって注入を行う領域を開口するようにパタ−ニングすることで規定する。
【００７４】
次に、図７（ｂ）に示すように、Ｐ型不純物イオン（例えばホウ素イオン）を注入することでＰ型ボディ領域３を形成する（ステップ＃３）。その後、後の工程において形成されるドレイン領域８の形成予定領域の下方にまで延在可能にレジストマスクで領域を規定して、Ｐ型不純物イオンを高エネルギで注入し、Ｐ型埋め込み拡散領域４を形成する（ステップ＃４）。ステップ＃４に係るイオン注入条件としては、例えばホウ素イオンを注入エネルギ１ＭｅＶ以上、ドーズ量１．０×１０１２／ｃｍ２以上で注入を行う。
【００７５】
次に、図７（ｃ）に示すように、ボディ領域３と離間した位置にＮ型不純物イオンを注入することで、ドリフト領域５を形成する（ステップ＃５）。ステップ＃５に係るイオン注入条件としては、例えばリンイオンを、注入エネルギ３００ｋｅＶ以上、ドーズ量５．０×１０１１〜５．０×１０１２／ｃｍ２以上で注入を行う。このドリフト領域５は、ＬＤＭＯＳトランジスタの耐圧を下げることなくオン抵抗を低減させるために形成される。ステップ＃５が実行されることで、ボディ領域３を挟むようにドリフト領域５が形成される。
【００７６】
その後、ウェル領域２の表面にゲート絶縁膜１２を形成し、更にボディ領域３のドリフト領域５側の端部上方からフィールド酸化膜１１の一部に跨るようにゲート電極９を形成する（ステップ＃６）。ゲート電極９の形成方法としては、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により形成し、その上にフォトエッチング技術によってレジストをパターニングした後、ドライエッチング技術等によって前記のポリシリコン膜を加工することにより形成される。
【００７７】
次に、図７（ｄ）に示すように、ボディ領域３内及びドリフト領域５内に高濃度のＮ型不純物イオン（例えばリンイオン又は砒素イオン）を注入することで、ボディ領域３内にはソース領域６を、ドリフト領域５内にはドレイン領域８を夫々形成する（ステップ＃７）。更に、ボディ領域３内に高濃度のＰ型不純物イオン（例えばホウ素イオン）を注入することでＰ型ボディコンタクト領域７を形成する（ステップ＃８）。ステップ＃７が実行されることで、ソース領域６を挟むようにドレイン領域８が形成される。
【００７８】
次に、図７（ｅ）に示すように、表面に例えば常圧ＣＶＤ（Chemical Vapor Deposition）法によって層間絶縁膜１８を形成した後、平坦化処理を施して表面段差を軽減する（ステップ＃９）。その後、ゲート電極９、ドレイン領域８、ソース領域６、及びボディコンタクト領域７の上方において、それぞれ層間絶縁膜１８にコンタクトエッチを行って開口部を形成する（ステップ＃１０）。その後、例えばスパッタ法によって導電性材料膜（例えばＡｌ膜）を成長させた後、フォトエッチング及びドライエッチングによってパターニングし、金属電極（６ａ、８ａ）を形成する（ステップ＃１１）。以上の各ステップを経て、本発明装置１０を実現することができる。
【００７９】
このように、Ｐ型埋め込み拡散領域４をＮ型ドレイン領域８まで延在して形成させることにより、ステップ＃４に係る不純物イオンの高エネルギー注入時におけるレジストのテーパー角に依存することなく、製造工程上安定して低オン抵抗化と高耐圧化が実現された半導体装置を製造することができる。
【００８０】
［第２実施形態］
本発明装置及び本発明方法の第２実施形態（以下、適宜「本実施形態」と称する）につき、図９〜図１２の各図を参照して説明する。
【００８１】
図９は、本実施形態に係る本発明装置の概略平面図である。又、図１０は、図９に示す本発明装置の一部拡大図及び概略断面図である。尚、第１実施形態と同一の構成要素については同一の符号を付してその説明を省略する。
【００８２】
図９及び図１０に示されるように、本実施形態に係る本発明装置１０ａは、第１実施形態と異なり、ボディ領域３がドレイン領域８を囲むように形成される。その他は、第１実施形態と同様の構成である。
【００８３】
本実施形態では、ドレイン領域８が中央部に形成され、その外周部にボディ領域３が形成される構成である。そして、第１実施形態と同様、Ｐ型埋め込み拡散領域４は、ボディ領域３の底面に接し、且つドレイン領域８の下方領域に達するように延在して形成される。本実施形態では、中央部に形成されたドレイン領域８の下方領域を完全に覆うように埋め込み拡散領域４が形成されている。
【００８４】
図１１は、本発明装置１０ａにおいて、ソース電極６ａ及びゲート電極９をＧＮＤ電位に設定し、ドレイン電極８ａに正電圧を印加した場合のポテンシャルの等電位線の一部を示したものである。第１実施形態に係る本発明装置１０と同様、埋め込み拡散領域４を有することにより、逆バイアス印加時に空乏層がドリフト領域５の方に延びることで、ゲートエッジを含む表面近傍（領域Ａ）の電界を十分に緩和することができる。このため、ドレイン領域８の濃度が同一であれば高耐圧を実現することができる。逆に、同じ耐圧を確保する場合には、ドレイン領域８の濃度を高く設定することができるため、オン抵抗を更に低下させることができる。
【００８５】
即ち、本実施形態においても、埋め込み拡散領域４を形成すべく不純物イオンを注入するに際し、ドレイン領域８の下方まで延在させるような条件下でイオン注入を行って当該領域まで埋め込み拡散領域４を延在させることで、不純物イオン注入時のレジストのテーパー角に拘らず、製造工程上安定して低オン抵抗化と高耐圧化を実現できる。
【００８６】
以下、本実施形態における本発明装置１０ａを製造する際の製造工程につき説明する。図１２は、本発明方法を用いて本発明装置１０ａを製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図１２（ａ）〜（ｅ）に分けて図示している。
【００８７】
本実施形態における本発明方法は、イオン注入時における注入領域を異ならせる点を除いては、第１実施形態における本発明方法と同一である。以下では、第１実施形態における処理ステップと同一のステップについては同一の符号を付して、その説明を簡略化する。
【００８８】
まず、図１２（ａ）に示すように、Ｐ型半導体基板１上にＮ型不純物イオンを注入した後、高温ドライブインによる熱拡散によりＮ型ウェル領域２を形成し（ステップ＃１）、公知のＬＯＣＯＳ法によりフィールド酸化膜１１を形成する（ステップ＃２）。
【００８９】
次に、図１２（ｂ）に示すように、Ｐ型不純物イオン（例えばホウ素イオン）を注入することでＰ型ボディ領域３を形成する（ステップ＃３）。このとき、ボディ領域３が環状に形成されるようにレジストマスクで領域を指定してイオン注入を行う。その後、後の工程において形成されるドレイン領域８の形成予定領域の下方にまで延在可能にレジストマスクで領域を規定して、Ｐ型不純物イオンを高エネルギで注入し、Ｐ型埋め込み拡散領域４を形成する（ステップ＃４）。このとき、埋め込み拡散領域４は、環状に形成されたボディ領域３の底面位置から当該ボディ領域３に囲まれた領域に延在するように形成される。尚、本実施形態では、ボディ領域３に囲まれた領域内を埋め込み拡散領域４が完全に占有するようにレジストマスクで領域を規定してイオン注入を行うものとする。
【００９０】
次に、図１２（ｃ）に示すように、ボディ領域３と離間した位置にＮ型不純物イオンを注入することで、ドリフト領域５を形成する（ステップ＃５）。具体的には、環状に形成されたボディ領域３に囲まれた内側の一部領域にＮ型不純物イオンを注入する。ステップ＃５が実行されることで、ボディ領域３に囲まれるようにドリフト領域５が形成される。
【００９１】
その後、ウェル領域２の表面にゲート絶縁膜１２を形成し、更にボディ領域３のドリフト領域５側端部上方からフィールド酸化膜１１の一部に跨るようにゲート電極９を形成する（ステップ＃６）。
【００９２】
次に、図１２（ｄ）に示すように、ボディ領域３内及びドリフト領域５内に高濃度のＮ型不純物イオン（例えばリンイオン又は砒素イオン）を注入することで、ボディ領域３内にはソース領域６を、ドリフト領域５内にはドレイン領域８を夫々形成する（ステップ＃７）。更に、ボディ領域３内に高濃度のＰ型不純物イオン（例えばホウ素イオン）を注入することでＰ型ボディコンタクト領域７を形成する（ステップ＃８）。ステップ＃７が実行されることで、環状に形成されたソース領域７に囲まれるようにドレイン領域８が形成される。
【００９３】
次に、図１２（ｅ）に示すように、表面に例えば常圧ＣＶＤ法によって層間絶縁膜１８を形成した後、平坦化処理を施して表面段差を軽減する（ステップ＃９）。その後、ゲート電極９、ドレイン領域８、ソース領域６、及びボディコンタクト領域７の上方において、それぞれ層間絶縁膜１８にコンタクトエッチを行って開口部を形成する（ステップ＃１０）。その後、例えばスパッタ法によって導電性材料膜（例えばＡｌ膜）を成長させた後、フォトエッチング及びドライエッチングによってパターニングし、金属電極（６ａ、８ａ）を形成する（ステップ＃１１）。以上の各ステップを経て、本発明装置１０ａを実現することができる。
【００９４】
このように、環状に形成されたボディ領域３底面位置から、当該環状のボディ領域３の内側に形成されたドレイン領域８の下方に達するように埋め込み拡散領域４を形成することにより、ステップ＃４に係る不純物イオンの高エネルギー注入時におけるレジストのテーパー角に依存することなく、製造工程上安定して低オン抵抗化と高耐圧化が実現された半導体装置を製造することができる。
【００９５】
［第３実施形態］
本発明装置及び本発明方法の第３実施形態（以下、適宜「本実施形態」と称する）につき、図１３及び図１４の各図を参照して説明する。
【００９６】
図１３は、本実施形態に係る本発明装置の概略平面図及び概略断面図である。尚、第１及び第２実施形態と同一の構成要素については同一の符号を付してその説明を省略する。
【００９７】
図１３に示されるように、本実施形態に係る本発明装置１０ｂは、第２実施形態における本発明装置１０ａと同様、ボディ領域３がドレイン領域８を囲むように形成される。そして、第２実施形態と同様、Ｐ型埋め込み拡散領域４が、ボディ領域３の底面に接し、且つドレイン領域８の下方領域に達するように延在して形成される。そして、第２実施形態とは異なり、ドレイン領域８の一部領域２０（以下、「電位設定領域２０」と記載）の下方に埋め込み拡散領域４が形成されない領域を有する。
【００９８】
第２実施形態における本発明装置１０ａのように、埋め込み拡散領域４をドレイン領域８の下方を完全に覆うように延在させると（図１０参照）、埋め込み拡散領域４下層のウェル領域２（領域Ｅ）が、埋め込み拡散領域４上層のウェル領域２（領域Ｄ）と電気的に分離されるため、領域Ｅの電位はフローティングとなる。
【００９９】
このため、図１１に示すように、第２実施形態における本発明装置１０ａにおいて、ソース電極６ａ及びゲート電極９をＧＮＤ電位に設定し、ドレイン電極８ａに正電圧を印加すると、領域Ｅの電位は、半導体基板１とほぼ同電位のＧＮＤ電位に固定されるため、ポテンシャルの等電位線は全て、埋め込み拡散領域４とドレイン領域８の間に分布することになる。従って、ゲートエッジ（領域Ａ）における電界集中を緩和することはできるものの、埋め込み拡散領域４とドレイン領域８の境界部分（領域Ｂ）に電界が集中することとなる。
【０１００】
従って、ドリフト領域５の濃度プロファイルによっては、領域Ａで決まる耐圧よりも、領域Ｂで決まる耐圧の方が低い場合があるため、かかる場合には耐圧が低下することとなる。
【０１０１】
これに対する対策を講じたのが本実施形態に係る本発明装置１０ｂである。即ち、本実施形態では、ドレイン領域８の一部である電位設定領域２０下方に埋め込み拡散領域４が形成されない領域を設けることで、埋め込み拡散領域４下層のウェル領域２（領域Ｅ）の電位をドレイン領域８と同電位に設定できることを特徴とする。
【０１０２】
図１４は、本実施形態に係る本発明装置１０ｂにおいて、ソース電極６ａ及びゲート電極９をＧＮＤに設定し、ドレイン電極８ａに正電圧を印加した場合のポテンシャルの等電位線の一部を示したものである。図１４に示すように、領域Ｅの電位がドレイン電極８ａと同電位であるために、図１１に示す第２実施形態に係る本発明装置１０ａのポテンシャル分布とは異なり、埋め込み拡散領域４とドレイン領域８の境界部分に電界が集中するということがない。このため、埋め込み拡散領域４とドレイン領域８の境界部分における耐圧条件によって装置全体の耐圧が決定されるということがないため、第２実施形態と比較して更に高耐圧の半導体装置を実現することができる。
【０１０３】
尚、本実施形態では、第２実施形態と比較して、ドレイン領域８下方の一部領域には埋め込み拡散領域４が形成されていない。従って、埋め込み拡散領域４を形成するに際してのイオン注入時におけるレジストのテーパ角によっては、ドリフト領域５内に埋め込み拡散領域４の端部が延在することが想定される。かかる場合には、この局所的な領域内においてドリフト抵抗Ｒｄｒｉｆｔの増加を伴う。しかしながら、ドレイン領域８下方において埋め込み拡散領域４を形成しない領域を設けるのは、埋め込み拡散領域４を挟む上下層に形成されたウェル領域２を電気的に同電位に接続させるためのものである。即ち、埋め込み拡散領域４を形成しない領域は、ドレイン領域８下方における一部領域内に局所的に形成すれば良く、言い換えれば、ドレイン領域８下方の殆どの領域については、第２実施形態と同様に埋め込み拡散領域４を形成するものとして良い。
【０１０４】
かかる場合、ドリフト抵抗Ｒｄｒｉｆｔの増加は、ごく一部の局所的な領域に留まるものであり、全体的なオン抵抗Ｒｏｎについては、第１及び第２実施形態と同様、従来の構成と比較して大きく低下させることができる。従って、本実施形態においても、不純物イオン注入時のレジストのテーパー角に拘らず、製造工程上安定して低オン抵抗化と高耐圧化を実現できる。
【０１０５】
尚、本実施形態における本発明方法は、ステップ＃４に係るイオン注入時においてレジストマスク領域を異ならせる点以外は、第２実施形態における本発明方法と同一であるためその説明を割愛する。本実施形態では、ステップ＃４において、ドレイン領域８の形成予定領域の下方の一部に非注入領域を設けるようにレジストマスクを形成した状態でＰ型不純物イオンを高エネルギで注入してＰ型埋め込み拡散領域４を形成する。これにより、その後の各工程を経て製造された本発明装置１０ｂは、ドレイン領域８下方の一部領域に埋め込み拡散領域４が形成されていない領域が形成される。このため、埋め込み拡散領域４を挟む上下層に形成されたウェル領域２が電気的に同電位に接続され、埋め込み拡散領域４下層のウェル領域２がフローティング状態にはならず、埋め込み拡散領域４とドレイン領域８の境界部分に電界が集中するのを回避することができる。
【０１０６】
そして、第２実施形態と同様、環状に形成されたボディ領域３底面位置から、当該環状のボディ領域３の内側に形成されたドレイン領域８の下方に達するように埋め込み拡散領域４を形成されるため、ステップ＃４に係る不純物イオンの高エネルギー注入時におけるレジストのテーパー角に依存することなく、製造工程上安定して低オン抵抗化と高耐圧化が実現された半導体装置を製造することができる。
【０１０７】
［第４実施形態］
本発明装置及び本発明方法の第３実施形態（以下、適宜「本実施形態」と称する）につき、図１５〜図１８の各図を参照して説明する。
【０１０８】
図１５は、本実施形態に係る本発明装置の概略平面図及び概略断面図である。尚、第１〜第３実施形態と同一の構成要素については同一の符号を付してその説明を省略する。
【０１０９】
図１５に示されるように、本実施形態に係る本発明装置１０ｃは、第２実施形態における本発明装置１０ａと同様、ボディ領域３がドレイン領域８を囲むように形成される。そして、第２実施形態と同様、Ｐ型埋め込み拡散領域４が、ボディ領域３の底面に接し、且つドレイン領域８の下方領域に達するように延在して形成される。そして、第３実施形態と同様、ドレイン領域８の一部の下方に埋め込み拡散領域４が形成されない領域を有する。
【０１１０】
本実施形態の場合、ドレイン領域８の一部の下方にＰ型埋め込み拡散領域４より高濃度のＮ型補助拡散領域１３を有する。そして、この補助拡散領域１３が、ドリフト領域５と埋め込み拡散領域４下層のウェル領域２とを連絡するように形成されることで、埋め込み拡散領域４を挟むように上下に形成されているウェル領域２が同電位に接続される。
【０１１１】
図１６は本実施形態に係る本発明装置１０ｃにおいて、ソース電極６ａ及びゲート電極９をＧＮＤに設定し、ドレイン電極８ａに正電圧を印加した場合のポテンシャルの等電位線の一部を示したものである。図１６に示すように、領域Ｅの電位がドレイン電極８ａと同電位であるために、図１１に示す第２実施形態に係る本発明装置１０ａのポテンシャル分布とは異なり、埋め込み拡散領域４とドレイン領域８の境界部分に電界が集中するということがない。このため、第３実施形態に係る本発明装置１０ｂと同様、埋め込み拡散領域４とドレイン領域８の境界部分における耐圧条件によって装置全体の耐圧が決定されるということがないため、第２実施形態と比較して更に高耐圧の半導体装置を実現することができる。
【０１１２】
図１５に示される本実施形態に係る本発明装置１０ｃでは、高濃度Ｎ型の補助拡散領域１３がＰ型埋め込み拡散領域４を貫通するように形成される。補助拡散領域１３は、ドリフト領域５と連続するように形成されるため、いわば補助拡散領域１３とドリフト領域５とで形成されるＮ型領域によってドリフト領域が形成される。このため、補助拡散領域１３内に埋め込み拡散領域４の端部が延在することで、当該ドリフト領域内の抵抗（即ちドリフト抵抗Ｒｄｒｉｆｔ）が一部増加する。
【０１１３】
しかしながら、本実施形態において補助拡散領域１３を形成するのは、第３実施形態と同様、埋め込み拡散領域４を挟む上下層に形成されたウェル領域２が電気的に同電位に接続させるためのものである。即ち、補助拡散領域１３は、ドレイン領域８下方における一部領域内に局所的に形成すれば良く、言い換えれば、ドレイン領域８下方の殆どに第２実施形態と同様、埋め込み拡散領域４を形成するものとして良い。
【０１１４】
かかる場合、ドリフト抵抗Ｒｄｒｉｆｔの増加は、ごく一部の局所的な領域に留まるものとなる。このため、全体的なオン抵抗Ｒｏｎについては、第３実施形態と同様、従来の構成と比較して大きく低下させることができる。従って、本実施形態においても、不純物イオン注入時のレジストのテーパー角に拘らず、製造工程上安定して低オン抵抗化と高耐圧化を実現できる。
【０１１５】
以下、本実施形態における本発明装置１０ｃを製造する際の製造工程につき説明する。図１７は、本発明方法を用いて本発明装置１０ｃを製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図１７（ａ）〜（ｅ）に分けて図示している。又、図１８は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図１８に示されるフローチャートの各ステップを表すものとする。尚、本実施形態における本発明方法は、補助拡散領域１３を形成する点を除いては、第２実施形態における本発明方法と同一であるため、第２実施形態における処理ステップと同一のステップについては同一の符号を付して、その説明を簡略化する。
【０１１６】
まず、図１７（ａ）に示すように、Ｐ型半導体基板１上にＮ型不純物イオンを注入した後、高温ドライブインによる熱拡散によりＮ型ウェル領域２を形成する（ステップ＃１）。その後、後の工程において形成されるドレイン領域８の形成予定領域の下方において、後の工程で形成される埋め込み拡散領域４の深さ位置よりも底面位置が深くなるような条件下で、例えばリンイオンを１．０×１０１３／ｃｍ２以上で注入を行う（ステップ＃２１）。その後、公知のＬＯＣＯＳ法によりフィールド酸化膜１１を形成する（ステップ＃２）。ステップ＃２に係るＬＯＣＯＳ形成時において、ステップ＃２１で注入された不純物イオンが熱拡散により拡散し、所望の領域に補助拡散領域１３が形成される。
【０１１７】
次に、図１７（ｂ）に示すように、Ｐ型不純物イオン（例えばホウ素イオン）を注入することでＰ型ボディ領域３を形成する（ステップ＃３）。このとき、ボディ領域３が環状に形成されるようにレジストマスクで領域を指定してイオン注入を行う。その後、後の工程において形成されるドレイン領域８の形成予定領域の下方にまで延在可能にレジストマスクで領域を規定して、Ｐ型不純物イオンを高エネルギで注入し、Ｐ型埋め込み拡散領域４を形成する（ステップ＃４）。ステップ＃４に係るイオン注入条件としては、例えばホウ素イオンを注入エネルギ１ＭｅＶ以上、ドーズ量１．０×１０１２／ｃｍ２以上で注入を行う。このとき、埋め込み拡散領域４は、環状に形成されたボディ領域３の底面位置から当該ボディ領域３に囲まれた領域に延在するように形成される。尚、ステップ＃４では、ステップ＃２１よりも少ないドーズ量でイオン注入を行う。
【０１１８】
本実施形態ではステップ＃２１において予めＰ型埋め込み拡散領域４よりも高濃度のＮ型補助拡散領域１３が形成されているため、埋め込み拡散領域４が形成された後においても、当該埋め込み拡散領域４を挟むように上下層に形成されるウェル領域２が補助拡散領域１３を介して同電位を示す。
【０１１９】
次に、図１７（ｃ）に示すように、ボディ領域３と離間した位置にＮ型不純物イオンを注入することで、ドリフト領域５を形成する（ステップ＃５）。具体的には、環状に形成されたボディ領域３に囲まれた内側の一部領域にＮ型不純物イオンを注入する。ステップ＃５が実行されることで、ボディ領域３に囲まれるようにドリフト領域５が形成される。このとき、予め形成されていた補助拡散領域１３と連絡するようにドリフト領域５を形成する。
【０１２０】
その後、ウェル領域２の表面にゲート絶縁膜１２を形成し、更にボディ領域３のドリフト領域５側端部上方からフィールド酸化膜１１の一部に跨るようにゲート電極９を形成する（ステップ＃６）。
【０１２１】
次に、図１７（ｄ）に示すように、ボディ領域３内及びドリフト領域５内に高濃度のＮ型不純物イオン（例えばリンイオン又は砒素イオン）を注入することで、ボディ領域３内にはソース領域６を、ドリフト領域５内にはドレイン領域８を夫々形成する（ステップ＃７）。更に、ボディ領域３内に高濃度のＰ型不純物イオン（例えばホウ素イオン）を注入することでＰ型ボディコンタクト領域７を形成する（ステップ＃８）。ステップ＃７が実行されることで、環状に形成されたソース領域７に囲まれるようにドレイン領域８が形成される。このとき、ドレイン領域８と、ドリフト領域５、補助拡散領域１３、及び埋め込み拡散領域２下層のウェル領域２が夫々電気的に同電位となるように接続される。
【０１２２】
次に、図１７（ｅ）に示すように、表面に例えば常圧ＣＶＤ法によって層間絶縁膜１８を形成した後、平坦化処理を施して表面段差を軽減する（ステップ＃９）。その後、ゲート電極９、ドレイン領域８、ソース領域６、及びボディコンタクト領域７の上方において、それぞれ層間絶縁膜１８にコンタクトエッチを行って開口部を形成する（ステップ＃１０）。その後、例えばスパッタ法によって導電性材料膜（例えばＡｌ膜）を成長させた後、フォトエッチング及びドライエッチングによってパターニングし、金属電極（６ａ、８ａ）を形成する（ステップ＃１１）。以上の各ステップを経て、本発明装置１０ｃを実現することができる。
【０１２３】
このように、環状に形成されたボディ領域３底面位置から、当該環状のボディ領域３の内側に形成されたドレイン領域８の下方に達するように埋め込み拡散領域４を形成することにより、ステップ＃４に係る不純物イオンの高エネルギー注入時におけるレジストのテーパ角に依存することなく、製造工程上安定して低オン抵抗化と高耐圧化が実現された半導体装置を製造することができる。そして、ドレイン領域８の下方の一部に、ドリフト領域５から埋め込み拡散領域４よりも深い位置まで達する補助拡散領域１３が形成されるため、埋め込み拡散領域４を挟む上下層に形成されたウェル領域２が電気的に同電位に接続される。これにより、埋め込み拡散領域４とドレイン領域８の境界部分に電界が集中せず、埋め込み拡散領域４とドレイン領域８の境界部分における耐圧条件によって装置全体の耐圧が決定されるということがないため、第２実施形態と比較して更に高耐圧の半導体装置を実現することができる。
【０１２４】
［別実施形態］
以下に別実施形態について説明する。
【０１２５】
〈１〉  上述の各実施形態では、Ｎ型ドリフト領域５を形成するものとして説明を行ったが、当該領域はＬＤＭＯＳのオン抵抗を低減させるための拡散領域であり、Ｎ型ドリフト領域５がなくても、本発明の効果が得られることは自明である。但し、オン抵抗Ｒｏｎをより低減させるためには、上述したようにドリフト領域５を形成する方が好ましい。
【０１２７】
〈２〉  上述の各実施形態においても、図２１と同様に、ゲート電極９上方の層間絶縁膜１８上層において導電性のゲートプレート１５を備える構成としても良い。
【０１２８】
〈３〉  上述の第１実施形態では、ボディ領域３を挟むようにドリフト領域５を形成するものとしたが、ボディ領域３の外周を囲むようにドリフト領域５を形成しても良い。このとき、ドレイン領域８についても、ボディ領域３の外周を囲むように形成するものとしても良い。
【０１２９】
又、上述の第２〜第４実施形態では、ドレイン領域８を囲むようにソース領域６を形成するものとしたが、ソース領域６がドレイン領域８を挟むように離間して形成されるものとしても良い。この場合、両ソース領域６が上層の配線層で電気的に接続されるものとして良い。
【０１３０】
〈４〉  上述の第１実施形態において、ソース電極６ａをソース領域６及びボディコンタクト領域７の両領域に接触するように形成するものとしたが、両領域夫々に対して各別に接続される電極を備える構成としても良い。
【図面の簡単な説明】
【０１３１】
【図１】本発明に係る半導体装置の第１実施形態の概略平面図
【図２】本発明に係る半導体装置の第１実施形態の一部概略平面図及び概略断面図
【図３】本発明に係る半導体装置の第１実施形態の一部概略断面図
【図４】従来方法で製造されたＬＤＭＯＳトランジスタのオン抵抗を説明するための概略断面図
【図５】本発明に係る半導体装置と従来方法で製造されたＬＤＭＯＳトランジスタの電気的特性を比較するグラフ
【図６】第１実施形態の本発明に係る半導体装置に逆バイアスを印加した場合のポテンシャルの等電位線の状態を示す図
【図７】第１実施形態の本発明に係る半導体装置を製造する際の各工程における概略断面図
【図８】第１実施形態の本発明に係る半導体装置を製造する際の製造工程を工程順に示すフローチャート
【図９】本発明に係る半導体装置の第２実施形態の概略平面図
【図１０】本発明に係る半導体装置の第２実施形態の一部概略平面図及び概略断面図
【図１１】第２実施形態の本発明に係る半導体装置に逆バイアスを印加した場合のポテンシャルの等電位線の状態を示す図
【図１２】第２実施形態の本発明に係る半導体装置を製造する際の各工程における概略断面図
【図１３】本発明に係る半導体装置の第３実施形態の概略平面図及び概略断面図
【図１４】第３実施形態の本発明に係る半導体装置に逆バイアスを印加した場合のポテンシャルの等電位線の状態を示す図
【図１５】本発明に係る半導体装置の第３実施形態の概略平面図及び概略断面図
【図１６】第４実施形態の本発明に係る半導体装置に逆バイアスを印加した場合のポテンシャルの等電位線の状態を示す図
【図１７】第４実施形態の本発明に係る半導体装置を製造する際の各工程における概略断面図
【図１８】第４実施形態の本発明に係る半導体装置を製造する際の製造工程を工程順に示すフローチャート
【図１９】従来のＬＤＭＯＳトランジスタの構造を示す概略断面図
【図２０】従来のＬＤＭＯＳトランジスタの構造を示す別の概略断面図
【図２１】従来のＬＤＭＯＳトランジスタの構造を示す別の概略断面図
【図２２】従来のＬＤＭＯＳトランジスタが備える埋め込み拡散領域を形成する際の概略断面構造図
【符号の説明】
【０１３２】
１：    半導体基板
２：    ウェル領域
３：    ボディ領域
４：    埋め込み拡散領域
５：    ドリフト領域
６：    ソース領域
６ａ：    ソース電極
７：    ボディコンタクト領域
８：    ドレイン領域
８ａ：    ドレイン電極
９：    ゲート電極
１０、１０ａ、１０ｂ、１０ｃ：    本発明に係る半導体装置
１１：    フィールド酸化膜
１２：    ゲート絶縁膜
１３：    補助拡散領域
１５：    ゲートプレート
１６：    レジスト
２０：    電位設定領域
１００、１００ａ：    従来のＬＤＭＯＳトランジスタ
１０１：    従来のＬＤＭＯＳトランジスタ
１０２：    エピタキシャル層
１０３：    Ｐ型拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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