(57)【特許請求の範囲】
【請求項１】
チップ領域上に配置された配線及びビアを含む複数の基本図形に付加する複数の付加図形を計算し、配線記憶部に記憶させる計算部と、
前記複数の付加図形の計算結果を前記配線記憶部から読み出して、前記複数の付加図形の区分及び特性により、前記複数の付加図形を、前記チップ領域上で前記基本図形を製造するために製造上必要であり且つ製造後実在しない第１の付加図形と、製造上必要であり且つ製造後実在する第２の付加図形とに少なくとも分類し、分類結果を分類記憶部に記憶させる分類部と、
前記分類結果により、解析の目的に応じて前記第１の付加図形を除外し前記第２の付加図形の少なくとも一部を抽出して、前記抽出された第２の付加図形が付加された基本図形の特性を解析する解析部
とを備えることを特徴とする自動設計装置。
【請求項２】
前記計算部は、
前記付加図形を計算するための目標マスクデータ処理計算ルールを用いて、前記複数の基本図形の製造性を強化するための強化図形を計算する強化図形計算部と、
前記強化図形が付加された前記複数の基本図形の歩留まりを向上させるための歩留まり図形を計算する歩留まり図形計算部
とを備え、
前記分類部は、前記強化図形及び前記歩留まり図形のそれぞれを、前記第２の付加図形として分類することを特徴とする請求項１に記載の自動設計装置。
【請求項３】
計算部が、チップ領域上に配置された配線及びビアを含む複数の基本図形に付加する複数の付加図形を計算し、配線記憶部に記憶させるステップと、
分類部が、前記複数の付加図形の計算結果を前記配線記憶部から読み出して、前記複数の付加図形の区分及び特性により、前記複数の付加図形を、前記チップ領域上で前記基本図形を製造するために製造上必要であり且つ製造後実在しない第１の付加図形と、製造上必要であり且つ製造後実在する第２の付加図形とに少なくとも分類し、分類結果を分類記憶部に記憶させるステップと、
解析部が、前記分類結果により、解析の目的に応じて前記第１の付加図形を除外し前記第２の付加図形の少なくとも一部を抽出して、前記抽出された第２の付加図形が付加された前記基本図形の特性を解析するステップ
とを含むことを特徴とする自動設計方法。
【請求項４】
前記複数の付加図形を計算するステップは、
前記複数の付加図形を計算するための目標マスクデータ処理計算ルールを用いて前記複数の基本図形の製造性を強化する強化図形を計算するステップと、
前記強化図形が付加された前記基本図形の歩留まりを向上させる歩留まり図形を計算するステップ
とを含み、
前記分類するステップは、前記強化図形及び前記歩留まり図形のそれぞれを、前記第２の付加図形として分類することを特徴とする請求項３に記載の自動設計方法。
【請求項５】
計算部が、チップ領域上に配置された配線及びビアを含む複数の基本図形に付加する複数の付加図形を計算し、配線記憶部に記憶させる手順と、
分類部が、前記複数の付加図形の計算結果を前記配線記憶部から読み出して、前記複数の付加図形の区分及び特性により、前記複数の付加図形を、前記チップ領域上で前記基本図形を製造するために製造上必要であり且つ製造後実在しない第１の付加図形と、製造上必要であり且つ製造後実在する第２の付加図形とに少なくとも分類し、分類結果を分類記憶部に記憶させる手順と、
解析部が、前記分類結果により、解析の目的に応じて前記第１の付加図形を除外し前記第２の付加図形の少なくとも一部を抽出して、前記抽出された第２の付加図形が付加された前記基本図形の特性を解析する手順
とをコンピュータに実行させるための自動設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の自動設計装置、自動設計方法及び自動設計プログラムに関する。
【背景技術】
【０００２】
半導体集積回路の設計に於いては、所望の回路動作が得られるように、論理機能や記憶機能を有するセル或いはブロックをチップ内に配置し、入出力端子間をそれぞれ配線して、チップ領域上のレイアウトを決定する。自動設計装置は、セルの配置や端子間の配線を自動的に最適化し、チップ領域全面のレイアウトを決定する。
【０００３】
一方、半導体集積回路の微細化が進むにつれ、設計者が設計時に意図した電気的性能を持つ目標図形形状を、基板上に製造することが益々困難になってきている。目標図形形状を基板上で製造するために、チップ領域上に配置された配線等の基本図形に対し、マスクデータ処理（ＭＤＰ）及び光近接効果補正（ＯＰＣ）等による光学的な補正処理が行われ、製造上の要求から必要とされる種々の図形が付加されている（例えば、特許文献１参照。）。種々の図形が付加された基本図形に対し、回路特性の解析や補正処理も行われており、回路特性上の要求から必要となる種々の図形も付加されている。
【０００４】
しかしながら、現在一般的に用いられる自動設計装置は、基本図形に種々の図形を付加する図形処理が、それぞれ異なる工程において、種々の設計ツールにより実行されている。そのため、付加された図形が、製造上の要求から付加されているのか、或いは回路特性上の要求から付加されているのかを明確に区別することができない。この結果、実際には基板上に形成されない製造上の要求から付加された付加図形の情報を回路解析の対象として解析することにより、回路特性の抽出精度が低下する。また、付加された図形の種類の区別ができないことにより、製造上の要求及び回路特性上の要求の双方を満足する最適な設計を行うことが困難であるため、設計効率及び設計精度も低下する。
【特許文献１】特開平１０−１５３８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、配線やビア等を含む基本図形に対し、製造上の要求から付加された付加図形と回路特性上の要求から付加された付加図形とを明確に区別でき、設計精度及び設計効率の向上が可能な自動設計装置、自動設計方法及び自動設計プログラムを提供する。
【課題を解決するための手段】
【０００６】
本願発明の態様によれば、チップ領域上に配置された配線及びビアを含む複数の基本図形に付加する複数の付加図形を計算し、配線記憶部に記憶させる計算部と；複数の付加図形の計算結果を配線記憶部から読み出して、複数の付加図形の区分及び特性により、複数の付加図形を、チップ領域上で基本図形を製造するために製造上必要であり且つ製造後実在しない第１の付加図形と、製造後実在する第２の付加図形とに少なくとも分類し、分類結果を分類記憶部に記憶させる分類部と；分類結果により、解析の目的に応じて第１の付加図形を除外し第２の付加図形の少なくとも一部を抽出して、抽出された第２の付加図形が付加された基本図形の特性を解析する解析部とを備える自動設計装置が提供される。
【０００７】
本願発明の他の態様によれば、計算部が、チップ領域上に配置された配線及びビアを含む複数の基本図形に付加する複数の付加図形を計算し、配線記憶部に記憶させるステップと；分類部が、複数の付加図形の計算結果を配線記憶部から読み出して、複数の付加図形の区分及び特性により、複数の付加図形を、チップ領域上で基本図形を製造するために製造上必要であり且つ製造後実在しない第１の付加図形と、製造後実在する第２の付加図形とに少なくとも分類し、分類結果を分類記憶部に記憶させるステップと；解析部が、分類結果により、解析の目的に応じて第１の付加図形を除外し第２の付加図形の少なくとも一部を抽出して、抽出された第２の付加図形が付加された基本図形の特性を解析するステップとを含む自動設計方法が提供される。
【０００８】
本願発明の他の態様によれば、計算部が、チップ領域上に配置された配線及びビアを含む複数の基本図形に付加する複数の付加図形を計算し、配線記憶部に記憶させる手順と；分類部が、複数の付加図形の計算結果を配線記憶部から読み出して、複数の付加図形の区分及び特性により、複数の付加図形を、チップ領域上で基本図形を製造するために製造上必要であり且つ製造後実在しない第１の付加図形と、製造後実在する第２の付加図形とに少なくとも分類し、分類結果を分類記憶部に記憶させる手順と；解析部が、分類結果により、解析の目的に応じて第１の付加図形を除外し第２の付加図形の少なくとも一部を抽出して、抽出された第２の付加図形が付加された基本図形の特性を解析する手順とをコンピュータに実行させるための自動設計プログラムが提供される。
【発明の効果】
【０００９】
本発明によれば、配線やビア等を含む基本図形に対し、製造上の要求から付加された付加図形と回路特性上の要求から付加された付加図形とを明確に区別でき、設計精度及び設計効率の向上が可能な自動設計装置、自動設計方法及び自動設計プログラムが提供できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態に係る自動設計装置は、図１に示すように、チップ領域上に配置された配線及びビアを含む複数の基本図形に付加する複数の付加図形を計算し、配線記憶部に記憶させる計算部１３と、複数の付加図形の計算結果を配線記憶部３２から読み出して、付加図形の区分及び特性により、複数の付加図形を、チップ領域上で基本図形を製造するために製造上必要な付加図形と回路特性上必要な付加図形とに少なくとも分類し、分類結果を分類記憶部３４に記憶させる分類部１４と、分類結果により、解析の目的に応じて複数の付加図形の少なくとも一部を抽出して、基本図形の特性を解析する解析部１６とを備える。
【００１２】
計算部１３、分類部１４、及び解析部１６は、コンピュータシステムの演算処理部（ＣＰＵ）１の一部として構成できる。ＣＰＵ１には、操作者からの入力等を受け付ける入力装置５、ＣＰＵ１の処理結果やチップのレイアウト結果等を表示する表示装置６、出力装置７、及びＣＰＵ１の演算処理に必要な各種プログラム等を記憶するプログラム記憶装置２が接続されている。
【００１３】
ＣＰＵ１は、自動配置部１１、自動配線部１２、表示編集部１５を更に備える。自動配置部１１は、入力装置５を介して入力されたフロアプランを読み出して、図２に例示するように、自動設計装置のメモリ空間内に設定されたチップ領域８内に、Ｉ／Ｏセル８１ａ〜８１ｎ，８２ａ〜４８ｎ，８３ａ〜８３ｎ，８４ａ〜８４ｎ、及びマクロセル（図２では、ＳＲＡＭモジュール８４,ＲＯＭモジュール８５，ＣＰＵ８７，バスインターフェース８８及びＤＲＡＭモジュール８９を例示した。）等を配置する。自動配線部１２は、入力装置５を介して入力されたフロアプランを参照し、チップ領域８内に多層配線を敷設し、異なるレイヤーの配線間をビアで結線する。計算部１３は、拡張図形計算部１３１、強化図形計算部１３２、及び歩留まり図形計算部１３３を備える。
【００１４】
図３は、図１の表示装置６の表示画面６０を示し、この表示画面６０上に表示された配線情報が表示されている様子を示す。表示画面６０上には、一例として、複数の配線パターン２１，２２，２３が、それぞれ平行に離間して配置されている。配線パターン２１上には、ビア４１が配置されている。配線パターン２１のライン端を拡張するように、配線拡張パターン５１が付加されている。配線パターン２２のライン幅を拡大するように、配線パターン２２に配線強化パターン６２が付加されている。配線パターン２２のライン幅を更に拡大するように、配線強化パターン６２と接する歩留まり向上用配線パターン７２が形成されている。配線パターン２３上には、ビア４３が配置されている。配線パターン２３のライン端を拡張するように、配線拡張パターン５３が付加されている。
【００１５】
図１の拡張図形計算部１３１は、自動配線部１２の配置結果及びデータ記憶装置３に記憶された図形計算ルールを読み出して、例えば、図３の配線パターン２１，２３のライン端を拡張させるための配線拡張パターン５１，５３の図形情報を計算する。強化図形計算部１３２は、自動配線部１２の配置結果及びデータ記憶装置３に記憶された図形計算ルールを読み出して、例えば、図３の配線パターン２２に付加する配線強化パターン６２の図形情報を計算する。歩留まり図形計算部１３３は、自動配線部１２の配置結果及びデータ記憶装置３に記憶された図形計算ルールを読み出して、配線パターン２２に付加する歩留まり向上用配線パターン７２の図形情報を計算する。
【００１６】
分類部１４は、拡張図形計算部１３１、強化図形計算部１３２、及び歩留まり図形計算部１３３が計算した付加図形の情報を、図形の種類と特性に応じて分類する。例えば、図３に示す配線パターン２１〜２３及びビア４１，４３の情報は、自動配線部１２がフロアプラン等を参照して作成した設計上基本となる図形情報である。このため、分類部１４は、図４に示すように、配線パターン２１〜２３，ビア４１，４３の図形の種類を「基本図形」として、グループＡに分類する。この「基本図形」は、半導体集積回路の製造後においても実際に半導体基板のチップ領域上に存在することが要求され、回路抽出対象となる図形の情報である。このため、分類部１４は、グループＡの図形の特性を、「製造後、実際に存在する図形」及び「回路抽出に必要な図形」と定義し、分類する。
【００１７】
図３の配線拡張パターン５１，５３は、拡張図形計算部１３１により計算され、グループＡに分類された「基本図形」とは異なる種類の図形である。このため、分類部１４は、配線拡張パターン５１，５３の図形の種類を、例えば「拡張図形」として、グループＢに分類する。この「拡張図形」は、配線パターン２１の製造上の要求から付加された図形情報であり、露光光の回折の影響等を受けて実際の半導体基板基板のチップ領域上には再現されない。このため、分類部１４は、グループＢの図形の特性を、「製造後、実際には存在しない図形」及び「回路抽出に不要な図形」と定義し、分類する。
【００１８】
図３の配線強化パターン６２は、強化図形計算部１３２により計算され、グループＡ及びＢに分類された「基本図形」及び「拡張図形」とは異なる種類の図形である。分類部１４は、配線強化パターン６２の図形の種類を、例えば「強化図形」として、グループＣに分類する。この「強化図形」は、配線パターン２２の製造上の要求から付加された図形情報であるが、実際の半導体基板のチップ領域上に実現されることが要求され、回路抽出対象となる図形情報である。このため、分類部１４は、グループＣの図形の特性を、「製造後、実際には存在する図形」及び「回路抽出に必要な図形」と定義し、分類する。
【００１９】
図３の歩留まり向上用配線パターン７２は、歩留まり図形計算部１３３により計算され、グループＡ〜Ｃに分類された「基本図形」、「拡張図形」、「強化図形」とは異なる種類の図形情報である。分類部１４は、歩留まり向上用配線パターン７２の図形の種類を、例えば「歩留まり図形」として、グループＤに分類する。「歩留まり図形」は、配線パターン２２の歩留まり向上の要求から付加され、実際の基板上には再現されることが要求され、回路抽出対象となる図形情報である。分類部１４は、グループＤの図形の特性を、「製造後、実際には存在する図形」及び「回路抽出に必要な図形」と定義し、分類する。
【００２０】
表示編集部１５は、分類部１４が分類した分類結果を抽出して、図３に示す表示画面６０上において、それぞれのパターン区分や特性が明確に区別し得るように、例えば色分けして表示させる。例えば、図３に示す表示画面６０では、配線パターン２１，２２，２３と、ビア４１，４３と、配線拡張パターン５１，５３と、配線強化パターン６２と、歩留まり向上用配線パターン７２とが、分類されたグループＡ〜Ｄに応じて、それぞれ異なる色で表示されている。
【００２１】
解析部１６は、分類部１４が分類した分類結果を参照してチップ領域８内の回路特性等を解析し、自動配線部１２、計算部１３等が計算したレイアウト情報を修正する。例えば、図３に示す各パターンのうち、グループＢに分類された配線拡張パターン５１，５３のみが製造後の半導体基板のチップ領域上には存在せず、回路抽出対象とならない図形である。このため、解析部１６は、配線拡張パターン５１，５３を除いたグループＡ，Ｂ，Ｄの情報を参照してタイミング解析等を行い、必要に応じて修正を行う。
【００２２】
図１のデータ記憶装置３は、配置記憶部３１、配線記憶部３２、図形計算ルール記憶部３３、分類記憶部３４、表示記憶部３５、及び解析記憶部を備える。配置記憶部３１には、ネットリスト、タイミング制約等の自動配置に関する制約情報等が記憶される。配線記憶部３２には、配線ルール、ビア結線情報等の自動配線に関する制約情報が記憶される。図形計算ルール記憶部３３には、配線拡張パターン５１，５３を計算するための拡張図形計算ルールや、図５及び図６に示すような、目標マスクデータ処理計算ルール等が記憶される。
【００２３】
「目標マスクデータ処理計算ルール」とは、各パターンの粗密に基づいて、自動設計後に実際に半導体基板上に製造することが困難な特定のパターン（目標パターン）を選択的に抽出し、抽出されたパターンに付加図形を付加することにより、製造性を向上させる処理に用いられるルールを指す。このルールを用いることにより、例えば、配線の粗な領域にあるパターンに対し、配線の密な領域に存在するパターンよりも大きな付加図形が付加される。これにより、パターンの粗密に関わらず、所望の形状のパターンが製造される。なお、従来の設計装置では、自動配置配線処理が完了した後のマスクデータ処理工程において、この目標マスクデータ処理が実行されている。
【００２４】
図１の設計装置で利用可能な目標マスクデータ処理計算ルールの一例を説明する。例えば、図５の目標マスクデータ処理計算ルールテーブルでは、自動設計装置による自動配線後のパターン間の隣接距離ｄと半導体集積回路のデザインルール等に基づいて予め設定された距離Ｄ１、Ｄ２、Ｄ３（Ｄ１＜Ｄ２＜Ｄ３）との関係に対応して付加される付加図形Ｗ１、Ｗ２、Ｗ３、Ｗ４の大きさの情報、及び付加図形Ｗ１、Ｗ２、Ｗ３、Ｗ４の図形の特性（図形区分）が示されている。図６においては、基本図形パターン２５のエッジと向かい合う基本図形パターン２４のエッジには付加図形Ｗ１が付されている。基本図形パターン２６のエッジと向かい合う基本図形パターン２４のエッジには、付加図形Ｗ１及び付加図形Ｗ２が付されている。基本図形パターン２７のエッジと向かい合う基本図形パターン２４のエッジには、付加図形Ｗ１及び付加図形Ｗ２、付加図形Ｗ３、付加図形Ｗ４が付されている。
【００２５】
図１の分類記憶部３４は、分類部１４が分類した図形の分類結果を記憶する。表示記憶部３５は、表示装置６の表示結果等を記憶する。解析記憶部３６は、解析部１６が解析したレイアウトの解析結果等を記憶する。プログラム記憶装置２は、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ等を記憶する。入力装置５は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。操作者は、入力装置５より入出力データを指定する、又は自動設計に必要な数値等の設定が可能である。表示装置６及び出力装置７は、それぞれディスプレイ及びプリンタ装置等を含む。
【００２６】
次に、図１に示す自動設計装置を利用した半導体集積回路の自動設計方法の一例を、図７及び図８に示すフローチャートを用いて説明する。
【００２７】
（イ）ステップＳ１０に示す上流設計工程において、設計対象となる半導体集積回路の回路動作が、ＲＴＬ（Registor Transfer Level)等の言語により記述される。記述された回路動作に基づいて、ゲート等の基本ブロックの論理設計が行われ、半導体集積回路のネットリストが決定される。
【００２８】
（ロ）ステップＳ２０に示す下流設計工程においては、ステップＳ１０で実行された設計結果に基づいて、半導体集積回路のレイアウトが決定される。即ち、ステップＳ２１において、ステップＳ１０で決定されたネットリスト等の各種設計情報に基づいて、チップ領域のフロアプランが作成される。作成されたフロアプランは、入力装置５を介してデータ記憶装置３に記憶される。ステップＳ２２において、データ記憶装置３に記憶されたフロアプランの情報が読み出され、論理合成が行われる。
【００２９】
（ハ）ステップＳ２３において、図１の自動配置部１１は、データ記憶装置３に記憶されたフロアプラン及び設計制約情報等を読み出して、例えば図２に示すように、チップ領域８内に、Ｉ／Ｏセル８１ａ〜８１ｎ，８２ａ〜４８ｎ，８３ａ〜８３ｎ，８４ａ〜８４ｎ、及びマクロセル（ＳＲＡＭモジュール８４,ＲＯＭモジュール８５，ＣＰＵ８７，バスインターフェース８８及びＤＲＡＭモジュール８９）等を配置する。配置結果は、配置記憶部３１に記憶される。自動配線部１２は、データ記憶装置３に記憶されたフロアプラン及び設計制約情報等を読み出して、例えば図３に示すように、チップ領域内に配線パターン２１，２２，２３を配線し、ビア４１，４３で結線する。配線結果は、配線記憶部３２に記憶される。
【００３０】
（ニ）ステップＳ２４において、計算部１３は、配線記憶部３２に記憶された配線結果及び図形計算ルール記憶部３３に記憶された図形計算ルールを読み出して、図３に示すように、チップ領域内に配置する配線拡張パターン５１，５３、配線強化パターン６２及び歩留まり向上用配線パターン７２を含む付加図形情報を計算する。ステップＳ２４の詳細は後述する。付加図形情報の計算結果は、配線記憶部３２に記憶される。
【００３１】
（ホ）ステップＳ２５において、分類部１４は、配線記憶部３２に記憶された配線パターン２１〜２３、ビア４１，４２、配線拡張パターン５１，５２、配線強化パターン６２、及び歩留まり向上用配線パターン７２等の付加図形情報を読み出して、図４に示すように、それぞれの図形の種類と特性に応じてそれぞれ分類する。分類結果は、分類記憶部３４に記憶される。
【００３２】
（ヘ）ステップＳ２６において、表示編集部１５は、分類記憶部に記憶された分類結果を読み出す。表示編集部１５は、図３に示す表示画面６０上において、それぞれのパターンの区分や特性が明確に区別し得るように、図４に示したグループＡ〜Ｄに従って配線パターン２１，２２，２３と、ビア４１，４３と、配線拡張パターン５１，５３と、配線強化パターン６２と、歩留まり向上用配線パターン７２とをそれぞれ色分けして表示させる。表示結果は、表示記憶部３５に記憶させる。
【００３３】
（ト）ステップＳ２７において、解析部１６は、配線記憶部３２に記憶された配線結果及び分類記憶部に記憶された分類結果を読み出す。例えば、図３に示す各パターンのうち、グループＢに分類された配線拡張パターン５１，５３は、製造後の半導体基板のチップ領域上には存在しない図形であるので、解析部１６は、配線拡張パターン５１，５３の情報を除外し、グループＡ，Ｂ，Ｄの情報のみを参照してタイミング解析等を行い、必要に応じて修正を行う。解析結果は、解析記憶部３６に記憶される。その後、ステップＳ３０において、解析記憶部３６に記憶された解析結果に基づいて、マスクデータ処理が実行される。
【００３４】
図７のステップＳ２４に示す付加図形計算処理工程の一例を、図８に示すフローチャートを用いて説明する。
【００３５】
（イ）ステップＳ２４０において、拡張図形計算部１３１は、配線記憶部３２に記憶された配線結果を読み出す。拡張図形計算部１３１は、図形計算ルール記憶部３３に記憶された拡張図形計算ルールを参照し、図３に示すように、配線パターン２１，２３のライン端に付加する配線拡張パターン５１，５３の図形情報を計算する。配線拡張パターン５１，５３の計算結果は、配線記憶部３２に記憶される。なお、配線拡張パターン５１，５３の計算は、図７のステップＳ２３の自動配置配線工程で用いられる種々のツールを用いて自動配置配線工程中に計算してもよい。
【００３６】
（ロ）ステップＳ２４１において、強化図形計算部１３２は、配線記憶部３２に記憶された配線結果及び図形計算ルール記憶部３３に記憶された図５及び図６に示すような目標マスクデータ処理計算ルールを読み出す。例えば、強化図形計算部１３２は、図６に示すように、基本図形パターン２４及び基本図形パターン２７の隣接距離ｄ３と図５において予め設定した距離Ｄ１〜Ｄ３との関係を抽出する。ここでは、隣接距離ｄ３が、Ｄ３＜ｄ３であると仮定する。強化図形計算部１３２は、基本図形パターン２４に対し、製造上必須の付加図形Ｗ１，Ｗ２を計算し、基本図形パターン２４のライン幅を太くする。この結果、例えば図３に示されるような、配線パターン２２のライン幅を拡大する配線強化パターン６２が計算される。配線強化パターン６２の計算結果は、配線記憶部３２に記憶される。
【００３７】
（ハ）ステップＳ２４２において、歩留まり図形計算部１３３は、配線記憶部３２に記憶された配線結果及び図形計算ルール記憶部３３に記憶された目標マスクデータ処理計算ルールを読み出して、基本図形パターン２４に対して歩留まり改善用の付加図形Ｗ３を計算し、基本図形パターン２４のライン幅を一段階太くする。その後、ステップＳ２４３において、基本図形パターン２４と付加された付加図形Ｗ１〜Ｗ３の図形情報に対して歩留まり解析が行われ、ステップＳ２４４において、タイミング解析が行われる。ステップＳ２４５において、歩留まり解析とタイミング解析が所定の条件を満たすか否か判定される。解析の結果条件を満たせば、ステップＳ２４２に進む。
【００３８】
（ニ）ステップＳ２４２において、歩留まり図形計算部１３３が、基本図形パターン２４に対して付加図形Ｗ４を更に付加してライン幅を更に一段階太くする。その後、ステップＳ２４３，２４４において、再び歩留まり解析及びタイミング解析が行われ、ステップＳ２４５において、歩留まり解析とタイミング解析が所定の条件を満たすか否か判定される。条件を満たす場合は、再びステップＳ２４２へ進む。満たさない場合は、ステップＳ２４６へ進み、ステップＳ２４２において付加された付加図形Ｗ４を削除することにより、基本図形パターン２４のライン幅を一段階前の状態に戻す。このようにして、図３に示される歩留まり向上用配線パターン７２が計算される。歩留まり向上用配線パターン７２の計算結果は、配線記憶部３２に記憶される。
【００３９】
第１の実施の形態に係る自動設計方法によれば、例えば、図９に示すように、ステップＳ２３，２４に示す自動配置配線・図形計算工程においてデータ１００が作成される。データ１００には、配線パターン２８，２９がそれぞれ離間して配置され、配線パターン２９上にビア４９が配置されている。配線パターン２９のライン端を拡張するように、配線拡張パターン５９が配置されている。また、配線パターン２８のライン幅を拡張するように、配線強化パターン６８が配置されている。なお、半導体基板上に製造する設計目標データは、データ１０１に示されるような図形情報であると仮定する。
【００４０】
分類部１４は、データ１００の各パターンの図形の種類と特性とをそれぞれ分類して分類記憶部３４に記憶させておく。このため、ステップＳ２７において回路抽出をする場合は、基板上には実際には製造されない配線拡張パターン５９の情報を含まないデータ１０２を用いて計算できるため、基板上に実際に製造するパターン形状に基づいた解析ができ、回路抽出精度が向上する。一方、ステップＳ３０においてマスクデータ処理３０を実行する場合は、分類部１４の分類結果に基づいて、製造上の要求から付加された図形情報全てを含むデータ１０３が用いられるので、設計精度及び設計効率の向上が可能な自動設計方法が提供できる。
【００４１】
また、表示編集部１５が、図３に示す表示画面６０上において、それぞれのパターン形状と特性が明確に区別し得るように、配線結果を色分けして表示させるため、各付加図形情報が、製造上の要求から付加されたのか、回路特性上の要求から付加されたのかを、設計者が明確に区別できる。表示画面６０上に表示された各付加図形情報を用いて、設計者が手動で解析又は補正処理を行うこともできるので、製造上の要求及び回路特性上の要求の双方を満足する最適な設計を行うことが可能となる。さらに、第１の実施の形態に係る自動設計装置においては、一般的にはＳ３０のマスクデータ処理で実行される目標マスクデータ処理が、Ｓ２３，２４の自動配置配線工程において行われるため、ステップＳ３０で既に付加図形が付加されたマスクデータに対して目標マスクデータ処理を行う場合より補正の自由度が高くなり、設計効率が向上する。
【００４２】
なお、図７及び図８にフローを示した一連の設計処理は、図７及び図８と等価なアルゴリズムのプログラムにより、図１に示した自動設計装置を制御して実行できる。このプログラムは、図１に示したプログラム記憶装置２に記憶させればよい。
【００４３】
（第２の実施の形態）
第２の実施の形態に係る自動設計装置は、図１０に示すように、冗長ビア置換部１７及び冗長ビア置換記憶部３７を更に有する点が、図１に示す自動設計装置と異なる。ここで、第２の実施の形態において「冗長ビア」とは、上下の配線層の接続部分に隣接して配置される複数のビアを指す。冗長ビア置換部１７は、表示画面６０に表示されたチップ領域上の配線パターン２１，２２上のビア（シングルカットビア）を、図１１に示すように、冗長ビア（ダブルカットビア）４５及び歩留まり向上用冗長ビア４４に置換する。
【００４４】
図１１の冗長ビア４５は、設計者が電気特性上必要と設定した図形情報であると仮定する。分類部１４は、図１２に示すように、冗長ビア４５の図形情報をグループＡに分類する。歩留まり向上用冗長ビア４４は、歩留まりを向上させるために製造上の要求から付加される図形情報と仮定する。分類部１４は、歩留まり向上用冗長ビア４４の図形情報を、グループＤに分類する。図１２に示す分類結果は、図１０の分類記憶部３４に記憶される。冗長ビア置換記憶部３７は、冗長ビア置換記憶部３７が冗長ビア４５及び歩留まり向上用冗長ビア４４を配置するための制約情報等を記憶する。他は、図１に示す自動設計装置と実質的に同様である。
【００４５】
図１０に示す自動設計装置を利用した半導体集積回路の自動設計方法の一例を、図１３に示すフローチャートを用いて説明する。ステップＳ１０〜Ｓ２３に示す工程は図７のステップＳ１０〜Ｓ２３に示す工程と実質的に同様であるので、記載を省略する。
【００４６】
（イ）図１３のステップＳ２３１において、冗長ビア置換部１７が、データ記憶装置３に記憶されたフロアプラン、設計制約情報、及び配線記憶部３２に記憶された配線結果を読み出して、例えば、図３に示すようなビア４１を、図１１に示すような冗長ビア４５に置換する。冗長ビア４５の置換結果は、配線記憶部３２に記憶される。
【００４７】
（ロ）ステップＳ２４において、計算部１３は、配線記憶部３２に記憶された配線結果及び図形計算ルール記憶部３３に記憶された図形計算ルールを読み出して、図１１に示すように、チップ領域内に配置する配線拡張パターン５１，５３、配線強化パターン６２及び歩留まり向上用配線パターン７２を含む付加図形情報を計算する。付加図形情報の計算結果は、配線記憶部３２に記憶される。この時、冗長ビア置換部１７は、図３に示すビア４３を図１０に示す歩留まり向上冗長用ビア４４に置換する。置換結果は、配線記憶部３２に記憶される。
【００４８】
（ハ）ステップＳ２５において、分類部１４は、配線記憶部３２に記憶された配線パターン２１〜２３、歩留まり向上用冗長ビア４４、冗長ビア４５、配線拡張パターン５１，５２、配線強化パターン６２、及び歩留まり向上用配線パターン７２の情報を読み出して、図１２に示すように、それぞれの図形の種類と特性に応じてそれぞれ分類する。分類結果は、分類記憶部３４に記憶される。
【００４９】
（ニ）ステップＳ２６において、表示編集部１５は、分類記憶部に記憶された分類結果を読み出して、図１１に示す表示画面６０上において、それぞれのパターン形状が明確に区別し得るように、配線パターン２１，２２，２３と、歩留まり向上用冗長ビア４４と、冗長ビア４５と、配線拡張パターン５１，５３と、配線強化パターン６２と、歩留まり向上用配線パターン７２とを、それぞれ色分けして表示させる。表示結果は、表示記憶部３５に記憶させる。
【００５０】
（ホ）ステップＳ２７において、解析部１６は、配線記憶部３２に記憶された配線結果及び分類記憶部に記憶された分類結果を読み出す。例えば、図３に示す各パターンのうち、グループＢに分類された配線拡張パターン５１，５３は、製造後の基板上には存在しない図形であるので、解析部１６は、配線拡張パターン５１，５３を除いたグループＡ，Ｂ，Ｄのみの情報を参照してタイミング解析等を行い、必要に応じて修正を行う。解析結果は、解析記憶部３６に記憶される。その後、ステップＳ３０において、解析記憶部３６に記憶された解析結果に基づいて、マスクデータ処理が実行される。
【００５１】
第２の実施の形態に係る自動設計方法によれば、分類部１４が、冗長ビア４５と歩留まり向上用冗長ビア４４の情報をそれぞれ分類して分類記憶部３４に記憶させるため、例えば、解析の結果、冗長ビアの修正が必要な場合、即座に設計上編集できない冗長ビア４５を他の冗長ビアと判別できるため修正作業を効率的に実施できる。また、表示編集部１５が、図１１に示す表示画面６０上において、それぞれのパターン形状と特性が明確に区別し得るように、設計結果を色分けして表示させるため、製造上の要求から付加された付加図形と回路特性上の要求から付加された付加図形とを設計者が明確に区別できるため、製造上の要求及び回路特性上の要求の双方を満足する最適な設計を行うことが可能となる。
【００５２】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態に係る自動設計装置の一例を示すブロック図である。
【図２】本発明の第１の実施の形態に係る自動設計装置によるレイアウト結果の一例である。
【図３】本発明の第１の実施の形態に係る自動設計装置によるレイアウト結果の一例である。
【図４】本発明の第１の実施の形態に係る自動設計装置による各種図形情報の分類結果の一例を示す表である。
【図５】本発明の第１の実施の形態に係る自動設計装置の図形計算ルール（目標マスクデータ処理計算ルール）を示す表である。
【図６】本発明の第１の実施の形態に係る自動設計装置の図形計算ルール（目標マスクデータ処理計算ルール）を示す説明図である。
【図７】本発明の第１の実施の形態に係る自動設計方法を示すフローチャートである。
【図８】本発明の第１の実施の形態に係る自動設計方法の付加図形計算方法の一例を示すフローチャートである。
【図９】本発明の第１の実施の形態に係る自動設計方法に用いるデータ例を示す説明図である。
【図１０】本発明の第２の実施の形態に係る自動設計装置を示すブロック図である。
【図１１】本発明の第２の実施の形態に係る自動設計装置によるレイアウト結果の一例である。
【図１２】本発明の第２の実施の形態に係る自動設計装置による各種図形情報の分類結果の一例を示す表である。
【図１３】本発明の第２の実施の形態に係る自動設計方法を示すフローチャートである。
【符号の説明】
【００５４】
８…チップ領域
１１…自動配置部
１２…自動配線部
１３…計算部
１４…分類部
１５…表示編集部
１６…解析部
１７…冗長ビア置換部
３１…配置記憶部
３２…配線記憶部
３３…図形計算ルール記憶部
３４…分類記憶部
３５…表示記憶部
３６…解析記憶部
３７…冗長ビア置換記憶部
１３１…拡張図形計算部
１３２…強化図形計算部
１３３…歩留まり図形計算部
【図１】
0004568222.tif 000002
【図２】
0004568222.tif 000003
【図３】
0004568222.tif 000004
【図４】
0004568222.tif 000005
【図５】
0004568222.tif 000006
【図６】
0004568222.tif 000007
【図７】
0004568222.tif 000008
【図８】
0004568222.tif 000009
【図９】
0004568222.tif 000010
【図１０】
0004568222.tif 000011
【図１１】
0004568222.tif 000012
【図１２】
0004568222.tif 000013
【図１３】
0004568222.tif 000014