(57)【特許請求の範囲】
【請求項１】
メモリ制御回路と半導体メモリ装置とを含む半導体メモリシステムにおいて、
前記メモリ制御回路は、
データストローブ信号を発生するデータストローブ信号発生回路と、
前記データストローブ信号発生回路に接続し、前記データストローブ信号に同期したデータロード信号を発生するためのデータロード信号発生回路と、を含み、
前記半導体メモリ装置は、
メモリセルアレイと、
前記メモリセルアレイに接続し、前記メモリセルアレイに書き込まれるデータをバースト入力するとともに、前記データを並列化してラッチするためのデータラッチ回路と、
前記データロード信号を受け入れるとともに、前記データストローブ信号に応答して並列データロード信号を発生する並列データロード信号発生回路と、を含み、
前記データラッチ回路は、前記データストローブ信号に応答して前記データをバースト入力するとともに並列化し、前記並列データロード信号の発生に応答して前記メモリセルアレイに前記並列化されたデータを書き込み、
前記並列データロード信号は、前記データが並列化されてから前記並列データロード信号が発生するまでの時間間隔と、前記並列データロード信号が発生してからさらなる前記データが並列化されるまでの時間間隔とが同一である、ことを特徴とする半導体メモリシステム。
【請求項２】
前記メモリセルアレイはＳＤＲＡＭを含むことを特徴とする請求項１に記載の半導体メモリシステム。
【請求項３】
データストローブ信号を発生するデータストローブ信号発生回路と、
前記データストローブ信号発生回路に接続し、前記データストローブ信号に同期したデータロード信号を発生するためのデータロード信号発生回路と、を含むメモリ制御回路によって制御される半導体メモリ装置にデータを書き込むデータ書き込み方法において、
前記半導体メモリ装置は、
メモリセルアレイと、
前記メモリセルアレイに接続し、前記メモリセルアレイに書き込まれるデータをバースト入力するとともに、前記データを並列化してラッチするためのデータラッチ回路と、
前記データロード信号を受け入れるとともに、前記データストローブ信号に応答して並列データロード信号を発生する並列データロード信号発生回路と、を含み、
前記書き込み方法は、
前記データラッチ回路は、前記データストローブ信号に応答して前記データをバースト入力するとともに、前記データを並列化する段階と、
前記並列データロード信号の発生に応答して前記メモリセルアレイに前記並列化されたデータを書き込む段階と、を含み、
前記並列データロード信号は、前記データが並列化されてから前記並列データロード信号が発生するまでの時間間隔と、前記並列データロード信号が発生してからさらなる前記データが並列化されるまでの時間間隔とが同一であることを特徴とする半導体メモリのデータ書き込み方法。
【請求項４】
前記メモリセルアレイはＳＤＲＡＭを含むことを特徴とする請求項３に記載の半導体メモリのデータ書き込み方法。
【請求項５】
半導体メモリ装置を制御するためのメモリ制御回路において、
データストローブ信号を発生するデータストローブ信号発生器と、
前記データストローブ信号と同期したデータロード信号を発生するデータロード信号発生器と、
前記半導体メモリ装置にデータを書き込むために前記半導体メモリ装置に前記データストローブ信号及び前記データロード信号を提供するインタフェースとを含み、
前記半導体メモリ装置は、
前記データストローブ信号に応答して前記データをバースト入力するとともに並列化し、
前記データロード信号を受け入れるともに、前記データストローブ信号に応答して並列データロード信号を発生し、
前記並列データロード信号の発生に応答して前記半導体メモリ装置内のメモリセルアレイに前記並列化されたデータを書き込み、
前記並列データロード信号は、前記データが並列化されてから前記並列データロード信号が発生するまでの時間間隔と、前記並列データロード信号が発生してからさらなる前記データが並列化されるまでの時間間隔とが同一であることを特徴とするメモリ制御回路。
【請求項６】
前記半導体メモリ装置はＳＤＲＡＭメモリ回路を含むことを特徴とする請求項５に記載のメモリ制御回路。
【請求項７】
半導体メモリ装置を制御するためのメモリ制御方法において、
データストローブ信号を発生する段階と、
前記データストローブ信号に同期したデータロード信号を発生する段階と、
前記半導体メモリ装置にデータを書き込むために、前記データストローブ信号及び前記データロード信号を前記半導体メモリ装置に提供する段階とを含み、
前記メモリ制御方法は、
前記半導体メモリ装置は、
前記データストローブ信号に応答して前記データをバースト入力するとともに並列化する段階と、
前記半導体メモリ装置は、前記データロード信号を受け入れるとともに、前記データストローブ信号に応答して並列データロード信号を発生する段階と、
前記半導体メモリ装置は、前記並列データロード信号の発生に応答して前記半導体メモリ装置内のメモリセルアレイに前記並列化されたデータを書き込む段階と、をさらに含み、
前記並列データロード信号は、前記データが並列化されてから前記並列データロード信号が発生するまでの時間間隔と、前記並列データロード信号が発生してからさらなる前記データが並列化されるまでの時間間隔とが同一であることを特徴とするメモリ制御方法。
【請求項８】
前記半導体メモリ装置はＳＤＲＡＭメモリ回路を含むことを特徴とする請求項７に記載のメモリ制御方法。
【請求項９】
半導体メモリ装置において、
メモリセルアレイと、
前記メモリセルアレイに接続し、前記メモリセルアレイに書き込まれるデータをバースト入力するとともに、並列化してラッチするためのデータラッチ回路と、
互いに同期したデータストローブ信号及びデータロード信号を受け入れるインタフェースと、
前記データロード信号を受け入れるとともに、前記データストローブ信号に応答して並列データロード信号を発生する並列データロード信号発生回路と、を含み、
前記データラッチ回路は、前記データストローブ信号に応答して前記データをバースト入力するとともに並列化し、前記並列データロード信号の発生に応答して前記メモリセルアレイに前記並列化されたデータを書き込み、
前記並列データロード信号は、前記データが並列化されてから前記並列データロード信号が発生するまでの時間間隔と、前記並列データロード信号が発生してからさらなる前記データが並列化されるまでの時間間隔とが同一であることを特徴とする半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置はＳＤＲＡＭメモリ回路を含むことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記データストローブ信号及び前記データロード信号は、前記半導体メモリ装置をインタフェースするために、メモリ制御回路によって生成されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
半導体メモリ装置において、
互いに同期したデータストローブ信号及びデータロード信号を受け入れるインタフェースと、
データを格納するためのＳＤＲＡＭ記憶回路と、
前記データロード信号を受け入れるとともに、前記データストローブ信号に応答して並列データロード信号を発生する並列データロード信号発生回路と、
前記ＳＤＲＡＭ記憶回路に格納されるデータを、前記データストローブ信号に応答してバースト入力するとともに、並列化してラッチし、前記並列データロード信号の発生に応答して前記ＳＤＲＡＭ記憶回路に格納するデータラッチ回路と、を含み、
前記並列データロード信号は、前記データが並列化されてから前記並列データロード信号が発生するまでの時間間隔と、前記並列データロード信号が発生してからさらなる前記データが並列化されるまでの時間間隔とが同一であることを特徴とする半導体メモリ装置。
【請求項１３】
半導体メモリ装置にデータを書き込むデータ書き込み方法において、
互いに同期したデータストローブ信号及びデータロード信号を受け入れるインタフェースを提供する段階と、
データを格納するためのＳＤＲＡＭ記憶回路を提供する段階と、
前記データロード信号を受け入れるとともに、前記データストローブ信号に応答して並列データロード信号を発生する並列データロード信号発生回路を提供する段階と、
前記ＳＤＲＡＭ記憶回路に格納されるデータを、前記データストローブ信号に応答してバースト入力するとともに、並列化してラッチし、前記並列データロード信号の発生に応答して前記ＳＤＲＡＭ記憶回路に格納するデータラッチ回路を提供する段階と、を含み、
前記並列データロード信号は、前記データが並列化されてから前記並列データロード信号が発生するまでの時間間隔と、前記並列データロード信号が発生してからさらなる前記データが並列化されるまでの時間間隔とが同一であることを特徴とする半導体メモリ装置のデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、例えば、外部データロード信号を有する半導体メモリ装置、及び、直列−並列データプリフェッチ方法に関するものである。
【０００２】
【従来の技術】
ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の動作速度及び性能は、非同期式で動作するＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）よりも優れている。ＳＤＲＡＭは、外部システムクロック信号に同期して動作し、シーケンシャルデータ書き込み／読み出し動作が頻繁に実行される。
【０００３】
ＳＤＲＡＭの動作速度及び性能は、システムクロックのライジング及びフォーリングエッジの双方がデータの書き込み及び読み出しに使用されることによってさらに向上した。すなわち、クロックレートが２倍に向上した。このようなメモリ装置の形態をＤＤＲ（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）ＳＤＲＡＭという。ＤＤＲ  ＳＤＲＡＭにおいて、データストローブ信号（以下、ＤＱＳという）は、メモリデータをストローブするためにシステムクロックと連係して使用される。
【０００４】
また、ＤＤＲ  ＳＤＲＡＭは、４−ビットプリフェッチデータプロセッシング方法を利用する。一般的に、４−ビットプリフェッチＤＤＲ  ＳＤＲＡＭの書き込み動作において、データストローブ信号ＤＱＳに同期して入力される入力データは並列に入力され、書き込み命令は外部クロック信号と同期して入力される。メモリ装置は、入力／出力インタフェースに関するパラメータｔＤＱＳＳにより特徴付けされる。入力／出力インタフェースパラメータｔＤＱＳＳは、データストローブ信号ＤＱＳのドメインと外部クロック信号ＥＸＴＣＬＫのドメインとの間の差によって示される。
【０００５】
図１は従来のメモリシステム１０を概略的に示すブロック図である。システム１０は、データ及び制御信号をメモリ回路１４に提供するメモリコントローラ１２を含む。メモリ回路１４はＳＤＲＡＭ回路で構成されうる。メモリ回路１４は、ＳＤＲＡＭメモリセルを含むＳＤＲＡＭ記憶装置１８、ＳＤＲＡＭメモリセルへのデータ書き込みを制御するＳＤＲＡＭデータ入力回路１００、及びメモリ回路１４の機能を実行するのに必要な周辺回路２０を含む。
【０００６】
メモリコントローラ１２とメモリ回路１４との間のインタフェースは、アドレスＡＤＤＲ及びデータＤＩＮ信号を伝送する。また、インタフェースは、データストローブ信号ＤＱＳ、外部クロック信号ＥＸＴＣＬＫ及び命令ＣＭＤｓのような多様な制御信号とチップ選択信号ＣＳＢ、列アドレスストローブ信号ＲＡＳＢ、行アドレスストローブ信号ＣＡＳＢ、及び書き込みイネーブル信号ＷＥＢなどのようなタイミング信号を伝送する。
【０００７】
図２は、図１に示したＳＤＲＡＭデータ入力回路１００の一部を概略的に示すブロック図である。図２を参照すると、ＳＤＲＡＭ１００は、データストローブ信号ＤＱＳ及び外部クロック信号ＥＸＴＣＬＫを受け入れる。したがって、回路１００は、データストローブ信号ＤＱＳドメイン及び外部クロック信号ＥＸＴＣＬＫのドメインで動作し、各々のドメインで動作するための回路を含む。
【０００８】
データストローブ信号ドメイン回路１０１は、データＤＩＮに入力されて内部データ入力ＰＤＩＮを出力するデータ入力バッファ１１０、データストローブ信号ＤＱＳが入力されて内部データストローブ信号ＰＤＱＳを出力するデータストローブ信号入力バッファ１２０、反転されたデータストローブ信号ＰＤＱＳＢを発生するインバータ１３０及び複数のフリップフロップを含む。
【０００９】
クロック信号ドメイン回路１０３は、外部クロック信号ＥＸＴＣＬＫを受け入れて内部クロック信号ＰＣＬＫを出力するクロック入力バッファ１７０、チップ選択信号ＣＢＳ、列アドレスストローブ信号ＲＡＳＢ、行アドレスストローブ信号ＣＡＳＢ及び書き込みイネーブル信号ＷＥＢのような命令信号を受け入れる複数の命令入力バッファ１８０、バッファリングされた命令信号を受け入れて内部書き込み信号ＷＲＩＴＥを出力する命令デコーダ１９０、及び内部クロック信号ＰＣＬＫを受け入れる内部クロックブロック１９２を含む。内部書き込み信号ＷＲＩＴＥは、クロック入力バッファ１７０に入力され、内部クロック信号ＰＣＬＫを発生するために使用される。したがって、内部クロック信号ＰＣＬＫは、外部クロック信号ＥＸＴＣＬＫと同期化される。その結果、内部クロック信号ＰＣＬＫは、書き込み命令のタイミングに対する情報を示す。
【００１０】
データ入力回路１００は、４−ビットプリフェッチで動作する直列／並列−出力回路として示されている。直列データの４ビットは、データ入力バッファ１１０を通じてＤＩＮから入力され、内部データＰＤＩＮとして複数のフリップフロップに出力される。フリップフロップは、直列データの４ビットを、反転された内部データストローブ信号ＰＤＱＳＢのライジングエッジ（立ち上がりエッジ）及びフォーリングエッジ（立ち下がりエッジ）に同期した並列データの４ビットに変換する。並列データの４ビットは、システムクロックから得られるクロック信号に応答してメモリアレイに書き込まれる。本明細書では、システムクロック及び外部クロック信号ＥＸＴＣＬＫは同一である。
【００１１】
入力データＤＩＮは、順次に入力されて、予め設定された内部ノード、ここではデータラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２の第１グループに対して入力データの順序に従って並列に配列される。ノードの名称は、それに入力される信号の名称として使用される。
【００１２】
図３は図２に示したフリップフロップ１５０を示す図面である。フリップフロップ回路１５０は、信号ＰＤＱＳＢ（ＣＬＫ入力）のローレベルに応答して内部データ入力信号ＰＤＩＮ（Ｄ入力）をラッチする。図４は図２に示した他のフリップフロップ回路１６０〜１６３の図面である。フリップフロップ１６０〜１６３は、信号ＰＤＱＳＢ（ＣＬＫ入力）のローレベルに応答して入力信号（Ｄ入力）をラッチし、信号ＰＤＱＳＢのハイレベルに応答して内部ラッチされたデータを出力する。フリップフロップ１６０〜１６３の出力データは４−ビット並列構造に配列される。フリップフロプ１６４〜１６７は図４に示したことと同一の構造を有する。データラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２の第１グループにロードされたデータは、内部クロック信号ＰＣＬＫに応答してデータラインＤＩ１、ＤＩ２、ＤＩ３及びＤＩ４の第２セットにプリフェッチされる。データラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２の第１グループ上のデータは、信号ＰＣＬＫのローレベルの間データラインＤＩ１、ＤＩ２，ＤＩ３及びＤＩ４の第２セットに伝送される。第２データラインＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４は並列形態で処理され、メモリセルアレイに書き込まれる。
【００１３】
ＳＤＲＡＭ１００で、第１データライン上の４ビットデータに配列された基準信号はデータストロボ信号ＤＱＳであり、第２データライン上に並列にプリフェッチされた基準信号は内部クロック信号ＰＣＬＫであり、書き込み命令のタイミングを含む。第１データライン上に配列された４−ビットデータは内部クロックドメイン内に発生し、並列プリフェッチされた４−ビットデータは外部クロックドメインで発生する。したがって、入力／出力インタフェースパラメータｔＤＱＳＳはドメイン間の差を説明するために定義される。
【００１４】
図５及び図６は図２の書き込み動作を示すタイミング図である。図５及び図６を参照すると、クロックサイクルＣ２とクロックサイクルＣ４で第１及び第２書き込み命令ＷＲＩＴＥ１、ＷＲＩＴＥ２が各々入力される。データストローブ信号ＤＱＳは、クロックサイクルＣ３から入力が開始される。入力データＤＩＮＤ１〜Ｄ８は、データストローブ信号ＤＱＳのライジングエッジ及びフォーリングエッジに同期化して入力される。データＤ１〜Ｄ４は、第１命令ＷＲＩＴＥ１によって直列入力される。データＤ５〜Ｄ８は第２命令ＷＲＴＩＴＥ２によって直列入力される。反転された内部データストローブ信号ＰＤＱＳＢの各ライジングエッジでロードされたデータＤＦ１、ＤＳ１、ＤＦ２、ＤＳ２は、ｕｎｋｎｏｗ−ｕｎｋｎｏｗ−Ｄ１−Ｄ２（Ｃ４）、Ｄ１−Ｄ２−Ｄ３−Ｄ４（Ｃ５）、Ｄ３−Ｄ４−Ｄ５−Ｄ６（Ｃ６）、Ｄ５−Ｄ６−Ｄ７−Ｄ８（Ｃ７）である。その後に、第１データラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２のデータは、内部クロック信号ＰＣＬＫに応答して第２データラインＤＩ１、ＤＩ２、ＤＩ３及びＤ１４にロードされる。
【００１５】
図５及び図６は、データストロボ信号ＤＱＳの発生と外部クロック信号ＥＸＴＣＬＫの発生との間の相互タイミングに関して、ＣＡＳＥ  Ｉ及びＣＡＳＥ  ＩＩを各々示している。また、図５及び図６には、比較を目的として理想的なケース（ＩＤＥＡＬ）も示されている。パラメータｔＤＱＳＳは、書き込み命令による外部クロック信号ＥＸＴＣＬＫのライジングエッジの発生とデータストローブ信号ＤＱＳの第１ライジングエッジの発生との間の時間を示す。理想的なケースにおいて、信号ＤＱＳのライジングエッジは、クロックサイクルＣ３のスタート点で信号ＥＸＴＣＬＫのライジングエッジと同時に発生する。ＣＡＳＥ  Ｉ（図５参照）において、パラメータｔＤＷＳＳｍｉｎは、クロックサイクルＣ３における信号ＥＸＴＣＬＫのライジングエッジの以前に信号ＤＱＳが発生する時間間隔または遅延されたＤＱＳを示しており、ＣＡＳＥ  ＩＩ（図６参照）のパラメータｔＤＷＳＳｍａｘは、クロックサイクルＣ３における信号ＥＸＴＣＬＫのライジングエッジの以後に信号ＤＱＳが発生する時間間隔または遅延されたＤＱＳを示している。
【００１６】
図６に示したＣＡＳＥ  ＩＩを参照すると、パラメータｔＤＱＳＳｍａｘが増加することによって、パラメータ内部ｔＤＱＳＳｍａｘは減少する。図５に示したＣＡＳＥ  Ｉを参照すると、パラメータｔＤＱＳＳｍｉｎが減少することによって、パラメータ内部ｔＤＱＳＳｍｉｎが減少する。パラメータ内部ｔＤＱＳＳｍａｘ、 内部ｔＤＱＳＳｍｉｎは、メモリ書き込みフェッチウィンドウ（ｍｅｍｏｒｙ  ｗｒｉｔｅ  ｆｅｔｃｈ  ｗｉｎｄｏｗ）内の信号ＰＣＬＫの内部タイミングマージン、すなわち、内部マージン１ＩＭ１及び内部マージン２ＩＭ２を各々示す。内部クロック信号ＰＣＬＫのこのようなタイミングマージンが減少すると、回路の高い周波数動作を低下させることになりうる。ＣＡＳＥ  ＩＩで、タイミングマージンＩＭ１である内部ｔＤＱＳＳｍａｘが十分に減少すると、例えば、フリップフロップ１６４〜１６７で要求されるセットアップ時間が侵食され、結果的に、回路の誤動作が誘発される。一方、ＣＡＳＥ  Ｉで、タイミングマージンＩＭ２である内部ｔＤＱＳＳｍｉｎが過度に減少すると、例えば、フリップフロップ１６４〜１６７で要求するホールド時間が侵食され、結果的に、回路の誤動作を誘発する。したがって、回路の動作周波数が高ければ、このような問題はさらに悪化する。
【００１７】
ここで、第１データラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２上にデータＤ１、Ｄ２、Ｄ３及びＤ４をプリフェッチするために、内部クロック信号ＰＣＬＫは、データスタートタイミングポイントとデータ終了タイミングポイントとの間で発生するように設計される。パラメータ内部ｔＤＱＳＳｍａｘ、 内部ｔＤＱＳＳｍｉｎのタイミングマージンがさらに大きければ、メモリ装置の周波数特性をさらに向上させることができる。しかし、高い動作周波数は、パラメータ内部ｔＤＱＳＳｍａｘ、 内部ｔＤＱＳＳｍｉｎのタイミングマージンを悪化させる。データの量が多ければ、プロセス、電圧及び温度ＰＴＶの変化が大きく、ｔＤＱＳＳのタイミングマージンが減少する。また、このような変化のために、エンジニアが回路を設計することがさらに難しくなる。
【００１８】
したがって、入力／出力インタフェースパラメータｔＤＱＳＳをなくし、高い周波数範囲で確実に書き込み動作を実行可能な半導体装置が要求される。
【００１９】
【課題を解決するための手段】
本発明の一特徴によると、半導体メモリシステム及び方法が開示される。前記メモリシステムは、データストローブ信号及び前記データストローブ信号に同期したデータロード信号を発生するメモリ制御回路を含む。前記システムはまた、データを格納するためのメモリ回路を含む。前記メモリ回路は、前記データストローブ信号及び前記データロード信号を受け入れ、前記データストローブ信号及び前記データロード信号に応答してデータを格納する。
【００２０】
本発明の一実施形態において、前記メモリ回路はＳＤＲＡＭメモリ回路である。前記メモリ回路は、前記データロード信号に応答して並列ロード信号を発生するロード信号発生回路を含む。前記メモリ制御回路は、前記データロード信号を発生するためのデータロード信号発生回路を含む。前記データロード信号は、前記データストローブ信号に同期して前記データロード信号を発生する。
【００２１】
本発明の他の側面として、メモリ制御回路及び半導体メモリ装置を制御するための方法が開示される。前記方法は、互いに同期したデータストローブ信号及びデータロード信号を発生する段階と、前記データストローブ信号及び前記データロード信号に応答して前記半導体メモリにデータを書き込む段階とを含む。
【００２２】
本発明の更に他の側面として、半導体メモリ装置が開示される。前記半導体メモリ装置は、データストローブ信号及びデータロード信号を受け入れるインタフェースを含み、前記データストローブ信号及びデータロード信号は互いに同期化される。また、前記メモリ装置は、前記データストローブ信号及びデータロード信号に応答して前記半導体メモリ装置にデータを書き込む書き込み回路を含む。
【００２３】
本発明によると、データストローブ信号及びデータロード信号が互いに同期化されるので、例えば、従来の技術におけるようなパラメータｔＤＱＳＳが除去されうる。したがって、ロード信号で内部タイミングマージンが調和（ｂａｌａｎｃｅ）する。その結果、回路の機能的パラメータ（例えば、セットアップ及びホールド時間が侵食されない。したがって、回路の高周波数動作が非常に向上する。
【００２４】
【発明の実施の形態】
図７は、本発明の望ましい実施形態によるメモリシステム５０を示すブロック図である。システム５０は、データ及び制御信号をメモリ回路５００に提供するメモリコントローラ５２を含む。メモリ回路５００は、例えばＳＤＲＡＭ回路で構成されうる。メモリ回路５００は、ＳＤＲＡＭメモリセルを含むＳＤＲＡＭ記憶装置５６０と、ＳＤＲＡＭメモリセルへのデータ書き込みを制御し、メモリ回路５００の他の機能を実行するＳＤＲＡＭデータ入力及び制御回路６０を含む。
【００２５】
メモリコントローラ５２とメモリ回路５００との間のインタフェースは、アドレスＡＤＤＲ及びデータＤＩＮ信号を伝達する。また、インタフェースは、データストローブ信号ＤＱＳ、外部クロック信号ＥＸＴＣＬＫ及び命令ＣＭＤｓを含む多様な制御信号と、チップ選択信号ＣＳＢ、行アドレスストローブ信号ＲＡＳＢ、列アドレスストローブ信号ＣＡＳＢ及び書き込みイネーブル信号ＷＥＢを含むタイミング信号を伝達する。本発明の１つの実施形態によると、メモリコントローラ５２とメモリ回路５００との間のインタフェースは、データストローブ信号ＤＱＳに同期した外部データロード信号ＤＬを含む。外部データロード信号ＤＬは、メモリ回路５００内のデータのラッチを同期させるために使用され、その結果、パラメータｔＤＤＱＳＳは使用されず、したがって、フェッチウィンドウ内部マージンパラメータも使用されない。これがシステムの高周波性能を非常に向上させる。
【００２６】
図８は図７に示したメモリコントローラ５２の一実施形態を示す図面である。メモリコントローラ５２は、図面に示した回路間のインタフェースを実行するプロセッサ７１を含む。また、コントローラ５２は、外部クロック信号ＥＸＴＣＬＫを発生及び出力する外部クロック発生器７３、ＤＱＳ信号を発生及び出力するＤＱＳ信号発生器７５、外部データロード信号ＤＬを発生及び出力する外部データロード信号発生器７７、データ信号ＤＩＮを発生及び出力するデータ発生器７９、アドレス信号ＡＤＤＲを発生及び出力するアドレス発生器８１、そしてシステムで使用される多様な命令信号ＣＭＤを発生及び出力する命令発生器８３を含む。ここでは、独立した信号発生回路が各々の信号または信号のセットを発生することで示されているが、これらの信号発生回路は結合されることができ、そして／または、プロセッサ７１によって信号発生機能の一部または全体が実現されることができる。また、ＤＬ信号がＤＱＳ信号に同期して発生するので、ここではＤＱＳ信号発生器７５及びＤＬ信号発生器７７が互いにインタフェースされるものとして示されている。
【００２７】
図９は本発明の望ましい実施形態によるＳＤＲＡＭメモリ回路５００のブロック図である。図９を参照すると、ＳＤＲＡＭ５００は、データストローブ信号ＤＱＳが入力されて内部データストローブ信号ＰＤＱＳを出力するＤＱＳ入力バッファ５１０、データＤＩＮが入力されて内部入力データＰＤＩＮを出力するデータ入力バッフア５２０、データロード信号ＤＬを受け入れて内部データロード信号ＰＤＬを出力するデータロード入力バッファ５３０、データラッチ回路５４０、並列ロード信号発生回路５５０、及びメモリセルアレイ５６０を含む。データストローブ信号入力バッファ５１０、データ入力バッファ５２０及びデータロード入力バッファ５３０は、従来の入力バッファと同様に構成されうる。内部信号ＰＤＱＳ、ＰＤＩＮ及びＰＤＬを各々発生するために、ＤＱＳ入力バッファ５１０はデータストローブ信号ＤＱＳを一時的に保持し、データ入力バッファ５２０はデータＤＩＮを一時的に保持し、データロード入力バッフア５３０はデータロード信号ＤＬを一時的に保持する。
【００２８】
データラッチ回路５４０は、内部データストローブ信号ＰＤＱＳに応答してデータ入力バッファ５２０の出力から内部データ入力ＰＤＩＮをロードし、これを並列ロード信号発生回路５５０から出力される並列ロード信号ＰＬＯＡＤに応答してメモリセルアレイ５６０に伝達する。並列ロード信号発生回路５５０は、データロード入力バッファ５３０から出力される内部データロード信号ＰＤＬを受け入れ、ＤＱＳ入力バッファ５１０から出力される内部データストローブ信号ＰＤＱＳに応答して並列ロード信号ＰＬＯＡＤを発生する。
【００２９】
図１０は図９に示したデータラッチ回路５４０及び並列ロード信号発生回路のブロック図である。図１０を参照すると、データラッチ回路５４０は、反転された内部データストローブ信号ＰＤＱＳＢを発生するインバータ１３０、反転された内部データストローブ信号ＰＤＱＳＢに応答して第１グループのデータラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２上に内部データＰＤＩＮをロードするデータロード回路５４２、及び第１グループのデータライン上のデータをプリフェッチ及びラッチし、並列ロード信号ＰＬＯＡＤに応答して、第２グループのデータラインに対してラッチされたデータを伝達するデータフェッチ回路５４４を含む。
【００３０】
データロード回路５４２は、複数のフリップフロップ１５０及び１６０〜１６３を含む。第１フリップフロップ１５０は、図３に示したフリップフロップと同様に構成され、内部データストローブ信号ＰＤＱＳＢのハイレベルに応答して内部データ入力ＰＤＩＮをラッチする。他のフリップフロップ１６０〜１６３は、図４に示したフリップフロップと同様に構成される。第２フリップフロップ１６０は、反転された内部データストローブ信号ＰＤＱＳＢのローレベルに応答してデータＰＤＩＮをラッチし、続けて、反転された内部データストローブ信号ＰＤＱＳＢのハイレベルに応答して、ラッチされたデータを第１グループの４番目のデータラインＤＳ２にロードする。第３フリップフロップ１６１は、反転された内部データストローブ信号ＰＤＱＳＢのローレベルに応答してフリップフロップ１５０の出力をラッチし、続けて、信号ＰＤＱＳＢのハイレベルに応答して、第１グループの第３データラインＤＦ２に対してラッチされたデータをロードする。第４フリップフロップ１６２は、反転された内部データストローブ信号ＰＤＱＳＢのローレベルに応答して第１フリップフロップ１５０の出力をラッチし、続けて、信号ＰＤＱＳＢのハイレベルに応答して、第１グループの第２データラインＤＳ１に対してラッチされたデータをロードする。第５フリップフロップ１６３は、反転された内部データストロボ信号ＰＤＱＳＢのローレベルに応答して第１フリップフロップ１５０の出力をラッチし、続けて、信号ＰＤＱＳＢのハイレベルに応答して、第１グループの第４データラインＤＦ１に対してラッチされたデータをロードする。
【００３１】
データフェッチ回路５４４は、第１グループのデータライン上にデータＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２をラッチし、ラッチされたデータを第２グループのデータラインＤＩ１、ＤＩ２、ＤＩ３及びＤＩ４に伝達する。第６乃至第９フリップフロップ１６４〜１６７は、図４に示したフリップフロップと同様に構成される。第２データラインＤＩ１、ＤＩ２、ＤＩ３及びＤＩ４上のデータは、メモリセルアレイ５６０に格納される。データフェッチ回路５４４は、並列ロード信号ＰＬＯＡＤに応答して第１グループの第１データライン上のデータをラッチする第６フリップフロップ１６４、並列ロード信号ＰＬＯＡＤに応答して第１グループの第２データライン上のデータをラッチする第７フリップフロップ１６５、並列ロード信号ＰＬＯＡＤに応答して第１グループの第３データライン上のデータをラッチする第８フリップフロップ１６６、並列ロード信号ＰＬＯＡＤに応答して第１グループの第４データライン上のデータをラッチする第９フリップフロップ１６７を含む。
【００３２】
並列ロード信号発生回路５５０は、内部データストローブ信号ＰＤＱＳに応答して内部データロード信号ＰＤＬをラッチし、並列ロード信号ＰＬＯＡＤを発生する。並列ロード信号ＰＬＯＡＤは、内部データストローブ信号ＰＤＱＳの４番目のライジングエッジで活性化される。並列ロード信号発生回路５５０は、データストローブ信号ＤＱＳ（内部データストロボ信号ＰＤＱＳ）に応答してデータロード信号ＤＬ（内部データロード信号ＰＤＬ）をラッチする第１０フリップフロップ５５１、データストローブ信号に応答して第１０フリップフロップ５５１の出力をラッチする第１１フリップフロップ５５２、データストローブ信号に応答して第１１フリップフロップ５５２の出力をラッチする第１２フリップフロップ５５３、及びデータストローブ信号に応答して第１２フリップフロップ５５３の出力をラッチする第１３フリップフロップ５５４を含む。
【００３３】
並列ロード信号ＰＬＯＡＤを活性化させるフリップフロップの数は、書き込みレイテンシの数及びバーストデータの数により定義される。書き込みレイテンシは、書き込み命令の初期化及び第１データ入力の間の時間間隔内のクロックサイクルの数により定義される。ここでは、書き込みレイテンシが１であり、バーストデータの数が４である場合が説明されている。データは、データストローブ信号ＤＱＳのライジングエッジ及びフォーリングエッジの双方で入力され、並列ロード信号ＰＬＯＡＤは、４つのフリップフロップ５５１〜５５４を通過した後に活性化され、並列データをプリフェッチする。フリップフロップの数は、書き込みレイテンシ及びデータのバースト長さに従って変更することができる。書き込みレイテンシ及びバースト長さは、パワーアップシーケンスで定義される。一般的に、ＤＲＡＭは、このような設定のために、モードレジスタセット（ｍｏｄｅｒｅｇｉｓｔｅｒ  ｓｅｔ：ＭＲＳ）を使用する。
【００３４】
図１１は本発明の望ましい実施形態による書き込み動作のタイミング図である。図１１を参照すると、クロックサイクルＣ２でデータロード信号ＤＬは、データストローブ信号ＤＱＳに応答して第１書き込み命令ＷＲＩＴＥ１と共に入力される。また、クロックサイクルＣ４において、データロード信号ＤＬは、データストローブ信号ＤＱＳに応答して第２書き込み命令ＷＲＩＴＥ２と共に入力される。書き込み命令ＷＲＩＴＥ１、ＷＲＩＴＥ２は、クロック信号ＥＸＴＣＬＫの二サイクル間隔で入力される。ＤＤＲ  ＳＤＲＡＭの場合には、入力データは、データストローブ信号ＤＱＳのエッジごとに、すなわち、ライジングエッジ及びフォーリングエッジに応答して入力される。データＤ１〜Ｄ４は、第１書き込み命令ＷＲＩＴＥ１によりバースト入力される。データＤ５〜Ｄ８は、第２書き込み命令ＷＲＩＴＥ２によりバースト入力される。入力データＤＩＮ及びデータロード信号ＤＬは、データストローブ信号ＤＱＳと同期して入力される。
【００３５】
クロックサイクルＣ３において、データＤ１、Ｄ２は、反転された内部データストローブ信号ＰＤＱＳＢに応答して第１グループのデータラインＤＦ２、ＤＳ２上にロードされる。クロックサイクルＣ４において、データＤ１、Ｄ２、Ｄ３及びＤ４は、反転された内部データストローブ信号ＰＤＱＳＢに応答して第１グループのデータラインＤＦ１、ＤＳ１，ＤＦ２、ＤＳ２上にロードされる。クロックサイクルＣ５において、データＤ３、Ｄ４、Ｄ５及びＤ６は、信号ＰＤＱＳＢに応答して第１グループのデータライン上にロードされる。データＤ４及びＤ５は、連続する書き込み命令ＷＲＩＴＥ２によって入力される。クロックサイクルＣ６において、データＤ５、Ｄ６、Ｄ７及びＤ８は、信号ＰＤＱＳＢに応答して第１グループのデータライン上にロードされる。
【００３６】
クロックサイクルＣ２において、データロード信号ＤＬは、データストローブ信号ＤＱＳのライジングエッジに応答して第１書き込み命令ＷＲＩＴＥ１と共に入力される。信号ＤＬは、クロックサイクルＣ５で内部並列ロード信号ＰＬＯＡＤを発生するために、並列ロード信号発生回路５５０で使用される。並列ロード信号発生回路５５０は４つのフリップフロップを含むので、信号ＰＬＯＡＤはクロックサイクルＣ５で活性化される。他の実施形態において、並列ロード信号ＰＬＯＡＤは、パルス信号発生器（図示せず）によって発生してもよい。クロックサイクルＣ４において、データロード信号ＤＬは、データストローブ信号ＤＱＳのライジングエッジに応答して第２書き込み命令ＷＲＩＴＥ２と共に入力され、クロックサイクルＣ７において、内部並列ロード信号ＰＬＯＡＤを発生するために並列ロード信号発生回路５５０によって使用される。
【００３７】
クロックサイクルＣ５において、並列ロード信号ＰＬＯＡＤは、第１グループのデータラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２上のデータＤ１、Ｄ２、Ｄ３及びＤ４と内部タイミングマージン１（図１１中では、”内部マージン１”）及び内部タイミングマージン２（図１１中では、”内部マージン２”）を有する。データロード信号ＤＬがデータストローブ信号ＤＱＳと同期して入力されるので、内部タイミングマージン１及び２は、同一のＤＱＳドメイン内にある。これらの内部マージンは同一の時間間隔である。その結果、従来技術のシステムにおけるようなホールド時間及びセットアップ時間の侵食を除去することが可能である。したがって、高周波動作が非常に向上する。第１グループのデータライン上のデータＤ１、Ｄ２、Ｄ３及びＤ４が並列ロード信号ＰＬＯＡＤに応答して第２グループのデータラインＤＩ１、ＤＩ２，ＤＩ３及びＤＩ４に伝達される。クロックサイクルＣ７における動作は、クロックサイクルＣ５の動作と類似であるので、説明を省略する。
【００３８】
その結果、データストローブ信号ＤＱＳ及び外部クロック信号ＥＸＴＣＬＫの間の入力／出力パラメータｔＤＱＳＳｍｉｎ／ｍａｘは本発明が適用された回路には存在せず、データストローブ信号ＤＱＳ及びデータロード信号ＤＬは常に同期化して入力される。したがって、従来に比べてタイミングマージンが広くなる。
【００３９】
図１２は並列ロード信号ＰＬＯＡＤの活性化タイミングの変化を示すタイミング図である。並列ロード信号ＰＬＯＡＯの活性化タイミングは、図１２に示した第１グループのデータラインのタイミング変化に従って変化する。図１２に示した条件下で、システムの動作は、図１１に示したシステムのそれと類似であるので、重複した説明を避けるため、これについての説明を省略する。
【００４０】
例示的な望ましい実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限定されないことが理解されるべきである。むしろ、本発明の範囲には、多様な変形例及びそれと類似したあらゆる構成が含まれうる。したがって、特許請求の範囲はそのような変形例及びそれと類似したあらゆる構成を含むものとして広く解釈されるべきである。
【００４１】
【発明の効果】
前述のように、本発明によると、データストローブ信号及びデータロード信号が互いに同期化されるので、例えば、従来の技術のパラメータｔＤＱＳＳが除去される。したがって、ロード信号で内部タイミングマージンが調和（ｂａｌａｎｃｅ）される。その結果、回路の機能的パラメータ（例えば、セットアップ及びホールド時間）が侵食されない。したがって、回路の高周波数動作が非常に向上する。
【図面の簡単な説明】
【図１】従来のメモリシステムを概略的に示すブロック図である。
【図２】図１に示したＳＤＲＡＭデータ入力回路の一部を示す図面である。
【図３】図２に示したフリップフロップ回路の図面である。
【図４】図２に示した他のフリップフロップ回路の図面である。
【図５】図２の書き込み動作を示すタイミング図である。
【図６】図２の書き込み動作を示すタイミング図である。
【図７】本発明の望ましい実施形態によるメモリシステムを示すブロック図である。
【図８】図７に示したメモリコントローラの一実施形態を示すブロック図である。
【図９】本発明の望ましい実施形態によるＳＤＲＡＭメモリ回路のブロック図である。
【図１０】図９に示したデータラッチ回路及び並列ロード信号発生回路を示すブロック図である。
【図１１】本発明の望ましい実施形態による書き込み動作のタイミング図である。
【図１２】図１１に示した書き込み動作における並列ロード信号ＰＬＯＡＤの活性化タイミングの変化を示すタイミング図である。
【符号の説明】
５００  ＳＤＲＡＭメモリ回路
５１０  ＤＱＳ入力バッファ
５２０  データ入力バッファ
５３０  データロード入力バッファ
５４０  データラッチ回路
５５０  並列ロード信号発生回路
５６０  メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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