(57)【特許請求の範囲】
【請求項１】
所定の電圧範囲内で供給電圧を受取ることができる供給電圧入力を有し、この所定の範囲よりも高いオンチップ電圧を使用する集積回路上の部品を含む集積回路において、
ブースト信号の遷移に応答して集積回路上のノードにオンチップ電圧をブーストする、供給電圧入力とブースト信号に結合された電圧ブースト回路であり、該電圧ブースト回路は遷移に応答して第１しきい値までブーストの第１速度でオンチップ電圧をブーストする第１モードと、第１しきい値の後、第２しきい値までブーストの第２速度でオンチップ電圧をブーストする第２モードとを有し、第２速度は第１速度よりも遅い、電圧ブースト回路と、
集積回路上のノード及び電圧ブースト回路と結合し、ノードが第１しきい値に到達した時に電圧ブースト回路に信号を供給し、そしてノードが第２しきい値に到達した時に電圧ブースト回路に信号を供給する検出回路と、を有し、
前記検出回路が、
ノードが第１しきい値に到達する第１時間間隔の内に電圧ブースト回路が第１速度でブーストし続ける間に電圧ブースト回路に第１制御信号を供給する、ノードに結合された第１検出回路と、
ノードが第２しきい値に到達する第２時間間隔の内に電圧ブースト回路が第２速度でブーストし続ける間に電圧ブースト回路に第２制御信号を供給する、ノードのオンチップ電圧が第２時間間隔中に第１時間間隔よりも少なく増加するようにした、ノードに結合された第２検出回路とを含む集積回路。
【請求項２】
電圧ブースト回路が、
集積回路のノードに結合された第１端子と第２端子とを有するキャパシターと、
第１モード中に第１速度で電流を供給し、第２モード中に第２速度で電流を供給することにより、キャパシターの第２端子に遷移を供給する、キャパシターの第２端子に結合した駆動回路と、
を有する請求項１に記載の集積回路。
【請求項３】
駆動回路が、
ブースト信号を受取るために接続された入力と、キャパシターの第２端子に結合された出力と、第１及び第２電源供給端子とを有する反転器と、
第１速度で第１モード供給電流を有し、そして第２速度で第２モード供給電流を有する第１及び第２電源供給端子の１つに結合された電流源と、
を有する請求項２に記載の集積回路。
【請求項４】
電圧ブースト回路が、
第１端子と第２端子を有する第１キャパシターと、このキャパシターの第２端子に結合されたアノードと集積回路のノードに結合されたカソードと有するダイオードと、第１キャパシターに第１遷移信号を供給するキャパシターの第１端子に結合された駆動回路と、を含む第１段と、
集積回路上のノードに結合された第１端子と第２端子を有する第２キャパシターと、第２キャパシターの第２端子に結合されて第１モード中に第１速度で電流を供給しそして第２モード中に第２速度で電流を供給することによりキャパシターの第２端子にブースト信号の遷移を供給する第２駆動回路と、を含む第２段と、
を有する請求項１に記載の集積回路。
【請求項５】
ダイオードのアノードに結合された第１予備充電回路と、第１遷移信号前に第２キャパシターの第１端子とノードを開始電圧に予備充電するノードに結合された第２予備充電回路とを備えた請求項４に記載の集積回路。
【請求項６】
第１遷移信号とブースト信号の遷移を発生するために事象に応答する論理を含む請求項４に記載の集積回路。
【請求項７】
ブースト回路がブースト信号の遷移後に５ナノ秒以下で第１しきい値に達する請求項１に記載の集積回路。
【請求項８】
ブースト回路がブースト信号の遷移後に２ナノ秒又はそれ以下で第１しきい値に達する請求項１に記載の集積回路。
【請求項９】
メモリセルの配列と、
配列のメモリセルの行に結合された複数のワード線と、
配列のメモリセルの列に結合された複数のビット線と、
集積回路上の前記ノードからワード線電圧を選択されたワード線上に駆動する、複数のワード線に結合された１組のワード線駆動回路と、
集積回路上の事象を検出して、ブースト信号の遷移を発生する論理と、
を含む請求項１に記載の集積回路。
【請求項１０】
予め定められた範囲の電圧内の供給電圧を受取ることができる供給電圧入力を有する集積回路メモリであって、
メモリセルの配列と、
少なくとも１つのアドレス入力と、
配列のメモリセルの行に結合された複数のワード線と、
配列のメモリセルの列に結合された複数のビット線と、
予め定められた範囲の供給電圧よりも高いワード線電圧を集積回路上のノードから選択されたワード線上に駆動する、複数のワード線に結合された１組のワード線駆動回路と、
集積回路上の事象を検出して、予備充電信号と、少なくとも１つのアドレス入力の遷移に応答して予備充電信号後にブースト信号の第１遷移と、第１遷移後にブースト信号の第２遷移と、を発生し、第１及び第２予備充電回路が予備充電信号に応答する論理と、
供給電圧入力に結合され、そしてブースト信号を受取り、集積回路上のノードにオンチップ電圧をブーストする電圧ブースト回路とを備え、該電圧ブースト回路は、
第１端子と第２端子を有する第１キャパシターと、このキャパシターの第２端子に結合されたアノードと集積回路のノードに結合されたカソードと有するダイオードと、第１キャパシターに第１遷移を供給するキャパシターの第１端子と結合された駆動回路と、を含む第１段と、
集積回路上のノードに結合された第１端子と第２端子を有する第２キャパシターと、第２キャパシターの第２端子と結合されて第１しきい値に到達するまで第１速度で電流を供給しそして第２しきい値に到達するまで第２速度で電流を供給することによりキャパシターの第２端子にブースト信号の第２遷移を供給する第２駆動回路と、を含み、第１しきい値には第２遷移において５ナノ秒より短い時間で到達し、第１速度よりも第２速度が遅い、第２段と、
ダイオードのアノードに結合された第１予備充電回路と、第１遷移信号前に第２キャパシターの第１端子とノードを開始電圧に予備充電するノードに結合された第２予備充電回路と、
集積回路上のノード及び電圧ブースト回路と結合し、ノードが第１しきい値に到達した時に電圧ブースト回路に信号を供給し、そしてノードが第２しきい値に到達した時に電圧ブースト回路に信号を供給する検出回路とを有し、この検出回路が、
ノードが第１しきい値に到達する第１時間間隔の内に電圧ブースト回路が第１速度でブーストし続ける間に電圧ブースト回路に第１制御信号を供給する、ノードに結合された第１検出回路と、
ノードが第２しきい値に到達する第２時間間隔の内に電圧ブースト回路が第２速度でブーストし続ける間に電圧ブースト回路に第２制御信号を供給する、ノードのワード線電圧が第２時間間隔中に第１時間間隔よりも少なく増加するようにした、ノードに結合された第２検出回路と、
を含む集積回路。
【請求項１１】
第２駆動回路が、
ブースト信号を受取るために接続された入力と、第２キャパシターの第２端子及び第１及び第２電源供給端子に結合された出力とを有する反転器と、
第１速度での第１モード供給電流を有し、そして第２速度での第２モード供給電流を有する第１及び第２電源供給端子の１つに結合された電流源と、
を含む請求項１０に記載の集積回路。
【請求項１２】
メモリセルの配列がＲＯＭセルを含む請求項１０に記載の集積回路。
【請求項１３】
メモリセルの配列がフローテイングゲート・メモリセルを含む請求項１０に記載の集積回路。
【請求項１４】
ブースト回路がブースト信号の遷移後に２ナノ秒又はそれ以下で第１しきい値に達する請求項１０に記載の集積回路。
【発明の詳細な説明】
【０００１】
背景技術
発明の属する技術分野
本発明は、チップに供給された電源電圧範囲外の電圧をチップ上で発生するためのオンチップ電圧発生技術に関し、より詳細には、電源電圧がメモリ内のデータを検出するのに必要な読出し電位よりも低い、フラッシュメモリ、マスクＲＯＭ、及びＳＲＡＭなどの低パワーメモリ装置上のワード線電圧の発生に関する。
【０００２】
従来の技術
従来、集積回路は、±１０％の指定された範囲内で、約５ボルトの電源電圧で動作するように製造されていた。もちろん、他の電源電圧も使用されいる。現在の傾向は、多くの応用について、より低い電源電圧で動作するように集積回路を設計する。一般に、より低い電圧は装置のより低いパワー動作を生じ、小さい装置中で電池でもって容易に供給できる。例えば、標準として出現している低電源電圧の１つは、約２．７乃至約３．６ボルトの範囲で動作することを指定している。さらに低い電圧の周辺の他の標準も開発されている。
【０００３】
しかし、オンチップ回路はしばしばいくつかの目的のためにより高い電圧で動作するように設計されている。例えば、フラッシュメモリなどのメモリ装置において、メモリセルへゲート電圧を供給するワード線はしばしば、４ボルト又はそれ以上の読出し電圧で動作するように設計されている。従って、低電源電圧はワード線を駆動するのに十分に高いオンチップ電圧を直接供給するのには不十分である。この問題は、チップ上により高い動作電圧を供給するために集積回路上にチャージ・ポンプ又は他の電圧供給ブースタを含むことで処理している。例えば、米国特許番号第５，５１１，０２６号「複数密度及び低電源メモリ用参照追跡を有するブートされて調節されたゲート電源」を参照。この‘０２６特許は、電源電位よりも高いレベルのワード線電圧を供給するために構成されたチャージ・ポンプを有する集積回路メモリを記載している。さらに‘０２６特許は、標準の電源電位を使用することで普通利用可能なよりもより大きな動作マージンがメモリセル状態間で与えられるように、マルチレベル／メモリ装置のための複数のワード線電圧を提供するためのオンチップ・チャージポンプの使用を記載している。
【０００４】
これらの目的に対するオンチップ・チャージポンプの従来の手法に関連した１つの問題は、速度を犠牲することなく良く調節された出力レベルを発生することの困難性から発生する。良く調節されたレベルは、読出し電圧の狭いマージンで動作するセル当りマルチレベルのメモリ装置又は低電圧装置において特に重要である。しかし、高速に読み出すことが好ましい。チャージポンプ出力を良く調節されたレベルに安定化するのに必要な時間は、読出し操作又は操作のためにチャージポンプにより発生された出力を必要とする操作について遅延の顕著な部分を寄与する。
【０００５】
従って、高速に動作しそしてオンチップ電圧のより正確な制御を提供する集積回路に使用するオンチップ電圧供給回路を提供することが望まれる。
【０００６】
発明の開示
本発明は、フラッシュメモリ装置などの低電源電圧（例えば、２．７乃至３．６ボルト）を持った集積回路に使用するのに好適なオンチップ電圧発生回路を提供する。本発明の１つの観点によれば、予め指定された範囲の電圧内の供給電位を受取ることができる供給電圧入力を有する集積回路であって、予め指定された範囲内の供給電圧よりも高いオンチップ電圧を使用する集積回路上の部品を含む集積回路として特徴付けられる。電圧ブースト回路が供給電圧入力と、ブースト信号の遷移に応答して集積回路上のノードにオンチップ電圧をブーストするブースト信号に結合される。電圧ブースト回路は、遷移に応答して第１しきい値まで第１速度のブーストでオンチップ電圧をブーストする第１モードと、第１しきい値に到達した後、第２速度のブーストでオンチップ電圧をブーストする第２モードとを有する。好ましいシステムでは第２速度のブーストは第１速度のブーストよりも遅い。検出回路はオンチップ電圧を受取る集積回路上のノードと、電圧ブースト回路とに結合されている。検出回路は、ノードが第１しきい値に達した時、電圧ブースト回路に信号を与え、ノードが第２しきい値に達した時に電圧ブースト信号回路に信号を与える。本発明の１つの観点によれば、第１しきい値は５ナノ秒以下で到達される。より好ましくは、ブースト信号の遷移の２ナノ秒以下である。
【０００７】
本発明の１つの観点によれば、検出回路はノードが第１しきい値に到達する第１時間間隔内に第１制御信号を電圧ブースト回路へ供給する第１検出器を含む。第１時間間隔中、電圧ブースト回路は第１速度でブーストし続ける。第２検出器がノードに結合され、そしてノードが第２しきい値に到達する第２時間間隔内に電圧ブースト回路へ第２制御信号を供給する。第２時間間隔中、電圧ブースト回路は、ノード上のオンチップ電圧が第１時間間隔中よりも第２時間間隔中が少なく増加するように、第２速度でブーストし続ける。電圧ブースト回路の信号と第２検出器の第２しきい値の検出との間の時間間隔中のこのより遅い増加が、第２しきい値の通過に応答してより正確に電圧ブースト回路のオフを制御することを可能にする。これは正確なカットオフを維持しながら、信号の遷移に応答して、電圧のポンピングの初期部の差異の大変高速なブーストを可能にする。
【０００８】
本発明の別の観点によれば、電圧ブースト回路は、キャパシタ、及びこのキャパシタの１つの端子に結合した駆動回路を含む。駆動回路は、第１モード中に第１速度で電流を供給することによりキャパシタに遷移を供給し、そして第２モード中に第２速度で電流を供給する。１つの手法において、駆動回路は入力がブースト信号受取るために接続され、そして出力がキャパシタに結合された反転器を含む。反転器は第１及び第２電源端子と、第１速度での第１モード供給電流と第２速度での第２モード供給電流とを有する第１及び第２電源端子のいずれか１つに結合された電流源とを有する。このようにして、キャパシタ上の電圧の増加速度は、より速い速度及びより遅い速度でのポンピングを設定するために第１及び第２モードで制御できる。
【０００９】
本発明の別の観点によれば、電圧ブースト回路は第１段と第２段を含む。第１段は、第１及び第２端子を有するキャパシタと、第２端子キャパシタに結合されたアノードと集積回路上のノードに結合されたカソードと有するダイオードと、を含む。ドライバがキャパシタの第１端子に結合され、そして第１キャパシタへ第１遷移信号を供給する。第２段は、集積回路上のノードに結合された第１端子を有する第２キャパシタを含む。第２ドライバが第２キャパシタの第２端子に結合されていて、上述した２つのモードの動作に従い、キャパシタの第２端子へブースト信号の遷移を供給する。
【００１０】
本発明の１つの観点において、回路はまた第１段中のダイオードのアノードに結合された第１予備充電回路と、ダイオードのカソードに結合された第２予備充電回路とを含む。
【００１１】
これに加え、好ましい実施の形態による回路は、第１遷移信号とブースト信号の遷移とを発生できるチップ上の論理を含む。
【００１２】
本発明は特に、複数のワード線と複数のビット線のメモリセルの配列を含んだ集積回路メモリ上に実現するのに適している。ワード線駆動回路の１組が複数のワード線に結合されていて、供給電圧入力の予め指定された範囲よりも高いワード線電圧を使用する。論理は、アドレス信号遷移などの集積回路上の事象を検出し、そしてブースト信号の遷移を発生する。上述された電圧ブースト回路及び検出回路は、ワード線の電圧のブーストを行なうためにチップ上に含まれる。本発明の１つの観点によれば、集積回路メモリはＲＯＭセルの配列を含む。別の観点において、メモリセルの配列は、フラッシュメモリなどの浮遊ゲート・メモリセルを含む。
【００１３】
以下、図面を参照して本発明の実施例を説明することにより、本発明の他の観点及び利点が明らかとなる。
【００１４】
発明の実施の形態
図１乃至図９を参照して、本発明の実施の形態の詳細な説明を行なう。図１には、読出しモードワード線電圧を発生するためのオンチップ電圧供給回路を組込んだフラッシュメモリ装置の全体を示す。すなわち、図１は集積回路を示す。集積回路は、供給電圧ＶＤＤを受取ることができる供給電圧入力１０を含む。１つの実施の形態の供給電圧は、２．７乃至３．６ボルトである。接地入力１１が設けられる。集積回路上にはアドレス入力１２、チップ可能化入力１３及び出力可能化入力１４などの制御信号入力、及びデータ入力／出力ピン１５を含む入力及び出力ピンが存在する。
【００１５】
集積回路は、浮遊ゲートトランジスタと、マスクＲＯＭセルなどのＲＯＭセルの配列、又は他のメモリセルを含んだフラッシュメモリ配列１６を含む。配列１６は、例えば矢印１７で表される複数のワード線を含む。ワード線は、この例ではワード線検出器セクション０、ワード線検出器セクション１、ワード線検出器セクション２、ワード線検出器セクション３、ワード線検出器セクション４、ワード線検出器セクション５、ワード線検出器セクション６、及びワード線検出器セクション７を含んだ複数のセクションを有するワード線デコーダより駆動される。また、列デコーダ及びデータ入力／出力回路１８は、配列１６内で矢印１９で表される複数のビット線に結合される。列デコーダ１８及びワード線デコーダ２０は、アドレス入力１２から受取られたアドレスにより制御される。アドレスはそれぞれ、ワード線デコーダ２０及び列デコーダ１８を駆動する線２１上の行アドレス及び線２２上の列アドレスを含むものとして特徴付けることができる。また、アドレス線１２に結合したワード線予備デコーダ２３が含まれる。ワード線予備デコーダ２３は、それぞれワード線デコーダ・セクション０−７に供給される線２４上の選択制御信号ＳＥＬ（０−７）を発生する。この例において、線１２上のアドレスの行アドレス部分の３つの上位ビットはワード線予備デコーダ２３を制御し、そしてワード線デコーダ２０から特定のワード線デコーダ・セクションを選択するのに使用される。
【００１６】
モード論理２６が、チップ上に含まれる。モード論理２６は、フラッシュメモリのモード操作の制御のために、線１３及び１４上のチップ可能及びチップ選択信号を他の信号と同様に受取る。フラッシュメモリ装置は読出しモード、プログラム・モード、消去モード、そしてプログラム及び消去操作の特定の実現に適している他のモードを含む。線４０上の読出し制御信号はモード制御論理２６により生成される。プログラム及び消去モード・ワード線電圧ポンプ２８がチップ上に含まれている。読出しモードに対して、読出しモードワード線電圧ブースと回路２９が含まれる。本発明によれば、読出しモードワード線電圧ブースト回路２９は、高速多段階ブースト回路を含む。読出しモードワード線ブースト回路２９の出力は、それぞれのワード線検出器セクションに対して線３０上のワード線電圧ＡＶＸ（０−７）を含む。本発明によれば、読出しモードワード線電圧ブースト回路２９は、ＡＶＸ３０のレベルに応答する。また、読出しモードワード線電圧ブースト回路２９は、アドレス遷移検出回路３３に応答する。アドレス遷移検出回路３３は、アドレスの遷移を示す線３５上の信号を発生する。
【００１７】
従って、図１に示すように、本発明はフラッシュメモリ装置の読出しモードについてのワード線電圧生成に適用される。本発明は特に、例えば、２．７乃至３．６ボルトの範囲内の低い電源電圧を有するフラッシュメモリに適している。本発明はまた、集積回路上のノード３０などのノード上にブーストされた電圧を必要とする他の装置及びＲＯＭ配列に適している。
【００１８】
図２は、本発明によるワード線電圧ブースト回路のブロック図を示す。回路は、集積回路上でアドレスを入力として受取り、そして出力として線２０１上にアドレス遷移検出信号ＡＴＳを与え、線２０２上に第１アドレス遷移検出パルスＡＴＤ１ＳＴを与え、そして線２０３上に第２アドレス遷移検出パルスを与えるアドレス遷移検出回路２００を含む。線２０３上の第２パルスＡＴＤ２ＮＤは、ポンプ・キャパシタＣ１を含む第１段ブースト駆動回路と論理ブロック２０４に接続されている。ポンプ・キャパシタはダイオード２０５のダイオードに接続されている。ダイオード２０５のカソードは電圧ＡＶＸが生成されるノード２０６に接続される。第２段ブースト駆動回路及び論理ブロック２０７はまた、線２０３上のパルスＡＴＤ２ＮＤを受取り、そして線２０１上のアドレス遷移検出信号ＡＴＤを受取るために接続されている。第２段ブロック２０７の出力は、線２０８上のブースト信号をキャパシタＣ２に与える。キャパシタの第２端子はノード２０６に結合されている。第１レベル検出器２０９及び第２レベル検出器２１０はノード２０６に結合され、そしてそれぞれ線２１１上に第１制御信号ＣＴ１及び線２１２上に第２制御信号ＣＴ１ＳＰを生成する。これらの信号は第２段ブロック２０７に供給されて、線２０８上のブースト信号の遷移に応答してキャパシタＣ２の充電速度を制御する。
【００１９】
図２中のワード線電圧発生器はまた、第１予備充電回路２１５及び第２予備充電回路２１６を含む。第１及び第２予備充電回路２１５、２１６は、ダイオード２０５のアノード及びノード２０６をブースト工程を容易にするために供給電位近くまで予備充電する。線２１７上のチップ可能化ＣＥＬ信号、線２１８上の可能化準備信号ＥＮＲＤＹＢ、及び線２１９上の可能化アドレス遷移検出信号ＥＮＡＴＤを含む制御信号が予備充電回路に供給される。これに加えて、予備充電回路は線２０２上の第１アドレス遷移パルスＡＴＤ１ＳＴに応答する。
【００２０】
図３は、ノード２０６上のＡＶＸ信号のレベル及びアドレス遷移検出信号のタイミング・チャートである。
【００２１】
図３において、トレース３００上にアドレス遷移検出信号へのアドレス入力が示される。トレース３０１上に線２０１上のアドレス遷移検出信号が示される。トレース３０２上に第１アドレス遷移検出パルスＡＴＤ１ＳＴが示される。トレース３０３上で第２アドレス遷移検出パルスＡＴＤ２ＮＤが示される。トレース３０４上でノード２０６上の電圧ＡＶＸのレベルが示される。
【００２２】
この例において、線３０４上のＡＶＸ信号のレベルは、点３１０に示すようにおおよそＶＤＤの供給電圧レベルで開始する。時間３１１において、集積回路の入力においてアドレスが変化する。これは時間３１１でアドレス遷移検出信号を高状態に遷移し、そして時間３１２で低状態に遷移する。この例では、時間３１１及び３１２間の線３０１上のＡＴＤ信号の間隔は約２０ナノ秒である。アドレス遷移検出回路２００は線３０２上のＡＴＤ１ＳＴ信号により示されるように時間３１１で開始し、時間３１３で終了する第１パルスを発生する。ＡＴＤ２ＮＤ信号は時間３１３で高状態に遷移し、そして時間３１２に近い時間３１４で低状態に遷移する。
【００２３】
ノードＡＶＸのブーストは、時間３１１でＡＴＤ１ＳＴパルスにより引起こされた予備充電と共に開始する。図３のトレース３０４において、この予備充電はＡＶＸ信号のレベルのどんな変化も反映しない。しかし、もしＡＶＸ信号がＡＴＤ信号の前にＶＤＤレベルまで予備充電されなかったならば、そのレベルはＶＤＤ近くまで持ち上げられたであろう。予備充電回路はまた、キャパシタＣ１をＶＤＤレベル上にブーストするために予備条件付ける。
【００２４】
時間３１３のＡＴＤ２ＮＤ信号の立上り端において、第１段ブースト・ポンプはキャパシタＣ１上の遷移を生ずる。これはダイオード２０５のアノードをノード２０６のレベルの上にブーストし、そして時間３１３及び３１２間の領域３１５により示されるようにＡＶＸ信号の増加を誘導する。
【００２５】
時間３１２のＡＴＤ信号の立下り端で、第２段ブースト・ポンプが時間３１２の直ぐ後のトレース３０４の急な領域３１６でブースト信号２０８の高速遷移を開始する。時間３１７で、電圧レベル検出器Ｂ２１０はＡＶＸ信号が第１しきい値を横切ったことを検出する。これは、時間３１７の直ぐ後、トレース３０４の領域３１９に示されるように、より遅い速度のブーストに第２段ブースト・ポンプを切換える。
【００２６】
時間３１８で、レベル検出器Ａ２０９は電圧レベルＡＶＸが最終しきい値に到達したことを検出し、そして線２１１上に制御信号ＣＴ１を発生する。これは第２段ポンプのブースト速度を停止させる。
【００２７】
この例において高速ブーストの時間３１２及び３１７の間の間隔は、約２ナノ秒以下、又は約５ナノ秒以下である。時間３１７及び３１８の間のトレース３１９中のより遅いブーストの時間間隔は約１０ナノ秒以下、又は約２０ナノ秒以下である。
【００２８】
間隔３１９中のより遅いブースト速度の全体は、ＡＶＸ信号の最終レベルをより正確に制御するフイードバック回路により多くの時間を可能にする。間隔３１６中のより高速なブースト速度は、カットオフ・レベルの正確性を犠牲することなくブースト工程を顕著に速くする。
【００２９】
図４、５、６、７、８及び９は、本発明の好ましい実施の形態中の電圧ブースト回路の詳細な回路図を与える。図４は、第１段ポンプと第２段ポンプとを示す。第１段ポンプは線４００上の第２パルスＡＴＤ２ＮＤを受取る。この信号は反転器４０１、反転器４０２、反転器４０３、及び反転器４０４を介してキャパシタＣ１の第１端子に供給される。従って、線４００上のパルスＡＴＤ２ＮＤの立上り端で、キャパシタＣ１の第１端子上の信号は低値から高値へ遷移する。キャパシタＣ１の第２端子はダイオード４０５のアノードに接続される。ダイオード４０５のカソードはＡＶＸ電圧が発生されるノード４０６に接続される。
【００３０】
ポンプの第２段は、線４００上の第２パルスＡＴＤ２ＮＤと線４１０上のアドレス遷移検出信号ＡＴＤを含む。これらの信号はＮＯＲゲート４１１に入力として供給され、ゲート４１１は反転器４１２へ入力を供給する。反転器４１２の出力はセット・リセットＳＲラッチ４１３のリセット入力と、ＮＯＲゲート４１４の１つの入力として供給される。アクテイブ低チップ可能化信号ＣＥＢ４１５はＳＲラッチ４１３の設定入力へ供給される。ＳＲラッチの出力はＮＯＲゲート４１４の第２入力である。ＮＯＲゲート４１４の出力は反転器４１６を駆動し、次に反転器４１６は反転器４１７を駆動する。反転器４１７は反転器４１８及び反転器４１９に入力を供給する。反転器４１９の出力はキャパシタ４２０の第１端子に結合されている。第２端子キャパシタ４２０はｎチャンネル・トランジスタ４２１のソースに接続されている。ｎチャンネル・トランジスタ４２１のドレインは供給電位ＶＤＤへ接続されている。トランジスタ４２１のゲートは線４２２上の制御信号ＥＮＡＴＤを受取る。また、キャパシタ４２０はダイオード４２３のアノードに接続される。ダイオード４２３のカソードはノード４０６に接続されている。線４２２の制御信号は、ポンプ回路の操作中にダイオード４２３のアノードを供給電位レベルに引き上げる。ダイオード４２３を介してノード４０６へ結合されたトランジスタ４２１とキャパシタ４２０と反転器４１９を含む回路は、予備充電キャパシテイで動作する。ＥＮＡＴＤ信号が低い時、ＣＥＢがラッチ４１３を設定し、反転器４１９の出力上の遷移を生ずる。これはキャパシタ４２０及びダイオード４２３を介してノード４０６を予備充電機能を補助するために予備充電レベルまでブーストする。
【００３１】
アドレス遷移検出可能化信号が高い時、ブーストは反転器４１８を介して可能化される。反転器４１８は２モード反転器４２５を駆動する。２モード反転器の出力は、キャパシタＣ２に結合された線４２６上のブースト信号である。キャパシタＣ２の第２ノードは端子４０６に供給される。２モード駆動回路４２５はトランジスタ４２８、４２９、４３０及び４３１を含む電流源回路に接続された電源端子を有する。この例において、トランジスタ４２８及び４２９は、３ミクロンの幅と５ミクロンの長さを有するｐチャンネルトランジスタからなる。トランジスタ４２８及び４２９のゲート及びドレインは一緒にそれぞれダイオード構成で結合されている。トランジスタのｎウエルはそれぞれソースに結合されている。これらのトランジスタは、駆動回路４２５の電源端子に弱いプルアップを与えて、それが浮遊することを防止する。
【００３２】
トランジスタ４３０及び４３１は、線４２６上に２つのブースト速度のブースト信号を設定する。この例において、トランジスタ４３０はトランジスタ４３１の幅（例えば、５０ミクロン）の約５分の１の幅を有し、そして約０．５ミクロンの長さを有する。トランジスタ４３０は、制御信号ＣＴ１をそのゲートに結合したｐチャンネル・トランジスタである。トランジスタ４３１は制御信号ＣＴ１ＳＰをそのゲートに結合させたｐチャンネル・トランジスタである。トランジスタ４３１は、トランジスタ４３０の幅（例えば、２５０ミクロン）の約５倍の幅と約０．５ミクロンの長さを有する。従って、ＣＴ１ＳＰにより制御されるトランジスタ４３１は、ＣＴ１により制御されるトランジスタ４３０よりもずっと強い。トランジスタ４３０及び４３１のドレインは共に駆動反転器４２５の電源端子に結合される。ＣＴ１とＣＴ１ＳＰの両方が低い時、図３中のトレース３０４中の時間３１２及び３１７の間の間隔で反映されるようにブースト信号４２６中に高速のブーストを発生する。制御信号ＣＴ１ＳＰが高くなる時、トランジスタ４３１がオフとなり、トランジスタ４３０のみで駆動され、ブーストの速度が実質的に減少する。これは図３中のトレース３０４の時間３１７及び３１８の間の間隔３１９中の遅い速度のブーストを反映する。
【００３３】
ノード４２６中の信号のブースト速度は、図３中のトレース３０４で示される方法でノード４０６上のキャパシタＣ２を横断して直接反映される。
【００３４】
トランジスタ４３０のゲートのＣＴ１及びＣＴ１ＳＰ制御信号は、図６及び図７に示されるレベル検出器により発生される。ＡＴＤ１ＳＴパルス及びＡＴＤ２ＮＤパルスは図５に示される回路により生成される。
【００３５】
回路のブースト操作の設定のために使用される図８及び９に示される予備充電回路が、ブースト回路に結合されている。第１予備充電回路４９０がダイオード４０５のアノードに結合されている。第２予備充電回路４９１がダイオード４０５のカソードのノード４０６に結合される。
【００３６】
ＥＮＲＤＹＢ、ＣＥＬ、ＣＥＢ、及びＥＮＡＴＤ制御信号は標準の設計の論理で発生される制御信号である。
【００３７】
図５において、ＡＴＤ１ＳＴ及びＡＴＤ２ＮＤ信号が、線５００上のアドレス遷移検出ＡＴＤ信号に応答して発生される。ＡＴＤ信号は、例えば発明者、イン・リュー等による１９９６年１１月１５日出願の米国特許出願番号０８／７５１，５１３「アドレス遷移検出回路」に説明されているように発生される。アドレス信号の遷移の際、図３に示すように約２０ナノ秒のＡＴＤパルスが好ましいシステムにおいて生成される。この信号は、ＮＡＮＤゲート５０１と反転器５０２とからなるワンショット回路に加えられる。入力ＡＴＤ信号線５００は反転器５０２の入力とＮＡＮＤゲート５０１の１つに接続されている。反転器５０２の出力はＮＡＮＤゲート５０１の第２入力に接続されている。ＮＡＮＤゲート５０１の出力は反転器５０３に供給される。反転器５０３の出力は線４３６上にＡＴＤ１ＳＴ信号を供給する。ＡＴＤ１ＳＴ信号は、反転器５０４とＮＯＲゲート５０５を含む第２ワンショット回路に供給される。ＡＴＤ１ＳＴ信号は、ＮＯＲゲート５０５の入力に出力が接続された反転器５０４の入力接続される。また、ＡＴＤ１ＳＴ信号はＮＯＲゲート５０５の第２入力に接続している。ＮＯＲゲート５０５の出力はＳＲラッチ５０６のセット入力に接続している。これに加えて、ＮＯＲゲート５０５の出力はＮＯＲゲート５０７への１つの入力として接続されている。ＮＯＲゲート５０７の出力はＳＲラッチ５０６のリセット入力に接続している。ＳＲラッチ５０６のＱ出力は反転器５０８に接続され、次に、反転器５０９を駆動する。反転器５０９の出力は線４００上のＡＴＤ２ＮＤ信号である。
【００３８】
図６に示される第１レベル検出器はＣＴ１ＳＰ信号を発生する。図７に示される第２レベル検出器はＣＴ１信号を生成する。ＣＴ１ＳＰ信号はＣＴ１信号よりも低いレベルのＡＶＸでトリガーする。図６の検出器は、入力として線６０１上のＣＥＢ信号、線４３６上のＡＴＤ１ＳＴ信号、線７００上のＣＴ１信号を受取るＮＯＲゲート６００の出力により可能化される。ＮＯＲゲート６００の出力は反転器６０２を介してトランジスタ６０３のゲートに接続される。また、反転器６００の出力はトランジスタ６０４のゲートに接続される。ＮＯＲゲート６００の出力が高い時、トランジスタ６０４はオンされ、そしてトランジスタ６０３がレベル検出器回路の動作の可能化をオフする。
【００３９】
レベル検出器回路は、入力としてノード４０６からＡＶＸ信号を受取る第１電流レッグを含む。このノードはｐチヤンネル・トランジスタ６０５のｎウエルとソースに接続される。ｐチャンネル・トランジスタ６０５のゲート及びドレインは、ｐチャンネル・トランジスタ６０６のｎウエルとソースに接続される。トランジスタ６０６のゲート及びドレインはトランジスタ６０４のドレインに接続される。トランジスタ６０４のソースはｎチャンネル・トランジスタ６０７のゲート及びドレインに接続される。ｎチャンネル・トランジスタ６０７のソースは接地に接続される。
【００４０】
レベル検出器の第２電流レッグは、電源供給電位ＶＤＤに接続された第１ノードを含む。ｐチャンネル・トランジスタ６１０及びｐチャンネル・トランジスタ６１１はそのソースを供給電位に接続している。トランジスタ６１０のゲート及びドレインはトランジスタ６１２のドレインに接続される。トランジスタ６１１のゲートは、反転器６０２の出力から供給される線６１４上のＳＢＣＴＬ１信号を入力として受取る反転器６１３の出力に接続される。従って、ＳＢＣＴＬ１信号が高い時、トランジスタ６１１のゲート上の信号は低く、回路を通じて増大した電流を可能にする。
【００４１】
トランジスタ６１２のソースが接地される。トランジスタ６１２のゲートはトランジスタ６０７のゲートに電流ミラー方法で接続される。また、トランジスタ６１２のゲート及びトランジスタ６０７のゲートは、トランジスタ６０３のドレインに接続されている。トランジスタ６１２のドレイン上のノードＮＩＳＰは反転器６１５の入力として接続される。反転器６１５の出力はＳＲラッチ６１６のＳ入力に接続される。ＳＲラッチ６１６のリセット入力は線４３６上のＡＴＤ１ＳＴ信号を受取るために接続される。ＳＲラッチ６１６のＱ出力は、反転器６１８を駆動する反転器６１７に接続される。反転器６１８の出力は、線６２０上の制御信号ＣＴ１ＳＰである。動作において、信号ＡＶＸが増加する時、検出器の電流ミラー・レッグを介して電流が増加する。トランジスタ６１０を介して電流が増加する時、電圧ＮＩＳＰが降下する。電圧ＮＩＳＰが反転器６１５のトリップ点以下に降下する時、ラッチ６１６はＣＴ１ＳＰ信号を発生するためにセットされる。
【００４２】
図７は、ＣＴ１信号を生成するためのレベル検出器を示す。このレベル検出器は、線６０１上のＣＥＢ信号及び線４３６上のＡＴＤ１ＳＴを受取るＮＯＲゲート７０１の出力により可能化される。ＮＯＲゲート７０１の出力は、ｎチャンネル・トランジスタ７０２のゲート及び反転器７０３の入力に接続されている。反転器７０３の入力はｎチャンネル・トランジスタ７０４のゲートに接続される。トランジスタ７０４のドレインはノード７０５に接続される。トランジスタ７０４のソースは接地に接続される。従って、ＮＯＲゲート７０１の出力が高くなる時、回路はトランジスタ７０４をオフし、トランジスタ７０２をオンすることにより可能化される。これに加えて、反転器７０３の出力は反転器７０６の入力に供給される制御信号ＳＢＣＴＬを生成する。反転器７０６の入力の高レベルはトランジスタ７０７をオンにする。
【００４３】
レベル検出器は、ノード４０６上の電圧ＡＶＸに接続された第１電流レッグを含む。ノード４０６は、ｐチャンネル・トランジスタ７０８のソース及びｎウエルと接続されている。トランジスタ７０８のゲート及びドレインはｐチャンネル・トランジスタ７０９のソースとｎウエルに結合されている。トランジスタ７０９のゲート及びドレインは、トランジスタ７１０のソースとｎウエル及びトランジスタ７１１のソースとｎウエルに接続されている。トランジスタ７１０のゲートは線７００上の制御信号ＣＴ１を受取るために接続されている。トランジスタ７１１のゲート及びドレインとトランジスタのドレインは、ｎチャンネル・トランジスタ７１２のゲート及びドレインに接続されている。トランジスタ７１２のソースは、３重ウエルｎチャンネル・トランジスタ７１３のゲート及びドレインに接続している。トランジスタ７１３の隔離ウエルはＡＶＸノード４０６に接続されている。トランジスタ７１３のｐウエル及びソースは、トランジスタ７０２のドレインに接続される。トランジスタ７０２のソースは、ノード７０５でトランジスタ７１４のドレイン及びゲートに接続されている。トランジスタ７１４のソースは接地に接続される。
【００４４】
レベル検出器の第２電流レッグは、ソースを供給電位に接続し、ドレインをトランジスタ７１５のドレインに接続させたトランジスタ７０７を含む。トランジスタ７１５のソースは接地に接続される。トランジスタ７１５のゲートはトランジスタ７１４と共通にノード７０５に接続される。これに加え、トランジスタ７１６はそのソースを供給電位に接続し、そしてドレインをトランジスタ７１５のドレインに接続させている。
【００４５】
回路は高いしきい値を除いて、図６について上述した方法で動作する。すなわち、電圧レベルＡＶＸが増加する時、電流ミラー・レッグを介して電流が増加する。電流があるレベルに達する時、反転器７１７の入力のノードＮＩ上の電圧は反転器のトリップ点に到達する。反転器７１７の出力は、ＳＲラッチ７１８のセット入力に接続されている。ＳＲラッチ７１８のＱ出力は、反転器７１９に接続され、次に、反転器７２０を駆動する。反転器７２０の出力は線７００のＣＴ１信号である。ＳＲラッチ７１８のリセット入力は線４３６上のＡＴＤ１ＳＴ信号を受取る。
【００４６】
トランジスタ７１０は、ＣＴ１信号が高くなる時にオフになる動作をする。これはレベル検出器を介しての電流を減少し、そして回路の電力を節約する。
【００４７】
ここで説明されたレベル検出回路は、好ましい実施の形態を構成する。本発明により使用されるさまざまなレベルの検出回路の手法が存在する。本発明によれば、第１段階のポンピング中にＡＶＸの電圧レベルが急速に増加する時、図６及び図７の回路又はレベル検出器の他のタイプを使用したＡＶＸのレベル・シフトの検出に含まれるナノ秒の数分の一程度の遅延は顕著に正確な遮断であると理解できる。好ましい所定のレベルでＡＶＸ信号のブーストレベルを遮断するために１ナノ秒又はそれ以下にこれらの検出器のタイミングを調節する能力は、本発明によれば、レベルが所望の遮断に到達する時にブースト速度を低下させることにより解決される。このように、ＣＴ１ＳＰ信号の相対タイミングとブーストの最終レベルの到達はあまり決定的でなくなる。本発明によれば、急速なブーストが可能であるが、オーバーシュート条件が回避される。
【００４８】
図８は、第１予備充電回路４９０を示す。それは、入力信号として、線４３５上の可能化ＡＴＤ信号と線４３６上の第１ＡＴＤパルスＡＴＤ１ＳＴとを受け取る。これらの信号は、入力として、ＮＡＮＤゲート４３７の入力として供給され、ゲート４３７の出力は反転器４３８を駆動する。反転器４３８の出力は、キャパシタ接続トランジスタ４３９のソース及びドレインに接続されている。トランジスタ４３９のゲートは、ｎチャンネル・トランジスタ４４０のゲートに接続されている。ｎチャンネル・トランジスタ４４０のソースは、ダイオード４０５のアノードに結合された線４３２に接続されている。そしてトランジスタ４４０のドレインは供給電位ＶＤＤに接続されている。トランジスタ４４０のゲートは、ソースが供給電位ＶＤＤに接続され、ゲートが線４４２上の制御信号ＥＮＲＤＹＢに接続され、そしてドレインがダイオード４４３のアノードに接続されたｐチャンネル・トランジスタ４４１を含んだ回路によりバイアスされる。ダイオード４４３のカソードはトランジスタ４４０のゲートに接続されている。トランジスタ４４４はそのドレインをトランジスタ４４０のゲートに接続し、そのソースを接地に接続させている。トランジスタ４４４のゲートは線４４５上の制御信号ＣＥＬに接続されている。これに加えて、トランジスタ４４６はそのドレインをトランジスタ４４０のゲートに接続させ、そのソースを接地に接続させている。トランジスタ４４６のゲートは線４４２上の制御信号ＥＮＲＤＹＢ信号に接続している。動作において、トランジスタ４４０のゲートは線４４２上のＥＮＲＤＹＢ端子の低信号に応答して、トランジスタ４４１及びダイオード４４３を横断した供給電位以下の電圧降下により決定されるレベルに決定される。線４４５上の制御信号ＣＥＬが高くなる時、ノードが接地に接続される。同様に、制御信号ＥＮＲＤＹＢが高くなる時、ノードはトランジスタ４４６を介して接地に接続される。
【００４９】
これに加えて、予備充電回路は、ゲート及びドレインが供給電位に結合され、ソースが線４３０を横切ってダイオード４０５のアノードに接続されたトランジスタ４５０を含む。このダイオード接続トランジスタ４５０は、開始点として、ノードのレベルをＶＤＤ以下のしきい値降下に維持する。ＡＴＤ１ＳＴパルスに応答して、トランジスタ４４０のゲートはブーストされ、トランジスタ４４０及び４５０を横断したしきい値の降下を補償するために、ダイオード４０５のアノードをＶＤＤレベルまで引き上げる。
【００５０】
図９に第２予備充電回路が示され、第１予備充電回路と類似している。それは線４３５上のその入力ＥＮＡＴＤ及び線４３６上のＡＴＤ１ＳＴ信号を受取る。これらの信号は入力としてＮＡＮＤゲート４５７に供給される。ゲート４５７はインバータ４５８を駆動する。反転器４５８はキャパシタ接続トランジスタ４５９のソース及びドレインに接続されている。ゲート・トランジスタ４５９はトランジスタ４６０のゲートに接続される。トランジスタ４６０のゲートはまた、ソースを供給電位ＶＤＤに接続し、そしてドレインをダイオード４６２を介してゲート・トランジスタ４６０に接続したｐチャンネル・トランジスタ４６１を含む回路によりバイアスされる。トランジスタ４６３及び４６４はそれらのドレインをトランジスタ４６０のゲートに接続し、それらのソースを接地に接続したｎチャンネル・トランジスタである。トランジスタ４６３のゲートは線４４５上のＣＥＬ制御信号を受取る。トランジスタ４６１のゲート及びトランジスタ４６４のゲートは入力として線４４２上の制御信号ＥＮＲＹＤＢを受取る。
【００５１】
第２予備充電回路は、ゲート及びドレインを供給電位ＶＤＤに接続し、ソースを線４３１上のノード４０６に接続したトランジスタ４７０を含む。
【００５２】
この例の回路において、図４乃至９の回路構成要素のパラメータと相対的な大きさは以下の表に表される。
表
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0004394835.tif 000003
【００５３】
上記のトランジスタの大きさとキャパシタのパラメータは、特定の半導体装置の必要により設計された特定の実現の代表例である。明らかに、これらのトランジスタの相対的な大きさと部品の変化はある状況に対して適当であろう。しかし、これらは例示の回路の動作をより詳細に理解するための基礎として与えられた。
【００５４】
従って、フラッシュメモリ及び他のメモリ装置のための読出し動作に使用するのに公的な２モード電圧ブースト回路が開示された。回路はまた、正確な遮断レベルでもって高速ブーストが望ましい他の環境でも好適である。例えば、さまざまなレベルのセルの読出しについてワード線電圧上に大変厳しいマージンに依存する複数レベル・セルには正確な遮断レベルは特別に重要である。
【００５５】
本発明の好ましい実施の形態の詳細な説明が例示的な説明目的でなされた。本発明を開示した正確な形式に限定する意図又は網羅的な意図ではない。明らかに、当業者には多くの修正や変形が容易である。
【図面の簡単な説明】
【図１】  本発明のオンチップ電圧供給回路を含む集積回路メモリ装置のブロック図。
【図２】  図１のシステムで使用される本発明のワード線ブースト回路のブロック図。
【図３】  本発明の作用を説明するために使用されるタイミング図。
【図４】  本発明によるブースト回路の好ましい実施の形態の回路図。
【図５】  図４のブースト回路により使用される遷移信号を発生するために使用される論理の回路図。
【図６】  図４の回路との組合せて使用される電圧レベル検出器の回路図。
【図７】  図４の回路と共に使用される第２電圧レベル検出器の回路図。
【図８】  図４の回路と共に使用される予備充電回路の回路図。
【図９】  図４の回路と共に使用される第２予備充電回路の回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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