(57)【特許請求の範囲】
【請求項１】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型のベース領域（３）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記ソース領域と前記半導体層とに挟まれた前記ベース領域の上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板にドレイン電極（１１）を形成する工程とを備え、
前記ソース領域を形成する工程は、
該ソース領域のうち、前記ソース電極に接触する上面より所定深さ深くなった位置に第１ドーパントを含む第１ソース領域（４ａ）を形成する工程と、
前記第１のソース領域よりも浅く、該第１のソース領域と重なり部を有し、前記ソース電極と接触する位置に前記第１ドーパントよりも質量の大きな第２ドーパントを含む第２ソース領域（４ｂ）を形成する工程と、を含み、
前記第１ソース領域を形成するためのマスクと、前記第２ソース領域を形成するためのマスクとを同一マスクで兼用することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型のベース領域（３）を形成する工程と、
前記ベース領域の表層部に第１導電型の表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に前記表面チャネル層に接すると共に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板にドレイン電極（１１）を形成する工程とを備え、
前記ソース領域を形成する工程は、
該ソース領域のうち、前記ソース電極に接触する上面より所定深さ深くなった位置に第１ドーパントを含む第１ソース領域（４ａ）を形成する工程と、
前記第１のソース領域よりも浅く、該第１のソース領域と重なり部を有し、前記ソース電極に接触する位置に前記第１ドーパントよりも質量の大きな第２ドーパントを含む第２ソース領域（４ｂ）を形成する工程と、を含み、
前記第１ソース領域を形成するためのマスクと、前記第２ソース領域を形成するためのマスクとを同一マスクで兼用することを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
前記第１ドーパントとして窒素を用い、前記第２ドーパントとしてリンを用いることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
炭化珪素半導体装置、例えばｎチャネルタイプの縦型パワーＭＯＳＦＥＴでは、ソース電極との接続部分に、ｎ型不純物が高濃度にドーピングされたｎ+ 型ソース領域が備えられる。
【０００３】
このｎ+ 型ソース領域は、ｎ型不純物である窒素（Ｎ）を高濃度にドーピングしたのち、窒素を活性化させることによって形成される。このとき、ソース電極とのコンタクト抵抗を低減すべく、またｎ+ 型ソース領域の抵抗値ができるだけ低くなるように、ｎ+ 型ソース領域をできるだけ高濃度で形成するようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、窒素を活性化させる際に行う熱処理時に、窒素が外部拡散（Ｏｕｔ  ｄｉｆｆｕｓｉｏｎ）してしまい、ｎ+ 型ソース領域の表層部、つまりソース電極とのコンタクト部分においてｎ+ 型ソース領域の濃度が低下してしまい、ソース電極とｎ+ 型ソース領域とのコンタクト抵抗、及びｎ+ 型ソース領域のシート抵抗が高くなるという問題がある。
【０００５】
本発明は上記問題に鑑みて成され、不純物の外部拡散を抑制し、ソース電極と接続されるソース領域のコンタクト抵抗、及びソース領域のシート抵抗が高くならないようにすることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
【０００７】
請求項１に記載の発明においては、ソース領域（４）を形成する工程は、該ソース領域のうち、ソース電極（１０）に接続される上面から所定深さ深くなった位置に、第１ドーパントを含む第１ソース領域（４ａ）を形成する工程と、第１のソース領域よりも浅い位置に第１ドーパントよりも質量の大きな第２ドーパントを含む第２ソース領域（４ｂ）を形成する工程と、を含んでいることを特徴としている。
【０００８】
第１ドーパントよりも質量の大きな第２ドーパントは、質量が重い分だけ拡散速度が遅くなり、第１ドーパントに比して外部拡散しにくくなる。
【０００９】
このため、ソース領域のうち、ソース電極に接続される上面から所定深さ深くなった位置に、第１ドーパントを含む第１ソース領域を形成し、第１のソース領域よりも浅い位置は第１ドーパントよりも質量の大きな第２ドーパントを含む第２ソース領域を形成するようにすれば、ソース電極と接触する部分における外部拡散を少なくでき、ソース領域のコンタクト抵抗及びソース領域のシート抵抗が高くならないようにできる。
【００１０】
なお、請求項２に示すように、ベース領域（３）の表層部に第１導電型の表面チャネル層（５）を形成する蓄積型の炭化珪素半導体装置においても請求項１と同様の効果を得ることができる。
【００１１】
さらに、請求項１または２に記載の発明においては、第１ソース領域を形成するためのマスクと、第２ソース領域を形成するためのマスクとを同一マスクで兼用することを特徴としている。
【００１２】
これにより、第１ソース領域と第２ソース領域とがずれることなく形成できる。そのため、ずれ量を考慮したセル設計の必要がなく、セルサイズを小さくできる。また、マスクの兼用により製造工程の簡略化を図ることができる。
【００１５】
なお、請求項３に示すように、軽い第１ドーパントを窒素、重い第２ドーパントをリンとすることにより、請求項１または２に示す効果を得ることができる。また、このようにすると、窒素はリンに比べ活性化エネルギーが小さいため、リンのみを用いて同じ不純物濃度プロファイルを形成した場合に比べてキャリア濃度を高くすることができる。その結果、ソース領域のシート抵抗を低くすることができる。
【００２１】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００２２】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００２３】
図１に、本発明の一実施形態を適用して形成したノーマリオフ型のｎチャネルタイププレーナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）の断面構成を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。以下、図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
【００２４】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【００２５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３はＢをドーパントとして形成されており、略１×１０17ｃｍ-3以上の濃度となっている。
【００２６】
また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅い低抵抗なｎ+ 型ソース領域４が形成されている。このｎ+ 型ソース領域４のうち接合深さの深い領域（第１ソース領域）４ａは、ｎ型不純物として比較的質量の軽い窒素（Ｎ）がドーピングされて構成されており、ｎ+ 型ソース領域４のうち接合深さの浅い領域（第２ソース領域）４ｂは、ｎ型不純物として窒素よりも質量の重いリン（Ｐ）等がドーピングされて構成されている。
【００２７】
具体的には、図２に示す各要素の濃度プロファイルに示されるように、リン（Ｐ）の濃度は、ｎ+ 型ソース領域４の表面から所定深さまでの間で最も濃くなっており、窒素（Ｎ）の濃度は、ｎ+ 型ソース領域４の表面より所定深さ深くなった位置から最も濃くなっている。このように、領域４ａと領域４ｂはそれぞれ、窒素が最も濃くなる部分とリンが最も濃くなる部分を区別したものであり、実際には領域４ａと領域４ｂとの界面近傍において窒素とリンが混在した状態となっている。
【００２８】
また、図２から分かるように、領域４ｂにおいてリンはｎ+ 型ソース領域４の表面から内部にかけて全体的に高濃度となっている。
【００２９】
さらに、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【００３０】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドーパント濃度以下となっている。このような構成で、蓄積型モードとして動作させることにより、反転型に比べてチャネル部の移動度を高くすることができ、チャネル抵抗を低くすることができる。その結果、低オン抵抗化が図られている。
【００３１】
そして、ｐ型ベース領域３の間に位置するｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成している。
【００３２】
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００３３】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図３〜図５に基づいて説明する。
【００３４】
〔図３（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長させる。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３５】
〔図３（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。その後、熱処理として、１６００℃、３０分間の活性化アニールを施し、不純物注入層３０におけるＢを活性化させてｐ型ベース領域３を形成する。これにより、ｐ型ベース領域３の間においてＪ−ＦＥＴ部６が形成される。
【００３６】
〔図３（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚が０．３μｍ以下のｎ型の表面チャネル層５をエピタキシャル成長させる。
【００３７】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００３８】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００３９】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００４０】
また、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００４１】
なお、ｐ型ベース領域３の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
【００４２】
以上の構成により、蓄積型モードで動作するノーマリオフ型のＭＯＳＦＥＴを形成することができる。
【００４３】
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ型ベース領域３や表面チャネル層５等の不純物層を形成する際におけるｐ型ベース領域３を形成するドーパントと、ｎ+ 型ソース領域４を形成するドーパントの熱拡散の拡散量の制御が困難であるため、上記構成と同様の蓄積型モードで動作し、かつノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００４４】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００４５】
〔図４（ａ）に示す工程〕
次に、表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてｎ型不純物である窒素（Ｎ）をイオン注入する。このときのイオン注入条件は、温度を７００℃とし、イオン注入エネルギーを変えながら（例えば、２００ｅＶ、１３０ｅＶ）、ドーズ量が５×１０15ｃｍ-2となるようにしている。
これにより、表面チャネル層５の表面から所定深さの深くなった領域４ａに、窒素がドーピングされる。
【００４６】
〔図４（ｂ）に示す工程〕
さらに、ＬＴＯ膜２１をマスクとして、窒素よりも質量の重いｎ型不純物であるリン（Ｐ）をイオン注入する。このときのイオン注入条件は、温度を７００℃とし、イオン注入エネルギーを変えながら（例えば、２００ｅＶ、１２０ｅＶ、６０ｅＶ、２５ｅＶ）、ドーズ量が３．５×１０15ｃｍ-2となるようにしている。これにより、表面チャネル層５の表面から所定深さまでの領域４ｂに、リンがドーピングされる。
【００４７】
この後、熱処理によって注入されたｎ型不純物イオン（窒素及びリン）を活性化させてｎ+ 型ソース領域４を形成する。
【００４８】
このとき、リンは窒素に比して質量が重いため、熱処理の際の拡散速度が遅く、窒素のみをドーパントとしてｎ+ 型ソース領域４を形成する場合に比して外部拡散する量が少ない。
【００４９】
このため、上述した図２に示されるように、ｎ+ 型ソース領域４の表層部にリンが高濃度に残り、ｎ+ 型ソース領域４のうちソース電極１０（図１参照）とのコンタクト部分となる領域４ｂを高濃度、つまり低抵抗にすることができる。
【００５０】
これにより、接合深さの深い領域４ａにおいては高濃度の窒素がドーピングされ、接合深さの浅い領域４ｂにおいては高濃度のリンがドーピングされたｎ+ 型ソース領域４が形成できる。そして、このような構成では、窒素のエネルギー準位が５２．１ｍｅＶ、リンのエネルギー準位が８５．０ｍｅＶであることから、同じ不純物濃度を与えた場合には、窒素の方のキャリア濃度が高くなる。このため、リンのみで同じ不純物プロファイルを形成したものに比べｎ+ 型ソース領域４の抵抗を小さくすることができる。
【００５１】
なお、領域４ａと領域４ｂとの界面近傍における窒素とリンが共存する部分では、窒素とリンのどちらもドナー（負の電荷）であることから、結晶内で反発しあって互いに離れた位置で安定に存在することになる。このため、通常、窒素のエネルギー準位は５２．１ｍｅＶであり、リンのエネルギー準位は８５．０ｍｅＶであるが、この窒素とリンが共存する部分においてはエネルギー準位を窒素のエネルギー準位よりも低くすることができるという効果も得られる。
【００５２】
〔図４（ｃ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
【００５３】
〔図５（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００５４】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００５５】
〔図５（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００５６】
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、１０００℃のアニールを行うと図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５７】
このようにして完成した縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００５８】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００５９】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００６０】
また、オフ状態において、空乏領域は、ｐ型ベース領域３及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。
このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００６１】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００６２】
ここで、図１に示す縦型パワーＭＯＳＦＥＴについて、ゲート電極８への印加電圧を変化させて、ドレイン電流の変化を調べた。その結果を図６に示す。なお、参考として、図１に示す縦型パワーＭＯＳＦＥＴのうちｎ+ 型ソース領域４をｎ型不純物として窒素のみをドーピングしたものについての実験結果も図６中に点線で示す。
【００６３】
ドレイン電流の変化は、縦型パワーＭＯＳＦＥＴのコンタクト抵抗の大きさに依存しており、ゲート電極８へ同等の電圧を印加した場合に、ドレイン電流が大きいほどコンタクト抵抗が小さいことを示している。
【００６４】
この図６の結果から分かるように、ｎ+ 型ソース領域４の接合深さが深い領域４ａは窒素をドーパントとし、接合深さの浅い領域４ｂはリンをドーパントとした場合の方が、ｎ+ 型ソース領域４のドーパントとして窒素のみを用いた場合に比してコンタクト抵抗が小さくなっている。
【００６５】
この結果からも、ｎ+ 型ソース領域４のうち接合深さの浅い領域４ｂのドーパントとして窒素よりも質量の重いリン等を用いることにより、ｎ+ 型ソース領域４の表層部からの外部拡散によって不純物濃度が低下することを防止でき、コンタクト抵抗を低減できるといえる。
【００６６】
さらに、窒素とリンとをドーパントとしてｎ+ 型ソース領域４を形成した場合におけるシート抵抗を調べた。具体的には、ＴＬＭ法を用いてｎ+ 型ソース領域４のコンタクト部の長さ（ｄ）を変え、それぞれの抵抗値（Ｒ）の計測を行った。この結果を図７に示す。なお、本図中に参考としてｎ+ 型ソース領域４のドーパントを窒素のみとした場合における抵抗値の変化を点線で示す。この図において、コンタクト間隔を変化させた場合の抵抗値の変化率、すなわちグラフの傾きがシート抵抗に比例する。
【００６７】
この図に示されるように、窒素とリンとをドーパントとしてｎ+ 型ソース領域４を形成した場合の方が、ドーパントを窒素のみとした場合に比してシート抵抗を低くすることができるという効果も得られる。
【００６８】
（第２実施形態）
本発明の第２実施形態について説明する。第１実施形態では、ｎ+型ソース領域４のうち質量の軽い窒素で形成した領域４ａが、窒素よりも質量の重い領域４ｂよりも深くなるようにしたが、本実施形態のように、領域４ａによって領域４ｂが完全に覆われ、領域４ｂがｐ型ベース領域３から離間されるようにしてもよい。図８に、本実施形態におけるＭＯＳＦＥＴの製造工程を示し、図８に基づいて本実施形態におけるＭＯＳＦＥＴの製造方法を説明する。なお、本実施形態のＭＯＳＦＥＴは第１実施形態のＭＯＳＦＥＴとほぼ同様の構成となるため、異なる部分についてのみ説明する。
【００６９】
まず、第１実施形態と同様に、図３（ａ）〜（ｃ）に示す工程を行う。その後、以下に説明する図８（ａ）、（ｂ）の工程を施したのち、第１実施形態と同様に図４（ｃ）以降の工程を施すことで、本実施形態におけるＭＯＳＦＥＴが製造される。
〔図８（ａ）に示す工程〕
表面チャネル層５の上の所定領域に、ＬＴＯ膜２１を配置し、これをマスクとしてｎ型不純物であるリン（Ｐ）をイオン注入する。この時のイオン注入条件は、温度を７００℃とし、イオン注入エネルギーを変えながら（例えば、２００ｋｅＶ、１２０ｋｅＶ、６０ｋｅＶ、２５ｋｅＶ）、ドーズ量が３．５×１０15ｃｍ-2となるようにしている。これにより、表面チャネル層５の表面から所定深さまでの領域４ｂにリンがドーピングされる。
【００７０】
〔図８（ｂ）に示す工程〕
次に、ＬＴＯ膜２１の開口部周縁を、例えば希ＨＦ等によりライトエッチングして、開口部が広くなったＬＴＯ膜２３を形成する。
【００７１】
このＬＴＯ膜２３をマスクとして、リンより質量の軽いｎ型不純物である窒素（Ｎ）をイオン注入する。この時のイオン注入条件は、温度を７００℃とし、イオン注入エネルギーを変えながら（例えば、２００ｋｅＶ、１２０ｋｅＶ、６０ｋｅＶ、５０ｋｅＶ、２５ｋｅＶ）、ドーズ量が５×１０15ｃｍ-2となるようにしている。これにより、表面チャネル層５の表面から所定深さまで位置する領域４ａに窒素がドーピングされ、領域４ａ内に領域４ｂが覆われて、領域４ｂがｐ型ベース領域３から離間された状態となる。
【００７２】
この後、熱処理によって注入されたｎ型不純物イオン（窒素及びリン）を活性化させてｎ+ 型ソース領域４を形成する。
【００７３】
このとき、リンは窒素に比して質量が重いため、熱処理の際の拡散速度が遅く、窒素のみをドーパントとしてｎ+ 型ソース領域４を形成する場合に比して外部拡散する量が少なくなる。そして、このリンドーパント層の存在により、結晶内部のポテンシャルが歪められるため、窒素を表面部までイオン注入した場合でも拡散が抑制される。
【００７４】
このため、ｎ+型ソース領域４の表層部にリンと窒素が高濃度に残り、ｎ+型ソース領域４のうちソース電極１０とのコンタクト部分となる領域４ｂを高濃度、つまり低抵抗にすることができる。
【００７５】
なお、領域４ｂと領域４ａの重なり部分では、窒素とリンのどちらもドナー（負の電荷）であることから、結晶内で反発しあって互いに離れた位置で安定に存在することになる。このため、通常、窒素のエネルギー準位は５２．１ｍｅＶであり、リンのエネルギー準位は８５．０ｍｅＶであるが、この窒素とリンが共存する部分においてはエネルギー準位を窒素のエネルギー準位よりも低くすることができるという効果も得られる。
【００７６】
また、このように、ｐ型ベース領域３とｎ+型ソース領域４の接合部分のｎ型層をリンに比べ軽元素である窒素により形成することにより、注入ダメージを少なくすることができ、リーク電流を低減することができる。
【００７７】
図９は、ｐ型基板に窒素のみをイオン注入した場合、リンのみをイオン注入した場合、及び、窒素とリンとをイオン注入してリンが窒素で覆われるようにした場合、それぞれにおいてＰＮ接合の逆方向リーク電流を測定した結果である。この図から、窒素によってリンの注入層を覆うように形成することでリーク電流を抑制できることが分かる。
【００７８】
このことは、ソース電極とベース電極を別々に電極として使用するアプリケーションに適用する場合に適した構成であることを表わしている。例えば、図１０に示すように、電流検出機能セルをＭＯＳＦＥＴに内蔵する場合に適用できる（特公平７−７７２６２号公報参照）。
【００７９】
すなわち、図１０に示すＭＯＳＦＥＴにおいては、ｎ型基板５１の上に形成されたｎ-型層５２の表層部にｐ型ベース領域５３が形成されていると共に、ｐ型ベース領域５３の表層部にｎ+型ソース領域５４が形成されており、ｎ+型ソース領域５４とｎ-型層５２との間に挟まれたｐ型ベース領域５３上に、ゲート酸化膜５５を介してゲート電極５６が形成されている。そして、ｎ+型ソース領域５４に電気的に接続されたソース電極５７と、ｐ型ベース領域５３に電気的に接続されたベース電極５８とが分離された構成となっている。
【００８０】
このように構成されたＭＯＳＦＥＴは、ソース電極５７とベース電極５８とが電気的に分離され、ベース電極５８に対してソース電極５７が正の電圧、すなわちＰＮ接合に逆バイアスが印加される状態で動作するが、このようなＭＯＳＦＥＴのｎ+型ソース領域５４の形成に上記方法を適用すると好適である。
【００８１】
また、本実施形態に示すように、窒素をドーパントとする領域４ａにてリンをドーパントとする領域４ｂを覆うようにすると、窒素ドーパントにより形成される領域４ａの体積を大きくすることができる。このため、表面部に窒素をイオン注入しない構造と比べて、ソース領域のシート抵抗をさらに低くすることができる。  さらに、窒素をドーパントとする領域４ａと、電極材料がＳｉＣ注入に形成する金属合金層とのオーミック接触が、リンをドーパントとする領域４ｂとの接触と比べて良好であるため、コンタクト抵抗を下げる効果もある。
【００８２】
図１１（ａ）〜（ｃ）に、ドーパントが窒素の場合、リンの場合、また、リンと窒素を重ねた場合のそれぞれについて、ニッケル（Ｎｉ）電極とのオーミック性をＩＶ測定により測定した結果を示す。この図より、ドーパントが窒素及び窒素とリンを重ねた場合には良好なオーミック性が得られているが、リン単独の場合にはショットキー的な特性であることが判る。
【００８３】
（他の実施形態）
上記実施形態では、ｎ+ 型ソース領域４のうち接合深さの浅い領域４ｂからの外部拡散を抑制すべく、領域４におけるドーパントをリンとしているが、接合深さの深い領域４ａに注入されるドーパントよりも質量の重いドーパントであれば他のものであっても外部拡散を抑制する効果が得られる。
【００８４】
また、上記実施形態では、蓄積型のプレーナ型ＭＯＳＦＥＴに本発明を適用した場合について説明したが、電極との接合部に高濃度のコンタクト領域を形成するものであれば他の炭化珪素半導体装置、例えば反転型のＭＯＳＦＥＴや溝ゲート型のＭＯＳＦＥＴ等に適用することも可能である。
【００８５】
さらに、このようなドーパントの窒素がリンと共に表面部までイオン注入され、リンのドーピング層を覆うという構成は、ラテラル型のＭＯＳＦＥＴにも有効である。図１２に、パワーＩＣのラテラル型ＭＯＳＦＥＴに適用した場合を示す。
【００８６】
パワーＩＣは、１つのｐ型半導体基板１０１の上に成長させたｎ型ウェル層１０２に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが備えられたＣＭＯＳＦＥＴ、ｎｐｎトランジスタ、ｐｎｐトランジスタ、ダイオードが形成された構成となっている。
【００８７】
このうち、ｎＭＯＳＦＥＴは、ｎ型ウェル層１０２の所定領域に形成されたｐ型ウェル領域１０３、ｐ型ウェル領域１０３の表面に形成されたゲート酸化膜１０４、ゲート酸化膜１０４の上に形成されたゲート電極１０５、ゲート電極１０５の下部におけるｐ型ウェル領域１０３の表層部をチャネル領域とし、このチャネル領域の両側それぞれに形成されたｎ型のソース領域１０６及びドレイン領域１０７、ソース領域１０６とドレイン領域１０７のそれぞれに接続されたソース電極１０８、ドレイン電極１０９とによって構成されている。
【００８８】
このｎＭＯＳＦＥＴのドレイン電極１０９とｐウェル領域１０３は電気的に分離されている必要があるため、ドレイン領域１０７の形成において、上記構成を採用すると有効である。これにより、ソース電極１０８及びドレイン電極１０９の接触抵抗を低くすることができると共に、ドレイン−ｐウェル領域間の接合部が、リンに比べて軽元素である窒素により形成されていることにより、接合部のリーク電流を低減することができる。これにより良好なＭＯＳＦＥＴの動作が得られる。
【００８９】
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成したプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】ｎ+ 型ソース領域４におけるｎ型不純物の濃度プロファイルを示す図である。
【図３】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図６】ｎ+ 型ソース領域４のコンタクト抵抗を説明するための図である。
【図７】ｎ+ 型ソース領域４のシート抵抗を説明するための図である。
【図８】本発明の第２実施形態におけるＭＯＳＦＥＴの製造工程を示す図である。
【図９】各ｎ型不純物における逆方向電流−リーク電流特性を示す図である。
【図１０】ベース電極５８とソース電極５７とが分離されたＭＯＳＦＥＴの断面構成を示す図である。
【図１１】各ｎ型不純物におけるオーミック特性を測定した結果を示す図である。
【図１２】他の実施形態におけるパワーＩＣの断面構成を示す図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
４…ｎ+ 型ソース領域、４ａ…窒素をドーパントとする領域、
４ｂ…リンをドーパントとする領域、５…表面チャネル層、
７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、
１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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