(57)【特許請求の範囲】
【請求項１】
素子分離領域を有する半導体基板と、
前記半導体基板上に各々ゲート絶縁膜を介して並列に形成された複数のゲート電極と、
前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、
前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、
前記半導体基板および前記複数のゲート電極上を覆うように形成された第１の応力膜と、
前記第１の応力膜上に形成された層間絶縁膜と、
前記複数のゲート電極間の領域の前記第１の応力膜または前記層間絶縁膜の中に形成された空隙内の少なくとも一部に形成された第２の応力膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記素子分離領域は、前記複数のゲート電極間の領域に凹部を有し、
前記第１の応力膜は、前記素子分離領域上において少なくとも一部が前記凹部内に形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項３】
前記複数のゲート電極の側面に、側面が垂直なゲート側壁が形成されたことを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項４】
半導体基板上に各々ゲート絶縁膜を介して複数のゲート電極を並列に形成する工程と、
前記半導体基板内の前記複数のゲート電極の両側にソース・ドレイン領域を形成する工程と、
前記半導体基板および前記複数のゲート電極上に第１の応力膜を形成する工程と、
前記第１の応力膜上に層間絶縁膜を形成する工程と、
前記複数のゲート電極間の領域における前記第１の応力膜または前記層間絶縁膜内の空隙を貫通するように、前記ソース・ドレイン領域上の前記前記第１の応力膜および前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記空隙内の少なくとも一部に前記コンタクトホールを介して第２の応力膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、トランジスタのゲート電極上およびソース・ドレイン領域上を覆うように応力膜を形成した半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
このような特許文献１等に記載の従来の半導体装置によれば、応力膜によりゲート電極下のチャネル領域に応力を発生させて、トランジスタの駆動力を向上させることができる。
【０００４】
しかし、隣接するゲート電極間の距離が小さい場合には、応力膜をゲート電極間に均一な厚さで形成することが困難であり、ゲート電極間における応力膜や応力膜上に形成される層間絶縁膜内に空隙が形成されることがある。このような場合、特許文献１等に記載の従来の半導体装置によれば、この空隙の存在により、チャネル領域に十分な応力が発生せず、効果的にトランジスタの駆動力を向上させることができないという問題がある。
【特許文献１】特開２００７−１５０２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第１の応力膜と、前記第１の応力膜上に形成された層間絶縁膜と、前記複数のゲート電極間の領域の前記第１の応力膜または前記層間絶縁膜の中に形成された空隙内の少なくとも一部に形成された第２の応力膜と、を有することを特徴とする半導体装置を提供する。
【０００７】
また、本発明の他の態様は、半導体基板上に各々ゲート絶縁膜を介して複数のゲート電極を並列に形成する工程と、前記半導体基板内の前記複数のゲート電極の両側にソース・ドレイン領域を形成する工程と、前記半導体基板および前記複数のゲート電極上に第１の応力膜を形成する工程と、前記第１の応力膜上に層間絶縁膜を形成する工程と、前記複数のゲート電極間の領域における前記第１の応力膜または前記層間絶縁膜内の空隙を貫通するように、前記ソース・ドレイン領域上の前記前記第１の応力膜および前記層間絶縁膜内にコンタクトホールを形成する工程と、前記空隙内の少なくとも一部に前記コンタクト
ホールを介して第２の応力膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。また、図２（ａ）は、図１の鎖線Ａ−Ａに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。また、図２（ｂ）は、図１の鎖線Ｂ−Ｂに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【００１０】
半導体装置１は、半導体基板２と、半導体基板２上にゲート絶縁膜３ａ、３ｂを介して並列に形成されたゲート電極４ａ、４ｂと、ゲート電極４ａ、４ｂの側面に形成されたゲート側壁５と、半導体基板２内のゲート電極４ａ、４ｂ下の領域に各々形成された、結晶歪みを有するチャネル領域６ａ、６ｂと、半導体基板２内のチャネル領域６ａ、６ｂを挟んだ領域に形成されたソース・ドレイン領域７と、ソース・ドレイン領域７上に形成されたシリサイド層８と、ゲート電極４ａ、４ｂ上に各々形成されたゲートシリサイド層９ａ、９ｂと、半導体基板２、ゲート電極４ａ、４ｂおよびゲート側壁５上に形成され、チャネル領域６ａ、６ｂに結晶歪みを与える第１の応力膜１０と、第１の応力膜１０上に形成され、ゲート電極４ａ、４ｂ間の領域に空隙を有する層間絶縁膜１２と、空隙内の少なくとも一部に形成され、チャネル領域６ａ、６ｂに結晶歪みを与える第２の応力膜１１と、を有する。なお、上記の半導体基板２上の各部材が形成された素子領域は、素子分離領域１５により周囲の領域と電気的に分離される。また、ソース・ドレイン領域７は、コンタクト１３により、上層の配線等（図示しない）と接続される。
【００１１】
半導体基板２は、例えば、｛１００｝面を主面とするＳｉ基板を用いることができる。なお、｛１００｝面は、（１００）面、および（１００）面と等価な面を表す。
【００１２】
素子分離領域１５は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１３】
ゲート絶縁膜３ａ、３ｂは、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１４】
ゲート電極４ａ、４ｂは、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ｎ型トランジスタを構成する場合には、Ａｓ、Ｐ等のｎ型不純物、ｐ型トランジスタを構成する場合には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。また、ゲート電極４ａ、４ｂは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。この場合、ゲートシリサイド層９ａ、９ｂは形成されない。また、メタルゲート電極とＳｉ系多結晶電極を積層した構造であってもよい。
【００１５】
ゲート側壁５は、ＮＳＧ（non-doped silicate glass）等からなる第１層５ａと、窒化Ｓｉ膜等からなる第２層５ｂを含む２層構造を有する。なお、第１層５ａと、第２層５ｂの材料は逆であってもよい。また、ゲート側壁５は、単層構造や、３層以上の構造であってもよい。
【００１６】
チャネル領域６ａ、６ｂは、例えば、半導体基板２の主面の面方位が｛１００｝であった場合、チャネル方向が＜１１０＞または＜１００＞となるように形成される。なお、＜１１０＞軸方向は、［１１０］軸方向、および［１１０］軸方向と等価な軸方向を表し、＜１００＞軸方向は、［１００］軸方向、および［１００］軸方向と等価な軸方向を表す。
【００１７】
チャネル方向が＜１１０＞である場合、ｎ型トランジスタであれば、チャネル領域６ａ、６ｂにチャネル方向またはチャネル幅方向の伸張歪みが生じると、内部の電荷（電子）の移動度が向上する。また、ｐ型トランジスタであれば、チャネル方向の圧縮歪み、またはチャネル幅方向の伸張歪みが生じると、内部の電荷（正孔）の移動度が向上する。
【００１８】
チャネル方向が＜１００＞である場合、ｎ型トランジスタであれば、チャネル領域６ａ、６ｂにチャネル方向またはチャネル幅方向の伸張歪みが生じると、内部の電荷（電子）の移動度が向上する。また、ｐ型トランジスタであれば、チャネル方向またはチャネル幅方向の圧縮歪みが生じると、内部の電荷（正孔）の移動度が向上する。
【００１９】
ソース・ドレイン領域７は、浅いエクステンション領域７ａと深いディープ領域７ｂを含み、導電型不純物を半導体基板２に注入することにより形成される。ソース・ドレイン領域７に含まれる導電型不純物としては、ｎ型トランジスタを構成する場合には、Ａｓ、Ｐ等のｎ型不純物、ｐ型トランジスタを構成する場合には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。
【００２０】
シリサイド層８は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなり、ソース・ドレイン領域７の上面の露出部分に形成される。
【００２１】
ゲートシリサイド層９ａ、９ｂは、シリサイド層８と同様の材料からなり、ゲート電極４ａ、４ｂ上にそれぞれ形成される。
【００２２】
第１の応力膜１０は、プラズマＣＶＤ（Chemical Vapor Deposition）法等により、周辺の部材に応力を発生させるように形成された窒化Ｓｉ等からなる。この場合、プラズマＣＶＤ装置の運転条件を制御することにより、チャネル領域６ａ、６ｂにチャネル方向に平行な方向の圧縮応力または伸張応力を与えるような膜質を有するように形成することができる。例えば、プラズマＣＶＤ装置のＲＦ（Radio Frequency）電力等を適宜設定することで、窒化Ｓｉ膜中の水素濃度を制御し、伸張応力膜（ｎ型トランジスタ用）と圧縮応力膜（ｐ型トランジスタ用）を作り分けることができる。具体的には、水素濃度を低くして体積密度を小さくすることにより伸張応力膜を形成し、水素濃度を高くして体積密度を大きくすることにより、圧縮応力膜を形成することができる。
【００２３】
また、第１の応力膜１０を伸張応力膜として形成する場合は、例えば、表面の平坦なＳｉ基板上に成膜した場合に、Ｓｉ基板の表面近傍の領域に１．７ＧＰａ程度の伸張応力を発生させるような膜質に形成することが好ましい。
【００２４】
ここで、プラズマＣＶＤ法は、ＬＰＣＶＤ（Low Pressure CVD）等の他の成膜法と比較して、膜の被覆性が悪くなるという特徴を有する。そのため、ゲート電極４ａ、４ｂの間隔が、例えば、約１１０ｎｍよりも狭い場合（ゲート側壁の幅を約２５ｎｍとする）には、厚さが不均一になり、ゲート電極４ａ、４ｂ間の領域に層間絶縁膜１２が完全に埋め込まれず、空隙が形成されやすい。なお、一例として、ゲート電極４ａ、４ｂの間隔が約１１０ｎｍ、ゲート側壁の幅が約２５ｎｍである場合は、第１の応力膜１０は約６０ｎｍの厚さを有することが好ましい。
【００２５】
層間絶縁膜１２は、ゲート電極４ａ、４ｂ間の領域に空隙を有する。例えば、層間絶縁膜１２として、ＣＶＤ法によりＯ３およびＴＥＯＳ（Tetraethoxysilane）を用いてＮＳＧ膜を形成した場合、被覆性が悪くなるために、空隙を含んだ層間絶縁膜１２を比較的容易に形成することができる。
【００２６】
第２の応力膜１１は、膜の被覆性が比較的よいＬＰＣＶＤ法等により、周辺の部材に応力を発生させるように形成された窒化Ｓｉ等からなる。ＬＰＣＶＤ法を用いた場合、窒化Ｓｉからなる第２の応力膜１１は伸張応力膜として形成される。また、第２の応力膜１１は、ゲート電極４ａ、４ｂ間の領域に生じた層間絶縁膜１２の空隙内の少なくとも一部に形成される。
【００２７】
また、第２の応力膜１１を伸張応力膜として形成する場合は、例えば、表面の平坦なＳｉ基板上に成膜した場合に、Ｓｉ基板の表面近傍の領域に１．２ＧＰａ程度の伸張応力を発生させるような膜質に形成することが好ましい。
【００２８】
コンタクト１３は、例えば、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、Ｗ等の金属からなる。また、ゲート電極４ａ、４ｂ間に形成されるコンタクト１３を形成するためのコンタクトホールは、層間絶縁膜１２の空隙を貫通するように形成され、空隙内に第２の応力膜１１を形成する際に用いられる。また、層間絶縁膜１２の空隙を貫通するように素子分離領域１５上に形成されるダミーコンタクト１４は、層間絶縁膜１２の空隙内に第２の応力膜１１を効率よく形成するために形成されるものであり、上下層の部材を電気的に接続する機能は有さない。
【００２９】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００３０】
（半導体装置の製造）
図３Ａ（ａ）〜３Ｆ（ａ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図２（ａ）に示した断面に対応する。また、図３Ａ（ｂ）〜３Ｆ（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図２（ｂ）に示した断面に対応する。
【００３１】
まず、図３Ａ（ａ）、（ｂ）に示すように、素子分離領域１５（図示しない）が形成された半導体基板２上にゲート絶縁膜３ａ、３ｂを介してゲート電極４ａ、４ｂをそれぞれ形成し、ゲート電極４ａ、４ｂをマスクとして用いたイオン注入法等により半導体基板２に導電型不純物を注入し、ソース・ドレイン領域７のエクステンション領域７ａを形成する。
【００３２】
次に、図３Ｂ（ａ）、（ｂ）に示すように、ゲート側壁５、ソース・ドレイン領域７のディープ領域７ｂ、シリサイド層８、およびゲートシリサイド層９ａ、９ｂを形成する。ここで、ディープ領域７ｂは、ゲート電極４ａ、４ｂおよびゲート側壁５をマスクとして用いたイオン注入法等により、半導体基板２に導電型不純物を注入して形成される。また、シリサイド層８、およびゲートシリサイド層９ａ、９ｂは、ゲート電極４ａ、４ｂの上面およびソース・ドレイン領域７の上面の露出部分を覆うようにＮｉ等からなる金属膜をスパッタリング等により形成し、熱処理を施して金属膜とゲート電極４ａ、４ｂならびにソース・ドレイン領域７をシリサイド化反応させることにより形成される。
【００３３】
次に、図３Ｃ（ａ）、（ｂ）に示すように、ＳｉＨ４、ＮＨ３をソースガスとして用いるプラズマＣＶＤ法等により半導体基板２の全面上を覆うように第１の応力膜１０を形成する。このとき、ゲート電極４ａ、４ｂの間隔（対向したゲート側壁５の間隔）、第１の応力膜１０の被覆性等の関係により、第１の応力膜１０のゲート電極４ａ、４ｂ間に位置する部分の厚さは不均一になり、幅の狭い窪み１６が形成される。窪み１６は、例えば、図３Ｃ（ａ）に示すように、入り口が内部よりも狭い形状となる。
【００３４】
次に、図３Ｄ（ａ）、（ｂ）に示すように、ＣＶＤ法等により第１の応力膜１０上に層間絶縁膜１２を形成する。このとき、窪み１６の形状および大きさ、層間絶縁膜１２の被覆性等の関係により、層間絶縁膜１２は窪み１６内に完全に埋め込まれず、空隙１７が形成される。
【００３５】
次に、図３Ｅ（ａ）、（ｂ）に示すように、空隙１７を貫通するように層間絶縁膜１２内にコンタクト１３およびダミーコンタクト１４を形成するためのコンタクトホール１８を形成する。
【００３６】
次に、図３Ｆ（ａ）、（ｂ）に示すように、コンタクトホール１８を通して空隙１７内に第２の応力膜１１を形成する。このとき、第２の応力膜１１が空隙１７のなるべく多くの領域を埋めることが好ましい。なお、第２の応力膜１１は、例えば、ＬＰＣＶＤ法によりソースガスであるＳｉ２Ｃｌ６とＮＨ３を０．１〜１０Ｔｏｒｒの減圧下で反応させて形成する。
【００３７】
次に、層間絶縁膜１２上およびコンタクトホール１８の底面および内側面の第２の応力膜１１をエッチングにより除去した後、コンタクトホール１８内に金属材料を埋め込んでコンタクト１３およびダミーコンタクト１４を形成することにより、図２（ａ）、（ｂ）に示した半導体装置１を得る。なお、コンタクトホール１８内側面の第２の応力膜１１は、除去されずに残ってもよいが、上層の配線（図示しない）と半導体基板２間の寄生容量の増加を抑制し、かつコンタクト１３の径を大きくするために除去されることが好ましい。
【００３８】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、層間絶縁膜１２中に形成される空隙１７内に第２の応力膜１１を形成することにより、第１の応力膜１０がチャネル領域６ａ、６ｂに発生させる歪みが空隙１７の存在により減少することを抑制できる。
【００３９】
さらに、第２の応力膜１１がチャネル領域６ａ、６ｂに歪みを発生させる機能を有するため、半導体装置１のチャネル領域６ａ、６ｂに効率的に歪みを発生させて電荷の移動度を向上させることができる。
【００４０】
なお、一般的に、圧縮応力膜の方が伸張応力膜と比べて被覆性が悪いため、第１の応力膜１０として圧縮応力膜を形成する場合に、より第２の応力膜１１を形成しやすくなる。第１の応力膜１０の被覆性が悪いと、層間絶縁膜１２が埋め込まれにくい形状の窪み１６が形成され、空隙１７が形成されやすいためである。
【００４１】
また、本実施の形態は、ｎ型トランジスタとｐ型トランジスタが混載された半導体装置に適用することもできる。この場合、第１の応力膜１０は、ｎ型トランジスタ領域においては伸張応力膜として形成され、ｐ型トランジスタ領域においては圧縮応力膜として形成されることが好ましい。また、第２の応力膜１１は、例えば、ｎ型トランジスタとｐ型トランジスタにおいて伸張応力膜として形成される。
【００４２】
〔第２の実施の形態〕
本発明の第２の実施の形態は、第１の実施の形態をＳＲＡＭに適用したものである。なお、第１の実施の形態と同様の点については説明を省略する。
【００４３】
図４は、本発明の第２の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【００４４】
半導体装置２０は、ＳＲＡＭ構造を有し、ＰＭＯＳ領域２１と、その両側のＮＭＯＳ領域２２を有する。各部の構造は第１の実施の形態と同様であり、第１の応力膜（図示しない）および第２の応力膜１１は、伸張応力膜として形成される。第２の応力膜１１は、層間絶縁膜（図示しない）の隣接したゲート電極４の間の領域に形成された空隙内に形成される。なお、第１の応力膜は、リソグラフィ法等によりＰＭＯＳ領域２１では圧縮応力膜、ＮＭＯＳ領域２２では伸張応力膜に作り分けられてもよい。
【００４５】
また、ＰＭＯＳ領域２１は、所定のゲート電極４とソース・ドレイン領域７に共通に形成されるシェアードコンタクト２３を有する。シェアードコンタクト２３は、ゲート電極４とソース・ドレイン領域７を上層の配線等（図示しない）に接続する機能を有する。シェアードコンタクト２３は、第１の実施の形態におけるコンタクト１３と同様に、これを形成するためのコンタクトホールを層間絶縁膜の空隙を貫通するように形成し、第２の応力膜１１を空隙内に形成するために用いることができる。
【００４６】
〔第３の実施の形態〕
本発明の第３の実施の形態は、第２の応力膜の形成方法等において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略する。
【００４７】
（半導体装置の構成）
図５（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の断面図である。なお、図５（ａ）、（ｂ）に示す断面は、第１の実施の形態において図２（ａ）、（ｂ）に示した断面にそれぞれ対応する。
【００４８】
本実施の形態に係る半導体装置３０においては、第２の応力膜３２が、第１の応力膜３１内に形成される空隙内の少なくとも一部に形成される。なお、第１の応力膜３１および第２の応力膜３２の材料および機能は第１の実施の形態と同様であり、チャネル領域６ａ、６ｂに結晶歪みを与える。
【００４９】
以下に、本実施の形態に係る半導体装置３０の製造方法の一例を示す。
【００５０】
（半導体装置の製造）
図６Ａ（ａ）〜６Ｃ（ａ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は第１の実施の形態において図２（ａ）に示した断面に対応する。また、図６Ａ（ｂ）〜６Ｃ（ｂ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は第１の実施の形態において図２（ｂ）に示した断面に対応する。
【００５１】
まず、図３Ｂ（ａ）、（ｂ）に示した、ゲートシリサイド層９ａ、９ｂを形成するまでの工程を第１の実施の形態と同様に行う。
【００５２】
次に、図６Ａ（ａ）、（ｂ）に示すように、ＳｉＨ４、ＮＨ３をソースガスとして用いるプラズマＣＶＤ法等により半導体基板２の全面上を覆うように第１の応力膜３１を形成する。このとき、ゲート電極４ａ、４ｂの間隔（対向したゲート側壁５の間隔）、第１の応力膜３１の被覆性等の関係により、第１の応力膜３１のゲート電極４ａ、４ｂ間に位置する部分の厚さは不均一になり、空隙３３が形成される。空隙３３の上部は、第１の応力膜３１により塞がれる。
【００５３】
次に、図６Ｂ（ａ）、（ｂ）に示すように、ＣＶＤ法等により第１の応力膜３１上に層間絶縁膜３４を形成する。このとき、空隙３３が第１の応力膜３１により密閉されているため、層間絶縁膜３４は空隙３３内には形成されない。
【００５４】
次に、図６Ｃ（ａ）、（ｂ）に示すように、空隙３３を貫通するように層間絶縁膜３４内にコンタクト１３およびダミーコンタクト（図示しない）を形成するためのコンタクトホール１８を形成し、コンタクトホール１８を通して空隙３３内に第２の応力膜３２を形成する。このとき、第２の応力膜３２が空隙３３のなるべく多くの領域を埋めることが好ましい。
【００５５】
次に、層間絶縁膜３４上およびコンタクトホール１８の底面および内側面の第２の応力膜３２をエッチングにより除去した後、コンタクトホール１８内に金属材料を埋め込んでコンタクト１３およびダミーコンタクト（図示しない）を形成することにより、図５（ａ）、（ｂ）に示した半導体装置１を得る。なお、コンタクトホール１８内側面の第２の応力膜３２は、除去されずに残ってもよいが、上層の配線（図示しない）と半導体基板２間の寄生容量の増加を抑制し、かつコンタクト１３の径を大きくするために除去されることが好ましい。
【００５６】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、第２の応力膜３２を第１の実施の形態における第２の応力膜１１と異なる方法で形成し、第１の実施の形態と同様の効果を得ることができる。また、空隙を層間絶縁膜３４内に形成する必要がないため、層間絶縁膜３４の形成に、特に被覆性の悪くなる方法を用いなくてもよい。
【００５７】
なお、第１の実施の形態における半導体装置１の第２の応力膜１１を有する構造と、本実施の形態における半導体装置３０の第２の応力膜３２を有する構造が１つの半導体装置内に混在してもよい。
【００５８】
〔第４の実施の形態〕
本発明の第４の実施の形態は、第２の応力膜の形状等において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略する。
【００５９】
（半導体装置の構成）
図７は、本発明の第４の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。また、図８（ａ）は、図７の鎖線Ｃ−Ｃに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。また、図８（ｂ）は、図７の鎖線Ｄ−Ｄに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【００６０】
本実施の形態に係る半導体装置４０においては、素子分離領域１５のゲート電極４ａ、４ｂの間（対向したゲート側壁５の間）の領域に凹部１５ａが形成される。そのため、凹部１５ａ上の領域において、第２の応力膜４２の占める領域が大きくなる（図８（ｂ）の断面における断面積が大きくなる）。なお、第１の応力膜４１および第２の応力膜４２の材料および機能は第１の実施の形態と同様であり、チャネル領域６ａ、６ｂに結晶歪みを与える。
【００６１】
なお、ソース・ドレイン領域７上の領域においては、第２の応力膜４２およびその他の部材の構造は、第１の実施の形態における第２の応力膜１１およびその他の部材と同様であり、図８（ａ）の断面は図２（ａ）の断面とほぼ等しくなる。
【００６２】
以下に、本実施の形態に係る半導体装置４０の製造方法の一例を示す。
【００６３】
（半導体装置の製造）
図９Ａ（ａ）〜９Ｄ（ａ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図８（ａ）に示した断面に対応する。また、図９Ａ（ｂ）〜９Ｄ（ｂ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図８（ｂ）に示した断面に対応する。
【００６４】
まず、図９Ａ（ａ）、（ｂ）に示すように、図３Ｂ（ａ）、（ｂ）に示した、ゲートシリサイド層９ａ、９ｂを形成するまでの工程を第１の実施の形態と同様に行う。
【００６５】
次に、図９Ｂ（ａ）、（ｂ）に示すように、素子分離領域１５のゲート電極４ａ、４ｂの間（対向したゲート側壁５の間）の領域にＲＩＥ（Reactive Ion Etching）法やウェットエッチング法によるエッチングを施し、凹部１５ａを形成する。
【００６６】
次に、図９Ｃ（ａ）、（ｂ）に示すように、ＳｉＨ４、ＮＨ３をソースガスとして用いるプラズマＣＶＤ法等により半導体基板２の全面上を覆うように第１の応力膜４１を形成する。このとき、ゲート電極４ａ、４ｂの間隔（対向したゲート側壁５の間隔）、第１の応力膜４１の被覆性等の関係により、第１の応力膜４１のゲート電極４ａ、４ｂ間に位置する部分の厚さは不均一になり、幅の狭い窪み４５が形成される。このとき、素子分離領域１５上の領域においては、凹部１５ａのために窪み４５がソース・ドレイン領域７上の領域における位置よりも深い位置まで形成される。
【００６７】
次に、図９Ｄ（ａ）、（ｂ）に示すように、ＣＶＤ法等により第１の応力膜４１上に層間絶縁膜４４を形成する。このとき、窪み４５の形状および大きさ、層間絶縁膜４４の被覆性等の関係により、層間絶縁膜４４は窪み４５内に完全に埋め込まれず、空隙４３が形成される。このとき、素子分離領域１５上の領域においては、窪み４５が深い位置まで形成されており、窪み４５のアスペクト比（深さ／幅）がソース・ドレイン領域７上の領域よりも大きいため、層間絶縁膜４４が窪み４５内により埋め込まれにくい。その結果、素子分離領域１５上の領域において、ソース・ドレイン領域７上の領域よりも大きい空隙４３が形成される。
【００６８】
次に、第２の応力膜４２、コンタクト１３、およびダミーコンタクト１４を第１の実施の形態と同様に形成することにより、図８（ａ）、（ｂ）に示した半導体装置４０を得る。
【００６９】
なお、本実施の形態においては、素子分離領域１５上の領域において、特に空隙４３が大きいため、空隙４３内に効率的に第２の応力膜４２を形成するために、素子分離領域１５上にもコンタクトホールを形成することが特に好ましい。すなわち、半導体装置４０はダミーコンタクト１４を有することが好ましい。
【００７０】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、素子分離領域１５上の領域において、第２の応力膜４２の占める領域を大きくすることができるため、より効果的にチャネル領域６ａ、６ｂに歪みを発生させることができる。
【００７１】
また、第１の応力膜４１、または第１の応力膜４１および第２の応力膜４２が、半導体基板２とゲート絶縁膜３ａ、３ｂとの界面よりも低い位置にまで形成されるため、半導体基板２の表面に平行な方向からもチャネル領域６ａ、６ｂに力を加え、より効果的にチャネル領域６ａ、６ｂに歪みを発生させることができる。
【００７２】
なお、上記において、本実施の形態は、第１の実施の形態と同様に層間絶縁膜４４内に形成される空隙４３内に第２の応力膜４２を形成するものとして説明したが、第２の応力膜４２の一部または全部は、第３の実施の形態と同様に、第１の応力膜４１内に形成される空隙内に形成されてもよい。
【００７３】
〔第５の実施の形態〕
本発明の第５の実施の形態は、第２の応力膜の形状等において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略する。
【００７４】
（半導体装置の構成）
図１０（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置の断面図である。なお、図１０（ａ）、（ｂ）に示す断面は、第１の実施の形態において図２（ａ）、（ｂ）に示した断面にそれぞれ対応する。
【００７５】
本実施の形態に係る半導体装置５０においては、ゲート電極４ａ、４ｂ側面のゲート側壁５５が、側面が半導体基板２に対して垂直に近い角度で形成された形状を有する。そのため、第１の応力膜５１内に形成される空隙５３の幅が広くなり、その中に形成される第２の応力膜５２の体積も大きくなる。なお、第１の応力膜５１および第２の応力膜５２の材料および機能は第１の実施の形態と同様であり、チャネル領域６ａ、６ｂに結晶歪みを与える。
【００７６】
以下に、本実施の形態に係る半導体装置５０の製造方法の一例を示す。
【００７７】
（半導体装置の製造）
図１１Ａ（ａ）〜１１Ｃ（ａ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図１０（ａ）に示した断面に対応する。また、図１１Ａ（ｂ）〜１１Ｃ（ｂ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図１０（ｂ）に示した断面に対応する。
【００７８】
まず、図３Ａ（ａ）、（ｂ）に示した、ソース・ドレイン領域７のエクステンション領域７ａを形成するまでの工程を第１の実施の形態と同様に行う。
【００７９】
次に、図１１Ａ（ａ）、（ｂ）に示すように、ＣＶＤ法等により半導体基板２の全面上に絶縁膜５６ａ、５６ｂ、５７を積層する。ここで、絶縁膜５６ａ、５６ｂは、後の工程においてゲート絶縁膜５５の第１層５５ａおよび第２層５５ｂに加工される膜である。また、絶縁膜５７は、アッシャーやＣＶＤ法により形成されるＳｉ酸化膜等が用いられ、側面が半導体基板２に対して垂直に近い角度で形成されたゲート側壁５５に絶縁膜５６ａ、５６ｂを加工するために用いられる。
【００８０】
次に、図１１Ｂ（ａ）、（ｂ）に示すように、ＲＩＥ法等により半導体基板２の表面に略垂直な方向にエッチングを施す。これにより、絶縁膜５７の絶縁膜５６ｂの上面に位置する部分が除去され、絶縁膜５６ｂの側面に位置する部分が残る。なお、絶縁膜５７の絶縁膜５６ｂの上面に位置する部分が完全に除去される前に、絶縁膜５７と絶縁膜５６ｂのエッチング選択比をとることのできる等方性のエッチング条件に切り替えることが好ましい。
【００８１】
さらに、図１１Ｃ（ａ）、（ｂ）に示すように、半導体基板２の表面に略垂直な方向のエッチングを続け、絶縁膜５６ａ、５６ｂをゲート側壁５５の第１層５５ａおよび第２層５５ｂに加工する。このとき、絶縁膜５６ｂの側面に残った絶縁膜５７が、除去されるまで絶縁膜５６ｂの側面を保護するため、側面が半導体基板２に対して垂直に近い角度で形成されたゲート側壁５５が形成される。
【００８２】
次に、図１１Ｄ（ａ）、（ｂ）に示すように、ＳｉＨ４、ＮＨ３をソースガスとして用いるプラズマＣＶＤ法等により半導体基板２の全面上を覆うように第１の応力膜５１を形成する。このとき、ゲート電極４ａ、４ｂの間隔（対向したゲート側壁５の間隔）、第１の応力膜５１の被覆性等の関係により、第１の応力膜５１がゲート電極４ａ、４ｂ間の領域に均一な厚さで形成されず、空隙５３が形成される。空隙５３の上部は、第１の応力膜５１により塞がれる。
【００８３】
次に、層間絶縁膜５４、第２の応力膜５２、コンタクト１３、およびダミーコンタクト（図示しない）を第１の実施の形態と同様に形成することにより、図１０（ａ）、（ｂ）に示した半導体装置４０を得る。
【００８４】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、ゲート側壁５５を側面が半導体基板２に対して垂直に近い角度となるように形成することにより、空隙５３を大きくすることができる。それにより、空隙５３内に形成される第２の応力膜５２の占める領域を大きくし、より効果的にチャネル領域６ａ、６ｂに歪みを発生させることができる。
【００８５】
なお、上記において、本実施の形態は、第３の実施の形態と同様に第１の応力膜５１内に形成される空隙５３内に第２の応力膜５２を形成するものとして説明したが、第２の応力膜５２の一部または全部は、第１の実施の形態と同様に、層間絶縁膜５４内に形成される空隙内に形成されてもよい。
【００８６】
〔第６の実施の形態〕
本発明の第６の実施の形態は、ｎ型トランジスタ領域とｐ型トランジスタ領域に応力膜を作り分ける場合の形態である。なお、第１の実施の形態と同様の点については説明を省略する。
【００８７】
（半導体装置の構成）
図１２（ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置のｎ型トランジスタ領域およびｐ型トランジスタ領域の断面図である。なお、図１２（ａ）、（ｂ）に示す断面は、第１の実施の形態において図２（ａ）に示した方向の断面にそれぞれ対応する。
【００８８】
本実施の形態に係る半導体装置は、ｎ型トランジスタ領域６０ａにおいてチャネル領域６ａ、６ｂに圧縮歪みを与える第２の応力膜６２を含み、ｐ型トランジスタ領域６０ｂにおいて第２の応力膜を含まない構造を有する。ここで、ｐ型トランジスタ領域６０ｂにおいては、ゲート側壁６６を丸みの落ちたテーパー形状とすることにより、ゲート電極４ｃ、４ｄの間隔（対向したゲート側壁６６の間隔）を拡げている。これにより、層間絶縁膜６４内に空隙が形成されない。一方、ｎ型トランジスタ領域６０ａは、第１の実施の形態に係る半導体装置１の構造と同様であり、ゲート側壁６５の形状も第１の実施の形態に係るゲート側壁５と同様である。
【００８９】
また、第１の応力膜は、ｎ型トランジスタ領域６０ａにおいては、チャネル領域６ａ、６ｂに伸張歪みを与える第１の応力膜６１ａ、ｐ型トランジスタ領域６０ｂにおいては、チャネル領域６ｃ、６ｄに圧縮歪みを与える第１の応力膜６１ｂに作り分けられる。
【００９０】
以下に、本実施の形態に係る半導体装置の製造方法の一例を示す。
【００９１】
（半導体装置の製造）
図１３Ａ（ａ）〜１３Ｃ（ａ）は、本発明の第６の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図１２（ａ）に示した断面に対応する。また、図１３Ａ（ｂ）〜１３Ｃ（ｂ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図であり、その断面は図１３（ｂ）に示した断面に対応する。
【００９２】
まず、図１３Ａ（ａ）、（ｂ）に示すように、図３Ｄ（ａ）、（ｂ）に示した層間絶縁膜６４を形成するまでの工程をｎ型トランジスタ領域６０ａおよびｐ型トランジスタ領域６０ｂにおいて第１の実施の形態と同様に行う。すなわち、ｎ型トランジスタ領域６０ａ、ｐ型トランジスタ領域６０ｂともに第１の応力膜６１ａ、および空隙６３を含む層間絶縁膜６４が形成される
【００９３】
次に、図１３Ｂ（ａ）、（ｂ）に示すように、リソグラフィ法とＲＩＥ法等によりｐ型トランジスタ領域６０ｂの第１の応力膜６１ａおよび層間絶縁膜６４を選択的に除去し、ゲート側壁６６をテーパー形状に加工する。ここで、ゲート側壁６６は、例えば、第１の応力膜６１ａおよび層間絶縁膜６４と同時に異方性エッチングを施すことにより、テーパー形状に加工される。
【００９４】
次に、図１３Ｃ（ａ）、（ｂ）に示すように、ＳｉＨ４、ＮＨ３をソースガスとして用いるプラズマＣＶＤ法等により半導体基板２の全面上を覆うように第１の応力膜６１ｂを形成する。このとき、第１の応力膜６１ｂは、ｎ型トランジスタ領域６０ａでは層間絶縁膜６４上に形成され、ｐ型トランジスタ領域６０ｂではゲート電極４ｃ、４ｄおよびゲート側壁６６上に形成される。ここで、ゲート側壁６６がテーパー形状であるため、ゲート電極４ｃ、４ｄの間隔（対向したゲート側壁６６の間隔）が大きく、ゲート電極４ｃ、４ｄ間の領域においても第１の応力膜６１ｂがほぼ均一の厚さに形成される。
【００９５】
次に、図１３Ｄ（ａ）、（ｂ）に示すように、リソグラフィ法とＲＩＥ法等によりｎ型トランジスタ領域６０ａの第１の応力膜６１ｂを選択的に除去し、ＣＶＤ法等により半導体基板の全上に層間絶縁膜６４を形成する。このとき、層間絶縁膜６４は、ｎ型トランジスタ領域６０ａでは既に形成されている層間絶縁膜６４上に形成され、ｐ型トランジスタ領域６０ｂでは第１の応力膜６１ｂ上に形成される。ここで、第１の応力膜６１ｂがゲート電極４ｃ、４ｄ間の領域においてもほぼ均一の厚さに形成されているため、層間絶縁膜６４内に空隙が形成されない。
【００９６】
次に、層間絶縁膜６４の上面を平坦化して高さを揃え、第２の応力膜６２、コンタクト１３、およびダミーコンタクト（図示しない）を第１の実施の形態と同様に形成することにより、図１２（ａ）、（ｂ）に示した半導体装置を得る。
【００９７】
（第６の実施の形態の効果）
本発明の第６の実施の形態によれば、ｐ型トランジスタ領域６０ｂのゲート側壁６６をテーパー形状に形成することにより、第２の応力膜６２をｎ型トランジスタ領域６０ａにのみ形成し、第２の応力膜６２が周辺の部材に発生させる応力がｐ型トランジスタ領域６０ｂのチャネル領域６ｃ、６ｄにおける電荷移動度に悪影響を与える場合であっても、チャネル領域６ｃ、６ｄにおける電荷移動度を低下させずに、ｎ型トランジスタ領域６０ａのチャネル領域６ａ、６ｂにおける電荷移動度を向上させることができる。
【００９８】
なお、ｎ型トランジスタ領域６０ａとｐ型トランジスタ領域６０ｂの構造は逆であってもよい。その場合、ｐ型トランジスタ領域６０ｂにチャネル領域６ｃ、６ｄに第２の応力膜が形成される。
【００９９】
また、上記において、本実施の形態は、第１の実施の形態と同様に層間絶縁膜６４内に形成される空隙６３内に第２の応力膜６２を形成するものとして説明したが、第２の応力膜６２の一部または全部は、第３の実施の形態と同様に、第１の応力膜６１ａ内に形成される空隙内に形成されてもよい。
【０１００】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１０１】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図２】（ａ）は、図１の鎖線Ａ−Ａに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図、（ｂ）は、図１の鎖線Ｂ−Ｂに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【図３Ａ】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｂ】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｃ】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｄ】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｅ】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｆ】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図５】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の断面図である。
【図６Ａ】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６Ｂ】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６Ｃ】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の第４の実施の形態に係る半導体装置の主要な構成部材の配置関係を表す上面図である。
【図８】（ａ）、は、図７の鎖線Ｃ−Ｃに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図であり、（ｂ）は、図７の鎖線Ｄ−Ｄに対応する位置の半導体装置の切断面を図中の矢印の方向に見た断面図である。
【図９Ａ】（ａ）、（ｂ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図９Ｂ】（ａ）、（ｂ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図９Ｃ】（ａ）、（ｂ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図９Ｄ】（ａ）、（ｂ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１０】（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置の断面図である。
【図１１Ａ】（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１１Ｂ】（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１１Ｃ】（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１１Ｄ】（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１２】（ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置のｐ型トランジスタ領域およびｎ型トランジスタ領域の断面図である。
【図１３Ａ】（ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１３Ｂ】（ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１３Ｃ】（ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１３Ｄ】（ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１０３】
１  半導体装置。  ２  半導体基板。  ３ａ、３ｂ、３ｃ、３ｄ  ゲート絶縁膜。  ４ａ、４ｂ、４ｃ、４ｄ  ゲート電極。  ５、５５、６５、６６  ゲート側壁。  ６ａ、６ｂ、６ｃ、６ｄ  チャネル領域。  ７  ソース・ドレイン領域。  １０、３１、４１、５１、６１ａ、６１ｂ  第１の応力膜。  １１、３２、４２、５２、６２  第２の応力膜。  １２、３４、４４、５４、６４  層間絶縁膜。  １５  素子分離領域。  １５ａ  凹部。  １７、３３、４３、５３、６３  空隙。  １８  コンタクトホール。
【図１】
0004568336.tif 000002
【図２】
0004568336.tif 000003
【図３Ａ】
0004568336.tif 000004
【図３Ｂ】
0004568336.tif 000005
【図３Ｃ】
0004568336.tif 000006
【図３Ｄ】
0004568336.tif 000007
【図３Ｅ】
0004568336.tif 000008
【図３Ｆ】
0004568336.tif 000009
【図４】
0004568336.tif 000010
【図５】
0004568336.tif 000011
【図６Ａ】
0004568336.tif 000012
【図６Ｂ】
0004568336.tif 000013
【図６Ｃ】
0004568336.tif 000014
【図７】
0004568336.tif 000015
【図８】
0004568336.tif 000016
【図９Ａ】
0004568336.tif 000017
【図９Ｂ】
0004568336.tif 000018
【図９Ｃ】
0004568336.tif 000019
【図９Ｄ】
0004568336.tif 000020
【図１０】
0004568336.tif 000021
【図１１Ａ】
0004568336.tif 000022
【図１１Ｂ】
0004568336.tif 000023
【図１１Ｃ】
0004568336.tif 000024
【図１１Ｄ】
0004568336.tif 000025
【図１２】
0004568336.tif 000026
【図１３Ａ】
0004568336.tif 000027
【図１３Ｂ】
0004568336.tif 000028
【図１３Ｃ】
0004568336.tif 000029
【図１３Ｄ】
0004568336.tif 000030