(57)【特許請求の範囲】
【請求項１】
信号を通過する経路と信号を遅延させる経路とをそれぞれ有し、互いに異なる遅延時間を生じさせる複数段の遅延部を直列に接続した可変遅延回路と、
各前記遅延部のうち遅延時間を生じさせる遅延部の組合せを示す遅延設定値と、遅延時間とを対応づけて格納するメモリとを備えたタイミング発生器であって、
前記可変遅延回路のｍ段（ｍは２以上の整数）の前記遅延部を複数の遅延群に分け、各遅延群がｍｗ１個，ｍｗ２個，・・・ｍｗＮ個の遅延部を有し、
遅延設定値のビット数ｎの前記メモリとして、前記遅延群ごとに分割した遅延設定値がｗ１ビット，ｗ２ビット，・・・ｗＮビット（ｎ＝（ｗ１）＋（ｗ２）＋・・・（ｗＮ））の複数の個別の分割メモリを設け、
各分割メモリには、それぞれ当該分割メモリに対応する遅延群を構成するｍｗ１個，ｍｗ２個，・・・ｍｗＮ個の遅延部のうち遅延時間を生じさせる遅延部の組み合わせと、当該遅延群の遅延時間を示すｗ１ビット，ｗ２ビット，・・・ｗＮビットの分割遅延設定値とを対応づけて格納し、
前記メモリ及び各分割メモリの深さ及びメモリ容量が以下の２式の関係を満たす
ことを特徴とするタイミング発生器。
（２＾ｎ）＞（２＾ｗ１）＋（２＾ｗ２）＋・・・（２＾ｗＮ）
（２＾ｎ×ｍ）＞（２＾ｗ１×ｍｗ１）＋（２＾ｗ２×ｍｗ２）＋・・・（２＾ｗＮ×ｍｗＮ）
【請求項２】
検査対象の半導体集積回路の各外部端子から出力された信号どうしを同期して取り出すためのタイミング発生器を備えた、この半導体集積回路の動作試験を行うための半導体試験装置であって、
前記タイミング発生器は、
信号を通過する経路と信号を遅延させる経路とをそれぞれ有し、互いに異なる遅延時間を生じさせる複数段の遅延部を直列に接続した可変遅延回路と、
各前記遅延部のうち遅延時間を生じさせる遅延部の組合せを示す遅延設定値と、遅延時間とを対応づけて格納するメモリとを備え、
前記可変遅延回路のｍ段（ｍは２以上の整数）の前記遅延部を複数の遅延群に分け、各遅延群がｍｗ１個，ｍｗ２個，・・・ｍｗＮ個の遅延部を有し、
遅延設定値のビット数ｎの前記メモリとして、前記遅延群ごとに分割した遅延設定値がｗ１ビット，ｗ２ビット，・・・ｗＮビット（ｎ＝（ｗ１）＋（ｗ２）＋・・・（ｗＮ））の複数の個別の分割メモリを設け、
各分割メモリには、それぞれ当該分割メモリに対応する遅延群を構成するｍｗ１個，ｍｗ２個，・・・ｍｗＮ個の遅延部のうち遅延時間を生じさせる遅延部の組み合わせと、当該遅延群の遅延時間を示すｗ１ビット，ｗ２ビット，・・・ｗＮビットの分割遅延設定値とを対応づけて格納し、
前記メモリ及び各分割メモリの深さ及びメモリ容量が以下の２式の関係を満たす
ことを特徴とする半導体試験装置。
（２＾ｎ）＞（２＾ｗ１）＋（２＾ｗ２）＋・・・（２＾ｗＮ）
（２＾ｎ×ｍ）＞（２＾ｗ１×ｍｗ１）＋（２＾ｗ２×ｍｗ２）＋・・・（２＾ｗＮ×ｍｗＮ）
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置（ＩＣテスタ）における、タイミング発生器のメモリ容量を低減する技術に関する。
【０００２】
【従来の技術】
半導体集積回路の動作試験を行うための半導体試験装置は、検査対象の半導体集積回路の各外部端子（ピン）から出力された信号どうしを同期して取り出すために、可変遅延回路を備えている。
【０００３】
ここで、図２を参照して、従来の可変遅延回路の構成について簡単に説明する。
図２の（Ａ）は、従来例の可変遅延回路の構成を説明するための回路図である。また、図２の（Ｂ）は、遅延部の内部構成を説明するための回路図である。図２の（Ａ）に示すように、従来例の可変遅延回路は、ｎ段（ｎは２以上の整数）の遅延部１０を直列に接続して設けている。
【０００４】
各段の遅延部１０は、図２の（Ｂ）に示すように、それぞれ信号を通過させる通過経路４と、信号を遅延させる遅延経路５と、通過経路４又は遅延経路５に信号を選択的に伝搬させるセレクタ３とにより構成されている。
そして、各段の遅延部１０の遅延経路５には、遅延素子５１が設けられている。
【０００５】
また、図２の（Ｂ）に示すように、セレクタ３は、通過経路４に信号を出力するＡＮＤ回路３１と、遅延経路４に信号を出力するＡＮＤ回路３２とにより構成されている。また、ＡＮＤ回路３１には、被遅延信号が入力されるとともに、反転した遅延設定値が入力される。また、ＡＮＤ回路３２には、被遅延信号が入力されるとともに、遅延設定値が入力される。
【０００６】
そして、遅延素子５１の遅延時間は、少ない段数で多種類の遅延時間を効率的に生成するために、各遅延部１０どうしで互いに異なっている。すなわち、各遅延部１０の重み付けを異ならせている。
【０００７】
例えば、一段目の遅延部１０の遅延素子の遅延時間を１秒とし、二段目、三段目及び四段目の遅延時間をそれぞれ２秒、４秒及び８秒とする。この場合、遅延設定値により、二段目及び四段目の遅延素子だけの遅延時間を選択することにより、容易に１０秒の遅延時間を得ることができる。
これに対して、仮に、各段の遅延素子の遅延時間をいずれも１秒とすると、１０秒の遅延時間を得るのに１０段もの遅延素子が必要となってしまう。
なお、段数ごとに遅延時間が増える割合を増加係数と称し、この場合の増加係数は「２」となる。
【０００８】
ところで、現実の遅延素子の遅延時間には誤差が含まれる。その結果、各遅延部の遅延時間は、必ずしも設計通りの値とならず、設計値から多少ずれた値となる。このため、遅延時間を示す遅延設定値の各ビットを、単純に各段の遅延部１０に一対一に割り当ててしまうと、実際の遅延量が遅延設定値からずれてしまう。
【０００９】
そこで、実際のタイミング発生器においては、所望の数の遅延時間を得るためには、遅延部の数を、設計上の必要最低限数よりも多くして、冗長を持たせている。すなわち、遅延部１０の増加係数を例えば「１．５」程度に小さくし、増加係数が「２」の場合よりも多数の遅延部１０を用意している。そして、誤差を含めた上で遅延部を組み合わせたときの遅延時間をそれぞれ測定し、各遅延部の遅延時間の組み合わせの中から、所望の遅延時間に最も近くなる組合せを選んで使用する。
【００１０】
このため、従来例のタイミング発生器は、遅延時間と、各遅延部１０のうち遅延経路５に信号を伝搬させる遅延部１０の組合せを示す遅延設定値と、遅延時間順に対応づけて格納するリニアライズメモリ２を備えている。
【００１１】
したがって、リニアライズメモリ２へ所望の遅延時間を示す遅延設定値を入力することにより、そのリニアライズメモリ２において、その遅延時間に対応した、遅延部１０の組み合わせ示す遅延設定値を得ることができる。そして、その遅延設定値により、各遅延部１０においてセレクタ３が通過経路４又は遅延経路５をそれぞれ選択し、所望の遅延時間を発生させることができる。
【００１２】
【発明が解決しようとする課題】
ところで、遅延時間に対応する遅延設定値がｎビットの場合、遅延設定値で表される情報量は、２のｎ乗（２＾ｎ）通りである。このため、遅延設定値と遅延時間との対応づけが格納されたリニアライズメモリの深さは、（２＾ｎ）となる。
【００１３】
さらに、可変遅延回路１の遅延部１０がｍ段設けられている場合、リニアライズメモリ２に格納される遅延設定値もｍビット分必要となる。したがって、この情報量を格納するため、リニアライズメモリ２におけるｎビット分の遅延設定値のメモリ容量は、（（２のｎ乗）×ｍ）ビットすなわち（２＾ｎ×ｍ）ビットとなる。
【００１４】
そして、上述した冗長を持たせるためや、タイミング発生器の高性能化のためなどにより、可変遅延回路を構成する遅延部の段数ｍが多くなったり、設定分解能が高く、即ち、ｎが多くなったりすると、リニアライズメモリの深さが指数関数的に増大する。その結果、リニアライズメモリに膨大なメモリ容量を確保する必要が生じる。
さらに、リニアライズメモリの寸法が大きくなり、その結果装置の小型化が困難となる。
【００１５】
本発明は、上記の問題を解決すべくなされたものであり、メモリ容量の低減を図るとともに、装置の小型化を図ることができるタイミング発生器及びそれを備えた半導体検査装置の提供を目的とする。
【００１６】
【課題を解決するための手段】
この目的の達成を図るため、本発明に係るタイミング発生器によれば、信号を通過する経路と信号を遅延させる経路とをそれぞれ有し、互いに異なる遅延時間を生じさせる複数段の遅延部を直列に接続した可変遅延回路と、各遅延部のうち遅延時間を生じさせる遅延部の組合せを示す遅延設定値と、遅延時間とを対応づけて格納するメモリとを備えたタイミング発生器であって、可変遅延回路の遅延部を複数の遅延群に分け、メモリとして、前記遅延群ごとに分割した個別の分割メモリを設け、各分割メモリには、それぞれ当該分割メモリに対応する遅延群を構成する遅延部のうち遅延時間を生じさせる遅延部の組み合わせと、当該遅延群の遅延時間を示す分割遅延設定値とを対応づけて格納した構成としてある。
【００１７】
このように、本発明のタイミング発生器によれば、可変遅延回路を複数（ｋ個、ｋは２以上の整数とする。）の遅延群に分けている。そして、各遅延群は、遅延設定値を分割した分割遅延設定値をそれぞれ担当している。この場合、各遅延群が担当する分割遅延設定値のビット数（ｎ１、ｎ２、…、ｎｋ）の合計は、下記の（１）式に示すように、可変遅延回路に対する全遅延ビット数（Ｎ）と一致する。
【００１８】
Ｎ＝ｎ１＋ｎ２＋…＋ｎｋ  …（１）
ただし、Ｎ、ｎ１、ｎ２、…、ｎｋは、２以上の整数を表す。
【００１９】
一方、各遅延群にそれぞれ対応する個々のメモリの深さ（２＾ｎ１、２＾ｎ２、…、２＾ｎｋ）の合計は、下記の（２）式に示すように、全遅延部に対応するメモリの深さ（２＾Ｎ）よりも浅くなる。
【００２０】
（２＾Ｎ）＞（２＾ｎ１）＋（２＾ｎ２）＋…＋（２＾ｎｋ）  …（２）
【００２１】
なお、上記の（２）式は、下記の（３）式及び（４）式より導かれる。
（２＾Ｎ）＝（２＾ｎ１）（２＾ｎ２）…（２＾ｎｋ）  …（３）
（２＾ｎ１）（２＾ｎ２）…（２＾ｎｋ）＞（２＾ｎ１）＋（２＾ｎ２）＋…＋（２＾ｎｋ）  …（４）
【００２２】
したがって、本発明によれば、分割された全メモリの合計の深さを、未分割のメモリの深さよりも浅くすることができる。すなわち、全メモリの合計のメモリ容量の低減を図ることができる。さらに、メモリ容量の低減を図ることができるので、メモリの寸法を小型化を図ることができる。その結果、タイミング発生器の小型化を図ることができる。
【００２３】
また、本発明の半導体試験装置によれば、検査対象の半導体集積回路の各外部端子から出力された信号どうしを同期して取り出すためのタイミング発生器を備えた、この半導体集積回路の動作試験を行うための半導体試験装置であって、
タイミング発生器は、信号を通過する経路と信号を遅延させる経路とをそれぞれ有し、互いに異なる遅延時間を生じさせる複数段の遅延部を直列に接続した可変遅延回路と、各遅延部のうち遅延時間を生じさせる遅延部の組合せを示す遅延設定値と、遅延時間とを対応づけて格納するメモリとを備え、可変遅延回路の遅延部を複数の遅延群に分け、メモリとして、遅延群ごとに分割した複数の個別の分割メモリを設け、各分割メモリには、それぞれ当該分割メモリに対応する遅延群を構成する遅延部のうち遅延時間を生じさせる遅延部の組み合わせと、当該遅延群の遅延時間を示す分割遅延設定値とを対応づけて格納した構成としてある。
【００２４】
このように、本発明の半導体試験装置によれば、分割された全メモリの合計の深さを、未分割のメモリの深さよりも浅くすることができる。すなわち、全メモリの合計のメモリ容量の低減を図ることができる。さらに、メモリ容量の低減を図ることができるので、メモリの寸法の小型化を図ることができる。その結果、タイミング発生器の小型化を図ることができる。さらに、そのタイミング発生器を備えた半導体試験装置の小型化を図ることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
先ず、図１を参照して、本実施形態の可変遅延回路の構成について説明する。この可変遅延回路は、検査対象の半導体集積回路の各外部端子から出力された信号どうしを同期して取り出すために、半導体検査装置（ＩＣテスタ）に設けられている。
図１は、本実施形態のタイミング発生器の構成を説明するための回路図である。
本実施形態のタイミング発生器においても可変遅延回路１を、従来例と同様、入力端子ｉｎと出力端子ｏｕｔとの間にｍ段（ｍは２以上の整数）の遅延部１０を直列に接続して設けている。また、遅延時間設定値（可変量設定値）はｎビット（ｎは２以上の整数）とする。
【００２６】
本実施形態では、可変遅延回路１の各遅延部１０を、第一遅延群１１、第二遅延群１２及び第三遅延群１３の三つの遅延群に分けている。第一、第二及び第三遅延群１１、１２及び１３には、それぞれｍｗ１個、ｍｗ２個およびｍｗ３個の遅延部１０が含まれる。
【００２７】
なお、ｍＷ１＜ｍ、ｍｗ２＜ｍ、かつ、ｍｗ３＜ｍとする。ただし、ｍは、分割前の全遅延部の数とする。したがって、分割後の各遅延群に含まれる遅延部の合計数は、下記の（５）式を満足する。
【００２８】
ｍ＜（ｍｗ１＋ｍｗ２＋ｍｗ３）＜３ｍ  …（５）
【００２９】
また、遅延設定値のビット数ｎに対し、第一遅延群１１はｗ１ビット分、第二遅延群１２はｗ２ビット分、第三遅延群１３はｗ３ビット分の分割遅延設定値をそれぞれ担当する。
なお、各遅延群１１、１２及び１３にそれぞれ対応する分割遅延設定値のビット数の合計値（ｗ１＋ｗ２＋ｗ３）は、下記の（６）式に示すように、遅延設定値の全ビット数（ｎ）となる。
【００３０】
ｎ＝（ｗ１）＋（ｗ２）＋（ｗ３）  …（６）
【００３１】
そして、本実施形態では、これら三つの遅延群１１、１２及び１３ごとに、第一リニアライズメモリ２１、第二リニアライズメモリ２２及び第三リニアライズメモリ２３を個別に設けている。
【００３２】
そして、各分割メモリには、それぞれ当該分割メモリに対応する遅延群を構成する遅延部のうち遅延時間を生じさせる遅延部の組み合わせと、当該遅延群の遅延時間を示す分割遅延設定値とが対応づけて格納されている。
【００３３】
すなわち、この第一リニアライズメモリ２１には、第一遅延部１１に含まれるｍｗ１個の各遅延部１０に対し、遅延時間を示すｗ１ビットの遅延設定値と、ｍｗ１個の遅延部１０のそれぞれの設定との対応が格納されている。
このため、第一リニアライズメモリ２１のメモリの深さは、（２＾ｗ１）となる。また、第一リニアライズメモリ２１のメモリ容量は、（２＾ｗ１×ｍｗ１）となる。
【００３４】
また、第二リニアライズメモリ２２には、第二遅延部１２に含まれるｍｗ２個の各遅延部１０に対し、遅延時間を示すｗ２ビットの遅延設定値と、ｍｗ２個の遅延部１０のそれぞれの設定との対応が格納されている。
このため、第二リニアライズメモリ２２のメモリの深さは、（２＾ｗ２）となる。また、第二リニアライズメモリ２２のメモリ容量は、（２＾ｗ２×ｍｗ２）となる。
【００３５】
さらに、第三リニアライズメモリ２３には、第三遅延部１３に含まれるｍｗ３個の各遅延部１０に対し、遅延時間を示すｗ３ビットの遅延設定値と、ｍｗ３個の遅延部１０のそれぞれの設定との対応が格納されている。
このため、第三リニアライズメモリ２３のメモリの深さは、（２＾ｗ３）となる。また、第三リニアライズメモリ２３のメモリ容量は、（２＾ｗ３×ｍｗ３）となる。
【００３６】
そして、各リニアライズメモリ２１〜２３のメモリ深さの合計は、下記の（７）式に示すように、当初のｍ段の全遅延部に対応する一つのリニアライズメモリを設けた場合のそのメモリの深さよりも浅くなる。
【００３７】
（２＾ｎ）＞（２＾ｗ１）＋（２＾ｗ２）＋（２＾ｗ３）  …（７）
【００３８】
さらに、本実施形態では、ｍｗ１＜ｍ、ｍｗ２＜ｍ、かつ、ｍｗ３＜ｍであるので、各リニアライズメモリ２１〜２３のメモリの容量の合計は、下記の（８）式に示すように、ｍ段の遅延部に対応する当初の一つのリニアライズメモリを設けた場合のメモリ容量よりも小さくなる。
【００３９】
（２＾ｎ×ｍ）＞（２＾ｗ１×ｍｗ１）＋（２＾ｗ２×ｍｗ２）＋（２＾ｗ３×ｍｗ３）  …（８）
【００４０】
したがって、本実施形態によれば、全メモリの合計のメモリ容量の低減を図ることができる。さらに、メモリ容量の低減を図ることができるので、メモリの寸法を小型化を図ることができる。
【００４１】
例えば、遅延設置値のビット数（ｎ）を１２個とした場合、非分割のリニアライズメモリの深さは、（２＾１２）＝４０９６となる。
【００４２】
これに対して、１２ビットの設定分解能を、例えば、５ビット、４ビット及び３ビットの分割遅延設定値に分割した場合、三分割されたリニアライズメモリの深さは、それぞれ、（２＾５）＝３２、（２＾４）＝１６及び（２＾３）＝８となる。
【００４３】
したがって、三分割されたリニアライズメモリの深さの合計は、（３２＋１６＋８＝）５６となる。すなわち、非分割の場合のメモリ深さ４０９６よりも遥かに小さな値となることが分かる。
【００４４】
さらに、各遅延群１１〜１３に含まれる遅延部１０の数を均一にすれば、すなわち、ｗ１＝ｗ２＝ｗ３とすれば、各遅延群の遅延部数を不均一とした場合に比べて、メモリの深さを一層浅くすることができる。
【００４５】
例えば、１２個の遅延部を４個ずつ等分割した場合、等分割された各リニアライズメモリの深さは、いずれも（２＾４）＝１６となる。したがって、等分割されたリニアライズメモリの深さの合計は、（１６＋１６＋１６＝）４８となる。すなわち、各遅延群の遅延部数を不均一とした場合に比べて、メモリの深さを一層浅くすることができることが分かる。
【００４６】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、三つのリニアライズメモリを設けた例について説明したが、メモリの分割数はこれに限定されない。
【００４７】
また、上述した実施形態では、各分割群の遅延部を、互いに隣接した遅延部どうしで構成したが、この発明では、遅延部の分割方法はこれに限定されない。例えば、順次に接続された遅延部が、交互に、個別の分割群に含まれていても良い。
また、一つの分割群に含まれる遅延部の数は特に限定されず、例えば、一つの分割群に含まれる遅延部の数は一つでも良い。
【００４８】
【発明の効果】
以上、詳細に説明したように、本発明によれば、分割された全メモリの合計の深さを、未分割のメモリの深さよりも浅くすることができる。すなわち、全メモリの合計のメモリ容量の低減を図ることができる。さらに、メモリ容量の低減を図ることができるので、メモリの寸法を小型化を図ることができる。その結果、タイミング発生器の小型化を図ることができる。さらに、そのタイミング発生器を備えた半導体試験装置の小型化を図ることができる。
【図面の簡単な説明】
【図１】実施形態のタイミング発生器の構成を説明するための回路図である。
【図２】（Ａ）は、従来例のタイミング発生器の構成を説明するための回路図であり、（Ｂ）は、遅延部の内部構成を説明するための回路図である。
【符号の説明】
１  可変遅延回路
２  リニアライズメモリ
３  セレクタ
４  通過経路
５  遅延回路
６  ＯＲゲート
１０  遅延部
１１  第一遅延群
１２  第二遅延群
１３  第三遅延群
２１  第一リニアライズメモリ
２２  第二リニアライズメモリ
２３  第三リニアライズメモリ
３１、３２  ＡＮＤゲート
【図１】
0004508385.tif 000002
【図２】
0004508385.tif 000003