(57)【特許請求の範囲】
【請求項１】
第１のインバータを複数段直列接続してなる第１のループ発振部と、
第２のインバータを複数段直列接続してなり発振信号を出力する第２のループ発振部と、
前記第１のインバータの出力パスおよび該第１のインバータに対応する段の前記第２のインバータの出力パスそれぞれの間を段毎に開閉可能に接続する複数のスイッチ部と、
を具備したことを特徴とする発振器。
【請求項２】
前記スイッチ部により前記第１のインバータの出力パスおよび該第１のインバータに対応する段の前記第２のインバータの出力パスそれぞれの間が切断された場合に、前記第１のループ発振部の動作を停止させる動作停止部をさらに具備したことを特徴とする請求項１記載の発振器。
【請求項３】
前記第１および第２のインバータは、前記第１および第２のループ発振部それぞれの発振周波数を制御する制御電圧を入力する制御端子をそれぞれ備え、
前記動作停止部は、前記第１のインバータの制御端子への前記制御電圧の供給を止めることで前記第１のループ発振部の発振を停止させること
を特徴とする請求項２記載の発振器。
【請求項４】
位相雑音レベルおよびジッタの少なくとも一方を含む発振信号の精度を示す指示信号に基づいて前記スイッチ部の開閉を制御する制御部をさらに具備したことを特徴とする請求項１ないし３のいずれか１項に記載の発振器。
【請求項５】
第１のインバータを複数段直列接続してなる第１のループ発振部と、第２のインバータを複数段直列接続してなり発振信号を出力する第２のループ発振部と、前記第１のインバータの出力パスおよび該第１のインバータに対応する段の前記第２のインバータの出力パスそれぞれの間を段毎に開閉可能に接続する複数のスイッチ部とを備えた電圧制御発振器と、
基準信号発振器と、
前記電圧制御発振器の出力および前記基準信号発振器の出力それぞれの位相を比較する位相比較器と、
前記位相比較器による位相比較結果に基づいて前記電圧制御発振器を制御する制御電圧を発生するループフィルタと
を具備したことを特徴とするＰＬＬ発振器。
【請求項６】
受信信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
第１のインバータを複数段直列接続してなる第１のループ発振部と、第２のインバータを複数段直列接続してなり発振信号を出力する第２のループ発振部と、前記第１のインバータの出力パスおよび該第１のインバータに対応する段の前記第２のインバータの出力パスそれぞれの間を段毎に開閉可能に接続する複数のスイッチ部とを備え、前記Ａ／Ｄ変換部にクロック信号を供給する発振器と、
Ａ／Ｄ変換された前記受信信号を復調するとともに、前記受信信号の変調方式に応じて前記発振器のスイッチ部を制御する信号を出力する信号処理部と
を具備したことを特徴とする無線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電圧制御発振器などの発振器に関し、特に複数の通信方式に対応可能な無線通信装置に適した発振器、ＰＬＬ発振器、無線装置に関する。
【背景技術】
【０００２】
無線装置、特に携帯可能な無線装置においては、消費電力の低減が大きな課題のひとつである。近年普及してきたデジタル方式の無線装置では、そのアナログ部分の消費電力を低減させることが、無線装置全体の消費電力の低減に大きく寄与することになる。
【０００３】
ところで、デジタル方式の無線装置として、伝搬環境に応じて、送信電力のみならず変調方式をも切り替える方式を採用した無線装置が知られている。例えば、無線ＬＡＮ規格の一つであるＩＥＥＥ８０２．１１ａでは、雑音や妨害信号が少ない環境においては、１６ＱＡＭや６４ＱＡＭなど周波数利用効率が高く高速伝送が可能な変調方式を用い、雑音や干渉が多い環境においては、ＱＰＳＫなど伝送速度は遅くなるものの信号点間隔が広く雑音や干渉の影響を受けにくい変調方式を用いることが規定されている。
【０００４】
このような無線装置における直交変復調器の局部発振器や、ＡＤＣ（Ａ／Ｄ変換器）のクロック信号源としては、一般にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が用いられている。変調方式が切り替わる可変変調方式の無線装置においては、用いる変調方式によって許容できる雑音レベルが変わるため、ＰＬＬに要求される精度もそれに応じて変化する。
【０００５】
ここで、ＰＬＬの精度とは位相雑音レベルのことであり、主に、局部発振器では周波数軸上の位相雑音スペクトラム、ＡＤＣのクロック信号源では時間軸上のジッタとして表現されることが多い。例えば、周波数利用効率の高い変調方式を用いる場合は、直交変復調器とＡＤＣにも高い精度が求められるため、それに併せてＰＬＬの位相雑音レベルを下げる必要がある。一方、雑音に強い変調方式を用いる場合は、ある程度のレベルまで位相雑音を許容することができ、ＰＬＬの消費電力を削減することが可能となる。
【０００６】
位相雑音レベルを制御することのできるＰＬＬは、例えば特許文献１および２に開示されている。特許文献１は、複数の通信方式に対応可能なＰＬＬに関する技術であり、具体的には、時定数の異なる複数のループフィルタの中から、ＶＣＯ（電圧制御発振器）の発振周波数帯に応じて最適なものを選択するものである。これにより、許容雑音レベルおよび周波数帯が異なる複数の通信方式に対して、ＰＬＬの位相雑音レベルを最適化することができる。
【０００７】
また、特許文献２は、フラクショナルシンセサイザにおける小数分周制御部のクロック信号周波数を変調方式に応じて変化させ、消費電力を最適化するものである。このシンセサイザは、基準信号を分周したクロック信号を用いて小数分数制御を行っており、基準信号の分周比を変えて制御クロックの周波数を変化させている。これにより、ＰＬＬのループゲインが変化するので、位相雑音レベルを制御することができる。
【０００８】
しかしながら、特許文献１に記載された方法は、複数の通信方式に対して位相雑音レベルを最適化するものであり、消費電力を最適化することができない。またループフィルタは、キャパシタなどの受動素子で構成されるため、複数のフィルタを備えた場合にコストが嵩む点で問題となる。
【０００９】
また、特許文献２に記載の方法は、変調方式に応じた消費電力の最適化を可能にするが、ＰＬＬの消費電力の多くはＶＣＯなどのアナログ部が消費しているため、消費電力の大幅な削減効果は望めない。
【特許文献１】特開２００４−３６４０５５号公報
【特許文献２】特開平１１−８８１６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、従来の発振器、ＰＬＬ発振器、無線装置では、変調方式や伝搬環境などに応じた消費電力の最適化を行うことができないという問題がある。
【００１１】
本発明はこのような課題を解決するためになされたもので、変調方式の切り替えや伝搬環境に応じて位相雑音レベルと消費電力を最適化することのできる発振器、ＰＬＬ発振器、無線装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記した目的を達成するために、第１の本発明の発振器は、第１のインバータを複数段直列接続してなる第１のループ発振部と、第２のインバータを複数段直列接続してなり発振信号を出力する第２のループ発振部と、第１のインバータの出力パスおよび該第１のインバータに対応する段の第２のインバータの出力パスそれぞれの間を段毎に開閉可能に接続する複数のスイッチ部とを具備している。なお、第１の発明の発振器において、並列接続から除外された発振部の動作を停止させる動作停止部をさらに具備してもよい。
【００１３】
また、第２の本発明のＰＬＬ発振器は、第１のインバータを複数段直列接続してなる第１のループ発振部と、第２のインバータを複数段直列接続してなり発振信号を出力する第２のループ発振部と、第１のインバータの出力パスおよび該第１のインバータに対応する段の第２のインバータの出力パスそれぞれの間を段毎に開閉可能に接続する複数のスイッチ部とを備えた電圧制御発振器と、基準信号発振器と、電圧制御発振器の出力および基準信号発振器の出力それぞれの位相を比較する位相比較器と、位相比較器による位相比較結果に基づいて電圧制御発振器を制御する制御電圧を発生するループフィルタとを具備している。
【００１４】
さらに、第３の本発明の無線装置は、受信信号をＡ／Ｄ変換するＡ／Ｄ変換器と、第１のインバータを複数段直列接続してなる第１のループ発振部と、第２のインバータを複数段直列接続してなり発振信号を出力する第２のループ発振部と、第１のインバータの出力パスおよび該第１のインバータに対応する段の第２のインバータの出力パスそれぞれの間を段毎に開閉可能に接続する複数のスイッチ部とを備え、Ａ／Ｄ変換部にクロック信号を供給する発振器と、Ａ／Ｄ変換された受信信号を復調するとともに、受信信号の変調方式に応じて発振器のスイッチ部を制御する信号を出力する信号処理部とを具備している。
【発明の効果】
【００１５】
本発明によれば、求められる精度に応じて発振器の消費電力を最適化することができる。
【発明を実施するための最良の形態】
【００１６】
本発明は、要求される精度（雑音レベル）に応じた発振器（ＶＣＯ）の消費電力の最適化制御を実現する。ＶＣＯは、大きく分けてＬＣ型とリング型の二つのタイプがあり、用途に応じて両者が使い分けられている。ＬＣ型は、発振周波数帯が高く位相雑音特性が優れている反面、受動素子によって回路規模が増大する。一方リング型は、ＬＣ型に比べて位相雑音特性が劣るものの、低コスト化、小面積化が可能である。本発明では、リング型ＶＣＯを用いて消費電力の最適化制御を実現している。
【００１７】
以下、本発明の実施形態について、図面を参照して詳細に説明する。図１は、本発明の第１の実施形態に係る発振器１の構成を示すブロック図である。
【００１８】
図１に示すように、この実施形態に係る発振器１は、ｍ個（ｍは奇数）のインバータを直列接続したインバータチェーンからなるリング発振部１００を、ｎ個（ｎは整数）並列接続した構成を有している。各インバータチェーンを構成するインバータの出力端子は、ｍ列のスイッチを介して隣接するインバータチェーンの対応するインバータの出力端子とそれぞれ並列接続されている。ここで、リング発振部を構成するインバータの数ｍは、数十から１００程度、リング発振部の数ｎは、数十から数百程度とすることができるが、説明を簡略化するため、以下の説明ではリング発振部の数が３、リング発振部のインバータの数が３（ｍ＝ｎ＝３）であるものとして説明する。
【００１９】
すなわち、この実施形態の発振器１は、インバータ１０１ないし１０３を直列接続してなるリング発振部１００、同じくインバータ１１１ないし１１３を直列接続してなるリング発振部１１０、同じくインバータ１２１ないし１２３を直列接続してなるリング発振部１２０を備えている。
【００２０】
リング発振部１００において、インバータ１０１の出力（出力パス）にインバータ１０２の入力（入力パス）が接続され、インバータ１０２の出力にインバータ１０３の入力が接続され、インバータ１０３の出力にインバータ１０１の入力が接続されて一つのループを形成しており、全体としてリングオシレータを構成している。そして、インバータ１０３の出力には、さらに出力端子１０が接続されており、リング発振部１００の発振信号が出力される。
【００２１】
インバータ１０１ないし１０３は、いわゆるＮＯＴ回路からなる論理素子であり、入力を反転して出力する機能を有する。すなわち、入力がＨｉレベル（電源電圧レベル）であればＬｏレベル（グラウンドレベル）を出力し、入力がＬｏレベルであればＨｉレベルを出力する。インバータ１０１ないし１０３は、多数のインバータを含む集積回路として実現される。
【００２２】
リング発振部１１０およびリング発振部１２０は、リング発振部１００と共通の構成を有しており、それぞれ直列接続されたインバータ１１１ないし１１３、インバータ１２１ないし１２３からなるインバータチェーンを構成している。ただし、リング発振部１１０およびリング発振部１２０は、独立した出力端子を有していない。リング発振部１００ないし１２０は、それぞれが単体で、ほぼ共通した性能のリングオシレータとして機能する。
【００２３】
リング発振部１００は、スイッチ２１１ないし２１３を介してリング発振部１１０と並列接続されており、リング発振部１１０は、スイッチ２２１ないし２２３を介して、リング発振部１２０と並列接続されている。具体的には、リング発振部１００を構成するインバータ１０１ないし１０３の各出力（各出力パス）にスイッチ２１１ないし２１３の一端がそれぞれ接続されている。また、リング発振部１１０を構成するインバータ１１１ないし１１３の各出力（インバータ１０１ないし１０３にそれぞれ対応する段のインバータ１１１ないし１１３の出力パス）にスイッチ２１１ないし２１３の他端がそれぞれ接続されている。同様に、リング発振部１１０を構成するインバータ１１１ないし１１３の各出力にスイッチ２２１ないし２２３の一端がそれぞれ接続されている。また、リング発振部１２０を構成するインバータ１２１ないし１２３の各出力にスイッチ２２１ないし２２３の他端がそれぞれ接続されている。
【００２４】
スイッチ２１１ないし２１３は、それぞれ連動して開閉するスイッチ手段である。同様に、スイッチ２２１ないし２２３は、それぞれ連動して開閉する。すなわち、この実施形態におけるスイッチ２１１ないし２１３および２２１ないし２２３は、隣接するリング発振部のそれぞれ対応する段の各インバータ間の接続を同時にオン／オフして、リング発振部１００ないし１２０の並列接続をオン／オフする機能を有する。
【００２５】
スイッチ２１１ないし２１３およびスイッチ２２１ないし２２３は、それぞれ切替制御部２００と接続されている。切替制御部２００は、その精度指示端子Ｎに入力され、発振器１に求められる精度を示す指示信号に基づき、スイッチ２１１ないし２１３、およびスイッチ２２１ないし２２３の開閉を制御する。スイッチ２１１ないし２１３、スイッチ２２１ないし２２３の開閉により、リング発振部１００ないし１２０の並列接続数が増減し、出力端子１０に出力される発振器１全体の発振信号の精度が制御される。すなわち、切替制御部２００は、スイッチ２１１ないし２１３およびスイッチ２２１ないし２２３とあわせて、リング発振部の並列接続制御機能を有している。
【００２６】
ここで、図２を参照して、発振器１の発振信号の精度の制御について詳細に説明する。図２は、リング発振部１００の原理的構成を示す等価回路図である。
【００２７】
図２に示すように、リング発振部１００を構成するインバータ１０１ないし１０３は、一対のＦＥＴを組み合わせたＮＯＴ回路からなる。すなわち、インバータ１０１は、ソースに電源が接続されたｐチャネルのＦＥＴ１１（ＰＭＯＳトランジスタ）と、ソースがグラウンドに接続されたｎチャネルのＦＥＴ１２（ＮＭＯＳトランジスタ）とを有している。ＦＥＴ１１および１２のゲートは互いに接続されてインバータ１０１の入力をなし、同じくドレインは互いに接続されてインバータ１０１の出力をなしている。インバータ１０２およびインバータ１０３もインバータ１０１と共通の構成を有しており、それぞれ一対のＦＥＴ２１およびＦＥＴ２２、ならびにＦＥＴ３１およびＦＥＴ３２からなるＮＯＴ回路を構成している。
【００２８】
互いに接続されたＦＥＴ１１およびＦＥＴ１２のドレイン、すなわちインバータ１０１の出力は、互いに接続されたＦＥＴ２１およびＦＥＴ２２のゲート、すなわちインバータ１０２の入力と接続されている。同様に、ＦＥＴ２１およびＦＥＴ２２のドレインとＦＥＴ３１およびＦＥＴ３２のゲートも接続されている。互いに接続されたＦＥＴ３１およびＦＥＴ３２のドレイン、すなわちインバータ１０３の出力は、インバータ１０１の入力と接続され、リングオシレータを構成している。
【００２９】
ここで、リング発振部１００の位相雑音は、主にトランジスタのチャネル抵抗により生ずる熱雑音に起因して発生する。チャネル抵抗による熱雑音は、次の数式で表される。
【数１】
0004445475.tif 000002
【００３０】
ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｒはチャネル抵抗である。数式１から、リングオシレータの位相雑音レベルとチャネル抵抗は、比例関係にあることがわかる。
【００３１】
図１に示す発振器１では、スイッチ２１１ないし２１３やスイッチ２２１ないし２２３をオン／オフすることで、リング発振部１００ないし１２０の並列接続数を制御している。例えば、切替制御部２００がスイッチ２１１ないし２１３のみをオンとした場合、インバータ１０１ないし１０３の出力端子とインバータ１１１ないし１１３の出力端子とがそれぞれ接続され、リング発振部１００の発振信号とリング発振部１１０の発振信号とは互いに同期する。
【００３２】
このとき、発振器１を構成するリング発振部の並列接続数は１から２となり、インバータを構成するトランジスタのチャネル抵抗も半分になる。したがって、数式１より、発振器１全体の位相雑音レベルが３ｄＢ下がることになる。また、切替制御部２００がスイッチ２１１ないし２１３に加えてスイッチ２２１ないし２２３をオンとして並列接続数を３とした場合、インバータを構成するトランジスタのチャネル抵抗は１／３になって位相雑音レベルは４．７ｄＢ下がる。同様に、リング発振部の並列接続数を１０とすれば、チャネル抵抗が１／１０になって位相雑音レベルは１０ｄＢ下がことになる。
【００３３】
このように、この実施形態の発振器１によれば、リング発振部１００ないし１２０を並列接続し、リング発振部間をオン／オフするスイッチ２１１ないし２１３および２２１ないし２２３を備え、切替制御部２００により並列接続数を制御可能としたので、必要に応じてスイッチ群を順次にオンとすることで、発振器１全体の位相雑音レベルを制御することができる。なお、リングオシレータの発振周波数はトランジスタのチャネル幅には依存しないので、リング発振部１００ないし１２０を並列接続させるスイッチのオン／オフによって発振器１の発振周波数が変わることはない。
【００３４】
続いて、図３を参照して、本発明の第２の実施形態に係る発振器について詳細に説明する。図３は、本発明の第２の実施形態に係る発振器２の構成を示すブロック図である。この実施形態の発振器は、第１の実施形態に係る発振器の構成に加えて、リング発振部の発振動作をオン／オフする手段をさらに備えたものである。
【００３５】
図３に示すように、この実施形態に係る発振器２は、第１の実施形態に係る発振器と同様、ｍ個（ｍは奇数）のインバータを直列接続したインバータチェーンからなるリング発振部３００を、ｎ個（ｎは整数）並列接続した構成を有している。各インバータチェーンを構成するインバータの出力端子は、ｍ列のスイッチを介して隣接するインバータチェーンの対応するインバータの出力端子とそれぞれ並列接続されている。第１の実施形態同様、リング発振部を構成するインバータの数ｍは、数十から１００程度、リング発振部の数ｎは、数十から数百程度とすることができるが、説明を簡略化するため、以下の説明ではリング発振部の数が３、リング発振部のインバータの数が３（ｍ＝ｎ＝３）であるものとして説明する。
【００３６】
すなわち、発振器２は、インバータ３０１ないし３０３を直列接続してなるリング発振部３００、同じくインバータ３１１ないし３１３を直列接続してなるリング発振部３１０、同じくインバータ３２１ないし３２３を直列接続してなるリング発振部３２０を備えている。ここで、リング発振部３００ないし３２０、インバータ３０１ないし３０３、３１１ないし３１３、３２１ないし３２３は、それぞれ第１の実施形態におけるリング発振部１００ないし１２０、インバータ１０１ないし１０３、１１１ないし１１３、１２１ないし１２３と対応し、その構成はいずれも共通するから、重複する説明は省略する。
【００３７】
リング発振部３００は、スイッチ４１１ないし４１３を介してリング発振部３１０と並列接続されており、リング発振部３１０は、スイッチ４２１ないし４２３を介してリング発振部３２０と並列接続されている。具体的には、リング発振部３００を構成するインバータ３０１ないし３０３の各出力にスイッチ４１１ないし４１３の一端がそれぞれ接続されている。また、リング発振部３１０を構成するインバータ３１１ないし３１３の各出力にスイッチ４１１ないし４１３の他端がそれぞれ接続されている。同様に、リング発振部３１０を構成するインバータ３１１ないし３１３の各出力にスイッチ４２１ないし４２３の一端がそれぞれ接続されている。また、リング発振部３２０を構成するインバータ３２１ないし３２３の各出力にスイッチ４２１ないし４２３の他端がそれぞれ接続されている。
【００３８】
スイッチ４１１ないし４１３は、それぞれ連動して開閉するスイッチ手段である。同様に、スイッチ４２１ないし４２３は、それぞれ連動して開閉する。すなわち、第１の実施形態と同様、第２の実施形態においても、スイッチ４１１ないし４１３および４２１ないし４２３は、隣接するリング発振部の各インバータ出力間の接続を同時にオンオフし、リング発振部３００ないし３２０の並列接続をオン／オフする機能を有する。
【００３９】
さらに、この実施形態の発振器２では、リング発振部３００ないし３２０を構成するインバータ３０１ないし３０３，３１１ないし３１３および３２１ないし３２３は、各インバータの入力端子および出力端子に加えて、リング発振部３００ないし３２０それぞれの発振周波数を制御する制御端子Ｐｉｎを有している。すなわち、リング発振部３００の発振周波数を制御するインバータ３０１ないし３０３それぞれの制御端子Ｐｉｎは、互いに接続されて発振器２の周波数制御端子Ｐと接続されている。リング発振部３１０の発振周波数を制御するインバータ３１１ないし３１３それぞれの制御端子Ｐｉｎは、互いに接続され、スイッチ４１０を介して周波数制御端子Ｐと接続されている。同様に、リング発振部３２０の発振周波数を制御するインバータ３２１ないし３２３それぞれの制御端子Ｐｉｎは、互いに接続され、スイッチ４２０を介して周波数制御端子Ｐと接続されている。
【００４０】
各インバータに設けられた制御端子Ｐｉｎには、周波数制御端子Ｐから供給される制御電圧が印加される。インバータの制御端子Ｐｉｎに印加される制御電圧がゼロの場合（グラウンドレベルの場合）、当該インバータが構成するリング発振部は、その発振動作を停止する。すなわち、リング発振部３００ないし３２０は、電圧制御発振器（ＶＣＯ）として機能する。
【００４１】
スイッチ４１０は、スイッチ４１１ないし４１３と連動して切り替えを行うスイッチ手段であり、共通端子（ＣＯＭ端子）、常時閉路端子（ＮＣ端子）および常時開路端子（ＮＯ端子）を有している。同様に、スイッチ４２０は、スイッチ４２１ないし４２３と連動して切り替えを行うスイッチ手段であり、スイッチ４１０と共通する構成を有している。以下のスイッチ４１０および４２０の説明において、共通端子とＮＯ端子とが接続される状態をオンとよび、共通端子とＮＣ端子とが接続される状態をオフと呼ぶ。
【００４２】
スイッチ４１０および４２０の共通端子は、インバータ３１１ないし３１３および３２１ないし３２３の制御端子Ｐｉｎと接続されている。また、各々のＮＣ端子は、グラウンドと接続され、同じくＮＯ端子は、周波数制御端子Ｐと接続されている。周波数制御端子Ｐには、周波数制御のための制御電圧が印加されており、スイッチ４１０および４２０のオンオフにより各インバータの動作周波数が制御される。
【００４３】
すなわち、スイッチ４１０がオンの状態では、周波数制御端子Ｐに印加された制御電圧が、リング発振部３１０を構成するインバータ３１１ないし３１３の制御端子Ｐｉｎに加えられる。その結果、インバータ３１１ないし３１３が動作状態となり、リング発振部３１０が発振状態となる。同様に、スイッチ４２０がオンの状態では、周波数制御端子Ｐに印加された制御電圧が、リング発振部３２０を構成するインバータ３２１ないし３２３の制御端子Ｐｉｎに加えられる。そして、インバータ３２１ないし３２３が動作状態となり、リング発振部３２０が発振状態となる。一方、スイッチ４１０および４２０がオフの状態では、それぞれリング発振部３１０および３２０の発振動作が停止する。
【００４４】
スイッチ４１０ないし４１３およびスイッチ４２０ないし４２３は、それぞれ切替制御部４００と接続されている。切替制御部４００は、精度指示端子Ｎに入力され、発振器２に求められる精度を示す指示信号に基づき、スイッチ４１０ないし４１３、スイッチ４２１ないし４２３のオンオフを制御する。スイッチ４１１ないし４１３、スイッチ４２１ないし４２３のオンオフにより、リング発振部３００ないし３２０の並列接続数が増減し、出力端子２０に出力される発振器２全体の発振信号の精度が制御される。さらに、スイッチ４１０およびスイッチ４２０のオンオフ（インバータの制御端子Ｐｉｎが周波数制御端子Ｐと接続されるか、グラウンドと接続されるか）により、リング発振部３１０およびリング発振部３２０の周波数および動作状態（動作または停止）が制御される。すなわち、切替制御部４００は、並列接続から除外されたリング発振部の動作を停止させる動作停止手段としての機能をも有している。
【００４５】
よって、リング発振部の並列接続数の増減により発振器２全体の発振信号の精度が制御される。さらに、主たるリング発振部としてリング発振部３００についてインバータの制御端子Ｐｉｎを常に周波数制御端子Ｐと接続して動作状態とするとともに、並列接続状態にないリング発振部の動作を随時停止することで、発振器２の発振信号を安定化させつつ発振器２全体の消費電力をきめ細かく最適化することが可能になる。
【００４６】
ここで、図４を参照して、発振器２の消費電力の制御について詳細に説明する。図４は、リング発振部３００の原理的構成を示す等価回路図である。なお、発振器２の精度の制御については、第１の実施形態の発振器１と同様であるから重複する説明を省略する。
【００４７】
図４に示すように、リング発振部３００を構成するインバータ３０１ないし３０３は、一組のＦＥＴを組み合わせたＮＯＴ回路からなる。すなわち、インバータ３０１は、ソースに電源が接続されたｐチャネルのＦＥＴ４１（ＰＭＯＳトランジスタ）と、ソースがグラウンドに接続されたｎチャネルのＦＥＴ４３（ＮＭＯＳトランジスタ）と、ソースがＦＥＴ４３のドレインと接続され、ドレインがＦＥＴ４１のドレインと接続されたｎチャネルのＦＥＴ４２とを有している。
【００４８】
ＦＥＴ４１および４２のゲートは互いに接続されてインバータ３０１の入力をなし、同じくドレインは互いに接続されてインバータ３０１の出力をなしている。また、ＦＥＴ４３のゲートは、インバータ３０１の制御端子Ｐｉｎをなし、周波数制御端子Ｐと接続されている。
【００４９】
インバータ３０１を構成するＦＥＴのうち、ＦＥＴ４１および４２は一対となってＮＯＴ回路を構成する。また、ＦＥＴ４３は、制御端子Ｐｉｎに加えられたゲート電圧により制御される可変抵抗として機能し、ＦＥＴ４２のソースおよびグラウンド間の抵抗値を制御する作用をする。
【００５０】
インバータ３０２およびインバータ３０３もインバータ３０１と共通の構成を有しており、それぞれ一組のＦＥＴ５１ないし５３、およびＦＥＴ６１ないし６３からなるＮＯＴ回路から構成される。
【００５１】
互いに接続されたＦＥＴ４１およびＦＥＴ４２のドレイン、すなわちインバータ３０１の出力は、互いに接続されたＦＥＴ５１およびＦＥＴ５２のゲート、すなわちインバータ３０２の入力と接続されている。同様に、ＦＥＴ５１およびＦＥＴ５２のドレインとＦＥＴ６１およびＦＥＴ６２のゲートも接続されている。互いに接続されたＦＥＴ６１およびＦＥＴ６２のドレイン、すなわちインバータ３０３の出力は、インバータ３０１の入力と接続されている。
【００５２】
ＦＥＴ４３のゲート、すなわちインバータ３０１の制御端子Ｐｉｎは、ＦＥＴ５３のゲートおよびＦＥＴ６３のゲートと接続されている。すなわち、制御端子Ｐｉｎへの制御電圧の電圧値により、インバータ３０１ないし３０３の動作状態が同時かつ同じ状態に制御される。
【００５３】
図４に示すリング発振部３００について、制御端子Ｐｉｎに所定の制御電圧が印加された場合、ＦＥＴ４３，５３および６３は、いずれもソース−ドレイン間が所定の抵抗値となってオン状態となる。そうすると、リング発振部３００は、当該制御電圧に対応する周波数で発振動作を行う。制御電圧が変化すると、その変化に応じてリング発振部３００の発振周波数も変化する。
【００５４】
一方、制御端子Ｐｉｎの制御電圧がゼロとなった場合、すなわち、ＦＥＴ４３，５３および６３のゲートが接地状態となった場合は、ＦＥＴ４３，５３および６３は、いずれもオフ状態となる。そうすると、ＦＥＴ４２，５２および６２のソースは、いずれもグラウンドから分離された状態となり、リング発振部３００は、発振動作を停止する。
【００５５】
ここで、切替制御部４００が、スイッチ４１０ないし４１３をオン、スイッチ４２０ないし４２３をオンと制御した場合を考えると、各インバータの制御端子Ｐｉｎが、スイッチ４１０および４２０の共通端子・ＮＯ端子を介して周波数制御端子Ｐと接続状態になる。この場合、リング発振部３１０および３２０は所定の周波数での発振状態となる。また、スイッチ４１１ないし４１３および４２１ないし４２３がオンになることでリング発振部３００ないし３２０は並列接続状態となる。そして、リング発振部の並列接続数は３となるから、リング発振部３００単体の場合と比較してチャネル抵抗が１／３となって、位相雑音レベルが４．７ｄＢ改善される。
【００５６】
一方、切替制御部４００が、スイッチ４１０ないし４１３をオフ、スイッチ４２０ないし４２３をオフと制御した場合を考えると、スイッチ４１０および４２０がオフになることでリング発振部３１０および３２０は発振停止状態となり、スイッチ４１１ないし４１３および４２１ないし４２３がオフになることでリング発振部３１０および３２０は並列接続から切り離された状態となる。そうすると、位相雑音レベルがリング発振部３００単体の場合と同じになる。そして、リング発振部３１０および３２０の動作が停止されることにより、発振器２全体の消費電力は、リング発振部３００ないし３２０の全てが動作状態の場合と比較して１／３となる。
【００５７】
このように、この実施形態の発振器２では、切替制御部４００が、リング発振部の動作状態を制御するスイッチおよびリング発振部の並列接続状態を制御するスイッチを併せて制御するので、発振信号の精度とＶＣＯ全体の消費電力を最適化することができる。例えば、発振信号の精度が要求される場合は並列接続数を上げて精度を優先し、発振信号の精度が要求されない場合は並列接続数を許容レベルまで下げて消費電力を最適化することが可能になる。
【００５８】
なお、この実施形態では、インバータを構成するｎチャネルＦＥＴ４２，５２，６２のソース側にｎチャネルＦＥＴ４３，５３，６３を接続してリング発振部の発振動作を制御しているが、これには限定されない。すなわち、インバータを構成するｐチャネルＦＥＴ４１，５１，６１のソース側にｐチャネルＦＥＴをそれぞれ接続してもよい。また、インバータを構成するｐチャネルＦＥＴおよびｎチャネルＦＥＴそれぞれのソース側にｐチャネルＦＥＴおよびｎチャネルＦＥＴを接続する構成としてもよい。
【００５９】
続いて、図５を参照して、本発明の第３の実施形態に係るＰＬＬ発振器について詳細に説明する。図５は、本発明の第３の実施形態に係るＰＬＬ発振器３の構成を示すブロック図である。この実施形態のＰＬＬ発振器３は、本発明の第２の実施形態に係る発振器２を用いてＰＬＬ発振器を構成したものである。そこで、第２の実施形態と共通する構成要素については共通の符号を付して示し、重複する説明を省略する。
【００６０】
図５に示すように、この実施形態のＰＬＬ発振器３は、基準信号発振器（ＴＣＸＯ）４１、位相比較器４２、スイッチＳＷ１およびＳＷ２、チャージポンプＩＣＰ、ループフィルタＬＦ、本発明の実施形態２に係る発振器２、および可変分周器４３を備えている。
【００６１】
ＴＣＸＯ１は、このＰＬＬ発振器３の基準となる周波数の信号を発振する基準信号発振手段である。可変分周器４３は、発振器２の発振信号を外部信号に基づき所定の分周比で分周して出力する分周手段である。
【００６２】
位相比較器４２は、ＴＣＸＯ４１の発振出力と、可変分周器４３により分周された発振器２の発振出力とを比較する比較器である。位相比較器４２は、入力された二つの発振出力の位相を比較し、比較結果に基づいて後段のスイッチＳＷ１およびＳＷ２を制御するパルス信号を出力する機能を有する。図５に示す例では、位相比較器４２は、ＴＣＸＯ４１の発振出力と可変分周器４３により分周された発振器２の発振出力との位相差情報（進みと遅れ・絶対量）に基づいて、スイッチＳＷ１およびＳＷ２をオン／オフするパルス信号を生成する。
【００６３】
スイッチＳＷ１およびＳＷ２は、チャージポンプＩＣＰを構成する二つの電流源ＩＣ１およびＩＣ２をオンオフする電流制御スイッチである。スイッチＳＷ１およびＳＷ２は、位相比較器４２からのパルス信号に基づいてチャージポンプＩＣＰの制御を行う。
【００６４】
チャージポンプＩＣＰは、電源とグラウンドとの間に直列接続された二つの電流源ＩＣ１およびＩＣ２を備えており、位相比較器４２から送られるパルス信号に基づいて制御電流を生成する電流生成手段である。電流源ＩＣ１は、一端が電源と接続され、他端が電流源ＩＣ２およびループフィルタＬＦが接続されており、ループフィルタＬＦに向けて電流を供給する機能を有する。また、電流源ＩＣ２は、一端が電流源ＩＣ１の他端およびループフィルタＬＦと接続され、他端がグラウンドと接続されており、ループフィルタＬＦから電流を吸い出す機能（引き出す機能）を有する。
【００６５】
例えば、位相比較器４２による位相比較の結果、発振器２の位相が進んでいる場合、位相比較器４２は、スイッチＳＷ１をオンとするような制御を行う。また、発振器２の位相が遅れている場合、位相比較器４２は、スイッチＳＷ２をオンとするような制御を行う。すなわち、スイッチＳＷ１がオンとなるとＩＣ１が動作し、スイッチＳＷ２がオンとなるとＩＣ２が動作して、チャージポンプＩＣＰ全体としては制御電流を流し出しまたは流し入れる動作をする。この結果、チャージポンプＩＣＰは、位相比較器４２の位相比較結果に基づいて、発振器２に向けて正または負の制御電流を供給する（制御電流を供給しまたは引き出す）作用をすることになる。
【００６６】
ループフィルタＬＦは、直列接続された抵抗ＲおよびキャパシタＣ１を備えており、発振器２の制御電流信号を平滑化して発振器２の制御電圧信号を生成するローパスフィルタ（ＬＰＦ）である。抵抗Ｒの一端はチャージポンプＩＣＰの出力と接続され、他端はキャパシタＣ１の一端と接続されている。キャパシタＣ１の他端は、グラウンドと接続されている。チャージポンプＩＣＰから供給された正負の制御電流は、ループフィルタＬＦにより制御電圧に変換される。キャパシタＣ２は、ループフィルタＬＦと並列接続されたキャパシタであり、ループフィルタＬＦにより変換された制御電圧を保持して発振器２に制御電圧として供給する作用をする。
【００６７】
発振器２は、本発明の第２の実施形態に係る発振器であり、図３に示す発振器２の出力端子２０は、ＰＬＬ発振器３の出力端子３０として機能する。ＰＬＬ発振器３の発振信号は、可変分周器４３に入力される。ここで、リング発振部３００の制御端子Ｐｉｎは、常にループフィルタＬＦの出力と接続され、リング発振部３１０および３２０の制御端子Ｐｉｎは、スイッチ４１０および４２０を介してループフィルタＬＦの出力と接続されている。
【００６８】
次に、この実施形態のＰＬＬ発振器３の動作を説明する。
【００６９】
切替制御部４００の精度指示端子ＮにＰＬＬ発振器３の精度を最優先とする指示信号が入力されると、切替制御部４００は、スイッチ４１０ないし４１３および４２０ないし４２３の全てがオンとなるように制御する。この場合、リング発振部３００ないし３２０は全て発振動作状態となり、全てが並列接続状態となる。リング発振部３００ないし３２０それぞれの発振信号は同期して発振信号が出力端子３０に出力される。
【００７０】
出力端子３０に出力される発振信号は、可変分周器４３に入力され、所定の分周比で分周される。この分周比は、比較対象となるＴＣＸＯの周波数に基づいて決定される。可変分周器４３は、分周された発振信号を位相比較器４２に入力する。
【００７１】
位相比較器４２は、ＴＣＸＯ４１の発振信号と、可変分周器４３で分周された発振信号とを比較し、比較結果に基づいてパルス信号を生成してスイッチＳＷ１およびＳＷ２を制御する。スイッチＳＷ１およびＳＷ２は、パルス信号に基づいてオンオフし、チャージポンプＩＣＰを構成する電流源ＩＣ１およびＩＣ２それぞれをオンオフする。ここで、電流源ＩＣ１がオンされた場合、制御電流が電流源ＩＣ１からループフィルタに流れ込み、電流源ＩＣ２がオンされた場合、制御電流がループフィルタＬＦから電流源ＩＣ２に流れ込む。これにより正負の制御電流がループフィルタＬＦに供給される。
【００７２】
制御電流が供給されると、ループフィルタＬＦは、制御電流を平滑化して制御電圧を生成し、キャパシタＣ２に印加する。キャパシタＣ２に制御電圧が印加されると、制御電圧に基づいてリング発振部３００ないし３２０の周波数が制御される。以後、このようなフィードバックループ動作を繰り返してＰＬＬ発振器３の周波数がロックされる。
【００７３】
ここで、許容される精度を示す指示信号が切替制御部４００の精度指示端子Ｎに入力されると、切替制御部４００は、指示信号が示す精度に応じてスイッチ４１０ないし４１３および４２０ないし４２３を制御する。例えば、スイッチ４１０ないし４１３のみをオンとなるよう制御し、スイッチ４２０ないし４２３をオフとなるよう制御すると、リング発振部３２０は並列接続から切り離されるとともに、リング発振部３２０の発振動作が停止される。そのため、精度が最優先の場合と比較して消費電力が低減される。
【００７４】
同様に、さらに低い精度が許容される場合に、切替制御部４００がスイッチ４１０ないし４１３および４２０ないし４２３全てをオフとなるような制御をすると、リング発振部４１０および４２０は並列接続から切り離されるとともに発振動作が停止される。そのため、消費電力がさらに低減される。
【００７５】
このように、この実施形態のＰＬＬ発振器では、リング発振部を並列接続した構成とし、切替制御部がスイッチを制御して当該並列接続を任意に切り離すとともに切り離されたリング発振部の発振動作を停止するので、要求される位相雑音レベルに応じて消費電力を最適化することができる。
【００７６】
なお、この実施形態のＰＬＬ発振器では、並列接続構成となるリング発振部のうち、常に所定数のリング発振部（図５に示す例ではリング発振部３００の一つのみ）がＰＬＬ発振器３のループの中に組み込まれるので、切替制御部４００がリング発振部の並列接続数を変化させた場合でも発振周波数が変化せず、ループの安定性を劣化させることなく位相雑音レベルと消費電力の制御が可能となる。
【００７７】
続いて、図５および図６を参照して、本発明の第４の実施形態に係る無線装置について詳細に説明する。図６は、本発明の第４の実施形態に係る無線装置４の構成を示すブロック図である。この実施形態の無線装置４は、本発明の第３の実施形態に係るＰＬＬ発振器３を用いて無線装置を構成したものである。そこで、第３の実施形態と共通する構成要素については共通の符号を付して示し、重複する説明を省略する。
【００７８】
図６に示すように、この実施形態の無線装置４は、アンテナ５１、フロントエンド部５２、ＡＧＣ部５３、Ａ／Ｄ変換部５４、デジタル信号処理部５５およびＰＬＬ部３（ＰＬＬ発振器３）を有している。
【００７９】
アンテナ５１は、電波を受けて受信信号を取り出す空中線である。フロントエンド部５２は、アンテナ５１により取り込まれた受信信号を増幅し、周波数変換してベースバンド信号に変換するＲＦユニットである。ＡＧＣ部５３は、受信信号の伝搬経路により変動したベースバンド信号の振幅を均一にそろえるための振幅調整手段である。Ａ／Ｄ変換部５４は、ベースバンド信号を所定の分解能でデジタル信号に変換するＡ／Ｄ変換手段である。
【００８０】
デジタル信号処理部５５は、デジタル信号に変換された受信信号にデジタル信号処理を施して受信データを再生・出力する信号処理手段である。デジタル信号処理部５５は、複数の変調方式に対応して信号処理を行うことができ、変調方式ごとに要求される分解能（精度）をＰＬＬ部３に指示する指示信号を出力する機能をも有している。
【００８１】
ＰＬＬ部３は、Ａ／Ｄ変換部５４にサンプリングクロック信号を供給する発振手段であり、本発明の第３の実施形態に係るＰＬＬ発振器３からなる。ＰＬＬ部３は、Ａ／Ｄ変換部５４の分解能に応じて、供給するサンプリングクロック信号の位相雑音レベルを制御し、消費電力を最適化することができる。ここで、デジタル信号処理部５５から送られる分解能の指示信号は、切替制御部４００の精度指示端子Ｎに入力され、サンプリングクロック信号は、出力端子３０からＡ／Ｄ変換部５４に供給される。
【００８２】
ここで、図７および図８を参照して、この実施形態に係る無線装置４における精度と消費電力との関係について詳細に説明する。図７は、ＢＰＳＫおよび１６ＱＡＭのＳＮＲを説明する表、図８は、Ａ／Ｄ変換部が発生する雑音電力の許容量を説明する表である。
【００８３】
この実施形態の無線装置４は、伝搬環境に応じて変調方式を切り替える方式を用いている。ここで、無線装置４が、雑音や干渉が多い環境ではＢＰＳＫ方式、雑音や干渉が少ない環境では１６ＱＡＭ方式を用いるものと仮定し、Ａ／Ｄ変換部５４に要求される分解能について検討する。
【００８４】
一般に、１０−３のＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）を満たすために最低限必要なＳＮＲ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ：Ｓ／Ｎ）は、ＢＰＳＫにおいて７ｄＢ程度、１６ＱＡＭでは１７ｄＢ程度である。例えば、受信信号電力、Ａ／Ｄ変換部５４における雑音電力、および干渉などＡ／Ｄ変換部５４以外の回路ブロックが発生する雑音電力が、図７の表で示したような関係であるものとして考える。
【００８５】
１６ＱＡＭ変調時には、信号振幅をＡ／Ｄ変換部５４のダイナミックレンジに合わせるため、ＡＧＣ部５３において受信信号を１０ｄＢ減衰すると仮定する。このとき、干渉などによる雑音電力も１０ｄＢ減衰するが、Ａ／Ｄ変換部５４が発生する雑音は変わらないので、１６ＱＡＭ変調時のＳＮＲは、１８ｄＢから１７．７ｄＢに劣化する。
【００８６】
ＢＰＳＫと１６ＱＡＭの場合において、どこまでＡ／Ｄ変換器５４の発生する雑音電力が許容されるかを図８の表に示す。これによれば、ＢＰＳＫは−４ｄＢｍ、１６ＱＡＭは−１４ｄＢｍの雑音電力を許容することができるから、ＢＰＳＫは１６ＱＡＭに比べて１０ｄＢ程度多くＡ／Ｄ変換部５４が発生する雑音を許容することができる。
【００８７】
一般にＡ／Ｄ変換器の分解能（ビット数）ｎはＳＮＲを用いて次式で表される。
【数２】
0004445475.tif 000003
【００８８】
よって、Ａ／Ｄ変換部５４によるＳＮＲの劣化が１０ｄＢ許容される場合、分解能を１．３ビット下げることができる。Ａ／Ｄ変換部５４で要求される分解能が下がれば、ＰＬＬ部３に求められるクロック信号の精度も下げることが可能になる。
【００８９】
ＰＬＬ部３の全機能ブロックの中でリング発振部が支配的な雑音源である場合、Ａ／Ｄ変換部５４の分解能が下がることで許容雑音レベルが１０ｄＢ上がれば、リング発振部に要求される位相雑音レベルも１０ｄＢ上げることができることになる。そこで、この実施形態の無線装置４では、変調方式がＢＰＳＫから１６ＱＡＭに切り替わった場合、デジタル信号処理部５５は、Ａ／Ｄ変換部５４のサンプリングクロック信号の許容雑音レベルを１０ｄＢ下げる指示信号を、ＰＬＬ部３に入力する。指示信号を受けたＰＬＬ部３は、１０ｄＢ分の許容雑音レベルに相当する数のループ発振部を並列接続から切り離し、併せて切り離されたループ発振部の発振動作を停止させる。
【００９０】
そうすると、無線装置４の変調方式がＢＰＳＫから１６ＱＡＭに切り替わったときには、ＰＬＬ部３の消費電力を１／１０程度に削減できる。具体的には、この実施形態の無線装置４のＰＬＬ部３が１６ＱＡＭに必要なＳＮＲを満足するために１０ｍＷの電力を消費している場合、ＢＰＳＫに変調方式が切り替わることで９ｍＷの消費電力削減が可能となる。
【００９１】
以上説明したとおり、この実施形態の無線装置では、本発明の第３の実施形態に係るＰＬＬ発振器をＡ／Ｄ変換器のサンプリングクロック信号発振器として用いたので、変調方式に応じて消費電力を最適化することができる。
【００９２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【００９３】
本発明は、電子機器製造業などに適用できる。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係るＶＣＯの構成を示すブロック図である。
【図２】第１の実施形態のリング発振部の原理的構成を示す等価回路図である。
【図３】本発明の第２の実施形態に係るＶＣＯの構成を示すブロック図である。
【図４】第２の実施形態のリング発振部の原理的構成を示す等価回路図である。
【図５】本発明の第３の実施形態に係るＰＬＬ発振器の構成を示すブロック図である。
【図６】本発明の第４の実施形態に係る無線装置の構成を示すブロック図である。
【図７】ＢＰＳＫおよび１６ＱＡＭのＳＮＲを説明する表である。
【図８】Ａ／Ｄ変換部が発生する雑音電力の許容量を説明する表である。
【符号の説明】
【００９５】
１，２…ＶＣＯ、３…ＰＬＬ発振器、４…無線装置、１０ないし３０…出力端子、４１…ＴＣＸＯ、４２…位相比較器、４３…可変分周器、５１…アンテナ、５２…フロントエンド部、５３…ＡＧＣ部、５４…Ａ／Ｄ部、５５…デジタル信号処理部、１００，１１０，１２０，３００，３１０，３２０…リング発振部、１０１ないし１０３，１１１ないし１１３，１２１ないし１２３，３０１ないし３０３，３１１ないし３１３，３２１ないし３２３…インバータ、２１１ないし２１３，２２１ないし２２３，４１０ないし４１３，４２０ないし４２３…スイッチ、２００，４００…切替制御部。
【図１】
0004445475.tif 000004
【図２】
0004445475.tif 000005
【図３】
0004445475.tif 000006
【図４】
0004445475.tif 000007
【図５】
0004445475.tif 000008
【図６】
0004445475.tif 000009
【図７】
0004445475.tif 000010
【図８】
0004445475.tif 000011