(57)【特許請求の範囲】
【請求項１】
主表面及び該主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも低い不純物濃度を有する第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に少なくとも１つ以上形成される第２導電型の第１のベース領域（３）と、
前記半導体層の表面部の所定領域に少なくとも１つ以上形成され、前記第１のベース領域よりも不純物濃度が高く、かつ、接合深さが深く形成されると共に、前記第１のベース領域に隣接して設けられた第２導電型の第２のベース領域（３０）と、
前記ベース領域の表層部に形成された第１導電型のソース領域（４）と、
前記第２のベース領域及び前記ソース領域と接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを有する炭化珪素半導体装置であって、
前記第１のベース領域は第２導電型不純物の熱拡散により形成され、前記第１のベース領域と前記半導体層との接合部は、第２導電型不純物の濃度分布が緩やかに変化する傾斜型接合を成し、
前記第２のベース領域には不活性なイオン種であるＣが注入されており、該第２のベース領域と前記半導体層との接合部は、第２導電型不純物の濃度分布が急峻に変化する階段型接合を成していることを特徴とする炭化珪素半導体装置。
【請求項２】
主表面及び該主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも低い不純物濃度を有する第１導電型の半導体層（２）と、
前記半導体層の表層部に形成された第２導電型のベース領域（３）と、
前記ベース領域の表層部に形成された第１導電型のソース領域（４）と、
前記ソース領域及び前記半導体層との間にチャネル領域を形成すべく、該チャネル領域の上に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域と接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記ベース領域は、第１のベース領域と第２のベース領域（３０）とによって構成されており、
前記第１のベース領域は第２導電型不純物の熱拡散によって形成され、前記半導体層との接合部において、第２導電型不純物の濃度分布が緩やかに変化する傾斜型接合を成しており、
前記第２のベース領域は、前記第１のベース領域よりも不純物濃度が高くて深い位置に形成されており、不活性なイオン種であるＣが注入されていると共に、前記半導体層との接合部において、第２導電型不純物の濃度分布が急峻に変化する階段型接合を成していることを特徴とする炭化珪素半導体装置。
【請求項３】
前記第１のベース領域のうち、前記ソース領域及び前記半導体層との間に挟まれた部分は、第２導電型不純物を熱拡散させることによって形成されていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記第２のベース領域は、前記ベース領域のうち前記ソース電極と接触する部分の下方に形成されていることを特徴とする請求項２または３に記載の炭化珪素半導体装置。
【請求項５】
主表面及び該主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも低い不純物濃度を有する第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に少なくとも１つ以上形成される第２導電型の第１のベース領域（３）と、
前記半導体層の表面部の所定領域に少なくとも１つ以上形成され、前記第１のベース領域よりも不純物濃度が高く、かつ、接合深さが深く形成されると共に、前記第１のベース領域に隣接して設けられた第２導電型の第２のベース領域（３０）と、
前記ベース領域の表層部に形成された第１導電型のソース領域（４）と、
前記第２のベース領域及び前記ソース領域と接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを有する炭化珪素半導体装置の製造方法であって、
前記半導体層の表層部に、第２導電型不純物をイオン注入したのち、熱処理によって該第２導電型不純物を拡散させつつ活性化して前記第１のベース領域を形成する工程と、
前記半導体層の表層部に、不活性なイオン種であるＣをイオン注入すると共に、この不活性なイオン種であるＣを注入する領域に該不活性なイオン種であるＣに対して所定の濃度比で第２導電型不純物をイオン注入し、その後、熱処理によって該第２導電型不純物の拡散を抑制しつつ活性化して、前記第１のベース領域よりも不純物濃度が高くなるように前記第２のベース領域を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
主表面及び該主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも低い不純物濃度を有する第１導電型の半導体層（２）と、
前記半導体層の表層部に形成された第２導電型のベース領域（３）と、
前記ベース領域の表層部に形成された第１導電型のソース領域（４）と、
前記ソース領域及び前記半導体層との間にチャネル領域を形成すべく、該チャネル領域の上に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域と接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備えた炭化珪素半導体装置の製造方法において、
前記ベース領域を形成する工程として、
前記半導体層の表層部に、第２導電型不純物をイオン注入したのち、熱処理によって該第２導電型不純物を拡散させつつ活性化して前記第１のベース領域を形成する工程と、
前記半導体層の表層部に、不活性なイオン種であるＣをイオン注入すると共に、この不活性なイオン種であるＣを注入する領域に該不活性なイオン種であるＣに対して所定の濃度比で第２導電型不純物をイオン注入し、その後、熱処理によって該第２導電型不純物の拡散を抑制しつつ活性化して、前記第１のベース領域よりも不純物濃度が高く、かつ、接合深さが深くなるように前記第２のベース領域を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記半導体層上に前記ソース領域形成予定部分が開口するマスク材（５１）を配置する工程と、
前記マスク材をマスクとして、第１導電型不純物をイオン注入することにより、前記ソース領域を形成する工程と、
前記マスク材をマスクとして、第２導電型不純物をイオン注入した後、熱処理によって該第２導電型不純物を横方向に拡散させて前記第１のベース領域を形成する工程と、を含んでいることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記ソース領域を貫通し、前記第１のベース領域まで達する凹部を形成する工程と、
前記凹部を含む領域に不活性なイオン種であるＣをイオン注入すると共に、該不活性なイオン種であるＣに対して所定の濃度比で前記第２導電型不純物をイオン注入する工程と、
熱処理によって前記第２導電型不純物の拡散を抑制しつつ活性化することにより、前記第２のベース領域を形成する工程と、を含んでいることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第２導電型不純物と前記不活性なイオン種であるＣとの濃度比は、前記不活性なイオン種であるＣが前記第２導電型不純物の１０倍以上となるように設定されていることを特徴とする請求項５乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第１、第２のベース領域における第２導電型不純物としてＢ（ボロン）を用いることを特徴とする請求項５乃至９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ベース領域を有する炭化珪素半導体装置及びその製造方法に関するもので、特に縦型ＭＯＳＦＥＴや横型ＭＯＳＦＥＴに用いて好適である。
【０００２】
【従来の技術】
従来の縦型ＭＯＳＦＥＴの断面構成を図１４示す。図１４に示すように、Ｓｉを用いた横型ＭＯＳＦＥＴや縦型ＭＯＳＦＥＴ等の半導体装置では、ｎ型ドレイン層１０１に印加されたサージ電圧エネルギーを引き抜くために、第１のｐウェル層１０３の所定領域に第２のｐウェル層１３０を重ねて形成し、第２のウェル層１３０の底部でアバランシェブレークダウンを起こさせる手法が用いられている。
【０００３】
この部分でアバランシェブレークダウンを起こさせる条件として、２つ挙げられる。その１つは、第２のｐウェル層１０３を深く形成し、ｎ+型基板との距離を第１のウェル層１０３とｎ+型基板１０１との距離よりも短くし、サージ電圧印加時に第２のｐウェル層１３０から伸びる空乏層を第１のｐウェル層１０３から伸びる空乏層より先に基板に到達させる（リーチスルー）ことにより第２のウェル層１３０の底部の電界強度を高め、第１のウェル層１０３の底部より先にアバランシェブレークダウンを起こさせる方法である。
【０００４】
もう一つは、第２のｐウェル層１３０の濃度を第１のｐウェル層１０３の濃度よりも高め、ｐｎダイオードの接合部を高濃度の接合とすることにより耐圧を低下させるという方法である。Ｓｉでは、濃度プロファイルを熱拡散により容易に制御できることが知られており、分布はほぼガウス分布形状となることもわかっている。上記２つの方法はいずれもイオン注入と拡散により得られるプロファイル形状の制御により容易に用いることが可能であった。
【０００５】
【発明が解決しようとする課題】
本発明者らは、上記方法を炭化珪素（ＳｉＣ）にも適用しようと、イオン注入ダメージが少ないという利点より、ウェル形成のドーパントとしてＢ（ボロン）をイオン注入し、約１６００℃の活性化熱処理を行い拡散を調べた。その結果、約１０17ｃｍ-3の濃度から１〜３μｍオーダのテールを引く拡散が生じるという現象があることが明らかとなった。
【０００６】
この結果から、Ｓｉで用いられた第１の方法を利用しようとすると、一般的なＳｉに用いられる４００ｋｅＶ以下のイオン注入装置では、最大加速電圧でイオン注入してもイオン注入直後の深さが１μｍ以下であるのに対し、拡散量の方が大きくなるため、第１のウェル層１０３と第２のウェル層１３０の深さに差を付けることが難しく、制御が困難であるということが明らかになった。
【０００７】
また、第２の方法を利用すると、低濃度のテールがすでに活性化熱処理時にできてしまうため、その後の熱処理を加えることにより第１のウェル層１０３と第２のウェル層１３０の接合部の接合濃度に差を付けることができず、困難であることが明らかになった。従って、ＳｉＣに適用できる新しい濃度プロファイル制御方法が切望される。
【０００８】
本発明は上記点に鑑みて、アバランシェブレークダウン位置を正確に形成できるように、ベース領域の濃度プロファイルの制御が行えるようにすることを第１の目的とする。
【０００９】
また、所望の位置でアバランシェブレークダウンが生じるようにすることにより、耐圧を向上させることを第２の目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１のベース領域は第２導電型不純物の熱拡散によって形成され、該第１のベース領域と半導体層（２）との接合部は、第２導電型不純物の濃度分布が緩やかに変化する傾斜型接合を成し、第２のベース領域（３０）には不活性なイオン種であるＣが注入されており、該第２のベース領域と半導体層との接合部は、第２導電型不純物の濃度分布が急峻に変化する階段型接合を成していることを特徴としている。
【００１１】
このように、不活性なイオン種であるＣが注入された領域である第２のベース領域は、第２導電型不純物の拡散が抑制されるため、半導体層との接合部において第２導電型不純物の濃度分布が急峻に変化する階段型接合となり、不活性なイオン種であるＣが注入されていない第１のベース領域においては第２導電型不純物が拡散され、半導体層との接合部において濃度分布が緩やかに変化する傾斜型接合となる。
【００１２】
これにより、階段型接合で形成される第２のベース領域と半導体層とのＰＮ接合において耐圧が低下され、この部分でアバランシェブレークダウンが生じるようにできる。これにより、装置の耐圧を向上させることができる。
【００１３】
このような構成は、例えば、請求項２に示すような縦型ＭＯＳＦＥＴを構成する炭化珪素半導体装置に適用可能である。
【００１７】
なお、上記構成を請求項２のように縦型ＭＯＳＦＥＴに適用する場合には、請求項４に示すように、ベース領域のうちソース電極とのコンタクト部分の下部に第２のベース領域が形成されるようにできる。このようにソース電極とのコンタクト部分の底部に第２のベース領域を形成すれば、アバランシェブレークダウンにより発生する正孔電流を真上に引き抜くことができるため、ソース・ドレイン間に挟まれたベース部分の抵抗（ピンチ抵抗）に電流が流れ難くでき、寄生バイポーラトランジスタが動作し難くできる。これにより、よりサージエネルギー耐量を向上することができる。
【００１８】
請求項５に記載の発明いおいては、半導体層（２）の表層部に、第２導電型不純物をイオン注入したのち、熱処理によって該第２導電型不純物を拡散させつつ活性化して第１のベース領域を形成する工程と、半導体層の表層部に、不活性なイオン種であるＣをイオン注入すると共に、この不活性なイオン種であるＣを注入する領域に該不活性なイオン種であるＣに対して所定の濃度比で第２導電型不純物をイオン注入し、その後、熱処理によって該第２導電型不純物の拡散を抑制しつつ活性化して、第１のベース領域よりも不純物濃度が高くなるように第２のベース領域（３０）を形成する工程と、を含んでいることを特徴としている。
【００１９】
不活性なイオン種であるＣを注入することにより、炭素サイトの空孔に不活性なイオン種であるＣが入り込み、空孔を無くすことができる。炭化珪素における不純物の拡散は、空孔等の結晶欠陥が一要因となっており、このように空孔を無くすことによって不純物拡散を抑制することが可能となる。
【００２０】
従って、第１のベース領域については第２導電型不純物が熱拡散されるようにして形成し、第２のベース領域については不活性な不純物を注入しておくことによって第２導電型不純物が熱拡散しないように形成することにより、第１のベース領域と半導体層との接合部が傾斜型接合となり、第２のベース領域と半導体層との接合部が階段型接合となるように不純物の濃度プロファイルを制御できる。
このため、第２のベース領域と半導体層との接合部において耐圧を低下させ、この部分でアバランシェブレークダウンが生じるようにすることができる。
【００２１】
このような製造方法は、例えば、請求項６に示す縦型ＭＯＳＦＥＴを構成する炭化珪素半導体装置のベース領域の製造に適用できる。
【００２２】
このような場合、請求項７に示すように、ソース領域（４）と第１のベース領域を形成するためのマスク材（５１）を同一のものとすれば、第１のベース領域を熱拡散によって形成していることから、ソース領域とベース領域とがセルフアラインで形成されるようにできる。このため、ソース領域と半導体層との挟まれる第１のベース領域の長さ（チャネル領域下の第１のベース領域の幅）が拡散量によって正確に規定され、チャネル特性を均一にすることができ、しきい値電圧、オン抵抗、チャネル耐圧等をセル内で均一に安定に作ることができる。
【００２３】
この場合、請求項８に示すように、ソース領域を貫通し第１のベース領域まで達する凹部を形成しており、この凹部を含むように不活性なイオン種であるＣと第２導電型不純物をイオン注入するようにすれば、第２のベース領域を深くに形成することができる。このため、さらに第２のベース領域の耐圧が第１のベース領域の耐圧よりも低くなるようにできる。
【００２７】
なお、不活性なイオン種であるＣと第２導電型不純物の濃度比は、不活性なイオン種であるＣによって炭素サイトの空孔が無くせる程度とすればよく、例えば、請求項９に示すように、不活性なイオン種であるＣが第２導電型不純物の１０倍以上となるようにすればよい。
【００２８】
このような第２導電型不純物としては、請求項１０に示すように、Ｂ（ボロン）が挙げられる。Ｂは、第２導電型不純物（ｐ型不純物）でも軽元素であるため、注入ダメージを少なくすることができる。そして、不活性なイオン種であるＣは、Ｂの拡散原因である格子欠陥（Ｃ空孔）と同じ元素であるため、このＣによって効率的に空孔を埋め込み補修することができ、他の不活性イオンと比べて効率よく注入量を少なくすることができる。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３０】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用した縦型パワーＭＯＳＦＥＴの断面構成を示す。以下、図１に基づいて本実施形態におけるＭＯＳＦＥＴの構造について説明する。
【００３１】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体からなる基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【００３２】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。ｐ型ベース領域３はＢをドーパントとして形成されている。また、ｐ型ベース領域３には、部分的に接合深さが深くされたディープベース層（第２のベース領域）３０が備えられている。このディープベース層３０は、ｐ型ベース領域３の他の部分（第１のベース領域）よりも比較的高濃度で構成されている。例えば、ディープベース層３０は、１×１０17ｃｍ-3以上の濃度となっている。このため、ｐ型ベース領域３のうちディープベース層３０の他の部分とｎ- 型エピ層２との接合は、不純物濃度分布が緩やかに変化する傾斜型接合を成しており、ディープベース層３０とｎ- 型エピ層２との接合は、不純物濃度分布が急峻に変化する階段型接合を成している。
【００３３】
また、ディープベース層３０には、不活性なイオン種としてＣ（炭素）が注入されている。このＣは、ディープベース層３０におけるＢの濃度に対して、Ｂ：Ｃが約１：１０となる割合、好ましくはＣがＢの１０倍以上となる程度、ディープベース層３０に混入されている。
【００３４】
そして、ｐ型ベース領域３のうちディープベース層３０の他の部分は、熱拡散によって形成されており、この部分とｎ- 型エピ層２との接合部の角部の曲率半径が、ディープベース層３０とｎ- 型エピ層２との接合部の角部の曲率半径よりも大きくなっている。
【００３５】
さらに、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。そして、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【００３６】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【００３７】
そして、ｐ型ベース領域３の間に位置するｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成している。
【００３８】
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００３９】
このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【００４０】
そして、ｐ型ベース領域３のうちディープベース層３０をその他の部分よりも高濃度で構成し、ディープベース層３０とｎ- 型エピ層２によって構成されるＰＮダイオードの接合部を濃度分布が急峻に変化する階段型接合とすることによって耐圧を低下させるようにしているため、ディープベース層３０においてアバランシェブレークダウンを起こさせることができる。
【００４１】
ｐ型ベース領域３のうちディープベース層３０の他の部分においては、ｎ+型ソース領域４、ｐ型ベース領域３、ｎ-型エピ層２で構成される寄生バイポーラトランジスタが内在するが、上記したようにディープベース層３０においてアバランシェブレークダウンさせることによって、寄生バイポーラトランジスタを内在する部分には正孔電流が流れず、サージエネルギー耐量を高くすることができる。
【００４２】
また、ｐ型ベース領域３のなかでも、ソース電極１０とのコンタクト部の底部においてディープベース層３０を形成しているため、アバランシェブレークダウンによって発生する正孔電流をディープベース層３０から真上のソース電極１０に引き抜くことができる。このため、ソース−ドレイン間に挟まれたベース部分の抵抗（ピンチ抵抗）部分に電流が流れにくく、寄生トランジスタが動作しにくいようにできる。従って、サージエネルギー耐量を高くすることができる。
【００４３】
次に、図１に示すＭＯＳＦＥＴの製造工程を図２〜図４に示し、これらの図に基づいて以下にＭＯＳＦＥＴの製造方法について説明する。
【００４４】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ若しくは１５Ｒ−ＳｉＣ基板、すなわちｎ+ 型基板１を用意する。ここで、ｎ+ 型基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長させる。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００４５】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上にディープベース層３０の形成予定領域上が開口するＬＴＯ膜２０を配置し、これをマスクとして不活性なイオン種としてのＣのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０17ｃｍ-2としている。なお、ここではＣを用いているが、不活性なイオン種としてシリコン（Ｓｉ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）のいずれかであってもよい。また、炭素のイオン種を用いる場合には、ｎ- 型エピ層２を構成しているＣ+12 を用いてもよく、ｎ- 型エピ層を構成している炭素イオンとは異なるＣ+13 を用いてもよい。
【００４６】
これにより、ディープベース層３０の形成予定領域に不活性イオン注入層４０が形成される。このように、不純物とならないイオン種をイオン注入することにより、ｎ- 型エピ層２をエピタキシャル成長させた時に発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入量を多くすることにより、炭素サイトの空孔がほぼなくなる。
【００４７】
なお、炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空孔内には炭素が最も入り込み易いため、比較的小さな濃度のイオン注入によって炭素サイトの空孔をほぼなくすことができるが、シリコン等の炭素以外のイオン種は炭素と比べると炭素サイトの空孔内に入り込みにくいため、炭素をイオン注入する場合に比して、イオン注入量を多くすることが好ましい。
【００４８】
〔図２（ｃ）に示す工程〕
続いて、ＬＴＯ膜２０をマスクとしてＢのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。すなわち、図２（ｂ）に示す工程において注入したＣに対して、Ｂ：Ｃの割合が１：１０程度の濃度となるようにドーズ量を設定している。
【００４９】
これにより、ｎ- 型エピ層２の表面から所定深さの位置に、Ｂが注入されたディープベース層３０が形成される。
【００５０】
その後、熱処理として、１６００℃、３０分間の活性化アニールを施し、ディープベース層３０におけるＢを活性化させる。このとき、上述したように、ディープベース層３０が形成される領域において、不純物とならないイオン種を注入することで炭素サイトの空孔がなくなるようにしているため、炭素サイトの空孔が原因となって発生するＢの拡散を抑制することができる。
【００５１】
このため、Ｂの拡散によってディープベース層３０がほとんど広がらず、ディープベース層３０はイオン注入された時の形状を保ち、高濃度で形成される。
【００５２】
〔図３（ａ）に示す工程〕
ｎ- 型エピ層２の上にＬＴＯ膜２１を配置する。そして、フォトリソグラフィによってＬＴＯ膜２１のうち、Ｊ−ＦＥＴ部６及びｐ型ベース領域３のうちｎ+型ソース領域４とＪ−ＦＥＴ部６に挟まれる部位（チャネル領域が形成される予定の部位（図１参照））の上部に位置する部分を残して、他の部分を除去する。
すなわち、ｐ型ベース領域３のうち、表面チャネル層５の下部に位置する部分以外の上部において、ＬＴＯ膜２１を開口させる。
【００５３】
この後、ＬＴＯ膜２１をマスクとしてＢのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。これにより、ｎ- 型エピ層２の表面から所定深さの位置に、Ｂが注入された不純物注入層４１が形成される。
【００５４】
このとき、ＬＴＯ膜２０のうち上記部分を開口させているため、チャネル領域となる部位にはイオン注入が成されず、この領域には不純物注入層４１は形成されない。
【００５５】
〔図３（ｂ）に示す工程〕
次に、ＬＴＯ膜２１を除去したのち、熱処理として、１６００℃、３０分間の活性化アニールを施し、不純物注入層４１におけるＢを活性化させる。これにより、Ｂが横方向や下方向に熱拡散し、ｐ型ベース領域３が形成されると共に、Ｊ−ＦＥＴ部６が確定する。このように、熱拡散によってｐ型ベース領域３を形成しているため、ｐ型ベース領域３はディープベース層３０よりも低濃度で形成される。
【００５６】
また、このとき、不純物注入層４１及びその周囲に不活性なイオン種が注入されていないため、チャネル領域下にまでＢが横方向拡散する。
【００５７】
このため、チャネル領域下においてはｐ型ベース領域３を熱拡散によって形成することができる。従って、チャネル領域下に直接イオン注入することによりチャネル領域下におけるｐ型ベース領域３を形成した場合には、イオン注入ダメージによって、この上に形成される表面チャネル層５の結晶性を悪化させる場合があるが、本実施形態のように熱拡散によって形成することにより、表面チャネル層５の結晶性を良好にし欠陥の少ないものとすることができる。これにより、表面チャネル層５に形成されるチャネル領域のチャネル特性が向上し、オン抵抗を低減させることができる。
【００５８】
また、  このように、不活性なイオン種によって熱拡散させないようにしてディープベース層３０を形成し、ｐ型ベース領域３のうちディープベース層３０の他の部分は熱拡散によって形成されるようにしているため、ディープベース層３０においてはｎ-型エピ層２との接合部の角部の曲率半径が小さくなり、ｐ型ベース領域３の他の部分においてはｎ-型エピ層２との接合部の角部の曲率半径が大きくなる。
【００５９】
そして、ディープベース層３０においては、ｎ-型エピ層２との接合部の不純物濃度分布が急峻に変化する階段型接合となり、ｐ型ベース領域３のうちディープベース層３０の他の部分においては、ｎ-型エピ層２との接合部の不純物濃度が緩やかに変化する傾斜型接合となる。
【００６０】
〔図３（ｃ）に示す工程〕
ｐ型ベース領域３の表面を含むｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【００６１】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００６２】
〔図４（ａ）に示す工程〕
次に、表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入したのち、熱処理によって注入されたｎ型不純物イオンを活性化させてｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００６３】
〔図４（ｂ）に示す工程〕
そして、ＬＴＯ膜２２を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２３を配置し、これをマスクとしてＲＩＥによりディープベース層３０上の表面チャネル層５を部分的にエッチング除去する。
【００６４】
続いて、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００６５】
その後、ゲート絶縁膜７の上にポリシリコン膜をＬＰＣＶＤによって堆積したのち、ゲート電極８をパターニングする。このときの成膜温度は６００℃とする。
【００６６】
〔図４（ｃ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート電極８及びゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００６７】
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、１０００℃のアニールを行うと図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００６８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ＭＯＳＦＥＴの製造方法を変更したものであるため、ＭＯＳＦＥＴの製造方法について説明する。
【００６９】
図５〜図７に、本実施形態におけるＭＯＳＦＥＴの製造工程を示し、これらの図に基づいてＭＯＳＦＥＴの製造方法について説明する。本実施形態においては、第１実施形態の図２〜図４に示したＭＯＳＦＥＴの製造方法と同様である部分があるため、同様の工程については第１実施形態を参照する。
【００７０】
〔図５（ａ）に示す工程〕
まず、図２（ａ）に示す工程と同様に、ｎ+型基板１の上にｎ-型エピ層２を成長させる。この後、ｎ-型エピ層２の上部にｎ+型ソース領域４の形成予定領域及びディープベース層３０の形成予定領域上が開口するＬＴＯ膜５１を配置する。
そして、このＬＴＯ膜５１をマスクとして、Ｎ又はＰ等のｎ型不純物をイオン注入する。これにより、ｎ+型ソース領域４が形成される。このときのイオン注入条件は、図４（ａ）に示すｎ+型ソース領域４の形成時と同様としている。
【００７１】
〔図５（ｂ）に示す工程〕
続いて、ＬＴＯ膜５１を再びマスクとして、Ｂのイオン注入を行う。このときのイオン注入条件は、図３（ａ）に示す不純物注入層４０の形成時と同様としている。これにより、ｎ+型ソース領域４の下方までＢが注入された不純物注入層５２が形成される。
【００７２】
〔図５（ｃ）に示す工程〕
次に、ＬＴＯ膜５１を除去したのち、熱処理として、１６００℃、３０分間の活性化アニールを施し、不純物注入層５２におけるＢを活性化させる。これにより、Ｂが横方向や下方向に熱拡散し、ｐ型ベース領域３が形成されると共に、Ｊ−ＦＥＴ部６が確定する。このように、熱拡散によってｐ型ベース領域３を形成しているため、ｐ型ベース領域３は比較的低濃度で形成される。
【００７３】
また、このとき、不純物注入層５２及びその周囲に不活性なイオン種が注入されていないため、チャネル領域下にまでＢが横方向拡散する。このため、チャネル領域下においてはｐ型ベース領域３の表面にイオン注入ダメージが形成されないようにできるため、この後形成される表面チャネル層５の結晶性を良好にすることができ、第１実施形態と同様の効果が得られる。
【００７４】
さらに、ｎ+型ソース領域４とｐ型ベース領域３とを同じマスクで形成していることになるため、ｎ+型ソース領域４とｐ型ベース領域３とがセルフアラインで形成される。つまり、チャネル領域下のｐ型ベース領域３の幅がＢの拡散量によって正確に規定される。このため、チャネル特性を均一にすることができ、しきい値電圧、オン抵抗、チャネル耐圧等をセル内で均一に安定に作ることができる。
【００７５】
〔図６（ａ）に示す工程〕
図３（ｃ）と同様の工程を行い、ｐ型ベース領域３の表面及びｎ+型ソース領域４の表面を含むｎ- 型エピ層２の上に、表面チャネル層５をエピタキシャル成長させる。
【００７６】
〔図６（ｂ）に示す工程〕
続いて、表面チャネル層５をパターニングして、ｎ+型ソース領域４とｎ-型エピ層２との間とを繋げる領域に残し、不要部分を除去する。
【００７７】
そして、ｎ+型ソース領域４とｎ-型エピ層２の上部をＬＴＯ膜５３で覆い、このＬＴＯ膜５３をマスクとしてＲＩＥ（リアクティブイオンエッチング）を行いｎ+型ソース領域４を貫通し、ｐ型ベース領域３まで達する凹みを形成する。
【００７８】
〔図６（ｃ）に示す工程〕
ＬＴＯ膜５３をマスクとして、不活性なイオン種としてＣ（炭素）のイオン注入を行う。この時のＣのイオン注入条件は、図２（ｂ）に示すＣの注入条件と同様にしている。これにより、ディープベース層３０の形成予定領域にＣが注入された不活性イオン注入層５４が形成される。このとき、Ｃが炭素サイトの空孔に入り込み、不活性イオン注入層５４における炭素サイトの空孔をほぼ無くすことができる。
【００７９】
なお、このときのＣのイオン注入は、凹みの部分に行われるため、イオン注入エネルギーが小さくても深くまで注入できるため、高エネルギーのイオン注入装置を用いる必要がない。
【００８０】
〔図７（ａ）に示す工程〕
続いて、ＬＴＯ膜５３をマスクとして、Ｂのイオン注入を行う。この時のイオン注入の条件は、図２（ｃ）に示すＢの注入条件と同様にしている。これにより、ｎ- 型エピ層２の表面から所定深さの位置に、Ｂが注入されたディープベース層３０が形成される。
【００８１】
その後、熱処理として、１６００℃、３０分間の活性化アニールを施し、ディープベース層３０におけるＢを活性化させる。このとき、上述したように、ディープベース層３０が形成される領域において、不純物とならないイオン種を注入することで炭素サイトの空孔がなくなるようにしているため、炭素サイトの空孔が原因となって発生するＢの拡散を抑制することができる。
【００８２】
このように、ｐ型ベース領域３のうちディープベース層３０の他の部分については熱拡散によって形成し、ディープベース層３０については熱拡散させないようにして形成しているため、これらとｎ- 型エピ層２との接合部における角部の形状は第１実施形態と同様になり、該接合部における不純物濃度分布の関係も第１実施形態と同様になる。
【００８３】
〔図７（ｂ）に示す工程〕
ＬＴＯ膜５３を除去したのち、第１実施形態の図４（ｂ）に示す工程と同様の方法により、ゲート酸化膜７をパターニングしたのち、ゲート酸化膜７の上にゲート電極８をパターニングする。
【００８４】
〔図７（ｃ）に示す工程〕
そして、第１実施形態の図４（ｃ）に示す工程と同様の方法により、ゲート電極８を絶縁膜９で覆った後、ソース電極１０、ドレイン電極１１を形成して、本実施形態におけるＭＯＳＦＥＴが完成する。
【００８５】
なお、図７（ｃ）は、本実施形態におけるＭＯＳＦＥＴの完成図であるが、第１実施形態に対して、ディープベース層３の上部に凹みが形成されている点、及びｎ+型ソース領域４の表面部において表面チャネル層５との電気的接続が行われている点について構造上の相違がある。しかしながら、これは製造方法の相違に起因する構成の相違であり、本実施形態のＭＯＳＦＥＴも第１実施形態と同様にサージエネルギー大量の向上を図ることが可能となっている。
【００８６】
（第３実施形態）
本発明の第３実施形態について説明する。図８に、本実施形態におけるＭＯＳＦＥＴの断面構成を示し、以下、この図に基づいて本実施形態におけるＭＯＳＦＥＴの構成について説明する。ただし、本実施形態におけるＭＯＳＦＥＴは、ほぼ第１実施形態におけるＭＯＳＦＥＴと同様の構成であるため、異なる部分についてのみ説明する。
【００８７】
図８に示すように、本実施形態におけるＭＯＳＦＥＴは、ｐ型ベース領域３のうちディープベース層３０が熱拡散によって形成されており、ｐ型ベース領域３のうちの他の部分よりも不純物濃度が低濃度となっている。すなわち、ｐ型ベース領域のうちディープベース層３０においては、ｎ- 型エピ層２との接合部において不純物濃度が急峻に変化する階段型接合を成し、ｐ型ベース領域３のうちの他の部分においては、ｎ- 型エピ層２との接合部において不純物濃度が緩やかに変化する傾斜型接合を成している。
【００８８】
また、ディープベース層３０においては、ｎ- 型エピ層２との接合部における角部の曲率半径が大きく構成されており、ｐ型ベース領域３のうちディープベース層３０の他の部分においては、ｎ- 型エピ層２との接合部における角部の曲率半径が小さく構成されている。
【００８９】
ディープベース層３０は、ｐ型ベース領域３のうちの他の部分よりも下方まで延設されており、このディープベース層３０においてｐ型ベース領域３とｎ+型基板１との間の距離が短くなるように構成されている。
【００９０】
このように構成されたＭＯＳＦＥＴは、ディープベース層３０から伸びる空乏層が、ｐ型ベース領域３のうちの他の部分から伸びる空乏層よりも早くｎ+型基板１に到達（リーチスルー）するようにできるため、ディープベース層３０の底部の電界強度を高め、ｐ型ベース領域のうちの他の部分の底部より先にアバランシェブレークダウンが起きるようにすることができる。
【００９１】
このため、逆バイアス時においては、ディープベース層３０の底部においてアバランシェブレークダウンが生じるようにし、ディープベース層３０を通じてソース電極１０に正孔電流が引き抜けるようにすることができる。このため、正孔電流がｎ- 型エピ層２、ｐ型ベース領域３、及びｎ+型ソース領域４によって構成される寄生バイポーラトランジスタに流れないようにでき、第１実施形態と同様にサージエネルギー耐量を向上させることができる。
【００９２】
次に、本実施形態におけるＭＯＳＦＥＴの製造工程を図９に示す。以下、図９に基づいて、本実施形態におけるＭＯＳＦＥＴの製造方法を説明する。ただし、本実施形態においては、第１実施形態の図２〜図４に示したＭＯＳＦＥＴの製造方法と同様である部分があるため、同様の工程については第１実施形態を参照する。
【００９３】
〔図９（ａ）に示す工程〕
まず、図２（ａ）に示す工程と同様に、ｎ+型基板１の上にｎ-型エピ層２を成長させる。この後、ｎ-型エピ層２の上部にｐ型ベース領域３のうちディープベース層３０の他の部分の形成予定領域上が開口するＬＴＯ膜６１を配置する。そして、このＬＴＯ膜６１をマスクとして、不活性なイオン種としてＣをイオン注入する。これにより、ｐ型ベース領域３のうちディープベース層３０の他の部分の形成予定領域に不活性イオン注入層６２が形成される。
【００９４】
このときのイオン注入条件は、図２（ｂ）に示すＣの注入条件と同様にしている。これにより、ｐ型ベース領域３のうちディープベース層３０の他の部分において、炭素サイトの空孔内にＣが入り込み、炭素サイトの空孔がほぼ無くなる。
【００９５】
〔図９（ｂ）に示す工程〕
続いて、ディープベース層３０を含むｐ型ベース領域３の形成予定領域上が開口するＬＴＯ膜６３を配置し、このＬＴＯ膜６３をマスクとしてＢのイオン注入を行う。この時のイオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。
【００９６】
これにより、ｐ型ベース領域３のうちディープベース層３０の形成予定領域についてはＢのみが注入され、ｐ型ベース領域３のうちの他の部分の形成予定領域についてはＣにＢが重ねて注入された不純物注入層６４が形成される。
【００９７】
〔図９（ｃ）に示す工程〕
熱処理として、１６００℃、３０分間の活性化アニールを施し、不純物注入層６４におけるＢを活性化させる。
【００９８】
このとき、ｐ型ベース領域３のうちディープベース層３０の形成予定領域についてはＢのみが注入されているため、Ｂが下方向に熱拡散した状態で活性化が成される。一方、ｐ型ベース領域３のうちディープベース層３０の他の部分についてはＣが注入されて、炭素サイトの空孔が無くされているため、Ｂの熱拡散が防止され、ほぼ注入された位置のままで活性化が成される。
【００９９】
これにより、ｐ型ベース領域３が形成され、ｐ型ベース領域３のうちディープベース層３０がその他の部分よりも接合深さが深く、不純物濃度が低濃度になると共に、ディープベース層３０とｎ-型エピ層２との接合部におけるディープベース層３０の角部の曲率半径が、他の部分とｎ-型エピ層２との接合部におけるｐ型ベース領域３の角部の曲率半径よりも大きくなる。
【０１００】
この後、第１実施形態で示した図３（ｃ）、及び図４（ａ）〜（ｃ）の工程を行い、本実施形態におけるＭＯＳＦＥＴが完成する。
【０１０１】
なお、上記製造工程によると、ディープベース層３０において、Ｂの拡散によってディープベース層内部のｐ型不純物濃度が低下するため、スイッチング動作時に、ｎ-型エピ層２、ｐ型ベース領域３、及びｎ+型ソース領域４で構成される寄生トランジスタを作動させてしまい、素子が破壊されてしまう場合がある。つまり、サージエネルギー耐量が低くなり得る。このため、図９（ｂ）に示した工程とは別工程において、ディープベース層３０においては、ｐ型ベース領域３の他の部分よりもｐ型不純物を多量にイオン注入し、ディープベース層内部が高濃度となるようにしてもよい。
【０１０２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対して、ＭＯＳＦＥＴの製造方法を変更したものであるため、ＭＯＳＦＥＴの製造方法について説明する。
【０１０３】
図１０〜図１１に、本実施形態におけるＭＯＳＦＥＴの製造工程を示し、これらの図に基づいてＭＯＳＦＥＴの製造方法について説明する。本実施形態においては、第１実施形態の図２〜図４に示したＭＯＳＦＥＴの製造方法と同様である部分があるため、同様の工程については第１実施形態を参照する。
【０１０４】
〔図１０（ａ）に示す工程〕
まず、図２（ａ）に示す工程と同様に、ｎ+型基板１の上にｎ-型エピ層２を成長させる。この後、ｎ-型エピ層２の表面にｐ型不純物としてＡｌ（アルミニウム）がドーピングされたｐ型半導体層７０を成長させる。
【０１０５】
〔図１０（ｂ）に示す工程〕
Ｊ−ＦＥＴ部６の形成予定部分上が開口するＬＴＯ膜７１を配置し、このＬＴＯ膜７１をマスクとしてＲＩＥを施し、ｐ型半導体層７０を貫通し、ｎ-型エピ層２まで達する凹部７２を形成する。これにより、ｐ型半導体層７０にてｐ型ベース領域３が構成される。
【０１０６】
〔図１０（ｃ）に示す工程〕
ＬＴＯ膜７１を除去した後、凹部７２を含むｐ型ベース領域３の表面全面にｎ型半導体層をデポジションし、凹部７２を埋め込む。そして、ｎ型半導体層をエッチバックして、凹部７２内にのみ残す。これにより、凹部７２内にはｎ型半導体で形成されたｎ型層２ａが形成される。このｎ型層２ａがＪ−ＦＥＴ部６を構成している。なお、上記各実施形態においてはＪ−ＦＥＴ部６を含むドリフト領域がｎ-型エピ層２で構成されていたが、本実施形態ｎ型層２ａ及びｎ-型エピ層２によってドリフト領域が構成されることになる。
【０１０７】
〔図１１（ａ）に示す工程〕
図３（ｃ）に示す工程と同様にして、ｐ型ベース領域３の表面を含むｎ- 型エピ層２の上に表面チャネル層５をエピタキシャル成長させる。
【０１０８】
〔図１１（ｂ）に示す工程〕
表面チャネル層５の上に、ディープベース層３０の形成予定領域が開口するＬＴＯ膜７３を配置する。そして、このＬＴＯ膜７３をマスクとして、Ｂのイオン注入を行う（図中の点線部分）。この時のイオン注入条件は、図９（ｂ）に示したＢの注入条件と同様にしている。
【０１０９】
〔図１１（ｃ）に示す工程〕
熱処理を施し、注入されたＢを活性化させる。この時、Ａｌがドーピングされて形成されているｐ型ベース領域３のうちディープベース層３０の他の部分については、Ａｌが熱拡散しにくいことから、この熱処理によってもＡｌがほとんど拡散せずそのままの形状が維持される。一方、Ｂの周辺には、不活性なイオン種が注入されていないため、熱処理によってＢが下方向等に拡散する。これにより、ｐ型ベース領域３が部分的に深くされたディープベース層３０が形成される。
【０１１０】
このように、ｐ型ベース領域３のうちディープベース層３０をｐ型不純物のなかでも熱拡散しやすいＢによって形成し、他の部分をｐ型不純物のなかでも熱拡散しにくいＡｌ等を用いることによっても第３実施形態と同様の構造を形成することができる。
【０１１１】
又、本実施形態のようにｐ型ベース領域３のうちのディープベース層３０の他の領域をエピタキシャル成長によって形成すれば、イオン注入によって形成した場合のようにイオン注入ダメージが形成されないため、この上に形成される表面チャネル層５の結晶性を良好にすることができ、チャネル移動度を高め、オン抵抗を低減することができる。
（他の実施形態）
第１実施形態では、ｐ型ベース領域３においての耐圧構造を示したが、ベース領域を有する他の素子のおいても同様の構成を採用し、上記効果を得ることができる。
【０１１２】
例えば、ベース領域が複数形成される素子において、ベース領域と電極（第１実施形態の場合には、ｐ型ベース領域３とソース電極１０）との間のコンタクト面積が小さいものが存在する場合、サージエネルギーを電極から引き抜く時に、エネルギー密度の上昇によって局所的なサージ破壊が生じる恐れがある。
【０１１３】
このような場合には、コンタクト面積が大きくなるベース領域を高濃度で構成することにより、コンタクト面積が小さくなるベース領域の方が耐圧が高くなるようにできうるため、逆バイアス時にコンタクト面積が小さくなるベース領域の底部でアバランシェブレークダウンが発生せず、コンタクト面積が大きくなるベース領域でアバランシェブレークダウンが発生するようにできる。
【０１１４】
従って、逆バイアス時においては、コンタクト面積が大きくなるベース領域においてアバランシェブレークダウン時に生じる正孔をサージ電圧エネルギーとして電極に引き抜くようにし、コンタクト面積が小さくなるベース領域においては正孔が引き抜かれないようにできるため、コンタクト面積が小さくなるベース領域をサージ破壊から守ることができる。
【０１１５】
また、上記実施形態のように縦型のＭＯＳＦＥＴではなく、ゲート電極の下部をチャネル領域とし、ｐ型ベース領域の表層部における該チャネル領域の両側にｎ型のソース・ドレインが形成されていると共に、ｐ型ベース領域やディープベース層及びソース領域と接するソース電極、ドレイン領域と接するドレイン電極が形成されてなるラテラル型（横型）のＭＯＳＦＥＴに適用してもよい。
【０１１６】
また、第１実施形態では、寄生バイポーラトランジスタが内在しない領域にディープボディー層３０を構成し、この領域においてアバランシェブレークダウンが生じるようにしているが、寄生バイポーラトランジスタが内在する領域にディープボディー層を構成しても、正孔電流が寄生バイポーラトランジスタを動作させにくい経路で流れるように構成すれば、第１実施形態と同様の効果を得ることも可能である。
【０１１７】
また、上記第１、第２実施形態では、ディープボディー層３０がｐ型ベース領域３の他の部分よりも接合深さが深くなるようにしているが、図１２に示すように、ｐ型ベース領域３の他の部分と同等の深さとなるように形成してもよいし、図１３に示すようにｐ型ベース領域３の他の部分より浅くなるように形成してもよい。
【０１１８】
なお、図１３に示すように、ディープベース層３０がｐ型ベース領域３の他の部分よりも浅くなるようにする場合、第１実施形態のうちの図２（ｃ）に示す工程を省略し、そのまま図３（ａ）、（ｂ）に示す工程を行うようにすればよいため、工程の簡略化を図ることが可能である。
【０１１９】
上記各実施形態では、熱拡散し易いｐ型不純物としてＢを用いたが、ｐ型不純物、ｎ型不純物に関わらず、結晶欠陥に起因して拡散し易くなる不純物を用いる場合には他の不純物であっても不活性なイオン種を注入する方法が採用可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くＭＯＳＦＥＴの製造工程を示す図である。
【図５】第２実施形態におけるＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くＭＯＳＦＥＴの製造工程を示す図である。
【図７】図６に続くＭＯＳＦＥＴの製造工程を示す図である。
【図８】第３実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図９】図８に示すＭＯＳＦＥＴの製造工程を示す図である。
【図１０】第４実施形態におけるＭＯＳＦＥＴの製造工程を示す図である。
【図１１】図１０に続くＭＯＳＦＥＴの製造工程を示す図である。
【図１２】他の実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図１３】他の実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図１４】従来におけるＭＯＳＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
４…ｎ+ 型ソース領域、５…表面チャネル層、６…Ｊ−ＦＥＴ部、
７…ゲート酸化膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、
１１…ドレイン電極、３０…ディープベース層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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