(57)【特許請求の範囲】
【請求項１】
ドレインとゲートとを接続した第１のＰチャネルＭＯＳトランジスタ(13)と、
ゲートに入力信号を反転させるインバータ(14)の出力が入力され、ドレインが出力端子に接続された第２のＰチャネルＭＯＳトランジスタ(9)と、
ドレインが前記第２のＰチャネルＭＯＳトランジスタ(9)のドレイン及び前記出力端子に、ソースが第２の電源に、それぞれ接続された第１のＮチャネルＭＯＳトランジスタ(11)と、
前記第１のＮチャネルＭＯＳトランジスタ(11)のゲートと前記インバータ(14)の出力との間に挿入され、ゲートが前記第２のＰチャネルＭＯＳトランジスタ(9)のソースに接続された第２のＮチャネルＭＯＳトランジスタ(5)と、
ゲートが前記入力信号に、ソースが第２の電源に、ドレインが前記第１のＮチャネルＭＯＳトランジスタ(11)のゲートにそれぞれ接続された第３のＮチャネルＭＯＳトランジスタ(3)と、を有し、
前記第１のＰチャネルＭＯＳトランジスタ(13)は、ソースが第１の電源に、ゲートとドレインが前記第２のＰチャネルＭＯＳトランジスタ(9)のソースに接続されたことを特徴とする出力バッファ回路。
【請求項２】
ドレインとゲートとを接続した第１のＮチャネルＭＯＳトランジスタ(20)と、
ゲートに入力信号を反転させるインバータ(14)の出力が入力され、ドレインが出力端子に接続されたＰチャネルＭＯＳトランジスタ(9)と、
ドレインが前記ＰチャネルＭＯＳトランジスタ(9)のドレイン及び前記出力端子に、ソースが第２の電源に、それぞれ接続された第２のＮチャネルＭＯＳトランジスタ(11)と、
前記第２のＮチャネルＭＯＳトランジスタ(11)のゲートと前記インバータ(14)の出力との間に挿入され、ゲートが前記ＰチャネルＭＯＳトランジスタ(9)のソースに接続された第３のＮチャネルＭＯＳトランジスタ(5)と、
ゲートが前記入力信号に、ソースが第１の電源に、ドレインが前記第２のＮチャネルＭＯＳトランジスタ(11)のゲートにそれぞれ接続された第４のＮチャネルＭＯＳトランジスタ(3)と、を有し、
前記第１のＮチャネルＭＯＳトランジスタ(20)は、ゲートとドレインが第１の電源に、ソースが前記ＰチャネルＭＯＳトランジスタ(9)のソースに接続されたことを特徴とする出力バッファ回路。
【請求項３】
ソースが前記第１の電源に、ドレインが前記第２のＰチャネルトランジスタ(9)のゲートに、ゲートが前記入力信号に接続された第３のＰチャネルＭＯＳトランジスタ(21)と、
前記インバータ(14)の出力と前記第２のＰチャネルＭＯＳトランジスタ(9)のゲートとの間に挿入され、ソースが前記インバータ(14)の出力に、ドレインが前記第３のＰチャネルＭＯＳトランジスタ(21)のドレイン及び前記第２のＰチャネルトランジスタ(9)のゲートに、ゲートが前記第２の電源に、それぞれ接続された第４のＰチャネルトランジスタ(23)と、をさらに備えたことを特徴とする請求項１に記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は。出力バッファ回路に関し、特に、ＣＭＯＳトランジスタにより構成された出力バッファ回路に関する。
【０００２】
【従来の技術】
＜発明の背景＞
ＣＭＯＳ出力バッファ回路の発生する高速の電圧変化や貫通電流は大きな雑音電力となって、微細化により動作電力の減少しつつある内部回路の誤動作の原因となる。
【０００３】
＜従来例＞
図２は、特開平０５−２１８８４７に記載された出力バッファ回路であって、かかる雑音の影響を軽減するための従来の技術を示すものである。
前記公報記載の出力バッファ回路は、
ソースが第１の電源に接続された第１のＰチャネルＭＯＳトランジスタ２と、
ソースが第２の電源に接続された第１のＮチャネルＭＯＳトランジスタ４と、
ゲートが第１のＰチャネルＭＯＳトランジスタ２のドレインに接続され、ソースが第１の電源に接続された第２のＰチャネルＭＯＳトランジスタ１０と、
ゲートが第１のＮチャネルＭＯＳトランジスタ４のドレインに接続され、ソースが第２の電源に接続された第２のＮチャネルＭＯＳトランジスタ１２と、
ゲートが第２の電源に接続され、ソースが第１のＰチャネルＭＯＳトランジスタ２のドレインに接続され、ドレインが第１のＮチャネルＭＯＳトランジスタ４のドレインに接続された第３のＰチャネルＭＯＳトランジスタ６ａと、
ゲートが第１の電源に接続され、ソースが第１のＮチャネルＭＯＳトランジスタ４のドレインに接続され、ドレインが第１のＰチャネルＭＯＳトランジスタ２のドレインに接続された第３のＮチャネルＭＯＳトランジスタ６ｂと、
を備え、第１のＰチャネル及びＮチャネルＭＯＳトランジスタのゲートに入力信号を与え、第２のＰチャネル及びＮチャネルＭＯＳトランジスタのドレインから出力信号を取出す構成となっている。
【０００４】
このような構成により、第２のＰチャネルＭＯＳトランジスタ１０又は第２のＮチャネルＭＯＳトランジスタ１２がオンする時にはゲート電圧の変化が緩やかなので出力に出現する電圧変化が低速になる。又、第２のＰチャネル及びＮチャネルＭＯＳトランジスタ１０，１２のオン、オフのタイミングがずれるため、第２のＰチャネル及びＮチャネルＭＯＳトランジスタ内を流れる貫通電流を小さく抑えることができる。
【０００５】
上記の技術では、出力の電圧変化を低速にする程度をＭＯＳトランジスタ６ａ，６ｂのゲート長及びゲート巾によって制御する。即ち、比ゲート長／ゲート巾を大きくするほど出力の電圧変化は低速になる。ここで、デバイス寸法には一般に製造可能な最小値が存在し、また、精度を要求される場合大きくする必要がある。
そのため、出力の電圧変化をある程度以上低速にするためには必要なゲート長が大きくなり、占有面積が大きくなる問題がある。
【０００６】
【発明が解決しようとする課題】
＜発明の特徴＞
本発明では、前記従来例の問題に鑑み発明されたものであって、上記従来の出力バッファ回路の第一の電源と第一のＰチャネルＭＯＳトランジスタとの間にＭＯＳトランジスタを挿入して、出力電圧・電流を制限する方法を提供する。
更に、出力ＭＯＳトランジスタのゲート駆動回路に片チャネルのＭＯＳトランジスタを挿入して駆動電圧を小さくすることによって、出力電圧・電流を制限する方法をも提供する。
【０００７】
本発明の出力バッファ回路は、
１：  ドレインとゲートとを接続した第１のＰチャネルＭＯＳトランジスタ(13)と、
ゲートに入力信号を反転させるインバータ(14)の出力が入力され、ドレインが出力端子に接続された第２のＰチャネルＭＯＳトランジスタ(9)と、
ドレインが前記第２のＰチャネルＭＯＳトランジスタ(9)のドレイン及び前記出力端子に、ソースが第２の電源に、それぞれ接続された第１のＮチャネルＭＯＳトランジスタ(11)と、
前記第１のＮチャネルＭＯＳトランジスタ(11)のゲートと前記インバータ(14)の出力との間に挿入され、ゲートが前記第２のＰチャネルＭＯＳトランジスタ(9)のソースに接続された第２のＮチャネルＭＯＳトランジスタ(5)と、
ゲートが前記入力信号に、ソースが第２の電源に、ドレインが前記第１のＮチャネルＭＯＳトランジスタ(11)のゲートにそれぞれ接続された第３のＮチャネルＭＯＳトランジスタ(3)と、を有し、
前記第１のＰチャネルＭＯＳトランジスタ(13)は、ソースが第１の電源に、ゲートとドレインが前記第２のＰチャネルＭＯＳトランジスタ(9)のソースに接続されたことを特徴とする。
２：ドレインとゲートとを接続した第１のＮチャネルＭＯＳトランジスタ(20)と、
ゲートに入力信号を反転させるインバータ(14)の出力が入力され、ドレインが出力端子に接続されたＰチャネルＭＯＳトランジスタ(9)と、
ドレインが前記ＰチャネルＭＯＳトランジスタ(9)のドレイン及び前記出力端子に、ソースが第２の電源に、それぞれ接続された第２のＮチャネルＭＯＳトランジスタ(11)と、
前記第２のＮチャネルＭＯＳトランジスタ(11)のゲートと前記インバータ(14)の出力との間に挿入され、ゲートが前記ＰチャネルＭＯＳトランジスタ(9)のソースに接続された第３のＮチャネルＭＯＳトランジスタ(5)と、
ゲートが前記入力信号に、ソースが第１の電源に、ドレインが前記第２のＮチャネルＭＯＳトランジスタ(11)のゲートにそれぞれ接続された第４のＮチャネルＭＯＳトランジスタ(3)と、を有し、
前記第１のＮチャネルＭＯＳトランジスタ(20)は、ゲートとドレインが第１の電源に、ソースが前記ＰチャネルＭＯＳトランジスタ(9)のソースに接続されたことを特徴とする。
３：前記１記載の出力バッファ回路において、
ソースが前記第１の電源に、ドレインが前記第２のＰチャネルトランジスタ(9)のゲートに、ゲートが前記入力信号に接続された第３のＰチャネルＭＯＳトランジスタ(21)と、
前記インバータ(14)の出力と前記第２のＰチャネルＭＯＳトランジスタ(9)のゲートとの間に挿入され、ソースが前記インバータ(14)の出力に、ドレインが前記第３のＰチャネルＭＯＳトランジスタ(21)のドレイン及び前記第２のＰチャネルトランジスタ(9)のゲートに、ゲートが前記第２の電源に、それぞれ接続された第４のＰチャネルトランジスタ(23)と、をさらに備えたことを特徴とする。
【０００８】
【発明の実施の形態】
以下本発明の実施の形態を図１，３，４を用いて説明する。
【０００９】
＜本発明の第一の実施例＞
＜第一の実施例の構成＞
図１を参照すると、本発明の一実施例としての出力バッファ回路が示されている。
この出力バッファ回路は、ソースが第１の電源に接続された第１のＰチャネルＭＯＳトランジスタ１３のドレイン・ゲートを接続してこれを第二のＰチャネルトランジスタ９のソースに接続し、該第二のＰチャネルトランジスタ９のドレインは出力端子及びソースが第２の電源に接続された第１のＮチャネルＭＯＳトランジスタ１１のドレインに接続されている。
更に、第二のＰチャネルトランジスタ９のゲートには、入力信号をインバータ１４で反転した信号が接続されている。
また、第１のＮチャネルＭＯＳトランジスタ１１のゲートと前記入力信号を反転した信号との間には、ゲートが前記第１のＰチャネルＭＯＳトランジスタ１３のドレイン・ゲート接続点に接続されたＮチャネルＭＯＳトランジスタ５が挿入され、更に、第１のＮチャネルＭＯＳトランジスタ１１のゲートは、ゲートが入力信号に、ソースが第２の電源に接続されたＮチャネルＭＯＳトランジスタ３のドレインにも接続されている。
【００１０】
＜第一の実施例の動作の説明＞
以下では上記第１の電源の電位を地気に対して約＋５Ｖとし、この電位及びそれよりも１〜２Ｖ低い電位をハイレベル、第２の電源の電位を地気とし、この電位をロウレベルという。
上記に説明した構成を持つ出力バッファ回路は、入力信号がロウレベルにあるときインバータ１４によってゲートをハイレベルで駆動されているＰチャネルＭＯＳトランジスタ９はＯＦＦ、ＮチャネルＭＯＳトランジスタ１１はＯＮとなっているため、出力にはロウレベルが現れる。このときＮチャネルＭＯＳトランジスタ１１のゲートを駆動しているハイレベルは、ＰチャネルＭＯＳトランジスタ１３、ＮチャネルＭＯＳトランジスタ５によって、第１の電源の電位よりも１〜２Ｖ低い電位になっている。
一方、入力信号がハイレベルにあるとき、インバータ１４によってゲートをロウレベルで駆動されているＰチャネルＭＯＳトランジスタ９はＯＮ、ＮチャネルＭＯＳトランジスタ１１はＯＦＦとなっているため、出力にはＰチャネルＭＯＳトランジスタ１３によって第１の電源の電位よりも１〜２Ｖ低くなったハイレベルが現れる。
次に、入力信号がロウレベルからハイレベルに遷移したときを考える。このときＮチャネルＭＯＳトランジスタ１１のゲートはＮチャネルＭＯＳトランジスタ３の速いＯＦＦ→ＯＮによって直ちにＯＦＦする。ＰチャネルＭＯＳトランジスタ９はインバータ１４の動作遅延だけ遅れてＯＮする。
最後に入力信号がハイレベルからロウレベルに遷移したとき、ＰチャネルＭＯＳトランジスタ９のＯＮ→ＯＦＦはインバータ１４の動作遅延だけ遅れるが、ＮチャネルＭＯＳトランジスタ１１のＯＦＦ→ＯＮは、ＮチャネルＭＯＳトランジスタ５とそのＮチャネルＭＯＳトランジスタ１１ゲート側に存在する容量とによって更に遅れる。
【００１１】
＜第一の実施例の効果の説明＞
本発明の実施例の出力バッファ回路は、上記に説明した動作のうちインバータ１４の動作遅延により、出力のロウレベルからハイレベルへの遷移時の貫通電流が小さくなる効果がある。さらに、ＮチャネルＭＯＳトランジスタ５とそのＮチャネルＭＯＳトランジスタ１１ゲート側に存在する容量とにより、ＮチャネルＭＯＳトランジスタ１１のＯＦＦ→ＯＮ遷移が遅れるため、出力のハイレベルからロウレベルへの遷移時の貫通電流が小さくなる効果がある。
また、ＰチャネルＭＯＳトランジスタ１３によってハイレベル出力電圧を従来よりも１〜２Ｖ小さくしているため、出力電圧の遷移により発生する雑音電力を小さくする効果がある。
また、このときの負荷容量の充電電流はＰチャネルＭＯＳトランジスタ１３によって小さく制御できるため、発生する雑音電力が小さくなる効果がある。
さらに、ロウレベル出力時のＮチャネルＭＯＳトランジスタ１１のゲート駆動電圧を従来よりも１〜２Ｖ小さくしているため、負荷容量の放電電流が小さく制御され、それによって出力電圧変化が低速になり、発生する雑音電力が小さくなる効果がある。
さらに、これらの効果を制御するパラメータは上記のように多数あるため、設計の自由度が大きい特徴もある。
【００１２】
＜発明の第二の実施例＞
図３は、本発明の第二の実施例を示すものであって、図１の実施例におけるＰチャネルＭＯＳトランジスタ１３をゲート／ドレインを第一の電源に接続したＮチャネルＭＯＳトランジスタ２０に置き換えたものである。
出力電圧はＮチャネルＭＯＳトランジスタ２０の基盤バイアス効果によって、図１の実施例の場合よりさらに小さくなるため、前記効果のうち出力電圧を小さくしたことによるものがさらに大きくなる。
【００１３】
＜発明の第３の実施例＞
図４は本発明の第３の実施例を示すものであって、図１の実施例に対しさらにＰチャネルＭＯＳトランジスタ２１，２３を追加したものである。
これは本発明の特徴である片チャネルのＭＯＳトランジスタにより出力ＭＯＳトランジスタのゲート駆動電圧を小さくする構成を、Ｐチャネル側出力トランジスタについてもとったもであるが、ハイレベル出力の負荷容量の充電電流はハイレベル出力電圧を下げるトランジスタ（図１の１３，図３の２０）で制御することで、普通は素子数の少ない図１で充分に設計自由度が大きくできる。
【００１４】
【発明の効果】
請求項１に係る本発明は、インバータ１４の動作遅延により、出力のロウレベルからハイレベルへの遷移時の貫通電流が小さくなる効果がある。さらに、ＮチャネルＭＯＳトランジスタ５とそのＮチャネルＭＯＳトランジスタ１１ゲート側に存在する容量とにより、ＮチャネルＭＯＳトランジスタ１１のＯＦＦ→ＯＮ遷移が遅れるため、出力のハイレベルからロウレベルへの遷移時の貫通電流が小さくなる効果がある。また、ＰチャネルＭＯＳトランジスタ１３によってハイレベル出力電圧を従来よりも１〜２Ｖ小さくしているため、出力電圧の遷移により発生する雑音電力を小さくする効果がある。また、このときの負荷容量の充電電流はＰチャネルＭＯＳトランジスタ１３によって小さく制御できるため、発生する雑音電力が小さくなる効果がある。さらに、ロウレベル出力時のＮチャネルＭＯＳトランジスタ１１のゲート駆動電圧を従来よりも１〜２Ｖ小さくしているため、負荷容量の放電電流が小さく制御され、それによって出力電圧変化が低速になり、発生する雑音電力が小さくなる効果がある。さらに、これらの効果を制御するパラメータは上記のように多数あるため、設計の自由度が大きい特徴もある。
【００１５】
請求項２に係る本発明において、出力電圧はＮチャネルＭＯＳトランジスタ２０の基盤バイアス効果によって、図１の実施例の場合よりさらに小さくなるため、前記効果のうち出力電圧を小さくしたことによるものがさらに大きくなる。
【００１６】
請求項３に係る本発明は、ハイレベル出力の負荷容量の充電電流をハイレベル出力電圧を下げるトランジスタで制御することで、普通は素子数の少ない図１で充分に設計自由度が大きくできる。
【図面の簡単な説明】
【図１】本発明の第一の実施例
【図２】従来例
【図３】本発明の第二の実施例
【図４】本発明の第３の実施例
【符号の説明】
１  基板
２  端子
３  半導体層
４  電極
【図１】
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【図２】
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【図３】
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【図４】
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