(57)【特許請求の範囲】
【請求項１】
半導体基板上に多数個が平行に延びるようにビットライン構造物を形成する段階と、
前記ビットライン構造物間の空間の所定部分にアクティブ予定領域を限定するように素子分離膜を形成する段階と、
前記ビットライン構造物及び素子分離膜で囲まれた半導体基板のアクティブ予定領域にシリコン層を形成する段階と、
前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行にワードライン構造物を形成する段階と、
前記ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を形成する段階と、を含む
ことを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記ビットライン構造物を形成する段階は、
前記半導体基板上にビットライン用導電層を形成する段階と、
前記ビットライン上部に保護用絶縁膜を形成する段階と、
前記保護用絶縁膜及び導電層をパターニングし、ビットラインを限定する段階と、
前記ビットライン及び保護用絶縁膜の側壁にスペーサを形成する段階と、を含む
ことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項３】
前記素子分離膜を形成する段階は、
前記ビットライン構造物間の空間に十分に充填されるよう酸化膜を形成する段階と、
前記酸化膜を前記ビットライン構造物の表面が露出されるようにＣＭＰする段階と、
前記酸化膜を所定部分エッチングし、アクティブ予定領域に該当する半導体基板を露出させる段階と、を含む
ことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項４】
前記シリコン層を形成する段階は、
アクティブ予定領域に該当する半導体基板を前記素子分離膜及びビットライン構造物の高さまで単結晶エピタキシャル成長させる
ことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項５】
前記ワードライン構造物を形成する段階は、
前記ビットライン構造物、素子分離膜及びシリコン層上部にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部に形成されるワードライン用導電層を形成する段階と、
前記導電層上部にハードマスク膜を形成する段階と、
前記ハードマスク膜、ワードライン用導電層及びゲート絶縁膜をエッチングし、ワードラインを限定する段階と、
前記ハードマスク膜、ワードラインの側壁に形成されるワードラインスペーサを形成する段階と、を含む
ことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項６】
前記ワードライン構造物が形成された半導体基板上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜内に、前記ソース領域とコンタクトする第１コンタクトパッドと、前記ドレーン領域及びビットラインとコンタクトする第２コンタクトパッドと、を形成する段階と、
前記第１層間絶縁膜の上部に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜内に前記第１コンタクトパッドと連結されるストーレッジノードコンタクトパッドを形成する段階と、
前記第２層間絶縁膜の上部に前記ストーレッジノードコンタクトパッドとコンタクトされるようストーレッジノードキャパシタを形成する段階と、を含む
ことを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項７】
前記第１及び第２コンタクトパッドを形成する段階は、
前記第１層間絶縁膜を所定部分エッチングし、前記ソース領域を露出させるコンタクトホールと、ドレーン領域及びビットラインを露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内部が充填されるよう導電層を形成する段階と、
前記導電層をＣＭＰする段階と、を含む
ことを特徴とする請求項６に記載の半導体メモリ素子の製造方法。
【請求項８】
前記第１層間絶縁膜をエッチングする前に、前記露出されるビットライン構造物の保護用絶縁膜を所定部分エッチングする段階をさらに含む
ことを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項９】
前記第１層間絶縁膜は前記保護用絶縁膜とエッチング選択比の相異なる物質よりなる
ことを特徴とする請求項６に記載の半導体メモリ素子の製造方法。
【請求項１０】
半導体基板上に多数個が平行に延びるようにビットライン構造物を形成する段階と、
前記ビットライン構造物間の空間の所定部分にアクティブ予定領域を限定するように素子分離膜を形成する段階と、
前記ビットライン構造物及び素子分離膜で囲まれたアクティブ予定領域に該当する半導体基板を前記ビットライン構造物及び素子分離膜の高さだけ単結晶エピタキシャル成長させる段階と、
前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行にワードライン構造物を形成する段階と、
前記ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を形成する段階と、
前記ワードライン構造物が形成された半導体基板上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜内に、前記ソース領域とコンタクトする第１コンタクトパッドと、前記ドレーン領域及びビットラインとコンタクトする第２コンタクトパッドと、を形成する段階と、
前記第１層間絶縁膜の上部に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜内に前記第１コンタクトパッドと連結されるストーレッジノードコンタクトパッドを形成する段階と、
前記第２層間絶縁膜の上部に前記ストーレッジノードコンタクトパッドとコンタクトされるようストーレッジノードキャパシタを形成する段階と、をさらに含む
ことを特徴とする半導体メモリ素子の製造方法。
【請求項１１】
前記ビットライン構造物を形成する段階は、
前記半導体基板上にビットライン用導電層を形成する段階と、
前記ビットライン上部に保護用絶縁膜を形成する段階と、
前記保護用絶縁膜及び導電層をパターニングしてビットラインを限定する段階と、
前記ビットライン及び保護用絶縁膜の側壁にスペーサを形成する段階と、を含む
ことを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記素子分離膜を形成する段階は、
前記ビットライン構造物間の空間に十分充填されるよう酸化膜を形成する段階と、
前記酸化膜を前記ビットライン構造物の表面が露出されるようにＣＭＰする段階と、
前記酸化膜を所定部分エッチングし、アクティブ予定領域に該当する半導体基板を露出させる段階と、を含む
ことを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記ワードライン構造物を形成する段階は、
前記ビットライン構造物、素子分離膜及びシリコン層上部にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部に形成されるワードライン用導電層を形成する段階と、
前記導電層上部にハードマスク膜を形成する段階と、
前記ハードマスク膜、ワードライン用導電層及びゲート絶縁膜をエッチングし、ワードラインを限定する段階と、
前記ハードマスク膜、ワードラインの側壁に形成されるワードラインスペーサを形成する段階と、を含む
ことを特徴とする半導体１０に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記第１及び第２コンタクトパッドを形成する段階は、
前記第１層間絶縁膜を所定部分エッチングし、前記ソース領域を露出させるコンタクトホールと、ドレーン領域及びビットラインを露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内部が充填されるよう導電層を形成する段階と、
前記導電層をＣＭＰする段階と、を含む
ことを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記第１層間絶縁膜をエッチングする前に、前記露出されるビットライン構造物の保護用絶縁膜を所定部分エッチングする段階をさらに含む
ことを特徴とする請求項１４に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記第１層間絶縁膜は前記保護用絶縁膜とエッチング選択比の相異なる物質よりなる
ことを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子及びその製造方法に係り、より具体的には、基板内部に形成されるビットラインを有する半導体メモリ素子及びその製造方法に関す。
【０００２】
【従来の技術】
半導体素子が高集積化することによって、単位セルのが占める面積が減少している。一方、ＤＲＡＭの駆動能力はキャパシタのキャパシタンスによって決定されるので、キャパシタが占める面積の減少にもかかわらず、キャパシタンスを増加させるための多様な努力が続いている。このような努力の一環として、キャパシタのストーレッジノード電極は、その有効面積を増加させるために１μｍ以上の高さを有するようにコンケーブ（凹）型またはシリンダー（円筒）型に形成している。
【０００３】
合わせて、セル構造的な面で、より大きいキャパシタを確保するために、ＣＵＢ構造からＣＯＢの形態に変わっている。すなわち、ＣＵＢ構造はキャパシタをまず形成した後、キャパシタ上部にビットラインを形成する構造であり、このようなＣＵＢ構造は比較的高いキャパシタ上にビットラインを形成すべきなので、ビットラインのコンタクト不良が起こりやすく、キャパシタの高さを増大させるのに制約が従う。したがって、現在のＤＲＡＭ素子はワードライン上部にビットラインが形成され、ビットライン上部にキャパシタが形成されるＣＯＢ構造で製作されている。
【０００４】
しかし、半導体素子の集積度がさらに増加することによって、キャパシタの高さを増大させ、キャパシタンスを確保する技術も限界に至った。すなわち、キャパシタの高さを増大させれば、面積は変わらない状態で高さだけが増大されるので、アスペクト比が高くなり、キャパシタ電極が損傷されるか、隣接するキャパシタとのブリッジが誘発される。
【０００５】
また、ＣＯＢ構造のキャパシタはビットライン間に、ＭＯＳトランジスタのソース（またはソースと連結されるコンタクトパッド）とストーレッジノード電極間を連結するストーレッジノードコンタクトパッドが位置する。この際、半導体素子の集積度が増加されると、ビットラインとストーレッジノードコンタクトパッド間の距離も狭まり、ビットラインとストーレッジノードコンタクトパッド間の絶縁を確保し難いだけでなく、若干の誤整列が発生してもビットラインとストーレッジノードパッド間にショートが発生する。
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、キャパシタンスを増大させることにある。本発明解決しようとする他の技術的な課題は、半導体素子の集積度が増大されてもビットラインとストーレッジノードパッド間の絶縁を確保し、ビットラインとストーレッジノードコンタクト間のショートを防止する技術を提供することである。
【０００７】
【課題を解決するための手段】
前記技術的な課題を解決するために、本発明の一見地による半導体メモリ素子は、半導体基板と、半導体基板上に多数個が平行に配列され、ビットラインとビットラインを囲う絶縁物よりなるビットライン構造物と、前記ビットライン間の空間にアクティブ予定領域を限定するように所定部分に形成され、前記ビットライン構造物と同一高さを有する素子分離膜と、前記ビットライン構造物及び素子分離膜で囲まれたアクティブ予定領域に形成され、前記ビットライン構造物及び素子分離膜と同一高さに形成されるシリコン層、前記ビットライン構造物、素子分離膜及びシリコン層の上部に多数個が平行に形成され、ワードラインとワードラインとを取り囲む絶縁物を含むワードライン構造物、及び前記ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を含む。
【０００８】
また、本発明の他の実施例による半導体メモリ素子は、半導体基板と、半導体基板上に多数個が平行に配列され、ビットラインとビットラインを囲う絶縁物よりなるビットライン構造物と、前記ビットライン間の空間にアクティブ予定領域を限定するように所定部分に形成され、前記ビットライン構造物と同一高さを有する素子分離膜と、前記ビットライン構造物及び素子分離膜で囲まれたアクティブ予定領域に形成され、前記ビットライン構造物及び素子分離膜と同一高さに形成される単結晶エピタキシャルシリコン層と、前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行に形成され、ワードラインとワードラインとを取り囲む絶縁物を含むワードライン構造物と、前記ワードライン構造物の両側の単結晶エピタキシャルシリコン層に形成されたソース、ドレーン領域と、前記ワードライン構造物が形成された半導体基板上に形成され、前記ソース領域とコンタクトする第１コンタクトパッドと、前記ドレーン領域及びビットラインとコンタクトする第２コンタクトパッドを含む第１層間絶縁膜と、前記第１層間絶縁膜の上部に形成され、前記第１コンタクトパッドと連結されるストーレッジノードコンタクトパッドを含む第２層間絶縁膜と、前記第２層間絶縁膜の上部に形成され、前記ストーレッジノードコンタクトパッドとコンタクトされるストーレッジノードキャパシタと、を含む。
【０００９】
ここで、前記ビットライン構造物は、導電層よりなるビットライン、前記ビットライン上部に形成された保護用絶縁膜、及び前記ビットライン及び保護用絶縁膜側壁に形成されるスペーサを含む。
【００１０】
前記ワードライン構造物は、ゲート絶縁膜、前記ゲート絶縁膜の上部に形成される導電層よりなるワードライン、前記ワードライン上部に形成されるハードマスク膜、及び前記ハードマスク膜、ワードライン側壁に形成されるワードラインスペーサを含む。
【００１１】
前記ワードライン構造物は前記ビットライン構造物と実質的に垂直を成すことが望ましい。合わせて、前記第１層間絶縁膜と前記保護用絶縁膜はエッチング選択比が相異であることが望ましい。
【００１２】
本発明の他の見地による半導体メモリ素子の製造方法は次の通りである。まず、半導体基板上に多数個が平行に延びるようにビットライン構造物を形成した後、前記ビットライン構造物間の空間の所定部分にアクティブ予定領域を限定するように素子分離膜を形成する。ビットライン構造物及び素子分離膜で囲まれた半導体基板のアクティブ予定領域にシリコン層を形成し、前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行するようにワードライン構造物を形成する。その後、前記ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を形成する。
【００１３】
また、本発明の他の実施例による半導体メモリ素子の製造方法は次の通りである。まず、半導体基板上に多数個が平行に延びるようにビットライン構造物を形成した後、前記ビットライン構造物間の空間の所定部分にアクティブ予定領域を限定するように素子分離膜を形成する。次いで、前記ビットライン構造物及び素子分離膜で囲まれたアクティブ予定領域に該当する半導体基板を前記ビットライン構造物及び素子分離膜の高さだけ単結晶エピタキシャル成長させる。その後、前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行するようにワードライン構造物を形成し、ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を形成する。その後、前記ワードライン構造物が形成された半導体基板上に第１層間絶縁膜を形成し、前記第１層間絶縁膜内部に、前記ソース領域とコンタクトする第１コンタクトパッドと、前記ドレーン領域及びビットラインとコンタクトする第２コンタクトパッドとを形成する。その後、第１層間絶縁膜の上部に第２層間絶縁膜を形成し、前記第２層間絶縁膜内に前記第１コンタクトパッドと連結されるストーレッジノードコンタクトパッドを形成する。次いで、第２層間絶縁膜の上部に前記ストーレッジノードコンタクトパッドとコンタクトされるようストーレッジノードキャパシタを形成する。
【００１４】
ここで、ビットライン構造物は次の通りに形成される。まず、前記半導体基板上にビットライン用導電層を形成した後、前記ビットライン上部に保護用絶縁膜を形成する。次いで、前記保護用絶縁膜及び導電層をパターニングし、ビットラインを限定し、前記ビットライン及び保護用絶縁膜の側壁にスペーサを形成することによって、ビットライン構造物が形成される。
【００１５】
また、前記素子分離膜は次の通りに形成される。まず、前記ビットライン構造物間の空間に十分に充填されるよう酸化膜を形成する。その次に、前記酸化膜を前記ビットライン構造物の表面が露出されるようにＣＭＰする。次いで、前記酸化膜を所定部分エッチングし、アクティブ予定領域に該当する半導体基板を露出させて完成される。
【００１６】
また、ワードライン構造物は次のような方式で形成できる。まず、前記ビットライン構造物、素子分離膜及びシリコン層の上部にゲート絶縁膜、ワードライン用導電層及びハードマスク膜を順次に形成する。次いで、前記ハードマスク膜、ワードライン用導電層及びゲート絶縁膜をエッチングし、ワードラインを限定し、前記ハードマスク膜、ワードライン側壁に形成されるワードラインスペーサを形成して得られる。
【００１７】
また、前記第１及び第２コンタクトパッド、第１層間絶縁膜を所定部分エッチングし、前記ソース領域を露出させるコンタクトホールと、ドレーン領域及びビットラインを露出させるコンタクトホールとの形成後、前記コンタクトホール内部が充填されるよう導電層を形成し、導電層をＣＭＰして得られる。
【００１８】
この際、前記第１層間絶縁膜をエッチングする前に、前記露出されるビットライン構造物の保護用絶縁膜を所定部分前もってエッチングできる。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。
【００２０】
しかし、本発明の実施例は色々な他の形態に変形することができて、本発明の範囲が次に詳述する実施例に限定されることではない。本発明の実施例は当業者に、本発明をより完全に説明するために提供することである。したがって、図面の要素の形状等はより明確な説明を強調するために誇張されており、図面上で同一符号で示された要素は同一要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記の他の層または半導体基板に直接接触し存在でき、または、その間に第３の層が介在することもできる。
【００２１】
まず、図１及び図７を参照し、セル領域及び周辺領域が限定された半導体基板１００を提供する。この際、半導体基板１００はシリコン基板であり、本図面では半導体基板１００のセル領域だけを図示する。半導体基板１００上部にビットライン用導電層１０５及び保護用絶縁膜１０７を形成する。この際、ビットライン用導電層１０５を形成する前にバッファ絶縁膜（図示せず）を追加で介在できる。ビットライン用導電層１０５ではタングステン金属膜、金属シリサイド膜またはドーピングされたポーリシリコン膜が利用できる。この際、ビットライン用導電層１０５は素子分離膜の厚さだけ、例えば、０．２５μｍ以上の厚さに蒸着することが望ましい。保護用絶縁膜１０７は一般的に層間絶縁膜に利用されるシリコン酸化膜及びエッチング選択比を有する物質で形成されるのが望ましく、例えば、シリコン窒化膜が利用できる。保護用絶縁膜１０７及びビットライン用導電層１０５をビットラインの形にパターニングする。この際、ビットライン用導電層１０５の底部にバッファ絶縁膜（図示せず）が形成される場合、保護用絶縁膜１０７及びビットライン用導電層１０５だけでなく、バッファ絶縁膜までエッチングする。保護用絶縁膜１０７及びビットライン用導電層１０５がエッチングされた後、半導体基板１００上部にスペーサ用導電層を蒸着し、これを異方性パターニングしスペーサ１０９を形成する。スペーサ１０９も保護用絶縁膜１０７と同一物質で形成することが望ましい。ここで、ビットライン１０５、保護用絶縁膜１０７及びスペーサ１０９を通称してビットライン構造物１１０と称する。ビットライン構造物１１０は等間隔を維持しつつ、相互平行に配列される。
【００２２】
図２及び図８に図示したように、ビットライン構造物１１０間の空間が埋め込まれるように絶縁膜１１５を蒸着する。この際、絶縁膜１１５としては、例えば、シリコン酸化膜が利用できる。次に、絶縁膜１１５をビットライン構造物１１０の表面が露出されるように化学的機械的研磨（ＣＭＰ）する。これによって、ビットライン構造物１１０間に絶縁膜１１５が埋め込まれる。
【００２３】
その次に、図３及び図９に図示したように、絶縁膜１１６をアクティブ予定領域１２５を限定するようにエッチングし、素子分離膜１２０を形成する。これによって、ビットライン構造物１１０と素子分離膜１２０で囲まれた一定の空間が確保され、この領域がアクティブ予定領域１２５となる。この際、素子分離膜１２０はアクティブ予定領域が各列ごとに交互に配列できるように形成され、ビットライン構造物１１０と同じ高さを有する。
【００２４】
図４及び図１０を参照し、露出されたアクティブ予定領域１２５の半導体基板１００を選択的に単結晶エピタキシャル成長させ、シリコン層を形成する。これによって、アクティブ領域１３０が形成される。このようなアクティブ領域１３０は前述したように、交互に、すなわち、次の列のアクティブ領域１３０は該当列のアクティブ領域１３０間に配置されるように形成される。合わせて、アクティブ領域１３０はビットライン構造物１１０の保護用絶縁膜１０７（図２参照）とスペーサ１０９（図２参照）及び素子分離膜１２０によって囲まれるので、ビットライン１０５と電気的に分離される。アクティブ領域１３０は半導体基板１００をビットライン構造物１１０（あるいは素子分離膜）の高さまで成長させて得られる。
【００２５】
本実施例は、ビットライン構造物１１０が半導体基板１００上に形成され、ビットライン構造物の両側にエピタキシャルシリコン層が形成されたが、エピタキシャルシリコン層と半導体基板１００とが同一物性であるので、あたかも、ビットライン構造物１１０が半導体基板１００内に埋め込まれたように見える。これによって、本実施例では、前記した構造をビットライン構造物１１０が基板１００内部に位置すると表現する。
【００２６】
その後、図５及び図１１に図示したように、半導体基板１００の結果物、すなわち、ビットライン構造物１１０、素子分離膜１２０及びアクティブ領域１３０の上部にワードライン構造物１４０を形成する。ワードライン構造物１４０は一定の間隔で配置され、ビットライン構造物１１０と交差するように配列される。例えば、一つのアクティブ領域当り一対のワードライン構造物１４０が配置される。この際、ワードライン構造物１４０は半導体基板１００の結果物の表面に形成されるゲート絶縁膜１４１、ゲート絶縁膜１４１の上部に形成されるワードライン１４３、ワードライン１４３の上部に形成されるハードマスク膜１４５及び、ワードライン１４３及びゲート絶縁膜１４１側壁に形成されるワードラインスペーサ１４７を含む。合わせて、ワードライン構造物１４０はビットライン構造物１１０と接触しても、ビットライン構造物１１０の表面の保護用絶縁膜１０７（図２参照）によって、ワードライン１４３及びビットライン１０５は絶縁を維持するようになる。
【００２７】
次いで、図６及び図１２を参照し、ワードライン構造物１４０両側のアクティブ領域１３０に不純物を注入し、ソース、ドレーン領域１４５ａ、１４５ｂを限定する。例えば、一つのアクティブ領域１３０を基準とし説明する時、ワードライン構造物１４０外側のアクティブ領域１３０にはソース領域１４５aが形成され、ワードライン構造物１４０間のアクティブ領域１３０にはドレーン領域１４５ｂが形成される。次に、半導体基板１００の結果物の上部に層間絶縁膜１５０を形成する。その後、層間絶縁膜１５０はワードライン構造物１４０表面が露出されるようにＣＭＰし、ワードライン構造物１４０間に埋めたてる。この際、前記層間絶縁膜１５０はＣＭＰ工程を遂行しない状態で次の工程に進んでも構わない。その次に、ソース領域１４５a及びドレーン領域１４５ｂが同時に露出されるように層間絶縁膜１５０をパターニングし、ストーレッジノードコンタクトホール１５５及びビットラインコンタクトホール１６０を形成する。この際、ストーレッジノードコンタクトホール１５５はソース領域１４５aを露出させ、ビットラインコンタクトホール１６０はドレーン領域１４５ｂ及びビットライン構造物１１０のビットライン１０５を同時に露出させる。
【００２８】
ここで、層間絶縁膜１５０及び保護用絶縁膜１０７を同時にエッチングし、ストーレッジノードコンタクトホール１５５及びビットラインコンタクトホール１６０を形成する場合、誤整列が発生できる。このような問題点を防止するために、本実施例では、層間絶縁膜１５０を蒸着する前に、ビットラインコンタクトホール１６０が形成されるビットライン構造物１１０の保護用絶縁膜１０７を一部除去する。その後、層間絶縁膜１５０を蒸着し、ソース領域１４５aが露出されるように層間絶縁膜１５０をエッチングし、ストーレッジノードコンタクトホール１５５を形成し、ドレーン領域１４５ｂ及びビットライン１０５が同時に露出されるようにビットラインコンタクトホール１６０を形成する。ストーレッジノードコンタクトホール１５５及びビットラインコンタクトホール１６０の形成時、層間絶縁膜１５０だけをエッチングするので、たとえ誤整列が発生してストーレッジノードコンタクトホール１５５がビットライン構造物１１０領域まで侵しても、ショートの虞がない。
【００２９】
その後、ストーレッジノードコンタクトホール１５５及びビットラインコンタクトホール１６０内に導電層を埋め込み、ストーレッジノードコンタクトパッド（図示せず）及びビットラインコンタクトパッド（図示せず）を形成し、ストーレッジノードキャパシタ（図示せず）を形成する。
【００３０】
図１３は、前記と同一方式で形成された半導体メモリ素子の断面図であり、本図面には前記図面で説明したストーレッジノードコンタクトホール１５５及びビットラインコンタクトホール１６０以後の構造物が提示する。
【００３１】
図１３に図示したように、半導体基板１００内にビットライン構造物１１０、素子分離膜１２０及びアクティブ領域１３０が備えられる。ここで、ビットライン構造物１１０は前述したように、ビットライン１０５と保護用絶縁膜１０７及びスペーサ１０９（図２参照）を含む。素子分離膜１２０はビットライン構造物１１０間の空間に形成できる。アクティブ領域１３０はビットライン構造物１１０と素子分離膜１２０とで囲まれ、エピタキシャルシリコン層で形成でき、ビットライン構造物１１０とも電気的に絶縁される。
【００３２】
次に、半導体基板１００上部に詳述した平面図と同一配置でワードライン構造物１４０が形成される。ワードライン構造物１４０は前述したように、ゲート絶縁膜１４１、ワードライン１４３、ハードマスク膜１４５及びワードラインスペーサ１４７よりなる。次に、ワードライン構造物１４０両側のアクティブ領域１３０に、ソース、ドレーン領域１４５ａ、１４５ｂ（図１３参照）が形成され、ワードライン構造物１４０が形成された半導体基板１００上部に層間絶縁膜１５０が形成される。この際、層間絶縁膜１５０は、場合によって、ワードライン構造物１４０表面が露出されるようにＣＭＰできる。層間絶縁膜１５０内にはソース領域１４５aを露出させるストーレッジノードコンタクトホール１５５及びドレーン領域１４５ｂ及びビットライン１０５を露出させるビットラインコンタクトホール１６０が形成される。この際、誤整列によるショートを防止するために、前述したように、層間絶縁膜１５０が形成される前に前もってビットライン１０５上の保護用絶縁膜１０７の所定部分を除去した後、層間絶縁膜１５０を形成し、層間絶縁膜１５０の所定部分をエッチングし、ビットラインコンタクトホールを形成することが望ましい。
【００３３】
ストーレッジノードコンタクトホール１５５及びビットラインコンタクトホール１６０の内部を埋め込むように、第１層間絶縁膜１５０と同一高さに第１及び第２コンタクトパッド１６５ａ、１６５ｂを形成する。ここで、第１コンタクトパッド１６５ａはソース領域１４５aとコンタクトされ、第２コンタクトパッド１６５ｂはドレーン領域１４５ｂ及び露出されたビットライン１０５とコンタクトされる。次に、第１及び第２コンタクトパッド１６５a、１６５ｂを含む層間絶縁膜１５０上部に第２層間絶縁膜１７５を形成する。第２層間絶縁膜１７５は、その内部に第１コンタクトパッド１６５ａとコンタクトされるストーレッジコンタクトパッド１８０を含む。ここで、上部層間絶縁膜１７５の底面または上面にエッチングストッパー１７０が介在でき、本実施例では上部層間絶縁膜１７５の下部にエッチングストッパー１７０が形成された場合についてのみ示す。
【００３４】
上部層間絶縁膜１７５上部にストーレッジノード電極１８５が形成される。この際、ストーレッジノード電極１８５はストーレッジコンタクトパッド１８０とコンタクトするよう形成され、例えば、スタック状、コンケーブ状、シリンダー状に形成できる。ストーレッジノード電極１８５表面に誘電膜１９０及びプレート電極１９５が順次に形成され、キャパシタ２００が形成される。その後、キャパシタ２００が形成された半導体基板１００の結果物の上部に平坦化絶縁膜２１０が形成される。平坦化絶縁膜２１０は蒸着後、その表面がＣＭＰされることができる。平坦化絶縁膜２１０の内部には、プレート電極１９５とコンタクトされるコンタクトプラグ２１５ａ、ビットライン１０５とコンタクトされるコンタクトプラグ２１５ｂ及び選択されるワードライン１４３とコンタクトされるコンタクトプラグ２１５ｃが形成されている。平坦化絶縁膜２１０の上部にコンタクトプラグ２１５ａ、２１５ｂ、２１５ｃと各々コンタクトされる金属配線２２０が形成される。
【００３５】
このような本発明は、ビットライン構造物１１０がワードライン構造物１４０下部に、すなわち、素子分離膜１２０と同一平面上に配置される。したがって、ビットライン構造物１１０の高さだけ段差を省くことができる。
【００３６】
また、ワードライン構造物１４０を基準として、下部にはビットライン構造物１１０が形成され、上部にはストーレッジノードコンタクトパッド１８０及びストーレッジノード電極１８５が形成されることによって、ビットライン構造物１１０間にストーレッジノードコンタクトパッド１８０が存在しないので、絶縁が確保でき、ショートも防止することができる。
【００３７】
さらに、ビットライン構造物１１０がワードライン構造物１４０下部に形成されることによって、ビットライン構造物１１０の厚さだけストーレッジノード電極１８５の高さを補償できる。すなわち、ストーレッジノード電極１８５が既存のビットラインが形成された第２層間絶縁膜の上部に形成されるので、高さは同一であっても、実質的にストーレッジノード電極１８５が下部に延びた状態であるので、ストーレッジキャパシタンスが増大される。
【００３８】
【発明の効果】
以上述べたように、本発明によれば、ビットライン構造物をワードライン底部、すなわち、基板内に形成する。これによって、ビットライン構造物の厚さだけストーレッジノードキャパシタンスの高さが補償され、ビットライン構造物とストーレッジノードコンタクトパッド間の絶縁の確保に容易である。
【００３９】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定せず、本発明の技術的思想の範囲で当業者によっていろいろと変形が可能である。
【図面の簡単な説明】
【図１】  本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図２】  本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図３】  本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図４】  本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図５】  本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図６】  本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図７】  図１に該当する断面図である。
【図８】  図２に該当する断面図である。
【図９】  図３に該当する断面図である。
【図１０】  図４に該当する断面図である。
【図１１】  図５に該当する断面図である。
【図１２】  図６に該当する断面図である。
【図１３】  本発明の半導体メモリ素子を説明するための断面図である。
【符号の説明】
１００  半導体基板
１１０  ビットライン構造物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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