(57)【特許請求の範囲】
【請求項１】
第１乃至第３の端子を有し、前記第１の端子及び第２の端子間に印加される電圧の大きさに応じて、前記第２の端子から前記第３の端子に流れる電流の大きさ及び方向が変動する第１の能動素子と、第１乃至第３の端子を有し、前記第１の能動素子と相補的な特性を有する第２の能動素子とを備え、
前記第１の能動素子及び第２の能動素子の第１の端子は互いに接続され、第１のインピーダンスを介して第１の電源及び第２の電源により所定の動作バイアス電圧が維持され、第２のインピーダンスを介して入力端と接続され、
前記第１の能動素子及び第２の能動素子の第３の端子は出力端と接続され、前記第１の能動素子及び第２の能動素子の第２の端子は、第３のインピーダンスを介して第２の電源と接続され、
前記第１の能動素子は、前記第１の電源に対する第３の端子から第２の端子に流れる電流のトランス・コンダクタンスの二次導関数値が極大値を有し、前記第２の能動素子は、前記第１の電源に対する第３の端子から第２の端子に流れる電流のトランス・コンダクタンスの二次導関数値が極小値を有し、前記第１の能動素子の極大値領域と、前記第２の能動素子の極小値領域とが互いに一致して互いに相殺されるようになっていることを特徴とする線形化のための微分重畳回路。
【請求項２】
前記第１の電源が、前記第１の端子及び第２の端子間に印加される所定の量の電圧を供給する電圧電源であり、前記第２の電源が、接地電源であることを特徴とする請求項１に記載の線形化のための微分重畳回路。
【請求項３】
前記第１の能動素子及び第２の能動素子の第１の端子、第２の端子、及び第３の端子が、それぞれゲート、ソース、及びドレインであることを特徴とする請求項２に記載の線形化のための微分重畳回路。
【請求項４】
前記第１の能動素子と前記第２の能動素子のゲート長が異なり、前記第１の能動素子のゲート長が前記第２の能動素子のゲート長よりも短いことを特徴とする請求項３に記載の線形化のための微分重畳回路。
【請求項５】
前記第１のインピーダンスが抵抗であることを特徴とする請求項１に記載の線形化のための微分重畳回路。
【請求項６】
前記第２のインピーダンスがキャパシタであることを特徴とする請求項１に記載の線形化のための微分重畳回路。
【請求項７】
前記第３のインピーダンスがインダクタであることを特徴とする請求項１に記載の線形化のための微分重畳回路。
【請求項８】
前記第１の能動素子及び第２の能動素子がＭＯＳＦＥＴであることを特徴とする請求項１、３、４のうちいずれか一項に記載の線形化のための微分重畳回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は線形化のための微分重畳回路に関する。
【背景技術】
【０００２】
最近、様々な目的を有する無線通信システムが高速に標準化を経て商用化しており、これにより望まない信号が干渉する現象も共に増加している。
【０００３】
また、通信システムは異なる周波数帯域を用いるため、全てのシステムが完全に線形化していれば、それぞれのシステムは、互いに干渉無しに通信することができるが、実際に多くの通信システムにおいて用いられる送受信機は、非線形的な回路に具現されており、非線形システムを経ながら生じる信号間混合及び変調による問題点が発生している。特に、隣接した周波数帯域の強い両信号が、非線形システムを経ながら混合されて発生する三次相互変調歪み（以下、「ＩＭＤ３」という）信号は、システムの動作周波数帯域における使用者の希望の信号を歪ませるため、三次インターセプト・ポイント（以下、「ＩＰ３」という）を定義し、システムの線形性を示す指標として用いている。
【０００４】
このようにシステムの線形性が強調されると共に、このような線形性を改善させるための様々な研究が行われており、最近は、ＣＭＯＳ低雑音増幅器のＩＰ３を改善させることができる微分重畳方法が多く用いられている。
【０００５】
図１は、従来の技術による微分重畳回路１００を示す回路図である。図１に示すように、従来の技術による微分重畳回路１００は、第１のＭＯＳＦＥＴ１０１と、前記第１のＭＯＳＦＥＴ１０１と相補的な特性を有する第２のＭＯＳＦＥＴ１０２とを備える。
【０００６】
また、前記第１及び第２のＭＯＳＦＥＴ１０１、１０２のゲートは、第２のインピーダンス部１０７を介して入力端ＩＮと接続され、前記第１及び第２のＭＯＳＦＥＴ１０１、１０２のドレインは、出力端と接続され、前記第１及び第２のＭＯＳＦＥＴ１０１、１０２のソースは、第３のインピーダンス部１０８を介して接地電源１０５と接続される。
【０００７】
また、前記第１のＭＯＳＦＥＴ１０１のゲートには、第１のインピーダンス１０６の第１の抵抗１０６ａによってゲート−ソース間電圧ＶGS１０３、及び接地電源１０５によって所定の動作バイアス電圧が維持され、前記第２のＭＯＳＦＥＴ１０２のゲートには、第１のインピーダンス１０６の第２の抵抗１０６ｂによってゲート−ソース間電圧ＶGS１０３、及びオフセット電圧Ｖoff１０４によって所定の動作バイアス電圧が維持される。
【０００８】
なお、図２は、従来の技術によるゲート−ソース間電圧ＶGSに対するトランス・コンダクタンスの二次導関数ｇｍ″のシミュレーション結果を示すグラフである。
【０００９】
図２に示すように、前記第２のＭＯＳＦＥＴのゲートにオフセット電圧を印加し、前記第２のＭＯＳＦＥＴの動作バイアス電圧を調節することにより、前記第１及び第２のＭＯＳＦＥＴのしきい電圧（０．７Ｖ）の周囲領域において、前記第１のＭＯＳＦＥＴトランス・コンダクタンスの二次導関数ｇｍA″の極大値領域と、前記第２のＭＯＳＦＥＴトランス・コンダクタンスの二次導関数ｇｍB″の極小値領域とは、互いに反対する符号特性を有するようになり、これにより、両ＭＯＳＦＥＴで発生するＩＭＤ３信号は打ち消しあって、さらに線形化したトランス・コンダクタンスの二次導関数ｇｍ″が得られる。
【００１０】
なお、図３は、他の従来の技術による微分重畳回路を示す回路図であり、図４−ａ乃至図４−ｃは、図３に示す他の従来の技術による微分重畳回路のゲート−ソース間電圧ＶGSに対するトランス・コンダクタンスの二次導関数ｇｍ″のシミュレーション結果を示すグラフである。
【００１１】
先ず、図３の（Ａ）は、一定のゲート−ソース間バイアス電圧ＶGSで動作する第１のＭＯＳＦＥＴ  Ｍ1を含む微分重畳回路と、前記ゲート−ソース間バイアス電圧ＶGSから所定の電圧（ＶB1＝０．３Ｖ）を差し引いたバイアス電圧（ＶGS−ＶB1）で動作する第２のＭＯＳＦＥＴ  Ｍ2を含む微分重畳回路とを示し、図３の（Ｂ）は、信号入力端が共通で接続され、前記第１のＭＯＳＦＥＴ  Ｍ1 と第２のＭＯＳＦＥＴ  Ｍ2を連結した微分重畳回路と、前記ゲート−ソース間バイアス電圧ＶGSから所定の電圧（ＶB2＝０．５３Ｖ）を差し引いたバイアス電圧（ＶGS−ＶB2）で動作する第３のＭＯＳＦＥＴＭ３を含む微分重畳回路を示し、図３の（Ｃ）は、信号入力端が共通で接続され、前記第１のＭＯＳＦＥＴ  Ｍ1と第２のＭＯＳＦＥＴ  Ｍ2と第３のＭＯＳＦＥＴ  Ｍ3とを連結した微分重畳回路を示す。
【００１２】
また、図４−ａ及び図４−ｂに示すように、トランス・コンダクタンスの二次導関数のピーク値が正数である場合、陰極性を有する前記第１のＭＯＳＦＥＴ  Ｍ1または前記第１のＭＯＳＦＥＴ  Ｍ1と第２のＭＯＳＦＥＴ  Ｍ2を連結した微分重畳回路のトランス・コンダクタンスの二次導関数値は、陽極性を有する第２のＭＯＳＦＥＴ  Ｍ2または前記第３のＭＯＳＦＥＴ  Ｍ3のトランス・コンダクタンスの二次導関数値によって打ち消すことがわかり、図４−ｃに示すように、適当な大きさとバイアス電圧を有するＭＯＳＦＥＴが追加されることにより、線形化した領域が徐々に拡張されていることがわかる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した従来の技術による微分重畳回路は、安定的な線形化のために、前記図１におけるオフセット電圧Ｖoffまたは前記図３における所定の電圧ＶB1、ＶB2を微細なチューニングにて調節しなければならないという問題点があった。
【００１４】
また、前記図１におけるオフセット電圧Ｖoffまたは前記図３における所定の電圧ＶB1、ＶB2を制御するバイアス回路が付加されなければならないので、バイアス回路の構成が容易でないだけでなく、回路全体の面積が広くなるという問題点があった。
【００１５】
本発明は、上述の問題点に鑑みてなされたものであり、その目的は、一般のＣＭＯＳ工程において製造される、異なるゲート長のトランジスタを用いることにより、微細なチューニングをすること無しに安定的に線形化させることができ、一つのバイアス電圧のみでも、複数のトランジスタを動作させることができ、バイアス回路の構成を容易にすることができるのみならず、回路全体の面積を減らすことができる微分重畳回路を提供することにある。
【課題を解決するための手段】
【００１６】
上述の目的を達成すべく、本発明に係る微分重畳回路は、第１乃至第３の端子を有し、前記第１の端子及び第２の端子間に印加される電圧の大きさに応じて、前記第２の端子から前記第３の端子に流れる電流の大きさ及び方向が変動する第１の能動素子と、第１乃至第３の端子を有し、前記第１の能動素子と相補的な特性を有する第２の能動素子とを備え、前記第１の能動素子及び第２の能動素子の第１の端子は互いに接続され、第１のインピーダンスを介して第１の電源及び第２の電源により所定の動作バイアス電圧が維持され、第２のインピーダンスを介して入力端と接続され、前記第１の能動素子及び第２の能動素子の第３の端子は出力端と接続され、前記第１の能動素子及び第２の能動素子の第２の端子は、第３のインピーダンスを介して第２の電源と接続され、前記第１の能動素子は、前記第１の電源に対する第３の端子から第２の端子に流れる電流のトランス・コンダクタンスの二次導関数値が極大値を有し、前記第２の能動素子は、前記第１の電源に対する第３の端子から第２の端子に流れる電流のトランス・コンダクタンスの二次導関数値が極小値を有し、前記第１の能動素子の極大値領域と、前記第２の能動素子の極小値領域とが互いに一致して互いに相殺されるようになっていることを特徴とする。
【００１７】
また、一実施形態では、前記第１の電源は、前記第１の端子及び第２の端子間に印加される所定の量の電圧を供給する電圧電源であり、前記第２の電源は、接地電源である。
【００１８】
また、一実施形態では、前記第１の能動素子及び第２の能動素子の第１の端子、第２の端子、及び第３の端子は、それぞれゲート、ソース、及びドレインである。
【００１９】
また、一実施形態では、前記第１の能動素子と前記第２の能動素子のゲート長が異なり、前記第１の能動素子のゲート長が前記第２の能動素子のゲート長よりも短い。
【００２１】
また、一実施形態では、前記第１のインピーダンスは抵抗である。
【００２２】
また、一実施形態では、前記第２のインピーダンスはキャパシタである。
【００２３】
また、一実施形態では、前記第３のインピーダンスはインダクタである。
【００２４】
また、前記第１の能動素子及び第２の能動素子はＭＯＳＦＥＴである。
【発明の効果】
【００２５】
本発明によれば、一般のＣＭＯＳ工程において製造される、異なるゲート長のトランジスタを用いることにより、微細なチューニングをする必要も無しに、安定的な線形化が可能であるという効果がある。
【００２６】
また、本発明によれば、一つのバイアス電圧のみでも、複数のトランジスタを動作させることができ、バイアス回路の構成を容易にすることができるのみならず、回路全体の面積を減らすことができるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２８】
図５は、本発明に係る微分重畳回路５００を示す回路図であって、図５に示すように、微分重畳回路５００は、第１の能動素子５０１と、前記第１の能動素子５０１と相補的な特性を有する第２の能動素子５０２とを有する。
【００２９】
前記第１の能動素子５０１は、ゲート、ソース、及びドレインを有し、ゲート及びソースに印加される電圧の大きさ及び極性に応じて、ソースからドレインに、またはその反対に流れる電流の量及び方向が決められる特性を有する。前記第２の能動素子５０２もまた、ゲート、ソース、及びドレインを有し、ゲート及びソースに印加される電圧の大きさ及び極性に応じて、ソースからドレインに、またはその反対に流れる電流の量及び方向が決められる特性を有するが、第１の能動素子５０１とは相補的に決められる。
【００３０】
すなわち、第１の能動素子５０１が、ゲート−ソース間電圧の大きさに比例して、ドレインからソースへの電流の大きさが変わるとき、第２の能動素子５０２は、ゲート−ソース間電圧の大きさに比例して、ソースからドレインへの電流の大きさが変わる。
【００３１】
このような能動素子としては、バイポーラ接合トランジスタ（ＢＪＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、及び金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）などが挙げられる。
【００３２】
ある能動素子は、ゲート、ソース、及びドレイン以外に、ボディ端子をさらに備える特性を有する。これらの能動素子は、ゲート及びボディ端子間に印加される電圧の大きさ及び極性に応じて、ソースからドレインに、またはその反対に流れる電流の量及び方向が決められる特性を有する。
【００３３】
この場合の能動素子としては、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などが挙げられる。
【００３４】
以下では、能動素子としてＭＯＳＦＥＴを中心にして説明することにする。しかしながら、本発明の技術的思想は、ＭＯＳＦＥＴだけでなく、増幅器として用いることが可能な全ての能動素子に適用することができる。したがって、本明細書では、ＭＯＳＦＥＴを中心にして説明するが、本発明の概念と範囲はＭＯＳＦＥＴに限定されるものではない。
【００３５】
また、前記第１の能動素子５０１及び第２の能動素子５０２の前記ゲートは、互いに接続され、第１のインピーダンス５０５を介して第１の電源５０３及び第２の電源５０４により、所定の動作バイアス電圧が維持され、第２のインピーダンス５０６を介して入力端ＩＮと接続される。
【００３６】
本発明に係る好適な実施の形態によると、前記第１の電源５０３は、前記ゲート及びソース間に印加される所定の量の電圧を供給する電圧電源であって、ゲート−ソース間電圧の大きさと同一の大きさの量の電圧を供給可能な電力供給源であり、前記第２の電源５０４は、接地電源に該当する。また、所定の動作バイアス電圧を第１の能動素子５０１に維持させる第１のインピーダンス５０５としては抵抗を用い、入力端ＩＮと接続される第２のインピーダンス５０６としてはキャパシタを用いることが好ましい。
【００３７】
また、前記第１の能動素子５０１及び第２の能動素子５０２の前記ゲートは、互いに接続されており、第１の電源５０３及び第２の電源５０４により、同一の動作バイアス電圧が印加されることにより、一つのゲートバイアス電圧のみが要求される。したがって、バイアス回路の構成が容易であり、回路全体の面積を減らすことができるという利点がある。
【００３８】
また、前記第１の能動素子５０１及び第２の能動素子５０２の前記ドレインは、出力端ＯＵＴと接続され、前記第１の能動素子５０１及び第２の能動素子５０２の前記ソースは、第３のインピーダンス５０７を介して第２の電源５０４と接続される。
【００３９】
ここで、第１の能動素子５０１及び第２の能動素子５０２の前記ソースと、第２の電源５０４との間に介装して接続させる第３のインピーダンス５０７としては、インダクタを用いることが好ましい。
【００４０】
図６は、本発明に係るゲート−ソース間電圧に対するトランス・コンダクタンスの二次導関数のシミュレーション結果を示すグラフである。
【００４１】
前記第１及び第２の能動素子は、一般のＣＭＯＳ工程を通じて製造される能動素子であって、それぞれのゲート長は互いに異なり、前記第１の能動素子のゲート長は、前記第２の能動素子のゲート長よりも短い。通常、前記第１の能動素子は、ゲート長が０．１８μｍであることを用い、前記第２の能動素子は、前記第１の能動素子よりもゲート長が長い能動素子のうち、使用者が希望する特性を有する能動素子を選択して使用する。
【００４２】
異なるＣＭＯＳ工程を通じて製造される前記第１及び第２の能動素子は、基本的に酸化膜の厚さが異なるため、ゲート長はそれぞれ異なり、これにより、しきい電圧など様々な面において異なる特性を示す。
【００４３】
したがって、本発明に係る線形性の改善方法は、ゲート長が異なる能動素子の相補的な特性、いわば、異なるしきい電圧値を有するなどの特性を用いている。
【００４４】
図６に示すように、異なるゲート長のトランジスタを用いて、互いに相補的な第１及び第２の能動素子のゲートを互いに接続し、ゲート−ソース間バイアス電圧を適宜設定して、ゲートに同一の入力信号を加えると、前記第１及び第２の能動素子のしきい電圧（０．７Ｖ）の周囲領域において、前記第１及び第２の能動素子のトランス・コンダクタンスの二次導関数ｇｍ″、ｇｍB″の極大値及び極小値を有する領域を互いに一致させることができる。
【００４５】
また、前記第１の能動素子のトランス・コンダクタンスの二次導関数ｇｍA″の極大値領域と、前記第２の能動素子のトランス・コンダクタンスの二次導関数ｇｍB″の極小値領域とは、互いに反対する符号特性を有するようになる。なお、その逆も可能である。
【００４６】
したがって、両能動素子で発生するＩＭＤ３信号は打ち消しあい、これにより、ＩＰ３特性が改善され、線形化したトランス・コンダクタンスの二次導関数ｇｍ″が得られるようになる。
【００４７】
また、異なるゲート長のトランジスタを用いて、前記第１及び第２の能動素子の動作バイアス電圧を調節することにより、従来とは異なり、オフセット電圧Ｖoffなどの追加バイアス回路が不要になるので、微細なチューニングすることも無しに、安定的な線形化が可能であり、バイアス回路構成が容易であるばかりでなく、回路全体の面積を減らすという利点を有するようになる。
【００４８】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【産業上の利用可能性】
【００４９】
以上のように、本発明にかかる微分重畳回路は、各種無線通信システムに有用であり、特に、一般のＣＭＯＳ工程において製造される、異なるゲート長のトランジスタを用いる場合に適している。
【図面の簡単な説明】
【００５０】
【図１】従来の技術による微分重畳回路を示す回路図である。
【図２】従来の技術によるゲート−ソース間電圧に対するトランス・コンダクタンスの二次導関数のシミュレーション結果を示すグラフである。
【図３】他の従来の技術による微分重畳回路を示す回路図である。
【図４−ａ】他の従来の技術によるゲート−ソース間電圧に対するトランス・コンダクタンスの二次導関数のシミュレーション結果を示すグラフである。
【図４−ｂ】他の従来の技術によるゲート−ソース間電圧に対するトランス・コンダクタンスの二次導関数のシミュレーション結果を示すグラフである。
【図４−ｃ】他の従来の技術によるゲート−ソース間電圧に対するトランス・コンダクタンスの二次導関数のシミュレーション結果を示すグラフである。
【図５】本発明に係る微分重畳回路を示す回路図である。
【図６】本発明に係るゲート−ソース間電圧に対するトランス・コンダクタンスの二次導関数のシミュレーション結果を示すグラフである。
【符号の説明】
【００５１】
５００  微分重畳回路
５０１  第１の能動素子
５０２  第２の能動素子
５０３  第１の電源
５０４  第２の電源
５０５  第１のインピーダンス
５０６  第２のインピーダンス
５０７  第３のインピーダンス
ｇｍ″  トランス・コンダクタンスの二次導関数
【図１】
0004550014.tif 000002
【図２】
0004550014.tif 000003
【図３】
0004550014.tif 000004
【図４−ａ】
0004550014.tif 000005
【図４−ｂ】
0004550014.tif 000006
【図４−ｃ】
0004550014.tif 000007
【図５】
0004550014.tif 000008
【図６】
0004550014.tif 000009