(57)【特許請求の範囲】
【請求項１】
複数の入力クロックの１つを選択し、該選択した基準クロックを基準にして所定の周波数の出力クロックを生成して出力するクロック生成回路において、
前記出力クロックに応じた周波数の比較クロックが前記基準クロックと位相が合うように前記出力クロックを生成するＰＬＬ回路と、
対応する前記入力クロックを該入力クロックに対応した分周比で分周して出力する各基準分周回路と、
入力された切替信号に応じて、該各基準分周回路からのそれぞれの出力信号の１つを排他的に選択し前記基準クロックとして前記ＰＬＬ回路に出力する第１の選択回路と、
前記各入力クロックに対応した分周比で前記出力クロックを分周して出力する各比較分周回路と、
入力された前記切替信号に応じて、該各比較分周回路からのそれぞれの出力信号の１つを排他的に選択し前記比較クロックとして前記ＰＬＬ回路に出力する第２の選択回路と、
外部からの制御信号に応じて前記切替信号を生成して出力する切替信号発生回路と、
該切替信号発生回路から切替信号が出力されると所定のパルス信号を生成して前記第１及び第２の各選択回路からそれぞれ出力された信号に加算するパルス信号生成回路と、
を備えることを特徴とするクロック生成回路。
【請求項２】
前記各基準分周回路及び各比較分周回路は、第１及び第２の各選択回路に対して選択する信号の切り替えを指示する前記切替信号に同期して所定のリセット信号が入力され、カウント動作を停止して該カウント値を所定の初期値に戻すリセット動作を行い、前記切替信号発生回路は、該所定のリセット信号が入力されている間に、前記パルス信号生成回路が前記所定のパルス信号を生成して前記第１及び第２の各選択回路からそれぞれ出力された信号に加算するように、前記外部からの制御信号が入力されることを特徴とする請求項１記載のクロック生成回路。
【請求項３】
前記所定のパルス信号は、前記所定のリセット信号が入力されている時間未満のパルス幅を有するハイレベルの信号であることを特徴とする請求項２記載のクロック生成回路。
【請求項４】
前記各基準分周回路は、対応して入力された前記入力クロックごとに異なる分周比でそれぞれ分周することを特徴とする請求項１、２又は３記載のクロック生成回路。
【請求項５】
前記第１及び第２の各選択回路は、所定の前記切替信号が入力されてから所定時間経過後に、選択する信号の切り替えを行うことを特徴とする請求項１、２、３又は４記載のクロック生成回路。
【請求項６】
前記第１及び第２の各選択回路に対して選択する信号の切り替えを指示する前記外部の制御信号が入力されると共に、前記第１の選択回路が選択する信号に対応する前記入力クロックが入力され、前記所定時間は、該外部の制御信号が入力されてから該入力クロックの周波数が安定するまでに要する時間以上であることを特徴とする請求項５記載のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力クロックを切り替えて基準クロックとし、該基準クロック信号に基づいて所定の周波数のクロックを生成して出力する、ＰＬＬ（Phase Locked Loop）回路を有したクロック生成回路に関する。
【背景技術】
【０００２】
図４は、従来のクロック生成回路の例を示したブロック図であり（例えば、特許文献１参照。）、図５は、図４の各信号の波形例を示したタイミングチャートである。
図４のクロック生成回路１００において、第１入力基準クロック１０１、第２入力基準クロック１０２及び第３入力基準クロック１０３は、各分周回路１２１〜１２３に対応して入力され、各分周回路１２１〜１２３によって、同一周波数の基準分周クロック１０４〜１０６に変換され、クロック切替回路１２５にそれぞれ入力される。クロック切替回路１２５は、外部から入力されたクロック切替信号１０７に応じて、基準分周クロック１０４〜１０６の内から１つを排他的に選択し、基準分周信号１０８として出力する。
位相比較器１２６は、基準分周信号１０８と、電圧制御発振器１２７で生成された出力クロック１１０を分周回路１２４で分周した比較分周信号１１１との位相を比較し、該比較結果を電圧制御発振器１２７に出力する。電圧制御発振器１２７は、位相比較器１２６からの出力信号１０９に基づいて、出力クロック１１０の周波数を調整する。
【０００３】
次に、図５を参照しながら、クロック切替回路１２５によって、基準分周クロック１０４から基準分周クロック１０５に切り替えて出力する動作について説明する。
図５において、クロック切替信号１０７が時刻Ｔ０でローレベルからハイレベルに変化し、クロック切替回路１２５は、基準分周クロック１０４から基準分周クロック１０５に切り替えて基準分周クロック１０５を基準分周信号１０８として出力する。また、クロック切替信号１０７がハイレベルになると、リセットパルス発生器１２８は、出力クロック１１０に同期して、出力クロック１１０と同じパルス幅のリセットパルス１１２を生成して出力し、各分周回路１２１〜１２４をそれぞれリセットする。
【０００４】
クロック切替信号１０７がハイレベルになったときの基準分周クロック１０４と基準分周クロック１０５の信号レベルは共にハイレベルであるから、図５における切替有の比較分周信号１１１と基準分周信号１０８に示すように、共にリセットパルス１１２でハイレベルからローレベルにリセットされるので、立ち下がりの位相は一致している。更に、リセットパルス１１２がローレベルに戻り、リセットが解除されてから各分周回路１２１〜１２４はカウントを始めるため、リセット後の比較分周信号１１１と、基準分周信号１０８の立ち下がりの位相が一致しており、基準クロックの切り替えに伴う異常は発生しない。
【特許文献１】特開平７−１７０５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、基準分周クロック１０４と基準分周クロック１０５のデューティが異なっている場合や、基準分周クロック１０４と基準分周クロック１０５の周波数が異なっており、クロック切替信号１０７がハイレベルになったときに、基準分周信号１０８と比較分周信号１１１の信号レベルが異なっている場合は基準クロックの切り替えに伴って、出力クロック１１０に異常が発生するという問題があった。
異常が発生した場合を示したタイミングチャートを図６と図７に示す。
図６は、基準分周クロック１０４がハイレベルで、基準分周クロック１０５がローレベルのときに、クロック切替信号１０７がハイレベルになった場合を示している。
【０００６】
クロック切替信号１０７がハイレベルになる直前は、切替有の比較分周信号１１１と切替有の基準分周信号１０８は共にハイレベルである。時刻Ｔ０でクロック切替信号１０７がハイレベルになると、クロック切替回路１２５は、基準分周信号１０８として基準分周クロック１０５を出力するが、この時点では基準分周クロック１０５はローレベルであるため、切替有の基準分周信号１０８はローレベルになる。しかし、リセットパルス１１２がハイレベルになるまで切替有の比較分周信号１１１はハイレベルのままであることから、切替有の基準分周信号１０８と切替有の比較分周信号１１１の立ち下がりに位相差が生じる。このため、位相比較器１２６は出力クロック１１０の周波数が低いと判断し、電圧制御発振器１２７は出力クロック１１０の発振周波数が低くなるように制御を行う。この結果、リセットが解除された後の基準分周信号１０８と比較分周信号１１１の次の立ち下がりでも位相ズレが発生するという問題があった。
【０００７】
一方、図７は、基準分周クロック１０４と比較分周信号１１１のデューティが異なり、基準分周クロック１０４がハイレベルで比較分周信号１１１がローレベルのときにクロック切替信号１０７がハイレベルになった場合を示している。
クロック切替信号１０７がハイレベルになると、基準分周信号１０８は基準分周クロック１０４から基準分周クロック１０５に切り替わるため、時刻Ｔ０で基準分周信号１０８はローレベルになる。しかし、この時点では比較分周信号１１１はローレベルのままであることから、位相比較器１２６は出力クロック１１０の周波数が高いと判断し、電圧制御発振器１２７は、出力クロック１１０の発振周波数を高くするように制御する。この結果、リセットが解除された後の基準分周信号１０８と比較分周信号１１１の次の立ち下がりでも位相ズレが発生するという問題があった。
【０００８】
このような現象は、基準分周クロック１０４〜１０６の周波数が異なっている場合にも発生する。
更に、従来はクロック切替回路１２５に入力する基準分周クロックはすべて同一周波数にしていたため、複数の入力基準クロックの周波数はある程度限定されたものしか使用できないという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、クロック切り替え時において、現状の基準分周クロックと切り替わり先の基準分周クロックの信号レベルや、比較分周信号の信号レベルに関わらず、クロック切り替え時の異常を回避することができ、更に入力基準クロックに用いる周波数の制限を大幅に緩和することができる、ＰＬＬ回路を有したクロック生成回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係るクロック生成回路は、複数の入力クロックの１つを選択し、該選択した基準クロックを基準にして所定の周波数の出力クロックを生成して出力するクロック生成回路において、
前記出力クロックに応じた周波数の比較クロックが前記基準クロックと位相が合うように前記出力クロックを生成するＰＬＬ回路と、
対応する前記入力クロックを該入力クロックに対応した分周比で分周して出力する各基準分周回路と、
入力された切替信号に応じて、該各基準分周回路からのそれぞれの出力信号の１つを排他的に選択し前記基準クロックとして前記ＰＬＬ回路に出力する第１の選択回路と、
前記各入力クロックに対応した分周比で前記出力クロックを分周して出力する各比較分周回路と、
入力された前記切替信号に応じて、該各比較分周回路からのそれぞれの出力信号の１つを排他的に選択し前記比較クロックとして前記ＰＬＬ回路に出力する第２の選択回路と、
外部からの制御信号に応じて前記切替信号を生成して出力する切替信号発生回路と、
該切替信号発生回路から切替信号が出力されると所定のパルス信号を生成して前記第１及び第２の各選択回路からそれぞれ出力された信号に加算するパルス信号生成回路と、
を備えるものである。
【００１１】
具体的には、前記各基準分周回路及び各比較分周回路は、第１及び第２の各選択回路に対して選択する信号の切り替えを指示する前記切替信号に同期して所定のリセット信号が入力され、カウント動作を停止して該カウント値を所定の初期値に戻すリセット動作を行い、前記切替信号発生回路は、該所定のリセット信号が入力されている間に、前記パルス信号生成回路が前記所定のパルス信号を生成して前記第１及び第２の各選択回路からそれぞれ出力された信号に加算するように、前記外部からの制御信号が入力されるようにした。
【００１２】
この場合、前記所定のパルス信号は、前記所定のリセット信号が入力されている時間未満のパルス幅を有するハイレベルの信号である。
【００１３】
また、前記各基準分周回路は、対応して入力された前記入力クロックごとに異なる分周比でそれぞれ分周するようにした。
【００１４】
また、前記第１及び第２の各選択回路は、所定の前記切替信号が入力されてから所定時間経過後に、選択する信号の切り替えを行うようにした。
【００１５】
また、前記第１及び第２の各選択回路に対して選択する信号の切り替えを指示する前記外部の制御信号が入力されると共に、前記第１の選択回路が選択する信号に対応する前記入力クロックが入力され、前記所定時間は、該外部の制御信号が入力されてから該入力クロックの周波数が安定するまでに要する時間以上であるようにした。
【発明の効果】
【００１６】
本発明のクロック生成回路によれば、出力クロックを分周する比較分周回路を複数設け、切替信号が出力されると所定のパルス信号を生成して前記第１及び第２の各選択回路からそれぞれ出力された信号に加算して基準クロックの周波数と比較クロックの周波数が同一になるようにしたことから、入力クロック切り替え時の異常を回避することができると共に、従来のように基準クロックをすべて同一にする必要がなくなり、入力クロックの周波数に対する制限を大幅に緩和させることができる。
【００１７】
また、クロック切り替え直後に入力される所定のリセット信号によって、前記各基準分周回路及び各比較分周回路をそれぞれリセットすると共に、基準クロックと比較クロックの両方に位相の揃ったパルス信号を追加するようにしたことから、クロック切替直後でも出力クロックの変動を防止することができる。
更に、所定の前記切替信号が入力されてから所定時間経過後に、選択する信号の切り替えを行うようにしたことから、切り替わり先の入力クロックの発振は通常停止させておき、切替信号が出力されてから発振を開始させることができるので、消費電力の削減が可能となり、ＰＬＬ回路に安定したクロックの供給ができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるクロック生成回路の構成例を示した図である。
図１において、クロック生成回路１は、入力クロックＣＬＫ１及びＣＬＫ２を切り替えて基準クロックとし、該基準クロックに基づいて所定の周波数の出力クロックＦｏを生成して出力する。なお、本第１の実施の形態では、入力クロックが２つの場合の例にして説明するが、本発明は、これに限定するものではなく、入力クロックが複数ある場合に適用され、入力クロックの数に対応して基準分周回路と比較分周回路を設けることで対応することができる。
【００１９】
クロック生成回路１は、ＰＬＬ回路１１、切替信号発生回路１２、遅延回路１３、ＡＮＤ回路１４、第１の選択回路１５、第１の基準分周回路１６、第２の基準分周回路１７、第２の選択回路１８、第１の比較分周回路１９、第２の比較分周回路２０、及びＯＲ回路２１，２２で構成されている。なお、遅延回路１３、ＡＮＤ回路１４及びＯＲ回路２１，２２はパルス信号生成回路をなす。
ＰＬＬ回路１１は、入力された基準クロックＲと、入力された比較クロックＶとの信号レベルの立ち下がりの位相を検出して、出力クロックＦｏの周波数（位相）を調節する。
第１及び第２の各基準分周回路１６，１７は、対応して入力された入力クロックＣＬＫ１，ＣＬＫ２をそれぞれ分周し、基準分周クロックＣＬＫＮ１及びＣＬＫＮ２をそれぞれ生成する。なお、基準分周クロックＣＬＫＮ１とＣＬＫＮ２の周波数は異なっていてもよい。
【００２０】
第１の選択回路１５は、後述する切替信号発生回路１２から出力される切替信号Ａに基づいて、基準分周クロックＣＬＫＮ１及びＣＬＫＮ２のいずれか一方を排他的に選択し基準選択クロックＳＥＬ１として出力する。
第１及び第２の各分周回路１９，２０は、出力クロックＦｏをそれぞれ分周して比較分周クロックＦｏＭ１及びＦｏＭ２をそれぞれ生成し、第２の選択回路１８にそれぞれ出力する。
第２の選択回路１８は、後述する切替信号発生回路１２から出力される切替信号Ａに基づいて、比較分周クロックＦｏＭ１及びＦｏＭ２のいずれか一方を比較選択クロックＳＥＬ２として排他的に出力する。
【００２１】
第１の選択回路１５が、第１の基準分周回路１６の出力信号である基準分周クロックＣＬＫＮ１を選択して出力する場合、第２の選択回路１８は、第１の比較分周回路１９の出力信号である比較分周クロックＦｏＭ１を選択して出力する。また、第１の選択回路１５が、第２の基準分周回路１７の出力信号である基準分周クロックＣＬＫＮ２を出力する場合、第２の選択回路１８は、第２の比較分周回路２０の出力信号である比較分周クロックＦｏＭ２を選択して出力する。このように、常に第１の選択回路１５で選択された入力信号と、第２の選択回路１８で選択された入力信号は対応している。
また、第２の選択回路１８から出力された比較選択クロックＳＥＬ２の周波数が、第１の選択回路１５から出力された基準選択クロックＳＥＬ１の周波数と同一になるように、第１及び第２の各基準分周回路１６，１７と対応する第１及び第２の各比較分周回路１９，２０の分周比がそれぞれ設定されている。
【００２２】
切替信号発生回路１２は、外部の制御回路（図示せず）からの指令に応じて、切替信号Ａを生成し、第１及び第２の各選択回路１５，１８にそれぞれ出力する。更に、切替信号発生回路１２から出力された切替信号Ａは、ＡＮＤ回路１４の一方の入力端に入力されると共に、遅延回路１３を介してＡＮＤ回路１４の他方の入力端に入力されている。ＡＮＤ回路１４の出力端は、２つのＯＲ回路２１及び２２の各一方の入力端にそれぞれ接続され、ＯＲ回路２１の他方の入力端は第１の選択回路１５の出力端に接続され、ＯＲ回路２１の出力端はＰＬＬ回路１１の対応する入力端に接続されている。また、ＯＲ回路２２の他方の入力端は第２の選択回路１８の出力端に接続され、ＯＲ回路２２の出力端はＰＬＬ回路１１の対応する入力端に接続されている。
【００２３】
このような構成において、図２は、入力クロックを切り替えるときに、基準選択クロックＳＥＬ１と比較選択クロックＳＥＬ２の信号レベルが同じである場合を示したタイミングチャートの例であり、図２では、基準選択クロックＳＥＬ１と比較選択クロックＳＥＬ２が共にローレベルである場合を示している。
図２では、入力クロックＣＬＫ１の周波数は１２ＭＨｚであり、第１の基準分周回路１６の分周比は１／３７５で、分周された基準分周クロックＣＬＫＮ１の周波数は３２ｋＨｚである。また、入力クロックＣＬＫ２の周波数は１５.３６ＭＨｚであり、第２の基準分周回路１７の分周比は１／７５で、分周された基準分周クロックＣＬＫＮ２の周波数は２０４.８ｋＨｚである。
【００２４】
ＰＬＬ回路１１の出力クロックＦｏの周波数は１６.３８４ＭＨｚであり、第１の比較分周回路１９の分周比は１／５１２に設定されており、第１の比較分周回路１９から出力される比較分周クロックＦｏＭ１の周波数は３２ｋＨｚとなり、基準分周クロックＣＬＫＮ１と同じになっている。また、第２の比較分周回路２０の分周比は１／８０に設定されており、第２の比較分周回路２０から出力される比較分周クロックＦｏＭ２の周波数は２０４.８ｋＨｚとなり、基準分周クロックＣＬＫＮ２と同じになっている。入力クロックＣＬＫ１及びＣＬＫ２は、第１の選択回路１５で対応する基準分周クロックが選択されたときのみ入力され、その他のときは入力されていない。
【００２５】
切替信号Ａは、パルス幅Ｔｓのハイレベルのパルス信号であり、時刻Ｔ０でハイレベルとなり、時刻Ｔ１でローレベルに戻る。
ＡＮＤ回路１４には、切替信号Ａと、切替信号Ａを遅延回路１３で遅延した遅延信号Ｂが入力されており、ＡＮＤ回路１４の出力端からは、切替信号Ａの立ち下りに同期して、遅延時間Ｔｄと同じ時間幅のハイレベルのパルス信号Ｃが出力される。該パルス信号Ｃは、ＯＲ回路２１で基準選択クロックＳＥＬ１に加算されて基準クロックＲとしてＰＬＬ回路１１に入力されると共に、ＯＲ回路２２で比較選択クロックＳＥＬ２に加算され比較クロックＶとしてＰＬＬ回路１１に入力される。なお、遅延時間Ｔｄは２０ｎＳ程度の極めて短い時間に設定している。
【００２６】
第１及び第２の各基準分周回路１６，１７、並びに第１及び第２の各比較分周回路１９，２０をリセットするリセットパルスＲＳＴは、切替信号Ａの立ち下りに同期して入力される。第１及び第２の各基準分周回路１６，１７、並びに第１及び第２の各比較分周回路１９，２０は、リセットされると、それぞれカウント動作を停止すると共にカウント値を初期値に戻す。また、リセット時間Ｔｒは比較選択パルスＳＥＬ２と比較して十分短い時間に設定されている。リセットパルスＲＳＴが立ち上がる時刻Ｔ２から、第１及び第２の各基準分周回路１６，１７、並びに第１及び第２の各比較分周回路１９，２０はそれぞれカウントを始める。
外部の制御回路の指示に応じて、時刻Ｔ０で切替信号Ａがハイレベルになると同時に、次に選択される入力クロックＣＬＫ２が入力されて信号レベルが立ち上がる。切替信号Ａのパルス幅Ｔｓは、次に選択される入力クロックが入力されて信号レベルが立ち上がってから周波数が安定するまでの時間よりも長くなるように設定されている。
【００２７】
切替信号Ａのパルスが立ち下がる時刻Ｔ１以前では、第１の選択回路１５は基準分周クロックＣＬＫＮ１を選択し、第２の選択回路１８は比較分周クロックＦｏＭ１を選択していたとする。この場合、時刻Ｔ１で、第１の選択回路１５は基準分周クロックＣＬＫＮ２を選択し、第２の選択回路１８は比較分周クロックＦｏＭ２を選択する。時刻Ｔ１では、基準分周クロックＣＬＫＮ１はローレベルであり、切り替わった基準分周クロックＣＬＫＮ２もローレベルであるから、基準選択クロックＳＥＬ１の信号レベルはローレベルのままである。しかし、ＯＲ回路２１には、前記パルス信号Ｃが入力されているため、基準クロックＲはハイレベルになる。また、比較選択クロックＳＥＬ２も時刻Ｔ１の前後はローレベルであるが、ＯＲ回路２２にも前記パルス信号Ｃが入力されているため、比較クロックＶもハイレベルになる。
【００２８】
すなわち、クロック入力が切り替わった直後に、基準選択クロックＳＥＬ１と比較選択クロックＳＥＬ２に同じパルス信号Ｃがそれぞれ加算されているため、ＰＬＬ回路１１には位相の揃った基準クロックＲと比較クロックＶが入力され、出力クロックＦｏの周波数変動は発生しない。なお、出力クロックＦｏは時刻Ｔ３までは旧の基準分周クロックＣＬＫＮ１に同期していることから、時刻Ｔ３で僅かに位相のズレが生じるが、このズレは僅かであり、出力クロックＦｏを利用している外部回路に影響を与えることはない。
【００２９】
次に、図３は、入力クロック切り替わり時に、基準選択クロックＳＥＬ１と比較選択クロックＳＥＬ２の各信号レベルが異なる場合を示したタイミングチャートの例であり、図３では、基準選択クロックＳＥＬ１がハイレベルで比較選択クロックＳＥＬ２がローレベルである場合を示している。
図３において、時刻Ｔ１で、第１の選択回路１５から出力される基準選択クロックＳＥＬ１が基準分周クロックＣＬＫＮ１からＣＬＫＮ２に、第２の選択回路１８から出力される比較選択クロックＳＥＬ２が比較分周クロックＦｏＭ１からＦｏＭ２にそれぞれ切り替わる。また、時刻Ｔ１でローレベルのリセットパルスＲＳＴが出力されるため、すべての分周回路、すなわち第１及び第２の各基準分周回路１６，１７並びに第１及び第２の各比較分周回路１９，２０の各出力信号はそれぞれローレベルになり、切り替わり直後の基準選択クロックＳＥＬ１と比較選択クロックＳＥＬ２はそれぞれローレベルになる。
【００３０】
しかし、図２の説明で述べたように、パルス信号ＣがＡＮＤ回路１４から出力されるため、基準クロックＲはパルス信号Ｃが立ち下がるまでハイレベルを維持する。また、比較クロックＶには、パルス信号Ｃが重畳されるので、切り替わり直後の基準クロックＲと比較クロックＶの立ち下がりが一致する。このことから、図２の場合と同様、ＰＬＬ回路１１には位相の揃った基準クロックＲ及び比較クロックＶがそれぞれ入力され、出力クロックＦｏの周波数（位相）変動は発生しない。
【００３１】
このように、本第１の実施の形態におけるクロック生成回路は、入力クロックＣＬＫ１とＣＬＫ２との切り替わり直後に第１及び第２の各基準分周回路１６，１７と第１及び第２の各比較分周回路１９，２０をそれぞれリセットすると共に、基準選択クロックＳＥＬ１と比較選択クロックＳＥＬ２にパルス信号Ｃをそれぞれ加えてＰＬＬ回路１１に入力するようにしたため、ＰＬＬ回路１１には位相の揃った基準クロックＲと比較クロックＶが入力されることになり、出力クロックＦｏにおける周波数（位相）変動の発生をなくすことができる。この結果、従来のように、第１の選択回路１５に入力されるクロックの周波数を同一にして、位相をあわせる必要がなくなった。また、出力クロックＦｏを分周する比較分周回路を、基準分周回路とペアになるように設けたため、基準分周クロックの周波数を同一にする必要もなくなり、入力クロックの周波数に対する制限を大幅に緩和することができ、より使いやすくすることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態におけるクロック生成回路の構成例を示した図である。
【図２】図１のクロック生成回路１の動作例を示したタイミングチャートである。
【図３】図１のクロック生成回路１の他の動作例を示したタイミングチャートである。
【図４】従来のクロック生成回路の例を示したブロック図である。
【図５】図４の各信号の波形例を示したタイミングチャートである。
【図６】図４のクロック生成回路１００の問題点を示したタイミングチャートである。
【図７】図４のクロック生成回路１００の問題点を示したタイミングチャートである。
【符号の説明】
【００３３】
１  クロック生成回路
１１  ＰＬＬ回路
１２  切替信号発生回路
１３  遅延回路
１４  ＡＮＤ回路
１５  第１の選択回路
１６  第１の基準分周回路
１７  第２の基準分周回路
１８  第２の選択回路
１９  第１の比較分周回路
２０  第２の比較分周回路
２１，２２  ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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