(57)【特許請求の範囲】
【請求項１】
一方及び他方の二つの入力端子と演算結果を出力する出力端子とを有する演算器と、前記演算器の前記出力端子が接続された出力端と、当該ディジタルフィルタ装置の出力信号がフィードバック信号として入力されるフィードバック入力端と、前記演算器の前記一方の入力端子に供給するデータが入力されるデータ入力端と、前記フィードバック入力端と前記演算器の前記他方の入力端子間に接続されたディジタルフィルタと、ＦＩＲ係数データを前記ディジタルフィルタに入力するＦＩＲ係数データ入力端と、を有する複数個のフィルタモジュールと、
前記複数個のフィルタモジュールの各々の前記出力端にそれぞれ接続された複数の入力接点と、前記複数の入力接点のいずれかに択一的に接続される出力共通接点と、を有する出力選択スイッチと、
前記複数個のフィルタモジュールの各々の前記ＦＩＲ係数データ入力端にそれぞれ接続された複数の出力接点と、前記複数の出力接点のいずれかに択一的に接続されるＦＩＲ係数データ入力共通接点と、を有する係数選択スイッチと、
を備え、
前記出力選択スイッチの前記出力共通接点は、当該ディジタルフィルタ装置の出力端子に接続されると共に前記複数個のフィルタモジュールの前記フィードバック入力端に接続され、
前記出力選択スイッチが前記複数個のフィルタモジュールのうち一つのフィルタモジュールを選択したとき、前記係数選択スイッチは、前記選択された一つのフィルタモジュールとは異なる他のフィルタモジュールを選択して前記ＦＩＲ係数データ入力端に前記ＦＩＲ係数データ入力共通接点を接続するように前記出力選択スイッチに連動して切り換えられることを特徴とするディジタルフィルタ装置。
【請求項２】
一方及び他方の二つの入力端子と演算結果を出力する出力端子とを有する演算器と、前記演算器の前記出力端子が接続された出力端と、当該ディジタルフィルタ装置の出力信号がフィードバック信号として入力されるフィードバック入力端と、前記演算器の前記一方の入力端子に供給するデータが入力されるデータ入力端と、前記フィードバック入力端と前記演算器の前記他方の入力端子間に接続されたディジタルフィルタと、ＦＩＲ係数データを前記ディジタルフィルタに入力するＦＩＲ係数データ入力端と、を有する２個のフィルタモジュールと、
前記２個のフィルタモジュールの各々の前記出力端にそれぞれ接続された二つの入力接点と、前記二つの入力接点のいずれかに択一的に接続される出力共通接点と、を有する出力選択スイッチと、
前記２個のフィルタモジュールの各々の前記ＦＩＲ係数データ入力端にそれぞれ接続された二つの出力接点と、前記二つの出力接点のいずれかに択一的に接続されるＦＩＲ係数データ入力共通接点と、を有する係数選択スイッチと、
を備え、
前記出力選択スイッチの前記出力共通接点は、当該ディジタルフィルタ装置の出力端子に接続されると共に前記２個のフィルタモジュールの前記フィードバック入力端に接続され、
前記出力選択スイッチが前記２個のフィルタモジュールのうち一方のフィルタモジュールを選択したとき、前記係数選択スイッチは、前記選択された一方のフィルタモジュールとは異なる他方のフィルタモジュールを選択して前記ＦＩＲ係数データ入力端に前記ＦＩＲ係数データ入力共通接点を接続するように前記出力選択スイッチに連動して切り換えられることを特徴とするディジタルフィルタ装置。
【請求項３】
前記ディジタルフィルタは、ＦＩＲフィルタ、ＩＩＲフィルタまたはラティス形フィルタのうちのいずれかであることを特徴とする請求項１または請求項２のいずれかに記載のディジタルフィルタ装置。
【請求項４】
前記演算器は、加算器、或いは乗算器のいずれかであることを特徴とする請求項１〜請求項３のいずれか１項に記載のディジタルフィルタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のディジタルフィルタの出力信号を択一的に取り出して出力可能なバンク切り換え機能を有するディジタルフィルタ装置に関する。
【０００２】
【従来の技術】
例えば、通信システムに用いられるエコーキャンセラやゴーストキャンセラは、入力されるディジタル信号に対して、フィードバックループを有するディジタルフィルタ装置が搭載されている。
【０００３】
図３は、このような用途として用いられるディジタルフィルタ装置の構成を示すブロック図であり、同図に示すように、このディジタルフィルタ装置２１は、加算器２２と、該加算器２２の出力信号をフィードバックさせるためのフィードバックループ２４と、このフィードバックループ２４上に配置されるＦＩＲフィルタ２３と、加算器２２の前段、及びＦＩＲフィルタ２３の前段に配設される遅延用のラッチ２６，２７と、を具備しており、該ＦＩＲフィルタ２３の出力は、加算器２２に供給されるように構成されている。
【０００４】
また、周知のようにＦＩＲフィルタ２３には、各種の係数が設定されており、ＦＩＲフィルタ係数の信号線２５より供給される係数データに基づいて、係数を適宜変更することにより、周波数のカットオフ特性等のＦＩＲフィルタ２３の特性を所望する特性に変更することができる。ここで、エコーキャンセラやゴーストキャンセラとして用いられるＦＩＲフィルタ２３では、ＦＩＲの特性を種々変更する必要があり、この場合には、ＦＩＲフィルタ２３に設定されている係数をリアルタイムで書き換える操作が必要となる。
【０００５】
しかし、ＦＩＲフィルタ２３は、係数を書き換えた直後は正確な出力を得ることができず、該ＦＩＲフィルタ２３の全てのタップに新たなデータが入力された後（即ち、係数が書き換えられてから、ＦＩＲフィルタ２３のタップ数だけクロック信号が入力された後）、正常な出力となる。従って、ＦＩＲフィルタ２３の係数の書き換えが必要な場合には、ディジタルフィルタ装置２１を連続的に動作させることができない。
【０００６】
そこで、このような問題を解決するために、従来より、バンク切り換え機能を具備したディジタルフィルタ装置が提案され、実用に供されている。
【０００７】
図４は、従来におけるバンク切り換え機能を有するディジタルフィルタ装置３１の構成を示すブロック図であり、同図に示すように、このディジタルフィルタ装置３１は、加算器３２と、該加算器３２の出力信号をフィードバックさせるための２系統のフィードバックループ３４ａ，３４ｂと、を有している。更に、各フィードバックループ３４ａ，３４ｂ上には、ＦＩＲフィルタ３３ａ，３３ｂが配設され、該ＦＩＲフィルタ３３ａ，３３ｂの出力信号は、切り換え出力選択スイッチ３５を介して加算器３２にフィードバックされるように構成されている。
【０００８】
また、ＦＩＲフィルタ３３ａ，３３ｂの前段には、ラッチ３８ａ，３８ｂが配設され、加算器３２の入力側には、ラッチ３９，４０が配設されている。
【０００９】
更に、外部より供給されるＦＩＲ係数データを伝送するための信号線３６は、係数選択スイッチ３７を介してＦＩＲフィルタ３３ａ，３３ｂに接続されるようになっている。そして、外部より与えられる切り換え信号に同期させて、２つのスイッチ（出力選択スイッチ３５，係数選択スイッチ３７）を連動して切り換えれば、一方のＦＩＲフィルタの出力を選択しているときに、他方のＦＩＲフィルタの係数を書き換える操作を行うことができる。
【００１０】
このような構成により、ＦＩＲフィルタへの係数の書き込み作業を行い、且つ、ＦＩＲフィルタによる出力信号を連続的に得ることができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記した従来のディジタルフィルタ装置３１では、バンク切り換えを行うことにより連続したフィルタ出力を得ることができるものの、加算器３２と２つのＦＩＲフィルタ３３ａ，３３ｂ、及び２つのスイッチ（出力選択スイッチ３５、係数選択スイッチ３７）が必要となり構成部品の点数が多いという欠点がある。
【００１２】
また、各フィードバックループ３４ａ，３４ｂ上にラッチ３８ａ，３８ｂが設置され、且つ、加算器３２の前段にはラッチ４０が設置されるので、フィードバックループ上に合計２個のラッチが存在することになり、遅延時間が長くなるという問題があった。
【００１３】
この発明はこのような従来の課題を解決するためになされたものであり、その目的とするところは、部品点数を削減することができ、且つ、フィードバックループ上での遅延時間を短縮化することのできるディジタルフィルタ装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に記載のディジタルフィルタ装置の発明は、一方及び他方の二つの入力端子と演算結果を出力する出力端子とを有する演算器と、前記演算器の前記出力端子が接続された出力端と、当該ディジタルフィルタ装置の出力信号がフィードバック信号として入力されるフィードバック入力端と、前記演算器の前記一方の入力端子に供給するデータが入力されるデータ入力端と、前記フィードバック入力端と前記演算器の前記他方の入力端子間に接続されたディジタルフィルタと、ＦＩＲ係数データを前記ディジタルフィルタに入力するＦＩＲ係数データ入力端と、を有する複数個のフィルタモジュールと、前記複数個のフィルタモジュールの各々の前記出力端にそれぞれ接続された複数の入力接点と、前記複数の入力接点のいずれかに択一的に接続される出力共通接点と、を有する出力選択スイッチと、前記複数個のフィルタモジュールの各々の前記ＦＩＲ係数データ入力端にそれぞれ接続された複数の出力接点と、前記複数の出力接点のいずれかに択一的に接続されるＦＩＲ係数データ入力共通接点と、を有する係数選択スイッチと、を備え、前記出力選択スイッチの前記出力共通接点は、当該ディジタルフィルタ装置の出力端子に接続されると共に前記複数個のフィルタモジュールの前記フィードバック入力端に接続され、前記出力選択スイッチが前記複数個のフィルタモジュールのうち一つのフィルタモジュールを選択したとき、前記係数選択スイッチは、前記選択された一つのフィルタモジュールとは異なる他のフィルタモジュールを選択して前記ＦＩＲ係数データ入力端に前記ＦＩＲ係数データ入力共通接点を接続するように前記出力選択スイッチに連動して切り換えられることを特徴とする。
【００１５】
本願請求項２に記載のディジタルフィルタ装置の発明は、一方及び他方の二つの入力端子と演算結果を出力する出力端子とを有する演算器と、前記演算器の前記出力端子が接続された出力端と、当該ディジタルフィルタ装置の出力信号がフィードバック信号として入力されるフィードバック入力端と、前記演算器の前記一方の入力端子に供給するデータが入力されるデータ入力端と、前記フィードバック入力端と前記演算器の前記他方の入力端子間に接続されたディジタルフィルタと、ＦＩＲ係数データを前記ディジタルフィルタに入力するＦＩＲ係数データ入力端と、を有する２個のフィルタモジュールと、前記２個のフィルタモジュールの各々の前記出力端にそれぞれ接続された二つの入力接点と、前記二つの入力接点のいずれかに択一的に接続される出力共通接点と、を有する出力選択スイッチと、前記２個のフィルタモジュールの各々の前記ＦＩＲ係数データ入力端にそれぞれ接続された二つの出力接点と、前記二つの出力接点のいずれかに択一的に接続されるＦＩＲ係数データ入力共通接点と、を有する係数選択スイッチと、を備え、前記出力選択スイッチの前記出力共通接点は、当該ディジタルフィルタ装置の出力端子に接続されると共に前記２個のフィルタモジュールの前記フィードバック入力端に接続され、前記出力選択スイッチが前記２個のフィルタモジュールのうち一方のフィルタモジュールを選択したとき、前記係数選択スイッチは、前記選択された一方のフィルタモジュールとは異なる他方のフィルタモジュールを選択して前記ＦＩＲ係数データ入力端に前記ＦＩＲ係数データ入力共通接点を接続するように前記出力選択スイッチに連動して切り換えられることを特徴とする。
【００１６】
請求項３に記載の発明は、前記ディジタルフィルタは、ＦＩＲフィルタ、ＩＩＲフィルタまたはラティス形フィルタのうちのいずれかであることを特徴とする。請求項４に記載の発明は、前記演算器は、加算器、或いは乗算器のいずれかであることを特徴とする。
【００１７】
上述の如く構成された本発明では、演算器、ディジタルフィルタ、及びフィードバックループとで形成されるフィルタモジュールが複数個設置され、このうち、選択された一つのフィルタモジュールにより、入力信号がフィルタ処理されて出力される。また、選択された一つのフィルタモジュールとは異なるフィルタモジュールでは、ディジタルフィルタの係数を書き換える処理が行われる。従って、ディジタルフィルタの係数を適宜書き換えることができると共に、連続したフィルタ出力を得ることができる。
【００１８】
また、演算器、ディジタルフィルタ、及びフィードバックループがモジュール化されるので、部品点数を削減することができ、実装作業などの手間を軽減することができる。更に、フィードバックループ上ので遅延時間を短縮化することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明が適用されたディジタルフィルタ装置の一実施形態の構成を示すブロック図である。同図に示すように、このディジタルフィルタ装置１は、２個のフィルタモジュール４ａ，４ｂを具備しており、各フィルタモジュール４ａ，４ｂは、それぞれ、加算器２ａ，２ｂと、ＦＩＲフィルタ３ａ，３ｂと、加算器２ａ，２ｂの前段に配設されたラッチ９ａ，９ｂと、ＦＩＲフィルタ３ａ，３ｂの前段に配設されたラッチ１０ａ，１０ｂと、を具備している。更に、このディジタルフィルタ装置１は、出力選択スイッチ５と、係数選択スイッチ７を有している。
【００２０】
ラッチ９ａ，９ｂ，１０ａ，１０ｂは、Ｄフリップフロップで構成され、入力される信号を１クロック分遅延させる。なお、高速処理を要しない場合には、各ラッチ９ａ，９ｂ，１０ａ，１０ｂを設置しなくても良い。
【００２１】
各加算器２ａ，２ｂには、ラッチ９ａ，９ｂを介してそれぞれ入力データが供給されている。また、加算器２ａ，２ｂの出力は出力選択スイッチ５の接点５ａ，５ｂに接続され、この出力選択スイッチ５の共通接点５ｃは、３系統に分岐されている。このうち、１つ目の分岐線は、フィードバックループ６ａ、及びラッチ１０ａを介してＦＩＲフィルタ３ａに接続され、２つ目の分岐線は、フィードバックループ６ｂ、及びラッチ１０ｂを介してＦＩＲフィルタ３ｂに接続され、更に、３つ目の分岐線は当該ディジタルフィルタ装置１の出力線とされている。
【００２２】
また、各ＦＩＲフィルタ３ａ，３ｂは、それぞれ係数選択スイッチ７の接点７ａ，７ｂに接続され、該係数選択スイッチ７の共通接点７ｃには、ＦＩＲフィルタの係数データを伝送する信号線８が接続される。そして、この係数選択スイッチ７と、出力選択スイッチ５は、互いに連動して切り換え操作されるようになっており、出力選択スイッチ５により、一方のフィルタモジュール４ａの出力信号が選択されているときには、係数選択スイッチ７は、信号線８を他方のフィルタモジュール４ｂのＦＩＲフィルタ３ｂ側に接続するように動作する。
【００２３】
次に、上記のように構成されたディジタルフィルタ装置１の動作について説明する。互いに連動して動作する出力選択スイッチ５、及び係数選択スイッチ７に、切り換え信号が与えられ、接点５ａと５ｃ、接点７ｂと７ｃとが接続された状態とされた場合には、フィルタモジュール４ａが動作するので、加算器２ａに供給された入力データは、出力選択スイッチ５、フィードバックループ６ａ、ラッチ１０ａを介してＦＩＲフィルタ３ａに与えられ、更に、このＦＩＲフィルタ３ａの出力は加算器２ａにフィードバックされる。そして、出力選択スイッチ５の共通接点５ｃにて得られる信号が、当該ディジタルフィルタ装置１の出力信号とされる。
【００２４】
また、ＦＩＲ係数データは、信号線８及び係数選択スイッチ７を介してＦＩＲフィルタ３ｂに供給されるので、該ＦＩＲフィルタ３ｂでは、フィルタ係数の書き換え処理が行われる。この間、ＦＩＲフィルタ３ｂは、信号を出力しない。
【００２５】
次いで、切り換え信号により、出力選択スイッチ５、及び、係数選択スイッチ７の接続が切り換えられると、今度は接点５ｂと５ｃ、接点７ａと７ｃとが接続されることになり、入力データはフィルタモジュール４ｂ側のＦＩＲフィルタ３ｂによりフィルタ処理されて出力される。そして、この間、ＦＩＲフィルタ３ａの係数は、書き換え処理が行われる。
【００２６】
そして、このようなバンク切り換え操作を行うことにより、一方のＦＩＲフィルタを使用しているときには他方のＦＩＲフィルタの係数の書き換えを行うことができるので、常に連続したフィルタ出力を得ることができる。
【００２７】
また、加算器２（２ａ，２ｂ）と、ＦＩＲフィルタ３（３ａ，３ｂ）とにより、フィルタモジュール４（４ａ，４ｂ）が形成され、２つのフィルタモジュール４ａ，４ｂと互いに連動して動作する出力選択スイッチ５、及び係数選択スイッチ７とにより、ディジタルフィルタ装置１が構成されるので、従来と比較して部品点数を削減することができる。
【００２８】
即ち、従来技術の図４に示したディジタルフィルタ装置３１では、２つのＦＩＲフィルタ３３ａ，３３ｂ、及び加算器３２がそれぞれ別個のモジュールとして形成されるので、合計３つのモジュールが必要となるが、本実施形態に係るディジタルフィルタ装置１では、２つのフィルタモジュール４ａ，４ｂを必要とするのみであり、部品点数を削減することができる。これにより、モジュールを実装する際の作業の能率を向上させることができる。
【００２９】
また、モジュールの個数を減らすことにより、フィードバックループ６ａ，６ｂ上での遅延量（加算器２ａ，２ｂから出力された信号がフィードバックされ、再度加算器２ａ，２ｂに入力されるまでの遅延時間）を短縮化することができる。つまり、一般的に使用されるモジュールは、他のモジュールとの間のタイミングを補償するため、多くの場合には、信号の入力端にラッチ（Ｄ型フリップフロップ）が搭載される。このため、モジュール数が多くなると、その分フィードバックループ上での遅延量が大きくなり、反対に、モジュール数が少なくなると、その分フィードバックループ上での遅延量が小さくなる。本実施形態では、モジュール数の個数を減らすことにより、遅延時間を短縮することができる。
【００３０】
具体的には、図１のフィルタ装置１では、フィードバックループ６ａ，６ｂ上には１個のラッチ１０ａ，１０ｂのみが配置されており、これに対し、図４に示した従来のフィルタ装置３１では、フィードバックループ上に２個のラッチ３８ａ（または３８ｂ）、４０の２個のラッチが配置されるので、図１に示すフィルタ装置１では遅延時間を短くできる。なお、モジュールにラッチを使用しない構成のものについては、上記の効果（フィードバックループでの遅延時間を短縮する効果）は達成されない。
【００３１】
また、図４に示した従来のフィルタ装置３１では、出力選択スイッチ３５の後段に加算器３２が配置されるので、出力選択スイッチ３５を切り換えた後、加算器３２の処理による遅延が発生するのに対し、本実施形態では、図１に示すように、加算器２ａ，２ｂの後段に出力選択スイッチ５が設置されるので、該出力選択スイッチ５を切り換えた後に、加算器２ａ，２ｂの処理による遅延が発生しない。
【００３２】
また、本実施形態に係るディジタルフィルタ装置１では、加算器２（２ａ，２ｂ）と、ＦＩＲフィルタ３（３ａ，３ｂ）とがモジュール化されるので、図２に示すように、各フィルタモジュール４ａ，４ｂを分離し、それぞれ別個のディジタルフィルタ装置１１ａ，１１ｂとして使用することも可能となる。これは、ＦＩＲフィルタ３（３ａ，３ｂ）への係数の書き換え作業を行わないディジタルフィルタとして使用する場合等に有効である。
【００３３】
なお、上記した実施形態では、加算器２（２ａ，２ｂ）と、ＦＩＲフィルタ３（３ａ，３ｂ）とを具備したフィルタモジュール４（４ａ，４ｂ）を２個設置し、これらの出力を切り換えて使用する例について説明したが、本発明はこれに限定されるものではなく、３以上のフィルタモジュール４を設置し、バンク切り換えにより、３以上のフィルターモジュール４の出力信号を択一的に取り出すような構成とすることも可能である。
【００３４】
また、本実施形態では、ディジタルフィルタとしてＦＩＲフィルタ３（３ａ，３ｂ）を用いる例について説明したが、本発明はこれに限定されるものではなく、ＩＩＲフィルタやラティス形フィルタ等、他のディジタルフィルタを用いることも可能である。更に、本実施形態では、ＦＩＲフィルタ３（３ａ，３ｂ）の前段に配置される演算器として、加算器２（２ａ，２ｂ）を使用する例について記載したが、本発明はこれに限定されるものではなく、乗算器等、他の演算器を用いることも可能である。
【００３５】
【発明の効果】
以上説明したように、本発明に係るディジタルフィルタ装置によれば、演算器、ディジタルフィルタ、及びディジタルフィルタの出力を演算器にフィードバックするフィードバックループを具備したフィルタモジュールを複数個配置し、これらを接続してディジタルフィルタ装置を構成しているので、従来のディジタルフィルタ装置と比較して部品点数を削減することができる。その結果、部品を実装する際等にかかる手間を軽減することができる。
【００３６】
また、モジュール数を低減することができるので、フィードバックループでの遅延時間を短縮化することができる。更に、フィルタモジュールどうしを分離することにより、別個のフィルターモジュールとして使用することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るディジタルフィルタ装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係るディジタルフィルタ装置を構成する２つのフィルタモジュールを分離して構成した例を示す説明図である。
【図３】従来におけるディジタルフィルタ装置の構成を示すブロック図である。
【図４】従来における、バンク切り換え機能を有するディジタルフィルタ装置の構成を示すブロック図である。
【符号の説明】
１  ディジタルフィルタ装置
２（２ａ，２ｂ）  加算器（演算器）
３（３ａ，３ｂ）  ＦＩＲフィルタ（ディジタルフィルタ）
４（４ａ，４ｂ）  フィルタモジュール
５  出力選択スイッチ
６（６ａ，６ｂ）  フィードバックループ
７  係数選択スイッチ
８  信号線
９（９ａ，９ｂ）  ラッチ
１０（１０ａ，１０ｂ）  ラッチ
１１ａ，１１ｂ  ディジタルフィルタ装置
【図１】
0004593743.tif 000002
【図２】
0004593743.tif 000003
【図３】
0004593743.tif 000004
【図４】
0004593743.tif 000005