(57)【特許請求の範囲】
【請求項１】
ＳＯＩ構造のＳＯＩ層に形成され、第１及び第２の論理を採る第１の入力信号を受けるゲートと、前記第１の入力信号に基づく出力信号が出力される第１端と、第１の入力信号が前記第１及び第２の論理を採るのに対応して前記第１端との間がそれぞれオン／オフする第２端と、ボディ領域とを有する信号処理用ＭＩＳトランジスタと、
前記第１の入力信号が前記第２の論理から前記第１の論理へと遷移し、前記信号処理用ＭＩＳトランジスタがオンする第１の遷移と、前記第１の遷移によって前記第１の入力信号が採る前記第１の論理から、前記第１の入力信号が前記第２の論理へと遷移し、前記信号処理用ＭＩＳトランジスタがオフする第２の遷移との間において、前記信号処理用ＭＩＳトランジスタの前記ボディ領域をフローティング状態にする第１動作から、前記ボディ領域から少数キャリアを引き抜く第２動作へと動作が切り替わる、少数キャリア引き抜き手段とを備え、
前記少数キャリア引き抜き手段は、
第２の入力信号を入力し、これを遅延させて前記第１の入力信号を生成して前記信号処理用ＭＩＳトランジスタのゲートに出力する遅延手段と、
前記第２の入力信号の遷移に基づいて前記第１動作から前記第２動作への切り替えを行うスイッチング素子とを有し、
前記スイッチング素子は、
前記信号処理用ＭＩＳトランジスタの前記ボディ領域に接続された第１端と、
前記信号処理用ＭＩＳトランジスタの前記第２端に接続された第２端と、
前記第２の入力信号を入力する制御端とを含むスイッチングトランジスタを有する、
半導体装置。
【請求項２】
ＳＯＩ構造のＳＯＩ層に形成され、前記第１の入力信号を受けるゲートと、前記信号処理用ＭＩＳトランジスタの前記第１端に接続された他の第１端と、前記第１の入力信号が前記第２及び第１の論理を採るのに対応して前記他の第１端との間がそれぞれオン／オフする他の第２端と、他のボディ領域とを有する他の信号処理用ＭＩＳトランジスタと、
前記第１の入力信号が前記第１の論理から前記第２の論理へと遷移し、前記他の信号処理用ＭＩＳトランジスタがオンする前記第２の遷移と、前記第２の遷移によって前記第１の入力信号が採る前記第２の論理から前記第１の論理へと遷移し、前記他の信号処理用ＭＩＳトランジスタがオフする前記第１の遷移が行われる間において、前記他の信号処理用ＭＩＳトランジスタの前記ボディ領域をフローティング状態にする他の第１動作から、前記ボディ領域から少数キャリアを引き抜く他の第２動作へと動作が切り替わる、他の少数キャリア引き抜き手段とを更に備え、
前記他の少数キャリア引き抜き手段は、
前記少数キャリア引き抜き手段と共有され、前記第１の信号を前記他の信号処理用ＭＩＳトランジスタのゲートに出力する前記遅延手段と、
前記第２の入力信号の遷移に基づいて前記他の第１動作から前記他の第２動作への切り替えを行う他のスイッチング素子とを有し、
前記他のスイッチング素子は、
前記他の信号処理用ＭＩＳトランジスタの前記他のボディ領域に接続された第１端と、
前記他の信号処理用ＭＩＳトランジスタの前記他の第２端に接続された第２端と、
前記第２の入力信号を入力する制御端とを含む他のスイッチングトランジスタを有する、
請求項１記載の半導体装置。
【請求項３】
前記信号処理用ＭＩＳトランジスタ及び前記スイッチングトランジスタは同一導電形式であり、
前記遅延手段は、
前記第２の入力信号を入力し前記第１の入力信号を出力する１単位のインバータを含む、請求項１記載の半導体装置。
【請求項４】
前記信号処理用ＭＩＳトランジスタ及び前記スイッチングトランジスタは同一導電形式であり、
前記遅延手段は、
直列に接続された３個以上で奇数個のインバータを含み、
前記奇数個のインバータは、初段のインバータに前記第２の入力信号を入力し、最終段のインバータから前記第１の入力信号を出力する、請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＭＯＳトランジスタからなる回路構成を呈し、ＳＯＩ構造の半導体装置に関する。
【０００２】
【従来の技術】
図１１は従来のＳＯＩ構造のＮＭＯＳトランジスタの構造を示す断面図である。同図に示すように、半導体基板２１、シリコン酸化膜２２及びＳＯＩ層２３からなるＳＯＩ構造を呈しており、ＳＯＩ層２３にＮＭＯＳトランジスタが形成される。
【０００３】
すなわち、ＳＯＩ層２３にＮ型のソース領域２４及びＮ型のドレイン領域２５が選択的に形成され、ソース領域２４，ドレイン領域２５間のＳＯＩ層２３の領域がＰ型のボディ領域２６となり、チャネル領域となるボディ領域２６の表面上にゲート酸化膜２７が形成され、ゲート酸化膜２７上にゲート電極２８が形成される。
【０００４】
このようなＳＯＩ構造のＮＭＯＳトランジスタは、ボディ領域２６をフローティングにすると寄生バイポーラ動作により電流駆動能力が増加する。以下、その理由を説明する。
【０００５】
図１１に示すように、インパクトイオン化により電子、正孔（ホール）対が生成される。この際、ＮＭＯＳトランジスタでは多数キャリアである電子はドレインに引き抜かれ少数キャリアであるホールはボディ領域２６に取り残されるため、ボディ領域２６のポテンシャルが上昇する。その結果、図１２に示す閾値電圧特性を有するＮＭＯＳトランジスタの閾値電圧が低下するため、ＮＭＯＳトランジスタの電流駆動能力が向上する。
【０００６】
同様なことは、ＰＭＯＳトランジスタでも起こる。すなわち、インパクトイオン化により電子，正孔対が生成される際、ＰＭＯＳトランジスタでは多数キャリアであるホールはドレインに引き抜かれ少数キャリアである電子はボディ領域に取り残されるため、ボディ領域のポテンシャルが下降する。その結果、図１２に示す閾値電圧特性を有するＰＭＯＳトランジスタの閾値電圧の絶対値が低下するため、ＰＭＯＳトランジスタの電流駆動能力が向上する。
【０００７】
このように、ＳＯＩ構造のＭＯＳトランジスタではボディ領域をフローティングにすると電流駆動能力が向上するという長所がある。
【０００８】
しかしながら、ＳＯＩ構造のＭＯＳトランジスタではボディ領域をフローティングにするとソフトエラー影響を受けやすくなるという短所も有している。例えば、α線等のボディ領域への入射によってボディ領域に電子，正孔対が大量に発生した場合、ＮＭＯＳトランジスタではホールがボディ領域２６に大量に蓄積されることになる。このようなホールの大量蓄積状態のＮＭＯＳトランジスタはオン状態時には問題はないが、オフ状態ではリーク電流を引き起こし回路動作を不安定にしてしまう。
【０００９】
【発明が解決しようとする課題】
このように、ＳＯＩ構造のＭＯＳトランジスタのボディ領域をフローティングにすることには一長一短があり、ＭＯＳトランジスタのボディ領域を常にフローティング状態にすることは、オフ状態時にリーク電流を引き起こしてしまうという問題点があった。
【００１０】
この発明は上記問題点を解決するためになされたもので、リーク電流を流すことなく電流駆動能力の向上が図られた、ＳＯＩ構造のＭＩＳトランジスタを有する半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明にかかる請求項１記載の半導体装置は、ＳＯＩ構造のＳＯＩ層に形成され、第１及び第２の論理を採る第１の入力信号を受けるゲートと、前記第１の入力信号に基づく出力信号が出力される第１端と、第１の入力信号が前記第１及び第２の論理を採るのに対応して前記第１端との間がそれぞれオン／オフする第２端と、ボディ領域とを有する信号処理用ＭＩＳトランジスタと、前記第１の入力信号が前記第２の論理から前記第１の論理へと遷移し、前記信号処理用ＭＩＳトランジスタがオンする第１の遷移と、前記第１の遷移によって前記第１の入力信号が採る前記第１の論理から、前記第１の入力信号が前記第２の論理へと遷移し、前記信号処理用ＭＩＳトランジスタがオフする第２の遷移との間において、前記信号処理用ＭＩＳトランジスタの前記ボディ領域をフローティング状態にする第１動作から、前記ボディ領域から少数キャリアを引き抜く第２動作へと動作が切り替わる、少数キャリア引き抜き手段とを備え、前記少数キャリア引き抜き手段は、第２の入力信号を入力し、これを遅延させて前記第１の入力信号を生成して前記信号処理用ＭＩＳトランジスタのゲートに出力する遅延手段と、前記第２の入力信号の遷移に基づいて前記第１動作から前記第２動作への切り替えを行うスイッチング素子とを有し、前記スイッチング素子は、前記信号処理用ＭＩＳトランジスタの前記ボディ領域に接続された第１端と、前記信号処理用ＭＩＳトランジスタの前記第２端に接続された第２端と、前記第２の入力信号を入力する制御端とを含むスイッチングトランジスタを有している。
【００１４】
請求項２記載の半導体装置は、ＳＯＩ構造のＳＯＩ層に形成され、前記第１の入力信号を受けるゲートと、前記信号処理用ＭＩＳトランジスタの前記第１端に接続された他の第１端と、前記第１の入力信号が前記第２及び第１の論理を採るのに対応して前記他の第１端との間がそれぞれオン／オフする他の第２端と、他のボディ領域とを有する他の信号処理用ＭＩＳトランジスタと、前記第１の入力信号が前記第１の論理から前記第２の論理へと遷移し、前記他の信号処理用ＭＩＳトランジスタがオンする前記第２の遷移と、前記第２の遷移によって前記第１の入力信号が採る前記第２の論理から前記第１の論理へと遷移し、前記他の信号処理用ＭＩＳトランジスタがオフする前記第１の遷移が行われる間において、前記他の信号処理用ＭＩＳトランジスタの前記ボディ領域をフローティング状態にする他の第１動作から、前記ボディ領域から少数キャリアを引き抜く他の第２動作へと動作が切り替わる、他の少数キャリア引き抜き手段とを更に備え、前記他の少数キャリア引き抜き手段は、前記少数キャリア引き抜き手段と共有され、前記第１の信号を前記他の信号処理用ＭＩＳトランジスタのゲートに出力する前記遅延手段と、前記第２の入力信号の遷移に基づいて前記他の第１動作から前記他の第２動作への切り替えを行う他のスイッチング素子とを有し、前記他のスイッチング素子は、前記他の信号処理用ＭＩＳトランジスタの前記他のボディ領域に接続された第１端と、前記他の信号処理用ＭＩＳトランジスタの前記他の第２端に接続された第２端と、前記第２の入力信号を入力する制御端とを含む他のスイッチングトランジスタを有している。
【００１５】
請求項３記載の半導体装置において、前記信号処理用ＭＩＳトランジスタ及び前記スイッチングトランジスタは同一導電形式であり、前記遅延手段は、前記第２の入力信号を入力し前記第１の入力信号を出力する１単位のインバータを含んでいる。
【００１６】
請求項４記載の半導体装置において、前記信号処理用ＭＩＳトランジスタ及び前記スイッチングトランジスタは同一導電形式であり、前記遅延手段は、直列に接続された３個以上で奇数個のインバータを含み、前記奇数個のインバータは、初段のインバータに前記第２の入力信号を入力し、最終段のインバータから前記第１の入力信号を出力している。
【００１７】
【発明の実施の形態】
＜発明の原理＞
リーク電流が問題となるＳＯＩ構造のＭＯＳトランジスタのオフ状態時はボディ領域をフローティング状態ではなく、少数キャリアが引き抜き可能な電位に固定し、オン状態時にボディ領域をフローティングにするのが理想的であると考察される。
【００１８】
以上の考察結果に基づき考えられた半導体装置の回路構成を図９に示す。同図に示すように、電源，接地レベル間に直列に設けられたＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２よりなるＣＭＯＳインバータ１０は、入力端Ｎ２１（Ｑ１１，Ｑ１２のゲート）に入力信号ＩＮ１０を受け、出力端Ｎ２２（Ｑ１１，Ｑ１２のドレイン）から出力信号ＯＵＴ１０を出力する。
【００１９】
そして、上記構成のＣＭＯＳインバータ１０のＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２それぞれのボディ領域の固定電位設定・フローティング設定制御を行うためのＮＭＯＳトランジスタＱ１３及びＰＭＯＳトランジスタＱ１４を新たに設ける。
【００２０】
ＮＭＯＳトランジスタＱ１３のソースが接地され、ゲートが出力端Ｎ２２に接続され、ドレインがＮＭＯＳトランジスタＱ１２のボディ領域に接続される。一方、ＰＭＯＳトランジスタＱ１４のソースは電源に接続され、ゲートが出力端Ｎ２２に接続され、ドレインがＰＭＯＳトランジスタＱ１１のボディ領域に接続される。したがって、ＰＭＯＳトランジスタＱ１４のドレイン電位が、ＰＭＯＳトランジスタＱ１１のボディ領域の電位であるボディ電位Ｖ１１となり、ＮＭＯＳトランジスタＱ１３のドレイン電位がＮＭＯＳトランジスタＱ１２のボディ領域の電位であるボディ電位Ｖ１２となる。
【００２１】
なお、ＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２は、ＳＯＩ層内で絶縁分離されたＮ型及びＰ型の半導体形成領域に図１１に示すような構造でそれぞれ形成される。
【００２２】
図１０は図９で示した回路の動作を示すタイミング図である。同図に示すように、入力信号ＩＮ１０が所定の周波数で“Ｈ”（電源電圧），“Ｌ”（接地レベル）で発振すると、出力信号ＯＵＴ１０も上記所定の周波数で入力信号ＩＮ１０と逆の論理で発振する。
【００２３】
ＰＭＯＳトランジスタＱ１４は出力信号ＯＵＴ１０に基づきオン，オフするため、ＰＭＯＳトランジスタＱ１１のボディ電位Ｖ１１は、入力信号ＩＮ１０が“Ｈ”（出力信号ＯＵＴ１０が“Ｌ”）のとき“Ｈ”となり、入力信号ＩＮ１０が“Ｌ”（出力信号ＯＵＴ１０が“Ｈ”）のときフローティング状態となる。
【００２４】
したがって、ＰＭＯＳトランジスタＱ１１のオフ状態時はボディ領域は電源電位に電位が固定されているためソフトエラーの影響は受けず、オン状態時はフローティング状態に設定されており、前述したように閾値電圧の絶対値が低下するため電流駆動能力が向上する。
【００２５】
ＮＭＯＳトランジスタＱ１３は出力信号ＯＵＴ１０に基づきオン，オフするため、ＮＭＯＳトランジスタＱ１２のボディ電位Ｖ１２は、入力信号ＩＮ１０が“Ｈ”（出力信号ＯＵＴ１０が“Ｌ”）のときフローティング状態となり、入力信号ＩＮ１０が“Ｌ”（出力信号ＯＵＴ１０が“Ｈ”）のとき“Ｌ”となる。
【００２６】
したがって、ＮＭＯＳトランジスタＱ１２のオフ状態時はボディ領域は接地レベルに電位が固定されているためソフトエラーの影響は受けず、オン状態時はフローティング状態に設定されており、前述したように閾値電圧が低下しており電流駆動能力が向上する。
【００２７】
このように、図９で示した回路構成は、従来の問題点を解決策として有効である。しかしながら、図９で示した回路構成でも以下に示す問題点を内包している。
【００２８】
図９で示した回路において、ＮＭＯＳトランジスタＱ１２のオン状態時にはボディ電位Ｖ１２がフローティング状態であり、ボディ領域にはホールが蓄積されため、ＮＭＯＳトランジスタＱ１２の閾値電圧が低下している。このため、入力信号ＩＮ１０が“Ｈ”から“Ｌ”に変化する“Ｌ”立ち下がり時のＮＭＯＳトランジスタＱ１２にはリーク電流が流れてしまう。このリーク電流は、入力信号ＩＮ１０が“Ｌ”、出力信号ＯＵＴ１０が“Ｈ”になり、ボディ電位Ｖ１２が“Ｌ”になった後に、ＮＭＯＳトランジスタＱ１２のボディ領域に蓄積されたホールが十分に接地レベルに引き抜かれるまで流れ続ける。
【００２９】
同様なことがＰＭＯＳトランジスタＱ１１にも起こる。すなわち、図９で示した回路において、ＰＭＯＳトランジスタＱ１１のオン状態時にはボディ電位Ｖ１１がフローティング状態であるため、ボディ領域には電子が蓄積されているため、ＰＭＯＳトランジスタＱ１１の閾値電圧の絶対値が低下している。このため、入力信号ＩＮ１０が“Ｌ”から“Ｈ”に変化する“Ｈ”立ち上がり時のＰＭＯＳトランジスタＱ１１にはリーク電流が流れてしまう。このリーク電流は、入力信号ＩＮ１０が“Ｈ”、出力信号ＯＵＴ１０が“Ｌ”になり、ボディ電位Ｖ１１が“Ｈ”になった後に、ＰＭＯＳトランジスタＱ１１の電子が十分に電源に引き抜かれるまで流れ続ける。
【００３０】
このように、図９で示した回路においても、ＣＭＯＳインバータ１０を構成するＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１３それぞれ“Ｈ”立ち上がり時及び“Ｌ”立ち下がり時におけるターンオフ動作を速やかに行うことができず、ＣＭＯＳインバータ１０の応答性が悪くなるという問題点がある。
【００３１】
以下に述べる実施の形態は、ソフトエラーの影響を受けることなく電流駆動能力の向上を図り、さらに回路の応答性の向上も図っている。
【００３２】
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体装置における回路構成を示す回路図である。同図に示すように、電源，接地レベル間に直列に設けられたＰＭＯＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２よりなる信号処理用のＣＭＯＳインバータ２は、入力端Ｎ１（Ｑ１，Ｑ２のゲート）に入力信号ＩＮ２を受け、出力端Ｎ２（Ｑ１，Ｑ２のドレイン）から出力信号ＯＵＴ１を出力する。なお、入力端Ｎ１０を介して入力信号ＩＮ１を受けるインバータ１の出力が入力信号ＩＮ２となる。
【００３３】
上記構成のＣＭＯＳインバータ２のＮＭＯＳトランジスタＱ２のボディ領域の固定電位設定・フローティング設定制御を行うためのＮＭＯＳトランジスタＱ３が設けられる。
【００３４】
ＮＭＯＳトランジスタＱ３のソースが接地され、ゲートが入力端Ｎ１０に接続され、ドレインがＮＭＯＳトランジスタＱ２のボディ領域に接続される。したがって、ＮＭＯＳトランジスタＱ３のドレイン電位がＮＭＯＳトランジスタＱ２のボディ領域の電位であるボディ電位Ｖ２となる。
【００３５】
ここで、インバータ１の入出力時間である入力信号ＩＮ１，ＩＮ２の信号伝播遅延時間はΔＴ１、ＣＭＯＳインバータ２の入出力間である入力信号ＩＮ２、出力信号ＯＵＴ１間の信号伝播遅延時間はΔＴ２にそれぞれ設定されている。信号伝播遅延時間ΔＴ１は、ＮＭＯＳトランジスタＱ２のボディ領域のフローティング状態時にボディ領域に蓄積されたホールがＮＭＯＳトランジスタＱ３によって接地レベルに引き抜かれ、ＮＭＯＳトランジスタＱ２の閾値電圧がオフ定常状態時のレベルに十分回復できるのに必要な長さ、つまり閾値電圧回復時間以上に設定される。
【００３６】
なお、上記構成において、少なくともＭＯＳトランジスタＱ１，Ｑ２はＳＯＩ構造のＭＯＳトランジスタであり、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２は、ＳＯＩ層内で互いに絶縁分離されたＮ型及びＰ型の半導体形成領域に図１１に示すような構造でそれぞれ形成される。
【００３７】
図２は実施の形態１の半導体装置における図１で示した回路の回路動作を示すタイミング図である。同図に示すように、入力信号ＩＮ１が所定の周波数で“Ｈ”，“Ｌ”で発振すると、インバータ１の信号伝播遅延時間ΔＴ１遅れて、入力信号ＩＮ２が入力信号ＩＮ１と逆の論理で発振する。この入力信号ＩＮ２から信号伝播遅延時間ΔＴ２遅れて、出力信号ＯＵＴ１が入力信号ＩＮ２の逆の論理で発振する。
【００３８】
ＮＭＯＳトランジスタＱ３は、入力信号ＩＮ１の“Ｈ”／“Ｌ”に基づきオン／オフしており、ＮＭＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号ＩＮ１が“Ｌ”のときフローティング状態となり、入力信号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
【００３９】
したがって、信号伝播遅延時間ΔＴ１を上記閾値電圧回復時間以上で入力信号ＩＮ１の発振周期より十分小さくなるように設定する（例えば発振周期の１／１０程度に設定する）ことにより、ＮＭＯＳトランジスタＱ２のオフ状態時の大部分の期間においてボディ領域は電位固定されているためソフトエラーの影響は受けず、オン状態時の大部分の期間においてボディ領域はフローティング状態に設定されているため、閾値電圧が低下しており電流駆動能力が向上する。
【００４０】
加えて、入力信号ＩＮ２より時間ΔＴ１分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＮＭＯＳトランジスタＱ３はオン，オフしており、入力信号ＩＮ２が“Ｈ”から“Ｌ”に変化する“Ｌ”立ち下がり時点ｔ１より時間ΔＴ１前に、ＮＭＯＳトランジスタＱ２のボディ領域の接地レベルの電位固定は既に開始されているため、入力信号ＩＮ２の“Ｌ”立ち下がり時までにホールが接地レベルに引き抜かれることにより、入力信号ＩＮ２の“Ｌ”立ち下がり時にはＮＭＯＳトランジスタＱ２の閾値電圧はオフ定常状態にまで十分回復されている。
【００４１】
その結果、ＮＭＯＳトランジスタＱ２のターンオフ時にリーク電流が流れることはないため、ＮＭＯＳトランジスタＱ２のターンオフ動作を速やかに行うことができる。
【００４２】
このように、実施の形態１の半導体装置は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝達が早く行われる入力信号ＩＮ１に基づきオン，オフするＮＭＯＳトランジスタＱ３をＮＭＯＳトランジスタＱ２のボディ領域の電位制御用に設け、ＣＭＯＳインバータ２を構成するＮＭＯＳトランジスタＱ２のターンオフ動作の向上を図ることにより、ＣＭＯＳインバータ２の応答性を良好なものに改善することができる。
【００４３】
＜実施の形態２＞
図３はこの発明の実施の形態２である半導体装置における回路構成を示す回路図である。同図に示すように、実施の形態１と同構成のＣＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ３を受け、出力端Ｎ２から出力信号ＯＵＴ２を出力する。なお、入力端Ｎ１０を介して入力信号ＩＮ１を受ける３段直列接続のインバータ１１〜１３の出力が入力信号ＩＮ３となる。そして、実施の形態１と同様に、ＮＭＯＳトランジスタＱ２のボディ領域の電位制御用に、ゲートが入力端Ｎ１０に接続されるＮＭＯＳトランジスタＱ３が設けられる。
【００４４】
ここで、３段直列接続のインバータ１１〜１３の入出力間の信号伝播遅延時間はΔＴ３、ＣＭＯＳインバータ２の入出力間の信号伝播遅延時間はΔＴ２にそれぞれ設定されている。信号伝播遅延時間ΔＴ３は実施の形態１同様の閾値電圧回復時間以上の時間に設定される。
【００４５】
図４は実施の形態２の半導体装置における図３で示した回路の動作を示すタイミング図である。同図に示すように、入力信号ＩＮ１が所定の周波数で発振すると、インバータ１の信号伝播遅延時間ΔＴ３遅れて、入力信号ＩＮ３が入力信号ＩＮ１と逆の論理で発振する。この入力信号ＩＮ３から信号伝播遅延時間ΔＴ２遅れて、出力信号ＯＵＴ２が入力信号ＩＮ３の逆の論理で発振する。
【００４６】
ＮＭＯＳトランジスタＱ３は入力信号ＩＮ１の“Ｈ”／“Ｌ”に基づきオン／オフしており、ＮＭＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号ＩＮ１が“Ｌ”のときフローティング状態となり、入力信号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
【００４７】
したがって、実施の形態１同様、信号伝播遅延時間ΔＴ３を上記閾値電圧回復時間以上で入力信号ＩＮ１の発振周期より十分小さくなるように設定することにより、ＮＭＯＳトランジスタＱ２のオフ状態時の大部分の期間においてボディ領域は接地レベルに電位固定されているためソフトエラーの影響は受けず、オン状態時の大部分の期間においてボディ領域はフローティング状態に設定されているため、閾値電圧が低下しており電流駆動能力が向上する。
【００４８】
加えて、入力信号ＩＮ３より時間ΔＴ３分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＮＭＯＳトランジスタＱ３はオン，オフしており、入力信号ＩＮ３の“Ｌ”立ち下がり時点ｔ３より時間ΔＴ３前に、ＮＭＯＳトランジスタＱ２のボディ領域の電位固定は開始されているため、入力信号ＩＮ３の“Ｌ”立ち下がり時までにホールが接地レベルに引き抜かれることにより、入力信号ＩＮ３の“Ｌ”立ち下がり時にはＮＭＯＳトランジスタＱ２の閾値電圧はオフ定常状態にまで十分回復されている。
【００４９】
この際、３個のインバータ１１〜１３の信号伝播遅延時間の総計が遅延時間ΔＴ３となるため、実施の形態１の遅延時間ΔＴ１より大きく設定することが簡単にでき上記閾値電圧回復時間以上の遅延時間ΔＴ３を容易に設定することができる。
【００５０】
その結果、ＮＭＯＳトランジスタＱ２のターンオフ時にリーク電流が流れることは全くなくなるため、ＮＭＯＳトランジスタＱ２のターンオフ動作を速やかに行うことができる。
【００５１】
このように、実施の形態２の半導体装置は、ＣＭＯＳインバータ２の入力信号ＩＮ３より情報伝達が早く行われる入力信号ＩＮ１に基づきオン，オフするＮＭＯＳトランジスタＱ３をＮＭＯＳトランジスタＱ２のボディ領域の電位制御用に設け、ＣＭＯＳインバータ２を構成するＮＭＯＳトランジスタＱ２のターンオフ動作の向上を確実に図ることにより、ＣＭＯＳインバータ２の応答性をより良好なものに改善することができる。
【００５２】
＜実施の形態３＞
図５はこの発明の実施の形態３である半導体装置における回路構成を示す回路図である。同図に示すように、実施の形態１と同構成のＣＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ２を受け、出力端Ｎ２から出力信号ＯＵＴ２を出力する。なお、入力端Ｎ１０を介して入力信号ＩＮ１を受けるインバータ１の出力が入力信号ＩＮ２となる。
【００５３】
上記構成のＣＭＯＳインバータ２のＰＭＯＳトランジスタＱ１のボディ領域の固定電位設定・フローティング設定制御を行うためのＰＭＯＳトランジスタＱ４が設けられる。
【００５４】
ＰＭＯＳトランジスタＱ４のソースは電源に接続され、ゲートが入力端Ｎ１０に接続され、ドレインがＰＭＯＳトランジスタＱ１のボディ領域に接続される。したがって、ＰＭＯＳトランジスタＱ４のドレイン電位が、ＰＭＯＳトランジスタＱ１のボディ領域の電位であるボディ電位Ｖ１となる。
【００５５】
ここで、インバータ１の入出力間の信号伝播遅延時間はΔＴ１、ＣＭＯＳインバータ２の入出力間の信号伝播遅延時間はΔＴ２にそれぞれ設定されている。信号伝播遅延時間ΔＴ１は、実施の形態１同様に閾値電圧回復時間以上に設定される。
【００５６】
図６は実施の形態３の半導体装置における図５で示した回路の動作を示すタイミング図である。同図に示すように、入力信号ＩＮ１が所定の周波数で発振すると、インバータ１の信号伝播遅延時間ΔＴ１遅れて、入力信号ＩＮ２が入力信号ＩＮ１と逆の論理で発振する。この入力信号ＩＮ２から信号伝播遅延時間ΔＴ２遅れて、出力信号ＯＵＴ２が入力信号ＩＮ２の逆の論理で発振する。
【００５７】
ＰＭＯＳトランジスタＱ４は入力信号ＩＮ１の“Ｌ”／“Ｈ”に基づきオン／オフしており、ＰＭＯＳトランジスタＱ１のボディ電位Ｖ１は、入力信号ＩＮ１が“Ｌ”のとき“Ｈ”となり、入力信号ＩＮ１が“Ｈ”のときフローティング状態となる。
【００５８】
したがって、実施の形態１同様、信号伝播遅延時間ΔＴ１を上記閾値電圧回復時間以上で入力信号ＩＮ１の発振周期より十分小さくなるように設定することにより、ＰＭＯＳトランジスタＱ１１のオフ状態時の大部分の期間においてボディ領域は電位固定されているため、ソフトエラーの影響は受けず、オン状態時の大部分の期間においてはボディ領域フローティング状態に設定されているため、閾値電圧の絶対値が低下しており電流駆動能力が向上する。
【００５９】
加えて、入力信号ＩＮ２より時間ΔＴ１分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＰＭＯＳトランジスタＱ４はオン，オフしており、入力信号ＩＮ２が“Ｌ”から“Ｈ”に変化する“Ｈ”立ち上がり時点ｔ２より時間ΔＴ１前に、ＰＭＯＳトランジスタＱ１のボディ領域の電源電位固定は既に開始されているため、入力信号ＩＮ２の“Ｈ”立ち上がり時までに電子が電源に引き抜かれることにより、入力信号ＩＮ２の“Ｈ”立ち上がり時には閾値電圧の絶対値はＰＭＯＳトランジスタＱ１のオフ定常状態にまで十分回復されている。
【００６０】
その結果、ＰＭＯＳトランジスタＱ１のターンオフ時にリーク電流が流れることはないため、ＰＭＯＳトランジスタＱ１のターンオフ動作をリーク電流を流すことなく速やかに行うことができる。
【００６１】
このように、実施の形態３の半導体装置は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝達が早く行われる入力信号ＩＮ１に基づきオン，オフするＰＭＯＳトランジスタＱ４をＰＭＯＳトランジスタＱ１のボディ領域の電位制御用に設け、ＣＭＯＳインバータ２を構成するＰＭＯＳトランジスタＱ１のターンオフ動作の向上を図ることにより、ＣＭＯＳインバータ２の応答性を良好なものに改善することができる。
【００６２】
なお、実施の形態１では、遅延手段として１単位のインバータ１を用いたが、インバータ１の代わりに実施の形態２で示した３個の直列接続インバータ１１〜１３を用いて入力信号ＩＮ３をＣＭＯＳインバータ２の入力端に与えるように構成しても良い。
【００６３】
＜実施の形態４＞
図７はこの発明の実施の形態４である半導体装置における回路構成を示す回路図である。同図に示すように、実施の形態１と同構成のＣＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ２を受け、出力端Ｎ２から出力信号ＯＵＴ４を出力する。なお、入力端Ｎ１０を介して入力信号ＩＮ１を受けるインバータ１の出力が入力信号ＩＮ２となる。
【００６４】
上記構成のＣＭＯＳインバータ２のＰＭＯＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２それぞれのボディ領域の電位制御用に、実施の形態１，２同様のＮＭＯＳトランジスタＱ３と実施の形態３同様のＰＭＯＳトランジスタＱ４が設けられる。したがって、ＰＭＯＳトランジスタＱ４のドレイン電位が、ＰＭＯＳトランジスタＱ１のボディ電位Ｖ１となり、ＮＭＯＳトランジスタＱ３のドレイン電位がＮＭＯＳトランジスタＱ２のボディ電位Ｖ２となる。
【００６５】
ここで、インバータ１の入出力間の信号伝播遅延時間はΔＴ１、ＣＭＯＳインバータ２の入出力間の信号伝播遅延時間はΔＴ２にそれぞれ設定されている。信号伝播遅延時間ΔＴ１は、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２のボディ領域のフローティング状態時にボディ領域に蓄積された電子及びホールがそれぞれＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ３を介して電源及び接地レベルに引き抜かれ、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２の閾値電圧の絶対値がオフの定常状態時に十分回復できる長さ、つまり閾値電圧回復時間以上に設定される。
【００６６】
図８は実施の形態４の半導体装置の動作を示すタイミング図である。同図に示すように、入力信号ＩＮ１が所定の周波数で発振すると、インバータ１の信号伝播遅延時間ΔＴ１遅れて、入力信号ＩＮ２が入力信号ＩＮ１と逆の論理で発振する。この入力信号ＩＮ２から信号伝播遅延時間ΔＴ２遅れて、出力信号ＯＵＴ４が入力信号ＩＮ２の逆の論理で発振する。
【００６７】
ＮＭＯＳトランジスタＱ３は入力信号ＩＮ１の“Ｈ”／“Ｌ”に基づきオン／オフしており、ＮＭＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号ＩＮ１が“Ｌ”のときフローティング状態となり、入力信号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
【００６８】
したがって、実施の形態１同様、信号伝播遅延時間ΔＴ１を上記閾値電圧回復時間以上で入力信号ＩＮ１の発振周期より十分小さくなるように設定することにより、ＮＭＯＳトランジスタＱ２のオフ状態時の大部分の期間においてボディ領域は電位固定されているため、ソフトエラーの影響は受けず、オン状態時の大部分の期間においてボディ領域はフローティング状態に設定されているため、閾値電圧が低下しており電流駆動能力が向上する。
【００６９】
加えて、実施の形態１同様、入力信号ＩＮ２の“Ｌ”立ち下がり時点ｔ２より時間ΔＴ１前に、ＮＭＯＳトランジスタＱ２のボディ領域の電位固定は既に開始されているため、入力信号ＩＮ２の“Ｌ”立ち下がり時には閾値電圧はＮＭＯＳトランジスタＱ２のオフ定常状態にまで十分回復されている。
【００７０】
その結果、ＮＭＯＳトランジスタＱ２のターンオフ時にリーク電流が流れることはないため、ＮＭＯＳトランジスタＱ２のターンオフ動作を速やかに行うことができる。
【００７１】
ＰＭＯＳトランジスタＱ４は入力信号ＩＮ１の“Ｌ”／“Ｈ”に基づきオン／オフするため、ＰＭＯＳトランジスタＱ１のボディ電位Ｖ１は、入力信号ＩＮ１が“Ｌ”のとき“Ｈ”となり、入力信号ＩＮ１が“Ｈ”のときフローティング状態となる。
【００７２】
したがって、ＰＭＯＳトランジスタＱ１のオフ状態時の大部分の期間においてボディ領域は電位固定されているため、ソフトエラーの影響は受けず、オン状態時の大部分の期間においてボディ領域はフローティング状態に設定されているため、閾値電圧の絶対値が低下しており電流駆動能力が向上する。
【００７３】
加えて、実施の形態３同様、入力信号ＩＮ２の“Ｈ”立ち上がり時点ｔ２より時間ΔＴ１前に、ＰＭＯＳトランジスタＱ１のボディ領域の電位固定は既に開始されているため、入力信号ＩＮ２の“Ｈ”立ち上がり時には閾値電圧の絶対値はＰＭＯＳトランジスタＱ１のオフ定常状態にまで十分回復されている。
【００７４】
その結果、ＰＭＯＳトランジスタＱ１のターンオフ時にリーク電流が流れることはないため、ＰＭＯＳトランジスタＱ１のターンオフ動作をリーク電流を流すことなく速やかに行うことができる。
【００７５】
このように、実施の形態４の半導体装置は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝達が早く行われる入力信号ＩＮ１に基づきオン，オフするＭＯＳトランジスタＱ３及びＱ４をそれぞれＭＯＳトランジスタＱ１及びＱ２のボディ領域の電位制御用に設け、ＣＭＯＳインバータ２を構成するＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２それぞれのターンオフ動作の向上を図ることにより、ＣＭＯＳインバータ２の応答性をより一層良好なものに改善することができる。
【００７６】
なお、実施の形態４では、遅延手段として１単位のインバータ１を用いたが、インバータ１の代わりに実施の形態２で示した３個の直列接続インバータ１１〜１３を用いて入力信号ＩＮ３をＣＭＯＳインバータ２の入力端に与えるように構成しても良い。
【００７７】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置は、第１の入力信号の第１の遷移によって信号処理用ＭＩＳトランジスタがオン状態になっている際には、そのボディ領域がフローティング状態に維持されるので、寄生バイポーラ効果によって電流駆動能力が高められる。その一方、第１の入力信号の第２の遷移によって信号処理用ＭＩＳトランジスタがオフ状態へと遷移するのに先だって、そのボディ領域から少数キャリアが引き抜かれるので、リーク電流を抑制することができる。
【００７８】
さらに、請求項１記載の半導体装置において、第１の入力信号は第２の入力信号を遅延させて得られるので、第１の入力信号の遷移は第２の入力信号の遷移に基づいて遅延して発生する。したがって、第２の入力信号の遷移に基づいて第１の動作から第２の動作へと切り替えることにより、第１の入力信号の第２の遷移によって信号処理用ＭＩＳトランジスタがオフ状態へと遷移するのに先だって、そのボディ領域から少数キャリアが引き抜かれる。
【００７９】
加えて、請求項１記載の半導体装置のスイッチングトランジスタは、信号処理用ＭＩＳトランジスタの第２端とボディ領域とを同電位にするので、ボディ領域から少数キャリアが引き抜かれる。
【００８０】
請求項２記載の半導体装置は、第１の入力信号の第２の遷移によって他の信号処理用ＭＩＳトランジスタがオン状態になっている際には、そのボディ領域がフローティング状態に維持されるので、寄生バイポーラ効果によって他の信号処理用ＭＩＳトランジスタの電流駆動能力が高められる。その一方、第１の入力信号の第１の遷移によって他の信号処理用ＭＩＳトランジスタがオフ状態へと遷移するのに先だって、そのボディ領域から少数キャリアが引き抜かれるので、リーク電流を抑制することができる。
【００８１】
請求項３記載の半導体装置は、１単位のインバータの信号伝播所遅延時間分、第２の入力信号を遅延させて論理関係が反対の第１の入力信号を出力することができる。
【００８２】
したがって、第１の入力信号によって信号処理用ＭＩＳトランジスタがオン状態になっている大部分の期間は、第２の入力信号によってスイッチングトランジスタがオフ状態となりボディ領域がフローティング状態に維持され、第１の入力信号によって信号処理用ＭＩＳトランジスタがオフ状態へと遷移するのに先だって、スイッチングトランジスタがオン状態となりボディ領域から少数キャリアが引き抜かれる。
【００８３】
請求項４記載の半導体装置は、最終段のインバータから第１の入力信号を出力するため、奇数個のインバータ全体の信号伝播所定時間分遅延させて、論理関係が反対の第１の入力信号を出力することができる。
【００８４】
したがって、第１の入力信号によって信号処理用ＭＩＳトランジスタがオン状態になっている大部分の期間は、第２の入力信号によってスイッチングトランジスタがオフ状態となりボディ領域がフローティング状態に維持され、第１の入力信号によって信号処理用ＭＩＳトランジスタがオフ状態へと遷移するのに先だって、スイッチングトランジスタがオン状態となりボディ領域から少数キャリアが引き抜かれる。
【００８５】
加えて、奇数個のインバータは３個以上のインバータよりなるため、第２の入力信号の遅延時間を大きく設定することが容易に行える。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の半導体装置の回路構成を示す回路図である。
【図２】  実施の形態１の動作を示すタイミング図である。
【図３】  実施の形態２の半導体装置の回路構成を示す回路図である。
【図４】  実施の形態２の動作を示すタイミング図である。
【図５】  実施の形態３の半導体装置の回路構成を示す回路図である。
【図６】  実施の形態３の動作を示すタイミング図である。
【図７】  実施の形態４の半導体装置の回路構成を示す回路図である。
【図８】  実施の形態４の動作を示すタイミング図である。
【図９】  発明の原理となる半導体装置の回路構成を示す回路図である。
【図１０】  図９の回路の動作を示すタイミング図である。
【図１１】  ＳＯＩ構造のＮＭＯＳトランジスタを示す断面図である。
【図１２】  ＭＯＳトランジスタのボディ領域の電位と閾値電圧との関係を示すグラフである。
【符号の説明】
１，１１〜１３  インバータ、２  ＣＭＯＳインバータ、Ｑ１，Ｑ４  ＰＭＯＳトランジスタ、Ｑ３，Ｑ４  ＮＭＯＳトランジスタ。
【図１】
0004439031.tif 000002
【図２】
0004439031.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004439031.tif 000009
【図９】
0004439031.tif 000010
【図１０】
0004439031.tif 000011
【図１１】
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【図１２】
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