(57)【特許請求の範囲】
【請求項１】
一端が電源電圧に接続される容量素子と、
それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第１のコンパレータと、
前記第１のコンパレータの、一方の入力ノードと他方の入力ノードとを接続する第１の抵抗素子とを備え、
前記第１のコンパレータは、入力した前記基準電圧と前記容量素子の他端の出力との間に電圧差が生じたときに、前記比較結果を示す出力信号を活性化する半導体装置において、
前記電源電圧と接地との間に直列に配置され前記電源電圧を分圧する第２及び第３の抵抗素子と、
２つの入力ノードを有し、前記第２及び第３の抵抗素子が分圧した電圧と、基準電圧とを入力して比較する第２のコンパレータと、
前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号とを論理和演算する論理和回路とをさらに備えた、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のコンパレータまたは前記論理和回路の出力信号を入力し、前記第１のコンパレータまたは前記第２のコンパレータの出力信号が活性化されたときに前記半導体装置を含むシステムの動作を止めるリセット部をさらに備えた、
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１のコンパレータのいずれか一方の入力ノードに入力される前記容量素子の他端の出力の値を任意の値に切換える切換え部をさらに備えた、
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記半導体装置の電源投入時に、前記切換え部を動作させる制御部をさらに備えた、
ことを特徴とする半導体装置。
【請求項５】
一端が電源電圧に接続される第１及び第２の容量素子と、
それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記第１の容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第１のコンパレータと、
それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記第２の容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第２のコンパレータと、
前記第１及び第２のコンパレータの、一方の入力ノードと他方の入力ノードとをそれぞれ接続する第１及び第２の抵抗素子と、
前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号とを論理和演算する論理和回路とを備え、
前記第１及び第２のコンパレータはそれぞれ、入力した前記基準電圧と前記容量素子の他端の出力との間に電圧差が生じたときに、前記比較結果を示す出力信号を活性化し、前記第１のコンパレータにおける前記第１の容量素子の他端の出力を入力する入力ノードの極性は、前記第２のコンパレータにおける前記第２の容量素子の他端の出力を入力する入力ノードの極性と逆である半導体装置において、
前記電源電圧と接地との間に直列に配置され前記電源電圧を分圧する第３及び第４の抵抗素子と、
２つの入力ノードを有し、前記第３及び第４の抵抗素子が分圧した電圧と、基準電圧とを入力して比較し比較結果を示す信号を前記論理和回路に出力する第３のコンパレータとをさらに備えた、
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記論理和回路の出力信号を入力し、前記第１のコンパレータ、前記第２のコンパレータまたは前記第３のコンパレータの出力信号が活性化されたときに前記半導体装置を含むシステムの動作を止めるリセット部をさらに備えた、
ことを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第１のコンパレータのいずれか一方の入力ノードに入力される前記第１の容量素子の他端の出力の値と、前記第２のコンパレータのいずれか一方の入力ノードに入力される前記第２の容量素子の他端の出力の値とを、任意の値に切換える切換え部を備えた、
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体装置の電源投入時に、前記切換え部を動作させる制御部を備えた、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特に、電源電圧と基準電圧との電圧差の急激な変動を検出する電源電圧変動検知回路を備えた半導体装置に関する。
【背景技術】
【０００２】
以下、電源電圧変動検知回路を備えた従来の半導体装置について図１１を用いて説明する（特許文献１参照）。図１１に示すように半導体装置は、電源端子１０１と接地端子１０２との間に、それぞれ２つの抵抗素子（抵抗素子１０３〜１０６）を備える。また、２入力コンパレータ１０７、１０８を備える。コンパレータ１０７は一方の入力端子から抵抗素子１０３及び１０４が分圧した電源電圧１０９を入力し、他方の入力端子から基準電圧１１０を入力する。同様に、コンパレータ１０８は一方の入力端子から抵抗素子１０５及び１０６が分圧した電源電圧１１１を入力し、他方の入力端子から基準電圧１１２を入力する。また、コンパレータ１０７の一方の入力端子とノード１１３とを接続する信号線と、電源端子１１５との間に容量素子１１７を備える。同様に、コンパレータ１０８の一方の入力端子とノード１１４とを接続する信号線と、電源端子１１６との間に容量素子１１８を備える。また、コンパレータ１０７、１０８の出力信号を演算する論理積回路１１９を備える。
【０００３】
以上のように構成される半導体装置では、コンパレータ１０７が分圧された電源電圧１０９と基準電圧１１０とを入力して比較することで電源電圧の正側の変動を検知し、また、コンパレータ１０８が分圧された電源電圧１１１と基準電圧１１２とを入力して比較することで電源電圧の負側の変動を検知する。電源電圧が正側に変動したとき、その電圧の変動分が容量素子１１７で容量結合され、これにより、コンパレータ１０７の一方に入力される電源電圧も変動し、基準電圧より高くなる。コンパレータ１０７は、その電圧差を検知しその旨を示す信号を出力する。同様にして、電源電圧が負側に変動したときは、コンパレータ１０８が電圧差を検知しその旨を示す信号を出力する。コンパレータ１０７、１０８の出力信号は、論理積回路１１９で演算される。以上のような構成により、半導体装置は電源電圧変動を検知したことを示す論理信号を出力することができる。
【０００４】
また、電源電圧変動検知回路を備えた従来の別の半導体装置について図１２を用いて説明する（特許文献２参照）。この半導体装置では、電源電圧と接地電圧とを入力する２つのインバータ回路２０１、２０２を備え、１段目のインバータ回路２０１の出力と２段目のインバータ回路２０２の入力を、抵抗素子２０３と容量素子２０４とからなる積分遅延回路を介して接続し、さらに、２段目のインバータ回路２０２の出力と１段目のインバータ回路２０１の入力を接続する。これにより、電源電圧と接地電圧との電位差が急に変動したとき、予め記憶している初期値が反転し、電圧差の急激な増加及び降下を論理信号として出力することができる。
【特許文献１】ＥＰ１１６０５８０Ａ１（第５頁、ＦＩＧ１）
【特許文献２】特開平６−１５２３５８号公報（第７頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記従来の半導体装置では、急激な電源電圧変動の検知レベルが、電圧変動前の電圧値、すなわち、正常時の電源電圧値に依存するという問題があった。例えば、図１１に示す半導体装置では、負側の電圧変動を検出する場合、変動前の電源電圧値が低いと、例えば、わずかなノイズによる小さな電圧変動でも異常と検知するので、半導体装置の動作に影響のない電圧変動を異常と検知する可能性があった。また、変動前の電源電圧が高いと比較的大きな電圧変動が発生しなければ異常と検知しない可能性があった。
【０００６】
また、図１２に示す半導体装置に関しても、電源電圧変動の検知レベルが電圧変動する前の電圧値に依存するため、図１１に示す半導体装置と同様の問題があった。
【０００７】
以上のことから、従来の半導体装置では、電源電圧変動を検知する回路を設計する際に、電源電圧の変動の大きさだけでなく、変動前の電源電圧の値を考慮する必要があり、このため、設計上考慮すべきパラメータが多くなり、回路設計が困難になるという問題があった。
【０００８】
よって、本発明では、電源電圧の変動を検知する回路を備える半導体装置において、電圧変動前の電源電圧値に依存することなく電源電圧の急激な変動を検知できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係る半導体装置は、一端が電源電圧に接続される容量素子と、それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第１のコンパレータと、前記第１のコンパレータの、一方の入力ノードと他方の入力ノードとを接続する第１の抵抗素子とを備え、前記第１のコンパレータは、入力した前記基準電圧と前記容量素子の他端の出力との間に電圧差が生じたときに、前記比較結果を示す出力信号を活性化することを特徴とする。
【００１０】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１のコンパレータは、入力した前記基準電圧と前記容量素子の他端の出力との電圧差が予め設定されたヒステリシス幅より大きくなったときに、前記比較結果を示す出力信号を活性化するヒステリシスコンパレータであることを特徴とする。
【００１１】
また、本発明に係る半導体装置は、前記半導体装置において、前記電源電圧と接地との間に直列に配置され前記電源電圧を分圧する第２及び第３の抵抗素子と、２つの入力ノードを有し、前記第２及び第３の抵抗素子が分圧した電圧と、基準電圧とを入力して比較する第２のコンパレータと、前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号とを論理和演算する論理和回路とをさらに備えたことを特徴とする。
【００１２】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１のコンパレータまたは前記論理和回路の出力信号を入力し、前記第１のコンパレータまたは前記第２のコンパレータの出力信号が活性化されたときに前記半導体装置を含むシステムの動作を止めるリセット部をさらに備えたことを特徴とする。
【００１３】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１のコンパレータのいずれか一方の入力ノードに入力される前記容量素子の他端の出力の値を任意の値に切換える切換え部をさらに備えたことを特徴とする。
【００１４】
また、本発明に係る半導体装置は、前記半導体装置において、前記半導体装置の電源投入時に、前記切換え部を動作させる制御部をさらに備えたことを特徴とする。
【００１５】
また、本発明に係る半導体装置は、一端が電源電圧に接続される第１及び第２の容量素子と、それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記第１の容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第１のコンパレータと、それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記第２の容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第２のコンパレータと、前記第１及び第２のコンパレータの、一方の入力ノードと他方の入力ノードとをそれぞれ接続する第１及び第２の抵抗素子と、前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号とを論理和演算する論理和回路とを備え、前記第１及び第２のコンパレータはそれぞれ、入力した前記基準電圧と前記容量素子の他端の出力との間に電圧差が生じたときに、前記比較結果を示す出力信号を活性化し、前記第１のコンパレータにおける前記第１の容量素子の他端の出力を入力する入力ノードの極性は、前記第２のコンパレータにおける前記第２の容量素子の他端の出力を入力する入力ノードの極性と逆であることを特徴とする。
【００１６】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１及び第２のコンパレータはそれぞれ、入力した前記基準電圧と前記容量素子の他端の出力との電圧差が予め設定されたヒステリシス幅より大きくなったときに、前記比較結果を示す出力信号を活性化するヒステリシスコンパレータであることを特徴とする。
【００１７】
また、本発明に係る半導体装置は、前記半導体装置において、前記電源電圧と接地との間に直列に配置され前記電源電圧を分圧する第３及び第４の抵抗素子と、２つの入力ノードを有し、前記第３及び第４の抵抗素子が分圧した電圧と、基準電圧とを入力して比較し比較結果を示す信号を前記論理和回路に出力する第３のコンパレータとをさらに備えたことを特徴とする。
【００１８】
また、本発明に係る半導体装置は、前記半導体装置において、前記論理和回路の出力信号を入力し、前記第１のコンパレータ、前記第２のコンパレータまたは前記第３のコンパレータの出力信号が活性化されたときに前記半導体装置を含むシステムの動作を止めるをリセット部をさらに備えたことを特徴とする。
【００１９】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１のコンパレータのいずれか一方の入力ノードに入力される前記第１の容量素子の他端の出力の値と、前記第２のコンパレータのいずれか一方の入力ノードに入力される前記第２の容量素子の他端の出力の値とを、任意の値に切換える切換え部を備えたことを特徴とする。
【００２０】
また、本発明に係る半導体装置は、前記半導体装置において、前記半導体装置の電源投入時に、前記切換え部を動作させる制御部を備えたことを特徴とする。
【発明の効果】
【００２１】
上記課題を解決するために、本発明に係る半導体装置は、一端が電源電圧に接続される容量素子と、それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第１のコンパレータと、前記第１のコンパレータの、一方の入力ノードと他方の入力ノードとを接続する第１の抵抗素子とを備え、前記第１のコンパレータは、入力した前記基準電圧と前記容量素子の他端の出力との間に電圧差が生じたときに、前記比較結果を示す出力信号を活性化することから、電圧変動前の電源電圧値に依存することなく、電圧変動を検知することができる。その結果、従来の半導体装置に比べて、設計上考慮すべきパラメータが少なくなり、回路の設計が容易になる。
【００２２】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１のコンパレータは、入力した前記基準電圧と前記容量素子の他端の出力との電圧差が予め設定されたヒステリシス幅より大きくなったときに、前記比較結果を示す出力信号を活性化するヒステリシスコンパレータであることから、半導体装置の動作に影響のない電源電圧の変動を異常電圧変動と誤検知することがない。
【００２３】
また、本発明に係る半導体装置は、前記半導体装置において、前記電源電圧と接地との間に直列に配置され前記電源電圧を分圧する第２及び第３の抵抗素子と、２つの入力ノードを有し、前記第２及び第３の抵抗素子が分圧した電圧と、基準電圧とを入力して比較する第２のコンパレータと、前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号とを論理和演算する論理和回路とをさらに備えたことから、急激な電圧変動だけでなく、緩やかに変化する電圧変動も検知することができる。
【００２４】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１のコンパレータまたは前記論理和回路の出力信号を入力し、前記第１のコンパレータまたは前記第２のコンパレータの出力信号が活性化されたときに前記半導体装置を含むシステムの動作を止めるリセット部をさらに備えたことから、外部からデータの改ざんや不正読み出し等の攻撃が、電源電圧を急激に変動させることにより行われたとしても、これを検知して自動的にリセットをかけて、この種の攻撃等に対抗することが可能となる。
【００２５】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１のコンパレータのいずれか一方の入力ノードに入力される前記容量素子の他端の出力の値を任意の値に切換える切換え部をさらに備えたことから、コンパレータが正常に動作しているかを確認することができる。
【００２６】
また、本発明に係る半導体装置は、一端が電源電圧に接続される第１及び第２の容量素子と、それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記第１の容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第１のコンパレータと、それぞれの極性が異なる２つの入力ノードを有し、基準電圧と前記第２の容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第２のコンパレータと、前記第１及び第２のコンパレータの、一方の入力ノードと他方の入力ノードとをそれぞれ接続する第１及び第２の抵抗素子と、前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号とを論理和演算する論理和回路とを備え、前記第１及び第２のコンパレータはそれぞれ、入力した前記基準電圧と前記容量素子の他端の出力との間に電圧差が生じたときに、前記比較結果を示す出力信号を活性化し、前記第１のコンパレータにおける前記第１の容量素子の他端の出力を入力する入力ノードの極性は、前記第２のコンパレータにおける前記第２の容量素子の他端の出力を入力する入力ノードの極性と逆であることから、電圧変動前の電源電圧値に依存することなく、正側及び負側の電圧変動を検知することができる。その結果、従来の半導体装置に比べて、設計上考慮すべきパラメータが少なくなり、回路の設計が容易になる。
【００２７】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１及び第２のコンパレータはそれぞれ、入力した前記基準電圧と前記容量素子の他端の出力との電圧差が予め設定されたヒステリシス幅より大きくなったときに、前記比較結果を示す出力信号を活性化するヒステリシスコンパレータであることから、半導体装置の動作に影響のない電源電圧の変動を異常電圧変動と誤検知することがない。
【００２８】
また、本発明に係る半導体装置は、前記半導体装置において、前記電源電圧と接地との間に直列に配置され前記電源電圧を分圧する第３及び第４の抵抗素子と、２つの入力ノードを有し、前記第３及び第４の抵抗素子が分圧した電圧と、基準電圧とを入力して比較し比較結果を示す信号を前記論理和回路に出力する第３のコンパレータとをさらに備えたことから、急激な電圧変動だけでなく、緩やかに変化する電圧変動も検知することができる。
【００２９】
また、本発明に係る半導体装置は、前記半導体装置において、前記論理和回路の出力信号を入力し、前記第１のコンパレータ、前記第２のコンパレータまたは前記第３のコンパレータの出力信号が活性化されたときに前記半導体装置を含むシステムの動作を止めるをリセット部をさらに備えたことから、外部からデータの改ざんや不正読み出し等の攻撃が、電源電圧を急激に変動させることにより行われたとしても、これを検知して自動的にリセットをかけて、この種の攻撃等に対抗することが可能となる。
【００３０】
また、本発明に係る半導体装置は、前記半導体装置において、前記第１のコンパレータのいずれか一方の入力ノードに入力される前記第１の容量素子の他端の出力の値と、前記第２のコンパレータのいずれか一方の入力ノードに入力される前記第２の容量素子の他端の出力の値とを、任意の値に切換える切換え部を備えたことから、コンパレータが正常に動作しているかを確認することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３２】
（実施の形態１）
本発明の実施の形態１に係る半導体装置について図１及び図２を用いて説明する。図１は、本発明の実施の形態１に係る半導体装置の回路構成図である。図１に示す半導体装置は、コンパレータ１と、抵抗素子２と、容量素子３とを備える。コンパレータ１は２つの入力端子（入力端子Ｎ１及びＮ２）を有する。容量素子３は、一端が電源電圧４に接続され、他端が信号線Ｌ１を介してコンパレータ１の一方の入力端子（入力端子Ｎ１）に接続される。基準電圧の入力端子５は信号線Ｌ２を介してコンパレータ１の他方の入力端子（入力端子Ｎ２）に接続される。コンパレータ１は基準電圧と容量素子３の他端の出力とを入力して比較する。抵抗素子２は、コンパレータ１の入力端子Ｎ１に接続される信号線Ｌ１とコンパレータ１の入力端子Ｎ２に接続される信号線Ｌ２とを接続する。
【００３３】
なお、この図１において、入力端子Ｎ１（Ｎ２）およびこれに接続される信号線Ｌ１（Ｌ２）の両者を入力ノードと見なしてもよく、また、入力端子Ｎ１（Ｎ２）のみを入力ノードと見なしてもよい。従って、抵抗素子２を信号線Ｌ１，Ｌ２のいずれか一方のみを介してコンパレータ１の入力端子Ｎ１，Ｎ２間に接続してもよく、あるいは入力端子Ｎ１，Ｎ２間に直接接続してもよい。
【００３４】
以上のように構成された半導体装置の動作について、図２を参照して説明する。図２は図１に示す半導体装置の動作を説明するためのタイミングチャート図である。この図２において、ＶＤＤは電源電圧、ＶＲＥＦは基準電圧、Ｙ１はコンパレータ１の出力である検知信号を示す。
【００３５】
まず、時間ｔ０に、電源電圧４（電源電圧ＶＤＤ）が印加され、基準電圧の入力端子５に基準電圧ＶＲＥＦが印加される。このとき、コンパレータ１の入力端子Ｎ１，Ｎ２に入力される電圧は抵抗素子２により等しくなる。
【００３６】
次に、時間ｔ１からｔ２の間に電源電圧ＶＤＤに正側の電圧変動が発生したとする。このとき、電圧の変動分が容量素子３で容量結合され、これにより、コンパレータ１の入力端子Ｎ１に入力される電圧も変動して基準電圧ＶＲＥＦより高い電圧となる。この電圧差がコンパレータ１により増幅されて検知信号Ｙ１がロウレベルからハイレベルに遷移し、ハイレベルの検知信号Ｙ１が出力される。このハイレベルの検知信号Ｙ１は、リセット部（図示せず）に入力され、このリセット部が半導体装置を含むシステム全体（例えばＬＳＩ）の動作を停止させる。従って、この半導体装置に対し、外部からデータの改ざんや不正読み出し等の攻撃が、電源電圧を急激に変動させることにより行われたとしても、これを検知して自動的にリセットがかかることによりこの種の攻撃等に対抗することが可能となり、しかもその検出を、電源電圧変動前の電源電圧値に依存することなく行うことが可能となる。
【００３７】
以上のように、実施の形態１に係る半導体装置によれば、以下に示す効果が得られる。すなわち、従来の半導体装置では、単に、電源電圧を抵抗素子により分圧し、分圧した電圧と基準電圧とを比較しているので、電圧変動の検知レベルが変動前の電源電圧値に依存するが、本発明の実施の形態１に係る半導体装置では、一端が電源電圧に接続される容量素子３の他端の出力の値と基準電圧値とを抵抗素子２により同じ値にした状態からの電圧変動を検知するので、電圧変動の検知レベルが電圧変動前の電源電圧値に依存しない。その結果、従来の半導体装置に比べて、設計上考慮すべきパラメータが少なくなり、回路設計が容易になる。
【００３８】
なお、実施の形態１では、正側の電圧変動を検知する動作について説明したが、コンパレータ１の入力端子Ｎ１と入力端子Ｎ２の極性を逆に、すなわち、入力端子Ｎ１を逆相入力端子（以下、−端子と記す）に、入力端子Ｎ２を正相入力端子（以下、＋端子と記す）にすることで、負側の電圧変動を検知することができる。
【００３９】
（実施の形態２）
次に、本発明の実施の形態２に係る半導体装置について図３及び図４を用いて説明する。図３は、本発明の実施の形態２に係る半導体装置の回路構成図である。図３に示す半導体装置は、図１に示す半導体装置におけるコンパレータ１に代えて、ヒステリシスコンパレータ６を備えることを特徴とする。なお、図１に示す半導体装置と同様の構成要素については、同一符号を付し説明を省略する。
【００４０】
ヒステリシスコンパレータ６は２つの入力端子（入力端子Ｎ３及びＮ４）から入力する基準電圧と容量素子３の出力との差が設定されたヒステリシス幅（電圧変動の大きさ）より大きくなった場合に、検知信号Ｙ１をハイレベルにする。
【００４１】
以上のように構成された半導体装置の動作について、図４を参照して説明する。図４は図３に示す半導体装置の動作を説明するためのタイミングチャート図である。
【００４２】
図４において、まず、時間ｔ０に、電源電圧４（電源電圧ＶＤＤ）が印加され、基準電圧の入力端子５に基準電圧ＶＲＥＦが印加される。このとき、コンパレータ１の入力端子Ｎ３及びＮ４に入力される電圧は抵抗素子２により等しくなる。
【００４３】
次に、時間ｔ１からｔ２の間に、電源電圧ＶＤＤに正側の電圧変動が発生したとする。この場合、電圧の変動分が容量素子３で容量結合され、これにより、ヒステリシスコンパレータ６に入力端子Ｎ３から入力される電圧も変動して基準電圧ＶＲＥＦより高い電圧となる。しかしながら、ここでは、電圧差がヒステリシスコンパレータ６に設定されたヒステリシス幅より小さいため、ヒステリシスコンパレータ６は電圧差を増幅せず、その結果、検知信号Ｙ１はロウレベルのままである。
【００４４】
次に、時間ｔ３からｔ４の間に、電源電圧ＶＤＤにヒステリシスコンパレータ６に設定されたヒステリシス幅より大きな正側の電圧変動が発生したとする。この場合、電圧の変動分が容量素子３で容量結合され、これにより、ヒステリシスコンパレータ６の入力端子Ｎ３の電圧も変動して基準電圧ＶＲＥＦより高い電圧となる。そして、この電圧差がヒステリシスコンパレータ６により増幅され検知信号Ｙ１がロウレベルからハイレベルに遷移する。このハイレベルの検知信号Ｙ１は、リセット部（図示せず）に入力され、このリセット部が半導体装置を含むシステム全体の動作を停止させる。
【００４５】
以上のように、実施の形態２に係る半導体装置によれば、基準電圧値と容量素子３の出力の値を抵抗素子２により同じ値にした状態からの電圧変動をヒステリシスコンパレータ６にて検知するようにした。これにより、電圧変動前の電源電圧値に依存することなく、電圧変動を検知することができる。その結果、従来の半導体装置に比べて、設計上考慮すべきパラメータが少なくなり、回路設計が容易になる。さらに、ヒステリシスコンパレータ６に設定されたヒステリシス幅より小さい電圧変動が生じても検知信号Ｙ１をハイレベルにしないことから、半導体装置の動作に影響のない電源電圧の変動を異常電圧変動と誤検知することがない。
【００４６】
なお、実施の形態２では、正側の電圧変動を検知する動作について説明したが、ヒステリシスコンパレータ６の入力端子Ｎ３と入力端子Ｎ４の極性を逆に、すなわち、入力端子Ｎ３を−端子に、入力端子Ｎ４を＋端子にすることで、負側の電圧変動を検知することができる。
【００４７】
（実施の形態３）
次に、本発明の実施の形態３に係る半導体装置について図５及び図６を用いて説明する。図５は、本発明の実施の形態３に係る半導体装置の回路構成図であり、図３に示す半導体装置と同様の構成要素については、同一符号を付す。
【００４８】
上記実施の形態１及び２に係る半導体装置は、正側または負側の一方の電圧変動しか検知できない。従って、実施の形態３に係る半導体装置は正側及び負側の電圧変動を検知できる構成とする。
【００４９】
図５に示す半導体装置は、ヒステリシスコンパレータ６及び７と、抵抗素子２及び８と、容量素子３及び９と、論理和回路１０とを備える。ヒステリシスコンパレータ６は２つの入力端子（入力端子Ｎ３及びＮ４）を有する。容量素子３は、一端が電源電圧４に接続され、他端がヒステリシスコンパレータ６の一方の入力端子（入力端子Ｎ３）に接続される。ヒステリシスコンパレータ６は基準電圧と容量素子３の他端の出力とを入力して比較する。ヒステリシスコンパレータ７は２つの入力端子（入力端子Ｎ５及びＮ６）を有する。容量素子９は、一端が電源電圧４に接続され、他端がヒステリシスコンパレータ７の一方の入力端子（入力端子Ｎ５）に接続される。ヒステリシスコンパレータ７は基準電圧と容量素子９の他端の出力とを入力して比較する。ただし、基準電圧と容量素子９の他端の出力を入力する端子の極性をヒステリシスコンパレータ６とは逆にする。抵抗素子２は、ヒステリシスコンパレータ６の入力端子Ｎ３に接続される信号線Ｌ３とヒステリシスコンパレータ６の入力端子Ｎ４に接続される信号線Ｌ４とを接続する。抵抗素子８は、ヒステリシスコンパレータ７の入力端子Ｎ５に接続される信号線Ｌ５とヒステリシスコンパレータ７の入力端子Ｎ６に接続される信号線Ｌ６とを接続する。論理和回路１０は、ヒステリシスコンパレータ６及び７が出力する検知信号Ｙ１,Ｙ２を論理和演算し、検知信号Ｙ３を出力する。
【００５０】
以上のように構成された半導体装置の動作について、図６を参照して説明する。図６は図５に示す半導体装置の動作を説明するためのタイミングチャート図である。
図６において、まず、時間ｔ０では、電源電圧４（電源電圧ＶＤＤ）が印加され、基準電圧の入力端子５に基準信号ＶＲＥＦが印加される。
【００５１】
次に、時間ｔ１からｔ２の間に電源電圧ＶＤＤにヒステリシスコンパレータ６に設定されたヒステリシス幅より大きな電圧変動が発生したとする。この場合、電圧の変動分が容量素子３で容量結合され、これにより、ヒステリシスコンパレータ６の入力端子Ｎ３の電圧も変動して基準電圧ＶＲＥＦより高い電圧となる。この電圧差がヒステリシスコンパレータ６により増幅され検知信号Ｙ１がロウレベルからハイレベルに遷移する。そして、論理和回路１０がハイレベルの検知信号Ｙ３を出力する。このハイレベルの検知信号Ｙ３はリセット部（図示せず）に入力され、前記リセット部が半導体装置を含むシステム全体の動作を時間ｔ３で停止させる。すなわち、時間ｔ３で電圧が０Ｖになる。
【００５２】
次に、時間ｔ４で再び電源を立ち上げる。時間ｔ４では、電源電圧４（電源電圧ＶＤＤ）が印加され、基準電圧の入力端子に基準信号ＶＲＥＦが印加される。
【００５３】
次に、時間ｔ５からｔ６の間に電源電圧ＶＤＤにヒステリシスコンパレータ７に設定されたヒステリシス幅より大きな負側の電圧変動が起きた場合、電圧の変動分が容量素子９で容量結合され、これにより、ヒステリシスコンパレータ７の入力端子Ｎ５の電圧が基準電圧ＶＲＥＦより低い電圧となる。この電圧差がヒステリシスコンパレータ７により増幅され検知信号Ｙ２がロウレベルからハイレベルに遷移する。そして、論理和回路１０がハイレベルの検知信号Ｙ３を出力する。このハイレベルの検知信号Ｙ３は、リセット部（図示せず）に入力され、このリセット部が半導体装置を含むシステム全体の動作を停止させる。
【００５４】
以上のように、本発明の実施の形態３に係る半導体装置は、基準電圧値と容量素子３及び９の出力の値を抵抗素子２、８により同じ値にした状態からの正側及び負側の両方の電圧変動をヒステリシスコンパレータ６、７にて検知するようにした。これにより、電圧変動前の電源電圧値に依存することなく、正側及び負側の電圧変動を検知することができる。その結果、従来の半導体装置に比べて、設計上考慮すべきパラメータが少なくなり、回路の設計が容易になる。さらに、ヒステリシスコンパレータ６、７に設定されたヒステリシス幅より小さい正側及び負側の電圧変動が生じても検知信号Ｙ３をハイレベルにしないことから、半導体装置の動作に影響のない電源電圧の変動を異常電圧変動と誤検知することがない。
【００５５】
なお、実施の形態３では、ヒステリシスコンパレータを備える場合について説明したが、ヒステリシスコンパレータに代えて、図１に示すような通常のコンパレータを用いることでも良い。
【００５６】
（実施の形態４）
次に、本発明の実施の形態４に係る半導体装置について図７及び図８を用いて説明する。図７は、本発明の実施の形態４に係る半導体装置の回路構成図である。図７に示す半導体装置は、図１に示す半導体装置に、抵抗素子１２及び１３と２つの入力端子を有するコンパレータ１１とからなる電圧変動検知回路と、論理和回路１４とをさらに備えるものである。
【００５７】
抵抗素子１２及び１３は電源電圧を分圧する。コンパレータ１１は一方の入力端子Ｎ７から分圧された電圧を入力し、他方の入力端子Ｎ８から基準電圧を入力する。
【００５８】
以上のように構成された半導体装置の動作について、図８を参照して説明する。図８は図７に示す半導体装置の動作を説明するためのタイミングチャート図である。
【００５９】
図８において、時間ｔ０では、電源電圧４（電源電圧ＶＤＤ）が印加され、基準電圧の入力端子５に基準電圧ＶＲＥＦが印加される。
【００６０】
次に、時間ｔ１からｔ２の間に電源電圧ＶＤＤに正側の電圧変動が起きたとすると、その電圧の変動分が容量素子３で容量結合され、これにより、コンパレータ１の入力端子Ｎ１に入力される電圧も変動して基準電圧ＶＲＥＦより高い電圧となる。この電圧差がコンパレータ１により増幅され検知信号Ｙ１がロウレベルからハイレベルに遷移する。これにより論理和回路１４からハイレベルの検知信号Ｙ５が出力される。ハイレベルの検知信号Ｙ５はリセット部（図示せず）に入力され、前記リセット部が半導体装置を含むシステム全体の動作を時間ｔ３で停止させる。すなわち、時間ｔ３で電圧が０Ｖになる。一方、コンパレータ１１の入力端子Ｎ７に入力される電圧は、抵抗素子１２及び１３により分圧されているため、時間ｔ１からｔ２の急激な電圧変動をコンパレータ１１で検知することはできない。
【００６１】
次に、ｔ４で再び電源を立ち上げる。電源電圧４（電源電圧ＶＤＤ）が印加され、基準電圧の入力端子５に基準電圧ＶＲＥＦが印加される。
【００６２】
次に、時間ｔ４からｔ５の間に、電源電圧ＶＤＤが徐々に上昇したとすると、抵抗素子１２及び１３により分圧された電圧も上昇し、基準電圧ＶＲＥＦより高い電圧となる。この電圧差がコンパレータ１１により増幅され検知信号Ｙ４がロウレベルからハイレベルに遷移する。これにより、論理和回路１４からハイレベルの検知信号Ｙ５が出力され、前記リセット部に入力される。なお、コンパレータ１に入力される容量素子３の出力と基準電圧とは、抵抗素子２で同じ電圧値にされるため、コンパレータ１は、時間ｔ４からｔ５で生じるような緩やかな電圧変動を検知することはできない。
【００６３】
以上のように、実施の形態４に係る半導体装置によれば、基準電圧値と容量素子３の出力の値とを抵抗素子２により同じ値にした状態からの電圧変動を検知するので、電圧変動前の電源電圧値に依存することなく、急激な電圧変動を検知することができる。その結果、従来の半導体装置に比べて、設計上考慮すべきパラメータが少なくなり、回路の設計が容易になる。さらに、電源電圧を分圧する抵抗素子１２及び１３と、前記分圧電圧と基準電圧とを比較するコンパレータ１１とを備えたことで、緩やかな電圧変動も検知することができる。
【００６４】
なお、実施の形態４では、コンパレータ１１と、抵抗素子１２及び１３とからなる電圧変動検知回路を、実施の形態１に係る半導体装置に追加する場合について説明したが、本発明はこれに限るものではなく、前記電圧変動検知回路を、実施の形態２または３に係る半導体装置に備えるようにしても良い。
【００６５】
また、負側の電圧変動を検知する場合には、コンパレータ１及び１１の入力端子Ｎ１，Ｎ２及び入力端子Ｎ７，Ｎ８の極性をそれぞれ逆にすれば良い。
【００６６】
（実施の形態５）
次に、実施の形態５に係る半導体装置について図９及び図１０を用いて説明する。図９は本発明の実施の形態５に係る半導体装置の回路構成図である。図９に示す半導体装置は、図１に示す実施の形態１に係る半導体装置に、切換え部１５と制御部１９とを追加したことを特徴とする。
【００６７】
切換え部１５は、インバータ１６と、Ｐチャンネルトランジスタ１７と、Ｎチャンネルトランジスタ１８とを備える。インバータ１６の出力はＰチャネルトランジスタ１７のゲートに接続されている。Ｐチャネルトランジスタ１７及びＮチャネルトランジスタ１８のソースは入力ＩＮ１に接続されており、ドレインはコンパレータ１の入力端子Ｎ１に接続されている。以上のように構成される切換え部１５は、コンパレータ１の入力端子Ｎ１に入力される電圧値を任意の値、すなわち入力端子ＩＮ１に入力される任意の電圧レベルに切換える。
【００６８】
制御部１９はテスト（ＴＥＳＴ）信号をハイにして、切換え部１５を動作させるとともに、コンパレータ１の検知信号Ｙ１を入力して該信号が活性化しているかを検知する。
【００６９】
例えば、制御部１９は、半導体装置の電源が投入されるたびにＴＥＳＴ信号をハイにし、切換え部１５が入力端子Ｎ１に入力される電圧値を基準電圧値より高くする。このとき、コンパレータ１が電圧差を検知して、ハイレベルの検知信号Ｙ１を出力したかを制御部１９で検知する。
【００７０】
このような構成とすることで、コンパレータ１が正常に動作しているかを確認できる。
以上のように構成される半導体装置の動作について図１０を用いて説明する。図１０は図９に示す半導体装置の動作を説明するためのタイミングチャート図である。
【００７１】
まず、時間ｔ０では、電源電圧４（電源電圧ＶＤＤ）が印加され、基準電圧の入力端子５に基準電圧ＶＲＥＦが印加される。このとき、コンパレータ１の入力端子Ｎ１及びＮ２に入力される電圧は抵抗素子２により等しくなる。
【００７２】
次に、時間ｔ１にて、制御部１９が切換え部１５に入力されるテスト信号をロウレベルからハイレベルに立ち上げると、Ｐチャネルトランジスタ１７及びＮチャネルトランジスタ１８がＯＮし、入力端子ＩＮ１に入力される任意の電圧（以下、任意の電圧ＩＮ１と記す）、すなわち、基準電圧ＶＲＥＦより高い電圧がコンパレータ１の入力端子Ｎ１に入力される。このとき、コンパレータ１が正常に動作しているのであれば、基準電圧ＶＲＥＦと任意の電圧ＩＮ１との電圧差がコンパレータ１により増幅され検知信号Ｙ１がロウレベルからハイレベルに遷移する。入力端子Ｎ１の電圧が基準電圧ＶＲＥＦより高い電圧となることに伴い、検知信号Ｙ１がハイレベルになったかは、制御部１９が検知信号Ｙ１を入力して確認する。
【００７３】
以上のように、本実施の形態５に係る半導体装置は、コンパレータにおける容量素子３の出力を入力する端子（入力端子Ｎ１）に、任意の電圧を入力する切換え部１５を備えたことにより、コンパレータが正常に動作しているか否かを検査することができる。
【００７４】
なお、実施の形態５では、切換え部１５により入力端子Ｎ１に入力される電圧を基準電圧より高い電圧に切換える場合について説明したが、本発明はこれに限るものではなく、入力端子Ｎ１を−端子，入力端子Ｎ２を＋端子にして、入力端子Ｎ１に入力される電圧を基準電圧より低い電圧に切換えるようにしても良い。
【００７５】
また、実施の形態５では、半導体装置内の制御部１９が、ＴＥＳＴ信号をハイにして、切換え部１５を動作させるとともに、コンパレータ１の検知信号Ｙ１を入力して該信号が活性化しているかを検知する場合について説明したが、本発明はこれに限るものではなく、外部装置が切換え部１５を制御し、コンパレータ１の検知信号Ｙ１を入力して該信号が活性化しているかを検知するようにしても良い。
【００７６】
また、実施の形態５では、実施の形態１に係る半導体装置に対し切換え部１５、制御部１９を追加する場合について説明したが、本発明はこれに限るものではなく、実施の形態２〜４で説明した半導体装置に、切換え部１５、制御部１９を追加するようにしても良い。その場合には、各コンパレータの一方の端子に入力する容量素子の出力の値を切換え部１５により任意の電圧値に切り換える。
【００７７】
さらに、上記実施の形態２〜４では、抵抗素子はコンパレータの２つの入力端子に接続された２つの信号線を接続するものとしたが、これは２つの信号線のいずれか一方のみを介してコンパレータの２つの入力端子を接続してもよく、あるいは２つの入力端子を直接接続するようにしても良い。
【産業上の利用可能性】
【００７８】
本発明に係る半導体装置は、電源電圧と接地電圧との電位差の急激な変動を検出できるため、半導体装置に対する外部からのデータ改ざんや不正読み出し等の攻撃に対抗できるＬＳＩに用いて好適である。
【図面の簡単な説明】
【００７９】
【図１】図１は、本発明の実施の形態１に係る半導体装置の回路構成図である。
【図２】図２は、本発明の実施の形態１に係る半導体装置の動作を説明するためのタイミングチャート図である。
【図３】図３は、本発明の実施の形態２に係る半導体装置の回路構成図である。
【図４】図４は、本発明の実施の形態２に係る半導体装置の動作を説明するためのタイミングチャート図である。
【図５】図５は、本発明の実施の形態３に係る半導体装置の回路構成図である。
【図６】図６は、本発明の実施の形態３に係る半導体装置の動作を説明するためのタイミングチャート図である。
【図７】図７は、本発明の実施の形態４に係る半導体装置の回路構成図である。
【図８】図８は、本発明の実施の形態４に係る半導体装置の動作を示すタイミングチャート図である。
【図９】図９は、本発明の実施の形態５に係る半導体装置の回路構成図である。
【図１０】図１０は、本発明の実施の形態５に係る半導体装置の動作を説明するためのタイミングチャート図である。
【図１１】図１１は、電源電圧変動検知回路を有する従来の半導体装置の回路構成図である。
【図１２】図１２は、電源電圧変動検知回路を有する従来の半導体装置の回路構成図である。
【符号の説明】
【００８０】
１，１１  コンパレータ
２，８，１２，１３  抵抗素子
３，９  容量素子
４  電源電圧
５  基準電圧の入力端子
６，７  ヒステリシスコンパレータ
１０，１４  論理和回路
１５  切換え部
１６  インバータ
１７  Ｐチャネルトランジスタ
１８  Ｎチャネルトランジスタ
１９  制御部
ＩＮ１  任意の電圧の入力端子
Ｎ１，Ｎ２，Ｎ７，Ｎ８  コンパレータの入力端子
Ｎ３〜Ｎ６  ヒステリシスコンパレータの入力端子
Ｙ１〜Ｙ５  検知信号
１０１，１１５，１１６  電源端子
１０２  接地端子
１０３，１０４，１０５，１０６，２０３  抵抗素子
１０７，１０８  コンパレータ
１０９，１１１  分圧電圧
１１０，１１２  基準電圧
１１３，１１４  ノード
１１７，１１８，２０４  容量素子
１１９  論理積回路
２０１，２０２  インバータ
２０５  入力線
２０６  出力線
２０７  電源電圧変動検出出力線
【図１】
0004440214.tif 000002
【図２】
0004440214.tif 000003
【図３】
0004440214.tif 000004
【図４】
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【図５】
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【図６】
0004440214.tif 000007
【図７】
0004440214.tif 000008
【図８】
0004440214.tif 000009
【図９】
0004440214.tif 000010
【図１０】
0004440214.tif 000011
【図１１】
0004440214.tif 000012
【図１２】
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