(57)【特許請求の範囲】
【請求項１】
同期式カウンタ、終り値判定用論理ゲート、連動用ラッチ回路、連動用論理ゲート及びカウント用論理ゲートを含む連動式カウンタであって、
前記終り値判定用論理ゲートが、前記同期式カウンタが出力するリップルキャリーアウト信号から連動信号を生成すること、
前記カウント用論理ゲートが前記連動信号を入力すること、
前記カウント用論理ゲートの出力が前記同期式カウンタの動作を制御すること、により、
前記同期式カウンタが前記リップルキャリーアウト信号を出力した際に、前記連動信号が前記同期式カウンタの動作を停止させること、
前記連動用ラッチ回路が前記連動信号及び前記連動用論理ゲートの出力を入力すること、
前記連動用ラッチ回路の出力が前記カウント用論理ゲートの前記出力を制御すること、により、
前記同期式カウンタの前記動作が停止した際に、前記連動用ラッチ回路の前記出力が前記同期式カウンタの前記動作を開始させること、
を特徴とする連動式カウンタ。
【請求項２】
同期式カウンタ、終り値判定用論理回路、連動用ラッチ回路、連動用論理ゲート及びカウント用論理ゲートを含む連動式カウンタであって、
前記同期式カウンタが同期クリア手段及び同期ロード手段のうち少なくとも１つを備え、
前記終り値判定用論理回路が、前記同期式カウンタが出力するカウント数から連動信号を生成すること、
前記カウント用論理ゲートが前記連動信号を入力すること、
前記カウント用論理ゲートの出力が前記同期式カウンタの動作を制御すること、により、
前記同期式カウンタの前記カウント数が終り値になった際に、前記連動信号が前記同期式カウンタの動作を停止させること、
前記連動用ラッチ回路が前記連動信号及び前記連動用論理ゲートの出力を入力すること、
前記連動用ラッチ回路の出力が前記カウント用論理ゲートの前記出力を制御すること、により、
前記同期式カウンタの前記動作が停止した際に、前記連動用ラッチ回路の前記出力が前記同期式カウンタの前記動作を開始させること、
前記同期式カウンタが前記連動信号を入力することにより、
前記同期式カウンタの前記動作が開始する際に、前記同期クリア手段及び前記同期ロード手段が前記同期式カウンタの初期値を設定すること、
を特徴とする連動式カウンタ。
【請求項３】
請求項１又は２記載の複数の連動式カウンタを含むカウンタネットワークであって、
複数の前記連動式カウンタを平面内に配列したこと、
各々の前記連動式カウンタが、隣接する１個以上の前記連動式カウンタと等距離に配置されること、
各々の前記連動式カウンタが、隣接する１個以上の前記連動式カウンタと相互に前記連動信号を通信すること、
各々の前記連動式カウンタから出力される前記連動信号が、隣接する１個以上の前記連動式カウンタが出力する前記カウント数をずらすこと、により、
全ての前記連動式カウンタの前記カウント数が揃うことを特徴とするカウンタネットワーク。
【請求項４】
請求項３記載のカウンタネットワークを、格子が重なるように積層したことを特徴とするカウンタネットワーク。
【請求項５】
複数のデジタル回路又は複数のアナログ回路を含む第一の電子回路と、
請求項３又は４記載の１個以上のカウンタネットワークと、
を含む第二の電子回路が複数の層に積層され、
第一の前記電子回路が、１個以上の前記カウンタネットワークのうち少なくとも１個の前記連動式カウンタから前記カウント数を入力することを特徴とするカウンタネットワーク。
【請求項６】
請求項３、４又は５記載の１個以上のカウンタネットワークに対して、
少なくとも１個の前記連動式カウンタが、
信号分配用デコーダと、
１個以上の信号分配用ラッチ回路と、
１個以上の信号分配用論理ゲートと、
１個以上の信号分配用フリップフロップ回路と、
を備え、
前記信号分配用デコーダが前記連動式カウンタの前記カウント数から複数の復号結果を出力すること、
各々の前記信号分配用ラッチ回路が複数の入力信号のうちの１つを記憶すること、
各々の前記信号分配用論理ゲートが、
少なくとも１個の前記信号分配用ラッチ回路の出力と、
前記信号分配用デコーダの複数の前記復号結果のうちの少なくとも１つと、
を入力すること、
各々の前記信号分配用フリップフロップ回路が、
少なくとも１個の前記信号分配用論理ゲートの出力と、
前記信号分配用デコーダの複数の前記復号結果のうちの少なくとも１つと、
を入力すること、
各々の前記信号分配用ラッチ回路が、
前記信号分配用デコーダの複数の前記復号結果のうちの少なくとも１つと、
少なくとも１個の前記信号分配用フリップフロップ回路の出力と、
のうち少なくとも１つを用いて、記憶している前記入力信号をリセットすること、により、
前記連動式カウンタの前記カウント数に応じて、各々の前記信号分配用フリップフロップ回路が、対応する１個の前記入力信号の出力開始時刻及び出力時間を変更することを特徴とする連動式信号分配回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、連動信号に連動してカウントする連動式カウンタに関し、詳しくは、論理素子から構成される連動式カウンタ、複数の連動式カウンタを接続したネットワーク、及び入力信号の出力開始時刻と出力終了時刻を制御する連動式信号分配回路に関する。
【０００２】
【従来の技術】
近年ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）技術の急速な進歩により、高速で高集積度のＬＳＩが開発されるようになってきた。ＬＳＩの集積度に関しては、単に設計ルールの微細化技術だけでなく、三次元ＬＳＩ技術（例えば、特開昭６３−１７４３５６、特開平２−３５４２５、特開平７−１３５２９３参照）、特にウェハーを張り合わせる技術（Ｋｏｙａｎａｇｉ，Ｍ．，  Ｋｕｒｉｎｏ，Ｈ．，  Ｌｅｅ，Ｋ−Ｗ．，  Ｓａｋｕｍａ，Ｋ．，  Ｍｉｙａｋａｗａ，Ｎ．，  Ｉｔａｎｉ，Ｈ．，’Ｆｕｔｕｒｅ  Ｓｙｓｔｅｍ−ｏｎ−Ｓｉｌｉｃｏｎ  ＬＳＩ  Ｃｈｉｐｓ’，  ＩＥＥＥ  ＭＩＣＲＯ，  １９９８，  Ｖｏｌ．１８，  Ｎｏ．４，  ｐａｇｅｓ１７−２２参照）の開発によりＬＳＩはますます高集積度になるので、従来別々のＬＳＩに実装されていたデジタル回路は容易に１つのＬＳＩに実装されるようになる。一方でＬＳＩの動作速度に関しては、クロック信号の周波数が高くなるに従い、クロックスキュー及び信号の伝搬遅延時間の問題がますます深刻になっている。本発明者は既に高周波数のクロック信号を供給する同期式発振回路（特願２０００−１１１６７５参照）を開発しているので、同期式発振回路は前記三次元ＬＳＩ技術によりクロック信号をＬＳＩ全体に容易に供給することができるようになる。しかしながらクロック信号以外の信号、特にＬＳＩの外部から入力されるリセット信号、割込信号及び入力信号などもＬＳＩ全体に同時に供給されないと、デジタル回路をＬＳＩの任意の場所に配置することはできない。
【０００３】
このようにリセット信号、割込信号及び入力信号などをＬＳＩ全体に同時に供給するためには、これらの信号の供給開始時刻及び供給終了時刻を容易に設定することができる機構が必要となる。この際に供給開始時刻及び供給終了時刻をクロック信号に合わせると、この機構を実現するデジタル回路の設計は容易となる。
【０００４】
これらのことを考慮すると、同期式発振回路によって生成されたクロック信号に同期したカウンタと、全てのカウンタのカウント数を一致させる機構と、入力信号を任意の時刻に出力する機構が存在すれば、この入力信号をＬＳＩ全体に同時に供給することができるものと期待される。
しかしながら、現実にそのような構成は存在せず、デジタル回路の設計の困難性については未解決である。
【０００５】
【発明が解決しようとする課題】
そこで、請求項記載の本発明は、他のカウンタが出力した連動信号に合わせてカウント数を調節する連動式カウンタを実現することを目的とする。また連動式カウンタのカウント数に応じて入力信号を一定期間だけ出力する連動式信号分配回路を実現することも目的とする。
【０００６】
【課題を解決するための手段】
請求項１の発明は、同期式カウンタ、終り値判定用論理ゲート、連動用ラッチ回路、連動用論理ゲート及びカウント用論理ゲートを含む連動式カウンタであって、前記終り値判定用論理ゲートが、前記同期式カウンタが出力するリップルキャリーアウト信号から連動信号を生成すること、前記カウント用論理ゲートが前記連動信号を入力すること、前記カウント用論理ゲートの出力が前記同期式カウンタの動作を制御すること、により、前記同期式カウンタが前記リップルキャリーアウト信号を出力した際に、前記連動信号が前記同期式カウンタの動作を停止させること、前記連動用ラッチ回路が前記連動信号及び前記連動用論理ゲートの出力を入力すること、前記連動用ラッチ回路の出力が前記カウント用論理ゲートの前記出力を制御すること、により、前記同期式カウンタの前記動作が停止した際に、前記連動用ラッチ回路の前記出力が前記同期式カウンタの前記動作を開始させること、を特徴とする連動式カウンタである。前記同期式カウンタは１ビット以上のアップカウンタ又はダウンカウンタであり、前記同期式カウンタのイネーブル信号がアクティブである場合だけ、前記同期式カウンタはクロック信号のパルスを数えることができる。また前記同期式カウンタのクロック端子は立ち上がりエッジでも立ち下がりエッジでも良い。前記同期式カウンタのカウント数が最大値又は最小値に到達したとき、前記同期式カウンタは前記リップルキャリーアウト信号をアクティブにする。前記リップルキャリーアウト信号がインアクティブであるときだけ、前記終り値判定用論理ゲートは前記連動信号をアクティブにする。前記連動信号は外部に送信されるので、前記終り値判定用論理ゲートには、駆動能力が高い論理ゲートが用いられる。前記連動信号がインアクティブであるとき、前記カウント用論理ゲートが出力する前記イネーブル信号はアクティブになる。したがって、前記カウント数が前記最大値又は前記最小値に到達するまで、前記同期式カウンタは前記クロック信号の前記パルスを数えた後、前記連動信号がアクティブになる。このとき前記連動用ラッチ回路の出力がインアクティブであれば、前記カウント用論理ゲートが出力する前記イネーブル信号もインアクティブになり、前記同期式カウンタは前記動作を停止する。前記連動用論理ゲートは前記外部から１つ以上の前記連動信号を入力する。もし前記外部から入力された全ての前記連動信号がアクティブであり、しかも前記リップルキャリーアウト信号から生成された前記連動信号がアクティブであれば、前記連動用ラッチ回路の前記出力はアクティブになるので、前記カウント用論理ゲートが出力する前記イネーブル信号もアクティブになる。したがって、前記同期式カウンタの前記動作が停止している場合、前記外部から入力された全ての前記連動信号がアクティブになれば、前記同期式カウンタは前記動作を開始する。本発明は、前記外部から入力される１つ以上の前記連動信号によって前記同期式カウンタの前記動作を制御することができる。したがって、前記同期式カウンタの前記動作に関する諸問題が好適に解決される。
【０００７】
請求項２の発明は、同期式カウンタ、終り値判定用論理回路、連動用ラッチ回路、連動用論理ゲート及びカウント用論理ゲートを含む連動式カウンタであって、前記同期式カウンタが同期クリア手段及び同期ロード手段のうち少なくとも１つを備え、前記終り値判定用論理回路が、前記同期式カウンタが出力するカウント数から連動信号を生成すること、前記カウント用論理ゲートが前記連動信号を入力すること、前記カウント用論理ゲートの出力が前記同期式カウンタの動作を制御すること、により、前記同期式カウンタの前記カウント数が終り値になった際に、前記連動信号が前記同期式カウンタの動作を停止させること、前記連動用ラッチ回路が前記連動信号及び前記連動用論理ゲートの出力を入力すること、前記連動用ラッチ回路の出力が前記カウント用論理ゲートの前記出力を制御すること、により、前記同期式カウンタの前記動作が停止した際に、前記連動用ラッチ回路の前記出力が前記同期式カウンタの前記動作を開始させること、前記同期式カウンタが前記連動信号を入力することにより、前記同期式カウンタの前記動作が開始する際に、前記同期クリア手段及び前記同期ロード手段が前記同期式カウンタの初期値を設定すること、を特徴とする連動式カウンタである。前記同期式カウンタは１ビット以上のアップカウンタ又はダウンカウンタであり、前記同期式カウンタのイネーブル信号がアクティブである場合だけ、前記同期式カウンタはクロック信号のパルスを数えることができる。また前記同期式カウンタのクロック端子は立ち上がりエッジでも立ち下がりエッジでも良い。前記同期式カウンタの前記カウント数が前記終り値に到達したとき、前記終り値判定用論理回路は前記連動信号をアクティブにする。前記連動信号は外部に送信されるので、前記終り値判定用論理回路には、駆動能力が高い論理ゲートが用いられる。前記連動信号がインアクティブであるとき、前記カウント用論理ゲートが出力する前記イネーブル信号はアクティブになる。したがって、前記カウント数が前記終り値に到達するまで、前記同期式カウンタは前記クロック信号の前記パルスを数えた後、前記連動信号がアクティブになる。このとき前記連動用ラッチ回路の出力がインアクティブであれば、前記カウント用論理ゲートが出力する前記イネーブル信号もインアクティブになり、前記同期式カウンタは前記動作を停止する。前記連動用論理ゲートは前記外部から１つ以上の前記連動信号を入力する。もし前記外部から入力された全ての前記連動信号がアクティブであり、しかも前記カウント数から生成された前記連動信号がアクティブであれば、前記連動用ラッチ回路の前記出力はアクティブになるので、前記カウント用論理ゲートが出力する前記イネーブル信号もアクティブになる。したがって、前記同期式カウンタの前記動作が停止している場合、前記外部から入力された全ての前記連動信号がアクティブになれば、前記同期式カウンタは前記動作を開始する。さらにこのとき、前記同期式カウンタは、前記同期クリア手段及び前記同期ロード手段を用いて、前記カウント数を前記初期値に設定する。これにより、前記同期式カウンタは前記カウント数を前記初期値と前記終り値の間に限定することができる。本発明は、前記外部から入力される１つ以上の前記連動信号によって前記同期式カウンタの前記動作を制御することができる。したがって、前記同期式カウンタの前記動作に関する諸問題が好適に解決される。
【０００８】
請求項３の発明は、請求項１又は２記載の複数の連動式カウンタを含むカウンタネットワークであって、複数の前記連動式カウンタを平面内に配列したこと、各々の前記連動式カウンタが、隣接する１個以上の前記連動式カウンタと等距離に配置されること、各々の前記連動式カウンタが、隣接する１個以上の前記連動式カウンタと相互に前記連動信号を通信すること、各々の前記連動式カウンタから出力される前記連動信号が、隣接する１個以上の前記連動式カウンタが出力する前記カウント数をずらすこと、により、全ての前記連動式カウンタの前記カウント数が揃うことを特徴とするカウンタネットワークである。本発明では、複数の前記連動式カウンタが前記正方格子状又は前記六角格子状などに配列されることにより、隣接する前記連動式カウンタ同士の間の前記距離は全て等しくなる。そのため、隣接する前記連動式カウンタ同士の間に前記連動信号の信号線が最短距離で配線された場合、隣接する全ての前記連動式カウンタに各々の前記連動式カウンタが出力する前記連動信号の全ての伝搬遅延時間が等しくなるので、隣接する全ての前記連動式カウンタが入力する前記連動信号の全ての位相も等しくなる。隣接する全ての前記連動式カウンタの前記連動信号がアクティブになったら前記連動信号用ラッチ回路は出力をアクティブにするので、前記連動式カウンタは前記同期式カウンタの前記動作を再開する。隣接する全ての前記連動式カウンタの前記連動信号がアクティブになった後、隣接する前記連動式カウンタの前記連動信号のうち少なくとも１つがインアクティブになったとしても、前記連動信号用ラッチ回路の出力はアクティブのままであるので、前記連動式カウンタは、隣接する前記連動式カウンタの現在の前記連動信号に関わらず、隣接する全ての前記連動式カウンタの前記連動信号のうち、最も位相が遅れているものに合わせて前記同期式カウンタの前記動作を再開する。したがって、全ての前記連動式カウンタが同位相のクロック信号を入力し、しかも前記クロック信号の周期が前記連動信号の前記伝搬遅延時間に比べて十分に長ければ、全ての前記連動信号の位相は一致する。本発明は、複数の前記連動式カウンタを相互に接続することにより、全ての前記連動式カウンタが出力する前記カウント数を一致させることができる。一般に、前記クロック信号をＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）全体に分配する際に、前記クロック信号の周波数が高くなればなるほど、前記クロック信号の伝搬遅延時間が問題となる。しかしながら前記連動式カウンタを前記ＬＳＩに分散配置することにより、前記クロック信号の分周信号を前記ＬＳＩ全体のデジタル回路に分配することができる。
したがって、前記デジタル回路の同期に関する諸問題が好適に解決される。
【０００９】
請求項４の発明は、請求項３記載のカウンタネットワークを、格子が重なるように積層したことを特徴とするカウンタネットワークである。本発明では、前記正方格子状又は前記六角格子状などに配列された複数の前記連動式カウンタからなる前記カウンタネットワークが、三次元ＬＳＩ技術を用いて積層される。その際に、各層において前記正方格子状又は前記六角格子状などに配列された各々の前記連動式カウンタは、垂直方向に重なり合うように配置され、さらに、重なり合った前記連動式カウンタのうち隣接するものから前記連動信号を入力するように、各々の前記連動式カウンタの前記連動信号の信号線が配線される。これにより、各々の前記連動信号の前記信号線の配線長は前記垂直方向に対して最短となる。本発明では、前記垂直方向の前記連動信号の遅延時間が水平方向の前記連動信号の前記遅延時間と等しくなるように、前記三次元ＬＳＩ技術において、ＬＳＩ設計者が垂直配線の断面積及び材料を変更したり、又はディレイラインを加えることにより、全ての前記連動式カウンタは前記カウント数を一致させることができる。したがって、前記三次元ＬＳＩの同期に関する諸問題が好適に解決される。
【００１０】
請求項５の発明は、複数のデジタル回路又は複数のアナログ回路を含む第一の電子回路と、請求項３又は４記載の１個以上のカウンタネットワークと、を含む第二の電子回路が複数の層に積層され、第一の前記電子回路が、１個以上の前記カウンタネットワークのうち少なくとも１個の前記連動式カウンタから前記カウント数を入力することを特徴とするカウンタネットワークである。本発明は、三次元ＬＳＩ技術を用いて、複数の前記デジタル回路、複数の前記アナログ回路及び１個以上の前記カウンタネットワークを積層する。１個の前記カウンタネットワークに含まれる全ての前記連動式カウンタの前記カウント数は一致している。これにより、複数の前記デジタル回路及び複数の前記アナログ回路は、１個の前記カウンタネットワークに含まれるいずれの前記連動式カウンタから前記カウント数を入力しても、同じ前記カウント数を一致させることができる。そこで複数の前記デジタル回路及び複数の前記アナログ回路は、１個の前記カウンタネットワークに含まれる全ての前記連動式カウンタのうち、最も近いものから前記カウント数を入力することにより、前記カウント数の信号線の配線長及び伝搬遅延時間を最小にすることができる。本発明は前記三次元ＬＳＩ技術を用いているので、複数の前記デジタル回路及び複数の前記アナログ回路の配置が容易になる。したがって、前記カウント数の分配に関する諸問題が好適に解決される。
【００１１】
請求項６の発明は、請求項３、４又は５記載の１個以上のカウンタネットワークに対して、少なくとも１個の前記連動式カウンタが、信号分配用デコーダと、１個以上の信号分配用ラッチ回路と、１個以上の信号分配用論理ゲートと、１個以上の信号分配用フリップフロップ回路と、を備え、前記信号分配用デコーダが前記連動式カウンタの前記カウント数から複数の復号結果を出力すること、各々の前記信号分配用ラッチ回路が複数の入力信号のうちの１つを記憶すること、各々の前記信号分配用論理ゲートが、少なくとも１個の前記信号分配用ラッチ回路の出力と、前記信号分配用デコーダの複数の前記復号結果のうちの少なくとも１つと、を入力すること、各々の前記信号分配用フリップフロップ回路が、少なくとも１個の前記信号分配用論理ゲートの出力と、前記信号分配用デコーダの複数の前記復号結果のうちの少なくとも１つと、を入力すること、各々の前記信号分配用ラッチ回路が、前記信号分配用デコーダの複数の前記復号結果のうちの少なくとも１つと、少なくとも１個の前記信号分配用フリップフロップ回路の出力と、のうち少なくとも１つを用いて、記憶している前記入力信号をリセットすること、により、前記連動式カウンタの前記カウント数に応じて、各々の前記信号分配用フリップフロップ回路が、対応する１個の前記入力信号の出力開始時刻及び出力時間を変更することを特徴とする連動式信号分配回路である。前記信号分配用デコーダは、前記連動式カウンタが出力する前記カウント数の最小値から最大値までの数の前記復号結果を出力し、前記カウント数に対応した前記復号結果だけをアクティブにする。前記信号分配用ラッチ回路が入力する１つの前記入力信号が一旦アクティブになると、前記信号分配用ラッチ回路はこの前記入力信号を記憶する。この状態で、前記信号分配用論理ゲートが入力する１つの前記復号信号がアクティブになると、前記信号分配用論理ゲートの出力もアクティブになる。さらに前記クロック信号が入力されると、前記信号分配用フリップフロップ回路の出力がアクティブになる。つまり、前記信号分配用論理ゲートが入力する１つの前記復号信号がアクティブになった後の最初の前記クロック信号に同期して、前記信号分配用フリップフロップ回路は、前記信号分配用ラッチ回路が記憶した１つの前記入力信号を出力する。一方で、前記信号分配用フリップフロップ回路が入力する１つの前記復号信号がアクティブになると、前記信号分配用フリップフロップ回路の出力は、前記クロック信号に同期してインアクティブになる。つまり、前記信号分配用フリップフロップ回路が入力する１つの前記復号信号がアクティブになった後の最初の前記クロック信号に同期して、前記信号分配用フリップフロップ回路は、前記信号分配用ラッチ回路が記憶した１つの前記入力信号の出力を終了する。最後に、前記信号分配用フリップフロップ回路の出力がアクティブになるか、又は前記信号分配用デコーダが出力する複数の前記復号信号のうちの少なくとも１つがアクティブになることにより、前記信号分配用ラッチ回路が記憶する前記入力信号はリセットされる。これにより本発明は、前記入力信号の最長伝搬遅延時間を考慮するだけで、前記クロック信号に同期しながら、前記入力信号をＬＳＩの任意の場所に分配することができる。したがって、前記ＬＳＩの設計に関する諸問題が好適に解決される。
【００１２】
【発明の実施の形態】
以下、本発明の連動式カウンタ４１６の実施形態を挙げ、図面を参照して説明する。
【００１３】
まず、図１に示すように、請求項１記載の発明に対応する実施形態の連動式カウンタ４１６は、同期式カウンタ４１１、終り値判定用論理ゲート４１２ａ及びカウント用論理ゲート４１５から構成されるカウンタ部分と、連動用ラッチ回路４１３及び連動用論理ゲート４１４から構成される連動部分と、から構成される。また図１では、連動式カウンタ４１６が他の４つの連動式カウンタ４１６から連動信号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’を入力するものとする。なお、信号Ｘ’は信号Ｘの負論理を表すものとする。また図１において、カウント用論理ゲート４１５、連動用ラッチ回路４１３及び連動用論理ゲート４１４には、全てＮＯＲゲートが用いられているが、勿論ＮＡＮＤゲートなど他の論理ゲートが用いられても良い。
【００１４】
カウンタ部分では、同期式カウンタ４１１、終り値判定用論理ゲート４１２ａ及びカウント用論理ゲート４１５が環状に配線される。すなわち、同期式カウンタ４１１はイネーブル信号Ｇ’を入力し、リップルキャリーアウト信号ＲＣＯを出力する。終り値判定用論理ゲート４１２ａはリップルキャリーアウト信号ＲＣＯを入力して、連動信号ＢＬＫ０’を出力する。カウント用論理ゲート４１５は少なくとも１つの入力端子に連動信号ＢＬＫ０’を入力して、イネーブル信号Ｇ’を出力する。
【００１５】
例えば、図１の場合、同期式カウンタ４１１は３つのＪＫフリップフロップ回路を備え、これらのＪＫフリップフロップ回路の出力ＱＡ、ＱＢ及びＱＣを用いて０から７までのカウント数を出力する。また、これらのＪＫフリップフロップ回路はそれぞれ出力ＱＡ、ＱＢ及びＱＣの負論理出力ＱＡ’、ＱＢ’及びＱＣ’も出力することができる。分岐点Ｎ０及びＮ１において、クロック信号ＣＬＫは３つのＪＫフリップフロップ回路のクロック端子に分配される。これらのＪＫフリップフロップ回路はクロック信号ＣＬＫの立ち下がりのエッジで動作する。分岐点Ｐ０において、イネーブル信号Ｇ’はＮＯＴゲートの入力端子に分配される。このＮＯＴゲートの出力端子は左のＪＫフリップフロップ回路のＪ端子及びＫ端子に接続される。これにより、イネーブル信号Ｇ’の電圧がＬｏｗレベルであるとき、このＪＫフリップフロップ回路のＪ端子とＫ端子の両方の電圧がＨｉｇｈレベルになる。したがって、クロック信号ＣＬＫが立ち下がる度に、このＪＫフリップフロップ回路の出力ＱＡ及びＱＡ’の電圧が反転する。同様に、分岐点Ｐ１において、イネーブル信号Ｇ’は、２つのＮＯＲゲートそれぞれの入力端子のうちの少なくとも１つに分配される。また分岐点Ｓ１及びＳ２において、出力ＱＡ’は２つのＮＯＲゲートそれぞれの入力端子のうちの少なくとも１つに分配される。さらに分岐点Ｔ２において、出力ＱＢ’は２つのＮＯＲゲートのうちのいずれかの入力端子のうちの少なくとも１つに分配される。これらの２つのＮＯＲゲートの出力端子は、それぞれ中央と右のＪＫフリップフロップ回路のＪ端子及びＫ端子に接続される。これにより、イネーブル信号Ｇ’の電圧がＬｏｗレベルであるとき、出力ＱＡ’の電圧がＬｏｗレベルであれば、中央のＪＫフリップフロップ回路のＪ端子とＫ端子の両方の電圧がＨｉｇｈレベルになる。したがって、クロック信号ＣＬＫが立ち下がる度に、このＪＫフリップフロップ回路の出力ＱＢ及びＱＢ’の電圧が反転する。さらに、イネーブル信号Ｇ’の電圧がＬｏｗレベルであるとき、出力ＱＡ’及びＱＢ’の電圧が共にＬｏｗレベルであれば、右のＪＫフリップフロップ回路のＪ端子とＫ端子の両方の電圧がＨｉｇｈレベルになる。したがって、クロック信号ＣＬＫが立ち下がる度に、このＪＫフリップフロップ回路の出力ＱＣ及びＱＣ’の電圧が反転する。つまり、イネーブル信号Ｇ’の電圧がＬｏｗレベルである場合、クロック信号ＣＬＫが立ち下がる度に、同期式カウンタ４１１が出力するカウント数は１つずつ増える。最後に、ＮＯＲゲートがリップルキャリーアウト信号ＲＣＯを出力するために、このＮＯＲゲートの複数（ここでは３つ）の入力端子に分岐点Ｓ２において分配された出力ＱＡ’、分岐点Ｔ２において分配された出力ＱＢ’及び出力ＱＣ’が入力される。これにより、同期式カウンタ４１１が出力するカウント数が７であれば、出力ＱＡ’、ＱＢ’及びＱＣ’の電圧が全てＬｏｗレベルになるので、リップルキャリーアウト信号ＲＣＯの電圧はＨｉｇｈレベルになる。
【００１６】
そこで、リップルキャリーアウト信号ＲＣＯの電圧がＨｉｇｈレベルであれば、終り値判定用論理ゲート４１２ａは連動信号ＢＬＫ０’の電圧をＬｏｗレベルにする。それ以外の場合、連動信号ＢＬＫ０’の電圧はＨｉｇｈレベルである。分岐点Ｕにおいて、連動信号ＢＬＫ０’はカウント用論理ゲート４１５の入力端子のうちの少なくとも１つに入力される。これにより、もし連動信号ＢＬＫ０’がＨｉｇｈレベルであれば、イネーブル信号Ｇ’はＬｏｗレベルになる。したがって、カウント数が７に到達するまで同期式カウンタ４１１はカウント数を１つずつ増やし、カウント数が７に到達すると、同期式カウンタ４１１は停止する。
【００１７】
なお、図１には、クロック信号ＣＬＫに同期した３つのＪＫフリップフロップ回路から構成される２進３桁の同期式カウンタ４１１が示されているが、ＪＫフリップフロップ回路の数をＮ個用いることにより、２進Ｎ桁の同期式カウンタ４１１に変更することは容易である。また分岐点Ｓ１及びＳ２において出力ＱＡを分配することと、分岐点Ｔ２において出力ＱＢを分配することとにより、同期式カウンタ４１１はダウンカウンタに変更される。
【００１８】
連動部分では、外部から入力される連動信号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’に従い、連動用論理ゲート４１４及び連動用ラッチ回路４１３がカウント用論理ゲート４１５を制御する。すなわち、連動用論理ゲート４１４の複数（ここでは４つ）の入力端子に、それぞれ連動信号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’が入力され、連動用論理ゲート４１４の出力端子が連動用ラッチ回路４１３の１つの入力端子に配線される。また連動信号ＢＬＫＯ’は分岐点Ｕにおいて分配され、連動用ラッチ回路４１３のもう１つの入力端子に入力される。したがって、連動信号ＢＬＫ０’、ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’の全てがＬｏｗレベルである場合、連動用ラッチ回路４１３の出力信号ＱＧはＨｉｇｈレベルになる。さらにカウント用論理ゲート４１５の出力端子はＬｏｗレベルになることができる。ただし、連動信号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’のうちいずれか１つでもＨｉｇｈレベルである場合、連動信号ＢＬＫ０’がＨｉｇｈレベルになれば、連動用ラッチ回路４１３の出力信号ＱＧはＬｏｗレベルになる。しかも連動信号ＢＬＫ０’が再度Ｌｏｗレベルになっても、連動用ラッチ回路４１３の出力信号ＱＧはＬｏｗレベルのままである。したがって、連動信号ＢＬＫ０’、ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’の全てがＬｏｗレベルにならなければ、連動用ラッチ回路４１３の出力信号ＱＧはＨｉｇｈレベルになることができない。これにより、連動部分は、連動信号ＢＬＫ０’の位相と周期を、連動信号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’のうちの少なくとも１つの位相と周期に合わせることができる。
【００１９】
ところで、連動式カウンタ４１６はクロック信号に同期して動作するが、クロック信号自体が全ての連動式カウンタ４１６に同時に供給されるとは限らない。そのため連動式カウンタ４１６がクロック信号を受け取る前に、連動信号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’のいずれかがＨｉｇｈレベルになり、結果としてイネーブル信号Ｇ’がＨｉｇｈレベルになってしまう可能性がある。そこで同期式カウンタ４１１が動作を開始するまで、連動用ラッチ回路４１３はイネーブル信号Ｇ’をＬｏｗレベルに保持することができる。なお、図１では、連動式カウンタ４１６が４つの連動式カウンタ４１６から連動信号を入力する場合を示したが、接続される連動式カウンタ４１６の数に応じて連動用論理ゲート４１４の入力端子数を変更するか、さもなくば連動用論理ゲート４１４の入力端子のうち不必要なものをプルダウンすれば良い。
【００２０】
さて、図１に示した同期式カウンタ４１１において、カウント数の初期値は０に、終り値は７に固定されていた。しかしながらＬＳＩの仕様によってはカウント数の初期値及び終り値が変更される場合もある。そこで図２に示すように、請求項２記載の発明に対応する実施形態の連動式カウンタ４１６は、市販の同期式カウンタ４１１のような同期式クリア手段及び同期式ロード手段を有する同期式カウンタ４１１を用いることにより、任意の初期値及び終り値を設定することができる。この場合、終り値の判定は、終り値判定用論理ゲート４１２ａの代りに終り値判定用論理回路４１２ｂを用いることによって実現される。勿論、終り値判定用論理回路４１２ｂにはＮＡＮＤゲートなどが用いられても良い。
【００２１】
例えば同期式カウンタ４１１が同期クリア手段を有する場合、カウンタ部分では、同期式カウンタ４１１、終り値判定用論理回路４１２ｂ及びカウント用論理ゲート４１５が環状に配線される。すなわち、同期式カウンタ４１１はイネーブル信号Ｇ’を入力し、カウント数を出力する。加えて、同期式カウンタ４１１は同期クリア信号ＣＬＲとして連動用ラッチ回路４１３の出力信号ＱＧも入力する。終り値判定用論理回路４１２ｂはカウント数を入力して、連動信号ＢＬＫ０’を出力する。カウント用論理ゲート４１５は少なくとも１つの入力端子に連動信号ＢＬＫ０’を入力して、イネーブル信号Ｇ’を出力する。
【００２２】
例えば、図２の場合、同期式カウンタ４１１は３つのＪＫフリップフロップ回路を備え、これらのＪＫフリップフロップ回路の出力ＱＡ、ＱＢ及びＱＣを用いて０から７までのカウント数を出力する。また、これらのＪＫフリップフロップ回路はそれぞれ出力ＱＡ、ＱＢ及びＱＣの負論理出力ＱＡ’、ＱＢ’及びＱＣ’も出力することができる。分岐点Ｎ０及びＮ１において、クロック信号ＣＬＫは３つのＪＫフリップフロップ回路のクロック端子に分配される。これらのＪＫフリップフロップ回路はクロック信号ＣＬＫの立ち下がりのエッジで動作する。分岐点Ｖ２において、連動用ラッチ回路４１３の出力信号ＱＧは同期式カウンタ４１１に分配され、クリア信号ＣＬＲとなる。さらに分岐点Ｖ３において、ＮＯＴゲートの入力端子に分配される。このＮＯＴゲートはクリア信号ＣＬＲの論理を反転して、クリア信号ＣＬＲ’を出力する。分岐点Ｐ０においてイネーブル信号Ｇ’が分配されることと、分岐点Ｖ０においてクリア信号ＣＬＲが分配されることと、分岐点Ｗ０においてクリア信号ＣＬＲ’が分配されることと、分岐点Ｓ０において出力ＱＡ’が分配されることと、により、左のＪＫフリップフロップ回路のＪ端子及びＫ端子の電圧は、数式１に示す論理式によって決定される。
【００２３】
【数１】
0004589562.tif 000002
【００２４】
同様に、分岐点Ｐ１においてイネーブル信号Ｇ’が分配されることと、分岐点Ｖ１においてクリア信号ＣＬＲが分配されることと、分岐点Ｗ１においてクリア信号ＣＬＲ’が分配されることと、分岐点Ｓ０及びＳ１において出力ＱＡ’が分配されることと、分岐点Ｓ２において出力ＱＢ’が分配されることと、により、中央のＪＫフリップフロップ回路のＪ端子及びＫ端子の電圧は、数式２に示す論理式によって決定される。
【００２５】
【数２】
0004589562.tif 000003
【００２６】
さらに、分岐点Ｐ１においてイネーブル信号Ｇ’が分配されることと、分岐点Ｖ１においてクリア信号ＣＬＲが分配されることと、分岐点Ｗ１においてクリア信号ＣＬＲ’が分配されることと、分岐点Ｓ０及びＳ１において出力ＱＡ’が分配されることと、分岐点Ｓ２において出力ＱＢ’が分配されることと、出力ＱＣ’が入力されることと、により、右のＪＫフリップフロップ回路のＪ端子及びＫ端子の電圧は、数式３に示す論理式によって決定される。
【００２７】
【数３】
0004589562.tif 000004
【００２８】
これにより、イネーブル信号Ｇ’の電圧がＬｏｗレベルであり、かつクリア信号ＣＬＲがＬｏｗレベルである場合、クロック信号ＣＬＫが立ち下がる度に、同期式カウンタ４１１が出力するカウント数は１つずつ増える。さらに、イネーブル信号Ｇ’の電圧がＬｏｗレベルであり、かつクリア信号ＣＬＲがＨｉｇｈレベルである場合、クロック信号ＣＬＫが立ち下がるならば、同期式カウンタ４１１が出力するカウント数は０になる。それ以外の場合、同期式カウンタ４１１は動作しない。
【００２９】
そこで、カウント数が６の場合、終り値判定用論理回路４１２ｂは連動信号ＢＬＫ０’の電圧をＬｏｗレベルにする。それ以外の場合、連動信号ＢＬＫ０’の電圧はＨｉｇｈレベルである。分岐点Ｕにおいて、連動信号ＢＬＫ０’はカウント用論理ゲート４１５の入力端子のうちの少なくとも１つに入力される。これにより、もし連動信号ＢＬＫ０’がＨｉｇｈレベルであれば、イネーブル信号Ｇ’はＬｏｗレベルになる。したがって、カウント数が６に到達するまで同期式カウンタ４１１はカウント数を１つずつ増やし、カウント数が６に到達すると、同期式カウンタ４１１は停止する。
【００３０】
なお、図２には、クロック信号ＣＬＫに同期した３つのＪＫフリップフロップ回路から構成される２進３桁の同期式カウンタ４１１が示されているが、ＪＫフリップフロップ回路の数をＮ個用いることにより、２進Ｎ桁の同期式カウンタ４１１に変更することは容易である。また数式１、２及び３において、出力ＱＡ’、ＱＢ’及びＱＣ’の代りに出力ＱＡ、ＱＢ及びＱＣを用いることにより、同期式カウンタ４１１はダウンカウンタに変更される。その場合クリア信号ＣＬＲがＨｉｇｈレベルになると、同期式カウンタ４１１のカウント数は７に設定される。
【００３１】
この他に、同期式カウンタ４１１として型番７４ＬＳ１６３のような標準的なアップダウンカウンタが用いられても良い。その際には、イネーブル信号Ｇ’及びクリア信号ＣＬＲの論理がこのアップダウンカウンタのイネーブル端子及びクリア端子の論理に合うように、ＮＯＴゲートなどを用いて、イネーブル信号Ｇ’及びクリア信号ＣＬＲの論理が変更されるだけで良い。
【００３２】
ここまでは連動式カウンタ４１６単体の回路構成について説明してきた。以下では複数の連動式カウンタ４１６が接続された場合に連動式カウンタ４１６がお互いにどのように連動するのか、タイミングチャートを用いて説明する。
【００３３】
まず図３に示すように、３つの連動式カウンタ４１６ａ〜４１６ｃが接続された場合を考える。なお図３において、連動式カウンタ４１６ａ〜４１６ｃをＩＣＵと略記する。各々の連動式カウンタ４１６ａ〜４１６ｃの連動信号ＢＬＫ０’は残りの連動式カウンタ４１６ａ〜４１６ｃの連動用論理ゲート４１４に入力される。したがって連動用論理ゲート４１４は２入力論理ゲートであれば良い。これら３つの連動式カウンタ４１６ａ〜４１６ｃが安定して動作しているとき、連動式カウンタ４１６ａのタイミングチャートを図４に示す。なお、全ての連動式カウンタ４１６ａ〜４１６ｃは対称的なので、残りの連動式カウンタ４１６ｂ及び４１６ｃのタイミングチャートも同様である。
【００３４】
図４から明らかなように、連動式カウンタ４１６ａ〜４１６ｃのカウント数が一致している場合には、カウント用論理ゲート４１５の出力が一瞬Ｈｉｇｈレベルになるが、直ぐにＬｏｗレベルに戻るため、同期式カウンタ４１１は連続してカウントすることができる。したがって連動式カウンタ４１６ａ〜４１６ｃは同じカウント数を出力し続けることができる。
【００３５】
図５に示すように、連動信号ＢＬＫ１’の位相が何らかの理由により進んだ場合、連動式カウンタ４１６は連動信号ＢＬＫ１’に関係なく動作する。したがって連動信号ＢＬＫ１’はカウント数に対して影響しない。なお連動信号ＢＬＫ１’を生成する連動式カウンタ４１６は連動信号ＢＬＫ１’を連動信号ＢＬＫ０’及びＢＬＫ２’の位相に合わせるように動作する。
【００３６】
図６に示すように、連動信号ＢＬＫ２’の位相が何らかの理由により遅れた場合、連動式カウンタ４１６は連動信号ＢＬＫ０’の位相を連動信号ＢＬＫ２’の位相に合わせるように動作する。したがって連動信号ＢＬＫ２’がＬレベルになるまで、連動式カウンタ４１６はカウント数として終り値を出力し続ける。
【００３７】
図７に示すように、連動信号ＢＬＫ１’の位相が何らかの理由により進み、連動信号ＢＬＫ２’の位相が何らかの理由により遅れた場合、連動式カウンタ４１６は連動信号ＢＬＫ０’の位相を連動信号ＢＬＫ２’の位相に合わせるように動作する。したがって連動信号ＢＬＫ２’がＬレベルになるまで、連動式カウンタ４１６はカウント数として終り値を出力し続ける。
【００３８】
上記より、３つの連動式カウンタ４１６ａ〜４１６ｃは最もカウントが遅れているものにカウント数を合わせることが判る。このことは、終り値が異なる連動式カウンタ４１６が接続された場合にも成り立つ。したがって電源投入時、３つの連動式カウンタ４１６ａ〜４１６ｃのカウント数が異なっていても、クロック信号の周期に終り値の最大数を掛け合わせた時間以内に３つの連動式カウンタ４１６ａ〜４１６ｃのカウント数が一致する。
【００３９】
さて、請求項１及び２記載の発明に対応する実施形態の連動式カウンタ４１６は、必ずしも図３のように他の全ての連動式カウンタ４１６と接続される必要はない。そこで以下では、連動式カウンタ４１６が規則的に配列された場合について説明する。
【００４０】
図８に示すように、請求項３記載の発明に対応する実施形態のカウンタネットワークは、正方格子状に配列された連動式カウンタ４１６を隣接同士接続したネットワークである。この場合、連動用論理ゲート４１４の入力数は４となる。なお辺縁の連動式カウンタ４１６において、接続先のない連動用論理ゲート４１４の入力はプルダウンされる。連動式カウンタ４１６を正方格子状に配列する代りに、図９に示すように六角格子状に配列して隣接同士接続することもできる。このように連動式カウンタ４１６が配置されることにより、全ての連動信号用信号線の長さがほぼ等しくなるので、連動式カウンタ４１６は互いに連動し易くなる。したがって、パイプライン処理装置、ＤＳＰ（Ｄｉｇｉｔａｌ  ＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、シストリックアレイ、データフロープロセッサ、及び並列画像処理装置のように大規模で規則的なデジタル回路４３１に対して、これらの二次元カウンタネットワークは、連動式カウンタ４１６のカウント数、つまりクロック信号ＣＬＫの分周信号を容易に供給することができる。
【００４１】
図１１に示すように、請求項４記載の発明に対応する実施形態のカウンタネットワークは、上述の正方格子状又は六角格子状に配列された連動式カウンタ４１６を、三次元ＬＳＩ技術を用いて複数重ね合わせたネットワークである。連動式カウンタ４１６が正方格子状に配列した場合には、連動用論理ゲート４１４の入力数は６となり、連動式カウンタ４１６が六角格子状に配列した場合には、連動用論理ゲート４１４の入力数は８となる。図１１の場合、正方格子状に配列された連動式カウンタ４１６のネットワークが３個積層されており、各々の連動式カウンタ４１６の連動信号が実線で表されている。なお、各々の連動式カウンタ４１６の連動用論理ゲート４１４の入力端子のうち、隣接する連動式カウンタ４１６と接続されていないものは、プルアップ又はプルダウンされているものとする。図１１から明らかなように、各層の連動式カウンタ４１６が重なり合うことにより、層間の連動信号の信号線の長さは等しく、しかも最短になる。したがって層間の配線材料を変更したり、又はディレイラインなどを用いることにより、層を跨ぐ連動信号の伝搬遅延時間は、層内の連動信号の伝搬遅延時間と等しくなるように容易に調整され得るので、異なる層の連動式カウンタ４１６は互いに同期することができる。
【００４２】
さらに、図１２に示すように、請求項５記載の発明に対応する実施形態のカウンタネットワークは、正方格子状又は六角格子状に配列された連動式カウンタ４１６のネットワークと、プロセッサ及び演算回路などのデジタル回路４３１と、フォトダイオード及びＡ／Ｄ変換回路などのアナログ回路４３２と、を三次元ＬＳＩの異なる層に実装する。図１２の場合、正方格子状に配列された連動式カウンタ４１６が第２層及び第５層に実装され、デジタル回路４３１が第１層、第３層及び第４層に実装され、アナログ回路４３２が第６層に実装されている。なお、図１２において、実線は連動信号を表し、破線はカウント数を表す。また連動信号及びカウント数以外の信号線は省略されている。第２層及び第５層に実装された連動式カウンタ４１６のうち、重なり合ったもの同士は互いの連動信号を入力するので、第２層及び第５層にある全ての連動式カウンタ４１６は同じカウント数を生成することができる。さらに連動式カウンタ４１６のネットワークがデジタル回路４３１及びアナログ回路４３２と異なる層に実装され得るので、デジタル回路４３１及びアナログ回路４３２の配置によって連動式カウンタ４１６の配置がずれることもなく、しかも連動信号の信号線が迂回することもない。さらに三次元ＬＳＩの各層の間にノイズ対策を施すことにより、連動式カウンタ４１６はデジタル回路４３１及びアナログ回路４３２のノイズに影響されないので、連動式カウンタ４１６は安定に動作する。同様に、デジタル回路４３１及びアナログ回路４３２は、これらの配置場所に関係なく、最短距離の連動式カウンタ４１６からカウント数を入力することができる。このことは、ＬＳＩ設計者がデジタル回路４３１及びアナログ回路４３２の実装層内でカウント数の信号線を引き回す必要がないことを意味するので、このＬＳＩ設計者は、デジタル回路４３１及びアナログ回路４３２を任意の場所に配置しても、カウント数の伝搬遅延時間を一定範囲内に収めることができる。したがって、デジタル回路４３１及びアナログ回路４３２の設計も容易になる。特に、図１２に示すような連動式カウンタ４１６のネットワークは、正方格子状又は六角格子状に配列されたプロセッサが一斉に処理したデータを垂直方向に向かってパイプライン処理するような、シストリックアレイ及び並列画像処理装置に対して効率よくカウント数、つまりクロック信号ＣＬＫの分周信号を供給することができる。
【００４３】
ところで、請求項３、請求項４及び請求項５記載の発明に対応する実施形態のカウンタネットワークを用いると、全ての連動式カウンタ４１６はＬＳＩ全体に渡って同じカウント数を供給することができる。つまりこのカウント数を用いることにより、適当な信号がＬＳＩ全体に同時に分配されるように連動式信号分配回路が設計され得る。
【００４４】
図１３に示すように、請求項６記載の発明に対応する実施形態の連動式信号分配回路は、信号分配用デコーダ４２１によって連動式カウンタ４１６のカウント数を復号することにより、複数の復号結果を生成する。さらにこれらの復号結果のうちの２つがそれぞれ計時開始時刻及び計時終了時刻を表すとすると、信号分配用ラッチ回路４２２が適当な信号ＳＩＧＩＮを入力した場合、信号分配用ラッチ回路４２２は入力時刻から計時終了時刻まで信号ＳＩＧＩＮを記憶し、信号分配用論理ゲート４２３が、計時開始時刻にだけ、信号分配用ラッチ回路４２２によって記憶された信号ＳＩＧＩＮを信号分配用フリップフロップ回路４２４に出力し、信号分配用フリップフロップ回路４２４がクロック信号ＣＬＫに同期した信号ＳＩＧＯＵＴ及び信号ＳＩＧＯＵＴ’を出力する。これにより、連動式信号分配回路は、任意の時間遅延した信号ＳＩＧＩＮから、クロック信号ＣＬＫに同期し、しかもクロック信号ＣＬＫの周期の整数倍の時間だけアクティブである信号ＳＩＧＯＵＴを生成する。
【００４５】
例えば、図１３の場合、信号分配用デコーダ４２１は、０から７までのカウント数を表す連動式カウンタ４１６の３つの出力ＱＡ、ＱＢ及びＱＣと、それらの負論理出力ＱＡ’、ＱＢ’及びＱＣ’と、を入力し、８つのＮＯＲゲートを用いて、０から７までのカウント数からそれぞれ８つの復号結果を生成する。すなわち、８つのＮＯＲゲートはそれぞれ複数（ここでは３つ）の入力端子を備え、分岐マトリクスＸにおいて、連動式カウンタ４１６の出力ＱＡ、ＱＢ及びＱＣは、復号結果０を出力するＮＯＲゲートに分配され、連動式カウンタ４１６の出力ＱＡ’、ＱＢ及びＱＣは、復号結果１を出力するＮＯＲゲートに分配され、連動式カウンタ４１６の出力ＱＡ、ＱＢ’及びＱＣは、復号結果２を出力するＮＯＲゲートに分配され、連動式カウンタ４１６の出力ＱＡ’、ＱＢ’及びＱＣは、復号結果３を出力するＮＯＲゲートに分配され、連動式カウンタ４１６の出力ＱＡ、ＱＢ及びＱＣ’は、復号結果４を出力するＮＯＲゲートに分配され、連動式カウンタ４１６の出力ＱＡ’、ＱＢ及びＱＣ’は、復号結果５を出力するＮＯＲゲートに分配され、連動式カウンタ４１６の出力ＱＡ、ＱＢ’及びＱＣ’は、復号結果６を出力するＮＯＲゲートに分配され、連動式カウンタ４１６の出力ＱＡ’、ＱＢ’及びＱＣ’は、復号結果７を出力するＮＯＲゲートに分配される。そこで、復号結果０から復号結果７までの中から任意の２つを選んで、それぞれ計時開始時刻及び計時終了時刻とすることにより、計時開始時刻がＨｉｇｈレベルになってから計時終了時刻がＨｉｇｈレベルになるまでの時間は、クロック信号ＣＬＫの周期の０倍から７倍となる。さらに８つのＮＯＴゲートが、それぞれ復号結果０から復号結果７までを入力し、それぞれ負論理復号結果０’から負論理復号結果７’までを出力する。したがって、負論理復号結果０’から負論理復号結果７’までを用いることにより、計時開始時刻及び計時終了時刻は負論理で表すこともできる。
【００４６】
さて、図１３の場合、計時開始時刻は負論理復号結果３’であり、計時終了時刻は復号結果５である。そこで連動式信号分配回路が、負論理復号結果３’と復号結果５を用いて任意の時間遅延した信号ＳＩＧＩＮから信号ＳＩＧＯＵＴを生成するために、まず信号分配用ラッチ回路４２２は、２つの入力端子のうちの１つに信号ＳＩＧＩＮを入力し、信号ＱＳ’を出力する。信号分配用論理ゲート４２３は、２つの入力端子に出力信号ＱＳ’及び負論理復号結果３’を入力し、信号Ｊ３を出力する。信号分配用フリップフロップ回路４２４は、Ｊ端子に信号Ｊ３を入力し、Ｋ端子に復号結果５を入力する。また信号分配用フリップフロップ回路４２４のクロック端子にクロック信号ＣＬＫを入力しているので、信号分配用フリップフロップ回路４２４は、クロック信号ＣＬＫの立ち下がりに同期しながら、Ｑ端子から信号ＳＩＧＯＵＴを出力し、Ｑ’端子から信号ＳＩＧＯＵＴ’を出力する。最後に、分岐点Ｙにおいて、信号ＳＩＧＯＵＴが信号分配用ラッチ回路４２２の２つの入力端子のうちのもう１つに分配される。以下では、図１４のタイミングチャートを参照しながら、図１３に示された連動式信号分配回路について説明する。
【００４７】
まず、信号ＳＩＧＩＮがＨｉｇｈレベルになると、信号分配用ラッチ回路４２２は信号ＱＳ’をＬｏｗレベルにする。その後、信号ＳＩＧＩＮがＬｏｗレベルになったとしても、信号ＳＩＧＯＵＴがＨｉｇｈレベルになるまで、信号ＱＳ’はＬｏｗレベルのままである。信号ＱＳ’がＬｏｗレベルになった後、負論理復号結果３’がＬｏｗレベルの場合にのみ、信号分配用論理ゲート４２３は信号Ｊ３をＨｉｇｈレベルにする。つまり信号ＳＩＧＯＵＴがＨｉｇｈレベルになった後、連動式カウンタ４１６のカウント数が３になったならば、信号Ｊ３はＨｉｇｈレベルになる。このとき信号分配用フリップフロップ回路４２４のＪ端子がＨｉｇｈレベルになるので、信号ＳＩＧＯＵＴはクロック信号ＣＬＫの立ち下がり時にＨｉｇｈレベルになる。また、信号ＳＩＧＯＵＴが信号分配用ラッチ回路４２２に入力されるので、信号分配用ラッチ回路４２２はリセットされ、信号ＱＳ’はＨｉｇｈレベルになる。この状態で連動式カウンタ４１６のカウント数が４になったとしても、信号分配用フリップフロップ回路４２４のＪ端子及びＫ端子が共にＬｏｗレベルになるので、信号ＳＩＧＯＵＴはＨｉｇｈレベルのままである。しかしながら、連動式カウンタ４１６のカウント数が５になると、復号結果５がＨｉｇｈレベルになり、信号分配用フリップフロップ回路４２４のＫ端子もＨｉｇｈレベルになる。つまり信号ＳＩＧＯＵＴはクロック信号ＣＬＫの立ち下がり時にＬｏｗレベルになる。図１４から明らかなように、信号ＳＩＧＩＮが入力されると、復号結果３’がＬｏｗレベルである際にクロック信号ＣＬＫが立ち下がった時刻から復号結果５がＨｉｇｈレベルである際にクロック信号ＣＬＫが立ち下がった時刻まで信号ＳＩＧＯＵＴが出力されている。そこでデジタル回路４３１がＬＳＩの何処に配置されようとも、復号結果５の立ち上がり時にデジタル回路４３１は信号ＳＩＧＯＵＴを確実に入力することができる。このような機能はリセット信号、割込信号及び入出力信号など、既に設計されているデジタル回路４３１を殆んど変更することなく１つのシステムＬＳＩを組み込む場合には必要不可欠である。
【００４８】
この他に、図１５に示すように、請求項６記載の発明に対応する実施形態の連動式信号分配回路は、分岐点Ｚにおいて、復号結果５が信号分配用ラッチ回路４２２の２つの入力端子のうちのもう１つに分配されても良い。図１３に示された連動式信号分配回路の場合、信号分配用ラッチ回路４２２は信号ＳＩＧＯＵＴによってリセットされる。したがって、信号ＳＩＧＯＵＴがＨｉｇｈレベルである際に信号ＳＩＧＩＮがＨｉｇｈレベルになったとしても、信号分配用ラッチ回路４２２は信号ＳＩＧＩＮを記憶することができない。これに対して、図１５に示された連動式信号分配回路の場合、信号分配用ラッチ回路４２２は復号結果５によってリセットされる。したがって、信号ＳＩＧＯＵＴがＨｉｇｈレベルである際に信号ＳＩＧＩＮがＨｉｇｈレベルになったとしても、復号結果５がＨｉｇｈレベルでなければ、信号分配用ラッチ回路４２２は信号ＳＩＧＩＮを記憶することができる。つまり、復号結果５がＨｉｇｈレベルからＬｏｗレベルに変った直後に信号ＳＩＧＩＮがＨｉｇｈレベルになったならば、信号分配用ラッチ回路４２２は信号ＳＩＧＩＮを記憶することができる。そこで復号結果５の代りに、信号分配用ラッチ回路４２２の２つの入力端子のうちのもう１つに復号結果４を入力すれば、信号ＳＩＧＯＵＴがＨｉｇｈレベルであったとしても、信号分配用ラッチ回路４２２は信号ＳＩＧＩＮを記憶することができるようになる。
【００４９】
なお、図１３及び１５の信号分配用デコーダ４２１、信号分配用ラッチ回路４２２及び信号分配用論理ゲート４２３にはＮＯＲゲートが用いられているが、ＮＡＮＤゲートなどが用いられても良い。また、図１３及び１５では、計時開始時刻及び計時終了時刻を表すためにそれぞれ負論理復号結果３’及び復号結果５が用いられているが、勿論他の復号結果及び負論理復号結果が用いられても良い。外部から適当な信号ＳＩＧＩＮが入力されると、信号分配用ラッチ回路４２２がこの信号を一旦記憶した後、信号分配用論理ゲート４２３によって計時開始時刻に信号分配用フリップフロップ回路４２４に入力される。信号分配用フリップフロップ回路４２４はクロック信号に同期して入力信号を記憶し、計時終了時刻にリセットされる。これにより入力信号の伝搬遅延時間に関わらず、連動式信号分配回路は計時開始時刻前に到達した入力信号を計時開始時刻から計時終了時刻まで出力することができる。なお入力信号の論理が反転している場合には信号分配用ラッチ回路４２２の前に論理ゲートを加えることにより、連動式信号分配回路は正常に動作することができる。
【００５０】
ここまでは連動式カウンタ４１６、カウンタネットワーク及び連動式信号分配回路について説明してきた。連動式カウンタ４１６が連動用ラッチ回路４１３を備えているので、各々の連動式カウンタ４１６に入力されるクロック信号ＣＬＫの伝搬遅延時間が長くなったとしても、隣接する連動式カウンタ４１６に各々の連動信号が到達するまでの遅延時間がクロック信号ＣＬＫの周期に比べて十分に短ければ、全ての連動式カウンタ４１６は同じカウント数を出力することができる。しかしながら、クロック信号ＣＬＫの周波数が高くなると、各々の連動信号が上記の条件を満すことは難しくなる。そこで以下では、連動式カウンタ４１６をＬＳＩ全体で同期させるために必要な同期式発振回路４１０について説明した後、連動式カウンタ４１６及び同期式発振回路４１０が三次元ＬＳＩに実装される場合について説明する。
【００５１】
まず、図１６に示すように、同期式発振回路４１０は、Ａ側発振用論理ゲート４０１ａ、Ａ側発振用コンデンサ４０４ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用コンデンサ４０４ｂから構成される発振部分、Ａ側同期用ラッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、Ｂ側同期用ラッチ回路４０５ｂ及びＢ側同期用論理ゲート４０６ｂから構成される同期部分、及び初期化用論理ゲート４０２から構成され、発振部分と同期部分はそれぞれＡ側とＢ側の２つに分割される。また図１６では、同期式発振回路４１０が他の４つの同期式発振回路４１０から同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’を入力するものとする。なお図１６において、Ａ側発振用論理ゲート４０１ａ、Ｂ側発振用論理ゲート４０１ｂ、Ａ側同期用ラッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、Ｂ側同期用ラッチ回路４０５ｂ、Ｂ側同期用論理ゲート４０６ｂ及び初期化用論理ゲート４０２には、全てＮＯＲゲートが用いられているが、勿論ＮＡＮＤゲートなど他の論理ゲートが用いられても良い。
【００５２】
発振部分では、Ａ側発振用論理ゲート４０１ａ、Ａ側発振用コンデンサ４０４ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用コンデンサ４０４ｂが環状に配線され、さらにＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力と入力が、それぞれＡ側発振用抵抗４０３ａ及びＢ側発振用抵抗４０３ｂを用いて配線される。すなわち、Ａ側発振用論理ゲート４０１ａは複数（ここでは３つ）の入力端子を備え、各々の入力端子が、Ａ側発振用コンデンサ４０４ａの１つの端子、初期化用論理ゲート４０２の出力端子及びＡ側同期用ラッチ回路４０５ａの出力端子に配線される。さらにＡ側発振用抵抗４０３ａが、Ａ側発振用コンデンサ４０４ａに接続されたＡ側発振用論理ゲート４０１ａの入力端子と、Ａ側発振用論理ゲート４０１ａの出力端子との間を接続する。同様に、Ｂ側発振用論理ゲート４０１ｂは複数（ここでは２つ）の入力端子を備え、各々の入力端子が、Ｂ側発振用コンデンサ４０４ｂの１つの端子、初期化用論理ゲート４０２の出力端子及びＢ側同期用ラッチ回路４０５ｂの出力端子に配線される。さらにＢ側発振用抵抗４０３ｂが、Ｂ側発振用コンデンサ４０４ｂに接続されたＢ側発振用論理ゲート４０１ｂの入力端子と、Ｂ側発振用論理ゲート４０１ｂの出力端子との間を接続する。最後に、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂの開放端子が、それぞれＢ側発振用論理ゲート４０１ｂ及びＡ側発振用論理ゲート４０１ａの出力端子に接続される。
【００５３】
さて、Ａ側発振用論理ゲート４０１ａの出力端子の電圧がＨｉｇｈレベルである場合、分岐点Ｅの電圧もＨｉｇｈレベルになる。したがってクロック信号ＣｌｏｃｋＡもＨｉｇｈレベルになる。また分岐点Ｅ及びＦにおいて、Ａ側発振用論理ゲート４０１ａの出力端子から供給される電流は、クロック信号ＣｌｏｃｋＡ、Ａ側発振用抵抗４０３ａ、Ｂ側発振用コンデンサ４０４ｂ及び初期化用論理ゲート４０２に分配される。Ａ側発振用抵抗４０３ａに分配された電流は、分岐点Ｇにおいて、Ａ側発振用論理ゲート４０１ａ及びＡ側発振用コンデンサ４０４ａに分配される。分岐点Ｇの電圧が分岐点Ｅ及びＦの電圧と等しくなるまで、Ａ側発振用コンデンサ４０４ａは、分配された電流を入力する。分岐点Ｇの電圧がＨｉｇｈレベルになると、分岐点Ｈの電圧もＨｉｇｈレベルになるので、同期信号ＳｙｎｃｈＡ０’もＨｉｇｈレベルになる。さらにＡ側発振用論理ゲート４０１ａの１つの入力端子の電圧がＨｉｇｈレベルになるので、Ａ側発振用論理ゲート４０１ａの出力端子の電圧がＬｏｗレベルになる。一方で、Ａ側発振用論理ゲート４０１ａの出力端子の電圧がＬｏｗレベルの場合、分岐点Ｇの電圧が分岐点Ｅ及びＦの電圧と等しくなるまで、Ａ側発振用コンデンサ４０４ａは電流を出力する。この電流は、分岐点Ｇにおいて、Ａ側発振用論理ゲート４０１ａ及びＡ側発振用抵抗４０３ａに分配される。Ａ側発振用抵抗４０３ａに分配された電流は、分岐点Ｅにおいて、Ｂ側発振用コンデンサ４０４ｂからの電流と合流し、Ａ側発振用論理ゲート４０１ａの出力端子に流入する。分岐点Ｇの電圧がＬｏｗレベルになると、分岐点Ｈの電圧もＬｏｗレベルになるので、同期信号ＳｙｎｃｈＡ０’もＬｏｗレベルになる。さらにＡ側発振用論理ゲート４０１ａの他の入力端子の電圧もＬｏｗレベルになると、Ａ側発振用論理ゲート４０１ａの出力端子の電圧がＨｉｇｈレベルになる。
【００５４】
同様に、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＨｉｇｈレベルである場合、分岐点Ｉの電圧もＨｉｇｈレベルになる。したがってクロック信号ＣｌｏｃｋＢもＨｉｇｈレベルになる。また分岐点Ｉ、Ｊ及びＫにおいて、Ｂ側発振用論理ゲート４０１ｂの出力端子から供給される電流は、クロック信号ＣｌｏｃｋＢ、Ｂ側発振用抵抗４０３ｂ、Ａ側発振用コンデンサ４０４ａ及び初期化用論理ゲート４０２に分配される。Ｂ側発振用抵抗４０３ｂに分配された電流は、分岐点Ｌにおいて、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用コンデンサ４０４ｂに分配される。分岐点Ｌの電圧が分岐点Ｉ、Ｊ及びＫの電圧と等しくなるまで、Ｂ側発振用コンデンサ４０４ｂは、分配された電流を入力する。分岐点Ｌの電圧がＨｉｇｈレベルになると、分岐点Ｍの電圧もＨｉｇｈレベルになるので、同期信号ＳｙｎｃｈＢ０’もＨｉｇｈレベルになる。さらにＢ側発振用論理ゲート４０１ｂの１つの入力端子の電圧がＨｉｇｈレベルになるので、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＬｏｗレベルになる。一方で、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＬｏｗレベルの場合、分岐点Ｌの電圧が分岐点Ｉ、Ｊ及びＫの電圧と等しくなるまで、Ｂ側発振用コンデンサ４０４ｂは電流を出力する。この電流は、分岐点Ｌにおいて、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用抵抗４０３ｂに分配される。Ｂ側発振用抵抗４０３ｂに分配された電流は、分岐点Ｊにおいて、Ａ側発振用コンデンサ４０４ａからの電流と合流し、Ｂ側発振用論理ゲート４０１ｂの出力端子に流入する。分岐点Ｌの電圧がＬｏｗレベルになると、分岐点Ｍの電圧もＬｏｗレベルになるので、同期信号ＳｙｎｃｈＢ０’もＬｏｗレベルになる。さらにＢ側発振用論理ゲート４０１ｂの他の入力端子の電圧もＬｏｗレベルになると、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＨｉｇｈレベルになる。
【００５５】
なお、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂに蓄えられる電荷量は、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力端子の電圧の差に依存する。
【００５６】
ここでＡ側発振用抵抗４０３ａ及びＢ側発振用抵抗４０３ｂの抵抗値を共にＲオームとし、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂの容量を共にＣファラッドとすると、発振部分は、時定数ＲＣに応じて自励発振をすることにより、２つのクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢと、２つの同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’を生成することができる。
【００５７】
同期部分では、同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’に応じて、Ａ側同期用ラッチ回路４０５ａとＡ側同期用論理ゲート４０６ａ、及びＢ側同期用ラッチ回路４０５ｂとＢ側同期用論理ゲート４０６ｂが、それぞれＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂを制御する。
【００５８】
すなわち、Ａ側同期用論理ゲート４０６ａの複数の入力端子（ここでは４つ）に、それぞれ同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ４’が入力され、Ａ側同期用論理ゲート４０６ａの出力端子がＡ側同期用ラッチ回路４０５ａの１つの入力端子に配線される。またＡ側同期用ラッチ回路４０５ａのもう１つの入力端子に同期信号ＳｙｎｃＡＯ’が入力される。したがって、同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ４’の全てがＬｏｗレベルである場合、Ａ側同期用ラッチ回路４０５ａの出力信号ＱＳＡ’はＬｏｗレベルになる。さらに同期信号ＳｙｎｃＡ０’がＬｏｗレベルであれば、Ａ側発振用論理ゲート４０１ａの出力端子はＨｉｇｈレベルになることができる。ただし、同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ４’のうちいずれか１つでもＨｉｇｈレベルである場合、同期信号ＳｙｎｃＡ０’がＨｉｇｈレベルになれば、Ａ側同期用ラッチ回路４０５ａの出力信号ＱＳＡ’はＨｉｇｈレベルになる。しかも同期信号ＳｙｎｃＡ０’が再度Ｌｏｗレベルになっても、Ａ側同期用ラッチ回路４０５ａの出力信号ＱＳＡ’はＨｉｇｈレベルのままである。したがって同期信号ＳｙｎｃＡ０’、ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ４’の全てがＬｏｗレベルにならなければ、Ａ側発振用論理ゲート４０１ａの出力端子はＨｉｇｈレベルになることができない。
【００５９】
同様に、Ｂ側同期用論理ゲート４０６ｂの複数の入力端子（ここでは４つ）に、それぞれ同期信号ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’が入力され、Ｂ側同期用論理ゲート４０６ｂの出力端子がＢ側同期用ラッチ回路４０５ｂの１つの入力端子に配線される。またＢ側同期用ラッチ回路４０５ｂのもう１つの入力端子に同期信号ＳｙｎｃＢＯ’が入力される。したがって、同期信号ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’の全てがＬｏｗレベルである場合、Ｂ側同期用ラッチ回路４０５ｂの出力信号ＱＳＢ’はＬｏｗレベルになる。さらに同期信号ＳｙｎｃＢ０’がＬｏｗレベルであれば、Ｂ側発振用論理ゲート４０１ｂの出力端子はＨｉｇｈレベルになることができる。ただし、同期信号ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’のうちいずれか１つでもＨｉｇｈレベルである場合、同期信号ＳｙｎｃＢ０’がＨｉｇｈレベルになれば、Ｂ側同期用ラッチ回路４０５ｂの出力信号ＱＳＢ’はＨｉｇｈレベルになる。しかも同期信号ＳｙｎｃＢ０’が再度Ｌｏｗレベルになっても、Ｂ側同期用ラッチ回路４０５ｂの出力信号ＱＳＢ’はＨｉｇｈレベルのままである。したがって同期信号ＳｙｎｃＢ０’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’の全てがＬｏｗレベルにならなければ、Ｂ側発振用論理ゲート４０１ｂの出力端子はＨｉｇｈレベルになることができない。
【００６０】
これにより同期部分は、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相と周期を、同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’の位相と周期に合わせることができる。
【００６１】
初期化用論理ゲート４０２は、電源投入時などにＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂを制御することにより、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相を決定するものである。図１６の場合、初期化用論理ゲート４０２として２入力ＮＯＲゲートが用いられている。この初期化用論理ゲート４０２の２つの入力端子が、それぞれＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力端子に配線され、しかも初期化用論理ゲート４０２の出力信号Ｏｓｃ’がＡ側発振用論理ゲート４０１ａの入力端子のうちの１つに入力されているので、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力端子の電圧が共にＬｏｗレベルの時だけ、出力信号Ｏｓｃ’はＨｉｇｈレベルになる。このような状態は、Ａ側発振用論理ゲート４０１ａ、Ａ側発振用抵抗４０３ａ、Ａ側発振用コンデンサ４０４ａ、Ａ側同期用ラッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、Ｂ側発振用論理ゲート４０１ｂ、Ｂ側発振用抵抗４０３ｂ、Ｂ側発振用コンデンサ４０４ｂ、Ｂ側同期用ラッチ回路４０５ｂ、Ｂ側同期用論理ゲート４０６ｂ及び初期化用論理ゲート４０２の低品質及び故障が原因である場合、及びノイズにより同期式発振回路４１０が誤動作した場合を除いて、電源投入時に限られる。したがって初期化用論理ゲート４０２は、電源投入時にＡ側発振用論理ゲート４０１ａの出力端子の電圧をＬｏｗレベルに固定することができる。これにより、Ｂ側発振用論理ゲート４０１ｂの出力端子の電圧がＨｉｇｈレベルになるので、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相が電源投入時に決定される。
【００６２】
なお、図１６では同期式発振回路４１０が他の４つの同期式発振回路４１０から同期信号を入力する場合を示したが、接続される同期式発振回路４１０の数に応じてＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力数を変更するか、さもなくばＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力端子のうち不必要なものをプルダウンすれば良い。
【００６３】
図１６の同期式発振回路４１０は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）及びＥＣＬ（エミッタ結合論理回路）など多くの半導体技術を用いて実装することができる。ただしＣＭＯＳ（相補形金属酸化膜半導体）のようなＦＥＴ（電界効果型トランジスタ）を用いた場合には、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂに蓄えられた電荷がＡ側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッチ回路４０５ｂの入力端子に一斉に流れた場合、Ａ側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッチ回路４０５ｂのいずれかが破壊される恐れがある。図１７に示すように、同期式発振回路４１０では、この問題を回避するためにＡ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂが用いられる。これにより、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂに蓄えられた電荷が、Ａ側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッチ回路４０５ｂの入力端子に一斉に流れることはない。またＡ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂにより、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの入力端子に流れる電流が減少するので、Ａ側入力抵抗４０７ａとＡ側発振用コンデンサ４０４ａ、及びＢ側入力抵抗４０７ｂとＢ側発振用コンデンサ４０４ｂから求められる時定数の精度も上がる。なおＡ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂの抵抗値を共にＲ０オームとする。抵抗値Ｒ０は電源電圧、Ａ側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッチ回路４０５ｂの入力特性、及び容量Ｃなどを参考にして決定する。
【００６４】
さて、ＬＳＩ技術を用いて論理ゲートのみならず抵抗及びコンデンサを実現したとしても、図１６及び１７の個々の部品の性能にはばらつきが生じる。まして同期式発振回路４１０に望み通りのクロック周波数を発生させることは困難である。そこで図１８に示すように、Ａ側発振用コンデンサ４０４ａの代りに水晶振動子４０８を用いることにより、同期式発振回路４１０が水晶振動子４０８の振動数に合わせて自励発振することができる。ただしＢ側発振用コンデンサ４０４ｂの容量Ｃは、同期式発振回路４１０がおおよそ水晶振動子４０８の振動数で自励発振するような値に設定する必要がある。
【００６５】
ここまでは同期式発振回路４１０単体の回路構成について説明してきた。以下では、複数（ここでは３個）の同期式発振回路４１０ａ〜４１０ｃが接続された場合に、同期式発振回路４１０ａ〜４１０ｃがお互いにどのように同期を取るのか、タイミングチャートを用いて説明する。なおＣＭＯＳの場合、入力インピーダンスが高い上、入力電圧のしきい値が電源電圧と接地電圧の中央に設定され得るので、以下のタイミングチャートはＣＭＯＳを念頭に作成されている。ただしＴＴＬ及びＥＣＬなどの場合でも、タイミングチャートは同様の波形となる。
【００６６】
まず図１９に示すように、３つの同期式発振回路４１０ａ〜４１０ｃが接続された場合を考える。なお、図１９において、同期式発振回路４１０ａ〜４１０ｃをＳＯＵと略記する。各々の同期式発振回路４１０ａ〜４１０ｃの同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’は、それぞれ残りの同期式発振回路４１０ａ〜４１０ｃのＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂに入力される。したがってＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂは２入力論理ゲートであれば良い。これら３つの同期式発振回路４１０ａ〜４１０ｃが安定して自励発振しているとき、同期式発振回路４１０ａのタイミングチャートを図２０に示す。なお、全ての同期式発振回路４１０ａ〜４１０ｃは対称的なので、同期式発振回路４１０ｂ及び４１０ｃのタイミングチャートも同様である。
【００６７】
図２０から明らかなように、同期式発振回路４１０ａ〜４１０ｃが自励発振している場合には、クロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢが同時にＨｉｇｈレベル（Ｈレベル）になることはない。そのため初期化用論理ゲート４０２の出力は常にＬｏｗレベル（Ｌレベル）となる。またＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの真理値表の非対称性に従い、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂの電圧が放電によりＡ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの入力電圧のしきい値に到達した時点を起点として同期式発振回路４１０ａ〜４１０ｃが自励発振する。
【００６８】
図２１に示すように、同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’の波形が何らかの理由により短くなった場合、同期式発振回路４１０は同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’に関係なく動作する。したがってクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢに対して影響はない。なお、同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’を生成する同期式発振回路４１０は、同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’を同期信号ＳｙｎｃＡ０’、ＳｙｎｃＡ２’、ＳｙｎｃＢ０’及びＳｙｎｃＢ２’の位相に合わせるように動作する。
【００６９】
図２２に示すように、同期信号ＳｙｎｃＡ２’及びＳｙｎｃＢ２’の波形が何らかの理由により長くなった場合、同期式発振回路４１０ａは、同期信号ＳｙｎｃＢ０’（又はＳｙｎｃＡ０’）の位相を同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の位相に合わせるように動作する。したがってクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢの周期は同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の周期に合わせて長くなる。
【００７０】
図２３に示すように、同期信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’の波形が何らかの理由により短くなり、同期信号ＳｙｎｃＡ２’及びＳｙｎｃＢ２’の波形が何らかの理由により長くなった場合、同期式発振回路４１０ａは同期信号ＳｙｎｃＢ０’（又はＳｙｎｃＡ０’）の位相を同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の位相に合わせるように動作する。したがってクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢの周期は同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の周期に合わせて長くなる。
【００７１】
上記より、３つの同期式発振回路４１０ａ〜４１０ｃは、これらのうち最も周期が長いものに同期することが判る。このことは、時定数が微妙に異なる同期式発振回路４１０が接続された場合にも成り立つ。
【００７２】
図２４に示すように、電源投入時に全ての信号の電圧は０ボルトとなるので、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力、つまりクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢはＬレベルと見なされる。したがって初期化用論理ゲート４０２の出力、つまり信号Ｏｓｃ’は直ちにＨレベルに変化する。同時にクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢもＨレベルに変化する。しかしながら信号Ｏｓｃ’がＨレベルになると、クロック信号ＣｌｏｃｋＡは強制的にＬレベルに変更されるので、結果としてクロック信号ＣｌｏｃｋＢのみがＨレベルとなる。このとき信号Ｏｓｃ’はＬレベルになり、その後Ｌレベルを持続する。これにより電源投入後、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相が一意に決定される。
【００７３】
ここまでは同期式発振回路４１０を３つ接続した場合のタイミングチャートについて説明したが、３つの同期式発振回路４１０のうち少なくとも１つに、同期式発振回路４１０を用いた場合も同様の動作をする。ただし水晶振動子４０８の周期は一定であると見なせるので、水晶振動子４０８を含まない同期式発振回路４１０の位相が、水晶振動子４０８を含む同期式発振回路４１０の位相に合うように、水晶振動子４０８を含まない同期式発振回路４１０の波形の長さが優先的に変化する。したがって、同期式発振回路４１０のネットワークにおいて、水晶振動子４０８を含む同期式発振回路４１０が少なくとも１つあれば、ネットワーク全体のクロック周波数を一定に保つことができる。
【００７４】
さて、同期式発振回路４１０は、必ずしも図１９のように他の全ての同期式発振回路４１０と接続される必要はない。そこで以下では、同期式発振回路４１０が規則的に配列された場合について説明する。
【００７５】
図２５に示すように、二次元発振回路ネットワークは、正方格子状に配列された同期式発振回路４１０を隣接同士接続したネットワークである。この場合、Ａ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力数は４となる。なお、辺縁の同期式発振回路４１０において、接続先のないＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの入力はプルアップ又はプルダウンされるものとする。同期式発振回路４１０を正方格子状に配列する代りに、図２６に示すように六角格子状に配列して隣接同士を接続することもできる。このように同期式発振回路４１０が規則的に配置されることにより、全ての同期信号用信号線の長さがほぼ等しくなるので、同期式発振回路４１０は互いに同期し易くなる。したがって、パイプライン処理装置、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、シストリックアレイ、データフロープロセッサ、及び並列画像処理装置のように大規模で規則的なデジタル回路４３１に対して、これらの二次元ネットワークは、外部からのクロック信号を分配する場合に比べて、クロック信号を容易に供給することができる。
【００７６】
そこで、正方格子状に配列された同期式発振回路４１０が、図１２に示すように三次元ＬＳＩに実装された連動式カウンタ４１６、デジタル回路４３１及びアナログ回路４３２にクロック信号を供給する場合を考えてみる。
【００７７】
例えば、図２７の場合、正方格子状に配列された同期式発振回路４１０が第４層に実装され、正方格子状に配列された連動式カウンタ４１６が第２層及び第６層に実装され、デジタル回路４３１が第１層、第３層及び第５層に実装され、アナログ回路４３２が第７層に実装されている。つまり、図１２の第４層に、正方格子状に配列された同期式発振回路４１０が挿入されている。なお、図２７において、太線は連動信号を表し、細線は同期信号を表し、破線はクロック信号を表す。また連動信号、同期信号及びクロック信号を除く信号線は省略されているが、連動式カウンタ４１６カウント数の信号線は、図１２と同様に配線されているものとする。このとき第４層にある全ての同期式発振回路４１０は同じ位相と周期のクロック信号を生成するので、第２層及び第６層に実装された全ての連動式カウンタ４１６は、同じ位相と周期のクロック信号を入力することができる。したがって、第２層及び第６層に実装された各々の連動式カウンタ４１６を用いることにより、第１層、第３層及び第５層に実装された全てのデジタル回路４３１と、第７層に実装された全てのアナログ回路４３２は、リセット信号及び割り込み信号のような、三次元ＬＳＩの外部から入力される大域信号を一斉に入力することができるばかりでなく、互いに適当なタイミングで通信をすることができる。
【００７８】
なお、図２７の場合、正方格子状に配列された同期式発振回路４１０が第４層に実装されているが、三次元ＬＳＩにおいて垂直方向の配線距離は水平方向の配線距離に比べて極めて短くなるので、各々の同期式発振回路４１０のクロック信号の伝搬遅延時間は無視できるほど小さいと見なされる。したがって、正方格子状に配列された同期式発振回路４１０は、第１層など他の層に実装されても良い。また、図１１に示された連動式カウンタ４１６と同様に、正方格子状に配列された同期式発振回路４１０が複数の層に実装されても良い。
【００７９】
以上、本実施形態を説明したが、本発明は上述の実施形態には限定されることはなく、当業者であれば種々なる態様を実施可能であり、本発明の技術的思想を逸脱しない範囲において本発明の構成を適宜改変できることは当然であり、このような改変も、本発明の技術的範囲に属するものである。
【００８０】
【発明の効果】
請求項１〜２記載の発明によれば、連動式カウンタは、位相が異なる複数の連動信号を入力したとしても、連動式カウンタは、これらの連動信号の中から最も位相が遅れたものを選んで連動信号を生成すると共に、連動信号の位相に合わせたカウント数を出力することができる。したがって、複数の連動式カウンタがＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）全体に分散されたとしても、全ての連動式カウンタが互いに連動信号を通信するならば、全ての連動式カウンタの連動信号の位相は最も遅れたものに一致し、これらの連動式カウンタのカウント数も一致する。これらのカウント数はクロック信号の整数倍の時間を表しているので、これらの連動式カウンタは、ＬＳＩ全体に同一のタイマ信号を供給することができる。また、これらのカウント数はクロック信号の分周信号となるので、これらの連動式カウンタはＬＳＩ全体に同一の分周信号も供給することができる。一方で、近年のＬＳＩの大規模化及びクロック信号の高速化により、ＬＳＩには消費電力の低減が求められているので、ＬＳＩ設計者はＬＳＩの部分毎に細かくクロック制御をしなければならない。しかしながら、長距離配線による伝搬遅延時間の顕在化及びクロックスキューの問題により、ＬＳＩ設計者は、クロック信号を単純に分周しただけではタイミング設計を行うことが困難になってきている。そこで本発明を用いることにより、ＬＳＩ設計者は、高周波数のクロック信号に対応したＬＳＩを容易に設計することができるようになる。
【００８１】
請求項３及び４記載の発明によれば、カウンタネットワークは、連動信号の配線量を抑えながら、パイプライン処理装置、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、シストリックアレイ、データフロープロセッサ、及び並列画像処理装置など大規模になればなるほど性能が向上する並列システムの全体に、クロック信号に同期した分周信号及びタイマ信号を供給することができるので、ＬＳＩ設計者は伝搬遅延時間の問題を回避しながら大規模な並列システムを設計することができる。特に、同期式発振回路から構成されるネットワークを用いた場合、このネットワークはクロック信号を生成するので、ＬＳＩ設計者は、ＬＳＩの外部からクロック信号を供給する必要がなくなる。そこで連動式カウンタがクロック信号をＮ分周して、Ｎ分周信号を生成した場合、隣接する連動式カウンタが生成するＮ分周信号の位相差は、２π／Ｎラジアン以下、つまりクロック信号の１周期以内である。つまり、同期式発振回路が高周波数のクロック信号を生成し、しかもＮが大きくなればなるほど、Ｎ分周信号の位相差は０ラジアンに近づく。したがって、ＬＳＩ設計者は、高周波のクロック信号を用いたＬＳＩを容易に設計できるようになる。
【００８２】
請求項５記載の発明によれば、連動式カウンタの配置が容易になるので、連動式カウンタのネットワークは、プロセッサ及び演算回路などのデジタル回路に分周信号及びタイマ信号を安定的に供給することができる。しかもこれらのデジタル回路はどの連動式カウンタからでも分周信号及びタイマ信号を入力することができるので、ＬＳＩ設計者はデジタル回路を自由に配置することができる。
【００８３】
請求項６記載の発明によれば、ＬＳＩ全体に配置されたデジタル回路及びアナログ回路はＬＳＩの任意の場所から発信された信号を同時に受信することができる。特にシステムＬＳＩのように１つのＬＳＩに複数の機能ブロックが実装される場合、クロック信号の周波数が高くなればなるほど、リセット信号、割込信号及び入出力信号のタイミングが合うように個々の機能ブロックの設計を変更することは難しくなる。しかしながら本発明を用いることにより個々の機能ブロックの配置に関係なく、最大伝搬遅延時間のみを考慮するだけでリセット信号、割込信号及び入出力信号のタイミングを制御することができるので、ＬＳＩ設計者はこれらの機能ブロックの設計を殆んど変更することなくこれらの機能ブロックを１つのＬＳＩの中に実装することができるようになる。また、ＳＩＭＤ（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｓｔｒｅａｍ  Ｍｕｌｔｉ  Ｄａｔａ  Ｓｔｒｅａｍ）型マルチプロセッサのように、多数のプロセッサが同じ命令を入力する場合、命令を記憶しているメモリから各プロセッサへの信号の伝搬遅延時間が異なるにも関わらず、全てのプロセッサが同じタイミングで動作しなければならない。しかしながら本発明を用いることにより、クロック周波数に依らず、命令を全てのプロセッサに同時に供給することができるので、ＬＳＩ設計者は容易にプロセッサを設計することができるようになる。さらに、同期式発振回路から構成されるネットワークを用いた場合、同期式発振回路がクロック信号を生成することにより、クロック信号の周波数が高くても全ての連動式カウンタは一斉に動作することができる。三次元ＬＳＩ技術を用いることにより、連動式カウンタ及び同期式発振回路はそれ以外のデジタル回路及びアナログ回路から容易に分離されるので、ＬＳＩ設計者は、連動式カウンタ及び同期式発振回路と、連動式カウンタ及び同期式発振回路を除いたデジタル回路及びアナログ回路と、を独立に高速化することができる。
【図面の簡単な説明】
【図１】基本的な連動式カウンタの回路図である。
【図２】同期式カウンタが６まで数える連動式カウンタの回路図である。
【図３】３つの連動式カウンタから構成されるネットワークのブロック図である。
【図４】３つの連動式カウンタが同期した場合のタイミングチャートである。
【図５】３つの連動式カウンタのうち１つの位相が進んだ場合のタイミングチャートである。
【図６】３つの連動式カウンタのうち１つの位相が遅れた場合のタイミングチャートである。
【図７】３つの連動式カウンタの位相が異なる場合のタイミングチャートである。
【図８】正方格子状に配列された連動式カウンタから構成されるネットワークのブロック図である。
【図９】六角格子状に配列された連動式カウンタから構成されるネットワークのブロック図である。
【図１０】互いの距離が等しくなるように配列された連動式カウンタから構成されるネットワークのブロック図である。
【図１１】格子が重なるように連動式カウンタを積層した場合の説明図である。
【図１２】連動式カウンタ、デジタル回路及びアナログ回路を積層した場合の説明図である。
【図１３】信号分配用フリップフロップ回路の出力によって信号分配用ラッチ回路がリセットされる場合において、信号分配用デコーダの出力のうち３番及び５番を用いて出力信号を生成する連動式信号分配回路の回路図である。
【図１４】信号分配用デコーダの出力のうち３番及び５番を用いて出力信号を生成する連動式信号分配回路のタイミングチャートである。
【図１５】信号分配用デコーダの出力によって信号分配用ラッチ回路がリセットされる場合において、信号分配用デコーダの出力のうち３番及び５番を用いて出力信号を生成する連動式信号分配回路の回路図である。
【図１６】基本的な同期式発振回路の回路図である。
【図１７】入力抵抗を用いた同期式発振回路の回路図である。
【図１８】水晶振動子を用いた場合の同期式発振回路の回路図である。
【図１９】３つの同期式発振回路から構成されるネットワークのブロック図である。
【図２０】３つの同期式発振回路が同期した場合のタイミングチャートである。
【図２１】３つの同期式発振回路のうち１つの位相が進んだ場合のタイミングチャートである。
【図２２】３つの同期式発振回路のうち１つの位相が遅れた場合のタイミングチャートである。
【図２３】３つの同期式発振回路の位相が異なる場合のタイミングチャートである。
【図２４】３つの同期式発振回路に電源が投入された場合のタイミングチャートである。
【図２５】正方格子状に配列された同期式発振回路から構成されるネットワークのブロック図である。
【図２６】六角格子状に配列された同期式発振回路から構成されるネットワークのブロック図である。
【図２７】連動式カウンタ、同期式発振回路、デジタル回路及びアナログ回路を積層した場合の説明図である。
【符号の説明】
４０１ａ  Ａ側発振用論理ゲート
４０１ｂ  Ｂ側発振用論理ゲート
４０２    初期化用論理ゲート
４０３ａ  Ａ側発振用抵抗
４０３ｂ  Ｂ側発振用抵抗
４０４ａ  Ａ側発振用コンデンサ
４０４ｂ  Ｂ側発振用コンデンサ
４０５ａ  Ａ側同期用ラッチ回路
４０５ｂ  Ｂ側同期用ラッチ回路
４０６ａ  Ａ側同期用論理ゲート
４０６ｂ  Ｂ側同期用論理ゲート
４０７ａ  Ａ側入力抵抗
４０７ｂ  Ｂ側入力抵抗
４０８    水晶振動子
４１０    同期式発振回路
４１１    同期式カウンタ
４１２ａ  終り値判定用論理ゲート
４１２ｂ  終り値判定用論理回路
４１３    連動用ラッチ回路
４１４    連動用論理ゲート
４１５    カウント用論理ゲート
４１６    連動式カウンタ
４２１    信号分配用デコーダ
４２２    信号分配用ラッチ回路
４２３    信号分配用論理ゲート
４２４    信号分配用フリップフロップ回路
４３１    デジタル回路
４３２    アナログ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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