(57)【特許請求の範囲】
【請求項１】
前段の回路と後段の回路との間でプロトコルの変換を行うプロトコル変換回路であって、
前段回路からの入力データを記憶するデータ記憶手段と、
外部から与えられるプロトコル変換のためのパラメータであって、外部から指定される時間間隔ごとに異なる値を取りうるパラメータを用いて、データ記憶手段に記憶されているデータを後段回路に出力するための出力イネーブル信号を生成する出力イネーブル信号生成手段と、
該出力イネーブル信号に基づいてデータ記憶手段に対して出力データ読出しのアドレスを指定するアドレス指定手段とを備えることを特徴とするプロトコル変換回路。
【請求項２】
前記プロトコル変換回路がソフトウェア無線装置に備えられ、
前記プロトコル変換のためのパラメータが、該ソフトウェア無線装置全体を制御する中央処理装置から与えられることを特徴とする請求項１記載のプロトコル変換回路。
【請求項３】
前記プロトコル変換回路がソフトウェア無線装置に備えられ、
前記プロトコル変換のためのパラメータが、該ソフトウェア無線装置内部の前記後段回路側から与えられることを特徴とする請求項１記載のプロトコル変換回路。
【請求項４】
前記指定される時間間隔が、前記プロトコル変換のためのパラメータの１つであることを特徴とする請求項１記載のプロトコル変換回路。
【請求項５】
前記データ記憶部に前記指定時間間隔において最初の入力データの記憶が開始される時点で、前記出力イネーブル信号生成手段に対してスタート信号を出力するスタート信号生成手段をさらに備え、
前記出力イネーブル信号生成手段が、該スタート信号の入力時点から前記パラメータの１つによって指定される所定のクロック数だけ遅れた出力イネーブル信号を生成することを特徴とする請求項１記載のプロトコル変換回路。
【請求項６】
前記プロトコル変換のパラメータをプロトコル変換のモードに対応して格納するパラメータレジスタをさらに備え、
外部から与えられるプロトコル変換モード信号の変化に対応して、前記出力イネーブル信号生成手段が該パラメータレジスタの格納内容に基づいて出力イネーブル信号を生成することを特徴とする請求項１記載のプロトコル変換回路。
【請求項７】
前記プロトコル変換回路の後段に、前記データ記憶手段から出力されるデータの間にデータとして“０”を挿入する０データ挿入手段をさらに備えることを特徴とする請求項１記載のプロトコル変換回路。
【請求項８】
前記前記データ転送のためのパラメータの１つがプロトコル変換の実行の可／否を示すパラメータであり、
該パラメータが実行の否を示す時、前記前段回路から入力されたデータをそのまま後段回路に出力するデータスルー手段をさらに備えることを特徴とする請求項１記載のプロトコル変換回路。
【請求項９】
２つの前段回路と該各前段回路に対応する２つの後段回路との間でプロトコル変換を行う回路であって、
２つの前段回路からの入力データをそれぞれ記憶する２つのデータ記憶手段と、
該２つのデータ記憶手段に、外部から指定される時間間隔ごとに最初のデータの記憶が開始される時点で該各データ記憶手段から出力されるスタート信号を受信し、２つのデータ記憶手段の両方からスタート信号を受信した時にリアルスタート信号を出力するスタート信号生成手段と、
外部から与えられ、前記指定時間間隔ごとに異なる値を取りうるプロトコル変換のためのパラメータを用いて、該各データ記憶手段に記憶されているデータを後段回路に出力するための２つのデータ記憶手段に対して共通の出力イネーブル信号であって、前記リアルスタート信号の入力時点から前記パラメータの１つとしての所定のクロック数だけ遅れた出力イネーブル信号を生成し、各データ記憶手段に与える出力イネーブル信号生成手段とを備えることを特徴とするプロトコル変換回路。
【請求項１０】
２つの前段回路と各前段回路に対応する２つの後段回路との間でプロトコル変換を行う回路であって、
２つの前段回路からの入力データをそれぞれ記憶する２つのデータ記憶手段と
該２つのデータ記憶手段に、外部から指定される時間間隔ごとに最初のデータの記憶が開始される時点で該各データ記憶手段から出力されるスタート信号を受信し、２つのデータ記憶手段の両方から該スタート信号を受信した時にリアルスタート信号を出力するスタート信号生成手段と、
外部から与えられ、前記指定時間間隔ごとに異なる値を取りうるプロトコル変換のパラメータを用いて、該各データ記憶手段に記憶されているデータを後段回路に出力するための、該２つのデータ記憶手段に対するそれぞれ独立の出力イネーブル信号であって、前記リアルスタート信号の入力時点から前記パラメータの１つとしての所定のクロック数だけ遅れた出力イネーブル信号を生成し、各データ記憶手段に与える２つの出力イネーブル信号生成手段とを備えることを特徴とするプロトコル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信回路における通信プロトコルの変換や、バスを用いたデータ転送時におけるバスプロトコルの変換方式に係り、さらに詳しくは例えばソフトウェア無線装置において、各種の通信方式に対応してリコンフィギュラブル回路の構成をダイナミックに変更して、各種の通信方式に対応するためのプロトコル変換回路に関する。
【背景技術】
【０００２】
近年ソフトウェア無線装置（ＳＤＲ、ソフトウェア・デファインド・ラジオ）が実用化の段階に入っている。このソフトウェア無線装置は、例えば各種の携帯電話における通信方式に１台の装置で対応するために、例えばフィールド・プログラマブル・ゲート・アレーのようなリコンフィギュラブル・ロジックなどを用いて回路構成をダイナミックに変更し、通信方式の相違を吸収できる無線装置である。【０００３】
図１はそのようなソフトウェア無線装置の構成ブロック図である。この装置では、デジタルＢＢ（ベース・バンド）部１００内のＭＡＣ（メディア・アクセス・コントローラ）１０５によってアクセスされたデジタルデータが、物理層処理部（ＰＨＹ）１０６によって送信時には変調、および符号化され、アナログＢＢ部１０１によってＤ／Ａ変換され、アナログＲＦ（ラジオ・フリケンシー）部１０２を介してアンテナ１０３から送信される。アンテナ１０３によって受信された無線信号は、アナログＲＦ部１０２を介してアナログＢＢ部１０１によってＡ／Ｄ変換され、物理層処理部１０６によって同期、復調、誤り訂正などが行われ、メディア・アクセス・コントローラ１０５によって受信側のメディアに転送される。【０００４】
このようなソフトウェア無線装置においては、特にデジタルＢＢ部１００の内部の物理層処理部１０６を構成する回路が、リコンフィギュラブル回路を用いて各種の通信方式に対応して動的に変更されることによって、例えば各種の携帯電話の方式に１台の無線装置で対応することが可能となる。【０００５】
図２はこのリコンフィギュラブル回路を用いた物理層処理部１０６の内部の、各種のデジタル処理のためのネットワーク（バス）結合の説明図である。例えば図示しない左側の回路からのデータが、必要に応じてリコンフィギュラブル回路１０９ａから１０９ｄのいずれかに対して、セレクタ１０８ａから１０８ｄのいずれかを介して入力される。例えばリコンフィギュラブル回路１０９ａは複数の変調方式に対応できる回路であり、例えばＢＰＳＫやＱＰＳＫなどの通信方式に対応して、その構成をダイナミックに変更できるものである。また例えばリコンフィギュラブル回路１０９ｂは、例えばエラー訂正のための回路であり、エラー訂正の各種の方式に対応してその構成を動的に変更できるものとする。通信データは必要に応じてこれらのリコンフィギュラブル回路のいくつかによってデジタル処理され、例えば送信データとしてアナログＢＢ部１０１に渡される。【０００６】
図３はこのようなソフトウェア無線装置などにおけるプロトコル変換方式の従来例の説明図である。同図において、前段回路１１１、図２の説明ではネットワークの左側にある図示しない回路から、後段回路１１２、例えばリコンフィギュラブル回路１０９ａに対してデータを転送する場合には、後段回路１１２、すなわちリコンフィギュラブル回路１０９ａによってダイナミックに変更される通信プロトコルに対応したプロトコル変換回路が必要となる。図３においては、３つのプロトコル変換回路１１５ａから１１５ｃがこれに相当する。従来においては、後段回路１１２側でのプロトコルのダイナミックな変更に応じて、３つのプロトコル変換回路１１５ａから１１５ｃまでのいずれかの出力を、セレクタ１１４を介して後段回路１１２に与えることが必要となる。【０００７】
このような従来技術においては、後段回路における通信方式に対応する回路構成の変化に対応して、複数のバスプロトコル変換回路が必要となるという問題点と、例えば前段回路１１１よりも後段回路１１２側でデータ処理に必要な時間が長くなることなどの、プロトコル変換のために必要な情報は後段回路１１２側から得ることが必要であり、そのような情報が動的に変化するような場合に、情報を得るための制御が複雑になるという問題点があった。【０００８】
このようなプロトコル変換回路に関する従来技術として次の文献がある。
【特許文献１】特開平６−３３２８４７号  「バス変換結合回路」
【０００９】
この文献では、異なる形式の２つのバスの間を接続する装置が開示されており、前段回路側から、フレームのヘッダに後段の回路側のプロトコルに対応した変換回路用パラメータが付加された形式でデータが変換回路に送られる技術が開示されている。【００１０】
しかしながらこの文献の技術においては、前段の回路側で後段回路のバスプロトコルを予め知っている必要があるという問題点と、変換用のデータをフレームのヘッダに付加するために、リソースを無駄にするという問題点がある。また変換用のデータを含む１フレームのデータをすべて記憶させておくための大容量のメモリを必要とするという問題点もあった。【００１１】
例えば前段回路側で後段回路側のプロトコル情報を持っている場合には、前段回路内、例えば図２のリコンフィギュラブル回路１０９ａが変調のための回路であり、後段回路としてのリコンフィギュラブル回路１０９ｃが符号化のための回路である場合、前段のリコンフィギュラブル回路１０９ａ側で後段のリコンフィギュラブル回路１０９ｃのプロトコルに合わせるために出力の整形を行うことも可能である。しかしながらこのような出力整形のためにリコンフィギュラブル回路のリソースを使用する場合には、リコンフィギュラブル回路の性能が著しく低下してしまうという問題点があった。
【発明の開示】
【００１２】
本発明の目的は、上述の問題点に鑑み、１つの回路で後段回路側での通信方式の変化に対応する回路構成のダイナミックな変化に対応しうるバスプロトコル変換回路を提供することである。
【００１３】
本発明において、前段の回路と後段の回路との間でプロトコル変換、例えばバスプロトコルや通信プロトコルの変換を行うプロトコル変換回路は、データ記憶手段、出力イネーブル信号生成手段、およびアドレス指定手段を備える。
【００１４】
データ記憶手段は前段回路からの入力データを記憶するものであり、出力イネーブル信号生成手段は外部から与えられ、外部から指定される時間間隔ごとに異なる値を取りうるプロトコル変換のためのパラメータを用いて、後段の回路にデータ記憶手段に記憶されているデータを出力するための出力イネーブル信号を生成するものであり、アドレス指定手段は出力イネーブル信号に基づいて、データ記憶手段に対して出力データ読出しのアドレスを与えるものである。
【００１５】
また本発明のプロトコル変換回路は、２つの前段回路と各前段回路に対応する２つの後段回路との間でプロトコル変換を行うものであり、２つのデータ記憶手段と、スタート信号生成手段と、出力イネーブル信号生成手段とを備える。
【００１６】
２つのデータ記憶手段は、２つの前段回路からの入力データをそれぞれ記憶するものであり、スタート信号生成手段は、２つのデータ記憶手段のそれぞれに外部から指定される時間間隔ごとに最初のデータが格納される時点で、各データ記憶手段から出力されるスタート信号を受信し、２つのデータ記憶手段の両方からこのスタート信号を受信した時にリアルスタート信号を出力するものである。出力イネーブル信号生成手段は、外部から与えられ、前述の指定時間間隔ごとに異なる値を取りうるプロトコル変換のためのパラメータを用いて、データ記憶手段に記憶されているデータを後段回路に出力するための出力イネーブル信号であって、リアルスタート信号の入力時点から前述のパラメータの１つとしての所定のクロック数だけ遅れた出力イネーブル信号を生成し、各データ記憶手段に与えるものである。
【００１７】
さらに本発明のプロトコル変換回路は、同様に２つの前段回路と２つの後段回路との間でプロトコル変換を行うものであり、前述の２つのデータ記憶手段と、スタート信号生成手段と、２つのデータ記憶手段に記憶されているデータに対するプロトコル変換パラメータとして外部から与えられ、前述の指定時間間隔ごとに異なる値を取りうるパラメータを用いて、２つのデータ記憶手段に記憶されたデータをそれぞれ対応する後段回路に出力するための出力イネーブル信号であって、前述と同様に、リアルスタート信号の入力時点から前述のパラメータの１つとしての所定のクロック数だけ遅れた、それぞれ独立の出力イネーブル信号を各データ記憶手段に与える２つの出力イネーブル信号生成手段とを備えるものである。
【００１８】
以上のように、本発明によれば外部、例えばソフトウェア無線装置の全体を制御する中央処理装置から与えられるデータ転送のためのパラメータを用いて、前段の回路と後段の回路との間でのプロトコル変換が行われる。
【発明を実施するための最良の形態】
【００１９】
図４は、本発明のプロトコル変換回路の原理構成ブロック図である。同図は前段の回路と後段の回路との間でプロトコル、例えば通信プロトコルやバスプロトコルの変換を行うプロトコル変換回路の原理構成を示し、プロトコル変換回路１は、データ記憶部２、出力イネーブル信号生成部３、およびアドレス指定部４を備える。【００２０】
データ記憶部２は前段回路から入力されるデータを記憶する、例えばメモリである。出力イネーブル信号生成部３は、外部から与えられるプロトコル変換のためのパラメータであって、外部から指定される時間間隔ごとに異なる値を取りうるパラメータを用いて、データ記憶部２に記憶されたデータを後段回路に出力するための出力イネーブル信号を生成するものであり、アドレス指定部４は出力イネーブル信号に基づいてデータ記憶部２に対して出力データ読出しのアドレスを与えるものである。【００２１】
本発明においては、プロトコル変換回路１がソフトウェア無線装置に備えられ、プロトコル変換のためのパラメータがソフトウェア無線装置全体を制御する中央処理装置から与えられることも、あるいはソフトウェア無線装置の内部の後段回路側から与えられることもできる。さらに前述の外部から指定される時間間隔がプロトコル変換のパラメータの１つであることもできる。【００２２】
本発明のプロトコル変換回路においては、データ記憶部２を構成するメモリに、前述の指定時間間隔において最初の入力データが格納される時点で、出力イネーブル信号生成部に対してスタート信号を出力するスタート信号生成部をさらに備え、出力イネーブル生成部３がそのスタート信号の入力時点から前述のパラメータの１つによって指定される所定のクロック数だけ遅れた出力イネーブル信号を生成することもできる。【００２３】
あるいはプロトコル変換のパラメータを、プロトコル変換のモードに対応して格納するパラメータレジスタをさらに備え、外部から与えられるプロトコル変換モード信号の変化に対応して、出力イネーブル信号生成部がパラメータレジスタの内容に基づいて出力イネーブル信号を生成することもできる。【００２４】
さらに前述のプロトコル変換のパラメータの１つがプロトコル変換の実行の可／否を示すパラメータであり、そのパラメータが実行の否を示す時に、前段回路から入力されたデータをそのまま後段回路に出力するデータスルー部をさらに備えることもできる。【００２５】
あるいは本発明のプロトコル変換回路１の後段に、データ記憶部２から出力されるデータの間にデータとして“０”を挿入する０データ挿入部をさらに備えることもできる。
本発明において、２つの前段回路と各前段回路に対応する２つの後段回路との間でプロトコル変換を行うプロトコル変換回路は、２つのデータ記憶部と、スタート信号生成部と、出力イネーブル信号生成部とを備える。【００２６】
２つのデータ記憶部は２つの前段回路からの入力データをそれぞれ記憶するものであり、スタート信号生成部は２つのデータ記憶部のそれぞれに外部から指定される時間間隔ごとに最初のデータが格納される時点で各データ記憶部から出力されるスタート信号を受信し、２つのデータ記憶部の両方からスタート信号を受信した時にリアルスタート信号を出力するものであり、出力イネーブル信号生成部は外部から与えられ、前述の指定時間間隔ごとに異なる値を取りうるプロトコル変換のためのパラメータを用いて、データ記憶部に記憶されているデータを後段回路に出力するための出力イネーブル信号であって、リアルスタート信号の入力時点から前述のパラメータの１つとしての所定のクロック数だけ遅れた共通の出力イネーブル信号を生成し、各データ記憶部に与えるものである。【００２７】
また２つの前段回路と対応する２つの後段回路との間で同様にプロトコル変換を行うプロトコル変換回路は、２つのデータ記憶部、スタート信号生成部、前述と同様の出力イネーブル信号であって、リアルスタート信号の入力時点からパラメータの１つとしての所定のクロック数だけ遅れた、一般的に異なる出力イネーブル信号を生成し、各データ記憶部にそれぞれ与える２つの出力イネーブル信号生成部を備える。【００２８】
続いて本発明の実施形態についてさらに詳細に説明する。図５、および図６は、本発明におけるバスプロトコル（通信プロトコル）変換方式の全体説明図である。本実施形態においては、バスプロトコルの変換を行う変換回路は、外部から与えられるプロトコル変換のためのパラメータを用いて、前段回路と後段回路との間でプロトコルの変換を行うものである。【００２９】
図５においてバスプロトコル変換回路１０は、例えば図１で説明したソフトウェア無線装置の全体を制御するＣＰＵ１１から与えられる５つのパラメータＭ、Ｎ、Ｏ、Ｐ、およびＱを用いて、前段回路としての専用ハードウェア、または専用ＲＣＬ（リコンフィギュラブル・ロジック、動的再構成回路）１２から与えられるデータに対してプロトコル変換を施し、変換後のデータを後段回路としてのＲＣＬ１３に与えるものである。後段のＲＣＬ１３は、例えば動的な再構成の結果として１３ａ、１３ｂ、１３ｃ、および１３ｄの何れかの回路形式をとるものとし、それぞれの時点で採用されるＲＣＬからバスプロトコル変換回路１０に対してクロック信号が与えられる。また前段回路としての専用ＨＷ／ＲＣＬ１２からは、データとクロックに加えて、メモリへのライトイネーブル信号（Ｗｅｎ）、およびメモリへのライトアドレスが変換回路１０に与えられる。なお後段のＲＣＬ１３の内部にもともとＲＣＬ１３ａから１３ｄの４つの回路が存在し、それぞれの回路が動的に再構成可能なものとしても良い。またＣＰＵ１１から与えられるプロトコル変換のためのパラメータは、パラメータレジスタ１５に格納されるものとする。【００３０】
図６においては、バスプロトコル変換のための５つのパラメータが、ＣＰＵ１１からではなく、後段回路としてのＲＣＬ１３側から与えられ、バスプロトコルの変換が行われる。前述のように前段回路としての専用ＨＷ／ＲＣＬ１２側では、後段回路としてのＲＣＬ１３側で採用されるバスプロトコルを一般的に知ることはできないが、このバスプロトコルがＲＣＬ１３側からバスプロトコル変換回路１０に与えられ、パラメータレジスタ１５に格納されることによって、バスプロトコル変換回路１０による変換が可能となる。なおここで変換のためのパラメータのデータ量は小さく、従来技術としての特許文献１におけるように変換用パラメータを含む１フレームのデータをすべて記憶させておく必要はない。【００３１】
図６においては、バスプロトコル変換のための５つのパラメータは後段回路としてのＲＣＬ１３側から与えられるものとしたが、以下の説明ではこのパラメータは図５で説明したようにＣＰＵ１１から与えられるものとして、本発明の実施形態を説明する。図７はそのような場合のＣＰＵ１１による全体処理のフローチャートである。同図において処理が開始されると、まずステップＳ１で通信方式が設定され、ステップＳ２で、例えば回路の配置を示すコンフィグレーションデータが受け取られ、ステップＳ３でバスプロトコル変換回路に変換のパラメータが渡されて処理を終了する。通信方式やコンフィグレーションデータが切り替わらない限り、ＣＰＵ１１はバスプロトコル変換回路に対して制御信号を送ることはない。なお図５で説明したバスプロトコル変換のためのパラメータの詳細については、次の第１の実施例において説明する。【００３２】
本実施形態におけるバスプロトコル変換回路の動作を第１の実施例として図８から図１２を用いて説明する。図８はバスプロトコル変換回路１０の構成ブロック図である。同図においてバスプロトコル変換回路１０は、前段回路、図５では専用ＨＷ／ＲＣＬ１２からのクロック信号、ライトイネーブル信号、入力データなどの入力に対応して入力データを格納するメモリ２０、ＣＰＵ１１から与えられる５つのパラメータを用いてメモリ２０から後段回路、図５ではＲＣＬ１３に対してデータ出力を行うための出力イネーブル信号ＥＮを生成するＥＮジェネレータ２１、ＥＮジェネレータ２１の出力に対応してメモリ２０からのデータ読出しのためのアドレスを与えるアドレスカウンタ２２を備えている。ここでＥＮジェネレータ２１は、メモリ２０から与えられるスタート信号に対応して、また後段回路側から与えられるクロック信号ＣＬＫ＿Ｂを用いてＥＮ信号を生成する。【００３３】
図９は、図８においてＣＰＵ１１から与えられる５つのパラメータＭ、Ｎ、Ｏ、Ｐ、およびＱを説明するための動作タイムチャートである。まずパラメータＯは１つのプロトコル変換方式、後述するモードが適用される最短時間としてのデータフレームの長さ、すなわちデータフレームのサイクル数を示す。本実施形態ではこのようなサイクル数は常に出力側クロック、図８ではＣＬＫ＿Ｂのサイクル数を示すものとする。なおここでデータフレームとは、１つの通信のためのフレームに多数含まれることができるサブフレームに類似した概念として、本実施形態を説明するためのものである。【００３４】
次にパラメータＱは、メモリ２０に前段回路から１データフレーム内で最初のデータが入力され、基本的にそのデータがアドレス０番地に書き込まれる時点から、メモリ２０内のデータを後段回路に対して出力開始するまでの時間を、同様に出力側クロックのサイクル数で表したものである。なお後述するように、メモリ２０に最初のデータが書き込まれる時点で、スタート信号がメモリ２０からＥＮジェネレータ２１に与えられるものとする。【００３５】
ＥＮ信号は、ここではリードコントロールのための信号と、データリードのための信号との２つを含むものとし、リードコントロール用のＥＮ信号はパラメータＱによって指定される出力側クロック数が経過した時点から１データフレームの最後まで”Ｈ”となる信号であり、データリード信号はその間で実際にデータを出力すべきデータ出力の周期と、その周期内でのデータのバリッド期間を示すものである。【００３６】
すなわちパラメータＭはデータリードのＥＮ信号における１つのデータの出力の周期を示し、パラメータＰはその周期内におけるデータのバリッド区間を示すものである。そしてリードコントロール用のＥＮ信号が”Ｈ”の期間において、データリード用のＥＮ信号にしたがって、パラメータＮによって指定される個数のデータ、ここでは０からＮ−１までのデータが後段回路に対して出力される。【００３７】
図１０、１１はバスプロトコル変換回路に与えられるパラメータ、および動作タイムチャートの例である。図１０に示すようにパラメータＭの値は５、Ｎは１１、Ｏは１７６、Ｐは２、Ｑは１５の場合のタイムチャートが図１１に示されている。なお前述のように、これらのパラメータにおけるサイクル数は全て出力側クロックのサイクル数によって表されている。なおこれらのパラメータのうち、Ｒ、およびＴについては後述する。さらに図１１においてはＥＮ信号としてメモリへのデータ書込み期間を示すデータライト信号も出力されている。【００３８】
図１２は図８のバスプロトコル変換回路におけるスタート信号生成法の説明図である。メモリ２０、例えばデュアルポートラム（ＤＰＲＡＭ）のアドレス０番地にデータが書き込まれるべき時点をトリガーとしてスタート信号が生成され、そのスタート信号がＥＮジェネレータ２１に与えられることによって、パラメータＱによって指定されるデータ出力開始タイミングが指定されることになる。【００３９】
このように本実施形態では、例えばプロトコル変換用パラメータがＣＰＵ側から与えられる。ＣＰＵは後段回路側の構成変化も制御するものであり、これに対応してプロトコル変換も動的に制御されることになる。【００４０】
図１３、および図１４は、第２の実施例の説明図である。この第２の実施例は、前段回路と後段回路との間でデータ転送レートが異なる場合に、後段回路へのデータ出力時に“０”データを挿入する実施例である。【００４１】
図１３において図８で説明したバスプロトコル変換回路１０と後段回路、例えば図５のＲＣＬ１３との間に０データ挿入ブロック２５が追加され、“０”データの挿入が行われることによってデータ転送レートの変換が行われる。【００４２】
図１４は、このデータ転送レート変換の具体例の説明図である。上の図がバスプロトコル変換回路１０への入力信号を示し、出力側クロックで見たデータフレームの長さにあたるＯサイクルの間に、Ｎ個のデータが連続した形式（転送レートＮ／Ｏ）で入力される。【００４３】
下の図は、後段回路への出力信号、すなわち０データ挿入ブロックからの出力信号を示し、入力データのそれぞれの間に“０”データが挿入されることによって、そのデータを含み、２倍のデータ転送レート（２Ｎ／Ｏ）で出力信号が後段回路に与えられることになる。【００４４】
次に第３の実施例について図１５から図１７を用いて説明する。第１、および第２の実施例では、例えば１つのフレーム内でプロトコルの変換方式、すなわちモードの切り替えが行われない基本方式としてのバスプロトコル変換方式について説明したが、第３の実施例においては、例えばＣＰＵから与えられるバラメータとして、１つのフレーム内でモードの切り替えが行われることを示すパラメータＲを追加し、また外部からモード切り替えを行うべきことを示すモード信号が入力されることによって、モードの切り替えが行われるものとする。【００４５】
図１５においてＣＰＵ１１からバスプロトコル変換回路１０に対して、前述の５つのパラメータに加えてパラメータＲが与えられ、６つのパラメータはパラメータレジスタ１５に格納される。また、例えば前段の回路からの入力データの一部としてモード信号が与えられる。このモード信号はＣＰＵ１１から与えられることも可能である。【００４６】
図１６は第３の実施例におけるパラメータレジスタの格納内容の例を示す。パラメータレジスタ１５内には、モードのそれぞれに対してバスプロトコルの変換を行うための前述の５つのパラメータに加えて、パラメータＲとＴとが格納されている。このパラメータＲは１つのフレーム内、例えば次のデータフレームにおいてプロトコル変換モードを変更すべきか否かを示すものであり、この値が“１”である場合には１つのフレーム内でモードの変更が行われることを示す。パラメータＴについては後述する。【００４７】
図１７は、バスプロトコル変換方式、すなわちモードの変更動作を示すタイムチャートである。最初に例えば入力モード信号として“００”が与えられ、図１６で説明したパラメータレジスタ１５の格納内容にしたがってバスプロトコルの変換が行われるが、この時モード“００”に対するパラメータＲは“１”となっており、１つのフレーム内、例えば次のデータフレーム、あるいはいくつか先のデータフレームにおいてモードの変更が行われることが予想されるため、バスプロトコル変換回路は入力されるモード信号を常に監視し、図１７に示されるように入力モード信号として“０１”が入力された時点から、パラメータレジスタ１５内のモード“０１”によって指定されるパラメータを用いてバスプロトコルの変換が行われる。なお図１７ではモード“００”、モード“０１”の動作が行われる時間が同じとなっているが、一般的にはモード“００”による動作が行われるデータフレーム数と、モード“０１”の動作が行われるデータフレーム数とは異なってくる。【００４８】
図１８、および図１９は、第４の実施例の説明図である。第４の実施例は、前段の回路と後段の回路でプロトコルの変化がない場合に、バスプロトコル変換回路においてデータをスルーさせる実施例である。この第４の実施例では、図１６におけるパラメータレジスタ１５に格納されるパラメータＴを用いてデータをスルーさせるか否かが制御される。図１８においてパラメータレジスタに格納されたパラメータＴが“１”である場合には、セレクタ２７によって入力データはそのまま出力データとして後段回路にスルーで出力される。また前段の回路から入力される入力イネーブル信号としてのメモリへのライトイネーブル信号Ｗｅｎも、セレクタ２８によって出力イネーブル信号として後段の回路に与えられる。後段の回路でこの出力イネーブル信号がどのように用いられるかについてはここでは限定しない。なおセレクタ２８からは、バスプロトコルの変換が行われる場合の出力イネーブル信号も後段回路に出力されるものとしているが、これは例えば図９で最も下のデータリード用のイネーブル信号が、必要に応じて後段回路に出力されることを示す。【００４９】
図１９は第４の実施例においてバスプロトコル変換回路の内容を含む構成ブロック図である。同図においては図１８と同様に、パラメータＴの値が“０”の時は、入力データがそのままセレクタ２８によって出力される。またメモリへのライトイネーブル信号Ｗｅｎがそのまま出力ＥＮ信号としてセレクタ２７によって後段回路に出力される。【００５０】
続いて第５の実施例について図２０から図２２を用いて説明する。第５の実施例は、メモリへのデータ入力が行われてからデータ出力を行うまでの時間を複数のメモリに対して調整することによって、レイテンシの調整を行う実施例である。図２０は、例えば２つのメモリ３０、３１（あるいはデュアル・ポート・ランダム・アクセス・メモリの２つのメモリ面）のアドレス０番地の両方にデータが入力された時点において、図８で説明したスタート信号に相当するリアルスタート信号を生成することによってレイテンシを調整するレイテンシ調整方式の説明図である。同図において各メモリ３０、３１からは、アドレス０番地にデータが書き込まれる時点でスタート信号生成制御回路３２に対してそれが通知される。全てのメモリ、ここではメモリ３０、３１の両方のアドレス０番地にデータが書き込まれた時点で、リアルスタート信号がＥＮジェネレータに送られることになる。【００５１】
図２１は前段の複数の回路と後段の複数の回路との間におけるレイテンシ調整方式の説明図である。図２１において、例えば２つの前段の回路からそれぞれメモリ３０、３１に入力データが与えられ、メモリ３０と３１からそれぞれ、例えば後段の異なる２つの回路に対してデータが出力されるものとする。メモリ３０、３１からは、それぞれそのアドレス０番地にデータが書き込まれる時点で、それぞれスタート信号がスタート信号生成制御回路３２に与えられる。２つのメモリからのスタート信号が揃った時点で、スタート信号生成制御回路３２から２つのバスプロトコル変換回路内にそれぞれ備えられているＥＮジェネレータ３３、３４に対して、例えば図９で説明したデータフレームの最初の時点を指定するデータとしてのリアルスタート信号が出力される。この回路では、ＥＮジェネレータ３３と３４が異なるバスプロトコル変換方式、すなわちモードを用いることが可能であり、後段の２つの回路に対してそれぞれプロトコルの異なるデータを出力することが可能である。【００５２】
図２２は異なるレイテンシ調整方式の説明図である。同図においては図２１と異なりＥＮジェネレータ３５が共通化され、スタート信号生成制御回路３２からリアルスタート信号が与えられた時点でＥＮジェネレータ３５が同一のＥＮ信号をメモリ３０と３１に与えることによって、同一の変換方式、すなわちモードが用いられて、後段の２つの回路にそれぞれデータの出力が行われる。【００５３】
最後に、本実施例におけるリコンフィギュラブル回路を用いた通信方式変更への対応について、図１のソフトウェア無線装置内の物理層処理部１０６に相当する半導体集積回路の構成例を示す図２３を用いて説明する。【００５４】
図２３はリコンフィギュラブル回路を使用して、ＩＥＥＥ８０２．１１ａとＩＥＥＥ８０２．１１ｂとの２つの無線ＬＡＮの仕様に対応できる半導体集積回路の構成例である。ＩＥＥＥ８０２．１１ａでは、５ＧＨｚ帯の周波数が使用され、ＯＦＤＭ変調方式を用いて２０〜５０Ｍｂｐｓ程度の通信速度が実現される。ＩＥＥＥ８０２．１１ｂでは、２．４ＧＨｚ帯の周波数が使用され、直接拡散方式によって１１Ｍｂｐｓの速度が得られる。【００５５】
図２３に示す半導体集積回路４０は、上位システムインターフェース４１を含む。上位システムインターフェース４１は、プロセッサ１１と上位システムとのインターフェースを提供するものである。また半導体集積回路４０は、ＰＬＬ（Phase-Locked Loop）４２及び分周器４３を含む。これらは半導体集積回路４０で使用する内部クロック信号を発生するために設けられている。【００５６】
図２３に示す半導体集積回路４０には、３つの処理セット（即ち図２で説明した３つのネットワーク４５）が設けられている。処理マクロ５１−１乃至５１−３は（ダイナミック）リコンフィギュラブル回路であり、処理マクロ５２−１乃至５２−５はユーザロジックであり、処理マクロ５３−１乃至５３−３はパラメータ付専用ハードウェアである。【００５７】
図２３に示す例では、ダイナミックリコンフィギュラブル回路５１−１は、ＩＥＥＥ８０２．１１ａの受信機能の一部である広帯域キャリア周波数補正の機能、又はＩＥＥＥ８０２．１１ｂの受信機能の一部である逆拡散の機能の何れかを、ＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂの切換えに応じて、再構成可能な形で実現する。ダイナミックリコンフィギュラブル回路５１−２は、ＩＥＥＥ８０２．１１ａの受信機能における狭帯域キャリア周波数補正の機能、又はＩＥＥＥ８０２．１１ｂの送信機能におけるＤＢＰＳＫ・ＤＱＰＳＫ・ＣＣＫ変調及び拡散の機能の何れかを、ＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂの切換えに応じて、再構成可能な形で実現する。ダイナミックリコンフィギュラブル回路５１−３は、ＩＥＥＥ８０２．１１ａの受信機能における伝送路推定補正及び同じく送信機能におけるパンクチュア、インターリーブ、マッピング、パイロット挿入の機能、又はＩＥＥＥ８０２．１１ｂの受信機能におけるＤＢＰＳＫ・ＤＱＰＳＫ復調の機能の何れかを、ＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂの切換えに応じて、再構成可能な形で実現する。【００５８】
またユーザロジック５２−１乃至５２−５として、トラッキグ補正・シンボル同期・パケット検出・フレーム同期、シンボル同期パケット検出、広帯域キャリア周波数誤差検出、残留キャリアサンプリング周波数誤差補正、プリアンブル挿入、ＡＤＣインターフェース、ＤＡＣインターフェース等の機能が実現される。更にパラメータ付専用ハードウェア５３−１乃至５３−３として、帯域制限フィルタ、ＦＦＴ、ＩＦＦＴ、ＣＣＫ、デマップ・デインターリーブ・デパンクチャ、ビタビ、スクランブル畳み込み符号化等の機能が実現される。【００５９】
図２３に示すような機能割り当てにおいては、まず基本的にパラメータ付専用ハードウェア５３で処理可能な機能はパラメータ付専用ハードウェア５３に割り当てる。次に、それ以外の処理で積和演算等の重い演算を多く含む処理はダイナミックリコンフィギュラブル回路５１に割当てる。その他の残りの処理については、ユーザロジック５２に割り当てる。基本的には、固定的で変更のできないユーザロジック５２の規模は成るべく小さくして、ダイナミックリコンフィギュラブル回路５１やＦＰＧＡ等の再構成可能な回路部分を優先的に利用することが望ましい。
【図面の簡単な説明】
【００６０】
【図１】ソフトウェア無線装置の構成ブロック図である。
【図２】図１の物理層処理部内のネットワーク結合の説明図である。
【図３】プロトコル変換方式の従来例の構成図である。
【図４】本発明のプロトコル変換回路の原理構成ブロック図である。
【図５】バスプロトコル変換方式（その１）の基本説明図である。
【図６】バスプロトコル変換方式（その２）の基本説明図である。
【図７】ＣＰＵによるバスプロトコル変換制御処理の基本フローチャートである。
【図８】第１の実施例におけるバスプロトコル変換回路の構成ブロック図である。
【図９】バスプロトコル変換のためのパラメータの説明図である。
【図１０】パラメータの具体例を示す図である。
【図１１】バスプロトコル変換動作の具体例のタイムチャートである。
【図１２】図８の回路におけるスタート信号生成方式の説明図である。
【図１３】第２の実施例における０データ挿入方式の説明図である。
【図１４】０データ挿入の具体例の説明図である。
【図１５】第３の実施例におけるモード切り替え方式の説明図である。
【図１６】第３の実施例におけるパラメータレジスタの格納内容の例である。
【図１７】モード切り替えの動作タイムチャートである。
【図１８】第４の実施例におけるデータスルー出力方式の説明図である。
【図１９】第４の実施例におけるバスプロトコル変換回路の動作説明図である。
【図２０】第５の実施例におけるスタート信号生成方法の説明図である。
【図２１】レイテンシ調整方式（その１）の説明図である。
【図２２】レイテンシ調整方式（その２）の説明図である。
【図２３】２つの通信方式に対応できる半導体集積回路の構成例である。
【符号の説明】
【００６１】
１  プロトコル変換回路
２  データ記憶部
３  出力イネーブル信号生成部
４  アドレス指定部
１０  バスプロトコル変換回路
１１  中央処理装置（ＣＰＵ）
１２  専用ハードウェア／動的再構成回路（専用ＨＷ／ＲＣＬ）
１３  動的再構成回路（ＲＣＬ）
２０  メモリ
２１、３３、３４、３５  イネーブル信号ジェネレータ
２２  アドレスカウンタ
２５  ０データ挿入ブロック
２７、２８  セレクタ
３０、３１  メモリ
３２  スタート信号生成制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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