(57)【特許請求の範囲】
【請求項１】
複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，
前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，
前記電極駆動回路を制御する駆動制御回路とを有するプラズマディスプレイ装置であって，
前記駆動制御回路は，サブフィールドにおいて，少なくとも前記第1の表示電極を走査
しながら前記アドレス電極にアドレス電圧を印加して選択的にセルを点灯するアドレス駆動制御を有し，前記サブフィールドの内の第１のサブフィールドにて走査するセルに対してその前のサブフィールドが点灯か非点灯かに関わらずリセットを行う全セルリセット駆動制御と，前記サブフィールドの内の第２のサブフィールドにてその前のサブフィールドの点灯セルをリセットするオンセルリセット駆動制御と，前記点灯セルにサステイン放電を発生させるサステイン駆動制御とを組み合わせながら駆動を行い，
前記駆動制御回路は，さらに，前記表示パネルが第１の温度の場合は，前記オンセルリセット駆動制御において前記第１の表示電極の時間の経過に伴って電位が上昇する鈍波パルスの到達電位を第１の電位に制御し，前記表示パネルが前記第１の温度より高い第２の温度の場合は，前記オンセルリセット駆動制御において前記第１の表示電極の鈍波パルスの到達電位を第１の電位より高い第２の電位に制御すると共に，前記第２の温度の場合に，前記第２の電位に制御されるオンセルリセット駆動制御を，前記第２のサブフィールドのうち前記第１のサブフィールドから時間的に離間して配置されるサブフィールドについてのみ行い，
前記全セルリセット駆動制御における前記第１の表示電極の鈍波パルスの到達電位が点灯セルと非点灯セルの両方で放電する全セルリセット電位であり，前記オンセルリセット駆動制御における前記第１の表示電極の鈍波パルスの到達電位が点灯セルで放電し非点灯セルで放電しないオンセルリセット電位であることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，プラズマディスプレイ装置に関し，特に，リセット不良を改善したプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイ装置は，大画面の薄型テレビとして普及している。特に，近年においてはフルハイビジョン対応の薄型テレビとして注目を受けている。
【０００３】
プラズマディスプレイ装置のパネル駆動は，セルの壁電荷の状態をリセットするリセット期間と，表示電極を走査して表示画像をセルに書き込むアドレス期間と，アドレス期間で書き込まれたセルに複数回のサステイン放電を生じさせて高輝度発光するサステイン期間とで構成される。そして，１つの画像を表示するフィールド期間は，複数のサブフィールドで構成され，各サブフィールドは，リセット期間とアドレス期間とサステイン期間とを有する。各サブフィールドのサステイン期間でのサステイン放電回数を異ならせ，点灯するサブフィールドを組み合わせることで，１フィールド期間において多階調表示を行う。
【０００４】
上記のプラズマディスプレイ装置において，リセット期間では点灯したセルの壁電荷状態をリセットし壁電荷量を調整するために表示電極に鈍波パルス（またはランプ波形パルス。以下同様）を印加して微少放電を発生させることが提案されている。例えば，以下に示す特許文献１〜６に記載されている。
【０００５】
これらの特許文献には，リセット期間において，表示電極のうち走査電極に対応するＹ電極に正極性の鈍波パルスを印加し，その後負極性の鈍波パルスを印加することが記載されている。
【０００６】
また，特許文献６には，駆動負荷量が大きくなると放電ガスの活性化エネルギーが高くなり駆動電圧が低くなる特性を利用して，走査電極の駆動電圧またはアドレス電極の駆動電圧を低下させることが記載されている。
【特許文献１】特開２００３−１５６０２号公報
【特許文献２】特開２００３−１５７０４３号公報
【特許文献３】特開２００３−３０２９３１号公報
【特許文献４】特開２００４−４５１３号公報
【特許文献５】特開２０００−２６７６２５号公報
【特許文献６】ＷＯ２００６／０１３６５８Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の通り，リセット期間では表示電極を構成するＹ電極とＸ電極との間に正極性の鈍波パルスを印加してセルのＸ，Ｙ電極とアドレス電極上の壁電荷状態をリセットし，さらにＹ電極とＸ電極との間に負極性の鈍波パルスを印加して壁電荷量を最適な量に調整する。各電極上の壁電荷量を最適な量にすることで，後続のアドレス期間では，点灯対象のセルにおいてのみアドレス電極とＹ電極との間でアドレス放電を発生させると共に，Ｘ，Ｙ電極間でも放電を発生させることができる。そして，サステイン期間では，Ｙ，Ｘ電極間に所定回数のサステインパルスを印加すると，アドレス期間に書き込まれた点灯セルにサステイン放電が繰り返し発生する。
【０００８】
一方，リセット放電には，該当するフィールドにおいて走査を行うセルに対して点灯/非点灯にかかわらずにリセットを行う全セルリセットと，直前のサブフレームで点灯したセルのみリセットするオンセルリセットとがある。全てのサブフレームで全セルリセットを行うことが理想的ではあるが，逆に背景発光の規模が大きくなりコントラストの低下を招く。よって，フィールド期間内の一部のサブフレームのみ全セルリセットを行い，残りのサブフレームではオンセルリセットが行われる。
【０００９】
しかしながら，プラズマディスプレイ装置では，サステイン放電回数が増大するとパネルの温度が上昇する。パネルの温度上昇は，アドレス期間における半選択状態のセルでの電荷リークや微弱放電をより活発化させる。半選択状態とは，走査電極であるＹ電極には走査パルスは印加されていないが，アドレス電極にアドレスパルスが印加されている状態であり，特に，アドレス期間の終盤に走査されるＹ電極上のセルが長く半選択状態になる。
【００１０】
半選択状態のセルは，アドレス電極に正の電圧が印加されているため，アドレス電極上の電荷が放電空間にリークしやすく，さらに，アドレス電極とＹ電極との間で微弱な放電が発生しやすい。そのため，半選択状態にされたセルでは，アドレス電極上の電荷やＹ電極上の電荷が減り，その後に選択された時にアドレス電極とＹ電極との間で正常にアドレス放電が生じないという誤り非点灯の課題がある。
【００１１】
このような誤り非点灯が発生したセルでは，全セルリセットにより３つの電極上の壁電荷状態がリセットされるまでアドレス放電が発生せず，表示破綻を招く。
【００１２】
そこで，本発明の目的は，誤り非点灯セルの発生を抑制したプラズマディスプレイ装置を提供することにある。
【課題を解決するための手段】
【００１３】
第１の側面のプラズマディスプレイ装置は，複数の第１及び第２の表示電極と前記第１，第２の表示電極に交差する複数のアドレス電極とを有する表示パネルと，前記第１，第２の表示電極およびアドレス電極を駆動する電極駆動回路と，前記電極駆動回路を制御する駆動制御回路とを有する。そして，前記駆動制御回路は，サブフィールドにおいて，少なくとも前記第1の表示電極を走査しながら前記アドレス電極にアドレス電圧を印加して選択的にセルを点灯するアドレス駆動制御を有し，該当するフィールドにて走査するセルに対してその前のフィールドが点灯か非点灯かに関わらずリセットを行う全セルリセット駆動制御と，前記前のフィールドの点灯セルをリセットするオンセルリセット駆動制御と，前記点灯セルにサステイン放電を発生させるサステイン駆動制御とを組み合わせながら駆動を行い，前記駆動制御回路は，さらに，前記表示パネルが第１の温度の場合は，前記オンセルリセット駆動制御において前記第１の表示電極の鈍波パルスの到達電位を第１の電位に制御し，前記表示パネルが前記第１の温度より高い第２の温度の場合は，前記オンセルリセット駆動制御において前記第１の表示電極の鈍波パルスの到達電位を第１の電位より高い第２の電位に制御する。
【００１４】
上記の第１の側面によれば，温度の上昇に伴ってオンセルリセットでの第１の表示電極の鈍波パルスの到達電位をより高い第２の電位にすることで，リセット放電規模を大きくし，電極上の壁電荷量を増やすことができる。それにより，半選択状態に晒されても壁電荷量の低下が抑制され，誤り非点灯を抑制することができる。
【００１５】
上記の第１の側面において，好ましい態様では，前記駆動制御回路は，前記第２の温度の場合に，前記第２の電位に制御されるオンセルリセット駆動制御を，前記第２のサブフィールドのうち前記第１のサブフィールドから時間的に離間して配置されるサブフィールドについてのみ行う。
【００１６】
上記の第１の側面において，好ましい態様では，前記駆動制御回路は，前記第２の温度の場合に，前記第２の電位に制御されるオンセルリセット駆動制御を，前記第２のサブフィールドのうちサステイン放電回数がより多い一部のサブフィールドについてのみ行う。
【００１７】
第２の側面のプラズマディスプレイ装置では，駆動制御回路は，さらに，前記表示パネルが第１の温度の場合よりも，当該第１の温度より高い第２の温度の場合のほうが，前記オンセルリセット駆動制御における前記第１及び第２の表示電極間の電圧と前記第１の表示電極とアドレス電極との間の電圧とを大きく制御する。
【００１８】
上記の第２の側面の場合も，オンセルリセットでのリセット放電規模を大きくし，電極上の壁電荷量を増やすことができる。それにより，半選択状態に晒されても壁電荷量の低下が抑制され，誤り非点灯を抑制することができる。
【００１９】
第３の側面のプラズマディスプレイ装置では，前記駆動制御回路は，さらに，前記表示パネルが第１の温度の場合よりも，当該第１の温度より高い第２の温度の場合のほうが，前記第１のサブフィールドの発生頻度を高く制御する。
【００２０】
上記の第３の側面によれば，温度上昇に伴い全セルリセットの頻度を高くするので，半選択状態による壁電荷量の低下に起因する誤り非点灯の可能性を低くすることができる。
【００２１】
上記の第３の側面において，好ましい態様では，前記駆動制御回路は，前記表示パネルの温度が上昇するにしたがい，前記第１のサブフィールドの発生頻度を徐々に高く制御する。
【００２２】
上記の第３の側面において，好ましい態様では，前記駆動制御回路は，前記表示パネルの温度が上昇するにしたがい，前記第１のサブフィールドの前記全セルリセット駆動制御において，前記鈍波パルスの到達電位をより高く制御する。
【発明の効果】
【００２３】
上記の発明によれば，半選択状態に起因する誤り非点灯の発生を抑制できる。
【発明を実施するための最良の形態】
【００２４】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２５】
図１は，本実施の形態におけるプラズマディスプレイ装置のパネル構成図である。プラズマディスプレイパネル１０は，前面基板１１と背面基板１６とが放電空間を挟んで配置される。前面基板１１には，透明電極１２とその上に重ねた金属バス電極１３からなるＸ電極と，透明電極１４とその上に重ねた金属バス電極１５からなるＹ電極とが，複数対配置され，それらＸ，Ｙ電極は誘電体層ＩＦａで被覆されている。一対のＸ，Ｙ電極が一対の表示電極を構成する。
【００２６】
また，背面基板１６には，複数のアドレス電極１７と，アドレス電極１７の間に配置された隔壁１８と，アドレス電極１７及び隔壁１８上に設けられた蛍光体層１９Ｒ，１９Ｇ，１９Ｂとを有する。蛍光体層１９Ｒ，１９Ｇ，１９Ｂは，放電空間で放電が発生した時に生成される紫外線により励起されそれぞれ赤，緑，青の光を発光する。それらの発光は前面基板１１の透明電極１２，１４を通過して前面側に出射する。
【００２７】
なお，図１では，隔壁１８はアドレス電極に沿ってストライプ状に形成されているが，セル領域を囲むように格子状に形成されていてもよい。
【００２８】
図２は，図１のパネルの断面図である。図１のアドレス電極１７に沿った断面図であり，図１と同じ引用番号が与えられている。つまり，前面基板１１上には，透明電極１２と金属バス電極１３からなるＸ電極と，透明電極１４と金属バス電極１５からなるＹ電極と，それらを被覆する誘電体層ＩＦａとが形成され，さらに，誘電体層ＩＦａの上にはＭｇＯからなる保護膜２１と，単結晶のＭｇＯ粒子２２とが配置される。保護膜２１のＭｇＯは蒸着法やスパッタリング法で形成される多結晶体であるのに対して，ＭｇＯ粒子２２は単結晶体である。
【００２９】
背面基板１６上には，アドレス電極１７と，それを被覆する誘電体層ＩＦｂと，蛍光体１９とが形成されている。図２には隔壁１８は示されていない。
【００３０】
図３は，本実施の形態におけるプラズマディスプレイ装置の電極駆動回路の構成図である。図中，パネル１０は前面基板１１と背面基板１６とが重なった状態で示されていて，水平方向に延びるＸ電極Ｘ１〜ＸｍとＹ電極Ｙ１〜Ｙｍとが交互に配置され，垂直方向に延びるアドレス電極Ａ１〜Ａｎが配置されている。
【００３１】
電極駆動回路は，Ｘ電極を駆動するＸ電極駆動回路３０と，Ｙ電極を駆動するＹ電極駆動回路３２と，アドレス電極を駆動するアドレス電極駆動回路３５と，それら駆動回路３０，３２，３５に制御信号を供給して各駆動回路の駆動動作を制御する駆動制御回路３６とを有する。Ｘ電極駆動回路３０は，全てのＸ電極に共通の駆動パルスを印加するＸ側共通駆動回路３１を有し，Ｘ側共通駆動回路３１は，Ｘ電極にリセットパルスと，アドレス電圧と，サステインパルスとを印加する。また，Ｙ電極駆動回路３２は，Ｙ電極Ｙ１〜Ｙｍに走査パルスを印加する走査駆動回路３３と，Ｙ電極にリセットパルスとサステインパルスとを印加するＹ側共通駆動回路３４とを有する。
【００３２】
駆動制御回路３６は，水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓｙｎｃと同期クロックＣＬＫとアナログまたはデジタルの画像信号Ｖｉｄｅｏとを入力し，パネル１０を駆動するために必要な駆動制御信号３０Ｓ，３２Ｓ，３５Ｓを駆動信号ＲＯＭ３７から読み出して，それぞれの駆動回路３０，３２，３５に供給する。アドレス電極駆動回路への制御信号３５Ｓは，画像信号に対応してサブフィールド毎に生成された表示データも含む。さらに，駆動制御回路３６は，パネル温度を検出する温度検出手段３８からの検出温度に応じて，最適な駆動制御を行う。
【００３３】
図４は，本実施の形態におけるプラズマディスプレイ装置のパネル駆動を示す図である。パネル駆動において，１フィールドＦＬが複数の，例えば１１個のサブフィールドＳＦ１〜ＳＦ１１を有し，各サブフィールドＳＦ１〜ＳＦ１１は，リセット期間Ｔｒｓｔとアドレス期間Ｔａｄｄとサステイン期間Ｔｓｕｓとを有する。１つのフレーム画像が１回の垂直走査で表示されるプログレッシブ駆動の場合は，フィールドＦＬとフレームとは同じである。一方，１つのフレーム画像が２回の垂直走査で表示されるインターレス駆動の場合は，２つのフィールドＦＬが１つのフレームに対応する。いずれにしても，１回のフィールドＦＬは，垂直同期信号Ｖｓｙｎｃで画定される垂直同期期間に対応し，１枚の画像をパネルに表示するための期間である。
【００３４】
本実施の形態では，各サブフィールドをリセット期間Ｔｒｓｔとアドレス期間Ｔａｄｄとサステイン期間Ｔｓｕｓとで構成し，各サブフィールドのリセット期間におけるリセット駆動電圧波形を，パネルの温度に応じた波形に制御する。また，駆動制御回路は，各サブフィールドのリセット駆動制御について，背景発光規模を抑制するために，一部のサブフィールドでのみ全てのセルにリセット放電を発生させる全セルリセット駆動制御を行い，残りのサブフィールドフィールドでは直前のサブフィールドで点灯したセルのみリセット放電を発生させるオンセルリセット駆動制御を行う。
【００３５】
そして，本実施の形態では，駆動制御回路は，パネル温度の上昇にしたがって，オンセルリセット駆動制御でのＹ電極に印加する鈍波パルスの到達電位を一部のサブフィールドではより高く制御する。さらに，駆動制御回路は，パネル温度の上昇にしたがって，全セルリセット駆動制御の頻度をより高く制御する。そして，駆動制御回路は，パネル温度が更に上昇するにしたがって，全セルリセット駆動制御でのＹ電極に印加する鈍波パルスの到達電位をより高く制御する。
【００３６】
図５は，本実施の形態における全セルリセットを有するサブフィールドの駆動電圧波形図である。尚，電位関係は図示の通りでなくともよい。図５には，Ｙ電極，Ｘ電極，アドレス電極それぞれの駆動電圧波形が示されている。前述のとおり，１つのサブフィールドＳＦのＸ，Ｙ電極とアドレス電極の駆動制御は，最初にリセット期間Ｔｒｓｔ，次にアドレス期間Ｔａｄｄ，最後にサステイン期間Ｔｓｕｓの駆動制御を有する。よって，図５の駆動電圧波形のリセット期間Ｔｒｓｔの開始時，各セルは，直前のサブフィールドのサステイン期間の駆動制御が終了した状態になっている。
【００３７】
図６は，図５の駆動電圧波形に対応する３電極上の壁電荷状態を示す状態図である。図６には，２つのリセット放電Ｔｒｓｔｐ，Ｔｒｓｔｎが終了したときと，アドレス期間Ｔａｄｄが終了したときと，２つのサステイン放電Ｔｓｕｓ１，Ｔｓｕｓ２が終了したときにおける，それぞれの壁電荷状態が示されている。それぞれ，アドレス電極Ａ１に対応して２対の表示電極Ｘ１，Ｙ１及びＸ２，Ｙ２が示され，それらの電極上の壁電荷の極性がプラスとマイナスで，電荷量が楕円の大きさでそれぞれ示されている。図６において，表示電極Ｘ１，Ｙ１とアドレス電極Ａ１とによるセルが点灯され，表示電極Ｘ２，Ｙ２とアドレス電極Ａ１とによるセルが非点灯である。
【００３８】
以下，図５，図６を参照して，全セルリセットを有するサブフィールドでの駆動動作について説明する。まず最初に，リセット期間Ｔｒｓｔでは，Ｙ側，Ｘ側共通駆動回路により，Ｙ電極に正極性の鈍波パルスＲＰｙ１がＸ電極に負極性の鈍波パルスＲＰｘ１が印加され，第１のリセット放電Ｔｒｓｔｐ（図６参照）が発生する。さらに，Ｙ電極に負極性の鈍波パルスＲＰｙ２が，Ｘ電極に正極性の矩形パルスＲＰｘ２がそれぞれ印加され，第２のリセット放電Ｔｒｓｔｎ（図６参照）が発生する。リセット期間中は，アドレス電極はグランド電位又は所定の電位（図示せず）に維持される。また，全セルリセット開始時は，図６のサステイン放電Ｔｓｕｓ２が終了した状態，オンセルリセット開始時は，図６のサステイン放電Tsus1が終了した状態になっている。
【００３９】
第１のリセット放電Ｔｒｓｔｐでは，まずＹ電極に正の電圧が印加されると共にＸ電極にグランドから電圧−Ｖｘまで徐々に低下する電圧が印加され，さらに，Ｘ電極が負電圧−Ｖｘに維持されてＹ電極に到達電圧＋Ｖｙｐ（＝ＨＶｗ）まで徐々に増加する電圧が印加される。つまり，Ｙ電極には正の鈍波パルスＲＰｙ１が，Ｘ電極には負の鈍波パルスＲＰｘ１がそれぞれ印加される。これにより，Ｘ，Ｙ間の印加電圧はゼロから徐々に増加し，点灯したセルのＹ，Ｘ電極間でＹ電極からＸ電極方向に微弱放電が繰り返し発生する。さらに，Ｘ，Ｙ間の印加電圧が増加すると，点灯しなかったセルのＹ，Ｘ間でも微弱放電が繰り返し発生する。全セルリセットでは，非点灯のセルでも放電が発生するように，到達電圧＋Ｖｙｐが非常に高い電圧ＨＶｗに設定される。
【００４０】
さらに，第１のリセット放電Ｔｒｓｔｐでは，Ｙ電極とアドレス電極間にも徐々に増加する電圧が印加され，Ｙ電極からアドレス電極の方向に微弱放電が発生する。第１のリセット放電Ｔｒｓｔｐにより，Ｙ電極とＸ電極に負電荷と正電荷とがある程度十分な量に形成され，アドレス電極上の負電荷は除去され，正電荷が形成される。
【００４１】
次に，第２のリセット放電Ｔｒｓｔｎでは，Ｙ側，Ｘ側共通駆動回路により，Ｘ電極に正極性の矩形パルスＲＰｘ２がＹ電極に負極性の鈍波パルスＲＰｙ２が印加される。これにより，Ｘ，Ｙ電極間には徐々に増加する逆極性の電圧が印加され，その電圧に第１のリセット放電で生成されたＸ，Ｙ電極上の正，負電荷を加えた電圧により，Ｘ電極からＹ電極の方向に微弱放電が繰り返し発生する。その結果，Ｘ，Ｙ電極上の正，負電荷の量が徐々に減少し，その後のアドレス放電に最適な電荷量に調整される。
【００４２】
次に，アドレス期間Ｔａｄｄでは，Ｘ側共通駆動回路がＸ電極を電圧＋Ｖｘに駆動し，Ｙの走査駆動回路がＹ電極に負のスキャンパルスＰｓｃａｎを順次印加しながら，それに同期してアドレス電極駆動回路が，書き込み対象セルのアドレス電極にアドレス電圧Ｖａを有するアドレスパルスＰａｄｄを印加する。図６の表示電極Ｘ１，Ｙ１の点灯すべきセルでは，Ｙ電極の負電圧−Ｖｙとアドレス電極の正のアドレス電圧Ｖａが，Ｙ電極上の負の電荷とアドレス電極上の正の電荷による電圧が加わって，アドレス電極とＹ電極間（ＡＹ間）に印加されて，ＡＹ間でアドレス放電が発生する。このＡＹ間のアドレス放電に誘発されて，Ｘ電極とＹ電極間（ＸＹ電極間）でも放電が発生する。その結果，アドレス期間Ｔａｄｄが終了すると，書き込みが行われたセルには，図６のＴａｄｄに示されるとおり，Ｙ電極上に正の電荷が，Ｘ電極上に負の電荷が，アドレス電極上に負の電荷がそれぞれ形成される。特に，Ｘ，Ｙ電極上の電荷量は，その後のサステインパルスが印加されると放電が発生する程度に制御される。
【００４３】
一方，図６の表示電極Ｘ２，Ｙ２の非点灯のセルには，Ｙ電極の負電圧−Ｖｙのみ印加され，アドレス電極のアドレス電圧Ｖａは印加されず，アドレス放電は発生しない。そのため，非点灯セルの壁電荷状態は，リセット期間終了時の状態が維持される。
【００４４】
そして，サステイン期間Ｔｓｕｓでは，アドレス電極駆動回路がアドレス電極を０Ｖ（グランド）に維持し，Ｙ側，Ｘ側共通駆動回路が，Ｙ電極とＸ電極とに電圧＋Ｖｓ，−Ｖｓ間で変化するサステインパルスＰｓｕｓを逆極性で印加する。その結果，Ｘ，Ｙ電極間に２Ｖｓのサステインパルス電圧が交互に印加される。図６のＴｓｕｓ１に示されるとおり，奇数番目のサステインパルスの印加により，矢印に示すようにＹ電極からＸ電極に向かってサステイン放電が発生する。その結果，Ｘ，Ｙ電極上の電荷の極性が反転する。さらに，Ｔｓｕｓ２に示されるとおり，偶数番目のサステインパルスの印加により，矢印に示すようにＸ電極からＹ電極に向かってサステイン放電が発生する。その結果，Ｘ，Ｙ電極上の電荷の極性が元に戻る。
【００４５】
上記のサステイン期間では，アドレス電極がＸ，Ｙ電極の印加電圧の中間値のグランドに維持されるので，アドレス期間終了時にアドレス電極上に負の電荷が存在していても，ＡＹ間またはＡＸ間で放電が発生することはない。
【００４６】
なお，図５のサステインパルスＰｓｕｓは，次のフィールドで全セルリセットを行う場合について示している。つまり，次のフィールドが全セルリセットの場合は，図５に示されるとおりＹ電極に負極性のサステインパルス，Ｘ電極に正極性のサステインパルスを印加して，サステイン期間Ｔｓｕｓが終了する。つまり，図６の偶数番目のサステイン放電Ｔｓｕｓ２で終了する。一方，次のフィールドがオンセルリセットの場合は，図５に示される最後のサステインパルスが印加されず，Ｙ電極に正極性のサステインパルス，Ｘ電極に負極性のサステインパルスを印加して，サステイン期間Ｔｓｕｓが終了する。つまり，図６の奇数番目のサステイン放電Ｔｓｕｓ１で終了する。以下の図７，１１，１３においても同様である。
【００４７】
図７は，本実施の形態におけるオンセルリセットを有するサブフィールドの駆動電圧波形図である。尚，電位関係は図示の通りでなくともよい。図７には，Ｙ電極，Ｘ電極，アドレス電極それぞれの駆動電圧波形が示されている。図７の駆動電圧波形は，リセット期間Ｔｒｓｔの駆動電圧波形のみが図５の全セルリセットを有するサブフィールドの駆動電圧波形と異なる。
【００４８】
オンセルリセットの場合は，第１のリセット放電Ｔｒｓｔｐで，Ｙ電極に印加される正のリセットパルスＲＰｙ１の到達電位＋Ｖｙｐが，全セルリセットの電位ＨＶｗよりも低い電位ＬＶｗに設定されている。第１のリセット放電ＴｒｓｔｐでのＸ電極に印加されるリセットパルスＲＰｘ１と，第２のリセット放電ＴｒｓｔｎでのＹ電極とＸ電極に印加されるリセットパルスＲＰｙ２，ＲＰｘ２とは，全セルリセットと同じである。
【００４９】
図８は，図７の駆動電圧波形に対応する３電極上の壁電荷状態を示す状態図である。図８にも，２つのリセット放電Ｔｒｓｔｐ，Ｔｒｓｔｎが終了したときと，アドレス期間Ｔａｄｄが終了したときと，２つのサステイン放電Ｔｓｕｓ１，Ｔｓｕｓ２が終了したときにおける，それぞれの壁電荷状態が示されている。そして，図８のオンセルリセットを有するサブフィールドは，直前のサブフィールドで表示電極Ｘ１，Ｙ１とアドレス電極Ａ１とによるセルが点灯され，表示電極Ｘ２，Ｙ２とアドレス電極Ａ１とによるセルが非点灯にされた例である。
【００５０】
以下，図７，図８を参照して，オンセルリセットを有するサブフィールドでの駆動動作について説明する。まず，リセット期間Ｔｒｓｔの直前の状態は，図６のサステイン放電Ｔｓｕｓ２が終了した状態であり，点灯セル（Ｘ１，Ｙ１）では，Ｙ電極，Ｘ電極上にそれぞれ正，負の壁電荷が多く形成され，アドレス電極上には負の壁電荷が多く形成されている。
【００５１】
そして，リセット期間Ｔｒｓｔでは，Ｙ側，Ｘ側共通駆動回路により，Ｙ電極に正極性の鈍波パルスＲＰｙ１が，Ｘ電極に負極性の鈍波パルスＲＰｘ１がそれぞれ印加され，第１のリセット放電Ｔｒｓｔｐが発生する。さらに，Ｙ電極に負極性の鈍波パルスＲＰｙ２が，Ｘ電極に正極性の矩形パルスＲＰｘ２がそれぞれ印加され，第２のリセット放電Ｔｒｓｔｎが発生する。リセット期間中は，アドレス電極はグランド電位又は所定の電位（図示せず）に維持される。
【００５２】
第１のリセット放電Ｔｒｓｔｐでは，図５の全セルリセットと比較すると，Ｙ電極の正極性の鈍波パルスＲＰｙ１の到達電位＋ＶｙｐがＬＶｗ（＜ＨＶｗ）と低く設定されている。そのため，直前のサブフィールドで点灯したセルで，Ｙ電極Ｙ１からＸ電極Ｘ１に向かって微弱放電が発生し，Ｙ電極Ｙ１とＸ電極Ｘ１上にそれぞれ負の壁電荷と正の壁電荷が形成される。さらに，Ｙ電極Ｙ１からアドレス電極Ａ１に向かっても微弱放電が発生し，アドレス電極Ａ１上には正の壁電荷が形成される。このとき，Ｙ電極の正極性の鈍波パルスＲＰｙ１の到達電位＋ＶｙｐがＬＶｗ（＜ＨＶｗ）と低いため，直前のサブフィールドでの非点灯セル（Ｘ２，Ｙ２）ではリセット放電は発生しない。逆にいえば，非点灯セルで微弱放電が発生しない程度の到達電位ＬＶｗに設定されている。
【００５３】
第２のリセット放電Ｔｒｓｔｎでは，全セルリセットと同様に，Ｙ電極に負極性の鈍波パルスＲＰｙ２が，Ｘ電極に正極性の矩形パルスＲＰｘ２がそれぞれ印加され，リセットされたセルのＸ電極Ｘ１からＹ電極Ｙ１に向かって微弱放電が発生し，両電極Ｘ１，Ｙ１上の壁電荷量が減少し電荷量が調整される。このとき，アドレス電極Ａ１からＹ電極Ｙ１に向かっても微弱放電が発生し，アドレス電極上の壁電荷量も調整される。
【００５４】
図８において，アドレス期間Ｔａｄｄと，サステイン期間Ｔｓｕｓ１，２は，図６の全セルリセットと同じであり，表示電極Ｘ１，Ｙ１のセルが点灯し，表示電極Ｘ２，Ｙ２のセルが非点灯である。
【００５５】
以上の通り，オンセルリセットでは，直前のサブフィールドで点灯したセルについてのみ３電極上の壁電荷状態をリセットし，非点灯セルではリセット放電は発生しない。これにより，リセット時の放電規模を小さくすることができ，全セルリセットを行うよりも背景発光（表示に寄与しない発光）を低減させることができる。
【００５６】
リセットされたセルの壁電荷状態は点灯されると変化するが点灯しないと変化しないので，原理的には，最初に全セルリセットを行いその後はオンセルリセットのみを行うことで表示駆動可能である。しかし，非点灯セルの壁電荷状態は，隣接セルの点灯などの影響を受けて徐々に変化する。よって，例えば，１つのフィールド内の最初のサブフィールドのみ全セルリセットを行い，それ以外のサブフィールドではオンセルリセットのみを行うことで，正常な駆動制御を可能にしつつ背景発光を低減させている。
【００５７】
図９は，半選択セルの誤り非点灯を説明する図である。図９には，表示電極Ｘ１，Ｙ１とＸｎ，Ｙｎのセルについて，アドレス期間Ｔａｄｄとサステイン期間Ｔｓｕｓ１，２が終了した時点での壁電荷状態が示されている。ここで，アドレス期間Ｔａｄｄでは，走査パルスＰｓｃａｎがＹ電極Ｙ１から順番に印加され，Ｙ電極Ｙｎが最後に走査パルスが印加される電極とする。
【００５８】
まず，前提として，リセット期間を終了して，Ｙ，Ｘ電極上にそれぞれ負，正の壁電荷が形成され，アドレス電極上に正の壁電荷が形成されているものとする。そして，アドレス期間Ｔａｄｄでは，まず，Ｙ電極Ｙ１に走査パルスＰｓｃａｎが，アドレス電極Ａ１にアドレスパルスＰａｄｄが印加され，アドレス電極Ａ１からＹ電極Ｙ１に向かってアドレス放電が発生し，それに誘発されて，Ｘ電極Ｘ１からＹ電極Ｙ１に向かってもアドレス放電が発生する。同様のアドレス駆動が，隣接する表示電極Ｘ２，Ｙ２（図示せず）〜Ｘｎ，Ｙｎでも行われる。
【００５９】
仮に，アドレス電極Ａ１に沿って全てのセルで点灯制御が行われたとすると，アドレス期間Ｔａｄｄ中，アドレス電極Ａ１に常にアドレスパルスＰａｄｄが印加され，アドレス電圧Ｖａが印加された状態が継続する。その結果，右端の電極Ｘｎ，Ｙｎのセルは，Ｙ電極Ｙｎに走査パルスＰｓｃａｎの印加はないがアドレス電極Ａ１にアドレス電圧Ｖａが印加される，いわゆる半選択状態になる。この半選択状態により，アドレス電極Ａ１上の正の壁電荷やＸ，Ｙ電極Ｘｎ，Ｙｎ上の壁電荷などが放電空間にリークする，いわゆる電荷リーク現象が生じたり，アドレス電極Ａ１とＹ電極Ｙｎとの間で微弱放電が発生したりする。その結果，右端の電極Ｘｎ，Ｙｎのセルの壁電荷量が減少し，Ｙ電極Ｙｎに走査パルスＰｓｃａｎが印加された時に正常にアドレス放電が発生しない場合がある。この現象が誤り非点灯である。
【００６０】
このように，電極Ｘｎ，Ｙｎ上のセルなどのようにアドレス期間で点灯すべきセルでアドレス放電が発生しないと，アドレス書き込みが行われず，Ｘ，Ｙ電極上に十分な量の壁電荷が形成されない。そのため，その後のサステイン期間Ｔｓｕｓ１では，電荷の極性が逆になりサステイン放電が発生せず，サステイン期間Ｔｓｕｓ２では，電荷量不足によりサステイン放電が発生しない。しかも，誤り非点灯したセルでは，壁電荷量がリセット状態より減っているので，後続のサブフィールドにおいて，全セルリセットを有するサブフィールドまで，アドレス放電が発生せず，表示破綻になってしまう。
【００６１】
半選択状態による電荷リークや微弱放電は，パネル温度が高いほど顕著になる傾向にある。よって，サステイン放電数が多いサブフィールドの直後のサブフィールドほど半選択状態による壁電荷量の低下が顕著になる。また，全セルリセットを有するサブフィールドから時間的に離間したサブフィールドでは，上記の半選択状態の時間が長くなるので，壁電荷量の低下が顕著になる。そして，壁電荷量の低下が多くなるセルにおいて，上記の誤り非点灯が発生する。
【００６２】
図１０は，本実施の形態におけるリセット駆動電圧波形の制御方法の一例を示す図である。図１０では，パネル温度Ｔ１〜Ｔ６に応じて各サブフィールドＳＦ１〜ＳＦ１１でのリセット駆動電圧波形の鈍波パルスＲＰｙ１の到達電位が示されている。パネル温度はＴ１が最も低く，Ｔ６が最も高い。ＨＶｗは，図５で説明した全セルリセットの場合のＹ電極の正極性の鈍波パルスＲＰｙ１の到達電位である。また，ＬＶｗは，図７で説明したオンセルリセットの場合のＹ電極の正極性の鈍波パルスＲＰｙ１の到達電位である。つまり，ＨＶｗ＞ＬＶｗの電位関係にあり，鈍波パルスＲＰｙ１の到達電位が高いＨＶｗであれば全セルでリセットが発生し，低いＬＶｗであれば点灯セルでのみリセットが発生し非点灯セルではリセットは発生しない。
【００６３】
さらに，ＭＶｗは，ＬＶｗより高く，ＨＶｗより低い電位であり，鈍波パルスＲＰｙ１の到達電位ＭＶｗは，点灯セルではリセット放電するが非点灯セルではリセット放電しない程度に設定され，且つ，通常のオンセルリセットでのＬＶｗよりも高く設定されている。よって，鈍波パルスＲＰｙ１の到達電位＋ＶｙｐがＭＶｗの場合は，オンセルリセットではあるが，高電位のオンセルリセットが行われる。
【００６４】
そして，サブフィールドＳＦ１〜ＳＦ１１は，この順番にサステイン放電回数が増大する関係になっているものとする。ただし，サブフィールドがそのように配置されていなくても，本実施の形態の制御方法は適用可能である。
【００６５】
図１１は，本実施の形態における高電位のオンセルリセットを有するサブフィールドの駆動電圧波形図である。尚，電位関係は図示の通りでなくともよい。図７の駆動電圧波形と比較すると，リセット期間Ｔｒｓｔのうち第１のリセットＴｒｓｔｐの時間が長く，Ｙ電極に印加される正極性の鈍波リセットパルスＲＰｙ１の到達電位＋ＶｙｐがＭＶｗとＬＶｗより高く設定されている。それ以外の駆動電圧波形は，図７と同じである。
【００６６】
図１１で示したとおり，高電位のオンセルリセットでは，Ｙ電極に印加される正極性の鈍波リセットパルスＲＰｙ１の到達電位＋ＶｙｐがＬＶｗより高いＭＶｗに設定されている。この到達電位ＭＶｗは，ＬＶｗより高いが，点灯セルのみに第１のリセット放電を発生させ，非点灯セルでは第１のリセット放電が発生しない程度の電位に設定されている。
【００６７】
図１２は，高電位のオンセルリセットした後の半選択セルの誤り非点灯を説明する図である。図１２では，直前のサブフィールドで表示電極対Ｘ１，Ｙ１とＸｎ，Ｙｎのセルが点灯済であり，現サブフィールドでも点灯される例である。
【００６８】
高電位のオンセルリセットでは，第１のリセットＴｒｓｔｐでは，Ｙ電極に印加される正極性のリセットパルスＲＰｙ１の到達電位＋ＶｙｐがＬＶｗより高いＭＶｗである。よって，第１のリセットＴｒｓｔｐでは，Ｙ電極とアドレス電極間の電圧及びＹ電極とＸ電極間の電圧がより高くなり，第１のリセットでの放電により形成される壁電荷量が多くなる。第１のリセットでは，ＡＹ電極間とＸＹ電極間で放電が発生するので，３電極上の壁電荷量はＬＶｗのオンセルリセットよりも多くなる。図１２に破線で記載したとおりである。そのため，第２のリセットＴｒｓｔｎが終了した後の３電極上の壁電荷量は，ＬＶｗのオンセルリセットよりも多くなる。
【００６９】
そして，次のアドレス期間Ｔａｄｄで表示電極対Ｘｎ，Ｙｎのセルが半選択状態に晒されても，リセット終了時の壁電荷量が増大しているので，電荷リークや微弱放電により多少電荷量が減少しても，破線で示すとおりアドレス放電に必要な電荷量が保証されて，正常にアドレス放電することができる。正常にアドレス書き込みが行われることで，その後のサステイン期間Ｔｓｕｓ１，２でも正常にサステイン放電が発生する。
【００７０】
図１１において，Ｙ電極の到達電位＋Ｖｙｐをより高くする代わりに，Ｘ電極の負極性のリセットパルスＲＰｘ１の電圧−Ｖｘをより低く（より高い負電位）すると共にアドレス電極の電位をより低く（負電位）することで，ＸＹ電極間の電圧とＡＹ電極間の電圧を共により大きくすることができ，Ｙ電極の到達電位＋Ｖｙｐをより高くすることと同等の効果を得ることができる。ただし，Ｙ電極の鈍波パルスＲＰｙ１の到達電位＋Ｖｙｐは，鈍波パルス生成回路において第１のリセット期間Ｔｒｓｔｐの期間を長くすることで簡単に実現することができる。
【００７１】
図１０にもどり，リセット駆動電圧波形の制御方法では，パネル温度がＴ１と通常動作範囲の場合は，１つのフィールド内のサブフィールドＳＦ１〜ＳＦ１１において，最初のサブフィールドＳＦ１でのみ，全セルリセットＨＶｗが行われ，残りのサブフィールドＳＦ２〜Ｓｆ１１では，オンセルリセットＬＶｗが行われる。
【００７２】
パネル温度がＴ２とＴ１より高くなると，例えば，サステイン放電回数が多いサブフィールドＳＦ８〜ＳＦ１１では，高電位のオンセルリセットＭＶｗが行われる。また，全セルリセットのサブフィールドＳＦ１から時間的に離間したサブフィールドＳＦ８〜ＳＦ１１では，高電位のオンセルリセットＭＶｗが行われる。パネル温度Ｔ１と同様に，パネル温度がＴ２の場合でも，最初のサブフィールドＳＦ１で全セルリセットＨＶｗが行われ，サブフィールドＳＦ２〜ＳＦ７でオンセルリセットＬＶｗが行われる。
【００７３】
パネル温度がＴ２に上昇すると，前述した半選択セルでの電荷リークや微弱放電がより活発に発生し，壁電荷量の低下が大きくなる。そして，サステイン放電数が多いサブフィールドＳＦ８〜ＳＦ１１では，サステイン放電による温度上昇も大きく，また，全セルリセット後の半選択状態に晒される時間も長くなる。そこで，それらのサブフィールドＳＦ８〜ＳＦ１１でのリセット駆動電圧波形を，高電位のオンセルリセットＭＶｗにすることで，点灯セルに対するリセット後の壁電荷量を増やすことができ，半選択セルにおける誤り非点灯を抑制することができる。
【００７４】
誤り非点灯は，一旦発生すると前述のとおり全セルリセットを行わない限り点灯させることができない。よって，パネル温度Ｔ２では，誤り非点灯が発生する蓋然性が高いサブフィールドＳＦ８〜ＳＦ１１で，オンセルリセット後の壁電荷量を増大させ，誤り非点灯が発生する蓋然性を抑えるのが望ましい。そして，上記の例では，サブフィールドＳＦ２〜ＳＦ７では誤り非点灯が発生する蓋然性は高くない。
【００７５】
次に，パネル温度がＴ３と更にＴ２より高くなると，例えば，最初のサブフィールドＳＦ１に加えてサブフィールドＳＦ４でも全セルリセットＨＶｗを行う。それ以外は，通常のオンセルリセットＬＶｗを行う。パネル温度Ｔ３ではオンセルリセットＨＶｗの回数または頻度が増加し，オンセルリセット間のサブフィールド数が少ないので，半選択セル状態に晒される時間が短く，誤り非点灯が発生する蓋然性を抑えることができる。また，サブフィールドＳＦ４での全セルリセットＨＶｗにより，全てのセルの壁電荷量が正常な量にリセットされるので，その後のサブフィールドで誤り非点灯が発生する蓋然性は低くなる。
【００７６】
パネル温度がＴ４と更にＴ３より高くなると，サブフィールドＳＦ１，ＳＦ４での全セルリセットＨＶｗに加えて，サブフィールドＳＦ８〜ＳＦ１１でのリセット駆動電圧波形を，高電位のオンセルリセットＭＶｗにする。これにより，誤り非点灯の発生確率を抑制することができる。また，全セルリセットのサブフィールド数を増やさずに高電位のオンセルリセットを発生させることで，背景発光規模が極端に増大することが回避される。
【００７７】
そして，パネル温度がＴ５と更にＴ４より高くなると，サブフィールドＳＦ１，ＳＦ４，ＳＳＦ８で全セルリセットＨＶｗを行う。このように，パネル温度の上昇に伴って，全セルリセットの回数または頻度を上げることで，半選択セルに晒される時間を短くすることができ，誤り非点灯を抑制できる。
【００７８】
最後に，パネル温度がＴ６と更にＴ５より高くなると，サブフィールドＳＦ１，ＳＦ４，ＳＳＦ８で高電位の全セルリセットＵＶｗを行う。高電位の全セルリセットＵＶｗでは，第１のリセット放電でのＹ電極の鈍波パルスＲＰｙ１の到達電位＋ＶｙｐをＨＶｗより高いＵＶｗに制御する。これにより，全セルリセットの頻度を上げることなく，個々の全セルリセットでの壁電荷量を増大させることができ，半選択セル状態による誤り非点灯の発生を抑えることができる。
【００７９】
図１３は，本実施の形態における高電位の全セルリセットを有するサブフィールドの駆動電圧波形図である。尚，電位関係は図示の通りでなくともよい。高電位の全セルリセットでは，第１のリセット放電でのＹ電極の鈍波パルスＲＰｙ１の到達電位＋Ｖｙｐが，図５の全セルリセットでのＨＶｗより高いＵＶｗに制御される。それ以外の波形は，図５と同じである。これにより，点灯セルと共に非点灯セルにおいても，第１のリセットＴｒｓｔｐ終了時の３電極上の壁電荷量を増やすことができる。それにより，リセット期間Ｔｒｓｔ終了時の壁電荷量を増やすことができ，アドレス期間で半選択セル状態に晒されて壁電荷が減ってもアドレス非点灯になることが防止され，誤り非点灯を防止できる。ただし，全セルリセットでのリセット放電の規模が大きくなるので，背景発光規模も大きくなる。ただ，温度Ｔ６による高電位の全セルリセットは，まれにしか生じない。
【００８０】
なお，高電位の全セルリセットでは，Ｙ電極の到達電位＋Ｖｙｐをより高くする代わりに，Ｘ電極の電位−Ｖｘをより低く（より高い負電位）し，且つアドレス電極の電位をより低くしても，ＸＹ電極間電圧とＡＹ電極間電圧がより大きくされ，Ｙ電極の到達電位＋Ｖｙｐをより高くする場合と同じ効果が得られる。
【００８１】
１つのフィールド内のサブフィールドＳＦ１〜ＳＦ１１の配置が，図１０とは異なる場合でも，パネル温度Ｔ２，Ｔ４において，サステインパルス数が多いサブフィールドＳＦ８〜ＳＦ１１で高電位のオンセルリセットＭＶｗを行うことが好ましい。それらのサブフィールドではパネル温度が上昇し誤り非点灯が発生する可能性が高いからである。また，パネル温度Ｔ３，Ｔ５での全セルリセットＨＶｗの回数または頻度増加は，全セルリセットが一定の周期で発生するようにすることが好ましい。
【００８２】
図１４は，本実施の形態におけるパネルを駆動する制御回路とＹ電極駆動回路とＸ電極駆動回路を示す図である。図３に示したＹ電極駆動回路３２は，走査駆動回路３３とＹ側共通駆動回路３４とを有し，Ｘ電極駆動回路３０はＸ側共通駆動回路３１を有し，それらの駆動回路に制御回路３６が制御信号を供給している。
【００８３】
図１４では，走査駆動回路３３が，各Ｙ電極Ｙ１〜Ｙ４にそれぞれ走査パルスを印加する走査駆動回路３３−１〜３３−４を有している。また，Ｙ側共通駆動回路３４が，複数のＹ電極Ｙ１〜Ｙ４に共通に設けられ，そこで生成されるサステイン駆動電圧波形やリセット駆動電圧波形が，各走査駆動回路を介して全てのＹ電極Ｙ１〜Ｙ４に印加される。
【００８４】
さらに，制御回路３６が，パネルの温度を検出する温度検出手段３８からの検出温度に応じて，制御信号ＲＯＭ３７から図１０に示したサブフィールドの駆動制御を行うための制御データを読み出す。制御信号ＲＯＭ３７は，複数種類のサブフィールドに対応した制御データＤ１〜Ｄｎを記憶する。各制御データＤ１〜Ｄｎは，リセット制御データＲＳＴ１〜ＲＳＴｎと，アドレス制御データＡＤＤと，サステイン制御データＳＵＳ１〜ＳＵＳｎとで構成される。
【００８５】
制御回路３６は，パネルの駆動制御において，パネルの検出温度に応じて，どのサステイン制御データを有する制御データＤ１〜Ｄｎを読み出すべきかの制御をサブフィールド毎に行う。
【００８６】
図１４の各駆動回路の具体的な回路図は，例えば，特開平９−９７０３４号公報（１９９７年４月８日公開），ＵＳ特許第５，６５４，７２８号などに記載されている。これらの特許公報に記載されている駆動回路が，引用により本願明細書に取り込まれて開示される。
【００８７】
以上説明したとおり，本実施の形態によれば，パネル温度が高温になると，オンセルリセットのリセットパルスの到達電位をより高くし，リセットによる壁電荷量を増やし，誤り非点灯の発生を抑制する。これにより，背景発光規模の増大を押さえつつ，表示破綻を回避することができる。さらに，パネル温度が高温になると，全セルリセットの回数または頻度を増やし，半選択セル状態が長くならないようにして誤り非点灯の発生を抑制する。
【図面の簡単な説明】
【００８８】
【図１】本実施の形態におけるプラズマディスプレイ装置のパネル構成図である。
【図２】図１のパネルの断面図である。
【図３】本実施の形態におけるプラズマディスプレイ装置の電極駆動回路の構成図である。
【図４】本実施の形態におけるプラズマディスプレイ装置のパネル駆動を示す図である。
【図５】本実施の形態における全セルリセットを有するサブフィールドの駆動電圧波形図である。
【図６】図５の駆動電圧波形に対応する３電極上の壁電荷状態を示す状態図である。
【図７】本実施の形態におけるオンセルリセットを有するサブフィールドの駆動電圧波形図である。
【図８】図５の駆動電圧波形に対応する３電極上の壁電荷状態を示す状態図である。
【図９】半選択セルの誤り非点灯を説明する図である。
【図１０】本実施の形態におけるリセット駆動電圧波形の制御方法の一例を示す図である。
【図１１】本実施の形態における高電位のオンセルリセットを有するサブフィールドの駆動電圧波形図である。
【図１２】高電位のオンセルリセットした後の半選択セルの誤り非点灯を説明する図である。
【図１３】本実施の形態における高電位の全セルリセットを有するサブフィールドの駆動電圧波形図である。
【図１４】本実施の形態におけるパネルを駆動する制御回路とＹ電極駆動回路とＸ電極駆動回路を示す図である。
【符号の説明】
【００８９】
Ｙ：第１の表示電極        Ｘ：第２の表示電極
Ａ：アドレス電極          ＲＰｙ１：鈍波パルス
ＲＰｙ２：鈍波パルス
【図１】
0004593636.tif 000002
【図２】
0004593636.tif 000003
【図３】
0004593636.tif 000004
【図４】
0004593636.tif 000005
【図５】
0004593636.tif 000006
【図６】
0004593636.tif 000007
【図７】
0004593636.tif 000008
【図８】
0004593636.tif 000009
【図９】
0004593636.tif 000010
【図１０】
0004593636.tif 000011
【図１１】
0004593636.tif 000012
【図１２】
0004593636.tif 000013
【図１３】
0004593636.tif 000014
【図１４】
0004593636.tif 000015