(57)【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延して第２のクロック信号を生成する遅延線路と、
前記第２のクロック信号が前記第１のクロック信号に位相同期するように、前記遅延線路における遅延量を可変制御する遅延量制御部と、
前記第１のクロック信号と前記第２のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、
擬似ロック状態の検出時、前記遅延線路の遅延量を変更する擬似ロック状態解除部と
を備え、
前記遅延量制御部は、
クロック端子に前記第１のクロック信号が供給され、データ端子が高レベルに設定された第１のフリップフロップと、
クロック端子に前記第２のクロック信号が供給され、データ端子が高レベルに設定された第２のフリップフロップと、
前記第１および第２のフリップフロップの出力の論理積を求め、その結果を前記第１および第２のフリップフロップのリセット端子に供給する第１の論理積ゲートと
を有し、
前記擬似ロック検出部は、
前記第１および第２のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、
前記第１および第２のクロック信号の排他的論理和を求める排他的論理和ゲートと、
前記否定論理和ゲートの出力と前記排他的論理和ゲートの出力の論理積を求める第２の論理積ゲートと
を有する
遅延同期ループ型のクロック信号生成回路。
【請求項２】
前記擬似ロック状態解除部は、擬似ロック状態の検出時、前記遅延線路上のクロック位相を反転する
請求項１に記載のクロック信号生成回路。
【請求項３】
前記擬似ロック状態解除部は、擬似ロック状態の検出時、前記遅延線路上のクロック位相を設定値だけシフトする
請求項１に記載のクロック信号生成回路。
【請求項４】
前記クロック信号生成回路を構成する機能デバイスは、
薄膜形成技術又は印刷技術を用いて絶縁基板上に形成される
請求項１から３のいずれか１つに記載のクロック信号生成回路。
【請求項５】
表示パネルと、
第１のクロック信号を遅延して第２のクロック信号を生成する遅延線路と、前記第２のクロック信号が前記第１のクロック信号に位相同期するように、前記遅延線路における遅延量を可変制御する遅延量制御部と、前記第１のクロック信号と前記第２のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、擬似ロック状態の検出時、前記遅延線路の遅延量を変更する擬似ロック状態解除部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第２のクロック信号に基づいて表示パネルを駆動する駆動回路と
を備え、
前記遅延量制御部は、
クロック端子に前記第１のクロック信号が供給され、データ端子が高レベルに設定された第１のフリップフロップと、
クロック端子に前記第２のクロック信号が供給され、データ端子が高レベルに設定された第２のフリップフロップと、
前記第１および第２のフリップフロップの出力の論理積を求め、その結果を前記第１および第２のフリップフロップのリセット端子に供給する第１の論理積ゲートと
を有し、
前記擬似ロック検出部は、
前記第１および第２のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、
前記第１および第２のクロック信号の排他的論理和を求める排他的論理和ゲートと、
前記否定論理和ゲートの出力と前記排他的論理和ゲートの出力の論理積を求める第２の論理積ゲートと
を有する
表示パネルモジュール。
【請求項６】
前記表示パネルは、液晶パネルである
請求項５に記載の表示パネルモジュール。
【請求項７】
撮像素子と、
第１のクロック信号を遅延して第２のクロック信号を生成する遅延線路と、前記第２のクロック信号が前記第１のクロック信号に位相同期するように、前記遅延線路における遅延量を可変制御する遅延量制御部と、前記第１のクロック信号と前記第２のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、擬似ロック状態の検出時、前記遅延線路の遅延量を変更する擬似ロック状態解除部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第２のクロック信号に基づいて前記撮像素子を駆動する駆動回路と
を備え、
前記遅延量制御部は、
クロック端子に前記第１のクロック信号が供給され、データ端子が高レベルに設定された第１のフリップフロップと、
クロック端子に前記第２のクロック信号が供給され、データ端子が高レベルに設定された第２のフリップフロップと、
前記第１および第２のフリップフロップの出力の論理積を求め、その結果を前記第１および第２のフリップフロップのリセット端子に供給する第１の論理積ゲートと
を有し、
前記擬似ロック検出部は、
前記第１および第２のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、
前記第１および第２のクロック信号の排他的論理和を求める排他的論理和ゲートと、
前記否定論理和ゲートの出力と前記排他的論理和ゲートの出力の論理積を求める第２の論理積ゲートと
を有する
撮像デバイス。
【請求項８】
第１のクロック信号を遅延して第２のクロック信号を生成する遅延線路と、前記第２のクロック信号が前記第１のクロック信号に位相同期するように、前記遅延線路における遅延量を可変制御する遅延量制御部と、前記第１のクロック信号と前記第２のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、擬似ロック状態の検出時、前記遅延線路の遅延量を変更する擬似ロック状態解除部とを有する遅延同期ループ型のクロック信号生成回路と、
システム全体の動作を制御するシステム制御部と、
前記システム制御部に対する操作入力を受け付ける操作入力部と
を備え、
前記遅延量制御部は、
クロック端子に前記第１のクロック信号が供給され、データ端子が高レベルに設定された第１のフリップフロップと、
クロック端子に前記第２のクロック信号が供給され、データ端子が高レベルに設定された第２のフリップフロップと、
前記第１および第２のフリップフロップの出力の論理積を求め、その結果を前記第１および第２のフリップフロップのリセット端子に供給する第１の論理積ゲートと
を有し、
前記擬似ロック検出部は、
前記第１および第２のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、
前記第１および第２のクロック信号の排他的論理和を求める排他的論理和ゲートと、
前記否定論理和ゲートの出力と前記排他的論理和ゲートの出力の論理積を求める第２の論理積ゲートと
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書で説明する発明は、遅延同期ループ型のクロック信号生成回路に関する。特に、能動素子が薄膜形成技術や印刷技術を用い形成される場合に好適なものである。なお発明は、表示パネルモジュール、撮像デバイス及び電子機器としての側面も有する。
【背景技術】
【０００２】
昨今では、大画面のディスプレイだけでなく中小型の表示ディスプレイでも表示解像度の高精細化が望まれている。これに伴い、入力クロック信号や映像信号の高周波数化が進んでいる。
【０００３】
例えば、ディスプレイ基板上に機能回路を集約したシステムディスプレイでは、映像信号をシリアル形式からパラレル形式に変換することで信号周波数を低下させ、動作マージンの向上を図っている。
【０００４】
ただし、映像信号がパラレル変換されるまでの回路部分には、回路遅延や動作マージンの問題が依然として残っている。
特に、映像信号の入力周波数が非常に高くなっている昨今のシステムディスプレイでは、ディスプレイ基板上で発生するクロック信号と映像信号との間に遅延差が生じると、サンプリング不良の原因となる。
【０００５】
なお、遅延同期ループ型のクロック信号生成回路には、以下に示すものがある。
【特許文献１】特開２００６−２８７６４１号公報
【特許文献２】特開２００７−６５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ディスプレイ基板その他の絶縁基板に形成される薄膜トランジスタは、シリコンウェハに製造されるトランジスタと比較して特性ばらつきが大きい。
このため、絶縁基板に形成される薄膜トランジスタで構成されたクロック信号生成回路では、図１に示すようにクロック信号の位相差が１８０°ずれる場合（擬似ロック状態）への対策が必要となる。
【課題を解決するための手段】
【０００７】
そこで、発明者らは、遅延同期ループ型のクロック信号生成回路として、（ａ）第１のクロック信号を遅延して第２のクロック信号を生成する遅延線路と、（ｂ）第２のクロック信号が第１のクロック信号に位相同期するように、遅延線路における遅延量を可変制御する遅延量制御部と、（ｃ）第１のクロック信号と第２のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、（ｄ）擬似ロック状態の検出時、遅延線路の遅延量を変更するロック状態解除部とを有するものを提案する。ここで、遅延量制御部は、クロック端子に第１のクロック信号が供給されデータ端子が高レベルに設定された第１のフリップフロップと、クロック端子に第２のクロック信号が供給されデータ端子が高レベルに設定された第２のフリップフロップと、第１および第２のフリップフロップの出力の論理積を求め、その結果を第１および第２のフリップフロップのリセット端子に供給する第１の論理積ゲートとを有するものである。また、擬似ロック検出部は、第１および第２のフリップフロップの出力の否定論理和を求める否定論理和ゲートと、第１および第２のクロック信号の排他的論理和を求める排他的論理和ゲートと、否定論理和ゲートの出力と排他的論理和ゲートの出力の論理積を求める第２の論理積ゲートとを有するものである。
【０００８】
なお、クロック信号生成回路の擬似ロック状態解除部は、擬似ロック状態の検出時、遅延線路上のクロック位相を反転することにより、擬似ロック状態を解除することが望ましい。この場合、一度の反転動作により、位相状態をほぼロック状態に近づけることができる。
【０００９】
また、クロック信号生成回路の擬似ロック状態解除部は、擬似ロック状態の検出時、遅延線路上のクロック位相を設定値だけシフトすることにより、擬似ロック状態を解除することが望ましい。この場合、一度の反転動作により位相状態をロック状態に近づけることはできないが、少なくとも擬似ロック状態を脱して通常動作による位相調整動作を実現できる。
【００１０】
また、ここでのクロック信号生成回路を構成する機能デバイスは、薄膜形成技術又は印刷技術を用いて絶縁基板上に形成される場合に、特に効果が期待できる。
なお、このクロック信号生成回路は、そのクロック信号に基づいて表示パネルを駆動する駆動回路を搭載する表示パネルモジュールに応用できる。
【００１１】
また、このクロック信号生成回路は、そのクロック信号に基づいて撮像素子を駆動する駆動回路を搭載する撮像デバイスに応用できる。
また、このクロック信号生成回路は、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部を搭載する電子機器に応用できる。
【発明の効果】
【００１２】
発明者らの提案するクロック信号生成回路の場合、擬似ロック状態の発見時には、当該擬似ロック状態を強制的に解除して、通常の位相差に基づく遅延量の可変制御に移行することができる。
【発明を実施するための最良の形態】
【００１３】
以下、発明を、システムディスプレイに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
【００１４】
（Ａ）形態例１
（Ａ−１）ディスプレイパネルの全体構成
図２に、この形態例で説明するディスプレイパネル１の平面構成例を示す。この形態例の場合、ガラス基板３の表面に表示領域５や機能回路が同一プロセスで形成される。表示領域には、各画素に対応する輝度レベルを可変制御する画素回路と、その画素回路に駆動信号を与えるＮ本の画素制御線とＭ本の映像信号線が形成される。
【００１５】
また、信号線ドライバ７、走査線ドライバ９、クロック生成回路１１等が機能回路として形成される。なお、信号線ドライバ７及び走査線ドライバ９は、クロック生成回路１１が生成したクロックにより動作する。因みに、クロック生成回路１１は、外部から与えられる入力クロックに同期した出力クロックを生成する回路である。
【００１６】
（Ａ−２）クロック生成回路の構成
図３に、この明細書において発明者らが提案するクロック生成回路１１の内部構成例を示す。なお、図３は、アナログ型のクロック生成回路１１を示す。
クロック生成回路１１は、バッファ回路２１、電圧制御型遅延線２３、位相反転／非反転部２５、バッファ回路２７、位相比較回路２９、チャージポンプ３１、擬似ロック検出部３３で構成される。
【００１７】
バッファ回路２１及び２７は、それぞれ複数段のインバータ回路を直列に接続した回路である。このうち、バッファ回路２１は入力バッファを構成し、特許請求の範囲の第１のクロックに対応する入力クロックＣＬＫ１を入力する。一方、バッファ回路２７は出力バッファを構成し、特許請求の範囲の第２のクロックに対応する出力クロックＣＬＫ２を出力する。
【００１８】
電圧制御型遅延線２３は、入力クロックＣＬＫ１の位相をアナログ的に調整するための遅延回路である。図４に、電圧制御型遅延線２３の構成例を示す。この電圧制御型遅延線２３は、負荷容量付きインバータ回路の多段接続回路で構成される。
【００１９】
この回路構成の場合、インバータ回路の出力段と負荷容量との間に接続されるトランジスタ対のバイアス電圧Ｖbiasを可変制御することにより遅延時間を制御する。例えばｎチャネル型トランジスタの場合、バイアス電圧Ｖbias_nが低いとき（すなわち、薄膜トランジスタが開動作のとき）、遅延量が最小値になる。また例えばｎチャネル型トランジスタの場合、バイアス電圧Ｖbias_nが高いとき（すなわち、薄膜トランジスタが閉動作のとき）、遅延量が最大値になる。
【００２０】
例えば電流駆動能力を高く制御すると、負荷容量に対するキャリアのチャージ・ディスチャージが速くなる。すなわち、電圧制御型遅延線２３の伝搬速度が速くなり、クロック位相を進めることができる。一方、電流駆動能力を低く制御すると、負荷容量に対するキャリアのチャージ・ディスチャージが遅くなる。すなわち、電圧制御型遅延線２３の伝搬速度が遅くなり、クロック位相を遅らせることができる。
【００２１】
位相反転／非反転部２５は、電圧制御型遅延線２３から入力されるクロック信号を位相反転し又は非反転のまま出力する回路である。この形態例の場合、位相反転／非反転部２５は、電圧制御型遅延線２３とバッファ回路２７との間に設置する。すなわち、位相反転／非反転部２５は、遅延線路上に配置される。
【００２２】
この位相反転／非反転部２５が、特許請求の範囲における「擬似ロック状態解除部」に対応する。擬似ロック状態では、図１に示したように、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差が１８０°ずれている。
【００２３】
この位相反転／非反転部２５により、擬似ロック状態の検出時には、入力クロックの位相を反転することが可能となる。なお、擬似ロック状態以外の位相では、位相反転／非反転部２５は入力クロックをそのまま出力する。
【００２４】
なお、位相反転／非反転部２５による反転・非反転の切り替えは、擬似ロック検出部３３から与えられる制御信号により実行される。
図５に、位相反転／非反転部２５の回路例を示す。
【００２５】
図５に示す位相反転／非反転部２５は、インバータＩＮＶを２段通過する伝送路（ＳＷ１の経路）と１段のみ通過する伝送路（ＳＷ２の経路）を有し、そのいずれか一方だけをクロック信号が通過するようにスイッチＳＷ１及びＳＷ２を配置している。
【００２６】
なお、スイッチＳＷ１及びＳＷ２の動作は正反対である。従って、図５の位相反転／非反転部２５は、切り替え信号の接続を反転している。なお、インバータＩＮＶ３は、スイッチＳＷ１及びＳＷ２を構成するＮチャネル型薄膜トランジスタとＰチャネル型薄膜トランジスタを同時に開閉するために用いられる。
【００２７】
位相比較回路２９は、入力クロックＣＬＫ１のエッジ位相と出力クロックＣＬＫ２のエッジ位相を比較し、その比較結果に基づいてバイアス電圧Ｖbiasを生成するチャージポンプ回路にアップ信号又はダウン信号を出力する回路である。
【００２８】
図６に、位相比較回路２９の構成例を示す。位相比較回路２９は、入力クロックＣＬＫ１をクロック信号とするＤフリップフロップ４１と出力クロックＣＬＫ２をクロック信号とするＤフリップフロップ４３と、Ｄフリップフロップ４１及び４３の出力信号の論理積を求め、Ｄフリップフロップ４１及び４３のリセット信号を生成する論理積ゲートで構成される。
【００２９】
この回路構成では、先にＨレベルが現れるクロックＣＬＫに対応するＤフリップフロップの出力信号が先に「Ｈ」レベルとなり、後にＨレベルが現れるクロックＣＬＫに対応するＤフリップフロップの出力信号が「Ｈ」レベルとなるタイミングでＤフリップフロップ４１及び４３の出力信号Ｑ１及びＱ２が共にリセットされる。
【００３０】
結果的に、位相差の分だけアップ信号又はダウン信号が出力される。例えば入力クロックＣＬＫ１の位相の方が出力クロックＣＬＫ２の位相より進んでいる場合、その位相差の期間だけアップ信号に対応する出力信号Ｑ１が「Ｈ」レベルになる。一方、入力クロックＣＬＫ２の位相の方が出力クロックＣＬＫ１の位相より進んでいる場合、その位相差の期間だけダウン信号に対応する出力信号Ｑ２が「Ｈ」レベルになる。
【００３１】
なお、入力クロックＣＬＫ１と出力クロックＣＬＫ２のエッジ位相がほぼ同じ場合、位相比較回路２９は、Ｄフリップフロップ４１及び４３の両方から「Ｌ」レベルの出力信号Ｑ１及びＱ２を出力する。
【００３２】
なお、エッジ位相がほぼ同じ場合には、図１に示すように、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差が０°の場合と１８０°の場合がある。従って、この位相比較回路２９の出力信号Ｑ１及びＱ２だけでは、擬似ロック状態を誤って同期状態と判定する可能性がある。
【００３３】
チャージポンプ３１は、位相比較回路２９の出力信号Ｑ１及びＱ２に応じて電圧制御型遅延線２３のバイアス電圧Ｖbias（アナログ電圧）を発生する回路である。
図７に、チャージポンプ３１の回路構成を示す。
【００３４】
図７の回路構成の場合、出力信号Ｑ１がオン、出力信号Ｑ２がオフの場合、負荷容量がチャージされる。これにより、バイアス電圧Ｖbiasが上昇する。一方、出力信号Ｑ１がオフ、出力信号Ｑ２がオンの場合、負荷容量がディスチャージされる。これにより、バイアス電圧Ｖbiasが下降する。なお、出力信号Ｑ１及びＱ２の両方がオフの場合、負荷容量は維持される。
【００３５】
擬似ロック検出部３３は、入力クロックＣＬＫ１と出力クロックＣＬＫ２の擬似ロック状態を検出する回路である。図８に、擬似ロック検出部３３の回路構成を示す。図８（Ａ）は、ゲート回路と論理回路５１とを組み合わせる場合の回路構成であり、図８（Ｂ）は、ゲート回路の組み合わせだけで構成される回路構成である。
【００３６】
図９に、擬似ロック検出部３３の入出力関係を示す。図９に示すように、擬似ロック検出部３３は、出力信号Ｑ１及びＱ２が共に「Ｌ」レベルであって、かつ、入力クロックＣＬＫ１と出力クロックＣＬＫ２の信号レベルが異なるとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２が擬似ロック状態にあると判定する。図９では、黒枠で囲んで示す。
【００３７】
因みに、出力信号Ｑ１及びＱ２が共に「Ｌ」レベルであることは、図８の否定論理和ゲートにて検出される。また、入力クロックＣＬＫ１と出力クロックＣＬＫ２の信号レベルが異なることは、図８の排他的論理和ゲートにて検出される。なお、論理回路５１は、論理積ゲートと同じ論理演算を実現する。
【００３８】
擬似ロック検出部３３は、擬似ロック状態の検出時、擬似ロック検出信号ＷＮＧを「Ｈ」レベルに変換する。なお、擬似ロック状態が検出されない場合、擬似ロック検出部３３は、「Ｌ」レベルの擬似ロック検出信号ＷＮＧを出力する。
【００３９】
（Ａ−３）動作及び効果
図１０に、クロック生成回路１１で実行される動作内容を示す。図１０に示すように、クロック生成回路１１の動作は繰り返し動作である。
まず、位相比較回路２９において、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相関係の比較動作が実行される（処理Ｓ１）。
【００４０】
次に、擬似ロック検出部３３では、位相比較回路２９の出力信号Ｑ１、Ｑ２と、入力クロックＣＬＫ１及び出力クロックＣＬＫ２の位相関係に基づいて現在の位相状態が擬似ロック状態か否かの判定処理が実行される（処理Ｓ２）。
【００４１】
この処理Ｓ２で否定結果が得られた場合、擬似ロック検出部３３によって位相反転／非反転部２５の入出力関係は非反転に制御される。
結果的に、電圧制御型遅延線２３によって遅延量の調整された入力クロックＣＬＫ１がバッファ回路２７より出力クロックＣＬＫ２として出力される（処理Ｓ４）。
【００４２】
一方、処理Ｓ２で肯定結果が得られた場合、擬似ロック検出部３３によって位相反転／非反転部２５の入出力関係は反転状態に制御される（処理Ｓ３）。
結果的に、電圧制御型遅延線２３によって遅延量の調整された入力クロックＣＬＫ１は位相反転／非反転部２５において１８０°反転され、バッファ回路２７より出力クロックＣＬＫ２として出力される（処理Ｓ４）。
【００４３】
擬似ロック状態では入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差が１８０°であるので、位相反転／非反転部２５の反転動作により、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差はほぼ０°に変換されることになる。
【００４４】
よって、位相比較回路２９の誤判定により誤って擬似ロック状態に入力クロックＣＬＫ１と出力クロックＣＬＫ２が位相ロックした場合でも、短時間のうちに位相差を０°に近づけることができる。
【００４５】
特に、クロック生成回路１１が、絶縁基板であるガラス基板３上に薄膜プロセスや印刷技術を用いて形成される場合、能動素子のキャリア移動度が小さいため擬似ロック状態の発生確率が高くなる。しかし、この形態例のように擬似ロック状態の検出機能とクロック位相の反転機能を用意することにより、短時間でロック状態を実現できる。
【００４６】
（Ｂ）形態例２
この形態例では、図２に示すディスプレイパネルに形成するクロック生成回路１１の遅延量をディジタル的に制御する場合について説明する。
従って、ディスプレイパネルの構成は、クロック生成回路を除き、図２と同じである。
【００４７】
（Ｂ−１）クロック生成回路１１の構成
図１１に、この明細書において発明者らが提案するクロック生成回路６１の内部構成例を示す。なお、図１１には図３との対応部分に同一符号を付して示す。
このクロック生成回路６１は、バッファ回路２１、遅延線６３、位相反転／非反転部２５、バッファ回路２７、位相比較回路２９、カウンタ６５、擬似ロック検出部３３で構成される。
【００４８】
図３との違いは、遅延線６３の遅延量がディジタル的に制御される点と、遅延量の制御にカウンタ６５が用いられる点である。
図１２に、遅延線６３の回路構成を示す。図１２に示す遅延線６３は、入力クロックＣＬＫ１の伝搬経路を構成する負荷容量付きインバータ回路で構成される。
【００４９】
このうち、負荷容量付きインバータ回路段の構成は、図３に示す電圧制御型遅延線２３と同じである。ただし、図１２に示す遅延線６３の場合には、インバータ回路の出力段と負荷容量との間に接続されるトランジスタ対をスイッチとしてオン／オフ制御する点で図３の駆動方式と異なっている。
【００５０】
すなわち、遅延線６３の場合には、インバータ回路単位で出力端に接続される負荷容量の段数を増やすことで遅延量を増やし、インバータ回路単位で出力端に接続される負荷容量の段数を減らすことで遅延量を減らす駆動方式を採用する。
この点で、遅延時間を全てのインバータ回路段について一律に増減するアナログ方式の遅延線とは異なっている。
【００５１】
カウンタ６５は、カウント値に応じて遅延線６３を構成する負荷容量の接続数を制御する回路であり、バイナリカウンタとデコーダとで構成される。この形態例の場合、バイナリカウンタは、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差だけカウントちがアップカウントされる。
【００５２】
図１３にカウンタ６５のうちバイナリカウンタ部分の構成を示し、図１４にカウンタ６５のうちデコーダ部分の構成を示す。
ここで、バイナリカウンタのカウント値は位相差を表している。また、デコーダは、カウント値に応じた段数だけインバータ回路の出力端に負荷容量が接続されるように、インバータ回路の出力端と負荷容量を接続するトランジスタ対をオン制御するオン信号を出力する。
【００５３】
なお、デコーダは、残りのインバータ回路段に対しては、当該段数だけインバータ回路の出力端に負荷容量が接続されないように、インバータ回路の出力端と負荷容量を接続するトランジスタ対をオフ制御するオフ信号を出力する。
【００５４】
因みに、オン信号として、ｎチャネル型トランジスタのゲート電極には「Ｈレベル」が与えられ、ｐチャネル型トランジスタのゲート電極には「Ｌレベル」が与えられる。
また、オン信号として、ｎチャネル型トランジスタのゲート電極には「Ｌレベル」が与えられ、ｐチャネル型トランジスタのゲート電極には「Ｈレベル」が与えられる。
【００５５】
勿論、この形態例の場合にも、擬似ロック状態の検出時には、擬似ロック検出部３３の制御によって遅延伝送路上のクロック位相を１８０°反転することができる。かくして、遅延線６３の遅延量をディジタル的に制御する場合も、ロック状態への収束時間が短いクロック生成回路６１を実現できる。
【００５６】
（Ｃ）他の形態例
（Ｃ−１）クロック生成回路の他の構成例
前述の形態例の説明では、いずれの場合も位相反転／非反転部２５を搭載する場合について説明した。
しかし、位相反転／非反転部２５と同等の機能を他の回路構成によっても実現できる。
【００５７】
例えば図１５に示すクロック生成回路７１が考えられる。図１５は図１１との対応部分に同一符号を付して示す図である。すなわち、このクロック生成回路７１は、ディジタル的に遅延量を調整する方式のクロック生成回路７１の適応例である。
【００５８】
図１５の場合、位相反転／非反転部２５に相当する機能をカウンタ６５のカウント値の再更新により実現する。すなわち、擬似ロックの検出が通知されたカウンタ６５は、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差に基づいて更新したカウント値に、１８０°の位相差に相当する設定カウント値を更に加算する。
【００５９】
そして、再更新後のカウント値に応じた個数の負荷容量が各インバータ回路に接続されるように、遅延線６３の各段にオン・オフ信号を与える。
なお、擬似ロックが検出されていない期間には、形態例２の場合と同様、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差に基づいて更新したカウント値に応じた個数の負荷容量が各インバータ回路に接続されるように、遅延線６３の各段にオン・オフ信号を与える。
【００６０】
この構成例の場合、１８０°に位相差の相当する設定カウント値を、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差に基づいて更新したカウント値に再加算する機能が、特許請求の範囲における「擬似ロック解除部」に相当する。
【００６１】
（Ｃ−２）擬似ロック状態の解除
前述の形態例の場合には、擬似ロックの検出時に、クロック位相を１８０°反転する場合について説明した。このようにすることで、一気に擬似ロック状態をロック状態に変換することができる。
【００６２】
ただし、擬似ロック状態にある位相を、通常の位相比較動作によってロック状態に収束できる位相関係に変更できるのであれば、擬似ロック状態の検出時の位相変化量は１８０°でなくても良い。例えば擬似ロック状態から９０°以上位相を変更することができれば、通常の位相比較動作によってもロック状態に収束することが可能である。
【００６３】
（Ｃ−３）絶縁基板
前述の形態例では、クロック生成回路を構成する能動素子は、ポリシリコン（高温・低温を問わず）、アモルファスシリコン、有機材料等の薄膜形成技術や印刷技術を用いて絶縁基板であるディスプレイパネルの表面に直接形成される場合について説明した。
【００６４】
しかし、クロック生成回路が形成される絶縁基板は、ディスプレイパネルに実装される絶縁基板でも良い。
【００６５】
（Ｃ−４）ディスプレイパネルへの応用例
前述の形態例で説明したクロック生成回路は、有機ＥＬパネル、プラズマディスプレイ、フィールドエミッションディスプレイその他の自発光型ディスプレイパネルだけでなく、液晶パネルその他の表示領域と同じ基板上に形成する場合にも適用できる。
【００６６】
（Ｃ−５）電子機器への応用例
（ａ）システム例
前述したクロック生成回路は、システムディスプレイ以外の電子機器にも搭載することができる。以下、電子機器の一例を示す。
【００６７】
図１６に、電子機器のうちディスプレイパネルを搭載するシステム構成例を示す。この電子機器８１は、ディスプレイパネル８３と、システム制御部８５と、クロック生成回路８７で構成される。ここで、クロック生成回路８７は、ディスプレイパネル８３の基板上に形成されていても良いし、別の基板上に形成されていても良い。
【００６８】
システム制御部８５は、システム全体の動作を制御する処理ユニットであり、例えばＣＰＵで構成される。この他、電子機器の用途に応じたインターフェースで構成される。
【００６９】
図１７に、電子機器のうち撮像デバイス（イメージャ）を搭載するシステム構成例を示す。この電子機器９１は、撮像デバイス９３と、システム制御部９５と、クロック生成回路９７で構成される。
【００７０】
ここで、クロック生成回路９７は、撮像デバイスの動作クロックを生成する回路である。形態例の場合と同様、クロック生成回路９７は、撮像デバイス９３の基板上に形成されていても良いし、別の基板上に形成されていても良い。
【００７１】
システム制御部９５は、システム全体の動作を制御する処理ユニットであり、例えばＣＰＵで構成される。この他、電子機器の用途に応じたインターフェースで構成される。なお、システム制御部９５を搭載しないセンシングデバイス単体としての構成もあり得る。
【００７２】
（ｂ）電子機器の外観例
以下では、前述したクロック生成回路を内蔵する電子機器の外観例を例示する。なお、クロック生成回路は、筐体内のいずれかの部分に内蔵されている。
【００７３】
図１８は、テレビジョン受像機１０１の外観例である。テレビジョン受像機１０１は、フロントパネル１０３の正面にディスプレイパネル１０５を配置した構造を有している。
【００７４】
図１９に、デジタルカメラ１１１の外観例を示す。なお、図１９（Ａ）はデジタルカメラの正面側（被写体側）外観例であり、図１９（Ｂ）はデジタルカメラの背面側（撮影者側）外観例である。
【００７５】
デジタルカメラ１１１は、保護カバー１１３、撮像レンズ部１１５、ディスプレイパネル１１７、コントロールスイッチ１１９、シャッターボタン１２１その他を筐体に配置した構造を有している。
【００７６】
図２０に、ビデオカメラ１３１の外観例を示す。ビデオカメラ１３１は、本体１３３の前方に被写体を撮像する撮像レンズ１３５を配置し、本体１３３の背面に撮影スタート／ストップスイッチ１３７を配置し、本体１３３の側面にディスプレイパネル１３９を配置した構造を有している。
【００７７】
図２１に、携帯電話機の外観例を示す。図２１に示す携帯電話機１４１は折りたたみ式であり、図２１（Ａ）が筐体を開いた状態の外観例であり、図２１（Ｂ）が筐体を折りたたんだ状態の外観例である。
【００７８】
携帯電話機１４１は、上側筐体１４３、下側筐体１４５、連結部（この例ではヒンジ部）１４７、主ディスプレイパネル１４９、補助ディスプレイパネル１５１、ピクチャーライト１５３、撮像レンズ１５５を筐体表面に配置した構造を有している。
【００７９】
図２２に、コンピュータの外観例を示す。コンピュータ１６１は、下型筐体１６３、上側筐体１６５、キーボード１６７及びディスプレイパネル１６９で構成される。
【００８０】
これらの他、クロック生成回路は、オーディオ再生装置、ゲーム機、電子ブック、電子辞書その他の電子機器にも搭載できる。
【００８１】
（Ｃ−６）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。例えば本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
【図面の簡単な説明】
【００８２】
【図１】位相ロック状態と擬似ロック状態を説明する図である。
【図２】ディスプレイパネルの平面構成例を示す図である。
【図３】クロック生成回路の構成例を示す図である。
【図４】電圧制御型遅延線の構成例を示す図である。
【図５】位相反転／非反転部の構成例を示す図である。
【図６】位相比較回路の構成例を示す図である。
【図７】チャージポンプの構成例を示す図である。
【図８】擬似ロック検出部の構成例を示す図である。
【図９】擬似ロックの内部動作を説明する図である。
【図１０】クロック生成回路の動作内容を説明するフローチャートである。
【図１１】クロック生成回路の他の構成例を示す図である。
【図１２】遅延線の構成例を示す図である。
【図１３】バイナリカウンタの構成例を示す図である。
【図１４】デコーダの構成例を示す図である。
【図１５】クロック生成回路の他の構成例を示す図である。
【図１６】電子機器のシステム構成例を示す図である。
【図１７】電子機器のシステム構成例を示す図である。
【図１８】電子機器の商品例を示す図である。
【図１９】電子機器の商品例を示す図である。
【図２０】電子機器の商品例を示す図である。
【図２１】電子機器の商品例を示す図である。
【図２２】電子機器の商品例を示す図である。
【符号の説明】
【００８３】
１１        クロック生成回路
２５        位相反転／非反転部
３３        擬似ロック検出部
６１        クロック生成回路
７１        クロック生成回路
【図１】
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【図２】
0004434253.tif 000003
【図３】
0004434253.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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