(57)【特許請求の範囲】
【請求項１】
不揮発性のメモリセルを備え、テスト時以外の通常の動作モードで消去可能な第１のブロックと、前記テスト時に不良と見なされた不良ブロックアドレス情報を記憶し、前記通常の動作モードでは消去不可能な第２のブロックとを有し、ページ単位で読み出しと書き込みが行われ、前記第１、第２のブロックは各々、複数の前記ページ単位より構成され、且つ前記第１のブロック内のデータは前記第１のブロック単位で消去され、前記第２のブロック内のデータは前記第２のブロック単位で消去され、前記第２のブロックに含まれる少なくともいずれかの前記ページが、それぞれ前記第１のブロックに関連付けられた複数の領域を含み、該領域のそれぞれが、対応する前記第１のブロックの良／不良の情報を保持するメモリセルアレイと、
前記第１のブロック毎、及び前記第２のブロック毎に設けられ、ロウアドレス信号をデコードしてメモリセルの行を選択するロウデコーダと、
これらロウデコーダ中にそれぞれ設けられる不揮発性の記憶手段と、
テストモード時にベリファイ読み出し工程で不良と判断された不良ブロックアドレス情報を、前記第２のブロックの前記いずれかのページに含まれる前記不揮発性のメモリセルに記憶する手段と、
読み出し時に不良ブロックを非選択状態とするために、前記メモリセルの一部に記憶された前記不良ブロックアドレスに対応するロウデコーダ中に設けられた不揮発性の記憶手段にフラグデータを書き込む書き込み手段であって、前記テスト時において、前記第２のブロックにおける前記いずれかのページを読み出すことにより、前記不良ブロックアドレス情報を読み出すデータラッチと、前記データラッチに読み出された前記ページのうち前記不良の情報を保持するいずれかの前記領域に関連付けられた前記第１のブロックのアドレスを、アクセス対象とされる前記第１のブロックのアドレスを保持するブロックアドレス用カウンタに転送することにより、前記データラッチに保持される前記不良ブロックアドレス情報を、メモリテスターを介することなく前記ロウデコーダへ転送する内部制御回路とを備える書き込み手段と
を具備することを特徴とする不揮発性半導体メモリ。
【請求項２】
前記不揮発性の記憶手段は、電気的フューズ素子を含むことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記不揮発性の記憶手段は、不揮発性のメモリセルを含むことを特徴とする請求項１記
載の不揮発性半導体メモリ。
【請求項４】
ページ単位で書き込みと読み出しを行い、複数のページが集まって構成されるブロック単位で消去可能であり、該ブロックが、テスト時以外の通常の動作モードで消去可能な第１のブロックと、前記通常の動作モードでは消去不可能な第２のブロックとを有し、前記第２のブロックに含まれる少なくともいずれかの前記ページが、それぞれ前記第１のブロックに関連付けられた複数の領域を含む不揮発性半導体メモリのテスト方法であって、
メモリテスターにより発生された任意のデータパターンを、前記不揮発性半導体メモリに対して書き込みデータとして入力する第１のステップと、
前記データパターンを、前記不揮発性メモリに前記ページ単位で書き込む第２のステップと、
前記第２のステップにより前記データパターンが正常に書き込まれたかベリファイ読み出しを行う第３のステップと、
前記ベリファイ読み出しの結果、不良が発見された場合に、アクセス対象とされた前記第１のブロックのアドレスを保持するブロックアドレス用カウンタが、保持する該アドレスを、内部バスを介してレジスタに転送することにより、前記不良が発見された前記ページを含む前記第１のブロックのアドレスを、前記メモリテスターを介することなく、一時的に前記レジスタに保持させる第４のステップと、
データラッチにおいて、前記レジスタに転送された前記アドレスに対応する前記第１のブロックに関連付けられたいずれかの前記領域に対応するカラムに、前記不良であることを示す特定の値をセットすることにより、前記レジスタに保持させた前記アドレスを、前記メモリテスターを介することなく、前記データラッチにセットする第５のステップと、
前記データラッチが、前記アドレスを前記不揮発性半導体メモリの前記第２のブロックの前記いずれかのページに書き込む第６のステップと、
前記アドレスが書き込まれた前記第２のブロックを除く他の複数の前記第１のブロックにつき、データの消去動作を行う第７のステップと
を具備することを特徴とする不揮発性半導体メモリのテスト方法。
【請求項５】
ページ単位で書き込みと読み出しを行い、複数のページが集まって構成されるブロック単位で消去可能であり、該ブロックが、テスト時以外の通常の動作モードで消去可能な第１のブロックと、前記通常の動作モードでは消去不可能な第２のブロックとを有し、前記第２のブロックに含まれる少なくともいずれかの前記ページが、それぞれ前記第１のブロックに関連付けられた複数の領域を含む不揮発性半導体メモリをテストするテスト方法であって、
テスターにより任意のデータパターンが発生され、前記データパターンが前記不揮発性半導体メモリに入力される第１のステップと、
前記テスターにより、前記不揮発性半導体メモリに対して前記データパターンをメモリセルに書き込むためのコマンドが発生される第２のステップと、
前記テスターにより、前記メモリセルに書き込んだ前記データパターンを読み出し、期待値と比較することにより、前記データパターンの書き込みに成功したか失敗したかを判定する第３のステップと
を具備し、前記第３のステップにおいて失敗と判定された場合、アクセス対象とされた前記第１のブロックのアドレスを保持するブロックアドレス用カウンタが、保持する該アドレスを、内部バスを介してレジスタに転送し、引き続き、データラッチにおいて、前記レジスタに転送された前記アドレスに対応する前記第１のブロックに関連付けられたいずれかの前記領域に対応するカラムに、不良であることを示す特定の値をセットすることにより、前記書き込みに失敗した前記ページを含む前記第１のブロックのアドレスは、前記テスターのフェイルメモリに記憶されることなく、前記不揮発性半導体メモリの前記第２のブロックの前記いずれかのページに書き込まれる
ことを特徴とする不揮発性半導体メモリのテスト方法。
【請求項６】
前記第２のブロックに書き込まれた前記アドレスに基づいて、不良のある前記第１のブロック内の前記メモリセルに固定データを書き込む第４のステップを更に備える
ことを特徴とする請求項５記載の不揮発性半導体メモリのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体メモリ及びそのテスト方法に関し、特に不揮発性半導体メモリのテスト時間の短縮化及び低コスト化の技術に係る。
【背景技術】
【０００２】
従来、データストレージ手段としてハードディスクが一般的に用いられてきた。しかし、近年のフラッシュメモリの大容量化により、データストレージ手段としてフラッシュメモリ等の不揮発性半導体メモリが使用されるようになってきている。
【０００３】
上記フラッシュメモリとしては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やＡＮＤ型フラッシュＥＥＰＲＯＭが一般的に知られている。データストレージ手段としてフラッシュメモリを使用する場合、如何にビットコストを低く抑えて、大容量メモリを実現するかが重要となるため、ハードディスクのように規定数以下の不良ブロックがある場合でも製品として出荷される形態がとられる。このため、メモリを使用するホスト側には、不良ブロックを管理する技術が必要である。この不良ブロックを管理する技術の一つとして、出荷時に不良ブロックに何らかのデータを記憶させ、メモリを使用するホスト側が最初にこのデータを検出し、不良ブロックの使用を禁止するためのブロック管理テーブルを使用する、ブロック管理方式が広く用いられている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に取ると、不良モードの多くが“１”データが“０”に変化する不良であるため、不良ブロックに“０”データを書き込み、残り全ての良ブロックを“１”データにして出荷する形態がとられる。
【０００４】
上記フラッシュメモリのウェハーソート工程から出荷するまでのテストフローを図１２を用いて説明する。図示するように、ウェハー上に半導体記憶素子を形成する前工程が終了した後に、まずウェハー状態で各チップが良品であるか不良品であるか判別するウェハーソート工程を行う。このウェハーソート工程ではＤＣ項目のチェック（ステップＳ３０）や、書き込み／消去をチェックする動作確認試験（Function Check）が行われる（ステップＳ３２）。ＤＣ項目でのチェックの良、不良が判定されて（ステップＳ３１）、不良と判断されたＤＣ不良チップは破棄され（Ｓ３２−１）、良品と判断されたチップは次に動作確認試験を行う（Ｓ３２−２）。動作確認試験での良、不良の判定（ステップＳ３３）で判明したチップ内の不良ブロックは、次のＲ／Ｄ置き換え工程（ステップＳ３４）で冗長部のブロックに置き換えられる。Ｒ／Ｄ置き換え後に、再度動作確認試験（ステップＳ３５）が行われ、規定不良ブロック数の以下のチップが良品と見なされ、次のアセンブリ工程でパッケージにアセンブリされる（ステップＳ３６）。その後、高温、高電圧で不良モードを加速してスクリーニングするためのバーイン試験を行う（ステップＳ３７）。バーイン後に再度ＤＣ項目のチェック（ステップＳ３８）と動作確認試験（ステップＳ３９）がメモリテスターを用いて実施され、不良ブロックのアドレス情報がメモリテスターのフェイルメモリ（Fail Memory）上に記憶される。この情報に基づき、メモリの不良ブロックに“０”データが書き込まれて（ステップＳ４０）出荷される。
【０００５】
図１３はこのバーイン後の動作確認試験の内容を詳細に示したテストフローである。動作確認試験の内容は、何種類かのパターンデータをメモリ内の全ブロックに書き込み、その書き込みデータを読み出してメモリテスターで期待値データと比較するものである。図１３のフローに示すように、まず第１のパターンデータを書き込むパターンチェックシーケンス１を行う（ステップＳ５０）。これは、まずメモリの全ブロックに第１のパターンデータを書き込み（ステップＳ５１）、その書き込みデータを読み出し、正確に書き込みが行われているかどうかをチェックする（ステップＳ５２）。次に、正確に書き込みが行われていなかったブロックを不良ブロックと認識し、そのブロックアドレスをメモリテスターのフェイルメモリ上に記憶する（ステップＳ５３）。そして全ブロックを消去する（ステップＳ５４）。
【０００６】
このパターンチェックシーケンスはＮ回行われ、Ｎ回目でなければ（ステップＳ５５）次のパターン（ステップＳ５６）でのパターンチェックシーケンスが行われる。
【０００７】
次のパターンチェックシーケンスｉ（ｉはＮ以下の自然数）も、上記の処理が行われる。まず全ブロックに第１から（ｉ−１）のパターンデータと異なる第ｉのパターンデータを書き込み、書き込みデータを読み出してチェックし、不良ブロックアドレスをメモリテスターのフェイルメモリ上に追加記憶し、全ブロックを消去する。
【０００８】
このＮ種類のパターンデータについての書き込み／読み出しチェックを行うたびに、メモリテスターはフェイルメモリ上に不良ブロック情報を記憶する。各パターンデータでの不良ブロック情報は、それまで記憶されていたフェイルメモリ上の不良ブロック情報に足しあわされる。このようにしてＮ種類のパターンデータでの書き込み動作チェック終了後（ｉ＝Ｎ）のフェイルメモリ上には、Ｎ種類のパターンデータによるテストにおける、不良ブロックの累積不良ブロックアドレスの結果が記憶されている。全てのパターンデータでの書き込み動作確認試験が終了した後、最後に累積の不良ブロック情報に基づき不良ブロックに“０”データが書き込まれる（ステップＳ５７）。
【０００９】
一般に、バーイン試験後の上記動作確認試験は、複数個のチップを同時に測定することでテスト時間を短縮している。
【００１０】
図１４は、６４個のＮＡＮＤ型フラッシュＥＥＰＲＯＭのチップを同時に測定するテストシステムを示しており、各々のチップはチップセレクト信号ＣＥにより選択され動作確認試験が行われる。ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、Ｉ／Ｏバスからコマンドデータやアドレスデータが各デバイスに共通に入力され、書き込み／消去／読み出しモードがセットされる。書き込み時には書き込みデータがＩ／Ｏバスを介してデータラッチに１ページ分（５１２バイト）入力され、アドレスレジスタに保持されているアドレスに対応するページのメモリセルに書き込みが行われる。以上までの書き込み動作は複数のチップが同時に行われる。次の読み出し動作は、Ｉ／Ｏバスからアドレスレジスタに入力されたアドレスに対応するページのメモリセルデータがＳ／Ａと共通のデータラッチに読み出され、読み出しクロック信号ＲＥに同期して外部にシリアルに出力される。この場合、読み出し動作はチップごとに行われる。
【００１１】
図１５は、上記６４個のチップを同時に測定する際の各々のチップ１〜チップ６４にそれぞれ供給されるチップセレクト信号ＣＥ１〜ＣＥ６４のタイムチャートである。あるパターンデータを全チップに書き込む場合、まず全チップのチップセレクト信号ＣＥ１〜ＣＥ６４を同時にイネーブル状態にする。そして、全チップに同じコマンドとアドレスデータを入力する。その後続けて６４個の全チップ同時に１ページ分のパターンデータが入力される。更に、書き込み開始コマンドを全チップ同時に入力することにより、全チップ同時にオート書き込み動作が実行される。以上の書き込み動作には、１ページ当たり２２６μsecかかるとして、１２８ＭビットのＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合には、７．２３secの時間がかかる。オート書き込み動作終了後、各チップで正しく書き込みが行われたどうかチェックするため読み出し動作が行われる。この読み出し動作はチップ１からチップ６４まで連続して読み出し動作が行われるが、読み出し動作は各チップ毎に行う必要があるため、１ページあたりの読み出し時間は４１．４μsecで済むにも関わらず、６４個のチップ１〜チップ６４の読み出しを行うと１７２．８secの時間がかかる。もしあるチップで読み出しデータエラーが発生した場合、メモリテスターのフェイルメモリ上に存在する各チップごとの不良ブロック記憶領域にこの不良ブロックアドレス情報が記憶される。その後、書き込まれたパターンを消去するため、６４個のチップ１〜チップ６４に共通に消去コマンドを入力して、全てのチップ１〜チップ６４の消去動作を同時に行う。消去動作は、１ページ当たり１msecかかるため、全チップを消去するには２secかかる。
【００１２】
このように、書き込み／消去動作はチップ自身が持っているオート機能を利用できるため、複数個並列処理が可能だが、書き込みデータをチェックするときは各チップ個別のチェックの結果（Pass/Fail結果）をメモリテスターの不良ブロック記憶領域上に記憶するため、複数個を同時に測定することが出来ない。このため、テスト時間が長くなると言う問題があった。また、Pass/Fail結果をフェイルメモリに記憶しておく必要があるため、フェイルメモリを有する高価なメモリテスターを使用する必要があった。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記のように、従来の不揮発性半導体メモリは、製造後に複数のチップの動作確認試験を行う場合、書き込み及び消去動作は全チップ同時に行うことが出来るが、読み出し動作は各チップ毎に個別に行う必要があった。そのため、試験に時間がかかるという問題があった。
【００１４】
また、動作確認試験を行った結果、不良と判断された不良ブロックのアドレスを記憶させるためには、フェイルメモリを有するメモリテスターを使用する必要があった。しかし、フェイルメモリを有するテスターは高価であり、動作確認試験のコストが高くなるという問題があった。
【００１５】
この発明は、上記事情に鑑みてなされたもので、その目的は、製造後のテスト時間を短縮し、また、安価なテストシステムを用いることにより、コストを低減でき、高信頼性の不揮発性半導体メモリ及びそのテスト方法を提供することにある。
【課題を解決するための手段】
【００１６】
この発明の一態様に係る不揮発性半導体メモリは、不揮発性のメモリセルを備え、テスト時以外の通常の動作モードで消去可能な第１のブロックと、前記テスト時に不良と見なされた不良ブロックアドレス情報を記憶し、前記通常の動作モードでは消去不可能な第２のブロックとを有し、ページ単位で読み出しと書き込みが行われ、前記第１、第２のブロックは各々、複数の前記ページ単位より構成され、且つ前記第１のブロック内のデータは前記第１のブロック単位で消去され、前記第２のブロック内のデータは前記第２のブロック単位で消去され、前記第２のブロックに含まれる少なくともいずれかの前記ページが、それぞれ前記第１のブロックに関連付けられた複数の領域を含み、該領域のそれぞれが、対応する前記第１のブロックの良／不良の情報を保持するメモリセルアレイと、前記第１のブロック毎、及び前記第２のブロック毎に設けられ、ロウアドレス信号をデコードしてメモリセルの行を選択するロウデコーダと、これらロウデコーダ中にそれぞれ設けられる不揮発性の記憶手段と、テストモード時にベリファイ読み出し工程で不良と判断された不良ブロックアドレス情報を、前記第２のブロックの前記いずれかのページに含まれる前記不揮発性のメモリセルに記憶する手段と、読み出し時に不良ブロックを非選択状態とするために、前記メモリセルの一部に記憶された前記不良ブロックアドレスに対応するロウデコーダ中に設けられた不揮発性の記憶手段にフラグデータを書き込む書き込み手段であって、前記テスト時において、前記第２のブロックにおける前記いずれかのページを読み出すことにより、前記不良ブロックアドレスを読み出すデータラッチと、前記データラッチに読み出された前記ページのうち前記不良の情報を保持するいずれかの前記領域に関連付けられた前記第１のブロックのアドレスを、アクセス対象とされる前記第１のブロックのアドレスを保持するブロックアドレス用カウンタに転送することにより、前記データラッチに保持される前記不良ブロックアドレスを、メモリテスターを介することなく前記ロウデコーダへ転送する内部制御回路とを備える書き込み手段とを具備する。
【００１７】
また、この発明の一態様に係る不揮発性半導体メモリのテスト方法は、ページ単位で書き込みと読み出しを行い、複数のページが集まって構成されるブロック単位で消去可能であり、該ブロックが、テスト時以外の通常の動作モードで消去可能な第１のブロックと、前記通常の動作モードでは消去不可能な第２のブロックとを有し、前記第２のブロックに含まれる少なくともいずれかの前記ページが、それぞれ前記第１のブロックに関連付けられた複数の領域を含む不揮発性半導体メモリのテスト方法であって、メモリテスターにより発生された任意のデータパターンを、前記不揮発性半導体メモリに対して書き込みデータとして入力する第１のステップと、前記データパターンを、前記不揮発性メモリに前記ページ単位で書き込む第２のステップと、前記第２のステップにより前記データパターンが正常に書き込まれたかベリファイ読み出しを行う第３のステップと、前記ベリファイ読み出しの結果、不良が発見された場合に、アクセス対象とされた前記第１のブロックのアドレスを保持するブロックアドレス用カウンタが、保持する該アドレスを、内部バスを介してレジスタに転送することにより、前記不良が発見された前記ページを含む前記第１のブロックのアドレスを、前記メモリテスターを介することなく、一時的に前記レジスタに保持させる第４のステップと、データラッチにおいて、前記レジスタに転送された前記アドレスに対応する前記第１のブロックに関連付けられたいずれかの前記領域に対応するカラムに、前記不良であることを示す特定の値をセットすることにより、前記レジスタに保持させた前記アドレスを、前記メモリテスターを介することなく、前記データラッチにセットする第５のステップと、前記データラッチが、前記アドレスを前記不揮発性半導体メモリの前記第２のブロックの前記いずれかのページに書き込む第６のステップと、前記アドレスが書き込まれた前記第２のブロックを除く他の複数の前記第１のブロックにつき、データの消去動作を行う第７のステップとを具備する。
【発明の効果】
【００１８】
この発明によれば、製造後のテスト時間を短縮し、また、安価なテストシステムを用いることにより、コストを低減でき、高信頼性の不揮発性半導体メモリ及びそのテスト方法を提供できる。
【発明を実施するための最良の形態】
【００１９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
この発明の第１の実施形態に係る不揮発性半導体メモリについてＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明する。
【００２１】
図１は、１２８ＭビットのＮＡＮＤ型フラッシュＥＥＰＲＯＭの要部を抽出して、概略構成を示すブロック図、図２は、図１におけるメモリセルアレイ周辺の拡大図、図３は、図２における各メモリセルブロックの回路図である。
【００２２】
図１に示すように、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０、インターフェース回路（Ｉ／Ｆ回路）１１、データラッチ（Ｓ／Ａ）１２、アドレスレジスタ１３、コマンドレジスタ１４、カラムデコーダ１５、ロウデコーダ１６、シーケンス制御回路２２、高電圧発生回路２３、ステータスレジスタ２４等を含んで構成されている。
【００２３】
上記メモリセルアレイ１０は、図２に示すように、２０４８個のメモリセルブロックＢＬＫ０〜ＢＬＫ２０４７に分割されており、更に１つのメモリセルブロックの記憶容量に相当するＲＯＭブロックＲＯＭＢＬＫが設けられている。各メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７及びＲＯＭブロックＲＯＭＢＬＫ中には、図３に示すようなＮＡＮＤセルがマトリクス配置されている。各ＮＡＮＤセルは、複数個（ここでは１６個）のメモリセルＭＣ、ＭＣ、…が隣接するもの同士でソース、ドレインを共有する形で直列接続されて形成されている。ＮＡＮＤセル列の一端側のドレインは、それぞれ選択トランジスタＳＴ１を介してビット線（データ線）ＢＬ０〜ＢＬ４０９５に接続される。ＮＡＮＤセル列の他端側のソースは、選択トランジスタＳＴ２を介してソース線ＳＬに接続されている。メモリセルアレイ１０の行方向に沿って延設されたセレクトゲート線ＳＧＤ、ＳＧＳはそれぞれ、同一行の選択トランジスタＳＴ１、ＳＴ２のゲートに接続される。同じくメモリセルアレイ１０の行方向に沿って延設されたワード線ＷＬ０〜ＷＬ１５はそれぞれ、同一行のメモリセルＭＣ、ＭＣ、…の制御ゲートＣＧ０〜ＣＧ１５に接続される。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、１本のワード線ＷＬに接続された５１２バイトのメモリセルＭＣ、ＭＣ、…により、１ページが構成され、１６ページ分でメモリセルブロックＢＬＫ０〜ＢＬＫ２０４７及びＲＯＭブロックＲＯＭＢＬＫのうちの１ブロックを構成する。すなわち、１ブロックは８ｋバイトから構成されるため、１２８ＭビットＮＡＮＤ型フラッシュＥＥＰＲＯＭの１チップは２０４８ブロックから構成される。なお、メモリセルアレイ１０への書き込み及び読み出しは１ページ単位で行われ、消去はブロック単位で行われる。
【００２４】
上記インターフェース回路１１には、各種のコマンド、アドレス信号、及び書き込みを行うセルデータなどが入力され、上記メモリセルアレイ１０から読み出されてデータラッチ（Ｓ／Ａ）１２にラッチされたデータが出力されるようになっている。このインターフェース回路１１に入力されたロウアドレス信号及びカラムアドレス信号は、アドレスレジスタ１３に供給されてラッチされ、また、コマンドはコマンドレジスタ１４に供給されてラッチされる。
【００２５】
上記アドレスレジスタ１３にラッチされたカラムアドレス信号は、カラムデコーダ１５に供給されてデコードされる。データラッチ（Ｓ／Ａ）１２には、書き込み時に上記インターフェース回路１１に入力された書き込みを行うセルデータがラッチされると共に、読み出し時に上記メモリセルアレイ１０中の選択されたメモリセルブロックＢＬＫ０〜ＢＬＫ２０４７から各ビット線に読み出されたセルデータがラッチされる。
【００２６】
また、上記アドレスレジスタ１３にラッチされたロウアドレス信号（ブロックアドレス信号、ページアドレス信号）は、ロウデコーダ１６に供給されてデコードされる。ロウデコーダ１６は、図２に示すように、上記メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７にそれぞれ対応するロウメインデコーダ回路１７とロウサブデコーダ回路１８とを有している。全ロウサブデコーダ回路１８には、レベルシフタ回路１９を介してページ０からページ１５までの信号が供給される。このロウサブデコーダ回路１８は選択されたブロック内の１６本のワード線ＷＬ０〜ＷＬ１５に所定の電圧を供給するための回路で、複数のトランスファーゲートトランジスタと昇圧回路から構成される。ロウメインデコーダ回路１７は、プリデコーダ回路２０によりブロックアドレス信号をプリデコードした信号を受けて、選択されたブロックの選択トランジスタを導通状態にする。ＲＯＭブロックＲＯＭＢＬＫのロウサブデコーダ回路は、メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７のロウサブデコーダ回路１８と同じ構成になっているが、ロウメインデコーダ回路はＲＯＭＢＬＫセレクタ回路２１に置き換えられている。このＲＯＭＢＬＫセレクタ回路２１にはＲＯＭブロックＲＯＭＢＬＫをイネーブルにするＭＯＤＥ信号が入力される。このＭＯＤＥ信号は本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのチップをテストするときにイネーブルとなる信号で、所定のテストコマンドが入力された場合に“Ｈ”レベルとなるテスト信号である。このためＲＯＭブロックＲＯＭＢＬＫは、通常の書き込み／消去におけるアドレス選択方法では選択されず、所定のテストコマンドを入力して初めてアクセスが可能となる。また、通常フラッシュメモリではテスト時間を短縮するため全ブロックを選択して書き込みや消去動作を行うテストモードを有しているが、このＲＯＭブロックＲＯＭＢＬＫは、全ブロック選択動作を行う場合にも非選択状態となるように設計される。
【００２７】
上記コマンドレジスタ１４に供給されたコマンドは、コマンドデコーダ回路（図示せず）によりデコードされてシーケンス制御回路２２に供給される。シーケンス制御回路２２には、外部からチップ・イネーブル信号ＣＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト・イネーブル信号ＷＥ、リード・イネーブル信号ＲＥ、及びライト・プロテクト信号ＷＰ等が供給され、これら信号に基づいて、メモリ中の各回路の読み出し動作、書き込み動作、消去動作、及びベリファイ動作などに応じて制御する。また、このシーケンス制御回路２２の出力に基づき、高電圧発生回路２３は、上記ロウデコーダ１６及びメモリセルアレイ１０に高電圧を供給する。
【００２８】
上記ステータスレジスタ２４は、オート書き込みやオート消去動作後に動作が正常に終了したかどうかを示す情報（Pass/Failフラグ）を記憶する。そして、この情報は所定のコマンドデータを入力することにより外部に出力できるようになっている。しかし、このステータスレジスタ２４には、直前に行われた書き込みや消去動作の結果が記憶されているだけで、次の動作の開始時にはこの情報はリセットされる。
【００２９】
上記構成のＮＡＮＤ型フラッシュＥＥＰＲＯＭをテストする際のテストフローについて図４を参照して説明する。
【００３０】
図４はバーイン後テスト時の複数データパターン書き込みチェック動作のうちの１つのパターンにおける書き込みチェック動作の内容を示しており、特に１ページ目の書き込み動作に注目してフローを説明したものである。まず最初にユーザーが通常使用するコマンドコードを入力して、書き込みを行うアドレスと所定の５１２バイトの書き込みデータをチップ内部にデータロードする（ステップＳ１０）。書き込みデータとして通常よく用いられるのがチェッカーボードパターンであり、このような規則正しいパターンは安価なパターンジェネレータ機能を持つ簡易テスターで発生することが可能である。次に所定のテストコマンドを入力してデータロード後に書き込み開始コマンドを入力することにより、そのページに対してオート書き込み動作を実行する（ステップＳ１１）。このオート書き込み動作が正常に動作したかどうかを示す情報は、ステータスレジスタに記憶される（ステップＳ１２）。もし書き込みが正常に終了せずFailフラグがステータスレジスタに記憶された場合、つまりビット不良やワード線の電圧に不良があった場合、当該ブロックアドレスデータがデータラッチに転送され（ステップＳ１３）、ＲＯＭブロックＲＯＭＢＬＫに、この不良ブロックアドレスを記憶する動作が行われる（ステップＳ１４）。そして、次のページへのオート書き込みを開始する（ステップＳ１５）。
【００３１】
図５には、ＲＯＭブロックＲＯＭＢＬＫのメモリ空間のブロック図を示す。１２８Ｍビットのメモリチップの全ブロック数は前述の通り、２０４８ブロックである。そのため、ＲＯＭブロックＲＯＭＢＬＫ内の１６ページのうち、４ページを使用して不良ブロックテーブルを構成することにより、全メモリブロックＢＬＫ０〜ＢＬＫ２０４７の不良ブロックアドレスデータを記憶する。ＲＯＭブロックＲＯＭＢＬＫの１ページは、メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７の１ページと同じく５１２バイトで構成されており、１ページ目の１バイト目から５１２バイト目までのそれぞれ１バイトは、メモリセルブロックＢＬＫ０からＢＬＫ５１１のそれぞれのブロックアドレスに割り当てられている。すなわち、０番地から５１１番地までのブロックアドレスは１番目のグループに割り付けられ、ＲＯＭブロックの１ページ目に記憶される。また、５１２番地から１０２３番地までは２番目のグループに割り付けられ、ＲＯＭブロックＲＯＭＢＬＫの２ページ目に記憶される。同様に１０２４番地から１５３５番地までは３番地のグループに、１５３６番地から最後の２０４７番地までは４番目のグループに割り付けられる。３番地のグループは３ページ目に、４番地のグループは４ページ目に記憶される。この記憶動作が終了すると全ブロック同時消去動作が行われる。ＲＯＭブロックＲＯＭＢＬＫを除く全ブロックデータが消去された後、次のパターンデータの書き込みパターンチェックが行われる。
【００３２】
ＲＯＭブロックＲＯＭＢＬＫに不良アドレス情報を記憶する方法を図６を参照して詳細に説明する。図６はアドレスレジスタとその周辺の回路図である。
【００３３】
図示するように、アドレスレジスタ１３を構成する９ビットのカラムアドレス用レジスタ３０、４ビットのページアドレス用レジスタ３１、及び１１ビットのブロックアドレス用レジスタ３２の３つのレジスタ回路は、バイナリカウンタとして動作するように構成されている。バイナリカウンタとして動作する時のカラムアドレス用レジスタ３０のクロック入力には通常、外部からマルチプレクサ３３を介して信号ＣＬＫが供給される。この信号ＣＬＫはシリアルリード時には外部から入力される信号ＲＥに同期し、書き込みのためのデータロード時には外部から入力される信号ＷＥに同期して形成される。また、テストモード時にはマルチプレクサ３３を介して信号ＴＣＬＫがこのカラムアドレス用レジスタ３０に供給される。このＴＣＬＫ信号は、後述するようにブロックアドレス情報をデータラッチに転送するときに使用されるもので、内部制御回路において（図示せず）５１２個のクロック信号がテストモード時に自動生成される。ページアドレス用レジスタ３１のクロック入力には、カラムアドレスエンド検出回路３４の出力信号が供給される。これはＮＡＮＤフラッシュメモリが１ページのシリアル読み出し動作後にページアドレスを自動的にインクリメントし、次のページのランダム読み出しを続けて実行するように設計されるためである。同じ理由から、ページアドレスエンド検出回路３５の出力信号はブロックアドレス用レジスタ３２のクロック入力に入力される。これらカラムアドレス用レジスタ３０、ページアドレス用レジスタ３１、及びブロックアドレス用レジスタ３２のバイナリカウンタには、カウンタのリセット信号としてＣＬＲ信号が内部制御回路から供給され、アドレス入力時の最初に各レジスタはリセットされる。また、アドレスデータ入力モードでは、これらの３個のレジスタの内部データは、チップ外部からインターフェース回路１１を介して供給されたデータに初期設定される。外部から入力されたアドレスデータは、インプットバッファ３６を介して８ビット入力データラッチ回路３７に一時的に保存され、その後内部バス制御回路３８により内部バスにデータが供給される。通常アドレスデータは８ビットづつ何回かに分けて外部から入力され、１回目のカラムアドレス情報の８ビットデータと５１２バイトの上位／下位を示す１ビットのコマンドフラグデータの合計の９
ビットは、内部バス制御回路３８により９ビットのカラムアドレス用カウンタ３０に送られ、初期データとして記憶される。また２回目に入力された８ビットのうち４ビットは、ページアドレス用カウンタ３１に送られ、残りの４ビットはブロックアドレス用カウンタ３２に送られ、それぞれ記憶される。３回目以降の８ビット入力アドレスは全てブロックアドレス用カウンタ３２に送られ初期データとして記憶される。１１ビットのブロックアドレス用カウンタ３２の出力はアドレス０から８までの下位９ビット分とアドレス９から１０までの上位２ビット分のバスに分かれて出力される。下位９ビットと上位２ビットの合計１１ビットの内部アドレスデータは、プリデコーダ回路２０を介してロウデコーダ１６に供給される。また下位９ビットのデータはＲＯＭブロックＲＯＭＢＬＫに不良ブロックアドレス情報を記憶する動作の間、内部バスに出力され、内部バス制御回路により９ビットカウンタ３９に初期データとして記憶される。ただしこのとき出力されたブロックアドレス用カウンタ回路３２の出力９ビットの各データを反転して記憶している。このカウンタ回路３９の９ビットデータはＮＯＲ論理回路４０に入力され、更にこのＮＯＲ論理回路４０の出力信号は、ＭＯＤＥ信号とのＡＮＤ論路回路４１に入力される。
【００３４】
ＲＯＭブロックＲＯＭＢＬＫに不良ブロックアドレス情報を記憶するテストモード時には、内部制御回路からＴＣＬＫが供給されカラムアドレスが０番地からカウントアップすると同時に、９ビットカウンタ３９もカウントアップしていく。９ビットカウンタ３９の初期値はＲＯＭブロックＲＯＭＢＬＫに書き込みを行おうとしている不良ブロックアドレスの補数値であるから、Ｘ番地が不良の場合（Ｘ＋１）回カウントアップしたときに全てのブロックアドレス信号が“０”になる。このときＡＮＤ論理回路４１の出力信号ＷＤＡＴＡＳＥＴは“１”になり、データラッチ（Ｓ／Ａ）にデータをロードするためのデータ０〜７が“Ｌ”レベル（“０”書き込みデータ）にセットされる。５１２回のクロックで９ビットの出力全てが“０”になるのは１回しかないから、残りの５１１回のロードデータは内部バスのデータに等しい。テストモード以外の通常の書き込み時のデータロード動作時には、このデータ線にはチップのＩ／Ｏバスからの信号がインプットバッファ３６と８ビット入力データラッチ回路３７を介して供給され、データラッチ（Ｓ／Ａ）へのデータロードが行われる。しかしながら上記テストモード時のデータロード動作時には、内部バスは“Ｈ”レベルに固定される。このため、不良ブロックアドレスと等しいカラムの番地のデータラッチ（Ｓ／Ａ）には“０”書き込みデータが１バイトロードされ、それ以外の５１１個のカラム番地のデータラッチ（Ｓ／Ａ）には“１”書き込みデータがロードされる。
【００３５】
上記動作について、図７（ａ）、（ｂ）を用いて具体的に説明する。メモリセルブロックは前述の通り、０から２０４７番地まであるが、０から２０４７を２進数で示すと図７（ａ）のようになる。上位２ビットに注目すると、０から５１１までは“００”、５１２から１０２３までは“０１”、１０２４から１５３５までは“１０”、そして１５３６から２０４７までは“１１”である。すなわち、上位２ビットでＲＯＭブロックＲＯＭＢＬＫに書き込むページを指定し、下位９ビットでカラムアドレスを指定することが出来る。例えば２番地、すなわちメモリセルブロックＢＬＫ２が不良であったとする。このときブロックアドレス用カウンタ３２のデータは“０１０００００００００”である。このうちの下位９ビットが９ビットカウンタ３９に、そのデータを反転させて出力される。すなわち、図７（ｂ）に示すように、９ビットカウンタ３９のデータは“１０１１１１１１１”である。従って、不良ブロックである２番地＋１回＝３回のカウントアップにより、９ビットカウンタのデータは全て“０”になり、ＷＤＡＴＡＳＥＴ＝“１”となる。これにより２番地に対応するＲＯＭブロックＲＯＭＢＬＫに“０”データが書き込まれる。
【００３６】
この５１２回のクロックによるブロックアドレスのデータラッチ（Ｓ／Ａ）への転送後、メモリセルへのオート書き込み動作が開始するが、ＲＯＭブロック内の４ページのうちどのページに書き込むかを制御する方法について説明する。上記の通り、ブロックアドレスカウンタ３２の１１ビットデータのうちの上位２ビットによりページアドレスを指定できるので、ブロックアドレス用レジスタ３２の上位２ビットはＲＯＭブロックページデコーダ回路４２に入力される。このＲＯＭブロックページデコーダ回路４２はテストモード時にＭＯＤＥ信号に応答して上位ブロックアドレス信号のデコーダ回路として動作し、それ以外の時の全てのデコーダ出力信号を“０”レベルに設定する。このＲＯＭブロックページデコーダ回路４２は、マルチプレクサ回路４３を介してテストモード時にロウサブデコーダに供給される４ビットのページ信号であるページ０〜３を形成する。テストモード時以外は、ページアドレスをデコードする通常のページデコーダ回路４４がマルチプレクサ回路４５を介してこの４ページ分のページ信号を形成している。更にテスト時には上位４〜１５ページの信号はマルチプレクサ回路４５により“０”レベルの非選択状態に設定される。通常動作時には、ページデコーダ回路４４がマルチプレクサ回路７７を介してこれら上位ページ信号を形成している。
【００３７】
このように不良となったページが見つかるたびに、この不良ブロックアドレス情報はＲＯＭブロックＲＯＭＢＬＫの対応するページ内の対応するカラムアドレスの８ビットのメモリセルに記憶されていく。通常ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは“０”データ書き込みはメモリセルの閾値電圧を負から正に変化させ、“１”データの書き込みはメモリセルの負の閾値電圧をそのまま変化させないことに対応している。このためＲＯＭブロックＲＯＭＢＬＫ内の同じページに何度も５１２バイトデータを重ね書きすると、“１”データの上に“０”データが累積されて記憶されてゆき、全ての不良ブロック情報が最後に残ることになる。つまり書き込み回数分の５１２バイトデータのＯＲデータが保存される。本発明はフラッシュＥＥＰＲＯＭの書き込み動作のこの特徴を利用したものである。図４に示すように、１チップの全ページにこの書き込みパターンチェックが終了すると、外部から入力される消去コマンドに対応してＲＯＭブロック以外の全ブロックが消去される。そして次のパターンを使用して再度全ページに書き込みチェックが行われ、不良ページが見つかるたびにそのブロックアドレスがＲＯＭブロックに記憶される。また全ての消去動作に全ブロック消去モードを使用せずに、各ブロックを消去する動作を途中で行うことにより、消去不良となるアドレスを消去のPass/Fail情報に基づいてＲＯＭブロックＲＯＭＢＬＫに記憶できる。このようにして全パターンでのチェックが終了すると、ＲＯＭブロックＲＯＭＢＬＫ内には全書き込みパターン及びブロック消去動作での累積不良ブロックアドレスが記憶されることとなる。
【００３８】
このような不良ブロック情報をＲＯＭブロックＲＯＭＢＬＫに記憶して出荷し、コントローラがこの情報を参照することにより、ブロック管理テーブルを構築することが可能となる。
【００３９】
上記のように、本実施形態に係る不揮発性半導体メモリによれば、通常のアドレス入力では書き込みや消去が行えない、特殊な冗長ブロックであるＲＯＭブロックを設けている。そして、このＲＯＭブロック内に、不良ブロックアドレス情報を記憶させている。そのため、複数の不揮発性半導体メモリを同時にテストする際、書き込み／消去動作の結果をベリファイする読み出し動作が不要となる。この結果、テスト時間が短縮でき、また、フェイルメモリを持たない安価なテストシステムでテストを行うことが可能となるため、不揮発性半導体メモリのテストコストを削減できる。
【００４０】
次に、この発明の第２の実施形態に係る不揮発性半導体メモリについて、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明する。
【００４１】
本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの回路構成は、第１の実施形態で説明した図１乃至図３と同様であるため説明を省略する。
【００４２】
図８は、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのアドレスカウンタ及びその周辺の回路図である。
【００４３】
本実施形態では、第１の実施形態のように、ＲＯＭブロックＲＯＭＢＬＫに不良ブロックアドレス情報を記憶するテストモード時に、ブロックアドレスの下位９ビットを９ビットのテスト専用カウンタ３９に記憶させるのではなく、直接９ビットのカラムアドレス用カウンタ３０に記憶させる。すなわち、シーケンス制御回路２２により、ブロックアドレス用カウンタ３２の下位９ビットデータを、内部バスを利用してカラムアドレスレジスタ３０へ転送する。そしてカラムアドレスが指し示すデータラッチ（Ｓ／Ａ）のみに１バイトの“０”データ書き込みをロードする。このロード作業に先立ち、全てのデータラッチ（Ｓ／Ａ）は同時に“１”データにリセットされるため、対応するＲＯＭブロックＲＯＭＢＬＫのページには不良ブロックアドレスに対応したカラムアドレスのみに“０”データが記憶される。通常ＮＡＮＤフラッシュＥＥＰＲＯＭは、書き込み動作開始前に全データラッチを“１”データにセットするため、この機能を利用すれば全アドレスにデータロードする必要が無くなり、ＲＯＭブロックに不良ブロックアドレス情報を記憶するテストモード時間を短縮できる。
【００４４】
上記実施形態によれば、第１の実施形態に比して、不揮発性半導体メモリのテスト時間を更に短縮化できる。
【００４５】
次に、この発明の第３の実施形態に係る不揮発性半導体メモリについてＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明する。
【００４６】
本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成は、第１の実施形態と同様であるため説明を省略する。
【００４７】
第１、第２の実施形態では、不良ブロックアドレスを、ＲＯＭブロックＲＯＭＢＬＫに記憶させておき、テスト工程の最後に実際に不良ブロックに“０”データを書き込むにはメモリテスターを用いて行っている。本実施形態では、上記回路構成において、シーケンス制御回路２２により図９のフローチャートの動作を行い、テストの最終工程で不良ブロックに“０”データをメモリテスターを使わずに自動的に書き込む機能を持たせたものである。
【００４８】
まず、全メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７についてチェックを行い、不良ブロックデータをＲＯＭブロックＲＯＭＢＬＫに記憶させる。
【００４９】
そして、図９に示すように、ＲＯＭブロックＲＯＭＢＬＫの１ページ目のアドレスのデータを読み出し（ステップＳ２０、Ｓ２１）、データラッチ（Ｓ／Ａ）に記憶させる。次にシーケンス制御回路２２が図６に示したカラムアドレス用カウンタ３０にクロックを発生し、カラムアドレス用カウンタ３０の出力アドレスを０番地から順次インクリメントしていく（ステップＳ２２）。またインクリメントしていく各カラムアドレスに対応したデータラッチの記憶データが、全て“０”データかどうかを、シーケンス制御回路２２内に設けられた判定回路がチェックする（ステップＳ２３）。もしあるアドレスのデータラッチデータが“０”データであるならば、そのときのカラムアドレス用カウンタ３０の内容を、内部バスを介してブロックアドレス用１１ビットカウンタ３２の下位９ビットに転送する。更にＲＯＭブロックＲＯＭＢＬＫの１ページ目を示している４ビットのページアドレス用カウンタ３１の下位２ビットデータを、内部バスを介してブロックアドレス用１１ビットカウンタ３０の上位２ビットに転送する（ステップＳ２４）。このような不良ブロックのアドレス設定動作が終了すると、このアドレスが示すロウデコーダ内の不良ブロックが選択される。その後、ページアドレス用カウンタ３１の出力を全て“１”レベルに設定し、そのブロックの全てのページアドレスをマルチ選択する（ステップＳ２５）。次に全てのデータラッチのデータを“０”データにリセットして（ステップＳ２６）、通常の書き込み時間２０μsecより長い１msecの書き込み動作を行うことにより、不良ブロックの１６ページの全てのメモリセルに“０”データを書き込む（ステップＳ２７）。書き込み時間を通常の書き込み時間より長く設定しているのは、ワード線電圧がドロップするような不良モードによりそのメモリセルブロックが不良ブロックになっている場合でも正しく“０”データが書き込まれることを考慮する必要があるからである。時間を長く設定する代わりに、通常の書き込み電圧より高い書き込み電圧を使用してもよい。この不良ブロックの書き込みが終了した後、再度ＲＯＭブロックＲＯＭＢＬＫの１ページ目をデータラッチに読み出し、カラムアドレス用カウンタ３０に残っているカラムアドレスの次のカラムアドレスからカラムデータスキャンを再開する。そしてまた別のカラム番地で“
０”データがヒットすると、その不良となったメモリセルブロックの全ページに、同じ方法で“０”データを書き込むシーケンスが実行される。このようにして最終カラム番地までカラムデータスキャン動作が行われる（ステップＳ２８）。そして、現在のページ数を判定し（ステップＳ２９）、２ページ目の処理に移り（ステップＳ２９’）、次にＲＯＭブロック内の２ページ目が読み出され同じ動作が繰り返される。そしてＲＯＭブロックＲＯＭＢＬＫ内の４ページ目まで終了すると（ステップＳ２９）、この不良ブロックに“０”データを自動的に書き込むテストシーケンスが終了する。最終的に全ての不良ブロックの全ページに“０”データが書き込まれることになる。このテストモードを使用することにより、ホスト側がＲＯＭブロックにアクセスしてブロック管理テーブルを形成するようなシステムでなく、出荷時に全メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７をスキャンして“０”データが検出されたブロックを不良と判定するようなシステムにも応用可能である。
【００５０】
上記のような不揮発性半導体メモリによれば、不良ブロックアドレスデータをＲＯＭブロック内に記憶させるだけでなく、不良ブロックの全ページのメモリセルに“０”データをメモリテスターを使わずに自動的に書き込むことが出来る。そのため、不揮発性半導体メモリのテストを簡単化できるため、不揮発性半導体メモリのコストを更に削減できる。
【００５１】
次に、この発明の第４の実施形態に係る不揮発性半導体メモリについて、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明する。
【００５２】
第１乃至第３の実施例で説明したように、通常ＮＡＮＤ型フラッシュＥＥＰＲＯＭの不良ブロック内のメモリセルＭＣには“０”データを書き込んで出荷する。また、メモリセルＭＣの破壊の程度がひどく、“０”データを書き込むことが出来ない場合には破棄していた。しかし、ＮＡＮＤ型フラッシュＥＥＰＲＯＭはその構造上、選択トランジスタを常時オフにしておくことにより、そのＮＡＮＤセルからは“０”データしか読み出されないという特性がある。
【００５３】
本実施形態はＮＡＮＤ型フラッシュＥＥＰＲＯＭの上記特性に鑑みて、不良ブロックのメモリセルに“０”データを書き込むのではなく、不良ブロックの選択トランジスタを常時オフさせておくように、ロウデコーダを設定するものである。
【００５４】
図１０は、メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７にそれぞれ対応する２０４８個のロウデコーダの構成を示す回路図である。
【００５５】
図示するように、ブロックアドレス信号が入力されるデコード部５０の出力はＮチャネルトランジスタ５１のゲートに入力される。このＮチャネルトランジスタ５１のソースはゲートに信号Ｃが供給されるＮチャネルトランジスタ５２のドレインに入力され、このＮチャネルトランジスタ５２のソースは電源Ｖｓｓに接続される。また、Ｎチャネルトランジスタ５１のドレインは、幅の小さいポリシリコンフィラメントで形成されるエレクトリカルフューズ５３の一端に接続される。このエレクトリカルフューズ５３にある値以上の電流が流れると、このエレクトリカルフューズ５３は溶断して電気的に導通しなくなる特徴がある。更にこのエレクトリカルフューズ５３の他端は、ラッチ回路５４とゲートに信号Ｂが供給されたＮチャネルトランジスタ５５のソースに接続される。Ｎチャネルトランジスタ５５のドレインは各メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７に対応する端子、及び共通にゲートに信号Ａが供給されたＰチャネルトランジスタ５６のドレインに接続される。このＰチャネルトランジスタ５６のソースは電源ＶＤＤに接続される。ラッチ回路５４の出力はゲートに信号Ｄが入力されたＮチャネルトランジスタ５７のドレインに接続され、このＮチャネルトランジスタ５７のソースは電源Ｖｓｓに接続される。このラッチ回路５４の出力は、電源としてＶｐｇｍが供給されたレベルシフタ５８に入力される。このレベルシフタ５８の出力はロウサブデコーダ回路５９内の全てのトランスファゲートトランジスタのゲートに接続される。選択されたメモリセルブロック内のトランスファゲートトランジスタが導通する事により、グローバルセレクトゲート信号ＧＳＧＤ、ＧＳＧＳとページ０からページ１５までのページ信号が選択されたメモリセルブロックのセレクトゲート線ＳＧＤ、ＳＧＳとメモリセルのワード線ＷＬ０〜ＷＬ１５に供給される。またラッチ回路５４の出力の反転信号がインバータ６０を介してロウサブデコーダ５９内のＮチャネルトランジスタ６１のゲートに入力される。このＮチャネルトランジスタ６１のドレインはセレクトゲート線に接続され、そのソースは各ブロック共通にＳＥ線に接続される。
【００５６】
次のこのように構成されたロウデコーダの動作を説明する。通常の読み出し、書き込み、消去動作時にはＰチャネルトランジスタ５６とＮチャネルトランジスタ５５は非導通状態となっている。通常の読み出し、書き込み、消去動作時には、まず最初に信号Ｄが“１”レベルとなり全ブロックのラッチ回路５４のデータが“０”にリセットされる。次にブロックアドレス信号が確定すると、信号Ｃが“１”レベルとなりＮチャネルトランジスタ５２が導通状態となる。また選択されたブロックのデコード部５０の出力ノードは“１”レベルとなり、Ｎチャネルトランジスタ５１も導通状態となるため、エレクトリカルフューズ５３が溶断していない場合、ラッチ回路５４には“１”レベルが記憶される。このラッチ回路５４の出力はレベルシフタ５８に供給され、読み出し時には電源ＶＤＤより所定のレベルだけ高い電圧がトランスファゲートトランジスタに供給される。また、インバータ６０の出力信号は“０”レベルとなりＮチャネルトランジスタ６１は非導通状態となる。この結果、セレクトゲート線と１６本のワード線にはＧＳＧＤ、ＧＳＧＳとＣＧ０〜１５により供給される所定の読み出し電圧が供給される。非選択ブロックでは、ラッチ回路の出力は“０”レベルのままであるから、トランスファゲートトランジスタは非導通状態となり、Ｎチャネルトランジスタ６１が導通状態となる。また読み出し時に、ＳＥ線は電源Ｖｓｓレベルとなっているため、非選択ブロックのセレクトゲート線はＶｓｓレベルとなり、非選択ブロックのセレクトゲートトランジスタは非導通状態となる。
【００５７】
また、書き込み時には選択ブロックでは、書き込み電圧ＶｐｇｍよりＮチャネルトランジスタの閾値電圧分高い電圧がトランスファゲートトランジスタに供給され、セレクトゲート線と１６本のワード線にはＧＳＧＤ、ＧＳＧＳとＣＧ０〜１５により供給される所定の書き込み電圧が供給される。非選択ブロックでは、読み出し時と同様にＮチャネルトランジスタ６１が導通状態であり、かつＳＥ線がＶｓｓレベルのためセレクトゲート線はＶｓｓレベルとなりセレクトゲートトランジスタは非導通状態になる。
【００５８】
更に消去時には、電源ＶＤＤの電圧がトランスファゲートトランジスタに供給され、１６本のワード線は電源Ｖｓｓレベルとなる。また消去時にＧＳＧＤとＧＳＧＳには電源ＶＤＤレベルが供給される。選択ブロックではＮチャネルトランジスタ６１のゲートが“１”レベルとなるが、消去動作時にＳＥ線がＶＤＤレベルに設定されるため、Ｎチャネルトランジスタ６１は非導通状態となる。このためドレイン側のセレクトゲート線ＳＧＤとソース側のセレクトゲート線ＳＧＳはＶＤＤよりＮチャネルトランジスタの閾値電圧分低い電圧まで充電された後、フローティング状態となる。この後メモリセルの基板電位が消去電圧まで上昇するが、同時にセレクトゲート線ＳＧＤもカップリングでほぼ同電位まで持ち上がるため、セレクトゲートトランジスタ６１の酸化膜に電界ストレスがかからない。１６本のワード線に接続されたメモリセルのコントロールゲートはＶｓｓレベルであり、ブロック内の全てのメモリセルは消去される。非選択ブロックでは全てのトランスファゲートトランジスタが非導通状態となり、Ｎチャネルトランジスタ６１も非導通状態となるため、１６本のワード線とセレクトゲート線がフローティング状態となり、この結果ワード線も基板とのカップリングで持ち上がり、メモリセルは消去されない。
【００５９】
エレクトリカルフューズ５３を溶断するには、信号Ａを“０”レベルに設定し、信号Ｂと信号Ｃを“１”レベルに設定する。このとき信号Ｂには電源電圧より高い昇圧電圧を供給することにより、トランジスタ５５の導通抵抗を小さくすることが望ましい。この状態で溶断したいブロックのアドレス信号をロウデコーダに入力することにより、選択ブロックのエレクトリカルフューズ５３に所定の電流が流れ、フューズを溶断することができる。
【００６０】
エレクトリカルフューズ５３が溶断されたブロックが選択された場合、読み出し動作、書き込み、消去動作とも非選択ブロックと同じ動作が実行される。つまりデコード部５０の出力が“１”レベルになってＮチャネルトランジスタ５１が導通状態になっても、エレクトリカルフューズ５３が電気的に非導通状態のため、ラッチ回路５４の出力は非選択状態の“０”を記憶したままとなり、トランスファゲートには電源Ｖｓｓが供給される。また、Ｎチャネルトランジスタ６１は導通状態となる。そのため、読み出し時にエレクトリカルフューズ５３が切断されたブロックが選択されてもセレクトゲート線はＶｓｓレベルとなり、ビット線からメモリセルを介して電流が流れることはない。この結果不良ブロックからは“０”データしか読み出されないこととなる。また書き込み時と消去時にエレクトリカルフューズが切断されたブロックが選択されると、非選択ブロックと同様にメモリセルには書き込みと消去の電界が印加されない。
【００６１】
このように本実施形態の不揮発性半導体メモリでは、不良ブロック情報はエレクトリカルフューズ５３に記憶され、メモリセルにどのような不良が存在しても常に選択トランジスタが非導通状態となるため、不良ブロックからは“０”データしか読み出せない。この結果不良ブロック情報の信頼性を向上することが出来る。なお、本実施形態ではエレクトリカルフューズを使用しているが、フラッシュメモリセルをロウデコーダ内に配置して、エレクトリカルフューズ５３の代わりにこのフラッシュメモリセルの電流通路を挿入しても同じ効果が得られる。例えば、通常このフラッシュメモリセルの閾値電圧を０Ｖ以下の消去状態にしておく。不良ブロック情報をロウデコーダ内に記憶するテストモード時に、もし選択されたブロックが不良ブロックであれば、ロウデコーダ内のこのフラッシュメモリセルのゲートにＶｐｇｍ電圧を供給することにより閾値電圧を０Ｖ以上の書き込み状態に変更する。読み出し、書き込み、消去動作におけるロウデコーダアクセス時にこのフラッシュメモリセルのゲートにＶｓｓレベルを与えることにより、前述のエレクトリカルフューズと同様な効果が得られる。
【００６２】
次に、この発明の第５の実施形態に係る不揮発性半導体メモリについて、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明する。
【００６３】
本実施形態は、第４の実施形態で説明したようにロウデコーダ内に不揮発性記憶素子を設ける代わりに、揮発性記憶素子を設け、電源投入後のパワーオン検知信号に基づきこの揮発性記憶素子に不良ブロック情報を記憶させるものである。
【００６４】
図１１は、ロウデコーダ回路を示すもので、第４の実施形態で説明した図１０の回路と異なるのは、エレクトリカルフューズ５３とそのフューズ切断用トランジスタ５６と５５が削除され、デコード部５０の出力とラッチ回路５４の出力の反転信号がＮＡＮＤ回路６２に入力され、そのＮＡＮＤ回路６２の出力の反転信号がレベルシフタ５８に入力されている点である。上記構成のロウデコーダに不良ブロック情報を記憶する方法について説明する。
【００６５】
電源投入後のパワーオン検知信号に基づき、図示せぬ内部制御回路はＲＯＭブロックＲＯＭＢＬＫに記憶されている不良ブロック情報をデータラッチに読み出す。その後、ロウデコーダ内の揮発性記憶素子に不良ブロックフラグを記憶するため、信号Ｄをイネーブルにして全ロウデコーダの揮発性メモリ素子としてのラッチ回路５４の出力を“０”レベルにリセットし、信号Ｄをディセーブルにする。この状態で、図９に示したシーケンスに基づきカラムデータスキャン動作を行い、データラッチ５４内に不良ブロック情報が検出された場合にそのデータラッチ情報をブロックアドレス用レジスタ３２に転送する。更にその後、信号ＣをイネーブルにしてＮチャネルトランジスタ５２を導通状態に設定し、ブロックアドレス用レジスタが指し示す不良ブロックのラッチ回路５４の出力を“０”レベルから“１”レベルに変更する。このラッチ回路５４内の不良ブロックフラグ情報は電源がオフにされるまで保存される。この動作が終了すると、またカラムデータスキャン動作を図９のシーケンスに従って続ける。全ての不良ブロックのフラグセットが終了すると、本発明のフラッシュメモリは外部からのアクセスが可能となる。このように、不良ブロックにおけるラッチ回路５４の出力を“１”レベルにすることで、選択トランジスタは常に非選択状態となる。
【００６６】
上記構成にすることにより不揮発性記憶素子を用いなくとも、パワーオン検知信号を利用することで不良ブロックでは読み出し時にセレクトゲート線をＶｓｓに設定することが可能である。また、電源投入後にメモリセルがアクセスされるのは、通常１００msec〜１sec後であり、この時間内に上記の動作を完了できる。
【００６７】
本発明の実施形態を使用すれば、出荷時の不良ブロック情報を内部に記憶させるテスト工程を簡略化でき、安価なテストシステムを用いることが出来るため、安価なフラッシュメモリを実現できる。
【００６８】
上記第１乃至第５の実施形態のように、通常のアドレス入力では書き込みや消去が行えない、特殊な冗長ブロックであるＲＯＭブロックを設け、このＲＯＭブロック内に不良ブロックアドレス情報を記憶させている。そのため、複数の不揮発性半導体メモリを同時にテストする際、書き込み／消去動作と同じく、読み出し動作も全チップ同時に行うことが出来る。
【００６９】
また、不良ブロックをチェックした後、不良ブロック内の全ページに自動的に“０”データを書き込む機能を持たせることにより、不揮発性半導体メモリのテストを簡単化できる。
【００７０】
また、不良ブロック内のメモリセルに“０”データを書き込む代わりに、不良ブロックの選択トランジスタを常時オフにするようにロウデコーダを設定することにより、不良ブロック情報の信頼性を更に向上することが出来る。
【００７１】
この結果、テスト時間が短縮でき、また、フェイルメモリを持たない安価なテストシステムでテストを行うことが可能となるため、テストコストを削減でき、高信頼性の不揮発性半導体メモリを実現できる。
【００７２】
なお、上記第１乃至第３の実施形態は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明したが、ＮＯＲ型フラッシュＥＥＰＲＯＭ等、他の不揮発性半導体メモリにも適用できるのは言うまでもなく、本発明の主旨を逸脱しない範囲で適宜変更して実施することが出来る。
【図面の簡単な説明】
【００７３】
【図１】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの概略構成図。
【図２】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、メモリセルアレイ周辺の拡大図。
【図３】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、各メモリセルブロックの回路図。
【図４】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、テストフローの一部を示すフローチャート。
【図５】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、ＲＯＭブロックのメモリ空間を示すブロック図。
【図６】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、アドレスレジスタとその周辺の回路図。
【図７】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込み動作について説明するためのもので、（ａ）図は０から２０４７の２進表示、（ｂ）図は書き込み時のビットデータの変化を示す図。
【図８】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、アドレスレジスタとその周辺の回路図。
【図９】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、テストフローの一部を示すフローチャート。
【図１０】この発明の第４の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、ロウデコーダの回路図。
【図１１】この発明の第５の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの、ロウデコーダの回路図。
【図１２】従来の半導体メモリのテストフローを示すフローチャート。
【図１３】従来の半導体メモリの動作確認試験のフローチャート。
【図１４】従来の半導体メモリのテストシステムを示す図。
【図１５】従来の半導体メモリのテストシステムにおけるチップイネーブル信号のタイムチャート。
【符号の説明】
【００７４】
１０…メモリセルアレイ、１１…インターフェース回路、１２…データラッチ、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…カラムデコーダ、１６…ロウデコーダ、１７…ロウメインデコーダ回路、１８、５９…ロウサブデコーダ回路、１９…レベルシフタ回路、２０…プリデコーダ回路、２１…ＲＯＭブロックセレクタ回路、２２…シーケンス制御回路、２３…高電圧発生回路、２４…ステータスレジスタ、３０…カラムアドレス用レジスタ、３１…ページアドレス用レジスタ、３２…ブロックアドレス用レジスタ、３３、４３、４５…マルチプレクサ、３４…カラムアドレスエンド検出回路、３５…ページアドレスエンド検出回路、３６…インプットバッファ、３７…入力データラッチ、３８…内部バス制御回路、３９…９ビットカウンタ、４０…ＮＯＲ論理回路、４１…ＡＮＤ論理回路、４２…ＲＯＭブロックページデコーダ回路、４４…ページデコーダ回路、５０…デコード部、５１、５２、５５、５７、６１…Ｎチャネルトランジスタ、５３…エレクトリカルフューズ、５４…ラッチ回路、５６…Ｐチャネルトランジスタ、５８…レベルシフタ、６０…インバータ、６２…ＮＡＮＤ論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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