(57)【特許請求の範囲】
【請求項１】
比較器として用いられる差動増幅回路の入力保護回路であって、
前記差動増幅回路の一方の入力端子には入力信号が入力され、他方の入力端子には基準電圧が入力され、
前記差動増幅回路の一方の入力端子と他方の入力端子との間で、それぞれが直列に接続される非線形素子とバッファ回路とを備え、
前記バッファ回路は、前記非線形素子に対して、前記入力信号が入力される前記一方の入力端子側に接続されている、
ことを特徴とする差動増幅回路の入力保護回路。
【請求項２】
前記差動増幅回路の入力保護回路には、
さらに、前記差動増幅回路の一方の入力端子と他方の入力端子との間に電圧制限素子が接続される、
ことを特徴とする請求項１に記載の差動増幅回路の入力保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路等の半導体素子回路の入力電圧により生じる、該半導体素子回路を構成する半導体素子の破壊を防止する、差動増幅回路の入力保護回路に関する。
【背景技術】
【０００２】
例えば、自動車のバッテリ電圧で作動するブレーキランプ等の機器から出力される信号を基準電圧と比較して、その比較結果をＣＰＵ等に出力する差動増幅回路においては、入力保護回路として、例えば特許文献１に記載されるような回路が設けられているものがある。
つまり、入力保護回路として、入力端子と電源電圧との間および入力端子と設置電位との間に設けられる保護ダイオードと、ＭＯＳ素子によるクランプ回路とが設けられている。
【０００３】
しかし、自動車のバッテリ電圧で作動する機器からの信号を比較する場合、１２Ｖ以上の電圧が入力されるため、前記差動増幅回路をスーパーベータトランジスタ素子やＭＯＳ素子等にて構成した場合に、前述のような入力保護回路の構成をとると、前記入力電圧と基準電圧との差が、素子の耐圧（数Ｖ程度）を超えてしまって、当該素子に劣化や破壊が生じることとなる。
このため、一般的には、特許文献２および図１１に示すように、差動増幅回路１０１の正負入力間に逆並列のダイオード１２３ａ・１２３ｂを挿入し、一定電圧（ダイオードの順方向電圧であり、約０．６Ｖ）にクランプして、入力保護を行うようにしている。
【特許文献１】特開２００１−８６６４１号公報
【特許文献２】特許２９０１２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前述のように、正負入力間に逆並列のダイオードを挿入した場合、前記入力電圧と基準電圧との差が、前記ダイオードのクランプ電圧を超えると、入力信号側に電流が流れ込み、該入力電圧の波形を歪ませて入力電圧レベルに誤差が生じることとなる。
このように、入力電圧レベルに誤差が生じることにより、該入力電圧が多数のコントローラ等の機器に接続されていると、こられの機器に誤動作が発生する等の問題があった。
【課題を解決するための手段】
【０００５】
上記課題を解決する差動増幅回路の入力保護回路は、以下の特徴を有する。
即ち、請求項１記載の如く、比較器として用いられる差動増幅回路の入力保護回路であって、前記差動増幅回路の一方の入力端子には入力信号が入力され、他方の入力端子には基準電圧が入力され、前記差動増幅回路の一方の入力端子と他方の入力端子との間で、それぞれが直列に接続される非線形素子とバッファ回路とを備え、前記バッファ回路は、前記非線形素子に対して、前記入力信号が入力される前記一方の入力端子側に接続されている。
これにより、差動増幅回路の一方の入力端子側の線路と他方の入力端子側の線路との間の電位差が過大となった場合でも、例えば入力信号側の線路に電流が流れ込むことがなく、入力電圧の波形が歪んで差動増幅回路の入力電圧レベルに誤差が生じることを防止できる。従って、入力電圧が多数のコントローラ等の機器に接続されている場合でも、こられの機器が誤動作することを防止できる。さらに、差動増幅回路により、高速で高精度な電圧比較を行うことが可能となる。
【０００６】
また、請求項２記載の如く、前記差動増幅回路の入力保護回路には、さらに、前記差動増幅回路の一方の入力端子と他方の入力端子との間に電圧制限素子が接続される。
これにより、例えば差動増幅回路の一方の入力端子側の線路に入力される、入力信号の電圧変化が速くて、電圧のみを伝達する手段である１倍バッファ２１の動作がこの変化について行けずに時間遅れが発生したときでも、該１倍バッファが応答するまでの間は電圧制限素子に電流が流れることとなるので、差動増幅回路が劣化や破損することを防止できる。
【発明の効果】
【０００７】
本発明によれば、差動増幅回路の一方の入力端子側の線路と他方の入力端子側の線路との間の電位差が過大となった場合でも、例えば入力信号側の線路に電流が流れ込むことがなく、入力電圧の波形が歪んで差動増幅回路の入力電圧レベルに誤差が生じることを防止できる。
さらに、差動増幅回路により、高速で高精度な電圧比較を行うことが可能となる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【０００９】
図１に示す回路は、差動増幅回路１と、前記差動増幅回路１の一方の入力端子である正入力端子ＩＮ（＋）に接続される線路１１と、前記差動増幅回路１の他方の入力端子である負入力端子ＩＮ（−）に接続される線路１２と、前記差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間に接続される非線形素子２２と、前記差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間で、前記非線形素子２２に直列に接続されるバッファ回路である、１倍バッファ２１とを備えている。
つまり、それぞれが直列に接続される非線形素子２２と１倍バッファ２１とが、正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間に接続されている。
【００１０】
前記差動増幅回路１は、例えば自動車のバッテリ電圧で作動するブレーキランプ等の機器から出力される信号を基準電圧と比較して、その比較結果をＣＰＵ等に出力するコンパレータ（比較器）として用いられる。
前記１倍バッファ２１は非線形素子２２に対して正入力端子ＩＮ（＋）側に接続されており、該１倍バッファ２１の入力端子２１ａが正入力端子ＩＮ（＋）に接続され、該１倍バッファ２１の出力端子２１ｂが、前記非線形素子２２を介して負入力端子ＩＮ（−）に接続されている。
【００１１】
また、基準電圧が供給される差動増幅回路１の負入力端子ＩＮ（−）側の線路１２の途中部には、電流制限用のインピーダンス２３が接続されている。
そして、１倍バッファ２１、非線形素子２２、およびインピーダンス２３等にて、差動増幅回路１の入力保護回路２が構成されている。
【００１２】
また、前記入力保護回路２は、より具体的には、図２に示すように構成されている。
図２において、前記非線形素子２２は、例えば互いに逆向きに接続された一対のダイオード２２ａ・２２ｂにて構成されており、前記１倍バッファ２１の出力端子２１ｂと、差動増幅回路１の負入力端子ＩＮ（−）との間に不感帯を設けるためのものである。
該非線形素子２２におけるダイオード２２ａ・２２ｂが、例えばシリコンダイオードにて構成されている場合は、入力保護回路２の入力側と出力側との間の電位差が約０．６Ｖ以上になるまでは殆ど電流が流れ無いが、この電流が流れない範囲が不感帯となっている。
【００１３】
さらに、前記差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間には、例えば一対のツェナダイオード２５ａ・２５ｂを対向させて直列接続して構成した電圧制限素子２５を設けている。
【００１４】
なお、前記インピーダンス２３としては、抵抗器や定電流素子を用いることができる。
また、前記１倍バッファ２１は、演算増幅器によるボルテージフォロワや、トランジスタによるエミッタフォロア（ソースフォロア）を適用することが可能である。
また、前記差動増幅回路１においては、入力信号が入力される正入力端子ＩＮ（＋）と、基準信号が入力される負入力端子ＩＮ（−）とが互いに入れ替わって構成されていてもよい。
【００１５】
前記差動増幅回路１においては、正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間の電圧差が一定値（例えば６Ｖ）以上になると、該差動増幅回路１を構成する素子が劣化または破損する場合があるが、前述のごとく構成される入力保護回路２は、正入力端子ＩＮ（＋）側の線路１１に入力される入力信号と負入力端子ＩＮ（−）側の線路１２に入力される基準電圧との電位差に応じて、次のように過電圧保護動作を行う。
【００１６】
まず、正入力端子ＩＮ（＋）側の線路１１に入力される入力信号が、負入力端子ＩＮ（−）側の線路１２に入力される基準電圧（例えば本例においては５．０Ｖ）を、わずかに上回った場合（例えば入力信号が５．１Ｖであった場合）、１倍バッファ２１の出力端子２１ｂにも入力電圧と等しい電圧（５．１Ｖ）が出力される。
【００１７】
一方、前記非線形素子２２は、１倍バッファ２１の出力端子２１ｂ側と、基準電圧が入力される差動増幅回路１の負入力端子ＩＮ（−）側との電位差が一定の大きさとなるまでは（ダイオード２２ａ・２２ｂがシリコンダイオードで構成されている場合は、電位差が約０．６Ｖとなるまで）、殆ど電流が流れない。
従って、この場合は、非線形素子２２の両側の１倍バッファ２１の出力端子２１ｂと基準電圧との電位差が０．１Ｖであるので、非線形素子２２から負入力端子ＩＮ（−）側には電流は流れず、該負入力端子ＩＮ（−）には、線路１２に入力される基準電圧がそのまま印加されることとなる。
【００１８】
よって、正入力端子ＩＮ（＋）には入力電圧（５．１Ｖ）と等しい電圧が入力されるとともに、負入力端子ＩＮ（−）には基準電圧（５．０Ｖ）と等しい電圧が入力され、差動増幅回路１の出力端子ＯＵＴには、正しいＨｉレベルの信号が出力されることとなる。
【００１９】
また、負入力端子ＩＮ（−）側の線路１２に入力される基準電圧が５Ｖで、正入力端子ＩＮ（＋）側の線路１１に入力される入力信号が１２Ｖであった場合、１倍バッファ２１の出力端子２１ｂには１２Ｖが出力される。
【００２０】
１倍バッファ２１の出力が１２Ｖであった場合は、基準電圧は５Ｖであるので、両者の差が非線形素子２２の不感帯の範囲（シリコンダイオードの場合約０．６Ｖ）を超えているため、１倍バッファ２１の出力端子２１ｂから差動増幅回路１の負入力端子ＩＮ（−）へ一定の電圧降下（シリコンダイオードの場合約０．６Ｖ）を伴いながら、非線形素子２２を介して負入力端子ＩＮ（−）に電流が流れ込む。
このため、該負入力端子ＩＮ（−）の電圧は１１．４Ｖ（１２Ｖ−０．６Ｖ）程度となる。
差動増幅回路１の正入力端子ＩＮ（＋）には１２Ｖが入力信号として入力されているので、該正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との電位差は０．６Ｖ程度となる。
【００２１】
例えば、差動増幅回路１に入力保護回路２を設けずに、正入力端子ＩＮ（＋）に１２Ｖの入力信号を入力し、負入力端子ＩＮ（−）に５Ｖの基準電圧を入力した場合は、正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間の電位差が１２Ｖ−５Ｖ＝７Ｖとなり、差動増幅回路１の耐圧である６Ｖを超えるため、該差動増幅回路１に劣化や破損が生じる。
【００２２】
しかし、本例のように、入力保護回路２を設けることで、正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との電位差は０．６Ｖ程度となっており、該入力保護回路２により過電圧保護動作が行われていることがわかる。
また、入力保護回路２を設けた場合でも、正入力端子ＩＮ（＋）（１２Ｖ）は、負入力端子ＩＮ（−）（１１．４Ｖ）よりも高電位に保たれており、差動増幅回路１の出力端子ＯＵＴには、正しいＨｉレベルの信号が出力されることとなる。
【００２３】
さらに、正入力端子ＩＮ（＋）側の線路１１に入力される入力信号が、負入力端子ＩＮ（−）側の線路１２に入力される基準電圧（５．０Ｖ）を、わずかに下回った場合（例えば入力信号が４．９Ｖであった場合）、１倍バッファ２１の出力端子２１ｂにも入力電圧と等しい電圧（４．９Ｖ）が出力される。
【００２４】
この場合、非線形素子２２の両側の１倍バッファ２１の出力端子２１ｂと基準電圧が入力される第２の回路入力端子１２との電位差が０．１Ｖであるため、非線形素子２２の出力端子２１ｂ側から線路１２側へは電流は流れず、線路１２へは基準電圧の５．０Ｖがそのまま印加される。
よって、正入力端子ＩＮ（＋）には入力電圧（４．９Ｖ）と等しい電圧が入力されるとともに、負入力端子ＩＮ（−）には基準電圧（５．０Ｖ）と等しい電圧が入力され、差動増幅回路１の出力端子ＯＵＴには、正しいＬｏレベルの信号が出力されることとなる。
【００２５】
また、負入力端子ＩＮ（−）側の線路１２に入力される基準電圧が５Ｖで、正入力端子ＩＮ（＋）側の線路１１に入力される入力信号が０Ｖであった場合、１倍バッファ２１の出力端子２１ｂには０Ｖが出力される。
【００２６】
１倍バッファ２１の出力が０Ｖであった場合は、基準電圧は５Ｖであるので、両者の差が非線形素子２２の不感帯の範囲（シリコンダイオードの場合約０．６Ｖ）を超えているため、差動増幅回路１の負入力端子ＩＮ（−）から１倍バッファ２１の出力端子２１ｂへ向けて一定の電圧降下（シリコンダイオードの場合約０．６Ｖ）を伴いながら、非線形素子２２を介して負入力端子ＩＮ（−）に電流が流れ込む。
【００２７】
このため、該負入力端子ＩＮ（−）の電圧は０．６Ｖ（０Ｖ＋０．６Ｖ）程度となる。
そして、差動増幅回路１の正入力端子ＩＮ（＋）には０Ｖが入力信号として入力されているので、該正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との電位差は０．６Ｖ程度となって、耐圧である６Ｖを超えることがない。
このように、入力保護回路２により過電圧保護動作が行われている。
また、この場合においても、正入力端子ＩＮ（＋）（０．６Ｖ）は、負入力端子ＩＮ（−）（５Ｖ）よりも低電位に保たれており、差動増幅回路１の出力端子ＯＵＴには、正しいＬｏレベルの信号が出力されることとなる。
【００２８】
このように、１倍バッファ２１および非線形素子２２を差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間に接続することで、正入力端子ＩＮ（＋）側の線路１１に入力される入力信号と負入力端子ＩＮ（−）側の線路１２に入力される基準電圧との電圧差が、差動増幅回路１の耐圧を超えている場合でも、入力保護回路２により過電圧保護動作が行われて、差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との電位差は耐圧の範囲内となるため、該差動増幅回路１の劣化や損傷を防止することができる。
また、正入力端子ＩＮ（＋）側の線路１１と負入力端子ＩＮ（−）側の線路１２との間に過大な電位差が印加された場合でも、入力信号側に電流が流れ込むことがなく、入力電圧の波形が歪んで差動増幅回路１の入力電圧レベルに誤差が生じることもない。
【００２９】
また、過電圧保護動作を行う入力保護回路としては、図３に示すように、差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間に逆並列のダイオード２７ａ・２７ｂを挿入するとともに、入力信号が入力される正入力端子ＩＮ（＋）にボルテージフォロア２８および電流制限抵抗２９を接続して、入力保護回路３を構成することも可能である。
しかし、このような構成をとった場合は、正入力端子ＩＮ（＋）にボルテージフォロア２８が接続されていることにより、該ボルテージフォロア２８の応答遅れによる回路の応答遅れ、およびボルテージフォロア２８のオフセット電圧が加わることによる入力電圧の誤差が増加することとなる。
【００３０】
これに対し、図２に示すような入力保護回路２が差動増幅回路１に接続された構成では、入力信号および基準電圧は、正入力端子ＩＮ（＋）および負入力端子ＩＮ（−）に直接接続されているので、図３に示した構成のように、１倍バッファ２１（ボルテージフォロア２８）による応答遅れやオフセット電圧の増加が生じることがない。
従って、高速で高精度な電圧比較を行うことが可能となっている。
【００３１】
また、前記差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間に電圧制限素子２５を設けていない場合、例えば入力信号の電圧変化が速く、１倍バッファ２１の動作がこの変化について行けずに時間遅れが発生したときには、差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間の電位差を小さく保つことが困難となる。
しかし、本回路では、差動増幅回路１の正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間に電圧制限素子２５を設けているので、入力信号の電圧変化が速い場合でも、該１倍バッファ２１が応答するまでの間は電圧制限素子２５に電流が流れて差動増幅回路１が劣化や破損しないようになっている。
【００３２】
この場合、該１倍バッファ２１が応答するまでの間は、入力信号側に電流が注入されてしまうこととなるが、その時間は僅かであるので、特に影響を及ぼすことはない。
なお、入力信号の電圧変化の早さと比べて１倍バッファ２１の応答速度が速ければ、電圧制限素子２５を省略することも可能である。
【００３３】
また、前記入力保護回路２による過電圧保護動作時の基準電圧から流れる電流を制限するために、電流制限素子となるインピーダンス２３を設けているが、１倍バッファ２１の駆動能力と比べて基準電圧の信号源のインピーダンスが高く、小さな電流しか流れない場合は、該電流制限素子２３を省略することもできる。
【００３４】
なお、差動増幅回路１における正入力端子ＩＮ（＋）と負入力端子ＩＮ（−）との間の耐圧Ｐａ、電圧制限素子２５に電流が流れ始める電圧Ｐｂ、および非線形素子２２に電流が流れ始める電圧Ｐｃは、Ｐａ＞Ｐｂ＞Ｐｃの関係を有している。
また、１倍バッファ２１をエンハンスメント型素子にて構成した際に、該１倍バッファ２１に前述の非線形素子２２における不感帯のごとくの不感帯が生じる場合は、入力保護回路２における非線形素子２２を省略して、１倍バッファ２１を差動増幅回路１に直接接続することもできる。
【００３５】
また、前記１倍バッファ２１は、図４に示すような演算増幅器によるボルテージフォロアを用いた構成の他、図５に示すようにＭＯＳＦＥＴを用いて構成したり、図６に示すようにバイポーラトランジスタを用いて構成したり、図７に示すように接合型ＦＥＴを用いて構成したりすることができ、さらには図８に示すようにＮチャネル型のトランジスタのみを用いて構成したりすることもできる。
【００３６】
図５に示すＭＯＳＦＥＴを用いた場合や、図６に示すバイポーラトランジスタを用いた場合のように、エンハンストメント型素子を用いた場合は、例えばＭＯＳＦＥＴの場合では入力と出力との間の電位差がＭＯＳＦＥＴの閾値（Ｖｔｈ）に達するまでは出力に電流が流れなくなり、例えばバイポーラトランジスタの場合では約０．６Ｖまでは電流が流れない。
このように、１倍バッファ２１に、ある電位差に達するまで電流が流れない不感帯が生じる場合は、前述のように、非線形素子２２を省略することが可能となる。
【００３７】
また、前記非線形素子２２および電圧制限素子２５は、それぞれ図９に示すように互いに逆向きに接続された一対のダイオードにて構成したり、図１０に示すように一対のツェナダイオードを対向させて直列接続して構成したりすることができる。
これらの何れの構成も、素子両端の電位差がある値に達するまでは殆ど電流が流れず、その値を超えると大きな電流が流れる特性を有している。
【００３８】
なお、非線形素子２２と電圧制限素子２５との間には、前述のように、（電圧制限素子２５に電流が流れ始める電圧Ｐｂ）＞（非線形素子２２に電流が流れ始める電圧Ｐｃ）の関係が必要とされるので、通常は電流が流れ始める電位差が高い、図１０のツェナダイオードを直列接続した構成が電圧制限素子２５に適用され、図９の逆向きに接続したダイオードの構成が非線形素子２２に適用されることが多い。
【図面の簡単な説明】
【００３９】
【図１】本発明にかかる差動増幅回路の入力保護回路を示す回路図である。
【図２】差動増幅回路の正入力端子と負入力端子との間に電圧制限素子を設けた差動増幅回路の入力保護回路を示す回路図である。
【図３】入力信号と差動増幅回路の一方の入力端子との間にボルテージフォロアを接続して構成した差動増幅回路の入力保護回路を示す回路図である。
【図４】差動増幅回路の入力保護回路における１倍バッファを、演算増幅器によるボルテージフォロアにて構成した例を示す回路図である。
【図５】差動増幅回路の入力保護回路における１倍バッファを、ＭＯＳＦＥＴを用いて構成した例を示す回路図である。
【図６】差動増幅回路の入力保護回路における１倍バッファを、バイポーラトランジスタを用いて構成した例を示す回路図である。
【図７】差動増幅回路の入力保護回路における１倍バッファを、接合型ＦＥＴを用いて構成した例を示す回路図である。
【図８】差動増幅回路の入力保護回路における１倍バッファを、Ｎチャネル型のトランジスタのみを用いて構成した例を示す回路図である。
【図９】互いに逆向きに接続された一対のダイオードにて構成した非線形素子または電圧制限素子を示す回路図である。
【図１０】一対のツェナダイオードを対向させて直列接続して構成した非線形素子または電圧制限素子を示す回路図である。
【図１１】従来の差動増幅回路の入力保護回路を示す回路図である。
【符号の説明】
【００４０】
１    差動増幅回路
２    入力保護回路
１１    （正入力端子側の）線路
１２    （負入力端子側の）線路
２１    １倍バッファ
２２    非線形素子
２３    インピーダンス
２５    電圧制限素子
ＩＮ（＋）  （差動増幅回路の）正入力端子
ＩＮ（−）  （差動増幅回路の）負入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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