(57)【特許請求の範囲】
【請求項１】
互いに交差するように位置するゲートラインとデータラインにより定義される画素セルがマトリクス状に配列された液晶表示パネルにおいて、前記画素セルのそれぞれは、前記ゲートラインとデータラインの交差領域に位置する薄膜トランジスタと、前記薄膜トランジスタと接続される画素電極と、前記薄膜トランジスタと隣接するように位置し、前記薄膜トランジスタのゲート電極との間で寄生キャパシタを形成すると共に、前記画素電極と接触された金属パターンを備え、それぞれの前記金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が異なることを特徴とする液晶表示パネル。
【請求項２】
前記それぞれの金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が小さくなることを特徴とする請求項１に記載の液晶表示パネル。
【請求項３】
前記金属パターンは、前記画素電極と同一物質から形成されることを特徴とする請求項１に記載の液晶表示パネル。
【請求項４】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、前記画素セルの位置により異なることを特徴とする請求項１に記載の液晶表示パネル。
【請求項５】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど小さくなることを特徴とする請求項１に記載の液晶表示パネル。
【請求項６】
前記薄膜トランジスタは、前記ゲート電極と、ゲート絶縁膜を間において前記ゲート電極と重畳される半導体パターンと、前記半導体パターン上に位置し、前記データラインから延在するソース電極と、前記ソース電極と対向し、保護膜を貫通する接触ホールを介して前記画素電極と接触されるドレイン電極とを備えることを特徴とする請求項１に記載の液晶表示パネル。
【請求項７】
前記金属電極パターンは、前記ゲート絶縁膜及び保護膜を間において前記ゲート電極と部分的に重畳されることを特徴とする請求項６に記載の液晶表示パネル。
【請求項８】
マトリクス状に配列された多数の画素セルを形成する段階を含む液晶表示パネルの製造方法において、前記それぞれの画素セルを形成する段階は、ゲートライン及び前記ゲートラインと接触されたゲート電極を含むゲートパターンを基板上に形成する段階と、ゲート絶縁膜を間において前記ゲート電極と重畳される半導体パターンと、前記ゲートラインと交差されるデータラインと、前記半導体パターン上に位置するソース電極と、前記ソース電極と対向するドレイン電極とを形成する段階と、前記ドレイン電極を露出させる接触ホールを有する保護膜を形成する段階と、前記接触ホールを介して前記保護膜と接触される画素電極と、前記ゲート絶縁膜および保護膜を間において位置し、寄生キャパシタを形成すると共に、前記画素電極と接触される、金属パターンとを形成する段階とを含み、それぞれの前記金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が異なることを特徴とする液晶表示パネルの製造方法。
【請求項９】
前記それぞれの金属パターンの面積は、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど金属パターンの面積が小さくなることを特徴とする請求項８に記載の液晶表示パネルの製造方法。
【請求項１０】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、前記画素セルの位置により異なることを特徴とする請求項８に記載の液晶表示パネルの製造方法。
【請求項１１】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど小さくなることを特徴とする請求項８に記載の液晶表示パネルの製造方法。
【請求項１２】
前記金属電極パターンは、前記ゲート絶縁膜及び保護膜を間において前記ゲート電極と部分的に重畳されることを特徴とする請求項８に記載の液晶表示パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、特に残像を最小化させ、画質を向上できる液晶表示パネル及びその製造方法に関する。
【背景技術】
【０００２】
一般に、液晶表示装置は、電界を用いて液晶の光透過率を調節することで画像を表示する。このため、液晶表示装置は、液晶セルがマトリクス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。
【０００３】
液晶パネルは、互いに対向する薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、２つの基板間に一定のセルギャップを維持するため位置するスペーサーと、そのセルギャップに満たされた液晶とを備える。
【０００４】
薄膜トランジスタアレイ基板は、ゲートライン及びデータラインと、そのゲートラインとデータラインの交差部毎にスイッチ素子で形成された薄膜トランジスタと、液晶セル単位で形成され、薄膜トランジスタに接続された画素電極などと、それらの上に塗布された配向膜から構成される。ゲートラインとデータラインは、それぞれのパッド部を介して駆動回路より信号が供給される。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答し、データラインに供給される画素電圧信号を画素電極に供給する。
【０００５】
カラーフィルターアレイ基板は、液晶セル単位で形成されたカラーフィルターと、カラーフィルター間の区分及び外部光を反射するためのブラックマトリクスと、液晶セルに共通的に基準電圧を供給する共通電極などと、それらの上に塗布される配向膜から構成される。
【０００６】
液晶パネルは、薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を別途に製作し、合着した後、液晶を注入して封入することにより完成される。
【０００７】
図１は、従来の薄膜トランジスタアレイ基板を示す平面図であり、図２は、図１に示した薄膜トランジスタアレイ基板をＩ-Ｉ’線に沿って切断して示す断面図である。
【０００８】
図１及び図２に示す薄膜トランジスタアレイ基板は、下部基板４２上にゲート絶縁膜４４を間において交差するように形成されたゲートライン２及びデータライン４と、その交差部毎に形成された薄膜トランジスタ(Thin Film Transistor:  以下、「TFT」という)６と、その交差構造で備えられたセル領域に形成された画素電極１８とを備える。そして、TFTアレイ基板は、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０を備える。
【０００９】
TFT６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１８に接続されたドレイン電極１２と、ゲート電極８と重畳され、ソース電極１０とドレイン電極１２との間にチャンネルを形成する活性層１４とを備える。活性層１４は、データライン４、ソース電極１０及びドレイン電極１２と重畳されるように形成され、ソース電極１０とドレイン電極１２との間のチャンネル部を更に含む。活性層１４上には、データライン４、ソース電極１０及びドレイン電極１２とオーミック接触のためのオーミック接触層４８が更に形成される。 
【００１０】
このようなTFT６は、ゲートライン２に供給されるゲート信号に応答し、データライン４に供給される画素電圧信号が画素電極１８に充填され、維持されるようにする。
【００１１】
画素電極１８は、保護膜５０を貫通する接触ホール１６を介してTFT６のドレイン電極１２と接続される。画素電極１８は、充填された画素電圧により図示していない上部基板に形成される共通電極と電位差を発生させる。この電位差により、TFTアレイ基板とカラーフィルターアレイ基板との間に位置する液晶が誘電異方性により回転し、図示していない光源より画素電極１８を経由して入射される光を上部基板側に透過させる。
【００１２】
ストレージキャパシタ２０は、前段ゲートライン２と画素電極１８により形成される。ゲートライン２と画素電極１８との間には、ゲート絶縁膜４４及び保護膜５０が位置する。このようなストレージキャパシタ２０は、画素電極１８に充填された画素電圧が次の画素電圧が充填されるまで維持されるように役に立つことになる。
【００１３】
以下、図３Ａ〜図３Ｄを参照してTFTアレイ基板の製造方法を説明すると次のとおりである。
まず、下部基板４２上にスパッタリング法などの蒸着方法によりゲート金属層が形成された後、フォトリソグラフィー工程とエッチング工程でゲート金属層がパターニングされることにより、図３Ａに示すように、ゲートライン２、ゲート電極８を含むゲートパターンが形成される。
【００１４】
ゲートパターンが形成された下部基板４２上にPECVD、スパッタリングなどの蒸着方法によりゲート絶縁膜４４が形成される。ゲート絶縁膜４４が形成された下部基板４２上に非晶質シリコン層、n＋非晶質シリコン層、そして、ソース/ドレイン金属層が順次形成される。
【００１５】
ソース/ドレイン金属層上に回折マスクを用いたフォトリソグラフィ工程及びエッチング工程などを用い、データライン４、ソース電極１０、ドレイン電極１２を含むソース/ドレインパターンと、ソース/ドレインパターン下部にオーミック接触層４８と活性層１４とを含む半導体パターン４５が形成される。
【００１６】
一方、半導体パターン４５は、別途のマスク工程を用いてソース/ドレインパターンとは別に形成することもある。
【００１７】
ソース/ドレインパターンが形成されたゲート絶縁膜４４上にPECVDなどの蒸着方法で保護膜５０が全面形成された後、フォトリソグラフィ工程とエッチング工程でパターニングされることにより、図３Ｃに示すように、接触ホール１６が形成される。接触ホール１６は、保護膜５０を貫通し、ドレイン電極１２が露出されるように形成される。
【００１８】
保護膜５０上にスパッタリングなどの蒸着方法で透明電極物質が全面蒸着された後、フォトリソグラフィ工程とエッチング工程により透明電極物質がパターニングされることにより、図３Ｄに示すように、画素電極１８が形成される。画素電極１８は、接触ホール１６を介してドレイン電極１２と電気的に接続される。また、画素電極１８は、ゲート絶縁膜４４および保護膜５０を間において前段ゲートライン２と重畳されるように形成されることにより、ストレージキャパシタ２０を構成する。
【００１９】
このようなTFTアレイ基板においては、図４のように、TFT６のゲート電極８にスレッショルド電圧以上のゲート電圧Vgが供給されると共に、ソース電極１０にデータ電圧Vdが供給され、TNモードの液晶表示パネルにおいてはカラーフィルターアレイ基板に位置し、IPSモードの液晶表示パネルにおいてはTFTアレイ基板に位置する共通電極に直流DC共通電圧Vcomが供給される。これにより、TFT６のソース電極１０とドレイン電極１２間にチャンネルが形成され、データ電圧ＶdがTFTのソース電極１０とドレイン電極１２を経由してストレージキャパシタ２０に充填される。
【００２０】
ここで、共通電極に供給される共通電圧Vcomは、共通電圧供給部から遠くなるほど、ライン抵抗の増加により、その大きさが減少する問題が発生する。即ち、共通電圧供給部から近い箇所での画素セルにかかる実効共通電圧値Aと共通電圧供給部から遠い箇所での画素セルにかかる実効共通電圧値Bとの間の電圧差ｄが発生する。例えば、TNモード液晶表示パネルにおける共通電圧Vcomは、液晶表示パネルの外郭から銀ドットを介してカラーフィルターアレイ基板の全面に形成された共通電極に供給される。これにより、外郭から中心に行くほど、実効共通電圧値が小さくなる。
【００２１】
このような共通電圧の不均一により、液晶表示パネル１６０における位置毎に画像の差が生じ、フリッカなどの残像が残ることになる。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
よって、本発明の目的は、フリッカなどの残像を最小化させ、画質を向上できる液晶表示パネル及びその製造方法を提供することにある。 
【課題を解決するための手段】
【００２３】
上記の目的を達成するため、本発明は、互いに交差するように位置するゲートラインとデータラインにより定義される画素セルがマトリクス状に配列された液晶表示パネルにおいて、前記画素セルのそれぞれは、前記ゲートラインとデータラインの交差領域に位置する薄膜トランジスタと、前記薄膜トランジスタと接続される画素電極と、前記薄膜トランジスタと隣接されるように位置し、前記薄膜トランジスタのゲート電極との間で寄生キャパシタを形成すると共に、前記画素電極と接触された金属パターンを備え、それぞれの前記金属パターンは、前記画素セルの位置により面積が互いに異なることを特徴とする。
【００２４】
前記それぞれの金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が異なることを特徴とする。
【００２５】
前記それぞれの金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が小さくなることを特徴とする。
【００２６】
前記金属パターンは、前記画素電極と同一物質から形成されることを特徴とする。
【００２７】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、前記画素セルの位置により異なることを特徴とする。
【００２８】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど小さくなる。
【００２９】
前記薄膜トランジスタは、前記ゲート電極と、ゲート絶縁膜を間において前記ゲート電極と重畳される半導体パターンと、前記半導体パターン上に位置し、前記データラインから延在するソース電極と、前記ソース電極と対向し、保護膜を貫通する接触ホールを介して前記画素電極と接触されるドレイン電極とを備える。
【００３０】
前記金属電極パターンは、前記ゲート絶縁膜及び保護膜を間において前記ゲート電極と部分的に重畳される。
【００３１】
本発明は、マトリクス状に配列される多数の画素セルを形成する段階を含む液晶表示パネルの製造方法において、前記それぞれの画素セルを形成する段階は、ゲートライン及び前記ゲートラインと接触されたゲート電極を含むゲートパターンを基板上に形成する段階と、ゲート絶縁膜を間において前記ゲート電極と重畳される半導体パターンと、前記ゲートラインと交差されるデータラインと、前記半導体パターン上に位置するソース電極と、前記ソース電極と対向するドレイン電極とを形成する段階と、前記ドレイン電極を露出させる接触ホールを有する保護膜を形成する段階と、前記接触ホールを介して前記保護膜と接触される画素電極と、前記ゲート絶縁膜および保護膜を間において位置し、寄生キャパシタを形成すると共に、前記画素電極と接触される、金属パターンとを形成する段階とを含む。
【００３２】
前記画素セルそれぞれの前記金属パターンは、前記画素セルの位置により面積が互いに異なるように形成される。
【００３３】
前記ぞれぞれの金属電極パターンの面積は、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど金属パターンの面積が異なる。
【発明の効果】
【００３４】
本発明に係る液晶表示装置及びその製造方法は、ぞれぞれの画素セルの薄膜トランジスタと隣接領域に薄膜トランジスタのゲート電極と寄生キャパシタを形成する金属パターンを形成する。そして、それぞれの金属パターンの面積は、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど小さく形成される。これにより、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほどゲート電極と金属パターン間の寄生キャパシタCgs２値を小さくし、または、左右端の画素セルから中心画素セルに行くほどゲート電極と金属パターンとの間の寄生キャパシタCgs２値を大きく設定することにより、画素セルそれぞれのCgs及び△Vpの大きさを調節することができる。この結果、画素セルの位置により供給される共通電圧のバラツキを減らすことにより、フリッカなどの残像が防止されるなど画質が向上される。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の好ましい実施形態を図５〜図１１Ｄを参照して、詳しく説明する。
本発明の実施形態に係る液晶表示装置を概略的に示すブロック図である。
図５に示す液晶表示装置は、m個のデータラインD1〜Dmとｎ個のゲートラインG1〜Gnにより定義される画素(Pixel)Pセルがマトリクス状に配列され、液晶駆動により画像が具現される液晶表示パネル１６０、液晶表示パネル１６０のデータラインD1〜Dmにデータ電圧を供給するためのデータドライバ１６２と、ゲートラインG1〜Gｎにゲート電圧を供給するためのゲートドライバ１６４と、データドライバ１６２及びゲートドライバ１６４を制御するためのタイミングコントローラ１６８とを備える。
【００３６】
データドライバ１６２は、タイミングコントローラ１６８からの制御信号に応答し、デジタルビデオデータをアナログデータ電圧に変換して、該アナログデータ電圧をデータラインD1〜Dmに供給する。ゲートドライバ１６４は、タイミングコントローラ１６８からの制御信号に応答し、データ電圧に同期されるデート電圧VghをゲートラインG1〜Gnに順次に供給し、データ電圧が供給される液晶表示パネル１６０の水平ラインを選択する。
【００３７】
タイミングコントローラ１６８は、垂直/水平同期信号及びクロック信号を用い、ゲートドライバ１６４、データドライバ１６２を制御するための制御信号を生成する。
【００３８】
液晶表示パネル１６０は、液晶を間において対向する薄膜トランジスタアレイ基板とカラーフィルターアレイ基板からなり、それぞれの画素セルP内には液晶セルClc、データラインD1〜DｍとゲートラインG1〜Gnの交差部に形成されたTFT１０６、液晶セルClcに供給される電圧を維持するためのストレージキャパシタCstなどを備える。 
【００３９】
図６は、図５の液晶表示パネル１６０に係る薄膜トランジスタアレイ基板を示す平面図であり、図７は、図６におけるII-II’及びIII-III’線を切り抜いて示した断面図である。説明の便宜上、図６及び図７には一つのRGBのうち何れか一つの色を具現できるある一つの画素のみを示した。
【００４０】
図６及び図７に示した薄膜トランジスタアレイ基板は、下部基板１４２上にゲート絶縁膜１４４を間において交差するように形成されたゲートライン１０２及びデータライン１０４と、その交差部毎に形成されたTFT１０６と、その交差構造で備えられた画素領域に形成された画素電極１１８、画素電極１１８と前段ゲートライン１０２の重畳部に形成されたストレージキャパシタ１２０、TFT１０６と隣接して位置し、TFT１０６のゲート電極１０８と寄生キャパシタを形成すると共に、画素電極１１８と接触される金属パターン１３５とを備える。
【００４１】
TFT１０６は、ゲートライン１０２に接続されたゲート電極１０８と、データライン１０４に接続されたソース電極１１０と、画素電極１１８に接続されたドレイン電極１１２と、ゲート電極１０８と重畳され、ソース電極１１０とドレイン電極１１２との間にチャンネルを形成する活性層１１４とを備える。活性層１１４は、データライン１０４、ソース電極１１０及びドレイン電極１１２と重畳されるように形成され、ソース電極１１０とドレイン電極１１２間にチャンネル部を更に含む。活性層１１４上には、データライン１０４、ソース電極１１０及びドレイン電極１１２とオーミック接触のためのオーミック接触層１４８が更に形成される。ここで、ソース電極１１０とドレイン電極１１２との間のチャンネルは、“U”型で形成されることにより、電流の移動度を向上することができる。
【００４２】
また、ソース電極１１０及びドレイン電極１１２と共にTFT１０６は、ゲート電極１０８は従来、図１のように、ゲートライン１０２からゲートライン１０２と交差される方向に延在してもよく、且つ、図６のようにゲートライン１０２と並んで画素電極１１８方向に延在してもよい。更には、ゲート電極１０８がゲートライン１０２自体に含まれることもある。
【００４３】
このようなTFT１０６は、ゲートライン１０２に供給されるゲート信号に応答し、データライン１０４に供給される画素電圧信号が画素電極１１８に充填され、維持されるようにする。
【００４４】
画素電極１１８は、保護膜１５０を貫通する接触ホール１１６を介してTFT１０６のドレイン電極１１２と接続される。画素電極１１８は、充填された画素電圧により図示していない上部基板に形成される共通電極と電位差を発生させる。
【００４５】
ストレージキャパシタ１２０は、前段ゲートライン１０２と画素電極１１８により形成される。ゲートライン１０２と画素電極１１８間には、ゲート絶縁膜１４４及び保護膜１５０が位置する。このようなストレージキャパシタ１２０は、画素電極１１８に充填された画素電圧が次の画素電圧が充填されるまで維持されるように役に立つことになる。
【００４６】
金属パターン１３５は、図８に示すように、同一ゲートラインに対応されるm個の画素の中で中心から左右に行くほど面積が小さく形成される。このような金属パターン１３５は、TFT１０６のゲート電極１０８と寄生キャパシタを形成し、液晶表示パネルに供給される共通電圧Vcomのバラツキを補償する役割をする。
【００４７】
以下、図８〜図１０を参照して、更に詳しく説明すると次のとおりである。
従来、図４を参照すると、液晶を駆動するための画素セルPにデータ電圧Vdが供給されると共に、ゲート電圧Vgが供給される。これと同時に、TNモードの液晶表示パネルにおいては、カラーフィルターアレイ基板に位置し、IPSモードの液晶表示パネルにおいては、TFTアレイ基板に位置する共通電極(図示せず)に直流DC共通電圧Vcomが供給される。しかし、共通電極は、共通電圧供給部より遠くなるほど、抵抗性の増加及びゲートライン１０２におけるライン抵抗などにより共通電極に供給されるべき共通電圧Vcom値が液晶表示パネル１６０内における共通電極の位置により異なる。この結果、共通電極の位置により供給されるべき最適の共通電圧Vcom値においても異なることになる。
【００４８】
図９は、画素セルの位置により共通電圧Vcomの大きさが異なることを鑑み、画素セルの位置により供給されるべき最適の共通電圧値を示す実験データである。図９の実験データを調べると、抵抗が一番大きくなると期待される液晶表示パネルの中心において一番大きさの大きい共通電圧Vcomが要求されることをわかる。
【００４９】
しかし、それぞれの画素セルPに供給される共通電圧Vcomは直流DCであり、位置毎に独立的に調節することができない。よって、本願発明は、共通電圧供給源から供給される共通電圧Vcomが抵抗により強くなる程度に応じ、それぞれの画素セル内において、寄生キャパシタ値を調節することで、それぞれの画素セルに均一な大きさの共通電圧が伝えられる方案を提案する。
【００５０】
一般に、共通電圧Vcom値は、フィードスルー電圧(Feed Through Voltage：△Vp)に比例する特性を有する。このような特性を用い、本願発明においては、図９における実験データを用い、共通電圧Vcomが大きく要求される領域では、△Vp値を大きく形成することにより、それぞれの画素セル間に供給される共通電圧Vcom間のバラツキを減らすようにしている。即ち、ゲートライン１０２に共通して接続される多数の画素セルP内における△Vp値を中心に位置する画素セルPから左右に位置する画素セルPに行くほど小さく形成することにより、位置による共通電圧Vcomのバラツキを補償することができる。
【００５１】
このような△Vp値調節のための共通電圧Vcomのバラツキを補償するため、本願発明における金属パターン１３５が備えられる。
【００５２】
一般に、△Vp値は数学式１で定義される。
【００５３】
【数１】
0004439494.tif 000002
【００５４】
ここで、CgsはTFTのゲート電極とドレイン電極との間、またはデート電極とソース電極との間に形成される寄生キャパシタであり、△Vgはゲートハイ電圧Vghとゲートロウ電圧Vglの差電圧であり、Cstはストレージキャパシタ１２０の容量であり、Clcは液晶による静電容量である。
【００５５】
上記数学式１より分かるように、△VpはCgs値と比例することが分かる。
【００５６】
結局、本願発明は、Cgs値の大きさを図９における曲線と類似して設定することにより、図１０に示すように、画素セルの位置に関わらず同一な大きさに共通電圧が供給される効果を有することができる。
【００５７】
図７を参照すると、本願発明のCgsは、ソース/ドレイン電極１１０、１１２とゲート電極１０８間の第１のCgs(Cgs1)と、金属パターン１３５とゲート電極１０８間の第２のCgs(Cgs２)からなる。即ち、従来に比べ、本願発明においては、金属パターン１３５とゲート電極１０８間の第２のCgs(Cgs２)値を更に含み、この大きさを調節することで、△Vp値を位置毎に調節することができる。
【００５８】
結局、金属パターン１３５をTFT１０６のゲートライン１０２と寄生キャパシタを形成させ、該寄生キャパシタの値は金属パターン１３５の面積で調節することができる。
【００５９】
よって、図８のように、それぞれの画素セルP内における金属パターン１３５の面積を中心画素セルPから遠くするほど面積の大きさを小さくし、且つ、外郭から中心に行くほど面積を大きくすることにより、共通電圧のバラツキを補償することができる。
【００６０】
ここで、それぞれの画素セル内におけるCgs及び△Vpを数学式２及び３のとおりに示すことができる。
【００６１】
【数２】
0004439494.tif 000003
【００６２】
【数３】
0004439494.tif 000004
(１からmは、一つのゲートラインに共通して接続される画素セルの数)
【００６３】
このように、本発明に係る液晶表示パネルは、一つのゲートライン１０２に共通して接続される画素セルPの中で中心画素セルPから左右に行くほどゲート電極１０８と金属パターン１３５との間の寄生キャパシタCgs2値を小さくし、左右端より中心に位置する画素セルPからゲート電極１０８と金属パターン１３５との間の寄生キャパシタCgs２値を大きく設定する。これにより、数学式２のように、それぞれの画素セルP内におけるCgs値が数学式２のような関係を持ち、△Vp値が数学式３のような関係を持つことにより、位置による共通電圧Vcomのバラツキを減らすことができる。
【００６４】
この結果、共通電圧Vcomのバラツキによるフリッカなどの残像を防止することができる。
【００６５】
一方、図８においては、金属パターン１３５がm個の画素の中で中心から左右に行くほど面積が小さく形成されることを示したが、上下の長手方向に面積を調節することもできる。即ち、金属パターン１３５の線幅をそのままにし、長さを延ばすか縮めることにより、面積を調節することもできる。
【００６６】
以下、図１１Ａ〜図１１Ｄを参照し、TFTアレイ基板の製造方法を説明すると次のとおりである。
【００６７】
図１１Ａを参照すると、下部基板上にゲート電極１０８、ゲートライン１０２などを含むゲートパターンが形成される。
【００６８】
下部基板１４２上にスパッタリング法などの蒸着方法によりゲート金属層が形成される。次いで、マスクを用いたフィトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン１０２、ゲート電極１０８を含むゲートパターンが形成される。ゲート金属としては、クロムCr、モリブデンMo、アルミニウム系金属などが単一層または二重層構造で用いられる。
【００６９】
図１１Ｂを参照すると、ゲートパターンが形成された下部基板１４２上にゲート絶縁膜１４４、活性層１１４、オーミック接触層１４８、そしてソース/ドレインパターンが順次に形成される。
【００７０】
ゲートパターンが形成された下部基板１４２上にPECVD、スパッタリングなどの蒸着方法により、ゲート絶縁膜１４４、非晶質シリコン層、n＋非晶質シリコン層、そしてソース/ドレイン金属層が順次形成される。
【００７１】
ソース/ドレイン金属層上にマスクを用いたフォトリソグラフィ工程によりフォトレジスタパターンを形成する。この場合、マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを用いることにより、チャンネル部のフォトレジスタパターンが他のソース/ドレインパターン部より低い高さを有する。
【００７２】
次いで、フォトレジスタパターンを用いた湿式エッチング工程で、ソース/ドレイン金属層がパターニングされることにより、データライン１０４、ソース電極１１０、該ソース電極１１０と一体化されたドレイン電極１１２、ストレージ下部電極１２２を含むソース/ドレインパターンが形成される。
【００７３】
その次に、同一なフォトレジスタパターンを用いた乾式エッチング工程でn+非晶質シリコン層と非晶質シリコン層が同時にパターニングされることにより、オーミック接触層１４８と活性層１１４が形成される。
【００７４】
そして、チャンネル部で、相対的に低い高さを有するフォトレジスタパターンがアッシング(Ashing)工程で除去された後、乾式エッチング工程でチャンネル部のソース/ドレインパターン及びオーミック接触層１４８がエッチングされる。これにより、チャンネル部の活性層１１４が露出され、活性層１１４が活性化されない場合、ソース電極１１０とドレイン電極１１２が電気的に分離される。
【００７５】
次いで、ストリップ工程でソース/ドレインパターン部上に残っているフォトレジスタパターンが除去される。
【００７６】
ゲート絶縁膜１４４の材料としては、酸化シリコンSiOx、または窒化シリコンSiNxなどの無機絶縁物質が用いられる。ソース/ドレイン金属としては、モリブデンＭo、チタン、タンタル、モリブデン合金(Mo alloy)、銅Cu、アルミニウム系金属などが用いられる。
【００７７】
図１１Ｃを参照すると、ソース/ドレインパターンが形成されたゲート絶縁膜１４４上にPECVDなどの蒸着方法で保護膜５０が全面形成される。この後、マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることにより、ドレイン電極１２を露出させる接触ホール１１６が形成される。
【００７８】
保護膜５０の材料としては、ゲート絶縁膜９４のような無機絶縁物質や誘電率の小さいアクリル(acryl)系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が用いられる。
【００７９】
図１１Ｄを参照すると、保護膜５０上に透明電極パターンが形成される。
保護膜５０上にスパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。次いで、マスクを用いたフォトリソグラフィ工程とエッチング工程により透明電極物質がパターニングされることにより、画素電極１１８及び金属パターン１３５を含む透明電極パターンが形成される。画素電極１８は、接触ホール１６を介してドレイン電極１１２と電気的に接続され、前段ゲートライン１０２と重畳されてストレージキャパシタ１２０をなす。
【００８０】
金属パターン１３５は、TFT１０６と隣接するように位置すると共に、保護膜１５０及びゲート絶縁膜１４４を間においてゲート電極１０８と寄生キャパシタをなす。
【００８１】
透明電極物質としては、インジウム錫酸化物(Indium Tin Oxide:ITO)や錫酸化物(Tin Oxide:TO)、又は、酸化インジウム亜鉛(Indium Zinc Oxide:IZO)が用いられる。
【図面の簡単な説明】
【００８２】
【図１】従来の液晶表示パネルの薄膜トランジスタアレイ基板の一部を示す平面図である。
【図２】図１に示した薄膜トランジスタアレイ基板をＩ−Ｉ’線に沿って切断して示す断面図である。
【図３Ａ】図２に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｂ】図２に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｃ】図２に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｄ】図２に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図４】液晶表示パネルに供給される電圧及び共通電圧の位置による電圧降下を示す波形図である。
【図５】本発明に係る液晶表示装置を概略的に示すブロック図である。
【図６】図５の一つの画素セルに対応される薄膜トランジスタアレイ基板を示す平面図である。
【図７】図６に示した薄膜トランジスタアレイ基板のII-II’及びIII-III’線に沿って切断して示す断面図である。
【図８】画素セルの位置による金属パターンの面積を示す図である。
【図９】液晶表示パネルの位置毎に最適な共通電圧を示す図である。
【図１０】本発明に係る金属パターンにより最適化された共通電圧の位置毎の特性を示す図である。
【図１１Ａ】図７に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図１１Ｂ】図７に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図１１Ｃ】図７に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図１１Ｄ】図７に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【符号の説明】
【００８３】
２、１０２：ゲートライン
４、１０４：データライン
６、１０６：薄膜トランジスタ
８、１０８：ゲート電極
１０、１１０：ソース電極
１２、１１２：ドレイン電極
１４、１１４：活性層
１６、１１６：接触ホール
１８、１１８：画素電極
２０、１２０：ストレージキャパシタ
４４、１４４：ゲート絶縁膜
５０、１５０：保護膜
１３５：金属パターン
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
0004439494.tif 000008
【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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