(57)【特許請求の範囲】
【請求項１】
複数の行電極と、前記行電極に交差して配列された複数の列電極と、前記行電極及び前記列電極の各交差部に配置された容量性発光素子と、を有する表示パネルを駆動する駆動装置であって、
第１電圧を発生する第１電源と、前記第１電源の正端子と前記行電極とを接続する上側スイッチング手段と、前記第１電源の負端子と前記行電極とを接続する下側スイッチング手段と、を備え、前記上側スイッチング手段をオフ状態にすると共に前記下側スイッチング手段をオン状態にすることにより前記容量性発光素子各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、
第２電圧を発生する第２電源を備え前記第２電圧に基づいて前記点灯状態に設定された前記容量性発光素子を発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、
前記第２電源の正端子と前記第１電源の負端子とを第１抵抗を介して接続する第１スイッチング手段を含み、前記上側スイッチング手段をオン状態にすると共に前記下側スイッチング手段をオフ状態にしかつ前記第１スイッチング手段をオン状態にすることにより前記第１電源にて発生した前記第１電圧と前記第２電源にて発生した前記第２電圧とを加算した電圧に基づいて前記容量性発光素子の状態を初期化すべきリセットパルスを発生して前記行電極に印加するリセットドライバと、を有することを特徴とする表示パネルの駆動装置。
【請求項２】
前記リセットドライバは、前記第１電源の負端子を第２抵抗を介して接地せしめる第２スイッチング手段を更に含むことを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
コンデンサ及び第３抵抗からなる直列回路が前記第１抵抗に並列に接続されており、
前記第１抵抗は前記第３抵抗よりも高抵抗であることを特徴とする請求項１記載の表示パネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量性発光素子がマトリクス状に配列されている表示パネルの駆動装置に関する。
【０００２】
【従来の技術】
現在、上記の如き表示パネルとしてプラズマディスプレイパネルを搭載した表示装置が製品化されている(例えば、特許文献１参照)。
図１は、かかる表示装置の概略構成を示す図である。
図１において、プラズマディスプレイパネルとしてのＰＤＰ１には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成されている。この際、１組の行電極対と１つの列電極との交叉部に、容量性発光素子としての放電セルが形成される。アドレスドライバ２は、映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスに変換し、これを１行分毎に、上記列電極Ｄ1〜Ｄmに印加する。Ｘ行電極ドライバ３は、各放電セルの残留壁電荷量を初期化する為のリセットパルス、後述するが如き発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Ｘ1〜Ｘnに印加する。Ｙ行電極ドライバ４は、上記Ｘ行電極ドライバ３と同様に、各放電セルの残留壁電荷量を初期化する為のリセットパルス、発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Ｙ1〜Ｙnに印加する。更に、Ｙ行電極ドライバ４は、放電セル内に発生した荷電粒子を再形成させる為のプライミングパルス、並びに各放電セルに対し画素データパルスに応じた電荷量を形成せしめて上記発光放電セル又は非発光放電セルの設定を行う為の走査パルスＳＰを発生し、これらを行電極Ｙ1〜Ｙnに印加する。
【０００３】
図２は、Ｘ行電極ドライバ３及びＹ行電極ドライバ４の内部構成を表す図である。尚、図２において、電極Ｘjは電極Ｘ1〜Ｘnのうちの第ｊ行の電極であり、電極Ｙjは電極Ｙ1〜Ｙnのうちの第ｊ行の電極を示している。
Ｘ行電極ドライバ３には、２つの電源Ｂ１，Ｂ２が備えられている。電源Ｂ１は電圧Ｖs1（例えば、１７０Ｖ）を出力し、電源Ｂ２は電圧Ｖr1（例えば、１９０Ｖ）を出力する。電源Ｂ１の正端子はスイッチング素子Ｓ３を介して電極Ｘjへの接続ライン１１に接続され、負端子はアース接続されている。接続ライン１１とアースとの間にはスイッチング素子Ｓ４が接続されている他、スイッチング素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とがコンデンサＣ１を共通にアース側に介して接続されている。なお、ダイオードＤ１はコンデンサＣ１側をアノードとしており、ダイオードＤ２はコンデンサＣ１側をカソードとして接続されている。また、電源Ｂ２の正端子はスイッチング素子Ｓ８及び抵抗Ｒ１を介して接続ライン１１に接続され、電源Ｂ２の負端子はアース接続されている。Ｙ行電極ドライバ４には、４つの電源Ｂ３〜Ｂ６が備えられている。電源Ｂ３は電圧Ｖs1（例えば、１７０Ｖ）を出力し、電源Ｂ４は電圧Ｖr1（例えば、１９０Ｖ）を出力し、電源Ｂ５は電圧Ｖoff（例えば、１４０Ｖ）を出力し、電源Ｂ６は電圧Ｖh（例えば、１６０Ｖ、Ｖh＞Ｖoff）を出力する。電源Ｂ３の正端子はスイッチング素子Ｓ１３を介してスイッチング素子Ｓ１５への接続ライン１２に接続され、負端子はアース接続されている。接続ライン１２とアースとの間にはスイッチング素子Ｓ１４が接続されている他、スイッチング素子Ｓ１１、ダイオードＤ３及びコイルＬ４からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがコンデンサＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はコンデンサＣ２側をアノードとしており、ダイオードＤ４はコンデンサＣ２側をカソードとして接続されている。接続ライン１２はスイッチング素子Ｓ１５を介して電源Ｂ６の正端子への接続ライン１３に接続されている。電源Ｂ４の正端子はアース接続され、負端子はスイッチング素子Ｓ１６、そして抵抗Ｒ２を介して接続ライン１３に接続されている。電源Ｂ５の正端子はスイッチング素子Ｓ１７を介して接続ライン１３に接続され、負端子はアース接続されている。接続ライン１３はスイッチング素子Ｓ２１を介して電極Ｙjへの接続ライン１４に接続されている。電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン１４に接続されている。接続ライン１３，１４との間にはダイオードＤ５が接続され、またスイッチング素子Ｓ２３とダイオードＤ６との直列回路が接続されている。ダイオードＤ５は接続ライン１４側をアノードとし、ダイオードＤ６は接続ライン１４側をカソードとして接続されている。
【０００４】
ここで、上記スイッチング素子Ｓ１〜Ｓ４、Ｓ８、Ｓ１１〜Ｓ１７及びＳ２１〜Ｓ２３のオン／オフ切り換えは、図示しない制御回路によって制御される。
尚、Ｙ行電極ドライバ４内では、電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１５、コイルＬ３、Ｌ４、ダイオードＤ３、Ｄ４及びコンデンサＣ２がサスティンドライバ部を構成している。又、電源Ｂ４、抵抗Ｒ２及びスイッチング素子Ｓ１６がリセットドライバ部を構成し、残りの電源Ｂ５、Ｂ６、スイッチング素子Ｓ１３、Ｓ１７、Ｓ２１、Ｓ２２及びダイオードＤ５、Ｄ６がスキャンドライバ部を構成している。
【０００５】
次に、かかる構成による動作について図３のタイミングチャートを参照しつつ説明する。
図３に示すように、ＰＤＰ１の駆動は、リセット期間、アドレス期間及びサスティン期間によって区分けして行われる。
先ず、リセット期間では、Ｙ行電極ドライバ４のスイッチング素子Ｓ２３がオンとなる。スイッチング素子Ｓ２３はリセット期間及びサスティン期間においてオンとなる。また、同時にＸ行電極ドライバ３のスイッチング素子Ｓ８がオンとなり、Ｙ行電極ドライバ４のスイッチング素子Ｓ１６がオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ８のオンにより電源Ｂ２の正端子からスイッチング素子Ｓ８、抵抗Ｒ１を介して電極Ｘjに電流が流れ、またスイッチング素子Ｓ１６のオンにより電極ＹjからダイオードＤ５、抵抗Ｒ２、スイッチング素子Ｓ１６を介して電源Ｂ４の負端子に電流が流れ込む。この際、ＰＤＰ１の負荷容量Ｃ０と抵抗Ｒ１との時定数により電極Ｘj上の電位が徐々に上昇し、図３に示す如きリセットパルスＲＰxが生成される。一方、電極Ｙjの電位は負荷容量Ｃ０と抵抗Ｒ２との時定数により徐々に低下し、図３に示す如きリセットパルスＲＰyが生成される。リセットパルスＲＰxは電極Ｘ1〜Ｘnの全てに同時に印加され、リセットパルスＲＰyは電極Ｙ1〜Ｙn全てに同時に印加される。これらリセットパルスＲＰx及びＲＰyの同時印加により、ＰＤＰ１の全ての放電セル内においてリセット放電が生起され、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。スイッチング素子Ｓ８及びスイッチング素子Ｓ１６はリセットパルスＲＰx及びＲＰyのレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘj及びＹjは共にアースされる。これによりリセットパルスＲＰx及びＲＰyは消滅する。
【０００６】
次に、アドレス期間では、スイッチング素子Ｓ１４及びＳ１５がオフとなり、スイッチング素子Ｓ２３がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２２がオンとなる。スイッチング素子Ｓ１７のオンにより電源Ｂ５と電源Ｂ６とが直列に接続された状態となり、電源Ｂ６の負端子には電圧ＶhとＶoffとの差を示す負電位が生じ、それが電極Ｙjに印加される。更に、このアドレス期間においてアドレスドライバ２は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ1〜ＤＰnに変換し、これを１行分毎に、上記列電極Ｄ1〜Ｄmに順次印加する。図３に示すように電極Ｙj，Ｙj+1に対しては画素データパルスＤＰj，ＤＰj+1が印加される。この間、Ｙ行電極ドライバ４は、正電圧のプライミングパルスＰＰを行電極Ｙ1〜Ｙnに順次印加しつつ、各プライミングパルスＰＰの印加直後でありかつ上記画素データパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。電極Ｙjについて説明すると、プライミングパルスＰＰを生成する際には、スイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。また、スイッチング素子Ｓ１７はオンのままである。これにより電源Ｂ５の正端子の電位Ｖoffがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２１を介して電極ＹjにプライミングパルスＰＰとして印加される。プライミングパルスＰＰの印加後、アドレスドライバ２からの画素データパルスＤＰjの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ６の負端子の電圧ＶhとＶoffとの差を示す負電位が電極Ｙjに走査パルスＳＰとして印加される。そして、アドレスドライバ２からの画素データパルスＤＰjの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ５の正端子の電位Ｖoffがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２１を介して電極Ｙjに印加される。その後、電極Ｙj+1についても図３に示すように、電極Ｙjと同様にプライミングパルスＰＰが印加され、アドレスドライバ２からの画素データパルスＤＰj+1の印加に同期して走査パルスＳＰが印加される。走査パルスＳＰが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ１４及びＳ１５がオンとなる。スイッチング素子Ｓ４のオン状態は継続される。
【０００７】
次に、サスティン期間では、Ｘ行電極ドライバ３のスイッチング素子Ｓ４がオン状態となることにより電極Ｘjの電位はほぼ０Ｖのアース電位となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘjに達してＰＤＰ１の負荷容量Ｃ０を充電させる。このとき、コイルＬ１及び負荷容量Ｃ０の時定数により電極Ｘjの電位は図３に示すように徐々に上昇する。次いで、スイッチング素子Ｓ１がオフとなり、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｘjには電源Ｂ１の正端子の電位ＶS1が印加される。その後、スイッチング素子Ｓ３がオフとなり、スイッチング素子Ｓ２がオンとなり、負荷容量Ｃ０に蓄積された電荷により電極ＸjからコイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。このとき、コイルＬ２及びコンデンサＣ１の時定数により電極Ｘjの電位は図３に示すように徐々に低下する。電極Ｘjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。かかる動作によってＸ行電極ドライバ３は図３に示した如き正電圧の維持放電パルスＩＰxを電極Ｘjに印加する。維持放電パルスＩＰxが消滅するスイッチング素子Ｓ４のオン時に同時に、Ｙ行電極ドライバ４ではスイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙjの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、スイッチング素子Ｓ１３、そしてダイオードＤ６を介して電流が電極Ｙjに達してＰＤＰ１の負荷容量Ｃ０を充電させる。このとき、コイルＬ３及び負荷容量Ｃ０の時定数により電極Ｙjの電位は図３に示すように徐々に上昇する。次いで、スイッチング素子Ｓ１１がオフとなり、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙjには電源Ｂ３の正端子の電位ＶS1が印加される。その後、スイッチング素子Ｓ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、負荷容量Ｃ０に蓄積された電荷により電極ＹjからダイオードＤ５、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙjの電位は図３に示すように徐々に低下する。電極Ｙjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２がオフとなり、スイッチング素子Ｓ１４がオンとなる。かかる動作によってＹ行電極ドライバ４は図３に示した如き正電圧の維持放電パルスＩＰyを電極Ｙjに印加する。
【０００８】
このように、サスティン期間においては、維持放電パルスＩＰxと維持放電パルスＩＰyとが交互に生成して電極Ｘ1〜Ｘnと電極Ｙ1〜Ｙnとに交互に印加されるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
ところで、リセット期間において全放電セル内の壁電荷量を一斉に初期化すべく生起させるリセット放電は比較的強い放電にする必要が有るため、図３に示す如く、リセットパルスＲＰyのパルス電圧(−Ｖr1)は維持放電パルスＩＰyのパルス電圧よりも高くしてある。それ故に、Ｙ行電極ドライバ４内には、維持放電パルスＩＰyを発生させる為の電源Ｂ３(電圧Ｖs1)よりも高電圧を発生する電源Ｂ４(電圧Ｖr1)が設けられており、回路規模が大になるという問題を抱えていた。又、上記電源Ｂ３及び電源Ｂ４の電圧値が互いに異なり、かつ電源Ｂ３及び電源Ｂ４間に設けられているスイッチング素子Ｓ１３、Ｓ１５及びＳ１６が半導体スイッチであることから、電源Ｂ３及び電源Ｂ４間に逆電流が流れる可能性があった。
【０００９】
【特許文献１】
特開２０００−１５５５５７号公報
【００１０】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、回路規模を小にすることが可能な表示パネルの駆動装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
請求項１記載による表示パネルの駆動装置は、複数の行電極と、前記行電極に交差して配列された複数の列電極と、前記行電極及び前記列電極の各交差部に配置された容量性発光素子と、を有する表示パネルを駆動する駆動装置であって、第１電圧を発生する第１電源と、前記第１電源の正端子と前記行電極とを接続する上側スイッチング手段と、前記第１電源の負端子と前記行電極とを接続する下側スイッチング手段と、を備え、前記上側スイッチング手段をオフ状態にすると共に前記下側スイッチング手段をオン状態にすることにより前記容量性発光素子各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、第２電圧を発生する第２電源を備え前記第２電圧に基づいて前記点灯状態に設定された前記容量性発光素子を発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、前記第２電源の正端子と前記第１電源の負端子とを第１抵抗を介して接続する第１スイッチング手段を含み、前記上側スイッチング手段をオン状態にすると共に前記下側スイッチング手段をオフ状態にしかつ前記第１スイッチング手段をオン状態にすることにより前記第１電源にて発生した前記第１電圧と前記第２電源にて発生した前記第２電圧とを加算した電圧に基づいて前記容量性発光素子の状態を初期化すべきリセットパルスを発生して前記行電極に印加するリセットドライバと、を有する。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図４は、表示パネルとしてＰＤＰを搭載したプラズマディスプレイ装置の概略構成を示す図である。
図４において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各表示ライン(第１表示ライン〜第ｎ表示ライン）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｄ1〜Ｄmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に、容量性発光素子としての放電セルが形成される。
【００１３】
駆動制御回路５０は、入力された映像信号を各画素毎の画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットを得る。そして、駆動制御回路５０は、同一ビット桁同士にて各表示ライン分(ｍ個)ずつ画素データビットをアドレスドライバ２０に供給する。更に、駆動制御回路５０は、図５に示す如きサブフィールド法に基づく発光駆動フォーマットに従ってＰＤＰ１０を駆動させるべく、各種スイッチング信号ＳＷ(後述する)をＸ行電極ドライバ３０及びＹ行電極ドライバ４０の各々に供給する。尚、サブフィールド法では、映像信号における各フィールドを図５に示す如きＮ個のサブフィールドＳＦ１〜ＳＦ(Ｎ)に分割し、サブフィールド毎に各画素に対する発光制御を実行することにより、中間輝度を表現するものである。
【００１４】
図６は、Ｘ行電極ドライバ３０及びＹ行電極ドライバ４０各々の内部構成を示す図である。
図６に示す如く、Ｘ行電極ドライバ３０におけるコンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位に接地されている。スイッチング素子Ｓ１は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが１である場合にはオン状態となって、上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤ１を介してＰＤＰ１０の行電極Ｘに印加する。スイッチング素子Ｓ２は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ２が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ２の論理レベルが１である場合にはオン状態となって行電極Ｘ上の電位をコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、この行電極Ｘ上の電位によって充電される。スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ３が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ３が論理レベル１である場合にはオン状態となって電源Ｂ１が発生した電圧Ｖsを行電極Ｘに印加する。尚、電圧Ｖｓは、後述する維持放電パルスＩＰxのパルス電圧である。つまり、電源Ｂ１は、維持放電パルスＩＰxのパルス電圧値として電圧Ｖｓを発生する電源なのである。スイッチング素子Ｓ４は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ４が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ４が論理レベル１である場合にはオン状態となって行電極Ｘの電位をＰＤＰ接地電位にする。
【００１５】
Ｙ行電極ドライバ４０は、図６に示す如くサスティンドライバ部ＳＵＤ、リセットドライバ部ＲＳＤ及びスキャンドライバ部ＳＣＤからなる。
サスティンドライバ部ＳＵＤにおけるコンデンサＣ２は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位に接地されている。スイッチング素子Ｓ１１は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１１が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１１の論理レベルが１である場合にはオン状態となって、上記コンデンサＣ２の他端に生じた電位をコイルＬ３及びダイオードＤ３を介して接続ライン１２上に印加する。スイッチング素子Ｓ１２は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１２が供給されている間はオフ状態である一方、スイッチング信号ＳＷ１２の論理レベルが１である場合にはオン状態となって接続ライン１２上の電位をコイルＬ４及びダイオードＤ４を介して上記コンデンサＣ２の他端に印加する。この際、コンデンサＣ２は、この接続ライン１２上の電位によって充電される。スイッチング素子Ｓ１３は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１３が供給されている間はオフ状態である一方、スイッチング信号ＳＷ１３が論理レベル１である場合にはオン状態となって電源Ｂ３が発生した電圧Ｖｓを接続ライン１２上に印加する。尚、電圧Ｖｓは、後述する維持放電パルスＩＰyのパルス電圧値となる電圧である。つまり、電源Ｂ１は、維持放電パルスＩＰyのパルス電圧値として電圧Ｖｓを発生する電源なのである。スイッチング素子Ｓ１４は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１４が供給されている間はオフ状態である一方、スイッチング信号ＳＷ１４が論理レベル１である場合にはオン状態となって接続ライン１２上の電位をＰＤＰ接地電位にする。スイッチング素子Ｓ１５は、駆動制御回路５０から供給されたスイッチング信号ＳＷ１５が論理レベル１である期間中に限りオン状態となって、上記接続ライン１２と後述する接続ライン１３とを接続する。
【００１６】
リセットドライバ部ＲＳＤにおけるスイッチング素子Ｓ１７は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１７が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１７が論理レベル１である場合にはスイッチング素子Ｓ１７はオン状態となり、上記電源Ｂ３の正端子と接続ライン１３とを抵抗Ｒ１を介して接続する。すなわち、スイッチング素子Ｓ１７は、スイッチング信号ＳＷ１７に応じて、上記電源Ｂ３が発生した電圧Ｖｓを抵抗Ｒ１を介して接続ライン１３上に印加するのである。スイッチング素子Ｓ１８は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１８が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１８が論理レベル１である場合にはスイッチング素子Ｓ１８はオン状態となり、接続ライン１３を抵抗Ｒ２及びダイオードＤ７を介して接地する。
【００１７】
スキャンドライバ部ＳＣＤにおけるスイッチング素子Ｓ１９及びＳ２０は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１９及びＳＷ２０が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１９及びＳＷ２０が共に論理レベル１である場合には共にオン状態となり、電源Ｂ５が発生した負の電圧(−Ｖoff)を抵抗Ｒ３を介して接続ライン１３上に印加する。尚、電圧(−Ｖoff)は、後述する走査パルスＳＰにおけるパルス電圧値を担う電圧である。つまり、電源Ｂ５は、走査パルスＳＰのパルス電圧値としての電圧(−Ｖoff)を発生する電源なのである。スイッチング素子Ｓ２１は、駆動制御回路５０から供給されたスイッチング信号ＳＷ２１が論理レベル１である期間中に限りオン状態となって、電源Ｂ６の正端子と行電極Ｙとを接続する。すなわち、スイッチング素子Ｓ２１は、スイッチング信号ＳＷ２１に応じて、電源Ｂ６の正端子の電位を行電極Ｙ上に印加するのである。スイッチング素子Ｓ２２は、駆動制御回路５０から供給されたスイッチング信号ＳＷ２２が論理レベル１である期間中に限りオン状態となって、電源Ｂ６の負端子と行電極Ｙとを接続する。すなわち、スイッチング素子Ｓ２２は、スイッチング信号ＳＷ２２に応じて、電源Ｂ６の負端子に接続されている接続ライン１３上の電位を行電極Ｙ上に印加するのである。尚、電源Ｂ６は、後述するアドレス期間内において全ての行電極Ｙ1〜Ｙn上の電圧を正極性の電圧に固定すべき電圧Ｖhを発生する電源である。この際、電圧Ｖhは、走査パルスＳＰにおけるパルス電圧の一部を担うものとなる。つまり、電源Ｂ５は、走査パルスＳＰのパルス電圧の一部を担う電圧Ｖhを発生する電源なのである。
【００１８】
次に、かかる構成による動作について図７のタイミングチャートを参照しつつ説明する。尚、図７においては、図５に示す先頭のサブフィールドＳＦ１内での動作を抜粋して示す図である。図７に示すようにサブフィールドＳＦ１は、リセット期間、アドレス期間及びサスティン期間からなる。
先ず、リセット期間では、駆動制御回路５０が、リセットドライバ部ＲＳＤにおけるスイッチング素子Ｓ１７及びＳ２１をオフ状態からオン状態に切り換える。これにより、電源Ｂ３、スイッチング素子Ｓ１７、抵抗Ｒ１、電源Ｂ６、スイッチング素子Ｓ２１及び行電極Ｙなる電流路(図６のＣＲ１にて示す)を介して放電セル内に電流が流れ込む。この際、行電極Ｙ上の電圧はＰＤＰ１０の負荷容量Ｃ０と抵抗Ｒ１との時定数により図７に示す如く徐々に上昇する。そして、行電極Ｙ上の電圧が、電源Ｂ３と電源Ｂ６との直列接続によって生じる電圧(Ｖs＋Ｖh)に到達したら、駆動制御回路５０は、スイッチング素子Ｓ１７及びＳ２１をオフ状態に切り換えると共に、スイッチング素子Ｓ１８及びＳ２２をオフ状態からオン状態に切り換える。これにより、スイッチング素子Ｓ２２、Ｓ１８、抵抗Ｒ２及びダイオードＤ７なる電流路(図６のＣＲ２にて示す)が形成され、行電極Ｙ上の電位は図７に示す如く徐々に下降する。以上の如き動作により、図７に示す如きパルス電圧(Ｖs＋Ｖh)を有する、立ち上がり及び立ち下がり推移の緩やかなリセットパルスＲＰyが生成され、これがＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時に印加される。この際、リセットパルスＲＰyの立ち上がり時において、ＰＤＰ１０の全放電セル内において第１リセット放電(書込放電)が生起され、この放電終息後、全ての放電セルの誘電体層には一様に所定量の壁電荷が形成される。そして、リセットパルスＲＰyの立ち下がり時において、全放電セルにおいて第２リセット放電(消去放電)が生起され、全ての放電セル内から上記壁電荷が消滅する。すなわち、リセットパルスＲＰyの印加に応じて生起される第１リセット放電及び第２リセット放電により、全ての放電セル内の壁電荷形成状態が初期化されるのである。
【００１９】
次に、アドレス期間では、駆動制御回路５０が、スキャンドライバ部ＳＣＤにおけるスイッチング素子Ｓ１９〜Ｓ２１をオフ状態からオン状態に切り換える。これにより、行電極Ｙ上の電圧は、図７に示す如く電源Ｂ３が発生した正極性の電圧Ｖhに維持される。そして、駆動制御回路５０は、ＰＤＰ１０における第１〜第ｎ表示ライン各々に対応したスイッチング素子Ｓ２１を順次、所定期間だけオフ状態に切り換えると共に、第１〜第ｎ表示ライン各々に対応したスイッチング素子Ｓ２２を順次、所定期間だけオン状態に切り換える。すると、スイッチング素子Ｓ２１がオフ状態、Ｓ２２がオン状態にある期間だけ行電極Ｙ1〜Ｙn各々の電位が順次、正極性の電圧Ｖhから負の電圧−Ｖoffに推移して走査パルスＳＰが生成される。この間、アドレスドライバ２は映像信号に基づく各画素毎の画素データに対応した画素データパルスＤＰを１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加する。これにより、上記走査パルスＳＰと同時に、高電圧の画素データパルスＤＰが印加された放電セル内において選択的に書込放電が生じ、その放電終息後に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスが印加されなかった放電セル内では上記の如き書込放電は生起されないので、壁電荷の形成はなされない。かかるアドレス期間において、壁電荷が形成された放電セルは点灯セル状態、壁電荷が消滅してしまった放電セルは消灯セル状態に設定される。
【００２０】
サスティン期間では、駆動制御回路５０は、先ず、サスティンドライバ部ＳＵＤのスイッチング素子Ｓ１４をオフ状態からオン状態に切り換え、所定期間経過後に、サスティンドライバ部ＳＵＤのスイッチング素子Ｓ１５をオフ状態からオン状態に切り換える。そして、駆動制御回路５０は、サスティンドライバ部ＳＵＤのスイッチング素子Ｓ１１〜Ｓ１４各々に対しては図７に示す如きスイッチング設定ＳＳＹを断続的に繰り返し実行する。更に、駆動制御回路５０は、Ｘ行電極ドライバ３０のスイッチング素子Ｓ１〜Ｓ４各々に対しては図７に示す如きスイッチング設定ＳＳＸを断続的に繰り返し実行する。
【００２１】
すなわち、スイッチング設定ＳＳＸでは、先ず、スイッチング素子Ｓ１〜Ｓ４の内のＳ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に上昇して行く。次に、上記スイッチング素子Ｓ１と共にＳ３がオン状態となり、電源Ｂ１による電圧ＶSがそのまま行電極Ｘに印加される。これにより、行電極Ｘ上の電圧は電圧Ｖｓにて固定される。そして、スイッチング素子Ｓ１〜Ｓ４の内のＳ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流が行電極Ｘ、コイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に下降して行く。以上の如きスイッチング設定ＳＳＸが断続的に繰り返し実行されることにより、図７に示す如き電圧Ｖｓをパルス電圧値とする維持放電パルスＩＰXが生成され、これが繰り返し行電極Ｘ上に印加される。
【００２２】
一方、スイッチング設定ＳＳＹでは、先ず、スイッチング素子Ｓ１１〜Ｓ１４及びＳ１７〜Ｓ２２の内のＳ１１のみがオン状態となり、コンデンサＣ２に蓄積されていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１５、スイッチング素子Ｓ２２及び行電極Ｙを介して放電セルに流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に上昇して行く。次に、上記スイッチング素子Ｓ１１と共にＳ１３がオン状態となり、電源Ｂ３が発生した電圧Ｖsがスイッチング素子Ｓ１５、及びスイッチング素子Ｓ２２を介して行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は図７に示す如く電圧ＶSに固定される。そして、スイッチング素子Ｓ１１〜Ｓ１４の内のＳ１２、並びにスイッチング素子Ｓ１７〜Ｓ２２の内のＳ２２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流が行電極Ｙ、スイッチング素子Ｓ２２、Ｓ１５、コイルＬ４、ダイオードＤ４を介してコンデンサＣ１に流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に下降して行く。以上の如きスイッチング設定ＳＳＹが断続的に繰り返し実行されることにより、図７に示す如き電圧Ｖsをパルス電圧値とする維持放電パルスＩＰyが生成され、これが繰り返し行電極Ｙに印加される。
【００２３】
サスティン期間では、壁電荷が存在する放電セル、つまり点灯セル状態に設定されている放電セルのみが、上記の如き維持放電パルスＩＰX及びＩＰYが印加される度に放電(維持放電)し、その放電に伴う発光を繰り返す。
以上の如く、図６に示すＹ行電極ドライバ４０においては、リセットパルスＲＰyを生成する際には、スイッチング素子１７及びスイッチング素子２１をオン状態にする。これにより、維持放電パルスＩＰyを生成する為の電源Ｂ３と走査パルスＳＰを生成する為の電源Ｂ６とが直列接続になり、両者の電圧の和である電圧(Ｖs＋Ｖh)がリセットパルスＲＰのパルス電圧として生成される。すなわち、リセットパルスを生成する為の専用の電源を設けずとも、比較的高電圧のパルス電圧を有するリセットパルスを生成可能にしたのである。この際、リセットパルスを生成する為の専用電源が不要となるので、維持放電パルスＩＰyを生成する電源Ｂ３に対する電流の逆流も起こらない。よって、リセットパルスを生成する為の専用電源と共に、逆流防止回路も不要となるので回路規模を小規模化することが可能となる。
【００２４】
尚、リセットパルスＲＰyの波形は図７に示す如き波形に限定されるものではなく、又、行電極Ｙ側のみならず行電極Ｘ側にもリセットパルスを同時に印加して上記の如き第１リセット放電を生起させるようにしても良い。
図８は、かかる点に鑑みて為された本発明の他の実施例によるＸ行電極ドライバ３０及びＹ行電極ドライバ４０各々の内部構成を示す図である。
【００２５】
図８に示されるドライバにおいては、図６に示されるリセットドライバ部ＲＳＤに代わりリセットドライバ部ＲＳＤYを採用し、Ｘ行電極ドライバ３０内部にリセットドライバ部ＲＳＤXを付加したものであり、その他の回路構成は図６に示されるものと同一である。
リセットドライバ部ＲＳＤYにおける抵抗Ｒ１１及びＲ１２各々の一方の電極端子は夫々接続ライン１３に接続されている。抵抗Ｒ１２の他方の電極端子はコンデンサＣ１１の一方の電極端子に接続されており、このコンデンサＣ１１の他方の電極端子が上記抵抗Ｒ１１の他方の電極端子に接続されている。つまり、抵抗Ｒ１１の両端子に、抵抗Ｒ１２及びコンデンサＣ１１からなる直列回路が並列に接続されているのである。尚、抵抗Ｒ１１は抵抗Ｒ１２よりも高抵抗である。スイッチング素子Ｓ１７は、スイッチング信号ＳＷ１７が論理レベル０である間はオフ状態にある一方、論理レベル１である場合にはオン状態となり、上記電源Ｂ３の正端子の電圧Ｖｓを上記コンデンサＣ１１、抵抗Ｒ１１及びＲ１２なる回路を介して接続ライン１３上に印加する。スイッチング素子Ｓ１８は、スイッチング信号ＳＷ１８が論理レベル０である間はオフ状態にある一方、論理レベル１である場合にはオン状態となり、抵抗Ｒ２及びダイオードＤ７を介して接続ライン１３を接地する。
【００２６】
リセットドライバ部ＲＳＤXにおける抵抗Ｒ４１及びＲ４２各々の一方の電極端子は夫々行電極Ｘに接続されている。抵抗Ｒ４１の他方の電極端子はコンデンサＣ４の一方の電極端子に接続されており、このコンデンサＣ４の他方の電極端子が上記抵抗Ｒ４２の他方の電極端子に接続されている。つまり、抵抗Ｒ４２の両端子に、抵抗Ｒ４１及びコンデンサＣ４からなる直列回路が並列に接続されているのである。尚、抵抗Ｒ４２は抵抗Ｒ４１よりも高抵抗である。スイッチング素子Ｓ５は、スイッチング信号ＳＷ５が論理レベル０である間はオフ状態にある一方、論理レベル１である場合にはオン状態となり、電源Ｂ７の負端子の電圧（−Ｖｒ）を上記コンデンサＣ４、抵抗Ｒ４１及びＲ４２なる回路を介して行電極Ｘ上に印加する。
【００２７】
次に、かかる構成による動作について図９のタイミングチャートを参照しつつ説明する。
尚、図９においては、図５に示す先頭のサブフィールドＳＦ１内での動作を抜粋して示す図であり、リセット期間を除く他の期間（アドレス期間、サスティン期間）での動作は、図７に示されるものと同一である。
【００２８】
図９に示されるリセット期間では、先ず、駆動制御回路５０は、Ｙ行電極ドライバ４０のリセットドライバ部ＲＳＤYにおけるスイッチング素子Ｓ１７をオン状態、スキャンドライバ部ＳＣＤのスイッチング素子Ｓ２２をオン状態に設定する。これにより、サスティンドライバ部ＳＵＤにおける電源Ｂ３の電圧Ｖｓが、コンデンサＣ１１、抵抗Ｒ１２、接続ライン１３及びスイッチング素子Ｓ２２を介して行電極Ｙに印加される。この際、行電極Ｙ上の電圧は図９に示す如く、０ボルトから徐々に上昇する。ここで、スイッチング素子Ｓ１７をオン状態に設定してから所定期間経過後に行電極Ｙ上の電圧が電圧Ｖｓに到達したら、駆動制御回路５０は、スイッチング素子Ｓ２２をオフ状態、スイッチング素子Ｓ２１をオン状態に夫々切り換える。これにより、電源Ｂ３、スイッチング素子Ｓ１７、コンデンサＣ１１、抵抗Ｒ１２、電源Ｂ６、スイッチング素子Ｓ２１及び行電極Ｙなる電流路ＣＲ１が形成され、電源Ｂ６の電圧Ｖｈが上記電圧Ｖｓに重畳された電圧が行電極Ｙ上に印加される。この際、図９に示す如く、行電極Ｙ上の電圧は電圧Ｖｓに到達する以前よりも緩やかに上昇する。ここで、行電極Ｙ上の電圧が電圧（Ｖｓ＋Ｖｈ）に到達したら、駆動制御回路５０は、スイッチング素子Ｓ１７及びＳ２１各々をオフ状態、スイッチング素子Ｓ１８及びＳ２２を夫々オン状態に切り換える。これにより、スイッチング素子Ｓ２２、Ｓ１８、抵抗Ｒ２及びダイオードＤ７なる電流路ＣＲ２が形成され、行電極Ｙ上の電圧は図９に示す如く徐々に下降する。
【００２９】
以上の如き動作により、０ボルトから徐々にその電圧が上昇し、所定期間経過後にはそれ以前よりも緩やかに電圧が上昇して最大電圧（Ｖｓ＋Ｖｈ）に到達する、図９に示す如き波形を有するリセットパルスＲＰYが生成され、これが全行電極Ｙ1〜Ｙnに印加される。
更に、図９に示されるリセット期間において、スイッチング素子Ｓ１７をオン状態に設定している間、駆動制御回路５０は、Ｘ行電極ドライバ３０のリセットドライバ部ＲＳＤXにおけるスイッチング素子Ｓ５をオン状態に設定する。これにより、電源Ｂ７の負端子の電圧（−Ｖｒ）がスイッチング素子Ｓ５、コンデンサＣ４、抵抗Ｒ４１及びＲ４２なる回路を介して行電極Ｘ上に印加される。この際、行電極Ｘ上の電圧は図９に示す如く０ボルトの状態から徐々に下降する。ここで、行電極Ｘ上の電圧が上記電圧（−Ｖｒ）に到達したら、駆動制御回路５０は、スイッチング素子Ｓ５をオフ状態に切り換える。
【００３０】
以上の如き動作により、０ボルトから徐々にその電圧が下降して最低電圧（−Ｖｒ）に到る、図９に示す如き波形を有するリセットパルスＲＰXが生成され、これが全行電極Ｘ1〜Ｘnに印加される。
図９に示す如き波形を有する正極性のリセットパルスＲＰY及び負極性のリセットパルスＲＰXの同時印加により、全ての放電セル内においてリセット放電が生起される。
【００３１】
この際、図９に示す如き波形を有するリセットパルスＲＰYの印加によると、そのパルス電圧値が比較的低電圧であっても発光輝度の低い微弱なリセット放電が繰り返し生起されることになる。リセット放電が繰り返し生起されることにより壁電荷の量を必要十分なだけ各放電セル内に蓄積させることが可能となる。よって、図８に示す如き構成によれば、リセットパルスを発生するドライバとして、比較的安価な低耐圧ドライバを用いることが可能となる。
【００３２】
尚、図９に示される実施例においては、リセットパルスＲＰYの立ち下がり波形が緩やかであるが、立ち下がり波形は急峻であっても良い。例えば、スイッチング素子Ｓ１８をオン状態に設定する代わりに、スイッチング素子Ｓ１４及びＳ１５を共にオン状態に設定することにより、リセットパルスＲＰYの立ち下がり波形は、最大電圧（Ｖｓ＋Ｖｈ）の状態から急峻に０ボルトに推移する波形となる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるプラズマディスプレイ装置のＸ行電極ドライバ３及びＹ行電極ドライバ４の内部構成を示す図である。
【図３】Ｘ行電極ドライバ３及びＹ行電極ドライバ４の動作を示すタイムチャートである。
【図４】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図５】サブフィールド法に基づく概略駆動フォーマットを示す図である。
【図６】図４に示されるプラズマディスプレイ装置のＸ行電極ドライバ３０及びＹ行電極ドライバ４０の内部構成を示す図である。
【図７】Ｘ行電極ドライバ３０及びＹ行電極ドライバ４０の動作を示すタイムチャートである。
【図８】Ｘ行電極ドライバ３０及びＹ行電極ドライバ４０の他の一例を示す図である。
【図９】図８に示されるＸ行電極ドライバ３０及びＹ行電極ドライバ４０による動作を示すタイムチャートである。
【符号の説明】
１０  ＰＤＰ
３０  Ｘ行電極ドライバ
４０  Ｙ行電極ドライバ
【図１】
0004434642.tif 000002
【図２】
0004434642.tif 000003
【図３】
0004434642.tif 000004
【図４】
0004434642.tif 000005
【図５】
0004434642.tif 000006
【図６】
0004434642.tif 000007
【図７】
0004434642.tif 000008
【図８】
0004434642.tif 000009
【図９】
0004434642.tif 000010