(57)【特許請求の範囲】
【請求項１】
表面にゲート電極又は配線を有する半導体基板上に層間膜を堆積して、該ゲート電極又は配線のパターンに対応する段差を有する層間膜を成膜する工程、
層間膜の表面に該層間膜と異なる種類の膜を成膜する工程、
形成した膜を、段差の下段平面部及び上段平面部に層間膜の表面が露出する一方で少なくとも一部の段差の側壁部に膜が残存するようにエッチングする工程、
層間膜及び残存する膜の全面にレジスト膜を形成し、そのレジスト膜を、開口の縁が残存する膜上に位置するように段差の下段平面部上又は下段平面部及び上段平面部上で開口させる工程、及び
得られるレジスト膜の開口と残存する膜とを利用して前記ゲート電極又は配線に自己整合的にパターンを形成する工程
を有することを特徴とする自己整合パターンの製造方法。
【請求項２】
表面にゲート電極又は配線を有する半導体基板上に層間膜を堆積して、該ゲート電極又は配線のパターンに対応する段差を有する層間膜を成膜する工程、
層間膜の表面に該層間膜と異なる種類の膜を成膜する工程、
形成した膜の全面にレジスト膜を形成し、そのレジスト膜を開口の縁が段差の側壁部に形成された膜上に位置するように段差の下段平面部上又は下段平面部及び上段平面部上で開口させる工程、
得られるレジスト膜の開口を利用して、層間膜の表面上に形成した膜を、段差の下段平面部又は下段平面部及び上段平面部に該層間膜の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程、及び
レジスト膜の開口と残存する膜とを利用して前記ゲート電極又は配線に自己整合的にパターンを形成する工程
を有することを特徴とする自己整合パターンの製造方法。
【請求項３】
自己整合パターンがコンタクトホールのパターンである請求項１又は２に記載の方法。
【請求項４】
側壁部の傾斜角度が30度〜90度の範囲内にある請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記層間膜がシリコン酸化膜であり、該層間膜の表面に形成される膜がシリコン窒化膜又はポリシリコン膜である請求項１〜４のいずれか１項に記載の方法。
【請求項６】
請求項１〜５のいずれか１項に記載の方法を用いて作製された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己整合パターンの製造方法およびそれを用いた半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置の製造におけるフォトリソグラフィ工程で用いられる投影露光装置は、レチクルに形成されたパターンを、投影光学系を介して半導体ウエハ上に投影露光するものである。このような露光装置においては、ウエハ上に複数層のパターンを重ね合わせて形成するので、ウエハ上に既に形成されているパターンと、次に投影露光転写するレチクル上のパターンとを高精度に位置合わせすることが重要になる。
【０００３】
そこで高精度な位置合わせを実現するためにウエハには位置合わせ用のマーク(アライメントマーク)が形成されている。このアライメントマークを露光装置に搭載されたアライメントセンサによって高精度に読取り計測することによって、高精度な位置合わせを実現している。
【０００４】
このアライメントセンサとしては、特開平２−２７２３０５号公報(特許文献１)に記載されているように、ウエハ上のドット列状に形成されたアライメントマークにレーザ光を照射し、当該アライメントマークで回折または散乱した光を用いてそのマーク位置を検出するLSA(Laser Step Alignment)方式、あるいは、特開平４−６５６０３号公報(特許文献２)に記載されているような、ハロゲンランプ等を光源とする波長帯域幅の広い光で照明して撮像したアライメントマークの画像データを画像処理してアライメントマークの位置を計測するFIA(Field Image Alignment)方式、あるいは、特開平２−２７２３０５号公報(特許文献１)に記載されているような、ウエハ上の回折格子状のアライメントマークに、同一周波数またはわずかに周波数の異なるレーザ光を２方向から照射し、発生した２つの回折光を干渉させ、その位相からアライメントマークの位置を計測するLIA(Laser Interferometric Alignment)方式等がある。これらのアライメント方式を用いて高精度な位置合わせ(アライメント)を行うことが可能となっている。
【０００５】
【特許文献１】特開平２−２７２３０５号公報
【特許文献２】特開平４−６５６０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ウエハに転写するパターンは、近年ますます微細化および高集積化されているため、位置合わせ(アライメント)が大変重要になってきた。ところが、上記センサを用いても未だ十分でないのが現状である。
そこで、本発明の目的は、ウエハに形成された位置合わせ用マークの位置を高精度に計測するのではなく、自己整合的に位置合わせが可能となる方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、
表面にゲート電極又は配線を有する半導体基板上に層間膜を堆積して、該ゲート電極又は配線のパターンに対応する段差を有する層間膜を成膜する工程；層間膜の表面に該層間膜と異なる種類の膜を成膜する工程；形成した膜を、段差の下段平面部及び上段平面部に層間膜の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程；層間膜及び残存する膜の全面にレジスト膜を形成し、そのレジスト膜を、開口の縁が残存する膜上に位置するように段差の下段平面部上又は下段平面部及び上段平面部上で開口させる工程；及び、得られるレジスト膜の開口と残存する膜とを利用して前記ゲート電極又は配線に自己整合的にパターンを形成する工程を有することを特徴とする自己整合パターンの製造方法(第２の製造方法)が提供される。
【０００９】
本発明によれば、また、表面にゲート電極又は配線を有する半導体基板上に層間膜を堆積して、該ゲート電極又は配線のパターンに対応する段差を有する層間膜を成膜する工程；層間膜の表面に該層間膜と異なる種類の膜を成膜する工程；形成した膜の全面にレジスト膜を形成し、そのレジスト膜を開口の縁が段差の側壁部に形成された膜上に位置するように段差の下段平面部上又は下段平面部及び上段平面部上で開口させる工程；得られるレジスト膜の開口を利用して、層間膜の表面上に形成した膜を、段差の下段平面部又は下段平面部及び上段平面部に表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程；及び、レジスト膜の開口と残存する膜とを利用して前記ゲート電極又は配線に自己整合的にパターンを形成する工程を有することを特徴とする自己整合パターンの製造方法(第３の製造方法)が提供される。
【００１０】
本発明によれば、上記自己整合パターンの第２又は第３の製造方法のいずれかを用いて作製された半導体装置が提供される。
【発明の効果】
【００１１】
本発明の方法により、位置合わせ用マーク(アラインメントマーク)を高精度に計測することなく、自己整合パターンの製造が可能となる。
この自己整合パターンの製造方法を用いれば、より簡便に半導体装置を製造することができる。また、本方法によれば、位置合わせ用マーク(アラインメントマーク)の検出精度及び/又はフォトリソグラフィの解像限界に依存することなく、半導体素子の微細化および高集積化が可能となる。
【発明を実施するための最良の形態】
【００１２】
本発明の自己整合パターンの第１の製造方法は、段差を有する下地の表面に下地と異なる種類の膜を成膜する工程；形成した膜を、段差の平面部に下地の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程；及び、残存する膜を利用して前記下地に自己整合的にパターンを形成する工程を有することを特徴とする。
【００１３】
本発明において、段差を有する表面において、より上段の平面部とより下段の平面部とを連絡する面を「(段差の)側壁部」又は「(段差の)傾斜部」という。本発明に好適な側壁部の傾斜角度は、30度〜90度であるが、30度より傾斜角度が小さい側壁部の段差を有する表面にも本発明の方法を適用することは可能である。「傾斜角度」とは、側壁部と、より上段の平面及び/又はより下段の平面に平行な面とがなす角度θ(０度＜θ≦90度)である。
本発明においては、「平面」は、完全に平坦な平面のみを意図するものではないことに留意すべきである。
【００１４】
本発明において、下地の表面は、一種類の材料からなる表面であってもよいし、複数種類の材料からなる表面であってもよい。下地の表面は、好ましくは一種類の材料からなり、特に好ましくは半導体素子上に堆積された層間膜又は絶縁膜の表面である。
【００１５】
本発明において、下地の表面に形成される下地と異なる種類の膜は、後の工程で下地の表面に自己整合パターンを形成する際に、マスクとして機能する材料から構成される。例えば、下地の表面にパターンがエッチングにより形成される場合、下地と異なる種類の膜は、下地表面エッチング条件下で、下地表面を構成する材料に比して選択比が十分に低い材料から構成される。よって、例えば、下地表面がシリコン酸化膜から構成される場合、下地表面に形成される膜は、シリコン窒化膜又はポリシリコン膜から構成され得る。
【００１６】
好ましい実施形態において、下地表面に形成される膜は、表面に対して垂直方向の膜厚が略均一になるように形成する。これにより、段差の平面部に垂直な方向(この方向は、通常、後に膜をエッチングする工程におけるエッチング方向と同方向である)の膜厚は、段差の平面部より段差の側壁部において厚くなる。このため、段差平面部上に形成した膜と段差側壁部上に形成した膜とを同条件で平面部に垂直方向にエッチングすると、段差平面部で膜が除去されて下地の表面が露出しても、段差側壁部には膜が残存することになる(以下、この残存する膜を「サイドウォール状膜」とも呼ぶ)。
下地の表面上への膜の成膜には、好ましくは、ステップカバレッジの良いCVD法(例えば、低圧化学気相堆積(LP-CVD法))を用いる。
【００１７】
形成する膜の膜厚は、エッチング工程を経てサイドウォール状に形成された膜の水平方向(上段平面部−下段平面部の方向)の幅が、レジスト膜形成工程におけるアラインメント精度より大きくなるような膜厚でなければならない。よって、形成する膜の膜厚は、段差傾斜部の傾斜が急峻であれば(傾斜角度が90度に近いほど)、厚くする必要があり、傾斜が緩やかであれば(傾斜角度が０度に近いほど)、薄くてもよい。
【００１８】
形成する膜の膜厚は、エッチング工程を経てサイドウォール状に形成される膜の膜厚にも影響するが、後述するように、残存するサイドウォール状膜の膜厚は、別途の工程によって厚くすることができる。よって、形成する膜の膜厚は、必ずしも、残存するサイドウォール状膜の膜厚が下地の表面に自己整合パターンを形成する工程でマスクとして機能し得るか否かを考慮して決める必要はない。
【００１９】
形成した膜を、段差の平面部に下地の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングするには、好ましくは異方性エッチング(例えばRIE(Reactive Ion Etching))を用いる。エッチング工程後に残存するサイドウォール状膜は、当然ながら、段差側壁部に、したがって段差に自己整合的に形成される。
形成した膜は、少なくとも一部の段差の側壁部に膜が残存するようにエッチングされればよく、必ずしも、下地表面に存在する全ての段差の側壁部に膜が残存するようにエッチングする必要はない。例えば、所望する一部の段差の側壁部に膜が残存するようにエッチングしてもよく、この場合、最終的には、所望の一部の段差に対してのみ自己整合パターンが製造される。また、段差の所望する一部の側壁部にのみ膜が残存してもよく、この場合、最終的には、段差に対して所望の方向に自己整合パターンが製造される。
【００２０】
このエッチング工程後において、側壁部の傾斜角度が緩いなどの理由で残存するサイドウォール状膜の膜厚が薄い場合、下地に自己整合パターンを形成する工程の前に、残存するサイドウォール状膜上に、選択的に、更に膜を堆積するなどしてマスクとして機能し得る膜厚にしてもよい。更に堆積する膜は、残存する膜と同じ種類の膜であってもよいし、異なる種類の膜であってもよい。異なる種類の膜は、下地にパターンがエッチングにより形成される場合、下地表面エッチング条件下で、下地を構成する材料に比して選択比が十分に低い材料で構成されることが好ましい。残存するサイドウォール状膜上に選択的に同じ種類の膜を堆積する方法としては、液相又は気相によるエピタキシャル成長法が挙げられる。残存するサイドウォール状膜上に選択的に異なる種類の膜を堆積する方法としては、例えば残存する膜がポリシリコンである場合には、ポリシリコン上に選択的にシリサイド膜を形成することができるサリサイド技術が挙げられる。残存するサイドウォール状膜の膜厚を厚くすることで、このサイドウォール状膜を利用して下地に自己整合パターンを形成することが容易となる。
【００２１】
本発明の自己整合パターンの第２の製造方法は、段差を有する下地の表面に下地と異なる種類の膜を成膜する工程；形成した膜を、段差の平面部に下地の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程；下地及び残存する膜の全面にレジスト膜を形成し、そのレジスト膜を、開口の縁が残存する膜上に位置するように開口させる工程；及び、得られるレジスト膜の開口と残存する膜とを利用して前記下地に自己整合的にパターンを形成する工程を有することを特徴とする。
【００２２】
本方法においては、レジスト膜は、開口の縁が残存するサイドウォール状膜上に位置するように開口されればよく、アラインメントマーク等を使用して高精度に位置決めする必要ない。
【００２３】
第１の製造方法についての説明で述べたように、エッチング工程後に、残存するサイドウォール状膜の膜厚を厚くすることができるので、本発明の第２の方法は、下地表面に形成した膜の(段差の平面部に垂直な方向の)膜厚に関して段差の平面部と傾斜部との間で差が小さく、エッチング工程後に傾斜部に残存するサイドウォール状膜の膜厚が薄くなってしまう傾斜が緩い段差を有する表面においても実施が可能である。傾斜角度が緩い(傾斜角度が０度側、例えば30度である)場合、レジスト膜を開口させる工程でアラインメントズレに対し、より大きなマージンを確保できる利点がある。
【００２４】
レジスト膜の開口の縁が残存するサイドウォール状膜上に位置することにより、縁の当該部分は、下地に形成されるパターンのエッヂの位置に影響しない。代わりに、残存するサイドウォール状膜のエッヂの位置が、下地に形成されるパターンのエッヂの位置を決定する。サイドウォール状膜の位置は、上記のように段差に自己整合的に形成されているので、下地に形成されるパターンは、開口の縁が位置しているサイドウォール状膜がその傾斜部に存在する段差に対して自己整合することになり、たとえレジスト膜の開口時にアラインメントズレが生じても、開口の縁が所定のサイドウォール状膜上に位置している限り、下地に形成されるパターンにはズレの影響は及ばない。
【００２５】
開口の縁はその全てがサイドウォール状膜上に位置する必要はない。レジスト膜が、所望の(１又は複数の)段差平面部の下地表面露出部で開口し、その他の段差平面部の下地表面露出部では開口しないように、開口の縁の少なくとも一部が、残存するサイドウォール状膜上に位置していればよい。例えば、開口が円形である場合には一部の円弧がサイドウォール状膜上に位置してもよいし、多角形である場合には一部の辺がサイドウォール状膜上に位置してもよい。この場合、開口の縁の一部がその上に位置するサイドウォール状膜が形成された側壁部(したがってこれに連絡する上段平面又は下段平面)に対して下地に自己整合パターンが形成される。
【００２６】
１つの開口は、１つの所望の段差平面部(例えば、上段平面部又は下段平面部)上でのみ開口してもよいし、傾斜部を介して隣接する複数の所望の段差平面部(上段平面部及び下段平面部)上で開口していてもよい。後者の場合、複数のパターンを１枚のレジスト膜で作製することができる。例えば、１枚のレジスト膜で、ゲート電極用コンタクトホールパターン及びゲート電極に隣接する活性領域(ソース領域又はドレイン領域)用コンタクトホールパターンを作製できる。
【００２７】
レジスト膜の開口の縁は、サイドウォール状膜上の傾斜面に転写されることになるので、フォトリソグラフィ時のハレーション(下地からの反射)効果によって、形状劣化などが生じ得る。よって形状劣化を防止するために、フォトリソグラフィ時に、公知の反射防止膜、例えば無機又は有機系の膜を用いるのが好ましい。
【００２８】
他の点に関しては、上記第１の方法について記載したとおりである。
【００２９】
本発明の方法で作製される自己整合パターンは、レジスト膜と残存する膜とを利用して下地の表面上に作製され得る形態のものであればよく、特定のものに限定されない。自己整合パターンは、例えば、レジスト膜と残存するサイドウォール状膜とをマスクとして利用して作製するエッチングパターン又はイオン注入パターンである。
下地の表面が、例えば半導体素子上に堆積された層間膜のように、より下層のパターン(例えば、ゲート電極パターン、活性領域パターン又はメタル配線パターン)に対応して段差を有する場合、本発明の方法で作製されるパターンは、下層パターンに自己整合することになる。
【００３０】
本発明の自己整合パターンの第３の製造方法は、段差を有する下地の表面に下地と異なる種類の膜を成膜する工程；形成した膜の全面にレジスト膜を形成し、そのレジスト膜を、開口の縁が段差の側壁部に形成された膜上に位置するように開口させる工程；得られるレジスト膜の開口を利用して、下地の表面上に形成した膜を、段差の平面部に下地の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程；及び、レジスト膜の開口と残存する膜とを利用して前記下地に自己整合的にパターンを形成する工程を有することを特徴とする。
【００３１】
第３の方法では、レジスト膜の形成/開口工程と下地の表面上に形成した膜のエッチング工程の順序が、第１の方法と逆である。
第３方法のレジスト膜形成及び開口工程において、レジスト膜は、開口の縁が段差の側壁部に形成された膜上に位置するように開口される。この際のアラインメントマーク等を使用する高精度な位置決めを不要にするために、下地の表面に形成する膜の膜厚は、膜堆積後の水平方向(上段平面部−下段平面部の方向)の幅が、当該工程におけるアラインメント精度と比べて、大きくなるような膜厚であればよい。
【００３２】
レジスト膜の開口の縁が段差の側壁部に形成された膜上に位置することにより、縁の当該部分は、下地に形成されるパターンのエッヂの位置に影響せず、代わりに、後のエッチング工程を経て残存するサイドウォール状膜のエッヂの位置が、下地に形成されるパターンのエッヂの位置を決定する。サイドウォール状膜の位置は、段差傾斜部に、したがって段差に自己整合的に形成されているので、たとえレジスト膜の開口時にアラインメントズレが生じても、開口の縁が所定の段差側壁部に形成された膜上に位置している限り、下地に形成されるパターンは、ズレの影響を受けることなく、段差に対して自己整合することになる。
他の点に関しては、第１の方法について記載したとおりである。
【００３３】
レジスト膜形成/開口工程と下地の表面上に形成した膜のエッチング工程の順序が逆であることによって、例えば下地に自己整合的にパターンを形成する工程が下地表面のエッチング工程である場合、膜エッチング工程と下地エッチング工程の２つのエッチング工程を、エッチング条件の変更のみで連続して行うことが可能となり、装置の入れ替え等に必要な手間を省略できるなど、製造にかかる時間及び/又はコストを削減できる。
【００３４】
本発明の(第１〜第３)方法は、例えば、半導体素子上に堆積された層間膜の表面において使用し得る。表面の段差は、特定の半導体素子(例えば、ゲート電極、メタル配線)に対応して生じていてもよい。このとき、表面の段差は、当該特定の半導体素子上に堆積されている層間膜の表面(平面部)と他の部分に堆積されている層間膜の表面(平面部)との差により生じる。この場合、本発明の方法により、当該特定の半導体素子に対する自己整合的パターン(例えば、コンタクトホール)が作製される。
【００３５】
本発明の方法は、トレンチ形成後に堆積され、表面の段差がトレンチに対応して生じている絶縁膜の表面においても使用し得る。このとき、段差は、トレンチ上に堆積されている絶縁膜の表面(平面部)と他の部分に堆積されている絶縁膜の表面(平面部)との差により生じる。この場合、本発明の方法により、トレンチに対して自己整合的に表面を加工(例えば、トレンチ以外の領域をエッチング)できる。
【００３６】
下地表面の段差及び/又は残存するサイドウォール状膜は、下地の表面に自己整合パターンを作製した後、又はその後の必要な工程を経た後に、平坦化及び/又は除去してもよい。平坦化には、CMP(化学的機械的研磨)処理を用いることができる。
【００３７】
本発明のパターン作製方法において、下地表面に作製されるパターンの大きさは、レジスト膜の開口の縁の全てをサイドウォール状膜上に位置させることによって、レジスト膜の開口サイズに全く依存させず、レジスト膜の開口の縁が存在するサイドウォール状膜同士の間隔(下地表面上での間隔)で決定することが可能である。
【００３８】
半導体装置の製造において、サイドウォール状膜同士の間隔は、半導体素子(例えばゲート電極)の大きさ及び/若しくは間隔並びに/又は層間膜堆積時に生じる表面の段差の側壁部の傾斜角度により影響されるので、これらを調整することによって、層間膜表面に作製されるパターンの大きさ(例えば、コンタクトホールの開口サイズ)を調整できる。
【００３９】
したがって、フォトリソグラフィの解像限界以下の大きさのパターンを作製することも可能である。このため、例えば半導体装置の製造において、半導体素子を、フォトリソグラフィの解像限界より小さいサイズ又は間隔で作製することができ、よって半導体素子をより微細化/集積化することも可能となる。
【００４０】
以下に、本発明による自己整合パターンの製造方法を図１から図９を参照しながら具体的に説明する。各実施例は、本発明の自己整合パターンの製造方法の一態様として半導体装置の製造に適用した例を示す。
各実施例は本発明を説明するための単なる例示に過ぎず、本発明は実施例に限定されるものではない。
【実施例】
【００４１】
＜実施例１＞
本実施例では、本発明の第２の自己整合パターン製造方法により、ゲート電極に隣接する活性領域上に自己整合的にコンタクトパターンを形成した。
まず、図１(ａ)に示すように、半導体基板101上にゲート電極102を形成する等の半導体素子製造に必要な工程を経てバイアス高密度プラズマCVD(HDP-CVD)法により形成したシリコン酸化膜(層間膜)103上に、低圧化学気相堆積(LP-CVD)法によりシリコン窒化膜104を形成した。ここで、層間膜103の表面は段差を有し、その凸部(段差平面部及び傾斜部)はゲート電極に対応して自己整合的に形成され、傾斜部の傾斜角度は50度である。シリコン窒化膜104はステップカバレッジの良いCVD法により堆積されているため、層間膜103の表面に垂直な方向にほぼ均一な膜厚で形成され、半導体基板101に対して垂直方向の膜厚は、平面部よりも傾斜部の方が厚い。
【００４２】
次に、図１(ｂ)に示すように、シリコン窒化膜104をRIE(Reactive Ion Etching)による異方性エッチでエッチバックする。段差の平面部(半導体基板101と平行な面)上のシリコン窒化膜104が除去されて層間膜103が露出するまでエッチバックした。上記のように、エッチング方向の膜厚が段差の平面部と側壁部では異なるので、異方性のあるエッチングを行うことによって、シリコン窒化膜104は、段差の平面部上で除去された時点で、段差傾斜部(側壁部)上にはサイドウォール状膜として残存する。すなわち、段差下段平面部にはシリコン窒化膜104が存在せずにシリコン酸化膜103が露出している下部露出部107が形成され、段差上段平面部にはシリコン窒化膜104が存在せずにシリコン酸化膜103が露出している上部露出部108が形成される。
【００４３】
次に、図１(ｃ)に示すように、フォトレジスト工程により、レジスト膜105を形成する。このレジスト膜105は、上部露出部108を覆うが、下部露出部107を覆わず露出した状態となるよう開口の縁(エッヂ)がサイドウォール状膜104上に位置するように形成する。
【００４４】
次に、図１(ｄ)に示すように、レジスト膜105とシリコン窒化膜104のサイドウォール状膜をマスクとして選択的に層間膜103をエッチングしてコンタクトパターン106を形成する。このとき、コンタクトパターン106のパターンエッヂは、シリコン窒化膜104のサイドウォール状膜のエッヂで決まる。サイドウォール状膜のエッヂは、ゲート電極102に対応する層間膜103表面の段差の位置で決まるので、コンタクトパターン106は、ゲート電極に対して自己整合的にその位置が調整されて、隣り合うゲート電極102に接することなく、それらの間の所望位置に自己整合的に形成される。このように、コンタクトパターン106は、自己整合パターンとして作製される。
【００４５】
本実施例(図1)は、段差部(傾斜部)の傾斜角度が約50度である場合について記載したが、もちろん本発明の方法において傾斜角度は50度に限定されるものではない。
傾斜角度は、垂直(90度)側になればなるほど、傾斜部に形成されるシリコン窒化膜の(エッチング方向の)膜厚は、平面部に形成される膜のそれより厚くなり、また、シリコン窒化膜エッチバック後のサイドウォール状膜の膜厚も厚くなる。このため、シリコン窒化膜のエッチバックや下地表面への自己整合パターンの作製(例えば、コンタクトエッチ)が容易になる。
他方、傾斜角度を垂直(90度)側にすればするほど、傾斜領域の水平方向(上段平面部−下段平面部の方向)の長さが短くなり、レジスト膜開口の作製時のアライメントマージンを減少させることになる。しかし、この問題は、上述のように、下地の表面に形成する膜の(表面に垂直な方向の)膜厚を厚くすることによって解消することができる。
実際、本発明の方法が、傾斜角度が約30度〜約90度である段差を有する表面において、十分に良好な結果を伴って実施可能であることを確認した。
【００４６】
＜参考例２＞
本実施例では、ゲート電極上に自己整合的にコンタクトパターンを形成する。
実施例１と同様にして、半導体基板201上にゲート電極202及び層間膜203及びシリコン窒化膜サイドウォール状膜204を形成した(図２(ａ)及び(ｂ))。
【００４７】
次に、図２(ｃ)に示すように、下部露出部207を覆うが上部露出部208は露出したままになるようにレジスト膜205を形成する。このとき、レジスト膜205の開口の縁(エッヂ)は、サイドウォール状膜204上に位置させる。
次に、図２(ｄ)に示すように、レジスト膜205とシリコン窒化膜204のサイドウォール状膜をマスクとして選択的に層間膜203をエッチングしてコンタクトパターン206を形成する。本実施例においても、コンタクトパターン206のパターンエッヂは、シリコン窒化膜204のサイドウォール状膜のエッヂで決まるので、実施例１と同様に、コンタクトパターン206は、ゲート電極に対して自己整合的にその位置が調整され、ゲート電極202上に自己整合的に形成される。
【００４８】
＜実施例３＞
本実施例では、本発明の第２の自己整合パターン製造方法により、ゲート電極上およびゲート電極に隣接する活性領域上に自己整合的にコンタクトパターンを形成した。
実施例１と同様にして半導体基板301上にゲート電極302及び層間膜303及びシリコン窒化膜サイドウォール状膜304を形成した(図３(ａ)及び(ｂ))。
【００４９】
次に、図３(ｃ)に示すように、ゲート電極及び活性化領域に対応する段差上段平面部及び段差下段平面部の上部が、その間のサイドウォール状膜304の上部を含めて開口するようにレジスト膜305を形成する。このとき、レジスト膜305の開口の縁(エッヂ)は、サイドウォール状膜304上に位置させる。
次に、レジスト膜305とシリコン窒化膜304のサイドウォール状膜をマスクとして選択的に層間膜303をエッチングしてコンタクトパターン306を形成した(図３(ｄ)）。本実施例においても、コンタクトパターン306のパターンエッヂは、シリコン窒化膜304のサイドウォール状膜のエッヂで決まるので、実施例１及び２と同様に、コンタクトパターン306は、ゲート電極及びこれに隣接する活性領域に対して自己整合的に形成される。
【００５０】
＜実施例４＞
本実施例は、本発明の第３の自己整合パターン製造方法により、ゲート電極に隣接する活性領域上に自己整合的にコンタクトパターンを形成する。
実施例１と同様に半導体基板401上にゲート電極402及び層間膜403及びシリコン窒化膜404を形成した(図４(ａ))。
【００５１】
続いて、図４(ｂ)に示すように、段差下部が開口し、開口の縁(エッヂ)がシリコン窒化膜404の段差傾斜部(側壁部)上に位置するようにレジスト膜405を形成する。
次に、レジスト膜405の開口部のシリコン窒化膜404をRIEによる異方性エッチで段差下部の平面部でシリコン窒化膜404が除去されて層間膜403の表面が露出するまでエッチバックした。このとき、レジスト膜405の開口部中の段差傾斜部(側壁部)に形成されたシリコン窒化膜404は、上記のようにエッチング方向の膜厚が段差平面部より厚いため、サイドウォール状膜として残存している(図４(ｃ))。
【００５２】
次に、レジスト膜405とシリコン窒化膜404のサイドウォール状膜をマスクとして選択的に層間膜403をエッチングしてコンタクトパターン406を形成した(図４(ｄ))。
本実施例においても、上記実施例と同様に、コンタクトパターン406のパターンエッヂは、シリコン窒化膜404のサイドウォール状膜のエッヂで決まり、サイドウォール状膜のエッヂは、ゲート電極402に対応する層間膜403表面の段差の位置で決まるので、コンタクトパターン406は、ゲート電極に対して自己整合的にその位置が調整されて、ゲート電極402に接することなく、所望の位置に自己整合的に形成される。
【００５３】
＜参考例５＞
本実施例は、ゲート電極上に自己整合的にコンタクトパターンを形成する。
図５(ａ)については実施例１と同じように半導体基板上501にゲート電極502及び層間膜503及びシリコン窒化膜504を形成した。
【００５４】
続いて、図５(ｂ)に示すように、段差上部が開口し、開口の縁(エッヂ)がシリコン窒化膜504の段差傾斜部(側壁部)上に位置するようにレジスト膜505を形成する。
次に、レジスト膜505の開口部のシリコン窒化膜504をRIEによる異方性エッチで段差上段平面部のシリコン窒化膜504が除去されて層間膜503の表面が露出するまでエッチバックした。このとき、レジスト膜505の開口部中の段差傾斜部(側壁部)に形成されたシリコン窒化膜504は、上記のようにエッチング方向の膜厚が段差平面部より厚いため、サイドウォール状膜として残存している(図５(ｃ))。
【００５５】
次に、レジスト膜505とシリコン窒化膜504のサイドウォール状膜をマスクとして選択的に層間膜503をエッチングしてコンタクトパターン506を形成した(図５(ｄ))。
本実施例においても、コンタクトパターン506のパターンエッヂは、シリコン窒化膜504のサイドウォール状膜のエッヂで決まるので、上記実施例と同様に、コンタクトパターン506は、ゲート電極に対して自己整合的にその位置が調整され、ゲート電極502上に自己整合的に形成される。
【００５６】
＜実施例６＞
本実施例は、本発明の第３の自己整合パターン製造方法により、ゲート電極上およびゲート電極に隣接する活性領域上に自己整合的にコンタクトパターンを形成した。
図６(ａ)については、実施例１と同じように半導体基板601上にゲート電極602及び層間膜603及びシリコン窒化膜604を形成した。
【００５７】
続いて、図６(ｂ)に示すように、レジスト膜605は、ゲート電極及び活性化領域に対応する段差上段平面部及び段差下段平面部の上部が、その間のサイドウォール状膜の上部を含めて開口し、開口の縁(エッヂ)がサイドウォール状膜604上に位置するようにレジスト膜605を形成する。
次に、レジスト膜605の開口部のシリコン窒化膜604をRIEによる異方性エッチで段差上段平面部及び下段平面部のシリコン窒化膜604が除去されて層間膜603の表面が露出するまでエッチバックした。このとき、レジスト膜605の開口部中の段差傾斜部(側壁部)に形成されたシリコン窒化膜604は、エッチング方向の膜厚が段差平面部より厚いため、サイドウォール状膜として残存している(図６(ｃ))。
【００５８】
次に、レジスト膜605とシリコン窒化膜604のサイドウォール状膜をマスクとして選択的に段差上段平面部及び下段平面部の層間膜603をエッチングしてコンタクトパターン606を形成した(図６(ｄ))。
本実施例においても、コンタクトパターン606のパターンエッヂは、シリコン窒化膜604のサイドウォール状膜のエッヂで決まるので、上記実施例と同様に、コンタクトパターン606は、ゲート電極及びこれに隣接する活性領域に対して自己整合的に形成される。
【００５９】
＜実施例７＞
本実施例では、図７に示すように、作製すべきコンタクトホールの片側にのみ存在するゲート電極702に対してコンタクトホールを自己整合的に作製する。レジスト膜705の形成を除き、実施例１と同様の手順を行う。レジスト膜705は、コンタクトホールを作製しようとする段差下部平面部で開口し、ゲート電極702の上方の段差上段平面部では開口せず、かつ開口の縁の少なくとも一部がゲート電極702側に存在するシリコン窒化膜のサイドウォール状膜704上に位置するように作製する。このことにより、コンタクトホール706は、片側にのみ存在するゲート電極702に対して自己整合的に作製される。アレイ終端部でこのような方法を用いることができる。
【００６０】
＜実施例８＞
本実施例では、図８に示すように、自己整合コンタクトパターン806と自己整合の必要のない(自己整合されない)コンタクトパターン809を同時に作製する例を示す。自己整合コンタクトパターン806は、狭いゲート電極802上に自己整合して作製される必要がある一方、コンタクトパターン809は、比較的広い活性領域に作製される(すなわち、アラインメントのズレに対する許容度が大きい)ので、自己整合的に作製される必要はない。
レジスト膜805の形成前までは、実施例１と同様の手順を行う。
【００６１】
レジスト膜805は、自己整合コンタクトパターン806のための開口の縁が、ゲート電極802に対応して形成される層間膜803表面の段差の傾斜部(側壁部)に形成されたシリコン窒化膜804上に位置するように形成する。このとき、コンタクトパターン809のための開口の縁は、シリコン窒化膜804上に位置する必要はない。
次いで、自己整合コンタクトパターン806のための開口部では、レジスト膜805とシリコン窒化膜804のサイドウォール状膜をマスクとして、コンタクトパターン809のための開口部ではレジスト膜805のみをマスクとして、層間膜803を選択的にエッチングして、コンタクトパターン806、809を同時に形成する。このとき、エッチングの条件は、ゲート電極802の表面及び半導体基板801の表面でエッチングが停止する条件を選択する。
【００６２】
コンタクトパターン809のパターンエッヂは、レジスト膜805のエッヂで決まるので、レジスト膜805のアラインメントのズレの影響を受けてしまい、自己整合的に位置決めされない。他方、コンタクトパターン806のパターンエッヂは、シリコン窒化膜804のサイドウォール状膜のエッヂで決まるので、コンタクトパターン806は、ゲート電極に対して自己整合的にその位置が調整され、ゲート電極802上に自己整合的に形成される。
このようにして、自己整合コンタクトパターン806と自己整合されないコンタクトパターン809が同時に作製される。
【００６３】
＜実施例９＞
本実施例は、配線パターンを有する半導体装置において自己整合コンタクトパターンを作製する例を示す。
図９に示す半導体装置は、記憶素子の一例としてのメモリ素子で構成されたセルアレイ構造を備えている。
【００６４】
より詳細に説明すると、この半導体装置は、半導体基板の表面部にＰ型ウェル領域が形成されている(図示せず)。このＰ型ウェル領域に素子分離領域911が形成されている。半導体基板の表面部において、素子分離領域911が形成されていない領域は活性領域となる。
ワード線912は、図９の横方向に延び、縦方向に関して並んで形成されている。ワード線912は、隣合うワード線が同じ素子分離領域911上を通過するときその間隔をより狭くし、それぞれが、ワード線が伸びる方向(図９中、横方向)に垂直な方向(図９中、縦方向)に関して隣合う素子分離領域911上を通過するときにその間隔をより広くするように蛇行している。このようにワード線912を蛇行させることによって、より小さいサイズの素子分離領域911を効率的に配置でき、したがってメモリセルアレイの(図９中、縦方向に関する)大きさが縮小されている。
【００６５】
ワード線912と各活性領域との間にはゲート絶縁膜が形成されている(図示せず)。ワード線912の側壁部には、メモリ効果を有するサイドウォールが形成されている(図示せず)。ワード線912に覆われない両側の活性領域において、Ｐ型ウェル領域の表面に、ソース・ドレイン拡散領域としてＮ型拡散領域913が形成されている。
すなわち、この半導体装置において、１つの電界効果トランジスタであるメモリ素子は、ワード線912(ゲート電極)と、ワード線912の両側に形成されたＮ型拡散領域(ソース領域またはドレイン領域)913とを含んでいる。
【００６６】
また、図９の縦方向にビット線914が延び、図９の横方向に関して並んでいる。ビット線914は、コンタクトホール906を介してＮ型拡散領域(ソース領域またはドレイン領域)913に電気的に接続される。コンタクトホール906は、ワード線912の間隔が広くなっている領域のＮ型拡散領域913上に形成される。
【００６７】
このような半導体装置において、コンタクトホール906は、本発明の方法により、適切に高精度なフォトリソグラフィのアライメント工程を行うことなく、各半導体素子に対して自己整合するような配置で作製される。
簡潔に説明すると、コンタクトホール906を作製するに適切な位置は、ワード線912が蛇行していることにより、隣り合う２つのワード線912によって両側から丸く囲まれる。すなわち、コンタクトホール906の作製に適切な位置は、隣り合う２つのワード線912(凸部)によって囲まれた円状領域915(凹部)の中心付近となる。この円状領域915は、コンタクトホール906作製前の半導体装置の製造過程において、近接効果等の影響により強調される。
【００６８】
よって、ワード線912の形成後に堆積させる層間酸化膜の成膜工程及び本発明の方法における成膜工程の成膜条件を調整することにより、円状領域915において、その中心付近のみが開口するようにサイドウォール状膜を残存させることができる。したがって、コンタクトホール906は、円状領域915の中心付近に作製される。
【００６９】
このように、成膜工程膜厚等の非常に精度の高い工程の調整により、所望の位置に自己整合的に構造を形成することができるため、フォトリソグラフィ工程による位置合わせよりも飛躍的に実質的位置合わせ精度を向上させることができる。また、それらの詳細な条件は、パターン形状やプロセス条件などが変わった場合でも、上記成膜工程膜厚等の非常に精度の高い工程の調整により、自己整合的に形成することができるため、デバイス及び製造工場がいずれであろうとも適宜調整により実施することができる。
【００７０】
実施例１〜９に示すように、表面の段差を用いて自己整合パターンを作製することができた。
上記実施例１〜９では、半導体基板表面の素子とその上層のメタル配線とのコンタクトホールの形成について記載したが、メタル配線とその上層のメタル配線を接続するコンタクトホールを形成するためや、素子分離のトレンチエッチ後に酸化膜を埋め込んだ後のトレンチ以外の領域(凸部領域)の酸化膜を取り除くためにも、本発明の自己整合作製方法は、実施可能であり同様の効果を奏する。
また、上記実施例では、コンタクトホールの作製までしか説明していないが、コンタクトプラグやメタル配線等は、公知の技術により容易に作製される。表面の段差やシリコン窒化膜のサイドウォール状膜などが後のプロセスに悪い影響を及ぼす場合には、コンタクトプラグ用のタングステン埋め込み後又はコンタクトプラグ形成後に、CMP(化学的機械的研磨)処理を行い平坦にするのが好ましい。
【図面の簡単な説明】
【００７１】
【図１】実施例１の方法を説明する図である。
【図２】参考例２の方法を説明する図である。
【図３】実施例３の方法を説明する図である。
【図４】実施例４の方法を説明する図である。
【図５】参考例５の方法を説明する図である。
【図６】実施例６の方法を説明する図である。
【図７】実施例７の方法を説明する図である。
【図８】実施例８の方法を説明する図である。
【図９】実施例９の方法で作製される半導体装置の模式上面図である。
【符号の説明】
【００７２】
101、201、301、401、501、601、701、801  半導体基板
102、202、302、402、502、602、702、802  ゲート電極
103、203、303、403、503、603、703、803  シリコン酸化膜
104、204、304、404、504、604、704、804  シリコン窒化膜
105、205、305、405、505、605、705、805  レジスト膜
106、206、306、406、506、606、706、806、906  自己整合コンタクトホール
107、207、307、407、507、607、707、807  下部露出部
108、208、308、408、508、608、708、808  上部露出部
809  自己整合の必要ないコンタクトホール
911  素子分離領域
912  ワード線
913  Ｎ型拡散領域(ソース・ドレイン拡散領域)
914  ビット線
915  ２つの隣合うワード線に囲まれる円状領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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