(57)【特許請求の範囲】
【請求項１】
第１の基板と、第２の基板と、前記第１および第２の基板間に狭持される液晶とを有する液晶表示素子と、
前記液晶表示素子を駆動する複数の半導体チップと、
電源回路とを備える液晶表示装置であって、
前記第１の基板は、１辺の周辺部に実装される抵抗分圧回路を有し、
前記複数の半導体チップは、前記第１の基板の第１の辺の周辺部に実装される第１群の半導体チップと、
前記第１の基板の前記第１の辺に隣接する第２の辺の周辺部に実装される第２群の半導体チップとから成り、
前記抵抗分圧回路は、前記電源回路から供給される電圧を分圧し、当該分圧した電圧を前記第１群の各半導体チップに供給することを特徴とする液晶表示装置。
【請求項２】
第１の基板と、第２の基板と、前記第１および第２の基板間に狭持される液晶とを有する液晶表示素子と、
前記液晶表示素子を駆動する複数の半導体チップと、
電源回路とを備える液晶表示装置であって、
前記第１の基板は、１辺の周辺部に実装される抵抗分圧回路を有し、
前記複数の半導体チップは、前記第１の基板の第１の辺の側面に配置される第１群の半導体チップと、
前記第１の基板の前記第１の辺に隣接する第２の辺の側面に配置される第２群の半導体チップとから成り、
前記抵抗分圧回路は、前記電源回路から供給される電圧を分圧して複数の階調基準電圧を生成し、当該複数の階調基準電圧を前記第１群の各半導体チップに供給することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記抵抗分圧回路は、前記電源回路から供給される電圧を分圧して複数の階調基準電圧を生成し、当該複数の階調基準電圧を前記第１群の各半導体チップに供給することを特徴とする請求項１または請求項２に記載の液晶表示装置。
【請求項４】
第１の基板と、第２の基板と、前記第１および第２の基板間に狭持される液晶とを有する液晶表示素子と、
前記液晶表示素子を駆動する第１群の半導体チップと第２群の半導体チップと、
電源回路とを備え、
前記第１の基板は、１辺の周辺部に実装される抵抗分圧回路を有し、
前記抵抗分圧回路は、前記電源回路から供給される電圧を分圧して前記第１群の各半導体チップに供給する液晶表示装置の製造方法であって、
前記第１の基板上に、前記抵抗分圧回路を構成する複数の分圧抵抗素子を形成する第１の工程と、
前記第１の工程で形成した複数の抵抗素子の中の少なくとも一つの抵抗値を調整する第２の工程とを有することを特徴とする液晶表示装置の製造方法。
【請求項５】
前記第１の工程は、前記複数の分圧抵抗素子の中の少なくとも一つを、複数の抵抗素子が電気的に並列接続された並列抵抗回路で構成する工程を含み、
前記第２の工程は、前記並列抵抗回路を構成する前記複数の抵抗素子の中の少なくとも一つを残して、他の抵抗素子を、前記少なくとも一つの抵抗素子から切り離す工程であることを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項６】
前記第１の工程は、前記複数の分圧抵抗素子の中の少なくとも一つを、第１の抵抗素子と、前記第１の抵抗素子の近傍に配置される複数の抵抗素子とで構成する工程を含み、
前記第２の工程は、前記複数の抵抗素子の中の少なくとも一つを、前記第１の抵抗素子に電気的に並列に接続する工程であることを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項７】
前記第１の工程は、前記複数の分圧抵抗素子の中の少なくとも一つを、抵抗素子と、一端が前記抵抗素子の一端に接続され、他端が開放とされる短絡用素子とで構成する工程を含み、
前記第２の工程は、前記短絡用素子の他端を、前記抵抗素子の任意の位置に電気的に接続する工程であることを特徴とする請求項４に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、駆動回路（ドレインドライバ）間でデジタル信号を転送する方式の液晶表示装置の駆動回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＳＴＮ（Super Twisted Nematic）方式、あるいはＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールであって、画素数が、例えば、カラー表示で８００×４８０×３以上の大型の液晶表示パネルを有する液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路を備えている。
そして、このような液晶表示装置において、例えば、特開平６−１３７２４号公報に記載されているように、カスケード接続された駆動回路の先頭の駆動回路にのみ、デジタル信号（例えば、表示データ、あるいはクロック信号）を入力し、他の駆動回路には、駆動回路内を通して、デジタル信号を順次転送する方式（以下、デジタル信号順次転送方式と称する。）のものが知られている。
前記公報（特開平６−１３７２４号）に記載されている液晶表示装置では、駆動回路を構成する半導体集積回路装置（ＩＣ）は、液晶表示パネルのガラス基板に直接実装されている。
【０００３】
図９は、前述したようなデジタル信号順次転送方式を採用する従来の液晶表示装置における液晶表示パネルの基本構成を示すブロック図である。
同図に示す液晶表示パネルでは、タイミングコントローラ（または表示制御装置）１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）の２辺の周辺部に、それぞれ実装される。
タイミングコントローラ１１０から送出されたデジタル信号（表示データ、クロック信号等）、および電源回路から供給される階調基準電圧は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
【０００４】
また、各ドレインドライバ１３０の電源電圧は、電源回路１２０からフレキシブルプリント配線基板（以下、単に、ＦＰＣ基板という）１５０を介して、各ドレインドライバ１３０に供給される。
同様に、タイミングコントローラ１１０から送出されたデジタル信号（クロック信号等）は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路を伝搬して、各ゲートドライバ１４０に入力される。
但し、ゲートドライバ側では、電源回路１２０から供給されるゲートドライバ１４０の電源電圧も、先頭のゲートドライバ１４０に供給され、各ゲートドライバ１４０内の内部電源線、および各ゲートドライバ１４０間の伝送線路を介して、各ゲートドライバ１４０に供給される。
【０００５】
【課題を解決するための手段】
前述した電源回路１２０は、ＤＣ−ＤＣコンバータを備え、このＤＣ−ＤＣコンバータで、単一の電圧レベルの入力電圧から、それぞれ電圧レベルが異なる複数の出力電圧を生成して、各ドレインドライバ１３０および各ゲートドライバ１４０の電源電圧として供給するとともに、ＤＣ−ＤＣコンバータで生成された２つの出力電圧を抵抗分圧回路で分圧して、複数の階調基準電圧を生成し、この階調基準電圧を、各ドレインドライバ１３０に供給するようにしている。
この場合に、各ドレインドライバ１３０および各ゲートドライバ１４０に供給する電源電圧は、製品設計開始段階から製品出荷までの間に変更される場合があり、さらに、各ドレインドライバ１３０に供給する階調基準電圧の電圧数は、例えば、用途などに応じて変更される場合がある。
しかしながら、それぞれの場合に応じて、電源回路１２０の仕様を変更することは、液晶表示モジュールを出荷するまでの期間が長くなるばかりか、電源回路１２０のコストアップに繋がり、そのため、液晶表示モジュールのコストが増加するという問題点があった。
【０００６】
このように、従来の液晶表示装置では、例えば、液晶表示パネルの設計変更などに伴い、電源回路の仕様を変更する必要があり、液晶表示装置を出荷するまでの期間が長く、その上、コストが増加するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、各種の設計変更の際に、製品出荷までの期間を従来よりも短くでき、かつ、コストを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、第１および第２の基板間に狭持される液晶とを有する液晶表示素子と、前記液晶表示素子を駆動する複数の半導体チップと、電源回路とを備える液晶表示装置であって、前記第１の基板は、１辺の周辺部に実装される抵抗分圧回路を有し、前記抵抗分圧回路は、前記電源回路から供給される電圧を分圧し、当該分圧した電圧を前記各半導体チップに供給する。
また、本発明の好ましい実施の形態では、前記複数の半導体チップは、少なくとも前記第１の基板の隣接する２辺の周辺部に実装されていることを特徴とする。
【０００８】
また、本発明の好ましい実施の形態では、前記複数の半導体チップは、前記第１の基板の第１の辺の周辺部に実装される第１群の半導体チップと、前記第１の基板の前記第１の辺に隣接する第２の辺の周辺部に実装される第２群の半導体チップとから成り、前記抵抗分圧回路は、前記電源回路から供給される電圧を分圧して複数の階調基準電圧を生成し、当該複数の階調基準電圧を前記第１群の半導体チップに供給することを特徴とする。
また、本発明の好ましい実施の形態では、前記複数の半導体チップは、前記第１の基板の第１の辺の側面に配置される第１群の半導体チップと、前記第１の基板の前記第１の辺に隣接する第２の辺の側面に配置される第２群の半導体チップとから成り、前記抵抗分圧回路は、前記電源回路から供給される電圧を分圧して複数の階調基準電圧を生成し、当該複数の階調基準電圧を前記第１群の半導体チップに供給することを特徴とする。
【０００９】
また、本発明は、第１および第２の基板間に狭持される液晶とを有する液晶表示素子と、前記液晶表示素子を駆動する複数の半導体チップと、電源回路とを備え、前記第１の基板は、１辺の周辺部に実装される抵抗分圧回路を有し、前記抵抗分圧回路は、前記電源回路から供給される電圧を分圧して前記各半導体チップに供給する液晶表示装置の製造方法であって、前記第１の基板上に、前記抵抗分圧回路を構成する複数の分圧抵抗素子を形成する第１の工程と、前記第１の工程で形成した複数の抵抗素子の中の少なくとも一つの抵抗値を調整する第２の工程とを有することを特徴とする。
また、本発明の好ましい実施の形態では、前記第１の工程は、前記複数の分圧抵抗素子の中の少なくとも一つを、複数の抵抗素子が電気的に並列接続された並列抵抗回路で構成する工程を含み、前記第２の工程は、前記並列抵抗回路を構成する前記複数の抵抗素子の中の少なくとも一つを残して、他の抵抗素子を、前記少なくとも一つの抵抗素子から切り離す工程であることを特徴とする。
【００１０】
また、本発明の好ましい実施の形態では、前記第１の工程は、前記複数の分圧抵抗素子の中の少なくとも一つを、第１の抵抗素子と、前記第１の抵抗素子の近傍に配置される複数の抵抗素子とで構成する工程を含み、前記第２の工程は、前記複数の抵抗素子の中の少なくとも一つを、前記第１の抵抗素子に電気的に並列に接続する工程であることを特徴とする。
また、本発明の好ましい実施の形態では、前記第１の工程は、前記複数の分圧抵抗素子の中の少なくとも一つを、抵抗素子と、一端が前記抵抗素子の一端に接続され、他端が開放とされる短絡用素子とで構成する工程を含み、前記第２の工程は、前記短絡用素子の他端を、前記抵抗素子の任意の位置に電気的に接続する工程であることを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施の形態の液晶表示モジュールの概略構成を示す分解斜視図である。
同図に示すように、本実施の形態の液晶表示モジュールは、液晶表示パネル１００が、金属板から成る枠状のフレーム（上側ケース）１０と、バックライトユニット２０との間に収納されて構成される。また、電源回路１２０を備えるインターフェース回路基板３０が、バックライトユニット２０の後側に配置される。
なお、一般に、バックライトユニットは、冷陰極蛍光灯、楔形（側面形状が台形）の導光体、拡散シート、プリズムシート、反射シートと、および前述した各部品を収納するモールドで構成されるが、このバックライトユニットの構成は、本発明とは関係がないので、その詳細な説明は省略する。
電源回路１２０は、インターフェース回路基板３０に設けられる。また、このインターフェース回路基板３０には、例えば、コンピュータ本体などから送出された表示データおよび制御信号（クロック信号、水平同期信号、垂直同期信号、ディスプレイタイミング信号）も供給される。
これらの表示データおよび制御信号は、インターフェース回路基板３０と、液晶表示パネル１００のＴＦＴ基板を構成するガラス基板との間を、フレキシブル配線基板を介して接続することにより、タイミングトローラ１１０に供給される。
【００１２】
図２は、本発明の実施の形態の液晶表示モジュールの液晶表示パネルの基本構成を示すブロック図である。なお、図２および図９において、ＡＲは有効表示領域である。
液晶表示パネル１００は、画素電極ＰＩＸ、薄膜トランジスタ（ＴＦＴ）等が形成されるＴＦＴ基板、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
各画素は、画素電極ＰＩＸと薄膜トランジスタ（ＴＦＴ）を有し、複数のゲート信号線（または、走査信号線）Ｇとドレイン信号線（または、映像信号線）Ｄとの交差する部分に対応して設けられる。
【００１３】
なお、本実施の形態では、画素電極ＰＩＸの電位を保持するために、保持容量ＣＳＴを各画像毎に設けており、また、ＣＬは、保持容量ＣＳＴに基準電圧Ｖｃｏｍを供給するための容量線である。
さらに、図２および図９では、画素電極ＰＩＸは、一個のみを図示しているが、この画素電極ＰＩＸ、薄膜トランジスタ（ＴＦＴ）および保持容量ＣＳＴは、マトリクス状に複数設けられる。また、容量線ＣＬは、前のラインのゲート信号線Ｇで代用することもできる。
各画素の薄膜トランジスタ（ＴＦＴ）は、ソースが画素電極ＰＩＸに接続され、ドレインがドレイン信号線Ｄに接続され、ゲートがゲート信号線Ｇに接続され、画素電極ＰＩＸに表示電圧（階調電圧）を供給するためのスイッチとして機能する。
なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、ドレイン信号線Ｄに接続される方をドレインと称する。
【００１４】
タイミングコントローラ１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）の隣接する２辺の周辺部に、それぞれ実装される。
そして、前述したように、タイミングコントローラ１１０から送出されるデジタル信号（表示データ、クロック信号等）は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
また、各ドレインドライバ１３０の電源電圧は、電源回路１２０からＦＰＣ基板１５０を介して、各ドレインドライバ１３０に供給される。
同様に、タイミングコントローラ１１０から送出されたデジタル信号（クロック信号等）は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路を伝搬して、各ゲートドライバ１４０に入力される。
【００１５】
本実施の形態では、図２に示すように、従来は電源回路１２０の内部に設けられていた抵抗分圧回路１６０が、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）の１辺の周辺部に実装される。
図３は、この抵抗分圧回路１６０の機能を説明するための概念図であり、図３に示すように、抵抗分圧回路１６０は、単一の電圧レベルの入力電圧（Ｖｉｎ）を分圧して、各ゲートドライバ１４０の電源電圧の一部（ＶＧＨ，ＶＧＬ）、および、各ドレインドライバ１３０に供給する複数の階調基準電圧（Ｖ１〜Ｖｎ）を生成する。
なお、この抵抗分圧回路１６０に供給される単一の電圧レベルの入力電圧（Ｖｉｎ）は、前述したフレキシブル配線基板を介して、電源回路１２０から供給される。
【００１６】
さらに、この抵抗分圧回路１６０を構成する各分圧抵抗素子の抵抗値は、後述するように調整可能である。
抵抗分圧回路１６０で生成された電源電圧（ＶＧＨ，ＶＧＬ）は、先頭のゲートドライバ１４０に供給され、各ゲートドライバ１４０内の内部電源線、および各ゲートドライバ１４０間の伝送線路を介して、各ゲートドライバ１４０に供給される。
また、抵抗分圧回路１６０で生成された階調基準電圧（Ｖ１〜Ｖｎ）は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
【００１７】
タイミングコントローラ１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、およびゲートドライバ１４０を制御・駆動する。
図４は、図２に示すドレインドライバ１３０の一例の概略内部構成を示すブロック図である。なお、この図４において、添字のｉは外部から入力される信号を意味し、添字のｏはドレインドライバ１３０内を伝搬して外部へ出力される信号を意味している。
例えば、ＣＬ２ｉは外部から入力される表示データラッチ用クロック信号で、ＣＬ２ｏはドレインドライバ１３０内を伝搬して外部（次段のドレインドライバ１３０）へ出力される表示データラッチ用クロック信号である。
同図に示すラッチ回路（１）１３５は、ラッチアドレスセレクタ１３２から送出されるデータ取り込み信号に基づき、データ取込・演算回路１３３から送出される表示データを順次ラッチする。
【００１８】
なお、データ取込・演算回路１３３から送出される表示データは、データ出力回路１３４を経て外部に出力される。
ここで、ラッチアドレスセレクタ１３２は、クロック制御回路１３１から送出される表示データラッチ用クロック信号（ＣＬ２；以下、単に、クロック信号（ＣＬ２）と称する。）に基づき、データ取り込み信号を生成する。
ラッチ回路（２）１３６は、クロック制御回路１３１から送出される出力タイミング制御用クロック（ＣＬ１）に基づき、ラッチ回路（１）１３５にラッチされた表示データを取り込み、デコーダ回路１３７に出力する。
デコーダ回路１３７は、階調電圧生成回路１３９から供給される６４階調の階調電圧から、ラッチ回路（２）１３６から送出された表示データに対応する階調電圧を選択してアンプ回路１３８に出力する。
アンプ回路１３８は、デコーダ回路１３７から送出された階調電圧を増幅（電流増幅）して各ドレイン信号線Ｄに供給する。
【００１９】
ゲートドライバ１４０は、タイミングコントローラ１１０から送出されるフレーム開始指示信号（ＦＬＭ）およびシフトクロック（ＣＬ３）に基づき、１水平走査時間毎に、順次液晶表示パネル１００の各ゲート信号線ＧにＨｉｇｈレベルの選択走査電圧を供給する。
これにより、液晶表示パネル１００の各ゲート信号線Ｇに接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通し、各画素電極ＰＩＸに、アンプ回路１３８から供給される階調電圧が印加されるので、液晶表示パネル１００に画像が表示される。
また、階調電圧生成回路１３９は、外部から供給される正極性の階調基準電圧（Ｖ０〜Ｖ４）に基づき正極性の６４階調の階調電圧と、外部から供給される負極性の階調基準電圧（Ｖ５〜Ｖ９）に基づき負極性の６４階調の階調電圧を生成する。
【００２０】
以上説明したように、本実施の形態では、抵抗分圧回路１６０を、ＴＦＴ基板を構成するガラス基板上に形成し、さらに、この抵抗分圧回路１６０を構成する各分圧抵抗素子の抵抗値を調整可能としている。
そのため、本実施の形態では、例え、各ドレインドライバ１３０および各ゲートドライバ１４０に供給する電源電圧は、製品設計開始段階から製品出荷までの間に変更されたとしても、抵抗分圧回路１６０の各分圧抵抗素子の抵抗値を調整することにより速やかに対応することが可能となる。
同様に、各ドレインドライバ１３０に供給する階調基準電圧の電圧数が、用途などに応じて変更された場合であっても、抵抗分圧回路１６０の各分圧抵抗素子の抵抗値を調整することにより速やかに対応することが可能となる。
その結果として、本実施の形態では、液晶表示モジュールを出荷するまでの期間を短くでき、さらに、電源回路１２０として単一のものが使用可能であるので液晶表示モジュールのコストが増加することもない。
【００２１】
前述したように、インターフェース回路基板３０と、液晶表示パネル１００のＴＦＴ基板を構成するガラス基板との間は、フレキシブル配線基板で接続される。
一方、近年、液晶表示パネルの高精細化が進み、表示データのビット数が増加する傾向にあるが、このような場合には、ＴＦＴ基板を構成するガラス基板の端子と接続される、前述したフレキシブル配線基板の端子数が増加することになる。
そして、前述したフレキシブル配線基板の端子数が増加することは、配線層の細線化を招き、その上、このフレキシブル配線基板は、液晶表示モジュールの製品外形上の制約からバックライトユニット２０の裏側へ折り曲げらる場合が多く、そのため、前述したようなデジタル信号順次転送方式を採用する液晶表示モジュールでは、ＴＦＴ基板を構成するガラス基板の端子と、フレキシブル配線基板の端子との間の接続信頼性を確保することが困難になることが想定される。
しかしながら、本実施の形態では、抵抗分圧回路１６０において、各ゲートドライバ１４０の電源電圧の一部（ＶＧＨ，ＶＧＬ）、および、各ドレインドライバ１３０に供給する複数の階調基準電圧（Ｖ１〜Ｖｎ）を生成するようにしたので、前述したフレキシブル配線基板の配線層を削減することが可能となるので、ＴＦＴ基板を構成するガラス基板の端子と、フレキシブル配線基板の端子との間の接続信頼性を向上させることが可能となる。
【００２２】
抵抗分圧回路１６０を構成する各分圧抵抗素子は、従来のドレイン信号線Ｄまたはゲート信号線Ｇと同様の配線材料を用いて構成する。例えば、クロム（Ｃｒ）から成る配線層を細線化するなどの方法で作成することができる。
以下、本実施の形態において、抵抗分圧回路１６０を構成する各分圧抵抗素子の調整方法の一例について説明する。
図５は、本実施の形態において、抵抗分圧回路１６０を構成する各分圧抵抗素子の調整方法の一例を説明するための模式回路図である。
この図５に示す方法は、抵抗分圧回路１６０を構成する各分圧抵抗素子を、複数の抵抗素子、例えば、抵抗素子（Ｒａ，Ｒｂ，Ｒｃ）が電気的に並列接続された並列抵抗回路で構成しておき、この分圧抵抗素子の抵抗値を調整する必要が生じた場合に、抵抗素子（Ｒａ，Ｒｂ，Ｒｃ）の組み合わせを変更して抵抗値を調整する。例えば、図５の場合では、５０の部分をレーザなどで切断して抵抗値を調整する。
【００２３】
図６は、本実施の形態において、抵抗分圧回路１６０を構成する各分圧抵抗素子の調整方法の他の例を説明するための模式回路図である。
この図６に示す方法は、抵抗分圧回路１６０を構成する各分圧抵抗素子を、第１の抵抗素子（Ｒａ）と、この抵抗素子（Ｒａ）の近傍に、電気的には開放状態とされる複数の抵抗素子、例えば、抵抗素子（Ｒｂ，Ｒｃ）を配置しておき、この分圧抵抗素子の抵抗値を調整する必要が生じた場合に、抵抗素子（Ｒａ）に、抵抗素子（Ｒｂ）、または、抵抗素子（Ｒｃ）、あるいはその両方を接続して、抵抗値を調整する。
例えば、図６の場合では、抵抗素子（Ｒｂ，Ｒｃ）の一端を抵抗素子（Ｒａ）の一端と接続しておき、また、抵抗素子（Ｒｂ，Ｒｃ）の他端と、抵抗素子（Ｒａ）の他端と接続される短絡用配線線６０とを、絶縁膜を介して常時は絶縁状態となるように対峙させておき、抵抗値を調整する場合には、図６に示す５１の部分をレーザなどで切断し、その部分に導電性膜を埋め込み、抵抗素子（Ｒｂ，Ｒｃ）の他端と、短絡用配線６０とを電気的に接続して抵抗値を調整する。
【００２４】
図７は、本実施の形態において、抵抗分圧回路１６０を構成する各分圧抵抗素子の調整方法の他の例を説明するための図であり、同図（ａ）は模式回路図、同図（ｂ）は実際の構造を示す模式断面図である。なお、図７（ｂ）において、ＳＵＢ１は、ＴＦＴ基板を構成するガラス基板である。
前述の図５、図６に示す方法は、各抵抗分圧素子を構成する抵抗素子の数を調整して、各分圧抵抗素子の抵抗値を調整するものであったが、図７に示す方法は、各分圧抵抗素子の抵抗値自体を調整するものである。
即ち、図７（ａ）に示すように、一端が、分圧抵抗素子（Ｒａ，Ｒｂ）の一端に接続され、他端が、絶縁膜を介して、分圧抵抗素子（Ｒａ，Ｒｂ）と重畳するような短絡用配線６０を形成しておき、抵抗値を調整する場合には、図７（ａ）に示す５３の部分をレーザなどで切断し、その部分に導電性膜を埋め込み、抵抗素子（Ｒａ，Ｒｂ）の一部を短絡することにより抵抗値を調整する。
例えば、図７（ｂ）の場合には、一端が、分圧抵抗素子（Ｒａ）の一端に接続され、他端が、絶縁膜６３を介して、分圧抵抗素子（Ｒａ）と重畳するような短絡用配線６０を形成しておき、抵抗値を調整する場合には、その一部（図７（ａ）に示す５３の部分）をレーザなどで切断し、その部分に導電性膜６５を埋め込み、抵抗素子（Ｒａ）の一部を短絡することにより抵抗値を調整する。
【００２５】
なお、前述の実施の形態では、本発明を、デジタル信号順次転送方式を採用する液晶表示装置に適用した実施の形態について説明したが、本発明はこれに限定されるものではなく、例えば、図８に示すような、各ドレインドライバ１３０および各ゲートドライバ１３０が、ＴＦＴ基板を構成するガラス基板の側面に配置されるものにも適用可能である。
なお、この図８において、２３０，２４０は駆動回路基板、２３１，２４１は、ドレインドライバ１３０およびゲートドライバ１４０を構成する半導体チップが搭載されたテープキャリアパッケージ（通称、ＴＣＰ）である。
また、図８に示す液晶表示モジュールに、本発明を適用する場合には、抵抗分圧回路１６０で生成される各ゲートドライバ１４０の電源電圧の一部（ＶＧＨ，ＶＧＬ）、および、各ドレインドライバ１３０に供給する複数の階調基準電圧（Ｖ１〜Ｖｎ）は、一旦、ＴＦＴ基板を構成するガラス基板から、駆動回路基板（２３０，２４０）に送出され、各ゲートドライバ１４０、および、各ドレインドライバ１３０に入力される。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の液晶表示装置によれば、各種の設計変更の際に、製品出荷までの期間を従来よりも短くでき、かつ、コストを低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の液晶表示モジュールの概略構成を示す分解斜視図である。
【図２】本発明の実施の形態の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
【図３】本発明の実施の形態の抵抗分圧回路機能を説明するための概念図である。
【図４】図２に示すドレインドライバの一例の概略内部構成を示すブロック図である。
【図５】本発明の実施の形態において、抵抗分圧回路を構成する各分圧抵抗素子の調整方法の一例を説明するための模式回路図である。
【図６】本発明の実施の形態において、抵抗分圧回路を構成する各分圧抵抗素子の調整方法の他の例を説明するための模式回路図である。
【図７】本発明の実施の形態において、抵抗分圧回路を構成する各分圧抵抗素子の調整方法の他の例を説明するための図である。
【図８】本発明が適用される液晶表示モジュールの他の例を説明するための図である。
【図９】従来の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
【符号の説明】
１０…フレーム（上側ケース）、２０…バックライトユニット、３０…インターフェース回路基板、６０…短絡用配線、６３…絶縁層、６５…導電性膜、１００…液晶表示パネル、１１０…タイミングコントローラ、１２０…電源回路、１３０…ドレインドライバ、１３１…クロック制御回路、１３２…ラッチアドレスセレクタ、１３３…データ取込・演算回路、１３４…データ出力回路、１３５…ラッチ回路（１）、１３６…ラッチ回路（２）、１３７…デコーダ回路、１３８…アンプ回路、１３９…階調電圧生成回路、１４０…ゲートドライバ、１５０…フレキシブルプリント配線基板、１６０…抵抗分圧回路、２３０，２４０…駆動回路基板、２３１，２４１…テープキャリアパッケージ、ＳＵＢ１…ガラス基板、ＰＩＸ…画素電極、ＴＦＴ…薄膜トランジスタ、Ｇ…ゲート信号線（または、走査信号線）、Ｄ…ドレイン信号線（または、映像信号線）、ＣＳＴ…保持容量、ＣＬ…容量線、Ｒａ，Ｒｂ，Ｒｃ…抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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