(57)【特許請求の範囲】
【請求項１】
ゲート（１２４）、および、フィン（１４）の一部を保護するためのスペーサ（４４）を形成する方法であって、
前記フィン（１４）を覆うように第１の材料（２０）を堆積するステップと、
前記第１の材料（２０）を覆うように、前記第１の材料（２０）と異なる熱リフロー特性を有する第２の材料を形成するステップと、
前記第１および第２の材料をエッチングして前記ゲートを形成するステップと、
前記ゲートを形成した後に、異なる前記熱リフロー特性を利用して、熱プロセスにより前記第２の材料をリフローさせることによって、前記第１の材料の上に前記第２の材料の張り出し（１４０）を形成するステップと、
前記張り出しの下にスペーサ（４４）を形成するステップと、
を有する、方法。
【請求項２】
前記フィン（１４）が単結晶シリコンから成り、前記第１の材料（２０）が多結晶シリコンから成る、請求項１に記載の方法。
【請求項３】
前記第１の材料（２０）は、ポリシリコン、コバルト−シリサイド、もしくはタングステンであり、前記第２の材料（１２２）が、ＢＰＳＧおよびＰＳＧのうち１つである、請求項１に記載の方法。
【請求項４】
前記スペーサ（４４）を形成する前記ステップが、
スペーサ材料（４２）を堆積するステップと、
前記張り出し（１４０）の下部を除いて前記スペーサ材料をエッチングにより指向性を持って除去するステップと、
を含む、請求項１に記載の方法。
【請求項５】
前記スペーサ材料（４２）が、窒化シリコンおよび酸化シリコンのうち少なくとも１つである、請求項４に記載の方法。
【請求項６】
前記スペーサは、前記張り出し（１４０）の下に形成され、前記フィン（１４）は、フィン型ＦＥＴ（１００）のフィンである、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＣＭＯＳ処理に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal-oxide semiconductor）処理において、スペーサは、ある構造を隣接する構造に行われる処理から保護するために設けられる一般的な構造である。保護スペーサを用いなければならないＣＭＯＳデバイスの例示的なタイプは、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ：Fin Field Effect Transistor）およびメサ型ＦＥＴ（MesaFET）である。例えばフィン型ＦＥＴは、構造上、とりわけ、薄い垂直のシリコン製「フィン」の各側壁の一部の上にこれに沿って延在するゲートを含む。フィン型ＦＥＴでは、ゲート縁部における注入を阻止し、ゲートへのシリサイド短絡を防ぐために、スペーサが必要である。従来の平面ＣＭＯＳスペーサ処理では、フィンに関して多数の問題が生じる。特に、ゲートのためのスペーサを形成する従来の処理は、結果としてフィンに適用される。従来のスペーサ・プロセスを用いる場合、スペーサ・エッチングの間のフィンの腐食は潜在的な問題である。フィンを特別に薄くする必要がある場合、いずれかの追加のエッチングによって、所望のフィン・サイズの達成が妨げられる場合がある。別の課題は、スペーサを、フィン側壁上およびフィンの上部に形成することなく、ゲートに沿って形成し、ゲートに隣接しないフィンの一部を注入に露呈することを可能とすることである。従来のスペーサ処理では、ゲート上に形成されたスペーサは、フィン型ＦＥＴの３次元の性質のため、フィンの側壁上にも形成する。側壁の注入またはソース・ドレイン拡張の間等、場合によっては、この側壁スペーサは望ましくない。フィンの側壁スペーサを除去するための試みは、結果として、スペーサが必要であるゲート上のスペーサを除去することになる。同様の問題が、メサ型ＦＥＴ等の他のＣＭＯＳデバイスに関して存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述のことに鑑み、当技術分野において、スペーサ処理の間に第２の構造に有害な変化を生じることなく、第１の構造上および第２の構造の多くても一部の上にスペーサを形成するための改良した方法に対する要望がある。
【課題を解決するための手段】
【０００４】
本発明は、フィン型ＦＥＴのゲート構造等の第１の構造、およびゲートに隣接したフィンの領域等の第２の構造の多くても一部のため、第２の構造に有害な変化を生じる（例えば腐食またはその上部でのスペーサ形成）ことなくスペーサを形成するための方法に関する。この方法によって、下部の上に張り出した上部を有する第１の構造（ゲート構造）および張り出しの下のスペーサを形成する。張り出しは、スペーサ処理の後に除去しても良い。第１の構造が第２の構造の上に張り出している場合に、張り出しは、第１の構造を保護し、第２の構造の一部を保護することができる。この１例は、フィン型ＦＥＴにおけるゲート構造に隣接してその下にあるフィン領域がスペーサによって保護されることであり、この場合、フィンの側壁は、選択的シリコン成長および注入等の他の処理に露呈される。この結果、この方法によって、第２の構造のサイズ調整が可能となり、スペーサ処理の間に第２の構造に有害な変更を生じることなく、第１の構造およびスペーサを構築することができる。また、本発明は、この方法によって形成したゲート構造およびスペーサを含むフィン型ＦＥＴに関する。
【０００５】
本発明の前述およびその他の特徴は、本発明を実行するための最良の形態の以下の具体的な記述から明らかとなろう。
【０００６】
本発明の実施形態を、図面を参照して、詳細に説明する。図面において、同様の記号は同様の要素を示す。
【発明を実施するための最良の形態】
【０００７】
これより、第２の構造に有害な変化を生じることなく、ゲート構造等の第１の構造および関連するスペーサを形成するための方法について説明する。本発明は、フィン型ＦＥＴの用途に関連付けて記載する。明確さのため、ゲート構造が「第１の構造」であり、フィンが「第２の構造」である。フィン型ＦＥＴ用途では、フィンがゲートを通り抜けるので、ゲートのため、および、ゲートに隣接するフィンの一部の上に、スペーサを形成する。しかしながら、記載する方法は、第１の構造のためにスペーサを形成し、第２の構造の多くても一部（全くないか、または一部）のためにスペーサを形成することが望ましいあらゆるデバイスにも使用可能であることは認められよう。すなわち、２つの構造がある距離だけ離れている場合、この方法は、一方の構造上にスペーサを形成し、他方の構造上にはスペーサを全く形成しないことを可能とする。例えば、２つの構造は、双方ともゲートとすることができ、スペーサは、ゲートの一方の上に形成することが望ましいが他方のゲート上では全く望ましくない場合がある。従って、第１および第２の構造という言葉は、様々な異なるＣＭＯＳ形成に適用可能である。しかしながら、説明の簡潔さのため、フィン型ＦＥＴ用途のみを詳細に説明する。「有害な変化を生じる」という言葉の意味は、望ましくないように変更されるということである。フィン型ＦＥＴ用途では、例えば、ゲート上のスペーサ処理により、フィン上にスペーサが形成されたりフィンを腐食させたりすることによって、フィンに有害な変化を生じる場合がある。上述のゲートの例に関して、「有害な変化を生じる」というのは、スペーサ形成が望ましくないゲート上でスペーサが形成されてしまうことが含まれる場合がある。
【０００８】
添付図面を参照すると、図１は、ゲート・エッチングの後のフィン型ＦＥＴの先行構造１０の斜視図である。処理のこの時点で、構造１０は、基板１２を含み、この上に単結晶シリコンのフィン１４が形成されている。ゲート構造（図示せず）は、最終的に、フィン１４を覆うように構成される。また、ハードマスク１６が設けられて、処理の間フィン１４を保護する。ハードマスク１６は、例えば、二酸化シリコン（酸化物）または窒化シリコンとすることができる。この先行構造１０を形成するための実際の処理は、ハードマスク１６を堆積すること、ハードマスク１６およびその下にあるシリコンをエッチングしてフィン１４を形成すること、シリコンの犠牲酸化およびゲート酸化を行って酸化物構造１８を生成することを含むことができる。上述の処理は、単に例示であり、例示した構造を形成するために他の処理も可能であることは認められよう。フィン１４は、図示のように、ゲート構造およびゲート構造のためのスペーサを生成するための準備ができている。
【０００９】
図２〜１３は、スペーサ処理の間に、ゲートのためのスペーサおよびフィンの多くても一部のためのスペーサを形成するための方法を示す。図面において、「Ａ」と標示した図は、図１に示すようにフィン１４をＡ−Ａで切った断面図を示し、「Ｂ」と標示した図は、図１に示すようにＢ−Ｂで切った断面図を示す（いったん形成されたゲート構造を貫く）。
【００１０】
第１のステップにおいて、図２〜３に示すように、フィン１４を覆うように、ゲート構造を生成するための第１の材料２０を堆積する。また、図２〜３は、第１の材料２０を覆うように第２の材料２２、１２２を形成する第２のステップも示す。（第２の材料２２、１２２は、二重の記号表示である。なぜなら、材料は２つの異なる形態で設けることができるからである。これについては後で詳細に説明する。）また、以下で更に詳細に説明するが、第２の材料２２、１２２は、第１の材料２０とは異なる。
【００１１】
図４〜５は、第１の材料２０および第２の材料２２、１２２にゲート構造２４を形成する次のステップを示す。形成は、第１の材料および第２の材料２２、１２２の上に、例えば酸化物（ＴＥＯＳ）等のハードマスク２６を適用して（例えばリソグラフィによって）パターニングし、材料をエッチングしてゲート構造２４を形成することを含む場合がある。図５に示すように、これらのステップは、フィン１４の最終的なソースおよびドレイン領域２８にも適用される。この後、既知の方法で、ハードマスク２６を除去する。
【００１２】
図６〜７および図８〜９は、第１の材料２０の上に第２の材料２２、１２２を張り出すようにする次のステップの２つの実施形態を示す。上述のように、第２の材料２２、１２２は、第１の材料２０とは異なる。
【００１３】
図６〜７は、第１の実施形態を示し、第２の材料２２は、多結晶シリコン（以後、「ポリシリコン」と呼ぶ）として（図２〜３に示すステップで）形成され、第１の材料２０よりも速い酸化速度を有するようになっている。これらの異なる酸化速度を与えるため、１つの実施形態では、第２の材料２２は、第１の材料２０の一部に、既知の方法でドーパントを注入したものとすることができる。ドーパントは、ポリシリコンの第２の材料２２を非ドープのポリシリコンよりも速い速度で酸化させるいずれかの材料とすれば良い。ドーパントは、例えば、ヒ素（Ａｓ）（好適）、ゲルマニウム（Ｇｅ）、セシウム（Ｃｓ）、アルゴン（Ａｒ）もしくはフッ素（Ｆ）またはそれらの組み合わせとすることができる。別の実施形態では、第１の材料２０よりも酸化速度が速い第２の材料２２を、第１の材料の上に堆積することができ、例えば多結晶シリコン−ゲルマニウム合金とすることができる。第１の材料２０は、例えば、非ドープのポリシリコンとすれば良い。この実施形態によれば、第２の材料２２は、例えば８００〜９５０℃で酸化を行うことによって、第１の材料２０の上に張り出すようになっている。材料間の異なる酸化速度によって、フィン１４および第１の材料２０に対して、ゲート構造２４の第２の材料２２から、より厚い酸化物が発生する。この結果、第１の材料２０に隣接して、フィン１４の張り出し部４０が発生する。図６〜７は、結果として得られる構造を示し、第２の材料２２が、その導電性の下部３２の上に張り出すゲート構造２４の上部３０を形成する。また、酸化プロセスにより、薄い酸化物層３４（例えば第２の材料２２の約１０分の１の薄さ）が、第１の材料２０の側面（例えば下部３２）およびゲート構造２４外部のフィン１４の側方に形成することができる。酸化物層３４は、フィンを酸化させることなく、フィン１４の幅を維持することができる。
【００１４】
図８〜９は、第１の材料２０の上に第２の材料１２２を張り出させるための第２の代替的な実施形態を示す。この場合、第２の材料１２２は、第１の材料２０とは異なる熱リフロー特性を有するいずれかの材料として（図２〜３に示すステップで）設けられる。１実施形態では、第１の材料２０は、ポリシリコンまたは、コバルト−シリサイドもしくはタングステン等の金属として設けられ、第２の材料１２２は、ホウ素−リン−シリケート・ガラス（ＢＰＳＧ：boro-phospho-silicate glass）またはリン−シリケート・ガラス（ＰＳＧ：phospho-silicate glass）等のガラスとして設けられる。第１の材料２０上に第２の材料１２２を張り出させるステップは、熱プロセスを実行して、材料１２２をリフローさせて張り出し１４０を形成することを含む。熱プロセスは、例えば、少なくとも第２の材料を約１０分間、非酸化雰囲気において約８５０℃で加熱することを含む場合がある。図８〜９は、結果として得られる構造を示し、第２の材料１２２は、その導電性の下部１３２の上に張り出すゲート構造１２４の上部１３０を形成する。
【００１５】
更に図６〜７および図８〜９に関連して、例示したような第２の材料２２、１２２の形状は、使用する実施形態および実行する具体的な処理に応じて異なる場合があることは認められよう。従って、図面では、材料２０、２２、１２２について、膨らんだまたは傘のような形状を示すが、張り出しを与える他の形状も可能である。
【００１６】
次のステップは、張り出し４０、１４０の下にスペーサを形成することを含む。スペーサは、上述のいずれの実施形態の構造上にも形成することができる。しかしながら、図１０〜１１および図１２〜１３は、簡潔さのため、図６〜７の実施形態のみを示す。スペーサを形成するための１実施形態では、スペーサ材料４２は、図１０〜１１に示すように、コンフォーマルに（conformally）堆積する。スペーサ材料は、例えば、窒化シリコン、酸化シリコン、またはそれらの組み合わせとすれば良い。最後に、図１２〜１３に示すように、方向性反応イオンエッチング・プロセスを用いて、スペーサ材料４２をエッチングして、オーバーハング４０、１４０の下を除いた全ての場所で材料を除去して、スペーサ４４を形成する。
【００１７】
この後、仕上げ処理（図示せず）を行っても良い。この処理は、例えば、フィン１４の側面からの酸化物３４の除去（ドーピングしたポリシリコンを用いる場合、上部３０として酸化物が残っている）、または（用いた場合）ゲート構造１２４からの上部１３０すなわちガラスの除去を含み得る。フィン型ＦＥＴ用途では、最終処理は、例えば、閾値電圧（Ｖｔ）を設定するための注入、フィン１４のソース／ドレイン領域２８のドーピング、フィン１４上でソース／ドレイン領域２８を広げるための選択的シリコン成長、残っている酸化物の除去およびコバルト−シリサイド（ＣｏＳｉ）の形成、従来のコンタクト処理、適切な金属レベルの仕上げ等が含まれる場合がある。
【００１８】
図１２〜１３に示す、結果として得られるフィン型ＦＥＴ１００は、とりわけ、導電性の下部３２、１３２および張り出した上部３０、１３０を含むゲート構造２４、１２４と、下部を貫通して延在するフィン１４と、導電性下部３２、１３２に隣接してゲート構造２４、１２４の上部３０、１３０の下に位置するスペーサ４４とを含む。上部３０、１３０は、上述のように、下部３２、１３２の材料（例えばポリシリコン）とは異なる材料（例えば酸化物またはガラス）から成る。
【００１９】
これまでの記載において、「ゲート構造」２４、１２４は、上部３０、１３０および下部３２、１３２を含むものとして説明した。しかしながら、上部３０、１３０は、最終的に、実際に用いるゲートの動作すなわちアクティブな部分を形成しない場合があることは認められよう。例えば、上部３０、１３０もしくは張り出し４０、１４０または双方の少なくとも一部を除去して、ゲート構造２４、１２４の下部３２、１３２に対するコンタクトを形成することも可能である。
【００２０】
本発明について、いくつかの好適な実施形態に関連付けて説明したが、特許請求の範囲の精神および範囲内で、様々な変形で本発明を実施可能であることは、当業者には認められよう。
【産業上の利用可能性】
【００２１】
本発明は、フィンに有害な変更を生じることなく、フィン型ＦＥＴのゲート、およびフィンの多くても一部のためのスペーサを形成するのに有用である。
【図面の簡単な説明】
【００２２】
【図１】ゲート材料なしの、フィンを含むフィン型ＦＥＴの先行構造の斜視図を示す。
【図２】この方法の第１および第２のステップの断面図を示す。
【図３】この方法の第１および第２のステップの断面図を示す。
【図４】この方法の第３のステップの断面図を示す。
【図５】この方法の第３のステップの断面図を示す。
【図６】この方法の第１の実施形態による第４のステップの断面図を示す。
【図７】この方法の第１の実施形態による第４のステップの断面図を示す。
【図８】この方法の第２の実施形態による第４のステップの断面図を示す。
【図９】この方法の第２の実施形態による第４のステップの断面図を示す。
【図１０】この方法の第５のステップの断面図を示す。
【図１１】この方法の第５のステップの断面図を示す。
【図１２】この方法の第６のステップならびに結果として得られるゲート構造および関連するスペーサの断面図を示す。
【図１３】この方法の第６のステップならびに結果として得られるゲート構造および関連するスペーサの断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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