(57)【特許請求の範囲】
【請求項１】
入力信号に対して並列に設けられ、カットオフ周波数がそれぞれ異なるループフィルタを有する複数のＰＬＬ回路（１０1 、１０2 、…、１０n ）と、
前記複数のＰＬＬ回路のうちロックしているＰＬＬ回路を検出するロック検出手段（２０）と、
前記複数のＰＬＬ回路の出力信号に含まれる位相雑音とスプリアスからそれぞれのＰＬＬ回路の評価値を求める評価手段（５０）と、
前記ロック検出手段によって検出されたＰＬＬ回路のうち前記評価手段の評価値が最も高いＰＬＬ回路を選択してその出力信号を出力させる回路手段（３０、４０）とを有することを特徴とする位相同期発振装置。
【請求項２】
前記回路手段は、前記選択されたＰＬＬ回路のループフィルタのカットオフ周波数よりも高いカットオフ周波数を持ち、かつ前記ロック検出手段によりロックしていると検出されたＰＬＬ回路が存在する場合、そのＰＬＬ回路のうち前記選択されたＰＬＬ回路のループフィルタのカットオフ周波数に最も近いカットオフ周波数を持つＰＬＬ回路を対象ＰＬＬ回路とし、その対象ＰＬＬ回路のループフィルタのカットオフ周波数と前記選択されたＰＬＬ回路のループフィルタのカットオフ周波数との間で、最も高い評価値が得られるまで前記対象ＰＬＬ回路のループフィルタのカットオフ周波数を所定値だけ順次低くしていき、最も高い評価値が得られたときのカットオフ周波数に前記対象ＰＬＬ回路のループフィルタのカットオフ周波数を変化させる手段と、
前記選択されたＰＬＬ回路のループフィルタのカットオフ周波数よりも低いカットオフ周波数を持ち、かつ前記ロック検出手段によりロックしていると検出されたＰＬＬ回路が存在する場合、そのＰＬＬ回路のうち前記選択されたＰＬＬ回路のループフィルタのカットオフ周波数に最も近いカットオフ周波数を持つＰＬＬ回路を対象ＰＬＬ回路とし、その対象ＰＬＬ回路のループフィルタのカットオフ周波数と前記選択されたＰＬＬ回路のループフィルタのカットオフ周波数との間で、最も高い評価値が得られるまで前記対象ＰＬＬ回路のループフィルタのカットオフ周波数を所定値だけ順次高くしていき、最も高い評価値が得られたときのカットオフ周波数に前記対象ＰＬＬ回路のループフィルタのカットオフ周波数を変化させる手段と、を有することを特徴とする請求項１に記載の位相同期発振装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号に位相同期した発振信号を出力する位相同期発振装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来、位相同期発振装置として、ＰＬＬ（Phase Locked Loop）回路を用いた構成のものがある。ＰＬＬ回路は、位相比較器と、ループフィルタと、電圧制御発振器（ＶＣＯ）から構成されている。このＰＬＬ回路では、入力信号とＶＣＯから出力される発振信号の位相が位相比較器で比較され、その比較結果に応じた電圧が、所定のカットオフ周波数を有するループフィルタを介してＶＣＯに出力され、その電圧に応じた発振信号がＶＣＯから位相比較器に出力されるフィードバックループを有しており、ＶＣＯから入力信号に位相同期した発振信号が出力される。
【０００３】
このようなＰＬＬ回路は、例えば搬送波再生回路に利用されている。また、ＰＬＬ回路を用いた搬送波再生回路を利用した位相同期復調回路として多相ＰＳＫ復調装置がある。
【０００４】
移動体通信などに利用される周波数変動の大きい信号は、ＰＬＬ回路を用いた搬送波再生回路のＰＬＬ同期範囲を外れることがあり、正常な復調ができなくなることがある。また、ＰＬＬの同期範囲を広く設計すると、耐ノイズ性能が劣化してしまう。
【０００５】
特開平５−５６０９４号公報には、耐ノイズ性能を維持したままＰＬＬ回路の同期範囲を広くできるようにするため、同期範囲の広いＰＬＬ回路のループフィルタの出力を分岐し、分岐した一方でＰＬＬループを構成し、もう一方の出力はローパスフィルタでノイズ成分を低減した後、ＶＣＯへ入力して発振出力を得、その発振出力と入力信号を遅延させた信号を乗算器で乗算して、出力信号を得るようにしたものが記載されている。
【０００６】
しかしながら、この公報に記載のものでは、ローパスフィルタを経由した信号がＰＬＬループ外の経路を通るため、ＰＬＬループを外れてから入力信号と乗算されるまでの信号の遅延時間を高精度で測定し、その遅延時間で入力信号を遅延させなければならず、その実装が極めて困難である。また、ループフィルタのカットオフ周波数が固定されているため、例えば入力信号のノイズが弱い場合に、ＰＬＬ回路の位相雑音抑制能力を十分に利用できないといった問題がある。
【０００７】
本発明は上記問題に鑑みたもので、ループフィルタのカットオフ周波数を動的に変更し、実装が容易で、かつ所望の出力を得ることができる位相同期発振装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、入力信号に対して並列に設けられ、カットオフ周波数がそれぞれ異なるループフィルタを有する複数のＰＬＬ回路（１０1 、１０2 、…、１０n ）と、複数のＰＬＬ回路のうちロックしているＰＬＬ回路を検出するロック検出手段（２０）と、複数のＰＬＬ回路の出力信号に含まれる位相雑音とスプリアスからそれぞれのＰＬＬ回路の評価値を求める評価手段（５０）と、ロック検出手段によって検出されたＰＬＬ回路のうち評価手段の評価値が最も高いＰＬＬ回路を選択してその出力信号を出力させる回路手段（３０、４０）とを有することを特徴としている。
【０００９】
この発明によれば、カットオフ周波数がそれぞれ異なるループフィルタを有する複数のＰＬＬ回路のうちの１つを選択するようにしているから、ループフィルタのカットオフ周波数を動的に変更し、実装が容易で、かつ所望の出力を得ることができる。また、この発明によれば、複数のＰＬＬ回路の出力信号に含まれる位相雑音とスプリアスからそれぞれのＰＬＬ回路の評価値を求め、ロック検出されたＰＬＬ回路のうち評価手段の評価値が最も高いＰＬＬ回路を選択するようにしているので、所望の出力信号を得るのに最も適した発振を行っているＰＬＬ回路を選択することができる。
【００１１】
また、請求項２に記載の発明では、回路手段は、選択されたＰＬＬ回路のループフィルタのカットオフ周波数よりも高いカットオフ周波数を持ち、かつ前記ロック検出手段によりロックしていると検出されたＰＬＬ回路が存在する場合、そのＰＬＬ回路のうち選択されたＰＬＬ回路のループフィルタのカットオフ周波数に最も近いカットオフ周波数を持つＰＬＬ回路を対象ＰＬＬ回路とし、その対象ＰＬＬ回路のループフィルタのカットオフ周波数と前記選択されたＰＬＬ回路のループフィルタのカットオフ周波数との間で、最も高い評価値が得られるまで対象ＰＬＬ回路のループフィルタのカットオフ周波数を所定値だけ順次低くしていき、最も高い評価値が得られたときのカットオフ周波数に前記対象ＰＬＬ回路のループフィルタのカットオフ周波数を変化させる手段と、選択されたＰＬＬ回路のループフィルタのカットオフ周波数よりも低いカットオフ周波数を持ち、かつ前記ロック検出手段によりロックしていると検出されたＰＬＬ回路が存在する場合、そのＰＬＬ回路のうち選択されたＰＬＬ回路のループフィルタのカットオフ周波数に最も近いカットオフ周波数を持つＰＬＬ回路を対象ＰＬＬ回路とし、その対象ＰＬＬ回路のループフィルタのカットオフ周波数と選択されたＰＬＬ回路のループフィルタのカットオフ周波数との間で、最も高い評価値が得られるまで対象ＰＬＬ回路のループフィルタのカットオフ周波数を所定値だけ順次高くしていき、最も高い評価値が得られたときのカットオフ周波数に対象ＰＬＬ回路のループフィルタのカットオフ周波数を変化させる手段と、を有することを特徴とする。この発明によれば、選択されたＰＬＬ回路以外の上記した対象ＰＬＬ回路のループフィルタのカットオフ周波数を、そのＰＬＬ回路の評価値に基づいて最適化することができる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１３】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態に係る位相同期発振装置の構成を示す。
【００１４】
この位相同期発振装置は、入力信号に対して並列に設けられた複数のＰＬＬ回路１０1、１０2、…、１０nと、ＰＬＬ回路１０1、１０2、…、１０nのロック状態を監視し、ロックしているＰＬＬ回路を検出するロック監視器２０と、このロック監視器２０からの信号によりロック検出されたＰＬＬ回路のうちいずれか１つを選択して、スイッチ回路４０にスイッチ選択信号を出力する制御回路３０と、この制御回路３０からのスイッチ選択信号によってＰＬＬ回路１０1、１０2、…、１０nの出力信号のうちの１つを出力するスイッチ回路４０と、を有して構成されている。
【００１５】
ＰＬＬ回路１０1、１０2、…、１０nは、位相比較器１１1、１１2、…、１１nと、ループフィルタ１２1、１２2、…、１２nと、ＶＣＯ１３1、１３2、…、１３nとから、それぞれ構成されている。ここで、ループフィルタ１２1、１２2、…、１２nは、それぞれカットオフ周波数が異なったものとなっている。
【００１６】
上記した構成において、ＰＬＬ回路１０1、１０2、…、１０nは、入力信号に対して位相同期した発振信号を、ＶＣＯ１３1、１３2、…、１３nからそれぞれ出力するように動作する。ロック監視器２０は、ＰＬＬ回路１０1、１０2、…、１０nにおける位相比較器１１1、１１2、…、１１nの出力信号に基づいて、ロックしているＰＬＬ回路を検出する。具体的には、位相比較器からの出力信号が所定の閾値以下であれば、そのＰＬＬがロックしているとする。
【００１７】
制御回路３０は、ロック監視器２０からの信号によりロック検出されたＰＬＬ回路のうちいずれか１つを選択する。例えば、ロック検出されたＰＬＬ回路のうち、カットオフ周波数が最も高いループフィルタを有するＰＬＬ回路を選択するようにする。このようにすれば、入力信号の広い周波数範囲に追従でき、定常位相誤差を低くすることができるため、移動体通信などの搬送波再生回路として用いることができる。この場合、特開平５−５６０９４号公報に記載されたものと同じく、図１に示す位相同期発振装置の入力側を準同期検波回路に接続し、後段側を狭帯域復調器に接続するようにすればよい。
【００１８】
また、ロック検出されたＰＬＬ回路のうち、カットオフ周波数が最も低いループフィルタを有するＰＬＬ回路を選択するようにすることもできる。このようにすれば、入力雑音の影響を小さくし、出力信号のスプリアスのレベルを低くすることができるため、シンセサイザやオシロスコープなどの計測器用として用いることができる。
【００１９】
このように、この実施形態のものによれば、カットオフ周波数がそれぞれ異なるループフィルタを有する複数のＰＬＬ回路のうちの１つを選択するようにしているから、ループフィルタのカットオフ周波数を動的に変更し、実装が容易で、かつ所望の出力を得ることができる。具体的には、入力信号の広い周波数範囲にわたってＰＬＬロックをかけることができ、位相誤差が少ない出力を得るようにすることができる。また、入力信号のノイズが弱い場合に、スプリアスの少ないＰＬＬ出力を得るようにすることもできる。
（第２実施形態）
図２に、本発明の第２実施形態に係る位相同期発振装置の構成を示す。
【００２０】
この第２実施形態では、ループフィルタ１２1、１２2、…、１２nがディジタル構成のものとなっており、その前段にＡ／Ｄ変換器１４1、１４2、…、１４nが設けられ、後段にＤ／Ａ変換器１５1、１５2、…、１５nが設けられた構成となっている。
【００２１】
また、この実施形態では、ＰＬＬ回路１０1、１０2、…、１０nの評価を行う評価装置５０が設けられている。この評価装置５０は、ＶＣＯ１３1、１３2、…、１３nの出力信号（すなわち、ＰＬＬ回路１０1、１０2、…、１０nの出力信号）に基づいてＰＬＬ回路１０1、１０2、…、１０nの評価値をそれぞれ求める。具体的には、評価装置５０は、ＰＬＬ回路１０1、１０2、…、１０nの出力信号を、それぞれ、Ａ／Ｄ変換器でディジタル信号に変換し、ＦＦＴ処理を行ってスペクトラムを検出し、ＰＬＬ回路の出力信号に含まれる位相雑音とスプリアスを得、その位相雑音とスプリアスからそれぞれのＰＬＬ回路の評価値を求める。
【００２２】
制御回路３０は、ロック監視器２０からの信号と評価装置５０からの信号に基づき、ロック検出されたＰＬＬ回路の中で最も評価値の高いＰＬＬ回路を選択し、そのＰＬＬ回路から出力信号を出力させるようスイッチ回路４０にスイッチ選択信号を出力する。
【００２３】
このようにすれば、所望の出力信号を得るのに最も適した発振を行っているＰＬＬ回路を選択することができる。
【００２４】
また、この実施形態では、制御回路３０は、ループフィルタ１２1、１２2、…、１２nのカットオフ周波数を最適化する処理を行っている。図３、図４にその処理を示す。図３は、選択されたＰＬＬ回路のループフィルタのカットオフ周波数よりも高いカットオフ周波数のループフィルタを有するＰＬＬについて、そのカットオフ周波数を最適化する処理を示し、図４は、選択されたＰＬＬ回路のループフィルタのカットオフ周波数よりも低いカットオフ周波数のループフィルタを有するＰＬＬについて、そのカットオフ周波数を最適化する処理を示す。
【００２５】
まず、図３に示す処理について説明する。スイッチ回路４０で選択されているＰＬＬ回路（ＰＬＬ1とする）のループフィルタのカットオフ周波数ｆｃ1とする。そして、このｆｃ1よりも大きなカットオフ周波数を持ち、かつロックしているＰＬＬ回路が存在するか否かを判定する（ステップ１０１）。そのようなＰＬＬ回路が存在する場合、ｆｃ1に最も近いカットオフ周波数ｆｃ2を持つＰＬＬ回路をＰＬＬ2とする。
【００２６】
次に、評価装置５０からの信号により得られるＰＬＬ2の評価値をｘ２とし（ステップ１０２）、カットオフ周波数ｆｃ2を所定値Δα（定数）だけ低くさせる（ステップ１０３）。この場合、制御回路３０は、ＰＬＬ2のループフィルタにカットオフ周波数を新たなカットオフ周波数ｆｃ2（＝ｆｃ2−Δα）にする指令を出力する。そして、評価装置５０からの信号により得られるＰＬＬ2の新たな評価値をｙ２とする（ステップ１０４）。
【００２７】
次に、ＰＬＬ2のループフィルタのカットオフ周波数ｆｃ2が、ＰＬＬ1のループフィルタのカットオフ周波数ｆｃ1より低くなったか否かを判定する（ステップ１０５）。ｆｃ2がｆｃ1以上であるときは、その判定がＮＯになり、次に、新たな評価値ｙ２が先の評価値ｘ２より高いか否かを判定する（ステップ１０６）。ｙ２がｘ２より高いときは、その判定がＹＥＳになり、まだ最適化が可能であるとしてステップ１０２に戻り、上記した処理を行う。
【００２８】
そして、ｆｃ2がｆｃ1より低くなる（ステップ１０５の判定がＹＥＳになる）か、ｙ２がｘ２以下になる（ステップ１０６の判定がＮＯになる）と、最適ではなくなったとして、カットオフ周波数ｆｃ2を１つ前の状態、すなわちｆｃ2＋Δαにする。
【００２９】
次に、図４に示す処理を実行する。まず、ＰＬＬ1のループフィルタのカットオフ周波数ｆｃ1よりも小さなカットオフ周波数を持ち、かつロックしているＰＬＬ回路が存在するか否かを判定する（ステップ１０８）。そのようなＰＬＬ回路が存在する場合、ｆｃ1に最も近いカットオフ周波数ｆｃ3を持つＰＬＬ回路をＰＬＬ3とする。
【００３０】
次に、評価装置５０からの信号により得られるＰＬＬ3の評価値をｘ３とし（ステップ１０９）、カットオフ周波数ｆｃ3を所定値Δα（定数）だけ高くさせる（ステップ１１０）。この場合、制御回路３０は、ＰＬＬ3のループフィルタにカットオフ周波数を新たなカットオフ周波数ｆｃ3（＝ｆｃ3＋Δα）にする指令を出力する。そして、評価装置５０からの信号により得られるＰＬＬ3の新たな評価値をｙ３とする（ステップ１１１）。
【００３１】
次に、ＰＬＬ3のループフィルタのカットオフ周波数ｆｃ3が、ＰＬＬ1のループフィルタのカットオフ周波数ｆｃ1より高くなったか否かを判定する（ステップ１１２）。ｆｃ3がｆｃ1以下であるときは、その判定がＮＯになり、次に、新たな評価値ｙ３が先の評価値ｘ３より高いか否かを判定する（ステップ１１３）。ｙ３がｘ２より高いときは、その判定がＹＥＳになり、まだ最適化が可能であるとしてステップ１０９に戻り、上記した処理を行う。
【００３２】
そして、ｆｃ3がｆｃ1より高くなる（ステップ１１２の判定がＹＥＳになる）か、ｙ３がｘ３以下になる（ステップ１１３の判定がＮＯになる）と、最適ではなくなったとして、カットオフ周波数ｆｃ2を１つ前の状態、すなわちｆｃ2−Δαにする。
【００３３】
上記した処理を実行することにより、選択されたＰＬＬ回路以外のＰＬＬ回路のループフィルタのカットオフ周波数を、そのＰＬＬ回路の評価値に基づいて変化させ、最適化することができる。
【００３４】
なお、上記した第１、第２実施形態において、一定期間まってもロックしないＰＬＬ回路があれば、そのＰＬＬ回路の動作を停止させるようにしてもよい。
【００３５】
また、上記したロック監視器５０、制御回路３０、評価装置５０は、それぞれ個別に構成されるものに限らず、１つの装置としてソフトウェアでそれぞれの機能を実現する手段として構成されていてもよい。また、スイッチ回路４０としては、例えば半導体スイッチを用いて構成することができるが、複数のＰＬＬ回路１０1、１０2、…、１０nの出力信号を選択できるものであれば他の構成のものであってもよい。また、図３、図４に示す各ステップでの処理は、それぞれの機能を実現する手段を把握することができ、ソフトウェアで実現する他、ハードウェアで実現するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る位相同期発振装置の構成を示す図である。
【図２】本発明の第２実施形態に係る位相同期発振装置の構成を示す図である。
【図３】図２中の制御回路が実行する、ループフィルタのカットオフ周波数を最適化する処理を示すフローチャートである。
【図４】図３処理に続く処理を示すフローチャートである。
【符号の説明】
１０1、１０2、１０n…ＰＬＬ回路、
１１1、１１2、１１n…位相比較器、
１２1、１２2、１２n…ループフィルタ、
１３1、１３2、１３n…ＶＣＯ、
１４1、１４2、１４n…Ａ／Ｄ変換器、
１５1、１５2、１５n…Ｄ／Ａ変換器、２０…ロック監視器、
３０…制御回路、４０…スイッチ回路、５０…評価装置。
【図１】
0004529225.tif 000002
【図２】
0004529225.tif 000003
【図３】
0004529225.tif 000004
【図４】
0004529225.tif 000005