(57)【特許請求の範囲】
【請求項１】
コア回路と、入出力回路と、該コア回路のための第１の複数の電力結合パッド及び第２の複数の電力結合パッドと、該入出力回路のための第３の複数の電力結合パッド及び第４の複数の電力結合パッドと、複数の信号結合パッドとを備えた半導体ダイのための半導体デバイスパッケージであって、
前記半導体デバイスパッケージは、
前記第１の複数の電力結合パッドに接続するための第１のランド、前記第２の複数の電力結合パッドに接続するための第２のランド、前記第３の複数の電力結合パッドに接続するための第３のランド、前記第４の複数の電力結合パッドに接続するための第４のランド、そして前記複数の信号結合パッドに接続するための複数のトレースを有する最高位面と、
複数の第１の外部結合子、複数の第２の外部結合子、複数の第３の外部結合子、及び複数の第４の外部結合子、そして複数の信号外部結合子を有する最低位面と、
前記第１のランドと前記複数の第１の外部結合子に接続された第１の導電面と前記第３のランドと前記複数の第３の外部結合子に接続された第３の導電面とを有する電源配線層に相当する第１の導電パタンと、
前記第２のランドと前記複数の第２の外部結合子に接続された第２の導電面と前記第４のランドと前記複数の第４の外部結合子に接続された第４の導電面とを有する第２の導電パタンと、
前記最高位面と前記第１の導電パタンとの間に挟まれた第１の誘電体層、前記第１の導電パタンと前記第２の導電パタンとの間に挟まれた第２の誘電体層、そして前記第２の導電パタンと前記最低位面との間に挟まれた第３の誘電体層と、
を備え、
一つの電気的コンデンサを形成するために前記第１及び前記第２の導電面が互いに対向した二つの平面の関係に配設され、かつ、別の一つの電気的コンデンサを形成するために前記第３及び前記第４の導電面が互いに対向した二つの平面の関係に配設され、前記半導体ダイの前記コア回路が前記半導体ダイの前記入出力回路から減結合されるとともに、
前記複数の信号トレースが前記複数の信号外部結合子に接続されるように構成されたことを特徴とする半導体デバイスパッケージ。
【請求項２】
前記第１のランドは第１の複数の区画に分割され、前記第２のランドは第２の複数の区画に分割され、前記第３のランドは第３の複数の区画に分割され、そして前記第４のランドは第４の複数の区画に分割され、該第１ないし第４の複数の区画が前記最高位面のダイ受け領域を囲む区画化されたリングの中に配列されたことを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項３】
前記第１のランドは第１の複数の区画に分割され、前記第２のランドは第２の複数の区画に分割され、該第１及び第２の複数の区画が前記最高位面のダイ受け領域を囲む第１の区画化されたリングの中に配列されるとともに、前記第３のランドは第３の複数の区画に分割され、前記第４のランドは第４の複数の区画に分割され、該第３及び第４の複数の区画が前記第１の区画化されたリングを同心円状に囲む第２の区画化されたリングの中に配列されたことを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項４】
前記第１のランドは第１の複数の区画に分割され、前記第２のランドは第２の複数の区画に分割され、該第１及び第２の複数の区画が前記最高位面のダイ受け領域を囲む一つの区画化されたリングの中に配列されるとともに、前記第３及び第４のランドは前記区画化されたリングを同心円状に囲む２つの同心リングであることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項５】
前記第１及び第２のランドは前記最高位面のダイ受け領域を囲む２つの同心リングであり、そして、前記第３のランドは第１の複数の区画に分割され、前記第４のランドは第２の複数の区画に分割され、該第１及び第２の複数の区画が前記２つの同心リングを同心円状に囲む区画化されたリングの中に配列されたことを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項６】
前記第１及び第２のランドは前記最高位面のダイ受け領域を囲む２つの同心リングであり、そして、前記第３及び第４のランドは前記２つの同心リングを同心円状に囲む別の２つの同心リングであることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項７】
さらに、前記半導体デバイスパッケージの前記最高位面上において前記最高位面上のダイ受け領域内に位置するとともに前記半導体ダイに熱的に接続される一方の端と、前記最低位面の上に位置するとともに熱シンクに接続されるもう一方の端と、を有する少なくとも一つの熱伝導路を備えたことを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項８】
前記第１、第２、及び第３の誘電体層はエポキシであることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項９】
前記第１、第２、及び第３の誘電体層はポリイミドであることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項１０】
前記第１、第２、及び第３の誘電体層はファイバグラスで補強されたプラスチックであることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項１１】
前記第１、第２、及び第３の誘電体層はセラミックであることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項１２】
前記外部結合子はピンであることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項１３】
前記外部結合子ははんだボール突起であることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項１４】
前記第３の導電面が前記第１の導電面を取り囲み、そして前記第４の導電面が前記第２の導電面を取り囲んでいることを特徴とする請求項１に記載の半導体デバイスパッケージ。
【請求項１５】
複数のトレースを有するトレース領域に囲まれた第１ないし第４のランドを有するランド領域に囲まれたダイ受け領域を有する最高位面と、
複数の第１の外部結合子、複数の第２の外部結合子、複数の第３の外部結合子、及び複数の第４の外部結合子、そして前記複数のトレースに接続された複数の信号外部結合子を有する最低位面と、
前記第１のランドと前記複数の第１の外部結合子に接続された第１の導電面と前記第３のランドと前記複数の第３の外部結合子に接続された第３の導電面とを有する電源配線層に相当する第１の導電パタンと、
前記第２のランドと前記複数の第２の複数の外部結合子に接続された第２の導電面と前記第４のランドと前記複数の第４の外部結合子に接続された第４の導電面とを有する第２の導電パタンと、
前記最高位面と前記第１の導電パタンとの間に挟まれた第１の誘電体層、前記第１の導電パタンと前記第２の導電パタンとの間に挟まれた第２の誘電体層、そして前記第２の導電パタンと前記最低位面との間に挟まれた第３の誘電体層と、を備え、さらに、
一つの電気的コンデンサを形成するために前記第１及び前記第２の導電面が互いに対向した二つの平面の関係に配設され、別の一つの電気的コンデンサを形成するために前記第３及び前記第４の導電面が互いに対向した二つの平面の関係に配設されたパッケージ基板と、
前記パッケージ基板の前記最高位面上の前記ダイ受け領域の中に位置するとともに、コア回路と、入出力回路と、該コア回路のための、前記第１のランドに接続された複数の第１の電力結合パッドと、該コア回路のための、前記第２のランドに接続された複数の第２の電力結合パッドと、該入出力回路のための、前記第３のランドに接続された複数の第３の電力結合パッドと、該入出力回路のための、前記第４のランドに接続された複数の第４の電力結合パッドと、前記パッケージ基板の前記複数のトレースに接続された複数の信号結合パッドとを有する半導体ダイと、
を備え、
前記半導体ダイの前記コア回路を前記半導体ダイの前記入出力回路から減結合したこと、
を特徴とする半導体デバイスアセンブリ。
【請求項１６】
前記第１のランドは第１の複数の区画に分割され、前記第２のランドは第２の複数の区画に分割され、前記第３のランドは第３の複数の区画に分割され、そして前記第４のランドは第４の複数の区画に分割され、該第１ないし第４の複数の区画が前記ダイ受け領域を囲む区画化されたリングの中に配列されたことを特徴とする請求項１５に記載の半導体デバイスアセンブリ。
【請求項１７】
前記第１のランドは第１の複数の区画に分割され、前記第２のランドは第２の複数の区画に分割され、該第１及び第２の複数の区画が前記ダイ受け領域を囲む第１の区画化されたリングの中に配列され、そして、前記第３のランドは第３の複数の区画に分割され、前記第４のランドは第４の複数の区画に分割され、該第３及び第４の複数の区画が前記第１の区画化されたリングを同心円状に囲む第２の区画化されたリングの中に配列されたことを特徴とする請求項１５に記載の半導体デバイスアセンブリ。
【請求項１８】
前記第１のランドは第１の複数の区画に分割され、前記第２のランドは第２の複数の区画に分割され、該第１及び第２の複数の区画が前記ダイ受け領域を囲む一つの区画化されたリングの中に配列され、そして、前記第３及び第４のランドは前記区画化されたリングを同心円状に囲む２つの同心リングであることを特徴とする請求項１５に記載の半導体デバイスアセンブリ。
【請求項１９】
前記第１及び第２のランドは前記ダイ受け領域を囲む２つの同心リングであり、そして、前記第３のランドは第１の複数の区画、前記第４のランドは第２の複数の区画であり、該第１及び第２の複数の区画が前記２つの同心リングを同心円状に囲む一つの区画化されたリングの中に配列したことを特徴とする請求項１５に記載の半導体デバイスアセンブリ。
【請求項２０】
前記第１及び第２のランドは前記ダイ受け領域を囲む２つの同心リングであり、そして、前記第３及び第４のランドは前記２つの同心リングを同心円状に囲む別の２つの同心リングであることを特徴とする請求項１５に記載の半導体デバイスアセンブリ。
【請求項２１】
さらに、前記パッケージ基板の前記最高位面上における前記ダイ受け領域内に位置する一方の端と、前記最低位面の上に位置するとともに熱シンクに接続されるもう一方の端と、を有する少なくとも一つの熱伝導路と、
前記半導体ダイにおいて発生した熱を前記熱シンクに接続される前記もう一方の端に伝えるための、前記半導体ダイと前記少なくとも一つの熱伝導路の前記一方の端との間に挟まれた熱伝導性接着剤と、
を備えることを特徴とする請求項１５に記載の半導体デバイスアセンブリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスパッケージ（パッケージ基板）に関し、特に、半導体デバイスパッケージにおける半導体ダイへの電力分散のための技術に関するものである。
【０００２】
【従来の技術】
取り扱いや半導体ダイの外部システムへの接続を容易にするため、半導体産業では半導体ダイのパッケージ化が共通に行われている。半導体ダイのパッケージ化では通常、半導体ダイを半導体デバイスパッケージ（パッケージ基板）に物理的に取付けたり、電気的に接続して、半導体デバイスアセンブリを形成する。その後、パッケージ基板を外部システムに電気的に接続することができるようになる。（以下、文脈が他の言葉、例えば「熱的接続（thermal connection）」あるいは「機械接合具（mechanical connector）」によって特に修正されない限りは、「接続する（connect)」という言葉、あるいは語根「接続する（connect)」を使った言葉、例えば「接続する（connects）」、「接続された（connected)」、「接続している（connecting）」、または「結合子（connector)」といったような言葉は、電気的接続をさすものとする。）
【０００３】
半導体ダイは、入出力回路とコア回路の２つの主要部分に分解される。入出力回路は外部システムから半導体ダイに送られたすべての信号を受信する。このとき、受信された信号は入出力回路によって緩衝記憶（バッファ）され、続いてコア回路に送信される。コア回路は受信した信号を処理し、入出力回路に返信される処理信号を生成する。入出力回路は処理信号を緩衝記憶し、その後、外部システムに返信する。信号を受信すること、処理すること、そして返信することに加えて、入出力回路とコア回路には直流電力が供給されなければならない。すべての信号と電力は、半導体ダイの活性面に取付けられた結合パッドを通して半導体ダイを出入りする。
【０００４】
パッケージ基板は、セラミック、エポキシ積層板を用いたプリント配線ボード（ＰＣＢ(printed circuit board))（これはプリント配線ボード（ＰＷＢ(printed writing board))としても知られている）などから構成することができる。パッケージ基板は、最高位にある面（ここでは通して最高位面と呼ばれるが、外部の基準に対する位置関係を示すものでは必ずしもない）と、その最高位面上の中心にあるダイ受け領域（die receiving area）と、最高位面上にあって、その内縁部に結合指状突起を有するとともにダイ受け領域の周縁部を囲むように位置する導電トレースとを有する。半導体ダイは、ダイ受け領域の中心部に位置する。半導体ダイ上の結合バッドは、結合線、（半導体ダイが「フリップチップ」の場合の）はんだ突起などを使用して、パッケージ基板上にあるトレースの結合指状突起にそれぞれ電気的に接続される。トレースは一般的には、パッケージ基板を通過して最高位面とは反対側のもう一つの別の面（ここでは通して最低位面と呼ばれるが、外部の基準に対する位置関係を示すものでは必ずしもない）に通ずる（メッキされた貫通ホールである）伝導路（バイア、via)などに接続する。さらに伝導路は、パッケージを抜け出て、通常、ボール突起、ピンなどの外部の結合子（以下、外部結合子）で終点となる他のトレースに接続する。完成した半導体デバイスアセンブリは外部システムに接続される。ここでパッケージ基板は、すべての信号や電力が、そこを経由して半導体ダイへ、または半導体ダイからそこを経由して、伝えられる直接の通路としての役割を果たす。
【０００５】
図２０、図２１、図２２、図２３、及び図２４は代表的な従来技術による半導体デバイスアセンブリを示している。図２０は従来技術によるパッケージ基板で、単一の誘電体（絶縁体）層パッケージ基板を使用している。（以下、文脈が他の言葉、例えば「熱的絶縁（thermal insulation）」あるいは「熱絶縁体（thermal insulator)」によって特に修正されない限りは、「絶縁する（insulate）」という言葉、あるいは語根「絶縁する（insulate）」を使った言葉、例えば「絶縁された（insulated)」，「絶縁している（insulating) 」、または「絶縁するもの（insulator)」といったような言葉は、電気的絶縁を指すものとする。）図２１、図２２、及び図２３は、３つの誘電体層を使用した従来技術によるパッケージ基板を示している。図２４は、５つの誘電体層を使用した従来技術によるパッケージ基板を示している。
【０００６】
ここで図２０を参照すると、従来技術による半導体デバイスアセンブリ１００は略切断面図の中に示されている。アセンブリ１００はフリップチップ半導体ダイ１０２とパッケージ基板１０４を有する。パッケージ基板１０４は（絶縁する）単一の誘電体層１０６を使用している。最高位面１０８は中心的に位置するダイ受け領域１１０を有する。またダイ受け領域１１０は最高位トレース１１２に囲まれている。（説明の便宜のために、たくさんあるこのような最高位トレースの内、ただ２つだけが示されている。）半導体ダイ１０２は、最高位トレース１１２と一対一に電気的に接続した結合パッド１１４（説明の便宜のために、たくさんあるこのような結合パッドの内、ただ２つだけが示されている）を有する。各最高位トレース１１２は伝導路（バイア）１１６と一対一に電気的に接続している（説明の便宜のために、たくさんあるこのような伝導路の内、ただ５つだけが示されている）。伝導路１１６はさらに最低位面１２０上のあるそれぞれの最低位トレース１１８に電気的に接続している。最低位トレースは外部接合子１２２（ここでは、はんだボール突起として示されており、説明の便宜のために、たくさんあるこのようなはんだ外部接合子の内、ただ少数が示されている。）で終点となっている。
【０００７】
この従来技術によるパッケージ基板１０４では、各半導体結合パッド１１４には、最高位トレース１１２、伝導路（バイア）１１６、最低位トレース１１８、そして外部結合子１２２を含んだ専用通路が一様に付随している。それゆえ、（特に図示されていない）すべての半導体信号結合パッドはもちろんのこと、正または負の電力電圧を（特に図示されていない）コア回路に接続するために使用される半導体ダイ上の各結合パッドと、正または負の電力電圧を（特に図示されていない）入出力回路に接続するために使用される半導体ダイ上の各結合パッドと、には各々専用通路が付随している。
【０００８】
半導体ダイの能力が増大するにつれ、（コア回路と入出力回路の両方あるいはいずれかへの）専用信号通路及び専用正負電圧電力通路についての寄生インダクタンスが重要になる。これらの寄生インダクタンスのいくつかを最小にするための方法は、正電圧電力通路のすべてを最高位トレースと最低位トレースとの間に位置する第１の導電面に電気的に接続することと、負電圧電力通路のすべてを第１の導電面と双平面の関係（すなわち、互いに対向する二つの平面の関係）でしかも最高位トレースと最低位トレースとの間に位置する第２の導電面に電気的に接続することである。（以下、文脈が他の言葉、例えば「熱伝導（thermal conduction）」あるいは「熱伝導体（thermal conductor)」によって特に修正されない限りは、「伝導する（conduct)」という言葉、あるいは語根「伝導する（conduct)」を使った言葉、例えば「伝導する（conducts）」、「伝導された（conducted)」、「伝導している（conducting）」、「伝導（conduction）」、「伝導的（conductive）」または「伝導体（conductor)」といったような言葉は、電気的伝導をさすものとする。）
【０００９】
ここで図２１及び図２２を参照すると、そこには第１、２の導電面２２４ａ、ｂを有する従来技術による半導体デバイスアセンブリ２００が示されている。図２１は略切断面図である。図２２は略部分切除平面図であり、そこには、説明の便宜から、半導体デバイスアセンブリ２００の３つの四分の一区画２２、２３、そして２４が段々の深さに切り出されている。半導体デバイスアセンブリ１００と同様に、半導体デバイスアセンブリ２００は（ただ図２１に図示された）半導体ダイ２０２とパッケージ基板２０４を有する。パッケージ基板２０４は最高位トレース２１２（これは図２２の四分の一区画２１に部分的に示されている）に囲まれたダイ受け領域２１０を有する最高位面２０８と、最低位トレース２１８と外部結合子２２２（これは図２２の四分の一区画２４に部分的に示されている）を有する最低位面２２０を持つ。
【００１０】
半導体デバイスアセンブリ１００とは異なって、半導体デバイスアセンブリ２００は３つの誘電体層２０６ａ、ｂ、ｃを有する。誘電体層２０６ａ、ｂ、ｃは、それぞれ、第１の導電面２２４ａから最高位トレース２１２を絶縁し、第２の導電面２２４ｂから第１の導電面２２４ａを絶縁し、そして、最低位トレース２１８と外部結合子２２２から第２の導電面２２４ｂを絶縁する。第１の導電面２２４ａは図２２の四分の一区画２２に部分的に示され、第２の導電面２２４ｂは図２２の四分の一区画２３に部分的に示されている。半導体ダイ２０２は、結合線２２６（ここでは説明の便宜のために、たくさんあるこのような結合線の内、ただ２つが示されている。）を使って最高位トレース２１２と一対一に結合している結合パッド２１４（ここでは説明の便宜のために、たくさんあるこのような結合パッドの内、ただ２つが示されている）を有する。
【００１１】
信号を半導体ダイ２０２に送る、または半導体ダイ２０２から送られるために使用される各最高位トレース２１２ｅは、それぞれの最低位トレース２１８ｅと外部結合子２２２ｅに信号伝導路２１６ｅ（ここでは図示を明確にするために、たくさんあるこのような信号伝導路の内、ただ２つが示されている）を介して一対一に結合している。信号伝導路２１６ｅは３つの誘電体層２０６ａ、ｂ、ｃと、２つの導電面２２４ａ，ｂのそれぞれの中にある電気的絶縁ホール２２８ａ、ｂを通過する。
【００１２】
すべての正電圧電力通路は一つの導電面に接続され、すべての負電圧電力通路は残った一方の導電面に接続される。たとえば、各コア回路の正電圧電力通路の最高位のトレース２１２ａは、第１の導電面２２４ａに接続している伝導路２１６ａに接続される。各入出力回路の正電圧電力通路の最高位のトレース２１２ｃは、同じく第１の導電面２２４ａに接続している伝導路２１６ｃに接続される。第１の導電面２２４ａはさらに伝導路２１６ｐを介して最低位トレース２１８ｐと外部結合子２２２ｐに接続される。
【００１３】
各コア回路の負電圧電力通路の最高位のトレース２１２ｂは、第２の導電面２２４ｂに接続している伝導路２１６ｂに接続される。各入出力回路の負電圧電力通路の最高位のトレース２１２ｄは、同じく第２の導電面２２４ｂに接続している伝導路２１６ｄに接続される。第２の導電面２２４ｂはさらに伝導路２１６ｎを介して最低位トレース２１８ｎと外部結合子２２２ｎに接続される。
【００１４】
【発明が解決しようとする課題】
しかしながら、パッケージ基板２０４は専用の信号通路と正及び負の電圧電力通路の間の寄生インダクタンスを最小化するけれども、以下に述べる２つの欠点が存在する。第１に、最近の半導体ダイではコア回路と入出力回路の数量が増大してるために、グラウンドバウンスに関する影響が重要になりつつある。コア回路のスイッチング動作によって発生するノイズ（コアノイズと呼ばれる）と入出力回路の同時スイッチング動作によって発生するノイズ（同時スイッチングノイズまたはＳＳＮと呼ばれる）が十分大きな場合、グラウンドバウンスは、共通の電力面を使用することによってコア回路と（または）入出力回路における望ましくないスイッチングの誤動作が発生してしまうほど十分著しいものとなる可能性がある。この構造を使用している半導体デバイスのエンドユーザは、ある条件の下では、この現象に適応するとともにそれを最小化するため、システムの能力を下げざるを得なくなっている。
【００１５】
第２に、パッケージ基板２０４は、コア回路と入出力回路に別々の電源を接続する方法を提供していない。コア回路と入出力回路に対する電源を別々にすることは、グラウンドバウンスによるスイッチングの誤動作を最小化する上でのぞましい。また、コア回路がある一つの電位（たとえば、５ボルト）にある電力を必要とし、そして入出力回路が別の電位（たとえば、３．３ボルト）にある電力を必要したときにもそうすることが望ましい。
【００１６】
図２３と図２４はそれぞれ、従来技術による半導体デバイスアセンブリ３００と４００を略切断立体図の中に示している。半導体デバイスアセンブリ３００と４００は両方とも、半導体デバイスアセンブリ２００のパッケージ基板２０４の欠点を、コア回路の電力通路を入出力回路の電力通路から減結合することによって克服しようとしたものである。
【００１７】
図２３を参照すると、パッケージ基板３０４は、たとえば、コア回路の電力通路を第１または第２の電力面２２４ａ、ｂのいずれかに非電気的に接続することによって、入出力回路の電力通路からコア回路の電力通路を減結合している。その代わりに、各コア回路の正電圧電力の最高位トレース３１２ａは、最低位トレース３１８ａと外部結合子３２２ａに接続している伝導路３１６ａに接続される。各コア回路の負電圧電力の最高位トレース３１２ｂは、最低位トレース３１８ｂと外部結合子３２２ｂに接続している伝導路３１６ｂに接続される。パッケージ基板３０４はパッケージ２０４に付随したスイッチングの誤動作を最小化するが、しかし、コア回路の電力通路に関するインピーダンスが増大するため、それによって半導体ダイのコア回路の能力が低下する可能性がある。
【００１８】
図２４を参照すると、パッケージ４０４は、コア回路の電力通路を第１または第２の電力面２２４ａ、ｂのいずれかに非電気的に接続することによって、しかしその代わりに２つの付加的な電力面４２４ａ、ｂと２つの付加的な誘電体層４０６ａ，ｂを与えることによって、入出力回路の電力通路からコア回路の電力通路をしている。パッケージ基板４０４はパッケージ２０４に付随したスイッチングの誤動作を最小化するが、しかし、誘電体層と電力面の数が増大するために、生産コストが増大し、生産力を低下させる生産欠陥が増大することはもちろんのこと、パッケージ基板４０４が受け入れがたいほど厚くなる可能性がある。以上に加えて、過去数年における半導体ダイ技術の弛まない発展によって、ある与えられた大きさの半導体ダイに組み込むことのできる回路数（以下、回路密度）がとめどなくそして劇的に増大した。半導体ダイの回路密度が増大する（以下、高密度ダイ）につれ、半導体ダイの活性面上の結合パッド数もまた増大を余儀なくされた。
【００１９】
以上の説明から、ある共通した要素は、半導体結合パッドはトレースに一対一に接続されているということである。高密度ダイを増大した数の結合パッドとパッケージ化するには、半導体結合パッドがトレースに一対一に接続し得るようにパッケージ基板も相応にトレースの増大がなされなければならない。
【００２０】
残念ながら、半導体デバイスパッケージ技術はまだ半導体技術でなされた縮小化に追い付いていないのが現状である。また半導体デバイスパッケージ技術がトレース幅やトレースピッチを減少させることができていたとしても、パッケージ基板設計においてトレースピッチには、ある限界因子が存在している。半導体結合パッドとそれに付随したパッケージ基板トレースの数が増大するにつれ、トレースの結合パッド指状終端（突起）を半導体ダイの外周から遠くに移動させるか、半導体ダイを取り囲む多重層の中にトレースを配列させるかしなければならない。この解決策のいずれにおいても、結合パッドをトレースに相互接続させるためにはより長い結合線が必要とされる。
【００２１】
結合線が受け入れがたいほど長くなると、半導体デバイスに結合線の短絡または断線による危機的損壊が発生する。加えて、結合線が受け入れがたいほど長くなると、半導体デバイスアセンブリの能力全体を減退させたりあるいは妨害する可能性がある。たとえば、結合線が受け入れがたいほど長い場合には、結合線インピーダンスによって結合パッドとそれぞれのトレースとの間に過度な電圧降下が引き起こされる可能性がある。
【００２２】
従って本発明が必要とするものは、専用の信号通路とコア回路及び入出力回路双方との間のパッケージ基板寄生インダクタンスを最小化し、半導体ダイのコア回路と（または）入出力回路におけるスッチングの誤作動を最小化し、コア回路及び入出力回路が実質的に同一の電圧または異なった電圧を有する電源に最小の電力通路インピーダンスで接続されることを可能にし、さらに、最終的な半導体デバイスアセンブリにおける必要なトレースの最小数と結合線の最小長とを両方とも維持しながら、増大した数の半導体ダイの結合パッドがパッケージ基板に電気的に相互接続されることを可能にすることができる半導体デバイスパッケージ基板である。
【００２３】
本発明の目的は、半導体電力結合パッドがパッケージ基板環状領域に接続され、半導体ダイの信号結合パッドがパッケージ基板トレースに接続された半導体デバイスアセンブリを提供することである。
【００２４】
本発明の他の目的は、少なくとも３つの誘電体層と、パッケージ基板環状領域に接続された導電電力面の２つ以上の組とを有するパッケージ基板を持つ半導体アセンブリを提供することである。３つの誘電体層は入出力回路とコア論理に対して最適化された電気的能力を実現するために必要とされる最小数の誘電体層である。
【００２５】
本発明の他の目的は、パッケージ基板上にあるすべての最高位トレースが半導体ダイ上の信号結合パッドに接続するために利用される半導体デバイスアセンブリを提供することである。
【００２６】
本発明の他の目的は、結合線の長さを短く保つことによって電力通路のインピーダンスの低い半導体デバイスアセンブリを提供することである。
【００２７】
本発明の他の目的は、半導体ダイのコア回路の電力通路が双平面の関係（すなわち、互いに対向する二つの平面の関係）にある導電電力面の第１の組に接続され、半導体ダイの入出力回路の電力通路が双平面の関係にある導電電力面の第２の組に接続され、そのことによってコア回路電力通路と入出力回路電力通路の双方に関するインピーダンスがさらに最小化される半導体デバイスアセンブリを提供することである。
【００２８】
本発明の他の目的は、半導体ダイのコア回路と（または）入出力回路内のグランドバウンアスによって誘発されるスイッチング誤動作が最小化されるパッケージ基板を備えた半導体デバイスアセンブリを提供することである。
【００２９】
本発明の新規な特徴は、パッケージ基板のランドリングと（または）区画化されたリングパタンによって、半導体ダイの電力結合パッドの結合線によるパッケージ基板のランドへの接続がより弾力的になることである。
【００３０】
本発明の利点は、半導体ダイのコア回路をある電位を持った第１の電源に接続し、入出力回路を第１の電源と等しいまたは異なった電位を持った別の電源に接続することができることである。
【００３１】
本発明のさらなる目的、利点、そして新規特徴については、以下に詳細に説明する。また、これらのことは当業者にとって追行の際に明かとなり、実施によって了解することができる。本発明の目的と利点については特に特許請求の範囲の諸項において指摘される手段と組み合わせによって認識及び獲得することができる。
【００３２】
【課題を解決するための手段】
本発明によれば、上記目的と他の諸目的、利点、そして特徴は、パッケージ基板と一つ以上の半導体ダイを有する半導体デバイスアセンブリによって達成される。パッケージ基板は、最高位面、最低位面、そして第１及び第２の導電パタンを有する。最高位面は誘電体層によって第１の導電パタンから分離され、第１の導電パタンは別の誘電体層によって第２の導電パタンから分離され、そして第２の導電パタンはさらに別の誘電体層によって最低位面から分離される。最高位面は、ダイ受け領域、ダイ受け領域を囲むランド領域、ランド領域を囲むトレース領域を有する。ランド領域は、第１、第２、第３、及び第４のランドを有し、トレース領域は多数の信号最高位トレースを有する。第１、第２、第３、及び第４のランドは互いに絶縁されており、以下さらに詳細に説明されるように、それらはランド領域の中で多数の配置に配列することができる。
【００３３】
たとえば、ある配置では、第１、第２、第３、及び第４のランドを各々多数の不連続区画に細分化することができる。第１、第２、第３、及び第４のランドの区画（以下、第１、第２、第３、及び第４のランド区画）は互いに絶縁されており、ダイ受け領域を取り囲む単一ファイルで区分けされたリング（すなわち、多数の不連続（隣接しない）かつ絶縁された第１、第２、第３、及び第４のランド区画から形成されたリング）に配列することができる。第１、第２、第３、及び第４のランド区画は、ある特定の半導体ダイに対して最良の結合線配置を与えるための必要に応じて、リングの中でどの順序にも配列することができる。（たとえば、説明の便宜であって限定ではないが、ランド区画を以下のように配列させることができる。たとえば、第１のランド区画、第２のランド区画、第３のランド区画、第４のランド区画、別の第２のランド区画、別の第４のランド区画、別の第１のランド区画、別の第３のランド区画、等々。）
【００３４】
別の配置では、たとえば、第１、第２、第３、及び第４のランドを各々多数の不連続区画に細分化する。第１、第２、第３、及び第４のランド区画は互いに絶縁されている。多数の第１のランド区画、多数の第２のランド区画をダイ受け領域を取り囲む第１の単一ファイルで区分けされたリングに配列させる。多数の第３のランド区画、多数の第４のランド区画を第１の単一ファイルで区分けされたリングを同心円状に取り囲む第２の単一ファイルで区分けされたリングに配列させることができる。
【００３５】
さらに別の配置では、たとえば、第１及び第２のランドを各々多数の不連続区画に細分化する。多数の第１のランド区画、多数の第２のランド区画は互いに絶縁されており、ダイ受け領域を取り囲む第１の単一ファイルで区分けされたリングに配列させる。第３及び第４のランドはそれぞれ一つの連続リング（以下、ランドリング）にする。この第３及び第４のランドリングを、単一ファイルで区分けされたリングを同心円状に取り囲む同心円状リングとして配列させる。
【００３６】
いっそう別の配置では、たとえば、第１及び第２のランドをそれぞれ一つの連続リングにする。第１及び第２のランドリングを、ダイ受け領域を取り囲む同心円状リングとして配列させる。第３及び第４のランドを各々多数の不連続区画に細分化する。多数の第３のランド区画、多数の第４のランド区画は互いに絶縁されており、第１及び第２の同心円状リングをさらに同心円状に取り囲む単一ファイルで区分けされたリングに配列させる。
【００３７】
さらにいっそう別の配置では、たとえば、第１、第２、第３、及び第３のランドをそれぞれ一つの連続リングにする。第１、第２、第３、及び第４のランドリングをダイ受け領域を取り囲む同心円状リングとして配列させる。
【００３８】
最低位面は多数の外部結合子、一つ以上の第１の電力外部結合子、一つ以上の第２の電力外部結合子、一つ以上の第３の電力外部結合子、そして一つ以上の第４の電力外部結合子を備える。
【００３９】
第１の導電パタンは、同一平面上で互いに絶縁された第１及び第３の導電面を有する。また第１の導電面は第１のランド（あるいは細分化された場合、多数の第１のランド区画）と一つ以上の第１の電力結合子に接続され、第３の導電面は第３のランド（あるいは細分化された場合、多数の３のランド区画）と一つ以上の第３の結合子に接続される。
【００４０】
第２の導電パタンは、同一平面上で互いに絶縁された第２及び第４の導電面を有する。また第２の導電面は第２のランド（あるいは細分化された場合、多数の第２のランド区画）と一つ以上の第２の電力外部結合子に接続され、第４の導電面は第４のランド（あるいは細分化された場合、多数の第４のランド区画）と一つ以上の第４の電力外部結合子に接続される。第１及び第２の導電面は双平面の関係にあり、電気コンデンサを形成する。第３及び第４の導電面は互いに対向する二つの平面の関係にあり、電気コンデンサを形成する。
【００４１】
一つ以上の半導体ダイは各々、コア回路と、入出力回路と、そして、多数の信号結合パッド、コア回路のための一つ以上の第１の電力結合パッド、コア回路のための一つ以上の第２の電力結合パッド、入出力回路のための一つ以上の第３の電力結合パッド、入出力回路のための一つ以上の第４の電力結合パッドが存在する活性面とを有する。
【００４２】
一つ以上の半導体ダイがパッケージ基板の最上位面上のダイ受け領域内に配設される。多数の信号結合パッドが多数の信号最上位トレースに一対一に接続され、多数の信号最上位トレースは多数の信号伝導路に接続される。さらに、多数の信号伝導路は、多数の信号外部結合子に接続する多数の最低位信号トレースに接続される。こうして、多数の信号通路が形成される。
【００４３】
一つ以上の第１の電力結合パッドが第１のランド（あるいは細分化された場合、多数の第１のランド区画）に接続され、そして一つ以上の第２の電力結合パッドが第２のランド（あるいは細分化された場合、多数の第２のランド区画）に接続される。それによって、第１及び第２の電力結合パッドを第１及び第２の電力外部結合子にそれぞれ電気的に接続し、第１及び第２のコア回路の電力通路を形成する。
【００４４】
一つ以上の第３の電力結合パッドが第３のランド（あるいは細分化された場合、多数の第３のランド区画）に接続され、そして一つ以上の第４の電力結合パッドが第４のランド（あるいは細分化された場合、多数の第４のランド区画）に接続される。それによって、第３及び第４の電力結合パッドを第３及び第４の電力外部結合子にそれぞれ電気的に接続し、第３及び第４の入出力回路の電力通路を形成する。
【００４５】
第１及び第２のコア回路の電力通路がそれぞれ第１及び第２の導電面を通して接続し、第３及び第４のコア回路の電力通路がそれぞれ第３及び第４の導電面を通して接続するので、コア回路に対する電力は入出力回路に対する電力から減結合されている。電力的に減結合されているので、コアノイズと、同時スイッチングノイズによって誘発されたグランドバウンスとによって引き起こされる半導体ダイのコア回路及び（または）入出力回路におけるスイッチングの誤動作動作が最小化される。さらに、すべての電力通路が導電面を通して接続するので、信号通路及び電力通路の寄生インダクタンスが最小化されることはもちろんのこと、すべての電力通路のインピーダンスも最小化される。
【００４６】
一つ以上の第１の電力外部結合子が第１の電圧に接続し、一つ以上の第２の電力外部結合子が第２の電圧に接続することができる。一つ以上の第３の電力外部結合子が第３の電圧に接続し、一つ以上の第４の電力外部結合子が第４の電圧に接続することができる。第１及び第２の電圧は第１の電源から得られ、第３及び第４の電圧は第１の電源または第２の電源のいずれかから得られる。
【００４７】
一つの電源に接続されようと２つの電源に接続されようと、第１の電圧を第２の電圧に関して負、そして第３の電圧を第４の電圧に関して負にすることができる。２つの電源が使用された場合は、第１及び第３の電圧の（外部結合子で計測された）電圧差が実質的にゼロになるように、第１及び第３の電圧を実質的に同じに接続することができる。一方、第１の電圧を第２の電圧に関して正、そして第３の電圧を第４の電圧に関して正にすることができる。また２つの電源が使用された場合に、第２及び第４の電圧の（外部結合子で計測された）電圧差が実質的にゼロになるように、第２及び第４の電圧を実施的に同じに接続することができる。
【００４８】
一つの電源に接続されようと２つの電源に接続されようと、第１及び第２の電圧の間の（外部結合子で計測された）電圧差を実質的に第３及び第４の電圧の間の（外部結合子で計測された）電圧差に等しくできる。たとえば、第１及び第２の電圧の間の電圧差を４．５ボルトから５．５ボルトの間、第３及び第４の電圧の間の電圧差を４．５ボルトから５．５ボルトの間にすることができる。逆に、第１及び第２の電圧の間の（外部結合子で計測された）電圧差を実質的に第３及び第４の電圧の間の（外部結合子で計測された）電圧差と異なるようにするこができる。たとえば、第１及び第２の電圧の間の電圧差を４．５ボルトから５．５ボルトの間、第３及び第４の電圧の間の電圧差を２．５ボルトから４．０ボルトの間にすることができる。またこの逆にすることもできる。
【００４９】
熱伝導ダイパドルはパッケージ基板のダイ受け領域内に位置する。半導体ダイの不活性面を熱伝導性接着剤でダイパドルに取付けることができる。ダイパドルをダイ受け領域内からランド領域内に拡張し、単一ランド（あるいは２つ以上のランド区画）に接続するこができる。
【００５０】
また、ダイパドルをパッケージ基板の最高位面から最低位面を通る熱伝導路に熱的に接続できる。最低位面において、熱伝導路は熱的ラジエータと（または）熱的外部結合子のような熱シンク（thermal sink）が終点となる。
【００５１】
他のさらなる目的、特徴、そして利点は、開示の目的のために与えられた以下の本発明の好ましい実施形態の記述と添い付けの図面から明らかになる。
【００５２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら詳細に説明する。ただし図面において、同一要素は同じ番号が与えられており、類似の要素は同一番号と異なった添え字で代表されている。
【００５３】
図１、図２、図３、図４、図５、図６、及び図７を参照して、本発明の好ましい実施の一形態を説明する。図１、図２、及び図３は本発明を３つの異なった略切断立体図の中に示している。図１は、説明の便宜のために、伝導路によって視界が妨害されていない導電面を示している。図２はいかに双平面にある導電面の第１の組が伝導路と統合されているかを示している。図３はいかに双平面にある導電面の第２の組が伝導路と統合されているかを示している。
【００５４】
図４は本発明を略部分切除平面図の中に示しており、説明の便宜のために、そこでは半導体デバイスアセンブリ５００の四分の一区画５２、５３、５４が段々の深さに（すなわち、最高位面から最低位面にかけて）切り出されている。図５は本発明を平面図の中に示している。図６と図７は本発明を２つの略切除平面図の中に示している。図６は本発明を示しており、説明の便宜のために、第１の導電パタンを露にするために第１の誘電体層５０６ａが切り出されている。図７では、説明の便宜のために、第２の導電パタンを露にするために第１及び第２の誘電体層５０６ａ、５０６ｂが切り出されている。
【００５５】
半導体デバイスアセンブリ５００は半導体ダイ５０２とパッケージ基板５０４を有する。パッケージ基板５０４は、ランド５１１ａ〜ｄによって取り囲まれたダイ受け領域５１０を有する最高位面５０８と、最低位トレース５１８ａ〜ｅと外部結合子５２２ａ〜ｅ（これらは５ｄの四分の一区画５４に部分的示されている）を有する最低位面５２０を有する。ランド５１１ａ〜ｄはさらに信号最高位トレース５１２（これは図５には部分的に明らかに示されている）によって取り囲まれている。ランド５１１ａ〜ｄ、信号最高位トレース５１２、そして最低位トレース５１８ａ〜ｅは金合金と、アルミニウム合金、銅合金などから加工することができる。外部結合子５２２ａ〜ｅははんだボール突起（これは図示されている）、ピン（これは図示されていない）などとすることができる。
【００５６】
図４と図５に最もよく示されているように、第１、第２、第３、及び第４のランド５１１ａ〜ｄは各々多数の不連続区画に細分化することができる。多数のランド区画５１１ａ〜ｄは選択的に、ダイ受け領域５１０（これは図５の内側点線で囲まれた領域として表されている）を囲むランド領域５０９（これは図５の２つの点線で囲まれた輪状領域として表されている）内の単一のファイルリング（これは図５に最もよく示されている）に配列させることができる。信号最高位トレース５１２は選択的に、ランド領域５０９を囲むトレース領域５０７（これは図５の外側点線の外側領域として表されている）に配列させることができる。多数のランド区画５１１ａ〜ｄと多数の信号最高位トレース５１２は、パッケージ基板の最高位面５０８によってすべて互いに絶縁されている。
【００５７】
図１、図２、図３、及び５に最もよく示されているように、半導体ダイ５０２はダイ受け領域５１０の中のパッケージ基板５０４上に位置している。半導体ダイ５０２は、エポキシ５３２または他の有機的もしくは非有機的な接着剤を使用して、ダイ受け領域５１０の中のパッケージ基板５０４に機械的に取付けられる。
【００５８】
図５に最もよく示されているように、半導体ダイ５０２は（図示されていない）コア回路、（図示されていない）入出力回路、コア回路のための第１の電力結合パッド５１４ａ、コア回路のための第２の電力結合パッド５１４ｂ、入出力回路のための第３の結合パッド５１４ｃ、入出力回路のための第４の結合パッド５１４ｄ、そして信号結合パッド５１４ｅを有する。
【００５９】
第１、第２、第３、そして第４の電力結合パッド５１４ａ〜ｄ（明らかに示すため、たくさんあるこのような電力結合パッドの内、ただ少数だけが示されている）は、結合線５２６ａ〜ｄ（明らかに示すため、たくさんあるこのような結合線の内、ただ少数だけが示されている）を使用して、第１、第２、第３、そして第４のランド区画５１１ａ〜ｄ（図示を明らかにするために、たくさんあるこのようなランド区画の内、ただ少数だけが示されている）に一対一に接続される。
【００６０】
単一の電力結合パッドを単一のランド区画（図５において単一の電力結合パッド５１４ａが結合線５２６ａを使って単一のランド区画５１１ａに接続されているように）に接続し、あるいは２つ以上の電力結合パッドを単一のランド区画に（図５において２つ電力結合パッド５１４ｄが結合線５２６ｄを使って単一のランド区画５１１ｄに接続されているように）接続することができる。
【００６１】
ランド区画５１１ａ〜ｄを選択的に、リングの中に順次に配列させることができる。これは結合パッド５１４ａ〜ｅをランド区画５１１ａ〜ｄに相互接続するために使われる結合線５２６ａ〜ｄと信号最高位トレース５１２に最も適合する。図示されていないが、本発明の精神を越えることなく、ランド区画５１１ａ〜ｄを、結合線５２６ａ〜ｄに最も適合するように長さまたは幅のいずれかにおいて選択的にサイズ化することができると考えられる。さらに、ランド区画は、ある与えられた設計要求に対する設計に最も適合するように、不規則的な形状と寸法を持つことは可能である。
【００６２】
信号結合パッド５１４ｅ（明らかに示すため、たくさんあるこのような結合パッドの内、ただ少数だけが示されている）は通常、結合線５２６ｅ（明らかに示すため、たくさんあるこのような結合線の内、ただ少数だけが示されている）を使用して、それぞれ一対一に信号最高位トレース５１２（明らかに示すため、たくさんあるこのような信号最高位トレースの内、ただ少数だけが示されている）と結合する。
【００６３】
図１、図２、図３、図４、図５、及び図７に最もよく示されているように、半導体デバイスアセンブリ５００はさらに、３つの誘電体層５０６ａ、ｂ、ｃ（これは図１に最もよく示されている）と、第１及び第３の導電面５２４ａ、５２４ｃ（これは図５と図６に最もよく示され、図４の四分の一区画５２には部分的に示されている）を有する第１の導電面パタンと、そして第２及び第４の導電面５２４ｂ、５２４ｄ（これは図１と図６に最もよく示され、図４の四分の一区画５３には部分的に示されている）を有する第２の導電面パタンを有する。誘電体層５０６ａは、第１及び第３の導電面５２４ａ、５２４ｃからランド区画５１１ａ〜ｄと最高位トレース５１２を絶縁する。誘電体層５０６ｂは、第２及び第４の導電面５２４ｂ、５２４ｄから第１及び第３の導電面５２４ａ、５２４ｃを絶縁する。また誘電体層５０６ｃは、第２及び第４の導電面５２４ｂ、５２４ｄから最低位トレース５１８ａ〜ｅと外部結合子５２２ａ〜ｅを絶縁する。誘電体層５０６ａ、ｂ、ｃは、エポキシ、ポリイミド、ファイバグラスで補強されたプラスチック、セラミック、ＰＴＦＥなどから加工することができる。導電面は、金合金と、アルミニウム合金、銅合金などから加工することができる。
【００６４】
第１及び第３の導電面５２４ａ、ｃは互いに絶縁ギャップ５３０ａによって電気的に分離することができる。より好ましくは、第１の導電面５２４ａは、第３の導電面５２４ｃの中に、そしてそれによって囲まれた島である（これは図６に最もよく示されている）。同様に、第２及び第４の導電面５２４ｂ、ｄは互いに別の絶縁ギャップ５３０ｂによって電気的に分離することができる。より好ましくは、第２の導電面５２４ｂは、第４の導電面５２４ｄの中に、そしてそれによって囲まれた孤島である（これは図７に最もよく示されている）。
【００６５】
図２、図３及び図４に最もよく示されているように、信号を半導体ダイ５０２に送る、または半導体ダイ５０２から送られるために使用される各最高位トレース５１２は、信号伝導路５３８（明らかに示すために、たくさんあるこのような信号伝導路５３８の内、ただ１個だけが図２及び図３に示されている）によって、それぞれの最低位トレース５１８ｅと外部結合子５２２ｅに一対一に接続される。信号伝導路５３８は３つの誘電体層５０６ａ、ｂ、ｃを通過し、第３及び第４の導電面５２４ｃ、５２４ｄの中の電気的絶縁ホール５２８を通過する。
【００６６】
図２に最もよく示されているように、第１の導電面５２４ａは、最高位伝導路５３４ａを介してランド区画５１１ａに接続し、そして第１の導電面はまた、第１の電力結合子５１４ａを外部結合子５２２ａに接続する第１の電力通路を形成している最低位伝導路５３６ａを介して最低位トレース５１８ａに接続している。第２の導電面５２４ｂはまた、最高位伝導路５３４ｂを介して第２のランド区画５１１ｂに接続し、そして第２の導電面はまた、第２の電力結合子５１４ｂを外部結合子５２２ｂに接続する第２の電力通路を形成している最低位伝導路５３６ｂを介して最低位トレース５１８ｂに接続している。
【００６７】
図２及び図４に最もよく示されているように、最高位伝導路５３４ｂは第１の導電パタンの中にある絶縁ギャップ５３０ａを通過し、最低位伝導路５３６ａは第２の導電パタンの中にある絶縁ギャップ５３０ｂを通過する。図示されていないが、本発明の精神を越えることなく、第１及び第２の導電面５２４ａと５２４ｂは各々、それを経由して最高位伝導路５３４ｂと最低位伝導路５３６ａがそれぞれ通過できる絶縁ホール（これは絶縁ホール５２８と類似）を備えることができる。
【００６８】
互いに対向する二つの平面の関係にあって、誘電体層５０６ｂによって分離された第１及び第２の導電面５２４ａと５２４ｂは、第１の電圧が外部結合子５２２ａに加えられ、第２の電圧が外部結合子５２２ｂに加えられたときに電気的コンデンサを形成する導電面の第１の組を形成する。
【００６９】
図３に最もよく示されているように、第３の導電面５２４ｃは、最高位伝導路５３４ｃを介して第３のランド区画５１１ｃに接続し、そして第３の導電面はまた、第３の電力結合子５１４ｃを外部結合子５２２ｃに接続する第３の電力通路を形成している最低位伝導路５３６ｃを介して最低位トレース５１８ｃに接続している。第４の導電面５２４ｄは、最高位伝導路５３４ｄを介して第４のランド区画５１１ｄに接続し、第４の導電面はまた、第４の電力結合子５１４ｄを外部結合子５２２ｄに接続する第４の電力通路を形成している最低位伝導路５３６ｄを介して最低位トレース５１８ｄに接続している。
【００７０】
図３及び図４に最もよく示されているように、最高位伝導路５３４ｄは第１の導電パタンの中にある絶縁ギャップ５３０ａを通過し、最低位伝導路５３６ｃは第２の導電パタンの中にある絶縁ギャップ５３０ｂを通過する。図示されていないが、本発明の精神を越えることなく、第３及び第４の導電面５２４ｃと５２４ｄは各々、それを経由して最高位伝導路５２４ｄと最低位伝導路５２６ｃがそれぞれ通過できる絶縁ホール（これは絶縁ホール５２８に類似）を備えることができる。
【００７１】
互いに対向する二つの平面の関係にあって、誘電体層５０６ｂによって分離された第３及び第４の導電面５２４ｃと５２４ｄは、第３の電圧が外部結合子５２２ｃに加えられ、第４の電圧が外部結合子５２２ｄに加えられたときに電気的コンデンサを形成する導電面の第２の組を形成する。
【００７２】
信号伝導路５３８は、最高位伝導路５３４ａ〜ｄ、そして最低位伝導路ａ〜ｄはホールを貫いて配設され、金合金と、アルミニウム合金、銅合金などから加工することができる。
【００７３】
本実施態様に示されているように、ランド区画５１１ａ〜ｄをそれぞれ導電面５２４ａ〜ｄに接続することによって、半導体ダイ５０２のコア回路のための第１及び第２の電力結合パッド５１４ａ、５１４ｂは入出力回路のための第３及び第４の電力結合パッド５１４ｃ、５１４ｄから減結合される。これによって、ノイズによって引き起こされるスイッチングの誤動作が抑制される。図に示されていないが、また本発明の精神を離れることなく、コア回路のための第１及び第２の電力結合パッド５１４ａ、５１４ｂを選択的に第３、第４の導電面５２４ｃ、５２４ｄに接続し、入出力回路のための第３及び第４の電力結合パッド５１４ｃ、５１４ｄを選択的に第１、第２の導電面５２４ａ、５２４ｂに接続するということが考えられる。
【００７４】
図２及び図７では、最高位伝導路５３４ａ〜ｄが対応する最低位伝導路５３６ａ〜ｄの直上に並ぶように位置している（たとえば、最高位伝導路５３４ａは最低位伝導路５３６ａと共通な直線を分け合っている）（「通し伝導路（throughvias）」とし知られている）。一方、半導体デバイスアセンブリ７００では、最高位伝導路７３４ａ〜ｄは対応する最低位伝導路７３６ａ〜ｄの直上にならない状態で並ぶように位置している（たとえば、最高位伝導路７３４ａは最低位伝導路７３６ａと共通な直線を分け合っていない）（「盲伝導路（blind vias）」とし知られている）。本発明の精神に反することなく、パッケージ基板は図２に示されたような通し伝導路（たとえば、５３４ａ〜ｄと５３６ａ〜ｄ）と（図示されていない）盲伝導路の両方を持つことができると考えられる。
【００７５】
説明を簡単にするために、半導体デバイスアセンブリ５００は最低位伝導路５３６ａ〜ｄと同数の最高位伝導路５３４ａ〜ｄを有するものとして示されてきた。しかし、本発明の精神に反することなく、半導体デバイスパッケージ５０４は最低位伝導路５３６ａ〜ｄよりも多くの、同数の、あるいは少数の最高位伝導路５３４ａ〜ｄを有することができると考えられる。最高位伝導路５３４ａ〜ｄの数と配置は半導体ダイ上の電力結合子５１４ａ〜ｄの数と位置によって指定されることとなり（そしてそれゆえ、パッケージ基板５０４上のランド区画５１１ａ〜ｄの数と配置）、一方、最低位伝導路５３６ａ〜ｄの数と配置は外部システムの要求によって指定されることとなる。
【００７６】
説明を簡明にさせるために、半導体デバイスアセンブリ５００は、第１、第２、第３、そして第４の導電面５２４ａ〜ｄは実質的には正方形または凡そ正方形であるものとして示されてきたが、しかし本発明の精神に反することなく、導電面は正方形または方形に限定される必要はないと考えられる。
【００７７】
ここで図８及び図９を参照すると、本発明の他の側面が切除平面図の中に示されている。明らかに示すために、半導体デバイスアセンブリ６００における半導体ダイ、結合パッド、結合線、ランド区画、信号最高位トレース、最高位伝導路、最低位伝導路、信号伝導路、誘電体層、最低位トレース、そして外部結合子は、半導体デバイスアセンブリ５００における半導体ダイ５０２、結合パッド５１４ａ〜ｅ、結合線５２６ａ〜ｅ、ランド区画５１１ａ〜ｄ、信号最高位トレース５１２、最高位伝導路５３４ａ〜ｄ、最低位伝導路５３６ａ〜ｄ、信号伝導路５３８、誘電体層５０６ａ〜ｃ、最低位トレース５１８ａ〜ｄ、そして外部結合子５２２ａ〜ｅに同一的であると仮定する。図８は本発明の側面を示しており、明らかに示すために、第１の誘電体層５０６ａが第１の導電面を露にさせるために切除されている。図９は、第１及び第２の誘電体層５０６ａ、５０６ｂは第２の導電パタンを露にするために切除されていることを示している。
【００７８】
半導体ダイ５０２において、あるコア回路を他のコア回路から孤立させ、そして（または）ある入出力回路を他の入出力回路から孤立させることが望ましいので、双平面な第１及び第２の導電面５２４ａ、５２４ｂの組、そして（または）互いに対向する二つの平面の関係にある第３及び第４の導電面５２４ｃ、５２４ｄの組を互いに対向する二つの平面の関係にある部分面の組に電気的に細分化することができる。このような互いに対向する二つの平面の関係にある組によって、さらに入出力回路と（または）入出力回路にけるグランドバンスとノイズによって引き越されるスイッチングの誤作動が最小化される。
【００７９】
たとえば図８は、選択的に（第１及び第３の導電面５２４ａ、５２４ｃを電気的に分離する）絶縁ギャップ５３０ａを選択された導電面に拡張することによって、第１の導電面５２４ａがいかに電気的に分離した２つの部分面６５０、６５２に細分化でき、そして第３の導電面５２４ｃがいかに４つの分離した部分面６６０、６６２、６６４、６６６に細分化できるかを示したものである。図９は、選択的に絶縁ギャップ５３０ｂ（第１及び第３の導電面５２４ｂ、５２４ｄを電気的に分離する）を選択された導電面に拡張することによって、第２の導電面５２４ｂがいかに電気的に分離した２つの部分面６５４、６５６（それぞれ部分導電面６５０、６５２を有する双平面な組を形成する）に細分化でき、そして第４の導電面５２４ｄがいかに４つの分離した部分面６６８、６７０、６７２、６７４（それぞれ部分導電面６６０、６６２、６６４、６６６を有する双平面な組を形成する）に細分化できるかを示したものである。
【００８０】
本発明の精神に反することなく、双平面な第１と第２の導電面５２４ａ、５２４ｂの組と、双平面な第３と第４の導電面５２４ｃ、５２４ｄの組を部分導電面の２つ以上の双平面な組に細分化することできことが考えられる。これは本発明のある特定の応用に対して必要とされる。
【００８１】
［ＧＡＣ１］ 図１０及び図１１を参照すると、ここには本発明の他の側面が略切断立体図と略部分切除平面図の中にそれぞれ示されている。説明を簡明にするために、図１０は本側面の視界に妨げのない図を提供するため、最低位伝導路または信号伝導路を省略している。図１１は、本発明の略部分切除平面図である。ここには、説明の便宜のために、半導体デバイスアセンブリ７００の３つの四分の一区画７２、７３、そして７４が段々の深さに（すなわち、最高位面から最低位面にかけて）切り出されている。また、説明の便宜のため、半導体ダイ５０２と信号通路（すなわち、信号結合パッド５１４ｅ、信号結合線５２６ｅ、信号最高位トレース５１２、信号伝導路５３８、信号最低位トレース５１８ｅ、信号外部結合子５２２ｅ）は図１〜図７とそれに関する記述に示されたものと同一である。
【００８２】
ここで、半導体デバイスアセンブリ７００は第１、第２、第３、そして第４のランド７１１ａ〜ｄが他の配列をしていることを示している。半導体デバイスアセンブリ５００におけるように、第１、第２、第３、及び第４のランド７１１ａ〜ｄを各々多数の不連続区画に細分化する。半導体デバイスアセンブリ５００とは異なるが、第１及び第２のランドの区画７１１ａ、７１１ｂをダイ受け領域５０２を取り囲む第１の単一ファイルリング（これは図１１の四分の一区画７１の中では部分的に示されている）に配列させる。第３及び第４のランド区画７１１ｃ、７１１ｄを第１及び第２のランド区画７１１ａ、７１１ｂの第１の単一ファイルリングを同心円状に取り囲む第２の単一ファイルリング（これらは図１１の四分の一区画７１の中では部分的に示されている）に配列させることができる。半導体５０２上の第１、第２、第３、及び第４の電力結合パッド５１４ａ〜ｄは、結合線７２６ａ〜ｄによって、それぞれ第１、第２、第３、及び第４のランド区画７１１ａ〜ｄに接続される。第１、第２、第３、及び第４のランド区画７１１ａ〜ｄは、最高位伝導路７３４ａ〜ｄによって、導電面７２４ａ〜ｄに接続される。導電面７２４ａ〜ｄはさらに、（図１０には図示されていない）最低位伝導路７３６ａ〜ｄによって、それぞれ最低位トレース７１８ａ〜ｄと外部結合子７２２ａ〜ｄに接続される。
【００８３】
［ＧＡＣ２］  図１２及び図１３を参照すると、ここには本発明のさらに他の側面が略切断立体図と略部分切除平面図の中にそれぞれ示されている。説明を簡明にするために、図１２は本側面の視界に妨げのない図を提供するため、最低位伝導路または信号伝導路を省略している。図１３は、本発明の略部分切除平面図である。ここには、説明の便宜のために、半導体デバイスアセンブリ８００の３つの四分の一区画８２、８３、そして８４が段々の深さに（すなわち、最高位面から最低位面にかけて）切り出されている。また、説明の目的のため、半導体ダイ５０２と信号通路（すなわち、信号結合パッド５１４ｅ、信号結合線５２６ｅ、信号最高位トレース５１２、信号伝導路５３８、信号最低位トレース５１８ｅ、信号外部結合子５２２ｅ）は図１〜図７とそれに関する記述に示されたものと同一である。
【００８４】
ここで、半導体デバイスアセンブリ８００は第１、第２、第３、そして第４のランド８１１ａ〜ｄがさらに他の配列をしていることを示している。半導体デバイスアセンブリ７００におけるように、第１及び第２のランド８１１ａ、８１１ｂを各々多数の不連続区画に細分化し、ダイ受け領域５０２を取り囲む単一ファイルで区画化されたリング（これは図１３の四分の一区画８１の中では部分的に示されている）に配列させる。半導体デバイスアセンブリ７００とは異なるが、第３及び第４のランドの区画８１１ｃ、８１１ｄを、第１及び第２のランド８１１ａ、８１１ｂの単一ファイルで区画化されたリングを同心円状に取り囲む同心円状の区画化されなかったリング（これらは図１３の四分の一区画８１の中では部分的に示されている）に配列させる。
【００８５】
半導体５０２上の第１、第２、第３、及び第４の電力結合パッド５１４ａ〜ｄは、結合線８２６ａ〜ｄによって、それぞれ第１、第２、第３、及び第４のランド区画８１１ａ〜ｄに接続される。第１、第２、第３、及び第４のランド区画８１１ａ〜ｄは、最高位伝導路８３４ａ〜ｄによって、導電面８２４ａ〜ｄに接続される。導電面８２４ａ〜ｄはさらに、（図１２には図示されていない）最低位伝導路８３６ａ〜ｄによって、それぞれ最低位トレース８１８ａ〜ｄと外部結合子８２２ａ〜ｄに接続される。
【００８６】
図１４及び図１５を参照すると、ここには本発明のさらに他の側面が略切断立体図と略部分切除平面図の中にそれぞれ示されている。説明を簡明にするために、図１４は本側面の視界に妨げのない図を提供するため、最低位伝導路または信号伝導路を省略している。図１５は、本発明の略部分切除平面図である。ここには、説明の便宜のために、半導体デバイスアセンブリ９００の３つの四分の一区画９２、９３、そして９４が段々の深さに（すなわち、最高位面から最低位面にかけて）切り出されている。また、説明の便宜のため、半導体ダイ５０２と信号通路（すなわち、信号結合パッド５１４ｅ、信号結合線５２６ｅ、信号最高位トレース５１２、信号伝導路５３８、信号最低位トレース５１８ｅ、信号外部結合子５２２ｅ）は図１〜図７とそれに関する記述に示されたものと同一である。
【００８７】
半導体デバイスアセンブリ９００では、第１、第２、第３、そして第４のランド９１１ａ〜ｄがいっそう他の配列をしていることを示している。ここでは第１及び第２のランド９１１ａ、９１１ｂは、ダイ受け領域５０２を取り囲む同心円状の２つの連続リング（これは図１５の四分の一区画９１の中では部分的に示されている）である。第３及び第４のランド区画９１１ｃ、９１１ｄを各々多数の不連続区画に細分化し、第１及び第２のランド９１１ａ、９１１ｂを取り囲む単一のファイルで区画化されたリング（これは図１５の四分の一区画９１の中では部分的に示されている）に配列させる。
【００８８】
半導体５０２上の第１、第２、第３、及び第４の電力結合パッド５１４ａ〜ｄは、結合線９２６ａ〜ｄによって、それぞれ第１、第２、第３、及び第４のランド区画９１１ａ〜ｄに接続される。第１、第２、第３、及び第４のランド区画９１１ａ〜ｄは、最高位伝導路９３４ａ〜ｄによって、導電面９２４ａ〜ｄに接続される。導電面９２４ａ〜ｄはさらに、（図１４には図示されていない）最低位伝導路９３６ａ〜ｄによって、それぞれ最低位トレース９１８ａ〜ｄと外部結合子９２２ａ〜ｄに接続される。
【００８９】
図１６及び図１７を参照すると、ここには本発明のさらに他の側面が略切断立体図と略部分切除平面図の中にそれぞれ示されている。説明を簡明にするために、図１６は本側面の視界に妨げのない図を提供するため、最低位伝導路または信号伝導路を省略している。図１７は、本発明の略部分切除平面図である。ここには、説明の便宜のために、半導体デバイスアセンブリ１０００の３つの四分の一区画１０３、１０５、そして１０７が段々の深さに（すなわち、最高位面から最低位面にかけて）切り出されている。また、説明の便宜のため、半導体ダイ５０２と信号通路（すなわち、信号結合パッド５１４ｅ、信号結合線５２６ｅ、信号最高位トレース５１２、信号伝導路５３８、信号最低位トレース５１８ｅ、信号外部結合子５２２ｅ）は図１〜図７とそれに関する記述に示されたものと同一である。
【００９０】
半導体デバイスアセンブリ１０００では、第１、第２、第３、そして第４のランド１０１１ａ〜ｄがさらにいっそう他の配列をしていることを示している。ここでは第１、第２、第３、及び第４のランド１０１１ａ〜ｄは、ダイ受け領域５０２を取り囲む同心円状の４つの連続リング（これは図１７の四分の一区画１０１の中では部分的に示されている）である。
【００９１】
半導体５０２上の第１、第２、第３、及び第４の電力結合パッド５１４ａ〜ｄは、結合線１０２６ａ〜ｄによって、それぞれ第１、第２、第３、及び第４のランド区画１０１１ａ〜ｄに接続される。第１、第２、第３、及び第４のランド区画１０１１ａ〜ｄは、最高位伝導路１０３４ａ〜ｄによって、導電面１０２４ａ〜ｄに接続される。導電面１０２４ａ〜ｄはさらに、（図１６には図示されていない）最低位伝導路１０３６ａ〜ｄによって、それぞれ最低位トレース１０１８ａ〜ｄと外部結合子１０２２ａ〜ｄに接続される。
【００９２】
半導体デバイスアセンブリ５００、６００、７００、９００そして１０００は、そのランドリング配置が実質的に正方形、あるいは方形であるとして示されてきた。しかし、それが連続的であれ、あるいは区画化されたものであれ、本発明の精神を越えることなく、ランドリング配置は正方形、または方形、といった形状に限定されないと考えられる。
【００９３】
半導体デバイスアセンブリ５００、６００、７００、９００そして１０００は、すべて、それが区画化されてたものであれ、されていないものであれ、半導体ダイ５０２を囲む１つ以上のリングの中に第１、第２、第３、及び第４のランドがさまざまに配置してはいるもの、半導体ダイ５０２と信号最高位トレース５１２の間の領域を使用するという共通の特徴を持っている。これらの配置によって、半導体ダイをパッケージ基板に相互接続するために使用される結合線の長さがより短なものとなった。
【００９４】
第１、第２、第３、及び第４のランドは、そのランド間のピッチに問題はないので、半導体ダイ５０２により間近に位置することとなり、電力接続（たとえば、結合線５２６ａ〜ｄ、６２６ａ〜ｄ、７２６ａ〜ｄ、８２６ａ〜ｄ、９２６ａ〜ｄ、そして１０２６ａ〜ｄ）もより短いものとなった。さらに、第１、第２、第３、及び第４のランド（たとえば、５１１ａ〜ｄ、７１１ａ〜ｄ、８１１ａ〜ｄ、９１１ａ〜ｄ、１０１１ａ〜ｄ）を、第１、第２、第３、及び第４の結合パッド５１４ａ〜ｄに最も近づくように位置させることができる。
【００９５】
電力結合線がより短くなり、そして結合線がトレースではなくランドに接続するようになったため、第１、第２、第３、及び第４の電力結合パッド５１４ａ〜ｄと第１、第２、第３、及び第４の導電面（たとえば、５２４ａ〜ｄ、７２４ａ〜ｄ、８２４ａ〜ｄ、９２４ａ〜ｄ、１０２４ａ〜ｄ）との間の電気的接続は著しく短くなり、そして接続の際にトレースを利用したときよりも低いインピーダンスを得ることができる。
【００９６】
本発明によれば、信号結合線もより短くすることができる。すべての電力接続がトレースではなく、ランドを使用して実現されているので、パッケージ基板上のトレース数は減少する。トレース数とトレースピッチよっていかに間近にトレースを半導体ダイに近づけることができるかが決定されるので、トレース数が減少すると、トレースは半導体ダイにより近く接近することが許される。それによって、信号結合パッド５１４ｅを信号トレース５１２に接続させための結合線の長さは減少する。
【００９７】
本発明によれば、使用される結合線がより短くなることが許されるため、結合線の短絡あるいは破損によって不良となる半導体デバイスアセンブリの数を減少させることができ、生産量が増大する。
【００９８】
図１８及び図１９を参照すると、ここには本発明のさらに他の側面が略切断立体図と略部分切除平面図の中にそれぞれ示されている。説明の便宜のため、半導体デバイスアセンブリ６００における半導体ダイ（これはただ図１９に示されている）、結合パッド（これはただ図１９に示されている）、結合線（これはただ図１９に示されている）、ランド区画、信号最高位トレース、最高位伝導路、信号最低位トレース、信号伝導路、誘電体層、最低位トレース、そして外部結合子は、半導体デバイスアセンブリ５００（これは図１〜図７に示されている）における半導体ダイ５０２、結合パッド５１４ａ〜ｅ、結合線５２６ａ〜ｅ、ランド区画５１１ａ〜ｄ、信号最高位トレース５１２、最高位伝導路５３４ａ〜ｄ、信号最低位トレース５３６ａ〜ｄ、信号伝導路５３８、誘電体層５０６ａ〜ｃ、最低位トレース５１８ａ〜ｅ、そして外部結合子５２２ａ〜ｅと同一であると仮定する。
【００９９】
半導体デバイスアセンブリ１１００は、電気的及び熱的伝導性のある接地ダイパドル１１８０を示している。ダイパドル１１８０は銅合金、金合金、アルミニウム合金などから加工することができる。ダイパドル１１８０は一般的にパッケージ基板１１０４の最高位面５０８上のダイ受け領域を定義する。半導体ダイ５０２の不活性面１１８６は、エポキシなどのような熱伝導性接着剤１１３２を使ってダイパドル１１８０に接着させることができる。
【０１００】
半導体ダイパドル１１８０は選択的に（図示されていない）単一の区画化されないランドリング、またはそれと同一のランドの一つ以上の区画（５１１ｃのような区画）に取付けることができる。説明を簡明にするためであって限定ではないが、図１８及び図１９はランド区画５１１ｃに接続されたダイパドル１１８０を示している。しかしながら、ダイパドル１１８０は、たとえば５１１ｂと５１１ｃ双方のような２つ以上の異なるランドあるいはランド区画に接続することがない限りは、５１１ａ、５１１ｂ、または５１１ｃのようないずれか一つのランド、あるいはランド区画に選択的に接続することができる。
【０１０１】
ダイパドル１１８０をランド区画５１１ｃに接続することによって、半導体ダイ５０２で発生した熱を半導体ダイ５０２から熱伝導性接着剤１１３２を経由してランド区画５１１ｃに熱伝導させることができる。その後、その熱はランド区画５１１ｃから最高位伝導路５３４ｃを経由して導電面５２４ｃに伝導する。導電面５２４ｃでいくらかの熱が、熱吸い込み装置として作用する誘電体層５０６ａと５０６ｂに分散する。
【０１０２】
熱はまた、導電面５２４ｃから最低位伝導路５３６ｃ、最低位トレース５１８ｃ、そして外部結合子５２２ｃに伝導する。ここで熱は、熱吸い込み装置として作用する周囲の環境に放射し、伝導し、あるいは対流する。あるいはさらに、外部結合子５２２ｃに接続された、熱吸い込み装置として作用する外部システムに伝導する。
【０１０３】
熱的伝導路１１８２は、最高位面５０８から、導電面５２４ａと５２４ｂにある電気的絶縁ホールを通って、最低位面５２０に達する。熱的伝導路１１８２はパッケージ基板５０４の半導体ダイパドル１１８０と最低位面５２０に熱的に接続する。熱的伝導路１１８２は熱伝導ラジエータ１１８４と（または）熱外部結合子１１２２で終点となる。熱吸い込み装置として作用する熱伝導ラジエータ１１８４は放射、伝導、対流によって熱を周囲の環境に分散させることができる。熱外部結合子１１２２は、それに接続された、熱吸い込み装置として作用する外部システムへの熱伝導によって熱を分散させることができる。
【０１０４】
本発明によれば、それ自身に本来備わっている他のものはもちろん、上記目的を実行し、上記最終物及び利点を獲得することができる。本発明の現時点で好ましい、また最も好ましいとされる実施形態は、開示、構成の詳細における数々の変更に対して与えられてきたものであるが、その部分部分の相互連結及び改作は当業者にとって明らかで、本発明の精神や請求範囲の諸項の範囲内にある。
【０１０５】
【発明の効果】
以上述べたような本発明によれば、以下の如き効果を得ることができる。すなわち、専用の信号通路とコア回路及び入出力回路双方との間のパッケージ基板寄生インダクタンスを最小化し、半導体ダイのコア回路と（または）入出力回路におけるスッチングの誤作動を最小化し、コア回路及び入出力回路が実質的に同一の電圧または異なった電圧を有する電源に最小の電力通路インピーダンスで接続されることを可能にし、さらに、最終的な半導体デバイスアセンブリにおける必要なトレースの最小数と結合線の最小長とを両方とも維持しながら、増大した数の半導体ダイの結合パッドがパッケージ基板に電気的に相互接続されることを可能にすることができる半導体デバイスパッケージを提供できる。また、半導体電力結合パッドがパッケージ基板環状領域に接続され、半導体ダイの信号結合パッドがパッケージ基板トレースに接続された半導体デバイスアセンブリを提供することができる。また、少なくとも３つの誘電体層（入出力回路とコア論理に対して最適化された最大の電気的能力を実現するために必要とされる最小数の誘電体層）と、パッケージ基板環状領域に接続された導電電力面の２つ以上の組とを有するパッケージ基板を持つ半導体アセンブリを提供することができる。また、パッケージ基板上にあるすべての最高位トレースが半導体ダイ上の信号結合パッドに接続するために利用される半導体デバイスアセンブリを提供することがでる。また、結合線の長さを短く保つことによって電力通路のインピーダンスの低い半導体デバイスアセンブリを提供することができる。また、半導体ダイのコア回路の電力通路が双平面の関係にある導電電力面の第１の組に接続され、半導体ダイの入出力回路の電力通路が双平面の関係にある導電電力面の第２の組に接続され、そのことによってコア回路電力通路と入出力回路電力通路の双方に関するインピーダンスがさらに最小化される半導体デバイスアセンブリを提供することができる。また、半導体ダイのコア回路と（または）入出力回路内のグランドバウンアスによって誘発されるスイッチング誤動作が最小化されるパッケージ基板を備えた半導体デバイスアセンブリを提供することができる。また、パッケージ基板のランドリングと（または）区画化されたリングパタンによって、半導体ダイの電力結合パッドの結合線によるパッケージ基板のランドへの接続をより弾力的にすることができる。また本発明によれば、半導体ダイのコア回路をある電位を持った第１の電源に接続し、入出力回路を第１の電源と等しいまたは異なった電位を持った別の電源に接続することができる。また、電力は導電面の一組を経由して半導体ダイのコア回路に供給され、導電面の別の一組を経由して入出力回路に供給される。これによって入出力回路をコア回路から減結合させることができ、ノイズによって引き起こされるスイッチングの誤動作を最小化させることができる。コア回路と入出力回路に同一の電力または別々の電力を供給することが可能となる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る半導体デバイスアセンブリの断面図である。
【図２】  本発明の別の実施形態に係る半導体デバイスアセンブリの断面図である。
【図３】  本発明のさらに別の実施形態に係る半導体デバイスアセンブリの断面図である。
【図４】  本発明の実施形態に係る半導体デバイスアセンブリの一部を切欠して示す平面図である。
【図５】  本発明の一実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図６】  本発明の別の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図７】  本発明のさらに別の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図８】  本発明の他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図９】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１０】  本発明の他の実施形態に係る半導体デバイスアセンブリの断面図である。
【図１１】  本発明の他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１２】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリの断面図である。
【図１３】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１４】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリの断面図である。
【図１５】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１６】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリの断面図である。
【図１７】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１８】  本発明のさらに別の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１９】  本発明のさらに別の実施形態に係る半導体デバイスアセンブリの断面図である。
【図２０】  従来の半導体デバイスアセンブリの断面図である。
【図２１】  従来の別の半導体デバイスアセンブリの断面図である。
【図２２】  従来の別の半導体デバイスアセンブリを概略的に示す平面図である。
【図２３】  従来の別の半導体デバイスアセンブリの断面図である。
【図２４】  従来のさらに別の半導体デバイスアセンブリの断面図である。
【符号の説明】
５００ 半導体デバイスアセンブリ
５０２ 半導体ダイ
５０４ パッケージ基板
５０６ａ〜ｄ 誘電体層
５０８ 最高位面
５１１ａ〜ｅ ランド
５１２ 最高位トレース
５１４ａ〜ｄ 電力結合パッド
５１４ｅ 信号結合パッド
５２０ 最低位面
５２４ａ〜ｄ 導電面
１１８０ ダイパドル
【図１】
0004550173.tif 000002
【図２】
0004550173.tif 000003
【図３】
0004550173.tif 000004
【図４】
0004550173.tif 000005
【図５】
0004550173.tif 000006
【図６】
0004550173.tif 000007
【図７】
0004550173.tif 000008
【図８】
0004550173.tif 000009
【図９】
0004550173.tif 000010
【図１０】
0004550173.tif 000011
【図１１】
0004550173.tif 000012
【図１２】
0004550173.tif 000013
【図１３】
0004550173.tif 000014
【図１４】
0004550173.tif 000015
【図１５】
0004550173.tif 000016
【図１６】
0004550173.tif 000017
【図１７】
0004550173.tif 000018
【図１８】
0004550173.tif 000019
【図１９】
0004550173.tif 000020
【図２０】
0004550173.tif 000021
【図２１】
0004550173.tif 000022
【図２２】
0004550173.tif 000023
【図２３】
0004550173.tif 000024
【図２４】
0004550173.tif 000025