(57)【特許請求の範囲】
【請求項１】
基板上に下部電極及び強誘電体膜を積層する工程と、
前記強誘電体膜上にキャパシタ形状に相当する第１のマスクを形成する工程と、
前記第１のマスクを用いてエッチングすることにより、前記強誘電体膜及び下部電極をキャパシタ形状に加工する工程と、
前記キャパシタ形状への加工後に、前記基板上に前記第１のマスクを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第２のマスクを形成する工程と、
前記第２のマスクを用いてエッチングすることにより、前記層間絶縁膜及び第１のマスクに開口を形成し、該開口内に前記強誘電体膜の上面の一部を露出させる工程と、
前記開口内に導電材料を埋め込んで上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを用いたＦｅＲＡＭ（Ferroelectric Random Access Memory）やＭＥＭＳ（Micro Electrical Mechanical Systems）等の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）の高集積化に伴いキャパシタ容量が限界に近づいており、これを打ち破るものとして、強誘電体キャパシタを用いたＦｅＲＡＭ等の不揮発性半導体メモリが開発されている。この種の半導体メモリにおいては、更なる高集積化のために、強誘電体キャパシタを作製するためのプロセスとして、１マスク（１ＰＥＰ）による一括加工強誘電体キャパシタ形成が必須となる。
【０００３】
しかしながら、強誘電体キャパシタに用いられる電極材料、特に貴金属（Ｐｔ，Ｉｒ）で形成される電極材料の揮発性は著しく乏しく、ＲＩＥ法による一括加工キャパシタ形成の際には上部−下部電極間に金属残渣が形成されやすい。この残渣はキャパシタリークを誘引し、不良ビットや不良チップを増大させ、製品歩留まりを低下させることになる。
【０００４】
参考のために、図８に従来の強誘電体キャパシタの構成を示す。なお、図中の１０はＳｉ基板、１１は層間絶縁膜、１２はプラグ電極、２０…スイッチング用トランジスタ、２１はゲート絶縁膜、２２はゲート電極、２３はソース領域、２４はドレイン領域、３０は強誘電体キャパシタ、３１は下部電極、３２は強誘電体膜、３３は上部電極、４１はマスク、４２は残渣を示している。
【０００５】
このように、強誘電体キャパシタを用いたＦｅＲＡＭにおいては、下部電極，強誘電体キャパシタ，及び上部電極からなる強誘電体キャパシタを一括加工により作製する際に金属残渣が発生し、これがキャパシタリークを誘引し、不良ビットや不良チップを増大させる要因となっていた。また、上記の問題はＦｅＲＡＭ等の不揮発性半導体メモリに限るものではなく、強誘電体キャパシタを用いた各種の半導体装置に関して同様に言えるものである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、下部電極，強誘電体キャパシタ，及び上部電極からなる強誘電体キャパシタを一括加工により作製することができ、且つキャパシタリークをより低減することができ、素子特性の向上を一層はかる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様は、半導体装置の製造方法であって、基板上に下部電極及び強誘電体膜を積層する工程と、前記強誘電体膜上にキャパシタ形状に相当する第１のマスクを形成する工程と、前記第１のマスクを用いてエッチングすることにより、前記強誘電体膜及び下部電極をキャパシタ形状に加工する工程と、前記キャパシタ形状への加工後に、前記基板上に前記第１のマスクを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜上に第２のマスクを形成する工程と、前記第２のマスクを用いてエッチングすることにより、前記層間絶縁膜及び第１のマスクに開口を形成し、該開口内に前記強誘電体膜の上面の一部を露出させる工程と、前記開口内に導電材料を埋め込んで上部電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、強誘電体キャパシタの強誘電体膜の側壁面を後退させることにより、下部電極，強誘電体膜，及び上部電極からなる強誘電体キャパシタを一括加工プロセスによって形成しても、金属残渣の影響を無くすことができる。従って、キャパシタリークを低減することができ、素子特性の向上をはかることができる。
【００１２】
また、本発明によれば、強誘電体膜及び下部電極と同時に上部電極を加工するのではなく、マスクを用いて強誘電体膜及び下部電極を加工した後に、マスクに設けた開口内に導電材料を埋め込むことにより上部電極を形成することにより、金属残渣の影響を無くすことができる。これによっても、キャパシタリークを低減することができ、素子特性の向上をはかることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。
【００１５】
Ｓｉ基板１０上にゲート絶縁膜２１を介してゲート電極２２を形成し、ゲート電極２２をマスクにソース領域２３及びドレイン領域２４を形成することにより、スイッチング用のトランジスタ２０が形成されている。
【００１６】
基板上１０に、トランジスタ２０を覆うように層間絶縁膜１１が形成され、この層間絶縁膜１１にトランジスタ２０のドレイン領域２４と接続するためのプラグ電極１２が埋め込み形成されている。層間絶縁膜１１の一部に、下部電極３１，強誘電体膜３２，及び上部電極３３からなる強誘電体キャパシタ３０が、プラグ電極１２に接するように形成されている。下部電極３１は、ＴｉＡｌＮ又はＴｉ／Ｉｒ／ＩｒＯ2 ／Ｔｉ／Ｐｔ／Ｔｉ層で形成されているが、図ではＴｉＡｌＮ又はＴｉ層３１ａ，Ｉｒ層３１ｂ，ＩｒＯ2 層３１ｃ，Ｐｔ層３１ｄのみを示している。強誘電体膜３２はＰＺＴで形成されている。上部電極３３は、ＳｒＲｕＯ3 ／ＩｒＯ2 で形成されているが、図ではＩｒＯ2 層のみを示している。
【００１７】
ここで、強誘電体キャパシタ３０の各層は、ＳｉＯ2 等のハードマスク４１を用いたドライエッチングにより加工されている。そして、強誘電体キャパシタ３０の側壁には、ドライエッチングによる金属残渣４２が残っている。
【００１８】
ここまでの基本構成は、従来装置と同様であるが、本実施形態ではこれに加え、強誘電体膜３２の側壁面をサイドエッチングすることにより、強誘電体膜３２の側壁を後退させている。このサイドエッチングに伴い、強誘電体膜３２の側面の残渣４２も除去されている。
【００１９】
即ち、本実施形態の特徴は、下部電極３１，強誘電体膜３２，及び上部電極３３で構成される強誘電体キャパシタ３０において、強誘電体膜３２の側壁部が凹形状に窪んでいることである。これは、前記図８図で示したキャパシタ側壁残渣４２を、強誘電体膜３２の側部において除去した構造になっている。以下、本実施形態のＦＥＲＡＭの製造方法について説明する。
【００２０】
Ｓｉ基板１０上に、スイッチング用トランジスタ２０、層間絶縁膜１１、プラグ電極１２を形成した後、プラグ部上方に下部電極膜（ＴｉＡｌＮ又はＴｉ／Ｉｒ／ＩｒＯ2 ／Ｔｉ／Ｐｔ／Ｔｉ／ＳｒＲｕＯ3 ）、強誘電体膜（ＰＺＴ）、上部電極膜（ＳｒＲｕＯ3 ／ＩｒＯ２）を順次積層した。
【００２１】
次いで、上部電極膜上にキャパシタ加工のためのハードマスク４１を形成する。本実施形態では、高温エッチングを適用するため、マスク４１としてはＳｉＯ2 膜を用いた。ハードマスクの候補としては、ＳｉＯ2 ，ＳｉｘＮｙ，ＳｉＯ2 ／Ａｌ2 Ｏ3 ，Ａｌ2 Ｏ3 ，ＳｉＯ2 ／ＴｉＡｌＮ／Ａｌ2 Ｏ3 構造及びその組み合わせが適している。
【００２２】
ＳｉＯ2 マスク４１を形成した後、このマスク４１を用いて上部電極膜／強誘電体膜／下部電極膜のエッチング加工を行い、強誘電体キャパシタ３０を形成した。この際、しばしば、強誘電体キャパシタ３０の側壁にＰｔ，Ｉｒ電極材料の残渣が形成される。これは、キャパシタリークの発生を招き、製品歩留まり低下を誘引した。
【００２３】
この残渣を除去するために本実施形態では、強誘電体キャパシタ３０の側壁の等方エッチングを行った。ここでは、ドライエッチング法を用いて強誘電体側壁にエッチングを行い、残渣源の除去を行った。適用したガスとしては、塩素系，フッ素系，或いは還元系のガス（Ｃｌ2 ，ＢＣｌ3 ，ＣＦ4 ，ＣＯなど）である。また、残渣が多い場合は、前記ガスにＡｒ等の不活性ガスを加え、残渣源をおおまかに除去した後に、強誘電体キャパシタ側壁のエッチングを行うと良い。また、ＣＤＥ法も適しているが、手法に関してはこの限りでない。このエッチングにより、特に強誘電体膜３２の側壁面がエッチングされ、強誘電体膜３２の側壁面が後退してくぼみが形成された。
【００２４】
本発明者らは、強誘電体膜３２におけるくぼみの深さｄ、即ち上部電極３３からの段差ｄとキャパシタリーク電流との関係を調べた。この結果を、図２に示す。図２に示すように、１ｎｍのくぼみを形成することによりキャパシタリーク電流を１０-3Ａ／ｃｍ2 以下に低減できた。また、３ｎｍ以上のくぼみを形成することで１０-6Ａ／ｃｍ2 以下のリーク電流を達成できることを見出した。このリーク電流値自体はキャパシタ材料により絶対値自体は異なるが、強誘電体キャパシタ側壁にくぼみを形成することによりリークの低減が可能となる。
【００２５】
くぼみの形状は、形成の手法により異なるが、前述のドライエッチング手法或いはＣＤＥ法を用いた場合は、“凹形状”になり、この形状で良好なキャパシタ特性が得られた。また、くぼみの絶対値（段差ｄ）とキャパシタ分極量との関係を調べたところ、図３に示す結果が得られた。段差ｄが、キャパシタ基本セルの最初寸法Ｔの１０％を超えると（ＴＥ＝１×１μｍ2 の大きさの場合は１００ｎｍを超えると）、キャパシタ特性が著しく劣化した。即ち、上記範囲内の構造設計が、リーク電流低減及びキャパシタ分極特性の保持には必要となる。
【００２６】
このように本実施形態では、強誘電体キャパシタ３０の強誘電体膜３２の側壁面が上部電極３３の側壁面よりも後退していることを特徴としている。但し、強誘電体キャパシタ３０の側壁エッチング時に、強誘電体膜３２のみではなく上部電極３３の一部も除去される場合がある。従って、より厳密には、強誘電体膜３２の厚さ方向と直交する方向の寸法が上部電極３３のそれよりも短いものであればよい。即ち、強誘電体膜３２の最小幅が上部電極３３の最小幅よりも短いものであればよい。
【００２７】
次に、前記側壁面がエッチングされた強誘電体キャパシタ３０に対して、側壁保護膜を形成する。ここでは、ＡＬＤ法、スパッタ法、若しくは両方を用いてＡｌ2 Ｏ3 膜を１０〜５０ｎｍ堆積させた。この他、ＺｒＯ2 膜、ＳｉＯ2 膜、ＳｉｘＮｙ膜，ＳｉＡｌｘＯｙ膜及びその組み合わせもその候補である。側壁保護膜を堆積後、必要に応じて高温酸素アニールを行うと強誘電体キャパシタの分極特性が改善した。この保護膜により、層間絶縁膜のダメージを抑制できる。
【００２８】
メタル配線まで形成した本実施形態の強誘電体メモリの構造を、図４を示す。図中の５１は側壁保護膜、５２は電極プラグ、５３はメタル配線を示している。
【００２９】
このように本実施形態によれば、強誘電体キャパシタ３０の強誘電体膜３２の側壁面をドライエッチングによって後退させることにより、上部電極３３と下部電極３１との間の残渣による電気的ショートを遮断することができる。従って、下部電極３１，強誘電体膜３２，及び上部電極３３を一括加工プロセスによって加工しても、金属残渣４２の影響を無くすことができる。即ち、キャパシタリークを低減することができ、素子特性の向上をはかることができる。
【００３０】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わるＦｅＲＡＭの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３１】
Ｓｉ基板１０上にゲート絶縁膜２１を介してゲート電極２２を形成し、ゲート電極２２をマスクにソース領域２３及びドレイン領域２４を形成することにより、スイッチング用のトランジスタ２０が形成されている。
【００３２】
基板上１０に、トランジスタ２０を覆うように層間絶縁膜１１が形成され、この層間絶縁膜１１にトランジスタ２０のドレイン領域２４と接続するためのプラグ電極１２が埋め込み形成されている。層間絶縁膜１１の一部に、下部電極３１，強誘電体膜３２，及び上部電極３５からなる強誘電体キャパシタ３０が、プラグ電極１２に接するように形成されている。下部電極３１は、ＴｉＡｌＮ又はＴｉ／Ｉｒ／ＩｒＯ2 ／Ｔｉ／Ｐｔ／Ｔｉ層で形成されているが、図ではＴｉＡｌＮ又はＴｉ層３１ａ，Ｉｒ層３１ｂ，ＩｒＯ2 層３１ｃ，Ｐｔ層３１ｄのみを示している。強誘電体膜３２はＰＺＴで形成されている。上部電極３３は、ＳｒＲｕＯ3 ／ＩｒＯ2 で形成されているが、図ではＩｒＯ2 層のみを示している。
【００３３】
ここで、強誘電体キャパシタ３０の下部電極３１及び強誘電体膜３２は、ＳｉＯ2 等のハードマスク６１を用いたドライエッチングにより加工されている。そして、マスク６１には開口が設けられ、この開口を埋め込むように上部電極３５が形成されている。また、強誘電体キャパシタ３０の側壁には、エッチング残渣４２が残っている。
【００３４】
即ち、本実施形態の特徴は、下部電極３１，強誘電体膜３２，及び上部電極３５で構成される強誘電体キャパシタ３０において、上部電極３５がマスク６１の開口内に埋め込み形成されていることである。この構造によって、キャパシタ側壁残渣の影響を排除している。以下、本実施形態の製造プロセスを、図６を参照して説明する。
【００３５】
まず、図６（ａ）に示すように、Ｓｉ基板１０上に、スイッチング用トランジスタ２０、層間絶縁膜１１、プラグ電極１２を形成した後、プラグ部上方に下部電極膜（ＴｉＡｌＮｏｒＴｉ／Ｉｒ／ＩｒＯ２／Ｔｉ／Ｐｔ／Ｔｉ／ＳｒＲｕＯ３）、強誘電体膜（ＰＺＴ）で構成される構造を作製する。続いて、強誘電体膜３２上に所望のキャパシタ形状に相当するハードマスク（第１のマスク）６１を形成する。第１のマスク６１としては、本実施形態では高温エッチングを適用するため、Ａｌ2 Ｏ3 膜を用いた。ハードマスクの候補としては、ＳｉＯ2 ，ＳｉｘＮｙ，ＳｉＯ2 ／Ａｌ2 Ｏ3 ，Ａｌ2 Ｏ3 ，ＳｉＯ2 ／ＴｉＡｌＮ／Ａｌ2 Ｏ3 構造及びその組み合わせが適している。
【００３６】
Ａｌ2 Ｏ3 マスク６１を形成した後、このマスク６１を用いて強誘電体膜３２及び下部電極３１をドライエッチングにより加工形成する。この際、テーパー角度が７０度以上になると下部電極材料の残渣が側壁に形成されやすいが、この段階では上部電極は形成されておらず、キャパシタリークの可能性は構造上無い。上記のエッチング終了後、ＡＬＤ法，スパッタ法，若しくは両方を用いて側壁保護膜５１としてＡｌ2 Ｏ3 膜を２０ｎｍ堆積させた。側壁保護膜５１としては、この他に、ＳｉｘＮｙ，ＺｒＯ2 膜，若しくはＳｉＡｌｘＯｙ膜、又はこれらの組み合わせを用いても良い。この側壁保護膜５１により、後に形成する層間絶縁膜のダメージを抑制できる。
【００３７】
次いで、側壁保護膜５１上に層間絶縁膜５５を堆積した後、層間絶縁膜５５の表面を平坦化する。続いて、層間絶縁膜５５上に、強誘電体キャパシタの面積よりも小さい面積の穴を有する第２のマスク６２を形成する。第２のマスク６２は、例えばレジスト膜にフォトリソグラフィプロセスにより開口を形成したものである。
【００３８】
次いで、図６（ｂ）に示すように、第２のマスク６２を用いて、ＲＩＥにより層間絶縁膜５５及び第１のマスク６１に開口を設ける。この開口を設ける際、層間絶縁膜５５であるＳｉＯ2 と第１のマスク６１であるＡｌ2 Ｏ3 ではエッチング選択比があるため、Ａｌ2 Ｏ3 マスク部分でエッチングを停めやすい。従って、第１のマスク６１でエッチングを一旦停めた後、コリン溶液等を用いて、第１のマスク６１に強誘電体膜３２に達する開口を形成しても良い。また、ＲＩＥで層間絶縁膜５５及び第１のマスク６１を連続してエッチングし、強誘電体膜３２まで穴を開けても良い。
【００３９】
次いで、第２のマスク６２を除去した後に、上部電極３５としてＳＲＯ／ＩｒＯ2 電極をＣＶＤ法或いはスパッタ法などで埋め込み形成し、続いてＣＭＰ等により上部電極材料の平坦化を行う。その後、層間絶縁膜５５上にコンタクト部に形成された上部電極部上につながる配線５３を形成することによって、前記図５に示す構造が得られる。
【００４０】
なお、図５の構成は、上部電極材料を埋め込み、平坦化工程を実施した後に、コンタクト部に形成された上部電極部上に配線を形成する構造である。これに対して、図７に示すように、上部電極材料自体を主配線若しくはローカル配線として用いることも可能である。この場合、層間絶縁膜５５及び第１のマスク６１の開口を埋め込むように層間絶縁膜５５上に上部電極３６を形成し、層間絶縁膜５５上では上部電極３６を配線パターンに加工すればよい。
【００４１】
このように本実施形態によれば、上部電極３５を強誘電体膜３２及び下部電極３１と同時に加工するのではなく、マスク６１を用いて強誘電体膜３２及び下部電極３１を加工した後に、マスク６１に設けた開口内に導電材料を埋め込むことにより上部電極３５を形成することにより、上部電極３５と下部電極３１との間の残渣による電気的ショートを遮断することができる。従って、金属残渣の影響を無くし、キャパシタリークを低減することができ、素子特性の向上をはかることができる。また、ＰＥＰ数も一括加工キャパシタ形成と変わらない。
【００４２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１の実施形態では、強誘電体キャパシタへの加工のためのエッチング後に、残渣除去のためのエッチングを行ったが、この残渣除去のためのエッチングをキャパシタ加工のためのエッチングと同時に行っても良い。さらに、強誘電体キャパシタを構成する強誘電体及び電極の材料は、仕様に応じて適宜変更可能である。
【００４３】
また、本実施形態の構造は、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端を接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」に限るものではなく、強誘電体キャパシタを用いた各種のメモリに適用することができる。さらに、必ずしもメモリに限るものではなく、強誘電体キャパシタを機能素子として用いる半導体装置、例えばＭＥＭＳなどにも応用できる。
【００４４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図２】強誘電体膜におけるくぼみの深さｄとキャパシタリーク電流との関係を示す特性図。
【図３】くぼみの絶対値（段差ｄ）とキャパシタ分極量との関係を示す特性図。
【図４】メタル配線まで形成した本実施形態のＦｅＲＡＭの構造を示す断面図。
【図５】第２の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図６】第２の実施形態に係わるＦｅＲＡＭの製造工程を示す断面図。
【図７】第２の実施形態の変形例を示す断面図。
【図８】従来のＦｅＲＡＭのセル構造を示す断面図。
【符号の説明】
【００４６】
１０…Ｓｉ基板
１１，５５…層間絶縁膜
１２…プラグ電極
２０…スイッチング用トランジスタ
２１…ゲート絶縁膜
２２…ゲート電極
２３…ソース領域
２４…ドレイン領域
３０…強誘電体キャパシタ
３１…下部電極
３２…強誘電体膜
３３，３５，３６…上部電極
４１…マスク
４２…金属残渣
５１…側壁保護膜
５２…電極プラグ
５３…配線
６１…第１のマスク
６２…第２のマスク
【図１】
0004445446.tif 000002
【図２】
0004445446.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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