(57)【特許請求の範囲】
【請求項１】
異なる放送方式あるいは同じ放送方式のデジタル放送の２つの受信信号を受信する受信装置であって、
前記２つの受信信号の一方を入力して復調した復調データとこの復調データに同期したタイミングクロックを出力する第１の復調部と、
前記２つの受信信号の他方を入力して復調した復調データとこの復調データに同期したタイミングクロックを出力する第２の復調部と、
前記第１，第２の復調部より出力された２つのタイミングクロックを個々に入力して、前記２つのタイミングクロックの速度に応じた第１の速度と第２の速度のタイミングクロックを生成して出力するとともに、前記２つの復調データを多重するための制御信号を出力するクロック生成部と、
前記第１，第２の復調部から出力された復調データを、前記クロック生成部より出力された制御信号に基づいてバイト単位で多重する多重部
を備えたことを特徴とする受信装置。
【請求項２】
請求項１に記載の受信装置であって、
前記第１，第２の復調部より出力された２つの復調データと２つのタイミングクロックより、高速なタイミングクロックとそれに同期した高速復調データ、低速なタイミングクロックとそれに同期した低速復調データを選択し出力する第１選択部を備える。
【請求項３】
請求項２に記載の受信装置であって、
前記第１，第２の復調部から出力されたタイミングクロックから各々の速度を比較し、どちらのクロックが高速であるかを判定し、その判定結果を制御信号として前記第１選択部へ出力する速度判定部を備え、
前記第１選択部は、前記速度判定部から出力された制御信号に基づいて、高速なタイミングクロックとそれに同期した高速復調データ、低速なタイミングクロックとそれに同期した低速復調データを選択する。
【請求項４】
請求項３に記載の受信装置であって、
前記速度判定部として、
前記第１，第２の復調部より出力された２つのタイミングクロックのクロック数をそれぞれ計数し、所定の周期で初期化信号を出力するとともに、何れか一方の前記初期化信号の出力により共に初期化される第１，第２のクロック計数部と、
前記第１，第２のクロック計数部よりそれぞれ出力された第１、第２の初期化信号を入力し、前記第１選択部へ出力する制御信号として、前記第１の初期化信号出力が先にまたは同時に入力された場合、第１の論理値を出力し、前記第２の初期化信号が先に入力された場合、前記第１の論理値の反転値を出力する識別部
を備える。
【請求項５】
請求項２〜請求項４のいずれか１項に記載の受信装置であって、
前記クロック生成部は、前記第１選択部より出力された高速なタイミングクロックをそのまま高速タイミングクロックとして出力し、
前記第１選択部より出力された２つの高速なタイミングクロックと低速なタイミングクロックの同時立ち上がりを検出し、立ち上りが同時刻であるとき第２の論理値を出力し、異なる場合に前記第２の論理値の反転値を出力するエッジ検出部と、
前記第１選択部より出力された低速なタイミングクロックを遅延して出力する遅延部と、
前記第１選択部より出力された低速なタイミングクロックと前記遅延部により遅延された低速なタイミングクロックを入力し、前記エッジ検出部より出力された前記第２の論理値であれば、前記遅延部により遅延された低速なタイミングクロックを選択し、前記第２の論理値の反転値であれば、前記第１選択部より出力された低速なタイミングクロックを選択し、低速タイミングクロックとして出力する第２選択部と、
前記高速タイミングクロックと前記第２選択部より出力された低速タイミングクロックを入力し、前記多重部へ出力する２つの復調データを多重するための制御信号として、前記高速タイミングクロックが立ち上がると第３の論理値を出力し、前記低速タイミングクロックが立ち上がると前記第３の論理値の反転値を出力し、立ち上がりが存在しないと値を保持する制御信号生成部
を備える。
【請求項６】
異なる放送方式あるいは同じ放送方式のデジタル放送の２つの受信信号を受信する受信装置であって、
前記２つの受信信号をそれぞれ入力し、その復調データとこれら復調データに各々同期したタイミングクロックを出力する第１，第２の復調部と、
前記第１，第２の復調部より出力されたタイミングクロックのうち高速なタイミングクロックを高速タイミングクロックとして出力し、前記高速タイミングクロックの一部をマスクして、もう一方の低速なタイミングクロックと平均周波数が等しく前記高速なタイミングクロックと同期したクロックを低速タイミングクロックとして生成して出力するクロック生成部と、
前記第１，第２の復調部から出力された復調データを、前記クロック生成部より出力された低速タイミングクロックに基づいてバイト単位で多重する多重部
を備えたことを特徴とする受信装置。
【請求項７】
請求項６に記載の受信装置であって、
前記第１，第２の復調部より出力された２つのタイミングクロックのクロック数をそれぞれ計数してその計数値を出力し、所定の周期で初期化信号を出力するとともに、何れか一方の前記初期化信号の出力により共に初期化される第１，第２のクロック計数部と、
前記第１，第２のクロック計数部よりそれぞれ出力された第１，第２の初期化信号を入力し、制御信号として、前記第１の初期化信号出力が先にまたは同時に入力された場合、第１の論理値を出力し、前記第２の初期化信号が先に入力された場合、前記第１の論理値の反転値を出力する識別部と、
前記第１の復調部より出力された第１のタイミングクロックおよび第１の復調データと前記第２の復調部より出力された第２のタイミングクロックおよび第２の復調データと前記識別部より出力された制御信号を入力として、前記制御信号が前記第１の論理値であれば、前記第１のタイミングクロックを高速なタイミングクロック、前記第１の復調データを高速復調データとして出力し、前記第１の論理値の反転であれば前記第２の復調データを高速復調データとして出力する第１選択部と、
を備える。
【請求項８】
請求項７に記載の受信装置であって、
前記クロック生成部は、
前記第１，第２のクロック計数部それぞれの計数値および初期化信号と前記識別部の制御信号を入力とし、前記制御信号が前記第１の論理値であれば、前記第１のクロック計数部の計数値を出力し、前記制御信号が前記第１の論理値の反転値であれば、前記第２のクロック計数部の計数値を出力する第３選択部と、
前記第１，第２のクロック計数部それぞれの計数値および初期化信号と前記識別部の制御信号を入力とし、前記初期化信号が入力されたときに、前記制御信号が前記第１の論理値であれば、前記第２のクロック計数部の計数値を制御値として記憶し、前記制御信号が前記第１の論理値の反転値であれば、前記第１のクロック計数部の計数値を前記制御値として記憶して出力する記憶部と、
前記記憶部より出力された制御値と前記第３選択部より出力された計数値を入力とし、前記第３選択部の計数値が前記制御値以下の場合、第４の論理値をマスク信号として出力し、前記第３選択部の計数値が前記制御値より大きい場合、前記第４の論理値の反転値をマスク信号として出力するマスク信号生成部と、
前記マスク信号生成部より出力されたマスク信号と前記第１選択部より出力された高速なタイミングクロックを入力として、前記マスク信号が前記第４の論理値の場合は前記高速なタイミングクロックを出力し、前記マスク信号が前記第４の論理値の反転値の場合は、論理値“Ｌ”を低速タイミングクロックとして出力するマスク部と、
前記第１選択部より出力された高速なタイミングクロックを論理反転して高速タイミングクロックとして出力する論理反転回路
を備える。
【請求項９】
異なる放送方式あるいは同じ放送方式のデジタル放送の２つの受信信号を受信する受信装置であって、
前記２つの受信信号をそれぞれ入力し、その復調データとこれら復調データに各々同期したタイミングクロックを出力する第１，第２の復調部と、
前記第１の復調部より復調データとそれに同期したタイミングクロックを入力し、奇数番目のタイミングクロックとそれに同期した奇数番目の復調データ、偶数番目のタイミングクロックとそれに同期した偶数番目の復調データの２系統を出力する第１のデータ伸張部と、
前記第２の復調部より復調データとそれに同期したタイミングクロックを入力し、奇数番目のタイミングクロックとそれに同期した奇数番目の復調データ、偶数番目のタイミングクロックとそれに同期した偶数番目の復調データの２系統を出力する第２のデータ伸張部と、
前記第１，第２の復調部より出力される２つのタイミングクロックの短い方の周期以下の周期をもつ制御タイミングクロックと、前記第１，第２のデータ伸張部から出力された４つの復調タイミングクロックを入力し、前記制御タイミングクロック周期内に立ち上がりが存在する前記復調タイミングクロックを検出して次の周期で識別制御信号を出力する制御信号生成部と、
前記制御信号生成部から出力された識別制御信号に基づいて、この識別制御信号に同期する、第１，第２のデータ伸張部から出力された復調データを選択する多重部と、
前記制御タイミングクロックと、前記第１のデータ伸張部から出力されたタイミングクロックを入力し、前記制御タイミングクロック周期内での立ち上がりを検出して次の周期の前記識別制御信号期間内に立ち上がりを持つような第１多重タイミングクロックを生成する第１のクロック生成部と、
前記制御タイミングクロックと、前記第２のデータ伸張部から出力されたタイミングクロックを入力し、前記制御タイミングクロック周期内での立ち上がりを検出して次の周期の前記識別制御信号期間内に立ち上がりを持つような第２多重タイミングクロックを生成する第２のクロック生成部
を備えたことを特徴とする受信装置。
【請求項１０】
前記請求項１〜請求項９のいずれか１項に記載の受信装置を２ｎ（ｎは１以上の正の整数）台並列に配置して構成し、
４ｎ種類の受信信号を入力し、４ｎ種類のタイミングクロックと２ｎ種類の多重データを生成して出力すること
を特徴とする受信装置。
【請求項１１】
前記請求項１〜請求項９のいずれか１項に記載の受信装置と、
前記受信装置より出力された２つの復調データの多重データと、多重化された２つの復調データそれぞれのタイミングクロックを入力し、多重データの２つの復調データの一方または両方を受信データとして使用する映像信号処理装置
を備えたこと
を特徴とする受信システム。
【請求項１２】
異なる放送方式あるいは同じ放送方式のデジタル放送の２つの受信信号を受信する受信方法であって、
前記２つの受信信号をそれぞれの方式に基づいて復調処理を行い、それぞれの復調データをバイト単位で生成し、それに同期したタイミングクロックを生成し、
次に、生成した２つのタイミングクロックの速度判定処理を行い、２つのタイミングクロックを高速なタイミングクロックと低速なタイミングクロックとして出力し、生成した２つの復調データを、これら高速なタイミングクロックと低速なタイミングクロックに同期した高速復調データと低速復調データとして出力し、
次に、前記高速なタイミングクロックの所定周期毎に計数した前記低速なタイミングクロックの計数値を制御値として記憶し、
次に、前記高速なタイミングクロックの計数値が、記憶された前記制御値以下であれば論理値“１”を、前記計数値が制御値より大きければ論理値“０”を、マスク信号として出力し、
次に、前記マスク信号が論理値“１”のときは前記高速なタイミングクロックを、前記マスク信号が論理値“０”のときは論理値“Ｌ”を、低速タイミングクロックとして出力し、
次に、前記低速タイミングクロックが論理値“１”のときは低速復調データを選択して出力し、論理値“０”のときは高速復調データを選択して出力すること
を特徴とする受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、衛星デジタル放送や地上デジタル放送等、異なる放送方式、あるいは同じ放送方式の複数のデジタル放送を受信する受信装置とこの受信装置を使用した受信システムおよびその受信方法に関するものである。
【背景技術】
【０００２】
近年、デジタル伝送技術と半導体集積技術の進歩に伴い、放送および通信のデジタル化が進められている。
複数の放送を同時に受信する受信装置および受信システムは、受信信号の各放送方式に応じた復調を行う複数の復調部と、各復調部が出力する復調データを多重化して出力する多重部と、多重化された復調データからデコードする復調データを分離して出力する多重データ分離部と、多重データ分離部により分離された復調データをデコードして出力するデコード部で構成される。
【０００３】
このようなデジタル放送受信装置の一例が、特開平１１−１２２５５６号公報に示されている。
この公知のデジタル放送受信装置は、複数の放送方式を同時に受信するために、各放送方式に合わせた複数の復調部と、複数の復調部が出力する復調データをトランスポートパケット単位で受け、各放送方式のトランスポートパケット伝送速度の合計以上の速度にトランスポートパケット単位で多重する多重部と、多重化された復調データからデコードする復調データを分離して出力する多重データ分離部を備えている。
【特許文献１】特開平１１−１２２５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、公知のデジタル放送受信装置において、各放送方式に応じた複数の復調部から出力する復調データを、トランスポートパケット単位で各放送方式のトランスポートパケット伝送速度の合計以上の速度で多重するためには、各復調データを遅延させるためのメモリ等の大規模な記憶回路が必要となり、回路規模が増大するため、高価なものになるという課題があった。また公知のデジタル放送受信装置には、具体的に復調データを多重化する方式について開示されていなかった。
【０００５】
そこで本発明は、大規模なメモリを使用せず、小規模な回路追加で２つの復調データを多重化することができる安価な受信装置とこの受信装置を使用した受信システムおよびその受信方法を提供することを目的としたものである。
【課題を解決するための手段】
【０００６】
この目的を達成するため、本発明は、受信装置内に、各放送方式の受信信号を入力とし復調データとそれに各々同期したタイミングクロックを出力する２つの復調部と、これら復調部から出力された２つのタイミングクロックを高速タイミングクロックと低速タイミングクロックとしてＡＶデコーダへ出力するとともに、復調部から出力された２つの復調データを多重するための制御信号を出力するクロック生成部と、この制御信号に基づいて２つの復調データを多重してＡＶデコーダへ出力する多重部を備えること、を主要な特徴とする。ＡＶデコーダにおいて、受信装置の出力する多重データとタイミングクロックを入力として各放送の映像／音声信号が処理される。
【発明の効果】
【０００７】
本発明は、上記構成により、大規模なメモリを使用せず、小規模な回路追加で２つの復調データを多重化することが可能となり、回路規模の削減によるコスト削減、低消費電力化を実現でき、また多重された復調データに同期するタイミングクロックを、高速なタイミングクロックや、さらに高速な内部タイミングクロックなどの単一タイミングクロックに同期させることが可能となり、よって後段のＡＶデコーダ（映像信号処理装置）のタイミング制約を緩和することが可能となり、より安価なシステムを構築することができる、という利点を有する。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例を、図面を参照しながら説明する。
［実施例１］
図１は本発明の実施例１における受信装置の構成図である。
【０００９】
図１において、１００は受信装置であり、この受信装置１００は、異なる放送方式あるいは同じ放送方式のデジタル放送の２つの受信信号Ａ，Ｂを受信して各々の復調データ出力を多重した多重データと、多重データに同期した高速タイミングクロックおよび低速タイミングクロックを出力する。また１０７はＡＶデコーダ（映像信号処理装置の一例）であり、このＡＶデコーダ１０７は、受信装置１００より出力された多重データと高速タイミングクロックと低速タイミングクロックを入力として、多重データを２つの復調データに分離してデコードし、２つの復調データの一方または両方を受信データとして使用し、各放送の映像／音声信号に処理する。
【００１０】
前記受信装置１００は、第１，第２の復調部１０１，１０２と、速度判定部１０５と、第１選択部１０６と、クロック生成部１０３と、多重部１０４とにより構成されている。
前記第１，第２の復調部１０１，１０２は、２つの受信信号Ａ，Ｂをそれぞれ入力し、その復調データＤ１，Ｄ２を第１選択部１０６へ出力し、それに各々同期したタイミングクロックＴ１，Ｔ２を第１選択部１０６ならびに速度判定部１０５へ出力する。
【００１１】
前記速度判定部１０５は、復調部１０１，１０２からそれぞれ出力された、２つのタイミングクロックＴ１，Ｔ２を入力として各々の速度を比較し、どちらのクロックが高速であるかを判定し、その判定結果を制御信号Ｃ３として第１選択部１０６へ出力する。
【００１２】
前記第１選択部１０６は、速度判定部１０５から出力された制御信号Ｃ３（判定結果）に基づいて、第１，第２の復調部１０１，１０２より出力されたタイミングクロックＴ１，Ｔ２のいずれか一方を高速なタイミングクロックＴＨとして選択してクロック生成部１０３へ出力し、もう一方を低速なタイミングクロックＴＬとしてクロック生成部１０３へ出力し、さらに第１，第２の復調部１０１，１０２より出力された復調データＤ１，Ｄ２のいずれか一方を高速復調データＤＨとして選択して多重部１０４へ出力し、もう一方を低速復調データＤＬとして多重部１０４へ出力する。
【００１３】
前記クロック生成部１０３は、第１選択部１０６より出力された、高速なタイミングクロックＴＨと低速なタイミングクロックＴＬを入力として（復調部１０１，１０２より出力された２つのタイミングクロックに基づいて）、多重される復調データＤＨ，ＤＬのタイミングクロック、すなわち高速復調データＤＨの高速タイミングクロックと低速復調データＤＬの低速タイミングクロックを生成し、ＡＶデコーダ１０７へ出力するとともに、２つの復調データＤＨ，ＤＬを多重するための制御信号を多重部１０４へ出力する。
【００１４】
前記多重部１０４は、第１選択部１０６より出力された復調データＤＨ，ＤＬを、クロック生成部１０３より出力された制御信号に基づいてバイト単位で多重し、多重データをＡＶデコーダ１０７へ出力する。
【００１５】
なお、第１，第２の復調部１０１，１０２は、各受信信号Ａ，Ｂの放送方式に合わせた復調部としている。
前記クロック生成部１０３のより具体的な回路構成を、図２に示す。
【００１６】
クロック生成部１０３は、第１選択部１０６より出力された、高速なタイミングクロックＴＨと低速なタイミングクロックＴＬを入力として、図２に示すように、高速なタイミングクロックＴＨはそのまま高速タイミングクロックとしてＡＶデコーダ１０７へ出力している。
【００１７】
そして、クロック生成部１０３は、図２に示すように、遅延部２０１と、エッジ検出部２０２と、第２選択部２０３と、制御信号生成部２０４とにより構成されている。
前記遅延部２０１は、低速なタイミングクロックＴＬを入力し、遅延してタイミングクロックＴＬＤを第２選択部２０３へ出力する。
【００１８】
前記エッジ検出部２０２は、高速なタイミングクロックＴＨと低速なタイミングクロックＴＬを入力として、タイミングクロックの同時立ち上がりを検出し、選択信号ＳＬとして、第２選択部２０３へ、立ち上りが同時刻であるとき論理値“１”（第２の論理値の一例）を出力し、異なる場合に論理値“０”（第２の論理値の反転値の一例）を出力する。
【００１９】
前記第２選択部２０３は、低速なタイミングクロックＴＬと遅延部２０１より出力されたタイミングクロックＴＬＤを入力し、選択信号ＳＬに基づいて２つのタイミングクロックを選択し、すなわち選択信号ＳＬが論理値“１”のときに遅延されたタイミングクロックＴＬＤを選択し、論理値“０”のときに低速なタイミングクロックＴＬを選択し、低速タイミングクロックとして、制御信号生成部２０４とＡＶデコーダ１０７へ出力する。
【００２０】
前記制御信号生成部２０４は、第２選択部２０３より出力された低速タイミングクロックと高速なタイミングクロックＴＨを入力し、多重部１０４で選択する復調データＤＨ，ＤＬを識別する制御信号として、多重部１０４へ、高速なタイミングクロックＴＨが立ち上がると論理値“１”（第３の論理値の一例）を出力し、低速タイミングクロックが立ち上がると論理値“０”（第３の論理値の反転値の一例）を出力し、立ち上がりが存在しないと値を保持する。
【００２１】
また上記速度判定部１０５のより具体的な回路構成を、図３に示す。
速度判定部１０５は、図３に示すように、第１，第２のクロック計数部３０１，３０２と、識別部３０３とから構成されている。
【００２２】
前記第１，第２のクロック計数部３０１，３０２は、第１，第２の復調部１０１，１０２からそれぞれ出力された２つのタイミングクロックＴ１，Ｔ２を入力し、タイミングクロックＴ１，Ｔ２のクロックの立ち上がりの数（クロック数）Ｎ１，Ｎ２をそれぞれ計数し、所定周期ｎで（自己）初期化信号を制御信号Ｃ１，Ｃ２としてそれぞれ識別部３０３へ出力するとともに、何れか一方の制御信号（初期化信号）Ｃ１，Ｃ２の出力により共に初期化される。
【００２３】
前記識別部３０３は、第１，第２のクロック計数部３０１，３０２からそれぞれ出力された制御信号Ｃ１，Ｃ２を入力として、速度判定結果を識別し第１選択部１０６へ出力する制御信号（識別信号）Ｃ３として、第１選択部１０６へ、制御信号Ｃ１が先にまたは同時に入力された場合、“１”（第１の論理値の一例）を出力し、制御信号Ｃ２が先に入力された場合、“０”（第１の論理値の反転値の一例）を出力する。
【００２４】
なお、図３に示すように、第１，第２のクロック計数部３０１，３０２の計数値Ｎ１，Ｎ２とその制御信号（初期化信号）Ｃ１，Ｃ２が出力されている。
以上のように構成された受信装置について、その動作を説明する。図４は、図１の受信装置１００における各部のタイミング図である。
【００２５】
第１の復調部１０１は放送方式に合致した復調処理を行いタイミングクロックＴ１とそれに同期した復調データＤ１（Ａ[１],Ａ[２],Ａ[３],・・・）を出力し、また第２の復調部１０２は放送方式に合致した復調処理を行いタイミングクロックＴ２とそれに同期した復調データＤ２（Ｂ[１],Ｂ[２],Ｂ[３],・・・）を出力する。
【００２６】
速度判定部１０５のクロック計数部３０１，３０２はタイミングクロックＴ１、Ｔ２の立ち上がりを計数していき、その計数値出力Ｎ１，Ｎ２は図４に示すように増加していく。また所定周期がｎであるため、Ｎ１，Ｎ２が周期ｎと等しくなった時（図では時刻１と、時刻２）にクロック計数部３０１，３０２を初期化する制御信号（初期化信号）Ｃ１，Ｃ２として論理値“１”を出力する。またいずれか一方のクロック計数部３０１，３０２が周期ｎになった時点で両方のクロック計数部３０１，３０２は共に初期化される。
【００２７】
速度判定部１０５の識別部３０５は、どちらのクロック計数部３０１，３０２が先に所定周期ｎに到達したかによって、すなわち制御信号Ｃ１，Ｃ２のうちいずれが先に論理値“１”となったかによって、タイミングクロックＴ１，Ｔ２のうち出力高速なクロックを識別してその結果を示す制御信号Ｃ３を出力する。本実施例１では、制御信号Ｃ３として、タイミングクロックＴ１が高速、すなわち制御信号Ｃ１が先にまたは同時に入力された場合、“１”を出力し、タイミングクロックＴ２が高速、すなわち制御信号Ｃ２が先に入力された場合、“０”を出力する。
【００２８】
第１選択部１０６は、図４に示すように、制御信号Ｃ３の論理値が“１”の時、タイミングロックＴ１，Ｔ２をそれぞれ高速なタイミングクロックＴＨ、低速なタイミングクロックＴＬとして出力し、同時に復調データＤ１，Ｄ２をそれぞれ高速復調データＤＨ、低速復調データＤＬとして出力する。また制御信号Ｃ３の論理値が“０”の時、逆となる。
【００２９】
クロック生成部１０３では、入力された高速なタイミングクロックＴＨを高速タイミングクロックとしてそのままＡＶデコーダ１０７へ出力する。
クロック生成部１０３の遅延部２０１は低速なタイミングクロックＴＬを遅延させてタイミングクロックＴＬＤを出力する。エッジ検出部２０２はタイミングクロックＴＨ，ＴＬを比較して、選択信号ＳＬとして、その立ち上がりが同時刻であるとき論理値“１”を出力し、異なる場合に論理値“０”を出力する。第２選択部２０３では、選択信号ＳＬが論理値“１”のときに遅延されたタイミングクロックＴＬＤを選択し、論理値“０”のときにタイミングクロックＴＬを選択し、低速タイミングクロックとしてＡＶデコーダ１０７へ出力する。
【００３０】
クロック生成部１０３の制御信号生成部２０４は、多重部１０４へ出力する制御信号として、高速タイミングクロックが立ち上がると論理値“１”を出力し、低速タイミングクロックが立ち上がると論理値“０”を出力し、立ち上がりが存在しないと値を保持する。
【００３１】
多重部１０４は、制御信号生成部２０４から出力された制御信号が論理値“１”の場合は高速復調データＤＨを選択し、論理値“０”の場合は低速復調データＤＬを選択することで、図４に示すように、復調データＤＨ，ＤＬより多重データを生成し、ＡＶデコーダ１０７へ出力する。
【００３２】
以上のように実施例１によれば、２つの復調部１０１，１０２が出力する２つの復調データＤ１，Ｄ２を記憶する記憶部（大規模なメモリ）を使用せずに、小規模な回路追加で２つの復調データＤ１，Ｄ２を多重化することが可能となり、受信装置１００の小型化による回路規模の削減、およびコストの削減を行うことができる。同時に多重出力により、出力ピンを削減することで受信装置の小型化によるコストの削減を行うことができる。また、メモリ等に復調データを蓄積せず順次出力するため、ジッタ性能の悪化を回避できると共に応答時間の増大を回避することができる。
【００３３】
また実施例１によれば、復調データＤ１，Ｄ２の速度が変化した場合または未知の場合（同期したタイミングクロックＴ１，Ｔ２が変化した場合または未知の場合）でも、速度判定部１０５により高速なタイミングクロックが判定され、これに基づいて第１選択部１０６により、復調部１０１，１０２より出力されたタイミングクロックＴ１，Ｔ２のいずれか一方が高速なタイミングクロックＴＨとして選択して出力され、もう一方が低速なタイミングクロックＴＬとして出力され、また第１，第２の復調部１０１，１０２より出力された復調データＤ１，Ｄ２のいずれか一方が高速復調データＤＨとして選択して出力され、もう一方が低速復調データＤＬとして出力されることにより、１系統の多重部１０４およびクロック生成部１０３で処理することが可能となり、回路規模の削減が可能となる。
【００３４】
また実施例１によれば、速度判定部１０５としてクロック計数部３０１，３０２を使用することにより、小規模な回路で容易にタイミングクロックＴ１，Ｔ２の比較が可能となる。
【００３５】
また実施例１によれば、２つのタイミングクロックＴ１，Ｔ２が同時に立ち上がった時に、遅延部２０１により遅延されたタイミングクロックＴＬＤを低速タイミングクロックとして選択し、低速タイミングクロックの立ち上がりタイミングを遅らせることにより、２つの復調データＤ１，Ｄ２を取りこぼすことなく多重することができ、信頼性を向上させることができる。
【００３６】
なお、クロックタイミングＴ１，Ｔ２の周波数により、所定周期ｎを可変にすることによりジッタ性能の向上を図ることが可能であるし、周期ｎを２の乗数とすることにより、クロック計数部３０１，３０２の初期化信号（制御信号Ｃ１，Ｃ２）の生成部を簡略化することが可能で、より回路の小型化が可能である。
【００３７】
また、タイミングクロックＴ１，Ｔ２の速度が予め判っている場合は、速度判定部１０５と第１選択部１０６を除くことで、より回路を小型化できる。また、タイミングクロックＴ１，Ｔ２の速度を外部から識別可能な場合は速度判定部１０５だけを除くことで回路の小型化が可能なことは言うまでも無い。
【００３８】
また、本実施例１で示した制御信号の極性や論理値はこれに限定するものではない。
［実施例２］
以下、本発明の実施例２における受信装置及び受信方法について、図５〜図８および図３を用いて説明する。なお、図１および図３の実施例１の構成と同一の構成には同一の符号を付して説明を省略する。
【００３９】
実施例２では、実施例１のクロック生成部１０３に代えてクロック生成部５０１を設け、多重部１０４に代えて多重部５０３を設けている。
実施例２の前記クロック生成部５０１は、速度判定部１０５より計数値Ｎ１，Ｎ２と制御信号（初期化信号）Ｃ１，Ｃ２と制御信号（識別信号）Ｃ３を入力とし、第１選択部１０６より高速なタイミングクロックＴＨを入力し、高速なタイミングクロックＴＨを高速タイミングクロックとして出力し、もう一方の低速なタイミングクロックＴＬと平均周波数が等しく高速なタイミングクロックＴＨと同期したクロックを低速タイミングクロックとして生成して出力する。
【００４０】
また実施例２の前記多重部５０３は、第１選択部１０６より高速復調データＤＨと低速復調データＤＬと低速なタイミングクロックＴＬを入力し、クロック生成部５０１より低速タイミングクロックを入力し、入力された低速タイミングクロックに基づいて高速復調データＤＨと低速復調データＤＬを選択してバイト単位で多重データを生成する。
【００４１】
前記クロック生成部５０１の具体的な回路構成を、図６に示す。
クロック生成部５０１は、図６に示すように、第３選択部６０１と、記憶部６０２と、マスク信号生成部６０３と、マスク部６０４と、論理反転回路６０５とから構成されている。
【００４２】
前記第３選択部６０１は、速度判定部１０５より計数値Ｎ１，Ｎ２と制御信号Ｃ３を入力とし、制御信号Ｃ３が論理値“１”のとき、すなわちタイミングクロックＴ１が高速のとき、第１のクロック計数部３０１の計数値Ｎ１を選択し、制御信号Ｃ３が論理値“０”のとき、すなわちタイミングクロックＴ２が高速のとき、第２クロック計数部３０２の計数値Ｎ２を選択し計数値ＮＨとして、マスク信号生成部６０３へ出力する。
【００４３】
前記記憶部６０２は、速度判定部１０５より計数値Ｎ１，Ｎ２と制御信号（初期化信号）Ｃ１，Ｃ２と制御信号Ｃ３を入力とし、制御信号（初期化信号）Ｃ１，Ｃ２が入力されたときに、制御信号Ｃ３が論理値“１”のとき（タイミングクロックＴ１が高速のとき）、低速なタイミングクロックＴ２に接続された第２のクロック計数部３０２より出力される計数値Ｎ２を制御値Ｍとして記憶し、制御信号Ｃ３が論理値“０”のとき（タイミングクロックＴ２が高速のとき）、低速なタイミングクロックＴ１に接続された第１のクロック計数部３０１より出力される計数値Ｎ１を制御値Ｍとして記憶し、マスク信号生成部６０３へ出力する。
【００４４】
前記マスク信号生成部６０３は、第３選択部６０１より出力された計数値ＮＨと記憶部６０２より出力された制御値Ｍを入力とし、マスク信号として、第３選択部６０１の計数値ＮＨが前記制御値Ｍ以下の場合、“１”（第４の論理値の一例）をマスク部６０４へ出力し、第３選択部６０４の計数値ＮＨが前記制御値Ｍより大きい場合、“０”（第４の論理値の反転値の一例）をマスク部６０４へ出力する。
【００４５】
前記マスク部６０４は、第１選択部１０６より出力された高速なタイミングクロックＴＨとマスク信号生成部６０３より出力されたマスク信号を入力し、低速タイミングクロックとして、ＡＶデコーダ１０７と多重部５０３へ、前記マスク信号が“１”の場合、高速なタイミングクロックＴＨを出力し、マスク信号が“０”の場合、論理値“Ｌ”を出力する。
【００４６】
前記論理反転回路６０５は、第１選択部１０６より出力された高速なタイミングクロックＴＨを論理反転して高速タイミングクロックとしてＡＶデコーダ１０７へ出力する。
上記多重部５０３の具体的な回路構成を図７に示す。
【００４７】
多重部５０３は、図７に示すように、ＦＩＦＯ部７０１と、第４選択部７０２と
から構成されている。
前記ＦＩＦＯ部７０１は、第１選択部１０６から入力した低速復調データＤＬを、第１選択部１０６から入力した低速なタイミングクロックＴＬのタイミングで順次書き込み、クロック生成部５０１より出力された低速タイミングクロックのタイミングで読み出し、第４選択部７０２へ出力する。
【００４８】
前記第４選択部７０２は、クロック生成部５０１より出力された低速タイミングクロックが論理値“１”のときはＦＩＦＯ部７０１から出力された低速復調データＤＬを選択し、論理値“０”のときは高速復調データＤＨを選択することで多重データを生成して、ＡＶデコーダ１０７へ出力する。
【００４９】
以上のように構成された受信装置について、図８を用いてその動作を説明する。
記憶部６０２は時刻１または時刻２の計数部３０１の計数出力Ｎ１が所定周期ｎになった時に、低速なタイミングクロックＴ２に接続された第２のクロック計数部３０２の計数出力Ｎ２を記憶部６０２に制御値Ｍとして記憶する。図８の場合ｍが記憶されている。また記憶部６０２は第１のクロック計数部３０１の制御信号Ｃ１（初期化タイミング）に合わせて更新される。
【００５０】
第３選択部６０１では、制御信号Ｃ３により高速なタイミングクロックＴ１に接続された第１のクロック計数部３０１の計数値Ｎ１が選択され計数値ＮＨとして出力される。
マスク信号生成部６０３では、選択部６０１から出力される高速なタイミングクロックＴ１に同期して変化する計数値ＮＨと記憶部６０２に記憶された制御値Ｍを比較し、計数値ＮＨが制御値Ｍ以下である場合、マスク信号として論理値“１”を出力し、制御値Ｍより大きい場合に論理値“０”を出力する。図８の場合、計数値ＮＨがｍになるまで論理値“１”である。マスク部６０４ではマスク信号が論理値“１”のとき高速なタイミングクロックＴＨを、マスク信号が論理値“０”のとき論理値“Ｌ”を、低速タイミングクロックとして出力する。論理反転回路６０５は高速なタイミングクロックＴＨを論理反転して高速タイミングクロックとして出力する。
【００５１】
ＦＩＦＯ部７０１には低速復調データＤＬを低速なタイミングクロックＴＬのタイミングで書き込み、一定時間遅延させた後、低速タイミングクロックのタイミングで読み出すことにより、ＦＩＦＯ部７０１の出力は図８に示すように、低速タイミングクロックに同期して制御値Ｍに等しい数だけバースト的に出力される。第４選択部７０２は、低速タイミングクロックが論理値“１”のときはＦＩＦＯ部７０１の出力を選択し、論理値“０”のときは高速復調データＤＨを選択することによって、多重データを出力する。
【００５２】
以上のように実施例２によれば、２つの復調部１０１，１０２が出力する２つの復調データＤＨ，ＤＬは高速なタイミングクロックに同期した一系統のタイミングクロックに同期され、多重化出力のタイミングが等間隔となることから、多重出力を処理する信号処理が容易となり、受信装置全体の構成を簡略化することができる。また、後段のＡＶデコーダ１０７のタイミング制約が緩和できることから安価なものを使用でき受信システム全体を安価に提供することができる。
【００５３】
また実施例２によれば、高速なタイミングクロックを基準として、低速なタイミングクロックと平均周波数の等しい低速タイミングクロックを小規模な回路で生成することができる。
【００５４】
また実施例２によれば、２つの復調部１０１，１０２が出力する２つの復調データＤＨ，ＤＬおよびそれに同期した２つのタイミングクロックＴＨ，ＴＬの速度が未知なものであっても、速度判定を行い選択することができる。
【００５５】
なお、実施例２では、クロック生成部５０１では、速度判定部１０５により求められた計数値Ｎ１，Ｎ２と制御信号（初期化信号）Ｃ１，Ｃ２と制御信号Ｃ３を使用して、記憶部６０２は制御値Ｍを求めているが、第１選択部１０６より高速なタイミングクロックＴＨと低速なタイミングクロックＴＬを入力し、高速なタイミングクロックＴＨのクロック数を計数する周期ｎで初期化信号を出力すると共に初期化される第３のクロック計数部と、低速なタイミングクロックＴＬのクロック数を計数し、第３のクロック計数部の初期化信号により初期化される第４のクロック計数部を設け、第３のクロック計数部の初期化信号により、前記第４のクロック計数部の出力を制御値Ｍとして記憶するようにしてもよい。このとき、マスク信号生成部６０３は、記憶部６０２の制御値Ｍと前記第３のクロック計数部の計数値を入力とし、前記第３のクロック計数部の計数値が前記制御値Ｍ以下の場合は、“１”（第４の論理値）をマスク信号として出力し、前記第３のクロック計数部の計数値が前記制御値Ｍより大きい場合は、“０”（第４の論理値の反転値）をマスク信号として出力する。またクロック生成部５０１は、選択部１０６より高速なタイミングクロックＴＨと低速なタイミングクロックＴＬを入力し、入力した高速なタイミングクロックＴＨからもう一方の低速なタイミングクロックＴＬと平均周波数が等しい低速タイミングクロックを生成し、高速タイミングクロックと低速タイミングクロックを出力する。
［実施例３］
以下、本発明の実施例３における受信装置について図面を参照しながら説明する。なお、図１の実施例１の構成と同一の構成には同一の符号を付して説明を省略する。
【００５６】
図９は、本発明の実施例３における受信装置の構成図である。
受信装置１００は、復調部１０１，１０２と、第１，第２のデータ伸張部９０１，９０２と、制御信号生成部９０３と、多重部９０４と、クロック生成部９０５と、クロック生成部９０６とから構成されている。
【００５７】
前記第１，第２のデータ伸張部９０１，９０２は、復調部１０１，１０２よりそれぞれ、復調データＤ１，Ｄ２とそれに同期したタイミングクロックＴ１，Ｔ２を入力し、タイミングクロックＴ１，Ｔ２をそれぞれ１周期単位で交互に出力することでタイミングクロックＴ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂに分割して出力し、さらにタイミングクロックＴ１ａ，Ｔ１ｂの各々の立ち上がりに同期した復調データＤ１をラッチしてタイミングクロックＴ１ａ，Ｔ１ｂにそれぞれ同期した復調データＤ１ａ，Ｄ１ｂを生成し、タイミングクロックＴ２ａ，Ｔ２ｂの各々の立ち上がりに同期した復調データＤ２をラッチしてタイミングクロックＴ２ａ，Ｔ２ｂにそれぞれ同期した復調データＤ２ａ，Ｄ２ｂを生成して出力する、すなわちそれぞれ奇数番目のタイミングクロックとそれに同期した奇数番目の復調データ、偶数番目のタイミングクロックとそれに同期した偶数番目の復調データの２系統を出力する。
【００５８】
前記制御信号生成部９０３は、タイミングクロックＴ１，Ｔ２の最短周期以下の短い周期Ｔをもつ制御タイミングクロックＴｐと、第１，第２のデータ伸張部９０１，９０２より出力された４つの復調タイミングクロック（タイミングクロックＴ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ）を入力し、制御タイミングクロックＴｐを用いることで４つの復調タイミングクロックの立ち上がりを検出し、制御タイミングクロック周期Ｔ［Ｎ］内で立ち上がりを検出すれば、次の制御タイミングクロック周期Ｔ［Ｎ＋１］で立ち上がりを検出したタイミングクロックを識別するデータ制御信号（Ｔ１ａまたはＴ１ｂまたはＴ２ａまたはＴ２ｂ；識別制御信号）を順次出力し、立ち上がりを検出しなければデータ制御信号を保持して出力する。
【００５９】
前記多重部９０４は、制御信号生成部９０３から出力されたデータ制御信号（Ｔ１ａまたはＴ１ｂまたはＴ２ａまたはＴ２ｂ）に基づいて、データ制御信号に同期する、データ伸張部９０１，９０２から出力された復調データＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂを選択して多重データを生成してＡＶデコーダ１０７へ出力する。
【００６０】
前記クロック生成部９０５は、制御タイミングクロックＴｐと、第１のデータ伸張部９０１より出力されたタイミングクロックＴ１ａ，Ｔ１ｂを入力し、制御タイミングクロックＴｐを用いることで制御タイミングクロック周期ＴでタイミングクロックＴ１ａ，Ｔ１ｂの立ち上がりを検出し、制御タイミングクロック周期Ｔ［Ｎ］内でどちらかの立ち上がりを検出すると、次の周期Ｔ［Ｎ＋１］内のデータ制御信号の出力期間中に立ち上がりを持つような第１多重タイミングクロックＴａを生成してＡＶデコーダ１０７へ出力する。
【００６１】
前記クロック生成部９０６は、制御タイミングクロックＴｐと、第２のデータ伸張部９０２より出力されたタイミングクロックＴ２ａ，Ｔ２ｂを入力し、制御タイミングクロックＴｐを用いることで制御タイミングクロック周期ＴでタイミングクロックＴ２ａ，Ｔ２ｂの立ち上がりを検出し、制御タイミングクロック周期Ｔ［Ｎ］内でどちらかの立ち上がりを検出すると、次の周期Ｔ［Ｎ＋１］内のデータ制御信号の出力期間中に立ち上がりを持つような第２多重タイミングクロックＴｂを生成してＡＶデコーダ１０７へ出力する。
【００６２】
以上のように構成された受信装置１００について、図１０を用いてその動作を説明する。
第１のデータ伸張部９０１は、タイミングクロックＴ１を１周期単位で交互に出力することでタイミングクロックＴ１ａ，Ｔ１ｂに分割して出力する。また、タイミングクロックＴ１ａ，Ｔ１ｂの各々の立ち上がりに同期した復調データＤ１をラッチしてタイミングクロックＴ１ａ，Ｔ１ｂにそれぞれ同期した復調データＤ１ａ，Ｄ１ｂを生成する。第２のデータ伸張部９０２も同様に、タイミングクロックＴ２ａ，Ｔ２ｂを出力し、このタイミングクロックＴ２ａ，Ｔ２ｂにそれぞれ同期した復調データＤ２ａ，Ｄ２ｂを生成する。
【００６３】
制御信号生成部９０３は、タイミングクロックＴ１，Ｔ２の最短周期以下の制御タイミングクロックＴｐを用いることで４つの復調タイミングクロック（タイミングクロックＴ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ）の立ち上がりを検出する。ある制御タイミングクロック周期Ｔ［Ｎ］内で立ち上がりを検出すれば、次の周期Ｔ［Ｎ＋１］で立ち上がりを検出したタイミングクロックを識別するデータ制御信号を順次出力し、立ち上がりを検出しなければデータ制御信号を保持して出力する。
【００６４】
図１０の場合、周期Ｔ[１]でタイミングクロックＴ１ａと，Ｔ２ａが立ち上がっているため、周期Ｔ[２]でデータ制御信号はＴ１ａとＴ２ａを順次出力する。周期Ｔ[３]ではタイミングクロックＴ１ａとＴ２ｂが立ち上がるため、周期Ｔ[４]ではデータ制御信号はＴ１ａとＴ２ｂを順次出力する。周期Ｔ[４]ではどのタイミングクロックも立ち上がりがないため、データ制御信号は直前のＴ２ｂを保持する。
【００６５】
多重部９０４は、データ制御信号により復調データＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂを選択することにより多重データを生成して出力する。図１０では周期Ｔ[２]のデータ制御信号がＴ１ａ，Ｔ２ａを示しているため、各々に対応するＤ１ａ，Ｄ２ａの内容Ａ０，Ｂ０が多重データとして出力される。
【００６６】
第１のクロック生成部９０５は、制御タイミングクロック周期ＴでタイミングクロックＴ１ａ，Ｔ１ｂの立ち上がりを検出し、制御タイミングクロック周期Ｔ［Ｎ］内でどちらかの立ち上がりを検出すると、次の周期Ｔ［Ｎ＋１］内のデータ制御信号の出力期間中に立ち上がりを持つような第１多重タイミングクロックＴａを生成して出力する。図１０では、周期Ｔ[１]でタイミングクロックＴ１ａが立ち上がるため、周期Ｔ[２]のデータ制御信号がＴ１ａの期間中に立ち上がりを持つように第１多重タイミングクロックＴａを生成する。
【００６７】
第２のクロック生成部９０６も、第１のクロック生成部９０５と同様に、制御タイミングクロック周期Ｔ［Ｎ］でタイミングクロックＴ２ａ、Ｔ２ｂの立ち上がりを検出することにより、次の周期Ｔ［Ｎ＋１］で第２多重タイミングクロックＴｂを生成して出力する。
【００６８】
以上のように実施例３によれば、第１，第２の復調データＤ１，Ｄ２の速度を検出することなく、タイミングクロックＴ１，Ｔ２より高速な制御タイミングクロックＴｐを用いて、データを伸張することにより、非同期に動作する２つの復調データＤ１，Ｄ２を容易に単一のクロックに同期した多重データとすることができ、回路規模の削減と設計工数の削減を行うことができる。
【００６９】
なお、制御タイミングクロック周期ＴはタイミングクロックＴ１、またはＴ２の１／ｍ（ｍは２以上の自然数）とすることで、同期設計が可能となり、更なる設計効率の向上を図ることが可能である。
【００７０】
またデータ伸張部９０１，９０２ではタイミングクロックＴ１，Ｔ２の立ち上がり時または立ち下がり時の復調データを保持するものでもよい。
［実施例４］
以下、本発明の実施例４における受信装置について図１１を参照しながら説明する。なお、図１１において図１と同一の構成要素には同一符号と２つの系を識別するａ，ｂを付して説明は省略する。
【００７１】
本発明の実施例４における受信装置は、４ｎ種類の受信信号（ｎは１以上の正の整数；図１１では４つ放送方式の異なる受信信号Ａ，Ｂ，Ｃ，Ｄ）を受信する受信装置であり、実施例１で示した受信装置１００を並列に２ｎ台（図１１では２台）配置して備え、４ｎ種類のタイミングクロックと２ｎ種類の多重データを生成してＡＶデコーダ１０７へ出力している。なお、各受信信号の放送方式に合わせた復調部を備えている。
【００７２】
以上のように実施例４によれば、４ｎ種類の受信信号を受信する場合、実施例１で示した受信装置を並列に２ｎ個備えることにより、２ｎ種類の多重データとして出力することができる。また大規模なメモリを使用せずに２つの復調データを多重化することが可能であり、設計が容易であると共に、受信装置を搭載する基板面積の増大を回避することができ、受信装置を安価に提供できる。
【００７３】
なお、実施例４における受信装置として、実施例１に記載の受信装置の構成をもたせたが、実施例２または実施例３に記載の受信装置の構成をとってもよい。
また、復調部として２対の復調部を備えたが、各放送方式の復調部を組合せて備えてもよい。
【００７４】
また４ｎ種類の受信信号を、４つ放送方式の異なる受信信号Ａ，Ｂ，Ｃ，Ｄとしているが、４ｎ種類の受信信号は、全て同じ放送方式、あるいは同じものと異なるものの混在した放送方式のものであっても構わない。
［実施例５］
以下、本発明の実施例５における受信方法について、図１２および図１３を参照しながら説明する。
【００７５】
図１２は実施例５の受信方法を実行するプロセッサの構成図である。
図１２において、１２０１，１２０２は、各放送方式の受信信号Ａ，Ｂを入力する入力Ｉ／Ｆである。１２０３は汎用的な内蔵メモリである。また１２０４は、制御、演算を行うＣＰＵ、１２０５は制御プログラム等が格納されているＲＯＭである。また１２０７は、各受信信号を復調した復調データを多重した多重データと多重された復調データそれぞれに同期したタイミングクロックをＡＶデコーダ１０７へ出力する出力Ｉ／Ｆである。これら入力Ｉ／Ｆ１２０１，１２０２と内蔵メモリ１２０３とＣＰＵ１２０４とＲＯＭ１２０５と出力Ｉ／Ｆ１２０７はバス１２０８により接続されている。
【００７６】
前記ＣＰＵ１２０４による受信方法を図１３のフローチャートにしたがって説明する。
ステップ−Ｓ１（復調ステップ）
まず、各受信信号Ａ，Ｂをそれぞれの方式に基づいて復調処理を行い、それぞれの復調データＤ１，Ｄ２をバイト単位で生成し、それに同期したタイミングクロックＴ１，Ｔ２を生成する。
ステップ−Ｓ２（速度判定ステップ）
次に、ステップ−Ｓ１で生成した２つのタイミングクロックＴ１，Ｔ２の速度判定処理を行い、２つのタイミングクロックＴ１，Ｔ２を高速なタイミングクロックＴＨと低速なタイミングクロックＴＬとして出力する。またステップ−Ｓ１で生成した２つの復調データＤ１，Ｄ２を、これら高速なタイミングクロックＴＨと低速なタイミングクロックＴＬに同期した高速復調データＤＨと低速復調データＤＬとして出力する。
ステップ−Ｓ３（クロック生成ステップ）
次に、高速なタイミングクロックＴＨに同期して、低速なタイミングクロックＴＬと平均周波数が等しい低速タイミングクロックを生成する。
【００７７】
このクロック生成ステップＳ３はより詳細には下記のステップ−Ｓ４〜Ｓ６により構成される。
ステップ−Ｓ４（記憶ステップ）
高速なタイミングクロックＴＨの所定周期ｎ毎に計数した低速なタイミングクロックＴＬの計数値を制御値Ｍとして記憶する。
ステップ−Ｓ５（マスク信号生成処理ステップ）
次に、高速なタイミングクロックＴＨの計数値が制御値Ｍ以下であれば論理値“１”、制御値Ｍより大きければ論理値“０”をマスク信号として出力する。
ステップ−Ｓ６（マスク処理ステップ）
次に、ステップ−Ｓ５から出力されたマスク信号が論理値“１”のときは高速なタイミングクロックＴＨを、論理値“０”のときは論理値“Ｌ”を低速タイミングクロックとして出力する。
ステップ−Ｓ７（多重処理ステップ）
上記クロック生成ステップＳ３（Ｓ４〜Ｓ６）に続いて、低速タイミングクロックが論理値“１”のときは低速復調データＤＬを選択して出力し、論理値“０”のときは高速復調データＤＨを選択して出力する。
【００７８】
以上のように実施例５によれば、汎用的なプロセッサ構成で２つの復調データＤ１，Ｄ２をバイト単位で多重することが可能となり、また汎用メモリ１２０３の容量を大幅に削減することが可能となり、受信装置の低コスト化を実現できると同時に、ＡＶデコーダ１０７へ出力するタイミングクロックを高速なタイミングクロックに同期させることで、接続されるＡＶデコーダ１０７のタイミング制約が緩くなるために、安価なものを使用できシステム全体のコストダウンが可能となる。また２つの復調処理が出力する２つの復調データＤ１，Ｄ２およびそれに同期した２つのタイミングクロックＴ１，Ｔ２の速度が未知なものであっても、２つの復調データＤ１，Ｄ２の多重化が可能となる。
【産業上の利用可能性】
【００７９】
本発明にかかる受信装置は、大規模なメモリを使用せず、小規模な回路追加で２つの復調データを多重化することが可能となり、回路規模の削減によるコスト削減、低消費電力化を実現でき、また多重された復調データに同期するタイミングクロックを、高速なタイミングクロックや、さらに高速な内部タイミングクロックなどの単一タイミングクロックに同期させることが可能となり、よって後段のＡＶデコーダのタイミング制約を緩和することが可能となり、より安価なシステムを構築することができるという効果を有していることから、僻地において１ヶ所で複数の放送を受信し広く受信データを配信するシステム等の用途に適用できる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施例１における受信装置の構成図である。
【図２】同受信装置のクロック生成部の構成図である。
【図３】同受信装置の速度判定部の構成図である。
【図４】同受信装置の動作を説明するタイミング図である。
【図５】本発明の実施例２における受信装置の構成図である。
【図６】同受信装置のクロック生成部の構成図である。
【図７】同受信装置の多重部の構成図である。
【図８】同受信装置の動作を説明するタイミング図である。
【図９】本発明の実施例３における受信装置の構成図である。
【図１０】同受信装置の動作を説明するタイミング図である。
【図１１】本発明の実施例４における受信装置の構成図である。
【図１２】本発明の実施例５における受信装置の構成図である。
【図１３】同受信装置の受信方法のフローチャートである。
【符号の説明】
【００８１】
１００  受信装置
１０１  第１の復調部
１０２  第２の復調部
１０３  クロック生成部
１０４  多重部
１０５  速度判定部
１０６  第１選択部  
１０７  ＡＶデコーダ(映像信号処理装置)
２０１  遅延部
２０２  エッジ検出部
２０３  第２選択部
２０４  制御信号生成部
３０１  第１のクロック計数部
３０２  第２のクロック計数部
３０３  識別部
３０５  識別部
５０１  クロック生成部
５０３  多重部
６０１  第３選択部
６０２  記憶部
６０３  マスク信号生成部
６０４  マスク部
６０５  論理反転回路
７０１  ＦＩＦＯ部
７０２  第４選択部
９０１  第１のデータ伸張部  
９０２  第２のデータ伸張部
９０３  制御信号生成部
９０４  多重部
９０５  クロック生成部
９０６  クロック生成部
１２０１  入力Ｉ／Ｆ
１２０２  入力Ｉ／Ｆ
１２０３  内蔵メモリ
１２０４  ＣＰＵ
１２０５  ＲＯＭ
１２０７  出力Ｉ／Ｆ
【図１】
0004439514.tif 000002
【図２】
0004439514.tif 000003
【図３】
0004439514.tif 000004
【図４】
0004439514.tif 000005
【図５】
0004439514.tif 000006
【図６】
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【図７】
0004439514.tif 000008
【図８】
0004439514.tif 000009
【図９】
0004439514.tif 000010
【図１０】
0004439514.tif 000011
【図１１】
0004439514.tif 000012
【図１２】
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【図１３】
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