(57)【特許請求の範囲】
【請求項１】
基板表面上に形成されたポリシリコン膜からなるゲート電極構造とこれを覆う層間絶縁膜を有し、かつゲート電極構造間のアスペクト比が０.９より大きい半導体装置の製造方法において、
基板表面上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極を形成する工程、
前記ゲート電極の両側に不純物領域を形成してそれぞれソース領域及びドレイン領域とする工程、
前記ゲート電極上にハードマスクを設けることなく、該ゲート電極の表面と前記ソース領域及び/又は前記ドレイン領域の表面とに接してコンタクトホール開口時にエッチングストッパー層として機能し得る膜を積層する工程、
前記エッチングストッパー層上に層間絶縁膜を形成する工程、
１枚のマスクを用いて、層間絶縁膜を貫いてエッチングストッパー層上にコンタクトホールを開口させ、次いでエッチングストッパー層を除去してゲート電極上とソース領域及び/又はドレイン領域上にコンタクト面を露出させる工程、
少なくともコンタクトホール側壁部及びコンタクト面上に絶縁膜を、エッチバック後のサイドウォール状絶縁膜からゲート電極が露出しないような厚さに堆積させる工程、
絶縁膜をエッチバックすることによりコンタクトホール側壁部にサイドウォール状絶縁膜を形成する工程を含んでなることを特徴とする半導体装置の製造方法。
【請求項２】
ゲート電極構造の高さが４６００Åより低く、ゲート電極構造間のスペースが０.２７〜０.５１μｍである請求項１に記載の方法。
【請求項３】
絶縁膜の堆積がプラズマを用いて行われる請求項１又は２に記載の方法。
【請求項４】
絶縁膜が窒化シリコン膜又は酸化シリコン膜である請求項１〜３のいずれか１項に記載の方法。
【請求項５】
ゲート電極構造が単層ポリシリコンゲート電極又は積層ポリシリコンゲート電極を保有する請求項１〜４のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来技術を用いた半導体装置の製造方法について、図１〜図９の断面工程図を参照しながら説明する(特許文献１参照)。
【０００３】
図１に示すように、シリコン(Si)からなる半導体基板101上に酸化シリコン膜(SiO2)からなるゲート絶縁膜101aを形成する。ゲート絶縁膜101a上にポリシリコンからなるゲート電極102aをCVD法を用いて形成する。ゲートポリシリコン膜102a上にSiO2からなる上部絶縁膜103aをCVD法を用いて形成する。上部絶縁膜103a上にCVD法を用いて上部ポリシリコン膜104aを500〜2500Åの厚さで形成する。
【０００４】
次に、図２に示すように、フォト、エッチング技術を用いてゲートポリシリコン膜102a、上部絶縁膜103a及び上部ポリシリコン膜104aをパターンニングすることによって、ゲートポリシリコン膜102a、上部絶縁膜103a及び上部ポリシリコン膜104aからなるゲート電極構造を形成する。ゲート電極構造をマスクにして半導体シリコン基板101に不純物をイオン注入することによって不純物領域102を形成する。
【０００５】
次に、図３に示すように、全面を覆うようにシリコン窒化膜(SIN)105aを形成する。シリコン窒化膜を覆うようにシリコン酸化膜(SiO2)106aを形成する。
次に、図４に示すように、シリコン酸化膜106aを覆うようにCVD法を用いてポリシリコン膜107aを500〜2500Åの厚みで形成する。
次に、図５に示すように、ポリシリコン膜107aを全面異方性エッチングすることによって、サイドウォールポリシリコン膜107aを形成する。全面を覆うようにSiO2からなる層間絶縁膜108aを形成する。
【０００６】
次に、図６に示すように、フォト、エッチング技術を用いて層間絶縁膜108aの不純物領域102の上方にコンタクトホール109aを形成する。このとき、マスクのアラインメントにずれが生じると、このコンタクトホール109aの形成時のエッチングによって、ゲートポリシリコン膜102aの上方の上部ポリシリコン膜104a、サイドウォールポリシリコン膜107a、シリコン窒化膜105aおよびシリコン酸化膜106aの所定量も削られてしまう。しかし、上部ポリシリコン膜104aおよびサイドウォールポリシリコン膜107aは層間絶縁膜(SiO2)108aに対して選択比(エッチング速度比)が20〜50倍高いため、コンタクトホール109aが完全に開口された後も所定量残存する。
【０００７】
次に、熱処理をする。これにより、図７に示すように、マスクアラインメントのずれに起因して露出した上部ポリシリコン膜104a上に、酸化ポリシリコン膜104bが形成され、ゲート電極111a側壁のサイドウォールポリシリコン膜107a上に、サイドウォール酸化ポリシリコン膜107bが形成される。この酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107b形成時にコンタクトホール109a内の不純物領域102にも酸化膜107cが形成される。なお、上部ポリシリコン膜104a、サイドウォールポリシリコン膜107aの酸化速度は不純物領域102の速度の５〜10倍である。酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107bの厚みは、不純物領域102上の酸化膜107cをエッチングにより除去する際に、酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107bも削られるので、そのエッチング工程が終了した後において、残余する酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107bが最終的に導電層110aとゲート電極111aとの絶縁を確立するために十分な膜厚であればよい。具体的には、不純物領域102上の酸化膜107cの厚みが200Å程度である場合、酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107bの厚みは1000〜1500Å程度であればよい。
【０００８】
次に、図８に示すように、コンタクトホール109a内の不純物領域102上に形成された酸化膜107cをエッチングにより除去する。この酸化膜107cのエッチングによってコンタクトホール内109a内の酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107bも所定量削られる。しかし、酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107bはその厚みが十分に厚いため、完全に削られることはない。
【０００９】
図９に示したようにコンタクトホール109a内で不純物領域102に電気的に接続するとともに酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107bの表面ならびに層間絶縁膜108aの表面上に沿って延びる導電層110aを形成する。ここで、コンタクトホール作成時にマスクアラインメントのずれに起因して上部ポリシリコン膜104aが一時的に露出したとしても、この時点では、ゲート電極111aは、酸化ポリシリコン膜104bおよびサイドウォール酸化ポリシリコン膜107bによって覆われているため、ゲート電極111aと導電層110aとがショートすることはなかった。
【００１０】
従来技術では半導体装置は上記のように製造されていた。
【特許文献１】特開平５−３４３６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来技術の半導体装置の形成手法では、ソース又はドレインコンタクトのアライメントがずれた場合のゲート電極とコンタクト間のショートを防ぐために、ゲート電極上に1000Å〜1500Åの酸化膜(図９における104b及び107b)を必要とするため、ゲート電極を含めた高さ(図４における101a〜107a)が高くなり(5000Å程度)、ゲート電極間のスペースを微細化できない課題がある。なぜならば、ゲート電極の高さｈとゲート電極間スペースｓの関係は、そのアスペクト比(＝ｈ/ｓ)が0.9より高くなるとゲート電極間のスペース部内にボイドが形成されてコンタクトとコンタクトの間でショートが発生し易くなる関係にあるからである(図27及び28参照)。
【００１２】
他方、ゲート電極上の酸化膜1000Å〜1500Åを薄くすると、コンタクトアラインメントのずれが生じた場合、ゲート電極とコンタクトがショートしてしまい、従来技術ではゲート電極上の酸化膜(図９における104b)を薄膜化することができない。
よって、従来技術の場合、ゲート電極を含めた高さが約5000Å程度になるのでゲート電極間のスペースを0.56μm以下にすることが不可能であり、半導体集積回路の更なる微細化、特に0.13μm以降の微細化が困難であった(図28及び表１参照)。
【表１】
0004550685.tif 000002
【００１３】
また、従来技術の半導体装置の形成手法ではドレインコンタクト、ソースコンタクト、ゲートコンタクトを１枚のマスクで形成することができない。
従来技術は、ソース及び/又はドレインコンタクトのアライメントがずれた場合のゲート電極とコンタクト間のショートを防ぐために、コンタクトホールの開口後に露出面の酸化処理を必要としている。したがって、１枚のマスクでは、ゲートコンタクトのために露出させたゲート電極コンタクト面にも、マスクアラインメントのずれに起因してソース又はドレインコンタクトホール内で露出したゲート電極表面にも、同様に酸化膜が形成され、ゲートコンタクトを導通させようとすれば、ゲート電極とソース又はドレインコンタクトがショートしてしまい、ショートを防ごうとすればゲートコンタクトに導通不良が生じてしまう。よって少なくとも、ドレインコンタクト形成で１枚のマスク、ゲート電極形成で１枚のマスクが必要となり、工程が複雑化し、製造コストが増加するという課題がある。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、半導体装置のより微細化に適し、しかも低コストである半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１５】
本発明によれば、基板表面上に形成されたポリシリコン膜からなるゲート電極構造とこれを覆う層間絶縁膜を有し、かつゲート電極間のアスペクト比が０.９より大きい半導体装置の製造方法において、基板表面上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極を形成する工程；前記ゲート電極の両側に不純物領域を形成してそれぞれソース領域及びドレイン領域とする工程；前記ゲート電極上にハードマスクを設けることなく、該ゲート電極の表面と前記ソース領域及び/又は前記ドレイン領域の表面とに接してコンタクトホール開口時にエッチングストッパー層として機能し得る膜を積層する工程；前記エッチングストッパー層上に層間絶縁膜を形成する工程；１枚のマスクを用いて、層間絶縁膜を貫いてエッチングストッパー層上にコンタクトホールを開口させ、次いでエッチングストッパー層を除去してゲート電極上とソース領域及び/又はドレイン領域上にコンタクト面を露出させる工程；少なくともコンタクトホール側壁部及びコンタクト面上に絶縁膜を、エッチバック後のサイドウォール状絶縁膜からゲート電極が露出しないような厚さに堆積させる工程；絶縁膜をエッチバックすることによりコンタクトホール側壁部にサイドウォール状絶縁膜を形成する工程を含んでなることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１６】
本発明の製造方法によれば、コンタクトホール内に形成したサイドウォール(スペーサ)状の絶縁膜が、コンタクトフォト加工時のアライメントずれによるゲート電極とソースコンタクト及び/若しくはドレインコンタクトの間のショート並びに/又はコンタクト−コンタクト間のショートを防ぐので、半導体装置の微細化が可能になる。
また、本発明の製造方法によれば、１枚のマスクで、ドレインコンタクト及び/又はソースコンタクト並びにゲートコンタクトの加工ができる。
この結果、従来技術では不可能であった更に微細化した半導体装置を得ることができ、加えて製造コストも下げることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置の製造方法は、半導体シリコン基板表面上に形成されたポリシリコン膜からなるゲート電極構造とこれを覆う層間絶縁膜を有する半導体装置の製造方法において、層間絶縁膜形成後、層間絶縁膜を貫いてコンタクトホールを開口させて所望のコンタクト面を露出させる工程、少なくともコンタクトホール側壁部及びコンタクト面上に絶縁膜を堆積させる工程、絶縁膜をエッチバックすることによりコンタクトホール側壁部にサイドウォール状絶縁膜を形成することを特徴とする
【００１８】
本発明において、半導体装置は、好ましくはMOS型電界効果トランジスタ(MOS FET)を有する半導体装置であり、より好ましくは、フラッシュメモリである。
【００１９】
本発明の方法において、ゲート電極構造は、単層ポリシリコンゲート電極を保有するものであっても、積層ポリシリコンゲート電極を保有するものであってもよい。ゲート電極構造は、任意の方法により作成され得、例えば当該分野において公知の方法に従って形成される。ゲート電極構造の高さ(層間絶縁膜形成前の時点でのシリコン基板表面からゲート電極構造の最上面までの距離)は、好ましくは4600Åより低く、より好ましくは3200Åより低く、更に好ましくは2400Åより低い。微細化技術の進歩に伴い、ゲート電極構造の高さを更に低くすることが可能である。
【００２０】
半導体シリコン基板上に各素子を形成する前に、シリコン基板を相互に分離された複数の素子形成領域に分離してもよい。素子形成領域の分離には、ロコス(LOCOS；又は選択酸化)法、リセスロコス(recessed LOCOS)法、トレンチ分離(Shallow Trench Isolation：STI)法のような当該分野において公知の方法が用いられる。
【００２１】
層間絶縁膜の形成は、任意の方法により行われ、例えば、CDV法、プラズマCVD法や塗布法(SOD：Spin On Deposition)などが用いられる。層間絶縁膜には、当該分野において公知の絶縁材料、例えば、酸化シリコン(SiO2)のような酸化膜系材料が用いられ得る。酸化シリコンは、例えば、BPSG、PSGやBSGのようにリン及び/又はホウ素がドープされていてもよい。
【００２２】
コンタクトホールは、層間絶縁膜を貫通して所望のコンタクト面が露出するようにエッチングにより形成される。「コンタクト面」とは、素子又は素子の部分の表面であって、半導体装置の外部又は他の素子若しくは部分との電気的接続のために導電体と接触している面又は接触するための面をいう。所望のコンタクト面は、ソース領域及び/又はドレイン領域及び/又はゲート電極の表面である。好ましい実施形態において、所望のコンタクト面は、ソース領域表面、ドレイン領域表面及びゲート電極表面からなる群より選択される２種以上の表面である。より好ましい実施形態において、所望のコンタクト面は、ゲート電極表面とソース領域表面及び/又はドレイン領域表面との組合せである。
【００２３】
エッチングは、当該分野において公知の方法で行い得るが、例えば、ソース/ドレインやゲート電極構造のような素子を構成する材料(例えばポリシリコン)に比して層間絶縁膜を形成する材料(例えばシリコン酸化膜)に対する選択比が十分に高くなるような条件下で行う。
【００２４】
所望のコンタクト面がゲート電極表面とソース領域表面及び/又はドレイン領域表面との組合せである場合、所望のコンタクト面は、一般には２枚以上のマスクを用いて開口するが、本発明の方法においては１枚のマスクを用いて開口することも可能である。２枚以上のマスクを用いる場合、ゲートコンタクトについては、コンタクトアラインメントのずれに起因する他の素子又は配線とのショート発生の可能性が少ないので、コンタクトホール開口後にサイドウォール状絶縁膜を設けなくてもよい。
【００２５】
サイドウォール状絶縁膜は、少なくともホール内部の全面(すなわち、側壁部及びに底面)に堆積させた絶縁膜をエッチバックすることにより形成され得る。ここで、コンタクトホール「側壁部」とは、本明細書においては、コンタクトホールを規定する面のうち底面(すなわち、所望のコンタクトが形成される面)以外の面をいい、積層面(シリコン基板主面)に対して(略)平行である面も含むものとする。したがって、例えばコンタクトアラインメントのずれに起因してコンタクトホール内で積層面に対して略平行にゲート電極構造中の層(例えばポリシリコン層)が露出した場合には、その露出面も「側壁部」に含まれる。一般には、絶縁膜はホール内部の面を含む基板の全面に堆積された後にエッチバックされる。
【００２６】
エッチバックは、好ましくは異方性エッチングであり、より好ましくは全面異方性エッチングである。絶縁膜は、電気的絶縁を提供する膜であれば任意の材料からなってもよく、好ましくは、窒化シリコン膜又は酸化シリコン膜である。絶縁膜の堆積は、プラズマを用いて行われることが好ましい。
【００２７】
絶縁膜は、事前に想定されるか若しくは許容されるアラインメントのずれ又は生じたコンタクトアラインメントのずれの距離に相当する厚さ又はそれを超える厚さに堆積させる。例えば、絶縁膜は、事前に想定されるか若しくは許容されるアラインメントのずれ又は生じたコンタクトアラインメントのずれの距離に相当する厚さ＋コンタクトエッチバックマージンの厚さに堆積される。事前に想定されるか若しくは許容されるアラインメントのずれ又は生じたコンタクトアラインメントのずれは、コンタクトホールの作成用のマスク(例えばフォトマスク)を半導体装置上に作成するために使用する技術又は装置若しくはシステムの仕様、製造する半導体の集約化若しくは微細化の程度又は世代等に依存して決まり、その距離は、例えば、100nm、80nm、60nm、50nm、40nm、30nm、20nmである。コンタクトエッチバックマージンは、絶縁膜の膜質及びエッチング条件に依存して決定され、例えば、300Å、200Å、150Å、100Å、80Å、50Å又は30Åである。
【００２８】
本発明の方法の１つの実施形態として、層間絶縁膜形成前に、エッチングストッパー層を、コンタクト面が作成されるべき不純物領域表面上に(基板表面上に)積層し、コンタクトホールを開口する際に、まずエッチングストッパー層を露出させ、続いてコンタクト面を露出させてもよい。エッチングストッパー層は、好ましくは、ゲート電極構造の頂部表面若しくはその上方又は頂部表面若しくはその上方及び側部にも積層される。ここで、ゲート電極構造の側部とは、ゲート電極構造自体の側壁及び/又はその側壁の一部若しくは全面に接して設けられた膜(例えばサイドウォール状絶縁膜)の側面をいう。
【００２９】
エッチングストッパー層には、コンタクトホールのためのエッチング条件下で、層間絶縁膜に使用される材料(例えば酸化シリコン系材料)に対して十分な選択比をとることができる材料であれば任意の材料(例えば、例えば窒化酸化シリコンあるいは酸化アルミニウム)を使用できる。好ましくは、エッチングストッパー層は、窒化シリコン膜で形成される。
【実施例】
【００３０】
以下に、本発明による半導体装置の製造方法を実施例の形態に基づいて図10から図24を参照しながら具体的に説明する。
本実施例は、コンタクト形成時のアラインメントずれ発生によるゲート電極上の第二のポリシリコン膜10とコンタクト面20との絶縁不良(ショート発生)を防止する、本発明の半導体装置の製造方法の一態様を示す。
【００３１】
図10は、本発明による製造方法によって製造される、ゲート電極間が3400Åの微細化フラッシュメモリの平面構造図である。
図11(a)〜図24(a)は、図10中のxx−ｘ線での断面構造図における本発明の製造工程を示している。図11(b)〜図24(b)は、それぞれ図11(a)〜図24(a)に対応する、図10中のyy−ｙ線での断面構造図を示している。
【００３２】
まず、STI法により半導体シリコン基板１の主表面を複数の素子形成領域に分離する。
図11に示すように、シリコンからなる半導体シリコン基板１の主表面上に第一の酸化膜２を120Å形成し、続いて、第一の酸化膜２表面上に第一の絶縁膜(例えばシリコン窒化膜)３を1600Å形成する。
【００３３】
次に、図12に示すように、半導体シリコン基板１に形成した第一の絶縁膜３上に、所定領域に間隔を隔ててレジストパターン４を形成し、レジストパターン４をマスクにして、第一の絶縁膜３及び第一の酸化膜２を順次エッチングする。
続いて、図13に示すように、図11にて形成された第一の絶縁膜３をマスクにして半導体シリコン基板１を2000Å程エッチングすることで半導体シリコン基板１に素子分離領域部５を形成する。
【００３４】
次に、図14に示すように、電気的に絶縁可能な膜(例えばシリコン酸化膜)６を、例えば、CVD法を用いて半導体装置全面に6000Å堆積させて素子分離領域部５を完全に埋め込む。
次に、公知の技術であるCMP法にて、第一の絶縁膜３をストッパーにして、CVDシリコン酸化膜６と第一の絶縁膜３を同時に平坦化し、第一の絶縁膜３を、例えば、リン酸にて全面絶縁ウエットエッチ処理をおこない除去し、次に、第一の酸化膜２を除去する(図15)。
この時点で、半導体シリコン基板１の主表面が複数の素子形成領域に分離される。
【００３５】
以下、分離された素子形成領域に素子を形成して半導体装置を製造する。
図16に示すように、半導体装置上を覆うように酸化膜７を95Å形成し、その上に第一ポリシリコン膜８を2000Å形成し、CMP法により、第一ポリシリコン膜８を研磨することにより平坦化し、次に、第二の絶縁膜９(例えば、ポリシリコン酸化膜(45Å)、窒化膜(55Å)、酸化膜(80Å)の３層から構成される)を形成し、その上に第二のポリシリコン膜10を2500Å堆積させる。
【００３６】
次に、図17に示すように、素子分離領域部５に直交する方向に所定領域に間隔(3400Å)を隔てレジスト膜をパターンニングし、これをマスクにして第二のポリシリコン膜10、第二の絶縁膜９、第一のポリシリコン膜８を順次エッチングすることにより、コントロールゲート19を形成する。
【００３７】
次に、図18に示すように、ソース領域部を形成すべき領域の酸化膜を除去する為にレジストパターン膜11をパターンニングし、これをマスクにして酸化膜７をエッチングすることにより半導体シリコン基板１表面を露出させ、そこに不純物をイオン注入することによって不純物領域部を形成してソース領域21とする。同様にエッチング及び不純物注入を行って不純物領域部を形成してドレイン領域22とする。
【００３８】
次に、図19に示すように、半導体装置の全面を覆うように第三の絶縁膜12(1000Å)をCVD法を用いて形成し、全面異方性エッチングすることによってコントロールゲート19の両側壁にサイドウォール状の第三の絶縁膜12を形成する。
続いて、図20に示すように、半導体装置の全面を覆うようにプラズマSIN膜13(500Å)をCVD法を用いて堆積させる。
【００３９】
その後、半導体装置の全面を覆うようにCVD法を用いて、BPSG膜14を16000Å堆積させる。このとき、コントロールゲート19(約3000Å)とゲート電極−ゲート電極間のスペース(3400Å)とのアスぺクト比が約0.9以下になっているためBPSG膜内のボイドを防ぐことができる(図26、表１参照)。続いて、BPSG膜14を平坦化するために研磨をおこない、コンタクトホール15をフォト、エッチング技術を用いて形成し、コンタクト面20を露出させる。図21は、第三の絶縁膜12及びSIN膜13がエッチングにより完全に除去されている状態を示すが、これらの膜の材質とエッチング条件によっては、これらの膜12及び13の一部のみが除去され、コンタクト面20の露出時点で相当量が残存している場合もあり得る。
【００４０】
次に、図22に示すように、半導体装置の全面を覆うように第四の絶縁膜(例えばシリコン窒化膜)16を600ÅCVD法を用いて堆積させる。この第四の絶縁膜16が最終的に第二のポリシリコン膜10とコンタクト面20との絶縁を確立し、コンタクト−コンタクト間のボイドにより生じ得るショートを防ぐ。第四の絶縁膜16の膜厚は世代ごとのアライメントマージンによって決定される。具体的には、アライメントマージン50nmとした場合600Åとなる。第四の絶縁膜16は電気的絶縁であるため、例えば、シリコン酸化膜等での種類でもかまわない。
続いて、図23に示すように、図22でコンタクト15内に形成された第四の絶縁膜16を全面異方性エッチバックすることによってコンタクトホール側壁部に厚さ600Å程の第四の絶縁膜16を形成しつつ、不純物領域21表面にコンタクト面20を露出させる。
【００４１】
次に、図24に示すように、コンタクトホール15内にタングステン17(4000Å)を埋め込む。このとき、上記のように、サイドウォール状の第四の絶縁膜16が第二のポリシリコン膜10とタングステン17との間を絶縁するためショートが発生することはない。
最後に、METAL配線18(4000Å)を形成し、半導体シリコン基板１表面との導通を形成し、高集積化に適した半導体装置を製造することができる。
【００４２】
ところで、図21でのコンタクトホール15のエッチング形成時にコンタクトアライメントにずれが例えば50nm生じた場合、ゲート電極上方にコンタクトホールの一部が形成されて第二のポリシリコン膜が露出してしまうこともある。しかし、図22で第四の絶縁膜16を例えば600Åの膜厚で堆積させると、露出した第二のポリシリコン膜上部には層間絶縁膜14頂部まで(厚さβ)の第四の絶縁膜16が存在することとなり、図23でのエッチバックによっても第二のポリシリコン膜10表面が露出されることはない(図25参照)。したがって、コンタクトホール15内に埋め込まれたタングステン17(したがって最終的にはコンタクト面21)とショートが生ずることはない。
【００４３】
サイドウォール状の絶縁膜の膜厚Ａは、図25に示すように、アライメントずれによるコンタクトホールのゲート電極上への最大入り込み量Ｂ(＝コンタクトアライメントマージンＣ)との関係で決まり、サイドウォール状の絶縁膜幅Ａ＞アライメントずれによるゲート電極上への最大入り込み量Ｂである。ここで仮に最大入り込み量Ｂを0.05μmと見積もるとサイドウォール状の絶縁膜の膜幅Ａは、例えば600Å程度に設定できる。この場合、ゲート電極間のスペースは0.22μmまで狭くすることが可能となり、0.09μm以降の微細化プロセスも本発明にて加工できる。最大入り込み量Ｂは微細化が進むと合わせて0.04μm、0.03μmと小さくなり、サイドウォール状の絶縁膜の膜幅Ａも連動して薄くできるので、ゲート電極間のスペースを更に狭くできる。
【００４４】
また、コンタクトホール側壁部をサイドウォール状の絶縁膜で覆っているため、コンタクト−コンタクト間にボイドが形成されていてもショートの問題はない。よって、ボイドが形成され得るアスペクト比(≒0.9)に制約されない素子設計が可能になり、半導体装置の更なる微細化ができる。
【００４５】
上記実施例では、ドレインコンタクトの作成について記載しているが、続いてソースコンタクト及び/又はゲートコンタクトを作成してもよいし、或いはドレインコンタクトの作成時にソースコンタクト及び/又はゲートコンタクトを同時に(すなわち、１枚のマスクで)作成してもよい。
【００４６】
上記の実施形態および実施例は、本発明の理解を容易にするために例示として記載されたものであって、本発明は本明細書または添付図面に記載された具体的な構成および配置のみに限定されるものではないことに留意すべきである。本明細書に記載した具体的構成、手段、方法、および装置は、本発明の精神および範囲を逸脱することなく、当該分野において公知の他の多くのものと置換可能であることを、当業者は理解すべきであり、そして容易に認識する。
【図面の簡単な説明】
【００４７】
【図１】従来の半導体製造方法の一工程を説明する概略断面図である。
【図２】従来の方法の一工程を説明する概略断面図である。
【図３】従来の方法の一工程を説明する概略断面図である。
【図４】従来の方法の一工程を説明する概略断面図である。
【図５】従来の方法の一工程を説明する概略断面図である。
【図６】従来の方法の一工程を説明する概略断面図である。
【図７】従来の方法の一工程を説明する概略断面図である。
【図８】従来の方法の一工程を説明する概略断面図である。
【図９】従来の方法により製造された半導体装置の概略断面図である。
【図１０】本発明の製造方法により製造される半導体装置の平面図である。
【図１１】本発明の方法の一形態における一工程を説明する概略断面図である。
【図１２】本発明の方法の一形態における一工程を説明する概略断面図である。
【図１３】本発明の方法の一形態における一工程を説明する概略断面図である。
【図１４】本発明の方法の一形態における一工程を説明する概略断面図である。
【図１５】本発明の方法の一形態における一工程を説明する概略断面図である。
【図１６】本発明の方法の一形態における一工程を説明する概略断面図である。
【図１７】本発明の方法の一形態における一工程を説明する概略断面図である。
【図１８】本発明の方法の一形態における一工程を説明する概略断面図である。
【図１９】本発明の方法の一形態における一工程を説明する概略断面図である。
【図２０】本発明の方法の一形態における一工程を説明する概略断面図である。
【図２１】本発明の方法の一形態における一工程を説明する概略断面図である。
【図２２】本発明の方法の一形態における一工程を説明する概略断面図である。
【図２３】本発明の方法の一形態における一工程を説明する概略断面図である。
【図２４】本発明の方法の一形態により製造された半導体装置の概略断面図である。
【図２５】本発明の方法の一形態においてコンタクトアライメントずれが生じた場合に製造される半導体装置の概略断面図である。
【図２６】本発明の方法により製造した半導体装置の概略断面図である。
【図２７】従来の方法における層間絶縁膜積層前の半導体装置の概略断面図である。
【図２８】従来の方法における層間絶縁膜積層後の半導体装置の概略断面図である。
【符号の説明】
【００４８】
１：半導体シリコン基板
２：第一の酸化膜
３：第一の絶縁膜
４：レジストパターン
５：素子分離領域部
６：CVDシリコン酸化膜
７：酸化膜
８：第一のポリシリコン膜(フローティングゲート膜)
９：第二の絶縁膜
10：第二のポリシリコン膜
11：レジストパターン
12：第三の絶縁膜
13：プラズマSIN膜
14：BPSG膜
15：コンタクト
16：第四の絶縁膜
17：タングステン
18：METAL配線
19：コントロールゲート
20：コンタクト面
21：ソース領域
22：ドレイン領域
101：半導体シリコン基板
101a：ゲート絶縁膜
102：不純物領域
102a：ゲートポリシリコン膜
103a：上部絶縁膜
104a：上部ポリシリコン膜
104b：酸化ポリシリコン膜
105a：シリコン窒化膜(SIN)
106a：シリコン酸化膜(SiO2)
107a：サイドウォールポリシリコン膜
107b：サイドウォール酸化ポリシリコン膜
107c：酸化膜
108a：層間絶縁膜
109a：コンタクトホール
110a：導電層
111a：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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