(57)【特許請求の範囲】
【請求項１】
ほぼ対称をなすように形成された２つの電流路を有するデジタル差動増幅回路からの出力信号のタイミング情報を該デジタル差動増幅回路に印加される入力信号のタイミング情報に合わせて調整する方法であって、
（ａ）既知のタイミング情報を有する所定の入力信号を印加するステップと、
（ｂ）結果得られた出力信号のタイミング信号を入力信号のタイミング情報と比較するステップと、
（ｃ）前記出力信号のタイミング情報と前記入力信号のタイミング情報が少なくともほぼ一致するまで、前記電流路のうちの少なくとも一方の電圧レベルを変更するステップ
を含む方法。
【請求項２】
前記ステップ（ａ）において、印加される入力信号の前記既知のタイミング情報が所定のデューティ・サイクル、好ましくは約５０％のデューティ・サイクルであり、
前記ステップ（ｂ）において、前記出力信号のデューティ・サイクルが前記入力信号のデューティ・サイクルと比較され、
前記ステップ（ｃ）において、前記入力信号のデューティ・サイクルと前記出力信号のデューティ・サイクルが少なくともほぼ一致するまで、前記電流路のうちの前記少なくとも一方の電圧レベルを変更する、請求項１に記載の方法。
【請求項３】
前記ステップ（ｃ）における前記電流路のうちの少なくとも一方の電圧レベルを変更することが、一方の前記電流路のインピーダンスと、他方の前記電流路に流れる電流量の両方を調整することである、請求項１または２に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にデジタル差動増幅回路及びそのタイミング挙動に関するものである。
【０００２】
【従来の技術】
デジタル回路は通常２レベル、すなわちバイナリ・モードで動作する。すなわち、定常状態において各入力及び出力は２つの条件の一方にある。これらの条件（状態）はそれぞれ、真または偽状態、高（Ｖh）または低（Ｖl）レベル、もしくは、「１」または「０」状態と呼ばれる場合も多い。回路出力は、一般に電圧であるため、これら２つの状態は、高電圧Ｖihと低電圧Ｖilに基づく２つの電圧範囲を特徴とする。ここで、Ｖih＞Ｖil。電圧Ｖih及びＶilは、高論理しきい値及び低論理しきい値とも呼ばれる。図１に示すように、ノード電圧Ｖが不等式Ｖ＞Ｖihを満たす場合、ノードは高状態にあり、Ｖ＜Ｖilの場合、ノードは低状態にあるのは明らかである。
【０００３】
用途によっては、２レベル・モードでは不十分な場合もあることが立証されており、代わりに、差動論理が用いられる。差動論理を用いるデジタル回路（今後は、デジタル差動増幅回路、あるいはただ単に差動増幅回路とも呼ばれる）において、信号電圧は、２つのノード電圧の差Ｖ＝Ｖp−Ｖnと定義される。定常状態において、差動論理の２つのノード電圧Ｖp及びＶnは必ず逆の状態である、すなわち、Ｖp＞Ｖnの場合には、Ｖn＜Ｖilとなり、逆も同じである。とりわけ有利なのは、差動論理を適用する回路は一般に電源電流が一定しており、同程度に低い電圧の揺れを示すので、高速で、ノイズに影響されにくく、発生するノイズが同程度に低いという点である。
【０００４】
デジタル差動増幅回路を含む差動増幅回路は、正式にはＥＣＬ（エミッタ結合論理）回路のようなバイポーラ・テクノロジで実施されてきた。ＥＣＬは、高速度を必要とするコンピュータにおいて用いられる場合が多い。こうした高速度を実現するため、ＥＣＬは、大量の電力を消費するので、コストのかかる冷却手段を必要とする。現在、電子産業では集積度を高くし、システムを小型化しようとする傾向にあるため、ＭＯＳ（金属酸化物半導体）テクノロジによる差動増幅回路の適用が押し進められている。差動増幅回路の実施に利用されるバイポーラ・トランジスタとＭＯＳトランジスタの主たる相違点は、下記の通りである。ＥＣＬの場合、ＭＯＳトランジスタの場合と同じ数のトランジスタを単一ＩＣチップにパックすることができない。ＥＣＬチップに実装するトランジスタが多すぎると、過度の熱によって損傷を被ることになる。信号が極めて高い周波数で変化しなければ、ＭＯＳチップの消費電力は極めて少ない。従って、ＭＯＳの場合は単一チップに多数のトランジスタをパックすることが可能である。さらに、ＭＯＳトランジスタは、同程度の速度及び電源電流で、しきい値電圧がより高くなり、相互コンダクタンスがより低くなる。
【０００５】
図２には、一例として、デジタル差動増幅回路のためのインバータ回路が示されている。電流源１０は、第１の電流路２０及び第２の電流路３０に給電する。第１の電流路２０には、第１の電流スイッチ４０及び第１の負荷５０が含まれており、第２の電流路３０には、第２の電流スイッチ６０及び第２の負荷７０が含まれている。第１の電流スイッチ４０と第２の電流スイッチ６０は、通常、バイポーラ・トランジスタまたはＭＯＳトランジスタのようなトランジスタ素子によって実施され、それぞれ、その制御電極において差動入力信号ＩＮp及びＩＮnを受信する。第１の負荷５０及び第２の負荷７０は、ＭＯＳトランジスタのようなトランジスタ素子によって、あるいは、当該技術において既知の他の抵抗手段によって実施することも可能である。電流路２０及び３０は、それぞれ、電流スイッチと負荷の間のノードにおいて、それぞれ、差動出力信号ＯＵＴp及びＯＵＴnを送り出す。
【０００６】
動作時、差動入力信号ＩＮp及びＩＮnの高いほうの信号によって、電流スイッチ４０と６０のいずれか一方がオンになり、該電流路における出力信号（ＯＵＴpまたはＯＵＴn）の電位が高電位から低電位に引き下げられる。従って、差動信号ＩＮp及びＩＮnの低いほうの信号によって、電流スイッチ４０及び６０のもう一方がオフになり、該電流路における出力信号の電位が低電位から高電位に引き上げられる。こうして、図２の回路によって、差動入力信号ＩＮp及びＩＮnが反転される。
【０００７】
入力信号または出力信号を交換することによって、非反転バッファが得られるように、図２の回路の機能に修正を加えることができるのは明らかである。
【０００８】
一般に、状態遷移は、ノード電圧の第１の状態から第２の状態への変化であり、デジタル回路の場合、状態遷移は、通常、２つの規定の状態の間で生じる。図３には、こうした状態遷移の一例が示されている。電圧がしきい値電圧ＶihとＶilの範囲内にある時間は、遷移時間ｔtrと呼ばれる。物理的理由のため、遷移時間は、非ゼロ、ｔtr＞０でなければならない。
【０００９】
電圧がＶ＝（Ｖih＋Ｖil）／２に達する時点は、一般に、遷移のタイミング・マーク（timing mark）と呼ばれる。差動信号の場合、タイミング・マークは差動信号が等しくなる時点である。図３において、遷移は、時間ｔ1に開始されて、時間ｔ3に終了し、時間ｔ2において、２つの差動信号が等しくなり、電圧（Ｖih＋Ｖil）／２に達する。遷移時間は、ｔtr＝ｔ3−ｔ1と定義される。該遷移のタイミング・マークはｔ2になる。
【００１０】
タイミング情報は、信号がある状態から別の状態に変化する際に、送り出されるか、または処理され、一般に、タイミング・マークに関する情報を含んでいる。タイミング情報を処理するか、または、送り出しているデジタル回路は、一連の入力状態遷移の結果として、一連の出力状態遷移を発生する。出力状態遷移は、図４ａに示すように、時間ｔi（１）、ｔi（２）．．ｔi（Ｎ）に生じる入力状態遷移によってｔo（１）、ｔo（２）．．ｔo（Ｎ）に生じる。
【００１１】
入力遷移のタイミング情報間の関係は、システムの出力において反映されなければならない。さらに、入力状態の変化間において経過する時間が、それぞれの入力状態の変化によって生じる出力状態の変化間においても経過するのが望ましい。さもなければ、システムは、タイミング情報を変化させてしまうことになるが、これは、ほとんどの用途において回避すべきことである。従って、遷移時間に関する下記の方程式が満たされる場合には、デジタル回路によって、正確なタイミング情報が生じる。
【００１２】
【数１】
0004477705.tif 000002
ここで、ｋは整数。
【００１３】
システムまたは装置の入力における遷移のタイミング・マークｔi（ｋ）とそれに対応する出力遷移のタイミング・マークｔo（ｋ）との間の時間差は、伝搬遅延ｔpd（ｋ）と呼ばれる、すなわち、ｔpd（ｋ）＝ｔo（ｋ）−ｔi（ｋ）である。理想のデジタル回路の場合、伝搬遅延は、一定の値、ｔpd（ｋ）＝ｔpd（ｋ＋ｎ）である（ここで、ｎは整数）。しかし、実際のデジタル回路では、伝搬遅延ｔpd（ｋ）は、実際の入力状態、入力における状態変化の頻度等によって異なる可能性がある。
【００１４】
とりわけ、デジタル電子回路が、例えば、集積回路（ＩＣ）または他の電子装置をテストするためのテスト用途において、例えば、時間測定に利用される場合、その回路によって正確なタイミングが得られることは、動作にとって重大である。すなわち、伝搬遅延ｔpd（ｋ）の変動は、測定されるか、送信されるか、または、別様に処理される信号の遷移時間に対して小さいことが望ましい。
【００１５】
差動増幅回路の伝搬遅延ｔpd（ｋ）は、図４ｂに示すように、一般に、対応する時間マーク間、すなわち、Ｖi＝０またはＶip＝Ｖinの時点とＶo＝０またはＶop＝Ｖonの時点の間の経過時間と定義される。これは、上述の遷移タイミング間における経過時間に一致する。
【００１６】
小型化によって、回路の集積度を高めることができるだけでなく、特徴サイズが小さくなるため、より高い周波数を用いることも可能になるので、電気的回路の小型化がもくろまれている。しかし、集積度が増し、差動増幅回路が小型化されると、伝搬遅延ｔpd（ｋ）のようなタイミング挙動が、同一の差動増幅回路間においてさえ大きく変動し始めることが明らかになった。さらに、例えば、伝搬遅延ｔpd（ｋ）が、結局相違を生じ、特定の回路について一定の値ではなくなり、タイミング情報が回路によって変わってくることが分かった。この結果、ほとんどの用途にとって、とりわけ、テスト用途のようなタイミングに影響されやすい用途にとって全く許容できない、タイミングの欠陥を生じることになる。
【００１７】
すなわち、差動増幅回路は、主として高精度な用途に用いられるので、予測不能なタイミング挙動の影響は、該テクノロジにとって非常な欠点になることが分かった。しかし、当該技術において、そのタイミング挙動の変動理由を十分に明らかにすることができなかったので、回路設計者は、ある程度の集積化及び小型化だけしか許容しないようにするか、あるいは、別のテクノロジを用いるようにしなければならなかった。
【００１８】
【発明が解決しようとする課題】
本発明の目的は、集積化及び小型化のさらなる強化を可能にする差動増幅回路を提供することにある。
【００１９】
【課題を解決するための手段】
差動増幅回路を小型化した場合に変動するタイミング挙動の問題を分析することによって、差動増幅回路の動作、つまりタイミング挙動は、差動増幅回路の対称性によって大きく左右されるので、差動増幅回路内の個別デバイスのパラメータが変動すると、回路全体の挙動に変動を生じることが分かった。集積度の低い回路の場合、製造プロセス時における構成要素の統計的ばらつきは、一般に、構成要素の通常の公差間内に含まれるので、対称性はほぼ均衡がとれるが、集積度が高くなると、構成要素の統計的ばらつきによって、差動増幅回路の大幅な非対称性を生じることになり、これが、統計的に、集積化及び小型化の進展と共に増大するということが明らかになった。例えば、集積度の高い回路におけるゲート長が１．２μｍから０．６μｍに短縮され、製造プロセスによって生じる典型的なばらつきが２０ｎｍの場合、相対的な公差は、１．５％から３．０％に増大する。しかし、所定の用途に必要な速度を得るには、特徴サイズ（ゲート長のような）を縮小しなければならない。
【００２０】
図２のインバータのようなＭＯＳ適用例の場合、ＭＯＳトランジスタのしきい値電圧の変動によって、入力オフセット電圧が生じ、一方、ＭＯＳトランジスタの相互コンダクタンスの変動によって出力オフセット電圧が生じる。ある程度単純化すると、第１の電流路２０と第２の電流路３０の間の非対称性の影響は、第１の電流路２０と第２の電流路３０の間における対応する構成要素の非対称性を相殺するオフセット電圧Ｖoffsによって表すことが可能である。図５には、第１の電流路２０と第２の電流路３０との非対称性に起因するオフセット電圧Ｖoffsを有する図２のインバータが示されており、それによれば、オフセット電圧Ｖoffsは、例えば、入力オフセット電圧、出力オフセット電圧、または、その組み合わせから生じる可能性がある。
【００２１】
図６には、回路におけるタイミング情報に対するオフセット電圧Ｖoffsの影響が示されている。２つの入力信号の一方が、例えば、トランジスタのしきい値電圧の変動に起因するオフセット電圧Ｖoffsだけシフトされる（点線で示すように）。第１の遷移Ａのタイミング・マーク（Ｖonに関する立ち上がりエッジ）が、タイミングマークｔ1（オフセット電圧Ｖoffsを生じない）からタイミングマークｔ1'（オフセット電圧Ｖoffsを生じる）にシフトされる。従って、第１の遷移Ａに対して逆方向の第２の遷移Ｂ（Ｖoffsに関する立ち下がりエッジ）が、タイミングマークｔ2（オフセット電圧Ｖoffsを生じない）からタイミングマークｔ2'（オフセット電圧Ｖoffsを生じる）にシフトされる。しかし、図６から明らかなように、タイミング・マークｔ1'は、タイミング・マークｔ2'として逆方向にシフトされたので（その「もとの信号」に対して）、時間差△ｔ＝ｔ2−ｔ1が、時間差△ｔ’＝ｔ2'−ｔ1'に変化したことになる。以上から、立ち上がりエッジと立ち下がりエッジのタイミング・マークが逆方向にシフトされるので、オフセット電圧Ｖoffsによって、それぞれの電流経路における電圧レベルの相対的シフト、従って、タイミング情報の変化が生じることが明らかになる。
【００２２】
図７には、タイミング情報に対するオフセット電圧Ｖoffsの影響が示されている。（ａ）には、初期タイミング情報が示されている。（ｂ）には、一方の電流路においてオフセット電圧Ｖoffsが生じる差動増幅回路に通された後の、ただし、伝搬遅延のない理想化されたタイミング図による、タイミング情報が示されている。（ｃ）には、最終的に、伝搬遅延を伴うオフセット電圧Ｖoffsの影響が示されている。各立ち上がりエッジは、ほぼ一定した伝搬遅延ｔpd（ｒ）だけ遅延し、一方、各立ち下がりエッジは、ほぼ一定した伝搬遅延ｔpd（ｆ）だけ遅延する。（ｃ）におけるタイミング情報は、一定の遅延時間ｔdだけ遅延するが、伝搬遅延ｔpd（ｒ）とｔpd（ｆ）が等しくないのは明らかである。
【００２３】
さらに、ほぼ一定したオフセット電圧Ｖoffsを生じることのない他の影響によって、やはり、入力情報のタイミング情報に変化を生じる可能性のあることも分かった。例えば、出力ノードＯＵＴp及びＯＵＴnにおける出力容量が異なると、やはり、異なるタイミング・エッジに関して伝搬遅延の変動を生じる可能性がある。
【００２４】
本発明によれば、例えば、オフセット電圧Ｖoffsに起因するタイミング情報の変化の影響は、少なくとも一方の電流路における電圧レベル、例えば、Ｖip及び／またはＶinのレベルを修正することによって補償される。電圧レベルは、出力信号のタイミング情報が少なくとも入力信号のタイミング情報とほぼ同等になるまで修正される。これによって、製造プロセス時における装置の公差に起因する差動増幅回路の非対称性の影響を補償することが可能になるので、差動増幅回路は、印加される信号のタイミング情報を変えることなく、より集積密度の高い回路にも適用可能になる。
【００２５】
補償は、原則として、補償すべき回路の入力において既知のタイミング特性を備えた規定の入力信号を加えることによって実行可能である。結果生じる出力信号のタイミング特性は、入力信号のタイミング特性と比較され、電流路の少なくとも一方における少なくとも１つの電圧レベルが、出力信号と入力信号のタイミング特性が一致するまで修正される。タイミング特性は、立ち上がりエッジと立ち下がりエッジの伝搬遅延を比較することによって調整するのが望ましい。望ましい実施態様の場合、加えられる入力信号は、デューティ・サイクルが約５０％の信号である、すなわち、立ち上がりエッジと立ち下がりエッジとの間の時間がほぼ等しい。出力信号のデューティ・サイクルが測定されて、入力信号と比較される。次に、電流路の少なくとも一方における少なくとも１つの電圧レベルが、出力信号のデューティ・サイクルが約５０％になるまで修正される。
【００２６】
より精密な補償の場合には、各電流路毎に、所定の程度まで修正を施すことになる可能性がある。すなわち、少なくとも対をなす一方のコンポーネントに修正を加えることによって、各対をなす対応するコンポーネント毎に補償を行うことになる可能性がある。
【００２７】
タイミング情報の変化は、トリミング回路に関する２つの原理に基づく方法で補償することが可能である。オームの法則に従って、第１の原理に基づく方法として、インピーダンスＲを変化させるか、あるいは、第２の原理に基づく方法として、それぞれの電流Ｉを変化させることによって電圧レベルＶを修正することが可能である。
【００２８】
トリミング回路に関する第１の原理に基づく方法の後、電流路の少なくとも一方における少なくとも１つのインピーダンスＲが修正される。インピーダンスＲ（例えば、抵抗器または負荷デバイス）の修正は、例えば、必要に応じて、並列または直列をなす多くのデバイスをスイッチして、タイミング・エラーを調整するか、トランジスタの制御電圧を調整して、インピーダンスを修正するか、並列をなす少なくとも１つの（例えば、ＦＥＴ）トランジスタをスイッチして、その制御電圧を調整し、インピーダンスを修正するか、あるは、当該技術において既知の他の手段によって実施することが可能である。
【００２９】
図８ａには、図２のインバータ回路の例における一方の電流路において少なくとも１つのインピーダンスＲ’に調整を加えるための原理が示されており、その効果が図８ｂに示されている。図８ｂにおける出力電圧ＯＵＴnの点線（Ｖon'）から明らかなように、インピーダンスＲ’が変動すると、Ｖlにオフセット電圧Ｖoffs'が生じ（Ｖhは影響を受けない状態を保ち）、連続線Ｖonで示されたＲ’＝Ｒである対称な状況と比べて、遷移中の立ち上がりエッジと立ち下がりエッジに異なる角度が生じる。従って、遷移のタイム・マークは、インピーダンスＲ’を変化させると変動するというわけである。従って、インピーダンスＲ’の値を変化させることによって、立ち上がりエッジと立ち下がりエッジに関する伝搬遅延がほぼ等しくなるように調整を加え、その結果、出力信号のタイミング情報が入力信号のタイミング情報と同等になるようにすることが可能である。
【００３０】
インピーダンスの調整には、基本的に、補償される回路内における追加電力が不要という利点がある。電力消費は、いずれにしても、セルを駆動する差動電流によって決まる。
【００３１】
トリミング回路に関する第２の原理に基づく方法の後、電流路の少なくとも１つの電流Ｉが修正される、すなわち、少なくとも１つの調整電流ｉが、電流路の少なくとも一方に追加される。電流の修正は、例えば、一方の電流路とアースのような低電位との間の少なくとも１つの（例えば、ＦＥＴ）トランジスタをスイッチし、その制御電圧に調整を加えて、電流ｉの値を調整するか、または、当該技術において既知の他の電流手段によって実施可能である。一定の（調整）電流の非対称な追加は、ノードＯＵＴp及びＯＵＴnから大地電位にトランジスタをスイッチすることによって実施するのが望ましい。
【００３２】
図９には、図２のインバータ回路の例における、１つの調整電流を追加することによって、電流路の一方における少なくとも１つの電流Ｉ’に調整を加えるための原理が示されており、その効果が図９ｂに示されている。図９ｂにおける出力電圧ＯＵＴnの点線（Ｖon''）から明らかなように、電流Ｉ’が変動すると、（連続した）線Ｖonで示されたＲ’＝Ｒである対称状況に対するオフセット電圧Ｖoffs''が生じる。しかし、図８ｂにおけるオフセット電圧Ｖoffs'と比較すると、オフセット電圧Ｖoffs''は、出力電圧ＯＵＴnの全範囲にわたって重畳されている。従って、立ち上がりエッジ及び立ち下がりエッジに関する伝搬遅延がほぼ等しくなるように調整可能である。
【００３３】
本発明による電流修正は、追加電流やインピーダンス修正に関する電力を必要とするが、負荷キャパシタンスが低くなる。もう１つの利点は、電流源としてＮＦＥＴを用いることができるということである。ＮＦＥＴはこの場合、より小さくすることが可能であり、そのドーパント濃度のため、出力ノードに追加される容量負荷も少ない。
【００３４】
本発明の望ましい実施態様の場合、電流路の調整は、電流路の一方における出力信号の電圧レベルをより低いレベルに引き下げることによって実施される。従って、回路は各電流路毎に調整手段を含んでおり、出力信号のうち電圧レベルが高いほうの電流路だけがより低いレベルに引き下げられる。もう１つの実施態様の場合、両方の出力信号の電圧レベルがより低いレベルに引き下げられる。従って、「アップ・サイド・ダウン構成」の場合、例えば、ＰＦＥＴをスイッチとして利用し、ＮＦＥＴを負荷として利用すると、電圧レベルをより高いレベルに引き上げることが可能になる。例えば、各側から引き出される電流の量は、調整がつくまで、各電流路においてそれぞれある数のトランジスタをオンにすることによって調整可能である。両方の実施態様とも、能動素子を必要としないので、より調整しやすい実施態様が可能になる。
【００３５】
インピーダンス及び電流の調整を同時に施すことが可能であること、あるいは、一方の電流路において、インピーダンス調整を実施し、もう一方の電流路において、電流の調整を施すことも可能であるのは明白である。
【００３６】
図９ｃには、本発明によるタイミング調整に関する原理の一例が示されている。入力信号Ｖip及びＶinが実線で示されている。（調整済みの）出力信号Ｖop及びＶonのタイミング挙動が点線で示されている。言うまでもなく、単純化のため、入力信号Ｖip及びＶinに対する出力信号Ｖop及びＶonの内部遅延が省略されているので、入力信号と出力信号のタイミング・マークｔ1及びｔ2は一致する。すなわち、入力信号と出力信号が、同じタイミング情報、従って、立ち上がりエッジと立ち下がりエッジに関する同じ伝搬遅延を示す。
【００３７】
図８ａ、８ｂ、及び、９ａ、９ｂと組み合わせることによって図９ｃから明らかなように、電流路２０における出力ノードＯＵＴpの電圧レベルＶopは、電流Ｉ（図９ａ）を変化させることによって、例えば、出力ノードＯＵＴpと大地電位の間に電流源ｉを加えることによって調整された。それとは対照的に、電流路３０における出力ノードＯＵＴnの電圧レベルは、インピーダンス７０（図９ａ）の値を変化させることによって、例えば、さらに１つ以上のインピーダンスを並列に接続することによって調整された。電流路２０及び３０の調整は、出力信号のタイミング情報が、入力信号のタイミング情報と同等になるまで、すなわち、換言すれば、タイミング・マーク間における対応する時間差△ｔ＝△ｔ’（＝ｔ2−ｔ1）が、入力情報と出力情報の両方について同じになるまで実行される（図６と比較されたい）。しかし、図９ｃから明らかなように、補償結果として、調整された出力信号ＶopとＶonは、必ずしも対称になる必要はない。
【００３８】
一般に、補償効果は、下記のように実行することが可能である。例えば、信号ＶopをＶop'＝Ｖop＋Ｖomodpに変化させると、タイミングについて関連したＶop'＝Ｖonの時点も変化する。ＶonをＶon'＝Ｖon＋Ｖomodnに変化させると、Ｖop＝Ｖon'の時点も変化する。従って、同様に信号ＶopをＶop'＝Ｖop＋Ｖomodpに変化させ、ＶonをＶon'＝Ｖon＋Ｖomodnに変化させると、Ｖop'＝Ｖon'の時点が修正される。
【００３９】
線形立ち上がり遷移中における信号電圧は、次のように表すことができる。
【００４０】
【数２】
0004477705.tif 000003
【００４１】
電圧Ｖは、レベルＶlから開始して、その定常状態の高レベルＶhに達するまで、時間の経過とともに線形に上昇する（図６と比較されたい）。立ち下がり遷移は、次のように表すことができる。
【００４２】
【数３】
0004477705.tif 000004
【００４３】
非修正信号ＶopとＶonの交差点がタイミング・マークｔ1で、Ｖop'が式２に従い、Ｖon'が式３に従う場合、交差点としてのタイミング・マークt1'（ここで、Ｖop'＝Ｖon'）は、次のように計算することができる。
【００４４】
【数４】
0004477705.tif 000005
【００４５】
ｔ1は、遷移Ａの結果生じるタイミング・マークであり（図６と比較されたい）、ｔ2は、遷移Ｂの初期タイミング・マークである場合、遷移Ｂの結果生じるタイミング・マークｔ2'は、下記のように計算することができる。
【００４６】
【数５】
0004477705.tif 000006
【００４７】
差動増幅回路における出力レベルの変化は、オームの法則を用いることによって実施可能である。
【００４８】
【数６】
0004477705.tif 000007
【００４９】
Ｖを修正すべき場合には、ＩまたはＲを変化させることが可能である。この結果、上述のようなトリミング回路を実施する、下記による２つの方法が得られる。
１．図８ａ及び８ｂに示す負荷デバイスの非対称的修正すなわち上述の式におけるＲ’＝Ｒ＋ｄＲ
２．図９ａ及び９ｂにおける調整電流のような定電流ｄＩの非対称的追加。
【００５０】
もちろん、本発明は、例えば図５に示すオフセット電圧Ｖoffsを補償するだけではなく、差動増幅回路によって、加えられる入力信号のタイミング情報が変化しないようにするため、差動増幅回路のタイミング挙動を調整するためのツールも提供する。本発明による補償の結果、既存のオフセット電圧Ｖoffsが上昇することさえあるし、あるいは、以前は存在しなかったオフセット電圧Ｖoffsが生じることになる場合さえある（図９ｃ参照）。しかし、本発明の補償によれば、入力信号のタイミング情報の変化に起因するタイミングの欠陥が軽減されるか、あるいは、解消されさえする。
【００５１】
従って、本発明によれば、さらに集積化及び小型化を押し進めたとしても、改善されたタイミング挙動、あるいは、理想に近いタイミング挙動さえ示す差動増幅回路を提供することが可能になる。この結果、速度及びタイミング精度に対する妥協を強いられることなく、高集積度の回路を用いることが可能になる。
【００５２】
もちろん、本発明による補償は、ＸＯＲ、フリップ・フロップ等のような任意の種類の差動増幅回路または論理ゲートに適用することが可能であり、分かりやすくするためだけに用いられた図２に示すインバータ回路に制限されるわけではない。
【００５３】
【実施例】
以下では、本発明による差動増幅回路を調整するための実施態様が、図２のインバータ回路の例に関して示される。調整には、差動増幅回路の動作点を修正し、伝搬遅延の差を取り除くことができるようにする必要がある。実施態様は、ＭＯＳテクノロジに関して示されるが、もちろん、本発明はそれに制限されるものではなく、任意のテクノロジで実施される任意の差動増幅回路をそれ相応に調整することが可能である。
【００５４】
図１０ａには、電流路の少なくとも一方における少なくとも１つのインピーダンスが修正される、トリミング回路に関する第１の原理に基づく方法に従った、図２のインバータ回路を調整するための一例が示されている。第１の電流路２０の第１の負荷５０及び第２の電流路３０の第２の負荷７０はトランジスタとして実施され、そのインピーダンスはそれぞれ、ゲート電極に印加される制御電圧によって設定される。インピーダンス手段１００（及び１１０）は、第１の負荷５０と第２の負荷７０の少なくとも一方（できれば、両方）に対して並列に接続される。インピーダンス手段１００及び１１０は、トランジスタとして実施するのが望ましく、そのインピーダンスは、それぞれ、その制御（ゲート）電極に印加される制御電圧Ｖ1及びＶ2によって設定することが可能である。制御電圧Ｖ1及びＶ2は、アナログ電圧源または当該技術において既知の他の電圧供給手段によって実施することが可能である。
【００５５】
図１０ｂには、インピーダンス手段１００及び１１０の実施例が示されている。インピーダンス手段１００及び１１０はそれぞれ、並列接続をなすように構成された複数のトランジスタ１００．１，．．．，１００．ｎ及び１１０．１，．．．，１１０ｎとして実施される。ある実施態様の場合、大地電位（０Ｖ）または高電位の（ＶＤＤ）の電圧（レール電圧）は、制御電極に関する制御電圧として印加される。
【００５６】
望ましい実施態様の場合、インピーダンス手段１００及び１１０は、複数の並列トランジスタ１００．１，．．．，１００．ｎ及び１１０．１，．．．，１１０ｎとして実施されるので、インピーダンス手段１００及び１１０のデジタル制御が可能になる。複数のトランジスタ１００．１，．．．，１００．ｎの制御（ゲート）電極は制御バス１２０に結合され、複数のトランジスタ１１０．１，．．．，１１０ｎの制御（ゲート）電極は制御バス１３０に結合される。制御バス１２０及び１３０によってデジタル信号が複数のトランジスタ１００．１，．．．，１００．ｎ及び１１０．１，．．．，１１０ｎに供給され、これによって、次にトランジスタがオンまたはオフになり、その結果、インピーダンス手段１００及び１１０のインピーダンスが修正される。
【００５７】
図１１ａには、電流路の少なくとも一方における少なくとも１つの電流Ｉが修正される、トリミング回路に関する第２の原理に基づく方法に従った、図２のインバータ回路を調整するための一例が示されている。第１の電流源１５０は、出力ノードＯＵＴpとＯＵＴnの一方に結合される。第２の電流源１６０は、出力ノードＯＵＴpとＯＵＴnのもう一方に結合するのが望ましい。第１の電流源１５０及び第２の電流源１６０は、トランジスタとして実施されるのが望ましく、それぞれの出力ノードＯＵＴpまたはＯＵＴnに加えられる電流値は、それぞれ、その制御（ゲート）電極に印加される制御電圧Ｖ1及びＶ2によって設定することが可能である。制御電圧Ｖ1及びＶ2は、アナログ電圧源によって、または、当該技術において既知の他の電圧供給手段によって実施することが可能である。
【００５８】
図１１ｂには、それぞれ、並列接続をなすように構成された複数のトランジスタ１５０．１，．．．，１５０ｎ及び１６０．１，．．．，１６０ｎとして実施された、第１の電流源１５０及び第２の電流源１６０の実施例が示されている。第１の電流源１５０及び第２の電流源１６０によって供給される電流値は、複数のトランジスタ１５０．１，．．．，１５０ｎ及び１６０．１，．．．，１６０ｎの制御（ゲート）電極に制御電圧を印加することによって設定可能である。
【００５９】
望ましい実施態様の場合、第１の電流源１５０及び第２の電流源１６０は、可制御電流出力デジタル・アナログ変換器（ＣＣＯ−ＤＡＣ）１５０及び１６０として実施され、複数のトランジスタ１５０．１，．．．，１５０ｎの制御（ゲート）電極は、制御バス１７０に結合され、複数のトランジスタ１６０．１，．．．，１６０ｎの制御（ゲート）電極は、制御バス１８０に結合される。制御バス１７０及び１８０によって、デジタル信号が複数のトランジスタ１５０．１，．．．，１５０．ｎ及び１６０．１，．．．，１６０ｎに供給され、これによって、次に、トランジスタがオンまたはオフになり、その結果、第１の電流源１５０及び第２の電流源１６０によって供給される電流値が修正される。
【００６０】
第１の電流源１５０及び第２の電流源１６０は、出力ノードＯＵＴpまたはＯＵＴnと大地電位のような低電位との間に接続するのが望ましい。その場合、電流ｉは、差動増幅回路のそれぞれの電流路から「引き出される」だけであるため、より容易に実施することが可能になる。
【００６１】
ＣＣＤ−ＤＡＣ１５０及び１６０は、ｋ（例えば６）の２値重み付けを施された電流源によって実施するのが望ましい。個別にオン／オフして、電流の量を調整することが可能なこれらの電流源は、これらのＦＥＴのソース・コネクタが低（大地）電位に接続される場合、ＮＭＯＳ ＦＥＴとして実施するのが望ましい。一方、これらのトランジスタのドレイン・コネクタが高電位に接続される場合、電流源はＰＭＯＳ ＦＥＴとして実施するのが望ましい。ゲート・コネクタは、トランジスタを通る電流を制御するｋ（例えば６）のデジタル信号によって駆動するのが望ましい。デジタル信号によって、電流をオン／オフすることが可能である。出力ノードＯＵＴpまたはＯＵＴnに供給される電流負荷は、ｋの個別電流の和である。
【００６２】
インピーダンス手段１００及び１１０と第１の電流源１５０及び第２の電流源１６０は、それに従って構成することが可能であり、その接点の１つが、出力ノードＯＵＴpまたはＯＵＴnに結合されるのが望ましい。差動増幅回路による伝搬遅延を変化させるため、２つの出力ノードＯＵＴpまたはＯＵＴnは、別様に負荷を加えるのが望ましい。プログラム可能なインピーダンス手段１００．１，．．．，１００ｎまたは１１０．１，．．．，１１０ｎまたはＣＣＤ−ＤＡＣ１５０及び１６０は、それぞれの側におけるデジタル入力信号が反転されるようにプログラム可能であることが望ましい。
【００６３】
〔実施態様〕
なお、本発明の実施態様の例を以下に示す。
【００６４】
〔実施態様１〕  ほぼ対称をなすように形成された２つの電流路（２０、３０）において、差動入力信号を受信し、出力信号を送り出すための回路であって、２つの電流路（２０、３０）の少なくとも一方に、入力信号のタイミング情報と出力信号のタイミング情報とを合わせるように調整するための調整手段が含まれていることを特徴とする回路。
【００６５】
〔実施態様２〕  前記調整手段（Ｒ’、Ｉ’）に、出力信号のタイミング情報が、少なくともほぼ入力信号のタイミング情報を表すようになるまで、それぞれの電流路における電圧レベルに修正を加えるための手段が含まれていることを特徴とする、実施態様１に記載の回路。
【００６６】
〔実施態様３〕  前記調整手段（Ｒ’、Ｉ’）に、それぞれの電流路におけるインピーダンス（Ｒ’）に修正を加えるための手段が含まれていることを特徴とする、実施態様１または実施態様２に記載の回路。
【００６７】
〔実施態様４〕  前記調整手段（Ｒ’、Ｉ’）に、それぞれの電流路における電流（Ｉ’）に修正を加えるための手段が含まれていることを特徴とする、実施態様１または実施態様２のいずれか一項に記載の回路。
【００６８】
〔実施態様５〕  前記調整手段（Ｒ’、Ｉ’）に、それぞれの電流路におけるインピーダンス（Ｒ’）に修正を加えるための手段と、電流（Ｉ’）に修正を加えるための手段が含まれていることを特徴とする、実施態様１または実施態様２に記載の回路。
【００６９】
〔実施態様６〕  前記インピーダンス（Ｒ’）に修正を加えるための手段に、並列及び／または直列に接続されたトランジスタ素子が望ましい、複数のインピーダンス素子が含まれることを特徴とする、実施態様３に記載の回路。
【００７０】
〔実施態様７〕  前記電流（Ｉ’）に修正を加えるための手段に、少なくとも１つのトランジスタ素子が望ましい、少なくとも１つの調整電流源（ｉ）を追加するための手段が含まれることを特徴とする、実施態様４に記載の回路。
【００７１】
〔実施態様８〕  前記少なくとも１つの調整電流源（ｉ）が、それぞれの電流路と低または高電位の間に接続されることを特徴とする、実施態様７に記載の回路。
【００７２】
〔実施態様９〕  実施態様１または実施態様２に記載の回路を利用して、出力信号のタイミング情報と入力信号のタイミング情報とを合わせるように調整する方法。
【００７３】
〔実施態様１０〕  ほぼ対称をなすように形成された２つの電流路（２０、３０）を備える差動増幅回路からの出力信号のタイミング情報と、差動増幅回路に加えられた入力信号のタイミング情報とを合わせるように調整するための方法であって、
（ａ）既知のタイミング情報を備えた規定の入力信号を加えるステップと、
（ｂ）結果生じる出力信号のタイミング情報と入力信号のタイミング情報を比較するステップと、
（ｃ）出力信号と入力信号のタイミング情報が、少なくともほぼ一致するまで、電流路の少なくとも一方における少なくとも１つの電圧レベルに修正を加えるステップと
を設けて成る方法。
【００７４】
〔実施態様１１〕  前記ステップ（ａ）において、加えられる入力信号が、好ましくは約５０％で規定されたデューティ・サイクル信号を備えることと、
前記ステップ（ｂ）において、出力信号のデューティ・サイクルが測定され、入力信号のデューティ・サイクルと比較されることと、
前記ステップ（ｃ）において、入力信号と出力信号のデューティ・サイクルが少なくともほぼ一致するまで、電流路の少なくとも一方における少なくとも１つの電圧レベルが修正されること
を特徴とする、実施態様１０に記載の方法。
【図面の簡単な説明】
【図１】高論理しきい値と低論理しきい値の間における遷移を示す図である。
【図２】当該技術において既知のインバータ回路を示す図である。
【図３】差動増幅回路における状態遷移の一例を示す図である。
【図４ａ】差動入力及び出力の状態遷移を示す図である。
【図４ｂ】差動入力及び出力の状態遷移を示す図である。
【図５】非対称性に起因するオフセット電圧Ｖoffsを生じる図２のインバータを示す図である。
【図６】タイミング情報に対するオフセット電圧Ｖoffの影響を示す図である。
【図７】タイミング情報に対するオフセット電圧Ｖoffの影響を示す図である。
【図８ａ】本発明に従って、図２のインバータ回路の電流路の一方における少なくとも１つのインピーダンスＲ’を調整する機能を有する回路を示す図である
【図８ｂ】本発明に従って、図２のインバータ回路の電流路の一方における少なくとも１つのインピーダンスＲ’を調整するための原理及び効果を示した図である。
【図９ａ】本発明に従って、図２のインバータ回路の電流路の一方における少なくとも１つの電流Ｉ’を調整する機能を有する回路を示す図である。
【図９ｂ】本発明に従って、図２のインバータ回路の電流路の一方における少なくとも１つの電流Ｉ’を調整するための原理及び効果を示す図である。
【図９ｃ】本発明によるタイミング調整の原理の一例を示す図である。
【図１０ａ】本発明の実施態様によるトリミング回路の一例を示す図である。
【図１０ｂ】本発明の実施態様によるトリミング回路の一例を示す図である。
【図１１ａ】本発明の実施態様によるトリミング回路の一例を示す図である。
【図１１ｂ】本発明の実施態様によるトリミング回路の一例を示す図である。
【符号の説明】
１０    電流源
２０    第１の電流路
３０    第２の電流路
４０    第１の電流スイッチ
５０    第１の負荷
６０    第２の電流スイッチ
７０    第２の負荷
１００  インピーダンス手段
１１０  インピーダンス手段
１２０  制御バス
１３０  制御バス
１５０  第１の電流源
１６０  第２の電流源
１７０  制御バス
１８０  制御バス
【図１】
0004477705.tif 000008
【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
0004477705.tif 000018
【図９ｂ】
0004477705.tif 000019
【図９ｃ】
0004477705.tif 000020
【図１０ａ】
0004477705.tif 000021
【図１０ｂ】
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【図１１ａ】
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【図１１ｂ】
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