(57)【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド手段と、
互いに縦続接続された複数のＡ／Ｄ変換回路部を含み、上記サンプルホールド信号をパイプライン形式でＡ／Ｄ変換するＡ／Ｄ変換手段とを備えたパイプライン型Ａ／Ｄ変換装置において、
上記各Ａ／Ｄ変換回路部は、
複数の比較器を含み、入力信号を所定ビットのデジタル信号にＡ／Ｄ変換する前置Ａ／Ｄ変換回路と、
上記前置Ａ／Ｄ変換回路からのデジタル信号をアナログ制御信号にＤ／Ａ変換し、上記アナログ制御信号に基づいて、上記入力信号を、サンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりＤ／Ａ変換する乗算型Ｄ／Ａ変換回路とを備え、
上記サンプリングする前に、上記サンプリングキャパシタを、上記各Ａ／Ｄ変換回路部への入力信号に対する出力信号を示す上記各Ａ／Ｄ変換回路部の入出力特性に実質的に適合するデジタル入出力特性に従って、所定の出力値になるように予め充電するプリチャージ回路を備え、
上記各Ａ／Ｄ変換回路部の前置Ａ／Ｄ変換回路は、
互いに異なるしきい値を有し、入力信号を上記しきい値と比較して、比較結果信号を出力する６個の比較器と、
上記６個の比較器からの各比較結果信号に基づいて、３値の出力信号を出力する論理回路とを備えたことを特徴とするパイプライン型Ａ／Ｄ変換装置。
【請求項２】
上記各比較器はそれぞれ、上記各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−３Ｖｒ／４と、−Ｖｒ／２と、−Ｖｒ／４と、＋Ｖｒ／４と、＋Ｖｒ／２と、＋３Ｖｒ／４とのしきい値を有し、
上記論理回路は、上記６個の比較器からの各比較結果信号に基づいて、−Ｖｒと、０と、＋Ｖｒとの３値の出力信号を出力することを特徴とする請求項１記載のパイプライン型Ａ／Ｄ変換装置。
【請求項３】
アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド手段と、
互いに縦続接続された複数のＡ／Ｄ変換回路部を含み、上記サンプルホールド信号をパイプライン形式でＡ／Ｄ変換するＡ／Ｄ変換手段とを備えたパイプライン型Ａ／Ｄ変換装置において、
上記各Ａ／Ｄ変換回路部は、
複数の比較器を含み、入力信号を所定ビットのデジタル信号にＡ／Ｄ変換する前置Ａ／Ｄ変換回路と、
上記前置Ａ／Ｄ変換回路からのデジタル信号をアナログ制御信号にＤ／Ａ変換し、上記アナログ制御信号に基づいて、上記入力信号を、サンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりＤ／Ａ変換する乗算型Ｄ／Ａ変換回路とを備え、
上記サンプリングする前に、上記サンプリングキャパシタを、上記各Ａ／Ｄ変換回路部への入力信号に対する出力信号を示す上記各Ａ／Ｄ変換回路部の入出力特性に実質的に適合するデジタル入出力特性に従って、所定の出力値になるように予め充電するプリチャージ回路を備え、
上記各Ａ／Ｄ変換回路部の前置Ａ／Ｄ変換回路は、
互いに異なるしきい値を有し、入力信号を上記しきい値と比較して、比較結果信号を出力する１４個の比較器と、
上記１４個の比較器からの各比較結果信号に基づいて、３値の出力信号を出力する論理回路とを備えたことを特徴とするパイプライン型Ａ／Ｄ変換装置。
【請求項４】
上記各比較器はそれぞれ、上記各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−７Ｖｒ／８と、−３Ｖｒ／４と、−５Ｖｒ／８と、−Ｖｒ／２と、−３Ｖｒ／８と、−Ｖｒ／４と、−Ｖｒ／８と、＋Ｖｒ／８と、＋Ｖｒ／４と、＋３Ｖｒ／８と、＋Ｖｒ／２と、＋５Ｖｒ／８と、＋３Ｖｒ／４と、＋７Ｖｒ／８とのしきい値を有し、
上記論理回路は、上記１４個の比較器からの各比較結果信号に基づいて、−Ｖｒと、０と、＋Ｖｒとの３値の出力信号を出力することを特徴とする請求項３記載のパイプライン型Ａ／Ｄ変換装置。
【請求項５】
上記各Ａ／Ｄ変換回路部は、
上記前置Ａ／Ｄ変換回路と、
第１と第２の上記乗算型Ａ／Ｄ変換回路とを備え、
上記縦続接続された複数のＡ／Ｄ変換回路部において、奇数段のＡ／Ｄ変換回路部の第１の乗算型Ａ／Ｄ変換回路に対してプリチャージ、サンプリング及びホールドの処理を実行させ、奇数段のＡ／Ｄ変換回路部の第２の乗算型Ａ／Ｄ変換回路に対して増幅の処理を実行させ、偶数段のＡ／Ｄ変換回路部の第１の乗算型Ａ／Ｄ変換回路に対して増幅の処理を実行させ、偶数段のＡ／Ｄ変換回路部の第２の乗算型Ａ／Ｄ変換回路に対してプリチャージ、サンプリング及びホールドの処理を実行させるように制御する制御手段をさらに備えたことを特徴とする請求項１乃至４のうちのいずれか１つに記載のパイプライン型Ａ／Ｄ変換装置。
【請求項６】
上記各Ａ／Ｄ変換回路部において、上記第１の乗算型Ａ／Ｄ変換回路で増幅の処理を行う増幅器と、上記第２の乗算型Ａ／Ｄ変換回路で増幅の処理を行う増幅器とを１つの増幅器で共用化したことを特徴とする請求項５記載のパイプライン型Ａ／Ｄ変換装置。
【請求項７】
上記Ａ／Ｄ変換手段は、
互いに縦続接続された複数のＡ／Ｄ変換回路部を含む第１のパイプラインＡ／Ｄ変換回路部群と、
互いに縦続接続された複数のＡ／Ｄ変換回路部を含む第２のパイプラインＡ／Ｄ変換回路部群とを備え、
上記Ａ／Ｄ変換手段は、上記第１と第２のパイプラインＡ／Ｄ変換回路部群を用いて２系列の上記サンプルホールド信号をパイプライン形式でＡ／Ｄ変換することを特徴とする請求項１乃至６のうちのいずれか１つに記載のパイプライン型Ａ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＶＬＳＩにより構成されるパイプライン型Ａ／Ｄ変換装置に関する。
【背景技術】
【０００２】
通信や映像技術の発展に伴いアナログ・デジタル混載システムＬＳＩの担う役割が大きくなっている今日において、混載システムＬＳＩの消費電力の削減は大きな関心事である。半導体微細加工技術の進歩は、デジタル回路の高性能・高集積化をもたらすとともに、低電源電圧化による効率的な電力削減を行ってきた。その一方でアナログ回路であるＡ／Ｄ変換器にとっては、トランジスタの基本的性能の向上により高速化しやすくなったものの、プロセス上の素子バラつきや低電圧化による信号対雑音比（以下、ＳＮＲという。）の劣化等への対策が必要であり、確実な性能を得るための回路設計を困難なものにしている。
【０００３】
一般的に、高分解能パイプライン型Ａ／Ｄ変換器は、高ＳＮＲを確保するために大きなサンプリング容量が必要であり、その容量へ充放電するためのアンプの消費電力の増大が避けられない。それでも、パイプラインアーキテクチャは他の変換方式に比べ低消費電力で高速・高分解能を実現できるＡ／Ｄ変換器として実用化されている。
【０００４】
以下、従来技術に係るパイプライン型Ａ／Ｄ変換装置について以下に説明する。低分解能Ａ／Ｄ変換器の多段縦列接続によって構成されるパイプラインＡ／Ｄ変換装置は、他の方式のＡ／Ｄ変換装置に比べ、高速・高分解能を比較的低消費電力で達成できるアーキテクチャであり、８〜１４ビットの分解能でサンプリング周波数が数ＭＨｚ〜数百ＭＨｚの速度域で主流となっている。
【０００５】
図３は従来技術に係るＡ／Ｄ変換回路部ＡＤａ（ｋ）の構成を示すブロック図である。図３において、前置Ａ／Ｄ変換回路（以下、ＡＤＣ回路という。）２１ａと、いわゆる基本演算回路である乗算型Ｄ／Ａ変換回路（以下、ＭＤＡＣ（Multiplying Digital to Analog Converter）回路という。）２６とを備えて構成される。ここで、ＭＤＡＣ回路２６は、Ｄ／Ａ変換回路（以下、ＤＡＣ回路という。）２２ａと、４個のスイッチＳＷ１乃至ＳＷ４と、サンプリング容量Ｃ１，Ｃ２と、演算増幅器Ａ１とを備えて構成される。
【０００６】
アナログ入力信号をサンプルホールド回路で受け、それ以降は入力電圧を２倍にし、参照電圧を減加算する基本演算回路であるＭＤＡＣ回路２６及び比較器であるサブＡ／Ｄ変換回路２１ａからなるパイプラインステージで構成される。各段は交互に「サンプリングモード」と「増幅モード」を繰り返し、入力から最終段まで半クロック毎に演算結果を後段に渡すことでパイプライン的に動作する。分解能は１ステージあたりの分解能とパイプラインの段数で決まる。
【０００７】
高分解能なパイプラインＡ／Ｄ変換装置には、ＳＮＲ（Signal to Noise Ratio）を確保するための大きな信号振幅と、演算増幅器Ａ１やスイッチＳＷ１乃至ＳＷ４から発生する熱ノイズを抑制するための大きなサンプリング容量Ｃ１，Ｃ２が必要となる。パイプラインＡ／Ｄ変換装置の消費電力は、入力部のサンプルホールド回路とその後に続くパイプライン段に使用する演算増幅器Ａ１のバイアス電流が支配的である。大きな容量値に対して高速でサンプリングするには、充放電をすばやく行うためにバイアス電流を増やす必要があり、消費電力の増大が懸念される。
【０００８】
図４は従来技術に係るＡ／Ｄ変換回路部ＡＤａ（ｉ），ＡＤａ（ｉ＋１）の動作を示すブロック図である。図４において、一般的な１．５ビット／ステージのパイプラインＡ／Ｄ変換回路部ＡＤａ（ｉ），ＡＤａ（ｉ＋１）の動作について図示しており、ｉ段目がサンプリングモードのときには、２つのサンプリング容量Ｃ１，Ｃ２は入力電圧Ｖｉｎをサンプリングし、その後、増幅モードでは、サンプリング容量Ｃ１の下部電極を比較器であるＡＤＣ回路２１ａの判断結果に応じＤ／Ａ変換器の参照電圧に接続し、サンプリング容量Ｃ２の下部電極を出力電圧端子（Ｖｏｕｔ）に接続する。このときの出力電圧はサンプリングモードになっている次段に転送される。冗長２進の１．５ビット／ステージ方式では、比較器であるＡＤＣ回路２１ａの出力信号はＤｉ∈｛−１，０，１｝のデジタル値にエンコードされ、パイプライン段の入出力特性は、以下の式で表すことができる。
【０００９】
［数１］
Ｖｏｕｔ
＝２Ｖｉｎ−Ｖｒ，Ｄｉ＝１のとき；
＝２Ｖｉｎ，Ｄｉ＝０のとき；
＝２Ｖｉｎ＋Ｖｒ，Ｄｉ＝−１のとき．      （１）
【００１０】
ここで、Ｖｉｎはパイプライン段の入力信号電圧であり、Ｖｏｕｔはパイプライン段の出力信号電圧であり、ＶｒはＡ／Ｄ変換の基準電圧である。当該回路の構造上、「サンプリングモード」から「増幅モード」へのフェーズの切り替えの瞬間、次段のサンプリング容量Ｃ１，Ｃ２を演算増幅器Ａ１の出力電圧によって所定の値まで充電する必要がある。パイプライン段では、入ってきた信号に対し逐次演算を行っているため、その充電時間は次段のサンプリング容量Ｃ１，Ｃ２に蓄えられている初期電荷によって変化し、セットリング応答に影響を及ぼす。特に、サンプリング周波数の半分の周波数であるナイキスト周波数が入力周波数となる場合、次段容量に蓄えられえたサンプルする電圧と正反対の電荷の影響でセットリングが最も遅くなる。この最大セットリング時間がＡ／Ｄ変換装置のサンプリング速度を制限している。
【００１１】
【特許文献１】特開２００３−１５８４３４号公報。
【非特許文献１】K. Iizuka et al., “A 14-bit digitally self-calibrated pipelined ADC with adaptive bias optimization for arbitrary speeds up to 40MS/s”, IEEE J. Solid-State Circuits, Vol.41, pp.883-890, April 2006.
【非特許文献２】B. Murman et al., “A 12-bit 75-MS/s pipelined ADC using open-loop residue amplifier”, IEEE Journal on Solid-State Circuits, Vol.38, pp.2040-2050, December 2003.
【非特許文献３】S. Kawahito et al., “Low-Power Design of High-Speed A/D Converters”, IEICE Transactions on Electronics, Vol.E88-C, No.4, pp.468-478, April 2005.
【非特許文献４】D. Kelly et al., “A 3V 340mW 14b 75MSPS CMOS ADC with 85SFDR at Nyquist”, ISSCC Digest of Technical Papers, pp.134-135, February 2001.
【非特許文献５】H. C. Liu et al., “A 15b 20MS/s CMOS Pipelined ADC with Digital Background Calibration”, ISSCC Digest of Technical Papers, pp.374-375, February 2004.
【非特許文献６】H. Matsui et al., “A 14-bit digitally self-calibrated pipelined ADC with Adaptive Bias Optimization for Arbitrary Speeds up to 40MS/s”, IEEE Symposium on VLSI Circuits, pp.330-333, June 2005.
【非特許文献７】P. Bogner et al., “A 14b 100MS/s Digitally Self-Calibrated Pipelined ADC in 0.13μm CMOS”, ISSCC Digest of Technical Papers, pp.224-225, February 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、研究レベルでは、高分解能パイプラインＡ／Ｄ変換器のさらなる低消費電力化のための手法が報告されているが、十分な性能を高速かつ低消費電力で実現した報告は非常に少ない（例えば、非特許文献１及び２参照。）。
【００１３】
低分解能Ａ／Ｄ変換器の多段縦列接続によって構成される第１の従来技術に係るパイプライン型Ａ／Ｄ変換器は、他のＡ／Ｄ変換器に比べ、高速・高分解能を比較的低消費電力で達成できるアーキテクチャとして知られている（例えば、特許文献１参照。）。当該パイプライン型Ａ／Ｄ変換器では、１ステージあたりの分解能とパイプラインの段数で分解能は決まり、各段は交互に「サンプリングモード」と「増幅モード」を繰り返す。高分解能なパイプラインＡ／Ｄ変換器には、高いＳＮＲを得るための大きな信号振幅と、アンプやスイッチから発生する熱ノイズを抑制するための大きなサンプリング容量が必要となる。Ａ／Ｄ変換器の消費電力は、入力部のサンプルホールド（Ｓ／Ｈ）回路とその後に続くパイプライン段に使用するオペアンプのバイアス電流によって決まる。大きな容量値に対して高速でサンプリングするには、充放電をすばやく行うためにバイアス電流を増やす必要があり、消費電力の増大が懸念される。
【００１４】
また、電力削減の方法の一つに増幅器の共有化（アンプシェア）があげられる。パイプラインＡ／Ｄ変換器では、クロック周波数に対してアンプが半分の時間でしか使われていない。共有化は、パイプライン段でのサンプリング容量をもう１セット用意し、スイッチを切り替えることによって増幅器を有効的に使い消費電力の削減を図るものである。第２の従来技術に係るインターリーブ構成（横方向２チャンネル方式）でのアンプシェアは、あるパイプライン段において片側の容量セットがサンプリングしている間に、もう一方の容量セットが増幅モードになるため、全体の動作周波数を変えずに、増幅器自体の動作周波数をほぼ半分にすることができる。増幅器の動作周波数が遅くなればバイアス電流は少なくてすむため低消費電力化しやすい（例えば、横方向アンプシェア型インターリーブ方式パイプライン型Ａ／Ｄ変換器が開示された非特許文献３参照。）。
【００１５】
上述の第１の従来技術に係るパイプラインＡ／Ｄ変換器では、低消費電力化のために、パイプライン段に用いるサンプリング容量をスケーリングする手法をとっている。これは、パイプラインＡ／Ｄ変換器の後段になるほどノイズの影響や速度への影響が緩和されるため、精度やノイズに関わるファクターであるサンプリング容量を段階的に減らすことで、後段への電力供給の削減を図るものである。しかしながら、容量スケーリングは一般的に行われている技術であるため、より効果的な削減が望まれる。
【００１６】
また、上述の第２の従来技術に係るパイプライン型Ａ／Ｄ変換器では、増幅器の入力においてセットリング応答に影響を与えるサンプル履歴を消すためや、アンプのコモン・モード・フィードバックのために、リセット期間が必要であり実際には電力を半分まで削減するのは難しい。
【００１７】
本発明の目的は以上の問題点を解決し、従来技術に比較して大幅に消費電力を削減できる、もしくは消費電力を増やさずに当該装置の動作を高速化することができるパイプライン型Ａ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明のパイプライン型Ａ／Ｄ変換装置は、
アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド手段と、
互いに縦続接続された複数のＡ／Ｄ変換回路部を含み、上記サンプルホールド信号をパイプライン形式でＡ／Ｄ変換するＡ／Ｄ変換手段とを備えたパイプライン型Ａ／Ｄ変換装置において、
上記各Ａ／Ｄ変換回路部は、
複数の比較器を含み、入力信号を所定ビットのデジタル信号にＡ／Ｄ変換する前置Ａ／Ｄ変換回路と、
上記前置Ａ／Ｄ変換回路からのデジタル信号をアナログ制御信号にＤ／Ａ変換し、上記アナログ制御信号に基づいて、上記入力信号を、サンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりＤ／Ａ変換する乗算型Ｄ／Ａ変換回路とを備え、
上記サンプリングする前に、上記サンプリングキャパシタを、上記各Ａ／Ｄ変換回路部への入力信号に対する出力信号を示す上記各Ａ／Ｄ変換回路部の入出力特性に実質的に適合するデジタル入出力特性に従って、所定の出力値になるように予め充電するプリチャージ回路を備えたことを特徴とする。
【００１９】
上記パイプライン型Ａ／Ｄ変換装置において、上記各Ａ／Ｄ変換回路部の前置Ａ／Ｄ変換回路は、
互いに異なるしきい値を有し、入力信号を上記しきい値と比較して、比較結果信号を出力する６個の比較器と、
上記６個の比較器からの各比較結果信号に基づいて、３値の出力信号を出力する論理回路とを備えたことを特徴とする。
【００２０】
ここで、上記各比較器はそれぞれ、上記各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−３Ｖｒ／４と、−Ｖｒ／２と、−Ｖｒ／４と、＋Ｖｒ／４と、＋Ｖｒ／２と、＋３Ｖｒ／４とのしきい値を有し、
上記論理回路は、上記６個の比較器からの各比較結果信号に基づいて、−Ｖｒと、０と、＋Ｖｒとの３値の出力信号を出力することを特徴とする。
【００２１】
また、上記パイプライン型Ａ／Ｄ変換装置において、上記各Ａ／Ｄ変換回路部の前置Ａ／Ｄ変換回路は、
互いに異なるしきい値を有し、入力信号を上記しきい値と比較して、比較結果信号を出力する１４個の比較器と、
上記１４個の比較器からの各比較結果信号に基づいて、３値の出力信号を出力する論理回路とを備えたことを特徴とする。
【００２２】
ここで、上記各比較器はそれぞれ、上記各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−７Ｖｒ／８と、−３Ｖｒ／４と、−５Ｖｒ／８と、−Ｖｒ／２と、−３Ｖｒ／８と、−Ｖｒ／４と、−Ｖｒ／８と、＋Ｖｒ／８と、＋Ｖｒ／４と、＋３Ｖｒ／８と、＋Ｖｒ／２と、＋５Ｖｒ／８と、＋３Ｖｒ／４と、＋７Ｖｒ／８とのしきい値を有し、
上記論理回路は、上記１４個の比較器からの各比較結果信号に基づいて、−Ｖｒと、０と、＋Ｖｒとの３値の出力信号を出力することを特徴とする。
【００２３】
さらに、上記パイプライン型Ａ／Ｄ変換装置において、上記各Ａ／Ｄ変換回路部は、
上記前置Ａ／Ｄ変換回路と、
第１と第２の上記乗算型Ａ／Ｄ変換回路とを備え、
上記縦続接続された複数のＡ／Ｄ変換回路部において、奇数段のＡ／Ｄ変換回路部の第１の乗算型Ａ／Ｄ変換回路に対してプリチャージ、サンプリング及びホールドの処理を実行させ、奇数段のＡ／Ｄ変換回路部の第２の乗算型Ａ／Ｄ変換回路に対して増幅の処理を実行させ、偶数段のＡ／Ｄ変換回路部の第１の乗算型Ａ／Ｄ変換回路に対して増幅の処理を実行させ、偶数段のＡ／Ｄ変換回路部の第２の乗算型Ａ／Ｄ変換回路に対してプリチャージ、サンプリング及びホールドの処理を実行させるように制御する制御手段をさらに備えたことを特徴とする。
【００２４】
ここで、上記各Ａ／Ｄ変換回路部において、上記第１の乗算型Ａ／Ｄ変換回路で増幅の処理を行う増幅器と、上記第２の乗算型Ａ／Ｄ変換回路で増幅の処理を行う増幅器とを１つの増幅器で共用化したことを特徴とする。
【００２５】
またさらに、上記パイプライン型Ａ／Ｄ変換装置において、上記Ａ／Ｄ変換手段は、
互いに縦続接続された複数のＡ／Ｄ変換回路部を含む第１のパイプラインＡ／Ｄ変換回路部群と、
互いに縦続接続された複数のＡ／Ｄ変換回路部を含む第２のパイプラインＡ／Ｄ変換回路部群とを備え、
上記Ａ／Ｄ変換手段は、上記第１と第２のパイプラインＡ／Ｄ変換回路部群を用いて２系列の上記サンプルホールド信号をパイプライン形式でＡ／Ｄ変換することを特徴とする。
【発明の効果】
【００２６】
本発明に係るパイプライン型Ａ／Ｄ変換装置によれば、上記サンプリングする前に、上記サンプリングキャパシタを、上記各Ａ／Ｄ変換回路部への入力信号に対する出力信号を示す上記各Ａ／Ｄ変換回路部の入出力特性に実質的に適合するデジタル入出力特性に従って、所定の出力値になるように予め充電するプリチャージ回路を備える。従って、従来技術に比較して大幅に消費電力を削減できる、もしくは消費電力を増やさずに当該装置の動作を高速化することができるパイプライン型Ａ／Ｄ変換装置を提供できる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る実施形態では、高速・高分解能のＡ／Ｄ変換装置を低消費電力で実現するためにプリチャージ動作を用いた新しいパイプラインＡ／Ｄ変換装置について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２８】
第１の実施形態．
図１は本発明の第１の実施形態に係るパイプラインＡ／Ｄ変換装置の構成を示すブロック図であり、図２は図１のＡ／Ｄ変換回路部ＡＤｋの構成を示すブロック図である。図１及び図２においては、擬似差動増幅回路１を使用する並列パイプライン型Ａ／Ｄ変換装置の構成例について以下に説明する。
【００２９】
図１において、並列パイプライン型Ａ／Ｄ変換装置１０は、所定の電圧、例えば接地電圧を中心として対象な電圧波形をなす２つのアナログ信号が入力されるサンプルホールド回路（以下、Ｓ／Ｈ回路という。）１１と、ｍ（ここで、ｍは自然数であり複数である。）段のパイプライン型Ａ／Ｄ変換回路部ＡＤ１乃至ＡＤｍからなる演算回路１２と、上記演算回路１２から出力されるデジタルデータの誤差補正を行う誤差補正回路１３とを備える。さらに、並列パイプライン型Ａ／Ｄ変換装置１０は、複数の異なる基準電圧を生成して各Ａ／Ｄ変換回路部ＡＤ１乃至ＡＤｍに出力する基準電圧発生回路１４と、外部からのクロック信号ＣＬＫに基づいて所定の各内部クロック信号及び各タイミング信号を発生して、Ｓ／Ｈ回路１１、演算回路１２及び誤差補正回路１３にそれぞれ出力する内部クロック及びタイミング信号発生回路１５とを備える。
【００３０】
Ｓ／Ｈ回路１１は、並列パイプライン型Ａ／Ｄ変換装置１０の入力をなす正側入力端子ＩＮＰと負側入力端子ＩＮＭの２つの入力端を有し、正側入力端子ＩＮＰには正側のアナログ信号が、負側入力端子ＩＮＭには負側のアナログ信号がそれぞれ入力される。正側及び負側の各アナログ信号は、それぞれ相反する信号レベルをなす一対の信号である。Ｓ／Ｈ回路１１は、内部クロック及びタイミング信号発生回路１５からの所定のクロック信号に基づいて、入力されたアナログ信号に対するサンプリング及びホールドを行って、演算回路１２に出力する。
【００３１】
Ａ／Ｄ変換回路部１２は、同じ回路構成をなすｍ段のパイプライン型Ａ／Ｄ変換回路部ＡＤ１乃至ＡＤｍからなり、パイプライン型Ａ／Ｄ変換回路部ＡＤ１乃至ＡＤｍはそれぞれｎ（ｎ＞０）ビットのパイプライン型Ａ／Ｄ変換処理を行う。Ａ／Ｄ変換回路部ＡＤｋ（ｋ＝１〜ｍ）は、前段回路から出力された相反する信号レベルをなす正側出力信号と負側出力信号の２つの信号がそれぞれ入力される。すなわち、１段目のＡ／Ｄ変換回路ＡＤ１は、Ｓ／Ｈ回路１１からの正側出力電圧及び負側出力電圧がそれぞれ入力され、２段目以降のＡ／Ｄ変換回路ＡＤ２〜ＡＤｍは、前段のＡ／Ｄ変換回路における正側及び負側の各出力電圧がそれぞれ入力される。
【００３２】
Ａ／Ｄ変換回路部ＡＤｋの内部構成例を示す図２において、Ａ／Ｄ変換回路部ＡＤｋは、ｎビットのＡ／Ｄ変換器をなすサブＡ／Ｄ変換器２１と、ｎビットのＤ／Ａ変換器をなすサブＤ／Ａ変換器２２と、演算器２３ａ，２３ｂと、図１の増幅器２及び３からなる擬似差動増幅回路１とを備えて構成される。サブＡ／Ｄ変換器２１は、前段回路から出力された１対の出力信号が、一対の正側入力電圧ＶｉＰ，負側入力電圧ＶｉＭとして入力される。サブＡ／Ｄ変換器２１は、上記入力された正側入力電圧ＶｉＰ，負側入力電圧ＶｉＭをＡ／Ｄ変換しｎビットデータに変換して誤差補正回路１３に出力するとともに、上記ｎビットデータに応じた信号をサブＤ／Ａ変換器２２に出力する。
【００３３】
図１において、Ａ／Ｄ変換回路部ＡＤ１乃至ＡＤｍから出力された各ｎビットデータは一種の冗長表現になっており、誤差補正回路１３は、Ａ／Ｄ変換回路部ＡＤ１乃至ＡＤｍから入力された各ｎビットデータを所定のビットデータに変換して非冗長表現にし、Ａ／Ｄ変換を行ったデジタルデータとして出力端子ＯＵＴから出力する。例えば、Ａ／Ｄ変換回路部ＡＤ１〜ＡＤｍから１.５ビットデータがそれぞれ出力される場合、誤差補正回路１３は、各１.５ビットデータを１ビットデータに変換して、Ａ／Ｄ変換を行ったデジタルデータとして出力する。また、図２において、サブＤ／Ａ変換器２２は、サブＡ／Ｄ変換器２１から入力された信号に応じた電圧を演算器２３ａ及び２３ｂにそれぞれ出力し、演算器２３ａは、正側入力電圧ＶｉＰとサブＤ／Ａ変換器２２からの出力電圧とを所定の方法で演算して増幅器２に出力する。また、演算器２３ｂは、負側入力電圧ＶｉＭとサブＤ／Ａ変換器２２からの出力電圧とを所定の方法で演算して増幅器３に出力する。増幅器２は、入力された電圧を増幅して正側出力電圧ＶｏＰとして出力し、同様に、増幅器３は、入力された電圧を増幅して負側出力電圧ＶｏＭとして出力する。
【００３４】
ここで、Ａ／Ｄ変換回路部ＡＤｋにおいて、サブＡ／Ｄ変換器２１が１.５ビットのＡ／Ｄ変換器であり、サブＤ／Ａ変換器２２が１.５ビットのＤ／Ａ変換器である場合を例にして説明する。
【００３５】
サブＡ／Ｄ変換器２１は、入力された正側入力電圧ＶｉＰと負側入力電圧ＶｉＭから、次式のように入力電圧Ｖｉを算出する。
［数２］
Ｖｉ＝ＶｉＰ−ＶｉＭ      （２）
【００３６】
サブＡ／Ｄ変換器２１には、基準電圧発生回路部１４から各所定の基準電圧ＶｒＣＰ，ＶｒＣＭが入力されており、サブＡ／Ｄ変換器２１は、上記（２）式の入力電圧Ｖｉと、各基準電圧ＶｒＣＰ，ＶｒＣＭとを比較し、比較結果に応じて次式のようにデータＤｋを生成する。
【００３７】
［数３］
Ｄｋ
＝１，ＶｒＣＰ＜Ｖｉのとき
＝０，ＶｒＣＭ≦Ｖｉ≦ＶｒＣＰのとき
＝−１，Ｖｉ＜ＶｒＣＭのとき      （３）
【００３８】
一方、サブＤ／Ａ変換器２２には、基準電圧発生回路部１４から３種類の所定の基準電圧ＶｒＰ，Ｖｃｏｍ，ＶｒＭがそれぞれ入力されており、ＶｒＣＰ＝ＶｒＰ／４であり、ＶｒＣＭ＝ＶｒＭ／４である。例えば、Ｖｃｏｍ＝０であり、ＶｒＰ＝ＶｒとするとＶｒＭ＝−Ｖｒであり、この場合、ＶｒＣＰ＝Ｖｒ／４、ＶｒＣＭ＝−Ｖｒ／４となる。また、サブＤ／Ａ変換器２２、演算器２３ａ，２３ｂ及び増幅器２，３は、演算回路２５を形成しており、サブＤ／Ａ変換器２２、演算器２３ａ及び増幅器２は、次の（４）式のような演算を行って正側出力電圧ＶｏＰを生成し、サブＤ／Ａ変換器２２、演算器２３ｂ及び増幅器３は、次の（５）式のような演算を行って負側出力電圧ＶｏＭを生成する。
【００３９】
［数４］
ＶｏＰ＝２×ＶｉＰ−ＲｋＰ      （４）
［数５］
ＶｏＭ＝２×ＶｉＭ−ＲｋＭ      （５）
【００４０】
（４）式及び（５）式において、Ｄｋ＝１のとき、ＲｋＰ＝ＶｒＰ，ＲｋＭ＝ＶｒＭとなり、Ｄｋ＝０のとき、ＲｋＰ＝Ｖｃｏｍ，ＲｋＭ＝Ｖｃｏｍとなり、Ｄｋ＝−１のとき、ＲｋＰ＝ＶｒＭ，ＲｋＭ＝ＶｒＰとなる。
【００４１】
このように、演算回路２５は、正側入力電圧ＶｉＰ及び負側入力電圧ＶｉＭをそれぞれ２倍し、サブＡ／Ｄ変換器２１で生成されたデータＤｋに応じて所定の基準電圧を加減算することにより正側出力電圧ＶｏＰ及び負側出力電圧ＶｏＭをそれぞれ生成して、次段のＡ／Ｄ変換回路に出力する。なお、最終段のＡ／Ｄ変換回路ＡＤｍには、演算回路２５はなくてもよい。
【００４２】
次いで、本実施形態の特徴であるプリチャージ式ＭＤＡＣ回路の構成及び動作に以下に説明する。図５は本発明の実施形態に係るＡ／Ｄ変換回路部ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）の動作を示すブロック図である。第１の実施形態に係るＡ／Ｄ変換回路部ＡＤｂ（ｉ）は、従来技術に係る図４のＡ／Ｄ変換回路部ＡＤａ（ｉ）に比較して、図５に示すように、サンプリングモードの期間Ｔ１と、増幅モードの期間Ｔ３との間に、予めサンプリング容量Ｃ１，Ｃ２を充電するプリチャージ回路３０によるプリチャージモードを設けたことを特徴としている。なお、当該ｉ段目のＡ／Ｄ変換回路部ＡＤｂ（ｉ）がサンプリングモードであるときは次段のｉ＋１断面のＡ／Ｄ変換回路部ＡＤｂ（ｉ＋１）は増幅モードであり、動作モードは交互となる。本実施形態では、前サンプル電荷の影響をなくし、逆に次段容量に最適な充電をすることで、最大セットリング時間を短縮し、消費電力の削減を図る「プリチャージ式ＭＤＡＣ回路」を提案する。
【００４３】
図５において、プリチャージ式ＭＤＡＣ回路の構成は、従来の１．５ビット／ステージのパイプラインＡ／Ｄ変換器に、もう１セットのサンプリング容量と、プリチャージＤＡＣ回路（以下、ＰＣＤＡＣ回路という。）３２と、そして４つの比較器を加えたもので、２チャンネル分のサンプリング容量セットと計６つの比較器（図５の前置Ａ／Ｄ変換回路（以下、ＡＤＣ回路という。）３１に含まれる。）からなる。この詳細構成及び動作については、図１０乃至図１６を参照して詳細後述する。
【００４４】
プリチャージ式ＭＤＡＣ回路においては、比較器がｉ段目の入力電圧を比較して、（ｉ＋１）段目がサンプリングモードに切り替わる直前に、ＰＣＤＡＣ回路３２により（ｉ＋１）段目のサンプリング容量Ｃ１及びＣ２は、最適値に充電される。図６は図５のｉ段目のＡ／Ｄ変換回路部ＡＤｂ（ｉ）からの出力電圧Ｖｏｕｔの過渡応答を示すグラフである。ｉ段目の出力電圧の過渡応答を示す図６において、横軸が時間で縦軸が電位となっている。従来のＡ／Ｄ変換器の場合、モード切り替えの瞬間（ｔ＝０）での初期電位Ｖｏｕｔ０は、電荷保存則により定まり、その後、最終到達電圧Ｖｏｕｔｆに徐々に近づく。セットリング時間ｔｓは、Ｖｏｕｔ０からＶｏｕｔｆまでの遷移時間で定義される。プリチャージ式ＭＤＡＣの場合、最適な充電により初期電位ＶｏｕｔＰＣ０は、Ｖｏｕｔｆに非常に近い位置に定まるため、セットリング時間を減少させることができる。予め充電すべき電圧は、入力電圧により異なる。
【００４５】
図７は本実施形態に係るプリチャージ式ＭＤＡＣ回路４０（冗長１．５ビット（３値）／ステージ；図５及び図１０参照。）において用いるＡＤＣ回路３１（図１０参照）におけるパイプライン段のアナログＡ／Ｄ変換入出力特性（実線）４０１及びデジタルＡ／Ｄ変換入出力特性（一点鎖線）４０２を示すグラフである。図７において、比較器を従来のＶｒ／４及び−Ｖｒ／４のしきい値電圧（ここで、ＶｒはＡ／Ｄ変換の基準電圧である。）に加えて、さらに、Ｖｒ／２、−Ｖｒ／２、３Ｖｒ／４、−３Ｖｒ／４のしきい値位置に設け、ｉ段目の入力電圧を比較器で検出し、ＰＣＤＡＣ回路３２により適切な電圧で（ｉ＋１）段目のサンプリング容量を充電する。充電する電圧Ｖｐｃ（図７の特性（一点鎖線）４０２で示す。）は次式で表される。
【００４６】
［数６］
Ｖｐｃ
＝０，Ｖｉｎ≦｜Ｖｒ／４｜のとき；
＝−Ｖｒ，−Ｖｒ≦Ｖｉｎ＜−３Ｖｒ／４又はＶｒ／４＜Ｖｉｎ≦Ｖｒ／２のとき；
＝０，−３Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／２又はＶｒ／２＜Ｖｉｎ≦３Ｖｒ／４のとき；
＝Ｖｒ，−Ｖｒ／２≦Ｖｉｎ＜−Ｖｒ／４又は３Ｖｒ／４＜Ｖｉｎ≦Ｖｒのとき
（６）．
【００４７】
ここで、Ｖｉｎは入力信号電圧であり、Ｖｏｕｔは出力信号電圧であり、Ｖｒは当該パイプライン段のＡ／Ｄ変換の基準電圧である。図７及び式（６）から明らかなように、プリチャージ式ＭＤＡＣ回路４０において用いるＡＤＣ回路３１（図１０参照）におけるデジタルＡ／Ｄ変換入出力特性（一点鎖線）４０２（冗長１．５ビット（３値））は、図１１の６個の比較器６１−６６に対応する６つのしきい値電圧−３Ｖｒ／４，−Ｖｒ／２，−Ｖｒ／４，＋Ｖｒ／４，＋Ｖｒ／２，＋３Ｖｒ／４を用いて（なお、実際のＡ／Ｄ変換演算では、入力信号の電圧範囲が予め決めらており、−Ｖｒ及び＋Ｖｒはしきい値として必要がない。）、−Ｖｒ，０，＋Ｖｒの３値出力信号電圧を出力する実質的にアナログＡ／Ｄ変換入出力特性（実線）４０１に実質的に適合するように設定されている。
【００４８】
次いで、プリチャージ式ＭＤＡＣ回路４０の効果について以下に説明する。図８は従来技術に係るＡ／Ｄ変換装置部ＡＤａ（ｉ）及び本実施形態に係るＡ／Ｄ変換装置部ＡＤｂ（ｉ）における入力電圧Ｖｉｎに対する最大セットリング時間ｔｓを示すグラフである。すなわち、ｉ段目の様々な入力電圧における最大セットリング時間のシミュレーション結果を図８に示す。ここで、サンプリング周波数Ｆｓは２０ＭＨｚで、セットリング誤差は０．１％である。横軸に入力電圧、縦軸に各入力電圧における最大セットリング時間を表している。
【００４９】
従来技術に係るＭＤＡＣ回路では、入力電圧ＶｉｎがＶｒ／４＋（Ｖｒ／４よりわずかに大きい入力電圧のとき）付近及びＶｒのときに最大セットリング時間となり、サンプリング周波数に対し、この最悪条件で十分なセットリングを満たすようにバイアス電流は決定される。プリチャージ式ＭＤＡＣ回路４０の場合、最大セットリング時間は、従来技術に係るＭＤＡＣ回路に比べＶｒ／４＋とＶｒ付近では４割程度、減少していることがわかる。しかしながら、プリチャージの効果が少ないところが新たに生じるため、実効的にセットリング時間は３０％減となる。基本的に、セットリング時間とアンプのバイアス電流とは、ほぼ反比例の関係にあり、サンプリング周波数の低周波数側では、バイアス電流は３０％削減できる。より高速なサンプリング周波数帯域では、アンプの寄生容量の影響のため反比例の関係からはずれ、バイアス電流をあげてもセットリングが短縮しにくくなる（例えば、非特許文献３参照。）。そのため、高周波数側ではプリチャージによって効果的にセットリングを短縮でき、３０％以上の電力削減が可能になる。プリチャージ式ＭＤＡＣ回路４０は、２チャンネルのインターリーブ方式に予測のための比較器を加えるだけのシンプルな構成となっており、追加した比較器の電力はアンプの電力に比べ非常に小さい。また、アンプシェアを併用することで、より効果的に電力削減できる。プリチャージ式ＭＤＡＣは、信号振幅が大きいほうが、効果的にセットリングを短縮でき、高分解能で高速なパイプラインＡ／Ｄ変換装置に対し非常に有効なトポロジである。
【００５０】
図９は本実施形態に係るＡ／Ｄ変換装置部ＡＤｂ（ｉ）を用いた１４ビットパイプラインＡ／Ｄ変換装置の全体構成を示すブロック図である。図９において、当該パイプライン型Ａ／Ｄ変換装置は、サンプルホールド回路１１と、３ビットフラッシュＡＤＣ回路３３との間に、２系列のパイプラインＡ／Ｄ変換回路部群５０１，５０２が設けられている。第１の系列のパイプラインＡ／Ｄ変換回路部群５０１は、縦続接続された１３段のパイプラインＡ／Ｄ変換回路部ＡＤ（１Ａ）乃至ＡＤ（１３Ａ）からなり、第２の系列のパイプラインＡ／Ｄ変換回路部群５０２は、縦続接続された１３段のパイプラインＡ／Ｄ変換回路部ＡＤ（１Ｂ）乃至ＡＤ（１３Ｂ）からなる。すなわち、本実施形態に係るＡ／Ｄ変換装置部ＡＤｂ（ｉ）は、１個のプリチャージ式サンプルホールド回路と、２チャンネルのプリチャージ式ＭＤＡＣ回路によって構成されており、チャンネル間で演算増幅器はアンプシェアされており、消費電力の軽減を図っている。デジタル補正処理を考慮し、１３段のＭＤＡＣ回路と最終段の３ビットＡＤＣ回路による１６ビット出力構成となっている。通常のインターリーブ方式では、チャンネル間におけるスキューが歪みの原因となり高分解能を実現するのは難しいため、スキューのない１チャンネルのサンプルホールド回路１１を用いている。本実施形態に係る構成ではオンチップのデジタル補正処理回路を含んでおり、サブボードを介して補正係数を入力する。冗長・非冗長形式での出力を可能としており、外部でも補正処理が可能である。パイプライン段の基本容量の決定には、回路中のアンプのノイズ及びスイッチノイズを考慮しており、図９に示すように、サンプリング容量は、サンプルホールド回路１１で４ｐＦ、それ以降、概略スケーリングファクターγを０．５としてスケーリングされている。以上のように構成されたパイプラインＡ／Ｄ変換装置の全体構成では、インターリーブ方式で２チャンネルの映像信号などを同時にＡ／Ｄ変換処理を実行することができる。これにより、高速で高精度でＡ／Ｄ変換できる。
【００５１】
図９の２系列のパイプラインＡ／Ｄ変換回路部群５０１，５０２の構成については、以下に示す各実施形態及び変形例において適用できるが、本発明はこれに限らず、１系列のパイプラインＡ／Ｄ変換回路部群５０１のみで構成してもよい。
【００５２】
図１０は図５のＡ／Ｄ変換回路部ＡＤｂ（ｉ）の詳細構成を示すブロック図である。図１０において、Ａ／Ｄ変換回路部ＡＤｂ（ｉ）は、プリチャージ式ＭＤＡＣ回路４０と、ＡＤＣ回路３１と、２個のＤＡＣ回路２２ａ−１，２２ａ−２と、２個のＰＣＤＡＣ回路３２−１，３２−２とを備えて構成される。ここで、プリチャージ式ＭＤＡＣ回路４０は、詳細後述する図１７のＡ／Ｄ変換回路部ＡＤｂ（ｉ）において、ＡＤＣ回路３１と、２個のＤＡＣ回路２２ａ−１，２２ａ−２と、２個のＰＣＤＡＣ回路３２−１，３２−２とを除いた回路であり、プリチャージ回路からプリチャージを受けながら入力電圧Ｖｉｎ（ｉ）をＤ／Ａ変換して、その変換出力電圧Ｖｏｕｔ（ｉ）を出力する。ここで、ＤＡＣ回路２２ａ−１，２２ａ−２は図１２の論理回路６１と図１３のＤ／Ａ変換器（ＤＡＣ）６２とを備えて構成される従来技術に係る回路であり、ＰＣＤＡＣ回路３２−１，３２−２は図１５の論理回路６３と図１３のプリチャージＤ／Ａ変換器（ＰＣＤＡＣ）６２ａとを備えて構成される本実施形態に係る新規な回路である。
【００５３】
図１１は図１０のＡＤＣ回路３１の構成を示す回路図である。図１１において、ＡＤＣ回路３１は、６個の比較器４１乃至４６と、６個の基準電圧源５１乃至５６とを備えて構成される。
【００５４】
比較器４１は入力電圧Ｖｉｎ（ｉ）を基準電圧源５１からのしきい値電圧−Ｖｒ／４と比較し、Ｖｉｎ（ｉ）≧−Ｖｒ／４のときハイレベルの２値信号Ｄ００を論理回路６１，６３に出力する一方、Ｖｉｎ（ｉ）＜−Ｖｒ／４のときローレベルの２値信号Ｄ００を論理回路６１，６３に出力する。また、比較器４２は入力電圧Ｖｉｎ（ｉ）を基準電圧源５２からのしきい値電圧Ｖｒ／４と比較し、Ｖｉｎ（ｉ）≧Ｖｒ／４のときハイレベルの２値信号Ｄ０１を論理回路６１，６３に出力する一方、Ｖｉｎ（ｉ）＜Ｖｒ／４のときローレベルの２値信号Ｄ０１を論理回路６１，６３に出力する。さらに、比較器４３は入力電圧Ｖｉｎ（ｉ）を基準電圧源５３からのしきい値電圧−Ｖｒ／２と比較し、Ｖｉｎ（ｉ）≧−Ｖｒ／２のときハイレベルの２値信号Ｄ１０を論理回路６１，６３に出力する一方、Ｖｉｎ（ｉ）＜−Ｖｒ／２のときローレベルの２値信号Ｄ１０を論理回路６１，６３に出力する。
【００５５】
比較器４４は入力電圧Ｖｉｎ（ｉ）を基準電圧源５４からのしきい値電圧Ｖｒ／２と比較し、Ｖｉｎ（ｉ）≧Ｖｒ／２のときハイレベルの２値信号Ｄ１１を論理回路６１，６３に出力する一方、Ｖｉｎ（ｉ）＜Ｖｒ／２のときローレベルの２値信号Ｄ１１を論理回路６１，６３に出力する。また、比較器４５は入力電圧Ｖｉｎ（ｉ）を基準電圧源５５からのしきい値電圧−３Ｖｒ／４と比較し、Ｖｉｎ（ｉ）≧−３Ｖｒ／４のときハイレベルの２値信号Ｄ２０を論理回路６１，６３に出力する一方、Ｖｉｎ（ｉ）＜−３Ｖｒ／４のときローレベルの２値信号Ｄ２０を論理回路６１，６３に出力する。さらに、比較器４６は入力電圧Ｖｉｎ（ｉ）を基準電圧源５６からのしきい値電圧３Ｖｒ／４と比較し、Ｖｉｎ（ｉ）≧３Ｖｒ／４のときハイレベルの２値信号Ｄ２１を論理回路６１，６３に出力する一方、Ｖｉｎ（ｉ）＜３Ｖｒ／４のときローレベルの２値信号Ｄ２１を論理回路６１，６３に出力する。
【００５６】
図１２は図１０の論理回路６１の構成を示す回路図である。図１２において、論理回路６１は、２個のナンドゲート７８，７９と、２個のノアゲート６３，６４と、２個のインバータ６５，６６とを備えて構成される。論理回路６１は、クロック信号ＣＬＫ及び２個の２値信号Ｄ０１，Ｄ００に基づいて２値信号ＶＰ，ＶＺ，ＶＭを発生してＤＡＣ６２，６２ａに出力する。
【００５７】
図１３は図１０のＤ／Ａ変換器（ＤＡＣ）６２及びプリチャージＤ／Ａ変換器（ＰＣＤＡＣ）６２ａの構成を示す回路図である。図１３において、Ｄ／Ａ変換器６２，６２ａは、３個のスイッチ７３，７４，７５（実際は、ＣＭＯＳ回路にて構成される。）と、２個の基準電圧源７６，７７とを備えて構成される。スイッチ７３はハイレベルの２値信号ＶＰに応答してオンとなり基準電圧源７６からの電圧＋ＶｒをＤＡＣ６２又は６２ａの出力電圧として出力する一方、ローレベルの２値信号ＶＰに応答してオフとなり基準電圧源７６からの電圧＋Ｖｒを出力しない。また、スイッチ７４はハイレベルの２値信号ＶＺに応答してオンとなり接地電圧（０Ｖ）をＤＡＣ６２又は６２ａの出力電圧として出力する一方、ローレベルの２値信号ＶＰに応答してオフとなり出力しない。さらに、スイッチ７５はハイレベルの２値信号ＶＭに応答してオンとなり基準電圧源７７からの電圧−ＶｒをＤＡＣ６２又は６２ａの出力電圧として出力する一方、ローレベルの２値信号ＶＭに応答してオフとなり基準電圧源７６からの電圧−Ｖｒを出力しない。従って、Ｄ／Ａ変換器６２，６２ａは、論理回路６１又は６３から入力され２値信号ＶＰ，ＶＺ，ＶＭに基づいて、電圧＋Ｖｒと、接地電圧と、電圧−Ｖｒのいずれかの電圧をその出力電圧として出力する（図１４及び図１６参照。）。
【００５８】
図１４は図１０の論理回路６１，６２及びＤＡＣ６２の動作を示す表であって、入力電圧Ｖｉｎの各電圧範囲ＲＡ，ＲＢ，ＲＣに対する各２値信号Ｄ００，Ｄ０１，ＶＰ，ＶＺ，ＶＭの信号レベル及びＤＡＣ６２の出力電圧を示す表である。図１４において、各２値信号Ｄ００，Ｄ０１，ＶＰ，ＶＺ，ＶＭの信号レベルの欄において、「１」はハイレベルを表し、「０」はローレベルを表す。入力電圧Ｖｉｎの電圧範囲ＲＡ，ＲＢ，ＲＣは次式で表される。
【００５９】
［数７］
ＲＡ：−Ｖｒ≦Ｖｉｎ＜−Ｖｒ／４      （７）
［数８］
ＲＢ：−Ｖｒ／４≦Ｖｉｎ≦Ｖｒ／４      （８）
［数９］
ＲＣ：Ｖｒ／４＜Ｖｉｎ≦Ｖｒ      （９）
【００６０】
図１４から明らかなように、入力電圧Ｖｉｎの電圧範囲ＲＡのとき、Ｄ／Ａ変換器６２は電圧−Ｖｒを出力し、入力電圧Ｖｉｎの電圧範囲ＲＢのとき、Ｄ／Ａ変換器６２は接地電圧（０Ｖ）を出力し、入力電圧Ｖｉｎの電圧範囲ＲＣのとき、Ｄ／Ａ変換器６２は電圧＋Ｖｒを出力する。
【００６１】
図１５は図１０の論理回路６３の構成を示す回路図である。図１５において、論理回路６３は、ナンドゲート８１乃至８８と、３個のノアゲート８９，９０，９１と、１７個のインバータ９２乃至１０８とを備えて構成される。論理回路６３は、ＡＤＣ回路３１からの２値信号Ｄ００，Ｄ０１，Ｄ１０，Ｄ１１，Ｄ２０，Ｄ２１及び内部クロック及びタイミング信号発生回路１５からのクロック信号ＣＬＫに基づいて２値信号ＶＰ，ＶＭ，ＶＺを発生してＤ／Ａ変換器（ＤＡＣ）６２に出力する。
【００６２】
図１６は、図１０の論理回路６３及びプリチャージＤ／Ａ変換器（ＰＣＤＡＣ）６２ａの動作を示す表であって、入力電圧Ｖｉｎの各電圧範囲ＲＰ乃至ＲＶに対する各２値信号Ｄ００，Ｄ０１，Ｄ１０，Ｄ１１，Ｄ２０，Ｄ２１の信号電圧及びＰＣＤＡＣ回路６２ａの出力電圧を示す表である。図１６において、各２値信号Ｄ００，Ｄ０１，Ｄ１０，Ｄ１１，Ｄ２０，Ｄ２１，ＶＰ，ＶＺ，ＶＭの信号レベルの欄において、「１」はハイレベルを表し、「０」はローレベルを表す。入力電圧Ｖｉｎの電圧範囲ＲＰ乃至ＲＶは次式で表される。
【００６３】
［数１０］
ＲＰ：−Ｖｒ≦Ｖｉｎ＜−３Ｖｒ／４      （１０）
［数１１］
ＲＱ：−３Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／２      （１１）
［数１２］
ＲＲ：−Ｖｒ／２≦Ｖｉｎ＜−Ｖｒ／４      （１２）
［数１３］
ＲＳ：−Ｖｒ／４≦Ｖｉｎ≦Ｖｒ／４      （１３）
［数１４］
ＲＴ：Ｖｒ／４＜Ｖｉｎ≦Ｖｒ／２      （１４）
［数１５］
ＲＵ：Ｖｒ／２＜Ｖｉｎ≦３Ｖｒ／４      （１５）
［数１６］
ＲＶ：３Ｖｒ／４＜Ｖｉｎ≦Ｖｒ      （１６）
【００６４】
図１６から明らかなように、入力電圧Ｖｉｎの電圧範囲ＲＰのとき、Ｄ／Ａ変換器６２は電圧−Ｖｒを出力し、入力電圧Ｖｉｎの電圧範囲ＲＱのとき、Ｄ／Ａ変換器６２は接地電圧（０Ｖ）を出力する。また、入力電圧Ｖｉｎの電圧範囲ＲＲのとき、Ｄ／Ａ変換器６２は電圧＋Ｖｒを出力し、入力電圧Ｖｉｎの電圧範囲ＲＳのとき、Ｄ／Ａ変換器６２は接地電圧（０Ｖ）を出力する。さらに、入力電圧Ｖｉｎの電圧範囲ＲＴのとき、Ｄ／Ａ変換器６２は電圧−Ｖｒを出力し、入力電圧Ｖｉｎの電圧範囲ＲＵのとき、Ｄ／Ａ変換器６２は接地電圧（０Ｖ）を出力する。またさらに、入力電圧Ｖｉｎの電圧範囲ＲＶのとき、Ｄ／Ａ変換器６２は電圧＋Ｖｒを出力する。
【００６５】
図１７は本発明の第１の実施形態に係るＡ／Ｄ変換回路部ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）の詳細構成を示す回路図であり、図１８は図１７のＡ／Ｄ変換回路部ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）の動作を示す内部クロック及びタイミング信号のタイミングチャートである。図１７において、Ａ／Ｄ変換回路部ＡＤｂ（ｉ）は、
（１）入力電圧Ｖｉｎを６個の比較器４１乃至４６を用いてＡ／Ｄ変換するＡＤＣ回路３１と、
（２）スイッチ２０１乃至２０９と、サンプリング容量Ｃｓの２個のキャパシタ２１１，２１２と、アンプシェア化された演算増幅器Ａｉとを備え、入力電圧Ｖｉｎ（ｉ）をサンプリング及びホールドを行ってＡ／Ｄ変換後の出力電圧Ｖｏｕｔ（ｉ）を出力する、スイッチトキャパシタ回路を含む第１のＭＤＡＣ回路（図１７において上側）と、
（３）前段からのＡ／Ｄ変換電圧を上記第１のＭＤＡＣ回路に出力するＤＡＣ回路２２ａ−１と、
（４）サンプリング容量Ｃｓの２個のキャパシタ２１１，２１２に対してプリチャージ電圧Ｖｐｃを印加するＰＣＤＡＣ回路３２−１と、
（５）スイッチ３０１乃至３０９と、サンプリング容量Ｃｓの２個のキャパシタ３１１，３１２と、上記演算増幅器Ａｉとを備え、入力電圧Ｖｉｎ（ｉ）をサンプリング及びホールドを行ってＡ／Ｄ変換後の出力電圧Ｖｏｕｔ（ｉ）を出力する、スイッチトキャパシタ回路を含む第２のＭＤＡＣ回路（図１７において下側）と、
（６）前段からのＡ／Ｄ変換電圧を上記第２のＭＤＡＣ回路に出力するＤＡＣ回路２２ａ−２と、
（７）サンプリング容量Ｃｓの２個のキャパシタ３１１，３１２に対してプリチャージ電圧Ｖｐｃを印加するＰＣＤＡＣ回路３２−２と
を備えて構成される。
【００６６】
以上のように構成されたＡ／Ｄ変換回路部ＡＤｂ（ｉ）において、各スイッチ２０１乃至２０９及び３０１乃至３０９に印加されるタイミング信号は図１の内部クロック及びタイミング信号発生回路１５により図１８のように発生される。すなわち、図１８の時刻ｔ１においてタイミング信号φ１Ａ，φ３が立ち上がった後、演算増幅器Ａｉ及びＣＭＦＢ回路がリセットされ、タイミング信号φ１Ａｐのパルス期間でサンプリング容量Ｃｓのキャパシタ２１１，２１２が時刻ｔ２までプリチャージされる。その後、タイミング信号φ１Ａｄの立ち上り時からタイミング信号φ１Ａの立下り時までの期間Ｔ１において、入力電圧Ｖｉｎ（ｉ）がサンプリングされる。そして、時刻ｔ４においてタイミング信号φ１Ｂ，φ３が立ち上がった後、タイミング信号φ１Ｂｐのパルスに応答して第２のＭＤＡＣ回路におけるサンプリング容量Ｃｓのキャパシタ３１１，３１２が時刻ｔ５までの期間Ｔ２でプリチャージされる。次いで、タイミング信号φ２Ａのパルス期間Ｔ３で時刻ｔ６までホールドされる。なお、他のタイミング信号は別のチャンネルでの裏動作を示す。
【００６７】
本実施形態に係るパイプラインＡ／Ｄ変換装置のＡ／Ｄ変換回路部ＡＤｂ（ｉ）においては、容量結合型ＡＢ級カスコードアンプである演算増幅器Ａｉと、スイッチトキャパシタのためのＣＭＦＢ回路を用いるため、１クロック間に一回のリセット時間が必要になる。このリセット期間に、次段サンプリング容量Ｃｓには、最適な充電が行われる。ｉ段目のＭＤＡＣ回路を例にとると、（ｉ−１）段目のＭＤＡＣ回路がタイミング信号Φ２Ｂでホールドモードのとき、ｉ段目のＭＤＡＣ回路はタイミング信号Φ１Ａｄで入力電圧Ｖｉｎ（ｉ）をサンプリングしている。タイミング信号Φ２Ｂの終了間際、ラッチ信号ＬＡＴが入ることによって、ＡＤＣ回路３１内の６個の比較器４１乃至４６が、（ｉ−１）段目のＭＤＡＣ回路からの出力電圧を判断し、演算結果がプリチャージＤＡＣ（ＰＣＤＡＣ）回路２２ａ−１，２２ａ−２に渡される。タイミング信号Φ１Ｂｐに応答して（ｉ＋１）段目のサンプリング容量Ｃｓは最適に充電されるため、タイミング信号Φ２Ａに応答してｉ段目のＭＤＡＣ回路のホールドモードではセットリング時間が短縮される。
【００６８】
次いで、本発明者らにより試作されたパイプラインＡ／Ｄ変換装置の性能評価とその結果について以下に説明する。当該パイプライン型Ａ／Ｄ変換装置を、1-poly 5-metal構造（５Ｍ１Ｐ構造）の０．２５μｍ形成技術を用いて試作した。サンプリング容量ＣｓはすべてＭＩＭ容量で構成し、トランジスタにはトリプルウェル構造を用いた。１チャンネルＡ／Ｄ変換部のチップ占有面積は、４．０ｍｍ×２．０ｍｍであった。
【００６９】
図１９は図１７の実施例に係る発明者による実験結果であって、第１の実施形態に係るパイプラインＡ／Ｄ変換装置のデジタル補正後のＦＦＴ特性を示すスペクトラム図である。ＳＮＤＲ及びＳＦＤＲは、それぞれ７０．７ｄＢ及び８２．８ｄＢであり、実行分解能は１１．５ビットであった。
【００７０】
図２０は、図１７の実施例に係る発明者による実験結果であって、第１の実施形態に係るパイプラインＡ／Ｄ変換装置の入力周波数Ｆｉｎに対する補正前後のＳＮＤＲ（Signal to Noise plus Distortion Power Ratio）及びＳＦＤＲ（Spurious Free Dynamic Range）を示すグラフである。すなわち、図２０は、サンプリング周波数を３０ＭＨｚとしたときの入力周波数に対するＳＮＤＲ及びＳＦＤＲの周波数依存性を示している。入力周波数が１０ＭＨｚまでは、補正によってＳＮＤＲは７０ｄＢ以上、ＳＦＤＲで８０ｄＢ以上を得られた。
【００７１】
図２１は、図１７の実施例に係る発明者による実験結果であって、第１の実施形態に係るパイプラインＡ／Ｄ変換装置のクロック周波数Ｆｃｌｋに対する補正前後のＳＮＤＲ（Signal to Noise plus Distortion Power Ratio）及びＳＦＤＲ（Spurious Free Dynamic Range）を示すグラフである。すなわち、図２１は、入力周波数を１０ＭＨｚとしたときのサンプリング周波数に対するＳＮＤＲ及びＳＦＤＲの周波数依存性を示している。補正によりサンプリング周波数３５ＭＨｚまでＳＮＤＲは７０ｄＢ以上、ＳＦＤＲで８０ｄＢ以上を確保しており、４０Ｍサンプル／ｓｅｃまでは動作確認をしている。すべての測定は、チップオンボード（ＣＯＢ）で行われている。
【００７２】
図２２は発明者による実験結果であって、第１の実施形態に係るパイプラインＡ／Ｄ変換装置の性能概要を示す表である。図２２から明らかなように、デジタルパッドを除いた全体の消費電力は、３０Ｍサンプル／ｓｅｃにおいて１０２ｍＷである。図２３は発明者による実験結果であって、従来技術文献及び第１の実施形態に係るパイプラインＡ／Ｄ変換装置の性能比較を示す表である。ここで用いたＦＯＭ（Figure of Merit）は、ナイキストＡ／Ｄ変換器の性能指標であり、次式で表せられる。
【００７３】
［数１７］
ＦＯＭ＝Ｐｏｗｅｒ／（２ＥＮＯＢ・ｆｓ）      （１７）
【００７４】
ここで、ｆｓはサンプリング周波数であり、Ｐｏｗｅｒは消費電力であり、有効分解能（ＥＮＯＢ）はＳＮＤＲから求めている。試作したＡ／Ｄ変換装置のＦＯＭは１．１７ｐＪ／ｃｏｎｖであり、世界最高水準の低消費電力Ａ／Ｄ変換装置である。
【００７５】
以上説明したように、本実施形態に係る高分能パイプライン型Ａ／Ｄ変換装置によれば、サンプリング容量Ｃｓを予めプリチャージするプリチャージ回路３０を備えたので、サンプリング容量Ｃｓを所定値に適切に充電することによりセットリング時間を短縮するようにスイッチトキャパシタ回路からなるパイプライン段の過渡応答を改善させ、これにより、当該装置の消費電力を大幅に削減できる。
【００７６】
第２の実施形態．
図２４は本発明の第２の実施形態に係るＡ／Ｄ変換回路部ＡＤｃ（ｉ），ＡＤｃ（ｉ＋１）の詳細構成を示す回路図である。また、図２５は図２４のＡ／Ｄ変換回路部ＡＤｃ（ｉ），ＡＤｃ（ｉ＋１）の動作を示す内部クロック及びタイミング信号のタイミングチャートである。
【００７７】
図１７に図示した第１の実施形態に係るＡ／Ｄ変換回路部ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）は１つの演算増幅器Ａｉを２チャンネルのＭＤＡＣ回路で共用し、すなわち、アンプシェア方式を用いている。これに対して、図２４の第２の実施形態に係るＡ／Ｄ変換回路部ＡＤｃ（ｉ），ＡＤｃ（ｉ＋１）では、２つの演算増幅器Ａｉ，Ａｉａをそれぞれ各チャンネルのＭＤＡＣ回路で用い、すなわち、アンプシェアしない方式を用いている。
【００７８】
図２４において、Ａ／Ｄ変換回路部ＡＤｃ（ｉ）は、
（１）入力電圧ＶＡｉｎ，ＶＢｉｎを６個の比較器４１乃至４６を用いてＡ／Ｄ変換するＡＤＣ回路３１と、
（２）スイッチ２０１乃至２０９と、サンプリング容量Ｃｓの２個のキャパシタ２１１，２１２と、演算増幅器Ａｉとを備え、第１チャンネルの入力電圧ＶＡｉｎ（ｉ）をサンプリング及びホールドを行ってＡ／Ｄ変換後の出力電圧ＶＡｏｕｔ（ｉ）を出力する、スイッチトキャパシタ回路を含む第１のＭＤＡＣ回路（図２４において上側）と、
（３）前段からのＡ／Ｄ変換電圧を上記第１のＭＤＡＣ回路に出力するＤＡＣ回路２２ａ−１と、
（４）サンプリング容量Ｃｓの２個のキャパシタ２１１，２１２に対してプリチャージ電圧Ｖｐｃを印加するＰＣＤＡＣ回路３２−１と、
（５）スイッチ３０１乃至３０９と、サンプリング容量Ｃｓの２個のキャパシタ３１１，３１２と、別の演算増幅器Ａｉａとを備え、第２チャンネルの入力電圧ＶＢｉｎ（ｉ）をサンプリング及びホールドを行ってＡ／Ｄ変換後の出力電圧ＶＢｏｕｔ（ｉ）を出力する、スイッチトキャパシタ回路を含む第２のＭＤＡＣ回路（図２４において下側）と、
（６）前段からのＡ／Ｄ変換電圧を上記第２のＭＤＡＣ回路に出力するＤＡＣ回路２２ａ−２と、
（７）サンプリング容量Ｃｓの２個のキャパシタ３１１，３１２に対してプリチャージ電圧Ｖｐｃを印加するＰＣＤＡＣ回路３２−２と
を備えて構成される。
【００７９】
以上のように構成されたＡ／Ｄ変換回路部ＡＤｃ（ｉ）において、各スイッチ２０１乃至２０９及び３０１乃至３０９に印加されるタイミング信号は図１の内部クロック及びタイミング信号発生回路１５により図２５のように発生される。すなわち、時刻ｔ１１においてタイミング信号φ１Ａが立ち上がった後、タイミング信号φ１Ａｐのパルス期間でサンプリング容量Ｃｓのキャパシタ２１１，２１２が時刻ｔ１２までプリチャージされる。その後、タイミング信号φ１Ａｄの立ち上り時からタイミング信号φ１Ａの立下り時までの期間Ｔ１において入力電圧Ｖｉｎ（ｉ）がサンプリングされる。そして、時刻ｔ１４においてタイミング信号φ１Ｂが立ち上がった後、タイミング信号φ１Ｂｐのパルスに応答して第２のＭＤＡＣ回路におけるサンプリング容量Ｃｓのキャパシタ３１１，３１２が時刻ｔ１５までの期間Ｔ２でプリチャージされる。次いで、タイミング信号φ２Ａのパルス期間Ｔ３で時刻ｔ１６までホールドされる。なお、他のタイミング信号は別のチャンネルでの裏動作を示す。
【００８０】
以上のように構成されたＡ／Ｄ変換回路部ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）では、２つの演算増幅器Ａｉ，Ａｉａをそれぞれ各チャンネルのＭＤＡＣ回路で用いてＡ／Ｄ変換している。ここで、サンプリング容量Ｃｓを予めプリチャージするプリチャージ回路３０を備えたので、サンプリング容量Ｃｓを所定値に適切に充電することによりセットリング時間を短縮するようにスイッチトキャパシタ回路からなるパイプライン段の過渡応答を改善させ、これにより、当該装置の消費電力を大幅に削減できる。
【００８１】
第３の実施形態．
図２６は本発明の第３の実施形態に係るＡ／Ｄ変換回路部ＡＤｄ（ｉ），ＡＤｄ（ｉ＋１）の詳細構成を示す回路図である。また、図２７は図２６のＡ／Ｄ変換回路部ＡＤｄ（ｉ），ＡＤｄ（ｉ＋１）の動作を示す内部クロック及びタイミング信号のタイミングチャートである。
【００８２】
第１及び第２の実施形態は２チャンネル方式のＡ／Ｄ変換装置であるが、第３の実施形態に係るＡ／Ｄ変換回路部ＡＤｄ（ｉ），ＡＤｄ（ｉ＋１）は１チャンネル方式でかつ１対のサンプリング容量Ｃｓのキャパシタ２１１，２１２で構成してなるＡ／Ｄ変換装置のための回路部である。
【００８３】
図２６において、Ａ／Ｄ変換回路部ＡＤｄ（ｉ）は、
（１）入力電圧Ｖｉｎを６個の比較器４１乃至４６を用いてＡ／Ｄ変換するＡＤＣ回路３１と、
（２）スイッチ２０１乃至２０３，２０５，２０７と、サンプリング容量Ｃｓの２個のキャパシタ２１１，２１２と、演算増幅器Ａｉとを備え、入力電圧Ｖｉｎ（ｉ）をサンプリング及びホールドを行ってＡ／Ｄ変換後の出力電圧Ｖｏｕｔ（ｉ）を出力する、スイッチトキャパシタ回路を含むＭＤＡＣ回路と、
（３）前段からのＡ／Ｄ変換電圧を上記ＭＤＡＣ回路に出力するＤＡＣ回路２２ａと、
（４）サンプリング容量Ｃｓの２個のキャパシタ２１１，２１２に対してプリチャージ電圧Ｖｐｃを印加するＰＣＤＡＣ回路３２と
を備えて構成される。
【００８４】
以上のように構成されたＡ／Ｄ変換回路部ＡＤｄ（ｉ）において、各スイッチ２０１乃至２０３，２０５，２０７に印加されるタイミング信号は図１の内部クロック及びタイミング信号発生回路１５により図２７のように発生される。なお、各タイミング信号の符号のＯは奇数段のＡ／Ｄ変換回路部ＡＤｄ（ｉ）のためのタイミング信号であり、各タイミング信号の符号のＥは偶数段のＡ／Ｄ変換回路部ＡＤｄ（ｉ）のためのタイミング信号である。すなわち、時刻ｔ２１においてタイミング信号φ１Ｏが立ち上がった後、タイミング信号φ１Ｏｐのパルス期間でサンプリング容量Ｃｓのキャパシタ２１１，２１２が時刻ｔ２２までプリチャージされる。一方、タイミング信号φ１Ｏｄの立ち上り時からタイミング信号φ１Ｏの立下り時（ｔ２３）までの期間Ｔ１において入力電圧Ｖｉｎ（ｉ）がサンプリングされる。そして、時刻ｔ２４においてタイミング信号φ１Ｅｐ，φ２Ｏが立ち上がった後、タイミング信号φ１Ｅｐのパルスに応答して次段のＭＤＡＣ回路におけるサンプリング容量Ｃｓのキャパシタ２１１，２１２が時刻ｔ２５までの期間Ｔ２でプリチャージされる。次いで、タイミング信号φ２Ｏのパルス期間Ｔ３で時刻ｔ２６までホールドされる。なお、他のタイミング信号は次段のＭＤＡＣ回路での動作を示す。
【００８５】
以上のように構成されたＡ／Ｄ変換回路部ＡＤｄ（ｉ），ＡＤｄ（ｉ＋１）では、１チャンネルの入力電圧Ｖｉｎを、奇数段と偶数段のＭＤＡＣ回路で交互に動作させてパイプラインＡ／Ｄ変換処理を行っている。ここで、サンプリング容量Ｃｓを予めプリチャージするプリチャージ回路３０を備えたので、サンプリング容量Ｃｓを所定値に適切に充電することによりセットリング時間を短縮するようにスイッチトキャパシタ回路からなるパイプライン段の過渡応答を改善させ、これにより、当該装置の消費電力を大幅に削減できる。
【００８６】
第４の実施形態．
図２８は本発明の第４の実施形態に係るＡ／Ｄ変換回路部ＡＤｅ（ｉ），ＡＤｅ（ｉ＋１）の詳細構成を示す回路図である。また、図２９は図２８のＡ／Ｄ変換回路部ＡＤｅ（ｉ），ＡＤｅ（ｉ＋１）の動作を示す内部クロック及びタイミング信号のタイミングチャートである。
【００８７】
第１及び第２の実施形態は２チャンネル方式のＡ／Ｄ変換装置であるが、第４の実施形態に係るＡ／Ｄ変換回路部ＡＤｅ（ｉ），ＡＤｅ（ｉ＋１）は１チャンネル方式で、２対のサンプリング容量Ｃｓのキャパシタ２１１，２１２及び３１１，３１２を用いて交互動作させかつアンプシェア方式で構成してなるＡ／Ｄ変換装置のための回路部である。図２８において、Ａ／Ｄ変換回路部ＡＤｅ（ｉ）は、
（１）入力電圧Ｖｉｎを６個の比較器４１乃至４６を用いてＡ／Ｄ変換するＡＤＣ回路３１と、
（２）スイッチ２０１乃至２１０と、サンプリング容量Ｃｓの２個のキャパシタ２１１，２１２と、アンプシェア化された演算増幅器Ａｉとを備え、入力電圧Ｖｉｎ（ｉ）をサンプリング及びホールドを行ってＡ／Ｄ変換後の出力電圧Ｖｏｕｔ（ｉ）を出力する、スイッチトキャパシタ回路を含む第１のＭＤＡＣ回路（図２８において上側）と、
（３）前段からのＡ／Ｄ変換電圧を上記第１のＭＤＡＣ回路に出力するＤＡＣ回路２２ａ−１と、
（４）サンプリング容量Ｃｓの２個のキャパシタ２１１，２１２に対してプリチャージ電圧Ｖｐｃを印加するＰＣＤＡＣ回路３２−１と、
（５）スイッチ３０１乃至３１０と、サンプリング容量Ｃｓの２個のキャパシタ３１１，３１２と、上記演算増幅器Ａｉとを備え、入力電圧Ｖｉｎ（ｉ）をサンプリング及びホールドを行ってＡ／Ｄ変換後の出力電圧Ｖｏｕｔ（ｉ）を出力する、スイッチトキャパシタ回路を含む第２のＭＤＡＣ回路（図２８において下側）と、
（６）前段からのＡ／Ｄ変換電圧を上記第２のＭＤＡＣ回路に出力するＤＡＣ回路２２ａ−２と、
（７）サンプリング容量Ｃｓの２個のキャパシタ３１１，３１２に対してプリチャージ電圧Ｖｐｃを印加するＰＣＤＡＣ回路３２−２と
を備えて構成される。
【００８８】
以上のように構成されたＡ／Ｄ変換回路部ＡＤｅ（ｉ）において、各スイッチ２０１乃至２１０及び３０１乃至３１０に印加されるタイミング信号は図１の内部クロック及びタイミング信号発生回路１５により図２９のように発生される。すなわち、時刻ｔ３１においてタイミング信号φ１Ａが立ち上がった後、タイミング信号φ１Ａｐのパルス期間でサンプリング容量Ｃｓのキャパシタ２１１，２１２が時刻ｔ３２までプリチャージされる。その後、タイミング信号φ１Ａｄのパルス期間である期間Ｔ１において入力電圧Ｖｉｎ（ｉ）が時刻ｔ３３までサンプリングされる。そして、時刻ｔ３４においてタイミング信号φ１Ｂが立ち上がった後、タイミング信号φ１Ｂｐのパルスに応答して第２のＭＤＡＣ回路におけるサンプリング容量Ｃｓのキャパシタ３１１，３１２が時刻ｔ３５までの期間Ｔ２でプリチャージされる。次いで、タイミング信号φ２Ａのパルス期間Ｔ３で時刻ｔ３６までホールドされる。なお、他のタイミング信号は別のチャンネルでの裏動作を示す。
【００８９】
以上のように構成されたＡ／Ｄ変換回路部ＡＤｅ（ｉ），ＡＤｅ（ｉ＋１）では、１チャンネル方式で、２対のサンプリング容量Ｃｓのキャパシタ２１１，２１２及び３１１，３１２を用いて交互動作させかつアンプシェア方式で用いて、パイプラインＡ／Ｄ変換処理を行っている。ここで、サンプリング容量Ｃｓを予めプリチャージするプリチャージ回路３０を備えたので、サンプリング容量Ｃｓを所定値に適切に充電することによりセットリング時間を短縮するようにスイッチトキャパシタ回路からなるパイプライン段の過渡応答を改善させ、これにより、当該装置の消費電力を大幅に削減できる。
【００９０】
変形例．
以上の各実施形態では、図７のデジタルＡ／Ｄ変換入出力特性４０２を用いて冗長１．５ビット／ステージの出力信号を出力するＡＤＣ回路３１を用いているが、本発明はこれに限らず、冗長２ビット（７値）／ステージ方式の場合は図３０の特性４１２を用いる。図３０は変形例に係るプリチャージＭＤＡＣ回路（冗長２ビット（７値）／ステージ）に用いる前置Ａ／Ｄ変換回路（以下、ＡＤＣ回路という。）３１ＡにおけるアナログＡ／Ｄ変換入出力特性４１１及びデジタルＡ／Ｄ変換入出力特性４１２を示すグラフであり、図３１は図３０のプリチャージＭＤＡＣ回路に用いるＡＤＣ回路３１Ａの構成を示す回路図である。当該デジタルＡ／Ｄ変換入出力特性４１２は次式で表される。
【００９１】
［数１８］
（ａ）−Ｖｒ≦Ｖｉｎ＜−７Ｖｒ／８，
−５Ｖｒ／８≦Ｖｉｎ＜−Ｖｒ／２，
−３Ｖｒ／８≦Ｖｉｎ＜−Ｖｒ／４，
−Ｖｒ／８≦Ｖｉｎ＜Ｖｒ／４，
３Ｖｒ／８≦Ｖｉｎ＜Ｖｒ／２，又は
５Ｖｒ／８≦Ｖｉｎ＜３Ｖｒ／４のとき
Ｖｐｃ＝Ｖｒ；
（ｂ）−７Ｖｒ／８≦Ｖｉｎ＜−３Ｖｒ／４，
−Ｖｒ／８≦Ｖｉｎ＜Ｖｒ／８，又は
３Ｖｒ／４≦Ｖｉｎ＜７Ｖｒ／８のとき
Ｖｐｃ＝０；
（ｃ）−３Ｖｒ／４≦Ｖｉｎ＜−５Ｖｒ／８，
−Ｖｒ／２≦Ｖｉｎ＜−３Ｖｒ／８，
−Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／８，
Ｖｒ／４≦Ｖｉｎ＜３Ｖｒ／８，
Ｖｒ／２≦Ｖｉｎ＜５Ｖｒ／８，又は
７Ｖｒ／８≦Ｖｉｎ＜Ｖｒのとき
Ｖｐｃ＝−Ｖｒ      （１８）
【００９２】
図３０及び式（１８）から明らかなように、変形例に係るプリチャージ式ＭＤＡＣ回路４０に用いるＡＤＣ回路３１におけるデジタルＤ／Ａ変換入出力特性（一点鎖線）４１２（冗長２ビット（７値））は、図３１の１４個の比較器４１−４６，１４１−１４８に対応する１４個のしきい値電圧−７Ｖｒ／８，−３Ｖｒ／４，−５Ｖｒ／８，−Ｖｒ／２，−３Ｖｒ／８，−Ｖｒ／４，−Ｖｒ／８，＋Ｖｒ／８，＋Ｖｒ／４，＋３Ｖｒ／８，＋Ｖｒ／２，＋５Ｖｒ／８，＋３Ｖｒ／４，＋７Ｖｒ／８を用いて（なお、実際のＡ／Ｄ変換演算では、入力信号の電圧範囲が予め決めらており、−Ｖｒ及び＋Ｖｒはしきい値として必要がない。）、−Ｖｒ，０，＋Ｖｒの３値出力信号を出力するために、実質的にアナログＤ／Ａ変換入出力特性（実線）４１１に実質的に適合するように設定されている。このデジタルＤ／Ａ変換入出力特性４１２を用いることにより、上記各実施形態に比較してより多値で高精度なＡ／Ｄ変換処理を実現できる。
【産業上の利用可能性】
【００９３】
以上詳述したように、本発明に係るパイプライン型Ａ／Ｄ変換装置によれば、上記サンプリングする前に、上記サンプリングキャパシタを、上記各Ａ／Ｄ変換回路部への入力信号に対する出力信号を示す上記各Ａ／Ｄ変換回路部の入出力特性に実質的に適合するデジタル入出力特性に従って、所定の出力値になるように予め充電するプリチャージ回路を備える。従って、従来技術に比較して大幅に消費電力を削減できる、もしくは消費電力を増やさずに当該装置の動作を高速化することができるパイプライン型Ａ／Ｄ変換装置を提供できる。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係るパイプラインＡ／Ｄ変換装置の構成を示すブロック図である。
【図２】図１のＡ／Ｄ変換回路部ＡＤｋの構成を示すブロック図である。
【図３】従来技術に係るＡ／Ｄ変換回路部ＡＤａ（ｋ）の構成を示すブロック図である。
【図４】従来技術に係るＡ／Ｄ変換回路部ＡＤａ（ｉ），ＡＤａ（ｉ＋１）の動作を示すブロック図である。
【図５】本発明の実施形態に係るＡ／Ｄ変換回路部ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）の動作を示すブロック図である。
【図６】図５のｉ段目のＡ／Ｄ変換回路部ＡＤｂ（ｉ）からの出力電圧Ｖｏｕｔの過渡応答を示すグラフである。
【図７】本実施形態に係るプリチャージ式ＭＤＡＣ回路４０（冗長１．５ビット（３値）／ステージ；図５及び図１０参照。）におけるアナログＡ／Ｄ変換入出力特性４０１及びデジタルＡ／Ｄ変換入出力特性４０２を示すグラフである。
【図８】従来技術に係るＡ／Ｄ変換装置部ＡＤａ（ｉ）及び本実施形態に係るＡ／Ｄ変換装置部ＡＤｂ（ｉ）における入力電圧Ｖｉｎに対する最大セットリング時間ｔｓを示すグラフである。
【図９】本実施形態に係るＡ／Ｄ変換装置部ＡＤｂ（ｉ）を用いた１４ビットパイプラインＡ／Ｄ変換装置の全体構成を示すブロック図である。
【図１０】図５のＡ／Ｄ変換回路部ＡＤｂ（ｉ）の詳細構成を示すブロック図である。
【図１１】図１０のＡＤＣ回路３１の構成を示す回路図である。
【図１２】図１０の論理回路６１の構成を示す回路図である。
【図１３】図１０のＤ／Ａ変換器（ＤＡＣ）６２及びプリチャージＤ／Ａ変換器（ＰＣＤＡＣ）６２ａの構成を示す回路図である。
【図１４】図１０の論理回路６１，６２及びＤＡＣ６２の動作を示す表であって、入力電圧Ｖｉｎの各電圧範囲に対する各信号レベル及びＤＡＣ６２の出力電圧を示す表である。
【図１５】図１０の論理回路６３の構成を示す回路図である。
【図１６】図１０の論理回路６３及びプリチャージＤ／Ａ変換器（ＰＣＤＡＣ）６２ａの動作を示す表であって、入力電圧Ｖｉｎの各電圧範囲に対する各信号レベル及びＰＣＤＡＣ回路６２ａの出力電圧を示す表である。
【図１７】本発明の第１の実施形態に係るＡ／Ｄ変換回路部ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）の詳細構成を示す回路図である。
【図１８】図１７のＡ／Ｄ変換回路部ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）の動作を示す内部クロック及びタイミング信号のタイミングチャートである。
【図１９】図１７の実施例に係る発明者による実験結果であって、第１の実施形態に係るパイプラインＡ／Ｄ変換装置の補正後のＦＦＴ特性を示すスペクトラム図である。
【図２０】図１７の実施例に係る発明者による実験結果であって、第１の実施形態に係るパイプラインＡ／Ｄ変換装置の入力周波数Ｆｉｎに対する校正前後のＳＮＤＲ（Signal to Noise plus Distortion Power Ratio）及びＳＦＤＲ（Spurious Free Dynamic Range）を示すグラフである。
【図２１】図１７の実施例に係る発明者による実験結果であって、第１の実施形態に係るパイプラインＡ／Ｄ変換装置のクロック周波数Ｆｃｌｋに対する校正前後のＳＮＤＲ（Signal to Noise plus Distortion Power Ratio）及びＳＦＤＲ（Spurious Free Dynamic Range）を示すグラフである。
【図２２】発明者による実験結果であって、第１の実施形態に係るパイプラインＡ／Ｄ変換装置の性能概要を示す表である。
【図２３】発明者による実験結果であって、従来技術文献及び第１の実施形態に係るパイプラインＡ／Ｄ変換装置の性能比較を示す表である。
【図２４】本発明の第２の実施形態に係るＡ／Ｄ変換回路部ＡＤｃ（ｉ），ＡＤｃ（ｉ＋１）の詳細構成を示す回路図である。
【図２５】図２４のＡ／Ｄ変換回路部ＡＤｃ（ｉ），ＡＤｃ（ｉ＋１）の動作を示す内部クロック及びタイミング信号のタイミングチャートである。
【図２６】本発明の第３の実施形態に係るＡ／Ｄ変換回路部ＡＤｄ（ｉ），ＡＤｄ（ｉ＋１）の詳細構成を示す回路図である。
【図２７】図２６のＡ／Ｄ変換回路部ＡＤｄ（ｉ），ＡＤｄ（ｉ＋１）の動作を示す内部クロック及びタイミング信号のタイミングチャートである。
【図２８】本発明の第４の実施形態に係るＡ／Ｄ変換回路部ＡＤｅ（ｉ），ＡＤｅ（ｉ＋１）の詳細構成を示す回路図である。
【図２９】図２８のＡ／Ｄ変換回路部ＡＤｅ（ｉ），ＡＤｅ（ｉ＋１）の動作を示す内部クロック及びタイミング信号のタイミングチャートである。
【図３０】変形例に係るプリチャージＭＤＡＣ回路（冗長２ビット（７値）／ステージ）に用いるＡＤＣ回路３１ＡにおけるアナログＡ／Ｄ変換入出力特性４１１及びデジタルＡ／Ｄ変換入出力特性４１２を示すグラフである。
【図３１】図３０のプリチャージＭＤＡＣ回路に用いるＡＤＣ回路３１Ａの構成を示す回路図である。
【符号の説明】
【００９５】
１…差動増幅回路、
２，３…増幅器、
１０…Ａ／Ｄ変換装置、
１１…サンプルホールド回路（ＳＨ回路）、
１２…演算回路、
１３…誤差補正回路、
１４…基準電圧発生回路、
１５…内部クロック及びタイミング信号発生回路、
２１…サブＡ／Ｄ変換器、
２１ａ…前置Ａ／Ｄ変換回路（ＡＤＣ回路）、
２２…サブＤ／Ａ変換器、
２２ａ，２２ａ−１，２２ａ−２…Ｄ／Ａ変換回路（ＤＡＣ回路）、
２３ａ，２３ｂ…演算器、
２５…演算回路、
２６…ＭＤＡＣ回路、
３０…プリチャージ回路、
３１，３１Ａ…前置Ａ／Ｄ変換回路（ＡＤＣ回路）、
３２，３２−１，３２−２…プリチャージＤ／Ａ変換回路（ＰＣＤＡＣ回路）、
３３…フラッシュＡＤＣ回路、
４０…プリチャージ式ＭＤＡＣ回路、
４１乃至４６，１４１乃至１４８…比較器、
５１乃至５６，７６，７７…基準電圧源、
６１，６３…論理回路、
６２…Ｄ／Ａ変換器（ＤＡＣ）、
６２ａ…プリチャージＤ／Ａ変換器（ＰＣＤＡＣ）、
６３，６４，８９乃至９１…ノアゲート、
６５乃至７２，９２乃至１０８…インバータ、
７３乃至７５…スイッチ、
７８，７９，８１乃至８８…ナンドゲート、
２０１乃至２１０，３０１乃至３１０…スイッチ、
２１１，２１２，３１１，３１２…キャパシタ、
５０１，５０２…パイプライン系列回路、
Ａｉ，Ａｉ＋１，Ａｉａ，Ａｉ＋１ａ…差動増幅器、
ＡＤ１乃至ＡＤｍ，ＡＤｂ（ｉ），ＡＤｂ（ｉ＋１）…Ａ／Ｄ変換回路部、
Ｃ１，Ｃ２…キャパシタ、
ＳＷ１乃至ＳＷ４…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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