(57)【特許請求の範囲】
【請求項１】
シリアルバスを介して差動信号を受信するレシーバ回路を含む高速シリアルインターフェース回路と、
輻射防止用の第１、第２のガード用端子と、
前記第１、第２のガード用端子の間に配置され、前記差動信号を構成する第１の信号が入力される第１の端子と、
前記第１、第２のガード用端子の間に配置され、前記差動信号を構成する第２の信号が入力される第２の端子と、
前記レシーバ回路用の高電圧側の電源電圧が供給される第１の電源端子と、
低電圧側の電源電圧が供給される第２の電源端子と、
前記第１のガード用端子からの配線と第２の電源端子からの配線との間に設けられた第１のスイッチ素子と、
前記第２のガード用端子からの配線と第２の電源端子からの配線との間に設けられた第２のスイッチ素子と、
前記第１のガード用端子を介してパラレルインターフェース信号を入出力する第１のＩ／Ｏバッファと、
前記第２のガード用端子を介してパラレルインターフェース信号を入出力する第２のＩ／Ｏバッファと、
を含み、
高速シリアルインターフェースモードにおいて、前記第１、第２のスイッチ素子がオンし、前記第１、第２のＩ／Ｏバッファの出力が低電圧側レベル又はハイインピーダンス状態に設定されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第１、第２のＩ／Ｏバッファは、
入力バッファと、出力バッファと、論理回路とを有し、
前記論理回路は、
前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記第１の電源端子からの前記高電圧側の電源電圧に基づいて、固定レベルの信号を出力し、
前記出力バッファは、
前記論理回路の前記固定レベルの信号が入力されたときに、前記低電圧側レベルを出力することを特徴とする集積回路装置。
【請求項３】
請求項１において、
前記第１、第２のＩ／Ｏバッファは、
入力バッファと、出力バッファと、論理回路とを有し、
前記論理回路は、
高速シリアルインターフェースモード時に前記高電圧側の電源電圧に基づいて、固定レベルの信号を出力し、
前記出力バッファの出力は、前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されることを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
パラレルインターフェース回路を含み、
パラレルインターフェースモードにおいて、前記第１、第２のスイッチ素子がオフし、前記パラレルインターフェース回路には前記第１、第２の端子と前記第１、第２のガード用端子を介して複数のパラレルインターフェース信号が入力されることを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記第１のスイッチ素子は、
第１のトランジスタによって構成され、
前記第２のスイッチ素子は、
第２のトランジスタによって構成され、
前記第１、第２のトランジスタのゲートに前記第１の電源端子からの前記高電圧側の電源電圧が入力されることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第１、第２の端子の間に終端抵抗が設けられ、前記第１、第２のトランジスタのオン抵抗は前記終端抵抗の抵抗値以下であることを特徴とする集積回路装置。
【請求項７】
請求項５又は６において、
前記第１、第２のトランジスタは静電気保護用のトランジスタとして兼用されることを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記静電気保護用のトランジスタは、
ゲートコントロールデバイスであることを特徴とする集積回路装置。
【請求項９】
請求項４乃至８のいずれかにおいて、
前記第１の端子から、前記複数のパラレルインターフェース信号のうちの第１のパラレルインターフェース信号が入力される第１の入力バッファと、
前記第２の端子から、前記複数のパラレルインターフェース信号のうちの第２のパラレルインターフェース信号が入力される第２の入力バッファと、
を含み、
前記第１、第２の入力バッファは、
高速シリアルインターフェースモードにおいて、前記第１の電源端子に供給される前記高電圧側の電源電圧に基づいて、固定レベルの信号を出力することを特徴とする集積回路装置。
【請求項１０】
請求項９において、
前記高電圧側の電源電圧と異なる電源電圧で動作するインバータを含み、
前記インバータには、
前記第１の電源端子に供給される前記高電圧側の電源電圧が入力され、
前記第１、第２の入力バッファは、
前記インバータの出力により制御されることを特徴とする集積回路装置。
【請求項１１】
請求項５乃至１０のいずれかにおいて、
パラレルインターフェースモード時に、前記第１の電源端子に低電圧側の電源電圧が供給されることを特徴とする集積回路装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の集積回路装置と、
電気光学パネルと、
配線基板と、
を含み、
前記配線基板は、
前記第１の端子に接続される第１の配線と、前記第２の端子に接続される第２の配線と、前記第１のガード用端子に接続される第１のガード用配線と、前記第２のガード用端子に接続される第２のガード用配線と、前記第１の電源端子に接続される第１の電源配線と、前記第２の電源端子に接続される第２の電源配線を有し、
前記第１、第２の配線は、
前記第１、第２のガード用配線の間に配線されることを特徴とする電気光学装置。
【請求項１３】
請求項１２において、
前記第２の電源配線は、
前記第１、第２のガード用配線に比べて配線抵抗が小さいことを特徴とする電気光学装置。
【請求項１４】
請求項１２又は１３に記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ＬＳＩ間の通信手段としてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアルインターフェースが注目されている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
一般的なプロジェクタ（投写型表示装置）は、表示する画像の処理等を行う基板部分と、液晶パネル（電気光学パネル）、光源、レンズ等が設けられる光学系部分により構成される。そして、基板部分からはホストプロセッサによって画像データが送信され、光学系部分において表示ドライバ（ドライバ）がその画像データ受信して液晶パネルを駆動する。このようなデータ転送において高速シリアルインターフェースを用いれば、高精細な画像表示に対応した高速な通信を行うことができる。
【０００４】
しかし、高速シリアルインターフェースでは、差動信号を用いてはいても高速のデータ転送であるため、シリアルバスから不要電磁輻射（ＥＭＩノイズ）が発生するという課題があった。特に基板と光学系のように分離された構成部分間では、送信側と受信側が離れているため不要電磁輻射が顕著になりやすい。
【０００５】
ところで、これまでの表示ドライバでは、ホストプロセッサとの間のインターフェースとして、ＭＰＵ（Micro Processor Unit）用のパラレルインターフェースであるＭＰＵインターフェースが広く用いられている。そのため、表示ドライバに両方のインターフェースを集積しておく場合がある。このときインターフェース回路の端子を共通化できればコスト削減につながるが、インターフェースが異なれば端子の機能も異なるため端子の共通化が実現できないという課題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、高速シリアルインターフェースとパラレルインターフェースで端子を共有できる集積回路装置、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００７】
本発明は、シリアルバスを介して差動信号を受信するレシーバ回路を含む高速シリアルインターフェース回路と、輻射防止用の第１、第２のガード用端子と、前記第１、第２のガード用端子の間に配置され、前記差動信号を構成する第１の信号が入力される第１の端子と、前記第１、第２のガード用端子の間に配置され、前記差動信号を構成する第２の信号が入力される第２の端子と、前記レシーバ回路用の高電圧側の電源電圧が供給される第１の電源端子と、低電圧側の電源電圧が供給される第２の電源端子と、前記第１のガード用端子からの配線と第２の電源端子からの配線との間に設けられた第１のスイッチ素子と、前記第２のガード用端子からの配線と第２の電源端子からの配線との間に設けられた第２のスイッチ素子と、前記第１のガード用端子を介してパラレルインターフェース信号を入出力する第１のＩ／Ｏバッファと、前記第２のガード用端子を介してパラレルインターフェース信号を入出力する第２のＩ／Ｏバッファとを含み、高速シリアルインターフェースモードにおいて、前記第１、第２のスイッチ素子がオンし、前記第１、第２のＩ／Ｏバッファの出力が低電圧側レベル又はハイインピーダンス状態に設定されることを特徴とする集積回路装置に関係する。
【０００８】
本発明によれば、高速シリアルインターフェースとパラレルインターフェースで端子の共有を実現できる。これにより、端子数を増加させずにインターフェースの選択を実現する集積回路装置を提供できる。また、本発明では電源端子ＶＤＤＡに供給される電圧を用いてインターフェース切り替えを行っている。これにより、端子や信号を追加することなくインターフェースの選択を実現できる。
【０００９】
さらに本発明では、集積回路装置にスイッチを設け、このスイッチを介してシリアルバスのガード線とグランド配線を接続できるようになっている。これにより、ガード線の寄生抵抗によって不要電磁輻射が増大してしまうことを防止できる。また、集積回路装置自体に対策していることにより、配線基板に必要な不要電磁輻射の対策部品を削減することができる。
【００１０】
また本発明は、前記第１、第２のＩ／Ｏバッファは、入力バッファと、出力バッファと、論理回路とを有し、前記論理回路は、前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記第１の電源端子からの前記高電圧側の電源電圧に基づいて、固定レベルの信号を出力し、前記出力バッファは、前記論理回路の前記固定レベルの信号が入力されたときに、前記低電位側レベルを出力してもよい。
【００１１】
これにより、インターフェース切り替え可能なＩ／Ｏバッファを実現できる。
【００１２】
また本発明は、前記第１、第２のＩ／Ｏバッファは、入力バッファと、出力バッファと、論理回路とを有し、前記論理回路は、高速シリアルインターフェースモード時に前記高電圧側の電源電圧に基づいて、固定レベルの信号を出力し、前記出力バッファの出力は、前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されてもよい。
【００１３】
このようにインターフェース切り替え可能なＩ／Ｏバッファを実現することもできる。
【００１４】
また本発明では、パラレルインターフェース回路を含み、パラレルインターフェースモードにおいて、前記第１、第２のスイッチ素子がオフし、前記パラレルインターフェース回路には前記第１、第２の端子と前記第１、第２のガード用端子を介してパラレルインターフェース信号が入力されてもよい。
【００１５】
これにより、高速シリアルインターフェースモードにおける不要電磁輻射を抑制しつつ、高速シリアルインターフェースとパラレルインターフェースでの端子の共用を実現できる。
【００１６】
また本発明では、前記第１のスイッチ素子は、第１のトランジスタによって構成され、前記第２のスイッチ素子は、第２のトランジスタによって構成され、前記第１、第２のトランジスタのゲートに前記第１の電源端子からの前記高電圧側の電源電圧が入力されてもよい。
【００１７】
このように、本発明は輻射対策用のトランジスタの制御に高速シリアルインターフェース回路のレシーバ回路用の電源電圧を用いている。これにより、端子の共用を実現するとともに、コントロール用の端子を新たに追加することなくインターフェース切り替えを実現できる。
【００１８】
また本発明では、前記第１、第２の端子の間に終端抵抗が設けられ、前記第１、第２のトランジスタのオン抵抗は前記終端抵抗の抵抗値以下であってもよい。
【００１９】
これにより、不要電磁輻射をより効果的に抑制することができる。
【００２０】
また本発明では、前記第１、第２のトランジスタは静電気保護用のトランジスタとして兼用されてもよい。
【００２１】
これにより、別途静電気保護用のトランジスタを設ける必要がなくなるため、集積回路装置のコストを削減できる。
【００２２】
また本発明では、前記静電気保護用のトランジスタは、ゲートコントロールデバイスであってもよい。
【００２３】
これにより、不要電磁輻射対策のトランジスタと静電気保護用のトランジスタとの兼用を実現できる。
【００２４】
また本発明では、前記第１の端子から、前記複数のパラレルインターフェース信号のうちの第１のパラレルインターフェース信号が入力される第１の入力バッファと、前記第２の端子から、前記複数のパラレルインターフェース信号のうちの第２のパラレルインターフェース信号が入力される第２の入力バッファとを含み、前記第１、第２の入力バッファは、高速シリアルインターフェースモードにおいて、前記第１の電源端子に供給される前記高電圧側の電源電圧に基づいて、固定レベルの信号を出力してもよい。
【００２５】
本発明によれば、高速シリアルインターフェースモードにおいて、そのモードで使用されないパラレルインターフェース回路の後段のロジック回路に信号が入力されることがない。これにより、消費電流を削減できる。また、レシーバ回路用の電源電圧を用いることで、新たな制御用端子を設けることなく入力バッファを制御できる。
【００２６】
また本発明では、前記高電圧側の電源電圧と異なる電源電圧で動作するインバータを含み、前記インバータは、前記第１の電源端子に供給される前記高電圧側の電源電圧が入力され、前記第１、第２の入力バッファは、前記インバータの出力で制御されてもよい。
【００２７】
これにより、レシーバ回路用の電源電圧を用いて入力バッファを制御できる。
【００２８】
また本発明では、パラレルインターフェースモード時に、前記第１の電源端子に低電圧側の電源電圧が供給されてもよい。
【００２９】
これにより、レシーバ回路用の電源電圧を用いてインターフェース切り替えを実現できる。
【００３０】
また本発明は、上記のいずれかに記載の集積回路装置と、電気光学パネルと、配線基板とを含み、前記配線基板は、前記第１の端子に接続される第１の配線と、前記第２の端子に接続される第２の配線と、前記第１のガード用端子に接続される第１のガード用配線と、前記第２のガード用端子に接続される第２のガード用配線と、前記第１の電源端子に接続される第１の電源配線と、前記第２の電源端子に接続される第２の電源配線を有し、前記第１、第２の配線は、前記第１、第２のガード用配線の間に配線されることを特徴とする電気光学装置に関係する。
【００３１】
本発明によれば、シリアルバスの不要電磁輻射の増大を抑制する電気光学装置を実現できる。
【００３２】
また本発明では、前記第２の電源配線は、前記第１、第２のガード用配線に比べて配線抵抗が小さくてもよい。
【００３３】
これにより、不要電磁輻射の増大を効果的に防止できる。
【００３４】
また本発明は、上記のいずれかに記載の電気光学装置を含むことを特徴とする電子機器に関係する。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
１．電気光学装置
図１に本実施形態の電気光学装置の構成例を示す。図１の構成例には、本実施形態の集積回路装置を適用することができる。例えば、この構成例はプロジェクタの表示部に使用されるものであり、コネクタＣＮでプロジェクタ内部の電子基板に接続される。ただし、本実施形態の集積回路装置は、他の電子機器、例えば携帯電話などの表示部にも適用することができる。
【００３７】
図１に示す本実施形態の電気光学装置は、電気光学パネル４００（表示パネル）、配線基板２００、ドライバ１００（集積回路装置）を含む。電気光学パネル４００は、例えばＴＦＴなどのアクティブマトリックス方式の液晶パネルで構成できる。また、アクティブマトリックス方式ではない液晶パネルや有機ＥＬ（Electro Luminescence）パネルでも構成することができる。配線基板２００は、フレキシブル基板などのプリント基板を用いて構成することができ、電気光学パネル４００やドライバ１００の電源線や信号線などの配線が形成されている。ドライバ１００は、配線基板２００に実装されており、配線基板２００に形成された配線を介して信号を受信し、電気光学パネル４００を駆動する。
【００３８】
具体的には、配線基板２００には、ドライバ１００に電源を供給する配線としてグランド配線ＶＳＦ１（第２の電源配線）が配線され、ドライバ１００の高速シリアルインターフェースに電源を供給する配線として電源配線ＶＤＦ（第１の電源配線）が配線されている。グランド配線は複数設けることができ、図１の構成例ではＶＳＦ１とＶＳＦ２の２本が配線されている。また配線基板２００には、ドライバ１００に信号を伝送するための配線として第１の配線ＤＰＦ、第２の配線ＤＭＦ、第１のガード用配線ＧＦ１、第２のガード用配線ＧＦ２が配線されている。この配線ＤＰＦと配線ＤＭＦは、ガード用配線ＧＦ１とガード用配線ＧＦ２との間に配線される。
【００３９】
ドライバ１００は、例えば後述する図１３の表示情報処理回路７２０と高速シリアルインターフェースを用いて通信を行う。このとき、ドライバ１００は配線ＤＰＦとＤＭＦを介して差動信号を受信し、ガード用配線ＧＦ１とＧＦ２にはコネクタＣＮを介してプロジェクタの電子基板からグランド電圧（広義には、固定電圧）が与えられる。
【００４０】
またドライバ１００は、パラレルインターフェースを用いて通信することもできる。このとき、ドライバ１００のインターフェース回路は、Ｉ／Ｏバッファを含むことができ、配線ＧＦ１、ＤＰＦ、ＤＭＦ、ＧＦ２を介してＣＭＯＳレベルの信号を送受信することができる。
【００４１】
ここで、ドライバ１００をこれらの高速シリアルインターフェースとパラレルインターフェースの両方に対応させることで、必要な通信速度などに応じてインターフェースを選択可能にすることもできる。この場合、シリアルバス用の端子とＣＭＯＳレベル信号用の端子を共通して利用できれば、端子数を削減することも可能となる。
【００４２】
しかしながら、端子を共有すると、パラレルインターフェースのＩ／Ｏバッファは高速シリアルインターフェースモードにおいてシリアルバスのガード線に接続されてしまう。そのため、高速シリアルインターフェースモードとパラレルインターフェースモードでＩ／Ｏバッファの出力を切り替える必要があるという課題があった。
【００４３】
ところで、高速シリアルインターフェースにおいて、配線ＤＰＦとＤＭＦからは、差動信号の伝送にともなって不要電磁輻射が発生する。特に近年では伝送速度の高速化が進み、高速シリアルインターフェースの設計において不要電磁輻射の抑制が課題となっている。例えば、日本国内ではＶＣＣＩなどの規格が存在し、プロジェクタなどの電子機器はこのような規格を満たす必要がある。そのためには、高速シリアルインターフェースなどの不要電磁輻射の発生源を有効に対策する必要がある。
【００４４】
そのため高速シリアルインターフェースのシリアルバスには、不要電磁輻射を抑制するためのガード線が設けられる。図１の構成例では、ガード用配線ＧＦ１とＧＦ２がガード線に対応する。前述のようにガード用配線ＧＦ１とＧＦ２はグランド電圧に固定されており、これによって配線ＤＰＦとＤＭＦからの不要電磁輻射を吸収する。
【００４５】
しかし、ガード線はプリント配線などの配線によって寄生抵抗を持つ。そのため、ガード線による不要電磁輻射の吸収が妨げられ、シリアルバスからの不要電磁輻射が増大してしまうという課題があった。
【００４６】
２．高速シリアル・パラレルインターフェース切り替え回路
図２に、これらの課題を解決することができる本実施形態の集積回路装置の構成例を示す。本実施形態の集積回路装置は、第１のガード用端子Ｇ１、第２のガード用端子Ｇ２、第１の端子ＤＰ、第２の端子ＤＭを含む。そして、端子ＤＰ、ＤＭはガード用端子Ｇ１とＧ２の間に配置される。
【００４７】
具体的には、高速シリアルインターフェースモードにおいて、ガード用端子Ｇ１、Ｇ２は輻射防止用の端子であり、端子ＤＰには差動信号を構成する第１の信号が入力され、端子ＤＭには差動信号を構成する第２の信号が入力される。すなわち、端子ＤＰ、ＤＭには図１の配線ＤＰＦ、ＤＭＦを介して差動信号が入力され、ガード用端子Ｇ１、Ｇ２には図１のガード用配線ＧＦ１、ＧＦ２が接続されグランド電圧に固定される。一方、パラレルインターフェースモードにおいては、端子ＤＰ、ＤＭ、Ｇ１、Ｇ２には図１の配線ＤＰＦ、ＤＭＦ、ＧＦ１、ＧＦ２を介してＣＭＯＳレベルの信号が入力される。
【００４８】
また、本実施形態の集積回路装置は、高速シリアルインターフェース回路４０、第１の電源端子ＶＤＤＡ、第２の電源端子ＶＳＳを含む。この高速シリアルインターフェース回路４０は、シリアルバスを介して差動信号を受信するレシーバ回路４２を含む。また、電源端子ＶＤＤＡはレシーバ回路４２用の電源電圧（高電圧側の電源電圧）が供給される端子であり、図１の電源配線ＶＤＦが接続される。グランド端子ＶＳＳ（第２の電源端子）はグランド電圧（低電圧側の電源電圧）が供給される端子でありグランド配線ＶＳＦ１が接続される。なお端子ＶＳＳとは別に、グランド配線ＶＳＦ２に接続されるグランド端子を設けてもよい。
【００４９】
例えば、レシーバ回路４２は図２に示すように終端抵抗Ｒと差動アンプ４４によって構成することができる。終端抵抗Ｒは端子ＤＰからの配線ＤＰＬと端子ＤＭからの配線ＤＭＬとの間に設けられ、端子ＤＰとＤＭに入力された差動信号によって終端抵抗Ｒの両端に生じる電圧が差動アンプ４４に入力される。
【００５０】
さらに、図２に示す本実施形態はパラレルインターフェース回路６０を含む。このパラレルインターフェース回路６０は、Ｉ／Ｏバッファ６２−１、６２−２、６４−１、６４−２を含む。そして、パラレルインターフェースモードにおいてＩ／Ｏバッファ６２−１、６２−２は端子Ｇ１、Ｇ２を介して、Ｉ／Ｏバッファ６４−１、６４−２は端子ＤＰ、ＤＭを介してＣＭＯＳレベルの信号を入出力する。一方高速シリアルインターフェースモードにおいては、Ｉ／Ｏバッファ６２−１、６２−２の出力はグランド電圧（低電圧側レベル）又はハイインピーダンス状態に設定される。これにより、高速シリアルインターフェース回路４０とパラレルインターフェース回路６０で端子を共有することができる。なお、Ｉ／Ｏバッファ６４−１、６４−２を高速シリアルインターフェースモードにおいてハイインピーダンス状態に設定することもできる。これはＩ／Ｏバッファ６２−１、６２−２と同様にして実現できるため、以下ではＩ／Ｏバッファ６２−１、６２−２のみを説明している。
【００５１】
ところで、本実施形態にはシリアルバスの不要電磁輻射を抑制するために第１、第２のスイッチ素子が設けられている。例えば、第１、第２のスイッチ素子は図２に示すように第１、第２のトランジスタＴ１、Ｔ２で構成することができる。具体的には、トランジスタＴ１は、ガード用端子Ｇ１からの配線ＧＬ１とグランド端子ＶＳＳからの配線ＶＳＬとの間に設けられ、トランジスタＴ２は、ガード用端子Ｇ２からの配線ＧＬ２とグランド端子ＶＳＳからの配線ＶＳＬとの間に設けられる。そして、高速シリアルインターフェースモードにおいては、これらのトランジスタＴ１、Ｔ２がオンすることにより、ガード用配線ＧＦ１、ＧＦ２がトランジスタＴ１、Ｔ２を介してグランド配線ＶＳＦ１に接続される。これにより、ガード用配線ＧＦ１とＧＦ２がもつ配線抵抗によって不要電磁輻射が増大してしまうことを抑制できる。
【００５２】
３．Ｉ／Ｏバッファ
３．１．第１の構成例
図３（Ａ）、図３（Ｂ）にＩ／Ｏバッファ６２−１の第１の構成例を示す。なお、以下ではＩ／Ｏバッファ６２−１を例に説明するが、Ｉ／Ｏバッファ６２−２も同様である。
【００５３】
図３（Ａ）、図３（Ｂ）に示すＩ／Ｏバッファ６２−１は、入力バッファＢＩ、出力バッファＢＱ、論理回路を含む。この論理回路は出力バッファＢＱの前段に設けられ、例えばＡＮＤ回路ＡＮＡ（論理積回路）、インバータＩＮＡで構成できる。
【００５４】
そして図３（Ａ）に示すように、高速シリアルインターフェースモードにおいて、論理回路は電源端子ＶＤＤＡに供給されるレシーバ回路４２用の電源電圧に基づいて低電位側レベル（広義には、固定レベル）を出力する。具体的には、インバータＩＮＡにレシーバ回路４２用の電源電圧が入力される。すなわち、インバータＩＮＡには高電位側レベル（Ｈ）に相当する電圧が入力されるため、インバータＩＮＡは低電位側レベル（Ｌ）を出力する。そして、ＡＮＤ回路ＡＮＡにはインバータＩＮＡの出力と出力信号ＤＱが入力され、ＡＮＤ回路ＡＮＡは出力信号ＤＱに関わらず低電位側レベル（Ｌ）を出力する。出力バッファＢＱは、ＡＮＤ回路ＡＮＡの出力を受けて低電位側レベル（Ｌ）を出力する。
【００５５】
一方図３（Ｂ）に示すように、パラレルインターフェースモードにおいては電源端子ＶＤＤＡにグランド電圧が供給される。パラレルインターフェースモードではレシーバ回路４２用の電源電圧が不要のためである。この場合、インバータＩＮＡには低電位側レベル（Ｌ）に相当する電圧が入力されるため、インバータＩＮＡは高電位側の論理レベル（Ｈ）を出力する。そのためＡＮＤ回路ＡＮＡは出力信号ＤＱを出力し、出力バッファＢＱは端子Ｇ１を介して配線ＧＦ１に出力信号ＤＱを出力する。
【００５６】
なお、Ｉ／Ｏバッファ６２−１は、出力イネーブル信号ＤＥによって入出力をコントロールできる。例えば、出力イネーブル信号ＤＥがアクティブの時には出力バッファＢＱは図３（Ａ）、図３（Ｂ）で説明した出力を行う。一方、出力イネーブル信号ＤＥが非アクティブの時には、出力バッファＢＱがハイインピーダンス状態に設定され、端子Ｇ１を介して入力バッファＢＩにＣＭＯＳレベルの信号が入力される。このような出力バッファＢＱは、例えば図５に示すようにクロックドインバーターで構成することができる。
【００５７】
３．２．第２の構成例
図４にＩ／Ｏバッファ６２−１の第２の構成例を示す。第２の構成例は、入力バッファＢＩ、出力バッファＢＱ、インバータＩＮＢ、ＡＮＤ回路ＡＮＢを含む。ＡＮＤ回路ＡＮＢにはインバータＩＮＢの出力と出力イネーブル信号ＤＥが入力される。出力バッファＢＱには出力信号ＤＱが入力される。
【００５８】
具体的には、高速シリアルインターフェースモードにおいてインバータＩＮＢは低電位側レベルを出力する。これを受けてＡＮＤ回路ＡＮＢは、出力イネーブル信号ＤＥに関わらず低電位側レベル（広義には、固定レベル）を出力する。そして、出力バッファＢＱの出力は、このＡＮＤ回路ＡＮＢの出力に基づいてハイインピーダンス状態に設定される。
【００５９】
一方、パラレルインターフェースモードにおいてインバータＩＮＢは高電位側レベルを出力する。これを受けてＡＮＤ回路ＡＮＢは、出力イネーブル信号ＤＥを出力する。そして出力バッファＢＱは、ＡＮＤ回路ＡＮＢの出力に基づいて、出力がハイインピーダンス状態に設定されるか、または出力信号ＤＱを出力する。例えば、出力イネーブル信号ＤＥがアクティブの時には出力バッファＢＱは出力信号ＤＱを出力する。一方、出力イネーブル信号ＤＥが非アクティブの時には、出力バッファＢＱの出力はハイインピーダンス状態に設定され、入力バッファＢＩに端子Ｇ１を介してＣＭＯＳレベルの信号が入力される。
【００６０】
ところで、高速シリアルインターフェースモードとパラレルインターフェースモードで端子を共有した場合、Ｉ／Ｏバッファの出力を切り替える必要があるという課題があった。
【００６１】
この点、第１、第２の構成例によれば端子の共有を実現できる。そのため、端子を追加することなく高速シリアルインターフェース回路とパラレルインターフェース回路を集積することが可能である。これにより、コストの増加を抑えつつインターフェースの選択を実現できる集積回路装置を提供できる。
【００６２】
また、本実施形態では電源端子ＶＤＤＡに供給される電圧を用いてインターフェース切り替えを行っている。これにより、Ｉ／Ｏバッファを制御するための端子や信号を追加することなくインターフェースの選択を実現できる。
【００６３】
４．トランジスタＴ１、Ｔ２
図６（Ａ）、図６（Ｂ）を用いて、図２の本実施形態のトランジスタＴ１、Ｔ２の動作を説明する。図６（Ａ）、図６（Ｂ）は、図１に示す本実施形態の電気光学装置に図２に示す本実施形態の集積回路装置を適用した場合について、各端子と配線基板上の各配線との接続を示している。具体的には、端子ＤＰ、ＤＭには配線ＤＰＦ、ＤＰＭが接続され、ガード用端子Ｇ１、Ｇ２にはガード用配線ＧＦ１、ＧＦ２が接続され、グランド端子ＶＳＳにはグランド配線ＶＳＦ１が接続される。電源端子ＶＤＤＡについては、図６（Ａ）、図６（Ｂ）に示すようにモードによって接続を変えることができる。そして、端子Ｇ１からの配線ＧＬ１と端子ＶＳＳからの配線ＶＳＬの間にトランジスタＴ１が設けられ、端子Ｇ２からの配線ＧＬ２と端子ＶＳＳからの配線ＶＳＬの間にトランジスタＴ２が設けられる。
【００６４】
トランジスタＴ１、Ｔ２は、前述のようにシリアルバスの不要電磁輻射を抑制するために設けられている。例えば、トランジスタＴ１、Ｔ２はＣＭＯＳトランジスタで構成することができる。具体的には、トランジスタＴ１、Ｔ２のゲートは電源端子ＶＤＤＡからの配線ＶＤＬに接続されており、電源端子ＶＤＤＡに供給される電圧が入力される。
【００６５】
具体的には図６（Ａ）に示すように、高速シリアルインターフェースモードにおいて、電源端子ＶＤＤＡは電源配線ＶＤＦに接続される。電源配線ＶＤＦにはレシーバ回路４２用の電源が供給されるため、電源端子ＶＤＤＡからの配線ＶＤＬの電圧はレシーバ回路４２用の電源電圧となる。この場合、トランジスタＴ１、Ｔ２のゲートには配線ＶＤＬから高電圧側の論理レベル（広義には、第１の論理レベル）が入力されていることになり、トランジスタＴ１、Ｔ２はオン状態に設定される。これにより、ガード用端子Ｇ１、Ｇ２からの配線ＧＬ１、ＧＬ２がグランド端子ＶＳＬからの配線ＶＳＬに接続されるため、ガード用配線ＧＦ１とＧＦ２がトランジスタＴ１、Ｔ２を介してグランド配線ＶＳＦ１に接続される。
【００６６】
一方、図６（Ｂ）に示すように、パラレルインターフェースモードにおいて、電源端子ＶＤＤＡはグランド配線ＶＳＦ１に接続され、グランド電圧（低電圧側の電源電圧）が供給される。パラレルインターフェースモードにおいては、レシーバ回路４２用の電源は必要ないためである。この場合、トランジスタＴ１、Ｔ２のゲートには配線ＶＤＬから低電圧側の論理レベル（広義には、第２の論理レベル）が入力されていることになり、トランジスタＴ１、Ｔ２はオフ状態に設定される。これにより、ガード用配線ＧＦ１とＧＦ２はグランド配線ＶＳＦ１に接続されないため、端子Ｇ１、Ｇ２にＣＭＯＳレベルの信号を入力することができる。
【００６７】
ところで、高速シリアルインターフェースにおいてはガード線が持つ寄生抵抗によって不要電磁輻射の吸収が妨げられ、不要電磁輻射が増大するという課題があった。
【００６８】
この点、本実施形態の集積回路装置は高速シリアルインターフェースモードにおいてトランジスタを介してガード線をグランド配線に接続できるため、ガード用のグランド電圧を電源用のグランド配線を用いて補強することができる。これにより、ガード線とグランド電圧の間の抵抗値を小さくでき、不要電磁輻射の増大を防止することができる。
【００６９】
図７を用いて詳細に説明する。図７は本実施形態におけるシリアルバスを模式的に示しており、図６（Ａ）の高速シリアルインターフェースモードにおいて使用した場合に対応する。
【００７０】
具体的には、配線ＤＰＦ、ＤＭＦ、ガード用配線ＧＦ１、ＧＦ２、グランド配線ＶＳＦ１は図１の配線基板２００上の配線である。配線ＤＰＦ、ＤＭＦは、線間容量と配線のインダクタンスによって伝送線路を形成する。図７ではこれを、線間容量ＣＤ、配線のインダクタンスＬ１、Ｌ２によって単純化して示している。この伝送線路の両側にはガード用配線ＧＦ１、ＧＦ２が配線され、ＣＧ１は配線ＧＦ１とＤＰＦの間のカップリング容量を表し、ＣＧ２は配線ＧＦ２とＤＰＦのカップリング容量を表す。ガード用配線ＧＦ１、ＧＦ２は、図６（Ａ）におけるトランジスタＴ１、Ｔ２のオン抵抗ＲＰ１、ＲＰ２を介してグランド配線ＶＳＦ１に接続される。また、抵抗Ｒは図２のレシーバ回路４２の終端抵抗Ｒであり、その両端には伝送線路を介して差動信号が入力される。
【００７１】
前述のように、ガード用配線ＧＦ１とＧＦ２は図１のコネクタＣＮを介してグランド電圧に固定され、配線ＤＰＦ、ＤＭＦからの不要電磁輻射を吸収するようになっている。この不要電磁輻射の吸収は、図７において差動信号がカップリング容量ＣＧ１、ＣＧ２を介してガード線に電圧ノイズとして伝達されることに置き換えて考えることができる。
【００７２】
まずトランジスタＴ１、Ｔ２がない場合を考えると、ガード用配線ＧＦ１、ＧＦ２に伝達された電圧ノイズは、コネクタＣＮを介してグランドに吸収されることになる。このとき、ガード用配線ＧＦ１、ＧＦ２がグランド電圧に保たれていれば、電圧ノイズは十分吸収されていることになり、差動信号が発生する不要電磁輻射はガード用配線ＧＦ１、ＧＦ２に十分吸収されていることになる。しかし、ガード用配線ＧＦ１、ＧＦ２には寄生抵抗ＲＰ１、ＲＰ２があるため、電圧ノイズの吸収が妨げられる。この場合、ガード用配線ＧＦ１、ＧＦ２がグランド電圧に保たれる場合に比べて、ガード用配線ＧＦ１、ＧＦ２が吸収する不要電磁輻射が減少し、結果的にシリアルバスから発生する不要電磁輻射が増大してしまう。
【００７３】
この点、本実施形態ではトランジスタＴ１、Ｔ２を設けたことにより、オン抵抗ＲＴ１、ＲＴ２によってガード用配線ＧＦ１、ＧＦ２のグランドに対する抵抗値が減少する。より具体的には、図１の本実施形態においてグランド配線ＶＳＦ１はガード用配線ＧＦ１、ＧＦ２よりも配線抵抗が小さい。そのため、トランジスタＴ１、Ｔ２を設けることによりガード用配線ＧＦ１、ＧＦ２のグランドに対する抵抗値を大きく減少させることができる。これにより、トランジスタＴ１、Ｔ２がない場合に比べてガード用配線ＧＦ１、ＧＦ２が電圧ノイズを吸収することができ、シリアルバスから発生する不要電磁輻射を減少させることができる。
【００７４】
例えば、トランジスタＴ１、Ｔ２のオン抵抗ＲＴ１、ＲＴ２をレシーバ回路４２の終端抵抗Ｒの抵抗値以下とすることで、不要電磁輻射をさらに抑制できる。以下に理由を説明する。
【００７５】
図７の終端抵抗Ｒの抵抗値は、差動信号を効率よく受信するために、配線ＤＰＦとＤＭＦからなる伝送線路の特性インピーダンスＺＤと等しい抵抗値に設定されている。ここで、ガード用配線ＧＦ１と配線ＤＰＦも、カップリング容量ＣＧ１とインダクタンスＬ１によって伝送線路を構成しており、この特性インピーダンスをＺＧ１とする。同様にガード用配線ＧＦ２と配線ＤＭＦも伝送線路を構成しており、特性インピーダンスをＺＧ２とする。この特性インピーダンスＺＧ１、ＺＧ２は、ガード用配線ＧＦ１と配線ＤＰＦの線間距離及び、ガード用配線ＧＦ２と配線ＤＭＦの線間距離が、配線ＤＰＦとＤＭＦの線間距離とほぼ等しく配線されるため、ＺＤにほぼ等しくなっている。そのため、特性インピーダンスＺＧ１、ＺＧ２は終端抵抗Ｒの抵抗値ともほぼ等しくなる。
【００７６】
ここで、この特性インピーダンスＺＧ１、ＺＧ２の伝送線路には、それぞれ配線ＤＰＦ、ＤＭＦから差動信号の一方が入力されている。このとき、オン抵抗ＲＴ１、ＲＴ２を特性インピーダンスＺＧ１、ＺＧ２より小さくしておけば、ガード用配線ＧＦ１、ＧＦ２の電圧ノイズの振幅は配線ＤＰＦ、ＤＭＦの電圧振幅よりも小さくできる。すなわち、特性インピーダンスＺＧ１、ＺＧ２が終端抵抗Ｒの抵抗値とほぼ等しいことから、オン抵抗ＲＴ１、ＲＴ２を終端抵抗Ｒの抵抗値より小さくすることで、不要電磁輻射を抑制することができる。
【００７７】
以上に説明したように、本実施形態によれば高速シリアルインターフェースモードにおける不要電磁輻射の増大を防止することができる。これにより、高速シリアルインターフェースを利用した機器のコスト削減等を実現することもできる。
【００７８】
例えば、シリアルバスが配線基板上を長距離に渡って引き回されている場合には、不要電磁輻射が増大しやすくなる。これは、差動信号の伝送線が長いほど不要電磁輻射の発生量が増加し、ガード線が長いほど寄生抵抗も増加するためである。そのため、シリアルバスを引き回す必要がある場合には、対策としてフィルタ部品の追加などが必要となりコストの増加を招く。
【００７９】
この点、本実施形態では長いシリアルバスにおいても不要電磁輻射の増大を抑制することができる。特にインターフェース回路とシリアルバスの接続部付近は配線基板のコネクタから遠く寄生抵抗が大きくなるが、インターフェース回路に対策したことによりシリアルバスの末端においてもガード線の効果が維持される。これにより、配線基板においてフィルタ部品などの対策部品を削減して、コストを抑制することができる。また、不要電磁輻射の対策コストを増加させることなくシリアルバスを引き回すことができるため、電子機器の設計自由度が向上する。
【００８０】
また、不要電磁輻射の直接の発生源である高速シリアルインターフェース信号を出力するのはＩＣなどの能動素子であるにもかかわらず、実際の不要電磁輻射は配線基板上の配線から発生する。そのため、例えば電子機器メーカが高速シリアルインターフェースを含むＩＣをＩＣメーカから購入し、配線基板に実装する場合、電子機器メーカは不要電磁輻射対策を考慮した配線基板を設計する必要があった。
【００８１】
この点、本実施形態においては集積回路装置自体に対策が組み込まれているため、上記のような設計負担を軽減することができる。これにより、ＩＣメーカは配線基板への実装が容易な高速シリアルインターフェースを含むＩＣを電子機器メーカに提供することができる。
【００８２】
ここで、本実施形態ではトランジスタを用いてガード線をグランド線に接続し、不要電磁輻射対策を行っている。この場合、高速シリアルインターフェースとパラレルインターフェースで端子を共有すると、トランジスタを制御するための信号や端子を新たに設ける必要があるという課題が生じる。
【００８３】
この点、本実施形態においては、レシーバ回路４２用の電源電圧を用いてトランジスタのオン、オフを制御している。これにより、高速シリアルインターフェースとパラレルインターフェースで端子の共有を実現することができる。さらに、既存の電源端子ＶＤＤＡと配線ＶＤＬを用いることができ、新たに信号や端子を設けた場合と比較して集積回路装置のコストを削減することができる。
【００８４】
なお、図１に示すようにガード用配線とグランド配線との間にカップリングコンデンサＣＦ１、ＣＦ２を設けてもよい。これにより、ガード用配線のインピーダンスをさらに小さくし、不要電磁輻射を抑制することができる。
【００８５】
５．トランジスタＴ１、Ｔ２とＧＣＤの兼用
図２等で説明した本実施形態のトランジスタＴ１、Ｔ２は、静電気保護用のトランジスタとして兼用することもできる。例えば、ゲートコントロールデバイスである静電気保護用のトランジスタとして兼用することができる。
【００８６】
図８（Ａ）、図８（Ｂ）、図８（Ｃ）を用いて説明する。なお、トランジスタＴ１、Ｔ２は同様に考えられるため、トランジスタＴ１のみ示す。
【００８７】
まず、図８（Ａ）にゲートコントロールデバイス（ＧＣＤ）の例を示す。トランジスタＴＧＣがゲートコントロールデバイスであり、端子Ｇ１からの配線とグランド端子ＶＳＳとの間に設けられ、ゲートにはグランド端子からのグランド電圧が入力される。例えば、グランド電圧より低い電圧のパルスが端子Ｇ１に印加された場合、ゲート、ソース（又はドレイン）間にパルス電圧が印加され、トランジスタＴＧＣがオンする。そして、パルスはトランジスタＴＧＣを介してグランドに逃げるため、パルスが集積回路装置内に印加されることを回避できる。
【００８８】
次に、図８（Ｂ）、図８（Ｃ）に本実施形態におけるトランジスタＴ１を示す。図２等で説明したように、トランジスタＴ１のゲートには電源端子ＶＤＤＡからの配線が接続される。
【００８９】
図８（Ｂ）に示すように、パラレルインターフェースモードにおいては配線基板２００上で電源端子ＶＤＤＡはグランド配線ＶＳＦ１に接続される。すなわち、トランジスタＴ１のゲートは配線ＶＳＦ１を介してトランジスタＴ１のソース（又はドレイン）と接続されており、図８（Ａ）に示したゲートコントロールデバイスと等しい接続関係となっている。
【００９０】
一方、図８（Ｃ）に示すように、高速シリアルインターフェースモードにおいては、配線基板２００上で電源端子ＶＤＤＡは電源配線ＶＤＦに接続される。この場合、電源端子ＶＤＤＡにレシーバ回路４２の電源電圧が供給されていれば、端子Ｇ１にグランド電圧よりも低い電圧のパルスが印加されても図８（Ａ）のゲートコントロールデバイスと同様にパルスをグランドに逃がすことができる。実際には、静電気破壊が起きやすいのは配線基板に実装する場面である。この場合、端子ＶＤＤＡ、ＶＳＳには電源が供給されていないが、静電気破壊を起こすほどのパルス電圧と比較すれば、端子ＶＤＤＡの電圧は端子ＶＳＳと同等の電圧であると考えられる。そうすると、この場合にも図８（Ａ）のゲートコントロールデバイスと同様にパルスをグランドに逃がすことができる。
【００９１】
このように、本実施形態によれば、トランジスタＴ１、Ｔ２を静電気保護用のトランジスタとして兼用することができる。これにより、不要電磁輻射対策用のトランジスタを静電気保護用のトランジスタと別途設ける場合に比べ、集積回路の面積を削減できる。
【００９２】
６．Ｉ／Ｏバッファの入力バッファの構成例
図９（Ａ）、図９（Ｂ）にＩ／Ｏバッファの入力バッファの構成例を示す。簡単のため図９（Ａ）、図９（Ｂ）にはパラレルインターフェース回路６０のＩ／Ｏバッファ６２−１、６２−２、６４−１、６４−２に適用される入力バッファのみを図示する。なお、パラレルインターフェース回路６０がＣＭＯＳレベルの信号の入力のみを行う場合には、パラレルインターフェース回路６０を図９に示す入力バッファで構成することもできる。
【００９３】
図９（Ａ）、図９（Ｂ）のパラレルインターフェース回路６０は、第１、第２の入力バッファＢＦＰ、ＢＦＭを含む。入力バッファＢＦＰ、ＢＦＭにはそれぞれ端子ＤＰ、ＤＭからの信号が入力される。またパラレルインターフェース回路６０は、端子ＶＤＤＡからの電圧が入力されるインバータＩＮＶを含むことができる。さらにパラレルインターフェース回路６０は、端子Ｇ１、Ｇ２からの信号が入力される入力バッファＢＦ１、ＢＦ２を含むことができる。ここで、端子ＶＤＤは、端子ＶＤＤＡから供給されるレシーバ回路４２用の電源電圧とは異なる電源電圧である。そして、入力バッファＢＦＰ、ＢＦＭ、ＢＦ１、ＢＦ２、インバータＩＮＶは、この端子ＶＤＤから供給される電源電圧で動作する。
【００９４】
具体的には、入力バッファＢＦＰ、ＢＦＭはＡＮＤ回路（論理積回路）で構成することができる。そして、この入力バッファＢＦＰ、ＢＦＭの出力は、インバータＩＮＶの出力によって制御され、端子ＶＤＤＡからの電圧に基づいて決まるようになっている。
【００９５】
より具体的には、図９（Ａ）に示すように、高速シリアルインターフェースモードにおいては、端子ＶＤＤＡにはレシーバ回路４２用の電源電圧が供給され、インバータＩＮＶは低電圧側の論理レベル（Ｌ）を出力する。そのため入力バッファＢＦＰ、ＢＦＭは低電圧側の論理レベル（Ｌ。広義には、固定レベル）の信号を出力する。なお端子Ｇ１、Ｇ２はガード用配線によってグランド電圧に固定されているため、入力バッファＢＦ１、ＢＦ２の出力も低電圧側の論理レベルに固定されている。
【００９６】
一方図９（Ｂ）に示すように、パラレルインターフェースモードにおいては、レシーバ回路４２用の電源が不要のため端子ＶＤＤＡにはグランド電圧が供給される。この場合、インバータＩＮＶは高電圧側の論理レベル（Ｈ）を出力するため、入力バッファＢＦＰ、ＢＦＭは、それぞれ端子ＤＰ、ＤＭを介して入力されるＣＭＯＳレベルの信号をバッファして出力する。パラレルインターフェースモードでは、端子Ｇ１、Ｇ２にもＣＭＯＳレベルの信号（第１、第２のパラレルインターフェース信号）が入力されているため、入力バッファＢＦ１、ＢＦ２もそれぞれ端子Ｇ１、Ｇ２を介して入力されるＣＭＯＳレベルの信号をバッファして出力する。
【００９７】
ところで、本実施形態は、高速シリアルインターフェースとパラレルインターフェースで端子を共有している。この場合、高速シリアルインターフェースモードにおいて、パラレルインターフェース回路の入力バッファが高速シリアル信号をバッファしてしまい、消費電流が増加するという課題がある。
【００９８】
この点、本実施形態では端子ＶＤＤＡに供給される電圧に基づいて、高速シリアルインターフェースモードにおいて入力バッファが固定電圧を出力するため、消費電流の増加を防止できる。すなわち、バッファされた高周波数の信号がパラレルインターフェース回路の後段のロジック回路に入力され、高速シリアルインターフェースモードにおいて本来使用されないはずのロジック回路で電流が消費されてしまうことを防止できる。さらに、この制御にレシーバ回路４２用の電源電圧を利用したことにより、新たな制御用端子や制御信号を設けることなくインターフェース切り替えを実現している。
【００９９】
７．高速シリアルインターフェース回路
図１０に高速シリアルインターフェース回路４０の詳細な構成例を示す。この高速シリアルインターフェース回路４０は、物理層回路５０、ロジック回路７０を含む。
【０１００】
物理層回路５０（レシーバ）は、差動信号（差動データ信号、差動クロック信号）を用いてデータ（パケット）やクロックを受信するための回路である。具体的には電流駆動又は電圧駆動されたシリアルバスの差動信号線からデータ等の受信を行う。この物理層回路５０は、データ用レシーバ回路５２や、クロック用レシーバ回路５４などを含むことができる。データ用レシーバ回路５２、クロック用レシーバ回路５４は、本実施形態のレシーバ回路４２に対応する。なお物理層回路５０はトランスミッタ回路を含むこともでき、その場合はデータやクロックの送信を行うこともできる。
【０１０１】
ロジック回路７０は、高速シリアルインターフェース回路４０とドライバの内部回路との間のインターフェース処理を行う。具体的にはロジック回路７０はサンプリング回路７２、シリアルパラレル変換回路７４を含むことができる。サンプリング回路７２は、データ用レシーバ回路５２からのデータ信号をクロック用レシーバ回路５４からのクロックでサンプリングしシリアルデータを生成する。シリアルパラレル変換回路７４は、そのシリアルデータをパラレルデータに変換し、ドライバの内部回路に出力する。なお、ロジック回路７０は、物理層の上層であるリンク層の処理を行うためのリンクコントローラを含むこともできる。
【０１０２】
８．電気光学装置の詳細な構成例
図１１に本実施形態の電気光学装置の詳細な構成例を示す。図１１では本実施形態を液晶表示装置に適用した場合について説明する。ただし、本実施形態はＥＬ素子等の発光素子を用いた表示装置に適用することもできる。
【０１０３】
図１１に示す本実施形態の液晶表示装置（電気光学装置、表示装置）は、液晶パネル４００（電気光学パネル、表示パネル）、データドライバ２０（データ線駆動回路）、走査ドライバ３０（走査線駆動回路、ゲートドライバ）、電源回路８０、表示コントローラ１５０を含む。ここで、図２に示す本実施形態におけるインターフェース切り替え回路はインターフェース回路９０に含まれる。なお、本実施形態にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【０１０４】
液晶パネル４００は、例えばアクティブマトリクス基板（例えばガラス基板）上に形成された液晶パネルである。アクティブマトリクス基板には、ゲート線ＧＫ（１≦Ｋ≦Ｍ、ＫとＭは自然数）とデータ線ＳＲＬ、ＳＧＬ、ＳＢＬ（１≦Ｌ≦Ｎ、ＬとＮは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ−Ｒ、ＴＦＴＫＬ−Ｇ、ＴＦＴＫＬ−Ｂが設けられている。
【０１０５】
例えばＴＦＴＫＬ−Ｒのゲートはゲート線ＧＫに接続され、ＴＦＴＫＬ−Ｒのソース、ドレインはデータ線ＳＲＬ、画素電極ＰＥＫＬ−Ｒに接続されている。この画素電極ＰＥＫＬ−Ｒと対向電極ＣＥ（コモン電極）との間には、液晶（電気光学物質）が挟まれ、液晶容量ＣＬＫＬ−Ｒ及び補助容量ＣＳＫＬ−Ｒが形成されている。
【０１０６】
また、アクティブマトリクス基板にはデータ電圧供給線Ｓ１〜ＳＮが設けられ、Ｓ１〜ＳＮに対応してデマルチプレクサが設けられている。デマルチプレクサＤＭＵＸＬは、ソース電圧供給線ＳＬに時分割で供給された階調電圧を、データドライバ２０からのマルチプレクス制御信号に基づいてデータ線ＳＲＬ、ＳＧＬ、ＳＢＬに分割して供給する。
【０１０７】
なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベルは、電源回路８０に含まれる対向電極電圧生成回路により生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。
【０１０８】
データドライバ２０は、階調データに基づいて液晶パネル４００のデータ電圧供給線Ｓ１〜ＳＮを駆動する。上述のようにデマルチプレクサにより分離制御されるため、データドライバ２０は、データ線ＳＲ１〜ＳＲＮ、ＳＧ１〜ＳＧＮ、ＳＢ１〜ＳＢＮを駆動できる。一方、走査ドライバ３０は、液晶パネル４００の走査線Ｇ１〜ＧＭを走査（順次駆動）する。
【０１０９】
表示コントローラ１５０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データドライバ２０、走査ドライバ３０及び電源回路８０への制御信号をインターフェース回路９０に出力する。
【０１１０】
インターフェース回路９０は、表示コントローラ１５０から入力される制御信号をデータドライバ２０、走査ドライバ３０、電源回路８０にインターフェースする。
【０１１１】
電源回路８０は、外部から供給される基準電圧に基づいて、液晶パネル４００の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【０１１２】
なお、図１１では、液晶表示装置が表示コントローラ１５０を含む構成になっているが、表示コントローラ１５０を液晶表示装置の外部に設けてもよい。また、データドライバ２０、走査ドライバ３０、電源回路８０、表示コントローラ１５０の一部又は全部を液晶パネル４００上に形成してもよい。
【０１１３】
８．１．データドライバ
図１２に、図１１のデータドライバ２０の構成例を示す。データドライバ２０は、シフトレジスタ２２、ラインラッチ２４、２６、多重化回路２８、基準電圧発生回路３８、ＤＡＣ３２（データ電圧生成回路）、データ線駆動回路３４、マルチプレクス駆動制御部３６を含む。
【０１１４】
シフトレジスタ２２は、クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。
【０１１５】
ラインラッチ２４には、表示コントローラ１５０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データＤＩＯが入力される。ラインラッチ２４は、この階調データＤＩＯを、シフトレジスタ２２で順次シフトされたＥＩＯに同期してラッチする。
【０１１６】
ラインラッチ２６は、表示コントローラ１５０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【０１１７】
多重化回路２８は、ラインラッチ２６において各データ線に対応してラッチされた３本のデータ線分の階調データを時分割多重する。
【０１１８】
マルチプレクス駆動制御部３６は、データ電圧供給線の時分割タイミングを規定するマルチプレクス制御信号を生成し、１水平走査期間内に、マルチプレクス制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを順番にアクティブにする。多重化回路２８は、マルチプレクス制御信号に基づいて、階調電圧を時分割でデータ電圧供給線に供給するように多重化を行う。なお、マルチプレクス制御信号は、液晶パネル４００のデマルチプレクサにも供給される。
【０１１９】
基準電圧発生回路３８は、例えば６４種類の基準電圧を生成する。基準電圧発生回路３８によって生成された６４種類の基準電圧は、ＤＡＣ３２に供給される。
【０１２０】
ＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて、基準電圧発生回路３８からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を各データ線に出力する。
【０１２１】
データ線駆動回路３４は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣが、ＤＡＣ３２からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。
【０１２２】
なお、図１２では、デジタルの階調データをデジタル・アナログ変換して、データ線駆動回路３４を介してデータ線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、データ線駆動回路３４を介してデータ線に出力する構成を採用することもできる。
【０１２３】
９．電子機器
上述の液晶表示装置を用いて構成される電子機器として、例えばプロジェクタ（投写型表示装置）がある。図１３に、本実施形態における液晶表示装置が適用されたプロジェクタの構成例のブロック図を示す。
【０１２４】
図１３のプロジェクタは、表示情報出力源７１０、表示情報処理回路７２０、ドライバ１００（集積回路装置）、液晶パネル４００、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。ドライバ１００は、走査ドライバ及びデータドライバを含み、液晶パネル４００を駆動する。電源回路７６０は、上述の各回路に電力を供給する。
【０１２５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（電気光学装置、集積回路装置、電気光学パネル、低電位側の電源電圧等）と共に記載された用語（液晶表示装置、ドライバ、液晶パネル、グランド等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、パラレルインターフェース回路、データドライバ、走査ドライバ、電源回路、ドライバ、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１２６】
【図１】本実施形態の電気光学装置の構成例
【図２】本実施形態の集積回路装置の構成例
【図３】図３（Ａ）、図３（Ｂ）は、Ｉ／Ｏバッファの第１の構成例
【図４】Ｉ／Ｏバッファの第２の構成例
【図５】Ｉ／Ｏバッファの出力バッファの構成例
【図６】図６（Ａ）、図６（Ｂ）は、トランジスタの動作説明図
【図７】シリアルバスの説明図
【図８】図８（Ａ）、図８（Ｂ）、図８（Ｃ）は、ゲートコントロールデバイスと兼用されるトランジスタの構成例
【図９】図９（Ａ）、図９（Ｂ）は、Ｉ／Ｏバッファの入力バッファの構成例
【図１０】高速シリアルインターフェース回路の構成例
【図１１】本実施形態の電気光学装置の詳細な構成例
【図１２】データドライバの構成例
【図１３】本実施形態の電子機器の構成例
【符号の説明】
【０１２７】
４０  高速シリアルインターフェース回路、  ４２  レシーバ回路、
４４  差動アンプ、  ６０  パラレルインターフェース回路、
６２−１，６２−２，６４−１，６４−２  Ｉ／Ｏバッファ、
１００  集積回路装置、  ２００  配線基板、  ４００  電気光学パネル、
ＤＰＦ，ＤＭＦ  第１，第２の配線、  ＧＦ１，ＧＦ２  第１，第２のガード用配線、
ＶＤＦ  第１の電源配線、  ＶＳＦ１  第２の電源配線、
ＤＰ，ＤＭ  第１，第２の端子、  Ｇ１，Ｇ２  第１，第２のガード用端子、
ＶＤＤＡ  第１の電源端子、  ＶＳＳ  第２の電源端子、
Ｔ１，Ｔ２  第１，第２のトランジスタ、
ＧＬ１，ＧＬ２  第１，第２のガード用端子からの配線、  Ｒ  終端抵抗、
ＶＳＬ  第２の電源端子からの配線、  ＴＧＣ  静電気保護用のトランジスタ、
ＢＦＰ，ＢＦＭ  第１，第２の入力バッファ、  ＩＮＶ  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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