(57)【特許請求の範囲】
【請求項１】
パルス信号を生成するパルス信号生成回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延させる遅延回路と、
上記遅延回路が上記パルス信号を遅延させる時間を制御する遅延時間制御回路と、
上記遅延回路から遅延パルス信号が入力され、第１の制御信号と第２の制御信号を生成するスイッチタイミング制御回路と、
上記第１の制御信号がゲート端子に入力され、ソース端子に第１の電源電圧が印加される第１導電型のＭＯＳトランジスタと、上記第２の制御信号がゲート端子に入力され、上記第１導電型のＭＯＳトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第２の電源電圧が印加される第２導電型のＭＯＳトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴とする電圧変換回路。
【請求項２】
遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
上記遅延回路での遅延時間を制御するための選択信号を生成する遅延時間制御回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延させる基本遅延部と、この基本遅延部からの基本遅延信号を受けて、さらに、所定時間分だけ遅延させた少なくとも１つの追加遅延信号を出力する追加遅延部と、上記遅延時間制御回路から入力された選択信号に応じて、上記基本遅延部からの基本遅延信号および上記追加遅延部からの少なくとも１つの追加遅延信号の中から１つの信号を選択して出力する選択部とを有する遅延回路と、
上記遅延回路の選択部の出力信号が入力され、この出力信号から、第１の制御信号と第２の制御信号を生成するスイッチタイミング制御回路と、
上記第１の制御信号がゲート端子に入力され、ソース端子に第１の電源電圧が印加される第１導電型のＭＯＳトランジスタと、上記第２の制御信号がゲート端子に入力され、上記第１導電型のＭＯＳトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第２の電源電圧が印加される第２導電型のＭＯＳトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴とする電圧変換回路。
【請求項３】
請求項１または２に記載の電圧変換回路において、
上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続したものであることを特徴とする電圧変換回路。
【請求項４】
請求項３に記載の電圧変換回路において、
上記基本遅延部および上記追加遅延部が有する上記単位時間遅延素子がフリップフロップ回路であることを特徴とする電圧変換回路。
【請求項５】
請求項４に記載の電圧変換回路において、
上記追加遅延部が有する直列に接続された上記単位時間遅延素子のクロック位相が交互に１８０度だけ異なることを特徴とする電圧変換回路。
【請求項６】
遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
遅延回路での遅延時間を設定するために、第１および第２の選択信号を生成する遅延時間制御回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延する基本遅延部と、この基本遅延部の基本遅延信号を受けて、さらに、所定時間分だけ遅延させた少なくとも１つの追加遅延信号を出力する追加遅延部と、
上記遅延時間制御回路から上記第１の選択信号を受けて、上記基本遅延部の基本遅延信号と上記追加遅延部からの少なくとも１つの追加遅延信号との内から１つの信号を選択して出力する第１の選択回路と、上記第１の選択回路からの出力信号を任意時間だけ遅延して出力する任意時間遅延素子と、上記遅延時間制御回路から上記第２の選択信号を受けて、上記第１の選択回路が出力する信号と上記任意時間遅延素子の出力信号の中から１つの出力信号を選択して出力する第２の選択回路とを有する遅延回路と、
上記遅延回路の出力信号が入力され、この出力信号から第１の制御信号と
第２の制御信号を生成するスイッチタイミング制御回路と、
上記第１の制御信号がゲート端子に入力され、ソース端子に第１の電源電圧が印加される第１導電型のＭＯＳトランジスタと、上記第２の制御信号がゲート端子に入力され、上記第１導電型のＭＯＳトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第２の電源電圧が印加される第２導電型のＭＯＳトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴とする電圧変換回路。
【請求項７】
請求項６に記載の電圧変換回路において、
上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続したものであることを特徴とする電圧変換回路。
【請求項８】
請求項７に記載の電圧変換回路において、
上記基本遅延部および上記追加遅延部が備える上記単位時間遅延素子がフリップフロップ回路であることを持微とする電圧変換回路。
【請求項９】
請求項８に記載の電圧変換回路において、
上記遅延回路が有する上記任意時間遅延素子がフリップフロップ回路であり、このフリップフロップ回路のクロック位相が、上記基本遅延部および追加遅延部を構成するフリップフロップ回路のクロック位相と１８０度だけ異なることを特徴とする電圧変換回路。
【請求項１０】
請求項１乃至９のいずれか１つに記載の電圧変換回路において、
上記スイッチタイミング制御回路は、
上記スイッチ回路を構成する２つのＭＯＳトランジスタが同時にオンすることが無いように、一方のＭＯＳトランジスタがオフしてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるような上記第１および第２の制御信号を出力することを特徴とする電圧変換回路。
【請求項１１】
請求項１０に記載の電圧変換回路において、
上記スイッチタイミング制御回路は、
任意の同一の遅延時間を有する２個の遅延素子を直列に接続した遅延回路と、
上記遅延回路の１段目の出力を論理否定するインバータ回路と、
入力信号と上記遅延回路の出力信号との論理和の否定演算を行う論理和の否定回路とを備えており、
上記インバータ回路の出力を第１の制御信号として、上記スイッチ回路の第１導電型のＭＯＳトランジスタのゲート端子に出力し、また、上記論理和の否定回路の出力を第２の制御信号として、上記スイッチ回路の第２導電型のＭＯＳトランジスタのゲート端子に出力することを特徴とする電圧変換回路。
【請求項１２】
請求項１１に記載の電圧変換回路において、
上記スイッチタイミング制御回路における遅延素子が、フリップフロップ回路であることを特徴とする電圧変換回路。
【請求項１３】
請求項１から１２のいずれか１つに記載の電圧変換回路において、
上記動作速度模擬検出回路は、駆動電圧供給対象である集積回路の動作速度として、第１の動作速度とこの第１の動作速度よりも所定速度だけ遅い第２の動作速度を検出し、
上記第１の動作速度が第１の所定動作速度よりも速く、第２の動作速度が第１の所定動作速度に比べて速い場合に、上記選択信号生成回路に遅延時間を増やす要求を行う信号を出力し、
上記第１の動作速度が第１の所定動作速度に比べて速く、かつ、上記第２の動作速度が第１の所定動作速度に比べて遅いが、第２の所定動作速度に比べて速い場合に、上記選択信号生成回路に遅延時間を維持する要求を行う信号を出力し、
上記第１の動作速度が第１の所定動作速度に比べて遅く、かつ、上記第２の動作速度が第２の所定動作速度に比べて速い場合、および、上記第２の動作速度が第２の所定動作速度に比べて遅い場合に、上記選択信号生成回路に遅延時間を減らす要求を行う信号を出力し、
上記集積回路の動作速度が所定の動作速度よりも遅くならないように遅延時間の増減の要求信号を出力することを特徴とする電圧変換回路。
【請求項１４】
請求項１３に記載の電圧変換回路において、
上記動作速度模擬検出回路は、
上記集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と、
上記クリティカルパス回路の入力信号および上記クリティカルパス回路の出力信号をラッチするための第１のトリガ信号および第２のトリガ信号を生成する動作状態検出パルス生成回路と、
上記クリティカルパス回路の出力信号をラッチする第１のラッチ回路および第２のラッチ回路とを備え、
上記クリティカルパス回路は、前半クリティカルパス回路と、後半クリティカルパス回路を接続したものであり、
上記前半クリティカルパス回路の遅延時間が上記の第１の動作速度を示し、上記クリティカルパス回路全体の遅延時間が上記の第２の動作速度を示し、
上記第１のトリガ信号のパルス幅が上記の第１の所定動作速度を示し、上記第２のトリガ信号のパルス幅が上記の第２の所定動作速度を示し、
上記第１のラッチ回路は、上記第１のトリガ信号によって、前半クリティカルパス回路の出力信号をラッチし、上記第２のラッチ回路は、上記第２のトリガ信号によって、後半クリティカルパス回路の出力信号すなわちクリティカルパス回路全体の出力信号をラッチし、
上記第１および第２のラッチ回路の出力信号が、入力信号に対する上記クリティカルパス回路の動作状態を示すことを特徴とする電圧変換回路。
【請求項１５】
請求項１乃至１４のいずれか１つに記載の電圧変換回路において、
上記選択信号生成回路は、
その選択信号によって、上記遅延回路の出力端子のうち、遅延時間が最長遅延時間となる端子を選択し、かつ、上記動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも速い場合に、上記選択信号を保持し、
上記選択信号によって、上記遅延回路の出力端子のうち、遅延時間が最短遅延時間となる端子を選択し、かつ、上記動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも遅い場合に、上記選択信号を保持することを特徴とする電圧変換回路。
【請求項１６】
請求項１乃至１５のいずれか１つに記載の電圧変換回路において、
上記選択信号生成回路は、
起動時に、上記遅延回路の出力端子のうち、最短遅延時間を示す端子を選択することを特徴とする電圧変換回路。
【請求項１７】
請求項１乃至１６のいずれか１つに記載の電圧変換回路において、
ソース端子に第１の電源電圧が印加される第１導電型のＭＯＳトランジスタと、ドレイン端子が上記第１導電型のＭＯＳトランジスタのドレイン端子に接続され、ソース端子に第２の電源電圧が印加される第２導電型のＭＯＳトランジスタとを有し、共通に接続されたドレイン端子から電圧を出力するスイッチ回路と、
入力されたパルス信号を所定時間分遅延させる遅延回路と、
上記遅延回路での遅延時間を設定する遅延時間制御回路と、
上記遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
上記遅延回路の出力信号から第１の制御信号および第２の制御信号を生成するスイッチタイミング制御回路と、
上記第１の制御信号の電圧レベルを上げ、その出力を上記第１導電型のＭＯＳトランジスタのゲート端子に印加する第１の昇圧レベルシフタと、
上記第２の制御信号の電圧レベルを上げ、その出力を上記第２導電型のＭＯＳトランジスタのゲート端子に印加する第２の昇圧レベルシフタと、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを備え、
上記平滑化回路によって平滑化された電圧を出力すると共に、
上記遅延回路と、上記遅延時間制御回路と、上記パルス信号生成回路と、上記スイッチタイミング制御回路の電源電圧として、上記平滑化電圧を印加することを特徴とする電圧変換回路。
【請求項１８】
請求項１乃至１７のいずれか１つに記載の電圧変換回路を備えていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、集積回路の動作に最適な電源電圧を供給する電圧変換回路およびそれを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、動作クロックに従って演算処理等が実行される集積回路においては、製造プロセスのばらつきや、電源変動,温度変化等に対して、常に、正常な動作を行わせるために、大きな設計マージンを設ける必要がある。
【０００３】
つまり、各種の変動等によって、遅延時間が増加しても、集積回路全体の動作が１クロック内に収まるように設計する必要がある。
【０００４】
それに加え、すべての条件が最悪になっても動作するように、集積回路には充分に高い電源電圧が印加される。
【０００５】
これらの大きな設計マージンや高い電源電圧の印加は、集積回路の高速化や低消費電力化の妨げとなる。
【０００６】
そこで、集積回路の動作状況を検知し、集積回路の動作に必要最低限の電源電圧を与えられるように電源電圧を制御するための技術開発が進められている。
【０００７】
上記要求を満たすため、例えば、特開平１０−２４２８３１では、図２３に示すように、デューティ比制御回路９０１,バッファ回路９０２,フィルタ回路９０３を備えた電圧変換回路が提案されている。
【０００８】
このデューティ比制御回路９０１は、カウンタ９１０と、比較回路９１１とを有している。カウンタ９１０は、０〜６３までの数を、供給されたクロック信号の周期毎に１づつカウントアップし、カウントアップした値を６ビットの信号ＮＡとして出力する。なお、カウンタ９１０が数６３の次にカウントする数は０となる。
【０００９】
一方、信号ＮＢは、外部から比較回路９１１に入力される６ビットの信号である。比較回路９１１は、信号ＮＡが６ビット信号値として０のときに、“Ｌ”レベルの信号Ｘ１,Ｘ２を出力し、信号ＮＡが信号ＮＢに一致したときに“Ｈ”レベルとなる信号Ｘ１,Ｘ２を出力する。
【００１０】
この比較回路９１１の出力Ｘ１およびＸ２は、バッファ回路９０２を構成するＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２のゲートに各々供給される。
【００１１】
なお、ＰＭＯＳトランジスタＭ１のソース端子は、電源Ｖｄｄに接続され、ドレイン端子はＮＭＯＳトランジスタＭ２のドレイン端子に接続されている。また、ＮＭＯＳトランジスタＭ２のソース端子は接地電源に接続されている。したがって、“Ｌ”レベルの信号Ｘ１が、ＰＭＯＳトランジスタＭ１のゲート端子に入力されると、ＰＭＯＳトランジスタＭ１はオンする。すると、バッファ回路９０２の出力電圧Ｙは、電源電圧Ｖｄｄに等しくなる。一方、“Ｈ”レベルの信号Ｘ２がＮＭＯＳトランジスタＭ２に入力されると、ＮＭＯＳトランジスタＭ２はオンし、バッファ回路９０２の出力電圧Ｙは、接地電圧に等しくなる。
【００１２】
この出力信号Ｙは、信号ＮＡの値が０のときに立上がり、信号ＮＡの値が信号ＮＢの値に等しくなったときに立下がるパルス状の電圧信号Ｙとなる。このパルス状の電圧信号Ｙは、インダクタＬ１およびキャパシタＣ１からなるフィルタ回路９０３によって平滑化される。このフィルタ回路９０３の出力電圧Ｚは、同一基板上に形成された集積回路の駆動電圧として上記集積回路に供給される。
【００１３】
一般に、ＰＭＯＳトランジスタＭ１がオンし、かつ、ＮＭＯＳトランジスタＭ２がオフしている時間をオン時間Ｔ１とし、ＰＭＯＳトランジスタＭ１がオフし、ＮＭＯＳトランジスタＭ２がオンしている時間をオフ時間Ｔ２とすると、出力電圧Ｚは次式(１)のように求められる。
【００１４】
Ｚ＝(Ｔ１/(Ｔ１＋Ｔ２))・Ｖｄｄ        …  (１)
上記オン時間Ｔ１は、上記パルス状の電圧信号Ｙのパルス幅であり、(Ｔ１＋Ｔ２)は、上記パルス状の電圧信号Ｙの周期である。以後、(パルス幅/パルス周期)をデューティ比と呼ぶ。
【００１５】
したがって、上記(１)式から分かるように、出力電圧Ｚを制御するためには、上記パルス状の電圧信号のパルス幅Ｔ１とパルス周期(Ｔ１＋Ｔ２)を制御すればよい。
【００１６】
図２３の電圧変換回路では、外部から比較回路９１１に入力される信号ＮＢの値を変えることによって、パルス幅Ｔ１を変化させて、バッファ回路９０２から出力されるパルス状の電圧信号Ｙのデューティ比を制御する。これによって、集積回路に供給する駆動電圧Ｚを制御できる。
【００１７】
ところで、図２３に示した電圧変換回路の入力である信号ＮＢの生成方法は、同様に、特開平１０−２４２８３１で示されているような、クリティカルパス回路の動作速度を検出する回路を用いることが一般的である。
【００１８】
図２４に、図２３に部分的に示した電圧変換回路のより全体的な構成を示す。図２４では、上記電圧変換回路は、信号ＮＢを生成する回路として、クリティカルパス回路９０６と、遅延回路９０７と、正否判定回路９０８と、加算器９０９を備えている。
【００１９】
このクリティカルパス回路９０６は、駆動信号が制御される対象となる集積回路のクリティカルパス回路、すなわち、信号の遅延が最も大きいと考えられるパス回路を複製した回路である。図２４に示すように、このクリティカルパス回路９０６の電源電圧として、フィルタ回路９０３の出力電圧Ｚが印加される。これによって、対象となる集積回路の駆動電圧がクリティカルパス回路９０６によってモニタされることになる。
【００２０】
ここで、上記クリティカルパス回路９０６が動作可能な電圧を、上記対象となる集積回路の動作可能な電圧であると仮定(想定)している。このクリティカルパス回路９０６が動作可能であれば、このクリティカルパス回路９０６からデータが出力される。このクリティカルパス回路９０６の出力は、正否判定回路９０８に直接に供給されるとともに、遅延回路９０７を介して正否判定回路９０８に供給される。また、加算器９０９は、正否判定回路９０８から信号Ｓ１を受けた場合には、信号ＮＢの現在の値に１を加えた値をデューティ比制御回路９０１に供給する一方、正否判定回路９０８から信号Ｓ２を受けた場合には、信号ＮＢの現在の値に−１を加えた値をデューテイ比制御回路９０１に供給する。
【００２１】
さて、正否判定回路９０８は、クリティカルパス回路９０６からデータが直接に送られてこない場合は、対象としている集積回路が正常に動作していないと判断する。すなわち、正否判定回路９０８は、対象としている集積回路の駆動電圧(フィルタ回路９０３の出力電圧Ｚ)が設定値よりも低いと判断する。このとき、正否判定回路９０８は、駆動電圧Ｚを上げるべく、信号ＮＢの値を１だけ増加させる信号Ｓ１を加算器９０９に供給する。
【００２２】
一方、正否判定回路９０８に、遅延回路９０７を介してデータが送られてきた場合は、正否判定回路９０８は、対象としている集積回路に遅延を与えても正常に動作していると判定する。すなわち、正否判定回路９０８は、上記集積回路に供給されている駆動電圧Ｚが設定値よりも高いと判定して、駆動電圧Ｚを下げるべく、信号ＮＢの値を１だけ減少させる信号Ｓ２を加算器９０９に供給する。
【００２３】
さらにまた、正否判定回路９０８に対して、クリティカルパス回路９０４から直接にデータが送られてくるとともに、遅延回路９０７を介してはデータが送られてこない場合には、正否判定回路９０８は、対象としている集積回路に最適な駆動電圧Ｚが供給されていると判定する。したがって、正否判定回路９０８は、加算器９０９に、信号ＮＢの値を１だけ増加させる信号Ｓ１や、信号ＮＢの値を１だけ減少させる信号Ｓ２を送出しない。
【００２４】
以上の説明から分かるように、クリティカルパス回路９０６,遅延回路９０７,および正否判定回路９０８によって、対象としている集積回路の動作速度を検出し、検出した動作速度が速い場合は、上記集積回路の駆動電圧を下げるように制御し、検出した動作速度が遅い場合は、上記集積回路の駆動電圧を上げるように制御していることになる。
【００２５】
【発明が解決しようとする課題】
以上説明したように、特開平１０−２４２８３１で示されているような、クリティカルパス回路の動作速度を検出する回路とデューティ比制御回路を用いた電圧変換回路技術は、出力電圧の可変範囲が広く、一般的な集積回路の降圧回路として有益であることがわかる。
【００２６】
ところで、上記従来技術の利点は、出力電圧の可変範囲が広いことであるが、そのために必要となる加算器等の制御回路の規模が大きくなるという問題点がある。このことは、降圧回路全体の回路規模の増加を招き、その結果、降圧回路自体の消費電力の増加を引き起こす。
【００２７】
また、デューティ比を制御するために用いるカウンタ回路は、上記パルス状の電圧信号の周波数の６４倍の周波数で動作するので、消費電力の増加を招く。
【００２８】
一般に、内部回路の電源電圧が低い場合や負荷電流が小さい場合は、集積回路全体の消費電力が小さくなるので、降圧回路自体の消費電力の比率が相対的に大きくなる。そのため、降圧回路自体の消費電力も削減する必要がある。
【００２９】
以上のことから、上記従来技術に基づく降圧回路は、内部回路が低電源電圧で動作する場合や電源電圧の可変範囲が限定されているような素子を用いる場合には不利である。
【００３０】
一方、例えば、内部回路の所望の電源電圧が０.５Ｖであるというような場合、電源電圧自体が低いので、電源電圧は高精度の可変幅を要求される。
【００３１】
そこで、この発明の目的は、出力電圧の可変範囲を内部回路の所望の電源電圧近傍に制限しつつも、電源電圧の高精度の可変幅を達成し、回路規模や消費電力を削減した電圧変換回路を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するために、この発明の電圧変換回路は、パルス信号を生成するパルス信号生成回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延させる遅延回路と、
上記遅延回路が上記パルス信号を遅延させる時間を制御する遅延時間制御回路と、
上記遅延回路から遅延パルス信号が入力され、第１の制御信号と第２の制御信号を生成するスイッチタイミング制御回路と、
上記第１の制御信号がゲート端子に入力され、ソース端子に第１の電源電圧が印加される第１導電型のＭＯＳトランジスタと、上記第２の制御信号がゲート端子に入力され、上記第１導電型のＭＯＳトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第２の電源電圧が印加される第２導電型のＭＯＳトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴としている。
【００３３】
この発明では、遅延回路がパルス信号生成回路からのパルス信号を遅延させる遅延時間を、遅延時間制御回路で制御することによって、出力電圧を所望の電源電圧の近傍に制御できる。
【００３４】
また、一実施形態の電圧変換回路は、遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
上記遅延回路での遅延時間を制御するための選択信号を生成する遅延時間制御回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延させる基本遅延部と、この基本遅延部からの基本遅延信号を受けて、さらに、所定時間分だけ遅延させた少なくとも１つの追加遅延信号を出力する追加遅延部と、上記遅延時間制御回路から入力された選択信号に応じて、上記基本遅延部からの基本遅延信号および上記追加遅延部からの少なくとも１つの追加遅延信号の中から１つの信号を選択して出力する選択部とを有する遅延回路と、
上記遅延回路の選択部の出力信号が入力され、この出力信号から、第１の制御信号と第２の制御信号を生成するスイッチタイミング制御回路と、
上記第１の制御信号がゲート端子に入力され、ソース端子に第１の電源電圧が印加される第１導電型のＭＯＳトランジスタと、上記第２の制御信号がゲート端子に入力され、上記第１導電型のＭＯＳトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第２の電源電圧が印加される第２導電型のＭＯＳトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力する。
【００３５】
この一実施形態では、電圧変換回路は、遅延回路の出力パルス信号を、遅延回路の基本遅延回路の出力信号および追加遅延回路の各出力信号から選択するという構成になっている。したがって、出力電圧の可変範囲を所望の電源電圧の近傍に制限することができ、制御回路の簡略化を図ることができる。その結果、従来技術と異なり、パルス幅を変化させるのに用いる高速カウンタなどが不必要になるので、電圧変換回路自体の消費電力削減を図れる。
【００３６】
また、遅延回路の基本遅延回路の出力信号および追加遅延回路の各出力信号のそれぞれの遅延時間幅を短縮することによって、出力電圧の可変精度を高めることができる。
【００３７】
また、他の実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続したものである。
【００３８】
この実施形態では、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続したものであるから、遅延時間を容易に設計できる。
【００３９】
また、一実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部が有する上記単位時間遅延素子がフリップフロップ回路である。
【００４０】
この実施形態では、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【００４１】
また、他の実施形態は、上記電圧変換回路において、上記追加遅延部が有する直列に接続された上記単位時間遅延素子のクロック位相が交互に１８０度だけ異なる。
【００４２】
この実施形態では、上記追加遅延回路におけるフリップフロップ回路のクロック位相を、交互に１８０度異なるようにすることで、追加遅延回路におけるフリップフロップ回路の各出力の遅延時間がクロック１周期分からクロック半周期分に減るから、遅延時間の可変幅を細かくすることができる。
【００４３】
また、一実施形態の電圧変換回路は、遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
遅延回路での遅延時間を設定するために、第１および第２の選択信号を生成する遅延時間制御回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延する基本遅延部と、この基本遅延部の基本遅延信号を受けて、さらに、所定時間分だけ遅延させた少なくとも１つの追加遅延信号を出力する追加遅延部と、
上記遅延時間制御回路から上記第１の選択信号を受けて、上記基本遅延部の基本遅延信号と上記追加遅延部からの少なくとも１つの追加遅延信号との内から１つの信号を選択して出力する第１の選択回路と、上記第１の選択回路からの出力信号を任意時間だけ遅延して出力する任意時間遅延素子と、上記遅延時間制御回路から上記第２の選択信号を受けて、上記第１の選択回路が出力する信号と上記任意時間遅延素子の出力信号の中から１つの出力信号を選択して出力する第２の選択回路とを有する遅延回路と、
上記遅延回路の出力信号が入力され、この出力信号から第１の制御信号と
第２の制御信号を生成するスイッチタイミング制御回路と、
上記第１の制御信号がゲート端子に入力され、ソース端子に第１の電源電圧が印加される第１導電型のＭＯＳトランジスタと、上記第２の制御信号がゲート端子に入力され、上記第１導電型のＭＯＳトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第２の電源電圧が印加される第２導電型のＭＯＳトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴としている。
【００４４】
この実施形態では、上記遅延回路における選択回路を、第１の選択回路と第２の選択回路と任意時間遅延素子で構成し、任意時間遅延素子の遅延時間を制御することによって、遅延時間の可変幅を細かくすることができる。
【００４５】
また、他の実施形態は、上記電圧変換回路において、
上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続したものである。
【００４６】
この実施形態では、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続したものであるから、遅延時間を容易に設計できる。
【００４７】
また、一実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部が備える上記単位時間遅延素子がフリップフロップ回路である。
【００４８】
この実施形態では、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【００４９】
また、他の実施形態の電圧変換回路は、上記電圧変換回路において、上記遅延回路が有する上記任意時間遅延素子がフリップフロップ回路であり、このフリップフロップ回路のクロック位相が、上記基本遅延部および追加遅延部を構成するフリップフロップ回路のクロック位相と１８０度だけ異なる。
【００５０】
この実施形態では、上記任意時間遅延素子としてフリップフロップ回路を用い、上記基本遅延回路および追加遅延回路を構成するフリップフロップ回路のクロック位相と１８０度異なるクロックで駆動させると、上記任意時間遅延素子の遅延時間はクロックの半周期分となり、遅延時間の可変幅を細かくすることができる。
【００５１】
また、一実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する２つのＭＯＳトランジスタが同時にオンすることが無いように、一方のＭＯＳトランジスタがオフしてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるような上記第１および第２の制御信号を出力する。
【００５２】
この実施形態では、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する２つのＭＯＳトランジスタが同時にオンすることが無いように、制御信号を出力するので、スイッチ回路に貫通電流が流れることを防止でき、スイッチ回路のスイッチ動作による余分な電力消費を無くすることができる。
【００５３】
また、他の実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路は、任意の同一の遅延時間を有する２個の遅延素子を直列に接続した遅延回路と、上記遅延回路の１段目の出力を論理否定するインバータ回路と、入力信号と上記遅延回路の出力信号との論理和の否定演算を行う論理和の否定回路とを備えており、
上記インバータ回路の出力を第１の制御信号として、上記スイッチ回路の第１導電型のＭＯＳトランジスタのゲート端子に出力し、また、上記論理和の否定回路の出力を第２の制御信号として、上記スイッチ回路の第２導電型のＭＯＳトランジスタのゲート端子に出力する。
【００５４】
この実施形態では、１段目の遅延素子の出力側から上記インバータ回路を経由して得た第１制御信号によってスイッチ回路の一方のＭＯＳトランジスタをオンさせる期間を、１段目の遅延素子の入力側と２段目の遅延素子の出力側とから上記論理和の否定回路を経由して得た第２制御信号がスイッチ回路の他方のＭＯＳトランジスタをオフさせる期間の内側にする。これにより、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する２つのＭＯＳトランジスタが同時にオンすることが無いから、スイッチ回路に貫通電流が流れることを防止でき、スイッチ回路のスイッチ動作による余分な電力消費を無くすることができる。
【００５５】
また、一実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路における遅延素子が、フリップフロップ回路である。
【００５６】
この実施形態では、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【００５７】
また、他の実施形態は、上記電圧変換回路において、上記遅延時間制御回路は、この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備えている。
【００５８】
この実施形態では、動作速度模擬検出回路で、集積回路の動作速度を模擬的に検出し、この検出した動作速度の遅速に応じて、選択信号生成回路が遅延回路の遅延時間を短縮,延長させるから、プロセスばらつきや環境変動に応じて、適切な内部電源電圧を供給できる。
【００５９】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、上記動作速度模擬検出回路は、駆動電圧供給対象である集積回路の動作速度として、第１の動作速度と第１の動作速度よりも所定速度だけ遅い第２の動作速度を検出し、
上記第１の動作速度が第１の所定動作速度よりも速く、第２の動作速度が第１の所定動作速度に比べて速い場合に、上記選択信号生成回路に遅延時間を増やす要求を行う信号を出力し、
上記第１の動作速度が第１の所定動作速度に比べて速く、かつ、上記第２の動作速度が第１の所定動作速度に比べて遅いが、第２の所定動作速度に比べて速い場合に、上記選択信号生成回路に遅延時間を維持する要求を行う信号を出力し、上記第１の動作速度が第１の所定動作速度に比べて遅く、かつ、上記第２の動作速度が第２の所定動作速度に比べて速い場合、および、上記第２の動作速度が第２の所定動作速度に比べて遅い場合に、上記選択信号生成回路に遅延時間を減らす要求を行う信号を出力し、
上記集積回路の動作速度が所定の動作速度よりも遅くならないように遅延時間の増減の要求信号を出力する。
【００６０】
この実施形態では、動作速度模擬検出回路が、集積回路の２つの動作速度を検出し、この検出した２つの動作速度が所定の２つの動作速度に比べて速いか遅いかを認識した４通りの結果に応じて、選択信号生成回路に遅延回路の遅延時間を、増加,維持,減少させる。これにより、内部回路(集積回路)の動作状態にきめ細かく対応して、いかなるプロセスばらつきや環境変化にも対応して、適切な内部電源電圧を供給できる。
【００６１】
また、この実施形態の電圧変換回路で用いる遅延時間制御回路では、クリティカルパス回路の動作状態を４つに分類することによって、最適な制御を行うことができる。
【００６２】
また、他の実施形態の電圧変換回路は、上記電圧変換回路において、上記動作速度模擬検出回路は、
上記集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と、
上記クリティカルパス回路の入力信号および上記クリティカルパス回路の出力信号をラッチするための第１のトリガ信号および第２のトリガ信号を生成する動作状態検出パルス生成回路と、
上記クリティカルパス回路の出力信号をラッチする第１のラッチ回路および第２のラッチ回路とを備え、
上記クリティカルパス回路は、前半クリティカルパス回路と、後半クリティカルパス回路を接続したものであり、
上記前半クリティカルパス回路の遅延時間が上記の第１の動作速度を示し、上記クリティカルパス回路全体の遅延時間が上記の第２の動作速度を示し、
上記第１のトリガ信号のパルス幅が上記の第１の所定動作速度を示し、上記第２のトリガ信号のパルス幅が上記の第２の所定動作速度を示し、
上記第１のラッチ回路は、上記第１のトリガ信号によって、前半クリティカルパス回路の出力信号をラッチし、上記第２のラッチ回路は、上記第２のトリガ信号によって、後半クリティカルパス回路の出力信号すなわちクリティカルパス回路全体の出力信号をラッチし、
上記第１および第２のラッチ回路の出力信号が、入力信号に対する上記クリティカルパス回路の動作状態を示す。
【００６３】
この実施形態では、動作速度模擬検出回路は、集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と動作状態検出パルス生成回路で構成され、このクリティカルパス回路の前半クリティカルパス回路の遅延時間が第１動作速度を示し、後半クリティカルパス回路の遅延時間が第２動作速度を示す。そして、動作状態検出パルス生成回路は、上記クリティカルパス回路への入力信号と、第１,第２の所定動作速度を示す第１,第２のトリガ信号を生成し、この第１,第２のトリガ信号により、第１,第２のラッチ回路が前,後半クリティカルパス回路の出力信号をラッチすることで、クリティカルパス回路の動作状態を４つに分類し、内部回路(集積回路)の動作状態をきめ細かく検知できる。
【００６４】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、上記選択信号生成回路は、
その選択信号によって、上記遅延回路の出力端子のうち、遅延時間が最長遅延時間となる端子を選択し、かつ、上記動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも速い場合に、上記選択信号を保持し、
上記選択信号によって、上記遅延回路の出力端子のうち、遅延時間が最短遅延時間となる端子を選択し、かつ、上記動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも遅い場合に、上記選択信号を保持することを特徴としている。
【００６５】
この実施形態では、上記選択信号生成回路は、遅延時間が最長となる遅延回路の端子を選択しているときに動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも速い場合と、遅延時間が最短となる遅延回路の端子を選択しているときに検出した動作速度が所定の動作速度よりも遅い場合とに、上記選択を維持する。これにより、常に適切な遅延時間を選択できる。
【００６６】
また、他の実施形態は、上記電圧変換回路において、上記選択信号生成回路は、起動時に、上記遅延回路の出力端子のうち、最短遅延時間を示す端子を選択する。
【００６７】
この実施形態では、上記選択信号生成回路は、起動時に、上記遅延回路の出力端子のうち、最短遅延時間を示す端子を選択するから、起動時に内部電源電圧を最大にして確実に動作させることができる。
【００６８】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、ソース端子に第１の電源電圧が印加される第１導電型のＭＯＳトランジスタと、ドレイン端子が上記第１導電型のＭＯＳトランジスタのドレイン端子に接続され、ソース端子に第２の電源電圧が印加される第２導電型のＭＯＳトランジスタとを有し、共通に接続されたドレイン端子から電圧を出力するスイッチ回路と、
入力されたパルス信号を所定時間分遅延させる遅延回路と、
上記遅延回路での遅延時間を設定する遅延時間制御回路と、
上記遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
上記遅延回路の出力信号から第１の制御信号および第２の制御信号を生成するスイッチタイミング制御回路と、
上記第１の制御信号の電圧レベルを上げ、その出力を上記第１導電型のＭＯＳトランジスタのゲート端子に印加する第１の昇圧レベルシフタと、
上記第２の制御信号の電圧レベルを上げ、その出力を上記第２導電型のＭＯＳトランジスタのゲート端子に印加する第２の昇圧レベルシフタと、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを備え、
上記平滑化回路によって平滑化された電圧を出力すると共に、
上記遅延回路と、上記遅延時間制御回路と、上記パルス信号生成回路と、上記スイッチタイミング制御回路の電源電圧として、上記平滑化電圧を印加する。
【００６９】
この実施形態では、上記第１,第２の昇圧レベルシフタを備え、上記スイッチ回路を除き、遅延回路,遅延時間制御回路,パルス信号生成回路,スイッチタイミング制御回路を、上記平滑化回路の出力電圧で駆動するから、電圧変換回路自体の消費電力を大幅に削減できる。
【００７０】
また、他の実施形態の半導体集積回路装置は、上記記載の電圧変換回路を備えている。
【００７１】
この実施形態では、上記電圧変換回路を備えているから、出力電圧の可変範囲を内部回路の所望の電源電圧近傍に制限しつつも、電源電圧の高精度の可変幅を達成し、回路規模や消費電力を削減した半導体集積回路装置となる。
【００７２】
【発明の実施の形態】
以下、この発明を図示の実施の形態によって詳細に説明する。
【００７３】
〔第１の実施の形態〕
図１に、この発明による電圧変換回路の第１の実施形態の構成を示す。ここで、外部電源電圧をＶｄｄ、内部電源電圧をＶintとする。
【００７４】
この第１実施形態の電圧変換回路は、パルス信号生成回路１０１と、遅延回路１０２と、遅延時間制御回路１０３と、スイッチタイミング制御回路１０４と、スイッチ回路１０５と、フィルタ回路１０６とを備えている。
【００７５】
パルス信号生成回路１０１は、遅延回路１０２に入力するパルス信号を生成する回路である。遅延回路１０２は、基本遅延回路１０７と、追加遅延回路１０８と、選択回路１０９とを備えている。
【００７６】
基本遅延回路１０７は、入力信号に対して単位時間のＮ倍の遅延を行う回路である。
【００７７】
また、追加遅延回路１０８は、基本遅延回路１０７の出力信号を入力とし、その入力信号に対して単位時間のＭ倍の遅延を行う一方、１単位時間からＭ単位時間までの単位時間の任意の整数倍の遅延時間の出力を取り出す端子を１つ以上備えている回路である。
【００７８】
また、選択回路１０９は、遅延時間制御回路１０３から与えられた選択信号によって、基本遅延回路１０７の出力端子と追加遅延回路１０８の出力端子とから引き出された複数の遅延信号のうち、１つの遅延信号を選択して出力する回路である。
【００７９】
遅延時間制御回路１０３は、遅延回路１０２の遅延時間を制御する信号を生成する回路であり、所望の内部電源電圧Ｖintが得られるように、パルス信号の遅延時間を設定する。
【００８０】
次に、第１の実施形態の動作を説明する。パルス信号生成回路１０１で生成されたパルス信号は、遅延回路１０２に入力され、遅延回路１０２において遅延動作が開始する。
【００８１】
一方、遅延時間制御回路１０３は、内部電源電圧Ｖintに応じて、パルス信号の遅延時間を設定するための選択信号を、遅延回路１０２に出力する。
【００８２】
この遅延回路１０２では、遅延時間制御回路１０３から入力された制御信号に基づいて、基本遅延回路１０７の最終出力端子か、追加遅延回路１０８の複数の出力端子のいずれかを、選択回路１０９で選択し、遅延パルス信号をスイッチタイミング制御回路１０４へ出力する。
【００８３】
このスイッチタイミング制御回路１０４は、入力された遅延パルス信号をスイッチ回路１０５のＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２のそれぞれのゲート端子に入力する信号を生成する回路である。
【００８４】
スイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１のソース端子は外部電源Ｖddに、ＮＭＯＳトランジスタＭ２のソース端子は接地ＧＮＤにそれぞれ接続されている。また、トランジスタＭ１およびＭ２のドレイン端子は、フィルタ回路１０６のインダクタンスＬ１の一方の端子に接続されている。このインダクタンスＬ１の他方の端子はキャパシタＣ１の一方の端子と接続され、キャパシタＣ１の他方の端子は接地ＧＮＤに接続されている。このフィルタ回路１０６は、ＬＣ回路による低域通過フィルタ(ＬＰＦ)である。
【００８５】
ここでは、ＬＰＦ(ローパスフィルタ)としてＬＣ回路を用いているが、もちろん、ＲＣ回路等どのような構成でも構わない。
【００８６】
スイッチタイミング制御回路１０４から入力されたパルス信号によって、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２は、交互にオンオフ動作を行い、その出力をフィルタ回路１０６で平滑化して、所望の内部電源電圧Ｖintを得る。
【００８７】
デューティ比を制御する方法としては、一般に、従来技術として示した特開平１０−２４２８３１などで開示されているように、パルス周期を一定としてパルス幅を可変とする方法が用いられている。この実施形態では、パルス幅を一定としてパルス周期を可変とする方法を採用した。この実施形態は、パルス間の遅延時間を増減することによって、パルス周期を変化させて、デューティ比を変えるように構成されている。
【００８８】
次に、図２を参照して、遅延回路１０２の動作を説明する。図２(Ａ)に、遅延回路１０２の出力パルス信号ＤＯの波形例を示す。ここで、パルスＰ０,Ｐ１,Ｐ２の各パルス幅を単位時間１とする。図２(Ａ)は、遅延時間制御回路１０３からの制御信号によって、遅延回路１０２の遅延時間が最大となる出力端子(すなわち、追加遅延回路１０８の最終段の出力)を選択回路１０９が選択する場合の波形を示している。
【００８９】
入力パルスをＰ０とすると、入力パルスＰ０は、基本遅延回路１０７でＮ単位時間だけ遅延された後、追加遅延回路１０８でＭ単位時間だけ遅延されて、パルスＰ１として出力される。
【００９０】
以下同様に、パルスが、(Ｎ＋Ｍ)単位時間だけ遅延されるとすると、図２(Ａ)で示されているように、パルス周期は(Ｎ＋Ｍ)となる。パルス幅は１であるので、デューティ比は、１/(Ｎ＋Ｍ)となり、内部電源電圧Ｖintは、
Ｖint＝(１/(Ｎ＋Ｍ))・Ｖｄｄ
となる。
【００９１】
より具体的な例を、図２(Ｂ)〜(Ｄ)に示す。図２(Ｂ)は、遅延時間制御回路１０３からの制御信号によって、基本遅延回路１０７の出力を遅延回路１０２の出力として選択する場合の出力パルス信号ＤＯのパルス波形を示している。この場合、遅延回路１０２での合計遅延時間は、Ｎ単位時間となるので、デューティ比は、(１/Ｎ)となる。
【００９２】
また、図２(Ｃ)は、遅延時間制御回路１０３からの制御信号によって、追加遅延回路１０８の１単位時間遅延相当での出力を遅延回路１０２の出力として選択する場合の出力パルス信号ＤＯのパルス波形を示している。この場合、遅延回路１０２での合計遅延時間は、(Ｎ＋１)となるので、デューティ比は、１/(Ｎ＋１)となる。
【００９３】
また、図２(Ｄ)は、遅延時間制御回路１０３からの制御信号によって、選択回路１０９が、追加遅延回路１０８の２単位時間遅延相当での出力を、遅延回路１０２の出力として選択する場合の出力パルス信号ＤＯのパルス波形を示している。この場合、遅延回路１０２での合計遅延時間は(Ｎ＋２)となるので、デューティ比は、１/(Ｎ＋２)となる。例えば、Ｎ＝５で、電源電圧Ｖｄｄが３Ｖであるとすると、図２(Ｂ)の波形では、デューティ比が１/５となるので、内部電源電圧Ｖintが０.６Ｖとなる。同様に、図２(Ｃ)の波形では、デューティ比は１/６となり、内部電源電圧Ｖintは０.５Ｖとなり、図２(Ｄ)の波形では、デューティ比は１/７となり、内部電源電圧Ｖintは０.４３Ｖとなる。
【００９４】
次に、図３に、上記パルス信号生成回路１０１および遅延回路１０２の具体的な構成例を示す。この実施形態では、単位時間分だけ遅延させる回路の具体例として、Ｄ−フリップフロップ回路Ｄを用いているが、もちろん、どのようなフリップフロップ回路(または、遅延回路)でもかまわない。
【００９５】
この図３には、基本遅延回路１０７の遅延段数Ｎ＝５であり、追加遅延回路１０８の遅延段数Ｍ＝５である回路を示す。すなわち、基本遅延回路１０７および追加遅延回路１０８は、それぞれフリップフロップＤを５つだけ直列に接続したシフトレジスタ構成を採る。
【００９６】
また、基本遅延回路１０７を構成する５つのフリップフロップＤの各出力を入力側からＤＭ４,ＤＭ３,ＤＭ２,ＤＭ１およびＤ０とし、追加遅延回路１０８を構成する５つのフリップフロップＤの各出力を入力側からＤ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５とする。
【００９７】
また、パルス信号生成回路１０１は、多入力ＮＯＲ回路ＮＯＲ１と、２入力ＯＲ回路ＯＲ１とからなる。多入力ＮＯＲ回路ＮＯＲ１は、起動時に初期パルスを生成するために、遅延回路１０２から取り出したＤＭ４〜ＤＭ１およびＤ０〜Ｄ５を入力とする。また、２入力ＯＲ回路ＯＲ１は、遅延回路１０２からのパルス信号出力Ｄ０と前述の多入力ＮＯＲ回路の出力を入力とする。
【００９８】
上記多入力ＮＯＲ回路ＮＯＲ１は、起動時にリセットされた各フリップフロップＤの出力ＤＭ４〜ＤＭ１およびＤ０〜Ｄ５から初期パルス信号を生成するものである。この多入力ＮＯＲ回路ＮＯＲ１は、入力となるＤＭ４〜ＤＭ１およびＤ０〜Ｄ５がすべて“０”になると、出力が“１”となる。また、動作時には、上記ＤＭ４〜ＤＭ１およびＤ０〜Ｄ５のいずれかが“１”であるので、多入力ＮＯＲ回路ＮＯＲ１の出力は“０”となる。なお、リセット信号については図示していない。
【００９９】
一方、２入力ＯＲ回路ＯＲ１は、多入力ＮＯＲ回路ＮＯＲ１の出力と遅延回路１０２の出力Ｄ０の論理和を出力する。この２入力ＯＲ回路ＯＲ１は、起動時には、多入力ＮＯＲ回路ＮＯＲ１で生成された“１”のパルス信号を出力し、動作時には、遅延回路１０２の出力Ｄ０の“１”のパルス信号を出力する。
【０１００】
また、選択回路１０９は、遅延時間制御回路１０３から受け取った制御信号によって、基本遅延回路１０７の最終出力であるＤ０と、追加遅延回路１０８の各フリップフロップの出力Ｄ１〜Ｄ５との中から選択した信号を、パルス信号ＤＯとして出力する。
【０１０１】
また、内部クロック信号ＩＣＬＫは、遅延回路１０２(すなわち、基本遅延回路１０７および追加遅延回路１０８)を構成するシフトレジスタを駆動するクロック信号である。この内部クロック信号ＩＣＬＫとしては、集積回路の外部から与えられた信号,外部クロック信号を分周することによって得た信号,集積回路の内部の発振回路で生成された信号等を採用でき、その他どのような手段で生成された信号でもよい。
【０１０２】
この遅延回路１０２から出力されるパルス信号ＤＯのデューティ比は、選択回路１０９によって、フリップフロップ出力Ｄ０が選択された場合は１/５となる。また、選択回路１０９によって出力Ｄ１が選択された場合はデューティ比は１/６となり、出力Ｄ２が選択された場合にはデューティ比が１/７となる。また、選択回路１０９によって出力Ｄ３が選択された場合は、デューティ比１/８となり、Ｄ４が選択された場合はデューティ比１/９、Ｄ５が選択された場合はデューティ比１/１０となる。
【０１０３】
ここで、電源電圧Ｖｄｄを３Ｖとすると、フリップフロップ出力Ｄ０が選択された場合は、内部電源電圧Ｖintは０.６Ｖとなり、出力Ｄ１が選択された場合は、内部電源電圧Ｖintは０.５Ｖとなる。また、出力Ｄ２が選択された場合は、内部電源電圧Ｖintは０.４３Ｖとなり、出力Ｄ３が選択された場合は、内部電源電圧Ｖintは０.３８Ｖ、出力Ｄ４が選択された場合は内部電源電圧Ｖintは０.３３Ｖ、Ｄ５が選択された場合は０.３Ｖとなる。このように、遅延回路１０２の出力端子を選択することによって、内部電源電圧Ｖintの平均可変幅は６０ｍＶとなる。
【０１０４】
次に、図４に、上記選択回路１０９の具体的構成例を示す。この選択回路１０９は、遅延回路１０７,１０８からの出力Ｄ０〜Ｄ５(基本遅延回路１０７の出力Ｄ０と追加遅延回路１０８の出力Ｄ１〜Ｄ５)を、それらに１対１に対応した遅延時間制御回路１０３からの選択信号Ｓ０〜Ｓ５によって選択する回路である。ここで、選択信号Ｓ０〜Ｓ５は、追加遅延回路１０８にパルス信号が流れている時間帯には変化することが無いように制御されている。
【０１０５】
このように、この実施形態による電圧変換回路の出力電圧(すなわち、内部電源電圧Ｖint)の可変範囲は、遅延時間が最短となる基本遅延回路１０７の遅延時間から、遅延時間が最長となる基本遅延回路１０７および追加遅延回路１０８の全遅延時間までになる。一方、内部電源電圧Ｖintの可変幅(可変きざみ)は、出力端子間の遅延時間によって設定される。
【０１０６】
また、この実施形態では、基本遅延回路１０７および追加遅延回路１０８をフリップフロップ回路で構成することによって、遅延回路１０２を容易に構成できる。また、この実施形態では、従来技術における、パルス幅を変化させるのに用いる高速カウンタなどの制御回路を必要としないので、電圧変換回路自体の消費電力の削減が図れる。
【０１０７】
〔第２の実施の形態〕
次に、この発明の電圧変換回路の第２実施形態を説明する。図５に、この第２実施形態のパルス信号生成回路２０１と遅延回路２０２と遅延時間制御回路２０３を示す。
【０１０８】
この第２実施形態は、図３に示した第１実施形態での遅延回路１０２を改良した遅延回路２０２を備えた点が第１実施形態と異なる。より詳しくは、この第２実施形態は、追加遅延回路１０８に替えて、追加遅延回路２０８を備えた点だけが、前述の第１実施形態と異なる。この第２実施形態では、基本遅延回路２０７の遅延段数Ｎを５とし、追加遅延回路２０８の遅延段数Ｍを５とした。
【０１０９】
この遅延回路２０２は、Ｎ個のフリップフロップＤを接続したシフトレジスタで構成された基本遅延回路２０７と、フリップフロップＤＮとフリップフロップＤを交互に接続したＭ個のシフトレジスタで構成された追加遅延回路２０８と、選択回路２０９とからなる。ここで、フリップフロップＤＮは、内部クロック信号ＩＣＬＫに対するネガティブエッジトリガフリップフロップである。
【０１１０】
また、基本遅延回路２０７を構成する５つのフリップフロップＤの各出力を入力側からＤＭ４,ＤＭ３,ＤＭ２,ＤＭ１,Ｄ０とし、追加遅延回路２０８を構成するフリップフロップＤ,ＤＮの各出力を入力側からＤ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５とする。
【０１１１】
内部クロック信号ＩＣＬＫは、遅延回路２０２(すなわち、基本遅延回路２０７,追加遅延回路２０８)を構成するシフトレジスタを駆動するクロック信号である。この内部クロック信号ＩＣＬＫは、集積回路の外部から与えられた信号,外部クロック信号を分周することによって得た信号,集積回路の内部の発振回路で生成された信号などでもよく、どのような手段で生成された信号でもよい。
【０１１２】
また、パルス信号生成回路２０１は、前述したパルス信号生成回路１０１と同様の構成であり、選択回路２０９も、前述した選択回路１０９を用いることができる。
【０１１３】
この第２実施形態の追加遅延回路２０８は、第１実施形態の追加遅延回路１０８とは異なり、奇数番目の３個のフリップフロップＤをフリップフロップＤＮに置換している。したがって、追加遅延回路２０８の各フリップフロップのクロック位相が、交互に１８０度異なっている。なお、フリップフロップＤＮに替えて、逆相クロックで駆動するフリップフロップＤを用いても同様の結果が得られる。
【０１１４】
この第２実施形態では、追加遅延回路２０８の出力Ｄ１〜Ｄ５は、前段のフリップフロップ出力Ｄ０〜Ｄ４を、それぞれ、内部クロック信号ＩＣＬＫの半周期分だけ遅延したパルス信号となる。
【０１１５】
その結果、選択回路２０９によってフリップフロップ出力Ｄ０が選択された場合は、遅延回路２０２から出力されるパルス信号ＤＯのデューティ比は１/５となり、フリップフロップ出力Ｄ１が選択された場合は１/５.５となる。また、フリップフロップ出力Ｄ２が選択された場合は、デューティ比は１/６となり、出力Ｄ３が選択された場合はデューティ比は１/６.５となる。また、出力Ｄ４が選択された場合は、デューティ比は１/７となり、出力Ｄ５が選択された場合は、デューティ比は１/７.５となる。
【０１１６】
ここで、電源電圧Ｖｄｄが３Ｖの場合、内部電源電圧Ｖintは、フリップフロップ出力Ｄ０,Ｄ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５が選択されたときに、それぞれ、０.６Ｖ,０.５Ｖ,０.４６Ｖ,０.４３Ｖ,０.４Ｖとなる。したがって、遅延回路２０２の出力端子の選択による内部電源電圧Ｖintの平均可変幅(可変きざみ)は４０ｍＶとなる。つまり、この第２実施形態では、この平均可変幅は、第１実施形態における平均可変幅に比べて小さい値となる。
【０１１７】
この第２実施形態では、第１実施形態の追加遅延回路１０８の一部のフリップフロップＤをフリップフロップＤＮに置換えるという僅かな回路の修正によって、基本遅延回路２０７の出力および追加遅延回路２０８の各出力間の遅延時間幅を小さくし、内部電源電圧Ｖintの可変幅を小さくした。すなわち、内部電源電圧Ｖintの可変精度を高めることができる。もちろん、この第２実施形態は、第１実施形態からの上記修正によって、回路規模および消費電力の削減という利点を損なうことは無い。
【０１１８】
〔第３の実施の形態〕
次に、図６に、この発明の電圧変換回路の第３の実施形態の構成を示す。この第３実施形態の電圧変換回路は、パルス信号生成回路３０１と、遅延回路３０２と、遅延時間制御回路３０３と、スイッチタイミング制御回路３０４と、スイッチ回路３０５と、フィルタ回路３０６とを備えている。
【０１１９】
上記パルス信号生成回路３０１は、遅延回路３０２に入力するパルス信号を生成する。また、遅延回路３０２は、基本遅延回路３０７と、追加遅延回路３０８と、選択回路３０９とを備えている。
【０１２０】
上記基本遅延回路３０７は、入力信号に対して単位時間のＮ倍の遅延を行う。また、追加遅延回路３０８は、基本遅延回路３０７の出力信号を入力とし、その入力信号に対して単位時間のＭ倍の遅延を行う。この追加遅延回路３０８は、１単位時間からＭ単位時間までの単位時間の任意の整数倍の遅延時間の出力を取り出す端子を１つ以上備えている。
【０１２１】
上記選択回路３０９は、第１の選択回路３１０と、第２の選択回路３１１と、任意時間遅延素子３１２とを備えている。第１の選択回路３１０は、遅延時間制御回路３０３から与えられた第１の選択信号によって、基本遅延回路３０７の出力端子と追加遅延回路３０８の出力端子とから引き出された複数の遅延信号のうち、１つの遅延信号を選択して出力する。
【０１２２】
また、第２の選択回路３１１は、遅延時間制御回路３０３から与えられた第２の選択信号によって、第１の選択回路の出力信号と任意時間遅延素子３１２の出力信号のうち、１つの信号を選択して出力する。
【０１２３】
また、任意時間遅延素子３１２は、第１の選択回路３１０の出力信号を入力とし、外部からの制御信号によって設定された(もしくは、内部で予め設定された)時間の遅延を行う。また、遅延時間制御回路３０３は、遅延回路３０２の遅延時間を制御する信号を生成し、内部回路が安定に動作するためのパルス信号の遅延時間を設定する。
【０１２４】
次に、この第３実施形態の動作を説明する。まず、パルス信号生成回路３０１で生成されたパルス信号は、遅延回路３０２に入力され、遅延回路３０２において遅延動作が開始する。一方、遅延時間制御回路３０３は、内部回路の動作状態に応じて、パルス信号の遅延時間を設定し、遅延回路３０２に第１の選択信号および第２の選択信号を出力する。
【０１２５】
遅延回路３０２は、遅延時間制御回路３０３から入力された制御信号に基づいて、基本遅延回路３０７の最終出力端子か、追加遅延回路３０８の複数の出力端子のいずれかを、第１の選択回路３１０によって選択する。その後、第２の選択回路３１１によって、任意時間遅延素子３１２の出力信号と、第１の選択回路３１０の出力信号を選択し、その出力信号をスイッチタイミング制御回路３０４へ出力する。
【０１２６】
スイッチタイミング制御回路３０４は、入力された遅延パルス信号をスイッチ回路３０５のＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４のそれぞれのゲート端子に入力する信号を生成する。このスイッチ回路３０５を構成するＰＭＯＳトランジスタＭ３のソース端子は外部電源Ｖddに接続され、ＮＭＯＳトランジスタＭ４のソース端子は接地ＧＮＤに接続されている。また、トランジスタＭ３およびＭ４のドレイン端子は、フィルタ回路３０６のインダクタンスＬ２の一方の端子に接続されている。このインダクタンスＬ２の他方の端子はキャパシタＣ２の一方の端子と接続され、キャパシタＣ２の他方の端子は接地ＧＮＤに接続されている。このフィルタ回路３０６は、ＬＣ回路による低域通過フィルタ(ＬＰＦ)である。なお、ここでは、ＬＰＦ(ローパスフィルタ)としてＬＣ回路を用いているが、もちろん、ＲＣ回路等どのような構成でも構わない。
【０１２７】
スイッチタイミング制御回路３０４から入力されたパルス信号によって、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４は、交互にオンオフ動作して、その出力はフィルタ回路３０６によって平滑化されて、所望の内部電源電圧Ｖintとなる。
【０１２８】
このように、遅延回路３０９内に任意時間遅延素子３１２を設け、任意時間遅延素子３１２の遅延時間を制御することによって、遅延回路３０９の遅延時間を制御可能となる。これにより、この第３実施形態によれば、第２実施形態における内部電源電圧Ｖintの可変精度と同等、あるいは、それを上回る可変精度を有する電圧変換回路を得ることができる。
【０１２９】
次に、図７に、パルス信号生成回路３０１および遅延回路３０２の具体的な構成例を示す。ここで、基本遅延回路３０７の遅延段数Ｎを５とし、追加遅延回路３０８の遅延段数Ｍを２とした。この遅延回路３０２は、Ｎ個のフリップフロップＤを接続したシフトレジスタで構成された基本遅延回路３０７と、Ｍ個のフリップフロップＤを接続したシフトレジスタで構成された追加遅延回路３０８と、選択回路３０９とからなる。
【０１３０】
この基本遅延回路３０７を構成する５つのフリップフロップＤの各出力を入力側からＤＭ４,ＤＭ３,ＤＭ２,ＤＭ１,Ｄ０とし、追加遅延回路３０８を構成する２つのフリップフロップＤの各出力を入力側からＤ２,Ｄ４とする。また、選択回路３０９は、第１の選択回路３１０と、第２の選択回路３１１と、ネガティブエッジトリガのフリップフロップＤＮとからなる。
【０１３１】
内部クロック信号ＩＣＬＫは、遅延回路３０２(すなわち、基本遅延回路３０７と追加遅延回路３０８)を構成するシフトレジスタを駆動するクロック信号である。この内部クロック信号ＩＣＬＫは、集積回路の外部から与えられた信号でもよく、外部クロック信号を分周することによって得た信号や集積回路の内部の発振回路で生成された信号等でもよく、どのような手段で生成された信号でもよい。
【０１３２】
この第３実施形態では、任意時間遅延素子３１２としてフリップフロップＤＮを用いているが、もちろん、遅延素子として、どのような回路を用いても構わない。
【０１３３】
第１の選択回路３１０は、第１の選択信号Ｓ０,Ｓ２,Ｓ４によって、遅延回路３０２の出力Ｄ０,Ｄ２,Ｄ４のいずれかを選択する。
【０１３４】
次に、任意時間遅延素子３１２(フリップフロップＤＮ)は、第１の選択回路３１０で選択されたパルス信号に対して、内部クロック信号ＩＣＬＫの半周期分の遅延動作を行う。すなわち、このフリップフロップＤＮの出力信号は、前述の第２実施形態における、出力Ｄ０に対する出力Ｄ１,出力Ｄ２に対する出力Ｄ３,出力Ｄ４に対する出力Ｄ５と同等のパルス信号となる。
【０１３５】
そして、第２の選択回路３１１は、第２の選択信号Ｓoddによって、第１の選択回路３１０の出力信号と、その出力をフリップフロップＤＮで半周期遅延した信号のいずれかを選択する。
【０１３６】
上記遅延時間制御回路３０３は、出力Ｄ０,Ｄ２,Ｄ４のいずれかを選択する第１の選択信号Ｓ０,Ｓ２,Ｓ４と、出力Ｄ０,Ｄ２,Ｄ４の代わりに、半周期遅延した信号Ｄ１,Ｄ３,Ｄ５を選択する第２の選択信号Ｓoddを出力する。例えば、遅延回路３０２の出力としてＤ３を選択したい場合、遅延時間制御回路３０３は、第１の選択信号として、選択信号Ｓ０,Ｓ２,Ｓ４のうちの信号Ｓ２のみを“Ｈ”とし、かつ、第２の選択信号Ｓoddも“Ｈ”とする。
【０１３７】
次に、図８に、選択回路３０９、特に、第１の選択回路３１０の具体的構成例を示す。この第１の選択回路３１０は、(遅延回路３０２)基本遅延回路３０７,追加遅延回路３０８を構成するシフトレジスタからの出力Ｄ０,Ｄ２,Ｄ４(すなわち、基本遅延回路３０７の出力Ｄ０と追加遅延回路３０８の出力Ｄ２,Ｄ４)を、それらに１対１に対応した遅延時間制御回路３０３からの第１の選択信号Ｓ０,Ｓ２,Ｓ４によって選択する。その後、第２の選択回路３１１によって、内部クロック信号ＩＣＬＫの半周期遅延の追加の有無を第２の選択信号Ｓoddによって選択する。
【０１３８】
ここで、遅延時間制御回路３０３は、追加遅延回路３０８にパルス信号が流れている時間帯には、第１の選択信号Ｓ０,Ｓ２,Ｓ４および第２の選択信号Ｓoddが変化することが無いように制御されている。
【０１３９】
上述のように、この第３実施形態における内部電源電圧Ｖintの可変精度は、第２実施形態で示した内部電源電圧Ｖintの可変精度と同等となる。また、この第３実施形態の構成を採ることによって、第２実施形態に比べて、フリップフロップの個数を削減できる。すなわち、図７に示したように、基本遅延回路３０７が単位時間のＮ＝５倍の遅延を行い,追加遅延回路３０８が単位時間のＭ＝２倍の遅延を行う場合では、フリップフロップの個数を１０個から８個に削減できる。したがって、遅延回路の回路規模および消費電力を削減できる。
【０１４０】
また、この第３実施形態では、パルス信号生成回路３０１は、前述したパルス信号生成回路１０１と同様の構成を採るが、遅延回路３０２のフリップフロップの段数が減るので、多入力ＮＯＲ回路ＮＯＲ１の入力端子数が減り、これによっても回路の削減を図れる。
【０１４１】
なお、この第３実施形態では、図７に示す遅延回路３０２を採用したが、この遅延回路３０２に替えて、図９に示す遅延回路４０２を備えてもよい。この遅延回路４０２は、追加遅延回路４０８の構成が図７の追加遅延回路３０８と異なる。すなわち、この追加遅延回路４０８は、１番目のＤフリップフロップの入力側にアンド回路ＡＮＤ１が接続され、このアンド回路ＡＮＤ１の入力側に基本遅延回路４０７の最終段の出力と、オア回路ＯＲ２が接続されている。このオア回路ＯＲ２には、遅延時間制御回路４０３の選択信号Ｓ２とＳ４が入力される。さらに、上記１番目のＤフリップフロップと２番目のＤフリップフロップとの間にアンド回路ＡＮＤ２が接続されており、このアンド回路２に上記選択信号Ｓ４が入力されるようになっている。上記構成の他は、図９に示した構成は、図７に示した構成と同じである(但し、符号番号が３００番台から４００番台になっている)。この図９に示す構成によれば、遅延時間制御回路４０３が選択信号Ｓ２を“Ｈ”としない限り、アンド回路ＡＮＤ１が“Ｈ”を出力せず、選択信号Ｓ２,Ｓ４の両方を“Ｈ”としない限り、アンド回路ＡＮＤ２が“Ｈ”を出力しない。したがって、遅延時間制御回路４０３の選択信号Ｓ０,Ｓ２,Ｓ４による出力信号Ｄ０,Ｄ２,Ｄ４の選択をより確実に行える。
【０１４２】
〔スイッチタイミング制御回路〕
次に、図１０,図１１,図１２を参照して、この発明の電圧変換回路の上記第１,第２,第３実施形態における、スイッチタイミング制御回路１０４をより具体的に説明する。図１０に、スイッチタイミング制御回路１０４の具体的構成を示し、図１１および図１２に、スイッチタイミング制御回路１０４の信号波形を示す。
【０１４３】
このスイッチタイミング制御回路１０４は、２つのフリップフロップ回路Ｄａ,Ｄｂと、インバータ回路ＩＮＶ１とＮＯＲ回路ＮＯＲ１とからなる。
【０１４４】
ここで、内部クロック信号ＩＣＬＫ２は、前述した遅延回路１０２を駆動する内部クロック信号ＩＣＬＫの倍速クロック信号である。
【０１４５】
内部クロック信号ＩＣＬＫは、遅延回路１０２(すなわち、基本遅延回路１０７および追加遅延回路１０８)を構成するシフトレジスタを駆動するクロック信号である。この内部クロック信号ＩＣＬＫとしては、集積回路の外部から与えられた信号,外部クロック信号を分周することによって得た信号,集積回路の内部の発振回路で生成された信号などを採用でき、どのような手段で生成された信号でもよい。
【０１４６】
このスイッチタイミング制御回路１０４は、内部クロック信号ＩＣＬＫに同期したパルス信号ＤＯを入力信号とし、このパルス信号ＤＯをフリップフロップＤａによって倍速クロック信号ＩＣＬＫ２の１周期分の遅延を行う。そしてこの回路１０４は、フリップフロップＤａの出力信号をインバータ回路ＩＮＶ１によって論理否定した信号φ１を、スイッチ回路１０５のＰＭＯＳトランジスタＭ１のゲート端子に出力する。
【０１４７】
同時に、フリップフロップＤａの出力信号は、フリップフロップＤｂによって、倍速クロック信号ＩＣＬＫ２の１周期分だけ遅延され、その出力信号とパルス信号ＤＯとをＮＯＲ回路ＮＯＲ１によってＮＯＲ演算される。この演算出力φ２は、スイッチ回路１０５のＮＭＯＳトランジスタＭ２のゲート端子に出力される。
【０１４８】
図１１に、上記パルス信号ＤＯが、内部クロック信号ＩＣＬＫのポジティブエッジに同期している場合の各パルス信号の波形を示す。また、図１２に、パルス信号ＤＯが内部クロック信号ＩＣＬＫのネガティブエッジに同期している場合の各パルス信号の波形を示す。
【０１４９】
この倍速クロック信号ＩＣＬＫ２を用いることによって、パルス信号ＤＯが内部クロック信号ＩＣＬＫの立上り,立下りのどちらのエッジに同期している場合にも、パルス信号ＤＯに対して、出力信号φ１とφ２を、内部クロック信号ＩＣＬＫの半周期分(つまり倍速クロック信号ＩＣＬＫ２の１周期分)だけずらすことが可能となる。
【０１５０】
このとき、スイッチ回路１０５のトランジスタＭ１,Ｍ２は、同時にオンすることが無い。その理由を、図１１を用いて説明する。
【０１５１】
ＰＭＯＳトランジスタＭ１がオンするのは、ゲート入力信号φ１が“Ｌ”の時であるので、ＰＭＯＳトランジスタＭ１がオンするのは、期間Ｓ２のみである。一方、ＮＭＯＳトランジスタＭ２がオンするのはゲート入力信号φ２が“Ｈの時であるので、ＮＭＯＳトランジスタＭ２がオンするのは、期間Ｓ０と期間Ｓ０’のみである。また、期間Ｓ１,Ｓ１’においては、両方のトランジスタＭ１,Ｍ２がオフになっている。
【０１５２】
このように、ＰＭＯＳトランジスタＭ１がオンする期間とＮＭＯＳトランジスタＭ２がオンする期間の間に、両方のトランジスタＭ１,Ｍ２がオフする期間Ｓ１,Ｓ１’を設けた。これによって、トランジスタＭ１,Ｍ２が両方ともオンする期間を無くして、スイッチ回路１０５に貫通電流が流れることを防止でき、余分な電力消費を抑えることができる。
【０１５３】
なお、図１０では、スイッチタイミング制御回路１０４に遅延回路１０２を接続したが、遅延回路２０２,３０２のいずれを接続した場合でも、同様に、貫通電流を無くして、余分な電力消費を抑えることができる。
【０１５４】
また、上記図１０のスイッチタイミング制御回路１０４では、遅延回路として倍速クロック信号ＩＣＬＫ２で駆動するフリップフロップＤａ,Ｄｂを用いたが、入力された信号を遅延させる機能を有する回路であればどのような回路でも構わない。
【０１５５】
〔遅延時間制御回路〕
次に、図１３を参照して、この発明の上記第１,第２,第３実施形態の電圧変換回路における、遅延時間制御回路１０３をより具体的に説明する。図１３に、遅延時間制御回路１０３の基本構成を示す。遅延時間制御回路１０３は、レプリカ回路５０１と、選択信号生成回路５０２とを備えている。このレプリカ回路５０１は、動作状態検出パルス生成回路５１１と、クリティカルパス回路５１２と、ラッチ回路５１３とを備えている。
【０１５６】
このレプリカ回路５０１は、動作状態検出パルス生成回路５１１で生成したパルス信号をクリティカルパス回路５１２に入力し、クリティカルパス回路５１２から出力されたパルス信号をラッチ回路５１３でラッチし、その出力信号を動作状態信号として選択信号生成回路５０２に送出する。
【０１５７】
動作状態検出パルス生成回路５１１は、後述するクリティカルパス回路５１２に入力するパルス信号を生成する回路であり、内部回路を駆動する所望の動作クロック信号からパルス信号を生成する。
【０１５８】
上記クリティカルパス回路５１２は、内部回路のクリティカルパス(すなわち、信号の遅延が最も大きいと考えられるパス回路)と同等の遅延を行う回路であり、プロセスばらつきや動作環境変化に対応するために、内部回路と同一のプロセス技術を用いて作製される。そのため、クリティカルパス回路５１２の電源電圧としては、フィルタ回路１０６の出力電圧Ｖintが印加される。つまり、クリティカルパス回路５１２は、上記内部回路の電源電圧Ｖintをモニタするものであり、その出力信号は、内部回路の動作状態を示す。
【０１５９】
なお、クリティカルパス回路５１２で用いる回路としては、インバータ回路を複数個だけ直列接続した、いわゆるインバータチェーンが好適であるが、インバータ回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いても構わない。もちろん、遅延時間制御回路２０３,３０３のいずれも、上記遅延時間制御回路１０３と全く同一の構成である。
【０１６０】
〔レプリカ回路〕
次に、図１４を参照して、レプリカ回路５０１の具体的構成を説明する。
【０１６１】
一般に、レプリカ回路は、クリティカルパス回路が所望の時間(すなわち、動作周波数の１周期間)内に、パルス信号を出力できるか否かをモニタし、パルス信号を検出できれば「動作可能(ＯＫ)」を示す信号を出力し、検出できなければ「動作不可(ＮＧ)」を示す信号を出力する。
【０１６２】
この発明の実施形態では、より最適な制御を目指すために、クリティカルパス回路５１２の動作速度が速すぎる状態である「速度超過(Ｆast)」と、僅かな環境変化で動作時に「ＮＧ」が出力される可能性があると判断される状態である「危険(Ｗarn)」の検出を追加し、ＯＫ,ＮＧ,Ｆast,Ｗarnの４状態を検出することとした。
【０１６３】
上記の４つの動作状態の検出を行うために、遅延時間を１としたクリティカルパス回路５１２を、前半クリティカルパス回路５１６と後半クリティカルパス回路５１７の２つに分割し、それぞれの遅延時間を(０.５＋α)と(０.５−α)とした。つまり、前半クリティカルパス回路５１６の遅延時間が後半クリティカルパス回路５１７の遅延時間よりも若干長くなるように分割した。
【０１６４】
このレプリカ回路５０１は、遅延回路１０２の出力を選択する直前の動作状態を検出すればよいので、レプリカ回路５０１の外部から与えられたイネーブル信号Ｅnableがオンの時に動作させる。また、動作状態検出パルス生成回路５１１も、イネーブル信号Ｅnableがオンの時に動作させればよい。
【０１６５】
図１４に、動作状態検出パルス生成回路５１１の信号波形を示す。この信号波形は、内部回路の動作クロック信号ＥＣＬＫの１６周期間だけ、イネーブル信号Ｅnableがオンしている状態を示している。パルス生成回路５１１の分周回路５１８は、１/８分周を行う。この分周回路５１８は、イネーブル信号Ｅnableがオンしている期間のうち、以下で述べるパルス生成を１回に限定するために用いている。この分周回路５１８によって、不要なレプリカ回路の動作を抑えることができる。
【０１６６】
動作状態検出パルス生成回路５１１は、図１４に示すように、内部回路の動作クロック信号ＥＣＬＫを１/８分周した信号Ｎ１を、内部回路の動作クロック信号ＥＣＬＫで駆動するネガティブエッジトリガフリップフロップＤＮと、内部回路の動作クロック信号ＥＣＬＫで駆動するポジティブエッジトリガフリップフロップＤにそれぞれ入力する。図１５に示すように、フリップフロップＤＮの出力Ｎ２は、信号Ｎ１に対して動作クロック信号ＥＣＬＫの半周期分だけ遅延した信号であり、フリップフロップＤの出力Ｎ３は、信号Ｎ１に対して動作クロック信号ＥＣＬＫの１周期分だけ遅延した信号である。
【０１６７】
図１５に示すように、信号Ｎ２の論理否定信号と、信号Ｎ１との論理積信号は、内部回路の動作クロック信号ＥＣＬＫの半周期分のパルス幅を有するパルス信号ＥＶ１となる。また、信号Ｎ３の論理否定信号と、信号Ｎ１との論理積信号は、内部回路の動作クロック信号ＥＣＬＫの１周期分に相当するパルス幅を有するパルス信号ＥＶ２となる。
【０１６８】
このように生成したパルス信号ＥＶ１を、降圧レベルシフタ５１４ａを介してクリティカルパス回路５１２に入力する。また、パルス信号ＥＶ１とパルス信号ＥＶ２は、それぞれ、前半クリティカルパス回路５１６および後半クリティカルパス回路５１７の出力を昇圧レベルシフタ５１５ａと５１５ｂで昇圧した信号ＲＡおよびＲＢをラッチする信号として用いる。
【０１６９】
最終的に、レプリカ回路５０１は、ラッチ回路５１３ａで、信号ＲＡをパルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＡと、ラッチ回路５１３ｂで、信号ＲＢをパルス信号ＥＶ２のネガティブエッジでラッチした信号ＬＢを、選択信号生成回路５０２に出力する。
【０１７０】
上述の構成例では、クリティカルパス回路５１２は、図１３に示すように、内部電源電圧Ｖintで駆動される回路であるので、それらの入出力信号のＨレベルはＶintである。そこで、クリティカルパス回路５１２の電圧レベルを、動作状態検出パルス生成回路５１１やラッチ回路５１３の電圧レベルと一致させるために、クリティカルパス回路５１２の入力に降圧を行うレベルシフタ５１４ａを接続し、クリティカルパス回路５１２の出力に昇圧を行うレベルシフタ５１５ａ,５１５ｂを配置している。
【０１７１】
次に、図１５に、レプリカ回路５０１における各動作状態の検出時の信号波形を示す。
【０１７２】
▲１▼ Ｐattern１:「速度超過(Ｆast)」の場合、この場合、前半クリティカルパス回路５１６の出力を昇圧した信号ＲＡが、ラッチ回路５１３ａで、パルス信号ＥＶ１の立下りエッジによって“Ｈ”レベルにラッチされる。また、後半クリティカルパス回路５１７の出力を昇圧した信号ＲＢが、ラッチ回路５１３ｂで、パルス信号ＥＶ２の立下りエッジによって“Ｌ”レベルにラッチされる。この場合、クリティカルパス回路５１２は、動作クロック信号ＥＣＬＫの半周期分だけ遅延するだけである。したがって、クリティカルパス回路５１２は、充分過ぎるほど高速に動作している。この状態を、「Ｆast」と判断する。このとき、レプリカ回路５０１の出力ＬＡ,ＬＢは、それぞれ“Ｈ”,“Ｌ”となる。
【０１７３】
▲２▼ Ｐattern２:「動作可能(ＯＫ)」の場合、この場合、前半クリティカルパス回路５１６の出力を昇圧した信号ＲＡが、ラッチ回路５１３ａで、パルス信号ＥＶ１の立下りエッジによって“Ｈ”レベルにラッチされる。また、後半クリティカルパス回路５１７の出力を昇圧した信号ＲＢが、ラッチ回路５１３ｂで、パルス信号ＥＶ２の立下りエッジによって“Ｈ”レベルにラッチされる。この場合、前半クリティカルパス回路５１６が、動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作し、また、全体のクリティカルパス回路５１２も、動作クロック信号ＥＣＬＫの半周期分より長く、かつ、動作クロック信号ＥＣＬＫの１周期分よりも短い遅延時間で動作している。この状態を、「動作可能(ＯＫ)」と判断する。このとき、レプリカ回路５０１の出力ＬＡ,ＬＢは、それぞれ、“Ｈ”,“Ｈ”となる。
【０１７４】
▲３▼ Ｐattern３:「危険(Ｗarn)」の場合、この場合、前半クリティカルパス回路５１６の出力を昇圧した信号ＲＡが、ラッチ回路５１３ａで、パルス信号ＥＶ１の立下りエッジによって“Ｌ”レベルにラッチされる。また、後半クリティカルパス回路５１７の出力を昇圧した信号ＲＢが、ラッチ回路５１３ｂで、パルス信号ＥＶ２の立下りエッジによって“Ｈ”レベルにラッチされる。この場合、前半クリティカルパス回路５１６の遅延時間が動作クロック信号ＥＣＬＫの半周期分以内には収まらないが、全体のクリティカルパス回路５１２は、動作クロック信号ＥＣＬＫの１周期分よりも短い遅延時間で動作している。この状態は、図１４からも明らかなように、動作マージンに余裕が無い状態であり、わずかな環境変化等によって動作しなくなる可能性が高いので、この状態を「Ｗarn」と判断する。このとき、レプリカ回路５０１の出力ＬＡ,ＬＢは、それぞれ、“Ｌ”,“Ｈ“となる。
【０１７５】
▲４▼ Ｐattern４:「動作不可(ＮＧ)」の場合、この場合、前半クリティカルパス回路５１６の出力を昇圧した信号ＲＡが、ラッチ回路５１３ａで、パルス信号ＥＶ１の立下りエッジによって“Ｌ”レベルにラッチされる。また、後半クリティカルパス回路５１７の出力を昇圧した信号ＲＢが、ラッチ回路５１３ｂで、パルス信号ＥＶ２の立下りエッジによって“Ｌ”レベルにラッチされる。この場合、クリティカルパス回路５１２によって、入力パルスＥＶ１の遅延時間が動作クロック信号の１周期分を越えるので、内部回路が動作しない可能性が極めて高い。この状態を「動作不可(ＮＧ)」と判断する。このとき、レプリカ回路５０１の出力ＬＡ,ＬＢは、それぞれ、“Ｌ”,“Ｌ“となる。
【０１７６】
以上の▲１▼,▲２▼,▲３▼,▲４▼のように、レプリカ回路５０１の出力ＬＡ,ＬＢの組合せによって、４つの動作状態「Ｆast」,「ＯＫ」,「Ｗarn」,「ＮＧ」を表すことができる。すなわち、図１７に示す表のように、レプリカ回路５０１の出力ＬＡ,ＬＢが、“Ｌ”,“Ｌ”のときに動作状態「ＮＧ」であり、出力ＬＡ,ＬＢが、“Ｌ”,“Ｈ”のときに動作状態「Ｗarn」である。また、出力ＬＡ,ＬＢが、“Ｈ”,“Ｌ”のときに動作状態「Ｆast」であり、“Ｈ”,“Ｈ”のときに動作状態「ＯＫ」である。
【０１７７】
次に、図１３に示す遅延時間制御回路１０３の選択信号生成回路５０２は、レプリカ回路５０１の出力ＬＡ,ＬＢに基づいて、遅延回路１０２の出力を選択する選択信号を生成する。例えば、上記信号ＬＡ,ＬＢが動作状態Ｆastを示す場合、内部電源電圧を１段下げる、すなわち、遅延時間を１段長くするような選択信号を生成する。また、上記信号ＬＡ,ＬＢが動作状態ＯＫを示す場合は、内部電源電圧を維持する、すなわち、遅延時間を維持するような選択信号を生成する。また、信号ＬＡ,ＬＢが、動作状態ＷarnおよびＮＧを示す場合は、内部電源電圧を１段上げる、すなわち、遅延時間を１段短くするような選択信号を生成する。
【０１７８】
ところで、この実施形態では、上述のように、遅延時間を増減させることによって、内部電源電圧Ｖintを変化させているが、遅延回路１０２の出力から出力パルス信号ＤＯを選択する際に、その選択範囲をＤ０〜Ｄ５に限定しているので、次のような場合、例外処理を必要とする。
【０１７９】
(１) 前回選択した出力パルス信号ＤＯが、遅延回路１０２の出力Ｄ０を選択している場合に、レプリカ回路５０１から遅延時間を１段短くする要求を受け取った場合。
【０１８０】
(２) 前回選択した出力パルス信号ＤＯが、遅延回路１０２の出力Ｄ５を選択している場合に、レプリカ回路５０１から遅延時間を１段長くする要求を受け取った場合。
【０１８１】
上記(１)または(２)の条件が満たされた場合は、内部電源電圧を変えずに維持する必要(すなわち、遅延時間を維持するような選択信号を生成する必要)がある。以上の検討に基づいた選択信号生成回路５０２の具体的な構成例を、図１８に示す。この選択信号生成回路５０２は、命令生成回路６０１と、アップダウンカウンタ６０２と、デコーダ回路６０３と、レジスタ６０４とを備えている。
【０１８２】
命令生成回路６０１は、レプリカ回路５０１の出力ＬＡ,ＬＢと、選択信号Ｓ０,Ｓ５を入力とし、命令信号ＵＰ,ＳＴＡＹ,ＤＯＷＮを生成する回路であり、図１９に示す真理値表を論理回路として実装することによって実現される。ここで、命令信号ＵＰは、遅延時間を１段短くすることを要求する信号であり、命令信号ＳＴＡＹは遅延時間を維持することを要求する信号であり、命令信号ＤＯＷＮは遅延時間を１段長くすることを要求する信号である。
【０１８３】
アップダウンカウンタ６０２は、命令生成回路６０１で生成された命令信号ＵＰ,ＳＴＡＹ,ＤＯＷＮと、前回の選択位置を示す数値を記憶したレジスタ６０４の出力信号ＣＮＴを入力として、新しい選択位置を示す数値を計算する。レジスタ６０４は、アップダウンカウンタ６０２の出力を一旦保持する回路であり、３個のフリップフロップＤを用いて構成されている。レジスタ６０４の駆動クロックＥＳＣＬＫは、遅延回路の出力の選択が始まる前に立上るパルス信号である。また、レジスタ６０４の各フリップフロップＤは、起動時に“Ｌ”にリセットされる(リセット信号線は図示せず)。
【０１８４】
ゆえに、起動時には、デコーダ回路６０３は選択信号Ｓ０を“Ｈ”にする。つまり、起動時の遅延回路１０２の出力としては、遅延時間が最小となる出力Ｄ０が選択される。その結果、内部電源電圧Ｖintとしては、その最大値が生成されることとなり、このことは、起動時に、内部回路が確実に動作することを保証する。
【０１８５】
このデコーダ回路６０３は、レジスタ６０４の出力信号ＣＮＴをデコードすることによって、選択信号Ｓ０〜Ｓ５を生成する。このとき、デコーダ回路６０３は、レジスタ６０４が保持する、１０進数表記で“０”〜“５”を示す３ビット信号を、選択信号Ｓ０〜Ｓ５のそれぞれに対応する６ビット信号に変換する。
【０１８６】
図２０に、上記アップダウンガウンタ６０２の具体的構成例を示す。このアップダウンカウンタ６０２は、エンコーダ回路６１０と、３ビットの加算器６１１とを備えている。図２０において、ＨＡは半加算器であり、ＦＡは全加算器である。エンコーダ回路６１０は、命令生成回路６０１からの命令信号ＵＰ,ＳＴＡＹ,ＤＯＷＮを、１０進数表記で“−１”〜“１”に変換する回路であり、図２１に示した真理値表を論理回路で実装することによって実現できる。また、３ビット加算器６１１は、エンコーダ回路６１０の出力ＣＦ０〜ＣＦ２と、レジスタ６０４の出力ＣＮＴの加算を行う。
【０１８７】
なお、上記説明では、遅延回路１０２を用いた第１実施形態に関して説明したが、遅延回路２０２を用いた第２実施形態においても、同様な構成の選択信号生成回路によって選択信号Ｓ０〜Ｓ５を生成できる。さらには、遅延回路３０２を用いた第３実施形態においても、同様な構成の選択信号生成回路によって選択信号Ｓ０〜Ｓ５を生成できる。
【０１８８】
図７に示す第３実施形態の遅延回路３０２における、第１の選択信号Ｓ０,Ｓ２,Ｓ４は、レジスタ６０４の出力信号ＣＮＴの上位２ビットをデコードすることによって生成され、第２の選択信号Ｓoddとしては、上記レジスタ６０４の出力信号ＣＮＴの最下位ビットを用いる。
【０１８９】
また、上記第１,第２または第３実施形態では、基本遅延段数ＮがＮ＝５で、可変遅延段数ＭがＭ＝５またはＭ＝２の場合について述べたが、もちろん、基本遅延段数ＮがＮ≧１、可変遅延段数ＭがＭ≧１の場合に本発明を有効に適用できる。
【０１９０】
〔第４の実施の形態〕
次に、図２２を参照して、この発明の電圧変換回路の第４実施形態を説明する。この第４実施形態の電圧変換回路は、パルス信号生成回路８０１と、遅延回路８０２と、遅延時間制御回路８０３と、スイッチタイミング制御回路８０４と、スイッチ回路８０５と、フィルタ回路８０６と、昇圧レベルシフタ５１５ｃ,５１５ｄを備えている。
【０１９１】
上記パルス信号生成回路８０１と、遅延回路８０２,遅延時間制御回路８０３,スイッチタイミング制御回路８０４,スイッチ回路８０５と、フィルタ回路８０６は、それぞれ、前述の実施形態で述べたパルス信号生成回路１０１,２０１,３０１、遅延回路１０２,２０２,３０２、遅延時間制御回路１０３,２０３,３０３、スイッチタイミング制御回路１０４,スイッチ回路１０５,フィルタ回路１０６と同様の構成を採ることができる。
【０１９２】
上記の構成要素のうち、パルス信号生成回路８０１と、遅延回路８０２と、遅延時間制御回路８０３と、スイッチタイミング制御回路８０４は、その電源電圧として内部電源電圧Ｖintが印加される。スイッチタイミング制御回路８０４の出力φ１,φ２は、昇圧レベルシフタ５１５ｃおよび５１５ｄによって昇圧され、スイッチ回路８０５の各トランジスタＭ５,Ｍ６のゲート端子に入力される。
【０１９３】
一般に、集積回路の消費電力は電源電圧の２乗に比例するので、内部回路が０.５Ｖという低電源電圧で動作するような場合、内部回路の消費電力を大幅に削減できる。したがって、内部回路の低消費電力性を損なうことが無いように、電圧変換回路自体の消費電力も削減する必要がある。
【０１９４】
そこで、前述した第１〜第３実施形態で述べたようにレプリカ回路５０１のクリティカルパス回路５１２のみを内部電源電圧Ｖintで駆動するのではなく、電圧変換回路のスイッチ回路およびフィルタ回路を除く、すべての回路部分を内部電源電圧Ｖintで駆動することによって、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体としても、低消費電力となる。
【０１９５】
なお、この第４実施形態の構成を、前述した第１〜第３のどの実施形態に適用しても構わない。
【０１９６】
【発明の効果】
以上より明らかなように、この発明の電圧変換回路は、遅延回路がパルス信号生成回路からのパルス信号を遅延させる遅延時間を、遅延時間制御回路で制御することによって、出力電圧を所望の電源電圧の近傍に制御できる。
【０１９７】
また、一実施形態の電圧変換回路は、遅延回路の出力パルス信号を、遅延回路の基本遅延回路の出力信号および追加遅延回路の各出力信号から選択するという構成になっている。したがって、出力電圧の可変範囲を所望の電源電圧の近傍に制限することができ、制御回路の簡略化を図ることができる。その結果、従来技術と異なり、パルス幅を変化させるのに用いる高速カウンタなどが不必要になるので、電圧変換回路自体の消費電力削減を図れる。また、遅延回路の基本遅延回路の出力信号および追加遅延回路の各出力信号のそれぞれの遅延時間幅を短縮することによって、出力電圧の可変精度を高めることができる。
【０１９８】
また、他の実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続したものであるから、遅延時間を容易に設計できる。
【０１９９】
また、一実施形態は、上記電圧変換回路において、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【０２００】
また、他の実施形態は、上記電圧変換回路において、上記追加遅延回路におけるフリップフロップ回路のクロック位相を、交互に１８０度異なるようにすることで、追加遅延回路におけるフリップフロップ回路の各出力の遅延時間がクロック１周期分からクロック半周期分に減るから、遅延時間の可変幅を細かくすることができる。
【０２０１】
また、一実施形態の電圧変換回路は、上記遅延回路における選択回路を、第１の選択回路と第２の選択回路と任意時間遅延素子で構成し、任意時間遅延素子の遅延時間を制御することによって、遅延時間の可変幅を細かくすることができる。
【０２０２】
また、他の実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続したものであるから、遅延時間を容易に設計できる。
【０２０３】
また、一実施形態は、上記電圧変換回路において、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【０２０４】
また、他の実施形態の電圧変換回路は、上記電圧変換回路において、上記任意時間遅延素子としてフリップフロップ回路を用い、上記基本遅延回路および追加遅延回路を構成するフリップフロップ回路のクロック位相と１８０度異なるクロックで駆動させると、上記任意時間遅延素子の遅延時間はクロックの半周期分となり、遅延時間の可変幅を細かくすることができる。
【０２０５】
また、一実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する２つのＭＯＳトランジスタが同時にオンすることが無いように、制御信号を出力するので、スイッチ回路に貫通電流が流れることを防止でき、スイッチ回路のスイッチ動作による余分な電力消費を無くすることができる。
【０２０６】
また、他の実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路の１段目の遅延素子の出力側から上記インバータ回路を経由して得た第１制御信号によってスイッチ回路の一方のＭＯＳトランジスタをオンさせる期間を、１段目の遅延素子の入力側と２段目の遅延素子の出力側とから上記論理和の否定回路を経由して得た第２制御信号がスイッチ回路の他方のＭＯＳトランジスタをオフさせる期間の内側にする。これにより、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する２つのＭＯＳトランジスタが同時にオンすることが無いから、スイッチ回路に貫通電流が流れることを防止でき、スイッチ回路のスイッチ動作による余分な電力消費を無くすることができる。
【０２０７】
また、一実施形態は、上記電圧変換回路において、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【０２０８】
また、他の実施形態は、上記電圧変換回路において、動作速度模擬検出回路で、集積回路の動作速度を模擬的に検出し、この検出した動作速度の遅速に応じて、選択信号生成回路が遅延回路の遅延時間を短縮,延長させるから、プロセスばらつきや環境変動に応じて、適切な内部電源電圧を供給できる。
【０２０９】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、動作速度模擬検出回路が、集積回路の２つの動作速度を検出し、この検出した２つの動作速度が所定の２つの動作速度に比べて速いか遅いかを認識した４通りの結果に応じて、選択信号生成回路に遅延回路の遅延時間を、増加,維持,減少させる。これにより、内部回路(集積回路)の動作状態にきめ細かく対応して、いかなるプロセスばらつきや環境変化にも対応して、適切な内部電源電圧を供給できる。また、この発明の電圧変換回路で用いる遅延時間制御回路では、クリティカルパス回路の動作状態を４つに分類することによって、最適な制御を行うことができる。
【０２１０】
また、他の実施形態の電圧変換回路は、上記電圧変換回路において、動作速度模擬検出回路は、集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と動作状態検出パルス生成回路で構成され、このクリティカルパス回路の前半クリティカルパス回路の遅延時間が第１動作速度を示し、後半クリティカルパス回路の遅延時間が第２動作速度を示す。そして、動作状態検出パルス生成回路は、上記クリティカルパス回路への入力信号と、第１,第２の所定動作速度を示す第１,第２のトリガ信号を生成し、この第１,第２のトリガ信号により、第１,第２のラッチ回路が前,後半クリティカルパス回路の出力信号をラッチすることで、クリティカルパス回路の動作状態を４つに分類し、内部回路(集積回路)の動作状態をきめ細かく検知できる。
【０２１１】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、上記選択信号生成回路は、遅延時間が最長となる遅延回路の端子を選択しているときに動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも速い場合と、遅延時間が最短となる遅延回路の端子を選択しているときに検出した動作速度が所定の動作速度よりも遅い場合とに、上記選択を維持する。これにより、常に適切な遅延時間を選択できる。
【０２１２】
また、他の実施形態は、上記電圧変換回路において、上記選択信号生成回路は、起動時に、上記遅延回路の出力端子のうち、最短遅延時間を示す端子を選択するから、起動時に内部電源電圧を最大にして確実に動作させることができる。
【０２１３】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、上記第１,第２の昇圧レベルシフタを備え、上記スイッチ回路を除き、遅延回路,遅延時間制御回路,パルス信号生成回路,スイッチタイミング制御回路を、上記平滑化回路の出力電圧で駆動するから、電圧変換回路自体の消費電力を大幅に削減できる。
【０２１４】
また、他の実施形態の半導体集積回路装置は、上記電圧変換回路を備えているから、出力電圧の可変範囲を内部回路の所望の電源電圧近傍に制限しつつも、電源電圧の高精度の可変幅を達成し、回路規模や消費電力を削減した半導体集積回路装置となる。
【０２１５】
以上のように、この発明の電圧変換回路は、出力電圧の可変精度を高水準で維持しつつ、出力電圧の可変範囲を制限するので、電圧変換回路自体の回路規模を削減できる。また、内部回路の超低消費電力化が実現した場合、集積回路全休の消費電力に占める電圧変換回路自体の消費電力の比率が上昇するが、この発明による電圧変換回路を用いることによって、電圧変換回路自体の消費電力を削減できるので、集積回路全休の低消費電力化にも貢献できる。
【図面の簡単な説明】
【図１】  この発明の電圧変換回路の第１実施形態の基本構成を示す回路図である。
【図２】  図２(Ａ)〜(Ｄ)は、それぞれ、上記第１実施形態の遅延回路１０２の出力パルス信号の波形例を示す信号波形図である。
【図３】  上記第１実施形態におけるパルス信号生成回路１０１と遅延回路１０２の一具体例を示す回路図である。
【図４】  上記第１実施形態における選択回路１０９の一具体例を示す回路図である。
【図５】  この発明の電圧変換回路の第２実施形態におけるパルス信号生成回路２０１と遅延回路２０２の一具体例を示す回路図である。
【図６】  この発明の電圧変換回路の第３実施形態の基本構成を示す回路図である。
【図７】  上記第３実施形態におけるパルス信号生成回路３０１と遅延回路３０２の一具体例を示す回路図である。
【図８】  上記第３実施形態における選択回路３０９の一具体例を示す回路図である。
【図９】  上記第３実施形態における遅延回路３０２の変形例４０２を示す回路図である。
【図１０】  この発明における上記第１〜第３実施形態において採用できるスイッチタイミング制御回路１０４の一具体例を示す回路図である。
【図１１】  上記スイッチタイミング制御回路１０４の動作を示す信号波形図である。
【図１２】  上記スイッチタイミング制御回路１０４の動作を示す別の信号波形図である。
【図１３】  この発明における遅延時間制御回路１０３の基本構成を示す回路図である。
【図１４】  この発明におけるレプリカ回路５０１の一具体例を示す回路図である。
【図１５】  この発明における動作状態検出パルス生成回路５１１の動作を示す信号波形図である。
【図１６】  この発明におけるレプリカ回路５０１の動作を示す信号波形図である。
【図１７】  この発明におけるレプリカ回路５０１の動作状態と出力信号との関係を示す図表である。
【図１８】  この発明における選択信号生成回路５０２の一具体例を示す回路図である。
【図１９】  この発明における選択信号生成回路５０２での入出力信号の関係を示す真理値表である。
【図２０】  この発明におけるアップダウンカウンタ６０２の一具体例を示す回路図である。
【図２１】  この発明におけるエンコーダ回路の入出力信号の関係を示す真理値表である。
【図２２】  この発明の第４の実施形態の基本構成を示す回路図である。
【図２３】  従来技術における電圧変換回路の一構成例を示す回路図である。
【図２４】  従来技術における電圧変換回路の他の構成例を示す回路図である。
【符号の説明】
１０１,２０１,３０１,８０１…パルス信号生成回路、
１０２,２０２,３０２,８０２…遅延回路、
１０３,２０３,３０３,８０３…遅延時間制御回路、
１０４,３０４,８０４…スイッチタイミング制御回路、
１０５,３０５,８０５…スイッチ回路、
１０６,３０６,８０６…フィルタ回路、
１０７,２０７,３０７…基本遅延回路、
１０８,２０８,３０８…追加遅延回路、
１０９,２０９,３０９…選択回路、３１０…第１の選択回路、
３１１…第２の選択回路、３１２…任意時間遅延素子、
５０１…レプリカ回路、５０２…選択信号生成回路、
５１１…動作状態検出パルス生成回路、
５１２…クリティカルパス回路、５１３ａ,５１３ｂ…ラッチ回路、
５１４ａ…降圧レベルシフタ、
５１５ａ,５１５ｂ,５１５ｃ,５１５ｄ…昇圧レベルシフタ、
５１６…前半クリティカルパス回路、５１７…後半クリティカルパス回路、
６０１…命令生成回路、６０２…アップダウンカウンタ、
６０３…デコーダ回路、６０４…レジスタ、６１０…エンコーダ回路、
６１１…加算器、９０１…デューティ比制御回路、９０２…バッファ回路、
９０３…フィルタ回路、９０４…カウンタ、９０５…比較回路、
９０６…クリティカルパス回路、９０７…遅延回路、
９０８…正否判定回路、９０９…加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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