(57)【特許請求の範囲】
【請求項１】
シリアルデータのサンプリングクロックより速いサンプリングクロックで、シリアルデータ１ビット分の周期に対応した所定ビット長のパラレルデータを取得する手段と、
パラレルデータのビットデータ値の配列パターンに対応した進み／遅れ基準を記憶する記憶手段と、
取得されたパラレルデータと記憶された進み／遅れ基準とに基づいて、シリアルデータに対する基準タイミングの進み／遅れを判別する判別手段と、
を備え、
前記判別結果に基づいてシリアルデータに対する同期を確立するための同期信号を生成する同期信号生成回路。
【請求項２】
前記記憶手段は、進み／遅れ基準として、パラレルデータのうちの連続した複数ビットを含む第一範囲に対する第一の進み／遅れ基準と、パラレルデータのうちの第二範囲に対する第二の進み／遅れ基準と、を記憶し、
前記判別手段は、取得した前記第一範囲のデータ値と前記第一の進み／遅れ基準とから進み／遅れを判別し、それが判別不能であった場合には、取得した第二範囲のデータ値と前記第二の進み／遅れ基準とから進み／遅れを判別することを特徴とする請求項１に記載の同期信号生成回路。
【請求項３】
前記第二範囲は、前記第一範囲の前および後のビットを含むことを特徴とする請求項２に記載の同期信号生成回路。
【請求項４】
前記進み／遅れ基準は、パラレルデータの隣接ビット間の排他的論理和の配列パターンに対応し、
前記判別手段は、取得したパラレルデータの排他的論理和と前記進み／遅れ基準とに基づいて進み／遅れを判別することを特徴とする請求項１または２に記載の同期信号生成回路。
【請求項５】
請求項１乃至４のうちいずれか１項に記載の同期信号生成回路を備えた信号受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたシリアルデータと同期を確立するための同期信号を生成する同期信号生成回路に関し、特に、ディジタル処理により同期を確立する回路に関する。
【０００２】
【従来の技術】
無線通信等において、ＦＳＫ変調されたデータ等のシリアルデータを受信してこれを復調する場合、受信した信号と受信装置側のクロックとの同期がとられる。従来は、まずシリアルデータが所定の間隔で順次サンプリングされ、サンプリングしたデータ値の変化した時点がシリアルデータのビットの境界（データ変化点）として検出され、この変化点を位相調整の指標として装置側のクロックの位相が調整される。
【０００３】
【発明が解決しようとする課題】
しかしながら、実際のシリアルデータにはノイズが重畳し、本来の変化点以外のタイミングでデータ値が変化する場合がある。このような場合、上記従来技術では、そのノイズ発生点におけるデータ値の変化を、本来の変化点におけるデータ値の変化と誤認してしまうことがある。その場合、同期確立までに時間を要してしまうことになる。
【０００４】
【課題を解決するための手段】
上記課題に鑑み、本発明にかかる同期信号生成回路は、シリアルデータのサンプリングクロックより速いサンプリングクロックで、シリアルデータ１ビット分の周期に対応した所定ビット長のパラレルデータを取得する手段と、パラレルデータのビットデータ値の配列パターンに対応した進み／遅れ基準を記憶する記憶手段と、取得されたパラレルデータと記憶された進み／遅れ基準とに基づいて、シリアルデータに対する基準タイミングの進み／遅れを判別する判別手段と、を備え、前記判別結果に基づいてシリアルデータに対する同期を確立するための同期信号を生成する。このような構成によれば、シリアルデータを所定期間サンプリングして取得したパラレルデータのビット配列パターンによって進み／遅れを判別するため、その一部にノイズが含まれるような場合にも、該ノイズ発生点以外のビットデータの状況も含めたより長い時間帯におけるビットデータの配列に基づいて、より迅速にかつより精度よく進み／遅れを判別することができる。
【０００５】
また本発明では、パラレルデータを、連続した複数ビットを含む第一範囲と、該第一範囲とは異なる第二範囲と、に分け、各範囲毎にビットデータ値の配列パターンに応じた進み／遅れ基準を設定する。このようにすれば、よりビット数の少ない範囲に対する少ない配列パターン数に対応した進み／遅れ基準を記憶する分、パラレルデータ全ビットのビット配列パターンに対応させて記憶した場合に比して、記憶手段への記憶容量を低減させることができる。
【０００６】
【発明の実施の形態】
次に、本発明の実施形態にかかる同期信号生成回路を備えた信号受信装置について図面を参照しながら説明する。図１は、信号受信装置１０のブロック図、また図２は、受信されたシリアルデータと同期クロックとの一例を示す図である。
【０００７】
信号受信装置１０によって受信され、図示しないＡＤ変換器によってディジタル化されたシリアルデータは、受信処理部１２に入力される。この受信処理部１２は、シリアルデータに同期した同期信号に基づいて所定の復調処理（例えば周波数復調処理）を施し、これにより所定の情報を取得する。例えばシリアルデータはＦＳＫ変調された信号であって、この復調により周波数に応じた所定の情報を取得することができる。
【０００８】
同期を確立するための同期信号を生成する同期信号生成回路１４は、信号受信装置１０各部の制御を司るとともに同期信号を生成する制御部１６（例えばＣＰＵ）と、シリアルデータを順次サンプリングして所定ビット長のパラレルデータを取得するパラレルデータ取得部１８（例えばシフトレジスタ）と、制御部１６の動作に必要な情報あるいは処理結果等の各種情報を記憶する記憶部２０（例えば、ＲＡＭ，ＲＯＭ等）と、を備える。
【０００９】
ここで、同期信号生成回路１４のより詳細な各部の構成と、これらによる同期信号の生成について説明する。制御部１６において、発振器２２は、基準クロックを出力する。そしてサンプリング制御部２４は、例えば基準クロックを分周することによりサンプリングクロックを生成する。より具体的には、サンプリング制御部２４は、例えば１５３．６ｋＨｚの基準クロックを４分周して３８．４ｋＨｚのサンプリングクロックを生成する。
【００１０】
パラレルデータ取得部１８は、このサンプリングクロックでシリアルデータ順次をサンプリングし、それを取得した順に配列した所定ビット長のパラレルデータを取得する。例えば、３８．４ｋＨｚのサンプリングクロックで４８００ｂｐｓのシリアルデータがサンプリングされ、その８回分のデータを配列したパラレルデータが取得される。この場合、パラレルデータは、シリアルデータ１ビット分の周期に対応したサンプリングデータとなる。
【００１１】
進み／遅れ判別部２６は、このパラレルデータに基づいてパラレルデータの基準タイミングに対する進み／遅れを判別する。より具体的には、パラレルデータの変化点Ｐ（すなわち、シリアルデータが０から１，または１から０に変化する点）に対する基準タイミングＱの進み／遅れを検出することによって行う。なお、本実施形態にかかる進み／遅れ判別の詳細については後に詳しく述べる。
【００１２】
そして同期信号生成部２８は、例えば基準クロックを分周することにより、同期クロックを生成する。例えばシリアルデータが４８００ｂｐｓである場合、同期信号生成部２８は、例えば１５３．６ｋＨｚの基準クロックを３２分周して、シリアルデータ１ビット長に相当する周期を有する４８００Ｈｚの同期クロックを生成する。
【００１３】
この同期信号生成部２８は、その分周数を可変として、同期クロックの周波数および周期を可変制御することができる。すなわち、この同期信号生成部２８は、可変分周器（可変周期カウンタ）の機能を備える。そして、進み／遅れ判別部２６の判別結果に応じた周波数の同期クロックを生成することにより、同期信号生成部２８は、シリアルデータと同期クロックとの同期を確立する。すなわち、進み／遅れ判別部２６において、基準タイミングＱがシリアルデータの変化点Ｐより進んでいた場合には、同期クロックの周波数を低くするよう分周数を多くして次の基準タイミングＱを遅らせ、他方、基準タイミングＱがシリアルデータの変化点Ｐより遅れていた場合には、同期クロックの周波数を高くするよう分周数を減らして次の基準タイミングＱを早める。より具体的には、例えば、４８００ｂｐｓのシリアルデータに対し、変化点Ｐと基準タイミングＱとのずれが無い場合には１５３．６ｋＨｚの基準クロックを３２分周して同期クロックの周波数を４８００Ｈｚとするが、基準タイミングが変化点より進んでいたときには、基準クロックを３４分周して同期クロック周波数を４５１７Ｈｚとして、次の基準タイミングを遅らせる。また逆に、基準タイミングが変化点より遅れていたときには、基準クロックを３０分周して同期クロック周波数を５１２０Ｈｚとして、次の基準タイミングを早める。このようにすれば次の進み／遅れ判別時点での変化点Ｐと基準タイミングＱとの時間差が減少し、この反復によって同期が確立される。
【００１４】
また、サンプリング制御部２４は、進み／遅れの判別結果に基づいて、パラレルデータの取得タイミング（サンプリング期間）を変化させる。例えば、パラレルデータの取得タイミングは、基準タイミングＱとの時間差が一定となるよう、換言すれば、パラレルデータ配列中の所定点（すなわち所定時点）が基準タイミングＱとなるように、取得タイミングが制御される。より具体的には、例えば、シリアルデータの変化点Ｐに対して基準タイミングＱが進んでいた場合には、同期信号生成部２８は次の基準タイミングＱを遅らせるよう同期クロックの周波数を低く制御するが、これに併せて、基準タイミングＱがパラレルデータの中央（例えば図４（ｂ）のｂ３およびｂ４の間のタイミング）に近づくよう、パラレルデータの取得タイミングを遅らせる（すなわち、サンプリング期間を遅延させる）。また逆に、シリアルデータに対して基準タイミングが遅れていた場合には、基準タイミングがパラレルデータの中央に近づくよう、パラレルデータの取得タイミングを早める。
【００１５】
次に、進み／遅れ判別の方法について図面を参照して説明する。図３は、本実施形態にかかる進み／遅れ判別のフローチャート、図４は、シリアルデータとそのシリアルデータに対する進み／遅れ判別の各段階におけるパラレルデータの一例、また図５は、記憶部２０に記憶されたビットデータ配列に対する進み／遅れの判別基準の一例である。
【００１６】
パラレルデータ取得部１８は、所定の取得タイミングで、シリアルデータからパラレルデータを取得する（パラレルデータの取得工程Ｓ１１）。図４において（ａ）はシリアルデータの一例、また（ｂ）は、このシリアルデータから取得された所定ビット長（例えば８ビット）のパラレルデータ（ｂ０〜ｂ７）を示す。
【００１７】
次に、進み／遅れ判別部２６は、この取得されたパラレルデータに対し、互いに隣接するビットデータからその排他的論理和（ＥＸＯＲ）を算出する（排他的論理和の算出工程Ｓ１２）。図４の（ｃ）は、パラレルデータ（ｂ）から算出した排他的論理和データ（ｃ０〜ｃ７）を示す。なお、この例では、排他的論理和データのビット長は、パラレルデータのビット長と同じであり（８ビット）、パラレルデータの端部のいずれか一方のビットについては、所定ビット長のパラレルデータ以外のビットデータ（その前または後のタイミングで取得されたビットデータ）との間で排他的論理和が算出される。
【００１８】
次に、進み／遅れ判別部２６は、排他的論理和データを、連続した複数ビットを含む第一範囲と、第一範囲とは異なる第二範囲と、に区分する（データ区分工程Ｓ１３）。図４（ｄ）の例では、排他的論理和データ（ｃ）の中央部の複数のビット（ｃ２〜ｃ５）が第一範囲（ｄ０〜ｄ４）であり、その前および後のビット（前：ｃ０，ｃ１，後：ｃ６，ｃ７）が第二範囲（ｄ４〜ｄ７）である。また、この際、第一範囲に基準タイミングＱが含まれるよう設定するのが好ましい。
さらに、ここでは、第一範囲および第二範囲が、それぞれまとめて配列され、また好ましくは各範囲内では取得順（サンプリングタイミング順）に各ビットが配列されるよう、排他的論理和データ（ｃ）のビットの入れ替えが行われる。なお、図４の例では、工程Ｓ１３以降工程Ｓ１６までの処理は、排他的論理和データ（ｃ）に対して行われるが、これら処理をパラレルデータ自体に対しても全く同様に適用可能であるのは容易に理解できよう。
【００１９】
次に、進み／遅れ判別部２６は、第一範囲の排他的論理和データで進み／遅れの判別が実施可能か否かを判別する。換言すれば、進み／遅れ判別の対象とするデータを選択する（対象データ選択工程Ｓ１４）。より具体的には、例えば第一範囲の排他的論理和データ（ｄ０〜ｄ４）が全て「０」であった場合（図５のアドレス０Ｈのデータに相当）には、進み／遅れ判別部２６は、第一範囲の排他的論理和データに対しては進み／遅れ判別を行わず、第二範囲の排他的論理和データに対して進み／遅れ判別を行う。
【００２０】
第一範囲のデータで進み／遅れの判別が可能であった場合には、進み／遅れ判別部２６は、そのデータに対し、進み／遅れ判別を行う（第一の進み／遅れ判別工程Ｓ１５）。より具体的には、進み／遅れ判別部２６は、排他的論理和データ（ｄ）の第一範囲（ｄ０〜ｄ３）と、記憶部２０に記憶された進み／遅れ基準（例えば図５）とを比較し、変化点Ｐに対する基準タイミングＱの進み／遅れを判別する。この図５において、その基準を示す「値」は進み／遅れを示す数値であり、１４：遅れ（すなわち基準タイミングが変化点に対して遅れた状態），１５：ずれ無しまたは判別不能，１６：進み（すなわち基準タイミングが変化点に対して進んだ［早い］状態）である。この工程Ｓ１５における判別の一例を示すと、例えば、図４（ｄ）に示した第一範囲の排他的論理和データ（ｄ０：０，ｄ１；０，ｄ２：１，ｄ３：０）は、図５のアドレス４Ｈのデータ（値：１６）に相当し、この場合には「進み」と判別される。また、図５の例では、排他的論理和データの配列パターンに対応する進み／遅れ基準を記憶部２０に格納したが、これを、パラレルデータの配列パターン対応する進み／遅れ基準とするのが可能であることは容易に理解できよう。なお、図５に示す進み／遅れ基準では、変化点である可能性のあるビット（すなわち隣接ビットとの間で値の違うビット；例えば排他的論理和データのデータ値が「１」となるビット）が複数存在するような場合にも、その多い側（進み側あるいは遅れ側）に実際の変化点がある確率が高いとの仮定に基づき、それが多い側に変化点があると判別する基準を設定している。
【００２１】
工程Ｓ１４において、第一範囲のデータで進み／遅れの判別が不可能であった場合、進み／遅れ判別部２６は、第二範囲のデータに対し、進み／遅れ判別を行う（第二の進み／遅れ判別工程Ｓ１６）。より具体的には、進み／遅れ判別部２６は、排他的論理和データ（ｄ）の第二範囲（ｄ４〜ｄ７）と、記憶部２０に記憶された進み／遅れ基準（例えば図５）とを比較し、変化点Ｐに対する基準タイミングＱの進み／遅れを判別する。この工程Ｓ１６における進み／遅れ判別は、第一の進み／遅れ判別工程Ｓ１５と同様に行われる。なお、図５の例では、判別基準を第一範囲と第二範囲とで共用し、記憶容量の低減を図っているが、これを第一範囲と第二範囲とでそれぞれ別個に設定してもよい。そして、上記工程Ｓ１５またはＳ１６における判別結果に基づいて、同期信号生成部２８は、同期信号を生成する。
【００２２】
本実施形態では、進み／遅れ判別の対象とするデータ（排他的論理和データまたはパラレルデータ）が複数の範囲（例えば第一範囲と第二範囲）に区分され、その範囲に対して進み／遅れ判別が行われる。これにより、記憶部２０における記憶容量の低減が図られている。すなわち、例えば、排他的論理和データ８ビットの配列パターンは合計２５６とおりとなるが、第一範囲および第二範囲の配列パターンは合計３２とおりとなり、その分、記憶容量の低減を図ることができる。
【００２３】
さらに本実施形態では、判別の対象を、パラレルデータ自体ではなく、排他的論理和データとすることにより、更なる記憶容量の低減が図られている。すなわち、排他的論理和データを判別対象することにより、二つのパラレルデータの配列パターンを一つの排他的論理和データで共用させることができる。例えば、排他的論理和データ「００１０」は、二つのパラレルデータ（「１１００」，「００１１」）に対応する。なお、この排他的論理和の値は、互いに隣接するビット間のビットデータの差分の絶対値に相当するとともに、パラレルデータを微分した値の絶対値に相当する。また実質的には、当該ビットに対応するタイミングにおけるシリアルデータの時間微分の絶対値に応じた値となる。
【００２４】
また本実施形態では、前述したように基準タイミングＱを含むよう第一範囲を設定するとともに、進み／遅れ判別の際、この第一範囲に対する判別を最初に行う。シリアルデータに対する同期クロックのタイミングのずれは、本実施形態にかかる同期信号生成回路１４によって、データ変化点Ｐが基準タイミングＱに近づくように補正されるから、最初の判別および同期処理の時点では第二範囲に変化点Ｐが存在した場合にも、次回の処理以降では第一範囲に変化点の存在する確率が高くなる。すなわち、このようにすれば、第一範囲に対する最初の判別（第一の進み／遅れ判別工程Ｓ１５）で進み／遅れの判別を行える確率が高くなるため、特にビット分解能の高い場合（すなわちシフトレジスタの段数［パラレルデータのビット数］が高い場合）には、より迅速に同期を確立することができるようになる。
【００２５】
なお、本発明は上記実施形態には限定されない。上記実施形態では、同期信号をクロック信号として生成したが、これには限られず、例えば、上記パラレルデータ取得部１８から受信処理用の信号を取得するよう構成し、同期信号を、その取得タイミングを調整するための信号とすることも可能である。
【００２６】
また上記実施形態では、記憶部２０は、ビットデータの各配列パターンに対して、進みであるか遅れであるかのみを記憶したが、これには限定されず、各配列パターンに対応して進み量あるいは遅れ量を記憶し、同期信号生成部２８においてその量に応じた同期信号を生成してもよい。また、記憶する情報も、上記実施形態には限定されず、進み／遅れの状況に応じた同期信号の生成制御の元としうる情報であればよい。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、より迅速に受信信号と装置側の信号との同期を確立することができる。
【図面の簡単な説明】
【図１】  本発明の実施形態にかかる信号受信装置のブロック図である。
【図２】  本発明の実施形態にかかる同期信号生成回路においてシリアルデータに対して取得されたパラレルデータと生成された同期クロックとの一例を示す図である。
【図３】  本発明の実施形態にかかる同期信号生成回路における進み／遅れ判別処理のフローチャートである。
【図４】  本発明の実施形態にかかる同期信号生成回路によりシリアルデータに対して生成されたパラレルデータの一例を示す図である。
【図５】  本発明の実施形態にかかる同期信号生成回路の記憶部に記憶される進み／遅れ基準の一例を示す図である。
【符号の説明】
１０  信号受信装置、１２  受信処理部、１４  同期信号生成回路、１６  制御部、１８  パラレルデータ取得部、２０  記憶部、２２  発振器、２４  サンプリング制御部、２６  進み／遅れ判別部、２８  同期信号生成部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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