(57)【特許請求の範囲】
【請求項１】
欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、前記良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、
試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち一部または全部のストローブ点での静止電源電流（ＩQj）を測定する第２の工程と、
前記試験対象のＣＭＯＳ集積回路について測定した静止電源電流の平均値（Ｉq）を算出する第３の工程と、
前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）と、前記試験対象のＣＭＯＳ集積回路について測定した静止電源電流（ＩQj）とを用いて、前記試験対象のＣＭＯＳ集積回路の欠陥電流推定値（ＰDj）をＰDj＝ＩQj−Ｒj×Ｉqの演算により算出する第４の工程と、
算出した前記欠陥電流推定値（ＰDj）の絶対値が許容誤差（Ｅ）の絶対値以下である場合に、前記試験対象のＣＭＯＳ集積回路を良品とし、算出した前記欠陥電流推定値（ＰDj）の絶対値が前記許容誤差（Ｅ）より大きい場合に、前記試験対象のＣＭＯＳ集積回路を不良品と判定する第５の工程と
を有する
ＣＭＯＳ集積回路の試験方法。
【請求項２】
前記第５の工程は、
前記全部のストローブ点に対応する前記欠陥電流推定値ＰDjの絶対値の各々が、前記許容誤差Ｅの絶対値以下である場合に、変動率ＰSTQ＝Ｉq×（Ｒb−Ｒs）／（ＩQb−ＩQs）を算出する工程と、
前記変動率ＰSTQが１よりも大きい場合に、前記試験対象のＣＭＯＳ集積回路を不良品として判定する工程と
を有する
（但し、Ｒbは前記平均値比Ｒjのうち最大平均値比であり、ＩQbは前記最大平均値比Ｒbに対応するストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流であり、Ｒsは前記平均値比Ｒjのうち最小平均値比であり、ＩQsは前記最小平均値比Ｒsに対応するストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流である）
請求項１記載のＣＭＯＳ集積回路の試験方法。
【請求項３】
前記第５の工程は、
前記変動率ＰSTQ が１以下である場合に、前記試験対象のＣＭＯＳ集積回路を良品として判定する工程をさらに有する
請求項２記載のＣＭＯＳ集積回路の試験方法。
【請求項４】
前記許容誤差Ｅは、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒj の誤差率ＥRjのうち最大誤差率ＥR と前記平均値Ｉq とを乗算した乗算値（ＥR×Ｉq）と、最大測定誤差ＥMとのうち、絶対値の大きいほうの値である
請求項１記載のＣＭＯＳ集積回路の試験方法。
【請求項５】
欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、前記良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、
試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち所定のストローブ点での静止電源電流（ＩQ１）を測定する第２の工程と、
測定した前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQ1と、前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流の平均値比（Ｒ1 ）との比率（ＩQ1／Ｒ1）を算出する第３の工程と、
前記一部または全部のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）を測定する第４の工程と、
前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒj と、測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）と、算出した前記比率（ＩQ1／Ｒ1）とを用いて、前記ストローブ点に対応する欠陥電流予想値ＰQ1j＝ＩQj−Ｒj×（ＩQ1／Ｒ1）を算出する第５の工程と、
算出した前記欠陥電流予想値（ＰQ1j）の絶対値が許容誤差（Ｅ）の絶対値以下である場合に、前記試験対象のＣＭＯＳ集積回路を良品とし、算出した前記欠陥電流予想値（ＰQ1j）の絶対値が前記許容誤差（Ｅ）の絶対値より大きい場合に、前記試験対象のＣＭＯＳ集積回路を不良品と判定する第６の工程と
を有する
ＣＭＯＳ集積回路の試験方法。
【請求項６】
前記許容誤差Ｅは、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒj の誤差率ＥRjのうち最大誤差率ＥRと前記比率（ＩQ1／Ｒ1）とを乗算した乗算値（ＥR×ＩQ1／Ｒ1）と、最大測定誤差ＥMとのうち、絶対値の大きいほうの値である
請求項５記載のＣＭＯＳ集積回路の試験方法。
【請求項７】
欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、前記良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、
試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち所定のストローブ点での静止電源電流（ＩQ１）を測定する第２の工程と、
測定した前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQ1と、前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流の平均値比Ｒ1 との比率（ＩQ1／Ｒ1）を算出する第３の工程と、
前記一部または全部のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）を測定する第４の工程と、
前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒjと、算出した前記比率（ＩQ1／Ｒ1）と、４以上７以下の定数（ｆ）とを用いて、上限のしきい値ＩQU＝（１＋ｆ×σR）×ＩQ1／Ｒ1を算出する第５の工程と、
前記一部または全部のストローブ点で測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）の各々が算出した前記上限のしきい値ＩQUよりも大きい場合に、前記試験対象のＣＭＯＳ集積回路を不良品として判定する第６の工程と
を有する
（但し、σRは、前記複数のストローブ点での（Ｒj−１）2の平均値の平方根である）
ＣＭＯＳ集積回路の試験方法。
【請求項８】
前記第５の工程では、
下限のしきい値ＩQL＝（１−ｆ×σR）×ＩQ1／Ｒ1を更に算出し、
前記第６の工程では、
前記一部または全部のストローブ点で測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQjの各々が、前記上限のしきい値ＩQUよりも大きい、または、前記下限のしきい値ＩQLよりも小さい場合に、前記試験対象のＣＭＯＳ集積回路を不良品として判定し、前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQjの各々が、前記下限のしきい値ＩQL以上であって前記上限のしきい値ＩQU以下である場合に、前記試験対象のＣＭＯＳ集積回路を良品として判定する
請求項７記載のＣＭＯＳ集積回路の試験方法。
【請求項９】
前記定数ｆの値は、５以上６以下である
請求項７記載のＣＭＯＳ集積回路の試験方法。
【請求項１０】
欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、前記良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、
試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち所定のストローブ点での静止電源電流（ＩQ１）を測定する第２の工程と、
測定した前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQ1と、前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流の平均値比Ｒ1 との比率（ＩQ1／Ｒ1）を算出する第３の工程と、
前記一部または全部のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）を測定する第４の工程と、
前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒjと、算出した前記比率（ＩQ1／Ｒ1）と、４以上７以下の定数（ｆ）とを用いて、下限のしきい値ＩQＬ＝（１−ｆ×σR）×ＩQ1／Ｒ1を算出する第５の工程と、
前記一部または全部のストローブ点で測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）の各々が算出した前記下限のしきい値ＩQLよりも小さい場合に、前記試験対象のＣＭＯＳ集積回路を不良品として判定する第６の工程と
を有する
（但し、σRは、前記複数のストローブ点での（Ｒj−１）2の平均値の平方根である）
ＣＭＯＳ集積回路の試験方法。
【請求項１１】
前記定数ｆの値は、５以上６以下である
請求項１０記載のＣＭＯＳ集積回路の試験方法。
【請求項１２】
前記所定のストローブ点は、前記一部または全部のストローブ点のうち最初のストローブ点である
請求項５、７または１０のいずれか一に記載のＣＭＯＳ集積回路の試験方法。
【請求項１３】
前記テスト信号は複数のテストパターンを有しており、
前記第１および前記第２の工程は、
前記複数のストローブ点のうち隣接するストローブ点の間に、前記テスト信号のテストパターンを切り換える工程をさらに有する
請求項１、５、７または１０のいずれか一に記載のＣＭＯＳ集積回路の試験方法。
【請求項１４】
欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、
試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち一部または全部のストローブ点での静止電源電流（ＩQj）を測定する第２の工程と、
前記試験対象のＣＭＯＳ集積回路について測定した静止電源電流の平均値（Ｉq）を算出する第３の工程と、
前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）と、前記試験対象のＣＭＯＳ集積回路について測定した静止電源電流（ＩQj）とを用いて、前記試験対象のＣＭＯＳ集積回路の欠陥電流推定値（ＰDj）をＰDj＝ＩQj−Ｒj×Ｉqの演算により算出する第４の工程と、
算出された前記欠陥電流推定値（ＰDj）のうち、負の値の欠陥電流推定値（ＰDj）の合計値（ＰDSUM）を算出する第５の工程と、
前記複数のストローブ点のうち、前記負の値の欠陥電流推定値（ＰDj）に対応するストローブ点について、前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）の合計値ＲSUMを算出する第６の工程と、
前記欠陥電流推定値（ＰDj）の合計値（ＰDSUM）と前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）の合計値（ＲSUM）との比の絶対値｜ＰDSUM／ＲSUM｜を算出する第７の工程と
を有する
ＣＭＯＳ集積回路の解析方法。
【請求項１５】
前記複数のストローブ点のうち、正の値の前記欠陥電流推定値ＰDjに対応するストローブ点について、第１の電流値ＩDj＝ＰDj＋Ｒj×｜ＰDSUM／ＲSUM｜を算出する第８の工程と、
算出された前記第１の電流値ＩDjのうち前記許容誤差Ｅの絶対値よりも大きい第１の電流値を、欠陥電流値として検出する第９の工程と
をさらに有する
請求項１４記載のＣＭＯＳ集積回路の解析方法。
【請求項１６】
算出された前記第１の電流値ＩDjの各々が前記許容誤差Ｅの絶対値以下である場合に、変動率ＰSTQ＝Ｉq×（Ｒb−Ｒs）／（ＩQb−ＩQs）を用いて第２の電流値ＩD＝（１−１／ＰSTQ）×Ｉqを算出する第１０の工程と、
前記第２の電流値ＩDが前記許容誤差Ｅの絶対値よりも大きい場合に、前記複数のストローブ点で測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQjの各々に、前記第２の電流値ＩDが示す欠陥電流値が含まれていることを検出する第１１の工程と
をさらに有する
（但し、Ｒbは前記平均値比Ｒjのうち最大平均値比であり、ＩQbは前記最大平均値比Ｒbに対応するストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流であり、Ｒsは前記平均値比Ｒjのうち最小平均値比であり、ＩQsは前記最小平均値比Ｒsに対応するストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流である）
請求項１５記載のＣＭＯＳ集積回路の解析方法。
【請求項１７】
前記第２の電流値ＩDが前記許容誤差Ｅの絶対値以下である場合に、前記複数のストローブ点での測定値の各々に、欠陥電流値が含まれていないことを検出する第１２の工程をさらに有する
請求項１６記載のＣＭＯＳ集積回路の解析方法。
【請求項１８】
前記許容誤差Ｅは、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒjの誤差率ＥRjのうち最大誤差率ＥRと前記平均値Ｉqとを乗算した乗算値（ＥR×Ｉq）と、最大測定誤差ＥMとのうち、絶対値が大きいほうの値である
請求項１５記載のＣＭＯＳ集積回路の解析方法。
【請求項１９】
前記テスト信号は複数のテストパターンを有しており、
前記第１および前記第２の工程は、
前記複数のストローブ点のうち隣接するストローブ点の間に、前記テスト信号のテストパターンを切り換える工程をさらに有する
請求項１４記載のＣＭＯＳ集積回路の解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）集積回路の試験方法および解析方法に関する。
【０００２】
【従来の技術】
特開平８−２７１５８４号公報、特開平９−２１１０８８号公報、ＵＳＰ５３９２２９３、ＵＳＰ５５１９３３３、および、ＵＳＰ５８８９４０８には、ＣＭＯＳ集積回路の静止電源電流（ＩDDQ ：Quiescent power supply current）を用いた試験（ＩDDQ 試験）についての記載がある。
ＩDDQ 試験は、ＣＭＯＳ集積回路の静止電源電流を測定し、測定値に基づいて試験対象のＣＭＯＳ集積回路の良否判定を行う試験である。なお、試験対象のＣＭＯＳ集積回路を、被試験素子（ＤＵＴ：Device Under Test ）ともいう。
【０００３】
静止電源電流ＩDDQ は、良品でも流れる漏れ電流（真性漏れ電流）と、欠陥によって生じる欠陥電流とを有する。すなわち、静止電源電流ＩDDQ （以下、静止電源電流ＩDDQ を静止電源電流ＩQ とも記す）は、真性漏れ電流ＩF と欠陥電流ＩD との合計で表すことができ、次式（１）により表すことができる。
【０００４】
【数１】
ＩQ ＝ＩF ＋ＩD   …（１）
【０００５】
真性漏れ電流ＩF は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）の構造から発生する漏れ電流（ＦＥＴ漏れ電流）ＩT と、回路動作によって生じる漏れ電流（回路漏れ電流）との合計で表すことができる。
回路漏れ電流は、アナログ回路、プルアップ電流、バス衝突等により発生するが、回路漏れ電流の発生は、静止電源電流ＩQ を測定するＩDDQ 試験に際して回避されており、無視できる。このため、欠陥電流ＩD は、次式（２）で表すことができる。
【０００６】
【数２】
ＩD ＝ＩQ −ＩT   …（２）
【０００７】
ＩDDQ 試験では、被試験素子のＣＭＯＳ集積回路のＦＥＴ漏れ電流ＩT は未知のため何らかの方法で推定し、測定された静止電源電流ＩQ を用いて良否判定を行う。
静止電源電流ＩQ 中の主な欠陥電流ＩD は、ＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジにより発生する電流である。欠陥電流ＩD の大きさは、電源電圧および等価抵抗値に依存する。
【０００８】
図１は、２品種のＣＭＯＳ集積回路における最大ＩDDQ （静止電源電流ＩQ の最大値）の相対度数分布を例示する分布図である。横軸の最大ＩDDQ は、０〜１００μＡ、１００〜２００μＡ、…、７００〜８００μＡ、８００μＡ以上に区分されている。
品種Ａ，ＢのＣＭＯＳ集積回路の有効ゲート長Ｌeff は、０．５μｍであり、最大ＩDDQ が３０μＡ以上のものを示しており、図１に示す分布は欠陥電流ＩD の分布にほぼ対応している。
【０００９】
なお、A.E.Gattiker and W.Maly."Toward Understanding "Iddq-Only" Fails,". In Int. Test Conf.,pp.174-183.IEEE,1998. によると、ブリッジにより直接的に発生する欠陥電流以外に、間接的に発生する欠陥電流がある。これは、何らかの理由で信号線の電位が電源電圧とアース電位の中間になると、この信号線で駆動されるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴが同時にオン状態になり、貫通電流が流れるために発生するものである。
【００１０】
欠陥電流ＩD を発生させるには、欠陥となるブリッジの両端に異なる電圧を印加する必要がある。
全部の想定故障に対して一度に必要電位を設定するのは不可能なため、自動テストパターン発生器（ＡＴＰＧ：Automatic Test Pattern Generator）により作成したテストパターンのテスト信号、または、機能試験（ファンクションテスト）用のテストパターンのテスト信号を印加し、端子が必要電位になった時点で静止電源電流ＩQ を測定する。なお、静止電源電流ＩQ の測定を行う時点である測定点を、ストローブ（ストローブ点）という。
【００１１】
欠陥を検出できるストローブ点（欠陥検出ストローブ点）は、欠陥の原因によって異なる。
電源電圧ＶD を供給する電源供給線とアース線との間のブリッジは、信号線の電位に関係しないため、全ストローブ点で検出され、欠陥電流は同じになる。
なお、セル間の配線ブリッジを検出可能な欠陥検出ストローブ点の数は少ない。また、セル内のＭＯＳＦＥＴの短絡を検出可能な欠陥検出ストローブ点の数は、両者の中間程度である。
【００１２】
A.Keshavarzi,K.Roy, and C.F.Hawkins."Intrinsic Leakage in Low Power Deep Submicron CMOS ICs,".In Int.Test Conf.,pp.146-155.IEEE,1997. や、A.Ferre and J.Figueras."On Estimating Bounds of the Quiescent Current for ＩDDQ Testing,".In VLSI Test Sym.,pp.106-111.IEEE,1996. や、P.C.Maxwell and J.R.Rearick."Estimation of Defect-Free IDDQ in Submicron Circuits Using Switch Level Simulation,".In Int.Test Conf.,pp.882-889.IEEE,1998. によると、欠陥のない正常なＭＯＳＦＥＴの漏れ電流（ＦＥＴ漏れ電流）ＩT は、ＭＯＳＦＥＴのオン／オフ状態、電流パス等に基づいて分類可能である。
図２は、ＭＯＳＦＥＴの漏れ電流の分類を示す説明図である。
【００１３】
図２では、ケースＬ1 〜Ｌ3 について、給電ルートと、発生原因と、導通条件と、漏れ電流の近似式とを表している。
ケースＬ1 では、給電ルートはウェル−基盤（基板）間であり、発生原因はｐｎ接合の逆バイアスであり、導通条件はオン状態またはオフ状態である。
ケースＬ2 では、給電ルートはドレイン−ウェル間であり、発生原因はｐｎ接合の逆バイアスであり、導通条件はオフ状態である。
ケースＬ3 では、給電ルートはドレイン−ソース間であり、発生原因はWeak-inverse（弱反転状態の形成によるもの）であり、導通条件はオフ状態である。
【００１４】
ケースＬ1 の漏れ電流は、ウェルと基盤が逆バイアスならば常に発生しており、ストローブ（ストローブ点）に関係なく一定である。
ケースＬ2 の漏れ電流は、ＭＯＳＦＥＴがオフ状態で、そのドレインが電源供給線および／またはアース線に導通した場合に発生する。
ケースＬ3 の漏れ電流は、ＭＯＳＦＥＴがオフ状態で、そのドレインとソースが電源供給線および／またはアース線に導通した場合に発生する。
【００１５】
ＣＭＯＳ集積回路内の個々のＭＯＳＦＥＴにおけるケースＬi （i ＝１〜３）の漏れ電流をケース毎に平均化すると、１個当たりのｎ型ＭＯＳＦＥＴ，ｐ型ＭＯＳＦＥＴでの漏れ電流ＩNi，ＩPiが求まる。
ＦＥＴ漏れ電流ＩT は、ケースＬi の漏れ電流が発生しているｎ型ＭＯＳＦＥＴ，ｐ型ＭＯＳＦＥＴの個数ＮNi，ＮPiを用い、次式（３）で表すことができる。
【００１６】
【数３】
0004406972.tif 000002
【００１７】
図３は、ＣＭＯＳ集積回路の最大ＩDDQ の分布を例示する分布図であり、０．１μＡ毎の度数分布を示している。このＣＭＯＳ集積回路の有効ゲート長Ｌeff は、０．５μｍである。
図３の分布図では、最大ＩDDQ が１μＡ未満のＣＭＯＳ集積回路を良品としており、最大ＩDDQ が１μＡ以上のＣＭＯＳ集積回路を不良品としている。
なお、平均値を０．２μＡとし、標準偏差σを０．１４μＡとした曲線を点線で示しており、最大ＩDDQ が１μＡ未満の良品のＣＭＯＳ集積回路では、ＦＥＴ漏れ電流が正規分布または正規分布に類似する分布をしている。
なお、ロット間の電流の変動を想定して平均値から６σだけ離れた１（≒０．２＋６×０．１４）μＡを最大ＦＥＴ漏れ電流とし、それ以上の静止電源電流ＩQ を欠陥によるものとみなしており、１μＡは良否判定のしきい値である。
【００１８】
このように、良否判定のしきい値を１μＡに設定すると、図３の分布図においてＦＥＴ漏れ電流が０．１μＡであるＣＭＯＳ集積回路に、最大で０．９（＝１−０．１）μＡまでの欠陥電流は、見逃されることになる。
なお、図３の分布図において、最大ＩDDQ が１〜４μＡでの不良品のＣＭＯＳ集積回路は、ほぼ一様に分布しており、１μＡ未満にも広がっていると予想される。しかし、１μＡ未満での欠陥となるＣＭＯＳ集積回路の個数は少なく、欠陥のＣＭＯＳ集積回路の試験漏れ（見逃し）は無視できる程度である。
【００１９】
図４は、良品の２個のＣＭＯＳ集積回路におけるＦＥＴ漏れ電流の分布を示す説明図である。なお、良品のＣＭＯＳ集積回路では、欠陥電流ＩD が無視できる程度であるとして、良品のＣＭＯＳ集積回路の静止電源電流ＩDDQ をＦＥＴ漏れ電流としている。２個のＣＭＯＳ集積回路ＬＳＩ−１，ＬＳＩ−２の有効ゲート長Ｌeff は、０．２５μｍである。
図４の横軸はストローブ点の通し番号（ストローブ番号）を示し、縦軸は各ストローブ点でのＦＥＴ漏れ電流の大きさを示す。
ＣＭＯＳ集積回路ＬＳＩ−１のＦＥＴ漏れ電流は、約７３μＡを中心に、±１０μＡ程度以内で変化しており、ＣＭＯＳ集積回路ＬＳＩ−２のＦＥＴ漏れ電流は、約２９μＡを中心に、±５μＡ程度以内で変化している。
【００２０】
図５は、図４でのＣＭＯＳ集積回路ＬＳＩ−１，ＬＳＩ−２の全ストローブ８００点でのＦＥＴ漏れ電流の相対度数分布を示す分布図であり、横軸を１０μＡ毎に区切っている。
図５の分布図では、２つの異なるバラツキが見られる。
第１のバラツキは、２５〜３５μＡに見られるような、同一ＣＭＯＳ集積回路でのストローブ間のバラツキである。
第２のバラツキは、度数分布の中心が、ＣＭＯＳ集積回路ＬＳＩ−１では約７３μＡであり、ＣＭＯＳ集積回路ＬＳＩ−２では約２９μＡであるような、ＣＭＯＳ集積回路間でのバラツキである。
【００２１】
図６は、ＣＭＯＳ集積回路の静止電源電流の平均値（平均ＩDDQ ）をＦＥＴ漏れ電流とみなした場合におけるＦＥＴ漏れ電流の相対度数分布を例示する分布図である。この図６の分布図は、２つのロットからランダムに抜き出した良品の３２個のＣＭＯＳ集積回路についての分布を例示しており、０〜３５０μＡにわたって広く分布している。
【００２２】
ＦＥＴ漏れ電流の推定最大値をしきい値とする従来の良否判定は、試験漏れが多く発生するおそれがある。
一例として、図５の分布図で８５μＡをしきい値とすると、ＦＥＴ漏れ電流２５μＡのＣＭＯＳ集積回路ＬＳＩ−１が６０（＝８５−２５）μＡの欠陥電流を発生した場合に、この欠陥電流を検出することができない。
【００２３】
このように、ＣＭＯＳ集積回路の静止電源電流を測定し、測定値がしきい値以上の場合に不良品として判定する従来のＩDDQ 試験は、T.W.Williams,R.H.Dennard, and R.Kapur."Iddq Test: Sensitivity Analysis of Scaling,".In Int.Test Conf.,pp.786-792.IEEE,1996. にも記載があるように、正確な判定が困難な場合がある。
例えば、ＣＭＯＳ集積回路の配線パターンが微細な場合に、微細化に伴ってＭＯＳＦＥＴの漏れ電流（ＦＥＴ漏れ電流）が指数関数的に増加するからである。具体的には、有効ゲート長Ｌeff の短縮としきい電圧Ｖthの低下とにより、ケースＬ3 でのＦＥＴ漏れ電流が指数関数的に増加するためである。
このため、ＩDDQ 試験時のＦＥＴ漏れ電流を減らす種々の方法が提案されている。
【００２４】
ＩDDQ 試験時のＦＥＴ漏れ電流を減らす低減方法としては、ストローブ時にＦＥＴ漏れ電流を低下させることでしきい値を下げる方法があり、低電圧電圧法と、低温測定法と、ウェル・バイアス法とが知られている。
【００２５】
低電源電圧法
図２に示すケースＬ1 〜Ｌ3 の近似式により、電源電圧ＶD を下げると漏れ電流が下がることを利用した低減方法である。しかし、回路が誤動作しない程度の電源電圧ＶD までしか下げられないため、ＦＥＴ漏れ電流の低減率が低い。
また、ストローブ前後での電源電圧ＶD の上げ下げに数ｍＳ（ミリ秒）程度必要であり、試験時間の増加に伴いコストが上昇する。
また、A.E.Gattiker and W.Maly."Toward Understanding "Iddq-Only" Fails,". In Int. Test Conf.,pp.174-183.IEEE,1998. によると、電源電圧ＶD を下げると故障貫通電流が無くなる事例があり、試験漏れが発生する可能性がある。
【００２６】
低温測定法
図２のケースＬ3 の近似式より、動作温度を下げるとＦＥＴ漏れ電流が下がることを利用した低減方法である。
下限温度は、信頼性保証と、低温維持装置や試験装置のコストとで決まるが、民生用の低温維持装置は０℃程度が限度であり、ＦＥＴ漏れ電流の低減率は低い。また、装置の費用およびランニングコストがかかり、コストが上昇する。
【００２７】
ウェル・バイアス法
ウェル・バイアス法は、A.Keshavarzi,K.Roy,and C.F.Hawkins."Intrinsic Leakage in Low Power Deep Submicron CMOS ICs,".In Int. Test Conf.,pp.146-155.IEEE,1997. に記載されている。
図２のケースＬ1 〜Ｌ3 の近似式により、しきい電圧Ｖthを上げると漏れ電流が下がる。また、ソース−ウェル間にバイアス電圧を印加すると、しきい電圧が上がる。
この低減方法では、バイアス電圧を印加する配線を追加するため、ＣＭＯＳ集積回路のチップ面積が増大し、コストが上昇する。
また、漏れ電流の低減率は、有効ゲート長Ｌeff のバラツキに強く依存するため、微細化に伴ってＦＥＴ漏れ電流のバラツキが生じる。
【００２８】
【発明が解決しようとする課題】
一方、ＦＥＴ漏れ電流が大きい状態で良否判定または欠陥電流検出を行う方法が提案されている。例えば、記号解析（Signature Analysis）法、デルタ法、上下限法等である。
しかし、これらの方法では、ＦＥＴ漏れ電流のストローブ間の変動幅以下の欠陥電流の検出が不可能、同一の欠陥電流が全ストローブ点で発生するような不良品の見逃しの発生、欠陥電流値の推定が困難である等の問題がある。
【００２９】
記号解析法
記号解析法は、A.E.Gattiker and W.Mary."Current Signatures,".In VLSI Test Sym.,pp.112-117.IEEE,1996. に記載されている。
この方法では、測定された静止電源電流を大きい順に並び替え、段差の有無に基づいて良否判定を行うので、量産試験にはあまり適していない。
【００３０】
デルタ法
デルタ法は、C.Thibeault."On the Comparison of ΔＩDDQ and ＩDDQ Testing,".In VLSI Test Sym.,pp.143-150.IEEE,1999に記載されている。
この方法では、静止電源電流の変化量により不良のＣＭＯＳ集積回路を選別するので、多量の統計処理が必要であり、量産試験にはあまり適していない。
【００３１】
上下限法
上下限法は、B.Chess."Method of Improving the Quality and Efficiency of Iddq Testing,".In USP-5914615,June 1999に記載されている。
この方法では、測定された静止電源電流の平均値から上限および下限を設定し、不良のＣＭＯＳ集積回路を検出する。
しかし、ＣＭＯＳ集積回路間のバラツキ、およびストローブ間のバラツキを分離していないため、静止電源電流の平均値から算出する上限値および下限値に誤りが生じることがある。
【００３２】
本発明の第１の目的は、静止電源電流が大きく、そのバラツキも大きいＣＭＯＳ集積回路の良否判定を可能とするＣＭＯＳ集積回路の試験方法を提供することにある。
本発明の第２の目的は、静止電源電流が大きく、そのバラツキも大きいＣＭＯＳ集積回路の欠陥電流を検出可能なＣＭＯＳ集積回路の解析方法を提供することにある。
【００３３】
【課題を解決するための手段】
本発明に係る第１の観点のＣＭＯＳ集積回路の試験方法は、欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、前記良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち一部または全部のストローブ点での静止電源電流（ＩQj）を測定する第２の工程と、前記試験対象のＣＭＯＳ集積回路について測定した静止電源電流の平均値（Ｉq）を算出する第３の工程と、前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）と、前記試験対象のＣＭＯＳ集積回路について測定した静止電源電流（ＩQj）とを用いて、前記試験対象のＣＭＯＳ集積回路の欠陥電流推定値（ＰDj）をＰDj＝ＩQj−Ｒj×Ｉqの演算により算出する第４の工程と、算出した前記欠陥電流推定値（ＰDj）の絶対値が許容誤差（Ｅ）の絶対値以下である場合に、前記試験対象のＣＭＯＳ集積回路を良品とし、算出した前記欠陥電流推定値（ＰDj）の絶対値が前記許容誤差（Ｅ）より大きい場合に、前記試験対象のＣＭＯＳ集積回路を不良品と判定する第５の工程とを有する。
【００３６】
本発明に係る第１の観点のＣＭＯＳ集積回路の試験方法では、より好適には、前記第５の工程は、前記全部のストローブ点に対応する前記欠陥電流推定値ＰDjの絶対値の各々が、前記許容誤差Ｅの絶対値以下である場合に、変動率ＰSTQ＝Ｉq×（Ｒb−Ｒs）／（ＩQb−ＩQs）を算出する工程と、前記変動率ＰSTQが１よりも大きい場合に、前記試験対象のＣＭＯＳ集積回路を不良品として判定する工程とを有する。但し、Ｒbは前記平均値比Ｒjのうち最大平均値比であり、ＩQbは前記最大平均値比Ｒbに対応するストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流であり、Ｒsは前記平均値比Ｒjのうち最小平均値比であり、ＩQsは前記最小平均値比Ｒsに対応するストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流である。
本発明に係る第１の観点のＣＭＯＳ集積回路の試験方法では、より好適には、前記第５の工程は、前記変動率ＰSTQ が１以下である場合に、前記試験対象のＣＭＯＳ集積回路を良品として判定する工程をさらに有する。
【００３７】
本発明に係る第１の観点のＣＭＯＳ集積回路の試験方法では、より好適には、前記許容誤差Ｅは、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒj の誤差率ＥRjのうち最大誤差率ＥR と前記平均値Ｉq とを乗算した乗算値（ＥR×Ｉq）と、最大測定誤差ＥMとのうち、絶対値の大きいほうの値である。
【００３８】
本発明に係る第２の観点のＣＭＯＳ集積回路の試験方法は、欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、前記良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち所定のストローブ点での静止電源電流（ＩQ１）を測定する第２の工程と、測定した前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQ1と、前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流の平均値比（Ｒ1 ）との比率（ＩQ1／Ｒ1）を算出する第３の工程と、前記一部または全部のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）を測定する第４の工程と、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒj と、測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）と、算出した前記比率（ＩQ1／Ｒ1）とを用いて、前記ストローブ点に対応する欠陥電流予想値ＰQ1j＝ＩQj−Ｒj×（ＩQ1／Ｒ1）を算出する第５の工程と、算出した前記欠陥電流予想値（ＰQ1j）の絶対値が許容誤差（Ｅ）の絶対値以下である場合に、前記試験対象のＣＭＯＳ集積回路を良品とし、算出した前記欠陥電流予想値（ＰQ1j）の絶対値が前記許容誤差（Ｅ）の絶対値より大きい場合に、前記試験対象のＣＭＯＳ集積回路を不良品と判定する第６の工程とを有する。
【００４１】
本発明に係る第２の観点のＣＭＯＳ集積回路の試験方法では、より好適には、前記許容誤差Ｅは、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒj の誤差率ＥRjのうち最大誤差率ＥRと前記比率（ＩQ1／Ｒ1）とを乗算した乗算値（ＥR×ＩQ1／Ｒ1）と、最大測定誤差ＥMとのうち、絶対値の大きいほうの値である。
【００４２】
本発明に係る第３の観点のＣＭＯＳ集積回路の試験方法は、欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、前記良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち所定のストローブ点での静止電源電流（ＩQ１）を測定する第２の工程と、測定した前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQ1と、前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流の平均値比Ｒ1 との比率（ＩQ1／Ｒ1）を算出する第３の工程と、前記一部または全部のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）を測定する第４の工程と、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒjと、算出した前記比率（ＩQ1／Ｒ1）と、４以上７以下の定数（ｆ）とを用いて、上限のしきい値ＩQU＝（１＋ｆ×σR）×ＩQ1／Ｒ1を算出する第５の工程と、前記一部または全部のストローブ点で測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）の各々が算出した前記上限のしきい値ＩQUよりも大きい場合に、前記試験対象のＣＭＯＳ集積回路を不良品として判定する第６の工程とを有する。但し、σRは、前記複数のストローブ点での（Ｒj−１）2の平均値の平方根である。
【００４３】
本発明に係る第３の観点のＣＭＯＳ集積回路の試験方法では、より好適には、前記第５の工程では、下限のしきい値ＩQL＝（１−ｆ×σR）×ＩQ1／Ｒ1を更に算出し、前記第６の工程では、前記一部または全部のストローブ点で測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQjの各々が、前記上限のしきい値ＩQUよりも大きい、または、前記下限のしきい値ＩQLよりも小さい場合に、前記試験対象のＣＭＯＳ集積回路を不良品として判定し、前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQjの各々が、前記下限のしきい値ＩQL以上であって前記上限のしきい値ＩQU以下である場合に、前記試験対象のＣＭＯＳ集積回路を良品として判定する。
【００４４】
本発明に係る第４の観点のＣＭＯＳ集積回路の試験方法は、欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、前記良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち所定のストローブ点での静止電源電流（ＩQ１）を測定する第２の工程と、測定した前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQ1と、前記所定のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流の平均値比Ｒ1 との比率（ＩQ1／Ｒ1）を算出する第３の工程と、前記一部または全部のストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）を測定する第４の工程と、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒjと、算出した前記比率（ＩQ1／Ｒ1）と、４以上７以下の定数（ｆ）とを用いて、下限のしきい値ＩQＬ＝（１−ｆ×σR）×ＩQ1／Ｒ1を算出する第５の工程と、前記一部または全部のストローブ点で測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流（ＩQj）の各々が算出した前記下限のしきい値ＩQLよりも小さい場合に、前記試験対象のＣＭＯＳ集積回路を不良品として判定する第６の工程とを有する。但し、σRは、前記複数のストローブ点での（Ｒj−１）2の平均値の平方根である。
。
【００４５】
本発明に係る第３および第４の観点のＣＭＯＳ集積回路の試験方法では、例えば、前記定数ｆの値は、５以上６以下としてもよい。
本発明に係る第２から第４の観点のＣＭＯＳ集積回路の試験方法では、例えば、前記所定のストローブ点は、前記一部または全部のストローブ点のうち最初のストローブ点としてもよい。
【００４６】
本発明に係るＣＭＯＳ集積回路の解析方法は、欠陥電流がない良品のＣＭＯＳ集積回路についてテスト信号を印加し、予め決められた複数のストローブ点のうちの一部または全部のストローブ点での基準静止電源電流を測定し、前記基準静止電源電流の平均値を求め、前記測定した基準静止電源電流を前記平均値で除算した良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）を事前に求める、良品のＣＭＯＳ集積回路の基準静止電源電流に関するデータを得る第１の工程と、試験対象のＣＭＯＳ集積回路に前記テスト信号と同じ内容のテスト信号を印加し、予め決められた複数のストローブ点のうち一部または全部のストローブ点での静止電源電流（ＩQj）を測定する第２の工程と、前記試験対象のＣＭＯＳ集積回路について測定した静止電源電流の平均値（Ｉq）を算出する第３の工程と、前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）と、前記試験対象のＣＭＯＳ集積回路について測定した静止電源電流（ＩQj）とを用いて、前記試験対象のＣＭＯＳ集積回路の欠陥電流推定値（ＰDj）をＰDj＝ＩQj−Ｒj×Ｉqの演算により算出する第４の工程と、算出された前記欠陥電流推定値（ＰDj）のうち、負の値の欠陥電流推定値（ＰDj）の合計値（ＰDSUM）を算出する第５の工程と、前記複数のストローブ点のうち、前記負の値の欠陥電流推定値（ＰDj）に対応するストローブ点について、前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）の合計値ＲSUMを算出する第６の工程と、前記欠陥電流推定値（ＰDj）の合計値（ＰDSUM）と前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比（Ｒj）の合計値（ＲSUM）との比の絶対値｜ＰDSUM／ＲSUM｜を算出する第７の工程とを有する。
【００４７】
本発明に係るＣＭＯＳ集積回路の解析方法は、好適には、前記複数のストローブ点のうち、正の値の前記欠陥電流推定値ＰDjに対応するストローブ点について、第１の電流値ＩDj＝ＰDj＋Ｒj×｜ＰDSUM／ＲSUM｜を算出する第８の工程と、算出された前記第１の電流値ＩDjのうち前記許容誤差Ｅの絶対値よりも大きい第１の電流値を、欠陥電流値として検出する第９の工程とをさらに有する。
【００４８】
本発明に係るＣＭＯＳ集積回路の解析方法は、好適には、算出された前記第１の電流値ＩDjの各々が前記許容誤差Ｅの絶対値以下である場合に、変動率ＰSTQ＝Ｉq×（Ｒb−Ｒs）／（ＩQb−ＩQs）を用いて第２の電流値ＩD＝（１−１／ＰSTQ）×Ｉqを算出する第１０の工程と、前記第２の電流値ＩDが前記許容誤差Ｅの絶対値よりも大きい場合に、前記複数のストローブ点で測定した前記試験対象のＣＭＯＳ集積回路の静止電源電流ＩQjの各々に、前記第２の電流値ＩDが示す欠陥電流値が含まれていることを検出する第１１の工程とをさらに有する。但し、Ｒbは前記平均値比Ｒjのうち最大平均値比であり、ＩQbは前記最大平均値比Ｒbに対応するストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流であり、Ｒsは前記平均値比Ｒjのうち最小平均値比であり、ＩQsは前記最小平均値比Ｒsに対応するストローブ点での前記試験対象のＣＭＯＳ集積回路の静止電源電流である。
【００４９】
本発明に係るＣＭＯＳ集積回路の解析方法は、より好適には、前記第２の電流値ＩDが前記許容誤差Ｅの絶対値以下である場合に、前記複数のストローブ点での測定値の各々に、欠陥電流値が含まれていないことを検出する第１２の工程をさらに有する。
【００５０】
本発明に係るＣＭＯＳ集積回路の解析方法では、好適には、前記許容誤差Ｅは、前記複数のストローブ点での前記良品のＣＭＯＳ集積回路の基準静止電源電流の平均値比Ｒjの誤差率ＥRjのうち最大誤差率ＥRと前記平均値Ｉqとを乗算した乗算値（ＥR×Ｉq）と、最大測定誤差ＥMとのうち、絶対値が大きいほうの値である。
【００５２】
本発明に係る第１から第４の観点のＣＭＯＳ集積回路の試験方法および解析方法では、例えば、前記テスト信号は複数のテストパターンを有しており、前記第１および前記第２工程が前記複数のストローブ点のうち隣接するストローブ点の間に、前記テスト信号のテストパターンを切り換える工程をさらに有する構成としてもよい。
【００５３】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、良品の前記ＣＭＯＳ集積回路について予め算出された前記複数のストローブ点での静止電源電流の平均値比と、前記静止電源電流の測定値の平均値とを用いるので、良品のＣＭＯＳ集積回路での静止電源電流の分布であって当該静止電源電流の平均値を基準とする分布を知ることができ、試験対象のＣＭＯＳ集積回路が良品である場合に前記測定値が採り得る範囲を、前記静止電源電流の平均値比と前記測定値の平均値とにより知ることが可能である。
【００５４】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、例えば、複数のストローブ点での静止電源電流の平均値比Ｒj と、測定値ＩQjと、測定値の平均値Ｉq とに基づき、欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。
測定値の平均値Ｉq と平均値比Ｒj とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合の静止電源電流ＩDDQ の期待値を算出することができ、この期待値（Ｒj ×Ｉq ）を測定値ＩQjから減算することにより欠陥電流推定値を得ることができる。
なお、欠陥電流推定値ＰDjは、ストローブ点での欠陥電流ＩDjと、全ストローブ点での欠陥電流の合計値と、ストローブ点の総数ｍと、平均値比Ｒj とにより予測可能であり、静止電源電流の測定値の大小に依存しない値を得ることができる。
【００５５】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、例えば、複数のストローブ点での静止電源電流の平均値比Ｒj と、測定値ＩQjと、比率（ＩQ1／Ｒ1 ）とに基づき、欠陥電流予想値ＰQ1j ＝ＩQj−Ｒj ×ＩQ1／Ｒ1 を算出する。
測定値の平均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と平均値比Ｒj とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合の静止電源電流ＩDDQ の期待値を算出することができ、この期待値（ＩQ1×Ｒj ／Ｒ1 ）を測定値ＩQjから減算することにより欠陥電流予想値を得ることができる。
なお、欠陥電流予想値ＰQ1j は、ストローブ点での欠陥電流ＩDj，ＩD1と、平均値比Ｒj ，Ｒ1 とにより予測可能であり、静止電源電流の測定値の大小に依存しない値を得ることができる。
【００５６】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、例えば、複数のストローブ点での静止電源電流の平均値比Ｒj と、比率（ＩQ1／Ｒ1 ）と、４以上７以下の定数ｆとに基づき、上限のしきい値ＩQU＝（１＋ｆ×σR ）×ＩQ1／Ｒ1 を算出する。
測定値の平均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と、平均値比Ｒj の標準偏差に関連する（ｆ×σR ）とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合に静止電源電流ＩDDQ が分布する範囲を算出することができ、この範囲（ｆ×σR ×ＩQ1／Ｒ1 ）と比率（ＩQ1／Ｒ1 ）とを加算することにより上限のしきい値を得ることができる。
σR は、平均値比Ｒj とストローブ点の総数ｍとから算出可能であり、静止電源電流の測定値に依存しない値を得ることができる。
【００５７】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、例えば、複数のストローブ点での静止電源電流の平均値比Ｒj と、比率（ＩQ1／Ｒ1 ）と、４以上７以下の定数ｆとに基づき、下限のしきい値ＩQL＝（１−ｆ×σR ）×ＩQ1／Ｒ1 を算出する。
測定値の平均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と、平均値比Ｒj の標準偏差に関連する（ｆ×σR ）とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合に静止電源電流ＩDDQ が分布する範囲を算出することができ、この範囲（ｆ×σR ×ＩQ1／Ｒ1 ）を比率（ＩQ1／Ｒ1 ）から減算することにより下限のしきい値を得ることができる。
σR は、平均値比Ｒj とストローブ点の総数ｍとから算出可能であり、静止電源電流の測定値に依存しない値を得ることができる。
【００５８】
上記した本発明に係るＣＭＯＳ集積回路の解析方法では、複数のストローブ点での静止電源電流の平均値比Ｒj と、測定値ＩQjと、測定値の平均値Ｉq とに基づき、欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。
測定値の平均値Ｉq と平均値比Ｒj とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合の静止電源電流ＩDDQ の期待値を算出することができ、この期待値（Ｒj ×Ｉq ）を測定値ＩQjから減算することにより欠陥電流推定値を得ることができる。
負の値の欠陥電流推定値ＰDjの合計値ＰDSUMと、負の値の欠陥電流推定値ＰDjに対応するストローブ点についての平均値比Ｒj の合計値ＲSUM との比の絶対値｜ＰDSUM／ＲSUM ｜を算出することで、測定値の平均値とＦＥＴ漏れ電流の平均値との差を示す変分ΔＩq を得ることができる。
【００５９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００６０】
先ず、平均値比Ｒj およびその算出について述べる。
ｍ個のストローブでの各ＦＥＴ漏れ電流ＩTj（ｊ＝１〜ｍ）は、上式（３）により、次式（４）で表すことができる。
【００６１】
【数４】
0004406972.tif 000003
【００６２】
ここで、ＮNij ，ＮPij は、ストローブ番号ｊでのＮNi，ＮPi（ｉ＝１〜３）とする。なお、ＮNi，ＮPiは、上述したように、ケースＬi （ｉ＝１〜３）の漏れ電流が発生しているｎ型ＭＯＳＦＥＴ，ｐ型ＭＯＳＦＥＴの個数である。
ＦＥＴ漏れ電流ＩTjは、微細化に伴ってケースＬ3 が支配的になるため、次式（５−１）で表すことができ、ＦＥＴ漏れ電流ＩTjの平均値Ｉt は、次式（５−２）で表すことができる。
【００６３】
【数５】
0004406972.tif 000004
【００６４】
ここで、ｎN3は、上式（５−３）に示すように、全ストローブでの個数ＮN3j の平均値（平均個数）である。また、ｎP3は、上式（５−４）に示すように、全ストローブでの個数ＮP3j の平均値（平均個数）である。
【００６５】
平均値比Ｒj を、次式（６）で定義する。
この式（６）に、上式（５−２）を代入すると、次式（７）が得られる。
【００６６】
【数６】
Ｒj ＝ＩTj／Ｉt   …（６）
【００６７】
【数７】
0004406972.tif 000005
【００６８】
個数ＮN3j ，ＮP3j は、ＣＭＯＳ集積回路内のＭＯＳＦＥＴの全端子電圧により一義的に決まり、製造によるバラツキは関係しない。すなわち、ＣＭＯＳ集積回路の回路網の記述とテストパターンが同一ならば、前記ＣＭＯＳ集積回路の各々で同一の値となる。
この場合、平均個数ｎN3，ｎP3も、前記ＣＭＯＳ集積回路の各々で同一の値となる。
更に、ＦＥＴ漏れ電流ＩN3とＩP3の比が一定のときは、平均値比Ｒj はＦＥＴ漏れ電流の大小に関係なく、前記ＣＭＯＳ集積回路の各々で同一の値となる。
【００６９】
上式（６）から、ＦＥＴ漏れ電流ＩTjは、次式（８）で表される。
また、全ストローブについてのＦＥＴ漏れ電流の分散（σT ）2 は次式（９−１）で表され、標準偏差σT は次式（９−２）で表される。
【００７０】
【数８】
ＩTj＝Ｒj ×Ｉt   …（８）
【００７１】
【数９】
0004406972.tif 000006
【００７２】
上式（９−１）、（９−２）に式（８）を代入すると、次式（１０−１）、（１０−２）、（１０−３）が得られる。
【００７３】
【数１０】
0004406972.tif 000007
【００７４】
標準偏差σT は、ＦＥＴ漏れ電流の平均値Ｉt に正比例しており、比例係数σR は、ＦＥＴ漏れ電流ＩTjの大きさに依存しない。
【００７５】
平均値比Ｒj の誤差
基準となる平均値比（基準平均値比）Ｒj REF を、回路シミュレーション若しくはＦＥＴ漏れ電流シミュレーションから得ておき、または数個以上の良品のＣＭＯＳ集積回路での静止電源電流の測定値等から得ておき、前記平均値Ｉt が測定データから推定できる場合は、上式（８）からＦＥＴ漏れ電流ＩTjを算出することができる。
【００７６】
基準平均値比Ｒj REF の誤差率（推定誤差率）ＥRjを、次式（１１）により、定義する。
【００７７】
【数１１】
ＥRj＝（Ｒj REF ×Ｉt −ＩTj）／ＩTj  …（１１）
【００７８】
図７および図８は、基準平均値比の推定誤差率の分布を例示する分布図である。図６の３２個のＣＭＯＳ集積回路の平均値比Ｒj （ｊ＝１〜ｍ）を、各ストローブ点に応じて算出し、個数３２で平均して基準平均値比Ｒj REF を算出し、基準平均値比Ｒj REF の推定誤差率ＥRjを白丸でプロットしている。図中の１プロットは１ストローブ点に対応し、横軸にＦＥＴ漏れ電流（μＡ）を示し、縦軸に推定誤差率（％）を示している。
【００７９】
図７では、ＦＥＴ漏れ電流が約２９０μＡ〜約３６０μＡに分布し、図８では、ＦＥＴ漏れ電流が約５８μＡ〜約８０μＡに分布しており、分布の中心が異なるにも拘らず、推定誤差率ＥRjは±６％程度に収まっており、平均値Ｉt に依存せずに一定または略一定である。
【００８０】
なお、図６の分布図では、約７０μＡがピークとなっており、推定誤差は±４．２（＝７０×６％）μＡである。
この推定誤差は、静止電源電流ＩQ を測定する電流計の最大測定誤差ＥM である±６μＡ以内にある。
推定誤差率ＥRjが±ＥR の範囲内にある場合、または推定誤差率ＥRjの絶対値が最大となる最大誤差率をＥR とした場合に、（Ｒj REF −｜ＥR ｜）×Ｉt ≦ＩTj≦（Ｒj REF ＋｜ＥR ｜）×Ｉt が成立する。
なお、推定誤差とは別に、静止電源電流ＩDDQ を測定する測定部の電流計のレンジによって決まる測定誤差ＥM の絶対値と、推定誤差（ＥR ×Ｉt ）の絶対値とのうちで大きいほうを、判定基準の誤差である許容誤差Ｅとして使用する。
【００８１】
平均値法
ＦＥＴ漏れ電流ＩTjの平均値Ｉt を、欠陥電流を含む可能性のある静止電源電流ＩQ から推定する方法を示す。
上式（１）を、ストローブ番号ｊのストローブ点（ストローブ点ｊ）に適用すると、ストローブ点ｊに対応する測定値ＩQjは次式（１２−１）で表され、全ストローブ点での測定値ＩQjの平均値Ｉq は、次式（１２−２）で表され、更に次式（１２−３）で示されるΔＩq を得ることができる。
【００８２】
【数１２】
0004406972.tif 000008
【００８３】
ここで、ＩDk（ｋ＝１〜ｄ）は、ｍ個のストローブ点のうちｄ個のストローブ点での欠陥電流ＩD に順位を付したものである。
また、ΔＩq は、欠陥電流を点数ｍで平均化したものであり、上式（１２−２）に示すように、平均値Ｉq においてＦＥＴ漏れ電流の平均値Ｉt に上乗せされる変分とみなすことができる。
また、ＦＥＴ漏れ電流の平均値Ｉt は、次式（１３）で表すことができる。
【００８４】
【数１３】
Ｉt ＝Ｉq −ΔＩq   …（１３）
【００８５】
上式（８）に、上式（１３）を代入すると、ＩTj＝Ｒj ×（Ｉq −ΔＩq ）を得ることができ、この式を更に上式（２）に適用すると、次式（１４）を得ることができる。
【００８６】
【数１４】
ＩDj＝ＩQj−Ｒj ×（Ｉq −ΔＩq ）
＝ＩQj−Ｒj ×Ｉq ＋Ｒj ×ΔＩq   …（１４）
【００８７】
ここで、欠陥電流推定値ＰDjを、ＰDj＝ＩQj−Ｒj ×Ｉq と定義する。この欠陥電流推定値ＰDjは、予め算出された平均値比Ｒj と測定された静止電源電流ＩQ （測定値ＩQj）とから、ＣＭＯＳ集積回路の試験中に算出することができる。
【００８８】
上式（１４）から、欠陥電流推定値ＰDjについて次式（１５）を得ることができる。
【００８９】
【数１５】
0004406972.tif 000009
【００９０】
上式（１５）の右辺は、ストローブ点での欠陥電流と、定数Ｒj と、欠陥電流の合計値と、ストローブ点の総数ｍにのみ依存し、静止電源電流の測定値ＩQjおよび平均値Ｉq には依存していない。
欠陥電流推定値ＰDjは、ストローブ点ｊの時に欠陥電流ＩDjが存在する場合に、当該欠陥電流ＩDjよりも第２項分だけ小さくなる。
一方、ストローブ点ｊの時に欠陥電流が存在しない場合は、右辺の第２項分の負の値となり、そのストローブ点ｊ以外の時に欠陥電流が流れることを示す。
【００９１】
このように、欠陥電流推定値ＰDj＞Ｅである場合は、そのストローブ点ｊで欠陥電流の存在を意味し、欠陥電流推定値ＰDj＜−Ｅの場合は、そのストローブ点ｊ以外のストローブ時に欠陥電流が存在することを意味する。
ここで、比較に用いる許容誤差Ｅの値は、例えば、ＥR ×Ｉq の絶対値と最大測定誤差ＥM の絶対値のうち大きいほうの値 max（｜ＥR ×Ｉq ｜，｜ＥM ｜）とする。
【００９２】
ＣＭＯＳ集積回路が良品である条件は、全ストローブ点において、−Ｅ≦ＰDj≦Ｅとしてもよい。
しかしながら、全ストローブ点で同じ大きさの欠陥電流が存在する場合は、特例的に上式（１５）から、次式（１６）を得ることができる。なお、ＩDk＝ＩD とし、ｄ＝ｍとする。
【００９３】
【数１６】
ＰDj＝（１−Ｒj ）×ＩD   …（１６）
【００９４】
したがって、平均値比Ｒj が最小値Ｒs となるストローブ点ｓで、欠陥電流推定値ＰDjは最大となる。また、欠陥電流ＩD の最小値ＩD MIN は、次式（１７）で表すことができる。
【００９５】
【数１７】
ＩD MIN ＝Ｅ／（１−Ｒs ）  …（１７）
【００９６】
欠陥電流値
ＣＭＯＳ集積回路の試験で不良率が異常に上昇した場合や、品質を管理する場合に、欠陥電流値の検出が必要になることが多い。
上式（１５）において、負の値の欠陥電流推定値ＰDj、即ち欠陥電流が存在しないストローブ点ｈ（＝１〜ｇ）での欠陥電流推定値ＰDjの合計値ＰDSUMを求めると次式（１８−１）、（１８−２）、（１８−３）を得ることができる。
【００９７】
【数１８】
0004406972.tif 000010
【００９８】
上式（１８−３）の値は、前記ストローブ点ｈ（＝１〜ｇ）での平均値比Ｒh の合計値ＲSUM であって算出可能であり、従ってΔＩq も算出可能である。
ゆえに、欠陥電流推定値ＰDj＞０であるストローブ点ｋ（＝１〜ｄ）において、上式（１５）を用いて次式（１９）を得ることができ、欠陥電流ＩDkを算出することができる。
【００９９】
【数１９】
ＩDk＝ＰDk＋Ｒk ×ΔＩq   …（１９）
【０１００】
振幅比法
全ストローブ点のうち、平均値比Ｒj が最大値（最大平均値比）Ｒb となるストローブ点b での静止電源電流ＩQ の値をＩQbとし、平均値比Ｒj が最小値（最小平均値比）Ｒs となるストローブ点s での静止電源電流ＩQ の値をＩQsとする。
また、静止電源電流ＩQbはＦＥＴ漏れ電流ＩTbと欠陥電流ＩDbとを有し、静止電源電流ＩQsはＦＥＴ漏れ電流ＩTsと欠陥電流ＩDsとを有するものとする。
ストローブ点b ，s での静止電源電流ＩQb，ＩQsの振幅差と、平均値Ｉq との比である振幅比ＲSQは、次式（２０）で表される。
【０１０１】
【数２０】
ＲSQ＝（ＩQb−ＩQs）／Ｉq
＝｛（ＩTb＋ＩDb）−（ＩTs＋ＩDs）｝／Ｉq   …（２０）
【０１０２】
全ストローブ点で同じ欠陥電流ＩD が存在する場合における振幅比ＲSQは、次式（２１）で表される。
【０１０３】
【数２１】
ＲSQ＝｛（ＩTb＋ＩD ）−（ＩTs＋ＩD ）｝／Ｉq
＝（ＩTb−ＩTs）／（Ｉt ＋ＩD ）
＝（Ｒb −Ｒs ）×Ｉt ／（Ｉt ＋ＩD ）  …（２１）
【０１０４】
ＲST＝Ｒb −Ｒs と定義し、振幅比変動率ＰSTQ を、ＰSTQ ＝ＲST／ＲSQとおくと、この振幅比変動率ＰSTQ は試験中に算出可能であり、上式（２１）から次式（２２）を得ることができる。
【０１０５】
【数２２】
ＰSTQ ＝１＋ＩD ／Ｉt   …（２２）
【０１０６】
上式（２２）から、振幅比変動率ＰSTQ ＞１を、欠陥電流ＩD の存在を示す条件として用いることができ、ＣＭＯＳ集積回路を不良品として判定することができる。
一方、振幅比変動率ＰSTQ ≦１またはＰSTQ ＝１を、欠陥電流ＩD が存在しない条件として用いることができ、ＣＭＯＳ集積回路を良品として判定することができる。
上式（２２）に、Ｉt ＝Ｉq −ＩD を代入することで、次式（２３）を得ることができ、欠陥電流ＩD を求めることができる。
【０１０７】
【数２３】
ＩD ＝（１−１／ＰSTQ ）×Ｉq   …（２３）
【０１０８】
１点法
平均値法では、必要な判定誤差が得られるまで静止電源電流の測定値を平均化するので、ｍ個のストローブ点が必要である。
しかしながら、精度が低下するものの、ＦＥＴ漏れ電流ＩTjの平均値Ｉt を、静止電源電流ＩQ の１測定値から推察することができる。
【０１０９】
先ず、静止電源電流ＩQjと平均値比Ｒj との比率ＲQjを、ＲQj＝ＩQj／Ｒj として定める。
いま、ｊ＝１である最初のストローブ点で１点法を実施する場合、次式（２４）を得ることができる。なお、比率ＲQ1は、測定値ＩQjの平均値Ｉq の予想値に相当する。
【０１１０】
【数２４】
ＲQ1＝ＩQ1／Ｒ1 
＝（ＩT1＋ＩD1）／Ｒ1 
＝（ＩT1／Ｒ1 ）＋（ＩD1／Ｒ1 ）  …（２４）
【０１１１】
ここで、Ｉt ＝ＩT1／Ｒ1 であるので、上式（２４）から次式（２５）を得ることができる。
【０１１２】
【数２５】
Ｉt ＝ＲQ1−ＩD1／Ｒ1   …（２５）
【０１１３】
さらに、ＩQj＝ＩTj＋ＩDjであるので、上式（２５）から次式（２６）を得ることができる。
【０１１４】
【数２６】
ＩDj＝ＩQj−ＩTj
＝ＩQj−Ｒj ×Ｉt
＝ＩQj−Ｒj ×（ＲQ1−ＩD1／Ｒ1 ）
＝ＩQj−Ｒj ×ＲQ1＋Ｒj ×（ＩD1／Ｒ1 ）  …（２６）
【０１１５】
ここで、欠陥電流予想値ＰQ1j を、ＰQ1j ＝ＩQj−Ｒj ×ＲQ1と定義すると、上式（２６）から次式（２７）を得ることができる。
【０１１６】
【数２７】
ＰQ1j ＝ＩQj−Ｒj ×ＲQ1
＝ＩDj−Ｒj ×（ＩD1／Ｒ1 ）  …（２７）
【０１１７】
上式（２７）により、欠陥電流予想値ＰQ1j は、ストローブ点ｊでの欠陥電流ＩDjと、最初のストローブ点での欠陥電流ＩD1と、最初のストローブ点での平均値比Ｒ1 と、平均値比Ｒj とにのみ依存しており、静止電源電流の測定値やその平均値Ｉq に依存しない値となる。
ここで、欠陥電流ＩD1＝０である場合は、ストローブ点ｊでの欠陥電流の検出条件は、ＰQ1j ＞Ｅである。
欠陥電流ＩD1≠０である場合は、ＰQ1j ＞Ｅの場合に、当該ストローブ点ｊで欠陥電流ＩDjが存在していることになる。
ＰQ1j ＜−Ｅの場合は、当該ストローブ点ｊ以外のストローブ点で欠陥電流ＩDjが存在していることになる。
なお、比較に用いる許容誤差Ｅは、ＥR ×ＲQ1の絶対値と、最大測定誤差ＥM の絶対値のうち、大きいほうの値 max（｜ＥR ×ＲQ1｜，｜ＥM ｜）とする。
【０１１８】
上下限法
図５に示すように、ＦＥＴ漏れ電流が正規分布または正規分布に類似した分布をする場合に、各ＦＥＴ漏れ電流ＩTjは、平均値Ｉt から標準偏差σT の約５倍内または約６倍内にある。そこで、これを利用してＣＭＯＳ集積回路の良否判定を行うことができる。
この上下限法では、上限のしきい値ＩQUおよび下限のしきい値ＩQLを、上式（１０−３）の比例係数σR を用いて、次式（２８−１）、（２８−２）に示すように設定する。
【０１１９】
【数２８】
ＩQU＝（１＋６σR ）×ＲQ1
＝（１＋６σR ）×ＩQ1／Ｒ1   …（２８−１）
ＩQL＝（１−６σR ）×ＲQ1
＝（１−６σR ）×ＩQ1／Ｒ1   …（２８−２）
【０１２０】
この上下限法では、最初のストローブ点での測定値に基づき、上限のしきい値ＩQUおよび下限のしきい値ＩQLを設定して高速に試験を行うことができる。
しかしながら、最下限のＦＥＴ漏れ電流を有するＣＭＯＳ集積回路に存在する欠陥電流であって、上下限幅（ＩQU−ＩQL）以下の欠陥電流の検出が困難なため、上下限の幅が狭い場合に有効である。
【０１２１】
試験装置
図９は、本発明に係るＣＭＯＳ集積回路の試験方法を行う試験装置の構成を示す概略的なブロック構成図である。
この試験装置１００は、制御部２１と、信号駆動部３１と、測定部３２と、測定ＩDDQ テーブル用メモリ４１と、平均値比テーブル用メモリ４２と、良否判定部４３と、出力部４４と、第１〜第３のメモリ１１〜１３とを有する。
【０１２２】
第１のメモリ１１は、ＩDDQ 試験に使用されるテストパターンＴＰを示す情報であるテストパターン情報と、測定点であるストローブ点を示す情報であるストローブ情報とを記憶する。
第２のメモリ１２は、試験前にＦＥＴ漏れ電流シミュレーションを行って求めた平均値比Ｒj （Ｒj REF ）の情報を記憶し、または数個以上の良品のＣＭＯＳ集積回路の静止電源電流ＩQ を測定した測定値ＩQjから求めた平均値比Ｒj （Ｒj REF ）の情報を記憶する。
第３のメモリ１３は、第２のメモリ１２に記憶された平均値比Ｒj （Ｒj REF ）に対応する推定誤差または推定誤差率ＥRjを示す情報と、測定部３２の最大測定誤差ＥM を示す情報とを記憶する。
【０１２３】
制御部２１は、試験装置１００の全体の制御を司るコントローラである。
この制御部２１は、第１のメモリ１１からテストパターンを示す情報とストローブ点を示す情報とが供給され、第２のメモリ１２から平均値比を示す情報が供給され、第３のメモリ１３から推定誤差または推定誤差率ＥRjを示す情報と最大測定誤差ＥM を示す情報が供給される。
【０１２４】
制御部２１は、テストパターンを示す情報とストローブ点を示す情報とを信号駆動部３１に供給する。
また、制御部２１は、平均値比を示す情報を平均値比テーブルに変換して平均値比テーブル用メモリ４２に供給する。
また、制御部２１は、推定誤差または推定誤差率ＥRjを示す情報と、測定部３２の最大測定誤差ＥM を示す情報とを良否判定部４３に供給する。
【０１２５】
信号駆動部３１は、制御部２１の制御下で、所定のテストパターンのテスト信号を試験対象のＣＭＯＳ集積回路５０に印加する。
また、信号駆動部３１は、テスト信号を印加している場合に、ストローブ点を示すタイミング信号（ストローブパルス）を測定部３２に供給する。
【０１２６】
測定部３２は、ＣＭＯＳ集積回路５０の静止電源電流ＩQ をストローブパルスに応じて測定し、その測定値ＩQjを測定ＩDDQ テーブルに変換して測定ＩDDQ テーブル用メモリ４１に供給して保存させる。
測定ＩDDQ テーブル用メモリ４１および平均値比用メモリ４２は、ストローブ番号ｊの指定により、高速に読出し可能なメモリで構成されている。
【０１２７】
制御部２１は、全ストローブ点での測定値ＩQjの保存または所定のストローブ点での測定値ＩQjの保存が終了した場合に、良否判定部４３を起動する。
良否判定部４３は、平均値比Ｒj （Ｒj REF ）および測定値ＩQj等に基づいてＣＭＯＳ集積回路５０の良否判定を行い、測定結果、判定結果、各種算出結果等を示す判定信号を出力部４４に出力する。
【０１２８】
出力部４４は、表示装置、印刷装置等の出力装置を有し、良否判定部４３からの判定信号に基づき、測定結果、判定結果、各種算出結果等を表示画面に表示して出力し、または印刷媒体に印刷して出力する。
出力部４４をコンピュータディスプレイで構成し、制御部２１、測定ＩDDQ テーブル用メモリ４１、平均値比テーブル用メモリ４２、および良否判定部４３をコンピュータまたはマイクロコンピュータで構成してもよく、制御部２１と良否判定部４３とを一体に設けてもよい。
【０１２９】
試験装置１００の動作
次に、試験装置１００が実施するＣＭＯＳ集積回路の試験方法について説明する。
図１０〜図１３は、試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、平均値法に関する試験方法である。
試験装置１００は、所定数のサンプルのＣＭＯＳ集積回路について、基準平均値比Ｒj REF およびその誤差率（推定誤差率）ＥRjを予め算出しており、また最大測定誤差ＥM を予め検知しているものとする。また、試験に際して、基準平均値比Ｒj REF を平均値比Ｒj として用いる。
【０１３０】
先ず、スタート時では変数ｊの値はｊ＝１に初期設定されており、ステップＳ１に進む。
ステップＳ１では、信号駆動部３１は所定のテストパターンのテスト信号をＣＭＯＳ集積回路５０に印加し、測定部３２はストローブ点ｊでの静止電源電流を測定して測定値ＩQjを得る。
【０１３１】
ステップＳ２では、制御部２１は、予定された全ストローブ点ｊ（＝１〜ｍ）での静止電源電流の測定が終了したか否かを判定する。
予定された測定が終了した場合は、測定値ＩQjはテーブル用メモリ４１に保持されて良否判定部４３に供給され、ステップＳ４に進む。
予定された測定が終了していない場合は、ステップＳ３に進み、ｊの値をインクリメントして１だけ増加し、ステップＳ１に戻り、次の測定を行う。
【０１３２】
ステップＳ４では、良否判定部４３は、各ストローブ点でＣＭＯＳ集積回路５０から得られた複数の測定値ＩQj（ｊ＝１〜ｍ）の平均値Ｉq を算出する。
平均値Ｉq ＝（ＩQ1＋ＩQ2＋…＋ＩQm）／ｍである。なお、例えば、ｍ＞２とし、一例としてｍの値を８００程度としてもよい。
但し、全測定値ＩQjを平均せずに、先頭のｎ個のストローブ点での測定値の平均値により、代表させてもよい。例えば、ｎを２よりも大きい整数とし、ｎ＜ｍで、Ｉq ＝（ＩQ1＋ＩQ2＋…＋ＩQn）／ｎとする。
【０１３３】
ステップＳ５では、良否判定部４３は、各ストローブ点ｊ（ｊ＝１〜ｍ）について、対応する欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。
ステップＳ６では、良否判定部４３は、許容誤差Ｅを算出する。許容誤差Ｅは、推定誤差率ＥR ×Ｉq の絶対値と最大測定誤差ＥM の絶対値のうち大きいほうの値とする。
ステップＳ７では、良否判定部４３は、変数ｊをセットしてｊ＝１にする。
【０１３４】
ステップＳ８では、良否判定部４３は、欠陥電流推定値ＰDjと許容誤差Ｅとを比較する。
ＰDj＞Ｅである場合は、ステップＳ９に進み、良否判定部４３は当該ストローブ点ｊにおいて欠陥電流が存在することを検出し、試験対象のＣＭＯＳ集積回路５０が不良品であると判定し、出力部４４は判定結果等を出力し、試験を終了する。なお、全ストローブ点について、欠陥電流の有無の判定を行う構成としてもよい。
ＰDj＞Ｅでない場合は、ステップＳ１０に進む。
【０１３５】
ステップＳ１０では、良否判定部４３は、欠陥電流推定値ＰDjと−Ｅとを比較する。
ＰDj＜−Ｅである場合は、ステップＳ１１に進み、良否判定部４３は当該ストローブ点ｊ以外のストローブ点に欠陥電流が存在することを検出し、試験対象のＣＭＯＳ集積回路５０を不良品と判定し、出力部４４は判定結果等を出力し、試験を終了する。なお、全ストローブ点について、欠陥電流の有無を判定する構成としてもよい。
ＰDj＜−Ｅでない場合は、ステップＳ１２に進む。
【０１３６】
ステップＳ１２では、良否判定部４３は、全ストローブ点について、欠陥電流推定値ＰDjの比較が終了したか否かを判定する。
比較が終了していない場合は、ステップＳ１３に進み、変数ｊの値をインクリメントして１だけ増加させ、ステップＳ８に戻り、次の比較を行う。
比較が終了した場合は、ステップＳ１４に進む。
【０１３７】
ステップＳ１４では、振幅比変動率ＰSTQ を算出する。ＰSTQ ＝Ｉq ×（Ｒb −Ｒs ）／（ＩQb−ＩQs）である。
なお、平均値比Ｒb は平均値比Ｒj の最大値であり、このときのストローブ点b での測定値がＩQbである。
また、平均値比Ｒs は平均値比Ｒj の最小値であり、このときのストローブ点s での測定値がＩQsである。
【０１３８】
ステップＳ１５では、良否判定部４３は、振幅比変動率ＰSTQ が１よりも大きいか否かを判定する。
ＰSTQ ＞１である場合は、全ストローブ点ｊ（＝１〜ｍ）で欠陥電流が存在することを検出し、試験対象のＣＭＯＳ集積回路５０を不良品であると判定し、出力部４４は判定結果等を出力し、試験を終了する。
ＰSTQ ＞１でない場合は、ステップＳ１７に進み、試験対象のＣＭＯＳ集積回路５０を良品であると判定し、出力部４４は判定結果等を出力し、試験を終了する。
【０１３９】
次に、ＣＭＯＳ集積回路の解析方法を説明する。
図１３〜図１５は、試験装置１００が実施するＣＭＯＳ集積回路の解析方法を例示する概略的なフローチャートであり、平均値法に関する解析方法である。
【０１４０】
先ず、スタート時では変数ｊの値はｊ＝１に初期設定されており、ステップＳ２１に進む。
ステップＳ２１では、信号駆動部３１は所定のテストパターンのテスト信号をＣＭＯＳ集積回路５０に印加し、測定部３２はストローブ点ｊでの静止電源電流を測定して測定値ＩQjを得る。
【０１４１】
ステップＳ２２では、制御部２１は、予定された全ストローブ点ｊ（＝１〜ｍ）での静止電源電流の測定が終了したか否かを判定する。
予定された測定が終了した場合は、測定値ＩQjはテーブル用メモリ４１に保持されて良否判定部４３に供給され、ステップＳ２４に進む。
予定された測定が終了していない場合は、ステップＳ２３に進み、ｊの値をインクリメントして１だけ増加し、ステップＳ２１に戻り、次の測定を行う。
【０１４２】
ステップＳ２４では、良否判定部４３は、各ストローブ点でＣＭＯＳ集積回路５０から得られた複数の測定値ＩQj（ｊ＝１〜ｍ）の平均値Ｉq を算出する。
平均値Ｉq ＝（ＩQ1＋ＩQ2＋…＋ＩQm）／ｍである。なお、例えば、ｍ＞２とし、一例としてｍの値を８００程度としてもよい。
【０１４３】
ステップＳ２５では、良否判定部４３は、各ストローブ点ｊ（ｊ＝１〜ｍ）について、対応する欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。
ステップＳ２６では、良否判定部４３は、許容誤差Ｅを算出する。許容誤差Ｅは、推定誤差率ＥR ×Ｉq の絶対値と最大測定誤差ＥM の絶対値のうち大きいほの値とする。
【０１４４】
ステップＳ２７では、良否判定部４３は、欠陥電流推定値ＰDjが負の値になるようなストローブｈについて、欠陥電流推定値ＰDjの合計値ＰDSUMと平均値比Ｒj （Ｒj REF ）の合計値ＲSUM とを算出する。
ステップＳ２８では、良否判定部４３は、平均値Ｉq の変分ΔＩq を算出する。ΔＩq ＝−ＰDSUM／ＲSUM である。
【０１４５】
ステップＳ２９では、欠陥電流推定値ＰDjが許容誤差Ｅよりも大きい値となるストローブｋについて、第１の電流値ＩDkを算出する。第１の電流値ＩDk＝ＰDk＋Ｒk ×ΔＩq である。
【０１４６】
ステップＳ３０では、算出された第１の電流値ＩDkが許容誤差Ｅよりも大きい値をとるストローブ点ｋに、当該第１の電流値ＩDkが示す欠陥電流が存在することを検出し、欠陥電流の検出回数をカウントする。
【０１４７】
ステップＳ３１では、欠陥電流の検出回数が０回であるか否かを判定する。
検出回数が０回でない場合は、ステップＳ３６に進む。
検出回数が０回である場合は、ステップＳ３２に進み、第２の電流値ＩD を算出する。第２の電流値ＩD ＝（１−１／ＰSTQ ）×Ｉq である。
【０１４８】
ステップＳ３３では、第２の電流値ＩD が許容誤差Ｅよりも大きいか否かを判定する。
第２の電流値ＩD ＞Ｅである場合は、ステップＳ３４に進み、全ストローブ点において、第２の電流値ＩD が示す欠陥電流があることを検出する。
第２の電流値ＩD ＞Ｅでない場合は、ステップＳ３５に進み、全ストローブ点において欠陥電流がないことを検出する。
ステップＳ３６では、出力部４４は、ＣＭＯＳ集積回路５０の測定結果、欠陥電流値の算出結果等を表示出力または印刷出力する。
【０１４９】
図１６および図１７は、試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、１点法に関する試験方法である。
試験装置１００は、所定数のサンプルのＣＭＯＳ集積回路について、基準平均値比Ｒj REF および推定誤差率ＥRjを予め算出しており、また最大測定誤差ＥM を予め検知しているものとする。また、試験に際して、基準平均値比Ｒj REF を平均値比Ｒj として用いる。
【０１５０】
先ず、ステップＳ４１では、信号駆動部３１は所定のテストパターンのテスト信号をＣＭＯＳ集積回路５０に印加し、測定部３２はストローブ点１での静止電源電流を測定して測定値ＩQ1を得る。この測定値ＩQ1は、テーブル用メモリ４１に保持され、良否判定部４３に供給される。
【０１５１】
ステップＳ４２では、良否判定部４３は、測定値ＩQjの平均値Ｉq の予想値に相当する比率ＲQ1を算出する。比率ＲQ1＝ＩQ1／Ｒ1 である。また、変数ｊの値をｊ＝２に設定する。
ステップＳ４３では、良否判定部４３は、許容誤差Ｅを算出する。許容誤差Ｅは、推定誤差率ＥR ×ＲQ1の絶対値と最大測定誤差ＥM の絶対値のうち、大きいほうの値とする。
【０１５２】
ステップＳ４４では、信号駆動部３１は所定のテストパターンのテスト信号をＣＭＯＳ集積回路５０に印加し、測定部３２はストローブ点ｊ（ｊ＞１）での静止電源電流ＩQjを測定する。この測定値ＩQjは、テーブル用メモリ４１に保持され、良否判定部４３に供給される。
【０１５３】
ステップＳ４５では、良否判定部４３は、欠陥電流予想値ＰQ1j を算出する。欠陥電流予想値ＰQ1j ＝ＩQj−Ｒj ×ＲQ1である。
ステップＳ４６では、欠陥電流予想値ＰQ1j と許容誤差Ｅとを比較する。
ＰQ1j ＞Ｅである場合は、ステップＳ４７に進み、当該ストローブ点ｊで欠陥電流が存在することを検出し、試験対象のＣＭＯＳ集積回路５０を不良品として判定し、出力部４４は判定結果等を出力し、試験を終了する。なお、全ストローブ点について欠陥電流の有無の判定を行う構成としてもよい。
ＰQ1j ＞Ｅでない場合は、ステップＳ４８に進む。
【０１５４】
ステップＳ４８では、良否判定部４３は、欠陥電流予想値ＰQ1j と−Ｅとを比較する。
ＰQ1j ＜（−Ｅ）である場合は、ステップＳ４９に進み、当該ストローブ点ｊ以外のストローブ点で欠陥電流が存在するため、ＣＭＯＳ集積回路５０を不良品として判定し、出力部４４は判定結果等を出力し、試験を終了する。なお、全ストローブ点について欠陥電流の有無の判定を行う構成としてもよい。
ＰQ1j ＜（−Ｅ）でない場合は、ステップＳ５０に進む。
【０１５５】
ステップＳ５０では、制御部２１は、予定された全ストローブ点（ｊ＝１〜ｍ）での静止電源電流の測定が終了したか否かを判定する。
予定された測定が終了していない場合は、ステップＳ５１に進み、ｊの値をインクリメントして１だけ増加し、ステップＳ４４に戻り、次の測定を行う。
予定された測定が終了した場合は、ステップＳ５２に進み、出力部４４は、ＣＭＯＳ集積回路５０の良否判定結果、測定結果、各種演算結果等を表示出力または印刷出力する。例えば、全ストローブ点について−Ｅ≦ＰQ1j ≦Ｅである場合は、被試験素子のＣＭＯＳ集積回路５０を良品として良否判定部４３で判定し、判定結果を出力部４４で出力してもよい。
【０１５６】
図１８は、試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、１点法での上下限法に関する試験方法である。
試験装置１００は、所定数のサンプルのＣＭＯＳ集積回路について、基準平均値比Ｒj REF を予め算出しており、上式（１０−３）に示す比例係数σR を予め算出しているものとする。また、試験に際して、基準平均値比Ｒj REF を平均値比Ｒj として用いる。
【０１５７】
先ず、ステップＳ６１では、信号駆動部３１は所定のテストパターンのテスト信号をＣＭＯＳ集積回路５０に印加し、測定部３２はストローブ点１での静止電源電流を測定して測定値ＩQ1を得る。この測定値ＩQ1は、テーブル用メモリ４１に保持され、良否判定部４３に供給される。
【０１５８】
ステップＳ６２では、良否判定部４３は、測定値ＩQjの平均値Ｉq の予想値に相当する比率ＲQ1を算出する。比率ＲQ1＝ＩQ1／Ｒ1 である。また、変数ｊの値をｊ＝２に設定する。
【０１５９】
ステップＳ６３では、信号駆動部３１は所定のテストパターンのテスト信号をＣＭＯＳ集積回路５０に印加し、測定部３２はストローブ点ｊ（ｊ＞１）での静止電源電流を測定して測定値ＩQjを得る。この測定値ＩQjは、テーブル用メモリ４１に保持され、良否判定部４３に供給される。
【０１６０】
ステップＳ６４では、良否判定部４３は、上限のしきい値ＩQUと下限のしきい値ＩQLとを算出する。上限のしきい値ＩQU＝（１＋６σR ）×ＲQ1であり、下限のしきい値ＩQL＝（１−６σR ）×ＲQ1である。
【０１６１】
ステップＳ６５では、良否判定部４３は、測定値ＩQjと上限および下限のしきい値ＩQU，ＩQLとを比較する。
ＩQj＞ＩQU、または、ＩQj＜ＩQLが成立する場合は、ステップＳ６６に進み、良否判定部４３は当該ストローブ点ｊで欠陥電流が存在することを検出し、被試験素子のＣＭＯＳ集積回路５０を不良品であると判定し、出力部４４は判定結果等を出力し、試験を終了する。なお、全ストローブ点について欠陥電流の有無の判定を行う構成としてもよい。
ＩQj＞ＩQU、および、ＩQj＜ＩQLが成立しない場合は、すなわちＩQL≦ＩQj≦ＩQUである場合は、ステップＳ６７に進む。
【０１６２】
ステップＳ６７では、制御部２１は、予定された全ストローブ点（ｊ＝１〜ｍ）での静止電源電流の測定が終了したか否かを判定する。
予定された測定が終了していない場合は、ステップＳ６８に進み、変数ｊの値をインクリメントして１だけ増加させ、ステップＳ６３に戻り、次の測定を行う。
予定された測定が終了した場合は、ステップＳ６９に進み、出力部４４は、ＣＭＯＳ集積回路５０の良否判定結果、測定結果、各種演算結果等を表示出力または印刷出力する。例えば、全ストローブ点についてＩQL≦ＩQj≦ＩQUである場合は、良否判定部４３は被試験素子のＣＭＯＳ集積回路５０を良品として判定し、判定結果を出力部４４が出力する構成としてもよい。
【０１６３】
以上に説明したように、本発明に係るＣＭＯＳ集積回路の試験方法では、ＣＭＯＳ集積回路５０に対して試験用の特別な素子や構造物を追加する必要がなく、試験を行うことによるＣＭＯＳ集積回路５０の製造コストの上昇を抑えることができる。
また、汎用の論理テスタを用いて試験することができ、この点でもＣＭＯＳ集積回路５０の製造コストの上昇を抑えることができる。
また、実際に動作する実動作モードまたは出荷後の条件で試験を行うことができ、試験を行うことによる回路故障の発生を防止することができ、欠陥の見逃しを防止することができ、ＣＭＯＳ集積回路５０の出荷品の品質および信頼性を向上することができる。
【０１６４】
さらには、漏れ電流を低減させる方法の採用コストの関係から、ＩDDQ 試験をしなかったＣＭＯＳ集積回路に対して本発明に係る試験方法を実施することで、ＣＭＯＳ集積回路の出荷品の品質および信頼性を向上することができる。
また、静止電源電流ＩQ の良否判定用しきい値を下げて良否判定していた場合、本発明に係る試験方法により、良品を不良品として判定する割合を減らすことが可能である。
【０１６５】
また、有効ゲート長が約０．２５μｍ以下、例えば約０．２５μｍ〜約０．１μｍまたは約０．２５μｍ〜約０．０５μｍでのＩDDQ 試験に対して本発明に係る試験方法を適用することで、ＣＭＯＳ集積回路の品質を向上することが可能である。
また、高温試験のために静止電源電流ＩQ が大きく、ＩDDQ 試験ができなかったＣＭＯＳ集積回路、例えば有効ゲート長が０．５μｍ以上のＣＭＯＳ集積回路に対して適用することで、品質を向上することが可能である。
また、他のＦＥＴ漏れ電流の低減方法と併用することで、品質をいっそう向上することが可能である。
また、１測定点でＩDDQ 試験を実施するスタンバイ試験（スタンバイ電流試験）または数個の測定点でＩDDQ 試験を行う数点ＩDDQ 試験に対して、本発明に係る試験方法を適用してさらに多点でＩDDQ 試験を行うことで、品質をさらに向上することが可能である。
なお、上記実施の形態は本発明の例示であり、本発明は上記実施の形態に限定されない。
【０１６６】
【発明の効果】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、良品の前記ＣＭＯＳ集積回路について予め算出された前記複数のストローブ点での静止電源電流の平均値比と、前記静止電源電流の測定値の平均値とを用いるので、良品のＣＭＯＳ集積回路での静止電源電流の分布であって当該静止電源電流の平均値を基準とする分布を知ることができ、試験対象のＣＭＯＳ集積回路が良品である場合に前記測定値が採り得る範囲を、前記静止電源電流の平均値比と前記測定値の平均値とにより知ることが可能である。
【０１６７】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、例えば、複数のストローブ点での静止電源電流の平均値比Ｒj と、測定値ＩQjと、測定値の平均値Ｉq とに基づき、欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。
測定値の平均値Ｉq と平均値比Ｒj とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合の静止電源電流ＩDDQ の期待値を算出することができ、この期待値（Ｒj ×Ｉq ）を測定値ＩQjから減算することにより欠陥電流推定値を得ることができる。
なお、上述したように、欠陥電流推定値ＰDjが、ストローブ点ｊでの欠陥電流値ＩDjと、測定値の平均値Ｉq の算出に用いたストローブ点数と、平均値比Ｒj にのみ依存し、静止電源電流の測定値の大小に依存しない値を得ることができ、欠陥電流値ＩDjの正確な推定も可能である。
【０１６８】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、例えば、複数のストローブ点での静止電源電流の平均値比Ｒj と、測定値ＩQjと、比率（ＩQ1／Ｒ1 ）とに基づき、欠陥電流予想値ＰQ1j ＝ＩQj−Ｒj ×ＩQ1／Ｒ1 を算出する。
測定値の平均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と平均値比Ｒj とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合の静止電源電流ＩDDQ の期待値を算出することができ、この期待値（ＩQ1×Ｒj ／Ｒ1 ）を測定値ＩQjから減算することにより欠陥電流予想値を得ることができる。
なお、上述したように、欠陥電流予想値ＰQ1j は、ストローブ点での欠陥電流ＩD1，ＩDjと、平均値比Ｒ1 ，Ｒj にのみ依存し、静止電源電流の測定値の大小に依存しない値を得ることができる。
【０１６９】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、例えば、複数のストローブ点での静止電源電流の平均値比Ｒj と、比率（ＩQ1／Ｒ1 ）と、４以上７以下の定数ｆとに基づき、上限のしきい値ＩQU＝（１＋ｆ×σR ）×ＩQ1／Ｒ1 を算出する。
測定値の平均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と、平均値比Ｒj の標準偏差に関連する（ｆ×σR ）とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合に静止電源電流ＩDDQ が分布する範囲を算出することができ、この範囲（ｆ×σR ×ＩQ1／Ｒ1 ）と比率（ＩQ1／Ｒ1 ）とを加算することにより上限のしきい値を得ることができる。
σR は、平均値比Ｒj とストローブ点の総数ｍとから算出可能であり、上限のしきい値ＩQUは、静止電源電流の測定値の大小に拘らず、同じ式から予測可能である。
【０１７０】
上記した本発明に係るＣＭＯＳ集積回路の試験方法では、例えば、複数のストローブ点での静止電源電流の平均値比Ｒj と、比率（ＩQ1／Ｒ1 ）と、４以上７以下の定数ｆとに基づき、下限のしきい値ＩQL＝（１−ｆ×σR ）×ＩQ1／Ｒ1 を算出する。
測定値の平均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と、平均値比Ｒj の標準偏差に関連する（ｆ×σR ）とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合に静止電源電流ＩDDQ が分布する範囲を算出することができ、この範囲（ｆ×σR ×ＩQ1／Ｒ1 ）を比率（ＩQ1／Ｒ1 ）から減算することにより下限のしきい値を得ることができる。
σR は、平均値比Ｒj とストローブ点の総数ｍとから算出可能であり、下限のしきい値ＩQLは、静止電源電流の測定値の大小に拘らず、同じ式から予測可能である。
【０１７１】
上記した本発明に係るＣＭＯＳ集積回路の解析方法では、複数のストローブ点での静止電源電流の平均値比Ｒj と、測定値ＩQjと、測定値の平均値Ｉq とに基づき、欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。
測定値の平均値Ｉq と平均値比Ｒj とを乗算することで、試験対象のＣＭＯＳ集積回路が良品である場合の静止電源電流ＩDDQ の期待値を算出することができ、この期待値（Ｒj ×Ｉq ）を測定値ＩQjから減算することにより欠陥電流推定値を得ることができる。
負の値の欠陥電流推定値ＰDjの合計値ＰDSUMと、負の値の欠陥電流推定値ＰDjに対応するストローブ点についての平均値比Ｒj の合計値ＲSUM との比の絶対値｜ＰDSUM／ＲSUM ｜を算出することで、測定値の平均値とＦＥＴ漏れ電流の平均値との差を示す変分ΔＩq を得ることができる。
【０１７２】
以上に説明したように、本発明に係るＣＭＯＳ集積回路の試験方法および解析方法によれば、静止電源電流が大きくそのバラツキも大きいＣＭＯＳ集積回路でも、欠陥電流を検出可能であり、解析可能である。
【図面の簡単な説明】
【図１】２品種のＣＭＯＳ集積回路における最大ＩDDQ の相対度数分布を例示する分布図である。
【図２】ＭＯＳＦＥＴの漏れ電流の分類を示す説明図である。
【図３】ＣＭＯＳ集積回路の最大ＩDDQ の分布を例示する分布図である。
【図４】良品の２個のＣＭＯＳ集積回路におけるＦＥＴ漏れ電流の分布を示す説明図である。
【図５】図４のＣＭＯＳ集積回路の全ストローブにおけるＦＥＴ漏れ電流の相対度数分布を示す分布図である。
【図６】良品の３２個のＣＭＯＳ集積回路について、ＦＥＴ漏れ電流の相対度数分布を例示する分布図である。
【図７】基準平均値比の推定誤差率の分布の一例を示す分布図である。
【図８】基準平均値比の推定誤差率の分布の他の一例を示す分布図である。
【図９】本発明に係るＣＭＯＳ集積回路の試験方法を行う試験装置の構成を示す概略的なブロック構成図である。
【図１０】図９の試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、平均値法に関するフローチャートである。
【図１１】図１０に続いて、図９の試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、平均値法に関するフローチャートである。
【図１２】図１１に続いて、図９の試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、平均値法に関するフローチャートである。
【図１３】図９の試験装置１００が実施する解析方法を例示する概略的なフローチャートであり、平均値法に関するフローチャートである。
【図１４】図１３に続いて、図９の試験装置１００が実施する解析方法を例示する概略的なフローチャートであり、平均値法に関するフローチャートである。
【図１５】図１４に続いて、図９の試験装置１００が実施する解析方法を例示する概略的なフローチャートであり、平均値法に関するフローチャートである。
【図１６】図９の試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、１点法に関するフローチャートである。
【図１７】図１６に続いて、図９の試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、１点法に関するフローチャートである。
【図１８】図９の試験装置１００が実施する試験方法を例示する概略的なフローチャートであり、１点法での上下限法に関するフローチャートである。
【符号の説明】
１１…第１のメモリ、１２…第２のメモリ、１３…第３のメモリ、２１…制御部、３１…信号駆動部、３２…測定部、４１…測定ＩDDQ テーブル用メモリ、４２…平均値比テーブル用メモリ、４３…良否判定部、４４…出力部、５０…ＣＭＯＳ集積回路、１００…試験装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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