(57)【特許請求の範囲】
【請求項１】
半導体基板全面にプラズマ処理により窒化膜を形成する段階；
前記窒化膜上に ルテニウム膜を形成する段階；
前記ルテニウム膜上に非晶質TaON薄膜を形成する段階；
前記非晶質TaON薄膜を熱処理することにより結晶化させる段階及び
前記結晶化したTaON薄膜上に上部電極を形成する段階
を含み、
前記窒化膜の形成を、NH3ガスの流量を1〜900sccmとし、高周波電力を3〜900ワットとし、圧力を0.1〜２Torrに維持し、処理時間を2〜900秒としたプラズマ処理により行うことを特徴とする半導体メモリ素子のキャパシタの製造方法。
【請求項２】
前記ルテニウム膜の形成を、原料物質のtris（２,４−octanedionate）Ruを気相状態にし、半導体基板の温度を200℃〜350℃に維持し、反応ガスのＯ2の流量を2〜900sccmに維持し、反応炉の圧力を2mTorr〜 9Torrに維持して行う請求項１記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３】
前記非晶質TaON薄膜の形成を、原料物質のタンタルエチレート（Ta(OC2Ｈ5)5）を170〜190℃に維持した気化器で気相状態にし、0.1〜1.2Torrの圧力及び300〜400℃の温度を維持するとともに、10〜1000sccm流量でNH3ガスを供給したLPCVDチャンバー内で、NH3と前記原料物質から得られたTa化学蒸気との反応により、LPCVD方式で行う請求項１記載の半導体メモリ素子のキャパシタの製造方法。
【請求項４】
前記非晶質TaON薄膜を結晶化する前に、キャパシタの電気的特性を考慮して、後続熱工程として、300〜500℃でのＮ2Ｏプラズマ処理又はUV／Ｏ3処理を追加して行う請求項１記載の半導体メモリ素子のキャパシタの製造方法。
【請求項５】
前記非晶質TaON薄膜の結晶化を、Ｎ2ガスとＯ2とを利用した、500〜650℃でのRTP により行う請求項１記載の半導体メモリ素子のキャパシタの製造方法。
【請求項６】
前記結晶化したTaON薄膜上に、上部電極としてルテニウム膜又はTiN膜を形成する請求項１記載の半導体メモリ素子のキャパシタの製造方法。
【請求項７】
半導体基板上に形成された層間絶縁膜のコンタクトホール内に、プラグポリシリコン膜及びバリヤー金属膜としてのTi／TiN膜を順次埋め込んだ半導体基板を作製する段階；
前記半導体基板上にキャップオキシド膜を形成する段階；
キャパシタ領域を限定し(define)、層間絶縁膜とバリヤー金属膜が露出するように、前記キャップオキシド膜をパターニングする段階；
基板全面にプラズマ処理により窒化膜を形成する段階；
前記窒化膜上に下部電極用ルテニウム膜を形成する段階；
前記下部電極用ルテニウム膜と前記窒化膜を化学機械研磨した後、キャップオキシド膜を除去して下部電極を形成する段階；
前記下部電極上に非晶質TaON薄膜を形成する段階；
前記非晶質TaON薄膜をRTPにより結晶化させる段階及び
前記結晶化したTaON薄膜上に、上部電極としてルテニウム膜又はTiN膜を形成する段階
を含み、
前記パターニングされたキャップオキシド膜の上への窒化膜の形成を、NH3ガスの流量を1〜900sccmとし、高周波電力を3〜900ワットとし、圧力を0.1〜２torrに維持し、処理時間を2〜900秒としたプラズマ処理により行うことを特徴とする半導体メモリ素子のキャパシタの製造方法。
【請求項８】
前記下部電極用ルテニウム膜の形成を、原料物質のtris（２,４−octane dionate）Ruを気相状態にし、半導体基板の温度を200〜350℃に維持し、反応ガスのＯ2の流量を2〜900sccmに維持し、反応炉の圧力を2mTorr〜9Torrに維持して行う請求項７記載の半導体メモリ素子のキャパシタの製造方法。
【請求項９】
前記非晶質TaON薄膜の形成を、原料物質のタンタルエチレート（Ta(OC2H5)5）を170〜190℃に維持した気化器で気相状態にし、0.1〜1.2Torrの圧力及び300〜400℃の温度を維持するとともに、１０〜1000sccmの流量でNH3ガスを供給したLPCVDチャンバー内で、NH3と前記原料物質から得られたTa化学蒸気との反応により、LPCVD方式で行う請求項７記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１０】
前記非晶質TaON薄膜を結晶化する前に、キャパシタの電気的特性を考慮して、後続熱工程として、300〜500℃でのＮ2Ｏプラズマ処理又はUV／Ｏ3処理を追加して行う請求項７記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１１】
前記非晶質TaON薄膜の結晶化を、Ｎ2ガスとＯ2とを利用した、500〜650℃でのRTPにより行う請求項７記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１２】
前記結晶化したTaON薄膜上に、上部電極としてルテニウム膜又はTiN膜を形成する請求項７記載の半導体メモリ素子のキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子のキャパシタ製造方法に関し、より具体的には、キャパシタンスを増大させながらもリーク電流を防止することができる半導体メモリ素子のキャパシタの製造方法に関するものである。
【０００２】
【従来の技術】
最近半導体製造技術の発達とともに、メモリ素子の需要が急増している。半導体素子において、データ貯蔵手段に利用されるキャパシタのキャパシタンスは、電極の面積、電極間の距離及び両電極の間に挿入される誘電膜の誘電率に依存する。
【０００３】
ところが、半導体装置が高集積化されるに従い半導体装置のキャパシタ形成領域が減少し、その結果キャパシタの電極面積が小さくなり、キャパシタの静電容量が減少する。
【０００４】
このことから、従来の発明では金属膜−誘電膜−金属膜（MIM）のキャパシタ構造においては、下部電極としてルテニウム膜を蒸着し、その上に高誘電率を有するTaON膜を蒸着し、該誘電膜上に金属膜を蒸着することにより、TaONキャパシタの静電容量を最大化している。
【０００５】
図１及び図２は、従来の半導体メモリ素子のキャパシタの製造方法を説明するための工程断面図である。
【０００６】
従来の半導体素子のキャパシタの製造方法によると、図１に示すようにモストランジスタ（未図示）が備えられ、接合領域（未図示）のうち何れか一つを露出させるコンタクトホールを有する層間絶縁膜（４）上に、プラグポリシリコン膜（５）とバリヤー金属膜としてのTi／TiN膜（６）を順次埋め込んだ半導体基板（未図示）を作製する。
【０００７】
その次に、前記結果物上にシリンダ構造形のキャパシタを形成するためキャップオキシド膜を蒸着する。
【０００８】
次いで、キャパシタ領域を限定し(define)、層間絶縁膜（４）とバリヤー金属膜（６）が露出するように、前記キャップオキシド膜をパターニングする。
【０００９】
その次に、前記パターニングされたキャップオキシド膜（７）の全面に下部電極用ルテニウム膜（８）を蒸着する。このとき、前記下部電極用ルテニウム膜（８）は、公知の方式によりCVD（chemical vapor deposition）方法で蒸着する。
【００１０】
次いで、図２に示すように、前記ルテニウム膜（８）をキャップオキシド膜（７）が露出するように化学機械研磨した後、キャップオキシド膜を除去してシリンダ構造のルテニウム膜（８ａ）を下部電極として形成し、前記シリンダ構造のルテニウム膜（８ａ）上に誘電率の優れたTaON薄膜（９）を形成し、前記TaON薄膜（９）上に上部電極（１０）を形成することにより、半導体メモリ素子のキャパシタを完成させる。
【００１１】
しかし、従来の半導体メモリ素子のキャパシタの製造方法においては次のような問題点がある。
【００１２】
従来技術では、前記のような金属膜を下部電極として用いる場合、下部電極の膜質及びステップカバレッジ（step coverage）によって、リーク電流の特性を改善させることができる。
【００１３】
しかし、前記CVD方法でルテニウム膜を形成する場合、オキシド膜上の成膜速度が非常に遅いだけでなく、下部構造になるに従い部分的にルテニウム膜の形成が不均一になってステップカバレッジが不良になる可能性があり、TaON薄膜キャパシタの電気的特性が低下する。
【００１４】
【発明が解決しようとする課題】
ここに、本発明は前記の問題点を解決するため考案されたものであり、下部電極のステップカバレッジを向上させることにより、キャパシタの電気的特性を向上させることができる半導体メモリ素子のキャパシタの製造方法を提供することにその主目的がある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明者らは研究を重ね、下部電極としてのルテニウム膜の形成前に、その下部層を窒化して均一な膜厚の窒化膜を形成しておくことにより、ルテニウム膜のステップカバレッジを改善できることを見出し、本発明を完成させた。
【００１６】
前記知見に基づき、本発明は、半導体基板全面にプラズマ処理により窒化膜を形成する段階； 前記窒化膜上に ルテニウム膜を形成する段階；前記ルテニウム膜上に非晶質TaON薄膜を形成する段階；前記非晶質TaON薄膜を熱処理することにより結晶化させる段階及び前記結晶化したTaON薄膜上に上部電極を形成する段階 を含み、前記窒化膜の形成を、NH3ガスの流量を1〜900sccmとし、高周波電力を3〜900ワットとし、圧力を0.1〜２Torrに維持し、処理時間を2〜900秒としたプラズマ処理により行うことを特徴とする半導体メモリ素子のキャパシタの製造方法を提供する。
【００１８】
また、本発明は、半導体基板上に形成された層間絶縁膜のコンタクトホール内に、プラグポリシリコン膜及びバリヤー金属膜としてのTi／TiN膜を順次埋め込んだ半導体基板を作製する段階；前記半導体基板上にキャップオキシド膜を形成する段階；キャパシタ領域を限定し層間絶縁膜とバリヤー金属膜が露出するように、前記キャップオキシド膜をパターニングする段階；基板全面にプラズマ処理により窒化膜を形成する段階；前記窒化膜上に下部電極用ルテニウム膜を形成する段階；前記下部電極用ルテニウム膜と前記窒化膜を化学機械研磨した後、キャップオキシド膜を除去して下部電極を形成する段階；前記下部電極上に非晶質TaON薄膜を形成する段階；前記非晶質TaON薄膜をRTPにより結晶化させる段階及び前記結晶化したTaON薄膜上に、上部電極としてルテニウム膜又はTiN膜を形成する段階を含み、前記パターニングされたキャップオキシド膜の上への窒化膜の形成を、NH3ガスの流量を1〜900sccmとし、高周波電力を3〜900ワットとし、圧力を0.1〜２torrに維持し、処理時間を2〜900秒としたプラズマ処理により行うことを特徴とする半導体メモリ素子のキャパシタの製造方法を提供する。
【００２０】
【発明の実施の形態】
以下、本発明に係る半導体メモリ素子のキャパシタ製造方法を添付の図面を参照しながら詳しく説明する。
【００２１】
図３乃至図７は、本発明に係る半導体メモリ素子のキャパシタ製造方法の１実施形態を説明するための工程断面図である。
【００２２】
本発明方法を実施するにあたっては、図３に示すように、モストランジスタ（未図示）が備えられた半導体基板（未図示）上にモストランジスタの接合領域のうち何れか一つを露出させるコンタクトホール（未図示）を有する層間絶縁膜（１４）を形成する。
【００２３】
その次に、前記層間絶縁膜（１４）のコンタクトホール上にポリシリコン膜を形成した後、化学機械研磨（CMP）工程を利用し前記ポリシリコン膜を、層間絶縁膜（１４）が露出するように研磨してプラグポリシリコン膜（１５）を形成する。
【００２４】
次いで、前記プラグポリシリコン膜（１５）の表面を、HF溶液やバッファオキシドエッチング剤を利用してエッチバックを行うことにより自然酸化膜を除去し、前記エッチバックされたポリシリコン膜（１５）上にバリヤー金属膜としてのTi／TiN膜（１６）を形成する。
【００２５】
その次に、前記層間絶縁膜（１４）が露出するまでバリヤー金属膜（１６）をCMP又はエッチバックする。
【００２６】
次いで、シリンダ構造のキャパシタを形成するため、全体構造の上面にキャップオキシド膜を形成する。
【００２７】
その次に、シリンダ形のキャパシタ領域を限定し(define)、層間絶縁膜（１４）とバリヤー金属膜（１６）が露出するように、キャップオキシド膜をパターニングして、パターニングされたキャップオキシド膜（１７）を形成する。
【００２８】
次いで、図４に示すように、下部電極として金属膜を用いる場合、該下部電極の膜質及びステップカバレッジ（step coverage）によってリーク電流の特性を改善するため、下部電極の蒸着前に、NH3ガスによるプラズマを励起させることにより、窒化処理して半導体基板全面に均一な薄膜の窒化膜（１８）を形成する。
【００２９】
このとき、NH3ガスの流量を1〜900sccm、より好ましくは3〜880sccm程度、さらにより好ましくは5〜850sccm程度とし、高周波電力を3〜900ワット、より好ましくは5〜850ワット程度、さらにより好ましくは10〜800ワット程度とし、圧力を0.1〜２torr程度、より好ましくは0.13〜1.95torr程度、さらにより好ましくは0.15〜1.90torr程度に維持し、処理時間を2〜900秒、より好ましくは4〜800秒程度、さらにより好ましくは6  〜750秒程度として窒化膜（１８）を形成する。
【００３０】
その次に、図５に示すように、前記窒化膜（１８）上に下部電極用ルテニウム膜（１９）を蒸着する。このとき、原料物質のtris（２,４−octane  dionate）Ruを気相状態にし、半導体基板の温度を200℃〜350℃程度、より好ましくは230 〜330℃程度、さらにより好ましくは240〜320℃程度に維持し、反応ガスのＯ2の流量を2〜900sccm、より好ましくは4〜850sccm程度、さらにより好ましくは6〜800sccm程度に維持し、反応炉の圧力を2 mTorr 〜9Torr、好ましくは4 mTorr〜8.5Torr 程度、より好ましくは5mTorr〜8Torr 程度に維持してルテニウム膜（１９）を形成する。
【００３１】
次いで、図６に示すように、前記ルテニウム膜（１９）と窒化膜（１８）をキャップオキシド膜（１７）が露出するまで化学機械研磨した後、キャップオキシド膜（１７）を除去してシリンダ構造のルテニウム膜（１９ａ）を下部電極として形成する。
【００３２】
その次に、前記シリンダ構造のルテニウム膜（１９ａ）上に誘電率の優れた非晶質TaON薄膜（２０）を形成する。
【００３３】
このとき、前記非晶質TaON薄膜（２０）は化学気相成長方式、例えばPCVD方式により形成するが、原料物質のタンタルエチレート（Ta(OC2H5)5）を170〜190℃程度、より好ましくは173〜187℃程度、さらにより好ましくは175〜185℃程度に維持した気化器で気相状態にし、0.1〜1.2Torr程度、より好ましくは0.13〜1.19  Torr程度、さらにより好ましくは0.15〜1.16Torr程度の圧力及び300〜400℃程度、より好ましくは310〜390℃程度、さらにより好ましくは330〜385℃程度の温度を維持するとともに、NH3ガスを供給したLPCVDチャンバー内で、10〜1000sccm程度、より好ましくは15〜950sccm程度、さらにより好ましくは20〜900sccm程度の流量のNH3と前記原料物質から得られたTa化学蒸気との反応により形成する。
【００３４】
次いで、キャパシタの電気的特性を考慮して、後続熱工程として、300〜500℃程度、より好ましくは330〜480  ℃程度、さらにより好ましくは350〜450  ℃程度でのＮ2Ｏプラズマ処理又はUV／Ｏ3処理を行う。
【００３５】
その次に、図７に示すように、前記非晶質TaON薄膜（２０）に、Ｎ2ガスとＯ2とを利用した、500〜650℃程度、より好ましくは530〜620℃程度、さらにより好ましくは550  〜610℃程度でのRTPを行い、結晶化したTaON薄膜（２０ａ）を形成する。
【００３６】
その次に、前記結晶化したTaON薄膜（２０ａ）上に、上部電極（２１）として好ましくは金属膜のルテニウム膜又はTiN膜を 形成 する。
【００３７】
以上、本発明の１実施形態を説明したが、本発明はその要旨を外れない範囲で多様に変更して行うことができる。
【００３８】
【発明の効果】
前記説明したように、本発明に係る半導体メモリ素子のキャパシタの製造方法によると、金属膜を下部電極として用いる場合において、該下部電極の膜質及びステップカバレッジ、即ち蒸着状態によってリーク電流の特性を改善するため、下部電極としてのルテニウム膜の蒸着前に、その下部層を、NH3ガスのプラズマを励起させて窒化処理することにより、均一な薄膜の窒化膜を形成し、その上にルテニウム膜を蒸着する。
【００３９】
この結果、前記均一な窒化膜により下部電極のルテニウム膜のステップカバレッジを改善し、TaON薄膜キャパシタの電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子のキャパシタの製造方法を説明するための１工程断面図である。
【図２】従来の半導体メモリ素子のキャパシタの製造方法を説明するための他の工程断面図である。
【図３】本発明に係る半導体メモリ素子のキャパシタの製造方法を説明するための１工程断面図である。
【図４】本発明に係る半導体メモリ素子のキャパシタの製造方法を説明するための他の工程断面図である。
【図５】本発明に係る半導体メモリ素子のキャパシタの製造方法を説明するためのさらに他の工程断面図である。
【図６】本発明に係る半導体メモリ素子のキャパシタの製造方法を説明するためのさらに他の工程断面図である。
【図７】本発明に係る半導体メモリ素子のキャパシタの製造方法を説明するためのさらに他の工程断面図である。
【符号の説明】
４  層間絶縁膜
５  プラグポリシリコン膜
６  バリヤー金属膜
７  パターニングされたキャップオキシド膜
８  ルテニウム膜
８ａ  下部電極（シリンダ構造のルテニウム膜）
９  ＴａＯＮ膜
１０  上部電極
１４  層間絶縁膜
１５  プラグポリシリコン膜
１６  バリヤー金属膜
１７  キャップオキシド膜
１８  窒化膜
１９  ルテニウム膜
１９ａ  下部電極（シリンダ構造のルテニウム膜）
２０  非晶質TaON薄膜
２０ａ  結晶化ＴａＯＮ膜
２１  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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