(57)【特許請求の範囲】
【請求項１】
各々が磁気的に情報を記憶する複数の磁性記憶素子と、
前記複数の磁性記憶素子の各々に接続された複数のビット線と、
前記複数の磁性記憶素子の各々の近傍に対応して配置され、その各々に磁界を印加して前記情報を書き込むために利用される複数の書き込み用ワード線と、
第１の端子と第２の端子とを備えたスイッチであって、前記第１の端子は、前記第２の端子に電流を流すか否かを決定するために利用される単一の読み込み用ワード線に接続され、前記第２の端子は、前記複数の磁性記憶素子の各々に接続されたスイッチと
を備えた、磁気ランダムアクセスメモリへの情報書き込み方法であって、
前記複数の磁性記憶素子のうちの対象磁性記憶素子への前記情報の書き込みは、
前記対象磁性記憶素子に対応する対象ビット線にビット線書き込み電流を流すステップと、
前記対象ビット線以外の少なくとも１つのビット線に電流を流すステップと、
前記複数の書き込み用ワード線のうち対象磁性記憶素子に対応する対象書き込み用ワード線にワード線書き込み電流を流すステップと、
前記ビット線書き込み電流および前記ワード線書き込み電流により発生した前記磁界により、前記対象磁性記憶素子の磁化の方向を前記情報に対応する方向へ変化させるステップと、
を含む、磁気ランダムアクセスメモリへの情報書き込み方法。
【請求項２】
前記少なくとも１つのビット線に流す電流は、前記ビット線書き込み電流より小さい電流である、請求項１に記載の磁気ランダムアクセスメモリへの情報書き込み方法。
【請求項３】
前記少なくとも１つのビット線に電流を流すステップは、前記少なくとも１つのビット線と前記対象ビット線との位置関係に応じて、電流を流す方向を変化させるステップである、請求項１に記載の情報書き込み方法。
【請求項４】
前記少なくとも１つのビット線に電流を流すステップは、前記少なくとも１つのビット線が前記対象ビット線より上に位置する場合には前記対象ビット線と同じ方向に電流を流し、前記少なくとも１つのビット線が前記対象ビット線より下に位置する場合には前記対象ビット線と逆方向に電流を流すステップである、請求項３に記載の情報書き込み方法。
【請求項５】
Ｎ個の前記磁性記憶素子を用いてＮ桁の２進数を表すよう前記情報を記録する、請求項１に記載の情報書き込み方法。
【請求項６】
半導体基板上に形成され、各々が磁気的に情報を記憶する第１および第２の磁性記憶素子と、
前記第１および第２の磁性記憶素子の各々の一方の端子に接続された第１および第２のビット線と、
前記第１および第２の磁性記憶素子の各々の近傍に対応して配置され、その各々に磁界を印加して前記情報を書き込むために利用される第１および第２の書き込み用ワード線と、
第１の端子と第２の端子とを備えたスイッチであって、前記第１の端子は、前記第２の端子に電流を流すか否かを決定するために利用される単一の読み込み用ワード線に接続され、前記第２の端子は、前記複数の磁性記憶素子の各々に接続されたスイッチと
前記第１および第２の磁性記憶素子の各々の他方の端子に接続された第１および第２の電極と、
前記第１の電極と前記第２の端子を電気的に接続する第１のプラグと、
前記第１の電極と前記第２の電極を電気的に接続する第２のプラグと、
を備え、
前記第１および第２の磁性記憶素子は、前記半導体基板に垂直な方向に積層され、
前記第１および第２のプラグは、前記第２の端子上において、前記半導体基板に垂直な方向に積層され、
前記第１および第２の書き込み用ワード線と前記第１および第２のビット線とが直交し、かつ前記第１の書き込み用ワード線と前記第１のビット線との間に前記第１の磁性記憶素子が位置し、前記第２の書き込み用ワード線と前記第２のビット線との間に前記第２の磁性記憶素子が位置するように構成される、
磁気ランダムアクセスメモリ。
【請求項７】
前記スイッチは、前記第１の端子および前記第２の端子のいずれとも異なり、かつ所定の電圧が印加された第３の端子をさらに備えており、前記第１の端子に印加された電圧に基づいて、前記第３の端子を介して前記第２の端子に電流が流れる、請求項６に記載の磁気ランダムアクセスメモリ。
【請求項８】
前記複数の磁性記憶素子のうちの対象磁性記憶素子への前記情報の書き込みは、
前記対象磁性記憶素子に対応する対象ビット線にビット線書き込み電流を流すステップと、
前記複数の書き込み用ワード線のうち対象磁性記憶素子に対応する対象書き込み用ワード線にワード線書き込み電流を流すステップと、
前記ビット線書き込み電流および前記ワード線書き込み電流により発生した前記磁界により、前記対象磁性記憶素子の磁化の方向を前記情報に対応する方向へ変化させるステップと
からなる、請求項６に記載の磁気ランダムアクセスメモリへの情報書き込み方法。
【請求項９】
前記対象ビット線以外の少なくとも１つのビット線に電流を流すステップをさらに含む、請求項８に記載の情報書き込み方法。
【請求項１０】
前記少なくとも１つのビット線に流す電流は、前記ビット線書き込み電流より小さい電流である、請求項９に記載の磁気ランダムアクセスメモリへの情報書き込み方法。
【請求項１１】
前記少なくとも１つのビット線に電流を流すステップは、前記少なくとも１つのビット線と前記対象ビット線との位置関係に応じて、電流を流す方向を変化させるステップである、請求項９に記載の情報書き込み方法。
【請求項１２】
前記少なくとも１つのビット線に電流を流すステップは、前記少なくとも１つのビット線が前記対象ビット線より上に位置する場合には前記対象ビット線と同じ方向に電流を流し、前記少なくとも１つのビット線が前記対象ビット線より下に位置する場合には前記対象ビット線と逆方向に電流を流すステップである、請求項１１に記載の情報書き込み方法。
【請求項１３】
Ｎ個の前記磁性記憶素子を用いてＮ桁の２進数を表すよう前記情報を記録する、請求項８に記載の情報書き込み方法。
【請求項１４】
前記複数の磁性記憶素子のうちの対象磁性記憶素子からの前記情報の読み込みは、
前記単一の読み込み用ワード線に読み込み用ワード線電圧を印加するステップと、
前記対象磁性記憶素子に対応する対象ビット線にビット線読み込み電流を流すステップと、
前記対象磁性記憶素子の端子電圧を検出するステップと、
前記端子電圧に基づいて、格納された前記情報の内容を判断するステップと、からなる、請求項１に記載の磁気ランダムアクセスメモリからの情報読み込み方法。
【請求項１５】
前記対象ビット線と異なるリファレンスビット線に基準電流を流すステップと、
前記リファレンスビット線に接続された磁性記憶素子の基準端子電圧を検出するステップと、
前記基準端子電圧と前記端子電圧とに基づいて、格納された前記情報の内容を判断するステップと
をさらに含む、請求項１４に記載の磁気ランダムアクセスメモリからの情報読み込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁性記憶素子を利用して磁気的に情報を記憶する磁気ランダムアクセスメモリに関する。より具体的には、本発明は、磁気ランダムアクセスメモリの構造、磁気ランダムアクセスメモリへのアクセス方法、および磁気ランダムアクセスメモリの製造方法に関する。
【０００２】
【従来の技術】
近年、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）の研究が盛んに進められている。磁気ランダムアクセスメモリとは、磁性記憶素子の磁気を利用してデータを記録する不揮発性メモリである。図１５の（ａ）は、磁気ランダムアクセスメモリのメモリセル１５０の模式図を示す。メモリセル１５０は、１つの磁性記憶素子１５１と１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１５２とから構成されている。磁性記憶素子１５１の近傍には、磁性記憶素子１５１に情報を書き込むための書き込み用ワード線１５４が設けられる。トランジスタ１５２の第１電極１５２−１は磁性記憶素子１５１から情報を読み出すための読み込み用ワード線１５５と接続され、第２電極１５２−２は磁性記憶素子１５１と接続される。第３電極１５２−３は接地されている。また、磁性記憶素子１５１にはさらに、磁性記憶素子１５１に情報を書き込み、および磁性記憶素子１５１から情報を読み出す際に利用されるビット線１５３が接続される。以上の説明によれば、メモリセル１５０は１本の読み込み用ワード線１５５および１つのトランジスタ１５２に対して、１つの磁性記憶素子１５１が存在するよう構成されているといえる。
【０００３】
図１５の（ｂ）は、メモリセル１５０の断面図を示す。図示されるように、磁性記憶素子１５１、ビット線１５３および書き込み用ワード線１５４は、読み込み用ワード線１５５またはトランジスタ１５２の上に積み上げられている。磁性記憶素子１５１はトランジスタ１５２よりも小さいため、メモリセル１５０の大きさはトランジスタ１５２の大きさによって決定される。したがって、トランジスタ１５２を小さくすればそれだけセル面積が小さくなり、集積度を向上できる。
【０００４】
【発明が解決しようとする課題】
しかし、トランジスタ１５２の小型化に基づく集積度の向上にも限界がある。より詳しく説明すれば、メモリセル１５０では、磁性記憶素子１５１としてＧＭＲ素子またはＴＭＲ素子のいずれを用いるかによって、その膜の特性に応じたトランジスタ１５２の抵抗を決定する必要があるが、トランジスタ１５２の抵抗はその寸法にも依存する（条件１）。さらにトランジスタ１５２は、１つのメモリセル１５０に必ず１つ存在する（条件２）。よって、一定の面積のチップに集積可能なトランジスタ１５２の大きさおよび数は、条件１および条件２により大きく制限されることになる。これでは、小さい面積で、かつ少ない素子数で、大容量のメモリを得ることができない。
【０００５】
本発明の目的は、単一のトランジスタに複数の磁性記憶素子を積層することにより、メモリの集積度を大幅に向上させ、かつ必要な構成素子数が少ない磁気ランダムアクセスメモリを提供することである。さらに本発明の目的は、そのような磁気ランダムアクセスメモリに情報を書き込む方法および磁気ランダムアクセスメモリの製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の第１の磁気ランダムアクセスメモリは、各々が磁気的に情報を記憶する複数の磁性記憶素子と、前記複数の磁性記憶素子の各々に接続された複数のビット線と、前記複数の磁性記憶素子の各々の近傍に対応して配置され、その各々に磁界を印加して前記情報を書き込むために利用される複数の書き込み用ワード線と、第１の端子と第２の端子とを備えたスイッチであって、前記第１の端子は、前記第２の端子に電流を流すか否かを決定するために利用される単一の読み込み用ワード線に接続され、前記第２の端子は、前記複数の磁性記憶素子の各々に接続されたスイッチとを備えており、これにより上記目的が達成される。
【０００７】
前記少なくとも１つのビット線に流す電流は、前記ビット線書き込み電流より小さい電流であってもよい。
【０００８】
前記少なくとも１つのビット線に電流を流すステップは、前記少なくとも１つのビット線と前記対象ビット線との位置関係に応じて、電流を流す方向を変化させるステップであってもよい。
【０００９】
前記少なくとも１つのビット線に電流を流すステップは、前記少なくとも１つのビット線が前記対象ビット線より上に位置する場合には前記対象ビット線と同じ方向に電流を流し、前記少なくとも１つのビット線が前記対象ビット線より下に位置する場合には前記対象ビット線と逆方向に電流を流すステップであってもよい。
【００１０】
Ｎ個の前記磁性記憶素子を用いてＮ桁の２進数を表すよう前記情報を記録してもよい。
【００１１】
本発明の第２の磁気ランダムアクセスメモリは、半導体基板上に形成され、各々が磁気的に情報を記憶する第１および第２の磁性記憶素子と、前記第１および第２の磁性記憶素子の各々の一方の端子に接続された第１および第２のビット線と、前記第１および第２の磁性記憶素子の各々の近傍に対応して配置され、その各々に磁界を印加して前記情報を書き込むために利用される第１および第２の書き込み用ワード線と、第１の端子と第２の端子とを備えたスイッチであって、前記第１の端子は、前記第２の端子に電流を流すか否かを決定するために利用される単一の読み込み用ワード線に接続され、前記第２の端子は、前記複数の磁性記憶素子の各々に接続されたスイッチと、前記第１および第２の磁性記憶素子の各々の他方の端子に接続された第１および第２の電極と、前記第１の電極と前記第２の端子を電気的に接続する第１のプラグと、前記第１の電極と、前記第２の電極を電気的に接続する第２のプラグと、を備える。ここで、前記第１および第２の磁性記憶素子は、前記半導体基板に垂直な方向に積層され、前記第１および第２のプラグは、前記第２の端子上において、前記半導体基板に垂直な方向に積層され、前記第１および第２の書き込み用ワード線と前記第１および第２のビット線とが直交し、かつ前記第１の書き込み用ワード線と前記第１のビット線との間に前記第１の磁性記憶素子が位置し、前記第２の書き込み用ワード線と前記第２のビット線との間に前記第２の磁性記憶素子が位置するように構成され、これにより上記目的が達成される。
【００１２】
前記磁気ランダムアクセスメモリにおいて、前記スイッチは、前記第１の端子および前記第２の端子のいずれとも異なり、かつ所定の電圧が印加された第３の端子をさらに備えており、前記第１の端子に印加された電圧に基づいて、前記第３の端子を介して前記第２の端子に電流が流れていてもよい。
【００１３】
前記磁気ランダムアクセスメモリへの情報書き込み方法において、前記複数の磁性記憶素子のうちの対象磁性記憶素子への前記情報の書き込みは、前記対象磁性記憶素子に対応する対象ビット線にビット線書き込み電流を流すステップと、前記複数の書き込み用ワード線のうち対象磁性記憶素子に対応する対象書き込み用ワード線にワード線書き込み電流を流すステップと、前記ビット線書き込み電流および前記ワード線書き込み電流により発生した前記磁界により、前記対象磁性記憶素子の磁化の方向を前記情報に対応する方向へ変化させるステップとからなり、これにより上記目的が達成される。
【００１４】
前記情報書き込み方法において、前記対象ビット線以外の少なくとも１つのビット線に電流を流すステップをさらに含んでもよい。
【００１５】
前記情報書き込み方法において、前記少なくとも１つのビット線に流す電流は、前記ビット線書き込み電流より小さい電流であってもよい。
【００１６】
前記情報書き込み方法において、前記少なくとも１つのビット線に電流を流すステップは、前記少なくとも１つのビット線と前記対象ビット線との位置関係に応じて、電流を流す方向を変化させるステップであってもよい。
【００１７】
前記情報書き込み方法において、前記少なくとも１つのビット線に電流を流すステップは、前記少なくとも１つのビット線が前記対象ビット線より上に位置する場合には前記対象ビット線と同じ方向に電流を流し、前記少なくとも１つのビット線が前記対象ビット線より下に位置する場合には前記対象ビット線と逆方向に電流を流すステップであってもよい。
【００１８】
前記情報書き込み方法において、Ｎ個の前記磁性記憶素子を用いてＮ桁の２進数を表すよう前記情報を記録してもよい。
【００１９】
磁気ランダムアクセスメモリからの情報読み込み方法において、前記複数の磁性記憶素子のうちの対象磁性記憶素子からの前記情報の読み込みは、前記単一の読み込み用ワード線に読み込み用ワード線電圧を印加するステップと、前記対象磁性記憶素子に対応する対象ビット線にビット線読み込み電流を流すステップと、前記対象磁性記憶素子の端子電圧を検出するステップと、前記端子電圧に基づいて、格納された前記情報の内容を判断するステップとからなる。
【００２０】
前記情報読み込み方法において、前記対象ビット線と異なるリファレンスビット線に基準電流を流すステップと、前記リファレンスビット線に接続された磁性記憶素子の基準端子電圧を検出するステップと、前記基準端子電圧と前記端子電圧とに基づいて、格納された前記情報の内容を判断するステップとをさらに含んでもよい。
【００２３】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。図面において、同じ符号は同一または同等の構成要素を示す。
【００２４】
図１は、本発明による磁気ランダムアクセスメモリ１０を示す。磁気ランダムアクセスメモリ１０は、メモリアレイ１１と、その駆動回路１２とを含む。磁気ランダムアクセスメモリ１０は、例えばコンピュータの中央処理装置（図示せず）等から受信した情報をメモリアレイ１１に格納し、または磁気ランダムアクセスメモリ１１から読み出した情報を中央処理装置（図示せず）等に送信するよう機能する。メモリアレイ１１は、複数のメモリセルユニット（図示せず）から構成される。駆動回路１２は、複数の駆動線のそれぞれを選択的に駆動できるよう構成されている。すなわち駆動回路１２は、ビット線を駆動するためのビット線駆動回路１３、書き込み用ワード線を駆動するための書き込み用ワード線駆動回路１４および読み込み用ワード線を駆動する読み込み用ワード線駆動回路１５を備えている。これらの回路により、メモリアレイ１１の中の所望のメモリセルユニットを特定し、さらにそのメモリセルユニット中の磁気記憶素子を特定し、どのような情報を記憶するか、または記憶された情報を読み出すかを制御できる。
【００２５】
図２の（ａ）は、本発明による磁気メモリセルユニット２０の模式図を示す。磁気メモリセルユニット２０は、２つの磁性記憶素子２１−１、２１−２と、１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２２とから構成されている。以下では、金属酸化膜半導体電界効果トランジスタを単に「トランジスタ」と呼ぶ。２つの磁性記憶素子２１−１、２１−２は、それぞれが１ビットの情報を記憶する素子である。磁性記憶素子の数は２つに限られず、図１４に示すような４つ等、複数を集積させることができる。一方トランジスタ２２は、情報の読み出しの際に、特定の磁気メモリセルユニット２０を選択するためのスイッチとして利用される。以上のような構成により、必要な構成素子数を減少でき、トランジスタ２２の小型化とは別の観点からメモリの集積度を劇的に向上できる。例えば、単一の磁気メモリセルユニット２０に含まれる磁性記憶素子の数をＮ個とすることで、従来の磁気ランダムアクセスメモリと同じ面積でＮ倍の情報を記憶できる。
【００２６】
以下、磁気メモリセルユニット２０を説明する。それぞれの磁性記憶素子２１−１、２１−２の近傍には、磁性記憶素子２１−１、２１−２に情報を書き込むための書き込み用ワード線２４−１、２４−２が設けられる。トランジスタ２２の第１電極２２−１には磁性記憶素子２１−１、２１−２から情報を読み出すための読み込み用ワード線２５が接続され、第２電極２２−２には磁性記憶素子２１−１、２１−２の両方が接続される。トランジスタ２２の第３電極２２−３は接地されており、基準電圧（０Ｖ）が与えられている。また、磁性記憶素子２１−１、２１−２端子にはさらに、磁性記憶素子２１−１、２１−２に情報を書き込み、かつ磁性記憶素子２１−１、２１−２から情報を読み出す際に利用されるビット線２３−１、２３−２が接続される。以上の説明によれば、本発明による磁気メモリセルユニット２０は、１つのトランジスタ２２または１本の読み込み用ワード線２５に対して２つの磁性記憶素子２１−１、２１−２が存在するよう構成されている。
【００２７】
続いて磁気メモリセルユニット２０の物理的構造を説明する前に、図３を参照して、磁性記憶素子への一般的な情報の読み込み／書き込み動作を説明する。図３は、磁性記憶素子３１に情報を記憶し、磁性記憶素子３１から情報を読み出すための動作原理を示す。
【００２８】
まず、磁性記憶素子３１に情報を記憶する方法を説明する。情報の記憶は、磁性記憶素子３１に磁界を印加して、強磁性層の磁化の方向を変化させることにより行われる。図３の（ａ）は、情報（状態）「０」を記憶した磁性記憶素子３１を示す。磁性記憶素子３１は、下側の強磁性層３２と、上側の強磁性層３３と、それらの間に挟まれた非磁性層３４とから構成されている。磁性記憶素子３１は、例えば、ＴＭＲ（Tunneling Magnetoresistive）素子や、ＧＭＲ（Giant Magnetoresistive）素子であることが好ましい。磁性記憶素子３１の近傍には、磁性記憶素子３１に情報を書き込むための書き込み用ワード線３５が設けられている。一般に、磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが同一の場合（この例では、いずれもＸ軸の正方向を向いている場合）には、磁性記憶素子３１は「０」を格納しているとされる。なお、下側の強磁性層３２（書き込み用ワード線３５からより遠くに位置する強磁性層３２）の磁化の方向はＸ軸の正方向から変化しないよう設計される。磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とを同一にするためには、書き込み用ワード線３５にＹ軸の負方向に電流を流せばよい。書き込み用ワード線３５の周りには時計回りに磁界が発生し、上側の強磁性層３３にＸ軸の正方向の磁界を印加できるからである。このようにして、磁性記憶素子３１に情報「０」が記憶される。
【００２９】
次に、図３の（ｂ）は、情報「１」を記憶した磁性記憶素子３１を示す。一般に、磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが逆向きの場合（下側の強磁性層３２の磁化の方向がＸ軸方向、上側の強磁性層３３の磁化の方向がＹ軸方向を向いている場合）には、磁性記憶素子３１は「１」を格納しているとされる。それぞれの強磁性層の磁化の方向をこのように設定するためには、書き込み用ワード線３５にＹ軸の正方向に電流を流し、上側の強磁性層３３にＸ軸の負方向の磁界を印加すればよい。なお下側の強磁性層３２の磁化の方向は、この磁界により磁化の方向が変化しないように設計される（電流の大きさが調整される）。このようにして、磁性記憶素子３１に情報「１」が記憶される。
【００３０】
続いて磁性記憶素子３１から情報を読み出す方法を説明する。情報の読み込みは、磁性記憶素子３１の積層面に垂直な方向に一定の電流Ｉを流し、磁性記憶素子３１の両端の電圧を検出することにより行われる。図３の（ｃ）は、情報「０」が読み出される磁性記憶素子３１を示す。まず、磁性記憶素子３１の積層面に垂直な方向に設けられたビット線３６に、一定の電流Ｉが流される。電流Ｉは、磁性記憶素子３１内を流れる。そして磁性記憶素子３１の両端の電圧Ｖ0が検出される。磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが同一である場合には、磁性記憶素子３１の抵抗が比較的小さいことが知られている。したがって、検出された電圧Ｖ0も小さくなる。これにより、その磁性記憶素子３１に記憶されている情報が「０」であることを判定できる。なお、流した電流Ｉの大きさと検出した電圧Ｖ0とに基づいて、Ｒ0＝Ｖ0／Ｉにより抵抗値Ｒ0を求め、その抵抗値Ｒ0が比較的小さいと判断することにより、磁性記憶素子３１に記憶されている情報が「０」であることを判定してもよい。
【００３１】
次に、図３の（ｄ）は、情報「１」が読み出される磁性記憶素子３１を示す。この場合も同様に磁性記憶素子３１の積層面に垂直な方向に設けられたビット線３６に、一定の電流Ｉが流される。そして磁性記憶素子３１の両端の電圧Ｖ1が検出される。磁性記憶素子３１の下側の強磁性層３２の磁化の方向と上側の強磁性層３３の磁化の方向とが逆向きである場合には、磁性記憶素子３１の抵抗が比較的大きいことが知られている。したがって、検出された磁性記憶素子３１の両端の電圧Ｖ1は大きくなる（Ｖ1＞Ｖ0）。これにより、その磁性記憶素子３１に記憶されている情報が「１」であることを判定できる。なお、流した電流Ｉの大きさと検出した電圧Ｖ1とに基づいて、Ｒ1＝Ｖ1／Ｉにより抵抗値Ｒ1を求め、その抵抗値Ｒ1が比較的大きいと判断することにより磁性記憶素子３１に記憶されている情報が「１」であることを判定してもよい。
【００３２】
以上、磁性記憶素子に情報を記憶させ、また磁性記憶素子から情報を読み出す方法を説明した。続いて図２の（ｂ）を参照して、本発明による磁気メモリセルユニット２０の構造を説明する。図２の（ｂ）は、（ａ）の磁気メモリセルユニット２０の断面図を示す。磁気メモリセルユニット２０は、基板上に形成されたトランジスタ２２に垂直な方向に、順に読み込み用ワード線２５、第１セル２７−１、第２セル２７−２とが積層されて構成されている。トランジスタ２２の第１電極２２−１は読み込み用ワード線２５と接続され、トランジスタ２２の第３電極２２−３は接地されており、基準電圧（０Ｖ）が与えられている。トランジスタ２２の第２電極２２−２は、第１セル２７−１および第２セル２７−２の各々と接続されている。
【００３３】
第１セル２７−１では、書き込み用ワード線２４−１、下部電極２６−１、磁性記憶素子２１−１、ビット線２３−１が基板側から順に基板に垂直な方向に積層されている。図２の（ａ）でも説明したように、書き込み用ワード線２４−１以外の構成要素は、トランジスタ２２の第２電極２２−２と接続されている。同様に、第２セル２７−２には、書き込み用ワード線２４−２、下部電極２６−２、磁性記憶素子２１−２、ビット線２３−２が基板側から順に基板に垂直な方向に積層されている。書き込み用ワード線２４−２以外の構成要素は、下部電極２６−１を介してトランジスタ２２の第２電極２２−２と接続されている。上述した構成要素が存在する領域の周囲の領域には、絶縁層が形成されている。
【００３４】
続いて第１セル２７−１の構造をより詳しく説明する。第１セル２７−１では、書き込み用ワード線２４−１は紙面に垂直な方向に延びるように設けられ、磁性記憶素子２１−１の近傍に設けられている。書き込み用ワード線２４−１は、流れる電流に基づく磁界を磁性記憶素子２１−１に印加する。磁性記憶素子２１−１は、下部電極２６−１およびビット線２３−１との間に設けられる。このビット線２３−１は、磁性記憶素子２１−１に情報を書き込む際にも利用され、書き込み用ワード線２４−１と平行でなく、例えば直交するように配置される。よって、磁性記憶素子２１−１は、ビット線２３−１および書き込み用ワード線２４−１との間に設けられるといえる。なお、第２セル２７−２の構造は第１セル２７−１の構造と同様なので、その説明は省略する。
【００３５】
ビット線２３−１が書き込み用ワード線２４−１と平行にならないように配置される理由は以下のとおりである。図３の（ａ）および（ｂ）を参照して説明したように、１本の書き込み用ワード線３５があれば、「０」または「１」の情報を磁性記憶素子３１に書き込むことができる。しかし、現在研究開発されている磁気ランダムアクセスメモリでは、多数の磁性記憶素子を集積化した場合を考慮して、２本の電流線、すなわち書き込み用ワード線およびビット線を利用して情報の書き込みが行われる。書き込み用ワード線およびビット線のいずれか１本の線に流れる電流のみでは磁化の反転に必要な磁界が生じないように、印加される電圧、換言すれば流れる電流の大きさが調整される。一方、書き込み用ワード線およびビット線のいずれにも電流が流れている位置では、各電流により磁界が生じ、２つの磁界の和（合成磁界）が磁性記憶素子に印加される。この合成磁界の大きさが磁化の反転に十分な大きさになるようにすることで、書き込み用ワード線およびビット線の交点に位置する磁性記憶素子にのみ情報を書き込むことができる。換言すれば、所望の磁性記憶素子の上および下に存在する書き込み用ワード線およびビット線を選択して電流を流すことにより、その所望の磁性記憶素子に合成磁界を印加し、その磁性記憶素子にのみ情報を書き込むことができる。したがって、書き込み用ワード線およびビット線が平行に配置されないことが必要となる。なお、どの書き込み用ワード線およびビット線を選択するかは、書き込み用ワード線駆動回路１４（図１）およびビット線駆動回路１３（図１）により制御される。
【００３６】
続いて、図４〜図１３を参照して、磁気メモリセルユニット２０（図２の（ｂ））の製造過程を説明する。各図は磁気メモリセルユニット２０（図２の（ｂ））の製造過程を順を追って示す。なお、以下のようにして製造される磁気メモリセルユニット２０（図２の（ｂ））を駆動回路１２（図１）とあわせて集積することにより、容易に磁気ランダムアクセスメモリ１０（図１）を得ることができる。駆動回路１２（図１）は、さらに以下に説明するように動作するものであれば周知の駆動回路を利用できる。したがって、駆動回路１２（図１）および磁気ランダムアクセスメモリ１０（図１）の製造過程は特に説明しない。以下では、参照符号は各図の説明に必要なものにのみ付し、すでに説明した構成要素には付さないが、各図間で対応する個所は同じ構成要素を表す。
【００３７】
図４は、トランジスタ２２および読み込み用ワード線２５が形成された基板４０を示す。形成過程は以下のとおりである。まずＳｉ基板４０に複数のトランジスタが形成される。ここでは、複数のトランジスタのうちトランジスタ２２（Ｎチャネル型ＭＯＳＦＥＴ）のみを示す。Ｎチャネル型ＭＯＳＦＥＴは、Ｐ型シリコン基板４０に不純物濃度の高い２つのｎ型領域（電極）２２−２、２２−３を互いに近接して埋め込み、両電極２２−２、２２−３の上に薄い酸化膜（ＳｉＯ2）２２−４を堆積し、最後にその上にＡｌ、Ａｕ等を蒸着してゲート電極（第１電極）２２−１を形成することにより作製できる。また、複数のトランジスタ相互を電気的に絶縁するために、例えば、ＴＥＯＳ（Tetra Etyle Ortho Silicate）等を用いて素子分離領域４１−１および４１−２も同時に形成される。このように形成されたトランジスタ２２の第１電極２２−１上に、読み込み用ワード線２５が形成される。
【００３８】
図５は、第１孤立プラグ５４とグランド接続配線５６とがさらに形成された基板４０を示す。グランド接続配線５６は接地されている。第１孤立プラグ５４とグランド接続配線５６の周囲の領域には、層間絶縁膜５２が存在する。
【００３９】
このような基板４０の形成過程は以下のとおりである。
【００４０】
（５−１）まず基板４０上に、例えばＣＶＤ（Chemical Vapor Deposition）を利用して、ＳｉＯ2からなる層間絶縁膜５２が成膜される。
【００４１】
（５−２）その基板４０にはフォトレジストが塗布され、フォトマスクを介して紫外線を照射することにより、所望のレジストパターンが得られる。この工程はリソグラフィと呼ばれる。フォトマスクは、第１孤立プラグ５４およびグランド接続配線５６のコンタクトホールを設ける位置および形状に基づいて用意される。
【００４２】
（５−３）レジストパターン部分のＳｉＯ2がエッチングにより除去され、塗布されたフォトレジストが除去される。このようにして、第１孤立プラグ５４およびグランド接続配線５６のコンタクトホールが設けられる。
【００４３】
（５−４）そのコンタクトホールに金属が蒸着される。ただし、通常の蒸着プロセスによれば、コンタクトホールに加え、層間絶縁膜５２の表面にも金属が蒸着される。したがって、第１孤立プラグ５４およびグランド接続配線５６を所望の形状に成形するために、すなわち蒸着された金属のうち不要な金属を除去するために、再びリソグラフィおよびエッチングが行われる。最後にグランド接続配線５６が、接地される。
【００４４】
以上のように、層間絶縁膜５２、第１孤立プラグ５４およびグランド接続配線５６が形成される。なお、リソグラフィ、エッチングおよび蒸着は周知の技術であるので、本明細書においてその具体的な説明は省略する。
【００４５】
図６は、書き込み用ワード線２４−１と第２孤立プラグ６４とがさらに形成された基板４０を示す。第２孤立プラグ６４の周囲の領域には、層間絶縁膜６２が存在する。その過程は、図５を参照して説明したのと全く同様である。すなわち、上記（５−１）で説明したように、層間絶縁膜５２（図５）の上にさらに層間絶縁膜が成膜され、層間絶縁膜６２が形成される。次に（５−２）および（５−３）で示すように、第２孤立プラグ６４のコンタクトホールが形成される。コンタクトホールは、第２孤立プラグ６４が第１孤立プラグ５４と電気的に接続されるように、第１孤立プラグ５４の上部にまで延びる。最後に（５−４）で示すように、そのコンタクトホールおよび層間絶縁膜６２の表面に金属が蒸着され、書き込み用ワード線２４−１と第２孤立プラグ６４が所望の形状になるように、蒸着された金属のうち不要な金属をリソグラフィおよびエッチングで除去する。以上のようにして書き込み用ワード線２４−１と第２孤立プラグ６４とが形成される。
【００４６】
図７は、第１下部電極７４がさらに形成された基板４０を示す。第１下部電極７４は、第２孤立プラグ６４に電気的に接続されている。第１下部電極７４の周囲の領域には、層間絶縁膜７２が存在する。層間絶縁膜７２の成膜および第１下部電極７４の形成は、図５および６を参照してした上記（５−１）〜（５−４）の説明と全く同様であるので、その説明は省略する。
【００４７】
図８は、磁性記憶素子２１−１がさらに形成された基板４０を示す。磁性記憶素子２１−１は、第１下部電極７４に電気的に接続されている。すでに説明したように、磁性記憶素子２１−１は、基板４０および書き込み用ワード線に近い側から順に、強磁性層３３（図３）、非磁性層３４（図３）および強磁性層３２（図３）が積層されたＴＭＲ素子またはＧＭＲ素子である。まず、第１下部電極７４の形に合わせてＴＭＲ素子またはＧＭＲ素子が形成される。そして、磁性記憶素子２１−１として必要な大きさおよび形状を得るために、これまでの説明と同様フォトレジストおよびエッチング（例えば、イオン・エッチング）が行われる。以上のように磁性記憶素子２１−１が形成される。なお、層間絶縁膜８２は第１下部電極７４の上面とほぼ同じレベルまで成膜されている。層間絶縁膜８２を成膜する手順はこれまでの説明と全く同じであるので、その説明は省略する。
【００４８】
図９は、ビット線２３−１と第３孤立プラグ９４とがさらに形成された基板４０を示す。ビット線２３−１は、磁性記憶素子２１−１と電気的に接続されている。一方、第３孤立プラグ９４は、第１下部電極７４と電気的に接続されている。ビット線２３−１と第３孤立プラグ９４の周囲の領域には、層間絶縁膜９２が存在する。ビット線２３−１、第３孤立プラグ９４の形成および層間絶縁膜９２の成膜は、図５および６を参照してした上記（５−１）〜（５−４）の説明と全く同様であるので、その説明は省略する。
【００４９】
ここまでが、第１セル２７−１（図２の（ｂ））の形成過程である。本発明では、第１セル２７−１（図２の（ｂ））の上にさらに第２セル２７−２（図２の（ｂ））を積層させることにより集積度を向上させる。
【００５０】
図１０は、書き込み用ワード線２４−２と第４孤立プラグ１０４とがさらに形成された基板４０を示す。第４孤立プラグ１０４は、第３孤立プラグ９４と電気的に接続されている。第４孤立プラグ１０４の周囲の領域には、層間絶縁膜１０２が存在する。この形成過程は、図６を参照して説明した書き込み用ワード線２４−１および第２孤立プラグ６４の形成過程と完全に対応するので、その説明は省略する。
【００５１】
図１１は、第２下部電極１１４がさらに形成された基板４０を示す。第２下部電極１１４は、第４孤立プラグ１０４に電気的に接続されている。第２下部電極１１４の周囲の領域には、層間絶縁膜１１２が存在する。この形成過程は、図７を参照して説明した第１下部電極７４の形成過程と完全に対応するので、その説明は省略する。
【００５２】
図１２は、磁性記憶素子２１−２がさらに形成された基板４０を示す。磁性記憶素子２１−２は、第２下部電極１１４に電気的に接続されている。層間絶縁膜１２２は第２下部電極１１４の上面とほぼ同じレベルまで成膜されている。磁性記憶素子２１−２の構造、およびこの形成過程は、図８を参照して説明した磁性記憶素子２１−１の構造および形成過程と完全に対応するので、その説明は省略する。
【００５３】
図１３は、ビット線２３−２と第５孤立プラグ１３４とがさらに形成された基板４０を示す。ビット線２３−２は、磁性記憶素子２１−２と電気的に接続されている。一方、第５孤立プラグ１３４は、第２下部電極１１４と電気的に接続されている。ビット線２３−２と第５孤立プラグ１３４の周囲の領域には、層間絶縁膜１３２が存在する。この形成過程は、図９を参照して説明したビット線２３−１および第３孤立プラグ９４の形成過程と完全に対応するので、その説明は省略する。
【００５４】
以上、磁気メモリセルユニット２０（図２の（ｂ））の製造過程を説明した。図１３の説明に関して、本実施の形態では、２つのセル２７−１、２７−２（図２の（ｂ））により磁気メモリセルユニット２０（図２の（ｂ））を構成するとしているので、第５孤立プラグ１３４（図１３）を設けず、それに代えてビット線２３−２が層間絶縁膜１３２の上面を覆うように構成してもよい。一方、３以上のセルを含む磁気メモリセルユニット２０（図２の（ｂ））を形成する場合には、図１０〜図１３を参照して説明した工程を繰り返し、セルをトランジスタ２２（図４）に垂直な方向に積層させて磁気メモリセルユニット２０（図２の（ｂ））を形成すればよい。
【００５５】
再び図２の（ｂ）を参照して、磁気メモリセルユニット２０へのアクセス方法を具体的に説明する。「アクセス」とは、磁気メモリセルユニット２０へ情報を書き込み、および磁気メモリセルユニット２０から情報を読み出すことをいう。磁気メモリセルユニット２０へのアクセスは、駆動回路１２（図１）により制御される。以下説明される「ビット線を選択する」、「情報を書き込む／読み出す」、「電圧を印加する」、「電流を流す」等の動作は、すべて駆動回路１２（図１）の制御の下で行われる。これらの動作は、ビット線駆動回路１３（図１）、書き込み用ワード線駆動回路１４（図１）および読み込み用ワード線駆動回路１５（図１）が必要な配線を選択することにより行われる。
【００５６】
まず、各磁性記憶素子２１−１、２１−２に情報を書き込む際の磁気メモリセルユニット２０の動作を説明する。例えば、磁性記憶素子２１−２に情報を書き込む場合は、まず書き込み用ワード線駆動回路１４（図１）およびビット線駆動回路１３（図１）が書き込み用ワード線２４−２およびビット線２３−２を選択してそれぞれワード線書き込み電流およびビット線書き込み電流を流す。磁性記憶素子２１−２には書き込み用ワード線２４−２およびビット線２３−２のそれぞれに流れる電流に基づく合成磁界が印加され、磁性記憶素子２１−２にのみ情報が書き込まれる。磁気メモリセルユニット２０への情報の書き込みは上述のようにして実現される。
【００５７】
このような通常の書き込み方法に加え、書き込みに対する信頼性を高めるために別の方法で情報を書き込むこともできる。すなわち、磁性記憶素子２１−２に情報を書き込むにあたり、ビット線２３−２以外の他のビット線２３−１にも電流を流す書き込み方法である。「書き込みに対する信頼性」には、磁性記憶素子２１−２に情報を書き込むにあたって、（i）磁性記憶素子２１−２に確実に所望の情報を書き込むという意味、および（ii）他の磁性記憶素子２１−１に誤って情報を書き込まないようにする意味、がある。以下、（i）および（ii）のそれぞれを実現する書き込み方法を説明する。
【００５８】
（i）に関して、磁性記憶素子２１−２に、より確実に所望の情報を書き込むためには、ビット線２３−１およびビット線２３−２のいずれにも逆方向に電流を流せばよい。磁性記憶素子２１−２は、ビット線２３−１とビット線２３−１との間に位置している。したがって逆方向に電流を流すことにより、いわゆるアンペールの右ねじの法則に基づいて、ビット線２３−２による磁界と同じ方向にさらにビット線２３−１による磁界が磁性記憶素子２１−２に印加されることになる。これにより、より確実に磁性記憶素子２１−２へ情報を記録できる。このときビット線２３−２に流す電流の大きさは、ビット線２３−１に流れる電流の大きさよりも小さいほうがよい。ビット線２３−２に大きな電流を流すと、別の記憶素子２１−１にも大きな磁界が印加され、誤って書き込みを行うおそれがあるからである。
【００５９】
続いて（ii）に関して、他の磁性記憶素子２１−１に誤って情報を書き込まないようにするためには、ビット線２３−１およびビット線２３−２のいずれにも逆方向に電流を流せばよい。ビット線２３−２による磁界は、対象となる磁性記憶素子２１−２のみならず、他の磁性記憶素子２１−１にも印加される。ビット線２３−２に流れる電流が何らかの原因で大きくなった場合には、他の磁性記憶素子２１−１に誤って情報が書き込まれるおそれがある。したがって、逆方向に電流を流すことにより、いわゆるアンペールの右ねじの法則に基づいて、ビット線２３−２による磁界とは逆方向、すなわち打ち消す方向に、ビット線２３−１からの磁界が他の磁性記憶素子２１−１に印加されることになる。これにより磁性記憶素子２１−１へ誤って情報を書き込むことを防げる。このときビット線２３−１に流れる電流の大きさは、ビット線２３−２に流れる電流の大きさより小さいほうがよい。その理由は、ビット線２３−１に大きな電流を流すと、磁性記憶素子２１−１にも大きな磁界が印加され、誤って書き込みを行うおそれがあること、および磁界は電流からの距離に比例するので、ビット線２３−１に流れる電流が小さくてもビット線２３−２からの磁界を相殺できることによる。
【００６０】
以上の説明からも明らかなように、ビット線２３−１およびビット線２３−２のいずれにも逆方向に電流を流すことで、（i）および（ii）の双方を実現できると結論付けられる。この結論に基づけば、３つ以上のセルから形成される磁気メモリセルユニットを利用する場合には、次のように一般化できる。すなわち、対象となる磁性記憶素子に対応する対象ビット線より上に位置するビット線には対象ビット線と同じ方向に、より小さい電流を流し、対象ビット線より下に位置するビット線には対象ビット線と逆方向に、より小さい電流を流せばよい。これにより、対象となる磁性記憶素子により大きな磁界を印加し、かつ対象となる磁性記憶素子以外の磁性記憶素子に印加される磁界を相殺することができ、書き込み性を向上できる。なお、対象ビット線以外のビット線に流すべき電流の大きさは、相互で同じでも異なっていてもよい。
【００６１】
続いて、各磁性記憶素子２１−１、２１−２から情報を読み出す動作に関しては、駆動回路１２（図１）は、図３の（ｃ）および（ｄ）を参照して説明したように動作する。例えば、駆動回路１２（図１）が磁性記憶素子２１−２に記憶されている情報を読み出す場合を説明すると、読み込み用ワード線駆動回路１５（図１）は、まず読み込み用ワード線２５を選択して読み込み用ワード線電圧を印加し、トランジスタ２２を導通させる。トランジスタ２２の第３の端子２２−３は接地されているので、磁性記憶素子２１−２の一方の端子電圧は０Ｖ（基準電圧）になる。続いてビット線駆動回路１３（図１）はビット線２３−２を選択し、ビット線２３−２から磁性記憶素子２１−２に一定の電流を流す。ビット線駆動回路１３（図１）は磁性記憶素子２１−２の端子間電圧を検出し、磁性記憶素子２１−２の抵抗値を得る。駆動回路１２（図１）は、磁性記憶素子２１−２の抵抗値が比較的低い所定の値であれば、磁性記憶素子２１−２に保持された情報は「０」であると判断し、磁性記憶素子２１−２の抵抗値が比較的高い所定の値であれば、磁性記憶素子２１−２に保持された情報は「１」であると判断する。なお、この判断は抵抗値に限らず、検出された電圧値をそのまま利用して行ってもよい。
【００６２】
情報の読み込みをさらに正確に行うために、別のビット線２３−１をリファレンスビット線として利用してもよい。磁性記憶素子２１−２に記憶されている情報を読み出す場合には、ビット線２３−２のみならず、ビット線２３−１にも基準電流となるリファレンス電流を流す。このとき、磁性記憶素子２１−１には、ビット線駆動回路１３（図１）により予め認識されている設定値、例えば、「１」が格納されている。検出された磁性記憶素子２１−２の抵抗値が磁性記憶素子２１−１の抵抗値（リファレンス抵抗値）と同じ場合には、磁性記憶素子２１−２には「１」が格納されていると判断できる。異なる場合には、性記憶素子２１−２には「０」が格納されていると判断できる。この判断は抵抗値に限らず、検出された電圧値をそのまま利用して行ってもよい。これにより、駆動回路１２（図１）はより正確に情報を読み出すことができる。なお、設定値は「０」または「１」に限らず、予め認識されている抵抗値、電流値、電圧値等であってもよい。例えば、検出された磁性記憶素子の抵抗値と、設定値としてのリファレンス抵抗値とが同じであるか否かに基づいて、磁性記憶素子の抵抗値が設定値よりも大きければ「１」、小さければ「０」などとして磁性記憶素子に記憶されている情報を読み出すことができる。
【００６３】
磁気メモリセルユニットは、単一のトランジスタに垂直な方向に各々が磁性記憶素子を含む複数のセルを積層させて形成されている。通常は、磁性記憶素子には、独立した情報（単なる０または１を表す情報）が格納される。しかし、単一の磁気メモリセルユニット内に積層されたＮ個の磁性記憶素子を利用して、Ｎ桁の２進数を表すよう書き込みおよび読み出しができる。。図２に示される磁気メモリセルユニット２０は、磁性記憶素子を２個含むので２桁の２進数を表すことができる。例えば、磁性記憶素子２１−１は下位ビット、磁性記憶素子２１−２は上位ビットを表す。別の例として、図１４に示すような４個の磁性記憶素子を含む磁気メモリセルユニット１４０を利用すれば、４桁の２進数を表すことができる。磁気メモリセルユニット１４０は、第１セル２７−１（図２）および第２セル２７−２（図２）によって示されるセルを４つ積層させることにより形成できる。さらに別の例として、例えば８個の磁性記憶素子を含む磁気メモリセルユニットを利用すれば、８桁の２進数、すなわち１バイトの情報を格納できる。この磁気メモリセルユニットは、セルを８個積層することにより形成できる。このように、関連のあるビット情報を、例えば１つの磁気メモリセルユニットを利用して記憶し、取り扱うことができるので、メモリ管理が容易になる。
【００６４】
【発明の効果】
本発明の磁気ランダムアクセスメモリによれば、単一のトランジスタに複数の磁性記憶素子が接続されるように形成されているので、構成素子数が少ない、集積度の高いメモリを得ることができる。より特定的には複数の磁性記憶素子は、トランジスタに垂直な方向に積層されているので、集積度を劇的に向上できる。
【００６５】
本発明の磁気ランダムアクセスメモリによれば、所定の電圧が印加された第３の端子をさらに備え、第１の端子に印加された電圧に基づいて、第３の端子を介して第２の端子に電流が流れるので、情報の読み出しのための電圧検出が可能になる。
【００６６】
本発明の磁気ランダムアクセスメモリへの情報の書き込みは、ビット線書き込み電流およびワード線書き込み電流による磁界を利用して行うので、多数の磁性記憶素子のうちから所望の磁性記憶素子を特定して情報を書き込むことができる。このとき書き込み用ワード線とビット線とが直交し、かつ書き込み用ワード線とビット線との間に磁性記憶素子が位置するように構成されるので、もっとも大きい合成磁界が磁性記憶素子に印加され、確実に書き込みが可能になる。
【００６７】
本発明の磁気ランダムアクセスメモリに情報を記録する際に、選択の対象となるビット線以外の少なくとも１つのビット線に電流を流すことにより、書き込み性を向上できる。少なくとも１つのビット線の電流の大きさはビット線書き込み電流の大きさよりも小さいので、他の磁性記憶素子に情報が誤って書き込まれることがなく、さらに書き込み対象の磁性記憶素子にはより強い磁界が印加されるので、より確実に情報を書き込むことができる。また、少なくとも１つのビット線の電流の方向は、少なくとも１つのビット線と対象ビット線との位置関係に応じて変えられるので、磁性記憶素子に印加される磁界の方向を考慮した、高い信頼性を有する情報の書き込みが可能になる。より具体的には、少なくとも１つのビット線が対象ビット線より上に位置する場合には対象ビット線と同じ方向に電流を流し、少なくとも１つのビット線が対象ビット線より下に位置する場合には対象ビット線と逆方向に電流を流すようにすることにより、記憶素子への書き込みを正確に行うことができ、同時に他の記憶素子への誤った書き込みを防止できる。
【００６８】
またＮ個の磁性記憶素子を用いてＮ桁の２進数を表すよう情報を記録することにより、関連のあるビット情報をまとめて取り扱いできるので、メモリ管理が容易な磁気ランダムアクセスメモリを得ることができる。
【００６９】
また、本来の磁性記憶素子の端子電圧だけでなく、対象ビット線と異なるリファレンスビット線に接続された磁性記憶素子の基準端子電圧を利用して格納された情報の内容を判断するので、より正確に情報を読み込むことができる。
【図面の簡単な説明】
【図１】  本発明による磁気ランダムアクセスメモリを示す図である。
【図２】  本発明による磁気メモリセルユニットの模式図および断面図である。
【図３】  磁性記憶素子に情報を記憶し、磁性記憶素子から情報を読み出すための動作原理を示す図である。
【図４】  トランジスタおよび読み込み用ワード線が形成された基板を示す図である図である。
【図５】  第１孤立プラグとグランド接続配線とがさらに形成された基板を示す図である。
【図６】  書き込み用ワード線と第２孤立プラグとがさらに形成された基板を示す図である。
【図７】  第１下部電極がさらに形成された基板を示す図である。
【図８】  磁性記憶素子がさらに形成された基板を示す図である。
【図９】  ビット線と第３孤立プラグとがさらに形成された基板を示す図である。
【図１０】  書き込み用ワード線と第４孤立プラグとがさらに形成された基板を示す図である。
【図１１】  第２下部電極がさらに形成された基板を示す図である。
【図１２】  磁性記憶素子がさらに形成された基板を示す図である。
【図１３】  ビット線と第５孤立プラグとがさらに形成された基板を示す図である。
【図１４】  ４個の磁性記憶素子を含む磁気メモリセルユニットを示す図である。
【図１５】  磁気ランダムアクセスメモリのメモリセルの模式図および断面図である。
【符号の説明】
２０  磁気メモリセルユニット、２２  トランジスタ、２２−１  第１電極、２２−２  第２電極、２２−３  第３電極、２３−１  ビット線、２３−２  ビット線、２４−１  書き込み用ワード線、２４−２  書き込み用ワード線、２５読み込み用ワード線、２６−１  下部電極、２６−２  下部電極、２７−１  第１セル、２７−２  第２セル
【図１】
0004477199.tif 000002
【図２】
0004477199.tif 000003
【図３】
0004477199.tif 000004
【図４】
0004477199.tif 000005
【図５】
0004477199.tif 000006
【図６】
0004477199.tif 000007
【図７】
0004477199.tif 000008
【図８】
0004477199.tif 000009
【図９】
0004477199.tif 000010
【図１０】
0004477199.tif 000011
【図１１】
0004477199.tif 000012
【図１２】
0004477199.tif 000013
【図１３】
0004477199.tif 000014
【図１４】
0004477199.tif 000015
【図１５】
0004477199.tif 000016