(57)【特許請求の範囲】
【請求項１】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出方法において、
前記絶縁ゲート型半導体素子のゲート電流を検出し、当該ゲート電流の立ち上がり信号からオン相当の時間を求め、当該時間を前記ゲート指令信号と比較して両者の不一致を検出することで、素子の故障を検出するようにしたことを特徴とする絶縁ゲート型半導体素子の故障検出方法。
【請求項２】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、
前記絶縁ゲート型半導体素子の正負ゲート電流を整流して１方向化した電圧を得る整流手段と、
前記整流手段により１方向化された電圧を所定の検出電圧設定値と比較し出力する比較手段と、
前記比較手段からの比較出力を波形整形する波形整形手段と、
前記波形整形手段により波形整形された信号と前記オン、オフ指令信号との不一致検出を行なうことで、素子の故障を検出する不一致検出手段と、
を備えて成ることを特徴とする絶縁ゲート型半導体素子の故障検出装置。
【請求項３】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、
前記絶縁ゲート型半導体素子の正負ゲート電流を整流して１方向化した電圧を得る整流手段と、
前記整流手段により１方向化された電圧を所定の検出電圧設定値と比較し出力する比較手段と、
前記比較手段からの比較出力のパルス幅が所定値を超えたことで、素子の故障を検出するパルス幅検出手段と、
を備えて成ることを特徴とする絶縁ゲート型半導体素子の故障検出装置。
【請求項４】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出方法において、
前記絶縁ゲート型半導体素子のゲート電流を検出し、前記オン、オフ指令信号の変化点に禁止帯を設け、当該禁止帯以外で前記ゲート電流が流れたことを検出することで、素子の故障を検出するようにしたことを特徴とする絶縁ゲート型半導体素子の故障検出方法。
【請求項５】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、
前記絶縁ゲート型半導体素子の正負ゲート電流を整流して１方向化した電圧を得る整流手段と、
前記整流手段により１方向化された電圧を所定の検出電圧設定値と比較し出力する比較手段と、
前記オン、オフ指令信号の信号変化時点から出力が所定時間「０」となる禁止帯発生手段と、
前記比較手段からの比較出力と前記禁止帯発生手段からの出力との論理積（ＡＮＤ）出力により、素子の故障を検出する論理積手段と、
を備えて成ることを特徴とする絶縁ゲート型半導体素子の故障検出装置。
【請求項６】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、
前記絶縁ゲート型半導体素子のオフゲート電流を検出した信号を所定の検出電圧設定値と比較し出力する比較手段と、
前記比較手段からの比較出力のパルス幅が所定値を超えたことで、素子の故障を検出するパルス幅検出手段と、
を備えて成ることを特徴とする絶縁ゲート型半導体素子の故障検出装置。
【請求項７】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出方法において、
前記絶縁ゲート型半導体素子のオフ側のゲート電流を検出し、前記オン、オフ指令信号のオンからオフヘの変化点に禁止帯を設け、オン時および当該禁止帯以外で前記ゲート電流が流れたことを検出することで、素子の故障を検出するようにしたことを特徴とする絶縁ゲート型半導体素子の故障検出方法。
【請求項８】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、
前記絶縁ゲート型半導体素子のオフゲート電流を検出した信号を所定の検出電圧設定値と比較し出力する比較手段と、
前記オン、オフ指令信号のオンからオフになる信号変化時点から出力が所定時間「０」となるワンショット手段と、
前記比較手段からの比較出力と前記ワンショット手段からの出力との論理積（ＡＮＤ）出力により、素子の故障を検出する論理積手段と、
を備えて成ることを特徴とする絶縁ゲート型半導体素子の故障検出装置。
【請求項９】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出方法において、
前記絶縁ゲート型半導体素子のゲート電圧と当該ゲート電圧を微分した信号とを加算し、当該加算信号を前記ゲート指令信号と比較して両者の不一致を検出することで、素子の故障を検出するようにしたことを特徴とする絶縁ゲート型半導体素子の故障検出方法。
【請求項１０】
ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、前記ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、
前記絶縁ゲート型半導体素子のゲート電圧を微分する微分手段と、
前記微分手段からの微分信号と前記絶縁ゲート型半導体素子のゲート電圧とを加算した信号を所定の検出電圧設定値と比較し出力する比較手段と、
前記比較手段からの比較出力と前記オン、オフ指令信号との不一致検出を行なうことで、素子の故障を検出する不一致検出手段と、
を備えて成ることを特徴とする絶縁ゲート型半導体素子の故障検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体素子の故障を検出する方法および装置に係り、特に素子の故障を速やかに検出できるようにした絶縁ゲート型半導体素子の故障検出方法および故障検出装置に関するものである。
【０００２】
【従来の技術】
一般に、絶縁型ゲートの半導体素子として、ＭＯＳ−ＦＥＴ、ＩＧＢＴ、ＩＥＧＴ(Injection  Enhanced  Gate  Transistor)等が知られている。
【０００３】
この種の素子は、絶縁ゲート型半導体素子と呼ばれ、電圧駆動型でゲート容量のキャパシタンスを充電・放電する電流がオン／オフ切替え時に瞬間的に流れるが、定常時にはゲート電流は流れない。
【０００４】
従って、ゲートパワーを非常に小さくすることができ、またＭＯＳ構造特有の高速動作が可能なことから、多方面で使用されてきている。
【０００５】
通常、ＩＧＢＴ、ＩＥＧＴ等の絶縁ゲート型半導体素子の駆動は、トランジスタ等のスイッチング素子により、ゲート抵抗を介してゲート−エミッタ間に正負の電圧を供給することで、素子のオン・オフ制御を行なうようにしている。
【０００６】
これらの絶縁ゲート型半導体素子は、インバータ回路等のスイッチング素子として使用するが、何らかの異常によって素子の短絡故障が発生すると、他の健全な素子を破壊したり、電源系統が短絡して拡大破壊が拡がることがあることから、速やかに素子の故障を検知することが必要である。
【０００７】
そして、従来から、絶縁ゲート型半導体素子の素子故障を検出する方法としては、絶縁ゲート型半導体素子のゲート電圧を検出する方法が知られている。
【０００８】
図１４は、この種の従来の絶縁ゲート型半導体素子の故障検出方法を実現するための故障検出装置の構成例を示す回路図である。
【０００９】
図１４において、１０は絶縁ゲート型半導体素子、１１は絶縁ゲート型半導体素子１０のゲートに一端が接続されたゲート抵抗、１２，１３は互いに直列接続され、かつ当該接続点にゲート抵抗１１の他端が接続されたゲートドライブ用のトランジスタ、１４Ｐ，１４Ｎは互いに直列接続され、かつトランジスタ１２，１３の直列回路に並列接続された電源、１５でゲート指令信号であるオン、オフ指令信号１６を受けてトランジスタ12,13に信号を与える増幅器である。
【００１０】
一方、１７は電圧比較器であり、絶縁ゲート型半導体素子１０のゲート電圧と検出電圧１８とを比較して、ゲート電圧が検出電圧１８以上になれば出力「１」を発生する。
【００１１】
１９は不一致検出回路であり、電圧比較器１７からの出力信号とオン、オフ指令信号１６の出力とを比較して、一定時間以上両者の不一致が継続すれば素子故障と判定する。
【００１２】
すなわち、絶縁ゲート型半導体素子１０が正常状態では、オン、オフ指令信号１６はオフ信号状態で「０」を出力し、絶縁ゲート型半導体素子１０のゲート電圧は、電源電圧１４Ｎの電圧(−１５Ｖ)になっている。
【００１３】
例えば、検出電圧１８を−５Ｖに設定すれば、電圧比較器１７からの出力は「０」信号を出力し、不一致検出回路１９は、オン、オフ指令信号１６の出力と電圧比較器１７からの出力とが一致しているとみなす。
【００１４】
一方、何らかの理由で、絶縁ゲート型半導体素子１０のゲート−エミッタ間が短絡故障している場合には、絶縁ゲート型半導体素子１０のゲート電圧は０Ｖとなり、電圧比較器１７からの出力は「１」となり、不一致検出回路１９は両者の信号の不一致を検出して、絶縁ゲート型半導体素子１０の素子故障を判別する。
【００１５】
オン、オフ指令信号１６がオン信号「１」を出力した場合には、絶縁ゲート型半導体素子１０のゲート電圧は電源電圧１４Ｐの電位となり、電圧比較器１７からの出力は「１」で、不一致検出回路１９は両者の信号が一致していると見なす。
【００１６】
【発明が解決しようとする課題】
しかしながら、このような従来の絶縁ゲート型半導体素子の故障検出方法においては、次のような問題点がある。
【００１７】
すなわち、絶縁ゲート型半導体素子１０では、増幅器１５の遅れ時間や素子のゲート−エミッタ間のキャパシタンス等によって、ゲート電圧波形がなまり、オン、オフ指令信号１６の出力信号に対して、絶縁ゲート型半導体素子１０のゲート電圧検出の遅れが大きくなることである。
【００１８】
図１５は、この場合の様子を示す図であり、同図（ａ）はオン、オフ指令信号１６の出力信号、同図（ｂ）は絶縁ゲート型半導体素子１０のゲート電圧波形、同図（ｃ）は電圧比較器１７からの出力信号、同図（ｄ）は不一致検出回路１９の検出結果を示している。
【００１９】
ここで、不一致検出回路１９からの出力は、絶縁ゲート型半導体素子１０が正常な状態でも不一致検出するが、これは絶縁ゲート型半導体素子３の素子故障検出方法の遅れや絶縁ゲート型半導体素子１０のゲート電圧波形の遅れによるものである。
【００２０】
このため、不一致検出回路１９では、あらかじめこれらの遅れ時間を考慮して、オン、オフ指令信号１６の信号変化点からこの遅れ時間をマスクするなどしているが、この分素子故障検出時間が遅れることになる。
【００２１】
このことは、本来素子の異常を速やかに検出して、次の保護動作に結びつけるという機能喪失あるいは拡大被害につながるという問題がある。
【００２２】
本発明の目的は、素子の故障を速やかに検出することが可能な絶縁ゲート型半導体素子の故障検出方法および故障検出装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出方法において、絶縁ゲート型半導体素子のゲート電流を検出し、当該ゲート電流の立ち上がり信号からオン相当の時間を求め、当該時間をゲート指令信号と比較して両者の不一致を検出することで、素子の故障を検出するようにしている。
【００２４】
請求項２に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、絶縁ゲート型半導体素子の正負ゲート電流を整流して１方向化した電圧を得る整流手段と、整流手段により１方向化された電圧を所定の検出電圧設定値と比較し出力する比較手段と、比較手段からの比較出力を波形整形する波形整形手段と、波形整形手段により波形整形された信号とオン、オフ指令信号との不一致検出を行なうことで、素子の故障を検出する不一致検出手段とを備えている。
【００２７】
請求項３に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、絶縁ゲート型半導体素子の正負ゲート電流を整流して１方向化した電圧を得る整流手段と、整流手段により１方向化された電圧を所定の検出電圧設定値と比較し出力する比較手段と、比較手段からの比較出力のパルス幅が所定値を超えたことで、素子の故障を検出するパルス幅検出手段とを備えている。
【００２９】
請求項４に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出方法において、絶縁ゲート型半導体素子のゲート電流を検出し、オン、オフ指令信号の変化点に禁止帯を設け、当該禁止帯以外でゲート電流が流れたことを検出することで、素子の故障を検出するようにしている。
【００３０】
請求項５に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、絶縁ゲート型半導体素子の正負ゲート電流を整流して１方向化した電圧を得る整流手段と、整流手段により１方向化された電圧を所定の検出電圧設定値と比較し出力する比較手段と、オン、オフ指令信号の信号変化時点から出力が所定時間「０」となる禁止帯発生手段と、比較手段からの比較出力と禁止帯発生手段からの出力との論理積（ＡＮＤ）出力により、素子の故障を検出する論理積手段とを備えている。
【００３３】
請求項６に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、絶縁ゲート型半導体素子のオフゲート電流を検出した信号を所定の検出電圧設定値と比較し出力する比較手段と、比較手段からの比較出力のパルス幅が所定値を超えたことで、素子の故障を検出するパルス幅検出手段とを備えている。
【００３５】
請求項７に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出方法において、絶縁ゲート型半導体素子のオフ側のゲート電流を検出し、オン、オフ指令信号のオンからオフヘの変化点に禁止帯を設け、オン時および当該禁止帯以外でゲート電流が流れたことを検出することで、素子の故障を検出するようにしている。
【００３６】
請求項８に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、絶縁ゲート型半導体素子のオフゲート電流を検出した信号を所定の検出電圧設定値と比較し出力する比較手段と、オン、オフ指令信号のオンからオフになる信号変化時点から出力が所定時間「０」となるワンショット手段と、比較手段からの比較出力とワンショット手段からの出力との論理積（ＡＮＤ）出力により、素子の故障を検出する論理積手段とを備えている。
【００３８】
請求項９に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出方法において、絶縁ゲート型半導体素子のゲート電圧と当該ゲート電圧を微分した信号とを加算し、当該加算信号をゲート指令信号と比較して両者の不一致を検出することで、素子の故障を検出するようにしている。
【００３９】
請求項１０に対応する発明では、ゲート指令信号であるオン、オフ指令信号により、ゲートに所定の第１の電圧のオン信号が印加されて所定時間だけ導通し、ゲートに所定の第２の電圧の信号が印加されて所定時間だけ不導通となる絶縁ゲート型半導体素子の故障検出装置において、絶縁ゲート型半導体素子のゲート電圧を微分する微分手段と、微分手段からの微分信号と絶縁ゲート型半導体素子のゲート電圧とを加算した信号を所定の検出電圧設定値と比較し出力する比較手段と、比較手段からの比較出力とオン、オフ指令信号との不一致検出を行なうことで、素子の故障を検出する不一致検出手段とを備えている。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４２】
（第１の実施の形態）
図１は、本実施の形態による絶縁ゲート型半導体素子の故障検出方法を実現するための故障検出装置の構成例を示す回路図であり、図１４と同一部分には同一符号を付して適宜その説明を省略し、ここでは異なる部分についてのみ述べる。
【００４３】
すなわち、本実施の形態による絶縁ゲート型半導体素子の故障検出装置は、図１に示すように、整流手段である単相ダイオードブリッジ２０と、比較手段である電圧比較器１７と、波形整形手段である２進カウンタ２２と、不一致検出回路１９とから構成している。
【００４４】
単相ダイオードブリッジ２０は、絶縁ゲート型半導体素子１０の正負ゲート電流を整流して１方向化した電圧を得る。
【００４５】
電圧比較器１７は、単相ダイオードブリッジ２０により１方向化された電圧を、所定の検出電圧１８設定値と比較し出力する。
【００４６】
２進カウンタ２２は、電圧比較器１７からの比較出力を波形整形する。
【００４７】
不一致検出回路１９は、２進カウンタ２２により波形整形された信号とオン、オフ指令信号１６との不一致検出を行なうことで、素子の故障を検出して素子故障検出信号を出力する。
【００４８】
次に、以上のように構成した本実施の形態による絶縁ゲート型半導体素子の故障検出装置による故障検出方法について、図２および図３を用いて説明する。
【００４９】
図１において、単相ダイオードブリッジ２０では、絶縁ゲート型半導体素子１０の正負ゲート電流を整流して１方向化した電圧を得、この電圧を、電圧比較器１７で所定の検出電圧１８設定値と比較する。
【００５０】
そして、この電圧比較器１７からの出力を２進カウンタ２２で波形整形し、この波形整形された信号とオン、オフ指令信号１６との不一致検出を、不一致検出回路１９で検出して、素子の故障を検出する。
【００５１】
図２のａ)は、オン、オフ指令信号１６の出力であり、このオン、オフ指令信号１６を受けて、絶縁ゲート型半導体素子１０のゲート電圧は、図２のｂ)に示すように変化する。
【００５２】
図２のｃ)は、絶縁ゲート型半導体素子１０のゲート電流を模擬的に示したものであり、ゲート抵抗１１にも同じ電流が流れる。
【００５３】
図２のｄ)は、ゲート抵抗１１の両端電圧をダイオードブリッジ２０で整流して得たゲート電流相当の電圧信号を、電圧比較器１７で検出電圧１８設定値と比較した出力信号を示し、図２のｅ)は、当該出力信号を２進カウンタ２２を通した出力信号を示す。
【００５４】
図２のｆ)は、図２のａ)の信号と図２のｅ)の信号との不一致部を示したものであり、オン、オフ指令信号１６の出力信号に対して、遅れ時間を大幅に短縮することができる。
【００５５】
図３は、オフ時に絶縁ゲート型半導体素子１０のゲート−エミッタ間が短絡した場合の各信号を示すものであり、ａ)〜ｆ)は図２のａ)〜ｆ)と同じ信号を示している。
【００５６】
図３において、絶縁ゲート型半導体素子１０のゲート−エミッタ間短絡が発生すると、ｂ)のゲート電圧は０Ｖになり、ｃ)のゲート電流は継続して流れる。
【００５７】
その結果、ｆ)に示す不一致検出信号は連続して出力されるので、素子故障を検出することができる。
【００５８】
このようにして、本実施の形態では、絶縁ゲート型半導体素子１０のゲート電流を検出することで、遅れ時間の短い素子故障検出を行なうことができる。
【００５９】
上述したように、本実施の形態による絶縁ゲート型半導体素子の故障検出方法および故障検出装置では、絶縁ゲート型半導体素子１０のゲート電流を検出し、当該ゲート電流の立ち上がり信号からオン相当の時間を求め、当該時間をゲート指令信号１６と比較して両者の不一致を検出することで、素子の故障を検出するようにしているので、素子の故障を速やかに検出することが可能となる。
【００６０】
（第２の実施の形態）
図４は、本実施の形態による絶縁ゲート型半導体素子の故障検出方法を実現するための故障検出装置の構成例を示す回路図であり、図１４と同一部分には同一符号を付して適宜その説明を省略し、ここでは異なる部分についてのみ述べる。
【００６１】
すなわち、本実施の形態による絶縁ゲート型半導体素子の故障検出装置は、図４に示すように、整流手段である単相ダイオードブリッジ２０と、比較手段である電圧比較器１７と、パルス幅検出回路２３とから構成している。
【００６２】
単相ダイオードブリッジ２０は、絶縁ゲート型半導体素子１０の正負ゲート電流を整流して１方向化した電圧を得る。
【００６３】
電圧比較器１７は、単相ダイオードブリッジ２０により１方向化された電圧を、所定の検出電圧１８設定値と比較し出力する。
【００６４】
パルス幅検出回路２３は、電圧比較器１７からの比較出力のパルス幅が所定値（設定時間Ｔｄ）を超えたことで、素子の故障を検出して素子故障検出信号を出力する。
【００６５】
次に、以上のように構成した本実施の形態による絶縁ゲート型半導体素子の故障検出装置による故障検出方法について、図５を用いて説明する。
【００６６】
図４において、単相ダイオードブリッジ２０では、絶縁ゲート型半導体素子１０の正負ゲート電流を整流して１方向化した電圧を得、この電圧を、電圧比較器１７で所定の検出電圧１８設定値と比較する。
【００６７】
そして、この電圧比較器１７からの出力のパルス幅をパルス幅検出回路２３で毛検出し、それが所定値（設定時間Ｔｄ）を超えたことを検出して、素子の故障を検出する。
【００６８】
図５のａ)〜ｄ)は、図２のａ)〜ｄ)と同じ信号であり、図５のｅ)は、パルス幅検出回路２３内で設定した設定時間Ｔｄとタイミングを示し、図５のｆ)は、パルス幅検出回路２３の出力信号を示す。
【００６９】
電圧比較器１７からの出力信号のパルス幅が、所定の設定時間Ｔｄよりも長くなると、素子故障を検出することができる。
【００７０】
また、この設定時間Ｔｄは、電流検出レベルを調整することにより、ゲート電圧検出に比較して、遅れ時間を短くすることができる。
【００７１】
さらに、本実施の形態の場合には、オン中に絶縁ゲート型半導体素子１０のゲート−エミッタ間が短絡故障したような場合でも、素子故障検出を行なうことができる。
【００７２】
上述したように、本実施の形態による絶縁ゲート型半導体素子の故障検出方法および故障検出装置では、絶縁ゲート型半導体素子１０のゲート電流を検出し、当該ゲート電流の幅が所定時間以上であることを検出することで、素子の故障を検出するようにしているので、回路を簡略化できると共に、素子の故障を速やかに検出することが可能となる。
【００７３】
（第３の実施の形態）
図６は、本実施の形態による絶縁ゲート型半導体素子の故障検出方法を実現するための故障検出装置の構成例を示す回路図であり、図１４と同一部分には同一符号を付して適宜その説明を省略し、ここでは異なる部分についてのみ述べる。
【００７４】
すなわち、本実施の形態による絶縁ゲート型半導体素子の故障検出装置は、図６に示すように、整流手段である単相ダイオードブリッジ２０と、比較手段である電圧比較器１７と、禁止帯発生回路２４と、論理積手段であるＡＮＤ回路２５とから構成している。
【００７５】
単相ダイオードブリッジ２０は、絶縁ゲート型半導体素子１０の正負ゲート電流を整流して１方向化した電圧を得る。
【００７６】
電圧比較器１７は、単相ダイオードブリッジ２０により１方向化された電圧を、所定の検出電圧１８設定値と比較し出力する。
【００７７】
禁止帯発生回路２４は、オン、オフ指令信号１６の信号変化時点（オン、オフ指令信号１６の出力信号がオフからオンに、またオンからオフになる変化点）から出力が所定時間（例えば５μｓ〜１５μｓ）だけ「０」となるように禁止時間帯を出力する。
【００７８】
ＡＮＤ回路２５は、電圧比較器１７からの比較出力と禁止帯発生回路２４からの出力との論理積（ＡＮＤ）出力により、素子の故障を検出して素子故障検出信号を出力する。
【００７９】
すなわち、ＡＮＤ回路２５は、禁止帯発生回路２４からの出力が禁止時間帯では、素子故障を検出しないように電圧比較器１７からの比較出力をブロックする。
【００８０】
次に、以上のように構成した本実施の形態による絶縁ゲート型半導体素子の故障検出装置による故障検出方法について、図７を用いて説明する。
【００８１】
図６において、単相ダイオードブリッジ２０では、絶縁ゲート型半導体素子１０の正負ゲート電流を整流して１方向化した電圧を得、この電圧を、電圧比較器１７で所定の検出電圧１８設定値と比較する。
【００８２】
禁止帯発生回路２４では、オン、オフ指令信号１６の出力信号がオフからオンに、またオンからオフになる変化点から、出力が所定時間（５μｓ〜１５μｓ）だけ「０」となるように禁止時間帯を出力する。
【００８３】
ＡＮＤ回路２５では、禁止帯発生回路２４からの出力が禁止時間帯では、素子故障を検出しないように電圧比較器１７からの比較出力をブロックする。
【００８４】
その結果、ＡＮＤ回路２５の出力では、禁止時間帯以外で絶縁ゲート型半導体素子１０のゲート−エミッタ間短絡が発生した場合には、遅れ時間がなく、素子故障検出信号を出力する。
【００８５】
図７のｅ)は、禁止帯発生回路２４の出力を示す。時間ｔoで、絶縁ゲート型半導体素子１０のゲート−エミッタ間短絡が発生して、図７のｂ)に示すようにゲート−エミッタ間電圧が０Ｖになると、図７のｃ)に示すように時間ｔoでゲート電流が流れ、高速に素子故障を検出することができる。
【００８６】
このようにして、本実施の形態では、オフ時、オン時に絶縁ゲート型半導体素子１０のゲート−エミッタ間短絡が発生した場合、極めて高速に素子故障検出を行なうことができる。
【００８７】
上述したように、本実施の形態による絶縁ゲート型半導体素子の故障検出方法および故障検出装置では、絶縁ゲート型半導体素子１０のゲート電流を検出し、オン、オフ指令信号１６の変化点に禁止帯を設け、当該禁止帯以外でゲート電流が流れたことを検出することで、素子の故障を検出するようにしているので、素子の故障を速やかに検出することが可能となる。
【００８８】
（第４の実施の形態）
図８は、本実施の形態による絶縁ゲート型半導体素子の故障検出方法を実現するための故障検出装置の構成例を示す回路図であり、図１４と同一部分には同一符号を付して適宜その説明を省略し、ここでは異なる部分についてのみ述べる。
【００８９】
すなわち、本実施の形態による絶縁ゲート型半導体素子の故障検出装置は、図８に示すように、電流検出手段である抵抗１１ａと、比較手段である電圧比較器１７と、パルス幅検出回路２３とから構成している。
【００９０】
抵抗１１ａは、絶縁ゲート型半導体素子１０のオフ側のゲート電流を検出する。
【００９１】
電圧比較器１７は、抵抗１１ａにより検出された信号を、所定の検出電圧１８設定値と比較し出力する。
【００９２】
パルス幅検出回路２３は、電圧比較器１７からの比較出力のパルス幅が所定値（設定時間Ｔｄ）を超えたことで、素子の故障を検出して素子故障検出信号を出力する。
【００９３】
次に、以上のように構成した本実施の形態による絶縁ゲート型半導体素子の故障検出装置による故障検出方法について、図９を用いて説明する。
【００９４】
図８において、抵抗１１ａでは、絶縁ゲート型半導体素子１０のオフ側のゲート電流を検出し、この電流信号を、電圧比較器１７で所定の検出電圧１８設定値と比較する。
【００９５】
そして、この電圧比較器１７からの出力のパルス幅をパルス幅検出回路２３で毛検出し、それが所定値（設定時間Ｔｄ）を超えたことを検出して、素子の故障を検出する。
【００９６】
図９のａ)〜ｆ)は、前記図５のａ)〜ｆ)と同じ信号を示すが、図９のｄ)に示すように電圧比較器１７からの出力は、ゲート電流が負になる時にのみ出力する。
【００９７】
その結果、オン中での絶縁ゲート型半導体素子１０のゲート−エミッタ間短絡の検出はできないが、回路を簡略化することができ、電圧比較器１７からの出力信号のパルス幅が所定の設定時間Ｔｄよりも長くなると、素子故障検出を行なうことができる。
【００９８】
また、この設定時間Ｔｄは、電流検出レベルを調整することにより、ゲート電圧検出に比較して、遅れ時間を短くすることができる。
【００９９】
上述したように、本実施の形態による絶縁ゲート型半導体素子の故障検出方法および故障検出装置では、絶縁ゲート型半導体素子１０のオフ側のゲート電流を検出し、当該ゲート電流の幅が所定時間以上であることを検出することで、素子の故障を検出するようにしているので、回路を簡略化できると共に、素子の故障を速やかに検出することが可能となる。
【０１００】
（第５の実施の形態）
図１０は、本実施の形態による絶縁ゲート型半導体素子の故障検出方法を実現するための故障検出装置の構成例を示す回路図であり、図１４と同一部分には同一符号を付して適宜その説明を省略し、ここでは異なる部分についてのみ述べる。
【０１０１】
すなわち、本実施の形態による絶縁ゲート型半導体素子の故障検出装置は、図１０に示すように、電流検出手段である抵抗１１ａと、比較手段である電圧比較器１７と、ワンショット回路２６と、論理積手段であるＡＮＤ回路２５とから構成している。
【０１０２】
抵抗１１ａは、絶縁ゲート型半導体素子１０のオフ側のゲート電流を検出する。
【０１０３】
電圧比較器１７は、抵抗１１ａにより検出された信号を、所定の検出電圧１８設定値と比較し出力する。
【０１０４】
ワンショット回路２６は、オン、オフ指令信号１６の出力信号がオンからオフになる信号変化時点から出力が所定時間（例えば５μｓ〜１５μｓ）だけ「０」となるように禁止帯を出力（一定のパルス幅の信号を出力）する。
【０１０５】
ＡＮＤ回路２５は、電圧比較器１７からの比較出力とワンショット回路２６からの出力との論理積（ＡＮＤ）出力により、素子の故障を検出して素子故障検出信号を出力する。
【０１０６】
すなわち、ＡＮＤ回路２５は、ワンショット回路２６からの出力が禁止帯では、素子故障を検出しないように電圧比較器１７からの比較出力をブロックする。
【０１０７】
次に、以上のように構成した本実施の形態による絶縁ゲート型半導体素子の故障検出装置による故障検出方法について、図１１を用いて説明する。
【０１０８】
図１０において、抵抗１１ａでは、絶縁ゲート型半導体素子１０のオフ側のゲート電流を検出し、検出された信号を、電圧比較器１７で所定の検出電圧１８設定値と比較する。
【０１０９】
ワンショット回路２６では、オン、オフ指令信号１６の出力信号がオンからオフに変化した時に、一定のパルス幅を負論理出力でＡＮＤ回路２５に入力する。
【０１１０】
すなわち、ワンショット回路２６からの出力パルスが、故障検出の禁止帯となる。
【０１１１】
ＡＮＤ回路２５では、禁止帯発生回路２４からの出力が禁止帯では、素子故障を検出しないように電圧比較器１７からの比較出力をブロックする。
【０１１２】
その結果、ＡＮＤ回路２５の出力では、禁止帯以外で絶縁ゲート型半導体素子１０のゲート−エミッタ間短絡が発生した場合には、遅れ時間がなく、素子故障検出信号を出力する。
【０１１３】
図１１のｅ)は、ワンショット回路２６の出力を示す。時間toで、絶縁ゲート型半導体素子１０のゲート−エミッタ間短絡が発生して、図１１のｂ)に示すようにゲート−エミッタ間電圧が０Ｖになると、図１１のｃ)に示すように時間toでゲート電流が流れ、高速に素子故障を検出することができる。
【０１１４】
この場合にも、前述した第４の実施の形態の場合と同様に、オン中での絶縁ゲート型半導体素子１０のゲート−エミッタ間短絡の検出はできないが、回路を簡略化することができ、禁止帯以外の区間では、ほとんど遅れ時間なく、素子故障検出を行なうことができる。
【０１１５】
上述したように、本実施の形態による絶縁ゲート型半導体素子の故障検出方法および故障検出装置では、絶縁ゲート型半導体素子１０のオフ側のゲート電流を検出し、オン、オフ指令信号１６のオンからオフヘの変化点に禁止帯を設け、オン時および当該禁止帯以外でゲート電流が流れたことを検出することで、素子の故障を検出するようにしているので、回路を簡略化できると共に、素子の故障を速やかに検出することが可能となる。
【０１１６】
（第６の実施の形態）
図１２は、本実施の形態による絶縁ゲート型半導体素子の故障検出方法を実現するための故障検出装置の構成例を示す回路図であり、図１４と同一部分には同一符号を付して適宜その説明を省略し、ここでは異なる部分についてのみ述べる。
【０１１７】
すなわち、本実施の形態による絶縁ゲート型半導体素子の故障検出装置は、図１２に示すように、抵抗２１と、抵抗微分回路２７と、抵抗２８と、比較手段である電圧比較器１７と、不一致検出回路１９とから構成している。
【０１１８】
抵抗２１は、絶縁ゲート型半導体素子１０のゲート電圧を検出する。
微分回路２７は、抵抗およびコンデンサを直列接続してなり、抵抗２１により検出された絶縁ゲート型半導体素子１０のゲート電圧を微分する。
【０１１９】
抵抗２８は、抵抗２１に比較して十分小さい抵抗値を有しており、抵抗２１により検出された絶縁ゲート型半導体素子１０のゲート電圧と、微分回路２７からの微分電圧とを加算した電流信号を検出する。
電圧比較器１７は、抵抗２８により加算された電流信号を、所定の検出電圧１８設定値と比較し出力する。
【０１２０】
不一致検出回路１９は、電圧比較器１７からの比較出力とオン、オフ指令信号１６との不一致検出を行なうことで、素子の故障を検出して素子故障検出信号を出力する。
【０１２１】
次に、以上のように構成した本実施の形態による絶縁ゲート型半導体素子の故障検出装置による故障検出方法について、図１３を用いて説明する。
【０１２２】
図１２において、抵抗２１では、絶縁ゲート型半導体素子１０のゲート電圧を検出し、この絶縁ゲート型半導体素子１０のゲート電圧と、このゲート電圧を微分回路２７で微分した電圧とを加算した電流が、抵抗２８に流れて検出する。
【０１２３】
そして、この検出信号を、電圧比較器１７で検出電圧１８設定値と比較する。
【０１２４】
この結果、抵抗２８の両端電圧が検出電圧１８設定値を上回ると、電圧比較器１７からの比較出力信号は「１」となり、この信号とオン、オフ指令信号１６の出力との不一致検出を、不一致検出回路１９で検出して、素子の故障を検出する。
【０１２５】
図１３は、この様子を示すものでする。
【０１２６】
図１３のｃ)は、抵抗２８の両端電圧を模擬的に示したもので、図１３のｂ)に示すゲート電圧にその微分信号を加算した波形、図１３のｄ)は、電圧比較器１７からの出力を示し、図１３のａ)に示すオン、オフ指令信号１６出力に対して若干遅れ時間があるが、ゲート電圧を微分した分だけ、遅れ時間が短縮される。
【０１２７】
不一致検出回路１９では、この遅れ分は、図１３のｅ)に示すようにあらかじめ禁止帯を設けて、素子故障検出をしないようにしている。
【０１２８】
時間toで、絶縁ゲート型半導体素子10のゲート−エミッタ間で短絡故障が発生すると、電圧比較器１７からの出力は直ちに立ち上がり、素子故障を検出することができる。
【０１２９】
上述したように、本実施の形態による絶縁ゲート型半導体素子の故障検出方法および故障検出装置では、絶縁ゲート型半導体素子１０のゲート電圧と当該ゲート電圧を微分した信号とを加算し、当該加算信号をゲート指令信号１６と比較して両者の不一致を検出することで、素子の故障を検出するようにしているので、遅れ時間を少なくして、素子の故障を速やかに検出することが可能となる。
【０１３０】
（その他の実施の形態）
尚、本発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形して実施することが可能である。
また、各実施の形態は可能な限り適宜組合わせて実施してもよく、その場合には組合わせた作用効果を得ることができる。
さらに、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより、種々の発明を抽出することができる。
例えば、実施の形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも一つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも一つ）が得られる場合には、この構成要件が削除された構成を発明として抽出することができる。
【０１３１】
【発明の効果】
以上説明したように、本発明の絶縁ゲート型半導体素子の故障検出方法および故障検出装置によれば、素子の故障を速やかに検出することが可能となり、さらに回路を簡略化することが可能となる。
【図面の簡単な説明】
【図１】本発明による絶縁ゲート型半導体素子の故障検出装置の第１の実施の形態を示す回路図。
【図２】同第１の実施の形態の絶縁ゲート型半導体素子の故障検出装置における故障検出方法を説明するための図。
【図３】同第１の実施の形態の絶縁ゲート型半導体素子の故障検出装置における故障検出方法を説明するための図。
【図４】本発明による絶縁ゲート型半導体素子の故障検出装置の第２の実施の形態を示す回路図。
【図５】同第２の実施の形態の絶縁ゲート型半導体素子の故障検出装置における故障検出方法を説明するための図。
【図６】本発明による絶縁ゲート型半導体素子の故障検出装置の第３の実施の形態を示す回路図。
【図７】同第３の実施の形態の絶縁ゲート型半導体素子の故障検出装置における故障検出方法を説明するための図。
【図８】本発明による絶縁ゲート型半導体素子の故障検出装置の第４の実施の形態を示す回路図。
【図９】同第４の実施の形態の絶縁ゲート型半導体素子の故障検出装置における故障検出方法を説明するための図。
【図１０】本発明による絶縁ゲート型半導体素子の故障検出装置の第５の実施の形態を示す回路図。
【図１１】同第５の実施の形態の絶縁ゲート型半導体素子の故障検出装置における故障検出方法を説明するための図。
【図１２】本発明による絶縁ゲート型半導体素子の故障検出装置の第６の実施の形態を示す回路図。
【図１３】同第７の実施の形態の絶縁ゲート型半導体素子の故障検出装置における故障検出方法を説明するための図。
【図１４】従来の絶縁ゲート型半導体素子の故障検出装置の構成例を示す回路図。
【図１５】同従来の絶縁ゲート型半導体素子の故障検出装置における故障検出方法を説明するための図。
【符号の説明】
１０…絶縁ゲート型半導体素子
１１…ゲート抵抗
１１ａ，２１，２８…抵抗
１２，１３…トランジスタ
１４Ｐ，１４Ｎ…電源
１５…増幅器
１６…オン、オフ指令信号
１７…電圧比較器
１８…検出電圧
１９…不一致検出回路
２０…ダイオードブリッジ
２２…２進カウンタ
２３…パルス幅検出回路
２４…禁止帯発生回路
２５…論理積（ＡＮＤ）回路
２６…ワンショット回路
２７…微分回路。
【図１】
0004434510.tif 000002
【図２】
0004434510.tif 000003
【図３】
0004434510.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004434510.tif 000008
【図８】
0004434510.tif 000009
【図９】
0004434510.tif 000010
【図１０】
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【図１１】
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【図１２】
0004434510.tif 000013
【図１３】
0004434510.tif 000014
【図１４】
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【図１５】
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