(57)【特許請求の範囲】
【請求項１】
複数の論理ゲートを含む第１フリップフロップと、
第２フリップフロップと、
上記第１フリップフロップの出力ノードと上記第２フリップフロップの入力ノードとが接続された論理回路とを有し、
上記論理回路は、しきい値電圧Ｖ１を有する第１導電型の第１ＭＯＳトランジスタ及び上記しきい値電圧Ｖ１よりも絶対値が大きいしきい値電圧Ｖ２を有する第１導電型の第２ＭＯＳトランジスタを含み、
上記第１フリップフロップのデータ入力ノードから上記出力ノードへのデータ信号の伝播経路上に配置される上記論理ゲートを構成する第１導電型のＭＯＳトランジスタのしきい値電圧Ｖ３は、（Ｖ３とＶ２の差の絶対値）＞（Ｖ３とＶ１の差の絶対値）という関係を満たし、
上記伝播経路上以外に配置される上記論理ゲートを構成する第１導電型のＭＯＳトランジスタのしきい値電圧Ｖ４は、（Ｖ４とＶ１の差の絶対値）＞（Ｖ４とＶ２の差の絶対値）という関係を満たす半導体集積回路装置。
【請求項２】
請求項１において、
上記論理回路は、上記第１ＭＯＳトランジスタと直列接続され、しきい値電圧Ｖ５を有する第２導電型の第３ＭＯＳトランジスタ、及び、上記第２ＭＯＳトランジスタと直列接続され、上記しきい値電圧Ｖ５よりも絶対値が大きいしきい値電圧Ｖ６を有する第２導電型の第６ＭＯＳトランジスタを含み、
上記第１フリップフロップのデータ入力ノードから上記出力ノードへのデータ信号の伝播経路上に配置される上記論理ゲートを構成する第２導電型のＭＯＳトランジスタのしきい値電圧Ｖ７は、（Ｖ７とＶ６の差の絶対値）＞（Ｖ７とＶ５の差の絶対値）という関係を満たし、
上記伝播経路上以外に配置される上記論理ゲートを構成する第２導電型の第ＭＯＳトランジスタのしきい値電圧Ｖ８は、（Ｖ８とＶ５の差の絶対値）＞（Ｖ８とＶ６の差の絶対値）という関係を満たす半導体集積回路装置。
【請求項３】
請求項２において、
上記第１フリップフロップのラッチは、上記第１フリップフロップの上記データ入力ノードと上記出力ノードとの間に位置する第１ノードと、上記第１ノードに入力部が接続された第１インバータと、上記第１インバータの出力部に入力部が接続され、上記第１ノードに出力部が接続された第２インバータとを有する半導体集積回路装置。
【請求項４】
請求項２において、
上記第１フリップフロップは、上記第１フリップフロップのクロック入力ノードに入力部が接続され、上記論理ゲートの動作タイミングを制御するクロックドライバとを有する半導体集積回路装置。
【請求項５】
請求項１において、
上記第１フリップフロップの上記論理ゲートの一つは上記データ入力ノードと上記出力ノードとの間に設けられた伝送ゲートである半導体集積回路装置。
【請求項６】
請求項１において、
上記第１フリップフロップの上記論理ゲートの一つは、上記テストデータ入力ノードからテストデータが入力されるものであり、
上記テストデータは上記第１フリップフロップのラッチに保持される半導体集積回路装置。
【請求項７】
請求項２において、
上記第１フリップフロップの上記論理ゲートの一つは、上記テストデータ入力ノードからテストデータが入力されるものであり、
上記テストデータは上記第１フリップフロップのラッチに保持される半導体集積回路装置。
【請求項８】
複数の論理ゲートを含む第１乃至第４フリップフロップと、
上記第１フリップフロップの出力ノードと上記第２フリップフロップのデータ入力ノードとの間に接続され、複数の論理ゲートを含む第１論理回路と、
上記第３フリップフロップの出力ノードと上記第４フリップフロップのデータ入力ノードとの間に接続され、複数の論理ゲートを含む第２論理回路と、
上記第１論理回路の論理ゲートの段数は、上記第２論理回路の論理ゲートの段数よりも多く、
上記第１論理回路の論理ゲートはしきい値電圧Ｖ１を有する第１導電型の第１ＭＯＳトランジスタを含み、
上記第２論理回路の論理ゲートは上記しきい値電圧Ｖ１よりも絶対値が大きいしきい値電圧Ｖ２を有する第１導電型の第２ＭＯＳトランジスタを含み、
上記第１フリップフロップ及び上記第２フリップフロップの少なくともいずれかにおいて、データ入力ノードから出力ノードへのデータ信号の伝播経路上に配置される上記論理ゲートを構成する第１導電型のＭＯＳトランジスタのしきい値電圧Ｖ３は、（Ｖ３とＶ２の差の絶対値）＞（Ｖ３とＶ１の差の絶対値）という関係を満たし、上記伝播経路上以外に配置される上記論理ゲートを構成する第１導電型の第４ＭＯＳトランジスタのしきい値電圧Ｖ４は、（Ｖ４とＶ１の差の絶対値）＞（Ｖ４とＶ２の差の絶対値）という関係を満たす半導体集積回路装置。
【請求項９】
請求項８において、
上記第１論理回路の論理ゲートは、上記第１ＭＯＳトランジスタと直列接続され、しきい値電圧Ｖ５を有する第２導電型の第３ＭＯＳトランジスタを含み、
上記第２論理回路の論理ゲートは、上記第２ＭＯＳトランジスタと直列接続され、上記しきい値電圧Ｖ５よりも絶対値が大きいしきい値電圧Ｖ６を有する第２導電型の第４ＭＯＳトランジスタを含み、
上記第１フリップフロップ及び上記第２フリップフロップの少なくともいずれかにおいて、データ入力ノードから出力ノードへのデータ信号の伝播経路上に配置される上記論理ゲートを構成する第２導電型の第５ＭＯＳトランジスタのしきい値電圧Ｖ７は、（Ｖ７とＶ６の差の絶対値）＞（Ｖ７とＶ５の差の絶対値）という関係を満たし、上記伝播経路上以外に配置される上記論理ゲートを構成する第２導電型の第６ＭＯＳトランジスタのしきい値電圧Ｖ８は、（Ｖ８とＶ５の差の絶対値）＞（Ｖ８とＶ６の差の絶対値）という関係を満たす半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に係わり、特に、高速かつ低電圧動作に好適な半導体集積回路装置に関わる。
【０００２】
【従来の技術】
高集積度、低消費電力という特徴を持つＭＯＳトランジスタ（本願明細書においては、絶縁ゲート型電界効果型トランジスタを代表させて、ＭＯＳトランジスタの語を用いる。）が、半導体集積回路装置に広く用いられている。ＭＯＳトランジスタのオン−オフ特性はＭＯＳトランジスタのしきい値電圧により決定される。ドライブ能力を上げ、回路の動作速度を向上させるためには、しきい値電圧を低く設定しなければならない。
【０００３】
しかし、1993シンポジュウム  オン  ブイ・エル・エス・アイ  サーキット  ダイジェスト  オブ  テクニカル  ペーパーズ（1993年5月）第45頁から第46頁（1993 Symposium on VLSI Circuits Digest of Technical Papers, pp45-46(May 1993)）に述べられているように、しきい値電圧をあまり低く設定すると、ＭＯＳトランジスタのサブスレッショルド特性（テーリング特性）によって、トランジスタを完全にオフすることができなくなる。そのため、サブスレッショルドリーク電流（以下リーク電流という）が増大し、半導体集積回路の消費電力が非常に大きくなるという問題がある。
【０００４】
このため、ＭＯＳトランジスタにより構成される半導体集積回路装置を設計する際には、所望する動作周波数と消費電力を勘案し、ＭＯＳトランジスタのしきい値電圧を決定し、半導体製造プロセス条件が決定されている。
【０００５】
特開平１１−１９５９７６号公報（従来技術）においては、半導体集積回路装置中の複数の信号経路について、ディレイ（信号経路に沿って信号が伝わる時間）に余裕のある経路には動作速度は遅いがリーク電流が小さい高しきい値電圧のＭＯＳトランジスタを多用し、逆に、ディレイに余裕のない経路においては、リーク電流は大きくても動作速度が速い低しきい値電圧のＭＯＳトランジスタを多く使用する構成が述べられている。さらに、複数のしきい値電圧のＭＯＳトランジスタを混在した半導体集積回路を設計するため、高しきい値電圧のＭＯＳトランジスタで構成したセルと、それと同一の論理機能と形状を持ち低しきい値電圧のＭＯＳトランジスタで構成したセルとの双方を用意して設計を行う方法が開示されている。
【０００６】
【発明が解決しようとする課題】
図１０（ａ）には、２つのフリップフロップｆ１０１、ｆ１０２と４つの論理ゲートｇ１０１〜ｇ１０４で構成される信号径路が示されている。フリップフロップｆ１０１、ｆ１０２には、クロック信号ＣＫが入力され、回路はこれに同期して動作する。したがって、この回路が目標とする動作周波数で動作するためには、ディレイがクロック信号のサイクルタイム以内である必要がある。従来技術においては高しきい値電圧のＭＯＳトランジスタで構成したゲートで回路を構成した場合にディレイがサイクルタイムをオーバーする場合に、低しきい値電圧ＭＯＳトランジスタで構成したゲートに一部置き換えることで、目標とする動作周波数を実現しつつ、リーク電流を抑制する。論理ゲート記号の一部を太くしたものが、高しきい値電圧のＭＯＳトランジスタで構成されたゲートを示している（以降もこの表記を用いる）。図１０（ａ）の例では、フリップフロップｆ１０１、ＮＡＮＤゲートｇ１０１，ｇ１０３が高しきい値電圧のＭＯＳトランジスタで構成され、フリップフロップｆ１０２、ＮＡＮＤゲートｇ１０２，ｇ１０４は低しきい値電圧のＭＯＳトランジスタで構成されている。例えば、ゲートｇ１０１は図１０（ｂ）に示すように、高しきい値電圧のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタで構成される。また、ゲートｇ１０２は図１０（ｃ）に示すように、低しきい値のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタで構成される。なお、ＭＯＳトランジスタの記号も、ソースとドレイン間を太くして示したものが高しきい値電圧ＭＯＳトランジスタであることを示すものとする（以降もこの表記を用いる）。ここで、本願における低しきい値ＭＯＳトランジスタ、高しきい値ＭＯＳトランジスタという用語であるが、そのしきい値電圧の絶対値が相対的に低いＭＯＳトランジスタを低しきい値ＭＯＳトランジスタと称し、そのしきい値電圧の絶対値が相対的に高いＭＯＳトランジスタを高しきい値ＭＯＳトランジスタと称している。また、製造ばらつきによるしきい値電圧の高低は考慮しておらず、意図的に設計パラメータ等を変えることにより実現したものである。具体的には、ＭＯＳトランジスタのゲート絶縁膜下の半導体基板またはウェルの不純物ノードをインプラ等の手段により変える、ゲート絶縁膜厚の寸法を変える、ゲート長を変えることにより、ＭＯＳトランジスタのしきい値電圧を異ならせることができる。また、ＭＯＳトランジスタの基板またはウェルに基板バイアスを印加し、この基板バイアス電圧の値を変えることによりＭＯＳトランジスタのしきい値電圧を異ならせることが可能である。
【０００７】
ここで、従来技術においては、論理ゲート、特に、フリップフロップ回路を構成する個々のトランジスタのしきい値電圧をどのように与えるかということは十分検討されていなかった。すなわち、一般に半導体集積回路は図１０に示したような同期回路であるから、フリップフロップ回路の動作速度は目標動作周波数で動作させるために重要である。このとき、仮に高しきい値電圧のＭＯＳトランジスタを用いたフリップフロップとして全て高しきい値電圧ＭＯＳトランジスタを用いた図１１（ａ）を、低しきい値電圧のＭＯＳトランジスタを用いたフリップフロップとして全て低しきい値電圧ＭＯＳトランジスタを用いた図１１（ｃ）を用いたとする。なお、フリップフロップ内のｔｇ１０１〜１０２、ｔｇ１１１〜１１２は、クロック信号ＣＫにより遮断状態と反転信号出力を切り替えるクロックドインバータ回路である（図１１（ｂ）、図１１（ｄ））。
【０００８】
しかしながら、図１１（ａ）、図１１（ｃ）のようにフリップフロップを構成するとかえって高速化を妨げるおそれのあることを発明者らは見いだした。
【０００９】
図１０（ａ）に示した信号伝播経路では、クロック信号ＣＫの立ちあがり時刻に始点であるフリップフロップｆ１０１からデータが出力され、次のクロック信号の立ちあがり時刻までに、その信号が論理ゲートｇ１０１〜１０４を経由して終点のフリップフロップｆ１０２に到達しなければならない。
【００１０】
始点フリップフロップｆ１０１は、クロック信号ＣＫが「０」のとき、伝送ゲートｐ１０１はオープンになり、インバータ回路ｉ１０１を通して入力信号Ｄを通過させる。このとき伝送ゲートｐ１０２はクローズされており、インバータ回路ｉ１０３とクロックドインバータ回路ｔｇ１０２で保存している１クロック前の信号を出力用のインバータ回路ｉ１０４を通じて出力している。クロック信号ＣＫが「１」に立ちあがると伝送ゲートｐ１０１はクローズになって信号の取り込みを終了し、インバータ回路ｉ１０２とクロックドインバータ回路ｔｇ１０１によりデータを保存する。一方、伝送ゲートｐ１０２はオープンになり、クロック信号が「０」の時に取り込んだデータを出力バッファｉ１０４を通じて出力する。したがって、フリップフロップｆ１０１のディレイとは、クロック信号ＣＫが立ちあがってインバータ回路ｉ１０５〜１０６を通過し、伝送ゲートｐ１０２をオープンにして、データを伝送ゲートｐ１０２を通過させ、さらに出力インバータ回路ｉ１０４を通過するのに必要な時間である。すなわち、ディレイを短縮する効果のあるゲートはインバータ回路ｉ１０５，ｉ１０６，ｉ１０４及び伝送ゲートｐ１０２である。
【００１１】
次に終点フリップフロップについて説明する。もちろんクロック信号ＣＫが「１」に立ちあがるの瞬間に信号がフリップフロップｆ１０２入力ピンＤに到達したのでは遅すぎる。クロック信号ＣＫが「１」に立ちあがることにより、インバータ回路ｉ１１５，ｉ１１６を通過したクロック信号により、伝送ゲートｐ１１１がクローズになる。したがって、伝送ゲートｐ１１１がクローズになるより先にデータ信号はインバータ回路ｉ１１１、伝送ゲートｐ１１１及びインバータ回路ｉ１１２を通過しておかなくては、インバータ回路ｉ１１３とクロックドインバータ回路ｔｇ１１２によりデータを保存することができなくなる。つまり、フリップフロップｆ１０２の信号入力ピンＤに信号が到達する時刻は、クロック信号ＣＫが「１」に立ちあがる時点より余裕時間をもって到達する必要がある。この余裕時間は通常セットアップタイムと呼ばれるものである。このセットアップタイムを小さくするために効果のあるゲートは、インバータ回路ｉ１１１，ｉ１１２および伝送ゲートｐ１１１となる。逆に、図１１（ｃ）のようにクロック信号ＣＫが通過するインバータ回路ｉ１１５，ｉ１１６を低しきい値ＭＯＳトランジスタで構成すると伝送ゲートｐ１１１をクローズにする時刻を早めることとなり、このことはセットアップタイムを大きくすることにつながる。
【００１２】
このように、フリップフロップのようなクロック信号とデータ信号とを入力とする回路において低しきい値ＭＯＳトランジスタを一律に使用して回路を構成することは、高速化に寄与しないＭＯＳトランジスタまでも低しきい値ＭＯＳトランジスタを使用することで消費電力を増大させるおそれがある。
【００１３】
【課題を解決するための手段】
フリップフロップを高速動作させるために、フリップフロップセル内部のＭＯＳトランジスタのうちディレイを短縮する効果のあるＭＯＳトランジスタのみ低しきい値にして、ディレイ短縮に効果のない（少ない）ＭＯＳトランジスタを高しきい値にするものである。
【００１４】
すなわち、データ入力ノード、出力ノードを有し、上記データ入力ノードと上記出力ノードとの間に少なくとも上記データ入力ノードから入力されるデータが入力される第１論理ゲートと上記データを保持するラッチとを含むフリップフロップであって、第１論理ゲートに含まれる第１導電型の第１ＭＯＳトランジスタのしきい値電圧（絶対値）Ｖ１とラッチに含まれる第１導電型の第２ＭＯＳトランジスタのしきい値電圧（絶対値）Ｖ２とはＶ２＞Ｖ１という関係を満たすように構成する。ここで、Ｖ２＞Ｖ１という関係とはプロセスばらつきによる偶発的なものを含まず、所定のプロセス等により実現するものである。
【００１５】
特に、高しきい値ＭＯＳトランジスタ、低しきい値ＭＯＳトランジスタとは論理回路で使用される高しきい値ＭＯＳトランジスタと低しきい値ＭＯＳトランジスタと同じトランジスタを用いる。
【００１６】
すなわち、データ入力ノード、出力ノードを有し、データ入力ノードと出力ノードとの間に少なくともデータ入力ノードから入力されるデータが入力される第１論理ゲートとデータを保持するラッチとを含む第１フリップフロップと、データ入力ノードを有する第２フリップフロップと、第１フリップフロップの出力ノードと第２フリップフロップのデータ入力ノードと接続された論理回路とを有し、論理回路は、しきい値電圧（絶対値）Ｖ１を有する第１導電型の第１ＭＯＳトランジスタ及びしきい値電圧Ｖ１よりも大きいしきい値電圧（絶対値）Ｖ２を有する第１導電型の第２ＭＯＳトランジスタを含み、第１フリップフロップの第１論理ゲートを構成する第１導電型の第３ＭＯＳトランジスタのしきい値電圧（絶対値）Ｖ３は、（Ｖ３とＶ２の差の絶対値）＞（Ｖ３とＶ１の差の絶対値）という関係を満たし、第１フリップフロップの上記ラッチは、第１導電型の第４ＭＯＳトランジスタを含み、第４ＭＯＳトランジスタのしきい値電圧（絶対値）Ｖ４は、（Ｖ４とＶ１の差の絶対値）＞（Ｖ４とＶ２の差の絶対値）という関係を満たすように構成する。
【００１７】
さらに、フリップフロップ回路において、テスト時のみに動作する回路部分を含む場合にはこのような回路部分については高しきい値ＭＯＳトランジスタを用いる。
【００１８】
【発明の実施の形態】
本発明を適用した論理回路は、図１０（ａ）〜（ｃ）に示したように、論理回路を構成する論理ゲート、フリップフロップのいずれについても少なくとも２種類のしきい値電圧を有するＭＯＳトランジスタを用いて構成される。
（第１の実施形態）
図１（ａ）の回路は、レベルセンシティブラッチに本発明を適用したものである。図１（ａ）の回路は、高速動作が要求されるラッチとして用いられる。ラッチｌ１１は、入力信号をドライブするインバータ回路ｉ１１、出力をドライブするｉ１２、クロック信号を入力し、クロック信号（クロック反転信号）をドライブするインバータ回路ｉ１３（ｉ１４）、クロック信号ＣＫが「１」の時にオープンとなり、データを通過させる伝送ゲートｐ１１、伝送ゲートｐ１１がクローズ状態の時にデータを保持するために、互いに入力と出力を接続したインバータ回路ｉ１５及びクロックドインバータ回路ｔｇ１１とから構成されている。伝送ゲートｐ１１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース、ドレインをそれぞれ接続したパストランジスタである。また、図１（ｂ）にクロックドインバータ回路ｔｇ１１のトランジスタ構成も合わせて示している。クロックドインバータｔｇ１１は２段縦積みにしたＰＭＯＳトランジスタＴＰ１１，ＴＰ１２と２段縦積みにしたＮＭＯＳトランジスタＴＮ１１，ＴＮ１２を直列接続した構成である。入力データ信号ｉｎ１と、クロック信号ＣＫとクロック反転信号ＣＫ／を入力とし、クロック信号ＣＫが「１」の時、入力信号ｉｎ１の反転信号ｏｎｔ１を出力し、クロック信号ＣＫが「０」の時は遮断状態になる。
【００１９】
上述のように、ラッチｌ１１はクロック信号ＣＫが「１」の時のみデータを通過させるためアクティブハイラッチと呼ばれる。本ラッチ内のデータ信号の伝播径路は、インバータ回路ｉ１１、伝送ゲートｐ１１、インバータ回路ｉ１２であり、この径路上のゲートのＭＯＳトランジスタを低しきい値にすると、ラッチのディレイを短縮することに寄与する。
【００２０】
これに対して、クロック信号の伝播経路に位置するゲートのディレイ短縮効果は次のようである。クロックが「１」になる前にデータ信号が到着している場合は、クロック信号ドライブ用のインバータ回路ｉ１３、ｉ１４を低しきい値とすることによって伝送ゲートｐ１１を速くオープンにできるため、ディレイ短縮の効果がある。一方、クロック信号がデータ信号より速く「１」になっているケースでは、クロック信号ドライブ用のインバータ回路ｉ１３、ｉ１４はラッチのディレイ短縮には全く寄与しない。
【００２１】
したがって、全ての状態でディレイ短縮に効果があるインバータ回路ｉ１１、伝送ゲートｐ１１、インバータ回路ｉ１２を低しきい値化するのが最も効果的である。ここで、ラッチのＭＯＳトランジスタとその他の論理ゲートに用いられるＭＯＳトランジスタは共通であるから、ラッチの低しきい値ＭＯＳトランジスタとして論理ゲートの低しきい値ＭＯＳトランジスタを用い、ラッチの高しきい値ＭＯＳトランジスタとして論理ゲートの高しきい値ＭＯＳトランジスタを用いればよい。したがって、ラッチの高しきい値ＭＯＳトランジスタにおいては、そのしきい値電圧の絶対値とその他の論理ゲートに用いられる低しきい値ＭＯＳトランジスタのしきい値電圧の絶対値との差の絶対値は、そのしきい値電圧の絶対値とその他の論理ゲートに用いられる高しきい値ＭＯＳトランジスタのしきい値電圧の絶対値との差の絶対値よりも大きくなる。一方、ラッチの低しきい値ＭＯＳトランジスタにおいては、そのしきい値電圧の絶対値とその他の論理ゲートに用いられる高しきい値ＭＯＳトランジスタのしきい値電圧の絶対値との差の絶対値は、そのしきい値電圧の絶対値とその他の論理ゲートに用いられる低しきい値ＭＯＳトランジスタのしきい値電圧の絶対値との差の絶対値よりも大きくなる。
【００２２】
また、論理ゲートで３種以上のしきい値電圧のＭＯＳトランジスタを用いている場合には、３種以上のしきい値電圧のＭＯＳトランジスタのうち、図１（ａ）に示す相対的なしきい値電圧の高低関係を満たすように選択して用いればよい。
【００２３】
図１（ａ）の構成により、全てのトランジスタを低しきい値化するのと比べて少ない低しきい値ＭＯＳトランジスタを用いて、かつ同等の高速化が実現できる。図１（ａ）のラッチの例では、全トランジスタ１６個のうち低しきい値ＭＯＳトランジスタは６個である。これにより、全てを低しきい値ＭＯＳトランジスタで構成する場合と比較して、リーク電流を半分程度に削減できる。一方、高速動作が要求されないラッチとしては、低しきい値ＭＯＳトランジスタを高しきい値ＭＯＳトランジスタに変えて構成すればよい。これは以降に示す各回路について同様である。
【００２４】
また、図１の構成例では、クロック信号が１になった場合にデータを通過させるアクティブハイラッチを示したが、クロック信号が０の時にデータを通過させるアクティブローのラッチも同様に、高低しきい値電圧を使い分けて構成することが可能である。
【００２５】
図２の回路は図１（ａ）の回路の変形例である。データを保存するために、クロックドインバータ回路ｔｇ１１の代わりに、伝送ゲートｐ２２を用いたものである。図１と同符号のゲートは図１と同様の動作をする。伝送ゲートｐ２１がクローズ状態の時にデータを保持するために、インバータ回路ｉ２５、ｉ２６と伝送ゲートｐ２２を有する。伝送ゲートｐ２２は、伝送ゲートｐ２１がクローズの時にデータを保持するためにオープン状態になり、伝送ゲートｐ２１がオープンのときには、逆にクローズする。本ラッチ内のデータ信号の伝播径路は、図1の構成例と同様に、インバータ回路ｉ２１、伝送ゲートｐ２１、インバータ回路ｉ２２であり、この径路上のゲートのＭＯＳトランジスタを低しきい値にすると、ラッチのディレイを短縮することに寄与する。
【００２６】
図３（ａ）の回路は、エッジトリガタイプのマスタースレーブ式フリップフロップに本発明を適用した例である。クロック信号ＣＫが「０」の時、伝送ゲートｐ３１がオープンになり、インバータ回路ｉ３１を通して入力信号Ｄを通過させる。このとき、伝送ゲートｐ３２はクローズされており、インバータ回路ｉ３３とクロックドインバータ回路ｔｇ３２で保存している１クロック前の信号を出力用のインバータ回路ｉ３４を通じて出力している。
【００２７】
クロック信号ＣＫが「１」に立ちあがった瞬間に伝送ゲートｐ３２はクローズになって信号の取り込みを終了し、インバータ回路ｉ３２とクロックドインバータ回路ｔｇ３１によりデータを保存する。この時、伝送ゲートｐ３２はオープンになり、クロックが「０」の時に取り込んだデータを出力インバータ回路ｉ３４を通じて出力する。
【００２８】
フリップフロップｆ３１が信号伝播経路の始点にある場合のディレイとは、クロック信号ＣＫが立ちあがって、インバータ回路ｉ３５、ｉ３６を通過したクロック信号が伝送ゲートｐ３２をオープンにし、データを伝送ゲートｐ３２を通過させ、さらに出力インバータ回路ｉ３４を通過するのに必要な時間である。以上から、フリップフロップが経路の始点にある場合は、ディレイを短縮する効果のあるのはインバータ回路ｉ３４、ｉ３５、ｉ３６および伝送ゲートｐ３２である。
【００２９】
これに対して、フリップフロップｆ３１が信号伝播経路の終点にある場合、フリップフロップのセットアップタイムが経路のディレイに加算される。すなわち、クロック信号ＣＫが入力され、インバータ回路ｉ３５、ｉ３６を通過し、伝送ゲートｐ３１がクローズする前に、データ信号はインバータ回路ｉ３１、伝送ゲートｐ３１、インバータ回路ｉ３２を通過する必要がある。そのため、セットアップタイムを小さくするためにはインバータ回路ｉ３１、ｉ３２および伝送ゲートｐ３１を低しきい値ＭＯＳトランジスタを用いることが望ましい。
【００３０】
ここで、インバータ回路ｉ３５、ｉ３６を低しきい値ＭＯＳトランジスタを用いて構成すると、始点に位置する場合にはディレイ低減に有効であるが、終点に位置する場合には伝送ゲートｐ２１をクローズにするまでの時間も小さくするために、逆にセットアップタイムを大きくしてしまう。したがって、信号伝播経路の始点および終点のどちらにフリップフロップが存在しても、経路のディレイを短縮するのに効果があるゲートは、データ信号が入力して出力端子から出て行くのに通過する経路上に位置するインバータ回路ｉ３１、ｉ３２、ｉ３４と伝送ゲートｐ３１、ｐ３２である。
【００３１】
インバータ回路ｉ３、クロックドインバータ回路ｔｇ３１、ｔｇ３２は高速化に影響しないため、高しきい値ＭＯＳトランジスタで構成することが望ましい。インバータ回路ｉ３５、ｉ３６は始点、終点でその効果が異なるが、セットアップタイムを小さくできる構成を図３（ａ）に示している。
【００３２】
また、図４は図３（ａ）の回路の変形例である。クロックドインバータｔｇ３１、ｔｇ３２をそれぞれインバータ回路ｉ４７及び伝送ゲートｐ４３、インバータ回路ｉ４８及び伝送ゲートｐ４４に置き換えたものである。
（第２の実施形態）
図３（ａ）で説明した一部低しきい値ＭＯＳトランジスタを用いたフリップフロップと全て高しきい値ＭＯＳトランジスタを用いたフリップフロップとを混在して、論理回路を構成した例を図５（ａ）に示す。図５（ａ）には、始点フリップフロップから終点フリップフロップまでの３つの信号伝播経路を示している。図５（ａ）では、フリップフロップ間の論理ゲートを全てＮＡＮＤで例示しているが、実際にはＡＮＤ，ＯＲ等の各種論理ゲートにより構成される。第１の信号伝播経路は、フリップフロップｆ５１を始点として、フリップフロップｆ５２を終点とし、その間に２個の論理ゲートを含む経路である。第２の信号伝播経路は、フリップフロップｆ５３を始点として、フリップフロップｆ５４を終点とし、その間に４個の論理ゲートを含む経路である。第３の信号伝播経路は、フリップフロップｆ５５を始点として、フリップフロップｆ５６を終点とし、その間に６個の論理ゲートを含む経路である。３つの信号伝播経路のディレイは、全てサイクルタイム以内に抑えなければ、論理回路はクロック周波数で動作することができない。
【００３３】
第１の経路は論理ゲートの段数が少なくディレイに余裕があるので、全ての論理ゲートと始点および終点のフリップフロップｆ５１、ｆ５２は高しきい値電圧ＭＯＳトランジスタで構成したセルのみでサイクルタイム以下のディレイが実現できる。ところが、第２の信号伝播経路では、段数が増え、全て高しきい値電圧のＭＯＳトランジスタで構成したセルを用いた場合は、ディレイがサイクルタイムを超えてしまうとする。そこで、４個の論理ゲートのうち２個のみ低しきい値電圧MOSトランジスタで構成したセルを用い、さらに、始点のフリップフロップｆ５３も低しきい値電圧ＭＯＳトランジスタを使用したセルを用いる。第３の信号伝播経路はさらに段数が多いために、全ての論理ゲートを低しきい値ＭＯＳトランジスタで構成したセルを用い、さらに、始点のフリップフロップｆ５５及び終点のフリップフロップｆ５６にも低しきい値ＭＯＳトランジスタを使用したセルを用いている。図５（ｂ）は、フリップフロップｆ５１，ｆ５２，ｆ５３で用いた高しきい値フリップフロップの内部回路の構成例である。フリップフロップｆ５４，ｆ５５，ｆ５６で用いた低しきい値フリップフロップは、図３（ａ）、図４の構成例を用いることができる。
（第３の実施形態）
半導体装置の品質保証のために、その製造後にテストを行う。網羅的に半導体装置内の論理ゲートを動作させるテストを行うために、いわゆるスキャン回路付きフリップフロップが用いられる。この例を図６（ａ）に示す。通常動作時の信号伝播経路（ｆ６１，ｆ６２）、（ｆ６３，ｆ６４）とは別に、例えば、フリップフロップｆ６１とフリップフロップｆ６４間にスキャンパスｚ６１が設けられる。テスト時には、スキャンイネーブルＳｅによりテストデータ入力ノードＳｉｎが選択され、スキャンパスを経由して各フリップフロップにテストデータがセットされる（このようにテストデータをセットする動作をスキャン動作という）。スキャン動作時には一般に通常の動作時と比べ低い周波数で動作させるために、スキャン動作用の回路は高速性を要求されない。そこで、スキャン回路付きフリップフロップの通常動作時の高速化に寄与しないテスト用回路部分は高しきい値ＭＯＳトランジスタで構成することができる。
【００３４】
図６（ｂ）にＭＵＸスキャンフリッププロップｆ６１の構成を示す。ＭＵＸスキャンフリップフロップは、通常動作時のデータ信号の入力を受けるデータ入力ノードＤとテストデータの入力を受けるテストデータ入力ノードＳｉｎをスキャンイネーブル信号Ｓｅの値により、伝送ゲートｐ６３，ｐ６４によって構成されるマルチプレクサにより選択する機能を備えている。すなわち、スキャンイネーブル信号Ｓｅが「１」の時は、伝送ゲートｐ６３がクローズする一方で伝送ゲートｐ６４がオープンになり、テストデータＳｉｎが取り込まれる。逆に、スキャンイネーブル信号Ｓｅが「０」の時は、伝送ゲートｐ６４がクローズする一方で伝送ゲートｐ６３がオープンになり、データ信号Ｄが取り込まれる。したがって、通常動作時にはスキャンイネーブル信号Ｓｅは０に固定される。
【００３５】
そこで、テストデータをドライブするインバータ回路ｉ６７、スキャンイネーブル信号の反転信号を生成するためのインバータ回路ｉ６８、テストデータを通過、遮断する伝送ゲートｐ６４は、高しきい値ＭＯＳトランジスタを用いて構成する。これにより、スキャン動作時のみ動作し、通常時の高速化に寄与しないＭＯＳトランジスタを高しきい値にすることによりリーク電流の低減が実現できる。
【００３６】
図７のラッチｌ７１は、シフトレジスタラッチと呼ばれ、半導体集積回路中のシフトレジスタラッチを直列に接続することで、テスト時にデータを順次セットできる構造を備えている。シフトレジスタラッチｌ７１は、２つのラッチｌｐ７１、ｌｐ７２を組み合わせたものである。通常の動作モードでは、シフトクロックＳＣＫ１、ＳＣＫ２の両方を「０」固定することにより、内部のラッチｌｐ７１が通常のラッチとして動作する。ラッチｌｐ７１を構成するゲートの中でも、通常動作時に実際に動作するのは、インバータ回路ｉ７１と４つのＮＡＮＤゲートｇ７０〜ｇ７３である。通常動作時は、インバータ回路ｉ７２および２つのＮＡＮＤゲートｇ７４，ｇ７５及び４つのＮＡＮＤゲートｇ７６〜ｇ７９も動作しない。
【００３７】
本構成例においては、通常動作時の高速化に寄与する論理ゲートであるインバータ回路ｉ７１と４つのＮＡＮＤゲートｇ７０〜ｇ７３を低しきい値ＭＯＳトランジスタで構成し、それ以外のゲートは高しきい値ＭＯＳトランジスタで構成する。
（第４の実施形態）
半導体集積回路全体についても高速化に寄与しない回路部分については高しきい値ＭＯＳトランジスタを用いることが望ましい。図８に、クロック信号のドライバに高しきい値ＭＯＳトランジスタを使用した半導体集積回路ｃ８１を示す。図８には、模式的にクロック信号の分配の様子を示している。チップの中央にあるクロックドライバからクロック信号がＨ型の配線で階層的にチップ全体に分配される。第１段のクロックドライバＡＤ１から第２段のクロックドライバ群ＢＤ１〜ＢＤ４にクロック信号が分配され、第２段のクロックドライバＢＤ１から第３段のクロックドライバ群ＣＤ１〜ＣＤ４にクロック信号が分配される。第３段のクロックドライバ以降のクロック分配は本図では省略した。第３段のクロックドライバ群からチップ全面に配置されたフリップフロップ（図では矩形で表記）にクロック信号が供給されている。図中で太い実線付きの矩形が図５（ｂ）のような全て高しきい値ＭＯＳトランジスタで構成されたフリップフロップであり、それ以外の矩形が図３（ａ）や図６（ｂ）に関連して説明したフリップフロップである。このように、高しきい値電圧フリップフロップと２種しきい値電圧混在フリップフロップとが必要に応じて混在して使用されている。図８の例では、第１〜第３の実施例にて示したように、高速性が必要なフリップフロップ内でさえクロック信号をドライブするゲートは高速化に寄与が少ないため、高しきい値ＭＯＳトランジスタを用いている。同じ理由でチップ全体にクロック信号を分配するためのドライバ群ＡＤ，ＢＤ，ＣＤは、高しきい値ＭＯＳトランジスタで構成することが望ましい。
【００３８】
図９は、本発明をマイクロプロセッサに適用した例である。構成ブロックは、ＣＰＵ（中央演算装置）、ＦＰＵ（浮動小数点演算ユニット）、ＣＡＣＨＥ（内蔵メモリ）、ＢＳＣ（バス制御回路）、ＤＭＡＣ（ダイレクトメモリアクセス制御回路）、ＩＮＴ（割込み制御回路）、ＢＩＳＴ（ビルドインセルフテスト回路）である。構成ブロックを構成するセルを矩形で表現している。各ブロック内のセルのうち網掛けを施したものは高しきい値ＭＯＳトランジスタ、白抜きのものは低しきい値ＭＯＳトランジスタで構成したセルである。ここでも、フリップフロップセルの低しきい値セルは、高速化に寄与しない部分に高しきい値ＭＯＳトランジスタを用いた２種しきい値電圧のＭＯＳトランジスタが混在するフリップフロップである。
【００３９】
例えば、ディレイに余裕がないクリティカルな経路が多く存在するプロセッサＣＰＵ，ＦＰＵ（演算回路）や内蔵メモリ（メモリ周辺回路、例えばデコーダ回路等）は低しきい値電圧のセルの数が多いことが分かる。またディレイに余裕のある制御回路（ＢＳＣ，ＤＭＡＣ，ＩＮＴ）は、低しきい値電圧のセルの割合が少ない。さらに、テストモードのみ動作し、通常動作時には動作しないテスト制御回路（ＢＩＳＴ等）は全て高しきい値電圧のセルで構成されている点である。このように、本発明によれば、必要に応じ低しきい値ＭＯＳトランジスタと高しきい値ＭＯＳトランジスタを適宜使い分け、かつ、低しきい値ＭＯＳトランジスタの使用を最小限に抑えることが可能であり、高速動作と低消費電力を同時に実現する。
【００４０】
なお、本発明は、アクティブ時の高速動作と低リーク電流を実現するものである。これに加えて、スタンバイ時に基板バイアス電源を制御することにより、しきい値を上げる公知の技術や、電源スイッチにより主回路への電源供給を遮断する公知の技術と組み合わせることも可能である。
【００４１】
【発明の効果】
半導体集積回路装置のアクティブ動作時の速度を犠牲にすることなく、低しきい値ＭＯＳトランジスタの使用割合を削減し、リーク電流を抑制することが可能になる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明のラッチ回路の回路図であり、図１（ｂ）はそのクロックドインバータの回路図である。
【図２】本発明のラッチ回路の別の構成例を示す回路図である。
【図３】図３（ａ）は本発明のフリップフロップ回路の回路図であり、図３（ｂ）はそのクロックドインバータの回路図である。
【図４】本発明のフリップフロップ回路の別の構成例を示す回路図である。
【図５】図５（ａ）は論理回路の図であり、図５（ｂ）は高しきい値フリップフロップ回路の回路図である。
【図６】図６（ａ）はスキャンパスを有する論理回路の図であり、図６（ｂ）はスキャン付きフリップフロップ回路の回路図である。
【図７】本発明のシフトレジスタラッチ回路の回路図である。
【図８】半導体集積回路装置を示す図である。
【図９】マイクロコンピュータを示す図である。
【図１０】図１０（ａ）は論理回路の図であり、図１０（ｂ）は高しきい値ＭＯＳトランジスタで構成した論理ゲートであり、図１０（ｃ）は低しきい値ＭＯＳトランジスタで構成した論理ゲートである。
【図１１】図１１（ａ）は高しきい値ＭＯＳトランジスタのみで構成したフリップフロップの回路図であり、図１１（ｂ）はそのクロックドインバータの回路図であり、図１１（ｃ）は低しきい値ＭＯＳトランジスタのみで構成したフリップフロップの回路図であり、図１１（ｄ）はそのクロックドインバータの回路図である。
【符号の説明】
ｉ・・・・・インバータ回路、ｔｇ・・・・・クロックドインバータ回路、ｐ・・・・・伝送ゲート、ＴＰ・・・・・ＰＭＯＳトランジスタ、ＴＮ・・・・・ＮＭＯＳトランジスタ、ｌ・・・・・ラッチ回路、ｆ・・・・・フリップフロップ回路、ｇ・・・・・論理ゲート、ＡＤ，ＢＤ，ＣＤ・・・・・クロックドライバ回路、Ｃ８１・・・・・半導体集積回路装置、Ｃ９１・・・・・マイクロプロセッサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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