(57)【特許請求の範囲】
【請求項１】
半導体基板の低耐圧素子形成部に低耐圧絶縁ゲート電界効果トランジスタを形成し、前記半導体基板の高耐圧素子形成部に高耐圧絶縁ゲート電界効果トランジスタを形成する半導体装置の製造方法において、前記高耐圧絶縁ゲート電界効果トランジスタのゲート絶縁膜となる第１の絶縁膜を形成し、前記第１の絶縁膜をパターニングにより選択的に除去してそこに前記第１の絶縁膜よりも薄い膜厚であり前記低耐圧絶縁ゲート電界効果トランジスタのゲート絶縁膜となる第２の絶縁膜を形成する際に、前記高耐圧素子形成部内を含むシリサイド層を形成する箇所を選択的に除去してそこに前記第２の絶縁膜を形成し、ゲート電極形成を含む工程を行い、その後、ホトリソグラフィーを用いないで前記箇所の半導体基板表面を露出させ、そこにシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
全面をエッチバックすることにより前記シリサイド層を形成する箇所の半導体基板表面を露出させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記高耐圧素子形成部において前記シリサイド層を形成する箇所は前記高耐圧絶縁ゲート電界効果トランジスタのソース、ドレイン領域の中央部分であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ソース、ドレイン領域は高濃度不純物層と該高濃度不純物層を取り囲む低濃度不純物層とを有して構成され、前記シリサイド層は前記高濃度不純物層に限定的に形成されることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極の側面にサイドウォールを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記高耐圧絶縁ゲート電界効果トランジスタもしくは低耐圧絶縁ゲート電界効果トランジスタのドレイン領域がコンタクトを形成するコンタクト領域と該コンタクト領域を取り囲む他の領域から構成され、前記コンタクト領域が前記シリサイド層を形成する箇所であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法および半導体装置に係わり、特に低耐圧の絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦＥＴ、と称す）と高耐圧のＭＯＳＦＥＴとを同じ半導体基板に形成する半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
従来では低耐圧素子・高耐圧素子混載プロセスにおいて、シリサイド技術を使用する場合、低耐圧素子形成部を全面シリサイド化し高耐圧素子形成部をシリサイド化しない方式をとっている。低耐圧素子形成部を全面シリサイド化するのは、ドレイン抵抗およびコンタクト抵抗の低減を行ってトランジスタの動作速度を向上させるためである。また高電圧が印加する高耐圧素子形成部をシリサイド化しないのは、シリサイド層による耐圧不良およびリーク不良を回避するためである。
【０００３】
従来の低耐圧・高耐圧混載プロセスにおいてシリサイド技術を用いた場合の製造方法について図８乃至図１３を参照して説明する。
【０００４】
まず図８に示すように、シリコン基板１の低耐圧ＭＯＳＦＥＴを設ける低耐圧素子形成部Ａに低耐圧ウエル層２を形成し、高耐圧ＭＯＳＦＥＴを設ける高耐圧素子形成部Ｂに高耐圧ウエル層３を形成する。又、両ウエル層間にフィールド酸化膜、不純物領域等による分離領域１６が設けられている。
【０００５】
そして全面に高耐圧ゲート酸化膜となるシリコン酸化膜４が形成される。
【０００６】
次に図９に示すように、ホトリソグラフィー技術を用いて低耐圧素子形成部Ｂのシリコン酸化膜４を除去し、シリコン酸化膜４よりも薄いシリコン酸化膜５を形成する。このシリコン酸化膜５は低耐圧ゲート酸化膜となる膜である。
【０００７】
次に図１０に示すように、ゲート電極６、高耐圧素子形成部Ｂの低濃度不純物層７、サイドウォール８を順に形成する。
【０００８】
ここで、低耐圧素子形成部Ａにおいてゲート電極６の下のシリコン酸化膜５は低耐圧ゲート酸化膜５となり、高耐圧素子形成部Ｂにおいてゲート電極６の下のシリコン酸化膜４は高耐圧ゲート酸化膜４になる。
【０００９】
次に図１１に示すように、マスク酸化膜９を堆積した後に、イオン注入を行ってソース・ドレイン領域となる高濃度不純物層１０を低耐圧素子形成部Ａおよび高耐圧素子形成部Ｂのそれぞれに形成する。
【００１０】
次に図１２に示すように、低耐圧素子形成部Ａを開口するフォトレジストパターン１７により高耐圧素子形成部Ｂをマスクし、低耐圧素子形成部Ａのマスク酸化膜９をドライエッチングにより除去する。
【００１１】
次に図１３に示すように、重金属のスパッタ、熱処理および余剰重金属のエッチングを行うことにより、低耐圧素子形成部Ａのみにシリサイド層１１が形成される。また、低耐圧素子形成部Ａのゲート電極６の上面にシリサイド層１１Ｇが形成される。
【００１２】
【発明が解決しようとする課題】
しかし上記した従来技術では次のような問題点が存在する。
【００１３】
第１の問題点は、シリサイド層を形成する際には図１２に示すようなホトリソグラフィー工程を行わなければならないために、工程数が増加しコスト的にも不利になることである。
【００１４】
第２の問題点は、高耐圧素子形成部にシリサイド層を形成しないことにより拡散層抵抗およびコンタクト抵抗が大きくなることである。そのため高耐圧トランジスタの動作速度は劣化し、高速動作回路の設計が困難となる。またコンタクト配置方法にも制限が加わることにより、レイアウトの自由度が小さくなる。
【００１５】
したがって本発明の目的は、以上の問題点を解決する、シリサイド技術を用いた低耐圧・高耐圧混載プロセスの半導体装置の製造方法および半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明の特徴は、半導体基板の低耐圧素子形成部に低耐圧ＭＯＳＦＥＴを形成し、前記半導体基板の高耐圧素子形成部に高耐圧ＭＯＳＦＥＴを形成する半導体装置の製造方法において、前記高耐圧ＭＯＳＦＥＴのゲート絶縁膜となる第１の絶縁膜を形成し、前記第１の絶縁膜をパターニングにより選択的に除去してそこに前記第１の絶縁膜よりも薄い膜厚であり前記低耐圧ＭＯＳＦＥＴのゲート絶縁膜となる第２の絶縁膜を形成する際に、前記高耐圧素子形成部内を含むシリサイド層を形成する箇所を前記パターニングにより選択的に除去してそこに前記第２の絶縁膜を形成し、ゲート電極形成を含む工程を行い、その後、ホトリソグラフィーを用いないで前記箇所の半導体基板表面を露出させ、そこにシリサイド層を形成することができる。この場合、全面をエッチバックすることにより前記シリサイド層を形成する箇所の半導体基板表面を露出させる半導体装置の製造方法にある。
【００１８】
また、前記高耐圧素子形成部において前記シリサイド層を形成する箇所は前記高耐圧ＭＯＳＦＥＴのソース、ドレイン領域の中央部分であることが好ましい。この場合、前記ソース、ドレイン領域は高濃度不純物層と該高濃度不純物層を取り囲む低濃度不純物層とを有して構成され、前記シリサイド層は前記高濃度不純物層に限定的に形成されることができる。さらに、前記ゲート電極の側面にサイドウォールを形成することが好ましい。
【００１９】
さらに、前記高耐圧ＭＯＳＦＥＴもしくは低耐圧ＭＯＳＦＥＴのドレイン領域がコンタクトを形成するコンタクト領域と該コンタクト領域を取り囲む他の領域から構成され、前記コンタクト領域が前記シリサイド層を形成する箇所であることができる。
【００２０】
本発明の他の特徴は、半導体基板の低耐圧素子形成部に低耐圧ＭＯＳＦＥＴが設けられ、前記半導体基板の高耐圧素子形成部に高耐圧ＭＯＳＦＥＴが設けられている半導体装置において、前記高耐圧ＭＯＳＦＥＴのソース、ドレイン領域の中央部分に限定的にシリサイド層が形成されている半導体装置にある。ここで、前記ソース、ドレイン領域は高濃度不純物層と該高濃度不純物層を取り囲む低濃度不純物層とを有して構成され、前記シリサイド層は前記高濃度不純物層に形成されていることが好ましい。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明を説明する。図１乃至図６は本発明の実施の形態の製造方法を工程順に示した断面図である。
【００２３】
まず図１のように、一導電性型シリコン基板１上に、シリコン基板１の低耐圧ＭＯＳＦＥＴを設ける低耐圧素子形成部Ａに低耐圧ウエル層２をイオン注入または押し込み技術を用いて形成し、高耐圧ＭＯＳＦＥＴを設ける高耐圧素子形成部Ｂに高耐圧ウエル層３をイオン注入または押し込み技術を用いて形成する。又、両ウエル層間にフィールド酸化膜、不純物領域等による分離領域１６が設けられている。ここで、低耐圧ウェル層２と高耐圧ウェル層３は連続的に一体的に形成されることもできる。
【００２４】
そして全面に高耐圧ゲート酸化膜となるシリコン酸化膜４が形成される。この高耐圧ゲート酸化膜４の膜厚は、後から説明する図３の工程でのサイドウォール形成時におけるドライエッチングで十分な残膜が存在するために、７５ｎｍ（ナノメータ）以上であることが望ましい。
【００２５】
続いて図２に示すように、ホトリソグラフィー工程を用いてシリコン酸化膜４をウェットエッチングでパターニングして、低耐圧素子形成部Ａの全箇所及び高耐圧素子形成部Ｂのうちシリサイド層形成予定の箇所Ｃのシリコン酸化膜４を選択的に除去する。ウェットエッチングを用いる理由は、チャネル領域のダメージを防止するためである。エッチャントとしては希フッ酸が最も望ましい。
【００２６】
その後、シリコン酸化膜４が除去された箇所にシリコン酸化膜４よりも薄い、膜厚６ｎｍ〜２０ｎｍのシリコン酸化膜５を形成する。このシリコン酸化膜５は低耐圧素子形成部Ｂにおいて低耐圧ゲート酸化膜５となる膜である。
【００２７】
また、高耐圧素子形成部Ｂにおいて薄いシリコン酸化膜５が形成される箇所Ｃは、高耐圧ＭＯＳＦＥＴのソース、ドレイン領域の中央部分を構成する高濃度不純物領域が形成される箇所であり、ここにシリサイド層が形成される。
【００２８】
さらに、高耐圧ＭＯＳＦＥＴのソース、ドレイン領域の周辺部分を構成する低濃度不純物層が形成される箇所にはシリサイド層が形成されないから、高耐圧ゲート酸化膜４により被覆されている。この工程における構成が本発明で最も重要な点である。
【００２９】
次に図３に示すように、ゲート電極６、高耐圧素子形成部Ｂの低濃度不純物層７、サイドウォール８を順に形成していく。
【００３０】
ゲート電極材料はポリシリコンが最適であり、厚さは２００ｎｍ以上が良い。ゲート電極厚が２００ｎｍよりも薄い場合は、次工程の低濃度不純物層７の形成が困難となるからである。高耐圧素子形成部Ｂの低濃度不純物層７は、ゲート電極６に対してセルフアラインとなるようにイオン注入技術で形成する。イオン注入時は、ゲート電極下への突き抜けが起こらないように注意する必要がある。ドーズ量は高耐圧の仕様によって異なるが、１０11〜１０14ｃｍ-2の範囲である。
【００３１】
続いてのサイドウォール形成方法であるが、シリコン酸化膜またはシリコン窒化膜をＣＶＤ技術で堆積し、ホトリソグラフィー工程を行うことなく全体を異方性ドライエッチングでエッチバックすることにより形成する。
【００３２】
エッチング量であるが、薄いシリコン酸化膜５が完全に除去され、厚いシリコン酸化膜４が５０ｎｍ以上残って膜厚５０ｎｍ以上のシリコン酸化膜４Ａとなるように設定するのが最も望ましい。高耐圧ゲート酸化膜となるシリコン酸化膜４の残膜４Ａが薄い場合には、本来シリサイド化してはいけない部分もシリサイド化される恐れがあるからである。
【００３３】
この工程により、低耐圧素子形成部Ａではゲート電極６およびサイドウォール８下以外のシリコン酸化膜５が除去されてそこのシリコン基板が露出する。高耐圧素子形成部Ｂでは箇所Ｃ（図２）の薄いシリコン酸化膜５が除去されてその箇所のシリコン基板が露出され、ゲート電極６およびサイドウォール８下以外のシリコン酸化膜４の膜厚が減少したシリコン酸化膜４Ａとなる。
【００３４】
ここで、低耐圧素子形成部Ａにおいてゲート電極６の下のシリコン酸化膜５が低耐圧ゲート酸化膜５となり、高耐圧素子形成部Ｂにおいてゲート電極６の下のシリコン酸化膜４が高耐圧ゲート酸化膜４になる。
【００３５】
続いて図４に示すように、高濃度不純物層１０の形成の際の保護膜であるマスク酸化膜９をＣＶＤ技術技術を用いて全体に堆積する。このマスク酸化膜９の膜厚は数十ｎｍが良い。その後ホトリソグラフィー技術を用いて高濃度不純物領域形成のパターニングを行い、イオン注入技術を用いて高濃度不純物層１０を形成する。
【００３６】
あるいはホトリソグラフィー技術を用いないで、サイドウォールを含むゲート電極構造およびシリコン酸化膜４Ａにより厚くなってた部分をマスクにして、シリコン酸化膜４Ａパターンの開口内に、すなわち図２で形成された箇所Ｃにイオン注入技術を用いて高濃度不純物層１０を形成する。
【００３７】
イオン注入に際しては、注入エネルギーは３０〜１００ｋｅＶであり、ドーズ量は１０14〜１０15ｃｍ-2が最適である。イオン種は、Ｎ型がヒ素、Ｐ型がフッ化ボロンであるのが最も良い。
【００３８】
次に図５に示すように、ホトリソグラフィー工程を行うことなく全体を異方性ドライエッチングでエッチバックすることによりマスク酸化膜９を一様にエッチングして除去する。
【００３９】
この時シリサイド層を形成したい領域のシリコン酸化膜は完全に除去してそこの半導体基板表面を露出させ、シリサイドを形成しない領域には少なくとも５０ｎｍ以上のシリコン酸化膜が残るようにする必要がある。
【００４０】
ここでは高耐圧ゲート酸化膜となるシリコン酸化膜４が図４の工程で膜厚を減じた膜厚５０ｎｍ以上のシリコン酸化膜４Ａを残存させることができる。この後必要に応じて、シリサイド形成領域のシリコンをアモルファス化するイオン注入を実施する。
【００４１】
次に図６に示すように、重金属のスパッタを行う。重金属材料はシリコンと共晶を起こしその共晶体の抵抗が小さいことが要求される。最適な重金属材料はチタンである。その後、シリコンとのを共晶を起こすための熱処理を行う。熱処理温度は共晶点以上に設定し、熱処理時間はシリサイド層１１の厚さが数十ｎｍとなるように設定する。
【００４２】
そして最後にシリコンと共晶を起こさなかった余剰重金属をウェットエッチングで除去する。これにより図５でシリコン酸化膜を完全に除去した領域に重金属シリサイド層１１が形成され、シリコン酸化膜が存在する領域にはシリサイドが形成されない。
【００４３】
そして高耐圧ＭＯＳＦＥＴのソース、ドレイン領域において、中央部の高濃度不純物層１０にシリサイド層１１を形成し、その周りの低不純物層にはシリサイド層１１が形成されていなから、シリサイド層による耐圧不良やリーク不良は発生しない。また、この高濃度不純物層１０からこれらの領域のコンタクトをとることができる。この際に、ゲート電極６の上面にもシリサイド層１１Ｇが形成される。
【００４４】
もしくは、高濃度不純物層１０を熱拡散法で形成する場合は、図３の工程の後、ホトリソグラフィー技術を用いないで、サイドウォールを含むゲート電極構造、分離領域１６およびシリコン酸化膜４Ａのパターンをマスクにして不純物を拡散して高濃度不純物層１０を形成する。その後、高濃度不純物層１０の表面に生成された極薄いガラス層をホトリソグラフィー技術を用いないでエッチング洗浄することにより除去し、露出した半導体基板表面、すなわち高濃度不純物層１０の露出した上面にそのまま図６の工程を行ってシリサイド層を形成する。
【００４５】
いずれの方法によっても、低耐圧ウェル層２および高耐圧ウェル層３がＰ型ウェルの場合には、Ｎ+ 型高濃度不純物層１０をソース、ドレイン領域としたＮチャネル低耐圧ＭＯＳＦＥＴが低耐圧素子形成部に形成され、Ｎ型低濃度不純物層７とＮ+ 型高濃度不純物層１０をソース、ドレイン領域としたＮチャネル高耐圧ＭＯＳＦＥＴが高耐圧素子形成部に形成される。
【００４６】
低耐圧ウェル層２および高耐圧ウェル層３がＮ型ウェルの場合には、Ｐ+ 型高濃度不純物層１０をソース、ドレイン領域としたＰチャネル低耐圧ＭＯＳＦＥＴが低耐圧素子形成部に形成され、Ｐ型低濃度不純物層７とＰ+ 型高濃度不純物層１０をソース、ドレイン領域としたＰチャネル高耐圧ＭＯＳＦＥＴが高耐圧素子形成部に形成される。
【００４７】
又、実施の形態でシリコン酸化膜を例示した絶縁膜を、シリコン窒化膜等の他の絶縁膜、あるいはこれらの異なる絶縁膜の複合膜にすることも可能である。
【００４８】
図７は本発明の他の実施の形態として、バッファタイプのＥＳＤ保護素子の平面図を示したものである。保護素子全体がシリサイド化されてドレイン領域２２の抵抗が小さくなった場合、保護素子を流れる電流が非常に大きくなり容易に保護素子の破壊にいたってしまう。
【００４９】
そのため保護素子のドレイン領域２２においてコンタクト（コンタクト孔）２５をとるコンタクト領域２３および常に接地電位に固定されるソース領域２１の基板表面のみにシリサイド層（右上斜線のハッチングで示す）を形成し、ドレイン領域２２のコンタクト領域２３を除く他の領域２４の基板表面はシリサイド層を形成しない。
【００５０】
すなわち、ゲート電極２６の下のチャネル領域とシリサイド層を形成したコンタクト領域２３との間のシリサイド層を形成しない領域２４の抵抗を利用した保護素子であり、抵抗を有効に得るためと集積度とを考慮すると、例えば、コンタクト２５の中心とコンタクト領域２３の端辺との寸法Ｌ2 に対して抵抗を利用する箇所の寸法Ｌ1 が２倍以上、５倍以下であることが好ましい。
【００５１】
この実施の形態のシリサイド層形成方法は、先の実施の形態で述べた方法で行う。これにより保護素子のドレイン部分に抵抗を追加したことと同じ効果が得られ、ＥＳＤ耐量の向上が期待される。なお適用される保護素子に関しては、低耐圧、高耐圧のどちらであっても対応できる。
【００５２】
すなわち高耐圧素子として図７を適用する場合は、図２の高耐圧素子形成部Ｂにおいて、ソース領域が形成される部分全面を箇所Ｃとし、高電圧が印加されるドレイン領域が形成される部分の中央のコンタクト領域が形成されるところを箇所Ｃにする。
【００５３】
一方、低耐圧素子として図７を適用する場合は、図２の低耐圧素子形成部Ａにおいて、ドレイン領域が形成される部分のみに厚いシリコン酸化膜５を形成し、その中央のコンタクト領域が形成されるところを箇所Ｃを形成する。
【００５４】
【発明の効果】
以上説明したように、本発明の第１の効果は、シリサイド層を形成する際に追加のホトリソグラフィー工程を行わずにシリサイド形成領域の区分けが可能となることである。このことは工程削減によるコスト削減を意味している。
【００５５】
その理由は低耐圧・高耐圧混載プロセスにおいて必須と考えられているゲート酸化膜ホトリソグラフィー工程においてあらかじめシリサイド形成領域をもパターニングしているからである。
【００５６】
本発明の第２の効果は、高耐圧素子形成部のコンタクトをとる領域にシリサイド層を形成することにより拡散層抵抗およびコンタクト抵抗を低減することが可能となることである。このことは高耐圧素子による高速動作回路を可能とするとともに、コンタクト配置に関するレイアウトの自由度が向上することを意味している。
【００５７】
その理由は高耐圧素子形成部の拡散層抵抗とコンタクト抵抗が大幅に減少するからである。
【図面の簡単な説明】
【図１】実施の形態による半導体装置の製造方法の一工程を示す断面図である。
【図２】図１の後の工程を示す断面図である。
【図３】図２の後の工程を示す断面図である。
【図４】図３の後の工程を示す断面図である。
【図５】図４の後の工程を示す断面図である。
【図６】図５の後の工程を示す断面図である。
【図７】他の実施の形態の半導体装置を示す平面図である。
【図８】従来技術による半導体装置の製造方法の一工程を示す断面図である。
【図９】図８の後の工程を示す断面図である。
【図１０】図９の後の工程を示す断面図である。
【図１１】図１０の後の工程を示す断面図である。
【図１２】図１１の後の工程を示す断面図である。
【図１３】図１２の後の工程を示す断面図である。
【符号の説明】
１    シリコン基板
２    低耐圧ウェル層
３    高耐圧ウェル層
４    高耐圧ゲート酸化膜となるシリコン酸化膜
４Ａ    膜厚が減じたしシリコン酸化膜４
５    低耐圧ゲート酸化膜となるシリコン酸化膜
６    ゲート電極
７    高耐圧素子の低濃度不純物層
８    サイドウォール
９    マスク酸化膜
１０    高濃度不純物層
１１    半導体基板上面のシリサイド層
１１Ｇ    ゲート電極上面のシリサイド層
１６    分離領域
１７    フォトレジストパターン
２１    ソース領域
２２    ドレイン領域
２３    ドレイン領域内のコンタクト領域
２４    ドレイン領域内のコンタクト領域２３を除く領域
２５    コンタクト
２６    ゲート電極
Ａ    低耐圧素子形成部
Ｂ    高耐圧素子形成部
Ｃ    シリサイド層形成予定箇所
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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