(57)【特許請求の範囲】
【請求項１】
第１の導電率を有する第１の導体からなる配線と、
第２の導電率を有する第２の導体からなり前記配線に接触する第１のコンタクト、第２のコンタクト及び第３のコンタクトと、
前記第１のコンタクト、前記配線及び前記第２のコンタクトを流れる情報書き込み電流を制御して前記第１のコンタクトの抵抗値を変化させて情報を書き込む書き込みスイッチング回路と、
前記第１のコンタクト、前記配線及び前記第３のコンタクトを流れる情報読み出し電流を制御する読み出しスイッチング回路とを備え、
前記第１のコンタクト、第２のコンタクト及び第３のコンタクトは前記配線に沿って並んで形成され、前記第１のコンタクトは前記第２のコンタクトと前記第３のコンタクトの間に形成されており、
前記書き込みスイッチング回路及び前記読み出しスイッチング回路は、前記配線内の異なる電流経路を用いて書き込み動作及び読み出し動作を行う
ことを特徴とする記憶装置。
【請求項２】
前記第２の導体を構成する原子は前記書き込み電流の流れる方向の逆の方向に前記配線内を移動する原子であることを特徴とする請求項１記載の記憶装置。
【請求項３】
前記第１の導体はポリシリコン、前記第２の導体はタングステンであることを特徴とする請求項１又は２記載の記憶装置。
【請求項４】
前記第２の導体を構成する原子は前記書き込み電流の流れる方向に前記配線内を移動する原子であることを特徴とする請求項１記載の記憶装置。
【請求項５】
前記第１の導体はポリシリコン、前記第２の導体は銀又は金であることを特徴とする請求項１又は４記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関し、特に素子の抵抗値の変化により情報を記憶する記憶装置に関する。
【背景技術】
【０００２】
従来、記憶装置を構成する素子として、抵抗値の変化により情報を記憶する記憶素子が用いられている。このような記憶素子として印加される電圧の極性により抵抗値が変化する可変抵抗素子がある。可変抵抗素子は、ある極性の電圧を印加すると高抵抗状態となり、異なる極性の電圧を印加すると低抵抗状態となる。この抵抗状態の高低に例えば“１”“０”を対応させることにより、情報を記憶させることができる。
【０００３】
この可変抵抗素子を用いた記憶装置において、素子への書き込み動作の際に印加する電圧の極性と逆の極性の電圧により読み出し動作を行うことがある。この場合、書き込み電圧により変化した可変抵抗素子の抵抗値が読み出し電圧によって変化し、書き込んだ情報の内容も変化する。この抵抗値の変化を低減するために、読み出し電圧の印加に加えて逆の極性の電圧を印加する構成や、読み出し電圧自体の極性を変更する構成が知られている（特許文献１及び特許文献２参照）。しかし、これらの構成は読み出し電圧を印加する方向を制御する回路を新たに必要とするため、電源や読み出し用の回路を含めた記憶装置の構成が複雑となる問題があった。
【特許文献１】特開２００６−６６０５２号公報
【特許文献２】特開２００６−１９０３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、情報の読み出し動作時に印加される電圧の影響により既に書き込み済みの情報が変化することのない記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一の態様に係る記憶装置は、第１の導電率を有する第１の導体からなる配線と、第２の導電率を有する第２の導体からなり前記配線に接触する第１のコンタクト、第２のコンタクト及び第３のコンタクトと、前記第１のコンタクト、前記配線及び前記第２のコンタクトを流れる情報書き込み電流を制御して前記第１のコンタクトの抵抗値を変化させて情報を書き込む書き込みスイッチング回路と、前記第１のコンタクト、前記配線及び前記第３のコンタクトを流れる情報読み出し電流を制御する読み出しスイッチング回路とを備え、前記第１のコンタクト、第２のコンタクト及び第３のコンタクトは前記配線に沿って並んで形成され、前記第１のコンタクトは前記第２のコンタクトと前記第３のコンタクトの間に形成されており、前記書き込みスイッチング回路及び前記読み出しスイッチング回路は、前記配線内の異なる電流経路を用いて書き込み動作及び読み出し動作を行うことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、情報の読み出し動作時に印加される電圧の影響により既に書き込み済みの情報が変化することのない記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
本発明の第１の実施の形態について、添付した図面を参照して説明する。図１は、本実施の形態に係る記憶装置１００に用いられる記憶素子１０を示す断面図である。図２は第１の実施の形態に係る記憶装置１００を示す回路図である。
【０００８】
本実施の形態に係る記憶装置１００に用いられる記憶素子１０は、シリコン基板１上に例えば熱酸化により絶縁膜２が形成されている。絶縁膜２上には第１の導電率を有する第１の導体として、例えばポリシリコンを用いたポリシリコン配線４が形成されている。ポリシリコン配線４の上にはポリシリコン配線４の抵抗を下げるためにシリサイド３が形成される。ポリシリコン配線４上を含むシリコン基板１上に層間絶縁膜５が形成される。層間絶縁膜５にはその表面からポリシリコン配線４に達するようにコンタクトホールが形成される。本実施の形態においてコンタクトホールはポリシリコン配線４に沿って３つ並んで形成されている。コンタクトホール内部にポリシリコンとは導電率の異なる第２の導体として、例えばタングステン（Ｗ）がスパッタリングにより埋め込まれてコンタクト１１、１３、１５が形成される。層間絶縁膜５上には例えば銅（Ｃｕ）からなる配線１２、１４、１６が選択的に形成され、この配線１２、１４、１６はそれぞれコンタクト１１、１３、１５によりシリサイド３及びポリシリコン配線４に電気的に接続される。コンタクト１１、１３、１５はシリサイド３を介して配線４に電気的に接触するように埋め込まれており、コンタクト１３はコンタクト１１とコンタクト１５との間に存在する。
【０００９】
本実施の形態に係る記憶装置１００において、記憶素子１０の配線１６は図２に示すようにＮＭＯＳトランジスタ２０のソースに接続される。ＮＭＯＳトランジスタ２０のドレインはプログラム電位Ｖｐｒｏを与える電源３０に接続される。また、記憶素子１０の配線１４はＮＭＯＳトランジスタ２１のドレインに接続され、ＮＭＯＳトランジスタ２１のソースは接地電位に設定されている。このＮＭＯＳトランジスタ２０、２１及び電源３０により書き込みスイッチング回路が構成されている。
【００１０】
また、記憶素子１０の配線１４はＮＭＯＳトランジスタ２３のソースに接続され、ＮＭＯＳトランジスタ２３のドレインはＰＭＯＳトランジスタ２２のドレインに接続される。ＰＭＯＳトランジスタ２２のソースは電源電位Ｖｄｄを与える電源３１に接続される。また、ＮＭＯＳトランジスタ２３のドレインは二つのインバータからなるラッチ回路４０に接続されている。記憶素子１０の配線１２はＮＭＯＳトランジスタ２４のドレインに接続されている。このＮＭＯＳトランジスタ２３、２４、ＰＭＯＳトランジスタ２２及び電源３１により読み出しスイッチング回路が構成されている。
【００１１】
以下、比較例の記憶装置と比較して本実施の形態に係る記憶装置の作用について説明する。
【００１２】
図９は、比較例の記憶装置５００に用いられる記憶素子８０を示す断面図である。比較例の記憶装置５００に用いられる記憶素子８０は、配線１４及びコンタクト１３が形成されていない点において本実施の形態に係る記憶素子１０と異なる。図１０は比較例の記憶装置５００を示す回路図である。比較例の記憶装置５００において、第１の実施の形態と同一の構成及び素子には、同一の符号を付している。
【００１３】
比較例の記憶装置５００において、記憶素子８０の配線１６はＮＭＯＳトランジスタ２０のソースに接続される。ＮＭＯＳトランジスタ２０のドレインはプログラム電位Ｖｐｒｏを与える電源３０に接続される。また、記憶素子８０の配線１２はＮＭＯＳトランジスタ２１のドレインに接続され、ＮＭＯＳトランジスタ２１のソースは接地電位に設定されている。このＮＭＯＳトランジスタ２０、２１及び電源３０により書き込みスイッチング回路が構成されている。
【００１４】
また、記憶素子８０の配線１２はＮＭＯＳトランジスタ２３のソースに接続され、ＮＭＯＳトランジスタ２３のドレインはＰＭＯＳトランジスタ２２のドレインに接続される。ＰＭＯＳトランジスタ２２のソースは電源電位Ｖｄｄを与える電源３１に接続される。また、ＮＭＯＳトランジスタ２３のドレインは二つのインバータからなるラッチ回路４０に接続されている。記憶素子８０の配線１６はＮＭＯＳトランジスタ２４のドレインに接続されている。このＮＭＯＳトランジスタ２３、２４、ＰＭＯＳトランジスタ２２及び電源３１により読み出しスイッチング回路が構成されている。このように比較例の記憶装置５００は配線１４及びコンタクト１３を用いずに２端子で構成されている点において、３端子を有する第１の実施の形態に係る記憶装置１００と異なる。
【００１５】
まず、比較例の記憶装置５００における情報の書き込み動作について説明する。記憶装置５００のＮＭＯＳトランジスタ２０、２１をＯＮ状態にし、ＮＭＯＳトランジスタ２３、２４及びＰＭＯＳトランジスタ２２をＯＦＦ状態にする。これにより、電源３０によるプログラム電位ＶｐｒｏがＮＭＯＳトランジスタ２０を介して記憶素子８０に印加される。書き込み電流Ｉｗｒｉｔｅは配線１６からコンタクト１５へ流れ、ポリシリコン配線４を介してコンタクト１１及び配線１２へと流れる。そして、ＯＮ状態であるＮＭＯＳトランジスタ２１へと流れる。このとき電子は書き込み電流Ｉｗｒｉｔｅが流れる向きと逆方向に流れるため、記憶素子８０において電子は配線１２からコンタクト１１へ流れ、ポリシリコン配線４を介してコンタクト１５及び配線１６へと流れる。ここで、コンタクト１１を構成するタングステンの原子の一部は、この電子の流れに沿ってポリシリコン配線４内を移動してコンタクト１５の近傍に析出する。コンタクト１１を構成するタングステン原子の一部が漏出したため、コンタクト１１の抵抗値は高くなる。例えばコンタクト１１の高抵抗状態に“１”、低抵抗状態に“０”を対応させることにより、記憶素子８０に情報が書き込まれる。
【００１６】
次に、比較例の記憶装置５００における情報の読み出し動作について説明する。まず、記憶装置５００のＰＭＯＳトランジスタ２２をＯＮ状態にし、ＮＭＯＳトランジスタ２０、２１、２３、２４をＯＦＦ状態にすることにより、ラッチ回路４０の入力ノードＮ１の電位を高電位にする。その後、ＰＭＯＳトランジスタ２２をＯＦＦ状態にし、ＮＭＯＳトランジスタ２３、２４をＯＮ状態にする。入力ノードＮ１の高電位がＮＭＯＳトランジスタ２３を介して記憶素子８０に与えられる。これによる読み出し電流Ｉｒｅａｄは配線１２からコンタクト１１へ流れ、ポリシリコン配線４を介してコンタクト１５及び配線１６へと流れる。そして、読み出し電流ＩｒｅａｄはＯＮ状態であるＮＭＯＳトランジスタ２４へと流れる。ここで、上述の書き込み動作がされていない場合には、記憶素子８０のコンタクト１１の抵抗は低抵抗状態である。この場合は、記憶素子８０を介してＮＭＯＳトランジスタ２４へと読み出し電流Ｉｒｅａｄが流れ、ラッチ回路４０の入力ノードＮ１の電位は低くなる。一方、書き込み動作がされた場合には、記憶素子８０のコンタクト１１の抵抗は高抵抗状態である。この場合には、記憶素子８０を介してＮＭＯＳトランジスタ２４へと流れる読み出し電流Ｉｒｅａｄが妨げられ、ラッチ回路４０の入力ノードＮ１の電位は高いままとなる。ラッチ回路４０はこの入力ノードＮ１の電位の高低により記憶素子８０に書き込まれた情報を保持する。
【００１７】
比較例の記憶装置５００において情報の読み出し動作を行う場合、書き込み動作時に流れる書き込み電流Ｉｗｒｉｔｅと逆方向の読み出し電流Ｉｒｅａｄが記憶素子８０に流れる。読み出し動作時にコンタクト１５近傍に析出したタングステンは、コンタクト１５からコンタクト１１へと流れる電子の流れにより書き込み動作時と逆方向に動く。コンタクト１１側に戻ったタングステン原子によりコンタクト１１の抵抗値が変化するため、書き込み済みの情報内容が変化することがある。
【００１８】
次に、本実施の形態の記憶装置１００における情報の書き込み動作について図１及び図２を参照しつつ説明する。記憶装置１００のＮＭＯＳトランジスタ２０、２１をＯＮ状態にし、ＮＭＯＳトランジスタ２３、２４及びＰＭＯＳトランジスタ２２をＯＦＦ状態にすることにより、電源３０によるプログラム電位ＶｐｒｏがＮＭＯＳトランジスタ２０を介して記憶素子１０に印加される。書き込み電流Ｉｗｒｉｔｅは配線１６からコンタクト１５へ流れ、ポリシリコン配線４を介してコンタクト１３及び配線１４へと流れる。そして、ＯＮ状態であるＮＭＯＳトランジスタ２１へと流れる。比較例の記憶装置５００と同様に、コンタクト１３を構成するタングステンの原子の一部は、電子の流れに沿ってポリシリコン配線４内を移動してコンタクト１５の近傍に析出する。コンタクト１３を構成するタングステン原子の一部が漏出したため、コンタクト１３の抵抗値は高くなる。これにより記憶素子１０に情報が書き込まれる。
【００１９】
次に、本実施の形態の記憶装置１００における情報の読み出し動作について説明する。まず、記憶装置１００のＰＭＯＳトランジスタ２２をＯＮ状態にし、ＮＭＯＳトランジスタ２０、２１、２３、２４をＯＦＦ状態にすることにより、ラッチ回路４０の入力ノードＮ１の電位を高電位にする。その後、ＰＭＯＳトランジスタ２２をＯＦＦ状態にし、ＮＭＯＳトランジスタ２３、２４をＯＮ状態にする。ノードＮ１の高電位がＮＭＯＳトランジスタ２３を介して記憶素子１０に与えられる。これによる読み出し電流Ｉｒｅａｄは配線１４からコンタクト１３へ流れ、ポリシリコン配線４を介してコンタクト１１及び配線１２へと流れる。そして、読み出し電流ＩｒｅａｄはＯＮ状態であるＮＭＯＳトランジスタ２４へと流れる。ここで、上述の書き込み動作がされていない場合には、記憶素子１０のコンタクト１３の抵抗は低抵抗状態である。この場合は、記憶素子１０を介してＮＭＯＳトランジスタ２４へと読み出し電流Ｉｒｅａｄが流れ、ラッチ回路４０の入力ノードＮ１の電位は低くなる。一方、書き込み動作がされた場合には、記憶素子１０のコンタクト１３の抵抗は高抵抗状態である。この場合には、記憶素子１０を介してＮＭＯＳトランジスタ２４へと流れる読み出し電流Ｉｒｅａｄが妨げられ、ラッチ回路４０の入力ノードＮ１の電位は高いままとなる。ラッチ回路４０はこの入力ノードＮ１の電位の高低により記憶素子１０に書き込まれた情報を保持する。
【００２０】
本実施の形態の記憶装置１００において、読み出し動作の際の読み出し電流Ｉｒｅａｄがタングステンが析出したコンタクト１５を流れない点において比較例の記憶装置５００と異なる。そのため、コンタクト１５近傍に析出したタングステンは読み出し電流Ｉｒｅａｄによりコンタクト１３へと戻ることがない。コンタクト１３の抵抗は高抵抗状態を維持するため、既に書き込み済みの情報内容を変化させることなく維持すると共に正確に読み出すことができる。
【００２１】
このように、本実施の形態に係る記憶装置１００によれば、情報の読み出し動作時に印加される電圧の影響により既に書き込み済みの情報が変化することがない。
【００２２】
次に、本発明の第２の実施の形態について、添付した図面を参照して説明する。図３は第２の実施の形態に係る記憶装置２００を示す回路図である。第１の実施の形態と同一の素子には同一の符号を付している。本実施の形態に係る記憶装置２００に用いられる記憶素子１０の構成は図１に示される第１の実施の形態と同様である。
【００２３】
本実施の形態に係る記憶装置２００において、ＮＭＯＳトランジスタ２０、２１、電源３０により構成される書き込みスイッチング回路は第１の実施の形態に係る記憶装置１００と同様である。本実施の形態において、記憶素子１０の配線１２がＮＭＯＳトランジスタ２３のソースに接続され、ＮＭＯＳトランジスタ２３のドレインはＰＭＯＳトランジスタ２２のドレインに接続されている。そして、ＰＭＯＳトランジスタ２２のソースが電源電位Ｖｄｄを与える電源３１に接続されている点において第１の実施の形態に係る記憶装置１００と異なる。ＮＭＯＳトランジスタ２１、２３、ＰＭＯＳトランジスタ２２及び電源３１により読み出しスイッチング回路が構成されている。
【００２４】
以下、本実施の形態に係る記憶装置２００の作用について説明する。
【００２５】
本実施の形態の記憶装置２００における情報の書き込み動作は第１の実施の形態と同様である。即ち、記憶装置２００のＮＭＯＳトランジスタ２０、２１をＯＮ状態にし、ＮＭＯＳトランジスタ２３及びＰＭＯＳトランジスタ２２をＯＦＦ状態にすることにより、電源３０によるプログラム電位ＶｐｒｏがＮＭＯＳトランジスタ２０を介して記憶素子１０に印加される。書き込み電流Ｉｗｒｉｔｅは配線１６からコンタクト１５へ流れ、ポリシリコン配線４を介してコンタクト１３及び配線１４へと流れる。そして、ＯＮ状態であるＮＭＯＳトランジスタ２１へと流れる。コンタクト１３を構成するタングステンの原子の一部は、電子の流れに沿ってポリシリコン配線４内を移動してコンタクト１５の近傍に析出する。コンタクト１３を構成するタングステン原子の一部が漏出したため、コンタクト１３の抵抗値は高くなる。これにより記憶素子１０に情報が書き込まれる。
【００２６】
次に、本実施の形態の記憶装置２００における情報の読み出し動作について説明する。まず、記憶装置２００のＰＭＯＳトランジスタ２２をＯＮ状態にし、ＮＭＯＳトランジスタ２０、２１、２３をＯＦＦ状態にすることにより、ラッチ回路４０の入力ノードＮ１の電位を高電位にする。その後、ＰＭＯＳトランジスタ２２をＯＦＦ状態にし、ＮＭＯＳトランジスタ２３、２１をＯＮ状態にする。入力ノードＮ１の高電位がＮＭＯＳトランジスタ２３を介して記憶素子１０に与えられる。これにより読み出し電流Ｉｒｅａｄは配線１２からコンタクト１１へ流れ、ポリシリコン配線４を介してコンタクト１３及び配線１４へと流れる。そして、読み出し電流ＩｒｅａｄはＯＮ状態であるＮＭＯＳトランジスタ２１へと流れる。ここで、上述の書き込み動作がされていない場合には、記憶素子１０のコンタクト１３の抵抗は低抵抗状態である。この場合は、記憶素子１０を介してＮＭＯＳトランジスタ２１へと読み出し電流Ｉｒｅａｄが流れ、ラッチ回路４０の入力ノードＮ１の電位は低くなる。一方、書き込み動作がされた場合には、記憶素子１０のコンタクト１３の抵抗は高抵抗状態である。この場合には、記憶素子１０を介してＮＭＯＳトランジスタ２１へと流れる読み出し電流Ｉｒｅａｄが妨げられ、ラッチ回路４０の入力ノードＮ１の電位は高いままとなる。ラッチ回路４０はこの入力ノードＮ１の電位の高低により記憶素子１０に書き込まれた情報を保持する。
【００２７】
本実施の形態の記憶装置２００においても、読み出し動作の際の読み出し電流Ｉｒｅａｄがタングステンが析出したコンタクト１５を流れることがない。そのため、コンタクト１５近傍に析出したタングステンは読み出し電流Ｉｒｅａｄによりコンタクト１３へと戻ることがない。コンタクト１３の抵抗は高抵抗状態を維持するため、既に書き込み済みの情報内容を変化させることなく維持すると共に正確に読み出すことができる。
【００２８】
また、本実施の形態の記憶装置２００においては、書き込み動作時のスイッチング素子と、読み出し動作時のスイッチング素子として共通のＮＭＯＳトランジスタ２１を使用する構成となっている。このため、記憶装置２００において使用する素子を減らすことができ、より簡易な構成で実施することが可能となる。
【００２９】
このように、本実施の形態に係る記憶装置２００によれば、情報の読み出し動作時に印加される電圧の影響により既に書き込み済みの情報が変化することがない。
【００３０】
次に、本発明の第３の実施の形態について、添付した図面を参照して説明する。図４は、本実施の形態に係る記憶装置３００に用いられる記憶素子５０を示す断面図である。記憶素子５０の構成は図１に示される第１の実施の形態と略同様である。本実施の形態における記憶素子５０は、コンタクト５１、５３、５５を形成する第２の導電率を有する第２の導体として例えば銀（Ａｇ）が用いられている点において第１の実施の形態における記憶素子と異なる。図５は第３の実施の形態に係る記憶装置３００を示す回路図である。第１の実施の形態と同一の素子には同一の符号を付している。
【００３１】
本実施の形態に係る記憶装置３００において、記憶素子５０の配線１４がＮＭＯＳトランジスタ２１のソースに接続され、ＮＭＯＳトランジスタ２１のドレインがプログラム電位Ｖｐｒｏを与える電源３０に接続されている。また、記憶素子５０の配線１６がＮＭＯＳトランジスタ２０のドレインに接続され、ＮＭＯＳトランジスタ２０のソースが接地電位に設定されている点において第１の実施の形態に係る記憶装置と異なる。このＮＭＯＳトランジスタ２０、２１、及び電源３０により書き込みスイッチング回路が構成されている。
【００３２】
ＮＭＯＳトランジスタ２３、２４、ＰＭＯＳトランジスタ２２、電源３１及びラッチ回路４０は第１の実施の形態に係る記憶装置１００と同様である。
【００３３】
以下、本実施の形態に係る記憶装置３００の作用について説明する。
【００３４】
本実施の形態の記憶装置３００における情報の書き込み動作について説明する。記憶装置３００のＮＭＯＳトランジスタ２０、２１をＯＮ状態にし、ＮＭＯＳトランジスタ２３、２４及びＰＭＯＳトランジスタ２２をＯＦＦ状態にすることにより、電源３０によるプログラム電位ＶｐｒｏがＮＭＯＳトランジスタ２１を介して記憶素子５０に印加される。書き込み電流Ｉｗｒｉｔｅは配線１４からコンタクト５３へ流れ、ポリシリコン配線４を介してコンタクト５５及び配線１６へと流れる。そして、ＯＮ状態であるＮＭＯＳトランジスタ２０へと流れる。ここで、コンタクト５３を構成する銀の原子の一部は、タングステン原子とは異なり電子の流れの反対方向（即ち、書き込み電流Ｉｗｒｉｔｅの流れる方向）にポリシリコン配線４内を移動して、コンタクト５５の近傍に析出する。コンタクト５３を構成する銀原子の一部が漏出したため、コンタクト５３の抵抗値は高くなる。これにより記憶素子５０に情報が書き込まれる。
【００３５】
本実施の形態の記憶装置３００における情報の読み出し動作は第１の実施の形態と同様である。即ち、記憶装置３００のＰＭＯＳトランジスタ２２をＯＮ状態にし、ＮＭＯＳトランジスタ２０、２１、２３、２４をＯＦＦ状態にすることにより、ラッチ回路４０の入力ノードＮ１の電位を高電位にする。その後、ＰＭＯＳトランジスタ２２をＯＦＦ状態にし、ＮＭＯＳトランジスタ２３、２４をＯＮ状態にする。ノードＮ１の高電位がＮＭＯＳトランジスタ２３を介して記憶素子５０に与えられる。これによる読み出し電流Ｉｒｅａｄは配線１４からコンタクト５３へ流れ、ポリシリコン配線４を介してコンタクト５１及び配線１２へと流れる。そして、読み出し電流ＩｒｅａｄはＯＮ状態であるＮＭＯＳトランジスタ２４へと流れる。ここで、上述の書き込み動作がされていない場合には、記憶素子５０のコンタクト５３の抵抗は低抵抗状態である。この場合は、記憶素子５０を介してＮＭＯＳトランジスタ２４へと読み出し電流Ｉｒｅａｄが流れ、ラッチ回路４０の入力ノードＮ１の電位は低くなる。一方、書き込み動作がされた場合には、記憶素子５０のコンタクト５３の抵抗は高抵抗状態である。この場合には、記憶素子５０を介してＮＭＯＳトランジスタ２４へと流れる読み出し電流Ｉｒｅａｄが妨げられ、ラッチ回路４０の入力ノードＮ１の電位は高いままとなる。ラッチ回路４０はこの入力ノードＮ１の電位の高低により記憶素子５０に書き込まれた情報を保持する。
【００３６】
本実施の形態の記憶装置３００において、読み出し動作の際の読み出し電流Ｉｒｅａｄが銀が析出したコンタクト５５を流れることがない。そのため、コンタクト５５近傍に析出した銀は読み出し電流Ｉｒｅａｄによりコンタクト５３へと戻ることがない。コンタクト５３の抵抗は高抵抗状態を維持するため、既に書き込み済みの情報内容を変化させることなく維持すると共に正確に読み出すことができる。
【００３７】
このように、本実施の形態に係る記憶装置３００によれば、情報の読み出し動作時に印加される電圧の影響により既に書き込み済みの情報が変化することがない。本実施の形態の記憶装置３００のように、電子の流れと逆方向に移動する物質を第２の導体として用いることによっても、本発明を実施することが可能である。このような物質として、例えば金（Ａｕ）等を用いることもできる。
【００３８】
次に、本発明の第４の実施の形態について、添付した図面を参照して説明する。図６は第４の実施の形態に係る記憶装置４００を示す回路図である。第１の実施の形態と同一の素子には同一の符号を付している。本実施の形態に係る記憶装置４００に用いられる記憶素子５０の構成は図４に示される第３の実施の形態と同様である。
【００３９】
本実施の形態に係る記憶装置４００において、ＮＭＯＳトランジスタ２０、２１及び電源３０により構成される書き込みスイッチング回路は第３の実施の形態に係る記憶装置３００と同様である。
【００４０】
本実施の形態に係る記憶装置４００において、記憶素子５０の配線１２がＮＭＯＳトランジスタ２３のソースに接続されている。ＮＭＯＳトランジスタ２３のドレインがＰＭＯＳトランジスタ２２のドレインに接続され、ＰＭＯＳトランジスタ２２のソースが電源電位Ｖｄｄを与える電源３１に接続されている。そして、記憶素子５０の配線１４がＮＭＯＳトランジスタ２４のドレインに接続されている点において第３の実施の形態に係る記憶装置と異なる。ＮＭＯＳトランジスタ２３、２４、ＰＭＯＳトランジスタ２２及び電源３１により読み出しスイッチング回路が構成されている。
【００４１】
以下、本実施の形態に係る記憶装置４００の作用について説明する。
【００４２】
本実施の形態の記憶装置４００における情報の書き込み動作は第３の実施の形態と同様である。即ち、記憶装置４００のＮＭＯＳトランジスタ２０、２１をＯＮ状態にし、ＮＭＯＳトランジスタ２３、２４及びＰＭＯＳトランジスタ２２をＯＦＦ状態にすることにより、電源３０によるプログラム電位ＶｐｒｏがＮＭＯＳトランジスタ２１を介して記憶素子５０に印加される。書き込み電流Ｉｗｒｉｔｅは配線１４からコンタクト５３へ流れ、ポリシリコン配線４を介してコンタクト５５及び配線１６へと流れる。そして、ＯＮ状態であるＮＭＯＳトランジスタ２０へと流れる。ここで、コンタクト５３を構成する銀の原子の一部は、電子の流れの反対方向（即ち、書き込み電流Ｉｗｒｉｔｅの流れる方向）にポリシリコン配線４内を移動して、コンタクト５５の近傍に析出する。コンタクト５３を構成する銀原子の一部が漏出したため、コンタクト５３の抵抗値は高くなる。これにより記憶素子５０に情報が書き込まれる。
【００４３】
本実施の形態の記憶装置４００における情報の読み出し動作について説明する。まず、記憶装置４００のＰＭＯＳトランジスタ２２をＯＮ状態にし、ＮＭＯＳトランジスタ２０、２１、２３、２４をＯＦＦ状態にすることにより、ラッチ回路４０の入力ノードＮ１の電位を高電位にする。その後、ＰＭＯＳトランジスタ２２をＯＦＦ状態にし、ＮＭＯＳトランジスタ２３、２４をＯＮ状態にする。入力ノードＮ１の高電位がＮＭＯＳトランジスタ２３を介して記憶素子５０に与えられる。これによる読み出し電流Ｉｒｅａｄは配線１２からコンタクト５１へ流れ、ポリシリコン配線４を介してコンタクト５３及び配線１４へと流れる。そして、読み出し電流ＩｒｅａｄはＯＮ状態であるＮＭＯＳトランジスタ２４へと流れる。ここで、上述の書き込み動作がされていない場合には、記憶素子５０のコンタクト５３の抵抗は低抵抗状態である。この場合は、記憶素子５０を介してＮＭＯＳトランジスタ２４へと読み出し電流Ｉｒｅａｄが流れ、ラッチ回路４０の入力ノードＮ１の電位は低くなる。一方、書き込み動作がされた場合には、記憶素子５０のコンタクト５３の抵抗は高抵抗状態である。この場合には、記憶素子５０を介してＮＭＯＳトランジスタ２４へと流れる読み出し電流Ｉｒｅａｄが妨げられ、ラッチ回路４０の入力ノードＮ１の電位は高いままとなる。ラッチ回路４０はこの入力ノードＮ１の電位の高低により記憶素子５０に書き込まれた情報を保持する。
【００４４】
本実施の形態の記憶装置４００においても、読み出し動作の際の読み出し電流Ｉｒｅａｄが銀が析出したコンタクト５５を流れることがない。そのため、コンタクト５５近傍に析出した銀は読み出し電流Ｉｒｅａｄによりコンタクト５３へと戻ることがない。コンタクト５３の抵抗は高抵抗状態を維持するため、既に書き込み済みの情報内容を変化させることなく維持すると共に正確に読み出すことができる。
【００４５】
このように、本実施の形態に係る記憶装置４００によれば、情報の読み出し動作時に印加される電圧の影響により既に書き込み済みの情報が変化することがない。
【００４６】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。
【００４７】
上述した実施の形態においては、ポリシリコン配線４に接続される配線１２、１４、１６及びコンタクト１１、１３、１５は半導体基板１上の同一の層に形成されているが、これらの配線及びコンタクトは図７に示すように異なる層に形成されていてもよい。コンタクト６１、６３、６５をタングステンにより形成し、配線６２、６４、６６をそれぞれ配線１２、１４、１６に対応させて図２に示すように記憶装置の回路を構成する。この場合、書き込み電流Ｉｗｒｉｔｅは配線６６からコンタクト６５へ流れ、ポリシリコン配線４を介してコンタクト６３及び配線６４へと流れる。コンタクト６３を構成するタングステンの原子の一部は、ポリシリコン配線４内を移動してコンタクト６５の近傍に析出する。コンタクト６３を構成するタングステン原子の一部が漏出したため、コンタクト６３の抵抗値は高くなる。そして、読み出し電流Ｉｒｅａｄは配線６４からコンタクト６３へ流れ、ポリシリコン配線４を介してコンタクト６１及び配線６２へと流れる。コンタクト６５近傍に析出したタングステンは読み出し電流Ｉｒｅａｄによりコンタクト６３へと戻ることがない。この場合においても、コンタクト６３の抵抗は高抵抗状態を維持するため、既に書き込み済みの情報内容を変化させることなく維持すると共に正確に読み出すことができる。
【００４８】
また、図８に示すように配線７２、７４、７６に用いられる銅が層間絶縁膜５へ拡散することを防止する、例えばチタン（Ｔｉ）からなるバリアメタル膜７１、７３、７５を設けるとともに、このバリアメタル膜７１、７３、７５を第２の導体として用いることも可能である。配線７２、７４、７６をそれぞれ配線１２、１４、１６に対応させて図２に示すように記憶装置の回路を構成する。この場合、書き込み電流Ｉｗｒｉｔｅは配線７６からポリシリコン配線４を介して配線７４へと流れる。この際、バリアメタル膜７３を構成するチタン原子の一部は、ポリシリコン配線４内を移動してバリアメタル膜７５の近傍に析出する。バリアメタル膜７３を構成するチタン原子の一部が漏出したため、配線７４の抵抗値は高くなる。そして、読み出し電流Ｉｒｅａｄは配線７４からポリシリコン配線４を介して配線７２へと流れる。バリアメタル膜７５の近傍に析出したチタンは読み出し電流によりバリアメタル膜７３側に戻ることがない。この場合においても、配線７４の抵抗は高抵抗状態を維持するため、既に書き込み済みの情報内容を変化させることなく維持すると共に正確に読み出すことができる。バリアメタル膜としてはチタンの他に、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ等を用いることもできる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態に係る記憶装置に用いられる記憶素子を示す断面図である。
【図２】本発明の第１の実施の形態に係る記憶装置を示す回路図である。
【図３】本発明の第２の実施の形態に係る記憶装置を示す回路図である。
【図４】本発明の第３の実施の形態に係る記憶装置に用いられる記憶素子を示す断面図である。
【図５】本発明の第３の実施の形態に係る記憶装置を示す回路図である。
【図６】本発明の第４の実施の形態に係る記憶装置を示す回路図である。
【図７】本発明の実施の形態に係る記憶装置に用いられる記憶素子の他の例を示す断面図である。
【図８】本発明の実施の形態に係る記憶装置に用いられる記憶素子の他の例を示す断面図である。
【図９】比較例の記憶装置に用いられる記憶素子を示す断面図である。
【図１０】比較例の記憶装置を示す回路図である。
【符号の説明】
【００５０】
１・・・シリコン基板、  ２・・・絶縁膜、  ３・・・シリサイド、  ４・・・ポリシリコン配線、  ５・・・層間絶縁膜、  １０・・・記憶素子、  １１、１３、１５・・・コンタクト、  １２、１４、１６・・・配線、  ２０、２１、２３、２４・・・ＮＭＯＳトランジスタ、  ２２・・・ＰＭＯＳトランジスタ、  ３０、３１・・・電源、  ４０・・・ラッチ回路、  ５０、６０、７０、８０・・・記憶素子、  １００、２００、３００、４００、５００・・・記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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