(57)【特許請求の範囲】
【請求項１】
入力電源の両端間に、主トランスの入力巻線と複数の主スイッチング素子とをカスケード接続してなる回路を備えた多石式のコンバータと、前記主トランスの電力伝送巻線に接続され、整流スイッチ素子および転流スイッチ素子を有する同期整流回路とを備え、前記主トランスに設けた制御巻線から発生する制御信号により、前記主スイッチング素子に同期して少なくとも前記転流スイッチ素子をオン・オフ動作させるスイッチング電源装置において、前記電力伝送巻線から電圧が発生できない区間中に、前記制御巻線から発生させる電圧によって前記転流スイッチ素子をオフに切替えることができるように、前記複数の主スイッチング素子のオンタイミングをずらすパルス駆動信号を、当該複数の主スイッチング素子に与える遅延回路を備え、前記各主スイッチング素子は、ドレイン−ソース間に寄生容量が等価的に接続されることを特徴とするスイッチング電源装置。
【請求項２】
前記電力伝送巻線から電圧が発生するまで、前記転流スイッチ素子をオフ状態に保持する保持回路を備えたことを特徴とする請求項１記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の主スイッチング素子を有する例えばカスケードフォワード型やブリッジ型などの多石式コンバータと、整流スイッチ素子および転流スイッチ素子を有する同期整流回路とを備えたスイッチング電源装置に関する。
【背景技術】
【０００２】
従来の多石式コンバータを備えたスイッチング電源装置として、例えば特許文献１には、ハイサイド側の主スイッチング素子と、主トランスの一次巻線と、ローサイド側の主スイッチング素子との直列回路を、入力電圧ラインの両端間に接続し、双方の主スイッチング素子を同時にオン・オフさせることで、主トランスの二次側から所望の出力電圧を得る回路構成が開示されている。
【０００３】
図７は、こうしたカスケードフォワードタイプの多石式コンバータを備えたスイッチング電源装置の一例を示すものである。同図において、１は直流電源、２は直流電源１からの入力電圧Ｖｉが印加されるフォワードコンバータである。このコンバータ２は、各々独立した一次巻線３Ａ，二次巻線３Ｂおよび制御巻線３Ｃを磁気結合してなる主トランス３と、前記一次巻線３Ａの一端（ドット側端子）と他端（非ドット側端子）に各々接続されるＭＯＳ型ＦＥＴ４，５と、回生ダイオード６，７とを備えている。主トランス３の一次側では、第１の主スイッチング素子であるＭＯＳ型ＦＥＴ４と、主トランス３の一次巻線３Ａと、第２の主スイッチング素子であるＭＯＳ型ＦＥＴ５とをカスケード接続してなる直列回路が、直流電源１の両端間に接続されると共に、直流電源１の一端（正極）とＭＯＳ型ＦＥＴ５のドレインとの間に、一方の回生ダイオード６が接続され、ＭＯＳ型ＦＥＴ４のソースと直流電源１の他端（負極）との間に、他方の回生ダイオード７が接続される。なお、各ＭＯＳ型ＦＥＴ４，５のドレイン−ソース間には、当該ＭＯＳ型ＦＥＴ４，５の寄生容量に相当するコンデンサ８，９が等価的に接続される。そして、ＭＯＳ型ＦＥＴ４，５を同時にオン・オフすることにより、主トランス３の一次巻線３Ａに入力電圧Ｖｉを断続的に印加し、二次巻線３Ｂおよび制御巻線３Ｃに一次巻線３Ａとの巻線比に見合う誘起電圧を発生させる構成となっている。
【０００４】
主トランス３の二次巻線３Ｂには、整流スイッチ素子であるＭＯＳ型ＦＥＴ11と、転流スイッチ素子である別なＭＯＳ型ＦＥＴ12とからなる同期整流回路13が接続される。各ＭＯＳ型ＦＥＴ11，12のドレイン−ソース間には、等価的にボディダイオード14，15が逆並列接続され、ここでは二次巻線３Ｂの一端（ドット側端子）にＭＯＳ型ＦＥＴ11のソースが接続され、このＭＯＳ型ＦＥＴ11のドレインが別なＭＯＳ型ＦＥＴ12のドレインに接続されると共に、ＭＯＳ型ＦＥＴ12のソースが二次巻線３Ｂの他端（非ドット側端子）に接続される。
【０００５】
一方、主トランス３の制御巻線３Ｃは、結合コンデンサ21を介してドライブトランス22の一次巻線22Ａが接続される。ドライブトランス22は、その出力側に２つの二次巻線22Ｂ，22Ｃを備えており、一方の二次巻線22Ｂに誘起された電圧は、ドライブ回路24を経由してＭＯＳ型ＦＥＴ11のゲートに接続され、他方の二次巻線22Ｃに誘起された電圧は、ドライブ回路25を経由してＭＯＳ型ＦＥＴ12のゲートに接続される。これにより、各ＭＯＳ型ＦＥＴ４，５のスイッチング動作に同期して、二次巻線３Ｂのドット側巻線に正極性の電圧が発生したときには、ＭＯＳ型ＦＥＴ11がオンする一方でＭＯＳ型ＦＥＴ12がオフし、二次巻線３Ｂの非ドット側巻線に正極性の電圧が発生したときには、ＭＯＳ型ＦＥＴ12がオンする一方でＭＯＳ型ＦＥＴ11がオフするような駆動信号を、各ＭＯＳ型ＦＥＴ11，12のゲートに供給する構成となっている。
【０００６】
前記同期整流回路13で得た整流出力は、ＭＯＳ型ＦＥＴ12のドレイン−ソース間に直列接続したチョークコイル16およびコンデンサ17で平滑化される。コンデンサ17の両端には出力端子18，19が接続され、この出力端子18，19間に負荷（図示せず）を接続することで、出力電圧Ｖｏが負荷に供給される。
【０００７】
31は、前記出力電圧Ｖｏを監視する出力電圧検出回路であり、ここから発生する検出電圧が、例えば制御用ＩＣなどで構成される制御回路32に供給される。そして制御回路32は、出力電圧検出回路31からの検出電圧に基づき、出力電圧Ｖｏが安定化するように、ＭＯＳ型ＦＥＴ４，５のゲートに与えられるパルス駆動信号の導通幅を可変制御するようになっている。
【特許文献１】特開平７−１７７７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記図７の回路構成では、制御回路32からのパルス駆動信号により、ＭＯＳ型ＦＥＴ４，５が同時にオンし、主トランス３の一次巻線３Ａに入力電圧Ｖｉを印加すると、その瞬間に二次巻線３Ｂおよび制御巻線３Ｃの各ドット側端子に正極性の電圧が発生して、主トランス２の二次側にエネルギーを供給できる状態となる。ところが、制御巻線３ＣからＭＯＳ型ＦＥＴ11，12に至る間には、時間遅れ要素であるドライブトランス22やドライブ回路24，25が介在するため、電力伝送巻線である二次巻線３Ｂからのエネルギー伝送が開始した瞬間に、各ＭＯＳ型ＦＥＴ11，12のオン・オフを直ちに切替えることができない。そのため特に無負荷時において、ＭＯＳ型ＦＥＴ12のオン期間中に、当該ＭＯＳ型ＦＥＴ12のドレインからソースに向けて電流が流れている臨界状態で、ＭＯＳ型ＦＥＴ４，５がターンオンすると、各ＭＯＳ型ＦＥＴ11，12のオン・オフが切替わるまで、二次巻線３Ｂ→ボディダイオード14→ＭＯＳ型ＦＥＴ12→二次巻線３Ｂの経路で短絡電流（貫通電流）が流れ、ＭＯＳ型ＦＥＴ12のドレイン−ソース間に大きなサージ電圧が発生する問題を有していた。
【０００９】
本発明は上記の課題に着目してなされたもので、電力伝送巻線からのエネルギー伝送が開始した直後に、主トランスの二次側で貫通電流が流れるのを簡単且つ確実に防止できるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明における請求項１のスイッチング電源装置は、入力電源の両端間に、主トランスの入力巻線と複数の主スイッチング素子とをカスケード接続してなる回路を備えた前記主トランスに設けた制御巻線から発生する制御信号により、前記主スイッチング素子に同期して少なくとも前記転流スイッチ素子をオン・オフ動作させるスイッチング電源装置において、前記電力伝送巻線から電圧が発生できない区間中に、前記制御巻線から発生させる電圧によって前記転流スイッチ素子をオフに切替えることができるように、前記複数の主スイッチング素子のオンタイミングをずらすパルス駆動信号を、当該複数の主スイッチング素子に与える遅延回路を備え、前記各主スイッチング素子は、ドレイン−ソース間に寄生容量が等価的に接続されている。
【００１１】
この場合、既存のスイッチング電源装置の構成に遅延回路を付加して、複数存在する主スイッチング素子のオンタイミングを意図的にずらすだけで、電力伝送巻線から電圧が発生できない区間中に、転流スイッチ素子だけを先にターンオフさせることができる。従って、その後で電力伝送巻線から電圧が発生したときに、転流スイッチ素子を通して主トランスの二次側で貫通電流が流れるのを簡単且つ確実に防止でき、転流スイッチ素子のドレイン−ソース間に大きなサージ電圧が発生する問題を一掃することができる。
【００１２】
本発明における請求項２のスイッチング電源装置は、前記電力伝送巻線から電圧が発生するまで、前記転流スイッチ素子をオフ状態に保持する保持回路を備えている。
【００１３】
こうすれば、主スイッチング素子のオンタイミングをずらす区間が多少変動するなどしても、転流スイッチ素子を通して貫通電流が流れるのをより確実に防止できる。
【発明の効果】
【００１４】
請求項１の発明によれば、電力伝送巻線からのエネルギー伝送が開始した直後に、主トランスの二次側で貫通電流が流れるのを簡単且つ確実に防止できる。
【００１５】
請求項２の発明によれば、転流スイッチ素子を通して貫通電流が流れるのをより確実に防止できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明におけるスイッチング電源装置の好ましい実施形態について、添付図面を参照しながら説明する。なお、従来例で示す図７と共通する部分には同一の符号を付し、重複する箇所の説明は極力省略する。
【００１７】
図１は、本発明における新規なスイッチング電源装置を示したものである。ここでは、何れか一方のＭＯＳ型ＦＥＴ４，５のオンタイミングを遅らせる遅延回路41が設けられている。本実施例では、ローサイドのＭＯＳ型ＦＥＴ５に対して、ハイサイドのＭＯＳ型ＦＥＴ４のオンタイミングが遅れるように、制御回路32からＭＯＳ型ＦＥＴ４に至るパルス駆動信号供給ラインに遅延回路41が接続されているが、逆にＭＯＳ型ＦＥＴ５のオンタイミングが遅れる位置に遅延回路41を接続してもよい。また、遅延回路41をどのような回路構成にするのかは、特に限定しない。
【００１８】
また、図１の回路構成では、直流電源１の両端間にＭＯＳ型ＦＥＴ４，主トランス３の一次巻線３Ａ，およびＭＯＳ型ＦＥＴ５をカスケード接続したカスケードフォワードタイプのコンバータ２が示されているが、他の多石式フォワードコンバータにも適用可能である。一例として、図１に示す回生コンバータ６，７に代えて、ＭＯＳ型ＦＥＴなどの主スイッチング素子を接続したフルブリッジコンバータとしてもよい。この場合も、前記ＭＯＳ型ＦＥＴ４，５について、何れか一方のＭＯＳ型ＦＥＴ４，５のオンタイミングを遅らせる遅延回路41を設ければよい。さらには、主トランス３の一次巻線３Ａと直列に、２個以上の主スイッチング素子がつながれている回路構成のコンバータであれば、どのようなものでも適用が可能である。
【００１９】
別な変形例として、制御回路32の内部に遅延回路41を設け、この遅延回路41から、何れか一方のＭＯＳ型ＦＥＴ４，５のオンタイミングを遅らせるパルス駆動信号を、各ＭＯＳ型ＦＥＴ４，５に供給する構成としてもよい。遅延回路41を設けた点以外は、従来例における図７の回路図と共通している。
【００２０】
次に、図２および図３の各波形図に基づき、上記構成についてその作用を説明する。なお図２において、最上段にある波形は主トランス３の一次側にあるＭＯＳ型ＦＥＴ５のドレイン−ソース間電圧Ｖds5で、以下、主トランス３の二次巻線３Ｂに発生する電圧Ｖsec，整流スイッチ素子であるＭＯＳ型ＦＥＴ11のドレイン−ソース間電圧Ｖds11，転流スイッチ素子であるＭＯＳ型ＦＥＴ12のドレイン−ソース間電圧Ｖds12をそれぞれ示している。また、ＴonはＭＯＳ型ＦＥＴ４，５のオン期間，ＴoffはＭＯＳ型ＦＥＴ４，５のオフ期間である。
【００２１】
一方、図３は、各ＭＯＳ型ＦＥＴ４，５がターンオンする瞬間の各部の波形図であり、最上段から主トランス３の一次巻線３Ａに発生する電圧Ｖpri，主トランス３の二次巻線３Ｂを流れる電流Ｉsec，主トランス３の二次巻線３Ｂに発生する電圧Ｖsec，主トランス３の制御巻線３Ｃに発生する電圧Ｖconをそれぞれ示している。そして、ｔ１はＭＯＳ型ＦＥＴ５がターンオンするタイミング，ｔ２はＭＯＳ型ＦＥＴ４がターンオン（ＭＯＳ型ＦＥＴ５は既にオンしている）するタイミングを示している。
【００２２】
先ず、一般的なスイッチング電源装置としての動作を説明すると、ここでは制御回路32からのパルス駆動信号を、ＭＯＳ型ＦＥＴ４，５のゲートにそれぞれ供給することで、当該ＭＯＳ型ＦＥＴ４，５をほぼ同時にスイッチング動作させ、直流電源１からの入力電圧Ｖｉを主トランス３の一次巻線３Ａに断続的に印加する。これにより、主トランス３の二次巻線３Ｂおよび制御巻線３Ｃには、一次巻線３Ａとの巻線比に見合う誘起電圧が発生する。また、このカスケードフォワードタイプのコンバータ２では、ＭＯＳ型ＦＥＴ４，５のオフ時に、主トランス３の磁束密度を元に戻す電流が、回生ダイオード６，７により直流電源１側に回生され、専用のリセット巻線を設けることなく主トランス３をリセットすることができる。
【００２３】
制御巻線３Ｃに発生した電圧は、結合コンデンサ21およびドライブトランス22を介して各ドライブ回路24，25に与えられ、各ＭＯＳ型ＦＥＴ４，５のスイッチング動作に同期して、二次巻線３Ｂのドット側巻線に正極性の電圧が発生したときには、ＭＯＳ型ＦＥＴ11がオンする一方でＭＯＳ型ＦＥＴ12がオフし、二次巻線３Ｂの非ドット側巻線に正極性の電圧が発生したときには、ＭＯＳ型ＦＥＴ12がオンする一方でＭＯＳ型ＦＥＴ11がオフするような駆動信号が、各ＭＯＳ型ＦＥＴ11，12のゲートに供給される。こうして、ＭＯＳ型ＦＥＴ11，12を交互にオン，オフすることで、主トランス３の二次巻線３Ｂに発生した電圧が同期整流回路13で整流され、この整流出力がチョークコイル16およびコンデンサ17で平滑化されることにより、出力端子18，19間に出力電圧Ｖｏが発生する。
【００２４】
また、この出力電圧Ｖｏは出力電圧検出回路31および制御回路32により監視される。制御回路32は、出力電圧Ｖｏが安定化するように、ＭＯＳ型ＦＥＴ４，５のゲートに与えられるパルス駆動信号の導通幅を可変制御する。
【００２５】
次に、遅延回路41を設けたことによる動作の特徴を詳しく説明する。本実施例では遅延回路41から与えられる別個のパルス駆動信号により、ハイサイドのＭＯＳ型ＦＥＴ４よりも先に、ローサイドのＭＯＳ型ＦＥＴ５がターンオンする。このＭＯＳ型ＦＥＴ５がターンオンする直前のオフ期間Ｔoffは、前記回生ダイオード６，７により主トランス３のリセットが終了して、一次巻線３Ａの両端間電圧Ｖpriは０Ｖとなっている。また、ＭＯＳ型ＦＥＴ４，５は同特性のものを使用している関係で、ＭＯＳ型ＦＥＴ４のドレイン−ソース間電圧Ｖds4と、ＭＯＳ型ＦＥＴ５のドレイン−ソース間電圧Ｖds5は、コンデンサ８，９により何れも入力電圧Ｖｉの半値となる（Ｖｉ／２）。ＭＯＳ型ＦＥＴ５がターンオンした直後は、ＭＯＳ型ＦＥＴ４がオフしたままの状態であり、主トランス３の一次巻線３ａに流れ得る電流は、ハイサイドのＭＯＳ型ＦＥＴ４に接続するコンデンサ８を通じて流れるので、このコンデンサ８と主トランス３のインダクタンスとにより当該電流が制限されている。
【００２６】
ここで、主トランス３の過渡的な動作を、図４に示す理想トランスの等価回路を用いて説明する。同図において、Ｌｅｐは一次側のインダクタンス成分，Ｒｐは一次側の抵抗成分，Ｍ１は一次巻線３Ａと二次巻線３Ｂ間の相互インダクタンス成分，Ｍ２は一次巻線３Ａと制御巻線３Ｃ間の相互インダクタンス成分，Ｌｅｓは二次電力伝送側のインダクタンス成分，Ｒｓは二次電力伝送側の抵抗成分，Ｌｅｓ’は二次制御側のインダクタンス成分，Ｒｓ’は二次制御側の抵抗成分である。また、Ａ，Ｂは一次巻線３Ａの両端に位置するタップであり、Ｃ，Ｄは二次巻線３Ｂの両端に位置するタップであり、Ｅ，Ｆは制御巻線３Ｃの両端に位置するタップである。これらの各符号Ａ〜Ｆは、図１にも示されている。
【００２７】
また、図４に示す理想トランスの等価回路において、一次巻線３ＡのタップＡ，Ｂ間に電圧が印加されたときの各部の波形を図５に示す。ここでは、最上段にある一次巻線３ＡのタップＡ，Ｂ間電圧の他に、二次巻線３ＢのタップＣ，Ｄ間電圧と、制御巻線３ＣのタップＥ，Ｆ間電圧と、二次巻線３ＢのタップＣ，Ｄを流れる電流がそれぞれ記されている。
【００２８】
これらの各図において、一次巻線３ＡのタップＡ，Ｂ間に電圧が印加されると、図４に示す理想トランスの二次側両端間（符号Ｇ，Ｈ）にも電圧が発生する。ところが、二次巻線３ＢのタップＣ，Ｄ間に負荷電流が流れると、二次側のインダクタンス成分Ｌｅｓと抵抗成分Ｒｓとによる電圧降下により、図５に示すように、二次巻線３ＢのタップＣ，Ｄ間には電圧が発生しない区間が生じる。一方、制御巻線３ＣのタップＥ，Ｆ間は負荷がない開放状態のため、一次巻線３ＡのタップＡ，Ｂ間とほぼ同じタイミングで電圧が立ち上がる。すなわち、一次巻線３ＡのタップＡ，Ｂ間に電圧が印加された直後は、制御巻線３ＣのタップＥ，Ｆ間に電圧が直ちに発生するが、二次巻線３ＢのタップＣ，Ｄ間は一次巻線３ＡのタップＡ，Ｂ間で電流が制限されるため、直ぐには電圧が発生できない（大きな電流を流すことができない）。
【００２９】
以上の点を考慮しながら、図１の回路について再び説明すると、この場合は前述のように、遅延回路41から各ＭＯＳ型ＦＥＴ４，５のゲートに与えられるパルス駆動信号によって、ハイサイドのＭＯＳ型ＦＥＴ４よりも先に、ローサイドのＭＯＳ型ＦＥＴ５がターンオンする。ＭＯＳ型ＦＥＴ５がターンオンする直後は、入力電圧Ｖｉの半分の値の電圧が一次巻線３Ａに印加され、以後この一次巻線３Ａの両端間電圧Ｖpriは、当該一次巻線３Ａとコンデンサ８との共振により０に近づいてゆく（図３の電圧Ｖpri参照）。ここで、ＭＯＳ型ＦＥＴ５がターンオンしてからＭＯＳ型ＦＥＴ４がターンオンするまでの区間（図３に示すｔ１〜ｔ２の区間）では、主トランス３の一次巻線３Ａを流れる電流が制限されている関係で、二次巻線３Ｂおよび制御巻線３Ｃには微小な電流しか流れることができない。この状況下で、二次巻線３Ｂの両端間は負荷が繋がれていて低インピーダンスになっているので電圧が発生せず、実質的に二次巻線３Ｂから電力伝送が行なわれない状態となっている。一方、制御巻線３Ｃの両端間はオープン（開放状態）で高インピーダンスとなっており、少なくともＭＯＳ型ＦＥＴ11，12のオン，オフ状態を切替えるに十分な電圧が発生可能である。したがって、この区間でＭＯＳ型ＦＥＴ12を先にターンオフさせておけば、２つのＭＯＳ型ＦＥＴ４，５が共にオンした後で、二次巻線３Ｂから負荷側に電力伝送が行われる状態になった場合でも、ＭＯＳ型ＦＥＴ12が短絡電流を遮断して、このＭＯＳ型ＦＥＴ12のドレイン−ソース間に大きなサージ電圧が発生するのを確実に防止することができる。
【００３０】
以上のように本実施例では、主トランス３の入力巻線である一次巻線３Ａと複数の主スイッチング素子であるＭＯＳ型ＦＥＴ４，５との直列回路を備えた多石式のコンバータ２と、主トランス２の電力伝送巻線である二次巻線３Ｂに接続され、整流スイッチ素子であるＭＯＳ型ＦＥＴ11および転流スイッチ素子である別なＭＯＳ型ＦＥＴ12を有する同期整流回路13とを備え、主トランス３に設けた制御巻線３Ｃから発生する制御信号により、ＭＯＳ型ＦＥＴ４，５に同期して少なくともＭＯＳ型ＦＥＴ12をオン・オフ動作させるスイッチング電源装置において、二次巻線３Ｂから電圧が発生できない区間中に、制御巻線３Ｃから発生させる電圧によってＭＯＳ型ＦＥＴ12をオンからオフに切替えることができるように、ＭＯＳ型ＦＥＴ４，５のオンタイミングをずらすパルス駆動信号を、これらのＭＯＳ型ＦＥＴ４，５に与える遅延回路41を備えている。
【００３１】
このようにすると、既存の構成に遅延回路41を付加して、各ＭＯＳ型ＦＥＴ４，５のオンタイミングを意図的にずらすだけで、二次巻線３Ｂから電圧が発生できない区間中に、ＭＯＳ型ＦＥＴ12だけを先にターンオフさせることができる。従って、その後で二次巻線３Ｂから電圧が発生したときに、ＭＯＳ型ＦＥＴ12を通して主トランス３の二次側で貫通電流が流れるのを簡単且つ確実に防止でき、ＭＯＳ型ＦＥＴ12のドレイン−ソース間に大きなサージ電圧が発生する問題を一掃することができる。
【００３２】
ところで、前記遅延回41による区間ｔ１〜ｔ２の時間間隔は、好ましくは100ｎＳ程度とするのが好ましい。この区間ｔ１〜ｔ２が長すぎると、ＭＯＳ型ＦＥＴ12が再びターンオンして、二次巻線３Ｂからの電力伝送開始時に、ＭＯＳ型ＦＥＴ12を通して貫通電流が流れる虞れがあるからである。図６は、このような懸念を回避するための一回路例で、ここでは制御巻線３Ｃからの電圧発生に伴い、ＭＯＳ型ＦＥＴ12のゲートがディスチャージしてターンオフすると、当該ＭＯＳ型ＦＥＴ12が一定時間オフし続けるようにする保持回路51を設けている。ここでの保持回路51は、例えば抵抗やＭＯＳ型ＦＥＴを組み合わせた回路構成など、適宜最適なものを採用すればよい。すなわち、少なくとも二次巻線３Ｂから電圧が発生するまで、ＭＯＳ型ＦＥＴ12をオフ状態に保持する保持回路51を備えていれば、ＭＯＳ型ＦＥＴ４，５のオンタイミングをずらす区間ｔ１〜ｔ２が多少変動するなどしても、ＭＯＳ型ＦＥＴ12を通して貫通電流が流れるのをより確実に防止できる。
【００３３】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。例えば、本実施例では整流スイッチ素子であるＭＯＳ型ＦＥＴ11をも、制御巻線３Ｃからの制御信号によりオン，オフ動作させるように構成したが、ＭＯＳ型ＦＥＴ11に関しては二次巻線３Ｂに発生した電圧でオン，オフ動作させてもよい。、また本実施例では、制御巻線３ＣとＭＯＳ型ＦＥＴ11，12との間にドライブトランス22を介在させているが、主トランス３に設けた制御巻線３Ｃをドライブ巻線として構成し、ここから直接ドライブ回路24，25を介して各ＭＯＳ型ＦＥＴ11，12を駆動させるようにしてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明における好ましい一実施形態を示すスイッチング電源装置の回路図である。
【図２】同上、各部の波形図である。
【図３】同上、各主スイッチング素子がターンオンする瞬間の各部の波形図である。
【図４】同上、主トランスを理想トランスとみなしたときの等価回路図である。
【図５】同上、図４における各部の波形図である。
【図６】同上、別な変形例を示す要部の回路図である。
【図７】従来例を示すスイッチング電源装置の回路図である。
【符号の説明】
【００３５】
３ 主トランス
３Ａ 一次巻線（入力巻線）
３Ｂ 二次巻線（電力伝送巻線）
３Ｃ 制御巻線
４，５ ＭＯＳ型ＦＥＴ（主スイッチング素子）
11 ＭＯＳ型ＦＥＴ（整流スイッチ素子）
12 ＭＯＳ型ＦＥＴ（転流スイッチ素子）
41 遅延回路
51 保持回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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