(57)【特許請求の範囲】
【請求項１】
光電変換素子および当該光電変換素子で光電変換して得られる電荷に応じた信号を出力する出力トランジスタを含む単位画素が複数配置されてなる画素アレイ部と、
前記単位画素から出力される信号をランプ波形の基準信号と比較する比較手段と、
前記比較手段への前記基準信号の供給に同期して動作を開始し、前記比較手段の比較出力が反転するまで動作を継続することによって前記比較手段での比較完了までの時間を計測する計測手段と、
前記単位画素がリセットされたときに当該単位画素から出力されるリセットレベルが所定の基準レベル以下となる所定の撮像条件を検出トランジスタで検出し、当該所定の撮像条件が検出されたときに前記検出トランジスタから出力された出力信号により前記比較手段の比較出力を比較開始前の状態に固定する検出手段と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記検出トランジスタは、前記単位画素の前記出力トランジスタと差動回路を構成している
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記検出手段は、前記検出トランジスタのドレイン電極にゲート電極が接続され、前記検出トランジスタによる検出前にゲート容量が電源電位にチャージされるバッファトランジスタを有し、当該バッファトランジスタのゲート容量の容量値によって検出感度が調整可能である
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
光電変換素子および当該光電変換素子で光電変換して得られる電荷に応じた信号を出力する出力トランジスタを含む単位画素が複数配置されてなる画素アレイ部と、
前記単位画素から出力される信号をランプ波形の基準信号と比較する比較手段と、
前記比較手段への前記基準信号の供給に同期して動作を開始し、前記比較手段の比較出力が反転するまで動作を継続することによって前記比較手段での比較完了までの時間を計測する計測手段とを具備する固体撮像装置の駆動方法であって、
前記単位画素がリセットされたときに当該単位画素から出力されるリセットレベルが所定の基準レベル以下となる所定の撮像条件を検出トランジスタで検出し、当該所定の撮像条件が検出されたときに前記検出トランジスタから出力された出力信号により前記比較手段の比較出力を比較開始前の値に固定する
ことを特徴とする固体撮像装置の駆動方法。
【請求項５】
光電変換素子および当該光電変換素子で光電変換して得られる電荷に応じた信号を出力する出力トランジスタを含む単位画素が行列状に２次元配置されてなる画素アレイ部と、
前記単位画素の行列状配列に対して列毎に配置され、前記単位画素から出力されるアナログ信号をデジタル信号に変換するアナログ−デジタル変換手段とを備え、
前記アナログ−デジタル変換手段は、
前記単位画素から出力されるアナログ信号をランプ波形の基準信号と比較する比較手段と、
前記比較手段への前記基準信号の供給に同期して動作を開始し、前記比較手段の比較出力が反転するまで動作を継続することによって前記比較手段での比較完了までの時間を計測し、その計測結果を前記デジタル信号とする計測手段と、
前記単位画素がリセットされたときに当該単位画素から出力されるアナログ信号のリセットレベルが所定の基準レベル以下となる所定の撮像条件を検出トランジスタで検出し、当該所定の撮像条件が検出されたときに前記検出トランジスタから出力された出力信号により前記比較手段の比較出力を比較開始前の値に固定する検出手段を有する
ことを特徴とする固体撮像装置。
【請求項６】
固体撮像装置と、
被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学系とを具備する撮像装置であって、
前記固体撮像装置は、
光電変換素子および当該光電変換素子で光電変換して得られる電荷に応じた信号を出力する出力トランジスタを含む単位画素が複数配置されてなる画素アレイ部と、
前記単位画素から出力される信号をランプ波形の基準信号と比較する比較手段と、
前記比較手段への前記基準信号の供給に同期して動作を開始し、前記比較手段の比較出力が反転するまで動作を継続することによって前記比較手段での比較完了までの時間を計測する計測手段と、
前記単位画素がリセットされたときに当該単位画素から出力されるアナログ信号のリセットレベルが所定の基準レベル以下となる所定の撮像条件を検出トランジスタで検出し、当該所定の撮像条件が検出されたときに前記検出トランジスタから出力された出力信号により前記比較手段の比較出力を比較開始前の値に固定する検出手段を有する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤ(Charge Coupled Device)型イメージセンサやＣＭＯＳ(Complementary Metal Oxide Semiconductor)型イメージセンサなどの固体撮像装置は、近年、携帯電話等の各種携帯端末機器に搭載される撮像装置や、デジタルスチルカメラあるいはデジタルビデオカメラなどの撮像装置の画像入力装置（撮像デバイス）として広く用いられている。
【０００３】
図１０は、一般的な固体撮像装置の画素部分の構成例を示す回路図である。図１０に示すように、本例に係る単位画素１００は、光電変換素子、例えばフォトダイオード１０１に加えて、例えば転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４および選択トランジスタ１０５の４つのトランジスタを有する回路構成となっている。ここでは、これらトランジスタ１０２〜１０５として、例えばｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。
【０００４】
転送トランジスタ１０２は、フォトダイオード１０１のカソード電極とＦＤ（フローティングディフュージョン）部１０６との間に接続され、転送ゲートパルスＴＧが与えられる転送制御線１１１にゲート電極が接続されている。リセットトランジスタ１０３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１０６にソース電極が、リセットパルスＲＳが与えられるリセット制御線１１２にゲート電極がそれぞれ接続されている。
【０００５】
増幅トランジスタ１０４は、ＦＤ部１０６にゲート電極が、信号線１２１にソース電極がそれぞれ接続されたソースフォロア回路構成となっている。信号線１２１の一端は定電流源１２２に接続されている。選択トランジスタ１０５は、電源ＶＤＤにドレイン電極が、増幅トランジスタ１０４のドレイン電極にソース電極が、選択パルスＳＥＬが与えられる選択制御線１１３にゲート電極がそれぞれ接続されている。
【０００６】
図１１は、増幅トランジスタ１０４および選択トランジスタ１０５を除く画素部分の断面構造を示す断面図である。
【０００７】
ｐ型基板１３１の表層部にｎ型拡散領域１３２，１３３，１３４が形成されている。また、ｐ型基板１３１の上には、ｎ型拡散領域１３２とｎ型拡散領域１３３との間の上方にゲート電極１３５が、ｎ型拡散領域１３３とｎ型拡散領域１３４との間の上方にゲート電極１３６が、それぞれ図示しないゲート酸化膜（ＳｉＯ2 ）を介して形成されている。
【０００８】
図１０との対応関係において、フォトダイオード１０１は、ｐ型基板１３１とｎ型拡散領域１３２とのｐｎ接合によって形成されている。転送トランジスタ１０２は、ｎ型拡散領域１３２およびｎ型拡散領域１３３とその間のゲート電極１３５とによって形成されている。リセットトランジスタ１０３は、ｎ型拡散領域１３３およびｎ型拡散領域１３４とその間のゲート電極１３６とによって形成されている。
【０００９】
ｎ型拡散領域１３３はＦＤ部１０６となり、増幅トランジスタ１０４のゲート電極と電気的に接続される。リセットトランジスタ１０３のドレイン領域となるｎ型拡散領域１３４には電源電位Ｖｄｄが与えられる。そして、フォトダイオード１０１を除くｐ型基板１３１の上面は、遮光層１３７によって覆われている。
【００１０】
次に、図１１の断面図を基にして、図１２の波形図を用いて画素１００の回路動作について説明する。
【００１１】
図１１に示すように、フォトダイオード１０１に光が照射されると、光の強さに応じて電子（−）と正孔（＋）の対が誘起される（光電変換）。また、図１２において、時刻Ｔ１で選択トランジスタ１０５のゲート電極に選択パルスＳＥＬが印加され、同時にリセットトランジスタ１０３のゲート電極にリセットパルスＲＳが印加される。その結果、リセットトランジスタ１０３が導通状態になり、時刻Ｔ２でＦＤ部１０６が電源電位Ｖｄｄにリセットされる。
【００１２】
ＦＤ部１０６がリセットされると、このリセット時のＦＤ部１０６の電位がリセットレベルＶｎとして増幅トランジスタ１０４を介して信号線１２１に出力される。このリセットレベルは、画素１００固有のノイズ成分に対応したものとなる。リセットパルスＲＳは、所定の期間（時刻Ｔ１〜Ｔ３）のみアクティブ（“Ｈ”レベル）状態となる。ＦＤ部１０６は、リセットパルスＲＳがアクティブ状態から非アクティブ（“Ｌ”レベル）状態に遷移した後もリセットされた状態を保っている。このリセット状態にある期間がリセット期間となる。
【００１３】
次に、選択信号ＳＥＬがアクティブ状態のままで、時刻Ｔ４で転送トランジスタ１０２のゲート電極に転送ゲートパルスＴＧが印加される。すると、転送トランジスタ１０２が導通状態となり、フォトダイオード１０１で光電変換され、蓄積された信号電荷がＦＤ部１０６に転送される。その結果、ＦＤ部１０６の電位が信号電荷の電荷量に応じて変化する（時刻Ｔ４〜Ｔ５）。このときのＦＤ部１０６の電位が信号レベルＶｓとして増幅トランジスタ１０４を介して信号線１２１に出力される（信号読み出し期間）。そして、信号レベルＶｓとリセットレベルＶｎとの差分ＲＳＩ１が、ノイズ成分を除去した純粋な画素信号レベルとなる。
【００１４】
通常、明るい物体を撮像した方が、暗い物体を撮像するよりもリセット期間におけるフォトダイオード１０１に蓄積される電荷が多いので、信号線１２１上におけるレベル差ＲＳＩ１は大きくなる。
【００１５】
（黒化現象の発生メカニズム）
ところで、上記構成の固体撮像装置において、特に太陽光のような非常に強い光が画素１００に入射すると、最も明るい部分が黒く沈んでしまう現象、いわゆる黒化現象が起こる。
【００１６】
この黒化現象の発生メカニズムについて、図１３および図１４を用いて説明する。図１３は、黒化現象の発生メカニズムを説明する概略図であり、図１１と実質的に同様の構造となっている。図１４は、黒化現象時の波形図である。
【００１７】
リセット期間において、図１１の場合と同様に、時刻Ｔ１′で選択トランジスタ１０５のゲート電極に選択パルスＳＥＬが印加され、同時にリセットトランジスタ１０３のゲート電極にリセットパルスＲＳが印加される。その結果、リセットトランジスタ１０３が導通状態になり、時刻Ｔ２′でＦＤ部１０６が電源電位Ｖｄｄにリセットされる。このリセット時のＦＤ部１０６の電位がリセットレベルＶｎとして増幅トランジスタ１０４を介して信号線１２１に出力される。
【００１８】
しかしながら、図１３に示すように、フォトダイオード１０１に太陽光のように非常に強い光が照射されると、ｐ型基板１３１とｎ型拡散領域１３２とにより形成されるｐｎ接合部に、図１１と比較して多量の電子（−）と正孔（＋）の対が誘起される。その結果、光電変換された過剰の電子がフォトダイオード１０１から溢れ出す。そのため、転送ゲートパルスが非アクティブ状態にあるにもかかわらず、過剰電子は転送トランジスタ１０２を飛び越えてＦＤ部１０６へ到達する。このため、ＦＤ部１０６の電位が低下し、その結果、信号線１２１の電位が低下する（時刻Ｔ２′〜Ｔ４′）。
【００１９】
同様に、信号読出し期間において、選択信号ＳＥＬがアクティブ状態のままで、時刻Ｔ４′で転送トランジスタ１０２のゲート電極に転送ゲートパルスＴＧが印加されると、転送トランジスタ１０２が導通状態になって、フォトダイオード１０１で光電変換され、蓄積された信号電荷をＦＤ部１０６に転送する。その結果、ＦＤ部１０６の電位が信号電荷の電荷量に応じて変化する（時刻Ｔ４′〜Ｔ５′）。このときのＦＤ部１０６の電位が信号レベルＶｓとして増幅トランジスタ１０４を介して信号線１２１に出力される。
【００２０】
このとき、上記のようにリセット期間において、過剰の電子が漏れ出した結果、図１４から明らかなように、信号線１２１の電位はリセットパルスＲＳの印加時に比べて低下している。その結果、信号読み出し期間における電位差ＲＳＩ２は、強い光が照射されているにもかかわらず低下してしまう。
【００２１】
すなわち、図１５に示すように、通常は、信号読み出し期間の信号レベルＶｓとリセット期間のリセットレベルＶｎとの差分Ｖｓ−Ｖｎが純粋な画素信号レベルとして出力され、入射光量が一定の光量Ｂを超えると信号レベルＶｓが飽和してしまい、一定の画素信号レベルが出力される。そして、光量Ｂよりもさらに大きな所定の光量Ｃを入射光量が超えると、上述したように、過剰の電子がフォトダイオード１０１から溢れ出すことによってリセットレベルＶｎが変化してしまう。その結果、強い光が照射されているにもかかわらず差分Ｖｓ−Ｖｎが小さくなる。このため、非常に明るいにもかかわらず黒く見える黒化現象が生じる。
【００２２】
このような黒化現象を回避するために、従来は、信号レベルＶｓが飽和する領域にあるか、リセットレベルＶｎが変化する領域にあるかによって入射光が非常に強いか否かを検出し、その検出結果に基づいて差分Ｖｓ−Ｖｎをとる処理を行うことに対する補正を行うようにしていた（例えば、特許文献１参照）。
【００２３】
【特許文献１】特開２００４−２４８３０４号公報
【００２４】
具体的には、図１６に示すように、画素アレイ部２０１からＮメモリ２０２、Ｓメモリ２０３を介して出力されるリセットレベルＶｎ、信号レベルＶｓをそれぞれ増幅するアンプ２０４と、信号レベルＶｓとリセットレベルＶｎとの差分をとる差動アンプ２０５との間におけるリセットレベルＶｎ側の信号線中にスイッチ２０６を挿入する。そして、光レベル検出回路２０７で信号レベルＶｓが所定のレベルＶａ以上であるか、あるいはリセットレベルＶｎが所定のレベルＶｂであるかを検出した場合にはスイッチ２０６をオフ（開）し、差動アンプ２０５での差分処理を中止するとともに、Ａ／Ｄ変換回路２０８でのＡ／Ｄ変換前の信号に対して補正を行うことによって黒化現象を回避するようにしていた。
【００２５】
あるいは、図１７に示すように、光レベル検出回路２０７で信号レベルＶｓが所定のレベルＶａ以上であるか、あるいはリセットレベルＶｎが所定のレベルＶｂであるかを検出した場合にも、差動アンプ２０５での差分処理を行い、その差分をＡ／Ｄ変換回路２０８でデジタル信号に変換してメモリ２０９に記憶する一方、光レベル検出回路２０７による上記状態の検出時には、メモリ２０９から差分信号を読み出すときに変換回路２１０によってその差分信号を所定レベルの信号（信号レベルＶａ）に変換するか、あるいは光レベル検出回路２０７の飽和検知信号でＡ／Ｄ変換回路２０９のデジタルデータを飽和データに変換することによって黒化現象を回避するようにしていた。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、前者の従来技術では、Ａ／Ｄ変換回路２０８でのＡ／Ｄ変換前の信号に対して補正を行うためには補正信号用の回路、例えば定電圧回路が光レベル検出回路２０７以外に必要になるために、黒化現象を回避する回路として回路規模が大きくなってしまうという問題がある。
【００２７】
また、後者の従来技術では、メモリ２０９の値に対して補正を行うには、補正信号をメモリ２０９に割り込ませるための変換回路２１０が光レベル検出回路２０７以外に必要になるために、やはり黒化現象を回避する回路として回路規模が大きくなってしまうという問題がある。
【００２８】
そこで、本発明は、回路規模を小さく抑えつつ、黒化現象を回避することが可能な固体撮像装置および固体撮像装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上記目的を達成するために、本発明では、光電変換素子および当該光電変換素子で光電変換して得られる電荷に応じた信号を出力する出力トランジスタを含む単位画素が複数配置されてなる画素アレイ部と、前記単位画素から出力される信号をランプ波形の基準信号と比較する比較手段と、前記比較手段への前記基準信号の供給に同期して動作を開始し、前記比較手段の比較出力が反転するまで動作を継続することによって前記比較手段での比較完了までの時間を計測する計測手段と、前記単位画素がリセットされたときに当該単位画素から出力されるアナログ信号のリセットレベルが所定の基準レベル以下となる所定の撮像条件を検出トランジスタで検出し、当該所定の撮像条件が検出されたときに前記検出トランジスタから出力された出力信号により前記比較手段の比較出力を比較開始前の値に固定する検出手段とを具備する。
【００３０】
上記構成の固体撮像装置において、計測手段が比較手段への基準信号の供給に同期して動作を開始し、比較手段の比較出力が反転するまで動作を継続することによって比較手段での比較完了までの時間を計測することで、当該計測手段の計測結果は、単位画素から出力されるアナログ信号に対応した値となり、これがデジタル信号として出力される。ここで、検出手段が、単位画素がリセットされたときに当該単位画素から出力されるリセットレベルが所定の基準レベル以下となる所定の撮像条件、すなわち、黒化現象が発生する撮像条件を検出したときに、比較手段の比較出力を比較開始前の状態に固定することで、計測手段は比較手段の比較出力が反転しないことから計測動作を継続し、やがて計測結果が白信号に対応した最終値に到達する。これにより、黒化現象が発生する撮像条件であっても、黒化現象を回避できる。
【発明の効果】
【００３１】
本発明によれば、検出手段が所定の撮像条件を検出したときに、比較手段の比較出力を比較開始前の状態に固定するだけの簡単な構成で、回路規模を小さく抑えつつ、黒化現象を回避することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３３】
図１は、本発明の一実施形態に係る固体撮像装置、例えば行列状の画素配列に対して列毎にアナログ−デジタル変換装置（以下、ＡＤＣ(Analog-Digital Converter)と略す）を配置してなる列並列ＡＤＣ搭載の固体撮像装置（例えば、ＣＭＯＳイメージセンサ）の構成を示すブロック図である。
【００３４】
図１において、単位画素１１は、光電変換素子、例えばフォトダイオードと画素トランジスタ（画素内アンプ）とを有し、行列状（ｎ行ｍ列）に２次元配置されることによって画素アレイ部１２を構成している。単位画素１１としては、例えば図１０に示した４トランジスタ構成のものを用いることができる。ただし、４トランジスタ構成のものに限られるものではない。
【００３５】
画素アレイ部１２のｎ行ｍ列の画素配置に対して、行毎に行制御線１３（１３−１〜１０３−ｎ）が配線され、列毎に列信号線１４（１４−１〜１４−ｍ）が配線されている。画素アレイ部１２の行アドレスや行走査の制御は、行走査回路１５によって行制御線１３−１〜１０３−ｎを介して行われる。列信号線１４−１〜１４−ｍの各一端側には、これら列信号線１４−１〜１４−ｍ毎にＡＤＣ１６−１〜１６−ｍが配置されてカラム処理部（列並列ＡＤＣブロック）１７を構成している。
【００３６】
また、ＡＤＣ１６−１〜１６−ｍの各々に対して、時間が経過するにつれて階段状に変化するランプ（ＲＡＭＰ）波形の参照電圧ＲＡＭＰを生成する手段、例えばデジタル−アナログ変換装置（以下、ＤＡＣ(Digital-Analog Converter)と略す）１８と、所定周期のクロック信号ＣＫに同期してカウント動作を行うことにより、後述する比較器２０で比較動作が行われる時間を計測する計測手段であるカウンタ１９とが共通に設けられている。カウンタ１９としては、例えばアップカウンタが用いられる。
【００３７】
ＡＤＣ１６は、行制御線１３−１〜１３−ｎ毎に、選択行の単位画素１１から列信号線１４−１〜１４−ｍを経由して得られるアナログ信号を、ＤＡＣ１８で生成され、基準信号として与えられる参照電圧ＲＡＭＰと比較する比較器２０と、この比較器２０の比較出力をバッファリングするバッファ回路２１と、このバッファ回路２１を経た比較器２０の比較出力に応答してカウンタ１９のカウント値を保持するメモリ装置２２と、単位画素１１から供給されるアナログ信号に基づいて所定の撮像条件を検出する手段、具体的には単位画素１１がリセットされたときに当該単位画素１１から出力されるリセットレベルが所定の基準レベル以下となる黒化現象が発生する撮像条件を検出する黒化検出回路２３とを有し、単位画素１１から与えられるアナログ信号をＮビットのデジタル信号に変換する機能を有している。
【００３８】
カラム処理部１７のＡＤＣ１６の各々に対する列アドレスや列走査の制御は、列走査回路２４によって行われる。すなわち、ＡＤＣ１６の各々でＡＤ変換されたＮビットのデジタル信号は、列走査回路２４による列走査によって順に２Ｎビット幅の水平出力線２５に読み出され、当該水平出力線２５によって信号処理回路２６まで伝送される。
【００３９】
信号処理回路２６は、２Ｎビット幅の水平出力線２５に対応した２Ｎ個のセンス回路、減算回路および出力回路等によって構成されている。タイミング制御回路２７は、マスタークロックＭＣＫに基づいて行走査回路１５、ＡＤＣ１６、ＤＡＣ１８、カウンタ１９および列走査回路２４などの各動作に必要なクロック信号ＣＫやタイミング信号を生成し、これらクロック信号やタイミング信号を該当する回路部分に供給する。
【００４０】
上記構成の列並列ＡＤＣ搭載固体撮像装置１０において、画素アレイ部１２の各画素１１を駆動制御する周辺の回路、即ち行走査回路１５、カラム回路１７、ＤＡＣ１８、カウンタ１９、列走査回路２４、信号処理回路２６およびタイミング制御回路２７などは、画素アレイ部１２と同一の半導体チップ（基板）上に集積される。
【００４１】
次に、上記構成の列並列ＡＤＣ搭載固体撮像装置１０における通常撮像時の動作について、図２のタイミングチャートを用いて説明する。図２には、参照電圧ＲＡＭＰ、単位画素１１のフローティングディフュージョン（ＦＤ）部の電位Ｖｆｄ、比較器２０の出力、クロック信号ＣＫ、カウンタ１９の出力（カウント値）、メモリ装置２２に格納される１回目のメモリ値Ｎ１、２回目のメモリ値Ｎ２および信号出力の各波形およびタイミング関係を示している。
【００４２】
ある選択行の単位画素１１からの列信号線１４−１〜１４−ｍへの１回目の読み出し動作が安定した後、ＤＡＣ１８から参照電圧ＲＡＭＰが比較器２０に与えられることで、当該比較器２０においてＦＤ部の電位Ｖｆｄに応じた列信号線１４−１〜１４−ｍの信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較動作が行われる。また、参照電圧ＲＡＭＰが比較器２０に与えられると同時に、カウンタ１９がクロック信号ＣＫに同期して１回目のカウント動作を開始する。比較器２０での比較動作において、参照電圧ＲＡＭＰと信号電圧Ｖｘとが等しくなったとき、比較器２０の出力Ｖｃｏの極性が反転する。この比較器２０の出力Ｖｃｏの極性反転を受けて、メモリ装置２２には比較器２０での比較時間に応じたカウンタ１９のカウント値Ｎ１が保持される。
【００４３】
この１回目の読み出し動作では、単位画素１１のリセット成分ΔＶの読み出しが行われる。このリセット成分ΔＶ内には、単位画素１１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、１回目の読み出し時の列信号線１４−１〜１４−ｍの信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、ランプ波形の参照電圧ＲＡＭＰを調整することにより、比較器２０での比較期間を短くすることが可能である。本例では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。
【００４４】
２回目の読み出しでは、リセット成分ΔＶに加え単位画素１１毎の入射光量に応じた信号成分の読み出しが１回目の読み出しと同様の動作によって行われる。すなわち、ある選択行の単位画素１１から列信号線１４−１〜１４−ｍへの２回目の読み出し動作が安定した後、ＤＡＣ１８から参照電圧ＲＡＭＰが比較器２０に与えられることで、当該比較器２０において列信号線１４−１〜１４−ｍの信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較動作が行われる。
【００４５】
参照電圧ＲＡＭＰが比較器２０に与えられると同時に、カウンタ１９でクロック信号ＣＫに同期して２回目のカウントが行われる。そして、２回目の比較動作において、参照電圧ＲＡＭＰと信号電圧Ｖｘとが等しくなったときに、比較器２０の出力Ｖｃｏの極性が反転する。この比較器２０の出力Ｖｃｏの極性反転を受けて、メモリ装置２２には比較器２０での比較時間に応じたカウンタ１９のカウント値Ｎ２が保持される。このとき、１回目のカウント値Ｎ１と２回目のカウント値Ｎ２とは、メモリ装置２２内の異なった場所に保持される。
【００４６】
上述した一連のＡＤ変換動作の終了後、列走査回路１１２による列走査により、メモリ装置２２に保持された１回目と２回目のそれぞれＮビットのデジタル信号が２Ｎ本の水平出力線２５を経て信号処理回路２６に供給され、当該信号処理回路２６内の図示しない減算回路において（２回目の信号）−（１回目の信号）の減算処理がなされた後に外部へ出力される。その後、順次行毎に同様の動作が繰り返されることによって２次元画像が生成される。
【００４７】
［黒化検出回路］
上述した列並列ＡＤＣ搭載固体撮像装置１０において、本発明はカラム処理部１７の黒化検出回路２２の構成およびその動作を特徴としている。
【００４８】
（回路例１）
図３は、回路例１に係る黒化検出回路２３Ａの構成を示す回路図である。ここでは、単位画素１１および列信号線１４（１４−１〜１４−ｍ）の一端に接続される定電流源２７と共に示している。
【００４９】
図３において、単位画素１１は、光電変換素子、例えばフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５を有する４トランジスタ構成となっている。この単位画素１１は、図１０に示した単位画素１００と、選択トランジスタ１１５の接続位置が異なるのみであり、各トランジスタの基本的な機能は同じである。なお、単位画素１１としては、４トランジスタ構成に限られるものではなく、増幅トランジスタ１１４を選択トランジスタ１１５の機能を持たせた３トランジスタ構成など、他の構成のものを用いることも可能である。
【００５０】
定電流源２７は、ゲート電極とドレイン電極とが共通に接続され、ソース電極が接地されたダイオード接続のｎチャネル型ＭＯＳトランジスタ２７１と、このＭＯＳトランジスタ２７１とゲート電極が共通に接続され、ドレイン電極が列信号線１４（１４−１〜１４−ｍ）の一端に接続され、ソース電極が接地されたｎチャネル型ＭＯＳトランジスタ２７２を有する構成となっている。
【００５１】
本例に係る黒化検出回路２３Ａは、入力端子３１、制御端子３２〜３４および出力端子３５を有し、２つのｐチャネル型ＭＯＳトランジスタ４１，４２、３つのｎチャネル型ＭＯＳトランジスタ４３〜４５、１つのキャパシタ４６、２つのスイッチ４７，４８および３つのインバータ４９〜５１によって構成されている。
【００５２】
この黒化検出回路２３Ａにおいて、入力端子４１には、単位画素１１から列信号を通して信号電圧Ｖｘが与えられる。制御端子４２には、所定の基準電圧Ｖｓが与えられる。制御端子３３にはリセット信号ＰＳＥＴが、制御端子３４にはラッチ信号ＬＡＴＣＨがそれぞれタイミング制御回路２６（図１参照）から与えられる。
【００５３】
ＭＯＳトランジスタ４１は、電源電位Ｖｄｄにソース電極が、制御端子３３にゲート電極がそれぞれ接続されている。ＭＯＳトランジスタ４３は検出トランジスタであり、ＭＯＳトランジスタ４１のドレイン電極にドレイン電極が、制御端子４２にゲート電極がそれぞれ接続されている。ＭＯＳトランジスタ４４は、ＭＯＳトランジスタ４３のソース電極にドレイン電極が、入力端子３１にソース電極が、制御端子３３にゲート電極がそれぞれ接続されている。
【００５４】
キャパシタ４６は、例えばＭＯＳキャパシタであり、ＭＯＳトランジスタ４１のソース電極とドレイン電極との間に接続されている。ＭＯＳトランジスタ４２はバッファトランジスタであり、ＭＯＳトランジスタ４１のソース電極にドレイン電極が、ＭＯＳトランジスタ４３のドレイン電極（ＭＯＳトランジスタ４１のドレイン電極に）ゲート電極がそれぞれ接続されている。ＭＯＳトランジスタ４５は、ＭＯＳトランジスタ４２のドレイン電極にドレイン電極およびゲート電極が共通に接続されたダイオード接続となっており、ソース電極が接地されている。
【００５５】
スイッチ４７は、ＭＯＳトランジスタ４２のドレイン電極（ＭＯＳトランジスタ４５のドレイン電極・ゲート電極）に一端が接続され、制御端子３４を介して入力されるラッチ信号ＬＡＴＣＨによってオン（閉）／オフ（開）制御される。スイッチ４８は、スイッチ４７の他端と出力端子３５との間に接続され、制御端子３４を介して入力され、インバータ４９で極性反転されるラッチ信号ＬＡＴＣＨによってオン／オフ制御される。インバータ５０，５１は、スイッチ４７の他端と出力端子３５との間に直列に接続されている。
【００５６】
上記構成の黒化検出回路２３Ａにおいて、当該黒化検出回路２３Ａが画素アレイ１２と同一の半導体チップ上に形成されることで、ＭＯＳトランジスタ４３は、単位画素１１の増幅トランジスタ１１４とほぼ同じトランジスタ特性を持つことになる。そして、検出トランジスタであるＭＯＳトランジスタ４３は、列信号線１４を介して単位画素１１の出力トランジスタである増幅トランジスタ１１４とソース電極が共通接続され、その共通接続ノードにＭＯＳトランジスタ２７２が電流源として接続されることによって差動回路を構成している。なお、ＭＯＳトランジスタ４３と列信号線１４との間にはＭＯＳトランジスタ４４が、増幅トランジスタ１１４と列信号線１４との間には選択トランジスタ１１５がそれぞれ介在している。これらのトランジスタ４４，１１５も、ほぼ同じトランジスタ特性を持っている。
【００５７】
また、５つのＭＯＳトランジスタ４１〜４５および１つのキャパシタ４６は、単位画素１１のＦＤ部の電位Ｖｆｄに応じた列信号線１４（１４−１〜１４−ｍ）の信号電圧Ｖｘを基準電圧Ｖｓと比較することによって黒化現象の発生を検出する比較器構成の検出回路５２を構成している。その具体的な回路動作については後述する。スイッチ４７，４８およびインバータ４９〜５１は、検出回路５２の検出結果を１Ｈ期間（Ｈは水平期間）保持するラッチ回路５３を構成している。
【００５８】
このように、ＭＯＳトランジスタ４３と増幅トランジスタ１１４とをほぼ同じトランジスタ特性とし、ＭＯＳトランジスタ４４と選択トランジスタ１１５とをほぼ同じトランジスタ特性とし、ＭＯＳトランジスタ４３と増幅トランジスタ１１４とによって差動回路を形成することで、これらトランジスタ４３，４４，１１４，１１５のトランジスタ特性を相殺することができるために、トランジスタ特性のバラツキ、特に閾値電圧Ｖｔｈのバラツキをなくすことができる。
【００５９】
より具体的には、ＭＯＳトランジスタ４３のソース電極と増幅トランジスタ１１４のソース電極とが列信号線１４を介して共通に接続されることで、両トランジスタ４３，１１４の各ソース電位が同電位となる。このとき、ＭＯＳトランジスタ４３と増幅トランジスタ１１４とがほぼ同じトランジスタ特性を持つことから、両トランジスタ４３，１１４での基板バイアス効果による閾値電圧Ｖｔｈが同じだけ変動するために、その変動分がＭＯＳトランジスタ４３と増幅トランジスタ１１４との差動動作によって相殺される。このことは、ＭＯＳトランジスタ４４と選択トランジスタ１１５とについても同様に言える。
【００６０】
次に、上記構成の黒化検出回路２３Ａの回路動作について、図４のタイミングチャートを用いて説明する。図４において、Ｖｒｓｔは、単位画素１１のリセットトランジスタ１１３のゲート電極に印加されるリセット信号である。
【００６１】
リセット信号ＰＳＥＴがアクティブ（“Ｈ”レベル／Ｖｄｄレベル）となる黒化検出期間が開始するまでは、即ちリセット信号ＰＳＥＴが非アクティブ（“Ｌ”レベル／ＧＮＤレベル）の期間では、ＭＯＳトランジスタ４１がオン（導通）状態、ＭＯＳトランジスタ４４がオフ（非導通）状態にある。ＭＯＳトランジスタ４１がオン状態にあることで、キャパシタ４６およびＭＯＳトランジスタ４２のゲート容量には、当該ＭＯＳトランジスタ４１を通して電源電圧Ｖｄｄ分の電荷がチャージされる。このとき、ＭＯＳトランジスタ４２がオフ状態にあるために、当該ＭＯＳトランジスタ４２のソース電位は“Ｌ”レベルにある。
【００６２】
黒化検出期間に入ると、ＭＯＳトランジスタ４１がオフ状態となり、ＭＯＳトランジスタ４４がオン状態となる。このとき、ＭＯＳトランジスタ４３のゲートには基準電圧Ｖｓが印加されているので、ＭＯＳトランジスタ４３はゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ以上になるとオン状態になる。すると、キャパシタ４６およびＭＯＳトランジスタ４２のゲート容量から電荷がＭＯＳトランジスタ４３を通してディスチャージされる。
【００６３】
このディスチャージによってＭＯＳトランジスタ４２のゲート電位が降下し、閾値電圧Ｖｔｈ以下になると、ＭＯＳトランジスタ４２がオン状態となるために、当該ＭＯＳトランジスタ４２のソース電位が“Ｈ”レベルになる。このように、本黒化検出回路２３Ａにおいては、ＭＯＳトランジスタ４２のゲートノードの容量値によって回路の検出感度が決定付けられている。
【００６４】
例えば、リセットレベルを読み出す通常のＰ相時の増幅トランジスタ１１４のゲート電位を例えば２．７Ｖとし、仮に黒化現象でＰ相時の増幅トランジスタ１１４のゲート電位が２．５Ｖとなったとする。このとき、基準電圧Ｖｓを２．６Ｖに設定していると、ＭＯＳトランジスタ４３がオン状態となるために、キャパシタ４６およびＭＯＳトランジスタ４２のゲート容量から電荷がＭＯＳトランジスタ４３を通してディスチャージされる。
【００６５】
そして、ＭＯＳトランジスタ４２のゲート電位が降下してきて当該ＭＯＳトランジスタ４２がオン状態となることで、ＭＯＳトランジスタ４２のソース電位、検出回路５２の出力が“Ｈ”レベルとなり、黒化現象として検出する。一方、増幅トランジスタ１１４のゲート電位が２．７Ｖの場合は、ＭＯＳトランジスタ４３がオン状態とならないために、ＭＯＳトランジスタ４２のソース電位、即ち検出回路５２の出力は“Ｌ”レベルのままとなる。
【００６６】
黒化検出時の検出回路５２の出力、即ちＭＯＳトランジスタ４２の“Ｈ”レベルのソース電位は、ラッチ回路５３によって１Ｈ期間保持された後、黒化検出信号ＳＵＮＯＵＴとして出力される。この黒化検出信号ＳＵＮＯＵＴは、図１の比較器２０の後段に設けられたバッファ回路２１に与えられる。
【００６７】
ここで、黒化検出回路２３Ａの検出感度が敏感すぎる場合には、バッファトランジスタであるＭＯＳトランジスタ４２のゲート容量の容量値、具体的にはキャパシタ４６の容量値を適宜変更することによって検出感度を調整することができる。
【００６８】
図５は、バッファ回路２１の回路例を示す回路図である。図５に示すように、本例に係るバッファ回路２１は、ゲート電極同士およびドレイン電極同士が共通に接続されたｐチャネル型ＭＯＳトランジスタ６１およびｎチャネル型ＭＯＳトランジスタ６２からなる１段目のインバータと、同じくゲート電極同士およびドレイン電極同士が共通に接続されたｐチャネル型ＭＯＳトランジスタ６３およびｎチャネル型ＭＯＳトランジスタ６４からなる２段目のインバータとが縦続接続されている。
【００６９】
そして、ｐチャネル型ＭＯＳトランジスタ６１のソース電極と電源電位Ｖｄｄとの間にｐチャネル型ＭＯＳトランジスタ６５が接続され、２段目のインバータの入力ノード（１段目のインバータの出力ノード）とグランドとの間にｎチャネル型ＭＯＳトランジスタ６６が接続されている。
【００７０】
上記構成のバッファ回路２１において、黒化検出回路２３Ａで黒化現象が検出されないときは、当該本黒化検出回路２３Ａから“Ｌ”レベルが出力されることから、ｐチャネル型ＭＯＳトランジスタ６５がオン状態、ｎチャネル型ＭＯＳトランジスタ６６がオフ状態になるために、比較器２０の出力Ｖｃｏが１段目のインバータで極性反転され、さらに２段目のインバータで極性反転されて出力される。
【００７１】
一方、黒化検出回路２３Ａで黒化現象が検出されたときは、当該本黒化検出回路２３Ａから“Ｈ”レベルの黒化検出信号ＳＵＮＯＵＴが出力されることから、ｐチャネル型ＭＯＳトランジスタ６５がオフ状態になるために１段目のインバータが非活性化状態となり、ｎチャネル型ＭＯＳトランジスタ６６がオン状態になるために２段目のインバータの入力ノードがＧＮＤレベルに固定される。その結果、バッファ回路２１の出力は“Ｈ”レベルに固定される。
【００７２】
次に、列並列ＡＤＣ搭載固体撮像装置における黒化検出時の動作について、図６のタイミングチャートを用いて説明する。図６には、参照電圧ＲＡＭＰ、単位画素１１のＦＤ部の電位Ｖｆｄ、ラッチ信号ＬＡＴＣＨ、リセット信号ＰＳＥＴ、黒化検出回路２３の出力、比較器２０の出力、クロック信号ＣＫ、カウンタ１９の出力（カウント値）、メモリ装置２２に格納される１回目のメモリ値Ｎ１、２回目のメモリ値Ｎ２および信号出力の各波形およびタイミング関係を示している。
【００７３】
実動作では、黒化現象の本検出動作を行う前に、ラッチ信号ＬＡＴＣＨを“Ｈ”レベル（アクティブ）、続いてリセット信号ＰＳＥＴを“Ｈ”レベルにすることで、黒化検出回路２３Ａのリセット動作として仮検出動作を行う（図６の期間Ａ）。この仮検出動作を行うのは次の理由による。
【００７４】
すなわち、図３の黒化検出回路２３Ａにおいて、ＭＯＳトランジスタ４５がダイオード接続となっており、前回の動作によってＭＯＳトランジスタ４５のドレイン電位がＧＮＤレベル、または当該ＭＯＳトランジスタ４５の閾値電圧Ｖｔｈ固定のどちらかになってしまうことから、黒化現象の本検出動作を行う前に、列毎の黒化検出回路２３Ａのリセット状態を揃えるために仮検出動作を行う。
【００７５】
リセットのための仮検出動作を行った後に、黒化検出回路２３Ａによる黒化現象の発生の有無を検出する本検出動作に移行する。ここで、黒化現象が起きているときには、黒化検出回路２３Ａは“Ｈ”レベルの黒化検出信号ＳＵＮＯＵＴを出力する。これにより、バッファ回路２１は、比較器２０の比較出力Ｖｃｏを“Ｈ”レベル、即ち比較動作開始前の論理状態に固定する。
【００７６】
比較器２０の比較出力Ｖｃｏが“Ｈ”レベル固定ということは、メモリ装置２２に対して比較器２０からカウンタ１９のカウント値を取り込むためのトリガーが与えられないことを意味する。これにより、カウンタ１９はクロック信号ＣＫの供給が停止するまでカウント動作をフルカウント値に到達するまで継続して行う。したがって、メモリ装置２２には、Ｐ相（１回目の読み出し期間／リセット期間）でもＤ相（２回目の読み出し期間／信号読み出し期間）でも、比較器２０での比較時間に関係なく、カウンタ１９のフルカウント値が取り込まれて保持される。
【００７７】
Ｐ相、Ｄ相のカウンタ１９のフルカウント値は、信号処理回路２６でのＣＤＳ処理後は白信号レベルとなる。したがって、特に太陽光のような非常に強い光が端子画素１１に入射したとしても、ＣＤＳ処理後の信号レベルが白信号レベルとなるために、最も明るい部分が黒く沈んでしまう黒化現象を回避することができる。
【００７８】
（回路例２）
図７は、回路例２に係る黒化検出回路２３Ｂの構成を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。
【００７９】
本回路例２に係る黒化検出回路２３Ｂは、ＭＯＳトランジスタ４３がゲート電極とドレイン電極が共通接続されたダイオード接続となっており、ＭＯＳトランジスタ４３のゲート電極に基準電圧Ｖｓを与えない構成となっている。また、ＭＯＳトランジスタ４４のゲート電極には、制御端子３６を通してリセット信号ＰＳＥＴと異なるリセット信号ＮＳＥＴを与える構成となっている。それ以外の回路構成は、基本的に図３の回路構成と同じである。
【００８０】
図８は、黒化検出回路２３Ｂの動作説明に供するタイミングチャートである。図８に示すように、リセット信号ＰＳＥＴは、１Ｈのほとんどの期間で非アクティブ（“Ｈ”レベル）にあり、１Ｈの終了直前にアクティブ（“Ｌ”レベル）となるパルス信号である。リセット信号ＮＳＥＴは、１Ｈの開始時に単位画素１１のリセットトランジスタ１１３のゲート電極に与えられるリセット信号Ｖｒｓｔに同期してアクティブ（“Ｈ”レベル）となり、その後一度引くアクティブとなった後Ｐ相期間中に再びアクティブとなるパルス信号である。
【００８１】
前行の読み出しの終わりに、即ち前の１Ｈの終了直前にリセット信号ＰＳＥＴが“Ｌ”レベルになることで、ＭＯＳトランジスタ４１がオン状態となるために、キャパシタ４６およびＭＯＳトランジスタ４２のゲート容量には、当該ＭＯＳトランジスタ４１を通して電源電圧Ｖｄｄ分の電荷がチャージされ、リセットされる。
【００８２】
１Ｈの開始時に、即ちＰ相期間の初期にリセット信号ＮＳＥＴが“Ｈ”レベルになることで、ＭＯＳトランジスタ４４が一度オン状態になり、このときの列信号線１４の信号電圧ＶｘとＭＯＳトランジスタ４３の閾値電圧Ｖｔｈとを加算した電圧分、即ちＶｘ＋Ｖｔｈ分の電荷がキャパシタ４６およびＭＯＳトランジスタ４２のゲート容量にチャージされる。
【００８３】
その後、リセット信号ＮＳＥＴは一度“Ｌ”レベルになった後、Ｐ相期間中にもう一度“Ｈ”レベルになる。これにより、ＭＯＳトランジスタ４４が一度オフ状態になった後、Ｐ相期間中に再びオン状態になる。このとき、列信号線１４の信号電圧Ｖｘが、ＭＯＳトランジスタ４４が一度目にオンしたときの電圧Ｖｘ＋Ｖｔｈよりも、ＭＯＳトランジスタ４３の閾値電圧Ｖｔｈ分だけ電圧降下していると、当該ＭＯＳトランジスタ４３がオン状態になるために、キャパシタ４６およびＭＯＳトランジスタ４２のゲート容量の電荷がディスチャージされる。
【００８４】
このディスチャージによってＭＯＳトランジスタ４２のゲート電位が降下し、閾値電圧Ｖｔｈ以下になると、ＭＯＳトランジスタ４２がオン状態となるために、当該ＭＯＳトランジスタ４２のソース電位、即ち検出回路５２の出力が“Ｈ”レベルになる。
【００８５】
一方、ＭＯＳトランジスタ４４が二度目にオンしたときの列信号線１４の信号電圧Ｖｘが、ＭＯＳトランジスタ４４が一度目にオンしたときのそれとほとんど変わらない場合、具体的にはＭＯＳトランジスタ４３の閾値電圧Ｖｔｈ以下の場合は、ＭＯＳトランジスタ４２のソース電位、即ち検出回路の出力は“Ｌ”レベルのままとなる。
【００８６】
黒化検出時の検出回路の出力、即ちＭＯＳトランジスタ４２の“Ｈ”レベルのソース電位は、ラッチ回路５３によって１Ｈ期間保持された後、黒化検出信号ＳＵＮＯＵＴとして出力される。この黒化検出信号ＳＵＮＯＵＴは、図１の比較器２０の後段に設けられたバッファ回路２１に与えられる。
【００８７】
この回路例２に係る黒化検出回路２３Ｂは、回路例１に係る黒化検出回路２３Ａに比べて、基準電圧Ｖｓを用いずにタイミング制御だけで同等の検出動作を実現できる。基準電圧Ｖｓを必要とすることで、種々の電圧値の電圧を発生する電源回路の構成を、回路例１に係る黒化検出回路２３Ａに比べて簡略化できる利点がある。
【００８８】
上述した回路例１，２に係る黒化検出回路２３Ａ，２３Ｂが、５つのＭＯＳトランジスタ４１〜４５および１つのキャパシタ４６からなる検出回路５２と、２つのスイッチ４７，４８および３つのインバータ４９〜５１からなるラッチ回路５３とによって構成された極めて簡単な回路構成となっており、また当該黒化検出回路２３Ａ，２３Ｂの検出出力に基づいて比較器２０の比較出力Ｖｃｏをそのまま出力するか、比較器２０の比較出力Ｖｃｏを比較開始前の状態に固定にするかを切り替えるだけの構成であるために、黒化現象を回避するための回路を小規模な回路構成にて実現できる。
【００８９】
このように、黒化現象を回避するための回路を小規模な回路構成にて実現できることにより、特に列毎にＡＤＣ１６（１６−１〜１６−ｍ）を配置してなる列並列ＡＤＣ搭載固体撮像装置の場合のように、黒化現象を回避する回路を列毎に配置するに当たって、レイアウト面積に制約があったとしてもその制約内で配置でき、その結果、太陽光のような非常に強い光が入射した際に発生する黒化現象を確実に回避できる列並列ＡＤＣ搭載固体撮像装置を実現できることになる。
【００９０】
また、回路例１，２に係る黒化検出回路２３Ａ，２３Ｂにおいて、入力段のＭＯＳトランジスタ４３が、単位画素１１の増幅トランジスタ１１４と列信号線１４を介して差動回路を構成していることから、これらトランジスタ４３，１１４がほぼ同じトランジスタ特性を持っているものとすると、それらの閾値電圧Ｖｔｈの変動分をキャンセルすることができるために、トランジスタ特性、特に閾値電圧Ｖｔｈのバラツキに依存しにくい回路動作を実現できることになる。
【００９１】
そして、閾値電圧Ｖｔｈのバラツキに依存しにくい回路動作を実現できることに伴い、特に列並列ＡＤＣ搭載固体撮像装置において大きな効果を発揮できる。すなわち、各列毎に閾値電圧Ｖｔｈの変動分をキャンセルし、閾値電圧Ｖｔｈのバラツキに依存しにくい回路動作を実現できることで、単位画素１１の増幅トランジスタ１１４の閾値電圧Ｖｔｈに各列毎にバラツキがあったとしても、各列毎の信号レベルに当該閾値電圧Ｖｔｈのバラツキの影響が現れることがないために、各列毎での検出レベルにバラツキが現れない。
【００９２】
なお、上記実施形態では、黒化検出回路２３（２３Ａ，２３Ｂ）による黒化現象の発生検出を、単位画素１１のリセットレベルを読み出すＰ相期間の始めに行うとしたが、Ｐ相期間とＤ相期間との間で行うようにすることも可能である。
【００９３】
また、上記実施形態では、列並列ＡＤＣ搭載固体撮像装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、例えば図１６や図１７に示したような構成の固体撮像装置にも適用可能である。
【００９４】
また、上記実施形態では、カウンタ１９としてアップカウンタを用い、当該カウンタ１９をＡＤＣ１６−１〜１６−ｍの各々に対して共通に設ける構成としたが、カウンタ１９としてアップ／ダウンカウンタを用い、当該アップ／ダウンカウンタをＡＤＣ１６−１〜１６−ｍ毎に設けた構成を採ることも可能である。カウンタ１９としてアップ／ダウンカウンタを用いることで、ＡＤＣ１６−１〜１６−ｍの各々においてＤ相の信号レベルとＰ相のリセットレベルとの差分をとるＣＤＳ処理を実現できる利点がある。
【００９５】
［適用例］
上記実施形態に係る列並列ＡＤＣ搭載固体撮像装置１０は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス（画像入力装置）として用いて好適なものである。
【００９６】
図９は、本発明に係る撮像装置の構成の一例を示すブロック図である。図９に示すように、本例に係る撮像装置は、レンズ７１を含む光学系、撮像デバイス７２、カメラ信号処理回路７３およびシステムコントローラ７４等によって構成されている。
【００９７】
レンズ７１は、被写体からの像光を撮像デバイス７２の撮像面に結像する。撮像デバイス７２は、レンズ７１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス７２として、先述した実施形態に係る列並列ＡＤＣ搭載固体撮像装置１０が用いられる。
【００９８】
カメラ信号処理部７３は、撮像デバイス７２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ７４は、撮像デバイス７２やカメラ信号処理部７３に対する制御を行う。特に、撮像デバイス７２の列並列ＡＤＣが、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。
【図面の簡単な説明】
【００９９】
【図１】本発明の一実施形態に係る列並列ＡＤＣ搭載の固体撮像装置の構成を示すブロック図である。
【図２】列並列ＡＤＣ搭載固体撮像装置における通常撮像時の動作説明に供するタイミングチャートである。
【図３】回路例１に係る黒化検出回路の構成を示す回路図である。
【図４】回路例１に係る黒化検出回路の回路動作の説明に供するタイミングチャートである。
【図５】バッファ回路の回路例を示す回路図である。
【図６】列並列ＡＤＣ搭載固体撮像装置における黒化検出時の動作説明に供するタイミングチャートである。
【図７】回路例２に係る黒化検出回路の構成を示す回路図である。
【図８】回路例２に係る黒化検出回路の回路動作の説明に供するタイミングチャートである。
【図９】本発明に係る撮像装置の構成の一例を示すブロック図である。
【図１０】一般的な固体撮像装置の画素部分の構成例を示す回路図である。
【図１１】画素部分の要部の断面構造を示す断面図である。
【図１２】画素の回路動作の説明に供する波形図である。
【図１３】黒化現象の発生メカニズムを説明する概略図である。
【図１４】黒化現象時の波形図である。
【図１５】黒化現象の発生メカニズムの説明図である。
【図１６】従来技術を示すブロック図である。
【図１７】他の従来技術を示すブロック図である。
【符号の説明】
【０１００】
１０…列並列ＡＤＣ搭載固体撮像装置、１１…単位画素、１２…画素アレイ部、１３（１３−１〜１０３−ｎ）…行制御線、１４（１４−１〜１４−ｍ）…列信号線、１５…行走査回路、１６（１６−１〜１６−ｍ）…ＡＤＣ（アナログ−デジタル変換装置）、１７…カラム処理部、１８…ＤＡＣ（デジタル−アナログ変換装置）、１９…カウンタ、２０…比較器、２１…バッファ回路、２２メモリ装置、２３（２３Ａ，２３Ｂ）…黒化検出回路、２４…列走査回路、２５…水平出力線、２６…信号処理回路、２７…タイミング制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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