(57)【特許請求の範囲】
【請求項１】
複数の半導体チップが積層された積層半導体チップと、前記積層半導体チップが実装される実装基板との間に、
樹脂と、半田粉と、加熱されたときに気体を発生する対流添加剤とを含有した半田樹脂ペーストを存在させ、
前記半田樹脂ペーストを加熱することにより、前記対流添加剤から気体を発生させて前記樹脂に対流を発生させ、前記半田粉を集合させて半田バンプを形成し、前記積層半導体チップにおける各半導体チップの素子電極と、前記素子電極に対応して前記実装基板に形成されている電極端子とを一括して電気的に接続する実装体の製造方法。
【請求項２】
前記積層半導体チップのうち、少なくとも、前記実装基板に近い半導体チップは、厚さ１００μｍ以下の薄型半導体チップである請求項１に記載の実装体の製造方法。
【請求項３】
前記半田粉の融点は、１０℃以上３３０℃以下の範囲である請求項１に記載の実装体の製造方法。
【請求項４】
第１の半導体チップと、前記第１の半導体チップが実装される実装基板との間に、
樹脂と、半田粉と、加熱されたときに気体を発生する対流添加剤とを含有した半田樹脂ペーストを存在させ、
前記半田樹脂ペーストを加熱することにより、前記対流添加剤から気体を発生させて前記樹脂に対流を発生させ、前記半田粉を集合させて半田バンプを形成し、前記第１の半導体チップの素子電極と、前記素子電極に対応して前記実装基板に形成されている電極端子とを一括して電気的に接続し、
前記第１半導体チップの裏面が接合される主面と、前記主面に形成された第２素子電極とを有する第２半導体チップを、前記第１半導体チップの裏面に接合するとともに、前記半田樹脂ペーストを前記実装基板と前記第２の半導体チップの間に存在させ、
前記半田樹脂ペーストを加熱することにより、前記対流添加剤から気体を発生させて前記樹脂に対流を発生させ、前記半田粉を集合させて半田バンプを形成し、前記第２の半導体チップの素子電極と、前記素子電極に対応して前記実装基板に形成されている電極端子とを一括して電気的に接続する実装体の製造方法。
【請求項５】
前記積層半導体チップのうち、少なくとも、前記実装基板に近い半導体チップは、厚さ１００μｍ以下の薄型半導体チップである請求項４に記載の実装体の製造方法。
【請求項６】
前記半田粉の融点は、１０℃以上３３０℃以下の範囲である請求項４に記載の実装体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装体及びその製造方法に関し、特に、半導体素子（例えば、チップスタックドパッケージ）が実装基板に実装された実装体及びその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の小型化、高機能化に伴って、半導体素子（半導体パッケージ）の高密度化、小型化、薄型化が求められており、このため、ほぼチップサイズにまで小型化された半導体素子であるＣＳＰ(Chip Size Package)が普及してきている。
【０００３】
また、携帯情報機器などにおいては、メモリ等の付加価値の追加や容量の増加を目的として複数個の半導体チップを平面方向に配列・実装してなるマルチチップモジュールが用いられる。このマルチチップモジュールの実装面積の低減を図るべく、複数個の半導体チップを積層して実装密度を高めたスタックドパッケージと呼ばれる構造が提案されており、さらに、スタックドパッケージをＣＳＰ化したものも提案されている（特許文献１〜１０）。
【０００４】
図１３は、特許文献１に開示されたスタックドパッケージ１０００を示している。スタックドパッケージ１０００では、積層された半導体チップ１０１、１０２がボンディングワイヤー１０８にて絶縁性基板１０３上の配線層１０４に接続されて、樹脂１０９でモールドされている。絶縁性基板１０３の裏面には実装用外部端子１１０が形成されている。特許文献２に開示されたスタックドパッケージも同様な構造を有している。
【０００５】
また、図１４に示すように、ワイヤーボンディングとフリップチップボンディングとを組み合わせたスタックドパッケージ１１００もある（特許文献３参照）。図１４に示したスタックドパッケージ１１００では、半導体チップ１０１がワイヤー１０８で接続され、一方、半導体チップ１０２はバンプ１０７で接続されており、半導体チップ１０２と配線基板１０３との間にはアンダーフィル樹脂１０５が形成されている。同様な構造は、特許文献４、５に開示されている。
【０００６】
さらに、図１５に示すように、フラッシュメモリ１０１をインターポーザ１１１にフリップチップ実装し、スペーサー基板１１２を介して積層したスタックドパッケージ１２００もある（特許文献６）。同様な構造は、特許文献７に開示されている。
【０００７】
加えて、フリップチップ実装を基本にしたスタックドパッケージが、特許文献８、９及び１０に開示されている。図１６は、特許文献８に開示されたスタックドパッケージ１３００を示している。図１６に示したスタックドパッケージ１３００では、配線基板１０３ａ〜１０３ｃを用いて各半導体チップ１０１ａ〜１０１ｃがフリップチップ実装されている。同様な構造は、特許文献９に開示されている。また、図１７は、特許文献１０に開示されたスタックドパッケージ１４００を示している。図１７に示したスタックドパッケージ１４００においては、半導体チップ１０１は、バンプ１０７によって配線パターン１０４に接続され、一方、半導体チップ１０２は、バンプ１０７及び取り出し電極１１３を介して配線パターン１０４に接続されている。
【０００８】
図１３〜図１７に示したスタックドパッケージは、複数個の半導体チップを積層した構成となっているので、平面的に半導体チップが実装された場合と比較して、実装密度を高めることが達成できる。しかしながら、現在、提案されているスタックドパッケージの構成について、本発明者らが常識にとらわれず新たに鋭意検討した結果、次のような問題が潜んでいることがわかった。説明をわかりやすくするために、図１３〜図１５に示したスタックドパッケージ１０００、１１００、１２００の構成を比較検討のために表したものを、それぞれ、図１８から図２０に示す。
【０００９】
まず、図１８に示したスタックドパッケージ１０００の場合、ワイヤーボンディング（ＷＢ）によって各半導体チップ（１０１，１０２）を配線基板１０３に実装することができるが、ＷＢを行うための高さ（ワイヤー１０８のループ高さ）が必要であるとともに、配線基板１０３側にＷＢを行うための多くの実装面積が必要となる。したがって、必然的に、薄型化や小型化には制限がかかってしまう。また、ＷＢが前提となっているので、ペリフェラル型の半導体チップだけの場合は良いが、エリアアレイ型の半導体チップを用いることはできない。さらに、多数のＷＢを行うため、ワイヤー１本ごとに行われるＷＢ工程が増えることにより煩雑さが増し、また、多段チップのＷＢを実行する上での技術的な困難性や制約が生じやすい。特に、上側に位置する半導体チップのワイヤーは接続距離が長くなるので、低背にループさせる必要があるといった技術的な困難性がある。
【００１０】
次に、図１９に示したスタックドパッケージ１１００の場合、ＷＢと、フリップチップ（ＦＣ）との両方を用いるため、両工程を実行することによる製造工程の煩雑さは避けられない。また、ＷＢを用いるために、ＷＢのワイヤーの高さ（ループ高さ）、及び、配線基板１０３側の実装面積による制約は、図１８に示した例と同様に存在し、それゆえ、更なる薄型化、小型化の達成の際に問題が生じる。
【００１１】
さらに、図２０に示したスタックドパッケージ１２００の場合、インターポーザ１１１やスペーサー基板１１２が必要となるため、コストアップが生じやすいとともに、製造工程も煩雑になりやすい。また、スペーサー基板１１２を用いていることにより、薄型化の達成が困難となる。図１６及び図１７に示したスタックドパッケージ１３００、１４００も製造工程は煩雑になりやすい。
【特許文献１】特開平１１−２０４７２０号公報
【特許文献２】特開２０００−３４９２２８号公報
【特許文献３】特開２００４−２７３７０６号公報
【特許文献４】特開平１１−３９６９号公報
【特許文献５】特開２０００−２９４７２２号公報
【特許文献６】特開２００２−９２２７号公報
【特許文献７】特開平５−７５０１５号公報
【特許文献８】特開２００４−１５３２１０号公報
【特許文献９】特開２００２−３３４４３号公報
【特許文献１０】特開２００２−１７０９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明はかかる点に鑑みてなされたものであり、スタックドパッケージが実装された新規な実装体及びこの実装体を容易に製造することができる技術を提供する。
【課題を解決するための手段】
【００１４】
本発明の実装体の製造方法は、複数の半導体チップが積層された積層半導体チップと、前記積層半導体チップが実装される実装基板との間に、樹脂と、半田粉と、加熱されたときに気体を発生する対流添加剤とを含有した半田樹脂ペーストを存在させ、前記半田樹脂ペーストを加熱することにより、前記対流添加剤から気体を発生させて前記樹脂に対流を発生させ、前記半田粉を集合させて半田バンプを形成し、前記積層半導体チップにおける各半導体チップの素子電極と、前記素子電極に対応して前記実装基板に形成されている電極端子とを一括して電気的に接続することを特徴とする。
【００１５】
本発明の別の実装体の製造方法は、第１の半導体チップと、前記第１の半導体チップが実装される実装基板との間に、樹脂と、半田粉と、加熱されたときに気体を発生する対流添加剤とを含有した半田樹脂ペーストを存在させ、前記半田樹脂ペーストを加熱することにより、前記対流添加剤から気体を発生させて前記樹脂に対流を発生させ、前記半田粉を集合させて半田バンプを形成し、前記第１の半導体チップの素子電極と、前記素子電極に対応して前記実装基板に形成されている電極端子とを一括して電気的に接続し、前記第１半導体チップの裏面が接合される主面と、前記主面に形成された第２素子電極とを有する第２半導体チップを、前記第１半導体チップの裏面に接合するとともに、前記半田樹脂ペーストを前記実装基板と前記第２の半導体チップの間に存在させ、前記半田樹脂ペーストを加熱することにより、前記対流添加剤から気体を発生させて前記樹脂に対流を発生させ、前記半田粉を集合させて半田バンプを形成し、前記第２の半導体チップの素子電極と、前記素子電極に対応して前記実装基板に形成されている電極端子とを一括して電気的に接続することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、積層半導体チップ（スタックドパッケージ）が実装された実装体を容易に製造することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実装体は、半導体素子の素子電極と、実装基板に形成された配線パターンの電極端子とは、半田粉が自己集合して形成された半田接合体によって電気的に接続されている。半田接合体は、半田粉と樹脂と対流添加剤を含む半田樹脂ペーストを加熱することにより、対流添加剤を沸騰させて対流を発生させることで、半田粉を自己集合させて、素子電極と電極端子との間を電気接続させる。
【００１８】
本発明においては、前記積層半導体チップは、前記素子電極が形成された表面と、前記表面に対向する裏面とを有する第１半導体チップと、前記第１半導体チップの前記裏面が接合される主面と、前記主面の周縁領域に形成された前記素子電極とを有する第２半導体チップを含んでいても良い。
【００１９】
前記積層半導体チップは、３個以上の半導体チップが積層された積層半導体チップであってもよい。
【００２０】
前記積層半導体チップと前記実装基板との間には、樹脂が充填されていることが好ましい。樹脂が存在していると機械的に強固で安定な実装体とすることができる。この樹脂は、後に説明する半田樹脂ペーストの樹脂成分をそのまま利用できる。
【００２１】
前記積層半導体チップのうち、少なくとも、前記実装基板に近い半導体チップは、厚さ１００μｍ以下の薄型半導体チップであることが好ましい。
【００２２】
前記積層半導体チップは、第１の半導体チップが半田バンプを介して第２の半導体チップに電気的に接続されたチップ・オン・チップ・モジュール（ＣＯＣ）モジュールであってもよい。
【００２３】
本発明の第１番目の製造方法は、複数の半導体チップが積層された積層半導体チップを用いて、実装基板に対して一括して接続する方法である。
【００２４】
本発明の第２番目の製造方法は、半導体チップを実装基板に対して逐次的に接続する方法である。
【００２５】
前記第１〜２番目の製造方法においては、前記積層半導体チップのうち、少なくとも、前記実装基板に近い半導体チップは、厚さ１００μｍ以下の薄型半導体チップであることが好ましい。
【００２６】
また、前記半田粉の融点は、１０℃以上３３０℃以下の範囲であることが好ましい。
【００２７】
また、前記半田粉の平均粒子径は、１〜５０μｍの範囲であることが好ましい。
【００２８】
また、前記半田樹脂ペーストを加熱温度が半田の融点以上であることが好ましい。
【００２９】
本発明によれば、積層半導体チップが実装基板に実装された実装体において、実装基板の電極端子と、半導体チップの素子電極とが自己集合的に形成された半田バンプによって一括して電気的に接続されているので、積層半導体チップを備えた実装体を容易に製造することができる。
【００３０】
半田樹脂ペーストは、樹脂と、半田粉と、前記樹脂が加熱されたときに沸騰する対流添加剤とから構成され、樹脂としては、熱硬化性樹脂（例えば、エポキシ樹脂）を用い、半田粉としてＰｂフリー半田粉を用いている。対流添加剤としては、溶剤（例えば、有機溶剤）を用いることができ、一例を挙げると、イソプロピルアルコール（沸点８２．４℃）、酢酸ブチル（沸点１２５〜１２６℃）、ブチルカルビトール（ジエチレングリコールモノブチルエーテル、沸点２０１．９℃）、エチレングリコール（沸点１９７．６℃）等を用いることができる。対流添加剤の樹脂中での含有量に特に制限はないが、０．１〜２０重量％の割合で樹脂中に含有していることが好ましい。
【００３１】
また、対流添加剤の「対流」とは、運動の形態としての対流を意味し、樹脂中を沸騰した対流添加剤が運動することによって、樹脂中に分散する半田粉に運動エネルギーを与え、半田粉の移動を促進させる作用を与える運動であれば、どのような形態であっても構わない。なお、対流添加剤は、それ自体が沸騰して対流を発生させるものの他、樹脂の加熱により気体（Ｈ2Ｏ、ＣＯ2、Ｎ2等の気体）を発生する対流添加剤を用いることもで
き、そのような例としては、結晶水を含む化合物、加熱により分解する化合物、又は発泡剤を挙げることができる。
【００３２】
半田粉は任意のものを選択して使用できる。例えば次の表１に示すものを挙げることができる。一例として挙げた表１に示す材料は、単独でも使用できるし、適宜組み合わせて使用することもできる。なお、半田粉の融点が、熱硬化性樹脂の硬化温度よりも低い材料を用いれば、樹脂を流動させ自己集合させた後、さらに、樹脂を加熱して硬化させ、電気接続と樹脂による封止とを行うことができる点で好ましい。
【００３３】
【表１】
0004477001.tif 000002
【００３４】
半田粉の好ましい融点は１０〜３３０℃であり、さらに好ましくは１００〜３００℃、とくに好ましくは表１に示すように１３９〜２４０℃である。融点が１０℃未満では耐久性に問題が生ずる傾向になる。融点が３３０℃を超えると、樹脂の選択が困難となる。
【００３５】
半田粉の好ましい平均粒子径は１〜３０μｍの範囲であり、さらに好ましくは５〜２０μｍの範囲である。平均粒子径が１μｍ未満では、半田粉の表面酸化で溶融が困難となり、また電気接続体を形成するのに時間がかかりすぎる傾向となる。平均粒子径が３０μｍを超えると、沈降により電気接続体を得るのが難しくなる。なお、平均粒子径は市販の粒度分布計で測定できる。例えば、堀場製作所レーザ回折粒度測定器（ＬＡ９２０）、島津製作所レーザ回折粒度測定器（ＳＡＬＤ２１００）などを用いて測定することができる。
【００３６】
次に樹脂について説明する。樹脂の代表的な例としては、エポキシ樹脂、フェノール樹脂、シリコーン樹脂、ジアリルフタレート樹脂、フラン樹脂、メラミン樹脂等の熱硬化性樹脂、ポリエステルエストラマ、フッ素樹脂、ポリイミド樹脂、ポリアミド樹脂、アラミド樹脂等の熱可塑性樹脂、又は光（紫外線）硬化樹脂等、あるいはそれらを組み合わせた材料を使用することができる。
【００３７】
半田粉と樹脂の配合割合は、重量比で半田粉：樹脂＝９５〜４：５〜９６の範囲が好ましく、さらに好ましくは半田粉：樹脂＝７０〜３０：３０〜７０である。半田粉と樹脂は、均一混合した後に使用するのが好ましい。例えば、半田粉は５０重量％、エポキシ樹脂５０重量％とし、混錬器にて均一混合状態とし、これを使用する。なお、半田粉が分散状態を保ったままペースト状にしてもよいしシート状に形成された樹脂を用いてもよい。
【００３８】
さらに本発明の好適例においては、半田粉としては、例えば鉛フリーで融点２００〜２３０℃の半田合金粒子を使用できる。また、樹脂が熱硬化性樹脂の場合、半田の融点よりも樹脂の硬化温度のほうが高いことが好ましい。このようにすると、電気的な接続体を形成したり、金属バンプを形成する工程中に樹脂を硬化でき、作業工程が短縮できる。
【００３９】
次に本発明の一実施例における半田接合体を形成するメカニズムについて図面を用いて説明する。
【００４０】
まず、図２１Ａに示すように、複数の接続端子２１１が形成された回路基板２１０上に、金属粒子（例えば、半田粉）２１２及び対流添加剤２１３と樹脂２１４を含有する半田樹脂ペースト２１５を供給する。対流添加剤２１３は、半田樹脂ペースト２１５が加熱されたときに沸騰して対流を発生させる添加剤である。
【００４１】
次に、図２１Ｂに示すように、半田樹脂ペースト２１５の表面に、複数の電極端子２２１を有する半導体チップ２２０を当接させる。このとき、半導体チップ２２０の電極端子２２１は、回路基板２１０の接続端子２１１と対向するように配置される。そして、この状態で、半田樹脂ペースト２１５を加熱する。ここで、半田樹脂ペースト２１５の加熱温度は、金属粒子２１２の融点、及び対流添加剤２１３の沸点よりも高い温度とする。
【００４２】
加熱により溶融した金属粒子２１２は、半田樹脂ペースト２１５中で互いに結合し、図２１Ｃに示すように、濡れ性の高い接続端子２１１と電極端子２２１との間に自己集合する。これにより、半導体チップ２２０の電極端子２２１と、回路基板２１０の接続端子２１１との間を電気的に接続する半田接合体２２２が形成される。その後、樹脂２１４を硬化又は固化させて、半導体チップ２２０を回路基板２１０に固定させる。
【００４３】
この技術の特徴は、半田樹脂ペースト２１５が加熱されたときに、対流添加剤２１３が沸騰し、沸騰した対流添加剤２１３が半田樹脂ペースト２１５中に対流を発生させることによって、半田樹脂ペースト２１５中に分散している金属粒子２１２の移動を促進させることにある。これにより、金属粒子２１２の結合が均一に進行して、半田接合体（半田バンプ）２２２を自己集合的に形成することができる。ここで、半田樹脂ペースト２１５中の樹脂２１４は、金属粒子が自由に浮遊、移動できる“海”の役目をもつと考えられるが、金属粒子２１２同士の結合過程は、極めて短時間に終了するため、いくら金属粒子２１２が自由に移動できる“海”を設けても、局所的な結合しか進行しないので、当該“海”となる樹脂２１４と対流添加剤２１２による対流促進が重要である。この樹脂２１４と対流添加剤２１２の組み合わせにより、半田バンプ２２２が自己集合的に形成する。なお、半田バンプ２２２は、自己集合的に形成されると同時に、半田バンプの性質として、自己整合的に形成される。
【００４４】
本発明者らは、前記のような着想を得てさらに応用展開し、本発明に至った。
【００４５】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００４６】
（実施形態１）
まず、図１を参照しながら、本発明の実施形態に係る実装体１００について説明する。図１は、本実施形態の実装体１００の断面構成を模式的に示している。
【００４７】
本実施形態の実装体１００は、複数の半導体チップ１０ａ、１０ｂが積層された積層半導体チップ２０と、積層半導体チップ２０が実装される実装基板１３とから構成されている。積層半導体チップ２０における各半導体チップ１０ａ，１０ｂには、実装基板１３側に面するチップ表面２１ａ，２１ｂに複数の素子電極１２ａ，１２ｂが形成されている。実装基板１３には、複数の素子電極１２ａ，１２ｂのそれぞれに対応して、電極端子１４が形成されている。
【００４８】
実装基板１３の電極端子１４と、素子電極１２ａ、１２ｂとは、自己集合的に形成された半田バンプ１７ａ、１７ｂによって電気的に接続されている。ここで、自己集合的に形成された半田バンプ（半田部材）１７（１７ａ、１７ｂ）は、予め作製しておいた半田バンプを素子電極１２ａ、１２ｂ上に配置したものではなく、所定のプロセスを経て、素子電極１２・電極端子１４上に成長させて形成したものである。そのプロセスの内容は後述する。
【００４９】
半田バンプ（半田部材）１７（１７ａ、１７ｂ）を構成する金属（半田）は、低融点金属であり、例えば、Ｓｎ−Ａｇ系半田（Ｃｕ等を添加したものも含む）を用いている。なお、Ｓｎ−Ａｇ系半田（Ｃｕ等を添加したものも含む）に限らず、１０〜３３０℃の範囲に融点をもつ低融点金属であれば、利用することができ、例えば、他の半田粉として、Ｓｎ−Ｚｎ系、Ｓｎ−Ｂｉ系半田等のＰｂフリー半田、Ｐｂ−Ｓｎ共晶半田、あるいは、Ｃｕ−Ａｇ合金等の低融点金属などを用いることが可能である。また、半田バンプ１７の形状は、真ん中が膨れた略球状や、あるいは逆に真ん中がくびれた鼓状になり得るが、図１においては、表記しやすいように、円柱状で示している。実際の半田バンプ１７の形状は、各種条件によって決定される。
【００５０】
図１に示した実装基板１３は、リジッド基板（典型的なプリント基板）であり、実装基板１３に形成された電極端子１４は、例えば銅からなり、配線回路の一部として構成されている。なお、実装基板１３として、フレキシブル基板を用いることも可能である。
【００５１】
本実施形態の積層半導体チップ２０は、第１半導体チップ１０ａと第２半導体チップ１０ｂとからなり、第２半導体チップ１０ｂは、第１半導体チップ１０ａの裏面が接合される主面２１ｂを有し、当該主面２１ｂの周縁領域には、素子電極１２ｂが形成されている。この例では、第１半導体チップ１０ａでは、当該主面２１ａの周縁領域に素子電極１２ａが形成されているが、素子電極１２ａは主面２１ａに二次元的に形成されていてもよい。また、積層半導体チップ２０は、３個以上の半導体チップを積層して構成することもできる。積層半導体チップ２０を構成する半導体チップ１０は、例えば、ベアチップである。なお、半導体素子（ベアチップ）１０の厚さは、例えば３０〜６００μｍが好ましく、さらに好ましくは５０〜４００μｍである。
【００５２】
本実施形態の構成においては、積層半導体チップ２０を構成する半導体チップは、厚さの薄い薄型のものを用いることが好ましい。最上段に位置する半導体チップ（１０ｂ）は、厚いものでも問題はないが、それより下の段に位置する半導体チップ（１０ａ）は、例えば厚さ１０μｍ以上１００μｍ以下の薄型半導体チップを用いることが好ましい。また、最下層以外の半導体チップ１０（１０ｂ）は、接合エリアを中央に確保するために、素子電極１２（１２ｂ）を主面２１（２１ｂ）の周縁領域に配列（ペリフェラル配列）することが好ましいが、最下層の半導体チップ１０（１０ａ）の素子電極１２（１２ａ）は、ペリフェラル配列でも、エリアアレイ配列でもいずれであってもよい。
【００５３】
本実施形態の実装体１００においては、図２に示すように、積層半導体チップ２０と実装基板１３との間に樹脂１５を充填してもよい。樹脂１５は、フリップチップ実装におけるアンダーフィルの役割を果たす。この例では、樹脂１５として、エポキシ樹脂等の熱硬化性樹脂を用いている。
【００５４】
図１又は図２に示した構造における寸法等を例示的に示すと、次の通りである。下段の半導体チップ１０ａの厚さは５０μｍであり、半導体チップ１０ａのチップ表面２１ａと実装基板３０の表面との間の隙間は３０μｍである。したがって、半田バンプ１７ａの高さは約３０μｍで、半田バンプ１７ｂの高さは約８０μｍである。実装基板３０の配線パターンは、２５０μｍ以下のピッチで形成されており、例えば、１５０μｍピッチ又は１００μｍピッチで形成されている。
【００５５】
次に、図３ＡからＣを参照しながら、本実施形態の実装体１００の製造方法について説明する。図３ＡからＣは、本実施形態の製造方法を説明するための工程断面図である。
【００５６】
まず、図３Ａに示すように、樹脂が加熱されたときに沸騰する対流添加剤と半田粉とを含む半田樹脂ペースト３０を、実装基板１３上に付与した後、半田樹脂ペースト３０を挟むように積層半導体チップ２０を実装基板１３の上に配置する。すると、半田樹脂ペースト３０は、半導体チップ１０ａ、１０ｂの電極形成面（主面）２１ａ、２１ｂ、及び、実装基板１３の一部（電極端子１４を含む部位）を覆うことになる。
【００５７】
本実施形態の半田樹脂ペースト３０は、上述したように、樹脂中に、半田粉と、当該樹脂が加熱されたときに沸騰する対流添加剤とが含有されている。言い換えると、半田樹脂ペースト３０は、樹脂と、樹脂中に分散された半田粉と、当該樹脂が加熱されたときに沸騰する対流添加剤とから構成されている。本実施形態では、樹脂として、熱硬化性樹脂（例えば、エポキシ樹脂）を用い、半田粉としてＰｂフリー半田粉を用いている。対流添加剤としては、溶剤（例えば、高沸点有機溶剤）を用いることができ、一例を挙げると、イソプロピルアルコール、酢酸ブチル、ブチルカルビトール、エチレングリコール等を用いることができる。対流添加剤の樹脂中での含有量に特に制限はないが、樹脂に対して０．１〜２０重量％の割合で含有していることが好ましい。
【００５８】
また、対流添加剤の「対流」とは、運動の形態としての対流を意味し、樹脂中を沸騰した対流添加剤が運動することによって、樹脂中に分散する半田粉に運動エネルギーを与え、半田粉の移動を促進させる作用を与える運動であれば、どのような形態であっても構わない。なお、対流添加剤は、それ自身が沸騰して対流を発生させるものの他、樹脂の加熱により気体（Ｈ2Ｏ、ＣＯ2、Ｎ2等の気体）を発生する対流添加剤を用いることもで
き、そのような例としては、結晶水を含む化合物、加熱により分解する化合物、又は発泡剤を挙げることができる。
【００５９】
次に、図３Ｂに示すように、半田樹脂ペースト３０を加熱することにより、対流添加剤を沸騰させて樹脂に対流３５を発生させる。対流添加剤の沸騰により、半導体チップ１０ｂと実装基板１３との間から蒸気が噴出することが多い。この加熱は、半田粉の融点以上で、対流添加剤の沸騰が生じる温度以上になるようなプロファイルで実行される。この加熱下での対流により、半田樹脂ペースト３０中の半田粉を自己集合させる。つまり、この対流添加剤による対流３５によって、半田樹脂ペースト中の半田粉が、素子電極１２（１２ａ、１２ｂ）、電極端子１４の上に自己集合していく。なお、対流添加剤による対流３５（または沸騰）がなければ、半田粉の成長促進は達成されず、半田粉のダマ（凝集塊）が残ったままの状態になる。
【００６０】
半田粉の自己集合が進行すると、図３Ｃに示すように、素子電極１２（１２ａ、１２ｂ）と電極端子１４との間に半田バンプ１７が形成される。すなわち、半田バンプ１７（１７ａ、１７ｂ）が自己集合的に形成さることにより、積層半導体チップ２０における各半導体チップ１０（１０ａ、１０ｂ）の素子電極１２（１２ａ、１２ｂ）と、素子電極１２に対応して実装基板１３に形成されている電極端子１４とが一括して電気的に接続される。ここで、素子電極１２と電極端子１４とは、半田バンプ１７によって直接接続されている。
【００６１】
図３ＢからＣにおける半田バンプ１７の形成時間は、条件によっても異なるが、例えば、５秒〜３０秒程度、好ましくは約５秒である。なお、半田バンプ１７の形成においては、半田樹脂ペースト３０を事前に加熱するプリヒート工程を導入することができる。
【００６２】
具体的な一例を説明すると、半田樹脂ペーストは、ビスフェノールＦ型エポキシ樹脂（ジャパンエポキシレジン社製エピコート８０６）を５７重量部、粒径が１０〜２５μｍのＳｎＡｇＣｕ粉４０重量部、対流添加剤としてイソプロピルアルコール３重量部を均一に混合したものを使用した。この半田ペーストをディスペンサーを用いてチップ表面１０ａと基板１３の上面との間に注入し、室温（２５℃）から２５０℃まで昇温し、３０秒間保持した。その後冷却し、断面を観察すると図１の状態が確認できた。
【００６３】
半田バンプ１７は、自己集合的に形成されるとともに、素子電極１２及び電極端子１４に対して自己整合的に形成されている。したがって、素子電極１２及び電極端子１４と、半田バンプ１７との間の位置ズレは実質的になく、素子電極１２及び電極端子１４のパターンに自動的に対応して半田バンプ１７は形成される。
【００６４】
さらに、半田バンプ１７は、半田樹脂ペースト３０中の半田粉が自己集合して形成されている。また、対流添加剤は、加熱により気体となって外部に排出されている。なお、半田バンプ１７が形成された後、半田樹脂ペースト３０を洗い流した後、他の樹脂（同種の樹脂でも構わない）を充填することも可能である。
【００６５】
半田樹脂ペースト３０を構成する樹脂（又は他の樹脂）を硬化させると、本実施形態の実装体１００が得られる。当該他の樹脂を充填する場合には、半田樹脂ペースト３０を構成する樹脂として、熱硬化性樹脂以外の樹脂（熱可塑性樹脂、光硬化性樹脂など）を用いることもできる。
【００６６】
本発明の実施形態によれば、積層半導体チップ２０が実装基板１３に実装された実装体１００は、自己集合的に形成された半田バンプ１７にて、実装基板１３の電極端子１４と半導体チップ１０の素子電極１２とを一括して電気的に接続することによって実現される。したがって、積層半導体チップ２０を備えた実装体１００を容易に製造することができる。
【００６７】
さらに詳細に説明すると、本実施形態の実装体１００では、自己集合的に形成された半田バンプ１７によって一括して素子電極１２の電気的接続を行うことができるので、図１９又は図１３に示したスタックドパッケージ１０００と異なり、ワイヤー１本ごとの接続（ＷＢ接続）を実行しなくてもよく、それゆえ、その点での煩雑さが解消される。
【００６８】
すなわち、ＷＢのように一つずつ結線しなくても、半田バンプ１７によって一括して素子電極１２と電極端子１４とを電気的に接続することが可能である。したがって、ＷＢと比べて作業の手間を軽減させることができる。また、この半田バンプ１７による電気的接続は、自己集合的に行うことができるので、条件の設定をきちんとすれば、ＷＢ法と比較して非常に簡便に行うことができるとともに、設備投資も少なくてすむ。さらには、半田バンプ１７は自己整合的に形成されるものなので、電気的接続に伴う高精度のアライメント調整や、公差に基づく位置ズレの問題を回避することができ、技術的意義が大きい。
【００６９】
そして、図１９又は図１４に示したスタックドパッケージ１１００と異なり、ＷＢとＦＣとの両方を行うわけではないので、その点でも煩雑さが解消される。加えて、図２０又は図１５に示したスタックドパッケージ１２００と異なり、インターポーザ１１１やスペーサー基板１１２を用いずに構築できるので、その点での煩雑さが解消され、また、コストアップの問題を解消することができる。同様のことが、図１６及び図１７に示したスタックドパッケージ１３００及び１４００にも言える。
【００７０】
図１８及び図１９に示したスタックドパッケージ１０００及び１１００ではＷＢを用いているため、そして、図２０に示したスタックドパッケージ１２００ではスペーサー基板１１２を用いているため、実装基板１０３側の実装面積が大きくなってしまうが、本実施形態の実装体１００によれば、それよりも実装面積を小さくすることができる。図１に示した構成では、半導体チップ１０ｂの面積と同じ又は略同じ実装面積を達成することができる。
【００７１】
加えて、スタックドパッケージ１０００、１１００ではＷＢのワイヤー１０８の存在により、スタックドパッケージ１２００ではインターポーザ１１１及びスペーサー基板１１２の存在により薄型化を図ることが難しいが、本実施形態の実装体１００では、それに比べて容易に薄型化を図ることができる。
【００７２】
また、本実施形態の実装体１００では、図１に示すように、半導体チップ１０の素子電極１２と実装基板１３の電極端子１４との配線化が実現されているので、信号処理の高速化、低ノイズ化を達成することができる。
【００７３】
また、図１９に示したスタックドパッケージ１１００の半導体チップ１０１ではフリップチップ実装を用いるので、半導体チップ１０１の実装基板１０３への実装は高い位置合わせ精度が要求され、それがコストアップへと繋がってしまう。一方、本実施形態の実装体１００では、半導体チップ１０（１０ａ、１０ｂ）の実装を自己整合的に行うことができ、当該高度な位置合わせの問題を回避することができる。また、半田バンプ１７の形成とフリップチップ実装の実行をワンステップ（すなわち、同時に）行うことができ、その点のメリットも大きい。さらには、場合によっては、図３Ｃに示すように、アンダーフィル１５も同時に形成することができるので、さらなるメリットを享受できる。
【００７４】
本実施形態の実装体１００の場合、半導体素子１０の素子電極１２には、半田バンプが形成されていないものを用いることができるので、その分、コストアップを抑制することができる。特に、多ピン・狭ピッチの素子電極１２上にバンプを形成するのは高度な技術が要求されるとともに、コストアップにつながるので、その部分を省略できる利点も大きい。すなわち、ＦＣの場合と異なって、事前に素子電極１２上に半田バンプを形成せずに、半導体チップ１０と実装基板１３とを電気的に接続することができるメリットもある。
【００７５】
（実施形態２）
次に、図４Ａ〜図４Ｃを参照しながら、本実施形態に係る実装体１００の他の製造方法について説明する。
【００７６】
まず、図４Ａに示すように、第１半導体チップ１０ａを実装基板１３に実装する。この実装は、半田バンプを自己集合的に形成したフリップチップ実装によって実行する。言い換えると、図３ＡからＣに示した工程において、第２半導体チップ１０ｂがないもの、すなわち第１半導体チップ１０ａ単独を使用して半田接合ステップを実行することにより、自己集合的に半田バンプ１７ａを形成する。ここで、半田樹脂ペースト３０の樹脂をそのまま利用すると、アンダーフィルが得られるので、図４Ｂに示した構造が得られる。また、半田樹脂ペースト３０の樹脂を一旦除去して、図４Ａに示した構造にしてから、第１半導体チップ１０ａと実装基板１３との間にアンダーフィルを充填してもよい。
【００７７】
次に、図４Ｂに示した構造における第１半導体チップ１０ａの上に、第２半導体チップ１０ｂを載置するとともに、第２半導体チップ１０ｂと実装基板１３との間に半田樹脂ペースト３０を付与する。第２半導体チップ１０ｂの載置を先にして、半田樹脂ペースト３０の充填を後にしてもよいし、半田樹脂ペースト３０の塗布を先にして、第２半導体チップ１０ｂの載置を後にしてもよい。次いで、図３Ａ〜図３Ｃに示した工程と同様にして、自己集合的に半田バンプ１７ｂを形成する。半田樹脂ペースト３０の樹脂をそのまま利用すれば、アンダーフィル１５’が得られて、図４Ｃに示す構造を有する実装体１００が得られる。
【００７８】
（実施形態３）
次に、図５Ａ〜図５Ｂに示すように、本実施形態に係る実装体１００を製造することもできる。
【００７９】
まず、図４Ａと同様に、図５Ａに示す構造を用意する。図５Ａに示した構造では、第１半導体チップ１０ａと実装基板１３との間の樹脂を除去しておく。次に、第１半導体チップ１０ａの上に、第２半導体チップ１０ｂを載置するとともに、第２半導体チップ１０ｂと実装基板１３との間に半田樹脂ペースト３０を付与する。その後、図３Ａ〜図３Ｃに示した工程と同様にして、自己集合的に半田バンプ１７ｂを形成する。半田樹脂ペースト３０の樹脂をそのまま利用すれば、アンダーフィルを形成することができるし、当該樹脂を除去すると、図５Ｂに示す構造が得られる。
【００８０】
図４Ａ〜図４Ｃに示した製造方法によれば、図４Ｂに示すように半田バンプ１７ａが樹脂（アンダーフィル）１５によって補強されており、それゆえ、二回目の自己集合形成（すなわち、半田バンプ１７ｂの形成）の際に、半田バンプ１７ａが溶融してしまうことを抑制することができる。一方、図５Ａ〜図５Ｂに示した製造方法によれば、最初に形成した半田バンプ１７ａは、二回目の自己集合形成（すなわち、半田バンプ１７ｂの形成）の際に、溶融してしまうおそれがあるが、逆に、半田バンプ１７ａを溶融させて、半田バンプ１７ｂとともにセルフアラインすることもできる。いずれの製造方法を採用するかは、製造の条件等によって適宜決定すればよい。
【００８１】
（実施形態４）
次に、図６〜図９を参照しながら、本実施形態に係る実装体１００の応用例を説明する。
【００８２】
図６は、３つの半導体チップ１０（１０ａ、１０ｂ、１０ｃ）からなる積層半導体チップ２０が実装基板１３に実装された実装体１００の構成を示している。各半導体チップ１０（１０ａ、１０ｂ、１０ｃ）は、自己集合的に形成された半田バンプ１７（１７ａ、１７ｂ、１７ｃ）によって一括して実装基板１３に接続されている。勿論、図６に示した構造において、図２に示すようにアンダーフィル１５を形成することもできる。
【００８３】
図７は、下段の半導体チップ１０ａに、エリアアレイ型の半導体チップを用いた実装体１００の構成を示している。この構成では、エリアアレイ型の半導体チップ１０ａを用いているので、多ピン・狭ピッチのものにも適用することができる。
【００８４】
図８は、下段の半導体チップ１０ａとして、チップ表面の周縁（ペリフェラル）はなく、中央部に素子電極１２ａが形成された半導体チップを用いた実装体１００の構成を示している。このような構成を採用することも可能である。また、図９に示すように、片側に素子電極１２ｂが形成された半導体チップ１０ｂを用いた構成を採用することもできる。これらの構成を用いることにより、多様なパッド電極（素子電極又は電極端子）の配置に対応することができる。
【００８５】
（実施形態５）
本実施形態では、図１０に示すように、下側に位置する第１半導体チップ１０ａとして、複数のチップ（１０ａ−１、１０ａ−２）を並列に配置して、本実施形態の実装体１００を構築することも可能である。
【００８６】
（実施形態６）
さらに、本発明の実施形態によれば、図１１に示したような実装体２００を構築することができる。図１１に示した実装体２００は、第１半導体チップ１０ａが半田バンプ１７ａを介して第２半導体チップ１０ｂに電気的に接続されたＣＯＣモジュール（チップ・オン・チップ・モジュール）２２を有しており、ＣＯＣモジュール２２は、自己集合的に形成された半田バンプ１７ｂによって実装基板１３に実装されている。また、ＣＯＣモジュール２２の半田バンプ１７ａも、自己集合的に形成されたものを用いることができる。この例では、第１半導体チップ１０ａと第２半導体チップ１０ｂとの間にアンダーフィル１５が形成され、ＣＯＣモジュール２２と実装基板１３との間にアンダーフィル１５’が形成されている。
【００８７】
（実施形態７）
本実施形態の技術を用いて、図１２に示すような多層基板モジュール３００を構築することもできる。図１２に示した多層基板モジュール３００は、本実施形態の実装体１００の上に半導体チップ２５が載置されており、この半導体チップ２５は接続部材２７を介して実装基板２３の電極端子２４に接続されている。この多層基板モジュール３００の構造は、チップスタック半導体実装１００を含み、基板間接続構造をもった、より大規模なモジュールの構築に役立つ。
【００８８】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の応用が可能である。
【００８９】
［産業上の利用可能性］
上述した本発明の実施形態では、半導体チップ（半導体素子）１０がベアチップの場合について説明したが、ベアチップに限らず、例えば、チップ・サイズ・パッケージ（ＣＳＰ）のような半導体パッケージを半導体チップ１０として使用することも可能である。また、半導体チップ１０は、典型的には、メモリＩＣチップや、ロジックＩＣチップ、あるいは、システムＬＳＩチップであるが、その種類は特に問わない。
【００９０】
また、本発明の実施形態に係る実装体又は多層基板モジュールは、実装面積が制限されるような薄型・小型の電子機器に搭載すると良い。また、携帯電話に限らず、ＰＤＡや、ノートパソコンに用いることが可能であり、また、他の用途（例えば、デジタルスチルカメラ、壁掛けタイプの薄型テレビ（ＦＰＤ；フラットパネルディスプレイ））に適用することも可能である。
【図面の簡単な説明】
【００９１】
【図１】図１は本発明の実施形態１に係る実装体の構成を模式的に示す断面図。
【図２】図２は本発明の実施形態１に係る実装体の構成を模式的に示す断面図。
【図３】図３Ａ〜図３Ｃは、本発明の実施形態１に係る実装体の製造方法を説明するための工程断面図。
【図４】図４Ａ〜図４Ｃは、本発明の実施形態２に係る実装体の製造方法を説明するための工程断面図。
【図５】図５Ａ〜図５Ｂは、本発明の実施形態３に係る実装体の製造方法を説明するための工程断面図。
【図６】図６は本発明の実施形態４に係る実装体を模式的に示す断面図。
【図７】図７は本発明の実施形態４に係る実装体の応用例を模式的に示す断面図。
【図８】図８は本発明の実施形態４に係る実装体の応用例を模式的に示す断面図。
【図９】図９は本発明の実施形態４に係る実装体の応用例を模式的に示す断面図。
【図１０】図１０は本発明の実施形態５に係る実装体を模式的に示す断面図。
【図１１】図１１は本発明の実施形態６に係る実装体の構成を模式的に示す断面図。
【図１２】図１２は本発明の実施形態７に係る多層基板モジュールの構成を模式的に示す断面図。
【図１３】図１３は従来のスタックドパッケージの構成を示す断面図。
【図１４】図１４は従来のスタックドパッケージの構成を示す断面図。
【図１５】図１５は従来のスタックドパッケージの構成を示す断面図。
【図１６】図１６は従来のスタックドパッケージの構成を示す断面図。
【図１７】図１７は従来のスタックドパッケージの構成を示す断面図。
【図１８】図１８は従来のスタックドパッケージの構成を模式的に示す断面図。
【図１９】図１９は従来のスタックドパッケージの構成を模式的に示す断面図。
【図２０】図２０は従来のスタックドパッケージの構成を模式的に示す断面図。
【図２１】図２１Ａ−Ｃは本発明の一実施例における半田接合体の形成メカニズムを説明する断面図。
【図１】
0004477001.tif 000003
【図２】
0004477001.tif 000004
【図３】
0004477001.tif 000005
【図４】
0004477001.tif 000006
【図５】
0004477001.tif 000007
【図６】
0004477001.tif 000008
【図７】
0004477001.tif 000009
【図８】
0004477001.tif 000010
【図９】
0004477001.tif 000011
【図１０】
0004477001.tif 000012
【図１１】
0004477001.tif 000013
【図１２】
0004477001.tif 000014
【図１３】
0004477001.tif 000015
【図１４】
0004477001.tif 000016
【図１５】
0004477001.tif 000017
【図１６】
0004477001.tif 000018
【図１７】
0004477001.tif 000019
【図１８】
0004477001.tif 000020
【図１９】
0004477001.tif 000021
【図２０】
0004477001.tif 000022
【図２１】
0004477001.tif 000023