(57)【特許請求の範囲】
【請求項１】
ＩＣやＬＳＩ等の半導体集積回路内における回路図を、所定の機能が定められると共に１または複数のノードを備えた回路シンボルを結合して作成するための回路図作成支援装置であって、
前記回路シンボルを前記回路図として受付可能な受付手段を備え、
前記受付手段は、複数のノードを備え前記回路図上では複数の前記回路シンボル間の配線要素として機能する分岐シンボルを受け付けるように構成されると共に、前記回路シンボル間に前記分岐シンボルが配設されているときには、前記回路シンボル間のノードを当該分岐シンボルにより分割された複数のノードとみなし、
前記受付手段は、前記回路図上の分岐シンボルに対して設定された配線幅情報を受付け、回路設計者の意図をレイアウト設計者に伝達することを特徴とする回路図作成支援装置。
【請求項２】
予め設計されたＩＣやＬＳＩ等の半導体集積回路内の回路図およびレイアウト図を検証すると共に前記回路図を構成する回路シンボルおよび前記レイアウト図を構成するレイアウトシンボルのノードの接続状態の整合性を検証する検証手段を備えた回路レイアウト検証装置において、
前記検証手段は、回路シンボル間もしくはレイアウトシンボル間に分岐シンボルが配設されているときには前記分岐シンボルにより複数のノードとみなされている状態で前記回路シンボルおよびレイアウトシンボル間のノードの接続状態の整合性を検証し、
前記検証手段は、前記回路図の分岐シンボルに設定された配線情報と前記レイアウト図の分岐シンボルの幅を所定の誤差範囲に収まっているか否かを照合することを特徴とする回路レイアウト検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路図を作成支援するための回路図作成支援装置並びに回路図およびレイアウト図を照合して検証するための回路レイアウト検証装置に関する。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体集積回路を設計する場合、システム設計、機能設計等を行った後、回路設計を行い、回路図を回路図作成支援装置により作成すると共に例えば回路図を元にしてレイアウト設計を行いレイアウト作成支援装置によりレイアウト図を作成する。このような回路図やレイアウト図を作成するとき、ＰＣやＥＷＳ等のコンピュータにインストールされたＣＡＤツールが使用される。このような回路図とレイアウト図との整合性を検証するために回路レイアウト検証装置が開発されている。このレイアウト検証装置の一例が特許文献１に開示されている。
【０００３】
特許文献１によれば、ＬＶＳ(Layout Versus Schematic)検証を行うと共に配線部の等電位追跡を行い抽出された結果により導体図形のリストをブロック毎に作成しこのリストを比較して分岐配線のショートや断線を自動的に検証している。
【特許文献１】特開２００４−１１８３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１においては、配線の等電位追跡を実施するため、検証者は各端子の位置座標や端子座標等を正しく指示する必要がある。この場合、ＩＣやＬＳＩ等の半導体集積回路内においてこの検証方法を適用すると多数の位置座標や端子座標等を正しく指示する必要があるため、検証者が位置座標や端子座標を誤って指示してしまう虞もある。一つでも位置座標や端子座標等が正しく指示できていないと検証処理が正しく判断されないという不具合を生じている。
すなわち、位置座標や端子座標等を正しく指示しなければならないものの、多数の位置座標等を正しく指示するために時間を要してしまい効率が悪い。さらに、ＬＶＳ検証の他に特許文献１に開示されている他の検証処理を行わなければ回路図とレイアウト図との整合性を確認することができないため、さらに膨大な時間を要している。
本発明は、上記事情に鑑みてなされたもので、その目的は、回路図やレイアウト図を作成もしくは検証するときに作業時間を大幅に短縮できるようにした回路図作成支援装置、レイアウト図作成支援装置および回路レイアウト検証装置を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の発明は、ＩＣやＬＳＩ等の半導体集積回路内における回路図を作成支援するための回路図作成支援装置を対象としている。この請求項１記載の発明によれば次のように作用する。回路シンボル間の配線要素として機能する分岐シンボルが回路図作成支援装置に入力されると、受付手段は当該分岐シンボルを受付ける。すると、回路図作成支援装置は、回路図として回路シンボル間に分岐シンボルが配設されているときには回路シンボル間のノードを分岐シンボルにより分割された複数のノードとみなす。
【０００６】
回路レイアウト検証装置が、回路図とレイアウト図との間の検証を行うときには、回路シンボル間に分岐シンボルが配設されていると当該複数の回路シンボル間のノードを分岐シンボルにより分割された複数のノードとみなした状態で検証を行う。したがって、検証者が位置座標や端子座標を指定する必要がなくなるため、位置座標や端子座標を誤って指示することがなくなる。これにより、回路図やレイアウト図を作成もしくは検証するときの作業時間を大幅に削減することができる。しかも、ＬＶＳ検証の他の検証処理を行う必要がなくなり、回路レイアウト検証装置に別検証用のプログラムを設ける必要がない。
【０００７】
回路設計者やレイアウト設計者が回路を設計するときには、電流が比較的多く流れる電流容量の大きなノードの場合には配線幅を比較的太く指定し逆の場合には比較的細く指定して設計することが多い。しかし、一般に回路設計者とレイアウト設計者とは別人であることが多く、回路設計者が回路図を作成したときには半導体集積回路内において配線幅まで指定することができず、回路図とは別に配線幅を指定する必要が生ずる。そこで、受付手段を、回路図上の分岐シンボルに対して設定された配線幅情報を受付けるようにすることが望ましい。すなわち、配線幅情報が分岐シンボルに対して設定されていれば、回路設計者の意図をレイアウト設計者に対して伝達することができる。
【０００９】
このとき、回路レイアウト検証装置が、回路図とレイアウト図との間の検証を行うときには、レイアウトシンボル間に分岐シンボルが配設されていると当該複数のレイアウトシンボル間のノードを分岐シンボルにより分割された複数のノードとみなした状態で検証処理を行う。したがって、検証者が位置座標や端子座標を指定する必要がなくなるため、位置座標や端子座標を誤って指示することがなくなる。これにより、回路図とレイアウト図とを検証するときの作業時間を大幅に削減することができる。しかも、ＬＶＳ検証の他の検証処理を行う必要がなくなり、回路レイアウト検証装置に別検証用のプログラムを必要としない。
【００１０】
また、レイアウトシンボル間の分岐シンボルの長さをレイアウトシンボルを構成する配線要素の予め設定された単位幅の長さに設定することが望ましい。この場合、分岐シンボルの長さがレイアウトシンボルの単位幅の最短長になるため、レイアウト設計者はレイアウトを設計しやすくなる。
【００１１】
請求項２記載の発明は、予め設計されたＩＣやＬＳＩ等の半導体集積回路内の回路図およびレイアウト図を検証すると共に回路図を構成する回路シンボルおよびレイアウト図を構成するレイアウトシンボルのノードの接続状態の整合性を検証する検証手段を備えた回路レイアウト検証装置を対象としている。この請求項２記載の発明によれば、検証手段が、回路シンボルもしくはレイアウトシンボル間に分岐シンボルが介在しているときには分岐シンボルにより複数のノードとみなされている状態で回路シンボルおよびレイアウトシンボル間のノードの接続状態の整合性を検証するため、検証者が位置座標や端子座標を指定する必要がなくなる。これにより、回路図とレイアウト図とを検証するときの作業時間を大幅に削減することができる。しかも、ＬＶＳ検証の他の検証処理を行う必要がなくなり、回路レイアウト検証装置に検証用のプログラムを別途必要としない。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の回路図作成支援装置、レイアウト作成支援装置、回路レイアウト検証装置の機能を全て備えた設計支援装置に適用した一実施形態について、図１ないし図４を参照しながら説明する。尚、回路図やレイアウト図は別人が設計することが多いが、本実施形態においては同一の装置において回路図作成、レイアウト作成、回路レイアウト検証の全てを実行する実施形態について説明を行う。図４は、設計支援装置の概略的構成と回路図の一例を示している。
【００１３】
この図４に示すように、設計支援装置１は、半導体集積回路２を設計支援するための装置であり、例えばＰＣ(Personal Computer)やＥＷＳ(Engineering WorkStation)等のコンピュータにより構成されている。半導体集積回路２は、多層構造（例えば３層構造）のものを対象としており、設計支援装置１にはＣＡＤ(Computer Aided Design)ツールが組込まれている。
【００１４】
回路設計支援機能やレイアウト設計支援機能や回路レイアウト検証機能は、設計支援装置１に組込まれたプログラムにより実現されている。この設計支援装置１は、回路シンボル５（図２参照）を回路図として受け付ける機能を備えていると共に、レイアウトシンボル６（図３参照）をレイアウト図として受け付ける機能を備えている。
【００１５】
設計支援装置１は、例えばキーボードやマウス、デジタイザ等により構成される入力装置３と、例えば液晶ディスプレイにより構成される表示装置４とを備えている。
入力装置３は、設計者が回路シンボル５を結合して設計するときの電気的な接続情報を入力したり、半導体集積回路２を構成するレイアウトシンボル６の相対的配置関係を示すレイアウト情報を入力するために設けられている。
【００１６】
尚、回路シンボル５やレイアウトシンボル６としては、例えばＦＥＴやバイポーラ型のトランジスタ、抵抗やコンデンサ等の回路素子や当該回路素子の端子、ＧＮＤ端子、電源供給端子、テスト端子等のシンボルが対応している。
【００１７】
回路設計者は、システム設計および機能設計を行い、この設計内容から回路設計を行い回路図Ａ（図２参照）を作成する。レイアウト設計者は、作成された回路図からレイアウト設計を行いレイアウト図Ｂ（図３参照）を作成する。この一連の作業を行うのに上述した設計支援装置１が使用される。
【００１８】
以下、回路設計者やレイアウト設計者、検証者により行われる一連の設計作業を説明する。回路設計者は、設計支援装置１を使用して回路設計を行う。図２は回路設計を行うときに表示装置４に対して表示される画面例を示している。この図２において、回路設計者は、設計支援装置１に対して入力端子シンボルＩＮ１や出力端子シンボルＯＵＴ１〜ＯＵＴ４を表示装置４の画面上に配設すると共に、トランジスタシンボルＴｒ１、抵抗シンボルＲ１およびＲ２を画面上に配設する。このうち、入力端子シンボルＩＮ１や出力端子シンボルＯＵＴ１〜ＯＵＴ４は、１端子を有するシンボルを示している。またトランジスタシンボルＴｒ１は、３端子のＢＪＴトランジスタのシンボルを示している。また、抵抗シンボルＲ１およびＲ２は、２端子の抵抗のシンボルを示している。
【００１９】
分岐シンボルＶ１〜Ｖ３は、２端子のノードのシンボルであり、設計支援装置１内においては配線要素として例えば微弱抵抗として扱われる。この分岐シンボルＶ１〜Ｖ３は、図３に示すように、レイアウト図Ｂ上では配線間に対して配設され、実際の半導体集積回路２の内部設計には影響を与えない程度に分岐シンボルＶ１〜Ｖ３の長さｄ（図３の横方向の長さ）が短く設定されている。分岐シンボルＶ１〜Ｖ３は、その長さｄが例えば配線の単位幅（グリッド幅：例えばパターン幅）の長さに固定的に設定されており、抵抗シンボルＲ１およびＲ２よりも極端に長さが短く、さらに実際に集積回路２内に配設される配線よりも極端に長さが短い。尚、この分岐シンボルＶ１〜Ｖ３は、配線とは別レイヤで構成されている。
【００２０】
回路設計者がこの分岐シンボルＶ１〜Ｖ３を使用するときには、半導体集積回路２内のレイアウト設計を行う上で配線パターン幅等を特徴的に変更したい場合に用いる。この事例を図２に示すように、トランジスタシンボルＴｒ１のベースが接続されるノードＮ２や、抵抗シンボルＲ１が接続されるノードＮ３や、抵抗シンボルＲ２が接続されるノードＮ４に対して、入力端子シンボルＩＮ１から流れる電流の許容量（配線幅）を変更、指定したい場合には分岐シンボルＶ１〜Ｖ３を用いる。このとき、分岐シンボルＶ１〜Ｖ３の長さが配線の最小線幅に固定的に設定されているため、レイアウト図Ｂ上にも配設しやすい。
【００２１】
図２においては、次のように分岐シンボルＶ１〜Ｖ３が配設されている。入力端子ノードＩＮ１とトランジスタシンボルＴｒ１のベースのノードＮ２との間には、分岐シンボルＶ１が配設されている。また、入力端子ノードＩＮ１と抵抗シンボルＲ１が接続されたノードＮ３には分岐シンボルＶ２が配設されている。また、入力端子ノードＩＮ１と抵抗シンボルＲ２が接続されたノードＮ４には分岐シンボルＶ３が配設される。設計支援装置１はこれらの分岐シンボルＶ１〜Ｖ３を回路図Ａとして受付けるようになっている。
【００２２】
これらの分岐シンボルＶ１〜Ｖ３には、それぞれ配線幅情報が付されている。この配線幅情報は、半導体集積回路装置内部の配線として機能する金属膜（アルミ配線）の相対的な幅もしくは絶対的な幅の情報を示している。例えば図２に示すように、分岐シンボルＶ１に対して「２０」、分岐シンボルＶ２に対して「４０」と設定されているときには、分岐シンボルＶ２の配線幅を分岐シンボルＶ１の配線幅に対して相対的に２倍の割合の配線幅を必要とすることを容易に把握できる。さらに、分岐シンボルＶ３に対して「１００」と付されているときには、分岐シンボルＶ３の配線幅を分岐シンボルＶ１の配線幅に対して相対的に５倍の割合の配線幅を必要とすることを容易に把握できる。
【００２３】
図１は、回路図作成、レイアウト図作成、検証の流れを概略的に示している。回路設計者は、設計支援装置１により回路図Ａを完成すると回路図データＤ１として保存する。このとき、設計支援装置１に内蔵されたネットリスタＮによりネットリストＬ１を作成する。このネットリストＬ１には、各回路シンボル５の端子に対応したノードの情報が記憶される。例えば、分岐シンボルＶ１はノードＮ１およびＮ２間に配設されているため、ネットリストＬ１には分岐シンボルＶ１に対応してノードＮ１およびＮ２の情報が記憶される。
【００２４】
さらに、トランジスタシンボルＴｒ１は、そのベースがノードＮ２、エミッタがノードＮ５、コレクタがノードＮ６に対応しているため、トランジスタシンボルＴｒ１の各端子に対応してノードＮ２、Ｎ５、Ｎ６が記憶される。
【００２５】
抵抗シンボルＲ１は、ノードＮ３およびＮ７間に配設されているため、ネットリストＬ１には、抵抗シンボルＲ１に対応してノードＮ３およびＮ７が記憶される。抵抗シンボルＲ２は、ノードＮ４およびＮ８間に配設されているため、ネットリストＬ１には、抵抗シンボルＲ１に対応してノードＮ４およびＮ８が記憶される。同様に、ネットリストＬ１には、入力端子シンボルＩＮ１に対応してノードＮ１が記憶される。さらに、出力端子シンボルＯＵＴ１〜ＯＵＴ４のそれぞれに対応して各ノードＮ５〜Ｎ８が記憶される。
【００２６】
その後、この回路設計者が描いた回路図Ａを基にしてレイアウト設計者がレイアウトＢを作成する。レイアウト設計者がレイアウトＢを作成するときには設計支援装置１を用いる。尚、実質的には、従来より設計支援装置１には回路−レイアウト作成補助支援機能が設けられている。このため、回路設計者により回路図Ａが作成された後、レイアウト設計者がレイアウト図Ｂを作成するときには、設計支援装置１はレイアウト設計者の指示にしたがって回路図データＤ１からレイアウト図Ｂ（レイアウトデータＤ２）を補助的に作成する。具体的には、設計支援装置１が回路図データＤ１からレイアウトデータＤ２を自動的に作成するときには、回路図データＤ１に基づいて作成されたネットリストＬ１に基づいてレイアウト図Ｂ（レイアウトデータＤ２）を作成する。
【００２７】
しかし、レイアウト設計者が、設計支援装置１による回路−レイアウト作成補助支援機能を使用したとしても、実際の半導体集積回路２の内部状態まで詳細に設計できるわけではないため、レイアウト設計者がこの補助的に作成されたレイアウト図を訂正してレイアウト図Ｂを完成させる。
【００２８】
このとき、レイアウト設計者は、図２に示す回路図Ａに基づいてレイアウト設計を行うが、配線幅情報が分岐シンボルＶ１〜Ｖ３に付されているため、図３に示すように、分岐シンボルＶ１〜Ｖ３周辺の配線幅を設定しやすい。すなわち、レイアウト設計者は、分岐シンボルＶ１〜Ｖ３を配線幅情報に対応した幅に設定しレイアウト図Ｂを容易に作成できる。
【００２９】
もし仮に、設計支援装置１が分岐シンボルＶ１〜Ｖ３を受け付けない設定になっている場合には、回路図ＡにおいてノードＮ１とノードＮ２〜Ｎ４とが同一のノードとなる。このとき、レイアウト設計者がたとえこの回路図Ａを基にしてレイアウト図Ｂを作成したとしても回路設計者からレイアウト設計者に対して配線幅の情報が適切に伝達されていない場合には、レイアウト設計者は配線幅を把握することができないため、適当な配線幅でレイアウト図Ｂを設計してしまう。
【００３０】
すると特に、グランドや電源線の配線幅が適当に設定されていないときには、デジタル系のノイズが周辺に影響したり様々な不具合が実際の回路に引き起こされる虞がある。この場合、例えば回路設計者とレイアウト設計者との再打合せが必要となり作業効率が低下してしまう。本実施形態によれば、レイアウト設計者が分岐シンボルＶ１〜Ｖ３を配線幅情報に対応した幅に設定してレイアウト図Ｂ（レイアウトデータＤ２）を作成できるため、作業効率を向上することができる。
【００３１】
レイアウトデータＤ２は、複数のレイヤに分割された状態でレイアウトが記憶されているデータであり、トランジスタシンボルＴｒ１や抵抗シンボルＲ１およびＲ２を形成するためのレイヤや、分岐シンボルＶ１〜Ｖ３を形成するための配線ダミーレイヤ毎に各シンボルが記憶されている。このレイアウトデータＤ２は、回路図Ａに対応したレイアウトを示す図形データ（ＧＤＳ２データ等）を示している。
【００３２】
レイアウト設計者がレイアウト図Ｂ（レイアウトデータＤ２）を設計完了すると、設計支援装置１は、このレイアウトデータＤ２を基にして回路接続情報を抽出する（図１のＳ参照）。次に、設計支援装置１はネットリスタＮによりネットリストＬ２を作成する。このとき作成されるネットリストＬ２は、レイアウトデータＤ２を基にして作成されたものであるため、レイアウト設計者が設計したレイアウトが反映されている。
【００３３】
他方、前述したように、ネットリストＬ１は、回路設計者の設計した回路図Ａが反映されている。この後、設計支援装置１は、検証者の指示によりＬＶＳ検証を行う。すると、設計支援装置１は、ＬＶＳ検証によりネットリストＬ１およびＬ２の照合を行う（図１のＫ参照）。
【００３４】
ＬＶＳ検証処理時には、設計支援装置１は、ネットリストＬ１およびＬ２間において対応するノードの電位が等電位となるか否かを判定する。したがって、設計支援装置１は、ＬＶＳ検証において物理的に接続されているノードが同一電位となるためＯＫと判定する。例えば、図２において、分岐シンボルＶ１〜Ｖ３を設けていない回路の場合には、ノードが同一の配線についてどのような配線接続状態であっても照合結果はＯＫとなる。すなわち、配線幅がどのような形態となっていたとしても照合結果はＯＫと判定される。しかし、本実施形態においては、分岐シンボルＶ１〜Ｖ３が設けられているため、回路図Ａやレイアウト図Ｂのノードを区別できノードＮ１〜Ｎ８毎にＬＶＳ検証が行われるようになる。
【００３５】
設計支援装置１は、ＬＶＳ検証によりネットリストＬ１およびＬ２の照合を行った結果、照合できればＯＫと報知する。設計支援装置１は、照合できていなければ照合エラーを外部に報知する。
例えば、回路設計者が分岐シンボルＶ１〜Ｖ３を使用し、正常に回路図Ａ中のノードＮ２〜Ｎ４を分割して回路配置していたにも拘らず、レイアウト設計者がレイアウト図ＢのノードＮ２ａ〜Ｎ４ａ（回路図Ａ中のノードＮ２〜Ｎ４）を短絡（ショート）するように配線していたときには照合エラーが報知される。
【００３６】
また例えば、逆に回路設計者が回路図Ａ中のノードＮ２〜Ｎ４を短絡（ショート）するように配線していると共に、レイアウト設計者が分岐シンボルＶ１〜Ｖ３を使用しレイアウト図ＢのノードＮ２ａ〜Ｎ４を正常に分割していたときにも照合エラーが報知される。回路設計者やレイアウト設計者はこの照合結果をフィードバックして設計しなおすことができる。
また、設計支援装置１は、ＬＶＳ検証によりネットリストＬ１およびＬ２の照合を行うときに、分岐シンボルＶ１〜Ｖ３に設定された相対的もしくは絶対的な配線幅情報も照合する。すなわち、回路図Ａの分岐シンボルＶ１〜Ｖ３に設定された配線幅情報と、レイアウト図Ｂの分岐シンボルＶ１〜Ｖ３の幅（図３では縦方向の長さ）とが、所定の誤差範囲に収まっているか否かを照合する。実際には誤差範囲に収まっていない場合には、フィードバックして設計を繰り返す。
この照合結果がＯＫの場合には、このレイアウト図Ｂを元にして半導体パッケージ内に回路が製造される。この場合、分岐シンボルＶ１〜Ｖ３は、その長さｄ（図３では横方向の長さｄ）がアルミ配線の最小線幅の長さ（レイアウト図Ｂの設計用のグリッド幅）に固定的に設定されており、レイアウト図Ｂ内でアルミ配線として配設される長さよりも極端に短いため、レイアウト設計者が実際のレイアウト図Ｂを作成する上で都合が良くなる。
【００３７】
これまでの技術では、回路設計者が回路設計段階で回路図を作成し当該回路図内で素子間に配線を結線するときに回路図上で配線方法を指示する手法が確立されていなかったため、電気的に同電位となる等電位配線を物理的に複数分割する必要がある場合にもレイアウト設計者が回路図Ａを意識しながらレイアウト配線する必要があった。しかも自動検証することもできないため、回路図Ａおよびレイアウト図Ｂを目視確認する必要があった。しかし近年、回路の大規模化、多層配線化の流れがあるため膨大な配線に対応することができず大変時間もかかることから見落としも生じる虞があり多大な処理時間を要していた。
本実施形態によれば、複数の分岐シンボルＶ１〜Ｖ３が、回路図Ａ上ではノードＮ１とノードＮ２〜Ｎ４との間の配線要素としてそれぞれ配設されており、設計支援装置１が、内部的にノードＮ１とノードＮ２〜Ｎ４とを分岐シンボルＶ１〜Ｖ３により分割された別体のノードとして受付けるため、レイアウト設計者は、この回路図Ａを参考にしてレイアウト設計を容易に行うことができる。これにより、作業時間を大幅に削減することができる。
【００３８】
さらに、複数の分岐シンボルＶ１〜Ｖ３が設計支援装置１内に複数のレイアウトシンボル６間に配線要素として配設されており、同様に設計支援装置１が、内部的にノードＮ１とノードＮ２〜Ｎ４とを分岐シンボルＶ１〜Ｖ３により分割された別体のノードとして受付けるため、回路図データＤ１を基にして作成されたネットリストＬ１とレイアウトデータＤ２を基にして作成されたネットリストＬ２とをＬＶＳ検証により照合するだけで検証処理を行うことができる。したがって、設計支援装置１にＬＶＳ検証処理のほかに別途プログラムを用意する必要がなくなる。検証者がわざわざ座標を指定する必要がないため、人的なミスを極力低減することができる。
【００３９】
レイアウト設計者がレイアウト設計を行うときには回路図Ａの配線幅情報を確認しながらレイアウト図Ｂを作成することができるため作業効率が向上する。
【００４０】
＜分岐シンボルの使用形態＞
図５（ａ）および図５（ｂ）は、分岐シンボルの他の使用形態を示している。
例えば、半導体集積回路の外部から到来した瞬時的な電圧および電流から回路を保護するため、サージ電流を吸収するためのサージ吸収回路を配設する場合がある。このとき、半導体集積回路内の回路ブロックのレイアウト（物理的な配設状態）が悪いと、当該回路ブロックを構成する素子が破壊される可能性が高くなる。しかし、回路設計者が回路図のみを設計したときには、回路設計思想がレイアウト設計者に伝達されないことも多く、レイアウト設計者がレイアウトを設計したときに回路設計者による回路設計思想が半導体集積回路２内の実質的な回路に反映されない虞もある。回路設計者が、電気的に導通接続されたノードであったとしても物理的に離間して配設したい場合があるためである。
【００４１】
そこで、回路設計者は、レイアウト設計者に対して回路ブロックのレイアウトを指示するため、前述説明した分岐シンボルＶを図５（ａ）に示すように配設する。図５（ａ）は、回路図Ａの一例を示している。また図５（ｂ）はレイアウト図Ｂの一例を示している。
図５（ａ）に示すように、回路ブロック１１〜１３は互いに配線により電気的に導通接続されている。これらの回路ブロック１１〜１３は、互いに独立した回路を備えている。尚、回路ブロック１１〜１３に適用した実施形態を示すがこれらは素子単体でも良い。
【００４２】
回路ブロック１１は、半導体集積回路に対する入力回路であり半導体集積回路の外部から入力信号を受付ける回路ブロックである。回路ブロック１２は、回路ブロック１１を通じて流れるサージ電流を吸収するためのサージ吸収回路ブロックである。回路ブロック１３は、回路ブロック１１からの信号を入力して所定の処理後に出力する出力回路を示している。
これらの回路ブロック１１〜１３のうち、回路ブロック１１および１２間には分岐シンボルＶが１個介在するように配設されている。回路ブロック１２および１３間には分岐シンボルＶが１個介在するように配設されている。さらに、回路ブロック１１および１３間には分岐シンボルVが２個介在するように配設されている。
【００４３】
回路設計者は図５（ａ）の回路図Ａを設計しレイアウト設計者に渡す。すると、レイアウト設計者は、この回路図Ａを基にして図５（ｂ）に示すレイアウト図Ｂを設計する。尚、図５（ｂ）は模式的なレイアウト図を示しており、実際の回路ブロックの配置関係とは異なることに留意する必要がある。
【００４４】
このとき、レイアウト設計者は、この回路図Ａを参考にすることで回路ブロック１１および１２を近接した位置に配設し、回路ブロック１２および１３を近接した位置に意識して配設することができる。すなわち、レイアウト設計者は、たとえ回路ブロック１２がサージ吸収回路であることを把握していなくても回路設計者の回路設計思想がレイアウト設計者に伝達されるようになり作業効率を向上できる。
【００４５】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
入力端子シンボルＩＮ１と、トランジスタシンボルＴｒ１や抵抗シンボルＲ１およびＲ２との間に介在して分岐シンボルＶ１〜Ｖ３が配設されている実施形態を示したが、これに限定されるものではなく、他の様々な回路に適用が可能である。例えば、半導体集積回路２の外部電源接続端子と機能ブロックの電源端子ノードや、半導体集積回路２の外部グランド接続端子と機能ブロックのグランドノード、さらに周波数が比較的高いクロック信号等による高調波ノイズを受けやすい当該クロック信号の流れる配線周辺の配線等に対しても適用することができる。さらに、精度が必要とされる素子について専用配線を配設したいときにも分岐シンボルＶ１〜Ｖ３を適用することが可能である。
【００４６】
例えば、アナログ回路系やデジタル回路系のグランドは、配線接続状態が悪いと様々なノイズの影響を受けやすい回路となる。この場合、たとえ回路設計者が回路図を描いたとしてもグランド設計についてはなされていない場合が多いため、レイアウト設計者はレイアウト図を描く段階で効率よく作業を行うことができない。そこで、設計支援装置１が分岐シンボルＶ１からＶ３を受け付けるようになれば、グランドや電源線の配線幅を容易に変更することができるようになる。パワー系回路のグランドについても同様に適用できる。
分岐シンボルＶ１〜Ｖ３を２端子とした実施形態を示したが、これに限定されるものではなく、３端子以上の多端子の分岐シンボルであっても良い。前述実施形態においては、分岐シンボルＶ１〜Ｖ３には配線幅情報が付されていたが、これに限定されるものではなく、配線幅情報が付されていないものに適用しても良いし、配線幅情報に代えたり加えたりして配線の厚さ情報が付されているものに適用しても良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係る回路図およびレイアウト図の検証の流れ図
【図２】回路図の一例を示す図
【図３】レイアウト図の一例を示す図
【図４】設計支援装置の構成と回路図の表示態様を示す図
【図５】（ａ）および（ｂ）は使用形態例を示す図
【符号の説明】
【００４８】
図面中、１は設計支援装置（回路図作成支援装置、レイアウト作成支援装置、回路レイアウト検証装置、受付手段、検証手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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