(57)【特許請求の範囲】
【請求項１】
絶縁基材上に形成された下部電極と、
前記下部電極上に低温成膜工程を通じて形成され、ＢｉＺｎＮｂ系非晶質金属酸化物からなる非晶質常誘電体膜と、
前記非晶質常誘電体膜上に形成された緩衝層と、
前記緩衝層上に形成された金属シード層と、
前記金属シード層上に形成された上部電極と、
を含む薄膜キャパシタが内蔵された印刷回路基板。
【請求項２】
前記下部電極は、絶縁基材上に形成された第１下部電極と前記第１下部電極上に形成された第２下部電極に区分され、前記第１下部電極は無電解メッキによって形成され、前記第２下部電極は電解メッキによって形成されることを特徴とする請求項１に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項３】
前記下部電極は、絶縁基材上に形成された第１下部電極と前記第１下部電極上に形成された第２下部電極に区分され、第１下部電極は１．０μｍ以下の厚さを有し、前記第２下部電極は１．０〜９．０μｍの厚さを有することを特徴とする請求項１又は２に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項４】
前記下部電極は、Ｃｕ，Ｎｉ，Ａｌ，Ｐｔ，Ｔａ及びＡｇから成るグループから選択された１種の金属で形成されることを特徴とする請求項１〜３のうちいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項５】
前記下部電極は、Ｃｕで形成されることを特徴とする請求項４に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項６】
前記ＢｉＺｎＮｂ系非晶質金属酸化物は、１．３≦ｘ≦２．０、０．８≦ｙ≦１．５及びｚ≦１．６を満足するＢｉxＺｎyＮｂzＯ7金属酸化物であることを特徴とする請求項１に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項７】
前記非晶質常誘電体膜の厚さが２．０μｍ以下であることを特徴とする請求項１または６に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項８】
前記緩衝層は、ＴｉもしくはＣｒで形成されることを特徴とする請求項１〜７のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項９】
前記緩衝層の厚さが１．０μｍ以下であることを特徴とする請求項１〜８のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１０】
前記緩衝層は、ＰＶＤ方式で形成されることを特徴とする請求項１〜９のうちいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１１】
前記金属シード層は、Ｃｕ，Ｎｉ，Ｔｉ，Ａｕ，Ｃｏ，Ａｇ，Ｐｔ及びＰｄから成るグループから選択された１種の金属で形成されることを特徴とする請求項１〜１０のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１２】
前記金属シード層の厚さが１．０μｍ以下であることを特徴とする請求項１〜１１のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１３】
前記金属シード層は、無電解メッキで形成されることを特徴とする請求項１〜１２のうちいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１４】
前記上部電極は、Ｃｕ，Ｎｉ，Ａｌ，Ｐｔ，Ｔａ及びＡｇから成るグループから選択された１種の金属で形成されることを特徴とする請求項１〜１３のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１５】
前記上部電極は、Ｃｕで形成されることを特徴とする請求項１４に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１６】
前記上部電極の厚さが１．０μｍ以上であることを特徴とする請求項１〜１５のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１７】
前記上部電極は、その表面粗度Ｒａが３００ｎｍ以上であることを特徴とする請求項１〜１６のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１８】
前記上部電極は、電解メッキで形成されることを特徴とする請求項１〜１７のうちいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板。
【請求項１９】
絶縁基材上に下部電極を形成する段階と、
前記下部電極上に２００℃以下の低温成膜工程を用いてＢｉＺｎＮｂ系非晶質金属酸化物からなる非晶質常誘電体膜を形成する段階と、
前記非晶質常誘電体膜上に緩衝層を形成する段階と、
前記緩衝層上に金属シード層を形成する段階と、
前記金属シード層上に上部電極を形成する段階と、
を含む薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２０】
前記絶縁基材上に下部電極を形成する段階は、
絶縁基材上に第１下部電極を無電解メッキで形成させ、前記第１下部電極上に第２下部電極を電解メッキで形成させることを特徴とする請求項１９に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法 。
【請求項２１】
前記下部電極は、絶縁基材上に形成された第１下部電極と前記第１下部電極上に形成された第２下部電極に区分され、第１下部電極は１．０μｍ以下の厚さを有し、前記第２下部電極は１．０〜９．０μｍの厚さを有することを特徴とする請求項１９又は２０に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２２】
前記下部電極は、Ｃｕ，Ｎｉ，Ａｌ，Ｐｔ，Ｔａ及びＡｇから成るグループから選択された１種の金属で形成されることを特徴とする請求項１９〜２１のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２３】
前記下部電極は、Ｃｕで形成されることを特徴とする請求項２２に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２４】
前記ＢｉＺｎＮｂ系金属酸化物は、１．３≦ｘ≦２．０、０．８≦ｙ≦１．５及びｚ≦１．６を満足するＢｉxＺｎyＮｂzＯ7金属酸化物であることを特徴とする請求項１９に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２５】
前記非晶質常誘電体膜の厚さが２．０μｍ以下であることを特徴とする請求項１９または２４に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２６】
前記緩衝層は、ＴｉもしくはＣｒで形成されることを特徴とする請求項１９〜２５のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２７】
前記緩衝層の厚さが１．０μｍ以下であることを特徴とする請求項１９〜２６のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２８】
前記緩衝層は、ＰＶＤ方式で形成されることを特徴とする請求項１９〜２７のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項２９】
前記金属シード層は、Ｃｕ，Ｎｉ，Ｔｉ，Ａｕ，Ｃｏ，Ａｇ，Ｐｔ及びＰｄから成るグループから選択された１種の金属で形成されることを特徴とする請求項１９〜２８のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項３０】
前記金属シード層の厚さが１．０μｍ以下であることを特徴とする請求項１９〜２９のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項３１】
前記金属シード層は、無電解メッキで形成されることを特徴とする請求項１９〜３０のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項３２】
前記上部電極は、Ｃｕ，Ｎｉ，Ａｌ，Ｐｔ，Ｔａ及びＡｇから成るグループから選択された１種の金属で形成されることを特徴とする請求項１９〜３１のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項３３】
前記上部電極は、Ｃｕで形成されることを特徴とする請求項３２に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項３４】
前記上部電極の厚さが１．０μｍ以上であることを特徴とする請求項１９〜３３のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項３５】
前記上部電極は、その表面粗度Ｒａが３００ｎｍ以上であることを特徴とする請求項１９〜３４のいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【請求項３６】
前記上部電極は、電解メッキで形成されることを特徴とする請求項３２〜３５のうちいずれか一項に記載の薄膜キャパシタが内蔵された印刷回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜キャパシタが内蔵された印刷回路基板及びその製造方法に関するものであって、より詳細には誘電層と上部電極との間に緩衝層を形成することによって、電極の厚さを厚くすることができ、上部電極の表面粗度を増加させることができる薄膜キャパシタが内蔵された印刷回路基板及びその製造方法に関する。
【背景技術】
【０００２】
最近、電子装置の高性能化のための高集積の受動素子に対する要求が増大されつつある。しかし、印刷回路基板上に搭載されていた各種受動素子は、電子装置を小型化するにおいて大きな阻害要因として作用しているものと認識されている。特に、半導体能動素子が次第に内蔵化されその入出力端子数が増加するにつれ、その能動素子の周囲により多くの受動素子のための空間が要求されつつあるが、このような要求は簡単に解決できる問題ではない。
【０００３】
代表的な受動素子としてはキャパシタがある。上記キャパシタは、運用周波数の高周波化によってインダクタンスを減少させるため適切に配置されることが必要である。例えば、安定的に電源を供給するために使用されるディカップリング用キャパシタは、高周波化による誘導インダクタンスを低減させるため入力端子と最近接距離に配置されることが要求される。
【０００４】
このような小型化と高周波化の要求に応えるため、様々な形態の低ＥＳＬ積層型キャパシタが開発されて来たが、従来のＭＬＣＣは、ディスクリート素子として上記のような問題を克服するのに根本的な限界を有している。ところが、上記キャパシタは電気回路の素子として多く利用されており、もしもこれらを電気回路基板内に内蔵することができれば、その基板の面積を効果的に減らすことが可能であり、この点に着目して、最近は内蔵型キャパシタの具現方案に対する研究が活発に進んでいる。
【０００５】
上記内蔵型キャパシタは、メモリカード、ＰＣメインボード及び各種ＲＦモジュールに使用され、製品のサイズを画期的に減少させることができる。また、能動素子の入力端子に近接して配置させることが可能であり、導線の長さを最小化し誘導インダクタンスを大きく低減させることができる等の長所を有している。しかし、上記内蔵型キャパシタは、異種材料間の接合が難しいため電極を厚く形成し難いという問題点がある。即ち、誘電層が１．０μｍ以下の時、上下部電極が各々１．０μｍ程度であれば、ある程度接合が可能であるが、上下部電極がそれ以上であれば金属層の残留応力によって誘電層との剥離現象を引き起す。これはセラミック材料と金属材料が相互結晶構造が異なるため生じる問題点である。
【０００６】
上記のような内蔵型キャパシタの問題点を克服するための従来技術には、特許文献１に開示された発明がある。上記従来技術に提示された薄膜キャパシタが内蔵された印刷回路基板１０は、図１に示された通り、絶縁基材１１ａ、上記絶縁基材上に形成された下部電極１３、上記下部電極上に形成された誘電体薄膜１５及び上記誘電体薄膜上に形成された上部電極１７を含む。しかし、上記従来技術では、その上下部電極をスパッタリング、Ｅ−ビーム等のようなＰＶＤ方式を利用するため、その電極の厚さを厚くするためには費用的な側面で困難な部分がある。また、上記のようなＰＶＤ方式を用いて形成された電極の場合には、その電極の表面粗度が通常１００ｎｍ以下であり、従って後続の工程で上部電極１７上に絶縁基材１１ｂを加圧積層する場合その上部電極と積層された絶縁基材１１ｂが剥離される現象が発生する。
【０００７】
【特許文献１】米国特許第６，８１８，４６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記従来技術の問題点を解決するためのものであって、誘電層と上部電極との間に緩衝層を形成することにより、電極の厚さを厚くすることができ上部電極の表面粗度を増加させることができるため、上部基材との接合力を向上させることができる薄膜キャパシタが内蔵された印刷回路基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、本発明は、絶縁基材上に形成された下部電極と、上記下部電極上に低温成膜工程を通じて形成され、ＢｉＺｎＮｂ系非晶質金属酸化物からなる非晶質常誘電体膜と、上記非晶質常誘電体膜上に形成された緩衝層と、上記緩衝層上に形成された金属シード層と、上記金属シード層上に形成された上部電極と、を含む薄膜キャパシタが内蔵された印刷回路基板を提供する。
【００１０】
また、本発明は、絶縁基材上に下部電極を形成する段階と、上記下部電極上に２００℃以下の低温成膜工程を用いてＢｉＺｎＮｂ系非晶質金属酸化物からなる非晶質常誘電体膜を形成する段階と、上記非晶質常誘電体膜上に緩衝層を形成する段階と、上記緩衝層上に金属シード層を形成する段階と、上記金属シード層上にその表面粗度Ｒａが３００ｎｍ以上である上部電極を形成する段階と、を含む薄膜キャパシタが内蔵された印刷回路基板の製造方法を提供する。
【発明の効果】
【００１１】
本発明によると、薄膜キャパシタが内蔵された印刷回路基板において、誘電層と上部電極との間に緩衝層を形成することによって電極の厚さを厚くすることができ、上部電極の表面粗度を増加させることができるため上部基材との接合力を向上させることで製品の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付の図面を参照に本発明の印刷回路基板について詳細に説明する。
【００１３】
図２は、本発明の一実施例による薄膜キャパシタが内蔵された印刷回路基板の断面図である。図２に示された通り、本発明の印刷回路基板２０は絶縁基材２１ａ上に下部電極２３、非晶質常誘電体膜２５、緩衝層２６、金属シード層２７、上部電極２９及び絶縁基材２１ｂが順次に積層された構造を有することができる。
【００１４】
また、図３は本発明のまた別の一実施例による薄膜キャパシタが内蔵された印刷回路基板の断面図である。図３に示された通り、本発明の印刷回路基板２０は絶縁基材２１ａ上に第１下部電極２３ａ、第２下部電極２３ｂ、非晶質常誘電体膜２５、緩衝層２６、金属シード層２７、上部電極２９及び絶縁基材２１ｂが順次に積層された構造を有することができる。
【００１５】
本発明において、上記絶縁基材２１ａ，２１ｂの材料は特に制限はされず、印刷回路基板で広く用いられるポリイミド或いはエポキシであることができる。
【００１６】
上記下部電極２３，２３ａ，２３ｂは、Ｃｕ，Ｎｉ，Ａｌ，Ｐｔ，Ｔａ及びＡｇから成るグループから選択された１種の金属で形成されることが好ましい。より好ましくは、上記下部電極はＣｕで形成される。上記下部電極は、図３に示された本発明のまた別の一実施例で提示した通り、絶縁基材２１ａ上に形成された第１下部電極２３ａと、上記第１下部電極２３ａ上に形成された第２下部電極２３ｂに区分して形成することができ、この場合上記第１下部電極は無電解メッキを用いて形成し、上記第２下部電極は電解メッキを用いて形成することがより好ましい。また、さらに好ましくは、上記第１下部電極の厚さを１．０μｍ以下にし、上記第２下部電極の厚さを１．０〜９．０μｍにする。
【００１７】
また、本発明では上記非晶質常誘電体膜２５がＢｉＺｎＮｂ系金属酸化物で組成されることが好ましく、より好ましくは１．３≦ｘ≦２．０、０．８≦ｙ≦１．５及びｚ≦１．６を満足するＢｉxＺｎyＮｂzＯ7金属酸化物で組成される。上記のような非晶質金属酸化物で組成された誘電体膜は３０以上、さらに４０以上の高誘電率を有することができる。さらに好ましくは、上記非晶質常誘電体膜の厚さが２．０μｍ以下である。
【００１８】
上記緩衝層２６は本発明の最も核心となる層であって、電極の厚さを厚くすることができ上部電極の表面粗度を増加させることができるため、上部基材との接合力を向上できるだけでなく、下部の非晶質常誘電体膜２５との接着力を向上させ上部電極を成す金属原子の移動（ｍｉｇｒａｔｉｏｎ）を防ぐ役目をする。上記緩衝層２６はＴｉまたはＣｒで形成されることが好ましい。より好ましくは、上記緩衝層の厚さは１．０μｍ以下である。上記緩衝層２６はＰＶＤ方式で形成されることが好ましく、これは上記非晶質常誘電体膜２５との接着力を向上させることができるからである。
【００１９】
また、上記金属シード層２７は、Ｃｕ，Ｎｉ，Ｔｉ，Ａｕ，Ｃｏ，Ａｇ，Ｐｔ及びＰｄから成るグループから選択された１種の金属で組成することが好ましく、その厚さは１．０μｍ以下にすることがより好ましい。さらに好ましくは、上記金属シード層は無電解メッキで形成される。
【００２０】
また、上記上部電極２９は、その表面粗度が３００ｎｍ以上で形成されることが好ましい。上記上部電極は、Ｃｕ，Ｎｉ，Ａｌ，Ｐｔ，Ｔａ及びＡｇから成るグループから選択された１種の金属で組成されることができ、より好ましくは、上記上部電極はＣｕで組成される。上記上部電極は本発明の目的の一つである電極の厚さを厚くするという側面から１．０μｍ以上で形成されることが好ましい。より好ましくは、上記上部電極は電解メッキによって形成される。
【００２１】
次に、本発明の薄膜キャパシタが内蔵された印刷回路基板の製造方法を添付の図面を参照に段階別に区分して説明する。
【００２２】
図４は、本発明の薄膜キャパシタが内蔵された印刷回路基板の製造工程を示す工程順番図である。
【００２３】
図４（ａ）に示された通り、本発明では先ず絶縁基材３１ａ上に下部電極３３を形成する。本発明のまた別の一実施例では上記絶縁基材３１ａ上に第１下部電極３３ａを形成し、上記第１下部電極３３ａ上に第２下部電極３３ｂを形成することにより下部電極を形成することとなる。上記下部電極は、上記絶縁基材３１ａが熱に弱いポリマー基材であることを考慮して、低温スパッタリング法、蒸発法、無電解メッキ法或いは電解メッキ法等のような低温成膜工程を用いることが好ましい。また、本発明のまた別の一実施例に提示した通り、第１下部電極と第２下部電極とを含む下部電極を形成させるためには、上記第１下部電極は無電解メッキを用いて、上記第２下部電極は電解メッキを用いて形成させることが好ましい。また、上記第１下部電極は１．０μｍ以下の厚さを有するよう形成し、上記第２下部電極は１．０〜９．０μｍの厚さを有するよう形成することが好ましい。また、上記下部電極３３，３３ａ，３３ｂは、Ｃｕ，Ｎｉ，Ａｌ，Ｐｔ，Ｔａ及びＡｇから成るグループから選択された１種の金属で形成されることが好ましく、より好ましくはＣｕで形成される。
【００２４】
以後、図４（ｂ）に示された通り、上記のように形成された下部電極３３，３３ａ，３３ｂ上に非晶質常誘電体膜３５を形成する。上記誘電体膜は、２００℃以下の低温成膜工程を用いて形成されることが好ましい。このような工程としてはスパッタリング工程、ＰＬＤ工程或いはＣＶＤ法等が挙げられる。上記低温成膜工程によって得られた誘電体膜３５は非晶質金属酸化物であり、これは充分な誘電率を示すため以後結晶化のための高温の熱処理工程が要求されない。好ましくは、上記非晶質常誘電体膜３５をＢｉＺｎＮｂ系非晶質金属酸化物で構成し、より好ましくは１．３≦ｘ≦２．０、０．８≦ｙ≦１．５及びｚ≦１．６を満足するＢｉxＺｎyＮｂzＯ7金属酸化物で構成する。このような非晶質酸化物で構成された誘電体膜は３０以上、さらに低温熱処理により４０以上の高誘電率を有するものとすることができる。また、上記非晶質常誘電体膜はその厚さが２．０μｍ以下となるよう形成させることがより好ましい。
【００２５】
次に図４（ｃ）に示された通り、上記非晶質常誘電体膜３５上に緩衝層３６を形成させ、この際上記緩衝層３６は、スパッタリング法或いはＥ−ビーム等のようなＰＶＤ方式で形成させることが好ましい。また、上記緩衝層はＴｉまたはＣｒで形成することが好ましく、その厚さは製造費用等を考慮して１．０μｍ以下に制限することが好ましい。上記緩衝層３６は本発明の最も核心となる層であって、電極の厚さを厚くすることができ上部電極の表面粗度を増加させることができるため、上部基材との接合力を向上できるだけでなく、下部の非晶質常誘電体膜３５との接着力を向上させて上部電極を成す金属原子の移動（ｍｉｇｒａｔｉｏｎ）を防ぐ役目をする。
【００２６】
次いで、本発明では図４（ｄ）のように、上記緩衝層３６上に金属シード層３７を形成する。この際上記金属シード層３７は、無電解メッキ方法を用いて形成することが好ましい。上記無電解メッキ方法は特に制限はされず、例えばＣｕ無電解メッキの場合、無電解メッキ浴はＣｕイオン、ＥＤＴＡ、ＮａＯＨ、ホルムアルデヒド成分を含むことができる。この際、上記ＮａＯＨ投入量を制御してメッキ浴のｐＨを１１以上に上げると、上記ホルムアルデヒドに強力な還元作用が起きて電子を発生させる。このようにして発生された電子は、Ｃｕイオンに流れ込んでＣｕが緩衝層２６上にメッキできるのである。また、上記金属シード層はＣｕ，Ｎｉ，Ｔｉ，Ａｕ，Ｃｏ，Ａｇ，Ｐｔ及びＰｄから成るグループから選択された１種の金属で構成することが好ましく、その厚さは１．０μｍ以下に制限することが好ましい。
【００２７】
次に、本発明では図４（ｅ）に示された通り、上記金属シード層３７上に上部電極３９を形成する。この際その表面粗度Ｒａが３００ｎｍ以上となるよう電解メッキを用いて上記上部電極を形成することが好ましい。この際、表面粗度が優れた電解メッキ層を形成するためには、電解メッキ時電流密度とメッキ時間を最適化することがより好ましく、例えば上記電流密度は１．０〜３．０Ａ／ｄｍ2にし、メッキ時間は５分以上にすることが可能である。また、上記上部電極はＣｕ，Ｎｉ，Ａｌ，Ｐｔ，Ｔａ及びＡｇから成るグループから選択された１種の金属で構成することが好ましく、より好ましくはＣｕで構成する。また、上記上部電極は本発明の目的の一つである電極の厚さを厚くするという側面で１．０μｍ以上に形成することが好ましい。
【００２８】
以後、本発明では図４（ｆ）に示された通り、上記上部電極３９上に絶縁基材３１ｂを積層した後、その積層体を圧着する通常の工程を用いてその内部に薄膜キャパシタが内蔵された印刷回路基板３０を製造することができる。
【００２９】
上述の通り、本発明は絶縁基材上に薄膜キャパシタを順次に形成し、これを通常のビルドアップ印刷回路基板製造工程を通じて薄膜キャパシタが内蔵された印刷回路基板を効果的に製造することができる。
【００３０】
また、従来の薄膜キャパシタから発生していた上部電極と絶縁基材との剥離現象を効果的に防ぐことにより製品の信頼性を高めることができる。
【実施例】
【００３１】
以下、実施例を通じて本発明をより詳細に説明するが、これは本発明の実施を例示するためのことであって、本発明はこのような実施例の記載内容によって制限されない。
【００３２】
［実施例］
（発明例）
図４に示された工程を用いて図３のような構造を有する印刷回路基板を製造した。即ち、エポキシ系列の絶縁基材上に無電解メッキを用いて１．０μｍの厚さでＣｕをメッキして第１下部電極を形成した後、その上に電解メッキを用いて１．０μｍの厚さでＣｕをメッキして第２下部電極を形成した。上記電解メッキ時電流密度は１．２Ａ／ｄｍ2、メッキ時間は５分にし、メッキ溶液濃度はＣｕＳＯ4・５Ｈ2Ｏ：２００ｇ／ｌ、Ｈ2ＳＯ4：３０ｇ／ｌ、Ｃｌ-：４０ｐｐｍ以下、レベラー（ｌｅｖｅｌｅｒ）：２０ｍｌ／ｌ、ブライトナー（ｂｒｉｇｈｔｎｅｒ）：０．５ｍｌ／ｌにした。以後、その上に２００℃以下の低温成膜工程を用いて０．３μｍの厚さで非晶質常誘電体膜（Ｂｉ1.5ＺｎＮｂ1.5Ｏ7）を形成した。この際、上記常誘電体膜は蒸着圧力を２００ｍＴｏｒｒ以下、温度を２００℃以下、蒸着時間を３時間以下にしてスパッタリングした。上記スパッタリング以後、上記非晶質常誘電体膜上にＴｉ緩衝層を０．２μｍの厚さでスパッタリング方法を用いて形成した。この際、蒸着圧力は１．５ｍＴｏｒｒ以下、温度は２００℃以下、蒸着時間は１時間以下、雰囲気はＡｒガス雰囲気を利用した。次いで、その上にＣｕを０．２μｍの厚さで無電解メッキした。次に上記Ｃｕシード層上にＣｕを１．０μｍの厚さで電解メッキした。上記電解メッキ時電流密度は１．２Ａ／ｄｍ2、メッキ時間は５分にし、メッキ溶液の濃度はＣｕＳＯ4・５Ｈ2Ｏ：２００ｇ／ｌ、Ｈ2ＳＯ4：３０ｇ／ｌ、Ｃｌ-：４０ｐｐｍ以下、レベラー（ｌｅｖｅｌｅｒ）：２０ｍｌ／ｌ、ブライトナー（ｂｒｉｇｈｔｎｅｒ）：０．５ｍｌ／ｌにした。
【００３３】
上記のように製造された印刷回路基板の上部電極の表面粗度（Ｒａ）を５回測定した。その結果は下記の表１の通りである。
【００３４】
【表１】
0004406420.tif 000002
【００３５】
上記の表１から分かるように、本発明によって製造された印刷回路基板の上部電極は、平均３２０ｎｍ程度の表面粗度を有し上部絶縁基材との接合力が非常に優れることが分かった（図５及び図６参照）。
【００３６】
また、上記のように製造された印刷回路基板は、その厚さ（下部電極から上部電極まで）が約４．１９μｍであった。
【００３７】
（比較例）
既存の工程を用いて、図１のような構造を有する印刷回路基板を製造した。即ち、エポキシ系列の絶縁基材上にＣｕ下部電極をＰＶＤ方式で形成し、その上に０．３μｍの厚さで非晶質常誘電体膜（Ｂｉ1.5ＺｎＮｂ1.5Ｏ7）を形成した。以後、上記非晶質常誘電体膜上にスパッタリング方法を用いて１．０μｍの厚さでＣｕ上部電極を形成した。
【００３８】
上記のように製造された印刷回路基板の上部電極の表面粗度（Ｒａ）を５回測定した。その結果は下記の表２の通りである。
【００３９】
【表２】
0004406420.tif 000003
【００４０】
上記の表２から分かるように、既存の方法によって製造された印刷回路基板の上部電極は、平均１１５ｎｍ程度の表面粗度を有し上部絶縁基材との接合力が非常に衰えていることが分かった（図７参照）。
【００４１】
また、上記のように製造された印刷回路基板は、その厚さ（下部電極から上部電極まで）が約２．３μｍであった。
【図面の簡単な説明】
【００４２】
【図１】従来の薄膜キャパシタが内蔵された印刷回路基板を示す断面図である。
【図２】本発明の一実施例による薄膜キャパシタが内蔵された印刷回路基板を示す断面図である。
【図３】本発明の他の一実施例による薄膜キャパシタが内蔵された印刷回路基板を示す断面図である。
【図４】本発明による印刷回路基板の製造工程を示す工程順番図である。
【図５】本発明による印刷回路基板の断面を光学顕微鏡で観察した写真である。
【図６】本発明による印刷回路基板の断面を電子顕微鏡で観察した写真である。
【図７】比較例による印刷回路基板の断面を電子顕微鏡で観察した写真である。
【符号の説明】
【００４３】
２０、３０  印刷回路基板
２１ａ、３１ａ  絶縁基材
２１ｂ、３１ｂ  絶縁基材
２３、３３  下部電極
２３ａ、３３ａ  第１下部電極
２３ｂ、３３ｂ  第２下部電極
２５、３５  非晶質常誘電体膜
２６、３６  緩衝層
２７、３７  金属シード層
２９、３９  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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