(57)【要約】このカラー液晶表示装置の階調電位発生回路（２４）は、第１および第２のノード（Ｎ３０，Ｎ３１）間に印加されている電圧（ＶＨ−ＶＬ）を分圧して６４の階調電位（Ｖ１ｄ〜Ｖ６４ｄ）を生成する直列接続された６５の抵抗素子（Ｒ１〜Ｒ６５）と、データ線（６）のプリチャージ電位（ＶＰＣ）よりも高い階調電位（Ｖ３３ｄ〜Ｖ６４ｄ）の各々に対応して設けられ、充電能力が放電能力よりも高い第１の電流増幅回路（３１）と、プリチャージ電位（ＶＰＣ）よりも低い階調電位（Ｖ１ｄ〜Ｖ３２ｄ）の各々に対応して設けられ、放電能力が充電能力よりも高い第２の電流増幅回路（３２）とを備えたものである。
2004047067.tif 000002
【特許請求の範囲】
【請求項１】
画像信号（Ｄ０〜Ｄ５）に従って画像を表示する画像表示装置であって、
複数行複数列に配置され、各々が印加された階調電位に応じた階調表示を行なう複数画素表示素子（２，１１，１２）、
それぞれ前記複数行に対応して設けられた複数の走査線（４）、
それぞれ前記複数列に対応して設けられた複数のデータ線（６）、
前記複数の走査線（４）を所定時間ずつ順次選択し、選択した走査線（４）に対応する各画素表示素子（２，１１，１２）を活性化させる垂直走査回路（７）、および
前記画像信号（Ｄ０〜Ｄ５）に従って、前記垂直走査回路（７）によって活性化された各画素表示素子（２，１１，１２）に階調電位を与える水平走査回路（８）を備え、
前記水平走査回路（８）は、
各データ線（６）を予め定められたプリチャージ電位（ＶＰＣ）にするプリチャージ回路（２６）、
互いに異なる複数の階調電位（Ｖ１ｄ〜Ｖ６４ｄ）を発生する電位発生回路（Ｒ１〜Ｒ６５）、
前記複数の階調電位（Ｖ１ｄ〜Ｖ６４ｄ）のうちの前記プリチャージ電位（ＶＣＰ）よりも高い各階調電位に対応して設けられ、対応の階調電位に等しい電位を出力する、充電能力が放電能力よりも高い第１の電流増幅回路（３１）、
前記複数の階調電位（Ｖ１ｄ〜Ｖ６４ｄ）のうちの前記プリチャージ電位（ＶＰＣ）よりも低い各階調電位に対応して設けられ、対応の階調電位に等しい電位を出力する、放電能力が充電能力よりも高い第２の電流増幅回路（３２）、および
前記画像信号（Ｄ０〜Ｄ５）に従って、前記複数の階調電位（Ｖ１ｄ〜Ｖ６４ｄ）のうちのいずれかの階調電位を選択し、選択した階調電位に対応する前記第１または第２の電流増幅回路（３１または３２）の出力電位を各データ線（６）を介して活性化された各画素表示素子（２，１１，１２）に与える選択回路（２５）を含む、画像表示装置。
【請求項２】
前記第１の電流増幅回路（３１）は、
第１の電源電位（ＶＤＤ）のラインと第１の出力ノード（Ｎ４６）との間に接続され、前記第１の出力ノード（Ｎ４６）に電流を流入させる第１のトランジスタ（４６）、
前記第１の出力ノード（Ｎ４６）と第２の電源電位（ＧＮＤ）のラインとの間に接続され、前記第１のトランジスタ（４６）の電流駆動能力よりも小さな電流駆動能力を有し、前記第１の出力ノード（Ｎ４６）から電流を流出させる第１の電流制限素子（４７）、および
前記第１の出力ノード（Ｎ４６）の電位（ＶＯ）は対応の階調電位（ＶＩ）に一致するように前記第１のトランジスタ（４６）のゲート電位を制御する第１の制御回路（４０）を含み、
前記第２の電流増幅回路（３２）は、
第３の電源電位（ＶＤＤ）のラインと第２の出力ノード（Ｎ５６）との間に接続され、前記第２の出力ノード（Ｎ５６）に電流を流入させる第２の電流制限素子（５６）、
前記第２の出力ノード（Ｎ５６）と第４の電源電位（ＧＮＤ）のラインとの間に接続され、前記第２の電流制限素子（５６）の電流駆動能力よりも大きな電流駆動能力を有し、前記第２の出力ノード（Ｎ５６）から電流を流出させる第２のトランジスタ（５７）、および
前記第２の出力ノード（Ｎ５６）の電位（ＶＯ）が対応の階調電位（ＶＩ）に一致するように前記第２のトランジスタ（５７）のゲート電位を制御する第２の制御回路（５０）を含む、請求の範囲第１項に記載の画像表示装置。
【請求項３】
前記第１の制御回路（４０，７１，７２，７４）は、
第５の電源電位（ＶＤＤ）のラインと前記第１のトランジスタ（７３）のゲート電極との間に接続された第３のトランジスタ（７１）、
そのゲート電極および第１の電極が前記第１のトランジスタ（７３）のゲート電極に接続された前記第１のトランジスタ（７３）と同じ導電形式の第４のトランジスタ（７２）、
前記第４のトランジスタ（７２）の第２の電極と第６の電源電位（ＧＮＤ）のラインとの間に接続された第３の電流制限素子（７４）、および
前記第４のトランジスタ（７２）の第２の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第３のトランジスタ（７１）のゲート電位を制御する差動増幅回路（４０）を含む、請求の範囲第２項に記載の画像表示装置。
【請求項４】
前記第１の制御回路（５０，８６，７２，８７）は、
第５の電源電位（ＶＤＤ）のラインと前記第１のトランジスタ（７３）のゲート電極との間に接続された第３の電流制限素子（８６）、
そのゲート電極および第１の電極が前記第１のトランジスタ（７３）のゲート電極に接続された前記第１のトランジスタ（７３）と同じ導電形式の第３のトランジスタ（７２）、
前記第３のトランジスタ（７２）の第２の電極と第６の電源電位（ＧＮＤ）のラインとの間に接続された第４のトランジスタ（８７）、および
前記第３のトランジスタ（７２）の第２の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第４のトランジスタ（８７）のゲート電位を制御する差動増幅回路（５０）を含む、請求の範囲第２項に記載の画像表示装置。
【請求項５】
前記第２の制御回路（５０，１０６，１０７，１０９）は、
その第１の電極が第５の電源電位（ＶＤＤ）のラインに接続された第３のトランジスタ（１０６）、
その第１の電極が前記第３のトランジスタ（１０６）の第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタ（１０８）のゲート電極に接続された前記第２のトランジスタ（１０８）と同じ導電形式の第４のトランジスタ（１０７）、
前記第４のトランジスタ（１０７）の第２の電極と第６の電源電位（ＧＮＤ）のラインとの間に接続された第３の電流制限素子（１０９）、および
前記第４のトランジスタ（１０７）の第１の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第３のトランジスタ（１０６）のゲート電位を制御する差動増幅回路（５０）を含む、請求の範囲第２項に記載の画像表示装置。
【請求項６】
前記第２の制御回路（５０，１１１，１０７，１１２）は、
その一方電極が第５の電源電位（ＶＤＤ）のラインに接続された第３の電流制限素子（１１１）、
その第１の電極が前記第３の電流制限素子（１１１）の他方電極に接続され、その第２の電極およびゲート電極が前記第２のトランジスタ（１０８）のゲート電極に接続された前記第２のトランジスタ（１０８）と同じ導電形式の第３のトランジスタ（１０７）、
前記第３のトランジスタ（１０７）の第２の電極と第６の電源電位（ＧＮＤ）のラインとの間に接続された第４のトランジスタ（１１２）、および
前記第３のトランジスタ（１０７）の第１の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第４のトランジスタ（１１２）のゲート電位を制御する差動増幅回路（５０）を含む、請求の範囲第２項に記載の画像表示装置。
【請求項７】
前記第１および第２の電流増幅回路（３１，３２）の各々は、
第１の電源電位（ＶＤＤ）のラインと出力ノード（Ｎ４６）との間に接続され、前記出力ノード（Ｎ４６）に電流を流入させる第１のトランジスタ（７３）、
前記出力ノード（Ｎ４６）と第２の電源電位（ＧＮＤ）のラインとの間に接続され、前記出力ノード（Ｎ４６）から電流を流出させる第２のトランジスタ（１０８）、および
前記出力ノード（Ｎ４６）の電位（ＶＯ）が対応の階調電位（ＶＩ）に一致するように前記第１および第２のトランジスタ（７３，１０８）の各々のゲート電位を制御する制御回路（４０，７１，７２，７４，５０，１１１，１０７，１１２）を含み、
前記第１の電流増幅回路（３１）では、前記第１のトランジスタ（７３）の電流駆動能力は前記第２のトランジスタ（１０８）の電流駆動能力よりも大きく、
前記第２の電流増幅回路（３２）では、前記第２のトランジスタ（１０８）の電流駆動能力は前記第１のトランジスタ（７３）の電流駆動能力よりも大きい、請求の範囲第１項に記載の画像表示装置。
【請求項８】
前記第１および第２の電流増幅回路（３１，３２）の各々は、さらに、前記出力ノード（Ｎ４６）と第３の電源電位（ＧＮＤ，ＶＤＤ）のラインとの間に接続された電流制限素子（４７，５６）を含む、請求の範囲第７項に記載の画像表示装置。
【請求項９】
前記制御回路（４０，７１，７２，７４，５０，１１１，１０７，１１２）は、
第３の電源電位（ＶＤＤ）のラインと前記第１のトランジスタ（７３）のゲート電極との間に接続された第３のトランジスタ（７１）、
そのゲート電極および第１の電極が前記第１のトランジスタ（７３）のゲート電極に接続された前記第１のトランジスタ（７３）と同じ導電形式の第４のトランジスタ（７２）、
前記第４のトランジスタ（７２）の第２の電極と第４の電源電位（ＧＮＤ）のラインとの間に接続された第１の電流制限素子（７４）、
前記第４のトランジスタ（７２）の第２の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第３のトランジスタ（７１）のゲート電位を制御する第１の差動増幅回路（４０）、
その一方電極が第５の電源電位（ＶＤＤ）のラインに接続された第２の電流制限素子（１１１）、
その第１の電極が前記第２の電流制限素子（１１１）の他方電極に接続され、その第２の電極およびゲート電極が前記第２のトランジスタ（１０８）のゲート電極に接続された前記第２のトランジスタ（１０８）と同じ導電形式の第５のトランジスタ（１０７）、
前記第５のトランジスタ（１０７）の第２の電極と第６の電源電位（ＧＮＤ）のラインとの間に接続された第６のトランジスタ（１１２）、および
前記第５のトランジスタ（１０７）の第１の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第６のトランジスタ（１１２）のゲート電位を制御する第２の差動増幅回路（５０）を含む、請求の範囲第７項に記載の画像表示装置。
【請求項１０】
前記制御回路（５０，８６，７２，８７，４０，１０６，１０７，１０９）は、
第３の電源電位（ＶＤＤ）のラインと前記第１のトランジスタ（７３）のゲート電極との間に接続された第１の電流制限素子（８６）、
そのゲート電極および第１の電極が前記第１のトランジスタ（７３）のゲート電極に接続された前記第１のトランジスタ（７３）と同じ導電形式の第３のトランジスタ（７２）、
前記第３のトランジスタ（７２）の第２の電極と第４の電源電位（ＧＮＤ）のラインとの間に接続された第４のトランジスタ（８７）、
前記第３のトランジスタ（７２）の第２の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第４のトランジスタ（８７）のゲート電位を制御する第１の差動増幅回路（５０）、
その第１の電極が第５の電源電位（ＶＤＤ）のラインに接続された第５のトランジスタ（１０６）、
その第１の電極が前記第５のトランジスタ（１０６）の第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタ（１０８）のゲート電極に接続された前記第２のトランジスタ（１０８）と同じ導電形式の第６のトランジスタ（１０７）、
前記第６のトランジスタ（１０７）の第２の電極と第６の電源電位（ＧＮＤ）のラインとの間に接続された第２の電流制限素子（１０９）、および
前記第６のトランジスタ（１０７）の第１の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第５のトランジスタ（１０６）のゲート電位を制御する第２の差動増幅回路（４０）を含む、請求の範囲第７項に記載の画像表示装置。
【請求項１１】
前記制御回路（４０，７１，７２，７４，４０，１０６，１０７，１０９）は、
第３の電源電位（ＶＤＤ）のラインと前記第１のトランジスタ（７３）のゲート電極との間に接続された第３のトランジスタ（７１）、
そのゲート電極および第１の電極が前記第２のトランジスタ（７３）のゲート電極に接続された前記第１のトランジスタ（７３）と同じ導電形式の第４のトランジスタ（７２）、
前記第４のトランジスタ（７２）の第２の電極と第４の電源電位（ＧＮＤ）のラインとの間に接続された第１の電流制限素子（７４）、
前記第４のトランジスタ（７２）の第２の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第３のトランジスタ（７１）のゲート電位を制御する第１の差動増幅回路（４０）、
その第１の電極が第５の電源電位（ＶＤＤ）のラインに接続された第５のトランジスタ（１０６）、
その第１の電極が前記第５のトランジスタ（１０６）の第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタ（１０８）のゲート電極に接続された前記第２のトランジスタ（１０８）と同じ導電形式の第６のトランジスタ（１０７）、
前記第６のトランジスタ（１０７）の第２の電極と第６の電源電位（ＧＮＤ）のラインとの間に接続された第２の電流制限素子（１０９）、および
前記第６のトランジスタ（１０７）の第１の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第５のトランジスタ（１０６）のゲート電位を制御する第２の差動増幅回路（４０）を含む、請求の範囲第７項に記載の画像表示装置。
【請求項１２】
前記制御回路（５０，８６，７２，８７，５０，１１１，１０７，１１２）は、
前記第３の電源電位（ＶＤＤ）のラインと前記第１のトランジスタ（７３）のゲート電極との間に接続された第１の電流制限素子（８６）、
そのゲート電極および第１の電極が前記第１のトランジスタ（７３）のゲート電極に接続された前記第１のトランジスタ（７３）と同じ導電形式の第３のトランジスタ（７２）、
前記第３のトランジスタ（７２）の第２の電極と第２の電源電位（ＧＮＤ）のラインとの間に接続された第４の電流制限素子（８７）、
前記第３のトランジスタ（７２）の第２の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第４のトランジスタ（８７）のゲート電位を制御する第１の差動増幅回路（５０）、
その一方電極が第５の電源電位（ＶＤＤ）のラインに接続された第２の電流制限素子（１１１）、
その第１の電極が前記第２の電流制限素子（１１１）の他方電極に接続され、その第２の電極およびゲート電極が前記第２のトランジスタ（１０８）のゲート電極に接続された前記第２のトランジスタ（１０８）と同じ導電形式の第５のトランジスタ（１０７）、
前記第５のトランジスタ（１０７）の第２の電極と第６の電源電位（ＧＮＤ）のラインとの間に接続された第６のトランジスタ（１１２）、および
前記第５のトランジスタ（１０７）の第１の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第６のトランジスタ（１１２）のゲート電位を制御する第２の差動増幅回路（５０）を含む、請求の範囲第７項に記載の画像表示装置。
【請求項１３】
前記制御回路（４０，７１，７２，７４）は、
第３の電源電位（ＶＤＤ）のラインと前記第１のトランジスタ（７３）のゲート電極との間に接続された第３のトランジスタ（７１）、
そのゲート電極および第１の電極が前記第１のトランジスタ（７１）のゲート電極に接続された前記第１のトランジスタ（７３）と同じ導電形式の第４のトランジスタ（７２）、
その第１の電極が前記第４のトランジスタ（７２）の第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタ（１３７）のゲート電極に接続された前記第２のトランジスタ（１３７）と同じ導電形式の第５のトランジスタ（１３６）、
前記第５のトランジスタ（１３６）の第２の電極と第４の電源電位（ＧＮＤ）のラインとの間に接続された電流制限素子（７４）、および
前記第４のトランジスタ（７２）の第２の電極の電位（ＶＭ）が対応の階調電位（ＶＩ）に一致するように前記第３のトランジスタ（７１）のゲート電位を制御する差動増幅回路（４０）を含む、請求の範囲第７項に記載の画像表示装置。
【請求項１４】
前記制御回路（５０，１１１，１４１，１０７，１１２）は、
第３の電源電位（ＶＤＤ）のラインと前記第１のトランジスタ（１４２）のゲート電極との間に接続された電流制限素子（１１１）、
そのゲート電極および第１の電極が前記第１のトランジスタ（１４２）のゲート電極に接続された前記第１のトランジスタ（１４２）と同じ導電形式の第３のトランジスタ（１４１）、
その第１の電極が前記第３のトランジスタ（１４１）の第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタ（１０８）のゲート電極に接続された前記第２のトランジスタ（１０８）と同じ導電形式の第４のトランジスタ（１０７）、
前記第４のトランジスタ（１０７）の第２の電極と第４の電源電位（ＧＮＤ）のラインとの間に接続された第５のトランジスタ（１１２）、および
前記第４のトランジスタ（１０７）の第１の電極の電位（ＶＭ）が第４の階調電位（ＶＩ）に一致するように前記第５のトランジスタ（１１２）のゲート電位を制御する差動増幅回路（５０）を含む、請求の範囲第７項に記載の画像表示装置。
【請求項１５】
前記第１の電流増幅回路（１５１，１５５，１５８）は、
対応の階調電位（ＶＩ）よりも所定電圧だけ高い電位（Ｖ１５２）を出力する第１のレベルシフト回路（１５１）、
前記第１のレベルシフト回路（１５１）の出力電位（Ｖ１５２）よりも前記所定電圧だけ低い電位（ＶＩ）に第１の出力ノード（Ｎ４６）を充電するプルアップ回路（１５５）、および
前記第１の出力ノードと第１の電源電位（ＧＮＤ）のラインとの間に接続され、前記プルアップ回路（１５５）の電流駆動能力よりも小さな電流駆動能力を有し、前記第１の出力ノード（Ｎ４６）から電流を流出させる第１の電流制限素子（１５８）を含み、
前記第２の電流増幅回路（１６１，１６６，１６５）は、
対応の階調電位（ＶＩ）よりも前記所定電圧だけ低い電位（Ｖ１６３）を出力する第２のレベルシフト回路（１６１）、
前記第２のレベルシフト回路（１６１）の出力電位（Ｖ１６３）よりも前記所定電圧だけ高い電位（ＶＩ）に第２の出力ノード（Ｎ５６）を放電するプルダウン回路（１６６）、および
第２の電源電位（ＶＤＤ）のラインと前記第２の出力ノード（Ｎ５６）との間に接続され、前記プルダウン回路（１６６）の電流駆動能力よりも小さな電流駆動能力を有し、前記第２の出力ノード（Ｎ５６）に電流を流入させる第２の電流制限素子（１６５）を含む、請求の範囲第１項に記載の画像表示装置。
【請求項１６】
前記第１および第２の電流増幅回路（３１，３２）の各々は、
対応の階調電位（ＶＩ）よりも所定電圧だけ高い電位（Ｖ１５２）を出力する第１のレベルシフト回路（１５１）、
前記第１のレベルシフト回路（１５１）の出力電位（Ｖ１５２）よりも前記所定電圧だけ低い電位（ＶＩ）に出力ノード（Ｎ１７２）を充電するプルアップ回路（１５５）、
対応の階調電位（ＶＩ）よりも前記所定電圧だけ低い電位（Ｖ１６３）を出力する第２のレベルシフト回路（１６１）、および
前記第２のレベルシフト回路（１６１）の出力電位（Ｖ１６３）よりも前記所定電圧だけ高い電位（ＶＩ）に前記出力ノードを放電するプルダウン回路（１６６）を含み、
前記第１の電流増幅回路（３１）では、前記プルアップ回路（１５５）の電流駆動能力は前記プルダウン回路（１６６）の電流駆動能力よりも大きく、
前記第２の電流増幅回路（３２）では、前記プルダウン回路（１６６）の電流駆動能力は前記プルアップ回路（１５５）の電流駆動能力よりも大きい、請求の範囲第１項に記載の画像表示装置。
【請求項１７】
前記第１および第２の電流増幅回路（３１，３２）の各々は、さらに、前記出力ノード（Ｎ１７２）と電源電位（ＧＮＤ，ＶＤＤ）のラインとの間に接続され電流制限素子（１５８，１６５）を含む、請求の範囲第１６項に記載の画像表示装置。
【請求項１８】
前記水平走査回路（８）は、さらに、前記第１および第２の電流増幅回路（３１，３２）の各々に対応して設けられ、対応の電流増幅回路のオフセット電圧（ＶＯＦ）を検出し、検出結果に基づいて対応の電流増幅回路のオフセット電圧（ＶＯＦ）を打ち消すオフセット補償回路（１８１，Ｓ１１〜Ｓ１３）を含む、請求の範囲第１項に記載の画像表示装置。
【請求項１９】
前記画素表示素子（２，１１，１２）は、その光透過率が前記階調電位に応じて変化する液晶セル（２）を含み、
前記電位発生回路（Ｒ１〜Ｒ６５）は、第１の期間は正の電源電圧（ＶＨ−ＶＬ）を分圧して前記複数の階調電位（Ｖ１ｄ〜Ｖ６４ｄ）を生成し、第２の期間は負の電源電圧（ＶＬ−ＶＨ）を分圧して前記複数の階調電位（Ｖ１ｄ〜Ｂ６４ｄ）を生成し、
前記第１および第２の電流増幅回路（３１，３２）は２組設けられ、一方の組の第１および第２の電流増幅回路（３１，３２）は前記第１の期間に活性化され、他方の組の第１および第２の電流増幅回路（３１，３２）は前記第２の期間に活性化され、
前記選択回路（２５）は、第１の期間は前記一方の組の選択した第１または第２の電流増幅回路（３１または３２）の出力電位を各データ線（６）を介して活性化された各画素表示素子（２，１１，１２）に与え、第２の期間は前記他方の組の選択した第１または第２の電流増幅回路（３１または３２）の出力電位を各データ線（６）を介して活性化された各画素表示素子（２，１１，１２）に与える、請求の範囲第１項に記載の画像表示装置。
【請求項２０】
前記画素表示素子（２，１１，１２）は、その光透過率が前記階調電位に応じて変化する液晶セル（２）を含み、
前記電位発生回路（６０，６１）は、
正の電源電圧（ＶＨ−ＶＬ）を分圧して前記複数の階調電位（Ｖ１ａ〜Ｖ６４ａ）を生成する第１の分圧回路（６０）、および
負の電源電圧（ＶＬ−ＶＨ）を分圧して前記複数の階調電位（Ｖ１ｂ〜Ｂ６４ｂ）を生成する第２の分圧回路（６１）を含み、
前記第１および第２の電流増幅回路（３１，３２）は２組設けられ、
一方の組の第１および第２の電流増幅回路（３１，３２）は、前記第１の分圧回路（６０）に対応して設けられて第１の期間に活性化され、
他方の組の第１および第２の電流増幅回路（３１，３２）は、前記第２の分圧回路（６１）に対応して設けられて第２の期間に活性化され、
前記選択回路（２５）は、前記第１の期間は前記一方の組の選択した第１または第２の電流増幅回路（３１または３２）の出力電位を各データ線（６）を介して活性化された各画素表示素子（２，１１，１２）に与え、前記第２の期間は前記他方の組の選択した第１または第２の電流増幅回路（３１または３２）の出力電位を各データ線（６）を介して活性化された各画素表示素子（２，１１，１２）に与える、請求の範囲第１項に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】  この発明は画像表示装置に関し、特に、画像信号に従って画像を表示する画像表示装置に関する。
【背景技術】  従来より、液晶表示装置では、液晶セルの駆動電圧を変化させて液晶セルの光透過率を変化させる電圧変調法が採用されている。たとえば６４階調の表示を行なう場合は、映像信号に従って６４の階調電圧のうちのいずれかの電圧を選択し、選択した電圧を液晶セルに印加する。
図３７は、そのような液晶表示装置において６４の階調電位Ｖ１ｄ〜Ｖ６４ｄを生成する階調電位発生回路２００の構成を示す回路図である。図３７において、この階調電位発生回路２００は、抵抗素子Ｒ１〜Ｒ６５および電流増幅回路２０１．１〜２０１．６４を含む。
抵抗素子Ｒ１〜Ｒ６５は、ノードＮ２０１とＮ２００の間に直列接続され、ノードＮ２０１，Ｎ２００間の電圧を分圧して６４の階調電位Ｖ１ｄ〜Ｖ６４ｄを生成する。ノードＮ２００，Ｎ２０１に印加される電位は、液晶セルの劣化を防止するため、所定周期で交互に切換えられる。図３７では、ノードＮ２００，Ｎ２０１にそれぞれ高電位ＶＨおよび低電位ＶＬが印加されている状態が示されている。
電流増幅回路２０１．１〜２０１．６４の各々は、プルアップトランジスタおよびプルダウントランジスタを含む。プルアップトランジスタおよびプルダウントランジスタは、共に大きな電流駆動能力を有する。電流増幅回路２０１．１〜２０１．６４は、それぞれ、抵抗素子Ｒ１〜Ｒ６５で生成された階調電位Ｖ１ｄ〜Ｖ６４ｄと同じレベルの電位Ｖ１ｄ〜Ｖ６４ｄを出力する。
しかし、このような階調電位発生回路２００では、電流増幅回路２０１．１〜２０１．６４のトランジスタのしきい値電圧がばらついた場合、入力電位によってはプルアップトランジスタとプルダウントランジスタの両方が同時に導通し、大きな貫通電流が流れるという問題があった。このような大きな貫通電流が流れると、液晶表示装置の消費電力が増大する。
また、図３８は、従来の電流増幅回路２１０の構成を示す回路図である。このような電流増幅回路２１０は、たとえば特開２００２−１２３３２６号公報に開示されている。図３８において、この電流増幅回路２１０は、抵抗素子２１１〜２１３、プル型駆動回路２１４およびプッシュ型駆動回路２１５を含む。抵抗素子２１１〜２１３は、ノードＮ２１０とＮ２１３の間に直列接続され、ノードＮ２１０，Ｎ２１３間の電圧ＶＨ−ＶＬを分圧して上限電位Ｖ２１１および下限電位Ｖ２１２を生成する。プル型駆動回路２１４は、プルダウン用のＮ型トランジスタを含み、出力ノードＮ２１５の電位ＶＯが上限電位Ｖ２１１よりも高い場合に、出力ノードＮ２１５から電流を流出させる。プッシュ型駆動回路２１５は、プルアップ用のＰ型トランジスタを含み、出力ノードＮ２１５の電位ＶＯが下限電位Ｖ２１２よりも低い場合に、出力ノードＮ２１５に電流を流入させる。したがって、出力電位ＶＯは、上限電位Ｖ２１１と下限電位Ｖ２１２の間に維持される。
しかし、この電流増幅回路２１０でも、駆動回路２１４，２１５内のトランジスタのしきい値電圧がばらついている場合、プルアップ用のＮ型トランジスタとプルダウン用のＰ型トランジスタが同時に導通してしまう場合があり、そのとき大きな貫通電流が流れるという問題があった。
【発明の開示】
それゆえに、この発明の主たる目的は、低消費電力の画像表示装置を提供することである。
この発明に係る画像表示装置は、画像信号に従って画像を表示する画像表示装置であって、複数行複数列に配置され、各々が印加された階調電位に応じた階調表示を行なう複数の画素表示素子と、それぞれ複数行に対応して設けられた複数の走査線と、それぞれ複数列に対応して設けられた複数のデータ線と、複数の走査線を所定時間ずつ順次選択し、選択した走査線に対応する各画素表示素子を活性化させる垂直走査回路と、画像信号に従って、垂直走査回路によって活性化された各画素表示素子に階調電位を与える水平走査回路とを備えたものである。ここで、水平走査回路は、各データ線を予め定められたプリチャージ電位にするプリチャージ回路と、互いに異なる複数の階調電位を発生する電位発生回路と、複数の階調電位のうちのプリチャージ電位よりも高い各階調電位に対応して設けられ、対応の階調電位に等しい電位を出力する、充電能力が放電能力よりも高い第１の電流増幅回路と、複数の階調電位のうちのプリチャージ電位よりも低い各階調電位に対応して設けられ、対応の階調電位に等しい電位を出力する、放電能力が充電能力よりも高い第２の電流増幅回路と、画像信号に従って、複数の階調電位のうちのいずれかの階調電位を選択し、選択した階調電位に対応する第１または第２の電流増幅回路の出力電位を各データ線を介して活性化された各画素表示素子に与える選択回路とを含む。したがって、充電能力が放電能力よりも高い第１の電流増幅回路と、放電能力が充電能力よりも高い第２の電流増幅回路とを使用するので、充電能力と放電能力がともに高い電流増幅回路を使用していた従来に比べ、各電流増幅回路における貫通電流が小さくなり、消費電力の低減化を図ることができる。
【図面の簡単な説明】  図１は、この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。
図２は、図１に示した液晶セルに対応して設けられる液晶駆動回路の構成を示す回路図である。
図３は、図１に示した水平走査回路の構成を示すブロック図である。
図４は、図３に示した階調電位発生回路の構成を示す回路図である。
図５は、図４に示したプッシュ型駆動回路の構成を示す回路図である。
図６は、図４に示したプル型駆動回路の構成を示す回路図である。
図７は、図３に示したイコライザ＋プリチャージ回路の構成を示す回路図である。
図８は、図１〜図７に示したカラー液晶表示装置の動作を示す回路図である。
図９は、実施の形態１の変更例を示す回路図である。
図１０は、実施の形態１の他の変更例を示す回路図である。
図１１は、この発明の実施の形態２によるプッシュ型駆動回路の構成を示す回路図である。
図１２Ａ〜１２Ｃの各々は、図１１に示した定電流回路の構成を例示する回路図である。
図１３は、実施の形態２の変更例を示す回路図である。
図１４は、実施の形態２の他の変更例を示す回路図である
図１５は、この発明の実施の形態３によるプッシュ型駆動回路の構成を示す回路図である。
図１６Ａ〜１６Ｃの各々は、図１５に示した定電流回路の構成を例示する回路図である。
図１７は、実施の形態３の変更例を示す回路図である。
図１８は、実施の形態３の他の変更例を示す回路図である。
図１９は、この発明の実施の形態４によるプル型駆動回路の構成を示す回路図である。
図２０は、実施の形態４の変更例を示す回路図である。
図２１は、実施の形態４の他の変更例を示す回路図である
図２２は、この発明の実施の形態５によるプッシュプル型駆動回路の構成を示す回路図である。
図２３は、実施の形態５の変更例を示す回路図である。
図２４は、実施の形態５の他の変更例を示す回路図である。
図２５は、実施の形態５のさらに他の変更例を示す回路図である。
図２６は、この発明の実施の形態６によるプッシュプル型駆動回路の構成を示す回路図である。
図２７は、この発明の実施の形態７によるプッシュプル型駆動回路の構成を示す回路図である。
図２８は、この発明の実施の形態８によるプッシュ型駆動回路の構成を示す回路図である。
図２９は、この発明の実施の形態９によるプル型駆動回路の構成を示す回路図である。
図３０は、この発明の実施の形態１０によるプッシュプル型駆動回路の構成を示す回路図である。
図３１は、実施の形態１０の変更例を示す回路図である。
図３２は、この発明の実施の形態１１によるオフセット補償機能付プッシュ型駆動回路の構成を示す回路図である。
図３３は、図３２に示したオフセット補償機能付プッシュ型駆動回路の動作を示すタイムチャートである。
図３４は、図３２に示したオフセット補償機能付プッシュ型駆動回路の動作を示す他のタイムチャートである。
図３５は、この発明の実施の形態１３によるオフセット補償機能付プッシュプル型駆動回路の構成を示す回路図である。
図３６は、この発明の実施の形態１４によるオフセット補償機能付プッシュプル型駆動回路の構成を示す回路図である。
図３７は、従来の液晶表示装置の階調電位発生回路の構成を示す回路図である。
図３８は、従来の電流増幅回路の構成を示す回路図である。
【発明を実施するための最良の形態】  ［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。
液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。
液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。
各液晶セル２には、図２に示すように、液晶駆動回路１０が設けられている。液晶駆動回路１０は、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）１１およびキャパシタ１２を含む。Ｎ型トランジスタ１１は、データ線６と液晶セル２の一方電極２ａとの間に接続され、そのゲートは走査線４に接続される。キャパシタ１２は、液晶セル２の一方電極２ａと共通電位線５との間に接続される。液晶セル２の他方電極には駆動電位ＶＤＤＬが与えられ、共通電位線５には共通電位ＶＳＳが与えられる。
図１に戻って、垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、図２のＮ型トランジスタ１１が導通し、その走査線４に対応する各液晶セル２の一方電極２ａとその液晶セル２に対応するデータ線６とが結合される。
水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に複数のデータ線６をたとえば１２本ずつ順次選択し、選択した各データ線６に階調電位を与える。液晶セル２の光透過率は、階調電位のレベルに応じて変化する。
垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１には１つの画像が表示される。
図３は、図１に示した水平走査回路８の構成を示すブロック図である。図３において、水平走査回路８は、シフトレジスタ２１、データラッチ回路２２，２３、階調電位発生回路２４、マルチプレクサ２５、およびイコライザ＋プリチャージ回路２６を備える。
シフトレジスタ２１は、クロック信号ＣＬＫに同期してデータラッチ回路２２を制御する。映像信号は、クロック信号ＣＬＫに同期してシリアルに入力される６ビットのデータ信号Ｄ０〜Ｄ５を含む。これにより、各画素３において２６万色の表示が可能になっている。データラッチ回路２２は、シフトレジスタ２１によって制御され、映像信号に含まれる６ビットのデータ信号Ｄ０〜Ｄ５を順次取込む。データラッチ回路２３は、ラッチ信号φＬＴに応答して、データラッチ回路２２に取込まれた１ライン分の映像信号を１度に取込む。
階調電位発生回路２４は、６４（＝２６）の階調電位Ｖ１ｄ〜Ｖ６４ｄを生成する。イコライザ＋プリチャージ回路２６は、イコライズ信号φＥＱに応答して複数のデータ線６間を接続し、複数のデータ線６の電位をイコライズするとともに、プリチャージ信号φＰＣに応答して各データ線６をプリチャージ電位ＶＰＣにプリチャージする。マルチプレクサ２５は、各データ線６に対応して、データラッチ回路２３からの６ビットのデータ信号Ｄ０〜Ｄ５に従って階調電位発生回路２４からの６４の階調電位Ｖ１ｄ〜Ｖ６４ｄのうちのいずれかの電位を選択し、選択した電位をそのデータ線６に与える。
図４は、図３に示した階調電位発生回路２４の構成を示す回路ブロック図である。図４において、この階調電位発生回路２４は、抵抗素子Ｒ１〜Ｒ６５および電流増幅回路３０．１〜３０．６４を備える。
抵抗素子Ｒ１〜Ｒ６５は、ノードＮ３１とＮ３０の間に直列接続され、ノードＮ３１，Ｎ３０間に与えられた電圧を分圧して６４の階調電位Ｖ１ｄ〜Ｖ６４ｄを生成する。抵抗素子Ｒ１〜Ｒ６５は、ラダー抵抗回路を構成する。通常、液晶駆動電圧と液晶セル２の光透過率とは非線形な関係にあるので、抵抗素子Ｒ１〜Ｒ６５の抵抗値は互いに等しい値にはならない。
液晶セル２は、所定周期（１ライン周期、１フレーム周期など）で交流駆動される必要があるので、ノードＮ３０の電位とノードＮ３１の電位とは所定周期で交互に切換えられる。図２の駆動電位ＶＤＤＬは、ノードＮ３１の電位と同じ電位にされる。図４では、ノードＮ３０に高電位ＶＨが与えられ、ノードＮ３１に低電位ＶＬが与えられている状態が示される。
電流増幅回路３０．１〜３０．６４は、それぞれ６４の階調電位Ｖ１ｄ〜Ｖ６４ｄと同じレベルの電位Ｖ１ｄ〜Ｖ６４ｄを出力する。電流増幅回路３０．１は、プッシュ型駆動回路３１、プル型駆動回路３２およびスイッチＳ１，Ｓ２を含む。プッシュ型駆動回路３１は、図５に示すように、差動増幅回路４０、スイッチＳ３、Ｐ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）４６および定電流回路４７を含む。スイッチＳ３の一方端子は電源電位ＶＤＤを受ける。スイッチＳ３は、ノードＮ３０，Ｎ３１の電位ＶＨ，ＶＬに同期してオン／オフ制御される。
差動増幅回路４０は、Ｐ型トランジスタ４１，４２、Ｎ型トランジスタ４３，４４および定電流回路４５を含む。Ｐ型トランジスタ４１，４２は、スイッチＳ３の他方端子とノードＮ４１，Ｎ４２との間にそれぞれ接続され、それらのゲートは共にノードＮ４２に接続される。Ｐ型トランジスタ４１，４２は、カレントミラー回路を構成する。Ｎ型トランジスタ４３，４４は、それぞれノードＮ４１，Ｎ４２とノードＮ４３との間に接続され、それらのゲートがそれぞれ入力ノードＮ４５の電位ＶＩ（Ｖ１ｄ）および出力ノードＮ４６の電位ＶＯを受ける。定電流回路４５は、ノードＮ４３から接地電位ＧＮＤのラインに所定値の定電流Ｉ１を流出させる。Ｐ型トランジスタ４６は、スイッチＳ３の他方端子と出力ノードＮ４６との間に接続され、そのゲートはノードＮ４１の電位Ｖ４１を受ける。定電流回路４７は、出力ノードＮ４６から接地電位ＧＮＤのラインに所定値の定電流Ｉ２を流出させる。定電流Ｉ２の値は十分小さく設定されており、これにより駆動回路３１における貫通電流は小さく抑えられている。
スイッチＳ３がオフ状態にされている場合は、プッシュ型駆動回路３１に電源電位ＶＤＤは供給されず、プッシュ型駆動回路３１で電力は消費されない。スイッチＳ３がオン状態にされると、プッシュ型駆動回路３１に電源電位ＶＤＤが供給されてプッシュ型駆動回路３１が活性化される。Ｎ型トランジスタ４３，４４には、それぞれ入力電位ＶＩおよび出力電位ＶＯに応じた値の電流が流れる。Ｎ型トランジスタ４４とＰ型トランジスタ４２は直列接続され、Ｐ型トランジスタ４１と４２はカレントミラー回路を構成しているので、Ｐ型トランジスタ４１には出力電位ＶＯに応じた値の電流が流れる。
出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも大きくなってノードＮ４１の電位Ｖ４１が上昇し、Ｐ型トランジスタ４６に流れる電流が減少して出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも小さくなってノードＮ４１の電位Ｖ４１が低下し、Ｐ型トランジスタ４６に流れる電流が増加して出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩになる。
プル型駆動回路３２は、図６に示すように、差動増幅回路５０、スイッチＳ４、定電流回路５６およびＮ型トランジスタ５７を含む。スイッチＳ４の一方端子は電源電位ＶＤＤを受ける。スイッチＳ４は、ノードＮ３０，Ｎ３１の電位ＶＨ，ＶＬに同期してオン／オフ制御される。
差動増幅回路５０は、定電流回路５１、Ｐ型トランジスタ５２，５３およびＮ型トランジスタ５４，５５を含む。定電流回路５１は、スイッチＳ４の他方端子からノードＮ５１に所定値の定電流Ｉ１を流入させる。Ｐ型トランジスタ５２，５３は、それぞれノードＮ５１とノードＮ５２，Ｎ５３との間に接続され、それらのゲートはそれぞれ入力ノードＮ５５の電位ＶＩ（Ｖ１ｄ）および出力ノードＮ５６の電位ＶＯを受ける。Ｎ型トランジスタ５４，５５は、それぞれノードＮ５２，Ｎ５３と接地電位ＧＮＤのラインとの間に接続され、それらのゲートは共にノードＮ５３に接続される。Ｎ型トランジスタ５４と５５は、カレントミラー回路を構成する。定電流回路５６は、スイッチＳ４の他方端子から出力ノードＮ５６に所定値の定電流Ｉ２を流入させる。Ｎ型トランジスタ５７は、出力ノードＮ５６と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ５２の電位Ｖ５２を受ける。定電流Ｉ２の値は十分小さく設定されており、これにより駆動回路３２における貫通電流は小さく抑えられている。
スイッチＳ４がオフ状態にされている場合は、プル型駆動回路３２に電源電位ＶＤＤは供給されず、プル型駆動回路３２で電力は消費されない。スイッチＳ４がオン状態にされると、プル型駆動回路３２に電源電位ＶＤＤが供給されてプル型駆動回路３２が活性化される。Ｐ型トランジスタ５２，５３には、それぞれ入力電位ＶＩおよび出力電位ＶＯに応じた値の電流が流れる。Ｐ型トランジスタ５３とＮ型トランジスタ５５は直列接続され、Ｎ型トランジスタ５４と５５はカレントミラー回路を構成しているので、Ｎ型トランジスタ５４には出力電位ＶＯに応じた値の電流が流れる。
出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ５４に流れる電流がＰ型トランジスタ５２に流れる電流よりも小さくなってノードＮ５２の電位Ｖ５２が上昇し、Ｎ型トランジスタ５７に流れる電流が増加して出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ５４に流れる電流がＰ型トランジスタ５２に流れる電流よりも大きくなってノードＮ５２の電位Ｖ５２が低下し、Ｎ型トランジスタ５７に流れる電流が減少して出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩになる。
図４に戻って、駆動回路３１，３２の入力ノードＮ４５，Ｎ５５は共に階調電位Ｖ１ｄを受け、それらの出力ノードＮ４６，Ｎ５６はそれぞれスイッチＳ１，Ｓ２の一方端子に接続される。スイッチＳ１，Ｓ２の他方端子は、共に電流増幅回路３０．１の出力ノードに接続される。スイッチＳ１，Ｓ２は、それぞれスイッチＳ３，Ｓ４と同時にオン／オフされる。他の電流増幅回路３０．２〜３０．６４も電流増幅回路３０．１と同じ構成である。
後述するが、階調電位Ｖ１ｄ〜Ｖ６４ｄのうちのいずれかの電位をデータ線６に印加する前に、データ線６は高電位ＶＨおよび低電位ＶＬの中間の電位ＶＰＣ＝（ＶＨ＋ＶＬ）／２にプリチャージされる。プリチャージ電位ＶＰＣは、Ｖ３２ｄとＶ３３ｄの間の電位である。
ノードＮ３０，Ｎ３１にそれぞれ高電位ＶＨおよび低電位ＶＬが印加される期間は、電流増幅回路３０．１〜３０．３２のスイッチＳ２，Ｓ４がオン状態にされ、電流増幅回路３０．１〜３０．３２の出力ノードがそれぞれ階調電位Ｖ１ｄ〜Ｖ３２ｄに引下げられるとともに、電流増幅回路３０．３３〜３０．６４のスイッチＳ１，Ｓ３がオン状態にされ、電流増幅回路３０．３３〜３０．６４の出力ノードがそれぞれ階調電位Ｖ３３ｄ〜Ｖ５３ｄに引上げられる。この場合、Ｖ６４ｄ＞ＶＰＣ＞Ｖ１ｄになっている。
ノードＮ３０，Ｎ３１にそれぞれ低電位ＶＬおよび高電位ＶＨが印加される期間は、電流増幅回路３０．１〜３０．３２のスイッチＳ１，Ｓ３がオン状態にされ、電流増幅回路３０．１〜３０．３２の出力ノードがそれぞれ階調電位Ｖ１ｄ〜Ｖ３２ｄに引上げられるとともに、電流増幅回路３０．３３〜３０．６４のスイッチＳ２，Ｓ４がオン状態にされ、電流増幅回路３０．３３〜３０．６４の出力ノードがそれぞれ階調電位Ｖ３３ｄ〜Ｖ６４ｄに引下げられる。この場合、Ｖ６４ｄ＜ＶＰＣ＜Ｖ１ｄになっている。
図７は、図３に示したイコライザ＋プリチャージ回路２６の構成を示す回路図である。図７において、イコライザ＋プリチャージ回路２６は、各データ線６に対して設けられたスイッチＳ５と、各隣接する２つのデータ線６に対応して設けられたスイッチＳ６とを含む。スイッチＳ５の一方端子はプリチャージ電位ＶＰＣ＝（ＶＨ＋ＶＬ）／２を受け、その他方端子は対応のデータ線６に接続される。プリチャージ電位ＶＰＣは、外部から導入してもよいし、内部で生成してもよい。スイッチＳ５は、プリチャージ信号φＰＣが活性化レベルの「Ｈ」レベルにされたことに応じてオン状態にされる。スイッチＳ５がオン状態にされると、各データ線６はプリチャージ電位ＶＰＣにされる。スイッチＳ６は、２つのデータ線６間に接続され、イコライズ信号φＥＱが活性化レベルの「Ｈ」レベルにされたことに応じてオン状態にされる。スイッチＳ６がオン状態にされると、ｎ本（但し、ｎは２以上の整数である）のデータ線６の電位ＶＧ１〜ＶＧｎは平均化される。
図８は、図１〜図７に示したカラー液晶表示装置の動作を示すタイムチャートである。図８において、初期状態では、イコライズ信号φＥＱおよびプリチャージ信号φＰＣは非活性化レベルの「Ｌ」レベルにされており、スイッチＳ１〜Ｓ６はオフ状態にされている。このとき、ｎ本のデータ線６の電位ＶＧ１〜ＶＧｎの各々は、前のサイクルで書込まれた電位になっており、Ｖ１ｄ〜Ｖ６４ｄのうちのいずれかの電位になっている。また、走査線４の電位ＶＳは「Ｌ」レベルにされており、Ｎ型トランジスタ１１は非導通状態にされている。
まず時刻ｔ０において、イコライズ信号φＥＱが活性化レベルの「Ｈ」レベルにされると、各スイッチＳ６がオン状態にされてｎ本のデータ線６が互いに短絡される。これにより、ｎ本のデータ線６の電位ＶＧ１〜ＶＧｎが平均化される。このときの各データ線６の電位は、時刻ｔ０におけるｎ本のデータ線６の電位ＶＧ１〜ＶＧｎによって決まり、一定値にはならない。時刻ｔ１において、イコライズ信号φＥＱが非活性化レベルの「Ｌ」レベルにされると、各スイッチＳ６がオフ状態にされてｎ本のデータ線６は互いに電気的に切離される。
次に、時刻ｔ２において、プリチャージ信号φＰＣが活性化レベルの「Ｈ」レベルにされると、各スイッチＳ５がオン状態にされて各データ線６がプリチャージ電位ＶＰＣにされる。時刻ｔ３において、プリチャージ信号φＰ１が活性化レベルの「Ｌ」レベルにされると、各スイッチＳ５がオフ状態にされてｎ本のデータ線６は互いに電気的に切離される。
次に、時刻ｔ４において、たとえばノードＮ３０，Ｎ３１にそれぞれ高電位ＶＨおよび低電位ＶＬが印加され、電流増幅回路３０．３３〜３０．６４のスイッチＳ１，Ｓ３がオン状態にされるとともに電流増幅回路３０．１〜３０．３２のスイッチＳ２，Ｓ４がオン状態にされ、ｎ本のデータ線６の電位ＶＧ１〜ＶＧｎの各々が、マルチプレクサ２５によって接続された駆動回路３１または３２の出力電位に向かって変化する。
このとき、電流増幅回路３０．３３〜３０．６４のうちのいずれかに接続されたデータ線６はプッシュ型駆動回路３１のＰ型トランジスタ４６によって迅速に充電され、電流増幅回路３０．１〜３０．３２のうちのいずれかに接続されたデータ線６はプル型駆動回路３２のＮ型トランジスタ５７によって迅速に放電される。
次に時刻ｔ５において、１本の走査線４の電位ＶＳが選択レベルの「Ｈ」レベルに立上げられる。これにより、図７の各Ｎ型トランジスタ１１が導通し、各データ線６の電位ＶＧがＮ型トランジスタ１１を介して液晶セル２に与えられる。走査線４の電位ＶＧが「Ｌ」レベルに立下げられると、Ｎ型トランジスタ１１が非導通になり、液晶セル２の電極間電圧はキャパシタ１２によって保持される。液晶セル２は、その電極間電圧に応じた値の光透過率を示す。
この実施の形態１では、電流増幅回路３０．１〜３０．６４の各々にプッシュ型駆動回路３１、プル型駆動回路３２およびスイッチＳ１，Ｓ２を設けておき、プリチャージ電位ＶＰＣよりも高い電位を出力する電流増幅回路（図４では３０．３３〜３０．６４）ではスイッチＳ１をオン状態にしてプッシュ型駆動回路３１のみを使用し、プリチャージ電位ＶＰＣよりも低い電位を出力する電流増幅回路（図４では３０．１〜３０．３２）ではスイッチＳ２をオン状態にしてプル型駆動回路３２のみを使用する。また、データ線６に接続されない駆動回路３１，３２では、スイッチＳ３，Ｓ４がオフ状態にされて電源電位ＶＤＤの供給が停止される。したがって、電流増幅回路３０．１〜３０．６４における貫通電流を最小限に抑えることができ、消費電力の低減化を図ることができる。
なお、電界効果トランジスタ１１．４１〜４４，４６，５２〜５５，５７の各々は、ＭＯＳトランジスタであってもよいし、薄膜トランジスタ（ＴＦＴ）でもよい。薄膜トランジスタは、ポリシリコン薄膜、アモルファスシリコン薄膜などのどのような半導体薄膜で形成されたものでもよいし、樹脂基板、ガラス基板などのどのような絶縁基板上に形成されたものでもよい。
また図９は、実施の形態１の変更例によるカラー液晶表示装置の階調電位発生回路の構成を示す回路図であって、図４と対比される図である。図９において、この階調電位発生回路は、２組のラダー抵抗回路６０，６１と６４の電流増幅回路６３．１〜６３．６４とを含む。ラダー抵抗回路６０は、ノードＮ６１とＮ６０の間に直列接続された抵抗素子Ｒ１〜Ｒ６５を含む。ノードＮ６０，Ｎ６１には、それぞれ高電位ＶＨおよび低電位ＶＬが常時印加される。ラダー抵抗回路６０により、６４の階調電位Ｖ１ａ〜Ｖ６４ａ（Ｖ６４ａ＞Ｖ１ａ）が生成される。ラダー抵抗回路は、ノードＮ６３とＮ６２の間に直列接続された抵抗素子Ｒ１〜Ｒ６５を含む。ノードＮ６２，Ｎ６３には、それぞれ低電位ＶＬおよび高電位ＶＨが常時印加される。ラダー抵抗回路６１により、６４の階調電位Ｖ１ｂ〜Ｖ６４ｂ（Ｖ６４ｂ＜Ｖ１ｂ）が生成される。
電流増幅回路６３．１〜６３．６４の各々は、図４〜図６で示したプッシュ型駆動回路３１、プル型駆動回路３２およびスイッチＳ１，Ｓ２を含む。電流増幅回路６３．３３〜６３．６４のプッシュ型駆動回路３１の入力ノードはそれぞれラダー抵抗回路６０の出力電位Ｖ３３ａ〜Ｖ６４ａを受け、電流増幅回路６３．１〜６３．３２のプル型駆動回路３２の入力ノードはラダー抵抗回路６０の出力電位Ｖ１ａ〜Ｖ３２ａを受ける。電流増幅回路６３．３３〜６３．６４のプル型駆動回路３２の入力ノードはそれぞれラダー抵抗回路６１の出力電位Ｖ３３ｂ〜Ｖ６４ｂを受け、電流増幅回路６３．１〜６３．３２のプッシュ型駆動回路３１の入力ノードはラダー抵抗回路６１の出力電位Ｖ１ｂ〜Ｖ３２ｂを受ける。各プッシュ型駆動回路３１の出力ノードはスイッチＳ１を介して対応の電流増幅回路の出力ノードに接続され、各プル型駆動回路３２の出力ノードはスイッチＳ２を介して対応の電流増幅回路の出力ノードに接続される。
スイッチＳ１〜Ｓ４は、図４〜図６で説明したタイミングで動作する。あるサイクルでは、図９に示すように、電流増幅回路６３．３３〜６３．６４のスイッチＳ１，Ｓ３がオン状態にされるとともに電流増幅回路６３．１〜６３．３２のスイッチＳ２，Ｓ４がオン状態にされ、Ｖ６４ｄ＞ＶＰＣ＞Ｖ１ｄとなる。次のサイクルでは、電流増幅回路６３．３３〜６３．６４のスイッチＳ２，Ｓ４がオン状態にされるとともに電流増幅回路６３．１〜６３．３２のスイッチＳ１，Ｓ３がオン状態にされ、Ｖ１ｄ＞ＶＰＣ＞Ｖ６４ｄとなる。この変更例でも、実施の形態１と同じ効果が得られる。
図１０は、この実施の形態１の変更例による画像表示装置の要部を示す回路図であって、図２と対比される図である。図１０において、この変更例は、図２の液晶セル２をＰ型トランジスタ６５およびＥＬ（エレクトロルミネッセンス）素子６６で置換したものである。Ｐ型トランジスタ６５およびＥＬ素子６６は電源電位ＶＤＤのラインと共通電位線５との間に直列接続され、Ｐ型トランジスタ６５のゲートはＮ型トランジスタ１１およびキャパシタ１１の間のノードＮ１１に接続される。ノードＮ１１に階調電位が与えられると、Ｐ型トランジスタ６５にはその階調電位に応じた値の電流が流れ、その電流値に応じた光強度でＥＬ素子６６が発光する。ＥＬ素子６６では、液晶セル２のように印加電圧の極性を切換える必要がない。したがって、図４の階調電位発生回路２４では、ノードＮ３０，Ｎ３１はそれぞれ高電位ＶＨおよび低電位ＶＬに固定され、電流増幅回路３０．１〜３０．３２のプル型駆動回路３２のみを含み、電流増幅回路３０．３３〜３０．６４はプッシュ型駆動回路３１のみを含む。この変更例でも、実施の形態１と同じ効果が得られる。
［実施の形態２］
図５のプッシュ型駆動回路３１では、出力電位ＶＯが差動増幅回路４０に直接フィードバックされており、かつ負荷容量が大きいので、発振現象が生じてしまうという問題があった。この実施の形態２では、この問題の解決が図られる。
図１１は、この発明の実施の形態２によるプッシュ型駆動回路７０の構成を示す回路図である。図１１において、このプッシュ型駆動回路７０は、図５のプッシュ型駆動回路３１のＰ型トランジスタ４６をＰ型トランジスタ７１、Ｎ型トランジスタ７２，７３および定電流回路７４で置換したものである。なお、図面および説明の簡単化のため、これ以降、駆動回路に電源供給を行うためのスイッチＳ３，Ｓ４は省略されている。
Ｐ型トランジスタ７１、Ｎ型トランジスタ７２および定電流回路７４は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ７１のゲートは、差動増幅回路４０の出力ノードＮ４１の電位Ｖ４１を受ける。Ｎ型トランジスタ７２のゲートは、そのドレインに接続される。Ｎ型トランジスタ７２は、ダイオード素子を構成する。Ｎ型トランジスタ７２のソース（ノードＮ７２）の電位ＶＭは、Ｎ型トランジスタ４４のゲートに与えられる。定電流回路７４は、ノードＮ７２から接地電位ＧＮＤのラインに所定値の定電流Ｉ３を流出させる。Ｎ型トランジスタ７３は、電源電位ＶＤＤのラインと出力ノードＮ４６との間に接続され、そのゲートはトランジスタ７１と７２の間のノードＮ７１の電位ＶＣを受ける。
次に、この駆動回路７０の動作について説明する。この駆動回路７０では、差動増幅回路４０の動作により、ノードＮ７２の電位ＶＭは入力ノードＮ４５の電位ＶＩに等しくなる。すなわち、Ｎ型トランジスタ４４とＰ型トランジスタ４２は直列接続され、Ｐ型トランジスタ４１と４２はカレントミラー回路を構成しているので、Ｐ型トランジスタ４１にはモニタ電位ＶＭに応じた値の電流が流れる。
モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも大きくなってノードＮ４１の電位Ｖ４１が上昇する。これにより、Ｐ型トランジスタ７１に流れる電流が小さくなってモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも小さくなってノードＮ４１の電位Ｖ４１が低下する。これにより、Ｐ型トランジスタ７１に流れる電流が大きくなってモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩになる。
定電流回路７４の電流Ｉ３は小さな値に設定されているので、ノードＮ７１の電位ＶＣはＶＣ＝ＶＭ＋ＶＴＮとなる。ここで、ＶＴＮはＮ型トランジスタのしきい値電圧である。また、Ｎ型トランジスタ７３の電流駆動能力を定電流回路４７の電流駆動能力よりも十分に大きくすると、Ｎ型トランジスタ７３がソースフォロワ動作をし、出力ノードＮ４６の電位ＶＯはＶＯ＝ＶＣ−ＶＴＮ＝ＶＭ＝ＶＩとなる。したがって、入力電位ＶＩと等しい出力電位ＶＯが得られる。
この実施の形態２では、差動増幅回路４０へのフィードバックループの容量がＮ型トランジスタ４４，７２，７３のゲート容量になるので、差動増幅回路４０に負荷容量が直接接続される図５の駆動回路３１に比べ、差動増幅回路４０へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路７０において発振現象が生じることはない。
また、図１２Ａ〜１２Ｃの各々は、図１１に示した定電流回路７４の構成を例示する回路図である。図１２Ａでは、定電流回路７４は、抵抗素子７５およびＮ型トランジスタ７６，７７を含む。抵抗素子７５およびＮ型トランジスタ７６は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ７７はノードＮ７２と接地電位ＧＮＤのラインとの間に接続される。Ｎ型トランジスタ７６，７７のゲートは、共にＮ型トランジスタ７６のドレインに接続される。Ｎ型トランジスタ７６と７７は、カレントミラー回路を構成する。抵抗素子７５およびＮ型トランジスタ７６には、抵抗素子７５の抵抗値に応じた値の一定電流が流れる。Ｎ型トランジスタ７７には、Ｎ型トランジスタ７６に流れる電流に応じた値の一定電流Ｉ３が流れる。
図１２Ｂでは、定電流回路７４はＮ型トランジスタ７８を含む。Ｎ型トランジスタ７８は、ノードＮ７２と接地電位ＧＮＤのラインとの間に接続され、そのゲートは一定のバイアス電位ＶＢＮを受ける。バイアス電位ＶＢＮは、Ｎ型トランジスタ７８が飽和領域で動作するような所定のレベルに設定される。これにより、Ｎ型トランジスタ７８には、一定の電流Ｉ３が流れる。
図１２Ｃでは、定電流回路７４は、デプレッション型のＮ型トランジスタ７９を含む。Ｎ型トランジスタ７９は、ノードＮ７２と接地電位ＧＮＤとのラインとの間に接続され、そのゲートは接地電位ＧＮＤのラインに接続される。Ｎ型トランジスタ７９は、ゲート−ソース間電圧が０Ｖのときでも一定の電流Ｉ３を流すように形成されている。また、ノードＮ７２と接地電位ＧＮＤのラインとの間に接続された抵抗素子で定電流回路７４を構成してもよい。定電流回路４５，４７の各々を、定電流回路７４と同じ構成にしてもよい。
また、図１３の駆動回路８０では、Ｐ型トランジスタ４１，４２のソースとＰ型トランジスタ７１のソースとＮ型トランジスタ７３のドレインとにそれぞれ互いに異なる電源電位Ｖ１，Ｖ２，Ｖ３が与えられる。また、定電流回路４５，７４，４７の低電位側端子がそれぞれ互いに異なる電源電位Ｖ４，Ｖ５，Ｖ６に接続される。この変更例でも、図１１の駆動回路７０と同じ効果が得られる。
また、図１４の駆動回路８１は、図１１の駆動回路７０の差動増幅回路４０を差動増幅回路８２で置換したものである。差動増幅回路８２は、差動増幅回路４０のＰ型トランジスタ４１，４２をそれぞれ抵抗素子８３，８４で置換したものである。抵抗素子８３，８４は、それぞれ電源電位ＶＤＤのラインとノードＮ４１，Ｎ４２との間に接続される。
Ｎ型トランジスタ４３に流れる電流とＮ型トランジスタ４４に流れる電流との合計は、定電流回路４５に流れる電流Ｉ１に等しくなる。モニタ電位ＶＭが入力電位ＶＩに等しい場合は、Ｎ型トランジスタ４３に流れる電流とＮ型トランジスタ４４に流れる電流とが等しくなっている。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、Ｎ型トランジスタ４４の電流が増加するとともにＮ型トランジスタ４３の電流が減少し、ノードＮ４１の電位Ｖ４１が上昇してＰ型トランジスタ７１の電流が減少し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、Ｎ型トランジスタ４４の電流が減少するとともにＮ型トランジスタ４３の電流が増加し、ノードＮ４１の電位Ｖ４１が低下してＰ型トランジスタ７１の電流が増加し、モニタ電位ＶＭが上昇する。したがって、モニタ電位ＶＭは入力電位ＶＩと同じレベルに保持され、ＶＯ＝ＶＩとなる。この変更例でも、図１１の駆動回路７０と同じ効果が得られる。
［実施の形態３］
図１５は、この発明の実施の形態３によるプッシュ型駆動回路８５の構成を示す回路図である。図１５において、この駆動回路８５は、図１１の駆動回路８０の差動増幅回路４０を図６の差動増幅回路５０で置換し、さらにＰ型トランジスタ７１および定電流回路７４を定電流回路８６およびＮ型トランジスタ８７でそれぞれ置換したものである。定電流回路８６は、電源電位ＶＤＤのラインとノードＮ７１との間に接続され、電源電位ＶＤＤのラインからノードＮ７１に所定値の定電流Ｉ３を流入させる。Ｎ型トランジスタ８７は、ノードＮ７２と接地電位ＧＮＤのラインとの間に接続され、そのゲートは差動増幅回路５０の出力ノードＮ５２の電位Ｖ５２を受ける。
次に、この駆動回路８５の動作について説明する。この駆動回路８５では、差動増幅回路５０の動作により、モニタ電位ＶＭは入力電位ＶＩに等しくなる。すなわち、Ｐ型トランジスタ５３とＮ型トランジスタ５５は直列接続され、Ｎ型トランジスタ５４と５５はカレントミラー回路を構成しているので、Ｎ型トランジスタ５４にはモニタ電位ＶＭに応じた値の電流が流れる。
モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ５４に流れる電流がＰ型トランジスタ５２に流れる電流よりも小さくなってノードＮ５２の電位Ｖ５２が上昇する。これにより、Ｎ型トランジスタ８７に流れる電流が大きくなってモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ５４に流れる電流がＰ型トランジスタ５２に流れる電流よりも大きくなってノードＮ５２の電位Ｖ５２が低下する。これにより、Ｎ型トランジスタ８７に流れる電流が小さくなってモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩになる。
定電流回路８６の電流Ｉ３は十分に小さい値に設定されているので、ノードＮ７１の電位ＶＣはＶＣ＝ＶＭ＋ＶＴＮとなる。また、Ｎ型トランジスタ７３の電流駆動能力を定電流回路４７の電流駆動能力よりも十分に大きくすると、Ｎ型トランジスタ７３がソースフォロワ動作をし、出力ノードＮ４６の電位ＶＯはＶＯ＝ＶＣ−ＶＴＮ＝ＶＭ＝ＶＩとなる。したがって、入力電位ＶＩに等しいレベルの出力電位ＶＯが得られる。
この実施の形態３では、差動増幅回路５０へのフィードバックループの容量がトランジスタ５３，７２，７３のゲート容量になるので、負荷容量が差動増幅回路４０に直接接続されている図５の駆動回路３１に比べ、差動増幅回路５０へのフィードバックループの容量が十分小さくなる。したがって、駆動回路８５において発振現象が生じることはない。
また、図１６Ａ〜１６Ｃの各々は、図１５に示した定電流回路８６の構成を例示する回路図である。図１６Ａでは、定電流回路８６は、Ｐ型トランジスタ８８，８９および抵抗素子９０を含む。Ｐ型トランジスタ８８および抵抗素子９０は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ８９は電源電位ＶＤＤのラインとノードＮ７１との間に接続される。Ｐ型トランジスタ８８，８９のゲートは、共にＰ型トランジスタ８８のドレインに接続される。Ｐ型トランジスタ８８と８９は、カレントミラー回路を構成する。Ｐ型トランジスタ８８および抵抗素子８９には、抵抗素子９０の抵抗値に応じた値の一定電流が流れる。Ｐ型トランジスタ８９には、Ｐ型トランジスタ８８に流れる電流に応じた値の一定電流Ｉ３が流れる。
図１６Ｂでは、定電流回路８６はＰ型トランジスタ９１を含む。Ｐ型トランジスタ９１は、電源電位ＶＤＤのラインとノードＮ７１との間に接続され、そのゲートは一定のバイアス電位ＶＢＰを受ける。バイアス電位ＶＢＰは、Ｐ型トランジスタ９１が飽和領域で動作するような所定のレベルに設定される。これにより、Ｐ型トランジスタ９１には、一定電流Ｉ３が流れる。
図１６Ｃでは、定電流回路８６は、デプレッション型のＰ型トランジスタ９２を含む。Ｐ型トランジスタ９２は、電源電位ＶＤＤのラインとノードＮ７１との間に接続され、そのゲートが電源電位ＶＤＤのラインに接続される。Ｐ型トランジスタ９２は、ゲートーソース間電圧が０Ｖのときにも一定電流Ｉ３を流すように形成されている。また、電源電位ＶＤＤのラインとノードＮ７１との間に接続された抵抗素子で定電流回路８６を構成してもよい。定電流回路５１を、定電流回路８６と同じ構成にしてもよい。
また、図１７の駆動回路９５は、図１５の駆動回路８５の差動増幅回路５０を差動増幅回路９６で置換したものである。差動増幅回路９６は、差動増幅回路５０のＮ型トランジスタ５４，５５を抵抗素子９７，９８で置換したものである。抵抗素子９７，９８は、それぞれノードＮ５２，Ｎ５３と接地電位ＧＮＤのラインとの間に接続される。Ｐ型トランジスタ５２に流れる電流とＰ型トランジスタ５３に流れる電流との合計は、定電流回路５１に流れる電流Ｉ１に等しくなる。モニタ電位ＶＭが入力電位ＶＩに等しい場合は、Ｐ型トランジスタ５２の電流とＰ型トランジスタ５３の電流とは等しくなっている。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、Ｐ型トランジスタ５３の電流が減少するとともにＰ型トランジスタ５２の電流が増加し、ノードＮ５２の電位Ｖ５２が上昇してＮ型トランジスタ８７の電流が増加し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、Ｐ型トランジスタ５３の電流が増加するとともにＰ型トランジスタ５２の電流が減少し、ノードＮ５２の電位Ｖ５２が低下してＮ型トランジスタ８７の電流が減少し、モニタ電位ＶＭが上昇する。したがって、モニタ電位ＶＭは入力電位ＶＩに保持され、ＶＯ＝ＶＩとなる。この変更例でも、図１５の駆動回路８５と同じ効果が得られる。
また、図１８の駆動回路１００は、図１５の駆動回路８５の差動増幅回路５０を図５の差動増幅回路４０で置換したものである。Ｎ型トランジスタ８７のゲートはノードＮ４１の電位Ｖ４１を受け、Ｎ型トランジスタ４４のゲートはモニタ電位ＶＭを受ける。モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも大きくなってノードＮ４１の電位Ｖ４１が上昇し、Ｎ型トランジスタ８７の電流が増加してモニタ電位ＶＭは低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも小さくなってノードＮ４１の電位Ｖ４１が低下し、Ｎ型トランジスタ８７の電流が減少してモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図１５の駆動回路８５と同じ効果が得られる。
［実施の形態４］
図１９は、この発明の実施の形態４によるプル型駆動回路１０５の構成を示す回路図であって、図６と対比される図である。図１９において、この駆動回路１０５は、図６の駆動回路３２のＮ型トランジスタ５７をＰ型トランジスタ１０６〜１０８および定電流回路１０９で置換したものである。なお、上述の通り、電源供給用のスイッチＳ４は、図面および説明の簡単化のため省略されている。
Ｐ型トランジスタ１０６，１０７および定電流回路１０９は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ１０６のゲートは、ノードＮ５２の電位Ｖ５２を受ける。Ｐ型トランジスタ５３のゲートは、Ｐ型トランジスタ１０６と１０７の間のノードＮ１０６の電位ＶＭを受ける。Ｐ型トランジスタ１０７のゲートは、そのドレイン（ノードＮ１０７）に接続される。Ｐ型トランジスタ１０７は、ダイオード素子を構成する。定電流回路１０９は、ノードＮ１０７から接地電位ＧＮＤのラインに所定値の定電流Ｉ３を流出させる。Ｐ型トランジスタ１０８は、出力ノードＮ５６と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ１０７の電位ＶＣを受ける。
モニタ電位ＶＭは、差動増幅回路５０の動作によって入力電位ＶＩに保持される。すなわち、モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ５４の電流がＰ型トランジスタ５２の電流よりも小さくなってノードＮ５２の電位Ｖ５２が上昇し、Ｐ型トランジスタ１０６を流れる電流が減少してモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ５４の電流がＰ型トランジスタ５２の電流よりも大きくなってノードＮ５２の電位Ｖ５２が低下し、Ｐ型トランジスタ１０６を流れる電流が増加してモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなる。
定電流回路１０９の定電流Ｉ３に比べてＰ型トランジスタ１０７の電流駆動能力を十分に大きくすると、ノードＮ１０７の電位ＶＣはＶＣ＝ＶＭ−｜ＶＴＰ｜となる。ここで、ＶＴＰはＰ型トランジスタのしきい値電圧である。定電流回路５６の定電流Ｉ２に比べてＰ型トランジスタ１０８の電流駆動能力を十分に大きくすると、出力電位ＶＯはＶＯ＝ＶＣ＋｜ＶＴＰ｜＝ＶＭ−｜ＶＴＭ｜＋｜ＶＴＰ｜＝ＶＭ＝ＶＩとなる。
この実施の形態４では、差動増幅回路５０へのフィードバックループの容量がトランジスタ５３，１０７，１０８のゲート容量になるので、負荷容量が差動増幅回路５０に直接接続されていた図６の駆動回路３２に比べ、差動増幅回路５０へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路１０５において発振現象が生じることはない。
図２０の駆動回路１１０は、図１９の駆動回路１０５のＰ型トランジスタ１０６および定電流回路１０９をそれぞれ定電流回路１１１およびＮ型トランジスタ１１２で置換したものである。定電流回路１１１は、電源電位ＶＤＤのラインからノードＮ１０６に所定値の定電流Ｉ３を流入させる。Ｎ型トランジスタ１１２は、ノードＮ１０７と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ５２の電位Ｖ５２を受ける。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、ノードＮ５２の電位Ｖ５２が上昇してＮ型トランジスタ１１２に流れる電流が増加し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、ノードＮ５２の電位Ｖ５２が低下してＮ型トランジスタ１１２に流れる電流が減少し、モニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図１９の駆動回路１０５と同じ効果が得られる。
図２１の駆動回路１１５は、図１９の駆動回路１０５の差動増幅回路５０を図５の差動増幅回路４０で置換したものである。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、ノードＮ４１の電位Ｖ４１が上昇してＰ型トランジスタ１０６に流れる電流が減少し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、ノードＮ４１の電位Ｖ４１が低下してＰ型トランジスタ１０６に流れる電流が増加し、モニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図１９の駆動回路１０５と同じ効果が得られる。
［実施の形態５］
図２２は、この発明の実施の形態５によるプッシュプル型駆動回路１２０の構成を示す回路図である。図２２において、この駆動回路１２０は、図１１のプッシュ型駆動回路７０と図２０のプル型駆動回路１１０とを組合せたものである。プッシュ型駆動回路７０の入力ノードＮ４５とプル型駆動回路１１０の入力ノードが互いに接続され、プッシュ型駆動回路７０の出力ノードＮ４６とプル型駆動回路１１０の出力ノードとが互いに接続される。
出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ７３のゲート−ソース間電圧がＮ型トランジスタ７３のしきい値電圧ＶＴＮよりも小さくなってＮ型トランジスタ７３が非導通になるとともに、Ｐ型トランジスタ１０８のソース−ゲート間電圧がＰ型トランジスタ１０８のしきい値電圧ＶＴＰの絶対値よりも大きくなってＰ型トランジスタ１０８が導通し、出力電位ＶＯが低下する。
出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ１０８のソース−ゲート間電圧がＰ型トランジスタ１０８のしきい値電圧ＶＴＰの絶対値よりも小さくなってＰ型トランジスタ１０８が非導通になるとともに、Ｎ型トランジスタ７３のゲート−ソース間電圧がＮ型トランジスタ７３のしきい値電圧ＶＴＮよりも大きくなってＮ型トランジスタ７３が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
この駆動回路１２０は、図４および図５のプッシュ型駆動回路３１またはプル型駆動回路３２として用いられる。駆動回路１２０がプッシュ型駆動回路３１として用いられる場合は、放電用のＰ型トランジスタ１０８の電流駆動能力は充電用のＮ型トランジスタ７３の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１２０がプル型駆動回路３２として用いられる場合は、充電用のＮ型トランジスタ７３の電流駆動能力は放電用のＰ型トランジスタ１０８の電流駆動能力に比べて十分に小さなレベルに設定される。したがって、駆動回路３１，３２における貫通電流を小さくすることができ、消費電力の低減化を図ることができる。
この実施の形態５では、実施の形態２と同じ効果が得られる他、消費電力の低減化を図ることができる。
以下、種々の変更例について説明する。図２３のプッシュプル型駆動回路１２５は、図１５のプッシュ型駆動回路８５と図２１のプル型駆動回路１１５とを組合せたものである。プッシュ型駆動回路８５の入力ノードＮ４５とプル型駆動回路１１５の入力ノードとは互いに接続され、プッシュ型駆動回路８５の出力ノードＮ４６とプル型駆動回路１１５の出力ノードとは互いに接続される。この変更例でも、図２２の駆動回路１２０と同じ効果が得られる。
図２４のプッシュプル型駆動回路１３０は、図１１のプッシュ型駆動回路７０と図２１のプル型駆動回路１１５とを組合せたものである。図２５のプッシュプル型駆動回路１３１は、図１５のプッシュ型駆動回路８５と図２０のプル型駆動回路１１０とを組合せたものである。これらの変更例でも、図２２の駆動回路１２０と同じ効果が得られる。なお、プッシュプル型駆動回路１２０，１２５，１３０，１３１のいずれにおいても、定電流回路４７，５６のいずれか一方、あるいは両方を省略することも可能である。
［実施の形態６］
図２６は、この発明の実施の形態６によるプッシュプル型駆動回路１３５の構成を示す回路図である。図２６を参照して、この駆動回路１３５は、図１１のプッシュ型駆動回路７０にＰ型トランジスタ１３６，１３７を追加したものである。Ｐ型トランジスタ１３６および定電流回路７４はノードＮ７２と接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ１３６のゲートはそのドレイン（ノードＮ１３６）に接続される。Ｐ型トランジスタ１３６はダイオード素子を構成する。Ｐ型トランジスタ１３７は、出力ノードＮ４６と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ１３６の電位ＶＣ１を受ける。
差動増幅回路４０の動作により、ノードＮ７２の電位ＶＭはＶＭ＝ＶＩになる。したがって、ノードＮ７１の電位ＶＣはＶＣ＝ＶＩ＋ＶＴＮになり、ノードＮ１３６の電位ＶＣ１はＶＣ１＝ＶＩ−｜ＶＴＰ｜になる。出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ７３が非導通になるとともにＰ型トランジスタ１３７が導通する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ１３７が非導通になるとともにＮ型トランジスタ７３が導通する。したがって、ＶＯ＝ＶＩになる。
この実施の形態６では、実施の形態５と同じ効果が得られる他、差動増幅回路を１つにしたので、レイアウト面積が小さくて済む。
なお、定電流回路４７は省略することも可能である。
［実施の形態７］
図２７は、この発明の実施の形態７によるプッシュプル型駆動回路１４０の構成を示す回路図である。図２７を参照して、この駆動回路１４０は、図２０のプル型駆動回路１１０にＮ型トランジスタ１４１，１４２を追加したものである。定電流回路１１１およびＮ型トランジスタ１４１は電源電位ＶＤＤのラインとノードＮ１０６との間に直列接続され、Ｎ型トランジスタ１４１のゲートはそのドレイン（ノードＮ１１１）に接続される。Ｎ型トランジスタ１４１は、ダイオード素子を構成する。Ｎ型トランジスタ１４２は、電源電位ＶＤＤのラインと出力ノードＮ５６との間に接続され、そのゲートはノードＮ１１１の電位ＶＣ１を受ける。
差動増幅回路５０の動作により、ノードＮ１０６の電位ＶＭはＶＭ＝ＶＩになる。したがって、ノードＮ１１１の電位ＶＣ１はＶＣ１＝ＶＩ＋ＶＴＮになり、ノードＮ１０７の電位ＶＣはＶＣ＝ＶＩ−｜ＶＴＰ｜になる。出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ１４２が非導通になるとともに、Ｐ型トランジスタ１０８が導通する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ１０８が非導通になるとともにＮ型トランジスタ１４２が導通する。したがって、ＶＯ＝ＶＩになる。
この実施の形態７でも、実施の形態６と同じ効果が得られる。
なお、定電流回路５６は省略することも可能である。
［実施の形態８］
図２８は、この発明の実施の形態８によるプッシュ型駆動回路１５０の構成を示す回路図である。図２８において、この駆動回路１５０は、レベルシフト回路１５１、プルアップ回路１５５および定電流回路１５８を含む。
レベルシフト回路１５１は、電源電位Ｖ１１（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された定電流回路１５２、Ｎ型トランジスタ１５３およびＰ型トランジスタ１５４を含む。Ｎ型トランジスタ１５３のゲートは、そのドレイン（ノードＮ１５２）に接続されている。Ｎ型トランジスタ１５３は、ダイオード素子を構成する。Ｐ型トランジスタ１５４のゲートは、入力ノードＮ４５の電位ＶＩを受ける。定電流回路１５２の電流駆動能力は、トランジスタ１５３，１５４の電流駆動能力よりも十分に小さなレベルに設定されている。
Ｐ型トランジスタ１５４のソース（ノードＮ１５３）の電位Ｖ１５３はＶ１５３＝ＶＩ＋｜ＶＴＰ｜となり、Ｎ型トランジスタ１５３のドレイン（ノードＮ１５２）の電位Ｖ１５２はＶ１５２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。したがって、レベルシフト回路１５１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ１５２を出力する。
プルアップ回路１５５は、電源電位Ｖ１２（１５Ｖ）のノードと出力ノードＮ４６との間に直列接続されたＮ型トランジスタ１５６およびＰ型トランジスタ１５７を含む。定電流回路１５８は、出力ノードＮ４６と接地電位ＧＮＤのラインとの間に接続される。Ｎ型トランジスタ１５６のゲートは、レベルシフト回路１５１の出力電位Ｖ１５２を受ける。Ｐ型トランジスタ１５７のゲートは、そのドレインに接続されている。Ｐ型トランジスタ１５７は、ダイオード素子を構成する。Ｎ型トランジスタ１５６は飽和領域で動作するように電源電位Ｖ１２が設定されているので、Ｎ型トランジスタ１５６はいわゆるソースフォロア動作を行なう。定電流回路１５８の電流駆動能力は、トランジスタ１５６，１５７の電流駆動能力よりも十分に小さなレベルに設定されている。
Ｎ型トランジスタ１５６のソース（ノードＮ１５６）の電位Ｖ１５６はＶ１５６＝Ｖ１５２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜となる。出力ノードＮ４６の電位ＶＯは、ＶＯ＝Ｖ１５６−｜ＶＴＰ｜＝ＶＩとなる。
この実施の形態８では、出力電位ＶＯを全くフィードバックしないので、駆動回路１５０において発振現象が生じることがない。
［実施の形態９］
図２９は、この発明の実施の形態９によるプル型駆動回路１６０の構成を示す回路図である。図２９において、この駆動回路１６０は、レベルシフト回路１６１、定電流回路１６５およびプルダウン回路１６６を含む。
レベルシフト回路１６１は、電源電位Ｖ１３（５Ｖ）のノードと電源電位Ｖ１４（−１０Ｖ）のノードとの間に直列接続されたＮ型トランジスタ１６２、Ｐ型トランジスタ１６３および定電流回路１６４を含む。Ｎ型トランジスタ１６２のゲートは、入力ノードＮ５５の電位を受ける。Ｐ型トランジスタ１６３のゲートは、そのドレイン（ノードＮ１６３）に接続される。Ｐ型トランジスタ１６３は、ダイオード素子を構成する。定電流回路１６４の電流駆動能力は、トランジスタ１６２，１６３電流駆動能力よりも十分に小さなレベルに設定されている。
Ｎ型トランジスタ１６２のソース（ノードＮ１６２）の電位Ｖ１６２はＶ１６２＝ＶＩ−ＶＴＮとなる。Ｐ型トランジスタ１６３のドレイン（ノードＮ１６３）の電位Ｖ１６３は、Ｖ１６３＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜となる。したがって、レベルシフト回路１６１は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ１６３を出力する。
定電流回路１６５は、電源電位Ｖ１３のノードと出力ノードＮ５６との間に接続される。プルダウン回路１６６は、電源電位Ｖ１５（−１０Ｖ）のノードと出力ノードＮ１６６との間に直列接続されたＰ型トランジスタ１６８およびＮ型トランジスタ１６７を含む。Ｐ型トランジスタ１６８のゲートは、レベルシフト回路１６１の出力電位Ｖ１６３を受ける。Ｎ型トランジスタ１６７のゲートは、そのドレインに接続されている。Ｎ型トランジスタ１６７は、ダイオード素子を構成する。Ｐ型トランジスタ１６８は飽和領域で動作するように電源電位Ｖ１５が設定されているので、Ｐ型トランジスタ１６８はいわゆるソースフォロア動作を行なう。定電流回路１６５の電流駆動能力は、トランジスタ１６７，１６８の電流駆動能力よりも十分に小さなレベルに設定されている。
Ｐ型トランジスタ１６８のソース（ノードＮ１６７）の電位Ｖ１６７は、Ｖ１６７＝Ｖ１６３＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮとなる。出力ノードＮ５６の電位ＶＯは、ＶＯ＝Ｖ１６７＋ＶＴＮ＝ＶＩとなる。
この実施の形態９でも、実施の形態８と同じ効果が得られる。
［実施の形態１０］
図３０は、この発明の実施の形態１０によるプッシュプル型駆動回路１７０の構成を示す回路図である。図３０において、この駆動回路１７０は、図２８のプッシュ型駆動回路１５０と、図２９のプル型駆動回路１６０とを組合せたものである。レベルシフト回路１５１のＰ型トランジスタ１５４のゲートおよびレベルシフト回路１６１のＮ型トランジスタ１６２のゲートは、入力ノードＮ１７１の電位ＶＩを受ける。プルアップ回路１５５のＰ型トランジスタ１５７のドレインおよびプルダウン回路１６６のＮ型トランジスタ１６７のドレインは、ともに出力ノードＮ１７２に接続される。
出力電位ＶＯが入力電位ＶＩよりも高い場合は、プルアップ回路１５５のトランジスタ１５６，１５７が非導通になるとともに、プルダウン回路１６６のトランジスタ１６７，１６８が導通し、出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、プルダウン回路１６６のトランジスタ１６７，１６８が非導通になるとともに、プルアップ回路１５５のトランジスタ１５６，１５７が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
この駆動回路１７０は、図４および図５のプッシュ型駆動回路３１またはプル型駆動回路３２として用いられる。駆動回路１７０がプッシュ型駆動回路３１として用いられる場合は、プルダウン回路１６６のトランジスタ１６７，１６８の電流駆動能力がプルアップ回路１５５のトランジスタ１５６，１５７の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７０がプル型駆動回路３２として用いられる場合は、プルアップ回路１５５のトランジスタ１５６，１５７の電流駆動能力がプルダウン回路１６６のトランジスタ１６７，１６８の電流駆動能力に比べて十分に小さなレベルに設定される。したがって、駆動回路３１，３２における貫通電流を小さくすることができ、消費電力の低減化を図ることができる。
この実施の形態１０では、実施の形態８と同じ効果が得られる他、消費電力の低減化を図ることができる。
図３１は、この実施の形態１０の変更例によるプッシュプル型駆動回路１７５の構成を示す回路図である。図３１において、このプッシュプル型駆動回路１７５は、図３０のプッシュプル型駆動回路１７０のレベルシフト回路１５１，１５２をそれぞれレベルシフト回路１７６，１７８で置換したものである。レベルシフト回路１７６は、レベルシフト回路１５１の定電流回路１５２を抵抗素子１７７で置換したものである。レベルシフト回路１７８は、レベルシフト回路１６１の定電流回路１６４を抵抗素子１７９で置換したものである。抵抗素子１７７，１７９の抵抗値は、抵抗素子１７７，１７９が定電流回路１５２，１６４と同程度の電流を流すような値に設定されている。この変更例でも、図３０のプッシュプル型駆動回路１７０と同じ効果が得られる。
なお、プッシュプル型駆動回路１７０，１７５のいずれにおいても、定電流回路１５８，１６５のいずれか一方、あるいは両方を省略することも可能である。
［実施の形態１１］
図３２は、この発明の実施の形態１１によるオフセット補償機能付プッシュ型駆動回路１８０の構成を示す回路図である。図３２において、このオフセット補償機能付プッシュ型駆動回路１８０は、駆動回路７０、キャパシタ１８１およびスイッチＳ１１〜Ｓ１３を含む。駆動回路７０は、図１１で示したものと同じである。キャパシタ１８１およびスイッチＳ１１〜Ｓ１３は、駆動回路７０のトランジスタのしきい値電圧のばらつきなどによって駆動回路７０の入力電位ＶＩおよび出力電位ＶＯの間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。
すなわち、スイッチＳ１１は、入力ノードＮ４５とＮ型トランジスタ４３のゲートとの間に接続される。キャパシタ１８１およびスイッチＳ１２は、Ｎ型トランジスタ４３のゲートと出力ノードＮ４５との間に直列接続され、スイッチＳ１３は、入力ノードＮ４５とキャパシタ１８１およびスイッチＳ１２間のノードとの間に接続される。スイッチＳ１１〜Ｓ１３の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１１〜Ｓ１３の各々は、制御信号（図示せず）によってオン／オフ制御される。
今、駆動回路１の出力電位ＶＯが入力電位ＶＩよりもオフセット電圧ＶＯＦだけ低い場合について説明する。図３３を参照して、初期状態では、すべてのスイッチＳ１１〜Ｓ１３はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１１，Ｓ１２がオン状態にされると、出力電位ＶＯはＶＯ＝ＶＩ−ＶＯＦとなり、キャパシタ１８１はオフセット電圧ＶＯＦに充電される。
次に、時刻ｔ２においてスイッチＳ１１，Ｓ１２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ１８１に保持される。次いで時刻ｔ３においてスイッチＳ１３がオン状態にされると、Ｎ型トランジスタ４３のゲート電位Ｖ４３はＶＩ＋ＶＯＦとなる。この結果、駆動回路７０の出力電位ＶＯはＶＯ＝ＶＩ＋ＶＯＦ−ＶＯＦ＝ＶＩとなり、駆動回路７０のオフセット電圧ＶＯＦは打ち消されたことになる。
この実施の形態１１では、駆動回路７０のオフセット電圧ＶＯＦを打ち消すことができ、出力電位ＶＯと入力電位ＶＩを精度よく一致させることができる。
なお、この実施の形態１１では、駆動回路７０のオフセット電圧ＶＯＦを打ち消す場合について説明したが、同じ方法により駆動回路３１，３２，８０，８１，８５，９５，１００，１０５，１１０，１１５，１３５，１４０，１５０，１６０のオフセット電圧ＶＯＦを打ち消すことができることは言うまでもない。
また、オフセット電圧ＶＯＦを補償する動作は、図３４に示すように、ｉ（ただし、ｉは１以上の整数である）番目の走査線４の電位ＶＳｉを「Ｈ」レベルから「Ｌ」レベルに立下げてからｉ＋１番目の走査線４の電位ＶＳｉ＋１を「Ｌ」レベルから「Ｈ」レベルに立上げるまでのブランキング期間に行うとよい。あるいは、オフセット電圧ＶＯＦを補償する動作は、２つのフレームの間のブランキング期間に行うとよい。オフセット電圧ＶＯＦを補償する動作をブランキング期間に行えば、この動作によって画像表示周波数が低下することがない。
［実施の形態１２］
図３５は、この発明の実施の形態１２によるオフセット補償機能付プッシュプル型駆動回路１８５の構成を示す回路図である。図３５において、この駆動回路１８５は、図２２の駆動回路１２０と、キャパシタ１８６ａ，１８６ｂと、スイッチＳ１１ａ〜Ｓ１４ａ、Ｓ１１ｂ〜Ｓ１４ｂとを備える。
スイッチＳ１１ａ，Ｓ１１ｂは、それぞれ入力ノードＮ４５と駆動回路７０，１１５のＮ型トランジスタ４３，５２のゲートとの間に接続される。キャパシタ１８６ａおよびスイッチＳ１２ａは、駆動回路７０のＮ型トランジスタ４３のゲートとＮ型トランジスタ７３のソース（ノードＮ７３）との間に直列接続される。キャパシタ１８６ｂおよびスイッチＳ１２ｂは、駆動回路１１０のＰ型トランジスタ５２のゲートとＰ型トランジスタ１０８のソース（ノードＮ５６）との間に直列接続される。スイッチＳ１３ａは、入力ノードＮ４５とキャパシタ１８６ａおよびスイッチＳ１２ａ間のノードとの間に接続される。スイッチＳ１３ｂは、入力ノードＮ４５とキャパシタ１８６ｂおよびスイッチＳ１２ｂ間のノードとの間に接続される。スイッチＳ１４ａ，Ｓ１４ｂは、それぞれノードＮ７３，Ｎ５６と出力ノードＮ４６との間に接続される。
次に、この駆動回路１８５の動作について説明する。初期状態では、すべてのスイッチＳ１１ａ〜Ｓ１４ａ，Ｓ１１ｂ〜Ｓ１４ｂはオフ状態にされている。ある時刻においてスイッチＳ１１ａ，Ｓ１２ａ，Ｓ１１ｂ，Ｓ１２ｂがオン状態にされると、ノードＮ７３，Ｎ５６の電位Ｖ７３，Ｖ５６がそれぞれＶ７３＝ＶＩ−ＶＯＦａ，Ｖ５６＝ＶＩ−ＶＯＦｂとなり、キャパシタ１８６ａ，１８６ｂはそれぞれオフセット電圧ＶＯＦａ，ＶＯＦｂに充電される。
次に、スイッチＳ１１ａ，Ｓ１２ａ，Ｓ１１ｂ，Ｓ１２ｂがオフ状態にされると、オフセット電圧ＶＯＦａ，ＶＯＦｂがそれぞれキャパシタ１８６ａ，１８６ｂに保持される。次いでスイッチＳ１３ａ，Ｓ１３ｂがオン状態にされると、駆動回路７０，１１０のＮ型トランジスタ４３，５２のゲート電位がそれぞれＶＩ＋ＶＯＦａ，ＶＩ＋ＶＯＦｂとなる。この結果、駆動回路７０，１１０の出力電位Ｖ７３，Ｖ５６がそれぞれＶ７３＝ＶＩ＋ＶＯＦａ−ＶＯＦａ＝ＶＩ，Ｖ５６＝ＶＩ＋ＶＯＦｂ−ＶＯＦｂ＝ＶＩとなり、駆動回路７０，１１０のオフセット電圧ＶＯＦａ、ＶＯＦｂは打ち消されたことになる。最後にスイッチＳ１４ａ，Ｓ１４ｂがオン状態にされて、ＶＯ＝ＶＩとなる。
この駆動回路１８５は、図４および図５のプッシュ型駆動回路３１またはプル型駆動回路３２として用いられる。駆動回路１８５がプッシュ型駆動回路３１として用いられる場合は、放電用のＰ型トランジスタ１０８の電流駆動能力は充電用のＮ型トランジスタ７３の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１８５がプル型駆動回路３２として用いられる場合は、充電用のＮ型トランジスタ７３の電流駆動能力は放電用のＰ型トランジスタ１０８の電流駆動能力に比べて十分に小さなレベルに設定される。したがって、駆動回路３１，３２における貫通電流を小さくすることができ、消費電力の低減化を図ることができる。
この実施の形態１２では、オフセット電圧がなく、かつ消費電力が小さな駆動回路１８５が得られる。
［実施の形態１３］
図３６は、この発明の実施の形態１３によるオフセット補償機能付駆動回路１９０の構成を示す回路ブロック図である。図３６において、このオフセット補償機能付駆動回路１９０は、図３０の駆動回路１７０にキャパシタ１９１ａ，１９１ｂおよびスイッチＳ１１ａ〜Ｓ１４ａ，Ｓ１１ｂ〜Ｓ１４ｂを追加したものである。
スイッチＳ１１ａ，Ｓ１１ｂは、それぞれ入力ノードＮ１９０とトランジスタ１５４，１６２のゲート（ノードＮ１７１ａ，Ｎ１７１ｂ）との間に接続される。スイッチＳ１４ａ，Ｓ１４ｂは、それぞれ出力ノードＮ１９１とトランジスタ１５７，１６７のドレイン（ノードＮ１７２ａ，Ｎ１７２ｂ）との間に接続される。キャパシタ１９１ａおよびスイッチＳ１２ａは、ノードＮ１７１ａとＮ１７２ａの間に直列接続される。キャパシタ１９１ｂおよびスイッチＳ１２ｂは、ノードＮ１７１ｂとＮ１７２ｂの間に直列接続される。スイッチＳ１３ａは、入力ノードＮ１９０とキャパシタ１９１ａおよびスイッチＳ１２ａ間のノードＮ１９１ａとの間に接続される。スイッチ１３ｂは、入力ノードＮ１９０とキャパシタ１９１ｂおよびスイッチＳ１２ｂ間のノードＮ１９１ｂとの間に接続される。
次に、この駆動回路１９０の動作について説明する。初期状態では、すべてのスイッチＳ１１ａ〜Ｓ１４ａ，Ｓ１１ｂ〜Ｓ１４ｂはオフ状態にされている。ある時刻においてスイッチＳ１１ａ，Ｓ１２ａ，Ｓ１１ｂ，Ｓ１２ｂがオン状態にされると、ノードＮ１７２ａ，Ｎ１７２ｂの電位Ｖ１７２ａ，Ｖ１７２ｂがそれぞれＶ１７２ａ＝ＶＩ−ＶＯＦａ，Ｖ１７２ｂ＝ＶＩ−ＶＯＦｂとなり、キャパシタ１９１ａ，１９１ｂはそれぞれオフセット電圧ＶＯＦａ，ＶＯＦｂに充電される。
次に、スイッチＳ１１ａ，Ｓ１２ａ，Ｓ１１ｂ，Ｓ１２ｂがオフ状態にされると、オフセット電圧ＶＯＦａ，ＶＯＦｂがそれぞれキャパシタ１９１ａ，１９１ｂに保持される。次いでスイッチＳ１３ａ，Ｓ１３ｂがオン状態にされると、トランジスタ１５４，１６２のゲート電位がそれぞれＶＩ＋ＶＯＦａ，ＶＩ＋ＶＯＦｂとなる。この結果、ノードＮ１７２ａ，Ｎ１７２ｂの電位Ｖ１７２ａ，Ｖ１７２ｂがそれぞれＶ１７２ａ＝ＶＩ＋ＶＯＦａ−ＶＯＦａ＝ＶＩ，Ｖ１７２ｂ＝ＶＩ＋ＶＯＦｂ−ＶＯＦｂ＝ＶＩとなり、駆動回路１７０のオフセット電圧ＶＯＦａ、ＶＯＦｂは打ち消されたことになる。最後にスイッチＳ１４ａ，Ｓ１４ｂがオン状態にされて、ＶＯ＝ＶＩとなる。
この駆動回路１９０は、図４および図５のプッシュ型駆動回路３１またはプル型駆動回路３２として用いられる。駆動回路１９０がプッシュ型駆動回路３１として用いられる場合は、トランジスタ１６７，１６８の電流駆動能力がトランジスタ１５６，１５７の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１９０がプル型駆動回路３２として用いられる場合は、トランジスタ１５６，１５７の電流駆動能力がトランジスタ１６７，１６８の電流駆動能力に比べて十分に小さなレベルに設定される。したがって、駆動回路３１，３２における貫通電流を小さくすることができ、消費電力の低減化を図ることができる。
この実施の形態１３では、オフセット電圧がなく、かつ消費電力が小さな駆動回路１９０が得られる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図１】
2004047067.tif 000003
【図２】
2004047067.tif 000004
【図３】
2004047067.tif 000005
【図４】
2004047067.tif 000006
【図５】
2004047067.tif 000007
【図６】
2004047067.tif 000008
【図７】
2004047067.tif 000009
【図８】
2004047067.tif 000010
【図９】
2004047067.tif 000011
【図１０】
2004047067.tif 000012
【図１１】
2004047067.tif 000013
2004047067.tif 000014
【図１３】
2004047067.tif 000015
【図１４】
2004047067.tif 000016
【図１５】
2004047067.tif 000017
2004047067.tif 000018
【図１７】
2004047067.tif 000019
【図１８】
2004047067.tif 000020
【図１９】
2004047067.tif 000021
【図２０】
2004047067.tif 000022
【図２１】
2004047067.tif 000023
【図２２】
2004047067.tif 000024
【図２３】
2004047067.tif 000025
【図２４】
2004047067.tif 000026
【図２５】
2004047067.tif 000027
【図２６】
2004047067.tif 000028
【図２７】
2004047067.tif 000029
【図２８】
2004047067.tif 000030
【図２９】
2004047067.tif 000031
【図３０】
2004047067.tif 000032
【図３１】
2004047067.tif 000033
【図３２】
2004047067.tif 000034
【図３３】
2004047067.tif 000035
【図３４】
2004047067.tif 000036
【図３５】
2004047067.tif 000037
【図３６】
2004047067.tif 000038
【図３７】
2004047067.tif 000039
【図３８】
2004047067.tif 000040
【手続補正書】
【提出日】平成16年3月22日(2004.3.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【特許請求の範囲】
【請求項１】  画像信号に従って画像を表示する画像表示装置であって、
複数行複数列に配置され、各々が印加された階調電位に応じた階調表示を行なう複数の画素表示素子、
それぞれ前記複数行に対応して設けられた複数の走査線、
それぞれ前記複数列に対応して設けられた複数のデータ線、
前記複数の走査線を所定時間ずつ順次選択し、選択した走査線に対応する各画素表示素子を活性化させる垂直走査回路、および
前記画像信号に従って、前記垂直走査回路によって活性化された各画素表示素子に階調電位を与える水平走査回路を備え、
前記水平走査回路は、
各データ線を予め定められたプリチャージ電位にするプリチャージ回路、
互いに異なる複数の階調電位を発生する電位発生回路、
前記複数の階調電位のうちの前記プリチャージ電位よりも高い各階調電位に対応して設けられ、対応の階調電位に等しい電位を出力する、充電能力が放電能力よりも高い第１の電流増幅回路、
前記複数の階調電位のうちの前記プリチャージ電位よりも低い各階調電位に対応して設けられ、対応の階調電位に等しい電位を出力する、放電能力が充電能力よりも高い第２の電流増幅回路、および
前記画像信号に従って、前記複数の階調電位のうちのいずれかの階調電位を選択し、選択した階調電位に対応する前記第１または第２の電流増幅回路の出力電位を各データ線を介して活性化された各画素表示素子に与える選択回路を含む、画像表示装置。
【請求項２】  前記第１の電流増幅回路は、
第１の電源電位のラインと第１の出力ノードとの間に接続され、前記第１の出力ノードに電流を流入させる第１のトランジスタ、
前記第１の出力ノードと第２の電源電位のラインとの間に接続され、前記第１のトランジスタの電流駆動能力よりも小さな電流駆動能力を有し、前記第１の出力ノードから電流を流出させる第１の電流制限素子、および
前記第１の出力ノードの電位は対応の階調電位に一致するように前記第１のトランジスタのゲート電位を制御する第１の制御回路を含み、
前記第２の電流増幅回路は、
第３の電源電位のラインと第２の出力ノードとの間に接続され、前記第２の出力ノードに電流を流入させる第２の電流制限素子、
前記第２の出力ノードと第４の電源電位のラインとの間に接続され、前記第２の電流制限素子の電流駆動能力よりも大きな電流駆動能力を有し、前記第２の出力ノードから電流を流出させる第２のトランジスタ、および
前記第２の出力ノードの電位が対応の階調電位に一致するように前記第２のトランジスタのゲート電位を制御する第２の制御回路を含む、請求項１に記載の画像表示装置。
【請求項３】  前記第１の制御回路は、
第５の電源電位のラインと前記第１のトランジスタのゲート電極との間に接続された第３のトランジスタ、
そのゲート電極および第１の電極が前記第１のトランジスタのゲート電極に接続された前記第１のトランジスタと同じ導電形式の第４のトランジスタ、
前記第４のトランジスタの第２の電極と第６の電源電位のラインとの間に接続された第３の電流制限素子、および
前記第４のトランジスタの第２の電極の電位が対応の階調電位に一致するように前記第３のトランジスタのゲート電位を制御する差動増幅回路を含む、請求項２に記載の画像表示装置。
【請求項４】  前記第１の制御回路は、
第５の電源電位のラインと前記第１のトランジスタのゲート電極との間に接続された第３の電流制限素子、
そのゲート電極および第１の電極が前記第１のトランジスタのゲート電極に接続された前記第１のトランジスタと同じ導電形式の第３のトランジスタ、
前記第３のトランジスタの第２の電極と第６の電源電位のラインとの間に接続された第４のトランジスタ、および
前記第３のトランジスタの第２の電極の電位が対応の階調電位に一致するように前記第４のトランジスタのゲート電位を制御する差動増幅回路を含む、請求項２に記載の画像表示装置。
【請求項５】  前記第２の制御回路は、
その第１の電極が第５の電源電位のラインに接続された第３のトランジスタ、
その第１の電極が前記第３のトランジスタの第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタのゲート電極に接続された前記第２のトランジスタと同じ導電形式の第４のトランジスタ、
前記第４のトランジスタの第２の電極と第６の電源電位のラインとの間に接続された第３の電流制限素子、および
前記第４のトランジスタの第１の電極の電位が対応の階調電位に一致するように前記第３のトランジスタのゲート電位を制御する差動増幅回路を含む、請求項２に記載の画像表示装置。
【請求項６】  前記第２の制御回路は、
その一方電極が第５の電源電位のラインに接続された第３の電流制限素子、
その第１の電極が前記第３の電流制限素子の他方電極に接続され、その第２の電極およびゲート電極が前記第２のトランジスタのゲート電極に接続された前記第２のトランジスタと同じ導電形式の第３のトランジスタ、
前記第３のトランジスタの第２の電極と第６の電源電位のラインとの間に接続された第４のトランジスタ、および
前記第３のトランジスタの第１の電極の電位が対応の階調電位に一致するように前記第４のトランジスタのゲート電位を制御する差動増幅回路を含む、請求項２に記載の画像表示装置。
【請求項７】  前記第１および第２の電流増幅回路の各々は、
第１の電源電位のラインと出力ノードとの間に接続され、前記出力ノードに電流を流入させる第１のトランジスタ、
前記出力ノードと第２の電源電位のラインとの間に接続され、前記出力ノードから電流を流出させる第２のトランジスタ、および
前記出力ノードの電位が対応の階調電位に一致するように前記第１および第２のトランジスタの各々のゲート電位を制御する制御回路を含み、
前記第１の電流増幅回路では、前記第１のトランジスタの電流駆動能力は前記第２のトランジスタの電流駆動能力よりも大きく、
前記第２の電流増幅回路では、前記第２のトランジスタの電流駆動能力は前記第１のトランジスタの電流駆動能力よりも大きい、請求項１に記載の画像表示装置。
【請求項８】  前記第１および第２の電流増幅回路の各々は、さらに、前記出力ノードと第３の電源電位のラインとの間に接続された電流制限素子を含む、請求項７に記載の画像表示装置。
【請求項９】  前記制御回路は、
第３の電源電位のラインと前記第１のトランジスタのゲート電極との間に接続された第３のトランジスタ、
そのゲート電極および第１の電極が前記第１のトランジスタのゲート電極に接続された前記第１のトランジスタと同じ導電形式の第４のトランジスタ、
前記第４のトランジスタの第２の電極と第４の電源電位のラインとの間に接続された第１の電流制限素子、
前記第４のトランジスタの第２の電極の電位が対応の階調電位に一致するように前記第３のトランジスタのゲート電位を制御する第１の差動増幅回路、
その一方電極が第５の電源電位のラインに接続された第２の電流制限素子、
その第１の電極が前記第２の電流制限素子の他方電極に接続され、その第２の電極およびゲート電極が前記第２のトランジスタのゲート電極に接続された前記第２のトランジスタと同じ導電形式の第５のトランジスタ、
前記第５のトランジスタの第２の電極と第６の電源電位のラインとの間に接続された第６のトランジスタ、および
前記第５のトランジスタの第１の電極の電位が対応の階調電位に一致するように前記第６のトランジスタのゲート電位を制御する第２の差動増幅回路を含む、請求項７に記載の画像表示装置。
【請求項１０】  前記制御回路は、
第３の電源電位のラインと前記第１のトランジスタのゲート電極との間に接続された第１の電流制限素子、
そのゲート電極および第１の電極が前記第１のトランジスタのゲート電極に接続された前記第１のトランジスタと同じ導電形式の第３のトランジスタ、
前記第３のトランジスタの第２の電極と第４の電源電位のラインとの間に接続された第４のトランジスタ、
前記第３のトランジスタの第２の電極の電位が対応の階調電位に一致するように前記第４のトランジスタのゲート電位を制御する第１の差動増幅回路、
その第１の電極が第５の電源電位のラインに接続された第５のトランジスタ、
その第１の電極が前記第５のトランジスタの第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタのゲート電極に接続された前記第２のトランジスタと同じ導電形式の第６のトランジスタ、
前記第６のトランジスタの第２の電極と第６の電源電位のラインとの間に接続された第２の電流制限素子、および
前記第６のトランジスタの第１の電極の電位が対応の階調電位に一致するように前記第５のトランジスタのゲート電位を制御する第２の差動増幅回路を含む、請求項７に記載の画像表示装置。
【請求項１１】  前記制御回路は、
第３の電源電位のラインと前記第１のトランジスタのゲート電極との間に接続された第３のトランジスタ、
そのゲート電極および第１の電極が前記第１のトランジスタのゲート電極に接続された前記第１のトランジスタと同じ導電形式の第４のトランジスタ、
前記第４のトランジスタの第２の電極と第４の電源電位のラインとの間に接続された第１の電流制限素子、
前記第４のトランジスタの第２の電極の電位が対応の階調電位に一致するように前記第３のトランジスタのゲート電位を制御する第１の差動増幅回路、
その第１の電極が第５の電源電位のラインに接続された第５のトランジスタ、
その第１の電極が前記第５のトランジスタの第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタのゲート電極に接続された前記第２のトランジスタと同じ導電形式の第６のトランジスタ、
前記第６のトランジスタの第２の電極と第６の電源電位のラインとの間に接続された第２の電流制限素子、および
前記第６のトランジスタの第１の電極の電位が対応の階調電位に一致するように前記第５のトランジスタのゲート電位を制御する第２の差動増幅回路を含む、請求項７に記載の画像表示装置。
【請求項１２】  前記制御回路は、
前記第３の電源電位のラインと前記第１のトランジスタのゲート電極との間に接続された第１の電流制限素子、
そのゲート電極および第１の電極が前記第１のトランジスタのゲート電極に接続された前記第１のトランジスタと同じ導電形式の第３のトランジスタ、
前記第３のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第４の電流制限素子、
前記第３のトランジスタの第２の電極の電位が対応の階調電位に一致するように前記第４のトランジスタのゲート電位を制御する第１の差動増幅回路、
その一方電極が第５の電源電位のラインに接続された第２の電流制限素子、
その第１の電極が前記第２の電流制限素子の他方電極に接続され、その第２の電極およびゲート電極が前記第２のトランジスタのゲート電極に接続された前記第２のトランジスタと同じ導電形式の第５のトランジスタ、
前記第５のトランジスタの第２の電極と第６の電源電位のラインとの間に接続された第６のトランジスタ、および
前記第５のトランジスタの第１の電極の電位が対応の階調電位に一致するように前記第６のトランジスタのゲート電位を制御する第２の差動増幅回路を含む、請求項７に記載の画像表示装置。
【請求項１３】  前記制御回路は、
第３の電源電位のラインと前記第１のトランジスタのゲート電極との間に接続された第３のトランジスタ、
そのゲート電極および第１の電極が前記第１のトランジスタのゲート電極に接続された前記第１のトランジスタと同じ導電形式の第４のトランジスタ、
その第１の電極が前記第４のトランジスタの第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタのゲート電極に接続された前記第２のトランジスタと同じ導電形式の第５のトランジスタ、
前記第５のトランジスタの第２の電極と第４の電源電位のラインとの間に接続された電流制限素子、および
前記第４のトランジスタの第２の電極の電位が対応の階調電位に一致するように前記第３のトランジスタのゲート電位を制御する差動増幅回路を含む、請求項７に記載の画像表示装置。
【請求項１４】  前記制御回路は、
第３の電源電位のラインと前記第１のトランジスタのゲート電極との間に接続された電流制限素子、
そのゲート電極および第１の電極が前記第１のトランジスタのゲート電極に接続された前記第１のトランジスタと同じ導電形式の第３のトランジスタ、
その第１の電極が前記第３のトランジスタの第２の電極に接続され、そのゲート電極および第２の電極が前記第２のトランジスタのゲート電極に接続された前記第２のトランジスタと同じ導電形式の第４のトランジスタ、
前記第４のトランジスタの第２の電極と第４の電源電位のラインとの間に接続された第５のトランジスタ、および
前記第４のトランジスタの第１の電極の電位が対応の階調電位に一致するように前記第５のトランジスタのゲート電位を制御する差動増幅回路を含む、請求項７に記載の画像表示装置。
【請求項１５】  前記第１の電流増幅回路は、
対応の階調電位よりも所定電圧だけ高い電位を出力する第１のレベルシフト回路、
前記第１のレベルシフト回路の出力電位よりも前記所定電圧だけ低い電位に第１の出力ノードを充電するプルアップ回路、および
前記第１の出力ノードと第１の電源電位のラインとの間に接続され、前記プルアップ回路の電流駆動能力よりも小さな電流駆動能力を有し、前記第１の出力ノードから電流を流出させる第１の電流制限素子を含み、
前記第２の電流増幅回路は、
対応の階調電位よりも前記所定電圧だけ低い電位を出力する第２のレベルシフト回路、
前記第２のレベルシフト回路の出力電位よりも前記所定電圧だけ高い電位に第２の出力ノードを放電するプルダウン回路、および
第２の電源電位のラインと前記第２の出力ノードとの間に接続され、前記プルダウン回路の電流駆動能力よりも小さな電流駆動能力を有し、前記第２の出力ノードに電流を流入させる第２の電流制限素子を含む、請求項１に記載の画像表示装置。
【請求項１６】  前記第１および第２の電流増幅回路の各々は、
対応の階調電位よりも所定電圧だけ高い電位を出力する第１のレベルシフト回路、
前記第１のレベルシフト回路の出力電位よりも前記所定電圧だけ低い電位に出力ノードを充電するプルアップ回路、
対応の階調電位よりも前記所定電圧だけ低い電位を出力する第２のレベルシフト回路、および
前記第２のレベルシフト回路の出力電位よりも前記所定電圧だけ高い電位に前記出力ノードを放電するプルダウン回路を含み、
前記第１の電流増幅回路では、前記プルアップ回路の電流駆動能力は前記プルダウン回路の電流駆動能力よりも大きく、
前記第２の電流増幅回路では、前記プルダウン回路の電流駆動能力は前記プルアップ回路の電流駆動能力よりも大きい、請求項１に記載の画像表示装置。
【請求項１７】  前記第１および第２の電流増幅回路の各々は、さらに、前記出力ノードと電源電位のラインとの間に接続された電流制限素子を含む、請求項１６に記載の画像表示装置。
【請求項１８】  前記水平走査回路は、さらに、前記第１および第２の電流増幅回路の各々に対応して設けられ、対応の電流増幅回路のオフセット電圧を検出し、検出結果に基づいて対応の電流増幅回路のオフセット電圧を打ち消すオフセット補償回路を含む、請求項１に記載の画像表示装置。
【請求項１９】  前記画素表示素子は、その光透過率が前記階調電位に応じて変化する液晶セルを含み、
前記電位発生回路は、第１の期間は正の電源電圧を分圧して前記複数の階調電位を生成し、第２の期間は負の電源電圧を分圧して前記複数の階調電位を生成し、
前記第１および第２の電流増幅回路は２組設けられ、一方の組の第１および第２の電流増幅回路は前記第１の期間に活性化され、他方の組の第１および第２の電流増幅回路は前記第２の期間に活性化され、
前記選択回路は、第１の期間は前記一方の組の選択した第１または第２の電流増幅回路の出力電位を各データ線を介して活性化された各画素表示素子に与え、第２の期間は前記他方の組の選択した第１または第２の電流増幅回路の出力電位を各データ線を介して活性化された各画素表示素子に与える、請求項１に記載の画像表示装置。
【請求項２０】  前記画素表示素子は、その光透過率が前記階調電位に応じて変化する液晶セルを含み、
前記電位発生回路は、
正の電源電圧を分圧して前記複数の階調電位を生成する第１の分圧回路、および
負の電源電圧を分圧して前記複数の階調電位を生成する第２の分圧回路を含み、
前記第１および第２の電流増幅回路は２組設けられ、
一方の組の第１および第２の電流増幅回路は、前記第１の分圧回路に対応して設けられて第１の期間に活性化され、
他方の組の第１および第２の電流増幅回路は、前記第２の分圧回路に対応して設けられて第２の期間に活性化され、
前記選択回路は、前記第１の期間は前記一方の組の選択した第１または第２の電流増幅回路の出力電位を各データ線を介して活性化された各画素表示素子に与え、前記第２の期間は前記他方の組の選択した第１または第２の電流増幅回路の出力電位を各データ線を介して活性化された各画素表示素子に与える、請求項１に記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は画像表示装置に関し、特に、画像信号に従って画像を表示する画像表示装置に関する。
【０００２】
【従来の技術】
従来より、液晶表示装置では、液晶セルの駆動電圧を変化させて液晶セルの光透過率を変化させる電圧変調法が採用されている。たとえば６４階調の表示を行なう場合は、映像信号に従って６４の階調電圧のうちのいずれかの電圧を選択し、選択した電圧を液晶セルに印加する。
【０００３】
図３７は、そのような液晶表示装置において６４の階調電位Ｖ１ｄ〜Ｖ６４ｄを生成する階調電位発生回路２００の構成を示す回路図である。図３７において、この階調電位発生回路２００は、抵抗素子Ｒ１〜Ｒ６５および電流増幅回路２０１．１〜２０１．６４を含む。
【０００４】
抵抗素子Ｒ１〜Ｒ６５は、ノードＮ２０１とＮ２００の間に直列接続され、ノードＮ２０１，Ｎ２００間の電圧を分圧して６４の階調電位Ｖ１ｄ〜Ｖ６４ｄを生成する。ノードＮ２００，Ｎ２０１に印加される電位は、液晶セルの劣化を防止するため、所定周期で交互に切換えられる。図３７では、ノードＮ２００，Ｎ２０１にそれぞれ高電位ＶＨおよび低電位ＶＬが印加されている状態が示されている。
【０００５】
電流増幅回路２０１．１〜２０１．６４の各々は、プルアップトランジスタおよびプルダウントランジスタを含む。プルアップトランジスタおよびプルダウントランジスタは、共に大きな電流駆動能力を有する。電流増幅回路２０１．１〜２０１．６４は、それぞれ、抵抗素子Ｒ１〜Ｒ６５で生成された階調電位Ｖ１ｄ〜Ｖ６４ｄと同じレベルの電位Ｖ１ｄ〜Ｖ６４ｄを出力する。
【０００６】
【発明が解決しようとする課題】
しかし、このような階調電位発生回路２００では、電流増幅回路２０１．１〜２０１．６４のトランジスタのしきい値電圧がばらついた場合、入力電位によってはプルアップトランジスタとプルダウントランジスタの両方が同時に導通し、大きな貫通電流が流れるという問題があった。このような大きな貫通電流が流れると、液晶表示装置の消費電力が増大する。
【０００７】
また、図３８は、従来の電流増幅回路２１０の構成を示す回路図である。このような電流増幅回路２１０は、たとえば特開２００２−１２３３２６号公報に開示されている。図３８において、この電流増幅回路２１０は、抵抗素子２１１〜２１３、プル型駆動回路２１４およびプッシュ型駆動回路２１５を含む。抵抗素子２１１〜２１３は、ノードＮ２１０とＮ２１３の間に直列接続され、ノードＮ２１０，Ｎ２１３間の電圧ＶＨ−ＶＬを分圧して上限電位Ｖ２１１および下限電位Ｖ２１２を生成する。プル型駆動回路２１４は、プルダウン用のＮ型トランジスタを含み、出力ノードＮ２１５の電位ＶＯが上限電位Ｖ２１１よりも高い場合に、出力ノードＮ２１５から電流を流出させる。プッシュ型駆動回路２１５は、プルアップ用のＰ型トランジスタを含み、出力ノードＮ２１５の電位ＶＯが下限電位Ｖ２１２よりも低い場合に、出力ノードＮ２１５に電流を流入させる。したがって、出力電位ＶＯは、上限電位Ｖ２１１と下限電位Ｖ２１２の間に維持される。
【０００８】
しかし、この電流増幅回路２１０でも、駆動回路２１４，２１５内のトランジスタのしきい値電圧がばらついている場合、プルアップ用のＮ型トランジスタとプルダウン用のＰ型トランジスタが同時に導通してしまう場合があり、そのとき大きな貫通電流が流れるという問題があった。
【０００９】
それゆえに、この発明の主たる目的は、低消費電力の画像表示装置を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】
この発明に係る画像表示装置は、画像信号に従って画像を表示する画像表示装置であって、複数行複数列に配置され、各々が印加された階調電位に応じた階調表示を行なう複数の画素表示素子と、それぞれ複数行に対応して設けられた複数の走査線と、それぞれ複数列に対応して設けられた複数のデータ線と、複数の走査線を所定時間ずつ順次選択し、選択した走査線に対応する各画素表示素子を活性化させる垂直走査回路と、画像信号に従って、垂直走査回路によって活性化された各画素表示素子に階調電位を与える水平走査回路とを備えたものである。ここで、水平走査回路は、各データ線を予め定められたプリチャージ電位にするプリチャージ回路と、互いに異なる複数の階調電位を発生する電位発生回路と、複数の階調電位のうちのプリチャージ電位よりも高い各階調電位に対応して設けられ、対応の階調電位に等しい電位を出力する、充電能力が放電能力よりも高い第１の電流増幅回路と、複数の階調電位のうちのプリチャージ電位よりも低い各階調電位に対応して設けられ、対応の階調電位に等しい電位を出力する、放電能力が充電能力よりも高い第２の電流増幅回路と、画像信号に従って、複数の階調電位のうちのいずれかの階調電位を選択し、選択した階調電位に対応する第１または第２の電流増幅回路の出力電位を各データ線を介して活性化された各画素表示素子に与える選択回路とを含む。したがって、充電能力が放電能力よりも高い第１の電流増幅回路と、放電能力が充電能力よりも高い第２の電流増幅回路とを使用するので、充電能力と放電能力がともに高い電流増幅回路を使用していた従来に比べ、各電流増幅回路における貫通電流が小さくなり、消費電力の低減化を図ることができる。
【００１１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。
【００１２】
液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。
【００１３】
液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。
【００１４】
各液晶セル２には、図２に示すように、液晶駆動回路１０が設けられている。液晶駆動回路１０は、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）１１およびキャパシタ１２を含む。Ｎ型トランジスタ１１は、データ線６と液晶セル２の一方電極２ａとの間に接続され、そのゲートは走査線４に接続される。キャパシタ１２は、液晶セル２の一方電極２ａと共通電位線５との間に接続される。液晶セル２の他方電極には駆動電位ＶＤＤＬが与えられ、共通電位線５には共通電位ＶＳＳが与えられる。
【００１５】
図１に戻って、垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、図２のＮ型トランジスタ１１が導通し、その走査線４に対応する各液晶セル２の一方電極２ａとその液晶セル２に対応するデータ線６とが結合される。
【００１６】
水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に複数のデータ線６をたとえば１２本ずつ順次選択し、選択した各データ線６に階調電位を与える。液晶セル２の光透過率は、階調電位のレベルに応じて変化する。
【００１７】
垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１には１つの画像が表示される。
【００１８】
図３は、図１に示した水平走査回路８の構成を示すブロック図である。図３において、水平走査回路８は、シフトレジスタ２１、データラッチ回路２２，２３、階調電位発生回路２４、マルチプレクサ２５、およびイコライザ＋プリチャージ回路２６を備える。
【００１９】
シフトレジスタ２１は、クロック信号ＣＬＫに同期してデータラッチ回路２２を制御する。映像信号は、クロック信号ＣＬＫに同期してシリアルに入力される６ビットのデータ信号Ｄ０〜Ｄ５を含む。これにより、各画素３において２６万色の表示が可能になっている。データラッチ回路２２は、シフトレジスタ２１によって制御され、映像信号に含まれる６ビットのデータ信号Ｄ０〜Ｄ５を順次取込む。データラッチ回路２３は、ラッチ信号φＬＴに応答して、データラッチ回路２２に取込まれた１ライン分の映像信号を１度に取込む。
【００２０】
階調電位発生回路２４は、６４（＝２6）の階調電位Ｖ１ｄ〜Ｖ６４ｄを生成する。イコライザ＋プリチャージ回路２６は、イコライズ信号φＥＱに応答して複数のデータ線６間を接続し、複数のデータ線６の電位をイコライズするとともに、プリチャージ信号φＰＣに応答して各データ線６をプリチャージ電位ＶＰＣにプリチャージする。マルチプレクサ２５は、各データ線６に対応して、データラッチ回路２３からの６ビットのデータ信号Ｄ０〜Ｄ５に従って階調電位発生回路２４からの６４の階調電位Ｖｄ１〜Ｖｄ６４のうちのいずれかの電位を選択し、選択した電位をそのデータ線６に与える。
【００２１】
図４は、図３に示した階調電位発生回路２４の構成を示す回路ブロック図である。図４において、この階調電位発生回路２４は、抵抗素子Ｒ１〜Ｒ６５および電流増幅回路３０．１〜３０．６４を備える。
【００２２】
抵抗素子Ｒ１〜Ｒ６５は、ノードＮ３１とＮ３０の間に直列接続され、ノードＮ３１，Ｎ３０間に与えられた電圧を分圧して６４の階調電位Ｖ１ｄ〜Ｖ６４ｄを生成する。抵抗素子Ｒ１〜Ｒ６５は、ラダー抵抗回路を構成する。通常、液晶駆動電圧と液晶セル２の光透過率とは非線形な関係にあるので、抵抗素子Ｒ１〜Ｒ６５の抵抗値は互いに等しい値にはならない。
【００２３】
液晶セル２は、所定周期（１ライン周期、１フレーム周期など）で交流駆動される必要があるので、ノードＮ３０の電位とノードＮ３１の電位とは所定周期で交互に切換えられる。図２の駆動電位ＶＤＤＬは、ノードＮ３１の電位と同じ電位にされる。図４では、ノードＮ３０に高電位ＶＨが与えられ、ノードＮ３１に低電位ＶＬが与えられている状態が示される。
【００２４】
電流増幅回路３０．１〜３０．６４は、それぞれ６４の階調電位Ｖ１ｄ〜Ｖ６４ｄと同じレベルの電位Ｖ１ｄ〜Ｖ６４ｄを出力する。電流増幅回路３０．１は、プッシュ型駆動回路３１、プル型駆動回路３２およびスイッチＳ１，Ｓ２を含む。プッシュ型駆動回路３１は、図５に示すように、差動増幅回路４０、スイッチＳ３、Ｐ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）４６および定電流回路４７を含む。スイッチＳ３の一方端子は電源電位ＶＤＤを受ける。スイッチＳ３は、ノードＮ３０，Ｎ３１の電位ＶＨ，ＶＬに同期してオン／オフ制御される。
【００２５】
差動増幅回路４０は、Ｐ型トランジスタ４１，４２、Ｎ型トランジスタ４３，４４および定電流回路４５を含む。Ｐ型トランジスタ４１，４２は、スイッチＳ３の他方端子とノードＮ４１，Ｎ４２との間にそれぞれ接続され、それらのゲートは共にノードＮ４２に接続される。Ｐ型トランジスタ４１，４２は、カレントミラー回路を構成する。Ｎ型トランジスタ４３，４４は、それぞれノードＮ４１，Ｎ４２とノードＮ４３との間に接続され、それらのゲートがそれぞれ入力ノードＮ４５の電位ＶＩ（Ｖ１ｄ）および出力ノードＮ４６の電位ＶＯを受ける。定電流回路４５は、ノードＮ４３から接地電位ＧＮＤのラインに所定値の定電流Ｉ１を流出させる。Ｐ型トランジスタ４６は、スイッチＳ３の他方端子と出力ノードＮ４６との間に接続され、そのゲートはノードＮ４１の電位Ｖ４１を受ける。定電流回路４７は、出力ノードＮ４６から接地電位ＧＮＤのラインに所定値の定電流Ｉ２を流出させる。定電流Ｉ２の値は十分小さく設定されており、これにより駆動回路３１における貫通電流は小さく抑えられている。
【００２６】
スイッチＳ３がオフ状態にされている場合は、プッシュ型駆動回路３１に電源電位ＶＤＤは供給されず、プッシュ型駆動回路３１で電力は消費されない。スイッチＳ３がオン状態にされると、プッシュ型駆動回路３１に電源電位ＶＤＤが供給されてプッシュ型駆動回路３１が活性化される。Ｎ型トランジスタ４３，４４には、それぞれ入力電位ＶＩおよび出力電位ＶＯに応じた値の電流が流れる。Ｎ型トランジスタ４４とＰ型トランジスタ４２は直列接続され、Ｐ型トランジスタ４１と４２はカレントミラー回路を構成しているので、Ｐ型トランジスタ４１には出力電位ＶＯに応じた値の電流が流れる。
【００２７】
出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも大きくなってノードＮ４１の電位Ｖ４１が上昇し、Ｐ型トランジスタ４６に流れる電流が減少して出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも小さくなってノードＮ４１の電位Ｖ４１が低下し、Ｐ型トランジスタ４６に流れる電流が増加して出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩになる。
【００２８】
プル型駆動回路３２は、図６に示すように、差動増幅回路５０、スイッチＳ４、定電流回路５６およびＮ型トランジスタ５７を含む。スイッチＳ４の一方端子は電源電位ＶＤＤを受ける。スイッチＳ４は、ノードＮ３０，Ｎ３１の電位ＶＨ，ＶＬに同期してオン／オフ制御される。
【００２９】
差動増幅回路５０は、定電流回路５１、Ｐ型トランジスタ５２，５３およびＮ型トランジスタ５４，５５を含む。定電流回路５１は、スイッチＳ４の他方端子からノードＮ５１に所定値の定電流Ｉ１を流入させる。Ｐ型トランジスタ５２，５３は、それぞれノードＮ５１とノードＮ５２，Ｎ５３との間に接続され、それらのゲートはそれぞれ入力ノードＮ５５の電位ＶＩ（Ｖ１ｄ）および出力ノードＮ５６の電位ＶＯを受ける。Ｎ型トランジスタ５４，５５は、それぞれノードＮ５２，Ｎ５３と接地電位ＧＮＤのラインとの間に接続され、それらのゲートは共にノードＮ５３に接続される。Ｎ型トランジスタ５４と５５は、カレントミラー回路を構成する。定電流回路５６は、スイッチＳ４の他方端子から出力ノードＮ５６に所定値の定電流Ｉ２を流入させる。Ｎ型トランジスタ５７は、出力ノードＮ５６と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ５２の電位Ｖ５２を受ける。定電流Ｉ２の値は十分小さく設定されており、これにより駆動回路３２における貫通電流は小さく抑えられている。
【００３０】
スイッチＳ４がオフ状態にされている場合は、プル型駆動回路３２に電源電位ＶＤＤは供給されず、プル型駆動回路３２で電力は消費されない。スイッチＳ４がオン状態にされると、プル型駆動回路３２に電源電位ＶＤＤが供給されてプル型駆動回路３２が活性化される。Ｐ型トランジスタ５２，５３には、それぞれ入力電位ＶＩおよび出力電位ＶＯに応じた値の電流が流れる。Ｐ型トランジスタ５３とＮ型トランジスタ５５は直列接続され、Ｎ型トランジスタ５４と５５はカレントミラー回路を構成しているので、Ｎ型トランジスタ５４には出力電位ＶＯに応じた値の電流が流れる。
【００３１】
出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ５４に流れる電流がＰ型トランジスタ５２に流れる電流よりも小さくなってノードＮ５２の電位Ｖ５２が上昇し、Ｎ型トランジスタ５７に流れる電流が増加して出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ５４に流れる電流がＰ型トランジスタ５２に流れる電流よりも大きくなってノードＮ５２の電位Ｖ５２が低下し、Ｎ型トランジスタ５７に流れる電流が減少して出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩになる。
【００３２】
図４に戻って、駆動回路３１，３２の入力ノードＮ４５，Ｎ５５は共に階調電位Ｖ１ｄを受け、それらの出力ノードＮ４６，Ｎ５６はそれぞれスイッチＳ１，Ｓ２の一方端子に接続される。スイッチＳ１，Ｓ２の他方端子は、共に電流増幅回路３０．１の出力ノードに接続される。スイッチＳ１，Ｓ２は、それぞれスイッチＳ３，Ｓ４と同時にオン／オフされる。他の電流増幅回路３０．２〜３０．６４も電流増幅回路３０．１と同じ構成である。
【００３３】
後述するが、階調電位Ｖ１ｄ〜Ｖ６４ｄのうちのいずれかの電位をデータ線６に印加する前に、データ線６は高電位ＶＨおよび低電位ＶＬの中間の電位ＶＰＣ＝（ＶＨ＋ＶＬ）／２にプリチャージされる。プリチャージ電位ＶＰＣは、Ｖ３２ｄとＶ３３ｄの間の電位である。
【００３４】
ノードＮ３０，Ｎ３１にそれぞれ高電位ＶＨおよび低電位ＶＬが印加される期間は、電流増幅回路３０．１〜３０．３２のスイッチＳ２，Ｓ４がオン状態にされ、電流増幅回路３０．１〜３０．３２の出力ノードがそれぞれ階調電位Ｖ１ｄ〜Ｖ３２ｄに引下げられるとともに、電流増幅回路３０．３３〜３０．６４のスイッチＳ１，Ｓ３がオン状態にされ、電流増幅回路３０．３３〜３０．６４の出力ノードがそれぞれ階調電位Ｖ３３ｄ〜Ｖ６４ｄに引上げられる。この場合、Ｖ６４ｄ＞ＶＰＣ＞Ｖ１ｄになっている。
【００３５】
ノードＮ３０，Ｎ３１にそれぞれ低電位ＶＬおよび高電位ＶＨが印加される期間は、電流増幅回路３０．１〜３０．３２のスイッチＳ１，Ｓ３がオン状態にされ、電流増幅回路３０．１〜３０．３２の出力ノードがそれぞれ階調電位Ｖ１ｄ〜Ｖ３２ｄに引上げられるとともに、電流増幅回路３０．３３〜３０．６４のスイッチＳ２，Ｓ４がオン状態にされ、電流増幅回路３０．３３〜３０．６４の出力ノードがそれぞれ階調電位Ｖ３３ｄ〜Ｖ６４ｄに引下げられる。この場合、Ｖ６４ｄ＜ＶＰＣ＜Ｖ１ｄになっている。
【００３６】
図７は、図３に示したイコライザ＋プリチャージ回路２６の構成を示す回路図である。図７において、イコライザ＋プリチャージ回路２６は、各データ線６に対して設けられたスイッチＳ５と、各隣接する２つのデータ線６に対応して設けられたスイッチＳ６とを含む。スイッチＳ５の一方端子はプリチャージ電位ＶＰＣ＝（ＶＨ＋ＶＬ）／２を受け、その他方端子は対応のデータ線６に接続される。プリチャージ電位ＶＰＣは、外部から導入してもよいし、内部で生成してもよい。スイッチＳ５は、プリチャージ信号φＰＣが活性化レベルの「Ｈ」レベルにされたことに応じてオン状態にされる。スイッチＳ５がオン状態にされると、各データ線６はプリチャージ電位ＶＰＣにされる。スイッチＳ６は、２つのデータ線６間に接続され、イコライズ信号φＥＱが活性化レベルの「Ｈ」レベルにされたことに応じてオン状態にされる。スイッチＳ６がオン状態にされると、ｎ本（但し、ｎは２以上の整数である）のデータ線６の電位ＶＧ１〜ＶＧｎは平均化される。
【００３７】
図８は、図１〜図７に示したカラー液晶表示装置の動作を示すタイムチャートである。図８において、初期状態では、イコライズ信号φＥＱおよびプリチャージ信号φＰＣは非活性化レベルの「Ｌ」レベルにされており、スイッチＳ１〜Ｓ６はオフ状態にされている。このとき、ｎ本のデータ線６の電位ＶＧ１〜ＶＧｎの各々は、前のサイクルで書込まれた電位になっており、Ｖ１ｄ〜Ｖ６４ｄのうちのいずれかの電位になっている。また、走査線４の電位ＶＳは「Ｌ」レベルにされており、Ｎ型トランジスタ１１は非導通状態にされている。
【００３８】
まず時刻ｔ０において、イコライズ信号φＥＱが活性化レベルの「Ｈ」レベルにされると、各スイッチＳ６がオン状態にされてｎ本のデータ線６が互いに短絡される。これにより、ｎ本のデータ線６の電位ＶＧ１〜ＶＧｎが平均化される。このときの各データ線６の電位は、時刻ｔ０におけるｎ本のデータ線６の電位ＶＧ１〜ＶＧｎによって決まり、一定値にはならない。時刻ｔ１において、イコライズ信号φＥＱが非活性化レベルの「Ｌ」レベルにされると、各スイッチＳ６がオフ状態にされてｎ本のデータ線６は互いに電気的に切離される。
【００３９】
次に、時刻ｔ２において、プリチャージ信号φＰＣが活性化レベルの「Ｈ」レベルにされると、各スイッチＳ５がオン状態にされて各データ線６がプリチャージ電位ＶＰＣにされる。時刻ｔ３において、プリチャージ信号φＰ１が活性化レベルの「Ｌ」レベルにされると、各スイッチＳ５がオフ状態にされてｎ本のデータ線６は互いに電気的に切離される。
【００４０】
次に、時刻ｔ４において、たとえばノードＮ３０，Ｎ３１にそれぞれ高電位ＶＨおよび低電位ＶＬが印加され、電流増幅回路３０．３３〜３０．６４のスイッチＳ１，Ｓ３がオン状態にされるとともに電流増幅回路３０．１〜３０．３２のスイッチＳ２，Ｓ４がオン状態にされ、ｎ本のデータ線６の電位ＶＧ１〜ＶＧｎの各々が、マルチプレクサ２５によって接続された駆動回路３１または３２の出力電位に向かって変化する。
【００４１】
このとき、電流増幅回路３０．３３〜３０．６４のうちのいずれかに接続されたデータ線６はプッシュ型駆動回路３１のＰ型トランジスタ４６によって迅速に充電され、電流増幅回路３０．１〜３０．３２のうちのいずれかに接続されたデータ線６はプル型駆動回路３２のＮ型トランジスタ５７によって迅速に放電される。
【００４２】
次に時刻ｔ５において、１本の走査線４の電位ＶＳが選択レベルの「Ｈ」レベルに立上げられる。これにより、図７の各Ｎ型トランジスタ１１が導通し、各データ線６の電位ＶＧがＮ型トランジスタ１１を介して液晶セル２に与えられる。走査線４の電位ＶＧが「Ｌ」レベルに立下げられると、Ｎ型トランジスタ１１が非導通になり、液晶セル２の電極間電圧はキャパシタ１２によって保持される。液晶セル２は、その電極間電圧に応じた値の光透過率を示す。
【００４３】
この実施の形態１では、電流増幅回路３０．１〜３０．６４の各々にプッシュ型駆動回路３１、プル型駆動回路３２およびスイッチＳ１，Ｓ２を設けておき、プリチャージ電位ＶＰＣよりも高い電位を出力する電流増幅回路（図４では３０．３３〜３０．６４）ではスイッチＳ１をオン状態にしてプッシュ型駆動回路３１のみを使用し、プリチャージ電位ＶＰＣよりも低い電位を出力する電流増幅回路（図４では３０．１〜３０．３２）ではスイッチＳ２をオン状態にしてプル型駆動回路３２のみを使用する。また、データ線６に接続されない駆動回路３１，３２では、スイッチＳ３，Ｓ４がオフ状態にされて電源電位ＶＤＤの供給が停止される。したがって、電流増幅回路３０．１〜３０．６４における貫通電流を最小限に抑えることができ、消費電力の低減化を図ることができる。
【００４４】
なお、電界効果トランジスタ１１．４１〜４４，４６，５２〜５５，５７の各々は、ＭＯＳトランジスタであってもよいし、薄膜トランジスタ（ＴＦＴ）でもよい。薄膜トランジスタは、ポリシリコン薄膜、アモルファスシリコン薄膜などのどのような半導体薄膜で形成されたものでもよいし、樹脂基板、ガラス基板などのどのような絶縁基板上に形成されたものでもよい。
【００４５】
また図９は、実施の形態１の変更例によるカラー液晶表示装置の階調電位発生回路の構成を示す回路図であって、図４と対比される図である。図９において、この階調電位発生回路は、２組のラダー抵抗回路６０，６１と６４の電流増幅回路６３．１〜６３．６４とを含む。ラダー抵抗回路６０は、ノードＮ６１とＮ６０の間に直列接続された抵抗素子Ｒ１〜Ｒ６５を含む。ノードＮ６０，Ｎ６１には、それぞれ高電位ＶＨおよび低電位ＶＬが常時印加される。ラダー抵抗回路６０により、６４の階調電位Ｖ１ａ〜Ｖ６４ａ（Ｖ６４ａ＞Ｖ１ａ）が生成される。ラダー抵抗回路６１は、ノードＮ６３とＮ６２の間に直列接続された抵抗素子Ｒ１〜Ｒ６５を含む。ノードＮ６２，Ｎ６３には、それぞれ低電位ＶＬおよび高電位ＶＨが常時印加される。ラダー抵抗回路６１により、６４の階調電位Ｖ１ｂ〜Ｖ６４ｂ（Ｖ６４ｂ＜Ｖ１ｂ）が生成される。
【００４６】
電流増幅回路６３．１〜６３．６４の各々は、図４〜図６で示したプッシュ型駆動回路３１、プル型駆動回路３２およびスイッチＳ１，Ｓ２を含む。電流増幅回路６３．３３〜６３．６４のプッシュ型駆動回路３１の入力ノードはそれぞれラダー抵抗回路６０の出力電位Ｖ３３ａ〜Ｖ６４ａを受け、電流増幅回路６３．１〜６３．３２のプル型駆動回路３２の入力ノードはラダー抵抗回路６０の出力電位Ｖ１ａ〜Ｖ３２ａを受ける。電流増幅回路６３．３３〜６３．６４のプル型駆動回路３２の入力ノードはそれぞれラダー抵抗回路６１の出力電位Ｖ３３ｂ〜Ｖ６４ｂを受け、電流増幅回路６３．１〜６３．３２のプッシュ型駆動回路３１の入力ノードはラダー抵抗回路６１の出力電位Ｖ１ｂ〜Ｖ３２ｂを受ける。各プッシュ型駆動回路３１の出力ノードはスイッチＳ１を介して対応の電流増幅回路の出力ノードに接続され、各プル型駆動回路３２の出力ノードはスイッチＳ２を介して対応の電流増幅回路の出力ノードに接続される。
【００４７】
スイッチＳ１〜Ｓ４は、図４〜図６で説明したタイミングで動作する。あるサイクルでは、図９に示すように、電流増幅回路６３．３３〜６３．６４のスイッチＳ１，Ｓ３がオン状態にされるとともに電流増幅回路６３．１〜６３．３２のスイッチＳ２，Ｓ４がオン状態にされ、Ｖ６４ｄ＞ＶＰＣ＞Ｖ１ｄとなる。次のサイクルでは、電流増幅回路６３．３３〜６３．６４のスイッチＳ２，Ｓ４がオン状態にされるとともに電流増幅回路６３．１〜６３．３２のスイッチＳ１，Ｓ３がオン状態にされ、Ｖ１ｄ＞ＶＰＣ＞Ｖ６４ｄとなる。この変更例でも、実施の形態１と同じ効果が得られる。
【００４８】
図１０は、この実施の形態１の変更例による画像表示装置の要部を示す回路図であって、図２と対比される図である。図１０において、この変更例は、図２の液晶セル２をＰ型トランジスタ６５およびＥＬ（エレクトロルミネッセンス）素子６６で置換したものである。Ｐ型トランジスタ６５およびＥＬ素子６６は電源電位ＶＤＤのラインと共通電位線５との間に直列接続され、Ｐ型トランジスタ６５のゲートはＮ型トランジスタ１１およびキャパシタ１２の間のノードＮ１１に接続される。ノードＮ１１に階調電位が与えられると、Ｐ型トランジスタ６５にはその階調電位に応じた値の電流が流れ、その電流値に応じた光強度でＥＬ素子６６が発光する。ＥＬ素子６６では、液晶セル２のように印加電圧の極性を切換える必要がない。したがって、図４の階調電位発生回路２４では、ノードＮ３０，Ｎ３１はそれぞれ高電位ＶＨおよび低電位ＶＬに固定され、電流増幅回路３０．１〜３０．３２のプル型駆動回路３２のみを含み、電流増幅回路３０．３３〜３０．６４はプッシュ型駆動回路３１のみを含む。この変更例でも、実施の形態１と同じ効果が得られる。
【００４９】
［実施の形態２］
図５のプッシュ型駆動回路３１では、出力電位ＶＯが差動増幅回路４０に直接フィードバックされており、かつ負荷容量が大きいので、発振現象が生じてしまうという問題があった。この実施の形態２では、この問題の解決が図られる。
【００５０】
図１１は、この発明の実施の形態２によるプッシュ型駆動回路７０の構成を示す回路図である。図１１において、このプッシュ型駆動回路７０は、図５のプッシュ型駆動回路３１のＰ型トランジスタ４６をＰ型トランジスタ７１、Ｎ型トランジスタ７２，７３および定電流回路７４で置換したものである。なお、図面および説明の簡単化のため、これ以降、駆動回路に電源供給を行うためのスイッチＳ３，Ｓ４は省略されている。
【００５１】
Ｐ型トランジスタ７１、Ｎ型トランジスタ７２および定電流回路７４は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ７１のゲートは、差動増幅回路４０の出力ノードＮ４１の電位Ｖ４１を受ける。Ｎ型トランジスタ７２のゲートは、そのドレインに接続される。Ｎ型トランジスタ７２は、ダイオード素子を構成する。Ｎ型トランジスタ７２のソース（ノードＮ７２）の電位ＶＭは、Ｎ型トランジスタ４４のゲートに与えられる。定電流回路７４は、ノードＮ７２から接地電位ＧＮＤのラインに所定値の定電流Ｉ３を流出させる。Ｎ型トランジスタ７３は、電源電位ＶＤＤのラインと出力ノードＮ４６との間に接続され、そのゲートはトランジスタ７１と７２の間のノードＮ７１の電位ＶＣを受ける。
【００５２】
次に、この駆動回路７０の動作について説明する。この駆動回路７０では、差動増幅回路４０の動作により、ノードＮ７２の電位ＶＭは入力ノードＮ４５の電位ＶＩに等しくなる。すなわち、Ｎ型トランジスタ４４とＰ型トランジスタ４２は直列接続され、Ｐ型トランジスタ４１と４２はカレントミラー回路を構成しているので、Ｐ型トランジスタ４１にはモニタ電位ＶＭに応じた値の電流が流れる。
【００５３】
モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも大きくなってノードＮ４１の電位Ｖ４１が上昇する。これにより、Ｐ型トランジスタ７１に流れる電流が小さくなってモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも小さくなってノードＮ４１の電位Ｖ４１が低下する。これにより、Ｐ型トランジスタ７１に流れる電流が大きくなってモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩになる。
【００５４】
定電流回路７４の電流Ｉ３は小さな値に設定されているので、ノードＮ７１の電位ＶＣはＶＣ＝ＶＭ＋ＶＴＮとなる。ここで、ＶＴＮはＮ型トランジスタのしきい値電圧である。また、Ｎ型トランジスタ７３の電流駆動能力を定電流回路４７の電流駆動能力よりも十分に大きくすると、Ｎ型トランジスタ７３がソースフォロワ動作をし、出力ノードＮ４６の電位ＶＯはＶＯ＝ＶＣ−ＶＴＮ＝ＶＭ＝ＶＩとなる。したがって、入力電位ＶＩと等しい出力電位ＶＯが得られる。
【００５５】
この実施の形態２では、差動増幅回路４０へのフィードバックループの容量がＮ型トランジスタ４４，７２，７３のゲート容量になるので、差動増幅回路４０に負荷容量が直接接続される図５の駆動回路３１に比べ、差動増幅回路４０へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路７０において発振現象が生じることはない。
【００５６】
また、図１２Ａ〜１２Ｃの各々は、図１１に示した定電流回路７４の構成を例示する回路図である。図１２Ａでは、定電流回路７４は、抵抗素子７５およびＮ型トランジスタ７６，７７を含む。抵抗素子７５およびＮ型トランジスタ７６は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ７７はノードＮ７２と接地電位ＧＮＤのラインとの間に接続される。Ｎ型トランジスタ７６，７７のゲートは、共にＮ型トランジスタ７６のドレインに接続される。Ｎ型トランジスタ７６と７７は、カレントミラー回路を構成する。抵抗素子７５およびＮ型トランジスタ７６には、抵抗素子７５の抵抗値に応じた値の一定電流が流れる。Ｎ型トランジスタ７７には、Ｎ型トランジスタ７６に流れる電流に応じた値の一定電流Ｉ３が流れる。
【００５７】
図１２Ｂでは、定電流回路７４はＮ型トランジスタ７８を含む。Ｎ型トランジスタ７８は、ノードＮ７２と接地電位ＧＮＤのラインとの間に接続され、そのゲートは一定のバイアス電位ＶＢＮを受ける。バイアス電位ＶＢＮは、Ｎ型トランジスタ７８が飽和領域で動作するような所定のレベルに設定される。これにより、Ｎ型トランジスタ７８には、一定の電流Ｉ３が流れる。
【００５８】
図１２Ｃでは、定電流回路７４は、デプレッション型のＮ型トランジスタ７９を含む。Ｎ型トランジスタ７９は、ノードＮ７２と接地電位ＧＮＤとのラインとの間に接続され、そのゲートは接地電位ＧＮＤのラインに接続される。Ｎ型トランジスタ７９は、ゲート−ソース間電圧が０Ｖのときでも一定の電流Ｉ３を流すように形成されている。また、ノードＮ７２と接地電位ＧＮＤのラインとの間に接続された抵抗素子で定電流回路７４を構成してもよい。定電流回路４５，４７の各々を、定電流回路７４と同じ構成にしてもよい。
【００５９】
また、図１３の駆動回路８０では、Ｐ型トランジスタ４１，４２のソースとＰ型トランジスタ７１のソースとＮ型トランジスタ７３のドレインとにそれぞれ互いに異なる電源電位Ｖ１，Ｖ２，Ｖ３が与えられる。また、定電流回路４５，７４，４７の低電位側端子がそれぞれ互いに異なる電源電位Ｖ４，Ｖ５，Ｖ６に接続される。この変更例でも、図１１の駆動回路７０と同じ効果が得られる。
【００６０】
また、図１４の駆動回路８１は、図１１の駆動回路７０の差動増幅回路４０を差動増幅回路８２で置換したものである。差動増幅回路８２は、差動増幅回路４０のＰ型トランジスタ４１，４２をそれぞれ抵抗素子８３，８４で置換したものである。抵抗素子８３，８４は、それぞれ電源電位ＶＤＤのラインとノードＮ４１，Ｎ４２との間に接続される。
【００６１】
Ｎ型トランジスタ４３に流れる電流とＮ型トランジスタ４４に流れる電流との合計は、定電流回路４５に流れる電流Ｉ１に等しくなる。モニタ電位ＶＭが入力電位ＶＩに等しい場合は、Ｎ型トランジスタ４３に流れる電流とＮ型トランジスタ４４に流れる電流とが等しくなっている。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、Ｎ型トランジスタ４４の電流が増加するとともにＮ型トランジスタ４３の電流が減少し、ノードＮ４１の電位Ｖ４１が上昇してＰ型トランジスタ７１の電流が減少し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、Ｎ型トランジスタ４４の電流が減少するとともにＮ型トランジスタ４３の電流が増加し、ノードＮ４１の電位Ｖ４１が低下してＰ型トランジスタ７１の電流が増加し、モニタ電位ＶＭが上昇する。したがって、モニタ電位ＶＭは入力電位ＶＩと同じレベルに保持され、ＶＯ＝ＶＩとなる。この変更例でも、図１１の駆動回路７０と同じ効果が得られる。
【００６２】
［実施の形態３］
図１５は、この発明の実施の形態３によるプッシュ型駆動回路８５の構成を示す回路図である。図１５において、この駆動回路８５は、図１１の駆動回路８０の差動増幅回路４０を図６の差動増幅回路５０で置換し、さらにＰ型トランジスタ７１および定電流回路７４を定電流回路８６およびＮ型トランジスタ８７でそれぞれ置換したものである。定電流回路８６は、電源電位ＶＤＤのラインとノードＮ７１との間に接続され、電源電位ＶＤＤのラインからノードＮ７１に所定値の定電流Ｉ３を流入させる。Ｎ型トランジスタ８７は、ノードＮ７２と接地電位ＧＮＤのラインとの間に接続され、そのゲートは差動増幅回路５０の出力ノードＮ５２の電位Ｖ５２を受ける。
【００６３】
次に、この駆動回路８５の動作について説明する。この駆動回路８５では、差動増幅回路５０の動作により、モニタ電位ＶＭは入力電位ＶＩに等しくなる。すなわち、Ｐ型トランジスタ５３とＮ型トランジスタ５５は直列接続され、Ｎ型トランジスタ５４と５５はカレントミラー回路を構成しているので、Ｎ型トランジスタ５４にはモニタ電位ＶＭに応じた値の電流が流れる。
【００６４】
モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ５４に流れる電流がＰ型トランジスタ５２に流れる電流よりも小さくなってノードＮ５２の電位Ｖ５２が上昇する。これにより、Ｎ型トランジスタ８７に流れる電流が大きくなってモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ５４に流れる電流がＰ型トランジスタ５２に流れる電流よりも大きくなってノードＮ５２の電位Ｖ５２が低下する。これにより、Ｎ型トランジスタ８７に流れる電流が小さくなってモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩになる。
【００６５】
定電流回路８６の電流Ｉ３は十分に小さい値に設定されているので、ノードＮ７１の電位ＶＣはＶＣ＝ＶＭ＋ＶＴＮとなる。また、Ｎ型トランジスタ７３の電流駆動能力を定電流回路４７の電流駆動能力よりも十分に大きくすると、Ｎ型トランジスタ７３がソースフォロワ動作をし、出力ノードＮ４６の電位ＶＯはＶＯ＝ＶＣ−ＶＴＮ＝ＶＭ＝ＶＩとなる。したがって、入力電位ＶＩに等しいレベルの出力電位ＶＯが得られる。
【００６６】
この実施の形態３では、差動増幅回路５０へのフィードバックループの容量がトランジスタ５３，７２，７３のゲート容量になるので、負荷容量が差動増幅回路４０に直接接続されている図５の駆動回路３１に比べ、差動増幅回路５０へのフィードバックループの容量が十分小さくなる。したがって、駆動回路８５において発振現象が生じることはない。
【００６７】
また、図１６Ａ〜１６Ｃの各々は、図１５に示した定電流回路８６の構成を例示する回路図である。図１６Ａでは、定電流回路８６は、Ｐ型トランジスタ８８，８９および抵抗素子９０を含む。Ｐ型トランジスタ８８および抵抗素子９０は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ８９は電源電位ＶＤＤのラインとノードＮ７１との間に接続される。Ｐ型トランジスタ８８，８９のゲートは、共にＰ型トランジスタ８８のドレインに接続される。Ｐ型トランジスタ８８と８９は、カレントミラー回路を構成する。Ｐ型トランジスタ８８および抵抗素子８９には、抵抗素子９０の抵抗値に応じた値の一定電流が流れる。Ｐ型トランジスタ８９には、Ｐ型トランジスタ８８に流れる電流に応じた値の一定電流Ｉ３が流れる。
【００６８】
図１６Ｂでは、定電流回路８６はＰ型トランジスタ９１を含む。Ｐ型トランジスタ９１は、電源電位ＶＤＤのラインとノードＮ７１との間に接続され、そのゲートは一定のバイアス電位ＶＢＰを受ける。バイアス電位ＶＢＰは、Ｐ型トランジスタ９１が飽和領域で動作するような所定のレベルに設定される。これにより、Ｐ型トランジスタ９１には、一定電流Ｉ３が流れる。
【００６９】
図１６Ｃでは、定電流回路８６は、デプレッション型のＰ型トランジスタ９２を含む。Ｐ型トランジスタ９２は、電源電位ＶＤＤのラインとノードＮ７１との間に接続され、そのゲートが電源電位ＶＤＤのラインに接続される。Ｐ型トランジスタ９２は、ゲート−ソース間電圧が０Ｖのときにも一定電流Ｉ３を流すように形成されている。また、電源電位ＶＤＤのラインとノードＮ７１との間に接続された抵抗素子で定電流回路８６を構成してもよい。定電流回路５１を、定電流回路８６と同じ構成にしてもよい。
【００７０】
また、図１７の駆動回路９５は、図１５の駆動回路８５の差動増幅回路５０を差動増幅回路９６で置換したものである。差動増幅回路９６は、差動増幅回路５０のＮ型トランジスタ５４，５５を抵抗素子９７，９８で置換したものである。抵抗素子９７，９８は、それぞれノードＮ５２，Ｎ５３と接地電位ＧＮＤのラインとの間に接続される。Ｐ型トランジスタ５２に流れる電流とＰ型トランジスタ５３に流れる電流との合計は、定電流回路５１に流れる電流Ｉ１に等しくなる。モニタ電位ＶＭが入力電位ＶＩに等しい場合は、Ｐ型トランジスタ５２の電流とＰ型トランジスタ５３の電流とは等しくなっている。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、Ｐ型トランジスタ５３の電流が減少するとともにＰ型トランジスタ５２の電流が増加し、ノードＮ５２の電位Ｖ５２が上昇してＮ型トランジスタ８７の電流が増加し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、Ｐ型トランジスタ５３の電流が増加するとともにＰ型トランジスタ５２の電流が減少し、ノードＮ５２の電位Ｖ５２が低下してＮ型トランジスタ８７の電流が減少し、モニタ電位ＶＭが上昇する。したがって、モニタ電位ＶＭは入力電位ＶＩに保持され、ＶＯ＝ＶＩとなる。この変更例でも、図１５の駆動回路８５と同じ効果が得られる。
【００７１】
また、図１８の駆動回路１００は、図１５の駆動回路８５の差動増幅回路５０を図５の差動増幅回路４０で置換したものである。Ｎ型トランジスタ８７のゲートはノードＮ４１の電位Ｖ４１を受け、Ｎ型トランジスタ４４のゲートはモニタ電位ＶＭを受ける。モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも大きくなってノードＮ４１の電位Ｖ４１が上昇し、Ｎ型トランジスタ８７の電流が増加してモニタ電位ＶＭは低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ４１に流れる電流がＮ型トランジスタ４３に流れる電流よりも小さくなってノードＮ４１の電位Ｖ４１が低下し、Ｎ型トランジスタ８７の電流が減少してモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図１５の駆動回路８５と同じ効果が得られる。
【００７２】
［実施の形態４］
図１９は、この発明の実施の形態４によるプル型駆動回路１０５の構成を示す回路図であって、図６と対比される図である。図１９において、この駆動回路１０５は、図６の駆動回路３２のＮ型トランジスタ５７をＰ型トランジスタ１０６〜１０８および定電流回路１０９で置換したものである。なお、上述の通り、電源供給用のスイッチＳ４は、図面および説明の簡単化のため省略されている。
【００７３】
Ｐ型トランジスタ１０６，１０７および定電流回路１０９は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ１０６のゲートは、ノードＮ５２の電位Ｖ５２を受ける。Ｐ型トランジスタ５３のゲートは、Ｐ型トランジスタ１０６と１０７の間のノードＮ１０６の電位ＶＭを受ける。Ｐ型トランジスタ１０７のゲートは、そのドレイン（ノードＮ１０７）に接続される。Ｐ型トランジスタ１０７は、ダイオード素子を構成する。定電流回路１０９は、ノードＮ１０７から接地電位ＧＮＤのラインに所定値の定電流Ｉ３を流出させる。Ｐ型トランジスタ１０８は、出力ノードＮ５６と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ１０７の電位ＶＣを受ける。
【００７４】
モニタ電位ＶＭは、差動増幅回路５０の動作によって入力電位ＶＩに保持される。すなわち、モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ５４の電流がＰ型トランジスタ５２の電流よりも小さくなってノードＮ５２の電位Ｖ５２が上昇し、Ｐ型トランジスタ１０６を流れる電流が減少してモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ５４の電流がＰ型トランジスタ５２の電流よりも大きくなってノードＮ５２の電位Ｖ５２が低下し、Ｐ型トランジスタ１０６を流れる電流が増加してモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなる。
【００７５】
定電流回路１０９の定電流Ｉ３に比べてＰ型トランジスタ１０７の電流駆動能力を十分に大きくすると、ノードＮ１０７の電位ＶＣはＶＣ＝ＶＭ−｜ＶＴＰ｜となる。ここで、ＶＴＰはＰ型トランジスタのしきい値電圧である。定電流回路５６の定電流Ｉ２に比べてＰ型トランジスタ１０８の電流駆動能力を十分に大きくすると、出力電位ＶＯはＶＯ＝ＶＣ＋｜ＶＴＰ｜＝ＶＭ−｜ＶＴＭ｜＋｜ＶＴＰ｜＝ＶＭ＝ＶＩとなる。
【００７６】
この実施の形態４では、差動増幅回路５０へのフィードバックループの容量がトランジスタ５３，１０７，１０８のゲート容量になるので、負荷容量が差動増幅回路５０に直接接続されていた図６の駆動回路３２に比べ、差動増幅回路５０へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路１０５において発振現象が生じることはない。
【００７７】
図２０の駆動回路１１０は、図１９の駆動回路１０５のＰ型トランジスタ１０６および定電流回路１０９をそれぞれ定電流回路１１１およびＮ型トランジスタ１１２で置換したものである。定電流回路１１１は、電源電位ＶＤＤのラインからノードＮ１０６に所定値の定電流Ｉ３を流入させる。Ｎ型トランジスタ１１２は、ノードＮ１０７と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ５２の電位Ｖ５２を受ける。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、ノードＮ５２の電位Ｖ５２が上昇してＮ型トランジスタ１１２に流れる電流が増加し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、ノードＮ５２の電位Ｖ５２が低下してＮ型トランジスタ１１２に流れる電流が減少し、モニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図１９の駆動回路１０５と同じ効果が得られる。
【００７８】
図２１の駆動回路１１５は、図１９の駆動回路１０５の差動増幅回路５０を図５の差動増幅回路４０で置換したものである。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、ノードＮ４１の電位Ｖ４１が上昇してＰ型トランジスタ１０６に流れる電流が減少し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、ノードＮ４１の電位Ｖ４１が低下してＰ型トランジスタ１０６に流れる電流が増加し、モニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図１９の駆動回路１０５と同じ効果が得られる。
【００７９】
［実施の形態５］
図２２は、この発明の実施の形態５によるプッシュプル型駆動回路１２０の構成を示す回路図である。図２２において、この駆動回路１２０は、図１１のプッシュ型駆動回路７０と図２０のプル型駆動回路１１０とを組合せたものである。プッシュ型駆動回路７０の入力ノードＮ４５とプル型駆動回路１１０の入力ノードが互いに接続され、プッシュ型駆動回路７０の出力ノードＮ４６とプル型駆動回路１１０の出力ノードとが互いに接続される。
【００８０】
出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ７３のゲート−ソース間電圧がＮ型トランジスタ７３のしきい値電圧ＶＴＮよりも小さくなってＮ型トランジスタ７３が非導通になるとともに、Ｐ型トランジスタ１０８のソース−ゲート間電圧がＰ型トランジスタ１０８のしきい値電圧ＶＴＰの絶対値よりも大きくなってＰ型トランジスタ１０８が導通し、出力電位ＶＯが低下する。
【００８１】
出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ１０８のソース−ゲート間電圧がＰ型トランジスタ１０８のしきい値電圧ＶＴＰの絶対値よりも小さくなってＰ型トランジスタ１０８が非導通になるとともに、Ｎ型トランジスタ７３のゲート−ソース間電圧がＮ型トランジスタ７３のしきい値電圧ＶＴＮよりも大きくなってＮ型トランジスタ７３が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
【００８２】
この駆動回路１２０は、図４および図５のプッシュ型駆動回路３１またはプル型駆動回路３２として用いられる。駆動回路１２０がプッシュ型駆動回路３１として用いられる場合は、放電用のＰ型トランジスタ１０８の電流駆動能力は充電用のＮ型トランジスタ７３の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１２０がプル型駆動回路３２として用いられる場合は、充電用のＮ型トランジスタ７３の電流駆動能力は放電用のＰ型トランジスタ１０８の電流駆動能力に比べて十分に小さなレベルに設定される。したがって、駆動回路３１，３２における貫通電流を小さくすることができ、消費電力の低減化を図ることができる。
【００８３】
この実施の形態５では、実施の形態２と同じ効果が得られる他、消費電力の低減化を図ることができる。
【００８４】
以下、種々の変更例について説明する。図２３のプッシュプル型駆動回路１２５は、図１５のプッシュ型駆動回路８５と図２１のプル型駆動回路１１５とを組合せたものである。プッシュ型駆動回路８５の入力ノードＮ４５とプル型駆動回路１１５の入力ノードとは互いに接続され、プッシュ型駆動回路８５の出力ノードＮ４６とプル型駆動回路１１５の出力ノードとは互いに接続される。この変更例でも、図２２の駆動回路１２０と同じ効果が得られる。
【００８５】
図２４のプッシュプル型駆動回路１３０は、図１１のプッシュ型駆動回路７０と図２１のプル型駆動回路１１５とを組合せたものである。図２５のプッシュプル型駆動回路１３１は、図１５のプッシュ型駆動回路８５と図２０のプル型駆動回路１１０とを組合せたものである。これらの変更例でも、図２２の駆動回路１２０と同じ効果が得られる。なお、プッシュプル型駆動回路１２０，１２５，１３０，１３１のいずれにおいても、定電流回路４７，５６のいずれか一方、あるいは両方を省略することも可能である。
【００８６】
［実施の形態６］
図２６は、この発明の実施の形態６によるプッシュプル型駆動回路１３５の構成を示す回路図である。図２６を参照して、この駆動回路１３５は、図１１のプッシュ型駆動回路７０にＰ型トランジスタ１３６，１３７を追加したものである。Ｐ型トランジスタ１３６および定電流回路７４はノードＮ７２と接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ１３６のゲートはそのドレイン（ノードＮ１３６）に接続される。Ｐ型トランジスタ１３６はダイオード素子を構成する。Ｐ型トランジスタ１３７は、出力ノードＮ４６と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ１３６の電位ＶＣ１を受ける。
【００８７】
差動増幅回路４０の動作により、ノードＮ７２の電位ＶＭはＶＭ＝ＶＩになる。したがって、ノードＮ７１の電位ＶＣはＶＣ＝ＶＩ＋ＶＴＮになり、ノードＮ１３６の電位ＶＣ１はＶＣ１＝ＶＩ−｜ＶＴＰ｜になる。出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ７３が非導通になるとともにＰ型トランジスタ１３７が導通する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ１３７が非導通になるとともにＮ型トランジスタ７３が導通する。したがって、ＶＯ＝ＶＩになる。
【００８８】
この実施の形態６では、実施の形態５と同じ効果が得られる他、差動増幅回路を１つにしたので、レイアウト面積が小さくて済む。
【００８９】
なお、定電流回路４７は省略することも可能である。
【００９０】
［実施の形態７］
図２７は、この発明の実施の形態７によるプッシュプル型駆動回路１４０の構成を示す回路図である。図２７を参照して、この駆動回路１４０は、図２０のプル型駆動回路１１０にＮ型トランジスタ１４１，１４２を追加したものである。定電流回路１１１およびＮ型トランジスタ１４１は電源電位ＶＤＤのラインとノードＮ１０６との間に直列接続され、Ｎ型トランジスタ１４１のゲートはそのドレイン（ノードＮ１１１）に接続される。Ｎ型トランジスタ１４１は、ダイオード素子を構成する。Ｎ型トランジスタ１４２は、電源電位ＶＤＤのラインと出力ノードＮ５６との間に接続され、そのゲートはノードＮ１１１の電位ＶＣ１を受ける。
【００９１】
差動増幅回路５０の動作により、ノードＮ１０６の電位ＶＭはＶＭ＝ＶＩになる。したがって、ノードＮ１１１の電位ＶＣ１はＶＣ１＝ＶＩ＋ＶＴＮになり、ノードＮ１０７の電位ＶＣはＶＣ＝ＶＩ−｜ＶＴＰ｜になる。出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ１４２が非導通になるとともに、Ｐ型トランジスタ１０８が導通する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ１０８が非導通になるとともにＮ型トランジスタ１４２が導通する。したがって、ＶＯ＝ＶＩになる。
【００９２】
この実施の形態７でも、実施の形態６と同じ効果が得られる。
【００９３】
なお、定電流回路５６は省略することも可能である。
【００９４】
［実施の形態８］
図２８は、この発明の実施の形態８によるプッシュ型駆動回路１５０の構成を示す回路図である。図２８において、この駆動回路１５０は、レベルシフト回路１５１、プルアップ回路１５５および定電流回路１５８を含む。
【００９５】
レベルシフト回路１５１は、電源電位Ｖ１１（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された定電流回路１５２、Ｎ型トランジスタ１５３およびＰ型トランジスタ１５４を含む。Ｎ型トランジスタ１５３のゲートは、そのドレイン（ノードＮ１５２）に接続されている。Ｎ型トランジスタ１５３は、ダイオード素子を構成する。Ｐ型トランジスタ１５４のゲートは、入力ノードＮ４５の電位ＶＩを受ける。定電流回路１５２の電流駆動能力は、トランジスタ１５３，１５４の電流駆動能力よりも十分に小さなレベルに設定されている。
【００９６】
Ｐ型トランジスタ１５４のソース（ノードＮ１５３）の電位Ｖ１５３はＶ１５３＝ＶＩ＋｜ＶＴＰ｜となり、Ｎ型トランジスタ１５３のドレイン（ノードＮ１５２）の電位Ｖ１５２はＶ１５２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。したがって、レベルシフト回路１５１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ１５２を出力する。
【００９７】
プルアップ回路１５５は、電源電位Ｖ１２（１５Ｖ）のノードと出力ノードＮ４６との間に直列接続されたＮ型トランジスタ１５６およびＰ型トランジスタ１５７を含む。定電流回路１５８は、出力ノードＮ４６と接地電位ＧＮＤのラインとの間に接続される。Ｎ型トランジスタ１５６のゲートは、レベルシフト回路１５１の出力電位Ｖ１５２を受ける。Ｐ型トランジスタ１５７のゲートは、そのドレインに接続されている。Ｐ型トランジスタ１５７は、ダイオード素子を構成する。Ｎ型トランジスタ１５６は飽和領域で動作するように電源電位Ｖ１２が設定されているので、Ｎ型トランジスタ１５６はいわゆるソースフォロア動作を行なう。定電流回路１５８の電流駆動能力は、トランジスタ１５６，１５７の電流駆動能力よりも十分に小さなレベルに設定されている。
【００９８】
Ｎ型トランジスタ１５６のソース（ノードＮ１５６）の電位Ｖ１５６はＶ１５６＝Ｖ１５２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜となる。出力ノードＮ４６の電位ＶＯは、ＶＯ＝Ｖ１５６−｜ＶＴＰ｜＝ＶＩとなる。
【００９９】
この実施の形態８では、出力電位ＶＯを全くフィードバックしないので、駆動回路１５０において発振現象が生じることがない。
【０１００】
［実施の形態９］
図２９は、この発明の実施の形態９によるプル型駆動回路１６０の構成を示す回路図である。図２９において、この駆動回路１６０は、レベルシフト回路１６１、定電流回路１６５およびプルダウン回路１６６を含む。
【０１０１】
レベルシフト回路１６１は、電源電位Ｖ１３（５Ｖ）のノードと電源電位Ｖ１４（−１０Ｖ）のノードとの間に直列接続されたＮ型トランジスタ１６２、Ｐ型トランジスタ１６３および定電流回路１６４を含む。Ｎ型トランジスタ１６２のゲートは、入力ノードＮ５５の電位を受ける。Ｐ型トランジスタ１６３のゲートは、そのドレイン（ノードＮ１６３）に接続される。Ｐ型トランジスタ１６３は、ダイオード素子を構成する。定電流回路１６４の電流駆動能力は、トランジスタ１６２，１６３電流駆動能力よりも十分に小さなレベルに設定されている。
【０１０２】
Ｎ型トランジスタ１６２のソース（ノードＮ１６２）の電位Ｖ１６２はＶ１６２＝ＶＩ−ＶＴＮとなる。Ｐ型トランジスタ１６３のドレイン（ノードＮ１６３）の電位Ｖ１６３は、Ｖ１６３＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜となる。したがって、レベルシフト回路１６１は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ１６３を出力する。
【０１０３】
定電流回路１６５は、電源電位Ｖ１３のノードと出力ノードＮ５６との間に接続される。プルダウン回路１６６は、電源電位Ｖ１５（−１０Ｖ）のノードと出力ノードＮ１６６との間に直列接続されたＰ型トランジスタ１６８およびＮ型トランジスタ１６７を含む。Ｐ型トランジスタ１６８のゲートは、レベルシフト回路１６１の出力電位Ｖ１６３を受ける。Ｎ型トランジスタ１６７のゲートは、そのドレインに接続されている。Ｎ型トランジスタ１６７は、ダイオード素子を構成する。Ｐ型トランジスタ１６８は飽和領域で動作するように電源電位Ｖ１５が設定されているので、Ｐ型トランジスタ１６８はいわゆるソースフォロア動作を行なう。定電流回路１６５の電流駆動能力は、トランジスタ１６７，１６８の電流駆動能力よりも十分に小さなレベルに設定されている。
【０１０４】
Ｐ型トランジスタ１６８のソース（ノードＮ１６７）の電位Ｖ１６７は、Ｖ１６７＝Ｖ１６３＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮとなる。出力ノードＮ５６の電位ＶＯは、ＶＯ＝Ｖ１６７＋ＶＴＮ＝ＶＩとなる。
【０１０５】
この実施の形態９でも、実施の形態８と同じ効果が得られる。
【０１０６】
［実施の形態１０］
図３０は、この発明の実施の形態１０によるプッシュプル型駆動回路１７０の構成を示す回路図である。図３０において、この駆動回路１７０は、図２８のプッシュ型駆動回路１５０と、図２９のプル型駆動回路１６０とを組合せたものである。レベルシフト回路１５１のＰ型トランジスタ１５４のゲートおよびレベルシフト回路１６１のＮ型トランジスタ１６２のゲートは、入力ノードＮ１７１の電位ＶＩを受ける。プルアップ回路１５５のＰ型トランジスタ１５７のドレインおよびプルダウン回路１６６のＮ型トランジスタ１６７のドレインは、ともに出力ノードＮ１７２に接続される。
【０１０７】
出力電位ＶＯが入力電位ＶＩよりも高い場合は、プルアップ回路１５５のトランジスタ１５６，１５７が非導通になるとともに、プルダウン回路１６６のトランジスタ１６７，１６８が導通し、出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、プルダウン回路１６６のトランジスタ１６７，１６８が非導通になるとともに、プルアップ回路１５５のトランジスタ１５６，１５７が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
【０１０８】
この駆動回路１７０は、図４および図５のプッシュ型駆動回路３１またはプル型駆動回路３２として用いられる。駆動回路１７０がプッシュ型駆動回路３１として用いられる場合は、プルダウン回路１６６のトランジスタ１６７，１６８の電流駆動能力がプルアップ回路１５５のトランジスタ１５６，１５７の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７０がプル型駆動回路３２として用いられる場合は、プルアップ回路１５５のトランジスタ１５６，１５７の電流駆動能力がプルダウン回路１６６のトランジスタ１６７，１６８の電流駆動能力に比べて十分に小さなレベルに設定される。したがって、駆動回路３１，３２における貫通電流を小さくすることができ、消費電力の低減化を図ることができる。
【０１０９】
この実施の形態１０では、実施の形態８と同じ効果が得られる他、消費電力の低減化を図ることができる。
【０１１０】
図３１は、この実施の形態１０の変更例によるプッシュプル型駆動回路１７５の構成を示す回路図である。図３１において、このプッシュプル型駆動回路１７５は、図３０のプッシュプル型駆動回路１７０のレベルシフト回路１５１，１５２をそれぞれレベルシフト回路１７６，１７８で置換したものである。レベルシフト回路１７６は、レベルシフト回路１５１の定電流回路１５２を抵抗素子１７７で置換したものである。レベルシフト回路１７８は、レベルシフト回路１６１の定電流回路１６４を抵抗素子１７９で置換したものである。抵抗素子１７７，１７９の抵抗値は、抵抗素子１７７，１７９が定電流回路１５２，１６４と同程度の電流を流すような値に設定されている。この変更例でも、図３０のプッシュプル型駆動回路１７０と同じ効果が得られる。
【０１１１】
なお、プッシュプル型駆動回路１７０，１７５のいずれにおいても、定電流回路１５８，１６５のいずれか一方、あるいは両方を省略することも可能である。
【０１１２】
［実施の形態１１］
図３２は、この発明の実施の形態１１によるオフセット補償機能付プッシュ型駆動回路１８０の構成を示す回路図である。図３２において、このオフセット補償機能付プッシュ型駆動回路１８０は、駆動回路７０、キャパシタ１８１およびスイッチＳ１１〜Ｓ１３を含む。駆動回路７０は、図１１で示したものと同じである。キャパシタ１８１およびスイッチＳ１１〜Ｓ１３は、駆動回路７０のトランジスタのしきい値電圧のばらつきなどによって駆動回路７０の入力電位ＶＩおよび出力電位ＶＯの間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。
【０１１３】
すなわち、スイッチＳ１１は、入力ノードＮ４５とＮ型トランジスタ４３のゲートとの間に接続される。キャパシタ１８１およびスイッチＳ１２は、Ｎ型トランジスタ４３のゲートと出力ノードＮ４５との間に直列接続され、スイッチＳ１３は、入力ノードＮ４５とキャパシタ１８１およびスイッチＳ１２間のノードとの間に接続される。スイッチＳ１１〜Ｓ１３の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１１〜Ｓ１３の各々は、制御信号（図示せず）によってオン／オフ制御される。
【０１１４】
今、駆動回路１の出力電位ＶＯが入力電位ＶＩよりもオフセット電圧ＶＯＦだけ低い場合について説明する。図３３を参照して、初期状態では、すべてのスイッチＳ１１〜Ｓ１３はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１１，Ｓ１２がオン状態にされると、出力電位ＶＯはＶＯ＝ＶＩ−ＶＯＦとなり、キャパシタ１８１はオフセット電圧ＶＯＦに充電される。
【０１１５】
次に、時刻ｔ２においてスイッチＳ１１，Ｓ１２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ１８１に保持される。次いで時刻ｔ３においてスイッチＳ１３がオン状態にされると、Ｎ型トランジスタ４３のゲート電位Ｖ４３はＶＩ＋ＶＯＦとなる。この結果、駆動回路７０の出力電位ＶＯはＶＯ＝ＶＩ＋ＶＯＦ−ＶＯＦ＝ＶＩとなり、駆動回路７０のオフセット電圧ＶＯＦは打ち消されたことになる。
【０１１６】
この実施の形態１１では、駆動回路７０のオフセット電圧ＶＯＦを打ち消すことができ、出力電位ＶＯと入力電位ＶＩを精度よく一致させることができる。
【０１１７】
なお、この実施の形態１１では、駆動回路７０のオフセット電圧ＶＯＦを打ち消す場合について説明したが、同じ方法により駆動回路３１，３２，８０，８１，８５，９５，１００，１０５，１１０，１１５，１３５，１４０，１５０，１６０のオフセット電圧ＶＯＦを打ち消すことができることは言うまでもない。
【０１１８】
また、オフセット電圧ＶＯＦを補償する動作は、図３４に示すように、ｉ（ただし、ｉは１以上の整数である）番目の走査線４の電位ＶＳｉを「Ｈ」レベルから「Ｌ」レベルに立下げてからｉ＋１番目の走査線４の電位ＶＳｉ＋１を「Ｌ」レベルから「Ｈ」レベルに立上げるまでのブランキング期間に行うとよい。あるいは、オフセット電圧ＶＯＦを補償する動作は、２つのフレームの間のブランキング期間に行うとよい。オフセット電圧ＶＯＦを補償する動作をブランキング期間に行えば、この動作によって画像表示周波数が低下することがない。
【０１１９】
［実施の形態１２］
図３５は、この発明の実施の形態１２によるオフセット補償機能付プッシュプル型駆動回路１８５の構成を示す回路図である。図３５において、この駆動回路１８５は、図２２の駆動回路１２０と、キャパシタ１８６ａ，１８６ｂと、スイッチＳ１１ａ〜Ｓ１４ａ、Ｓ１１ｂ〜Ｓ１４ｂとを備える。
【０１２０】
スイッチＳ１１ａ，Ｓ１１ｂは、それぞれ入力ノードＮ４５と駆動回路７０，１１５のＮ型トランジスタ４３，５２のゲートとの間に接続される。キャパシタ１８６ａおよびスイッチＳ１２ａは、駆動回路７０のＮ型トランジスタ４３のゲートとＮ型トランジスタ７３のソース（ノードＮ７３）との間に直列接続される。キャパシタ１８６ｂおよびスイッチＳ１２ｂは、駆動回路１１０のＰ型トランジスタ５２のゲートとＰ型トランジスタ１０８のソース（ノードＮ５６）との間に直列接続される。スイッチＳ１３ａは、入力ノードＮ４５とキャパシタ１８６ａおよびスイッチＳ１２ａ間のノードとの間に接続される。スイッチＳ１３ｂは、入力ノードＮ４５とキャパシタ１８６ｂおよびスイッチＳ１２ｂ間のノードとの間に接続される。スイッチＳ１４ａ，Ｓ１４ｂは、それぞれノードＮ７３，Ｎ５６と出力ノードＮ４６との間に接続される。
【０１２１】
次に、この駆動回路１８５の動作について説明する。初期状態では、すべてのスイッチＳ１１ａ〜Ｓ１４ａ，Ｓ１１ｂ〜Ｓ１４ｂはオフ状態にされている。ある時刻においてスイッチＳ１１ａ，Ｓ１２ａ，Ｓ１１ｂ，Ｓ１２ｂがオン状態にされると、ノードＮ７３，Ｎ５６の電位Ｖ７３，Ｖ５６がそれぞれＶ７３＝ＶＩ−ＶＯＦａ，Ｖ５６＝ＶＩ−ＶＯＦｂとなり、キャパシタ１８６ａ，１８６ｂはそれぞれオフセット電圧ＶＯＦａ，ＶＯＦｂに充電される。
【０１２２】
次に、スイッチＳ１１ａ，Ｓ１２ａ，Ｓ１１ｂ，Ｓ１２ｂがオフ状態にされると、オフセット電圧ＶＯＦａ，ＶＯＦｂがそれぞれキャパシタ１８６ａ，１８６ｂに保持される。次いでスイッチＳ１３ａ，Ｓ１３ｂがオン状態にされると、駆動回路７０，１１０のＮ型トランジスタ４３，５２のゲート電位がそれぞれＶＩ＋ＶＯＦａ，ＶＩ＋ＶＯＦｂとなる。この結果、駆動回路７０，１１０の出力電位Ｖ７３，Ｖ５６がそれぞれＶ７３＝ＶＩ＋ＶＯＦａ−ＶＯＦａ＝ＶＩ，Ｖ５６＝ＶＩ＋ＶＯＦｂ−ＶＯＦｂ＝ＶＩとなり、駆動回路７０，１１０のオフセット電圧ＶＯＦａ、ＶＯＦｂは打ち消されたことになる。最後にスイッチＳ１４ａ，Ｓ１４ｂがオン状態にされて、ＶＯ＝ＶＩとなる。
【０１２３】
この駆動回路１８５は、図４および図５のプッシュ型駆動回路３１またはプル型駆動回路３２として用いられる。駆動回路１８５がプッシュ型駆動回路３１として用いられる場合は、放電用のＰ型トランジスタ１０８の電流駆動能力は充電用のＮ型トランジスタ７３の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１８５がプル型駆動回路３２として用いられる場合は、充電用のＮ型トランジスタ７３の電流駆動能力は放電用のＰ型トランジスタ１０８の電流駆動能力に比べて十分に小さなレベルに設定される。したがって、駆動回路３１，３２における貫通電流を小さくすることができ、消費電力の低減化を図ることができる。
【０１２４】
この実施の形態１２では、オフセット電圧がなく、かつ消費電力が小さな駆動回路１８５が得られる。
【０１２５】
［実施の形態１３］
図３６は、この発明の実施の形態１３によるオフセット補償機能付駆動回路１９０の構成を示す回路ブロック図である。図３６において、このオフセット補償機能付駆動回路１９０は、図３０の駆動回路１７０にキャパシタ１９１ａ，１９１ｂおよびスイッチＳ１１ａ〜Ｓ１４ａ，Ｓ１１ｂ〜Ｓ１４ｂを追加したものである。
【０１２６】
スイッチＳ１１ａ，Ｓ１１ｂは、それぞれ入力ノードＮ１９０とトランジスタ１５４，１６２のゲート（ノードＮ１７１ａ，Ｎ１７１ｂ）との間に接続される。スイッチＳ１４ａ，Ｓ１４ｂは、それぞれ出力ノードＮ１９１とトランジスタ１５７，１６７のドレイン（ノードＮ１7２ａ，Ｎ１7２ｂ）との間に接続される。キャパシタ１９１ａおよびスイッチＳ１２ａは、ノードＮ１７１ａとＮ１７２ａの間に直列接続される。キャパシタ１９１ｂおよびスイッチＳ１２ｂは、ノードＮ１７１ｂとＮ１7２ｂの間に直列接続される。スイッチＳ１３ａは、入力ノードＮ１９０とキャパシタ１９１ａおよびスイッチＳ１２ａ間のノードＮ１９１ａとの間に接続される。スイッチ１３ｂは、入力ノードＮ１９０とキャパシタ１９１ｂおよびスイッチＳ１２ｂ間のノードＮ１９１ｂとの間に接続される。
【０１２７】
次に、この駆動回路１９０の動作について説明する。初期状態では、すべてのスイッチＳ１１ａ〜Ｓ１４ａ，Ｓ１１ｂ〜Ｓ１４ｂはオフ状態にされている。ある時刻においてスイッチＳ１１ａ，Ｓ１２ａ，Ｓ１１ｂ，Ｓ１２ｂがオン状態にされると、ノードＮ１７２ａ，Ｎ１７２ｂの電位Ｖ１７２ａ，Ｖ１７２ｂがそれぞれＶ１７２ａ＝ＶＩ−ＶＯＦａ，Ｖ１７２ｂ＝ＶＩ−ＶＯＦｂとなり、キャパシタ１９１ａ，１９１ｂはそれぞれオフセット電圧ＶＯＦａ，ＶＯＦｂに充電される。
【０１２８】
次に、スイッチＳ１１ａ，Ｓ１２ａ，Ｓ１１ｂ，Ｓ１２ｂがオフ状態にされると、オフセット電圧ＶＯＦａ，ＶＯＦｂがそれぞれキャパシタ１９１ａ，１９１ｂに保持される。次いでスイッチＳ１３ａ，Ｓ１３ｂがオン状態にされると、トランジスタ１５４，１６２のゲート電位がそれぞれＶＩ＋ＶＯＦａ，ＶＩ＋ＶＯＦｂとなる。この結果、ノードＮ１７２ａ，Ｎ１７２ｂの電位Ｖ１７２ａ，Ｖ１７２ｂがそれぞれＶ１７２ａ＝ＶＩ＋ＶＯＦａ−ＶＯＦａ＝ＶＩ，Ｖ１７２ｂ＝ＶＩ＋ＶＯＦｂ−ＶＯＦｂ＝ＶＩとなり、駆動回路１７０のオフセット電圧ＶＯＦａ、ＶＯＦｂは打ち消されたことになる。最後にスイッチＳ１４ａ，Ｓ１４ｂがオン状態にされて、ＶＯ＝ＶＩとなる。
【０１２９】
この駆動回路１９０は、図４および図５のプッシュ型駆動回路３１またはプル型駆動回路３２として用いられる。駆動回路１９０がプッシュ型駆動回路３１として用いられる場合は、トランジスタ１６７，１６８の電流駆動能力がトランジスタ１５６，１５７の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１９０がプル型駆動回路３２として用いられる場合は、トランジスタ１５６，１５７の電流駆動能力がトランジスタ１６７，１６８の電流駆動能力に比べて十分に小さなレベルに設定される。したがって、駆動回路３１，３２における貫通電流を小さくすることができ、消費電力の低減化を図ることができる。
【０１３０】
この実施の形態１３では、オフセット電圧がなく、かつ消費電力が小さな駆動回路１９０が得られる。
【０１３１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。
【図２】  図１に示した液晶セルに対応して設けられる液晶駆動回路の構成を示す回路図である。
【図３】  図１に示した水平走査回路の構成を示すブロック図である。
【図４】  図３に示した階調電位発生回路の構成を示す回路図である。
【図５】  図４に示したプッシュ型駆動回路の構成を示す回路図である。
【図６】  図４に示したプル型駆動回路の構成を示す回路図である。
【図７】  図３に示したイコライザ＋プリチャージ回路の構成を示す回路図である。
【図８】  図１〜図７に示したカラー液晶表示装置の動作を示す回路図である。
【図９】  実施の形態１の変更例を示す回路図である。
【図１０】  実施の形態１の他の変更例を示す回路図である。
【図１１】  この発明の実施の形態２によるプッシュ型駆動回路の構成を示す回路図である。
【図１２】  図１１に示した定電流回路の構成を例示する回路図である。
【図１３】  実施の形態２の変更例を示す回路図である。
【図１４】  実施の形態２の他の変更例を示す回路図である
【図１５】  この発明の実施の形態３によるプッシュ型駆動回路の構成を示す回路図である。
【図１６】  図１５に示した定電流回路の構成を例示する回路図である。
【図１７】  実施の形態３の変更例を示す回路図である。
【図１８】  実施の形態３の他の変更例を示す回路図である。
【図１９】  この発明の実施の形態４によるプル型駆動回路の構成を示す回路図である。
【図２０】  実施の形態４の変更例を示す回路図である。
【図２１】  実施の形態４の他の変更例を示す回路図である
【図２２】  この発明の実施の形態５によるプッシュプル型駆動回路の構成を示す回路図である。
【図２３】  実施の形態５の変更例を示す回路図である。
【図２４】  実施の形態５の他の変更例を示す回路図である。
【図２５】  実施の形態５のさらに他の変更例を示す回路図である。
【図２６】  この発明の実施の形態６によるプッシュプル型駆動回路の構成を示す回路図である。
【図２７】  この発明の実施の形態７によるプッシュプル型駆動回路の構成を示す回路図である。
【図２８】  この発明の実施の形態８によるプッシュ型駆動回路の構成を示す回路図である。
【図２９】  この発明の実施の形態９によるプル型駆動回路の構成を示す回路図である。
【図３０】  この発明の実施の形態１０によるプッシュプル型駆動回路の構成を示す回路図である。
【図３１】  実施の形態１０の変更例を示す回路図である。
【図３２】  この発明の実施の形態１１によるオフセット補償機能付プッシュ型駆動回路の構成を示す回路図である。
【図３３】  図３２に示したオフセット補償機能付プッシュ型駆動回路の動作を示すタイムチャートである。
【図３４】  図３２に示したオフセット補償機能付プッシュ型駆動回路の動作を示す他のタイムチャートである。
【図３５】  この発明の実施の形態１２によるオフセット補償機能付プッシュプル型駆動回路の構成を示す回路図である。
【図３６】  この発明の実施の形態１３によるオフセット補償機能付プッシュプル型駆動回路の構成を示す回路図である。
【図３７】  従来の液晶表示装置の階調電位発生回路の構成を示す回路図である。
【図３８】  従来の電流増幅回路の構成を示す回路図である。
【国際調査報告】
2004047067.tif 000041
2004047067.tif 000042
2004047067.tif 000043