(57)【要約】情報を保持する複数の記憶セルが配置された記憶セルアレイと、複数の異なる基準電流を供給する複数のリファレンスセルと、読み出し回路とを備える不揮発性半導体記憶装置であって、読み出し回路が、データ読み出しの際に、選択された記憶セルのビット線に接続された第１のグローバルビット線に導通されると共に、第１のグローバルビット線の近傍に設けられ、選択された記憶セルには非接続で、非選択の記憶セルのみのビット線に接続された複数の第２のグローバルビット線のうちの１つにそれぞれ導通されることにより、選択された記憶セルからの読み出し電流と、リファレンスセルからの各基準電流とを比較して記憶セル情報を判定する。
2004079746.tif 000002
【特許請求の範囲】
【請求項１】
情報を保持する複数の記憶セルが配置された記憶セルアレイと、複数の異なる基準電流を供給する複数のリファレンスセルと、読み出し回路とを備える不揮発性半導体記憶装置であって、
前記読み出し回路が、データ読み出しの際に、選択された記憶セルのビット線に接続された第１のグローバルビット線に導通されると共に、前記第１のグローバルビット線の近傍に設けられ、前記選択された記憶セルには非接続で、非選択の記憶セルのみのビット線に接続された複数の第２のグローバルビット線のうちの１つとそれぞれ導通されることにより、前記選択された記憶セルからの読み出し電流と、前記リファレンスセルからの各基準電流とを比較して記憶セル情報を判定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記記憶セルアレイは、各記憶セルが４値の記憶セル情報を保持し、データ読み出しの際にアドレス信号にしたがって選択可能に設けた複数の記憶セルからなる第１の記憶セルアレイと、各記憶セルが前記アドレス信号で選択されないよう設けた複数の記憶セルからなる第２の記憶セルアレイとを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のリファレンスセルは３つの異なる基準電流を供給する３個のリファレンスセルを含み、前記第２のグローバルビット線は前記第１のグローバルビット線の近傍に設けられた３本のグローバルビット線を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
情報を保持する複数の記憶セルが配置された記憶セルアレイと、複数の異なる基準電流を供給する複数のリファレンスセルと、読み出し回路とを備える不揮発性半導体記憶装置であって、
前記読み出し回路が、データ読み出しの際に、選択された記憶セルに接続された第１のビット線に導通されると共に、前記第１のビット線の近傍に設けられ、前記選択された記憶セルに非接続で、非選択の記憶セルのみに接続された複数の第２のビット線のうちの１つとそれぞれ導通されることにより、前記選択された記憶セルからの読み出し電流と、前記リファレンスセルからの各基準電流とを比較して記憶セル情報を判定することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記記憶セルアレイは、各記憶セルが４値の記憶セル情報を保持し、データ読み出しの際にアドレス信号によって選択可能に形成された複数の記憶セルからなる第１の記憶セルアレイと、各記憶セルが前記アドレス信号によって非選択に形成された複数の記憶セルからなる第２の記憶セルアレイとを含むことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のリファレンスセルは３つの異なる基準電流を供給する３個のリファレンスセルを含み、前記第２のグローバルビット線は前記第１のグローバルビット線の近傍に設けられた３本のグローバルビット線を含むことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】  本発明は、不揮発性半導体記憶装置の記憶セル情報の読み出し動作に関し、特に、記憶セルに保持された多値情報を高速に読み出すための読み出し回路を設けた不揮発性半導体記憶装置に関するものである。
【背景技術】  フラッシュメモリ等の不揮発性半導体記憶装置においては、記憶セル情報の格納は、不揮発性記憶セルにおける不揮発性トランジスタの電流駆動能力により行われる。即ち、“１”、“０”の記憶セル情報に対して、不揮発性トランジスタが、電流を流す／流さない、又はより多くの電流を流す／より少ない電流を流す、等の違いにより記憶セル情報の格納を行っている。
近年の不揮発性半導体記憶装置では、記録密度を高めるために、１つの記憶セルが保持する電位を“１”、“２／３”、“１／３”、“０”の様に４つの状態に分けることによって２ビットのデータを記憶する技術が導入されている。例えば、記憶セル電位“１”に対し“１１”、記憶セル電位“２／３”に対し“１０”、記憶セル電位“１／３”に対し“０１”、記憶セル電位“０”に対し“００”の様に、データを割当てることによって各記憶セルに記憶される情報を２ビットの値で表現できる。
図１は、各記憶セルが２値のデータを保持する従来の不揮発性半導体記憶装置の読み出し回路を示す。メモリコア部１は、ワード線ＷＬとビット線ＢＬにより二次元マトリックス状の配列で接続された複数の不揮発性記憶セル１０（記憶セルアレイ）と、アドレス信号が入力されるデコーダ１１と、カラム選択回路（ＹＳＥＬ）１２と、セクタースイッチ（ＳＥＣＹ）１３と、セクタースイッチ（ＳＥＣＹ）１４とを含む。この不揮発性半導体記憶装置においては、読み出し回路（センス回路部）が、選択された記憶セルに接続されるビット線又はグローバルビット線に流れる電流の大きさと、リファレンスセルからの基準電流の大きさとを比較することにより、読み出したデータが“１”であるか、“０”であるかを判定する。
図１の不揮発性半導体記憶装置では、各記憶セル１０が“１”、“０”の２値のデータを記憶し保持する。データの読み出し動作時において、入力したアドレス信号（Ａｄｄｒｅｓｓ）により選択された記憶セル１０のビット線ＢＬに接続されたグローバルビット線ＧＢＬに流れる電流ＩＧＢＬが、データバス線ＬＤＢを経由してカスコード回路（ＣＡＳＣＯＤ）３１に供給される。カスコード回路３１は、供給されたデータ読み出し電流ＩＧＢＬを電圧信号に変換して差動アンプ（ＳＡＭＰ）３０の第１の入力に出力する。
リファレンスセル（ＲＣ）２０は、メモリコア部１の外部に設けられており、基準電流ＩＲＥＦを差動アンプ３０へ供給するための記憶セルである。リファレンスセル２０が差動アンプ３０へ供給する基準電流ＩＲＥＦは、記憶セル１０の保持するデータが“１”のときにグローバルビット線ＧＢＬに流れる電流と、記憶セル１０の保持するデータが“０”のときにグローバルビット線ＧＢＬに流れる電流との中間の電流値に設定される。リファレンスセル２０からの基準電流ＩＲＥＦは、リファレンスセル（ＲＣ）２０が接続されたリファレンスバス線を経由してカスコード回路（ＣＡＳＣＯＤ）３２に供給される。カスコード回路３２は、供給された基準電流ＩＲＥＦを電圧信号に変換して差動アンプ３０の第２の入力に出力する。
差動アンプ３０では、データ読み出し時の記憶セル電流ＩＧＢＬの電圧レベルと基準電流ＩＲＥＦの電圧レベルとを比較することで、該当の記憶セル１０の読み出しデータが“１”であるか、あるいは“０”であるかについての判定を行う。
図１の不揮発性半導体記憶装置において、グローバルビット線ＧＢＬは、セクタスイッチ１３を介してメモリコア部１の複数のビット線ＢＬと接続され、階層構造を有している。グローバルビット線ＧＢＬは、所定の本数毎のカラム選択回路１２に入力され、カラム選択回路１２によりそのうちの１本が選択されてデータバス線ＬＤＢに接続される。
図１の不揮発性半導体記憶装置では、メモリコア部１側に存在するセクタスイッチ１３やセクタスイッチ１４、カラム選択回路１２等の寄生素子の容量のアンバランスを補正するために、記憶セル１０側のカスコード回路３１と差動アンプ３０の間に負荷容量ＣＬＤ２と、リファレンスセル２０側の電流経路の途中に負荷容量ＣＬＤ１とが付加されている。
一方、各記憶セルが４値のデータを保持する不揮発性半導体記憶装置の場合は、データ読み出し時の記憶セル電流を、“１”と“２／３”の中間値の電位“３／４”、“２／３”と“１／３”の中間値の電位“１／２”、“１／３”と“０”の中間直の電位“１／４”の３つの異なる基準電流値のそれぞれと比較することによって検知する。
図２は、各記憶セルが４値のデータを保持する従来の不揮発性半導体記憶装置の読み出し回路の構成を示す。図３は、図２の不揮発性半導体記憶装置における読み出し動作時のデータバス線の動作波形図である。
図２の不揮発性半導体記憶装置においても、図１の構成と同様に、読み出し回路（センス回路部）が、選択された記憶セル１０に接続されるビット線ＢＬ又はグローバルビット線ＧＢＬに流れる電流の大きさと、リファレンスセルからの基準電流の大きさとを比較して、読み出したデータが“１”であるか、“０”であるかを判定する。
図２に示したように、各記憶セルが保持するデータが４値の場合は、中間電位“３／４”に対応する基準電流を流すリファレンスセル（ＲＣ１）２１と、中間電位“１／２”に対応する基準電流を流すリファレンスセル（ＲＣ２）２２と、中間電位“１／４”に対応する基準電流を流すリファレンスセル（ＲＣ３）２３の３つの異なるリファレンスセルを、切り替えスイッチ２４でそれぞれ切り替えて比較することによって、読み出した記憶セルの保持する電位が“１”、“２／３”、“１／３”、“０”のいずれかであることを判定する。
また、図１の構成と同様に、寄生素子の容量のアンバランスを補正するために、リファレンスセル２１、２２、２３側の電流経路の途中に負荷容量ＣＬＤ１１、ＣＬＤ１２、ＣＬＤ１３と、記憶セル１０側のカスコード回路３１と差動アンプ３０の間に負荷容量ＣＬＤ２とが付加されている。
上記リファレンスセル２１−２３は、記憶セル１０への書き込み動作や消去動作のストレスを避けるために、各記憶セル１０を配置した記憶セルアレイとは異なる外部領域に配置されている。このため、記憶セルアレイ側に存在するセクタースイッチ１３、１４、カラム選択回路１２等の寄生抵抗、セクタスイッチ１３、１４、カラム選択回路１２等の接合容量、隣接する非選択のビット線ＢＬやグローバルビット線ＧＢＬ、データバス線ＬＤＢ等との寄生素子成分を補正するために、負荷容量ＣＬＤ１１、ＣＬＤ１２、ＣＬＤ１３を、リファレンスセル２１、２２、２３が接続されるリファレンスバス線に接続している。これらの負荷容量を付加することにより、リファレンスバス線と記憶セル側のデータバス線の過渡応答特性を同等にして、差動アンプ３０のセンス時間の短縮を図っている。
以上説明したように、図２の従来の不揮発性半導体記憶装置は、リファレンスセル側の電流経路に負荷容量ＣＬＤ１１、ＣＬＤ１２，ＣＬＤ１３を設けることにより、記憶セル１０から差動アンプ３０に至る記憶セル側の電流経路における寄生素子の容量特性と擬似的に一致させる方式を取っている。
しかしながら、記憶セル側の電流経路の寄生素子の容量は、製造上の許容範囲内のある幅を有する分布をもってばらついてしまう。すなわち、各配線のエッチング加工のばらつきにより、隣接配線との間隔にはばらつきが生じる場合があり、隣接配線との線間容量はある幅を有する分布をもってばらついてしまう。
また、層間絶縁膜の膜厚のばらつきにより、上／下層の配線との間隔にもばらつきが生じる場合があり、隣接配線との線間容量もある幅を有する分布をもってばらついてしまう。さらに、ゲート酸化膜や、拡散層の濃度、深さ等のトランジスタの各種パラメータのバラツキにより、接合容量やＯＮ抵抗もある幅を有する分布をもってばらついてしまう場合がある。
また、不揮発性半導体記憶装置の大容量化が進展することに伴い、チップのダイサイズが大きくなる傾向にある。したがって、同一チップ内においても、寄生容量のチップ面内の差異は大きくなる傾向にある。同時に、ウェハの大口径化も進展しており、ウェハ面内における差異も大きくなる可能性がある。
厳密に言えば、セクタ内に配置される記憶セルから階層構造を有するビット線を介して形成される電流経路と、専用領域に配置されるリファレンスセルから直結される基準電流経路とは、ビット線が配置される周囲環境や形成される電流経路の物理的パラメータが異なる。このため、設計段階において、両者の寄生素子成分による特性を合せこむ負荷容量ＣＬＤ１、ＣＬＤ２、ＣＬＤ３を付加したとしても、製造上のばらつきや、チップあるいはウェハの面内分布による差異の傾向は個々の製品で異なっているため、これらの変動要因を含めて、リファレンスセル側の特性を寄生素子成分による特性と一致させることは、従来の不揮発性半導体記憶装置では困難である。
また、図４Ａは、従来の不揮発性半導体記憶装置のデータバス線の動作波形を示す。図４Ａに示したように、従来の不揮発性半導体記憶装置では、読み出し動作中の過渡状態において、寄生素子成分による信号の伝播遅延に伴い、記憶セル側とリファレンスセル側の電流経路における電位変化は一致しないこととなる。記憶セル情報の検出タイミングを、電位変化が所定範囲内に収束する時点より前に前倒しにした場合には、記憶セル情報を誤検出してしまう可能性がある。従って、記憶セル情報の検出には電位変化が所定範囲内に収束するまで遅延させる必要があり、このことが読み出し動作を高速化する妨げとなっている。
【発明の開示】
本発明は、上記の問題点に鑑みてなされたものであって、記憶セル側の電流経路における寄生素子成分の影響を排除して、記憶セル情報の高速な読み出し動作を可能とする読み出し回路を備えた不揮発性半導体記憶装置を提供することを目的とする。
上記課題を解決するために、本発明の不揮発性半導体記憶装置は、情報を保持する複数の記憶セルが配置された記憶セルアレイと、複数の異なる基準電流を供給する複数のリファレンスセルと、読み出し回路とを備える不揮発性半導体記憶装置であって、前記読み出し回路が、データ読み出しの際に、選択された記憶セルのビット線に接続された第１のグローバルビット線に導通されると共に、前記第１のグローバルビット線の近傍に設けられ、前記選択された記憶セルには非接続で、非選択の記憶セルのみのビット線に接続された複数の第２のグローバルビット線のうちの１つとそれぞれ導通されることにより、前記選択された記憶セルからの読み出し電流と、前記リファレンスセルからの各基準電流とを比較して記憶セル情報を判定することを特徴とする。
本発明の不揮発性半導体記憶装置によれば、選択された記憶セルのビット線と接続されたグローバルビット線近傍に設けられ、非選択の記憶セルのみのビット線と接続された３本のグローバルビット線に、それぞれ“３／４”、“１／２”、“１／４”に相当するリファレンスセルを接続して、これら３本のグローバルビット線と、選択された記憶セルのビット線と接続された１本のグローバルビット線とを一組として、各基準電流と記憶セルの電流を読み出すことによって、記憶セル側の電流経路における寄生素子成分の影響を排除して、記憶セル情報の高速な読み出し動作を可能とする。
また、上記課題を解決するために、本発明の不揮発性半導体記憶装置は、情報を保持する複数の記憶セルが配置された記憶セルアレイと、複数の異なる基準電流を供給する複数のリファレンスセルと、読み出し回路とを備える不揮発性半導体記憶装置であって、前記読み出し回路が、データ読み出しの際に、選択された記憶セルに接続された第１のビット線に導通されると共に、前記第１のビット線の近傍に設けられ、前記選択された記憶セルに非接続で、非選択の記憶セルのみに接続された複数の第２のビット線のうちの１つとそれぞれ導通されることにより、前記選択された記憶セルからの読み出し電流と、前記リファレンスセルからの各基準電流とを比較して記憶セル情報を判定することを特徴とする
本発明の不揮発性半導体記憶装置によれば、選択された記憶セルに接続されたビット線近傍に設けられ、非選択の記憶セルのみに接続された３本のビット線に、それぞれ“３／４”、“１／２”、“１／４”に相当するリファレンスセルを接続して、これら３本のビット線と、選択された記憶セルに接続された１本のビット線とを一組として、各基準電流と記憶セルの電流を読み出すことによって、記憶セル側の電流経路における寄生素子成分の影響を排除して、記憶セル情報の高速な読み出し動作を可能とする。
【図面の簡単な説明】  本発明の他の目的、特徴及び利点については、添付の図面に基づき下記の発明の詳細な説明を参照することにより明確となる。
図１は、各記憶セルが２値のデータを保持する従来の不揮発性半導体記憶装置の読み出し回路を示す概略図である。
図２は、各記憶セルが４値のデータを保持する従来の不揮発性半導体記憶装置の読み出し回路を示す概略図である。
図３は、図２の不揮発性半導体記憶装置における読み出し動作時のデータバス線の動作波形図である。
図４Ａは、従来の不揮発性半導体記憶装置の読み出し動作を説明するための動作波形図である。
図４Ｂは、本発明を適用した不揮発性半導体記憶装置の読み出し動作を説明するための動作波形図である。
図５は、本発明の第１の実施例に係る、各記憶セルが４値のデータを保持する不揮発性半導体記憶装置の読み出し回路を示す概略図である。
図６は、図５の読み出し回路におけるロード回路を示す回路図である。
図７は、図５の読み出し回路における差動アンプとデータバス線間の切り替えスイッチを示す回路図である。
図８は、本発明の第２の実施例に係る、各記憶セルが４値のデータを保持する不揮発性半導体記憶装置の読み出し回路を示す概略図である。
図９は、図７の切り替えスイッチの動作を説明するためのタイミング図である。
【発明を実施するための最良の形態】  本発明の実施の形態を添付の図面を用いて説明する。
図５は、本発明の第１の実施例に係る不揮発性半導体記憶装置の読み出し回路を示す。図５の不揮発性半導体記憶装置では、図２の構成と同様、各記憶セルは４値のデータを保持する。
図５の不揮発性半導体記憶装置は、第１のメモリコア部１と、メモリコア部１と同様のメモルセルアレイを有する第２のメモリコア部１′と、読み出し回路とから構成される。
第１のメモリコア部１は、ワード線ＷＬとビット線ＢＬにより二次元マトリックス状配列で接続された複数の不揮発性記憶セル１０（第１の記憶セルアレイ）と、アドレス信号（Ａｄｄｒｅｓｓ）が入力されるデコーダ１１と、アドレス信号が入力されるカラム選択回路（ＹＳＥＬ）１２と、セクタースイッチ（ＳＥＣＹ）１３と、アドレス信号が入力されるセクタースイッチ（ＳＥＣＹ）１４とを含む。第２のメモリコア部１′は、複数の不揮発性記憶セル１０′（第２の記憶セルアレイ）と、カラム選択回路１２′と、セクタースイッチ１３′と、セクタースイッチ１４′とを含む。
図５の不揮発性半導体記憶装置において、第１及び第２の記憶セルアレイ１０、１０′、カラム選択回路１２、１２′、セクタースイッチ１３、１３′、及びセクタースイッチ１４、１４′はそれぞれ３層の階層構造を有し、各層ごとの回路要素はその参照記号に添え字０、１、２を付して識別している。例えば、最上層のカラム選択回路１２、１２′は、ＹＳＥＬ０、ＹＳＥＬ０′で表される。
図５の不揮発性半導体記憶装置は、上記したように、各記憶セルが４値の記憶セル情報を保持し、データ読み出しの際にアドレス信号にしたがって選択可能に設けた複数の記憶セルからなる第１の記憶セルアレイと、各記憶セルが前記アドレス信号で選択されないよう設けた複数の記憶セルからなる第２の記憶セルアレイとを含むよう構成されている。
また、図５の不揮発性半導体記憶装置においては、読み出し回路が、選択された記憶セル１０に接続されるビット線又はグローバルビット線に流れる電流の大きさと、リファレンスセルからの基準電流の大きさとを比較することにより、読み出したデータが“１”であるか、“０”であるかを判定する。この読み出し回路は、データバス線（ＬＤＢ０−ＬＤＢ２）を介しカラム選択回路（ＹＳＥＬ０−２）１２と接続されたインターフェイス用カスコード回路５１と、リファレンスバス線（ＬＤＢ０′−ＬＤＢ２′）を介しリファレンスセル（図示なし）と接続された電流負荷用カスコード回路５２と、カスコード回路５１及びカスコード回路５２と接続された差動アンプ（ＳＡＭＰ）３０とを含む。
また、図５の読み出し回路は、カラム選択回路１２とカスコード回路３１間の電流経路の途中に設けられたスイッチ１５と、カラム選択回路１２′とカスコード回路３１間の電流経路の途中に設けられたスイッチ１５′とを含む。さらに、図５の読み出し回路は、カラム選択回路（ＹＳＥＬ０−２）１２からの電流経路と接続されたロード回路（ＬＤ０−ＬＤ２）１６と、カラム選択回路（ＹＳＥＬ０′−２′）１２′からの電流経路と接続されたロード回路（ＬＤ０′−ＬＤ２′）１６′とを含む。切り替え信号（ＲＳＷ０′−ＲＳＷ２′）がロード回路（ＬＤ０−ＬＤ２）１６に入力されると共に、切り替え信号（ＲＳＷ０−ＲＳＷ２）がロード回路（ＬＤ０′−ＬＤ２′）１６に入力される。
図５の不揮発性半導体記憶装置のデータ読み出し動作では、入力したアドレス信号によってワード線ＷＬが選択され、選択された記憶セル１０が保持するデータに応じた読み出し電流がビット線ＢＬに流れる。このビット線ＢＬを含む複数のビット線は、セクタースイッチ１３、１４によって選択されて、一本のグローバルビット線ＧＢＬ０に接続される。
さらに、このグローバルビット線ＧＢＬ０を含む３本のグローバルビット線ＧＢＬ０−ＧＢＬ２は、カラム選択回路（ＹＳＥＬ０）１２によって選択されて、データバス線ＬＤＢ０と導通される。同時に、スイッチ１５によってデータバス線ＬＤＢ０が差動アンプ（ＳＡＭＰ）３０と導通される。データバス線（ＬＤＢ０〜ＬＤＢ２）は、ロード回路（ＬＤ０〜ＬＤ２）１６にも接続されているが、各ロード回路１６内で導通が切られている。
一方、非選択の記憶セル１０′のみのビット線が接続された３本のグローバルビット線ＧＢＬ０′−ＧＢＬ２′は、同様に、カラム選択回路（ＹＳＥＬ０′）１２′によって選択されてデータバス線ＬＤＢ０′−ＬＤＢ２′と導通される。これらのデータバス線（ＬＤＢ０′−ＬＤＢ２′）にもロード回路（ＬＤ０′−ＬＤ２′）１６′が接続されている。
データバス線ＬＤＢ０−ＬＤＢ２を流れる電流を読み出す時には、それぞれ“１／４”、“１／２”、“１／４”に相当する３個のリファレンスセルからの各基準電流がデータバス線ＬＤＢ０′−ＬＤＢ２′に流れるように設定されている。また、データバス線ＬＤＢ０−ＬＤＢ２と同様に、データバス線ＬＤＢ０′−ＬＤＢ２′も、スイッチ１５′を介して差動アンプ３０へ接続されている。
スイッチ１５′の切り替え動作により、データバス線ＬＤＢ０′−ＬＤＢ２′が順に切り替えられて導通されることにより、差動アンプ３０はデータバス線ＬＤＢ０からの読み出し電流と、３個のリファレンスセルからの各基準電流とを比較して、選択された記憶セル１０の読み出しデータを判定する。
一方、データバス線ＬＤＢ０′−ＬＤＢ２′側のデータを呼び出す時は、データバス線ＬＤＢ０−ＬＤＢ２とロード回路ＬＤ０−ＬＤ２が接続され、同様に切り替えて読み出し動作を行う。
図４Ｂは、本発明を適用した不揮発性半導体記憶装置のデータバス線の動作波形を示す。
図５の実施例で説明したように、本発明の不揮発性半導体記憶装置では、選択した記憶セル１０のビット線に接続されたグローバルビット線と物理的に近い３本のグローバルビット線をカラム選択回路１２′で選択したデータバス線を、それぞれ“３／４”、“１／２”、“１／４”に相当する３個のリファレンスセルのそれぞれに導通して、選択された記憶セル１０側のデータバス線と１対として読み出し動作を行う。これらの３本のデータバス線には、それぞれセクタスイッチ１３′、１４′、カラム選択回路１２′等の接合容量、隣接する配線との寄生容量等が含まれるので、読み出す記憶セル１０側と同一になる。３本のリファレンスバス読み出し動作における記憶セル側のデータバス線の過渡変化も同一となるので、図４Ｂに示したように、データ読み出し動作を早めることが可能になる。
また、第１の記憶セルアレイ側のグローバルビット線と物理的に近いグローバルビット線を利用するので、第１の記憶セルアレイ側にノイズ等の影響があった際には、同等の影響が第２の記憶セルアレイ側のグローバルビット線にも生じるため、両者の影響を相殺することができる。従って、本発明の不揮発性半導体記憶装置によれば、読み出し動作の開始から読み出し動作完了までの時間を短縮することが可能になるため、読み出し動作全体の時間を短縮することが可能になる。
図６は、図５の読み出し回路におけるロード回路の一例を示す。
図６に示したように、リファレンスセル回路５４には、バイアス電圧ＢＩＡＳと負荷電圧ＰＬＯＡＤが入力されている。リファレンスセル回路５４では、リファレンスセルＲＣ０から、例えば、記憶セル電位“１／４”に相当する基準電流ＩＲＥＦ０を流し、その基準電流ＩＲＥＦ０を電流電圧変換する。その出力電圧ＩＢＩＡＳ０を、各データバス線ＬＤＢ０，ＬＤＢ０′に接続されたロード回路（ＬＤ０）１６、ロード回路（ＬＤ０′）１６′に導通することによって、データバス線ＬＤＢ０，ＬＤＢ０’に基準電流ＩＲＥＦ０を流すことができる。
ロード回路（ＬＤ０）１６は、例えば、電源電圧Ｖｃｃが入力されるとともに、ソース側端子がデータバス線ＬＤＢ０に接続されたトランジスタ１６Ｔ１と、電源電圧Ｖｃｃが入力されるトランジスタ１６Ｔ２と、電圧ＩＢＩＡＳ０が入力されるトランジスタ１６Ｔ３と、切り替え信号ＲＳＷ０′が入力されるとともに、ドレイン側端子が接地されたトランジスタ１６Ｔ４とを含む。ロード回路（ＬＤ０′）１６′は、例えば、電源電圧Ｖｃｃが入力されるとともに、ソース側端子がデータバス線ＬＤＢ０′に接続されたトランジスタ１６Ｔ１′と、電源電圧Ｖｃｃが入力されるトランジスタ１６Ｔ２′と、電圧ＩＢＩＡＳ０が入力されるトランジスタ１６Ｔ３′と、切り替え信号ＲＳＷ０が入力されるとともに、ドレイン側端子が接地されたトランジスタ１６Ｔ４′とを含む。
同様に、記憶セル電位“１／２”に相当する基準電流を流すリファレンスセルＲＣ１を含むリファレンスセル回路５４からの出力電圧ＩＢＩＡＳ１を、各データバス線ＬＤＢ１，ＬＤＢ１′に接続されたロード回路（ＬＤ１）１６、ロード回路（ＬＤ１′）１６′に導通する。記憶セル電位“３／４”に相当する基準電流を流すリファレンスセルＲＣ２を含むリファレンスセル回路５４からの出力電圧ＩＢＩＡＳ２をデータバス線ＬＤＢ２，ＬＤＢ２′に接続されたロード回路（ＬＤ２）１６、ロード回路（ＬＤ２′）１６′に導通する。
上述のようにロード回路１６とロード回路１６′を構成することで、記憶セル電位“１／４”、“１／２”、“３／４”に相当する基準電流をそれぞれデータバス線に流すことができる。
図５の不揮発性半導体装置で実際に読み出し動作を行う場合、データバス線ＬＤＢ０−ＬＤＢ２側を流れる電流を読み出すときには、切り替え信号ＲＳＷ０−ＲＳＷ２をＯＮ状態に、切り替え信号ＲＳＷ０′−ＲＳＷ２′をＯＦＦ状態に設定して、データバス線ＬＤＢ０′−ＬＤＢ２′側に各基準電流を流す。逆に、データバス線ＬＤＢ０′−ＬＤＢ２′側を流れる電流を読み出すときには、切り替え信号ＲＳＷ０′−ＲＳＷ２′をＯＮ状態に、切り替え信号ＲＳＷ０−ＲＳＷ２をＯＦＦ状態に設定して、データバス線ＬＤＢ０−ＬＤＢ２側に各基準電流を流す。
図７は、図５の読み出し回路における差動アンプ３０とデータバス線間の切り替えスイッチ１５の一例を示す。
図７の切り替えスイッチ１５は、トランジスタ１５Ｔ０と、トランジスタ１５Ｔ１と、トランジスタ１５Ｔ２とを含む。トランジスタ１５Ｔ０ゲート端子には切り替え信号ＲＤＳＷ０が入力され、ソース端子にはデータバス線ＬＤＢ０が接続され、ドレイン端子は差動アンプ３０の入力に接続されている。トランジスタ１５Ｔ１のゲート端子には切り替え信号ＲＤＳＷ１が入力され、ソース端子にはデータバス線ＬＤＢ１が接続され、ドレイン端子は差動アンプ３０の入力に接続されている。トランジスタ１５Ｔ２のゲート端子には切り替え信号ＲＤＳＷ２が入力され、ソース端子にはデータバス線ＬＤＢ２が接続され、ドレイン端子は差動アンプ３０の入力に接続されている。
データバス線ＬＤＢ０−ＬＤＢ２が読み出し側のときには、スイッチ１５に入力される切り替え信号ＲＤＳＷ０−ＲＤＳＷ２のいずれか１つがＯＮ状態に設定される。この切り替え信号にしたがって、３個のトランジスタ１５Ｔ０−１５Ｔ２がそれぞれ接続されるデータバス線の内１本だけが選択されてＯＮ状態になり、差動アンプ３０に導通される。
一方、データバス線ＬＤＢ０−ＬＤＢ２がリファレンス側のときには、スイッチ１５に入力される切り替え信号ＲＤＳＷ０−ＲＤＳＷ２が順に１つずつＯＮ状態に設定される。この切り替え信号にしたがって、３個のトランジスタ１５Ｔ０−１５Ｔ２がそれぞれ接続されるデータバス線の１本が順にそれぞれ、差動アンプ３０に導通されることで、データバス線ＬＤＢ０′−ＬＤＢ２′側の読み出し動作が行われる。
図７では、切り替えスイッチ１５の構成と動作について説明したが、図５の読み出し回路における切り替えスイッチ１５′も同様に構成することができ、切り替えスイッチ１５′入力される切り替え信号ＲＤＳＷ０′−ＲＤＳＷ２′にしたがって、切り替えスイッチ１５と同様に動作させることができる。
図９は、図７の切り替えスイッチの動作を説明するためのタイミング図である。
図９の例では、データバス線ＬＤＢ０−ＬＤＢ２が読み出し側のときを想定している。入力したアドレス信号（Ａｄｄｒｅｓｓ）によってワード線ＷＬが選択され、選択された記録セル１０に保持されたデータに応じた電流がビット線ＢＬに流れる。このビット線ＢＬを含む複数のビット線が、セクタースイッチＳＥＣＹによって選択されて、グローバルビット線ＧＢＬ０に接続される。さらに、このグローバルビット線ＧＢＬ０を含む３本のグローバルビット線ＧＢＬ０−ＧＢＬ２が、カラム選択回路（ＹＳＥＬ０）１２によって選択されて、データバス線ＬＤＢ０と導通される。同時に、切り替えスイッチ１５によってデータバス線ＬＤＢ０が差動アンプ３０と導通される。データバス線（ＬＤＢ０〜ＬＤＢ２）は、ロード回路（ＬＤ０〜ＬＤ２）１６にも接続されているが、各ロード回路１６内で導通が切られている。
一方、非選択の記憶セル１０′のみのビット線が接続された３本のグローバルビット線ＧＢＬ０′−ＧＢＬ２′は、同様に、カラム選択回路（ＹＳＥＬ０′）１２′によって選択されてデータバス線ＬＤＢ０′−ＬＤＢ２′と導通される。これらデータバス線ＬＤＢ０′−ＬＤＢ２′にはロード回路（ＬＤ０′−ＬＤ２′）１６′が接続されている。それぞれ“１／４”、“１／２”、“３／４”に相当する３個のリファレンスセルＲＣ０、ＲＣ１、ＲＣ２からの各基準電流がデータバス線ＬＤＢ０′−ＬＤＢ２′に流れるように設定されている。
このとき、図９に示したように、スイッチ１５′に入力される切り替え信号ＲＤＳＷ０−ＲＤＳＷ２順に１つずつＯＮ状態に設定される。この切り替え信号ＲＤＳＷ０−ＲＤＳＷ２にしたがって、スイッチ１５′の切り替え動作により、データバス線ＬＤＢ０′−ＬＤＢ２′が順に切り替えられて差動アンプ３０と導通されることにより、データバス線ＬＤＢ０−ＬＤＢ２側の読み出し動作が行われる。
上記実施例の不揮発性半導体記憶装置では、記憶セルはビット線に接続され、複数のビット線を、セクタースイッチ１３、１４においてグローバルビット線に接続するビット線を選択するような階層構造を有している。本発明は、上記実施例の構成のみに限定されるものではなく、記憶セルが接続されたビット線が直接カラム選択回路１２に接続されて、ビット線の階層構造を有していない構成に適用した場合でもその効果は同等である。
図８は、本発明の第２の実施例に係る不揮発性半導体記憶装置の読み出し回路を示す。図８の不揮発性半導体記憶装置では、図５の構成と同様、各記憶セルは４値のデータを保持する。
図８の実施例は、記憶セルを接続したビット線ＢＬが直接、カラム選択回路（ＹＳＥＬ０−２）１２、カラム選択回路（ＹＳＥＬ０′−２′）１２′に接続しており、ビット線ＢＬが階層構造を有していない構成の一例である。
図８の構成は、第１のメモリコア部１と第２のメモリコア部１′の部分の構成を除けば、図５の構成と基本的に同一である。すなわち、図８において、図５の対応する回路要素と同じ回路要素には同一の参照符号を付し、その設明は省略する。図８の不揮発性半導体記憶装置においても、図５と同様の動作で、同様の効果が得られる。
図８の不揮発性半導体記憶装置では、選択された記憶セル１０のデータを読み出す時に、選択された記憶セルに接続されたデータバス線と、非選択の記憶セルが接続されたデータバス線３本とを組み合わせて、４値の記憶データを読み出している。
以上説明したように、本発明の不揮発性半導体記憶装置によれば、読み出し動作において、選択される記憶セルが接続されるグローバルビット線と、そのグローバルビット線に近傍のグローバルビット線３本とを１組として、１組のデータバス線に接続される負荷を理想的に同等とし、グローバルビット線とデータバス線とを接続するパスゲート等に付随する寄生容量を最小にして、読み出し動作における初期の過渡応答期間において記憶セル情報を画定することができ、高速な読み出し動作を実現することができる。
また、近傍のグローバルビット線を１組とすることにより、一方に印加されるノイズは他方にも同様に印加されるので、ノイズの影響が相殺され、記憶セル情報の読み出し信頼性を向上させることができる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、請求項に記載した範囲内で様々な変形が可能である。
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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