(57)【要約】複数のフラグは、複数の揮発性のメモリセルにより構成されるメモリセルグループに対応してそれぞれ形成されている。各フラグは、メモリセルが第２記憶モードでデータを記憶していることをセット状態として示す。メモリセル毎にデータを保持する第１記憶モードから各メモリセルグループのメモリセルに同一のデータを保持する第２記憶モードに切り替える切り替え動作において、各フラグは、対応するメモリセルグループの最初のアクセスに応じてリセットされる。このため、各メモリセルグループ毎に、最初のアクセスのみ第２記憶モードでアクセスされる。上記切り替え動作において、フラグに応じたモードでメモリセルをアクセスすることで、半導体メモリを管理するシステムは、切り替え動作の間もメモリセルに自在にアクセスできる。この結果、実質的な切り替え時間をなくすことができる。
2004095467.tif 000002
【特許請求の範囲】
【請求項１】
複数の揮発性のメモリセルと、
前記メモリセルにそれぞれ接続された複数のワード線と、
所定数の前記ワード線にそれぞれ接続される前記メモリセルにより構成される複数のメモリセルグループと、
前記メモリセル毎にデータを保持する第１記憶モードの動作、および前記各メモリセルグループの前記メモリセルに同一のデータを保持する第２記憶モードの動作を実行する制御回路と、
前記メモリセルグループに対応してそれぞれ形成され、前記メモリセルが前記第２記憶モードでデータを記憶していることをセット状態として示す複数のフラグと、
全ての前記メモリセルを前記第２記憶モードの状態から前記第１記憶モードの状態に切り替える切り替え動作において、前記各フラグを、対応する前記メモリセルグループの最初のアクセスに応じてリセットするフラグリセット回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求の範囲１の半導体メモリにおいて、
前記切り替え動作の前に、全ての前記フラグをセットするフラグセット回路を備えていることを特徴とする半導体メモリ。
【請求項３】
請求の範囲１の半導体メモリにおいて、
前記メモリセルのアクセス時に、対応する前記フラグがセットされているか否かを検出するフラグ検出回路を備え、
前記制御回路は、フラグ検出回路の検出結果に応じて前記第１記憶モードの動作または前記第２記憶モードの動作を実行することを特徴とする半導体メモリ。
【請求項４】
請求の範囲１の半導体メモリにおいて、
前記制御回路は、前記最初のアクセスが書き込み動作のときに、前記メモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータをこれ等メモリセルに書き戻し、さらに書き込みが指示されたメモリセルにデータを書き込むことを特徴とする半導体メモリ。
【請求項５】
請求の範囲４の半導体メモリにおいて、
前記メモリセルに接続されたビット線と、
前記ビット線に接続されたセンスアンプとを備え、
前記制御回路は、前記メモリセルに対するデータの読み出し、書き戻しおよび書き込み中に、前記センスアンプを活性化し続けることを特徴とする半導体メモリ。
【請求項６】
請求の範囲５の半導体メモリにおいて、
前記センスアンプの活性化中に、前記メモリセルグループにおける書き込みが指示されたメモリセルを除くメモリセルに接続されたワード線を非選択にするワード制御回路を備えていることを特徴とする半導体メモリ。
【請求項７】
請求の範囲１の半導体メモリにおいて、
前記制御回路は、前記最初のアクセスが読み出し動作のときに、前記メモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータを半導体メモリの外部に出力するとともに、読み出したデータを前記メモリセルに書き戻すことを特徴とする半導体メモリ。
【請求項８】
請求の範囲１の半導体メモリにおいて、
前記制御回路は、前記最初のアクセスがリフレッシュ動作のときに、前記メモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータを前記メモリセルに書き戻すことを特徴とする半導体メモリ。
【請求項９】
請求の範囲１の半導体メモリにおいて、
外部から供給されるアクセスコマンドおよび内部で発生するリフレッシュコマンドに応じて動作する通常動作モードと、前記リフレッシュコマンドのみに応じて動作するデータ保持モードとを備え、
データは、前記通常動作モード中に前記第１記憶モードで記憶され、前記データ保持モード中に前記第２記憶モードで記憶され、
前記データ保持モードから前記通常動作モードへの切り替え動作において、前記第１記憶モードのメモリセルと前記第２記憶モードのメモリセルとが混在することを特徴とする半導体メモリ。
【請求項１０】
請求の範囲９の半導体メモリにおいて、
前記メモリセルグループのメモリセルは、前記第２記憶モード中に保持するデータを記憶するパーシャルメモリセルを含み、
前記制御回路は、前記通常動作モードから前記データ保持モードに移行された後、全ての前記メモリセルグループが前記第２記憶モード状態になるまで、前記リフレッシュコマンド毎に、前記パーシャルメモリセルに記憶されているデータを読み出し、読み出したデータを前記メモリセルグループの全てのメモリセルに書き込む共有リフレッシュ動作を実行することを特徴とする半導体メモリ。
【請求項１１】
請求の範囲１の半導体メモリにおいて、
前記第１記憶モードでは、１本の前記ワード線に接続された１つのメモリセルが１ビットの情報を保持し、
前記第２記憶モードでは、前記メモリセルグループの全ての前記メモリセルが前記情報を保持することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】  本発明は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要な半導体メモリに関する。
【背景技術】  携帯電話等の携帯端末に必要なメモリ容量は、年々増加している。このような中、ダイナミックＲＡＭ（以下、ＤＲＡＭと称す）が、従来のスタティックＲＡＭ（以下、ＳＲＡＭと称す）に代わり、携帯端末のワークメモリとして使用されてきている。ＤＲＡＭは、メモリセルを構成する素子数がＳＲＡＭに比べて少ないため、チップサイズを小さくでき、チップコストをＳＲＡＭより低くできる。
一方、携帯端末に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求されている。ＤＲＡＭは、ＳＲＡＭと異なり、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要である。このため、ＤＲＡＭを携帯端末のワークメモリとして使用する場合、携帯端末を使用していない状態でもデータを保持しておくだけで電力が消費され、バッテリーが消耗してしまう。
ＤＲＡＭのスタンバイ時（低消費電力モード時）の消費電力を減らすために、パーシャルリフレッシュ技術およびツインセル技術が開発されている。パーシャルリフレッシュ技術は、特開２０００−２９８９８２号公報に開示されている。ツインセル技術は、特開２００１−１４３４６３号公報に開示されている。
パーシャルリフレッシュ技術では、スタンバイ状態においてデータを保持するメモリセルを限定することで、リフレッシュするメモリセル数を減らしている。リフレッシュするメモリセルを減らすことで、リフレッシュ回数が減るため、スタンバイ時の消費電力を削減できる。
ツインセル技術では、相補のビット線にそれぞれ接続された２つのメモリセル（メモリセル対）に相補のデータを記憶させるため、メモリセル対に保持される電荷は２倍になる。２つのメモリセルで″Ｈ″データと″Ｌ″データをそれぞれ保持するため、リフレッシュ間隔は、″Ｈ″データおよび″Ｌ″データのうちデータ保持時間の長い方で決まる。すなわち、ワーストのデータ保持時間は、１つのメモリセルの特性ではなく２つのメモリセルの特性の和となる。これに対して、シングルメモリセルでは、リフレッシュ間隔は、″Ｈ″データおよび″Ｌ″データのうちデータ保持時間の短い方で決まる。このように、ツインセル技術では、２つのメモリセルでデータを保持するため、一方のメモリセルに微少なリークパスがあっても、他方のメモリセルで補うことできる。
以下、本発明に関連する先行技術文献を列記する。
【特許文献】（１）特開２０００−２９８９８２号公報
（２）特開２００１−１４３４６３号公報
【発明の開示】
本発明の目的は、揮発性のメモリセルを有する半導体メモリにおいて、データを保持するための消費電力を削減することにある。
本発明の別の目的は、データを保持するための動作モードからデータをアクセスするためのモードに高速に切り替えることにある。
本発明の半導体メモリの一形態では、複数のメモリセルグループが、所定数のワード線にそれぞれ接続される複数の揮発性のメモリセルにより構成されている。制御回路は、メモリセル毎にデータを保持する第１記憶モードの動作、および各メモリセルグループのメモリセルに同一のデータを保持する第２記憶モードの動作を実行する。第２記憶モードは、いわゆるパーシャル技術とツインセル技術とを融合したモードであり、第１記憶モードで保持されている一部のデータが、複数のメモリセルで保持される。このため、第２記憶モードでのメモリセルのデータ保持時間は、第１記憶モードに比べ長くなる。この結果、メモリセルのリフレッシュ頻度を大幅に減らすことができ、消費電力を削減できる。
メモリセルグループに対応してそれぞれ形成されている複数のフラグは、メモリセルが第２記憶モードでデータを記憶していることをセット状態として示す。全てのメモリセルを第２記憶モードの状態から第１記憶モードの状態に切り替える切り替え動作において、フラグリセット回路は、各フラグを、対応するメモリセルグループの最初のアクセスに応じてリセットする。このため、各メモリセルグループ毎に、最初のアクセスは、必ず第２記憶モードで実行される。
第２記憶モードは、複数のメモリセルでデータを記憶してリフレッシュ間隔を延ばしているため、メモリセル当たりの記憶量（例えば、電荷量）は、第１記憶モードに比べて小さくなっている可能性がある。このため、切り替え動作において最初のアクセスが第１記憶モードで実行されるとデータが失われるおそれがある。最初のアクセスを第２記憶モードで実行することで、アクセスされるメモリセルのデータが失われることを防止できる。
フラグは、第２記憶モードでのアクセス単位であるメモリセルグループ毎に形成される。このため、アクセスされるメモリセル毎にそのメモリセルがどの記憶モードでデータを保持しているかを判定できる。換言すれば、切り替え動作中に、第２記憶モードでデータを保持するメモリセルと第１記憶モードでデータを保持するメモリセルとを混在させることができる。上記切り替え動作において、フラグに応じたモードでメモリセルをアクセスすることで、半導体メモリを管理するシステムは、切り替え動作の間もメモリセルを自在にアクセスできる。この結果、実質的な切り替え時間をなくすことができる。
本発明の半導体メモリの別の一形態では、フラグセット回路は、上記切り替え動作の前に、全てのフラグをセットする。このため、全てのメモリセルグループのメモリセルを第２記憶モードから第１記憶モードに確実に移行できる。
本発明の半導体メモリの別の一形態では、フラグ検出回路は、メモリセルのアクセス時に、対応するフラグがセットされているか否かを検出する。制御回路は、フラグ検出回路の検出結果に応じて第１記憶モードの動作または第２記憶モードの動作を実行する。フラグ検出回路によりフラグの状態を検出することで、制御回路の動作を簡易にでき、回路構成を簡易にできる。
本発明の半導体メモリの別の一形態では、制御回路は、最初のアクセスが書き込み動作のときに、選択されたメモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータをこれ等メモリセルに書き戻す。すなわち、第２記憶モードで保持されているデータは、再び第２記憶モードで複数のメモリセルに書き戻される。データの書き戻しにより、各メモリセルには、データが強く書き込まれる。この後、書き込みが指示されたメモリセルにデータが書き込まれる。すなわち、データは、第１記憶モードで指示されたメモリセルに書き込まれる。メモリセルグループ内の書き込みが指示されないメモリセルは、元のデータを保持する。このため、第２記憶モードでデータを保持しているメモリセルの１つに対して書き込みの指示がある場合にも、元のデータを破壊することなく、新たな書き込みデータを所定のメモリセルに保持できる。その後、リフレッシュは、第１記憶モードのリフレッシュ間隔で実行されるため、どのメモリセルも次のアクセスが第１記憶モードで実行されてもデータの読み出しが可能となる。この結果、システムは、上記切り替え動作中にもウエイトすることなく書き込み動作を実行できる。
本発明の半導体メモリの別の一形態では、センスアンプは、ビット線を介してメモリセルに接続されている。制御回路は、メモリセルに対するデータの読み出し、書き戻しおよび書き込み中に、センスアンプを活性化し続ける。このため、センスアンプの活性化の頻度を下げることができ、上記書き込み動作時間を短縮できる。
本発明の半導体メモリの別の一形態では、ワード制御回路は、上記書き込み動作において、センスアンプの活性化中に、メモリセルグループにおける書き込みが指示されたメモリセルを除くメモリセルに接続されたワード線を非選択にする。書き込みデータは、非選択されたワード線に接続されたメモリセルに伝達されない。このため、センスアンプを活性化しながら、第２記憶モードでデータを書き戻す動作と、第１記憶モードでデータを書き込む動作を簡易な制御で実行できる。
本発明の半導体メモリの別の一形態では、制御回路は、最初のアクセスが読み出し動作のときに、メモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータを半導体メモリの外部に出力するとともに、読み出したデータをメモリセルに書き戻す。すなわち、第２記憶モードで保持されているデータは、再び第２記憶モードで複数のメモリセルに書き戻される。このため、システムは、上記切り替え動作中にもウエイトすることなく読み出し動作を実行できる。
本発明の半導体メモリの別の一形態では、制御回路は、最初のアクセスがリフレッシュ動作のときに、選択されたメモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータをメモリセルに書き戻す。すなわち、第２記憶モードで保持されているデータは、再び第２記憶モードで複数のメモリセルに書き戻される。最初のアクセスによりフラグがリセットされるため、メモリセルグループ内の各メモリセルは、その後第１記憶モードで動作する。データの書き戻すリフレッシュ動作により、リフレッシュアクセスされた各メモリセルには、データが強く書き込まれ、その後のリフレッシュは第１記憶モードのリフレッシュ間隔で実行される。このため、その後、各メモリセルが第１記憶モードでアクセスされる場合にも、データを確実に読み出しまたはリフレッシュできる。
本発明の半導体メモリの別の一形態では、半導体メモリは、外部から供給されるアクセスコマンドおよび内部で発生するリフレッシュコマンドに応じて動作する通常動作モードと、リフレッシュコマンドのみに応じて動作するデータ保持モードとを有している。データは、通常動作モード中に第１記憶モードで記憶され、データ保持モード中に第２記憶モードでを記憶される。本発明の適用により、システムは、データ保持モードから通常動作モードへの切り替え後、第１記憶モードのメモリセルと第２記憶モードのメモリセルとが混在するときにも、すぐに半導体メモリをアクセスできる。すなわち、システムを高速に動作できる。
本発明の半導体メモリの別の一形態では、メモリセルグループのメモリセルは、第２記憶モード中に保持するデータを記憶するパーシャルメモリセルを含む。制御回路は、通常動作モードからデータ保持モードに移行された後、全てのメモリセルグループが第２記憶モード状態になるまで、リフレッシュコマンド毎に、パーシャルメモリセルに記憶されているデータを読み出し、読み出したデータをメモリセルグループの全てのメモリセルに書き込む共有リフレッシュ動作を実行する。共有リフレッシュ動作により、パーシャルメモリセルに第１記憶モードで記憶されているデータを、メモリセルグループの各メモリセルに第２記憶モードで記憶させることができる。リフレッシュ動作毎に、第１記憶モードのメモリセルを第２記憶モードに変換することで、通常動作モードからデータ保持モードに効率よく切り替えできる。
本発明の半導体メモリの別の一形態では、第１記憶モードでは、１本のワード線に接続された１つのメモリセルが１ビットの情報を保持する。第２記憶モードでは、メモリセルグループの全てのメモリセルが１ビットの情報を保持する。このため、ワード線を１本または複数本選択することにより、メモリセルを第１記憶モードまたは第２記憶モードで容易にアクセスできる。
【図面の簡単な説明】  図１は、本発明の半導体メモリの第１の実施形態を示すブロック図である。
図２は、図１に示した動作モード制御回路の詳細を示すブロック図である。
図３は、図２に示した動作モード制御回路の動作を示すタイミング図である。
図４は、図１に示したリフレッシュタイマの詳細を示すブロック図である。
図５は、第１の実施形態におけるリフレッシュタイマおよびリフレッシュコマンド発生回路の動作を示すタイミング図である。
図６は、図１に示したリフレッシュアドレスカウンタの詳細を示すブロック図である。
図７は、図６に示したリフレッシュアドレスカウンタのリセット回路の動作を示すタイミング図である。
図８は、図６に示したリフレッシュアドレスカウンタの動作を示す説明図である。
図９は、図１に示したメモリコアの要部の詳細を示すブロック図である。
図１０は、図９に示した１／４ワードデコーダの詳細を示す回路図である。
図１１は、図９に示したセンスアンプおよびプリチャージ回路の詳細を示す回路図である。
図１２は、図１に示したセンスアンプ制御回路およびプリチャージ制御回路の動作を示すタイミング図である。
図１３は、図１に示したフラグ回路、フラグ検出回路の詳細およびワードデコーダの要部を示す回路図である。
図１４は、パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路およびフラグ検出回路の動作を示すタイミング図である。
図１５は、パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路およびフラグ検出回路の別の動作を示すタイミング図である。
図１６は、パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路およびフラグ検出回路の別の動作を示すタイミング図である。
図１７は、パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路およびフラグ検出回路の別の動作を示すタイミング図である。
図１８は、図１に示したフラグリセット回路の詳細を示す回路図である。
図１９は、図１８に示したフラグリセット回路の動作を示すタイミング図である。
図２０は、第１の実施形態における通常動作モード中の動作を示すタイミング図である。
図２１は、第１の実施形態における共有リフレッシュモード中の動作を示すタイミング図である。
図２２は、第１の実施形態におけるパーシャルリフレッシュモード中の動作を示すタイミング図である。
図２３は、第１の実施形態において、通常動作モードから再び低消費電力モードに移行する場合の動作を示すタイミング図である。
図２４は、通常動作モードに復帰後、リフレッシュ要求が順次発生する例を示すタイミング図である。
図２５は、通常動作モードに復帰後、最初のリフレッシュ要求の前に読み出しコマンドが供給される例を示すタイミング図である。
図２６は、通常動作モードに復帰後、最初のリフレッシュ要求の前に書き込みコマンドが供給される例を示すタイミング図である。
図２７は、外部コマンドサイクル時間ＥＸＴＣおよび内部読み出しサイクル時間ＩＲＤの関係を示す説明図である。
図２８は、外部コマンドサイクル時間ＥＸＴＣおよび内部書き込みサイクル時間ＩＷＲ１の関係を示す説明図である。
図２９は、外部コマンドサイクル時間ＥＸＴＣおよび内部書き込みサイクル時間ＩＷＲ２の関係を示す説明図である。
図３０は、第１の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。
図３１は、本発明の半導体メモリの第２の実施形態を示すブロック図である。
図３２は、図３１に示したリフレッシュタイマの詳細を示すブロック図である。
図３３は、第２の実施形態におけるリフレッシュタイマおよびリフレッシュコマンド発生回路の動作を示すタイミング図である。
図３４は、図３１に示したリフレッシュアドレスカウンタの詳細を示すブロック図である。
図３５は、図３４に示したリフレッシュアドレスカウンタの動作を示す説明図である。
図３６は、図３１に示したメモリコアの要部の詳細を示すブロック図である。
図３７は、図３６に示した１／４ワードデコーダの詳細を示す回路図である。
図３８は、図３１に示したセンスアンプ制御回路およびプリチャージ制御回路の動作を示すタイミング図である。
図３９は、図３１に示したフラグ回路、フラグ検出回路の詳細およびワードデコーダの要部を示す回路図である。
図４０は、図３１に示したフラグリセット回路の詳細を示す回路図である。
図４１は、第２の実施形態における通常動作モード中の動作を示すタイミング図である。
図４２は、第２の実施形態における共有リフレッシュモード中の動作を示すタイミング図である。
図４３は、第２の実施形態におけるパーシャルリフレッシュモード中の動作を示すタイミング図である。
【発明を実施するための最良の形態】  以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。太い信号線が接続されているブロックは、複数の回路で構成されている。末尾に″Ｚ″が付く信号は、正論理を示している。頭に″／″が付く信号および末尾に″Ｘ″が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。信号が伝達される信号線には、信号名と同じ符号を使用する。以降の説明では、″クロック信号ＣＬＫ″を″ＣＬＫ信号″、″チップイネーブル信号ＣＥ″を″ＣＥ信号″というように、信号名を略して表す場合がある。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、ＣＭＯＳ技術を使用して、ＤＲＡＭのメモリセルを有しＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似ＳＲＡＭは、コマンドデコーダ１０、動作モード制御回路１２、リフレッシュタイマ１４、リフレッシュコマンド発生回路１６、リフレッシュアドレスカウンタ１８、アドレスバッファ２０、データ入出力バッファ２２、マルチプレクサ２４、フラグリセット回路２６、フラグ検出回路２８、フラグ回路３０（フラグセット回路）、コア制御回路３２およびメモリコア３４を有している。動作モード制御回路１２およびコア制御回路３２は、後述する第１および第２記憶モードの動作を実行する制御回路として動作する。
コマンドデコーダ１０は、外部端子を介してコマンド信号（チップイネーブル信号ＣＥ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ）を受け、受けたコマンドを解読し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを出力する。また、コマンドデコーダ１０は、ＣＥ信号の立ち下がりエッジに同期してパーシャルモード起動信号ＰＲＥＦＳ（パルス信号）を出力し、ＣＥ信号の立ち上がりエッジに同期してパーシャルモード解除信号ＰＲＥＦＲ（パルス信号）を出力する。
動作モード制御回路１２は、パーシャルモード起動信号ＰＲＥＦＳ、パーシャルモード解除信号ＰＲＥＦＲおよびリフレッシュ制御信号ＲＥＦＺに応じてモード信号ＭＯＤＥ１、ＭＯＤＥ２、ＭＯＤＥ３を出力する。リフレッシュタイマ１４は、モード信号ＭＯＤＥ１−３に応じた発振周期を有するリフレッシュ要求信号ＴＲＥＦを出力する。
リフレッシュコマンド発生回路１６は、リフレッシュ要求信号ＴＲＥＦを、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺより早く受けたときに、リフレッシュ要求信号ＴＲＥＦに同期してリフレッシュ制御信号ＲＥＦＺを出力する。リフレッシュコマンド発生回路１６は、リフレッシュ要求信号ＴＲＥＦを、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺより遅く受けたときに、ＲＤＺ信号に応答する読み出し動作またはＷＲＺ信号に応答する書き込み動作の後に、リフレッシュ制御信号ＲＥＦＺを出力する。即ち、リフレッシュコマンド発生回路１６は、読み出し動作、書き込み動作とリフレッシュ動作との優先順を決める裁定回路として動作する。
リフレッシュアドレスカウンタ１８は、リフレッシュ制御信号ＲＥＦＺに同期してリフレッシュアドレス信号ＲＥＦＡＤ（Ｒ５−０）を更新する。リフレッシュアドレス信号ＲＥＦＡＤの更新仕様は、モード信号ＭＯＤＥ２−３に応じて変更される。リフレッシュアドレス信号ＲＥＦＡＤのビット数は、メモリコア３４に形成されているワード線ＷＬの本数（この例では６４本）に対応している。このため、リフレッシュアドレス信号ＲＥＦＡＤのビット数は、６ビットに限定されず、メモリコア３４に形成されるワード線ＷＬの本数に応じて設定される。
アドレスバッファ２０は、アドレス端子を介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。すなわち、この擬似ＳＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
データ入出力バッファ２２は、読み出しデータを共通データバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力し、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータを共通データバスＣＤＢに出力する。データ端子ＤＱのビット数は、例えば１６ビットである。
マルチプレクサ２４は、リフレッシュ制御信号ＲＥＦＺが高レベルのとき、リフレッシュアドレス信号ＲＥＦＡＤをロウアドレス信号ＲＡＤ２として出力し、リフレッシュ制御信号ＲＥＦＺが低レベルのとき、ロウアドレス信号ＲＡＤをロウアドレス信号ＲＡＤ２として出力する。
フラグリセット回路２６は、フラグ検出信号ＦＤＴＣを受信したときに、ロウアドレス信号ＲＡＤ２の最下位ビットＸ０に応じてフラグリセット信号ＦＲＡＸまたはＦＲＢＸを出力する。フラグ検出回路２８は、保持している一対のフラグの値を、デコード信号ＸＤＸに同期してフラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸとしてそれぞれ出力する。フラグ検出回路２８は、パーシャルモード解除信号ＰＲＥＦＲのパルスに同期してフラグをセットし、フラグリセット信号ＦＲＡＸ、ＦＲＢＸのパルスにそれぞれ同期してフラグをリセットする。フラグ回路３０は、フラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸを受けたときに、フラグ検出信号ＦＤＴＣを出力する。
コア制御回路３２は、レジスタ３６、タイミング制御回路３８、センスアンプ制御回路４０およびプリチャージ制御回路４２を有している。レジスタ３６は、リフレッシュコマンド発生回路１６がリフレッシュ制御信号ＲＥＦＺを読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺより優先して出力するときに、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを一時保持する。タイミング制御回路３８は、ＲＤＺ信号、ＷＲＺ信号およびＲＥＦＺ信号のいずれかを受けたとき、ロウ活性化信号ＲＡＳＺを出力する。センスアンプ制御回路４０は、ＲＡＳＺ信号に同期してセンスアンプＳＡを活性化するためのセンスアンプ活性化信号ＰＳＡ、ＮＳＡを出力する。プリチャージ制御回路は、ＲＡＳＺ信号に同期して、メモリコア３４が動作しないときにプリチャージ信号ＰＲＥＺを出力する。センスアンプ制御回路４０およびプリチャージ制御回路４２の動作タイミングは、モード信号ＭＯＤＥ２およびリフレッシュアドレス信号ＲＥＦＡＤの最下位ビットＸ０の値に応じて変更される。
メモリコア３４は、センスアンプＳＡ、プリチャージ回路ＰＲＥ、メモリセルアレイＡＬＹ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、センスバッファＳＢおよびライトアンプＷＡを有している。センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡに応じて動作する。プリチャージ回路ＰＲＥは、プリチャージ信号ＰＲＥＺに応じて動作する。メモリセルアレイＡＬＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル；以下Ｃ００、Ｃ１０等とも称する）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤ２、モード信号ＭＯＤＥ３およびフラグ検出信号ＦＤＴＣに応じてワード線ＷＬのうちの１本または２本を選択し、選択したワード線ＷＬを所定の高電圧まで上昇させる。ワードデコーダＷＤＥＣは、ワード線ＷＬの選択に同期して、そのワード線ＷＬに対応するデコード信号ＸＤＸを出力する。
コラムデコーダＣＤＥＣはコラムアドレス信号ＣＡＤに応じて、ビット線ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチ（後述する図４のＣＳＷ）をオンさせるコラム線信号（後述する図４のＣＬＺ）を出力する。センスバッファＳＢは、データバスＤＢ上の読み出しデータの信号量を増幅し、共通データバスＣＤＢに出力する。ライトアンプＷＡは、共通データバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図２は、図１に示した動作モード制御回路１２の詳細を示している。
動作モード制御回路１２は、カウンタ１２ａおよびモード信号生成回路１２ｂを有している。カウンタ１２ａは、リフレッシュ制御信号ＲＥＦＺの立ち上がりエッジに同期してカウント動作し、６４回目のカウント時にカウンタ信号ＣＮＴ６４を出力する。カウンタ１２ａは、リセット信号ＲＥＳＥＴを受けてリセットされる。リセット信号ＲＥＳＥＴは、モード信号ＭＯＤＥ１またはモード信号ＭＯＤＥ３が高レベルのときに出力される。
なお、カウント回数の″６４″は、メモリコア３４に形成されているワード線ＷＬの本数に対応している。本実施形態では、説明をわかりやすくするため、ワード線ＷＬを６４本にしているが、実際には、ワード線ＷＬは、例えば、２０４８本形成されている。このとき、カウンタ４８ａは、２０４８回目のカウント時にカウンタ信号をそれぞれ出力する。
モード信号生成回路１２ｂは、パーシャルモード起動信号ＰＲＥＦＳ、パーシャルモード解除信号ＰＲＥＦＲおよびカウンタ信号ＣＮＴ６４に応じてモード信号ＭＯＤＥ１−３を出力する。
図３は、図２に示した動作モード制御回路１２の動作を示している。
この実施形態の擬似ＳＲＡＭは、動作モードは、ＣＥ信号の高レベル中に通常動作モードになり、ＣＥ信号の低レベル中にデータ保持モード（低消費電力モード）になる。そして、データ保持モードの開始時に共有リフレッシュが実行され（共有リフレッシュモード）、共有リフレッシュ後にパーシャルリフレッシュが実行される（パーシャルリフレッシュモード）。
通常動作モード中のリフレッシュ動作は、センスアンプＳＡの動作に対応して、ビット線ＢＬ毎に１つのメモリセルＭＣに対して実行される（シングルセル動作）。データ保持モード中のリフレッシュ動作は、センスアンプＳＡの動作に対応して、ビット線ＢＬ毎に２つのメモリセルＭＣに対して実行される（ツインセル動作）。換言すれば、通常動作モードでは、１回のリフレッシュ動作に１本のワード線ＷＬが選択され、データ保持モードでは、１回のリフレッシュ動作に２本のワード線ＷＬが選択される。データ保持モードは、いわゆるパーシャルリフレッシュ技術とツインセル技術とを合わせて構成されている。このため、データ保持モード中の消費電力は、従来に比べて大幅に削減される。
擬似ＳＲＡＭは、モード信号ＭＯＤＥ１が高レベルのときに通常動作モードを認識し、モード信号ＭＯＤＥ２が高レベルのときに共有リフレッシュモード（データ保持モード）を認識し、モード信号ＭＯＤＥ３が高レベルのときにパーシャルリフレッシュモード（データ保持モード）を認識する。
データ保持モード前の通常動作モードでは、特別な場合を除き、メモリセルのデータは、第１記憶モードで保持されている。特別な場合とは、後述する図２３に示すように、データ保持モードから通常動作モードに復帰した後、すぐにデータ保持モードに移行する場合である。
共有リフレッシュモードでは、メモリセルのデータは、第１記憶モードまたは第２記憶モードで保持されている。より詳細には、共有リフレッシュモードでは、メモリセルの状態は、リフレッシュ要求毎に第１記憶モードから第２記憶モードに順次移行していく。
パーシャルリフレッシュモードでは、メモリセルのデータは、第２記憶モードで保持されている。パーシャルリフレッシュモード後の通常動作モードでは、メモリセルのデータは、第２記憶モードまたは第１記憶モードで保持されている。より詳細には、パーシャルリフレッシュモード後の通常動作モードでは、メモリセルの状態は、アクセス（外部アクセスコマンドまたはリフレッシュコマンド）毎に第２記憶モードから第１記憶モードに順次移行していく。
動作モード制御回路１２は、通常動作モード中にパーシャルモード設定信号ＰＲＥＦＳを受けたときに、モード信号ＭＯＤＥ１、ＭＯＤＥ２をそれぞれ低レベルおよび高レベルに変化し、動作モードを通常動作モードから共有リフレッシュモードに移行する（図３（ａ））。リセット信号ＲＥＳＥＴは、モード信号ＭＯＤＥ１の低レベルへの変化に同期して非活性化される。
カウンタ１２ａは、リセット信号ＲＥＳＥＴの低レベルを受けてリセット状態が解除され、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作を開始する（図３（ｂ））。リフレッシュ制御信号ＲＥＦＺに応答してリフレッシュ動作が実行される。共有リフレッシュモードでは、メモリコア３４の全てのワード線ＷＬを選択する必要があるため、リフレッシュ制御信号ＲＥＦＺは、６４回出力される。なお、リフレッシュ制御信号ＲＥＦＺを生成するリフレッシュタイマ１４およびリフレッシュコマンド発生回路１８の動作は、後述する図３５で説明する。
カウンタ１２ａは、６４回目のカウント動作に同期してカウンタ信号ＣＮＴ６４を出力する（図３（ｃ））。動作モード制御回路１２は、カウンタ信号ＣＮＴ６４に同期してモード信号ＭＯＤＥ２を低レベルに変化し、モード信号ＭＯＤＥ３を高レベルに変化する（図３（ｄ））。そして、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。リセット信号ＲＥＳＥＴは、モード信号ＭＯＤＥ３の高レベルへの変化に同期して活性化される（図３（ｅ））。カウンタ１２ａは、リセット信号ＲＥＳＥＴの高レベルを受けてリセットされる。モード信号ＭＯＤＥ３が高レベルの期間、パーシャルリフレッシュが順次実行される。
パーシャルモード解除信号ＰＲＥＦＲは、外部端子を介して供給されるＣＥ信号の高レベルへの変化に応答して出力される（図３（ｆ））。動作モード制御回路１２は、パーシャルリフレッシュモード中にパーシャルモード解除信号ＰＲＥＦＲを受けたときに、モード信号ＭＯＤＥ３、ＭＯＤＥ１をそれぞれ低レベルおよび高レベルに変化し、動作モードを通常動作モードに移行する（図３（ｇ））。
図４は、図１に示したリフレッシュタイマ１４の詳細を示している。
リフレッシュタイマ１４は、発振信号ＯＳＣ０を生成する発振器１４ａ、ＯＳＣ０信号の周波数を分周し発振信号ＯＳＣ１、ＯＳＣ２、ＯＳＣ３をそれぞれ生成する分周器１４ｂ、１４ｃ、１４ｄおよび発振信号ＯＳＣ１、ＯＳＣ２、ＯＳＣ３をモード信号ＭＯＤＥ１−３に応じて選択し、リフレッシュ要求信号ＴＲＥＦとして出力するマルチプレクサ１４ｅを有している。分周器１４ｂ、１４ｃ、１４ｄは、ＯＳＣ０信号の周波数をそれぞれ８分の１、１６分の１、３２分の１に変換する。
図５は、リフレッシュタイマ１４およびリフレッシュコマンド発生回路１６の動作を示している。
リフレッシュタイマ１４は、モード信号ＭＯＤＥ１、ＭＯＤＥ２、ＭＯＤＥ３がそれぞれ高レベルのとき、発振信号ＯＳＣ１、ＯＳＣ２、ＯＳＣ３をリフレッシュ要求信号ＴＲＥＦとして出力する。リフレッシュコマンド発生回路１６は、モード信号ＭＯＤＥ１、ＭＯＤＥ３がそれぞれ高レベルのとき、リフレッシュ要求信号ＴＲＥＦをリフレッシュ制御信号ＲＥＦＺとして出力する。リフレッシュコマンド発生回路１６は、モード信号ＭＯＤＥ２が高レベルのとき、リフレッシュ要求信号ＴＲＥＦに同期してリフレッシュ制御信号ＲＥＦＺを２回出力する。
図６は、図１に示したリフレッシュアドレスカウンタ１８の詳細を示している。
リフレッシュアドレスカウンタ１８は、リセット回路１８ａ、カウンタ１８ｂ、１８ｃおよびカウンタ１８ｂ、１８ｃを制御する論理ゲートを有している。リセット回路１８ａは、リフレッシュ制御信号ＲＥＦＺの立ち下がりエッジに同期して正のパルスを生成するパルス生成回路と、パルス生成回路の出力信号に同期してモード信号ＭＯＤＥ２をラッチするＤフリップフロップと、モード信号ＭＯＤＥ２の立ち上がりエッジを検出するＮＡＮＤゲートとを有している。
カウンタ１８ｂは、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤの最下位ビットＲ０を生成する。カウンタ１８ｂは、モード信号ＭＯＤＥ３が高レベルのとき、およびモード信号ＭＯＤＥ２の立ち上がりエッジに同期してリセットされる。
カウンタ１８ｃは、モード信号ＭＯＤＥ３が高レベルのとき、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤのビットＲ５−１を更新する。カウンタ１８ｃは、モード信号ＭＯＤＥ１、ＭＯＤＥ２が高レベルのとき（但し、モード信号ＭＯＤＥ２の立ち上がりエッジ後の所定の期間を除く）、カウンタ１８ｂから出力されるアドレス信号Ｒ０に同期してカウント動作し、ビットＲ５−１を更新する。
図７は、図６に示したリセット回路１８ａの動作を示している。
パルス生成回路は、リフレッシュ制御信号ＲＥＦＺの立ち下がりエッジに同期してノードＮＤ１にパルス信号を出力する（図７（ａ））。Ｄフリップフロップは、ノードＮＤ１のパルス信号に同期してモード信号ＭＯＤＥ２をラッチし、モード信号ＭＯＤＥ２の反転論理をノードＮＤ２に出力する（図７（ｂ））。このため、モード信号ＭＯＤＥ２が高レベルに変化した後、最初のリフレッシュ制御信号ＲＥＦＺに同期して、ノードＮＤ２は低レベルに変化する（図７（ｃ））。そして、モード信号ＭＯＤＥ２とノードＮＤ２の論理レベルのＡＮＤ論理が、ノードＮＤ３に出力される（図７（ｄ））。図６に示したカウンタ１８ｂは、ノードＮＤ３の高レベル期間、すなわち、モード信号ＭＯＤＥ２が高レベルに変化した後、最初のリフレッシュ動作期間中にリセットされる。
図８は、図６に示したリフレッシュアドレスカウンタ１８の動作を示している。
リフレッシュアドレスカウンタ１８は、モード信号ＭＯＤＥ１、２が高レベルのとき、すなわち、通常動作モード中および共有リフレッシュモード中に、リフレッシュ制御信号ＲＥＦＺに同期して６ビットのリフレッシュアドレス信号Ｒ５−０を順次カウントアップする。また、リフレッシュアドレスカウンタ１８は、モード信号ＭＯＤＥ３が高レベルのとき、すなわち、パーシャルリフレッシュモード中に、リフレッシュ制御信号ＲＥＦＺに同期して５ビットのリフレッシュアドレス信号Ｒ５−１を順次カウントアップする。このとき、リフレッシュアドレス信号Ｒ０は低レベルに固定される。
図９は、図１に示したメモリコア３４の要部の詳細を示している。
メモリコア３４のワードデコーダＷＤＥＣは、１／４ワードデコーダ４４と、メインワード線ＭＷ（ＭＷ０、ＭＷ１、．．．）にそれぞれ対応する複数のサブワードデコーダ４６ａとを有している。
１／４ワードデコーダ４４は、モード信号ＭＯＤＥ３およびフラグ検出信号ＦＤＴＣが低レベルのときに、ロウアドレス信号ＲＡＤ２の下位２ビットＸ１、Ｘ０およびその反転ビット／Ｘ１、／Ｘ０に応じてデコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００のいずれかを出力する。１／４ワードデコーダ４４は、モード信号ＭＯＤＥ３およびフラグ検出信号ＦＤＴＣのいずれかが高レベルのときに、ロウアドレス信号ＲＡＤ２の下位１ビットＸ１その反転ビット／Ｘ１に応じて２つのデコード信号Ｘ１１、Ｘ１０またはＸ０１、Ｘ００を出力する。１／４ワードデコーダ４４は、後述する第１および第２記憶モードの動作を実行する制御回路として動作する。
各サブワードデコーダ４６ａは、メインワード線ＭＷ（ＭＷ０、ＭＷ１、．．．）が高レベルのとき活性化され、デコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００に応じてサブワード線ＳＷ（ＳＷ０Ｐ、ＳＷ１、ＳＷ２Ｐ、ＳＷ３、．．．）を選択する。メインワード線ＭＷは、図示しないプリデコーダにより、ロウアドレス信号ＲＡＤ２の上位ビットに応じて選択される。そして、選択されたサブワード線ＳＷに接続されたメモリセルＭＣがアクセスされる。このように、この実施形態では、図１に示したワード線ＷＬは、メインワード線ＭＷおよびサブワード線ＳＷにより構成されている。
隣接する２本のサブワード線（例えば、ＳＷ０Ｐ、ＳＷ１）に接続されているメモリセルによりパーシャル領域ＰＡ（メモリセルグループ；太線の破線枠）が構成されている。パーシャル領域ＰＡにおいて、ビット線ＢＬ（ＢＬ０、ＢＬ１、．．．）、／ＢＬ（／ＢＬ０、／ＢＬ１、．．．）に接続されるメモリセルは、互いに異なるサブワード線ＳＷに接続されている。
サブワード線ＳＷのうち末尾に″Ｐ″が付いたものは、パーシャルワード線を示している。パーシャルワード線ＳＷＰに接続されているメモリセル（例えば、パーシャルメモリセルＣ００、Ｃ０１．．．、Ｃ０ｍ）に書き込まれているデータが、データ保持モード中に保持される。末尾に″Ｐ″が付かないサブワード線ＳＷは、共有ワード線を示している。共有ワード線ＳＷに接続されているメモリセルＭＣ（例えば、共有メモリセルＣ１０、Ｃ１１、．．．Ｃ１ｍ）のデータは、データ保持モード中に保持されない。
パーシャルワード線ＳＷＰと通常のサブワード線ＳＷとは、交互に配線されている。すなわち、ワード線ＳＷＰ、ＳＷは、互いに隣接して配線されている。後述するように、ワード線ＳＷＰ、ＳＷは、データ保持モード中に互いに同時選択され、２つのメモリセルが同時にアクセスされる（ツインセル動作）。このため、これ等ワード線ＳＷＰ、ＳＷを隣接して配線することで、ワードデコーダＷＤＥＣ内の配線レイアウトが複雑になることが防止される。特に、サブワードデコーダ４６ａの配線レイアウト設計が容易になる。
この実施形態では、メモリコア３４に形成されたメモリセルＭＣの半分がパーシャルメモリセルである。すなわち、擬似ＳＲＡＭの記憶容量の２分の１のデータが、データ保持モード中に保持される。
相補のビット線ＢＬ（ＢＬ０、ＢＬ１、．．．）、／ＢＬ（／ＢＬ０、／ＢＬ１．．．）は、同じセンスアンプＳＡおよびプリチャージ回路ＰＲＥに接続されている。また、ビット線ＢＬ、／ＢＬは、コラムスイッチＣＳＷを介してデータバス線ＤＢに接続されている。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤをデコードしたコラム選択信号ＣＬ（ＣＬ０、ＣＬ１、．．．）によりオンする。センスアンプＳＡおよびプリチャージ回路ＰＲＥは、後述する図１１で詳細に説明する。
図１０は、図９に示した１／４ワードデコーダ５９の詳細を示している。
１／４ワードデコーダ４４は、デコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００を生成するためにロウアドレス信号Ｘ０、／Ｘ０、Ｘ１、／Ｘ１をデコードするデコーダ４４ａと、モード信号ＭＯＤＥ３またはフラグ検出信号ＦＤＴＣが高レベルのときにロウアドレス信号Ｘ０、／Ｘ０をマスクし、デコーダ４４ａに高レベルを出力するマスク回路４４ｂとを有している。
図１１は、図９に示したセンスアンプＳＡおよびプリチャージ回路ＰＲＥの詳細を示している。
センスアンプＳＡは、入力と出力とを互いに接続した２つのＣＭＯＳインバータと、ＣＭＯＳインバータのｐＭＯＳトランジスタのソースを、電源線ＶＤＤに接続するｐＭＯＳトランジスタ（ｐＭＯＳスイッチ）と、ＣＭＯＳインバータのｎＭＯＳトランジスタのソースを接地線ＶＳＳに接続するｎＭＯＳトランジスタ（ｎＭＯＳスイッチ）とを有している。ＣＭＯＳインバータの入力（または出力）は、ビット線ＢＬ、／ＢＬにそれぞれ接続されている。ｐＭＯＳスイッチは、センスアンプ活性化信号ＰＳＡが低レベルのときにオンし、ｎＭＯＳスイッチは、センスアンプ活性化信号ＮＳＡが高レベルのときにオンする。ｐＭＯＳスイッチおよびｎＭＯＳスイッチのオンによりＣＭＯＳインバータが活性化し、ビット線ＢＬ、／ＢＬの電圧差が差動増幅される。
プリチャージ回路ＰＲＥは、ビット線ＢＬ、／ＢＬを互いに接続するｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するｎＭＯＳトランジスタとを有している。ｎＭＯＳトランジスタは、プリチャージ信号ＰＲＥＺが高レベルのときにオンし、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。
図１２は、図１に示したセンスアンプ制御回路４０およびプリチャージ制御回路４２の動作を示している。
センスアンプ制御回路４０は、モード信号ＭＯＤＥ２の論理レベルにかかわりなく、ＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ１後にセンスアンプ活性化信号ＰＳＡ、ＮＳＡを変化させ、センスアンプＳＡを活性化させる（図１２（ａ、ｂ））。図中の″ＯＮ″、″ＯＦＦ″は、センスアンプＳＡの活性化、非活性化をそれぞれ示している。プリチャージ制御回路４２は、モード信号ＭＯＤＥ２の論理レベルにかかわりなく、ＲＡＳＺ信号の立ち上がりエッジに同期してプリチャージ信号ＰＲＥＺを低レベルに変化させ、プリチャージ動作を停止する。（図１２（ｃ、ｄ））。
センスアンプ制御回路４０は、モード信号ＭＯＤＥ２が低レベルのときに、ＲＡＳＺ信号の立ち上がリエッジから遅延時間ＤＬＹ２後にセンスアンプ活性化信号ＰＳＡ、ＮＳＡを変化させ、センスアンプＳＡを非活性化させる（図１２（ｅ））。プリチャージ制御回路４２は、モード信号ＭＯＤＥ２が低レベルのときに、ＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にプリチャージ信号ＰＲＥＺを高レベルに変化させ、プリチャージ動作を開始する。（図１２（ｆ））。
センスアンプ制御回路４０は、モード信号ＭＯＤＥ２が高レベルのときに、ロウアドレス信号Ｘ０が高レベルに変化した後のＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にセンスアンプ活性化信号ＰＳＡ、ＮＳＡを変化させ、センスアンプＳＡを非活性化させる（図１２（ｇ））。プリチャージ制御回路４２は、モード信号ＭＯＤＥ２が高レベルのときに、ロウアドレス信号Ｘ０が高レベルに変化した後のＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にプリチャージ信号ＰＲＥＺを高レベルに変化させ、プリチャージ動作を開始する。（図１２（ｈ））。
すなわち、共有リフレッシュモード中、パーシャルメモリセルＣ００に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルＣ１０に書き込むために、センスアンプＳＡは、ＲＡＳＺ信号が２回出力される間活性化され、ビット線ＢＬ、／ＢＬのプリチャージは禁止される。より詳細には、ロウアドレス信号Ｘ０が偶数のときに出力されるリフレッシュ制御信号ＲＥＦＺに同期してセンスアンプＳＡにラッチされたデータは、ロウアドレス信号Ｘ０が奇数に変化した後に出力されるリフレッシュ制御信号ＲＥＦＺに対応する動作まで保持される。
図１３は、図１に示したフラグ回路３０、フラグ検出回路２８の詳細およびワードデコーダＷＤＥＣの要部を示している。
フラグ回路３０は、メインワード線ＭＷ（ＭＷ０、ＭＷ１、．．．）毎にフラグＦＡＸ（Ｆ０ＡＸ、Ｆ１ＡＸ、．．．）、ＦＢＸ（Ｆ０ＢＸ、Ｆ１ＢＸ、．．．）を有している。換言すれば、フラグＦＡＸ、ＦＢＸは、パーシャル領域ＰＡ毎に形成されている。
フラグＦＡＸ、ＦＢＸは、２つのインバータの入力と出力とを互いに接続したラッチ回路で構成されている。各フラグＦＡＸ、ＦＢＸは、データ保持モードから通常動作モードへの切り替え時に、対応するパーシャル領域ＰＡの各メモリセルがそれぞれ独立にデータを保持するときに（第１記憶モード、シングルセル動作）、低レベルにセットされ、対応するパーシャル領域ＰＡのメモリセルが共通のデータを保持するときに（第２記憶モード、ツインセル動作）、高レベルにリセットされる。
より詳細には、フラグＦＡＸ、ＦＢＸは、パーシャルモード解除信号ＰＲＥＦＲのパルスに同期して低レベルにセットされる。すなわち、後述するように、全てのフラグＦＡＸ、ＦＢＸは、データ保持モードから通常動作モードに復帰するときにセットされる。換言すれば、全てのフラグＦＡＸ、ＦＢＸは、全てのメモリセルを第２記憶モードから第１記憶モードに切り替える切り替え動作前にセットされる。セットされたフラグＦＡＸ、ＦＢＸは、対応するパーシャル領域ＰＡのメモリセルのシングルセル動作を禁止することを示している。このため、セットされたフラグＦＡＸ、ＦＢＸに対応するパーシャル領域ＰＡは、ツインセル動作のみが許可される。このように、フラグ回路３０は、フラグセット回路として動作する。
フラグＦＡＸ、ＦＢＸは、フラグリセット信号ＦＲＡＸ、ＦＲＢＸにそれぞれ同期して高レベルにリセットされる。すなわち、後述するように、各フラグＦＡＸ、ＦＢＸは、全てのメモリセルを第２記憶モードから第１記憶モードに切り替える切り替え動作において、対応するパーシャル領域ＰＡの最初のアクセス中にリセットされる。
また、フラグ回路３０は、フラグＦＡＸが低レベルにセットされているときに、デコード信号ＸＤＸ（ＸＤ０Ｘ、ＸＤ１Ｘ、．．．）に同期して、フラグ出力信号Ｓ１ＡＸを低レベルに変化させる。フラグ回路３０は、フラグＦＢＸが低レベルにセットされているときに、デコード信号ＸＤＸ（ＸＤ０Ｘ、ＸＤ１Ｘ、．．．）に同期して、フラグ出力信号Ｓ１ＢＸを低レベルに変化させる。
フラグ検出回路２８は、フラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸにそれぞれ接続されたラッチ回路と、フラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸの一方をロウアドレス信号の下位ビットＸ１に応じてノードＮＤ６に出力するマルチプレクサＭＵＸ１と、遅延回路ＤＥＬＡＹ１と、マスク回路ＭＳＫとを有している。遅延回路ＤＥＬＡＹ１は、ロウ活性化信号ＲＡＳＺの立ち上がりエッジのみを所定期間だけ遅らせる。マスク回路ＭＳＫは、マルチプレクサＭＵＸ１で選択されたフラグ出力信号Ｓ１ＡＸまたはＳ１ＢＸをフラグ検出信号ＦＤＴＣとして出力する。また、マスク回路ＭＳＫは、書き込みコマンドが供給されたときに、フラグ検出信号ＦＤＴＣの活性化期間を短くする機能を有している。フラグ検出回路２８は、擬似ＳＲＡＭのアクセス中に、フラグＦＡＸまたはＦＢＸがセットされていることを検出したときに、フラグ検出信号ＦＤＴＣをする。
図１４は、パーシャルリフレッシュモード後の通常動作モードにおけるフラグ回路３０およびフラグ検出回路２８の動作を示している。この例は、書き込みコマンドに応答する書き込み動作において、フラグ回路３０のフラグＦＡ０Ｘが低レベルにセットされているときを示している。また、書き込みコマンドに対応するアドレス信号により、下位から２ビット目のデコード信号Ｘ１は、低レベルに変化する。
まず、書き込みコマンドに応答する書き込み制御信号ＷＲＺに同期してロウ活性化信号ＲＡＳＺが出力され（図１４（ａ））、ロウアドレス信号ＲＡＤ２に対応するデコード信号ＸＤ０Ｘが低レベルに変化する（図１４（ｂ））。図１３に示したフラグ回路３０は、リセットされているフラグＦＡ０Ｘに応じて、低レベルのフラグ出力信号Ｓ１ＡＸを出力する（図１４（ｃ））。
フラグ検出回路２８のマルチプレクサＭＵＸ１は、フラグ出力信号Ｓ１ＡＸをノードＮＤ６に出力する（図１４（ｄ））。フラグ検出回路２８は、フラグ出力信号Ｓ１ＡＸの立ち下がりエッジに同期してフラグ検出信号ＦＤＴＣを高レベルに活性化する（図１４（ｅ））。
フラグ検出回路２８の遅延回路ＤＥＬＡＹ１は、ＲＡＳＺ信号の立ち上がりエッジから所定時間後にノードＮＤ７を高レベルに変化する（図１４（ｆ））。ノードＮＤ８は、ＷＲＺ信号が高レベルのため、ノードＮＤ７のレベル変化に同期して高レベルに変化する（図１４（ｇ））。マスク回路ＭＳＫのＮＯＲゲートは、ノードＮＤ８の高レベルにより、ノードＮＤ６のレベルの電圧をマスクする。このため、フラグ検出信号ＦＤＴＣは、Ｓ１ＡＸの活性化期間にもかかわらず非活性化される（図１４（ｈ））。
この後、ＷＲＺ信号の非活性化に同期してノードＮＤ８が低レベルに変化する（図１４（ｉ））。ＲＡＳＺ信号の非活性化に同期してＸＤ０Ｘ信号、Ｓ１ＡＸ信号およびノードＮＤ６、ＮＤ７が元のレベルに戻る。
図１５は、パーシャルリフレッシュモード後の通常動作モードにおけるフラグ回路３０およびフラグ検出回路２８の別の動作を示している。上述した図１４と同じ動作については、詳細な説明は省略する。この例は、書き込みコマンドに応答する書き込み動作において、フラグ回路３０のフラグＦＡ０Ｘが高レベルにリセットされているときを示している。また、書き込みコマンドに対応するアドレス信号により、下位から２ビット目のデコード信号Ｘ１は、低レベルに変化する。
フラグＦＡ０Ｘが高レベル（″Ｈ″）にリセットされた後、フラグ回路３０のＮＯＲゲートは高レベルを維持する。このため、フラグ出力信号Ｓ１ＡＸは、デコード信号ＸＤ０Ｘの活性化にかかわらず高レベルを保持する（図１５（ａ））。高ノードＮＤ６は、レベルのフラグ出力信号Ｓ１ＡＸにより高レベルに保持される。したがって、フラグ検出信号ＦＤＴＣは、出力されない（図１５（ｂ））。
図１６は、パーシャルリフレッシュモード後の通常動作モードにおけるフラグ回路３０およびフラグ検出回路２８の別の動作を示している。上述した図１４と同じ動作については、詳細な説明は省略する。この例は、読み出しコマンドに応答する読み出し動作または擬似ＳＲＡＭの内部で発生するリフレッシュ要求に応答するリフレッシュ動作において、フラグ回路３０のフラグＦＡ０Ｘが低レベルにセットされているときを示している。また、読み出しコマンドに対応するアドレス信号またはリフレッシュアドレス信号により、下位から２ビット目のデコード信号Ｘ１は、低レベルに変化する。
まず、読み出しコマンドに応答する書き込み制御信号ＷＲＺまたはリフレッシュ要求に応答するリフレッシュ制御信号ＲＥＦＺに同期してロウ活性化信号ＲＡＳＺが出力され（図１６（ａ））、書き込み制御信号ＷＲＺは活性化されない（図１６（ｂ））。このため、ノードＮＤ８は、低レベルを保持し（図１６（ｃ））、マスク回路ＭＳＫは機能しない。したがって、フラグ検出信号ＦＤＴＣは、ＲＡＳＺ信号の高レベル期間に対応する期間活性化される（図１６（ｄ））。
図１７は、パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路３０およびフラグ検出回路２８の別の動作を示している。上述した図１４および図１５と同じ動作については、詳細な説明は省略する。この例は、読み出しコマンドに応答する読み出し動作または擬似ＳＲＡＭの内部で発生するリフレッシュ要求に応答するリフレッシュ動作において、フラグ回路３０のフラグＦＡ０Ｘが高レベルにリセットされているときを示している。また、読み出しコマンドに対応するアドレス信号またはリフレッシュアドレス信号により、下位から２ビット目のデコード信号Ｘ１は、低レベルに変化する。
フラグＦＡ０Ｘが高レベル（″Ｈ″）にリセットされた後、フラグ回路３０のＮＯＲゲートは高レベルを維持する。このため、図１５と同様にフラグ検出信号ＦＤＴＣは、出力されない。
図１８は、図１に示したフラグリセット回路２６の詳細を示している。
フラグリセット回路２６は、パルス生成回路２６ａ、遅延回路ＤＥＬＡＹ２およびマルチプレクサＭＵＸ２を有している。パルス生成回路２６ａは、フラグ検出信号ＦＤＴＣの立ち上がりエッジに同期して低レベルのパルスを生成する。遅延回路ＤＥＬＡＹ２は、低レベルのパルスを所定時間遅延させ、ノードＮＤ９に出力する。マルチプレクサＭＵＸ２は、デコード信号Ｘ１が低レベルのときにノードＮＤ９のパルスをフラグリセット信号ＦＲＡＸとして出力し、デコード信号Ｘ１が高レベルのときにノードＮＤ９のパルスをフラグリセット信号ＦＲＢＸとして出力する。
図１９は、図１８に示したフラグリセット回路２６の動作を示している。この例は、パーシャルリフレッシュ直後の通常動作モードについて示している。
フラグ検出信号ＦＤＴＣは、図１４〜図１７に示したように、フラグＦＡ１Ｘ（またはＦＢ１Ｘ）がセットされているときに生成され、フラグＦＡ１Ｘ（またはＦＢＸ）がリセットされているときに生成されない。全てのフラグＦＡＸ、ＦＢＸは、パーシャルリフレッシュ後、パーシャルモード解除信号ＰＲＥＦＲに同期して低レベルにセットされる。このため、各パーシャル領域ＰＡ毎に、パーシャルリフレッシュ後の最初のアクセス（ＲＤＺ、ＷＲＺ、ＲＥＦＺ）に同期してフラグ検出信号ＦＤＴＣが出力される（図１９（ａ））。
フラグリセット回路２６は、フラグ検出信号ＦＤＴＣに同期してフラグリセット信号ＦＲＡＸまたはＦＲＢＸを出力する（図１９（ｂ、ｃ））。フラグリセット信号ＦＲＡＸまたはＦＲＢＸの出力は、デコード信号Ｘ１のレベルに応じて決定される。図１９では、あるパーシャル領域ＰＡにおいて、最初のアクセスはメモリセルＣ００に対して実行され、次のアクセスは、メモリセルＣ０１に対して実行される例を示している。
なお、フラグリセット信号ＦＲＡＸまたはＦＲＢＸのパルスに同期して、デコード信号ＸＤＸ（ＸＤ０Ｘ、ＸＤ１Ｘ、．．．）に対応するフラグＦＡＸ（ＦＡ０Ｘ、ＦＡ１Ｘ、．．．）またはＦＢＸ（ＦＢ０Ｘ、ＦＢ１Ｘ、．．．）は、高レベルにリセットされる。
図２０は、第１の実施形態における通常動作モード中の動作を示している。
通常動作モード中に擬似ＳＲＡＭを動作させるコマンドＣＭＤとして、外部端子を介して供給されるアクセスコマンド（読み出しコマンドおよび書き込みコマンド）とリフレッシュコマンド発生回路１６からのリフレッシュコマンド（ＲＥＦＺ信号）がある。
例えば、最初のコマンドＣＭＤにより、パーシャルメモリセルＣ００がアクセスされ、次のコマンドＣＭＤにより共有メモリセルＣ１０がアクセスされる。ワード線ＳＷ０Ｐ、ＳＷ１は、ロウアドレス信号ＲＡＤ２に応じて独立に選択される。すなわち、通常動作モードでは、１本のワード線に接続されるメモリセル毎に１ビットのデータが記憶される（第１記憶モード、シングルセル動作）。
コマンドＣＭＤが読み出しコマンドの場合、ビット線ＢＬ、／ＢＬ上で増幅されたデータは、データバスＤＢを介して外部に出力される。コマンドＣＭＤが書き込みコマンドの場合、外部端子を介して供給されたデータは、ライトアンプＷＡおよびセンスアンプＳＡで増幅され、メモリセルに書き戻される。コマンドＣＭＤがリフレッシュコマンドの場合、センスアンプＳＡで増幅されたデータは、メモリセルに書き戻される。
図２１は、第１の実施形態における共有リフレッシュモード（＝データ保持モード、低消費電力モード）中の動作を示している。共有リフレッシュモードでは、外部からのアクセスコマンドの受け付けは禁止される。擬似ＳＲＡＭは、内部で発生するリフレッシュコマンドＲＥＦのみに応答して動作する。
共有リフレッシュモードでは、まず、パーシャルメモリセルＣ００がアクセスされ、パーシャルメモリセルＣ００に保持されているデータがセンスアンプＳＡにラッチされる（図２１（ａ））。次に、センスアンプＳＡを活性化した状態で、共有メモリセルＣ１０がアクセスされ、センスアンプＳＡにラッチされているデータ（相補のデータ）が、パーシャルメモリセルＣ００および共有メモリセルＣ１０に書き込まれる（図２１（ｂ））。これにより、パーシャルメモリセルＣ００および共有メモリセルＣ１０には、互いに相補のデータが保持される。そして、全てのパーシャル領域ＰＡ（メモリセルグループ）について、上記動作が行われる。すなわち、２本のワード線ＳＷ０Ｐ、ＳＷ１に接続されたメモリセルグループ内の複数のメモリセル（例えば、Ｃ００、Ｃ１０）に１ビットのデータが記憶される（第２記憶モード、ツインセル動作）。
図２２は、第１の実施形態におけるパーシャルリフレッシュモード（データ保持モード、低消費電力モード）中の動作を示している。パーシャルリフレッシュモードでは、共有リフレッシュモードと同様に、外部からのアクセスコマンドの受け付けは禁止される。擬似ＳＲＡＭは、内部で発生するリフレッシュコマンドＲＥＦのみに応答して動作する。
パーシャルリフレッシュモードでは、パーシャルワード線ＳＷ０Ｐと共有ワード線ＳＷ１とが同時に選択され、パーシャルメモリセルＣ００と共有メモリセルＣ１０とに保持されている相補のデータが、センスアンプＳＡで同時に増幅され、セルＣ００、Ｃ１０に再書き込みされる（ツインセル動作）。すなわち、２本のワード線ＳＷ０Ｐ、ＳＷ１に接続されたメモリセルグループ内の複数のメモリセル（例えば、Ｃ００、Ｃ１０）に１ビットのデータが記憶される（第２記憶モード）。パーシャルメモリセルＣ００と共有メモリセルＣ１０とでデータを保持することで、リフレッシュ間隔を大幅に延ばすことができる。
パーシャルリフレッシュモードでは、リフレッシュ間隔が延びる分、リフレッシュ動作直前に１つのメモリセルに保持されている電荷量は、通常動作モード中より小さい。このため、パーシャルリフレッシュモード後の通常動作モードにおいて、リフレッシュ動作から時間が経過しているメモリセルのデータを正しく読み出せないおそれがある（データの破壊）。本発明では、後述する図２４〜図２６に示すように、パーシャルリフレッシュモード後の通常動作モードにおける各メモリセルの最初のアクセスを工夫することで、データの破壊を防止している。
図２３は、第１の実施形態でのパーシャルリフレッシュモード後の通常動作モードにおいて、全てのフラグＦＡＸ、ＦＢＸがリセットされる前に、ＣＥ信号が低レベルに変化し、通常動作モードから再びデータ保持モード（低消費電力モード）に移行した場合の動作を示している。
図１３に示したフラグ検出回路２８は、動作モードに依存せず、フラグＦＡＸ、ＦＢＸのセット状態を検出したときに、フラグ検出信号ＦＤＴＣを出力する。このため、共有リフレッシュモードにおいても、フラグ検出信号ＦＤＴＣが出力される（図２３（ａ））。
フラグ検出信号ＦＤＴＣの活性化により、ワードデコーダＷＤＥＣは、図２２と同様に、パーシャル領域ＰＡに対応するサブワード線対ＳＷ０Ｐ、ＳＷ１を同時に選択する（図２３（ｂ））。図１８に示したフラグリセット回路は、フラグ検出信号ＦＤＴＣに応答してフラグリセット信号ＦＲＡＸを出力し、フラグＦ０ＡＸを高レベルにリセットする（図２３（ｃ））。
共有リフレッシュモードでのリフレッシュ動作のため、センスアンプＳＡが活性化されている間に、サブワード線ＳＷ１が再選択され、センスアンプＳＡにラッチされているデータがメモリセルＣ１０に書き込まれる（図２３（ｄ））。この動作は、冗長であり不要である。しかし、動作上の不具合はなく、回路が複雑になることを防止できるため、冗長動作を認めている。
図２４〜図２６は、低消費電力モードの解除後の通常動作モードでの動作を示している。低消費電力モード中にツインセル動作によりリフレッシュされたメモリセル対の各メモリセルに保持される電荷量は、シングルセル動作には十分でない場合がある。このため、低消費電力モードから通常動作モードに復帰するときに（動作モードの切り替え時）、全てのパーシャルメモリセルを１回ツインセル動作させ、メモリセルキャパシタに保持される電荷量を補う必要がある。
本発明前は、全てのパーシャルメモリセルを１回ツインセル動作させるための切り替え期間が必要であった。このため、外部システムは、その間、擬似ＳＲＡＭをアクセスできなかった。本発明では、動作モードの切り替え後に、パーシャル領域ＰＡ毎に最初のアクセスされるメモリセルを、フラグＦＡＸ、ＦＢＸを利用してツインセル動作させるため、切り替え期間は不要になる。このため、外部システムは、ツインセル動作を認識することなく、通常動作モードへの復帰後すぐに擬似ＳＲＡＭを読み出しアクセスおよび書き込みアクセスできる。以下、その手法について説明する。
図２４は、通常動作モードに復帰後、リフレッシュ要求ＲＥＦが順次発生する例を示している。
まず、図１に示したコマンドデコーダ１０は、擬似ＳＲＡＭの外部からデータ保持モード（低消費電力モード）の解除コマンドＰＥＸＩＴを受け、パーシャルモード解除信号ＰＲＥＦＲを出力する（図２４（ａ））。パーシャルモード解除信号ＰＲＥＦＲの出力により、擬似ＳＲＡＭは、低消費電力モードから通常動作モードに復帰する。図１３に示したフラグ回路３０は、パーシャルモード解除信号ＰＲＥＦＲのパルスに同期して、フラグＦＡＸ（Ｆ０ＡＸ、Ｆ１ＡＸ、．．．）、ＦＢＸ（Ｆ０ＢＸ、Ｆ１ＢＸ、．．．）を低レベルにセットする（図２４（ｂ））。
次に、擬似ＳＲＡＭ内部でリフレッシュコマンドＲＥＦ（ＲＥＦＺ信号）が発生し、図１に示したタイミング制御回路３８は、ＲＡＳＺ信号を出力する（図２４（ｃ））。このとき、リフレッシュアドレスカウンタ１８は、メモリセルＣ００を選択するリフレッシュアドレス信号ＲＥＦＡＤを出力している。具体的には、ロウアドレス信号の下位２ビットＸ１、Ｘ０は、ともに低レベルである（図２４（ｄ））。図１３に示したワードデコーダＷＤＥＣは、ＲＡＳＺ信号に応答してメモリセルＣ００に対応するデコード信号ＸＤ０Ｘおよびメインワード線信号ＭＷ０を出力する（図２４（ｅ、ｆ））。
フラグ回路３０は、デコード信号ＸＤ０Ｘに同期して、フラグＦ０ＡＸ、Ｆ０ＢＸの内容を、フラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸとして出力する（図２４（ｇ））。フラグ検出回路２８は、ロウアドレス信号のビットＸ１に応じてフラグ出力信号Ｓ１ＡＸを選択し、フラグ検出信号ＦＤＴＣとして出力する（図２４（ｈ））。図９に示した１／４ワードデコーダ４４は、フラグ検出信号ＦＤＴＣを受けて、２ビットのデコード信号Ｘ００、Ｘ０１を高レベルに変化する。そして、２本のサブワード線ＳＷ０Ｐ、ＳＷ１が同時に選択され（図２４（ｉ））、メモリセルＣ００、Ｃ１０に対するツインセルリフレッシュ動作が実行される（図２４（ｊ））。そして、共通のデータを読み出したメモリセルＣ００、Ｃ１０にデータが書き戻される。このため、低消費電力モード中にメモリセルＣ００に保持していたデータが失われることが防止される。センスアンプ活性化信号ＰＳＡ、ＮＳＡの″ＯＮ″、″ＯＦＦ″は、センスアンプＳＡの活性化、非活性化をそれぞれ示している。
なお、リフレッシュ動作におけるメモリコア３４の動作時間である内部リフレッシュサイクル時間ＩＲＥＦは、通常動作モードでの内部リフレッシュサイクル時間ＩＲＥＦと同じに設定されている。
図１８に示したフラグリセット回路２６は、フラグ検出信号ＦＤＴＣに同期して、ビットＸ１に対応するフラグリセット信号ＦＲＡＸを出力する（図２４（ｋ））。図１３に示したフラグ回路３０は、フラグリセット信号ＦＲＡＸに応答してデコード信号ＸＤ０Ｘに対応するフラグＦ０ＡＸを高レベルにリセットする（図２４（ｌ））。フラグＦ０ＡＸのリセットにより、対応するパーシャル領域ＰＡのメモリセルは、この後、第１記憶モード（シングルセル動作）でアクセスされる。
ＲＡＳＺ信号の非活性化により、デコード信号ＸＤ０Ｘが非活性化され、フラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸが高レベルにプリチャージされる（図２４（ｍ、ｎ））。フラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸのプリチャージにより、フラグ検出信号ＦＤＴＣは低レベルに非活性化される（図２４（ｏ））。フラグ検出信号ＦＤＴＣの非活性化により、メインワード線ＭＷ０およびサブワード線ＳＷ０Ｐ、ＳＷ１は非選択にされる（図２４（ｐ））。
次に、リフレッシュコマンドＲＥＦ（ＲＥＦＺ信号）が発生する（図２４（ｑ））。リフレッシュアドレスカウンタ１８は、インクリメントされ、メモリセルＣ１０を選択するリフレッシュアドレス信号ＲＥＦＡＤを出力している。このため、ロウアドレス信号のビットＸ０は、高レベルに変化する（図２４（ｒ））。
メモリセルＣ１０に対応するフラグＦＡ０Ｘは、前回のリフレッシュ動作で高レベルにリセットされている。このため、フラグ回路３０は、デコード信号ＸＤ０Ｘが活性化されるとき、フラグ出力信号Ｓ１ＢＸのみ低レベルに変化し、フラグ出力信号Ｓ１ＡＸは、高レベルに保持される（図２４（ｓ））。リフレッシュアドレス（Ｘ１＝″０″）に対応するフラグ出力信号Ｓ１ＡＸが高レベルのため、フラグ検出信号ＦＤＴＣは出力されない（図２４（ｔ））。このため、１本のサブワード線ＳＷ１のみが選択され、第１記憶モードによる通常のリフレッシュ動作（シングルセル動作）が実行される。なお、メモリセルＣ１０のデータは、低消費電力モード中に補償されていない。このため、図２４の例に限れば、このリフレッシュ動作により保持されるデータは、特別な意味を持たない。
シングルセルリフレッシュ動作のリフレッシュサイクル時間ＩＲＥＦは、ツインセルリフレッシュ動作のリフレッシュサイクル時間ＩＲＥＦと同じに設定されている。リフレッシュサイクル時間ＩＲＥＦを同じ長さに設定することで、コア制御回路３２のタイミング制御回路３８の構成を簡易にできる。
次に、リフレッシュコマンドＲＥＦ（ＲＥＦＺ信号）が発生する（図２４（ｕ））。リフレッシュアドレスカウンタ１８は、インクリメントされ、メモリセルＣ２０を選択するリフレッシュアドレス信号ＲＥＦＡＤを出力している。このため、ロウアドレス信号のビットＸ１は、高レベルに変化する（図２４（ｖ））。
フラグＦＢ０Ｘは、低レベルにセットされている。このため、前述と同様に、フラグ出力信号Ｓ１ＢＸが低レベルに変化する（図２４（ｗ））。フラグ検出回路２８は、ロウアドレス信号のビットＸ１に応じてフラグ出力信号Ｓ１ＢＸを選択し、フラグ検出信号ＦＤＴＣとして出力する（図２４（ｘ））。そして、２本のサブワード線ＳＷ２Ｐ、ＳＷ３が同時に選択され、メモリセルＣ００、Ｃ１０に対するツインセルリフレッシュ動作が実行される（図２４（ｙ））。この後、フラグ検出信号ＦＤＴＣに同期して、フラグリセット信号ＦＲＢＸが出力され、フラグＦ０ＡＸは、高レベルにリセットされる（図２４（ｚ１、ｚ２））。
図２５は、通常動作モードに復帰後、最初のリフレッシュ要求ＲＥＦの前に読み出しコマンドＲＤが供給される例を示している。読み出しコマンドＲＤに対応して、ビット線ＢＬ、／ＢＬ上のデータが増幅されるまでの動作（図２５（ａ）〜（ｐ））は、上述した図２４と同じため、同じ符号を付している。
ツインセル動作によりメモリセルＣ００、Ｃ１０に保持されているデータがセンスアンプＳＡで増幅された後、図１に示したコラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤをデコードし、図９に示したメモリセルＣ００に対応するコラム選択信号ＣＬ０を所定の期間活性化する（図２５（ｑ））。コラム選択信号ＣＬ０により、対応するコラムスイッチＣＳＷがオンし、相補のビット線ＢＬ、／ＢＬは、選択的にデータバス線ＤＢに接続される。そして、メモリセルＣ００に保持されているデータは、センスバッファＳＢで増幅された後、コモンデータバス線ＣＤＢを介してデータ入出力端子ＤＱから出力される（図２５（ｒ））。
読み出し動作におけるメモリコア３４の動作時間は、内部読み出しサイクル時間ＩＲＤで表される。内部読み出しサイクル時間ＩＲＤは、データ保持モードと通常動作モードとで同じである。また、内部読み出しサイクル時間ＩＲＤは、リフレッシュ動作におけるメモリコア３４の動作時間である内部リフレッシュサイクル時間ＩＲＥＦおよび書き込み動作におけるメモリコア３４の動作時間である内部書き込みサイクル時間ＩＷＲ１（後述する図２８）と同じである。内部書き込みサイクル時間ＩＷＲ１は、ツインセル動作を伴わない書き込み動作時間であり、データ保持モードと通常動作モードとで同じである。ツインセル動作を伴う書き込み動作時間は、内部書き込みサイクル時間ＩＷＲ２（後述する図２６）で表される。
読み出しコマンドＲＤ後、メモリセルＣ００に対応するリフレッシュコマンドＲＥＦが発生する（図２５（ｓ））。フラグＦ０ＡＸは、読み出し動作に対応するツインセル動作により、高レベルにリセットされている。このため、図２４（ｑ）〜（ｔ）と同様に、第１記憶モードによるシングルセル動作が実行される（図２５（ｔ））。同様に、メモリセルＣ１０に対応するリフレッシュ動作も、シングルセル動作になる（図２５（ｕ））。
図２６は、通常動作モードに復帰後、最初のリフレッシュ要求ＲＥＦの前に書き込みコマンドＷＲが供給される例を示している。換言すれば、図２６は、セット状態のフラグＦＡＸ（Ｆ０ＡＸ、Ｆ１ＡＸ、．．．）、ＦＢＸ（Ｆ０ＢＸ、Ｆ１ＢＸ、．．．）に対応するパーシャル領域ＰＡへの書き込み動作を示している。
フラグＦＡＸ、ＦＢＸがセットされている場合、書き込み動作は、内部書き込みサイクル時間ＩＷＲ２で実行される。内部書き込みサイクル時間ＩＷＲ２では、ＲＡＳＺ信号の活性化期間は、内部書き込みサイクル時間ＩＷＲ１よりも長く設定される（図２６（ａ））。ＲＡＳＺ信号の活性化期間に対応して、デコード信号ＸＤ０Ｘ、フラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸの出力期間も延ばされる（図２６（ｂ、ｃ））。
内部書き込みサイクル時間ＩＷＲ２は、以下に示すように、１回のリフレッシュサイクルと１回の書き込みサイクルを含んでいる。センスアンプＳＡは、リフレッシュサイクルと書き込みサイクルの間活性化し続ける。このため、センスアンプの活性化の頻度を下げることができ、内部書き込みサイクル時間ＩＷＲ２は、リフレッシュサイクル時間ＩＲＥＦと書き込みサイクル時間ＩＷＲ１の和より短くできる。例えば、内部書き込みサイクル時間ＩＷＲ２は、書き込みサイクル時間ＩＷＲ１の１．５〜１．７倍にできる。
デコード信号ＸＤ０Ｘによりフラグ出力信号Ｓ１ＡＸ、Ｓ１ＢＸが出力され（図２６（ｄ））、フラグ検出信号ＦＤＴＣが活性化される動作（図２６（ｅ））、およびフラグ検出信号ＦＤＴＣの活性化に応答してフラグリセット信号ＦＲＡＸが出力され（図２６（ｆ））、フラグＦＡ０Ｘがリセットされる動作（図２６（ｇ））は、上述した図２４と同じである。また、フラグ検出信号ＦＤＴＣの活性化により、サブワード線ＳＷ０Ｐ、ＳＷ１が同時に活性化され（図２６（ｈ））、ツインセル動作が開始される（図２６（ｉ））。そして、共通のデータを読み出したメモリセルＣ００、Ｃ１０にデータが書き戻される。
図１３に示したフラグ検出回路２８は、ＲＡＳＺ信号の活性化から遅延回路ＤＥＬＡＹ１の遅延時間後にノードＮＤ８を高レベルに変化させ、フラグ検出信号ＦＤＴＣをフラグ出力信号Ｓ１ＡＸにかかわらず非活性化する（図２６（ｊ））。図１０に示した１／４ワードデコーダ４４は、フラグ検出信号ＦＤＴＣの非活性化に応答してデコード信号Ｘ００を非選択する。このため、サブワード線ＳＷ０Ｐ（Ｘ０＝″０″）が非選択される（図２６（ｋ））。この結果、ツインセル動作が終了し、サブワード線ＳＷ１（Ｘ０＝″１″）のみが選択され続ける（図２６（ｌ））。このように、１／４ワードデコーダ４４は、センスアンプＳＡの活性化中に、パーシャル領域ＰＡにおける書き込みが指示されていないメモリセルＣ００に接続されたサブワード線ＳＷ０Ｐを非選択にするワード制御回路として動作する。センスアンプＳＡは、サブワード線ＳＷ１が選択されている期間、活性化し続ける。
この後、書き込みデータＤＴがデータバス線ＤＢを介してビット線ＢＬ、／ＢＬに供給され、選択中のサブワード線ＳＷ１に接続されているメモリセルＣ１０のみにデータが書き込まれる（図２６（ｍ））。すなわち、書き込みコマンドＷＲに対応して書き込み動作が実行され、書き込みが指示されたメモリセルＣ１０に新たなデータが書き込まれる。なお、書き込みデータＤＴは、書き込みコマンドＷＲに同期してデータ入出力端子ＤＱに供給される（図２６（ｎ））。
このように、メモリセルＣ００に保持されているデータをツインセル動作によりリフレッシュした後にメモリセルＣ１０にデータを書き込むことで、メモリセルＣ００のデータを失うことなく低消費電力モードから通常動作モードに直接移行できる。この後、図２５と同様に、メモリセルＣ００およびメモリセルＣ１０に対応するシングルセルリフレッシュ動作が順次実行される（図２６（ｏ、ｐ））。
図２７〜図２９は、通常動作モードにおいて、リフレッシュ動作を外部システムが認識することなく実行する手法を示している。この手法により、ＤＲＡＭのメモリコアを有する擬似ＳＲＡＭは、ＳＲＡＭとして動作する。
図２７は、外部コマンドサイクル時間ＥＸＴＣおよび内部読み出しサイクル時間ＩＲＤの関係を示している。
外部コマンドサイクル時間ＥＸＴＣは、擬似ＳＲＡＭの外部から供給される動作コマンド（この例では読み出しコマンドＲＤ）の供給間隔である。この実施形態では、外部コマンドサイクル時間ＥＸＴＣは、内部読み出しサイクル時間ＩＲＤ（または書き込みサイクル時間ＩＷＲ１）に内部リフレッシュサイクル時間ＩＲＥＦを加えた値に設定されている。このため、読み出しコマンドＲＤが最小サイクル時間で連続して供給されても、内部読み出しサイクル時間ＩＲＤの間に内部リフレッシュサイクル時間ＩＲＥＦを必ず挿入できる。
図２８は、外部コマンドサイクル時間ＥＸＴＣおよび内部書き込みサイクル時間ＩＷＲ１の関係を示している。
内部書き込みサイクル時間ＩＷＲ１は、内部読み出しサイクル時間ＩＲＤと等しいため、外部コマンドサイクル時間ＥＸＴＣは、内部書き込みサイクル時間ＩＷＲ１に内部リフレッシュサイクル時間ＩＲＥＦを加えた値に設定されている。このため、書き込みコマンドＷＲが最小サイクルで連続して供給されても、内部書き込みサイクルＩＷＲ１の間に内部リフレッシュサイクルＩＲＥＦを必ず挿入できる。
図２９は、外部コマンドサイクル時間ＥＸＴＣおよび内部書き込みサイクル時間ＩＷＲ２の関係を示している。
外部コマンドサイクル時間ＥＸＴＣは、内部書き込みサイクル時間ＩＷＲ２に内部リフレッシュサイクル時間ＩＲＥＦを加えた値より短く設定されている。図２６で説明したように、ツインセルリフレッシュ動作を伴う内部書き込みサイクル時間ＩＷＲ２は、内部書き込みサイクル時間ＩＷＲ１よりも長い。このため、最小サイクルで連続して供給される書き込みコマンドＷＲの間に内部リフレッシュサイクルＩＲＥＦが挿入される場合、内部書き込みサイクルＩＷＲ２は、一時的に遅れる。しかし、内部書き込みサイクルＩＷＲ２が数サイクル実行される間に、書き込みコマンドＷＲに対するずれは無くなる。この結果、ツインセル動作を伴う内部書き込みサイクルＩＷＲ２が連続して発生する場合にも、外部システムに認識されることなくリフレッシュ動作を実行できる。
図３０は、第１の実施形態の擬似ＳＲＡＭの動作を示している。図の下側のタイミング図は、図の上側のタイミング図の続きを示している。
通常動作モードでは、リフレッシュ制御信号ＲＥＦＺに応答して１本のサブワード線ＳＷが選択される（シングルセル動作）。ＣＥ信号が低レベルに変化し、通常動作モードから共有リフレッシュモードに移行するとき、最初にパーシャルワード線ＳＷＰを選択するために、図３３に示したリフレッシュアドレスカウンタ１８のリセット回路５４ａは、モード信号ＭＯＤＥ２の立ち上がりエッジに同期して、ロウアドレス信号ＲＡＤ２の最下位ビットＸ０を生成するカウンタ５４ｂをリセットする。
全てのパーシャルワード線ＳＷＰが選択された後、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。パーシャルリフレッシュモードでは、１回のリフレッシュ制御信号ＲＥＦＺで隣接する２本のサブワード線ＳＷを選択するツインセル動作（リフレッシュ動作）が実行される。
パーシャルリフレッシュモード中にＣＥ信号が高レベルに変化すると、動作モードは、通常動作モードに直接移行する。通常動作モードへの切り替え後、フラグＦＡＸ、ＦＢＸに応じてツインセル動作またはシングルセル動作が実行される。
以上、本実施形態では、データ保持モード中に、いわゆるパーシャル技術とツインセル技術とを融合した第２記憶モードによりデータを複数のメモリセルで保持することで、データ保持時間を第１記憶モードに比べ長くできる。この結果、メモリセルのリフレッシュ頻度を大幅に減らすことができ、データ保持モード中の消費電力を大幅に削減できる。
メモリセルの記憶モードを示すフラグＦＡＸ、ＦＢＸを、パーシャル領域ＰＡ毎に形成し、パーシャル領域ＰＡ毎に、最初のアクセスを、必ず第２記憶モードで実行する。このため、アクセスされるメモリセルのデータが失われることを防止できる。
メモリセルの記憶モードを示すフラグＦＡＸ、ＦＢＸを、パーシャル領域ＰＡ毎に形成し、データ保持モードから通常動作モードへの切り換え時に、フラグＦＡＸ、ＦＢＸに応じたモードでメモリセルをアクセスする。このため、擬似ＳＲＡＭを管理するシステムは切り替え動作の間もメモリセルを自在にアクセスできる。実質的な切り替え時間は、ゼロになる。この結果、擬似ＳＲＡＭを管理するシステムは、データ保持モードから通常動作モードに復帰してすぐに、擬似ＳＲＡＭをアクセスできる。例えば、擬似ＳＲＡＭが携帯電話のワークメモリとして使用される場合、待ち受け状態から直ちに動作モードに復帰できる。
フラグ回路３０は、データ保持モードから通常動作モードへの切り替え動作の直前に、全てのフラグＦＡＸ、ＦＢＸをセットする。このため、全てのパーシャル領域ＰＡのメモリセルを第２記憶モードから第１記憶モードに確実に移行できる。
フラグ検出回路２８によりフラグＦＡＸ、ＦＢＸの状態を検出することで、ワードデコーダＷＤＥＣの１／４ワードデコーダ４４の動作を簡易に制御でき、回路構成を簡易にできる。
通常動作モードに復帰後の最初のアクセスが書き込み動作のときに、ツインセル動作でリフレッシュを実行した後、シングルセル動作でデータを書き込む。このため、パーシャル領域ＰＡ内の書き込みが実行されないメモリセルのデータを確実に保持でき、かつ所定のメモリセルにデータを確実に書き込むことができる。外部システムは、通常動作モードに復帰後すぐに擬似ＳＲＡＭに対して書き込み動作を実行できる。すなわち、システムを高速に動作できる。
通常動作モードに復帰後の最初のアクセスが書き込み動作のときに、センスアンプＳＡを活性化し続けて、ツインセルリフレッシュ動作およびシングルセル書き込み動作を実行する。このため、センスアンプＳＡの活性化の頻度を下げることができ、内部書き込みサイクル時間ＩＷＲ２を短縮できる。
通常動作モードに復帰後の最初の書き込み動作において、センスアンプＳＡを活性化し続けながら、書き込みが指示されないメモリセルに接続されたワード線を非選択にする。このため、センスアンプＳＡを活性化しながら、ツインセル動作（第２記憶モードでデータを書き戻す動作）と、シングルセル動作（第１記憶モードでデータを書き込む動作）を簡易な制御で実行できる。
通常動作モードに復帰後の最初のアクセスが読み出し動作のときに、ツインセル動作でリフレッシュを実行するとともに、増幅された読み出しデータをデータ入出力端子ＤＱに出力する。このため、外部システムは、通常動作モードに復帰後すぐに擬似ＳＲＡＭに対して読み出し動作を実行できる。すなわち、システムを高速に動作できる。
通常動作モードに復帰後の最初のアクセスがリフレッシュ動作のときに、ツインセル動作でリフレッシュを実行する。データの書き戻すリフレッシュ動作により、リフレッシュアクセスされた各メモリセルには、データが強く書き込まれる。このため、その後、各メモリセルがシングルセル動作される場合にも（第１記憶モードでのアクセス）、データを確実に読み出しまたはリフレッシュできる。
通常動作モードからデータ保持モードに移行するときに、全てのパーシャル領域ＰＡが第２記憶モード状態になるまで、リフレッシュコマンド毎に、パーシャルメモリセルに記憶されているデータを読み出し、読み出したデータをパーシャル領域ＰＡの全てのメモリセルに書き込む共有リフレッシュ動作を実行する。共有リフレッシュ動作により、パーシャルメモリセルに第１記憶モードで記憶されているデータを、メモリセルグループの各メモリセルに第２記憶モードで記憶させることができる。リフレッシュ動作毎に、第１記憶モードのメモリセルを第２記憶モードに変換することで、通常動作モードからデータ保持モードに効率よく切り替えできる。
図３１は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のリフレッシュタイマ１４、リフレッシュコマンド発生回路１６、リフレッシュアドレスカウンタ１８、フラグリセット回路２６、フラグ検出回路２８、フラグ回路３０、コア制御回路３２およびメモリコア３４の代わりに、リフレッシュタイマ１４Ａ、リフレッシュコマンド発生回路１６Ａ、リフレッシュアドレスカウンタ１８Ａ、フラグリセット回路２６Ａ、フラグ検出回路２８Ａ、フラグ回路３０Ａ、コア制御回路３２Ａおよびメモリコア３４Ａが形成されている。コア制御回路３２Ａのセンスアンプ制御回路４０Ａおよびプリチャージ制御回路４２Ａは、マルチプレクサ２４から出力されるロウアドレス信号ＲＡＤの下位２ビットＸ１、Ｘ０を受信している。その他の構成は、第１の実施形態とほぼ同じである。
図３２は、図３１に示したリフレッシュタイマ１４Ａの詳細を示している。
リフレッシュタイマ１４の分周器１４ｂ、１４ｃ、１４ｆは、ＯＳＣ０信号の周波数をそれぞれ８分の１、１６分の１、６４分の１に変換する。
図３３は、リフレッシュタイマ１４Ａおよびリフレッシュコマンド発生回路１６Ａの動作を示している。
リフレッシュタイマ１４Ａは、モード信号ＭＯＤＥ１、ＭＯＤＥ２、ＭＯＤＥ３がそれぞれ高レベルのとき、発振信号ＯＳＣ１、ＯＳＣ２、ＯＳＣ３をリフレッシュ要求信号ＴＲＥＦとして出力する。リフレッシュコマンド発生回路１６Ａは、モード信号ＭＯＤＥ１、ＭＯＤＥ３がそれぞれ高レベルのとき、リフレッシュ要求信号ＴＲＥＦをリフレッシュ制御信号ＲＥＦＺとして出力する。リフレッシュコマンド発生回路１６Ａは、モード信号ＭＯＤＥ２が高レベルのとき、リフレッシュ要求信号ＴＲＥＦに同期してリフレッシュ制御信号ＲＥＦＺを４回出力する。
図３４は、図３１に示したリフレッシュアドレスカウンタ１８Ａの詳細を示している。
リフレッシュアドレスカウンタ１８Ａは、リセット回路１８ａ、カウンタ１８ｄ、１８ｅおよびカウンタ１８ｄ、１８ｅを制御する論理ゲートを有している。カウンタ１８ｄは、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤの下位２ビットＲ１、Ｒ０を生成する。カウンタ１８ｄは、モード信号ＭＯＤＥ３が高レベルのとき、およびモード信号ＭＯＤＥ２の立ち上がりエッジに同期してリセットされる。
カウンタ１８ｅは、モード信号ＭＯＤＥ３が高レベルのとき、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤの上位４ビットＲ５−２を更新する。カウンタ１８ｅは、モード信号ＭＯＤＥ１、ＭＯＤＥ２が高レベルのとき（但し、モード信号ＭＯＤＥ２の立ち上がりエッジ後の所定の期間を除く）、カウンタ１８ｄから出力されるアドレス信号Ｒ１に同期してカウント動作し、ビットＲ５−２を更新する。
図３５は、図３４に示したリフレッシュアドレスカウンタ１８Ａの動作を示している。
リフレッシュアドレスカウンタ１８Ａは、モード信号ＭＯＤＥ１、２が高レベルのとき、リフレッシュ制御信号ＲＥＦＺに同期して６ビットのリフレッシュアドレス信号Ｒ５−０を順次カウントアップする。また、リフレッシュアドレスカウンタ１８Ａは、モード信号ＭＯＤＥ３が高レベルのとき、リフレッシュ制御信号ＲＥＦＺに同期して４ビットのリフレッシュアドレス信号Ｒ５−２を順次カウントアップする。このとき、リフレッシュアドレス信号Ｒ１、Ｒ０は低レベルに固定される。
図３６は、図３１に示したメモリコア３４Ａの要部の詳細を示している。
メモリコア３４ＡのワードデコーダＷＤＥＣは、１／４ワードデコーダ４４Ａと、メインワード線ＭＷ（ＭＷ０、ＭＷ１、．．．）にそれぞれ対応する複数のサブワードデコーダ４６ａとを有している。１／４ワードデコーダ４４Ａは、モード信号ＭＯＤＥ３が低レベルのときに、ロウアドレス信号ＲＡＤ２の下位２ビットＸ１、Ｘ０およびその反転ビット／Ｘ１、／Ｘ０に応じてデコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００のいずれかを出力する。１／４ワードデコーダ４４Ａは、モード信号ＭＯＤＥ３が高レベルのときに、コード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００を全て高レベルにする。
この実施形態では、隣接する４つのサブワード線（例えば、ＳＷ０Ｐ、ＳＷ１、ＳＷ２、ＳＷ３）に接続されているメモリセル（Ｃ００、Ｃ１０、Ｃ２０、Ｃ３０、．．．）によりパーシャル領域ＰＡが形成されている。例えば、サブワード線ＳＷＰ０は、データ保持モード中にデータが保持されるパーシャルメモリセルＣ００に接続されたパーシャルワード線である。サブワード線ＳＷ１、ＳＷ２、ＳＷ３は、データ保持モード中にデータが保持されない共有メモリセルＣ１０、Ｃ２０、Ｃ３０に接続された共有ワード線である。
パーシャルメモリセルＣ００および共有メモリセルＣ２０は、ビット線ＢＬ０に接続され、共有メモリセルＣ１０、Ｃ３０は、ビット線／ＢＬ０に接続されている。パーシャルワード線ＳＷＰ０および共有ワード線ＳＷ１、ＳＷ２、ＳＷ３は、データ保持モード中に互いに同期して選択され、４つのメモリセルが同時にアクセスされる（第２記憶モード、クワッドセル動作）。そして、通常動作モード中にパーシャルメモリセルＣ００に保持されているデータは、データ保持モード中、４つのメモリセルＣ００、Ｃ１０、Ｃ２０、Ｃ３０により保持される。
この実施形態では、メモリコア３４Ａに形成されたメモリセルＭＣの４分の１がパーシャルメモリセルである。すなわち、擬似ＳＲＡＭの記憶容量の４分の１のデータが、データ保持モード中に保持される。
図３７は、図３６に示した１／４ワードデコーダ４４Ａの詳細を示している。
１／４ワードデコーダ４４Ａは、デコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００を生成するためにロウアドレス信号Ｘ０、／Ｘ０、Ｘ１、／Ｘ１をデコードするデコーダ４４ａと、モード信号ＭＯＤＥ３またはフラグ検出信号ＦＤＴＣが高レベルのときにロウアドレス信号Ｘ０、／Ｘ０、Ｘ１、／Ｘ１をマスクし、デコーダ４４ａに高レベルを出力するマスク回路４４ｃとを有している。
図３８は、図３１に示したセンスアンプ制御回路４０Ａおよびプリチャージ制御回路４２Ａの動作を示している。モード信号ＭＯＤＥ２が低レベルのときの動作およびモード信号ＭＯＤＥ２が高レベルに変化したときの動作は、第１の実施形態（図１２）と同じである。
センスアンプ制御回路４０Ａは、モード信号ＭＯＤＥ２が高レベルのときに、ロウアドレス信号Ｘ１、Ｘ０がともに高レベルに変化した後のＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にセンスアンプ活性化信号ＰＳＡ、ＮＳＡを変化させ、センスアンプＳＡを非活性化させる（図３８（ａ））。プリチャージ制御回路４２Ａは、モード信号ＭＯＤＥ２が高レベルのときに、ロウアドレス信号Ｘ１、Ｘ０がともに高レベルに変化した後のＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にプリチャージ信号ＰＲＥＺを高レベルに変化させ、プリチャージ動作を開始する。（図３８（ｂ））。
すなわち、共有リフレッシュモード中、パーシャルメモリセルＣ００に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルＣ１０、Ｃ２０、Ｃ３０に書き込むために、ＲＡＳＺ信号が４回出力される間、センスアンプＳＡは活性化され、ビット線ＢＬ、／ＢＬのプリチャージが禁止される。
図３９は、図３１に示したフラグ回路３０Ａ、フラグ検出回路２８Ａの詳細およびワードデコーダＷＤＥＣの要部を示している。ワードデコーダＷＤＥＣは、第１の実施形態（図１３）と同じである。
フラグ回路３０Ａは、メインワード線ＭＷ（ＭＷ０、ＭＷ１、．．．）毎に形成されている。フラグ回路３０Ａは、第１の実施形態のフラグ回路３０と同じフラグＦＡＸ（Ｆ０ＡＸ、Ｆ１ＡＸ、．．．）を有している。フラグＦＡＸの機能は、第１の実施形態と同じである。すなわち、フラグＦＡＸは、パーシャルモード解除信号ＰＲＥＦＲのパルスに同期して低レベルにセットされ、フラグリセット信号ＦＲＡＸにそれぞれ同期して高レベルにリセットされる。フラグＦＡＸの状態は、デコード信号ＸＤＸ（ＸＤ０Ｘ、ＸＤ１Ｘ、．．．）に同期して、フラグ出力信号Ｓ１ＡＸとして出力される。
フラグ検出回路２８Ａは、フラグ出力信号Ｓ１ＡＸに接続されたラッチ回路と、遅延回路ＤＥＬＡＹ１と、マスク回路ＭＳＫとを有している。マスク回路ＭＳＫは、フラグ出力信号Ｓ１ＡＸをフラグ検出信号ＦＤＴＣとして出力するとともに、書き込みコマンドが供給されたときに、フラグ検出信号ＦＤＴＣの活性化期間を短くする機能を有している。
フラグ回路３０Ａおよびフラグ検出回路２８Ａの動作は、第１の実施形態のフラグＦ０ＡＸに対応する動作と同じため、説明を省略する。
図４０は、図３１に示したフラグリセット回路２６Ａの詳細を示している。
フラグリセット回路２６Ａは、第１の実施形態におけるフラグリセット回路２６（図１８）のマルチプレクサＭＵＸ２のかわりにバッファ回路２６ｂを有している。その他の構成は、フラグリセット回路２６と同じである。フラグリセット回路２６Ａは、フラグ検出信号ＦＤＴＣの立ち上がりエッジから所定時間後にフラグリセット信号ＦＲＡＸを出力する。
図４１は、第２の実施形態における通常動作モード中の動作を示している。
通常動作モードでは、第７の実施形態（図２０）と同様に、ワード線ＳＷ０Ｐ、ＳＷ１、ＳＷ３、ＳＷ４は、ロウアドレス信号ＲＡＤ２に応じて独立に選択される。そして、外部からの読み出しコマンドまたは書き込みコマンドに応答して、読み出し動作または書き込み動作が実行される。擬似ＳＲＡＭの内部で発生するリフレッシュコマンドに応答してリフレッシュ動作が実行される。
図４２は、第２の実施形態における共有リフレッシュモード中の動作を示している。
共有リフレッシュモードでは、まず、パーシャルメモリセルＣ００に保持されているデータがセンスアンプＳＡにラッチされる（図４２（ａ））。次に、センスアンプＳＡを活性化した状態で、共有メモリセルＣ１０、Ｃ２０、Ｃ３０が順次アクセスされ、センスアンプＳＡにラッチされているデータ（相補のデータ）が、これ等メモリセルＣ１０、Ｃ２０、Ｃ３０に書き込まれる（図４２（ｂ、ｃ、ｄ））。これにより、パーシャルメモリセルＣ００および共有メモリセルＣ１０、Ｃ２０、Ｃ３０には、互いに相補のデータが保持される。上記動作は、全てのパーシャル領域ＰＡについて行われる。
図４３は、第２の実施形態におけるパーシャルリフレッシュモード中の動作を示している。
パーシャルリフレッシュモードでは、パーシャルワード線ＳＷ０Ｐと共有ワード線ＳＷ１、ＳＷ２、ＳＷ３とが同時に選択され、パーシャルメモリセルＣ００と共有メモリセルＣ１０、Ｃ２０、Ｃ３０とに保持されている相補のデータが、センスアンプＳＡで同時に増幅され、セルＣ００、Ｃ１０、Ｃ２０、Ｃ３０に再書き込みされる（クワッドセル動作）。パーシャルメモリセルＣ００と共有メモリセルＣ１０、Ｃ２０、Ｃ３０とでデータを保持することで、リフレッシュ間隔を第７の実施形態よりさらに延ばすことができる。
以上、本実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、１つのパーシャルメモリセルＣ００に保持されているデータを、データ保持モード中にパーシャルメモリセルＣ００および共有メモリセルＣ１０、Ｃ２０、Ｃ３０で保持するため、データを保持できる保持時間をさらに長くできる。このため、リフレッシュ動作の頻度をさらに減らすことができ、データ保持モード中の消費電力を大幅に削減できる。
なお、上述した実施形態では、本発明を擬似ＳＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をセルフリフレッシュ機能を有するＤＲＡＭに適用してもよい。
上述した実施形態では、コマンド信号としてＣＥ信号、／ＷＥ信号および／ＯＥ信号を使用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ＤＲＡＭと同様に、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳをコマンド信号に使用してもよい。
上述した実施形態では、チップイネーブル信号ＣＥが低レベルのときに、動作モードをデータ保持モード（低消費電力モード）にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２つのチップイネーブル信号／ＣＥ１、ＣＥ２を外部端子を介して受信し、／ＣＥ１信号が低レベルかつＣＥ２信号が高レベルのとき、通常の読み出し動作および書き込み動作を実行可能にし、ＣＥ２信号が低レベルのときに動作モードをデータ保持モードにしてもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用の可能性】
本発明の半導体メモリでは、第２記憶モードの状態から第１記憶モードの状態に切り替える切り替え動作において、最初のアクセスを第２記憶モードで実行することで、アクセスされるメモリセルのデータが失われることを防止できる。
フラグを使用することで、切り替え動作中に、第２記憶モードでデータを保持するメモリセルと第１記憶モードでデータを保持するメモリセルとを混在させることができる。第２記憶モードから第１記憶モードに移行する際にフラグに応じたモードでメモリセルをアクセスすることで、半導体メモリを管理するシステムは、切り替え動作の間もメモリセルを自在にアクセスできる。この結果、実質的な切り替え時間をなくすことができる。
本発明の半導体メモリでは、切り替え動作の前に、フラグセット回路により全てのフラグをセットすることで、全てのメモリセルグループのメモリセルを第２記憶モードから第１記憶モードに確実に移行できる。
本発明の半導体メモリでは、フラグ検出回路によりフラグの状態を検出することで、制御回路の動作を簡易にでき、回路構成を簡易にできる。
本発明の半導体メモリでは、最初のアクセスが書き込み動作のときに、第２記憶モードで保持されているデータを再び第２記憶モードで複数のメモリセルに書き戻した後、書き込みが指示されたメモリセルにデータが書き込まれる。このため、第２記憶モードでデータを保持しているメモリセルの１つに対して書き込みの指示がある場合にも、元のデータを破壊することなく、新たな書き込みデータを所定のメモリセルに保持できる。この結果、システムは、上記切り替え動作中にもウエイトすることなく書き込み動作を実行できる。
本発明の半導体メモリでは、メモリセルに対するデータの読み出し、書き戻しおよび書き込み中にセンスアンプを活性化し続けることで、センスアンプの活性化の頻度を下げることができ、書き込み動作時間を短縮できる。
本発明の半導体メモリでは、書き込みデータは、非選択されたワード線に接続されたメモリセルに伝達されないため、センスアンプを活性化しながら、第２記憶モードでデータを書き戻す動作と、第１記憶モードでデータを書き込む動作を簡易な制御で実行できる。
本発明の半導体メモリでは、最初のアクセスが読み出し動作のときに、システムは、上記切り替え動作中にもウエイトすることなく読み出し動作を実行できる。
本発明の半導体メモリでは、最初のアクセスがリフレッシュ動作のときに、第２記憶モードで保持されているデータを再び第２記憶モードで複数のメモリセルに書き戻すことで、その後、各メモリセルが第１記憶モードでアクセス場合にも、データを確実に読み出しまたはリフレッシュできる。
本発明の半導体メモリでは、システムは、データ保持モードから通常動作モードへの切り替え後、第１記憶モードのメモリセルと第２記憶モードのメモリセルとが混在するときにも、すぐに半導体メモリをアクセスできる。すなわち、システムを高速に動作できる。
本発明の半導体メモリでは、共有リフレッシュ動作により、リフレッシュ動作毎に、第１記憶モードのメモリセルを第２記憶モードに変換することで、通常動作モードからデータ保持モードに効率よく切り替えできる。
本発明の半導体メモリでは、ワード線を１本または複数本選択することにより、メモリセルを第１記憶モードまたは第２記憶モードで容易にアクセスできる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３２】
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【図３１】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【国際調査報告】
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