(57)【要約】通常動作であるＭＭＣモードでは、クロック信号の立ち下がりでデータが出力される。クロック信号の周波数は２０ＭＨｚ程度であり、該クロック信号の立ち下がりでデータを出力しても次のクロック信号までにデータの出力が間に合う。ホストインタフェース５に設けられたタイミングレジスタに、’１’が設定されると、メモリカード１はＨＳ−ＭＭＣモードとなる。ＨＳ−ＭＭＣモードでは、クロック信号が５２ＭＨｚ程度の高周波数となり、該クロック信号の立ち上がりでデータを出力することにより、次クロック信号の立ち上がりまでにデータの出力を間に合わせる。
2004097727.tif 000002
【特許請求の範囲】
【請求項１】
第１の動作規格と第２の動作規格とに対応するメモリカードであって、
複数の不揮発性メモリセルを有し、所定の情報を格納可能な不揮発性半導体メモリと、
外部から発行されたコマンドに基づいて前記不揮発性半導体メモリの動作指示を行うコントローラとを備え、
前記コントローラは、
第１の動作モードでは、前記第１の動作規格と前記第２の動作規格とを満足する第１のデータ出力タイミングを制御し、第２の動作モードでは、前記第１の動作規格を満足する第２のデータ出力タイミングを制御することを特徴とするメモリカード。
【請求項２】
請求項１記載のメモリカードにおいて、
前記コントローラは、
前記第１のデータ出力タイミングにおいては、クロック信号の立ち下がりでデータを出力し、前記第２のデータ出力タイミングでは、クロック信号の立ち上がりでデータを出力するデータタイミング切り替え部を備えたことを特徴とするメモリカード。
【請求項３】
請求項２記載のメモリカードにおいて、
前記データタイミング切り替え部は、
前記第１のデータ出力タイミング、または前記第２のデータ出力タイミングのいずれかが設定されるタイミングレジスタと、
クロック信号に反転信号に基づいて、出力データイネーブル信号をラッチする第１のラッチと、
クロック信号に反転信号に基づいて、前記データをラッチする第２のラッチと、
前記出力データイネーブル信号と前記第１のラッチから出力される第１のラッチ信号とが入力され、前記タイミングレジスタの設定値に基づいて、前記出力データイネーブル信号または前記第１のラッチ信号のいずれかを選択して出力する第１のセレクタと、
前記データと前記第２のラッチから出力される第２のラッチ信号とが入力され、前記タイミングレジスタの設定値に基づいて、前記データまたは前記第２のラッチ信号のいずれかを選択して出力する第２のセレクタとを備え、
前記タイミングレジスタに前記第１のデータ出力タイミングが設定された際には、前記第１、および第２のセレクタから前記出力データイネーブル信号と前記データとを出力バッファにそれぞれ出力し、
前記タイミングレジスタに、前記第２のデータ出力タイミングが設定された際には、前記第１、および第２のセレクタが前記第１のラッチ信号と前記第２のラッチ信号とを前記出力バッファにそれぞれ出力し、
前記出力バッファは、前記出力データイネーブル信号に基づいて前記データを出力することにより、前記クロック信号の立ち下がりで前記データを出力し、前記第１のラッチ信号で前記第２のラッチ信号を出力することにより、前記クロック信号の立ち上がりで前記データを出力するように出力のタイミングを切り替えることを特徴とするメモリカード。
【請求項４】
請求項１記載のメモリカードにおいて、
前記コントローラは、前記第１のデータ出力タイミングにおいては、第１のディレイ時間でデータを出力し、前記第２のデータ出力タイミングでは、前記第１のディレイ時間よりもディレイ時間が小さい第２のディレイ時間で前記データを出力するタイミングディレイ切り替え部を備えたことを特徴とするメモリカード。
【請求項５】
請求項４記載のメモリカードにおいて、
前記タイミングディレイ切り替え部は、
前記第１のデータ出力タイミング、または前記第２のデータ出力タイミングのいずれかが設定されるタイミングレジスタと、
出力データイネーブル信号を前記第１のディレイ時間分遅延させる第１の遅延回路と、
前記データを前記第１のディレイ時間分遅延させる第２の遅延回路と、
出力データイネーブル信号を前記第２のディレイ時間分遅延させる第３の遅延回路と、
前記データを前記第２のディレイ時間分遅延させる第４の遅延回路と、
前記第１、および第２の遅延回路から出力された出力データイネーブル信号がそれぞれ入力され、前記タイミングレジスタの設定値に基づいて、２つの前記出力データイネーブル信号のうち、いずれか一方を選択して出力する第３のセレクタと、
前記第１、および第２の遅延回路から出力された前記データがそれぞれ入力され、前記タイミングレジスタの設定値に基づいて、２つの前記データのうち、いずれか一方を選択して出力する第４のセレクタとを備え、
前記タイミングレジスタに、前記第１のデータ出力タイミングが設定された際には、前記第１、および第２の遅延回路によって遅延された前記出力データイネーブル信号と前記データとを前記第３、および第４のセレクタが出力バッファにそれぞれ出力し、
前記タイミングレジスタに、前記第２のデータ出力タイミングが設定された際には、前記第３、および第４の遅延回路によって遅延された前記出力データイネーブル信号と前記データを前記第３、および第４のセレクタが前記出力バッファにそれぞれ出力し、
前記出力バッファは、前記出力データイネーブル信号に基づいて前記データを出力することにより、前記データの出力のタイミングを切り替えることを特徴とするメモリカード。
【請求項６】
請求項１記載のメモリカードにおいて、
前記コントローラは、前記第１のデータ出力タイミングにおいて、前記第１のデータ出力タイミングよりも前記データの立ち上がり／立ち下がり時間が小さくなるように前記データの立ち上がり／立ち下がり時間を切り替えるデータ出力時間切り替え部を備えたことを特徴とするメモリカード。
【請求項７】
請求項６記載のメモリカードにおいて、
前記データ出力時間切り替え部は、
前記第１のデータ出力タイミング、または前記第２のデータ出力タイミングのいずれかが設定されるタイミングレジスタと、
前記タイミングレジスタに、前記第１、または第２のデータ出力タイミングのいずれかが設定された際に、出力データイネーブル信号に基づいてデータを出力する出力バッファと、
前記第２のデータ出力タイミングの際に、出力データイネーブル信号に基づいてデータを出力する補助出力バッファと、
前記タイミングレジスタに前記第２のデータ出力タイミングが設定された際に、前記補助出力バッファに出力データイネーブル信号を出力する補助出力バッファイネーブル部とよりなることを特徴とするメモリカード。
【請求項８】
請求項６記載のメモリカードにおいて、
前記データ出力時間切り替え部は、
前記第１のデータ出力タイミング、または前記第２のデータ出力タイミングのいずれかが設定されるタイミングレジスタと、
前記タイミングレジスタに、前記第１、または第２のデータ出力タイミングのいずれかが設定された際に、出力データイネーブル信号に基づいてデータを出力する出力バッファと、
前記第２のデータ出力タイミングの際に、出力データイネーブル信号に基づいてデータを出力する２つ以上の補助出力バッファと、
前記タイミングレジスタに前記第２のデータ出力タイミングが設定された際に、前記消費電力パラメータレジスタに設定された消費電力パラメータに応じて、前記複数の補助出力バッファのうち、任意の補助出力バッファに出力データイネーブル信号を出力する補助出力バッファイネーブル部とよりなることを特徴とするメモリカード。
【請求項９】
請求項１〜８のいずれか１項に記載のメモリカードにおいて、
前記コントローラは、
消費電力量を規定する消費電力パラメータが設定される消費電力パラメータレジスタと、
任意の周波数のクロック信号を生成するクロック生成部と、
前記クロック生成部が生成したクロック信号を異なる分周期によって分周して出力する複数の分周器と、
前記消費電力パラメータレジスタに設定されたパラメータ値に基づいて、前記クロック信号、および前記複数の分周器から出力された複数のクロック信号のうち、いずれか１つのクロック信号を出力し、システムクロックとして供給するシステムクロックセレクタとを備え、
前記システムクロックセレクタは、前記消費電力パラメータが最も消費電力の小さいデフォルト値よりも大きいパラメータ値になるに従って、周波数の高い前記システムクロックを選択して出力することを特徴とするメモリカード。
【請求項１０】
請求項１〜９のいずれか１項に記載のメモリカードにおいて、
前記コントローラは、前記不揮発性半導体メモリが複数個設けられている際に、前記消費電力パラメータレジスタに設定されたパラメータ値に応じて、前記複数の不揮発性半導体メモリを任意に並列動作させることを特徴とするメモリカード。
【請求項１１】
第１の動作規格と第２の動作規格とに対応するメモリカードであって、
複数の不揮発性メモリセルを有し、所定の情報を格納可能な不揮発性半導体メモリと、
外部から発行されたコマンドに基づいて前記不揮発性半導体メモリの動作指示を行い、第１の動作モードでは、前記第１の動作規格と前記第２の動作規格とを満足する第１のデータ出力タイミングを制御し、第２の動作モードでは、前記第１の動作規格を満足する第２のデータ出力タイミングを制御するコントローラと、
外部から供給される電源電圧から、昇圧電源電圧を生成する電源供給部とを備え、
前記コントローラは、
消費電力量を規定する消費電力パラメータが設定される消費電力パラメータレジスタと、
前記第１のデータ出力タイミング、または前記第２のデータ出力タイミングのいずれかが設定されるタイミングレジスタとを有し、
前記電源供給部は、
前記消費電力パラメータレジスタに、前記消費電力パラメータが最も消費電力の小さいデフォルト値よりも大きいパラメータ値が設定された際、前記タイミングレジスタに前記第２のデータ出力タイミングが設定された際、あるいは前記消費電力パラメータレジスタに前記デフォルト値よりも大きいパラメータ値が設定され、かつ前記タイミングレジスタに前記第２のデータ出力タイミングが設定された際に、前記電源電圧から前記昇圧電源電圧に切り替えて前記不揮発性半導体メモリに供給することを特徴とするメモリカード。
【請求項１２】
請求項１１項記載のメモリカードにおいて、
前記電源供給部は、
前記不揮発性半導体メモリに昇圧電源電圧を供給するように切り替えた際に、前記コントローラにも前記昇圧電源電圧を供給することを特徴とするメモリカード。
【請求項１３】
請求項１〜１２のいずれか１項に記載のメモリカードにおいて、
データバッファリング用の揮発性半導体メモリを備え、前記揮発性半導体メモリは、前記タイミングレジスタに第２の動作モードが設定された際に動作することを特徴とするメモリカード。
【請求項１４】
請求項１３記載のメモリカードにおいて、
前記コントローラは、前記揮発性半導体メモリが動作する際に、所定の処理やデータの書き込み動作指示などを行うホストとのバス幅を任意に切り替えることを特徴とするメモリカード。
【発明の詳細な説明】
【技術分野】  本発明は、メモリカードにおける互換性の向上技術に関し、特に、ＨＳ−ＭＭＣ（Ｈｉｇｈ  Ｓｐｅｅｄ−ＭｕｌｔｉＭｅｄｉａ  Ｃａｒｄ）モードに対応したメモリカードの互換性確保に適用して有効な技術に関するものである。
【背景技術】  パーソナルコンピュータや多機能端末機などの外部記憶メディアの１つとして、標準化団体であるＭＭＣＡ（ＭｕｌｔｉＭｅｄｉａ  Ｃａｒｄ  Ａｓｓｏｃｉａｔｉｏｎ）が標準化したマルチメディアカード（登録商標）やＳＤＡ（ＳＤ  ｃａｒｄ  Ａｓｓｏｃｉａｔｉｏｎ）が標準化したＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）カード（登録商標）などのメモリカードが広く知られており、デジタルビデオカメラの静止画像記録、携帯電話のデータ記録、携帯音楽プレーヤの音楽記録などに用いられている。
パーソナルコンピュータや多機能端末機などのホストでは、マルチメディアカードとＳＤカードとの双方に対応したものが多い。マルチメディアカードとＳＤカードとは、外部端子数（マルチメディアカードは７端子／ＳＤカードは９端子）が異なるが、マルチメディアカードは、ＳＤカードよりも厚みが薄く、外部端子位置がＳＤカードと互換性があるので、ＳＤカードを使用できるホストで使用可能である。
マルチメディアカードにおいて、通常モードの場合、図２５に示すように、データ出力タイミングは、クロック信号の立ち上がりに対してデータ出力のセットアップ時間／ホールド時間が規定されている（マルチメディアカードの詳しい規格については、ＭＭＣＡにおける規格仕様書を参照）。
一方、ＳＤカードの場合、図２６に示すように、データ出力のタイミングが、クロック信号の立ち下がりからのディレイ時間によって規定されている（ＳＤカードの詳しい規格については、ＳＤＡにおける規格仕様書を参照）。
マルチメディアカードをＳＤカード対応のホストによって使用する際、データ出力のタイミングが異なるためにＳＤカードとはデータが異なってしまい、互換性が取れなくなってしまう恐れがある。
そこで、マルチメディアカードでは、セットアップ時間に間に合うタイミングで、かつクロック信号の立ち下がりからデータ出力を行うことにより、ＳＤカード対応のホストとの互換性を確保しているものがある。
ところが、上記のようなメモリカードでは、次のような問題点があることが本発明者により見い出された。
近年、マルチメディアカードにおいては、次世代の規格としてＨＳ−ＭＭＣモードで動作するマルチメディアカードが提案されている。このＨＳ−ＭＭＣモードの規格では、図２７に示すように、クロック信号のＭＡＸ周波数が５２ＭＨｚ（サイクルタイム：１９．２ｎｓ）程度、データ出力セットアップ時間≧５ｎｓ、ホールド時間≧５ｎｓとなっている（ＨＳマルチメディアカードの詳しい規格については、ＭＭＣＡにおける規格仕様書を参照）。
このＨＳ−ＭＭＣモードで動作するマルチメディアカードにおいて、クロック信号の半周期は９．５ｎｓ程度となるので、互換性を確保するためにクロック信号の立ち下がりでデータ出力を行った場合、次の該クロック信号の立ち上がり５ｎｓ前にデータ確定するには、データディレイ時間が４．５ｎｓ未満となってしまう。
よって、マージンやプロセス製造のばらつきなどを考慮すると、クロック信号の立ち下がりからのディレイ時間でデータ出力をしたのではセットアップ時間を満足出来ない可能性が生じるため、クロック信号の立ち上がりからのディレイ時間でデータ出力をしなければならず、一律にクロック信号の立ち上がりからのディレイ時間でデータ出力をすることとすると従来動作可能であったＳＤカードホストでの動作に問題を生じる可能性があり、ＨＳ−ＭＭＣモードに対応した製品とＨＳ−ＭＭＣモードに対応前の従来製品との互換性が取れなくなってしまうという問題がある。
本発明の目的は、従来のマルチメディアカードの規格とＳＤカードの規格との互換性を取りながら、該マルチメディアカードの次世代規格であるＨＳ−ＭＭＣモードに対応することのできるメモリカードを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の開示】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、第１の動作規格と第２の動作規格とに対応するメモリカードであって、複数の不揮発性メモリセルを有し、所定の情報を格納可能な不揮発性半導体メモリと、外部から発行されたコマンドに基づいて不揮発性半導体メモリの動作指示を行うコントローラとを備え、該コントローラは、第１の動作モードでは、第１の動作規格と第２の動作規格とを満足する第１のデータ出力タイミングを制御し、第２の動作モードでは、第１の動作規格を満足する第２のデータ出力タイミングを制御するものである。
また、本願のその他の発明の概要を簡単に示す。
本発明は、第１の動作規格と第２の動作規格とに対応するメモリカードであって、不揮発性半導体メモリとコントローラと電源供給部とを有し、不揮発性半導体メモリは所定の情報を格納可能な複数の不揮発性メモリセルを有し、コントローラは外部から発行されたコマンドに基づいて不揮発性半導体メモリの動作指示を行い、第１の動作モードでは、第１の動作規格と第２の動作規格とを満足する第１のデータ出力タイミングを制御し、第２の動作モードでは、第１の動作規格を満足する第２のデータ出力タイミングの制御を行い、電源供給部は外部から供給される電源電圧から、昇圧電源電圧を生成する。コントローラは、消費電力量を規定する消費電力パラメータが設定される消費電力パラメータレジスタと、第１のデータ出力タイミング、または第２のデータ出力タイミングのいずれかが設定されるタイミングレジスタとを有し、電源供給部は、消費電力パラメータレジスタに、（１）消費電力パラメータが最も消費電力の小さいデフォルト値よりも大きいパラメータ値が設定された際、（２）タイミングレジスタに第２のデータ出力タイミングが設定された際、あるいは（３）消費電力パラメータレジスタにデフォルト値よりも大きいパラメータ値が設定され、かつタイミングレジスタに第２のデータ出力タイミングが設定された際に、電源電圧から昇圧電源電圧に切り替えて不揮発性半導体メモリに供給するものである。
【図面の簡単な説明】  図１は、本発明の一実施の形態によるメモリカードのブロック図、図２は、図１のメモリカードにおけるコネクタピンの説明図、図３は、図１のメモリカードにおけるＭＭＣモードとＨＳ−ＭＭＣモードとの切り替え動作のフローチャート、図４は、図１のメモリカードに設けられたホストインタフェースにおけるレジスタ構成の説明図、図５は、図１のメモリカードがＭＭＣモードにより動作した際のデータ出力タイミングの説明図、図６は、図１のメモリカードがＭＭＣモードからＨＳ−ＭＭＣモードに遷移した際、タイミングエッジの切り替えを行うときのデータ出力タイミングの説明図、図７は、図１のメモリカードに設けられたタイミングエッジ切り替え回路の一例を示す回路図、図８は、図１のメモリカードに設けられたタイミングディレイ切り替え回路の一例を示す回路図、図９は、図８のタイミングディレイ切り替え回路によるデータ出力切り替えのタイミングチャート、図１０は、図９の他の例を示すデータ出力切り替えのタイミングチャート、図１１は、図１０に示したデータの立ち上がり／立ち下がり時間を調整するデータ出力調整回路の一例を示した回路図、図１２は、図１０に示したデータの立ち上がり／立ち下がり時間を調整するデータ出力調整回路の他の例を示した回路図、図１３は、本発明の一実施の形態によるＨＳ−ＭＭＣモードにおけるドライブ能力選択例を示した説明図、図１４は、図４の消費電力パラメータレジスタによるシステムクロックの周波数変更の説明図、図１５は、図１４に示したシステムクロックの周波数を切り替える周波数選択回路のブロック図、図１６は、図４の消費電力パラメータレジスタに設定されたパラメータに対応するフラッシュメモリの並列動作数を示す説明図、図１７は、図４の消費電力パラメータレジスタに’０’が設定された際のメモリカードのタイミングチャート、図１８は、図４の消費電力パラメータレジスタに’３’が設定された際のメモリカードのタイミングチャート、図１９は、本発明の一実施の形態によるデータ転送レートを高めたメモリカードのブロック図、図２０は、図１９のメモリカードにおける各種パラメータの組み合わせによってメモリの選択例を示した説明図、図２１は、本発明の一実施の形態による各種パラメータによってフラッシュメモリに動作電圧を供給するメモリカードのブロック図、図２２は、図２１のメモリカードに設けられた電源供給回路のブロック図、図２３は、図２１のメモリカードの他の例を示すブロック図、図２４は、図２３のメモリカードに設けられた電源供給回路、および周波数選択回路のブロック図、図２５は、ＭＭＣＡにより規格化ＭＭＣモードにおけるマルチメディアカードのデータ出力タイミング規格を示す説明図、図２６は、ＳＤＡにより規格化されたＳＤカードにおけるデータ出力タイミング規格を示す説明図、図２７は、ＭＭＣＡにより規格化されたＨＳ−ＭＭＣモードにおけるマルチメディアカードのデータ出力タイミング規格を示す説明図である。
【発明を実施するための最良の形態】  本発明を詳細に説明するために、添付の図面に従ってこれを説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本実施の形態において、メモリカード１は、たとえば、デジタルビデオカメラ、携帯電話、携帯音楽プレーヤやパーソナルコンピュータなどにおけるホストの外部記憶メディアとして用いられるマルチメディアカードである。
メモリカード１は、ＳＤカードの規格（第２の動作規格）、およびマルチメディアカードの規格（第１の動作規格）の両方の規格で動作し、マルチメディアカードの規格においては、通常の動作モードであるＭＭＣモード（第１の動作モード）と次世代の規格であり、該ＭＭＣモードよりも高速で動作するＨＳ−ＭＭＣモード（第２の動作モード）との２つの動作モードで動作する。
メモリカード１は、図１に示すように、複数のフラッシュメモリ（不揮発性半導体メモリ）２、およびコントローラ３から構成される。コントローラ３は、内部制御ロジック４、ホストインタフェース５、データバッファ６、マイクロコンピュータ７、ならびにＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バッファ８とオシレータＯＳＣから構成されている。
フラッシュメモリ２は、電気的にデータの書き換え／消去が可能な不揮発性半導体メモリである。このフラッシュメモリ２のシステム領域には、ＣＳＤやＥＸ−ＣＳＤなどのデータが格納されている。ＣＳＤはカード特性レジスタであり、ＭＭＣモードにおけるメモリカード１に関する諸情報が格納されている。ＥＸ−ＣＳＤは、ＨＳ−ＭＭＣモードにおけるメモリカード１に関する諸情報が格納されている。
内部制御ロジック４は、フラッシュメモリ２、データバッファ６、ならびにマイクロコンピュータ７におけるインタフェースである。ホストインタフェース５は、ホストから、Ｉ／Ｏバッファ８を介して入出力される書き込み／読み出し／消去といった動作を指示するコマンドを受け、これらの動作に必要なデータの入出力を行う。
データバッファ６は、ホスト、およびフラッシュメモリ２から入出力されるデータを一時的に格納する。マイクロコンピュータ７は、コントローラ３のすべての制御を司る。
また、メモリカード１の下方には、図示するように、右側から左側にかけて、上下２列にホストとの接続用のコネクタピンＰ１〜Ｐ１３が設けられている。これらコネクタピンＰ１〜Ｐ１３は、上下２段に配列されており、下段にはコネクタピンＰ１〜Ｐ７が配列され、その上段には、コネクタピンＰ８〜Ｐ１３が配列されている。
メモリカード１の下側のコーナ部に設けられた切り欠きに最も近い下段のコネクタピンＰ１が１ピンであり、該切り欠きから最も離れた下段のコネクタピンＰ７が７ピンとなる。
さらに、コネクタピンＰ７の左上段にはコネクタピンＰ８が位置しており、コネクタピンＰ１の右上段にはコネクタピンＰ９が位置している。そして、コネクタピンＰ９からコネクタピンＰ８にかけて、コネクタピンＰ１０〜Ｐ１３がそれぞれ配列されている。コネクタピンＰ８〜Ｐ１３が８ピン〜１３ピンにそれぞれなる。
これらコネクタピンＰ１〜Ｐ１３におけるピン構成を図２に示す。コネクタピンＰ１，Ｐ７〜Ｐ１３には、データが入出力される。コネクタピンＰ２にはコマンドが入出力される。
また、コネクタピンＰ３，Ｐ６には基準電位ＶＳＳとなるグランドが接続され、コネクタピンＰ４には電源電圧ＶＣＣが接続される。コネクタピンＰ５には、外部からのクロック信号が入力される。
次に、本実施の形態１のメモリカード１における動作について説明する。
始めに、ＭＭＣモードとＨＳ−ＭＭＣモードとの切り替え動作の概要について、図３のフローチャートを用いて説明する。
まず、メモリカード１がホストに設けられたメモリスロットなどに挿入されると、該メモリスロットのコネクタピンを介してメモリカード１に電源電圧ＶＣＣが供給される。
ホストから、メモリカード１の動作可能な電圧範囲のチェック、および該メモリカード１の内部処理を終了したかをチェックする初期化コマンド’ＣＭＤ１’、ＣＩＤ（Ｃａｒｄ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  Ｎｕｍｂｅｒ）送信要求コマンド’ＣＭＤ２’、ＲＣＡ（Ｒｅｌａｔｉｖｅ  Ｃａｒｄ  Ａｄｄｒｅｓｓ）を設定するコマンド’ＣＭＤ３’、およびアクセスするメモリカードを選択するコマンド’ＣＭＤ７’が順次出力され（ステップＳ１０１〜Ｓ１０４）、メモリカード１の認識が行われる。
続いて、ホストから、ＥＸ−ＣＳＤの読み出しコマンド’ＣＭＤ８’が出力される（ステップＳ１０５）。このコマンド’ＣＭＤ８’によってメモリカード１のＥＸ−ＣＳＤが読み出された際には、該メモリカード１はＨＳ−ＭＭＣモードに対応したメモリカードであることをホストが認識し（ステップＳ１０６）、スイッチコマンド’ＣＭＤ６’を出力する（ステップＳ１０７）。
また、コマンド’ＣＭＤ８’によってメモリカード１のＥＸ−ＣＳＤが読み出されない場合には、該メモリカード１はＨＳ−ＭＭＣモードに対応していないメモリカードと認識し、ライトコマンド’ＣＭＤ２４’などを出力し、ホストは通常のＭＭＣモードによる動作制御を行う（ステップＳ１０８）。
ステップＳ１０７の処理において、ホストから出力された’ＣＭＤ６’によって、メモリカード１がＨＳ−ＭＭＣモードに切り替わるように設定される（ステップＳ１０９）。
このステップＳ１０９の処理で切り替え可能なパラメータは、コマンドセット（Ｃｏｍｍａｎｄ  Ｓｅｔ）、ＨＳ−ＭＭＣモードにおけるホストインタフェースの動作タイミング（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｉ／Ｆ  Ｔｉｍｉｎｇ）、消費電力（Ｐｏｗｅｒ  Ｃｌａｓｓ）の切り替え、およびホストとのバス幅（Ｂｕｓ  Ｗｉｄｔｈ）の切り替えである。このバス幅は、たとえば、×１、×４、×８などがある。その後、ホストはライトコマンド’ＣＭＤ２４’などを出力し、ＨＳ−ＭＭＣモードによる動作制御を行う（ステップＳ１１０）。
ここで、ステップＳ１０９の処理におけるＨＳ−ＭＭＣモードの切り替えについて説明する。
図４は、ホストインタフェース５におけるレジスタ構成を示した説明図である。
ホストインタフェース５は、コマンドデコーダ９、アーギュメントチェック１０、パラメータセレクタ１１、タイミングレジスタ１２、消費電力パラメータレジスタ１３、およびバス幅レジスタ１４などが設けられている。
コマンドデコーダ９、およびアーギュメントチェック１０には、ホストから出力されるコマンドＣＭＤが入力されるように接続されている。コマンドデコーダ９は、入力されたコマンドＣＭＤから、スイッチコマンドであるＣＭＤ６の検出を行い、検出信号をパラメータセレクタ１１に出力する。
アーギュメントチェック１０は、アーギュメントのチェックを行い、タイミングレジスタ１２、消費電力パラメータレジスタ１３、およびバス幅レジスタ１４に設定する値をパラメータセレクタ１１に出力する。タイミングレジスタ１２は、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｉ／Ｆ  Ｔｉｍｉｎｇのパラメータを記憶する。
消費電力パラメータレジスタ１３は、メモリカード１におけるＰｏｗｅｒ  Ｃｌａｓｓを切り替えるパラメータを記憶する。バス幅レジスタ１４は、Ｂｕｓ  Ｗｉｄｔｈのパラメータを記憶する。
消費電力パラメータレジスタ１３には’０’（デフォルト）〜’３’までのパラメータが設定される。消費電力パラメータレジスタ１３に’０’が設定された際には、メモリカード１の消費電力は最小となり、該メモリカード１の消費電流は、たとえば１００ｍＡ程度である。
また、消費電力パラメータレジスタ１３に’１’が設定された際には、メモリカード１の消費電流が１５０ｍＡ程度となり、消費電力パラメータレジスタ１３に’２’が設定された際には、メモリカード１の消費電流が２００ｍＡ程度となる。
さらに、消費電力パラメータレジスタ１３に’３’が設定された際には、メモリカードの消費電力が最大となり、メモリカード１の消費電流が２５０ｍＡ程度となる。
パラメータセレクタ１１は、コマンドデコーダ９から出力された検出信号に基づいて、アーギュメントチェック１０から出力された各種パラメータをタイミングレジスタ１２、消費電力パラメータレジスタ１３、またはバス幅レジスタ１４に設定する。
このように、これらＨｉｇｈ  Ｓｐｅｅｄ  Ｉ／Ｆ  Ｔｉｍｉｎｇ、Ｐｏｗｅｒ  Ｃｌａｓｓ、ならびにＢｕｓ  Ｗｉｄｔｈは、ホストインタフェース５が、コマンドのアーギュメント（たとえば、３２ビット）に設定したパラメータに基づいて切り替えを行う。
図５は、ＭＭＣモードにおけるメモリカード１のデータ出力タイミングの説明図、図６は、ＭＭＣモードからＨＳ−ＭＭＣモードに遷移した際、タイミングエッジの切り替えを行うときのメモリカード１のデータ出力タイミングの説明図である。
図５、図６においては、上方がメモリカード１に入力されるクロック信号ＣＬＫの信号タイミングを示し、下方がメモリカード１のデータＤＡＴ出力の信号タイミングを示している。
図５に示すように、ＭＭＣモードでは、クロック信号ＣＬＫの立ち下がりでデータＤＡＴが出力されるタイミング（第１のデータ出力タイミング）となっている。
このように、ＭＭＣモードによるクロック信号ＣＬＫの周波数（２０ＭＨｚ程度）では、該クロック信号ＣＬＫの立ち下がりからデータＤＡＴを出力しても次のクロック信号までにデータＤＡＴの出力が間に合っている。
一方、ＭＭＣモードからＨＳ−ＭＭＣモードに切り替えられた場合、図６に示すように、ＭＭＣモードではクロック信号ＣＬＫの立ち下がりでデータＤＡＴが出力されているが、スイッチコマンド’ＣＭＤ６’によってＨＳ−ＭＭＣモードに切り替えられることによってクロック信号ＣＬＫの周波数が高くなる（５２ＭＨｚ程度）。
この場合、タイミングレジスタ１２に、たとえば、’１’を設定することにより、ＨＳ−ＭＭＣモードにおけるホストインタフェース５（図１）の動作タイミングをＨｉｇｈ  Ｓｐｅｅｄ  Ｉ／Ｆ  Ｔｉｍｉｎｇに切り替える。
ＨＳ−ＭＭＣモードでは、前述したようにクロック信号ＣＬＫが５２ＭＨｚ程度の高周波数となり、該クロック信号ＣＬＫの立ち上がりでデータＤＡＴを出力（第２のデータ出力タイミング）することによって、次のクロック信号ＣＬＫの立ち上がりまでにデータＤＡＴの出力を間に合わせることができる。
図７は、タイミングレジスタ１２（図４）の設定により、ＭＭＣモードとＨＳ−ＭＭＣモードとのデータ出力タイミングを切り替えるタイミングエッジ切り替え回路（データタイミング切り替え部）１５の一例を示す回路図である。
タイミングエッジ切り替え回路１５は、ホストインタフェース５に設けられている。このタイミングエッジ切り替え回路１５は、セレクタ１６，１７、ラッチ１８，１９、およびインバータ２０から構成されている。
セレクタ１６，１７の制御端子には、タイミングレジスタ１２に設定された値が入力されるようにそれぞれ接続されている。セレクタ１６，１７は、制御端子に入力された値に基づいて出力先を切り替える。
セレクタ（第１のセレクタ）１６の一方の入力部、およびラッチ（第１のラッチ）１８の入力部には、クロック信号ＣＬＫの立ち上がりに同期した出力データイネーブル信号がそれぞれ入力されるように接続されている。この出力データイネーブル信号は内部制御ロジック４から出力され、後述するトライステートバッファ（出力バッファ）８ａの制御信号となる。
また、セレクタ（第２のセレクタ）１７の一方の入力部、およびラッチ（第２のラッチ）１９の入力部には、内部制御ロジック４から出力されたクロック信号ＣＬＫの立ち上がりに同期した出力データＤＡＴがそれぞれ入力されるように接続されている。
ラッチ１８，１９のクロック端子には、インバータ２０によって反転されたクロック信号ＣＬＫの反転信号がそれぞれ入力されるように接続されている。ラッチ１８の出力部はセレクタ１６の他方の入力部が接続されており、ラッチ１９の出力部にはセレクタ１７の他方の入力部が接続されている。
セレクタ１６の出力部は、Ｉ／Ｏバッファ８に設けられたトライステートバッファ８ａの制御端子に接続されている。セレクタ１７の出力部は、トライステートバッファ８ａの入力部に接続されており、該トライステートバッファ８ａの出力部には、コネクタピンが接続されている。
通常のＭＭＣモードにおいて、たとえば、タイミングレジスタ１２には’０’が設定されており、セレクタ１６，１７は、内部制御ロジック４から出力された出力データイネーブル信号、および出力データＤＡＴがそれぞれ出力されるように切り替えられている。
トライステートバッファ８ａは、セレクタ１６を介して出力された出力データイネーブル信号が入力された際に、セレクタ１７からのデータＤＡＴを出力する。よって、データＤＡＴはクロック信号ＣＬＫの立ち上がりに同期して出力される。
また、ＨＳ−ＭＭＣモードになると、タイミングレジスタ１２には’１’が設定される。セレクタ１６，１７は、タイミングレジスタ１２の値に基づいてラッチ１８，１９を介して出力データイネーブル信号、およびデータＤＡＴがそれぞれ出力されるように切り替える。
これらラッチ１８，１９においては、クロック信号ＣＬＫの反転信号に同期して出力データイネーブル信号（第１のラッチ信号）、ならびにデータ（第２のラッチ信号）がそれぞれ出力されている。よって、トライステートバッファ８ａからは、クロック信号ＣＬＫの立ち下がりに同期してデータＤＡＴが出力される。
図８は、タイミングレジスタ１２（図４）の設定により、ＭＭＣモードとＨＳ−ＭＭＣモードとのデータ出力タイミングをディレイ回路により切り替えるタイミングディレイ切り替え回路（タイミングディレイ切り替え部）２１の一例を示す回路図である。
タイミングディレイ切り替え回路２１は、ホストインタフェース５に設けられている。このタイミングディレイ切り替え回路２１は、ディレイ回路２２〜２５、およびセレクタ２６，２７から構成されている。
ディレイ回路２２，２４の入力部には、内部制御ロジック４から出力される出力データイネーブル信号が入力されるようにそれぞれ接続されている。ディレイ回路２３，２５の入力部には、内部制御ロジック４から出力されるデータＤＡＴが入力されるようにそれぞれ接続されている。
ディレイ回路（第１の遅延回路）２２の出力部には、セレクタ（第３のセレクタ）２６の一方の入力部が接続されており、ディレイ回路（第３の遅延回路）２４の出力部には、セレクタ２６の他方の入力部が接続されている。
ディレイ回路（第２の遅延回路）２３の出力部には、セレクタ（第４のセレクタ）２７の一方の入力部が接続されており、ディレイ回路（第４の遅延回路）２５の出力部には、セレクタ２７の他方の入力部が接続されている。
ディレイ回路２２，２３は、約１０ｎｓ程度のディレイ時間（第１のディレイ時間）を発生させ、ディレイ回路２４，２５は、約３ｎｓ程度のディレイ時間（第２のディレイ時間）を発生させる。
セレクタ２６，２７の制御端子には、タイミングレジスタ１２に設定された値が入力されるようにそれぞれ接続されている。これらセレクタ２６，２７は、制御端子に入力された値に基づいて出力先を切り替える。
セレクタ２６の出力部には、Ｉ／Ｏバッファ８に設けられたトライステートバッファ８ａの制御端子が接続されている。セレクタ２７の出力部には、トライステートバッファ８ａの入力部が接続されている。
たとえば、通常のＭＭＣモードでは、タイミングレジスタ１２に’０’が設定されており、ディレイ時間の長いディレイ回路２２，２３から出力された出力データイネーブル信号、および出力データＤＡＴをトライステートバッファ８ａにそれぞれ出力するように切り替える。
また、ＨＳ−ＭＭＣモードでは、タイミングレジスタ１２に’１’が設定され、ディレイ時間の短いディレイ回路２４，２５から出力された出力データイネーブル信号、および出力データＤＡＴをトライステートバッファ８ａにそれぞれ出力するように切り替える。
図９は、タイミングディレイ切り替え回路２１によるデータ出力切り替えのタイミングチャートである。
図９においては、上方がメモリカード１に入力されるクロック信号ＣＬＫの信号タイミングであり、下方はメモリカード１のデータＤＡＴ出力の信号タイミングを示している。
通常のＭＭＣモードでは、たとえば、タイミングレジスタ１２には’０’が設定されており、セレクタ２６，２７は、出力データイネーブル信号、および出力データＤＡＴがディレイ回路２２，２３を介してトライステートバッファ８ａにそれぞれ出力されるようにセレクトする。
この場合、ディレイ回路２２，２３によって、クロック信号ＣＬＫの立ち上がりから、１０ｎｓ程度のディレイ時間が付加されて出力データイネーブル信号、およびデータＤＡＴがトライステートバッファ８ａにそれぞれ出力される。
また、ＨＳ−ＭＭＣモードの場合、タイミングレジスタ１２には’１’が設定される。このタイミングレジスタ１２に設定された値に基づいて、セレクタ２６，２７は、出力データイネーブル信号、および出力データＤＡＴがディレイ回路２２，２３を介してトライステートバッファ８ａにそれぞれ出力されるようにセレクトする。
よって、ディレイ回路２４，２５により、クロック信号ＣＬＫの立ち上がりから、３ｎｓ程度のディレイ時間が付加されて出力データイネーブル信号、およびデータＤＡＴがトライステートバッファ８ａにそれぞれ出力される。
図１０は、データＤＡＴの立ち上がり／立ち下がり時間を調整することにより、該データＤＡＴのタイミングを切り替えた際のタイミングチャートである。
図１０においては、上方がメモリカード１に入力されるクロック信号ＣＬＫの信号タイミングを示しており、下方がメモリカード１のデータＤＡＴ出力の信号タイミングを示している。
図示するように、通常のＭＭＣモードでは、データＤＡＴの立ち上がり／立ち下がり時間が大きいが、ＨＳ−ＭＭＣモードに切り替わると、該データＤＡＴの立ち上がり／立ち下がり時間が小さくなる。
このように、データＤＡＴの立ち上がり／立ち下がり時間を調整することにより、ＭＭＣモード、およびＨＳ−ＭＭＣモードのデータＤＡＴの出力タイミングを調整することができる。
図１１は、図１０に示したデータＤＡＴの立ち上がり／立ち下がり時間を調整するデータ出力調整回路（データ出力時間切り替え部）２８の一例を示した回路図である。
データ出力調整回路２８は、補助バッファイネーブル（補助出力バッファイネーブル部）２９、および補助バッファ（補助出力バッファ）３０から構成されており、データ出力調整回路２８は、Ｉ／Ｏバッファ８（図１）に設けられている。
データ出力調整回路２８は、トライステートバッファ８ａに接続された構成となっており、補助バッファ３０は、トライステートバッファ８ａの補助用のバッファとして用いられる。
補助バッファイネーブル２９の一方の入力部には、内部制御ロジック４から出力される出力データイネーブル信号が入力されるように接続されており、該補助バッファイネーブル２９の他方の入力部には、タイミングレジスタ１２に設定された値が入力されるように接続されている。
補助バッファイネーブル２９の出力部には、補助バッファ３０の制御端子が接続されている。この補助バッファイネーブル２９は、たとえば、論理積回路からなる。
補助バッファ３０の入力部には、トライステートバッファ８ａの入力部が接続されており、該補助バッファ３０の出力部には、トライステートバッファ８ａの出力部が接続されている。
トライステートバッファ８ａの入力部には、内部制御ロジック４から出力されるデータＤＡＴが入力されるように接続されており、該トライステートバッファ８ａの出力部には、コネクタピンが接続されている。
通常のＭＭＣモードにおいて、タイミングレジスタ１２には’０’が設定されているので、補助バッファ３０は動作せず、トライステートバッファ８ａのみによってデータＤＡＴが出力される。
ＨＳ−ＭＭＣモードになると、タイミングレジスタ１２には’１’が設定されるので、補助バッファイネーブル２９から’１’が出力され、補助バッファ３０が活性化する。
よって、トライステートバッファ８ａと補助バッファ３０との両方によって、データＤＡＴが出力されることになり、データＤＡＴの立ち上がり／立ち下がり時間を小さくすることができる。
図１２は、図１０に示したデータＤＡＴの立ち上がり／立ち下がり時間を調整するデータ出力調整回路（データ出力時間切り替え部）３１の他の例を示した回路図である。
この場合、ホストインタフェース５の動作タイミング（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｉ／Ｆ  Ｔｉｍｉｎｇ）だけでなく、消費電力パラメータレジスタ１３（図４）によるＰｏｗｅｒ  Ｃｌａｓｓの切り替えを組み合わせることによって、データＤＡＴの出力タイミングを切り替える。
データ出力調整回路３１は、Ｉ／Ｏバッファ８（図１）に設けられており、該Ｉ／Ｏバッファ８に設けられたトライステートバッファ８ａに接続された構成となっている。
データ出力調整回路３１は、第１〜第３バッファイネーブル（補助出力バッファイネーブル部）３２〜３４、および第１〜第３補助バッファ（補助出力バッファ）３５〜３７から構成されている。
第１〜第３バッファイネーブル３２〜３４は、たとえば、３入力の論理積回路から構成されている。第１〜第３バッファイネーブル３２〜３４の３つの入力部には、出力データイネーブル信号、タイミングレジスタ１２に設定された値、および消費電力パラメータレジスタ１３に設定されたパラメータがそれぞれ入力されるように接続されている。
トライステートバッファ８ａの入力部には、第１〜第３補助バッファ３５〜３７の入力部が共通接続されている。トライステートバッファ８ａの入力部には、内部制御ロジック４から出力されるデータＤＡＴが入力されるように接続されている。このトライステートバッファ８ａの制御端子には、出力データイネーブル信号が入力されるように接続されている。
また、トライステートバッファ８ａの出力部には、第１〜第３補助バッファ３５〜３７の出力部が共通接続されており、該トライステートバッファ８ａの出力部には、コネクタピンが共通接続されている。
そして、第１〜第３補助バッファ３５〜３７の制御端子には、第１〜第３バッファイネーブル３２〜３４の出力部がそれぞれ接続されている。
通常のＭＭＣモードにおいて、タイミングレジスタ１２には’０’が設定されているので、第１〜第３補助バッファ３５〜３７は動作せず、トライステートバッファ８ａのみによってデータＤＡＴが出力される。
ＨＳ−ＭＭＣモードにおいて、タイミングレジスタ１２に’１’が設定され、かつ消費電力パラメータレジスタ１３に設定したパラメータによってＰｏｗｅｒ  Ｃｌａｓｓが切り替えられると、第１〜第３補助バッファ３５〜３７は、消費電力パラメータレジスタ１３に設定されたＰｏｗｅｒ  Ｃｌａｓｓに応じて第１〜第３補助バッファ３５〜３７を任意に活性化させる。
たとえば、Ｐｏｗｅｒ  Ｃｌａｓｓが最も消費電力の大きいクラスに設定されている際には、第１〜第３補助バッファ３５〜３７のすべてを駆動させ、ドライブ能力を最大にさせる。また、Ｐｏｗｅｒ  Ｃｌａｓｓが最も消費電力の小さいクラスに設定されている際には、第１補助バッファ３５のみを駆動させてドライブする。
それによって、設定したＰｏｗｅｒ  Ｃｌａｓｓに応じて、データＤＡＴのドライブ能力を可変することができる。
また、図１１、図１２においては、補助バッファイネーブル２９、および第１〜第３バッファイネーブル３２〜３４が、Ｉ／Ｏバッファ８に設けられた構成としたが、これら補助バッファイネーブル２９、第１〜第３バッファイネーブル３２〜３４は、タイミングレジスタ１２や消費電力パラメータレジスタ１３と同様にホストインタフェース５に設けるようにしてもよい。
図１３は、ＨＳ−ＭＭＣモード時におけるドライブ能力の選択例を示し説明図である。
図示するように、タイミングレジスタ１２に’１’が設定されてＨＳ−ＭＭＣモードの際に、Ｐｏｗｅｒ  Ｃｌａｓｓを切り替えることにより、バッファのドライブ能力を切り替えることができる。
たとえば、消費電力が最も小さいＣｌａｓｓ１の場合、第１補助バッファ３５のみがＯＮとなる。Ｐｏｗｅｒ  Ｃｌａｓｓが、Ｃｌａｓｓ１の次に大きいＣｌａｓｓ２では、第１補助バッファ３５と第２補助バッファ３６の２つのバッファがＯＮとなる。消費電力が最も大きいＣｌａｓｓ３の場合には、第１〜第３補助バッファ３５〜３７のすべてのバッファがＯＮとなる。
また、Ｐｏｗｅｒ  Ｃｌａｓｓの切り替えに伴い、メモリカード１の動作の基になるシステムクロックの周波数を変更するようにしてもよい。図１４は、消費電力パラメータレジスタ１３のＰｏｗｅｒ  Ｃｌａｓｓの切り替えによるシステムクロックの周波数変更の説明図である。
通常のＭＭＣモードでは、コントローラ３の処理速度は遅くてもよいのでシステムクロックの周波数を下げて（５ＭＨｚ程度）消費電力の低減を優先する。
また、ＨＳ−ＭＭＣモードでは、最大消費電力が大きくなるに従ってシステムクロックの周波数も高くなっている。このＨＳ−ＭＭＣモードにおいて、消費電力パラメータレジスタ１３に’１’が設定された際には、周波数が６．６ＭＨｚ程度のシステムクロックが供給される。
消費電力パラメータレジスタ１３に’２’が設定された際には、周波数が１０ＭＨｚ程度のシステムクロックが供給され、消費電力パラメータレジスタ１３に’３’が設定された際には、メモリカード１の消費電力が最大となり、２０ＭＨｚ程度のシステムクロックが供給される。
図１５は、図１４に示したＰｏｗｅｒ  Ｃｌａｓｓの切り替えに伴い、メモリカード１のシステムクロックの周波数を切り替える周波数選択回路３８のブロック図である。
周波数選択回路３８は、オシレータ（クロック生成部）３９、２分周器（分周器）４０、３分周器（分周器）４１、４分周器（分周器）４２、およびセレクタ（システムクロックセレクタ）４３からなる。オシレータ３９は、システムクロックの基になるある周波数のクロック信号を生成する。
オシレータ３９から出力されたクロック信号は、２分周器４０、３分周器４１、ならびに４分周器４２の入力部にそれぞれ入力される。２分周器４０は、オシレータ３９から出力されたクロック信号（２０ＭＨｚ程度）を１／２分周し、１０ＭＨｚ程度のクロック信号を生成する。
３分周器４１は、該クロック信号を１／３分周し、６．６ＭＨｚ程度のクロック信号を生成する。４分周器４２は、オシレータ３９から出力されたクロック信号を１／４分周し、５ＭＨｚ程度のクロック信号を生成する。
オシレータ３９から出力されたクロック信号、および２分周器４０、３分周器４１、４分周器４２によって分周された各クロック信号は、セレクタ４３の入力部にそれぞれ入力される。
セレクタ４３の制御端子には、消費電力パラメータレジスタ１３に設定されたパラメータが入力されるように接続されており、該セレクタ４３は、パラメータに基づいて、４つのクロック信号のうち、任意の１つのクロック信号を選択し、システムクロックとしてメモリカード１の各内部回路に供給する。
ここで、メモリカード１においては、Ｐｏｗｅｒ  Ｃｌａｓｓを切り替えることによって、フラッシュメモリ２を並列動作させるようにしてもよい。
図１６は、消費電力パラメータレジスタ１３に設定されたパラメータに対応するフラッシュメモリ２の並列動作数を示す説明図である。この図１６においては、たとえば、メモリカード１に４つのフラッシュメモリ（不揮発性半導体メモリ）２ａ〜２ｄが設けられているものとしている。
図示するように、消費電力パラメータレジスタ１３に設定されているパラメータが’０’の場合には、メモリカード１の消費電力が最も小さく、フラッシュメモリ２ａ〜２ｄのうち、いずれか１つが任意に選択されて動作する。
消費電力パラメータレジスタ１３に設定されているパラメータが’１’の場合には、フラッシュメモリ２ａ〜２ｄのうち、任意の２つのフラッシュメモリが並列動作し、消費電力パラメータレジスタ１３に設定されているパラメータが’２’の場合には、フラッシュメモリ２ａ〜２ｄのうち、任意の３つのフラッシュメモリが並列動作する。
さらに、消費電力パラメータレジスタ１３に設定されているパラメータが’３’の場合には、すべてのフラッシュメモリ２ａ〜２ｄが並列動作し、このとき、メモリカード１の消費電力が最大となる。
このように、Ｐｏｗｅｒ  Ｃｌａｓｓの切り替えによってフラッシュメモリ２ａ〜２ｄを並列動作させることにより、データの処理速度を向上させることができる。
図１７は、消費電力パラメータレジスタ１３に’０’が設定された際のメモリカード１のタイミングチャートである。ここでは、フラッシュメモリ２ａ，２ｂにデータＤＡＴを書き込む動作について説明する。
図１７においては、上方から下方にかけて、ホストからのコマンドＣＭＤ、ホストからのデータＤＡＴ、コントローラ３の処理、消費電力パラメータレジスタ１３に設定されたパラメータ、フラッシュメモリ２ａ〜２ｄの動作処理の各タイミングを示している。
まず、ホストから、書き込みコマンドなどのコマンドＣＭＤが入力され、続いて、書き込みデータＤＡＴが入力される。コントローラ３は、フラッシュメモリ２ａに書き込みコマンドを出力し、入力されたデータＤＡＴを該フラッシュメモリ２ａに転送する。その後、コントローラ３はフラッシュメモリ２ａの書き込み動作の終了待ちとなる。
フラッシュメモリ２ａは、コントローラ３からのコマンドを受けて、書き込み処理を開始し、データＤＡＴを書き込む。そして、フラッシュメモリ２ａの書き込み動作が終了すると、コントローラ３は、フラッシュメモリ２ｂに書き込みコマンドを出力し、入力されたデータＤＡＴを該フラッシュメモリ２ｂに転送する。
その後、コントローラ３はフラッシュメモリ２ｂの書き込み動作の終了待ちとなる。フラッシュメモリ２ｂは、コントローラ３からのコマンドを受けて、書き込み処理を開始し、データＤＡＴを書き込む。
このように、消費電力パラメータレジスタ１３に’０’が設定された際には、フラッシュメモリ２ａ〜２ｄは、いすれも並列動作が行われないことになる。
図１８は、消費電力パラメータレジスタ１３に’３’が設定された際のメモリカード１のタイミングチャートである。ここでは、フラッシュメモリ２ａ〜２ｄにデータＤＡＴを書き込む動作について説明する。
図１８においては、上方から下方にかけて、ホストからのコマンドＣＭＤ、ホストからのデータＤＡＴ、コントローラ３の処理、消費電力パラメータレジスタ１３に設定されたパラメータ、フラッシュメモリ２ａ〜２ｄの動作処理の各タイミングを示している。
まず、ホストから、書き込みコマンドなどのコマンドＣＭＤが入力された後、続いて、書き込みデータＤＡＴが入力される。コントローラ３は、フラッシュメモリ２ａに書き込みコマンドを出力し、入力されたデータＤＡＴを該フラッシュメモリ２ａに転送する。
同様に、コントローラ３は、フラッシュメモリ２ｂ〜２ｄにも、書き込みコマンド、およびデータＤＡＴを順次に転送する。
フラッシュメモリ２ａ〜２ｄは、コントローラ３からのコマンドを受けて、書き込み処理を順次開始し、該フラッシュメモリ２ａ〜２ｄは、データＤＡＴを並列して書き込む。
このように、消費電力パラメータレジスタ１３のパラメータが’３’に設定され、メモリカード１の消費電力が最大となる場合には、すべてのフラッシュメモリ２ａ〜２ｄを並列動作させてデータ書き込みすることができるので、データ書き込み速度を大幅に向上させることができる。
ここで、ＨＳ−ＭＭＣモードによってデータの高速転送が可能になると、フラッシュメモリ２のデータ転送レートが、メモリカード１の転送レートを律則してしまうことになる。
そこで、図１９は、フラッシュメモリ２のデータ転送レートを高めたメモリカード１のブロック図である。
メモリカード１は、コントローラ３、およびフラッシュメモリ２からなる図１と同様に構成に、該コントローラ３のバッファとして用いられるメモリ（揮発性半導体メモリ）４４が新たに設けられた構成となっている。
メモリ４４は、たとえば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＤＲＡＭ（Ｓｙｎｃｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  ＤＲＡＭ）などの大容量の揮発性メモリからなる。
また、図２０は、各種パラメータの組み合わせによってメモリ４４を選択する際の説明図である。
たとえば、タイミングレジスタ１２の設定が’０’（ＭＭＣモード）において、バス幅が×１に設定されている場合には、消費電力パラメータレジスタ１３に’０’〜’３’のいずれのパラメータが設定されていてもメモリ４４は非活性となる。
また、タイミングレジスタ１２の設定が’０’（ＭＭＣモード）において、バス幅が×４に設定されている場合には、消費電力パラメータレジスタ１３に’３’のパラメータが設定されている場合にのみ、メモリ４４が活性化される。
同じく、タイミングレジスタ１２の設定が’０’（ＭＭＣモード）において、バス幅が×８に設定されている場合には、消費電力パラメータレジスタ１３に’２’、または’３’のパラメータが設定されている際にメモリ４４が活性化される。
さらに、タイミングレジスタ１２の設定が’１’（ＨＳ−ＭＭＣモード）において、バス幅が×１に設定されている場合には、消費電力パラメータレジスタ１３に’３’のパラメータが設定されている場合にはメモリ４４が活性化し、バス幅が×４に設定されている場合には、消費電力パラメータレジスタ１３に’２’、または’３’のパラメータが設定されている場合にはメモリ４４が活性化する。
タイミングレジスタ１２の設定が’１’（ＨＳ−ＭＭＣモード）において、バス幅が×８に設定されている場合には、消費電力パラメータレジスタ１３に’１’〜’３’のいずれかのパラメータが設定されている場合にはメモリ４４が活性化し、消費電力パラメータレジスタ１３に’０’のパラメータが設定されている場合には、バス幅に関係なくメモリ４４が非活性となる。
このように、各種パラメータの組み合わせによってメモリ４４の動作を選択することにより、最適なデータ転送速度を得ることができ、メモリカード１のデータ処理速度を向上することができる。
図２１は、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｉ／Ｆ  Ｔｉｍｉｎｇ、Ｐｏｗｅｒ  Ｃｌａｓｓ、またはこれらの切り替え組み合わせにより、フラッシュメモリ２に動作電圧を供給するメモリカード１のブロック図である。
メモリカード１は、コントローラ３、およびフラッシュメモリ２からなる図１と同様に構成に、ある条件下でフラッシュメモリ２に動作電源電圧を供給する電源供給回路（電源供給部）４５が新たに設けられた構成となっている。
図２２は、電源供給回路４５のブロック図である。
電源供給回路４５は、電源選択制御回路４６、昇圧回路４７、および電源選択回路４８から構成されている。電源選択制御回路４６は、たとえば、ホストインタフェース５に設けられており、タイミングレジスタ１２、および消費電力パラメータレジスタ１３に設定された値に基づいて、昇圧回路４７と電源選択回路４８とに昇圧回路活性化信号をそれぞれ出力する。
昇圧回路４７は、電源選択制御回路４６から出力された昇圧回路活性化信号に基づいて、ホストから供給された電源電圧ＶＤＤから、昇圧電源を生成する。電源選択回路４８には、電源電圧ＶＤＤと昇圧回路４７が生成した昇圧電源とが供給されるように接続されており、電源選択制御回路４６の昇圧回路活性化信号がアクティブになると昇圧電源をフラッシュメモリ２に供給し、昇圧回路活性化信号がインアクティブの際には電源電圧ＶＤＤを該フラッシュメモリ２に供給する。
電源選択制御回路４６は、タイミングレジスタ１２に’１’が設定されてメモリカード１がＨＳ−ＭＭＣモードとなった場合、消費電力パラメータレジスタ１３に’１’以上のパラメータが設定された場合、あるいはＨＳ−ＭＭＣモードに設定され、かつ消費電力パラメータレジスタ１３に’１’以上が設定された場合に、昇圧回路活性化信号をアクティブにする。
この昇圧回路活性化信号に基づいて、昇圧回路４７は動作を開始するとともに、電源選択回路４８が該昇圧回路４７から出力された３．３Ｖ程度の昇圧電源を選択してフラッシュメモリ２に供給する。
これによって、フラッシュメモリ２をより高いパフォーマンスで動作させることができ、メモリカード１の動作処理速度を向上させることができる。
次に、図２３は、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｉ／Ｆ  Ｔｉｍｉｎｇ、Ｐｏｗｅｒ  Ｃｌａｓｓ、またはこれらの切り替え組み合わせにより、フラッシュメモリ２だけでなく、コントローラ３にも昇圧電源を供給することにより、パフォーマンスを向上させるメモリカード１のブロック図である。
メモリカード１は、コントローラ３、およびフラッシュメモリ２からなる図１と同様に構成に、該フラッシュメモリ２と該コントローラ３とに動作電源電圧を供給する電源供給回路（電源供給部）４９が新たに設けられた構成となっている。このコントローラ３には、後述する周波数選択回路５０が設けられている。
また、図２４は、電源供給回路４９、および周波数選択回路５０のブロック図である。
電源供給回路４９は、電源選択制御回路５１、昇圧回路５２、および電源選択回路５３から構成されている。周波数選択回路５０は、オシレータ５４、分周回路５５、ならびにセレクタ５６から構成されている。
電源選択制御回路５１は、たとえば、ホストインタフェース５に設けられており、タイミングレジスタ１２と消費電力パラメータレジスタ１３とに設定された値に基づいて、昇圧回路５２、電源選択回路５３、ならびにセレクタ５６に昇圧回路活性化信号をそれぞれ出力する。
昇圧回路５２は、昇圧回路活性化信号に基づいて、ホストから供給された電源電圧ＶＤＤから、昇圧電源を生成する。電源選択回路５３には、電源電圧ＶＤＤと昇圧回路５２が生成した昇圧電源とが供給されるように接続されている。
そして、電源選択制御回路５１の昇圧回路活性化信号がアクティブになると昇圧電源をフラッシュメモリ２、およびコントローラ３にそれぞれ供給する。また、昇圧回路活性化信号がインアクティブになると電源電圧ＶＤＤをフラッシュメモリ２、ならびにコントローラ３に供給する。
電源選択制御回路５１は、タイミングレジスタ１２に’１’が設定されてメモリカード１がＨＳ−ＭＭＣモードとなった場合、消費電力パラメータレジスタ１３に’１’以上のパラメータが設定された場合、あるいはＨＳ−ＭＭＣモードに設定され、かつ消費電力パラメータレジスタ１３に’１’以上が設定された場合に、昇圧回路活性化信号をアクティブにする。
この昇圧回路活性化信号に基づいて、昇圧回路５２は動作を開始するとともに、電源選択回路５３が該昇圧回路５２から出力された昇圧電源を選択してフラッシュメモリ２、およびコントローラ３にそれぞれ供給する。
また、周波数選択回路５０において、オシレータ５４は、システムクロックの基になるある周波数のクロック信号を生成する。分周回路５５は、オシレータ５４から出力されたクロック信号を分周する。
オシレータ５４から出力されたクロック信号、および分周回路５５によって分周されたクロック信号は、セレクタ５６にそれぞれ入力される。セレクタ５６は、電源選択制御回路５１の昇圧回路活性化信号に基づいて、オシレータ５４のクロック信号、または分周回路５５のクロック信号のいずれか一方を出力する。
昇圧回路活性化信号がインアクティブの場合には、分周回路５５によって分周されたクロック信号をシステムクロックとしてコントローラ３に供給し、電源供給回路４９によって昇圧電圧がフラッシュメモリ２、およびコントローラ３に供給される場合には、オシレータ５４から出力されるより高い周波数のクロック信号をシステムクロックとしてコントローラ３に供給する。
フラッシュメモリ２だけでなく、コントローラ３にも昇圧電源を動作電源電圧として供給するので、コントローラ３のマイクロコンピュータ７などをより高いパフォーマンスで動作させることができる。
また、図２１、および図２３における電源供給回路４５，４９はコントローラ３内に設けるようにしてもよい。さらに、図２１、図２３では、フラッシュメモリ２に昇圧電源を供給する構成としたが、たとえば、メモリカード内にＩＣカードが内蔵されている場合には、該ＩＣカードに昇圧電源を供給するようにしてもよい。
それにより、本実施の形態によれば、ＭＭＣモードとＨＳ−ＭＭＣモードとの両規格に対応しながら、ＳＤカード対応のホストにも使用することのできるメモリカード１を提供することができる。
また、ホストの要求に応じて、消費電力や電源電圧などを最適に切り替えるので、パフォーマンスの高いメモリカード１を実現することができる。
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）第１の動作規格と第２の動作規格の互換性を確保しながら、該該１の動作規格における第１の動作モードと第２の動作モードとの両モードに対応することができるので、互換性の高いメモリカードを実現することができる。
（２）また、ホストの要求に応じて、動作スピードや消費電力などを最適に切り替えることができるので、メモリカードのパフォーマンスを向上することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態では、ＭＭＣモードとＨＳ−ＭＭＣモードとの両方の動作モードに対応するメモリカードについて記載したが、ＳＤカードの規格に、新たな規格であるハイスピードの動作規格が提案された際には、該ＳＤカードに前記実施の形態に示した技術を応用することにより、該ＳＤカードが通常の動作モードと新たなハイスピードな動作モードとに対応することができる。
【産業上の利用可能性】  以上のように、本発明にかかるメモリカードは、ＨＳ−ＭＭＣモードに対応したメモリカードにおける互換性の確保技術に適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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