(57)【要約】第１のノード（６）と第２のノード（７）とを備え、第１のノード（６）と第２のノード（７）とに設定される相補データをラッチするラッチ回路（１）、第１のノード（６）と第１のデータ入出力線（２）とを接続する第１のスイッチング素子（４）、第２のノード（７）と第２のデータ入出力線（３）とを接続する第２のスイッチング素子（５）、第２のデータ入出力線（３）と第１のノード（６）とを接続する第１の強誘電体キャパシタ（８ａ）、および第１のデータ入出力線（２）と第２のノード（７）とを接続する第２の強誘電体キャパシタ（８ｂ）を備える不揮発性メモリセル。
2004049346.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとを接続する第１の強誘電体キャパシタ、および
前記第１のデータ入出力線と前記第２のノードとを接続する第２の強誘電体キャパシタ
を備える不揮発性メモリセル。
【請求項２】
前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１の記憶ノードに接続され、かつ各々のドレインが前記第２の記憶ノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２の記憶ノードに接続され、かつ各々のドレインが前記第１の記憶ノードに接続されている
請求項１に記載の不揮発性メモリセル。
【請求項３】
前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記５のトランジスタのゲートが前記第１のノードに接続され、
前記５のトランジスタのソースが前記第２のノードに接続され、
前記６のトランジスタのゲートが前記第２のノードに接続され、
前記６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項１に記載の不揮発性メモリセル。
【請求項４】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとを接続する第１の強誘電体キャパシタ、および
前記第１のデータ入出力線と前記第２のノードとを接続する第２の強誘電体キャパシタ
を備える不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法はストアステップおよびリコールステップからなり、
前記ストアステップでは、前記第１および第２のデータ入出力線の一方を高電位に設定し、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、
前記リコールステップは第１のステップおよび第２のステップからなり、
前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子をオンし、
前記第２のステップでは、前記第１のステップの後、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項５】
前記ストアステップが、
前記ラッチ回路の前記電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリへの電源供給を停止するステップを含む請求項４に記載の不揮発性メモリセルの制御方法。
【請求項６】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに
前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセル。
【請求項７】
前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１の記憶ノードに接続され、かつ各々のドレインが前記第２の記憶ノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２の記憶ノードに接続され、かつ各々のドレインが前記第１の記憶ノードに接続されている
請求項６に記載の不揮発性メモリセル。
【請求項８】
前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記５のトランジスタのゲートが前記第１のノードに接続され、
前記５のトランジスタのソースが前記第２のノードに接続され、
前記６のトランジスタのゲートが前記第２のノードに接続され、
前記６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項６に記載の不揮発性メモリセル。
【請求項９】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに
前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路に相補データがラッチされている状態で、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２のスイッチング素子をオンし、
前記リコールステップは第１のステップおよび第２のステップからなり、
前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項１０】
前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリへの電源供給を停止するステップを含む請求項９に記載の不揮発性メモリセルの制御方法。
【請求項１１】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに
前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセル不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路にラッチされている相補データに対応させて、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記リコールステップは第１のステップおよび第２のステップからなり、
前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項１２】
前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリへの電源供給を停止するステップを含む請求項１１に記載の不揮発性メモリセルの制御方法。
【請求項１３】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、
前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、
前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに
前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、
前記第１のスイッチング素子が前記第１のノードに接続され、
前記第２のスイッチング素子が前記第２のノードに接続され、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセル。
【請求項１４】
前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１の記憶ノードに接続され、かつ各々のドレインが前記第２の記憶ノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２の記憶ノードに接続され、かつ各々のドレインが前記第１の記憶ノードに接続されている
請求項１３に記載の不揮発性メモリセル。
【請求項１５】
前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記５のトランジスタのゲートが前記第１のノードに接続され、
前記５のトランジスタのソースが前記第２のノードに接続され、
前記６のトランジスタのゲートが前記第２のノードに接続され、
前記６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項１３に記載の不揮発性メモリセル。
【請求項１６】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、
前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、
前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに
前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、
前記第１のスイッチング素子が前記第１のノードに接続され、
前記第２のスイッチング素子が前記第２のノードに接続され、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路にラッチされた相補データに対応して、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の制御素子並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記リコールステップは第１および第２のステップからなり、
前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、
前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフにし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項１７】
前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリへの電源供給を停止するステップを含む請求項１６に記載の不揮発性メモリセルの制御方法。
【請求項１８】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、
前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、
前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに
前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、
前記第１のスイッチング素子が前記第１のノードに接続され、
前記第２のスイッチング素子が前記第２のノードに接続され、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路に相補データがラッチされた状態で、第１および第２の制御素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記リコールステップは第１および第２のステップからなり、
前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、
前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフにし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項１９】
前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリへの電源供給を停止するステップを含む請求項１８に記載の不揮発性メモリセルの制御方法。
【発明の詳細な説明】
【技術分野】  本発明は、強誘電体キャパシタを用いた不揮発性メモリセルおよびその制御方法に関する。
【背景技術】  近年、携帯機器の普及によって、不揮発性メモリの需要が増大している。不揮発性メモリとしては、これまでに、フラッシュメモリやＦＥＲＡＭと呼ばれる強誘電体の分極を利用したもの、ＭＲＡＭと呼ばれる磁気抵抗を利用したもの、相変化材料を利用したもの等が開発あるいは提案されている。
それらの中で、強誘電体キャパシタを用いた不揮発性メモリセルは多数提案されており、高速ラッチ機能と不揮発メモリ機能とを併せ持つメモリセルも提案されている。例えば、日本国特許第２６９２６４１号公報（以下、文献１と記す）や日本国公開特許公報特開２０００−２９３９８９号公報（以下、文献２と記す）に開示された、一般にシャドーラムと呼ばれる回路がある。
図１０に、文献１に開示されているシャドーラムの回路図を示す。図１０に示した回路は、一対のインバータからなるデータラッチ部と、一対のデータラインと、制御線と、データラインおよび制御線の間に接続された一対の制御トランジスタおよび強誘電体キャパシタとを備えて構成されている。図１０の回路は、通常はデータラインを使用してフリップフロップと同様の動作を行うが、不揮発性を実現するためには、通常のフリップフロップとは異なる動作を行う。すなわち、制御線の電位を制御して、電源遮断の直前には、データを強誘電体キャパシタの分極状態として保存する（以下、ストアと記す）。また、電源投入時には、強誘電体キャパシタの分極状態に応じて元のデータを再現する（以下、リコールと記す）。
図１１に、文献２に開示されているシャドーラムの回路図を示す。図１１に示した回路は、一対のインバータからなるデータラッチ部と、一対のビット線と、プレートラインと、ビット線およびデータラッチ部を接続する一対の制御トランジスタと、データラッチ部およびプレートラインの間に接続された一対の強誘電体キャパシタとを備えて構成されている。図１１の回路ではシャドーラムのセルを選択するための選択トランジスタが省略されているが、通常の動作時には、選択トランジスタをオンしてデータ書き込みを行う。また、データ読み出しも、同様に、選択トランジスタをオンしてラッチされているデータを読み出す。一方、電源遮断時のデータのストア方法は、通常のフリップフロップ動作とは異なり、プレートラインを用いてラッチ部のデータを強誘電体キャパシタに書き込む。電源投入時のリコールにおいても、プレートラインの電位をコントロールすることによって、元のデータを再現する。
しかしながら、上記した従来の不揮発性メモリセルには、以下のような不具合があった。
図１０、１１の回路では、ストア時にはフリップフロップ動作時とは異なり、制御線またはプレートラインを用いて、ラッチ部のデータを強誘電体キャパシタに書き込む。すなわち、強誘電体キャパシタの分極反転動作を制御するために、少なくとも制御線またはプレートラインといった別の信号線が必要であり、その信号線用の制御信号を別系統でメモリセルに加えなければならない。従って、上記の回路では、制御線やプレートラインを設ける必要があるために、配線数が多くなるという欠点があり、元々配線数が多いＦＰＧＡなどのデバイスに適用することができなかった。
また、通常のフリップフロップ動作では、強誘電体キャパシタに電圧が印加されることを防ぐために、電源電圧の１／２程度の電位をプレートラインに印加している。しかし、強誘電体キャパシタは、抗電界以下の電圧印加であっても、ある程度の分極が生じるマイナーループを描くために、データラッチ部の蓄積ノードの電位が強誘電体キャパシタのマイナーループによって変位しやすくなる。従って、強誘電体キャパシタの容量とデータラッチ部を構成するインバータのドライブ能力との関係が適切に設定されていなければならない。しかし、この関係を適切に設計することは困難である。その結果、通常のラッチ動作時に保持電位がふらつき、動作の安定性が保証できない問題が発生することとなる。
さらに、通常、強誘電体キャパシタにおいて、抗電界と分極飽和ポイントの電界との関係は、強誘電体材料によって異なるものの、分極飽和ポイントの電界が抗電界の２倍以上であるものが多い。そのため、プレートラインの電位を接地電位や、電源電位以上にバイアスしないと強誘電体キャパシタを飽和分極させることが困難であり、特別な昇圧回路が必要となる。そして、昇圧回路を使用しなければ、プレートラインに電源電圧の約１／２の電圧を予め印加しておいても、強誘電体キャパシタには最高でも通常の２倍の電界しか印加できない。すなわち、電源電圧の約１／２の電圧をプレートラインに設定しているときは、抗電界以下の電界が強誘電体キャパシタに印加されていることが望ましいということを考えると、プレートラインを電源電位および接地電位に変動させても強誘電体の分極飽和を起こす電界を強誘電体キャパシタに印加しにくいということになる。
【発明の開示】
本発明の目的は、従来の不揮発性メモリセルよりも配線数を低減し、安定したフリップフロップ動作が可能な強誘電体キャパシタを用いた不揮発性メモリセルおよびその制御方法を提案することにある。
上記目的を達成する第１の本発明に係る不揮発性メモリセルは、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとを接続する第１の強誘電体キャパシタ、および前記第１のデータ入出力線と前記第２のノードとを接続する第２の強誘電体キャパシタを備える。
上記目的を達成する第１の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとを接続する第１の強誘電体キャパシタ、および前記第１のデータ入出力線と前記第２のノードとを接続する第２の強誘電体キャパシタを備える不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法はストアステップおよびリコールステップからなり、前記ストアステップでは、前記第１および第２のデータ入出力線の一方を高電位に設定し、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記リコールステップは第１のステップおよび第２のステップからなり、前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第２のステップでは、前記第１のステップの後、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる。
上記目的を達成する第２の本発明に係る不揮発性メモリセルは、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている。
上記目的を達成する第２の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路に相補データがラッチされている状態で、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２のスイッチング素子をオンし、前記リコールステップは第１のステップおよび第２のステップからなり、前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる。
上記目的を達成する第３の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャバシタおよび第２の強誘電体キャパシタ選択素子、並びに前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセル不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路にラッチされている相補データに対応させて、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記リコールステップは第１のステップおよび第２のステップからなり、前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる。
上記目的を達成する第３の本発明に係る不揮発性メモリセルは、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、前記第１のスイッチング素子が前記第１のノードに接続され、前記第２のスイッチング素子が前記第２のノードに接続され、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている。
上記目的を達成する第４の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、前記第１のスイッチング素子が前記第１のノードに接続され、前記第２のスイッチング素子が前記第２のノードに接続され、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路にラッチされた相補データに対応して、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の制御素子並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記リコールステップは第１および第２のステップからなり、前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフにし、前記ラッチ回路の電源ラインの電位を上昇させる。
上記目的を達成する第５の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、前記第１のスイッチング素子が前記第１のノードに接続され、前記第２のスイッチング素子が前記第２のノードに接続され、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路に相補データがラッチされた状態で、第１および第２の制御素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記リコールステップは第１および第２のステップからなり、前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフにし、前記ラッチ回路の電源ラインの電位を上昇させる。
【図面の簡単な説明】  第１図は、本発明の第１の実施の形態に係る不揮発性メモリセルを示す回路図である。
第２図は、図１に示したラッチ回路をトランジスタで構成する場合の回路図である。
第３図は、図１に示したラッチ回路をトランジスタと抵抗とで構成する場合の回路図である。
第４図は、強誘電体キャパシタに印加される電界と分極との関係を示す図である。
第５図は、本発明の第１の実施の形態に係る不揮発性メモリセルを制御するためのタイミングチャートである。
第６図は、本発明の第２の実施の形態に係る不揮発性メモリセルを示す回路図である。
第７図は、本発明の第２の実施の形態に係る不揮発性メモリセルを制御するためのタイミングチャートである。
第８図は、本発明の第３の実施の形態に係る不揮発性メモリセルを示す回路図である。
第９図は、本発明の第３の実施の形態に係る不揮発性メモリセルを制御するためのタイミングチャートである。
第１０図は、文献１に開示されているシャドーラムを示す回路図である。
第１１図は、文献２に開示されているシャドーラムを示す回路図である。
【発明を実施するための最良の形態】  以下に、本発明の実施の形態について添付図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性メモリセルを示す回路図である。図１に示したメモリセルは、ラッチ回路１、第１のデータ入出力線２、第２のデータ入出力線３、第１のスイッチング素子４、第２のスイッチング素子５、第１のノード６、第２のノード７、第１の強誘電体キャパシタ８ａ、および第２の強誘電体キャパシタ８ｂを備えている。本メモリセルにおいて、第１のノード６は、第１のスイッチング素子４を介して第１のデータ入出力線２に接続されており、第２のノード７は、第２のスイッチング素子５を介して第２のデータ入出力線３に接続されている。また、第１のノード６は、第１の強誘電体キャパシタ８ａを介して第２のデータ入出力線３と接続され、第２のノード７は、第２の強誘電体キャパシタ８ｂを介して第１のデータ入出力線２と接続されている。
図１では、ラッチ回路１が、入力信号を反転する、即ち高電位を入力された場合に低電位を出力し、低電位を入力された場合に高電位を出力する２つのインバータからなり、一方のインバータの入力端子が他方のインバータの出力端子と接続されて構成されている場合を示している。このラッチ回路１では、第１および第２のノード６、７の一方が高電位、他方が低電位に設定された場合、各々のインバータの入力電位および出力電位の状態がインバータの反転機能と整合した関係になることから、第１および第２のノード６、７の電位状態が安定に保持されることとなる。
次に、図１に示したメモリセルの制御方法について説明する。まず、通常のフリップフロップ動作の制御方法について説明する。
通常のフリップフロップ動作では、まず、第１および第２のデータ入出力線２、３に相補データ（一方の電位が高電位で、他方の電位が低電位である状態）を用意する。すなわち、第１および第２のデータ入出力線２、３の一方を電源電位に設定し、他方を接地電位に設定する。この状態で、第１および第２のスイッチング素子４、５をオンすると、第１および第２のノード６、７の各々にデータがラッチされ、メモリセルにデータが書き込まれた状態になる。このデータ書き込み動作は、通常のフリップフロップと同様である。このメモリセルへの書き込み動作を行った後は、第１および第２のスイッチング素子４、５をオフにし、第１および第２のデータ入出力線２、３の電位を接地電位にする。
また、メモリセルからのデータ読み出し時には、第１および第２のスイッチング素子４、５をオンすることによって、ラッチ回路１にラッチされているデータが、第１および第２のデータ入出力線２、３から読み出される。このように、本メモリセルからのデータ読み出し動作も、通常のフリップフロップと同様である。
図１では、ラッチ回路１として一対のインバータを用いる場合を示しているが、これに限定されず、同等の機能を有する回路であればよい。例えば、図２に示すような一対の相補型トランジスタを用いたインバータからなるラッチ回路、または、図３に示すような抵抗とトランジスタからなるラッチ回路であってもよい。
図２に示したラッチ回路は、第１〜第４のトランジスタ１１〜１４から構成されている。第１および第３のトランジスタ１１、１３はＰチャネルトランジスタであり、第２および第４のトランジスタ１２、１４はＮチャネルトランジスタである。第１および第２のトランジスタ１１、１２と、第３および第４のトランジスタ１３、１４とは、それぞれ、電源ラインＶＤＤＬと接地との間に直列に接続されて第１および第２のインバータＩＮＶ１、ＩＮＶ２を形成している。第１および第２のトランジスタ１１、１２のソースは、それぞれ電源ラインＶＤＤＬおよび接地に接続されている。第１および第２のトランジスタ１１、１２のゲートは相互に接続されて入力端子ＩＮ１を形成し、第１および第２のトランジスタ１１、１２のドレインは相互に接続されて出力端子ＯＵＴ２を形成している。同様に、第３および第４のトランジスタ１３、１４のソースは、それぞれ電源ラインＶＤＤＬおよび接地に接続されており、第３および第４のトランジスタ１３、１４のゲートは相互に接続されて入力端子ＩＮ２を形成し、第３および第４のトランジスタ１３、１４のドレインは相互に接続されて出力端子ＯＵＴ２を形成している。さらに、入力端子ＩＮ１と出力端子ＯＵＴ２とは第１のノード６を介して接続され、入力端子ＩＮ２と出力端子ＯＵＴ１とは第２のノード７を介して接続されている。
図２のラッチ回路において、第１および第２のノード６、７の一方の電位が高電位に設定され、他方の電位が低電位に設定された場合、その状態が保持される。例えば、第１および第２のノード６、７が、それぞれ高電位、低電位に設定された場合、第２および第３のトランジスタ１２、１３がオンし、第１および第４のトランジスタ１１、１４がオフとなる。従って、第１のノード６は、第４のトランジスタ１４を介して電源ラインＶＤＤＬに接続されて高電位を維持し、第２のノード７は、第２のトランジスタ１２を介して接地に接続されて低電位を維持する。すなわち、第１および第２のノード６、７は、最初に設定された電位に維持される。
図３に示したラッチ回路は、第５および第６のトランジスタ１５、１６と、第１および第２の抵抗１７、１８とから構成されている。第１の抵抗１７および第５のトランジスタ１５と、第２の抵抗１８および第６のトランジスタ１６とは、それぞれ、電源ラインＶＤＤＬと接地との間に直列に接続されて第３および第４のインバータＩＮＶ３、ＩＮＶ４を形成している。第１の抵抗１７の一端は電源ラインＶＤＤＬに接続され、他端はＮチャネルトランジスタである第５のトランジスタ１５のドレインに接続されて出力端子ＯＵＴ３を形成している。第５のトランジスタのソースは接地され、第５のトランジスタのゲートは入力端子ＩＮ３である。同様に、第２の抵抗１８の一端は電源ラインＶＤＤＬに接続され、他端はＮチャネルトランジスタである第６のトランジスタ１６のドレインに接続されて出力端子ＯＵＴ４を形成している。第６のトランジスタのソースは接地され、第６のトランジスタのゲートは入力端子ＩＮ４である。さらに、入力端子ＩＮ３と出力端子ＯＵＴ４とは第１のノード６を介して接続され、入力端子ＩＮ４と出力端子ＯＵＴ３とは第２のノード７を介して接続されている。
図３のラッチ回路において、第１および第２の抵抗１７、１８の抵抗値が十分に大きく設定されていれば、第１および第２のノード６、７の一方の電位が高電位に設定され、他方の電位が低電位に設定された場合、その状態が安定に保持される。例えば、第１および第２のノード６、７が、それぞれ高電位、低電位に設定された場合、第５のトランジスタ１５がオンし、第６のトランジスタ１６がオフとなる。従って、第１のノード６は、第２の抵抗１８を介して電源ラインＶＤＤＬに接続されて高電位を維持する。一方、第２のノード７は、第５のトランジスタ１５を介して接地に接続されて、第１の抵抗１７の抵抗値と第５のトランジスタ１５のオン抵抗値との割合で電源電位を分配した電位となる。従って、第１の抵抗１７の抵抗値が、第５のトランジスタ１５のオン抵抗値よりも十分に大きければ、第２のノード７は低電位を維持する。すなわち、第１および第２のノード６、７は、最初に設定された電位に維持される。第１および第２のノード６、７が、それぞれ低電位、高電位に設定された場合、第２の抵抗１８の抵抗値が、第６のトランジスタ１６のオン抵抗値よりも十分に大きければ、同様に、第１および第２のノード６、７は、最初に設定された電位に維持される。
なお、通常のフリップフロップ動作時においては、第１および第２のスイッチング素子４、５がオンになったとき、第１および第２の強誘電体キャパシタ８ａ、８ｂの両端子には、電源電位（Ｖｄｄ）および接地電位（Ｖｇ）の差から、第１および第２のスイッチング素子４、５のしきい値電圧（Ｖｔｈ）を引いた電圧（Ｖｄｄ−Ｖｇ−Ｖｔｈ）が常に加わることとなる。第１および第２の強誘電体キャパシタ８ａ、８ｂには、印加された電圧に応じて誘電分極が生じる。両端子への印加電圧によって発生する電界と誘電分極との関係を図４に示す。
第１および第２の強誘電体キャパシタ８ａ、８ｂは、電圧が印加されることによって誘電分極が生じ、その分極状態は図４に示したヒステリシス曲線に従って変化する。分極が反転するときの電界は抗電界Ｅｃと呼ばれる。両端子の電位差が抗電圧（抗電界Ｅｃに対応する電圧）以上になれば、第１および第２の強誘電体キャパシタ８ａ、８ｂは分極反転する。本実施の形態では、通常のフリップフロップ動作のデータ書き込み時には、第１および第２の強誘電体キャパシタ８ａ、８ｂの両端子は、一方が電源電位、他方が接地電位に設定される。従って、第１および第２の強誘電体キャパシタ８ａ、８ｂは、抗電界Ｅｃ以上の電界が印加された状態となる。また、強誘電体キャパシタの両端子の電界を除いても残留分極が生じた状態が維持される。この電界の向きによって、電界を除去した後の残留分極量が異なるので、この違いを利用して後述するように不揮発性を実現することができる。
以上の動作を示したタイミングチャートを図５に示す。図５において、Ｄ１は第１のデータ入出力線２の電位、Ｄ２は第２のデータ入出力線３の電位、ＷＥは第１および第２のスイッチング素子４、５のゲート電位を表す。また、Ｑ１、Ｑ２はそれぞれ第１および第２のノード６、７の電位を表し、ＶＤＤＬはラッチ回路１を構成するインバータの電源ラインの電位を表す。ここで、第２のデータ入出力線３の電位Ｄ２は、後述するリコール動作の期間を除いて、第１のデータ入出力線２の電位Ｄ１の変化パターンとハイレベル（高電位）、ローレベル（低電位）が反転したパターンに従って変化する。
図５の通常動作モードにおける第１の期間Ｔ１はデータ書き込み前の初期状態を表している。このとき、Ｄ１がローレベル、Ｄ２がハイレベル、およびＷＥがローレベルに設定されており、第１および第２のスイッチング素子４、５はオフである。図５では、初期状態においてＱ１がローレベル（Ｌ）、Ｑ２がハイレベル（Ｈ）であると仮定している。第１の期間Ｔ１に続く第２の期間Ｔ２は書き込み期間であり、Ｄ１をハイレベル、Ｄ２をローレベル、ＷＥをハイレベルに設定する。これによって、第１および第２のスイッチング素子４、５がオンになり、第１および第２のノード６、７が、それぞれＤ１およびＤ２の電位に設定される。すなわち、Ｑ１がハイレベル（Ｈ）、Ｑ２がローレベル（Ｌ）に設定される。その後、ＷＥおよびＤ１をローレベルに設定しても、ラッチ回路１によってＱ１、Ｑ２はそれぞれハイレベル（Ｈ）、ローレベル（Ｌ）に保持される。
次に、不揮発機能を実現するためのストアおよびリコールについて説明する。
ストアに関しては、特段の書きこみ動作は必要としない。なぜならば、本実施の形態においては、フリップフロップとしての動作中は、上記したように、常に第１および第２の強誘電体キャパシタ８ａ、８ｂには分極が生じており、データがストアされた状態となっているからである。なお、メモリセルへの電源供給を停止する場合には、第１および第２の強誘電体キャパシタ８ａ、８ｂのそれぞれの両端子の電位差を無くした状態で電源供給を停止することが安定動作上望ましい。例えば、ラッチ回路１のインバータの電源ラインを接地電位に設定した後、第１および第２のスイッチング素子４、５をオンし、第１および第２のデータ入出力線２、３を接地電位に設定することによって、第１および第２の強誘電体キャパシタ８ａ、８ｂのそれぞれの両端子を、不用な電位差を生じさせることなく、同じ電位にする。
以上の動作によって、第１および第２の強誘電体キャパシタ８ａ、８ｂに、第１および第２のノード６、７の電位に応じたデータがストアされたこととなる。
次にリコールについて説明する。リコール動作は、以下のようにして実行される。
不揮発性メモリセルへの電源供給が開始されると、まず、ラッチ回路１の電源ライン（図１では省略）を接地電位にし、第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２を接地電位に設定した状態で、第１および第２のスイッチング素子４、５をオンする。これによって、第１および第２のノード６、７が同じ接地電位になる。
次に、第１および第２のスイッチング素子４、５をオフする。その後、ラッチ回路１を構成するインバータの電源ラインの電位を上昇させる。すなわち、例えば、図２または図３に示すインバータの電源ラインＶＤＤＬの電位を上昇させる。
このとき、第１および第２の強誘電体キャパシタ８ａ、８ｂの分極状態は、それぞれ逆向きに分極された状態となっている。すなわち、図４に示したように、第１および第２の強誘電体キャパシタ８ａ、８ｂの一方の分極状態が、＋Ｐｒの状態（点Ｃ）であり、もう一方が−Ｐｒ（点Ｄ）の状態である。第１および第２の強誘電体キャパシタ８ａ、８ｂに電圧が印加された時の実効的な誘電率は、分極反転が生じる方向と、生じない方向とで、異なることとなる。すなわち、分極が＋Ｐｒの状態にある場合、正のバイアスが印加されると常誘電的な挙動を示す。一方、分極が−Ｐｒの状態にある場合、正のバイアスが印加されると抗電界Ｅｃ付近で分極反転が生じるために、実効的な誘電率が異なることとなる。すなわち、ラッチ回路１の電源ラインの電位ＶＤＤＬを上昇させると第１および第２のノード６、７の電位は上昇を始めるが、それぞれに接続された第１および第２の強誘電体キャパシタ８ａ、８ｂの分極状態に応じて第１および第２の強誘電体キャパシタ８ａ、８ｂの実効的な誘電率が異なるために、第１および第２のノード６、７の電位上昇に違いが生じてくる。さらに電源電圧を上昇させたときに、ラッチ回路１を構成するインバータのしきい値を超えると、第１および第２の強誘電体キャパシタ８ａ、８ｂの分極状態に応じて、第１および第２のノード６、７の電位Ｑ１、Ｑ２の一方が電源電位、他方が接地電位へと変化する。これによって、リコール動作が完了する。
さらに、図１および図４を参照しながら、ストアおよびリコール動作をより詳細に説明する。
上記したように、ストアは一般のフリップフロップと同様に書き込み動作を行う場合に自動的に実行される。すなわち、書き込み期間（図５の第２の期間Ｔ２）において、ＷＥをハイレベルにして第１および第２のスイッチング素子４、５をオン状態に保つ。ここで、図５に示したように、第１のデータ入出力線２の電位Ｄ１および第１のノード６の電位Ｑ１がハイレベルに、第２のデータ入出力線３の電位Ｄ２および第２のノード７の電位Ｑ２がローレベルになっているとする。その場合、第１の強誘電体キャパシタ８ａは、図１に示した矢印の向きに分極しており、これは図４の点Ａに対応する。また、第２の強誘電体キャパシタ８ｂは、図１に示した矢印の向きに分極しており、これは図４の点Ｂに対応する。なお、矢印の向きは、ローレベルからハイレベルの方向である。
この状態で、電源供給が停止されると、第１の強誘電体キャパシタ８ａの状態は、点Ａから点Ｃに、第２の強誘電体キャパシタ８ｂの状態は、点Ｂから点Ｄにそれぞれ移動し、それらの状態が維持される。これによって、ストア動作が終了する。
その後、不揮発性メモリセルへの電源供給が開始されると、リコール動作を開始する。リコール動作では、図５に示したように、まず、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを接地電位に設定し、かつ第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２を共に接地電位とした状態で、第１および第２のスイッチング素子４、５をオンする。これによって、第１および第２のノード６、７が同じ接地電位となる。
次に、第１および第２のスイッチング素子４、５をオフする。その後、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを上昇させる。
そうすると、第１の強誘電体キャパシタ８ａの状態は、図４の点Ｃから点Ａを経由して点Ｆの方向に変化する。従って、第１の強誘電体キャパシタ８ａは常誘電体として振る舞うことになる。この第１の強誘電体キャパシタ８ａの分極は反転しない。なぜなら、第１の強誘電体キャパシタ８ａの一方の端子が接続されている第２のデータ入出力線３が接地電位であり、他方の端子が接続されている第１のノード６の電位が上昇すれば（第１のノード６の電位が負の電位になることはない）、図１に示されている矢印の向きと同じ向きに電界が生じるように、第１の強誘電体キャパシタ８ａの両端子に電圧が印加されるからである。
一方、第２の強誘電体キャパシタ８ｂの状態は、図４の点Ｂから点Ｄ、点Ｇ、点Ａを経由して点Ｆの方向に変化する。点Ｇから点Ａに向かう際には、分極が反転しようとする。この反転には電荷が必要になるので、実効的な誘電率が大きくなる。このことによって、ラッチ回路１を構成するインバータの電源ラインの電位を上昇させていく際には、第２の強誘電体キャパシタ８ｂが接続された第２のノード７の電位が上昇するスピードは、第１の強誘電体キャパシタ８ａが接続された第１のノード６の電位が上昇するスピードと比較して遅くなる。この遅延により、第１のノード６の電位と第２のノード７の電位との間に差が生じる。この差がラッチ回路１を構成するインバータのしきい値を超えると、第１および第２のノード６、７はそれぞれ、電源電位および接地電位へと変化する。これによって、リコール動作が完了する。
以上では、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後のリコール動作を説明したが、これとは逆にＤ１、Ｄ２がそれぞれローレベル、ハイレベルの状態でストア動作が実行された場合には、リコール動作によって、第１および第２のノード６、７はそれぞれ接地電位および電源電位になる。すなわち、何れの場合にも、ストアされたノードの電位状態を復元することができる。
以上のように本実施の形態に係る不揮発性メモリセルおよびその制御方法によれば、新たに特別な配線を追加することなく、通常のフリップフロップ動作と不揮発性メモリとしての動作を実現することが可能となる。従って、本実施の形態に係るメモリセルを、配線数が多いＦＰＧＡなどのデバイスに適用することが容易となる。
なお、上記した不揮発性メモリセルを構成するにあたり、第１および第２の強誘電体キャパシタ８ａ、８ｂには、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、Ｂｉ４Ｔｉ３Ｏ１２（ＢＩＴ）、（Ｐｂ，Ｚｒ）ＴｉＯ３（ＰＺＴ）などの強誘電体メモリで用いられる材料や、これらを基本とする強誘電体材料、または、強誘電性を有する材料を用いればよい。また、製造プロセスには、既存の強誘電体メモリを製造するプロセスを用いればよい。
また、図５においては、第１および第２のスイッチング素子４、５が、Ｎチャネルトランジスタである場合を示しているが、これに限定されず、制御信号に応じてオン、オフ動作を行う素子であればよく、例えば、Ｐチャネルトランジスタであってもよい。
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性メモリセルおよびその制御方法について、図６を用いて説明する。
図６は、本実施の形態に係る不揮発性メモリセルを示す回路図である。図６の回路図が図１の回路図（第１の実施の形態）と異なる点は、第１のデータ入出力線２と第２の強誘電体キャパシタ８ｂとの間に第１の強誘電体キャパシタ選択素子２１が接続され、第２のデータ入出力線３と第１の強誘電体キャパシタ８ａとの間に第２の強誘電体キャパシタ選択素子２２が接続されていることである。図６において、図１の回路図と同じ構成要素は同じ符号を付しており、説明を省略する。
第１および第２の強誘電体キャパシタ選択素子２１、２２は、第１および第２の強誘電体キャパシタ８ａ、８ｂと第１および第２のデータ入出力線２、３とを電気的に分離するためのものである。すなわち、通常のフリップフロップ動作時に、第１および第２の強誘電体キャパシタ８ａ、８ｂを第１および第２のデータ入出力線２、３から分離するために、第１および第２の強誘電体キャパシタ選択素子２１、２２をオフする。この状態で、図５に示したタイミングチャートと同様に、電位ＷＥを制御することによって、データの書き込み、読み出しを行う。
図７に、図６に示した不揮発性メモリ回路を制御するタイミングチャートを示す。図７において、ＦＥは第１および第２の強誘電体キャパシタ選択素子２１、２２のゲート電位を表す。それ以外の符号は、図５の符号と同じ意味である。
通常のフリップフロップ動作時に、第１および第２の強誘電体キャパシタ８ａ、８ｂを第１および第２のデータ入出力線２、３から分離することによって、通常動作時の動作信頼性が向上する。すなわち、通常のフリップフロップ動作時において第１および第２の強誘電体キャパシタ８ａ、８ｂが分極反転することを防ぐことが可能となり、不必要な分極反転動作を防止できるとともに、分極反転に伴う消費電力の増大を防ぐことが可能となる。さらに、通常のフリップフロップ動作時に第１および第２の強誘電体キャパシタ８ａ、８ｂの電気的な影響が排除できるので高速動作および安定動作が可能となる。
ストア動作に関しては、図１の回路では、通常のフリップフロップ動作時にストアが自動的に行われる。しかし、図６の回路では、図７のストア動作モードに示したように、不揮発性メモリセルへの電源供給を停止する前に、第１および第２のスイッチング素子４、５をオンし、且つ第１および第２の強誘電体キャパシタ選択素子２１、２２をオンにして、ラッチされている相補データを第１および第２の強誘電体キャパシタ８ａ、８ｂの分極状態として保存することが必要である。また、ラッチされているデータに対応する相補データが第１および第２のデータ入出力線２、３に設定される場合、第１および第２の強誘電体キャパシタ選択素子２１、２２をオンにしさえすれば、第１および第２のスイッチング素子４、５はオフであってもストア動作が可能である。
なお、第１の実施の形態と同様に、不揮発性メモリセルへの電源供給を停止する場合、第１および第２の強誘電体キャパシタ８ａ、８ｂのそれぞれの両端子の電位差を無くした状態で電源供給を停止することが望ましい。従って、ラッチ回路１のインバータの電源ラインを接地電位に設定し、第１および第２のデータ入出力線２、３を接地電位に設定し、第１および第２のスイッチング素子４、５、並びに第１および第２の強誘電体キャパシタ選択素子２１、２２をオンする。その後、メモリセルへの電源供給を停止する。
また、リコール動作は、図７のリコール動作モードに示したように、電位ＦＥをハイレベルにして第１および第２の強誘電体キャパシタ選択素子２１、２２をオンにした状態で、第１の実施の形態に関する説明と同様に行なわれる。すなわち、不揮発性メモリセルへの電源供給が開始されると、まず、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを接地電位に設定し、かつ第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２を共に接地電位とした状態で、ＷＴ、ＦＥをハイレベルにして第１および第２のスイッチング素子４、５、並びに第１および第２の強誘電体キャパシタ選択素子２１、２２をオンする。これによって、第１および第２のノード６、７が同じ接地電位となる。
次に、ＦＥをハイレベルに維持して第１および第２の強誘電体キャパシタ選択素子２１、２２をオン状態に維持し、前記第１および第２のデータ入出力線Ｄ１、Ｄ２を接地電位に維持した状態で、ＷＴをローレベルにして第１および第２のスイッチング素子４、５をオフする。その後、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを上昇させる。
これによって、第１の実施の形態と同様に、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後にリコール動作が行われる場合、ラッチ回路１を構成するインバータの電源ラインの電位を上昇させていく際には、第２の強誘電体キャパシタ８ｂが接続された第２のノード７の電位が上昇するスピードは、第１の強誘電体キャパシタ８ａが接続された第１のノード６の電位が上昇するスピードと比較して遅くなる。この遅延により、第１のノード６の電位と第２のノード７の電位との間に差が生じる。この差がラッチ回路１を構成するインバータのしきい値を超えると、第１および第２のノード６、７はそれぞれ、電源電位および接地電位へと変化する。これによって、リコール動作が完了する。
以上では、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後のリコール動作を説明したが、これとは逆にＤ１、Ｄ２がそれぞれローレベル、ハイレベルの状態でストア動作が実行された場合には、リコール動作によって、第１および第２のノード６、７はそれぞれ接地電位および電源電位になる。すなわち、何れの場合にも、ストアされたノードの電位状態を復元することができる。
以上のように本実施の形態に係る不揮発性メモリセルおよびその制御方法によれば、第１の実施の形態と同様に、新たに特別な配線を追加することなく、通常のフリップフロップ動作と不揮発性メモリとしての動作を実現することが可能となる。さらにこれに加えて、通常のフリップフロップ動作時に、強誘電体キャパシタが切り離されるので、高速動作、安定動作、および低消費電力を実現することができる。
図６においては、第１および第２の強誘電体キャパシタ選択素子２１、２２が、Ｎチャネルトランジスタである場合を示しているが、これに限定されず、単体のトランジスタであっても、信号制御によってオン、オフ制御できるインバータ（例えば、クロックドインバータ）であってもよい。また、それら以外の同等の機能を有する素子であってもよい。
なお、ＭＯＳＦＥＴ型の単体トランジスタを使用する場合には、通常行われるように、駆動電圧の低下を防ぐために、ゲートバイアスを昇圧することが望ましい。
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性メモリセルおよびその制御方法について、図８を用いて説明する。図８は、本実施の形態に係る不揮発性メモリセルを示す回路図である。
図８の回路図は、次の点で図６の回路図（第２の実施の形態）と異なる。すなわち、第１のスイッチング素子４と第１のデータ入出力線２との間に第１の制御素子３１が接続され、第１のスイッチグ素子４および第１の制御素子３１を直列接続する第３のノード９に第１の強誘電体キャパシタ選択素子２１が接続され、第２のスイッチング素子５と第２のデータ入出力線３との間に第２の制御素子３２が接続され、第２のスイッチグ素子５および第２の制御素子３２を直列接続する第４のノード１０に第２の強誘電体キャパシタ選択素子２２が接続されている。これによって、本実施の形態に係るメモリセルは、後述するように安定した動作を実現することが可能となる。図８において、図１、図６の回路図と同じ構成要素は同じ符号を付しており、説明を省略する。
本メモリセルでは、第１および第２の制御素子３１、３２を備えたことによって、第１および第２の強誘電体キャパシタ８ａ、８ｂを電気的に分離できるだけでなく、メモリセル自体の選択が可能となるために、アレイ状にメモリセルを構成する場合にメモリセルの選択が容易になるという特徴を有している。なお、第１および第２の強誘電体キャパシタ８ａ、８ｂを電気的に分離するか否かにかかわらず、スイッチング素子として機能する第１および第２の制御素子３１、３２を備えたことにより、メモリセル自体の選択が可能となっている。すなわち、第１および第２の制御素子３１、３２を共にオフすることにより、メモリセル自体を第１および第２のデータ入出力線２、３から電気的に分離することができる。
図９に、図８に示した本実施の形態に係る不揮発性メモリセルの動作のタイミングチャートを示す。図９において、ＣＥは第１の制御素子３１および第２の制御素子３２のゲートの電位を表す。それ以外の符号は、図７の符号と同じ意味である。
図８に示したメモリセルの通常のフリップフロップ動作（図９のモードが「通常動作」の期間）は、第１の実施の形態とほぼ同じであるので、具体的な説明を省略するが、次の点を注意しておく。通常のフリップフロップ動作では、ＷＥが常にハイレベルであり、第１および第２のスイッチング素子４、５がオンとなっており、ＦＥは常にローレベルであり、第１および第２の強誘電体キャパシタ選択素子２１、２２がオフとなっている。従って、図９に示したように、ＣＥがハイレベルになる毎に、第１および第２のノード６、７のＱ１、Ｑ２はそれぞれ、そのときのＤ１、Ｄ２に等しくなる。
ストア動作（図９においてモードが「ストア動作」の期間）は、不揮発性メモリセルへの電源供給を停止する前に、第１および第２のデータ入出力線２、３に相補データを用意した後、ＣＥをハイレベルにして第１および第２の制御素子３１、３２をオンし、同時にＷＥをローレベルにして第１および第２のスイッチング素子４、５をオフすると共に、ＦＥをハイレベルにして第１および第２の強誘電体キャパシタ選択素子２１、２２をオンする。これによって、第１および第２の強誘電体キャパシタ８ａ、８ｂが所定の分極状態となり、データのストアが行われる。この時、第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２をラッチデータに対応する電位に設定するので、第１および第２のスイッチング素子４、５はオン状態であってもよい。第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２をラッチデータに対応する電位に設定することによって、確実なストアが行われる。
これに代えて、ＣＥをローレベルに設定して第１および第２の制御素子３１、３２をオフにし、ＷＥ、ＦＥを共にハイレベルにして第１および第２のスイッチング素子４、５、並びに第１および第２の強誘電体キャパシタ選択素子２１、２２をオンすることにより、第１および第２のノード６、７にラッチされている相補データのみを使用して強誘電体キャパシタへのストア動作を行うことも可能である。ストア動作終了後、ＷＥをローレベルに設定して第１および第２のスイッチング素子４、５をオフする。
ストアの後、ラッチ回路１のインバータの電源ラインを接地電位に設定した後、第１および第２のスイッチング素子４、５、第１および第２の強誘電体キャパシタ選択素子２１、２２、並びに第１および第２の制御素子３１、３２をオンにし、第１および第２のデータ入出力線２、３の電位Ｄ１およびＤ２を接地電位とする。その後、メモリセルへの電源供給を停止する。これによって、第１および第２の強誘電体キャパシタ８ａ、８ｂの両端子の電位が接地電位となる。これは、第１および第２の実施の形態と同様に、安定動作上望ましいからである。
リコール動作は、図９のリコール動作モードに示したように、ＣＥをハイレベルにして第１および第２の制御素子３１、３２をオンにした状態で、第２の実施の形態に関する説明と同様に行なわれる。すなわち、不揮発性メモリセルへの電源供給が開始されると、まず、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを接地電位に設定し、かつ第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２を共に接地電位とした状態で、ＷＥ、ＦＥおよびＣＥをハイレベルにして、第１および第２のスイッチング素子４、５、第１および第２の強誘電体キャパシタ選択素子２１、２２、並びに第１および第２の制御素子３１、３２をオンする。これによって、第１および第２のノード６、７が同じ接地電位となる。
次に、ＦＥおよびＣＥをハイレベルに維持して、第１および第２の強誘電体キャパシタ選択素子２１、２２、並びに第１および第２の制御素子３１、３２をオン状態に維持したまま、ＷＥをローレベルにして第１および第２のスイッチング素子４、５をオフする。その後、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを上昇させる。
これによって、第１および第２の実施の形態と同様に、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後にリコール動作が行われる場合、ラッチ回路１を構成するインバータの電源ラインの電位を上昇させていく際には、第２の強誘電体キャパシタ８ｂが接続された第２のノード７の電位が上昇するスピードは、第１の強誘電体キャパシタ８ａが接続された第１のノード６の電位が上昇するスピードと比較して遅くなる。この遅延により、第１のノード６の電位と第２のノード７の電位との間に差が生じる。この差がラッチ回路１を構成するインバータのしきい値を超えると、第１および第２のノード６、７はそれぞれ、電源電位および接地電位へと変化する。これによって、リコール動作が完了する。
以上では、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後のリコール動作を説明したが、これとは逆にＤ１、Ｄ２がそれぞれローレベル、ハイレベルの状態でストア動作が実行された場合には、リコール動作によって、第１および第２のノード６、７はそれぞれ接地電位および電源電位になる。すなわち、何れの場合にも、ストアされたノードの電位状態を復元することができる。
以上のように本実施の形態に係る不揮発性メモリセルおよびその制御方法によれば、第１の実施の形態と同様に、新たに特別な配線を追加することなく、通常のフリップフロップ動作と不揮発性メモリとしての動作を実現することが可能となる。さらに、第２の実施の形態と同様に、通常のフリップフロップ動作時に、高速動作、安定動作、および低消費電力を実現することができる。
【産業上の利用の可能性】
本発明によれば、配線数を増加することなく、通常のフリップフロップ動作時に、低消費電力で、高速、安定に動作する不揮発性メモリセルおよびその制御方法を提供することができる。従って、配線数が多いＦＰＧＡなどのデバイスに本発明を適用することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成16年4月5日(2004.4.5)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１のノードに接続され、かつ各々のドレインが前記第２のノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２のノードに接続され、かつ各々のドレインが前記第１のノードに接続されている
請求項１に記載の不揮発性メモリセル。


【手続補正００２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記第５のトランジスタのゲートが前記第１のノードに接続され、
前記第５のトランジスタのソースが前記第２のノードに接続され、
前記第６のトランジスタのゲートが前記第２のノードに接続され、
前記第６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項１に記載の不揮発性メモリセル。


【手続補正００３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】（補正後）前記ストアステップが、
前記ラッチ回路の前記電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項４に記載の不揮発性メモリセルの制御方法。


【手続補正００４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１のノードに接続され、かつ各々のドレインが前記第２のノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２のノードに接続され、かつ各々のドレインが前記第１のノードに接続されている
請求項６に記載の不揮発性メモリセル。


【手続補正００５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記第５のトランジスタのゲートが前記第１のノードに接続され、
前記第５のトランジスタのソースが前記第２のノードに接続され、
前記第６のトランジスタのゲートが前記第２のノードに接続され、
前記第６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項６に記載の不揮発性メモリセル。


【手続補正００６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項９に記載の不揮発性メモリセルの制御方法。


【手続補正００７】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに
前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路にラッチされている相補データに対応させて、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記リコールステップは第１のステップおよび第２のステップからなり、
前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。


【手続補正００８】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項１１に記載の不揮発性メモリセルの制御方法。


【手続補正００９】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１のノードに接続され、かつ各々のドレインが前記第２のノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２のノードに接続され、かつ各々のドレインが前記第１のノードに接続されている
請求項１３に記載の不揮発性メモリセル。


【手続補正０１０】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記第５のトランジスタのゲートが前記第１のノードに接続され、
前記第５のトランジスタのソースが前記第２のノードに接続され、
前記第６のトランジスタのゲートが前記第２のノードに接続され、
前記第６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項１３に記載の不揮発性メモリセル。


【手続補正０１１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項１６に記載の不揮発性メモリセルの制御方法。


【手続補正０１２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１９
【補正方法】変更
【補正の内容】
【請求項１９】前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項１８に記載の不揮発性メモリセルの制御方法。


【手続補正０１３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路にラッチされている相補データに対応させて、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記リコールステップは第１のステップおよび第２のステップからなり、前記第１のステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第２のステップでは、前記第１のステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる。
上記目的を達成する第３の本発明に係る不揮発性メモリセルは、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチン
【手続補正書】
【提出日】平成17年4月15日(2005.4.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとを接続する第１の強誘電体キャパシタ、および
前記第１のデータ入出力線と前記第２のノードとを接続する第２の強誘電体キャパシタ
を備える不揮発性メモリセル。
【請求項２】
前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１のノードに接続され、かつ各々のドレインが前記第２のノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２のノードに接続され、かつ各々のドレインが前記第１のノードに接続されている
請求項１に記載の不揮発性メモリセル。
【請求項３】
前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記第５のトランジスタのゲートが前記第１のノードに接続され、
前記第５のトランジスタのソースが前記第２のノードに接続され、
前記第６のトランジスタのゲートが前記第２のノードに接続され、
前記第６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項１に記載の不揮発性メモリセル。
【請求項４】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとを接続する第１の強誘電体キャパシタ、および
前記第１のデータ入出力線と前記第２のノードとを接続する第２の強誘電体キャパシタ
を備える不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法はストアステップおよびリコールステップからなり、
前記ストアステップでは、前記第１および第２のデータ入出力線の一方を高電位に設定し、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、
前記リコールステップは第１のサブステップおよび第２のサブステップからなり、
前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子をオンし、
前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項５】
前記ストアステップが、
前記ラッチ回路の前記電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項４に記載の不揮発性メモリセルの制御方法。
【請求項６】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに
前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセル。
【請求項７】
前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１のノードに接続され、かつ各々のドレインが前記第２のノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２のノードに接続され、かつ各々のドレインが前記第１のノードに接続されている
請求項６に記載の不揮発性メモリセル。
【請求項８】
前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記第５のトランジスタのゲートが前記第１のノードに接続され、
前記第５のトランジスタのソースが前記第２のノードに接続され、
前記第６のトランジスタのゲートが前記第２のノードに接続され、
前記第６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項６に記載の不揮発性メモリセル。
【請求項９】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに
前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路に相補データがラッチされている状態で、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２のスイッチング素子をオンし、
前記リコールステップは第１のサブステップおよび第２のサブステップからなり、
前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項１０】
前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項９に記載の不揮発性メモリセルの制御方法。
【請求項１１】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、
前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、
前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに
前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路にラッチされている相補データに対応させて、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記リコールステップは第１のサブステップおよび第２のサブステップからなり、
前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項１２】
前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項１１に記載の不揮発性メモリセルの制御方法。
【請求項１３】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、
前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、
前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに
前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、
前記第１のスイッチング素子が前記第１のノードに接続され、
前記第２のスイッチング素子が前記第２のノードに接続され、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセル。
【請求項１４】
前記ラッチ回路は、第１のインバータおよび第２のインバータを備え、
前記第１のインバータが、電源ラインと接地との間に直列に接続された相補型の第１のトランジスタおよび第２のトランジスタから構成され、
前記第２のインバータが、電源ラインと接地との間に直列に接続された相補型の第３のトランジスタおよび第４のトランジスタから構成され、
前記第１および第２のトランジスタは、各々のゲートが前記第１のノードに接続され、かつ各々のドレインが前記第２のノードに接続され、
前記第３および第４のトランジスタは、各々のゲートが前記第２のノードに接続され、かつ各々のドレインが前記第１のノードに接続されている
請求項１３に記載の不揮発性メモリセル。
【請求項１５】
前記ラッチ回路は、第３のインバータおよび第４のインバータを備え、
第３のインバータが、電源ラインと接地との間に直列に接続された第１の抵抗および第５のトランジスタから構成され、
第４のインバータが、電源ラインと接地との間に直列に接続された第２の抵抗および第６のトランジスタから構成され、
前記第５のトランジスタのゲートが前記第１のノードに接続され、
前記第５のトランジスタのソースが前記第２のノードに接続され、
前記第６のトランジスタのゲートが前記第２のノードに接続され、
前記第６のトランジスタのソースが前記第１のノードに接続され、
前記第１の抵抗の抵抗値が、前記第５のトランジスタのオン抵抗値よりも大きく、
前記第２の抵抗の抵抗値が、前記第６のトランジスタのオン抵抗値よりも大きい
請求項１３に記載の不揮発性メモリセル。
【請求項１６】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、
前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、
前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに
前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、
前記第１のスイッチング素子が前記第１のノードに接続され、
前記第２のスイッチング素子が前記第２のノードに接続され、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路にラッチされた相補データに対応して、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の制御素子並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記リコールステップは第１のサブステップおよび第２のサブステップからなり、
前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、
前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフにし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項１７】
前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線を接
地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請
求項１６に記載の不揮発性メモリセルの制御方法。
【請求項１８】
第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、
前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、
前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、
前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに
前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、
前記第１のスイッチング素子が前記第１のノードに接続され、
前記第２のスイッチング素子が前記第２のノードに接続され、
前記第１の強誘電体キャパシタが前記第１のノードに接続され、
前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、
前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、
前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、
前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、
前記ストアステップでは、前記ラッチ回路に相補データがラッチされた状態で、第１および第２の制御素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、
前記リコールステップは第１のサブステップおよび第２のサブステップからなり、
前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、
前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフにし、前記ラッチ回路の電源ラインの電位を上昇させる
不揮発性メモリセルの制御方法。
【請求項１９】
前記ストアステップが、
前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線を接地電位に設定し、前記不揮発性メモリセルへの電源供給を停止するステップを含む請求項１８に記載の不揮発性メモリセルの制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】          明細書
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを用いた不揮発性メモリセルおよびその制御方法に関する。
【背景技術】
【０００２】
近年、携帯機器の普及によって、不揮発性メモリの需要が増大している。不揮発性メモリとしては、これまでに、フラッシュメモリやＦＥＲＡＭと呼ばれる強誘電体の分極を利用したもの、ＭＲＡＭと呼ばれる磁気抵抗を利用したもの、相変化材料を利用したもの等が開発あるいは提案されている。
【０００３】
それらの中で、強誘電体キャパシタを用いた不揮発性メモリセルは多数提案されており、高速ラッチ機能と不揮発メモリ機能とを併せ持つメモリセルも提案されている。例えば、日本国特許第２６９２６４１号公報（以下、文献１と記す）や日本国公開特許公報特開２０００−２９３９８９号公報（以下、文献２と記す）に開示された、一般にシャドーラムと呼ばれる回路がある。
【０００４】
図１０に、文献１に開示されているシャドーラムの回路図を示す。図１０に示した回路は、一対のインバータからなるデータラッチ部と、一対のデータラインと、制御線と、データラインおよび制御線の間に接続された一対の制御トランジスタおよび強誘電体キャパシタとを備えて構成されている。図１０の回路は、通常はデータラインを使用してフリップフロップと同様の動作を行うが、不揮発性を実現するためには、通常のフリップフロップとは異なる動作を行う。すなわち、制御線の電位を制御して、電源遮断の直前には、データを強誘電体キャパシタの分極状態として保存する（以下、ストアと記す）。また、電源投入時には、強誘電体キャパシタの分極状態に応じて元のデータを再現する（以下、リコールと記す）。
【０００５】
図１１に、文献２に開示されているシャドーラムの回路図を示す。図１１に示した回路は、一対のインバータからなるデータラッチ部と、一対のビット線と、プレートラインと、ビット線およびデータラッチ部を接続する一対の制御トランジスタと、データラッチ部およびプレートラインの間に接続された一対の強誘電体キャパシタとを備えて構成されている。図１１の回路ではシャドーラムのセルを選択するための選択トランジスタが省略されているが、通常の動作時には、選択トランジスタをオンしてデータ書き込みを行う。また、データ読み出しも、同様に、選択トランジスタをオンしてラッチされているデータを読み出す。一方、電源遮断時のデータのストア方法は、通常のフリップフロップ動作とは異なり、プレートラインを用いてラッチ部のデータを強誘電体キャパシタに書き込む。電源投入時のリコールにおいても、プレートラインの電位をコントロールすることによって、元のデータを再現する。
【０００６】
しかしながら、上記した従来の不揮発性メモリセルには、以下のような不具合があった。
【０００７】
図１０、１１の回路では、ストア時にはフリップフロップ動作時とは異なり、制御線またはプレートラインを用いて、ラッチ部のデータを強誘電体キャパシタに書き込む。すなわち、強誘電体キャパシタの分極反転動作を制御するために、少なくとも制御線またはプレートラインといった別の信号線が必要であり、その信号線用の制御信号を別系統でメモリセルに加えなければならない。従って、上記の回路では、制御線やプレートラインを設ける必要があるために、配線数が多くなるという欠点があり、元々配線数が多いＦＰＧＡなどのデバイスに適用することができなかった。
【０００８】
また、通常のフリップフロップ動作では、強誘電体キャパシタに電圧が印加されることを防ぐために、電源電圧の１／２程度の電位をプレートラインに印加している。しかし、強誘電体キャパシタは、抗電界以下の電圧印加であっても、ある程度の分極が生じるマイナーループを描くために、データラッチ部の蓄積ノードの電位が強誘電体キャパシタのマイナーループによって変位しやすくなる。従って、強誘電体キャパシタの容量とデータラッチ部を構成するインバータのドライブ能力との関係が適切に設定されていなければならない。しかし、この関係を適切に設計することは困難である。その結果、通常のラッチ動作時に保持電位がふらつき、動作の安定性が保証できない問題が発生することとなる。
【０００９】
さらに、通常、強誘電体キャパシタにおいて、抗電界と分極飽和ポイントの電界との関係は、強誘電体材料によって異なるものの、分極飽和ポイントの電界が抗電界の２倍以上であるものが多い。そのため、プレートラインの電位を接地電位や、電源電位以上にバイアスしないと強誘電体キャパシタを飽和分極させることが困難であり、特別な昇圧回路が必要となる。そして、昇圧回路を使用しなければ、プレートラインに電源電圧の約１／２の電圧を予め印加しておいても、強誘電体キャパシタには最高でも通常の２倍の電界しか印加できない。すなわち、電源電圧の約１／２の電圧をプレートラインに設定しているときは、抗電界以下の電界が強誘電体キャパシタに印加されていることが望ましいということを考えると、プレートラインを電源電位および接地電位に変動させても強誘電体の分極飽和を起こす電界を強誘電体キャパシタに印加しにくいということになる。
【発明の開示】
本発明の目的は、従来の不揮発性メモリセルよりも配線数を低減し、安定したフリップフロップ動作が可能な強誘電体キャパシタを用いた不揮発性メモリセルおよびその制御方法を提案することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成する第１の本発明に係る不揮発性メモリセルは、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとを接続する第１の強誘電体キャパシタ、および前記第１のデータ入出力線と前記第２のノードとを接続する第２の強誘電体キャパシタを備える。
【００１１】
上記目的を達成する第１の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとを接続する第１の強誘電体キャパシタ、および前記第１のデータ入出力線と前記第２のノードとを接続する第２の強誘電体キャパシタを備える不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法はストアステップおよびリコールステップからなり、前記ストアステップでは、前記第１および第２のデータ入出力線の一方を高電位に設定し、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記リコールステップは第１のサブステップおよび第２のサブステップからなり、前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる。
【００１２】
上記目的を達成する第２の本発明に係る不揮発性メモリセルは、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている。
【００１３】
上記目的を達成する第２の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路に相補データがラッチされている状態で、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２のスイッチング素子をオンし、前記リコールステップは第１のサブステップおよび第２のサブステップからなり、前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる。
【００１４】
上記目的を達成する第３の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線とを接続する第１のスイッチング素子、前記第２のノードと第２のデータ入出力線とを接続する第２のスイッチング素子、前記第２のデータ入出力線と前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子、並びに前記第１のデータ入出力線と前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子を備え、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続され
ている不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路にラッチされている相補データに対応させて、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記リコールステップは第１のサブステップおよび第２のサブステップからなり、前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２の強誘電体キャパシタ選択素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフし、前記ラッチ回路の電源ラインの電位を上昇させる。
【００１５】
上記目的を達成する第３の本発明に係る不揮発性メモリセルは、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、前記第１のスイッチング素子が前記第１のノードに接続され、前記第２のスイッチング素子が前記第２のノードに接続され、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている。
【００１６】
上記目的を達成する第４の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、前記第１のスイッチング素子が前記第１のノードに接続され、前記第２のスイッチング素子が前記第２のノードに接続され、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路にラッチされた相補データに対応して、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２の制御素子並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記リコールステップは第１のサブステップおよび第２のサブステップからなり、前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフにし、前記ラッチ回路の電源ラインの電位を上昇させる。
【００１７】
上記目的を達成する第５の本発明に係る不揮発性メモリセルの制御方法は、第１のノードと第２のノードとを備え、これら第１のノードと第２のノードとに設定される相補データをラッチするラッチ回路、前記第１のノードと第１のデータ入出力線との間に直列に接続された第１のスイッチング素子および第１の制御素子、前記第２のノードと第２のデータ入出力線との間に直列に接続された第２のスイッチング素子および第２の制御素子、前記第１のスイッチング素子および前記第１の制御素子を直列に接続する第３のノードと前記第２のノードとの間に直列に接続された第２の強誘電体キャパシタおよび第１の強誘電体キャパシタ選択素子、並びに前記第２のスイッチング素子および前記第２の制御素子を直列に接続する第４のノードと前記第１のノードとの間に直列に接続された第１の強誘電体キャパシタおよび第２の強誘電体キャパシタ選択素子を備え、前記第１のスイッチング素子が前記第１のノードに接続され、前記第２のスイッチング素子が前記第２のノードに接続され、前記第１の強誘電体キャパシタが前記第１のノードに接続され、前記第２の強誘電体キャパシタが前記第２のノードに接続されている不揮発性メモリセルの制御方法であって、前記不揮発性メモリセルの制御方法は、書き込みステップ、読み出しステップ、ストアステップ、およびリコールステップからなり、前記書き込みステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のデータ入出力線の一方を高電位に、他方を低電位に設定し、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のノードをそれぞれ前記第１および第２のデータ入出力線の電位に設定し、前記読み出しステップでは、前記第１および第２の強誘電体キャパシタ選択素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の制御素子をオンし、前記第１および第２のデータ入出力線をそれぞれ前記第１および第２のノードの電位に設定し、前記ストアステップでは、前記ラッチ回路に相補データがラッチされた状態で、第１および第２の制御素子をオフし、前記第１および第２のスイッチング素子並びに前記第１および第２の強誘電体キャパシタ選択素子をオンし、前記リコールステップは第１のサブステップおよび第２のサブステップからなり、前記第１のサブステップでは、前記ラッチ回路の電源ラインを接地電位に設定し、前記第１および第２のデータ入出力線を接地電位に設定し、前記第１および第２のスイッチング素子、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンし、前記第２のサブステップでは、前記第１のサブステップの後、前記第１および第２の強誘電体キャパシタ選択素子、並びに前記第１および第２の制御素子をオンに維持し、前記第１および第２のデータ入出力線を接地電位に維持した状態で、前記第１および第２のスイッチング素子をオフにし、前記ラッチ回路の電源ラインの電位を上昇させる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施の形態について添付図面を参照しながら説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性メモリセルを示す回路図である。図１に示したメモリセルは、ラッチ回路１、第１のデータ入出力線２、第２のデータ入出力線３、第１のスイッチング素子４、第２のスイッチング素子５、第１のノード６、第２のノード７、第１の強誘電体キャパシタ８ａ、および第２の強誘電体キャパシタ８ｂを備えている。本メモリセルにおいて、第１のノード６は、第１のスイッチング素子４を介して第１のデータ入出力線２に接続されており、第２のノード７は、第２のスイッチング素子５を介して第２のデータ入出力線３に接続されている。また、第１のノード６は、第１の強誘電体キャパシタ８ａを介して第２のデータ入出力線３と接続され、第２のノード７は、第２の強誘電体キャパシタ８ｂを介して第１のデータ入出力線２と接続されている。
【００２０】
図１では、ラッチ回路１が、入力信号を反転する、即ち高電位を入力された場合に低電位を出力し、低電位を入力された場合に高電位を出力する２つのインバータからなり、一方のインバータの入力端子が他方のインバータの出力端子と接続されて構成されている場合を示している。このラッチ回路１では、第１および第２のノード６、７の一方が高電位、他方が低電位に設定された場合、各々のインバータの入力電位および出力電位の状態がインバータの反転機能と整合した関係になることから、第１および第２のノード６、７の電位状態が安定に保持されることとなる。
【００２１】
次に、図１に示したメモリセルの制御方法について説明する。まず、通常のフリップフロップ動作の制御方法について説明する。
【００２２】
通常のフリップフロップ動作では、まず、第１および第２のデータ入出力線２、３に相補データ（一方の電位が高電位で、他方の電位が低電位である状態）を用意する。すなわち、第１および第２のデータ入出力線２、３の一方を電源電位に設定し、他方を接地電位に設定する。この状態で、第１および第２のスイッチング素子４、５をオンすると、第１および第２のノード６、７の各々にデータがラッチされ、メモリセルにデータが書き込まれた状態になる。このデータ書き込み動作は、通常のフリップフロップと同様である。このメモリセルへの書き込み動作を行った後は、第１および第２のスイッチング素子４、５をオフにし、第１および第２のデータ入出力線２、３の電位を接地電位にする。
【００２３】
また、メモリセルからのデータ読み出し時には、第１および第２のスイッチング素子４、５をオンすることによって、ラッチ回路１にラッチされているデータが、第１および第２のデータ入出力線２、３から読み出される。このように、本メモリセルからのデータ読み出し動作も、通常のフリップフロップと同様である。
【００２４】
図１では、ラッチ回路１として一対のインバータを用いる場合を示しているが、これに限定されず、同等の機能を有する回路であればよい。例えば、図２に示すような一対の相補型トランジスタを用いたインバータからなるラッチ回路、または、図３に示すような抵抗とトランジスタからなるラッチ回路であってもよい。
【００２５】
図２に示したラッチ回路は、第１〜第４のトランジスタ１１〜１４から構成されている。第１および第３のトランジスタ１１、１３はＰチャネルトランジスタであり、第２および第４のトランジスタ１２、１４はＮチャネルトランジスタである。第１および第２のトランジスタ１１、１２と、第３および第４のトランジスタ１３、１４とは、それぞれ、電源ラインＶＤＤＬと接地との間に直列に接続されて第１および第２のインバータＩＮＶ１、ＩＮＶ２を形成している。第１および第２のトランジスタ１１、１２のソースは、それぞれ電源ラインＶＤＤＬおよび接地に接続されている。第１および第２のトランジスタ１１、１２のゲートは相互に接続されて入力端子ＩＮ１を形成し、第１および第２のトランジスタ１１、１２のドレインは相互に接続されて出力端子ＯＵＴ２を形成している。同様に、第３および第４のトランジスタ１３、１４のソースは、それぞれ電源ラインＶＤＤＬおよび接地に接続されており、第３および第４のトランジスタ１３、１４のゲートは相互に接続されて入力端子ＩＮ２を形成し、第３および第４のトランジスタ１３、１４のドレインは相互に接続されて出力端子ＯＵＴ２を形成している。さらに、入力端子ＩＮ１と出力端子ＯＵＴ２とは第１のノード６を介して接続され、入力端子ＩＮ２と出力端子ＯＵＴ１とは第２のノード７を介して接続されている。
【００２６】
図２のラッチ回路において、第１および第２のノード６、７の一方の電位が高電位に設定され、他方の電位が低電位に設定された場合、その状態が保持される。例えば、第１および第２のノード６、７が、それぞれ高電位、低電位に設定された場合、第２および第３のトランジスタ１２、１３がオンし、第１および第４のトランジスタ１１、１４がオフとなる。従って、第１のノード６は、第４のトランジスタ１４を介して電源ラインＶＤＤＬに接続されて高電位を維持し、第２のノード７は、第２のトランジスタ１２を介して接地に接続されて低電位を維持する。すなわち、第１および第２のノード６、７は、最初に設定された電位に維持される。
【００２７】
図３に示したラッチ回路は、第５および第６のトランジスタ１５、１６と、第１および第２の抵抗１７、１８とから構成されている。第１の抵抗１７および第５のトランジスタ１５と、第２の抵抗１８および第６のトランジスタ１６とは、それぞれ、電源ラインＶＤＤＬと接地との間に直列に接続されて第３および第４のインバータＩＮＶ３、ＩＮＶ４を形成している。第１の抵抗１７の一端は電源ラインＶＤＤＬに接続され、他端はＮチャネルトランジスタである第５のトランジスタ１５のドレインに接続されて出力端子ＯＵＴ３を形成している。第５のトランジスタのソースは接地され、第５のトランジスタのゲートは入力端子ＩＮ３である。同様に、第２の抵抗１８の一端は電源ラインＶＤＤＬに接続され、他端はＮチャネルトランジスタである第６のトランジスタ１６のドレインに接続されて出力端子ＯＵＴ４を形成している。第６のトランジスタのソースは接地され、第６のトランジスタのゲートは入力端子ＩＮ４である。さらに、入力端子ＩＮ３と出力端子ＯＵＴ４とは第１のノード６を介して接続され、入力端子ＩＮ４と出力端子ＯＵＴ３とは第２のノード７を介して接続されている。
【００２８】
図３のラッチ回路において、第１および第２の抵抗１７、１８の抵抗値が十分に大きく設定されていれば、第１および第２のノード６、７の一方の電位が高電位に設定され、他方の電位が低電位に設定された場合、その状態が安定に保持される。例えば、第１および第２のノード６、７が、それぞれ高電位、低電位に設定された場合、第５のトランジスタ１５がオンし、第６のトランジスタ１６がオフとなる。従って、第１のノード６は、第２の抵抗１８を介して電源ラインＶＤＤＬに接続されて高電位を維持する。一方、第２のノード７は、第５のトランジスタ１５を介して接地に接続されて、第１の抵抗１７の抵抗値と第５のトランジスタ１５のオン抵抗値との割合で電源電位を分配した電位となる。従って、第１の抵抗１７の抵抗値が、第５のトランジスタ１５のオン抵抗値よりも十分に大きければ、第２のノード７は低電位を維持する。すなわち、第１および第２のノード６、７は、最初に設定された電位に維持される。第１および第２のノード６、７が、それぞれ低電位、高電位に設定された場合、第２の抵抗１８の抵抗値が、第６のトランジスタ１６のオン抵抗値よりも十分に大きければ、同様に、第１および第２のノード６、７は、最初に設定された電位に維持される。
【００２９】
なお、通常のフリップフロップ動作時においては、第１および第２のスイッチング素子４、５がオンになったとき、第１および第２の強誘電体キャパシタ８ａ、８ｂの両端子には、電源電位（Ｖdd）および接地電位（Ｖg）の差から、第１および第２のスイッチング素子４、５のしきい値電圧（Ｖth）を引いた電圧（Ｖdd−Ｖg−Ｖth）が常に加わることとなる。第１および第２の強誘電体キャパシタ８ａ、８ｂには、印加された電圧に応じて誘電分極が生じる。両端子への印加電圧によって発生する電界と誘電分極との関係を図４に示す。
【００３０】
第１および第２の強誘電体キャパシタ８ａ、８ｂは、電圧が印加されることによって誘電分極が生じ、その分極状態は図４に示したヒステリシス曲線に従って変化する。分極が反転するときの電界は抗電界Ｅcと呼ばれる。両端子の電位差が抗電圧（抗電界Ｅcに対応する電圧）以上になれば、第１および第２の強誘電体キャパシタ８ａ、８ｂは分極反転する。本実施の形態では、通常のフリップフロップ動作のデータ書き込み時には、第１および第２の強誘電体キャパシタ８ａ、８ｂの両端子は、一方が電源電位、他方が接地電位に設定される。従って、第１および第２の強誘電体キャパシタ８ａ、８ｂは、抗電界Ｅc以上の電界が印加された状態となる。また、強誘電体キャパシタの両端子の電界を除いても残留分極が生じた状態が維持される。この電界の向きによって、電界を除去した後の残留分極量が異なるので、この違いを利用して後述するように不揮発性を実現することができる。
【００３１】
以上の動作を示したタイミングチャートを図５に示す。図５において、Ｄ１は第１のデータ入出力線２の電位、Ｄ２は第２のデータ入出力線３の電位、ＷＥは第１および第２のスイッチング素子４、５のゲート電位を表す。また、Ｑ１、Ｑ２はそれぞれ第１および第２のノード６、７の電位を表し、ＶＤＤＬはラッチ回路１を構成するインバータの電源ラインの電位を表す。ここで、第２のデータ入出力線３の電位Ｄ２は、後述するリコール動作の期間を除いて、第１のデータ入出力線２の電位Ｄ１の変化パターンとハイレベル（高電位）、ローレベル（低電位）が反転したパターンに従って変化する。
【００３２】
図５の通常動作モードにおける第１の期間Ｔ１はデータ書き込み前の初期状態を表している。このとき、Ｄ１がローレベル、Ｄ２がハイレベル、およびＷＥがローレベルに設定されており、第１および第２のスイッチング素子４、５はオフである。図５では、初期状態においてＱ１がローレベル（Ｌ）、Ｑ２がハイレベル（Ｈ）であると仮定している。第１の期間Ｔ１に続く第２の期間Ｔ２は書き込み期間であり、Ｄ１をハイレベル、Ｄ２をローレベル、ＷＥをハイレベルに設定する。これによって、第１および第２のスイッチング素子４、５がオンになり、第１および第２のノード６、７が、それぞれＤ１およびＤ２の電位に設定される。すなわち、Ｑ１がハイレベル（Ｈ）、Ｑ２がローレベル（Ｌ）に設定される。その後、ＷＥおよびＤ１をローレベルに設定しても、ラッチ回路１によってＱ１、Ｑ２はそれぞれハイレベル（Ｈ）、ローレベル（Ｌ）に保持される。
【００３３】
次に、不揮発機能を実現するためのストアおよびリコールについて説明する。
【００３４】
ストアに関しては、特段の書きこみ動作は必要としない。なぜならば、本実施の形態においては、フリップフロップとしての動作中は、上記したように、常に第１および第２の強誘電体キャパシタ８ａ、８ｂには分極が生じており、データがストアされた状態となっているからである。なお、メモリセルへの電源供給を停止する場合には、第１および第２の強誘電体キャパシタ８ａ、８ｂのそれぞれの両端子の電位差を無くした状態で電源供給を停止することが安定動作上望ましい。例えば、ラッチ回路１のインバータの電源ラインを接地電位に設定した後、第１および第２のスイッチング素子４、５をオンし、第１および第２のデータ入出力線２、３を接地電位に設定することによって、第１および第２の強誘電体キャパシタ８ａ、８ｂのそれぞれの両端子を、不用な電位差を生じさせることなく、同じ電位にする。
【００３５】
以上の動作によって、第１および第２の強誘電体キャパシタ８ａ、８ｂに、第１および第２のノード６、７の電位に応じたデータがストアされたこととなる。
【００３６】
次にリコールについて説明する。リコール動作は、以下のようにして実行される。
【００３７】
不揮発性メモリセルへの電源供給が開始されると、まず、ラッチ回路１の電源ライン（図１では省略）を接地電位にし、第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２を接地電位に設定した状態で、第１および第２のスイッチング素子４、５をオンする。これによって、第１および第２のノード６、７が同じ接地電位になる。
【００３８】
次に、第１および第２のスイッチング素子４、５をオフする。その後、ラッチ回路１を構成するインバータの電源ラインの電位を上昇させる。すなわち、例えば、図２または図３に示すインバータの電源ラインＶＤＤＬの電位を上昇させる。
【００３９】
このとき、第１および第２の強誘電体キャパシタ８ａ、８ｂの分極状態は、それぞれ逆向きに分極された状態となっている。すなわち、図４に示したように、第１および第２の強誘電体キャパシタ８ａ、８ｂの一方の分極状態が、＋Ｐｒの状態（点Ｃ）であり、もう一方が−Ｐｒ（点Ｄ）の状態である。第１および第２の強誘電体キャパシタ８ａ、８ｂに電圧が印加された時の実効的な誘電率は、分極反転が生じる方向と、生じない方向とで、異なることとなる。すなわち、分極が＋Ｐｒの状態にある場合、正のバイアスが印加されると常誘電的な挙動を示す。一方、分極が−Ｐｒの状態にある場合、正のバイアスが印加されると抗電界Ｅc付近で分極反転が生じるために、実効的な誘電率が異なることとなる。すなわち、ラッチ回路１の電源ラインの電位ＶＤＤＬを上昇させると第１および第２のノード６、７の電位は上昇を始めるが、それぞれに接続された第１および第２の強誘電体キャパシタ８ａ、８ｂの分極状態に応じて第１および第２の強誘電体キャパシタ８ａ、８ｂの実効的な誘電率が異なるために、第１および第２のノード６、７の電位上昇に違いが生じてくる。さらに電源電圧を上昇させたときに、ラッチ回路１を構成するインバータのしきい値を超えると、第１および第２の強誘電体キャパシタ８ａ、８ｂの分極状態に応じて、第１および第２のノード６、７の電位Ｑ１、Ｑ２の一方が電源電位、他方が接地電位へと変化する。これによって、リコール動作が完了する。
【００４０】
さらに、図１および図４を参照しながら、ストアおよびリコール動作をより詳細に説明する。
【００４１】
上記したように、ストアは一般のフリップフロップと同様に書き込み動作を行う場合に自動的に実行される。すなわち、書き込み期間（図５の第２の期間Ｔ２）において、ＷＥをハイレベルにして第１および第２のスイッチング素子４、５をオン状態に保つ。ここで、図５に示したように、第１のデータ入出力線２の電位Ｄ１および第１のノード６の電位Ｑ１がハイレベルに、第２のデータ入出力線３の電位Ｄ２および第２のノード７の電位Ｑ２がローレベルになっているとする。その場合、第１の強誘電体キャパシタ８ａは、図１に示した矢印の向きに分極しており、これは図４の点Ａに対応する。また、第２の強誘電体キャパシタ８ｂは、図１に示した矢印の向きに分極しており、これは図４の点Ｂに対応する。なお、矢印の向きは、ローレベルからハイレベルの方向である。
【００４２】
この状態で、電源供給が停止されると、第１の強誘電体キャパシタ８ａの状態は、点Ａから点Ｃに、第２の強誘電体キャパシタ８ｂの状態は、点Ｂから点Ｄにそれぞれ移動し、それらの状態が維持される。これによって、ストア動作が終了する。
【００４３】
その後、不揮発性メモリセルへの電源供給が開始されると、リコール動作を開始する。リコール動作では、図５に示したように、まず、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを接地電位に設定し、かつ第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２を共に接地電位とした状態で、第１および第２のスイッチング素子４、５をオンする。これによって、第１および第２のノード６、７が同じ接地電位となる。
【００４４】
次に、第１および第２のスイッチング素子４、５をオフする。その後、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを上昇させる。
【００４５】
そうすると、第１の強誘電体キャパシタ８ａの状態は、図４の点Ｃから点Ａを経由して点Ｆの方向に変化する。従って、第１の強誘電体キャパシタ８ａは常誘電体として振る舞うことになる。この第１の強誘電体キャパシタ８ａの分極は反転しない。なぜなら、第１の強誘電体キャパシタ８ａの一方の端子が接続されている第２のデータ入出力線３が接地電位であり、他方の端子が接続されている第１のノード６の電位が上昇すれば（第１のノード６の電位が負の電位になることはない）、図１に示されている矢印の向きと同じ向きに電界が生じるように、第１の強誘電体キャパシタ８ａの両端子に電圧が印加されるからである。
【００４６】
一方、第２の強誘電体キャパシタ８ｂの状態は、図４の点Ｂから点Ｄ、点Ｇ、点Ａを経由して点Ｆの方向に変化する。点Ｇから点Ａに向かう際には、分極が反転しようとする。この反転には電荷が必要になるので、実効的な誘電率が大きくなる。このことによって、ラッチ回路１を構成するインバータの電源ラインの電位を上昇させていく際には、第２の強誘電体キャパシタ８ｂが接続された第２のノード７の電位が上昇するスピードは、第１の強誘電体キャパシタ８ａが接続された第１のノード６の電位が上昇するスピードと比較して遅くなる。この遅延により、第１のノード６の電位と第２のノード７の電位との間に差が生じる。この差がラッチ回路１を構成するインバータのしきい値を超えると、第１および第２のノード６、７はそれぞれ、電源電位および接地電位へと変化する。これによって、リコール動作が完了する。
【００４７】
以上では、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後のリコール動作を説明したが、これとは逆にＤ１、Ｄ２がそれぞれローレベル、ハイレベルの状態でストア動作が実行された場合には、リコール動作によって、第１および第２のノード６、７はそれぞれ接地電位および電源電位になる。すなわち、何れの場合にも、ストアされたノードの電位状態を復元することができる。
【００４８】
以上のように本実施の形態に係る不揮発性メモリセルおよびその制御方法によれば、新たに特別な配線を追加することなく、通常のフリップフロップ動作と不揮発性メモリとしての動作を実現することが可能となる。従って、本実施の形態に係るメモリセルを、配線数が多いＦＰＧＡなどのデバイスに適用することが容易となる。
【００４９】
なお、上記した不揮発性メモリセルを構成するにあたり、第１および第２の強誘電体キャパシタ８ａ、８ｂには、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、Ｂｉ４Ｔｉ３Ｏ１２（ＢＩＴ）、（Ｐｂ，Ｚｒ）ＴｉＯ３（ＰＺＴ）などの強誘電体メモリで用いられる材料や、これらを基本とする強誘電体材料、または、強誘電性を有する材料を用いればよい。また、製造プロセスには、既存の強誘電体メモリを製造するプロセスを用いればよい。
【００５０】
また、図５においては、第１および第２のスイッチング素子４、５が、Ｎチャネルトランジスタである場合を示しているが、これに限定されず、制御信号に応じてオン、オフ動作を行う素子であればよく、例えば、Ｐチャネルトランジスタであってもよい。
【００５１】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性メモリセルおよびその制御方法について、図６を用いて説明する。
【００５２】
図６は、本実施の形態に係る不揮発性メモリセルを示す回路図である。図６の回路図が図１の回路図（第１の実施の形態）と異なる点は、第１のデータ入出力線２と第２の強誘電体キャパシタ８ｂとの間に第１の強誘電体キャパシタ選択素子２１が接続され、第２のデータ入出力線３と第１の強誘電体キャパシタ８ａとの間に第２の強誘電体キャパシタ選択素子２２が接続されていることである。図６において、図１の回路図と同じ構成要素は同じ符号を付しており、説明を省略する。
【００５３】
第１および第２の強誘電体キャパシタ選択素子２１、２２は、第１および第２の強誘電体キャパシタ８ａ、８ｂと第１および第２のデータ入出力線２、３とを電気的に分離するためのものである。すなわち、通常のフリップフロップ動作時に、第１および第２の強誘電体キャパシタ８ａ、８ｂを第１および第２のデータ入出力線２、３から分離するために、第１および第２の強誘電体キャパシタ選択素子２１、２２をオフする。この状態で、図５に示したタイミングチャートと同様に、電位ＷＥを制御することによって、データの書き込み、読み出しを行う。
【００５４】
図７に、図６に示した不揮発性メモリ回路を制御するタイミングチャートを示す。図７において、ＦＥは第１および第２の強誘電体キャパシタ選択素子２１、２２のゲート電位を表す。それ以外の符号は、図５の符号と同じ意味である。
【００５５】
通常のフリップフロップ動作時に、第１および第２の強誘電体キャパシタ８ａ、８ｂを第１および第２のデータ入出力線２、３から分離することによって、通常動作時の動作信頼性が向上する。すなわち、通常のフリップフロップ動作時において第１および第２の強誘電体キャパシタ８ａ、８ｂが分極反転することを防ぐことが可能となり、不必要な分極反転動作を防止できるとともに、分極反転に伴う消費電力の増大を防ぐことが可能となる。さらに、通常のフリップフロップ動作時に第１および第２の強誘電体キャパシタ８ａ、８ｂの電気的な影響が排除できるので高速動作および安定動作が可能となる。
【００５６】
ストア動作に関しては、図１の回路では、通常のフリップフロップ動作時にストアが自動的に行われる。しかし、図６の回路では、図７のストア動作モードに示したように、不揮発性メモリセルへの電源供給を停止する前に、第１および第２のスイッチング素子４、５をオンし、且つ第１および第２の強誘電体キャパシタ選択素子２１、２２をオンにして、ラッチされている相補データを第１および第２の強誘電体キャパシタ８ａ、８ｂの分極状態として保存することが必要である。また、ラッチされているデータに対応する相補データが第１および第２のデータ入出力線２、３に設定される場合、第１および第２の強誘電体キャパシタ選択素子２１、２２をオンにしさえすれば、第１および第２のスイッチング素子４、５はオフであってもストア動作が可能である。
【００５７】
なお、第１の実施の形態と同様に、不揮発性メモリセルへの電源供給を停止する場合、第１および第２の強誘電体キャパシタ８ａ、８ｂのそれぞれの両端子の電位差を無くした状態で電源供給を停止することが望ましい。従って、ラッチ回路１のインバータの電源ラインを接地電位に設定し、第１および第２のデータ入出力線２、３を接地電位に設定し、第１および第２のスイッチング素子４、５、並びに第１および第２の強誘電体キャパシタ選択素子２１、２２をオンする。その後、メモリセルへの電源供給を停止する。
【００５８】
また、リコール動作は、図７のリコール動作モードに示したように、電位ＦＥをハイレベルにして第１および第２の強誘電体キャパシタ選択素子２１、２２をオンにした状態で、第１の実施の形態に関する説明と同様に行なわれる。すなわち、不揮発性メモリセルへの電源供給が開始されると、まず、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを接地電位に設定し、かつ第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２を共に接地電位とした状態で、ＷＴ、ＦＥをハイレベルにして第１および第２のスイッチング素子４、５、並びに第１および第２の強誘電体キャパシタ選択素子２１、２２をオンする。これによって、第１および第２のノード６、７が同じ接地電位となる。
【００５９】
次に、ＦＥをハイレベルに維持して第１および第２の強誘電体キャパシタ選択素子２１、２２をオン状態に維持し、前記第１および第２のデータ入出力線Ｄ１、Ｄ２を接地電位に維持した状態で、ＷＴをローレベルにして第１および第２のスイッチング素子４、５をオフする。その後、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを上昇させる。
【００６０】
これによって、第１の実施の形態と同様に、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後にリコール動作が行われる場合、ラッチ回路１を構成するインバータの電源ラインの電位を上昇させていく際には、第２の強誘電体キャパシタ８ｂが接続された第２のノード７の電位が上昇するスピードは、第１の強誘電体キャパシタ８ａが接続された第１のノード６の電位が上昇するスピードと比較して遅くなる。この遅延により、第１のノード６の電位と第２のノード７の電位との間に差が生じる。この差がラッチ回路１を構成するインバータのしきい値を超えると、第１および第２のノード６、７はそれぞれ、電源電位および接地電位へと変化する。これによって、リコール動作が完了する。
【００６１】
以上では、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後のリコール動作を説明したが、これとは逆にＤ１、Ｄ２がそれぞれローレベル、ハイレベルの状態でストア動作が実行された場合には、リコール動作によって、第１および第２のノード６、７はそれぞれ接地電位および電源電位になる。すなわち、何れの場合にも、ストアされたノードの電位状態を復元することができる。
【００６２】
以上のように本実施の形態に係る不揮発性メモリセルおよびその制御方法によれば、第１の実施の形態と同様に、新たに特別な配線を追加することなく、通常のフリップフロップ動作と不揮発性メモリとしての動作を実現することが可能となる。さらにこれに加えて、通常のフリップフロップ動作時に、強誘電体キャパシタが切り離されるので、高速動作、安定動作、および低消費電力を実現することができる。
【００６３】
図６においては、第１および第２の強誘電体キャパシタ選択素子２１、２２が、Ｎチャネルトランジスタである場合を示しているが、これに限定されず、単体のトランジスタであっても、信号制御によってオン、オフ制御できるインバータ（例えば、クロックドインバータ）であってもよい。また、それら以外の同等の機能を有する素子であってもよい。
【００６４】
なお、ＭＯＳＦＥＴ型の単体トランジスタを使用する場合には、通常行われるように、駆動電圧の低下を防ぐために、ゲートバイアスを昇圧することが望ましい。
【００６５】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性メモリセルおよびその制御方法について、図８を用いて説明する。図８は、本実施の形態に係る不揮発性メモリセルを示す回路図である。
【００６６】
図８の回路図は、次の点で図６の回路図（第２の実施の形態）と異なる。すなわち、第１のスイッチング素子４と第１のデータ入出力線２との間に第１の制御素子３１が接続され、第１のスイッチグ素子４および第１の制御素子３１を直列接続する第３のノード９に第１の強誘電体キャパシタ選択素子２１が接続され、第２のスイッチング素子５と第２のデータ入出力線３との間に第２の制御素子３２が接続され、第２のスイッチグ素子５および第２の制御素子３２を直列接続する第４のノード１０に第２の強誘電体キャパシタ選択素子２２が接続されている。これによって、本実施の形態に係るメモリセルは、後述するように安定した動作を実現することが可能となる。図８において、図１、図６の回路図と同じ構成要素は同じ符号を付しており、説明を省略する。
【００６７】
本メモリセルでは、第１および第２の制御素子３１、３２を備えたことによって、第１および第２の強誘電体キャパシタ８ａ、８ｂを電気的に分離できるだけでなく、メモリセル自体の選択が可能となるために、アレイ状にメモリセルを構成する場合にメモリセルの選択が容易になるという特徴を有している。なお、第１および第２の強誘電体キャパシタ８ａ、８ｂを電気的に分離するか否かにかかわらず、スイッチング素子として機能する第１および第２の制御素子３１、３２を備えたことにより、メモリセル自体の選択が可能となっている。すなわち、第１および第２の制御素子３１、３２を共にオフすることにより、メモリセル自体を第１および第２のデータ入出力線２、３から電気的に分離することができる。
【００６８】
図９に、図８に示した本実施の形態に係る不揮発性メモリセルの動作のタイミングチャートを示す。図９において、ＣＥは第１の制御素子３１および第２の制御素子３２のゲートの電位を表す。それ以外の符号は、図７の符号と同じ意味である。
【００６９】
図８に示したメモリセルの通常のフリップフロップ動作（図９のモードが「通常動作」の期間）は、第１の実施の形態とほぼ同じであるので、具体的な説明を省略するが、次の点を注意しておく。通常のフリップフロップ動作では、ＷＥが常にハイレベルであり、第１および第２のスイッチング素子４、５がオンとなっており、ＦＥは常にローレベルであり、第１および第２の強誘電体キャパシタ選択素子２１、２２がオフとなっている。従って、図９に示したように、ＣＥがハイレベルになる毎に、第１および第２のノード６、７のＱ１、Ｑ２はそれぞれ、そのときのＤ１、Ｄ２に等しくなる。
【００７０】
ストア動作（図９においてモードが「ストア動作」の期間）は、不揮発性メモリセルへの電源供給を停止する前に、第１および第２のデータ入出力線２、３に相補データを用意した後、ＣＥをハイレベルにして第１および第２の制御素子３１、３２をオンし、同時にＷＥをローレベルにして第１および第２のスイッチング素子４、５をオフすると共に、ＦＥをハイレベルにして第１および第２の強誘電体キャパシタ選択素子２１、２２をオンする。これによって、第１および第２の強誘電体キャパシタ８ａ、８ｂが所定の分極状態となり、データのストアが行われる。この時、第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２をラッチデータに対応する電位に設定するので、第１および第２のスイッチング素子４、５はオン状態であってもよい。第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２をラッチデータに対応する電位に設定することによって、確実なストアが行われる。
【００７１】
これに代えて、ＣＥをローレベルに設定して第１および第２の制御素子３１、３２をオフにし、ＷＥ、ＦＥを共にハイレベルにして第１および第２のスイッチング素子４、５、並びに第１および第２の強誘電体キャパシタ選択素子２１、２２をオンすることにより、第１および第２のノード６、７にラッチされている相補データのみを使用して強誘電体キャパシタへのストア動作を行うことも可能である。ストア動作終了後、ＷＥをローレベルに設定して第１および第２のスイッチング素子４、５をオフする。
【００７２】
ストアの後、ラッチ回路１のインバータの電源ラインを接地電位に設定した後、第１および第２のスイッチング素子４、５、第１および第２の強誘電体キャパシタ選択素子２１、２２、並びに第１および第２の制御素子３１、３２をオンにし、第１および第２のデータ入出力線２、３の電位Ｄ１およびＤ２を接地電位とする。その後、メモリセルへの電源供給を停止する。これによって、第１および第２の強誘電体キャパシタ８ａ、８ｂの両端子の電位が接地電位となる。これは、第１および第２の実施の形態と同様に、安定動作上望ましいからである。
【００７３】
リコール動作は、図９のリコール動作モードに示したように、ＣＥをハイレベルにして第１および第２の制御素子３１、３２をオンにした状態で、第２の実施の形態に関する説明と同様に行なわれる。すなわち、不揮発性メモリセルへの電源供給が開始されると、まず、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを接地電位に設定し、かつ第１および第２のデータ入出力線２、３の電位Ｄ１、Ｄ２を共に接地電位とした状態で、ＷＥ、ＦＥおよびＣＥをハイレベルにして、第１および第２のスイッチング素子４、５、第１および第２の強誘電体キャパシタ選択素子２１、２２、並びに第１および第２の制御素子３１、３２をオンする。これによって、第１および第２のノード６、７が同じ接地電位となる。
【００７４】
次に、ＦＥおよびＣＥをハイレベルに維持して、第１および第２の強誘電体キャパシタ選択素子２１、２２、並びに第１および第２の制御素子３１、３２をオン状態に維持したまま、ＷＥをローレベルにして第１および第２のスイッチング素子４、５をオフする。その後、ラッチ回路１を構成するインバータの電源ラインの電位ＶＤＤＬを上昇させる。
【００７５】
これによって、第１および第２の実施の形態と同様に、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後にリコール動作が行われる場合、ラッチ回路１を構成するインバータの電源ラインの電位を上昇させていく際には、第２の強誘電体キャパシタ８ｂが接続された第２のノード７の電位が上昇するスピードは、第１の強誘電体キャパシタ８ａが接続された第１のノード６の電位が上昇するスピードと比較して遅くなる。この遅延により、第１のノード６の電位と第２のノード７の電位との間に差が生じる。この差がラッチ回路１を構成するインバータのしきい値を超えると、第１および第２のノード６、７はそれぞれ、電源電位および接地電位へと変化する。これによって、リコール動作が完了する。
【００７６】
以上では、Ｄ１、Ｄ２がそれぞれハイレベル、ローレベルの状態でストア動作が実行された後のリコール動作を説明したが、これとは逆にＤ１、Ｄ２がそれぞれローレベル、ハイレベルの状態でストア動作が実行された場合には、リコール動作によって、第１および第２のノード６、７はそれぞれ接地電位および電源電位になる。すなわち、何れの場合にも、ストアされたノードの電位状態を復元することができる。
【００７７】
以上のように本実施の形態に係る不揮発性メモリセルおよびその制御方法によれば、第１の実施の形態と同様に、新たに特別な配線を追加することなく、通常のフリップフロップ動作と不揮発性メモリとしての動作を実現することが可能となる。さらに、第２の実施の形態と同様に、通常のフリップフロップ動作時に、高速動作、安定動作、および低消費電力を実現することができる。
【００７８】
（産業上の利用可能性）
本発明によれば、配線数を増加することなく、通常のフリップフロップ動作時に、低消費電力で、高速、安定に動作する不揮発性メモリセルおよびその制御方法を提供することができる。従って、配線数が多いＦＰＧＡなどのデバイスに本発明を適用することが可能である。
【図面の簡単な説明】
【００７９】
【図１】    本発明の第１の実施の形態に係る不揮発性メモリセルを示す回路図である。
【図２】    図１に示したラッチ回路をトランジスタで構成する場合の回路図である。
【図３】    図１に示したラッチ回路をトランジスタと抵抗とで構成する場合の回路図である。
【図４】    強誘電体キャパシタに印加される電界と分極との関係を示す図である。
【図５】    本発明の第１の実施の形態に係る不揮発性メモリセルを制御するためのタイミングチャートである。
【図６】    本発明の第２の実施の形態に係る不揮発性メモリセルを示す回路図である。
【図７】    本発明の第２の実施の形態に係る不揮発性メモリセルを制御するためのタイミングチャートである。
【図８】    本発明の第３の実施の形態に係る不揮発性メモリセルを示す回路図である。
【図９】    本発明の第３の実施の形態に係る不揮発性メモリセルを制御するためのタイミングチャートである。
【図１０】    文献１に開示されているシャドーラムを示す回路図である。
【図１１】    文献２に開示されているシャドーラムを示す回路図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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2004049346.tif 000026
2004049346.tif 000027
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