(57)【特許請求の範囲】
【請求項１】
電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置であって、
前記画素への検出用電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えによって出力させるスイッチ回路と、
前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するＡ／Ｄ変換器を備え、
前記Ａ／Ｄ変換器は、前記水平ライン上における画素数を複数に分割したブロックごとにそのリファレンス電圧を変更する回路を備え、そのブロック内の各画素の画素状態に対応する信号を検出し、
前記Ａ／Ｄ変換器は、表示部の１水平ライン上の各画素を任意の個数に分割したブロックごとの画素状態に対応する信号の検出結果から１水平ライン上の各画素の画素状態に対応する信号の検出結果を再構成し、
複数の水平ライン上のブロックごとの画素状態に対応する信号の検出にあって、その検出方向は各水平ラインにおいて同じとし、かつ、水平ライン上の最後の画素を次の水平ラインの最初の画素の画素状態に対応する信号の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせることを特徴とするように構成されていることを特徴とする表示装置。
【請求項２】
電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置であって、
前記画素への検出用電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えによって出力させるスイッチ回路と、
前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するＡ／Ｄ変換器を備え、
前記Ａ／Ｄ変換器は、前記水平ライン上における画素数を複数に分割したブロックごとにそのリファレンス電圧を変更する回路を備え、そのブロック内の各画素の画素状態に対応する信号を検出し、
前記Ａ／Ｄ変換器は、表示部の１水平ライン上の各画素を任意の個数に分割したブロックごとの検出結果から１水平ライン上の各画素の画素状態に対応する信号の検出結果を再構成し、
複数の水平ライン上のブロックごとの画素状態に対応する信号の検出にあって、その検出方向は隣接する水平ラインで異なるようにし、かつ、水平ライン上の最後の画素を次の水平ラインの最初の画素の画素状態に対応する信号の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせるように構成されていることを特徴とする表示装置。
【請求項３】
電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置であって、
前記画素への検出用電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えによって出力させるスイッチ回路と、
前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するＡ／Ｄ変換器を備え、
前記Ａ／Ｄ変換器は、前記水平ライン上における画素数を複数に分割したブロックごとにそのリファレンス電圧を変更する回路を備え、そのブロック内の各画素の画素状態に対応する信号を検出し、
前記Ａ／Ｄ変換器は、表示部の１水平ライン上の各画素を任意の個数に分割したブロックごとの画素状態に対応する信号の検出結果から１水平ライン上の各画素の画素状態に対応する信号の検出結果を再構成し、
複数の水平ライン上のブロックごとの画素状態に対応する信号の検出にあって、その検出方向は各水平ラインにおいて同じとし、かつ、水平ライン上の最初の画素を次の水平ラインの最初の画素の画素状態に対応する信号の検出に先だって再度検出し、その差分をとることによって画素間の検出値の連続性をもたせるように構成されていることを特徴とする表示装置。
【請求項４】
前記Ａ／Ｄ変換器は、リファレンス電圧生成回路、加算回路、および減算回路を具備し、リファレンス電圧を中心として前記加算回路と前記減算回路からそれぞれ基準電圧を生成することを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項５】
連続する各ブロックにおいて、最初のブロックの最後の検出画素と次のブロックの最初の検出画素が同じ画素としたことを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項６】
各フレームの表示の期間のそれぞれにおいて１水平ライン上の画素状態に対応する信号の検出を行うことを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項７】
１水平ライン上の画素状態に対応する信号の検出を複数フレームの表示の期間に分割して行うことを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項８】
ブロック内の検出画素数が他のブロック内の検出画素数と異なっていることを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、たとえば、その表示素子が自発光素子で構成される表示装置に関する。
【背景技術】
【０００２】
様々な情報処理装置の普及により、役割に応じた表示装置が種々存在する。その中で、表示素子が自発光素子で構成されたいわゆる自発光型と称される表示装置が注目されてきている。このような表示装置において、その表示素子は、たとえば、有機ＥＬ（Electro Luminescence）素子、あるいは有機発光ダイオード（Organic Light Emitting Diode）等が用いられたものが知られている。このような表示装置は、バックライトが不要で低消費電力に向いており、また、従来の液晶ディスプレイに比べて画素の視認性が高く、応答速度が速い等の利点を有する。さらに、このような発光素子はダイオードに似た特性を持っており、素子に流す電流量によって輝度を制御することができる。このような自発光型表示装置については下記特許文献１などに開示されている。
【０００３】
しかし、このように構成された表示装置において、その発光素子の特性として、使用期間や周囲環境により素子の内部抵抗値が変化することを免れない。特に使用期間が増大すると経時的に内部抵抗が高くなり、素子に流れる電流が減少する性質がある。そのため、例えばメニュー表示などを行う場合において、画面内の同一箇所の画素を点灯続けていると、その部分について焼付きの現象が生じる。この状態を補正するためには画素の状態を検出する必要がある。この検出方法としては表示の帰線期間において画素の状態を検出する方法をとる。帰線期間では画素に対して発光させないので電圧がかけられない。そのため、発光に使用する電源とは別電源を用い、帰線期間に画素に対してある一定の電流を印加しその状態での電圧を検出することで、電圧の変化から焼付きにおける劣化を検出する方法をとる。そして、画素状態を検出し補正する方法として、たとえば下記特許文献２に示すように、モニター素子を表示部の発光素子の各行方向に並設し、基本電流源によって、前記モニター素子に定電流を供給し、該モニター素子に発生する電圧を、モニター素子に並んで行方向に配置された複数の発光素子に印加し、該発光素子を定電圧駆動させるようにしたものが知られている。
【特許文献１】特開２００６−９１７０９号公報
【特許文献２】特開２００６−９１８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前記特許文献２に示した表示装置は、表示部における各画素の状態を、モニター素子を設けた行方向にしか検出できず、列方向のばらつき特性を考慮していないものとなっている。このため、各画素においてその状態を検出することが望ましいが、検出回路の規模が増大してしまうことを免れない。したがって、検出回路の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正が要望されるに至っている。
【０００５】
本発明の目的は、検出回路の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正を行う得る表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明による表示装置は、検出の基準値を最初(たとえば表示部の左端)で設定し、1フレームや1ライン分の一回の検出で基準値を変更しないことが理想となるが、実際には、外因のため検出値の変動量が大きくなり、これを回避するため、検出領域を細分化する。面内傾斜の影響により検出電圧が変動するが、検出器（Ａ／Ｄ変換器）の検出範囲内で対応できる変動範囲とすれば回路の規模の増大はない。そこで検出電圧変動範囲をＡ／Ｄ変換器の検出範囲内に収めるよう、一つのリファレンス電圧に対する検出画素数を細分化し、換言すれば、ブロック化して検出する。
【０００７】
本発明の一つの実施態様によれば、電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号電圧を入力するための信号線を有する表示装置にあって、
前記画素への電源の供給によって得られる前記画素の画素状態に対応する信号を前記信号線の切り替えによって出力させるスイッチ回路と、前記画素の画素状態に対応する信号を前記表示部の水平ライン上に沿って順次検出するＡ／Ｄ変換器を備え、前記Ａ／Ｄ変換器は、そのリファレンス電圧を変更する回路を備え、前記水平ライン上における画素数を複数に分割したブロックごとにそのブロック内の各画素の画素状態に対応する信号を検出するように構成されていることを特徴とするものである。
【発明の効果】
【０００８】
本発明による表示装置によれば、検出回路（Ａ／Ｄ変換器）の規模を増大させず、表示部の面内傾斜やばらつきをともなって劣化された画素の表示の補正を行うことができる。
【０００９】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施例を、図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【００１１】
（第１の実施形態）
図１は、本発明による表示装置における概略を示す構成図である。表示装置はドライバ１と表示部２で構成される。ドライバ１には、表示制御部３、検出スイッチ４、検出部５、検出用電源６を備える。表示部２には、表示用電源７、表示素子８、画素制御部９、スイッチ１０を備える。外部からの表示データは、ドライバ１の表示制御部３に入力する。表示制御部３は、前記表示データのタイミング制御や信号制御を行う。ドライバ１内での信号の流れは大きく３種類あり、表示経路、検出経路、補正経路として把握できる。前記表示経路は、前記表示データが、表示制御部３、検出スイッチ４を介して表示部２に入り、表画素制御部９を介して表示用電源７で表示素子８を駆動する流れとなっている。前記検出経路は、表示素子８からスイッチ１０、検出スイッチ４を介し検出部５に行く流れとなっている。補正経路は、検出部５から表示制御部３に行き前記表示データを補正する流れとなっている。前記検出スイッチ４は、表示時と検出時でのデータ方向を切り替えるようになっている。表示時には表示用電源７を利用し表示部２の電源にし、検出時には検出用電源６を利用し表示部２の電源にする。本実施例では、電源の個数は２個として示したが、構成によっては増減し、電源の種類も電流源や電圧源によって構成される場合がある。画素制御部９は、表示時に前記表示データによって表示用電源７の制御を行い、検出時に検出用電源６を用いて表示素子８の状態データを検出部５へ伝達するようになっている。
【００１２】
図２は、図１に示した構成図をさらに詳細に説明する図である。そして、表示装置としてたとえば有機ＥＬ素子を表示素子（図中符号８で示す）とした表示装置を示している。表示素子８の駆動電源は、出時と表示時とで独立した形態をもつ。すなわち、検出時には、検出用電源６として検出用電流源１１を用い、表示時には、表示用電源７として表示用電圧源１２を用いる。表示用電圧源１２は、表示に寄与する表示素子に共通であるのが好ましい。スイッチ１４は信号線１８で表示演算部１６に接続し、表示時にオンになる。検出用電流源１１は、検出線１３でスイッチ１５と接続される。ここで、スイッチ１４とスイッチ１５は同時にオンになることはない。表示演算部１６は、各スイッチや電源の制御及び検出と補正を行う。シフトレジスタ１７は、表示演算部１６の中に組み込まれても、独立した制御部として配置されてもよく、制御は表示演算部１６が行う。信号線２１は、表示時と検出時の両方で用いる共用線である。信号線２１に接続されているスイッチ１４は、表示演算部１６が制御する制御信号２０で制御され、スイッチ１５は、シフトレジスタ１７が制御する制御信号１９で制御される。表示用電圧源１２と表示素子８とは画素制御部９で接続されている。また、検出用電流源１１と表示用電圧源１２は別個の電源となっているが、検出構成によっては、電流源又は電圧源のどちらかの電源にまとめて構成してもよい。信号線２１と表示素子８とは、スイッチ１０で接続される。スイッチ１０は、表示演算部１６が制御するモード選択信号２２で制御する。画素状態の検出結果は、検出線１３を介して検出部５で得るようになっている。検出部５は、バッファ２４、Ａ／Ｄ変換部２５、検出演算部２６によって構成されている。バッファ２４は、検出線１３の値を増幅して信号２７に出力する。Ａ／Ｄ変換部２５は、信号２７のアナログ値を信号２８のデジタル値に変換する。検出演算部２６は、信号２８のデジタル値から、補正量を算出し、信号２３によって前記表示演算部１６に出力する。また、検出演算部２６からの制御信号２９によってＡ／Ｄ変換部２５を制御するようになっている。検出演算部２６には、設定レジスタや設定メモリを含んでよく、この設定値によって検出方法や各種設定を変更することが可能である。
【００１３】
図３は、前記Ａ／Ｄ変換部２５の一実施例を示す内部構成図である。図３に示すように、Ａ／Ｄ変換部２５は、検出結果を示す信号２７を入力し、Ａ／Ｄ回路３０によってＡ／Ｄ変換された信号２８を出力として取り出すようになっている。また、Ａ／Ｄ変換部２５に、リファレンス電圧生成回路３１と、加算回路３２、減算回路３５を備える。Ａ／Ｄ変換部２５には前記検出演算部２６（図２参照）から制御信号２９が取り入れられ、該制御信号２９は前記リファレンス電圧生成回路３１に入力され、該リファレンス電圧生成回路３１からは信号３３および信号３６を出力させるようになっている。信号３３の値と信号３６の値は同じでも異なってもよい。信号３３は加算回路３２に入力され、該加算回路３２は基準電圧Ａが出力されて前記Ａ／Ｄ回路３０に供給されるようになっている。信号３６は減算回路３５に入力され、該減算回路３５は基準電圧Ｂが出力されて前記Ａ／Ｄ回路３０に供給されるようになっている。基準電圧Ａ３４と基準電圧Ｂ３７は前記Ａ／Ｄ回路３０の基準電圧として用いられるようになっている。
【００１４】
図４は、前記Ａ／Ｄ回路３０の一実施例の内部構成を示した図である。図４において、前記Ａ／Ｄ回路３０は基準電圧Ａ３４及び基準電圧Ｂ３７によって生成された基準値４１と、入力される信号２７の検出結果を比較器４２によって比較するようになっている。基準電圧Ａ３４と基準電圧Ｂ３７は一方を基準線の値とし、リファレンス電圧値にオフセット値を加算または減算して求めた値とする。比較に用いる基準値４１は基準電圧Ａ３４と基準電圧Ｂ３７の間を抵抗ラダー４０で分割した値となっている。これにより、比較器４２は検出結果２７と基準値４１を比較する。図４に示す比較器４２はたとえば７個から構成されている。しかし、この比較器４２の個数、及び、抵抗ラダー４０の個数は要望される比較精度に応じて増減され得る。
【００１５】
図５は、表示装置（パネル）の表示領域における水平１ラインについてみた場合の、外因のない状態での検出結果を示している。図５において横軸は前記水平１ライン上の個所を示し、縦軸は検出値をとっている。図５においては、パネル特有の例えば画素選択用の薄膜トランジスタ（ＴＦＴ）のスイッチばらつきのみを考慮するものとしている。図５に示すように、１ラインの検出結果５０は何のばらつきもなく、焼付きも生じてなく、概ね一定値で検出できていることを示している。ここで、１ライン中の検出個所として左端部５１、中心部５２、右端部５３を見る。各個所の検出結果の拡大図を図５の下側に示しており、各画素における検出結果（たとえば図中符号５６で示す）は範囲５４内でばらついていることが判る。ここで、図中範囲５５はＡ／Ｄ回路３０による検出の最小レンジを示している。ばらつきがない場合、範囲５４はなくなり、検出値５６は全て同値になる。これに対し、図６は、表示領域における水平１ラインについてみた場合の、外因を含めた状態での検出結果を示している。図５の場合と同様に表示領域における水平１ラインについてみた場合を示している。パネル特有のばらつき以外に周囲温度などの影響を考慮したものとなっている。１ラインの検出結果６０は、１ラインの中で外因の影響をうけ一定ではなくなる。ここで、１ライン中の検出個所として左端部６１、中心部６２、右端部６３を見る。範囲６４はばらつきの範囲を示しており、この範囲はパネル固有のばらつきのため、図５に示した範囲５４とほぼ同じような値になる。また、範囲６５はＡ／Ｄ検出の最小レンジを示している。また、この例では、中央部６２において、左端部６１あるいは右端部６３と検出電圧が大きく異なり、Ａ／Ｄ検出のレンジが２段階にわたっていることが判る。本発明は、このような外因による影響を考慮した検出方法を提案するものである。
【００１６】
図７は、パネルの表示領域７０における水平方向の上述した検出において、表示領域の７０の上部の検出結果を図７（ａ）に示す検出値７１として、中央部の検出結果を図７（ｂ）に示す検出値７２として、下部の検出結果を図７（ｃ）に示す検出値７３として示している。この例では、表示領域７０の上部はばらつきが少なく下部に移動するに従ってばらつきが大きくなる特性を示したものである。このような特性はパネルによって異なるため、図７に示したものに限定されず、他に様々なパタンが存在する。
【００１７】
図８は、前記Ａ／Ｄ回路３０のレンジ構成を示した図である。Ａ／Ｄ変換器３０のレンジ８０において、最小レンジは図中範囲８１とする。この範囲において、リファレンス電圧８２を中心に、電圧のプラス側に三段階の電圧範囲８３を、電圧のマイナス側に三段階の電圧範囲８４が設定される。この段階の数は比較器４２の総数（本実施例では７個）に対応しており、本実施例では、後の説明から明らかとなるように、補正に対する回数に対応している。ここで、たとえば三段階の検出を実施する場合、ある範囲において、必ず四段階に入るものとすると、はじめの検出結果によって、設定が変化する。たとえば、初めの画素が正常に動作し、その検出結果が"０"の場合であれば、使用する範囲は"０"、"１"、"２"、"３"となる。また、初めの画素がたとえば１．５％劣化しており、その検出結果が"−１"の場所であれば、"-１"、"０"、"１"、"２"というようになる。また、初めの画素がたとえば３．０％劣化しており、その検出結果が"−２"の場所であれば、"−２"、"−１"、"０"、"１"というようになる。さらに、初めの画素がたとえば４．５％劣化しており、その検出結果が"−３"の場所であれば、"−３"、"−２"、"−１"、"０"というようになる。１ラインの検出結果の全てがこの範囲に入れば問題がないが、外因によって範囲を逸脱する可能性が充分にあり得る。
【００１８】
図９（ａ）は、表示領域の１水平ラインに沿った検出値の変化が大きい場合に（図７（ｃ）の場合を想定）、それら全ての検出値を得るための一つの方法を示したものである。全ての検出値を含むようにして設定された図９（ａ）の図中のブロック９０は、一つのＡ／Ｄ回路３０において前記ブロック９０をカバーし得るレンジを有していなければならないことを示している。この場合、Ａ／Ｄ回路３０の比較器４２の個数は必要範囲ｗをＡ／Ｄ回路３０の最小レンジで割った個数以上となる。たとえば、検出範囲が１Ｖで最小レンジが２０ｍＶとすれば５０段階必要となる。この場合、Ａ／Ｄ回路３０の回路規模が増大してしまうことを免れ得ない。
【００１９】
これに対して、図９（ｂ）は、本発明によって検出値を得る方法を示し、前記ブロック９０よりも大幅に小さな領域であるブロックを、図９（ｂ）に示すように、ブロック９１、ブロック９２、ブロック９３、……というように、検出値の変化に追随させ、それぞれのブロック９１、ブロック９２、ブロック９３、……ごとに検出結果を得るようにしている。このようにした場合、前記Ａ／Ｄ回路３０の比較器４２の個数はたとえば７個と少ない場合であっても、そのブロックを検出範囲内に収まるようにしながら水平方向に分割数に応じた移動をさせることによって、検出結果を得ることができる。
【００２０】
図１０は、上述した各ブロックにおける水平ライン上に並設される画素ごとの検出について示している。図１０において、図中矢印は水平ライン方向に相当し、ブロック９１、９２、９３、……は、説明の便宜上、前記水平ライン方向に対して垂直方向に順次ずらして描画している。この実施例では、各ブロックにおける画素の検出個数は一定とし、その数をＧｎとしている。各ブロック９１では一番目からＧｎ番目の各画素を順次検出し、たとえば一番目の画素からは検出結果１００を得、Ｇｎ番目画素からは検出結果１０１を得るようになっている。これら検出結果はそれぞれ絶対値としてもよいが、隣接する画素間での差分を計算して相対値として検出するようにしてもよい。この場合、二番目のブロック９２では、前のブロック９１の最後の画素であるＧｎから検出個数を加算したＧ２ｎまでを検出するようにしている。同様に三番目のブロック９３は、前のブロック９２の最後の画素であるＧ２ｎから検出個数を加算したＧ３ｎまでを検出するようにしている。このように、あるブロックの最後の画素と次のブロックの最初の画素を共通とすることにより、上述したように相対値で検出する場合に、ブロック間の連続性を信頼性よく確保できる効果を奏する。
【００２１】
図１１は、表示と検出のタイミングを示した図である。この実施例では、たとえば、１フレームの表示に対して１ラインの検出を行うようになっている。図１１の上方の図に示すように、表示の１フレームは表示期間と帰線期間からなり、これが繰り替えされるようになっている。本実施例では、前記帰線期間を検出期間に割り当てており、これにより、１フレームは表示期間１１０と検出期間１１１の構成になる。そして、検出期間１１１は、１ラインのブロック数であるｎ個に分割して検出するようにしている。同図において、ブロック１１２が一番目のブロック、ブロック１１３がｎ番目のブロックとなっている。同様に次のフレームの検出期間１１４についてもｎ個のブロックに分割して、ブロック１１５が一番目のブロック、ブロック１１６がｎ'番目のブロックとなっている。また、図１１の下方の図は、検出期間１１における各ブロックの詳細を示した図である。同図において、１ブロックの中にはリファレンス生成期間と画素検出期間があてがわれ、画素１１８が一番目の画素、画素１１９がｐ番目の画素となっている。ここで、１ブロックのｐ個の画素数は、１水平ラインにおける総画素数をブロック数ｎで割った個数に相当する。
【００２２】
図１２は、各水平ラインの垂直方向における順次検出の方法についての例を示した図である。図１２の上方の図から明らかなように、１水平ライン上の総画素数をＸｎ個としている。ライン（水平ライン）ｙにおける検出結果は結果１２０として得られ、次のラインであるラインｙ＋１における検出結果は結果１２１として得られ、更に次のラインであるラインｙ＋２における検出結果は結果１２２として得られる。この例では、たとえば、ラインｙにおける最後の画素の検出値１２３と、次のラインｙ＋１の最初の画素の検出値１２４は異なっている。図１２の下方の図に示すように、それぞれの水平ライン毎に検出を行い、たとえばラインｙとラインｙ＋１で検出値を共通にして重ねることなく検出しているからである。
【００２３】
図１３は、画素の表示を行うための制御フローチャートを示している。図１３において、処理１３０において表示の処理を開始すると、処理１３１においてシステムを初期化する。その後、処理１３２において表示処理を開始し、処理１３３において検出処理を開始する。システム起動中は、処理１３２と処理１３３を繰り返す。ここで、処理１３２における表示開始と処理１３３における検出開始は表示の１フレーム内で行われることは上述した通りである。
【００２４】
図１４は、画素の検出を行うための制御フローチャートを示しており、図１３に示した処理１３３の動作の詳細を示したものである。図１４において、処理１４０において検出制御を開始すると、処理１４１においてシフトレジスタ（図２において符号１７で示す）の初期化設定をする。その後、処理１４２においてリファレンス電圧を設定し、処理１４３において画素の状態を検出する。処理１４４において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理１４５において前記シフトレジスタをシフトし、処理１４３から繰り返す。処理１４４においてブロック内の画素数の設定数に達した場合、処理１４６においてブロック数が設定数に達したかどうか判定し、達していない場合、処理１４２から繰り返す。処理１４６においてブロック内の画素数の設定数に達した場合、処理１４７において検出動作を終了する。
【００２５】
（第２の実施形態）
図１５は、本発明の表示装置の第２の実施形態を示す図で、第１の実施形態の図１１に対応する図となっている。図１５に示すように、この構成では表示の２フレームに対して１水平ラインにおける検出を行うようにしている。上述したように１フレームは表示期間と帰線期間からなり、検出期間（図中符号１５１）を前記帰線期間に割り当てている。
【００２６】
ここで、検出期間１５１は、１水平ラインのブロック数であるｎ個の半分であるｍ個に分割して検出している。すなわち、この例では、ｍ＝ｎ／２としている。このようにした理由は、１フレームの検出期間に１水平ライン分の検出が間に合わない場合を想定するもので、残りのブロックにおける画素の検出は次の水平ラインで行うようにしている。したがって、更に検出に時間を要する場合には分割数を増やすことができ、このようにした場合、検出の１水平ラインにかかる表示フレーム数が増えることになる。図１５において、最初の１フレームにおける検出期間１５１において、ブロック１５２が一番目のブロック、ブロック１５３がｍ番目のブロックとして示している。そして、次の１フレームの検出期間で、ブロック１５４がｍ＋１番目のブロック、ブロック１５５がｎ番目のブロックとして示している。一番目のブロックからｎ番目のブロックに至って各画素の検出がなされることにより、１水平ライン上の画素の検出が終了することになる。
【００２７】
図１６は、図１５に示したようにして画素の検出を行う場合の制御フローチャートを示している。処理１６０において検出制御を開始すると、処理１６１においてライン分割フラグがオンかどうか調べる。ここで、ライン分割フラグは、検出の１水平ラインの処理を複数フレームで処理する際の途中であるか終了しているかを示すものである。ライン分割フラグがオンの場合、検出処理の途中であることを示し、ライン分割フラグがオフの場合、検出処理が終了していることを示す。処理１６１においてライン分割フラグがオフの場合、即ち、ラインの初めの検出である場合、処理１６２においてシフトレジスタ（図２の符号１７に示す）の初期化設定をする。処理１６２の後、あるいは、処理１６１においてライン分割フラグがオンの場合、処理１６３においてリファレンス電圧を設定し、処理１６４において画素の状態を検出する。処理１６５において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理１６６においてシフトレジスタをシフトし、処理１６４から繰り返す。処理１６５においてブロック内の画素数の設定数に達した場合、処理１６７においてブロック数が設定数に達したかどうか判定し、達していない場合、処理１６３から繰り返す。処理１６７においてブロック内の画素数の設定数に達した場合、処理１６８においてライン分割数の設定数に達した場合、処理１６９においてライン分割フラグをオフにする。処理１６８においてライン分割数の設定数に達していない場合、処理１７０においてライン分割フラグをオンにする。その後、処理１７１において検出動作を終了する。
【００２８】
（第３の実施形態）
図１７は、本発明の表示装置の第３の実施形態を示す図で、第１の実施形態の図１７における説明に関連する内容となっている。この構成では、各水平ライン上の画素の検出を行う際に、ブロックの分割数は変わらないが、１ブロックの検出画素数を変更するようにしている。図１７に示すように、ブロック番号１７５は１ラインにおける分割ブロックを示し、１ラインをたとえば１０ブロックに分割している。パターン１（等間隔）１７６は、ブロックごとに等間隔の画素で検出することを示しており、第１の実施形態および第２の実施形態ではパターン１を採用を前提として説明してきた。これに対し、本実施形態では、パターン２（可変長）１７７に示すように、１水平ラインの最初の端部においては検出する画素数を少なく、中央部においては多くし、さらに、最後の端部において少なくするようにしている。検出値のばらつき特性がたとえば図７（ｃ）に示すような場合が想定される際に、その中央部において検出画素数を多くすることは、信頼性ある画素特性の補正ができるからである。この他にも多くの組み合わせを有し、パネルの特性に合わせて設定するようにできる。
【００２９】
図１８は、図１７に示したようにして画素の検出を行う場合の制御フローチャートを示している。図１８に示すように、処理１８０において検出制御を開始すると、処理１８１においてライン分割フラグがオンかどうか調べる。ライン分割フラグとは検出の１ラインの処理を複数フレームで処理する時の途中であるか終了しているかを示すものである。ライン分割フラグがオンの場合、検出処理の途中であることを示し、ライン分割フラグがオフの場合、検出処理が終了していることを示す。処理１８１においてライン分割フラグがオフの場合、即ち、ラインの初めの検出である場合、処理１８２においてシフトレジスタの初期化設定をする。処理１８２の後、あるいは、処理１８１においてライン分割フラグがオンの場合、処理１８３において検出画素数の個数をパターン表から設定し、処理１８４においてリファレンス電圧を設定し、処理１８５において画素の状態を検出する。処理１８６において、ブロック内の画素数の設定数に達したかどうか判定し、達していない場合、処理１８７においてシフトレジスタをシフトし、処理１８５から繰り返す。処理１８６においてブロック内の画素数の設定数に達した場合、処理１８８においてブロック数が設定数に達したかどうか判定し、達していない場合、処理１８３から繰り返す。処理１８８においてブロック内の画素数の設定数に達した場合、処理１８９においてライン分割数の設定数に達した場合、処理１９０においてライン分割フラグをオフにする。処理１８９においてライン分割数の設定数に達していない場合、処理１９１においてライン分割フラグをオンにする。その後、処理１９２において検出動作を終了する。
【００３０】
（第４の実施形態）
図１９は、本発明の表示装置の第４の実施形態を示す図で、第１の実施形態の図１２と対応する図面となっている。図１９の上方の図に示すように、本実施形態では、水平ライン方向における総画素数をＸｎ個とし、ラインｙにおける検出結果を結果２００とし、次のラインであるラインｙ＋１における検出結果を結果２０１とし、更に次のラインであるラインｙ＋２における検出結果を結果２０２として示している。そして、前記結果２００の最後の検出値２０３と、結果２０１の最初の検出値を同じにし、その次の検出でラインｙ＋１の一番目の検出値を検出値２０４としている。図１９の下方の図に示すように、水平ライン上の画素の検出に際し、ラインｙの最後の検出とラインｙ＋１の最初の検出において、それらの差分をとって相対値で検出値を算出するようにしている。この場合、パネルの表示領域の両端で画素の検出値のばらつきがない場合に極めて有効となる。
【００３１】
（第５の実施形態）
図２０は、本発明の表示装置の第５の実施形態を示す図で、図１９と対応した図面となっている。この実施形態では、図２０の下方の図から明らかなよう、画素の検出方向において奇数番目の水平ラインと偶数番目の水平ラインとは異なっていることにある。すなわち、表示領域を蛇行して走行するように画素の順次検出がなれさるようになっている。この場合、図２０の上方の図に示すように、ラインｙにおける検出結果を結果２１０とし、次のラインであるラインｙ＋１における検出結果を結果２１１とし、更に次のラインであるラインｙ＋２における検出結果を結果２１２とした場合、結果２１０の最後の検出値２１３と、結果２１１の最初の検出値を同じにし、その次の検出でラインｙ＋１の最後の検出値を検出値２１４としている。上述のように、結果２１１においてライン内の検出方向が逆となっているが、連続的な相対値として検出ができる。
【００３２】
（第６の実施形態）
図２１は、本発明の表示装置の第６の実施形態を示す図で、図１２と対応した図面となっている。図２１の下方の図に示すように、各水平ラインにおいて画素の検出は同じ方向にするようにしている。そして、図２１の上方の図に示すように、各水平ラインの総画素数をＸｎ個としている。ラインｙにおける検出結果を結果２２０とし、次のラインであるラインｙ＋１における検出結果を結果２２１とし、更に次のラインであるラインｙ＋２における検出結果を結果２２２としている。また、結果２２１の最初の検出値２２３は、ラインｙの最初の画素の検出値とし、検出値２２４はラインｙ＋１の最初の画素の検出値としている。ラインの先頭画素でｙラインの値とｙ＋１ラインの値を比較することでラインの基準を相対的にみることができる。すなわち、ラインｙの最初の検出とラインｙ＋１の最初の検出で差分をとり、また、ラインｙ＋１の最初の検出とラインｙ＋２の最初の検出で差分をとることにより、相対値としての検出結果を得ることができる。
【産業上の利用可能性】
【００３３】
本発明は、表示装置単体、組み込みパネル、あるいは情報処理端末の表示装置として利用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の表示装置の概略を示す構成図である。
【図２】本発明の表示装置の画素の検出部を示す構成図である。
【図３】画素の検出部におけるＡ／Ｄ変換部を示す構成図である。
【図４】Ａ／Ｄ変換部内のＡ／Ｄ回路を示す構成図である。
【図５】画素の検出において理想状態のライン検出を示した図である。
【図６】画素の検出において実環境のライン検出を示した図である。
【図７】パネルの表示部におけるライン検出におけるライン毎の変化を示した図である。
【図８】前記Ａ／Ｄ変換器のレンジ構成を説明する図である。
【図９】本発明によるブロック毎による画素の検出を示す説明図である。
【図１０】ブロック検出と該ブロック内の画素の関係を示した図である。
【図１１】第１の実施形態における表示と検出のタイミングを示した図である。
【図１２】第１の実施形態において表示部の垂直方向における検出方法を示した図である。
【図１３】第１の実施形態における全体制御についてのフローチャートである。
【図１４】第１の実施形態における検出制御についてのフローチャートである。
【図１５】第２の実施形態における表示と検出のタイミングを示した図である。
【図１６】第２の実施形態における検出制御についてのフローチャートである。
【図１７】第３の実施形態においてブロック内の検出画素数の一例を示した図である。
【図１８】第３の実施形態における検出制御についてのフローチャートである。
【図１９】第４の実施形態における表示部の垂直方向における検出方法を示した図である。
【図２０】第５の実施形態における表示部の垂直方向における検出方法を示した図である。
【図２１】第６の実施形態における表示部の垂直方向における検出方法を示した図である。
【符号の説明】
【００３５】
１……ドライバ、２……表示部、３……表示制御部、４……検出スイッチ、５……検出部、６……検出電源、７……表示電源、８……ＯＬＥＤ素子、９……画素制御部、１０……検出スイッチ、１６……表示演算部、１７……シフトレジスタ、２４……バッファ、２５……Ａ／Ｄ変換器、２６……検出演算部、３０……Ａ／Ｄ回路、３１……リファレンス電圧生成部、３２……加算回路、３５……減算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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