(57)【特許請求の範囲】
【請求項１】
バックバイアス電圧レベルと基準電圧レベルとの差を検出するバックバイアス電圧検出器と、
該バックバイアス電圧検出器の検出結果に応じてオシレータ信号の周期を制御する周期調節手段と、
前記オシレータ信号の周期によって前記バックバイアス電圧をポンピングするポンプ手段と、
前記周期調節手段が、
前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、
前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、
前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、
前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、
前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部と
を備えることを特徴とする内部電圧発生回路。
【請求項２】
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする請求項１に記載の内部電圧発生回路。
【請求項３】
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ハイレベルの信号を出力する第１駆動部と、
該第１駆動部の出力をラッチする第１ラッチと、
該第１ラッチの出力と前記イネーブル信号とを論理組合せして前記初期信号を出力する第１論理組合せ部と
を備えることを特徴とする請求項２に記載の内部電圧発生回路。
【請求項４】
前記第１駆動部が、
電源電圧端と第１ノードとの間に接続され、ゲート端子を介して接地電圧が印加される第１ＰＭＯＳトランジスタと、
前記第１ノードと接地電圧端との間に直列接続され、それぞれのゲート端子を介して前記検出信号の反転信号及び前記パワーアップ信号が印加される第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載の内部電圧発生回路。
【請求項５】
前記第１論理組合せ部が、
前記第１ラッチの出力と前記イネーブル信号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力を反転させて前記初期信号を出力する第１インバータと
を備えることを特徴とする請求項３に記載の内部電圧発生回路。
【請求項６】
前記イネーブル信号発生器が、
前記イネーブル信号を一定時間遅延させる遅延部と、
前記遅延部の出力と前記パワーアップ信号とを論理組合せして前記イネーブル信号を出力する第２論理組合せ部と
を備えることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項７】
前記第２論理組合せ部が、第２ＮＡＮＤゲートを備えることを特徴とする請求項６に記載の内部電圧発生回路。
【請求項８】
前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする請求項１に記載の内部電圧発生回路。
【請求項９】
前記シフトレジスタ部が、
前記イネーブル信号と前記検出信号がそれぞれ印加され、前記初期信号が入力されて前記複数のカウント信号を順次出力する、直列接続された複数のシフトレジスタを備えることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項１０】
前記複数のシフトレジスタのそれぞれが、
前記検出信号のアクティブ時、前記初期信号を一定時間ハイレベルにラッチし、前記検出信号の非アクティブ時、前記ラッチされたハイレベルの信号をカウント信号として出力することを特徴とする請求項９に記載の内部電圧発生回路。
【請求項１１】
前記複数のシフトレジスタのそれぞれが、
前記検出信号の状態によって前記初期信号を選択的に出力する第１トランスミッションゲートと、
前記イネーブル信号に応じて前記第１トランスミッションゲートの出力をラッチする第２ラッチと、
該第２ラッチの出力を反転させる第２インバータと、
前記検出信号の状態によって前記第２インバータの出力を選択的に出力する第２トランスミッションゲートと、
前記イネーブル信号に応じて前記第２トランスミッションゲートの出力をラッチする第３ラッチと、
該第３ラッチの出力を反転させてカウント信号を出力する第３インバータと
を備えることを特徴とする請求項１０に記載の内部電圧発生回路。
【請求項１２】
前記第２ラッチと前記第３ラッチが、ＮＡＮＤラッチであることを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項１３】
前記第１トランスミッションゲートと前記第２トランスミッションゲートが、互いに相補的に動作することを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項１４】
前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項１５】
前記デコーダ及びラッチ部が、
前記複数のカウント信号をデコードするデコーダと、
前記イネーブル信号に応じて前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部と
を備えることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項１６】
前記ラッチ部が、前記複数のポンプ制御信号の数に対応する複数のＮＡＮＤラッチを備えることを特徴とする請求項１５に記載の内部電圧発生回路。
【請求項１７】
前記複数のＮＡＮＤラッチのそれぞれが、前記イネーブル信号の非アクティブ時に以前の状態をラッチし、前記イネーブル信号のアクティブ時に入力信号をラッチすることを特徴とする請求項１６に記載の内部電圧発生回路。
【請求項１８】
前記デコーダ及びラッチ部が、
第１カウント信号がアクティブになる場合、第１ポンプ制御信号がアクティブになって出力され、前記第１カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第１ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項１９】
前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項２０】
前記ポンプ電圧オシレータ部が、
前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする請求項１９に記載の内部電圧発生回路。
【請求項２１】
ポンプ電圧レベルを検出し、前記ポンプ電圧レベルが基準電圧レベルより低い場合、検出信号を第１レベルで出力し、前記ポンプ電圧レベルが前記基準電圧レベルより高い場合、前記検出信号を第２レベルで出力するポンプ電圧検出器と、
前記検出信号が前記第１レベルの場合の区間をカウントしてオシレータ信号の周期を短く制御し、前記検出信号が前記第２レベルの場合の区間をカウントして前記オシレータ信号の周期を長く制御する周期調節手段と、
前記オシレータ信号の周期によって前記ポンプ電圧をポンピングして出力するポンプ手段と
を備え、
前記周期調節手段が、
前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、
前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、
前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、
前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、
前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部と
を備えることを特徴とする内部電圧発生回路。
【請求項２２】
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項２３】
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ハイレベルの信号を出力する第２駆動部と、
該第２駆動部の出力をラッチする第４ラッチと、
該第４ラッチの出力と前記イネーブル信号とを論理組合せして前記初期信号を出力する第３論理組合せ部と
を備えることを特徴とする請求項２２に記載の内部電圧発生回路。
【請求項２４】
前記第２駆動部が、
電源電圧端と第２ノードとの間に接続され、ゲート端子を介して接地電圧が印加される第２ＰＭＯＳトランジスタと、
前記第２ノードと接地電圧端との間に直列接続され、それぞれのゲート端子を介して前記検出信号の反転信号及び前記パワーアップ信号が印加される第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタと
を備えることを特徴とする請求項２３に記載の内部電圧発生回路。
【請求項２５】
前記第３論理組合せ部が、
前記第４ラッチの出力と前記イネーブル信号とをＮＡＮＤ演算する第３ＮＡＮＤゲートと、
該第３ＮＡＮＤゲートの出力を反転させて前記初期信号を出力する第４インバータと
を備えることを特徴とする請求項２３に記載の内部電圧発生回路。
【請求項２６】
前記イネーブル信号発生器が、
前記イネーブル信号を一定時間遅延させる遅延部と、
該遅延部の出力と前記パワーアップ信号とを論理組合せして前記イネーブル信号を出力する第４論理組合せ部と
を備えることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項２７】
前記第４論理組合せ部が、第４ＮＡＮＤゲートを備えることを特徴とする請求項２６に記載の内部電圧発生回路。
【請求項２８】
前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項２９】
前記シフトレジスタ部が、
前記イネーブル信号と前記検出信号がそれぞれ印加され、前記初期信号が入力されて前記複数のカウント信号を順次出力する、直列接続された複数のシフトレジスタを備えることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項３０】
前記複数のシフトレジスタのそれぞれが、
前記検出信号のアクティブ時、前記初期信号を一定時間ハイレベルにラッチし、前記検出信号の非アクティブ時、前記ラッチされたハイレベルの信号をカウント信号として出力することを特徴とする請求項２９に記載の内部電圧発生回路。
【請求項３１】
前記複数のシフトレジスタのそれぞれが、
前記検出信号の状態によって前記初期信号を選択的に出力する第３トランスミッションゲートと、
前記イネーブル信号に応じて前記第３トランスミッションゲートの出力をラッチする第５ラッチと、
該第５ラッチの出力を反転させる第５インバータと、
前記検出信号の状態によって前記第５インバータの出力を選択的に出力する第４トランスミッションゲートと、
前記イネーブル信号に応じて前記第４トランスミッションゲートの出力をラッチする第６ラッチと、
該第６ラッチの出力を反転させてカウント信号を出力する第６インバータと
を備えることを特徴とする請求項３０に記載の内部電圧発生回路。
【請求項３２】
前記第５ラッチと前記第６ラッチが、ＮＡＮＤラッチであることを特徴とする請求項３１に記載の内部電圧発生回路。
【請求項３３】
前記第３トランスミッションゲートと前記第４トランスミッションゲートが、互いに相補的に動作することを特徴とする請求項３１に記載の内部電圧発生回路。
【請求項３４】
前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする請求項３１に記載の内部電圧発生回路。
【請求項３５】
前記デコーダ及びラッチ部が、
前記複数のカウント信号をデコードするデコーダと、
前記イネーブル信号によって前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部と
を備えることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項３６】
前記ラッチ部が、前記複数のポンプ制御信号の数に対応する複数のＮＡＮＤラッチを備えることを特徴とする請求項３５に記載の内部電圧発生回路。
【請求項３７】
前記複数のＮＡＮＤラッチのそれぞれが、前記イネーブル信号の非アクティブ時に以前の状態をラッチし、前記イネーブル信号のアクティブ時に入力信号をラッチすることを特徴とする請求項３６に記載の内部電圧発生回路。
【請求項３８】
前記デコーダ及びラッチ部が、
第２カウント信号がアクティブになる場合、第２ポンプ制御信号がアクティブになって出力され、前記第２カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第２ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項３９】
前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項４０】
前記ポンプ電圧オシレータ部が、
前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする請求項３９に記載の内部電圧発生回路。
【請求項４１】
内部電圧レベルを検出し、前記内部電圧レベルが基準電圧レベルより低い場合、検出信号を第１レベルで出力し、前記内部電圧レベルが前記基準電圧レベルより高い場合、前記検出信号を第２レベルで出力する内部電圧検出器と、
前記検出信号が前記第１レベルの場合の区間をカウントしてオシレータ信号の周期を短く制御し、前記検出信号が第２レベルの場合の区間をカウントして前記オシレータ信号の周期を長く制御する周期調節手段と、
前記オシレータ信号の周期によって前記内部電圧をポンピングして出力するポンプ手段と
を備え、
前記周期調節手段が、
前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、
前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、
前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、
前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、
前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部と
を備えることを特徴とする内部電圧発生回路。
【請求項４２】
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする請求項４１に記載の内部電圧発生回路。
【請求項４３】
前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする請求項４１に記載の内部電圧発生回路。
【請求項４４】
前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする請求項４３に記載の内部電圧発生回路。
【請求項４５】
前記デコーダ及びラッチ部が、
前記複数のカウント信号をデコードするデコーダと、
前記イネーブル信号によって前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部と
を備えることを特徴とする請求項４１に記載の内部電圧発生回路。
【請求項４６】
前記デコーダ及びラッチ部が、
第３カウント信号がアクティブになる場合、第３ポンプ制御信号がアクティブになって出力され、前記第３カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第３ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする請求項４５に記載の内部電圧発生回路。
【請求項４７】
前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする請求項４１に記載の内部電圧発生回路。
【請求項４８】
前記ポンプ電圧オシレータ部が、
前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする請求項４７に記載の内部電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電圧発生回路に関し、特に、バックバイアス電圧又はポンプ電圧のレベル変化をカウンタし、その結果として、オシレータ信号の周期を調節することにより、バックバイアス電圧又はポンプ電圧のレベル変化に対応して安定した内部電圧を生成できるようにする技術である。
【背景技術】
【０００２】
一般に、半導体メモリ素子は、外部から印加された外部電圧以外にも、内部回路に様々な値を有する内部電源を設けて使用する。外部電源を基準として生成された内部電源は、その目的によって用途が異なる。このように外部電源を用い内部電源を生成する方式には、大きく分けて２つある。ひとつは、外部電源を低い電位にダウンコンバート（Ｄｏｗｎ  Ｃｏｎｖｅｒｔｉｎｇ）して内部電位を設けて使用する方式であり、もうひとつは、チャージポンプを用いて外部電源電位より高いか又は接地電位より低い内部電位を生成する方式である。
【０００３】
ここで、ダウンコンバートして生成された内部電源は、電力消費を減らすためのものであり、チャージポンプして生成された内部電源は、次のような特殊な目的を果たすためのものである。
【０００４】
すなわち、チャージポンプによって生成された内部電源のうち、ＤＲＡＭに最も普遍的に使用されている内部電源には、ポンプ電圧ＶＰＰとバックバイアス電圧ＶＢＢとがある。ここで、ポンプ電圧ＶＰＰは、セルにアクセスするために、セルトランジスタのゲート又はワードラインに外部電源電圧ＶＣＣより高い電位のポンプ電圧ＶＰＰを印加してセルデータが損われないようにする。また、セルに格納されているデータの損失を防ぐために、セルトランジスタのバルクに外部電位の接地電圧ＶＳＳより低いバックバイアス電圧ＶＢＢを印加する。
【０００５】
このような内部電圧発生器は、所望のレベルを検出する検出回路と、チャージポンプ方式を用いて電圧を増加又は減少させるポンプ回路とを備える。チャージポンプの効率は、このようなポンプ電圧ＶＰＰとバックバイアス電圧ＶＢＢとを生成するのに極めて重要な影響を及ぼす。そのため、少ない（あるいは等しい）面積を有し、かつ効率の高いチャージポンプを実現することは極めて重要な課題といえる。
【０００６】
最近、外部電源が１．５Ｖ以下に低くなるにつれ、従来の技術で電力を減らすために外部電源をダウンコンバートして使用していた内部電源の電位では、回路の動作自体が不可能になるという問題が発生している。
【０００７】
例えば、ビットラインセンスアンプＢＬＳＡで、ビットラインＢＬとビットラインバー／ＢＬとを均等化させるビットライン均等化トランジスタのゲートを制御するために、プルアップ電位として外部電源電位か、それより低い電位を使用する場合には、ビットラインとビットラインバーがきちんと均等化されない。
【０００８】
そして、センスアンプＳＡの動作中に、プルアップトランジスタＲＴＯとプルダウントランジスタＳＢとを動作させる前に、これらをビットラインプリチャージ電圧（ＶＢＬＰ）レベルにプリチャージさせるトランジスタを制御するために、プルアップソースとして使用される電位を、外部電源かこれより低い電源で印加する場合でも、プリチャージ動作をきちんと行うことができない。
【０００９】
また、信号ライン及びローカル入／出力ライン、並びにローカル入／出力ライン及びグローバル入／出力ラインの間をそれぞれプリチャージさせるトランジスタのゲートを制御するために、プルアップソースとして使用される電位を、外部電源かこれより低い電源で印加する場合でも、プリチャージ動作を行うことができない。
【００１０】
すなわち、これら全てが、ＮＭＯＳトランジスタの特性から、ハイレベルの伝達が難しいため、ゲート電位が、ドレイン電位より閾値電圧Ｖｔｈ以上高くないときにソース電位がドレインに印加される場合、ドレイン電位は、ソース電位で閾値電圧分の損失が発生することになる。
【００１１】
このような問題を解決するための方法として、図１のような内部電圧発生回路が開示されている。
【００１２】
従来のバックバイアス電圧発生回路は、バックバイアス電圧検出器１と、オシレータ２とを備える。
【００１３】
ここで、バックバイアス電圧検出器１は、ＰＭＯＳトランジスタＰ１、Ｐ２及びインバータＩＶ１、ＩＶ２を備える。ＰＭＯＳトランジスタＰ１、Ｐ２は、コア電圧ＶＣＯＲＥ印加端と接地電圧ＶＳＳ印加端との間に直列接続され、それぞれのゲート端子を介して接地電圧ＶＳＳとバックバイアス電圧ＶＢＢとが印加される。インバータＩＶ１、ＩＶ２は、ノードＡＡの信号を非反転遅延させて検出信号ＤＥＴを出力する。
【００１４】
そして、オシレータ２は、ＮＡＮＤゲートＮＤ１と複数の直列接続されたインバータＩＶ３〜ＩＶ８とを備える。ここで、ＮＡＮＤゲートＮＤ１は、検出信号ＤＥＴとインバータＩＶ８の出力をＮＡＮＤ演算してオシレータ信号ＯＳＣ＿ＯＵＴを出力する。複数のインバータＩＶ３〜ＩＶ８は、ＮＡＮＤゲートＮＤ１の出力を非反転遅延させてＮＡＮＤゲートＮＤ１の入力端子に出力する。
【００１５】
このような構成を有する従来のバックバイアス電圧発生回路は、バックバイアス電圧ＶＢＢレベルと接地電圧ＶＳＳとを比較して、バックバイアス電圧ＶＢＢがＰＭＯＳトランジスタＰ２の閾値電圧より高い場合、すなわち、絶対値が小さい場合、ＰＭＯＳトランジスタＰ２に流れる電流が減少する。
【００１６】
これにより、ノードＡＡの電圧は、ＰＭＯＳトランジスタＰ１を介して流入するチャージによってハイレベルになり、且つ、検出信号ＤＥＴがハイレベルになって、オシレータ２が動作するようになる。この後、バックバイアス電圧ＶＢＢのオシレータ２が動作すれば、ポンプ動作を行うようになり、バックバイアス電圧ＶＢＢのレベルが減少する。
【００１７】
反面、バックバイアス電圧ＶＢＢレベルと接地電圧ＶＳＳとを比較して、バックバイアス電圧ＶＢＢがＰＭＯＳトランジスタＰ２の閾値電圧より低い場合、すなわち、絶対値が大きい場合、ＰＭＯＳトランジスタＰ２がターンオンされる。これにより、ノードＡＡ及び検出信号ＤＥＴがローレベルになって、オシレータ２の動作が中止し、ポンプ動作が中止する。
【００１８】
図２は、従来の内部電圧発生回路に関する他の実施形態である。
【００１９】
従来のポンプ電圧発生回路は、ポンプ電圧検出器３と、オシレータ４とを備える。
【００２０】
ここで、ポンプ電圧検出器３は、抵抗Ｒ１、Ｒ２と、ＰＭＯＳトランジスタＰ３、Ｐ４と、ＮＭＯＳトランジスタＮ１〜Ｎ３、及びインバータＩＶ９を備える。抵抗Ｒ１、Ｒ２は、ポンプ電圧ＶＰＰ印加端と接地電圧端との間に直列接続される。ＰＭＯＳトランジスタＰ３、Ｐ４とＮＭＯＳトランジスタＮ１〜Ｎ３とを備える比較器は、電源電圧ＶＤＤの印加時にＮＭＯＳトランジスタＮ３がターンオンされると、ノードＢＢの信号と基準電圧ＶＲＥＦＰとを比較して出力する。インバータＩＶ９は、比較器の出力を反転させて検出信号ＤＥＴを出力する。
【００２１】
そして、オシレータ４は、ＮＡＮＤゲートＮＤ２と複数の直列接続されたインバータＩＶ１０〜ＩＶ１５とを備える。ここで、ＮＡＮＤゲートＮＤ２は、検出信号ＤＥＴとインバータＩＶ１５の出力をＮＡＮＤ演算してオシレータ信号ＯＳＣ＿ＯＵＴを出力する。複数のインバータＩＶ１０〜ＩＶ１５は、ＮＡＮＤゲートＮＤ２の出力を非反転遅延させてＮＡＮＤゲートＮＤ２の入力端子に出力する。
【００２２】
このような構成を有する従来のポンプ電圧発生回路は、抵抗Ｒ１、Ｒ２によって抵抗分配されたポンプ電圧ＶＰＰのレベルと基準電圧ＶＲＥＦＰとを比較して、抵抗分配されたポンプ電圧ＶＰＰが基準電圧ＶＲＥＦＰより低い場合、ＮＭＯＳトランジスタＮ１に流れる電流が減少する。これにより、ノードＣＣの電圧は増加してＰＭＯＳトランジスタＰ４をターンオフさせ、検出信号ＤＥＴがハイレベルになって、オシレータ４が動作する。この後、ポンプ電圧ＶＰＰのオシレータ４が動作すれば、ポンプ動作を行うようになり、ポンプ電圧ＶＰＰのレベルが増加する。
【００２３】
反面、ポンプ電圧ＶＰＰのレベルが抵抗分配された電圧と一定レベルを有する基準電圧ＶＲＥＦＰとを比較して、抵抗分配されたポンプ電圧ＶＰＰが基準電圧ＶＲＥＦＰより高ければ、検出信号ＤＥＴがローレベルになって、オシレータ４の動作が中止し、ポンプ動作が中止する。
【特許文献１】特開平１１−２９７９５０
【発明の開示】
【発明が解決しようとする課題】
【００２４】
ところが、このような従来のバックバイアス電圧発生回路及びポンプ電圧発生回路は、バックバイアス電圧ＶＢＢ又はポンプ電圧ＶＰＰを生成するために、オシレータ２、４を用いてポンプ動作を行い、オシレータ２、４から発生したオシレータ信号ＯＳＣ＿ＯＵＴの周期によってポンプ速度が決定される。
【００２５】
これにより、オシレータ２、４によって生成されたパルスの周期が一定になり、ポンプ動作がさほど必要としない区間と、バックバイアス電圧ＶＢＢ又はポンプ電圧ＶＰＰのレベルが急速に減少するか変動が激しいことから、ポンプ動作を多く必要とする区間とで、ポンプ速度が全て等しく設定される。
【００２６】
すなわち、バックバイアス電圧ＶＢＢ又はポンプ電圧ＶＰＰをポンピングするオシレータ２、４の周期が固定されていて、バックバイアス電圧ＶＢＢレベルに対応してポンプ速度を能動的に変化させることができなくなる。
【００２７】
このような現象は、負のワードライン方式を用いる回路方式においてより深刻な問題として作用するが、ポンプ電圧ＶＰＰのレベル変動によるカップリングが発生する場合、安定したバックバイアス電圧ＶＢＢレベルを保持することが困難になる。
【００２８】
また、ポンプ電圧ＶＰＰの消耗量が小さい区間でも、一定のオシレータ周期で動作し、過度のＩＤＤ電流を使用することになる。これにより、デバイスの電流の消費を増加させ、安定したポンプ電圧レベルを保持することが困難になる。
【００２９】
本発明は、上記のような問題を解決するためになされたものであって、その目的は、バックバイアス電圧又はポンプ電圧のレベルを検出して、基準レベルとの差が生じる時点を、一定時間、シフトレジスタを介してカウントすることにより、オシレータ周期を能動的に変化できるようにすることにある。
【課題を解決するための手段】
【００３０】
そこで、上記の目的を達成するための本発明の内部電圧発生回路は、バックバイアス電圧レベルと基準電圧レベルとの差を検出するバックバイアス電圧検出器と、バックバイアス電圧検出器の検出結果に基づいてオシレータ信号の周期を制御する周期調節手段と、オシレータ信号の周期によってバックバイアス電圧をポンピングするポンプ手段とを備えることを特徴とする。また、前記バックバイアス電圧検出器が、バックバイアス電圧レベルが基準電圧レベルより低い場合、第１レベルの検出信号を出力し、バックバイアス電圧レベルが基準電圧レベルより高い場合、第２レベルの検出信号を出力することを特徴とする。また、前記周期調節手段が、前記検出信号が第１レベルの場合、前記オシレータ信号の周期を短く制御し、前記検出信号が第２レベルの場合、前記オシレータ信号の周期を長く制御することを特徴とする。また、前記周期調節手段が、前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部とを備えることを特徴とする。また、前記初期信号発生器が、前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする。また、前記初期信号発生器が、前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ハイレベルの信号を出力する第１駆動部と、該第１駆動部の出力をラッチする第１ラッチと、該第１ラッチの出力と前記イネーブル信号とを論理組合せして前記初期信号を出力する第１論理組合せ部とを備えることを特徴とする。また、前記第１駆動部が、電源電圧端と第１ノードとの間に接続され、ゲート端子を介して接地電圧が印加される第１ＰＭＯＳトランジスタと、前記第１ノードと接地電圧端との間に直列接続され、それぞれのゲート端子を介して前記検出信号の反転信号及び前記パワーアップ信号が印加される第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタとを備えることを特徴とする。また、前記第１論理組合せ部が、前記第１ラッチの出力と前記イネーブル信号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力を反転させて前記初期信号を出力する第１インバータとを備えることを特徴とする。また、前記イネーブル信号発生器が、前記イネーブル信号を一定時間遅延させる遅延部と、前記遅延部の出力と前記パワーアップ信号とを論理組合せして前記イネーブル信号を出力する第２論理組合せ部とを備えることを特徴とする。また、前記第２論理組合せ部が、第２ＮＡＮＤゲートを備えることを特徴とする。また、前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする。また、前記シフトレジスタ部が、前記イネーブル信号と前記検出信号がそれぞれ印加され、前記初期信号が入力されて前記複数のカウント信号を順次出力する、直列接続された複数のシフトレジスタを備えることを特徴とする。また、前記複数のシフトレジスタのそれぞれが、前記検出信号のアクティブ時、前記初期信号を一定時間ハイレベルにラッチし、前記検出信号の非アクティブ時、前記ラッチされたハイレベルの信号をカウント信号として出力することを特徴とする。また、前記複数のシフトレジスタのそれぞれが、前記検出信号の状態によって前記初期信号を選択的に出力する第１トランスミッションゲートと、前記イネーブル信号に応じて前記第１トランスミッションゲートの出力をラッチする第２ラッチと、該第２ラッチの出力を反転させる第２インバータと、前記検出信号の状態によって前記第２インバータの出力を選択的に出力する第２トランスミッションゲートと、前記イネーブル信号に応じて前記第２トランスミッションゲートの出力をラッチする第３ラッチと、該第３ラッチの出力を反転させてカウント信号を出力する第３インバータとを備えることを特徴とする。また、前記第２ラッチと前記第３ラッチが、ＮＡＮＤラッチであることを特徴とする。また、前記第１トランスミッションゲートと前記第２トランスミッションゲートが、互いに相補的に動作することを特徴とする。また、前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする。また、前記デコーダ及びラッチ部が、前記複数のカウント信号をデコードするデコーダと、前記イネーブル信号に応じて前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部とを備えることを特徴とする。また、前記ラッチ部が、前記複数のポンプ制御信号の数に対応する複数のＮＡＮＤラッチを備えることを特徴とする。また、前記複数のＮＡＮＤラッチのそれぞれが、前記イネーブル信号の非アクティブ時に以前の状態をラッチし、前記イネーブル信号のアクティブ時に入力信号をラッチすることを特徴とする。また、前記デコーダ及びラッチ部が、第１カウント信号がアクティブになる場合、第１ポンプ制御信号がアクティブになって出力され、前記第１カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第１ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする。また、前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする。また、前記ポンプ電圧オシレータ部が、前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする。
【００３１】
そして、本発明の他の実施形態に係る内部電圧発生回路は、ポンプ電圧レベルと基準電圧レベルとの差を検出するポンプ電圧検出器と、ポンプ電圧レベルが基準電圧レベルより低い期間をカウントし、その結果に基づいてオシレータ信号の周期を制御する周期調節手段と、オシレータ信号の周期によってポンプ電圧をポンピングするポンプ手段とを備えることを特徴とする。  ポンプ電圧レベルと基準電圧レベルとの差を検出するポンプ電圧検出器と、
前記ポンプ電圧レベルが基準電圧レベルより低い期間をカウントしてオシレータ信号の周期を制御する周期調節手段と、
前記オシレータ信号の周期によって前記ポンプ電圧をポンピングすることを特徴とする内部電圧発生回路。また、前記ポンプ電圧検出器が、ポンプ電圧レベルが基準電圧レベルより低い場合、第３レベルの検出信号を出力し、ポンプ電圧レベルが基準電圧レベルより高い場合、第４レベルの検出信号を出力することを特徴とする。また、前記周期調節手段が、前記検出信号が第３レベルの場合、前記オシレータ信号の周期を短く制御し、前記検出信号が第４レベルの場合、前記オシレータ信号の周期を長く制御することを特徴とする。また、前記周期調節手段が、前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部とを備えることを特徴とする。また、前記初期信号発生器が、前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする。また、前記初期信号発生器が、前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ハイレベルの信号を出力する第２駆動部と、該第２駆動部の出力をラッチする第４ラッチと、該第４ラッチの出力と前記イネーブル信号とを論理組合せして前記初期信号を出力する第３論理組合せ部とを備えることを特徴とする。また、前記第２駆動部が、電源電圧端と第２ノードとの間に接続され、ゲート端子を介して接地電圧が印加される第２ＰＭＯＳトランジスタと、前記第２ノードと接地電圧端との間に直列接続され、それぞれのゲート端子を介して前記検出信号の反転信号及び前記パワーアップ信号が印加される第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタとを備えることを特徴とする。また、前記第３論理組合せ部が、前記第４ラッチの出力と前記イネーブル信号とをＮＡＮＤ演算する第３ＮＡＮＤゲートと、該第３ＮＡＮＤゲートの出力を反転させて前記初期信号を出力する第４インバータとを備えることを特徴とする。また、前記イネーブル信号発生器が、前記イネーブル信号を一定時間遅延させる遅延部と、該遅延部の出力と前記パワーアップ信号とを論理組合せして前記イネーブル信号を出力する第４論理組合せ部とを備えることを特徴とする。また、前記第４論理組合せ部が、第４ＮＡＮＤゲートを備えることを特徴とする。また、前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする。また、前記シフトレジスタ部が、前記イネーブル信号と前記検出信号がそれぞれ印加され、前記初期信号が入力されて前記複数のカウント信号を順次出力する、直列接続された複数のシフトレジスタを備えることを特徴とする。また、前記複数のシフトレジスタのそれぞれが、前記検出信号のアクティブ時、前記初期信号を一定時間ハイレベルにラッチし、前記検出信号の非アクティブ時、前記ラッチされたハイレベルの信号をカウント信号として出力することを特徴とする。また、前記複数のシフトレジスタのそれぞれが、前記検出信号の状態によって前記初期信号を選択的に出力する第３トランスミッションゲートと、前記イネーブル信号に応じて前記第３トランスミッションゲートの出力をラッチする第５ラッチと、該第５ラッチの出力を反転させる第５インバータと、前記検出信号の状態によって前記第５インバータの出力を選択的に出力する第４トランスミッションゲートと、前記イネーブル信号に応じて前記第４トランスミッションゲートの出力をラッチする第６ラッチと、該第６ラッチの出力を反転させてカウント信号を出力する第６インバータとを備えることを特徴とする。また、前記第５ラッチと前記第６ラッチが、ＮＡＮＤラッチであることを特徴とする。また、前記第３トランスミッションゲートと前記第４トランスミッションゲートが、互いに相補的に動作することを特徴とする。また、前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする。また、前記デコーダ及びラッチ部が、前記複数のカウント信号をデコードするデコーダと、前記イネーブル信号によって前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部とを備えることを特徴とする。また、前記ラッチ部が、前記複数のポンプ制御信号の数に対応する複数のＮＡＮＤラッチを備えることを特徴とする請求項４１に記載の内部電圧発生回路。また、前記複数のＮＡＮＤラッチのそれぞれが、前記イネーブル信号の非アクティブ時に以前の状態をラッチし、前記イネーブル信号のアクティブ時に入力信号をラッチすることを特徴とする。また、前記デコーダ及びラッチ部が、第２カウント信号がアクティブになる場合、第２ポンプ制御信号がアクティブになって出力され、前記第２カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第２ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする。また、前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする。また、前記ポンプ電圧オシレータ部が、前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする。
【００３２】
そして、内部電圧レベルと基準電圧レベルとの差を検出する内部電圧検出器と、前記内部電圧レベルが基準電圧レベルより低い期間をカウントして前記オシレータ信号の周期を制御する周期調節手段と、前記オシレータ信号の周期によって前記内部電圧をポンピングするポンプ手段とを備えることを特徴とする。また、前記内部電圧検出器が、内部電圧レベルが基準電圧レベルより低い場合、第５レベルの検出信号を出力し、内部電圧レベルが基準電圧レベルより高い場合、第６レベルの検出信号を出力することを特徴とする。また、前記周期調節手段が、前記検出信号が第５レベルの場合、前記オシレータ信号の周期を短く制御し、前記検出信号が第６レベルの場合、前記オシレータ信号の周期を長く制御することを特徴とする。また、前記周期調節手段が、前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部とを備えることを特徴とする。また、前記初期信号発生器が、前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする。また、前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする。また、前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする。また、前記デコーダ及びラッチ部が、前記複数のカウント信号をデコードするデコーダと、前記イネーブル信号によって前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部とを備えることを特徴とする。また、前記デコーダ及びラッチ部が、第３カウント信号がアクティブになる場合、第３ポンプ制御信号がアクティブになって出力され、前記第３カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第３ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする。また、前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする。また、前記ポンプ電圧オシレータ部が、前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする。
【発明の効果】
【００３３】
本発明は、次のような効果を提供する。
【００３４】
第一に、ポンピングによるカップリングが増加する場合、これを検出してオシレータの周期を速く制御することにより、バックバイアス電圧を強化できるようにする。そして、ポンピングによるカップリングが減少する場合、これを検出してオシレータの周期を遅く制御することにより、バックバイアス電圧を安定的に発生できるようにする。
【００３５】
第二に、ポンプ電流ＩＰＰの消耗が大きいことから、多くのポンプ動作を行わなければならない場合、これを検出してオシレータの周期を速く制御することにより、ポンプ電圧レベルを強化できるようにする。そして、ポンプ電流ＩＰＰの消耗が少ない場合、これを検出してオシレータの周期を遅く制御することにより、ポンプ電圧ＶＰＰを安定的に発生できるようにする。
【発明を実施するための最良の形態】
【００３６】
以下、添付された図面を参照して、本発明の好ましい実施形態をさらに詳細に説明する。
【００３７】
図３のＢは、本発明に係る内部電圧発生回路の構成図である。
【００３８】
本発明は、バックバイアス電圧検出器１００と、初期信号発生器１１０と、イネーブル信号発生器１２０と、シフトレジスタ部１３０と、デコーダ及びラッチ部１４０と、ポンプ電圧オシレータ部１５０とを備える。またここで、周期調節手段１０００は、初期信号発生器１１０と、イネーブル信号発生器１２０と、シフトレジスタ部１３０と、デコーダ及びラッチ部１４０と、ポンプ電圧オシレータ部１５０とを有する。
【００３９】
ここで、バックバイアス電圧検出器１００は、ＰＭＯＳトランジスタＰ５、Ｐ６、及びインバータＩＶ１６、ＩＶ１７を備える。ＰＭＯＳトランジスタＰ５、Ｐ６は、コア電圧ＶＣＯＲＥ印加端と接地電圧ＶＳＳ印加端との間に直列接続され、それぞれのゲート端子を介して接地電圧ＶＳＳとバックバイアス電圧ＶＢＢとを印加する。インバータＩＶ１６は、ノードＤＤの信号を反転させて検出信号ＤＥＴｂを出力する。インバータＩＶ１７は、検出信号ＤＥＴｂを反転させて検出信号ＤＥＴを出力する。
【００４０】
そして、初期信号発生器１１０は、検出信号ＤＥＴｂ、パワーアップ信号Ｐｗｒｕｐ及びイネーブル信号ＥＮに応じて初期信号Ｉｎｉｔを発生する。そして、イネーブル信号発生器１２０は、パワーアップ信号Ｐｗｒｕｐに応じてイネーブル信号ＥＮを出力する。シフトレジスタ部１３０は、検出信号ＤＥＴ、初期信号Ｉｎｉｔ及びイネーブル信号ＥＮによって複数のカウント信号Ｔ０〜Ｔｎ−１を出力する。
【００４１】
また、デコーダ及びラッチ部１４０は、イネーブル信号ＥＮに応じて複数のカウント信号Ｔ０〜Ｔｎ−１をデコード及びラッチして複数のポンプ制御信号ＰＰ１〜ＰＰｎを出力する。ポンプ電圧オシレータ部１５０は、検出信号ＤＥＴと複数のポンプ制御信号ＰＰ１〜ＰＰｎに応じてオシレータ信号ＯＳＣ＿ＯＵＴを出力する。
【００４２】
図４のＢは、本発明に係る内部電圧発生回路の他の実施形態である。
【００４３】
本発明は、ポンプ電圧検出器２００と、初期信号発生器２１０と、イネーブル信号発生器２２０と、シフトレジスタ部２３０と、デコーダ及びラッチ部２４０と、ポンプ電圧オシレータ部２５０とを備える。またここで、周期調節手段２０００は、初期信号発生器２１０と、イネーブル信号発生器２２０と、シフトレジスタ部２３０と、デコーダ及びラッチ部２４０と、ポンプ電圧オシレータ部２５０とを有する。
【００４４】
ここで、ポンプ電圧検出器２００は、抵抗Ｒ３、Ｒ４と、ＰＭＯＳトランジスタＰ７、Ｐ８と、ＮＭＯＳトランジスタＮ４〜Ｎ６と、インバータＩＶ１８とを備える。抵抗Ｒ３、Ｒ４は、ポンプ電圧ＶＰＰ印加端と接地電圧端との間に直列接続される。ＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトランジスタＮ４〜Ｎ６とを備える比較器は、電源電圧ＶＤＤの印加時にＮＭＯＳトランジスタＮ６がターンオンされれば、ノードＥＥの信号と基準電圧ＶＲＥＦＰとを比較して、検出信号ＤＥＴｂを出力する。インバータＩＶ１８は、比較器の出力である検出信号ＤＥＴｂを反転させて検出信号ＤＥＴを出力する。
【００４５】
そして、初期信号発生器２１０は、検出信号ＤＥＴｂ、パワーアップ信号Ｐｗｒｕｐ及びイネーブル信号ＥＮに応じて初期信号Ｉｎｉｔを発生する。そして、イネーブル信号発生器２２０は、パワーアップ信号Ｐｗｒｕｐに応じてイネーブル信号ＥＮを出力する。シフトレジスタ部２３０は、検出信号ＤＥＴ、初期信号Ｉｎｉｔ及びイネーブル信号ＥＮによって複数のカウント信号Ｔ０〜Ｔｎ−１を出力する。
【００４６】
また、デコーダ及びラッチ部２４０は、イネーブル信号ＥＮに応じて複数のカウント信号Ｔ０〜Ｔｎ−１をデコード及びラッチして複数のポンプ制御信号ＰＰ１〜ＰＰｎを出力する。ポンプ電圧オシレータ部２５０は、検出信号ＤＥＴと複数のポンプ制御信号ＰＰ１〜ＰＰｎに応じてオシレータ信号ＯＳＣ＿ＯＵＴを出力する。
【００４７】
図５は、図３及び図４の初期信号発生器１１０、２１０に関する詳細回路図である。
【００４８】
ここで、初期信号発生器１１０、２１０の詳細回路は同様であるので、本発明では、初期信号発生器１１０の構成をその実施形態として説明する。
【００４９】
初期信号発生器１１０は、ＰＭＯＳトランジスタＰ９と、ＮＭＯＳトランジスタＮ７、Ｎ８と、ラッチＬ１と、ＮＡＮＤゲートＮＤ３と、インバータＩＶ１９とを備える。
【００５０】
ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ７、Ｎ８は、電源電圧端と接地電圧端との間に直列接続される。そして、ＰＭＯＳトランジスタＰ９は、ゲート端子を介して接地電圧が印加され、ＮＭＯＳトランジスタＮ７、Ｎ８は、ゲート端子を介して検出信号ＤＥＴｂとパワーアップ信号Ｐｗｒｕｐとがそれぞれ印加される。ラッチＬ１は、ノードＦＦの信号を一定時間ラッチする。そして、ＮＡＮＤゲートＮＤ３は、ラッチＬ１の出力とイネーブル信号ＥＮとをＮＡＮＤ演算する。インバータＩＶ１９は、ＮＡＮＤゲートＮＤ３の出力を反転させて初期信号Ｉｎｉｔを出力する。
【００５１】
図６は、図３及び図４のイネーブル信号発生器１２０、２２０に関する詳細回路図である。
【００５２】
ここで、イネーブル信号発生器１２０、２２０の詳細回路は同様であるので、本発明では、イネーブル信号発生器１２０の構成をその実施形態として説明する。
【００５３】
イネーブル信号発生器１２０は、ＮＡＮＤゲートＮＤ４と、遅延部Ｄ１とを備える。ここで、遅延部Ｄ１は、直列接続された複数のインバータＩＶ２０〜ＩＶ２５を備える。ＮＡＮＤゲートＮＤ４は、パワーアップ信号ＰｗｒｕｐとインバータＩＶ２５の出力をＮＡＮＤ演算してイネーブル信号ＥＮを出力する。そして、遅延部Ｄ１は、イネーブル信号ＥＮをインバータＩＶ２０〜ＩＶ２５の数だけ設定された遅延時間分遅延させ、ＮＡＮＤゲートＮＤ４の入力端子にフィードバック出力する。
【００５４】
図７は、図３及び図４のシフトレジスタ部１３０、２３０に関する詳細回路図である。
【００５５】
ここで、シフトレジスタ部１３０、２３０の詳細回路は同様であるので、本発明では、シフトレジスタ部１３０の構成をその実施形態として説明する。
【００５６】
シフトレジスタ部１３０は、複数のシフトレジスタＳＲ０〜ＳＲｎ−１を備える。複数のシフトレジスタＳＲ０〜ＳＲｎ−１は、直列接続され、それぞれ検出信号ＤＥＴとイネーブル信号ＥＮとが印加され、初期信号Ｉｎｉｔを順次カウントして複数のカウント信号Ｔ０〜Ｔｎ−１を出力する。
【００５７】
図８は、図７のシフトレジスタＳＲに関する詳細回路図である。
【００５８】
シフトレジスタＳＲは、インバータＩＶ２６〜ＩＶ３０と、トランスミッションゲートＴ１、Ｔ２と、ＮＡＮＤゲートＮＤ５、ＮＤ６とを備える。
【００５９】
ここで、トランスミッションゲートＴ１は、インバータＩＶ２６によって反転された検出信号ＤＥＴと、検出信号ＤＥＴの状態によって、初期信号Ｉｎｉｔを選択的に出力する。ＮＡＮＤゲートＮＤ５とインバータＩＶ２７とを備えるＮＡＮＤラッチは、イネーブル信号ＥＮに応じてトランスミッションゲートＴ１の出力をラッチする。インバータＩＶ２８は、ＮＡＮＤゲートＮＤ５の出力を反転させる。
【００６０】
そして、トランスミッションゲートＴ２は、インバータＩＶ２６によって反転された検出信号ＤＥＴと、検出信号ＤＥＴの状態によって、インバータＩＶ２８の出力を選択的に出力する。ＮＡＮＤゲートＮＤ６とインバータＩＶ２９とを備えるＮＡＮＤラッチは、イネーブル信号ＥＮに応じてトランスミッションゲートＴ２の出力をラッチする。インバータＩＶ３０は、ＮＡＮＤゲートＮＤの出力を反転させてカウント信号Ｔを出力する。
【００６１】
図９は、図３及び図４のデコーダ及びラッチ部１４０、２４０に関する詳細回路図である。
【００６２】
ここで、デコーダ及びラッチ部１４０、２４０の詳細回路は同様であるので、本発明では、デコーダ及びラッチ部１４０の構成をその実施形態として説明する（但し、ｎ＝４の場合）。
【００６３】
デコーダ及びラッチ部１４０は、デコーダ１４１とラッチ部１４２とを備える。ここで、デコーダ１４１は、複数のインバータＩＶ３１〜ＩＶ３６と、複数のＮＡＮＤゲートＮＤ７〜ＮＤ１４及びＮＯＲゲートＮＯＲ１〜ＮＯＲ４を備える。
【００６４】
ＮＡＮＤゲートＮＤ７は、カウント信号Ｔ０と、インバータＩＶ３１によって反転されたカウント信号Ｔ１とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ８は、インバータＩＶ３２によって反転されたカウント信号Ｔ２と、インバータＩＶ３３によって反転されたカウント信号Ｔ３とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ９は、カウント信号Ｔ０、Ｔ１をＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１０は、インバータＩＶ３４によって反転されたカウント信号Ｔ２と、インバータＩＶ３５によって反転されたカウント信号Ｔ３とをＮＡＮＤ演算する。
【００６５】
ＮＡＮＤゲートＮＤ１１は、カウント信号Ｔ０、Ｔ１をＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１２は、カウント信号Ｔ２と、インバータＩＶ３６によって反転されたカウント信号Ｔ３とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１３は、カウント信号Ｔ０、Ｔ１をＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１４は、カウント信号Ｔ２、Ｔ３をＮＡＮＤ演算する。
【００６６】
そして、ＮＯＲゲートＮＯＲ１は、ＮＡＮＤゲートＮＤ７、ＮＤ８の出力をＮＯＲ演算する。ＮＯＲゲートＮＯＲ２は、ＮＡＮＤゲートＮＤ９、ＮＤ１０の出力をＮＯＲ演算する。ＮＯＲゲートＮＯＲ３は、ＮＡＮＤゲートＮＤ１１、ＮＤ１２の出力をＮＯＲ演算する。ＮＯＲゲートＮＯＲ４は、ＮＡＮＤゲートＮＤ１３、ＮＤ１４の出力をＮＯＲ演算する。
【００６７】
さらに、ラッチ部１４２は、複数のラッチＬ２〜Ｌ５を備える。ここで、複数のラッチＬ２〜Ｌ５は、ＮＡＮＤラッチからなることが好ましい。それぞれのラッチＬ２〜Ｌ５は、イネーブル信号ＥＮに応じて、これに対応するＮＯＲゲートＮＯＲ１〜ＮＯＲ４の出力をラッチして複数のポンプ制御信号ＰＰ１〜ＰＰ４を出力する。
【００６８】
図１０は、図９のラッチＬに関する詳細回路図である。
【００６９】
ラッチＬは、インバータＩＶ３７、ＩＶ３８と、ＮＡＮＤゲートＮＤ１５、ＮＤ１６とを備える。ここで、インバータＩＶ３７は、イネーブル信号ＥＮを反転させる。ＮＡＮＤゲートＮＤ１５は、入力信号ＩＮとＮＡＮＤゲートＮＤ１６とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１６は、ＮＡＮＤゲートＮＤ１５の出力とインバータＩＶ３７の出力とをＮＡＮＤ演算する。インバータＩＶ３８は、ＮＡＮＤゲートＮＤ１５の出力を反転させて出力信号ＯＵＴを出力する。
【００７０】
図１１は、図３及び図４のポンプ電圧オシレータ部１５０、２５０に関する詳細回路図である。
【００７１】
ここで、ポンプ電圧オシレータ部１５０、２５０の詳細回路は同様であるので、本発明では、ポンプ電圧オシレータ部１５０の構成をその実施形態として説明する。
【００７２】
ポンプ電圧オシレータ部１５０は、複数のＰＭＯＳトランジスタＰ１０〜Ｐ１７と、複数のＮＭＯＳトランジスタＮ９〜Ｎ１２と、抵抗Ｒ５〜Ｒ７、及びＮＡＮＤゲートＮＤ１７を備える。
【００７３】
ＮＡＮＤゲートＮＤ１７は、検出信号ＤＥＴとオシレータ信号ＯＳＣ＿ＯＵＴとをＮＡＮＤ演算する。ＰＭＯＳトランジスタＰ１４〜Ｐ１７は、それぞれのゲート端子を介して複数のポンプ制御信号ＰＰ１〜ＰＰ４が印加される。そして、複数のＰＭＯＳトランジスタＰ１０〜Ｐ１３と複数のＮＭＯＳトランジスタＮ９〜Ｎ１２は、電源電圧端と接地電圧端との間に直列接続され、それぞれのゲート端子は抵抗Ｒ５〜Ｒ７に接続される。ここで、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ９は、共通のゲート端子を介してＮＡＮＤゲートＮＤ１７の出力が印加され、ＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジスタＮ１２は、共通のドレイン端子を介してオシレータ信号ＯＳＣ＿ＯＵＴが出力される。
【００７４】
このような構成を有する本発明の動作過程を、図１２及び図１３の動作タイミング図を参照して説明すると、以下の通りである。
【００７５】
まず、動作初期にパワーアップ信号Ｐｗｒｕｐがアクティブになる場合、初期信号発生器１１０、２１０のＮＭＯＳトランジスタＮ８がターンオンされる。そして、バックバイアス電圧ＶＢＢ又はポンプ電圧ＶＰＰが一定レベル以上下降してこれ以上ポンプ動作を行う必要がない場合、検出信号ＤＥＴｂがハイレベルになる。これにより、ＮＭＯＳトランジスタＮ７がターンオンされ、ラッチＬ１を経てハイレベルの信号が出力される。
【００７６】
パワーアップ動作時には、イネーブル信号ＥＮがアクティブになるので、ＮＡＮＤゲートＮＤ３は、ハイレベルのイネーブル信号ＥＮとハイレベルのラッチＬ１の出力信号とをＮＡＮＤ演算してローレベルの信号を出力する。インバータＩＶ１９は、この信号を反転させて初期信号Ｉｎｉｔをハイレベルとして出力する。
【００７７】
そして、イネーブル信号発生器１２０、２２０は、パワーアップ信号Ｐｗｒｕｐがハイレベルになる場合、アクティブになって、インバータチェーンである遅延部Ｄ１の遅延時間だけハイレベルを保持し、さらに同じ遅延時間だけローレベルを保持する動作を繰り返し行うことでパルスを発生する。ここで、遅延部Ｄ１の遅延時間は、バックバイアス電圧ＶＢＢ又はポンプ電圧ＶＰＰのレベル変化による検出器の動作有無を測定するために、所望の時間にセットする。
【００７８】
このように生成された初期信号発生器１１０、２１０の初期信号Ｉｎｉｔとイネーブル信号発生器１２０、２２０のイネーブル信号ＥＮは、検出信号ＤＥＴと共に、シフトレジスタ部１３０、２３０に印加される。
【００７９】
シフトレジスタＳＲは、検出信号ＤＥＴがハイレベルの場合、トランスミッションゲートＴ１がターンオンされ、入力された初期信号ＩｎｉｔがラッチＮＤ５、ＩＶ２７によってラッチされ、ハイレベルを保持する。反面、検出信号ＤＥＴがローレベルの場合、トランスミッションゲートＴ１がターンオフされ、トランスミッションゲートＴ２がターンオンされる。これにより、ラッチＮＤ５、ＩＶ２７にラッチされた初期信号ＩｎｉｔがラッチＮＤ６、ＩＶ２９を経てカウント信号Ｔとして出力される。
【００８０】
このように、１クロックを基準として初期信号Ｉｎｉｔを出力するそれぞれのシフトレジスタＳＲ０〜ＳＲｎを、図７と同様に直列接続される。すなわち、バックバイアス電圧検出器１００又はポンプ電圧検出器２００の出力である検出信号ＤＥＴがシフトレジスタ部１３０、２３０に入力され、検出信号ＤＥＴのイネーブル回数によって初期信号Ｉｎｉｔをカウントしてカウント信号Ｔ０〜Ｔｎとして出力される。このとき、イネーブル信号ＥＮがローレベルになる場合、シフトレジスタＳＲがリセットされ、全てのカウント信号Ｔ０〜Ｔｎがローレベルとして出力される。
【００８１】
このように出力されたシフトレジスタ部１３０、２３０のカウント信号Ｔ０〜Ｔｎは、デコーダ及びラッチ部１４０、２４０にそれぞれ出力され、デコード及びラッチされる。すなわち、カウント信号Ｔ０のみがハイレベルの場合、ＮＡＮＤラッチＬ２〜Ｌ５を経てポンプ制御信号ＰＰ１がハイレベルとして出力される。そして、カウント信号Ｔ０、Ｔ１がハイレベルの場合、ＮＡＮＤラッチＬ２〜Ｌ５を経てポンプ制御信号ＰＰ２がハイレベルとして出力される。
【００８２】
ここで、ＮＡＮＤラッチＬ２〜Ｌ５は、イネーブル信号ＥＮがローレベルになると、以前の状態、すなわち、セットされたオシレータ周期をラッチし、イネーブル信号ＥＮがハイレベルになると、さらに入力された信号をラッチする。
【００８３】
このような方式で順次カウント信号Ｔｎがハイレベルになるに従い、ポンプ制御信号ＰＰ４も、順次ハイレベルとして出力される。ここで、カウント信号Ｔは、オシレータ周期に適するように設定されることが好ましい。
【００８４】
この後、デコーダ及びラッチ部１４０、２４０から出力された複数のポンプ制御信号ＰＰ１〜ＰＰ４は、ポンプ電圧オシレータ部１５０、２５０に備えられたＰＭＯＳトランジスタＰ１４〜Ｐ１７のゲート端子にそれぞれ入力される。
【００８５】
ポンプ電圧オシレータ部１５０、２５０は、リングオシレータであって、ポンプ制御信号ＰＰがハイレベルとして入力される場合、キャパシタンスの値が減り、ローレベルとして入力される場合、キャパシタンスの値が増加する。
【００８６】
仮に、図１２のように、ポンプ電圧ＶＰＰによるカップリングが増加する場合、ポンプ制御信号ＰＰ１〜ＰＰ３がハイレベルとして入力され、キャパシタンスの値が減少した影響によってリングオシレータの周期は短くなる。これにより、バックバイアス電圧ＶＢＢポンプのポンピング回数が増加して、バックバイアス電圧ＶＢＢの減圧を加速化する。
【００８７】
反面、図１３のように、ポンプ電圧ＶＰＰによるカップリングが減少する場合、ポンプ制御信号ＰＰ１だけハイレベルとして入力されてキャパシタンスの値が増加した影響によってリングオシレータの周期は長くなる。これにより、バックバイアス電圧ＶＢＢポンプのポンピング回数が減少して、バックバイアス電圧ＶＢＢを安定的に発生できるようにする。
【００８８】
また、図１４のように、ポンプ電流ＩＰＰの消耗が増加する場合、ポンプ制御信号ＰＰ１〜ＰＰ３がハイレベルとして入力されてキャパシタンスの値が減少した影響によってリングオシレータの周期は短くなる。これにより、ポンプ電圧ＶＰＰポンプのポンピング回数が増加して、ポンプ電圧ＶＰＰの昇圧を加速化させる。
【００８９】
反面、図１５のように、ポンプ電流ＩＰＰの消耗が減少する場合、ポンプ制御信号ＰＰ１のみがハイレベルとして入力され、キャパシタンスの値が増加した影響によってリングオシレータの周期は長くなる。これにより、ポンプ電圧ＶＰＰのポンピング回数が減少して、ポンプ電圧ＶＰＰを安定的に発生できるようになる。
【００９０】
以上、本発明は、上述した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
<<以下は予備情報である>>
<特許請求の範囲>
（請求項１）
バックバイアス電圧レベルと基準電圧レベルとの差を検出するバックバイアス電圧検出器と、
該バックバイアス電圧検出器の検出結果に基づいて前記オシレータ信号の周期を制御する周期調節手段と、
前記オシレータ信号の周期によって前記バックバイアス電圧をポンピングするポンプ手段と
を備えることを特徴とする内部電圧発生回路。
（請求項２）
前記バックバイアス電圧検出器が、
バックバイアス電圧レベルが基準電圧レベルより低い場合、第１レベルの検出信号を出力し、バックバイアス電圧レベルが基準電圧レベルより高い場合、第２レベルの検出信号を出力することを特徴とする請求項１に記載の内部電圧発生回路。
（請求項３）
前記周期調節手段が、
前記検出信号が第１レベルの場合、前記オシレータ信号の周期を短く制御し、前記検出信号が第２レベルの場合、前記オシレータ信号の周期を長く制御することを特徴とする請求項２に記載の内部電圧発生回路。
（請求項４）
前記周期調節手段が、
前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、
前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、
前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、
前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、
前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部と
を備えることを特徴とする請求項１に記載の内部電圧発生回路。
（請求項５）
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする請求項４に記載の内部電圧発生回路。
（請求項６）
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ハイレベルの信号を出力する第１駆動部と、
該第１駆動部の出力をラッチする第１ラッチと、
該第１ラッチの出力と前記イネーブル信号とを論理組合せして前記初期信号を出力する第１論理組合せ部と
を備えることを特徴とする請求項５に記載の内部電圧発生回路。
（請求項７）
前記第１駆動部が、
電源電圧端と第１ノードとの間に接続され、ゲート端子を介して接地電圧が印加される第１ＰＭＯＳトランジスタと、
前記第１ノードと接地電圧端との間に直列接続され、それぞれのゲート端子を介して前記検出信号の反転信号及び前記パワーアップ信号が印加される第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項６に記載の内部電圧発生回路。
（請求項８）
前記第１論理組合せ部が、
前記第１ラッチの出力と前記イネーブル信号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力を反転させて前記初期信号を出力する第１インバータと
を備えることを特徴とする請求項６に記載の内部電圧発生回路。
（請求項９）
前記イネーブル信号発生器が、
前記イネーブル信号を一定時間遅延させる遅延部と、
前記遅延部の出力と前記パワーアップ信号とを論理組合せして前記イネーブル信号を出力する第２論理組合せ部と
を備えることを特徴とする請求項４に記載の内部電圧発生回路。
（請求項１０）
前記第２論理組合せ部が、第２ＮＡＮＤゲートを備えることを特徴とする請求項９に記載の内部電圧発生回路。
（請求項１１）
前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする請求項４に記載の内部電圧発生回路。
（請求項１２）
前記シフトレジスタ部が、
前記イネーブル信号と前記検出信号がそれぞれ印加され、前記初期信号が入力されて前記複数のカウント信号を順次出力する、直列接続された複数のシフトレジスタを備えることを特徴とする請求項４に記載の内部電圧発生回路。
（請求項１３）
前記複数のシフトレジスタのそれぞれが、
前記検出信号のアクティブ時、前記初期信号を一定時間ハイレベルにラッチし、前記検出信号の非アクティブ時、前記ラッチされたハイレベルの信号をカウント信号として出力することを特徴とする請求項１２に記載の内部電圧発生回路。
（請求項１４）
前記複数のシフトレジスタのそれぞれが、
前記検出信号の状態によって前記初期信号を選択的に出力する第１トランスミッションゲートと、
前記イネーブル信号に応じて前記第１トランスミッションゲートの出力をラッチする第２ラッチと、
該第２ラッチの出力を反転させる第２インバータと、
前記検出信号の状態によって前記第２インバータの出力を選択的に出力する第２トランスミッションゲートと、
前記イネーブル信号に応じて前記第２トランスミッションゲートの出力をラッチする第３ラッチと、
該第３ラッチの出力を反転させてカウント信号を出力する第３インバータと
を備えることを特徴とする請求項１３に記載の内部電圧発生回路。
（請求項１５）
前記第２ラッチと前記第３ラッチが、ＮＡＮＤラッチであることを特徴とする請求項１４に記載の内部電圧発生回路。
（請求項１６）
前記第１トランスミッションゲートと前記第２トランスミッションゲートが、互いに相補的に動作することを特徴とする請求項１４に記載の内部電圧発生回路。
（請求項１７）
前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする請求項４に記載の内部電圧発生回路。
（請求項１８）
前記デコーダ及びラッチ部が、
前記複数のカウント信号をデコードするデコーダと、
前記イネーブル信号に応じて前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部と
を備えることを特徴とする請求項４に記載の内部電圧発生回路。
（請求項１９）
前記ラッチ部が、前記複数のポンプ制御信号の数に対応する複数のＮＡＮＤラッチを備えることを特徴とする請求項１８に記載の内部電圧発生回路。
（請求項２０）
前記複数のＮＡＮＤラッチのそれぞれが、前記イネーブル信号の非アクティブ時に以前の状態をラッチし、前記イネーブル信号のアクティブ時に入力信号をラッチすることを特徴とする請求項１９に記載の内部電圧発生回路。
（請求項２１）
前記デコーダ及びラッチ部が、
第１カウント信号がアクティブになる場合、第１ポンプ制御信号がアクティブになって出力され、前記第１カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第１ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする請求項４に記載の内部電圧発生回路。
（請求項２２）
前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする請求項４に記載の内部電圧発生回路。
（請求項２３）
前記ポンプ電圧オシレータ部が、
前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする請求項２２に記載の内部電圧発生回路。
（請求項２４）
ポンプ電圧レベルと基準電圧レベルとの差を検出するポンプ電圧検出器と、
前記ポンプ電圧レベルが基準電圧レベルより低い期間をカウントして前記オシレータ信号の周期を制御する周期調節手段と、
前記オシレータ信号の周期によって前記ポンプ電圧をポンピングするポンプ手段と
を備えることを特徴とする内部電圧発生回路。
（請求項２５）
前記ポンプ電圧検出器が、
ポンプ電圧レベルが基準電圧レベルより低い場合、第１レベルの検出信号を出力し、ポンプ電圧レベルが基準電圧レベルより高い場合、第２レベルの検出信号を出力することを特徴とする請求項２４に記載の内部電圧発生回路。
（請求項２６）
前記周期調節手段が、
前記検出信号が第１レベルの場合、前記オシレータ信号の周期を短く制御し、前記検出信号が第２レベルの場合、前記オシレータ信号の周期を長く制御することを特徴とする請求項２４に記載の内部電圧発生回路。
（請求項２７）
前記周期調節手段が、
前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、
前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、
前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、
前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、
前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部と
を備えることを特徴とする請求項２４に記載の内部電圧発生回路。
（請求項２８）
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする請求項２７に記載の内部電圧発生回路。
（請求項２９）
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ハイレベルの信号を出力する第１駆動部と、
該第１駆動部の出力をラッチする第１ラッチと、
該第１ラッチの出力と前記イネーブル信号とを論理組合せして前記初期信号を出力する第１論理組合せ部と
を備えることを特徴とする請求項２８に記載の内部電圧発生回路。
（請求項３０）
前記第１駆動部が、
電源電圧端と第１ノードとの間に接続され、ゲート端子を介して接地電圧が印加される第１ＰＭＯＳトランジスタと、
前記第１ノードと接地電圧端との間に直列接続され、それぞれのゲート端子を介して前記検出信号の反転信号及び前記パワーアップ信号が印加される第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項２９に記載の内部電圧発生回路。
（請求項３１）
前記第１論理組合せ部が、
前記第１ラッチの出力と前記イネーブル信号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力を反転させて前記初期信号を出力する第１インバータと
を備えることを特徴とする請求項２９に記載の内部電圧発生回路。
（請求項３２）
前記イネーブル信号発生器が、
前記イネーブル信号を一定時間遅延させる遅延部と、
該遅延部の出力と前記パワーアップ信号とを論理組合せして前記イネーブル信号を出力する第２論理組合せ部と
を備えることを特徴とする請求項２７に記載の内部電圧発生回路。
（請求項３３）
前記第２論理組合せ部が、第２ＮＡＮＤゲートを備えることを特徴とする請求項３２に記載の内部電圧発生回路。
（請求項３４）
前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする請求項２７に記載の内部電圧発生回路。
（請求項３５）
前記シフトレジスタ部が、
前記イネーブル信号と前記検出信号がそれぞれ印加され、前記初期信号が入力されて前記複数のカウント信号を順次出力する、直列接続された複数のシフトレジスタを備えることを特徴とする請求項２７に記載の内部電圧発生回路。
（請求項３６）
前記複数のシフトレジスタのそれぞれが、
前記検出信号のアクティブ時、前記初期信号を一定時間ハイレベルにラッチし、前記検出信号の非アクティブ時、前記ラッチされたハイレベルの信号をカウント信号として出力することを特徴とする請求項３５に記載の内部電圧発生回路。
（請求項３７）
前記複数のシフトレジスタのそれぞれが、
前記検出信号の状態によって前記初期信号を選択的に出力する第１トランスミッションゲートと、
前記イネーブル信号に応じて前記第１トランスミッションゲートの出力をラッチする第２ラッチと、
該第２ラッチの出力を反転させる第２インバータと、
前記検出信号の状態によって前記第２インバータの出力を選択的に出力する第２トランスミッションゲートと、
前記イネーブル信号に応じて前記第２トランスミッションゲートの出力をラッチする第３ラッチと、
該第３ラッチの出力を反転させてカウント信号を出力する第３インバータと
を備えることを特徴とする請求項３６に記載の内部電圧発生回路。
（請求項３８）
前記第２ラッチと前記第３ラッチが、ＮＡＮＤラッチであることを特徴とする請求項３７に記載の内部電圧発生回路。
（請求項３９）
前記第１トランスミッションゲートと前記第２トランスミッションゲートが、互いに相補的に動作することを特徴とする請求項３７に記載の内部電圧発生回路。
（請求項４０）
前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする請求項３７に記載の内部電圧発生回路。
（請求項４１）
前記デコーダ及びラッチ部が、
前記複数のカウント信号をデコードするデコーダと、
前記イネーブル信号によって前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部と
を備えることを特徴とする請求項２７に記載の内部電圧発生回路。
（請求項４２）
前記ラッチ部が、前記複数のポンプ制御信号の数に対応する複数のＮＡＮＤラッチを備えることを特徴とする請求項４１に記載の内部電圧発生回路。
（請求項４３）
前記複数のＮＡＮＤラッチのそれぞれが、前記イネーブル信号の非アクティブ時に以前の状態をラッチし、前記イネーブル信号のアクティブ時に入力信号をラッチすることを特徴とする請求項４２に記載の内部電圧発生回路。
（請求項４４）
前記デコーダ及びラッチ部が、
第１カウント信号がアクティブになる場合、第１ポンプ制御信号がアクティブになって出力され、前記第１カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第１ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする請求項２７に記載の内部電圧発生回路。
（請求項４５）
前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする請求項２７に記載の内部電圧発生回路。
（請求項４６）
前記ポンプ電圧オシレータ部が、
前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする請求項４５に記載の内部電圧発生回路。
（請求項４７）
内部電圧レベルと基準電圧レベルとの差を検出する内部電圧検出器と、
前記内部電圧レベルが基準電圧レベルより低い期間をカウントして前記オシレータ信号の周期を制御する周期調節手段と、
前記オシレータ信号の周期によって前記内部電圧をポンピングするポンプ手段と
を備えることを特徴とする内部電圧発生回路。
（請求項４８）
前記内部電圧検出器が、
内部電圧レベルが基準電圧レベルより低い場合、第１レベルの検出信号を出力し、内部電圧レベルが基準電圧レベルより高い場合、第２レベルの検出信号を出力することを特徴とする請求項４７に記載の内部電圧発生回路。
（請求項４９）
前記周期調節手段が、
前記検出信号が第１レベルの場合、前記オシレータ信号の周期を短く制御し、前記検出信号が第２レベルの場合、前記オシレータ信号の周期を長く制御することを特徴とする請求項４７に記載の内部電圧発生回路。
（請求項５０）
前記周期調節手段が、
前記検出信号、パワーアップ信号及びイネーブル信号に応じて初期信号を発生する初期信号発生器と、
前記パワーアップ信号によって特定の遅延時間を有する前記イネーブル信号を生成するイネーブル信号発生器と、
前記イネーブル信号のアクティブ時、前記検出信号によって前記初期信号をカウントして複数のカウント信号を出力するシフトレジスタ部と、
前記複数のカウント信号をデコードし、デコードされた信号をラッチして複数のポンプ制御信号を出力するデコーダ及びラッチ部と、
前記複数のポンプ制御信号の状態によってキャパシタンスが変化し、互いに異なる周期を有するオシレータ信号を出力するポンプ電圧オシレータ部と
を備えることを特徴とする請求項４７に記載の内部電圧発生回路。
（請求項５１）
前記初期信号発生器が、
前記パワーアップ信号がアクティブになった状態で、前記検出信号がローレベルの場合、ラッチされたハイレベルの信号と前記イネーブル信号とを論理組合せして前記初期信号をアクティブ状態に制御することを特徴とする請求項５０に記載の内部電圧発生回路。
（請求項５２）
前記シフトレジスタ部が、前記検出信号のイネーブル回数によって前記初期信号をカウントし、該当するカウント信号をアクティブにして出力することを特徴とする請求項５０に記載の内部電圧発生回路。
（請求項５３）
前記シフトレジスタ部が、前記イネーブル信号の非アクティブ時にリセットされ、前記複数のカウント信号がローレベルとして出力されることを特徴とする請求項５２に記載の内部電圧発生回路。
（請求項５４）
前記デコーダ及びラッチ部が、
前記複数のカウント信号をデコードするデコーダと、
前記イネーブル信号によって前記デコーダの出力をラッチして前記複数のポンプ制御信号を出力するラッチ部と
を備えることを特徴とする請求項５０に記載の内部電圧発生回路。
（請求項５５）
前記デコーダ及びラッチ部が、
第１カウント信号がアクティブになる場合、第１ポンプ制御信号がアクティブになって出力され、前記第１カウント信号を含む複数のカウント信号が順次アクティブになる場合、前記第１ポンプ制御信号を含む複数のポンプ制御信号が順次アクティブになって出力されることを特徴とする請求項５４に記載の内部電圧発生回路。
（請求項５６）
前記ポンプ電圧オシレータ部が、リングオシレータであることを特徴とする請求項５０に記載の内部電圧発生回路。
（請求項５７）
前記ポンプ電圧オシレータ部が、
前記複数のポンプ制御信号がハイレベルとして入力される場合、前記キャパシタンスが減少して前記オシレータ信号の周期が短くなり、前記複数のポンプ制御信号がローレベルとして入力される場合、前記キャパシタンスが増加して前記オシレータ信号の周期が長くなることを特徴とする請求項５６に記載の内部電圧発生回路。
<明細書>
<発明を実施するための最良の形態>
以下、添付された図面を参照して、本発明の好ましい実施形態をさらに詳細に説明する。
【００９１】
図３は、本発明に係る内部電圧発生回路の構成図である。
【００９２】
本発明は、バックバイアス電圧検出器１００と、初期信号発生器１１０と、イネーブル信号発生器１２０と、シフトレジスタ部１３０と、デコーダ及びラッチ部１４０と、ポンプ電圧オシレータ部１５０とを備える。
【００９３】
ここで、バックバイアス電圧検出器１００は、ＰＭＯＳトランジスタＰ５、Ｐ６、及びインバータＩＶ１６、ＩＶ１７を備える。ＰＭＯＳトランジスタＰ５、Ｐ６は、コア電圧ＶＣＯＲＥ印加端と接地電圧ＶＳＳ印加端との間に直列接続され、それぞれのゲート端子を介して接地電圧ＶＳＳとバックバイアス電圧ＶＢＢとを印加する。インバータＩＶ１６は、ノードＤＤの信号を反転させて検出信号ＤＥＴｂを出力する。インバータＩＶ１７は、検出信号ＤＥＴｂを反転させて検出信号ＤＥＴを出力する。
【００９４】
そして、初期信号発生器１１０は、検出信号ＤＥＴｂ、パワーアップ信号Ｐｗｒｕｐ及びイネーブル信号ＥＮに応じて初期信号Ｉｎｉｔを発生する。そして、イネーブル信号発生器１２０は、パワーアップ信号Ｐｗｒｕｐに応じてイネーブル信号ＥＮを出力する。シフトレジスタ部１３０は、検出信号ＤＥＴ、初期信号Ｉｎｉｔ及びイネーブル信号ＥＮによって複数のカウント信号Ｔ０〜Ｔｎ−１を出力する。
【００９５】
また、デコーダ及びラッチ部１４０は、イネーブル信号ＥＮに応じて複数のカウント信号Ｔ０〜Ｔｎ−１をデコード及びラッチして複数のポンプ制御信号ＰＰ１〜ＰＰｎを出力する。ポンプ電圧オシレータ部１５０は、検出信号ＤＥＴと複数のポンプ制御信号ＰＰ１〜ＰＰｎに応じてオシレータ信号ＯＳＣ＿ＯＵＴを出力する。
【００９６】
図４は、本発明に係る内部電圧発生回路の他の実施形態である。
【００９７】
本発明は、ポンプ電圧検出器２００と、初期信号発生器２１０と、イネーブル信号発生器２２０と、シフトレジスタ部２３０と、デコーダ及びラッチ部２４０と、ポンプ電圧オシレータ部２５０とを備える。
【００９８】
ここで、ポンプ電圧検出器２００は、抵抗Ｒ３、Ｒ４と、ＰＭＯＳトランジスタＰ７、Ｐ８と、ＮＭＯＳトランジスタＮ４〜Ｎ６と、インバータＩＶ１８とを備える。抵抗Ｒ３、Ｒ４は、ポンプ電圧ＶＰＰ印加端と接地電圧端との間に直列接続される。ＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトランジスタＮ４〜Ｎ６とを備える比較器は、電源電圧ＶＤＤの印加時にＮＭＯＳトランジスタＮ６がターンオンされれば、ノードＥＥの信号と基準電圧ＶＲＥＦＰとを比較して、検出信号ＤＥＴｂを出力する。インバータＩＶ１８は、比較器の出力である検出信号ＤＥＴｂを反転させて検出信号ＤＥＴを出力する。
【００９９】
そして、初期信号発生器２１０は、検出信号ＤＥＴｂ、パワーアップ信号Ｐｗｒｕｐ及びイネーブル信号ＥＮに応じて初期信号Ｉｎｉｔを発生する。そして、イネーブル信号発生器２２０は、パワーアップ信号Ｐｗｒｕｐに応じてイネーブル信号ＥＮを出力する。シフトレジスタ部２３０は、検出信号ＤＥＴ、初期信号Ｉｎｉｔ及びイネーブル信号ＥＮによって複数のカウント信号Ｔ０〜Ｔｎ−１を出力する。
【０１００】
また、デコーダ及びラッチ部２４０は、イネーブル信号ＥＮに応じて複数のカウント信号Ｔ０〜Ｔｎ−１をデコード及びラッチして複数のポンプ制御信号ＰＰ１〜ＰＰｎを出力する。ポンプ電圧オシレータ部２５０は、検出信号ＤＥＴと複数のポンプ制御信号ＰＰ１〜ＰＰｎに応じてオシレータ信号ＯＳＣ＿ＯＵＴを出力する。
【０１０１】
図５は、図３及び図４の初期信号発生器１１０、２１０に関する詳細回路図である。
【０１０２】
ここで、初期信号発生器１１０、２１０の詳細回路は同様であるので、本発明では、初期信号発生器１１０の構成をその実施形態として説明する。
【０１０３】
初期信号発生器１１０は、ＰＭＯＳトランジスタＰ９と、ＮＭＯＳトランジスタＮ７、Ｎ８と、ラッチＬ１と、ＮＡＮＤゲートＮＤ３と、インバータＩＶ１９とを備える。
【０１０４】
ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ７、Ｎ８は、電源電圧端と接地電圧端との間に直列接続される。そして、ＰＭＯＳトランジスタＰ９は、ゲート端子を介して接地電圧が印加され、ＮＭＯＳトランジスタＮ７、Ｎ８は、ゲート端子を介して検出信号ＤＥＴｂとパワーアップ信号Ｐｗｒｕｐとがそれぞれ印加される。ラッチＬ１は、ノードＦＦの信号を一定時間ラッチする。そして、ＮＡＮＤゲートＮＤ３は、ラッチＬ１の出力とイネーブル信号ＥＮとをＮＡＮＤ演算する。インバータＩＶ１９は、ＮＡＮＤゲートＮＤ３の出力を反転させて初期信号Ｉｎｉｔを出力する。
【０１０５】
図６は、図３及び図４のイネーブル信号発生器１２０、２２０に関する詳細回路図である。
【０１０６】
ここで、イネーブル信号発生器１２０、２２０の詳細回路は同様であるので、本発明では、イネーブル信号発生器１２０の構成をその実施形態として説明する。
【０１０７】
イネーブル信号発生器１２０は、ＮＡＮＤゲートＮＤ４と、遅延部Ｄ１とを備える。ここで、遅延部Ｄ１は、直列接続された複数のインバータＩＶ２０〜ＩＶ２５を備える。ＮＡＮＤゲートＮＤ４は、パワーアップ信号ＰｗｒｕｐとインバータＩＶ２５の出力をＮＡＮＤ演算してイネーブル信号ＥＮを出力する。そして、遅延部Ｄ１は、イネーブル信号ＥＮをインバータＩＶ２０〜ＩＶ２５の数だけ設定された遅延時間分遅延させ、ＮＡＮＤゲートＮＤ４の入力端子にフィードバック出力する。
【０１０８】
図７は、図３及び図４のシフトレジスタ部１３０、２３０に関する詳細回路図である。
【０１０９】
ここで、シフトレジスタ部１３０、２３０の詳細回路は同様であるので、本発明では、シフトレジスタ部１３０の構成をその実施形態として説明する。
【０１１０】
シフトレジスタ部１３０は、複数のシフトレジスタＳＲ０〜ＳＲｎ−１を備える。複数のシフトレジスタＳＲ０〜ＳＲｎ−１は、直列接続され、それぞれ検出信号ＤＥＴとイネーブル信号ＥＮとが印加され、初期信号Ｉｎｉｔを順次カウントして複数のカウント信号Ｔ０〜Ｔｎ−１を出力する。
【０１１１】
図８は、図７のシフトレジスタＳＲに関する詳細回路図である。
【０１１２】
シフトレジスタＳＲは、インバータＩＶ２６〜ＩＶ３０と、トランスミッションゲートＴ１、Ｔ２と、ＮＡＮＤゲートＮＤ５、ＮＤ６とを備える。
【０１１３】
ここで、トランスミッションゲートＴ１は、インバータＩＶ２６によって反転された検出信号ＤＥＴと、検出信号ＤＥＴの状態によって、初期信号Ｉｎｉｔを選択的に出力する。ＮＡＮＤゲートＮＤ５とインバータＩＶ２７とを備えるＮＡＮＤラッチは、イネーブル信号ＥＮに応じてトランスミッションゲートＴ１の出力をラッチする。インバータＩＶ２８は、ＮＡＮＤゲートＮＤ５の出力を反転させる。
【０１１４】
そして、トランスミッションゲートＴ２は、インバータＩＶ２６によって反転された検出信号ＤＥＴと、検出信号ＤＥＴの状態によって、インバータＩＶ２８の出力を選択的に出力する。ＮＡＮＤゲートＮＤ６とインバータＩＶ２９とを備えるＮＡＮＤラッチは、イネーブル信号ＥＮに応じてトランスミッションゲートＴ２の出力をラッチする。インバータＩＶ３０は、ＮＡＮＤゲートＮＤの出力を反転させてカウント信号Ｔを出力する。
【０１１５】
図９は、図３及び図４のデコーダ及びラッチ部１４０、２４０に関する詳細回路図である。
【０１１６】
ここで、デコーダ及びラッチ部１４０、２４０の詳細回路は同様であるので、本発明では、デコーダ及びラッチ部１４０の構成をその実施形態として説明する（但し、ｎ＝４の場合）。
【０１１７】
デコーダ及びラッチ部１４０は、デコーダ１４１とラッチ部１４２とを備える。ここで、デコーダ１４１は、複数のインバータＩＶ３１〜ＩＶ３６と、複数のＮＡＮＤゲートＮＤ７〜ＮＤ１４及びＮＯＲゲートＮＯＲ１〜ＮＯＲ４を備える。
【０１１８】
ＮＡＮＤゲートＮＤ７は、カウント信号Ｔ０と、インバータＩＶ３１によって反転されたカウント信号Ｔ１とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ８は、インバータＩＶ３２によって反転されたカウント信号Ｔ２と、インバータＩＶ３３によって反転されたカウント信号Ｔ３とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ９は、カウント信号Ｔ０、Ｔ１をＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１０は、インバータＩＶ３４によって反転されたカウント信号Ｔ２と、インバータＩＶ３５によって反転されたカウント信号Ｔ３とをＮＡＮＤ演算する。
【０１１９】
ＮＡＮＤゲートＮＤ１１は、カウント信号Ｔ０、Ｔ１をＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１２は、カウント信号Ｔ２と、インバータＩＶ３６によって反転されたカウント信号Ｔ３とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１３は、カウント信号Ｔ０、Ｔ１をＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１４は、カウント信号Ｔ２、Ｔ３をＮＡＮＤ演算する。
【０１２０】
そして、ＮＯＲゲートＮＯＲ１は、ＮＡＮＤゲートＮＤ７、ＮＤ８の出力をノア演算する。ＮＯＲゲートＮＯＲ２は、ＮＡＮＤゲートＮＤ９、ＮＤ１０の出力をノア演算する。ＮＯＲゲートＮＯＲ３は、ＮＡＮＤゲートＮＤ１１、ＮＤ１２の出力をノア演算する。ＮＯＲゲートＮＯＲ４は、ＮＡＮＤゲートＮＤ１３、ＮＤ１４の出力をノア演算する。
【０１２１】
さらに、ラッチ部１４２は、複数のラッチＬ２〜Ｌ５を備える。ここで、複数のラッチＬ２〜Ｌ５は、ＮＡＮＤラッチからなることが好ましい。それぞれのラッチＬ２〜Ｌ５は、イネーブル信号ＥＮに応じて、これに対応するＮＯＲゲートＮＯＲ１〜ＮＯＲ４の出力をラッチして複数のポンプ制御信号ＰＰ１〜ＰＰ４を出力する。
【０１２２】
図１０は、図９のラッチＬに関する詳細回路図である。
【０１２３】
ラッチＬは、インバータＩＶ３７、ＩＶ３８と、ＮＡＮＤゲートＮＤ１５、ＮＤ１６とを備える。ここで、インバータＩＶ３７は、イネーブル信号ＥＮを反転させる。ＮＡＮＤゲートＮＤ１５は、入力信号ＩＮとＮＡＮＤゲートＮＤ１６とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１６は、ＮＡＮＤゲートＮＤ１５の出力とインバータＩＶ３７の出力とをＮＡＮＤ演算する。インバータＩＶ３８は、ＮＡＮＤゲートＮＤ１５の出力を反転させて出力信号ＯＵＴを出力する。
【０１２４】
図１１は、図３及び図４のポンプ電圧オシレータ部１５０、２５０に関する詳細回路図である。
【０１２５】
ここで、ポンプ電圧オシレータ部１５０、２５０の詳細回路は同様であるので、本発明では、ポンプ電圧オシレータ部１５０の構成をその実施形態として説明する。
【０１２６】
ポンプ電圧オシレータ部１５０は、複数のＰＭＯＳトランジスタＰ１０〜Ｐ１７と、複数のＮＭＯＳトランジスタＮ９〜Ｎ１２と、抵抗Ｒ５〜Ｒ７、及びＮＡＮＤゲートＮＤ１７を備える。
【０１２７】
ＮＡＮＤゲートＮＤ１７は、検出信号ＤＥＴとオシレータ信号ＯＳＣ＿ＯＵＴとをＮＡＮＤ演算する。ＰＭＯＳトランジスタＰ１４〜Ｐ１７は、それぞれのゲート端子を介して複数のポンプ制御信号ＰＰ１〜ＰＰ４が印加される。そして、複数のＰＭＯＳトランジスタＰ１０〜Ｐ１３と複数のＮＭＯＳトランジスタＮ９〜Ｎ１２は、電源電圧端と接地電圧端との間に直列接続され、それぞれのゲート端子は抵抗Ｒ５〜Ｒ７に接続される。ここで、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ９は、共通のゲート端子を介してＮＡＮＤゲートＮＤ１７の出力が印加され、ＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジスタＮ１２は、共通のドレイン端子を介してオシレータ信号ＯＳＣ＿ＯＵＴが出力される。
【０１２８】
このような構成を有する本発明の動作過程を、図１２及び図１３の動作タイミング図を参照して説明すると、以下の通りである。
【０１２９】
まず、動作初期にパワーアップ信号Ｐｗｒｕｐがアクティブになる場合、初期信号発生器１１０、２１０のＮＭＯＳトランジスタＮ８がターンオンされる。そして、バックバイアス電圧ＶＢＢ又はポンプ電圧ＶＰＰが一定レベル以上下降してこれ以上ポンプ動作を行う必要がない場合、検出信号ＤＥＴｂがハイレベルになる。これにより、ＮＭＯＳトランジスタＮ７がターンオンされ、ラッチＬ１を経てハイレベルの信号が出力される。
【０１３０】
パワーアップ動作時には、イネーブル信号ＥＮがアクティブになるので、ＮＡＮＤゲートＮＤ３は、ハイレベルのイネーブル信号ＥＮとハイレベルのラッチＬ１の出力信号とをＮＡＮＤ演算してローレベルの信号を出力する。インバータＩＶ１９は、この信号を反転させて初期信号Ｉｎｉｔをハイレベルとして出力する。
【０１３１】
そして、イネーブル信号発生器１２０、２２０は、パワーアップ信号Ｐｗｒｕｐがハイレベルになる場合、アクティブになって、インバータチェーンである遅延部Ｄ１の遅延時間だけハイレベルを保持し、さらに同じ遅延時間だけローレベルを保持する動作を繰り返し行うことでパルスを発生する。ここで、遅延部Ｄ１の遅延時間は、バックバイアス電圧ＶＢＢ又はポンプ電圧ＶＰＰのレベル変化による検出器の動作有無を測定するために、所望の時間にセットする。
【０１３２】
このように生成された初期信号発生器１１０、２１０の初期信号Ｉｎｉｔとイネーブル信号発生器１２０、２２０のイネーブル信号ＥＮは、検出信号ＤＥＴと共に、シフトレジスタ部１３０、２３０に印加される。
【０１３３】
シフトレジスタＳＲは、検出信号ＤＥＴがハイレベルの場合、トランスミッションゲートＴ１がターンオンされ、入力された初期信号ＩｎｉｔがラッチＮＤ５、ＩＶ２７によってラッチされ、ハイレベルを保持する。反面、検出信号ＤＥＴがローレベルの場合、トランスミッションゲートＴ１がターンオフされ、トランスミッションゲートＴ２がターンオンされる。これにより、ラッチＮＤ５、ＩＶ２７にラッチされた初期信号ＩｎｉｔがラッチＮＤ６、ＩＶ２９を経てカウント信号Ｔとして出力される。
【０１３４】
このように、１クロックを基準として初期信号Ｉｎｉｔを出力するそれぞれのシフトレジスタＳＲ０〜ＳＲｎを、図７と同様に直列接続される。すなわち、バックバイアス電圧検出器１００又はポンプ電圧検出器２００の出力である検出信号ＤＥＴがシフトレジスタ部１３０、２３０に入力され、検出信号ＤＥＴのイネーブル回数によって初期信号Ｉｎｉｔをカウントしてカウント信号Ｔ０〜Ｔｎとして出力される。このとき、イネーブル信号ＥＮがローレベルになる場合、シフトレジスタＳＲがリセットされ、全てのカウント信号Ｔ０〜Ｔｎがローレベルとして出力される。
【０１３５】
このように出力されたシフトレジスタ部１３０、２３０のカウント信号Ｔ０〜Ｔｎは、デコーダ及びラッチ部１４０、２４０にそれぞれ出力され、デコード及びラッチされる。すなわち、カウント信号Ｔ０のみがハイレベルの場合、ＮＡＮＤラッチＬ２〜Ｌ５を経てポンプ制御信号ＰＰ１がハイレベルとして出力される。そして、カウント信号Ｔ０、Ｔ１がハイレベルの場合、ＮＡＮＤラッチＬ２〜Ｌ５を経てポンプ制御信号ＰＰ２がハイレベルとして出力される。
【０１３６】
ここで、ＮＡＮＤラッチＬ２〜Ｌ５は、イネーブル信号ＥＮがローレベルになると、以前の状態、すなわち、セットされたオシレータ周期をラッチし、イネーブル信号ＥＮがハイレベルになると、さらに入力された信号をラッチする。
【０１３７】
このような方式で順次カウント信号Ｔｎがハイレベルになるに従い、ポンプ制御信号ＰＰ４も、順次ハイレベルとして出力される。ここで、カウント信号Ｔは、オシレータ周期に適するように設定されることが好ましい。
【０１３８】
この後、デコーダ及びラッチ部１４０、２４０から出力された複数のポンプ制御信号ＰＰ１〜ＰＰ４は、ポンプ電圧オシレータ部１５０、２５０に備えられたＰＭＯＳトランジスタＰ１４〜Ｐ１７のゲート端子にそれぞれ入力される。
【０１３９】
ポンプ電圧オシレータ部１５０、２５０は、リングオシレータであって、ポンプ制御信号ＰＰがハイレベルとして入力される場合、キャパシタンスの値が減り、ローレベルとして入力される場合、キャパシタンスの値が増加する。
【０１４０】
仮に、図１２のように、ポンプ電圧ＶＰＰによるカップリングが増加する場合、ポンプ制御信号ＰＰ１〜ＰＰ３がハイレベルとして入力され、キャパシタンスの値が減少した影響によってリングオシレータの周期は短くなる。これにより、バックバイアス電圧ＶＢＢポンプのポンピング回数が増加して、バックバイアス電圧ＶＢＢの減圧を加速化する。
【０１４１】
反面、図１３のように、ポンプ電圧ＶＰＰによるカップリングが減少する場合、ポンプ制御信号ＰＰ１だけハイレベルとして入力されてキャパシタンスの値が増加した影響によってリングオシレータの周期は長くなる。これにより、バックバイアス電圧ＶＢＢポンプのポンピング回数が減少して、バックバイアス電圧ＶＢＢを安定的に発生できるようにする。
【０１４２】
また、図１４のように、ポンプ電流ＩＰＰの消耗が増加する場合、ポンプ制御信号ＰＰ１〜ＰＰ３がハイレベルとして入力されてキャパシタンスの値が減少した影響によってリングオシレータの周期は短くなる。これにより、ポンプ電圧ＶＰＰポンプのポンピング回数が増加して、ポンプ電圧ＶＰＰの昇圧を加速化させる。
【０１４３】
反面、図１５のように、ポンプ電流ＩＰＰの消耗が減少する場合、ポンプ制御信号ＰＰ１のみがハイレベルとして入力され、キャパシタンスの値が増加した影響によってリングオシレータの周期は長くなる。これにより、ポンプ電圧ＶＰＰのポンピング回数が減少して、ポンプ電圧ＶＰＰを安定的に発生できるようになる。
【０１４４】
以上、本発明は、上述した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１４５】
【図１】従来のバックバイアス電圧発生回路に関する回路図である。
【図２】従来のポンプ電圧発生回路に関する回路図である。
【図３】本発明に係る内部電圧発生回路に関する構成図である。
【図４】本発明に係る内部電圧発生回路に関する他の実施形態である。
【図５】図３及び図４の初期信号発生器に関する詳細回路図である。
【図６】図３及び図４のイネーブル信号発生器に関する詳細回路図である。
【図７】図３及び図４のシフトレジスタ部に関する詳細構成図である。
【図８】図７のシフトレジスタに関する詳細回路図である。
【図９】図３及び図４のデコーダ及びラッチ部に関する詳細構成図である。
【図１０】図９のラッチ部に関する詳細回路図である。
【図１１】図３及び図４のポンプ電圧オシレータ部に関する詳細回路図である。
【図１２】本発明に係る内部電圧発生回路に関する動作タイミング図である。
【図１３】本発明に係る内部電圧発生回路に関する動作タイミング図である。
【図１４】本発明に係る内部電圧発生回路に関する動作タイミング図である。
【図１５】本発明に係る内部電圧発生回路に関する動作タイミング図である。
【図１】
0005142504.tif 000002
【図２】
0005142504.tif 000003
【図３】
0005142504.tif 000004
【図４】
0005142504.tif 000005
【図５】
0005142504.tif 000006
【図６】
0005142504.tif 000007
【図７】
0005142504.tif 000008
【図８】
0005142504.tif 000009
【図９】
0005142504.tif 000010
【図１０】
0005142504.tif 000011
【図１１】
0005142504.tif 000012
【図１２】
0005142504.tif 000013
【図１３】
0005142504.tif 000014
【図１４】
0005142504.tif 000015
【図１５】
0005142504.tif 000016