(57)【要約】  シリコン基材３１上に、シリコンゲルマニウム層３２、シリコン層３３及び酸化シリコン層３４が順次に形成されたアセンブリに対して開口部３５を形成し、酸化シリコン層３４及び開口部３５の内表面を覆うようにして追加の酸化シリコン層３６を形成する。次いで、シリコンゲルマニウム層３２をエッチング除去し、シリコン基材３１及びシリコン層３３に熱酸化処理及びアニール処理を順次に施して熱酸化層３７及び３８を形成する。次いで、平坦化膜３９を形成し、平坦化処理を行って、シリコンからなる島状部１２が酸化シリコンからなる絶縁部材１３内に埋設されてなる半導体基板１０を作製する。これにより、素子間分離に基づいて高集積ＣＭＯＳＬＳＩを簡易に形成することができ、ＳＯＩ層及びＢＯＸ層を十分に薄層化することにより、短チャネル効果を抑制することができ、しかもＳＯＩ層及びＢＯＸ層を多層にすることができる。
2005036638.tif 000002
【特許請求の範囲】
【請求項１】
シリコンからなり表面に凹凸部が形成された基材と、
前記基材の凸部の上方において、前記基材と電気的に絶縁されるとともに、互いに電気的に絶縁された、シリコンからなる複数の島状部と、
を具えることを特徴とする、半導体基板。
【請求項２】
前記基材と前記島状部との間に形成される絶縁部材は、２層で構成されていることを特徴とする、請求項１に記載の半導体基板。
【請求項３】
前記複数の島状部は、前記基材の主面と略平行な単一の平面内に形成されたことを特徴とする、請求項１に記載の半導体基板。
【請求項４】
前記複数の島状部は、前記基材の主面と略平行な複数の平面内に形成され、前記基材の凸部の上方において多段状に形成されたことを特徴とする、請求項１に記載の半導体基板。
【請求項５】
互いに積層された前記島状部の間に形成される絶縁部材は、２層で構成されていることを特徴とする、請求項４に記載の半導体基板。
【請求項６】
前記複数の島状部は、前記基材上に設けられた絶縁部材中に埋設された構造を呈することを特徴とする、請求項１〜５のいずれか一に記載の半導体基板。
【請求項７】
前記絶縁部材は酸化シリコンからなることを特徴とする、請求項６に記載の半導体基板。
【請求項８】
前記基材の、前記島状部と対向する主面と、前記島状部の、前記基材と対向する主面との距離は、前記島状部により異なることを特徴とする、請求項１〜７に記載の半導体基板。
【請求項９】
前記距離が第１の距離である島状部と、前記距離が第２の距離である島状部とで構成されることを特徴とする、請求項８に記載の半導体基板。
【請求項１０】
前記基材上に接触されるとともに、前記基材と電気的に絶縁された島状部と互いに電気的に絶縁された、シリコンからなる島状部を具えることを特徴とする、請求項１〜７のいずれか一に記載の半導体基板。
【請求項１１】
前記各凸部の上方において、複数の前記島状部が多段状に形成され、
多段状の前記島状部の厚さは互いに異なることを特徴とする、請求項８または請求項１０記載の半導体基板。
【請求項１２】
前記基材の、前記島状部と対向する主面と、前記島状部の、前記基材と対向する主面との距離が３ｎｍ〜２００ｎｍであることを特徴とする、請求項１〜７のいずれか一に記載の半導体基板。
【請求項１３】
前記島状部の前記基材と対抗する主面と、前記島状部の、前記基材と反対側に位置する主面との距離は２ｎｍ〜１５０ｎｍであることを特徴とする、請求項１〜７のいずれか一に記載の半導体基板。
【請求項１４】
前記島状部は、歪シリコン層として形成されていることを特徴とする、請求項１〜１３のいずれか一に記載の半導体基板。
【請求項１５】
請求項１〜１４のいずれか一に記載の半導体基板を具えることを特徴とする、半導体装置。
【請求項１６】
シリコンからなる基材を準備する工程と、
前記基材上にシリコンゲルマニウム層を形成する工程と、
前記シリコンゲルマニウム層上にシリコン層を形成する工程と、
前記シリコン層上に酸化シリコン層を形成する工程と、
フォトリソグラフィ及びエッチングによって、前記シリコンゲルマニウム層から前記酸化シリコン層までを厚さ方向において除去するとともに、前記基材の表面部分を除去して複数の開口部を形成する工程と、
前記酸化シリコン層及び前記複数の開口部の内表面を覆うようにして追加の酸化シリコン層を形成する工程と、
フォトリソグラフィ及びエッチングによって、前記シリコンゲルマニウム層から前記追加の酸化シリコン層までを厚さ方向において除去するとともに、前記基材の上面部分を除去して、トリム状の積層構造体を形成する工程と、
前記シリコンゲルマニウム層を選択的にエッチングして除去する工程と、
前記積層構造体に熱酸化処理を施し、前記基材の表面部分及び前記シリコン層の、前記基材と対向する表面部分を酸化させる工程と、
前記基材の表面部分の熱酸化シリコン層上に絶縁膜を形成するとともに、平坦化処理を施す工程と、
を具えることを特徴とする、半導体基板の作製方法。
【請求項１７】
前記熱酸化処理の工程と前記平坦化処理の工程の間に、前記積層構造体にアニール処理を施し、前記追加の酸化シリコン層を軟化・流動化させて前記基材の表面酸化部分と前記シリコン層の表面酸化部分とを接着させ、熱酸化シリコン層を形成する工程を具えることを特徴とする、請求項１６に記載の半導体基板の作製方法。
【請求項１８】
前記熱酸化処理の工程と前記平坦化処理の工程の間に、
所定の島状部に対応する領域において、前記酸化膜を選択的に除去する工程と、
全ての島状部に対応する領域において、前記基材の表面部分及び前記シリコン層の前記基材と対向する表面部分に、熱酸化処理により酸化膜を形成する工程と、
前記積層構造体にアニール処理を施し、前記追加の酸化シリコン層を軟化・流動化させて前記基材の表面酸化部分と前記シリコン層の表面酸化部分とを接着させ、熱酸化シリコン層を形成する工程と、
を具えることを特徴とする、請求項１６に記載の半導体基板の作製方法。
【請求項１９】
前記熱酸化処理の工程と前記平坦化処理の工程の間に、
所定の島状部に対応する領域において、前記酸化膜を選択的に除去する工程と、
前記積層構造体にアニール処理を施し、前記追加の酸化シリコン層を軟化・流動化させて前記基材の表面酸化部分と前記シリコン層の表面酸化部分とを接着させ、熱酸化シリコン層を形成するとともに、除去した酸化膜に対応する島状部を前記基材に接着させる工程と、
を具えることを特徴とする、請求項１６に記載の半導体基板の作製方法。
【請求項２０】
シリコンからなる基材を準備する工程と、
前記基材上において、複数のシリコンゲルマニウム層と複数のシリコン層とを、最下層に前記シリコンゲルマニウム層が位置し、最上層に前記シリコン層が位置するようにして交互に積層させる工程と、
前記最上層に位置するシリコン層上に酸化シリコン層を形成する工程と、
フォトリソグラフィ及びエッチングによって、前記最下層に位置する前記シリコンゲルマニウム層から前記酸化シリコン層までを厚さ方向において除去するとともに、前記基材の表面部分を除去して複数の開口部を形成する工程と、
前記酸化シリコン層及び前記複数の開口部の内表面を覆うようにして追加の酸化シリコン層を形成する工程と、
フォトリソグラフィ及びエッチングによって、前記最下層に位置する前記シリコンゲルマニウム層から前記追加の酸化シリコン層までを厚さ方向において除去するとともに、前記基材の上面部分を除去して、トリム状の積層構造体を形成する工程と、
前記複数のシリコンゲルマニウム層を選択的にエッチングして除去する工程と、
前記積層構造体に熱酸化処理を施し、前記基材の表面部分及び前記複数のシリコン層の表面部分を酸化させる工程と、
前記基材の表面部分の熱酸化シリコン層上に絶縁膜を形成するとともに、平坦化処理を施す工程と、
を具えることを特徴とする、半導体基板の作製方法。
【請求項２１】
前記熱酸化処理の工程と前記平坦化処理の工程の間に、前記積層構造体にアニール処理を施し、前記追加の酸化シリコン層を軟化・流動化させて前記基材の表面酸化部分と前記基材と対向するように設けられた前記シリコン層の表面酸化部分と接着させるとともに、隣接する前記複数のシリコン層の表面酸化部分とを接着させ、熱酸化シリコン層を形成する工程を具えることを特徴とする、請求項２０に記載の半導体基板の作製方法。
【請求項２２】
前記熱酸化処理の工程と前記平坦化処理の工程の間に、
積層される所定の島状部に対応する領域において、前記酸化膜を選択的に除去する工程と、
全ての島状部に対応する領域において、前記基材の表面部分及び前記シリコン層の前記基材と対向する表面部分に、熱酸化処理により酸化膜を形成する工程と、
前記積層構造体にアニール処理を施し、前記追加の酸化シリコン層を軟化・流動化させて前記基材の表面酸化部分と前記基材と対向するように設けられた前記シリコン層の表面酸化部分とを接着させ、熱酸化シリコン層を形成する工程と、
を具えることを特徴とする、請求項２０に記載の半導体基板の作製方法。
【請求項２３】
前記熱酸化処理の工程と前記平坦化処理の工程の間に、
積層される所定の島状部に対応する領域において、前記酸化膜を選択的に除去する工程と、
前記積層構造体にアニール処理を施し、前記追加の酸化シリコン層を軟化・流動化させて前記基材の表面酸化部分と前記基材と対向するように設けられた前記シリコン層の表面酸化部分とを接着させ、熱酸化シリコン層を形成するとともに、除去した酸化膜に対応する複数の島状部を互いに接着し、かつ除去した酸化膜に対応する前記基材側の前記島状部を前記基材に接着させる工程と、
を具えることを特徴とする、請求項２０に記載の半導体基板の作製方法。
【請求項２４】
前記複数のシリコンゲルマニウム層に対してドーパントを含有させる工程を具えることを特徴とする、請求項１６〜２３のいずれか一に記載の半導体基板の作製方法。
【請求項２５】
前記ドーパントはボロン（Ｂ）であることを特徴とする、請求項２４に記載の半導体基板の作製方法。
【請求項２６】
前記シリコンゲルマニウム層中のゲルマニウム濃度が５％〜５０％であることを特徴とする、請求項１６〜２５のいずれか一に記載の半導体基板の作製方法。
【請求項２７】
前記シリコンゲルマニウム層は、フッ硝酸系のエッチング液を用いて除去することを特徴とする、請求項１６〜２６のいずれか一に記載の半導体基板の作製方法。
【請求項２８】
前記熱酸化処理は、湿式で行うことを特徴とする、請求項１６〜２７のいずれか一に記載の半導体基板の作製方法。
【請求項２９】
前記アニール処理は、８５０℃〜１３５０℃で行うことを特徴とする、請求項１６〜２８のいずれか一に記載の半導体基板の作製方法。
【請求項３０】
前記基材の表面部分の熱酸化シリコン層上に形成される前記絶縁膜は、酸化シリコンからなることを特徴とする、請求項１６〜２９のいずれか一に記載の半導体基板の作製方法。
【請求項３１】
前記シリコン層を歪シリコン層として形成することを特徴とする、請求項１６〜３０のいずれか一に記載の半導体基板の作製方法。
【請求項３２】
請求項１６〜３１のいずれか一に記載の作製方法を含むことを特徴とする、半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩなどの基本素子であるＭＯＳトランジスタなどを高密度で作製することができる半導体基板、半導体装置及び半導体基板の作製方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタを高密度に集積させて高集積ＬＳＩを作製するに際しては、ＳＯＩ基板に対してＬＯＣＯＳ分離や溝分離（浅溝及び深溝）を行い、ＳＯＩ層を酸化シリコンで電気的に複数の領域に分割し、これら分割された複数の領域のそれぞれに対してＭＯＳトランジスタを形成し、素子間分離させた状態で行っていた。【０００３】
一方、上述したようなＣＭＯＳＬＳＩの微細化に伴った短チャネル効果を抑制するためには、前記ＳＯＩ基板のＳＯＩ層及びＢＯＸ層（埋め込みＳｉＯ2層）の薄層化が必要である。従来のＳＩＭＯＸにおいては、前記ＢＯＸ層はイオン注入によって形成するが、高品質のＳＯＩ層を形成するには、ある最適範囲のイオン注入量が（酸素イオンのドーズ量４×１０17個／ｃｍ2前後）が存在し、前記ＢＯＸ層を十分に薄層化することはできなかった。【０００４】
また、ＥＬＴＲＡＮ（キャノン株式会社）及びＵＮＩＢＯＮＤ（登録商標）では、前記ＢＯＸ層は、貼り合わせに用いる２枚のウエハ内に設けられたＳｉＯ2層の厚さで決定されてしまうため、前記ＢＯＸ層を薄層化すると、欠陥の抑制が困難となる。さらに、前記ＳＯＩ層は、最終的にはＣＭＰの工程を経るため、前記ＳＯＩ層の膜厚はＣＭＰの均一性に左右され、前記ＳＯＩ層を薄層化すると、前記ＳＯＩ層の均一性を確保できなくなり、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのバラツキが大きくなり、ＬＳＩとして動作させることが困難となる。また、ＳＯＩ層の極薄化にともなうＣＭＰ時の結晶欠陥の抑制が困難となる。【０００５】
上述のようにＳＯＩ層及びＢＯＸ層を薄層化すると、前記ＳＯＩ層の電気的分割を良好に行うことができず、当初の目的である高集積ＣＭＯＳＬＳＩを作製することができなくなるという問題があった。
【特許文献１】特開平９−１６１４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、素子間分離に基づいて高集積ＣＭＯＳＬＳＩを簡易に形成することができるとともに、ＳＯＩ層及びＢＯＸ層を十分に薄層化することにより、短チャネル効果を抑制することができる新規な半導体基板、半導体装置及び半導体基板の作製方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成すべく、本発明は、シリコンからなる基材と、基材の上方において、基材と電気的に絶縁されるとともに、互いに電気的に絶縁された、シリコンからなる複数の島状部とを具えることを特徴とする半導体基板に関する。また、基材との距離が互いに異なる島状部を具えることを特徴とする半導体基板に関する。さらに、基材と電気的に絶縁された島状部と、基材に接触された島状部とを具えることを特徴とする半導体基板に関する。【０００８】
本発明の半導体基板においては、シリコン基材の上方にシリコンからなる複数の島状部を、前記基材と電気的に絶縁されるとともに、互いに電気的に絶縁されるようにして設けている。したがって、前記複数の島状部のそれぞれにおいて所定のＭＯＳトランジスタなどの基本素子を作製し、それぞれを多層配線で接続するようにすれば、素子間分離したＬＳＩを極めて簡易に形成することができる。【０００９】
また、前記複数の島状部の幅及び配置密度などを適宜に制御することにより、形成すべきＭＯＳトランジスタの大きさや密度を適宜制御することができ、所望の集積密度のＣＭＯＳＬＳＩを得ることができるようになる。【００１０】
さらに、本発明の半導体基板においては、前記複数の島状部は、前記基材の主面と略平行な単一の平面内に形成することができる。したがって、上述したいわゆるＢＯＸ層の厚さは、前記基材の主面と、前記島状部の前記基材と対向する主面との間に形成された両熱酸化膜の膜厚の和として決定され、以下に詳述する作製方法に基づいて前記距離を十分に低減することができる。また、上述したいわゆるＳＯＩ層の厚さは、前記島状部の前記基材と対向する主面と、前記島状部の、前記基材と反対側に位置する主面との距離によって決定され、以下に詳述する作製方法に基づいて前記距離を十分に低減することができる。したがって、短チャネル効果を十分に抑制できるようになる。【００１１】
また、本発明の半導体基板においては、前記複数の島状部は、前記基材の主面と略平行な複数の平面内に形成され、その結果、前記基材の上方で多段、すなわち多層に形成することもできる。したがって、前記複数の島状部にＭＯＳトランジスタなどの基本素子を作製し、これらを互いに多層配線で接続するようにすれば、極めて集積密度の高いＬＳＩを作製することができる。
なお、本発明の好ましい態様においては、前記複数の島状部は、以下に詳述する作製方法に起因して、酸化シリコンなどの絶縁部材中に埋設されたような構造を有することができる。【００１２】
また、本発明の半導体基板においては、基材との距離が互いに異なる島状部を形成することで、高速で動作する素子と、高耐圧な素子とを半導体基板上に容易に混載できる。このため、例えば、より高性能のアナログ・デジタル混載ＬＳＩ等（半導体装置）を低いコストで作製できる。
さらに、本発明の半導体基板においては、基材と電気的に絶縁された島状部と、基材に接触された島状部とを形成することで、いわゆるＳＯＩ領域とバルク領域とを半導体基板上に容易に形成できる。すなわち、半導体基板を部分的にＳＯＩにできる。このため、例えば、ＳＯＩ基板に搭載が困難なＤＲＡＭを混載でき、半導体装置の性能を向上できる。
本発明のその他の特徴及び利点、並びに本発明の作製方法については、以下の発明の実施の形態で詳述する。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、素子間分離に基づいて高集積ＣＭＯＳＬＳＩを簡易に形成することができるとともに、ＳＯＩ層及びＢＯＸ層を十分に薄層化することにより、短チャネル効果を抑制することができる新規な半導体基板、半導体装置及び半導体基板の作製方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態における構成を概略的に示す断面図である。
【図２】本発明の第２の実施形態における構成を概略的に示す断面図である。
【図３】図１に示す半導体基板の作製方法を説明するための工程図である。
【図４】図３に示す工程の次の工程を示す断面図である。
【図５】図４に示す工程の次の工程を示す断面図である。
【図６】図５に示す工程の次の工程を示す断面図である。
【図７】図６に示す工程の次の工程を示す断面図である。
【図８】図７に示す工程の次の工程を示す断面図である。
【図９】図８に示す工程の次の工程を示す断面図である。
【図１０】第１の実施形態の半導体基板を用いて作製した半導体装置の要部を示す断面図である。
【図１１】図２に示す半導体基板の作製方法を説明するための工程図である。
【図１２】図１１に示す工程の次の工程を示す断面図である。
【図１３】図１２に示す工程の次の工程を示す断面図である。
【図１４】図１３に示す工程の次の工程を示す断面図である。
【図１５】図１４に示す工程の次の工程を示す断面図である。
【図１６】図１５に示す工程の次の工程を示す断面図である。
【図１７】図１６に示す工程の次の工程を示す断面図である。
【図１８】第２の実施形態の半導体基板を用いて作製した半導体装置の要部を示す断面図である。
【図１９】本発明の第３の実施形態における構成を概略的に示す断面図である。
【図２０】図１９に示す半導体基板の作製方法を説明するための工程図である。
【図２１】図２０のＡ・Ａ’線およびＢ・Ｂ’線に沿う断面図である。
【図２２】図２０に示す工程の次の工程を示す断面図である。
【図２３】図２２に示す工程の次の工程を示す断面図である。
【図２４】図２３に示す工程の次の工程を示す断面図である。
【図２５】本発明の第４の実施形態における構成を概略的に示す断面図である。
【図２６】図２５に示す半導体基板の作製方法を説明するための工程図である。
【図２７】図２６に示す工程の次の工程を示す断面図である。
【図２８】図２７に示す工程の次の工程を示す断面図である。
【図２９】図２８に示す工程の次の工程を示す断面図である。
【図３０】本発明の第５の実施形態における構成を概略的に示す断面図である。
【図３１】第５の実施形態の半導体基板を用いて作製した半導体装置の要部を示す断面図である。
【図３２】本発明の第６の実施形態における構成を概略的に示す断面図である。
【図３３】第６の実施形態の半導体基板を用いて作製した半導体装置の要部を示す断面図である。
【図３４】本発明の第７の実施形態における半導体基板の作製方法を説明するための工程図である。
【図３５】本発明の第８の実施形態における半導体基板の作製方法を説明するための工程図である。
【発明の実施の形態】
【００１５】
以下、本発明を発明の実施の形態に基づいて詳細に説明する。
図１は、本発明の第１の実施形態における構成を概略的に示す断面図である。図１に示す半導体基板１０においては、シリコン基材１１の表面に形成された凹凸部における凸部の上方において、絶縁部材１３中に埋設するようにして、シリコンからなる島状部１２を有している。凹凸部の凹部は、後述する図４で説明するエッチング工程により形成される。凸部は、エッチングされない部分により構成される。この結果、島状部１２は基材１１と電気的に絶縁されるとともに、島状部同士も互いに電気的に絶縁されるようになる。また、島状部１２は、基材１１の主面１１Ａと略平行な平面内に形成されて、一段すなわち単層として構成されている。絶縁部材１３は、以下に説明する作製方法などに依存して、酸化シリコンなどから構成することができる。
【００１６】
図１に示す半導体基板１０においては、島状部１２にＭＯＳトランジスタなどの基本素子を形成するともに、これらを多層配線で接続することにより所定のＬＳＩ構造（半導体装置）を作製することができる。
【００１７】
なお、島状部１２の幅（後述する図８（ｂ）において、シリコン層３３の横方向の幅）は形成すべき基本素子の大きさに基づいて決定されるが、好ましくは幅２μｍ程度以下または幅４μｍ程度以下に形成する。
【００１８】
さらに、基材１１の主面１１Ａと、島状部１２の、基材１１と対向する主面１２Ｂとの距離ｄは、以下に詳述する作製方法に依存して３ｎｍ〜２００ｎｍ程度に設定することができる。距離ｄは、ＳＯＩ基板におけるいわゆるＢＯＸ層の厚さに相当するので、このような薄層化したＢＯＸ層により、図１に示す半導体基板１０を用いて作製したＬＳＩを構成する極微細ＭＯＳトランジスタの短チャネル効果を十分に抑制できるようになる。
【００１９】
また、島状部１２の主面１２Ａと、島状部１２の、基材１１と対向する主面１２Ｂとの距離Ｄは、同じく以下に詳述する作製方法に依存して２ｎｍ〜１５０ｎｍ程度に設定することができる。距離Ｄは、ＳＯＩ基板におけるいわゆるＳＯＩ層の厚さに相当するので、このような薄層化したＳＯＩ層により、図１に示す半導体基板１０を用いて作製したＬＳＩを構成する極微細ＭＯＳトランジスタの短チャネル効果を十分に抑制できるようになる。
【００２０】
従来のＳＩＭＯＸなどでは、１００ｎｍ程度より小さい厚さのＢＯＸ層を形成することは困難であり、したがって、本発明の半導体基板に比較して、極微細ゲート長ＭＯＳトランジスタの短チャネル効果を十分に抑制することができない。
【００２１】
図２は、本発明の第２の実施形態における構成を概略的に示す断面図である。図２に示す半導体基板２０においては、シリコン基材２１の上方において、絶縁部材２３中に埋設するようにして、シリコンからなる複数の島状部２２を有している。この結果、島状部２２は基材２１と電気的に絶縁されるとともに、島状部同士も互いに電気的に絶縁されるようになる。また、島状部２２は、基材１１の主面１１Ａと略平行な複数の平面内に形成されて、多段すなわち多層として構成されている。絶縁部材２３は、以下に説明する作製方法などに依存して、酸化シリコンなどから構成することができる。
【００２２】
図２に示す半導体基板２０においても、島状部２２にＭＯＳトランジスタなどの基本素子を形成するともに、これらを多層配線で接続することにより所定のＬＳＩ構造を作製することができる。図２に示す半導体基板２０は、図１に示す半導体基板１０と比較して、島状部が多層に形成されているので、より高集積のＬＳＩ（半導体装置）を作製することができる。多層の島状部を用いてチャネルが多層化されたＭＯＳトランジスタ（ＭＬ−ＭＯＳ；ｍｕｌｔｉ−ｌａｙｅｒ  ｃｈａｎｎｅｌ  ＭＯＳ）を作ることができ、オン電流の大きなトランジスタを従来より小さな面積で作ることができる。ＭＬ−ＭＯＳについては、「D. Sasaki, 他「Proposal of a multi-layer channel MOSFET: the application selective etching for Si/SiGe stacked layers」Applied Surface Science, vol 234, pp.100-103, 2003年」に詳細に記載されている。また、下層の島状部を配線の一部として使うことができる。
【００２３】
さらに、図２に示す半導体基板において、上層の島状部にＭＯＳトランジスタを作り、下層の島状部に電位を与えることにより、上部の島状部のＭＯＳトランジスタのしきい値電圧を制御することができる。この場合、上層と下層の島状部間の絶縁膜の厚さを極めて薄くすることが本発明ではできることから、下層の島状部にあたえる電圧を低電圧にすることができ、ＬＳＩの消費電力の低減化を図ることができる。
【００２４】
また、ＬＳＩの電源電圧の低下とともに信号振幅が小さくなる傾向にあり、シリコン基板を通してのクロストークが大きな問題となる。特に、アナログ・ディジタル混載ＬＳＩでは高速化・高集積化・電源電圧の低下とともにシリコン基板を通してのクロストークの低減化が重要である。下層の島状部をアース電位等の回路の基準となる電位に固定することにより、クロストークを大幅に低減することができる。
【００２５】
次に、本発明の第１の実施形態における半導体基板の作製方法について説明する。図３〜図９は、図１に示す半導体基板１０の作製方法を説明するための工程図である。図３（ａ）〜図９（ａ）は、図１に示す半導体基板１０の構成に対応させて、作製途中の半導体基板アセンブリの横方向断面を示したものであり、図３（ｂ）〜図９（ｂ）は、それぞれ図３（ａ）〜図９（ａ）に示す半導体基板アセンブリの、中心部を通る直線に沿って切った場合の、縦方向断面を示したものである。
【００２６】
最初に、図３に示すように、シリコン基材３１上に、シリコンゲルマニウム層３２を例えばＬＰ−ＣＶＤ法により厚さ２ｎｍ〜１２０ｎｍに形成する。この場合、シリコン基材３１上にシリコンを薄く形成してからシリコンゲルマニウム層３２を形成しても良い。次いで、シリコンゲルマニウム層３２上に、シリコン層３３を例えばＬＰ−ＣＶＤ法により厚さ５ｎｍ〜２００ｎｍに形成する。次いで、シリコン層３３上に、酸化シリコン層３４を例えば低温ＣＶＤ法（４００℃）により厚さ５０ｎｍ〜５００ｎｍに形成する。この場合、酸化シリコン層は、フッ硝酸による意図しないエッチングを最小限にするため、酸化シリコン層の上に窒化シリコン層が形成されたものでも良い。
【００２７】
シリコンゲルマニウム層３２は、ボロン（Ｂ）などのＰ形ドーパントを含むことが好ましい。ドーピング濃度は１×１０19ｃｍ-3前後以上とすることが好ましい。また、ゲルマニウムを５％〜５０％の濃度で含むことが好ましい。これによってシリコンゲルマニウム層３２の、以下に示すフッ硝酸液などのエッチング溶液に対するエッチング速度が、シリコン層３３の前記エッチング溶液に対するエッチング速度よりも十分高く、例えば２桁以上大きくなり、基材３１から酸化シリコン層３４までを含む半導体基板アセンブリに対して前記エッチング溶液を用いてエッチング処理を施した場合に、シリコン層３３を溶解除去することなく、シリコンゲルマニウム層３３のみを溶解除去することができるようになる。以上はＰ形ドーパントについて述べたが、リン等のｎ形ドーパントでも良く、また、シリコンゲルマニウム層３２にドーパントが添加されてなくても良い。また、この場合、シリコンゲルマニウム層３２を歪み緩和シリコンゲルマニウム層として、シリコン層３３を歪シリコン層として形成しても良い。これにより、図１の島状部１２のキャリアの移動度を高くすることができ、島状部１２に形成するＭＯＳＦＥＴの電気的特性を高めることができる。
【００２８】
次いで、図４に示すように、前記半導体アセンブリにフォトリソグラフィ及びエッチングを施すことによって、シリコンゲルマニウム層３２から酸化シリコン層３４までを厚さ方向に除去するとともに、基材３１の表面部分を部分的に除去することにより開口部３５を形成する。
【００２９】
次いで、図５に示すように、例えば低温ＣＶＤ法（４００℃）などを用いることにより、酸化シリコン層３４の表面及び開口部３５の内表面を覆うようにして追加の酸化シリコン層３６を、例えば厚さ１００ｎｍ〜１０００ｎｍ程度に形成する。酸化シリコン層３６を形成後、例えば７００℃程度の熱処理を行っても良い。酸化シリコン層３６を形成前に酸化シリコン層３４を除去してもよい。酸化シリコン層の軟化温度をさげるために、酸化シリコン層３６にボロン、リン等の不純物を添加してもよい。その後、得られた半導体基板アセンブリに対して、フォトリソグラフィ及びエッチングを施すことによって、シリコンゲルマニウム層３２から追加の酸化シリコン層３６までを厚さ方向に除去するとともに、基材３１の表面部分を除去して、トリム状の積層構造体を作製する。
【００３０】
次いで、図６に示すように、上述したフッ硝酸系のエッチング溶液を用いて、図５に示す半導体基板アセンブリに対してエッチング処理を施し、シリコンゲルマニウム層３２のみを除去する。なお、前記エッチング溶液の成分は、例えば、ＨＮＯ3：Ｈ2Ｏ：ＨＦ＝６０：６０：１あるいはＨＮＯ3：Ｈ2Ｏ：ＨＦ＝１２０：６０：１のようにすることができる。このエッチング液によるシリコン層３３とシリコンゲルマニウム層３２の選択比は、１：１００程度である。すなわち、シリコンゲルマニウム層３２のエッチング速度は、シリコン層３３に比べ１００倍大きい。選択比が大きいため、シリコンゲルマニウム層３２を完全にエッチングしたときに、シリコン層３３を確実に残すことができる。したがって、シリコンゲルマニウム層３２のエッチング量が多いにも拘わらず、シリコン層３３の図６（ｂ）の横方向の幅を２μｍ程度以下または４μｍ程度以下に制御できる。なお、フッ硝酸のエッチング溶液に適量の酢酸等を混ぜてもよい。また、この場合、アンモニア／過酸化水素系のエッチング溶液を用いてもよい。例えば、ＮＨ4：Ｈ2Ｏ2：Ｈ2Ｏ＝１：５：５０の混合比とすることができる。また、ドライエッチングとして、酸素／フッ素系ガスを用いてエッチングしても良い。
【００３１】
次いで、図７に示すように、図６に示す半導体基板アセンブリに対して熱酸化処理を施し、基材３１の表面部分及びシリコン層３３の、基材３１と対向した表面部分を熱酸化させ、表面酸化部分３１ａ及び３３ａを形成する。なお、これら表面酸化部分の厚さは１.５ｎｍ〜１００ｎｍとすることができる。また、前記熱酸化処理は、ウェットＯ2酸化などを用いた湿式で行うことができる。なお、表面酸化部分３１ａ及び３３ａ形成前に、犠牲酸化しその後これを除去する前処理をしてもよい。
【００３２】
次いで、図８に示すように、図７に示す半導体基板アセンブリに対してアニール処理を施し、酸化シリコン層３６を軟化・流動化させ表面酸化部分３３ａを表面酸化部分３１ａに接触させ互いに接着することにより、熱酸化シリコン層３７を形成する。このとき、酸化シリコン層３４と３６もより強固に接着し酸化シリコン層３８となる。なお、アニール処理は、８５０℃〜１３５０℃の温度範囲で行うことが好ましい。酸化シリコン層３６にボロン、リン等の不純物を添加した場合は軟化・流動化する温度は低下するので、アニール処理は上記のアニール処理の温度範囲の低温側でよい。
【００３３】
次いで、図９に示すように、図８に示す半導体基板アセンブリの開口部３５を埋設するようにＣＶＤ法により酸化シリコン膜３９を形成し、ＣＭＰ法などによる平坦化を行うことにより、図１に示すような半導体基板１０を得る。
【００３４】
上述した作製方法においては、図１に示す基材１１の主面１１Ａと島状部１２の主面１２Ｂとの距離ｄで規定される、ＳＯＩ基板におけるＢＯＸ層の厚さは、熱酸化シリコン層３７の厚さで決定されることになる。また、島状部１２の主面１２Ａと他の主面１２Ｂとの距離Ｄで規定される、ＳＯＩ基板におけるＳＯＩ層の厚さは、ＬＰ−ＣＶＤ法で形成されるシリコン層３３の厚さとその後の熱酸化量とで決定される。したがって、これらの層の厚さを十分に小さく設定すれば、前記ＢＯＸ層及びＳＯＩ層の厚さを、ＣＭＰなどの加工処理に依存することなく、極めて簡易に所定の厚さまで低減することができる。
【００３５】
また、従来のＵＮＩＢＯＮＤ及びＥＬＴＲＡＮにおいては、半導体基板を作製するに際し２枚のウエハを必要とするが、本発明の作製方法では１枚のウエハのみを用いれば良い。また、従来のＳＯＩ基板においては、基板作製と素子間分離とを別工程で実施していたが、本発明の作製方法では、基板作製と素子間分離とを同一のプロセス中で行うことができる。したがって、目的とする半導体基板の製造コストを十分に低減することができる。
図１０は、第１の実施形態の半導体基板を用いて作製した半導体装置の要部を示している。半導体装置は、酸化シリコン層３７（ＢＯＸ層）上に作製された複数のＭＯＳトランジスタＴＲを有している。各トランジスタＴＲは、シリコン層３３にボロン、リン、あるいは砒素等のドーパントを選択的に打ち込んで作製されたソース領域Ｓ、ドレイン領域Ｄおよびチャネル領域Ｃと、チャネル領域Ｃ上にゲート絶縁膜を介して作製されたゲート電極Ｇとで構成されている。さらに、図示を省略するが、ソース領域Ｓ、ドレイン領域Ｄおよびゲート電極Ｇは、複数の配線層を用いて形成される配線（信号線、電源線）に接続される。配線層は、トランジスタＴＲ上に層間絶縁膜を介して積層される。
【００３６】
図１１〜図１７は、図２に示す本発明の第２の実施形態における半導体基板２０の作製方法を説明するための工程図である。図１１（ａ）〜図１７（ａ）は、図２に示す半導体基板２０の構成に対応させて、作製途中の半導体基板アセンブリの横方向断面を示したものであり、図１１（ｂ）〜図１７（ｂ）は、それぞれ図１１（ａ）〜図１７（ａ）に示す半導体基板アセンブリの、中心部を通る直線に沿って切った場合の、縦方向断面を示したものである。なお、図３〜図９と同様の構成要素に対しては同じ参照数字を用いている。
【００３７】
図２に示す半導体基板２０も、基本的には図１に示す半導体基板と同様にして作製することができる。最初に、図１１に示すように、シリコン基材３１上に、シリコンゲルマニウム層３２及びシリコン層３３を、最下層にシリコンゲルマニウム層が位置し、最上層にシリコン層３３が位置するようにして、交互に積層する。図１１においては、シリコンゲルマニウム層３２及びシリコン層３３は、それぞれ２層づつ形成されている。シリコンゲルマニウム層３２及びシリコン層３３の好ましい形成方法は、上記同様にＬＰ−ＣＶＤ法であり、好ましい厚さはそれぞれ２ｎｍ〜１２０ｎｍおよび５〜２００ｎｍである。また、この場合、シリコンゲルマニウム層３２を歪み緩和シリコンゲルマニウム層として、シリコン層３３を歪シリコン層として形成しても良い。これにより、図２のシリコンからなる島状部２２のキャリアの移動度を高くすることができ、島状部２２に形成するＭＯＳＦＥＴの電気的特性を高めることができる。
【００３８】
次いで、最上層に位置するシリコン層３３上に、酸化シリコン層３４を例えばＣＶＤ法により厚さ５０ｎｍ〜５００ｎｍに形成する。この場合、酸化シリコン層は、フッ硝酸による意図しないエッチングを最小限にするため酸化シリコン層の上に窒化シリコン層が形成されたものでも良い。
【００３９】
シリコンゲルマニウム層３２は、上述したように、ボロン（Ｂ）などのドーパントを１×１０19ｃｍ-3以上の濃度で含み、ゲルマニウムを５％〜５０％の濃度で含むことが好ましい。なお、ドーパントはリン等のｎ形ドーパントでもよく、あるいはシリコンゲルマ層３２にドーパントが添加されてなくてもよい。
【００４０】
次いで、図１２に示すように、前記半導体アセンブリにフォトリソグラフィ及びエッチングを施すことによって、最下層のシリコンゲルマニウム層３２から酸化シリコン層３４までを厚さ方向に除去するとともに、基材３１の表面部分を部分的に除去することにより開口部３５を形成する。
【００４１】
次いで、図１３に示すように、例えばＣＶＤ法などを用いることにより、酸化シリコン層３４の表面及び開口部３５の内表面を覆うようにして追加の酸化シリコン層３６を厚さ１００ｎｍ〜１０００ｎｍに形成する。酸化シリコン層３６の軟化温度を下げるために、ボロン、リン等の不純物を酸化シリコン層３６に添加してもよい。その後、得られた半導体基板アセンブリに対して、フォトリソグラフィ及びエッチングを施すことによって、シリコンゲルマニウム層３２から追加の酸化シリコン層３６までを厚さ方向に除去するとともに、基材３１の表面部分を除去して、トリム状の積層構造体を作製する。
【００４２】
次いで、図１４に示すように、上述したフッ硝酸系のエッチング溶液を用いて、図１３に示す半導体基板アセンブリに対してエッチング処理を施し、シリコンゲルマニウム層３２のみを除去する。また、この場合、上述したアンモニア／過酸化水素系のエッチング溶液を用いても良い。ドライエッチングとして、酸素／フッ素系ガスを用いてエッチングしても良い。
【００４３】
次いで、図１５に示すように、図１４に示す半導体基板アセンブリに対して熱酸化処理を施し、基材３１の表面部分及びシリコン層３３の表面部分を熱酸化させて、表面酸化部分３１ａ及び３３ａを形成する。なお、表面酸化部分３１ａ及び３３ａに要求される好ましい特性は、図７に示す場合と同様である。
【００４４】
次いで、図１６に示すように、図１５に示す半導体基板アセンブリに対してアニール処理を施し、酸化シリコン層３６を軟化・流動化させ、表面酸化部分３３ａを表面酸化部分３１ａに接触かつ接着させることにより熱酸化シリコン層３７を形成する。このとき、これより上層にある２つの表面酸化部分３３ａも互に接触・接着し、熱酸化シリコン層３７を形成する。また、酸化シリコン層３４と３６はより強く接着し熱酸化シリコン層３８を形成する。なお、アニール処理は、８５０℃〜１３５０℃の温度範囲で行うことが好ましい。
【００４５】
次いで、図１７に示すように、図１６に示す半導体基板アセンブリの開口部３５を埋設するようにＣＶＤ法により酸化シリコン膜３９を形成し、ＣＭＰなどによる平坦化を行うことにより、図２に示すような半導体基板２０を得る。なお、上層と下層の島状部の厚さを変えることもできる。
図１８は、第２の実施形態の半導体基板を用いて作製した半導体装置の要部を示している。第１の実施形態（図１０）と同じ要素には同じ符号を付け、詳細な説明を省略する。半導体装置は、上側の酸化シリコン層３７（ＢＯＸ層）上に作製された複数のＭＯＳトランジスタＴＲを有している。積層された酸化シリコン層３７の間のシリコン層３３は、トランジスタＴＲの閾値電圧を調整するＶｔｈ制御電極ＶＣとして機能する。この実施形態では、Ｖｔｈ制御電極ＶＣに与える電圧を変えることで、トランジスタＴＲの閾値電圧を調整できる。例えば、トランジスタＴＲを動作させるときに閾値電圧を下げることで、トランジスタＴＲの動作速度を向上できる。トランジスタＴＲを動作させないときに閾値電圧を上げることで、トランジスタＴＲのオフ電流（サブスレッショルド電流）を削減できる。したがって、高速で消費電力が低い半導体装置を設計できる。なお、第１の実施形態と同様に、ソース領域Ｓ、ドレイン領域Ｄ、ゲート電極ＧおよびＶｔｈ制御電極ＶＣは、トランジスタＴＲ上に作製される配線に接続される。
【００４６】
図１９は、本発明の第３の実施形態における構成を概略的に示す断面図である。上述した第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この半導体基板３０は、複数種の厚さｄ１、ｄ２（ｄ１＜ｄ２）のＢＯＸ層を有している。島状部１２の厚さは、第１の実施形態と同じＤに形成されている。厚さｄ１（第１の距離）の熱酸化シリコン膜を有するＢＯＸ層上の複数の島状部１２には、例えば、ゲート長の短いＭＯＳトランジスタが作製される。厚さｄ２（第２の距離）の熱酸化シリコン膜を有するＢＯＸ層上の複数の島状部１２には、例えば、ゲート長が長く、高い耐圧を有するＭＯＳトランジスタが作製される。耐圧の高いＭＯＳトランジスタは、アナログ回路や外部からのサージ等による素子破壊を防ぐ保護回路（ＬＳＩの入力回路または出力回路）を設計する際に必要になる。本発明により、簡易な作製工程により、厚さの異なるＢＯＸ層を有する半導体基板３０を作製できるため、より高性能のアナログ・デジタル混載ＬＳＩ等（半導体装置）を低いコストで作製できる。また、高耐圧なＭＯＳトランジスタを容易に作製できる。なお、第３の実施形態は、上述した第１の実施形態と同様の効果を有する。
【００４７】
図２０〜図２４は、図１７に示す半導体基板３０の作製方法を説明するための工程図である。まず、上述した第１の実施形態の図３〜図７の工程を完了した後、図２０に示すように、熱酸化シリコン膜を厚くするＢＯＸ層に対応する領域（図の左側のシリコン層３３を含む領域）を覆ってホトレジスタ４１を選択的に形成する。図２１は、図２０のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面を示している。ホトレジスト４１で覆われた表面酸化部分３１ａ及び３３ａは、外部に露出していない。この状態で、例えば、希フッ酸によるウエットエッチングが実施される。
【００４８】
ウエットエッチングにより、図２２に示すように、外部に露出している表面酸化部分３１ａ及び３３ａは除去され、ホトレジスト４１で覆われていた表面酸化部分３１ａ及び３３ａは除去されずに残る。次に、図２３に示すように、上述した図７と同様に熱酸化処理を施し、基材３１の表面部分及びシリコン層３３の基材３１と対向した表面部分を熱酸化させ、新たに表面酸化部分３１ｂ及び３３ｂを形成する。このとき、表面酸化部分３１ｂ及び３３ｂは、図２０においてホトレジスト４１で覆われた領域で厚く、ホトレジスト４１で覆われていない領域で薄くなる。
【００４９】
次に、図２４に示すように、上述した図８と同様にアニール処理を施し、図２３の酸化シリコン層３６を軟化・流動化させ表面酸化部分３３ｂを表面酸化部分３１ｂに接触させ互いに接着することにより、熱酸化シリコン層３７を形成する。この後、上述した図９と同様に、ＣＶＤ法により開口部３５を酸化シリコン膜３９で埋設し、ＣＭＰ法などによる平坦化を行うことにより、図１９示すような半導体基板３０を得る。
【００５０】
図２５は、本発明の第４の実施形態における構成を概略的に示す断面図である。上述した第２の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この半導体基板４０は、複数種の厚さｄ１、ｄ２（ｄ１＜ｄ２）のＢＯＸ層が積層された構造を有している。島状部２２の厚さは、それぞれＤ１〜Ｄ４に形成されている。厚さＤ１〜Ｄ４は、島状部２２の酸化が両面または片面で行われるかで異なり、さらに酸化膜の除去が行われるか否かで異なる。一般的には、厚さＤ２が最も大きく、厚さＤ３が最も小さい。上述した第３の実施形態と同様に、厚さｄ１の熱酸化シリコン膜を有する上側のＢＯＸ層上の複数の島状部２２には、例えば、ゲート長の短いＭＯＳトランジスタが作製される。厚さｄ２の熱酸化シリコン膜を有する上側のＢＯＸ層上の複数の島状部２２には、例えば、ゲート長が長く、高い耐圧を有するＭＯＳトランジスタが作製される。半導体基板４０は、第２の実施形態と第３の実施形態の効果を併せ持っている。
【００５１】
図２６〜図２９は、図２５に示す半導体基板４０の作製方法を説明するための工程図である。まず、上述した第２の実施形態の図１１〜図１５の工程を完了した後、図２６に示すように、熱酸化シリコン膜を厚くするＢＯＸ層に対応する領域（図の左側のシリコン層３３を含む領域）を覆ってホトレジスタ４１を選択的に形成する。ホトレジスト４１で覆われた表面酸化部分３１ａ及び３３ａは、外部に露出していない。この状態で、例えば、希フッ酸によるウエットエッチングを実施される。
【００５２】
ウエットエッチングにより、図２７に示すように、外部に露出している表面酸化部分３１ａ及び３３ａは除去され、ホトレジスト４１で覆われた表面酸化部分３１ａ及び３３ａは除去されずに残る。次に、図２８に示すように、上述した図１５と同様に熱酸化処理を施し、基材３１の表面部分及びシリコン層３３の基材３１と対向した表面部分を熱酸化させ、新たに表面酸化部分３１ｂ及び３３ｂを形成する。このとき、表面酸化部分３１ｂ及び３３ｂは、図２６においてホトレジスト４１で覆われた領域で厚く、ホトレジスト４１で覆われていない領域で薄くなる。
【００５３】
次に、図２９に示すように、上述した図１６と同様にアニール処理を施し、図２８の酸化シリコン層３６を軟化・流動化させ表面酸化部分３３ｂを表面酸化部分３１ｂに接触させ互いに接着することにより、熱酸化シリコン層３７を形成する。この後、上述した図１７と同様に、ＣＶＤ法により開口部３５を酸化シリコン膜３９で埋設し、ＣＭＰ法などによる平坦化を行うことにより、図２５に示すような半導体基板４０を得る。
【００５４】
図３０は、本発明の第５の実施形態における構成を概略的に示す断面図である。上述した第１および第３の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この半導体基板５０は、厚さｄ１のＢＯＸ層を有する領域（図の左側）と、ＢＯＸ層が形成されない領域（図の右側）とを有している。ＢＯＸ層を有する領域は、いわゆるＳＯＩ領域として機能し、ＢＯＸ層が形成されない領域は、いわゆるバルク領域として機能する。すなわち、この実施形態では、半導体基板５０を部分的にＳＯＩ領域あるいはバルク領域にできる。ＳＯＩ領域の島状部１２（シリコン層）およびバルク領域の島状部１２は、それぞれ複数形成される。
【００５５】
一般に、ＤＲＡＭは、ＳＯＩ基板を用いて作製することが困難である。このため、例えば、ＤＲＡＭを混載する画像処理用のシステムＬＳＩは、ＳＯＩ基板を用いることができず、一般のシリコンウエハを用いて作製している。あるいは、画像処理用ＬＳＩとＤＲＡＭとを別チップにしている（外付けのＤＲＡＭを使用）。これは、ＤＲＡＭのデータ保持時間が、ＳＯＩ基板の使用により短くなるためである。具体的には、ＤＲＡＭのデータ保持には、読み出し用のビット線の電位が変化しないスタティックな状態と、ビット線の電位が他のメモリセルの読み出しのために変化するダイナミックな状態とがある。ダイナミックな状態では、メモリセルの転送トランジスタのソース・ドレイン間の電位差は、ビット線の電位の変化に対応して変化する。接合リークによって生じるボディ電位の上昇は、ビット線の電位の変化によってサブスレッショルドリークを引き起こし、データ保持時間を短くしてしまう。本発明の適用により、ＤＲＡＭを混載するシステムＬＳＩをＳＯＩ基板内に形成されるバルク領域を用いて作製することができる。したがって、ＤＲＡＭのデータ保持特性が劣化することを防止でき、システムＬＳＩの性能を向上できる。具体的には、システムＬＳＩの動作周波数を向上でき、あるいは消費電力を削減できる。
【００５６】
この半導体基板５０は、例えば、上述した第３の実施形態の図２２の工程を完了した後、図２３に示した工程を実施せずに、図２４に示したアニール処理を施して島状部１２（シリコン膜）とシリコン基材１１との隙間を無くし、上述した図９と同様に、ＣＶＤ法により開口部３５を酸化シリコン膜３９で埋設し、ＣＭＰ法などによる平坦化を行うことにより作製できる。
図３１は、第６の実施形態の半導体基板を用いて作製した半導体装置の要部を示している。第１の実施形態（図１０）と同じ要素には同じ符号を付け、詳細な説明を省略する。この実施形態では、ＳＯＩ領域（図の左側）とバルク領域（図の右側）にトランジスタＴＲがそれぞれ作製される。トランジスタＴＲは、同じ製造工程を用いて同時に作製される。例えば、ＳＯＩ領域にロジック回路が作製され、バルク領域にＤＲＡＭが作製される。すなわち、ロジック・メモリ混載ＬＳＩが作製される。また、ＳＯＩ領域にロジック回路を形成することで、サージに対する耐圧を向上できる。
【００５７】
図３２は、本発明の第６の実施形態における構成を概略的に示す断面図である。上述した第２および第４の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この半導体基板６０は、厚さｄ１を有し積層された複数のＢＯＸ層を有する領域と、ＢＯＸ層が形成されない領域とを有している。第５の実施形態と同様に、ＢＯＸ層を有する領域（図の左側）は、いわゆるＳＯＩ領域として機能し、ＢＯＸ層が形成されない領域（図の右側）は、いわゆるバルク領域として機能する。ＳＯＩ領域の島状部１２（シリコン層）およびバルク領域の島状部１２は、それぞれ複数形成される。本発明の適用により、第５の実施形態と同様に、ＤＲＡＭを混載するシステムＬＳＩをＳＯＩ基板を用いて作製することができ、システムＬＳＩの性能を向上できる。
【００５８】
半導体基板６０は、例えば、上述した第４の実施形態の図２７の工程を完了した後、図２８に示した工程を実施せずに、図２９に示したアニール処理を施して島状部２２（シリコン膜）とシリコン基材１２との隙間を無くし、上述した図１７と同様に、ＣＶＤ法により開口部３５を酸化シリコン膜３９で埋設し、ＣＭＰ法などによる平坦化を行うことにより作製できる。
図３３は、第５の実施形態の半導体基板を用いて作製した半導体装置の要部を示している。第１の実施形態（図１０）および第２の実施形態（図１８）と同じ要素には同じ符号を付け、詳細な説明を省略する。この実施形態では、ＳＯＩ領域（図の左側）とバルク領域（図の右側）にトランジスタＴＲがそれぞれ作製される。両トランジスタＴＲは、同じ製造工程を用いて同時に作製される。さらに、ＳＯＩ領域のトランジスタＴＲは、第２の実施形態と同様に、Ｖｔｈ制御電極ＶＣに与える電圧を変えることで、トランジスタＴＲの閾値電圧を調整できる。したがって、高速で消費電力が低いロジック・メモリ混載ＬＳＩを設計できる。
【００５９】
図３４は、本発明の第７の実施形態において、半導体基板を作製するための一工程を示す断面図である。上述した第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この半導体基板７０は、ＢＯＸ層を作製する工程を除き、第１の実施形態の半導体基板１０と同じ工程で作製される。完成した半導体基板７０は、半導体基板１０と同じものである。このため、第７の実施形態は、第１の実施形態と同様の効果を有する。
【００６０】
半導体基板７０を作製するために、まず、第１の実施形態の図３〜図６に示した工程が実施される。次に、表面酸化部分３１ａ及び３３ａが互いに接触するまで、第１の実施形態の図７の工程（熱酸化処理）が実施される。この際、熱酸化処理（ウエットＯ2酸化）は、ＢＯＸ層の膜厚を均一にするために、いわゆる反応律速の領域を用いて７００〜８００℃で実施する。そして、図３３に示すように、表面酸化部分３１ａ及び３３ａが互いに接触した後、上述した図８と同様にアニール処理を施し、表面酸化部分３１ａ及び３３ａを互いに接着する。この後、上述した図９と同様に、ＣＶＤ法により開口部３５を酸化シリコン膜３９で埋設し、ＣＭＰ法などによる平坦化を行うことにより、図１と同じ半導体基板７０を得る。なお、表面酸化部分３１ａ及び３３ａの接着は、アニール処理を施さず、表面酸化部分３１ａ及び３３ａが接触した後に、さらに酸化を進めて両者を接着してもよい。
【００６１】
図３５は、本発明の第８の実施形態において、半導体基板を作製するための一工程を示す断面図である。上述した第２の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この半導体基板９０は、ＢＯＸ層を作製する工程を除き、第２の実施形態の半導体基板２０と同じ工程で作製される。完成した半導体基板８０は、半導体基板２０と同じものである。このため、第８の実施形態は、第２の実施形態と同様の効果を有する。
【００６２】
半導体基板８０を作製するために、まず、第２の実施形態の図１１〜図１４に示した工程が実施される。次に、表面酸化部分３１ａ及び３３ａが互いに接触するまで、第２の実施形態の図１５の工程（熱酸化処理）が実施される。この際、第７の実施形態と同様に、熱酸化処理（ウエットＯ2酸化）は、ＢＯＸ層の膜厚を均一にするために、いわゆる反応律速の領域を用いて７００〜８００℃で実施する。そして、図３５に示すように、表面酸化部分３１ａ及び３３ａが互いに接触した後、上述した図１６と同様にアニール処理を施し、表面酸化部分３１ａ及び３３ａを互いに接着する。この後、上述した図１７と同様に、ＣＶＤ法により開口部３５を酸化シリコン膜３９で埋設し、ＣＭＰ法などによる平坦化を行うことにより、図２と同じ半導体基板８０を得る。なお、上述した第７の実施形態と同様に、表面酸化部分３１ａ及び３３ａの接着は、アニール処理を施さず、表面酸化部分３１ａ及び３３ａが接触した後に、さらに酸化を進めて両者を接着してもよい。
【００６３】
従来のＵＮＩＢＯＮＤ及びＥＬＴＲＡＮにおいては、図２に示すような、多層の島状部を有する半導体基板を作製するに際し、複数のウエハを順次に張り合わせて作製しなければならず、その工程が極めて繁雑（一層の島状部の製造工程数の多層倍）となって製造コストを増大させていた。これに対して上述した本発明の作製方法によれば、シリコンゲルマニウム層及びシリコン層を追加的に設けるという簡易な工程を追加するのみで、目的とする多層の島状部を有する半導体基板を簡易に形成することができる。
【００６４】
上述した実施形態において、酸化シリコン層３６を、酸化シリコン膜が薄いポリシリコン（又はアモルファスシリコン）でサンドイッチされた多層膜で構成しても良い。この場合、シリコンゲルマニウム層３２のエッチング時に（例えば、図６および図１４）、シリコンゲルマニウム層３２を除去した空間に露出した酸化シリコン層３６がエッチングされることを防止できる。ポリシリコンまたはアモルファスシリコンは、その後の熱酸化処理により酸化シリコンに変化する。
【００６５】
また、上述した実施形態における８５０℃〜１３５０℃でのアニール処理中に（例えば、図８および図１６）、表面酸化部分３１ａ、３３ａを強固に接着させるために、必要に応じてウエハの上側から圧力を加えて接着しても良い。この際、圧力は、ウエハ上に別のウエハを載せる、あるいは、ウエハ上からガスを吹き付けることで加えることができる。
【００６６】
以上、発明の実施の形態に則して本発明を説明してきたが、本発明の内容は上記に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【国際調査報告】
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