(57)【要約】半導体記憶装置は、データを記憶するためのメモリセル（５０１，５０２）と、メモリセルに接続され、メモリセルに対してデータを入力又は出力可能なビット線（ＢＬ１，ＢＬ２）と、ビット線に接続され、ビット線上のデータを増幅するためのセンスアンプ（５０６ａ）と、メモリセルに接続されるビット線とセンスアンプに接続されるビット線とを接続又は切り離すためのスイッチングトランジスタ（５０５ａ）とを有する。スイッチングトランジスタは、第１のメモリセルアクセス動作と第２のメモリセルアクセス動作とで動作が異なる。
2004102578.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するためのメモリセルと、
前記メモリセルに接続され、前記メモリセルに対してデータを入力又は出力可能なビット線と、
前記ビット線に接続され、前記ビット線上のデータを増幅するためのセンスアンプと、
前記メモリセルに接続されるビット線と前記センスアンプに接続されるビット線とを接続又は切り離すためのスイッチングトランジスタとを有し、
前記スイッチングトランジスタは、第１のメモリセルアクセス動作と第２のメモリセルアクセス動作とで動作が異なる半導体記憶装置。
【請求項２】
前記第１及び第２のメモリセルアクセス動作は、リード動作及びリフレッシュ動作である請求項１記載の半導体記憶装置。
【請求項３】
前記スイッチングトランジスタは、ゲート、ソース及びドレインを有し、該ソース及びドレインは前記ビット線に接続され、リード動作時よりリフレッシュ動作時の方が早く該ゲートの電圧を上げる請求項２記載の半導体記憶装置。
【請求項４】
前記メモリセルは、ワード線の電圧レベルに応じて選択され、
前記スイッチングトランジスタは、リード動作時には前記メモリセルが選択された後に該ゲートの電圧を上げ、リフレッシュ動作時には前記メモリセルが選択される前に該ゲートの電圧を上げる請求項３記載の半導体記憶装置。
【請求項５】
前記スイッチングトランジスタは、リード動作時には、前記メモリセルが選択された後に、該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げ、リフレッシュ動作時には、前記メモリセルが選択される前に、該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げる請求項４記載の半導体記憶装置。
【請求項６】
前記スイッチングトランジスタは、リード動作時には、前記メモリセルが選択された後に、該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げ、リフレッシュ動作時には、前記メモリセルが選択される前に、該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げる請求項４記載の半導体記憶装置。
【請求項７】
前記スイッチングトランジスタは、リード動作時には、前記ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げる前に、前記ゲートの電圧を前記センスアンプの電源電圧よりも低い電圧に下げる請求項５記載の半導体記憶装置。
【請求項８】
前記スイッチングトランジスタは、リード動作時には前記センスアンプが活性化された後に該ゲートの電圧を上げ、リフレッシュ動作時には前記センスアンプが活性化される前に該ゲートの電圧を上げる請求項３記載の半導体記憶装置。
【請求項９】
前記スイッチングトランジスタは、リード動作時には、前記センスアンプが活性化された後に、該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げ、リフレッシュ動作時には、前記センスアンプが活性化される前に、該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げる請求項８記載の半導体記憶装置。
【請求項１０】
前記スイッチングトランジスタは、リード動作時には、前記センスアンプが活性化された後に、該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げ、リフレッシュ動作時には、前記センスアンプが活性化される前に、該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げる請求項８記載の半導体記憶装置。
【請求項１１】
前記スイッチングトランジスタは、リード動作時には、前記ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げる前に、前記ゲートの電圧を前記センスアンプの電源電圧よりも低い電圧に下げる請求項９記載の半導体記憶装置。
【請求項１２】
前記スイッチングトランジスタは、リード動作時及びリフレッシュ動作時には、前記ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げて、前記ビット線上のデータを前記メモリセルにリストアする請求項９記載の半導体記憶装置。
【請求項１３】
前記センスアンプは、電源電圧が供給されると活性化する請求項９記載の半導体記憶装置。
【請求項１４】
さらに、前記メモリセルに対してリフレッシュ動作を行うためのリフレッシュ回路を有する請求項９記載の半導体記憶装置。
【請求項１５】
前記リフレッシュ回路は、定期的にリフレッシュ動作を行う請求項１４記載の半導体記憶装置。
【請求項１６】
前記メモリセルは、トランジスタ及び容量を有する請求項１５記載の半導体記憶装置。
【請求項１７】
前記半導体記憶装置は、擬似ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）である請求項１６記載の半導体記憶装置。
【請求項１８】
前記第１のメモリセルアクセス動作は、リード動作である請求項１記載の半導体記憶装置。
【請求項１９】
前記第２のメモリセルアクセス動作は、リフレッシュ動作である請求項１記載の半導体記憶装置。
【請求項２０】
前記半導体記憶装置は、擬似ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）である請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】  本発明は、半導体記憶装置に関し、特にメモリセル及びセンスアンプを有する半導体記憶装置に関する。
【背景技術】  ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、リフレッシュ動作を必要とするＲＡＭであり、データの記憶を容量の電荷の有無によって行うメモリである。ＤＲＡＭが記憶しているデータは、容量のリーク電流によって時間の経過とともに消えてしまう。そのため、一定時間毎にデータを読み出して再度書き込み（リストア）を行う必要がある。これをリフレッシュ動作という。ＤＡＲＭは、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）に比べて、メモリセルの面積が小さく実現できるので大容量で経済的なメモリが得られる。
ＳＲＡＭは、リフレッシュ動作を必要としないＲＡＭであり、メモリセルがフリップフロップで構成されており、一度書き込まれた情報は電源を切るまで消えない。ＳＲＡＭは、動作タイミング制御が容易でリフレッシュ動作も不要なために使いやすく、また高速性能も得られやすい。
擬似ＳＲＡＭは、メモリセルがＤＲＡＭ構造であり、自動的にリフレッシュを行うリフレッシュ回路を内蔵している。ＤＲＡＭと異なり、外部からリフレッシュ動作を制御する必要がなく、制御が簡単である。外部インタフェースは、ＳＲＡＭと同様である。
擬似ＳＲＡＭは、内部で自動的にリフレッシュを行うため、外部からはリフレッシュ動作のタイミングを知ることができない。リフレッシュ中は、メモリセルからデータをリードする（読み出す）ことができない。その結果、リフレッシュ動作中に外部からリードコマンドが入力されると、リフレッシュ動作が終了するまで待って、その後にリード動作を行う。そのため、リード時のアクセス時間（データ出力までの時間）は、ワーストで、リフレッシュ時間とリード時間が加算された時間になる。そのため、リフレッシュ時間を短縮することが、アクセス時間短縮にとって重要な要素となる。
【発明の開示】
本発明の目的は、高速にアクセスすることができる半導体記憶装置を提供することである。
本発明の一観点によれば、データを記憶するためのメモリセルと、メモリセルに接続され、メモリセルに対してデータを入力又は出力可能なビット線と、ビット線に接続され、ビット線上のデータを増幅するためのセンスアンプと、メモリセルに接続されるビット線とセンスアンプに接続されるビット線とを接続又は切り離すためのスイッチングトランジスタとを有する半導体記憶装置が提供される。スイッチングトランジスタは、第１のメモリセルアクセス動作と第２のメモリセルアクセス動作とで動作が異なる。
第１及び第２のメモリセルアクセス動作において、スイッチングトランジスタの動作を同じにする場合に比べて、スイッチングトランジスタの動作を異ならせることにより、第１又は第２のメモリセルアクセス動作を速くすることができる。これにより、全体的に半導体記憶装置のアクセス速度を速くすることができる。例えば、スイッチングトランジスタの動作を、リード動作時とリフレッシュ動作時とで異ならせることにより、リフレッシュ動作を速くすることができる。
【図面の簡単な説明】  図１は、本発明の実施形態による半導体記憶装置の構成例を示すブロック図である。
図２は、コマンドデコーダの内部構成例を示す図である。
図３は、リフレッシュ動作及びリード動作を示すタイミングチャートである。
図４は、擬似ＳＲＡＭの基本動作を示すフローチャートである。
図５は、センスアンプ回路及びメモリセルの構成例を示す回路図である。
図６は、擬似ＳＲＡＭのリード動作例を示すタイミングチャートである。
図７は、擬似ＳＲＡＭのリフレッシュ動作例を示すタイミングチャートである。
図８は、センスアンプ回路内のトランジスタのゲート線の信号を生成するための回路例を示す図である。
図９Ａはリード動作及びライト動作例のタイミングチャートであり、図９Ｂはリフレッシュ動作例のタイミングチャートである。
図１０は、センスアンプ回路内のトランジスタのゲート線の信号を生成するための回路例を示す図である。
図１１Ａはリード動作及びライト動作例のタイミングチャートであり、図１１Ｂはリフレッシュ動作例のタイミングチャートである。
【発明を実施するための最良の形態】  図１は、本発明の実施形態による半導体記憶装置の構成例を示す。この半導体記憶装置は、擬似ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）である。擬似ＳＲＡＭは、メモリセルがＤＲＡＭ構造であり、メモリセルに対して自動的かつ定期的にリフレッシュ動作を行うリフレッシュ回路を内蔵している。
外部からはアドレスＡＤＲ及びコマンドＣＭＤを入力し、データＤＴを入出力することができる。例えば、リード動作時には、コマンドＣＭＤとしてリードコマンド、アドレスＡＤＲとしてリードアドレスを入力することにより、メモリセルアレイ１０８からデータを読み出し、データＤＴとしてリードデータを出力することができる。ライト動作時には、コマンドＣＭＤとしてライトコマンド、アドレスＡＤＲとしてライトアドレス、データＤＴとしてライトデータを入力することにより、メモリセルアレイ１０８にデータを書き込むことができる。
コマンドデコーダ１０３は、コマンドＣＭＤをデコードし、アドレスラッチ１０４及びタイミングジェネレータ１０５に制御信号を出力する。アドレスラッチ１０４は、その制御信号に応じて、アドレスＡＤＲをラッチし、ロウデコーダ１０６にロウアドレスを出力し、カラムデコーダ１０７にカラムアドレスを出力する。ロウデコーダ１０６はロウアドレスをデコードし、カラムデコーダ１０７はカラムアドレスをデコードする。メモリセルアレイ１０８は、２次元配列された多数のメモリセルを有する。各メモリセルは、データを記憶することができる。ロウデコーダ１０６及びカラムデコーダ１０７のデコードにより、例えば１６ビットのメモリセルが選択される。
タイミングジェネレータ１０５は、入力された制御信号に応じて、タイミング信号を生成し、センスアンプ回路１０９へ出力する。センスアンプ回路１０９は、選択されたメモリセルからデータを読み出して増幅し、データＤＴとして出力する。また、センスアンプ回路１０９は、データＤＴとして入力されたデータを、選択されたメモリセルに書き込む。
リフレッシュコントローラ１０２は、発振器１０１が生成する発振信号を基に、定期的に、コマンドデコーダ１０３にリフレッシュコマンドＲＱを出力し、アドレスラッチ１０４にリフレッシュアドレスを出力する。これにより、センスアンプ回路１０９は、選択されたメモリセル内のデータを増幅し、そのメモリセルにリストアする（書き戻す）。
リフレッシュ動作は、内部で自動的に行う。リフレッシュ動作中は、リード動作及びライト動作を行うことができない。リフレッシュ動作中に、リードコマンド又はライトコマンドが入力された場合には、リフレッシュ動作が終了するまで待って、その後にリード動作又はライト動作を行う。また、リード・ライト動作中には、リフレッシュは実行できない。リード・ライト動作が終了するまで待って、リフレッシュ動作を行う。これらの制御は、コマンドデコーダ１０３が行う。以下、その詳細を説明する。
図２は、コマンドデコーダ１０３の内部構成例を示す。コマンドデコーダ２０１は、リード／ライトのコマンドＣＭＤをデコードし、ラッチ２０５に出力する。ラッチ２０５は、リード／ライトコマンドをラッチし、論理積（ＡＮＤ）回路２０６及び比較器２０４に出力する。ラッチ２０２は、リフレッシュコマンドＲＱをラッチし、比較器２０４及びＡＮＤ回路２０８に出力する。ＡＮＤ回路２０８は、リフレッシュコマンドＣＭＤ２を出力する。リフレッシュ時間測定回路２０３は、リフレッシュコマンドＣＭＤ２を入力し、リフレッシュコマンドＲＱが実行されてから所定のリフレッシュ時間経過後に、ラッチ２０２をリセットする。比較器２０４は、リード／ライトコマンドがリフレッシュコマンドより早く入力されたときには、ローレベルを出力し、それ以外のときにはハイレベルを出力する。ＡＮＤ回路２０６は、ラッチ２０５の出力信号及び比較器２０４の出力信号を入力し、それらの論理積信号をリード／ライトコマンドＣＭＤ１として出力する。すなわち、ＡＮＤ回路２０６は、リフレッシュ動作中であればラッチ２０５内のリード／ライトコマンドを出力せず、リフレッシュ動作中でなければラッチ２０５内のリード／ライトコマンドＣＭＤ１を出力する。
インバータ２０７は、比較器２０４の出力信号を論理反転し、出力する。ＡＮＤ回路２０８は、インバータ２０７の出力信号及びラッチ２０２の出力信号を入力し、それらの論理積信号をリフレッシュコマンドＣＭＤ２として出力する。すなわち、ＡＮＤ回路２０８は、リード／ライト動作中であれば、リフレッシュコマンドを出力せず、リード／ライト動作中でなければ、ラッチ２０２内のリフレッシュコマンドＣＭＤ２を出力する。
リフレッシュ動作中に、リード／ライトコマンドが入力されると、ＡＮＤ回路２０６はリード／ライトコマンドを出力しない。リフレッシュ動作が終了すると、リフレッシュ時間測定回路２０３がラッチ２０２をリセットする。これにより、比較器２０４はハイレベルを出力し、ＡＮＤ回路２０６はラッチ２０５内のリード／ライトコマンドを出力する。リード・ライト時間測定回路２０９は、リード／ライトコマンドＣＭＤ１を入力し、リード／ライト終了後、ラッチ２０５をリセットする。
リード／ライト動作中に、リフレッシュコマンドが入力されると、ＡＮＤ回路２０８はリフレッシュコマンドを出力しない。リード／ライト動作が終了すると、リード・ライト時間測定回路２０９がラッチ２０５をリセットする。これにより、比較器２０４はローレベルを出力し、ＡＮＤ回路２０８はラッチ２０２内のリフレッシュコマンドＣＭＤ２を出力する。すると、リフレッシュ終了後、ラッチ２０２はリセットされる。
図３は、リフレッシュ動作及びリード動作を示すタイミングチャートである。リフレッシュコマンドＲＱは、定期的にコマンド３０１，３１１，３２１が内部発生する。リフレッシュコマンド３０１が発生すると、ワード線ＷＬ（図５参照）がハイレベル３０３になり、リフレッシュ動作が行われる。所定時間後、リフレッシュコマンド３１１が発生すると、ワード線ＷＬがハイレベル３１２になり、リフレッシュ動作が行われる。
外部コマンドＣＭＤは、外部からリードコマンド３０２，３１３が任意のタイミングで入力される。リードコマンド３１３はリフレッシュ動作が行われていないときに入力されているので、リードコマンド３１３後にすぐにワード線ＷＬがハイレベル３１４になり、リード動作が行われ、データＤＴとしてリードデータ３１５が出力される。時間Ｔ２は、リードコマンド３１３入力からデータ３１５出力までの時間であり、リード動作時間に相当する。
それに対し、リードコマンド３０２は、リフレッシュコマンド３０１によるリフレッシュ動作中に入力されているので、リフレッシュ動作終了後にリード動作が行われる。すなわち、リフレッシュコマンド３０１が発生すると、ワード線ＷＬがハイレベル３０３になり、リフレッシュ動作が行われる。そのリフレッシュ動作中にリードコマンド３０２が入力されると、リフレッシュ動作終了後、ワード線ＷＬがハイレベル３０４になり、リード動作が行われ、データＤＴとしてリードデータ３０５が出力される。時間Ｔ１は、リードコマンド３０２入力からデータ３０５出力までのリード時間であり、リフレッシュ動作時間及びリード動作時間の合計時間に相当する。
図４は、擬似ＳＲＡＭの基本動作を示すフローチャートである。ステップＳ４０１では、アドレスＡＤＲを切り替え、コマンドＣＭＤ等を入力し、リード／ライト動作を要求する。次に、ステップＳ４０２では、上記のリード／ライト要求と内部自動発生のリフレッシュ動作とを比較する。リフレッシュ動作中であればステップＳ４０３へ進み、リフレッシュ動作中でなければステップＳ４０４へ進む。ステップＳ４０３では、内部自動発生のリフレッシュ動作終了まで待つ。その後、ステップＳ４０４へ進む。ステップＳ４０４では、内部自動発生のリフレッシュ動作を一時止めて、リード／ライト動作を開始する。次に、ステップＳ４０５では、リード／ライト動作終了後、内部自動発生のリフレッシュを再開し、リード／ライトコマンド入力の待機状態になる。
図５は、図１のセンスアンプ回路１０９及びメモリセルの構成例を示す。センスアンプ回路５００は、図１のセンスアンプ回路１０９に相当する。ｎチャネルＭＯＳトランジスタ５０１及び容量５０２は、図１のメモリセルアレイ１０８内の一のメモリセルに相当する。ｎチャネルＭＯＳトランジスタ５０１は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬ１に接続される。容量５０２は、トランジスタ５０１のソース及び端子５０３間に接続される。端子５０３には、メモリセルプレート電位が供給される。ワード線ＷＬがハイレベルになると、トランジスタ５０１がオンし、そのメモリセルが選択される。その結果、ビット線ＢＬ１が容量５０２に接続される。
次に、センスアンプ回路５００の構成を説明する。センスアンプ５０６ａ及び５０６ｂは、インバータであり、入力信号を論理反転した増幅信号を出力する。駆動信号線ＰＳＡ及びＮＳＡは、センスアンプ５０６ａ及び５０６ｂに接続される。センスアンプ５０６ａ及び５０６ｂは、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを有する。駆動信号線ＰＳＡは、ｐチャネルＭＯＳトランジスタのソースに接続される。駆動信号線ＮＳＡは、ｎチャネルＭＯＳトランジスタのソースに接続される。駆動信号線ＰＳＡ及びＮＳＡが共に中間電位であるときには、センスアンプ５０６ａ及び５０６ｂは活性化しない。それに対し、駆動信号線ＰＳＡが電源電位、駆動信号線ＮＳＡがグランド電位になると、センスアンプ５０６ａ及び５０６ｂが活性化して駆動状態になる。センスアンプ５０６ａは、入力端子がビット線ＢＬ２に接続され、出力端子がビット線／ＢＬ２に接続される。センスアンプ５０６ｂは、入力端子がビット線／ＢＬ２に接続され、出力端子がビット線ＢＬ２に接続される。一対のビット線ＢＬ２及び／ＢＬ２は、互いに論理反転した信号が与えられる。
ｎチャネルＭＯＳトランジスタ５０５ａは、ゲートが選択信号線ＳＡＳＥＬに接続され、ソースがデータバスＤＴに接続され、ドレインがビット線ＢＬ２に接続される。ｎチャネルＭＯＳトランジスタ５０５ｂは、ゲートが選択信号線ＳＡＳＥＬに接続され、ソースがデータバス／ＤＴに接続され、ドレインがビット線／ＢＬ２に接続される。一対のデータバスＤＴ及び／ＤＴは、互いに論理反転した信号のバスであり、リードデータを外部に出力したり、外部からライトデータを入力する。
ｎチャネルＭＯＳトランジスタ５０４ａは、ゲートがゲート線ＢＴＧ１に接続され、ソース及びドレインがビット線ＢＬ１及びＢＬ２に接続される。ｎチャネルＭＯＳトランジスタ５０４ｂは、ゲートがゲート線ＢＴＧ１に接続され、ソース及びドレインがビット線／ＢＬ１及び／ＢＬ２に接続される。
ｎチャネルＭＯＳトランジスタ５０７ａは、ゲートがゲート線ＢＴＧ２に接続され、ソース及びドレインがビット線ＢＬ２及びＢＬ３に接続される。ｎチャネルＭＯＳトランジスタ５０７ｂは、ゲートがゲート線ＢＴＧ２に接続され、ソース及びドレインがビット線／ＢＬ２及び／ＢＬ３に接続される。
ビット線ＢＬ１，／ＢＬ１には、複数のメモリセルが接続される。ビット線ＢＬ３，／ＢＬ３にも複数のメモリセルが接続される。ビット線ＢＬ１又は／ＢＬ１に接続されるメモリセルが選択されると、トランジスタ５０４ａ，５０４ｂがオンし、トランジスタ５０７ａ，５０７ｂがオフする。その結果、ビット線ＢＬ１又は／ＢＬ１に接続されたメモリセルから読み出されたビット線ＢＬ１又は／ＢＬ１上のデータは、センスアンプ５０６ａ，５０６ｂにより増幅される。
逆に、ビット線ＢＬ３又は／ＢＬ３に接続されるメモリセルが選択されると、トランジスタ５０７ａ，５０７ｂがオンし、トランジスタ５０４ａ，５０４ｂがオフする。その結果、ビット線ＢＬ３，／ＢＬ３に接続されたメモリセルから読み出されたビット線ＢＬ３又は／ＢＬ３上のデータは、センスアンプ５０６ａ，５０６ｂにより増幅される。
図６は、擬似ＳＲＡＭのリード動作例を示すタイミングチャートである。初期時には、ゲート線ＢＴＧ１及びＢＴＧ２が電源電位ＶＣＣである。トランジスタ５０４ａ，５０４ｂ，５０７ａ，５０７ｂがオンし、ビット線ＢＬ１，ＢＬ２，ＢＬ３が接続され、ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３が接続される。駆動信号線ＰＳＡ及びＮＳＡは、電源電位ＶＣＣ及びグランド電位の中間電位であり、センスアンプ５０６ａ，５０６ｂが不活性化状態である。ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２は、中間電位にプリチャージされている。ワード線ＷＬはグランド電位であり、トランジスタ５０１がオフしている。
まず、リードコマンドが入力されると、ビット線ＢＴＧ２を電源電位ＶＣＣからグランド電位に下がり、トランジスタ５０７ａ，５０７ｂがオフする。次に、ワード線ＷＬを高電位ＶＰＰに上げると、トランジスタ５０１がオンし、容量５０２の電圧がビット線ＢＬ１に伝達される。高電位ＶＰＰは、電源電位ＶＣＣより高い電位である。容量５０２が電荷を蓄積するか否かにより、メモリセルはデータを記憶することができる。例えば、容量５０２に電荷が蓄積されているとする。すると、ビット線ＢＬ１及びＢＬ２の電位が上昇する。
次に、駆動信号線ＰＳＡに電源電位ＶＣＣを供給し、駆動信号線ＮＳＡにグランド電位を供給し、センスアンプ５０６ａ，５０６ｂを活性化させる。すると、センスアンプ５０６ａは、ビット線ＢＬ２のデータを論理反転増幅してビット線／ＢＬ２に出力する。センスアンプ５０６ｂは、ビット線／ＢＬ２のデータを論理反転増幅してビット線ＢＬ２に出力する。その結果、ビット線ＢＬ２は電源電位ＶＣＣ付近まで上がり、ビット線／ＢＬ２はグランド電位付近まで下がる。なお、ビット線ＢＬ１は、トランジスタ５０４ａの影響で、ゲート線ＢＴＧ１の電位に対してトランジスタしきい値電圧Ｖｔｈだけ低い電位に制限される。
ビット線ＢＬ２及び／ＢＬ２間の電位差が所定の電位差６０１以上になった後に、選択信号線ＳＡＳＥＬをハイレベルにし、トランジスタ５０５ａ，５０５ｂをオンにする。すると、データバスＤＴ及び／ＤＴに、ビット線ＢＬ２及び／ＢＬ２の電位が出力され、外部にリードデータを出力することができる。
次に、メモリセルにデータをリストアするために、ゲート線ＢＴＧ１を高電位ＶＰＰにする。すると、ビット線ＢＬ１は、電源電位ＶＣＣ付近まで上昇し、容量５０２には電源電位ＶＣＣが充電される。以上により、容量５０２に、ビット線ＢＬ１上のデータをリストアすることができる。
図７は、擬似ＳＲＡＭのリフレッシュ動作例を示すタイミングチャートである。リフレッシュ動作は、図６のリード動作に比べ、ゲート線ＢＴＧ１の信号の制御タイミングのみが異なる。初期時の信号状態は、図６と同じである。ビット線ＢＴＧ２をグランド電位に下げた後、かつワード線ＷＬを高電位ＶＰＰに上げる前に、ゲート線ＢＴＧ１を電源電位ＶＣＣから高電位ＶＰＰに上げる。その他の点は、リフレッシュ動作とリード動作の制御方法は同じである。リフレッシュ動作は、リード動作と同様に、メモリセル内の容量５０２からデータを読み出し、増幅し、容量５０２にリストアする。
図６のリード動作では、駆動信号線ＰＳＡ及びＮＳＡにそれぞれ電源電位ＶＣＣ及びグランド電位を供給し、センスアンプ５０６ａ，５０６ｂを活性化した後、トランジスタ５０４ａの影響で、ビット線ＢＬ１が電源電位ＶＣＣよりもトランジスタしきい値電圧Ｖｔｈだけ低い電位に制限されている。その後、ゲート線ＢＴＧ１に高電位ＶＰＰを供給することにより、ビット線ＢＬ１が電源電位ＶＣＣ付近まで上昇する。このような過程を経るため、リード時間は比較的長期間を要する。
これに対し、図７のリフレッシュ動作では、ワード線ＷＬに高電位ＶＰＰを供給する前に、ビット線ＢＴＧ１に予め高電位ＶＰＰを供給しておく。そのため、駆動信号線ＰＳＡ及びＮＳＡにそれぞれ電源電位ＶＣＣ及びグランド電位を供給し、センスアンプ５０６ａ，５０６ｂを活性化すると、ビット線ＢＬ１は、電位上昇が制限されずに、ビット線ＢＬ２と共に直ちに電源電位ＶＣＣ付近まで上昇する。このため、リフレッシュ動作は、リード動作（図６）よりも短期間で終了する。具体的には、リフレッシュ動作は、リード動作に比べて、ビット線ＢＬ１が電源電位ＶＣＣ付近まで上昇する時間が短くてすむ。リストア終了により、リード動作及びリフレッシュ動作は終了する。
なお、図６のリード動作では、センスアンプ５０６ａ，５０６ｂの駆動中に、ゲート線ＢＴＧ１を電源電位ＶＣＣにする閉じ込めセンス方式を採用する。ゲート線ＢＴＧ１を高電位ＶＰＰにせずに電源電位ＶＣＣにすることにより、トランジスタ５０４ａ，５０４ｂが完全にオンせず、ビット線ＢＬ２がビット線ＢＬ１に完全に接続されない。その結果、ビット線ＢＬ２の容量が小さくなり、センスアンプ５０６ａ，５０６ｂは高速な増幅が可能になり、ビット線ＢＬ２の電位を高速に立ち上げることができる。
一般的には、リード動作及びリフレッシュ動作の両方を、図６に示す制御で行うことが考えられる。それに比べ、リード動作は図６の制御を行い、リフレッシュ動作は図７の制御をすれば、リフレッシュ動作期間を短くすることができる。その結果、図３のように、リードコマンド３０２及びリフレッシュコマンド３０１のタイミングがオーバーラップしたときにも、リフレッシュ動作が短時間で終了するので、リード時間Ｔ１を短くすることができる。
図８は、ゲート線ＢＴＧ１及びＢＴＧ２の信号を生成するための回路例を示す。センスアンプ回路８００は、図５のセンスアンプ回路５００に対応する。第１のメモリセルアレイ８０１は、図５のビット線ＢＬ１に接続されるメモリセルアレイである。第２のメモリセルアレイ８０２は、図５のビット線ＢＬ３に接続されるメモリセルアレイである。第１及び第２のメモリセルアレイ８０１及び８０２は、いずれかが選択される。選択信号線ＳＥＬ１は、第１のメモリセルアレイ８０１を選択するための信号線である。選択信号線ＳＥＬ２は、第２のメモリセルアレイ８０２を選択するための信号線である。例えば、上記と同様に、第１のメモリセルアレイ８０１が選択される場合を例に説明する。その場合、選択信号線ＳＥＬ１が電源電位ＶＣＣになり、選択信号線ＳＥＬ２がグランド電位になる。センスアンプ回路８００は、第１のメモリセルアレイ８０１及び８０２により共用される。リストア開始信号線ＳＴは、リストア動作を開始させるための信号線である。
回路８０３は、ゲート線ＢＴＧ１の信号を生成するための回路である。否定論理積（ＮＡＮＤ）回路８１１は、２入力端子が選択信号線ＳＥＬ１及びリストア開始信号線ＳＴに接続され、否定論理積を演算し、インバータ８１２及び８１３を介してｐチャネルＭＯＳトランジスタ８１４のゲートに出力する。トランジスタ８１４は、ソースが高電位ＶＰＰに接続され、ドレインがゲート線ＢＴＧ１に接続される。選択信号線ＳＥＬ２は、インバータ８１５及び８１６を介してｎチャネルＭＯＳトランジスタ８１８のゲートに接続される。トランジスタ８１８は、ソースがグランド電位に接続され、ドレインがゲート線ＢＴＧ１に接続される。ＮＡＮＤ回路８１７は、ＮＡＮＤ回路８１１の出力信号及びインバータ８１５の出力信号を入力し、否定論理積を演算し、ｐチャネルＭＯＳトランジスタ８１９のゲートに出力する。トランジスタ８１９は、ソースが電源電位ＶＣＣに接続され、ドレインがゲート線ＢＴＧ１に接続される。
なお、上記のインバータは、入力信号を論理反転して出力する。また、トランジスタ８１４は、高電位ＶＰＰをゲート線ＢＴＧ１に伝達するため、インバータ８１３はレベルシフタを有する。すなわち、インバータ８１３は、高電位ＶＰＰよりも高い電位をトランジスタ８１４のゲートに供給可能である。
回路８０４は、ゲート線ＢＴＧ２の信号を生成するための回路であり、回路８０３と基本的な構成が同じである。回路８０４が回路８０３と異なる点を説明する。ＮＡＮＤ回路８１１は、２入力端子が選択信号線ＳＥＬ２及びリストア開始信号線ＳＴに接続される。インバータ８１５は、入力端子が選択信号線ＳＥＬ１に接続される。トランジスタ８１４、トランジスタ８１９及びトランジスタ８１８のドレインの相互接続点は、ゲート線ＢＴＧ２に接続される。
図９Ａは、リード動作及びライト動作例のタイミングチャートである。まず、第１のメモリセルアレイ８０１を選択するため、選択信号線ＳＥＬ１に電源電位ＶＣＣを供給し、選択信号線ＳＥＬ２にグランド電位を供給する。次に、駆動信号線ＰＳＡに電源電位ＶＣＣ、駆動信号線ＮＳＡにグランド電位を供給する。次に、リストア開始信号線ＳＴをグランド電位から電源電位ＶＣＣに上げる。すると、ゲート線ＢＴＧ１が電源電位ＶＣＣから高電位ＶＰＰに上がる。次に、駆動信号ＰＳＡ及びＮＳＡを中間電位にする。その後、リストア開始信号線ＳＴをグランド電位に下げ、選択信号線ＳＥＬ１をグランド電位に下げる。なお、ライト動作時は、駆動信号線ＰＳＡ及びＮＳＡにそれぞれ電源電位ＶＣＣ及びグランド電位を供給した後、かつリスト開始信号線ＳＴに電源電位ＶＣＣを供給する前に、図５のデータバスＤＴ，／ＤＴにライトデータを外部から入力して選択信号ＳＡＳＥＬをハイレベルにすればよい。
図９Ｂは、リフレッシュ動作例のタイミングチャートである。リフレッシュ動作は、基本的には図９Ａの動作と同じであるが、リストア開始信号線ＳＴの信号の制御タイミングが異なる。図９Ｂのリフレッシュ動作では、選択信号線ＳＥＬ１に電源電位ＶＣＣを供給した後、かつ駆動信号線ＰＳＡ及びＮＳＡにそれぞれ電源電位ＶＣＣ及びグランド電位を供給する前に、リスト開始信号線ＳＴに電源電位ＶＣＣが供給される。リストア開始信号線ＳＴに電源電位ＶＣＣが供給されると、ゲート線ＢＴＧ１が高電位ＶＰＰに上がる。
図６のリード動作において、期間Ｔ３でゲート線ＢＴＧ１を電源電位ＶＣＣよりも低い電位Ｖ１（図１１Ａ参照）に制御し、閉じ込めセンスの効果をより大きくしてもよい。電位Ｖ１は、例えば電源電位ＶＣＣ及びグランド電位の中間電位であり、グランド電位又はグランド電位以下の電位でもよい。
閉じ込め期間Ｔ３中に、ゲート線ＢＴＧ１を中間電位Ｖ１にすることにより、トランジスタ５０４ａ，５０４ｂが完全にオンせず、ビット線ＢＬ２がビット線ＢＬ１に完全に接続されない。その結果、ビット線ＢＬ２の容量がより小さくなり、センスアンプ５０６ａ，５０６ｂは高速な増幅が可能になり、ビット線ＢＬ２の電位を高速に立ち上げることができる。
図１０は、ビット線ＢＴＧ１を中間電位Ｖ１にするための回路例を示す。図１０の回路は、図８の回路８０３及び８０４を回路１００３及び１００４に代え、閉じ込め信号線ＣＬを追加したものであり、その他の点は図８と同じである。
回路１００３は、ゲート線ＢＴＧ１の信号を生成するための回路である。ＮＡＮＤ回路１０１１は、２入力端子が選択信号線ＳＥＬ１及びリストア開始信号線ＳＴに接続され、否定論理積を演算し、インバータ１０１２及び１０１３を介してｐチャネルＭＯＳトランジスタ１０１９のゲートに出力する。トランジスタ１０１９は、ソースが高電位ＶＰＰに接続され、ドレインがゲート線ＢＴＧ１に接続される。ＮＡＮＤ回路１０１４は、２入力端子が選択信号線ＳＥＬ１及び閉じ込め信号線ＣＬに接続され、否定論理積を演算して出力する。否定論理和（ＮＯＲ）回路１０１５は、インバータ１０１２の出力信号及びＮＡＮＤ回路１０１４の出力信号を入力し、否定論理和を演算し、ｎチャネルＭＯＳトランジスタ１０２０のゲートに出力する。トランジスタ１０２０は、ソースが中間電位Ｖ１に接続され、ドレインがゲート線ＢＴＧ１に接続される。
選択信号線ＳＥＬ２は、インバータ１０１６及び１０１８を介してｎチャネルＭＯＳトランジスタ１０２２のゲートに接続される。トランジスタ１０２２は、ソースがグランド電位に接続され、ドレインがゲート線ＢＴＧ１に接続される。ＮＡＮＤ回路１０１７は、ＮＡＮＤ回路１０１１の出力信号、ＮＡＮＤ回路１０１４の出力信号及びインバータ１０１６の出力信号を入力し、否定論理積を演算し、ｐチャネルＭＯＳトランジスタ１０２１のゲートに出力する。トランジスタ１０２１は、ソースが電源電位ＶＣＣに接続され、ドレインがゲート線ＢＴＧ１に接続される。
回路１００４は、ゲート線ＢＴＧ２の信号を生成するための回路であり、回路１００３と基本的な構成が同じである。回路１００４が回路１００３と異なる点を説明する。ＮＡＮＤ回路１０１１は、２入力端子が選択信号線ＳＥＬ２及びリストア開始信号線ＳＴに接続される。ＮＡＮＤ回路１０１４は、２入力端子が選択信号線ＳＥＬ２及び閉じ込め信号線ＣＬに接続される。インバータ１０１６は、入力端子が選択信号線ＳＥＬ１に接続される。トランジスタ１０１９，１０２０，１０２１，１０２２のドレインの相互接続点は、ゲート線ＢＴＧ２に接続される。
図１１Ａは、リード動作及びライト動作例のタイミングチャートである。まず、第１のメモリセルアレイ８０１を選択するため、選択信号線ＳＥＬ１に電源電位ＶＣＣを供給し、選択信号線ＳＥＬ２にグランド電位を供給する。すると、ゲート線ＢＴＧ２が電源電位ＶＣＣからグランド電位に下がる。次に、閉じ込め信号線ＣＬをグランド電位から電源電位ＶＣＣに上げる。すると、ゲート線ＢＴＧ１は、電源電位ＶＣＣから中間電位Ｖ１に下がる。次に、駆動信号線ＰＳＡに電源電位ＶＣＣ、駆動信号線ＮＳＡにグランド電位を供給する。次に、リストア開始信号線ＳＴをグランド電位から電源電位ＶＣＣに上げる。すると、ゲート線ＢＴＧ１が中間電位Ｖ１から高電位ＶＰＰに上がる。次に、駆動信号ＰＳＡ及びＮＳＡを中間電位にする。次に、選択信号線ＳＥＬ１、リストア開始信号線ＳＴ及び閉じ込め信号線ＣＬをグランド電位に下げる。すると、ゲート線ＢＴＧ１は、電源電位ＶＣＣに下がり、ゲート線ＢＴＧ２は電源電位ＶＣＣに上がる。以上のように、ゲート線ＢＴＧ１を中間電位Ｖ１にすることにより、高速なリード動作及びライト動作が可能になる。
図１１Ｂは、リフレッシュ動作例のタイミングチャートである。リフレッシュ動作は、基本的には図１１Ａの動作と同じであるが、リストア開始信号線ＳＴの信号の制御タイミングが異なる。図１１Ｂのリフレッシュ動作では、選択信号線ＳＥＬ１に電源電位ＶＣＣを供給した後、かつ閉じ込め信号線ＣＬに電源電位ＶＣＣを供給する前に、リスト開始信号線ＳＴに電源電位ＶＣＣが供給される。リストア開始信号線ＳＴに電源電位ＶＣＣが供給されると、ゲート線ＢＴＧ１が電源電位ＶＣＣから高電位ＶＰＰに上がる。ゲート線ＢＴＧ１には、中間電位Ｖ１を供給することなく、電源電位ＶＣＣ供給後に高電位ＶＰＰを供給する。これにより、高速なリフレッシュ動作が可能になる。
以上のように、本実施形態によれば、図５において、ビット線ＢＬ１は、メモリセルに接続され、メモリセルに対してデータを入力又は出力可能である。センスアンプ５０６ａ，５０６ｂは、ビット線ＢＬ２，／ＢＬ２に接続され、ビット線ＢＬ２，／ＢＬ２上のデータを増幅する。スイッチングトランジスタ５０４ａ，５０４ｂは、メモリセルに接続されるビット線ＢＬ１等とセンスアンプに接続されるビット線ＢＬ２等とを接続又は切り離す。スイッチングトランジスタ５０４ａ，５０４ｂは、第１のメモリセルアクセス動作（リード動作）と第２のメモリセルアクセス動作（リフレッシュ動作）とで動作が異なる。具体的には、リード動作時よりリフレッシュ動作時の方が早くゲートの電圧を上げる。
メモリセルは、ワード線ＷＬの電圧レベルに応じて選択される。スイッチングトランジスタ５０４ａ，５０４ｂは、リード動作時にはメモリセルが選択された後にゲートの電圧を上げ、リフレッシュ動作時にはメモリセルが選択される前にゲートの電圧を上げる。
また、センスアンプ５０６ａ，５０６ｂは、電源電圧が供給されると活性化する。スイッチングトランジスタ５０４ａ，５０４ｂは、リード動作時にはセンスアンプ５０６ａ，５０６ｂが活性化された後にゲートの電圧を上げ、リフレッシュ動作時にはセンスアンプ５０６ａ，５０６ｂが活性化される前にゲートの電圧を上げる。
スイッチングトランジスタ５０４ａ，５０４ｂのゲート線ＢＴＧ１の制御を、リード動作とリフレッシュ動作とで同じにする場合に比べて、ゲート線ＢＴＧ１の制御をリード動作（図６）及びリフレッシュ動作（図７）において上記のように異ならせることにより、リフレッシュ動作を速くすることができる。その結果、図３のように、リードコマンド３０２及びリフレッシュコマンド３０１のタイミングがオーバーラップしたときにも、リフレッシュ動作が短時間で終了するので、リード時間Ｔ１を短くすることができる。これにより、全体的に擬似ＳＲＡＭのアクセス速度を速くすることができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】  第１及び第２のメモリセルアクセス動作において、スイッチングトランジスタの動作を同じにする場合に比べて、スイッチングトランジスタの動作を異ならせることにより、第１又は第２のメモリセルアクセス動作を速くすることができる。これにより、全体的に半導体記憶装置のアクセス速度を速くすることができる。例えば、スイッチングトランジスタの動作を、リード動作時とリフレッシュ動作時とで異ならせることにより、リフレッシュ動作を速くすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【手続補正書】
【提出日】平成17年4月27日(2005.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するためのメモリセルと、
前記メモリセルに接続され、前記メモリセルに対してデータを入力又は出力可能なビット線と、
前記ビット線に接続され、前記ビット線上のデータを増幅するためのセンスアンプと、
前記メモリセルに接続されるビット線と前記センスアンプに接続されるビット線とを接続又は切り離すためのスイッチングトランジスタとを有し、
前記スイッチングトランジスタは、第１のメモリセルアクセス動作と第２のメモリセルアクセス動作とで動作が異なる半導体記憶装置。
【請求項２】
前記第１及び第２のメモリセルアクセス動作は、リード動作及びリフレッシュ動作である請求項１記載の半導体記憶装置。
【請求項３】
前記スイッチングトランジスタは、ゲート、ソース及びドレインを有し、該ソース及びドレインは前記ビット線に接続され、リード動作時よりリフレッシュ動作時の方が早く該ゲートの電圧を上げる請求項２記載の半導体記憶装置。
【請求項４】
前記メモリセルは、ワード線の電圧レベルに応じて選択され、
前記スイッチングトランジスタは、リード動作時には前記メモリセルが選択された後に該ゲートの電圧を上げ、リフレッシュ動作時には前記メモリセルが選択される前に該ゲートの電圧を上げる請求項３記載の半導体記憶装置。
【請求項５】
前記スイッチングトランジスタは、リード動作時には、前記メモリセルが選択された後に、該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げ、リフレッシュ動作時には、前記メモリセルが選択される前に、該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げる請求項４記載の半導体記憶装置。
【請求項６】
前記スイッチングトランジスタは、リード動作時には、前記メモリセルが選択された後に、該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げ、リフレッシュ動作時には、前記メモリセルが選択される前に、該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げる請求項４記載の半導体記憶装置。
【請求項７】
前記スイッチングトランジスタは、リード動作時には、前記ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げる前に、前記ゲートの電圧を前記センスアンプの電源電圧よりも低い電圧に下げる請求項５記載の半導体記憶装置。
【請求項８】
前記スイッチングトランジスタは、リード動作時には前記センスアンプが活性化された後に該ゲートの電圧を上げ、リフレッシュ動作時には前記センスアンプが活性化される前に該ゲートの電圧を上げる請求項３記載の半導体記憶装置。
【請求項９】
前記スイッチングトランジスタは、リード動作時には、前記センスアンプが活性化された後に、該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げ、リフレッシュ動作時には、前記センスアンプが活性化される前に、該ゲートの電圧を前記センスアンプの電源電圧よりも高い電圧に上げる請求項８記載の半導体記憶装置。
【請求項１０】
前記スイッチングトランジスタは、リード動作時には、前記センスアンプが活性化された後に、該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げ、リフレッシュ動作時には、前記センスアンプが活性化される前に、該ゲートの電圧を前記センスアンプの電源電圧からそれよりも高い電圧に上げる請求項８記載の半導体記憶装置。
【国際調査報告】
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