(57)【要約】ＩｎＮ，ＧａＮ等に代表されるＩＩＩ族の窒化物半導体につき、貫通転位の発生や界面層の発生を抑えつつ良質の窒化物半導体層を成長させるべく、ＩｎＮからなる窒化物半導体層を有する窒化物半導体素子の作製方法において、イットリア安定化ジルコニア基板（１２）の（１１１）面に対して、上記ＩｎＮを蒸着させる蒸着工程を設けることにより、当該基板（１２）の（１１１）面に対して、六方晶であるＩｎＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層を形成させる。
2005006420.tif 000002
【特許請求の範囲】
【請求項１】
イットリア安定化ジルコニア（以下、ＹＳＺという。）基板の（１１１）面に対して、六方晶であるＩｎＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層を有することを特徴とする窒化物半導体素子。
【請求項２】
上記ＹＳＺ基板の（１１１）面には、原子ステップが形成されていることを特徴とする請求の範囲第１項記載の窒化物半導体素子。
【請求項３】
ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、六方晶であるＧａＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層を有することを特徴とする窒化物半導体素子。
【請求項４】
上記ＺｎＯ基板の（０００−１）面又は（０００１）面には、原子ステップが形成されていることを特徴とする請求の範囲第３項記載の窒化物半導体素子。
【請求項５】
ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、六方晶であるＩｎｘＧａ１−ｘＮ（０≦ｘ≦０．４）のｃ軸が略垂直となるように配向されてなる窒化物半導体層を有することを特徴とする窒化物半導体素子。
【請求項６】
ＩｎＮからなる窒化物半導体層を有する窒化物半導体素子の作製方法において、イットリア安定化ジルコニア（以下、ＹＳＺという。）基板の（１１１）面に対して、上記ＩｎＮを蒸着させる蒸着工程を有することを特徴とする窒化物半導体素子の作製方法。
【請求項７】
上記蒸着工程では、物理気相蒸着（ＰＶＤ）法又は化学気相蒸着（ＣＶＤ）法に基づいて上記ＩｎＮをエピタキシャル成長させることを特徴とする請求の範囲第６項記載の窒化物半導体素子の作製方法。
【請求項８】
上記ＹＳＺ基板の（１１１）面上に予め原子ステップを形成するステップ形成工程を更に有し、上記蒸着工程では、上記原子ステップが形成されたＹＳＺ基板に対して、上記ＩｎＮを蒸着させることを特徴とする請求の範囲第６項記載の窒化物半導体素子の作製方法。
【請求項９】
上記ステップ形成工程では、（１１１）面結晶方位を有するＹＳＺ基板を、８００℃以上の温度で加熱処理することを特徴とする請求の範囲第８項記載の窒化物半導体素子の作製方法。
【請求項１０】
ＧａＮからなる窒化物半導体層を有する窒化物半導体素子の作製方法において、ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、上記ＧａＮを５１０℃以下の温度で蒸着させる蒸着工程を有することを特徴とする窒化物半導体素子の作製方法。
【請求項１１】
上記蒸着工程では、物理気相蒸着（ＰＶＤ）法又は化学気相蒸着（ＣＶＤ）法に基づいて上記ＧａＮをエピタキシャル成長させることを特徴とする請求の範囲第１０項記載の窒化物半導体素子の作製方法。
【請求項１２】
上記ＺｎＯ基板の（０００−１）面又は（０００１）面上に予め原子ステップを形成するステップ形成工程を更に有し、上記蒸着工程では、上記原子ステップが形成されたＺｎＯ基板に対して、上記ＧａＮを蒸着させることを特徴とする請求の範囲第１０項記載の窒化物半導体素子の作製方法。
【請求項１３】
上記ステップ形成工程では、（０００−１）面又は（０００１）面結晶方位を有するＺｎＯ基板を、ＺｎＯの焼結体で包囲して８００℃以上の温度で加熱処理することを特徴とする請求の範囲第１２項記載の窒化物半導体素子の作製方法。
【請求項１４】
上記ステップ形成工程では、（０００−１）面又は（０００１）面結晶方位を有するＺｎＯ基板を、Ｚｎを含む材料で包囲して８００℃以上の温度で加熱処理することを特徴とする請求の範囲第１２項記載の窒化物半導体素子の作製方法。
【請求項１５】
上記蒸着工程では、上記ＧａＮを室温で蒸着させることを特徴とする請求の範囲第１０項記載の窒化物半導体素子の作製方法。
【請求項１６】
ＩｎｘＧａ１−ｘＮ（０≦ｘ≦０．４）からなる窒化物半導体層を有する窒化物半導体素子の作製方法において、ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、上記ＩｎｘＧａ１−ｘＮを５１０℃以下の温度で蒸着させる蒸着工程を有することを特徴とする窒化物半導体素子の作製方法。
【請求項１７】
イットリア安定化ジルコニア基板の（１１１）面上に原子ステップが形成されてなることを特徴とする半導体基板。
【請求項１８】
ＺｎＯ基板の（０００−１）面又は（０００１）面上に原子ステップが形成されてなることを特徴とする半導体基板。
【請求項１９】
（１１１）面結晶方位を有するイットリア安定化ジルコニア基板を８００℃以上の温度で加熱処理する加熱処理工程を有することを特徴とする半導体基板の作製方法。
【請求項２０】
（０００−１）面又は（０００１）面結晶方位を有するＺｎＯ基板を、ＺｎＯ焼結体で包囲して８００℃以上の温度で加熱処理する加熱処理工程を有することを特徴とする半導体基板の作製方法。
【請求項２１】
（０００−１）面又は（０００１）面結晶方位を有するＺｎＯ基板を、Ｚｎを含む材料で包囲して８００℃以上の温度で加熱処理することを特徴とする半導体基板の作製方法。
【発明の詳細な説明】
【技術分野】  本発明は、ＩｎＮやＺｎＯからなる窒化物半導体層を有する窒化物半導体素子及びその作製方法、並びにその窒化物半導体層を蒸着するための半導体基板及びその作製方法に関するものである。
本出願は、日本国において２００３年７月１５日に出願された日本特許出願番号２００３−２７４９６４を基礎として優先権を主張するものであり、この出願は参照することにより、本出願に援用される。
【背景技術】  一般にＩｎＮ，ＧａＮ等に代表されるＩＩＩ族の窒化物半導体は、禁制帯幅を大きく変化させることが可能であり、更にヘテロ構造を容易に作製することができるため、特に赤外領域から可視領域、更には紫外領域の光を出射する発光素子や通信デバイスの構成材料として注目されている。
中でもＩｎＮは、１．０ｅＶ以下の禁制帯幅を有することが近年において報告されており、発光波長を可視域全体に亘り設定することができるため、表示用素子として用いる場合において特に有効である。またＩｎＮは、その高い電子移動度を利用した高周波デバイス、更には太陽電池への応用も期待されている。一方、ＧａＮは、青色ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）に加えて、ＧａＮ系電界効果トランジスタへの応用も期待されている。
このような窒化物半導体は、主としてＭＯＣＶＤ（有機金属気相成長法）等によりサファイア基板上にエピタキシャル成長させていた。
しかしながら、上記窒化物半導体とサファイア基板の間には、極めて大きな格子不整合が存在する。このため、エピタキシャル成長時において窒化物半導体の結晶格子に加わる応力に基づきミスフィット転位が多数発生する結果、窒化物半導体層を貫通する貫通転位が発生し、良質の結晶を得ることができず、ひいては作製するデバイス全体の品質が低下してしまうという問題点が生じる。
特にＩｎＮについては、各種デバイス用構造材料への期待もさることながら、化学的に安定でかつ格子整合する基板自体が従来から存在しなかったため、上記問題点について特に改善の要請が強かった。
またＧａＮについては、ＺｎＯ基板を用いれば格子不整合を低減できることは知られていたが、ＧａＮとＺｎＯとが激しく反応する結果、ヘテロ界面に界面層が形成され良質のＧａＮ結晶を得ることができないという問題点もあった（例えば、非特許文献２参照。）。一方、このＧａＮを成長させるための基板として、ＧａＮに対する反応性の低いＳｉＣを用いられる場合もある。しかしながら、このＳｉＣ基板は、良質なＧａＮ結晶をエピタキシャル成長させることができるが、基板自体が高価であり、また面積の小さい基板しか得ることができないため、量産化の要請に応えることができないという問題点があった。
【発明の開示】
上述の如き従来の実状に鑑み、本発明の目的は、ＩｎＮ，ＧａＮ等に代表されるＩＩＩ族の窒化物半導体につき、貫通転位の発生や界面層の発生を抑えつつ良質の窒化物半導体層を成長させる窒化物半導体素子及びその作製方法、またかかる窒化物半導体素子の作製に必要な半導体基板及びその作製方法を提供することにある。
即ち、本発明に係る窒化物半導体素子は、上述の課題を解決するために、イットリア安定化ジルコニア（以下、ＹＳＺという。）基板の（１１１）面に対して、六方晶であるＩｎＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層を有する。
また、本発明に係る窒化物半導体素子は、上述の課題を解決するために、ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、六方晶であるＧａＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層を有する。
また、本発明に係る窒化物半導体素子は、上述の課題を解決するために、ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、六方晶であるＩｎｘＧａ１−ｘＮ（０≦ｘ≦０．４）のｃ軸が略垂直となるように配向されてなる窒化物半導体層を有する。
また、本発明に係る窒化物半導体素子の作製方法は、上述の課題を解決するために、ＩｎＮからなる窒化物半導体層を有する窒化物半導体素子の作製方法において、イットリア安定化ジルコニア（以下、ＹＳＺという。）基板の（１１１）面に対して、上記ＩｎＮを蒸着させる蒸着工程を有する。
また、本発明に係る窒化物半導体素子の作製方法は、上述の課題を解決するために、ＧａＮからなる窒化物半導体層を有する窒化物半導体素子の作製方法において、ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、上記ＧａＮを５１０℃以下の温度で蒸着させる蒸着工程を有する。
また、本発明に係る窒化物半導体素子の作製方法は、上述の課題を解決するために、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦０．４）からなる窒化物半導体層を有する窒化物半導体素子の作製方法において、ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、上記ＩｎｘＧａ１−ｘＮを５１０℃以下の温度で蒸着させる蒸着工程を有する。
また、本発明に係る半導体基板は、上述の課題を解決するために、イットリア安定化ジルコニア基板の（１１１）面上に原子ステップが形成されてなる。
また、本発明に係る半導体基板は、上述の課題を解決するために、ＺｎＯ基板の（０００−１）面又は（０００１）面上に原子ステップが形成されてなる。
また、本発明に係る半導体基板の作製方法は、上述の課題を解決するために、（１１１）面結晶方位を有するイットリア安定化ジルコニア基板を８００℃以上の温度で加熱処理する加熱処理工程を有する。
また、本発明に係る半導体基板の作製方法は、上述の課題を解決するために、（０００−１）面又は（０００１）面結晶方位を有するＺｎＯ基板を、ＺｎＯ焼結体で包囲して８００℃以上の温度で加熱処理する加熱処理工程を有する。
また、本発明に係る半導体基板の作製方法は、上述の課題を解決するために、（０００−１）面又は（０００１）面結晶方位を有するＺｎＯ基板を、Ｚｎを含む材料で包囲して８００℃以上の温度で加熱処理する。
【図面の簡単な説明】  図１は、窒化物半導体層にＩｎＮを用いた窒化物半導体素子を示す図である。
図２Ａ及び図２Ｂは、ＹＳＺ基板の（１１１）面における原子配置につき説明するための図である。
図３Ａ及び図３Ｂは、窒化物半導体層を構成するＩｎＮの原子配置につき説明するための図である。
図４は、１２５０℃で２時間加熱処理して作製したＹＳＺ基板１２の（１１１）面を原子間力顕微鏡で観察した結果を示す図である。
図５は、ＰＬＤ装置の構成につき説明するための図である。
図６は、ＹＳＺ基板の（１１１）面に対するＩｎＮ結晶のＲＨＥＥＤ像を示す図である。
図７は、作製した窒化物半導体素子を原子間力顕微鏡で観察した結果を示す図である。
図８Ａ及び図８Ｂは、窒化物半導体層につき、Ｘ線回折測定を行った結果を示す図である。
図９Ａ及び図９Ｂは、ＹＳＺ基板並びに窒化物半導体層の断面をＴＥＭにより観察した結果を示す図である。
図１０は、窒化物半導体層にＧａＮを用いた窒化物半導体素子を示す図である。
図１１は、機械研磨されたＺｎＯ基板を、ＺｎＯの焼結体で箱状に囲んで加熱処理する場合につき説明するための図である。
図１２Ａ及び図１２Ｂは、加熱処理したＺｎＯ基板５２の（０００１）面を原子間力顕微鏡で観察した結果を示す図である。
図１３は、ＧａＮ結晶の成長温度に対する、ＧａＮ／ＺｎＯヘテロ界面に形成される界面層の厚さを示す図である。
図１４Ａ及び図１４Ｂは、ＺｎＯ基板５２の（０００１）面又は（０００−１）面に対するＧａＮのＲＨＥＥＤ像を観察した結果を示す図である。
図１５は、ＧＩＸＲ法に基づき、窒化物半導体素子５１に対してＸ線を斜入射させて得た反射強度のプロファイルを示す図である。
図１６は、ＺｎＯ基板５２上に積層させたＩｎ０．２Ｇａ０．８ＮのＲＨＥＥＤ振動を観察した結果を示す図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態について図面を参照しながら詳細に説明する。本発明は、ＩｎＮ，ＧａＮ等に代表されるＩＩＩ族の窒化物半導体層を有する窒化物半導体素子に適用される。
図１は、この窒化物半導体層にＩｎＮを用いた窒化物半導体素子１１を示している。この窒化物半導体素子１１は、イットリア安定化ジルコニア（以下、ＹＳＺという。）基板１２の（１１１）面に対して、六方晶であるＩｎＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層１３を有する。
ＹＳＺ基板１２を構成するＹＳＺは、例えば図２Ａに示すような蛍石型構造のＺｒＯ２にＹ２Ｏ３をドープすることにより構成した立方晶の安定化ジルコニアであり、Ｚｒ原子の一部がＹ原子で置換されて構成される。このような構成からなるＹＳＺを（ＺｒＯ２）１−Ｘ（Ｙ２Ｏ３）ｘで表したときに、化学量Ｘ＝０．０８程度である場合において、格子定数ａは５．１４Åとなる。
上述した結晶構造からなるＹＳＺ基板１２は、（１１１）面が基板表面となるように作製される。図２Ｂは、上述のような結晶構造からなるＹＳＺ基板の（１１１）面を、＜１１１＞方向から示している。この図２Ｂに示すＹＳＺの単位格子における（１１１）面上の各Ｚｒ原子（Ｙ原子）は、一辺の長さが√２ａである正三角形上に位置することになる。またこの正三角形上に位置するＺｒ原子（Ｙ原子）のうち、互いに隣接するＺｒ原子（Ｙ原子）間の距離ｙは、√２ａ／２で表される。ここで格子定数ａを上述の如く５．１４Åとするとき、距離ｙは、３．６３Åとなる。
また、ＹＳＺ基板１２上に積層形成される窒化物半導体層１３を構成するＩｎＮは、例えば図３Ａに示すような六方晶のウルツ鉱型構造からなる単位格子内にＩｎ原子とＮ原子が配列されてなり、１２０°周期で対称となる。最下位層にあたる６つのＩｎ原子の上位層には、３つのＮ原子が充填され、更にその上位層には３つのＩｎ原子が交互に充填される。このＩｎＮの格子定数は、ａ＝３．５５Å、ｃ＝５．７６Åである。
このような結晶構造からなるＩｎＮは、ＹＳＺ基板の（１１１）面に対して、図３Ｂに示すような角度で形成される場合に、Ｚｒ原子（Ｙ原子）位置に対するＩｎ原子位置が合致し、格子整合性を向上させることができる。ここで隣接するＺｒ原子（Ｙ原子）間の距離ｙ（＝３．６３Å）に対し、格子定数ａ（＝３．５５Å）からなる六方晶のＩｎＮの格子不整は、約２．３４％であり、ＹＳＺ基板１２の（１１１）面に対する他のＩＩＩ族の窒化物半導体の格子不整（ＡｌＮ：１４．５％、ＧａＮ：１２．３％）と比較しても極めて低く抑えることが可能となる。
次に、この窒化物半導体層１３としてＩｎＮを用いた窒化物半導体素子１１の作製方法につき説明をする。
先ず、基板表面が（１１１）面となるように切り出したＹＳＺ基板１２を、例えばダイヤモンドスラリーを使用して機械研磨する。この機械研磨では、使用するダイヤモンドスラリーの粒径を徐々に微細化してゆき、最後に粒径約０．５μｍのダイヤモンドスラリーで鏡面研磨する。このとき、更にコロイダルシリカを用いて研磨することにより、表面粗さのｒｍｓが１０Å以下となるまで平坦化させてもよい。
次に、このようにして機械研磨されたＹＳＺ基板１２を、８００℃以上の温度に制御された高温オーブン内の空気雰囲気中に置くことにより加熱処理する。図４は、１２５０℃で２時間加熱処理して作製したＹＳＺ基板１２の（１１１）面を原子間力顕微鏡で観察した結果を示している。この図４によれば、滑らかな直線状の原子ステップがＹＳＺ基板１２の（１１１）面上において規則的に形成されている。この原子ステップは、熱処理により再配列した結晶面により形成され、滑らかで同一の結晶方位を有する。この原子ステップの高さは、約０．３ｎｍでありＹＳＺ基板１２における（１１１）面の間隔に、換言すればＺｒ原子の原子間距離に相当する。
即ち、上述の条件に基づいてＹＳＺ基板１２を熱処理することにより、原子ステップが形成されたＹＳＺ基板１２を作製することができる。この形成された原子ステップの高さは、上述の如くＺｒ原子の原子間距離に相当し、これはＹＳＺ基板１２上に形成され得る最小オーダの凹凸である。このような原子ステップがＹＳＺ基板１２上で観察されるということは、当該原子ステップの高さ以上のオーダからなる凹凸が存在することなく、基板表面を最も平坦な状態に仕上げることができたことを意味し、良好なＩｎＮ薄膜を形成させることが可能となる。また、このような原子ステップは、ＩｎＮのエピタキシャル成長における核となりうることから、更に良好な成膜環境を作り上げることも可能となる。
なお、上述した原子ステップは、加熱処理の温度が８００℃以上であれば作製することは可能であるが、高温オーブン内の温度が低くなる分につき、長時間に亘る加熱処理が必要となる。
次に、物理気相蒸着（ＰＶＤ）法に基づき、ＹＳＺ基板１２の（１１１）面上にＩｎＮを蒸着させる。以下の実施の形態では、かかる蒸着をパルスレーザ堆積（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ）法に基づいて実行する場合につき説明をする。
このＰＬＤ法では、例えば図５に示すようなＰＬＤ装置３０を用いて窒化物半導体層１３をＹＳＺ基板１２上に堆積させる。このＰＬＤ装置３０は、チャンバ３１内にＹＳＺ基板１２とターゲット３２とを配設して構成され、またこのチャンバ３１の外部において上記ターゲット３２表面に対向する側に配設された光発振器３３と、光発振器３３により発振されたパルスレーザ光のスポット径を制御するためのレンズ３４とを備え、さらにチャンバ３１内へ窒素ガスを注入するためのガス供給部３５とを備えて構成されている。
チャンバ３１は、充填する窒素ガスの濃度等を均一化するために設けられたものである。なお、ガス分子とパルスレーザ光の波長との関係においてＹＳＺ基板１２への吸着状態を制御すべく、チャンバ３１にはガスの濃度を制御するための調整弁４１が付設されている。またこのチャンバ３１外部には、内部の圧力を制御するための圧力弁４２が付設され、チャンバ３１内の圧力は、減圧下で成膜するＰＬＤ法のプロセスを考慮しつつ、ロータリポンプ４３により例えば窒素雰囲気中において５×１０−５〜１×１０−２Ｔｏｒｒとなるように制御される。このチャンバ３１には、ターゲット３２と対向する面において窓３１ａが更に配設されており、窓３１ａを介して光発振器３３からのパルスレーザ光が入射される。
光発振器３３は、上記パルスレーザ光として、例えばパルス周波数が５〜１５Ｈｚであり、レーザパワーが３Ｊ／ｃｍ２であり、波長が２４８ｎｍであるＫｒＦエキシマレーザを発振する。この発振されたパルスレーザ光は、レンズ３４により焦点位置が上記ターゲット３２近傍となるようにスポット調整され、窓３１ａを介してチャンバ３１内に配設されたターゲット３２表面に対して約３０°の角度で入射される。
ターゲット３２は、例えばＩｎ金属（純度９９．９９９〜９９．９９９９％）から構成され、ＹＳＺ基板１２における（１１１）面に対して略平行となるように配設される。このターゲット３２を回転軸４４を介して回転駆動させつつ、上記パルスレーザ光を断続的に照射することにより、ターゲット３２表面の温度を急激に上昇させ、アブレーションプラズマを発生させることができる。このアブレーションプラズマ中に含まれるＩｎ原子は、窒素雰囲気中の窒素ガスとの衝突反応等を繰り返しながら状態を徐々に変化させてＹＳＺ基板１２へ移動する。そしてＹＳＺ基板１２へ到達したＩｎ原子を含む粒子は、そのままＹＳＺ基板１２上の（１１１）面に拡散し、格子整合性の最も安定な状態で薄膜化されることになる。その結果、上記構成からなる窒化物半導体素子１１が作製されることになる。
なお、この窒化物半導体素子１１は、上記説明したＰＬＤ法に限定されるものではなく、例えば分子線エピタキシャル（ＭＢＥ）法やスパッタリング法等、他の物理気相蒸着（ＰＶＤ）法に基づいて作製してもよいが、ＩｎＮの成長においては、通常のＭＢＥ法よりもＰＬＤ法を利用する方が望ましい。実際にＰＬＤ法による２０−２４面のＸ線ロッキングカーブの半値幅は、０．３５°とＭＢＥ法の０．６０°に比べ大幅に小さい。これはＰＬＤ法において例えばＩｎ等のＩＩＩ族原子が基板に入射するときの運動エネルギーが大きく、基板表面で良く動けるからであると考えられるためである。
また、この窒化物半導体素子１１は、ＰＶＤ法に限定されるものではなく、例えばＭＯＣＶＤ法を利用した化学気相蒸着（ＣＶＤ）法に基づいて作製してもよい。
なお、このＰＬＤ法に基づくＩｎＮの蒸着過程において、反射光速電子線回折（ＲＨＥＥＤ）法に基づいて、リアルタイムに状態変化を測定するようにしてもよい。このＲＨＥＥＤ法に基づいてＹＳＺ基板１２の（１１１）面に対するＩｎＮ結晶のＲＨＥＥＤ像を観察した結果を図６に示す。この図６によれば、ＩｎＮ結晶につきシャープなストリークパターンが得られている。これは、ＩｎＮにおけるＹＳＺ基板１２の（１１１）面に対する格子不整が２．３４％と小さいためである。即ち、このようなストリークパターンより、平坦で良質な結晶が成長していることが考えられ、高品質なＩｎＮ薄膜からなる窒化物半導体層１２の形成を期待することができる。
以上説明した方法に基づき作製した窒化物半導体素子１１を原子間力顕微鏡で観察した結果を図７に示す。この図７によれば、ＹＳＺ基板１２上に堆積された六角柱状の粒子がいたる所に観察される。これは、ＹＳＺ基板１２の（１１１）面に対して、六方晶であるＩｎＮのｃ軸が略垂直となるように配向しているためである。
次に、作製した窒化物半導体素子１１の窒化物半導体層１３につき、Ｘ線回折（ＸＲＤ）測定を行った結果を図８Ａに示す、この図８Ａに示すＸＲＤスペクトルによれば、ほぼ６０°間隔でピークが出現しており、六方晶のＩｎＮのｃ軸が（１１１）面に対して略垂直となるように配向していることを裏付けている。
また図８Ｂは、上記ＸＲＤスペクトルのうち８２°付近に生じたピークの拡大図である。この図８Ｂに示す拡大図によれば、ピークの半値幅が０．４５°であり、高い結晶性を有する良質なＩｎＮ薄膜が得られていることが分かる。
この作製した窒化物半導体素子１１のＹＳＺ基板１２並びに窒化物半導体層１３の断面をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）により観察した結果を図９Ａに示す。この図９Ａにおける図中矢印Ａ方向は、ＹＳＺ１２基板上に堆積された窒化物半導体層１３を構成するＩｎＮの＜０００１＞方向（ｃ軸方向）である。このＴＥＭ観察像より、高品質ＩｎＮが形成されていることも確認することができる。
またこのＴＥＭ観察結果において更にＢ領域を拡大すると、図９Ｂに示すように六方晶のＩｎＮが＜０００１＞方向へ配向していることも確認することができる。特にこのＹＳＺ基板１２と窒化物半導体層１３との間で急峻なヘテロ界面が形成されている。また、堆積されたＩｎＮ４７個に対して１個の割合でミスフィット転位が生じていることも確認することができる。このミスフィット転位は、ＩｎＮのＹＳＺ（１１１）面に対する格子不整に基づき生じたものであるが、本発明を適用した窒化物半導体素子１１では、この格子不整を２．３４％と非常に低いオーダで抑えることができるため、従来と比較してこのミスフィット転位の発生を防止することが可能となる。
また、このようなミスフィット転位を大幅に抑制することにより、窒化物半導体層１３を貫通する貫通転位の発生を抑えることができるため、良質のＩｎＮ結晶を得ることができる。また、このような良質の結晶で構成される窒化物半導体層１３を有する窒化物半導体素子１１全体の品質を大幅に向上させることが可能となる。
特にＩｎＮの禁制帯幅については、近年において１．０ｅＶ以下と報告されており、発光波長を可視域全体に亘って設定することができるため、このＩｎＮを窒化物半導体層１３として構成する窒化物半導体素子１１は、発光素子や通信デバイス、更には太陽電池等、様々な用途に応用することができる。特に、この窒化物半導体素子１１は、ＩｎＮに対して化学的に安定でかつ格子整合するＹＳＺ基板１２を用いているため、これら応用する各種デバイスの性能を向上させることが可能となる。
なお、本発明は上述した窒化物半導体素子１１の作製方法において、予め原子ステップを形成させたＹＳＺ基板１２を用いる場合を例にとり説明をしたが、原子ステップの存在しないＹＳＺ基板を用いてもＩｎＮを成膜することは可能である。
また、ＺｒＯ２にドープするＹ２Ｏ３の化学量Ｘは、Ｘ＝０．０８に限定されるものではなく、用途に応じていかなる化学量で構成してもよい。この化学量Ｘを制御することによりＹＳＺの格子定数を制御することができるため、上述した格子不整を更に小さくすることにより、ミスフィット転位を更に低減させることも可能となる。
次に、窒化物半導体層にＧａＮを用いた窒化物半導体素子５１について詳細に説明する。窒化物半導体素子５１は、図１０に示すようにＺｎＯからなるＺｎＯ基板５２の（０００１）面又は（０００−１）面に対して、六方晶であるＧａＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層５３を有する。
ＺｎＯ基板５２を構成するＺｎＯは、上述した図３Ａに示すようなウルツ鉱型の結晶構造を有し、格子定数はａ＝３．２５２Åであり、禁制帯幅が３．２ｅＶ、励起子の結合エネルギーが６０ｍｅＶである。
また、ＺｎＯ基板５２上に積層形成される窒化物半導体層５３を構成するＧａＮも同様にウルツ鉱型の結晶構造を有し、格子定数はａ＝３．１８９Åであり、禁制帯幅が３．４ｅＶ、励起子の結合エネルギーが２１ｍｅＶである。
このような結晶構造からなるＺｎＯ及びＧａＮは、互いに格子定数が略等しいため、格子不整を極力低減させることが可能となる。
次に、このＧａＮを用いた窒化物半導体素子１１の作製方法につき説明をする。
先ず、基板表面が（０００１）面又は（０００−１）面となるように切り出したＺｎＯ基板５２を、例えばダイヤモンドスラリーやコロイダルシリカを用いて機械研磨する。このときも同様に表面粗さのｒｍｓが１０Å以下となるまで基板表面を平坦化させてもよい。
次に、この機械研磨されたＺｎＯ基板５２を、８００℃以上の温度に制御された高温オーブン内において、図１１に示すようにＺｎＯの焼結体で箱状に囲んで加熱処理する。かかる場合において、ＺｎＯ基板５２をＺｎＯ焼結体により包囲していればよく、また包囲する焼結体によりＺｎＯ基板５２全てを包み込むことは必須とはならない。また、例えばＺｎＯ焼結体からなる坩堝を作製してその中にＺｎＯ基板５２を載置するようにしてもよい。また、ＺｎＯ焼結体からなる箱を作製してその中にＺｎＯ基板５２を載置するようにしてもよい。
特にＺｎの蒸気圧は比較的高いため、基板材料として用いるＺｎＯ基板５２を加熱処理するとこれが分解してしまうという問題点があったが、図１１の如くＺｎＯ焼結体により包囲したＺｎＯ基板５２を加熱することにより、いわばＺｎＯの蒸気圧をかけた状態で加熱処理することができるため、ＺｎＯ基板５２自体の分解を抑制することが可能となる。
これは、以下に説明する理由から導くことができる。即ち、Ｚｎの蒸気圧は比較的に高いため、周囲をＺｎＯ焼結体で包囲しない場合には、次の反応２ＺｎＯ＝２Ｚｎ＋Ｏ２に基づいてＺｎが効率よくＺｎＯ基板５２から除去されることになる。これに対して、ＺｎＯ基板５２の周囲をＺｎＯ焼結体で包囲することにより、かかるＺｎＯ焼結体からＺｎＯ基板周囲の気相中へＺｎが逃散する結果、かかる気相中におけるＺｎ濃度が高くなる。このため、ＺｎＯ基板５２中のＺｎが気相中へ逃散するいわゆる逃散能を低くすることができる結果、ＺｎＯ基板５２自体の分解を抑制することできるためである。
ちなみに、ＺｎＯ基板５２中のＺｎの気相中への逃散を抑えるためには、その周囲をＺｎＯ焼結体で包囲する以外に、Ｚｎを含む材料で包囲するようにしてもよい。Ｚｎを含む材料の例として、例えばＺｎＯ単結晶を用いてもよいし、Ｚｎの板を用いてもよい。かかる場合においても同様に、ＺｎＯ基板５２自体の分解を抑制することできる。
上述した加熱処理方法については、ＺｎＯ基板５２のみに限定されるものではなく、以下に示す化合物からなる基板材料を同一の化合物からなる焼結体で包囲して加熱処理する場合にも適用することができる。
例えば、ＬｉＮｂＯ３基板については、ＬｉＮｂＯ３焼結体で上述の如く包囲することにより、Ｌｉの分解を抑制することができる。このようにして加熱処理したＬｉＮｂＯ３基板の表面は、２−３オングストロームの高さを持つ原子層ステップによって区切られた原子レベルで平坦なテラスが形成されているため、この上に成長させるＧａＮの結晶性を格段に向上させることができる。
このとき、ＬｉＮｂＯ３焼結体で包囲する以外に、Ｌｉを含む材料で包囲するようにしてもよい。即ち、ＬｉＮｂＯ３基板を、Ｌｉを含む材料で包囲して加熱処理することにより、ＬｉＮｂＯ３基板の分解を抑制することできる。
また、ＬｉＴａＯ３基板については、ＬｉＴａＯ３で上述の如く包囲することにより、Ｌｉの分解を抑制することができる。かかる場合においても、Ｌｉを含む材料で包囲して加熱処理することにより、ＬｉＴａＯ３基板の分解を抑制することできる。また、ＳｒＴｉＯ３基板については、ＳｒＴｉＯ３焼結体で上述の如く包囲することにより、Ｓｒの分解を抑制することができる。かかる場合においても、Ｓｒを含む材料で包囲して加熱処理することにより、ＳｒＴｉＯ３基板の分解を抑制することできる。また、ＬｉＧａＯ２については、ＬｉＧａＯ２焼結体で上述の如く包囲することにより、Ｌｉの分解を抑制することができる。かかる場合においても、Ｌｉを含む材料で包囲して加熱処理することにより、ＬｉＧａＯ２基板の分解を抑制することできる。また、ＭｇＯ基板については、ＭｇＯ焼結体で上述の如く包囲することにより、Ｍｇの分解を抑制することができる。かかる場合においても、Ｍｇを含む材料で包囲して加熱処理することにより、ＭｇＯ基板の分解を抑制することできる。またＬｉＡｌＯ２基板については、ＬｉＡｌＯ２焼結体で上述の如く包囲することにより、Ｌｉの分解を抑制することができる。かかる場合においても、Ｌｉを含む材料で包囲して加熱処理することにより、ＬｉＡｌＯ２基板の分解を抑制することできる。また、ＬａＳｒＡｌＴａＯ３基板については、ＬａＳｒＡｌＴａＯ３焼結体で上述の如く包囲することにより、Ｌａの分解を抑制することができる。かかる場合においても、Ｌａを含む材料で包囲して加熱処理することにより、ＬａＳｒＡｌＴａＯ３基板の分解を抑制することできる。
更には、Ｋ，Ｃａ，Ｎａ，Ｚｎ，Ｔｅ，Ｍｇ，Ｓｒ，Ｙｂ，Ｌｉ，Ｅｕ，Ｃａ，Ｈｇ，Ｂｉ等の元素の分解を抑える場合においても上記加熱処理方法を適用することができる。
図１２Ａは、この１１５０℃で６．５時間加熱処理したＺｎＯ基板５２の（０００１）面を原子間力顕微鏡で観察した結果を示している。この図１２Ａより、曲線状の原子ステップがＺｎＯ基板５２の（０００１）面上において形成されているのが分かる。図１２Ｂは、１１５０℃で３．５時間加熱処理したＺｎＯ基板５２の（０００−１）面を原子間力顕微鏡で観察した結果を示している。この図１２Ｂより、滑らかな直線状の原子ステップがＺｎＯ基板５２の（０００−１）面上において規則的に形成されているのが分かる。なお、各原子ステップの高さをこの原子間力顕微鏡を用いて測定した結果、約０．５ｎｍであった。
即ち、上述の条件に基づいてＺｎＯ基板５２を加熱処理することにより、原子ステップが形成されたＺｎＯ基板５２を結晶成長用基板として適用することが可能となる。この原子ステップが観察されることは、基板表面を最も平坦な状態に仕上げることができ、良好なＧａＮ薄膜を形成させることが可能となる。またこの原子ステップは、ＧａＮのエピタキシャル成長における核となりうることから、更に良好な成膜環境を作り上げることも可能となる。
次に、上述したＰＬＤ法により、ＺｎＯ基板５２を加熱しつつ、その（０００１）面又は（０００−１）面上にＧａＮを蒸着させる。このときＰＬＤ装置３０におけるチャンバ３１内の圧力は、窒素雰囲気中において１×１０−１Ｔｏｒｒとなるように制御する。また光発振器３３からは、パルスレーザ光として、レーザパワーが３Ｊ／ｃｍ２であり、ＫｒＦエキシマレーザを発振する。またターゲット３２は、Ｇａ金属（純度９９．９９％）で構成し、このターゲット３２表面に対して加熱処理されたＺｎＯ基板５２の（０００１）面又は（０００−１）面が略平行となるように配設される。
このターゲット３２に対してパルスレーザ光を断続的に照射することにより発生させられるアブレーションプラズマには、Ｇａ原子が含まれている。Ｇａ原子は、窒素雰囲気中の窒素ガスとの衝突反応等を繰り返しながら状態を徐々に変化させてＺｎＯ基板５２へ移動する。そしてＺｎＯ基板５２へ到達したＧａ原子を含む粒子は、そのままＺｎＯ基板５２上の（０００１）面又は（０００−１）面上に拡散し、格子整合性の最も安定な状態で薄膜化されることになる。その結果、上記構成からなる窒化物半導体素子５１が作製されることになる。
なお、この窒化物半導体素子５１についても同様に他の物理気相蒸着法、化学気相蒸着法に基づいて作製してもよい。
図１３は、ＧａＮ結晶の成長温度に対し、ＧａＮ／ＺｎＯヘテロ界面に形成される界面層の厚さを示している。この図１３に示すように、成長温度が５５０℃付近を超えるとヘテロ界面に形成される界面層の厚みが急激に増加する。即ち、ＧａＮ及びＺｎＯは、成長温度が５５０℃付近を超えると急激に反応することが分かる。
ここでＲＨＥＥＤ法に基づいてＺｎＯ基板５２の（０００１）面又は（０００−１）面に対するＧａＮのＲＨＥＥＤ像を観察した結果を図１４に示す。図１４Ａによれば、成長温度を５１０℃とした場合において、ＧａＮにつきシャープなストリークパターンが得られており、良質な結晶が成長していることが分かる。これに対して、図１４Ｂによれば、成長温度を６８０℃とした場合には、ヘテロ界面において界面層が生成される結果ＧａＮの三次元成長が生じ、明らかにＧａＮ結晶の成長挙動が両者間で異なることが分かる。
次に、ＧＩＸＲ（Ｇｒａｚｉｎｇ  Ｉｎｃｉｄｅｎｃｅ  Ｘ−ｒａｙ  Ｒｅｆｌｅｃｔｉｖｉｔｙ）法に基づき、成長温度を５１０℃として作製した窒化物半導体素子５１に対してＸ線を斜入射させて反射強度のプロファイルを解析した結果を図１５に示す。この反射強度のプロファイルから、成長温度を５１０℃とした場合において、ヘテロ界面に界面層が全く形成されていないことが分かる。
即ち、上記ＲＨＥＥＤ像やＧＩＸＲのプロファイルより、ＧａＮの成長温度を５１０℃以下とした場合に、ＧａＮとＺｎＯとの反応を抑制することができ、界面層の生成を抑えることができることが示される。
このため、本発明に係る窒化物半導体素子５１を作製する場合において、ＧａＮの成長温度が５１０℃以下となるように制御する。これにより、ＺｎＯ基板５２と窒化物半導体層５３との間において界面層の存在しない急峻な界面を作り出すことが可能となる。特に、上述の如く加熱処理されたＺｎＯ基板５２は、ナノオーダで平坦化されているため、更に急峻なヘテロ界面を形成させることも可能となる。このため本発明では、より良質のＧａＮ結晶を蒸着させることができ、窒化物半導体素子５１全体の品質を大幅に向上させることが可能となる。
ちなみに、ＧａＮのＺｎＯに対する反応容易性を利用し、このＧａＮの成長温度を室温程度まで下げるようにしてもよい。高温で反応させた場合には、反応後の冷却に伴う熱衝撃抵抗が加わる結果、結晶に欠陥が生じ、得られる窒化物半導体素子５１の品質を下げてしまう要因にもなるが、ＧａＮの成長温度を室温まで下げることにより、かかる欠陥の発生を抑えることができる。
特にＧａＮは、その禁制帯幅により、青色ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）に加えて、ＧａＮ系電界効果トランジスタ等様々な用途に適用することができるが、ＺｎＯ基板５２上に良質のＧａＮ結晶を成長させて構成した窒化物半導体素子５１では、これら応用する各種デバイスの性能を向上させることが可能となる。
なお、本発明は上述した窒化物半導体素子５１の作製方法において、予め原子ステップを形成させたＺｎＯ基板５２を用いる場合を例にとり説明をしたが、原子ステップの存在しないＺｎＯ基板を用いても窒化物半導体層５２を成膜することは可能である。
また、本発明を適用した窒化物半導体素子５１は、上述した実施の形態への適用に限定されるものではなく、窒化物半導体層５３を構成する元素の一部を他の元素に置換するようにしてもよい。
例えば、窒化物半導体層５３を構成するＧａ元素の一部をＩｎ元素に置換したＩｎＧａＮを、原子レベルで平坦化したＺｎＯ基板５２上に積層させるようにしてもよい。ＩｎＧａＮの格子定数は、ＧａＮの格子定数と比較してＺｎＯと整合するため、より良質の結晶を得ることができる。例えば、Ｇａ元素の２０％をＩｎ元素に置換したＩｎ０．２Ｇａ０．８ＮをＺｎＯ基板５２上に積層させることにより、窒化物半導体素子５１の品質をより大幅に向上させることができる。
ＺｎＯ基板５２上に積層させたＩｎ０．２Ｇａ０．８ＮのＲＨＥＥＤ振動を観察した結果を図１６に示す。この図１６によれば、成長初期から強いＲＥＨＨＤ振動が観察され、結晶性を格段に向上できていることが分かる。なお、このＺｎＯ基板５２上に積層させたＩｎ０．２Ｇａ０．８Ｎの上に更にＧａＮを積層させるようにしてもよいことは、勿論である。
なお、ＩｎｘＧａ１−ｘＮで表す場合に、０≦ｘ≦０．４の範囲であれば上述の作用効果を得ることができる。
また、本発明は、図面を参照して説明した上述の実施例に限定されるものではなく、添付の請求の範囲及びその主旨を逸脱することなく、様々な変更、置換又はその同等のものを行うことができることは当業者にとって明らかである。
産業上の利用の可能性
以上詳細に説明したように、本発明を適用した窒化物半導体素子は、イットリア安定化ジルコニア（以下、ＹＳＺという。）基板の（１１１）面に対して、六方晶であるＩｎＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層を有する。これにより、格子不整を抑えることができるため、ミスフィット転位の発生を防止することが可能となり、ひいては窒化物半導体層を貫通する貫通転位の発生を抑えることも可能となる。
本発明を適用した窒化物半導体素子は、ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、六方晶であるＧａＮのｃ軸が略垂直となるように配向されてなる窒化物半導体層を有する。即ち、この窒化物半導体素子は、ヘテロ界面に界面層が形成されていないため、良質のＧａＮ結晶からなる窒化物半導体層を有しており、適用する各種デバイスの性能を向上させることが可能となる。
また、本発明を適用した窒化物半導体素子の作製方法は、ＩｎＮからなる窒化物半導体層を有する窒化物半導体素子の作製方法において、ＹＳＺ基板の（１１１）面に対して、上記ＩｎＮを蒸着させる蒸着工程を有する。これにより、ＹＳＺ基板の（１１１）面において格子不整を抑えた良質のＩｎＮ結晶からなる窒化物半導体層を形成させることが可能となる。
また、本発明を適用した窒化物半導体素子の作製方法は、ＧａＮからなる窒化物半導体層を有する窒化物半導体素子の作製方法において、ＺｎＯ基板の（０００−１）面又は（０００１）面に対して、上記ＧａＮを５１０℃以下の温度で蒸着させる蒸着工程を有する。これにより、ＺｎＯ基板と窒化物半導体層との間において界面層の存在しない急峻な界面を作り出すことができ、良質のＧａＮ結晶を成長させることが可能となる。
また、本発明を適用した半導体基板は、イットリア安定化ジルコニア基板の（１１１）面上に原子ステップが形成されてなる。これにより、この半導体基板は、良好なＩｎＮ薄膜を形成させることが可能となる。
また、本発明を適用した半導体基板は、ＺｎＯ基板の（０００−１）面又は（０００１）面上に原子ステップが形成されてなる。これにより、この半導体基板は、良好なＧａＮ薄膜を形成させることが可能となる。
また、本発明を適用した半導体基板の作製方法は、（１１１）面結晶方位を有するイットリア安定化ジルコニア基板を８００℃以上の温度で加熱処理する加熱処理工程を有する。これにより、この半導体基板の作製方法では、イットリア安定化ジルコニア基板の（１１１）面上に原子ステップを形成することが可能となる。
また、本発明を適用した半導体基板の作製方法は、（０００−１）面又は（０００１）面結晶方位を有するＺｎＯ基板を、ＺｎＯ焼結体で包囲して８００℃以上の温度で加熱処理する加熱処理工程を有する。これにより、この半導体基板の作製方法では、ＺｎＯ基板の（０００−１）面又は（０００１）面上に原子ステップを形成することが可能となる。
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１１】
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【図１３】
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2005006420.tif 000016
【図１５】
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【図１６】
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【国際調査報告】
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