(57)【要約】テストパターン発生回路（１００）は、クロック位相調整期間において、テストパターン（ＴＰ）を出力する。フリップフロップ回路（１１０）は、シフトクロック（ＳＣＫ）の立ち下がりでテストパターン（ＴＰ）をラッチし、テストパターン（ＴＰａ）として出力する。ラッチミス検出回路（１３０）は、テストパターン（ＴＰａ）および遅延シフトクロック（ＤＳＣＫ）に基づいてラッチミス発生の有無を示すラッチミス検出信号（ＬＭ）を出力する。クロック位相制御部（１２０）は、ラッチミス検出信号（ＬＭ）に基づいてシフトクロック（ＳＣＫ）を遅延させることにより遅延シフトクロック（ＤＳＣＫ）を出力する。
2005015528.tif 000002
【特許請求の範囲】
【請求項１】
複数の放電セルと、
クロック信号を発生するクロック信号発生器と、
表示すべき画像に応じたシリアルデータを発生するシリアルデータ発生器と、
テスト信号を発生するテスト信号発生器と、
点灯させるべき放電セルを選択するための書き込み期間において、前記クロック信号に同期して前記シリアルデータ発生器により発生されるシリアルデータに基づいて前記複数の放電セルに選択的に駆動パルスを印加するデータドライバと、
前記書き込み期間以外の期間において、テスト信号発生器により発生されるテスト信号に基づいて前記データドライバにおけるラッチミスの有無を検出するラッチミス検出器と、
前記ラッチミス検出器によりラッチミスが検出された場合に、ラッチミスが検出されたクロック信号の位相に基づいて前記クロック信号発生器から前記データドライバに与えられるクロック信号の位相を調整する位相調整装置とを備えた、表示装置。
【請求項２】
前記データドライバは複数のデータドライバ部を含み、
前記ラッチミス検出器は、前記テスト信号発生器から出力されるテスト信号に基づいて各データドライバ部によるラッチミスの有無を検出する複数のラッチミス検出回路を含み、
前記位相調整装置は、前記複数のラッチミス検出回路のうち少なくとも１つによりラッチミスが検出された場合に、前記クロック信号発生器から前記複数のデータドライバ部に与えられるクロック信号の位相を調整する、請求項１記載の表示装置。
【請求項３】
前記複数のラッチミス検出回路は、オープンドレイン出力を有し、
前記位相調整装置は、前記複数のラッチミス検出回路のオープンドレイン出力をワイヤードオア接続を介して受ける、請求項２記載の表示装置。
【請求項４】
前記テスト信号は、前記クロック信号の１周期ごとに反転する交番パルス信号である、請求項１記載の表示装置。
【請求項５】
前記位相調整装置は、所定の間隔ごとにクロック信号の位相を調整する、請求項１記載の表示装置。
【請求項６】
前記位相調整装置は、複数フィールドごとにクロック信号の位相を調整する、請求項１記載の表示装置。
【請求項７】
前記位相調整期間は、複数の調整期間を含み、
前記位相調整装置は、１つの調整期間に前記クロック信号の調整が終了しない場合には、次の調整期間の最初から前記クロック信号の位相調整の続きを行う、請求項１記載の表示装置。
【請求項８】
前記ラッチミス検出器は、前記テスト信号を前記クロックの１周期分遅延させた第１のテスト信号と、前記テスト信号を前記クロックの２周期分遅延させた第２のテスト信号との排他的論理和に基づいて、ラッチミスの有無を示すラッチミス検出信号を生成する、請求項４記載の表示装置。
【請求項９】
前記ラッチミス検出器は、前記ラッチミス検出信号を順に所定の遅延量ずつ遅延させた複数のラッチミス検出信号を生成し、前記複数のラッチミス検出信号の論理積を生成する、請求項８に記載の表示装置。
【請求項１０】
前記ラッチミス検出器は、リセット信号が入力されるまでラッチミスの検出結果を保持する保持回路を含む、請求項１記載の表示装置。
【請求項１１】
前記ラッチミス検出器は、ラッチミスの検出結果に基づいて前記リセット信号を生成するリセット信号生成回路をさらに含む、請求項１０記載の表示装置。
【請求項１２】
前記リセット信号生成回路は、ラッチミスの検出結果を遅延させる遅延回路を含む、請求項１１記載の表示装置。
【請求項１３】
前記位相調整装置は、
前記クロック信号を所定の遅延量ずつ遅延させる複数の遅延素子を含むリングバッファと、
前記リングバッファの前記複数の遅延素子から出力される複数のクロック信号を選択的に出力する選択器とを含む、請求項１記載の表示装置。
【請求項１４】
前記位相調整装置は、
異なる数の遅延量をそれぞれ有する複数の遅延回路と、
前記複数の遅延回路のうち１または複数を選択し、選択された１または複数の遅延回路により直列接続回路を構成するとともに前記クロック信号を前記直列接続回路に与える接続回路とを含む、請求項１記載の表示装置。
【請求項１５】
前記位相調整装置は、前記クロック信号を２周期分遅延させるまでに前記クロック信号の位相の調整を終了する、請求項１記載の表示装置。
【請求項１６】
前記位相調整装置は、調整されるクロック信号の位相が最適位相となったことを検出し、クロック信号の位相が最適位相となったことが検出された場合に前記クロック信号の位相の調整を終了する、請求項１記載の表示装置。
【請求項１７】
前記位相調整装置により調整されたクロック信号の位相を最適位相として記憶する第１の記憶装置をさらに備え、
前記位相調整装置は、前記第１の記憶装置により前記最適位相が記憶された後の書き込み期間には、前記クロック信号の位相を前記第１の記憶装置に記憶された前記最適位相に調整する、請求項１記載の表示装置。
【請求項１８】
前記位相調整装置は、前記調整期間に前記クロック信号の調整が終了しない場合には、前記クロック信号の位相を予め前記第１の記憶装置に記憶された位相に調整する、請求項１７記載の表示装置。
【請求項１９】
前記位相調整装置は、前記クロック信号の位相を変化させて前記ラッチミスが発生しない位相の範囲を検出し、検出された範囲が所定のしきい値以上の場合に、前記検出された位相の範囲の中央の位相を前記最適位相として前記第１の記憶装置に記憶させる、請求項１７記載の表示装置。
【請求項２０】
前記位調整装置は、前記シリアルデータの開始部が前記データドライバに出力されると同時に前記調整されたクロック信号がデータドライバに出力されるように前記シリアルデータに対するクロック信号の相対的な位相を調整する、請求項１７記載の表示装置。
【請求項２１】
前記位相調整装置は、前記クロック信号の位相が最適位相となったことが検出された場合に、前記データドライバに出力されるシリアルデータの開始部の位相と前記データドライバに出力されるクロック信号の開始部の位相とが実質的に一致するように前記シリアルデータの位相を調整する、請求項２０記載の表示装置。
【請求項２２】
前記位相調整装置により調整された前記シリアルデータの位相を最適位相として記憶する第２の記憶装置をさらに備え、
前記位相調整装置は、前記第２の記憶装置により前記最適位相が検出された後の書き込み期間には、前記シリアルデータの位相を前記第２の記憶装置に記憶された前記最適位相に調整する、請求項２１記載の表示装置。
【請求項２３】
前記位相調整装置は、前記クロック信号の最適位相または前記シリアルデータの最適位相が検出されなかった場合に、前記クロック信号の位相を前記第１の記憶装置に前回記憶された最適位相に調整するとともに前記シリアルデータの位相を前記第２の記憶装置に前回記憶された最適位相に調整する、請求項２２記載の表示装置。
【請求項２４】
前記調整期間は、前記書き込み期間において選択された放電セルの発光を維持する維持期間に設定される、請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】  本発明は、シリアルデータに基づいて複数の電極を駆動するデータドライバを備えた表示装置に関する。
【背景技術】  ＰＤＰ（プラズマディスプレイパネル）を用いたプラズマディスプレイ装置は、薄型化および大画面化が可能であるという利点を有し、開発が進められている（例えば、特開２００２−１５６９４１号公報参照）。
ＰＤＰにおいては、垂直方向に複数のデータ電極が配列され、水平方向に複数対のスキャン電極およびサステイン電極が配列され、それらの交点に放電セルが形成されている。複数のデータ電極は、データドライバにより駆動される。
データドライバには、映像信号に基づいて得られるシリアルデータが与えられる。データドライバは、複数のラッチ回路（フリップフロップ回路）およびシフトレジスタを含む。データドライバに与えられたシリアルデータは、シフトクロック（クロック信号）に応答してラッチ回路においてラッチされつつシフトレジスタに記憶される。その後、シフトレジスタに記憶されたシリアルデータは、パラレルデータに変換される。そのパラレルデータに基づいてＰＤＰの複数のデータ電極に駆動パルスが印加される。
しかしながら、シリアルデータおよびシフトクロックの生成箇所とデータドライバとの距離が大きいと、それらのシリアルデータおよびシフトクロックを伝送する伝送線の長さが長くなる。それにより、シリアルデータおよびシフトクロックの位相が変化し、データドライバでラッチミスが発生する可能性がある。
ラッチミスとは、ラッチ回路に入力されるデータ列の位相またはクロック信号の位相が正規の位相からずれることにより、ラッチ回路から出力されるデータ列の値がラッチ回路に入力されるデータ列の値と相違することをいう。
【発明の開示】
本発明の目的は、データドライバにおけるラッチミスの発生が防止された表示装置を提供することである。
本発明の一局面に従う表示装置は、複数の放電セルと、クロック信号を発生するクロック信号発生器と、表示すべき画像に応じたシリアルデータを発生するシリアルデータ発生器と、テスト信号を発生するテスト信号発生器と、点灯させるべき放電セルを選択するための書き込み期間において、クロック信号に同期してシリアルデータ発生器により発生されるシリアルデータに基づいて複数の放電セルに選択的に駆動パルスを印加するデータドライバと、書き込み期間以外の期間において、テスト信号発生器により発生されるテスト信号に基づいてデータドライバにおけるラッチミスの有無を検出するラッチミス検出器と、ラッチミス検出器によりラッチミスが検出された場合に、ラッチミスが検出されたクロック信号の位相に基づいてクロック信号発生器からデータドライバに与えられるクロック信号の位相を調整する位相調整装置とを備えるものである。
その表示装置においては、点灯させるべき放電セルを選択するための書き込み期間において、クロック信号発生器により発生されたクロック信号に同期してシリアルデータ発生器により発生されたシリアルデータに基づいてデータドライバにより複数の放電セルに選択的に駆動パルスが印加される。
また、書き込み期間以外の期間において、テスト信号発生器により発生されたテスト信号に基づいてラッチミス検出器によりデータドライバにおけるラッチミスの有無が検出される。ラッチミス検出器によりラッチミスが検出された場合、クロック信号発生器からデータドライバに与えられるクロック信号の位相が、データドライバにおいてラッチミスの発生しない位相に位相調整装置により調整される。
したがって、データドライバにおけるラッチミスを防止することが可能である。また、温度特性、個体ばらつきによるクロック信号とシリアルデータの位相変動が生じてもラッチミスの発生が防止される。また、クロック信号およびシリアルデータの生成箇所とデータドライバとの距離を大きくすることが可能である。さらに、クロック信号およびシリアルデータの伝送周波数を向上することが可能である。
データドライバは複数のデータドライバ部を含み、ラッチミス検出器は、テスト信号発生器から出力されるテスト信号に基づいて各データドライバ部によるラッチミスの有無を検出する複数のラッチミス検出回路を含み、位相調整装置は、複数のラッチミス検出回路のうち少なくとも１つによりラッチミスが検出された場合に、クロック信号発生器から複数のデータドライバ部に与えられるクロック信号の位相を調整してもよい。
この場合、複数のラッチミス検出回路により、テスト信号発生器から出力されるテスト信号に基づいて各データドライバ部によるラッチミスの有無が検出される。ラッチミス検出回路のうち少なくとも１つによりラッチミスが検出された場合、位相調整装置によりクロック信号発生器から複数のデータドライバ部に与えられるクロック信号の位相が調整される。
それにより、複数のデータドライバ部に対して１つの位相調整装置でクロック位相調整が可能である。したがって、回路構成が簡単化される。
複数のラッチミス検出回路は、オープンドレイン出力を有し、位相調整装置は、複数のラッチミス検出回路のオープンドレイン出力をワイヤードオア接続を介して受けてもよい。
この場合、複数のラッチミス検出回路のオープンドレイン出力がワイヤードオア接続を介して位相調整装置に与えられる。それにより、回路構成が簡単化される。
テスト信号は、クロック信号の１周期ごとに反転する交番パルス信号であってもよい。この場合、データドライバにおけるによるテスト信号のラッチミスの発生確率が向上する。それにより、クロック信号をより精度の高い最適な位相に調整することができる。また、クロック信号を最適な位相に調整する時間が短縮される。
位相調整装置は、所定の間隔ごとにクロック信号の位相を調整してもよい。この場合、常にクロック信号が最適な位相に調整されるため、データドライバにおいて、書き込み期間中におけるシリアルデータのラッチの際にラッチミスが防止される。
位相調整装置は、複数フィールドごとにクロック信号の位相を調整してもよい。この場合、クロック信号の位相調整が行われる間隔が広げられる。それにより、位相調整に必要な消費電力が削減される。
調整期間は、複数の調整期間を含み、位相調整装置は、１つの調整期間にクロック信号の調整が終了しない場合には、次の調整期間の最初からクロック信号の位相調整の続きを行ってもよい。この場合、クロック信号の位相調整が完了するまでに要する時間を短縮することができる。
ラッチミス検出器は、テスト信号をクロックの１周期分遅延させた第１のテスト信号と、テスト信号をクロックの２周期分遅延させた第２のテスト信号との排他的論理和に基づいて、ラッチミスの有無を示すラッチミス検出信号を生成してもよい。
この場合、クロック信号の位相が最適位相でなければ、ラッチミスが確実に検出される。それにより、クロック信号を精度の高い最適な位相に調整することができる。また、クロック信号を最適な位相に調整する時間が短縮される。
ラッチミス検出器は、ラッチミス検出信号を順に所定の遅延量ずつ遅延させた複数のラッチミス検出信号を生成し、複数のラッチミス検出信号の論理積を生成してもよい。
この場合、ラッチミスの検出幅が広がり、より確実にラッチミスが検出される。それにより、クロック信号をより精度の高い最適な位相に調整することができる。また、クロック信号を最適な位相に調整する時間が短縮される。
ラッチミス検出器は、リセット信号が入力されるまでラッチミスの検出結果を保持する保持回路を含んでもよい。この場合、ラッチミスの検出幅がリセット信号が入力されるまで広がる。それにより、クロック信号をより精度の高い最適な位相に調整することができる。また、クロック信号を最適な位相に調整する時間が短縮される。
ラッチミス検出器は、ラッチミスの検出結果に基づいてリセット信号を生成するリセット信号生成回路をさらに含んでもよい。
この場合、専用のリセット信号をラッチミス検出器に出力する必要がなくなる。それにより、回路間の接続を簡素化することができる。
リセット信号生成回路は、ラッチミスの検出結果を遅延させる遅延回路を含んでもよい。この場合、簡易な構成でリセット信号を生成することができる。
位相調整装置は、クロック信号を所定の遅延量ずつ遅延させる複数の遅延素子を含むリングバッファと、リングバッファの複数の遅延素子から出力される複数のクロック信号を選択的に出力する選択器とを含んでもよい。
この場合、選択器から所定の遅延量ずつ遅延した複数のクロック信号のうち選択されたクロック信号が出力される。それにより、クロック信号の精度の高い位相調整を行うことができる。また、リングバッファによりクロック信号が所定の遅延量ずつ遅延されるため、温度変化による遅延量の変動が抑制される。
位相調整装置は、異なる数の遅延量をそれぞれ有する複数の遅延回路と、複数の遅延回路のうち１または複数を選択し、選択された１または複数の遅延回路により直列接続回路を構成するとともにクロック信号を直列接続回路に与える接続回路とを含んでもよい。
この場合、異なる遅延量を有する複数の遅延回路のうち１または複数が接続器により接続されて、クロック信号が所定の遅延量分位相が遅延する。それにより、クロック信号の精度の高い位相調整を行うことができる。
位相調整装置は、クロック信号を２周期分遅延させるまでにクロック信号の位相の調整を終了してもよい。この場合、無駄な位相調整が削減され、位相調整に要する時間が削減されるとともに、位相調整に必要な消費電力が削減される。
位相調整装置は、調整されるクロック信号の位相が最適位相となったことを検出し、クロック信号の位相が最適位相となったことが検出された場合にクロック信号の位相の調整を終了してもよい。
この場合、クロック信号の最適位相が検出されるとともにクロック信号の位相の調整が終了する。それにより、クロック信号の位相調整に必要な消費電力が削減される。
表示装置は、位相調整装置により調整されたクロック信号の位相を最適位相として記憶する第１の記憶装置をさらに備え、位相調整装置は、第１の記憶装置により最適位相が記憶された後の書き込み期間には、クロック信号の位相を第１の記憶装置に記憶された最適位相に調整してもよい。
この場合、書き込み期間において第１の記憶装置により記憶された最適位相に調整されたクロック信号に同期してシリアルデータがデータドライバにおいてラッチされる。それにより、データドライバにおいて、書き込み期間中におけるシリアルデータのラッチの際にラッチミスが防止される。
位相調整装置は、調整期間にクロック信号の調整が終了しない場合には、クロック信号の位相を予め第１の記憶装置に記憶された位相に調整してもよい。
この場合、調整期間内にクロック信号の位相調整が終了しない場合でも、クロック信号の位相はそれまでの調整で第１の記憶装置に記憶された位相に調整される。
それにより、クロック信号の位相が調整されていなくてもシリアルデータはデータドライバにおいてラッチされ、データドライバが動作する。
位相調整装置は、クロック信号の位相を変化させてラッチミスが発生しない位相の範囲を検出し、検出された範囲が所定のしきい値以上の場合に、検出された位相の範囲の中央の位相を最適位相として第１の記憶装置に記憶させてもよい。
この場合、ラッチミスが発生しない位相の幅がしきい値以上に大きくなり、クロック信号の最適位相が確実に検出される。
位相調整装置は、シリアルデータの開始部がデータドライバに出力されると同時に調整されたクロック信号がデータドライバに出力されるようにシリアルデータに対するクロック信号の相対的な位相を調整してもよい。
この場合、クロック信号に同期してシリアルデータの開始部からデータドライバにおいてラッチされる。したがって、データドライバに転送されるシリアルデータのすべてが確実にラッチされる。
位相調整装置は、クロック信号の位相が最適位相となったことが検出された場合に、データドライバに出力されるシリアルデータの開始部の位相とデータドライバに出力されるクロック信号の開始部の位相とが実質的に一致するようにシリアルデータの位相を調整してもよい。
クロック信号の位相が最適位相となったことが検出された場合にはラッチミスが生じないため、高い精度でシリアルデータの位相を調整することができる。
位相調整装置により調整されたシリアルデータの位相を最適位相として記憶する第２の記憶装置をさらに備え、位相調整装置は、第２の記憶装置により最適位相が検出された後の書き込み期間には、シリアルデータの位相を第２の記憶装置に記憶された最適位相に調整してもよい。
この場合、書き込み期間において第２の記憶装置により記憶された最適位相に調整されたシリアルデータがデータドライバにおいてラッチされる。それにより、最適な位相のクロック信号に同期して最適な位相のシリアルデータがデータドライバに転送される。したがって、データドライバへシリアルデータを安定して転送することが可能となる。
位相調整装置は、クロック信号の最適位相またはシリアルデータの最適位相が検出されなかった場合に、クロック信号の位相を第１の記憶装置に前回記憶された最適位相に調整するとともにシリアルデータの位相を第２の記憶装置に前回記憶された最適位相に調整してもよい。
この場合、ノイズ等によりクロック信号の最適位相またはシリアルデータの最適位相が検出されなかった場合でも、クロック信号の位相が第１の記憶装置に前回記憶された最適位相に調整されるとともにシリアルデータの位相が第２の記憶装置に前回記憶された最適位相に調整される。それにより、データドライバへのシリアルデータの安定した書き込み動作が保証される。
調整期間は、書き込み期間において選択された放電セルの発光を維持する維持期間に設定されてもよい。この場合、シリアルデータがデータドライバに転送される期間外にクロック信号の位相調整が行われる。それにより、データドライバへのシリアルデータの転送に影響することがない。
データドライバにおけるラッチミスを防止することが可能である。また、温度特性、個体ばらつきによるクロック信号とシリアルデータの位相変動が生じてもラッチミスの発生が防止される。また、クロック信号およびシリアルデータの生成箇所とデータドライバの距離を大きくすることが可能である。さらに、クロック信号およびシリアルデータの伝送周波数を向上することが可能である。
【図面の簡単な説明】  図１は、本発明の一実施の形態に係るプラズマディスプレイ装置の構成を示すブロック図、
図２は、図１に示すプラズマディスプレイ装置に適用されるＡＤＳ方式を説明するための図、
図３は、図１のクロック位相調整部に与えられたシフトクロックの位相が調整される期間について説明する図、
図４は、図１のクロック位相調整部の内部構成を示すブロック図、
図５は、クロック位相制御部の内部構成を示すブロック図、
図６（ａ）は、図４のラッチミス検出回路の内部構成を示すブロック図、図６（ｂ）は、ラッチミス検出回路における各部の信号を示すタイミング図、
図７は、ラッチミスの検出を説明する図、
図８（ａ）は、ラッチミス検出回路の他の例を示すブロック図、図８（ｂ）は、ラッチミス検出回路における各部の信号を示すタイミング図、
図９（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図、図９（ｂ）は、ラッチミス検出回路における各部の信号を示すタイミング図、
図１０（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図、図１０（ｂ）は、ラッチミス検出回路における各部の信号を示すタイミング図、
図１１（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図、図１１（ｂ）は、図１１（ａ）のラッチミス検出回路における各部の信号を示すタイミング図、
図１２は、図５のクロック遅延回路の内部構造を示すブロック図、
図１３は、図１１で説明したシフトクロックＳＣＫ（０）からシフトクロックＳＣＫ（ｍ）の（ｍ＋１）個の信号の波形を示す波形図、
図１４は、クロック遅延回路の他の例を示す図、
図１５は、遅延シフトクロックの最適位相を説明する図、
図１６は、位相制御回路が遅延シフトクロックの最適位相を検出する動作の一例を示すフローチャート、
図１７は、遅延シフトクロックの最適位相の検出に必要なクロック数を説明する図、
図１８は、クロック位相調整期間が複数の維持期間にわたって行われる場合を説明する図、
図１９は、位相制御回路のクロック位相調整期間中の動作の一例を示すフローチャート、
図２０は、位相制御回路が３フィールド毎にクロック位相調整を開始する動作の一例を示すフローチャート、
図２１は、書き込み期間における遅延シフトクロックを発生するタイミングについて説明する図、
図２２は、第２の実施の形態に係るクロック位相調整部の内部構成を示すブロック図である。
【発明を実施するための最良の形態】  （第１の実施の形態）
以下、本発明に係る表示装置の一例としてプラズマディスプレイ装置について説明する。
図１は、本発明の一実施の形態に係るプラズマディスプレイ装置の構成を示すブロック図である。
図１のプラズマディスプレイ装置は、ＰＤＰ（プラズマディスプレイパネル）１、データドライバ２、スキャンドライバ３、サステインドライバ４、放電制御タイミング発生回路５、Ａ／Ｄコンバータ（アナログ・デジタル変換器）６、走査数変換部７、サブフィールド変換部８、クロック位相調整部９およびシフトクロック発生回路１０を含む。
Ａ／Ｄコンバータ６には映像信号ＶＤが入力される。また、放電制御タイミング発生回路５、Ａ／Ｄコンバータ６、走査数変換部７、サブフィールド変換部８およびデータドライバ２には水平同期信号Ｈおよび垂直同期信号Ｖが与えられる。クロック位相調整部９には垂直同期信号Ｖが与えられる。また、クロック位相調整部９にはシフトクロック発生回路１０からシフトクロックＳＣＫが与えられる。
Ａ／Ｄコンバータ６は、映像信号ＶＤをデジタルの画像データに変換し、その画像データを走査数変換部７に与える。走査数変換部７は、画像データをＰＤＰ１の画素数に応じたライン数の画像データに変換し、各ラインごとの画像データをサブフィールド変換部８に与える。各ラインごとの画像データは、各ラインの複数の画素にそれぞれ対応する複数の画素データからなる。
サブフィールド変換部８は、各ラインごとの画像データの各画素データを複数のサブフィールドに対応するシリアルデータＳＤに変換し、シリアルデータＳＤを各サブフィールドごとにクロック位相調整部９に与える。クロック位相調整部９は、シフトクロックＳＣＫを最適な位相に調整し、シリアルデータＳＤとともにデータドライバ２に与える。
放電制御タイミング発生回路５は、水平同期信号Ｈおよび垂直同期信号Ｖを基準として放電制御タイミング信号ＳＣ，ＳＵを発生する。放電制御タイミング発生回路５は、放電制御タイミング信号ＳＣをスキャンドライバ３に与え、放電制御タイミング信号ＳＵをサステインドライバ４、データドライバ２およびクロック位相調整部９に与える。
ＰＤＰ１は、複数のデータ電極１１、複数のスキャン電極１２および複数のサステイン電極１３を含む。複数のデータ電極１１は画面の垂直方向に配列され、複数のスキャン電極１２および複数のサステイン電極１３は画面の水平方向に配列されている。複数のサステイン電極１３は共通に接続されている。
データ電極１１、スキャン電極１２およびサステイン電極１３の各交点に放電セルが形成され、各放電セルが画面上の画素を構成する。
データドライバ２は、クロック位相調整部９から与えられるシリアルデータＳＤをパラレルデータに変換し、そのパラレルデータに基づいて書き込みパルスを複数のデータ電極１１に選択的に与える。
スキャンドライバ３は、放電制御タイミング発生回路５から与えられる放電制御タイミング信号ＳＣに基づいて各スキャン電極１２を駆動する。サステインドライバ４は、放電制御タイミング発生回路５から与えられる放電制御タイミング信号ＳＵに基づいてサステイン電極１３を駆動する。
図１に示すプラズマディスプレ装置では、階調表示駆動装置として、ＡＤＳ（Ａｄｄｒｅｓｓ  Ｄｉｓｐｌａｙ−Ｐｅｒｉｏｄ  Ｓｅｐａｒａｔｉｏｎ：アドレス・表示期間分離）方式が用いられている。
図２は、図１に示すプラズマディスプレイ装置に適用されるＡＤＳ方式を説明するための図である。なお、図２では、駆動パルスの立ち下がり時に放電を行う負極性のパルスの例を示しているが、立ち上がり時に放電を行う正極性のパルスの場合でも基本的な動作は以下と同様である。
ＡＤＳ方式では、１フィールドを複数のサブフィールドに時間的に分割する。例えば、１フィールドを５つのサブフィールドＳＦ１〜ＳＦ５に分割する。また、各サブフィールドＳＦ１〜ＳＦ５は、初期化期間Ｒ１〜Ｒ５、書き込み期間ＡＤ１〜ＡＤ５、維持期間ＳＵＳ１〜ＳＵＳ５および消去期間ＲＳ１〜ＲＳ５に分離される。初期化期間Ｒ１〜Ｒ５においては、各サブフィールドの初期化処理が行われ、書き込み期間ＡＤ１〜ＡＤ５においては、点灯される放電セルを選択するためのアドレス放電が行われ、維持期間ＳＵＳ１〜ＳＵＳ５においては、表示のための維持放電が行われる。
初期化期間Ｒ１〜Ｒ５においては、サステイン電極１３に単一の初期化パルスが加えられ、スキャン電極１２にもそれぞれ単一の初期化パルスが加えられる。これにより予備放電が行われる。
書き込み期間ＡＤ１〜ＡＤ５においては、スキャン電極１２が順次走査され、データ電極１１から書き込みパルスを受けた放電セルだけに所定の書き込み処理が行われる。これによりアドレス放電が行われる。
維持期間ＳＵＳ１〜ＳＵＳ５においては、各サブフィールドＳＦ１〜ＳＦ５に重み付けされた値に応じた維持パルスがサステイン電極１３およびスキャン電極１２へ出力される。例えば、サブフィールドＳＦ１では、サステイン電極１３に維持パルスが１回印加され、スキャン電極１２に維持パルスが１回印加され、書き込み期間Ｐ２において選択された放電セル１４が２回維持放電を行う。また、サブフィールドＳＦ２では、サステイン電極１３に維持パルスが２回印加され、スキャン電極１２に維持パルスが２回印加され、書き込み期間Ｐ２において選択された放電セル１４が４回維持放電を行う。
上記のように、各サブフィールドＳＦ１〜ＳＦ５では、サステイン電極１３およびスキャン電極１２に１回、２回、４回、８回、１６回ずつ維持パルスが印加され、パルス数に応じた明るさ（輝度）で放電セルが発光する。すなわち、維持期間ＳＵＳ１〜ＳＵＳ５は、書き込み期間ＡＤ１〜ＡＤ５で選択された放電セルが明るさの重み付け量に応じた回数で放電する期間である。また、維持期間ＳＵＳ１〜ＳＵＳ５においては、図１のクロック調整部９に与えられたシフトクロックＳＣＫの位相が調整される。シフトクロックＳＣＫの位相の調整の詳細については、後述する。
図３は、図１のクロック位相調整部９に与えられたシフトクロックＳＣＫの位相が調整される期間（以下、クロック位相調整期間と呼ぶ。）について説明する図である。図３の横軸は時間を示す。図３には、垂直同期信号Ｖおよびクロック位相調整期間が示される。
図３に示すように、クロック位相調整期間は、第１フィールドの維持期間ＳＵＳ１の最初から開始し、シフトクロックＳＣＫの位相調整が行われる。維持期間ＳＵＳ１内にシフトクロックＳＣＫの位相調整が終了しない場合、次の維持期間ＳＵＳ２の最初からシフトクロックＳＣＫの位相調整の続きが行われる。以下同様に、シフトクロックＳＣＫの位相調整が終了するまで維持期間ＳＵＳ３，ＳＵＳ４，ＳＵＳ５でシフトクロックＳＣＫの位相調整が行われる。
第１フィールド内にシフトクロックＳＣＫの位相調整が終了しない場合、第２フィールドの維持期間ＳＵＳ１の最初からシフトクロックＳＣＫの位相調整の続きが行われる。シフトクロックＳＣＫの位相調整が終了すれば、クロック位相調整期間が終了する。
本実施の形態に係るプラズマディスプレイ装置においては、３フィールドごとにシフトクロックＳＣＫの位相調整が行われる。したがって、次のクロック位相調整期間は第４フィールドの維持期間ＳＵＳ１の最初から開始する。
以下同様に、３フィールドごとの維持期間ＳＵＳ１の最初からクロック位相調整期間が開始する。
なお、シフトクロックＳＣＫの位相調整期間は、３フィールドごとに限定されず、任意の数のフィールドごとに設定することができる。
以上のことから、プラズマディスプレイ装置の温度特性、個体ばらつきによるシフトクロックＳＣＫとシリアルデータＳＤの位相変動が生じてもラッチミスの発生が防止される。また、シフトクロックＳＣＫおよびシリアルデータＳＤの生成箇所とデータドライバとの距離を大きくすることが可能である。さらに、シフトクロックＳＣＫおよびシリアルデータＳＤの伝送周波数を向上することが可能である。
図４は、図１のクロック位相調整部９およびデータドライバ２の構成を示すブロック図である。
図４に示すように、クロック位相調整部９は、テストパターン発生回路１００、フリップフロップ回路１１０、クロック位相制御部１２０およびデータ遅延回路１６０を含む。データドライバ２は、ラッチミス検出回路１３０を含む。
テストパターン発生回路１００には、図１のサブフィールド変換部８により出力されたシリアルデータＳＤとクロック位相制御部１２０により出力されたテストパターン制御信号ＴＰＣとが与えられる。
テストパターン発生回路１００は、図２で説明した書き込み期間ＡＤ１〜ＡＤ５において、サブフィールド変換部８から与えられたシリアルデータＳＤをそのまま出力する。また、テストパターン発生回路１００は、図３で説明したクロック位相調整期間において、後述するクロック位相制御部１２０から与えられるテストパターン制御信号ＴＰＣに応じてテストパターンＴＰを出力する。
データ遅延回路１６０には、テストパターン発生回路１００により出力されたシリアルデータＳＤまたはテストパターンＴＰが与えられる。データ遅延回路１６０は、テストパターンＴＰをそのまま出力し、後述するクロック位相制御部１２０から与えられる位相遅延信号ＤＰＣに基づいてシリアルデータＳＤを遅延させて出力する。データ遅延回路１６０の動作については後述する。
フリップフロップ回路１１０には、データ遅延回路１６０により出力されたシリアルデータＳＤまたはテストパターンＴＰが与えられるとともに、図１のシフトクロック発生回路１０からシフトクロックＳＣＫが与えられる。フリップフロップ回路１１０は、シフトクロックＳＣＫの立ち下がりでシリアルデータＳＤまたはテストパターンＴＰをラッチし、シリアルデータＳＤａまたはテストパターンＴＰａとして出力する。
ラッチミス検出回路１３０には、フリップフロップ回路１１０により出力されたテストパターンＴＰａと後述するクロック位相制御部１２０により出力された遅延シフトクロックＤＳＣＫとが与えられる。ラッチミス検出回路１３０は、テストパターンＴＰａおよび遅延シフトクロックＤＳＣＫに基づいてラッチミス発生の有無を示すラッチミス検出信号ＬＭを出力する。
クロック位相制御部１２０には、図１のシフトクロック発生回路１０からシフトクロックＳＣＫが与えられるとともに、ラッチミス検出回路１３０により出力されたラッチミス検出信号ＬＭが与えられる。また、クロック位相制御部１２０には、垂直同期信号Ｖおよび放電制御タイミング信号ＳＵが与えられる。クロック位相制御部１２０は、ラッチミス検出信号ＬＭに基づいてシフトクロックＳＣＫを遅延させることにより遅延シフトクロックＤＳＣＫを出力する。また、クロック位相制御部１２０は、テストパターン制御信号ＴＰＣを出力する。
データドライバ２には、フリップフロップ回路１１０により出力されたシリアルデータＳＤａとクロック位相制御部１２０により出力された遅延シフトクロックＤＳＣＫとが与えられる。
図５は、クロック位相制御部１２０の内部構成を示すブロック図である。
図５に示すように、クロック位相制御部１２０は、調整期間制御回路１２１、調整開始制御回路１２２、位相制御回路１２３、位相データ記憶回路１２４、ラッチミス監視窓発生回路１２５、ラッチミス検出信号監視回路１２６、位相データ記憶回路１２９およびクロック遅延回路１４０を含む。
調整開始制御回路１２２には、垂直同期信号Ｖが与えられる。調整開始制御回路１２２は、垂直同期信号Ｖに基づいて３フィールドごとにクロック位相調整期間の開始タイミングを示す調整期間開始信号ＯＰを出力して位相制御回路１２３に与える。
調整期間制御回路１２１には、放電制御タイミング信号ＳＵが与えられる。調整期間制御回路１２１は、放電制御タイミング信号ＳＵに基づいて、クロック位相調整期間を示す調整期間制御信号ＳＷを出力して位相制御回路１２３に与える。
位相制御回路１２３は、調整期間開始信号ＯＰおよび調整期間制御信号ＳＷに基づいて、クロック位相調整期間にテストパターン制御信号ＴＰＣを出力するとともに、位相遅延信号ＰＣを出力する。
クロック遅延回路１４０には、シフトクロックＳＣＫおよび位相遅延信号ＰＣが与えられる。クロック遅延回路１４０は、位相遅延信号ＰＣに基づいてシフトクロックＳＣＫを遅延させ、遅延シフトクロックＤＳＣＫを出力する。
テストパターン発生回路１００は、図４で説明したように、テストパターン制御信号ＴＰＣに基づいてテストパターンＴＰを出力する。
ラッチミス監視窓発生回路１２５には、テストパターン制御信号ＴＰＣが与えられる。ラッチミス監視窓発生回路１２５は、テストパターン制御信号ＴＰＣに基づいて検出窓信号ＤＷを出力してラッチミス検出信号監視回路１２６に与える。ラッチミス検出信号監視回路１２６は、検出窓信号ＤＷに基づいてラッチミス検出回路１３０が出力するラッチミス検出信号ＬＭを監視する。ラッチミス検出信号監視回路１２６は、ラッチミスが発生している場合にはラッチミス通知信号ＬＭＮを出力して位相制御回路１２３に与える。
位相制御回路１２３は、ラッチミス通知信号ＬＭＮに基づいて遅延シフトクロックＤＳＣＫの最適位相を決定し、その最適位相をデータＤＩＮとして出力して位相データ記憶回路１２４に与える。
位相データ記憶回路１２４は、与えられたデータＤＩＮを遅延シフトクロックＤＳＣＫの最適位相として記憶する。位相データ記憶回路１２４は、書き込み期間に、記憶している最適位相をデータＤＯＵＴとして出力して位相制御回路１２３に与える。
位相制御回路１２３は、与えられたデータＤＯＵＴに基づき位相遅延信号ＰＣを出力してクロック遅延回路１４０に与える。
さらに、位相制御回路１２３は、遅延シフトクロックＤＳＣＫの決定後に、データドライバ２に出力される遅延シフトクロックＤＳＣＫの開始部の位相とシリアルデータＳＤａの開始部の位相とが一致するように、データ遅延回路１６０にシリアルデータＳＤの位相を制御するための位相遅延信号ＤＰＣを与える。
データ遅延回路１６０は、位相遅延信号ＤＰＣに基づいて、シリアルデータＳＤの遅延量を調整することによりシリアルデータＳＤａの位相をクロック単位（シフトクロックＳＣＫの周期）で調整する。
位相制御回路１２３は、遅延シフトクロックＤＳＣＫの開始部の位相とシリアルデータＳＤａの開始部の位相とが一致するように調整されたシリアルデータＳＤａの位相を最適位相として決定し、その最適位相をデータＤｉｎとして位相データ記憶回路１２９に与える。
位相データ記憶回路１２９は、与えられたデータＤｉｎを最適位相として記憶する。位相データ記憶回路１２９は、書き込み期間に、記憶している最適位相をデータＤｏｕｔとして出力して位相制御回路１２３に与える。
位相制御回路１２３は、与えられたデータＤｏｕｔに基づき位相遅延信号ＤＰＣを出力してデータ遅延回路１６０に与える。
図６（ａ）は、図４のラッチミス検出回路１３０の構成を示すブロック図であり、図６（ｂ）は、図６（ａ）のラッチミス検出回路１３０における各部の信号を示すタイミング図である。
図６（ａ）に示すように、ラッチミス検出回路１３０は、フリップフロップ回路１３１，１３２，１３４および排他的論理和（以下、ＥＸ−ＯＲと呼ぶ）回路１３３を含む。
フリップフロップ回路１３１には、図６（ｂ）に示す遅延シフトクロックＤＳＣＫおよびテストパターンＴＰａが与えられる。
図６（ｂ）に示すように、遅延シフトクロックＤＳＣＫの周期（以下、クロック周期と呼ぶ）をＴとする。テストパターンＴＰａは、遅延シフトクロックＤＳＣＫの周期Ｔで反転する交番パルス信号である。フリップフロップ回路１３１は、テストパターンＴＰａを遅延シフトクロックＤＳＣＫの立ち下がり（図６から考えると立ち下がりと考えられます。ご確認下さい。）でラッチし、テストパターンＴＰａに対して１クロック周期Ｔ遅延したテストパターンＴＰｂを出力する。
フリップフロップ回路１３２にはテストパターンＴＰｂおよび遅延シフトクロックＤＳＣＫが与えられる。フリップフロップ回路１３２は、テストパターンＴＰｂを遅延シフトクロックＤＳＣＫの立ち下がりでラッチし、テストパターンＴＰｂに対して１クロック周期Ｔ遅延したテストパターンＴＰｃを出力する。
ＥＸ−ＯＲ回路１３３には、テストパターンＴＰｂ，ＴＰｃが与えられる。ＥＸ−ＯＲ回路１３３は、テストパターンＴＰｂ，ＴＰｃの排他的論理和をテストパターンＴＰｄとして出力する。テストパターンＴＰａ，ＴＰｂ，ＴＰｃにラッチミスが発生していない場合、テストパターンＴＰｄはハイの状態を保つ。
フリップフロップ回路１３４には、テストパターンＴＰｄおよび遅延シフトクロックＤＳＣＫが与えられる。フリップフロップ回路１３４は、テストパターンＴＰｄを遅延シフトクロックＤＳＣＫの立ち下がりでラッチし、テストパターンＴＰｄに対して１クロック周期Ｔ遅延したラッチミス検出信号ＬＭを出力する。
図６（ｂ）に示す検出窓信号ＤＷは、図５のラッチミス監視窓発生回路１２５から出力される。検出窓信号ＤＷがハイの期間にラッチミス検出信号ＬＭにローの部分があればラッチミスが発生していると判定される。この場合、図５で説明したようにラッチミス通知信号ＬＭＮがラッチミス検出信号監視回路１２６から出力される。
図７は、ラッチミスの検出を説明する図である。図７（ａ）は、図６（ａ）と同じくラッチミス検出回路１３０の構成を示すブロック図であり、図７（ｂ）は、ラッチミス検出回路１３０における各部の信号を示すタイミング図である。
ここで、フリップフロップ回路１３１でラッチミスが発生する場合を考える。図７（ｂ）に示すように、フリップフロップ１３１でのラッチミスによりテストパターンＴＰｂが、１クロック周期Ｔで反転せずに２クロック周期２Ｔ以上続けてハイまたはローの部分を有するようになる。それにより、テストパターンＴＰｃも１クロック周期Ｔで反転せずに２クロック周期２Ｔ以上続けてハイまたはローの部分を有するようになる。
テストパターンＴＰｄは、テストパターンＴＰｂとテストパターンＴＰｃとの排他的論理和であることから、ローの部分を有するようになる。それにより、ラッチミス検出信号ＬＭもローの部分を有するようになる。したがって、図５のラッチミス検出監視回路１２６からラッチミス通知信号ＬＭＮが出力される。
以上のことから、テストパターンＴＰａのラッチミスが発生すればラッチミス検出信号ＬＭがローが部分を有するようになる。したがって、検出窓信号ＤＷがハイの期間においてラッチミス検出信号ＬＭがローの部分を有するか否かに基づいて、ラッチミスの有無を判定することができる。
図８（ａ）は、ラッチミス検出回路の他の例を示すブロック図である。図８（ｂ）は、図８（ａ）のラッチミス検出回路における各部の信号を示すタイミング図である。
図８（ａ）に示すラッチミス検出回路１３０ａが図６のラッチミス検出回路１３０と異なる点は、ＡＮＤ回路１３５およびフリップフロップ回路１３６をさらに含む点である。ＡＮＤ回路１３５には、ＥＸ−ＯＲ回路１３３により出力されたテストパターンＴＰｄとフリップフロップ回路１３４により出力されたテストパターンＴＰｅとが与えられる。ＡＮＤ回路１３５は、テストパターンＴＰｄ，ＴＰｅの論理積をテストパターンＴＰｆとして出力する。
フリップフロップ回路１３６には、テストパターンＴＰｆおよび遅延シフトクロックＤＳＣＫが与えられる。フリップフロップ回路１３６は、テストパターンＴＰｆを遅延シフトクロックＤＳＣＫの立ち下がりでラッチし、テストパターンＴＰｆに対して１クロック周期Ｔ遅延したラッチミス検出信号ＬＭを出力する。
ここで、図７（ｂ）で説明したラッチミスが発生する場合を考える。この場合、図７（ｂ）で説明したように、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄは、ローの部分を有する。それにより、テストパターンＴＰｅとの論理積であるテストパターンＴＰｆは、テストパターンＴＰｄのローの部分が１クロック周期Ｔ分広がったローの部分を有する。したがって、ラッチミスの検出精度が向上する。
図９（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図である。図９（ｂ）は、図９（ａ）のラッチミス検出回路における各部の信号を示すタイミング図である。
図９（ａ）に示すラッチミス検出回路１３０ｂが図６のラッチミス検出回路１３０と異なる点は、テストパターン遅延部１３４ａおよびＡＮＤ回路１３５ａをさらに含む点である。
テストパターン遅延部１３４ａは、第１〜第ｎのフリップフロップ回路ＦＦ１，ＦＦ２，．．．，ＦＦｎが直列に接続された構成を持つ。ここで、ｎは２以上の整数である。テストパターン遅延部１３４ａのフリップフロップ回路ＦＦ１には、テストパターンＴＰｄおよび遅延シフトクロックＤＳＣＫが与えられる。第１のフリップフロップ回路ＦＦ１は、遅延シフトクロックＤＳＣＫの立ち下がりでテストパターンＴＰｄをラッチし、テストパターンＴＰｄに対して１クロック周期Ｔ遅延したテストパターンＴＰｅ（１）を出力する。
第２のフリップフロップ回路ＦＦ２には、テストパターンＴＰｅ（１）および遅延シフトクロックＤＳＣＫが与えられる。第２のフリップフロップ回路ＦＦ２は、遅延シフトクロックＤＳＣＫの立ち下がりでテストパターンＴＰｅ（１）をラッチし、テストパターンＴＰｅ（１）に対して１クロック周期Ｔ遅延したテストパターンＴＰｅ（２）を出力する。
以下同様にして、第ｎのフリップフロップ回路ＦＦｎは、テストパターンＴＰｅ（ｎ）を出力する。
ＡＮＤ回路１３５ａには、ＥＸ−ＯＲ回路１３３から出力されたテストパターンＴＰｄとテストパターン遅延部１３４ａ内の第１〜第ｎのフリップフロップ回路ＦＦ１〜ＦＦｎにより出力されたテストパターンＴＰｅ（１）〜ＴＰｅ（ｎ）とが与えられる。ＡＮＤ回路１３５ａは、与えられたテストパターンＴＰｄ，ＴＰｅ（１）〜ＴＰｅ（ｎ）の論理積をラッチミス検出信号ＬＭとして出力する。
ここで、図７（ｂ）で説明したラッチミスが発生したとする。この場合、図７（ｂ）で説明したように、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄは、ローの部分を有する。ＡＮＤ回路１３５ａが出力するラッチミス検出信号ＬＭは、１クロック周期Ｔずつ順に遅延した（ｎ＋１）個のテストパターンＴＰｄ，ＴＰｅ（１）〜ＴＰｅ（ｎ）の論理積であるため、ラッチミス検出信号ＬＭは、テストパターンＴＰｄのローの部分がｎクロック周期Ｔ分広がったローの部分を有する。したがって、ラッチミスの検出精度がより向上する。
図１０（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図である。図１０（ｂ）は、図１０（ａ）のラッチミス検出回路における各部の信号を示すタイミング図である。
図１０のラッチミス検出回路１３０ｃが図６のラッチミス検出回路１３０と異なる点は、ＲＳフリップフロップ回路１３７をさらに含む点である。ＲＳフリップフロップ回路１３７には、テストパターンＴＰｅおよびリセット信号ＲＳが与えられる。リセット信号ＲＳがハイに立ち上がると、ＲＳフリップフロップ回路１３７がリセットされ、ラッチミス検出信号ＬＭがハイとなる。
図７（ｂ）で説明したラッチミスが発生したとすると、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄは、ローの部分を有する。それにより、テストパターンＴＰｄよりも１クロック周期Ｔ分遅延したテストパターンＴＰｅもローの部分を有する。
ＲＳフリップフロップ回路１３７に与えられるテストパターンＴＰｅがローに立ち下がると、ＲＳフリップフロップ回路１３７から出力されるラッチミス検出信号ＬＭはローの状態で保持される。それにより、ラッチミス検出信号ＬＭの幅が広がる。したがって、ラッチミスの検出精度がより向上する。
リセット信号ＲＳがハイに立ち上がると、ラッチミス検出信号ＬＭはハイになる。なお、リセット信号ＲＳは、ラッチミス検出動作の前にハイに立ち上げられる。
図１１（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図である。図１１（ｂ）は、図１１（ａ）のラッチミス検出回路における各部の信号を示すタイミング図である。
図１１のラッチミス検出回路１３０ｄが図１０のラッチミス検出回路１３０ｃと異なる点は、遅延回路１３９がさらに設けられている点である。
遅延回路１３９は、単安定マルチバイブレータにより構成されてもよい。この場合、単安定マルチバイブレータ用の遅延調整回路（外付け抵抗）により遅延量を調整することができる。遅延回路１３９は、カウンタ回路により構成されてもよい。この場合、安定した遅延量の制御が可能となる。
遅延回路１３９は、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄを一定時間遅延させ、遅延されたテストパターンＴＰｅをリセット信号ＲＳとしてＲＳフリップフロップ１３７に与える。リセット信号ＲＳがハイに立ち上がると、ＲＳフリップフロップ回路１３７がリセットされ、ラッチミス検出信号ＬＭがハイとなる。
図７（ｂ）で説明したラッチミスが発生したとすると、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄは、ローの部分を有する。それにより、テストパターンＴＰｄよりも１クロック周期Ｔ分遅延したテストパターンＴＰｅもローの部分を有する。
ＲＳフリップフロップ回路１３７に与えられるテストパターンＴＰｅがローに立ち下がると、ＲＳフリップフロップ回路１３７から出力されるラッチミス検出信号ＬＭはローの状態で保持される。それにより、ラッチミス検出信号ＬＭの幅が広がる。したがって、ラッチミスの検出精度がより向上する。
ラッチミスがなくなると、テストパターンＴＰｄはハイになり、テストパターンＴＰｅもハイになる。所定時間経過後、リセット信号ＲＳがハイになる。その結果、ラッチミス検出信号ＬＭはハイになる。
図１２は、図５のクロック遅延回路１４０の構造を示すブロック図である。
図１２に示すように、クロック遅延回路１４０は、ＰＬＬ回路１４１、２ｍ個のインバータ１４２および出力回路１４３から構成される。ここで、２ｍ個のインバータ１４２は環状に接続されている。
ＰＬＬ回路１４１には、シフトクロックＳＣＫおよび最終段のインバータ１４２の出力が与えられる。シフトクロックＳＣＫは、初段のインバータ１４２および出力回路１４３に与えられる。偶数段のインバータ１４２の出力がそれぞれシフトクロックＳＣＫ（１）〜ＳＣＫ（ｍ）として次段のインバータ１４２および出力回路１４３に与えられる。２つのインバータ１４２による信号の遅延量を１単位量と呼ぶ。
ＰＬＬ回路１４１は、シフトクロックＳＣＫの位相とシフトクロックＳＣＫ（ｍ）の位相とが一致するように、例えば、動作電圧の電源等を制御することにより、１単位量遅延を制御する。それにより、１単位量がシフトクロックＳＣＫの１／（ｍ＋１）周期に相当することになる。したがって、シフトクロックＳＣＫ（０）〜ＳＣＫ（ｍ）は順に１単位量ずつ遅延した位相を有する。
出力回路１４３は、シフトクロックＳＣＫ（０）〜ＳＣＫ（ｍ）のうち１つを位相遅延信号ＰＣに基づいて遅延シフトクロックＤＳＣＫとして出力する。
本実施の形態に係るクロック遅延回路１４０においては、ＰＬＬ回路１４１でシフトクロックＳＣＫの位相とシフトクロックＳＣＫ（ｍ）の位相とが一致するように制御されるため、温度変化による遅延量の変動が抑制される。
図１３（ａ）は、シフトクロックＳＣＫ（０）の波形図であり、図１３（ｂ）はシフトクロックＳＣＫ（１）の波形図であり、図１３（ｃ）は、シフトクロックＳＣＫ（２）の波形図であり、図１３（ｄ）は、シフトクロックＣＳＫ（ｍ）の波形図である。
図１３に示すように、シフトクロックＳＣＫ（０）、シフトクロックＳＣＫ（１）、シフトクロックＳＣＫ（２）と１単位量ずつ位相が遅延している。
図１４は、クロック遅延回路の他の例を示す図である。
図１４に示すクロック遅延回路１４０ａは、ｔ個の遅延回路ＢＦ（１）〜ＢＦ（ｔ）および遅延回路１４５から構成される。遅延回路１４５は、例えば、２個のインバータ１４２が直列に接続された構成を有する。なお、２個のインバータ１４２の替わりに、１つのバッファを用いても構成可能である。
遅延回路ＢＦ（１）は、直列に接続された２１＝２個のインバータ１４２および出力回路１４４から構成される。遅延回路ＢＦ（２）は、直列に接続された２２＝４個のインバータ１４２および出力回路１４４から構成される。遅延回路ＢＦ（３）は、直列に接続された２３＝８個のインバータ１４２および出力回路１４４から構成される。同様に、遅延回路ＢＦ（ｔ）は、直列に接続された２ｔ個のインバータ１４２および出力回路１４４から構成される。
遅延回路ＢＦ（１）にはシフトクロックＳＣＫが与えられる。シフトクロックＳＣＫは遅延回路ＢＦ（１）内で２つに分岐し、一方は出力回路１４４に与えられ、他方は２個直列に接続されたインバータ１４２を通ることにより２０＝１単位量遅延して出力回路１４４に与えられる。出力回路１４４は、位相遅延信号ＰＣに基づいてシフトクロックＳＣＫと１単位量遅延したシフトクロックＳＣＫとのいずれか一方を遅延回路ＢＦ（２）に与える。
遅延回路ＢＦ（２）に与えられたシフトクロックＳＣＫは遅延回路ＢＦ（２）内で２つに分岐し、一方は出力回路１４４に与えられ、他方は４個直列に接続されたインバータ１４２を通ることにより２１＝２単位量遅延して出力回路１４４に与えられる。出力回路１４４は、位相遅延信号ＰＣに基づいて遅延回路ＢＦ（１）から与えられたシフトクロックＳＣＫと遅延回路ＢＦ（１）から与えられたシフトクロックＳＣＫよりも２単位量遅延したシフトクロックＳＣＫとのいずれか一方を遅延回路ＢＦ（３）に与える。
以下同様に、遅延回路ＢＦ（ｔ）に与えられたシフトクロックＳＣＫは遅延回路ＢＦ（ｔ）内で２つに分岐し、一方は出力回路１４４に与えられ、他方は２ｔ個直列に接続されたインバータ１４２を通ることにより２ｔ−１単位量遅延して出力回路１４４に与えられる。出力回路１４４は、位相遅延信号ＰＣに基づいて遅延回路ＢＦ（ｔ−１）から与えられたシフトクロックＳＣＫと遅延回路ＢＦ（ｔ−１）から与えられたシフトクロックＳＣＫよりも２ｔ−１単位量遅延したシフトクロックＳＣＫとのいずれか一方を遅延回路１４５に与える。
遅延回路１４５に与えられたシフトクロックＳＣＫは、２つのインバータ１４２を通って１単位量遅延し、遅延シフトクロックＤＳＣＫとして出力される。
以上のことから、シフトクロックＳＣＫは、遅延回路ＢＦ（１）〜ＢＦ（ｔ）を通ることにより、２０、２１、２２、・・・２ｔ−１単位量の組み合わせの単位量分遅延し、遅延回路１４５によりさらに１単位量遅延し、遅延シフトクロックＤＳＣＫとして出力される。なお、２０、２１、２２、・・・２ｔ−１の組み合わせにより、２０〜２ｔのすべての整数を組み合わせることが可能である。
図１５は、遅延シフトクロックＤＳＣＫの最適位相を説明する図である。
図１５の縦軸はラッチミス発生の有無を示し、横軸はシフトクロックＳＣＫに対する遅延シフトクロックＤＳＣＫの位相遅延量を示す。ここで、遅延シフトクロックＤＳＣＫの遅延量によりラッチミスの有無が図１５のようになった場合を考える。
図１５に示すように、位相遅延量が０〜ｄ１の間、ｄ２〜ｄ３の間、ｄ４〜ｄ５の間およびｄ６〜ｄ７の間はラッチミスが発生している。一方、位相遅延量がｄ１〜ｄ２の間、ｄ３〜ｄ４の間およびｄ５〜ｄ６の間はラッチミスが発生していない。位相遅延量ｄ１〜ｄ２の間をラッチミス未発生領域Ｐ１、ｄ３〜ｄ４の間をラッチミス未発生領域Ｐ２、ｄ５〜ｄ６の間をラッチミス未発生領域Ｐ３とする。
ラッチミス未発生領域の幅がしきい値Ｘよりも大きい場合に、そのラッチミス未発生領域の中央の位相遅延量が遅延シフトクロックＤＳＣＫの最適位相として設定される。
図１５の場合、ラッチミス未発生領域Ｐ１，Ｐ２の幅は、しきい値Ｘよりも小さいため、ラッチミス未発生領域Ｐ１，Ｐ２内にはシフトクロックＤＳＣＫの最適位相は設定されない。
それに対して、ラッチミス未発生領域Ｐ３の幅はしきい値Ｘよりも大きいため、ラッチミス未発生領域Ｐ３の中央の位相遅延量（（ｄ５＋ｄ６）／２）が遅延クロックＤＳＣＫの最適位相として設定される。それにより、遅延シフトクロックＤＳＣＫの最適位相は、シフトクロックＳＣＫに対して（（ｄ５＋ｄ６）／２）だけ遅延した位相に設定される。
上記説明したように、十分に大きい幅を持つラッチミス未発生領域から遅延シフトクロックＤＳＣＫの最適位相が設定されるため、遅延シフトクロックＤＳＣＫの最適位相を検出する精度が向上する。
図１６は、位相制御回路１２３が遅延シフトクロックＤＳＣＫの最適位相を検出する動作の一例を示すフローチャートである。以下、図１５および図１６を参照しながら図１６のフローチャートの説明を行う。
図１６に示すように、位相制御回路１２３は、ラッチミス未発生領域を検出したか否かを判定する（ステップＳ１）。位相制御回路１２３は、ラッチミス未発生領域を検出した場合、ラッチミス未発生領域の幅がしきい値Ｘより大きいか否かを判定する（ステップＳ２）。
位相制御回路１２３は、ラッチミス未発生領域の幅がしきい値Ｘより大きいと判定した場合、ラッチミス未発生領域の中央の位相遅延量分シフトクロックＳＣＫを遅延させた位相を遅延シフトクロックＤＳＣＫの最適位相として位相データ記憶回路１２４に記憶させる（ステップＳ３）。
ステップＳ１において、位相制御回路１２３は、ラッチミス未発生領域を検出しなかった場合は待機する。ステップＳ２において、位相制御回路１２３は、ラッチミス未発生領域の位相間隔がしきい値Ｘより小さいと判定した場合はステップＳ１から動作を繰り返す。
図１７は、遅延シフトクロックＤＳＣＫの最適位相の検出に必要なクロック数を説明する図である。
図１７（ａ）はテストパターンＴＰａの波形図であり、図１７（ｂ）〜（ｄ）はそれぞれ位相の異なる遅延シフトクロックＤＳＣＫの波形図である。
交番パルス波形を有するテストパターンＴＰａは、ハイとローが切り替わるときにラッチするとラッチミスが発生しやすい。したがって、図１７（ａ）においては、領域Ｙでラッチミスが発生しやすい。
シフトクロックＳＣＫの立ち下りが図１５の位相遅延量０〜ｄ５分遅延した位相が図１７の領域Ｙに相当し、シフトクロックＳＣＫの立ち下りが図１５の位相遅延量ｄ５〜ｄ６分遅延した位相が図１７の領域Ｚに相当する。
図１５で説明したように、遅延シフトクロックＤＳＣＫの最適位相を検出するためには領域Ｚを検出する必要がある。また、遅延シフトクロックＤＳＣＫの最適位相は領域Ｚの中央であることから、領域Ｙと領域Ｚとの境界を検出する必要がある。したがって、連続する領域Ｙを少なくとも２つ検出する必要がある。
クロック位相調整期間がシフトクロックＳＣＫの立ち下がり時に開始するとし、その位相を位相Ｓとする。
図１７（ｂ）に示すように、位相ＳがテストパターンＴＰａの第１の領域Ｙの直前から始まると、シフトクロックＳＣＫの位相を第１の領域Ｙと第１の領域Ｚとの境界の位相から第１の領域Ｚと第２の領域Ｙとの境界の位相まで遅延させる必要がある。したがって、シフトクロックＳＣＫを位相Ｓから２クロック分遅延させれば最適位相が検出される。
図１７（ｃ）に示すように、位相ＳがテストパターンＴＰａの第１の領域Ｙから始まると、図１７（ｂ）と同様に、シフトクロックＳＣＫの位相を第１の領域Ｙと第１の領域Ｚとの境界の位相から第１の領域Ｚと第２の領域Ｙとの境界の位相まで遅延させる必要がある。したがって、シフトクロックＳＣＫを位相Ｓから２クロック分遅延させれば最適位相遅延量が検出される。
一方、図１７（ｄ）に示すように、位相ＳがテストパターンＴＰａの第１の領域Ｚの途中から始まると、シフトクロックＳＣＫの位相を第２の領域Ｙと第２の領域Ｚとの境界の位相から第２の領域Ｚと第３の領域Ｙとの境界の位相までシフトクロックＳＣＫを遅延させる必要がある。したがって、シフトクロックＳＣＫを位相Ｓから２クロック分遅延させればシフトクロックＳＣＫの最適位相が検出される。
以上のことから、位相ＳがテストパターンＴＰａのどの位相から始まってもシフトクロックＳＣＫを少なくとも２クロック遅延させれば領域Ｚが検出され、シフトクロックＳＣＫの最適位相が検出される。
このように、クロック位相調整期間を２クロック以下にすることで、無駄な調整作業が不要になり、クロック位相調整期間に要する時間を短縮することが可能である。
図１８は、クロック位相調整期間が複数の維持期間にわたって行われる場合を説明する図である。
図１８に示すように、維持期間ＳＵＳ１の最初からクロック位相調整が行われる。図３で説明したように、維持期間ＳＵＳ１内でクロック位相調整が終了しない場合には次の維持期間である維持期間ＳＵＳ２の最初からクロック位相調整の続きが開始する。この場合、書き込み期間ＡＤ２にはあらかじめ図５の位相データ記憶回路１２４に記憶されている遅延シフトクロックＤＳＣＫが最適位相で出力され、シリアルデータＳＤがラッチされる。
同様に、維持期間ＳＵＳ２内でもクロック位相調整が終了しない場合、書き込み期間ＡＤ３にはあらかじめ位相データ記憶回路１２４に記憶されている遅延シフトクロックＤＳＣＫが最適位相で出力され、シリアルデータＳＤがラッチされる。
維持期間ＳＵＳ３内にクロック位相調整期間が終了すれば、遅延シフトクロックＤＳＣＫの最適位相が位相データ記憶回路１２４に記憶され、次の書き込み期間ＡＤ４からは新たに記憶された遅延シフトクロックＤＳＣＫの最適位相でシリアルデータＳＤがラッチされる。
図１９は、位相制御回路１２３のクロック位相調整期間中の動作の一例を示すフローチャートである。以下、図１８を参照しながら図１９のフローチャートの説明を行う。
図１９に示すように、位相制御回路１２３は、クロック位相調整期間が開始すると第１サブフィールドの維持期間ＳＵＳ１の最初からクロック位相調整を行う（ステップ１１）。次に、位相制御回路１２３は、クロック位相調整が終了したか否かを判定する（ステップＳ１２）。位相制御回路１２３は、クロック位相調整が終了したと判定した場合、最適位相をデータ記憶回路１２４に記憶させる（ステップＳ１３）。
次に、位相制御回路１２３は、次の書き込み期間が開始したか否かを判定する（ステップＳ１４）。位相制御回路１２３は、次の書き込み期間が開始していないと判定した場合には待機し、次の書き込み期間が開始したと判定した場合には最適位相で遅延シフトクロックＤＳＣＫが出力され、シリアルデータＳＤの転送を行う。（ステップＳ１５）。
ステップＳ１２において、位相制御回路１２３は、クロック位相調整が終了していないと判定した場合、現在の維持期間が終了したか否かを判定する（ステップＳ１６）。
位相制御回路１２３は、現在の維持期間が終了していないと判定した場合にはステップＳ１２から動作を繰り返す。ステップＳ１６において、位相制御回路１２３は、現在の維持期間が終了したと判定した場合、クロック位相調整を中断する（ステップＳ１７）。
次に、位相制御回路１２３は、次の維持期間が開始したか否かを判定する（ステップＳ１８）。位相制御回路１２３は、次の維持期間が開始していないと判定した場合には待機する。位相制御回路１２３は、ステップＳ１８において次の維持期間が開始したと判定した場合、維持期間の最初からクロック位相調整の続きを開始する（ステップＳ１９）。その後、位相制御回路１２３は、ステップＳ１２から動作を繰り返す。
図２０は、位相制御回路１２３が３フィールド毎にクロック位相調整を開始する動作の一例を示すフローチャートである。以下、図３を参照しながら図２０のフローチャートの説明を行う。
図２０に示すように、位相制御回路１２３は、値Ｎを０に設定する（ステップＳ２１）。次に、位相制御回路１２３は１フィールドが終了したか否かを判定する（ステップＳ２２）。
位相制御回路１２３は１フィールドが終了していないと判定した場合は待機する。ステップＳ２２において位相制御回路１２３は１フィールドが終了したと判定した場合、値Ｎが２以上か否かを判定する（ステップＳ２３）。位相制御回路１２３は、値Ｎが２以上でないと判定した場合は、値Ｎに１を加算する（ステップＳ２４）。
ステップＳ２３において、位相制御回路１２３は値Ｎが２以上と判定した場合には、クロック位相調整を開始する（ステップＳ２５）。その後、位相制御回路１２３は、ステップＳ２１の動作から繰り返す。
図２１は、書き込み期間における遅延シフトクロックＤＳＣＫを発生するタイミングについて説明する図である。
図２１（ａ）はシリアルデータＳＤの波形図であり、図２１（ｂ）および図２１（ｃ）は遅延シフトクロックＤＳＣＫの波形図である。
図１８で説明したように、クロック位相調整期間が終了すると、次の書き込み期間における遅延シフトクロックＤＳＣＫは図５の位相データ記憶回路１２４に記憶された遅延シフトクロックＤＳＣＫの最適位相が用いられる。
図２１（ｂ）のように書き込み期間の途中からシフトクロックＳＣＫの交番パルスが発生する場合、シリアルデータＳＤの最初の一部がラッチされず、図３のデータドライバ２にシリアルデータＳＤの一部が転送されないことになる。
本実施の形態に係るプラズマディスプレイ装置においては、図２１（ｃ）のように書き込み期間が開始すると同時にシフトクロックＳＣＫを発生し、シリアルデータＳＤをすべてデータドライバ２に転送する。
位相制御回路１２３は、遅延シフトクロックＤＳＣＫの最適位相が検出された場合に、データドライバ２に出力されるシリアルデータＳＤａの開始部の位相とデータドライバ２に出力される遅延シフトクロックＤＳＣＫの位相とが一致するように位相遅延信号ＤＰＣによりデータ遅延回路１６０の遅延量を制御する。
遅延シフトクロックＤＳＣＫの位相が最適位相となったことが検出された場合にはラッチミスが生じないため、高い精度でシリアルデータＳＤａの位相を調整することができる。
位相制御回路１２３により調整されたシリアルデータＳＤａの位相は最適位相として位相データ記憶回路１２９に記憶され、位相制御回路１２３は、位相データ記憶回路１２９に最適位相が記憶された後の書き込み期間には、シリアルデータＳＤａの位相を位相データ記憶回路１２９に記憶された最適位相に調整する。
それにより、最適な位相の遅延シフトクロックＤＳＣＫに同期して最適な位相のシリアルデータＳＤａがデータドライバ２に転送される。したがって、データドライバ２へのシリアルデータＳＤａを安定して転送することが可能となる。
位相制御回路１２３は、遅延シフトクロックＤＳＣＫの最適位相またはシリアルデータＳＤａの最適位相が検出されなかった場合に、遅延シフトクロックＤＳＣＫの位相を位相データ記憶回路１２４に前回記憶された最適位相に調整するとともに、シリアルデータＳＤａの位相を位相データ記憶回路１２９に前回記憶された最適位相に調整する。
この場合、ノイズ等により遅延シフトクロックＤＳＣＫの最適位相またはシリアルデータＳＤａの最適位相が検出されなかった場合でも、データドライバ２へのシリアルデータＳＤａの安定した書き込み動作が保証される。
以上のことから、データドライバ２には必要なシリアルデータＳＤをすべて転送することが可能である。
なお、本実施の形態に係るプラズマディスプレイ装置においては、遅延シフトクロックＤＳＣＫの立ち下がりでテストパターンをラッチしているが、遅延シフトクロックＤＳＣＫの立ち上がりでテストパターンをラッチしてもよい。
また、本実施の形態に係るプラズマディスプレイ装置においては、シリアルデータＳＤがテストパターン発生回路１００に入力されているが、シリアルデータＳＤがテストパターン発生回路１００を経由せずにデータ遅延回路１６０に与えられてもよい。
本実施の形態に係るプラズマディスプレイ装置においては、シフトクロックＳＣＫがクロック信号に相当し、シフトクロック発生回路１０がクロック信号発生器に相当し、サブフィールド変換部８がシリアルデータ発生器に相当し、テストパターン発生回路１００がテスト信号発生器に相当し、フリップフロップ回路１１０がラッチ装置およびラッチ回路に相当し、ラッチミス検出回路１３０がラッチミス検出器およびラッチミス検出回路に相当し、クロック位相制御回路１２０または位相制御回路１２３およびクロック遅延回路１４０が位相調整装置に相当し、位相データ記憶回路１２４が第１の記憶装置に相当し、位相維持期間ＳＵＳ１〜ＳＵＳ５が調整期間に相当し、ＲＳフリップフロップ回路１３７が保持回路に相当し、クロック遅延回路１４０がリングバッファに相当し、遅延回路１３９がリセット信号生成回路または遅延回路に相当し、出力回路１４３が選択器に相当し、遅延回路ＢＦ（１）〜ＢＦ（ｔ）が遅延回路に相当し、出力回路１４４が接続回路に相当し、位相データ記憶回路１２９が第２の記憶装置に相当する。
（第２の実施の形態）
図２２は、第２の実施の形態に係るクロック位相調整部９ａの内部構成を示すブロック図である。
本実施の形態では、ＰＤＰ１に２組のデータドライバ２ａ，２ｂが接続されている。
クロック位相調整部９ａが図４のクロック位相調整部９と異なる点は、２組のデータドライバ２ａ，２ｂに対して２組のテストパターン発生回路１００ａ，１００ｂ、データ遅延回路１６０ａ，１６０ｂおよびフリップフロップ回路１１０ａ，１１０ｂを含み、共通のクロック位相制御回路１２０およびワイヤード−ＯＲ回路１５０を含む点である。
また、２組のデータドライバ２ａ，２ｂは、それぞれラッチミス検出回路１３０ａ，１３０ｂを含む。
テストパターン発生回路１００ａ，１００ｂには、図１のサブフィールド変換部８により出力されたシリアルデータＳＤとクロック位相制御部１２０により出力されたテストパターン制御信号ＴＰＣとが与えられる。
テストパターン発生回路１００ａ，１００ｂは、図２で説明した書き込み期間ＡＤ１〜ＡＤ５において、サブフィールド変換部８から与えられたシリアルデータＳＤをそのまま出力する。また、テストパターン発生回路１００ａ，１００ｂは、図３で説明したクロック位相調整期間においてテストパターン制御信号ＴＰＣに応じてテストパターンＴＰを出力する。
データ遅延回路１６０ａには、テストパターン発生回路１００ａにより出力されたシリアルデータＳＤまたはテストパターンＴＰがそれぞれ与えられる。データ遅延回路１６０ａは、テストパターンＴＰをそのまま出力し、クロック位相制御部１２０から与えられる位相遅延信号ＤＰＣａに基づいてシリアルデータＳＤを遅延させて出力する。
データ遅延回路１６０ｂには、テストパターン発生回路１００ｂにより出力されたシリアルデータＳＤまたはテストパターンＴＰがそれぞれ与えられる。データ遅延回路１６０ｂは、テストパターンＴＰをそのまま出力し、クロック位相制御部１２０から与えられる位相遅延信号ＤＰＣｂに基づいてシリアルデータＳＤを遅延させて出力する。
フリップフロップ回路１１０ａ，１１０ｂには、データ遅延回路１６０ａ，１６０ｂにより出力されたシリアルデータＳＤまたはテストパターンＴＰとシフトクロックＳＣＫとが与えられる。
フリップフロップ回路１１０ａは、シフトクロックＳＣＫの立ち下がりでシリアルデータＳＤまたはテストパターンＴＰをラッチし、シリアルデータＳＤａａまたはテストパターンＴＰａａとして出力する。
フリップフロップ回路１１０ｂは、シフトクロックＳＣＫの立ち下がりでシリアルデータＳＤまたはテストパターンＴＰをラッチし、シリアルデータＳＤａｂまたはテストパターンＴＰａｂとして出力する。
ラッチミス検出回路１３０ａには、フリップフロップ回路１１０ａにより出力されたテストパターンＴＰａａとクロック位相制御部１２０が出力した遅延シフトクロックＤＳＣＫとが与えられる。ラッチミス検出回路１３０ａは、テストパターンＴＰａａを遅延シフトクロックＤＳＣＫの立ち下がりでラッチすることにより、ラッチミス発生の有無を示すラッチミス検出信号ＬＭａを出力する。
ラッチミス検出回路１３０ｂには、フリップフロップ回路１１０ｂにより出力されたテストパターンＴＰａｂとクロック位相制御部１２０が出力した遅延シフトクロックＤＳＣＫとが与えられる。ラッチミス検出回路１３０ｂは、テストパターンＴＰａｂを遅延シフトクロックＤＳＣＫの立ち下がりでラッチすることにより、ラッチミス発生の有無を示すラッチミス検出信号ＬＭｂを出力する。
ラッチミス検出回路１３０ａ，１３０ｂは、オープンドレイン出力を有する。ワイヤード−ＯＲ回路１５０には、ラッチミス検出回路１３０ａが出力したラッチミス検出信号ＬＭａとラッチミス検出信号１３０ｂが出力したラッチミス検出信号ＬＭｂとが与えられる。
ワイヤード−ＯＲ回路１５０は、ラッチミス検出信号ＬＭａ，ＬＭｂの論理積をラッチミス検出信号ＬＭｃとして出力し、クロック位相制御部１２０に与える。したがって、ラッチミス検出信号ＬＭａ，ＬＭｂのいずれかにローの部分があれば、ラッチミス検出信号ＬＭｃにもローの部分が発生する。
クロック位相制御部１２０は、クロック位相調整期間にラッチミス検出信号ＬＭｃに基づいて遅延シフトクロックＤＳＣＫの最適位相を検出し、遅延シフトクロックＤＳＣＫを出力する。
また、クロック位相制御部１２０は、クロック位相調整期間後にシリアルデータＳＤａａ，ＳＤａｂの最適位相を検出し、位相遅延信号ＤＰＣａ，ＤＰＣｂをそれぞれデータ遅延回路１６０ａ，１６０ｂに与える。
データドライバ２ａ，２ｂには、フリップフロップ回路１１０ａ，１１０ｂが出力したシリアルデータＳＤａａ，ＳＤａｂとクロック位相制御部１２０が出力した遅延シフトクロックＤＳＣＫとが与えられる。
上記のように、本実施の形態に係るクロック位相調整部９においては、ワイヤード−ＯＲ回路１５０により複数のラッチミス検出信号ＬＭａ，ＬＭｂの論理積がラッチミス検出信号ＬＭＣとして出力される。さらに、複数のデータドライバに対して１つのクロック位相制御回路１２０でシフトクロックＳＣＫの位相調整が可能である。しがたって、回路構成の簡単化が可能である。
なお、本実施の形態に係るクロック位相調整部９ａにおいては、データドライバ２ａ，２ｂに対しそれぞれテストパターン発生回路１００ａ，１００ｂが設けられているが、共通のテストパターン回路を設けてもよい。この場合、共通のテストパターン回路は、データドライバ２ａ，２ｂのうちラッチミス検出の対象となる一方に対して選択的にテストパターンＴＰを発生する。それにより、クロック位相調整部９ａの回路構成が簡単化される。
また、本実施の形態に係るクロック位相調整部９ａにおいては、データドライバ２の個数は２であるが、３以上あっても構わない。
本実施の形態に係るプラズマディスプレイ装置においては、テストパターン発生回路１００ａ，１００ｂがテスト信号発生器に相当し、フリップフロップ回路１１０ａ，１１０ｂがラッチ装置およびラッチ回路に相当し、ラッチミス検出回路１３０ａ，１３０ｂがラッチミス検出器に相当する。
【図１】
2005015528.tif 000003
【図２】
2005015528.tif 000004
【図３】
2005015528.tif 000005
【図４】
2005015528.tif 000006
【図５】
2005015528.tif 000007
【図６】
2005015528.tif 000008
【図７】
2005015528.tif 000009
【図８】
2005015528.tif 000010
【図９】
2005015528.tif 000011
【図１０】
2005015528.tif 000012
【図１１】
2005015528.tif 000013
【図１２】
2005015528.tif 000014
【図１３】
2005015528.tif 000015
【図１４】
2005015528.tif 000016
【図１５】
2005015528.tif 000017
【図１６】
2005015528.tif 000018
【図１７】
2005015528.tif 000019
【図１８】
2005015528.tif 000020
【図１９】
2005015528.tif 000021
【図２０】
2005015528.tif 000022
【図２１】
2005015528.tif 000023
【図２２】
2005015528.tif 000024
【手続補正書】
【提出日】平成17年8月29日(2005.8.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の放電セルと、
クロック信号を発生するクロック信号発生器と、
表示すべき画像に応じたシリアルデータを発生するシリアルデータ発生器と、
テスト信号を発生するテスト信号発生器と、
点灯させるべき放電セルを選択するための書き込み期間において、前記クロック信号に同期して前記シリアルデータ発生器により発生されるシリアルデータに基づいて前記複数の放電セルに選択的に駆動パルスを印加するデータドライバと、
前記書き込み期間以外の期間において、テスト信号発生器により発生されるテスト信号に基づいて前記データドライバにおけるラッチミスの有無を検出するラッチミス検出器と、
前記ラッチミス検出器によりラッチミスが検出された場合に、ラッチミスが検出されたクロック信号の位相に基づいて前記クロック信号発生器から前記データドライバに与えられるクロック信号の位相を調整する位相調整装置とを備えた、表示装置。
【請求項２】
前記データドライバは複数のデータドライバ部を含み、
前記ラッチミス検出器は、前記テスト信号発生器から出力されるテスト信号に基づいて各データドライバ部によるラッチミスの有無を検出する複数のラッチミス検出回路を含み、
前記位相調整装置は、前記複数のラッチミス検出回路のうち少なくとも１つによりラッチミスが検出された場合に、前記クロック信号発生器から前記複数のデータドライバ部に与えられるクロック信号の位相を調整する、請求項１記載の表示装置。
【請求項３】
前記複数のラッチミス検出回路は、オープンドレイン出力を有し、
前記位相調整装置は、前記複数のラッチミス検出回路のオープンドレイン出力をワイヤードオア接続を介して受ける、請求項２記載の表示装置。
【請求項４】
前記テスト信号は、前記クロック信号の１周期ごとに反転する交番パルス信号である、請求項１記載の表示装置。
【請求項５】
前記位相調整装置は、所定の間隔ごとにクロック信号の位相を調整する、請求項１記載の表示装置。
【請求項６】
前記位相調整装置は、複数フィールドごとにクロック信号の位相を調整する、請求項１記載の表示装置。
【請求項７】
前記位相調整期間は、複数の調整期間を含み、
前記位相調整装置は、１つの調整期間に前記クロック信号の調整が終了しない場合には、次の調整期間の最初から前記クロック信号の位相調整の続きを行う、請求項１記載の表示装置。
【請求項８】
前記ラッチミス検出器は、前記テスト信号を前記クロックの１周期分遅延させた第１のテスト信号と、前記テスト信号を前記クロックの２周期分遅延させた第２のテスト信号との排他的論理和に基づいて、ラッチミスの有無を示すラッチミス検出信号を生成する、請求項４記載の表示装置。
【請求項９】
前記ラッチミス検出器は、前記ラッチミス検出信号を順に所定の遅延量ずつ遅延させた複数のラッチミス検出信号を生成し、前記複数のラッチミス検出信号の論理積を生成する、請求項８に記載の表示装置。
【請求項１０】
前記ラッチミス検出器は、リセット信号が入力されるまでラッチミスの検出結果を保持する保持回路を含む、請求項１記載の表示装置。
【請求項１１】
前記ラッチミス検出器は、ラッチミスの検出結果に基づいて前記リセット信号を生成するリセット信号生成回路をさらに含む、請求項１０記載の表示装置。
【請求項１２】
前記リセット信号生成回路は、ラッチミスの検出結果を遅延させる遅延回路を含む、請求項１１記載の表示装置。
【請求項１３】
前記位相調整装置は、
前記クロック信号を所定の遅延量ずつ遅延させる複数の遅延素子を含むリングバッファと、
前記リングバッファの前記複数の遅延素子から出力される複数のクロック信号を選択的に出力する選択器とを含む、請求項１記載の表示装置。
【請求項１４】
前記位相調整装置は、
異なる数の遅延量をそれぞれ有する複数の遅延回路と、
前記複数の遅延回路のうち１または複数を選択し、選択された１または複数の遅延回路により直列接続回路を構成するとともに前記クロック信号を前記直列接続回路に与える接続回路とを含む、請求項１記載の表示装置。
【請求項１５】
前記位相調整装置は、前記クロック信号を２周期分遅延させるまでに前記クロック信号の位相の調整を終了する、請求項１記載の表示装置。
【請求項１６】
前記位相調整装置は、調整されるクロック信号の位相が最適位相となったことを検出し、クロック信号の位相が最適位相となったことが検出された場合に前記クロック信号の位相の調整を終了する、請求項１記載の表示装置。
【請求項１７】
前記位相調整装置により調整されたクロック信号の位相を最適位相として記憶する第１の記憶装置をさらに備え、
前記位相調整装置は、前記第１の記憶装置により前記最適位相が記憶された後の書き込み期間には、前記クロック信号の位相を前記第１の記憶装置に記憶された前記最適位相に調整する、請求項１記載の表示装置。
【請求項１８】
前記位相調整装置は、前記調整期間に前記クロック信号の調整が終了しない場合には、前記クロック信号の位相を予め前記第１の記憶装置に記憶された位相に調整する、請求項１７記載の表示装置。
【請求項１９】
前記位相調整装置は、前記クロック信号の位相を変化させて前記ラッチミスが発生しない位相の範囲を検出し、検出された範囲が所定のしきい値以上の場合に、前記検出された位相の範囲の中央の位相を前記最適位相として前記第１の記憶装置に記憶させる、請求項１７記載の表示装置。
【請求項２０】
前記位調整装置は、前記シリアルデータの開始部が前記データドライバに出力されると同時に前記調整されたクロック信号がデータドライバに出力されるように前記シリアルデータに対するクロック信号の相対的な位相を調整する、請求項１７記載の表示装置。
【請求項２１】
前記位相調整装置は、前記クロック信号の位相が最適位相となったことが検出された場合に、前記データドライバに出力されるシリアルデータの開始部の位相と前記データドライバに出力されるクロック信号の開始部の位相とが実質的に一致するように前記シリアルデータの位相を調整する、請求項２０記載の表示装置。
【請求項２２】
前記位相調整装置により調整された前記シリアルデータの位相を最適位相として記憶する第２の記憶装置をさらに備え、
前記位相調整装置は、前記第２の記憶装置により前記最適位相が検出された後の書き込み期間には、前記シリアルデータの位相を前記第２の記憶装置に記憶された前記最適位相に調整する、請求項２１記載の表示装置。
【請求項２３】
前記位相調整装置は、前記クロック信号の最適位相または前記シリアルデータの最適位相が検出されなかった場合に、前記クロック信号の位相を前記第１の記憶装置に前回記憶された最適位相に調整するとともに前記シリアルデータの位相を前記第２の記憶装置に前回記憶された最適位相に調整する、請求項２２記載の表示装置。
【請求項２４】
前記調整期間は、前記書き込み期間において選択された放電セルの発光を維持する維持期間に設定される、請求項１記載の表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータに基づいて複数の電極を駆動するデータドライバを備えた表示装置に関する。
【背景技術】
【０００２】
ＰＤＰ（プラズマディスプレイパネル）を用いたプラズマディスプレイ装置は、薄型化および大画面化が可能であるという利点を有し、開発が進められている（例えば、特開２００２−１５６９４１号公報参照）。
【０００３】
ＰＤＰにおいては、垂直方向に複数のデータ電極が配列され、水平方向に複数対のスキャン電極およびサステイン電極が配列され、それらの交点に放電セルが形成されている。複数のデータ電極は、データドライバにより駆動される。
【０００４】
データドライバには、映像信号に基づいて得られるシリアルデータが与えられる。データドライバは、複数のラッチ回路（フリップフロップ回路）およびシフトレジスタを含む。データドライバに与えられたシリアルデータは、シフトクロック（クロック信号）に応答してラッチ回路においてラッチされつつシフトレジスタに記憶される。その後、シフトレジスタに記憶されたシリアルデータは、パラレルデータに変換される。そのパラレルデータに基づいてＰＤＰの複数のデータ電極に駆動パルスが印加される。
【０００５】
しかしながら、シリアルデータおよびシフトクロックの生成箇所とデータドライバとの距離が大きいと、それらのシリアルデータおよびシフトクロックを伝送する伝送線の長さが長くなる。それにより、シリアルデータおよびシフトクロックの位相が変化し、データドライバでラッチミスが発生する可能性がある。
【０００６】
ラッチミスとは、ラッチ回路に入力されるデータ列の位相またはクロック信号の位相が正規の位相からずれることにより、ラッチ回路から出力されるデータ列の値がラッチ回路に入力されるデータ列の値と相違することをいう。
【発明の開示】
【０００７】
本発明の目的は、データドライバにおけるラッチミスの発生が防止された表示装置を提供することである。
【０００８】
本発明の一局面に従う表示装置は、複数の放電セルと、クロック信号を発生するクロック信号発生器と、表示すべき画像に応じたシリアルデータを発生するシリアルデータ発生器と、テスト信号を発生するテスト信号発生器と、点灯させるべき放電セルを選択するための書き込み期間において、クロック信号に同期してシリアルデータ発生器により発生されるシリアルデータに基づいて複数の放電セルに選択的に駆動パルスを印加するデータドライバと、書き込み期間以外の期間において、テスト信号発生器により発生されるテスト信号に基づいてデータドライバにおけるラッチミスの有無を検出するラッチミス検出器と、ラッチミス検出器によりラッチミスが検出された場合に、ラッチミスが検出されたクロック信号の位相に基づいてクロック信号発生器からデータドライバに与えられるクロック信号の位相を調整する位相調整装置とを備えるものである。
【０００９】
その表示装置においては、点灯させるべき放電セルを選択するための書き込み期間において、クロック信号発生器により発生されたクロック信号に同期してシリアルデータ発生器により発生されたシリアルデータに基づいてデータドライバにより複数の放電セルに選択的に駆動パルスが印加される。
【００１０】
また、書き込み期間以外の期間において、テスト信号発生器により発生されたテスト信号に基づいてラッチミス検出器によりデータドライバにおけるラッチミスの有無が検出される。ラッチミス検出器によりラッチミスが検出された場合、クロック信号発生器からデータドライバに与えられるクロック信号の位相が、データドライバにおいてラッチミスの発生しない位相に位相調整装置により調整される。
【００１１】
したがって、データドライバにおけるラッチミスを防止することが可能である。また、温度特性、個体ばらつきによるクロック信号とシリアルデータの位相変動が生じてもラッチミスの発生が防止される。また、クロック信号およびシリアルデータの生成箇所とデータドライバとの距離を大きくすることが可能である。さらに、クロック信号およびシリアルデータの伝送周波数を向上することが可能である。
【００１２】
データドライバは複数のデータドライバ部を含み、ラッチミス検出器は、テスト信号発生器から出力されるテスト信号に基づいて各データドライバ部によるラッチミスの有無を検出する複数のラッチミス検出回路を含み、位相調整装置は、複数のラッチミス検出回路のうち少なくとも１つによりラッチミスが検出された場合に、クロック信号発生器から複数のデータドライバ部に与えられるクロック信号の位相を調整してもよい。
【００１３】
この場合、複数のラッチミス検出回路により、テスト信号発生器から出力されるテスト信号に基づいて各データドライバ部によるラッチミスの有無が検出される。ラッチミス検出回路のうち少なくとも１つによりラッチミスが検出された場合、位相調整装置によりクロック信号発生器から複数のデータドライバ部に与えられるクロック信号の位相が調整される。
【００１４】
それにより、複数のデータドライバ部に対して１つの位相調整装置でクロック位相調整が可能である。したがって、回路構成が簡単化される。
【００１５】
複数のラッチミス検出回路は、オープンドレイン出力を有し、位相調整装置は、複数のラッチミス検出回路のオープンドレイン出力をワイヤードオア接続を介して受けてもよい。
【００１６】
この場合、複数のラッチミス検出回路のオープンドレイン出力がワイヤードオア接続を介して位相調整装置に与えられる。それにより、回路構成が簡単化される。
【００１７】
テスト信号は、クロック信号の１周期ごとに反転する交番パルス信号であってもよい。この場合、データドライバにおけるによるテスト信号のラッチミスの発生確率が向上する。それにより、クロック信号をより精度の高い最適な位相に調整することができる。また、クロック信号を最適な位相に調整する時間が短縮される。
【００１８】
位相調整装置は、所定の間隔ごとにクロック信号の位相を調整してもよい。この場合、常にクロック信号が最適な位相に調整されるため、データドライバにおいて、書き込み期間中におけるシリアルデータのラッチの際にラッチミスが防止される。
【００１９】
位相調整装置は、複数フィールドごとにクロック信号の位相を調整してもよい。この場合、クロック信号の位相調整が行われる間隔が広げられる。それにより、位相調整に必要な消費電力が削減される。
【００２０】
調整期間は、複数の調整期間を含み、位相調整装置は、１つの調整期間にクロック信号の調整が終了しない場合には、次の調整期間の最初からクロック信号の位相調整の続きを行ってもよい。この場合、クロック信号の位相調整が完了するまでに要する時間を短縮することができる。
【００２１】
ラッチミス検出器は、テスト信号をクロックの１周期分遅延させた第１のテスト信号と、テスト信号をクロックの２周期分遅延させた第２のテスト信号との排他的論理和に基づいて、ラッチミスの有無を示すラッチミス検出信号を生成してもよい。
【００２２】
この場合、クロック信号の位相が最適位相でなければ、ラッチミスが確実に検出される。それにより、クロック信号を精度の高い最適な位相に調整することができる。また、クロック信号を最適な位相に調整する時間が短縮される。
【００２３】
ラッチミス検出器は、ラッチミス検出信号を順に所定の遅延量ずつ遅延させた複数のラッチミス検出信号を生成し、複数のラッチミス検出信号の論理積を生成してもよい。
【００２４】
この場合、ラッチミスの検出幅が広がり、より確実にラッチミスが検出される。それにより、クロック信号をより精度の高い最適な位相に調整することができる。また、クロック信号を最適な位相に調整する時間が短縮される。
【００２５】
ラッチミス検出器は、リセット信号が入力されるまでラッチミスの検出結果を保持する保持回路を含んでもよい。この場合、ラッチミスの検出幅がリセット信号が入力されるまで広がる。それにより、クロック信号をより精度の高い最適な位相に調整することができる。また、クロック信号を最適な位相に調整する時間が短縮される。
【００２６】
ラッチミス検出器は、ラッチミスの検出結果に基づいてリセット信号を生成するリセット信号生成回路をさらに含んでもよい。
【００２７】
この場合、専用のリセット信号をラッチミス検出器に出力する必要がなくなる。それにより、回路間の接続を簡素化することができる。
【００２８】
リセット信号生成回路は、ラッチミスの検出結果を遅延させる遅延回路を含んでもよい。この場合、簡易な構成でリセット信号を生成することができる。
【００２９】
位相調整装置は、クロック信号を所定の遅延量ずつ遅延させる複数の遅延素子を含むリングバッファと、リングバッファの複数の遅延素子から出力される複数のクロック信号を選択的に出力する選択器とを含んでもよい。
【００３０】
この場合、選択器から所定の遅延量ずつ遅延した複数のクロック信号のうち選択されたクロック信号が出力される。それにより、クロック信号の精度の高い位相調整を行うことができる。また、リングバッファによりクロック信号が所定の遅延量ずつ遅延されるため、温度変化による遅延量の変動が抑制される。
【００３１】
位相調整装置は、異なる数の遅延量をそれぞれ有する複数の遅延回路と、複数の遅延回路のうち１または複数を選択し、選択された１または複数の遅延回路により直列接続回路を構成するとともにクロック信号を直列接続回路に与える接続回路とを含んでもよい。
【００３２】
この場合、異なる遅延量を有する複数の遅延回路のうち１または複数が接続器により接続されて、クロック信号が所定の遅延量分位相が遅延する。それにより、クロック信号の精度の高い位相調整を行うことができる。
【００３３】
位相調整装置は、クロック信号を２周期分遅延させるまでにクロック信号の位相の調整を終了してもよい。この場合、無駄な位相調整が削減され、位相調整に要する時間が削減されるとともに、位相調整に必要な消費電力が削減される。
【００３４】
位相調整装置は、調整されるクロック信号の位相が最適位相となったことを検出し、クロック信号の位相が最適位相となったことが検出された場合にクロック信号の位相の調整を終了してもよい。
【００３５】
この場合、クロック信号の最適位相が検出されるとともにクロック信号の位相の調整が終了する。それにより、クロック信号の位相調整に必要な消費電力が削減される。
【００３６】
表示装置は、位相調整装置により調整されたクロック信号の位相を最適位相として記憶する第１の記憶装置をさらに備え、位相調整装置は、第１の記憶装置により最適位相が記憶された後の書き込み期間には、クロック信号の位相を第１の記憶装置に記憶された最適位相に調整してもよい。
【００３７】
この場合、書き込み期間において第１の記憶装置により記憶された最適位相に調整されたクロック信号に同期してシリアルデータがデータドライバにおいてラッチされる。それにより、データドライバにおいて、書き込み期間中におけるシリアルデータのラッチの際にラッチミスが防止される。
【００３８】
位相調整装置は、調整期間にクロック信号の調整が終了しない場合には、クロック信号の位相を予め第１の記憶装置に記憶された位相に調整してもよい。
【００３９】
この場合、調整期間内にクロック信号の位相調整が終了しない場合でも、クロック信号の位相はそれまでの調整で第１の記憶装置に記憶された位相に調整される。
【００４０】
それにより、クロック信号の位相が調整されていなくてもシリアルデータはデータドライバにおいてラッチされ、データドライバが動作する。
【００４１】
位相調整装置は、クロック信号の位相を変化させてラッチミスが発生しない位相の範囲を検出し、検出された範囲が所定のしきい値以上の場合に、検出された位相の範囲の中央の位相を最適位相として第１の記憶装置に記憶させてもよい。
【００４２】
この場合、ラッチミスが発生しない位相の幅がしきい値以上に大きくなり、クロック信号の最適位相が確実に検出される。
【００４３】
位相調整装置は、シリアルデータの開始部がデータドライバに出力されると同時に調整されたクロック信号がデータドライバに出力されるようにシリアルデータに対するクロック信号の相対的な位相を調整してもよい。
【００４４】
この場合、クロック信号に同期してシリアルデータの開始部からデータドライバにおいてラッチされる。したがって、データドライバに転送されるシリアルデータのすべてが確実にラッチされる。
【００４５】
位相調整装置は、クロック信号の位相が最適位相となったことが検出された場合に、データドライバに出力されるシリアルデータの開始部の位相とデータドライバに出力されるクロック信号の開始部の位相とが実質的に一致するようにシリアルデータの位相を調整してもよい。
【００４６】
クロック信号の位相が最適位相となったことが検出された場合にはラッチミスが生じないため、高い精度でシリアルデータの位相を調整することができる。
【００４７】
位相調整装置により調整されたシリアルデータの位相を最適位相として記憶する第２の記憶装置をさらに備え、位相調整装置は、第２の記憶装置により最適位相が検出された後の書き込み期間には、シリアルデータの位相を第２の記憶装置に記憶された最適位相に調整してもよい。
【００４８】
この場合、書き込み期間において第２の記憶装置により記憶された最適位相に調整されたシリアルデータがデータドライバにおいてラッチされる。それにより、最適な位相のクロック信号に同期して最適な位相のシリアルデータがデータドライバに転送される。したがって、データドライバへシリアルデータを安定して転送することが可能となる。
【００４９】
位相調整装置は、クロック信号の最適位相またはシリアルデータの最適位相が検出されなかった場合に、クロック信号の位相を第１の記憶装置に前回記憶された最適位相に調整するとともにシリアルデータの位相を第２の記憶装置に前回記憶された最適位相に調整してもよい。
【００５０】
この場合、ノイズ等によりクロック信号の最適位相またはシリアルデータの最適位相が検出されなかった場合でも、クロック信号の位相が第１の記憶装置に前回記憶された最適位相に調整されるとともにシリアルデータの位相が第２の記憶装置に前回記憶された最適位相に調整される。それにより、データドライバへのシリアルデータの安定した書き込み動作が保証される。
【００５１】
調整期間は、書き込み期間において選択された放電セルの発光を維持する維持期間に設定されてもよい。この場合、シリアルデータがデータドライバに転送される期間外にクロック信号の位相調整が行われる。それにより、データドライバへのシリアルデータの転送に影響することがない。
【００５２】
データドライバにおけるラッチミスを防止することが可能である。また、温度特性、個体ばらつきによるクロック信号とシリアルデータの位相変動が生じてもラッチミスの発生が防止される。また、クロック信号およびシリアルデータの生成箇所とデータドライバの距離を大きくすることが可能である。さらに、クロック信号およびシリアルデータの伝送周波数を向上することが可能である。
【発明を実施するための最良の形態】
【００５３】
（第１の実施の形態）
以下、本発明に係る表示装置の一例としてプラズマディスプレイ装置について説明する。
【００５４】
図１は、本発明の一実施の形態に係るプラズマディスプレイ装置の構成を示すブロック図である。
【００５５】
図１のプラズマディスプレイ装置は、ＰＤＰ（プラズマディスプレイパネル）１、データドライバ２、スキャンドライバ３、サステインドライバ４、放電制御タイミング発生回路５、Ａ／Ｄコンバータ（アナログ・デジタル変換器）６、走査数変換部７、サブフィールド変換部８、クロック位相調整部９およびシフトクロック発生回路１０を含む。
【００５６】
Ａ／Ｄコンバータ６には映像信号ＶＤが入力される。また、放電制御タイミング発生回路５、Ａ／Ｄコンバータ６、走査数変換部７、サブフィールド変換部８およびデータドライバ２には水平同期信号Ｈおよび垂直同期信号Ｖが与えられる。クロック位相調整部９には垂直同期信号Ｖが与えられる。また、クロック位相調整部９にはシフトクロック発生回路１０からシフトクロックＳＣＫが与えられる。
【００５７】
Ａ／Ｄコンバータ６は、映像信号ＶＤをデジタルの画像データに変換し、その画像データを走査数変換部７に与える。走査数変換部７は、画像データをＰＤＰ１の画素数に応じたライン数の画像データに変換し、各ラインごとの画像データをサブフィールド変換部８に与える。各ラインごとの画像データは、各ラインの複数の画素にそれぞれ対応する複数の画素データからなる。
【００５８】
サブフィールド変換部８は、各ラインごとの画像データの各画素データを複数のサブフィールドに対応するシリアルデータＳＤに変換し、シリアルデータＳＤを各サブフィールドごとにクロック位相調整部９に与える。クロック位相調整部９は、シフトクロックＳＣＫを最適な位相に調整し、シリアルデータＳＤとともにデータドライバ２に与える。
【００５９】
放電制御タイミング発生回路５は、水平同期信号Ｈおよび垂直同期信号Ｖを基準として放電制御タイミング信号ＳＣ，ＳＵを発生する。放電制御タイミング発生回路５は、放電制御タイミング信号ＳＣをスキャンドライバ３に与え、放電制御タイミング信号ＳＵをサステインドライバ４、データドライバ２およびクロック位相調整部９に与える。
【００６０】
ＰＤＰ１は、複数のデータ電極１１、複数のスキャン電極１２および複数のサステイン電極１３を含む。複数のデータ電極１１は画面の垂直方向に配列され、複数のスキャン電極１２および複数のサステイン電極１３は画面の水平方向に配列されている。複数のサステイン電極１３は共通に接続されている。
【００６１】
データ電極１１、スキャン電極１２およびサステイン電極１３の各交点に放電セルが形成され、各放電セルが画面上の画素を構成する。
【００６２】
データドライバ２は、クロック位相調整部９から与えられるシリアルデータＳＤをパラレルデータに変換し、そのパラレルデータに基づいて書き込みパルスを複数のデータ電極１１に選択的に与える。
【００６３】
スキャンドライバ３は、放電制御タイミング発生回路５から与えられる放電制御タイミング信号ＳＣに基づいて各スキャン電極１２を駆動する。サステインドライバ４は、放電制御タイミング発生回路５から与えられる放電制御タイミング信号ＳＵに基づいてサステイン電極１３を駆動する。
【００６４】
図１に示すプラズマディスプレ装置では、階調表示駆動装置として、ＡＤＳ（Address Display-Period Separation：アドレス・表示期間分離）方式が用いられている。
【００６５】
図２は、図１に示すプラズマディスプレイ装置に適用されるＡＤＳ方式を説明するための図である。なお、図２では、駆動パルスの立ち下がり時に放電を行う負極性のパルスの例を示しているが、立ち上がり時に放電を行う正極性のパルスの場合でも基本的な動作は以下と同様である。
【００６６】
ＡＤＳ方式では、１フィールドを複数のサブフィールドに時間的に分割する。例えば、１フィールドを５つのサブフィールドＳＦ１〜ＳＦ５に分割する。また、各サブフィールドＳＦ１〜ＳＦ５は、初期化期間Ｒ１〜Ｒ５、書き込み期間ＡＤ１〜ＡＤ５、維持期間ＳＵＳ１〜ＳＵＳ５および消去期間ＲＳ１〜ＲＳ５に分離される。初期化期間Ｒ１〜Ｒ５においては、各サブフィールドの初期化処理が行われ、書き込み期間ＡＤ１〜ＡＤ５においては、点灯される放電セルを選択するためのアドレス放電が行われ、維持期間ＳＵＳ１〜ＳＵＳ５においては、表示のための維持放電が行われる。
【００６７】
初期化期間Ｒ１〜Ｒ５においては、サステイン電極１３に単一の初期化パルスが加えられ、スキャン電極１２にもそれぞれ単一の初期化パルスが加えられる。これにより予備放電が行われる。
【００６８】
書き込み期間ＡＤ１〜ＡＤ５においては、スキャン電極１２が順次走査され、データ電極１１から書き込みパルスを受けた放電セルだけに所定の書き込み処理が行われる。これによりアドレス放電が行われる。
【００６９】
維持期間ＳＵＳ１〜ＳＵＳ５においては、各サブフィールドＳＦ１〜ＳＦ５に重み付けされた値に応じた維持パルスがサステイン電極１３およびスキャン電極１２へ出力される。例えば、サブフィールドＳＦ１では、サステイン電極１３に維持パルスが１回印加され、スキャン電極１２に維持パルスが１回印加され、書き込み期間Ｐ２において選択された放電セル１４が２回維持放電を行う。また、サブフィールドＳＦ２では、サステイン電極１３に維持パルスが２回印加され、スキャン電極１２に維持パルスが２回印加され、書き込み期間Ｐ２において選択された放電セル１４が４回維持放電を行う。
【００７０】
上記のように、各サブフィールドＳＦ１〜ＳＦ５では、サステイン電極１３およびスキャン電極１２に１回、２回、４回、８回、１６回ずつ維持パルスが印加され、パルス数に応じた明るさ（輝度）で放電セルが発光する。すなわち、維持期間ＳＵＳ１〜ＳＵＳ５は、書き込み期間ＡＤ１〜ＡＤ５で選択された放電セルが明るさの重み付け量に応じた回数で放電する期間である。また、維持期間ＳＵＳ１〜ＳＵＳ５においては、図１のクロック調整部９に与えられたシフトクロックＳＣＫの位相が調整される。シフトクロックＳＣＫの位相の調整の詳細については、後述する。
【００７１】
図３は、図１のクロック位相調整部９に与えられたシフトクロックＳＣＫの位相が調整される期間（以下、クロック位相調整期間と呼ぶ。）について説明する図である。図３の横軸は時間を示す。図３には、垂直同期信号Ｖおよびクロック位相調整期間が示される。
【００７２】
図３に示すように、クロック位相調整期間は、第１フィールドの維持期間ＳＵＳ１の最初から開始し、シフトクロックＳＣＫの位相調整が行われる。維持期間ＳＵＳ１内にシフトクロックＳＣＫの位相調整が終了しない場合、次の維持期間ＳＵＳ２の最初からシフトクロックＳＣＫの位相調整の続きが行われる。以下同様に、シフトクロックＳＣＫの位相調整が終了するまで維持期間ＳＵＳ３，ＳＵＳ４，ＳＵＳ５でシフトクロックＳＣＫの位相調整が行われる。
【００７３】
第１フィールド内にシフトクロックＳＣＫの位相調整が終了しない場合、第２フィールドの維持期間ＳＵＳ１の最初からシフトクロックＳＣＫの位相調整の続きが行われる。シフトクロックＳＣＫの位相調整が終了すれば、クロック位相調整期間が終了する。
【００７４】
本実施の形態に係るプラズマディスプレイ装置においては、３フィールドごとにシフトクロックＳＣＫの位相調整が行われる。したがって、次のクロック位相調整期間は第４フィールドの維持期間ＳＵＳ１の最初から開始する。
【００７５】
以下同様に、３フィールドごとの維持期間ＳＵＳ１の最初からクロック位相調整期間が開始する。
【００７６】
なお、シフトクロックＳＣＫの位相調整期間は、３フィールドごとに限定されず、任意の数のフィールドごとに設定することができる。
【００７７】
以上のことから、プラズマディスプレイ装置の温度特性、個体ばらつきによるシフトクロックＳＣＫとシリアルデータＳＤの位相変動が生じてもラッチミスの発生が防止される。また、シフトクロックＳＣＫおよびシリアルデータＳＤの生成箇所とデータドライバとの距離を大きくすることが可能である。さらに、シフトクロックＳＣＫおよびシリアルデータＳＤの伝送周波数を向上することが可能である。
【００７８】
図４は、図１のクロック位相調整部９およびデータドライバ２の構成を示すブロック図である。
【００７９】
図４に示すように、クロック位相調整部９は、テストパターン発生回路１００、フリップフロップ回路１１０、クロック位相制御部１２０およびデータ遅延回路１６０を含む。データドライバ２は、ラッチミス検出回路１３０を含む。
【００８０】
テストパターン発生回路１００には、図１のサブフィールド変換部８により出力されたシリアルデータＳＤとクロック位相制御部１２０により出力されたテストパターン制御信号ＴＰＣとが与えられる。
【００８１】
テストパターン発生回路１００は、図２で説明した書き込み期間ＡＤ１〜ＡＤ５において、サブフィールド変換部８から与えられたシリアルデータＳＤをそのまま出力する。また、テストパターン発生回路１００は、図３で説明したクロック位相調整期間において、後述するクロック位相制御部１２０から与えられるテストパターン制御信号ＴＰＣに応じてテストパターンＴＰを出力する。
【００８２】
データ遅延回路１６０には、テストパターン発生回路１００により出力されたシリアルデータＳＤまたはテストパターンＴＰが与えられる。データ遅延回路１６０は、テストパターンＴＰをそのまま出力し、後述するクロック位相制御部１２０から与えられる位相遅延信号ＤＰＣに基づいてシリアルデータＳＤを遅延させて出力する。データ遅延回路１６０の動作については後述する。
【００８３】
フリップフロップ回路１１０には、データ遅延回路１６０により出力されたシリアルデータＳＤまたはテストパターンＴＰが与えられるとともに、図１のシフトクロック発生回路１０からシフトクロックＳＣＫが与えられる。フリップフロップ回路１１０は、シフトクロックＳＣＫの立ち下がりでシリアルデータＳＤまたはテストパターンＴＰをラッチし、シリアルデータＳＤａまたはテストパターンＴＰａとして出力する。
【００８４】
ラッチミス検出回路１３０には、フリップフロップ回路１１０により出力されたテストパターンＴＰａと後述するクロック位相制御部１２０により出力された遅延シフトクロックＤＳＣＫとが与えられる。ラッチミス検出回路１３０は、テストパターンＴＰａおよび遅延シフトクロックＤＳＣＫに基づいてラッチミス発生の有無を示すラッチミス検出信号ＬＭを出力する。
【００８５】
クロック位相制御部１２０には、図１のシフトクロック発生回路１０からシフトクロックＳＣＫが与えられるとともに、ラッチミス検出回路１３０により出力されたラッチミス検出信号ＬＭが与えられる。また、クロック位相制御部１２０には、垂直同期信号Ｖおよび放電制御タイミング信号ＳＵが与えられる。クロック位相制御部１２０は、ラッチミス検出信号ＬＭに基づいてシフトクロックＳＣＫを遅延させることにより遅延シフトクロックＤＳＣＫを出力する。また、クロック位相制御部１２０は、テストパターン制御信号ＴＰＣを出力する。
【００８６】
データドライバ２には、フリップフロップ回路１１０により出力されたシリアルデータＳＤａとクロック位相制御部１２０により出力された遅延シフトクロックＤＳＣＫとが与えられる。
【００８７】
図５は、クロック位相制御部１２０の内部構成を示すブロック図である。
【００８８】
図５に示すように、クロック位相制御部１２０は、調整期間制御回路１２１、調整開始制御回路１２２、位相制御回路１２３、位相データ記憶回路１２４、ラッチミス監視窓発生回路１２５、ラッチミス検出信号監視回路１２６、位相データ記憶回路１２９およびクロック遅延回路１４０を含む。
【００８９】
調整開始制御回路１２２には、垂直同期信号Ｖが与えられる。調整開始制御回路１２２は、垂直同期信号Ｖに基づいて３フィールドごとにクロック位相調整期間の開始タイミングを示す調整期間開始信号ＯＰを出力して位相制御回路１２３に与える。
【００９０】
調整期間制御回路１２１には、放電制御タイミング信号ＳＵが与えられる。調整期間制御回路１２１は、放電制御タイミング信号ＳＵに基づいて、クロック位相調整期間を示す調整期間制御信号ＳＷを出力して位相制御回路１２３に与える。
【００９１】
位相制御回路１２３は、調整期間開始信号ＯＰおよび調整期間制御信号ＳＷに基づいて、クロック位相調整期間にテストパターン制御信号ＴＰＣを出力するとともに、位相遅延信号ＰＣを出力する。
【００９２】
クロック遅延回路１４０には、シフトクロックＳＣＫおよび位相遅延信号ＰＣが与えられる。クロック遅延回路１４０は、位相遅延信号ＰＣに基づいてシフトクロックＳＣＫを遅延させ、遅延シフトクロックＤＳＣＫを出力する。
【００９３】
テストパターン発生回路１００は、図４で説明したように、テストパターン制御信号ＴＰＣに基づいてテストパターンＴＰを出力する。
【００９４】
ラッチミス監視窓発生回路１２５には、テストパターン制御信号ＴＰＣが与えられる。ラッチミス監視窓発生回路１２５は、テストパターン制御信号ＴＰＣに基づいて検出窓信号ＤＷを出力してラッチミス検出信号監視回路１２６に与える。ラッチミス検出信号監視回路１２６は、検出窓信号ＤＷに基づいてラッチミス検出回路１３０が出力するラッチミス検出信号ＬＭを監視する。ラッチミス検出信号監視回路１２６は、ラッチミスが発生している場合にはラッチミス通知信号ＬＭＮを出力して位相制御回路１２３に与える。
【００９５】
位相制御回路１２３は、ラッチミス通知信号ＬＭＮに基づいて遅延シフトクロックＤＳＣＫの最適位相を決定し、その最適位相をデータＤＩＮとして出力して位相データ記憶回路１２４に与える。
【００９６】
位相データ記憶回路１２４は、与えられたデータＤＩＮを遅延シフトクロックＤＳＣＫの最適位相として記憶する。位相データ記憶回路１２４は、書き込み期間に、記憶している最適位相をデータＤＯＵＴとして出力して位相制御回路１２３に与える。
【００９７】
位相制御回路１２３は、与えられたデータＤＯＵＴに基づき位相遅延信号ＰＣを出力してクロック遅延回路１４０に与える。
【００９８】
さらに、位相制御回路１２３は、遅延シフトクロックＤＳＣＫの決定後に、データドライバ２に出力される遅延シフトクロックＤＳＣＫの開始部の位相とシリアルデータＳＤａの開始部の位相とが一致するように、データ遅延回路１６０にシリアルデータＳＤの位相を制御するための位相遅延信号ＤＰＣを与える。
【００９９】
データ遅延回路１６０は、位相遅延信号ＤＰＣに基づいて、シリアルデータＳＤの遅延量を調整することによりシリアルデータＳＤａの位相をクロック単位（シフトクロックＳＣＫの周期）で調整する。
【０１００】
位相制御回路１２３は、遅延シフトクロックＤＳＣＫの開始部の位相とシリアルデータＳＤａの開始部の位相とが一致するように調整されたシリアルデータＳＤａの位相を最適位相として決定し、その最適位相をデータＤｉｎとして位相データ記憶回路１２９に与える。
【０１０１】
位相データ記憶回路１２９は、与えられたデータＤｉｎを最適位相として記憶する。位相データ記憶回路１２９は、書き込み期間に、記憶している最適位相をデータＤｏｕｔとして出力して位相制御回路１２３に与える。
【０１０２】
位相制御回路１２３は、与えられたデータＤｏｕｔに基づき位相遅延信号ＤＰＣを出力してデータ遅延回路１６０に与える。
【０１０３】
図６（ａ）は、図４のラッチミス検出回路１３０の構成を示すブロック図であり、図６（ｂ）は、図６（ａ）のラッチミス検出回路１３０における各部の信号を示すタイミング図である。
【０１０４】
図６（ａ）に示すように、ラッチミス検出回路１３０は、フリップフロップ回路１３１，１３２，１３４および排他的論理和（以下、ＥＸ−ＯＲと呼ぶ）回路１３３を含む。
【０１０５】
フリップフロップ回路１３１には、図６（ｂ）に示す遅延シフトクロックＤＳＣＫおよびテストパターンＴＰａが与えられる。
【０１０６】
図６（ｂ）に示すように、遅延シフトクロックＤＳＣＫの周期（以下、クロック周期と呼ぶ）をＴとする。テストパターンＴＰａは、遅延シフトクロックＤＳＣＫの周期Ｔで反転する交番パルス信号である。フリップフロップ回路１３１は、テストパターンＴＰａを遅延シフトクロックＤＳＣＫの立ち下がり（図６から考えると立ち下がりと考えられます。ご確認下さい。）でラッチし、テストパターンＴＰａに対して１クロック周期Ｔ遅延したテストパターンＴＰｂを出力する。
【０１０７】
フリップフロップ回路１３２にはテストパターンＴＰｂおよび遅延シフトクロックＤＳＣＫが与えられる。フリップフロップ回路１３２は、テストパターンＴＰｂを遅延シフトクロックＤＳＣＫの立ち下がりでラッチし、テストパターンＴＰｂに対して１クロック周期Ｔ遅延したテストパターンＴＰｃを出力する。
【０１０８】
ＥＸ−ＯＲ回路１３３には、テストパターンＴＰｂ，ＴＰｃが与えられる。ＥＸ−ＯＲ回路１３３は、テストパターンＴＰｂ，ＴＰｃの排他的論理和をテストパターンＴＰｄとして出力する。テストパターンＴＰａ，ＴＰｂ，ＴＰｃにラッチミスが発生していない場合、テストパターンＴＰｄはハイの状態を保つ。
【０１０９】
フリップフロップ回路１３４には、テストパターンＴＰｄおよび遅延シフトクロックＤＳＣＫが与えられる。フリップフロップ回路１３４は、テストパターンＴＰｄを遅延シフトクロックＤＳＣＫの立ち下がりでラッチし、テストパターンＴＰｄに対して１クロック周期Ｔ遅延したラッチミス検出信号ＬＭを出力する。
【０１１０】
図６（ｂ）に示す検出窓信号ＤＷは、図５のラッチミス監視窓発生回路１２５から出力される。検出窓信号ＤＷがハイの期間にラッチミス検出信号ＬＭにローの部分があればラッチミスが発生していると判定される。この場合、図５で説明したようにラッチミス通知信号ＬＭＮがラッチミス検出信号監視回路１２６から出力される。
【０１１１】
図７は、ラッチミスの検出を説明する図である。図７（ａ）は、図６（ａ）と同じくラッチミス検出回路１３０の構成を示すブロック図であり、図７（ｂ）は、ラッチミス検出回路１３０における各部の信号を示すタイミング図である。
【０１１２】
ここで、フリップフロップ回路１３１でラッチミスが発生する場合を考える。図７（ｂ）に示すように、フリップフロップ１３１でのラッチミスによりテストパターンＴＰｂが、１クロック周期Ｔで反転せずに２クロック周期２Ｔ以上続けてハイまたはローの部分を有するようになる。それにより、テストパターンＴＰｃも１クロック周期Ｔで反転せずに２クロック周期２Ｔ以上続けてハイまたはローの部分を有するようになる。
【０１１３】
テストパターンＴＰｄは、テストパターンＴＰｂとテストパターンＴＰｃとの排他的論理和であることから、ローの部分を有するようになる。それにより、ラッチミス検出信号ＬＭもローの部分を有するようになる。したがって、図５のラッチミス検出監視回路１２６からラッチミス通知信号ＬＭＮが出力される。
【０１１４】
以上のことから、テストパターンＴＰａのラッチミスが発生すればラッチミス検出信号ＬＭがローが部分を有するようになる。したがって、検出窓信号ＤＷがハイの期間においてラッチミス検出信号ＬＭがローの部分を有するか否かに基づいて、ラッチミスの有無を判定することができる。
【０１１５】
図８（ａ）は、ラッチミス検出回路の他の例を示すブロック図である。図８（ｂ）は、図８（ａ）のラッチミス検出回路における各部の信号を示すタイミング図である。
【０１１６】
図８（ａ）に示すラッチミス検出回路１３０ａが図６のラッチミス検出回路１３０と異なる点は、ＡＮＤ回路１３５およびフリップフロップ回路１３６をさらに含む点である。ＡＮＤ回路１３５には、ＥＸ−ＯＲ回路１３３により出力されたテストパターンＴＰｄとフリップフロップ回路１３４により出力されたテストパターンＴＰｅとが与えられる。ＡＮＤ回路１３５は、テストパターンＴＰｄ，ＴＰｅの論理積をテストパターンＴＰｆとして出力する。
【０１１７】
フリップフロップ回路１３６には、テストパターンＴＰｆおよび遅延シフトクロックＤＳＣＫが与えられる。フリップフロップ回路１３６は、テストパターンＴＰｆを遅延シフトクロックＤＳＣＫの立ち下がりでラッチし、テストパターンＴＰｆに対して１クロック周期Ｔ遅延したラッチミス検出信号ＬＭを出力する。
【０１１８】
ここで、図７（ｂ）で説明したラッチミスが発生する場合を考える。この場合、図７（ｂ）で説明したように、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄは、ローの部分を有する。それにより、テストパターンＴＰｅとの論理積であるテストパターンＴＰｆは、テストパターンＴＰｄのローの部分が１クロック周期Ｔ分広がったローの部分を有する。したがって、ラッチミスの検出精度が向上する。
【０１１９】
図９（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図である。図９（ｂ）は、図９（ａ）のラッチミス検出回路における各部の信号を示すタイミング図である。
【０１２０】
図９（ａ）に示すラッチミス検出回路１３０ｂが図６のラッチミス検出回路１３０と異なる点は、テストパターン遅延部１３４ａおよびＡＮＤ回路１３５ａをさらに含む点である。
【０１２１】
テストパターン遅延部１３４ａは、第１〜第ｎのフリップフロップ回路ＦＦ1 ，ＦＦ2 ，…，ＦＦn が直列に接続された構成を持つ。ここで、ｎは２以上の整数である。テストパターン遅延部１３４ａのフリップフロップ回路ＦＦ1 には、テストパターンＴＰｄおよび遅延シフトクロックＤＳＣＫが与えられる。第１のフリップフロップ回路ＦＦ1 は、遅延シフトクロックＤＳＣＫの立ち下がりでテストパターンＴＰｄをラッチし、テストパターンＴＰｄに対して１クロック周期Ｔ遅延したテストパターンＴＰｅ（１）を出力する。
【０１２２】
第２のフリップフロップ回路ＦＦ2 には、テストパターンＴＰｅ（１）および遅延シフトクロックＤＳＣＫが与えられる。第２のフリップフロップ回路ＦＦ2 は、遅延シフトクロックＤＳＣＫの立ち下がりでテストパターンＴＰｅ（１）をラッチし、テストパターンＴＰｅ（１）に対して１クロック周期Ｔ遅延したテストパターンＴＰｅ（２）を出力する。
【０１２３】
以下同様にして、第ｎのフリップフロップ回路ＦＦn は、テストパターンＴＰｅ（ｎ）を出力する。
【０１２４】
ＡＮＤ回路１３５ａには、ＥＸ−ＯＲ回路１３３から出力されたテストパターンＴＰｄとテストパターン遅延部１３４ａ内の第１〜第ｎのフリップフロップ回路ＦＦ1 〜ＦＦn により出力されたテストパターンＴＰｅ（１）〜ＴＰｅ（ｎ）とが与えられる。ＡＮＤ回路１３５ａは、与えられたテストパターンＴＰｄ，ＴＰｅ（１）〜ＴＰｅ（ｎ）の論理積をラッチミス検出信号ＬＭとして出力する。
【０１２５】
ここで、図７（ｂ）で説明したラッチミスが発生したとする。この場合、図７（ｂ）で説明したように、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄは、ローの部分を有する。ＡＮＤ回路１３５ａが出力するラッチミス検出信号ＬＭは、１クロック周期Ｔずつ順に遅延した（ｎ＋１）個のテストパターンＴＰｄ，ＴＰｅ（１）〜ＴＰｅ（ｎ）の論理積であるため、ラッチミス検出信号ＬＭは、テストパターンＴＰｄのローの部分がｎクロック周期Ｔ分広がったローの部分を有する。したがって、ラッチミスの検出精度がより向上する。
【０１２６】
図１０（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図である。図１０（ｂ）は、図１０（ａ）のラッチミス検出回路における各部の信号を示すタイミング図である。
【０１２７】
図１０のラッチミス検出回路１３０ｃが図６のラッチミス検出回路１３０と異なる点は、ＲＳフリップフロップ回路１３７をさらに含む点である。ＲＳフリップフロップ回路１３７には、テストパターンＴＰｅおよびリセット信号ＲＳが与えられる。リセット信号ＲＳがハイに立ち上がると、ＲＳフリップフロップ回路１３７がリセットされ、ラッチミス検出信号ＬＭがハイとなる。
【０１２８】
図７（ｂ）で説明したラッチミスが発生したとすると、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄは、ローの部分を有する。それにより、テストパターンＴＰｄよりも１クロック周期Ｔ分遅延したテストパターンＴＰｅもローの部分を有する。
【０１２９】
ＲＳフリップフロップ回路１３７に与えられるテストパターンＴＰｅがローに立ち下がると、ＲＳフリップフロップ回路１３７から出力されるラッチミス検出信号ＬＭはローの状態で保持される。それにより、ラッチミス検出信号ＬＭの幅が広がる。したがって、ラッチミスの検出精度がより向上する。
【０１３０】
リセット信号ＲＳがハイに立ち上がると、ラッチミス検出信号ＬＭはハイになる。なお、リセット信号ＲＳは、ラッチミス検出動作の前にハイに立ち上げられる。
【０１３１】
図１１（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図である。図１１（ｂ）は、図１１（ａ）のラッチミス検出回路における各部の信号を示すタイミング図である。
【０１３２】
図１１のラッチミス検出回路１３０ｄが図１０のラッチミス検出回路１３０ｃと異なる点は、遅延回路１３９がさらに設けられている点である。
【０１３３】
遅延回路１３９は、単安定マルチバイブレータにより構成されてもよい。この場合、単安定マルチバイブレータ用の遅延調整回路（外付け抵抗）により遅延量を調整することができる。遅延回路１３９は、カウンタ回路により構成されてもよい。この場合、安定した遅延量の制御が可能となる。
【０１３４】
遅延回路１３９は、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄを一定時間遅延させ、遅延されたテストパターンＴＰｅをリセット信号ＲＳとしてＲＳフリップフロップ１３７に与える。リセット信号ＲＳがハイに立ち上がると、ＲＳフリップフロップ回路１３７がリセットされ、ラッチミス検出信号ＬＭがハイとなる。
【０１３５】
図７（ｂ）で説明したラッチミスが発生したとすると、ＥＸ−ＯＲ回路１３３から出力されるテストパターンＴＰｄは、ローの部分を有する。それにより、テストパターンＴＰｄよりも１クロック周期Ｔ分遅延したテストパターンＴＰｅもローの部分を有する。
【０１３６】
ＲＳフリップフロップ回路１３７に与えられるテストパターンＴＰｅがローに立ち下がると、ＲＳフリップフロップ回路１３７から出力されるラッチミス検出信号ＬＭはローの状態で保持される。それにより、ラッチミス検出信号ＬＭの幅が広がる。したがって、ラッチミスの検出精度がより向上する。
【０１３７】
ラッチミスがなくなると、テストパターンＴＰｄはハイになり、テストパターンＴＰｅもハイになる。所定時間経過後、リセット信号ＲＳがハイになる。その結果、ラッチミス検出信号ＬＭはハイになる。
【０１３８】
図１２は、図５のクロック遅延回路１４０の構造を示すブロック図である。
【０１３９】
図１２に示すように、クロック遅延回路１４０は、ＰＬＬ回路１４１、２ｍ個のインバータ１４２および出力回路１４３から構成される。ここで、２ｍ個のインバータ１４２は環状に接続されている。
【０１４０】
ＰＬＬ回路１４１には、シフトクロックＳＣＫおよび最終段のインバータ１４２の出力が与えられる。シフトクロックＳＣＫは、初段のインバータ１４２および出力回路１４３に与えられる。偶数段のインバータ１４２の出力がそれぞれシフトクロックＳＣＫ（１）〜ＳＣＫ（ｍ）として次段のインバータ１４２および出力回路１４３に与えられる。２つのインバータ１４２による信号の遅延量を１単位量と呼ぶ。
【０１４１】
ＰＬＬ回路１４１は、シフトクロックＳＣＫの位相とシフトクロックＳＣＫ（ｍ）の位相とが一致するように、例えば、動作電圧の電源等を制御することにより、１単位量遅延を制御する。それにより、１単位量がシフトクロックＳＣＫの１／（ｍ＋１）周期に相当することになる。したがって、シフトクロックＳＣＫ（０）〜ＳＣＫ（ｍ）は順に１単位量ずつ遅延した位相を有する。
【０１４２】
出力回路１４３は、シフトクロックＳＣＫ（０）〜ＳＣＫ（ｍ）のうち１つを位相遅延信号ＰＣに基づいて遅延シフトクロックＤＳＣＫとして出力する。
【０１４３】
本実施の形態に係るクロック遅延回路１４０においては、ＰＬＬ回路１４１でシフトクロックＳＣＫの位相とシフトクロックＳＣＫ（ｍ）の位相とが一致するように制御されるため、温度変化による遅延量の変動が抑制される。
【０１４４】
図１３（ａ）は、シフトクロックＳＣＫ（０）の波形図であり、図１３（ｂ）はシフトクロックＳＣＫ（１）の波形図であり、図１３（ｃ）は、シフトクロックＳＣＫ（２）の波形図であり、図１３（ｄ）は、シフトクロックＣＳＫ（ｍ）の波形図である。
【０１４５】
図１３に示すように、シフトクロックＳＣＫ（０）、シフトクロックＳＣＫ（１）、シフトクロックＳＣＫ（２）と１単位量ずつ位相が遅延している。
【０１４６】
図１４は、クロック遅延回路の他の例を示す図である。
【０１４７】
図１４に示すクロック遅延回路１４０ａは、ｔ個の遅延回路ＢＦ（１）〜ＢＦ（ｔ）および遅延回路１４５から構成される。遅延回路１４５は、例えば、２個のインバータ１４２が直列に接続された構成を有する。なお、２個のインバータ１４２の替わりに、１つのバッファを用いても構成可能である。
【０１４８】
遅延回路ＢＦ（１）は、直列に接続された２1＝２個のインバータ１４２および出力回路１４４から構成される。遅延回路ＢＦ（２）は、直列に接続された２2＝４個のインバータ１４２および出力回路１４４から構成される。遅延回路ＢＦ（３）は、直列に接続された２3＝８個のインバータ１４２および出力回路１４４から構成される。同様に、遅延回路ＢＦ（ｔ）は、直列に接続された２t個のインバータ１４２および出力回路１４４から構成される。
【０１４９】
遅延回路ＢＦ（１）にはシフトクロックＳＣＫが与えられる。シフトクロックＳＣＫは遅延回路ＢＦ（１）内で２つに分岐し、一方は出力回路１４４に与えられ、他方は２個直列に接続されたインバータ１４２を通ることにより２0＝１単位量遅延して出力回路１４４に与えられる。出力回路１４４は、位相遅延信号ＰＣに基づいてシフトクロックＳＣＫと１単位量遅延したシフトクロックＳＣＫとのいずれか一方を遅延回路ＢＦ（２）に与える。
【０１５０】
遅延回路ＢＦ（２）に与えられたシフトクロックＳＣＫは遅延回路ＢＦ（２）内で２つに分岐し、一方は出力回路１４４に与えられ、他方は４個直列に接続されたインバータ１４２を通ることにより２1＝２単位量遅延して出力回路１４４に与えられる。出力回路１４４は、位相遅延信号ＰＣに基づいて遅延回路ＢＦ（１）から与えられたシフトクロックＳＣＫと遅延回路ＢＦ（１）から与えられたシフトクロックＳＣＫよりも２単位量遅延したシフトクロックＳＣＫとのいずれか一方を遅延回路ＢＦ（３）に与える。
【０１５１】
以下同様に、遅延回路ＢＦ（ｔ）に与えられたシフトクロックＳＣＫは遅延回路ＢＦ（ｔ）内で２つに分岐し、一方は出力回路１４４に与えられ、他方は２t個直列に接続されたインバータ１４２を通ることにより２t-1単位量遅延して出力回路１４４に与えられる。出力回路１４４は、位相遅延信号ＰＣに基づいて遅延回路ＢＦ（ｔ−１）から与えられたシフトクロックＳＣＫと遅延回路ＢＦ（ｔ−１）から与えられたシフトクロックＳＣＫよりも２t-1単位量遅延したシフトクロックＳＣＫとのいずれか一方を遅延回路１４５に与える。
【０１５２】
遅延回路１４５に与えられたシフトクロックＳＣＫは、２つのインバータ１４２を通って１単位量遅延し、遅延シフトクロックＤＳＣＫとして出力される。
【０１５３】
以上のことから、シフトクロックＳＣＫは、遅延回路ＢＦ（１）〜ＢＦ（ｔ）を通ることにより、２0、２1、２2、・・・２t-1単位量の組み合わせの単位量分遅延し、遅延回路１４５によりさらに１単位量遅延し、遅延シフトクロックＤＳＣＫとして出力される。なお、２0、２1、２2、・・・２t-1の組み合わせにより、２0〜２tのすべての整数を組み合わせることが可能である。
【０１５４】
図１５は、遅延シフトクロックＤＳＣＫの最適位相を説明する図である。
【０１５５】
図１５の縦軸はラッチミス発生の有無を示し、横軸はシフトクロックＳＣＫに対する遅延シフトクロックＤＳＣＫの位相遅延量を示す。ここで、遅延シフトクロックＤＳＣＫの遅延量によりラッチミスの有無が図１５のようになった場合を考える。
【０１５６】
図１５に示すように、位相遅延量が０〜ｄ１の間、ｄ２〜ｄ３の間、ｄ４〜ｄ５の間およびｄ６〜ｄ７の間はラッチミスが発生している。一方、位相遅延量がｄ１〜ｄ２の間、ｄ３〜ｄ４の間およびｄ５〜ｄ６の間はラッチミスが発生していない。位相遅延量ｄ１〜ｄ２の間をラッチミス未発生領域Ｐ１、ｄ３〜ｄ４の間をラッチミス未発生領域Ｐ２、ｄ５〜ｄ６の間をラッチミス未発生領域Ｐ３とする。
【０１５７】
ラッチミス未発生領域の幅がしきい値Ｘよりも大きい場合に、そのラッチミス未発生領域の中央の位相遅延量が遅延シフトクロックＤＳＣＫの最適位相として設定される。
【０１５８】
図１５の場合、ラッチミス未発生領域Ｐ１，Ｐ２の幅は、しきい値Ｘよりも小さいため、ラッチミス未発生領域Ｐ１，Ｐ２内にはシフトクロックＤＳＣＫの最適位相は設定されない。
【０１５９】
それに対して、ラッチミス未発生領域Ｐ３の幅はしきい値Ｘよりも大きいため、ラッチミス未発生領域Ｐ３の中央の位相遅延量（（ｄ５＋ｄ６）／２）が遅延クロックＤＳＣＫの最適位相として設定される。それにより、遅延シフトクロックＤＳＣＫの最適位相は、シフトクロックＳＣＫに対して（（ｄ５＋ｄ６）／２）だけ遅延した位相に設定される。
【０１６０】
上記説明したように、十分に大きい幅を持つラッチミス未発生領域から遅延シフトクロックＤＳＣＫの最適位相が設定されるため、遅延シフトクロックＤＳＣＫの最適位相を検出する精度が向上する。
【０１６１】
図１６は、位相制御回路１２３が遅延シフトクロックＤＳＣＫの最適位相を検出する動作の一例を示すフローチャートである。以下、図１５および図１６を参照しながら図１６のフローチャートの説明を行う。
【０１６２】
図１６に示すように、位相制御回路１２３は、ラッチミス未発生領域を検出したか否かを判定する（ステップＳ１）。位相制御回路１２３は、ラッチミス未発生領域を検出した場合、ラッチミス未発生領域の幅がしきい値Ｘより大きいか否かを判定する（ステップＳ２）。
【０１６３】
位相制御回路１２３は、ラッチミス未発生領域の幅がしきい値Ｘより大きいと判定した場合、ラッチミス未発生領域の中央の位相遅延量分シフトクロックＳＣＫを遅延させた位相を遅延シフトクロックＤＳＣＫの最適位相として位相データ記憶回路１２４に記憶させる（ステップＳ３）。
【０１６４】
ステップＳ１において、位相制御回路１２３は、ラッチミス未発生領域を検出しなかった場合は待機する。ステップＳ２において、位相制御回路１２３は、ラッチミス未発生領域の位相間隔がしきい値Ｘより小さいと判定した場合はステップＳ１から動作を繰り返す。
【０１６５】
図１７は、遅延シフトクロックＤＳＣＫの最適位相の検出に必要なクロック数を説明する図である。
【０１６６】
図１７（ａ）はテストパターンＴＰａの波形図であり、図１７（ｂ）〜（ｄ）はそれぞれ位相の異なる遅延シフトクロックＤＳＣＫの波形図である。
【０１６７】
交番パルス波形を有するテストパターンＴＰａは、ハイとローが切り替わるときにラッチするとラッチミスが発生しやすい。したがって、図１７（ａ）においては、領域Ｙでラッチミスが発生しやすい。
【０１６８】
シフトクロックＳＣＫの立ち下りが図１５の位相遅延量０〜ｄ５分遅延した位相が図１７の領域Ｙに相当し、シフトクロックＳＣＫの立ち下りが図１５の位相遅延量ｄ５〜ｄ６分遅延した位相が図１７の領域Ｚに相当する。
【０１６９】
図１５で説明したように、遅延シフトクロックＤＳＣＫの最適位相を検出するためには領域Ｚを検出する必要がある。また、遅延シフトクロックＤＳＣＫの最適位相は領域Ｚの中央であることから、領域Ｙと領域Ｚとの境界を検出する必要がある。したがって、連続する領域Ｙを少なくとも２つ検出する必要がある。
【０１７０】
クロック位相調整期間がシフトクロックＳＣＫの立ち下がり時に開始するとし、その位相を位相Ｓとする。
【０１７１】
図１７（ｂ）に示すように、位相ＳがテストパターンＴＰａの第１の領域Ｙの直前から始まると、シフトクロックＳＣＫの位相を第１の領域Ｙと第１の領域Ｚとの境界の位相から第１の領域Ｚと第２の領域Ｙとの境界の位相まで遅延させる必要がある。したがって、シフトクロックＳＣＫを位相Ｓから２クロック分遅延させれば最適位相が検出される。
【０１７２】
図１７（ｃ）に示すように、位相ＳがテストパターンＴＰａの第１の領域Ｙから始まると、図１７（ｂ）と同様に、シフトクロックＳＣＫの位相を第１の領域Ｙと第１の領域Ｚとの境界の位相から第１の領域Ｚと第２の領域Ｙとの境界の位相まで遅延させる必要がある。したがって、シフトクロックＳＣＫを位相Ｓから２クロック分遅延させれば最適位相遅延量が検出される。
【０１７３】
一方、図１７（ｄ）に示すように、位相ＳがテストパターンＴＰａの第１の領域Ｚの途中から始まると、シフトクロックＳＣＫの位相を第２の領域Ｙと第２の領域Ｚとの境界の位相から第２の領域Ｚと第３の領域Ｙとの境界の位相までシフトクロックＳＣＫを遅延させる必要がある。したがって、シフトクロックＳＣＫを位相Ｓから２クロック分遅延させればシフトクロックＳＣＫの最適位相が検出される。
【０１７４】
以上のことから、位相ＳがテストパターンＴＰａのどの位相から始まってもシフトクロックＳＣＫを少なくとも２クロック遅延させれば領域Ｚが検出され、シフトクロックＳＣＫの最適位相が検出される。
【０１７５】
このように、クロック位相調整期間を２クロック以下にすることで、無駄な調整作業が不要になり、クロック位相調整期間に要する時間を短縮することが可能である。
【０１７６】
図１８は、クロック位相調整期間が複数の維持期間にわたって行われる場合を説明する図である。
【０１７７】
図１８に示すように、維持期間ＳＵＳ１の最初からクロック位相調整が行われる。図３で説明したように、維持期間ＳＵＳ１内でクロック位相調整が終了しない場合には次の維持期間である維持期間ＳＵＳ２の最初からクロック位相調整の続きが開始する。この場合、書き込み期間ＡＤ２にはあらかじめ図５の位相データ記憶回路１２４に記憶されている遅延シフトクロックＤＳＣＫが最適位相で出力され、シリアルデータＳＤがラッチされる。
【０１７８】
同様に、維持期間ＳＵＳ２内でもクロック位相調整が終了しない場合、書き込み期間ＡＤ３にはあらかじめ位相データ記憶回路１２４に記憶されている遅延シフトクロックＤＳＣＫが最適位相で出力され、シリアルデータＳＤがラッチされる。
【０１７９】
維持期間ＳＵＳ３内にクロック位相調整期間が終了すれば、遅延シフトクロックＤＳＣＫの最適位相が位相データ記憶回路１２４に記憶され、次の書き込み期間ＡＤ４からは新たに記憶された遅延シフトクロックＤＳＣＫの最適位相でシリアルデータＳＤがラッチされる。
【０１８０】
図１９は、位相制御回路１２３のクロック位相調整期間中の動作の一例を示すフローチャートである。以下、図１８を参照しながら図１９のフローチャートの説明を行う。
【０１８１】
図１９に示すように、位相制御回路１２３は、クロック位相調整期間が開始すると第１サブフィールドの維持期間ＳＵＳ１の最初からクロック位相調整を行う（ステップ１１）。次に、位相制御回路１２３は、クロック位相調整が終了したか否かを判定する（ステップＳ１２）。位相制御回路１２３は、クロック位相調整が終了したと判定した場合、最適位相をデータ記憶回路１２４に記憶させる（ステップＳ１３）。
【０１８２】
次に、位相制御回路１２３は、次の書き込み期間が開始したか否かを判定する（ステップＳ１４）。位相制御回路１２３は、次の書き込み期間が開始していないと判定した場合には待機し、次の書き込み期間が開始したと判定した場合には最適位相で遅延シフトクロックＤＳＣＫが出力され、シリアルデータＳＤの転送を行う。（ステップＳ１５）。
【０１８３】
ステップＳ１２において、位相制御回路１２３は、クロック位相調整が終了していないと判定した場合、現在の維持期間が終了したか否かを判定する（ステップＳ１６）。
【０１８４】
位相制御回路１２３は、現在の維持期間が終了していないと判定した場合にはステップＳ１２から動作を繰り返す。ステップＳ１６において、位相制御回路１２３は、現在の維持期間が終了したと判定した場合、クロック位相調整を中断する（ステップＳ１７）。
【０１８５】
次に、位相制御回路１２３は、次の維持期間が開始したか否かを判定する（ステップＳ１８）。位相制御回路１２３は、次の維持期間が開始していないと判定した場合には待機する。位相制御回路１２３は、ステップＳ１８において次の維持期間が開始したと判定した場合、維持期間の最初からクロック位相調整の続きを開始する（ステップＳ１９）。その後、位相制御回路１２３は、ステップＳ１２から動作を繰り返す。
【０１８６】
図２０は、位相制御回路１２３が３フィールド毎にクロック位相調整を開始する動作の一例を示すフローチャートである。以下、図３を参照しながら図２０のフローチャートの説明を行う。
【０１８７】
図２０に示すように、位相制御回路１２３は、値Ｎを０に設定する（ステップＳ２１）。次に、位相制御回路１２３は１フィールドが終了したか否かを判定する(ステップＳ２２）。
【０１８８】
位相制御回路１２３は１フィールドが終了していないと判定した場合は待機する。ステップＳ２２において位相制御回路１２３は１フィールドが終了したと判定した場合、値Ｎが２以上か否かを判定する（ステップＳ２３）。位相制御回路１２３は、値Ｎが２以上でないと判定した場合は、値Ｎに１を加算する（ステップＳ２４）。
【０１８９】
ステップＳ２３において、位相制御回路１２３は値Ｎが２以上と判定した場合には、クロック位相調整を開始する（ステップＳ２５）。その後、位相制御回路１２３は、ステップＳ２１の動作から繰り返す。
【０１９０】
図２１は、書き込み期間における遅延シフトクロックＤＳＣＫを発生するタイミングについて説明する図である。
【０１９１】
図２１（ａ）はシリアルデータＳＤの波形図であり、図２１（ｂ）および図２１（ｃ）は遅延シフトクロックＤＳＣＫの波形図である。
【０１９２】
図１８で説明したように、クロック位相調整期間が終了すると、次の書き込み期間における遅延シフトクロックＤＳＣＫは図５の位相データ記憶回路１２４に記憶された遅延シフトクロックＤＳＣＫの最適位相が用いられる。
【０１９３】
図２１（ｂ）のように書き込み期間の途中からシフトクロックＳＣＫの交番パルスが発生する場合、シリアルデータＳＤの最初の一部がラッチされず、図３のデータドライバ２にシリアルデータＳＤの一部が転送されないことになる。
【０１９４】
本実施の形態に係るプラズマディスプレイ装置においては、図２１（ｃ）のように書き込み期間が開始すると同時にシフトクロックＳＣＫを発生し、シリアルデータＳＤをすべてデータドライバ２に転送する。
【０１９５】
位相制御回路１２３は、遅延シフトクロックＤＳＣＫの最適位相が検出された場合に、データドライバ２に出力されるシリアルデータＳＤａの開始部の位相とデータドライバ２に出力される遅延シフトクロックＤＳＣＫの位相とが一致するように位相遅延信号ＤＰＣによりデータ遅延回路１６０の遅延量を制御する。
【０１９６】
遅延シフトクロックＤＳＣＫの位相が最適位相となったことが検出された場合にはラッチミスが生じないため、高い精度でシリアルデータＳＤａの位相を調整することができる。
【０１９７】
位相制御回路１２３により調整されたシリアルデータＳＤａの位相は最適位相として位相データ記憶回路１２９に記憶され、位相制御回路１２３は、位相データ記憶回路１２９に最適位相が記憶された後の書き込み期間には、シリアルデータＳＤａの位相を位相データ記憶回路１２９に記憶された最適位相に調整する。
【０１９８】
それにより、最適な位相の遅延シフトクロックＤＳＣＫに同期して最適な位相のシリアルデータＳＤａがデータドライバ２に転送される。したがって、データドライバ２へのシリアルデータＳＤaを安定して転送することが可能となる。
【０１９９】
位相制御回路１２３は、遅延シフトクロックＤＳＣＫの最適位相またはシリアルデータＳＤａの最適位相が検出されなかった場合に、遅延シフトクロックＤＳＣＫの位相を位相データ記憶回路１２４に前回記憶された最適位相に調整するとともに、シリアルデータＳＤａの位相を位相データ記憶回路１２９に前回記憶された最適位相に調整する。
【０２００】
この場合、ノイズ等により遅延シフトクロックＤＳＣＫの最適位相またはシリアルデータＳＤａの最適位相が検出されなかった場合でも、データドライバ２へのシリアルデータＳＤａの安定した書き込み動作が保証される。
【０２０１】
以上のことから、データドライバ２には必要なシリアルデータＳＤをすべて転送することが可能である。
【０２０２】
なお、本実施の形態に係るプラズマディスプレイ装置においては、遅延シフトクロックＤＳＣＫの立ち下がりでテストパターンをラッチしているが、遅延シフトクロックＤＳＣＫの立ち上がりでテストパターンをラッチしてもよい。
【０２０３】
また、本実施の形態に係るプラズマディスプレイ装置においては、シリアルデータＳＤがテストパターン発生回路１００に入力されているが、シリアルデータＳＤがテストパターン発生回路１００を経由せずにデータ遅延回路１６０に与えられてもよい。
【０２０４】
本実施の形態に係るプラズマディスプレイ装置においては、シフトクロックＳＣＫがクロック信号に相当し、シフトクロック発生回路１０がクロック信号発生器に相当し、サブフィールド変換部８がシリアルデータ発生器に相当し、テストパターン発生回路１００がテスト信号発生器に相当し、フリップフロップ回路１１０がラッチ装置およびラッチ回路に相当し、ラッチミス検出回路１３０がラッチミス検出器およびラッチミス検出回路に相当し、クロック位相制御回路１２０または位相制御回路１２３およびクロック遅延回路１４０が位相調整装置に相当し、位相データ記憶回路１２４が第１の記憶装置に相当し、位相維持期間ＳＵＳ１〜ＳＵＳ５が調整期間に相当し、ＲＳフリップフロップ回路１３７が保持回路に相当し、クロック遅延回路１４０がリングバッファに相当し、遅延回路１３９がリセット信号生成回路または遅延回路に相当し、出力回路１４３が選択器に相当し、遅延回路ＢＦ（１）〜ＢＦ（ｔ）が遅延回路に相当し、出力回路１４４が接続回路に相当し、位相データ記憶回路１２９が第２の記憶装置に相当する。
【０２０５】
（第２の実施の形態）
図２２は、第２の実施の形態に係るクロック位相調整部９ａの内部構成を示すブロック図である。
【０２０６】
本実施の形態では、ＰＤＰ１に２組のデータドライバ２ａ，２ｂが接続されている。
【０２０７】
クロック位相調整部９ａが図４のクロック位相調整部９と異なる点は、２組のデータドライバ２ａ，２ｂに対して２組のテストパターン発生回路１００ａ，１００ｂ、データ遅延回路１６０ａ，１６０ｂおよびフリップフロップ回路１１０ａ，１１０ｂを含み、共通のクロック位相制御回路１２０およびワイヤード−ＯＲ回路１５０を含む点である。
【０２０８】
また、２組のデータドライバ２ａ，２ｂは、それぞれラッチミス検出回路１３０ａ，１３０ｂを含む。
【０２０９】
テストパターン発生回路１００ａ，１００ｂには、図１のサブフィールド変換部８により出力されたシリアルデータＳＤとクロック位相制御部１２０により出力されたテストパターン制御信号ＴＰＣとが与えられる。
【０２１０】
テストパターン発生回路１００ａ，１００ｂは、図２で説明した書き込み期間ＡＤ１〜ＡＤ５において、サブフィールド変換部８から与えられたシリアルデータＳＤをそのまま出力する。また、テストパターン発生回路１００ａ，１００ｂは、図３で説明したクロック位相調整期間においてテストパターン制御信号ＴＰＣに応じてテストパターンＴＰを出力する。
【０２１１】
データ遅延回路１６０ａには、テストパターン発生回路１００ａにより出力されたシリアルデータＳＤまたはテストパターンＴＰがそれぞれ与えられる。データ遅延回路１６０ａは、テストパターンＴＰをそのまま出力し、クロック位相制御部１２０から与えられる位相遅延信号ＤＰＣａに基づいてシリアルデータＳＤを遅延させて出力する。
【０２１２】
データ遅延回路１６０ｂには、テストパターン発生回路１００ｂにより出力されたシリアルデータＳＤまたはテストパターンＴＰがそれぞれ与えられる。データ遅延回路１６０ｂは、テストパターンＴＰをそのまま出力し、クロック位相制御部１２０から与えられる位相遅延信号ＤＰＣｂに基づいてシリアルデータＳＤを遅延させて出力する。
【０２１３】
フリップフロップ回路１１０ａ，１１０ｂには、データ遅延回路１６０ａ，１６０ｂにより出力されたシリアルデータＳＤまたはテストパターンＴＰとシフトクロックＳＣＫとが与えられる。
【０２１４】
フリップフロップ回路１１０ａは、シフトクロックＳＣＫの立ち下がりでシリアルデータＳＤまたはテストパターンＴＰをラッチし、シリアルデータＳＤａａまたはテストパターンＴＰａａとして出力する。
【０２１５】
フリップフロップ回路１１０ｂは、シフトクロックＳＣＫの立ち下がりでシリアルデータＳＤまたはテストパターンＴＰをラッチし、シリアルデータＳＤａｂまたはテストパターンＴＰａｂとして出力する。
【０２１６】
ラッチミス検出回路１３０ａには、フリップフロップ回路１１０ａにより出力されたテストパターンＴＰａａとクロック位相制御部１２０が出力した遅延シフトクロックＤＳＣＫとが与えられる。ラッチミス検出回路１３０ａは、テストパターンＴＰａａを遅延シフトクロックＤＳＣＫの立ち下がりでラッチすることにより、ラッチミス発生の有無を示すラッチミス検出信号ＬＭａを出力する。
【０２１７】
ラッチミス検出回路１３０ｂには、フリップフロップ回路１１０ｂにより出力されたテストパターンＴＰａｂとクロック位相制御部１２０が出力した遅延シフトクロックＤＳＣＫとが与えられる。ラッチミス検出回路１３０ｂは、テストパターンＴＰａｂを遅延シフトクロックＤＳＣＫの立ち下がりでラッチすることにより、ラッチミス発生の有無を示すラッチミス検出信号ＬＭｂを出力する。
【０２１８】
ラッチミス検出回路１３０ａ，１３０ｂは、オープンドレイン出力を有する。ワイヤード−ＯＲ回路１５０には、ラッチミス検出回路１３０ａが出力したラッチミス検出信号ＬＭａとラッチミス検出信号１３０ｂが出力したラッチミス検出信号ＬＭｂとが与えられる。
【０２１９】
ワイヤード−ＯＲ回路１５０は、ラッチミス検出信号ＬＭａ，ＬＭｂの論理積をラッチミス検出信号ＬＭｃとして出力し、クロック位相制御部１２０に与える。したがって、ラッチミス検出信号ＬＭａ，ＬＭｂのいずれかにローの部分があれば、ラッチミス検出信号ＬＭｃにもローの部分が発生する。
【０２２０】
クロック位相制御部１２０は、クロック位相調整期間にラッチミス検出信号ＬＭｃに基づいて遅延シフトクロックＤＳＣＫの最適位相を検出し、遅延シフトクロックＤＳＣＫを出力する。
【０２２１】
また、クロック位相制御部１２０は、クロック位相調整期間後にシリアルデータＳＤａａ，ＳＤａｂの最適位相を検出し、位相遅延信号ＤＰＣａ，ＤＰＣｂをそれぞれデータ遅延回路１６０ａ，１６０ｂに与える。
【０２２２】
データドライバ２ａ，２ｂには、フリップフロップ回路１１０ａ，１１０ｂが出力したシリアルデータＳＤａａ，ＳＤａｂとクロック位相制御部１２０が出力した遅延シフトクロックＤＳＣＫとが与えられる。
【０２２３】
上記のように、本実施の形態に係るクロック位相調整部９においては、ワイヤード−ＯＲ回路１５０により複数のラッチミス検出信号ＬＭａ，ＬＭｂの論理積がラッチミス検出信号ＬＭＣとして出力される。さらに、複数のデータドライバに対して１つのクロック位相制御回路１２０でシフトクロックＳＣＫの位相調整が可能である。しがたって、回路構成の簡単化が可能である。
【０２２４】
なお、本実施の形態に係るクロック位相調整部９ａにおいては、データドライバ２ａ，２ｂに対しそれぞれテストパターン発生回路１００ａ，１００ｂが設けられているが、共通のテストパターン回路を設けてもよい。この場合、共通のテストパターン回路は、データドライバ２ａ，２ｂのうちラッチミス検出の対象となる一方に対して選択的にテストパターンＴＰを発生する。それにより、クロック位相調整部９ａの回路構成が簡単化される。
【０２２５】
また、本実施の形態に係るクロック位相調整部９ａにおいては、データドライバ２の個数は２であるが、３以上あっても構わない。
【０２２６】
本実施の形態に係るプラズマディスプレイ装置においては、テストパターン発生回路１００ａ，１００ｂがテスト信号発生器に相当し、フリップフロップ回路１１０ａ，１１０ｂがラッチ装置およびラッチ回路に相当し、ラッチミス検出回路１３０ａ，１３０ｂがラッチミス検出器に相当する。
【図面の簡単な説明】
【０２２７】
【図１】図１は、本発明の一実施の形態に係るプラズマディスプレイ装置の構成を示すブロック図、
【図２】図２は、図１に示すプラズマディスプレイ装置に適用されるＡＤＳ方式を説明するための図、
【図３】図３は、図１のクロック位相調整部に与えられたシフトクロックの位相が調整される期間について説明する図、
【図４】図４は、図１のクロック位相調整部の内部構成を示すブロック図、
【図５】図５は、クロック位相制御部の内部構成を示すブロック図、
【図６】図６（ａ）は、図４のラッチミス検出回路の内部構成を示すブロック図、図６（ｂ）は、ラッチミス検出回路における各部の信号を示すタイミング図、
【図７】図７は、ラッチミスの検出を説明する図、
【図８】図８（ａ）は、ラッチミス検出回路の他の例を示すブロック図、図８（ｂ）は、ラッチミス検出回路における各部の信号を示すタイミング図、
【図９】図９（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図、図９（ｂ）は、ラッチミス検出回路における各部の信号を示すタイミング図、
【図１０】図１０（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図、図１０（ｂ）は、ラッチミス検出回路における各部の信号を示すタイミング図、
【図１１】図１１（ａ）は、ラッチミス検出回路のさらに他の例を示すブロック図、図１１（ｂ）は、図１１（ａ）のラッチミス検出回路における各部の信号を示すタイミング図、
【図１２】図１２は、図５のクロック遅延回路の内部構造を示すブロック図、
【図１３】図１３は、図１１で説明したシフトクロックＳＣＫ（０）からシフトクロックＳＣＫ（ｍ）の（ｍ＋１）個の信号の波形を示す波形図、
【図１４】図１４は、クロック遅延回路の他の例を示す図、
【図１５】図１５は、遅延シフトクロックの最適位相を説明する図、
【図１６】図１６は、位相制御回路が遅延シフトクロックの最適位相を検出する動作の一例を示すフローチャート、
【図１７】図１７は、遅延シフトクロックの最適位相の検出に必要なクロック数を説明する図、
【図１８】図１８は、クロック位相調整期間が複数の維持期間にわたって行われる場合を説明する図、
【図１９】図１９は、位相制御回路のクロック位相調整期間中の動作の一例を示すフローチャート、
【図２０】図２０は、位相制御回路が３フィールド毎にクロック位相調整を開始する動作の一例を示すフローチャート、
【図２１】図２１は、書き込み期間における遅延シフトクロックを発生するタイミングについて説明する図、
【図２２】図２２は、第２の実施の形態に係るクロック位相調整部の内部構成を示すブロック図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2005015528.tif 000025
【図２】
2005015528.tif 000026
【図３】
2005015528.tif 000027
【図４】
2005015528.tif 000028
【図５】
2005015528.tif 000029
【図６】
2005015528.tif 000030
【図７】
2005015528.tif 000031
【図８】
2005015528.tif 000032
【図９】
2005015528.tif 000033
【図１０】
2005015528.tif 000034
【図１１】
2005015528.tif 000035
【図１２】
2005015528.tif 000036
【図１３】
2005015528.tif 000037
【図１４】
2005015528.tif 000038
【図１５】
2005015528.tif 000039
【図１６】
2005015528.tif 000040
【図１７】
2005015528.tif 000041
【図１８】
2005015528.tif 000042
【図１９】
2005015528.tif 000043
【図２０】
2005015528.tif 000044
【図２１】
2005015528.tif 000045
【図２２】
2005015528.tif 000046
【国際調査報告】
2005015528.tif 000047
2005015528.tif 000048