(57)【要約】任意の画素電極に電荷をチャージする。電荷がチャージされた画素電極に接続されたスイッチング素子をオフにした状態で、少なくとも１フレーム期間より長い期間電荷を保持する。電荷を保持した後、画素電極に対し電子ビームを照射し、画素電極から放出される２次電子の情報によって画素電極に関して検査する。
2004109376.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記走査線と信号線との交差部近傍にそれぞれ形成された複数のスイッチング素子と、前記複数のスイッチング素子にそれぞれ接続され行列方向に配置された複数の画素電極と、を備えたアレイ基板の検査方法において、
前記複数の画素電極に順次電荷をチャージし、
前記複数の画素電極に電荷をチャージした後、当該複数の画素電極に接続される前記スイッチング素子を全てオフにした状態で、前記電荷を一定期間保持し、
前記一定期間保持した後、前記複数の画素電極に対し電子ビームを照射し、前記画素電極から放出される２次電子の情報によって前記画素電極に関して検査するアレイ基板の検査方法。
【請求項２】
前記アレイ基板は、前記基板上に作りこまれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部を更に備えた請求項１に記載のアレイ基板の検査方法。
【請求項３】
前記駆動回路部および前記スイッチング素子は、ポリシリコンを用いた薄膜トランジスタを含んで構成される請求項２に記載のアレイ基板の検査方法。
【請求項４】
前記複数の画素電極は、異なる行に配置されている請求項１に記載のアレイ基板の検査方法。
【請求項５】
基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記走査線と信号線との交差部近傍にそれぞれ形成された複数のスイッチング素子と、前記複数のスイッチング素子にそれぞれ接続され行列方向に配置された複数の画素電極と、を備えたアレイ基板の検査方法において、
任意の画素電極に電荷をチャージし、
電荷がチャージされた前記画素電極に接続されたスイッチング素子をオフにした状態で、少なくとも１フレーム期間より長い期間電荷を保持し、
前記電荷を保持した後、前記画素電極に対し電子ビームを照射し、前記画素電極から放出される２次電子の情報によって前記画素電極に関して検査するアレイ基板の検査方法。
【請求項６】
前記電荷を保持する際は、４フレーム期間以上保持する請求項５に記載のアレイ基板の検査方法。
【請求項７】
前記アレイ基板は、前記基板上に作りこまれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部を更に備えた請求項５に記載のアレイ基板の検査方法。
【請求項８】
前記駆動回路部および前記スイッチング素子は、ポリシリコンを用いた薄膜トランジスタを含んで構成される請求項７に記載のアレイ基板の検査方法。
【発明の詳細な説明】
【技術分野】  この発明は、液晶表示パネルの構成部品であるアレイ基板を検査するアレイ基板の検査方法に関する。
【背景技術】  液晶表示パネルは、ノート型パーソナルコンピュータ（ノートＰＣ）のディスプレイ部、携帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示パネルは、複数の画素電極がマトリクス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層と、を有する。
アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、及びこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。
アレイ基板のタイプとして、２つのタイプがある。即ち、スイッチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線及び信号線の駆動回路をアレイ基板に組み込むことができる。
上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法及び検査装置としては、特開平１１−２７１１７７号公報、特開２０００−３１４２号公報、Ｕ．Ｓ．Ｐ．５，２６８，６３８に開示された技術がある。
特開平１１−２７１１７７号公報は、アモルファスタイプのＬＣＤ基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、ＬＣＤ基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開２０００−３１４２号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される２次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。Ｕ．Ｓ．Ｐ．５，２６８，６３８の技術でも、電子ビームを画素電極に照射したときに放出される２次電子を利用するものである。
【発明の開示】
液晶表示パネルの信頼性を向上させるためには、素子（画素部）のリークの有無を厳格に検出し、製品を選別しなければならない。しかし製品の良否を厳格に判定するには、アレイ基板の製造工程においてその品質を検査する検査方法の信頼性が高くなければならない。
この発明は以上の点に鑑みなされたもので、その目的は、アレイ基板の検査の信頼性を向上させることができるアレイ基板の検査方法を提供することにある。
上記課題を解決するため、本発明の態様に係るアレイ基板の検査方法は、基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記走査線と信号線との交差部近傍にそれぞれ形成された複数のスイッチング素子と、前記複数のスイッチング素子にそれぞれ接続され行列方向に配置された複数の画素電極と、を備えたアレイ基板の検査方法において、任意の画素電極に電荷をチャージし、電荷がチャージされた前記画素電極に接続されたスイッチング素子をオフにした状態で、少なくとも１フレーム期間より長い期間電荷を保持し、前記電荷を保持した後、前記画素電極に対し電子ビームを照射し、前記画素電極から放出される２次電子の情報によって前記画素電極に関して検査する。
【図面の簡単な説明】  図１は本発明の実施の形態に係るアレイ基板の検査方法による測定を説明するタイミングチャートである。
図２はアレイ基板を備えた液晶表示パネルの概略断面図である。
図３は図２に示した液晶表示パネルの一部を示す斜視図である。
図４はマザー基板を利用して構成されたアレイ基板の配列例を示す平面図である。
図５は図４に示したアレイ基板のアレイ基板メイン領域の概略平面図である。
図６は図５に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
図７は図６に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
図８は図７に示したアレイ基板の一部を拡大して示す断面図である。
図９は電気的テスタおよび電子ビームテスタを含むアレイ基板の検査装置の概略構成図である。
図１０はアレイ基板の検査方法を説明するためのフローチャートである。
図１１は検査対象となるアレイ基板の端部の例を示す平面図である。
図１２はアレイ基板のアレイ基板メイン領域の変形例を示す概略平面図である。
【発明を実施するための最良の形態】  以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板の検査方法について詳細に説明する。始めに、ポリシリコンタイプのアレイ基板を備えた液晶表示パネルについて説明する。本実施の形態において、ポリシリコンタイプのアレイ基板を、アレイ基板１０１として説明する。
図２および図３に示すように、液晶表示パネルは、アレイ基板１０１と、このアレイ基板に所定の隙間を保持して対向配置された対向基板１０２と、これら両基板に狭持された液晶層１０３とを備えている。アレイ基板１０１および対向基板１０２は、スペーサとして柱状スペーサ１２７により所定の隙間を保持している。アレイ基板１０１および対向基板１０２の周縁部同士はシール材１６０で接合され、シール材の一部に形成された液晶注入口１６１は封止材１６２で封止されている。
次に、図４を参照して、アレイ基板１０１について詳述する。図４には、アレイ基板より大きな寸法の基板としてのマザー基板１００を示し、このマザー基板を利用して４つのアレイ基板１０１が構成された例を示している。このように、アレイ基板１０１を形成する際、一般に、マザー基板１００を用いて形成されている。
次に、図４に示した１つのアレイ基板１０１を代表してその構成を説明する。アレイ基板１０１は、アレイ基板メイン領域１０１ａおよびアレイ基板サブ領域１０１ｂを有するが、ここではアレイ基板メイン領域１０１ａについて詳しく説明する。なお、アレイ基板サブ領域１０１ｂについては、後で詳しく説明する。
図５に示すように、アレイ基板１０１上の画素領域３０には、複数の画素電極Ｐがマトリクス状に配置されている。アレイ基板１０１は、画素電極Ｐに加えて、これら画素電極Ｐの行に沿って配置された複数の走査線Ｙ、これら画素電極Ｐの列に沿って配置された複数の信号線Ｘを備えている。すなわち、複数の走査線Ｙは行方向に延在し、複数の信号線Ｘは列方向に延在している。アレイ基板１０１は、走査線Ｙおよび信号線Ｘの各交差部近傍に配置されるスイッチング素子としての薄膜トランジスタ（以下、ＴＦＴと称する）ＳＷを有している。アレイ基板１０１は駆動回路部として、複数の走査線Ｙを駆動する走査線駆動回路４０を有している。
各ＴＦＴＳＷは、走査線Ｙを介して駆動された時に信号線Ｘの信号電圧を画素電極Ｐに印加する。走査線駆動回路４０は、アレイ基板１０１上に作り込まれ、画素領域３０の外側領域に配置されている。また、走査線駆動回路４０は、ＴＦＴＳＷと同様なポリシリコンの半導体膜を有したＴＦＴを用いて構成されている。
更に、アレイ基板１０１は、アレイ基板メイン領域１０１ａのエッジラインの一側に沿って並ぶとともに、走査線駆動回路４０および信号線Ｘに接続される複数の端子からなるパッド群ＰＤｐを備えている。パッド群ＰＤｐは、それぞれ異なる信号を入力するために用いられる他、検査用の信号を入出力するために用いられる。アレイ基板１０１は、マザー基板１００を、例えばアレイ基板のエッジｅ（図４）に沿って切断することにより互いに分離され切出される。
次に、図６および図７を参照して、液晶表示パネルの画素領域３０の一部をとり出して更に説明する。図６はアレイ基板の画素領域３０を拡大して示す平面図、図７は液晶表示パネルの画素領域を拡大して示す断面図である。アレイ基板１０１はガラス基板等の透明な絶縁基板としての基板１１１を有している。基板１１１上には、複数の信号線Ｘおよび複数の走査線Ｙがマトリクス状に配置され、信号線と走査線との各交差部近傍にＴＦＴＳＷ（図６の円１７１で囲む部分参照）が設けられている。
ＴＦＴＳＷは、ポリシリコンで形成されソース／ドレイン領域１１２ａ、１１２ｂを有した半導体膜１１２と、走査線Ｙの一部を延在したゲート電極１１５ｂと、を有している。
また、基板１１１上には、補助容量素子１３１を形成するストライプ状の補助容量線１１６が複数形成され、走査線Ｙと平行に延びている。この部分に画素電極Ｐが形成されている（図６の円１７２で囲む部分と図７参照）。
詳細に述べると、基板１１１上には、半導体膜１１２と、補助容量下部電極１１３と、が形成され、これら半導体膜および補助容量下部電極を含む基板上にゲート絶縁膜１１４が成膜されている。ここで、補助容量下部電極１１３は、半導体膜１１２と同様ポリシリコンで形成されている。ゲート絶縁膜１１４上に、走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６が配設されている。補助容量線１１６および補助容量下部電極１１３はゲート絶縁膜１１４を介して対向配置されている。走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６を含むゲート絶縁膜１１４上には層間絶縁膜１１７が成膜されている。
層間絶縁膜１１７上には、コンタクト電極１２１および信号線Ｘが形成されている。コンタクト電極１２１は、それぞれコンタクトホールを介して、半導体膜１１２のソース／ドレイン領域１１２ａ、および画素電極Ｐにそれぞれ接続されている。コンタクト電極１２１は補助容量下部電極１１３に接続されている。信号線Ｘはコンタクトホールを介して半導体膜１１２のソース／ドレイン領域１１２ｂと接続されている。
コンタクト電極１２１、信号線Ｘ、および層間絶縁膜１１７に重ねて保護絶縁膜１２２が形成されている。保護絶縁膜１２２上には、それぞれストライプ状の緑色の着色層１２４Ｇ、赤色の着色層１２４Ｒ、および青色の着色層１２４Ｂが隣接し交互に並んで配設されている。着色層１２４Ｇ、１２４Ｒ、１２４Ｂはカラーフィルタを構成している。
着色層１２４Ｇ、１２４Ｒ、１２４Ｂ上には、ＩＴＯ（インジウム・すず酸化物）等の透明な導電膜により画素電極Ｐがそれぞれ形成されている。各画素電極Ｐは、着色層および保護絶縁膜１２２に形成されたコンタクトホール１２５を介してコンタクト電極１２１に接続されている。画素電極Ｐの周縁部は、補助容量線１１６および信号線Ｘに重なっている。ここで、画素電極Ｐに接続された補助容量素子１３１は、電荷を蓄積する補助容量として機能する。
着色層１２４Ｒ、１２４Ｇ上には、柱状スペーサ１２７（図６参照）が形成されている。全てを図示しないが、柱状スペーサ１２７は各着色層上に所望の密度で複数本形成されている。着色層１２４Ｇ、１２４Ｒ、１２４Ｂおよび画素電極Ｐ上には、配向膜１２８が形成されている。
対向基板１０２は、透明な絶縁基板として基板１５１を有している。この基板１５１上には、ＩＴＯ等の透明材料で形成された対向電極１５２および配向膜１５３が順次形成されている。
図９を参照して、電子ビームテスタ（以下、ＥＢテスタと称する）および電気的テスタを用いたアレイ基板１０１の検査方法およびアレイ基板の検査装置について説明する。この検査は、基板上に画素電極Ｐを形成した後に行なわれる。
まず、アレイ基板１０１の検査に用いる検査装置の構成を説明する。検査チャンバとしての真空チャンバ３１０には、電子ビーム走査器３００が設けられている。電子ビーム走査器３００はアレイ基板に対し電子ビームを照射する電子ビーム照射手段として機能する。真空チャンバ３１０内には、検査対象となるアレイ基板１０１を収容することができ、また取り出すこともできる。さらに真空チャンバ３１０には、電子検出器３５０が設けられている。電子検出器３５０はアレイ基板から放出される２次電子を検出する電子検出手段として機能する。真空チャンバ３１０内には、プローブユニット３４０が配置され、プローブユニット３４０は、その複数のプローブをアレイ基板１０１の対応するパッドに接触させることができる。このコントロールは、図示しないがロボットにより精度良く行なわれる。
真空チャンバ３１０の側壁には、封止コネクタ３１１が設けられている。この封止コネクタ３１１は、真空チャンバ３１０内部を気密状態に維持しながら、内部のプローブユニット３４０、電子検出器３５０などを外部の各対応するユニットに接続するためのものである。真空チャンバ３１０の外側には制御装置３２０が配置されている。制御装置３２０は、信号源部３２１、駆動回路制御部３２２、信号解析部３２３、これらを制御する制御部３２４、入出力部３２５を有している。信号源部３２１はアレイ基板に対し電気信号を供給する電気信号供給手段として機能する。信号解析部３２３はアレイ基板を流れた電気信号を検出する電気信号検出手段として機能する。
制御部３２４は、駆動回路制御部３２２を制御し、プローブユニット３４０を介してアレイ基板１０１上の走査線駆動回路４０の検査を行うことができる。走査線駆動回路４０をテストする検出情報が駆動回路制御部３２２から制御部３２４に取り込まれ、入出力部３２５を介して外部の例えば表示装置に出力される。駆動回路制御部３２２は、アレイ基板１０１上の走査線駆動回路４０を介して、アレイ基板１０１上の素子を駆動することができる。このとき、信号源部３２１からの信号はアレイ基板上の信号線Ｘに与えられ、各画素部２００の補助容量に対する電荷チャージを実現することもできる。
制御部３２４は、電子ビーム走査器３００を制御し、アレイ基板１０１の画素部２００を走査させることができる。このとき画素部２００から放出される２次電子は、電子検出器３５０によって検出され、その検出情報は、信号解析部３２３に送られる。信号解析部３２３は、電子検出器３５０からの検出情報を解析し、また制御部３２４からの位置情報（検出した画素部のアドレス）を参照し、画素部２００の状態を判断する。
上記の検査装置がアレイ基板１０１を検査する場合、まず、真空チャンバ３１０内にアレイ基板１０１が配置される。プローブユニット３４０のプローブは、後述する接続パッド群ＣＰＤｐに接続される。信号源部３２１から出力される電気信号としての駆動信号はプローブユニット３４０を介して接続パッド群ＣＰＤｐに供給される。これにより、接続パッド群ＣＰＤｐに接続された走査線駆動回路４０および信号線Ｘに駆動信号が供給される。走査線駆動回路４０を流れた駆動信号を検出および解析することにより走査線駆動回路４０に対して電気的な検査を行う。さらに、走査線駆動回路４０および信号線Ｘに駆動信号を供給して、画素電極Ｐに電荷をチャージする。そして電荷がチャージされた画素電極Ｐに対し電子ビーム走査器３００から電子ビームを照射し、画素電極Ｐから放出される２次電子を検出および解析することによりこの画素電極Ｐが正常に電荷を保持しているか否かの検査を行う。ここでの検査は画素電極Ｐ自体の不良だけではなく、画素電極Ｐに接続されているＴＦＴＳＷの不良、画素電極Ｐを含む補助容量素子１３１の不良等々、画素電極に関する素子の検査を意味する。
図１０には、上記したアレイ基板１０１を検査するときのプロセスを概略的に示している。真空チャンバ３１０内で走査線駆動回路４０に駆動信号が入力される（ステップＳ１）。電気的テスタにより走査線駆動回路４０が検査される（ステップＳ２）。検査項目としては、走査線駆動回路４０にスタートパルスを供給し、シリアルアウトが正常かどうかで走査線駆動回路４０の動作が正常であるかどうかが判断される検査などがある（ステップＳ３）。この時点で不良が発見された場合は、リペアまたは破棄されることになる。
次に、走査線駆動回路４０の動作が正常と判断されると、各画素部２００のテストが開始される。まず、各画素部２００の補助容量素子１３１に対して電荷がチャージされる（ステップＳ４）。これは電気的テスタにより信号源部３２１からの駆動信号が供給されることで得られる。また、電子ビーム走査器３００が駆動される。これにより電子検出器３５０からの検出情報が信号解析部３２３に送られ、各画素部２００の検査が実行される（ステップＳ５）。放出された２次電子を測定し、各画素部２００の電圧が正常であるかどうか判断する（ステップＳ６）。不備のアレイ基板が検出された場合は、リペアまたは破棄されることになる。
上記の説明において、検査対象となるアレイ基板としては、図９に示すような基板を想定した。しかし、この発明はこのようなアレイ基板の検査のみに限定されるものではない。
図１１には、本実施の形態の検査方法の検査対象となるアレイ基板の端部の例を示している。アレイ基板１０１はアレイ基板メイン領域１０１ａと、このアレイ基板メイン領域１０１ａの外側であるアレイ基板サブ領域１０１ｂとを有する。なお、アレイ基板サブ領域１０１ｂは、検査後、切り取り線ｅ２に沿って例えばスクライブラインを引くことにより切り取られる。
アレイ基板メイン領域１０１ａのパッド群ＰＤｐは、配線を介して図５に示した走査線駆動回路４０および信号線Ｘにそれぞれ接続されている。この領域に配置されたパッド群ＰＤｐを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。
ロジック端子は、端子ＣＬＫおよび端子ＳＴを有している。これら端子ＣＬＫ、および端子ＳＴに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路４０に入力する信号である。
検査端子は、シリアルアウト端子ｓ／ｏである。このシリアルアウト端子ｓ／ｏから出力される信号は、スタートパルスに応答する走査線駆動回路４０のシフトレジスタ（ｓ／ｒ）から出力されるシリアル出力である。
電源端子としては、例えば端子ＶＤＤ、および端子ＶＳＳ等、複数の種類の端子がある。端子ＶＤＤおよび端子ＶＳＳに入力される信号は、ハイレベル用の電源およびロウレベル用の電源である。信号入力端子としては、端子ＶＩＤＥＯである。端子ＶＩＤＥＯに入力される信号は、例えば映像信号である。ここで、端子ＶＩＤＥＯは、数百から数千の端子であり、パッド群ＰＤｐの大きな割合を占めている。
一方、アレイ基板サブ領域１０１ｂのエッジには接続パッド群ＣＰＤｐが設けられている。この接続パッド群ＣＰＤｐは、配線を介してアレイ基板メイン領域１０１ａ側のパッド群ＰＤｐと接続されている。
接続パッド群ＣＰＤｐの端子は、クロック用の従属端子ｄＣＬＫ、ハイレベル用の従属端子ｄＶＤＤ、ロウレベル用の従属端子ｄＶＳＳ、および映像信号用の共通端子ｃＶＩＤＥＯ等である。これらの従属端子ｄＣＬＫ、従属端子ｄＶＤＤ、従属端子ｄＶＳＳ、および共通端子ｃＶＩＤＥＯ等は、アレイ基板サブ領域１０１ｂのエッジｅに配列されており、対応するアレイ基板メイン領域１０１ａのパッド群ＰＤｐに配線を介して接続されている。
複数の端子ＶＩＤＥＯは１つの共通端子ｃＶＩＤＥＯに接続される構成としたが、少数の共通端子に接続される構成であれば良い。これにより、アレイ基板サブ領域１０１ｂに設けられた接続パッド群ＣＰＤｐのパッド数は、アレイ基板メイン領域１０１ａに設けられたパッド群ＰＤｐのパッド数に比べて格段と低減される。
以上のように構成されたアレイ基板１０１の画素部をＥＢテスタにより検査する際、アレイ基板１０１の有する接続パッド群ＣＰＤｐの各パッドにプローブを接続し、このプローブを介して画素部２００の補助容量素子１３１に電荷を蓄積する。そして電荷が蓄積された後、各画素部２００に電子ビームを照射することにより各画素部から放出される２次電子を検出する。これにより、各画素部２００の欠陥の有無を検査する。
上記のように、製品の信頼性をあげるためには、各画素部２００のリーク量を検出し、製品を選別しなければならない。そこで、アレイ基板１０１の画素部２００において、リーク電流が生じる原因として次のようなことが考えられるので説明する。
図８には、図７に示したアレイ基板１０１を一部拡大し、リーク電流が生じる場合を示す。上述したように、補助容量下部電極１１３はポリシリコン（ｐ−Ｓｉ）により形成されている。補助容量下部電極１１３を形成する場合、基板１１１上にアモルファスシリコン（ａ−Ｓｉ）膜を被着、そのａ−Ｓｉ膜に、例えばＸｅＣｌエキシマレーザを照射することにより形成される。補助容量下部電極１１３の表面は、一部隆起して形成されている。また、補助容量線１１６は、例えばモリブデンタングステン（ＭｏＷ）で形成されている。この場合、補助容量下部電極１１３と補助容量線１１６との距離は適正に保持されていないと、リーク電流が生じることがある。すなわち、エキシマレーザを照射してｐ−Ｓｉ膜を形成する場合、補助容量下部電極１１３の表面が隆起して形成されるためである。
補助容量下部電極１１３の表面が隆起して構成された場合、上記したリーク電流は微小であるため、一層厳格なリーク電流の測定を行う必要がある。以下、微小リークを測定する検査方法を説明する。
図１を用いて、本実施の形態における画素部２００の電圧を測定するタイミングを説明する。画素部２００の外部から１行目の走査線Ｙにゲート信号Ｇａｔｅ１がｔ０のタイミングで入力される。これに続いて２行目の走査線Ｙ、３行目の走査線に順次ゲート信号が入力されていき、最終行の走査線にＧａｔｅ最終が入力される。各走査線Ｙにゲート信号が入力されている間は、当該走査線に接続されるＴＦＴＳＷはオン状態となり、このタイミングで信号線Ｘに駆動信号（データ）を入力することにより、行毎に画素電極Ｐに電荷がチャージされる。そしてゲート信号の入力が終了すると同時に当該走査線Ｙに接続されるＴＦＴＳＷはオフ状態となり、次の行の走査線にゲート信号が入力されていく。
ゲート信号Ｇａｔｅ１が入力された時点ｔ０からＧａｔｅ最終が入力され終わる時点ｔ１までの期間Ｔ１を１フレームという。通常、１フレームはおよそ１６ｍｓ程度である。
各走査線Ｙにゲート信号が入力されるタイミングで信号線Ｘに駆動信号（データ）を入力することにより、行毎に画素電極Ｐに電荷がチャージされる。すなわち、異なる行の画素電極Ｐに電荷がチャージされる。１行目の画素電極Ｐから順に最終行の画素電極Ｐまで電荷がチャージされた後、即ち、全ての行のＴＦＴＳＷがオフ状態となった後、本実施の形態においては４フレームに相当する期間、そのまま画素電極Ｐに電荷を保持させる。言い換えると画素電極Ｐを含む補助容量に電荷を保持させる。ゲート信号Ｇａｔｅ１が入力される１行目の画素電極Ｐを含む補助容量で保持されている電荷量はデータＤａｔａで示される。
そして、４フレームに相当する期間の後、１行目の画素電極Ｐから順に電子ビームを照射していきＥＢテストを行う。ここで、例えば１行目の画素電極Ｐの保持期間は、電荷がチャージされてから最終行の走査線Ｙまで走査される期間（１フレーム）と４フレームとの合計、即ち５フレームに相当する期間となる。
このように一定の保持期間を設けることにより、微弱なリークを生じている画素部２００においても検査時には補助容量のリーク量Ｖｏが大きい状態で検査できるため、欠陥画素であると認識することが可能となる。欠陥画素の判定は、もともと正常な画素電極Ｐが保持している電荷量に関する理想データを参照して、この理想データとデータＤａｔａとを比較することにより行われる。
なお、本実施の形態においては、全ての画素電極Ｐに電荷をチャージし終え全てのＴＦＴＳＷをオフしてからの保持期間を４フレームとしたが、必ずしも４フレームである必要はなく、少なくとも１フレームより長い期間であるように適宜保持期間を設定しても良い。検査効率を考慮すると、保持期間の上限は１０秒である。なお、本実施の形態において１フレームは、製品になったときに表示を行う場合と同じ期間としたが、ＥＢテスタを用いた検査のために画素電極Ｐに電荷をチャージする際の書き込みはこの期間と異なっていても良い。但し、本発明における保持期間は、製品になったときに表示を行う場合の１フレーム期間を基準とするものである。
以上のように構成されたアレイ基板の検査方法によれば、補助容量に生じるリーク量を一層厳格に測定できるため、アレイ基板の検査の信頼性を向上することができる。また、不良の液晶表示パネルの製品流出を抑制することができる。
なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、任意の画素電極Ｐを検査する際は、まず、任意の画素電極に電荷をチャージする。電荷がチャージされた画素電極Ｐに接続されたＴＦＴＳＷをオフにした状態で、少なくとも１フレーム期間より長い期間電荷を保持する。電荷を保持した後、画素電極Ｐに対し電子ビームを照射して画素電極から放出される２次電子の情報によって画素電極に関して検査すれば良い。
図１２に示すように、アレイ基板１０１上の画素領域３０の外側領域に、駆動回路部として、走査線駆動回路４０および複数の信号線を駆動する信号線駆動回路５０を作り込んでも良い。信号線駆動回路５０は、ＴＦＴＳＷと同様にポリシリコンの半導体膜を有したＴＦＴを用いて構成されている。
信号線駆動回路５０はパッド群ＰＤｐを介して接続パッド群ＣＰＤｐに接続されている。接続パッド群ＣＰＤｐは信号線駆動回路５０に接続されるロジック端子や検査端子等を含んでいる。映像信号、クロック信号、およびスタートパルス信号がそれぞれ信号線駆動回路５０に入力されると、信号線駆動回路５０を構成するシフトレジスタが駆動し、シフトレジスタから出力される。この出力を解析することによって信号線駆動回路５０が正常か否かを判別する。
上記したことから、制御部３２４は、駆動回路制御部３２２を制御し、プローブユニット３４０を介してアレイ基板１０１上の走査線駆動回路４０および信号線駆動回路５０の検査を行うことができる。走査線駆動回路４０および信号線駆動回路５０を流れた駆動信号を検出および解析することにより、走査線駆動回路４０および信号線駆動回路５０を電気的に検査することができる。
走査線駆動回路４０および信号線駆動回路５０に駆動信号を供給することにより、画素電極Ｐに電荷をチャージすることができ、上記したように電子ビームによる検査を行うことができる。
検査対象となるアレイ基板１０１は、基板上に作り込まれ、走査線Ｙに駆動信号を供給する走査線駆動回路４０および信号線Ｘに駆動信号を供給する信号線駆動回路５０の少なくとも一方の駆動回路を含む駆動回路部を有していれば良い。走査線駆動回路４０および信号線駆動回路５０を構成するＴＦＴはポリシリコンを用いたものでなくても良い。
【産業上の利用可能性】  この発明によれば、アレイ基板の検査の信頼性を向上させることができるアレイ基板の検査方法を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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