(57)【要約】電磁界解析方法は、多層回路基板における各層での導体パターンの形状を初期設定するステップＳ１と、導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するステップＳ２と、多層回路基板を複数のエリアに二次元的に分割するステップＳ３と、エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するステップＳ４ａ，Ｓ４ｂと、初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するステップＳ５ａ，Ｓ５ｂと、該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するステップＳ６ａ，Ｓ６ｂと、各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップＳ８とを含む。  こうした手法により、多層回路基板の電磁界解析を短時間で実行でき、回路基板の設計に要する時間およびコストを大幅に低減できる。
2005015449.tif 000002
【特許請求の範囲】
【請求項１】
導体パターンの形状および信号解析条件を用いて電磁界解析を実行する回路基板の電磁界解析方法であって、
多層回路基板における各層での導体パターンの形状を初期設定するステップと、
導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するステップと、
多層回路基板を複数のエリアに二次元的に分割するステップと、
エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するステップと、
初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するステップと、
該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するステップと、
各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップとを含む回路基板の電磁界解析方法。
【請求項２】
多層回路基板を複数のエリアに分割するステップにおいて、互いに平行な複数の直線を含む分割線を用いて二次元的に分割するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項３】
多層回路基板を複数のエリアに分割するステップにおいて、互いに垂直な複数の直線を含む分割線を用いて二次元的に分割するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項４】
多層回路基板を複数のエリアに分割するステップにおいて、折れ線または曲線を含む分割線を用いて二次元的に分割するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項５】
多層回路基板を複数のエリアに分割するステップにおいて、ディスプレイ画面上に多層回路基板の平面図を表示し、ポインティングデバイスを用いて分割線の形状を指定するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項６】
エリア分割によって新たに生成された導体パターンのエッジ数を算出するステップを含む請求項１記載の回路基板の電磁界解析方法。
【請求項７】
追加のポートを設定するステップにおいて、算出したエッジ数に対応した個数のポートを追加するようにした請求項６記載の回路基板の電磁界解析方法。
【請求項８】
追加のポートを設定するステップにおいて、エッジ中心にポートを追加するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項９】
ある層での導体パターンのエッジに設けられたポート位置と、他の層での導体パターンのエッジに設けられたポート位置とが一致した場合、いずれか一方のポート位置をずらしてディスプレイ画面上に表示するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項１０】
特定の分割エリアに含まれる導体パターンの形状を変化させて、該分割エリアについて電磁界解析を再度実行するステップと、
該分割エリアに関する電磁界解析の結果と他の分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップとを含む請求項１記載の回路基板の電磁界解析方法。
【請求項１１】
導体パターンの形状および信号解析条件を用いて電磁界解析を実行する回路基板の電磁界解析装置であって、
多層回路基板における各層での導体パターンの形状を初期設定するための手段と、
導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するための手段と、
多層回路基板を複数のエリアに二次元的に分割するための手段と、
エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するための手段と、
初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するための手段と、
該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するための手段と、
各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るための手段とを備える回路基板の電磁界解析装置。
【請求項１２】
導体パターンを複数層有する矩形状の回路基板において、
前記導体パターンに複数のスパイラルインダクタンスパターンを含み、
前記回路基板の少なくとも３つのコーナー部に、前記複数のスパイラルインダクタンスパターンの内の３つが配置された回路基板。
【請求項１３】
前記回路基板の前記３つのコーナー部に配置された前記スパイラルインダクタンスパターンが、
前記コーナー部の頂点から前記スパイラルインダクタンスパターンまでの最短距離Ｌ１と、前記スパイラルインダクタンスパターンの外接円の直径Ｌ２の関係が、Ｌ１≦Ｌ２となるように配置されている請求項１２記載の回路基板。
【請求項１４】
請求項１２または１３に記載の回路基板と、
回路基板に搭載された半導体集積回路とを備える積層デバイス。
【請求項１５】
複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板の設計方法において、
前記回路基板を分割線により複数の分割エリアに分割するステップと、
前記複数の分割エリア毎にシミュレーションによって回路パターンを設計するステップと、を有し、
前記分割線は、前記回路基板内に複数配置される前記スパイラルインダクタンスパターンの内の２つ以上を分断しないようにした回路基板の設計方法。
【請求項１６】
複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板の設計方法において、
前記回路基板の少なくとも３つのコーナー部に、前記複数のスパイラルインダクタンスパターンの内の３つが配置されている請求項１５記載の回路基板の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、各種電子機器に用いられる回路基板の電磁界解析方法および装置、ならびに回路基板およびその設計方法に関する。
【背景技術】
【０００２】  従来から、回路基板を電磁界シミュレーションによって設計する試みが行われている。これは、従来の電子機器はますます高精度化され、また小型・高集積化されるために回路基板自体が導体パターンを複数層有する。そのため、導体パターン間の電磁気的干渉によって、技術者の経験だけでは当初の設計通りの特性が得られなくなるためである。電磁界解析シミュレータを用いて解析するという方法が考えられる。従来、電磁界シミュレーションには、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社製ＡＤＳ  ＭｏｍｅｎｔｕｍやＳｏｎｎｅｔ社製ＳｏｎｎｅｔやＡｎｓｏｆｔ社製ＲＦ  Ｄｅｓｉｇｎｅｒ、などが知られている。【０００３】  図１０は、従来の電磁界シミュレーションの一例を示すフローチャートである。まずステップＡ１では、多層回路基板における各層での導体パターンの形状を初期設定する。次にステップＡ２では、導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定する。次にステップＡ３では、初期設定したポートなどについて個別の解析条件をそれぞれ設定する。次にステップＡ４では、解析条件に基づいて多層回路基板の電磁界解析を実行する。次のステップＡ５で電磁界解析の結果が得られる。【０００４】  しかしながら、従来の回路基板は非常に高価になりやすいものである。すなわち、上述したように回路基板は導体パターンを複数層有する小型かつ高集積化された物であるために、各種導体パターンが電磁気的な干渉をする。それを回避するために電磁界シミュレーションにより導体パターンを設計しようとすると、この回路基板中に含まれる導体パターンが多数存在するため、電磁界シミュレーションで組み合わせを検証して最適設計しようすると、最低でも数週間の計算が必要となる。【０００５】  このように一つの回路基板を電磁界シミュレーションで設計する場合に数日かかってしまう事は、この回路基板を高価にしてしまう原因であった。また、素子間の電磁気的干渉を排除するために、それぞれの素子を水平方向のみに配置するとその素子間の電磁気的干渉を排除することは可能となるが、その素子間を接続する線路が発生し、その線路間或いは素子と線路間など様々な電磁気的干渉が発生するため、前述同様に所望の特性が得られず、設計期間が長時間かかることとなり、回路基板を高価にしてしまう原因であった。【０００６】  なお、下記特許文献１には、素子間の電磁気的干渉を排除するために、それぞれの素子を水平方向のみに配置するという回路基板の設計手法について記載されている。【０００７】
【特許文献１】特開２００３−１６１３３号公報（第５〜８頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】  本発明の目的は、多層回路基板の電磁界解析を短時間で実行でき、回路基板の設計に要する時間およびコストを大幅に低減できる回路基板の電磁界解析方法および装置ならびに回路基板およびその設計方法を提供することである。
【課題を解決するための手段】
【０００９】  本発明に係る回路基板の電磁界解析方法は、導体パターンの形状および信号解析条件を用いて電磁界解析を実行するものであって、
多層回路基板における各層での導体パターンの形状を初期設定するステップと、
導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するステップと、
多層回路基板を複数のエリアに二次元的に分割するステップと、
エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するステップと、
初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するステップと、
該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するステップと、
各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップとを含む。【００１０】  本発明において、多層回路基板を複数のエリアに分割するステップにおいて、互いに平行な複数の直線を含む分割線を用いて二次元的に分割することが好ましい。【００１１】  また本発明において、多層回路基板を複数のエリアに分割するステップにおいて、互いに垂直な複数の直線を含む分割線を用いて二次元的に分割することが好ましい。【００１２】  また本発明において、多層回路基板を複数のエリアに分割するステップにおいて、折れ線または曲線を含む分割線を用いて二次元的に分割することが好ましい。【００１３】  また本発明において、多層回路基板を複数のエリアに分割するステップにおいて、ディスプレイ画面上に多層回路基板の平面図を表示し、ポインティングデバイスを用いて分割線の形状を指定することが好ましい。【００１４】  また本発明において、エリア分割によって新たに生成された導体パターンのエッジ数を算出することが好ましい。【００１５】  また本発明において、追加のポートを設定するステップにおいて、算出したエッジ数に対応した個数のポートを追加することが好ましい。【００１６】  また本発明において、追加のポートを設定するステップにおいて、エッジ中心にポートを追加することが好ましい。【００１７】  また本発明において、ある層での導体パターンのエッジに設けられたポート位置と、他の層での導体パターンのエッジに設けられたポート位置とが一致した場合、いずれか一方のポート位置をずらしてディスプレイ画面上に表示することが好ましい。【００１８】  また本発明において、特定の分割エリアに含まれる導体パターンの形状を変化させて、該分割エリアについて電磁界解析を再度実行するステップと、
該分割エリアに関する電磁界解析の結果と他の分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップとを含むことが好ましい。【００１９】  本発明に係る回路基板の電磁界解析装置は、導体パターンの形状および信号解析条件を用いて電磁界解析を実行するものであって、
多層回路基板における各層での導体パターンの形状を初期設定するための手段と、
導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するための手段と、
多層回路基板を複数のエリアに二次元的に分割するための手段と、
エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するための手段と、
初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するための手段と、
該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するための手段と、
各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るための手段とを備える。【００２０】  本発明に係る回路基板は、導体パターンを複数層有する矩形状のものであって、
前記導体パターンに複数のスパイラルインダクタンスパターンを含み、
前記回路基板の少なくとも３つのコーナー部に、前記複数のスパイラルインダクタンスパターンの内の３つが配置されている。【００２１】  本発明において、前記回路基板の前記３つのコーナー部に配置された前記スパイラルインダクタンスパターンが、
前記コーナー部の頂点から前記スパイラルインダクタンスパターンまでの最短距離Ｌ１と、前記スパイラルインダクタンスパターンの外接円の直径Ｌ２の関係が、Ｌ１≦Ｌ２となるように配置されていることが好ましい。【００２２】  本発明に係る積層デバイスは、上記の回路基板と、
回路基板に搭載された半導体集積回路とを備える。
本発明に係る回路基板の設計方法は、複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板の設計方法であって、
前記回路基板を分割線により複数の分割エリアに分割するステップと、
前記複数の分割エリア毎にシミュレーションによって回路パターンを設計するステップと、を有し、
前記分割線は、前記回路基板内に複数配置される前記スパイラルインダクタンスパターンの内の２つ以上を分断しないようにしている。【００２３】  本発明において、複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板の設計方法であって、
前記回路基板の少なくとも３つのコーナー部に、前記複数のスパイラルインダクタンスパターンの内の３つが配置されていることが好ましい。
【発明の効果】
【００２４】  本発明に係る回路基板の電磁界解析方法および装置によれば、回路基板を複数のエリアに分割して、分割エリアごとに電磁界シミュレーションを実行した結果を合成している。こうした手法により電磁界シミュレーションの実行時間が格段に短縮できるため、回路基板の設計に要する時間およびコストを大幅に低減できる。また、シミュレーション結果が短時間で得られるため、回路基板の設計へのフィードバックが容易になり、回路基板の最適化設計が図られる。【００２５】  また本発明に係る回路基板およびその設計方法によれば、複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板のシミュレーション時間を大幅に短縮することができる。そのため、回路基板のコストダウンに大きく貢献することができる。また、得られた結果としては、分割せずにシミュレーションを行った結果とほとんど変わらず、実用に十分に対応する設計が可能となる。
【図面の簡単な説明】
【００２６】［図１］本発明に係る電磁界シミュレーションの一例を示すフローチャートである。
［図２］図２Ａ〜図２Ｅは、シミュレーションの動作状態を示す説明図である。
［図３］図３Ａ〜図３Ｃは、本発明に係る電磁界シミュレーションにおいてエリア分割の他の例を示す説明図である。
［図４］図４Ａ〜図４Ｃは、本発明に係る電磁界シミュレーションにおいてエリア分割のさらに他の例を示す説明図である。
［図５］本発明の第４実施形態としてアンテナスイッチ回路を示すブロック図である。
［図６］アンテナスイッチ回路の回路図である。
［図７］アンテナスイッチ回路が実装された回路基板を示す斜視図である。
［図８］図７に示した回路基板の平面図である。
［図９］図７に示した回路基板の分解斜視図である。
［図１０］従来の電磁界シミュレーションの一例を示すフローチャートである。
【符号の説明】
【００２７】  １  アンテナ端子
２，３，４  電源端子
５  ダイプレクサ
６，７，８  スイッチ回路
９，１０  フィルタ
１１  ＧＳＭ用送信端子
１２  ＧＳＭ用受信端子
１３  ＤＣＳ／ＰＣＳ用送信端子
１４  ＤＣＳ用受信端子
１５  ＰＣＳ用受信端子
１６  回路基板
１７  電子部品
１８〜２５  インダクタ
２６〜４２  誘電体層
４３  電極パターン
４４，４５，４６  分割線
４７〜５０  分割エリア
５１〜６８  コンデンサ
８０  多層回路基板
８１  電気絶縁基板
８２，８３  導体パターン
【発明を実施するための最良の形態】
【００２８】  以下、本発明の実施形態について添付図面を参照しながら説明する。【００２９】（実施形態１）
図１は、本発明に係る電磁界シミュレーションの一例を示すフローチャートである。図２Ａ〜図２Ｅは、シミュレーションの動作状態を示す説明図である。電磁界シミュレータは、パーソナルコンピュータ上で実行可能なソフトウェアで構成される。パーソナルコンピュータは、キーボードなどの入力デバイス、マウスなどのポインティングデバイス、液晶ディスプレイパネルなどの表示デバイス、ハードディスクや光ディスクなどの大容量記憶デバイス、マイクロプロセッサなどの演算デバイス、ネットワークデバイスなどで構成される。【００３０】  導体パターンの形状および信号解析条件など、シミュレーションに必要な各種データは、キーボードやマウスを用いて入力したり、大容量記憶デバイスに格納されたファイルから入力したり、あるいはネットワーク経由で他のコンピュータから入力することが可能である。シミュレーション結果は、表示デバイスの画面上に表示したり、大容量記憶デバイスに格納したり、ネットワーク経由で他のコンピュータやプリンタへ出力することが可能である。【００３１】  まず、図１のステップＳ１において、多層回路基板における各層での導体パターンの形状を初期設定する。多層回路基板は、セラミックなどの電気絶縁基板および該基板上に形成された導体パターンを一層として、複数の層が積層されたものである。例えば、図２Ａに示すように、多層回路基板８０の最上にある第１層において、電気絶縁基板８１の上に２本の導体パターン８２，８３がｘ方向に沿って平行に配置されている場合、ステップＳ１において、第１層についての導体パターン８２，８３の各寸法および位置に関する形状パラメータを入力する。第２層以下についても同様に、各層ごとに導体パターンの形状パラメータを入力する。形状パラメータは、層番号、導体番号、導体の原点座標（ｘ，ｙ）、パターン長、パターン幅などを含む。導体パターンが円や楕円、曲線を含む場合、形状特定に必要なパラメータ、例えば、半径、中心座標、扁平率などを追加することができる。【００３２】  こうした導体パターン形状の入力方法として、オペレータによる直接入力、ＣＡＤソフトウエアを用いた図形入力、他のＣＡＤソフトウエアで作成された図形データを互換性のあるデータ（例えば、ＤＸＦフォーマット）を経由して電磁界シミュレータにインポートする方法、回路基板データベースファイルからのインポート、などが可能である。【００３３】  次に、ステップＳ２では、個々の導体パターンにおいて外部からの信号入力または外部への信号出力のためのポートを初期設定する。例えば、図２Ｂに示すように、第１層において導体パターン８２の左エッジにポートｐ１、その右エッジにポートｐ２、導体パターン８３の左エッジにポートｐ３、その右エッジにポートｐ４を設定する。第２層以下についても同様に、各層の導体パターンのエッジに入出力ポートを設定する。各ポートは、層番号、導体番号、位置座標（ｘ，ｙ）などのパラメータで識別される。【００３４】  次に、ステップＳ３では、多層回路基板を複数のエリアに二次元的に分割する。ここでは、理解容易のために多層回路基板を２つのエリアに分割した例を示すが、３つ以上のエリアに分割することも可能である。例えば��図２Ｂに示すように、多層回路基板８０をｙ方向に延びる直線状の分割線Ｌ１で分割した場合、図２Ｃに示すように、第１層において導体パターン８２，８３の左部分８２ａ，８３ａを含む第１分割エリアと、導体パターン８２，８３の右部分８２ｂ，８３ｂを含む第２分割エリアとに区分される。第２層以下についても同様に、各層の導体パターンは分割線Ｌ１によって第１分割エリアと第２分割エリアに分割される。【００３５】  複数のエリアに分割する際、エリア分割によって新たに生成された導体パターンのエッジ数を算出することが好ましい。例えば、分割線と各層の導体パターンが交差した数をカウントすることによって、導体パターンのエッジ数が得られる。こうしたエッジ数を算出することによって、後のステップで追加すべきポート数を自動的に算出できるため、処理の自動化が図られる。【００３６】  第１分割エリアに属する多層回路基板については、図１のステップＳ４ａ〜Ｓ７ａを実行する。第２分割エリアに属する多層回路基板については、図１のステップＳ４ｂ〜Ｓ７ｂを実行する。【００３７】  ステップＳ４ａ，Ｓ４ｂでは、エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定する。例えば、図２Ｄに示すように、第１層において左部分８２ａ，８３ａの右エッジにポートｐ５，ｐ７を追加し、右部分８２ｂ，８３ｂの左エッジにポートｐ６，ｐ８を追加している。第２層以下についても同様に、各層の導体パターンにおいて新たに生成されたエッジにポートを追加する。図２Ｄに示すポートｐ９，ｐ１０は、第１層以外の層での導体パターンのエッジに追加されたものである。追加されたポートは、初期のポートと同様に、層番号、導体番号、位置座標（ｘ，ｙ）などのパラメータで識別される。【００３８】  ポートを追加する際、オペレータがマニュアル操作によって追加ポートを指定してもよいが、上述したように自動的に算出したエッジ数に対応した個数のポートを自動的に追加してもよく、これにより処理の自動化が図られる。【００３９】  また、ポートを追加する際、信号の伝搬状態を考慮すると、導体パターンのエッジ中心にポートを追加することが好ましい。【００４０】  次にステップＳ５ａ，Ｓ５ｂでは、初期のポートおよび追加のポートについて個別の信号解析条件をそれぞれ設定する。例えば、図２Ｄに示すように、各層に存在するポートｐ１〜ｐ１０ごとに、信号解析条件のうち既知のパラメータと未知のパラメータをそれぞれ設定する。信号解析条件として、一般には、Ｓパラメータ（Ｓｃａｔｔｅｒｉｎｇ  ｐａｒａｍｅｔｅｒ）に関する入射波および反射波の複素振幅、あるいはＦパラメータ（ｉｍａｇｅ  ｐａｒａｍｅｔｅｒ）、Ｚパラメータ（ｏｐｅｎ−ｃｉｒｃｕｉｔ  ｉｍｐｅｄａｎｃｅ  ｐａｒａｍｅｔｅｒ）およびＹパラメータ（ｓｈｏｒｔ−ｃｉｒｃｕｉｔ  ａｄｍｉｔｔａｎｃｅ  ｐａｒａｍｅｔｅｒ）に関する電流および電圧の複素振幅などが採用される。また、回路基板に関する解析条件については、多層回路基板などの層構成、例えば、層の厚み、電極の配置、電極の導電率、絶縁体層の誘電率などが設定される。【００４１】  次にステップＳ６ａ，Ｓ６ｂでは、各ポートに設定された信号解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行する。例えば、図２Ｄに示すように、左側の第１分割エリアに属する多層回路基板については、ポートｐ１，ｐ３，ｐ５，ｐ７，ｐ９に設定された信号解析条件に基づいて電磁界解析を実行する。一方、右側の第２分割エリアに属する多層回路基板については、ポートｐ２，ｐ４，ｐ６，ｐ８，ｐ１０に設定された信号解析条件に基づいて電磁界解析を実行する。【００４２】  次にステップＳ７ａでは、第１分割エリアに関する電磁界解析の結果が得られ、一方、ステップＳ７ｂでは、第２分割エリアに関する電磁界解析の結果が得られ、その結果、ポートｐ１〜ｐ１０についての未知のパラメータ、例えば信号応答（Ｓパラメータ）などが算出される。【００４３】  次にステップＳ８では、各分割エリアに関する電磁界解析の結果を合成して、次にステップＳ９では、基板全体の電磁界解析の結果が得られる。例えば、図２Ｅに示すように、第１分割エリアのポートｐ５と第２分割エリアのポートｐ６を結合し、第１分割エリアのポートｐ７と第２分割エリアのポートｐ８を結合し、第１分割エリアのポートｐ９と第２分割エリアのポートｐ１０を結合すると、図２Ｂに示す原形の多層回路基板８０を再構築できる。その結果、初期のポートｐ１〜ｐ４について算出された未知のパラメータを取り出すことによって、多層回路基板８０全体についての電磁界解析の結果、例えば、回路基板全体のＳパラメータが得られる。得られたＳパラメータは、必要に応じて、所定の換算式を用いてＦパラメータ、Ｚパラメータ、Ｙパラメータなどに変換できる。【００４４】  このように本実施形態では、回路基板全体について電磁界シミュレーションを実行するのではなく、回路基板を複数のエリアに分割して、分割エリアごとに電磁界シミュレーションを実行した結果を合成している。こうした手法により電磁界シミュレーションの実行時間が、従来は約１週間必要であったものが、本発明では約３時間に短縮できるため、回路基板の設計に要する時間およびコストを大幅に低減できる。また、シミュレーション結果が短時間で得られるため、回路基板の設計へのフィードバックが容易になり、回路基板の最適化設計が図られる。【００４５】（実施形態２）
図３Ａ〜図３Ｃは、本発明に係る電磁界シミュレーションにおいてエリア分割の他の例を示す説明図である。本実施形態において、電磁界シミュレーションの動作は上述のものと同様であるが、図１のステップＳ３で、互いに平行な複数の直線を含む分割線を用いて多層回路基板を複数のエリアに二次元的に分割している。【００４６】  例えば、図３Ａに示すように、図２Ｂと同様、多層回路基板８０をｙ方向に延びる直線状の分割線Ｌ１で分割して、続いて図３Ｂに示すように、左側の分割エリアをｙ方向に延びる直線状の分割線Ｌ２で分割し、右側の分割エリアをｙ方向に延びる直線状の分割線Ｌ３で分割して、最終的に全部で４つのエリアに分割している。ここでは、多層回路基板を４つの矩形状エリアに分割する例を示すが、５つ以上のエリアに分割することも可能である。【００４７】  図３Ｃに示すように、最も左側に位置する第１分割エリアは、多層回路基板８０の第１層において導体パターン８２，８３の小部分８２ｃ，８３ｃを含む。左から２番目に位置する第２分割エリアは、第１層において導体パターン８２，８３の小部分８２ｄ，８３ｄを含む。左から３番目に位置する第３分割エリアは、第１層において導体パターン８２，８３の小部分８２ｅ，８３ｅを含む。左から４番目に位置する第４分割エリアは、第１層において導体パターン８２，８３の小部分８２ｆ，８３ｆを含む。第２層以下についても同様に、各層の導体パターンは互いに平行な分割線Ｌ１〜Ｌ３によって第１分割エリア〜第４分割エリアに分割される。【００４８】  第１分割エリア〜第４分割エリアについては、図１のステップＳ４ａ〜Ｓ７ａと同様なステップを個別に実行する。例えば、図３Ｃに示すように、第１層において小部分８２ｃ，８３ｃの右エッジにポートｐ１１，ｐ１３を追加し、小部分８２ｄ，８３ｄの左エッジにポートｐ１２，ｐ１４を追加し、小部分８２ｄ，８３ｄの右エッジにポートｐ５，ｐ７を追加し、小部分８２ｅ，８３ｅの左エッジにポートｐ６，ｐ８を追加し、小部分８２ｅ，８３ｅの右エッジにポートｐ１７，ｐ１９を追加し、小部分８２ｆ，８３ｆの左エッジにポートｐ１８，ｐ２０を追加している。第２層以下についても同様に、各層の導体パターンにおいて新たに生成されたエッジにポートを追加する。図３Ｃに示すポートｐ９，ｐ１０，ｐ１５，ｐ１６，ｐ２１，ｐ２２は、第１層以外の層での導体パターンのエッジに追加されたものである。追加されたポートは、初期のポートと同様に、層番号、導体番号、位置座標（ｘ，ｙ）などのパラメータで識別される。【００４９】  次に、図１のステップＳ５ａと同様に、初期のポートおよび追加のポートについて個別の信号解析条件をそれぞれ設定する。図３Ｃに示すように、各層に存在するポートｐ１〜ｐ２２ごとに、信号解析条件のうち既知のパラメータと未知のパラメータをそれぞれ設定する。【００５０】  次に、図１のステップＳ６ａと同様に、各ポートに設定された信号解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行する。次に、図１のステップＳ７ａと同様に、各分割エリアに関する電磁界解析の結果が得られ、その結果、ポートｐ１〜ｐ２２についての未知のパラメータが算出される。【００５��】  次に、図１のステップＳ８と同様に、各分割エリアに関する電磁界解析の結果を合成して、次に図１のステップＳ９と同様に、基板全体の電磁界解析の結果が得られる。図３Ｃにおいて、図２Ｅと同様に、第１分割エリアおよび第２分割エリアに関して、ポートｐ１１とポートｐ１２を結合し、ポートｐ１３とポートｐ１４を結合し、ポートｐ１５とポートｐ１６を結合する。また、第２分割エリアおよび第３分割エリアに関して、ポートｐ５とポートｐ６を結合し、ポートｐ７とポートｐ８を結合し、ポートｐ９とポートｐ１０を結合する。また、第３分割エリアおよび第４分割エリアに関して、ポートｐ１７とポートｐ１８を結合し、ポートｐ１９とポートｐ２０を結合し、ポートｐ２１とポートｐ２２を結合する。その結果、図３Ａに示す原形の多層回路基板８０が再構築され、初期のポートｐ１〜ｐ４について算出された未知のパラメータを取り出すことによって、多層回路基板８０全体についての電磁界解析の結果が得られる。【００５２】  このように本実施形態では、互いに平行な複数の直線を含む分割線を用いて多層回路基板を二次元的に分割している。こうした手法により、分割線の指定が容易で、分割エリアの数を簡単に増加できるため、シミュレーション結果がより短い時間で得られるようになる。【００５３】（実施形態３）
図４Ａ〜図４Ｃは、本発明に係る電磁界シミュレーションにおいてエリア分割のさらに他の例を示す説明図である。本実施形態において、電磁界シミュレーションの動作は上述のものと同様であるが、図１のステップＳ３で、互いに垂直な複数の直線を含む分割線を用いて多層回路基板を複数のエリアに二次元的に分割している。【００５４】  例えば、図４Ａに示すように、図２Ｂと同様、多層回路基板８０をｙ方向に延びる直線状の分割線Ｌ１で分割して、続いて図４Ｂに示すように、左側の分割エリアをｘ方向に延びる直線状の分割線Ｌ４で分割し、右側の分割エリアをｘ方向に延びる直線状の分割線Ｌ５で分割して、最終的に全部で４つのエリアに分割している。ここでは、多層回路基板を４つの矩形状エリアに分割する例を示すが、５つ以上のエリアに分割することも可能である。【００５５】  図４Ｃに示すように、左上側に位置する第１分割エリアは、多層回路基板８０の第１層において導体パターン８２の部分８２ａを含む。左下側に位置する第２分割エリアは、第１層において導体パターン８３の部分８３ａを含む。右上側に位置する第３分割エリアは、第１層において導体パターン８２の部分８３ｂを含む。右下側に位置する第４分割エリアは、第１層において導体パターン８３の部分８３ｂを含む。第２層以下についても同様に、各層の導体パターンは互いに垂直な分割線Ｌ１，Ｌ４，Ｌ５によって第１分割エリア〜第４分割エリアに分割される。【００５６】  第１分割エリア〜第４分割エリアについては、図１のステップＳ４ａ〜Ｓ７ａと同様なステップを個別に実行する。例えば、図４Ｃに示すように、第１層において部分８２ａの右エッジにポートｐ５を追加し、部分８３ａの右エッジにポートｐ７を追加し、部分８２ｂの左エッジにポートｐ６を追加し、部分８３ｂの左エッジにポートｐ８を追加している。第２層以下についても同様に、各層の導体パターンにおいて新たに生成されたエッジにポートを追加する。図４Ｃに示すポートｐ３１〜ｐ３８は、第１層以外の層での導体パターンのエッジに追加されたものである。追加されたポートは、初期のポートと同様に、層番号、導体番号、位置座標（ｘ，ｙ）などのパラメータで識別される。【００５７】  ポートを追加する際、ある層での導体パターンのエッジに設けられたポート位置と、他の層での導体パターンのエッジに設けられたポート位置とが一致した場合、いずれか一方のポート位置をずらしてディスプレイ画面上に表示することが好ましい。例えば、ポートｐ３１〜ｐ３４が、基板の平面図において、第１層でのポートｐ５〜ｐ８の位置と一致している場合、図４Ｃに示すように、ポートｐ３１〜ｐ３４の位置をずらしてディスプレイ画面上に表示することによって、視覚的に見やすくなり、オペレータの誤操作を防止することができる。なお、ポート位置をずらして表示した場合でも、現実のポート位置が電磁界解析のために用いられる。また、現実のポート位置とディスプレイ上の位置が異なる場合もあるが、意図的にポート位置をずらして解析することも可能である。【００５８】  次に、図１のステップＳ５ａと同様に、初期のポートおよび追加のポートについて個別の信号解析条件をそれぞれ設定する。図４Ｃに示すように��各層に存在するポートｐ１〜ｐ８，ｐ３１〜ｐ３８ごとに、信号解析条件のうち既知のパラメータと未知のパラメータをそれぞれ設定する。【００５９】  次に、図１のステップＳ６ａと同様に、各ポートに設定された信号解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行する。次に、図１のステップＳ７ａと同様に、各分割エリアに関する電磁界解析の結果が得られ、その結果、ポートｐ１〜ｐ８，ｐ３１〜ｐ３８についての未知のパラメータが算出される。【００６０】  次に、図１のステップＳ８と同様に、各分割エリアに関する電磁界解析の結果を合成して、次に図１のステップＳ９と同様に、基板全体の電磁界解析の結果が得られる。図４Ｃにおいて、図２Ｅと同様に、第１分割エリアおよび第２分割エリアに関して、ポートｐ３５とポートｐ３６を結合する。また、第１分割エリアおよび第３分割エリアに関して、ポートｐ５とポートｐ６を結合し、ポートｐ３１とポートｐ３２を結合する。また、第２分割エリアおよび第４分割エリアに関して、ポートｐ７とポートｐ８を結合し、ポートｐ３３とポートｐ３４を結合する。また、第２分割エリアおよび第４分割エリアに関して、ポートｐ３７とポートｐ３８を結合する。その結果、図４Ａに示す原形の多層回路基板８０が再構築され、初期のポートｐ１〜ｐ４について算出された未知のパラメータを取り出すことによって、多層回路基板８０全体についての電磁界解析の結果が得られる。【００６１】  このように本実施形態では、互いに垂直な複数の直線を含む分割線を用いて多層回路基板を二次元的に分割している。こうした手法により、分割線の指定が容易で、分割エリアの数を簡単に増加できるため、シミュレーション結果がより短い時間で得られるようになる。【００６２】  なお、上述した各実施形態において、直線状の分割線を用いて多層回路基板を分割する例を示したが、折れ線または曲線を含む分割線を用いて二次元的に分割することも可能である。これにより複雑な導体パターン形状を有する多層回路基板であっても、導体パターンの分割エッジ数が極力少なくなるようにエリア分割できるため、シミュレーション実行時間の短縮化が図られる。【００６３】  また、エリア分割線を指定する手法として、ディスプレイ画面上に多層回路基板の平面図を表示し、マウスなどのポインティングデバイスを用いて分割線の形状を指定することも可能である。これにより複雑な導体パターン形状を有する多層回路基板であっても、視覚的な操作によって複雑な形状を有する分割線を容易に指定することができる。【００６４】（実施形態４）
図５は、本発明の第４実施形態としてアンテナスイッチ回路を示すブロック図である。このアンテナスイッチ回路基板のブロック構成は良く知られているようにアンテナ端子１、電源端子２、３、４、ダイプレクサ５、スイッチ回路６、７、８、フィルタ９、１０で構成されているものである。この例では、ＧＳＭ／ＤＣＳ／ＰＣＳ方式のアンテナスイッチ回路基板であるので、端子としては、ＧＳＭ用送信端子１１、ＧＳＭ用受信端子１２、ＤＣＳ／ＰＣＳ用送信端子１３、ＤＣＳ用受信端子１４、ＰＣＳ用受信端子１５が設けられている。【００６５】  図５に示したアンテナスイッチ回路のブロック図は、それぞれ図６に示すような電気回路で構成される。【００６６】  また、図７は、アンテナスイッチ回路基板に各種部品を実装した状態を示している。このように、図７において回路基板１６上に各種電子部品１７を実装した状態で、電気回路に表したものが図６である。図６に示す回路を良く知られた回路であるので、その主要部分のみについて以下に説明する。【００６７】  図５のダイプレクサ５において、インダクタ１８、１９、２０は、図７における回路基板１６に内蔵、或いは表裏面に描かれるパターンである。また、図５におけるスイッチ回路６、７、８においてはインダクタ２１、２２、２３が、図７における回路基板１６に内蔵、或いは表裏面に描かれるパターンとなる。更に、図５におけるフィルタ９，１０においてはインダクタ２４、２５が、図７における回路基板１６に内蔵、或いは表裏面に描かれるパターンとなる。なお、基板１６に内蔵、或いは表裏面に描かれるインダクタパターンと基板表面に実装されるインダクタ部品との組合せによって、インダクタを構成することも可能である。【００６８】  これらの内蔵されるインダクタンスパターン１８〜２５は、具体的には図９に示すように回路基板１６内に設けられているものである。すなわち、この図９に示すように回路基板１６は、例えば、１７層からなる誘電体層２６〜４２を持ち、この数字の順序に沿って積層され、焼結することにより一体化されたものである。ただし、誘電体層４２の下面には電極パターン４３が設けられている。図９に示す通り、図６に示すインダクタ１８〜２５は、図９に示した各誘電体層にそれぞれ分散して配置されている。ここで、誘電体層３７に配置されているインダクタ２１、２３、２４、２５は、この矩形状の誘電体層３７の４つのコーナー部に分散して配置されている。このことを、次に図８を用いて具体的に説明する。【００６９】  図８は、回路基板１６を表面から見た状態を示している。回路基板１６には、図５に示したダイプレクサ５、スイッチ回路６、７、８、フィルタ９、１０が配置されている。また、それぞれの回路は具体的には図６に示すようになっており、インダクタ１８〜２５は、図９に示すように回路基板１６に配置されている。【００７０】  さて、この図８において示した分割線４４、４５、４６は、この回路基板１６を４分割するための線である。すなわち、分割線４５は矩形状回路基板１６において長辺側のほぼ２分の１の部分に設けられ、分割線４４、４６は短辺側に設けられたものである。ただし、分割線４４、４６は一直線上ではなく若干ずれた状態に配置されている。このように配置することによって回路基板１６は、表面から見た場合に４つのエリアに分割された状態となる。この４つのエリアに分割された状態において、例えばエリア４７には、図５に示すダイプレクサ５、スイッチ回路７、フィルタ１０が含まれており、エリア４８にはダイプレクサ５、スイッチ回路６、７、８が含まれている。また、エリア４９には同様にダイプレクサ５、スイッチ回路６、７、８が含まれ、エリア５０にはダイプレクサ５、スイッチ回路６、７、８、フィルタ９、１０と全てのブロックが含まれている。そして、この状態で図９に示したようなパターンを電磁界シミュレーションによって設計することになる。すなわち、図８に示す回路基板１６は、図６に示すインダクタ１８〜２５及びコンデンサ５１〜６８を内蔵しているものである。ただし、コンデンサについては、図９では記載されていないが、図６における上述したインダクタ１８〜２５、コンデンサ５１〜６８は内蔵しており、それらのパターンを電磁界シミュレーションによって設計していく。このような複数の回路パターンが存在する状態で、しかも図９に示すように複数層に積層された状態のものを電磁界シミュレーションによって設計していく場合には、電磁気的な干渉を考慮しながら設計する必要がある。そのため、一度で全体のシミュレーションを行おうとすると非常に長い時間が必要となる。【００７１】  そこで本実施形態では、図８に示すごとく、分割線４４、４５、４６によって回路基板１６をエリア４７〜５０に４分割し、各エリア毎に電磁界シミュレーションにより最適なパターン設計をすることとした。【００７２】  すなわち、大規模な回路基板であったとしても、それを分割し、小さなサイズで電磁界シミュレーションを行う場合には、その分割された部分に存在する導体パターンは、全体のものと比較して少なくなるため、これを電磁界シミュレーションする場合には非常に時間を短縮することができる。ただし、このように回路基板を複数に分割し、分割エリア毎に回路パターンを電磁界シミュレーションによって設計する場合には、当然のことながら、全体を電磁界シミュレーションした結果と比較すると、分割したことによる弊害が予想される。本発明者らは、回路基板の分割時の弊害を少なくする方法を検討し、スパイラルインダクタンスパターンをできるだけ分断しないようにすることが最適な分割方法であることを見出した。回路基板内に存在する導体パターンのうち、スパイラルインダクタンスパターンはインダクタンス値を大きくするために一般的に設けられる。そのため、このようなインダクタンスの大きなパターンを分割した状態でシミュレーションを行った場合、それによる特性への影響が大きくなり、実際に製品化する場合にはこの誤差が大きな問題となる。そこで本発明者らは前述のごとく、スパイラルインダクタンスパターンを２つ以上分断せずに、すなわち、複数個スパイラルインダクタンスパターンが存在する場合でも、分割線で分断されるスパイラルインダクタンスパターンを１つまでとし、分割線によって分けられたエリアごとに回路パターンに対して電磁界シミュレーションを行うこととしたものである。【００７３】  すなわち、パターン設計をする際に、最も影響が大きいのが、例えば図９で示した誘電体層３７に配置されたインダクタ２１、２３、２４、２５である。インダクタ２１、２３、２４、２５は、図９に示したように４つのコーナーの近傍に配置されている。このように配置することで、図８に示した分割線４４〜４６で分割していく際に、これらのスパイラルインダクタンスパターンをできるだけ分割しないことが可能になる。すなわち、スパイラルインダクタンスパターンを２個以上分割せずに分割線４４〜４６を引くことで、各エリア４７〜５０の電磁界シミュレーションを行うことができる。【００７４】  ここで、図６、図９に示すインダクタ１８〜２５は、この限られた領域で所望の値を得ようとした場合、スパイラルインダクタンスパターンとならざるを得ない。そのため、この大きなインダクタンスパターンを切断した状態で電磁界シミュレーションするということはその結果に重大な影響を及ぼすことが考えられる。従って、本実施形態においては、図９にも示したように、インダクタンスパターン１８〜２５は、できるだけコーナー近傍に配置し、それにより分割線４４〜４６でできるだけ切断しないようにする必要がある。【００７５】  本実施形態では、このようなシミュレーションによる回路設計を行いやすくするため、回路基板を矩形状とし、予めこの回路基板の少なくとも３つのコーナー部近傍にそれぞれスパイラルインダクタンスパターンを配置している。すなわち、この矩形上の回路基板を例えば４分割しようとした場合、その１辺側とそれに接する他辺側のそれぞれの略中央で分割線を引くことで、先ほどのようにコーナー部にスパイラルインダクタンスパターンを配置しておくことで、分割線を引く場合において、最も影響の大きなスパイラルインダクタンスパターンを切断することなく、電磁界シミュレーションを分割して行うための分割線を引くことが可能となる。【００７６】  このとき、回路基板の３つのコーナー部に配置されたスパイラルインダクタンスパターンを、コーナー部の頂点からスパイラルインダクタンスパターンまでの最短距離Ｌ１と、前記スパイラルインダクタンスパターンの外接円の直径Ｌ２の関係が、Ｌ１≦Ｌ２となるように配置することにより、スパイラルインピーダンスパターンを分断せずに回路基板を分割することが容易になる。【００７７】  このような回路基板の構成とすることで、本実施形態では、従来、この同じような電磁界シミュレーションを行った場合には数日間の計算が必要であったが、わずか数時間で電磁界シミュレーションによる設計が可能となり、しかもその得られた結果は上記数日間かかっていた結果とほとんど変わらない値を得ることが可能になる。【００７８】  また、小さなエリアごとの電磁界シミュレーションによる設計手法を用いることにより、様々な素子、すなわちインダクタ、コンデンサなどを水平方向だけではなく、積層方向にも配置しても短時間での電磁界シミュレーションにより最適な設計が可能となる。これは、水平方向のみに配置した場合と比較して、デバイス、回路基板の小型化にも貢献することができる。【００７９】  また、小さなエリアごとの電磁界シミュレーションによる設計手法を用いることにより、特定のエリアに含まれる特定のパターン形状を変化させた場合に、当該エリアについてのみ再度シミュレーションを実行し、当該エリアに関するシミュレーション結果と他のエリアのシミュレーション結果とを合成だけで、基板全体のシミュレーション結果を取得できる。例えば、図６のエリア４８に配置されるインダクタ２１の形状を変化させた特性が見たい場合、エリア４８のみを解析し、それ以外の部分は元々の解析結果を再利用し組み合わせ計算を実行することにより、全体を解析することなく、別のパターンでの特性を見ることができる。これを利用することで組み合わせ計算により、パターンの最適化に要する時間を従来に比べて大幅に短縮することができる。
【産業上の利用可能性】
【００８０】  本発明は、多層回路基板の電磁界解析を短時間で実行でき、回路基板の設計に要する時間およびコストを大幅に低減できる点で有用である。
【図１】
2005015449.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成17年8月31日(2005.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
導体パターンの形状および信号解析条件を用いて電磁界解析を実行する回路基板の電磁界解析方法であって、
多層回路基板における各層での導体パターンの形状を初期設定するステップと、
導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するステップと、
多層回路基板を複数のエリアに二次元的に分割するステップと、
エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するステップと、
初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するステップと、
該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するステップと、
各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップとを含む回路基板の電磁界解析方法。
【請求項２】
多層回路基板を複数のエリアに分割するステップにおいて、互いに平行な複数の直線を含む分割線を用いて二次元的に分割するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項３】
多層回路基板を複数のエリアに分割するステップにおいて、互いに垂直な複数の直線を含む分割線を用いて二次元的に分割するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項４】
多層回路基板を複数のエリアに分割するステップにおいて、折れ線または曲線を含む分割線を用いて二次元的に分割するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項５】
多層回路基板を複数のエリアに分割するステップにおいて、ディスプレイ画面上に多層回路基板の平面図を表示し、ポインティングデバイスを用いて分割線の形状を指定するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項６】
エリア分割によって新たに生成された導体パターンのエッジ数を算出するステップを含む請求項１記載の回路基板の電磁界解析方法。
【請求項７】
追加のポートを設定するステップにおいて、算出したエッジ数に対応した個数のポートを追加するようにした請求項６記載の回路基板の電磁界解析方法。
【請求項８】
追加のポートを設定するステップにおいて、エッジ中心にポートを追加するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項９】
ある層での導体パターンのエッジに設けられたポート位置と、他の層での導体パターンのエッジに設けられたポート位置とが一致した場合、いずれか一方のポート位置をずらしてディスプレイ画面上に表示するようにした請求項１記載の回路基板の電磁界解析方法。
【請求項１０】
特定の分割エリアに含まれる導体パターンの形状を変化させて、該分割エリアについて電磁界解析を再度実行するステップと、
該分割エリアに関する電磁界解析の結果と他の分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップとを含む請求項１記載の回路基板の電磁界解析方法。
【請求項１１】
導体パターンの形状および信号解析条件を用いて電磁界解析を実行する回路基板の電磁界解析装置であって、
多層回路基板における各層での導体パターンの形状を初期設定するための手段と、
導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するための手段と、
多層回路基板を複数のエリアに二次元的に分割するための手段と、
エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するための手段と、
初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するための手段と、
該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するための手段と、
各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るための手段とを備える回路基板の電磁界解析装置。
【請求項１２】
導体パターンを複数層有する矩形状の回路基板において、
前記導体パターンに複数のスパイラルインダクタンスパターンを含み、
前記回路基板の少なくとも３つのコーナー部に、前記複数のスパイラルインダクタンスパターンの内の３つが配置された回路基板。
【請求項１３】
前記回路基板の前記３つのコーナー部に配置された前記スパイラルインダクタンスパターンが、
前記コーナー部の頂点から前記スパイラルインダクタンスパターンまでの最短距離Ｌ１と、前記スパイラルインダクタンスパターンの外接円の直径Ｌ２の関係が、Ｌ１≦Ｌ２となるように配置されている請求項１２記載の回路基板。
【請求項１４】
請求項１２または１３に記載の回路基板と、
回路基板に搭載された半導体集積回路とを備える積層デバイス。
【請求項１５】
複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板の設計方法において、
前記回路基板を分割線により複数の分割エリアに分割するステップと、
前記複数の分割エリア毎にシミュレーションによって回路パターンを設計するステップと、を有し、
前記分割線は、前記回路基板内に複数配置される前記スパイラルインダクタンスパターンの内の２つ以上を分断しないようにした回路基板の設計方法。
【請求項１６】
複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板の設計方法において、
前記回路基板の少なくとも３つのコーナー部に、前記複数のスパイラルインダクタンスパターンの内の３つが配置されている請求項１５記載の回路基板の設計方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に用いられる回路基板の電磁界解析方法および装置、ならびに回路基板およびその設計方法に関する。
【背景技術】
【０００２】
従来から、回路基板を電磁界シミュレーションによって設計する試みが行われている。これは、従来の電子機器はますます高精度化され、また小型・高集積化されるために回路基板自体が導体パターンを複数層有する。そのため、導体パターン間の電磁気的干渉によって、技術者の経験だけでは当初の設計通りの特性が得られなくなるためである。電磁界解析シミュレータを用いて解析するという方法が考えられる。従来、電磁界シミュレーションには、Agilent Technologies社製 ADS MomentumやSonnet社製SonnetやAnsoft社製RF Designer、などが知られている。
【０００３】
図１０は、従来の電磁界シミュレーションの一例を示すフローチャートである。まずステップＡ１では、多層回路基板における各層での導体パターンの形状を初期設定する。次にステップＡ２では、導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定する。次にステップＡ３では、初期設定したポートなどについて個別の解析条件をそれぞれ設定する。次にステップＡ４では、解析条件に基づいて多層回路基板の電磁界解析を実行する。次のステップＡ５で電磁界解析の結果が得られる。
【０００４】
しかしながら、従来の回路基板は非常に高価になりやすいものである。すなわち、上述したように回路基板は導体パターンを複数層有する小型かつ高集積化された物であるために、各種導体パターンが電磁気的な干渉をする。それを回避するために電磁界シミュレーションにより導体パターンを設計しようとすると、この回路基板中に含まれる導体パターンが多数存在するため、電磁界シミュレーションで組み合わせを検証して最適設計しようすると、最低でも数週間の計算が必要となる。
【０００５】
このように一つの回路基板を電磁界シミュレーションで設計する場合に数日かかってしまう事は、この回路基板を高価にしてしまう原因であった。また、素子間の電磁気的干渉を排除するために、それぞれの素子を水平方向のみに配置するとその素子間の電磁気的干渉を排除することは可能となるが、その素子間を接続する線路が発生し、その線路間或いは素子と線路間など様々な電磁気的干渉が発生するため、前述同様に所望の特性が得られず、設計期間が長時間かかることとなり、回路基板を高価にしてしまう原因であった。
【０００６】
なお、下記特許文献１には、素子間の電磁気的干渉を排除するために、それぞれの素子を水平方向のみに配置するという回路基板の設計手法について記載されている。
【０００７】
【特許文献１】特開２００３−１６１３３号公報（第５〜８頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、多層回路基板の電磁界解析を短時間で実行でき、回路基板の設計に要する時間およびコストを大幅に低減できる回路基板の電磁界解析方法および装置ならびに回路基板およびその設計方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る回路基板の電磁界解析方法は、導体パターンの形状および信号解析条件を用いて電磁界解析を実行するものであって、
多層回路基板における各層での導体パターンの形状を初期設定するステップと、
導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するステップと、
多層回路基板を複数のエリアに二次元的に分割するステップと、
エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するステップと、
初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するステップと、
該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するステップと、
各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップとを含む。
【００１０】
本発明において、多層回路基板を複数のエリアに分割するステップにおいて、互いに平行な複数の直線を含む分割線を用いて二次元的に分割することが好ましい。
【００１１】
また本発明において、多層回路基板を複数のエリアに分割するステップにおいて、互いに垂直な複数の直線を含む分割線を用いて二次元的に分割することが好ましい。
【００１２】
また本発明において、多層回路基板を複数のエリアに分割するステップにおいて、折れ線または曲線を含む分割線を用いて二次元的に分割することが好ましい。
【００１３】
また本発明において、多層回路基板を複数のエリアに分割するステップにおいて、ディスプレイ画面上に多層回路基板の平面図を表示し、ポインティングデバイスを用いて分割線の形状を指定することが好ましい。
【００１４】
また本発明において、エリア分割によって新たに生成された導体パターンのエッジ数を算出することが好ましい。
【００１５】
また本発明において、追加のポートを設定するステップにおいて、算出したエッジ数に対応した個数のポートを追加することが好ましい。
【００１６】
また本発明において、追加のポートを設定するステップにおいて、エッジ中心にポートを追加することが好ましい。
【００１７】
また本発明において、ある層での導体パターンのエッジに設けられたポート位置と、他の層での導体パターンのエッジに設けられたポート位置とが一致した場合、いずれか一方のポート位置をずらしてディスプレイ画面上に表示することが好ましい。
【００１８】
また本発明において、特定の分割エリアに含まれる導体パターンの形状を変化させて、該分割エリアについて電磁界解析を再度実行するステップと、
該分割エリアに関する電磁界解析の結果と他の分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るステップとを含むことが好ましい。
【００１９】
本発明に係る回路基板の電磁界解析装置は、導体パターンの形状および信号解析条件を用いて電磁界解析を実行するものであって、
多層回路基板における各層での導体パターンの形状を初期設定するための手段と、
導体パターンにおいて、外部からの信号入力または外部への信号出力のためのポートを初期設定するための手段と、
多層回路基板を複数のエリアに二次元的に分割するための手段と、
エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定するための手段と、
初期のポートおよび追加のポートについて個別の解析条件をそれぞれ設定するための手段と、
該解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行するための手段と、
各分割エリアに関する電磁界解析の結果を合成して、基板全体の電磁界解析の結果を得るための手段とを備える。
【００２０】
本発明に係る回路基板は、導体パターンを複数層有する矩形状のものであって、
前記導体パターンに複数のスパイラルインダクタンスパターンを含み、
前記回路基板の少なくとも３つのコーナー部に、前記複数のスパイラルインダクタンスパターンの内の３つが配置されている。
【００２１】
本発明において、前記回路基板の前記３つのコーナー部に配置された前記スパイラルインダクタンスパターンが、
前記コーナー部の頂点から前記スパイラルインダクタンスパターンまでの最短距離Ｌ１と、前記スパイラルインダクタンスパターンの外接円の直径Ｌ２の関係が、Ｌ１≦Ｌ２となるように配置されていることが好ましい。
【００２２】
本発明に係る積層デバイスは、上記の回路基板と、
回路基板に搭載された半導体集積回路とを備える。
本発明に係る回路基板の設計方法は、複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板の設計方法であって、
前記回路基板を分割線により複数の分割エリアに分割するステップと、
前記複数の分割エリア毎にシミュレーションによって回路パターンを設計するステップと、を有し、
前記分割線は、前記回路基板内に複数配置される前記スパイラルインダクタンスパターンの内の２つ以上を分断しないようにしている。
【００２３】
本発明において、複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板の設計方法であって、
前記回路基板の少なくとも３つのコーナー部に、前記複数のスパイラルインダクタンスパターンの内の３つが配置されていることが好ましい。
【発明の効果】
【００２４】
本発明に係る回路基板の電磁界解析方法および装置によれば、回路基板を複数のエリアに分割して、分割エリアごとに電磁界シミュレーションを実行した結果を合成している。こうした手法により電磁界シミュレーションの実行時間が格段に短縮できるため、回路基板の設計に要する時間およびコストを大幅に低減できる。また、シミュレーション結果が短時間で得られるため、回路基板の設計へのフィードバックが容易になり、回路基板の最適化設計が図られる。
【００２５】
また本発明に係る回路基板およびその設計方法によれば、複数のスパイラルインダクタンスパターンを含む導体パターンを複数層有する回路基板のシミュレーション時間を大幅に短縮することができる。そのため、回路基板のコストダウンに大きく貢献することができる。また、得られた結果としては、分割せずにシミュレーションを行った結果とほとんど変わらず、実用に十分に対応する設計が可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について添付図面を参照しながら説明する。
【００２７】
（実施形態１）
図１は、本発明に係る電磁界シミュレーションの一例を示すフローチャートである。図２Ａ〜図２Ｅは、シミュレーションの動作状態を示す説明図である。電磁界シミュレータは、パーソナルコンピュータ上で実行可能なソフトウエアで構成される。パーソナルコンピュータは、キーボードなどの入力デバイス、マウスなどのポインティングデバイス、液晶ディスプレイパネルなどの表示デバイス、ハードディスクや光ディスクなどの大容量記憶デバイス、マイクロプロセッサなどの演算デバイス、ネットワークデバイスなどで構成される。
【００２８】
導体パターンの形状および信号解析条件など、シミュレーションに必要な各種データは、キーボードやマウスを用いて入力したり、大容量記憶デバイスに格納されたファイルから入力したり、あるいはネットワーク経由で他のコンピュータから入力することが可能である。シミュレーション結果は、表示デバイスの画面上に表示したり、大容量記憶デバイスに格納したり、ネットワーク経由で他のコンピュータやプリンタへ出力することが可能である。
【００２９】
まず、図１のステップＳ１において、多層回路基板における各層での導体パターンの形状を初期設定する。多層回路基板は、セラミックなどの電気絶縁基板および該基板上に形成された導体パターンを一層として、複数の層が積層されたものである。例えば、図２Ａに示すように、多層回路基板８０の最上にある第１層において、電気絶縁基板８１の上に２本の導体パターン８２，８３がｘ方向に沿って平行に配置されている場合、ステップＳ１において、第１層についての導体パターン８２，８３の各寸法および位置に関する形状パラメータを入力する。第２層以下についても同様に、各層ごとに導体パターンの形状パラメータを入力する。形状パラメータは、層番号、導体番号、導体の原点座標（ｘ，ｙ）、パターン長、パターン幅などを含む。導体パターンが円や楕円、曲線を含む場合、形状特定に必要なパラメータ、例えば、半径、中心座標、扁平率などを追加することができる。
【００３０】
こうした導体パターン形状の入力方法として、オペレータによる直接入力、ＣＡＤソフトウエアを用いた図形入力、他のＣＡＤソフトウエアで作成された図形データを互換性のあるデータ（例えば、DXFフォーマット）を経由して電磁界シミュレータにインポートする方法、回路基板データベースファイルからのインポート、などが可能である。
【００３１】
次に、ステップＳ２では、個々の導体パターンにおいて外部からの信号入力または外部への信号出力のためのポートを初期設定する。例えば、図２Ｂに示すように、第１層において導体パターン８２の左エッジにポートｐ１、その右エッジにポートｐ２、導体パターン８３の左エッジにポートｐ３、その右エッジにポートｐ４を設定する。第２層以下についても同様に、各層の導体パターンのエッジに入出力ポートを設定する。各ポートは、層番号、導体番号、位置座標（ｘ，ｙ）などのパラメータで識別される。
【００３２】
次に、ステップＳ３では、多層回路基板を複数のエリアに二次元的に分割する。ここでは、理解容易のために多層回路基板を２つのエリアに分割した例を示すが、３つ以上のエリアに分割することも可能である。例えば、図２Ｂに示すように、多層回路基板８０をｙ方向に延びる直線状の分割線Ｌ１で分割した場合、図２Ｃに示すように、第１層において導体パターン８２，８３の左部分８２ａ，８３ａを含む第１分割エリアと、導体パターン８２，８３の右部分８２ｂ，８３ｂを含む第２分割エリアとに区分される。第２層以下についても同様に、各層の導体パターンは分割線Ｌ１によって第１分割エリアと第２分割エリアに分割される。
【００３３】
複数のエリアに分割する際、エリア分割によって新たに生成された導体パターンのエッジ数を算出することが好ましい。例えば、分割線と各層の導体パターンが交差した数をカウントすることによって、導体パターンのエッジ数が得られる。こうしたエッジ数を算出することによって、後のステップで追加すべきポート数を自動的に算出できるため、処理の自動化が図られる。
【００３４】
第１分割エリアに属する多層回路基板については、図１のステップＳ４ａ〜Ｓ７ａを実行する。第２分割エリアに属する多層回路基板については、図１のステップＳ４ｂ〜Ｓ７ｂを実行する。
【００３５】
ステップＳ４ａ，Ｓ４ｂでは、エリア分割によって新たに生成された導体パターンのエッジに、追加のポートを設定する。例えば、図２Ｄに示すように、第１層において左部分８２ａ，８３ａの右エッジにポートｐ５，ｐ７を追加し、右部分８２ｂ，８３ｂの左エッジにポートｐ６，ｐ８を追加している。第２層以下についても同様に、各層の導体パターンにおいて新たに生成されたエッジにポートを追加する。図２Ｄに示すポートｐ９，ｐ１０は、第１層以外の層での導体パターンのエッジに追加されたものである。追加されたポートは、初期のポートと同様に、層番号、導体番号、位置座標（ｘ，ｙ）などのパラメータで識別される。
【００３６】
ポートを追加する際、オペレータがマニュアル操作によって追加ポートを指定してもよいが、上述したように自動的に算出したエッジ数に対応した個数のポートを自動的に追加してもよく、これにより処理の自動化が図られる。
【００３７】
また、ポートを追加する際、信号の伝搬状態を考慮すると、導体パターンのエッジ中心にポートを追加することが好ましい。
【００３８】
次にステップＳ５ａ，Ｓ５ｂでは、初期のポートおよび追加のポートについて個別の信号解析条件をそれぞれ設定する。例えば、図２Ｄに示すように、各層に存在するポートｐ１〜ｐ１０ごとに、信号解析条件のうち既知のパラメータと未知のパラメータをそれぞれ設定する。信号解析条件として、一般には、Ｓパラメータ(Scattering parameter)に関する入射波および反射波の複素振幅、あるいはＦパラメータ(image parameter)、Ｚパラメータ(open-circuit impedance parameter)およびＹパラメータ(short-circuit admittance parameter)に関する電流および電圧の複素振幅などが採用される。また、回路基板に関する解析条件については、多層回路基板などの層構成、例えば、層の厚み、電極の配置、電極の導電率、絶縁体層の誘電率などが設定される。
【００３９】
次にステップＳ６ａ，Ｓ６ｂでは、各ポートに設定された信号解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行する。例えば、図２Ｄに示すように、左側の第１分割エリアに属する多層回路基板については、ポートｐ１，ｐ３，ｐ５，ｐ７，ｐ９に設定された信号解析条件に基づいて電磁界解析を実行する。一方、右側の第２分割エリアに属する多層回路基板については、ポートｐ２，ｐ４，ｐ６，ｐ８，ｐ１０に設定された信号解析条件に基づいて電磁界解析を実行する。
【００４０】
次にステップＳ７ａでは、第１分割エリアに関する電磁界解析の結果が得られ、一方、ステップＳ７ｂでは、第２分割エリアに関する電磁界解析の結果が得られ、その結果、ポートｐ１〜ｐ１０についての未知のパラメータ、例えば信号応答（Ｓパラメータ）などが算出される。
【００４１】
次にステップＳ８では、各分割エリアに関する電磁界解析の結果を合成して、次にステップＳ９では、基板全体の電磁界解析の結果が得られる。例えば、図２Ｅに示すように、第１分割エリアのポートｐ５と第２分割エリアのポートｐ６を結合し、第１分割エリアのポートｐ７と第２分割エリアのポートｐ８を結合し、第１分割エリアのポートｐ９と第２分割エリアのポートｐ１０を結合すると、図２Ｂに示す原形の多層回路基板８０を再構築できる。その結果、初期のポートｐ１〜ｐ４について算出された未知のパラメータを取り出すことによって、多層回路基板８０全体についての電磁界解析の結果、例えば、回路基板全体のＳパラメータが得られる。得られたＳパラメータは、必要に応じて、所定の換算式を用いてＦパラメータ、Ｚパラメータ、Ｙパラメータなどに変換できる。
【００４２】
このように本実施形態では、回路基板全体について電磁界シミュレーションを実行するのではなく、回路基板を複数のエリアに分割して、分割エリアごとに電磁界シミュレーションを実行した結果を合成している。こうした手法により電磁界シミュレーションの実行時間が、従来は約１週間必要であったものが、本発明では約３時間に短縮できるため、回路基板の設計に要する時間およびコストを大幅に低減できる。また、シミュレーション結果が短時間で得られるため、回路基板の設計へのフィードバックが容易になり、回路基板の最適化設計が図られる。
【００４３】
（実施形態２）
図３Ａ〜図３Ｃは、本発明に係る電磁界シミュレーションにおいてエリア分割の他の例を示す説明図である。本実施形態において、電磁界シミュレーションの動作は上述のものと同様であるが、図１のステップＳ３で、互いに平行な複数の直線を含む分割線を用いて多層回路基板を複数のエリアに二次元的に分割している。
【００４４】
例えば、図３Ａに示すように、図２Ｂと同様、多層回路基板８０をｙ方向に延びる直線状の分割線Ｌ１で分割して、続いて図３Ｂに示すように、左側の分割エリアをｙ方向に延びる直線状の分割線Ｌ２で分割し、右側の分割エリアをｙ方向に延びる直線状の分割線Ｌ３で分割して、最終的に全部で４つのエリアに分割している。ここでは、多層回路基板を４つの矩形状エリアに分割する例を示すが、５つ以上のエリアに分割することも可能である。
【００４５】
図３Ｃに示すように、最も左側に位置する第１分割エリアは、多層回路基板８０の第１層において導体パターン８２，８３の小部分８２ｃ，８３ｃを含む。左から２番目に位置する第２分割エリアは、第１層において導体パターン８２，８３の小部分８２ｄ，８３ｄを含む。左から３番目に位置する第３分割エリアは、第１層において導体パターン８２，８３の小部分８２ｅ，８３ｅを含む。左から４番目に位置する第４分割エリアは、第１層において導体パターン８２，８３の小部分８２ｆ，８３ｆを含む。第２層以下についても同様に、各層の導体パターンは互いに平行な分割線Ｌ１〜Ｌ３によって第１分割エリア〜第４分割エリアに分割される。
【００４６】
第１分割エリア〜第４分割エリアについては、図１のステップＳ４ａ〜Ｓ７ａと同様なステップを個別に実行する。例えば、図３Ｃに示すように、第１層において小部分８２ｃ，８３ｃの右エッジにポートｐ１１，ｐ１３を追加し、小部分８２ｄ，８３ｄの左エッジにポートｐ１２，ｐ１４を追加し、小部分８２ｄ，８３ｄの右エッジにポートｐ５，ｐ７を追加し、小部分８２ｅ，８３ｅの左エッジにポートｐ６，ｐ８を追加し、小部分８２ｅ，８３ｅの右エッジにポートｐ１７，ｐ１９を追加し、小部分８２ｆ，８３ｆの左エッジにポートｐ１８，ｐ２０を追加している。第２層以下についても同様に、各層の導体パターンにおいて新たに生成されたエッジにポートを追加する。図３Ｃに示すポートｐ９，ｐ１０，ｐ１５，ｐ１６，ｐ２１，ｐ２２は、第１層以外の層での導体パターンのエッジに追加されたものである。追加されたポートは、初期のポートと同様に、層番号、導体番号、位置座標（ｘ，ｙ）などのパラメータで識別される。
【００４７】
次に、図１のステップＳ５ａと同様に、初期のポートおよび追加のポートについて個別の信号解析条件をそれぞれ設定する。図３Ｃに示すように、各層に存在するポートｐ１〜ｐ２２ごとに、信号解析条件のうち既知のパラメータと未知のパラメータをそれぞれ設定する。
【００４８】
次に、図１のステップＳ６ａと同様に、各ポートに設定された信号解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行する。次に、図１のステップＳ７ａと同様に、各分割エリアに関する電磁界解析の結果が得られ、その結果、ポートｐ１〜ｐ２２についての未知のパラメータが算出される。
【００４９】
次に、図１のステップＳ８と同様に、各分割エリアに関する電磁界解析の結果を合成して、次に図１のステップＳ９と同様に、基板全体の電磁界解析の結果が得られる。図３Ｃにおいて、図２Ｅと同様に、第１分割エリアおよび第２分割エリアに関して、ポートｐ１１とポートｐ１２を結合し、ポートｐ１３とポートｐ１４を結合し、ポートｐ１５とポートｐ１６を結合する。また、第２分割エリアおよび第３分割エリアに関して、ポートｐ５とポートｐ６を結合し、ポートｐ７とポートｐ８を結合し、ポートｐ９とポートｐ１０を結合する。また、第３分割エリアおよび第４分割エリアに関して、ポートｐ１７とポートｐ１８を結合し、ポートｐ１９とポートｐ２０を結合し、ポートｐ２１とポートｐ２２を結合する。その結果、図３Ａに示す原形の多層回路基板８０が再構築され、初期のポートｐ１〜ｐ４について算出された未知のパラメータを取り出すことによって、多層回路基板８０全体についての電磁界解析の結果が得られる。
【００５０】
このように本実施形態では、互いに平行な複数の直線を含む分割線を用いて多層回路基板を二次元的に分割している。こうした手法により、分割線の指定が容易で、分割エリアの数を簡単に増加できるため、シミュレーション結果がより短い時間で得られるようになる。
【００５１】
（実施形態３）
図４Ａ〜図４Ｃは、本発明に係る電磁界シミュレーションにおいてエリア分割のさらに他の例を示す説明図である。本実施形態において、電磁界シミュレーションの動作は上述のものと同様であるが、図１のステップＳ３で、互いに垂直な複数の直線を含む分割線を用いて多層回路基板を複数のエリアに二次元的に分割している。
【００５２】
例えば、図４Ａに示すように、図２Ｂと同様、多層回路基板８０をｙ方向に延びる直線状の分割線Ｌ１で分割して、続いて図４Ｂに示すように、左側の分割エリアをｘ方向に延びる直線状の分割線Ｌ４で分割し、右側の分割エリアをｘ方向に延びる直線状の分割線Ｌ５で分割して、最終的に全部で４つのエリアに分割している。ここでは、多層回路基板を４つの矩形状エリアに分割する例を示すが、５つ以上のエリアに分割することも可能である。
【００５３】
図４Ｃに示すように、左上側に位置する第１分割エリアは、多層回路基板８０の第１層において導体パターン８２の部分８２ａを含む。左下側に位置する第２分割エリアは、第１層において導体パターン８３の部分８３ａを含む。右上側に位置する第３分割エリアは、第１層において導体パターン８２の部分８３ｂを含む。右下側に位置する第４分割エリアは、第１層において導体パターン８３の部分８３ｂを含む。第２層以下についても同様に、各層の導体パターンは互いに垂直な分割線Ｌ１，Ｌ４，Ｌ５によって第１分割エリア〜第４分割エリアに分割される。
【００５４】
第１分割エリア〜第４分割エリアについては、図１のステップＳ４ａ〜Ｓ７ａと同様なステップを個別に実行する。例えば、図４Ｃに示すように、第１層において部分８２ａの右エッジにポートｐ５を追加し、部分８３ａの右エッジにポートｐ７を追加し、部分８２ｂの左エッジにポートｐ６を追加し、部分８３ｂの左エッジにポートｐ８を追加している。第２層以下についても同様に、各層の導体パターンにおいて新たに生成されたエッジにポートを追加する。図４Ｃに示すポートｐ３１〜ｐ３８は、第１層以外の層での導体パターンのエッジに追加されたものである。追加されたポートは、初期のポートと同様に、層番号、導体番号、位置座標（ｘ，ｙ）などのパラメータで識別される。
【００５５】
ポートを追加する際、ある層での導体パターンのエッジに設けられたポート位置と、他の層での導体パターンのエッジに設けられたポート位置とが一致した場合、いずれか一方のポート位置をずらしてディスプレイ画面上に表示することが好ましい。例えば、ポートｐ３１〜ｐ３４が、基板の平面図において、第１層でのポートｐ５〜ｐ８の位置と一致している場合、図４Ｃに示すように、ポートｐ３１〜ｐ３４の位置をずらしてディスプレイ画面上に表示することによって、視覚的に見やすくなり、オペレータの誤操作を防止することができる。なお、ポート位置をずらして表示した場合でも、現実のポート位置が電磁界解析のために用いられる。また、現実のポート位置とディスプレイ上の位置が異なる場合もあるが、意図的にポート位置をずらして解析することも可能である。
【００５６】
次に、図１のステップＳ５ａと同様に、初期のポートおよび追加のポートについて個別の信号解析条件をそれぞれ設定する。図４Ｃに示すように、各層に存在するポートｐ１〜ｐ８，ｐ３１〜ｐ３８ごとに、信号解析条件のうち既知のパラメータと未知のパラメータをそれぞれ設定する。
【００５７】
次に、図１のステップＳ６ａと同様に、各ポートに設定された信号解析条件に基づいて、多層回路基板での電磁界解析を分割エリアごとに実行する。次に、図１のステップＳ７ａと同様に、各分割エリアに関する電磁界解析の結果が得られ、その結果、ポートｐ１〜ｐ８，ｐ３１〜ｐ３８についての未知のパラメータが算出される。
【００５８】
次に、図１のステップＳ８と同様に、各分割エリアに関する電磁界解析の結果を合成して、次に図１のステップＳ９と同様に、基板全体の電磁界解析の結果が得られる。図４Ｃにおいて、図２Ｅと同様に、第１分割エリアおよび第２分割エリアに関して、ポートｐ３５とポートｐ３６を結合する。また、第１分割エリアおよび第３分割エリアに関して、ポートｐ５とポートｐ６を結合し、ポートｐ３１とポートｐ３２を結合する。また、第２分割エリアおよび第４分割エリアに関して、ポートｐ７とポートｐ８を結合し、ポートｐ３３とポートｐ３４を結合する。また、第２分割エリアおよび第４分割エリアに関して、ポートｐ３７とポートｐ３８を結合する。その結果、図４Ａに示す原形の多層回路基板８０が再構築され、初期のポートｐ１〜ｐ４について算出された未知のパラメータを取り出すことによって、多層回路基板８０全体についての電磁界解析の結果が得られる。
【００５９】
このように本実施形態では、互いに垂直な複数の直線を含む分割線を用いて多層回路基板を二次元的に分割している。こうした手法により、分割線の指定が容易で、分割エリアの数を簡単に増加できるため、シミュレーション結果がより短い時間で得られるようになる。
【００６０】
なお、上述した各実施形態において、直線状の分割線を用いて多層回路基板を分割する例を示したが、折れ線または曲線を含む分割線を用いて二次元的に分割することも可能である。これにより複雑な導体パターン形状を有する多層回路基板であっても、導体パターンの分割エッジ数が極力少なくなるようにエリア分割できるため、シミュレーション実行時間の短縮化が図られる。
【００６１】
また、エリア分割線を指定する手法として、ディスプレイ画面上に多層回路基板の平面図を表示し、マウスなどのポインティングデバイスを用いて分割線の形状を指定することも可能である。これにより複雑な導体パターン形状を有する多層回路基板であっても、視覚的な操作によって複雑な形状を有する分割線を容易に指定することができる。
【００６２】
（実施形態４）
図５は、本発明の第４実施形態としてアンテナスイッチ回路を示すブロック図である。このアンテナスイッチ回路基板のブロック構成は良く知られているようにアンテナ端子１、電源端子２、３、４、ダイプレクサ５、スイッチ回路６、７、８、フィルタ９、１０で構成されているものである。この例では、ＧＳＭ／ＤＣＳ／ＰＣＳ方式のアンテナスイッチ回路基板であるので、端子としては、ＧＳＭ用送信端子１１、ＧＳＭ用受信端子１２、ＤＣＳ／ＰＣＳ用送信端子１３、ＤＣＳ用受信端子１４、ＰＣＳ用受信端子１５が設けられている。
【００６３】
図５に示したアンテナスイッチ回路のブロック図は、それぞれ図６に示すような電気回路で構成される。
【００６４】
また、図７は、アンテナスイッチ回路基板に各種部品を実装した状態を示している。このように、図７において回路基板１６上に各種電子部品１７を実装した状態で、電気回路に表したものが図６である。図６に示す回路を良く知られた回路であるので、その主要部分のみについて以下に説明する。
【００６５】
図５のダイプレクサ５において、インダクタ１８、１９、２０は、図７における回路基板１６に内蔵、或いは表裏面に描かれるパターンである。また、図５におけるスイッチ回路６、７、８においてはインダクタ２１、２２、２３が、図７における回路基板１６に内蔵、或いは表裏面に描かれるパターンとなる。更に、図５におけるフィルタ９，１０においてはインダクタ２４、２５が、図７における回路基板１６に内蔵、或いは表裏面に描かれるパターンとなる。なお、基板１６に内蔵、或いは表裏面に描かれるインダクタパターンと基板表面に実装されるインダクタ部品との組合せによって、インダクタを構成することも可能である。
【００６６】
これらの内蔵されるインダクタンスパターン１８〜２５は、具体的には図９に示すように回路基板１６内に設けられているものである。すなわち、この図９に示すように回路基板１６は、例えば、１７層からなる誘電体層２６〜４２を持ち、この数字の順序に沿って積層され、焼結することにより一体化されたものである。ただし、誘電体層４２の下面には電極パターン４３が設けられている。図９に示す通り、図６に示すインダクタ１８〜２５は、図９に示した各誘電体層にそれぞれ分散して配置されている。ここで、誘電体層３７に配置されているインダクタ２１、２３、２４、２５は、この矩形状の誘電体層３７の４つのコーナー部に分散して配置されている。このことを、次に図８を用いて具体的に説明する。
【００６７】
図８は、回路基板１６を表面から見た状態を示している。回路基板１６には、図５に示したダイプレクサ５、スイッチ回路６、７、８、フィルタ９、１０が配置されている。また、それぞれの回路は具体的には図６に示すようになっており、インダクタ１８〜２５は、図９に示すように回路基板１６に配置されている。
【００６８】
さて、この図８において示した分割線４４、４５、４６は、この回路基板１６を４分割するための線である。すなわち、分割線４５は矩形状回路基板１６において長辺側のほぼ２分の１の部分に設けられ、分割線４４、４６は短辺側に設けられたものである。ただし、分割線４４、４６は一直線上ではなく若干ずれた状態に配置されている。このように配置することによって回路基板１６は、表面から見た場合に４つのエリアに分割された状態となる。この４つのエリアに分割された状態において、例えばエリア４７には、図５に示すダイプレクサ５、スイッチ回路７、フィルタ１０が含まれており、エリア４８にはダイプレクサ５、スイッチ回路６、７、８が含まれている。また、エリア４９には同様にダイプレクサ５、スイッチ回路６、７、８が含まれ、エリア５０にはダイプレクサ５、スイッチ回路６、７、８、フィルタ９、１０と全てのブロックが含まれている。そして、この状態で図９に示したようなパターンを電磁界シミュレーションによって設計することになる。すなわち、図８に示す回路基板１６は、図６に示すインダクタ１８〜２５及びコンデンサ５１〜６８を内蔵しているものである。ただし、コンデンサについては、図９では記載されていないが、図６における上述したインダクタ１８〜２５、コンデンサ５１〜６８は内蔵しており、それらのパターンを電磁界シミュレーションによって設計していく。このような複数の回路パターンが存在する状態で、しかも図９に示すように複数層に積層された状態のものを電磁界シミュレーションによって設計していく場合には、電磁気的な干渉を考慮しながら設計する必要がある。そのため、一度で全体のシミュレーションを行おうとすると非常に長い時間が必要となる。
【００６９】
そこで本実施形態では、図８に示すごとく、分割線４４、４５、４６によって回路基板１６をエリア４７〜５０に４分割し、各エリア毎に電磁界シミュレーションにより最適なパターン設計をすることとした。
【００７０】
すなわち、大規模な回路基板であったとしても、それを分割し、小さなサイズで電磁界シミュレーションを行う場合には、その分割された部分に存在する導体パターンは、全体のものと比較して少なくなるため、これを電磁界シミュレーションする場合には非常に時間を短縮することができる。ただし、このように回路基板を複数に分割し、分割エリア毎に回路パターンを電磁界シミュレーションによって設計する場合には、当然のことながら、全体を電磁界シミュレーションした結果と比較すると、分割したことによる弊害が予想される。本発明者らは、回路基板の分割時の弊害を少なくする方法を検討し、スパイラルインダクタンスパターンをできるだけ分断しないようにすることが最適な分割方法であることを見出した。回路基板内に存在する導体パターンのうち、スパイラルインダクタンスパターンはインダクタンス値を大きくするために一般的に設けられる。そのため、このようなインダクタンスの大きなパターンを分割した状態でシミュレーションを行った場合、それによる特性への影響が大きくなり、実際に製品化する場合にはこの誤差が大きな問題となる。そこで本発明者らは前述のごとく、スパイラルインダクタンスパターンを２つ以上分断せずに、すなわち、複数個スパイラルインダクタンスパターンが存在する場合でも、分割線で分断されるスパイラルインダクタンスパターンを１つまでとし、分割線によって分けられたエリアごとに回路パターンに対して電磁界シミュレーションを行うこととしたものである。
【００７１】
すなわち、パターン設計をする際に、最も影響が大きいのが、例えば図９で示した誘電体層３７に配置されたインダクタ２１、２３、２４、２５である。インダクタ２１、２３、２４、２５は、図９に示したように４つのコーナーの近傍に配置されている。このように配置することで、図８に示した分割線４４〜４６で分割していく際に、これらのスパイラルインダクタンスパターンをできるだけ分割しないことが可能になる。すなわち、スパイラルインダクタンスパターンを２個以上分割せずに分割線４４〜４６を引くことで、各エリア４７〜５０の電磁界シミュレーションを行うことができる。
【００７２】
ここで、図６、図９に示すインダクタ１８〜２５は、この限られた領域で所望の値を得ようとした場合、スパイラルインダクタンスパターンとならざるを得ない。そのため、この大きなインダクタンスパターンを切断した状態で電磁界シミュレーションするということはその結果に重大な影響を及ぼすことが考えられる。従って、本実施形態においては、図９にも示したように、インダクタンスパターン１８〜２５は、できるだけコーナー近傍に配置し、それにより分割線４４〜４６でできるだけ切断しないようにする必要がある。
【００７３】
本実施形態では、このようなシミュレーションによる回路設計を行いやすくするため、回路基板を矩形状とし、予めこの回路基板の少なくとも３つのコーナー部近傍にそれぞれスパイラルインダクタンスパターンを配置している。すなわち、この矩形上の回路基板を例えば４分割しようとした場合、その１辺側とそれに接する他辺側のそれぞれの略中央で分割線を引くことで、先ほどのようにコーナー部にスパイラルインダクタンスパターンを配置しておくことで、分割線を引く場合において、最も影響の大きなスパイラルインダクタンスパターンを切断することなく、電磁界シミュレーションを分割して行うための分割線を引くことが可能となる。
【００７４】
このとき、回路基板の３つのコーナー部に配置されたスパイラルインダクタンスパターンを、コーナー部の頂点からスパイラルインダクタンスパターンまでの最短距離Ｌ１と、前記スパイラルインダクタンスパターンの外接円の直径Ｌ２の関係が、Ｌ１≦Ｌ２となるように配置することにより、スパイラルインピーダンスパターンを分断せずに回路基板を分割することが容易になる。
【００７５】
このような回路基板の構成とすることで、本実施形態では、従来、この同じような電磁界シミュレーションを行った場合には数日間の計算が必要であったが、わずか数時間で電磁界シミュレーションによる設計が可能となり、しかもその得られた結果は上記数日間かかっていた結果とほとんど変わらない値を得ることが可能になる。
【００７６】
また、小さなエリアごとの電磁界シミュレーションによる設計手法を用いることにより、様々な素子、すなわちインダクタ、コンデンサなどを水平方向だけではなく、積層方向にも配置しても短時間での電磁界シミュレーションにより最適な設計が可能となる。これは、水平方向のみに配置した場合と比較して、デバイス、回路基板の小型化にも貢献することができる。
【００７７】
また、小さなエリアごとの電磁界シミュレーションによる設計手法を用いることにより、特定のエリアに含まれる特定のパターン形状を変化させた場合に、当該エリアについてのみ再度シミュレーションを実行し、当該エリアに関するシミュレーション結果と他のエリアのシミュレーション結果とを合成だけで、基板全体のシミュレーション結果を取得できる。例えば、図６のエリア４８に配置されるインダクタ２１の形状を変化させた特性が見たい場合、エリア４８のみを解析し、それ以外の部分は元々の解析結果を再利用し組み合わせ計算を実行することにより、全体を解析することなく、別のパターンでの特性を見ることができる。これを利用することで組み合わせ計算により、パターンの最適化に要する時間を従来に比べて大幅に短縮することができる。
【産業上の利用可能性】
【００７８】
本発明は、多層回路基板の電磁界解析を短時間で実行でき、回路基板の設計に要する時間およびコストを大幅に低減できる点で有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明に係る電磁界シミュレーションの一例を示すフローチャートである。
【図２】図２Ａ〜図２Ｅは、シミュレーションの動作状態を示す説明図である。
【図３】図３Ａ〜図３Ｃは、本発明に係る電磁界シミュレーションにおいてエリア分割の他の例を示す説明図である。
【図４】図４Ａ〜図４Ｃは、本発明に係る電磁界シミュレーションにおいてエリア分割のさらに他の例を示す説明図である。
【図５】本発明の第４実施形態としてアンテナスイッチ回路を示すブロック図である。
【図６】アンテナスイッチ回路の回路図である。
【図７】アンテナスイッチ回路が実装された回路基板を示す斜視図である。
【図８】図７に示した回路基板の平面図である。
【図９】図７に示した回路基板の分解斜視図である。
【図１０】従来の電磁界シミュレーションの一例を示すフローチャートである。
【符号の説明】
【００８０】
１  アンテナ端子
２，３，４    電源端子
５    ダイプレクサ
６，７，８    スイッチ回路
９，１０    フィルタ
１１    ＧＳＭ用送信端子
１２    ＧＳＭ用受信端子
１３    ＤＣＳ／ＰＣＳ用送信端子
１４    ＤＣＳ用受信端子
１５    ＰＣＳ用受信端子
１６    回路基板
１７    電子部品
１８〜２５    インダクタ
２６〜４２    誘電体層
４３    電極パターン
４４，４５，４６    分割線
４７〜５０    分割エリア
５１〜６８    コンデンサ
８０    多層回路基板
８１    電気絶縁基板
８２，８３    導体パターン
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2005015449.tif 000013
【図２】
2005015449.tif 000014
【図３】
2005015449.tif 000015
【図４】
2005015449.tif 000016
【図５】
2005015449.tif 000017
【図６】
2005015449.tif 000018
【図７】
2005015449.tif 000019
【図８】
2005015449.tif 000020
【図９】
2005015449.tif 000021
【図１０】
2005015449.tif 000022
【国際調査報告】
2005015449.tif 000023
2005015449.tif 000024
2005015449.tif 000025
2005015449.tif 000026
2005015449.tif 000027
2005015449.tif 000028