(57)【要約】従来のメモリとは全く構成が異なり、様々な特性に優れるメモリセルとその製造方法とを提供する。また、上記メモリセルを用いることによって、様々な特性に優れるメモリを提供する。また、上記メモリの記録／読出方法を提供する。  情報を保持するメモリ媒体と、前記メモリ媒体に情報を記録する制御部と、前記メモリ媒体から情報を読み出す検出素子とを含み、前記検出素子は、前記メモリ媒体から独立しているメモリセルとする。より具体的には、例えば、前記メモリ媒体が磁性体であり、前記制御部は、前記磁性体に磁界を印加することによって前記磁性体の磁化状態を変化させる第１の磁界発生部を含み、前記検出素子は、前記磁性体の近傍に配置されており、かつ、前記磁性体の前記磁化状態に応じて電気的特性が異なる磁電変換部を含むメモリセルとする。
2004088754.tif 000002
【特許請求の範囲】
【請求項１】
情報を保持するメモリ媒体と、前記メモリ媒体に情報を記録する制御部と、前記メモリ媒体から情報を読み出す検出素子とを含み、
前記検出素子は、前記メモリ媒体から独立しているメモリセル。
【請求項２】
前記メモリ媒体が磁性体であり、
前記制御部は、前記磁性体に磁界を印加することによって前記磁性体の磁化状態を変化させる第１の磁界発生部を含み、
前記検出素子は、前記磁性体の近傍に配置されており、かつ、前記磁性体の前記磁化状態に応じて電気的特性が異なる磁電変換部を含む請求項１に記載のメモリセル。
【請求項３】
前記磁電変換部が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、
前記磁電変換素子は、前記磁性体から生じる磁束を検知するように、前記磁性体の近傍に配置されている請求項２に記載のメモリセル。
【請求項４】
前記磁電変換素子は、検知する磁界の状態に応じて電気抵抗値が異なる素子である請求項３に記載のメモリセル。
【請求項５】
前記磁電変換素子が半導体素子である請求項３に記載のメモリセル。
【請求項６】
前記半導体素子がトランジスタである請求項５に記載のメモリセル。
【請求項７】
前記磁性体の磁化方向が、前記磁性体における前記磁電変換部に面している面に対して角度を有している請求項２に記載のメモリセル。
【請求項８】
前記磁性体が、前記磁性体における前記磁電変換部に面している面に対して垂直な方向に磁束の成分を有する請求項２に記載のメモリセル。
【請求項９】
前記磁性体が、フェリ磁性材料、希土類−遷移金属系磁性材料、フェライト、および、遷移金属を含む酸化物からなる強磁性材料から選ばれる少なくとも１種の磁性材料を含む請求項２に記載のメモリセル。
【請求項１０】
前記磁性体が、保磁力の異なる複数の成分を含む多元系の磁性材料からなる請求項２に記載のメモリセル。
【請求項１１】
前記磁性体の飽和磁化の値が極大となる温度が、８０℃〜３００℃の範囲である請求項２に記載のメモリセル。
【請求項１２】
前記磁性体のキュリー温度が１００℃以上である請求項２に記載のメモリセル。
【請求項１３】
前記磁性体の保磁力が、所定の温度領域において温度の上昇に伴って小さくなる傾向を有する請求項２に記載のメモリセル。
【請求項１４】
前記第１の磁界発生部が、磁界を誘起する配線を含む請求項２に記載のメモリセル。
【請求項１５】
前記配線が、コイル状である請求項１４に記載のメモリセル。
【請求項１６】
前記磁電変換部にオフセット磁界を印加する第２の磁界発生部をさらに含む請求項２に記載のメモリセル。
【請求項１７】
軟磁性体からなるステムをさらに含み、前記ステムは、前記磁電変換部の前記磁性体に面する側とは反対側に配置されている請求項２に記載のメモリセル。
【請求項１８】
軟磁性体からなるシールドをさらに含み、前記シールドは、前記シールドと前記磁電変換部とによって前記磁性体を狭持するように配置されている請求項２に記載のメモリセル。
【請求項１９】
前記磁性体を複数含む請求項２に記載のメモリセル。
【請求項２０】
前記磁電変換部が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、
前記磁電変換素子は、前記複数の磁性体から生じる磁束を検知するように、前記複数の磁性体の近傍に配置されている請求項１９に記載のメモリセル。
【請求項２１】
前記磁電変換素子がトランジスタを含み、
前記トランジスタの１つのチャネルに対応して前記磁性体が複数配置されている請求項２０に記載のメモリセル。
【請求項２２】
前記１つのチャネルに対応する複数の前記磁性体の磁気特性が、前記１つのチャネルからの距離に応じて異なる請求項２１に記載のメモリセル。
【請求項２３】
前記磁電変換素子がトランジスタを含み、
前記トランジスタは、前記複数の磁性体に対応する複数のチャネルと、少なくとも２つの前記チャネルの上方に配置され、前記少なくとも２つのチャネルに対応する１つのゲート電極とを含み、
検知する磁界の状態に応じて前記チャネルの電気的特性が異なることによって、前記トランジスタの電気的特性が異なる請求項２０に記載のメモリセル。
【請求項２４】
前記トランジスタが、前記複数のチャネルの上方に配置された１つのゲート電極を有する請求項２３に記載のメモリセル。
【請求項２５】
前記磁電変換素子がトランジスタを含み、
前記トランジスタは、前記複数の磁性体に対応する複数のチャネルと、各々の前記チャネルに対応するように各々の前記チャネルの上方に配置された複数のゲート電極とを含み、
検知する磁界の状態に応じて前記チャネルの電気的特性が異なることによって、前記トランジスタの電気的特性が異なる請求項２０に記載のメモリセル。
【請求項２６】
前記磁電変換素子が、複数の前記トランジスタを含む請求項６に記載のメモリセル。
【請求項２７】
隣り合った一組の前記トランジスタにおいて、一方の前記トランジスタのドレイン電極と、他方の前記トランジスタのソース電極とが等電位である請求項２６に記載のメモリセル。
【請求項２８】
請求項１に記載のメモリセルと、前記メモリセルに情報を記録するための情報記録用導体線と、前記情報を読み出すための情報読出用導体線とを含むメモリ。
【請求項２９】
請求項２に記載のメモリセルと、前記メモリセルに情報を記録するための情報記録用導体線と、前記情報を読み出すための情報読出用導体線とを含むメモリ。
【請求項３０】
複数の前記メモリセルを含み、前記複数のメモリセルがマトリクス状に配置されている請求項２９に記載のメモリ。
【請求項３１】
マトリクス状に配置された各々の前記メモリセルにおける前記磁電変換部がトランジスタを含み、
異なる前記メモリセル間において、前記トランジスタのソース電極およびドレイン電極から選ばれる少なくとも１つの電極が等電位である請求項３０に記載のメモリ。
【請求項３２】
請求項３に記載のメモリセルの製造方法であって、
（ｉ）半導体基板の表面に、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を形成する工程と、
（ｉｉ）磁性体と前記半導体基板とによって前記磁電変換素子を狭持するように、前記磁性体を形成する工程と、
（ｉｉｉ）前記磁性体の近傍に、前記磁性体の磁化状態を変化させる磁界発生部を形成する工程とを含み、
前記（ｉｉ）の工程において、前記磁性体は、前記磁性体から生じる磁束を前記磁電変換素子が検知するように前記磁電変換素子の近傍に形成されることを特徴とするメモリセルの製造方法。
【請求項３３】
前記磁電変換素子がトランジスタである請求項３２に記載のメモリセルの製造方法。
【請求項３４】
前記（ｉｉ）の工程において、複数の前記磁性体を形成する請求項３２に記載のメモリセルの製造方法。
【請求項３５】
請求項２８に記載のメモリの記録／読出方法であって、
情報記録用導体線および情報読出用導体線から選ばれる少なくとも１つの導体線に印加する電流を変化させることによって情報の記録／読出を行うことを特徴とするメモリの記録／読出方法。
【請求項３６】
請求項２９に記載のメモリの記録／読出方法であって、
情報記録用導体線および情報読出用導体線から選ばれる少なくとも１つの導体線に印加する電流を変化させることによって情報の記録／読出を行うことを特徴とするメモリの記録／読出方法。
【請求項３７】
前記情報記録用導体線に印加する電流を変化させることによって、第１の磁界発生部で発生する磁界を変化させ、前記変化した磁界によって磁性体の磁化状態を変化させて前記メモリに情報を記録する工程と、
前記情報読出用導体線に印加する電流を変化させることによって、磁電変換部の電気的特性を検出して前記メモリに記録された情報を読み出す工程とを含む請求項３６に記載のメモリの記録／読出方法。
【発明の詳細な説明】
【技術分野】  本発明は、メモリセルとこれを用いたメモリ、および、メモリセルの製造方法に関する。ならびに、メモリの記録／読出方法に関する。
【背景技術】  従来、ランダムアクセスメモリ（ＲＡＭ）として、ＤＲＡＭ、ＳＲＡＭなどに代表される半導体メモリが広く用いられている。半導体メモリは、微細加工技術の進歩による高集積化、量産技術の進歩による低コスト化が進んでおり、様々な製品、デバイスのメモリとして幅広く普及している。しかしながら、ＤＲＡＭなどの半導体メモリは、量産性に優れるものの、繰り返し記録特性や、耐熱性などに課題がある場合がある。例えば、一般的なＤＲＡＭは、１００℃程度以下での使用が前提であり、環境温度がその範囲を超えて高温になった場合、メモリとしての特性が劣化する可能性が生じる。
半導体メモリのなかでも、商標名フラッシュメモリに代表される半導体メモリは、微細加工技術の進歩による高集積化や大容量化、また、量産技術の進歩による低コスト化が進んでおり、様々なデバイスのメモリとして幅広く普及している。フラッシュメモリは、ＮＡＮＤ型とＮＯＲ型とに大別される。しかしながら、フラッシュメモリは、一般に、情報の記録速度および読み出し速度に課題を有している。その他、フラッシュメモリには、情報の記録前に一括消去が必要である、消費電力が大きい、放射線や応力などの外部環境の影響を受けやすいなどの課題が有ることが知られている。
一方、近年、磁気抵抗効果素子（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ  Ｅｌｅｍｅｎｔ：ＭＲ素子）を用いたＲＡＭである磁気メモリ（ＭＲＡＭ）が開発されている。ＭＲＡＭは、繰り返し記録特性に優れており、また、フラッシュメモリなどに比べて読み出し（読出）時間および記録時間がともに高速であるなどの優れた特性を有していることから、次世代のメモリとして盛んに開発が進められている。ＭＲＡＭの一例は、例えば、ＪＰ２００２−５３３９１６Ａなどに開示されている。しかしながら、ＭＲＡＭは、ＭＲ素子を構成する薄膜の膜厚によって特性が大きく変化するために、その製造にあたってはｎｍオーダーでの膜厚の制御が要求される。ＭＲ素子は、含まれる非磁性層の種類によって、ＧＭＲ素子（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ  Ｅｌｅｍｅｎｔ：巨大磁気抵抗効果素子）およびＴＭＲ素子（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ  Ｅｌｅｍｅｎｔ：トンネル磁気抵抗効果素子）に分類される。例えば、ＴＭＲ素子において、非磁性層として一般的に用いられるＡｌ２Ｏ３層の膜厚は、サブｎｍ〜数ｎｍ程度の範囲である。製造工程におけるサブｎｍオーダーでの膜厚のばらつき制御は難しい。このため、例えば、シリコン（Ｓｉ）ウェハーなどの基板上に複数のＭＲ素子を形成する場合、素子間の特性を一定の範囲におさめることが難しく、量産性や、微細化による高集積化に課題がある。
その他、現在用いられている、あるいは、開発が進められているＲＡＭには、強誘電体材料が有する誘電体分極現象を利用した強誘電体メモリがある。しかしながら、強誘電体メモリには、製造時において微量の水素などにより汚染され、特性が劣化するという課題や、微細加工に適していない、使用可能な温度範囲が制限される、応力などの影響を受けやすいなどといった課題がある。また、材料の相転移現象を利用した相変化型メモリなども開発が進められているが、アモルファス−結晶間の相転移現象を利用しているため、高温環境下における不揮発特性に劣るといった課題や、相変化時の体積変化に伴う応力、歪の抑制が困難であるといった課題がある。
【発明の開示】
本発明は、これら従来のメモリとは全く構成が異なり、かつ、様々な特性に優れるメモリセルとその製造方法とを提供することを目的とする。また、上記メモリセルを用いることによって、様々な特性に優れるメモリを提供することを目的とする。また、上記メモリの記録／読出方法を提供することを目的とする。
本発明のメモリセルは、情報を保持するメモリ媒体と、前記メモリ媒体に情報を記録する制御部と、前記メモリ媒体から情報を読み出す検出素子とを含み、前記検出素子は、前記メモリ媒体から独立している。
本発明のメモリセルでは、前記メモリ媒体が磁性体であり、前記制御部は、前記磁性体に磁界を印加することによって前記磁性体の磁化状態を変化させる第１の磁界発生部を含み、前記検出素子は、前記磁性体の近傍に配置されており、かつ、前記磁性体の前記磁化状態に応じて電気的特性が異なる磁電変換部を含んでいてもよい。
本発明のメモリセルでは、前記磁電変換部が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、前記磁電変換素子は、前記磁性体から生じる磁束を検知するように、前記磁性体の近傍に配置されていてもよい。
次に、本発明のメモリセルの製造方法は、情報を保持するメモリ媒体と、メモリ媒体に情報を記録する制御部と、メモリ媒体から情報を読み出す検出素子とを含み、検出素子はメモリ媒体から独立しており、
メモリ媒体が磁性体であり、制御部は、磁性体に磁界を印加することによって磁性体の磁化状態を変化させる磁界発生部を含み、検出素子は、磁性体の近傍に配置されており、かつ、磁性体の磁化状態に応じて電気的特性が異なる磁電変換部を含み、
磁電変換部が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、磁電変換素子は、磁性体から生じる磁束を検知するように磁性体の近傍に配置されているメモリセルの製造方法であって、
（ｉ）半導体基板の表面に、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を形成する工程と、
（ｉｉ）磁性体と前記半導体基板とによって前記磁電変換素子を狭持するように、前記磁性体を形成する工程と、
（ｉｉｉ）前記磁性体の近傍に、前記磁性体の磁化状態を変化させる磁界発生部を形成する工程とを含んでいる。また、前記（ｉｉ）の工程において、前記磁性体は、前記磁性体から生じる磁束を前記磁電変換素子が検知するように前記磁電変換素子の近傍に形成される。
次に、本発明のメモリは、上述した本発明のメモリセルと、前記メモリセルに情報を記録するための情報記録用導体線と、前記情報を読み出すための情報読出用導体線とを含んでいる。
次に、本発明のメモリの記録・読出方法は、上述した本発明のメモリの記録／読出方法であって、情報記録用導体線および情報読出用導体線から選ばれる少なくとも１つの導体線に印加する電流を変化させることによって情報の記録／読出を行うことを特徴としている。
より具体的には、例えば、前記情報記録用導体線に印加する電流を変化させることによって第１の磁界発生部で発生する磁界を変化させ、前記第１の磁界発生部で発生する磁界を変化させることによって（前記変化した磁界によって）、本発明のメモリを構成するメモリセル内の磁性体の磁化状態を変化させて前記メモリに情報を記録する工程と、
前記情報読出用導体線に印加する電流を変化させることによって、磁電変換部の電気的特性を検出し、検出した前記電気的特性から前記メモリに記録された情報を読み出す工程とを含んでいてもよい。
【図面の簡単な説明】  図１は、本発明のメモリセルの一例を示す模式図である。
図２は、本発明のメモリセルの一例を示す模式図である。
図３は、本発明のメモリセルの別の一例を示す模式図である。
図４は、本発明のメモリセルのまた別の一例を示す模式図である。
図５Ａ〜図５Ｃは、本発明のメモリセルにおける電気的な出力の変化の一例を説明するための模式図である。
図６は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図７は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図８Ａおよび図８Ｂは、本発明のメモリセルにおける磁性体と磁界発生部との関係の一例を示す模式図である。
図９は、本発明のメモリセルに含まれる磁性体における温度と飽和磁化の値との関係の一例を示す図である。
図１０は、本発明のメモリセルに含まれる磁性体における温度と飽和磁化の値との関係の別の一例を示す図である。
図１１は、本発明のメモリセルに含まれる磁性体における温度と飽和磁化の値との関係のまた別の一例を示す図である。
図１２は、本発明のメモリセルに含まれる磁性体における温度と飽和磁化の値との関係のさらにまた別の一例を示す図である。
図１３は、本発明のメモリセルに含まれる磁性体における温度と保磁力の値との関係の一例を示す図である。
図１４は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図１５Ａおよび図１５Ｂは、オフセット磁界を説明するための図である。
図１６は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図１７は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図１８Ａおよび図１８Ｂは、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図１９は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図２０は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図２１は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図２２は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図２３は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図２４は、本発明のメモリセルにおける電気的な出力の変化の一例を説明するための模式図である。
図２５Ａおよび図２５Ｂは、本発明のメモリセルにおける電気的な出力の変化の一例を説明するための模式図である。
図２６は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図２７は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図２８は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図２９は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図３０は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図３１は、本発明のメモリセルのさらにまた別の一例を示す模式図である。
図３２は、本発明のメモリセルの制御方法の一例を示す模式図である。
図３３は、本発明のメモリの一例を示す模式図である。
図３４Ａおよび図３４Ｂは、本発明のメモリにおける基本動作の一例を示す模式図である。
図３５は、本発明のメモリにおける基本動作の別の一例を示す模式図である。
図３６は、本発明のメモリの別の一例を示す模式図である。
図３７Ａ〜図３７Ｈは、本発明のメモリセルの製造方法の一例を示す模式工程図である。
図３８は、本発明のメモリの応用の一例を示す模式図である。
図３９は、本発明のメモリの応用の一例を示す模式図である。
図４０は、本発明のメモリの応用の一例を示す模式図である。
図４１は、本発明のメモリの応用の一例を示す模式図である。
図４２は、本発明のメモリの応用の一例を示す模式図である。
図４３は、本発明のメモリの応用の一例を示す模式図である。
図４４は、本発明のメモリの応用の一例を示す模式図である。
図４５は、本発明のメモリの応用の一例を示す模式図である。
発明の実施形態
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下の実施の形態において、同一の部分に同一の符号を付して、重複する説明を省略する場合がある。
最初に、本発明のメモリセルについて説明する。
図１に本発明のメモリセルの一例を示す。図１に示すメモリセル１は、情報を保持するメモリ媒体１０２と、メモリ媒体１０２に情報を記録する制御部１０３と、メモリ媒体１０２から情報を読み出す検出素子１０４とを含んでいる。また、検出素子１０４は、メモリ媒体から独立している。
従来の代表的なメモリである半導体メモリ（例えば、ＤＲＡＭ、ＳＲＡＭなど）では、情報の記録および読み出しを行う回路内に、情報を記録する領域が形成されている。換言すれば、情報を記録する領域が、情報の記録および読み出しを行う回路に組み込まれている。即ち、メモリ媒体と検出素子とが一つの回路内で一体化されているともいえる。例えば、ＤＲＡＭでは、集積回路中に形成されたコンデンサに電荷を蓄えることによって情報が記録され、上記コンデンサから電荷を取り出すことによって情報が読み出される。ＳＲＡＭでは、集積回路中の双安定回路によって情報の記録／読み出しが行われる。また、磁気抵抗効果を利用したメモリであるＭＲＡＭでは、磁気抵抗効果が生じる多層膜構造が、記憶媒体であると同時に読み出し部を兼ねている。
これに対して、本発明のメモリセル１では、メモリ媒体１０２に蓄えられた情報は、メモリ媒体１０２とは独立した検出素子１０４から読み出される。ここで、「独立している」とは、「メモリ媒体１０２と検出素子１０４とが電気的に直接接続されていない（電気的に独立している）」という意味である。このため、例えば、メモリ媒体に電気的な操作を行うことなく、メモリ媒体に記録された情報を読み出すことができる。よって、記録および読み出し特性が安定したメモリセル１とすることができる。
また、メモリ媒体１０２に用いる材料やメモリ媒体１０２の構成を選択したり、検出素子１０４の構成を選択したりすることによって、様々な効果をさらに選択することも可能になる。上記効果の具体例については、明細書中にその都度述べることとする。
メモリ媒体１０２は、メモリ媒体１０２自身に記録された情報に応じて、その物理的特性あるいは化学的特性が異なればよい。例えば、不揮発性の固体メモリであればよい。より具体的には、例えば、コンデンサや相転移材料を含むメモリ媒体１０２であってもよいし、あるいは、後述するような磁性体のメモリ媒体１０２（磁性材料を含むメモリ媒体１０２）であってもよい。例として、メモリ媒体１０２が磁性体である場合、例えば、記録した情報に応じて磁性体の磁化状態（例えば、磁化方向）が異なればよい。この場合、磁気エネルギーの形態で、メモリ媒体１０２から検出素子１０４に情報が伝達される。メモリ媒体１０２から検出素子１０４への情報伝達手段は特に限定されず、上記磁気エネルギーの他に、例えば、熱エネルギーや力学エネルギー（例えば、内部応力）の形態で情報が伝達されてもよい。
検出素子１０４は、例えば、メモリ媒体１０２の物理的あるいは化学的特性に応じて、電気的特性が異なればよい。電気的特性が異なるとは、例えば、電気的な出力が異なればよい。また、具体的な電気的特性は、例えば、電気抵抗、熱起電力、電気伝導度などの特性であればよい。具体的な例としては、後述するように、トランジスタを含み、上記トランジスタがメモリ媒体に記録された情報に応じて電気的特性が異なるトランジスタであればよい。
制御部１０３は、記録する情報に応じて、メモリ媒体１０２の物理的あるいは化学的特性を変化させることができる限り、その構造などは特に限定されない。例えば、メモリ媒体１０２が磁性体である場合、メモリ媒体１０２に磁界を印加する構造を制御部１０３が有していればよい。その他、例えば、熱や圧力をメモリ媒体１０２に印加する構造を制御部１０３が有していてもよい。
本発明のメモリセルの具体例について以下に説明する。
図２に本発明のメモリセルの一例を示す。図２に示すメモリセル１は、磁性体２と、磁性体２に磁界を印加することによって磁性体２の磁化状態を変化させる磁界発生部３と、磁性体２の近傍に配置され、磁性体２の磁化状態に応じて電気的特性が異なる磁電変換部４とを含んでいる。換言すれば、図２に示すメモリセル１では、メモリ媒体１０２が磁性体２である。また、制御部１０３は、磁性体２に磁界を印加することによって磁性体２の磁化状態を変化させる磁界発生部３を含んでいる。検出素子１０４は、磁性体２の近傍に配置されており、かつ、磁性体２の磁化状態に応じて電気的特性が異なる磁電変換部４を含んでいる。
このようなメモリセル１では、磁界発生部３で発生させた磁界５によって、磁性体２の磁化状態（例えば、磁化方向６や磁化の大きさなど）を変化させることができる。例えば、磁界発生部３に電気信号を入力し、入力した電気信号に対応する磁界５を磁性体２に印加することによって、磁性体２の磁化状態を上記電気信号に対応した磁化状態とすることができる。このため、磁性体２の磁化状態の形で情報を記録、保持することができる。また、磁電変換部４によって、磁性体２の磁化状態に応じて異なる電気信号を出力することができる。即ち、図１に示す構成とすることによって、磁性体２をメモリ媒体、磁界発生部３をメモリ媒体に情報を記録する書き込み部、磁電変換部４をメモリ媒体に記録された情報を再生する読み出し部（読出部）とするメモリセル１とすることができる。なお、図２では、説明を分かりやすくするために、ハッチは省略する。以降の図においても同様にハッチを省略する場合がある。
このように図２に示すメモリセル１では、従来の代表的なＲＡＭである半導体メモリとは異なり、メモリ媒体（記憶媒体）である磁性体２の磁化状態の形で情報が保存される。このため、記録、再生を繰り返し行った場合にも特性が安定したメモリセルとすることができる。また、磁性体２の磁化状態が変化する速度は、磁性体２の材料、構成や形状、磁界発生部３の構造および構成などによっては、数十ｎｓｅｃ〜１０ｐｓｅｃ程度のオーダーとすることが可能である。このため、記録速度（書き込み速度）に優れるメモリセルとすることができる。また、情報の記録時にも、磁性体２の磁化状態の一括消去、一括初期化などは必ずしも必要とされない。
本発明のメモリセルがこのような記録速度を実現可能であることは、例えば、フラッシュメモリに対して大きな優位性となる。フラッシュメモリでは、散乱したチャネルホットエレクトロンの一部をフローティングゲートに蓄積することによって情報が記録される。このため、情報の記録には多量のチャネルホットエレクトロンが必要であり、比較的長い記録時間および／または高い電流値（大きい電力）が必要とされる。例えば、ＮＡＮＤ型の一般的なフラッシュメモリの場合、５１２Ｂ（バイト）の情報を記録するためには、約２００μｓｅｃの記録時間が必要である。情報を記録する前の一括消去には、より長い時間が必要（例えば、１６ｋＢの消去には、約数ｍｓｅｃの時間が必要）である。情報の読み出し時にも、例えば、ランダムアクセス時には、約２５μｓｅｃの読み出し時間が必要である。これに対して、本発明のメモリセルでは、上述したような記録速度が実現可能である。なお、本発明のメモリセルにおいても、それほど早い記録速度が必要ではない場合には、磁性体２の材料、構成や形状、磁界発生部３の構造および構成などを制御することによって、上述した記録速度の範囲よりも遅い記録速度としてもよい。メモリセルとして必要な特性に応じて任意に設定すればよい。
また、磁性体２に用いる磁性材料を選択することによって、耐熱性などの耐環境特性に優れるメモリセルや、記録した情報の不揮発性に優れるメモリセル、出力特性に優れるメモリセル、生産性に優れるメモリセルなど、特性を選択したメモリセルとすることができる。例えば、磁性体２の保磁力をある程度大きく設定することによって、情報の不揮発性に優れるメモリセルとすることができる。磁性体２の保磁力よりも大きい磁界が磁性体２に新たに印加されるまで、磁性体２の磁化状態の変化を抑制できるからである。
図２に示すメモリセル１の構成は、ＭＲＡＭの構成とも異なっている。ＭＲＡＭでは、メモリセル１と同様に、磁性体の磁化状態の形で情報が保存される。しかし、ＭＲＡＭでは、非磁性層と、非磁性層を狭持する一対の磁性層を含む多層膜構造が必要であるのに対して（ＭＲＡＭでは、上記一対の磁性層における磁化方向の相対角度の形態で情報が保存される）、本発明のメモリセル１では、このような多層膜構造は必ずしも必要ではない。最も単純な例では、例えば、磁性体２が単一の磁性材料からなる一層構造の磁性体であってもよい。また、ＭＲＡＭのように、多層膜構造を形成するためのサブｎｍオーダー〜ｎｍオーダーでの膜厚制御も必ずしも必要ではない。このため、シリコン（Ｓｉ）ウェハーなどの基板上に複数の素子を形成する場合においても、微細化が可能で素子間の特性が安定した、生産性に優れるメモリセル１とすることができる。なお、本明細書において、磁性層とは磁性材料を含む層であり、磁性体は少なくとも一層の磁性層を含んでいるとする。
また、ＭＲＡＭでは、上記多層膜構造が、記憶媒体であると同時に読み出し部を兼ねている。即ち、記憶媒体と読み出し部とは電気的に直接接続されている。これに対して、本発明のメモリセル１では、記憶媒体（磁性体２）と読み出し部（磁電変換部４）とが電気的に分離されている。このため、書き込み特性および読み出し特性が安定したメモリセル１とすることができる。また、ＭＲＡＭでは、磁性体の磁化方向が一般的に磁性体の膜面に平行であるが、後述するように、本発明のメモリセル１では、磁性体の磁化方向は磁性体の主面に対して平行である必要はなく、磁性体の主面に対して角度を有する方向に磁化方向が向いていることが好ましい。
なお、図２に示すメモリセル１の例では、磁界発生部３と磁性体２とが、また、磁性体２と磁電変換部４とが接しているが、各々の部分は必ずしも接している必要はない。例えば、磁性体２、磁界発生部３、磁電変換部４の各々が、絶縁体や、空孔、ガス等の空間などを介して配置されていてもよい。
図２に示すメモリセル１の各部分について説明する。
磁電変換部４は、磁性体２の磁化状態に応じて電気的特性が異なれば、その構造、構成、大きさなどは特に限定されない。例えば、磁電変換部４が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、磁電変換素子は、磁性体２から生じる磁束を検知するように、磁性体２の近傍に配置されていてもよい。電気的特性の種類は特に限定されず、例えば、検知する磁界の状態に応じて電気抵抗値が異なる磁電変換素子であってもよい。また、検知する磁界の状態に応じて、ホール電圧が異なる磁電変換素子であってもよい。
磁電変換素子が半導体基板の表面に形成することができる素子、例えば、半導体素子である場合、一般的な半導体加工プロセスを用いて本発明のメモリセル１を製造することができる。このため、量産性に優れ、低コストで製造が可能なメモリセル１とすることができる。なお、磁電変換部４が上述したような磁電変換素子を含む場合、磁電変換部４は一つあるいは複数の磁電変換素子を含んでいてもよいし、磁電変換素子の電気的特性の変化を検知するための回路を含んでいてもよい。
磁電変換部４と磁性体２との距離は、磁性体２の磁化状態に応じて磁性体２から生じる磁束が磁電変換部４によって検知できる限り、特に限定されない。磁性体２の磁気的な特性、磁電変換部４の特性などに応じて任意に設定すればよい。例えば、１ｎｍ〜１００μｍの範囲、より好ましくは、４ｎｍ〜５００ｎｍの範囲であればよい。磁電変換部４と磁性体２との距離は、磁性体２への汚染などの問題が無ければ小さいほど好ましい。なお、Ｓｉ系半導体（例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣなど）の微細加工の下限は、現在のところ４ｎｍ程度とされている。
また、磁電変換部４が上述したような磁電変換素子を含む場合、磁電変換素子と磁性体２との距離についても同様に、例えば、１ｎｍ〜１００μｍの範囲、より好ましくは、４ｎｍ〜５００ｎｍの範囲であればよい。
図３に、本発明のメモリセルの別の一例を示す。図３に示すメモリセル１は、磁性体２と、磁性体２に磁界５を印加することによって磁性体２の磁化状態（例えば、磁化方向６や磁化の大きさなど）を変化させる磁界発生部３と、磁性体２の近傍に配置され、磁性体２の磁化状態に応じて電気的特性が異なる磁電変換部４とを含んでいる。ここで、磁電変換部４は、検知する磁界の状態に応じて（即ち、メモリ媒体１０２に記録された情報に応じて）電気抵抗値が異なる磁電変換素子としてトランジスタ８を含んでいる。トランジスタ８は、磁性体２から生じる磁束７を検知するように磁性体２の近傍に配置されている。このようなメモリセル１は、半導体素子であるトランジスタ８をＳｉなどからなる半導体基板９の表面に形成することができるため、一般的な半導体加工プロセスを用いて製造することができる。このため、量産性に優れ、低コストで製造が可能なメモリセル１とすることができる。また、磁性体２の磁性材料を選択することによって、高温あるいは低温下での安定性に優れるメモリセル１とすることも可能である。
磁電変換素子であるトランジスタ８と磁性体２との距離は、磁性体２の磁化状態に応じて磁性体２から生じる磁束７をトランジスタ８が検知できる限り、特に限定されない。磁性体２の磁気的な特性、トランジスタ８の種類などに応じて任意に設定すればよい。例えば、１ｎｍ〜１００μｍの範囲、好ましくは、４ｎｍ〜５００ｎｍの範囲であればよい。より具体的には、トランジスタ８がＭＯＳトランジスタである場合にも、例えば、１ｎｍ〜１００μｍの範囲、好ましくは、４ｎｍ〜５００ｎｍの範囲であればよい。
トランジスタ８の種類は特に限定されず、例えば、電界効果トランジスタ、バイポーラトランジスタ、ダイオードなどを用いればよい。なかでも、電界効果トランジスタとしてＭＯＳトランジスタを用いた場合、微細加工が可能であり、より集積度の高いメモリセルとすることができる。なお、ＭＯＳトランジスタとは、ゲートの構造が、”導電体もしくは固有抵抗値が小さいポリシリコンなどの半導体からなる層”、”絶縁層”および”半導体層（ｐ形、ｎ形などの導電性を有する半導体層、真性半導体層など）”の少なくとも３層からなるトランジスタをいう。
また、トランジスタ８の具体的な構成は特に限定されず、一般的に用いられている構成のトランジスタを用いればよい。例えば、ＭＯＳトランジスタの場合、ｎチャネルＭＯＳトランジスタであってもよいし、ｐチャネルＭＯＳトランジスタであってもよい。接合型電界効果トランジスタの場合、ｎチャネルトランジスタであっても、ｐチャネルトランジスタであってもよい。
半導体基板９は、その表面にトランジスタ８を形成できる限り、特に限定されない。例えば、結晶シリコンからなる半導体基板を用いればよい。ＩＩｂ族元素、ＩＩＩｂ族元素、Ｖｂ族元素、ＶＩｂ族元素（新ＩＵＰＡＣ表示によれば、１２族、１３族、１５族、１６族）などの不純物をドープした半導体基板であってもよい。その他、半導体基板としては、例えば、ＧａＮ、ＧａＰ、ＧａＡｓなどのＩＩＩｂ族（同１３族）元素およびＶｂ族（同１５族）元素を含む化合物半導体からなる基板を用いてもよい。また、ＺｎＳ、ＺｎＳｅなどのＩＩｂ族（同１２族）元素およびＶＩｂ族（同１６族）元素を含む化合物半導体からなる基板を用いてもよい。また、絶縁層を含むＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板であってもよい。
なかでも、結晶シリコンからなる半導体基板を用いた場合、一般的な半導体加工プロセスを用いて大口径シリコンウェハーを一括処理することによって、同一ウェハー上に大量のメモリセル１を同時に形成することもできる。このため、より量産性に優れるメモリセル１とすることができる。また、ＳＯＩ基板を用いた場合、セルの微細化に伴って発生する短チャネル効果（後述する）の抑制に適しているため、磁電変換部４の小型化が可能となり、より小型のメモリセル１を得ることができる。なお、半導体基板９の厚さは、特に限定されない。
なお、図３に示す例では、磁性体２とトランジスタ８との間、磁性体２と磁界発生部３との間、磁界発生部３上のそれぞれに、絶縁体１０が配置されている。絶縁体１０を配置することによって、各部分間の電気的な絶縁を保つことができる。絶縁体１０としては、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＦ、ＺｎＳ、ＺｎＳ−ＳｉＯ２、アルミナ（Ａｌ２Ｏ３）、Ｏ−Ｎ−Ｏ（ＳｉＯ２−ＳｉＮｘ−ＳｉＯ２）など、その他、カルコゲン化物、ＴａＯ２などの酸化物、ＡｌＮなどの窒化物、有機物、樹脂あるいは、複数のこれらの化合物を含む材料などを用いればよい。
絶縁体１０の誘電率は小さい方が好ましい。具体的には、比誘電率が、例えば、１Ｆ／ｍ〜３Ｆ／ｍの範囲であればよい。セルを微細化、高集積化した場合に、記録速度や読み出し速度の低下、および／または、配線損失の増大を抑制できるからである。なお、上述したように、絶縁体１０は必ずしも必要ではなく、必要に応じて配置すればよい。また、絶縁体１０は、空孔などであってもよい。
また、磁電変換素子はトランジスタ８に限定されない。その他の素子であってもよいし、トランジスタとトランジスタ以外の素子との組み合わせであってもよい。
図４に、本発明のメモリセルのまた別の一例を示す。図４に示すメモリセル１は磁電変換素子としてトランジスタを用いている。図４は、図３に示すメモリセル１のトランジスタ８をより具体的に示したものであるといえる。図４に示すメモリセル１におけるトランジスタ８はｎチャネルＭＯＳトランジスタであり、ソース電極１１、ゲート電極１２、ドレイン電極１３およびゲート絶縁膜２２を含んでいる。
本発明のメモリセル１では、トランジスタ８が、ゲート電極１２とドレイン電極１３とを等電位にしたＭＯＳトランジスタであってもよい。このようなメモリセルでは、ゲート電極およびドレイン電極間で配線を共用できるため、より小型で集積度の高いメモリセルとすることができる。ゲード電極１２とドレイン電極１３とを等電位にする構造は特に限定されず、例えば、図４においてゲート電極１２とドレイン電極１３とが共通であればよい。トランジスタ８としてｐチャネルＭＯＳトランジスタを用いた場合も同様である。
トランジスタ８におけるゲート電極１２は導電体であればよく、例えば、金属や、ポリシリコン、導電性の有機物、樹脂などからなる電極であってもよい。
ゲート絶縁膜２２は、ＳｉＯ２からなる膜の他に、Ａｌ２Ｏ３、ハフニウムシリケート（ＨｆＳｉＯＮ）、窒化シリコン（ＳｉＮｘ）、ＳｉＦ、Ｏ−Ｎ−Ｏ（ＳｉＯ２−ＳｉＮｘ−ＳｉＯ２）、絶縁性を有する有機物、樹脂などからなる膜であってもよい。ゲート絶縁膜２２の誘電率は大きい方が好ましい。具体的には、比誘電率が、例えば、３．５Ｆ／ｍ程度であればよい。ＭＯＳトランジスタを微細化した場合、ゲート絶縁膜２２の膜厚を小さくする必要がある。このとき、ゲート絶縁膜の誘電率が大きい方が、ゲート絶縁膜の膜厚をより大きく保持することが可能である。このため、ゲート絶縁膜の絶縁破壊やトンネル効果によるリーク電流を抑制することができる。
また、トランジスタ８を微細化した場合、閾値電圧がばらつく現象である、いわゆる短チャネル効果が発生する可能性がある。このような短チャネル効果の抑制によって、トランジスタ８をより微細化、即ち、メモリセル１をより小型化することができる。短チャネル効果を抑制するためには、例えば、トランジスタ８中の１つのチャネルに対して複数のゲートを配置したり、チャネル全体をゲートで被ったり、あるいは、チャネルの一面だけではなく複数の面を被うようにしたりすればよい。このようなＭＯＳトランジスタの具体的な例としては、デュアルゲートトランジスタ（例えば、ＦｉｎＦＥＰなど）やトライゲートトランジスタなどがある。
ここで、磁電変換素子としてトランジスタを用いた場合、磁性体２から生じる磁束７によってトランジスタの電気抵抗値が異なる原理について説明する。図５Ａ〜図５Ｃは、図４に示すトランジスタ８を、磁性体２の側から見た模式図である。ノーマリーオフのトランジスタの場合、トランジスタ８のゲート電極１２に所定の値以上の電圧を加えれば、ゲート電極１２近傍のｐ−層（一般に、バルク、あるいは、ウェルと呼ばれる）にチャネル１４が形成される。チャネル１４が形成されることによって、ドレイン電極１３側からソース電極１１側へ電流１５が流れることになる。ここで、磁性体２から生じる磁束がトランジスタ８に加わっていない場合、図５Ａに示すように、電流１５はチャネル１４を介してほぼまっすぐにソース電極１１へと流れる。これに対し、上記磁束がトランジスタ８に加わると、図５Ｂに示すように、磁束と電流とが相互作用し（電流に対してローレンツ力が働く）、電流が流れる方向が変化する。この変化の度合いは、トランジスタ８に加わる磁束の状態によって異なる。例えば、磁束の大きさが図５Ｂに示す場合よりも大きくなれば、図５Ｃに示すように、電流が流れる方向の変化の度合いも大きくなる。このとき、図５Ａ〜図５Ｃに示すように、電流が流れる方向が変化する度合いが大きいほど、電流の程路長が大きくなる。即ち、トランジスタ８に加わる磁束の状態に応じて電流の程路長に差が生じることによって、トランジスタ８の電気抵抗値が変化するといえる。なお、図５Ａ〜図５Ｃに示す例では、電流の流れる方向がチャネル１４において変化する現象を模式的に示したが、本発明のメモリセル１において、電流の流れる方向が変化するトランジスタ内の部位は、チャネル１４に限定されない。磁性体２から生じる磁束が加えられる部位である限り、電流の流れる方向を変化させることができる。なお、ノーマリーオンのトランジスタである場合は、トランジスタ８のゲート電極１２に印加する電圧を所定の値以下にすることによって、同様の効果を得ることができる。
トランジスタ８の電気抵抗値の変化の度合いは、例えば、磁性体２の磁化状態（磁化方向６や磁化の大きさなど）、磁性体２とトランジスタ８との間の距離、磁性体２およびトランジスタ８の大きさ、磁性体２とトランジスタ８との間に成立している位置関係などを調節することによって制御することができる。図５Ａ〜図５Ｃの説明から分かるように、磁性体２とトランジスタ８との位置関係は、磁性体２とトランジスタ８のチャネル１４とが相互作用を有する位置に配置されていれば特に限定されない。このとき相互作用とは、トランジスタ８の電気的特性（例えば、電気的な出力、より具体的には、例えば、電気抵抗値）を変化させることができる作用のことである。具体的には、トランジスタ８がＭＯＳトランジスタである場合、例えば、図４に示すように磁性体２がゲート電極１２の近傍に配置されていればよい。このとき、ゲート電極１２の全面に（チャネル１４全体に）磁性体２から生じる磁束が加わるように磁性体２を配置することが好ましい。
本発明のメモリセル１では、磁電変換素子が複数のチャネルを有するトランジスタであってもよいし、磁電変換素子が複数のトランジスタを含んでいてもよい。これらの具体的な例については後述する。
次に、磁界発生部について説明する。
図２に示すメモリセル１において、磁界発生部３は、磁性体２に磁界５を印加することによって磁性体２の磁化状態（例えば、磁化方向５や磁化の大きさなど）を変化させることができる限り、その構造、構成などは特に限定されない。磁性体２の磁性的な特性、磁性体２のサイズ、磁性体２との距離などに応じて任意に設定すればよい。
本発明のメモリセルのさらにまた別の一例について図６に示す。図６に示すメモリセル１は、磁界発生部３が磁界を誘起する配線１６を含んでいる。また、配線１６は、磁電変換部４であるｎチャネルＭＯＳトランジスタ８と配線１６とによって磁性体２を狭持するように配置されている。このようなメモリセルでは、配線１６に電流を流すことによって磁界を発生させ、磁性体２の磁化状態を変化させることができる。例えば、配線１６に流す電流の方向を反転させれば、磁性体２の磁化方向を容易に反転させることができる。配線１６に流す電流は、回路の構成によっては、数十ｎｓ〜１０ｐｓｅｃのオーダーで変化させることができる（即ち、磁性体２の磁化状態を同等の速度で変化させることができる）ため、書き込み速度に優れるメモリセル１とすることができる。
配線１６に用いる材料は、導電性材料である限り、特に限定されない。例えば、固有抵抗値が小さい金属材料や、合金、金属化合物などを用いればよい。より具体的には、例えば、ＡｌやＣｕ、その他、Ｗ、Ｔｉ、Ｍｎ、ＴｉＷ、Ａｇ、Ａｕ、ＡｌＴｉ、Ｐｔ、シリサイド（ＳｉＰｔなどのシリコンと金属との化合物の総称）などを含む材料や、これらの材料から選ばれる少なくとも１種を含む合金材料などを用いればよい。配線１６の太さ、形状なども特に限定されない。メモリセル１として必要な特性に応じて、任意に設定すればよい。配線１６の太さは、例えば、断面積にして１０ｎｍ２〜１ｍｍ２の範囲である。１０ｎｍ２以下では、磁性体２の磁化状態を変化させるための電流を印加した場合に、発熱し、エレクトロマイグレーションなどによる断線や、他の配線との電気的な短絡が生じる可能性がある。なかでもメモリセルの小型化の観点からは、２０ｎｍ２〜１μｍ２の範囲が好ましい。
配線１６の形状は、例えば、その断面が矩形状、円状、楕円状、台形状などであればよい。より具体的には、その断面が略矩形状である場合、例えば、その長辺が１０ｎｍ〜１００μｍの範囲、短辺が１ｎｍ〜５０μｍの範囲であり、４ｎｍ以上が好ましい。長辺が１０ｎｍ未満である場合、配線抵抗が増大する可能性がある。また、短辺を４ｎｍ未満とする微細加工は非常にコストが高くなる可能性がある。例えば、Ｓｉ半導体における微細加工の限界値は、現在、４ｎｍ程度である。この場合、配線１６の長辺および短辺のどちらが磁性体２に面していてもよい。
配線１６と磁性体２との距離は、磁性体２の磁化状態を変化させることができる限り、特に限定されない。メモリセル１として必要な特性に応じて、任意に設定すればよく、例えば、１００μｍ以下の範囲であり、好ましくは、０．１μｍ以下の範囲である。配線１６と磁性体２とが接していてもよく、この場合、配線１６において発生した磁界をより効率よく磁性体２に印加することができる。このため、書き込み速度がより高速なメモリセル１とすることができる。なお、上述したが、配線１６と磁性体２とが直接接することによって、電気的な短絡などの問題が発生する場合には、配線１６と磁性体２との間に絶縁体などの別の材料を配置してもよい。また、配線１６と磁性体２との間に、有機材料や気泡、空間などを配置することによって絶縁を保ってもよい。このとき、気泡を真空にする、あるいは、気泡に空気や不活性ガスを封入すれば、より両者の間の絶縁性を向上させることができる。
配線１６の磁性体２に対する位置は、磁性体２に磁界５を印加でき、かつ、磁性体２から生じる磁束７が磁電変換部４に到達するのを妨げない限り、特に限定されない。図６に示すように、配線１６と磁電変換部４とによって磁性体２を狭持する位置に配置されていてもよいし、磁性体２の側方に配置されていてもよい。
本発明のメモリセルのさらにまた別の一例を図７に示す。図７に示すメモリセル１では、配線１６は磁性体２の周囲にコイル状に捲回して配置されている。このようなメモリセルでは、より効率よく磁性体２に磁界を印加することができる。このため、より記録特性（書き込み特性）に優れるメモリセルとすることができる。
配線１６をコイル状に捲回する形状は、磁性体２に磁界を印加できる限り、特に限定されない。例えば、図８Ａおよび図８Ｂに示すように、磁性体２を捲回してもよい。なお、図８Ａおよび図８Ｂは、図７に示すメモリセル１を上方（図７に示す矢印Ａの方向）から見た図であり、図８Ａおよび図８Ｂでは、磁性体２と配線１６以外の部分は省略している。
また、図７に示す配線１６は、薄膜を加工して形成した配線であってもよい。例えば、配線１６を構成する材料からなる薄膜を形成し、エッチングなどによりコイルの形状を形成すれば、薄膜を加工して形成したコイル状の配線１６を得ることができる。このようなコイル状の配線１６は、集積が容易で、また、形状の自由度が高いため、より効率よく磁性体２に磁界を印加することができる。このため、より書き込み特性に優れるメモリセルとすることができる。なお、この場合、薄膜の厚さは、例えば、１ｎｍ〜１００μｍの範囲である。コイルが略矩形状である場合、形成した薄膜の厚さを、コイルの断面の一辺の長さとすることができる。なお、以降の図において、コイル状に捲回された配線１６を配線１７として示す。
次に、磁性体について説明する。
図２に示すメモリセル１において、磁性体２は、少なくとも１層の磁性層を含んでいればよい。ここで、磁性層とは、磁性材料を含む層である。磁性体２に含まれる磁性層の厚さ、磁性層の数などは、磁性体２として必要な特性に応じて任意に設定すればよい。例えば、単一の磁性材料からなる一層構造の磁性体であってもよいし（この場合は、磁性層＝磁性体である）、組成の異なる磁性層を複数積層して磁性体としてもよい。組成の異なる磁性層を複数含む磁性体とすることによって、より詳細に特性を制御したメモリセル１とすることができる。また、必要に応じて、磁性体２が、磁性層以外の層や磁性材料以外の材料（例えば、非磁性層、非磁性材料や常磁性層、常磁性材料、絶縁体など）を含んでいてもよい。
磁性体２の形状は、特に限定されない。また、１つのメモリセル１に含まれる磁性体２の数も特に限定されない。後述するが、メモリセル１の多値化の程度や、トランジスタ８の形状などに応じて、任意に設定すればよい。
磁電変換部４に面している面に対して垂直な方向における磁性体２の厚さは、特に限定されない。例えば、１ｎｍ〜１００μｍの範囲であればよく、微細加工の観点からは、１０ｎｍ〜２０μｍの範囲が好ましい。磁性体２の磁電変換部４に面している面の面積は、特に限定されない。例えば、１０μｍ２以下であればよく、２０ｎｍ２〜２μｍ２の範囲が好ましい。なお、Ｓｉ系半導体材料の微細加工の限界値は、数ｎｍ×数ｎｍ程度といわれている。このような微細加工を行った場合に、磁性体が発生する磁束が安定して、かつ、効率よく磁電変換部に作用するためには、磁性体の厚さが上述の範囲にあることが好ましい。また、上記面積が小さいほど、より小型のメモリセル１とすることができる。メモリセル１が小型であるほど、より高密度で集積度が大きいのメモリを形成することができる。
磁性体２に用いる磁性材料は、特に限定されない。例えば、フェリ磁性を有する磁性材料（フェリ磁性材料）あるいは強磁性を有する磁性材料（強磁性材料）を用いればよい。これらの磁性材料を用いた場合、磁界発生部３による磁性体２の磁化状態の変化をより容易に行うことができ、より書き込み特性に優れるメモリセル１とすることができる。なかでも、フェリ磁性材料を用いた場合、磁性体２の磁電変換部４に面する面に対して垂直な方向に磁気異方性を付与できるため、磁性体２から生じ、磁電変換部４へ作用する磁束７をより大きくすることができる。このため、より特性に優れるメモリセル１とすることができる。また、磁性体２に適度な保磁力を有する磁性材料（例えば、保磁力が、８０Ａ／ｍ〜３０００Ａ／ｍ程度の範囲の材料）を用いることによって、磁界発生部３による作用が無くなった後でも、不揮発的に磁化状態を保つことができる。このため、不揮発性により優れるメモリセル１とすることができる。
フェリ磁性材料は、特に限定されず、例えば、希土類−遷移金属系磁性材料やフェライトなどを用いればよい。また、強磁性材料は、特に限定されず、遷移金属を含む酸化物からなる磁性材料などを用いればよい。
より具体的には、例えば、ＧｄＦｅＣｏ、ＧｄＦｅＣｏＡｌ、ＧｄＦｅＣｏＣｒ、ＴｂＤｙＦｅＣｏＡｌ、ＴｂＤｙＦｅＣｒ、ＴｂＦｅＣｏＡｌ、ＴｂＨｏＦｅＣｏＡｌ、ＴｂＦｅＣｏ、ＴｂＨｏＦｅＣｏ、ＴｂＦｅＣｏＣｒ、ＴｂＨｏＦｅＣｏＣｒ、ＧｄＦｅ、ＴｂＦｅ、ＴｂＨｏＦｅ、ＴｂＣｏ、ＧｄＣｏ、ＧｄＴｂＦｅ、ＧｄＴｂＦｅＣｏ、ＧｄＴｂＨｏＦｅＣｏ、ＤｙＦｅＣｏ、ＧｄＦｅＣｏＳｉ、ＴｂＦｅＣｏＳｉなどの希土類−遷移金属系磁性材料（例えば、非晶質の形態）、あるいは、ＭｎＢｉ、ＭｎＣｕＢｉ、ＭｎＢｉＡｌ、ＰｔＭｎＳｎなどのＭｎ系磁性材料（例えば、多結晶の形態）、あるいは、ガーネット、ＰｔＣｏ、ＰｄＣｏなどの白金族−遷移金属系磁性材料（例えば、合金の形態）、あるいは、Ｐｔ／Ｃｏ、Ｐｄ／Ｃｏなどの金、白金族−遷移金属系磁性材料（例えば、周期構造合金の形態）、あるいはＦｅフェライト、αＦｅ、Ｃｏフェライト、ＮｉＺｎフェライト、Ｃｏフェライト酸化物などのフェライトなどを用いればよい。これらの材料を単独で用いて磁性体２を形成してもよいし、それぞれの磁性材料からなる磁性層を複数積層して磁性体２を形成してもよい。なお、上述の磁性材料の組成比は特に限定されない。また、磁性体２の耐食性を改善するなどのために、上述の磁性材料とは別に、Ｃｒ、Ａｌ、Ｔｉ、Ｐｔ、Ｎｂなどの元素が磁性体２に添加されていてもよい。
本発明のメモリセル１では、磁性体２が、保磁力の異なる複数の成分を含む多元系の磁性材料（例えば、希土類−フェライト磁性材料など）を含んでいてもよい。より具体的には、例えば、ＳｍＣｏ、ＮｄＦｅＢ、ＳｍＦｅＮなどを含んでいてもよい。このような磁性体２を用いた場合、磁電変換部４にオフセット磁界をさらに印加することができる。このため、磁性体２の磁化状態に応じた磁電変換部４の電気的特性の変化をより大きくすることができ、より読み出し特性に優れるメモリセル１とすることができる。なお、オフセット磁界およびその効果については、後述する。
本発明のメモリセル１では、磁性体２の飽和磁化の値が極大となる温度が８０℃〜３００℃の範囲であってもよい。このような磁性体２を用いた場合、８０℃以上の高温においても特性の劣化が少ない、耐熱性に優れるメモリセル１とすることができる。このような磁性体２は、例えば、ＴｂＦｅＣｏ、ＤｙＦｅＣｏ、ＴｂＧｄＦｅＣｏなどの磁性材料を含む磁性体である。
一般に、磁性材料の飽和磁化（Ｍｓ）の値は温度によって変化し、なかでもフェリ磁性材料の場合、固有の温度領域で極大となる。図９に、温度Ｔ（℃）に対する磁性材料の飽和磁化（Ｍｓ）の値の変化の一例を示す。図９に示す例では、およそ１８０℃において飽和磁化の値が極大となっている。磁電変換部４に面する面に対して垂直な方向に磁化を有する磁性体２では、磁性体２に含まれる磁性材料の飽和磁化の値が大きいほど、磁性体２から生じ、磁電変換部４に作用する磁束７が大きいと考えられる。このため、図９に示す磁性材料を含む磁性体２では、約１８０℃近傍において、上記磁束７が最も大きくなると考えられる。即ち、図９に示す磁性材料を含む磁性体とすることによって、１８０℃程度以上の高温においても特性の劣化が少ないメモリセル１とすることができる。このように、磁性体２に含まれる磁性材料を選択することによって、温度に対する磁性体の飽和磁化の値を制御し、様々な温度特性を有するメモリセル１とすることができる。例えば、磁性体の飽和磁化の値が極大となる温度が、０℃以下であってもよい。このような磁性体を用いた場合、０℃以下の低温においても特性の劣化が少ない、耐環境特性に優れるメモリセル１とすることができる。
図１０〜図１２に、温度に対する磁性材料の飽和磁化（Ｍｓ）の値の変化の別の例を示す。
図１０に示す例では、約０℃において飽和磁化の値が極大となる。図１１に示す例では、約−５０℃において飽和磁化の値が極大となる。また、図１２は、約１２０℃において飽和磁化の値が極大となる磁性材料例（ａ）と、約２５０℃程度まで飽和磁化の値がほぼ一定であり、キュリー温度が５００℃以上の磁性材料例（ｂ）とを示している。上述したように、図１０に示す磁性材料例では、約０℃において磁性体２から生じ、磁電変換部４に作用する磁束が最も大きくなると考えられる。このため、図１０に示す磁性材料を含む磁性体２とすることによって、約０℃付近において磁電変換部４の検出感度が最も優れ、特性の劣化が少ないメモリセル１とすることができる。同様に、図１１に示す磁性材料を含む磁性体２とすることによって、約−４０℃程度以下での低温での特性に優れるメモリセル１とすることができる。図１２に示す磁性材料を含む磁性体２とすることによって、１００℃程度以上の高温での特性に優れるメモリセルとすることができる。
図１０および図１１に示すような飽和磁化の変化を示す磁性材料は、例えば、遷移金属リッチな組成のＴｂＦｅＣｏ、ＴｂＤｙＦｅＣｏなどである。また、図１２に示すような飽和磁化の変化を示す磁性材料は、例えば、希土類元素がリッチである組成を含むＴｂＦｅＣｏ、ＧｄＴｂＦｅＣｏなどである。また、本発明のメモリセル１では、これら飽和磁化が極大となる温度が異なる磁性材料を複数組み合わせた磁性体２であってもよい。異なる磁性材料を組み合わせる比率は、磁性体２として必要な特性に応じて任意に設定すればよい。
本発明のメモリセル１では、磁性体２のキュリー温度が１００℃以上であってもよく、好ましくは３００℃以上であってもよい。このような磁性体２を用いた場合、８０℃以上の高温の環境で使用した場合も特性に優れるメモリセルとすることができる。具体的には、例えば、ＴｂＦｅＣｏ、ＧｄＴｂＦｅＣｏなどの磁性材料を含む磁性体２とすればよい。
本発明のメモリセル１では、磁性体２に含まれる磁性材料の種類を選択し、磁性体２のキュリー温度以上の高温を付加することによって、記録した情報を消去できるメモリセル１とすることもできる。なお、この場合、素子をキュリー温度以下の温度に戻せば、再びメモリセルとして使用することができる。例えば、磁性体２のキュリー温度が１００℃である場合、１００℃程度以上の温度を付加することによって素子が記録した情報を消去することができる。このため、情報の一括消去が容易に行えるメモリセル１とすることができる。
本発明のメモリセル１では、所定の温度領域において温度の上昇に伴って保磁力が小さくなる磁性体２を用いてもよい。図１３に、温度Ｔ（℃）に対する磁性体の保磁力の値の変化の一例を示す。図１３に示す磁性体は、室温付近から温度が上昇するにつれて保磁力が減少する傾向を示している。このとき、磁性体２の飽和磁化Ｍｓは、図９に示すような温度特性を示す。このようなメモリセル１では、磁性体２の温度を上昇させることによって磁性体２の保磁力が減少するため、より小さい磁界によって磁性体２の磁化状態を変化させることができる。即ち、磁性体２の温度を上昇させることによって、情報の記録がより容易なメモリセル１とすることができる。また、磁性体２に情報を記録した後に磁性体２の温度を降下させれば、温度の低下に伴って磁性体２の保磁力が増大するため、外部からの磁界に対して容易に磁化状態が変化しない磁性体２とすることができる。即ち、より安定した不揮発性のメモリセル１とすることができる。これらの理由から、不揮発性および記録特性に優れ、より消費電力を低減させたメモリセル１とすることができる。
このような磁性体２において、温度に対する保磁力の変化の形態は特に限定されない。例えば、図１３に示すように、温度の上昇に伴い保磁力が連続的に減少する磁性体であってもよい。また、温度の上昇に伴い、保磁力が段階的に減少する（保磁力の減少に閾値を有する）磁性体であってもよい。温度の上昇に伴って保磁力が減少する際には、一時的に保磁力が増大してもよい。また、温度の上下に伴う保磁力の増減がヒステリシスを有していてもよい。
温度の上昇に伴う磁性体２の保磁力の減少は、必ずしもすべての温度領域で見られる必要はない。ある特定の温度領域において、温度の上昇に伴って磁性体２の保磁力が減少すればよい。例えば、図１３に示す例では、室温以上の温度領域で磁性体２の保磁力が減少する傾向を示している。このため、室温から例えば１２０℃程度まで磁性体２の温度を上昇させることによって、室温の場合の約１／３程度以下の磁界によって情報を記録することが可能となり、情報の記録がより容易なメモリセル１とすることができる。換言すれば、１２０℃程度以下の温度領域において、より不揮発性に優れるメモリセル１とすることが可能である。例えば、１００℃以上の温度領域において保磁力が減少する傾向を示す磁性体２を用いれば、１００℃程度の温度領域においてより不揮発性に優れるメモリセル１とすることができる。
磁性体２における、温度に対する保磁力の変化の具体的な形態、保磁力の具体的な値などは、メモリセル１として必要な特性に応じて任意に設定すればよい。情報を記録する際には、磁性体２の保磁力が例えば２．４×１０５Ａ／ｍ以下（３ｋＯｅ以下）、好ましくは、４×１０３Ａ／ｍ〜１．５×１０４Ａ／ｍ程度の範囲であればよい。また、情報を不揮発的に保持する際には、磁性体２の保磁力が、例えば、４×１０４Ａ／ｍ以上（５００Ｏｅ以上）、好ましくは、１×１０５Ａ／ｍ〜２×１０６Ａ／ｍ程度の範囲であればよい。情報を記録する際と、情報を保持する際との保磁力の差が、例えば、１×１０４Ａ／ｍ〜１×１０６Ａ／ｍ程度の範囲であれば、不揮発性および記録特性により優れるメモリセル１とすることができる。
磁性体２の温度を上昇させる方法は特に限定されない。例えば、磁性体２に電流を流して昇温させればよい。また、磁界発生部３に含まれる配線１６に電流を流して配線１６を昇温させ、発生した熱を磁性体２に伝えることによって磁性体２の温度を上昇させてもよい。このためには、磁性体２および／または配線１６にある程度電気抵抗値が大きい材料を用いればよい。例えば、Ｆｅ、Ｎｉ、Ｃｒ、Ｐｔ、Ｍｏ、Ｔａ、Ｔｉ、Ｗ、Ｃ、ＳｉＣなど、あるいは、これらを含む化合物を用いればよい。また、磁性体２および配線１６の双方に電流を流してもよい。なかでも、配線１６に電流を流す方法が、磁界発生部３の構造を利用することができるため（例えば、磁性体２に磁界を印加するために配線１６に流す電流を、そのまま配線１６の発熱に用いればよい。）、好ましい。また、熱効率の観点から、配線１６は、磁性体２の周囲を捲回するコイル状の配線１７であることが好ましい。
本発明のメモリセル１では、磁性体２の磁化方向が、磁性体２における磁電変換部４に面している面に対して角度を有していてもよい。また、磁性体２が、磁性体２における磁電変換部４に面している面に対して垂直な方向に磁束の成分を有していてもよい。換言すれば、磁電変換部４が磁電変換素子を含む場合、磁性体２が、磁電変換素子を流れる電流の方向に対して垂直な方向に磁束の成分を有していてもよい。磁電変換素子を流れる電流とは、より具体的には、例えば、図４に示すＭＯＳトランジスタでは、ドレイン電極１３とソース電極１１との間を流れる電流である。また、磁電変換素子を流れる電流の方向に対して垂直な方向とは、例えば、図４に示すＭＯＳトランジスタでは、ドレイン電極１３とソース電極１１とを含む面に対して垂直な方向である。
上述したように、磁電変換部内を流れる電流と磁性体から生じる磁束とが相互作用することによって、磁電変換部の電気的特性が変化する。その相互作用は、電流の流れる方向と磁束の方向とが直交する場合に最も大きくなる。よって、このような磁性体２とすることによって、より磁電変換部の電気的特性の変化が大きい、読み出し特性に優れるメモリセル１とすることができる。
本発明のメモリセル１では、磁性体２が、ＴｉＮ、Ｍｎ、ＴｉＡｌＮ、Ｐｔ、Ｗ、Ｔｉ、ＴｉＷなどの金属膜、合金膜、セラミクス膜で被覆されていてもよい。これらの膜によって、磁性体２を保護し、磁性体２と、磁性体２の周囲に配置されている材料との反応を抑制し、磁性体２の汚染、劣化を抑制することができる。また、同時に、磁性体２の周囲に配置されている、絶縁体や配線、磁電変換素子などの汚染、劣化を抑制することもできる。このため、より特性が安定したメモリセル１とすることができる。なお、上記膜は、磁性体２の表面のすべてを被覆していることが好ましいが、製造時における工数の観点からは、磁性体２の表面における必要な領域のみ被覆していればよい。なお、上記膜は、例えば、一般的にバリアーメタルといわれる膜であってもよい。
本発明のメモリセルのさらにまた別の一例を図１４に示す。図１４に示すメモリセル１は、磁電変換部４にオフセット磁界を印加する磁界発生部（以下、オフセット磁界発生部、という）１８をさらに含んでいる。このようなメモリセルとすることによって、磁電変換部４の電気的な出力の変化をより向上させた、読み出し特性に優れるメモリセル１とすることができる。ここで、オフセット磁界とその効果について説明する。
本発明におけるオフセット磁界とは、磁電変換部４に対して、一定の強さおよび方向で加えられる磁界のことである。例えば、図１４に示す磁束ＢＡがこれにあたる。図１４に示す磁電変換部４は磁電変換素子としてｎチャネルＭＯＳトランジスタ８を含んでいる。一般に、トランジスタに磁束を印加した場合、トランジスタの電気抵抗値は２次曲線に従って変化すると考えられる。トランジスタの電気抵抗値の変化の一例を図１５Ａおよび図１５Ｂに示す。
ここで、磁性体２からトランジスタ８に加えられる磁束をＢＢから−ＢＢ’の範囲で変化させると（磁束ＢＡの方向を正とし、また、トランジスタを流れる電流に対して垂直な方向に磁束ＢＡ、ＢＢおよびＢＢ’が加えられるものとする）、オフセット磁界を加えない場合、図１５Ａに示すように、２次曲線の原点付近でトランジスタの抵抗変化率ΔＲが得られることになる（即ち、ΔＲ＝｜ＲＢ−ＲＢ’｜／Ｒ０）。これに対して、オフセット磁界である磁束ＢＡをトランジスタに加えた場合、図１５Ｂに示すように、２次曲線の原点から磁束ＢＡだけずれた点を中心に、トランジスタの抵抗変化率ΔＲが得られる（即ち、ΔＲ＝（（ＲＡ＋ＲＢ）−（ＲＡ−ＲＢ’））／ＲＡ）。２次曲線の変化率は、上記原点から離れるほど大きくなる。このため、磁性体２からトランジスタ８に加えられる磁束の変化量が同じ場合でも、トランジスタ８にオフセット磁界を印加する方が、より大きな抵抗変化率を得ることができる。
オフセット磁界ＲＡの方向および大きさは、特に限定されない。磁性体２の磁性的な特性、磁電変換部４との距離などに応じて、任意に設定すればよい。例えば、磁性体２における磁電変換部４に面している面に対して垂直な方向に成分を有する磁束であってもよい。即ち、磁電変換部４が磁電変換素子を含む場合、磁電変換素子を流れる電流の方向に対して垂直な方向に成分を有する磁束であってもよい。また、その成分の大きさは、例えば、１０ｍＴ〜１０Ｔ（テスラ）程度の範囲であればよい。
オフセット磁界発生部１８の位置は、磁性体２から生じる磁束７が磁電変換部４に到達するのを妨げず、また、磁界発生部３から磁性体２に印加する磁界を妨げない限り、特に限定されない。例えば、図１４に示すように、オフセット磁界発生部１８と磁電変換部４であるトランジスタ８とによって磁性体２を狭持するように配置されていてもよい。この場合、オフセット磁界をより効率よく磁電変換部４に印加することができ、読み出し特性に優れるメモリセル１とすることができる。また、この場合、オフセット磁界発生部１８の大きさ（例えば、膜厚）を任意に設定することができるため、必要なオフセット磁界を容易に得ることができる。
オフセット磁界発生部１８の構成および構造は、磁電変換部４に一定の強さおよび方向でオフセット磁界を加えられる限り、特に限定されない。例えば、オフセット磁界発生部１８が、磁性体２における磁電変換部４に面している面に対して垂直な方向に磁束の成分を有する強磁性体を含んでいてもよい。即ち、磁電変換部４が磁電変換素子を含む場合、オフセット磁界発生部１８が、磁電変換素子を流れる電流の方向に対して垂直な方向に磁束の成分を有する強磁性体を含んでいてもよい。この場合、オフセット磁界を発生させるために電力が不要であり、より消費電力の少ないメモリセルとすることができる。強磁性体は特に限定されず、例えば、ＮｄＦｅＢ、ＳｍＦｅＮ、ＮｄＦｅＡｌなどを用いればよい。
また、オフセット磁界発生部１８に含まれる強磁性体は、その磁化方向が一方向に着磁されていてもよい。この場合、オフセット磁界がより安定するため、より特性の安定したメモリセル１とすることができる。
本発明のメモリセルの別の一例を図１６に示す。図１６に示すメモリセル１は、軟磁性体からなるステム１９と軟磁性体からなるシールド２０とをさらに含んでいる。ステム１９は、半導体基板９における磁電変換部４および磁性体２に面する面とは反対側に、シールド２０は、オフセット磁界発生部１８における磁電変換部４および磁性体２に面する面とは反対側に配置されている。このようなメモリセル１では、シールド２０とステム１９とを含む閉磁路を形成することができるため外部への漏洩磁束を低減することができる。また、外部からのノイズなどに強く、特性に優れるメモリセル１とすることができる。
ステム１９およびシールド２０を配置する領域の大きさは、特に限定されない。必要に応じて、任意に設定すればよい。例えば、メモリセル１の全体、あるいはトランジスタ８全体を覆うようにステム１９およびシールド２０を配置してもよい。なお、ステム１９およびシールド２０は、必ずペアである必要はなく、どちらか一方のみを配置してもよい。
ステム１９を配置する位置は、メモリセル１としての機能が維持できる限り、特に限定されない。例えば、磁電変換部４における磁性体２に面する面とは反対側に配置されていてもよい。同様に、シールド２０を配置する位置は、メモリセル１としての機能が維持できる限り、特に限定されない。例えば、シールド２０と磁電変換部４とによって磁性体２を狭持するように配置されていてもよい。
ステム１９およびシールド２０の厚さは、特に限定されない。また、磁性体２の近傍とその他の領域との間で厚さを変更してもよい。
ステム１９およびシールド２０に用いられる材料は、特に限定されない。例えば、Ｆｅ、パーマロイなどに代表される、Ｆｅ、ＣｏおよびＮｉから選ばれる少なくとも１種を含む合金、混合材料などを用いればよい。
なお、図１６に示すメモリセル１では、全体を囲むようにパッケージ２１が配置されている。パッケージ２１を配置することによって、メモリセル全体に耐衝撃性を付与したり、メモリセルの内部への埃などの侵入を抑制したりできる。パッケージ２１に用いる材料は、特に限定されない。例えば、エポキシアクリレート樹脂、ウレタン樹脂、紫外線硬化型樹脂、熱硬化型樹脂、ホットメルト系接着剤などを用いればよい。また、これらを組み合わせて用いてもよい。
本発明のメモリセルのさらにまた別の一例を図１７に示す。図１７に示すメモリセル１は、複数の磁性体２を含んでいる。磁電変換部４は、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子としてトランジスタ８を含んでいる。トランジスタ８は、複数の磁性体２から生じる磁束を検知するように、複数の磁性体２の近傍に配置されている。磁性体２の観点から表現すれば、複数の磁性体２は、トランジスタ８のドレイン電極１３およびソース電極１１を含む面に対して垂直な方向に積層されている。また、各々の磁性体２の間には絶縁体１０が配置されている。メモリセル１は、磁界発生部として、各々の磁性体２に対応したコイル状の配線１７を含んでいる。このようなメモリセル１では、各々の磁性体２の磁化状態を、各々の磁性体２に対応した配線１７によって個別に制御することができる。また、磁性体１つにつき、少なくとも１ビットの情報を記録することができる。このため、多ビット化、あるいは多値化されたメモリセル１とすることができる。
図１７に示すメモリセル１において、磁性体２の厚さ（トランジスタ８に面している面に対して垂直な方向の厚さ）は、例えば、１ｎｍ〜１００μｍの範囲である。磁性体２の間の距離は、例えば、１ｎｍ〜１０μｍの範囲である。
複数の磁性体２の配置形状は、図１７に示す例に限定されない。磁電変換素子であるトランジスタ８と磁性体２から生じる磁束７とが相互作用できる位置に配置されていればよい。
磁界発生部は、図１７に示すようなコイル状の配線１７に限らず、各々の磁性体２の磁化状態を変化させることができる限り、特に限定されない。例えば、単なる配線であってもよい。また、１つ１つの磁性体２に対応した配線１７を配置するのではなく、磁性体２をいくつかのグループに分別し、それぞれのグループに対応した配線１７を配置してもよい。なお、図１７に示す例では、磁性体２の間に絶縁体１０が配置されているが、必要に応じて別の機能を有する層を配置してもよい。また、その層は一層に限らず、特性が異なる複数の層を配置してもよい。
図１７に示すメモリセル１は、換言すれば、磁電変換素子がトランジスタ８を含み、トランジスタ８のチャネル１４に対応して、磁性体２が複数配置されているメモリセルである、ともいえる。なお、「磁性体２とチャネル１４とが対応している」とは、磁性体２およびトランジスタ８のチャネル４が、相互作用を有する位置に配置されていることをいう。このとき、チャネル１４に対応する複数の磁性体２の磁気特性が、チャネル１４からの距離（磁電変換部４、磁電変換素子、あるいは、トランジスタ８からの距離ともいえる）に応じて異なっていてもよい。上述したように、磁性体２（磁性体２から生じる磁束７）とトランジスタ８のチャネル１４とが相互作用することによって、本発明のメモリセル１では磁性体２に記録された情報を読み出すことができる。図１７に示すように複数の磁性体２が配置されている場合、チャネル１４からの距離が遠くなるに従って上記相互作用が弱くなる可能性がある。チャネル１４からの距離に応じて異なる磁気特性を有する磁性体２を配置すれば、より具体的には、例えば、チャネル１４からの距離が大きくなるに従って、生じる磁束７がより大きい磁性体２を順に配置すれば、より特性に優れるメモリセル１とすることができる。
例えば、図１８Ａに示すように、チャネル１４からの距離に応じて、厚さが異なる（あるいは、体積が異なる）磁性体２ａ〜２ｄを配置してもよい。また、図１８Ｂに示すように、飽和磁化の値が異なる磁性体２ａ〜２ｄを配置してもよい。
磁気特性の変化の傾向は、特に限定されない。例えば、チャネル１４からの距離が大きくなるに従って厚さが小さくなるように複数の磁性体２を配置してもよいし、図１８Ａに示すように逆でもよい。メモリセル１として必要な特性に応じて任意に設定すればよい。なお、図１８Ａおよび図１８Ｂにおいて、図示していない部材については図１７に示すメモリセル１と同様である。
本発明のメモリセルのさらにまた別の一例を図１９に示す。図１９に示すメモリセルは、複数の磁性体２を含んでいる。磁電変換部４は、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子としてトランジスタ８を含んでいる。トランジスタ８は、複数の磁性体２から生じる磁束を検知するように、複数の磁性体２の近傍に配置されている。ここで、トランジスタ８は、複数の磁性体２に対応する複数のチャネル１４ａ〜１４ｄと、少なくとも２つのチャネル（チャネル１４ａおよび１４ｂが少なくとも２つのチャネルに相当する。チャネル１４ｃおよび１４ｄについても同様である）の上方に配置され、上記少なくとも２つのチャネルに対応する１つのゲート電極（チャネル１４ａおよび１４ｂに対応するゲート電極１２ａ。同様に、チャネル１４ｃおよび１４ｄに対応するゲート電極１２ｂ）とを含むトランジスタである。また、磁性体２に記録された情報に応じてチャネル１４ａ〜１４ｄの電気的特性（例えば、電気抵抗値）が異なることによって、トランジスタ８の電気的特性が異なっている。トランジスタ８は半導体基板９の表面に形成されている。なお、図１９におけるＳはソース電極、Ｄはドレイン電極であり、以降の図においても同様の表現を行う場合がある。また、チャネル１４ａ〜１４ｄは、ノーマリーオフのトランジスタ８の場合、ゲート電極１４に所定の値以上の電圧を印加することによって形成される領域である。
従来の代表的なメモリである半導体メモリでは、単位情報（１ビット）ごとに（即ち、チャネルごとに）少なくとも１つゲート電極を設ける必要があり、複数のチャネルでゲート電極を共有することは困難であった。また、ＳＲＡＭでは、理論上、１ビットの情報に対してトランジスタが４〜６個必要である。これらの理由から、従来のメモリでは、さらなる高集積化には制約があった。また、フラッシュメモリでは、セルを微細化すると、フローティングゲートに蓄積される電子の数が減少し、セルの温度特性などの対環境特性が低下するために微細化、さらなる集積化には限界がある。
これに対して、図１９に示すように、本発明のメモリセル１では、情報が記録される磁性体２と、磁性体２に記録された情報を読み出す磁電変換部４とが独立しているため、複数のチャネル１４の間でゲート電極１２を共用することができる。このため、ゲート電極１２への配線を削減でき、メモリセル１内の配線を簡略化できる。即ち、本発明のメモリセル１を用いることによって、より高集積化されたメモリを形成することが可能である。また、図１９に示す例のように、トランジスタ８が、ゲート電極１２と半導体基板９との間にゲート絶縁膜２２が配置されたＭＯＳトランジスタである場合、その製造過程において、ゲート絶縁膜２２をエッチングなどによって除去する面積を少なくすることができる。ゲート絶縁膜２２をエッチングする際には、多少なりともトランジスタ８がダメージを受ける可能性がある（例えば、エッチングによって形成されたゲート絶縁膜２２の端面が劣化する。ゲート電極１２の端面も劣化の可能性がある）。このため、図１９に示すようなメモリセル１とすることによって、上記ダメージが抑制され、より特性の安定したメモリセル１とすることができる。
また、図１９に示すメモリセル１では、磁性体１つにつき少なくとも１ビットの情報を記録することができるため、１つのトランジスタで多ビットの情報を検知することができ、多値化されたメモリセルとすることができる。例えば、図１９に示す例では、トランジスタ１つ、ゲート電極２つに対して、例えば、４値のメモリセルとすることができる。
１つのトランジスタ８中に含まれるチャネル１４の数は特に限定されない。メモリセル１として必要な特性に応じて任意に設定すればよい。また、１つのトランジスタ８中に含まれるゲート電極１２の数も特に限定されない。メモリセル１として必要な特性に応じて任意に設定すればよい。さらに、１つのゲート電極１２に対応するチャネル１４の数も、少なくとも１つのゲート電極１２が少なくとも２つのチャネル１４に対応している限り、特に限定されない。
図２０に、本発明のメモリセルのさらにまた別の一例を示す。図２０に示すメモリセル１では、トランジスタ８が、自らが含む複数のチャネル１４ａ〜１４ｄの上方に配置された１つのゲート電極１２を有している。その他の構成は、図１９に示すメモリセル１と同様である。
このようなメモリセルでは、図１９に示す例よりもさらにゲート電極１２の数を削減できる。このため、さらに特性の安定したメモリセル１とすることができ、より高集積化されたメモリを形成することも可能である。図２０に示す例では、トランジスタ１つ、ゲート電極１つに対して、例えば、４値のメモリセルとすることができる。
図２１に、本発明のメモリセルのさらにまた別の一例を示す。図２１に示すメモリセル１では、ゲート電極１２とドレイン電極とが共通である。このように、ゲート電極１２とドレイン電極とを共通にすることによって、さらに配線を簡略化したメモリセル１とすることができる。なお、ゲート電極１２とドレイン電極とは完全に一体化している必要は必ずしもなく、両者が等電位であればよい。
図２２に、本発明のメモリセルのさらにまた別の一例を示す。図２２に示すメモリセル１では、ゲート電極１２と半導体基板９との間に配置されている（より具体的には、ゲート電極１２とチャネル１４ａ〜１４ｄとの間に配置されている）ゲート絶縁膜２２の面積が、ゲート電極１２の面積よりも大きい。このように、ゲート絶縁膜２２の面積をゲート電極１２の面積よりも大きくすることによって、製造工程において、ゲート絶縁膜２２をエッチングする面積を小さくすることができる。このため、より特性が安定したメモリセル１とすることができる。
図２２に示す例では、ゲート絶縁膜２２は、ソース電極およびドレイン電極の双方に接している。より具体的には、ゲート絶縁膜２２は、ソース電極およびドレイン電極が配置されている領域を除いたトランジスタ８のｐ−層、ｎ＋層の表面すべてに配置されている。また、ゲート絶縁膜２２は、チャネル１４ａ〜１４ｄ上にも配置されている。
図２３に、本発明のメモリセルのさらにまた別の一例を示す。図２３に示すメモリセル１は、複数の磁性体２を含んでいる。磁電変換部４は、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子としてトランジスタ８を含んでいる。トランジスタ８は、複数の磁性体２から生じする磁束を検知するように、複数の磁性体２の近傍に配置されている。ここで、トランジスタ８は、複数の磁性体２に対応する複数のチャネル１４ａ〜１４ｄと、上記各チャネル１４ａ〜１４ｄに対応するように各々のチャネル１４ａ〜１４ｄの上方に配置された複数のゲート電極１２ａ〜１２ｄを含んでいる。より具体的には、１つのチャネル１４に対応して、１つのゲート電極１２が配置されている。
このように、一対のソース電極−ドレイン電極間に複数の独立したゲート電極を有する構成を、ＮＡＮＤ型ともいう。トランジスタ８をＮＡＮＤ型とすることによって、多ビット化されたメモリセル１とすることができる。
また、図２３に示すメモリセル１では、各ゲート電極１２ａ〜１２ｄに選択的に異なるゲート電圧を印加することによって、各々の磁性体２ａ〜２ｄの価数を変化させたメモリセル１とすることも可能である。即ち、より多ビット化が図られたメモリセル１とすることができ、さらに高集積化されたメモリを形成することができる。各ゲート電極１２ａ〜１２ｄに異なるゲート電圧を印加する際には、全てのゲート電極１２に異なる電圧を印加する必要は必ずしもなく、同じ電圧が印加されるゲート電極１２の組み合わせがあってもよい。メモリセル１として必要な特性に応じて任意に設定することができる。
図２３に示すメモリセル１においても、図２２に示すメモリセル１と同様に、ゲート絶縁膜２２が、ソース電極およびドレイン電極が配置されている領域を除いたトランジスタ８のｐ−層、ｎ＋層の表面すべてに配置されていてもよい。なお、図２３に示すメモリセル１では、磁性体２の層数が１であり、ゲート数が４であるため、最低４ビットの情報を記録することができる。また、磁性体２の磁化状態を単なる反転ではなく多値化すれば、さらに多ビット化を図ることができる。例えば、磁性体２の磁化状態を４種類の状態に設定した場合、４倍の１６ビットの情報を記録する／読み出すことが可能である。
図１９〜図２３に示すような複数のチャネル１４を有するトランジスタ８においても、磁性体２から生じる磁束７によってトランジスタ８の電気抵抗値が異なる原理は図５Ａ〜図５Ｃで説明した原理と同様である。図２４に示すメモリセル１は、図２０に示すメモリセル１と同様の構成を有している。図２５Ａおよび図２５Ｂは、図２４に示すトランジスタ８を、磁性体２の側から見た模式図である。トランジスタ８のゲート電極１２に所定の値以上の電圧（閾値電圧Ｖｔｈ）を加えれば、ゲート電極１２近傍のｐ−領域に４つのチャネル１４ａ〜１４ｄが形成される。図５Ａと同様に、磁性体２ａ〜２ｄから生じる磁束７ａ〜７ｄがチャネル１４ａ〜１４ｄに加わっていない場合、図２５Ａに示すように、電流１５はチャネル１４ａ〜１４ｄを介してほぼまっすぐにソース電極へと流れる。これに対して、磁束７ａ〜７ｄがトランジスタ８に加わると、図２５Ｂに示すように、磁束７と電流１５とが相互作用し、電流が流れる方向が変化する。このため、図２４に示すメモリセル１において、チャネル１４ａ〜１４ｄに対応する磁性体２ａ〜２ｄの磁化状態（例えば、磁化方向６ａ〜６ｄ）が各々異なれば、それに応じてチャネル１４ａ〜１４ｄに加わる磁束７ａ〜７ｄも各々異なり、トランジスタ８の電気抵抗値は様々に変化しうる。
図２６〜図２８に、本発明のメモリセルのさらにまた別の一例を示す。図２６に示すように、トランジスタ８が複数のチャネル１４を有する場合においても、図７に示すメモリセル１と同様に、磁界発生部３がコイル状の配線１７を含んでいてもよい。また、図２７に示すように、図１６に示すメモリセル１と同様に、磁電変換部４にオフセット磁界である磁束ＢＡを印加するオフセット磁界発生部１８や、ステム１９、シールド２０、パッケージ２１などを含んでいてもよい。また、図２８に示すように、図１７に示すメモリセル１と同様に、１つのチャネル１４に対応して磁性体２が複数配置されているメモリセル１としてもよい。この場合、より多値化および多ビット化されたメモリセル１とすることができる。なお、図２６〜図２８は、図２０に示すような、複数のチャネル１４に１つのゲート電極１２が対応するトランジスタ８を含むメモリセル１を用いて示したが、図２３に示すような、複数のチャネル１４に複数のゲート電極１２が対応するトランジスタ８を含むメモリセル１においても同様である。
本発明のメモリセルでは、磁電変換素子が複数のトランジスタを含んでいてもよい。このようなメモリセルの一例を図２９に示す。
図２９に示すメモリセル１では、磁電変換部４が磁電変換素子として複数のトランジスタ８ａおよび８ｂを含んでいる。このように、本発明のメモリセル１では、磁電変換素子が複数のトランジスタを含んでいてもよい。より多値化（多ビット化）されたメモリセル１とすることができる。磁電変換部４が複数のトランジスタを含む場合、含まれるトランジスタの数は図２９に示す２つに限定されず、任意に設定することができる。また、磁電変換部４が複数のトランジスタ８を含む場合、各々のトランジスタ８の種類、組み合わせ、配線の構造などは特に限定されない。メモリセル１として必要な特性に応じて任意に設定すればよい。
図２９に示すメモリセル１では、トランジスタ８ａのゲート電極１２とドレイン電極とが共通である。また、隣り合った一組のトランジスタ８ａおよび８ｂにおいて、一方のトランジスタ８ａのゲート電極１２と、他方のトランジスタ８ｂのソース電極とが共通となっている。このようなメモリセル１とすることによって、上述した効果の他、各電極への配線をより簡略化することができる。このため、より高集積のメモリを形成することができる。なお、ゲート電極１２とソース電極とが共通であるとは、必ずしも両者が一体化されている必要ではなく、等電位となる構造であれば特に限定されない。
図３０に本発明のメモリセルのさらにまた別の一例を示す。図３０に示すように、本発明のメモリセルは、複数のチャネルと、複数のチャネルに対応する複数のゲート電極とを有するトランジスタ（図２３に示すようなトランジスタ）を複数含むメモリセル１であってもよい。
図３１に本発明のメモリセルのさらにまた別の一例を示す。図３１に示すように、本発明のメモリセルは、隣り合った一組のトランジスタ８ａおよび８ｂにおいて、一方のトランジスタ８ａのドレイン電極と、他方のトランジスタ８ｂのソース電極との間に絶縁体２３が配置されているメモリセル１であってもよい。絶縁体２３によって、トランジスタ８ａと８ｂとが分離されている。このとき、絶縁体２３を配置する方法は特に限定されない。例えば、絶縁体２３が、シャロートアイソレーションと呼ばれる分離手法によって配置されてもよい。絶縁間隔（図３１に示す例における、絶縁体２３を狭持するＤ−Ｓ間の距離）を小さくでき、メモリセルの小型化に適しているからである。また、ＬＯＣＯＳと呼ばれる方法によって絶縁体２３を配置してもよい。絶縁間隔の観点からはシャロートアイソレーションよりも多少劣るが、製造時のコストを低減することができ、また、より絶縁性に優れている。
図３２に本発明のメモリセルの制御方法の一例を示す。例として図３１に示すメモリセル１から磁性体２に記録された情報を読み出す方法を示す。図３２に示すメモリセル１は、図３１に示すＮＡＮＤ型メモリセル１を、上方（半導体基板９に対して、磁性体２側から）から見た模式図である。ただし、ソース電極、ドレイン電極およびゲート電極１２ａ〜１２ｈ以外の部材は図示を省略してある。このようなメモリセル１から情報を読み出すためには、例えば、図３２に示すように、ゲート電極１２ａ〜１２ｈを配線ｇ１〜ｇ８によってゲート制御回路２５に接続し、各ソースおよびドレイン電極を配線ｓ１、ｓ２、ｄ１、ｄ２によってソース・ドレイン制御回路２４に接続すればよい。ソース・ドレイン制御回路２４は、インピーダンス検出回路２６に接続されており、ソース・ドレイン間のインピーダンスを検出することができる。このとき、ゲート制御回路２５によって、各ゲート電極に電圧を印加し、ソース・ドレイン制御回路２５によってソース電極−ドレイン電極間に電流を流すことによってソース電極−ドレイン電極間のインピーダンスが検出され、磁性体２に記録された情報を読み出すことができる。なお、具体的な配線の構造は特に限定されない。
上述の各図面に例示した本発明のメモリセル１では、トランジスタ８のソース電極１１（あるいはＳ）の表面と、ゲート電極１２の表面と、ドレイン電極１３（あるいはＤ）の表面とがほぼ同一の高さにある。このようなメモリセル１は、同一の製造プロセスで形成できる（即ち、例えば、各電極を同一の工程で形成することもできる）ため、製造工程数の削減とコストダウンとが可能になる。なお、ほぼ同一の高さとは、ｎチャネルトランジスタである場合、例えば、各電極の表面と、チャネルおよびｎ＋層の表面との距離の差が、１０ｎｍ〜１００μｍ程度の範囲にあることをいう。
次に、本発明のメモリについて説明する。
本発明のメモリは、上述した本発明のメモリセル１と、メモリセル１に情報を記録するための情報記録用導体線と、記録した情報を読み出すための情報読出用導体線とを含んでいる。このような構成とし、メモリセル１を選択することによって、上述した様々な効果を有するメモリとすることができる。
本発明のメモリセルを用いたメモリの一例を図３３に示す。図３３に示すメモリ５１では、メモリセル１は、２本の直交するビット線５２の交点にマトリクス状に配置されている。ビット線５２は情報読出用導体線に相当し、２本の直交するビット線５２に信号電流を流すことによって、メモリセル１から情報を読み出すことができる。情報は、ＯＮ状態となったビット線５２がクロスする位置に配置されたメモリセル（図３３では、メモリセル１ａ）から読み出される。信号のＯＮ、ＯＦＦは、デコーダ５３および５４によって制御することができる。
また、図示していないが、図３３に示すメモリ５１では、メモリセル１は、２本の直交するワード線の交点にもマトリクス状に配置されている。ワード線は情報記録用導体線に相当し、２本の直交するワード線に信号電流を流すことによって、メモリセル１に情報を書き込むことができる。情報は、ＯＮ状態となったワード線がクロスする位置に配置されたメモリセルに書き込まれる。読み込みの場合と同様に、信号のＯＮ、ＯＦＦはデコーダによって制御することができる。
図３３に示すメモリ５１では、メモリセル１の電気的な出力を参照するための参照素子５５が少なくとも１つ配置されている。参照素子５５は、メモリセル１の電気的な出力の基準となる素子である。より具体的には、例えば、メモリセル１がトランジスタを含み、その電気抵抗値の変化を検出することによって情報を読み出すメモリセルである場合、例えば、電気抵抗値の基準となるトランジスタを含む素子であればよい。さらに具体的には、メモリ媒体として磁性体を含む素子である場合、参照素子５５として、上記磁性体が消磁状態にあるメモリセルを用いてもよい（即ち、メモリ媒体として磁性体を含む複数のメモリセル１のうち、少なくとも１つのメモリセル１の磁性体を消磁状態とすればよい）。参照素子５５を少なくとも１つ含むことによって、より相対精度に優れ、読み出し時に誤動作確率の少ないメモリ５１とすることができる。参照素子５５は、必要に応じて配置すればよく、配置する数も特に限定されない。
本発明のメモリでは、メモリセル１の配置方法などは、特に限定されない。例えば、半導体メモリなどの一般的なメモリで用いられているメモリセルの配置方法を適用すればよい。また、各メモリセルへのアドレスの割り振りなどの方法についても同様であり、例えば、一般的なメモリで用いられている方法を適用すればよい。例えば、ビット線とワード線を共用させたり、センス線をさらに配置したりしてもよい。
図３４Ａおよび図３４Ｂを参照して、本発明のメモリセル１の動作について説明する。図３４Ａには、本発明のメモリセル１における読み込み動作の基本例が、図３４Ｂには、本発明のメモリセル１における書き込み動作（記録動作）の基本例が示されている。図３４Ａに示すように、メモリセル１の読み出し時には、ビット線５２を通してトランジスタのドレイン電極（図３４Ａおよび図３４Ｂに示すＤ）からソース電極（図３４Ａおよび図３４Ｂに示すＳ）へと電流を流し、その際のインピーダンスを検知することによって磁性体２に記録された情報が読み出される。なお、図３４Ａおよび図３４Ｂに示すトランジスタは、ドレイン電極とゲート電極（図３４Ａおよび図３４Ｂに示すＧ）とが電気的に接続されている。また、図３４Ｂに示すように、メモリセル１の書き込み時には、ワード線５６を通して磁界発生部３に電流を流し、発生した磁界５を磁性体２に印加することによって、磁性体２に情報が書き込まれる。なお、本発明のメモリでは、メモリセル１への書き込み方法、読み出し方法は、図３４Ａおよび図３４Ｂに示す例に限定されない。
図３５を参照して、本発明のメモリセルの動作についてさらに説明する。図３５におけるメモリセルは、図２６に記載のメモリセル１を想定している。
図３５に示すように、メモリセル１の読み出し時には、ビット線５２を通してトランジスタのドレイン電極（図３５に示すＤ）からソース電極（図３５に示すＳ）へと電流を流し、その際の抵抗をインピーダンス検出回路２６で検知することによって磁性体２ａ〜２ｄに記録された情報が読み出される。ドレイン電極からソース電極への電流は、ゲート電極（図３５に示すＧ）に所定の電圧以上の電圧を印加することによって流すことができる。なお、図３５に示すトランジスタでは、ドレイン電極と、バルクあるいはウェルと呼ばれるｐ−層（図３５に示すＢ）とが電気的に接続されている。
本発明のメモリでは、マトリクス状に配置された各々のメモリセルがトランジスタを含んでおり、異なるメモリセル間において、トランジスタのソース電極およびドレイン電極から選ばれる少なくとも１つの電極が等電位であってもよい。配線を簡略化できるため、より高集積化されたメモリとすることができる。図３６にこのようなメモリの一例を示す。
図３６に示すメモリは、図２３に示すメモリセル１がマトリクス状に配置されたメモリ５１である。図２３に示すメモリセル１がＮＡＮＤ型であるため、ＮＡＮＤ型のメモリ５１ということもできる。ただし、図３６では、メモリセル１におけるソース電極、ドレイン電極、ゲート電極（図３６中におけるＧ１１１〜Ｇ２４４）以外の部材の図示が省略してある。図３６に示すメモリ５１では、異なるメモリセル１間において、メモリセル１に含まれるトランジスタのソース電極（Ｓ）およびドレイン電極（Ｄ）から選ばれる少なくとも１つの電極が一体化されている。例えば、メモリセル１ａとメモリセル１ｂとは、ソース電極およびドレイン電極がそれぞれ一体化されている。メモリセル１ａとメモリセル１ｃとは、一方のソース電極と他方のドレイン電極とが一体化されている。電極が一体化されるメモリセル１は必ずしも隣り合っている必要はない。また、必ずしも電極と電極とが一体化されている必要はなく、両者が等電位である限り、その構造は特に限定されない。なお、図３６に示すメモリ５１では、１つのメモリセル１にゲート電極Ｇが４つずつ存在する。このため、図３６に示すように各ゲート電極にアドレス（Ｇ１１１〜Ｇ２４４）を割り振ることによって、少なくとも３２ビットのメモリとして制御することができる。また、図３６に示すように、各メモリセル１間に絶縁性の素子分離層５６を配置してもよい。
なお、図３３に示すメモリは、一般的に二次元メモリあるいは二次元メモリアレイと呼ばれる構造を有している。本発明のメモリは、図３３に示す二次元メモリアレイを複数含んでいてもよい。より具体的には、例えば、複数の上記メモリアレイを１つ、あるいは、複数の集積回路としてパッケージング化したメモリであってもよい。また、このように形成した上記集積回路をチップ積層してメモリを形成してもよいし、上記集積回路を薄いパッケージ（ｔｈｉｎ  ｆｉｌｍ  ｐａｃｋａｇｅ）に収容し、積層してもよい。いわゆるマルチチップモジュールを形成してもよい。また二次元メモリとしては、図３３に示すような、複数のメモリセルがマトリクス状に配置されたメモリに限定されない。マトリクス状の配置以外にも、二次元的にメモリセルが配置された状態であれば、特に限定されない。また、図２９に示すようなメモリセルを本発明のメモリとして用いることもできる。即ち、一般的に一次元メモリあるいは一次元メモリアレイと呼ばれる構造であってもよい。
次に、本発明のメモリセルの製造方法について説明する。
本発明のメモリセルの製造方法は、上述した本発明のメモリセルの製造方法であって、
（ｉ）半導体基板の表面に、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を形成する工程と、
（ｉｉ）磁性体と半導体基板とによって磁電変換素子を狭持するように、磁性体を形成する工程と、
（ｉｉｉ）磁性体の近傍に、磁性体の磁化状態を変化させる磁界発生部を形成する工程とを含んでいる。また、上記（ｉｉ）の工程において、磁性体は、磁性体から生じる磁束を磁電変換素子が検知するように磁電変換素子の近傍に形成される。このような製造方法とすることによって、特性に優れるメモリセルを得ることができる。
本発明のメモリセルの製造方法の一例を図３７Ａ〜図３７Ｈに示す。
まず、図３７Ａに示すように、半導体基板９の表面に、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子であるトランジスタ８を形成する（工程（ｉ））。半導体基板９上にトランジスタ８を形成する方法は、特に限定されず、一般的な方法を用いればよい。
次に、図３７Ｂに示すように、トランジスタ８上に絶縁体１０と、磁性材料３１とを積層する。磁性材料３１には、メモリセルの磁性体として必要な磁性材料を用いればよい。また、このときの磁性材料３１の厚さを、後に磁性体を形成した際の磁性体の厚さ（磁性体の磁電変換素子に面している面に対して垂直な方向の厚さ）とすることができる。また、絶縁体１０は、磁電変換素子が電気的な短絡を起す可能性などがない場合は、省略してもよい。
次に、図３７Ｃに示すように、磁性材料３１上にレジスト３２を配置する。レジスト３２は、メモリセルの磁性体として必要な領域に配置すればよい。レジスト３２の種類は特に限定されず、一般的なレジストを用いればよい。また、レジスト３２を配置する方法も特に限定されない。
次に、図３７Ｄに示すように、レジスト３２が配置されている領域以外の磁性材料を除去し、トランジスタ８上に磁性体２を形成する（工程（ｉｉ））。なお、磁性体２は、磁性体２と半導体基板９とによって、磁電変換素子であるトランジスタ８を狭持するように形成される。なお、磁性材料は、イオンエッチング、イオンミリングなどの一般的な方法によって除去すればよい。
次に、図３７Ｅに示すように、絶縁体１０およびレジスト３２上に配線材料３３を積層する。配線材料３３には、メモリセルの磁界発生部に用いる配線あるいはコイルなどとして必要な導電材料を用いればよい。
次に、図３７Ｆに示すように、配線材料３３上にレジスト３４を配置する。レジスト３４は、磁界発生部に用いる配線あるいはコイルなどとして必要な領域に配置すればよい。レジスト３４の配置は、レジスト３２と同様の材料、方法を用いればよい。
次に、図３７Ｇに示すように、レジスト３４が配置されている領域以外の配線材料を除去し、絶縁体１０上に磁界発生部であるコイル状の配線１７を形成する（工程（ｉｉｉ））。このとき、配線材料は、イオンエッチング、イオンミリングなどの一般的な方法によって除去すればよく、磁性体２上に配置されていたレジスト３２および配線材料３３は、リフトオフなどの手法によって除去すればよい。
最後に、図３７Ｈに示すように、全体を絶縁体１０で覆えば、図７に示すメモリセル１と同様のメモリセル１を得ることができる。
なお、磁性材料、配線材料などの積層には、一般的な成膜手法を用いればよい。例えば、スパッタリング、真空蒸着などの手法を用いて積層すればよい。
本発明のメモリセルの製造方法では、各部に用いる材料、各部の位置関係などは、上述した材料、位置関係などに従えばよい。例えば、トランジスタ８が、複数のチャネルの上方に配置された１つのゲート電極を有していてもよい。このような製造方法とすることによって、図２０に示すような特性に優れるメモリセル１を得ることができる。
本発明のメモリセルの製造方法では、トランジスタにおけるソース電極の表面と、ゲート電極の表面と、ドレイン電極の表面とが同一の高さにあってもよい。
本発明のメモリセルの製造方法では、上記（ｉｉ）の工程において、複数の磁性体を形成してもよい。図１７あるいは図１９などに示すようなメモリセル１を得ることができる。複数の磁性体を形成するためには、例えば、図３７Ｂ〜図３７Ｄに示す工程を、必要な磁性体の数だけ繰り返せばよい。
本発明のメモリセルの製造方法では、半導体基板が軟磁性体からなるステム上に形成されていてもよい。このような製造方法とすることによって、図１６や図２７に示すような特性に優れるメモリセル１を得ることができる。
本発明のメモリセルの製造方法では、上記（ｉｉｉ）の工程の後に、
（ａ）強磁性体からなる層を形成する工程をさらに含み、
その強磁性体は、磁性体の磁電変換素子に面している面に対して垂直な方向に磁束の成分を有していてもよい。このような製造方法とすることによって、図１４や図２７に示すような、オフセット磁界発生部を有する、特性に優れるメモリセル１を得ることができる。なお、強磁性体を形成する方法は特に限定されない。例えば、磁性材料の積層方法と同様の手法を用いればよいし、必要に応じて、エッチングなどの処理を行ってもよい。
本発明のメモリセルの製造方法では、上記（ｉｉｉ）の工程の後に、
（ｂ）軟磁性体からなるシールドを形成する工程をさらに含んでいてもよい。このような製造方法とすることによって、図１６や図２７に示すような特性に優れるメモリセル１を得ることができる。なお、シールドを形成する方法は特に限定されない。例えば、磁性材料の積層方法と同様の手法を用いればよいし、必要に応じて、エッチングなどの処理を行ってもよい。
本発明のメモリを実際に使用したシステム、装置、デバイスなどの例について説明する。本発明のメモリは、例えば、以下に示すような応用が考えられる。
図３８は、本発明のメモリを備えるコンピュータシステムの構成の一例を示す模式図である。図３８に示すコンピュータシステム５０１は、記憶装置として本発明のメモリ５１を備えている。
上述したように、本発明のメモリ５１は、メモリを構成するメモリセルに含まれるメモリ媒体を選択したり、検出素子の構造を選択したりすることなどによって、様々な特性を有するメモリとすることができる。例えば、耐熱性に優れる、耐環境特性に優れる、情報の不揮発性に優れる、読み出し特性に優れる、書き込み特性に優れるなどの特性を選択することができる。このため、本発明のメモリを備えることによって、より信頼性に優れ、性能に優れるコンピュータとすることができる。なお、図３８に示すコンピュータが備える他の装置、デバイス（図示しないものを含む）が本発明のメモリを備えていてもよい。この場合も、同様の効果を得ることができる。
図３９は、本発明のメモリを備えるシステムやワークステーション（以下、サーバシステムという）の構成の一例を示す模式図である、図３９に示すサーバシステム５０２は、記憶装置として本発明のメモリ５１を備えている。図３８に示す例と同様に、本発明のメモリを備えることによって、より信頼性に優れ、性能に優れるサーバシステムとすることができる。なお、図３９に示すサーバシステムが備える他の装置、デバイス（図示しないものを含む）が本発明のメモリを備えていてもよい。この場合も、同様の効果を得ることができる。
図４０は、本発明のメモリを備える車載システムの一例を示す模式図である。図４０に示す車載システム５０３では、図示はしていないが、様々な装置、デバイスが本発明のメモリを備えている。例えば、図４０に示すコーデック、ＩＴＳ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｔｒａｎｓｐｏｒｔ  Ｓｙｓｔｅｍ）処理器、コントローラ、信号処理器、第１の光ディスク装置、第２の光ディスク装置、車載無線機、移動機構を備えたカメラ、車載レーダ、車載ナビゲーションシステム、上記ナビゲーションシステムにおいて車両の位置測定を行うＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）などが本発明のメモリを含んでいる。図３８に示す例と同様に、本発明のメモリを備えることによって、車載という高温や振動による使用環境が厳しい条件下でも、より信頼性に優れ、性能に優れる車載システムとすることができる。
図４１は、本発明のメモリを備えるマルチファンクション型情報処理システム（例えば、複写機、スキャナー、プリンター、ファックスなどの機能を有するシステム）の構成の一例を示す模式図である、図４１に示す情報処理システム５０４は、記憶装置として本発明のメモリ５１を備えている。図３８に示す例と同様に、本発明のメモリを備えることによって、より信頼性に優れ、性能に優れる情報処理システムとすることができる。なお、図４１に示す情報処理システムが備える他の装置、デバイスが本発明のメモリを備えていてもよい。この場合も、同様の効果を得ることができる。図４１に示す情報処理システムは、コンピュータに内蔵されていてもよい。
図４２は、本発明のメモリを備える投射型、あるいは、反射型、背面投射型などのシネマシステムの別の一例を示す模式図である。図４２に示すシネマシステム５０５では、記憶装置として本発明のメモリ５１を備えている。また、図示はしていないが、その他様々な装置、デバイスが本発明のメモリを備えている。例えば、図４２に示すコーデック、光ディスク装置などが本発明のメモリを備えている。図３８に示す例と同様に、本発明のメモリを備えることによって、高温や振動による使用環境が厳しい条件下でも、より信頼性に優れ、性能に優れるシネマシステムとすることができる。
図４３は、本発明のメモリを備える携帯端末システムの一例を示す模式図である。図４３に示す携帯端末システム５０６では、記憶装置として本発明のメモリ５１を備えている。図３８に示す例と同様に、本発明のメモリを備えることによって、より信頼性に優れ、性能に優れる形態端末システムとすることができる。なお、図４３に示す携帯端末システムが備える他の装置、デバイスが本発明のメモリを備えていてもよい。この場合も、同様の効果を得ることができる。
図４４は、本発明のメモリを備えるコンピュータおよび／またはサーバシステムを含むサーバ網の一例を示す模式図である。図４４に示すサーバ網５０７は、サーバ網５０７を構成するコンピュータおよび／またはサーバシステムの記憶装置として本発明のメモリを備えている。図３８、図３９に示す例と同様に、サーバ網に含まれるコンピュータおよび／またはサーバシステムが本発明のメモリを備えることによって、より信頼性に優れ、性能に優れるサーバ網とすることができる。
図４５は、本発明のメモリを備えるコンピュータおよび／またはサーバシステムを含むサーバ網を含む通信システム、例えば、インターネット網５０８である。通信システムは、例えば、専用回線を用いた通信システムであってもよい。この方がセキュリティ性に優れる。
【産業上の利用の可能性】
以上説明したように、本発明によれば、従来のメモリとは全く構成が異なりながら、様々な特性に優れるメモリセルとその製造方法とを提供することができる。また、上記メモリセルを用いることによって、様々な特性に優れるメモリを提供することができる。
本発明のメモリセルは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリなどの従来のメモリセルの代わりに用いることができる。その具体的な用途は特に限定されず、これまでメモリセルが使用されていた用途であれば、特に制限することなく用いることが可能である。
【図１】
2004088754.tif 000003
【図２】
2004088754.tif 000004
【図３】
2004088754.tif 000005
【図４】
2004088754.tif 000006
2004088754.tif 000007
【図６】
2004088754.tif 000008
【図７】
2004088754.tif 000009
2004088754.tif 000010
【図９】
2004088754.tif 000011
【図１０】
2004088754.tif 000012
【図１１】
2004088754.tif 000013
【図１２】
2004088754.tif 000014
【図１３】
2004088754.tif 000015
【図１４】
2004088754.tif 000016
2004088754.tif 000017
【図１６】
2004088754.tif 000018
【図１７】
2004088754.tif 000019
2004088754.tif 000020
【図１９】
2004088754.tif 000021
【図２０】
2004088754.tif 000022
【図２１】
2004088754.tif 000023
【図２２】
2004088754.tif 000024
【図２３】
2004088754.tif 000025
【図２４】
2004088754.tif 000026
2004088754.tif 000027
【図２６】
2004088754.tif 000028
【図２７】
2004088754.tif 000029
【図２８】
2004088754.tif 000030
【図２９】
2004088754.tif 000031
【図３０】
2004088754.tif 000032
【図３１】
2004088754.tif 000033
【図３２】
2004088754.tif 000034
【図３３】
2004088754.tif 000035
2004088754.tif 000036
【図３５】
2004088754.tif 000037
【図３６】
2004088754.tif 000038
2004088754.tif 000039
【図３８】
2004088754.tif 000040
【図３９】
2004088754.tif 000041
【図４０】
2004088754.tif 000042
【図４１】
2004088754.tif 000043
【図４２】
2004088754.tif 000044
【図４３】
2004088754.tif 000045
【図４４】
2004088754.tif 000046
【図４５】
2004088754.tif 000047
【手続補正書】
【提出日】平成17年5月27日(2005.5.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
情報を保持するメモリ媒体と、前記メモリ媒体に情報を記録する制御部と、前記メモリ媒体から情報を読み出す検出素子とを含み、
前記検出素子は、前記メモリ媒体から独立しているメモリセル。
【請求項２】
前記メモリ媒体が磁性体であり、
前記制御部は、前記磁性体に磁界を印加することによって前記磁性体の磁化状態を変化させる第１の磁界発生部を含み、
前記検出素子は、前記磁性体の近傍に配置されており、かつ、前記磁性体の前記磁化状態に応じて電気的特性が異なる磁電変換部を含む請求項１に記載のメモリセル。
【請求項３】
前記磁電変換部が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、
前記磁電変換素子は、前記磁性体から生じる磁束を検知するように、前記磁性体の近傍に配置されている請求項２に記載のメモリセル。
【請求項４】
前記磁電変換素子は、検知する磁界の状態に応じて電気抵抗値が異なる素子である請求項３に記載のメモリセル。
【請求項５】
前記磁電変換素子が半導体素子である請求項３に記載のメモリセル。
【請求項６】
前記半導体素子がトランジスタである請求項５に記載のメモリセル。
【請求項７】
前記磁性体の磁化方向が、前記磁性体における前記磁電変換部に面している面に対して角度を有している請求項２に記載のメモリセル。
【請求項８】
前記磁性体が、前記磁性体における前記磁電変換部に面している面に対して垂直な方向に磁束の成分を有する請求項２に記載のメモリセル。
【請求項９】
前記磁性体が、フェリ磁性材料、希土類−遷移金属系磁性材料、フェライト、および、遷移金属を含む酸化物からなる強磁性材料から選ばれる少なくとも１種の磁性材料を含む請求項２に記載のメモリセル。
【請求項１０】
前記磁性体が、保磁力の異なる複数の成分を含む多元系の磁性材料からなる請求項２に記載のメモリセル。
【請求項１１】
前記磁性体の飽和磁化の値が極大となる温度が、８０℃〜３００℃の範囲である請求項２に記載のメモリセル。
【請求項１２】
前記磁性体のキュリー温度が１００℃以上である請求項２に記載のメモリセル。
【請求項１３】
前記磁性体の保磁力が、所定の温度領域において温度の上昇に伴って小さくなる傾向を有する請求項２に記載のメモリセル。
【請求項１４】
前記第１の磁界発生部が、磁界を誘起する配線を含む請求項２に記載のメモリセル。
【請求項１５】
前記配線が、コイル状である請求項１４に記載のメモリセル。
【請求項１６】
前記磁電変換部にオフセット磁界を印加する第２の磁界発生部をさらに含む請求項２に記載のメモリセル。
【請求項１７】
軟磁性体からなるステムをさらに含み、前記ステムは、前記磁電変換部の前記磁性体に面する側とは反対側に配置されている請求項２に記載のメモリセル。
【請求項１８】
軟磁性体からなるシールドをさらに含み、前記シールドは、前記シールドと前記磁電変換部とによって前記磁性体を狭持するように配置されている請求項２に記載のメモリセル。
【請求項１９】
前記磁性体を複数含む請求項２に記載のメモリセル。
【請求項２０】
前記磁電変換部が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、
前記磁電変換素子は、前記複数の磁性体から生じる磁束を検知するように、前記複数の磁性体の近傍に配置されている請求項１９に記載のメモリセル。
【請求項２１】
前記磁電変換素子がトランジスタを含み、
前記トランジスタの１つのチャネルに対応して前記磁性体が複数配置されている請求項２０に記載のメモリセル。
【請求項２２】
前記１つのチャネルに対応する複数の前記磁性体の磁気特性が、前記１つのチャネルからの距離に応じて異なる請求項２１に記載のメモリセル。
【請求項２３】
前記磁電変換素子がトランジスタを含み、
前記トランジスタは、前記複数の磁性体に対応する複数のチャネルと、少なくとも２つの前記チャネルの上方に配置され、前記少なくとも２つのチャネルに対応する１つのゲート電極とを含み、
検知する磁界の状態に応じて前記チャネルの電気的特性が異なることによって、前記トランジスタの電気的特性が異なる請求項２０に記載のメモリセル。
【請求項２４】
前記トランジスタが、前記複数のチャネルの上方に配置された１つのゲート電極を有する請求項２３に記載のメモリセル。
【請求項２５】
前記磁電変換素子がトランジスタを含み、
前記トランジスタは、前記複数の磁性体に対応する複数のチャネルと、各々の前記チャネルに対応するように各々の前記チャネルの上方に配置された複数のゲート電極とを含み、
検知する磁界の状態に応じて前記チャネルの電気的特性が異なることによって、前記トランジスタの電気的特性が異なる請求項２０に記載のメモリセル。
【請求項２６】
前記磁電変換素子が、複数の前記トランジスタを含む請求項６に記載のメモリセル。
【請求項２７】
隣り合った一組の前記トランジスタにおいて、一方の前記トランジスタのドレイン電極と、他方の前記トランジスタのソース電極とが等電位である請求項２６に記載のメモリセル。
【請求項２８】
請求項１に記載のメモリセルと、前記メモリセルに情報を記録するための情報記録用導体線と、前記情報を読み出すための情報読出用導体線とを含むメモリ。
【請求項２９】
請求項２に記載のメモリセルと、前記メモリセルに情報を記録するための情報記録用導体線と、前記情報を読み出すための情報読出用導体線とを含むメモリ。
【請求項３０】
複数の前記メモリセルを含み、前記複数のメモリセルがマトリクス状に配置されている請求項２９に記載のメモリ。
【請求項３１】
マトリクス状に配置された各々の前記メモリセルにおける前記磁電変換部がトランジスタを含み、
異なる前記メモリセル間において、前記トランジスタのソース電極およびドレイン電極から選ばれる少なくとも１つの電極が等電位である請求項３０に記載のメモリ。
【請求項３２】
請求項３に記載のメモリセルの製造方法であって、
（ｉ）半導体基板の表面に、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を形成する工程と、
（ii）磁性体と前記半導体基板とによって前記磁電変換素子を狭持するように、前記磁性体を形成する工程と、
（iii）前記磁性体の近傍に、前記磁性体の磁化状態を変化させる磁界発生部を形成する工程とを含み、
前記（ii）の工程において、前記磁性体は、前記磁性体から生じる磁束を前記磁電変換素子が検知するように前記磁電変換素子の近傍に形成されることを特徴とするメモリセルの製造方法。
【請求項３３】
前記磁電変換素子がトランジスタである請求項３２に記載のメモリセルの製造方法。
【請求項３４】
前記（ii）の工程において、複数の前記磁性体を形成する請求項３２に記載のメモリセルの製造方法。
【請求項３５】
請求項２８に記載のメモリの記録／読出方法であって、
情報記録用導体線および情報読出用導体線から選ばれる少なくとも１つの導体線に印加する電流を変化させることによって情報の記録／読出を行うことを特徴とするメモリの記録／読出方法。
【請求項３６】
請求項２９に記載のメモリの記録／読出方法であって、
情報記録用導体線および情報読出用導体線から選ばれる少なくとも１つの導体線に印加する電流を変化させることによって情報の記録／読出を行うことを特徴とするメモリの記録／読出方法。
【請求項３７】
前記情報記録用導体線に印加する電流を変化させることによって、第１の磁界発生部で発生する磁界を変化させ、前記変化した磁界によって磁性体の磁化状態を変化させて前記メモリに情報を記録する工程と、
前記情報読出用導体線に印加する電流を変化させることによって、磁電変換部の電気的特性を検出して前記メモリに記録された情報を読み出す工程とを含む請求項３６に記載のメモリの記録／読出方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルとこれを用いたメモリ、および、メモリセルの製造方法に関する。ならびに、メモリの記録／読出方法に関する。
【背景技術】
【０００２】
従来、ランダムアクセスメモリ（ＲＡＭ）として、ＤＲＡＭ、ＳＲＡＭなどに代表される半導体メモリが広く用いられている。半導体メモリは、微細加工技術の進歩による高集積化、量産技術の進歩による低コスト化が進んでおり、様々な製品、デバイスのメモリとして幅広く普及している。しかしながら、ＤＲＡＭなどの半導体メモリは、量産性に優れるものの、繰り返し記録特性や、耐熱性などに課題がある場合がある。例えば、一般的なＤＲＡＭは、１００℃程度以下での使用が前提であり、環境温度がその範囲を超えて高温になった場合、メモリとしての特性が劣化する可能性が生じる。
【０００３】
半導体メモリのなかでも、商標名フラッシュメモリに代表される半導体メモリは、微細加工技術の進歩による高集積化や大容量化、また、量産技術の進歩による低コスト化が進んでおり、様々なデバイスのメモリとして幅広く普及している。フラッシュメモリは、ＮＡＮＤ型とＮＯＲ型とに大別される。しかしながら、フラッシュメモリは、一般に、情報の記録速度および読み出し速度に課題を有している。その他、フラッシュメモリには、情報の記録前に一括消去が必要である、消費電力が大きい、放射線や応力などの外部環境の影響を受けやすいなどの課題が有ることが知られている。
【０００４】
一方、近年、磁気抵抗効果素子（Magneto-Resistive Element：ＭＲ素子）を用いたＲＡＭである磁気メモリ（ＭＲＡＭ）が開発されている。ＭＲＡＭは、繰り返し記録特性に優れており、また、フラッシュメモリなどに比べて読み出し（読出）時間および記録時間がともに高速であるなどの優れた特性を有していることから、次世代のメモリとして盛んに開発が進められている。ＭＲＡＭの一例は、例えば、下記特許文献１などに開示されている。
【特許文献１】特開２００２−５３３９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＭＲＡＭは、ＭＲ素子を構成する薄膜の膜厚によって特性が大きく変化するために、その製造にあたってはｎｍオーダーでの膜厚の制御が要求される。ＭＲ素子は、含まれる非磁性層の種類によって、ＧＭＲ素子（Giant Magneto-Resistive Element：巨大磁気抵抗効果素子）およびＴＭＲ素子（Tunneling Magneto-Resistive Element：トンネル磁気抵抗効果素子）に分類される。例えば、ＴＭＲ素子において、非磁性層として一般的に用いられるＡｌ2Ｏ3層の膜厚は、サブｎｍ〜数ｎｍ程度の範囲である。製造工程におけるサブｎｍオーダーでの膜厚のばらつき制御は難しい。このため、例えば、シリコン（Ｓｉ）ウェハーなどの基板上に複数のＭＲ素子を形成する場合、素子間の特性を一定の範囲におさめることが難しく、量産性や、微細化による高集積化に課題がある。
【０００６】
その他、現在用いられている、あるいは、開発が進められているＲＡＭには、強誘電体材料が有する誘電体分極現象を利用した強誘電体メモリがある。しかしながら、強誘電体メモリには、製造時において微量の水素などにより汚染され、特性が劣化するという課題や、微細加工に適していない、使用可能な温度範囲が制限される、応力などの影響を受けやすいなどといった課題がある。また、材料の相転移現象を利用した相変化型メモリなども開発が進められているが、アモルファス−結晶間の相転移現象を利用しているため、高温環境下における不揮発特性に劣るといった課題や、相変化時の体積変化に伴う応力、歪の抑制が困難であるといった課題がある。
【０００７】
本発明は、これら従来のメモリとは全く構成が異なり、かつ、様々な特性に優れるメモリセルとその製造方法とを提供することを目的とする。また、上記メモリセルを用いることによって、様々な特性に優れるメモリを提供することを目的とする。また、上記メモリの記録／読出方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のメモリセルは、情報を保持するメモリ媒体と、前記メモリ媒体に情報を記録する制御部と、前記メモリ媒体から情報を読み出す検出素子とを含み、前記検出素子は、前記メモリ媒体から独立している。
【０００９】
本発明のメモリセルでは、前記メモリ媒体が磁性体であり、前記制御部は、前記磁性体に磁界を印加することによって前記磁性体の磁化状態を変化させる第１の磁界発生部を含み、前記検出素子は、前記磁性体の近傍に配置されており、かつ、前記磁性体の前記磁化状態に応じて電気的特性が異なる磁電変換部を含んでいてもよい。
【００１０】
本発明のメモリセルでは、前記磁電変換部が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、前記磁電変換素子は、前記磁性体から生じる磁束を検知するように、前記磁性体の近傍に配置されていてもよい。
【００１１】
次に、本発明のメモリセルの製造方法は、情報を保持するメモリ媒体と、メモリ媒体に情報を記録する制御部と、メモリ媒体から情報を読み出す検出素子とを含み、検出素子はメモリ媒体から独立しており、
メモリ媒体が磁性体であり、制御部は、磁性体に磁界を印加することによって磁性体の磁化状態を変化させる磁界発生部を含み、検出素子は、磁性体の近傍に配置されており、かつ、磁性体の磁化状態に応じて電気的特性が異なる磁電変換部を含み、
磁電変換部が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、磁電変換素子は、磁性体から生じる磁束を検知するように磁性体の近傍に配置されているメモリセルの製造方法であって、
（ｉ）半導体基板の表面に、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を形成する工程と、
（ii）磁性体と前記半導体基板とによって前記磁電変換素子を狭持するように、前記磁性体を形成する工程と、
（iii）前記磁性体の近傍に、前記磁性体の磁化状態を変化させる磁界発生部を形成する工程とを含んでいる。また、前記（ii）の工程において、前記磁性体は、前記磁性体から生じる磁束を前記磁電変換素子が検知するように前記磁電変換素子の近傍に形成される。
【００１２】
次に、本発明のメモリは、上述した本発明のメモリセルと、前記メモリセルに情報を記録するための情報記録用導体線と、前記情報を読み出すための情報読出用導体線とを含んでいる。
【００１３】
次に、本発明のメモリの記録・読出方法は、上述した本発明のメモリの記録／読出方法であって、情報記録用導体線および情報読出用導体線から選ばれる少なくとも１つの導体線に印加する電流を変化させることによって情報の記録／読出を行うことを特徴としている。
【００１４】
より具体的には、例えば、前記情報記録用導体線に印加する電流を変化させることによって第１の磁界発生部で発生する磁界を変化させ、前記第１の磁界発生部で発生する磁界を変化させることによって（前記変化した磁界によって）、本発明のメモリを構成するメモリセル内の磁性体の磁化状態を変化させて前記メモリに情報を記録する工程と、
前記情報読出用導体線に印加する電流を変化させることによって、磁電変換部の電気的特性を検出し、検出した前記電気的特性から前記メモリに記録された情報を読み出す工程とを含んでいてもよい。
【発明の効果】
【００１５】
本発明によれば、従来のメモリとは全く構成が異なりながら、様々な特性に優れるメモリセルとその製造方法とを提供することができる。また、上記メモリセルを用いることによって、様々な特性に優れるメモリを提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下の実施の形態において、同一の部分に同一の符号を付して、重複する説明を省略する場合がある。
【００１７】
最初に、本発明のメモリセルについて説明する。
【００１８】
図１に本発明のメモリセルの一例を示す。図１に示すメモリセル１は、情報を保持するメモリ媒体１０２と、メモリ媒体１０２に情報を記録する制御部１０３と、メモリ媒体１０２から情報を読み出す検出素子１０４とを含んでいる。また、検出素子１０４は、メモリ媒体から独立している。
【００１９】
従来の代表的なメモリである半導体メモリ（例えば、ＤＲＡＭ、ＳＲＡＭなど）では、情報の記録および読み出しを行う回路内に、情報を記録する領域が形成されている。換言すれば、情報を記録する領域が、情報の記録および読み出しを行う回路に組み込まれている。即ち、メモリ媒体と検出素子とが一つの回路内で一体化されているともいえる。例えば、ＤＲＡＭでは、集積回路中に形成されたコンデンサに電荷を蓄えることによって情報が記録され、上記コンデンサから電荷を取り出すことによって情報が読み出される。ＳＲＡＭでは、集積回路中の双安定回路によって情報の記録／読み出しが行われる。また、磁気抵抗効果を利用したメモリであるＭＲＡＭでは、磁気抵抗効果が生じる多層膜構造が、記憶媒体であると同時に読み出し部を兼ねている。
【００２０】
これに対して、本発明のメモリセル１では、メモリ媒体１０２に蓄えられた情報は、メモリ媒体１０２とは独立した検出素子１０４から読み出される。ここで、「独立している」とは、「メモリ媒体１０２と検出素子１０４とが電気的に直接接続されていない（電気的に独立している）」という意味である。このため、例えば、メモリ媒体に電気的な操作を行うことなく、メモリ媒体に記録された情報を読み出すことができる。よって、記録および読み出し特性が安定したメモリセル１とすることができる。
【００２１】
また、メモリ媒体１０２に用いる材料やメモリ媒体１０２の構成を選択したり、検出素子１０４の構成を選択したりすることによって、様々な効果をさらに選択することも可能になる。上記効果の具体例については、明細書中にその都度述べることとする。
【００２２】
メモリ媒体１０２は、メモリ媒体１０２自身に記録された情報に応じて、その物理的特性あるいは化学的特性が異なればよい。例えば、不揮発性の固体メモリであればよい。より具体的には、例えば、コンデンサや相転移材料を含むメモリ媒体１０２であってもよいし、あるいは、後述するような磁性体のメモリ媒体１０２（磁性材料を含むメモリ媒体１０２）であってもよい。例として、メモリ媒体１０２が磁性体である場合、例えば、記録した情報に応じて磁性体の磁化状態（例えば、磁化方向）が異なればよい。この場合、磁気エネルギーの形態で、メモリ媒体１０２から検出素子１０４に情報が伝達される。メモリ媒体１０２から検出素子１０４への情報伝達手段は特に限定されず、上記磁気エネルギーの他に、例えば、熱エネルギーや力学エネルギー（例えば、内部応力）の形態で情報が伝達されてもよい。
【００２３】
検出素子１０４は、例えば、メモリ媒体１０２の物理的あるいは化学的特性に応じて、電気的特性が異なればよい。電気的特性が異なるとは、例えば、電気的な出力が異なればよい。また、具体的な電気的特性は、例えば、電気抵抗、熱起電力、電気伝導度などの特性であればよい。具体的な例としては、後述するように、トランジスタを含み、上記トランジスタがメモリ媒体に記録された情報に応じて電気的特性が異なるトランジスタであればよい。
【００２４】
制御部１０３は、記録する情報に応じて、メモリ媒体１０２の物理的あるいは化学的特性を変化させることができる限り、その構造などは特に限定されない。例えば、メモリ媒体１０２が磁性体である場合、メモリ媒体１０２に磁界を印加する構造を制御部１０３が有していればよい。その他、例えば、熱や圧力をメモリ媒体１０２に印加する構造を制御部１０３が有していてもよい。
【００２５】
本発明のメモリセルの具体例について以下に説明する。
【００２６】
図２に本発明のメモリセルの一例を示す。図２に示すメモリセル１は、磁性体２と、磁性体２に磁界を印加することによって磁性体２の磁化状態を変化させる磁界発生部３と、磁性体２の近傍に配置され、磁性体２の磁化状態に応じて電気的特性が異なる磁電変換部４とを含んでいる。換言すれば、図２に示すメモリセル１では、メモリ媒体１０２が磁性体２である。また、制御部１０３は、磁性体２に磁界を印加することによって磁性体２の磁化状態を変化させる磁界発生部３を含んでいる。検出素子１０４は、磁性体２の近傍に配置されており、かつ、磁性体２の磁化状態に応じて電気的特性が異なる磁電変換部４を含んでいる。
【００２７】
このようなメモリセル１では、磁界発生部３で発生させた磁界５によって、磁性体２の磁化状態（例えば、磁化方向６や磁化の大きさなど）を変化させることができる。例えば、磁界発生部３に電気信号を入力し、入力した電気信号に対応する磁界５を磁性体２に印加することによって、磁性体２の磁化状態を上記電気信号に対応した磁化状態とすることができる。このため、磁性体２の磁化状態の形で情報を記録、保持することができる。また、磁電変換部４によって、磁性体２の磁化状態に応じて異なる電気信号を出力することができる。即ち、図１に示す構成とすることによって、磁性体２をメモリ媒体、磁界発生部３をメモリ媒体に情報を記録する書き込み部、磁電変換部４をメモリ媒体に記録された情報を再生する読み出し部（読出部）とするメモリセル１とすることができる。なお、図２では、説明を分かりやすくするために、ハッチは省略する。以降の図においても同様にハッチを省略する場合がある。
【００２８】
このように図２に示すメモリセル１では、従来の代表的なＲＡＭである半導体メモリとは異なり、メモリ媒体（記憶媒体）である磁性体２の磁化状態の形で情報が保存される。このため、記録、再生を繰り返し行った場合にも特性が安定したメモリセルとすることができる。また、磁性体２の磁化状態が変化する速度は、磁性体２の材料、構成や形状、磁界発生部３の構造および構成などによっては、数十ｎｓｅｃ〜１０ｐｓｅｃ程度のオーダーとすることが可能である。このため、記録速度（書き込み速度）に優れるメモリセルとすることができる。また、情報の記録時にも、磁性体２の磁化状態の一括消去、一括初期化などは必ずしも必要とされない。
【００２９】
本発明のメモリセルがこのような記録速度を実現可能であることは、例えば、フラッシュメモリに対して大きな優位性となる。フラッシュメモリでは、散乱したチャネルホットエレクトロンの一部をフローティングゲートに蓄積することによって情報が記録される。このため、情報の記録には多量のチャネルホットエレクトロンが必要であり、比較的長い記録時間および／または高い電流値（大きい電力）が必要とされる。例えば、ＮＡＮＤ型の一般的なフラッシュメモリの場合、５１２Ｂ（バイト）の情報を記録するためには、約２００μｓｅｃの記録時間が必要である。情報を記録する前の一括消去には、より長い時間が必要（例えば、１６ｋＢの消去には、約数ｍｓｅｃの時間が必要）である。情報の読み出し時にも、例えば、ランダムアクセス時には、約２５μｓｅｃの読み出し時間が必要である。これに対して、本発明のメモリセルでは、上述したような記録速度が実現可能である。なお、本発明のメモリセルにおいても、それほど早い記録速度が必要ではない場合には、磁性体２の材料、構成や形状、磁界発生部３の構造および構成などを制御することによって、上述した記録速度の範囲よりも遅い記録速度としてもよい。メモリセルとして必要な特性に応じて任意に設定すればよい。
【００３０】
また、磁性体２に用いる磁性材料を選択することによって、耐熱性などの耐環境特性に優れるメモリセルや、記録した情報の不揮発性に優れるメモリセル、出力特性に優れるメモリセル、生産性に優れるメモリセルなど、特性を選択したメモリセルとすることができる。例えば、磁性体２の保磁力をある程度大きく設定することによって、情報の不揮発性に優れるメモリセルとすることができる。磁性体２の保磁力よりも大きい磁界が磁性体２に新たに印加されるまで、磁性体２の磁化状態の変化を抑制できるからである。
【００３１】
図２に示すメモリセル１の構成は、ＭＲＡＭの構成とも異なっている。ＭＲＡＭでは、メモリセル１と同様に、磁性体の磁化状態の形で情報が保存される。しかし、ＭＲＡＭでは、非磁性層と、非磁性層を狭持する一対の磁性層を含む多層膜構造が必要であるのに対して（ＭＲＡＭでは、上記一対の磁性層における磁化方向の相対角度の形態で情報が保存される）、本発明のメモリセル１では、このような多層膜構造は必ずしも必要ではない。最も単純な例では、例えば、磁性体２が単一の磁性材料からなる一層構造の磁性体であってもよい。また、ＭＲＡＭのように、多層膜構造を形成するためのサブｎｍオーダー〜ｎｍオーダーでの膜厚制御も必ずしも必要ではない。このため、シリコン（Ｓｉ）ウェハーなどの基板上に複数の素子を形成する場合においても、微細化が可能で素子間の特性が安定した、生産性に優れるメモリセル１とすることができる。なお、本明細書において、磁性層とは磁性材料を含む層であり、磁性体は少なくとも一層の磁性層を含んでいるとする。
【００３２】
また、ＭＲＡＭでは、上記多層膜構造が、記憶媒体であると同時に読み出し部を兼ねている。即ち、記憶媒体と読み出し部とは電気的に直接接続されている。これに対して、本発明のメモリセル１では、記憶媒体（磁性体２）と読み出し部（磁電変換部４）とが電気的に分離されている。このため、書き込み特性および読み出し特性が安定したメモリセル１とすることができる。また、ＭＲＡＭでは、磁性体の磁化方向が一般的に磁性体の膜面に平行であるが、後述するように、本発明のメモリセル１では、磁性体の磁化方向は磁性体の主面に対して平行である必要はなく、磁性体の主面に対して角度を有する方向に磁化方向が向いていることが好ましい。
【００３３】
なお、図２に示すメモリセル１の例では、磁界発生部３と磁性体２とが、また、磁性体２と磁電変換部４とが接しているが、各々の部分は必ずしも接している必要はない。例えば、磁性体２、磁界発生部３、磁電変換部４の各々が、絶縁体や、空孔、ガス等の空間などを介して配置されていてもよい。
【００３４】
図２に示すメモリセル１の各部分について説明する。
【００３５】
磁電変換部４は、磁性体２の磁化状態に応じて電気的特性が異なれば、その構造、構成、大きさなどは特に限定されない。例えば、磁電変換部４が、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を含み、磁電変換素子は、磁性体２から生じる磁束を検知するように、磁性体２の近傍に配置されていてもよい。電気的特性の種類は特に限定されず、例えば、検知する磁界の状態に応じて電気抵抗値が異なる磁電変換素子であってもよい。また、検知する磁界の状態に応じて、ホール電圧が異なる磁電変換素子であってもよい。
【００３６】
磁電変換素子が半導体基板の表面に形成することができる素子、例えば、半導体素子である場合、一般的な半導体加工プロセスを用いて本発明のメモリセル１を製造することができる。このため、量産性に優れ、低コストで製造が可能なメモリセル１とすることができる。なお、磁電変換部４が上述したような磁電変換素子を含む場合、磁電変換部４は一つあるいは複数の磁電変換素子を含んでいてもよいし、磁電変換素子の電気的特性の変化を検知するための回路を含んでいてもよい。
【００３７】
磁電変換部４と磁性体２との距離は、磁性体２の磁化状態に応じて磁性体２から生じる磁束が磁電変換部４によって検知できる限り、特に限定されない。磁性体２の磁気的な特性、磁電変換部４の特性などに応じて任意に設定すればよい。例えば、１ｎｍ〜１００μｍの範囲、より好ましくは、４ｎｍ〜５００ｎｍの範囲であればよい。磁電変換部４と磁性体２との距離は、磁性体２への汚染などの問題が無ければ小さいほど好ましい。なお、Ｓｉ系半導体（例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣなど）の微細加工の下限は、現在のところ４ｎｍ程度とされている。
【００３８】
また、磁電変換部４が上述したような磁電変換素子を含む場合、磁電変換素子と磁性体２との距離についても同様に、例えば、１ｎｍ〜１００μｍの範囲、より好ましくは、４ｎｍ〜５００ｎｍの範囲であればよい。
【００３９】
図３に、本発明のメモリセルの別の一例を示す。図３に示すメモリセル１は、磁性体２と、磁性体２に磁界５を印加することによって磁性体２の磁化状態（例えば、磁化方向６や磁化の大きさなど）を変化させる磁界発生部３と、磁性体２の近傍に配置され、磁性体２の磁化状態に応じて電気的特性が異なる磁電変換部４とを含んでいる。ここで、磁電変換部４は、検知する磁界の状態に応じて（即ち、メモリ媒体１０２に記録された情報に応じて）電気抵抗値が異なる磁電変換素子としてトランジスタ８を含んでいる。トランジスタ８は、磁性体２から生じる磁束７を検知するように磁性体２の近傍に配置されている。このようなメモリセル１は、半導体素子であるトランジスタ８をＳｉなどからなる半導体基板９の表面に形成することができるため、一般的な半導体加工プロセスを用いて製造することができる。このため、量産性に優れ、低コストで製造が可能なメモリセル１とすることができる。また、磁性体２の磁性材料を選択することによって、高温あるいは低温下での安定性に優れるメモリセル１とすることも可能である。
【００４０】
磁電変換素子であるトランジスタ８と磁性体２との距離は、磁性体２の磁化状態に応じて磁性体２から生じる磁束７をトランジスタ８が検知できる限り、特に限定されない。磁性体２の磁気的な特性、トランジスタ８の種類などに応じて任意に設定すればよい。例えば、１ｎｍ〜１００μｍの範囲、好ましくは、４ｎｍ〜５００ｎｍの範囲であればよい。より具体的には、トランジスタ８がＭＯＳトランジスタである場合にも、例えば、１ｎｍ〜１００μｍの範囲、好ましくは、４ｎｍ〜５００ｎｍの範囲であればよい。
【００４１】
トランジスタ８の種類は特に限定されず、例えば、電界効果トランジスタ、バイポーラトランジスタ、ダイオードなどを用いればよい。なかでも、電界効果トランジスタとしてＭＯＳトランジスタを用いた場合、微細加工が可能であり、より集積度の高いメモリセルとすることができる。なお、ＭＯＳトランジスタとは、ゲートの構造が、”導電体もしくは固有抵抗値が小さいポリシリコンなどの半導体からなる層”、”絶縁層”および”半導体層（ｐ形、ｎ形などの導電性を有する半導体層、真性半導体層など）”の少なくとも３層からなるトランジスタをいう。
【００４２】
また、トランジスタ８の具体的な構成は特に限定されず、一般的に用いられている構成のトランジスタを用いればよい。例えば、ＭＯＳトランジスタの場合、ｎチャネルＭＯＳトランジスタであってもよいし、ｐチャネルＭＯＳトランジスタであってもよい。接合型電界効果トランジスタの場合、ｎチャネルトランジスタであっても、ｐチャネルトランジスタであってもよい。
【００４３】
半導体基板９は、その表面にトランジスタ８を形成できる限り、特に限定されない。例えば、結晶シリコンからなる半導体基板を用いればよい。IIｂ族元素、IIIｂ族元素、Ｖｂ族元素、VIｂ族元素（新ＩＵＰＡＣ表示によれば、１２族、１３族、１５族、１６族）などの不純物をドープした半導体基板であってもよい。その他、半導体基板としては、例えば、ＧａＮ、ＧａＰ、ＧａＡｓなどのIIIｂ族（同１３族）元素およびＶｂ族（同１５族）元素を含む化合物半導体からなる基板を用いてもよい。また、ＺｎＳ、ＺｎＳｅなどのIIｂ族（同１２族）元素およびVIｂ族（同１６族）元素を含む化合物半導体からなる基板を用いてもよい。また、絶縁層を含むＳＯＩ(Silicon on insulator)基板であってもよい。
【００４４】
なかでも、結晶シリコンからなる半導体基板を用いた場合、一般的な半導体加工プロセスを用いて大口径シリコンウェハーを一括処理することによって、同一ウェハー上に大量のメモリセル１を同時に形成することもできる。このため、より量産性に優れるメモリセル１とすることができる。また、ＳＯＩ基板を用いた場合、セルの微細化に伴って発生する短チャネル効果（後述する）の抑制に適しているため、磁電変換部４の小型化が可能となり、より小型のメモリセル１を得ることができる。なお、半導体基板９の厚さは、特に限定されない。
【００４５】
なお、図３に示す例では、磁性体２とトランジスタ８との間、磁性体２と磁界発生部３との間、磁界発生部３上のそれぞれに、絶縁体１０が配置されている。絶縁体１０を配置することによって、各部分間の電気的な絶縁を保つことができる。絶縁体１０としては、例えば、ＳｉＯ2、ＳｉＮ、ＳｉＦ、ＺｎＳ、ＺｎＳ−ＳｉＯ2、アルミナ（Ａｌ2Ｏ3）、Ｏ−Ｎ−Ｏ（ＳｉＯ2−ＳｉＮx−ＳｉＯ2）など、その他、カルコゲン化物、ＴａＯ2などの酸化物、ＡｌＮなどの窒化物、有機物、樹脂あるいは、複数のこれらの化合物を含む材料などを用いればよい。
【００４６】
絶縁体１０の誘電率は小さい方が好ましい。具体的には、比誘電率が、例えば、１Ｆ／ｍ〜３Ｆ／ｍの範囲であればよい。セルを微細化、高集積化した場合に、記録速度や読み出し速度の低下、および／または、配線損失の増大を抑制できるからである。なお、上述したように、絶縁体１０は必ずしも必要ではなく、必要に応じて配置すればよい。また、絶縁体１０は、空孔などであってもよい。
【００４７】
また、磁電変換素子はトランジスタ８に限定されない。その他の素子であってもよいし、トランジスタとトランジスタ以外の素子との組み合わせであってもよい。
【００４８】
図４に、本発明のメモリセルのまた別の一例を示す。図４に示すメモリセル１は磁電変換素子としてトランジスタを用いている。図４は、図３に示すメモリセル１のトランジスタ８をより具体的に示したものであるといえる。図４に示すメモリセル１におけるトランジスタ８はｎチャネルＭＯＳトランジスタであり、ソース電極１１、ゲート電極１２、ドレイン電極１３およびゲート絶縁膜２２を含んでいる。
【００４９】
本発明のメモリセル１では、トランジスタ８が、ゲート電極１２とドレイン電極１３とを等電位にしたＭＯＳトランジスタであってもよい。このようなメモリセルでは、ゲート電極およびドレイン電極間で配線を共用できるため、より小型で集積度の高いメモリセルとすることができる。ゲート電極１２とドレイン電極１３とを等電位にする構造は特に限定されず、例えば、図４においてゲート電極１２とドレイン電極１３とが共通であればよい。トランジスタ８としてｐチャネルＭＯＳトランジスタを用いた場合も同様である。
【００５０】
トランジスタ８におけるゲート電極１２は導電体であればよく、例えば、金属や、ポリシリコン、導電性の有機物、樹脂などからなる電極であってもよい。
【００５１】
ゲート絶縁膜２２は、ＳｉＯ2からなる膜の他に、Ａｌ2Ｏ3、窒素添加したハフニウムシリケート（ＨｆＳｉＯＮ）、窒化シリコン（ＳｉＮx）、ＳｉＦ、Ｏ−Ｎ−Ｏ（ＳｉＯ2−ＳｉＮx−ＳｉＯ2）、絶縁性を有する有機物、樹脂などからなる膜であってもよい。ゲート絶縁膜２２の誘電率は大きい方が好ましい。具体的には、比誘電率が、例えば、３．５Ｆ／ｍ程度であればよい。ＭＯＳトランジスタを微細化した場合、ゲート絶縁膜２２の膜厚を小さくする必要がある。このとき、ゲート絶縁膜の誘電率が大きい方が、ゲート絶縁膜の膜厚をより大きく保持することが可能である。このため、ゲート絶縁膜の絶縁破壊やトンネル効果によるリーク電流を抑制することができる。
【００５２】
また、トランジスタ８を微細化した場合、閾値電圧がばらつく現象である、いわゆる短チャネル効果が発生する可能性がある。このような短チャネル効果の抑制によって、トランジスタ８をより微細化、即ち、メモリセル１をより小型化することができる。短チャネル効果を抑制するためには、例えば、トランジスタ８中の１つのチャネルに対して複数のゲートを配置したり、チャネル全体をゲートで被ったり、あるいは、チャネルの一面だけではなく複数の面を被うようにしたりすればよい。このようなＭＯＳトランジスタの具体的な例としては、デュアルゲートトランジスタ（例えば、ＦｉｎＦＥＰなど）やトライゲートトランジスタなどがある。
【００５３】
ここで、磁電変換素子としてトランジスタを用いた場合、磁性体２から生じる磁束７によってトランジスタの電気抵抗値が異なる原理について説明する。図５Ａ〜図５Ｃは、図４に示すトランジスタ８を、磁性体２の側から見た模式図である。ノーマリーオフのトランジスタの場合、トランジスタ８のゲート電極１２に所定の値以上の電圧を加えれば、ゲート電極１２近傍のｐ−層（一般に、バルク、あるいは、ウェルと呼ばれる）にチャネル１４が形成される。チャネル１４が形成されることによって、ドレイン電極１３側からソース電極１１側へ電流１５が流れることになる。ここで、磁性体２から生じる磁束がトランジスタ８に加わっていない場合、図５Ａに示すように、電流１５はチャネル１４を介してほぼまっすぐにソース電極１１へと流れる。これに対し、上記磁束がトランジスタ８に加わると、図５Ｂに示すように、磁束と電流とが相互作用し（電流に対してローレンツ力が働く）、電流が流れる方向が変化する。この変化の度合いは、トランジスタ８に加わる磁束の状態によって異なる。例えば、磁束の大きさが図５Ｂに示す場合よりも大きくなれば、図５Ｃに示すように、電流が流れる方向の変化の度合いも大きくなる。このとき、図５Ａ〜図５Ｃに示すように、電流が流れる方向が変化する度合いが大きいほど、電流の程路長が大きくなる。即ち、トランジスタ８に加わる磁束の状態に応じて電流の程路長に差が生じることによって、トランジスタ８の電気抵抗値が変化するといえる。なお、図５Ａ〜図５Ｃに示す例では、電流の流れる方向がチャネル１４において変化する現象を模式的に示したが、本発明のメモリセル１において、電流の流れる方向が変化するトランジスタ内の部位は、チャネル１４に限定されない。磁性体２から生じる磁束が加えられる部位である限り、電流の流れる方向を変化させることができる。なお、ノーマリーオンのトランジスタである場合は、トランジスタ８のゲート電極１２に印加する電圧を所定の値以下にすることによって、同様の効果を得ることができる。
【００５４】
トランジスタ８の電気抵抗値の変化の度合いは、例えば、磁性体２の磁化状態（磁化方向６や磁化の大きさなど）、磁性体２とトランジスタ８との間の距離、磁性体２およびトランジスタ８の大きさ、磁性体２とトランジスタ８との間に成立している位置関係などを調節することによって制御することができる。図５Ａ〜図５Ｃの説明から分かるように、磁性体２とトランジスタ８との位置関係は、磁性体２とトランジスタ８のチャネル１４とが相互作用を有する位置に配置されていれば特に限定されない。このとき相互作用とは、トランジスタ８の電気的特性（例えば、電気的な出力、より具体的には、例えば、電気抵抗値）を変化させることができる作用のことである。具体的には、トランジスタ８がＭＯＳトランジスタである場合、例えば、図４に示すように磁性体２がゲート電極１２の近傍に配置されていればよい。このとき、ゲート電極１２の全面に（チャネル１４全体に）磁性体２から生じる磁束が加わるように磁性体２を配置することが好ましい。
【００５５】
本発明のメモリセル１では、磁電変換素子が複数のチャネルを有するトランジスタであってもよいし、磁電変換素子が複数のトランジスタを含んでいてもよい。これらの具体的な例については後述する。
【００５６】
次に、磁界発生部について説明する。
【００５７】
図２に示すメモリセル１において、磁界発生部３は、磁性体２に磁界５を印加することによって磁性体２の磁化状態（例えば、磁化方向６や磁化の大きさなど）を変化させることができる限り、その構造、構成などは特に限定されない。磁性体２の磁性的な特性、磁性体２のサイズ、磁性体２との距離などに応じて任意に設定すればよい。
【００５８】
本発明のメモリセルのさらにまた別の一例について図６に示す。図６に示すメモリセル１は、磁界発生部３が磁界を誘起する配線１６を含んでいる。また、配線１６は、磁電変換部４であるｎチャネルＭＯＳトランジスタ８と配線１６とによって磁性体２を狭持するように配置されている。このようなメモリセルでは、配線１６に電流を流すことによって磁界を発生させ、磁性体２の磁化状態を変化させることができる。例えば、配線１６に流す電流の方向を反転させれば、磁性体２の磁化方向を容易に反転させることができる。配線１６に流す電流は、回路の構成によっては、数十ｎｓ〜１０ｐｓｅｃのオーダーで変化させることができる（即ち、磁性体２の磁化状態を同等の速度で変化させることができる）ため、書き込み速度に優れるメモリセル１とすることができる。
【００５９】
配線１６に用いる材料は、導電性材料である限り、特に限定されない。例えば、固有抵抗値が小さい金属材料や、合金、金属化合物などを用いればよい。より具体的には、例えば、ＡｌやＣｕ、その他、Ｗ、Ｔｉ、Ｍｎ、ＴｉＷ、Ａｇ、Ａｕ、ＡｌＴｉ、Ｐｔ、シリサイド（ＳｉＰｔなどのシリコンと金属との化合物の総称）などを含む材料や、これらの材料から選ばれる少なくとも１種を含む合金材料などを用いればよい。配線１６の太さ、形状なども特に限定されない。メモリセル１として必要な特性に応じて、任意に設定すればよい。配線１６の太さは、例えば、断面積にして１０ｎｍ2〜１ｍｍ2の範囲である。１０ｎｍ2以下では、磁性体２の磁化状態を変化させるための電流を印加した場合に、発熱し、エレクトロマイグレーションなどによる断線や、他の配線との電気的な短絡が生じる可能性がある。なかでもメモリセルの小型化の観点からは、２０ｎｍ2〜１μｍ2の範囲が好ましい。
【００６０】
配線１６の形状は、例えば、その断面が矩形状、円状、楕円状、台形状などであればよい。より具体的には、その断面が略矩形状である場合、例えば、その長辺が１０ｎｍ〜１００μｍの範囲、短辺が１ｎｍ〜５０μｍの範囲であり、４ｎｍ以上が好ましい。長辺が１０ｎｍ未満である場合、配線抵抗が増大する可能性がある。また、短辺を４ｎｍ未満とする微細加工は非常にコストが高くなる可能性がある。例えば、Ｓｉ半導体における微細加工の限界値は、現在、４ｎｍ程度である。この場合、配線１６の長辺および短辺のどちらが磁性体２に面していてもよい。
【００６１】
配線１６と磁性体２との距離は、磁性体２の磁化状態を変化させることができる限り、特に限定されない。メモリセル１として必要な特性に応じて、任意に設定すればよく、例えば、１００μｍ以下の範囲であり、好ましくは、０．１μｍ以下の範囲である。配線１６と磁性体２とが接していてもよく、この場合、配線１６において発生した磁界をより効率よく磁性体２に印加することができる。このため、書き込み速度がより高速なメモリセル１とすることができる。なお、上述したが、配線１６と磁性体２とが直接接することによって、電気的な短絡などの問題が発生する場合には、配線１６と磁性体２との間に絶縁体などの別の材料を配置してもよい。また、配線１６と磁性体２との間に、有機材料や気泡、空間などを配置することによって絶縁を保ってもよい。このとき、気泡を真空にする、あるいは、気泡に空気や不活性ガスを封入すれば、より両者の間の絶縁性を向上させることができる。
【００６２】
配線１６の磁性体２に対する位置は、磁性体２に磁界５を印加でき、かつ、磁性体２から生じる磁束７が磁電変換部４に到達するのを妨げない限り、特に限定されない。図６に示すように、配線１６と磁電変換部４とによって磁性体２を狭持する位置に配置されていてもよいし、磁性体２の側方に配置されていてもよい。
【００６３】
本発明のメモリセルのさらにまた別の一例を図７に示す。図７に示すメモリセル１では、配線１６は磁性体２の周囲にコイル状に捲回して配置されている。このようなメモリセルでは、より効率よく磁性体２に磁界を印加することができる。このため、より記録特性（書き込み特性）に優れるメモリセルとすることができる。
【００６４】
配線１６をコイル状に捲回する形状は、磁性体２に磁界を印加できる限り、特に限定されない。例えば、図８Ａおよび図８Ｂに示すように、磁性体２を捲回してもよい。なお、図８Ａおよび図８Ｂは、図７に示すメモリセル１を上方（図７に示す矢印Ａの方向）から見た図であり、図８Ａおよび図８Ｂでは、磁性体２と配線１６以外の部分は省略している。
【００６５】
また、図７に示す配線１６は、薄膜を加工して形成した配線であってもよい。例えば、配線１６を構成する材料からなる薄膜を形成し、エッチングなどによりコイルの形状を形成すれば、薄膜を加工して形成したコイル状の配線１６を得ることができる。このようなコイル状の配線１６は、集積が容易で、また、形状の自由度が高いため、より効率よく磁性体２に磁界を印加することができる。このため、より書き込み特性に優れるメモリセルとすることができる。なお、この場合、薄膜の厚さは、例えば、１ｎｍ〜１００μｍの範囲である。コイルが略矩形状である場合、形成した薄膜の厚さを、コイルの断面の一辺の長さとすることができる。なお、以降の図において、コイル状に捲回された配線１６を配線１７として示す。
【００６６】
次に、磁性体について説明する。
【００６７】
図２に示すメモリセル１において、磁性体２は、少なくとも１層の磁性層を含んでいればよい。ここで、磁性層とは、磁性材料を含む層である。磁性体２に含まれる磁性層の厚さ、磁性層の数などは、磁性体２として必要な特性に応じて任意に設定すればよい。例えば、単一の磁性材料からなる一層構造の磁性体であってもよいし（この場合は、磁性層＝磁性体である）、組成の異なる磁性層を複数積層して磁性体としてもよい。組成の異なる磁性層を複数含む磁性体とすることによって、より詳細に特性を制御したメモリセル１とすることができる。また、必要に応じて、磁性体２が、磁性層以外の層や磁性材料以外の材料（例えば、非磁性層、非磁性材料や常磁性層、常磁性材料、絶縁体など）を含んでいてもよい。
【００６８】
磁性体２の形状は、特に限定されない。また、１つのメモリセル１に含まれる磁性体２の数も特に限定されない。後述するが、メモリセル１の多値化の程度や、トランジスタ８の形状などに応じて、任意に設定すればよい。
【００６９】
磁電変換部４に面している面に対して垂直な方向における磁性体２の厚さは、特に限定されない。例えば、１ｎｍ〜１００μｍの範囲であればよく、微細加工の観点からは、１０ｎｍ〜２０μｍの範囲が好ましい。磁性体２の磁電変換部４に面している面の面積は、特に限定されない。例えば、１０μｍ2以下であればよく、２０ｎｍ2〜２μｍ2の範囲が好ましい。なお、Ｓｉ系半導体材料の微細加工の限界値は、数ｎｍ×数ｎｍ程度といわれている。このような微細加工を行った場合に、磁性体が発生する磁束が安定して、かつ、効率よく磁電変換部に作用するためには、磁性体の厚さが上述の範囲にあることが好ましい。また、上記面積が小さいほど、より小型のメモリセル１とすることができる。メモリセル１が小型であるほど、より高密度で集積度が大きいのメモリを形成することができる。
【００７０】
磁性体２に用いる磁性材料は、特に限定されない。例えば、フェリ磁性を有する磁性材料（フェリ磁性材料）あるいは強磁性を有する磁性材料（強磁性材料）を用いればよい。これらの磁性材料を用いた場合、磁界発生部３による磁性体２の磁化状態の変化をより容易に行うことができ、より書き込み特性に優れるメモリセル１とすることができる。なかでも、フェリ磁性材料を用いた場合、磁性体２の磁電変換部４に面する面に対して垂直な方向に磁気異方性を付与できるため、磁性体２から生じ、磁電変換部４へ作用する磁束７をより大きくすることができる。このため、より特性に優れるメモリセル１とすることができる。また、磁性体２に適度な保磁力を有する磁性材料（例えば、保磁力が、８０Ａ／ｍ〜３０００Ａ／ｍ程度の範囲の材料）を用いることによって、磁界発生部３による作用が無くなった後でも、不揮発的に磁化状態を保つことができる。このため、不揮発性により優れるメモリセル１とすることができる。
【００７１】
フェリ磁性材料は、特に限定されず、例えば、希土類−遷移金属系磁性材料やフェライトなどを用いればよい。また、強磁性材料は、特に限定されず、遷移金属を含む酸化物からなる磁性材料などを用いればよい。
【００７２】
より具体的には、例えば、ＧｄＦｅＣｏ、ＧｄＦｅＣｏＡｌ、ＧｄＦｅＣｏＣｒ、ＴｂＤｙＦｅＣｏＡｌ、ＴｂＤｙＦｅＣｒ、ＴｂＦｅＣｏＡｌ、ＴｂＨｏＦｅＣｏＡｌ、ＴｂＦｅＣｏ、ＴｂＨｏＦｅＣｏ、ＴｂＦｅＣｏＣｒ、ＴｂＨｏＦｅＣｏＣｒ、ＧｄＦｅ、ＴｂＦｅ、ＴｂＨｏＦｅ、ＴｂＣｏ、ＧｄＣｏ、ＧｄＴｂＦｅ、ＧｄＴｂＦｅＣｏ、ＧｄＴｂＨｏＦｅＣｏ、ＤｙＦｅＣｏ、ＧｄＦｅＣｏＳｉ、ＴｂＦｅＣｏＳｉなどの希土類−遷移金属系磁性材料（例えば、非晶質の形態）、あるいは、ＭｎＢｉ、ＭｎＣｕＢｉ、ＭｎＢｉＡｌ、ＰｔＭｎＳｎなどのＭｎ系磁性材料（例えば、多結晶の形態）、あるいは、ガーネット、ＰｔＣｏ、ＰｄＣｏなどの白金族−遷移金属系磁性材料（例えば、合金の形態）、あるいは、Ｐｔ／Ｃｏ、Ｐｄ／Ｃｏなどの金、白金族−遷移金属系磁性材料（例えば、周期構造合金の形態）、あるいはＦｅフェライト、αＦｅ、Ｃｏフェライト、ＮｉＺｎフェライト、Ｃｏフェライト酸化物などのフェライトなどを用いればよい。これらの材料を単独で用いて磁性体２を形成してもよいし、それぞれの磁性材料からなる磁性層を複数積層して磁性体２を形成してもよい。なお、上述の磁性材料の組成比は特に限定されない。また、磁性体２の耐食性を改善するなどのために、上述の磁性材料とは別に、Ｃｒ、Ａｌ、Ｔｉ、Ｐｔ、Ｎｂなどの元素が磁性体２に添加されていてもよい。
【００７３】
本発明のメモリセル１では、磁性体２が、保磁力の異なる複数の成分を含む多元系の磁性材料（例えば、希土類−フェライト磁性材料など）を含んでいてもよい。より具体的には、例えば、ＳｍＣｏ、ＮｄＦｅＢ、ＳｍＦｅＮなどを含んでいてもよい。このような磁性体２を用いた場合、磁電変換部４にオフセット磁界をさらに印加することができる。このため、磁性体２の磁化状態に応じた磁電変換部４の電気的特性の変化をより大きくすることができ、より読み出し特性に優れるメモリセル１とすることができる。なお、オフセット磁界およびその効果については、後述する。
【００７４】
本発明のメモリセル１では、磁性体２の飽和磁化の値が極大となる温度が８０℃〜３００℃の範囲であってもよい。このような磁性体２を用いた場合、８０℃以上の高温においても特性の劣化が少ない、耐熱性に優れるメモリセル１とすることができる。このような磁性体２は、例えば、ＴｂＦｅＣｏ、ＤｙＦｅＣｏ、ＴｂＧｄＦｅＣｏなどの磁性材料を含む磁性体である。
【００７５】
一般に、磁性材料の飽和磁化（Ｍs）の値は温度によって変化し、なかでもフェリ磁性材料の場合、固有の温度領域で極大となる。図９に、温度Ｔ（℃）に対する磁性材料の飽和磁化（Ｍs）の値の変化の一例を示す。図９に示す例では、およそ１８０℃において飽和磁化の値が極大となっている。磁電変換部４に面する面に対して垂直な方向に磁化を有する磁性体２では、磁性体２に含まれる磁性材料の飽和磁化の値が大きいほど、磁性体２から生じ、磁電変換部４に作用する磁束７が大きいと考えられる。このため、図９に示す磁性材料を含む磁性体２では、約１８０℃近傍において、上記磁束７が最も大きくなると考えられる。即ち、図９に示す磁性材料を含む磁性体とすることによって、１８０℃程度以上の高温においても特性の劣化が少ないメモリセル１とすることができる。このように、磁性体２に含まれる磁性材料を選択することによって、温度に対する磁性体の飽和磁化の値を制御し、様々な温度特性を有するメモリセル１とすることができる。例えば、磁性体の飽和磁化の値が極大となる温度が、０℃以下であってもよい。このような磁性体を用いた場合、０℃以下の低温においても特性の劣化が少ない、耐環境特性に優れるメモリセル１とすることができる。
【００７６】
図１０〜図１２に、温度に対する磁性材料の飽和磁化（Ｍs）の値の変化の別の例を示す。
【００７７】
図１０に示す例では、約０℃において飽和磁化の値が極大となる。図１１に示す例では、約−５０℃において飽和磁化の値が極大となる。また、図１２は、約１２０℃において飽和磁化の値が極大となる磁性材料例（ａ）と、約２５０℃程度まで飽和磁化の値がほぼ一定であり、キュリー温度が５００℃以上の磁性材料例（ｂ）とを示している。上述したように、図１０に示す磁性材料例では、約０℃において磁性体２から生じ、磁電変換部４に作用する磁束が最も大きくなると考えられる。このため、図１０に示す磁性材料を含む磁性体２とすることによって、約０℃付近において磁電変換部４の検出感度が最も優れ、特性の劣化が少ないメモリセル１とすることができる。同様に、図１１に示す磁性材料を含む磁性体２とすることによって、約−４０℃程度以下での低温での特性に優れるメモリセル１とすることができる。図１２に示す磁性材料を含む磁性体２とすることによって、１００℃程度以上の高温での特性に優れるメモリセルとすることができる。
【００７８】
図１０および図１１に示すような飽和磁化の変化を示す磁性材料は、例えば、遷移金属リッチな組成のＴｂＦｅＣｏ、ＴｂＤｙＦｅＣｏなどである。また、図１２に示すような飽和磁化の変化を示す磁性材料は、例えば、希土類元素がリッチである組成を含むＴｂＦｅＣｏ、ＧｄＴｂＦｅＣｏなどである。また、本発明のメモリセル１では、これら飽和磁化が極大となる温度が異なる磁性材料を複数組み合わせた磁性体２であってもよい。異なる磁性材料を組み合わせる比率は、磁性体２として必要な特性に応じて任意に設定すればよい。
【００７９】
本発明のメモリセル１では、磁性体２のキュリー温度が１００℃以上であってもよく、好ましくは３００℃以上であってもよい。このような磁性体２を用いた場合、８０℃以上の高温の環境で使用した場合も特性に優れるメモリセルとすることができる。具体的には、例えば、ＴｂＦｅＣｏ、ＧｄＴｂＦｅＣｏなどの磁性材料を含む磁性体２とすればよい。
【００８０】
本発明のメモリセル１では、磁性体２に含まれる磁性材料の種類を選択し、磁性体２のキュリー温度以上の高温を付加することによって、記録した情報を消去できるメモリセル１とすることもできる。なお、この場合、素子をキュリー温度以下の温度に戻せば、再びメモリセルとして使用することができる。例えば、磁性体２のキュリー温度が１００℃である場合、１００℃程度以上の温度を付加することによって素子が記録した情報を消去することができる。このため、情報の一括消去が容易に行えるメモリセル１とすることができる。
【００８１】
本発明のメモリセル１では、所定の温度領域において温度の上昇に伴って保磁力が小さくなる磁性体２を用いてもよい。図１３に、温度Ｔ（℃）に対する磁性体の保磁力の値の変化の一例を示す。図１３に示す磁性体は、室温付近から温度が上昇するにつれて保磁力が減少する傾向を示している。このとき、磁性体２の飽和磁化Ｍｓは、図９に示すような温度特性を示す。このようなメモリセル１では、磁性体２の温度を上昇させることによって磁性体２の保磁力が減少するため、より小さい磁界によって磁性体２の磁化状態を変化させることができる。即ち、磁性体２の温度を上昇させることによって、情報の記録がより容易なメモリセル１とすることができる。また、磁性体２に情報を記録した後に磁性体２の温度を降下させれば、温度の低下に伴って磁性体２の保磁力が増大するため、外部からの磁界に対して容易に磁化状態が変化しない磁性体２とすることができる。即ち、より安定した不揮発性のメモリセル１とすることができる。これらの理由から、不揮発性および記録特性に優れ、より消費電力を低減させたメモリセル１とすることができる。
【００８２】
このような磁性体２において、温度に対する保磁力の変化の形態は特に限定されない。例えば、図１３に示すように、温度の上昇に伴い保磁力が連続的に減少する磁性体であってもよい。また、温度の上昇に伴い、保磁力が段階的に減少する（保磁力の減少に閾値を有する）磁性体であってもよい。温度の上昇に伴って保磁力が減少する際には、一時的に保磁力が増大してもよい。また、温度の上下に伴う保磁力の増減がヒステリシスを有していてもよい。
【００８３】
温度の上昇に伴う磁性体２の保磁力の減少は、必ずしもすべての温度領域で見られる必要はない。ある特定の温度領域において、温度の上昇に伴って磁性体２の保磁力が減少すればよい。例えば、図１３に示す例では、室温以上の温度領域で磁性体２の保磁力が減少する傾向を示している。このため、室温から例えば１２０℃程度まで磁性体２の温度を上昇させることによって、室温の場合の約１／３程度以下の磁界によって情報を記録することが可能となり、情報の記録がより容易なメモリセル１とすることができる。換言すれば、１２０℃程度以下の温度領域において、より不揮発性に優れるメモリセル１とすることが可能である。例えば、１００℃以上の温度領域において保磁力が減少する傾向を示す磁性体２を用いれば、１００℃程度の温度領域においてより不揮発性に優れるメモリセル１とすることができる。
【００８４】
磁性体２における、温度に対する保磁力の変化の具体的な形態、保磁力の具体的な値などは、メモリセル１として必要な特性に応じて任意に設定すればよい。情報を記録する際には、磁性体２の保磁力が例えば２．４×１０5Ａ／ｍ以下（３ｋＯｅ以下）、好ましくは、４×１０3Ａ／ｍ〜１．５×１０4Ａ／ｍ程度の範囲であればよい。また、情報を不揮発的に保持する際には、磁性体２の保磁力が、例えば、４×１０4Ａ／ｍ以上（５００Ｏｅ以上）、好ましくは、１×１０5Ａ／ｍ〜２×１０6Ａ／ｍ程度の範囲であればよい。情報を記録する際と、情報を保持する際との保磁力の差が、例えば、１×１０4Ａ／ｍ〜１×１０6Ａ／ｍ程度の範囲であれば、不揮発性および記録特性により優れるメモリセル１とすることができる。
【００８５】
磁性体２の温度を上昇させる方法は特に限定されない。例えば、磁性体２に電流を流して昇温させればよい。また、磁界発生部３に含まれる配線１６に電流を流して配線１６を昇温させ、発生した熱を磁性体２に伝えることによって磁性体２の温度を上昇させてもよい。このためには、磁性体２および／または配線１６にある程度電気抵抗値が大きい材料を用いればよい。例えば、Ｆｅ、Ｎｉ、Ｃｒ、Ｐｔ、Ｍｏ、Ｔａ、Ｔｉ、Ｗ、Ｃ、ＳｉＣなど、あるいは、これらを含む化合物を用いればよい。また、磁性体２および配線１６の双方に電流を流してもよい。なかでも、配線１６に電流を流す方法が、磁界発生部３の構造を利用することができるため（例えば、磁性体２に磁界を印加するために配線１６に流す電流を、そのまま配線１６の発熱に用いればよい。）、好ましい。また、熱効率の観点から、配線１６は、磁性体２の周囲を捲回するコイル状の配線１７であることが好ましい。
【００８６】
本発明のメモリセル１では、磁性体２の磁化方向が、磁性体２における磁電変換部４に面している面に対して角度を有していてもよい。また、磁性体２が、磁性体２における磁電変換部４に面している面に対して垂直な方向に磁束の成分を有していてもよい。換言すれば、磁電変換部４が磁電変換素子を含む場合、磁性体２が、磁電変換素子を流れる電流の方向に対して垂直な方向に磁束の成分を有していてもよい。磁電変換素子を流れる電流とは、より具体的には、例えば、図４に示すＭＯＳトランジスタでは、ドレイン電極１３とソース電極１１との間を流れる電流である。また、磁電変換素子を流れる電流の方向に対して垂直な方向とは、例えば、図４に示すＭＯＳトランジスタでは、ドレイン電極１３とソース電極１１とを含む面に対して垂直な方向である。
【００８７】
上述したように、磁電変換部内を流れる電流と磁性体から生じる磁束とが相互作用することによって、磁電変換部の電気的特性が変化する。その相互作用は、電流の流れる方向と磁束の方向とが直交する場合に最も大きくなる。よって、このような磁性体２とすることによって、より磁電変換部の電気的特性の変化が大きい、読み出し特性に優れるメモリセル１とすることができる。
【００８８】
本発明のメモリセル１では、磁性体２が、ＴｉＮ、Ｍｎ、ＴｉＡｌＮ、Ｐｔ、Ｗ、Ｔｉ、ＴｉＷなどの金属膜、合金膜、セラミクス膜で被覆されていてもよい。これらの膜によって、磁性体２を保護し、磁性体２と、磁性体２の周囲に配置されている材料との反応を抑制し、磁性体２の汚染、劣化を抑制することができる。また、同時に、磁性体２の周囲に配置されている、絶縁体や配線、磁電変換素子などの汚染、劣化を抑制することもできる。このため、より特性が安定したメモリセル１とすることができる。なお、上記膜は、磁性体２の表面のすべてを被覆していることが好ましいが、製造時における工数の観点からは、磁性体２の表面における必要な領域のみ被覆していればよい。なお、上記膜は、例えば、一般的にバリアーメタルといわれる膜であってもよい。
【００８９】
本発明のメモリセルのさらにまた別の一例を図１４に示す。図１４に示すメモリセル１は、磁電変換部４にオフセット磁界を印加する磁界発生部（以下、オフセット磁界発生部、という）１８をさらに含んでいる。このようなメモリセルとすることによって、磁電変換部４の電気的な出力の変化をより向上させた、読み出し特性に優れるメモリセル１とすることができる。ここで、オフセット磁界とその効果について説明する。
【００９０】
本発明におけるオフセット磁界とは、磁電変換部４に対して、一定の強さおよび方向で加えられる磁界のことである。例えば、図１４に示す磁束ＢAがこれにあたる。図１４に示す磁電変換部４は磁電変換素子としてｎチャネルＭＯＳトランジスタ８を含んでいる。一般に、トランジスタに磁束を印加した場合、トランジスタの電気抵抗値は２次曲線に従って変化すると考えられる。トランジスタの電気抵抗値の変化の一例を図１５Ａおよび図１５Ｂに示す。
【００９１】
ここで、磁性体２からトランジスタ８に加えられる磁束をＢBから−ＢB'の範囲で変化させると（磁束ＢAの方向を正とし、また、トランジスタを流れる電流に対して垂直な方向に磁束ＢA、ＢBおよびＢB'が加えられるものとする）、オフセット磁界を加えない場合、図１５Ａに示すように、２次曲線の原点付近でトランジスタの抵抗変化率ΔＲが得られることになる（即ち、ΔＲ＝｜ＲB−ＲB'｜／Ｒ0）。これに対して、オフセット磁界である磁束ＢAをトランジスタに加えた場合、図１５Ｂに示すように、２次曲線の原点から磁束ＢAだけずれた点を中心に、トランジスタの抵抗変化率ΔＲが得られる（即ち、ΔＲ＝（（ＲA＋ＲB）−（ＲA−ＲB'））／ＲA）。２次曲線の変化率は、上記原点から離れるほど大きくなる。このため、磁性体２からトランジスタ８に加えられる磁束の変化量が同じ場合でも、トランジスタ８にオフセット磁界を印加する方が、より大きな抵抗変化率を得ることができる。
【００９２】
オフセット磁界ＲAの方向および大きさは、特に限定されない。磁性体２の磁性的な特性、磁電変換部４との距離などに応じて、任意に設定すればよい。例えば、磁性体２における磁電変換部４に面している面に対して垂直な方向に成分を有する磁束であってもよい。即ち、磁電変換部４が磁電変換素子を含む場合、磁電変換素子を流れる電流の方向に対して垂直な方向に成分を有する磁束であってもよい。また、その成分の大きさは、例えば、１０ｍＴ〜１０Ｔ（テスラ）程度の範囲であればよい。
【００９３】
オフセット磁界発生部１８の位置は、磁性体２から生じる磁束７が磁電変換部４に到達するのを妨げず、また、磁界発生部３から磁性体２に印加する磁界を妨げない限り、特に限定されない。例えば、図１４に示すように、オフセット磁界発生部１８と磁電変換部４であるトランジスタ８とによって磁性体２を狭持するように配置されていてもよい。この場合、オフセット磁界をより効率よく磁電変換部４に印加することができ、読み出し特性に優れるメモリセル１とすることができる。また、この場合、オフセット磁界発生部１８の大きさ（例えば、膜厚）を任意に設定することができるため、必要なオフセット磁界を容易に得ることができる。
【００９４】
オフセット磁界発生部１８の構成および構造は、磁電変換部４に一定の強さおよび方向でオフセット磁界を加えられる限り、特に限定されない。例えば、オフセット磁界発生部１８が、磁性体２における磁電変換部４に面している面に対して垂直な方向に磁束の成分を有する強磁性体を含んでいてもよい。即ち、磁電変換部４が磁電変換素子を含む場合、オフセット磁界発生部１８が、磁電変換素子を流れる電流の方向に対して垂直な方向に磁束の成分を有する強磁性体を含んでいてもよい。この場合、オフセット磁界を発生させるために電力が不要であり、より消費電力の少ないメモリセルとすることができる。強磁性体は特に限定されず、例えば、ＮｄＦｅＢ、ＳｍＦｅＮ、ＮｄＦｅＡｌなどを用いればよい。
【００９５】
また、オフセット磁界発生部１８に含まれる強磁性体は、その磁化方向が一方向に着磁されていてもよい。この場合、オフセット磁界がより安定するため、より特性の安定したメモリセル１とすることができる。
【００９６】
本発明のメモリセルの別の一例を図１６に示す。図１６に示すメモリセル１は、軟磁性体からなるステム１９と軟磁性体からなるシールド２０とをさらに含んでいる。ステム１９は、半導体基板９における磁電変換部４および磁性体２に面する面とは反対側に、シールド２０は、オフセット磁界発生部１８における磁電変換部４および磁性体２に面する面とは反対側に配置されている。このようなメモリセル１では、シールド２０とステム１９とを含む閉磁路を形成することができるため外部への漏洩磁束を低減することができる。また、外部からのノイズなどに強く、特性に優れるメモリセル１とすることができる。
【００９７】
ステム１９およびシールド２０を配置する領域の大きさは、特に限定されない。必要に応じて、任意に設定すればよい。例えば、メモリセル１の全体、あるいはトランジスタ８全体を覆うようにステム１９およびシールド２０を配置してもよい。なお、ステム１９およびシールド２０は、必ずペアである必要はなく、どちらか一方のみを配置してもよい。
【００９８】
ステム１９を配置する位置は、メモリセル１としての機能が維持できる限り、特に限定されない。例えば、磁電変換部４における磁性体２に面する面とは反対側に配置されていてもよい。同様に、シールド２０を配置する位置は、メモリセル１としての機能が維持できる限り、特に限定されない。例えば、シールド２０と磁電変換部４とによって磁性体２を狭持するように配置されていてもよい。
【００９９】
ステム１９およびシールド２０の厚さは、特に限定されない。また、磁性体２の近傍とその他の領域との間で厚さを変更してもよい。
【０１００】
ステム１９およびシールド２０に用いられる材料は、特に限定されない。例えば、Ｆｅ、パーマロイなどに代表される、Ｆｅ、ＣｏおよびＮｉから選ばれる少なくとも１種を含む合金、混合材料などを用いればよい。
【０１０１】
なお、図１６に示すメモリセル１では、全体を囲むようにパッケージ２１が配置されている。パッケージ２１を配置することによって、メモリセル全体に耐衝撃性を付与したり、メモリセルの内部への埃などの侵入を抑制したりできる。パッケージ２１に用いる材料は、特に限定されない。例えば、エポキシアクリレート樹脂、ウレタン樹脂、紫外線硬化型樹脂、熱硬化型樹脂、ホットメルト系接着剤などを用いればよい。また、これらを組み合わせて用いてもよい。
【０１０２】
本発明のメモリセルのさらにまた別の一例を図１７に示す。図１７に示すメモリセル１は、複数の磁性体２を含んでいる。磁電変換部４は、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子としてトランジスタ８を含んでいる。トランジスタ８は、複数の磁性体２から生じる磁束を検知するように、複数の磁性体２の近傍に配置されている。磁性体２の観点から表現すれば、複数の磁性体２は、トランジスタ８のドレイン電極１３およびソース電極１１を含む面に対して垂直な方向に積層されている。また、各々の磁性体２の間には絶縁体１０が配置されている。メモリセル１は、磁界発生部として、各々の磁性体２に対応したコイル状の配線１７を含んでいる。このようなメモリセル１では、各々の磁性体２の磁化状態を、各々の磁性体２に対応した配線１７によって個別に制御することができる。また、磁性体１つにつき、少なくとも１ビットの情報を記録することができる。このため、多ビット化、あるいは多値化されたメモリセル１とすることができる。
【０１０３】
図１７に示すメモリセル１において、磁性体２の厚さ（トランジスタ８に面している面に対して垂直な方向の厚さ）は、例えば、１ｎｍ〜１００μｍの範囲である。磁性体２の間の距離は、例えば、１ｎｍ〜１０μｍの範囲である。
【０１０４】
複数の磁性体２の配置形状は、図１７に示す例に限定されない。磁電変換素子であるトランジスタ８と磁性体２から生じる磁束７とが相互作用できる位置に配置されていればよい。
【０１０５】
磁界発生部は、図１７に示すようなコイル状の配線１７に限らず、各々の磁性体２の磁化状態を変化させることができる限り、特に限定されない。例えば、単なる配線であってもよい。また、１つ１つの磁性体２に対応した配線１７を配置するのではなく、磁性体２をいくつかのグループに分別し、それぞれのグループに対応した配線１７を配置してもよい。なお、図１７に示す例では、磁性体２の間に絶縁体１０が配置されているが、必要に応じて別の機能を有する層を配置してもよい。また、その層は一層に限らず、特性が異なる複数の層を配置してもよい。
【０１０６】
図１７に示すメモリセル１は、換言すれば、磁電変換素子がトランジスタ８を含み、トランジスタ８のチャネル１４に対応して、磁性体２が複数配置されているメモリセルである、ともいえる。なお、「磁性体２とチャネル１４とが対応している」とは、磁性体２およびトランジスタ８のチャネル１４が、相互作用を有する位置に配置されていることをいう。このとき、チャネル１４に対応する複数の磁性体２の磁気特性が、チャネル１４からの距離（磁電変換部４、磁電変換素子、あるいは、トランジスタ８からの距離ともいえる）に応じて異なっていてもよい。上述したように、磁性体２（磁性体２から生じる磁束７）とトランジスタ８のチャネル１４とが相互作用することによって、本発明のメモリセル１では磁性体２に記録された情報を読み出すことができる。図１７に示すように複数の磁性体２が配置されている場合、チャネル１４からの距離が遠くなるに従って上記相互作用が弱くなる可能性がある。チャネル１４からの距離に応じて異なる磁気特性を有する磁性体２を配置すれば、より具体的には、例えば、チャネル１４からの距離が大きくなるに従って、生じる磁束７がより大きい磁性体２を順に配置すれば、より特性に優れるメモリセル１とすることができる。
【０１０７】
例えば、図１８Ａに示すように、チャネル１４からの距離に応じて、厚さが異なる（あるいは、体積が異なる）磁性体２ａ〜２ｄを配置してもよい。また、図１８Ｂに示すように、飽和磁化の値が異なる磁性体２ａ〜２ｄを配置してもよい。
【０１０８】
磁気特性の変化の傾向は、特に限定されない。例えば、チャネル１４からの距離が大きくなるに従って厚さが小さくなるように複数の磁性体２を配置してもよいし、図１８Ａに示すように逆でもよい。メモリセル１として必要な特性に応じて任意に設定すればよい。なお、図１８Ａおよび図１８Ｂにおいて、図示していない部材については図１７に示すメモリセル１と同様である。
【０１０９】
本発明のメモリセルのさらにまた別の一例を図１９に示す。図１９に示すメモリセルは、複数の磁性体２を含んでいる。磁電変換部４は、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子としてトランジスタ８を含んでいる。トランジスタ８は、複数の磁性体２から生じる磁束を検知するように、複数の磁性体２の近傍に配置されている。ここで、トランジスタ８は、複数の磁性体２に対応する複数のチャネル１４ａ〜１４ｄと、少なくとも２つのチャネル（チャネル１４ａおよび１４ｂが少なくとも２つのチャネルに相当する。チャネル１４ｃおよび１４ｄについても同様である）の上方に配置され、上記少なくとも２つのチャネルに対応する１つのゲート電極（チャネル１４ａおよび１４ｂに対応するゲート電極１２ａ。同様に、チャネル１４ｃおよび１４ｄに対応するゲート電極１２ｂ）とを含むトランジスタである。また、磁性体２に記録された情報に応じてチャネル１４ａ〜１４ｄの電気的特性（例えば、電気抵抗値）が異なることによって、トランジスタ８の電気的特性が異なっている。トランジスタ８は半導体基板９の表面に形成されている。なお、図１９におけるＳはソース電極、Ｄはドレイン電極であり、以降の図においても同様の表現を行う場合がある。また、チャネル１４ａ〜１４ｄは、ノーマリーオフのトランジスタ８の場合、ゲート電極１４に所定の値以上の電圧を印加することによって形成される領域である。
【０１１０】
従来の代表的なメモリである半導体メモリでは、単位情報（１ビット）ごとに（即ち、チャネルごとに）少なくとも１つゲート電極を設ける必要があり、複数のチャネルでゲート電極を共有することは困難であった。また、ＳＲＡＭでは、理論上、１ビットの情報に対してトランジスタが４〜６個必要である。これらの理由から、従来のメモリでは、さらなる高集積化には制約があった。また、フラッシュメモリでは、セルを微細化すると、フローティングゲートに蓄積される電子の数が減少し、セルの温度特性などの対環境特性が低下するために微細化、さらなる集積化には限界がある。
【０１１１】
これに対して、図１９に示すように、本発明のメモリセル１では、情報が記録される磁性体２と、磁性体２に記録された情報を読み出す磁電変換部４とが独立しているため、複数のチャネル１４の間でゲート電極１２を共用することができる。このため、ゲート電極１２への配線を削減でき、メモリセル１内の配線を簡略化できる。即ち、本発明のメモリセル１を用いることによって、より高集積化されたメモリを形成することが可能である。また、図１９に示す例のように、トランジスタ８が、ゲート電極１２と半導体基板９との間にゲート絶縁膜２２が配置されたＭＯＳトランジスタである場合、その製造過程において、ゲート絶縁膜２２をエッチングなどによって除去する面積を少なくすることができる。ゲート絶縁膜２２をエッチングする際には、多少なりともトランジスタ８がダメージを受ける可能性がある（例えば、エッチングによって形成されたゲート絶縁膜２２の端面が劣化する。ゲート電極１２の端面も劣化の可能性がある）。このため、図１９に示すようなメモリセル１とすることによって、上記ダメージが抑制され、より特性の安定したメモリセル１とすることができる。
【０１１２】
また、図１９に示すメモリセル１では、磁性体１つにつき少なくとも１ビットの情報を記録することができるため、１つのトランジスタで多ビットの情報を検知することができ、多値化されたメモリセルとすることができる。例えば、図１９に示す例では、トランジスタ１つ、ゲート電極２つに対して、例えば、４値のメモリセルとすることができる。
【０１１３】
１つのトランジスタ８中に含まれるチャネル１４の数は特に限定されない。メモリセル１として必要な特性に応じて任意に設定すればよい。また、１つのトランジスタ８中に含まれるゲート電極１２の数も特に限定されない。メモリセル１として必要な特性に応じて任意に設定すればよい。さらに、１つのゲート電極１２に対応するチャネル１４の数も、少なくとも１つのゲート電極１２が少なくとも２つのチャネル１４に対応している限り、特に限定されない。
【０１１４】
図２０に、本発明のメモリセルのさらにまた別の一例を示す。図２０に示すメモリセル１では、トランジスタ８が、自らが含む複数のチャネル１４ａ〜１４ｄの上方に配置された１つのゲート電極１２を有している。その他の構成は、図１９に示すメモリセル１と同様である。
【０１１５】
このようなメモリセルでは、図１９に示す例よりもさらにゲート電極１２の数を削減できる。このため、さらに特性の安定したメモリセル１とすることができ、より高集積化されたメモリを形成することも可能である。図２０に示す例では、トランジスタ１つ、ゲート電極１つに対して、例えば、４値のメモリセルとすることができる。
【０１１６】
図２１に、本発明のメモリセルのさらにまた別の一例を示す。図２１に示すメモリセル１では、ゲート電極１２とドレイン電極とが共通である。このように、ゲート電極１２とドレイン電極とを共通にすることによって、さらに配線を簡略化したメモリセル１とすることができる。なお、ゲート電極１２とドレイン電極とは完全に一体化している必要は必ずしもなく、両者が等電位であればよい。
【０１１７】
図２２に、本発明のメモリセルのさらにまた別の一例を示す。図２２に示すメモリセル１では、ゲート電極１２と半導体基板９との間に配置されている（より具体的には、ゲート電極１２とチャネル１４ａ〜１４ｄとの間に配置されている）ゲート絶縁膜２２の面積が、ゲート電極１２の面積よりも大きい。このように、ゲート絶縁膜２２の面積をゲート電極１２の面積よりも大きくすることによって、製造工程において、ゲート絶縁膜２２をエッチングする面積を小さくすることができる。このため、より特性が安定したメモリセル１とすることができる。
【０１１８】
図２２に示す例では、ゲート絶縁膜２２は、ソース電極およびドレイン電極の双方に接している。より具体的には、ゲート絶縁膜２２は、ソース電極およびドレイン電極が配置されている領域を除いたトランジスタ８のｐ-層、ｎ+層の表面すべてに配置されている。また、ゲート絶縁膜２２は、チャネル１４ａ〜１４ｄ上にも配置されている。
【０１１９】
図２３に、本発明のメモリセルのさらにまた別の一例を示す。図２３に示すメモリセル１は、複数の磁性体２を含んでいる。磁電変換部４は、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子としてトランジスタ８を含んでいる。トランジスタ８は、複数の磁性体２から生じする磁束を検知するように、複数の磁性体２の近傍に配置されている。ここで、トランジスタ８は、複数の磁性体２に対応する複数のチャネル１４ａ〜１４ｄと、上記各チャネル１４ａ〜１４ｄに対応するように各々のチャネル１４ａ〜１４ｄの上方に配置された複数のゲート電極１２ａ〜１２ｄを含んでいる。より具体的には、１つのチャネル１４に対応して、１つのゲート電極１２が配置されている。
【０１２０】
このように、一対のソース電極−ドレイン電極間に複数の独立したゲート電極を有する構成を、ＮＡＮＤ型ともいう。トランジスタ８をＮＡＮＤ型とすることによって、多ビット化されたメモリセル１とすることができる。
【０１２１】
また、図２３に示すメモリセル１では、各ゲート電極１２ａ〜１２ｄに選択的に異なるゲート電圧を印加することによって、各々の磁性体２ａ〜２ｄの価数を変化させたメモリセル１とすることも可能である。即ち、より多ビット化が図られたメモリセル１とすることができ、さらに高集積化されたメモリを形成することができる。各ゲート電極１２ａ〜１２ｄに異なるゲート電圧を印加する際には、全てのゲート電極１２に異なる電圧を印加する必要は必ずしもなく、同じ電圧が印加されるゲート電極１２の組み合わせがあってもよい。メモリセル１として必要な特性に応じて任意に設定することができる。
【０１２２】
図２３に示すメモリセル１においても、図２２に示すメモリセル１と同様に、ゲート絶縁膜２２が、ソース電極およびドレイン電極が配置されている領域を除いたトランジスタ８のｐ-層、ｎ+層の表面すべてに配置されていてもよい。なお、図２３に示すメモリセル１では、磁性体２の層数が１であり、ゲート数が４であるため、最低４ビットの情報を記録することができる。また、磁性体２の磁化状態を単なる反転ではなく多値化すれば、さらに多ビット化を図ることができる。例えば、磁性体２の磁化状態を４種類の状態に設定した場合、４倍の１６ビットの情報を記録する／読み出すことが可能である。
【０１２３】
図１９〜図２３に示すような複数のチャネル１４を有するトランジスタ８においても、磁性体２から生じる磁束７によってトランジスタ８の電気抵抗値が異なる原理は図５Ａ〜図５Ｃで説明した原理と同様である。図２４に示すメモリセル１は、図２０に示すメモリセル１と同様の構成を有している。図２５Ａおよび図２５Ｂは、図２４に示すトランジスタ８を、磁性体２の側から見た模式図である。トランジスタ８のゲート電極１２に所定の値以上の電圧（閾値電圧Ｖth）を加えれば、ゲート電極１２近傍のｐ-領域に４つのチャネル１４ａ〜１４ｄが形成される。図５Ａと同様に、磁性体２ａ〜２ｄから生じる磁束７ａ〜７ｄがチャネル１４ａ〜１４ｄに加わっていない場合、図２５Ａに示すように、電流１５はチャネル１４ａ〜１４ｄを介してほぼまっすぐにソース電極へと流れる。これに対して、磁束７ａ〜７ｄがトランジスタ８に加わると、図２５Ｂに示すように、磁束７と電流１５とが相互作用し、電流が流れる方向が変化する。このため、図２４に示すメモリセル１において、チャネル１４ａ〜１４ｄに対応する磁性体２ａ〜２ｄの磁化状態（例えば、磁化方向６ａ〜６ｄ）が各々異なれば、それに応じてチャネル１４ａ〜１４ｄに加わる磁束７ａ〜７ｄも各々異なり、トランジスタ８の電気抵抗値は様々に変化しうる。
【０１２４】
図２６〜図２８に、本発明のメモリセルのさらにまた別の一例を示す。図２６に示すように、トランジスタ８が複数のチャネル１４を有する場合においても、図７に示すメモリセル１と同様に、磁界発生部３がコイル状の配線１７を含んでいてもよい。また、図２７に示すように、図１６に示すメモリセル１と同様に、磁電変換部４にオフセット磁界である磁束ＢAを印加するオフセット磁界発生部１８や、ステム１９、シールド２０、パッケージ２１などを含んでいてもよい。また、図２８に示すように、図１７に示すメモリセル１と同様に、１つのチャネル１４に対応して磁性体２が複数配置されているメモリセル１としてもよい。この場合、より多値化および多ビット化されたメモリセル１とすることができる。なお、図２６〜図２８は、図２０に示すような、複数のチャネル１４に１つのゲート電極１２が対応するトランジスタ８を含むメモリセル１を用いて示したが、図２３に示すような、複数のチャネル１４に複数のゲート電極１２が対応するトランジスタ８を含むメモリセル１においても同様である。
【０１２５】
本発明のメモリセルでは、磁電変換素子が複数のトランジスタを含んでいてもよい。このようなメモリセルの一例を図２９に示す。
【０１２６】
図２９に示すメモリセル１では、磁電変換部４が磁電変換素子として複数のトランジスタ８ａおよび８ｂを含んでいる。このように、本発明のメモリセル１では、磁電変換素子が複数のトランジスタを含んでいてもよい。より多値化（多ビット化）されたメモリセル１とすることができる。磁電変換部４が複数のトランジスタを含む場合、含まれるトランジスタの数は図２９に示す２つに限定されず、任意に設定することができる。また、磁電変換部４が複数のトランジスタ８を含む場合、各々のトランジスタ８の種類、組み合わせ、配線の構造などは特に限定されない。メモリセル１として必要な特性に応じて任意に設定すればよい。
【０１２７】
図２９に示すメモリセル１では、トランジスタ８ａのゲート電極１２とドレイン電極とが共通である。また、隣り合った一組のトランジスタ８ａおよび８ｂにおいて、一方のトランジスタ８ａのゲート電極１２と、他方のトランジスタ８ｂのソース電極とが共通となっている。このようなメモリセル１とすることによって、上述した効果の他、各電極への配線をより簡略化することができる。このため、より高集積のメモリを形成することができる。なお、ゲート電極１２とソース電極とが共通であるとは、必ずしも両者が一体化されている必要ではなく、等電位となる構造であれば特に限定されない。
【０１２８】
図３０に本発明のメモリセルのさらにまた別の一例を示す。図３０に示すように、本発明のメモリセルは、複数のチャネルと、複数のチャネルに対応する複数のゲート電極とを有するトランジスタ（図２３に示すようなトランジスタ）を複数含むメモリセル１であってもよい。
【０１２９】
図３１に本発明のメモリセルのさらにまた別の一例を示す。図３１に示すように、本発明のメモリセルは、隣り合った一組のトランジスタ８ａおよび８ｂにおいて、一方のトランジスタ８ａのドレイン電極と、他方のトランジスタ８ｂのソース電極との間に絶縁体２３が配置されているメモリセル１であってもよい。絶縁体２３によって、トランジスタ８ａと８ｂとが分離されている。このとき、絶縁体２３を配置する方法は特に限定されない。例えば、絶縁体２３が、シャロートレンチアイソレーションと呼ばれる分離手法によって配置されてもよい。絶縁間隔（図３１に示す例における、絶縁体２３を狭持するＤ−Ｓ間の距離）を小さくでき、メモリセルの小型化に適しているからである。また、ＬＯＣＯＳと呼ばれる方法によって絶縁体２３を配置してもよい。絶縁間隔の観点からはシャロートレンチアイソレーションよりも多少劣るが、製造時のコストを低減することができ、また、より絶縁性に優れている。
【０１３０】
図３２に本発明のメモリセルの制御方法の一例を示す。例として図３１に示すメモリセル１から磁性体２に記録された情報を読み出す方法を示す。図３２に示すメモリセル１は、図３１に示すＮＡＮＤ型メモリセル１を、上方（半導体基板９に対して、磁性体２側から）から見た模式図である。ただし、ソース電極、ドレイン電極およびゲート電極１２ａ〜１２ｈ以外の部材は図示を省略してある。このようなメモリセル１から情報を読み出すためには、例えば、図３２に示すように、ゲート電極１２ａ〜１２ｈを配線ｇ１〜ｇ８によってゲート制御回路２５に接続し、各ソースおよびドレイン電極を配線ｓ１、ｓ２、ｄ１、ｄ２によってソース・ドレイン制御回路２４に接続すればよい。ソース・ドレイン制御回路２４は、インピーダンス検出回路２６に接続されており、ソース・ドレイン間のインピーダンスを検出することができる。このとき、ゲート制御回路２５によって、各ゲート電極に電圧を印加し、ソース・ドレイン制御回路２４によってソース電極−ドレイン電極間に電流を流すことによってソース電極−ドレイン電極間のインピーダンスが検出され、磁性体２に記録された情報を読み出すことができる。なお、具体的な配線の構造は特に限定されない。
【０１３１】
上述の各図面に例示した本発明のメモリセル１では、トランジスタ８のソース電極１１（あるいはＳ）の表面と、ゲート電極１２の表面と、ドレイン電極１３（あるいはＤ）の表面とがほぼ同一の高さにある。このようなメモリセル１は、同一の製造プロセスで形成できる（即ち、例えば、各電極を同一の工程で形成することもできる）ため、製造工程数の削減とコストダウンとが可能になる。なお、ほぼ同一の高さとは、ｎチャネルトランジスタである場合、例えば、各電極の表面と、チャネルおよびｎ+層の表面との距離の差が、１０ｎｍ〜１００μｍ程度の範囲にあることをいう。
【０１３２】
次に、本発明のメモリについて説明する。
【０１３３】
本発明のメモリは、上述した本発明のメモリセル１と、メモリセル１に情報を記録するための情報記録用導体線と、記録した情報を読み出すための情報読出用導体線とを含んでいる。このような構成とし、メモリセル１を選択することによって、上述した様々な効果を有するメモリとすることができる。
【０１３４】
本発明のメモリセルを用いたメモリの一例を図３３に示す。図３３に示すメモリ５１では、メモリセル１は、２本の直交するビット線５２の交点にマトリクス状に配置されている。ビット線５２は情報読出用導体線に相当し、２本の直交するビット線５２に信号電流を流すことによって、メモリセル１から情報を読み出すことができる。情報は、ＯＮ状態となったビット線５２がクロスする位置に配置されたメモリセル（図３３では、メモリセル１ａ）から読み出される。信号のＯＮ、ＯＦＦは、デコーダ５３および５４によって制御することができる。
【０１３５】
また、図示していないが、図３３に示すメモリ５１では、メモリセル１は、２本の直交するワード線の交点にもマトリクス状に配置されている。ワード線は情報記録用導体線に相当し、２本の直交するワード線に信号電流を流すことによって、メモリセル１に情報を書き込むことができる。情報は、ＯＮ状態となったワード線がクロスする位置に配置されたメモリセルに書き込まれる。読み込みの場合と同様に、信号のＯＮ、ＯＦＦはデコーダによって制御することができる。
【０１３６】
図３３に示すメモリ５１では、メモリセル１の電気的な出力を参照するための参照素子５５が少なくとも１つ配置されている。参照素子５５は、メモリセル１の電気的な出力の基準となる素子である。より具体的には、例えば、メモリセル１がトランジスタを含み、その電気抵抗値の変化を検出することによって情報を読み出すメモリセルである場合、例えば、電気抵抗値の基準となるトランジスタを含む素子であればよい。さらに具体的には、メモリ媒体として磁性体を含む素子である場合、参照素子５５として、上記磁性体が消磁状態にあるメモリセルを用いてもよい（即ち、メモリ媒体として磁性体を含む複数のメモリセル１のうち、少なくとも１つのメモリセル１の磁性体を消磁状態とすればよい）。参照素子５５を少なくとも１つ含むことによって、より相対精度に優れ、読み出し時に誤動作確率の少ないメモリ５１とすることができる。参照素子５５は、必要に応じて配置すればよく、配置する数も特に限定されない。
【０１３７】
本発明のメモリでは、メモリセル１の配置方法などは、特に限定されない。例えば、半導体メモリなどの一般的なメモリで用いられているメモリセルの配置方法を適用すればよい。また、各メモリセルへのアドレスの割り振りなどの方法についても同様であり、例えば、一般的なメモリで用いられている方法を適用すればよい。例えば、ビット線とワード線を共用させたり、センス線をさらに配置したりしてもよい。
【０１３８】
図３４Ａおよび図３４Ｂを参照して、本発明のメモリセル１の動作について説明する。図３４Ａには、本発明のメモリセル１における読み込み動作の基本例が、図３４Ｂには、本発明のメモリセル１における書き込み動作（記録動作）の基本例が示されている。図３４Ａに示すように、メモリセル１の読み出し時には、ビット線５２を通してトランジスタのドレイン電極（図３４Ａおよび図３４Ｂに示すＤ）からソース電極（図３４Ａおよび図３４Ｂに示すＳ）へと電流を流し、その際のインピーダンスを検知することによって磁性体２に記録された情報が読み出される。なお、図３４Ａおよび図３４Ｂに示すトランジスタは、ドレイン電極とゲート電極（図３４Ａおよび図３４Ｂに示すＧ）とが電気的に接続されている。また、図３４Ｂに示すように、メモリセル１の書き込み時には、ワード線５６を通して磁界発生部３に電流を流し、発生した磁界５を磁性体２に印加することによって、磁性体２に情報が書き込まれる。なお、本発明のメモリでは、メモリセル１への書き込み方法、読み出し方法は、図３４Ａおよび図３４Ｂに示す例に限定されない。
【０１３９】
図３５を参照して、本発明のメモリセルの動作についてさらに説明する。図３５におけるメモリセルは、図２６に記載のメモリセル１を想定している。
【０１４０】
図３５に示すように、メモリセル１の読み出し時には、ビット線５２を通してトランジスタのドレイン電極（図３５に示すＤ）からソース電極（図３５に示すＳ）へと電流を流し、その際の抵抗をインピーダンス検出回路２６で検知することによって磁性体２ａ〜２ｄに記録された情報が読み出される。ドレイン電極からソース電極への電流は、ゲート電極（図３５に示すＧ）に所定の電圧以上の電圧を印加することによって流すことができる。なお、図３５に示すトランジスタでは、ドレイン電極と、バルクあるいはウェルと呼ばれるｐ-層（図３５に示すＢ）とが電気的に接続されている。
【０１４１】
本発明のメモリでは、マトリクス状に配置された各々のメモリセルがトランジスタを含んでおり、異なるメモリセル間において、トランジスタのソース電極およびドレイン電極から選ばれる少なくとも１つの電極が等電位であってもよい。配線を簡略化できるため、より高集積化されたメモリとすることができる。図３６にこのようなメモリの一例を示す。
【０１４２】
図３６に示すメモリは、図２３に示すメモリセル１がマトリクス状に配置されたメモリ５１である。図２３に示すメモリセル１がＮＡＮＤ型であるため、ＮＡＮＤ型のメモリ５１ということもできる。ただし、図３６では、メモリセル１におけるソース電極、ドレイン電極、ゲート電極（図３６中におけるＧ111〜Ｇ244）以外の部材の図示が省略してある。図３６に示すメモリ５１では、異なるメモリセル１間において、メモリセル１に含まれるトランジスタのソース電極（Ｓ）およびドレイン電極（Ｄ）から選ばれる少なくとも１つの電極が一体化されている。例えば、メモリセル１ａとメモリセル１ｂとは、ソース電極およびドレイン電極がそれぞれ一体化されている。メモリセル１ａとメモリセル１ｃとは、一方のソース電極と他方のドレイン電極とが一体化されている。電極が一体化されるメモリセル１は必ずしも隣り合っている必要はない。また、必ずしも電極と電極とが一体化されている必要はなく、両者が等電位である限り、その構造は特に限定されない。なお、図３６に示すメモリ５１では、１つのメモリセル１にゲート電極Ｇが４つずつ存在する。このため、図３６に示すように各ゲート電極にアドレス（Ｇ111〜Ｇ244）を割り振ることによって、少なくとも３２ビットのメモリとして制御することができる。また、図３６に示すように、各メモリセル１間に絶縁性の素子分離層５６を配置してもよい。
【０１４３】
なお、図３３に示すメモリは、一般的に二次元メモリあるいは二次元メモリアレイと呼ばれる構造を有している。本発明のメモリは、図３３に示す二次元メモリアレイを複数含んでいてもよい。より具体的には、例えば、複数の上記メモリアレイを１つ、あるいは、複数の集積回路としてパッケージング化したメモリであってもよい。また、このように形成した上記集積回路をチップ積層してメモリを形成してもよいし、上記集積回路を薄いパッケージ（thin film package）に収容し、積層してもよい。いわゆるマルチチップモジュールを形成してもよい。また二次元メモリとしては、図３３に示すような、複数のメモリセルがマトリクス状に配置されたメモリに限定されない。マトリクス状の配置以外にも、二次元的にメモリセルが配置された状態であれば、特に限定されない。また、図２９に示すようなメモリセルを本発明のメモリとして用いることもできる。即ち、一般的に一次元メモリあるいは一次元メモリアレイと呼ばれる構造であってもよい。
【０１４４】
次に、本発明のメモリセルの製造方法について説明する。
【０１４５】
本発明のメモリセルの製造方法は、上述した本発明のメモリセルの製造方法であって、
（ｉ）半導体基板の表面に、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子を形成する工程と、
（ii）磁性体と半導体基板とによって磁電変換素子を狭持するように、磁性体を形成する工程と、
（iii）磁性体の近傍に、磁性体の磁化状態を変化させる磁界発生部を形成する工程とを含んでいる。また、上記（ii）の工程において、磁性体は、磁性体から生じる磁束を磁電変換素子が検知するように磁電変換素子の近傍に形成される。このような製造方法とすることによって、特性に優れるメモリセルを得ることができる。
【０１４６】
本発明のメモリセルの製造方法の一例を図３７Ａ〜図３７Ｈに示す。
【０１４７】
まず、図３７Ａに示すように、半導体基板９の表面に、検知する磁界の状態に応じて電気的特性が異なる磁電変換素子であるトランジスタ８を形成する（工程（ｉ））。半導体基板９上にトランジスタ８を形成する方法は、特に限定されず、一般的な方法を用いればよい。
【０１４８】
次に、図３７Ｂに示すように、トランジスタ８上に絶縁体１０と、磁性材料３１とを積層する。磁性材料３１には、メモリセルの磁性体として必要な磁性材料を用いればよい。また、このときの磁性材料３１の厚さを、後に磁性体を形成した際の磁性体の厚さ（磁性体の磁電変換素子に面している面に対して垂直な方向の厚さ）とすることができる。また、絶縁体１０は、磁電変換素子が電気的な短絡を起す可能性などがない場合は、省略してもよい。
【０１４９】
次に、図３７Ｃに示すように、磁性材料３１上にレジスト３２を配置する。レジスト３２は、メモリセルの磁性体として必要な領域に配置すればよい。レジスト３２の種類は特に限定されず、一般的なレジストを用いればよい。また、レジスト３２を配置する方法も特に限定されない。
【０１５０】
次に、図３７Ｄに示すように、レジスト３２が配置されている領域以外の磁性材料を除去し、トランジスタ８上に磁性体２を形成する（工程（ii））。なお、磁性体２は、磁性体２と半導体基板９とによって、磁電変換素子であるトランジスタ８を狭持するように形成される。なお、磁性材料は、イオンエッチング、イオンミリングなどの一般的な方法によって除去すればよい。
【０１５１】
次に、図３７Ｅに示すように、絶縁体１０およびレジスト３２上に配線材料３３を積層する。配線材料３３には、メモリセルの磁界発生部に用いる配線あるいはコイルなどとして必要な導電材料を用いればよい。
【０１５２】
次に、図３７Ｆに示すように、配線材料３３上にレジスト３４を配置する。レジスト３４は、磁界発生部に用いる配線あるいはコイルなどとして必要な領域に配置すればよい。レジスト３４の配置は、レジスト３２と同様の材料、方法を用いればよい。
【０１５３】
次に、図３７Ｇに示すように、レジスト３４が配置されている領域以外の配線材料を除去し、絶縁体１０上に磁界発生部であるコイル状の配線１７を形成する（工程（iii））。このとき、配線材料は、イオンエッチング、イオンミリングなどの一般的な方法によって除去すればよく、磁性体２上に配置されていたレジスト３２および配線材料３３は、リフトオフなどの手法によって除去すればよい。
【０１５４】
最後に、図３７Ｈに示すように、全体を絶縁体１０で覆えば、図７に示すメモリセル１と同様のメモリセル１を得ることができる。
【０１５５】
なお、磁性材料、配線材料などの積層には、一般的な成膜手法を用いればよい。例えば、スパッタリング、真空蒸着などの手法を用いて積層すればよい。
【０１５６】
本発明のメモリセルの製造方法では、各部に用いる材料、各部の位置関係などは、上述した材料、位置関係などに従えばよい。例えば、トランジスタ８が、複数のチャネルの上方に配置された１つのゲート電極を有していてもよい。このような製造方法とすることによって、図２０に示すような特性に優れるメモリセル１を得ることができる。
【０１５７】
本発明のメモリセルの製造方法では、トランジスタにおけるソース電極の表面と、ゲート電極の表面と、ドレイン電極の表面とが同一の高さにあってもよい。
【０１５８】
本発明のメモリセルの製造方法では、上記（ii）の工程において、複数の磁性体を形成してもよい。図１７あるいは図１９などに示すようなメモリセル１を得ることができる。複数の磁性体を形成するためには、例えば、図３７Ｂ〜図３７Ｄに示す工程を、必要な磁性体の数だけ繰り返せばよい。
【０１５９】
本発明のメモリセルの製造方法では、半導体基板が軟磁性体からなるステム上に形成されていてもよい。このような製造方法とすることによって、図１６や図２７に示すような特性に優れるメモリセル１を得ることができる。
【０１６０】
本発明のメモリセルの製造方法では、上記（iii）の工程の後に、
（ａ）強磁性体からなる層を形成する工程をさらに含み、
その強磁性体は、磁性体の磁電変換素子に面している面に対して垂直な方向に磁束の成分を有していてもよい。このような製造方法とすることによって、図１４や図２７に示すような、オフセット磁界発生部を有する、特性に優れるメモリセル１を得ることができる。なお、強磁性体を形成する方法は特に限定されない。例えば、磁性材料の積層方法と同様の手法を用いればよいし、必要に応じて、エッチングなどの処理を行ってもよい。
【０１６１】
本発明のメモリセルの製造方法では、上記（iii）の工程の後に、
（ｂ）軟磁性体からなるシールドを形成する工程をさらに含んでいてもよい。このような製造方法とすることによって、図１６や図２７に示すような特性に優れるメモリセル１を得ることができる。なお、シールドを形成する方法は特に限定されない。例えば、磁性材料の積層方法と同様の手法を用いればよいし、必要に応じて、エッチングなどの処理を行ってもよい。
【０１６２】
本発明のメモリを実際に使用したシステム、装置、デバイスなどの例について説明する。本発明のメモリは、例えば、以下に示すような応用が考えられる。
【０１６３】
図３８は、本発明のメモリを備えるコンピュータシステムの構成の一例を示す模式図である。図３８に示すコンピュータシステム５０１は、記憶装置として本発明のメモリ５１を備えている。
【０１６４】
上述したように、本発明のメモリ５１は、メモリを構成するメモリセルに含まれるメモリ媒体を選択したり、検出素子の構造を選択したりすることなどによって、様々な特性を有するメモリとすることができる。例えば、耐熱性に優れる、耐環境特性に優れる、情報の不揮発性に優れる、読み出し特性に優れる、書き込み特性に優れるなどの特性を選択することができる。このため、本発明のメモリを備えることによって、より信頼性に優れ、性能に優れるコンピュータとすることができる。なお、図３８に示すコンピュータが備える他の装置、デバイス（図示しないものを含む）が本発明のメモリを備えていてもよい。この場合も、同様の効果を得ることができる。
【０１６５】
図３９は、本発明のメモリを備えるシステムやワークステーション（以下、サーバシステムという）の構成の一例を示す模式図である、図３９に示すサーバシステム５０２は、記憶装置として本発明のメモリ５１を備えている。図３８に示す例と同様に、本発明のメモリを備えることによって、より信頼性に優れ、性能に優れるサーバシステムとすることができる。なお、図３９に示すサーバシステムが備える他の装置、デバイス（図示しないものを含む）が本発明のメモリを備えていてもよい。この場合も、同様の効果を得ることができる。
【０１６６】
図４０は、本発明のメモリを備える車載システムの一例を示す模式図である。図４０に示す車載システム５０３では、図示はしていないが、様々な装置、デバイスが本発明のメモリを備えている。例えば、図４０に示すコーデック、ＩＴＳ（Intelligent Transport System）処理器、コントローラ、信号処理器、第１の光ディスク装置、第２の光ディスク装置、車載無線機、移動機構を備えたカメラ、車載レーダ、車載ナビゲーションシステム、上記ナビゲーションシステムにおいて車両の位置測定を行うＧＰＳ（Global Positioning System）などが本発明のメモリを含んでいる。図３８に示す例と同様に、本発明のメモリを備えることによって、車載という高温や振動による使用環境が厳しい条件下でも、より信頼性に優れ、性能に優れる車載システムとすることができる。
【０１６７】
図４１は、本発明のメモリを備えるマルチファンクション型情報処理システム（例えば、複写機、スキャナー、プリンター、ファックスなどの機能を有するシステム）の構成の一例を示す模式図である、図４１に示す情報処理システム５０４は、記憶装置として本発明のメモリ５１を備えている。図３８に示す例と同様に、本発明のメモリを備えることによって、より信頼性に優れ、性能に優れる情報処理システムとすることができる。なお、図４１に示す情報処理システムが備える他の装置、デバイスが本発明のメモリを備えていてもよい。この場合も、同様の効果を得ることができる。図４１に示す情報処理システムは、コンピュータに内蔵されていてもよい。
【０１６８】
図４２は、本発明のメモリを備える投射型、あるいは、反射型、背面投射型などのシネマシステムの別の一例を示す模式図である。図４２に示すシネマシステム５０５では、記憶装置として本発明のメモリ５１を備えている。また、図示はしていないが、その他様々な装置、デバイスが本発明のメモリを備えている。例えば、図４２に示すコーデック、光ディスク装置などが本発明のメモリを備えている。図３８に示す例と同様に、本発明のメモリを備えることによって、高温や振動による使用環境が厳しい条件下でも、より信頼性に優れ、性能に優れるシネマシステムとすることができる。
【０１６９】
図４３は、本発明のメモリを備える携帯端末システムの一例を示す模式図である。図４３に示す携帯端末システム５０６では、記憶装置として本発明のメモリ５１を備えている。図３８に示す例と同様に、本発明のメモリを備えることによって、より信頼性に優れ、性能に優れる形態端末システムとすることができる。なお、図４３に示す携帯端末システムが備える他の装置、デバイスが本発明のメモリを備えていてもよい。この場合も、同様の効果を得ることができる。
【０１７０】
図４４は、本発明のメモリを備えるコンピュータおよび／またはサーバシステムを含むサーバ網の一例を示す模式図である。図４４に示すサーバ網５０７は、サーバ網５０７を構成するコンピュータおよび／またはサーバシステムの記憶装置として本発明のメモリを備えている。図３８、図３９に示す例と同様に、サーバ網に含まれるコンピュータおよび／またはサーバシステムが本発明のメモリを備えることによって、より信頼性に優れ、性能に優れるサーバ網とすることができる。
【０１７１】
図４５は、本発明のメモリを備えるコンピュータおよび／またはサーバシステムを含むサーバ網を含む通信システム、例えば、インターネット網５０８である。通信システムは、例えば、専用回線を用いた通信システムであってもよい。この方がセキュリティ性に優れる。
【産業上の利用可能性】
【０１７２】
本発明のメモリセルは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリなどの従来のメモリセルの代わりに用いることができる。その具体的な用途は特に限定されず、これまでメモリセルが使用されていた用途であれば、特に制限することなく用いることが可能である。
【図面の簡単な説明】
【０１７３】
【図１】本発明のメモリセルの一例を示す模式図である。
【図２】本発明のメモリセルの一例を示す模式図である。
【図３】本発明のメモリセルの別の一例を示す模式図である。
【図４】本発明のメモリセルのまた別の一例を示す模式図である。
【図５】Ａ〜Ｃは、本発明のメモリセルにおける電気的な出力の変化の一例を説明するための模式図である。
【図６】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図７】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図８】Ａ，Ｂは、本発明のメモリセルにおける磁性体と磁界発生部との関係の一例を示す模式図である。
【図９】本発明のメモリセルに含まれる磁性体における温度と飽和磁化の値との関係の一例を示す図である。
【図１０】本発明のメモリセルに含まれる磁性体における温度と飽和磁化の値との関係の別の一例を示す図である。
【図１１】本発明のメモリセルに含まれる磁性体における温度と飽和磁化の値との関係のまた別の一例を示す図である。
【図１２】本発明のメモリセルに含まれる磁性体における温度と飽和磁化の値との関係のさらにまた別の一例を示す図である。
【図１３】本発明のメモリセルに含まれる磁性体における温度と保磁力の値との関係の一例を示す図である。
【図１４】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図１５】Ａ，Ｂは、オフセット磁界を説明するための図である。
【図１６】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図１７】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図１８】Ａ，Ｂは、本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図１９】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図２０】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図２１】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図２２】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図２３】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図２４】本発明のメモリセルにおける電気的な出力の変化の一例を説明するための模式図である。
【図２５】Ａ，Ｂは、本発明のメモリセルにおける電気的な出力の変化の一例を説明するための模式図である。
【図２６】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図２７】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図２８】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図２９】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図３０】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図３１】本発明のメモリセルのさらにまた別の一例を示す模式図である。
【図３２】本発明のメモリセルの制御方法の一例を示す模式図である。
【図３３】本発明のメモリの一例を示す模式図である。
【図３４】Ａ，Ｂは、本発明のメモリにおける基本動作の一例を示す模式図である。
【図３５】本発明のメモリにおける基本動作の別の一例を示す模式図である。
【図３６】本発明のメモリの別の一例を示す模式図である。
【図３７】Ａ〜Ｈは、本発明のメモリセルの製造方法の一例を示す模式工程図である。
【図３８】本発明のメモリの応用の一例を示す模式図である。
【図３９】本発明のメモリの応用の一例を示す模式図である。
【図４０】本発明のメモリの応用の一例を示す模式図である。
【図４１】本発明のメモリの応用の一例を示す模式図である。
【図４２】本発明のメモリの応用の一例を示す模式図である。
【図４３】本発明のメモリの応用の一例を示す模式図である。
【図４４】本発明のメモリの応用の一例を示す模式図である。
【図４５】本発明のメモリの応用の一例を示す模式図である。
【符号の説明】
【０１７４】
１，１ａ〜１ｃ  メモリセル
２，２ａ〜２ｄ  磁性体
３  磁界発生部
４  磁電変換部
５  磁界
６  磁化方向
７，７ａ〜７ｄ  磁束
８，８ａ，８ｂ  トランジスタ
９  半導体基板
１０，２３  絶縁体
１１  ソース電極
１２，１２ａ〜１２ｈ  ゲート電極
１３  ドレイン電極
１４，１４ａ〜１４ｄ  チャネル
１５  電流
１６，１７  配線
１８  オフセット磁界発生部
１９  ステム
２０  シールド
２１  パッケージ
２２  ゲート絶縁膜
２４  ソース・ドレイン制御回路
２５  ゲート制御回路
２６  インピーダンス検出回路
３１  磁性材料
３２，３４  レジスト
３３  配線材料
５１  メモリ
５２  ビット線
５３，５４  デコーダ
５５  参照素子
５６  ワード線
１０２  メモリ媒体
１０３  制御部
１０４  検出素子
５０１  コンピュータシステム
５０２  サーバシステム
５０３  車載システム
５０４  情報処理システム
５０５  シネマシステム
５０６  携帯端末システム
５０７  サーバ網
５０８  インターネット網
【国際調査報告】
2004088754.tif 000048
2004088754.tif 000049
2004088754.tif 000050
2004088754.tif 000051
2004088754.tif 000052
2004088754.tif 000053
2004088754.tif 000054