(57)【特許請求の範囲】
【請求項１】
半導体装置の作製方法であって、
絶縁体上にシリコンを含む半導体材料からなる半導体膜を形成する工程と、
前記半導体膜の上面に金属シリサイド層を形成する工程と、
前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングして、前記半導体装置のチャネル形成領域に対応する位置に凹部を形成するとともに、この凹部の底部に位置する半導体膜の部分を所望の厚さに薄膜化する工程と、
前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する工程と、
前記薄膜化された半導体膜の前記部分の上方に前記絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記金属シリサイド層を貫通し前記金属シリサイド層の下の前記半導体膜に不純物を添加する工程とを有することを特徴とする半導体装置の作製方法。
【請求項２】
前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程が、
前記ゲート電極とチャネル長方向の寸法が概ね等しい開口を有するレジストをマスクとして前記金属シリサイド層を等方性エッチングしてその下の前記半導体膜を露出する工程と、
前記開口を有する前記レジストをマスクとして、露出された前記半導体膜を異方性エッチングする工程とを有することを特徴とする請求項１に記載の半導体装置の作製方法。
【請求項３】
前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程が、
前記金属シリサイド層を覆うレジストを被着する工程と、
ハーフトーンマスクを用いて前記レジストを露光・現像して、前記半導体装置のチャネル形成領域に対応する位置に開口を有し、前記開口に隣接する部分に比較的膜厚の小さい部分を有し、前記比較的膜厚の小さい部分の外側に隣接して比較的膜厚の大きい部分を有するようにパターニングされたレジストを形成する工程と、
前記パターニングされたレジストを用いて前記金属シリサイド層及び前記半導体膜をエッチングする工程とを有することを特徴とする請求項１に記載の半導体装置の作製方法。
【請求項４】
前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程の後に、
前記パターニングされた金属シリサイド層及び半導体膜の表面を被覆するサイドウォール膜を成膜する工程と、
前記サイドウォール膜をエッチングして、前記凹部の側面に沿った前記サイドウォール膜の部分がサイドウォールとして残るようにするとともに、前記薄膜化された半導体膜の前記部分を露出する工程とを有し、
前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する前記工程は、前記サイドウォール膜のエッチング工程の後になされることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の作製方法。
【請求項５】
前記サイドウォール膜を成膜する工程は、
酸化窒化シリコンと窒化酸化シリコンの一方からなる第１のサイドウォール膜を成膜する工程と、
前記第１のサイドウォール膜上に、前記酸化窒化シリコンと窒化酸化シリコンの他方からなる第２のサイドウォール膜を成膜する工程とを有し、
前記サイドウォール膜のエッチング工程は、
前記凹部の側面に沿った前記第２のサイドウォール膜の部分が残るように前記第２のサイドウォール膜をエッチングして、前記残った第２のサイドウォール膜の部分をサイドウォールとする工程と、
前記残った第２のサイドウォール膜で覆われていない前記第１のサイドウォール膜をエッチングにより除去して前記薄膜化された半導体膜の前記部分を露出する工程とを有することを特徴とする請求項４に記載の半導体装置の作製方法。
【請求項６】
前記窒化酸化シリコンの代わりに窒化シリコンを用いることを特徴とする請求項５に記載の半導体装置の作製方法。
【請求項７】
半導体装置であって、
絶縁体上に形成され、前記半導体装置のチャネル形成領域に対応する部分に凹部が設けられ、前記凹部の底部に位置する部分が不純物が添加されていない不純物無添加層からなる半導体膜と、
前記凹部の底部に位置する前記不純物無添加層を覆う絶縁膜と、
前記凹部の底部に位置する前記不純物無添加層の上方に前記絶縁膜を介して設けられたゲート電極と、
前記凹部に隣接して前記凹部の側壁をなす前記半導体膜の部分の上面に設けられた一対の金属シリサイド層と、
前記一対の金属シリサイド層の下に前記金属シリサイド層に接して設けられ前記半導体装置のソース領域及びドレイン領域として機能する一対の不純物添加層とを有し、
前記ソース領域と前記ドレイン領域の間の距離より、前記ソース領域上の前記シリサイド層と前記ドレイン領域上の前記シリサイド層の間の距離の方が大きいことを特徴とする半導体装置。
【請求項８】
前記凹部の底部に位置する前記不純物無添加層の厚さが前記ソース領域及びドレイン領域として機能する一対の不純物添加層の厚さより小さいことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体膜の前記凹部の側面に沿ったサイドウォールを更に有することを特徴とする請求項７または請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法に関する。特に、ソース領域及びドレイン領域に金属シリサイド層を有する半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴとも言う）等の半導体装置の高集積化・微細化に伴い、シリコンを含有する半導体膜に形成された不純物添加領域（例えばトランジスタのソース領域又はドレイン領域）に対するコンタクト抵抗の低抵抗化、及びこれら不純物添加領域の低抵抗化が要求されている。これらの低抵抗化には、半導体膜の表面に、チタンシリサイド層、コバルトシリサイド層、又はニッケルシリサイド層等の金属シリサイド層を形成することが有効である。不純物添加領域の抵抗及びそれに対するコンタクト抵抗を低減することにより、トランジスタの発熱及び消費電力を低減することができる。
【０００３】
このような金属シリサイド層は、トランジスタ上に金属膜を形成して金属膜がシリコンを含有する半導体膜に形成された不純物添加領域に接するようにした後、金属膜及び半導体膜の加熱処理等によって、シリコンを金属膜中に拡散させ又はシリコンを含有する半導体膜中に金属を拡散させ、金属とシリコンを反応させることで形成することができる（特許文献１乃至３参照）。
【０００４】
しかしながら、このような金属シリサイド層を有するトランジスタでは、金属シリサイドがチャネル形成領域に不所望に侵入してトランジスタの動作不良を生じる恐れがある。特に、半導体膜が薄い場合、金属シリサイド層の膜厚制御が困難である。金属シリサイド層の形成では、熱処理温度、熱処理時間及び金属膜厚を制御するが、熱処理の制御は困難であるため、金属膜厚を制御し成膜した金属膜を全て半導体膜のシリコンと反応させることが考えられる。そのような方法では、半導体膜が薄い場合、それに応じて金属膜厚も薄くする必要があるが（例えば１０ｎｍ未満）、膜厚が１０ｎｍ未満の薄い金属膜を、ｎｍ単位で膜厚を制御して形成するのは困難である。金属シリサイドのチャネル形成領域への侵入を防止するための技術の一例として、特許文献１に記載のものでは、ソース／ドレイン領域の一部にシリコンをイオン注入することで結晶状態からアモルファス状態に転化させてアモルファスシリコン層を形成し、このアモルファスシリコン層のみが金属と選択的に反応してシリサイドを形成するようにすることが提案されている。しかしながら、そのようなソース／ドレイン領域の一部のアモルファスシリコンへの転化は工程を複雑化し、製造コストの増加につながる。
【０００５】
また、特許文献４には、基板上にゲート電極を形成し、その上方にアモルファスシリコン又はポリシリコン（多結晶シリコン）からなる半導体膜及びシリサイド膜を形成した後、エッチングによりパターニングしてソース／ドレイン領域を形成して薄膜トランジスタを作製することが開示されている。より詳細には、特許文献４記載の製造方法では、ゲート電極の上方に窒化シリコン膜を介して設けられた半導体膜上にｎ＋−Ｓｉ膜を形成し、ｎ＋−Ｓｉ膜の表面に酸化薄膜を形成し、この酸化薄膜上に金属膜を成膜して金属膜とｎ＋−Ｓｉ膜との間に金属シリサイド層を形成している。このようにｎ＋−Ｓｉ膜表面に酸化薄膜を設けることで、ｎ＋−Ｓｉ膜と金属膜との間に生成される金属シリサイド層の厚みを最小限にし、金属シリサイド層のエッチングを容易にすることができる。しかしながら、このような薄膜トランジスタの作製方法では、ゲート電極を形成した後に、その上方にソース領域及びドレイン領域（半導体膜）を形成しているため（ボトムゲート構造）、ゲート電極は半導体膜形成時の高温等に耐える必要があり、そのためゲート電極の材料や膜厚に制約がある。特に、半導体膜として多結晶シリコン膜を形成する場合、アモルファスシリコン膜をレーザアニールして多結晶シリコン化することが考えられるが、ボトムゲート構造ではゲート電極の耐熱性や熱伝導性の制限によりレーザアニールが困難である。また、スマートカット法などのＳＯＩ（Silicon on Insulator）技術を用いて絶縁体上に単結晶シリコン層を形成したＳＯＩ基板では、ボトムゲート構造を形成することができない。また、特許文献４に記載の薄膜トランジスタの作製方法では、金属シリサイド層、ｎ＋−Ｓｉ膜及び半導体膜をパターニングする際にチャネルエッチストッパとして働く窒化シリコン膜を、ゲート電極上方のチャネル形成領域となる半導体膜の部分の上にパターン形成する。
【０００６】
一方、薄膜トランジスタでは、チャネル形成領域を薄くすることで、トランジスタのスイッチング特性（サブスレッショルド特性）を示すＳ値を改善することができることが知られている。ここで、Ｓ値とはソース電極とドレイン電極との間の電流（サブスレッショルド電流）が一桁増加するために必要なゲート電圧であり、Ｓ値が小さいほどゲート電圧に対するサブスレッショルド電流の傾きが大きく、スイッチング特性に優れている。Ｓ値の小さいＴＦＴを用いることで、動作電圧の低減による消費電力の抑制やオフリーク電流の低減といった利点が得られる。しかしながら、チャネル形成領域を薄くするべくチャネル形成領域が形成される半導体膜全体を薄くするとソース領域及びドレイン領域も薄くなってしまい、ソース領域及びドレイン領域におけるシート抵抗の増加及びソース領域及びドレイン領域とソース電極及びドレイン電極との間のコンタクト抵抗の増加という問題が生じる。従って、ソース領域及びドレイン領域の適切な厚さを確保しつつチャネル形成領域の厚さを薄くすることが好ましい。
【０００７】
特許文献５には、そのようなチャネル形成領域薄膜化のための技術の一例が開示されている。それによると、半導体層（動作層）の上方に設けられた感光性レジストをハーフトーンマスクを用いて露光し、ＴＦＴ形成領域のうちチャネル形成領域の感光性レジストの膜厚が、チャネル形成領域以外の領域の感光性レジストの膜厚よりも薄くなるようにする。そして、感光性レジストを更に処理してチャネル形成領域上の感光性レジストを除去し、残った感光性レジストをマスクとしてウェットエッチングまたはドライエッチングすることでチャネル形成領域を薄膜化する。特許文献５には、金属シリサイド層を形成する点については何ら記載がない。
【特許文献１】特表２００３−５２６１９８号公報
【特許文献２】特開平８−７００５３号公報
【特許文献３】特開２００６−７４０７１号公報
【特許文献４】特許第３６５８６６４号公報
【特許文献５】特開２００４−２８１６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の第１の目的は、不純物添加領域の表面に金属シリサイド層を設けつつ金属シリサイドがチャネル形成領域に侵入するのを確実に防止して、発熱及び消費電力が少なく且つ高い歩留りで作製することが可能な薄膜トランジスタ（半導体装置）及びその作製方法を提供することである。
【０００９】
本発明の第２の目的は、不純物添加領域の表面に金属シリサイド層を設けつつ金属シリサイドがチャネル形成領域に侵入するのを確実に防止して、発熱及び消費電力が少なく且つ高い歩留りで作製することが可能であり、ソース領域及びドレイン領域よりチャネル形成領域の膜厚が薄くＳ値の向上された薄膜トランジスタ（半導体装置）を作製することが可能な半導体装置及びその作製方法を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に基づくと、半導体装置の作製方法であって、絶縁体上にシリコンを含む半導体材料からなる半導体膜を形成する工程と、前記半導体膜に、前記半導体膜の膜厚より小さい深さまで不純物を添加して不純物添加層を形成するとともに、前記不純物添加層の下に不純物が添加されない不純物無添加層が残るようにする工程と、前記半導体膜の上面に金属シリサイド層を形成する工程と、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングして、前記半導体装置のチャネル形成領域に対応する位置に前記不純物無添加層に達する凹部を形成するとともに、この凹部の底部に位置する前記半導体膜の部分を所望の厚さに薄膜化する工程と、前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する工程と、前記薄膜化された半導体膜の前記部分の上方に前記絶縁膜を介してゲート電極を形成する工程とを有することを特徴とする半導体装置の作製方法が提供される。
【００１１】
上記のような本発明の半導体装置の作製方法によれば、絶縁体上に形成した半導体膜にこの半導体膜の膜厚より小さい深さまで不純物を添加して不純物添加層を形成し、不純物添加層上に金属シリサイド層を形成した後、金属シリサイド層及び半導体膜をエッチングして凹部を形成し、この凹部の底部に位置する半導体膜（即ち、不純物無添加層）を薄膜化してチャネル形成領域とするようにしたことから、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、トランジスタを高い歩留りで作製することができる。また、金属シリサイド層は凹部形成前の比較的厚い半導体膜上に形成されるため、金属シリサイド層の作製精度を下げることができ、これもトランジスタの歩留り改善に寄与する。更に、ゲート電極は半導体膜の凹部の底部に位置する薄膜化された半導体膜の部分の上方に絶縁膜を介して形成されるため（トップゲート構造）、ボトムゲート構造のようなゲート電極についての制約がない。また、本方法をＳＯＩ基板に適用することも可能である。
【００１２】
また、凹部の底部に位置するチャネル形成領域のみを薄膜化し、ソース領域及びドレイン領域となる凹部の両側に位置する不純物添加層は薄膜化しないため、ソース領域及びドレイン領域はチャネル形成領域より大きな厚みを有する。従って、ソース領域及びドレイン領域も薄くした場合の問題を生じることなく、Ｓ値が改善された（即ち、Ｓ値が低下された）半導体装置を実現することができる。Ｓ値を低下させることで、低い閾値電圧で半導体装置を動作させることができ、従って、半導体装置の動作速度を維持したまま電源電圧を下げることで消費電力を抑制することができる。
【００１３】
また本発明に基づくと、半導体装置の作製方法であって、絶縁体上にシリコンを含む半導体材料からなる半導体膜を形成する工程と、前記半導体膜の上面に金属シリサイド層を形成する工程と、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングして、前記半導体装置のチャネル形成領域に対応する位置に凹部を形成するとともに、この凹部の底部に位置する半導体膜の部分を所望の厚さに薄膜化する工程と、前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する工程と、前記薄膜化された半導体膜の前記部分の上方に前記絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記金属シリサイド層を貫通し前記金属シリサイド層の下の前記半導体膜に不純物を添加して前記凹部の底部に位置する前記薄膜化された半導体膜の前記部分より厚い不純物添加層を形成する工程とを有することを特徴とする半導体装置の作製方法が提供される。
【００１４】
上記のような本発明の半導体装置の作製方法によれば、半導体膜上に金属シリサイド層を形成した後、金属シリサイド層及び半導体膜をエッチングして凹部を形成し、この凹部の底部に位置する半導体膜（即ち、不純物無添加層）を薄膜化してチャネル形成領域とするようにしたことから、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、トランジスタを高い歩留りで作製することができる。また、金属シリサイド層は凹部形成前の比較的厚い半導体膜上に形成されるため、金属シリサイド層の作製精度を下げることができ、これもトランジスタの歩留り改善に寄与する。更に、ゲート電極は半導体膜の凹部の底部に位置する薄膜化された半導体膜の部分の上方に絶縁膜を介して形成されるため（トップゲート構造）、ボトムゲート構造のようなゲート電極についての制約がない。また、本方法をＳＯＩ基板に適用することも可能である。更に、ゲート電極をマスクとして金属シリサイド層を貫通し金属シリサイド層の下の半導体膜に不純物を添加してソース領域及びドレイン領域を形成するため、ソース領域及びドレイン領域をゲート電極に自己整合させることができる。
【００１５】
また、凹部の底部に位置するチャネル形成領域のみを薄膜化し、ソース領域及びドレイン領域となる凹部の両側に位置する不純物添加層は薄膜化しないため、ソース領域及びドレイン領域はチャネル形成領域より大きな厚みを有する。従って、ソース領域及びドレイン領域も薄くした場合の問題を生じることなく、Ｓ値が改善された（即ち、Ｓ値が低下された）半導体装置を実現することができる。Ｓ値を低下させることで、低い閾値電圧で半導体装置を動作させることができ、従って、半導体装置の動作速度を維持したまま電源電圧を下げることで消費電力を抑制することができる。
【００１６】
一実施例では、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程が、前記ゲート電極とチャネル長方向の寸法が概ね等しい開口を有するレジストをマスクとして前記金属シリサイド層を等方性エッチングしてその下の前記半導体膜を露出する工程と、前記開口を有する前記レジストをマスクとして、露出された前記半導体膜を異方性エッチングする工程とを有するものとすることができる。このように金属シリサイド層を等方性エッチングすることにより、金属シリサイド層はサイドエッチングされ、レジストに形成された開口よりも広い領域がエッチングにより除去される。その結果、ソース領域上の金属シリサイド層とドレイン領域上の金属シリサイド層の間の距離は、ソース領域とドレイン領域の間の距離より大きくなるので、ソース領域とドレイン領域の間の距離とほぼ同じチャネル長寸法の寸法を有するゲート電極を形成しても、金属シリサイド層をゲート電極から十分離すことができ、ゲート電極と金属シリサイド層の間のリークを防止することができる。
【００１７】
別の実施例では、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程が、前記金属シリサイド層を覆うレジストを被着する工程と、ハーフトーンマスクを用いて前記レジストを露光・現像して、前記半導体装置のチャネル形成領域に対応する位置に開口を有し、前記開口に隣接する部分に比較的膜厚の小さい部分を有し、前記比較的膜厚の小さい部分の外側に隣接して比較的膜厚の大きい部分を有するようにパターニングされたレジストを形成する工程と、前記パターニングされたレジストを用いて前記金属シリサイド層及び前記半導体膜をエッチングする工程とを有するものとすることができる。このようにすることにより、ソース領域上の金属シリサイド層とドレイン領域上の金属シリサイド層の間の距離を、ソース領域とドレイン領域の間の距離より大きくすることができるので、ソース領域とドレイン領域の間の距離とほぼ同じチャネル長方向の寸法を有するゲート電極を形成しても、金属シリサイド層をゲート電極から十分離すことができ、ゲート電極と金属シリサイド層の間のリークを防止することができる。
【００１８】
好適には、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程の後に、前記パターニングされた金属シリサイド層及び半導体膜の表面を被覆するサイドウォール膜を成膜する工程と、前記サイドウォール膜をエッチングして、前記凹部の側面に沿った前記サイドウォール膜の部分がサイドウォールとして残るようにするとともに、前記薄膜化された半導体膜の前記部分を露出する工程とを有し、前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する前記工程は、前記サイドウォール膜のエッチング工程の後になされるものとすることができる。サイドウォール膜は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯＮ）または窒化酸化シリコン（ＳｉＮＯ）等から形成することができる。尚、酸化窒化シリコン膜とは酸素の組成比が窒素の組成比よりも大きいもの（酸素リッチ）を指し、窒化酸化シリコン膜とは窒素の組成比が酸素の組成比よりも大きいもの（窒素リッチ）を指す。このようにサイドウォールを形成することにより、ゲート電極と金属シリサイド層の間のリークをより確実に防止することができる。
【００１９】
好適には、前記サイドウォール膜を成膜する工程は、酸化窒化シリコンと窒化酸化シリコンの一方からなる第１のサイドウォール膜を成膜する工程と、前記第１のサイドウォール膜上に、前記酸化窒化シリコンと窒化酸化シリコンの他方からなる第２のサイドウォール膜を成膜する工程とを有し、前記サイドウォール膜のエッチング工程は、前記凹部の側面に沿った前記第２のサイドウォール膜の部分が残るように前記第２のサイドウォール膜をエッチングして、前記残った第２のサイドウォール膜の部分をサイドウォールとする工程と、前記残った第２のサイドウォール膜で覆われていない前記第１のサイドウォール膜をエッチングにより除去して前記薄膜化された半導体膜の前記部分を露出する工程とを有する。このように、サイドウォール膜を酸化窒化シリコン膜と窒化酸化シリコン膜からなる積層構造とすると、酸化窒化シリコン膜と窒化酸化シリコン膜ではエッチングの際のプラズマ発光の波長が異なるので、それを利用して適切なタイミングでエッチングを止めることができる。従って、その下の半導体膜の損傷または膜減りを防止することができる。この場合、窒化酸化シリコンの代わりに窒化シリコンを用いることも可能である。
【００２０】
本発明の別の側面に基づくと、半導体装置であって、絶縁体上に形成され、前記半導体装置のチャネル形成領域に対応する部分に凹部が設けられ、前記凹部の底部に位置する部分が不純物が添加されていない不純物無添加層からなる半導体膜と、
前記凹部の底部に位置する前記不純物無添加層を覆う絶縁膜と、前記凹部の底部に位置する前記不純物無添加層の上方に前記絶縁膜を介して設けられたゲート電極と、前記凹部に隣接して前記凹部の側壁をなす前記半導体膜の部分の上面に設けられた一対の金属シリサイド層と、前記一対の金属シリサイド層の下に前記金属シリサイド層に接して設けられ前記半導体装置のソース領域及びドレイン領域として機能する一対の不純物添加層とを有することを特徴とする半導体装置が提供される。
【００２１】
このような本発明の半導体装置によれば、半導体膜の凹部の底部に位置する不純物無添加層がチャネル形成領域として機能し、金属シリサイド層は凹部の側壁をなす半導体膜の部分の上面に形成されるため、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、高い歩留りで作製することが可能となる。またゲート電極は半導体膜の凹部の底部に位置する薄膜化された半導体膜の部分の上方に絶縁膜を介して形成されているため（トップゲート構造）、ボトムゲート構造のようなゲート電極についての制約がない。また、本半導体装置をＳＯＩ基板を用いて作製することも可能である。
【００２２】
好適には、前記凹部の底部に位置する前記不純物無添加層の厚さが前記ソース領域及びドレイン領域として機能する一対の不純物添加層の厚さより小さい。このようにチャネル形成領域として機能する不純物無添加層の厚さをソース領域及びドレイン領域として機能する一対の不純物添加層の厚さより小さくすることにより、Ｓ値を改善して半導体装置の動作速度を向上し消費電力を低減することができる。
【００２３】
また、前記ソース領域と前記ドレイン領域の間の距離より、前記ソース領域上の前記シリサイド層と前記ドレイン領域上の前記シリサイド層の間の距離の方が大きいものとすることができる。それにより、ゲート電極がソース領域とドレイン領域の間の距離とほぼ同じチャネル長方向の寸法を有する場合でも、金属シリサイド層をゲート電極から十分離すことができ、ゲート電極と金属シリサイド層の間のリークを防止することができる。
【００２４】
また好適には、前記半導体膜の前記凹部の側面に沿ったサイドウォールを更に有するとよい。このようなサイドウォールを設けることにより、ゲート電極と金属シリサイド層の間のリークをより確実に防止することができる。
【発明の効果】
【００２５】
本発明に基づく半導体装置の作製方法によれば、半導体膜の不純物添加層上に金属シリサイド層を形成した後、金属シリサイド層及び半導体膜をエッチングして凹部を形成し、この凹部の底部に位置する半導体膜（即ち、不純物無添加層）を薄膜化してチャネル形成領域とするようにしたことから、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、トランジスタを高い歩留りで作製することができる。
【００２６】
また本発明の半導体装置によれば、半導体膜の凹部の底部に位置する不純物無添加層がチャネル形成領域として機能し、金属シリサイド層は凹部の側壁をなす半導体膜の部分の上面に形成されるため、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、高い歩留りで作製することが可能となる。
【発明を実施するための最良の形態】
【００２７】
図１（ａ）〜（ｊ）は、本発明の好適実施例に基づく半導体装置（ＴＦＴ）の作製方法を示す断面図である。
【００２８】
まず図１（ａ）に示すように、絶縁性基板１上にシリコンを含む半導体材料からなる半導体膜２を形成する。絶縁性基板１としては、ガラス基板、石英基板、耐熱性プラスチック基板を用いることができる。ガラス基板の場合、ガラス基板からの不純物イオン（Ｎａなど）が半導体膜２に侵入するのを防止するため、ガラス基板の表面に下地膜を設けるとよい。また、絶縁性基板１は、シリコン単結晶基板や金属基板の表面に絶縁性の下地膜を設けたものとすることもできる。そのような下地膜は後の成膜プロセスで求められる耐熱性及び耐薬品性を有し且つ絶縁性の材料であればよく、例えば、窒化シリコン、酸化窒化シリコン、酸化シリコン、窒化酸化シリコン等を用いることができる。尚、本明細書中においては、酸化窒化シリコン膜（ＳｉＯＮ膜）とは酸素の組成比が窒素の組成比よりも大きいものを指し、窒化酸化シリコン膜（ＳｉＮＯ膜）とは窒素の組成比が酸素の組成比よりも大きいものを指す。これらは例えばＣＶＤ法（化学気相成長法）により好適に形成することができる。また単層ではなく複数層からなる積層膜としてもよい。例えば、ソース領域やドレイン領域が形成される半導体膜が多結晶シリコンからなる場合、ダングリングボンドの発生により多結晶シリコンと窒化シリコンの界面にトラップ準位が生じやすい、あるいは、窒化シリコンの内部応力が大きいために密着性が悪いなどの問題があるため、基板表面に窒化シリコン膜を形成した後、その上に酸化シリコン膜を形成し、この酸化シリコン膜の上に多結晶シリコン膜を形成するとよい。下地膜の厚さは通常３０ｎｍ〜３００ｎｍが好ましい。尚、石英基板のように不純物が半導体膜に入り込む心配がない場合など、基板の種類によっては下地膜の形成を省略することもできる。このように、絶縁性基板１はその上に半導体膜を成膜できるように表面が絶縁性であればよく、絶縁性基板１の全体が絶縁性材料からなる必要はない。
【００２９】
シリコンを含む半導体材料としては、例えば多結晶シリコンを用いることができる。多結晶シリコンはシラン（ＳｉＨ４）等の半導体材料ガスを用いてＣＶＤ法等でアモルファスシリコン膜を形成した後、このアモルファスシリコン膜をレーザ結晶化法などにより結晶化することにより得ることができる。基板１として石英基板を用いた場合のように基板の耐熱性が高い場合、レーザ結晶化法の代わりに熱結晶化法を用いることもできる。結晶化を促進するためのＮｉ等の触媒元素を用いることもできる。多結晶シリコンの他に単結晶シリコン等を用いることもできる。また、ＳＯＩ技術を用いて絶縁体（例えば酸化シリコン）の上に単結晶シリコン層を形成したＳＯＩ基板を用いてもよい。
【００３０】
続いて図１（ｂ）に示す工程では、例えばプラズマドーピング法やイオンプランテーション法により、半導体膜２の厚さより小さい深さで不純物を高濃度に添加（ヘビードープ）して不純物添加層３を形成するとともに、不純物添加層３の下に不純物が添加されない層（不純物無添加層と呼ぶ）４が残るようにする。半導体膜２に添加する不純物は、所望の導電型に適した材料とする。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いればよく、例えばリン（Ｐ）、砒素（Ａｓ）を用いることができる。Ｐ型を付与する不純物元素としては、ボロン（Ｂ）を用いるのが一般的である。
【００３１】
次に図１（ｃ）に示すように、半導体膜２の上面にチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などからなる金属膜５を例えばスパッタリング法により成膜した後、金属膜５及び半導体膜２を加熱処理して、シリコンを含有する半導体膜２中に金属を拡散させることで、金属とシリコンを反応させて半導体膜２の上面に金属シリサイド層６を形成する。尚、半導体膜２内のシリコンを金属膜５中に拡散させて金属シリサイド層６を得ることもできる。
【００３２】
その後、図１（ｄ）に示すように、金属膜５をエッチング等で除去した後、例えば適切なマスク（図示せず）を用いてドライエッチングを行い、金属シリサイド層６を含む半導体膜２を島状にする。ドライエッチングのエッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、ＣＦ４等のフッ素系のガス、又は該フッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、ＣＦ４とＯ２との混合ガス、ＳＦ６とＯ２との混合ガス、ＣＨＦ３とＨｅとの混合ガス、又はＣＦ４とＨ２との混合ガスを用いるとよい。また、エッチングはドライエッチングに限られずウェットエッチングで行ってもよい。その場合、多結晶シリコン膜からなる半導体膜に対しては、ＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｎｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ系水溶液を用いたウェットエッチングを行うとよい。なお、エッチング液としてＴＭＡＨ等を用いた場合、多結晶シリコン膜からなる半導体膜のみが選択的にエッチングされるため、下地の絶縁層にダメージを与えずにエッチングすることができる。
【００３３】
図１（ｅ）の工程では、島状化した半導体膜２及び金属シリサイド層６を覆うようにレジスト７を被着し、図示しない適切なマスクを用いて露光してレジスト７をパターニングして、チャネル形成領域と概ね整合する位置に開口８が形成され、チャネル形成領域を挟んで両側に位置するソース領域及びドレイン領域と概ね整合する位置にはレジスト７が残るようにする。この実施例では、開口８のチャネル長方向の寸法は後に形成されるゲート電極と概ね等しい。このパターニングされたレジスト７をマスクとして等方性ウェットエッチングを行うことで金属シリサイド層６をパターニングし、その下の不純物添加層３を露出する。図示されているように、等方性ウェットエッチングを用いることによって、金属シリサイド層６はサイドエッチングされ（即ち、基板面に垂直な方向だけでなく基板面に沿った方向にもエッチングされ）、レジスト７に形成された開口８よりも広い領域がエッチングにより除去される。
【００３４】
続いて、図１（ｆ）の工程では、図１（ｅ）の工程と同じパターニングされたレジスト７をマスクとして用い、例えば反応性イオンエッチングのような異方性ドライエッチングにより半導体膜２（即ち、不純物添加層３及び不純物無添加層４）をエッチングし、凹部１３を形成する。異方性エッチングを用いることにより、不純物添加層３及び不純物無添加層４は概ねレジスト７に設けた開口パターンに整合してエッチングされる。このとき、エッチングされる不純物無添加層４の部分（即ち、凹部１３の底部に位置する部分）が適切な厚さに薄膜化されるようにエッチングレート及び時間を制御する。この薄膜化された半導体膜２の部分（不純物無添加層４）はチャネル形成領域１２として働く。また、薄膜化された不純物無添加層４の部分の両側に隣接して残り凹部１３の側壁をなす半導体膜２の部分内の一対の不純物添加層３はソース領域１０及びドレイン領域１１として働く。尚、上記したように金属シリサイド層６はサイドエッチングされているため、ソース領域１０上の金属シリサイド層６とドレイン領域１１上の金属シリサイド層６の間の距離Ｄ１は、ソース領域１０とドレイン領域１１の間の距離Ｄ２より大きくなっている。
【００３５】
図１（ｇ）の工程では、レジスト７を除去した後、例えばＣＶＤ法により表面全体を覆うゲート絶縁膜１４を形成する。このゲート絶縁膜１４の材料としては、上記した下地膜と同様に、窒化シリコン、酸化窒化シリコン、酸化シリコン、窒化酸化シリコン等を用いることができる。
【００３６】
その後、図１（ｈ）に示すように、半導体膜２の凹部１３内において薄膜化された不純物無添加層４（即ち、チャネル形成領域１２）の上方にゲート絶縁膜１４を介してゲート電極１５を形成する。即ち、本発明では半導体膜２の上方にゲート電極が形成された、いわゆるトップゲート構造となっている。そのため、ゲート電極１５にはボトムゲート構造の場合のような制約がなく、ゲート電極１５は導電性を有する様々な材料から形成することができる。例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金若しくは化合物材料から形成することができる。導電性を有する結晶性シリコンを用いることも可能である。ゲート電極１５を形成するには、まず上記の材料を例えばスパッタリング法で成膜する。続いて、その上にフォトレジスト（図示せず）を塗布し露光・現像してパターニングした後、パターニングされたフォトレジストをマスクとしてドライエッチングまたはウェットエッチング等でゲート材料の膜をエッチングする。エッチング後フォトレジストは除去される。フォトレジストを露光・現像する代わりにインクジェット装置等を用いてパターニングを行うこともできる。この例では、ゲート電極１５のチャネル長方向の寸法（図における水平方向の寸法）は、ソース領域１０とドレイン領域１１の間の距離Ｄ２に概ね等しい。
【００３７】
続いて図１（ｉ）に示すように、表面に層間絶縁膜１６を形成した後、例えばエッチングによりソース領域１０及びドレイン領域１１まで達する開口部（コンタクトホール）１７を形成する。この層間絶縁膜１６は例えば下地膜やゲート絶縁膜１４について述べたのと同様の材料により形成することができる。或いは、液滴吐出法（インクジェット法）やスピンコート法により有機材料（例えば、ポリイミドやポリアミド等）から形成することもできる。スピンコート法を用いると層間絶縁膜１６の表面を容易に平坦化できるという利点がある。ＣＶＤ法により無機材料を層間絶縁膜１６として被着した後、ＣＭＰ法（化学機械研磨法）により層間絶縁膜１６の表面を平坦化することも可能である。液滴吐出法を用いると直接開口部１７を形成することができるため、別途開口部１７を形成する工程を省略することができる。
【００３８】
そして、図１（ｊ）に示すように、ソース領域１０及びドレイン領域１１上の金属シリサイド層６に接続する配線をなす導電膜１８を形成することでＴＦＴ２０が得られる。この導電膜１８の材料は導電性を有していればよく、例えばゲート電極１５について上記した材料をスパッタリング法により被着し適切にパターニングすることで導電膜１８を形成することができる。
【００３９】
このように、本発明の好適実施例に基づく半導体装置（ＴＦＴ）の作製方法によれば、絶縁性基板１上に成膜した半導体膜２にこの半導体膜２の膜厚より小さい深さまで不純物を添加して不純物添加層３を形成し、不純物添加層３上に金属シリサイド層６を形成した後、金属シリサイド層６及び半導体膜２をエッチングして凹部１３を形成し、凹部１３の底部に位置する半導体膜２（即ち、不純物無添加層４）を薄膜化してチャネル形成領域１２とするようにしたことから、金属シリサイド層６とチャネル形成領域１２が異なる高さに配置されるので、金属シリサイドがチャネル形成領域１２に侵入するのを効果的に防止することができる。また、金属シリサイド層６は凹部１３形成前の比較的厚い半導体膜２上に形成されるため、金属シリサイド層６の作製精度を下げることができる。従って、トランジスタを高い歩留りで作製することができる。
【００４０】
また、チャネル形成領域１２のみを薄膜化し、ソース領域１０及びドレイン領域１１はチャネル形成領域１２より大きな厚みを有することから、ソース領域及びドレイン領域も薄くした場合の問題を生じることなく、Ｓ値が改善された（即ち、Ｓ値が低下された）半導体装置を実現することができる。Ｓ値を低下させることで、低い閾値電圧で半導体装置を動作させることができ、従って、半導体装置の動作速度を維持したまま電源電圧を下げることで消費電力を抑制することができる。
【００４１】
更に、金属シリサイド層６をエッチングする際に等方性ウェットエッチングを用いることによって、金属シリサイド層６をサイドエッチングし、ソース領域１０上の金属シリサイド層６とドレイン領域１１上の金属シリサイド６層の間の距離Ｄ１が、ソース領域１０とドレイン領域１１の間の距離Ｄ２より大きくなっているため、ソース領域１０とドレイン領域１１の間の距離Ｄ２とほぼ同じチャネル長寸法の寸法を有するゲート電極１５を形成しても、金属シリサイド層６をゲート電極１５から十分離すことができ、ゲート電極１５と金属シリサイド層６の間のリークを防止することができる。
【００４２】
上記実施例では、図１（ｇ）の工程で、ＣＶＤ法により表面全体を覆うゲート絶縁膜１４を形成した。しかしながら、図２（ａ）に示すように熱酸化により不純物添加層３及び薄膜化された不純物無添加層４（１２）の露出した面のみを酸化してゲート絶縁膜１４ａを形成することもできる。この場合も、上記した実施例と同様に、凹部１３内にゲート電極１５を形成し（図２（ｂ））、更に層間絶縁膜１６、開口部１７及び導電膜１８を形成して、図２（ｃ）に示すようなＴＦＴ２０ａを形成することができる。
【００４３】
図３（ａ）〜（ｄ）は、本発明の別の実施例に基づく半導体装置（ＴＦＴ）の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
【００４４】
この実施例では、まず図１（ａ）〜（ｈ）に示したのと同様の工程により、図１（ｈ）に示した構造を得た後、図３（ａ）に示すように、図１（ｈ）に示した構造の表面を覆うサイドウォール膜としてのＳｉＯＮ膜２３を例えばＣＶＤ法により形成する。ただし、本実施例では、図１（ｂ）の不純物添加工程において、不純物添加層３は低濃度にドーピングされ、その結果図３（ａ）においてソース領域１０及びドレイン領域１１は低濃度にドーピングさている点が上記実施例と異なる。
【００４５】
続いて、図３（ｂ）に示すように、ＳｉＯＮ膜２３をエッチングしてゲート電極１５等の側面を覆うサイドウォール２４を形成する。通常、このエッチングプロセスではマスクは不要である。
【００４６】
そして、図３（ｃ）に示すように、サイドウォール２４及びゲート電極１５をマスクとしてソース領域１０及びドレイン領域１１に不純物を高濃度にドープする。このとき、ゲート電極１５等の側面を覆うサイドウォール２４の膜厚及び幅を適切に制御しておくことにより、サイドウォール２４の下方のソース領域１０及びドレイン領域１１の一部は低濃度のまま残すことができ、それによって低濃度不純物添加領域（またはＬＤＤ領域とも言う）２５、２６が形成される。
【００４７】
その後、図１（ｉ）及び（ｊ）に示したのと同様の工程により層間絶縁膜１６、開口部１７及び導電膜１８を形成することで、図３（ｄ）に示すようなＴＦＴ２０ｂが作製される。
【００４８】
この実施例では、ＬＤＤ領域２５、２６を設けることによって、ＴＦＴ２０ｂのオフ電流値を低減したりホットキャリアによる劣化を防いだりすることができるという利点が得られる。尚、サイドウォール膜としてＳｉＯＮ膜を用いたが、ＳｉＮＯ膜、酸化シリコン膜または窒化シリコン膜を用いることもできる。また、単層膜に限られるものではなく、積層膜としてもよい。
【００４９】
図４（ａ）〜（ｇ）は、本発明の更に別の実施例に基づく半導体装置（ＴＦＴ）の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
【００５０】
この実施例では、図１（ａ）〜（ｄ）の工程を図１（ｂ）の不純物添加工程を行わずに実行し、図４（ａ）に示すように、表面に金属シリサイド層６が形成された島状半導体膜２を形成する。この島状半導体２は不純物添加層３を有しておらず、金属シリサイド層６の下は不純物が注入されていない不純物無添加層４となっている。
【００５１】
図４（ｂ）の工程では、図１（ｅ）の工程と同様に、島状化した半導体膜２及び金属シリサイド層６を覆うようにレジスト７を被着しパターニングした後、パターニングしたレジスト７をマスクとして用いて金属シリサイド層６を等方性エッチングする。
【００５２】
図４（ｃ）の工程では、図１（ｆ）の工程と同様に、異方性エッチングによりレジスト７のパターンに従って半導体膜２（不純物無添加層４）をパターニングして凹部１３を画定するとともに、凹部１３の底部に位置する半導体膜２の部分を薄膜化して、チャネル形成領域１２とする。
【００５３】
次いで、図４（ｄ）に示すように、図１（ｇ）の工程と同様に、例えばＣＶＤ法により表面全体を覆うゲート絶縁膜１４を形成した後、図４（ｅ）に示すように凹部１３内のチャネル形成領域１２を覆う絶縁膜１４上にゲート電極１５を形成する。
【００５４】
図４（ｆ）の工程では、ゲート電極１５をマスクとして、不純物のヘビードープを行い、半導体膜２内にソース領域１０及びドレイン領域１１として働く不純物添加層３を形成する。このとき、不純物はゲート絶縁膜１４及び金属シリサイド層６を透過して半導体膜２の所定の深さに注入される。尚、図４（ｆ）に示した例では、不純物は半導体膜２の底面まで達していないが、不純物が半導体膜２の底面まで達するように不純物添加を行ってもよい。その場合、注入された不純物の一部がチャネル形成領域１２へと回り込むようにすることで低濃度のＬＤＤ領域を形成することもできる。
【００５５】
その後、図１（ｉ）及び（ｊ）に示したのと同様の工程により、表面を層間絶縁膜１６で覆い、開口部１７及び導電膜１８を形成することで、図４（ｇ）に示すＴＦＴ２０ｃが作製される。
【００５６】
このように、ソース領域１０及びドレイン領域１１として働く不純物添加層３を形成するための半導体膜２への不純物の添加は、半導体膜２をパターニングしてチャネル形成領域１２に対応する部分を薄膜化した後に行うこともできる。その場合、上記したようにゲート電極１５をマスクとして不純物の注入を行うと、ソース領域１０及びドレイン領域１１はゲート電極１５に自己整合されるので好適である。
【００５７】
図５（ａ）〜（ｆ）は、本発明の更に別の実施例に基づく半導体装置（ＴＦＴ）の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
【００５８】
この実施例では、図１（ａ）〜（ｄ）に示した工程によって図１（ｄ）に示した構造を形成した後、図５（ａ）に示すように表面を覆うレジスト７を被着する。そしてこのレジスト７を感光するときに図５（ａ）に示すようなハーフトーンマスク（グレートーンマスクとも言う）３０を用いる。
【００５９】
図５（ａ）に示したハーフトーンマスク３０は、マスク基板となる透明な石英板３１上に中央部を除いて半透光性膜３２が形成され、さらに、その半透光性膜３２の上に部分的に、入射光の通過を遮断する遮光膜３３が形成された構造を有している。このようなハーフトーンマスク３０を用いてレジストを露光／現像することで、レジスト７の膜厚を場所によって変えることができる。
【００６０】
この実施例では、ハーフトーンマスク３０は中央部に透光領域を有し、その両側に半透光領域を有し、その外側に遮光領域を有している。このようなハーフトーンマスク３０を用いてレジスト７を露光／現像することで、図５（ｂ）に示すように、中央部は金属シリサイド層６の表面を露出する開口８が形成され、その両側の部分３５は比較的薄い膜厚を有し、その外側の部分３６は比較的厚い膜厚を有するパターニングされたレジスト７が形成される。
【００６１】
図５（ｃ）の工程では、上記したパターニングされたレジスト７をマスクとして異方性ドライエッチングを行い、金属シリサイド層６、不純物添加層３及び不純物無添加層４をレジスト７の開口パターンに従ってエッチングし、凹部１３を形成してソース領域１０及びドレイン領域１１を画定する。このとき、上記実施例と同様に、エッチングされる不純物無添加層４が所定の膜厚まで薄膜化されるようにエッチングレート及び時間を制御する。尚、ここでは、金属シリサイド層６、不純物添加層３及び不純物無添加層４のエッチングレートがレジスト７のエッチングレートより大きく（即ち、選択比が大きい）、レジスト７の形状はほとんど変化しない。
【００６２】
続いて、図５（ｄ）の工程では、レジスト７と共に金属シリサイド層６を異方性エッチングする。このとき、ハーフトーンマスク３０の半透光領域に対応するレジストの薄膜部分３５に覆われた金属シリサイド層６の部分が除去されるまでエッチングを行い、レジスト７の厚膜部分３６及びその下の金属シリサイド層６の部分はエッチングされずに残るようにする。これにより、ソース領域１０上の金属シリサイド層６とドレイン領域１１上の金属シリサイド層６の間の距離Ｄ１は、ソース領域１０とドレイン領域１１の間の距離Ｄ２よりも、ハーフトーンマスク３０の半透光領域の寸法の分だけ大きくなる。即ち、この実施例では、ソース領域１０上の金属シリサイド層６とドレイン領域１１上の金属シリサイド層６の間の距離を、ハーフトーンマスク３０の遮光領域及び半透光性領域の寸法によって正確に定めることができる。
【００６３】
そうして、図５（ｅ）の工程では、図１（ｇ）の工程と同様に、レジスト７を除去した後、表面を覆うゲート絶縁膜１４を形成する。
【００６４】
その後、図１（ｉ）及び（ｊ）に示したのと同様の工程により、表面を層間絶縁膜１６で覆い、開口部１７及び導電膜１８を形成することで、図５（ｆ）に示すＴＦＴ２０ｄが作製される。
【００６５】
尚、ハーフトーンマスクは図５（ａ）に示した半透光膜を用いたものに限られず、図６に示すような多孔タイプのハーフトーンマスク４０を用いることもできる。図６のハーフトーンマスク４０は、石英板３１上に遮光材料からなる層４１を有し、その中央部は開口４２が形成された透光領域となっており、その両側は複数のスリット４３が形成された半透光領域となっており、更にその両側は開口及びスリットのない遮光領域となっている。このような多孔タイプのハーフトーンマスク４０も、図５（ａ）の半透光膜を用いたハーフトーンマスク３０と同様に、レジストの露光・現像に用いて、レジストの膜厚を場所によって変えることができる。
【００６６】
図７（ａ）〜（ｄ）は、本発明の更に別の実施例に基づく半導体装置（ＴＦＴ）の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
【００６７】
この実施例では、図１（ａ）〜（ｄ）に示した工程によって図１（ｄ）に示した構造を形成した後、図７（ａ）に示すように表面を覆うレジスト７を被着し、パターニングして開口８を形成し、パターニングしたレジスト７をマスクとして異方性エッチングを行って金属シリサイド層６、不純物添加層３及び不純物無添加層４をレジスト７の開口パターンに従ってエッチングし、凹部１３を形成してソース領域１０及びドレイン領域１１を画定する。この実施例では、開口８のチャネル長方向の寸法は後に形成されるゲート電極よりも大きい点が、図１（ａ）〜（ｊ）の実施例と異なる。
【００６８】
図７（ｂ）の工程では、図１（ｇ）の工程と同様に、レジスト７を除去した後、表面を覆う絶縁膜１４を成膜する。
【００６９】
その後、図１（ｉ）及び（ｊ）に示したのと同様の工程により、表面を層間絶縁膜１６で覆い、開口部１７及び導電膜１８を形成することで、図７（ｄ）に示すＴＦＴ２０ｅが作製される。
【００７０】
このＴＦＴ２０ｅでは、エッチング時のマスクに用いるレジスト７の開口８のチャネル長方向の寸法をゲート電極１５よりも大きく形成したため、金属シリサイド層６の等方性エッチング工程なしに異方性エッチングのみを行って、ゲート電極１５と金属シリサイド層６の間に十分な距離を確保し、それによってそれらの間のリークを防止することができる。ただし、図７（ｄ）のＴＦＴ２０ｅでは、図１（ｊ）のＴＦＴ２０と比べてソース領域１０及びドレイン領域１１とゲート電極１５とが離れているためオン抵抗が増大し得る。
【００７１】
図８（ａ）〜（ｇ）は、本発明の更に別の実施例に基づく半導体装置（ＴＦＴ）の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
【００７２】
この実施例では、図７（ａ）を参照して説明した工程により金属シリサイド層６、不純物添加層３及び不純物無添加層４を異方性エッチングして凹部１３を形成した後、レジスト７を除去して図８（ａ）に示す構造を準備する。
【００７３】
続いて、図８（ｂ）に示すように、パターニングされた金属シリサイド層６及び半導体膜２（即ち、ソース領域１０、ドレイン領域１１及びチャネル形成領域１２）の表面を被覆するＳｉＮＯ膜５１を成膜し、更にその上にＳｉＯＮ膜５２を比較的厚く成膜する。これらＳｉＮＯ膜５１及びＳｉＯＮ膜５２はサイドウォール膜として働く。
【００７４】
図８（ｃ）の工程では、ＳｉＯＮ膜５２を例えばドライエッチングによりエッチングして、前記凹部１３の側面に沿った前記ＳｉＯＮ膜の部分がサイドウォール５３として残るようにする。このときＳｉＮＯ膜５１はエッチングストッパとして働く。より詳細には、ＳｉＯＮ膜５２とＳｉＮＯ膜５１ではエッチングの際のプラズマ発光の波長が異なるので、それを利用してＳｉＮＯ膜５１の表面が露出したところでエッチングを止めることができる。これにより、半導体膜２（チャネル形成領域１２）の損傷（またはアモルファス化）または膜減りを防止することができる。尚、この実施例ではＳｉＮＯ膜５１上にＳｉＯＮ膜５２を形成しているが、逆でもよい。また、ＳｉＮＯ膜の代わりに窒化シリコン膜を用いることもできる。サイドウォール膜を積層膜でなく、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコン等からなる単層膜とすることも可能である。
【００７５】
続いて、図８（ｄ）の工程で、サイドウォール５３で覆われず露出したＳｉＮＯ膜５１の部分をエッチングにより除去して、凹部１３の底部に位置する薄膜下された不純物無添加層４（チャネル形成領域１２）及び凹部１３の両側に位置する金属シリサイド層６を露出する。このとき、不純物無添加層４及び金属シリサイド層６の損傷を極力小さくするためウェットエッチングを用いることが好ましい。
【００７６】
図８（ｅ）の工程では、露出したチャネル形成領域１２及び金属シリサイド層６の上面に熱酸化により選択的に絶縁膜１４を形成する。尚、ＣＶＤ法などにより表面全体を覆う絶縁膜を形成することもできる。
【００７７】
続いて、図８（ｆ）の工程で、凹部１３内のチャネル形成領域１２の上方に絶縁膜１４を介してゲート電極１５を形成する。
【００７８】
その後、図１（ｉ）及び（ｊ）に示したのと同様の工程により層間絶縁膜１６、開口部１７及び導電膜１８を形成することで、ＴＦＴ２０ｆが作製される。
【００７９】
このＴＦＴ２０ｆでは、凹部１３の側面を覆うサイドウォール５３が設けられているため、ゲート電極１５と金属シリサイド層６の間のリークをより確実に防止することができる。尚、この実施例でも、図４（ａ）〜（ｇ）に示した実施例と同様に、ゲート電極１５の形成後に不純物イオンを添加してソース領域１０及びドレイン領域１１を形成することも可能である。
【００８０】
本発明の半導体装置（ＴＦＴ）及びその作製方法は、例えば、液晶表示装置の画素トランジスタや周辺駆動回路のスイッチング用ＴＦＴの作製に用いることができる。他の一般的な半導体集積回路内のスイッチングＴＦＴの作製に用いることもできる。本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図９（Ａ）〜図９（Ｈ）に示す。
【００８１】
図９（Ａ）はデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体３０１、支持台３０２、表示部３０３、スピーカー部３０４、ビデオ入力端子３０５等を含む。このようなディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用など任意の情報表示用表示装置として用いることができる。本発明の半導体装置及びその作製方法は、このようなディスプレイの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないディスプレイを歩留りよく実現することができる。
【００８２】
図９（Ｂ）はデジタルカメラであり、本体３１１、表示部３１２、受像部３１３、操作キー３１４、外部接続ポート３１５、シャッターボタン３１６等を有する。本発明の半導体装置及びその作製方法は、このようなデジタルカメラの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないデジタルカメラを歩留りよく実現することができる。
【００８３】
図９（Ｃ）はコンピュータであり、本体３２１、筐体３２２、表示部３２３、キーボード３２４、外部接続ポート３２５、ポインティングデバイス３２６等を有する。なおコンピュータには、ノート型コンピュータに代表されるモバイルコンピュータやデスクトップ型コンピュータに代表される据え置き型コンピュータが含まれる。本発明の半導体装置及びその作製方法は、このようなコンピュータの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないコンピュータを歩留りよく実現することができる。
【００８４】
図９（Ｄ）はモバイルコンピュータであり、本体３３１、表示部３３２、スイッチ３３３、操作キー３３４、赤外線ポート３３５等を有する。本発明の半導体装置及びその作製方法は、このようなモバイルコンピュータの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないモバイルコンピュータを歩留りよく実現することができる。
【００８５】
図９（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４１、筐体３４２、第１表示部３４３、第２表示部３４４、記録媒体（ＤＶＤ等）読み込み部３４５、操作キー３４６、スピーカー部３４７等を有する。第１表示部３４３は主として画像情報を表示し、第２表示部３４４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体装置及びその作製方法は、このような携帯型画像再生装置の第１及び第２表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ない携帯型画像再生装置を歩留りよく実演することができる。
【００８６】
図９（Ｆ）はゴーグル型ディスプレイであり、本体３５１、表示部３５２、アーム部３５３を有する。本発明の半導体装置及びその作製方法は、このようなゴーグル型ディスプレイの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないゴーグル型ディスプレイを歩留りよく実演することができる。
【００８７】
図９（Ｇ）はビデオカメラであり、本体３６１、表示部３６２、筐体３６３、外部接続ポート３６４、リモコン受信部３６５、受像部３６６、バッテリー３６７、音声入力部３６８、操作キー３６９等を有する。本発明の半導体装置及びその作製方法は、このようなビデオカメラの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないビデオカメラを歩留りよく実演することができる。
【００８８】
図９（Ｈ）は携帯電話機であり、本体３７１、筐体３７２、表示部３７３、音声入力部３７４、音声出力部３７５、操作キー３７６、外部接続ポート３７７、アンテナ３７８等を有する。本発明の半導体装置及びその作製方法は、このような携帯電話の表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ない携帯電話を歩留りよく実演することができる。
【００８９】
尚、上記したような電子機器の表示部は、例えば各画素にＬＥＤや有機ＥＬなどの発光素子を用いた自発光型とすることも、或いは、液晶ディスプレイのようにバックライトなど別の光源を用いたものとすることもできるが、自発光型の場合、バックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
【００９０】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示したり、ＴＶ受像器として用いられたりすることが多くなり、特に動画情報を表示する機会が増してきている。表示部が自発光型の場合、有機ＥＬ等の発光材料の応答速度は液晶に比べて非常に速いため、そのような動画表示に好適である。また、応答時間の速さは時間分割駆動を行う上でも好ましい。また、自発光型であることによって、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【００９１】
自発光型の表示部では発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部を自発光型とする場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【００９２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【００９３】
【図１（ａ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｂ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｃ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｄ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｅ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｆ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｇ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｈ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｉ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図１（ｊ）】本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。
【図２（ａ）】本発明に基づく半導体装置の作製方法の別の実施例を示すための断面図。
【図２（ｂ）】本発明に基づく半導体装置の作製方法の別の実施例を示すための断面図。
【図２（ｃ）】本発明に基づく半導体装置の作製方法の別の実施例を示すための断面図。
【図３（ａ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図３（ｂ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図３（ｃ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図３（ｄ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図４（ａ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図４（ｂ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図４（ｃ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図４（ｄ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図４（ｅ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図４（ｆ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図４（ｇ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図５（ａ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図５（ｂ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図５（ｃ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図５（ｄ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図５（ｅ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図５（ｆ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図６】ハーフトーンマスクの別の実施例を示す断面図。
【図７（ａ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図７（ｂ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図７（ｃ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図７（ｄ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図８（ａ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図８（ｂ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図８（ｃ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図８（ｄ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図８（ｅ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図８（ｆ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図８（ｇ）】本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。
【図９】本発明を適用可能な電子機器を示す斜視図。
【符号の説明】
【００９４】
１  絶縁性基板
２  半導体膜
３  不純物添加層
４  不純物無添加層
５  金属膜
６  金属シリサイド層
７  レジスト
８  開口
１０  ソース領域
１１  ドレイン領域
１２  チャネル形成領域
１３  凹部
１４  ゲート絶縁膜
１４ａ  ゲート絶縁膜
１５  ゲート電極
１６  層間絶縁膜
１７  開口部（コンタクトホール）
１８  導電膜
２０、２０ａ〜２０ｆ  ＴＦＴ
２３  ＳｉＯＮ膜
２４  サイドウォール
２５、２６  低濃度不純物添加領域（ＬＤＤ領域）
３０、４０  ハーフトーンマスク（グレートーンマスク）
３１  石英板
３２  半透光性膜
３３  遮光膜
３５  薄膜部分
３６  厚膜部分
４１  遮光材料層
４２  開口
４３  スリット
５１  ＳｉＮＯ膜
５２  ＳｉＯＮ膜
５３  サイドウォール
【図１（ａ）】
0005244364.tif 000002
【図１（ｂ）】
0005244364.tif 000003
【図１（ｃ）】
0005244364.tif 000004
【図１（ｄ）】
0005244364.tif 000005
【図１（ｅ）】
0005244364.tif 000006
【図１（ｆ）】
0005244364.tif 000007
【図１（ｇ）】
0005244364.tif 000008
【図１（ｈ）】
0005244364.tif 000009
【図１（ｉ）】
0005244364.tif 000010
【図１（ｊ）】
0005244364.tif 000011
【図２（ａ）】
0005244364.tif 000012
【図２（ｂ）】
0005244364.tif 000013
【図２（ｃ）】
0005244364.tif 000014
【図３（ａ）】
0005244364.tif 000015
【図３（ｂ）】
0005244364.tif 000016
【図３（ｃ）】
0005244364.tif 000017
【図３（ｄ）】
0005244364.tif 000018
【図４（ａ）】
0005244364.tif 000019
【図４（ｂ）】
0005244364.tif 000020
【図４（ｃ）】
0005244364.tif 000021
【図４（ｄ）】
0005244364.tif 000022
【図４（ｅ）】
0005244364.tif 000023
【図４（ｆ）】
0005244364.tif 000024
【図４（ｇ）】
0005244364.tif 000025
【図５（ａ）】
0005244364.tif 000026
【図５（ｂ）】
0005244364.tif 000027
【図５（ｃ）】
0005244364.tif 000028
【図５（ｄ）】
0005244364.tif 000029
【図５（ｅ）】
0005244364.tif 000030
【図５（ｆ）】
0005244364.tif 000031
【図６】
0005244364.tif 000032
【図７（ａ）】
0005244364.tif 000033
【図７（ｂ）】
0005244364.tif 000034
【図７（ｃ）】
0005244364.tif 000035
【図７（ｄ）】
0005244364.tif 000036
【図８（ａ）】
0005244364.tif 000037
【図８（ｂ）】
0005244364.tif 000038
【図８（ｃ）】
0005244364.tif 000039
【図８（ｄ）】
0005244364.tif 000040
【図８（ｅ）】
0005244364.tif 000041
【図８（ｆ）】
0005244364.tif 000042
【図８（ｇ）】
0005244364.tif 000043
【図９】
0005244364.tif 000044