(57)【要約】データビットＤ０〜Ｄ５で構成されるデジタル信号に応じた電流をデータ線（ＤＬ）へ供給する電流供給回路（１００）は、電流制御回路（１１０）と、プリチャージスイッチ（１４０）と、プリチャージ調整回路（１５０）とを含む。電流制御回路（１１０）は、データビット（Ｄ０〜Ｄ５）をそれぞれ反映した制御信号（Ｖｃｎｔ０〜Ｖｃｎｔ５）に応答して、データ線（ＤＬ）に流れる電流量を制御する。プリチャージスイッチ（１４０）は、電流供給前にデータ線（ＤＬ）を所定電圧（Ｖｂｆ）でプリチャージする。プリチャージ調整回路（１５０）は、データビット（Ｄ０〜Ｄ５）に対応する定常電圧へデータ線ＤＬの電圧が近づくように、制御信号（Ｖｃｎｔ０〜Ｖｃｎｔ５）に応じた電荷の授受をデータ線ＤＬとの間で行なう。これにより、デジタルデータに応じたアナログ電流を高速に供給することが可能となる。
2004107303.tif 000002
【特許請求の範囲】
【請求項１】
ｎビット（ｎ：２以上の整数）のデジタルデータ（Ｄ０−Ｄ５）に応じた出力電流を供給する電流供給回路（１００）であって、
電流供給時に、電流駆動素子（２３）を介して第１の電源ノード（１１）と電気的に接続される電流出力ノード（ＤＬ）と、
第２の電源ノード（１２）および前記電流出力ノードの間に設けられ、前記デジタルデータを受けて、前記電流供給時に前記第１および第２の電源ノード間に前記電流出力ノードを含んで形成される電流経路の電流量を前記デジタルデータに応じて制御するための電流制御回路（１１０）と、
前記デジタルデータを受けて、前記電流供給開始後に、前記電流出力ノードに前記デジタルデータに応じた電圧変化を強制的に生じさせるための電圧調整回路（１４０，１５０）とを備える、電流供給回路。
【請求項２】
前記電流駆動素子は、前記第１の電源ノード（１１）および前記電流出力ノード（ＤＬ）とそれぞれ電気的に接続されたソースおよびドレインを有する電界効果型トランジスタ（２３）を含み、
前記電界効果型トランジスタのゲートおよびドレイン間は、前記電流供給時に電気的に接続される、請求の範囲第１項に記載の電流供給回路。
【請求項３】
前記電流供給時において、前記電流出力ノード（ＤＬ）の電圧は、前記電流駆動素子（２３）の特性に依存して、前記出力電流のレベルに応じた定常電圧（Ｖｓｔ）へ整定し、
前記電圧調整回路（１４０，１５０）は、前記デジタルデータ（Ｄ０−Ｄ５）に応じて、前記電流出力ノードの電圧を前記定常電圧へ近づけるように前記電流出力ノード（ＤＬ）との間で電荷の授受を行なう、請求の範囲第１項に記載の電流供給回路。
【請求項４】
前記電圧調整回路（１４０，１５０）は、
前記出力電流の供給に先立って、前記電流出力ノード（ＤＬ）を所定電圧（Ｖｂｆ）にプリチャージするプリチャージ回路（１４０）と、
前記電流供給開始時より、前記電流出力ノードとの間で前記デジタルデータ（Ｄ０−Ｄ５）に応じた電荷の授受を行なうプリチャージ調整回路（１５０）とを含む、請求の範囲第１項に記載の電流供給回路。
【請求項５】
前記プリチャージ調整回路（１５０）は、前記デジタルデータのｎビット（Ｄ０−Ｄ５）にそれぞれ対応して設けられるｎ個の調整ユニットを含み、
前記ｎ個の調整ユニットは、
前記出力電流の供給に先立って、第１から第ｎの電圧（Ｖ０−Ｖ５）によってそれぞれ充電されるｎ個のキャパシタ（Ｃ０−Ｃ５）と、
前記ｎ個のキャパシタと前記電流出力ノード（ＤＬ）との間にそれぞれ設けられたｎ個のスイッチ素子（１７０−１７５）とをそれぞれ有し、
前記ｎ個のスイッチの各々は、前記電流供給時に、前記デジタルデータの対応の１ビットに応じてオンまたはオフする、請求の範囲第４項に記載の電流供給回路。
【請求項６】
前記電流供給時において、前記電流出力ノード（ＤＬ）の電圧は、前記電流駆動素子（２３）の特性に依存して、前記出力電流のレベルに応じた定常電圧（Ｖｓｔ）へ整定し、
前記所定電圧（Ｖｂｆ）、前記第１から第ｎの電圧（Ｖ０−Ｖ５）および前記ｎ個のキャパシタの容量値（Ｃ０−Ｃ５）は、前記デジタルデータのｎビットの組合せの少なくとも一部のそれぞれにおける、前記ｎビットに対応した前記ｎ個のスイッチ素子（１７０−１７５）の少なくとも一部のオン前後での、前記定常電圧を反映した電荷保存則に基づいて設計される、請求の範囲第５項に記載の電流供給回路。
【請求項７】
前記電流制御回路（Ｌ１０）は、前記デジタルデータのｎビット（Ｄ０−Ｄ５）にそれぞれ対応して設けられ、かつ、前記電流出力ノード（ＤＬ）に対して並列に接続されたｎ個の定電流源（１２０−１２５）を含み、
前記ｎ個の定電流源は、前記ｎビットにそれぞれ応じて、第１から第ｎの電流（Ｉ１，Ｉ２，Ｉ４，Ｉ８，Ｉ３２）を前記第２の電源ノード（１２）および前記電流出力ノードの間に生じさせる、請求の範囲第１項に記載の電流供給回路。
【請求項８】
前記第１から第ｎの電流（Ｉ１，Ｉ２，Ｉ４，Ｉ８，Ｉ３２）は、前記デジタルデータのｎビット（Ｄ０−Ｄ５）の所定の重み付けに応じて、２の累乗に従って段階的に設定される、請求の範囲第７項に記載の電流供給回路。
【請求項９】
ｎビット（ｎ：２以上の整数）のデジタルデータ（Ｄ０−Ｄ５）に応じた出力電流を供給する電流供給回路（１００＃）であって、
電流供給時に、電流駆動素子（２３）を介して第１の電源ノード（１１）と電気的に接続される電流出力ノード（ＤＬ）と、
第２の電源ノード（１２）および前記電流出力ノードの間に設けられ、前記デジタルデータを受けて、前記電流供給時に前記第１および第２の電源ノード間に前記電流データ線を含んで形成される電流経路の電流量を前記デジタルデータに応じて制御するための電流制御回路（１１０）と、
前記デジタルデータを受けて、前記電流供給に先立って、前記電流出力ノードの電圧を前記デジタルデータに応じた電圧へ近づけるための電圧調整回路（１４０，１５０）とを備える、電流供給回路。
【請求項１０】
前記電流供給時において、前記電流出力ノード（ＤＬ）の電圧は、前記電流駆動素子（２３）の特性に依存して、前記出力電流のレベルに応じた定常電圧（Ｖｓｔ）へ整定し、
前記電圧調整回路（１４０、１５０）は、
第１の期間（ｔ０−ｔａ）に、前記電流出力ノードを所定電圧（Ｖｂｆ）にプリチャージするプリチャージ回路（１４０）と、
前記第１の期間よりも後に設けられる第２の期間（ｔａ−ｔ１）に、前記電流出力ノード（ＤＬ）の電圧を前記定常電圧へ近づけるように、前記電流出力ノードとの間で前記デジタルデータ（Ｄ０−Ｄ５）に応じた電荷の授受を行なうプリチャージ調整回路とを含む、請求の範囲第９項に記載の電流供給回路。
【請求項１１】
ｎビット（ｎ：２以上の整数）の画像データ（Ｄ０−Ｄ５）に応じた階調表示を行なう表示装置（１０）であって、
前記画像データに応じた表示電流を供給する電流供給回路（１００）と、
各々が、供給された電流に応じた輝度を発する電流駆動型発光素子（２１）と、前記電流駆動型発光素子に前記表示電流に応じた電流を供給するための画素駆動回路（２２）とを含む複数の画素回路（２０）と、
前記電流供給回路が供給する前記表示電流を前記複数の画素回路へ伝達するための電流データ線（ＤＬ）とを備え、
前記画素駆動回路は、前記表示電流の伝達を受ける所定期間に、前記電流データ線および第１の電源ノード（１１）の間に接続される電流駆動素子（２３）を有し、かつ、前記所定期間に伝達された前記表示電流に応じた電流を前記電流駆動型発光素子へ供給し、
前記電流供給回路は、
第２の電源ノード（１２）および前記電流データ線の間に設けられ、前記画像データを受けて、前記表示電流の供給時に前記第１および第２の電源ノード間に前記電流データ線を含んで形成される電流経路の電流量を前記画像データに応じて制御するための電流制御回路（１１０）と、
前記画像データを受けて、前記表示電流の供給開始後に、前記電流データ線に前記画像データに応じた電圧変化を強制的に生じさせるための電圧調整回路（１４０，１５０）とを含む、表示装置。
【請求項１２】
前記電流制御回路（１１０）は、前記画像データのｎビット（Ｄ０−Ｄ５）に対応してそれぞれ設けられ、前記電流データ線に並列に接続されたｎ個の定電流源（１２０−１２５）を含み、
前記ｎ個の定電流源は、前記ｎビットにそれぞれ応じて、第１から第ｎの電流（Ｉ１，Ｉ２，Ｉ４，Ｉ８，Ｉ１６，Ｉ３２）を前記電流データ線に生じさせる、請求の範囲第１１項に記載の表示装置。
【請求項１３】
前記表示電流の供給時において、前記電流データ線（ＤＬ）の電圧は、前記電流駆動素子（２３）の特性に依存して、前記表示電流のレベルに応じた定常電圧（Ｖｓｔ）へ整定し、
前記電圧調整回路（１４０，１５０）は、
前記表示電流の供給に先立って、前記電流データ線を所定電圧（Ｖｂｆ）にプリチャージするプリチャージ回路（１４０）と、
前記表示電流の供給開始時より、前記電流データ線の電圧を前記定常電圧へ近づけるように、前記電流データ線との間で前記画像データに応じた電荷の授受を行なうプリチャージ調整回路（１５０）とを含む、請求の範囲第１１項に記載の表示装置。
【請求項１４】
前記プリチャージ調整回路（１５０）は、前記画像データのｎビット（Ｄ０−Ｄ５）にそれぞれ対応して設けられるｎ個のプリチャージ調整ユニットを含み、
前記ｎ個のプリチャージ調整ユニットは、
前記表示電流の供給に先立って、第１から第ｎの電圧（Ｖ０−Ｖ５）によってそれぞれ充電されるｎ個のキャパシタ（Ｃ０−Ｃ５）と、
前記ｎ個のキャパシタと前記電流データ線（ＤＬ）との間にそれぞれ設けられたｎ個のスイッチ素子（１７０−１７５）とをそれぞれ有し、
前記ｎ個のスイッチの各々は、前記表示電流の供給時に、前記画像データの対応の１ビットに応じてオンまたはオフする、請求の範囲第１３項に記載の表示装置。
【発明の詳細な説明】
【技術分野】  この発明は、電流供給回路に関し、より特定的には、デジタルデータに応じたアナログ電流を供給する電流供給回路ならびに、電流に応じて発光輝度が変化する有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の電流駆動型発光素子を各画素に備え、当該電流供給回路から出力された電流によって階調表示を実行する表示装置に関する。
【背景技術】  フラットパネルタイプの表示装置として、各画素が電流駆動型発光素子で構成された自発光型の表示装置が注目されている。自発光型表示装置は、良好な視認性を有し、また動画表示特性にも優れている。電流駆動型発光素子としては、発光ダイオード（ＬＥＤ）がよく知られている。
一般に、表示装置においては、行列状に配置された複数の画素が、点順次走査や線順次走査によって順次駆動されて、表示電流の供給を受ける。そして、各画素は次に駆動されるまでの間、駆動時に供給された表示電流に応じた輝度を出力する。各画素が受ける表示電流は、階調表示を実現するために通常アナログ電流となる。このアナログ電流を、各発光素子の最大輝度および最小輝度の中間レベルに設定することによって、各画素における階調表示を実行することができる。
したがって、電流駆動型発光素子を備えた表示装置においては、各画素での階調的な輝度を示す画像データに応じた表示電流を正確に生成するための電流供給回路が必要である。一般的に、画像データは、複数ビットのデジタルデータとされる。
このような表示装置において、階調表示のための表示電流（以下、「階調電流」とも称する）を供給するための電流供給回路が、たとえば特開平１１−２１２４９３号公報（以下、「従来の技術」と称する）の第１図に開示されている。従来の技術による電流供給回路は、画像データを構成する複数ビットにそれぞれ応答して選択的にオン・オフする薄膜トランジスタ（ＴＦＴ）を介して、複数の定電流源を並列に接続することにより、これらの定電流源からの供給電流の和として階調電流を発生させる。
【発明の開示】
しかしながら、従来の技術の電流供給回路の構成では、これらの定電流源の出力電流が加算される出力ノードの定常的な電圧は、定電流源中の電流駆動素子の特性に依存して、供給されるべき階調電流のレベルに応じて異なってくる。したがって、画像データに応じた階調電流の供給時において、当該出力ノードが階調電流に応じた定常電圧へ達するまでの過渡期間においては、階調電流は、画像データに応じたレベルに整定しない。この結果、このような構成の電流供給回路では、階調表示のための正確な階調電流を、高速に発生させることが困難であるという問題点があった。
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、デジタルデータに応じたアナログ電流を高速に供給することが可能な電流供給回路、ならびにそのような電流供給回路を用いて階調電流を供給する表示装置の構成を提供することである。
この発明に従う電流供給回路は、ｎビット（ｎ：２以上の整数）のデジタルデータに応じた出力電流を供給する電流供給回路であって、電流供給時に、電流駆動素子を介して第１の電源ノードと電気的に接続される電流出力ノードと、第２の電源ノードおよび電流出力ノードの間に設けられ、デジタルデータを受けて、電流供給時に第１および第２の電源ノード間に電流出力ノードを含んで形成される電流経路の電流量をデジタルデータに応じて制御するための電流制御回路と、デジタルデータを受けて、電流供給開始後に、電流出力ノードにデジタルデータに応じた電圧変化を強制的に生じさせるための電圧調整回路とを備える。
この発明の他の構成に従う電流供給回路は、ｎビット（ｎ：２以上の整数）のデジタルデータに応じた出力電流を供給する電流供給回路であって、電流供給時に、電流駆動素子を介して第１の電源ノードと電気的に接続される電流出力ノードと、第２の電源ノードおよび電流出力ノードの間に設けられ、デジタルデータを受けて、電流供給時に第１および第２の電源ノード間に電流データ線を含んで形成される電流経路の電流量をデジタルデータに応じて制御するための電流制御回路と、デジタルデータを受けて、電流供給に先立って、電流出力ノードの電圧をデジタルデータに応じた電圧へ近づけるための電圧調整回路とを備える。
この発明に従う表示装置は、ｎビット（ｎ：２以上の整数）の画像データに応じた階調表示を行なう表示装置であって、画像データに応じた表示電流を供給する電流供給回路と、各々が、供給された電流に応じた輝度を発する電流駆動型発光素子と、電流駆動型発光素子に表示電流に応じた電流を供給するための画素駆動回路とを含む複数の画素回路と、電流供給回路が供給する表示電流を複数の画素回路へ伝達するための電流データ線とを備え、画素駆動回路は、表示電流の伝達を受ける所定期間に、電流データ線および第１の電源ノードの間に接続される電流駆動素子を有し、かつ、所定期間以外では所定期間に伝達された表示電流に応じた電流を電流駆動型発光素子へ供給し、電流供給回路は、第２の電源ノードおよび電流データ線の間に設けられ、画像データを受けて、表示電流の供給時に第１および第２の電源ノード間に電流データ線を含んで形成される電流経路の電流量を画像データに応じて制御するための電流制御回路と、画像データを受けて、電流データ線に画像データに応じた電圧変化を強制的に生じさせるための電圧調整回路とを含む。
本発明に従う電流供給回路は、デジタルデータに応じた電流の開始直後からあるいは開始前において、当該デジタルデータに応じて電流が出力される出力ノードの電圧を強制的に変化させることができるので、所望レベルの電流を速やかに生成することができる。
特に、このような電流供給回路を用いて、表示装置の各画素へ供給される階調表示のための階調電流を発生することにより、階調電流の生成を高速化して、表示装置における表示品位の向上や低消費電力化を図ることができる。また、階調電流が微小であり、プリチャージ回路が無いと充電に長い時間を要するような場合でも、当該出力ノードの電圧が短時間で定常状態に達するため、画像１階調当たりの電流値を小さくすることができる。つまり、データビット数が多くなっても、精度の高い階調表示が可能となり、高品位画質が実現できる。
【図面の簡単な説明】  図１は、本発明に従う電流供給回路を備えた表示装置の全体構成を示すブロック図である。
図２は、図１に示された画素回路の構成を示す回路図である。
図３は、実施の形態１に従う電流供給回路の構成を示す回路図である。
図４は、実施の形態１に従う電流供給回路の具体的素子配列を示す回路図である。
図５は、実施の形態１に従う電流供給回路の動作を示す波形図である。
図６は、実施の形態１に従う電流供給回路による電流供給時におけるデータ線電圧の推移を説明する概念図である。
図７は、本発明に従う電流供給回路におけるプリチャージ調整回路による効果を説明する概念図である。
図８は、実施の形態２に従う電流供給回路の構成を示す回路図である。
図９は、実施の形態２に従う電流供給回路の動作を説明する波形図である。
【発明を実施するための最良の形態】  以下において、図面を参照して本発明の実施の形態について詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
（実施の形態１）
以下において、図面を参照して本発明の実施の形態について詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
［実施の形態１］
図１は、本発明に従う電流供給回路を備えた表示装置の全体構成を示すブロック図である。
図１を参照して、表示装置１０は、複数の画素回路２０が行列状に配置された表示パネル部３０と、スキャン回路４０と、階調電流発生部５０とを備える。
なお、以下においては、表示装置１０は、データビットＤ０〜Ｄ５から構成される６ビットの画像データに応じた画像を表示するものとする。すなわち、各画素において、６ビットの画像データに応じて２６＝６４段階の階調表示が実行される。
各画素回路２０は、後ほど詳細に説明するように、電流駆動型発光素子（たとえばＥＬ素子や発光ダイオード）を有する。表示パネル部３０において、複数の画素回路２０は、行列状に配置される。画素の行（以下、単に「画素行」とも称する）にそれぞれ対応して走査線ＳＬが配置され、画素の列（以下、単に「画素列」とも称する）にそれぞれ対応してデータ線ＤＬが配置される。
なお、各画素行において、３つの画素回路２０ごとに１つのカラー表示単位３１を構成して、各カラー表示単位３１において、３つの画素回路２０によってＲ（赤）、Ｇ（緑）およびＢ（青）をそれぞれ表示することにより、カラー画像を表示することができる。
スキャン回路４０は、所定の走査周期を示すクロックＣＬＫＶに応答して、画素行を順に選択する。スキャン回路４０は、選択行に対応する走査線ＳＬを選択状態へ活性化し、残りの走査線ＳＬを非選択状態へ非活性化する。したがって、各走査線ＳＬは、一定周期で順番に選択状態へ活性化される。
階調電流発生部５０は、シフトレジスタ５２と、ラッチ回路５４と、電流供給回路１００とを含む。
シフトレジスタ５２には、所定周期を示すクロックＣＬＫＨに応答して、画素列を順に選択するための制御信号およびそれに付随したタイミング信号群を含む制御信号群５３を生成する。
ラッチ回路５４は、シフトレジスタ５２から出力された制御信号群５３に含まれるラッチ信号に応答して、Ｒ（赤），Ｇ（緑），Ｂ（青）の各々に対応するデータビットＤ０〜Ｄ５を取込んで保持する。さらに、ラッチ回路５４は、保持するデータビットＤ０〜Ｄ５に応答して、電流供給回路１００の動作を制御するための制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５を生成する。図１では、ラッチ回路５４が１つのカラー表示単位３１を構成する３つの画素列ごとに配置される構成を例示しているが、このようなラッチ回路を各画素列ごとあるいはより多数の画素列ごとに設ける構成としてもよい。
なお、Ｒ（赤）、Ｇ（緑）およびＢ（青）をそれぞれ表示する画素回路２０において、各々の構成および動作は同一であるので、以下においては表示色を区別することなく総括的に、画素の構成および動作について説明することとする。
電流供給回路１００は、各データ線ＤＬに対応して設けられ、プリチャージタイミングを規定する制御信号Ｖｓｔｇおよびラッチ回路５４からの制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５に応答して、データビットＤ０〜Ｄ５に応じた階調電流を対応のデータ線ＤＬへ供給する。
なお、以下では、６４（２６）段階の階調表示にそれぞれ対応する階調電流を、電流Ｉ０〜Ｉ６３でそれぞれ示すこととする。また、隣り合う階調間での電流レベル差は互いに等しいものとする。すなわち、Ｉ０＝０であり、かつ、Ｉ６３−Ｉ６２＝Ｉ６２−Ｉ６１＝…＝Ｉ３−Ｉ２＝Ｉ２−Ｉ１＝Ｉ１−Ｉ０＝Ｉ１であるものとする。
なお、図１には、スキャン回路４０および階調電流発生部５０が表示パネル部３０と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部３０の外部回路として設けることも可能である。
図２は、図１に示された画素回路２０の構成を示す回路図である。図２には、一例として、電流駆動型の発光素子として有機発光ダイオード（ＯＬＥＤ）を備えた電流プログラム型の画素回路構成が示される。
図２を参照して、画素回路２０は、有機発光ダイオード２１と、画素駆動回路２２とを含む。画素駆動回路２２は、データ線ＤＬを介して電流供給回路１００から階調電流を伝達され、伝達された階調電流に応じた電流を有機発光ダイオード２１へ供給する。画素駆動回路２２は、ｐ型ＴＦＴ２３，２６，２７と、ｎ型ＴＦＴ２４と、キャパシタ２５とを有する。
電流駆動素子であるｐ型ＴＦＴ２３は、電源電圧Ｖｄｄを供給する電源ノード１１と接続されるソースと、ノードＮａに接続されるドレインと、ノードＮｂと接続されるゲートとを有する。キャパシタ２５は、ｐ型ＴＦＴ２３のソース・ゲート間電圧（以下、「ゲート電圧」とも称する）を保持するように、電源ノード１１およびノードＮｂ間に接続される。
ｐ型ＴＦＴ２６は、ノードＮａおよびＮｂ間の接続を制御するスイッチ素子として設けられ、ｐ型ＴＦＴ２７は、データ線ＤＬおよびノードＮａ間の接続を制御するスイッチ素子として設けられる。ｎ型ＴＦＴ２４は、ノードＮａおよび有機発光ダイオード２１間の接続を制御するスイッチ素子として設けられる。ｎ型ＴＦＴ２４およびｐ型ＴＦＴ２６，２７の各ゲートは、対応の走査線ＳＬと接続される。
有機発光ダイオード２１は、ｎ型ＴＦＴ２４および所定電圧Ｖｓｓ（たとえば接地電圧）を供給する電源ノード１２との間に接続される。すなわち、電源ノード１２は、共通電極に相当する。図２においては、有機発光ダイオード２１のカソードが共通電極と接続される「カソードコモン構成」が代表的に示される。有機発光ダイオード２１は、供給された電流に応じた輝度を出力する。
本実施の形態では、画素回路中において、ｐ型ＴＦＴ２６および２７がターンオンする状態、すなわち走査線ＳＬが論理ローレベル（以下、単に「Ｌレベル」と称する）である状態を選択状態とし、ｎ型ＴＦＴ２４がターンオンする状態、すなわち走査線ＳＬが論理ハイレベル（以下、単に「Ｈレベル」と称する）である状態を非選択状態とする。
対応の走査線ＳＬが選択状態（Ｌレベル）に設定された画素では、ｐ型ＴＦＴ２６および２７がターンオンするため、電源ノード１１（電源電圧Ｖｄｄ）からｐ型ＴＦＴ２３，２７およびデータ線ＤＬを介して電流供給回路１００へ至る電流経路が形成され、電流供給回路１００によって制御された階調電流が当該電流経路に流される。
このとき、画素駆動回路２２では、電流駆動素子であるｐ型ＴＦＴ２３のドレインおよびゲート間がｐ型ＴＦＴ２６によって接続され、ｐ型ＴＦＴ２３はダイオード接続される。さらに、電流駆動素子が階調電流を流すときの状態、すなわちｐ型ＴＦＴ２３のゲート電圧が、キャパシタ２５によって保持される。このように、走査線ＳＬの選択期間において、画像データに応じた階調電流が画素駆動回路２２によってプログラムされる。
その後、走査対象が切換わり、対応の走査線ＳＬが非選択状態（Ｈレベル）に設定されると、ｐ型ＴＦＴ２６，２７はターンオフされ、ｎ型ＴＦＴ２４がターンオンされる。これにより、画素回路２０では、電源ノード１１（電源電圧Ｖｄｄ）からｐ型ＴＦＴ２３、ｎ型ＴＦＴ２４および有機発光ダイオード２１を介して電源ノード１２（所定電圧Ｖｓｓ）へ至る電流経路が形成され、当該電流経路には、ｐ型ＴＦＴ２３のゲート電圧に応じた電流が流される。この結果、走査線ＳＬの選択期間にプログラムされた階調電流を、走査線ＳＬの非選択期間においても有機発光ダイオード２１へ継続的に供給することが可能となる。したがって、各画素回路の表示輝度は、走査線ＳＬの選択に対応して更新可能であり、走査線ＳＬの非選択期間においても選択時に設定されたレベルに維持される。
図３は、実施の形態１に従う電流供給回路１００の構成を示す回路図である。
図３を参照して、電流供給回路１００は、電流制御回路１１０と、プリチャージスイッチ１４０と、プリチャージ調整回路１５０とを含む。電流供給回路１００は、電流出力ノードに相当するデータ線ＤＬへ、データビットＤ０〜Ｄ５から構成されるデジタルデータに応じたアナログ電流である階調電流を供給する。
電流制御回路１１０は、データビットＤ０〜Ｄ５にそれぞれ対応して設けられた、定電流源１２０〜１２５およびスイッチ素子１３０〜１３５を有する。スイッチ素子１３０〜１３５は、定電流源１２０〜１２５とそれぞれ直列に、データ線ＤＬおよび電源ノード１２の間に接続される。定電流源１２０〜１２５が接続される電源ノード１２は、必ずしも共通電極と同一ではないが、共通電極と同一の所定電圧Ｖｓｓを供給するノードとして、図２中の電源ノード１２と同一符号で示される。あるいは、図３に示された電源ノード１２を所定電圧Ｖｓｓ以外の電圧を供給する他の電源ノードに置き換えることも可能である。
定電流源１２０〜１２５は、最下位桁（ＬＳＢ）のデータビットＤ０から最上位桁（ＭＳＢ）のデータビットＤ５へそれぞれ対応して重み付けされた定電流を生成する。具体的には、定電流源１２０は電流Ｉ１を生成し、定電流源１２１は電流Ｉ２を生成し、定電流源１２２は電流Ｉ４を生成し、定電流源１２３は電流Ｉ８を生成し、定電流源１２４は電流Ｉ１６を生成し、定電流源１２５は電流Ｉ３２を生成する。
スイッチ素子１３０〜１３５は、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５にそれぞれ応答してオン・オフする。スイッチ素子１３０〜１３５の各々は、対応の制御信号Ｖｃｎｔ（制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５を総括的に表記したもの）がＨレベルのときにオンする一方で、Ｌレベルのときにオフする。制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５は、階調電流の供給時に、対応のデータビットＤ０〜Ｄ５が“１”であるときにＨレベルに設定される一方で、“０”のときにＬレベルに設定される。
したがって、データビットＤ０〜Ｄ５の組合せに応じて、対応のデータビットが“１”である定電流源によって画素回路２０側で電源ノード１１（電源電圧Ｖｄｄ）と電気的に接続されたデータ線ＤＬと電源ノード１２（所定電圧Ｖｓｓ）との間に、データビットＤ０〜Ｄ５に応じた電流を流すことができる。すなわち、（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０，０，０）〜（１，１，１，１，１，１）にそれぞれ対応して、電流Ｉ０，Ｉ１〜Ｉ６３の６４段階の階調電流をデータ線ＤＬへ供給することができる。
階調電流の供給時におけるデータ線ＤＬの定常電圧Ｖｓｔは、当該階調電流をデータ線ＤＬに流すときの、電流駆動素子（図２におけるｐ型ＴＦＴ２３）の電圧−電流特性に応じて決まる。言換えれば、階調電流の供給時において、データ線ＤＬの電圧（以下、単に「データ線電圧」と称する）が階調電流に対応した定常電圧Ｖｓｔに整定するまでの過渡期間では、データ線ＤＬおよび画素回路２０へ供給される階調電流は、データビットＤ０〜Ｄ５に正確に対応するレベルには未だ整定していない。
プリチャージスイッチ１４０は、階調電流の供給に先立って、制御信号Ｖｓｔｇに応答してオンすることにより、データ線ＤＬを所定電圧（プリチャージ電圧）Ｖｂｆにプリチャージする。たとえば、プリチャージスイッチ１４０は、所定電圧Ｖｂｆを供給するノードとデータ線ＤＬとの間に接続され、ゲートに制御信号Ｖｓｔｇを受けるｎ型ＴＦＴで構成することができる。
プリチャージ調整回路１５０は、スイッチ素子１６０〜１６５，１７０〜１７５およびキャパシタＣ０〜Ｃ５を有する。キャパシタＣ０〜Ｃ５は、ノードＮ０〜Ｎ５と所定電圧との間にそれぞれ接続される。
スイッチ素子１６０〜１６５は、充電電圧Ｖ０〜Ｖ５とノードＮ０〜Ｎ５との間にそれぞれ設けられ、各々がプリチャージスイッチ１４０と共通の制御信号Ｖｓｔｇに応答してオン・オフする。
スイッチ素子１７０〜１７５は、ノードＮ０〜Ｎ５とデータ線ＤＬとの間にそれぞれ設けられ、スイッチ素子１３０〜１３５と共通の制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５にそれぞれ応答してオン・オフする。スイッチ素子１６０〜１６５，１７０〜１７５の各々は、代表的にはｎ型ＴＦＴで構成される。
すなわち、スイッチ素子１６０，１７０およびキャパシタＣ０は、データビットＤ０に対応するプリチャージ調整ユニットを構成している。同様に、スイッチ素子１６１〜１６５，１７１〜１７５およびキャパシタＣ１〜Ｃ５によって、データビットＤ１〜Ｄ５にそれぞれ対応するプリチャージ調整ユニットが構成される。
図４には、図３に示した電流制御回路およびプリチャージ調整回路の具体的な素子配置について、データビットＤ０に対応する回路部分が代表的に例示される。
図４を参照して、スイッチ素子１３０、１６０および１７０はすべてｎ型ＴＦＴで構成されているが、各スイッチ素子は、ｎ型ＴＦＴおよびｐ型ＴＦＴのいじれで構成してもよい。すなわち、スイッチ素子１３０、１６０および１７０に用いるＴＦＴ素子の導電型の組合わせを（素子１３０，素子１６０，素子１７０）＝（ｐ型，ｐ型，ｐ型）、（ｎ型，ｐ型，ｎ型）あるいは、（ｐ型，ｎ型，ｐ型）としても良い。
図４に例示された電流制御回路およびプリチャージ調整回路の素子配置は、Ｄ０以外のその他のデータビットに対応する回路部分についても同様である。
電流供給回路１００は各データ線ＤＬに対応して配置されるため、表示装置の解像度が高くなり表示装置の列幅が減少すると、一般的に回路の配置が困難となる。しかしながら、図４に示した素子配置とすれば、共通のデータビット（Ｄ０）に対応する、定電流源１２０、キャパシタＣ０およびスイッチング素子１３０，１６０，１７０を列方向に一列に整列させ、かつ、スイッチ素子１３０，１６０，１７０の電流導通方向をデータ線ＤＬと平行にしたため、回路幅Ｗが小さくなり回路集積化に有利である。
次に、電流供給回路１００の動作を、図５を用いて説明する。
図５を参照して、電流供給期間が開始される時刻ｔ１以前において、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５は、データビットＤ０〜Ｄ５のレベルにかかわらず、Ｌレベルに設定される。
また、電流供給期間に先立って設けられる容量充電期間（時刻ｔ０〜ｔ１間）では、制御信号ＶｓｔｇがＨレベルに設定されて、スイッチ素子１４０，１６０〜１６５の各々がオンされる。したがって、容量充電期間においては、データ線ＤＬが所定電圧Ｖｂｆに充電される一方で、キャパシタＣ０〜Ｃ５は、充電電圧Ｖ０〜Ｖ５によってそれぞれ充電される。
時刻ｔ１において、選択行の画素に対する電流供給を行なうために、選択行の走査線ＳＬが非選択状態（Ｈレベル）から選択状態（Ｌレベル）に遷移する。走査線ＳＬは、走査対象が切換わる時刻ｔ２までの間、選択状態に維持される。
選択行の走査線ＳＬが選択状態に設定されると、既に説明したように、データ線ＤＬは、選択行の画素回路２０によって、電流駆動素子（ｐ型ＴＦＴ２３）を介して電源ノード１１（電源電圧Ｖｄｄ）と電気的に接続される。
電流供給期間（時刻ｔ１〜ｔ２）において、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５は、データビットＤ０〜Ｄ５にそれぞれ対応したレベルに設定される。図５においては、データビットＤ０〜Ｄ５が、（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，１，０，０，１，１）である場合が例示される。
これにより、対応のデータビットが“１”であるスイッチ素子１３０，１３１，１３４，１３５がオンして、定電流源１２０，１２１，１２４，１２５がデータ線ＤＬと接続される。したがって、データ線ＤＬを流れる電流、すなわち、電流供給回路１００が供給する階調電流は、定電流源１２０，１２１，１２４，１２５のそれぞれの供給電流の和、すなわち、Ｉ１＋Ｉ２＋Ｉ１６＋Ｉ３２＝Ｉ５１に設定される。
このとき、データ線電圧は定常的には電流Ｉ５１に対応する定常電圧に整定していき、データ線電圧が当該定常電圧に達した時点で、データ線ＤＬを流れる階調電流も画像データに応じた電流Ｉ５１に整定する。データ線ＤＬの定常電圧は、データビットＤ０〜Ｄ５に応じて異なる。定常電圧のレベルは、データビットＤ０〜Ｄ５に対応して定められる階調電流のレベルと、電流駆動素子の特性とから予め一意的に求めることができる。
制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５に応答して、スイッチ素子１３０，１３１，１３４，１３５と並行して、スイッチ素子１７０，１７１，１７４，１７５もオンする。したがって、電流供給期間の開始時より、データ線ＤＬには、対応のデータビットが“１”であるキャパシタＣ０，Ｃ１，Ｃ４，Ｃ５が接続される。これにより、上述の電流供給動作と並行して、データ線ＤＬとキャパシタＣ０，Ｃ１，Ｃ４，Ｃ５との間で電荷の授受が行なわれる。
プリチャージ調整回路１５０において、データ線ＤＬおよびキャパシタＣ０〜Ｃ５の間の接続は、データビットＤ０〜Ｄ５に応じて制御されるので、プリチャージ調整回路１５０は、データビットＤ０〜Ｄ５に応じた電圧変化をデータ線ＤＬに強制的に生じさせることができる。後程詳細に説明するように、プリチャージ調整回路１５０およびデータ線ＤＬの間での電荷の授受によって、データ線電圧がデータビットＤ０〜Ｄ５に対応するデータ線ＤＬの定常電圧に近づくように、プリチャージ調整回路１５０は構成される。
図６は、実施の形態１に従う電流供給回路による電流供給時におけるデータ線電圧の推移を説明する概念図である。
図６には、本発明に従う電流供給回路１００による電流供給時でのデータ線電圧の推移が符号２００で示される。一方、比較例として、電流供給回路１００からプリチャージ調整回路１５０の配置を省略して、データ線ＤＬを所定電圧にプリチャージした後に階調電流を供給する場合のデータ線電圧の推移を符号２１０で示している。
図６を参照して、本発明の電流供給回路１００では、時刻ｔ１における電流供給開始直後より、データ線ＤＬとプリチャージ調整回路１５０との間でデータビットＤ０〜Ｄ５に応じた電荷の授受が実行されて、データ線電圧をプリチャージ電圧から定常電圧Ｖｓｔへ近づけるような電圧変化が強制的に生じる。これにより、時刻ｔ１から整定時間Ｔｓ１経過後にデータ線電圧が定常電圧Ｖｓｔに達し、以後、正確な階調電流をデータ線ＤＬに供給することができる。
一方、プリチャージ調整回路１５０を具備しない構成では、データビットＤ０〜Ｄ５に応じてデータ線ＤＬと接続された定電流源による放電動作のみによってデータ線電圧は定常電圧Ｖｓｔへ近づいていく。したがって、この場合における整定時間Ｔｓ２は、電流供給回路１００での整定時間Ｔｓ１よりも長くなる。
すなわち、本発明の電流供給回路１００を用いることによって、デジタルデータに応じたレベルのアナログ電流を、速やかに生成することができる。このような電流供給回路を用いて、各画素へ供給される階調表示のための階調電流を発生することにより、階調電流の生成を高速化して表示装置における表示品位の向上や低消費電力化を図ることができる。
また、階調電流が微小であり、プリチャージ回路が無いと充電に長い時間を要するような場合でも、データ線電圧が短時間で定常状態に達するため、画像１階調当たりの電流値を小さくすることができる。つまり、データビット数が多くなっても、精度の高い階調表示が可能となり、高品位画質が実現できる。
次に、プリチャージ調整回路１５０の特性を決定づける、所定電圧Ｖｂｆ，Ｖ０〜Ｖ５およびキャパシタＣ０〜Ｃ５の容量値の設計手法について詳細に説明する。
電流供給期間、すなわち画素回路への電流書込時には、画素回路２０内のｐ型ＴＦＴ２３（電流駆動素子）は、ダイオード接続された状態で階調電流を流す。ゲートおよびドレイン間を接続し、ソースを電源電圧Ｖｄｄに接続したｐ型トランジスタのドレイン電流Ｉｄは、ドレイン電圧Ｖｄの関数として、下記（１）式のように示される。なお、（１）式において、ドレイン電流Ｉｄ［Ｖｄ］は、ドレイン電圧Ｖｄにおけるドレイン電流Ｉｄを示すものとする。
Ｉｄ［Ｖｄ］＝（β／２）・（Ｖｄｄ−Ｖｄ−Ｖｔｈ）２  …（１）
ただし、β＝（μ・Ｗ・Ｃｏｘ）／Ｌ、β：電流係数，μ：平均移動度，Ｗ：ゲートチャネル幅，Ｃｏｘ：ゲート容量（単位面積当たり），Ｌ：ゲートチャネル長，Ｖｔｈ：しきい値電圧。
また、電流駆動素子が、ソースを接地電圧（０Ｖ）と接続されたｎ型トランジスタである場合には、（１）式に代えて下記（２）式に従ってドレイン電流が求められる。
Ｉｄ［Ｖｄ］＝（β／２）・（Ｖｄ−Ｖｔｈ）２  …（２）
したがって、（１）式または（２）式から、ドレイン電流Ｉｄすなわち階調電流のレベルに応じて、ドレイン電圧Ｖｄすなわちデータ線ＤＬの定常電圧が一意的に求められる。
プリチャージ調整回路１５０によって最適な電荷の授受を行なうための条件は、この定常電圧Ｖｓｔを考慮した電荷保存則を解くことによって求めることができる。すなわち、所定電圧Ｖｂｆ，Ｖ０〜Ｖ５およびキャパシタＣ０〜Ｃ５の容量値は、データ線の定常電圧を考慮した、スイッチ素子１７０〜１７５のオン前後における電荷保存則とを併せて解くことによって求めることができる。
データビットＤ０〜Ｄ５に応答したスイッチ素子１７０〜１７５のオン後、すなわちプリチャージ調整回路１５０動作後のデータ線電圧をＶａｆとすると、スイッチ素子１７０〜１７５のオン前後における、プリチャージ調整回路１５０およびデータ線ＤＬの間における電荷保存則は、下記（３）式で示される。なお、以下では、キャパシタＣ０〜Ｃ５の容量値についても、Ｃ０〜Ｃ５と表記するものとする。
（Ｃｓｇ＋ΣＣｋ）・Ｖａｆ＝Ｃｓｇ・Ｖｂｆ＋Σ（Ｃｋ・Ｖｋ）  …（３）
なお、Ｃｓｇ：データ線容量，ｋ：ｋ＝０〜５のうちＤｋ＝“１”であるｋ。
階調電流を速やかに整定させるためには、電圧Ｖａｆと上記（１）式または（２）式から求められた定常電圧Ｖｓｔとが同一であることが望ましい。したがって、データビットＤ０〜Ｄ５の６４通りの組合せのそれぞれにおいて、定常電圧ＶｓｔをＶａｆに代入して得られた（３）式を連立させて解くことにより、電圧Ｖｂｆ，Ｖ０〜Ｖ５および容量値Ｃ０〜Ｃ５を求めることができる。
なお、ここでは、一設計例として、Ｃｓｇ＝２ｐＦ（ピコファラッド）、Ｖ５＝１Ｖと仮定し、電源電圧Ｖｄｄ＝８．５Ｖ、電流係数（β／２）＝１．９×１０−７（１．９Ｅ−７とも表記する）とした。
未知数が１２個であるので、上下６４通りのうち、代表的に１２通りについて、（４）〜（１５）式を連立させて求めればよい。
なお、（４）〜（１５）式において、電圧Ｖｄ［Ｉｄ＝ｘ］は、ドレイン電流（階調電流）Ｉｄ＝ｘにおけるドレイン電圧Ｖｄ（すなわち定常電圧Ｖｓｔ）を示すものとする。電圧Ｖｄ［Ｉｄ＝ｘ］は、上記（１）式より求めることができる。
（２＋Ｃ５）×Ｖｄ［Ｉｄ＝Ｉ３２］＝２×Ｖｂｆ＋Ｃ５×Ｖ５    …（４）
（２＋Ｃ４）×Ｖｄ［Ｉｄ＝Ｉ１６］＝２×Ｖｂｆ＋Ｃ４×Ｖ４    …（５）
（２＋Ｃ３）×Ｖｄ［Ｉｄ＝Ｉ８］＝２×Ｖｂｆ＋Ｃ３×Ｖ３    …（６）
（２＋Ｃ２）×Ｖｄ［Ｉｄ＝Ｉ４］＝２×Ｖｂｆ＋Ｃ２×Ｖ２    …（７）
（２＋Ｃ１）×Ｖｄ［Ｉｄ＝Ｉ２］＝２×Ｖｂｆ＋Ｃ１×Ｖ１    …（８）
（２＋Ｃ０）×Ｖｄ［Ｉｄ＝Ｉ１］＝２×Ｖｂｆ＋Ｃ０×Ｖ０    …（９）
（２＋Ｃ５＋Ｃ４）×Ｖｄ［Ｉｄ＝Ｉ４８］＝２×Ｖｂｆ＋Ｃ５×Ｖ５＋Ｃ４×Ｖ４    …（１０）
（２＋Ｃ４＋Ｃ３）×Ｖｄ［Ｉｄ＝Ｉ２４］＝２×Ｖｂｆ＋Ｃ４×Ｖ４＋Ｃ３×Ｖ３    …（１１）
（２＋Ｃ３＋Ｃ２）×Ｖｄ［Ｉｄ＝Ｉ１２］＝２×Ｖｂｆ＋Ｃ３×Ｖ３＋Ｃ２×Ｖ２    …（１２）
（２＋Ｃ２＋Ｃ１）×Ｖｄ［Ｉｄ＝Ｉ６］＝２×Ｖｂｆ＋Ｃ２×Ｖ２＋Ｃ１×Ｖ１    …（１３）
（２＋Ｃ１＋Ｃ０）×Ｖｄ［Ｉｄ＝Ｉ３］＝２×Ｖｂｆ＋Ｃ１×Ｖ１＋Ｃ０×Ｖ０    …（１４）
（２＋Ｃ０＋Ｃ５）×Ｖｄ［Ｉｄ＝Ｉ３３］＝２×Ｖｂｆ＋Ｃ０×Ｖ０＋Ｃ５×Ｖ５    …（１５）
たとえば、Ｉ３２＝１．０Ｅ−６（１．０μＡ：マイクロアンペア）とすると、（４）〜（１５）式を連立させることによって以下の結果が得られる。
Ｖｂｆ＝５．２７Ｖ，Ｖ０＝１．９６Ｖ，Ｖ１＝３．５４Ｖ，Ｖ２＝２．８９Ｖ，Ｖ３＝２．５７Ｖ，Ｖ４＝−０．２９Ｖ，（Ｖ５＝１．０Ｖ）。
また、Ｃ０＝０．１１ｐＦ，Ｃ１＝０．５０ｐＦ，Ｃ２＝０．６５ｐＦ，Ｃ３＝１．０３ｐＦ，Ｃ４＝０．６７ｐＦ，Ｃ５＝１．８７ｐＦ。
図７は、本発明に従う電流供給回路におけるプリチャージ調整回路による効果を説明する概念図である。
図７を参照して、横軸は、データ線ＤＬの電流、すなわち階調電流を示し、縦軸は、データ線電圧を示している。特性線２２０は、上記（１）式によって示された、画素回路中の電流駆動素子（ｐ型ＴＦＴ２３）のドレイン電圧（データ線電圧）およびドレイン電流（データ線電流：階調電流）の関係を示すものである。
一方、データビットＤ０〜Ｄ５に対応して段階的に設定される階調電流のそれぞれのレベルにおいて、上記のように求められた容量値Ｃ０〜Ｃ５および電圧Ｖｂｆ，Ｖ０〜Ｖ５を用いて、上記（３）式によって、それぞれの階調電流に対応して求められた電圧Ｖａｆを特性点２３０に示している。すなわち、特性点２３０によって示されるデータ線電圧は、プリチャージ調整回路１５０による電荷の授受によって到達する電圧に相当する。
特性線２２０と、プロットされた特性点２３０の比較から理解されるように、上述したように設計したプリチャージ調整回路１５０によって、電流供給開始後速やかに、データ線電圧を定常電圧近傍に近づけることができる。この結果、図６を用いて説明したように、データビットＤ０〜Ｄ５に応じたレベルの階調電流をデータ線ＤＬに高速に生じさせることが可能となる。
［実施の形態２］
図８は、実施の形態２に従う電流供給回路の構成を示す回路図である。
以下の説明で明らかになるように、実施の形態２に従う電流供給回路１００＃は、実施の形態１に従う電流供給回路１００と比較して、プリチャージ調整回路１５０の動作タイミングが異なるが、その他の部分の構成および基本的な動作は、電流供給回路１００と同様である。したがって、図１に示した構成において、電流供給回路１００に代えて図８の電流供給回路１００＃を適用することによっても、同様の効果を有する表示装置を構成することができる。
図８を参照して、実施の形態２に従う電流供給回路１００＃は、図３に示した実施の形態１に従う電流供給回路１００と比較して、スイッチ素子１７０〜１７５のオン・オフを制御する制御信号Ｖｃｎｔ０＃〜Ｖｃｎｔ５＃と、スイッチ素子１３０〜１３５のオン・オフを制御する制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５とが独立に設定される点が異なる。その他の部分の構成については、図３に示した電流供給回路１００と同様であるので詳細な説明は繰返さない。
図９は、実施の形態２に従う電流供給回路の動作を説明する波形図である。
図９を参照して、実施の形態２に従う電流供給回路１００＃においては、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５は、図５に示したのと同様に、電流供給が開始される時刻ｔ１までの間Ｌレベルに設定される一方で、電流供給期間には、対応のデータビットＤ０〜Ｄ５にそれぞれ応じたレベルに設定される。一方、容量充電期間は、時刻ｔ１以前の時刻ｔａにおいて終了される。
したがって、制御信号Ｖｓｔｇは、時刻ｔ０〜ｔａまでの間Ｈレベルに設定され、時刻ｔａ後にはＬレベルに設定される。この結果、時刻ｔａにおいては、プリチャージスイッチ１４０がオフされ、キャパシタ充電用のスイッチ素子１６０〜１６５もオフされることになる。
時刻ｔａより、制御信号Ｖｃｎｔ０＃〜Ｖｃｎｔ５＃は、データビットＤ０〜Ｄ５にそれぞれ対応するレベルに設定され、時刻ｔ２までこれらのレベルは維持される。すなわち、制御信号Ｖｃｎｔ０＃〜Ｖｃｎｔ５＃は、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５と同じレベルへ、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５よりも早く設定される信号である。
この結果、電流供給が開始される時刻ｔ１以前の時刻ｔａ〜ｔ１において、データ線電圧をデータビットＤ０〜Ｄ５に対応した階調電流供給時の定常電圧へ予め近づけることができる。その状態で、電流供給が開始されるので、実施の形態２に従う構成によっても、実施の形態１に従う電流供給回路と同様に、階調電流を高速に生成することが可能となる。
なお、実施の形態１および２に示した制御信号Ｖｓｔｇ，Ｖｃｎｔ０〜Ｖｃｎｔ５，Ｖｃｎｔ０＃〜Ｖｃｎｔ５＃については、シフトレジスタ５２によって、画素列を順次選択するためのクロックＣＬＫＨを適宜遅延させたタイミング信号を制御信号群５３として発生させて、かつ、ラッチ回路５４において、データビットＤ０〜Ｄ５および当該制御信号群５３の論理演算を行なうことによって得ることができる。
以上本発明においては、データビットＤ０〜Ｄ５から構成される６ビットのデジタルデータに応じた階調表示を各画素で実行する構成について説明したが、デジタルデータのビット数はこのような場合に限定されず、定電流回路に含まれる定電流源１２０〜１２５の個数およびプリチャージ調整回路１５０中の充電キャパシタＣ０〜Ｃ５をビット数に応じた個数を適宜設けることにより、任意のビット数に対して本発明の電流供給回路を適用することができる。
また、図２に示した画素の構成例は代表例にすぎず、電流書込期間中に、データ線ＤＬと電気的に接続されて階調電流を流す電流駆動素子を含む任意の構成の画素駆動回路および電流駆動型発光素子を含む画素を備える表示装置について、本発明を適用することが可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】  各画素が電流駆動型発光素子で構成された自発光型の表示装置を始めとするデジタルデータに応じた電流供給回路を含む各種の機器について、本発明を適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成17年6月23日(2005.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｎビット（ｎ：２以上の整数）のデジタルデータ（Ｄ０−Ｄ５）に応じた出力電流を供給する電流供給回路（１００）であって、
電流供給時に、電流駆動素子（２３）を介して第１の電源ノード（１１）と電気的に接続される電流出力ノード（ＤＬ）と、
第２の電源ノード（１２）および前記電流出力ノードの間に設けられ、前記デジタルデータを受けて、前記電流供給時に前記第１および第２の電源ノード間に前記電流出力ノードを含んで形成される電流経路の電流量を前記デジタルデータに応じて制御するための電流制御回路（１１０）と、
前記デジタルデータを受けて、前記電流供給開始後に、前記電流出力ノードに前記デジタルデータに応じた電圧変化を強制的に生じさせるための電圧調整回路（１５０）とを備え、
前記電圧調整回路（１５０）は、
複数の内部ノード（Ｎ０−Ｎ５）と、
前記複数の内部ノードにそれぞれ対応して設けられ、各々が独立の電圧（Ｖ０−Ｖ５）を供給する複数の電圧源と、
前記複数の電圧源および前記複数のノードの間にそれぞれ設けられた複数の第１スイッチ素子（１６０−１６５）と、
前記複数の内部ノードとそれぞれ接続された複数のキャパシタ（Ｃ０−Ｃ５）と、
前記複数の内部ノードおよび前記電流出力ノードの間にそれぞれ設けられた複数の第２スイッチ素子（１７０−１７５）とを含み、
前記複数の第２スイッチ素子は、前記電流供給時において、前記デジタルデータの各ビットに応じてそれぞれオンまたはオフされる、電流供給回路。
【請求項２】
各前記第１スイッチ素子（１６０−１６５）は、前記出力電流の供給に先立ってオンされる一方で、前記電流供給時にはオフされ、
各前記第２スイッチ素子（１７０−１７５）は、各前記第１スイッチ素子のオン期間にはオフされる、請求項１に記載の電流供給回路。
【請求項３】
前記電流駆動素子は、前記第１の電源ノード（１１）および前記電流出力ノード（ＤＬ）とそれぞれ電気的に接続されたソースおよびドレインを有する電界効果型トランジスタ（２３）を含み、
前記電界効果型トランジスタのゲートおよびドレイン間は、前記電流供給時に電気的に接続される、請求項１に記載の電流供給回路。
【請求項４】
前記電流供給時において、前記電流出力ノード（ＤＬ）の電圧は、前記電流駆動素子（２３）の特性に依存して、前記出力電流のレベルに応じた定常電圧（Ｖｓｔ）へ整定し、
前記電圧調整回路（１５０）は、前記デジタルデータ（Ｄ０−Ｄ５）に応じて、前記電流出力ノードの電圧を前記定常電圧へ近づけるように前記電流出力ノード（ＤＬ）との間で電荷の授受を行なう、請求項１に記載の電流供給回路。
【請求項５】
前記電流制御回路（１１０）は、前記デジタルデータのｎビット（Ｄ０−Ｄ５）にそれぞれ対応して設けられ、かつ、前記電流出力ノード（ＤＬ）に対して並列に接続されたｎ個の定電流源（１２０−１２５）を含み、
前記ｎ個の定電流源は、前記ｎビットにそれぞれ応じて、第１から第ｎの電流（Ｉ１，Ｉ２，Ｉ４，Ｉ８，Ｉ３２）を前記第２の電源ノード（１２）および前記電流出力ノードの間に生じさせる、請求項１に記載の電流供給回路。
【請求項６】
前記第１から第ｎの電流（Ｉ１，Ｉ２，Ｉ４，Ｉ８，Ｉ３２）は、前記デジタルデータのｎビット（Ｄ０−Ｄ５）の所定の重み付けに応じて、２の累乗に従って段階的に設定される、請求項５に記載の電流供給回路。
【請求項７】
ｎビット（ｎ：２以上の整数）のデジタルデータ（Ｄ０−Ｄ５）に応じた出力電流を供給する電流供給回路（１００♯）であって、
電流供給時に、電流駆動素子（２３）を介して第１の電源ノード（１１）と電気的に接続される電流出力ノード（ＤＬ）と、
第２の電源ノード（１２）および前記電流出力ノードの間に設けられ、前記デジタルデータを受けて、前記電流供給時に前記第１および第２の電源ノード間に前記電流データ線を含んで形成される電流経路の電流量を前記デジタルデータに応じて制御するための電流制御回路（１１０）と、
前記デジタルデータを受けて、前記電流供給に先立って、前記電流出力ノードの電圧を前記デジタルデータに応じた電圧へ近づけるための電圧調整回路（１４０，１５０）とを備え、
前記電圧調整回路（１５０）は、
複数の内部ノード（Ｎ０−Ｎ５）と、
前記複数の内部ノードにそれぞれ対応して設けられ、各々が独立の電圧（Ｖ０−Ｖ５）を供給する複数の電圧源と、
前記複数の電圧源および前記複数のノードの間にそれぞれ設けられた複数の第１スイッチ素子（１６０−１６５）と、
前記複数の内部ノードとそれぞれ接続された複数のキャパシタ（Ｃ０−Ｃ５）と、
前記複数の内部ノードおよび前記電流出力ノードの間にそれぞれ設けられた複数の第２スイッチ素子（１７０−１７５）とを含み、
前記複数の第２スイッチ素子は、前記電流供給に先立って設けられる第１の期間（ｔａ−ｔ１）に、前記デジタルデータの各ビットに応じてそれぞれオンまたはオフされる、電流供給回路。
【請求項８】
各前記第１スイッチ素子（１６０−１６５）は、前記第１の期間よりも前に設けられる第２の期間（ｔ０−ｔａ）にオンされるとともに、前記第１の期間にはオフされ、
各前記第２スイッチ素子（１７０−１７５）は、前記第２の期間にはオフされる、請求項７に記載の電流供給回路。
【請求項９】
前記複数のキャパシタ、複数の内部ノード、前記複数の電圧源、複数の第１スイッチ素子、および前記複数の第２スイッチ素子は、前記デジタルデータのｎビットにそれぞれ対応してｎ個ずつ設けられる、請求項１または７に記載の電流供給回路。
【請求項１０】
前記電流供給時において、前記電流出力ノード（ＤＬ）の電圧は、前記電流駆動素子（２３）の特性に依存して、前記出力電流のレベルに応じた定常電圧（Ｖｓｔ）へ整定し、
前記ｎ個の電圧源から供給される第１から第ｎの電圧（Ｖ０−Ｖ５）および前記ｎ個のキャパシタの容量値（Ｃ０−Ｃ５）は、前記デジタルデータのｎビットの組合せの少なくとも一部のそれぞれにおける、前記ｎビットに対応した前記ｎ個の第２スイッチ素子（１７０−１７５）の少なくとも一部のオン前後での、前記定常電圧を反映した電荷保存則に基づいて設計される、請求項９に記載の電流供給回路。
【請求項１１】
ｎビット（ｎ：２以上の整数）の画像データ（Ｄ０−Ｄ５）に応じた階調表示を行なう表示装置（１０）であって、
前記画像データに応じた表示電流を供給する電流供給回路（１００）と、
各々が、供給された電流に応じた輝度を発する電流駆動型発光素子（２１）と、前記電流駆動型発光素子に前記表示電流に応じた電流を供給するための画素駆動回路（２２）とを含む複数の画素回路（２０）と、
前記電流供給回路が供給する前記表示電流を前記複数の画素回路へ伝達するための電流データ線（ＤＬ）とを備え、
前記画素駆動回路は、前記表示電流の伝達を受ける所定期間に、前記電流データ線および第１の電源ノード（１１）の間に接続される電流駆動素子（２３）を有し、かつ、前記所定期間に伝達された前記表示電流に応じた電流を前記電流駆動型発光素子へ供給し、
前記電流供給回路は、
第２の電源ノード（１２）および前記電流データ線の間に設けられ、前記画像データを受けて、前記表示電流の供給時に前記第１および第２の電源ノード間に前記電流データ線を含んで形成される電流経路の電流量を前記画像データに応じて制御するための電流制御回路（１１０）と、
前記画像データを受けて、前記表示電流の供給開始後に、前記電流データ線に前記画像データに応じた電圧変化を強制的に生じさせるための電圧調整回路（１５０）とを含み、
前記電圧調整回路（１５０）は、
複数の内部ノード（Ｎ０−Ｎ５）と、
前記複数の内部ノードにそれぞれ対応して設けられ、各々が独立の電圧（Ｖ０−Ｖ５）を供給する複数の電圧源と、
前記複数の電圧源および前記複数のノードの間にそれぞれ設けられた複数の第１スイッチ素子（１６０−１６５）と、
前記複数の内部ノードとそれぞれ接続された複数のキャパシタ（Ｃ０−Ｃ５）と、
前記複数の内部ノードおよび前記電流データ線の間にそれぞれ設けられた複数の第２スイッチ素子（１７０−１７５）とを含み、
各前記第１スイッチ素子（１６０−１６５）は、前記表示電流の供給に先立ってオンされるとともに、前記表示電流の供給時にはオフされ、
前記複数の第２スイッチ素子（１７０−１７５）は、各前記第１スイッチ素子のオン期間にはオフされる一方で、前記表示電流の供給時には前記画像データの各ビットに応じてそれぞれオンまたはオフされる、表示装置。
【請求項１２】
前記電流制御回路（１１０）は、前記画像データのｎビット（Ｄ０−Ｄ５）に対応してそれぞれ設けられ、前記電流データ線に並列に接続されたｎ個の定電流源（１２０−１２５）を含み、
前記ｎ個の定電流源は、前記ｎビットにそれぞれ応じて、第１から第ｎの電流（Ｉ１，Ｉ２，Ｉ４，Ｉ８，Ｉ１６，Ｉ３２）を前記電流データ線に生じさせる、請求項１１に記載の表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電流供給回路に関し、より特定的には、デジタルデータに応じたアナログ電流を供給する電流供給回路ならびに、電流に応じて発光輝度が変化する有機ＥＬ（Electro Luminescence）等の電流駆動型発光素子を各画素に備え、当該電流供給回路から出力された電流によって階調表示を実行する表示装置に関する。
【背景技術】
【０００２】
フラットパネルタイプの表示装置として、各画素が電流駆動型発光素子で構成された自発光型の表示装置が注目されている。自発光型表示装置は、良好な視認性を有し、また動画表示特性にも優れている。電流駆動型発光素子としては、発光ダイオード（ＬＥＤ）がよく知られている。
【０００３】
一般に、表示装置においては、行列状に配置された複数の画素が、点順次走査や線順次走査によって順次駆動されて、表示電流の供給を受ける。そして、各画素は次に駆動されるまでの間、駆動時に供給された表示電流に応じた輝度を出力する。各画素が受ける表示電流は、階調表示を実現するために通常アナログ電流となる。このアナログ電流を、各発光素子の最大輝度および最小輝度の中間レベルに設定することによって、各画素における階調表示を実行することができる。
【０００４】
したがって、電流駆動型発光素子を備えた表示装置においては、各画素での階調的な輝度を示す画像データに応じた表示電流を正確に生成するための電流供給回路が必要である。一般的に、画像データは、複数ビットのデジタルデータとされる。
【０００５】
このような表示装置において、階調表示のための表示電流（以下、「階調電流」とも称する）を供給するための電流供給回路が、たとえば特開平１１−２１２４９３号公報（以下、「従来の技術」と称する）の第１図に開示されている。従来の技術による電流供給回路は、画像データを構成する複数ビットにそれぞれ応答して選択的にオン・オフする薄膜トランジスタ（ＴＦＴ）を介して、複数の定電流源を並列に接続することにより、これらの定電流源からの供給電流の和として階調電流を発生させる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術の電流供給回路の構成では、これらの定電流源の出力電流が加算される出力ノードの定常的な電圧は、定電流源中の電流駆動素子の特性に依存して、供給されるべき階調電流のレベルに応じて異なってくる。したがって、画像データに応じた階調電流の供給時において、当該出力ノードが階調電流に応じた定常電圧へ達するまでの過渡期間においては、階調電流は、画像データに応じたレベルに整定しない。この結果、このような構成の電流供給回路では、階調表示のための正確な階調電流を、高速に発生させることが困難であるという問題点があった。
【０００７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、デジタルデータに応じたアナログ電流を高速に供給することが可能な電流供給回路、ならびにそのような電流供給回路を用いて階調電流を供給する表示装置の構成を提供することである。
【課題を解決するための手段】
【０００８】
この発明に従う電流供給回路は、ｎビット（ｎ：２以上の整数）のデジタルデータに応じた出力電流を供給する電流供給回路であって、電流供給時に、電流駆動素子を介して第１の電源ノードと電気的に接続される電流出力ノードと、第２の電源ノードおよび電流出力ノードの間に設けられ、デジタルデータを受けて、電流供給時に第１および第２の電源ノード間に電流出力ノードを含んで形成される電流経路の電流量をデジタルデータに応じて制御するための電流制御回路と、デジタルデータを受けて、電流供給開始後に、電流出力ノードにデジタルデータに応じた電圧変化を強制的に生じさせるための電圧調整回路とを備える。
【０００９】
この発明の他の構成に従う電流供給回路は、ｎビット（ｎ：２以上の整数）のデジタルデータに応じた出力電流を供給する電流供給回路であって、電流供給時に、電流駆動素子を介して第１の電源ノードと電気的に接続される電流出力ノードと、第２の電源ノードおよび電流出力ノードの間に設けられ、デジタルデータを受けて、電流供給時に第１および第２の電源ノード間に電流データ線を含んで形成される電流経路の電流量をデジタルデータに応じて制御するための電流制御回路と、デジタルデータを受けて、電流供給に先立って、電流出力ノードの電圧をデジタルデータに応じた電圧へ近づけるための電圧調整回路とを備える。
【００１０】
この発明に従う表示装置は、ｎビット（ｎ：２以上の整数）の画像データに応じた階調表示を行なう表示装置であって、画像データに応じた表示電流を供給する電流供給回路と、各々が、供給された電流に応じた輝度を発する電流駆動型発光素子と、電流駆動型発光素子に表示電流に応じた電流を供給するための画素駆動回路とを含む複数の画素回路と、電流供給回路が供給する表示電流を複数の画素回路へ伝達するための電流データ線とを備え、画素駆動回路は、表示電流の伝達を受ける所定期間に、電流データ線および第１の電源ノードの間に接続される電流駆動素子を有し、かつ、所定期間以外では所定期間に伝達された表示電流に応じた電流を電流駆動型発光素子へ供給し、電流供給回路は、第２の電源ノードおよび電流データ線の間に設けられ、画像データを受けて、表示電流の供給時に第１および第２の電源ノード間に電流データ線を含んで形成される電流経路の電流量を画像データに応じて制御するための電流制御回路と、画像データを受けて、電流データ線に画像データに応じた電圧変化を強制的に生じさせるための電圧調整回路とを含む。
【００１１】
本発明に従う電流供給回路は、デジタルデータに応じた電流の開始直後からあるいは開始前において、当該デジタルデータに応じて電流が出力される出力ノードの電圧を強制的に変化させることができるので、所望レベルの電流を速やかに生成することができる。
【００１２】
特に、このような電流供給回路を用いて、表示装置の各画素へ供給される階調表示のための階調電流を発生することにより、階調電流の生成を高速化して、表示装置における表示品位の向上や低消費電力化を図ることができる。また、階調電流が微小であり、プリチャージ回路が無いと充電に長い時間を要するような場合でも、当該出力ノードの電圧が短時間で定常状態に達するため、画像１階調当たりの電流値を小さくすることができる。つまり、データビット数が多くなっても、精度の高い階調表示が可能となり、高品位画質が実現できる。
【発明を実施するための最良の形態】
【００１３】
以下において、図面を参照して本発明の実施の形態について詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００１４】
［実施の形態１］
図１は、本発明に従う電流供給回路を備えた表示装置の全体構成を示すブロック図である。
【００１５】
図１を参照して、表示装置１０は、複数の画素回路２０が行列状に配置された表示パネル部３０と、スキャン回路４０と、階調電流発生部５０とを備える。
【００１６】
なお、以下においては、表示装置１０は、データビットＤ０〜Ｄ５から構成される６ビットの画像データに応じた画像を表示するものとする。すなわち、各画素において、６ビットの画像データに応じて２6＝６４段階の階調表示が実行される。
【００１７】
各画素回路２０は、後ほど詳細に説明するように、電流駆動型発光素子（たとえばＥＬ素子や発光ダイオード）を有する。表示パネル部３０において、複数の画素回路２０は、行列状に配置される。画素の行（以下、単に「画素行」とも称する）にそれぞれ対応して走査線ＳＬが配置され、画素の列（以下、単に「画素列」とも称する）にそれぞれ対応してデータ線ＤＬが配置される。
【００１８】
なお、各画素行において、３つの画素回路２０ごとに１つのカラー表示単位３１を構成して、各カラー表示単位３１において、３つの画素回路２０によってＲ（赤）、Ｇ（緑）およびＢ（青）をそれぞれ表示することにより、カラー画像を表示することができる。
【００１９】
スキャン回路４０は、所定の走査周期を示すクロックＣＬＫＶに応答して、画素行を順に選択する。スキャン回路４０は、選択行に対応する走査線ＳＬを選択状態へ活性化し、残りの走査線ＳＬを非選択状態へ非活性化する。したがって、各走査線ＳＬは、一定周期で順番に選択状態へ活性化される。
【００２０】
階調電流発生部５０は、シフトレジスタ５２と、ラッチ回路５４と、電流供給回路１００とを含む。
【００２１】
シフトレジスタ５２は、所定周期を示すクロックＣＬＫＨに応答して、画素列を順に選択するための制御信号およびそれに付随したタイミング信号群を含む制御信号群５３を生成する。
【００２２】
ラッチ回路５４は、シフトレジスタ５２から出力された制御信号群５３に含まれるラッチ信号に応答して、Ｒ（赤），Ｇ（緑），Ｂ（青）の各々に対応するデータビットＤ０〜Ｄ５を取込んで保持する。さらに、ラッチ回路５４は、保持するデータビットＤ０〜Ｄ５に応答して、電流供給回路１００の動作を制御するための制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５を生成する。図１では、ラッチ回路５４が１つのカラー表示単位３１を構成する３つの画素列ごとに配置される構成を例示しているが、このようなラッチ回路を各画素列ごとあるいはより多数の画素列ごとに設ける構成としてもよい。
【００２３】
なお、Ｒ（赤）、Ｇ（緑）およびＢ（青）をそれぞれ表示する画素回路２０において、各々の構成および動作は同一であるので、以下においては表示色を区別することなく総括的に、画素の構成および動作について説明することとする。
【００２４】
電流供給回路１００は、各データ線ＤＬに対応して設けられ、プリチャージタイミングを規定する制御信号Ｖｓｔｇおよびラッチ回路５４からの制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５に応答して、データビットＤ０〜Ｄ５に応じた階調電流を対応のデータ線ＤＬへ供給する。
【００２５】
なお、以下では、６４（２6）段階の階調表示にそれぞれ対応する階調電流を、電流Ｉ０〜Ｉ６３でそれぞれ示すこととする。また、隣り合う階調間での電流レベル差は互いに等しいものとする。すなわち、Ｉ０＝０であり、かつ、Ｉ６３−Ｉ６２＝Ｉ６２−Ｉ６１＝…＝Ｉ３−Ｉ２＝Ｉ２−Ｉ１＝Ｉ１−Ｉ０＝Ｉ１であるものとする。
【００２６】
なお、図１には、スキャン回路４０および階調電流発生部５０が表示パネル部３０と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部３０の外部回路として設けることも可能である。
【００２７】
図２は、図１に示された画素回路２０の構成を示す回路図である。図２には、一例として、電流駆動型の発光素子として有機発光ダイオード（ＯＬＥＤ）を備えた電流プログラム型の画素回路構成が示される。
【００２８】
図２を参照して、画素回路２０は、有機発光ダイオード２１と、画素駆動回路２２とを含む。画素駆動回路２２は、データ線ＤＬを介して電流供給回路１００から階調電流を伝達され、伝達された階調電流に応じた電流を有機発光ダイオード２１へ供給する。画素駆動回路２２は、ｐ型ＴＦＴ２３，２６，２７と、ｎ型ＴＦＴ２４と、キャパシタ２５とを有する。
【００２９】
電流駆動素子であるｐ型ＴＦＴ２３は、電源電圧Ｖｄｄを供給する電源ノード１１と接続されるソースと、ノードＮａに接続されるドレインと、ノードＮｂと接続されるゲートとを有する。キャパシタ２５は、ｐ型ＴＦＴ２３のソース・ゲート間電圧（以下、「ゲート電圧」とも称する）を保持するように、電源ノード１１およびノードＮｂ間に接続される。
【００３０】
ｐ型ＴＦＴ２６は、ノードＮａおよびＮｂ間の接続を制御するスイッチ素子として設けられ、ｐ型ＴＦＴ２７は、データ線ＤＬおよびノードＮａ間の接続を制御するスイッチ素子として設けられる。ｎ型ＴＦＴ２４は、ノードＮａおよび有機発光ダイオード２１間の接続を制御するスイッチ素子として設けられる。ｎ型ＴＦＴ２４およびｐ型ＴＦＴ２６，２７の各ゲートは、対応の走査線ＳＬと接続される。
【００３１】
有機発光ダイオード２１は、ｎ型ＴＦＴ２４および所定電圧Ｖｓｓ（たとえば接地電圧）を供給する電源ノード１２との間に接続される。すなわち、電源ノード１２は、共通電極に相当する。図２においては、有機発光ダイオード２１のカソードが共通電極と接続される「カソードコモン構成」が代表的に示される。有機発光ダイオード２１は、供給された電流に応じた輝度を出力する。
【００３２】
本実施の形態では、画素回路中において、ｐ型ＴＦＴ２６および２７がターンオンする状態、すなわち走査線ＳＬが論理ローレベル（以下、単に「Ｌレベル」と称する）である状態を選択状態とし、ｎ型ＴＦＴ２４がターンオンする状態、すなわち走査線ＳＬが論理ハイレベル（以下、単に「Ｈレベル」と称する）である状態を非選択状態とする。
【００３３】
対応の走査線ＳＬが選択状態（Ｌレベル）に設定された画素では、ｐ型ＴＦＴ２６および２７がターンオンするため、電源ノード１１（電源電圧Ｖｄｄ）からｐ型ＴＦＴ２３，２７およびデータ線ＤＬを介して電流供給回路１００へ至る電流経路が形成され、電流供給回路１００によって制御された階調電流が当該電流経路に流される。
【００３４】
このとき、画素駆動回路２２では、電流駆動素子であるｐ型ＴＦＴ２３のドレインおよびゲート間がｐ型ＴＦＴ２６によって接続され、ｐ型ＴＦＴ２３はダイオード接続される。さらに、電流駆動素子が階調電流を流すときの状態、すなわちｐ型ＴＦＴ２３のゲート電圧が、キャパシタ２５によって保持される。このように、走査線ＳＬの選択期間において、画像データに応じた階調電流が画素駆動回路２２によってプログラムされる。
【００３５】
その後、走査対象が切換わり、対応の走査線ＳＬが非選択状態（Ｈレベル）に設定されると、ｐ型ＴＦＴ２６，２７はターンオフされ、ｎ型ＴＦＴ２４がターンオンされる。これにより、画素回路２０では、電源ノード１１（電源電圧Ｖｄｄ）からｐ型ＴＦＴ２３、ｎ型ＴＦＴ２４および有機発光ダイオード２１を介して電源ノード１２（所定電圧Ｖｓｓ）へ至る電流経路が形成され、当該電流経路には、ｐ型ＴＦＴ２３のゲート電圧に応じた電流が流される。この結果、走査線ＳＬの選択期間にプログラムされた階調電流を、走査線ＳＬの非選択期間においても有機発光ダイオード２１へ継続的に供給することが可能となる。したがって、各画素回路の表示輝度は、走査線ＳＬの選択に対応して更新可能であり、走査線ＳＬの非選択期間においても選択時に設定されたレベルに維持される。
【００３６】
図３は、実施の形態１に従う電流供給回路１００の構成を示す回路図である。
図３を参照して、電流供給回路１００は、電流制御回路１１０と、プリチャージスイッチ１４０と、プリチャージ調整回路１５０とを含む。電流供給回路１００は、電流出力ノードに相当するデータ線ＤＬへ、データビットＤ０〜Ｄ５から構成されるデジタルデータに応じたアナログ電流である階調電流を供給する。
【００３７】
電流制御回路１１０は、データビットＤ０〜Ｄ５にそれぞれ対応して設けられた、定電流源１２０〜１２５およびスイッチ素子１３０〜１３５を有する。スイッチ素子１３０〜１３５は、定電流源１２０〜１２５とそれぞれ直列に、データ線ＤＬおよび電源ノード１２の間に接続される。定電流源１２０〜１２５が接続される電源ノード１２は、必ずしも共通電極と同一ではないが、共通電極と同一の所定電圧Ｖｓｓを供給するノードとして、図２中の電源ノード１２と同一符号で示される。あるいは、図３に示された電源ノード１２を所定電圧Ｖｓｓ以外の電圧を供給する他の電源ノードに置き換えることも可能である。
【００３８】
定電流源１２０〜１２５は、最下位桁（ＬＳＢ）のデータビットＤ０から最上位桁（ＭＳＢ）のデータビットＤ５へそれぞれ対応して重み付けされた定電流を生成する。具体的には、定電流源１２０は電流Ｉ１を生成し、定電流源１２１は電流Ｉ２を生成し、定電流源１２２は電流Ｉ４を生成し、定電流源１２３は電流Ｉ８を生成し、定電流源１２４は電流Ｉ１６を生成し、定電流源１２５は電流Ｉ３２を生成する。
【００３９】
スイッチ素子１３０〜１３５は、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５にそれぞれ応答してオン・オフする。スイッチ素子１３０〜１３５の各々は、対応の制御信号Ｖｃｎｔ（制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５を総括的に表記したもの）がＨレベルのときにオンする一方で、Ｌレベルのときにオフする。制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５は、階調電流の供給時に、対応のデータビットＤ０〜Ｄ５が“１”であるときにＨレベルに設定される一方で、“０”のときにＬレベルに設定される。
【００４０】
したがって、データビットＤ０〜Ｄ５の組合せに応じて、対応のデータビットが“１”である定電流源によって画素回路２０側で電源ノード１１（電源電圧Ｖｄｄ）と電気的に接続されたデータ線ＤＬと電源ノード１２（所定電圧Ｖｓｓ）との間に、データビットＤ０〜Ｄ５に応じた電流を流すことができる。すなわち、（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０，０，０）〜（１，１，１，１，１，１）にそれぞれ対応して、電流Ｉ０，Ｉ１〜Ｉ６３の６４段階の階調電流をデータ線ＤＬへ供給することができる。
【００４１】
階調電流の供給時におけるデータ線ＤＬの定常電圧Ｖｓｔは、当該階調電流をデータ線ＤＬに流すときの、電流駆動素子（図２におけるｐ型ＴＦＴ２３）の電圧−電流特性に応じて決まる。言換えれば、階調電流の供給時において、データ線ＤＬの電圧（以下、単に「データ線電圧」と称する）が階調電流に対応した定常電圧Ｖｓｔに整定するまでの過渡期間では、データ線ＤＬおよび画素回路２０へ供給される階調電流は、データビットＤ０〜Ｄ５に正確に対応するレベルには未だ整定していない。
【００４２】
プリチャージスイッチ１４０は、階調電流の供給に先立って、制御信号Ｖｓｔｇに応答してオンすることにより、データ線ＤＬを所定電圧（プリチャージ電圧）Ｖｂｆにプリチャージする。たとえば、プリチャージスイッチ１４０は、所定電圧Ｖｂｆを供給するノードとデータ線ＤＬとの間に接続され、ゲートに制御信号Ｖｓｔｇを受けるｎ型ＴＦＴで構成することができる。
【００４３】
プリチャージ調整回路１５０は、スイッチ素子１６０〜１６５，１７０〜１７５およびキャパシタＣ０〜Ｃ５を有する。キャパシタＣ０〜Ｃ５は、ノードＮ０〜Ｎ５と所定電圧との間にそれぞれ接続される。
【００４４】
スイッチ素子１６０〜１６５は、充電電圧Ｖ０〜Ｖ５とノードＮ０〜Ｎ５との間にそれぞれ設けられ、各々がプリチャージスイッチ１４０と共通の制御信号Ｖｓｔｇに応答してオン・オフする。
【００４５】
スイッチ素子１７０〜１７５は、ノードＮ０〜Ｎ５とデータ線ＤＬとの間にそれぞれ設けられ、スイッチ素子１３０〜１３５と共通の制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５にそれぞれ応答してオン・オフする。スイッチ素子１６０〜１６５，１７０〜１７５の各々は、代表的にはｎ型ＴＦＴで構成される。
【００４６】
すなわち、スイッチ素子１６０，１７０およびキャパシタＣ０は、データビットＤ０に対応するプリチャージ調整ユニットを構成している。同様に、スイッチ素子１６１〜１６５，１７１〜１７５およびキャパシタＣ１〜Ｃ５によって、データビットＤ１〜Ｄ５にそれぞれ対応するプリチャージ調整ユニットが構成される。
【００４７】
図４には、図３に示した電流制御回路およびプリチャージ調整回路の具体的な素子配置について、データビットＤ０に対応する回路部分が代表的に例示される。
【００４８】
図４を参照して、スイッチ素子１３０、１６０および１７０はすべてｎ型ＴＦＴで構成されているが、各スイッチ素子は、ｎ型ＴＦＴおよびｐ型ＴＦＴのいじれで構成してもよい。すなわち、スイッチ素子１３０、１６０および１７０に用いるＴＦＴ素子の導電型の組合わせを（素子１３０，素子１６０，素子１７０）＝（ｐ型，ｐ型，ｐ型）、（ｎ型，ｐ型，ｎ型）あるいは、（ｐ型，ｎ型，ｐ型）としても良い。
【００４９】
図４に例示された電流制御回路およびプリチャージ調整回路の素子配置は、Ｄ０以外のその他のデータビットに対応する回路部分についても同様である。
【００５０】
電流供給回路１００は各データ線ＤＬに対応して配置されるため、表示装置の解像度が高くなり表示装置の列幅が減少すると、一般的に回路の配置が困難となる。しかしながら、図４に示した素子配置とすれば、共通のデータビット（Ｄ０）に対応する、定電流源１２０、キャパシタＣ０およびスイッチング素子１３０，１６０，１７０を列方向に一列に整列させ、かつ、スイッチ素子１３０，１６０，１７０の電流導通方向をデータ線ＤＬと平行にしたため、回路幅Ｗが小さくなり回路集積化に有利である。
【００５１】
次に、電流供給回路１００の動作を、図５を用いて説明する。
図５を参照して、電流供給期間が開始される時刻ｔ１以前において、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５は、データビットＤ０〜Ｄ５のレベルにかかわらず、Ｌレベルに設定される。
【００５２】
また、電流供給期間に先立って設けられる容量充電期間（時刻ｔ０〜ｔ１間）では、制御信号ＶｓｔｇがＨレベルに設定されて、スイッチ素子１４０，１６０〜１６５の各々がオンされる。したがって、容量充電期間においては、データ線ＤＬが所定電圧Ｖｂｆに充電される一方で、キャパシタＣ０〜Ｃ５は、充電電圧Ｖ０〜Ｖ５によってそれぞれ充電される。
【００５３】
時刻ｔ１において、選択行の画素に対する電流供給を行なうために、選択行の走査線ＳＬが非選択状態（Ｈレベル）から選択状態（Ｌレベル）に遷移する。走査線ＳＬは、走査対象が切換わる時刻ｔ２までの間、選択状態に維持される。
【００５４】
選択行の走査線ＳＬが選択状態に設定されると、既に説明したように、データ線ＤＬは、選択行の画素回路２０によって、電流駆動素子（ｐ型ＴＦＴ２３）を介して電源ノード１１（電源電圧Ｖｄｄ）と電気的に接続される。
【００５５】
電流供給期間（時刻ｔ１〜ｔ２）において、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５は、データビットＤ０〜Ｄ５にそれぞれ対応したレベルに設定される。図５においては、データビットＤ０〜Ｄ５が、（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，１，０，０，１，１）である場合が例示される。
【００５６】
これにより、対応のデータビットが“１”であるスイッチ素子１３０，１３１，１３４，１３５がオンして、定電流源１２０，１２１，１２４，１２５がデータ線ＤＬと接続される。したがって、データ線ＤＬを流れる電流、すなわち、電流供給回路１００が供給する階調電流は、定電流源１２０，１２１，１２４，１２５のそれぞれの供給電流の和、すなわち、Ｉ１＋Ｉ２＋Ｉ１６＋Ｉ３２＝Ｉ５１に設定される。
【００５７】
このとき、データ線電圧は定常的には電流Ｉ５１に対応する定常電圧に整定していき、データ線電圧が当該定常電圧に達した時点で、データ線ＤＬを流れる階調電流も画像データに応じた電流Ｉ５１に整定する。データ線ＤＬの定常電圧は、データビットＤ０〜Ｄ５に応じて異なる。定常電圧のレベルは、データビットＤ０〜Ｄ５に対応して定められる階調電流のレベルと、電流駆動素子の特性とから予め一意的に求めることができる。
【００５８】
制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５に応答して、スイッチ素子１３０，１３１，１３４，１３５と並行して、スイッチ素子１７０，１７１，１７４，１７５もオンする。したがって、電流供給期間の開始時より、データ線ＤＬには、対応のデータビットが“１”であるキャパシタＣ０，Ｃ１，Ｃ４，Ｃ５が接続される。これにより、上述の電流供給動作と並行して、データ線ＤＬとキャパシタＣ０，Ｃ１，Ｃ４，Ｃ５との間で電荷の授受が行なわれる。
【００５９】
プリチャージ調整回路１５０において、データ線ＤＬおよびキャパシタＣ０〜Ｃ５の間の接続は、データビットＤ０〜Ｄ５に応じて制御されるので、プリチャージ調整回路１５０は、データビットＤ０〜Ｄ５に応じた電圧変化をデータ線ＤＬに強制的に生じさせることができる。後程詳細に説明するように、プリチャージ調整回路１５０およびデータ線ＤＬの間での電荷の授受によって、データ線電圧がデータビットＤ０〜Ｄ５に対応するデータ線ＤＬの定常電圧に近づくように、プリチャージ調整回路１５０は構成される。
【００６０】
図６は、実施の形態１に従う電流供給回路による電流供給時におけるデータ線電圧の推移を説明する概念図である。
【００６１】
図６には、本発明に従う電流供給回路１００による電流供給時でのデータ線電圧の推移が符号２００で示される。一方、比較例として、電流供給回路１００からプリチャージ調整回路１５０の配置を省略して、データ線ＤＬを所定電圧にプリチャージした後に階調電流を供給する場合のデータ線電圧の推移を符号２１０で示している。
【００６２】
図６を参照して、本発明の電流供給回路１００では、時刻ｔ１における電流供給開始直後より、データ線ＤＬとプリチャージ調整回路１５０との間でデータビットＤ０〜Ｄ５に応じた電荷の授受が実行されて、データ線電圧をプリチャージ電圧から定常電圧Ｖｓｔへ近づけるような電圧変化が強制的に生じる。これにより、時刻ｔ１から整定時間Ｔｓ１経過後にデータ線電圧が定常電圧Ｖｓｔに達し、以後、正確な階調電流をデータ線ＤＬに供給することができる。
【００６３】
一方、プリチャージ調整回路１５０を具備しない構成では、データビットＤ０〜Ｄ５に応じてデータ線ＤＬと接続された定電流源による放電動作のみによってデータ線電圧は定常電圧Ｖｓｔへ近づいていく。したがって、この場合における整定時間Ｔｓ２は、電流供給回路１００での整定時間Ｔｓ１よりも長くなる。
【００６４】
すなわち、本発明の電流供給回路１００を用いることによって、デジタルデータに応じたレベルのアナログ電流を、速やかに生成することができる。このような電流供給回路を用いて、各画素へ供給される階調表示のための階調電流を発生することにより、階調電流の生成を高速化して表示装置における表示品位の向上や低消費電力化を図ることができる。
【００６５】
また、階調電流が微小であり、プリチャージ回路が無いと充電に長い時間を要するような場合でも、データ線電圧が短時間で定常状態に達するため、画像１階調当たりの電流値を小さくすることができる。つまり、データビット数が多くなっても、精度の高い階調表示が可能となり、高品位画質が実現できる。
【００６６】
次に、プリチャージ調整回路１５０の特性を決定づける、所定電圧Ｖｂｆ，Ｖ０〜Ｖ５およびキャパシタＣ０〜Ｃ５の容量値の設計手法について詳細に説明する。
【００６７】
電流供給期間、すなわち画素回路への電流書込時には、画素回路２０内のｐ型ＴＦＴ２３（電流駆動素子）は、ダイオード接続された状態で階調電流を流す。ゲートおよびドレイン間を接続し、ソースを電源電圧Ｖｄｄに接続したｐ型トランジスタのドレイン電流Ｉｄは、ドレイン電圧Ｖｄの関数として、下記（１）式のように示される。なお、（１）式において、ドレイン電流Ｉｄ［Ｖｄ］は、ドレイン電圧Ｖｄにおけるドレイン電流Ｉｄを示すものとする。
【００６８】
Ｉｄ［Ｖｄ］＝（β／２）・（Ｖｄｄ−Ｖｄ−Ｖｔｈ）2    …（１）
ただし、β＝（μ・Ｗ・Ｃｏｘ）／Ｌ、β：電流係数，μ：平均移動度，Ｗ：ゲートチャネル幅，Ｃｏｘ：ゲート容量（単位面積当たり），Ｌ：ゲートチャネル長，Ｖｔｈ：しきい値電圧。
【００６９】
また、電流駆動素子が、ソースを接地電圧（０Ｖ）と接続されたｎ型トランジスタである場合には、（１）式に代えて下記（２）式に従ってドレイン電流が求められる。
【００７０】
Ｉｄ［Ｖｄ］＝（β／２）・（Ｖｄ−Ｖｔｈ）2    …（２）
したがって、（１）式または（２）式から、ドレイン電流Ｉｄすなわち階調電流のレベルに応じて、ドレイン電圧Ｖｄすなわちデータ線ＤＬの定常電圧が一意的に求められる。
【００７１】
プリチャージ調整回路１５０によって最適な電荷の授受を行なうための条件は、この定常電圧Ｖｓｔを考慮した電荷保存則を解くことによって求めることができる。すなわち、所定電圧Ｖｂｆ，Ｖ０〜Ｖ５およびキャパシタＣ０〜Ｃ５の容量値は、データ線の定常電圧を考慮した、スイッチ素子１７０〜１７５のオン前後における電荷保存則とを併せて解くことによって求めることができる。
【００７２】
データビットＤ０〜Ｄ５に応答したスイッチ素子１７０〜１７５のオン後、すなわちプリチャージ調整回路１５０動作後のデータ線電圧をＶａｆとすると、スイッチ素子１７０〜１７５のオン前後における、プリチャージ調整回路１５０およびデータ線ＤＬの間における電荷保存則は、下記（３）式で示される。なお、以下では、キャパシタＣ０〜Ｃ５の容量値についても、Ｃ０〜Ｃ５と表記するものとする。
【００７３】
（Ｃｓｇ＋ΣＣｋ）・Ｖａｆ＝Ｃｓｇ・Ｖｂｆ＋Σ（Ｃｋ・Ｖｋ）  …（３）
なお、Ｃｓｇ：データ線容量，ｋ：ｋ＝０〜５のうちＤｋ＝“１”であるｋ。
【００７４】
階調電流を速やかに整定させるためには、電圧Ｖａｆと上記（１）式または（２）式から求められた定常電圧Ｖｓｔとが同一であることが望ましい。したがって、データビットＤ０〜Ｄ５の６４通りの組合せのそれぞれにおいて、定常電圧ＶｓｔをＶａｆに代入して得られた（３）式を連立させて解くことにより、電圧Ｖｂｆ，Ｖ０〜Ｖ５および容量値Ｃ０〜Ｃ５を求めることができる。
【００７５】
なお、ここでは、一設計例として、Ｃｓｇ＝２ｐＦ（ピコファラッド）、Ｖ５＝１Ｖと仮定し、電源電圧Ｖｄｄ＝８．５Ｖ、電流係数（β／２）＝１．９×１０-7（１．９Ｅ−７とも表記する）とした。
【００７６】
未知数が１２個であるので、上下６４通りのうち、代表的に１２通りについて、（４）〜（１５）式を連立させて求めればよい。
【００７７】
なお、（４）〜（１５）式において、電圧Ｖｄ［Ｉｄ＝ｘ］は、ドレイン電流（階調電流）Ｉｄ＝ｘにおけるドレイン電圧Ｖｄ（すなわち定常電圧Ｖｓｔ）を示すものとする。電圧Ｖｄ［Ｉｄ＝ｘ］は、上記（１）式より求めることができる。
【００７８】
（２＋Ｃ５）×Ｖｄ［Ｉｄ＝Ｉ３２］＝２×Ｖｂｆ＋Ｃ５×Ｖ５    …（４）
（２＋Ｃ４）×Ｖｄ［Ｉｄ＝Ｉ１６］＝２×Ｖｂｆ＋Ｃ４×Ｖ４    …（５）
（２＋Ｃ３）×Ｖｄ［Ｉｄ＝Ｉ８］＝２×Ｖｂｆ＋Ｃ３×Ｖ３    …（６）
（２＋Ｃ２）×Ｖｄ［Ｉｄ＝Ｉ４］＝２×Ｖｂｆ＋Ｃ２×Ｖ２    …（７）
（２＋Ｃ１）×Ｖｄ［Ｉｄ＝Ｉ２］＝２×Ｖｂｆ＋Ｃ１×Ｖ１    …（８）
（２＋Ｃ０）×Ｖｄ［Ｉｄ＝Ｉ１］＝２×Ｖｂｆ＋Ｃ０×Ｖ０    …（９）
（２＋Ｃ５＋Ｃ４）×Ｖｄ［Ｉｄ＝Ｉ４８］＝２×Ｖｂｆ＋Ｃ５×Ｖ５＋Ｃ４×Ｖ４    …（１０）
（２＋Ｃ４＋Ｃ３）×Ｖｄ［Ｉｄ＝Ｉ２４］＝２×Ｖｂｆ＋Ｃ４×Ｖ４＋Ｃ３×Ｖ３    …（１１）
（２＋Ｃ３＋Ｃ２）×Ｖｄ［Ｉｄ＝Ｉ１２］＝２×Ｖｂｆ＋Ｃ３×Ｖ３＋Ｃ２×Ｖ２    …（１２）
（２＋Ｃ２＋Ｃ１）×Ｖｄ［Ｉｄ＝Ｉ６］＝２×Ｖｂｆ＋Ｃ２×Ｖ２＋Ｃ１×Ｖ１    …（１３）
（２＋Ｃ１＋Ｃ０）×Ｖｄ［Ｉｄ＝Ｉ３］＝２×Ｖｂｆ＋Ｃ１×Ｖ１＋Ｃ０×Ｖ０    …（１４）
（２＋Ｃ０＋Ｃ５）×Ｖｄ［Ｉｄ＝Ｉ３３］＝２×Ｖｂｆ＋Ｃ０×Ｖ０＋Ｃ５×Ｖ５    …（１５）
たとえば、Ｉ３２＝１．０Ｅ−６（１．０μＡ：マイクロアンペア）とすると、（４）〜（１５）式を連立させることによって以下の結果が得られる。
【００７９】
Ｖｂｆ＝５．２７Ｖ，Ｖ０＝１．９６Ｖ，Ｖ１＝３．５４Ｖ，Ｖ２＝２．８９Ｖ，Ｖ３＝２．５７Ｖ，Ｖ４＝−０．２９Ｖ，（Ｖ５＝１．０Ｖ）。
【００８０】
また、Ｃ０＝０．１１ｐＦ，Ｃ１＝０．５０ｐＦ，Ｃ２＝０．６５ｐＦ，Ｃ３＝１．０３ｐＦ，Ｃ４＝０．６７ｐＦ，Ｃ５＝１．８７ｐＦ。
【００８１】
図７は、本発明に従う電流供給回路におけるプリチャージ調整回路による効果を説明する概念図である。
【００８２】
図７を参照して、横軸は、データ線ＤＬの電流、すなわち階調電流を示し、縦軸は、データ線電圧を示している。特性線２２０は、上記（１）式によって示された、画素回路中の電流駆動素子（ｐ型ＴＦＴ２３）のドレイン電圧（データ線電圧）およびドレイン電流（データ線電流：階調電流）の関係を示すものである。
【００８３】
一方、データビットＤ０〜Ｄ５に対応して段階的に設定される階調電流のそれぞれのレベルにおいて、上記のように求められた容量値Ｃ０〜Ｃ５および電圧Ｖｂｆ，Ｖ０〜Ｖ５を用いて、上記（３）式によって、それぞれの階調電流に対応して求められた電圧Ｖａｆを特性点２３０に示している。すなわち、特性点２３０によって示されるデータ線電圧は、プリチャージ調整回路１５０による電荷の授受によって到達する電圧に相当する。
【００８４】
特性線２２０と、プロットされた特性点２３０の比較から理解されるように、上述したように設計したプリチャージ調整回路１５０によって、電流供給開始後速やかに、データ線電圧を定常電圧近傍に近づけることができる。この結果、図６を用いて説明したように、データビットＤ０〜Ｄ５に応じたレベルの階調電流をデータ線ＤＬに高速に生じさせることが可能となる。
【００８５】
［実施の形態２］
図８は、実施の形態２に従う電流供給回路の構成を示す回路図である。
【００８６】
以下の説明で明らかになるように、実施の形態２に従う電流供給回路１００♯は、実施の形態１に従う電流供給回路１００と比較して、プリチャージ調整回路１５０の動作タイミングが異なるが、その他の部分の構成および基本的な動作は、電流供給回路１００と同様である。したがって、図１に示した構成において、電流供給回路１００に代えて図８の電流供給回路１００♯を適用することによっても、同様の効果を有する表示装置を構成することができる。
【００８７】
図８を参照して、実施の形態２に従う電流供給回路１００♯は、図３に示した実施の形態１に従う電流供給回路１００と比較して、スイッチ素子１７０〜１７５のオン・オフを制御する制御信号Ｖｃｎｔ０♯〜Ｖｃｎｔ５♯と、スイッチ素子１３０〜１３５のオン・オフを制御する制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５とが独立に設定される点が異なる。その他の部分の構成については、図３に示した電流供給回路１００と同様であるので詳細な説明は繰返さない。
【００８８】
図９は、実施の形態２に従う電流供給回路の動作を説明する波形図である。
図９を参照して、実施の形態２に従う電流供給回路１００♯においては、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５は、図５に示したのと同様に、電流供給が開始される時刻ｔ１までの間Ｌレベルに設定される一方で、電流供給期間には、対応のデータビットＤ０〜Ｄ５にそれぞれ応じたレベルに設定される。一方、容量充電期間は、時刻ｔ１以前の時刻ｔａにおいて終了される。
【００８９】
したがって、制御信号Ｖｓｔｇは、時刻ｔ０〜ｔａまでの間Ｈレベルに設定され、時刻ｔａ後にはＬレベルに設定される。この結果、時刻ｔａにおいては、プリチャージスイッチ１４０がオフされ、キャパシタ充電用のスイッチ素子１６０〜１６５もオフされることになる。
【００９０】
時刻ｔａより、制御信号Ｖｃｎｔ０♯〜Ｖｃｎｔ５♯は、データビットＤ０〜Ｄ５にそれぞれ対応するレベルに設定され、時刻ｔ２までこれらのレベルは維持される。すなわち、制御信号Ｖｃｎｔ０♯〜Ｖｃｎｔ５♯は、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５と同じレベルへ、制御信号Ｖｃｎｔ０〜Ｖｃｎｔ５よりも早く設定される信号である。
【００９１】
この結果、電流供給が開始される時刻ｔ１以前の時刻ｔａ〜ｔ１において、データ線電圧をデータビットＤ０〜Ｄ５に対応した階調電流供給時の定常電圧へ予め近づけることができる。その状態で、電流供給が開始されるので、実施の形態２に従う構成によっても、実施の形態１に従う電流供給回路と同様に、階調電流を高速に生成することが可能となる。
【００９２】
なお、実施の形態１および２に示した制御信号Ｖｓｔｇ，Ｖｃｎｔ０〜Ｖｃｎｔ５，Ｖｃｎｔ０♯〜Ｖｃｎｔ５♯については、シフトレジスタ５２によって、画素列を順次選択するためのクロックＣＬＫＨを適宜遅延させたタイミング信号を制御信号群５３として発生させて、かつ、ラッチ回路５４において、データビットＤ０〜Ｄ５および当該制御信号群５３の論理演算を行なうことによって得ることができる。
【００９３】
以上本発明においては、データビットＤ０〜Ｄ５から構成される６ビットのデジタルデータに応じた階調表示を各画素で実行する構成について説明したが、デジタルデータのビット数はこのような場合に限定されず、定電流回路に含まれる定電流源１２０〜１２５の個数およびプリチャージ調整回路１５０中の充電キャパシタＣ０〜Ｃ５をビット数に応じた個数分適宜設けることにより、任意のビット数に対して本発明の電流供給回路を適用することができる。
【００９４】
また、図２に示した画素の構成例は代表例にすぎず、電流書込期間中に、データ線ＤＬと電気的に接続されて階調電流を流す電流駆動素子を含む任意の構成の画素駆動回路および電流駆動型発光素子を含む画素を備える表示装置について、本発明を適用することが可能である。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９６】
各画素が電流駆動型発光素子で構成された自発光型の表示装置を始めとするデジタルデータに応じた電流供給回路を含む各種の機器について、本発明を適用できる。
【図面の簡単な説明】
【００９７】
【図１】本発明に従う電流供給回路を備えた表示装置の全体構成を示すブロック図である。
【図２】図１に示された画素回路の構成を示す回路図である。
【図３】実施の形態１に従う電流供給回路の構成を示す回路図である。
【図４】実施の形態１に従う電流供給回路の具体的素子配列を示す回路図である。
【図５】実施の形態１に従う電流供給回路の動作を示す波形図である。
【図６】実施の形態１に従う電流供給回路による電流供給時におけるデータ線電圧の推移を説明する概念図である。
【図７】本発明に従う電流供給回路におけるプリチャージ調整回路による効果を説明する概念図である。
【図８】実施の形態２に従う電流供給回路の構成を示す回路図である。
【図９】実施の形態２に従う電流供給回路の動作を説明する波形図である。
【国際調査報告】
2004107303.tif 000012
2004107303.tif 000013
2004107303.tif 000014
2004107303.tif 000015