(57)【特許請求の範囲】
【請求項１】
半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同一間隔で配置される複数個のダミーゲートを配置する段階とを有し、
前記ダミーゲートの共通ラインは一つに連結され、
隣接するトランジスタの前記ゲート間に位置する複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一間隔及び同一幅で並行して配置される
ことを特徴とする半導体装置のレイアウト方法。
【請求項２】
前記ゲートの長さと前記ダミーゲートの長さは同一である
ことを特徴とする請求項１に記載の半導体装置のレイアウト方法。
【請求項３】
前記複数個のトランジスタのそれぞれの少なくとも１つのゲートは、前記半導体基板上に共通連結された共通端子を有する
ことを特徴とする請求項１に記載の半導体装置のレイアウト方法。
【請求項４】
前記複数個のダミーゲートは所定数単位に共通連結される
ことを特徴とする請求項１に記載の半導体装置のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のレイアウト方法及びその半導体装置に係るもので、特にフォト工程とエッチング工程で発生する工程偏差の変化を減らし得る半導体装置のレイアウト方法及びその半導体装置に関する。
【０００２】
【従来の技術】
半導体装置が採用されたシステムの性能向上のためには、半導体装置の高速化及び高集積化が要求されている。このような半導体装置の高速化及び高集積化に従い、そのレイアウト方法は回路設計及び工程技術と共にその重要性が増しつつある。
【０００３】
図１１は、一般の半導体メモリ装置のレイアウト例を示すブロック図であって、メモリセルアレイブロック30-1,30-2,...,30-n、ブロック行デコーダー32-1,32-2,...,32-n、ビットラインプリチャージ回路34、ブロックセレクタ36、列選択ゲート38、センス増幅器/ライトドライバ40、列デコーダー42、広域行デコーダー44、列アドレス入力バッファ46、データ入出力バッファ48、制御信号入力バッファ50、及び行アドレス入力バッファ52からなっている。
【０００４】
即ち、半導体メモリ装置のレイアウトは、大きく、メモリセルアレイ30と、メモリセルアレイ30へのデータ入出力を制御するための回路からなる周辺回路とに分けられる。
【０００５】
図１２は、一般のセンス増幅器の構成を示す回路図であって、PMOSトランジスタP1,P2,P3、及びNMOSトランジスタN1,N2,N3,N4からなっている。
【０００６】
図１３乃至図１８は、従来のレイアウト方法による図１２のセンス増幅器のレイアウトを示す。
【０００７】
図１３は、センス増幅器を構成するトランジスタのソース、ドレイン、及びゲートの配置を示す。
【０００８】
図１３において、PMOSトランジスタP1,P2,P3のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3Dで、ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトランジスタN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN1D,N2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示す。60,66はバイアスラインを示し、62,64は電源ラインをそれぞれ示す。そして、W1,W2はトランジスタの幅を示し、Lはトランジスタの長さを示す。
【０００９】
まず、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートは、１つの共通端子から２つに分離されて配置されている。従って、これらのトランジスタのソースも２つに分離されて配置されている。そして、NMOSトランジスタN1,N2のゲートの幅W1がPMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートの幅W2よりも小さく、PMOSトランジスタP1,P2,P3,P4及びNMOSトランジスタN1,N2,N3のゲートの長さLは全てが同様である。
【００１０】
即ち、図１３に示したように、従来のレイアウト方法は、１つのトランジスタを構成する分離されたゲート間の間隔aは全てが同様であるが、それぞれのトランジスタのゲート間の間隔b,c,dが不規則的に配列されているので、フォト工程での光の反射とエッチング工程での不均一性の問題のために工程偏差の変化が増加する。
【００１１】
図１４は、図１３に示したレイアウトにコンタクトを形成したものであり、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN1,N2,N3のソース、ドレイン、ゲート共通端子、電源ライン、及びバイアスラインにコンタクトを形成したものを示す。図１４で、四角で表示した部分70がコンタクト形成部分になる。
【００１２】
図１５は、図１４に示したコンタクトにメタルを形成したものであり、コンタクトされた部分70と電源ライン60,66に全体的にメタルMEIを形成したものを示す。図１５において、斜線の引いた部分がメタルを形成する部分になる。
【００１３】
図１６は、図１５に形成されたメタルにコンタクトを形成したものを示し、図１６で濃い色の四角で表示した部分72がコンタクト形成部分になる。
【００１４】
図１７は、図１６にコンタクトメタルラインを形成したものであり、斜線の引いた部分ME2がメタル形成部分になる。即ち、図１２に示したセンス増幅器のトランジスタのゲート、ドレイン、及びソースをメタルで連結したものである。図１２で、メタルライン74は制御信号CONの印加ラインを、メタルライン76は入力信号Dの印加ラインを、メタルライン78は入力信号DBの印加ラインを、メタルライン80はPMOSトランジスタP1及びNMOSトランジスタN1,N2のゲート連結ラインをそれぞれ示す。
【００１５】
図１８は、図１７に示したメタルラインME2に電源電圧と接地電圧を印加するためのメタルME3を示すものであり、網点で表示した部分がメタルME3の形成される部分になり、格子形に表示された部分82はビアコンタクトを示すものであり、この部分とメタルME3が連結されて電源電圧と接地電圧が印加される。
【００１６】
図１３を見れば、従来の半導体メモリ装置のレイアウト方法上の問題点は分かるが、ここに図１６乃至図１８を示したのは、図１２に示したセンス増幅器のレイアウトを概略的に示すためである。
【００１７】
【発明が解決しようとする課題】
ところが、従来の半導体装置の工程技術中、フォト工程における光の反射とエッチング工程における不均一性に起因して、トランジスタのゲートの工程偏差の変化が誘発される。
【００１８】
工程偏差とは、フォト工程の後にゲートの長さの変化を測定した値をいう。そこで、工程偏差が変化すると、トランジスタのしきい電圧が変化し、このようなしきい電圧の変化のためトランジスタが設計者が設計した通りの動作を行うことができなくなる。
【００１９】
そこで、半導体装置の製造の際にこれら工程上で発生される工程偏差の変化を最小化するための工夫が続けられている。
【００２０】
図９は、半導体工程中、フォト工程における問題点を説明するための図であって、シリコン10、二酸化ケイ素12、アルミニウム14、フォトレジスト16、透明グラス18、及び不透明膜20をそれぞれ示す。
【００２１】
図９に示したように、アルミニウム14上がフォトレジスト16で覆われた状態で、フォト工程を行ったときに、アルミニウム14は光をほとんど吸収せずに反射する。ところが、アルミニウム14が傾斜角θを有して蒸着されている場合は、傾斜面での光の反射のために所望のパターンを形成することができなくなる。
【００２２】
然るに、従来の半導体装置のレイアウト方法は、ゲートの間隔が不規則的に配列されているため、図９に示した傾斜角θが一定せず、傾斜角θに従い光りの反射角が異なって、形成されたゲート間に工程偏差の変化が起こるようになる。
【００２３】
図１０は、半導体工程中のエッチング工程上での問題点を説明するためのものであって、シリコン10、二酸化ケイ素12、及びフォトレジスタ16をそれぞれ示す。
【００２４】
図１０に示すように、酸化膜蝕刻は円状に広がってシリコン10が現れるまで続く。即ち、円の形状が大きくなるほど、フォトレジスト16のアンダカットが甚だしくなる。アンダカットの起こされる範囲はフォトレジスト16が除去されるまでは分からないので、酸化膜パターンのエッジ部の形状（図１０の点線で示した形状）はアンダカットの程度を示す良い尺度になる。即ち、エッチング工程上での不均一性のために工程偏差の変化が発生する。
【００２５】
即ち、従来の半導体装置のレイアウト方法は、半導体装置を構成するトランジスタのゲートの間隔が不規則に配列されているので、フォト工程で光の反射によりこれらゲート間の工程偏差の変化が増加され、又、エッチング工程でエッチングの不均一性によっても工程偏差の変化が増加される。
【００２６】
又、従来の半導体メモリ装置の周辺回路のレイアウト方法においても、一般の半導体装置のレイアウト方法と同様な方法によるため、フォト工程とエッチング工程とにおける工程偏差の変化が増加する。
【００２７】
特に、従来の半導体メモリ装置のセンス増幅器は、入力信号の微小な電圧差を増幅して出力する回路であり、しきい電圧の変化に敏感な回路である。従って、これらのセンス増幅器を構成するトランジスタのしきい電圧のミスマッチを除去することは相当に重要である。しかし、従来のセンス増幅器のレイアウト方法においても一般の半導体装置のレイアウト方法と同様な方法によるので、フォト工程とエッチング工程で工程偏差の変化が増加する。
【００２８】
即ち、フォト工程上で発生された工程偏差の変化にエッチング工程で発生された工程偏差の変化が加えられて、工程偏差の変化が一層増加するという問題点があった。
【００２９】
上述のようなフォト工程とエッチング工程上の問題はよく知られた問題点で、このような工程上での問題のために発生されるゲート間の工程偏差の変化はトランジスタのしきい電圧の変化を招来するため、この変化を最小化する必要がある。
【００３０】
本発明の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化できる半導体装置のレイアウト方法を提供することにある。
【００３１】
本発明の他の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化できる半導体メモリ装置の周辺回路のレイアウト方法を提供することにある。
【００３２】
本発明の又他の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化して、センス増幅器を構成するトランジスタのしきい電圧のミスマッチを減らし得る半導体メモリ装置のセンス増幅器のレイアウト方法を提供することにある。
【００３３】
【課題を解決するための手段】
前記目的を達成するため本発明に係る半導体装置のレイアウト方法は、半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個の各アクチブ領域の少なくとも１つの第１電極と第２電極との間に位置し前記半導体基板上に所定の幅と長さを有する少なくとも１つの同一間隔で分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間、又は間及び外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同様な間隔で配置された複数個のダミーゲートを配置する段階とを備えたことを特徴とする。
【００３４】
前記他の目的を達成するための本発明に係る半導体メモリ装置の周辺回路のレイアウト方法は、前記半導体装置のレイアウト方法に従い配置することを特徴とする。
【００３５】
前記又他の目的を達成するための本発明に係る半導体メモリ装置のセンス増幅器のレイアウト方法は、前記半導体装置のレイアウト方法に従いセンス増幅器を構成するデータ入力及び制御信号入力トランジスタを配置することを特徴とする。
【００３６】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００３７】
図１は、本発明に係るレイアウト方法による一レイアウト例を示し、図１３に示したレイアウトに対し、分離されたゲートの間隔ａと同一の間隔aを有するダミーゲートDG1,DG2を、センス増幅器を構成するトランジスタのゲート間に配置して、構成されている。
【００３８】
図１において、ダミーゲートDG1,DG2の共通ラインが１つに連結されているが、これらの共通ラインは適切に分離して構成することもできる。
【００３９】
このように形成されたダミーゲートは、センス増幅器の回路動作には影響を与えない。
【００４０】
図１に示したゲート形成以降のレイアウトは、図１４乃至図１８に示した従来のレイアウト方法に従い配置されてもよいし、別の方法により配置してもよい。
【００４１】
即ち、図１に示した本発明のセンス増幅器のレイアウト方法は、実際の動作のために形成されたゲートと同じ間隔のダミーゲートを、実際の動作のために形成されたゲートの間及び外部に配置して構成されている。
【００４２】
従って、半導体製造工程中にフォト工程とエッチング工程で発生する工程偏差の変化を最小化できる。
【００４３】
図２乃至図７は、本発明に係るレイアウト方法による図１２に示したセンス増幅器の他の実施例のレイアウト方法を説明する図である。
【００４４】
図２は、センス増幅器を構成するトランジスタのソース、ドレイン、及びゲートの配置を示す。
【００４５】
図２において、PMOSトランジスタP1,P2,P3のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3Dで、ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトランジスタN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN1D,N2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示し、60,66はバイアスラインを、62,64は電源ラインを示す。そして、DG1,DG2,DG3,DG4,DG5,DG6は各トランジスタの間と外部に、分離されたゲート間の間隔aと同じ間隔で形成されたダミーゲートをそれぞれ示す。
【００４６】
まず、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートは、１つの共通端子から４個に分離されて配置されている。従って、これらのトランジスタのソースは３個に分離され、ドレインは２個に分離されて配置されている。そして、LはトランジスタP1,P2,P3,P4,N1,N2,N3のゲート及びダミーゲートDG1,DG2,DG3,DG4,DG5,DG6の長さを、W2/2はPMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートの幅を、W1/2はNMOSトランジスタN1,N2のゲートの幅を、W3はダミーゲートDG5,DG6の幅を、W4,W5はダミーゲートDG1,DG4の幅を、W4はダミーゲートDG2,DG3の幅をそれぞれ示す。このとき、W3とW4はW7とW8の幅内で流動的とすることができる。
【００４７】
即ち、図１に示したように、１つのトランジスタを構成する分離されたゲート間の間隔aと各トランジスタ間の間隔aが全て同様である。
【００４８】
図１のレイアウトは図１３に示したレイアウトにダミーゲートDG1,DG2,DG3,DG4,DG5,DG6を追加して配置したことが相異している。
【００４９】
図２では１つのゲートが４個に分離される例を示したが、１つのゲートは４個以上に分離されて配置されてもかまわない。
【００５０】
本実施の形態では、工程偏差の変化を減らすために、図２に示したようにゲートを同一な間隔aで配置して構成している。
【００５１】
図３は、図２に示したレイアウトにコンタクトを形成した状態を示すものであって、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN1,N2,N3のソース、ドレイン、及びゲートの共通点とバイアスラインにコンタクトを形成したものを示す。図３で、四角形で表示した部分90がコンタクト形成部分になる。
【００５２】
図４は、図３に形成されたコンタクトにメタルを形成したもので、コンタクトになる部分とバイアスライン60,66に全体的にメタルを形成したものを示す。図４で、斜線の引いた部分ME1がメタルを形成した部分になる。
【００５３】
図５は、図４に形成されたメタルME1にコンタクトを形成したものを示し、濃い色の四角形に表示した部分92がコンタクト形成部分になる。
【００５４】
図６は、図５に示したコンタクトにメタルラインを形成したものを示し、斜線の引いた部分ME2がメタル形成部分になる。即ち、図１２に示したセンス増幅器のトランジスタ間をメタルラインに連結したものである。そして、メタルライン94は制御信号CONの印加ラインを、メタルライン96はデータDの入力ラインを、メタルライン98はデータDBの入力ラインを、メタルライン100は出力信号OUTの発生ラインをそれぞれ示す。
【００５５】
図７は、電源電圧印加ライン102と接地電圧印加ライン104をそれぞれ示す。
【００５６】
図２には、本発明に係るセンス増幅器のレイアウト方法が図示されでいるが、図３乃至図７のレイアウトは別の方法により配置されてもかまわない。ここで、図３乃至図７を示した理由は、本発明の方法によってゲートを配列してもセンス増幅器をレイアウトすることができることを現すためである。
【００５７】
即ち、本発明のレイアウト方法は、周辺回路を構成するトランジスタの実際の動作のために形成されるゲートの間及び外部に、実際の動作とは無関係のダミーゲートを配置することを特徴とする。ところが、これらゲートの全てが同じ間隔に分離されて配置されるので、フォト工程とエッチング工程で発生される工程偏差の変化を最小化できる。
【００５８】
上述した実施の形態では、ゲートの間及び外部にダミーゲートを配置することを示したが、ゲートの間のみにダミーゲートを配置することもできる。
【００５９】
図８は、従来の方法と本発明の方法によりレイアウトする場合の工程偏差の変化を示すグラフであって、横軸は測定されたゲートの数を示し、縦軸は工程偏差（即ち、測定されたゲートのそれぞれの長さ(μm))を示す。
【００６０】
従来の方法と本発明の方法により配置して製造した後、17個のゲートの工程偏差を測定した結果、従来の方法により配置した場合よりも本発明の方法により配置した場合の工程偏差の変化率が減ることがわかる。下記の表は最大、最小及び平均工程偏差と変化率を数値的に示している。
【００６１】
【表１】
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【００６２】
前表から、従来の方法よりも本発明の方法によりレイアウトした場合に工程偏差の変化率が0.005μm程度減らしていることがわかる。
【００６３】
上述の実施の形態で、半導体メモリ装置のセンス増幅器のレイアウトを示すことにより、本発明のレイアウト方法を説明したが、このようなレイアウト方法を半導体装置及び半導体メモリ装置の周辺回路のレイアウトのときに適用して工程偏差の変化を最小化できる。
【００６４】
そして、半導体メモリ装置のセンス増幅器を構成するデータが入力されるトランジスタ、及びセンス増幅器イネーブル信号が入力されるトランジスタ、即ち、図１３に示した回路のNMOSトランジスタN1,N2,N3,N4を本発明のレイアウト方法によりレイアウトすると、工程偏差の変化を減らしてしきい電圧のミスマッチを減らすことが出きる。
【００６５】
即ち、本発明のレイアウト方法は、半導体装置、及び半導体メモリ装置の周辺回路のレイアウトのときにこれらの回路を構成するトランジスタのゲート間の間隔を全て同様な間隔で配置するためにダミーゲートを追加形成するものである。
【００６６】
従って、本来形成されたゲートの間と外部（又はあいだに）に同一間隔でゲートを配置することにより、フォト工程とエッチング工程で発生されるトランジスタ間の工程偏差の変化を最小化できる。
【００６７】
【発明の効果】
以上説明したように、本発明のレイアウト方法は、周辺回路を構成するトランジスタのゲート間の間隔をダミーゲートを用いて同一な間隔で配置することにより、工程偏差の変化を最小化できる。
【００６８】
そして、工程偏差の変化が最小化されるに従いトランジスタのしきい電圧の変化を減らすことにより、半導体メモリ装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係るレイアウト方法による一実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。
【図２】本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。
【図３】本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。
【図４】本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。
【図５】本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。
【図６】本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。
【図７】本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。
【図８】従来の方法と本発明の方法によりレイアウトされた場合の工程偏差の変化を示すグラフ図である。
【図９】フォト工程における問題点を説明する図である。
【図１０】エッチング工程における問題点を説明する図である。
【図１１】一般の半導体メモリ装置の実施の形態のレイアウトを示す図である。
【図１２】一般のセンス増幅器の回路図である。
【図１３】従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。
【図１４】従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。
【図１５】従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。
【図１６】従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。
【図１７】従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。
【図１８】従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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