(57)【要約】Ｐ−のシリコン基板の表面側に複数のエピタキシャル層を積層し、裏面側には何ら積層しない。複数のエピタキシャル層のうちシリコン基板と接するエピタキシャル層をＰ＋の第１エピタキシャル層にする。このようにエピタキシャル層にＰ＋層を近接することによって、低温の素子製造プロセスにおいてもゲッタリングを効率的に行うことができ、エピタキシャルウェーハの製造歩留まりを向上させることができる。したがってエピタキシャルウェーハの製造コストが低減する。
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【特許請求の範囲】
【請求項１】
半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側のみに複数層のエピタキシャル層を重層すると共に、
前記複数層のエピタキシャル層のうち前記半導体基板と接するエピタキシャル層の不純物濃度をゲッタリングサイトが形成される程度の高濃度にし、
前記半導体基板の不純物濃度を裏面側からの不純物の放出が抑制される程度の低濃度にしたこと
を特徴とする半導体エピタキシャルウェーハ。
【請求項２】
半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側のみに複数層のエピタキシャル層を重層すると共に、
前記複数層のエピタキシャル層のうち前記半導体基板と接するエピタキシャル層の不純物濃度を２．７７×１０１７〜５．４９×１０１９（ａｔｏｍｓ／ｃｍ３）にし、
前記半導体基板の不純物濃度を１．３３×１０１４〜１．４６×１０１６（ａｔｏｍｓ／ｃｍ３）にしたこと
を特徴とする半導体エピタキシャルウェーハ。
【請求項３】
半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側のみに複数層のエピタキシャル層を重層すると共に、
前記複数層のエピタキシャル層のうち前記半導体基板と接するエピタキシャル層の抵抗率を０．００２〜０．１（Ω・ｃｍ）とし、
前記半導体基板の抵抗率を１〜１００（Ω・ｃｍ）としたこと
を特徴とする半導体エピタキシャルウェーハ。
【請求項４】
前記半導体基板と接するエピタキシャル層は、ボロンを含むこと
を特徴とする請求の範囲１乃至３記載の半導体エピタキシャルウェーハ。
【発明の詳細な説明】
【技術分野】  本発明は、半導体基板の表面側のみに複数のエピタキシャル層を重層すると共に、半導体基板と接するエピタキシャル層の不純物濃度を高濃度にし、半導体基板の不純物濃度を低濃度にした半導体エピタキシャルウェーハに関する。
【背景技術】  ＣＰＵやＤＲＡＭ等のメモリーには半導体エピタキシャルウェーハが使用される。半導体エピタキシャルウェーハは、半導体基板の表面側にエピタキシャル層が積層されたエピタキシャルウェーハと、エピタキシャル層がないノンエピタキシャルウェーハとに大別される。
図４はエピタキシャルウェーハの断面図である。エピタキシャルウェーハ４０は、最も一般的なＰ／Ｐ＋（Ｐ  ｏｎ  Ｐ＋という）エピタキシャルウェーハであり、ボロン等の不純物濃度が高いＰ＋（抵抗率にして２０／１０００（Ω・ｃｍ）以下）のシリコン基板４１が用いられる。なお、“ＰＸ／ＰＹ”という記載は、ＰＸの膜又は基板の上に、ＰＹの膜又は基板を積層することを意味する。シリコン基板４１の表面側４１ａにはシリコン基板４１より低濃度にボロンがドープされた（抵抗率にして約１（Ω・ｃｍ）以上）エピタキシャル層４２が積層され、裏面側４１ｂには酸化膜４３が積層されている。このような構造には次のような利点がある。
半導体素子やその基板となるウェーハの製造プロセスでは様々な金属が副材料として使用されており、エピタキシャル層４２が金属等の不純物によって汚染される場合がある。これらの汚染金属不純物はエピタキシャル層４２に形成される各素子の特性を変化、劣化させることがあり素子の信頼性を低下させる。そこでエピタキシャルウェーハ４０ではＰ＋のシリコン基板４１がゲッタリングサイトとして用いられる。ウェーハ外部からエピタキシャルウェーハ４０にＦｅやＣｕ等の汚染金属が取り込まれた場合、これら汚染金属不純物はボロン濃度の高いシリコン基板４１に優先的に取り込まれるという特性がある。その結果、エピタキシャル層４２の汚染金属不純物の含有量は少なくなる。こうしてエピタキシャル層４２を無欠陥にし、良い特性を維持することができる。
Ｐ＋のシリコン基板４１の表面側４１ａにエピタキシャル層を成長させる際の高温度条件の下でシリコン基板４１の裏面側４１ｂに何ら積層されるものがない場合は、高濃度のボロンがガス状になって放出される。するとガス状のボロンがエピタキシャル層４２に取り込まれるといういわゆるオートドーピングが発生する。オートドーピングが発生するとエピタキシャル層４２の抵抗分布が悪化する。そこでシリコン基板４１の裏面側にはエピタキシャル成長前に酸化膜４３が積層される。この酸化膜４３によってシリコン基板４１からのボロンの放出は抑制される。したがってオートドーピングを防止することができる。
図４に示すエピタキシャルウェーハ４０と別の形態のエピタキシャルウェーハが日本国特開平１０−３０３２０７号公報（以下、文献１という）に開示されている。
図５は文献１のエピタキシャルウェーハの断面図である。エピタキシャルウェーハ５０には不純物濃度が低いＰ−（抵抗率にして１（Ω・ｃｍ）以上）のシリコン基板５１が用いられている。またシリコン基板５１の裏面側５１ｂにはＰ＋の第１エピタキシャル層５２が積層され、表面側５１ａには第２エピタキシャル層５３が積層されている。更に第１エピタキシャル層５２にはシリコン膜５４が積層されている。
この構成によれば第２エピタキシャル層５３の汚染不純物は第１エピタキシャル層５２でゲッタリングされる。
エピタキシャルウェーハ５０の製造工程は、シリコン基板５１の裏面側５１ｂに第１エピタキシャル層５２を成長させた後に、シリコン基板５１の表面側５１ａに第２エピタキシャル層５３を成長させる。各エピタキシャル層を成長させる際にＰ−のシリコン基板５１からはガス状のボロンは放出されないが、第２エピタキシャル層５３を成長させる際にＰ＋の第１エピタキシャル層５２すなわちウェーハ自体の裏面側からガス状のボロンが放出される。このためシリコン膜５４が設けられ、オートドーピングが抑制されている。
従来のエピタキシャルウェーハは何れもシリコン基板の裏面側に酸化膜やエピタキシャル層等（以下、酸化膜等という）が積層されている。しかしシリコン基板の裏面側に酸化膜等を積層する場合には、
（１）酸化膜を積層する際にシリコン基板が金属汚染される可能性があり、エピタキシャルウェーハの製造歩留まりを低下させる、
（２）酸化膜等の平坦度は低いためウェーハ自体の平坦度が低下し、エピタキシャルウェーハの製造歩留まりを低下させる、
等の問題がある。
更に図５に示すエピタキシャルウェーハ５０には次のような問題もある。
技術の進歩と共に素子製造プロセスは低温化してきている。低温化された素子製造プロセスにおいては汚染金属はゲッタリングサイトに拡散できるだけの十分な熱エネルギーを得られない。このためゲッタリングを効率よく行うにはエピタキシャル層とゲッタリングサイトとができる限り近い方が望ましい。ところがエピタキシャルウェーハ５０ではゲッタリングサイトにされる第１エピタキシャル層５２と第２エピタキシャル層５３との間にシリコン基板５１が介在している。つまり第２エピタキシャル層５３とゲッタリングサイトとが離れているためゲッタリングが効率よく行われない。
本発明はこうした実状に鑑みてなされたものであり、エピタキシャル層にＰ＋層を近接することによって、低温の素子製造プロセスにおいてもゲッタリングを効率的に行うと共にエピタキシャルウェーハの製造歩留まりを向上させてエピタキシャルウェーハの製造コストを低減させることを解決課題とするものである。
【発明の開示】
そこで、第１発明は、
半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側のみに複数層のエピタキシャル層を重層すると共に、
前記複数層のエピタキシャル層のうち前記半導体基板と接するエピタキシャル層の不純物濃度をゲッタリングサイトが形成される程度の高濃度にし、
前記半導体基板の不純物濃度を裏面側からの不純物の放出が抑制される程度の低濃度にしたこと
を特徴とする。
また第２発明は、
半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側のみに複数層のエピタキシャル層を重層すると共に、
前記複数層のエピタキシャル層のうち前記半導体基板と接するエピタキシャル層の不純物濃度を２．７７×１０１７〜５．４９×１０１９（ａｔｏｍｓ／ｃｍ３）にし、
前記半導体基板の不純物濃度を１．３３×１０１４〜１．４６×１０１６（ａｔｏｍｓ／ｃｍ３）にしたこと
を特徴とする。
また第３発明は、
半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側のみに複数層のエピタキシャル層を重層すると共に、
前記複数層のエピタキシャル層のうち前記半導体基板と接するエピタキシャル層の抵抗率を０．００２〜０．１（Ω・ｃｍ）とし、
前記半導体基板の抵抗率を１〜１００（Ω・ｃｍ）としたこと
を特徴とする。
第１〜第３発明を図１を用いて説明する。
エピタキシャルウェーハ１は、シリコン基板２とシリコン基板２の表面側２ａに重層される第１エピタキシャル層３及び第２エピタキシャル層４とで構成される。シリコン基板２の表面側２ａは第１エピタキシャル層３と接しており、シリコン基板２の裏面側２ｂには何ら積層されていない。
シリコン基板はＰ−のシリコンで構成されており、その不純物濃度は１．３３×１０１４〜１．４６×１０１６（ａｔｏｍｓ／ｃｍ３）であり、抵抗率は１〜１００（Ω・ｃｍ）である。
第１エピタキシャル層３はＰ＋のシリコンエピタキシャル層で構成されており、その不純物濃度は２．７７×１０１７〜５．４９×１０１９（ａｔｏｍｓ／ｃｍ３）であり、抵抗率は０．００２〜０．１（Ω・ｃｍ）である。
本発明によれば、ゲッタリングサイトつまり第１エピタキシャル層３と第２エピタキシャル層４との距離が近いため、ゲッタリングを効率的に行うことができる。またシリコン基板２の不純物濃度が低濃度であるため、エピタキシャル成長の際にガス状の不純物は発生しない。このためシリコン基板２の裏面側２ｂに酸化膜等を形成する必要がなくなり、酸化膜形成に伴う諸問題（両面研磨、金属汚染、平坦度の低下）は生じない。したがってエピタキシャルウェーハの製造歩留まりを向上させてエピタキシャルウェーハの製造コストを低減させることができる。
また第４発明は、第１〜第３発明において、
前記半導体基板と接するエピタキシャル層は、ボロンを含むこと
を特徴とする。
【図面の簡単な説明】  図１は本発明に係るエピタキシャルウェーハの断面図である。
図２はエピタキシャル層の積層の手順を示すフローチャートである。
図３はエピタキシャルウェーハにおける不純物濃度のプロファイルを示す図である。
図４は従来のエピタキシャルウェーハの断面図である。
図５は従来のエピタキシャルウェーハの断面図である。
【発明を実施するための最良の形態】  以下図面を参照して本発明に係る半導体エピタキシャルウェーハの実施形態について説明する。
図１は本発明に係るエピタキシャルウェーハの断面図である。
エピタキシャルウェーハ１は、シリコン基板２とシリコン基板２の表面側２ａに重層される第１エピタキシャル層３及び第２エピタキシャル層４とで構成される。シリコン基板２の表面側２ａは第１エピタキシャル層３と接しており、シリコン基板２の裏面側２ｂには何ら積層されていない。
シリコン基板２は不純物濃度が低いＰ−のシリコン結晶で構成される。ここではシリコン基板２に含有される不純物をボロンとし、その濃度を１．３３×１０１４〜１．４６×１０１６（ａｔｏｍｓ／ｃｍ３）としている。又はシリコン基板２の抵抗率を１〜１００（Ω・ｃｍ）としている。
第１エピタキシャル層３はＰ＋のシリコンエピタキシャル層で構成される。ここでは第１エピタキシャル層３に含有される不純物をボロンとし、その濃度を２．７７×１０１７〜３．６２×１０１９（ａｔｏｍｓ／ｃｍ３）としている。又は第１エピタキシャル層３の抵抗率を０．００２〜０．１（Ω・ｃｍ）としている。第１エピタキシャル層３はゲッタリングサイトとして機能する。
第２エピタキシャル層４はＰ−のシリコンエピタキシャル層で構成される。第２エピタキシャル層４には素子製造プロセスで各素子が形成される。
なお第１エピタキシャル層３と第２エピタキシャル層４との間に第１エピタキシャル層３より低濃度又は高抵抗率の他のエピタキシャル層が積層されていてもよい。またシリコン基板２に窒素がドープされていてもよい。窒素がドープされるとＮｉのゲッタリング能力が向上する。窒素のドープ量は３×１０１３（ａｔｏｍｓ／ｃｍ３）以上が好ましい。
次にシリコン基板２にエピタキシャル層３、４を積層する方法について説明する。
図２はエピタキシャル層の積層の手順を示すフローチャートである。
各エピタキシャル層の成長条件についての具体的な一例を表１に示す。
【表１】
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エピタキシャル層を気相成長させる炉内にシリコン基板を導入する前にこの炉内にモニターウェーハを導入し、表１に示す条件（各種ガスの供給、温度）にて第１エピタキシャル層の膜厚及び抵抗率の条件出しを行う（ステップ２１）。表１に示す膜厚及び抵抗率のエピタキシャル層が得られる状態となったら、シリコン結晶から採取されたＰ−のシリコン基板を炉内に導入し、シリコン基板表面側に第１エピタキシャル層を成長させる（ステップ２２）。ここでは通常のエピタキシャル層の気相成長が行われる。第１エピタキシャル層の成長が終了したら、ウェーハをロードロック室に退避させた後、“Ｈｉｇｈ  Ｅｔｃｈ”と呼ばれる炉内のクリーニングプロセスを行う（ステップ２３）。
“Ｈｉｇｈ  Ｅｔｃｈ”は以下に述べる理由により行われる。第１エピタキシャル層の成長の際には、炉内に高濃度のドーパントガスを供給する。第１エピタキシャル層の成長後、第２エピタキシャル層の成長のために、炉内に低濃度のドーパントガスを供給するのであるが、炉内に高濃度のドーパントやその副生成物が残留していると、第２エピタキシャル層が残留する高濃度のドーパント副生成物から放出されるドーパントの影響を受けるため、所望の不純物濃度及び抵抗率を得られなくなる。そこで炉内に残留する高濃度のドーパントやその副生成物を除去するために、“Ｈｉｇｈ  Ｅｔｃｈ”を行うのである。具体的な方法は、ＨＣＬを１５（ｓｌｍ）の条件で約３分間炉内に導入する。１回の“Ｈｉｇｈ  Ｅｔｃｈ”で炉内にドーパントガスが除去されない場合は複数回の“Ｈｉｇｈ  Ｅｔｃｈ”を繰り返し行うようにする。
“Ｈｉｇｈ  Ｅｔｃｈ”が終了すると、再び炉内にモニターウェーハを導入し、表１に示す条件にて第２エピタキシャル層の膜厚及び抵抗率の条件出しを行う（ステップ２４）。この際、残留する高濃度のドーパントの影響により、エピタキシャル層の抵抗率が上昇しない場合がある。その場合はダミー運転を行った後に再び炉内にモニターウェーハを導入し、第２エピタキシャル層の膜厚及び抵抗率の条件出しを行う（ステップ２５）。表１に示す膜厚及び抵抗率のエピタキシャル層が得られる状態となったら、退避させたシリコンウェーハを炉内に導入し、先に成長させた第１エピタキシャル層上に第２エピタキシャル層を成長させる（ステップ２６）。ここでは通常のエピタキシャル層の気相成長が行われる。
なお表１に示すように、本実施形態ではボロンを含有するドープガスとしてＢ２Ｈ６（ジボラン）を使用しているが、ＢＣｌ３（三塩化ボロン）を使用してもよい。
次にゲッタリングサイトとして使用するエピタキシャル層の抵抗率（又は不純物濃度）と膜厚とゲッタリング能力について説明する。
表２の水準１〜１１に示すように、本発明に係るエピタキシャルウェーハを製作し、各ウェーハをＦｅイオン溶液に浸漬してウェーハの表面・裏面をＦｅで故意に汚染した。Ｆｅの汚染量は２×１０１３（ａｔｏｍｓ／ｃｍ２）であり、ＩＣＳ−ＭＳ法で確認した。なお水準１２〜１４に示すエピタキシャルウェーハも合わせて製作し、同じような処理を施した。水準１２〜１４のエピタキシャルウェーハは本発明以前に用いられていたエピタキシャルウェーハである。
【表２】
2004086488.tif 000004
つづいて各汚染ウェーハ（水準１〜１４）に素子製造プロセスと同一の熱プロセスを施し、表面のエピタキシャル層中に残留するＦｅの濃度を測定した。その測定結果を図３に示す。なお測定方法としてはＤＬＴＳ法を用いている。この図３を参照し各ウェーハのゲッタリング能力について検討する。
図３で示すように、本発明に係るエピタキシャルウェーハ（水準１〜１１）の表面に残留するＦｅ濃度は、従来のエピタキシャルウェーハ又はアニールウェーハ（水準１２〜１４）の表面に残留するＦｅ濃度と比較して、同等又はそれ以下である。表面に残留するＦｅ濃度が低いということは、多くのＦｅがゲッタリングサイトに取り込まれているということである。これはゲッタリング能力があるということを意味する。
ここで注目する点は、水準１〜３、水準４〜６、水準７〜１１のエピタキシャルウェーハ共に膜厚が厚いほどＦｅ濃度が低くなる結果となっているものの、膜厚が１（μｍ）程度の薄さであっても従来の水準１３、１４のエピタキシャルウェーハ以上のゲッタリング能力を有するということである。つまり本発明によれば、膜厚が１（μｍ）程度の第１エピタキシャル層すなわちゲッタリングサイトであっても、十分なゲッタリング効果を期待できる。更に従来のエピタキシャルウェーハの問題点（オートドープや金属汚染や平坦度）も解消できる。
次にシリコン基板とエピタキシャル層との界面で発生するミスフィット転位について述べる。
ボロン原子はシリコン原子よりも小さいため、ボロン濃度が大きく異なる二つのシリコン層の界面には、結晶の格子定数が異なることに起因してミスフィット転位が発生する。このミスフィット転位には、ミスフィット転位自身がゲッタリング能力を備える、という有益な効果がある反面、ミスフィット転位周囲の歪みがウェーハ表面に反映され微小な凹凸がウェーハ表面に生じる、という問題もある。素子製造プロセスに対するミスフィットのメリット、デメリットについては、その素子の種類、デザインルール、設計思想等により変わるものである。
本発明以前に一般的に用いられていたＰ／Ｐ＋エピタキシャルウェーハにおいて、抵抗率が４／１０００（Ω・ｃｍ）以下のボロンドープ結晶をシリコン基板として用いると、シリコン基板とエピタキシャル層との界面にはミスフィット転位が確実に発生する。
表３は、本発明において、第１エピタキシャル層の抵抗率（又は濃度）が同じであり、その膜厚が異なる２つの試料のミスフィット転位の有無を示している。
【表３】
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表３に示すように、本発明によれば、ある抵抗率の第１エピタキシャル層にミスフィット転位が発生したとしても、抵抗率を維持する一方で膜厚を変えればミスフィット転位の発生を制御することができる。
なお本発明のエピタキシャルウェーハによれば、次のような効果も期待できる。
本発明及び従来のエピタキシャルウェーハの特性比較を表４に示す。
【表４】
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Ｐ＋のシリコン基板に一層のエピタキシャル層を積層した従来の構造のエピタキシャルウェーハ（Ｐ／Ｐ＋という）は、耐ラッチアップ性に関して優れた特性を有するが、高周波数適応性に関して優れた特性を有するとは云えない。逆にＰ−のシリコン基板に一層のエピタキシャル層を積層した従来の構造のエピタキシャルウェーハ（Ｐ／Ｐ−という）は、高周波数適応性に関して優れた特性を有するが、耐ラッチアップ性に関して優れた特性を有するとは云えない。
一方、本発明のエピタキシャルウェーハは、高周波数適応性、耐ラッチアップ性に関してある程度優れた特性を有している。
本発明のエピタキシャルウェーハが高周波数適応性に関して優れた特性を有する理由は次のように考えられる。
Ｐ／Ｐ＋エピタキシャルウェーハのエピタキシャル層に形成される素子中の高周波回路に高周波電流が流れると抵抗率の低いＰ＋基板に誘導電流が流れる。この誘導電流はＰ＋基板を伝わり別の回路に影響を与え高周波ノイズとなる。Ｐ／Ｐ＋エピタキシャルウェーハは基板全体がＰ＋であるため誘導電流が大きくなる。一方、本発明のＰ＋層は薄いため誘導電流の発生が少なく、また伝わり難い。よって本発明によれば、高周波ノイズを低減することができる。
また、本発明はＰ／Ｐ＋／Ｐ−という構造のため、Ｐ＋の第１エピタキシャル層が従来のＰ／Ｐ＋のＰ＋基板の役割を担うことになる。つまりラッチアップ耐性も備えることになる。
【産業上の利用可能性】  本発明はＣＰＵやＤＲＡＭ等のメモリーに使用される半導体エピタキシャルウェーハの製造分野に適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成16年8月13日(2004.8.13)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】特許請求の範囲
【請求項１】（削除）
【請求項２】（削除）
【請求項３】（削除）
【請求項４】（削除）
【請求項５】半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側に複数層のエピタキシャル層を積層すると共に、
前記複数層のエピタキシャル層のうちの何れかのエピタキシャル層の不純物濃度が、耐ラッチアップ性と高周波数適応性を有する程度であり且つ前記半導体基板及び他のエピタキシャル層の不純物濃度よりも高濃度であること
を特徴とする半導体エピタキシャルウェーハ。
【請求項６】半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側に複数層のエピタキシャル層を積層すると共に、
前記複数層のエピタキシャル層のうちの何れかのエピタキシャル層の不純物濃度が、ゲッタリングサイトが形成される程度であり且つ前記半導体基板及び他のエピタキシャル層の不純物濃度よりも高濃度であって、
前記半導体基板の不純物濃度が、当該半導体基板からの不純物の放出が抑制される程度であること
を特徴とする半導体エピタキシャルウェーハ。
【請求項７】前記複数層のエピタキシャル層のうち前記半導体基板と接するエピタキシャル層の不純物濃度が前記半導体基板及び他のエピタキシャル層の不純物濃度よりも高濃度であること
を特徴とする請求の範囲５乃至６記載の半導体エピタキシャルウェーハ。
【請求項８】半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側に複数層のエピタキシャル層を積層すると共に、
前記複数層のエピタキシャル層のうちの高濃度のエピタキシャル層の不純物濃度が、２．７７×１０１７〜５．４９×１０１９（ａｔｏｍｓ／ｃｍ３）であって、
前記半導体基板の不純物濃度が、１．３３×１０１４〜１．４６×１０１６（ａｔｏｍｓ／ｃｍ３）であること
を特徴とする半導体エピタキシャルウェーハ。
【請求項９】半導体基板にエピタキシャル層を積層した半導体エピタキシャルウェーハにおいて、
前記半導体基板の表面側に複数層のエピタキシャル層を積層すると共に、
前記複数層のエピタキシャル層のうちの高濃度のエピタキシャル層の抵抗率が０．００２〜０．１（Ω・ｃｍ）であって、
前記半導体基板の抵抗率が１〜１００（Ω・ｃｍ）であること
を特徴とする半導体エピタキシャルウェーハ。
【請求項１０】前記複数層のエピタキシャル層のうちの高濃度のエピタキシャル層はボロンを含むこと
を特徴とする請求の範囲５乃至９記載の半導体エピタキシャルウェーハ。




【国際調査報告】
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