(57)【要約】周波数比較器は、基準クロックおよび出力クロックの周波数を比較し、周波数比較信号を出力する。周波数可変回路は、直列接続された複数の反転回路を有する遅延回路と第１選択回路とから構成される。第１選択回路は、奇数番目の反転回路から出力される奇数出力信号のいずれかを周波数比較信号に応じて選択し、帰還信号として遅延回路の入力に帰還させる。位相比較器は、基準クロックおよび出力クロックの位相を比較し、位相比較信号を出力する。第２選択回路は、奇数出力信号のいずれかを位相比較信号に応じて選択し、出力クロックとして出力する。周波数可変回路は、帰還ループを構成する反転回路の接続段数を調整することで、出力クロックの周波数を変更する可変発振器として機能する。遅延回路は、出力クロックの周波数調整および位相調整の両方に共通して用いられる。このため、回路規模を低減できる。
2004079913.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックおよび前記基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する周波数比較器と、
直列接続された複数の反転回路を有する遅延回路と、前記反転回路のうち奇数番目の反転回路から出力される奇数出力信号のいずれかを前記周波数比較信号に応じて選択し、帰還信号として前記遅延回路の入力に帰還させる第１選択回路とを有する周波数可変回路と、
前記基準クロックおよび前記出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する位相比較器と、
前記奇数出力信号のいずれかを前記位相比較信号に応じて選択し、前記出力クロックとして出力する第２選択回路とを備えていることを特徴とするディジタルＰＬＬ回路。
【請求項２】
請求の範囲１記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記基準クロックおよび前記出力クロックの周波数差が所定の範囲内であるときに前記基準クロックおよび前記出力クロックの周波数が一致すると判定するとともに、周波数一致信号を出力し、
前記位相比較器は、前記周波数一致信号の出力中に前記基準クロックおよび前記出力クロックの位相を比較することを特徴とするディジタルＰＬＬ回路。
【請求項３】
請求の範囲１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する第１基準分周器を備え、
前記周波数比較器は、
前記基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第１カウンタと、
前記出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第２カウンタと、
前記第１カウンタ値信号が示す前記第１カウンタの第１カウンタ値および前記第２カウンタ値信号が示す前記第２カウンタの第２カウンタ値を比較し、比較結果を前記周波数比較信号として出力する大小比較器とを備えていることを特徴とするディジタルＰＬＬ回路。
【請求項４】
請求の範囲３記載のディジタルＰＬＬ回路において、
前記大小比較器は、前記第１および第２カウンタ値が一致するときに周波数一致信号を出力し、
前記位相比較器は、前記周波数一致信号の出力中に前記基準クロックおよび前記出力クロックの位相を比較することを特徴とするディジタルＰＬＬ回路。
【請求項５】
請求の範囲３記載のディジタルＰＬＬ回路において、
前記大小比較器は、前記第１および第２カウンタ値が一致する毎に周波数一致信号を出力し、
前記第１基準分周器は、前記周波数一致信号に応答して前記第１分周基準クロックの周期を順次大きくする可変分周器であることを特徴とするディジタルＰＬＬ回路。
【請求項６】
請求の範囲３記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す第１選択信号を出力する第１制御回路を備え、
前記第１制御回路は、前記第１分周基準クロックに同期して、前記周波数比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を前記第１選択信号として出力する第１アップダウンカウンタを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項７】
請求の範囲６記載のディジタルＰＬＬ回路において、
前記第１アップダウンカウンタは、前記周波数比較器が前記基準クロックおよび前記出力クロックの周波数比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
【請求項８】
請求の範囲３記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記第２カウンタ値に所定の値を加算し、加算結果を加算値信号として出力する第１加算器を備え、
前記大小比較器は、前記加算値信号を前記第２カウンタ値信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項９】
請求の範囲８記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信し、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記第１および第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力し、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてダウンカウントし、カウントした値を前記第２選択信号として出力するダウンカウンタを備え、
前記ダウンカウンタは、前記位相比較器が前記基準クロックおよび前記出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
【請求項１０】
請求の範囲３記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記第１カウンタ値から所定の値を減算し、減算結果を減算値信号として出力する第１減算器を備え、
前記大小比較器は、前記減算値信号を前記第１カウンタ値信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項１１】
請求の範囲１０記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信し、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記第１および第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力し、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてダウンカウントし、カウントした値を前記第２選択信号として出力するダウンカウンタを備え、
前記ダウンカウンタは、前記位相比較器が前記基準クロックおよび前記出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
【請求項１２】
請求の範囲１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する第１基準分周器を備え、
前記周波数比較器は、
前記基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第１カウンタと、
前記出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第２カウンタと、
前記第１カウンタ値信号が示す前記第１カウンタの第１カウンタ値および前記第２カウンタ値信号が示す前記第２カウンタの第２カウンタ値の差を求め、求めた値を前記周波数比較信号として出力する第２減算器とを備えていることを特徴とするディジタルＰＬＬ回路。
【請求項１３】
請求の範囲１２記載のディジタルＰＬＬ回路において、
前記第２減算器は、前記第１および第２カウンタ値が一致するときに周波数一致信号を出力し、
前記位相比較器は、前記周波数一致信号の出力中に前記基準クロックおよび前記出力クロックの位相を比較することを特徴とするディジタルＰＬＬ回路。
【請求項１４】
請求の範囲１２記載のディジタルＰＬＬ回路において、
前記第２減算器は、前記第１および第２カウンタ値が一致する毎に周波数一致信号を出力し、
前記第１基準分周器は、前記周波数一致信号に応答して前記第１分周基準クロックの周期を順次大きくする可変分周器であることを特徴とするディジタルＰＬＬ回路。
【請求項１５】
請求の範囲１２記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す第１選択信号を出力する第１制御回路を備え、
前記第１制御回路は、前記周波数比較信号および前記第１選択信号を受信し、前記周波数比較信号が示す値および前記第１選択信号が示す値を加算し、加算結果を更新値信号として出力する第２加算器と、前記第１分周基準クロックに同期して前記更新値信号を受信し、受信した値を前記第１選択信号として出力する記憶回路とを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項１６】
請求の範囲１５記載のディジタルＰＬＬ回路において
前記記憶回路は、前記周波数比較器が前記基準クロックおよび前記出力クロックの周波数比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示す値に設定されることを特徴とするディジタルＰＬＬ回路。
【請求項１７】
請求の範囲１２記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記第２カウンタ値に所定の値を加算し、加算結果を加算値信号として出力する第１加算器を備え、
前記第２減算器は、前記加算値信号を前記第２カウンタ値信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項１８】
請求の範囲１７記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信し、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記１および前記第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力し、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてダウンカウントし、カウントした値を前記第２選択信号として出力するダウンカウンタを備え、
前記ダウンカウンタは、前記位相比較器が前記基準クロックおよび前記出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
【請求項１９】
請求の範囲１２記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記第１カウンタ値から所定の値を減算し、減算結果を減算値信号として出力する第１減算器を備え、
前記第２減算器は、前記減算値信号を前記第１カウンタ値信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項２０】
請求の範囲１９記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信し、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記分周基準クロックおよび前記分周出力クロックの位相を比較し、比較結果を前記位相比較信号として出力し、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてダウンカウントし、カウントした値を前記第２選択信号として出力するダウンカウンタを備え、
前記ダウンカウンタは、前記位相比較器が前記基準クロックおよび前記出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
【請求項２１】
請求の範囲１記載のディジタルＰＬＬ回路において、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記第１および第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力することを特徴とするディジタルＰＬＬ回路。
【請求項２２】
請求の範囲２１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、
前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を前記第２選択信号として出力する第２アップダウンカウンタを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項２３】
請求の範囲２２記載のディジタルＰＬＬ回路において、
前記第２選択信号が示す前記第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する第３制御回路と、
前記第３選択信号の遷移エッジに応答して、前記出力クロックが反転された反転出力クロックおよび前記出力クロックを交互に出力する第３選択回路とを備え、
前記周波数比較器および前記位相比較器は、前記第３選択回路から出力されるクロックを前記出力クロックとして受信することを特徴とするディジタルＰＬＬ回路。
【請求項２４】
請求の範囲１記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す複数ビットからなる第１選択信号を出力する第１制御回路と、
前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す複数ビットからなる第２選択信号を出力する第２制御回路と、
前記第１選択信号の遷移中に第１遷移信号を出力する第１遷移検出器と、
前記第２選択信号の遷移中に第２遷移信号を出力する第２遷移検出器と、
前記第１選択回路の出力と前記遅延回路の入力との間に配置され、前記第１遷移信号の出力中に前記第１選択回路の出力が前記遅延回路に伝搬することを禁止する第１禁止回路と、
前記第２選択回路の出力と前記周波数比較器および前記位相比較器の入力との間に配置され、前記第２遷移信号の出力中に前記第２選択回路の出力が前記周波数比較器および前記位相比較器に伝搬することを禁止する第２禁止回路とを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信し、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項２５】
請求の範囲１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第３分周基準クロックとして出力する第３基準分周器と、
前記第２選択回路から出力される前記出力クロックを所定の分周比で分周し、第１分周出力クロックとして出力する第１出力分周器とを備え、
前記周波数比較器および前記位相比較器は、前記第３分周基準クロックを前記基準クロックとして受信し、前記第１分周出力クロックを前記出力クロックとして受信することを特徴とするディジタルＰＬＬ回路。
【請求項２６】
請求の範囲２５記載のディジタルＰＬＬ回路において、
前記第２選択回路から出力される前記出力クロックを所定の分周比で分周し、第２分周出力クロックとして出力する第２出力分周器と、
前記第２分周出力クロックを所定の分周比で分周し、前記出力クロックとして出力する第３出力分周器とを備え、
前記第１出力分周器は、前記第２分周出力クロックを前記出力クロックとして受信することを特徴とするディジタルＰＬＬ回路。
【請求項２７】
基準クロックおよび前記基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する周波数比較器と、
直列接続された複数の反転回路を有する遅延回路と、前記反転回路のうち奇数番目の反転回路から出力される奇数出力信号のいずれかを前記周波数比較信号に応じて選択し、帰還信号として前記遅延回路の入力に帰還させる第１選択回路とを有する周波数可変回路と、
前記基準クロックおよび前記出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する位相比較器と、
前記基準クロックに同期して、前記位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号として出力する第２アップダウンカウンタと、
前記第２選択信号が示す前記第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する第３制御回路と、
前記反転回路のうち偶数番目の反転回路から出力される偶数出力信号および前記奇数出力信号を受信し、前記第３選択信号が第１論理レベルである期間、前記奇数出力信号のいずれかを前記第２選択信号に応じて選択し前記出力クロックとして出力し、前記第３選択信号が第２論理レベルである期間、前記偶数出力信号のいずれかを前記第２選択信号に応じて選択し前記出力クロックとして出力する第４選択回路とを備えていることを特徴とするディジタルＰＬＬ回路。
【発明の詳細な説明】
【技術分野】  本発明は、周波数シンセサイザやＦＭ復調器などに利用されるディジタルＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関する。
【背景技術】  磁気テープや光磁気ディスクなどの記録媒体に記録されたディジタルデータを再生する場合などには、記録媒体から読み出した情報から再生データを抽出するために、再生クロックが必要である。例えば、ＰＬＬ回路は、このような読み出した情報に同期したクロックを生成するために用いられる。
ＰＬＬ回路がアナログ回路として形成される場合、半導体素子の製造ばらつきや動作条件（温度、電圧など）の変動に対して安定に動作しないという問題がある。また、アナログ回路はディジタル回路に比べて大規模であるため、ＰＬＬ回路の回路規模が増大してしまう。このため、近年、ＰＬＬ回路は、ディジタル回路として形成されるようになってきている。この種のディジタルＰＬＬ回路は、例えば、特開平８−２７４６２９号公報などに開示されている。
図１は、特開平８−２７４６２９号公報に示されたディジタルＰＬＬ回路を示している。
ディジタルＰＬＬ回路９は、位相比較器１、デコーダ２、出力クロック選択回路３、発振器４、クロック発生回路５、可変分周器６、ループフィルタ７および周波数比較器８から構成されている。
周波数比較器８は、基準クロックＳｉｎと出力クロックＳｏｕｔの周波数誤差を検出し、周波数誤差信号を出力する。ループフィルタ７は、周波数の細かな変動に追従するのを防止するために周波数誤差信号を積算し、可変分周器６に対する制御信号を出力する。可変分周器６は、発振器４が出力するマスタークロックを制御信号に応じた分周比で分周し、分周マスタークロックを出力する。クロック発生回路５は、分周マスタークロックをもとに、位相が等しくずれた複数のクロックを出力する。位相比較器１は、基準クロックＳｉｎと出力クロックＳｏｕｔの位相誤差を検出し、位相誤差信号を出力する。デコーダ２は、位相誤差信号をデコードし、出力クロック選択信号を出力する。出力クロック選択回路３は、出力クロック選択信号に応じて、基準クロックＳｉｎと出力クロックＳｏｕｔの位相誤差が最小になるように、クロック発生回路５が出力する複数のクロックの中から最適なクロックを選択し、出力クロックＳｏｕｔとして出力する。
以上の構成により、出力クロックＳｏｕｔの周波数および位相は、それぞれ基準クロックＳｉｎの周波数および位相に近づくように調整される。
ディジタルＰＬＬ回路９では、出力クロックＳｏｕｔは、発振器４が生成するマスタークロックを適当に分周することにより生成される。このため、発振器４は、出力クロックＳｏｕｔの周波数に応じて十分に高い周波数のマスタークロックを生成しなければならない。また、ディジタルＰＬＬ回路９では、発振器４および発振器４から出力されるマスタークロックの周波数を変更する可変分周器６が個別に形成されているため、回路規模が増大してしまう。
以下に、本発明に関連する先行技術文献を列記する。
【特許文献】（１）特開平８−２７４６２９号公報（図１〜３、段落［００１５］〜［００２５］）
【発明の開示】
本発明の目的は、小規模かつ低ジッタ特性を有するディジタルＰＬＬ回路を提供することにある。
本発明の別の目的は、ディジタルＰＬＬ回路の出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で一致させることにある。
本発明の別の目的は、ディジタルＰＬＬ回路の出力クロックの周波数および位相をそれぞれ独立かつ容易に調整することにある。
本発明の別の目的は、ディジタルＰＬＬ回路の出力クロックにハザード等が発生することを防止することにある。
本発明の別の目的は、ディジタルＰＬＬ回路の出力クロックを容易に分周または逓倍することにある。
本発明のディジタルＰＬＬ回路の一形態では、周波数比較器は、基準クロックおよび基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する。周波数可変回路は、遅延回路および第１選択回路を有する。遅延回路は、直列接続された複数の反転回路を有する。第１選択回路は、奇数番目の反転回路から出力される奇数出力信号のいずれかを周波数比較信号に応じて選択し、帰還信号として遅延回路の入力に帰還させる。このため、帰還信号の周波数を周波数比較器の比較結果に応じて変更できる。位相比較器は、基準クロックおよび出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する。第２選択回路は、奇数出力信号のいずれかを位相比較信号に応じて選択し、出力クロックとして出力する。このため、出力クロックの位相を位相比較器の比較結果に応じて変更できる。
周波数可変回路は、帰還ループを構成する反転回路の接続段数を調整することにより、出力クロックの周波数を変更する可変発振器として機能する。このため、発振器および発振器から出力されるクロックの周波数を変更する回路を個別に形成する必要がなくなり、回路規模を低減できる。さらに、遅延回路は、出力クロックの周波数の調整および位相の調整の両方に共通して用いられるため、回路規模を低減できる。
本発明のディジタルＰＬＬ回路の別の一形態では、周波数比較器は、基準クロックおよび出力クロックの周波数差が所定の範囲内であるときに両クロックの周波数が一致すると判定し、周波数一致信号を出力する。位相比較器は、周波数一致信号の出力中に基準クロックおよび出力クロックの位相を比較する。
出力クロックの位相は、出力クロックの周波数が基準クロックの周波数に一致した後に、調整される。出力クロックの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で容易に一致させることができる。
本発明のディジタルＰＬＬ回路の別の一形態では、第１基準分周器は、基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する。周波数比較器は、第１カウンタ、第２カウンタおよび大小比較器を有する。第１カウンタは、基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力する。第２カウンタは、出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力する。第１および第２カウンタは、第１分周基準クロックに応答してリセットされる。大小比較器は、第１カウンタ値信号が示す第１カウンタの第１カウンタ値および第２カウンタ値信号が示す第２カウンタの第２カウンタ値を比較し、比較結果を周波数比較信号として出力する。
このため、基準クロックおよび出力クロックのクロック数をそれぞれカウントし、カウントした値を比較するだけで、基準クロックおよび出力クロックの周波数差を容易に検出できる。
本発明のディジタルＰＬＬ回路の別の一形態では、大小比較器は、第１および第２カウンタ値が一致するときに周波数一致信号を出力する。位相比較器は、周波数一致信号の出力中に基準クロックおよび出力クロックの位相を比較する。
出力クロックの位相は、出力クロックの周波数が基準クロックの周波数に一致した後に、調整される。出力クロックの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で容易に一致させることができる。
本発明のディジタルＰＬＬ回路の別の一形態では、大小比較器は、第１および第２カウンタ値が一致する毎に周波数一致信号を出力する。第１基準分周器は、基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する。第１基準分周器は、周波数一致信号に応答して第１分周基準クロックの周期を順次大きくする可変分周器として動作する。
このため、第１および第２カウンタ値が一致する毎に、第１および第２カウンタがリセットされる周期は大きくなる。第１および第２カウンタ値の増分は、第１および第２カウンタ値が一致する毎に大きくなるため、周波数比較の精度を向上できる。基準クロックおよび出力クロックの周波数を比較する期間（カウント期間）を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上できる。この結果、周波数比較の精度を変更しない場合に比べ、出力クロックの周波数を基準クロックの周波数に短時間で一致させることができる。
本発明のディジタルＰＬＬ回路の別の一形態では、第１制御回路は、第１アップダウンカウンタを有する。第１アップダウンカウンタは、第１分周基準クロックに同期して、大小比較器から出力される周波数比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第１選択信号として出力する。第１選択信号は、第１選択回路が選択する奇数出力信号を出力する反転回路を示す。第１選択回路は、第１選択信号を周波数比較信号として受信する。
第１アップダウンカウンタのカウンタ値は、第１選択回路が選択する奇数出力信号を出力する反転回路を示す。このため、第１アップダウンカウンタが大小比較器の比較結果に応じてカウント動作することで、出力クロックの周波数を容易に調整できる。
本発明のディジタルＰＬＬ回路の別の一形態では、第１アップダウンカウンタは、周波数比較器が基準クロックおよび出力クロックの周波数比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定される。
このため、周波数比較器が周波数比較を開始する前に、周波数可変回路の帰還ループは比較的長くなり、出力クロックの周波数は、発振可能な周波数のうち低い側の周波数となる。また、周波数調整により変更される反転回路の接続段数分の遅延時間が周波数調整前の出力クロックの半周期より大きい場合、第１選択回路が選択する奇数出力信号を切り替えたときに、出力クロックにグリッジが発生しやすい。このため、周波数調整前の出力クロックの周期を大きくすることで、周波数の調整に伴って出力クロックにグリッジが発生する可能性を低くできる。
本発明のディジタルＰＬＬ回路の別の一形態では、周波数比較器は、第１加算器を有する。第１加算器は、第２カウンタ値に所定の値を加算し、加算結果を加算値信号として出力する。大小比較器は、加算値信号を第２カウンタ値信号として受信する。
大小比較器が認識する第２カウンタ値は、第２カウンタから実際に出力される第２カウンタ値より大きい。このため、大小比較器が第１および第２カウンタ値は一致すると判定したときに、出力クロックの周波数は、基準クロックの周波数より低い。この結果、基準クロックの周期が遅延回路における反転回路の１段あたりの遅延時間で割り切れない場合に、出力クロックの周波数が周波数の調整により基準クロックの周波数をはさんで振動することを防止できる。すなわち、周波数の調整に伴う出力クロックのジッタを削減できる。
本発明のディジタルＰＬＬ回路の別の一形態では、第２基準分周器は、基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する。位相比較器は、第１および第２分周器を有する。第１分周器は、基準クロックを所定の分周比で分周し、第１分周クロックとして出力する。第２分周器は、出力クロックを第１分周器と同じ分周比で分周し、第２分周クロックとして出力する。位相比較器は、第１および第２分周クロックの位相を比較し、比較結果を位相比較信号として出力する。第２制御回路は、ダウンカウンタを有する。ダウンカウンタは、第２分周基準クロックに同期して、位相比較信号に応じてダウンカウントし、カウントした値を第２選択信号として出力する。第２選択信号は、第２選択回路が選択する奇数出力信号を出力する反転回路を示す。ダウンカウンタは、位相比較器が基準クロックおよび出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定される。第２選択回路は、第２選択信号を位相比較信号として受信する。
位相比較器は、第１および第２分周クロックの位相を比較するため、位相比較の頻度を下げることができる。このため、位相の調整に伴う出力クロックのジッタを削減できる。また、ダウンカウンタのカウンタ値は、第２選択回路が選択する奇数出力信号を出力する反転回路を示す。このため、ダウンカウンタが位相比較器の比較結果に応じてカウント動作することで、出力クロックの位相を容易に調整できる。
さらに、出力クロックの周期を基準クロックの周期より大きくしておくことで、出力クロックの位相が基準クロックの位相に一致した後に、出力クロックの位相は、基準クロックの位相から必ず遅れ方向にずれる。このため、出力クロックの位相調整では、出力クロックの位相を進めることで、基準クロックの位相に一致させることができる。出力クロックの位相を遅らせる調整は必要ないため、出力クロックの位相は、位相を進める簡易なダウンカウンタを用いて調整できる。この結果、回路規模を低減できる。
本発明のディジタルＰＬＬ回路の別の一形態では、周波数比較器は、第１減算器を有する。第１減算器は、第１カウンタ値から所定の値を減算し、減算結果を減算値信号として出力する。大小比較器は、減算値信号を第１カウンタ値信号として受信する。
大小比較器が認識する第１カウンタ値は、第１カウンタから実際に出力される第１カウンタ値より小さい。このため、大小比較器が第１および第２カウンタ値は一致すると判定したときに、出力クロックの周波数は、基準クロックの周波数より低い。この結果、基準クロックの周期が遅延回路における反転回路の１段あたりの遅延時間で割り切れない場合に、出力クロックの周波数が周波数の調整により基準クロックの周波数をはさんで振動することを防止できる。すなわち、周波数の調整に伴う出力クロックのジッタを削減できる。
本発明のディジタルＰＬＬ回路の別の一形態では、第１基準分周器は、基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する。周波数比較器は、第１カウンタ、第２カウンタおよび第２減算器を有する。第１カウンタは、基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力する。第２カウンタは、出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力する。第１および第２カウンタは、第１分周基準クロックに応答してリセットされる。第２減算器は、第１カウンタ値信号が示す第１カウンタの第１カウンタ値および第２カウンタ値信号が示す第２カウンタの第２カウンタ値の差を求め、求めた値を周波数比較信号として出力する。
このため、基準クロックおよび出力クロックのクロック数をそれぞれカウントし、カウントした値の差を求めるだけで、基準クロックおよび出力クロックの周波数差を容易に検出できる。
本発明のディジタルＰＬＬ回路の別の一形態では、第２減算器は、第１および第２カウンタ値が一致するときに周波数一致信号を出力する。位相比較器は、周波数一致信号の出力中に基準クロックおよび出力クロックの位相を比較する。
出力クロックの位相は、出力クロックの周波数が基準クロックの周波数に一致した後に、調整される。出力クロックの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で容易に一致させることができる。
本発明のディジタルＰＬＬ回路の別の一形態では、第２減算器は、第１および第２カウンタ値が一致する毎に周波数一致信号を出力する。第１基準分周器は、基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する。第１基準分周器は、周波数一致信号に応答して第１分周基準クロックの周期を順次大きくする可変分周器として動作する。
このため、第１および第２カウンタ値が一致する毎に、第１および第２カウンタがリセットされる周期は大きくなる。第１および第２カウンタ値の増分は、第１および第２カウンタ値が一致する毎に大きくなるため、周波数比較の精度を向上できる。基準クロックおよび出力クロックの周波数を比較する期間（カウント期間）を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上できる。この結果、周波数比較の精度を変更しない場合に比べ、出力クロックの周波数を基準クロックの周波数に短時間で一致させることができる。
本発明のディジタルＰＬＬ回路の別の一形態では、第１制御回路は、第２加算器および記憶回路を有する。第２加算器は、第２減算器から出力される周波数比較信号および第１選択信号を受信し、周波数比較信号が示す値および第１選択信号が示す値を加算し、加算結果を更新値信号として出力する。記憶回路は、第１分周基準クロックに同期して更新値信号を受信し、受信した値を第１選択信号として出力する。第１選択信号は、第１選択回路が選択する奇数出力信号を出力する反転回路を示す。第１選択回路は、第１選択信号を周波数比較信号として受信する。
記憶回路の値は、第１選択回路が選択する奇数出力信号を出力する反転回路を示す。このため、記憶回路の値が更新されることで、出力クロックの周波数を容易に調整できる。また、記憶回路の値は、記憶回路の値に第１および第２カウンタ値の差を加算した値に更新されるため、第１選択回路が選択する奇数出力信号を一段ずつではなく、一度に複数段変更できる。この結果、出力クロックの周波数を基準クロックの周波数に短時間で一致させることができる。
本発明のディジタルＰＬＬ回路の別の一形態では、記憶回路は、周波数比較器が基準クロックおよび出力クロックの周波数比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示す値に設定される。
このため、周波数比較器が周波数比較を開始する前に、周波数可変回路の帰還ループは比較的長くなり、出力クロックの周波数は、発振可能な周波数のうち低い側の周波数となる。また、周波数調整により変更される反転回路の接続段数分の遅延時間が周波数調整前の出力クロックの半周期より大きい場合、第１選択回路が選択する奇数出力信号を切り替えたときに、出力クロックにグリッジが発生しやすい。このため、周波数調整前の出力クロックの周期を大きくすることで、周波数の調整に伴って出力クロックにグリッジが発生する可能性を低くできる。
本発明のディジタルＰＬＬ回路の別の一形態では、周波数比較器は、第１加算器を有する。第１加算器は、第２カウンタ値に所定の値を加算し、加算結果を加算値信号として出力する。第２減算器は、加算値信号を第２カウンタ値信号として受信する。
第２減算器が認識する第２カウンタ値は、第２カウンタから実際に出力される第２カウンタ値より大きい。このため、第２減算器が第１および第２カウンタ値は一致すると判定したときに、出力クロックの周波数は、基準クロックの周波数より低い。この結果、基準クロックの周期が遅延回路における反転回路の１段あたりの遅延時間で割り切れない場合に、出力クロックの周波数が周波数の調整により基準クロックの周波数をはさんで振動することを防止できる。すなわち、周波数の調整に伴う出力クロックのジッタを削減できる。
本発明のディジタルＰＬＬ回路の別の一形態では、周波数比較器は、第１減算器を有する。第１減算器は、第１カウンタ値から所定の値を減算し、減算結果を減算値信号として出力する。第２減算器は、減算値信号を第１カウンタ値信号として受信する。
第２減算器が認識する第１カウンタ値は、第１カウンタから実際に出力される第１カウンタ値より小さい。このため、第２減算器が第１および第２カウンタ値は一致すると判定したときに、出力クロックの周波数は、基準クロックの周波数より低い。この結果、基準クロックの周期が遅延回路における反転回路の１段あたりの遅延時間で割り切れない場合に、出力クロックの周波数が周波数の調整により基準クロックの周波数をはさんで振動することを防止できる。すなわち、周波数の調整に伴う出力クロックのジッタを削減できる。
本発明のディジタルＰＬＬ回路の別の一形態では、第２基準分周器は、基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する。第２制御回路は、第２アップダウンカウンタを有する。第２アップダウンカウンタは、第２分周基準クロックに同期して、位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号として出力する。第２選択信号は、第２選択回路が選択する奇数出力信号を出力する反転回路を示す。第２選択回路は、第２選択信号を位相比較信号として受信する。
第２アップダウンカウンタのカウンタ値は、第２選択回路が選択する奇数出力信号を出力する反転回路を示す。このため、第２アップダウンカウンタが位相比較器の比較結果に応じてカウント動作することで、出力クロックの位相を容易に調整できる。
本発明のディジタルＰＬＬ回路の別の一形態では、第３制御回路は、第２選択信号が示す第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する。第３選択回路は、第３選択信号の遷移エッジに応答して、出力クロックが反転された反転出力クロックおよび出力クロックを交互に出力する。周波数比較器および位相比較器は、第３選択回路から出力されるクロックを出力クロックとして受信する。
出力クロックの位相は、第３選択信号の遷移エッジに応答して反転する。このため、第２アップダウンカウンタのカウンタ値が最大値から最小値に変化したときに出力クロックの位相を反転させることで、出力クロックの位相を第２アップダウンカウンタのカウンタ値の最大値に対応する位相より遅らせることができる。また、第２アップダウンカウンタのカウンタ値が最小値から最大値に変化したときに出力クロックの位相を反転させることで、出力クロックの位相を第２アップダウンカウンタのカウンタ値の最小値に対応する位相より進めることができる。この結果、出力クロックの位相をより広範囲に調整できる。
本発明のディジタルＰＬＬ回路の別の一形態では、第１制御回路は、周波数比較信号に応じて、第１選択回路が選択する奇数出力信号を出力する反転回路を示す複数ビットからなる第１選択信号を出力する。第２制御回路は、位相比較信号に応じて、第２選択回路が選択する奇数出力信号を出力する反転回路を示す複数ビットからなる第２選択信号を出力する。第１遷移検出器は、第１選択信号の遷移中に第１遷移信号を出力する。第２遷移検出器は、第２選択信号の遷移中に第２遷移信号を出力する。第１禁止回路は、第１選択回路の出力と遅延回路の入力との間に配置され、第１遷移信号の出力中に第１選択回路の出力が遅延回路に伝搬することを禁止する。第２禁止回路は、第２選択回路の出力と周波数比較器および位相比較器の入力との間に配置され、第２遷移信号の出力中に第２選択回路の出力が周波数比較器および位相比較器に伝搬することを禁止する。第１選択回路は、第１選択信号を周波数比較信号として受信する。第２選択回路は、第２選択信号を位相比較信号として受信する。
第１禁止回路は、第１選択信号の遷移中に第１選択回路の出力が遅延回路に伝搬することを禁止するため、第１選択信号の遷移により出力クロックにハザード等が生じることを防止できる。第２禁止回路は、第２選択信号の遷移中に第２選択回路の出力が周波数比較器および位相比較器に伝搬することを禁止するため、第２選択信号の遷移により出力クロックにハザード等が生じることを防止できる。
本発明のディジタルＰＬＬ回路の別の一形態では、第３基準分周器は、基準クロックを所定の分周比で分周し、第３分周基準クロックとして出力する。第１出力分周器は、第２選択回路から出力される出力クロックを所定の分周比で分周し、第１分周出力クロックとして出力する。周波数比較器および位相比較器は、第３分周基準クロックを基準クロックとして受信し、第１分周出力クロックを出力クロックとして受信する。
例えば、第３基準分周器および第１出力分周器の分周比をそれぞれ１／Ｋ、１／Ｌとすると、Ｌ＜Ｋが成り立つ場合、出力クロックを任意の値で分周できる。Ｌ＞Ｋが成り立つ場合、出力クロックを任意の値で逓倍できる。また、Ｌ＝Ｋが成り立つ場合、基準クロックの周波数が、周波数比較器および位相比較器の比較可能な周波数の上限より高い場合にも、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に一致させることができる。
本発明のディジタルＰＬＬ回路の別の一形態では、第２出力分周器は、第２選択回路から出力される出力クロックを所定の分周比で分周し、第２分周出力クロックとして出力する。第３出力分周器は、第２分周出力クロックを所定の分周比で分周し、出力クロックとして出力する。第１出力分周器は、第２分周出力クロックを出力クロックとして受信する。
これにより、出力クロックの周波数を調整できる分周器が増えるため、例えば、第２および第３出力分周器の分周比をそれぞれ１／Ｍ、１／Ｎとすると、Ｌ・Ｍ＜Ｋ・Ｎが成り立つ場合、出力クロックをより高い精度で分周できる。Ｌ・Ｍ＞Ｋ・Ｎが成り立つ場合、出力クロックをより高い精度で逓倍できる。また、Ｌ・Ｍ＝Ｋ・Ｎが成り立つ場合、基準クロックの周波数が、周波数比較器および位相比較器の比較可能な周波数の上限より高い場合にも、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に一致させることができる。
本発明のディジタルＰＬＬ回路の別の一形態では、周波数比較器は、基準クロックおよび基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する。周波数可変回路は、遅延回路および第１選択回路を有する。遅延回路は、直列接続された複数の反転回路を有する。第１選択回路は、奇数番目の反転回路から出力される奇数出力信号のいずれかを周波数比較信号に応じて選択し、帰還信号として遅延回路の入力に帰還させる。このため、帰還信号の周波数を周波数比較器の比較結果に応じて変更できる。位相比較器は、基準クロックおよび出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する。第２アップダウンカウンタは、基準クロックに同期して、位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号として出力する。第３制御回路は、第２選択信号が示す第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する。第４選択回路は、偶数番目の反転回路から出力される偶数出力信号および奇数出力信号を受信し、第３選択信号が第１論理レベルである期間、奇数出力信号のいずれかを第２選択信号に応じて選択し出力クロックとして出力し、第３選択信号が第２論理レベルである期間、偶数出力信号のいずれかを第２選択信号に応じて選択し出力クロックとして出力する。このため、出力クロックの位相を位相比較器の比較結果に応じて変更できる。
周波数可変回路は、帰還ループを構成する反転回路の接続段数を調整することにより、出力クロックの周波数を変更する可変発振器として機能する。このため、発振器および発振器から出力されるクロックの周波数を変更する回路を個別に形成する必要がなくなり、回路規模を低減できる。さらに、遅延回路は、出力クロックの周波数の調整および位相の調整の両方に共通して用いられるため、回路規模を低減できる。
出力クロックの位相は、第３選択信号の遷移エッジに応答して反転する。このため、第２アップダウンカウンタのカウンタ値が最大値から最小値に変化したときに出力クロックの位相を反転させることで、出力クロックの位相を第２アップダウンカウンタのカウンタ値の最大値に対応する位相より遅らせることができる。また、第２アップダウンカウンタのカウンタ値が最小値から最大値に変化したときに出力クロックの位相を反転させることで、出力クロックの位相を第２アップダウンカウンタのカウンタ値の最小値に対応する位相より進めることができる。この結果、出力クロックの位相をより広範囲に調整できる。
【図面の簡単な説明】  図１は、従来のディジタルＰＬＬ回路を示すブロック図である。
図２は、本発明のディジタルＰＬＬ回路の第１の実施形態を示すブロック図である。
図３は、第１の実施形態における周波数比較器および第１制御回路の詳細を示すブロック図である。
図４は、第１の実施形態における位相比較器および第２制御回路の詳細を示すブロック図である。
図５は、第１の実施形態における第１および第２選択回路の一例を示すブロック図である。
図６は、本発明のディジタルＰＬＬ回路の第２の実施形態を示すブロック図である。
図７は、第２の実施形態における周波数比較器および第１制御回路の詳細を示すブロック図である。
図８は、本発明のディジタルＰＬＬ回路の第３の実施形態を示すブロック図である。
図９は、本発明のディジタルＰＬＬ回路の第４の実施形態を示すブロック図である。
図１０は、本発明のディジタルＰＬＬ回路の第５の実施形態を示すブロック図である。
図１１は、本発明のディジタルＰＬＬ回路の第６の実施形態を示すブロック図である。
図１２は、第６の実施形態における周波数比較器の詳細を示すブロック図である。
図１３は、第６の実施形態における位相比較器および第２制御回路の詳細を示すブロック図である。
図１４は、本発明のディジタルＰＬＬ回路の第７の実施形態を示すブロック図である。
図１５は、第７の実施形態における周波数比較器の詳細を示すブロック図である。
図１６は、本発明のディジタルＰＬＬ回路の第８の実施形態を示すブロック図である。
図１７は、第８の実施形態における周波数比較器の詳細を示すブロック図である。
図１８は、本発明のディジタルＰＬＬ回路の第９の実施形態を示すブロック図である。
図１９は、第９の実施形態における周波数比較器の詳細を示すブロック図である。
図２０は、本発明のディジタルＰＬＬ回路の第１０の実施形態を示すブロック図である。
図２１は、本発明のディジタルＰＬＬ回路の第１１の実施形態を示すブロック図である。
図２２は、本発明のディジタルＰＬＬ回路の第１２の実施形態を示すブロック図である。
【発明を実施するための最良の形態】  以下、図面を用いて本発明の実施形態を説明する。図中、太線で示した信号は、複数ビットで構成されている。
図２は、本発明のディジタルＰＬＬ回路の第１の実施形態を示している。
ディジタルＰＬＬ回路１００は、周波数比較器１１０、第１制御回路１１２、リングオシレータ１１４（周波数可変回路）、位相比較器１２０、第２制御回路１２２、第２選択回路１２８、第１基準分周器１５０および第２基準分周器１５２を有している。
周波数比較器１１０は、基準クロックＣＫＢおよび基準クロックＣＫＢに応じて第２選択回路１２８から出力される出力クロックＣＫＯの周波数を、第１分周基準クロックＣＫＤＢ１に同期して比較し、比較結果を示す周波数比較信号ＵＰ１、ＤＮ１を出力する。周波数比較器１１０は、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数差が所定の範囲内であるときに両クロックの周波数が一致すると判定し、周波数一致信号ＭＡＴＣＨを出力する。
第１制御回路１１２は、周波数比較信号ＵＰ１、ＤＮ１に応じて、第１分周基準クロックＣＫＤＢ１に同期して複数ビットの第１選択信号ＳＥＬ１を出力する。第１選択信号ＳＥＬ１は、第１選択回路１１８が選択する奇数出力信号ＯＤＤ（ＯＤＤ０〜ＯＤＤｎ）を出力するバッファＢＵＦ（ＢＵＦ０〜ＢＵＦｎ）を示す。周波数比較器１１０および第１制御回路１１２の詳細については、図３で説明する。
リングオシレータ１１４は、遅延回路１１６および第１選択回路１１８を有している。遅延回路１１６は、インバータＩＮＶＦ（反転回路）およびバッファＢＵＦ（ＢＵＦ０〜ＢＵＦｎ）を直列接続して構成されている。各バッファＢＵＦは、２つのインバータを直列接続して構成されている。第１選択回路１１８は、バッファＢＵＦから出力される奇数出力信号ＯＤＤ（ＯＤＤ０〜ＯＤＤｎ）のいずれかを第１選択信号ＳＥＬ１に応じて選択し、帰還信号ＲＴとして遅延回路１１６の入力であるインバータＩＮＶＦの入力に帰還させる。帰還ループは、常に奇数段のインバータ列により構成される。これにより、リングオシレータ１１４は、帰還ループを構成するバッファＢＵＦの接続段数を調整することで、出力クロックＣＫＯの周波数を変更する可変発振器として動作する。このため、発振器および発振器から出力されるクロックの周波数を変更する回路を個別に形成する必要がなくなり、回路規模が低減される。
位相比較器１２０は、周波数一致信号ＭＡＴＣＨの出力中に、基準クロックＣＫＢおよび出力クロックＣＫＯの位相を比較し、比較結果を示す位相比較信号ＵＰ２、ＤＮ２を出力する。
第２制御回路１２２は、位相比較信号ＵＰ２、ＤＮ２に応じて、第２分周基準クロックＣＫＤＢ２に同期して複数ビットの第２選択信号ＳＥＬ２を出力する。第２選択信号ＳＥＬ２は、第２選択回路１２８が選択する奇数出力信号ＯＤＤ（ＯＤＤ０〜ＯＤＤｎ）を出力するバッファＢＵＦ（ＢＵＦ０〜ＢＵＦｎ）を示す。位相比較器１２０および第２制御回路１２２の詳細については、図４で説明する。
第２選択回路１２８は、奇数出力信号ＯＤＤ（ＯＤＤ０〜ＯＤＤｎ）のいずれかを第２選択信号ＳＥＬ２に応じて選択し、出力クロックＣＫＯとして出力する。第１選択回路１１８および第２選択回路１２８の詳細については、図５で説明する。
第１基準分周器１５０は、基準クロックＣＫＢを所定の分周比で分周し、第１分周基準クロックＣＫＤＢ１として出力する。
第２基準分周器１５２は、基準クロックＣＫＢを所定の分周比で分周し、第２分周基準クロックＣＫＤＢ２として出力する。
図３は、第１の実施形態における周波数比較器１１０および第１制御回路１１２の詳細を示している。
周波数比較器１１０は、第１カウンタＣ１、第２カウンタＣ２、リセット生成器ＲＳＴＧおよび大小比較器ＭＣを有している。
第１カウンタＣ１は、基準クロックＣＫＢのクロック数をカウントし、カウントした値を複数ビットの第１カウンタ値信号ＣＮＴ１として出力する。
第２カウンタＣ２は、出力クロックＣＫＯのクロック数をカウントし、カウントした値を複数ビットの第２カウンタ値信号ＣＮＴ２として出力する。
リセット生成器ＲＳＴＧは、第１分周基準クロックＣＫＤＢ１の立ち上がりエッジを検出し、パルス信号であるリセット信号ＲＳＴを出力する。第１カウンタＣ１および第２カウンタＣ２は、リセット信号ＲＳＴに応答してリセットされる。例えば、第１カウンタＣ１および第２カウンタＣ２は、リセット信号ＲＳＴに応答して全ビットが”０”にリセットされる。
大小比較器ＭＣは、第１カウンタ値信号ＣＮＴ１が示す第１カウンタＣ１の第１カウンタ値および第２カウンタ値信号ＣＮＴ２が示す第２カウンタＣ２の第２カウンタ値を比較し、比較結果を周波数比較信号ＵＰ１、ＤＮ１として出力する。例えば、第１カウンタ値が第２カウンタ値より小さい場合、周波数比較信号ＵＰ１、ＤＮ１は、それぞれ”論理１”、”論理０”に固定される。第１カウンタ値が第２カウンタ値より大きい場合、周波数比較信号ＵＰ１、ＤＮ１は、それぞれ”論理０”、”論理１”に固定される。第１および第２カウンタ値が一致する場合、周波数比較信号ＵＰ１、ＤＮ１は、共に”論理０”に固定される。
大小比較器ＭＣは、第１および第２カウンタ値が一致するときに周波数一致信号ＭＡＴＣＨを出力する。周波数一致信号ＭＡＴＣＨは、周波数比較信号ＵＰ１、ＤＮ１の論理和の否定信号を、例えば第１分周基準クロックＣＫＤＢ１の立ち上がりエッジに同期させることにより生成される。周波数一致信号ＭＡＴＣＨは、第１および第２カウンタ値が一致する場合、”論理１”に固定される。周波数一致信号ＭＡＴＣＨは、第１および第２カウンタ値が一致しない場合、”論理０”に固定される。
第１制御回路１１２は、第１アップダウンカウンタＵＤＣ１を有している。第１アップダウンカウンタＵＤＣ１は、第１分周基準クロックＣＫＤＢ１に同期して、周波数比較信号ＵＰ１、ＤＮ１に応じてアップカウントまたはダウンカウントし、カウントした値を第１選択信号ＳＥＬ１として出力する。例えば、第１アップダウンカウンタＵＤＣ１は、周波数比較信号ＵＰ１が”論理１”である場合、第１分周基準クロックＣＫＤＢ１の立ち上がりエッジに同期してアップカウントする。第１アップダウンカウンタＵＤＣ１は、周波数比較信号ＤＮ１が”論理１”である場合、第１分周基準クロックＣＫＤＢ１の立ち上がりエッジに同期してダウンカウントする。第１アップダウンカウンタＵＤＣ１は、周波数比較信号ＵＰ１、ＤＮ１が共に”論理０”である場合、カウント動作を行わない。
これにより、第１選択回路１１８は、周波数比較器１１０の比較結果に応じて、選択する奇数出力信号ＯＤＤを１段ずつ切り替える。具体的には、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数より高い場合、第１アップダウンカウンタＵＤＣ１は、アップカウントする。これにより、第１選択信号ＳＥＬ１が示す値は、１つ大きくなる。すなわち、第１選択回路１１８は、選択する奇数出力信号ＯＤＤを後段方向（図２の遅延回路１１６の左方向）へ１段切り替える。出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数より低い場合、第１アップダウンカウンタＵＤＣ１は、ダウンカウントする。これにより、第１選択信号ＳＥＬ１が示す値は、１つ小さくなる。すなわち、第１選択回路１１８は、選択する奇数出力信号ＯＤＤを前段方向へ１段切り替える。
また、第１アップダウンカウンタＵＤＣ１は、周波数比較器１１０が基準クロックＣＫＢおよび出力クロックＣＫＯの周波数比較を開始する前に（例えば、ディジタルＰＬＬ回路１００のパワーオン時）、図２に示した最終段のバッファＢＵＦｎに対応する値に設定され、バッファＢＵＦｎを示す第１選択信号ＳＥＬ１を予め出力する。すなわち、第１選択回路１１８は、奇数出力信号ＯＤＤｎを予め選択する。このため、出力クロックＣＫＯの周波数は、発振可能な周波数のうち最低周波数に予め設定される。
図４は、第１の実施形態における位相比較器１２０および第２制御回路１２２の詳細を示している。
位相比較器１２０は、第１分周器ＤＶ１、第２分周器ＤＶ２および位相比較回路ＰＣを有している。
第１分周器ＤＶ１は、基準クロックＣＫＢを所定の分周比で分周し、第１分周クロックＣＫＤ１として出力する。
第２分周器ＤＶ２は、出力クロックＣＫＯを第１分周器ＤＶ１と同じ分周比で分周し、第２分周クロックＣＫＤ２として出力する。
位相比較回路ＰＣは、周波数一致信号ＭＡＴＣＨの出力中（例えば、周波数一致信号ＭＡＴＣＨが”論理１”である場合）に第１分周クロックＣＫＤ１および第２分周クロックＣＫＤ２の位相を比較し、比較結果を位相比較信号ＵＰ２、ＤＮ２として出力する。例えば、第２分周クロックＣＫＤ２の位相が第１分周クロックＣＫＤ１の位相より早い場合、位相比較信号ＵＰ２、ＤＮ２は、それぞれ”論理１”、”論理０”に固定される。第２分周クロックＣＫＤ２の位相が第１分周クロックＣＫＤ１の位相より遅い場合、位相比較信号ＵＰ２、ＤＮ２は、それぞれ”論理０”、”論理１”に固定される。第１分周クロックＣＫＤ１および第２分周クロックＣＫＤ２の位相が一致する場合、位相比較信号ＵＰ２、ＤＮ２は、共に”論理０”に固定される。位相比較回路ＰＣは、第１分周クロックおよび第２分周クロックの位相を比較するため、位相比較の頻度が下がる。このため、位相の調整に伴う出力クロックＣＫＯのジッタが削減される。また、位相比較の頻度が下がることで、ディジタルＰＬＬ回路１００が搭載される半導体集積回路の消費電力が低減される。
第２制御回路１２２は、第２アップダウンカウンタＵＤＣ２を有している。第２アップダウンカウンタＵＤＣ２は、第２分周基準クロックＣＫＤＢ２に同期して、位相比較信号ＵＰ２、ＤＮ２に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号ＳＥＬ２として出力する。例えば、第２アップダウンカウンタＵＤＣ２は、位相比較信号ＵＰ２が”論理１”である場合、第２分周基準クロックＣＫＤＢ２の立ち上がりエッジに同期してアップカウントする。第２アップダウンカウンタＵＤＣ２は、位相比較信号ＤＮ２が”論理１”である場合、第２分周基準クロックＣＫＤＢ２の立ち上がりエッジに同期してダウンカウントする。第２アップダウンカウンタＵＤＣ２は、位相比較信号ＵＰ２、ＤＮ２が共に”論理０”である場合、カウント動作を行わない。
これにより、第２選択回路１２８は、位相比較器１２０の比較結果に応じて、選択する奇数出力信号ＯＤＤを１段ずつ切り替える。具体的には、出力クロックＣＫＯの位相が基準クロックＣＫＢの位相より早い場合、第２アップダウンカウンタＵＤＣ２は、アップカウントする。これにより、第２選択信号ＳＥＬ２が示す値は、１つ大きくなる。すなわち、第２選択回路１２８は、選択する奇数出力信号ＯＤＤを後段方向へ１段切り替える。出力クロックＣＫＯの位相が基準クロックＣＫＢの位相より遅い場合、第２アップダウンカウンタＵＤＣ２は、ダウンカウントする。これにより、第２選択信号ＳＥＬ２が示す値は、１つ小さくなる。すなわち、第２選択回路１２８は、選択する奇数出力信号ＯＤＤを前段方向へ１段切り替える。
図５は、第１の実施形態における第１選択回路１１８および第２選択回路１２８の一例を示している。
第１選択回路１１８は、第１デコーダＤＥＣ１、論理積回路ＡＮＤＦ（ＡＮＤＦ０〜ＡＮＤＦｎ）および論理和回路ＯＲＦを有している。
第１デコーダＤＥＣ１は、図２に示した第１制御回路１１２から出力される第１選択信号ＳＥＬ１をデコードし、ｎビットのデコード信号ＦＤ（ＦＤ０〜ＦＤｎ）を出力する。例えば、デコード信号ＦＤにおいて、第１選択信号ＳＥＬ１の示す値に対応するビットは、”論理１”に固定される。デコード信号ＦＤにおいて、第１選択信号ＳＥＬ１の示す値に対応するビット以外のビットは、”論理０”に固定される。
各論理積回路ＡＮＤＦは、デコード信号ＦＤおよび奇数出力信号ＯＤＤの対応するビット毎に論理積し、演算結果を出力する。論理和回路ＯＲＦは、論理積回路ＡＮＤＦからそれぞれ出力される論理積結果を論理和し、演算結果を帰還信号ＲＴとして出力する。これにより、第１選択回路１１８は、第１選択信号ＳＥＬ１に応じて選択する奇数出力信号ＯＤＤを切り替える。このため、リングオシレータ１１４における帰還ループに含まれるバッファＢＵＦの段数が、第１選択信号ＳＥＬ１に応じて制御される。すなわち、帰還信号ＲＴの周波数は、周波数比較器１１０の比較結果に応じて調整される。
第２選択回路１２８は、第２デコーダＤＥＣ２、論理積回路ＡＮＤＰ（ＡＮＤＰ０〜ＡＮＤＰｎ）および論理和回路ＯＲＰを有している。
第２デコーダＤＥＣ２は、第２制御回路１２２から出力される第２選択信号ＳＥＬ２をデコードし、ｎビットのデコード信号ＰＤ（ＰＤ０〜ＰＤｎ）を出力する。例えば、デコード信号ＰＤにおいて、第２選択信号ＳＥＬ２の示す値に対応するビットは、”論理１”に固定される。デコード信号ＰＤにおいて、第２選択信号ＳＥＬ２の示す値に対応するビット以外のビットは、”論理０”に固定される。
各論理積回路ＡＮＤＰは、デコード信号ＰＤおよび奇数出力信号ＯＤＤの対応するビット毎に論理積し、演算結果を出力する。論理和回路ＯＲＰは、論理積回路ＡＮＤＰからそれぞれ出力される論理積結果を論理和し、演算結果を出力クロックＣＫＯとして出力する。これにより、第２選択回路１２８は、第２選択信号ＳＥＬ２に応じて選択する奇数出力信号ＯＤＤを切り替える。このため、第１選択回路１１８の出力から第２選択回路１２８の入力までのパスに含まれるバッファＢＵＦの段数が、第２選択信号ＳＥＬ２に応じて制御される。すなわち、出力クロックＣＫＯの位相は、位相比較器１２０の比較結果に応じて調整される。また、リングオシレータ１１４における帰還ループに含まれないバッファＢＵＦも出力クロックＣＫＯの位相の調整に用いられるため、遅延回路１１６におけるバッファＢＵＦを有効に利用できる。
以上の構成により、遅延回路１１６は、出力クロックＣＫＯの周波数の調整および位相の調整の両方に共通して用いられるため、ディジタルＰＬＬ回路１００の回路規模が低減される。
ここで、第１の実施形態の動作について、具体例を用いて説明する。
例えば、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数は、それぞれ１００ＭＨｚ（周期：１０ｎｓ）、５０ＭＨｚ（周期：２０ｎｓ）とする。第１基準分周器１５０の分周比は、１／１６とする。すなわち、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数が比較される周期は、１６０ｎｓとする。第２基準分周器１５２、第１分周器ＤＶ１および第２分周器ＤＶ２の分周比は、共に１／１６とする。すなわち、基準クロックＣＫＢおよび出力クロックＣＫＯの位相が比較される周期は、１６０ｎｓとする。バッファＢＵＦの１段あたりの遅延時間は、０．１ｎｓとする。第１選択回路１１８は、ｘ番目の奇数出力信号ＯＤＤｘを選択しているとする。第２選択回路１２８は、ｙ番目の奇数出力信号ＯＤＤｙを選択しているとする。
まず、出力クロックＣＫＯの周波数を基準クロックＣＫＢの周波数に一致させるために、出力クロックＣＫＯの周波数調整が実施される。
周波数比較器１１０において、第１カウンタＣ１および第２カウンタＣ２は、リセット信号ＲＳＴに応答して全ビットが”０”にリセットされる。この後、第１カウンタＣ１は、再度リセットされるまでに、基準クロックＣＫＢを１６回カウント動作する。このため、第１カウンタ値は、”１６”までカウントされる。また、第２カウンタＣ２は、再度リセットされるまでに、出力クロックＣＫＯを８回カウント動作する。第２カウンタ値は、”８”までカウントされる。このとき、大小比較器ＭＣは、第１カウンタ値が第２カウンタ値より大きいと判定し、周波数出力信号ＵＰ１、ＤＮ１をそれぞれ”論理０”、”論理１”に固定する。また、第１および第２カウンタ値が一致しないため、周波数一致信号ＭＡＴＣＨは、”論理０”に固定される。
第１アップダウンカウンタＵＤＣ１は、周波数比較信号ＤＮ１が”論理１”であるため、第１分周基準クロックＣＫＤＢ１の立ち上がりエッジに同期してダウンカウントする。このため、第１アップダウンカウンタＵＤＣ１のカウンタ値は、ｘからｘ−１に変更される。すなわち、第１選択信号ＳＥＬ１が示す値は、ｘからｘ−１に変更される。
第１選択回路１１８は、選択する奇数出力信号ＯＤＤを奇数出力信号ＯＤＤｘから奇数出力信号ＯＤＤｘ−１に切り替える。これにより、出力クロックＣＫＯの周期は、１９．８ｎｓと小さくなる。すなわち、出力クロックＣＫＯの周波数は、約５０．５１ＭＨｚと高くなる。
基準クロックＣＫＢおよび出力クロックＣＫＯの周期差（周波数差）は１０ｎｓであるため、以上の周波数調整が５０回実施されることにより、第１および第２カウンタ値は一致する。このため、出力クロックＣＫＯの周波数は基準クロックＣＫＢの周波数に一致する。すなわち、出力クロックＣＫＯの周波数は、ロックされる。このとき、周波数一致信号ＭＡＴＣＨは、”論理１”に固定される。
出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に一致した後に、出力クロックＣＫＯの位相を基準クロックＣＫＢの位相に一致させるために、出力クロックＣＫＯの位相調整が実施される。なお、ここでは、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に一致したときに、出力クロックＣＫＯの位相は、基準クロックＣＫＢの位相より遅いとする。
位相比較器１２０において、位相比較回路ＰＣは、第２分周クロックＣＫＤ２の位相が第１分周クロックＣＫＤ１の位相より遅いと判定し、位相比較信号ＵＰ２、ＤＮ２をそれぞれ”論理０”、”論理１”に固定する。
第２アップダウンカウンタＵＤＣ２は、位相比較信号ＤＮ２が”論理１”であるため、第２分周基準クロックＣＫＤＢ２の立ち上がりエッジに同期してダウンカウントする。このため、第２アップダウンカウンタＵＤＣ２のカウンタ値は、ｙからｙ−１に変更される。すなわち、第２選択信号ＳＥＬ２が示す値は、ｙからｙ−１に変更される。
第２選択回路１２８は、選択する奇数出力信号ＯＤＤを奇数出力信号ＯＤＤｙから奇数出力信号ＯＤＤｙ−１に切り替える。これにより、出力クロックＣＫＯの位相は、０．１ｎｓ早くなる。出力クロックＣＫＯの位相が０．１ｎｓ進むことで、基準クロックＣＫＢおよび出力クロックＣＫＯの位相差は、０．１ｎｓ小さくなる。
基準クロックＣＫＢの周波数は１００ＭＨｚであるため、基準クロックＣＫＢおよび出力クロックＣＫＯの位相差は、最高でも１０ｎｓ（１周期）である。このため、以上の位相調整が最高でも１００回実施されることにより、出力クロックＣＫＯの位相は基準クロックＣＫＢの位相に一致する。
なお、周波数調整は、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に一致した後（位相調整中を含む）も継続して実施される。このため、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に対してずれた場合、前述のような出力クロックＣＫＯの周波数調整が再度実施される。このとき、周波数一致信号ＭＴＡＣＨは、”論理１”から周波数の不一致を示す”論理０”に変化する。また、位相調整は、出力クロックＣＫＯの位相が基準クロックＣＫＢの位相に一致した後も継続して実施される。このため、出力クロックＣＫＯの位相が基準クロックＣＫＢの位相に対してずれた場合、前述のような出力クロックＣＫＯの位相調整が再度実施される。
以上、第１の実施形態では、次の効果が得られる。
リングオシレータ１１４は、帰還ループを構成するバッファＢＵＦの接続段数を調整することにより、出力クロックＣＫＯの周波数を変更する可変発振器として機能する。また、遅延回路１１６は、出力クロックＣＫＯの周波数の調整および位相の調整の両方に共通して用いられる。このため、回路規模を低減できる。
出力クロックＣＫＯの位相は、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に一致した後に、調整される。出力クロックＣＫＯの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックＣＫＯの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックＣＫＯの周波数および位相をそれぞれ基準クロックＣＫＢの周波数および位相に短時間で容易に一致させることができる。
出力クロックＣＫＯの周波数は、発振可能な周波数のうち最低周波数に予め設定されるため、周波数調整前の出力クロックＣＫＯの周期を大きくできる。また、周波数調整により変更されるバッファＢＵＦの接続段数分の遅延時間が周波数調整前の出力クロックＣＫＯの半周期より大きい場合、第１選択回路１１８が選択する奇数出力信号ＯＤＤを切り替えたときに、出力クロックＣＫＯにグリッジが発生しやすい。このため、周波数調整前の出力クロックＣＫＯの周期を大きくすることで、周波数の調整に伴って出力クロックＣＫＯにグリッジが発生する可能性を低くできる。
位相比較器１２０は、第１分周クロックＣＫＤ１および第２分周クロックＣＫＤ２の位相を比較するため、位相比較の頻度を下げることができる。このため、位相の調整に伴って発生する出力クロックＣＫＯのジッタを削減できる。また、位相比較の頻度が下がることで、ディジタルＰＬＬ回路１００が搭載された半導体集積回路の消費電力を低減できる。
図６は、本発明のディジタルＰＬＬ回路の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路２００は、第１の実施形態の周波数比較器１１０および第１制御回路１１２の代わりに、周波数比較器２１０および第１制御回路２１２を有している。その他の構成は、第１の実施形態と同一である。
周波数比較器２１０は、基準クロックＣＫＢおよび基準クロックＣＫＢに応じて第２選択回路１２８から出力される出力クロックＣＫＯの周波数を第１分周基準クロックＣＫＤＢ１に同期して比較し、比較結果を示す複数ビットの周波数比較信号ＤＩＦＦを出力する。周波数比較器２１０は、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数差が所定の範囲内であるときに両クロックの周波数が一致すると判定し、周波数一致信号ＭＡＴＣＨを出力する。
第１制御回路２１２は、周波数比較信号ＤＩＦＦに応じて、第１分周基準クロックＣＫＤＢ１に同期して複数ビットの第１選択信号ＳＥＬ１を出力する。
図７は、第２の実施形態における周波数比較器２１０および第１制御回路２１２の詳細を示している。
周波数比較器２１０は、第１の実施形態の大小比較器ＭＣの代わりに、第２減算器Ｓ２を有している。その他の構成は、第１の実施形態と同一である。
第２減算器Ｓ２は、第１および第２カウンタ値の差を求め、求めた値を周波数比較信号ＤＩＦＦとして出力する。
第２減算器Ｓ２は、第１および第２カウンタ値が一致するときに周波数一致信号ＭＡＴＣＨを出力する。周波数一致信号ＭＡＴＣＨは、周波数比較信号ＤＩＦＦの全ビットの論理和の否定信号を、例えば第１分周基準クロックＣＫＤＢ１の立ち上がりエッジに同期させることにより生成される。第１の実施形態と同様に、周波数一致信号ＭＡＴＣＨは、第１および第２カウンタ値が一致する場合、”論理１”に固定される。周波数一致信号ＭＡＴＣＨは、第１および第２カウンタ値が一致しない場合、”論理０”に固定される。
第１制御回路２１２は、第２加算器Ａ２、レジスタＲＥＧ（記憶回路）を有している。
第２加算器Ａ２は、周波数比較信号ＤＩＦＦおよび第１選択信号ＳＥＬ１を受信し、周波数比較信号ＤＩＦＦが示す値を第１選択信号ＳＥＬ１が示す値に加算し、加算結果を更新値信号ＲＮとして出力する。
レジスタＲＥＧは、第１分周基準クロックＣＫＤＢ１に同期して更新値信号ＲＮを受信し、受信した値を第１選択信号ＳＥＬ１として出力する。これにより、図５に示した第１選択回路１１８は、周波数比較器２１０の比較結果に応じて、選択する奇数出力信号ＯＤＤを一度に複数段切り替えられる。
また、レジスタＲＥＧは、周波数比較器２１０が基準クロックＣＫＢおよび出力クロックＣＫＯの周波数比較を開始する前に、最終段のバッファＢＵＦｎに対応する値に設定され、バッファＢＵＦｎを示す第１選択信号ＳＥＬ１を予め出力する。すなわち、第１選択回路１１８は、奇数出力信号ＯＤＤｎを予め選択する。このため、出力クロックＣＫＯの周波数は、発振可能な周波数のうち最低周波数に予め設定される。
ここで、第２の実施形態の動作について、具体例を用いて簡単に説明する。
例えば、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数は、それぞれ１００ＭＨｚ（周期：１０ｎｓ）、５０ＭＨｚ（周期：２０ｎｓ）とする。第１基準分周器１５０の分周比は、１／１６とする。すなわち、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数が比較される周期は、１６０ｎｓとする。バッファＢＵＦの１段あたりの遅延時間は、０．１ｎｓとする。第１選択回路１１８は、ｘ番目の奇数出力信号ＯＤＤｘを選択しているとする。
まず、出力クロックＣＫＯの周波数を基準クロックＣＫＢの周波数に一致させるために、出力クロックＣＫＯの周波数調整が実施される。
第１の実施形態と同様に、周波数比較器２１０において、第１カウンタＣ１および第２カウンタＣ２は、リセット信号ＲＳＴに応答して全ビットが”０”にリセットされる。この後、第１カウンタＣ１は、再度リセットされるまでに、基準クロックＣＫＢを１６回カウント動作する。このため、第１カウンタ値は、”１６”までカウントされる。また、第２カウンタＣ２は、再度リセットされるまでに、出力クロックＣＫＯを８回カウント動作する。このため、第２カウンタ値は、”８”までカウントされる。このとき、第２減算器Ｓ２は、第２カウンタ値から第１カウンタ値を減算し、減算結果（−８）に対応する周波数比較信号ＤＩＦＦを出力する。また、第１および第２カウンタ値が一致しないため、周波数一致信号ＭＡＴＣＨは、”論理０”に固定される。
第１制御回路２１２において、第２加算器Ａ２は、周波数比較信号ＤＩＦＦが示す値（−８）を第１選択信号ＳＥＬ１が示す値（ｘ）に加算し、加算結果（ｘ−８）に対応する更新値信号ＲＮを出力する。レジスタＲＥＧは、第１分周基準クロックＣＫＤＢ１に同期して更新値信号ＲＮを受信する。すなわち、第１選択信号ＳＥＬ１が示す値は、ｘからｘ−８に変更される。
第１選択回路１１８は、選択する奇数出力信号ＯＤＤを奇数出力信号ＯＤＤｘから奇数出力信号ＯＤＤｘ−８に切り替える。これにより、出力クロックＣＫＯの周期は、１８．４ｎｓと小さくなる。すなわち、出力クロックＣＫＯの周波数は、約５４．３５ＭＨｚと高くなる。
以上の周波数調整が繰り返し実施されることにより、第１および第２カウンタ値が一致する。このため、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に一致する。すなわち、出力クロックＣＫＯの周波数は、ロックされる。このとき、周波数一致信号ＭＡＴＣＨは、”論理１”に固定される。
出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に一致した後に、出力クロックＣＫＯの位相を基準クロックＣＫＢの位相に一致させるために、第１の実施形態と同様に出力クロックＣＫＯの位相調整が実施される。
なお、第１の実施形態と同様に、周波数調整は、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に一致した後（位相調整中を含む）も継続して実施される。このため、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数に対してずれた場合、前述のような出力クロックＣＫＯの周波数調整が再度実施される。このとき、周波数一致信号ＭＴＡＣＨは、”論理１”から”論理０”に変化する。
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、レジスタＲＥＧの値は、レジスタＲＥＧの値に第１および第２カウンタ値の差を加算した値に更新されるため、第１選択回路１１８が選択する奇数出力信号ＯＤＤを一段ずつではなく、一度に複数段変更できる。この結果、出力クロックＣＫＯの周波数を基準クロックＣＫＢの周波数により短時間で一致させることができる。
図８は、本発明のディジタルＰＬＬ回路の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路３００は、第１の実施形態の第１基準分周器１５０の代わりに、可変分周器３５０（第１基準分周器）を有している。その他の構成は、第１の実施形態と同一である。
可変分周器３５０は、第１の実施形態の第１基準分周器１５０と同様に、基準クロックＣＫＢを所定の分周比で分周し、第１分周基準クロックＣＫＤＢ１として出力する。また、可変分周器３５０は、周波数一致信号ＭＡＴＣＨ（高レベル）の受信毎に第１分周基準クロックＣＫＤＢ１の周期を順次大きくする。例えば、可変分周器３５０は、周波数一致信号ＭＡＴＣＨの立ち上がりエッジにそれぞれ同期して、分周比を１／４、１／８、１／１６、…と順次変更する。
出力クロックＣＫＯの周波数調整の初期段階では、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数差は大きいため、周波数比較器１１０における第１および第２カウンタ値の不一致は短時間（少ないクロック数）で検出可能である。一方、周波数調整により、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数差が小さくなると、第１および第２カウンタ値の不一致を検出するには、長時間（多くのクロック数）かかる。このため、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数を比較する期間（カウント期間）を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上させる。周波数比較の精度を初期段階に低くしておくことで、第１の実施形態のように周波数比較の精度を変更しない場合に比べ、出力クロックＣＫＯの周波数は、基準クロックＣＫＢの周波数に短時間で一致する。
以上、第３の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、基準クロックＣＫＢおよび出力クロックＣＫＯの周波数を比較する期間を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上できる。このため、出力クロックＣＫＯの周波数を基準クロックＣＫＢの周波数に短時間で一致させることができる。
図９は、本発明のディジタルＰＬＬ回路の第４の実施形態を示している。第１、第２および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路４００は、第２の実施形態の第１基準分周器１５０の代わりに、可変分周器３５０（第１基準分周器）を有している。その他の構成は、第２の実施形態と同一である。
以上、第４の実施形態でも、第１、第２および第３の実施形態と同様の効果が得られる。
図１０は、本発明のディジタルＰＬＬ回路の第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路５００は、第１の実施形態にインバータＩＮＶＰ、第３制御回路５３２および第３選択回路５３８を加えて構成されている。その他の構成は、第１の実施形態と同一である。
第３制御回路５３２は、第２選択信号ＳＥＬ２が示す第２アップダウンカウンタＵＤＣ２（図４）のカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号ＳＥＬ３を出力する。例えば、第２アップダウンカウンタＵＤＣ２のカウンタ値の最大値および最小値は、それぞれ”ｎ”、”０”である。例えば、第３選択信号ＳＥＬ３は、予め”論理０”に固定される。
第３選択回路５３８は、第３選択信号ＳＥＬ３の遷移エッジ（立ち上がりエッジおよび立ち下がりエッジ）に応答して、反転出力クロック／ＣＫＢＯおよび基準出力クロックＣＫＢＯを交互に出力クロックＣＫＯとして出力する。反転出力クロック／ＣＫＢＯは、第２選択回路１２８から出力される基準出力クロックＣＫＢＯがインバータＩＮＶＰにより反転されて生成される。例えば、第３選択回路５３８は、第３選択信号ＳＥＬ３が”論理１”である場合、基準出力クロックＣＫＢＯを出力クロックＣＫＯとして出力する。第３選択回路５３８は、第３選択信号ＳＥＬ３が”論理０”である場合、反転出力クロック／ＣＫＢＯを出力クロックＣＫＯとして出力する。これにより、出力クロックＣＫＯの位相は、第３選択信号ＳＥＬ３の遷移エッジに同期して反転する。
第５の実施形態では、第２アップダウンカウンタＵＤＣ２のカウンタ値が最大値から最小値に変化したときに出力クロックＣＫＯの位相を反転させることで、出力クロックＣＫＯの位相を第２アップダウンカウンタＵＤＣ２のカウンタ値の最大値に対応する位相よりさらに遅くできる。また、第２アッブダウンカウンタＵＤＣ２のカウンタ値が最小値から最大値に変化したときに出力クロックＣＫＯの位相を反転させることで、出力クロックＣＫＯの位相を第２アップダウンカウンタＵＤＣ２のカウンタ値の最小値に対応する位相よりさらに早くできる。
以上、第５の実施形態では、第１の実施形態と同様の効果が得られる。さらに、第３選択信号ＳＢＬ３の遷移エッジに応答して、出力クロックＣＫＯの位相が反転することで、出力クロックＣＫＯの位相をより広い範囲で調整できる。
図１１は、本発明のディジタルＰＬＬ回路の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路６００は、第１の実施形態の周波数比較器１１０および第２制御回路１２２の代わりに、周波数比較器６１０および第２制御回路６２２を有している。その他の構成は、第１の実施形態と同一である。
図１２は、第６の実施形態における周波数比較器６１０の詳細を示している。
周波数比較器６１０は、第１の実施形態の周波数比較器１１０に第１加算器Ａ１を加えて構成されている。その他の構成は、第１の実施形態と同一である。
第１加算器Ａ１は、第２カウンタＣ２の第２カウンタ値に所定の値（例えば、”１”）を加算し、加算結果を複数ビットの加算値信号ＡＤＤとして出力する。
大小比較器ＭＣは、第２カウンタ値を示す第２カウンタ値信号ＣＮＴ２の代わりに、加算値信号ＡＤＤを受信する。これにより、大小比較器ＭＣが、第１および第２カウンタ値が一致すると判定したときに、出力クロックＣＫＯの周波数は、基準クロックＣＫＢの周波数より低い。従って、出力クロックＣＫＯの周波数がロックされたときに、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数より高くなることはない。このため、基準クロックＣＫＢの周期がバッファＢＵＦの１段あたりの遅延時間で割り切れない場合に、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数をはさんで振動することが防止される。この結果、周波数の調整に伴う出力クロックＣＫＯのジッタが削減される。
図１３は、第６の実施形態における位相比較器１２０および第２制御回路６２２の詳細を示している。
第２制御回路６２２は、第１の実施形態の第２アップダウンカウンタＵＤＣ２の代わりに、ダウンカウンタＤＣを有している。その他の構成は、第１の実施形態と同一である。
ダウンカウンタＤＣは、第２分周基準クロックＣＫＤＢ２に同期して、位相比較信号ＤＮ２に応じてダウンカウントし、カウントした値を第２選択信号ＳＥＬ２として出力する。例えば、ダウンカウンタＤＣは、位相比較信号ＤＮ２が”論理１”である場合、第２分周基準クロックＣＫＤＢ２の立ち上がりエッジに同期してダウンカウントする。ダウンカウンタＤＣは、位相比較信号ＤＮ２が”論理０”である場合、カウント動作を行わない。これにより、第２選択回路１２８は、位相比較器１２０の比較結果に応じて、選択する奇数出力信号ＯＤＤを１段ずつ前段側へ切り替える。
ダウンカウンタＤＣは、位相比較器１２０が基準クロックＣＫＢおよび出力クロックＣＫＯの位相比較を開始する前に（例えば、周波数一致信号ＭＡＴＣＨが”論理０”である場合）、最終段のバッファＢＵＦｎに対応する値に設定され、バッファＢＵＦｎを示す第２選択信号ＳＥＬ２を予め出力する。すなわち、第２選択回路１２８は、奇数出力信号ＯＤＤｎを予め選択する。このため、出力クロックＣＫＯの位相は、調整可能な位相のうち最も遅い位相に予め設定される。
以上の構成のディジタルＰＬＬ回路６００では、出力クロックＣＫＯの周波数がロックされたとき、出力クロックＣＫＯの周期は、基準クロックＣＫＢの周期より必ず大きい。すなわち、出力クロックＣＫＯの周波数がロックされた時点で、出力クロックＣＫＯの位相は、クロック周期毎に徐々に遅くなる。このため、出力クロックＣＫＯの位相が基準クロックＣＫＢの位相に一度一致した後に、出力クロックＣＫＯの位相は、基準クロックＣＫＢの位相から必ず遅れ方向にずれる。この結果、出力クロックＣＫＯの位相を進める調整のみで、出力クロックＣＫＯの位相を基準クロックＣＫＢの位相に一致させることができる。従って、第１の実施形態の第２アップダウンカウンタＵＤＣ２（図４）に比べ小規模なダウンカウンタＤＣを用いて、出力クロックＣＫＯの位相を調整できる。
以上、第６の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数より高い状態で周波数の一致を検出することで、周波数調整に伴って発生する出力クロックＣＫＯのジッタを削減できる。また、出力クロックＣＫＯの周波数がロックされたとき、出力クロックＣＫＯの周期は、基準クロックＣＫＢの周期より必ず大きいため、出力クロックＣＫＯの位相を進める調整のみで、出力クロックＣＫＯの位相を基準クロックＣＫＢの位相に一致させることができる。このため、出力クロックＣＫＯの位相は、より小規模なダウンカウンタＤＣを用いて調整できる。この結果、回路規模を低減できる。
図１４は、本発明のディジタルＰＬＬ回路の第７の実施形態を示している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路７００は、第１の実施形態の周波数比較器１１０および第２制御回路１２２の代わりに、周波数比較器７１０および第６の実施形態の第２制御回路６２２を有している。その他の構成は、第１の実施形態と同一である。
図１５は、第７の実施形態における周波数比較器７１０の詳細を示している。
周波数比較器７１０は、第１の実施形態の周波数比較器１１０に第１減算器Ｓ１を加えて構成されている。その他の構成は、第１の実施形態と同一である。
第１減算器Ｓ１は、第１カウンタＣ１の第１カウンタ値から所定の値（例えば、”１”）を減算し、減算結果を複数ビットの減算値信号ＳＵＢとして出力する。
大小比較器ＭＣは、第１カウンタ値を示す第１カウンタ値信号ＣＮＴ１の代わりに、減算値信号ＳＵＢを受信する。これにより、第６の実施形態と同様に、大小比較器ＭＣが、第１および第２カウンタ値が一致すると判定したときに、出力クロックＣＫＯの周波数は、基準クロックＣＫＢの周波数より低い。従って、出力クロックＣＫＯの周波数がロックされたときに、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数より高くなることはない。このため、基準クロックＣＫＢの周期がバッファＢＵＦの１段あたりの遅延時間で割り切れない場合に、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数をはさんで振動することが防止される。この結果、周波数の調整に伴う出力クロックＣＫＯのジッタが削減される。
以上、第７の実施形態でも、第１および第６の実施形態と同様の効果が得られる。
図１６は、本発明のディジタルＰＬＬ回路の第８の実施形態を示している。第１、第２および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路８００は、第２の実施形態の周波数比較器２１０および第２制御回路１２２の代わりに、周波数比較器８１０および第６の実施形態の第２制御回路６２２を有している。その他の構成は、第２の実施形態と同一である。
図１７は、第８の実施形態における周波数比較器８１０の詳細を示している。
周波数比較器８１０は、第２の実施形態の周波数比較器２１０に第１加算器Ａ１を加えて構成されている。その他の構成は、第２の実施形態と同一である。
第１加算器Ａ１は、第２カウンタＣ２の第２カウンタ値に所定の値（例えば、”１”）を加算し、加算結果を複数ビットの加算値信号ＡＤＤとして出力する。
第２減算器Ｓ２は、第２カウンタ値を示す第２カウンタ値信号ＣＮＴ２の代わりに、加算値信号ＡＤＤを受信する。これにより、第２減算器Ｓ２が、第１および第２カウンタ値が一致すると判定したときに、出力クロックＣＫＯの周波数は、基準クロックＣＫＢの周波数より低い。従って、出力クロックＣＫＯの周波数がロックされたときに、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数より高くなることはない。このため、基準クロックＣＫＢの周期がバッファＢＵＦの１段あたりの遅延時間で割り切れない場合に、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数をはさんで振動することが防止される。この結果、周波数の調整に伴う出力クロックＣＫＯのジッタが削減される。
以上、第８の実施形態でも、第１、第２および第６の実施形態と同様の効果が得られる。
図１８は、本発明のディジタルＰＬＬ回路の第９の実施形態を示している。第１、第２および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路９００は、第２の実施形態の周波数比較器２１０および第２制御回路１２２の代わりに、周波数比較器９１０および第６の実施形態の第２制御回路６２２を有している。その他の構成は、第２の実施形態と同一である。
図１９は、第９の実施形態における周波数比較器９１０の詳細を示している。
周波数比較器９１０は、第２の実施形態の周波数比較器２１０に第１減算器Ｓ１を加えて構成されている。その他の構成は、第２の実施形態と同一である。
第１減算器Ｓ１は、第１カウンタＣ１の第１カウンタ値から所定の値（例えば、”１”）を減算し、減算結果を複数ビットの減算値信号ＳＵＢとして出力する。
第２減算器Ｓ２は、第１カウンタ値を示す第１カウンタ値信号ＣＮＴ１の代わりに、減算値信号ＳＵＢを受信する。これにより、第８の実施形態と同様に、第２減算器Ｓ２が、第１および第２カウンタ値が一致すると判定したときに、出力クロックＣＫＯの周波数は、基準クロックＣＫＢの周波数より低い。従って、出力クロックＣＫＯの周波数がロックされたときに、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数より高くなることはない。このため、基準クロックＣＫＢの周期がバッファＢＵＦの１段あたりの遅延時間で割り切れない場合に、出力クロックＣＫＯの周波数が基準クロックＣＫＢの周波数をはさんで振動することが防止される。この結果、周波数の調整に伴う出力クロックのジッタが削減される。
以上、第９の実施形態でも、第１、第２および第６の実施形態と同様の効果が得られる。
図２０は、本発明のディジタルＰＬＬ回路の第１０の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路Ａ００は、第１の実施形態に第１遷移検出器Ａ６０、第２遷移検出器Ａ６２、第１禁止回路Ａ７０および第２禁止回路Ａ７２を加えて構成されている。その他の構成は、第１の実施形態と同一である。
第１遷移検出器Ａ６０は、第１選択信号ＳＥＬ１の遷移中に第１遷移信号ＴＲ１を出力する。例えば、第１遷移信号ＴＲ１は、周波数調整による第１選択信号ＳＥＬ１の各ビットの遷移エッジを検出し、第１選択信号ＳＥＬ１が遷移している期間、”論理１”に固定される。第１遷移信号ＴＲ１は、第１選択信号ＳＥＬ１が確定している期間、”論理０”に固定される。
第２遷移検出器Ａ６２は、第２選択信号ＳＥＬ２の遷移中に第２遷移信号ＴＲ２を出力する。例えば、第２遷移信号ＴＲ２は、位相調整による第２選択信号ＳＥＬ２の各ビットの遷移エッジを検出し、第２選択信号ＳＥＬ２が遷移している期間、”論理１”に固定される。第２遷移信号ＴＲ２は、第２選択信号ＳＥＬ２が確定している期間、”論理０”に固定される。
第１禁止回路Ａ７０は、第１選択回路１１８の出力と遅延回路１１６の入力との間に配置され、第１遷移信号ＴＲ１の出力中（第１遷移信号ＴＲ１が”論理１”の期間）に第１選択回路１１８から出力される基準帰還信号ＲＴＢが遅延回路１１６に伝搬することを禁止する。例えば、第１禁止回路Ａ７０は、第１遷移信号ＴＲ１の立ち上がりエッジに同期して基準帰還信号ＲＴＢをラッチし、帰還信号ＲＴを出力するスルーラッチである。具体的には、第１禁止回路Ａ７０は、第１遷移信号ＴＲＴが”論理０”である期間、基準帰還信号ＲＴＢを帰還信号ＲＴとして出力する。第１禁止回路Ａ７０は、第１遷移信号が”論理１”である期間、第１遷移信号ＴＲ１の立ち上がりエッジに同期してラッチした基準帰還信号ＲＴＢの論理レベルを帰還信号ＲＴとして出力し続ける。これにより、第１選択信号ＳＥＬ１の遷移により基準帰還信号ＲＴＢにハザード等が発生しても、帰還信号ＲＴには伝搬されない。この結果、出力クロックＣＫＯにハザード等が発生することが防止される。
第２禁止回路Ａ７２は、第２選択回路１２８の出力と周波数比較器１１０および位相比較器１２０の入力との間に配置され、第２遷移信号ＴＲ２の出力中（第２遷移信号ＴＲ２が”論理１”の期間）に選択回路１２８から出力される基準出力クロックＣＫＢＯが周波数比較器１１０および位相比較器１２０に伝搬することを禁止する。例えば、第２禁止回路Ａ７２は、第２遷移信号ＴＲ２の立ち上がりエッジに同期して基準出力クロックＣＫＢＯをラッチし、出力クロックＣＫＯを出力するスルーラッチである。具体的には、第２禁止回路Ａ７２は、第２遷移信号ＴＲ２が”論理０”である期間、基準出力クロックＣＫＢＯを出力クロックＣＫＯとして出力する。第２禁止回路Ａ７２は、第２遷移信号が”論理１”である期間、第２遷移信号ＴＲ２の立ち上がりエッジに同期してラッチした基準出力クロックＣＫＢＯの論理レベルを出力クロックＣＫＯとして出力し続ける。これにより、第２選択信号ＳＥＬ２の遷移により基準出力クロックＣＫＢＯにハザード等が発生しても、出力クロックＣＫＯには伝搬されない。この結果、出力クロックＣＫＯにハザード等が発生することが防止される。
以上、第１０の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、第１禁止回路Ａ７０は、第１選択信号ＳＥＬ１の遷移中に第１選択回路１１８の出力が遅延回路１１６に伝搬することを禁止するため、第１選択信号ＳＥＬ１の遷移により出力クロックＣＫＯにハザード等が生じることを防止できる。第２禁止回路Ａ７２は、第２選択信号ＳＥＬ２の遷移中に第２選択回路１２８の出力が周波数比較器１１０および位相比較器１２０に伝搬することを禁止するため、第２選択信号ＳＥＬ２の遷移により出力クロックＣＫＯにハザード等が生じることを防止できる。
図２１は、本発明のディジタルＰＬＬ回路の第１１の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路Ｂ００は、第１の実施形態に第３基準分周器Ｂ５０、第１出力分周器Ｂ５２、第２出力分周器Ｂ５４および第３出力分周器Ｂ５６を加えて構成されている。その他の構成は、第１の実施形態と同一である。
第３基準分周器Ｂ５０は、基準クロックＣＫＢを所定の分周比（例えば、１／Ｋ）で分周し、第３分周基準クロックＣＫＤＢ３として出力する。
第２出力分周器Ｂ５４は、第２選択回路１２８から出力される基準出力クロックＣＫＢＯを所定の分周比（例えば、１／Ｍ）で分周し、第２分周出力クロックＣＫＤＯ２として出力する。
第１出力分周器Ｂ５２は、第２分周出力クロックＣＫＤＯ２を所定の分周比（例えば、１／Ｌ）で分周し、第１分周出力クロックＣＫＤＯ１して出力する。
第３出力分周器Ｂ５６は、第２分周出力クロックＣＫＤＯ２を所定の分周比（例えば、１／Ｎ）で分周し、出力クロックＣＫＯとして出力する。
周波数比較器１１０、位相比較器１２０、第１基準分周器１５０および第２基準分周器１５２は、第１の実施形態の基準クロックＣＫＢの代わりに、第３基準クロックＣＫＤＢ３を受信する。周波数比較器１１０および位相比較器１２０は、第１の実施形態の出力クロックＣＫＯの代わりに、第１出力クロックＣＫＤＯ１を受信する。
例えば、基準クロックＣＫＢの周波数をｆとする。出力クロックＣＫＯの周波数がロックされた状態（周波数一致信号ＭＡＴＣＨが”論理１”である場合）では、第３分周基準クロックＣＫＤＢ３および第１分周出力クロックＣＫＤＯ１の周波数は、共にｆ／Ｋである。このとき、基準出力クロックＣＫＢＯ、第２出力分周クロックＣＫＤＯ２および出力クロックＣＫＯは、それぞれｆ・Ｌ／Ｋ、ｆ・（Ｌ・Ｍ）／Ｋ、ｆ・（Ｌ・Ｍ）／（Ｋ・Ｎ）である。このため、Ｌ・Ｍ＜Ｋ・Ｎが成り立つ場合、出力クロックＣＫＯは分周される。Ｌ・Ｍ＞Ｋ・Ｎが成り立つ場合、出力クロックＣＫＯは逓倍される。
以上、第１１の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、ディジタルＰＬＬ回路Ｂ００に第３基準分周器Ｂ５０、第１出力分周器Ｂ５２、第２出力分周器Ｂ５４および第３出力分周器Ｂ５６を形成することで、基準クロックＣＫＢに対して所定の分周比または逓倍比の出力クロックＣＫＯを容易に生成できる。また、基準クロックＣＫＢの周波数が、周波数比較器１１０および位相比較器１２０の比較可能な周波数の上限より高い場合にも、Ｌ・Ｍ＝Ｋ・Ｎが成り立つように第３基準分周器Ｂ５０、第１出力分周器Ｂ５２、第２出力分周器Ｂ５４および第３出力分周器Ｂ５６を構成することにより、出力クロックＣＫＯの周波数および位相をそれぞれ基準クロックＣＫＢの周波数および位相に一致させることができる。
図２２は、本発明のディジタルＰＬＬ回路の第１２の実施形態を示している。第１および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路Ｃ００は、第１の実施形態に第５の実施形態の第３制御回路５３２を加えて構成され、第１の実施形態の第２選択回路１２８の代わりに、第４選択回路Ｃ４８を有している。その他の構成は、第１の実施形態と同一である。なお、図２２において、遅延回路１１６のインバータＩＮＶＥ（ＩＮＶＥ０〜ＩＮＶＥｎ）、ＩＮＶＯ（ＩＮＶＯ０〜ＩＮＶＯｎ）は、第１の実施形態のバッファＢＵＦ（ＢＵＦ０〜ＢＵＦｎ）に対応する。
第４選択回路Ｃ４８は、偶数番目のインバータＩＮＶＥから出力される偶数出力信号ＥＶＥＮ（ＥＶＥＮ０〜ＥＶＥＮｎ）および奇数出力信号ＯＤＤ（ＯＤＤ０〜ＯＤＤｎ）を受信する。第４選択回路Ｃ４８は、第３選択信号ＳＥＬ３が第１論理レベル（例えば、”論理１”）である期間、奇数出力信号ＯＤＤのいずれかを第２選択信号ＳＥＬ２に応じて選択し、出力クロックＣＫＯとして出力する。第４選択回路Ｃ４８は、第３選択信号ＳＥＬ３が第２論理レベル（例えば、”論理０”）である期間、偶数出力信号ＥＶＥＮのいずれかを第２選択信号ＳＥＬ２に応じて選択し、出力クロックＣＫＯとして出力する。これにより、出力クロックＣＫＯの位相は、第３選択信号ＳＥＬ３の遷移エッジに同期して反転する。
第１２の実施形態では、第２制御回路１２２における第２アップダウンカウンタＵＤＣ２（図４）のカウンタ値が最大値から最小値に変化したときに出力クロックＣＫＯの位相を反転させることで、出力クロックＣＫＯの位相を第２アップダウンカウンタＵＤＣ２のカウンタ値の最大値に対応する位相より遅くできる。具体的には、第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したとき、第４選択回路Ｃ４８は、選択する信号を奇数出力信号ＯＤＤｎから偶数出力信号ＥＶＥＮ０へ（第３選択信号ＳＥＬ３の立ち下がりエッジに対応）または偶数出力信号ＥＶＥＮｎから奇数出力信号ＯＤＤ０へ（第３選択信号ＳＥＬ３の立ち上がりエッジに対応）切り替える。
また、第１２の実施形態では、第２制御回路１２２における第２アップダウンカウンタＵＤＣ２のカウンタ値が最小値から最大値に変化したときに出力クロックＣＫＯの位相を反転させることで、出力クロックＣＫＯの位相を第２アップダウンカウンタＵＤＣ２のカウンタ値の最小値に対応する位相より早くできる。具体的には、第２アップダウンカウンタのカウンタ値が、カウント動作により最小値から最大値に変化したとき、第４選択回路Ｃ４８は、選択する信号を奇数出力信号ＯＤＤ０から偶数出力信号ＥＶＥＮｎへ（第３選択信号ＳＥＬ３の立ち下がりエッジに対応）または偶数出力信号ＥＶＥＮ０から奇数出力信号ＯＤＤｎへ（第３選択信号ＳＥＬ３の立ち上がりエッジに対応）切り替える。
以上、第１２の実施形態でも、第１および第５の実施形態と同様の効果が得られる。さらに、第４選択回路Ｃ４８は、偶数番目のインバータＩＮＶＥから出力される偶数出力信号ＥＶＥＮを出力クロックＣＫＯとして出力できる。このため、第５の実施形態に比べ、簡易な回路構成で出力クロックＣＫＯの位相を反転できる。この結果、回路規模を低減できる。
なお、前述の第１０の実施形態では、第１遷移検出器Ａ６０が第１遷移信号ＴＲ１を生成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、第１選択信号ＳＥＬ１をパルス化している場合、パルス化信号を第１遷移信号ＴＲ１の代わりに利用してもよい。
前述の第１０の実施形態では、第２遷移検出器Ａ６２が第２遷移信号ＴＲ２を生成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、第２選択信号ＳＥＬ２をパルス化している場合、パルス化信号を第２遷移信号ＴＲ２の代わりに利用してもよい。
前述の実施形態では、第１制御回路を第１選択回路とは別に形成した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、第１制御回路を第１選択回路内に形成してもよい。
前述の実施形態では、第２制御回路を第２選択回路とは別に形成した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、第２制御回路を第２選択回路内に形成してもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用の可能性】
本発明のディジタルＰＬＬ回路では、周波数可変回路は、帰還ループを構成する反転回路の接続段数を調整することにより、出力クロックの周波数を変更する可変発振器として機能する。また、遅延回路は、出力クロックの周波数の調整および位相の調整の両方に共通して用いられる。このため、回路規模を低減できる。
本発明のディジタルＰＬＬ回路では、出力クロックの位相は、出力クロックの周波数が基準クロックの周波数に一致した後に、調整される。出力クロックの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で容易に一致させることができる。
本発明のディジタルＰＬＬ回路では、周波数比較器が周波数比較を開始する前に、出力クロックの周波数は、発振可能な周波数のうち低い側の周波数となる。また、周波数調整により変更される反転回路の接続段数分の遅延時間が周波数調整前の出力クロックの半周期より大きい場合、第１選択回路が選択する奇数出力信号を切り替えたときに、出力クロックにグリッジが発生しやすい。このため、周波数調整前の出力クロックの周期を大きくすることで、周波数の調整に伴って出力クロックにグリッジが発生する可能性を低くできる。
本発明のディジタルＰＬＬ回路では、位相比較器は、第１および第２分周クロックの位相を比較するため、位相比較の頻度を下げることができる。このため、位相の調整に伴って発生する出力クロックのジッタを削減できる。また、位相比較の頻度が下がることで、本発明のディジタルＰＬＬ回路が搭載される半導体集積回路の消費電力を低減できる。
本発明のディジタルＰＬＬ回路では、記憶回路の値は、記憶回路の値に第１および第２カウンタ値の差を加算した値に更新されるため、第１選択回路が選択する奇数出力信号を一段ずつではなく、一度に複数段変更できる。この結果、出力クロックの周波数を基準クロックの周波数に短時間で一致させることができる。
本発明のディジタルＰＬＬ回路では、基準クロックおよび出力クロックの周波数を比較する期間を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上できる。このため、出力クロックの周波数を基準クロックの周波数に短時間で一致させることができる。
本発明のディジタルＰＬＬ回路では、第３選択信号の遷移エッジに応答して、出力クロックの位相が反転することで、出力クロックの位相をより広い範囲で調整できる。
本発明のディジタルＰＬＬ回路では、出力クロックの周波数が基準クロックの周波数より高い状態で周波数の一致を検出することで、周波数調整に伴って発生する出力クロックのジッタを削減できる。さらに、出力クロックの周波数がロックされたとき、出力クロックの周期は、基準クロックの周期より必ず大きいため、出力クロックの位相を進める調整のみで、出力クロックの位相を基準クロックの位相に一致させることができる。このため、出力クロックの位相は、より小規模なダウンカウンタを用いて調整できる。この結果、回路規模を低減できる。
本発明のディジタルＰＬＬ回路では、第１禁止回路は、第１選択信号の遷移中に第１選択回路の出力が遅延回路に伝搬することを禁止するため、第１選択信号の遷移により出力クロックにハザード等が生じることを防止できる。第２禁止回路は、第２選択信号の遷移中に第２選択回路の出力が周波数比較器および位相比較器に伝搬することを禁止するため、第２選択信号の遷移により出力クロックにハザード等が生じることを防止できる。
本発明のディジタルＰＬＬ回路では、第３基準分周器、第１出力分周器、第２出力分周器および第３出力分周器を形成することで、基準クロックに対して所定の分周比または逓倍比の出力クロックを容易に生成できる。また、基準クロックの周波数が、周波数比較器および位相比較器の比較可能な周波数の上限より高い場合にも、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に一致させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成17年1月31日(2005.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基準クロックおよび前記基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する周波数比較器と、
直列接続された複数の反転回路を有する遅延回路と、前記反転回路のうち奇数番目の反転回路から出力される奇数出力信号のいずれかを前記周波数比較信号に応じて選択し、帰還信号として前記遅延回路の入力に帰還させる第１選択回路とを有する周波数可変回路と、
前記基準クロックおよび前記出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する位相比較器と、
前記奇数出力信号のいずれかを前記位相比較信号に応じて選択し、前記出力クロックとして出力する第２選択回路とを備えていることを特徴とするディジタルＰＬＬ回路。
【請求項２】
請求項１記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記基準クロックおよび前記出力クロックの周波数差が所定の範囲内であるときに前記基準クロックおよび前記出力クロックの周波数が一致すると判定するとともに、周波数一致信号を出力し、
前記位相比較器は、前記周波数一致信号の出力中に前記基準クロックおよび前記出力クロックの位相を比較することを特徴とするディジタルＰＬＬ回路。
【請求項３】
請求項１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する第１基準分周器を備え、
前記周波数比較器は、
前記基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第１カウンタと、
前記出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第２カウンタと、
前記第１カウンタ値信号が示す前記第１カウンタの第１カウンタ値および前記第２カウンタ値信号が示す前記第２カウンタの第２カウンタ値を比較し、比較結果を前記周波数比較信号として出力する大小比較器とを備えていることを特徴とするディジタルＰＬＬ回路。
【請求項４】
請求項３記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す第１選択信号を出力する第１制御回路を備え、
前記第１制御回路は、前記第１分周基準クロックに同期して、前記周波数比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を前記第１選択信号として出力する第１アップダウンカウンタを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項５】
請求項１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する第１基準分周器を備え、
前記周波数比較器は、
前記基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第１カウンタと、
前記出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第２カウンタと、
前記第１カウンタ値信号が示す前記第１カウンタの第１カウンタ値および前記第２カウンタ値信号が示す前記第２カウンタの第２カウンタ値の差を求め、求めた値を前記周波数比較信号として出力する第２減算器とを備えていることを特徴とするディジタルＰＬＬ回路。
【請求項６】
請求項５記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す第１選択信号を出力する第１制御回路を備え、
前記第１制御回路は、前記周波数比較信号および前記第１選択信号を受信し、前記周波数比較信号が示す値および前記第１選択信号が示す値を加算し、加算結果を更新値信号として出力する第２加算器と、前記第１分周基準クロックに同期して前記更新値信号を受信し、受信した値を前記第１選択信号として出力する記憶回路とを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項７】
請求項１記載のディジタルＰＬＬ回路において、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記第１および第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力することを特徴とするディジタルＰＬＬ回路。
【請求項８】
請求項１記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す複数ビットからなる第１選択信号を出力する第１制御回路と、
前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す複数ビットからなる第２選択信号を出力する第２制御回路と、
前記第１選択信号の遷移中に第１遷移信号を出力する第１遷移検出器と、
前記第２選択信号の遷移中に第２遷移信号を出力する第２遷移検出器と、
前記第１選択回路の出力と前記遅延回路の入力との間に配置され、前記第１遷移信号の出力中に前記第１選択回路の出力が前記遅延回路に伝搬することを禁止する第１禁止回路と、
前記第２選択回路の出力と前記周波数比較器および前記位相比較器の入力との間に配置され、前記第２遷移信号の出力中に前記第２選択回路の出力が前記周波数比較器および前記位相比較器に伝搬することを禁止する第２禁止回路とを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信し、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信することを特徴とするディジタルＰＬＬ回路。
【請求項９】
請求項１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第３分周基準クロックとして出力する第３基準分周器と、
前記第２選択回路から出力される前記出力クロックを所定の分周比で分周し、第１分周出力クロックとして出力する第１出力分周器とを備え、
前記周波数比較器および前記位相比較器は、前記第３分周基準クロックを前記基準クロックとして受信し、前記第１分周出力クロックを前記出力クロックとして受信することを特徴とするディジタルＰＬＬ回路。
【請求項１０】
基準クロックおよび前記基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する周波数比較器と、
直列接続された複数の反転回路を有する遅延回路と、前記反転回路のうち奇数番目の反転回路から出力される奇数出力信号のいずれかを前記周波数比較信号に応じて選択し、帰還信号として前記遅延回路の入力に帰還させる第１選択回路とを有する周波数可変回路と、
前記基準クロックおよび前記出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する位相比較器と、
前記基準クロックに同期して、前記位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号として出力する第２アップダウンカウンタと、
前記第２選択信号が示す前記第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する第３制御回路と、
前記反転回路のうち偶数番目の反転回路から出力される偶数出力信号および前記奇数出力信号を受信し、前記第３選択信号が第１論理レベルである期間、前記奇数出力信号のいずれかを前記第２選択信号に応じて選択し前記出力クロックとして出力し、前記第３選択信号が第２論理レベルである期間、前記偶数出力信号のいずれかを前記第２選択信号に応じて選択し前記出力クロックとして出力する第４選択回路とを備えていることを特徴とするディジタルＰＬＬ回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザやＦＭ復調器などに利用されるディジタルＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
磁気テープや光磁気ディスクなどの記録媒体に記録されたディジタルデータを再生する場合などには、記録媒体から読み出した情報から再生データを抽出するために、再生クロックが必要である。例えば、ＰＬＬ回路は、このような読み出した情報に同期したクロックを生成するために用いられる。
ＰＬＬ回路がアナログ回路として形成される場合、半導体素子の製造ばらつきや動作条件（温度、電圧など）の変動に対して安定に動作しないという問題がある。また、アナログ回路はディジタル回路に比べて大規模であるため、ＰＬＬ回路の回路規模が増大してしまう。このため、近年、ＰＬＬ回路は、ディジタル回路として形成されるようになってきている。この種のディジタルＰＬＬ回路は、例えば、特許文献１などに開示されている。
【０００３】
図１は、特許文献１に示されたディジタルＰＬＬ回路を示している。
ディジタルＰＬＬ回路９は、位相比較器１、デコーダ２、出力クロック選択回路３、発振器４、クロック発生回路５、可変分周器６、ループフィルタ７および周波数比較器８から構成されている。
周波数比較器８は、基準クロックSinと出力クロックSoutの周波数誤差を検出し、周波数誤差信号を出力する。ループフィルタ７は、周波数の細かな変動に追従するのを防止するために周波数誤差信号を積算し、可変分周器６に対する制御信号を出力する。可変分周器６は、発振器４が出力するマスタークロックを制御信号に応じた分周比で分周し、分周マスタークロックを出力する。クロック発生回路５は、分周マスタークロックをもとに、位相が等しくずれた複数のクロックを出力する。位相比較器１は、基準クロックSinと出力クロックSoutの位相誤差を検出し、位相誤差信号を出力する。デコーダ２は、位相誤差信号をデコードし、出力クロック選択信号を出力する。出力クロック選択回路３は、出力クロック選択信号に応じて、基準クロックSinと出力クロックSoutの位相誤差が最小になるように、クロック発生回路５が出力する複数のクロックの中から最適なクロックを選択し、出力クロックSoutとして出力する。
【０００４】
以上の構成により、出力クロックSoutの周波数および位相は、それぞれ基準クロックSinの周波数および位相に近づくように調整される。
【特許文献１】特開平８−２７４６２９号公報（図１〜３、段落［００１５］〜［００２５］）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ディジタルＰＬＬ回路９では、出力クロックSoutは、発振器４が生成するマスタークロックを適当に分周することにより生成される。このため、発振器４は、出力クロックSoutの周波数に応じて十分に高い周波数のマスタークロックを生成しなければならない。また、ディジタルＰＬＬ回路９では、発振器４および発振器４から出力されるマスタークロックの周波数を変更する可変分周器６が個別に形成されているため、回路規模が増大してしまう。
【０００６】
本発明の目的は、小規模かつ低ジッタ特性を有するディジタルＰＬＬ回路を提供することにある。
本発明の別の目的は、ディジタルＰＬＬ回路の出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で一致させることにある。
本発明の別の目的は、ディジタルＰＬＬ回路の出力クロックの周波数および位相をそれぞれ独立かつ容易に調整することにある。
【０００７】
本発明の別の目的は、ディジタルＰＬＬ回路の出力クロックにハザード等が発生することを防止することにある。
本発明の別の目的は、ディジタルＰＬＬ回路の出力クロックを容易に分周または逓倍することにある。
【課題を解決するための手段】
【０００８】
本発明のディジタルＰＬＬ回路の第１形態では、周波数比較器は、基準クロックおよび基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する。周波数可変回路は、遅延回路および第１選択回路を有する。遅延回路は、直列接続された複数の反転回路を有する。第１選択回路は、奇数番目の反転回路から出力される奇数出力信号のいずれかを周波数比較信号に応じて選択し、帰還信号として遅延回路の入力に帰還させる。このため、帰還信号の周波数を周波数比較器の比較結果に応じて変更できる。位相比較器は、基準クロックおよび出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する。第２選択回路は、奇数出力信号のいずれかを位相比較信号に応じて選択し、出力クロックとして出力する。このため、出力クロックの位相を位相比較器の比較結果に応じて変更できる。
【０００９】
周波数可変回路は、帰還ループを構成する反転回路の接続段数を調整することにより、出力クロックの周波数を変更する可変発振器として機能する。このため、発振器および発振器から出力されるクロックの周波数を変更する回路を個別に形成する必要がなくなり、回路規模を低減できる。さらに、遅延回路は、出力クロックの周波数の調整および位相の調整の両方に共通して用いられるため、回路規模を低減できる。
【００１０】
本発明のディジタルＰＬＬ回路の前記第１形態における好ましい例では、周波数比較器は、基準クロックおよび出力クロックの周波数差が所定の範囲内であるときに両クロックの周波数が一致すると判定し、周波数一致信号を出力する。位相比較器は、周波数一致信号の出力中に基準クロックおよび出力クロックの位相を比較する。
出力クロックの位相は、出力クロックの周波数が基準クロックの周波数に一致した後に、調整される。出力クロックの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で容易に一致させることができる。
【００１１】
本発明のディジタルＰＬＬ回路の前記第１形態における好ましい例では、第１基準分周器は、基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する。周波数比較器は、第１カウンタ、第２カウンタおよび大小比較器を有する。第１カウンタは、基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力する。第２カウンタは、出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力する。第１および第２カウンタは、第１分周基準クロックに応答してリセットされる。大小比較器は、第１カウンタ値信号が示す第１カウンタの第１カウンタ値および第２カウンタ値信号が示す第２カウンタの第２カウンタ値を比較し、比較結果を周波数比較信号として出力する。
【００１２】
このため、基準クロックおよび出力クロックのクロック数をそれぞれカウントし、カウントした値を比較するだけで、基準クロックおよび出力クロックの周波数差を容易に検出できる。
本発明のディジタルＰＬＬ回路の前記第１形態における好ましい例では、第１制御回路は、第１アップダウンカウンタを有する。第１アップダウンカウンタは、第１分周基準クロックに同期して、大小比較器から出力される周波数比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第１選択信号として出力する。第１選択信号は、第１選択回路が選択する奇数出力信号を出力する反転回路を示す。第１選択回路は、第１選択信号を周波数比較信号として受信する。
【００１３】
第１アップダウンカウンタのカウンタ値は、第１選択回路が選択する奇数出力信号を出力する反転回路を示す。このため、第１アップダウンカウンタが大小比較器の比較結果に応じてカウント動作することで、出力クロックの周波数を容易に調整できる。
本発明のディジタルＰＬＬ回路の前記第１形態における好ましい例では、第１基準分周器は、基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する。周波数比較器は、第１カウンタ、第２カウンタおよび第２減算器を有する。第１カウンタは、基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力する。第２カウンタは、出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力する。第１および第２カウンタは、第１分周基準クロックに応答してリセットされる。第２減算器は、第１カウンタ値信号が示す第１カウンタの第１カウンタ値および第２カウンタ値信号が示す第２カウンタの第２カウンタ値の差を求め、求めた値を周波数比較信号として出力する。
【００１４】
このため、基準クロックおよび出力クロックのクロック数をそれぞれカウントし、カウントした値の差を求めるだけで、基準クロックおよび出力クロックの周波数差を容易に検出できる。
本発明のディジタルＰＬＬ回路の前記第１形態における好ましい例では、第１制御回路は、第２加算器および記憶回路を有する。第２加算器は、第２減算器から出力される周波数比較信号および第１選択信号を受信し、周波数比較信号が示す値および第１選択信号が示す値を加算し、加算結果を更新値信号として出力する。記憶回路は、第１分周基準クロックに同期して更新値信号を受信し、受信した値を第１選択信号として出力する。第１選択信号は、第１選択回路が選択する奇数出力信号を出力する反転回路を示す。第１選択回路は、第１選択信号を周波数比較信号として受信する。
【００１５】
記憶回路の値は、第１選択回路が選択する奇数出力信号を出力する反転回路を示す。このため、記憶回路の値が更新されることで、出力クロックの周波数を容易に調整できる。また、記憶回路の値は、記憶回路の値に第１および第２カウンタ値の差を加算した値に更新されるため、第１選択回路が選択する奇数出力信号を一段ずつではなく、一度に複数段変更できる。この結果、出力クロックの周波数を基準クロックの周波数に短時間で一致させることができる。
【００１６】
本発明のディジタルＰＬＬ回路の前記第１形態における好ましい例では、位相比較器は、第１および第２分周器を有する。第１分周器は、基準クロックを所定の分周比で分周し、第１分周クロックとして出力する。第２分周器は、出力クロックを第１分周器と同じ分周比で分周し、第２分周クロックとして出力する。位相比較器は、第１および第２分周クロックの位相を比較し、比較結果を位相比較信号として出力する。
【００１７】
位相比較器は、第１および第２分周クロックの位相を比較するため、位相比較の頻度を下げることができる。このため、位相の調整に伴う出力クロックのジッタを削減できる。
本発明のディジタルＰＬＬ回路の前記第１形態における好ましい例では、第１制御回路は、周波数比較信号に応じて、第１選択回路が選択する奇数出力信号を出力する反転回路を示す複数ビットからなる第１選択信号を出力する。第２制御回路は、位相比較信号に応じて、第２選択回路が選択する奇数出力信号を出力する反転回路を示す複数ビットからなる第２選択信号を出力する。第１遷移検出器は、第１選択信号の遷移中に第１遷移信号を出力する。第２遷移検出器は、第２選択信号の遷移中に第２遷移信号を出力する。第１禁止回路は、第１選択回路の出力と遅延回路の入力との間に配置され、第１遷移信号の出力中に第１選択回路の出力が遅延回路に伝搬することを禁止する。第２禁止回路は、第２選択回路の出力と周波数比較器および位相比較器の入力との間に配置され、第２遷移信号の出力中に第２選択回路の出力が周波数比較器および位相比較器に伝搬することを禁止する。第１選択回路は、第１選択信号を周波数比較信号として受信する。第２選択回路は、第２選択信号を位相比較信号として受信する。
【００１８】
第１禁止回路は、第１選択信号の遷移中に第１選択回路の出力が遅延回路に伝搬することを禁止するため、第１選択信号の遷移により出力クロックにハザード等が生じることを防止できる。第２禁止回路は、第２選択信号の遷移中に第２選択回路の出力が周波数比較器および位相比較器に伝搬することを禁止するため、第２選択信号の遷移により出力クロックにハザード等が生じることを防止できる。
【００１９】
本発明のディジタルＰＬＬ回路の前記第１形態における好ましい例では、第３基準分周器は、基準クロックを所定の分周比で分周し、第３分周基準クロックとして出力する。第１出力分周器は、第２選択回路から出力される出力クロックを所定の分周比で分周し、第１分周出力クロックとして出力する。周波数比較器および位相比較器は、第３分周基準クロックを基準クロックとして受信し、第１分周出力クロックを出力クロックとして受信する。
【００２０】
例えば、第３基準分周器および第１出力分周器の分周比をそれぞれ１／Ｋ、１／Ｌとすると、Ｌ＜Ｋが成り立つ場合、出力クロックを任意の値で分周できる。Ｌ＞Ｋが成り立つ場合、出力クロックを任意の値で逓倍できる。また、Ｌ＝Ｋが成り立つ場合、基準クロックの周波数が、周波数比較器および位相比較器の比較可能な周波数の上限より高い場合にも、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に一致させることができる。
【００２１】
本発明のディジタルＰＬＬ回路の第２形態では、周波数比較器は、基準クロックおよび基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する。周波数可変回路は、遅延回路および第１選択回路を有する。遅延回路は、直列接続された複数の反転回路を有する。第１選択回路は、奇数番目の反転回路から出力される奇数出力信号のいずれかを周波数比較信号に応じて選択し、帰還信号として遅延回路の入力に帰還させる。このため、帰還信号の周波数を周波数比較器の比較結果に応じて変更できる。位相比較器は、基準クロックおよび出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する。第２アップダウンカウンタは、基準クロックに同期して、位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号として出力する。第３制御回路は、第２選択信号が示す第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する。第４選択回路は、偶数番目の反転回路から出力される偶数出力信号および奇数出力信号を受信し、第３選択信号が第１論理レベルである期間、奇数出力信号のいずれかを第２選択信号に応じて選択し出力クロックとして出力し、第３選択信号が第２論理レベルである期間、偶数出力信号のいずれかを第２選択信号に応じて選択し出力クロックとして出力する。このため、出力クロックの位相を位相比較器の比較結果に応じて変更できる。
【００２２】
周波数可変回路は、帰還ループを構成する反転回路の接続段数を調整することにより、出力クロックの周波数を変更する可変発振器として機能する。このため、発振器および発振器から出力されるクロックの周波数を変更する回路を個別に形成する必要がなくなり、回路規模を低減できる。さらに、遅延回路は、出力クロックの周波数の調整および位相の調整の両方に共通して用いられるため、回路規模を低減できる。
【００２３】
出力クロックの位相は、第３選択信号の遷移エッジに応答して反転する。このため、第２アップダウンカウンタのカウンタ値が最大値から最小値に変化したときに出力クロックの位相を反転させることで、出力クロックの位相を第２アップダウンカウンタのカウンタ値の最大値に対応する位相より遅らせることができる。また、第２アップダウンカウンタのカウンタ値が最小値から最大値に変化したときに出力クロックの位相を反転させることで、出力クロックの位相を第２アップダウンカウンタのカウンタ値の最小値に対応する位相より進めることができる。この結果、出力クロックの位相をより広範囲に調整できる。
【発明の効果】
【００２４】
本発明では、小規模かつ低ジッタ特性を有するディジタルＰＬＬ回路を提供できる。本発明では、ディジタルＰＬＬ回路の出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で一致させることができる。本発明では、ディジタルＰＬＬ回路の出力クロックの周波数および位相をそれぞれ独立かつ容易に調整できる。本発明では、ディジタルＰＬＬ回路の出力クロックにハザード等が発生することを防止できる。本発明では、ディジタルＰＬＬ回路の出力クロックを容易に分周または逓倍することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を用いて本発明の実施形態を説明する。図中、太線で示した信号は、複数ビットで構成されている。
図２は、本発明のディジタルＰＬＬ回路の第１の実施形態を示している。
ディジタルＰＬＬ回路１００は、周波数比較器１１０、第１制御回路１１２、リングオシレータ１１４（周波数可変回路）、位相比較器１２０、第２制御回路１２２、第２選択回路１２８、第１基準分周器１５０および第２基準分周器１５２を有している。
【００２６】
周波数比較器１１０は、基準クロックCKBおよび基準クロックCKBに応じて第２選択回路１２８から出力される出力クロックCKOの周波数を、第１分周基準クロックCKDB1に同期して比較し、比較結果を示す周波数比較信号UP1、DN1を出力する。周波数比較器１１０は、基準クロックCKBおよび出力クロックCKOの周波数差が所定の範囲内であるときに両クロックの周波数が一致すると判定し、周波数一致信号MATCHを出力する。
【００２７】
第１制御回路１１２は、周波数比較信号UP1、DN1に応じて、第１分周基準クロックCKDB1に同期して複数ビットの第１選択信号SEL1を出力する。第１選択信号SEL1は、第１選択回路１１８が選択する奇数出力信号ODD（ODD0〜ODDn）を出力するバッファBUF（BUF0〜BUFn）を示す。周波数比較器１１０および第１制御回路１１２の詳細については、図３で説明する。
【００２８】
リングオシレータ１１４は、遅延回路１１６および第１選択回路１１８を有している。遅延回路１１６は、インバータINVF（反転回路）およびバッファBUF（BUF0〜BUFn）を直列接続して構成されている。各バッファBUFは、２つのインバータを直列接続して構成されている。第１選択回路１１８は、バッファBUFから出力される奇数出力信号ODD（ODD0〜ODDn）のいずれかを第１選択信号SEL1に応じて選択し、帰還信号RTとして遅延回路１１６の入力であるインバータINVFの入力に帰還させる。帰還ループは、常に奇数段のインバータ列により構成される。これにより、リングオシレータ１１４は、帰還ループを構成するバッファBUFの接続段数を調整することで、出力クロックCKOの周波数を変更する可変発振器として動作する。このため、発振器および発振器から出力されるクロックの周波数を変更する回路を個別に形成する必要がなくなり、回路規模が低減される。
【００２９】
位相比較器１２０は、周波数一致信号MATCHの出力中に、基準クロックCKBおよび出力クロックCKOの位相を比較し、比較結果を示す位相比較信号UP2、DN2を出力する。
第２制御回路１２２は、位相比較信号UP2、DN2に応じて、第２分周基準クロックCKDB2に同期して複数ビットの第２選択信号SEL2を出力する。第２選択信号SEL2は、第２選択回路１２８が選択する奇数出力信号ODD（ODD0〜ODDn）を出力するバッファBUF（BUF0〜BUFn）を示す。位相比較器１２０および第２制御回路１２２の詳細については、図４で説明する。
【００３０】
第２選択回路１２８は、奇数出力信号ODD（ODD0〜ODDn）のいずれかを第２選択信号SEL2に応じて選択し、出力クロックCKOとして出力する。第１選択回路１１８および第２選択回路１２８の詳細については、図５で説明する。
第１基準分周器１５０は、基準クロックCKBを所定の分周比で分周し、第１分周基準クロックCKDB1として出力する。
【００３１】
第２基準分周器１５２は、基準クロックCKBを所定の分周比で分周し、第２分周基準クロックCKDB2として出力する。
図３は、第１の実施形態における周波数比較器１１０および第１制御回路１１２の詳細を示している。
周波数比較器１１０は、第１カウンタC1、第２カウンタC2、リセット生成器RSTGおよび大小比較器MCを有している。
【００３２】
第１カウンタC1は、基準クロックCKBのクロック数をカウントし、カウントした値を複数ビットの第１カウンタ値信号CNT1として出力する。
第２カウンタC2は、出力クロックCKOのクロック数をカウントし、カウントした値を複数ビットの第２カウンタ値信号CNT2として出力する。
リセット生成器RSTGは、第１分周基準クロックCKDB1の立ち上がりエッジを検出し、パルス信号であるリセット信号RSTを出力する。第１カウンタC1および第２カウンタC2は、リセット信号RSTに応答してリセットされる。例えば、第１カウンタC1および第２カウンタC2は、リセット信号RSTに応答して全ビットが”０”にリセットされる。
【００３３】
大小比較器MCは、第１カウンタ値信号CNT1が示す第１カウンタC1の第１カウンタ値および第２カウンタ値信号CNT2が示す第２カウンタC2の第２カウンタ値を比較し、比較結果を周波数比較信号UP1、DN1として出力する。例えば、第１カウンタ値が第２カウンタ値より小さい場合、周波数比較信号UP1、DN1は、それぞれ”論理１”、”論理０”に固定される。第１カウンタ値が第２カウンタ値より大きい場合、周波数比較信号UP1、DN1は、それぞれ”論理０”、”論理１”に固定される。第１および第２カウンタ値が一致する場合、周波数比較信号UP1、DN1は、共に”論理０”に固定される。
【００３４】
大小比較器MCは、第１および第２カウンタ値が一致するときに周波数一致信号MATCHを出力する。周波数一致信号MATCHは、周波数比較信号UP1、DN1の論理和の否定信号を、例えば第１分周基準クロックCKDB1の立ち上がりエッジに同期させることにより生成される。周波数一致信号MATCHは、第１および第２カウンタ値が一致する場合、”論理１”に固定される。周波数一致信号MATCHは、第１および第２カウンタ値が一致しない場合、”論理０”に固定される。
【００３５】
第１制御回路１１２は、第１アップダウンカウンタUDC1を有している。第１アップダウンカウンタUDC1は、第１分周基準クロックCKDB1に同期して、周波数比較信号UP1、DN1に応じてアップカウントまたはダウンカウントし、カウントした値を第１選択信号SEL1として出力する。例えば、第１アップダウンカウンタUDC1は、周波数比較信号UP1が”論理１”である場合、第１分周基準クロックCKDB1の立ち上がりエッジに同期してアップカウントする。第１アップダウンカウンタUDC1は、周波数比較信号DN1が”論理１”である場合、第１分周基準クロックCKDB1の立ち上がりエッジに同期してダウンカウントする。第１アップダウンカウンタUDC1は、周波数比較信号UP1、DN1が共に”論理０”である場合、カウント動作を行わない。
【００３６】
これにより、第１選択回路１１８は、周波数比較器１１０の比較結果に応じて、選択する奇数出力信号ODDを１段ずつ切り替える。具体的には、出力クロックCKOの周波数が基準クロックCKBの周波数より高い場合、第１アップダウンカウンタUDC1は、アップカウントする。これにより、第１選択信号SEL1が示す値は、１つ大きくなる。すなわち、第１選択回路１１８は、選択する奇数出力信号ODDを後段方向（図２の遅延回路１１６の左方向）へ１段切り替える。出力クロックCKOの周波数が基準クロックCKBの周波数より低い場合、第１アップダウンカウンタUDC1は、ダウンカウントする。これにより、第１選択信号SEL1が示す値は、１つ小さくなる。すなわち、第１選択回路１１８は、選択する奇数出力信号ODDを前段方向へ１段切り替える。
【００３７】
また、第１アップダウンカウンタUDC1は、周波数比較器１１０が基準クロックCKBおよび出力クロックCKOの周波数比較を開始する前に（例えば、ディジタルＰＬＬ回路１００のパワーオン時）、図２に示した最終段のバッファBUFnに対応する値に設定され、バッファBUFnを示す第１選択信号SEL1を予め出力する。すなわち、第１選択回路１１８は、奇数出力信号ODDnを予め選択する。このため、出力クロックCKOの周波数は、発振可能な周波数のうち最低周波数に予め設定される。
【００３８】
図４は、第１の実施形態における位相比較器１２０および第２制御回路１２２の詳細を示している。
位相比較器１２０は、第１分周器DV1、第２分周器DV2および位相比較回路PCを有している。
第１分周器DV1は、基準クロックCKBを所定の分周比で分周し、第１分周クロックCKD1として出力する。
【００３９】
第２分周器DV2は、出力クロックCKOを第１分周器DV1と同じ分周比で分周し、第２分周クロックCKD2として出力する。
位相比較回路PCは、周波数一致信号MATCHの出力中（例えば、周波数一致信号MATCHが”論理１”である場合）に第１分周クロックCKD1および第２分周クロックCKD2の位相を比較し、比較結果を位相比較信号UP2、DN2として出力する。例えば、第２分周クロックCKD2の位相が第１分周クロックCKD1の位相より早い場合、位相比較信号UP2、DN2は、それぞれ”論理１”、”論理０”に固定される。第２分周クロックCKD2の位相が第１分周クロックCKD1の位相より遅い場合、位相比較信号UP2、DN2は、それぞれ”論理０”、”論理１”に固定される。第１分周クロックCKD1および第２分周クロックCKD2の位相が一致する場合、位相比較信号UP2、DN2は、共に”論理０”に固定される。位相比較回路PCは、第１分周クロックCKD1および第２分周クロックCKD2の位相を比較するため、位相比較の頻度が下がる。このため、位相の調整に伴う出力クロックCKOのジッタが削減される。また、位相比較の頻度が下がることで、ディジタルＰＬＬ回路１００が搭載される半導体集積回路の消費電力が低減される。
【００４０】
第２制御回路１２２は、第２アップダウンカウンタUDC2を有している。第２アップダウンカウンタUDC2は、第２分周基準クロックCKDB2に同期して、位相比較信号UP2、DN2に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号SEL2として出力する。例えば、第２アップダウンカウンタUDC2は、位相比較信号UP2が”論理１”である場合、第２分周基準クロックCKDB2の立ち上がりエッジに同期してアップカウントする。第２アップダウンカウンタUDC2は、位相比較信号DN2が”論理１”である場合、第２分周基準クロックCKDB2の立ち上がりエッジに同期してダウンカウントする。第２アップダウンカウンタUDC2は、位相比較信号UP2、DN2が共に”論理０”である場合、カウント動作を行わない。
【００４１】
これにより、第２選択回路１２８は、位相比較器１２０の比較結果に応じて、選択する奇数出力信号ODDを１段ずつ切り替える。具体的には、出力クロックCKOの位相が基準クロックCKBの位相より早い場合、第２アップダウンカウンタUDC2は、アップカウントする。これにより、第２選択信号SEL2が示す値は、１つ大きくなる。すなわち、第２選択回路１２８は、選択する奇数出力信号ODDを後段方向へ１段切り替える。出力クロックCKOの位相が基準クロックCKBの位相より遅い場合、第２アップダウンカウンタUDC2は、ダウンカウントする。これにより、第２選択信号SEL2が示す値は、１つ小さくなる。すなわち、第２選択回路１２８は、選択する奇数出力信号ODDを前段方向へ１段切り替える。
【００４２】
図５は、第１の実施形態における第１選択回路１１８および第２選択回路１２８の一例を示している。
第１選択回路１１８は、第１デコーダDEC1、論理積回路ANDF（ANDF0〜ANDFn）および論理和回路ORFを有している。
第１デコーダDEC1は、図２に示した第１制御回路１１２から出力される第１選択信号SEL1をデコードし、ｎビットのデコード信号FD（FD0〜FDn）を出力する。例えば、デコード信号FDにおいて、第１選択信号SEL1の示す値に対応するビットは、”論理１”に固定される。デコード信号FDにおいて、第１選択信号SEL1の示す値に対応するビット以外のビットは、”論理０”に固定される。
【００４３】
各論理積回路ANDFは、デコード信号FDおよび奇数出力信号ODDの対応するビット毎に論理積し、演算結果を出力する。論理和回路ORFは、論理積回路ANDFからそれぞれ出力される論理積結果を論理和し、演算結果を帰還信号RTとして出力する。これにより、第１選択回路１１８は、第１選択信号SEL1に応じて選択する奇数出力信号ODDを切り替える。このため、リングオシレータ１１４における帰還ループに含まれるバッファBUFの段数が、第１選択信号SEL1に応じて制御される。すなわち、帰還信号RTの周波数は、周波数比較器１１０の比較結果に応じて調整される。
【００４４】
第２選択回路１２８は、第２デコーダDEC2、論理積回路ANDP（ANDP0〜ANDPn）および論理和回路ORPを有している。
第２デコーダDEC2は、第２制御回路１２２から出力される第２選択信号SEL2をデコードし、ｎビットのデコード信号PD（PD0〜PDn）を出力する。例えば、デコード信号PDにおいて、第２選択信号SEL2の示す値に対応するビットは、”論理１”に固定される。デコード信号PDにおいて、第２選択信号SEL2の示す値に対応するビット以外のビットは、”論理０”に固定される。
【００４５】
各論理積回路ANDPは、デコード信号PDおよび奇数出力信号ODDの対応するビット毎に論理積し、演算結果を出力する。論理和回路ORPは、論理積回路ANDPからそれぞれ出力される論理積結果を論理和し、演算結果を出力クロックCKOとして出力する。これにより、第２選択回路１２８は、第２選択信号SEL2に応じて選択する奇数出力信号ODDを切り替える。このため、第１選択回路１１８の出力から第２選択回路１２８の入力までのパスに含まれるバッファBUFの段数が、第２選択信号SEL2に応じて制御される。すなわち、出力クロックCKOの位相は、位相比較器１２０の比較結果に応じて調整される。また、リングオシレータ１１４における帰還ループに含まれないバッファBUFも出力クロックCKOの位相の調整に用いられるため、遅延回路１１６におけるバッファBUFを有効に利用できる。
【００４６】
以上の構成により、遅延回路１１６は、出力クロックCKOの周波数の調整および位相の調整の両方に共通して用いられるため、ディジタルＰＬＬ回路１００の回路規模が低減される。
ここで、第１の実施形態の動作について、具体例を用いて説明する。
例えば、基準クロックCKBおよび出力クロックCKOの周波数は、それぞれ１００ＭＨｚ（周期：１０ｎｓ）、５０ＭＨｚ（周期：２０ｎｓ）とする。第１基準分周器１５０の分周比は、１／１６とする。すなわち、基準クロックCKBおよび出力クロックCKOの周波数が比較される周期は、１６０ｎｓとする。第２基準分周器１５２、第１分周器DV1および第２分周器DV2の分周比は、共に１／１６とする。すなわち、基準クロックCKBおよび出力クロックCKOの位相が比較される周期は、１６０ｎｓとする。バッファBUFの１段あたりの遅延時間は、０．１ｎｓとする。第１選択回路１１８は、ｘ番目の奇数出力信号ODDxを選択しているとする。第２選択回路１２８は、ｙ番目の奇数出力信号ODDyを選択しているとする。
【００４７】
まず、出力クロックCKOの周波数を基準クロックCKBの周波数に一致させるために、出力クロックCKOの周波数調整が実施される。
周波数比較器１１０において、第１カウンタC1および第２カウンタC2は、リセット信号RSTに応答して全ビットが”０”にリセットされる。この後、第１カウンタC1は、再度リセットされるまでに、基準クロックCKBを１６回カウント動作する。このため、第１カウンタ値は、”１６”までカウントされる。また、第２カウンタC2は、再度リセットされるまでに、出力クロックCKOを８回カウント動作する。第２カウンタ値は、”８”までカウントされる。このとき、大小比較器MCは、第１カウンタ値が第２カウンタ値より大きいと判定し、周波数比較信号UP1、DN1をそれぞれ”論理０”、”論理１”に固定する。また、第１および第２カウンタ値が一致しないため、周波数一致信号MATCHは、”論理０”に固定される。
【００４８】
第１アップダウンカウンタUDC1は、周波数比較信号DN1が”論理１”であるため、第１分周基準クロックCKDB1の立ち上がりエッジに同期してダウンカウントする。このため、第１アップダウンカウンタUDC1のカウンタ値は、xからｘ−１に変更される。すなわち、第１選択信号SEL1が示す値は、ｘからｘ−１に変更される。
第１選択回路１１８は、選択する奇数出力信号ODDを奇数出力信号ODDxから奇数出力信号ODDx-1に切り替える。これにより、出力クロックCKOの周期は、１９．８ｎｓと小さくなる。すなわち、出力クロックCKOの周波数は、約５０．５１ＭＨｚと高くなる。
【００４９】
基準クロックCKBおよび出力クロックCKOの周期差（周波数差）は１０ｎｓであるため、以上の周波数調整が５０回実施されることにより、第１および第２カウンタ値は一致する。このため、出力クロックCKOの周波数は基準クロックCKBの周波数に一致する。すなわち、出力クロックCKOの周波数は、ロックされる。このとき、周波数一致信号MATCHは、”論理１”に固定される。
【００５０】
出力クロックCKOの周波数が基準クロックCKBの周波数に一致した後に、出力クロックCKOの位相を基準クロックCKBの位相に一致させるために、出力クロックCKOの位相調整が実施される。なお、ここでは、出力クロックCKOの周波数が基準クロックCKBの周波数に一致したときに、出力クロックCKOの位相は、基準クロックCKBの位相より遅いとする。
位相比較器１２０において、位相比較回路PCは、第２分周クロックCKD2の位相が第１分周クロックCKD1の位相より遅いと判定し、位相比較信号UP2、DN2をそれぞれ”論理０”、”論理１”に固定する。
【００５１】
第２アップダウンカウンタUDC2は、位相比較信号DN2が”論理１”であるため、第２分周基準クロックCKDB2の立ち上がりエッジに同期してダウンカウントする。このため、第２アップダウンカウンタUDC2のカウンタ値は、ｙからｙ−１に変更される。すなわち、第２選択信号SEL2が示す値は、ｙからｙ−１に変更される。
第２選択回路１２８は、選択する奇数出力信号ODDを奇数出力信号ODDyから奇数出力信号ODDy-1に切り替える。これにより、出力クロックCKOの位相は、０．１ｎｓ早くなる。出力クロックCKOの位相が０．１ｎｓ進むことで、基準クロックCKBおよび出力クロックCKOの位相差は、０．１ｎｓ小さくなる。
【００５２】
基準クロックCKBの周波数は１００ＭＨｚであるため、基準クロックCKBおよび出力クロックCKOの位相差は、最高でも１０ｎｓ（１周期）である。このため、以上の位相調整が最高でも１００回実施されることにより、出力クロックCKOの位相は基準クロックCKBの位相に一致する。
なお、周波数調整は、出力クロックCKOの周波数が基準クロックCKBの周波数に一致した後（位相調整中を含む）も継続して実施される。このため、出力クロックCKOの周波数が基準クロックCKBの周波数に対してずれた場合、前述のような出力クロックCKOの周波数調整が再度実施される。このとき、周波数一致信号MATCHは、”論理１”から周波数の不一致を示す”論理０”に変化する。また、位相調整は、出力クロックCKOの位相が基準クロックCKBの位相に一致した後も継続して実施される。このため、出力クロックCKOの位相が基準クロックCKBの位相に対してずれた場合、前述のような出力クロックCKOの位相調整が再度実施される。
【００５３】
以上、第１の実施形態では、次の効果が得られる。
リングオシレータ１１４は、帰還ループを構成するバッファBUFの接続段数を調整することにより、出力クロックCKOの周波数を変更する可変発振器として機能する。また、遅延回路１１６は、出力クロックCKOの周波数の調整および位相の調整の両方に共通して用いられる。このため、回路規模を低減できる。
【００５４】
出力クロックCKOの位相は、出力クロックCKOの周波数が基準クロックCKBの周波数に一致した後に、調整される。出力クロックCKOの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックCKOの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックCKOの周波数および位相をそれぞれ基準クロックCKBの周波数および位相に短時間で容易に一致させることができる。
【００５５】
出力クロックCKOの周波数は、発振可能な周波数のうち最低周波数に予め設定されるため、周波数調整前の出力クロックCKOの周期を大きくできる。また、周波数調整により変更されるバッファBUFの接続段数分の遅延時間が周波数調整前の出力クロックCKOの半周期より大きい場合、第１選択回路１１８が選択する奇数出力信号ODDを切り替えたときに、出力クロックCKOにグリッジが発生しやすい。このため、周波数調整前の出力クロックCKOの周期を大きくすることで、周波数の調整に伴って出力クロックCKOにグリッジが発生する可能性を低くできる。
【００５６】
位相比較器１２０は、第１分周クロックCKD1および第２分周クロックCKD2の位相を比較するため、位相比較の頻度を下げることができる。このため、位相の調整に伴って発生する出力クロックCKOのジッタを削減できる。また、位相比較の頻度が下がることで、ディジタルＰＬＬ回路１００が搭載された半導体集積回路の消費電力を低減できる。
図６は、本発明のディジタルＰＬＬ回路の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
【００５７】
ディジタルＰＬＬ回路２００は、第１の実施形態の周波数比較器１１０および第１制御回路１１２の代わりに、周波数比較器２１０および第１制御回路２１２を有している。その他の構成は、第１の実施形態と同一である。
周波数比較器２１０は、基準クロックCKBおよび基準クロックCKBに応じて第２選択回路１２８から出力される出力クロックCKOの周波数を第１分周基準クロックCKDB1に同期して比較し、比較結果を示す複数ビットの周波数比較信号DIFFを出力する。周波数比較器２１０は、基準クロックCKBおよび出力クロックCKOの周波数差が所定の範囲内であるときに両クロックの周波数が一致すると判定し、周波数一致信号MATCHを出力する。
【００５８】
第１制御回路２１２は、周波数比較信号DIFFに応じて、第１分周基準クロックCKDB1に同期して複数ビットの第１選択信号SEL1を出力する。
図７は、第２の実施形態における周波数比較器２１０および第１制御回路２１２の詳細を示している。
周波数比較器２１０は、第１の実施形態の大小比較器MCの代わりに、第２減算器S2を有している。その他の構成は、第１の実施形態と同一である。
【００５９】
第２減算器S2は、第１および第２カウンタ値の差を求め、求めた値を周波数比較信号DIFFとして出力する。
第２減算器S2は、第１および第２カウンタ値が一致するときに周波数一致信号MATCHを出力する。周波数一致信号MATCHは、周波数比較信号DIFFの全ビットの論理和の否定信号を、例えば第１分周基準クロックCKDB1の立ち上がりエッジに同期させることにより生成される。第１の実施形態と同様に、周波数一致信号MATCHは、第１および第２カウンタ値が一致する場合、”論理１”に固定される。周波数一致信号MATCHは、第１および第２カウンタ値が一致しない場合、”論理０”に固定される。
【００６０】
第１制御回路２１２は、第２加算器A2、レジスタREG（記憶回路）を有している。
第２加算器A2は、周波数比較信号DIFFおよび第１選択信号SEL1を受信し、周波数比較信号DIFFが示す値を第１選択信号SEL1が示す値に加算し、加算結果を更新値信号RNとして出力する。
レジスタREGは、第１分周基準クロックCKDB1に同期して更新値信号RNを受信し、受信した値を第１選択信号SEL1として出力する。これにより、図５に示した第１選択回路１１８は、周波数比較器２１０の比較結果に応じて、選択する奇数出力信号ODDを一度に複数段切り替えられる。
【００６１】
また、レジスタREGは、周波数比較器２１０が基準クロックCKBおよび出力クロックCKOの周波数比較を開始する前に、最終段のバッファBUFnに対応する値に設定され、バッファBUFnを示す第１選択信号SEL1を予め出力する。すなわち、第１選択回路１１８は、奇数出力信号ODDnを予め選択する。このため、出力クロックCKOの周波数は、発振可能な周波数のうち最低周波数に予め設定される。
【００６２】
ここで、第２の実施形態の動作について、具体例を用いて簡単に説明する。
例えば、基準クロックCKBおよび出力クロックCKOの周波数は、それぞれ１００ＭＨｚ（周期：１０ｎｓ）、５０ＭＨｚ（周期：２０ｎｓ）とする。第１基準分周器１５０の分周比は、１／１６とする。すなわち、基準クロックCKBおよび出力クロックCKOの周波数が比較される周期は、１６０ｎｓとする。バッファBUFの１段あたりの遅延時間は、０．１ｎｓとする。第１選択回路１１８は、ｘ番目の奇数出力信号ODDxを選択しているとする。
【００６３】
まず、出力クロックCKOの周波数を基準クロックCKBの周波数に一致させるために、出力クロックCKOの周波数調整が実施される。
第１の実施形態と同様に、周波数比較器２１０において、第１カウンタC1および第２カウンタC2は、リセット信号RSTに応答して全ビットが”０”にリセットされる。この後、第１カウンタC1は、再度リセットされるまでに、基準クロックCKBを１６回カウント動作する。このため、第１カウンタ値は、”１６”までカウントされる。また、第２カウンタC2は、再度リセットされるまでに、出力クロックCKOを８回カウント動作する。このため、第２カウンタ値は、”８”までカウントされる。このとき、第２減算器S2は、第２カウンタ値から第１カウンタ値を減算し、減算結果（−８）に対応する周波数比較信号DIFFを出力する。また、第１および第２カウンタ値が一致しないため、周波数一致信号MATCHは、”論理０”に固定される。
【００６４】
第１制御回路２１２において、第２加算器A2は、周波数比較信号DIFFが示す値（−８）を第１選択信号SEL1が示す値（ｘ）に加算し、加算結果（ｘ−８）に対応する更新値信号RNを出力する。レジスタREGは、第１分周基準クロックCKDB1に同期して更新値信号RNを受信する。すなわち、第１選択信号SEL1が示す値は、ｘからｘ−８に変更される。
第１選択回路１１８は、選択する奇数出力信号ODDを奇数出力信号ODDxから奇数出力信号ODDx-8に切り替える。これにより、出力クロックCKOの周期は、１８．４ｎｓと小さくなる。すなわち、出力クロックCKOの周波数は、約５４．３５ＭＨｚと高くなる。
【００６５】
以上の周波数調整が繰り返し実施されることにより、第１および第２カウンタ値が一致する。このため、出力クロックCKOの周波数が基準クロックCKBの周波数に一致する。すなわち、出力クロックCKOの周波数は、ロックされる。このとき、周波数一致信号MATCHは、”論理１”に固定される。
出力クロックCKOの周波数が基準クロックCKBの周波数に一致した後に、出力クロックCKOの位相を基準クロックCKBの位相に一致させるために、第１の実施形態と同様に出力クロックCKOの位相調整が実施される。
【００６６】
なお、第１の実施形態と同様に、周波数調整は、出力クロックCKOの周波数が基準クロックCKBの周波数に一致した後（位相調整中を含む）も継続して実施される。このため、出力クロックCKOの周波数が基準クロックCKBの周波数に対してずれた場合、前述のような出力クロックCKOの周波数調整が再度実施される。このとき、周波数一致信号MATCHは、”論理１”から”論理０”に変化する。
【００６７】
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、レジスタREGの値は、レジスタREGの値に第１および第２カウンタ値の差を加算した値に更新されるため、第１選択回路１１８が選択する奇数出力信号ODDを一段ずつではなく、一度に複数段変更できる。この結果、出力クロックCKOの周波数を基準クロックCKBの周波数により短時間で一致させることができる。
【００６８】
図８は、本発明のディジタルＰＬＬ回路の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路３００は、第１の実施形態の第１基準分周器１５０の代わりに、可変分周器３５０（第１基準分周器）を有している。その他の構成は、第１の実施形態と同一である。
【００６９】
可変分周器３５０は、第１の実施形態の第１基準分周器１５０と同様に、基準クロックCKBを所定の分周比で分周し、第１分周基準クロックCKDB1として出力する。また、可変分周器３５０は、周波数一致信号MATCH（高レベル）の受信毎に第１分周基準クロックCKDB1の周期を順次大きくする。例えば、可変分周器３５０は、周波数一致信号MATCHの立ち上がりエッジにそれぞれ同期して、分周比を１／４、１／８、１／１６、…と順次変更する。
【００７０】
出力クロックCKOの周波数調整の初期段階では、基準クロックCKBおよび出力クロックCKOの周波数差は大きいため、周波数比較器１１０における第１および第２カウンタ値の不一致は短時間（少ないクロック数）で検出可能である。一方、周波数調整により、基準クロックCKBおよび出力クロックCKOの周波数差が小さくなると、第１および第２カウンタ値の不一致を検出するには、長時間（多くのクロック数）かかる。このため、基準クロックCKBおよび出力クロックCKOの周波数を比較する期間（カウント期間）を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上させる。周波数比較の精度を初期段階に低くしておくことで、第１の実施形態のように周波数比較の精度を変更しない場合に比べ、出力クロックCKOの周波数は、基準クロックCKBの周波数に短時間で一致する。
【００７１】
以上、第３の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、基準クロックCKBおよび出力クロックCKOの周波数を比較する期間を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上できる。このため、出力クロックCKOの周波数を基準クロックCKBの周波数に短時間で一致させることができる。
図９は、本発明のディジタルＰＬＬ回路の第４の実施形態を示している。第１、第２および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
【００７２】
ディジタルＰＬＬ回路４００は、第２の実施形態の第１基準分周器１５０の代わりに、可変分周器３５０（第１基準分周器）を有している。その他の構成は、第２の実施形態と同一である。
以上、第４の実施形態でも、第１、第２および第３の実施形態と同様の効果が得られる。
【００７３】
図１０は、本発明のディジタルＰＬＬ回路の第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路５００は、第１の実施形態にインバータINVP、第３制御回路５３２および第３選択回路５３８を加えて構成されている。その他の構成は、第１の実施形態と同一である。
【００７４】
第３制御回路５３２は、第２選択信号SEL2が示す第２アップダウンカウンタUDC2（図４）のカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号SEL3を出力する。例えば、第２アップダウンカウンタUDC2のカウンタ値の最大値および最小値は、それぞれ”ｎ”、”０”である。例えば、第３選択信号SEL3は、予め”論理０”に固定される。
【００７５】
第３選択回路５３８は、第３選択信号SEL3の遷移エッジ（立ち上がりエッジおよび立ち下がりエッジ）に応答して、反転出力クロック/CKBOおよび基準出力クロックCKBOを交互に出力クロックCKOとして出力する。反転出力クロック/CKBOは、第２選択回路１２８から出力される基準出力クロックCKBOがインバータINVPにより反転されて生成される。例えば、第３選択回路５３８は、第３選択信号SEL3が”論理１”である場合、基準出力クロックCKBOを出力クロックCKOとして出力する。第３選択回路５３８は、第３選択信号SEL3が”論理０”である場合、反転出力クロック/CKBOを出力クロックCKOとして出力する。これにより、出力クロックCKOの位相は、第３選択信号SEL3の遷移エッジに同期して反転する。
【００７６】
第５の実施形態では、第２アップダウンカウンタUDC2のカウンタ値が最大値から最小値に変化したときに出力クロックCKOの位相を反転させることで、出力クロックCKOの位相を第２アップダウンカウンタUDC2のカウンタ値の最大値に対応する位相よりさらに遅くできる。また、第２アップダウンカウンタUDC2のカウンタ値が最小値から最大値に変化したときに出力クロックCKOの位相を反転させることで、出力クロックCKOの位相を第２アップダウンカウンタUDC2のカウンタ値の最小値に対応する位相よりさらに早くできる。
【００７７】
以上、第５の実施形態では、第１の実施形態と同様の効果が得られる。さらに、第３選択信号SEL3の遷移エッジに応答して、出力クロックCKOの位相が反転することで、出力クロックCKOの位相をより広い範囲で調整できる。
図１１は、本発明のディジタルＰＬＬ回路の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
【００７８】
ディジタルＰＬＬ回路６００は、第１の実施形態の周波数比較器１１０および第２制御回路１２２の代わりに、周波数比較器６１０および第２制御回路６２２を有している。その他の構成は、第１の実施形態と同一である。
図１２は、第６の実施形態における周波数比較器６１０の詳細を示している。
周波数比較器６１０は、第１の実施形態の周波数比較器１１０に第１加算器A1を加えて構成されている。その他の構成は、第１の実施形態と同一である。
【００７９】
第１加算器A1は、第２カウンタC2の第２カウンタ値に所定の値（例えば、”１”）を加算し、加算結果を複数ビットの加算値信号ADDとして出力する。
大小比較器MCは、第２カウンタ値を示す第２カウンタ値信号CNT2の代わりに、加算値信号ADDを受信する。これにより、大小比較器MCが、第１および第２カウンタ値が一致すると判定したときに、出力クロックCKOの周波数は、基準クロックCKBの周波数より低い。従って、出力クロックCKOの周波数がロックされたときに、出力クロックCKOの周波数が基準クロックCKBの周波数より高くなることはない。このため、基準クロックCKBの周期がバッファBUFの１段あたりの遅延時間で割り切れない場合に、出力クロックCKOの周波数が基準クロックCKBの周波数をはさんで振動することが防止される。この結果、周波数の調整に伴う出力クロックCKOのジッタが削減される。
【００８０】
図１３は、第６の実施形態における位相比較器１２０および第２制御回路６２２の詳細を示している。
第２制御回路６２２は、第１の実施形態の第２アップダウンカウンタUDC2の代わりに、ダウンカウンタDCを有している。その他の構成は、第１の実施形態と同一である。
ダウンカウンタDCは、第２分周基準クロックCKDB2に同期して、位相比較信号DN2に応じてダウンカウントし、カウントした値を第２選択信号SEL2として出力する。例えば、ダウンカウンタDCは、位相比較信号DN2が”論理１”である場合、第２分周基準クロックCKDB2の立ち上がりエッジに同期してダウンカウントする。ダウンカウンタDCは、位相比較信号DN2が”論理０”である場合、カウント動作を行わない。これにより、第２選択回路１２８は、位相比較器１２０の比較結果に応じて、選択する奇数出力信号ODDを１段ずつ前段側へ切り替える。
【００８１】
ダウンカウンタDCは、位相比較器１２０が基準クロックCKBおよび出力クロックCKOの位相比較を開始する前に（例えば、周波数一致信号MATCHが”論理０”である場合）、最終段のバッファBUFnに対応する値に設定され、バッファBUFnを示す第２選択信号SEL2を予め出力する。すなわち、第２選択回路１２８は、奇数出力信号ODDnを予め選択する。このため、出力クロックCKOの位相は、調整可能な位相のうち最も遅い位相に予め設定される。
【００８２】
以上の構成のディジタルＰＬＬ回路６００では、出力クロックCKOの周波数がロックされたとき、出力クロックCKOの周期は、基準クロックCKBの周期より必ず大きい。すなわち、出力クロックCKOの周波数がロックされた時点で、出力クロックCKOの位相は、クロック周期毎に徐々に遅くなる。このため、出力クロックCKOの位相が基準クロックCKBの位相に一度一致した後に、出力クロックCKOの位相は、基準クロックCKBの位相から必ず遅れ方向にずれる。この結果、出力クロックCKOの位相を進める調整のみで、出力クロックCKOの位相を基準クロックCKBの位相に一致させることができる。従って、第１の実施形態の第２アップダウンカウンタUDC2（図４）に比べ小規模なダウンカウンタDCを用いて、出力クロックCKOの位相を調整できる。
【００８３】
以上、第６の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、出力クロックCKOの周波数が基準クロックCKBの周波数より高い状態で周波数の一致を検出することで、周波数調整に伴って発生する出力クロックCKOのジッタを削減できる。また、出力クロックCKOの周波数がロックされたとき、出力クロックCKOの周期は、基準クロックCKBの周期より必ず大きいため、出力クロックCKOの位相を進める調整のみで、出力クロックCKOの位相を基準クロックCKBの位相に一致させることができる。このため、出力クロックCKOの位相は、より小規模なダウンカウンタDCを用いて調整できる。この結果、回路規模を低減できる。
【００８４】
図１４は、本発明のディジタルＰＬＬ回路の第７の実施形態を示している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路７００は、第１の実施形態の周波数比較器１１０および第２制御回路１２２の代わりに、周波数比較器７１０および第６の実施形態の第２制御回路６２２を有している。その他の構成は、第１の実施形態と同一である。
【００８５】
図１５は、第７の実施形態における周波数比較器７１０の詳細を示している。
周波数比較器７１０は、第１の実施形態の周波数比較器１１０に第１減算器S1を加えて構成されている。その他の構成は、第１の実施形態と同一である。
第１減算器S1は、第１カウンタC1の第１カウンタ値から所定の値（例えば、”１”）を減算し、減算結果を複数ビットの減算値信号SUBとして出力する。
【００８６】
大小比較器MCは、第１カウンタ値を示す第１カウンタ値信号CNT1の代わりに、減算値信号SUBを受信する。これにより、第６の実施形態と同様に、大小比較器MCが、第１および第２カウンタ値が一致すると判定したときに、出力クロックCKOの周波数は、基準クロックCKBの周波数より低い。従って、出力クロックCKOの周波数がロックされたときに、出力クロックCKOの周波数が基準クロックCKBの周波数より高くなることはない。このため、基準クロックCKBの周期がバッファBUFの１段あたりの遅延時間で割り切れない場合に、出力クロックCKOの周波数が基準クロックCKBの周波数をはさんで振動することが防止される。この結果、周波数の調整に伴う出力クロックCKOのジッタが削減される。
【００８７】
以上、第７の実施形態でも、第１および第６の実施形態と同様の効果が得られる。
図１６は、本発明のディジタルＰＬＬ回路の第８の実施形態を示している。第１、第２および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路８００は、第２の実施形態の周波数比較器２１０および第２制御回路１２２の代わりに、周波数比較器８１０および第６の実施形態の第２制御回路６２２を有している。その他の構成は、第２の実施形態と同一である。
【００８８】
図１７は、第８の実施形態における周波数比較器８１０の詳細を示している。
周波数比較器８１０は、第２の実施形態の周波数比較器２１０に第１加算器A1を加えて構成されている。その他の構成は、第２の実施形態と同一である。
第１加算器A1は、第２カウンタC2の第２カウンタ値に所定の値（例えば、”１”）を加算し、加算結果を複数ビットの加算値信号ADDとして出力する。
【００８９】
第２減算器S2は、第２カウンタ値を示す第２カウンタ値信号CNT2の代わりに、加算値信号ADDを受信する。これにより、第２減算器S2が、第１および第２カウンタ値が一致すると判定したときに、出力クロックCKOの周波数は、基準クロックCKBの周波数より低い。従って、出力クロックCKOの周波数がロックされたときに、出力クロックCKOの周波数が基準クロックCKBの周波数より高くなることはない。このため、基準クロックCKBの周期がバッファBUFの１段あたりの遅延時間で割り切れない場合に、出力クロックCKOの周波数が基準クロックCKBの周波数をはさんで振動することが防止される。この結果、周波数の調整に伴う出力クロックCKOのジッタが削減される。
【００９０】
以上、第８の実施形態でも、第１、第２および第６の実施形態と同様の効果が得られる。
図１８は、本発明のディジタルＰＬＬ回路の第９の実施形態を示している。第１、第２および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
【００９１】
ディジタルＰＬＬ回路９００は、第２の実施形態の周波数比較器２１０および第２制御回路１２２の代わりに、周波数比較器９１０および第６の実施形態の第２制御回路６２２を有している。その他の構成は、第２の実施形態と同一である。
図１９は、第９の実施形態における周波数比較器９１０の詳細を示している。
周波数比較器９１０は、第２の実施形態の周波数比較器２１０に第１減算器S1を加えて構成されている。その他の構成は、第２の実施形態と同一である。
【００９２】
第１減算器S1は、第１カウンタC1の第１カウンタ値から所定の値（例えば、”１”）を減算し、減算結果を複数ビットの減算値信号SUBとして出力する。
第２減算器S2は、第１カウンタ値を示す第１カウンタ値信号CNT1の代わりに、減算値信号SUBを受信する。これにより、第８の実施形態と同様に、第２減算器S2が、第１および第２カウンタ値が一致すると判定したときに、出力クロックCKOの周波数は、基準クロックCKBの周波数より低い。従って、出力クロックCKOの周波数がロックされたときに、出力クロックCKOの周波数が基準クロックCKBの周波数より高くなることはない。このため、基準クロックCKBの周期がバッファBUFの１段あたりの遅延時間で割り切れない場合に、出力クロックCKOの周波数が基準クロックCKBの周波数をはさんで振動することが防止される。この結果、周波数の調整に伴う出力クロックCKOのジッタが削減される。
【００９３】
以上、第９の実施形態でも、第１、第２および第６の実施形態と同様の効果が得られる。
図２０は、本発明のディジタルＰＬＬ回路の第１０の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
【００９４】
ディジタルＰＬＬ回路Ａ００は、第１の実施形態に第１遷移検出器Ａ６０、第２遷移検出器Ａ６２、第１禁止回路Ａ７０および第２禁止回路Ａ７２を加えて構成されている。その他の構成は、第１の実施形態と同一である。
第１遷移検出器Ａ６０は、第１選択信号SEL1の遷移中に第１遷移信号TR1を出力する。例えば、第１遷移検出器Ａ６０は、周波数調整による第１選択信号SEL1の各ビットの遷移エッジを検出し、第１選択信号SEL1が遷移している期間、第１遷移信号TR1を”論理１”に固定する。第１遷移信号TR1は、第１選択信号SEL1が確定している期間、”論理０”に固定される。
【００９５】
第２遷移検出器Ａ６２は、第２選択信号SEL2の遷移中に第２遷移信号TR2を出力する。例えば、第２遷移検出器Ａ６２は、位相調整による第２選択信号SEL2の各ビットの遷移エッジを検出し、第２選択信号SEL2が遷移している期間、第２遷移信号TR2を”論理１”に固定する。第２遷移信号TR2は、第２選択信号SEL2が確定している期間、”論理０”に固定される。
【００９６】
第１禁止回路Ａ７０は、第１選択回路１１８の出力と遅延回路１１６の入力との間に配置され、第１遷移信号TR1の出力中（第１遷移信号TR1が”論理１”の期間）に第１選択回路１１８から出力される基準帰還信号RTBが遅延回路１１６に伝搬することを禁止する。例えば、第１禁止回路Ａ７０は、第１遷移信号TR1の立ち上がりエッジに同期して基準帰還信号RTBをラッチし、帰還信号RTを出力するスルーラッチである。具体的には、第１禁止回路Ａ７０は、第１遷移信号TR1が”論理０”である期間、基準帰還信号RTBを帰還信号RTとして出力する。第１禁止回路Ａ７０は、第１遷移信号TR1が”論理１”である期間、第１遷移信号TR1の立ち上がりエッジに同期してラッチした基準帰還信号RTBの論理レベルを帰還信号RTとして出力し続ける。これにより、第１選択信号SEL1の遷移により基準帰還信号RTBにハザード等が発生しても、帰還信号RTには伝搬されない。この結果、出力クロックCKOにハザード等が発生することが防止される。
【００９７】
第２禁止回路Ａ７２は、第２選択回路１２８の出力と周波数比較器１１０および位相比較器１２０の入力との間に配置され、第２遷移信号TR2の出力中（第２遷移信号TR2が”論理１”の期間）に第２選択回路１２８から出力される基準出力クロックCKBOが周波数比較器１１０および位相比較器１２０に伝搬することを禁止する。例えば、第２禁止回路Ａ７２は、第２遷移信号TR2の立ち上がりエッジに同期して基準出力クロックCKBOをラッチし、出力クロックCKOを出力するスルーラッチである。具体的には、第２禁止回路Ａ７２は、第２遷移信号TR2が”論理０”である期間、基準出力クロックCKBOを出力クロックCKOとして出力する。第２禁止回路Ａ７２は、第２遷移信号が”論理１”である期間、第２遷移信号TR2の立ち上がりエッジに同期してラッチした基準出力クロックCKBOの論理レベルを出力クロックCKOとして出力し続ける。これにより、第２選択信号SEL2の遷移により基準出力クロックCKBOにハザード等が発生しても、出力クロックCKOには伝搬されない。この結果、出力クロックCKOにハザード等が発生することが防止される。
【００９８】
以上、第１０の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、第１禁止回路Ａ７０は、第１選択信号SEL1の遷移中に第１選択回路１１８の出力が遅延回路１１６に伝搬することを禁止するため、第１選択信号SEL1の遷移により出力クロックCKOにハザード等が生じることを防止できる。第２禁止回路Ａ７２は、第２選択信号SEL2の遷移中に第２選択回路１２８の出力が周波数比較器１１０および位相比較器１２０に伝搬することを禁止するため、第２選択信号SEL2の遷移により出力クロックCKOにハザード等が生じることを防止できる。
【００９９】
図２１は、本発明のディジタルＰＬＬ回路の第１１の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路Ｂ００は、第１の実施形態に第３基準分周器Ｂ５０、第１出力分周器Ｂ５２、第２出力分周器Ｂ５４および第３出力分周器Ｂ５６を加えて構成されている。その他の構成は、第１の実施形態と同一である。
【０１００】
第３基準分周器Ｂ５０は、基準クロックCKBを所定の分周比（例えば、１／Ｋ）で分周し、第３分周基準クロックCKDB3として出力する。
第２出力分周器Ｂ５４は、第２選択回路１２８から出力される基準出力クロックCKBOを所定の分周比（例えば、１／Ｍ）で分周し、第２分周出力クロックCKDO2として出力する。
【０１０１】
第１出力分周器Ｂ５２は、第２分周出力クロックCKDO2を所定の分周比（例えば、１／Ｌ）で分周し、第１分周出力クロックCKDO1として出力する。
第３出力分周器Ｂ５６は、第２分周出力クロックCKDO2を所定の分周比（例えば、１／Ｎ）で分周し、出力クロックCKOとして出力する。
周波数比較器１１０、位相比較器１２０、第１基準分周器１５０および第２基準分周器１５２は、第１の実施形態の基準クロックCKBの代わりに、第３基準クロックCKDB3を受信する。周波数比較器１１０および位相比較器１２０は、第１の実施形態の出力クロックCKOの代わりに、第１分周出力クロックCKDO1を受信する。
【０１０２】
例えば、基準クロックCKBの周波数をｆとする。出力クロックCKOの周波数がロックされた状態（周波数一致信号MATCHが”論理１”である場合）では、第３分周基準クロックCKDB3および第１分周出力クロックCKDO1の周波数は、共にｆ／Ｋである。このとき、基準出力クロックCKBO、第２出力分周クロックCKDO2および出力クロックCKOの周波数は、それぞれｆ・Ｌ／Ｋ、ｆ・（Ｌ・Ｍ）／Ｋ、ｆ・（Ｌ・Ｍ）／（Ｋ・Ｎ）である。このため、Ｌ・Ｍ＜Ｋ・Ｎが成り立つ場合、出力クロックCKOは分周される。Ｌ・Ｍ＞Ｋ・Ｎが成り立つ場合、出力クロックCKOは逓倍される。
【０１０３】
以上、第１１の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、ディジタルＰＬＬ回路Ｂ００に第３基準分周器Ｂ５０、第１出力分周器Ｂ５２、第２出力分周器Ｂ５４および第３出力分周器Ｂ５６を形成することで、基準クロックCKBに対して所定の分周比または逓倍比の出力クロックCKOを容易に生成できる。また、基準クロックCKBの周波数が、周波数比較器１１０および位相比較器１２０の比較可能な周波数の上限より高い場合にも、Ｌ・Ｍ＝Ｋ・Ｎが成り立つように第３基準分周器Ｂ５０、第１出力分周器Ｂ５２、第２出力分周器Ｂ５４および第３出力分周器Ｂ５６を構成することにより、出力クロックCKOの周波数および位相をそれぞれ基準クロックCKBの周波数および位相に一致させることができる。
【０１０４】
図２２は、本発明のディジタルＰＬＬ回路の第１２の実施形態を示している。第１および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
ディジタルＰＬＬ回路Ｃ００は、第１の実施形態に第５の実施形態の第３制御回路５３２を加えて構成され、第１の実施形態の第２選択回路１２８の代わりに、第４選択回路Ｃ４８を有している。その他の構成は、第１の実施形態と同一である。なお、図２２において、遅延回路１１６のインバータINVE（INVE0〜INVEn）、INVO（INVO0〜INVOn）は、第１の実施形態のバッファBUF（BUF0〜BUFn）に対応する。
【０１０５】
第４選択回路Ｃ４８は、偶数番目のインバータINVEから出力される偶数出力信号EVEN（EVEN0〜EVENn）および奇数出力信号ODD（ODD0〜ODDn）を受信する。第４選択回路Ｃ４８は、第３選択信号SEL3が第１論理レベル（例えば、”論理１”）である期間、奇数出力信号ODDのいずれかを第２選択信号SEL2に応じて選択し、出力クロックCKOとして出力する。第４選択回路Ｃ４８は、第３選択信号SEL3が第２論理レベル（例えば、”論理０”）である期間、偶数出力信号EVENのいずれかを第２選択信号SEL2に応じて選択し、出力クロックCKOとして出力する。これにより、出力クロックCKOの位相は、第３選択信号SEL3の遷移エッジに同期して反転する。
【０１０６】
第１２の実施形態では、第２制御回路１２２における第２アップダウンカウンタUDC2（図４）のカウンタ値が最大値から最小値に変化したときに出力クロックCKOの位相を反転させることで、出力クロックCKOの位相を第２アップダウンカウンタUDC2のカウンタ値の最大値に対応する位相より遅くできる。具体的には、第２アップダウンカウンタUDC2のカウンタ値が、カウント動作により最大値から最小値に変化したとき、第４選択回路Ｃ４８は、選択する信号を奇数出力信号ODDnから偶数出力信号EVEN0へ（第３選択信号SEL3の立ち下がりエッジに対応）または偶数出力信号EVENnから奇数出力信号ODD0へ（第３選択信号SEL3の立ち上がりエッジに対応）切り替える。
【０１０７】
また、第１２の実施形態では、第２制御回路１２２における第２アップダウンカウンタUDC2のカウンタ値が最小値から最大値に変化したときに出力クロックCKOの位相を反転させることで、出力クロックCKOの位相を第２アップダウンカウンタUDC2のカウンタ値の最小値に対応する位相より早くできる。具体的には、第２アップダウンカウンタUDC2のカウンタ値が、カウント動作により最小値から最大値に変化したとき、第４選択回路Ｃ４８は、選択する信号を奇数出力信号ODD0から偶数出力信号EVENnへ（第３選択信号SEL3の立ち下がりエッジに対応）または偶数出力信号EVEN0から奇数出力信号ODDnへ（第３選択信号SEL3の立ち上がりエッジに対応）切り替える。
【０１０８】
以上、第１２の実施形態でも、第１および第５の実施形態と同様の効果が得られる。さらに、第４選択回路Ｃ４８は、偶数番目のインバータINVEから出力される偶数出力信号EVENを出力クロックCKOとして出力できる。このため、第５の実施形態に比べ、簡易な回路構成で出力クロックCKOの位相を反転できる。この結果、回路規模を低減できる。
なお、前述の第１０の実施形態では、第１遷移検出器Ａ６０が第１遷移信号TR1を生成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、第１選択信号SEL1をパルス化している場合、パルス化信号を第１遷移信号TR1の代わりに利用してもよい。
【０１０９】
前述の第１０の実施形態では、第２遷移検出器Ａ６２が第２遷移信号TR2を生成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、第２選択信号SEL2をパルス化している場合、パルス化信号を第２遷移信号TR2の代わりに利用してもよい。
前述の実施形態では、第１制御回路を第１選択回路とは別に形成した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、第１制御回路を第１選択回路内に形成してもよい。
【０１１０】
前述の実施形態では、第２制御回路を第２選択回路とは別に形成した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、第２制御回路を第２選択回路内に形成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
基準クロックおよび前記基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する周波数比較器と、
直列接続された複数の反転回路を有する遅延回路と、前記反転回路のうち奇数番目の反転回路から出力される奇数出力信号のいずれかを前記周波数比較信号に応じて選択し、帰還信号として前記遅延回路の入力に帰還させる第１選択回路とを有する周波数可変回路と、
前記基準クロックおよび前記出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する位相比較器と、
前記奇数出力信号のいずれかを前記位相比較信号に応じて選択し、前記出力クロックとして出力する第２選択回路とを備えていることを特徴とするディジタルＰＬＬ回路。
（付記２）
付記１記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記基準クロックおよび前記出力クロックの周波数差が所定の範囲内であるときに前記基準クロックおよび前記出力クロックの周波数が一致すると判定するとともに、周波数一致信号を出力し、
前記位相比較器は、前記周波数一致信号の出力中に前記基準クロックおよび前記出力クロックの位相を比較することを特徴とするディジタルＰＬＬ回路。
（付記３）
付記１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する第１基準分周器を備え、
前記周波数比較器は、
前記基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第１カウンタと、
前記出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第２カウンタと、
前記第１カウンタ値信号が示す前記第１カウンタの第１カウンタ値および前記第２カウンタ値信号が示す前記第２カウンタの第２カウンタ値を比較し、比較結果を前記周波数比較信号として出力する大小比較器とを備えていることを特徴とするディジタルＰＬＬ回路。
（付記４）
付記３記載のディジタルＰＬＬ回路において、
前記大小比較器は、前記第１および第２カウンタ値が一致するときに周波数一致信号を出力し、
前記位相比較器は、前記周波数一致信号の出力中に前記基準クロックおよび前記出力クロックの位相を比較することを特徴とするディジタルＰＬＬ回路。
（付記５）
付記３記載のディジタルＰＬＬ回路において、
前記大小比較器は、前記第１および第２カウンタ値が一致する毎に周波数一致信号を出力し、
前記第１基準分周器は、前記周波数一致信号に応答して前記第１分周基準クロックの周期を順次大きくする可変分周器であることを特徴とするディジタルＰＬＬ回路。
（付記６）
付記３記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す第１選択信号を出力する第１制御回路を備え、
前記第１制御回路は、前記第１分周基準クロックに同期して、前記周波数比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を前記第１選択信号として出力する第１アップダウンカウンタを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信することを特徴とするディジタルＰＬＬ回路。
（付記７）
付記６記載のディジタルＰＬＬ回路において、
前記第１アップダウンカウンタは、前記周波数比較器が前記基準クロックおよび前記出力クロックの周波数比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
（付記８）
付記３記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記第２カウンタ値に所定の値を加算し、加算結果を加算値信号として出力する第１加算器を備え、
前記大小比較器は、前記加算値信号を前記第２カウンタ値信号として受信することを特徴とするディジタルＰＬＬ回路。
（付記９）
付記８記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信し、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記第１および第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力し、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてダウンカウントし、カウントした値を前記第２選択信号として出力するダウンカウンタを備え、
前記ダウンカウンタは、前記位相比較器が前記基準クロックおよび前記出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
（付記１０）
付記３記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記第１カウンタ値から所定の値を減算し、減算結果を減算値信号として出力する第１減算器を備え、
前記大小比較器は、前記減算値信号を前記第１カウンタ値信号として受信することを特徴とするディジタルＰＬＬ回路。
（付記１１）
付記１０記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信し、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記第１および第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力し、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてダウンカウントし、カウントした値を前記第２選択信号として出力するダウンカウンタを備え、
前記ダウンカウンタは、前記位相比較器が前記基準クロックおよび前記出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
（付記１２）
付記１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する第１基準分周器を備え、
前記周波数比較器は、
前記基準クロックをカウントし、カウントした値を第１カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第１カウンタと、
前記出力クロックをカウントし、カウントした値を第２カウンタ値信号として出力するとともに、前記第１分周基準クロックに応答してリセットされる第２カウンタと、
前記第１カウンタ値信号が示す前記第１カウンタの第１カウンタ値および前記第２カウンタ値信号が示す前記第２カウンタの第２カウンタ値の差を求め、求めた値を前記周波数比較信号として出力する第２減算器とを備えていることを特徴とするディジタルＰＬＬ回路。
（付記１３）
付記１２記載のディジタルＰＬＬ回路において、
前記第２減算器は、前記第１および第２カウンタ値が一致するときに周波数一致信号を出力し、
前記位相比較器は、前記周波数一致信号の出力中に前記基準クロックおよび前記出力クロックの位相を比較することを特徴とするディジタルＰＬＬ回路。
（付記１４）
付記１２記載のディジタルＰＬＬ回路において、
前記第２減算器は、前記第１および第２カウンタ値が一致する毎に周波数一致信号を出力し、
前記第１基準分周器は、前記周波数一致信号に応答して前記第１分周基準クロックの周期を順次大きくする可変分周器であることを特徴とするディジタルＰＬＬ回路。
（付記１５）
付記１２記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す第１選択信号を出力する第１制御回路を備え、
前記第１制御回路は、前記周波数比較信号および前記第１選択信号を受信し、前記周波数比較信号が示す値および前記第１選択信号が示す値を加算し、加算結果を更新値信号として出力する第２加算器と、前記第１分周基準クロックに同期して前記更新値信号を受信し、受信した値を前記第１選択信号として出力する記憶回路とを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信することを特徴とするディジタルＰＬＬ回路。
（付記１６）
付記１５記載のディジタルＰＬＬ回路において
前記記憶回路は、前記周波数比較器が前記基準クロックおよび前記出力クロックの周波数比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示す値に設定されることを特徴とするディジタルＰＬＬ回路。
（付記１７）
付記１２記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記第２カウンタ値に所定の値を加算し、加算結果を加算値信号として出力する第１加算器を備え、
前記第２減算器は、前記加算値信号を前記第２カウンタ値信号として受信することを特徴とするディジタルＰＬＬ回路。
（付記１８）
付記１７記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信し、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記１および前記第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力し、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてダウンカウントし、カウントした値を前記第２選択信号として出力するダウンカウンタを備え、
前記ダウンカウンタは、前記位相比較器が前記基準クロックおよび前記出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
（付記１９）
付記１２記載のディジタルＰＬＬ回路において、
前記周波数比較器は、前記第１カウンタ値から所定の値を減算し、減算結果を減算値信号として出力する第１減算器を備え、
前記第２減算器は、前記減算値信号を前記第１カウンタ値信号として受信することを特徴とするディジタルＰＬＬ回路。
（付記２０）
付記１９記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信し、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記分周基準クロックおよび前記分周出力クロックの位相を比較し、比較結果を前記位相比較信号として出力し、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてダウンカウントし、カウントした値を前記第２選択信号として出力するダウンカウンタを備え、
前記ダウンカウンタは、前記位相比較器が前記基準クロックおよび前記出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定されることを特徴とするディジタルＰＬＬ回路。
（付記２１）
付記１記載のディジタルＰＬＬ回路において、
前記位相比較器は、前記基準クロックを所定の分周比で分周し第１分周クロックとして出力する第１分周器と、前記出力クロックを前記第１分周器と同じ分周比で分周し第２分周クロックとして出力する第２分周器とを備え、
前記位相比較器は、前記第１および第２分周クロックの位相を比較し、比較結果を前記位相比較信号として出力することを特徴とするディジタルＰＬＬ回路。
（付記２２）
付記２１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する第２基準分周器と、
前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す第２選択信号を出力する第２制御回路とを備え、
前記第２制御回路は、前記第２分周基準クロックに同期して、前記位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を前記第２選択信号として出力する第２アップダウンカウンタを備え、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信することを特徴とするディジタルＰＬＬ回路。
（付記２３）
付記２２記載のディジタルＰＬＬ回路において、
前記第２選択信号が示す前記第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する第３制御回路と、
前記第３選択信号の遷移エッジに応答して、前記出力クロックが反転された反転出力クロックおよび前記出力クロックを交互に出力する第３選択回路とを備え、
前記周波数比較器および前記位相比較器は、前記第３選択回路から出力されるクロックを前記出力クロックとして受信することを特徴とするディジタルＰＬＬ回路。
（付記２４）
付記１記載のディジタルＰＬＬ回路において、
前記周波数比較信号に応じて、前記反転回路のうち前記第１選択回路が選択する前記奇数出力信号を出力する反転回路を示す複数ビットからなる第１選択信号を出力する第１制御回路と、
前記位相比較信号に応じて、前記反転回路のうち前記第２選択回路が選択する前記奇数出力信号を出力する反転回路を示す複数ビットからなる第２選択信号を出力する第２制御回路と、
前記第１選択信号の遷移中に第１遷移信号を出力する第１遷移検出器と、
前記第２選択信号の遷移中に第２遷移信号を出力する第２遷移検出器と、
前記第１選択回路の出力と前記遅延回路の入力との間に配置され、前記第１遷移信号の出力中に前記第１選択回路の出力が前記遅延回路に伝搬することを禁止する第１禁止回路と、
前記第２選択回路の出力と前記周波数比較器および前記位相比較器の入力との間に配置され、前記第２遷移信号の出力中に前記第２選択回路の出力が前記周波数比較器および前記位相比較器に伝搬することを禁止する第２禁止回路とを備え、
前記第１選択回路は、前記第１選択信号を前記周波数比較信号として受信し、
前記第２選択回路は、前記第２選択信号を前記位相比較信号として受信することを特徴とするディジタルＰＬＬ回路。
（付記２５）
付記１記載のディジタルＰＬＬ回路において、
前記基準クロックを所定の分周比で分周し、第３分周基準クロックとして出力する第３基準分周器と、
前記第２選択回路から出力される前記出力クロックを所定の分周比で分周し、第１分周出力クロックとして出力する第１出力分周器とを備え、
前記周波数比較器および前記位相比較器は、前記第３分周基準クロックを前記基準クロックとして受信し、前記第１分周出力クロックを前記出力クロックとして受信することを特徴とするディジタルＰＬＬ回路。
（付記２６）
付記２５記載のディジタルＰＬＬ回路において、
前記第２選択回路から出力される前記出力クロックを所定の分周比で分周し、第２分周出力クロックとして出力する第２出力分周器と、
前記第２分周出力クロックを所定の分周比で分周し、前記出力クロックとして出力する第３出力分周器とを備え、
前記第１出力分周器は、前記第２分周出力クロックを前記出力クロックとして受信することを特徴とするディジタルＰＬＬ回路。
（付記２７）
基準クロックおよび前記基準クロックに応じて生成される出力クロックの周波数を比較し、比較結果を示す周波数比較信号を出力する周波数比較器と、
直列接続された複数の反転回路を有する遅延回路と、前記反転回路のうち奇数番目の反転回路から出力される奇数出力信号のいずれかを前記周波数比較信号に応じて選択し、帰還信号として前記遅延回路の入力に帰還させる第１選択回路とを有する周波数可変回路と、
前記基準クロックおよび前記出力クロックの位相を比較し、比較結果を示す位相比較信号を出力する位相比較器と、
前記基準クロックに同期して、前記位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号として出力する第２アップダウンカウンタと、
前記第２選択信号が示す前記第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する第３制御回路と、
前記反転回路のうち偶数番目の反転回路から出力される偶数出力信号および前記奇数出力信号を受信し、前記第３選択信号が第１論理レベルである期間、前記奇数出力信号のいずれかを前記第２選択信号に応じて選択し前記出力クロックとして出力し、前記第３選択信号が第２論理レベルである期間、前記偶数出力信号のいずれかを前記第２選択信号に応じて選択し前記出力クロックとして出力する第４選択回路とを備えていることを特徴とするディジタルＰＬＬ回路。
【０１１１】
付記４のディジタルＰＬＬ回路では、大小比較器は、第１および第２カウンタ値が一致するときに周波数一致信号を出力する。位相比較器は、周波数一致信号の出力中に基準クロックおよび出力クロックの位相を比較する。
出力クロックの位相は、出力クロックの周波数が基準クロックの周波数に一致した後に、調整される。出力クロックの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で容易に一致させることができる。
【０１１２】
付記５のディジタルＰＬＬ回路では、大小比較器は、第１および第２カウンタ値が一致する毎に周波数一致信号を出力する。第１基準分周器は、基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する。第１基準分周器は、周波数一致信号に応答して第１分周基準クロックの周期を順次大きくする可変分周器として動作する。
このため、第１および第２カウンタ値が一致する毎に、第１および第２カウンタがリセットされる周期は大きくなる。第１および第２カウンタ値の増分は、第１および第２カウンタ値が一致する毎に大きくなるため、周波数比較の精度を向上できる。基準クロックおよび出力クロックの周波数を比較する期間（カウント期間）を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上できる。この結果、周波数比較の精度を変更しない場合に比べ、出力クロックの周波数を基準クロックの周波数に短時間で一致させることができる。
【０１１３】
付記７のディジタルＰＬＬ回路では、第１アップダウンカウンタは、周波数比較器が基準クロックおよび出力クロックの周波数比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定される。
このため、周波数比較器が周波数比較を開始する前に、周波数可変回路の帰還ループは比較的長くなり、出力クロックの周波数は、発振可能な周波数のうち低い側の周波数となる。また、周波数調整により変更される反転回路の接続段数分の遅延時間が周波数調整前の出力クロックの半周期より大きい場合、第１選択回路が選択する奇数出力信号を切り替えたときに、出力クロックにグリッジが発生しやすい。このため、周波数調整前の出力クロックの周期を大きくすることで、周波数の調整に伴って出力クロックにグリッジが発生する可能性を低くできる。
【０１１４】
付記８のディジタルＰＬＬ回路では、周波数比較器は、第１加算器を有する。第１加算器は、第２カウンタ値に所定の値を加算し、加算結果を加算値信号として出力する。大小比較器は、加算値信号を第２カウンタ値信号として受信する。
大小比較器が認識する第２カウンタ値は、第２カウンタから実際に出力される第２カウンタ値より大きい。このため、大小比較器が第１および第２カウンタ値は一致すると判定したときに、出力クロックの周波数は、基準クロックの周波数より低い。この結果、基準クロックの周期が遅延回路における反転回路の１段あたりの遅延時間で割り切れない場合に、出力クロックの周波数が周波数の調整により基準クロックの周波数をはさんで振動することを防止できる。すなわち、周波数の調整に伴う出力クロックのジッタを削減できる。
【０１１５】
付記９、１１、１８、２０のいずれかのディジタルＰＬＬ回路では、第２基準分周器は、基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する。位相比較器は、第１および第２分周器を有する。第１分周器は、基準クロックを所定の分周比で分周し、第１分周クロックとして出力する。第２分周器は、出力クロックを第１分周器と同じ分周比で分周し、第２分周クロックとして出力する。位相比較器は、第１および第２分周クロックの位相を比較し、比較結果を位相比較信号として出力する。第２制御回路は、ダウンカウンタを有する。ダウンカウンタは、第２分周基準クロックに同期して、位相比較信号に応じてダウンカウントし、カウントした値を第２選択信号として出力する。第２選択信号は、第２選択回路が選択する奇数出力信号を出力する反転回路を示す。ダウンカウンタは、位相比較器が基準クロックおよび出力クロックの位相比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示すカウンタ値に設定される。第２選択回路は、第２選択信号を位相比較信号として受信する。
【０１１６】
位相比較器は、第１および第２分周クロックの位相を比較するため、位相比較の頻度を下げることができる。このため、位相の調整に伴う出力クロックのジッタを削減できる。また、ダウンカウンタのカウンタ値は、第２選択回路が選択する奇数出力信号を出力する反転回路を示す。このため、ダウンカウンタが位相比較器の比較結果に応じてカウント動作することで、出力クロックの位相を容易に調整できる。
【０１１７】
さらに、出力クロックの周期を基準クロックの周期より大きくしておくことで、出力クロックの位相が基準クロックの位相に一致した後に、出力クロックの位相は、基準クロックの位相から必ず遅れ方向にずれる。このため、出力クロックの位相調整では、出力クロックの位相を進めることで、基準クロックの位相に一致させることができる。出力クロックの位相を遅らせる調整は必要ないため、出力クロックの位相は、位相を進める簡易なダウンカウンタを用いて調整できる。この結果、回路規模を低減できる。
【０１１８】
付記１０のディジタルＰＬＬ回路では、周波数比較器は、第１減算器を有する。第１減算器は、第１カウンタ値から所定の値を減算し、減算結果を減算値信号として出力する。大小比較器は、減算値信号を第１カウンタ値信号として受信する。
大小比較器が認識する第１カウンタ値は、第１カウンタから実際に出力される第１カウンタ値より小さい。このため、大小比較器が第１および第２カウンタ値は一致すると判定したときに、出力クロックの周波数は、基準クロックの周波数より低い。この結果、基準クロックの周期が遅延回路における反転回路の１段あたりの遅延時間で割り切れない場合に、出力クロックの周波数が周波数の調整により基準クロックの周波数をはさんで振動することを防止できる。すなわち、周波数の調整に伴う出力クロックのジッタを削減できる。
【０１１９】
付記１３のディジタルＰＬＬ回路では、第２減算器は、第１および第２カウンタ値が一致するときに周波数一致信号を出力する。位相比較器は、周波数一致信号の出力中に基準クロックおよび出力クロックの位相を比較する。
出力クロックの位相は、出力クロックの周波数が基準クロックの周波数に一致した後に、調整される。出力クロックの周波数および位相はそれぞれ独立して調整されるため、一方の調整が他方の調整に影響を与えることはない。このため、出力クロックの周波数および位相をそれぞれ安定して調整できる。この結果、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に短時間で容易に一致させることができる。
【０１２０】
付記１４のディジタルＰＬＬ回路では、第２減算器は、第１および第２カウンタ値が一致する毎に周波数一致信号を出力する。第１基準分周器は、基準クロックを所定の分周比で分周し、第１分周基準クロックとして出力する。第１基準分周器は、周波数一致信号に応答して第１分周基準クロックの周期を順次大きくする可変分周器として動作する。
このため、第１および第２カウンタ値が一致する毎に、第１および第２カウンタがリセットされる周期は大きくなる。第１および第２カウンタ値の増分は、第１および第２カウンタ値が一致する毎に大きくなるため、周波数比較の精度を向上できる。基準クロックおよび出力クロックの周波数を比較する期間（カウント期間）を、短期間から長期間へ順次変更することで、周波数比較の精度を段階的に向上できる。この結果、周波数比較の精度を変更しない場合に比べ、出力クロックの周波数を基準クロックの周波数に短時間で一致させることができる。
【０１２１】
付記１６のディジタルＰＬＬ回路では、記憶回路は、周波数比較器が基準クロックおよび出力クロックの周波数比較を開始する前に、奇数番目の反転回路のうち後段側の反転回路を示す値に設定される。
このため、周波数比較器が周波数比較を開始する前に、周波数可変回路の帰還ループは比較的長くなり、出力クロックの周波数は、発振可能な周波数のうち低い側の周波数となる。また、周波数調整により変更される反転回路の接続段数分の遅延時間が周波数調整前の出力クロックの半周期より大きい場合、第１選択回路が選択する奇数出力信号を切り替えたときに、出力クロックにグリッジが発生しやすい。このため、周波数調整前の出力クロックの周期を大きくすることで、周波数の調整に伴って出力クロックにグリッジが発生する可能性を低くできる。
【０１２２】
付記１７のディジタルＰＬＬ回路では、周波数比較器は、第１加算器を有する。第１加算器は、第２カウンタ値に所定の値を加算し、加算結果を加算値信号として出力する。第２減算器は、加算値信号を第２カウンタ値信号として受信する。
第２減算器が認識する第２カウンタ値は、第２カウンタから実際に出力される第２カウンタ値より大きい。このため、第２減算器が第１および第２カウンタ値は一致すると判定したときに、出力クロックの周波数は、基準クロックの周波数より低い。この結果、基準クロックの周期が遅延回路における反転回路の１段あたりの遅延時間で割り切れない場合に、出力クロックの周波数が周波数の調整により基準クロックの周波数をはさんで振動することを防止できる。すなわち、周波数の調整に伴う出力クロックのジッタを削減できる。
【０１２３】
付記１９のディジタルＰＬＬ回路では、周波数比較器は、第１減算器を有する。第１減算器は、第１カウンタ値から所定の値を減算し、減算結果を減算値信号として出力する。第２減算器は、減算値信号を第１カウンタ値信号として受信する。
第２減算器が認識する第１カウンタ値は、第１カウンタから実際に出力される第１カウンタ値より小さい。このため、第２減算器が第１および第２カウンタ値は一致すると判定したときに、出力クロックの周波数は、基準クロックの周波数より低い。この結果、基準クロックの周期が遅延回路における反転回路の１段あたりの遅延時間で割り切れない場合に、出力クロックの周波数が周波数の調整により基準クロックの周波数をはさんで振動することを防止できる。すなわち、周波数の調整に伴う出力クロックのジッタを削減できる。
【０１２４】
付記２２のディジタルＰＬＬ回路では、第２基準分周器は、基準クロックを所定の分周比で分周し、第２分周基準クロックとして出力する。第２制御回路は、第２アップダウンカウンタを有する。第２アップダウンカウンタは、第２分周基準クロックに同期して、位相比較信号に応じてアップカウントまたはダウンカウントし、カウントした値を第２選択信号として出力する。第２選択信号は、第２選択回路が選択する奇数出力信号を出力する反転回路を示す。第２選択回路は、第２選択信号を位相比較信号として受信する。
【０１２５】
第２アップダウンカウンタのカウンタ値は、第２選択回路が選択する奇数出力信号を出力する反転回路を示す。このため、第２アップダウンカウンタが位相比較器の比較結果に応じてカウント動作することで、出力クロックの位相を容易に調整できる。
付記２３のディジタルＰＬＬ回路では、第３制御回路は、第２選択信号が示す第２アップダウンカウンタのカウンタ値が、カウント動作により最大値から最小値に変化したときおよび最小値から最大値に変化したときに論理レベルが反転する第３選択信号を出力する。第３選択回路は、第３選択信号の遷移エッジに応答して、出力クロックが反転された反転出力クロックおよび出力クロックを交互に出力する。周波数比較器および位相比較器は、第３選択回路から出力されるクロックを出力クロックとして受信する。
【０１２６】
出力クロックの位相は、第３選択信号の遷移エッジに応答して反転する。このため、第２アップダウンカウンタのカウンタ値が最大値から最小値に変化したときに出力クロックの位相を反転させることで、出力クロックの位相を第２アップダウンカウンタのカウンタ値の最大値に対応する位相より遅らせることができる。また、第２アップダウンカウンタのカウンタ値が最小値から最大値に変化したときに出力クロックの位相を反転させることで、出力クロックの位相を第２アップダウンカウンタのカウンタ値の最小値に対応する位相より進めることができる。この結果、出力クロックの位相をより広範囲に調整できる。
【０１２７】
付記２６のディジタルＰＬＬ回路では、第２出力分周器は、第２選択回路から出力される出力クロックを所定の分周比で分周し、第２分周出力クロックとして出力する。第３出力分周器は、第２分周出力クロックを所定の分周比で分周し、出力クロックとして出力する。第１出力分周器は、第２分周出力クロックを出力クロックとして受信する。
これにより、出力クロックの周波数を調整できる分周器が増えるため、例えば、第２および第３出力分周器の分周比をそれぞれ１／Ｍ、１／Ｎとすると、Ｌ・Ｍ＜Ｋ・Ｎが成り立つ場合、出力クロックをより高い精度で分周できる。Ｌ・Ｍ＞Ｋ・Ｎが成り立つ場合、出力クロックをより高い精度で逓倍できる。また、Ｌ・Ｍ＝Ｋ・Ｎが成り立つ場合、基準クロックの周波数が、周波数比較器および位相比較器の比較可能な周波数の上限より高い場合にも、出力クロックの周波数および位相をそれぞれ基準クロックの周波数および位相に一致させることができる。
【０１２８】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【０１２９】
【図１】従来のディジタルＰＬＬ回路を示すブロック図である。
【図２】本発明のディジタルＰＬＬ回路の第１の実施形態を示すブロック図である。
【図３】第１の実施形態における周波数比較器および第１制御回路の詳細を示すブロック図である。
【図４】第１の実施形態における位相比較器および第２制御回路の詳細を示すブロック図である。
【図５】第１の実施形態における第１および第２選択回路の一例を示すブロック図である。
【図６】本発明のディジタルＰＬＬ回路の第２の実施形態を示すブロック図である。
【図７】第２の実施形態における周波数比較器および第１制御回路の詳細を示すブロック図である。
【図８】本発明のディジタルＰＬＬ回路の第３の実施形態を示すブロック図である。
【図９】本発明のディジタルＰＬＬ回路の第４の実施形態を示すブロック図である。
【図１０】本発明のディジタルＰＬＬ回路の第５の実施形態を示すブロック図である。
【図１１】本発明のディジタルＰＬＬ回路の第６の実施形態を示すブロック図である。
【図１２】第６の実施形態における周波数比較器の詳細を示すブロック図である。
【図１３】第６の実施形態における位相比較器および第２制御回路の詳細を示すブロック図である。
【図１４】本発明のディジタルＰＬＬ回路の第７の実施形態を示すブロック図である。
【図１５】第７の実施形態における周波数比較器の詳細を示すブロック図である。
【図１６】本発明のディジタルＰＬＬ回路の第８の実施形態を示すブロック図である。
【図１７】第８の実施形態における周波数比較器の詳細を示すブロック図である。
【図１８】本発明のディジタルＰＬＬ回路の第９の実施形態を示すブロック図である。
【図１９】第９の実施形態における周波数比較器の詳細を示すブロック図である。
【図２０】本発明のディジタルＰＬＬ回路の第１０の実施形態を示すブロック図である。
【図２１】本発明のディジタルＰＬＬ回路の第１１の実施形態を示すブロック図である。
【図２２】本発明のディジタルＰＬＬ回路の第１２の実施形態を示すブロック図である。
【符号の説明】
【０１３０】
１００〜Ｃ００  ディジタルＰＬＬ回路
１１０、２１０、６１０、７１０、８１０、９１０  周波数比較器
１１２、２１２  第１制御回路
１１４  リングオシレータ
１１６  遅延回路
１１８  第１選択回路
１２０  位相比較器
１２２、６２２  第２制御回路
１２８  第２選択回路
１５０  第１基準分周器
１５２  第２基準分周器
３５０  可変分周器
５３２  第３制御回路
５３８  第３選択回路
Ａ６０  第１遷移検出器
Ａ６２  第２遷移検出器
Ａ７０  第１禁止回路
Ａ７２  第２禁止回路
Ｂ５０  第３基準分周器
Ｂ５２  第１出力分周器
Ｂ５４  第２出力分周器
Ｂ５６  第３出力分周器
Ｃ４８  第４選択回路
【国際調査報告】
2004079913.tif 000025
2004079913.tif 000026