(57)【要約】ゲート電極高さを抑制し、ゲート絶縁膜を貫通するＢの突き抜けを抑制し、ソース／ドレインの寄生容量を抑制することの可能なｐＭＯＳトランジスタを作る。  半導体装置の製造方法は、（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、（ｃ）不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、を含む。
2004107450.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、
（ｃ）不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、
（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、
（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記半導体がシリコンであり、前記不純物がＧｅまたはＳｉである請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
前記アモルファス層が結晶化しない温度が、６００℃以下である請求の範囲第２項記載の半導体装置の製造方法。
【請求項４】
前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記第２導電型不純物がＢである請求の範囲第２項記載の半導体装置の製造方法。
【請求項５】
さらに、
（ｇ）前記工程（ｅ）の前に、前記ゲート電極をマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、ソース／ドレインのエクステンション領域を形成する工程、
を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項６】
前記半導体基板が第１導電型活性領域と、第２導電型活性領域を含み、前記工程（ｄ）は第１導電型活性領域、第２導電型活性領域上方にそれぞれゲート電極を形成し、さらに、
（ｆ−１）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第２導電型活性領域に第１導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程、
を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）が、前記第２導電型活性領域をレジストマスクで覆って行われ、さらに、
（ｈ）同一レジストマスクを介して前記ゲート電極層に第２導電型不純物を予備的にイオン注入する工程、
を含む請求の範囲第６項記載の半導体装置の製造方法。
【請求項８】
素子分離領域によって画定された第１導電型活性領域を含む半導体基板と、
前記第１導電型活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、不純物と第２導電型不純物とを含む多結晶半導体のゲート電極と、
前記ゲート電極側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ外方の前記第１導電型活性領域に前記第２導電型不純物をイオン注入することにより形成された高濃度ソース／ドレイン領域と、
前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まないチャネル領域と、
を有する半導体装置。
【請求項９】
前記半導体がシリコンであり、前記不純物がＧｅまたはＳｉである請求の範囲第８項記載の半導体装置。
【請求項１０】
前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記第２導電型不純物がＢである請求の範囲第９項記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極が１００ｎｍ未満の高さを有する請求の範囲第１０項記載の半導体装置。
【請求項１２】
さらに、
前記ゲート電極外方の前記第１導電型活性領域に第２導電型不純物をイオン注入することにより形成されたソース／ドレインのエクステンション領域、
を含む請求の範囲第８項記載の半導体装置。
【請求項１３】
前記半導体基板がさらに第２導電型活性領域を含み、さらに、
前記第２導電型活性領域上に形成された他のゲート絶縁膜と、
前記他のゲート絶縁膜上に形成され、第１導電型不純物を含む多結晶半導体の他のゲート電極と、
前記他のゲート電極側壁上に形成された他のサイドウォールスペーサと、
前記他のサイドウォールスペーサ外方の前記第２導電型活性領域に前記第１導電型不純物をイオン注入することにより形成された他の高濃度ソース／ドレイン領域と、
を含む請求の範囲第８項記載の半導体装置。
【請求項１４】
前記他のゲート電極が、前記不純物を含み、前記他のゲート電極下方に画定される他のチャネル領域が実質的に前記第１導電型不純物を含まない請求の範囲第１３項記載の半導体装置。
【請求項１５】
素子分離領域によって画定された第１導電型活性領域を含む単結晶半導体基板と、
前記第１導電型活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、多結晶の下層とアモルファスの上層とを有し、不純物と第２導電型不純物とを含むゲート電極と、
前記ゲート電極側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ外方の前記第１導電型活性領域に前記第２導電型不純物をイオン注入することにより形成された単結晶ソース／ドレイン領域と、
前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まない単結晶チャネル領域と、
を有する半導体装置。
【請求項１６】
前記単結晶半導体基板がシリコン基板であり、前記不純物がＧｅまたはＳｉであり、前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記第２導電型不純物がＢである請求の範囲第１５項記載の半導体装置。
【請求項１７】
さらに、
前記ゲート電極外方の前記第１導電型活性領域に第２導電型不純物をイオン注入することにより形成されたソース／ドレインのエクステンション領域、
を含む請求の範囲第１５項記載の半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置と半導体装置の製造方法に関し、特に微細化されたトランジスタを含む半導体装置と半導体装置の製造方法に関する。
【背景技術】  半導体集積回路装置の集積度はさらに向上している。高集積化のために構成要素であるトランジスタは微細化される。現在、９０ｎｍルールを用いたＣＭＯＳトランジスタのゲート長は４０ｎｍ以下が開発されている。トランジスタが微細化されると、パンチスルーによるリーク電流等の短チャネル効果が生じ得る。
短チャネル効果を防止するため、ソース／ドレイン領域は、接合深さの浅いエクステンション領域と、その外側の深いソース／ドレイン領域とで構成されるようになる。飛程の短いイオン注入により浅いエクステンション領域を形成しても、その後高温の熱処理を行なうと、添加した不純物が拡散し、接合深さが深くなってしまう。
このため、イオン注入後の活性化等の熱処理を低温で行なうことが望まれる。低温熱処理で不純物を活性化しようとすると、活性化不足が生じ、駆動電流が低下し得る。
ソース／ドレイン間のパンチスルー防止のためには、浅いエクステンション領域を囲むように逆導電型のポケット（ハロー）領域を形成することも行なわれる。ポケット領域は、例えば基板法線方向から傾いた斜めイオン注入を用いて形成される。
高性能な半導体集積回路装置を実現するためには、集積度の向上と、トランジスタ駆動電流の維持ないし増加が望まれる。
ＦＩＧｓ．５Ａ−５Ｃは、基本的従来技術によるｐチャネルＭＯＳトランジスタの製造方法を示す。
ＦＩＧ．５Ａに示すように、シリコン基板１０１表面にシャロートレンチアイソレーション（ＳＴＩ）１０２により、素子分離領域を形成する。素子分離領域で画定された活性領域内に、ウェル形成用、寄生トランジスタ防止用、閾値調整用等のイオン注入を行ない、ｎ型ウェル１０４を形成する。
活性領域１０４の清浄な表面を露出させた後、シリコン表面を熱酸化し、ゲート酸化膜１０５を形成する。ゲート絶縁膜１０５を形成した後、その上に多結晶シリコンのゲート電極層１０６を化学気相堆積（ＣＶＤ）により形成する。
ＦＩＧ．５Ｂに示すように、ゲート電極層１０６上にホトレジスト層を塗布し、露光現像してゲート電極パターンのレジストマスクを形成し、多結晶シリコン層１０６をエッチングし、ゲート電極Ｇｐを形成する。その後レジストマスクは除去する。パターニングしたゲート電極Ｇｐをマスクとし、ｎ型ウェル１０４にｐ型不純物のイオン注入を行ない、ソース／ドレインの浅いエクステンション領域１１１を形成する。
ＦＩＧ．５Ｃに示すように、シリコン基板１０１全面上に酸化シリコン等の絶縁層を堆積し、リアクティブイオンエッチング（ＲＩＥ）等により異方性エッチングを行なって平坦部上の絶縁層を除去する。ゲート電極Ｇｐ側壁上にサイドウォールスペーサＳＷが残る。サイドウォールスペーサＳＷ外方にはシリコン基板表面が露出する。
ゲート電極Ｇｐ及びサイドウォールスペーサＳＷをマスクとし、ｐ型不純物を深くイオン注入し、深い高濃度ソース／ドレイン領域１１４を形成する。このようにして、ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタが形成される。なお、ＣＭＯＳ装置を製造する場合には、各イオン注入工程はｎチャネルＭＯＳ（ｎＭＯＳ）領域とｐＭＯＳ領域とをレジストマスクで分離してそれぞれ独立に行なう。
トランジスタの微細化と共に、ゲート長は短くなる。ゲート高さを従来通りに維持しようとすると、ゲート高さが高くなりすぎ、不安定となる。トランジスタのスケーリングと共に、ゲート高さも低くすることが望まれる。
ところで、ｐＭＯＳトランジスタのｐ型不純物としては、ボロン（Ｂ）が主に用いられる。ゲート高さを低くすると、深いソース／ドレイン領域を形成するｐ型不純物Ｂのイオン注入において、ゲート電極にイオン注入されたＢイオンがゲート絶縁膜を突き抜け、チャネル領域に達する現象が生じる。Ｂイオンのゲート絶縁膜突き抜けを防止するためには、新たな工夫が望まれる。
ＦＩＧｓ．６Ａ−６Ｃは、ゲート電極高さを低くし、かつＢイオンのゲート絶縁膜突き抜けを防止することを可能とする従来技術によるｐＭＯＳトランジスタの製造方法を示す。
ＦＩＧ．６Ａに示すように、シリコン基板１０１にＳＴＩによる素子分離領域１０２を形成した後、必要なイオン注入を行ない、ｎ型ウェル１０４を形成する。ｎ型ウェル１０４表面上にゲート酸化膜１０５を形成し、その上にゲート電極１０６を形成する。ゲート電極１０６は、トランジスタの微細化に伴い、ゲート電極高さを低くしたものである。
ゲート電極１０６をマスクとして用い、ｐ型不純物Ｂを低い加速エネルギでイオン注入し、浅いｐ型エクステンション領域１１１を形成する。なお、イオン注入の加速エネルギは低いので、ゲート電極１０６にイオン注入されたＢイオンがゲート酸化膜１０５を突き抜ける現象は生じ難い。
ＦＩＧ．６Ｂに示すように、ゲート電極Ｇｐ側壁上にサイドウォールスペーサＳＷを形成した後、Ｇｅをイオン注入し、プレアモルファス化を行なう。ゲート電極Ｇｐにおいては、その上部がアモルファス層１０９に変換される。ゲート電極Ｇｐ下層には多結晶シリコン層１０６が残る。Ｇｅイオンは、活性領域１０４にも注入され、サイドウォールスペーサＳＷ外方にアモルファス層１１８を形成する。
ＦＩＧ．６Ｃに示すように、ゲート電極Ｇｐ及びサイドウォールスペーサＳＷ外方の活性領域１０４に対し、ｐ型不純物Ｂをイオン注入し、高濃度ｐ型ソース／ドレイン領域を形成する。
ゲート電極Ｇｐにおいては、上層部がアモルファス層１０９をなっているため、イオン注入深さが規制され、Ｂのゲート酸化膜突き抜けが防止される。活性領域１０４においても、アモルファス層が形成されているため、イオン注入深さが規制され、接合深さが規制された高濃度ソース／ドレイン領域１１４ｓが形成される。
その後、イオン注入された不純物を活性化し、ＰＭＯＳトランジスタを完成する。この製造方法によれば、ｐ型不純物Ｂの高濃度イオン注入における注入深さが規制されるため、Ｂのゲート絶縁膜の突き抜け現象が防止される。
しかしながら、高濃度ソース／ドレイン領域の注入深さも規制される。高濃度ソース／ドレイン領域の不純物濃度勾配が急峻となる。ドレイン領域への負電圧印加による空乏層が広がり難くなり、ソース／ドレイン領域の寄生容量が増加する。寄生容量の増加は、動作速度の劣化につながる。
例えば、特開平９−２３００３号公報は、ｐＭＯＳトランジスタを、ゲート電極を形成した後、Ｉｎをイオン注入してｐ型エクステンション領域を形成し、サイドウォールスペーサを形成し、チャネリング防止のためＳｉイオンを注入し、その後Ｂをイオン注入して高濃度ソース／ドレイン領域を形成することを開示する。
【特許文献】  特開平９−２３００３号公報
【発明の開示】
本発明の目的は、微細化され、高速動作可能かつ駆動電流の大きなｐＭＯＳトランジスタを作成することのできる半導体装置の製造方法を提供することである。
本発明の他の目的は、ゲート電極高さを低くし、Ｂのゲート絶縁膜突き抜けを規制すると共に、ソース／ドレイン領域の寄生容量増加も規制することのできる半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、安定性良く、高速動作可能で高い駆動電流を有し、短チャネル効果を抑制することのできる。ｐＭＯＳトランジスタを有する半導体装置を提供することである。
本発明の他の目的は、ゲート電極高さを抑制し、ゲート絶縁膜を貫通するＢ不純物のチャネル領域への突き抜けを抑制し、ソース／ドレイン領域の寄生容量を低く抑えることの可能なｐＭＯＳトランジスタを含む半導体装置を提供することである。
本発明の１観点によれば、（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、（ｃ）中性不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、を含む半導体装置の製造方法が提供される。
本発明の他の観点によれば、素子分離領域によって画定された第１導電型活性領域を含む半導体基板と、前記第１導電型活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、中性不純物と第２導電型不純物とを含む多結晶半導体のゲート電極と、前記ゲート電極側壁上に形成されたサイドウォールスペーサと、前記サイドウォールスペーサ外方の前記第１導電型活性領域に前記第２導電型不純物をイオン注入することにより形成された高濃度ソース／ドレイン領域と、前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まないチャネル領域と、を有する半導体装置が提供される。
本発明のさらに他の観点によれば、素子分離領域によって画定された第１導電型活性領域を含む単結晶半導体基板と、前記第１導電型活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、多結晶の下層とアモルファスの上層とを有し、中性不純物と第２導電型不純物とを含むゲート電極と、前記ゲート電極側壁上に形成されたサイドウォールスペーサと、前記サイドウォールスペーサ外方の前記第１導電型活性領域に前記第２導電型不純物をイオン注入することにより形成された単結晶ソース／ドレイン領域と、前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まない単結晶チャネル領域と、を有する半導体装置が提供される。
【図面の簡単な説明】  ＦＩＧｓ．１Ａ、１Ｂは、現在の技術の解析結果を示すグラフである。
ＦＩＧｓ．２Ａ，２Ｂは、Ｇｅのイオン注入による効果を説明するためのグラフである。
ＦＩＧｓ．３Ａ−３Ｈは、本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
ＦＩＧｓ．４Ａ，４Ｂは、本発明の実施例の機能を説明するグラフ及びダイアグラムである。
ＦＩＧｓ．５Ａ−５Ｃは、従来技術の１例による半導体装置の製造方法を示す半導体基板の断面図である。
ＦＩＧｓ．６Ａ−６Ｃは、従来技術の他の１例による半導体装置の製造方法を示す半導体基板の断面図である。
実施の形態
本発明者等は、現在の技術を解析し、問題点を解決するためにはどのようなことが可能であるかを検討した。
ＦＩＧｓ．５Ａ−５Ｃに示した技術によれば、Ｂイオンのチャネル領域への突き抜けを防止するためには、ゲート電極高さを高く保つことが必要である。しかしながら、ゲート電極高さを高く維持し、不純物の活性化を低温で行なうと、不純物が十分活性化されず、得られるドレイン電流が減少することが判明した。
ＦＩＧ．１Ａは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの多結晶シリコンゲート電極の厚さを１００ｎｍと７０ｎｍの２種類とし、ソース／ドレイン領域及びゲート電極に対する高濃度のイオン注入を行なった後、不純物活性化のラピッドサーマルアニール（ＲＴＡ）を低温、中温、高温の３種類で行なった場合のドレイン電流の変化を示すグラフである。
横軸はＲＴＡの温度を低、中、高の３種類で示し、縦軸はゲート電極高さ７０ｎｍのトランジスタを高温でアニールした場合のドレイン電流を１００％とした時のドレイン電流Ｉｄの劣化率を単位％で示す。値が高いほど、劣化が大きい。
図中左側にｎＭＯＳトランジスタの測定結果を示し、右側にｐＭＯＳトランジスタの測定結果を示す。いずれにおいても、活性化熱処理の温度が低くなると、ドレイン電流Ｉｄが低下する。さらに、ゲート電極高さが１００ｎｍの場合、ゲート電極高さが７０ｎｍの場合よりもドレイン電流Ｉｄの劣化が大きい。
ドレイン電流の劣化は、特にｐＭＯＳにおいて著しい。ゲート電極高さ１００ｎｍ、低温アニールｐＭＯＳトランジスタは、ゲート電極高さ７０ｎｍ、高温アニールｐＭＯＳトランジスタと比べ、３０％以上もドレイン電流Ｉｄが劣化している。ゲート電極高さを７０ｎｍとすれば、低温アニールでもドレイン電流Ｉｄの劣化は１５％未満で収まる。
このように、ドレイン電流の劣化を抑制しようとすると、ゲート電極高さを１００ｎｍ以下に低くすることが望まれる。ゲート電極高さを低くすると、ｐＭＯＳトランジスタの深い高濃度ソース／ドレイン領域を形成する際のＢイオンのゲート絶縁膜突き抜けが問題となる。
ＦＩＧ．１Ｂは、多結晶シリコン層にイオン注入したＢ＋イオンの分布を示すグラフである。横軸が深さを単位ｎｍで示し、縦軸がＢ濃度を単位ｃｍ−３の対数スケールで示す。
サンプルは、厚さ２００ｎｍの多結晶シリコン層を堆積し、Ｂ＋イオンを加速エネルギ３−５ｋｅＶ、ドーズ量５×１０１５ｃｍ−２で垂直方向にイオン注入したものである。Ｂ濃度の分布は２次イオン質量分析（ＳＩＭＳ）により測定した。
曲線ｓ３は、加速エネルギ３ｋｅＶでイオン注入したＢの深さ方向の分布を示す。同様、曲線ｓ４、ｓ５は、加速エネルギ４ｋｅＶ、５ｋｅＶでイオン注入したＢ濃度の深さ方向分布を示す。加速エネルギの増加につれ、Ｂ濃度のピーク位置は、深い位置に移動する。ピークを過ぎると、Ｂ濃度分布は低下する。曲線ｓ３は、深さ４０ｎｍ程度で減少が緩やかになる。曲線ｓ４、ｓ５は、曲線ｓ３と比較すると、ピークから深さ７５ｎｍ位までの領域でＢ濃度が持ちあがった形状を示す。
深さ約７５ｎｍ以上の領域では加速エネルギに拘わらず分布がほぼ同一となっている。特に深さ８０ｎｍ以上の領域においては、加速エネルギに拘わらず、Ｂ濃度分布に差は認められない。深さ７５ｎｍにおいて、Ｂ濃度は約１０１９ｃｍ−３であり、深さ１０５ｎｍでＢ濃度はようやく２×１０１８ｃｍ−３強となる。これらの結果から、ゲート電極高さを７０ｎｍに低くすると、かなりの量のＢイオンがゲート絶縁膜を貫通し、その下のチャネル領域に達することが予想される。
ゲート絶縁膜を通過してチャネル領域に無視できない濃度のＢイオンが突き抜けると、ｐＭＯＳトランジスタの閾値が不安定となり、ｐＭＯＳトランジスタが安定に動作しなくなる。
ＦＩＧ．１Ｂに示すＢ濃度分布は、深さの増大と共に濃度分布が素直に減少せず裾を引く形状となっている。このような不純物の異常分布は、例えば単結晶シリコンにおいてチャネリングとして知られている。Ｂイオンは、多結晶シリコンに対してもチャネリング現象を示すと考えることができる。
チャネリング防止のためには、アモルファス化が有効であることが知られている。シリコン単結晶をアモルファス化するためには、比較的質量の大きい元素をイオン注入することが有効であると知られている。導電性付与不純物であるＡｓ，Ｓｂ，Ｉｎ等を用いることもできる。電気的な影響を避けるためには、シリコンと同族の中性イオン、Ｇｅ、Ｓｉ等を用いることができる。特にＧｅは質量が大きく、アモルファス化に有効である。
ＦＩＧ．２Ａは、多結晶シリコン層にＧｅ＋イオンをイオン注入した時のＧｅの深さ方向濃度分布をシミュレーションで求めた結果を示すグラフである。横軸は深さを単位ｎｍで示し、縦軸はＧｅ濃度を単位ｃｍ−３の対数スケールで示す。曲線ｇ５は、加速エネルギ５ｋｅＶでＧｅ＋イオンをイオン注入した時の濃度分布である。同様、曲線ｇ１０、ｇ１５、ｇ２０は、加速エネルギ１０ｋｅＶ、１５ｋｅＶ、２０ｋｅＶでＧｅ＋イオンをイオン注入した時のＧｅ濃度分布を示す。ドーズ量は全て、１×１０１５ｃｍ−２である。
加速エネルギの増大に従い、Ｇｅ濃度分布のピーク値が深い位置に移り、濃度分布全体も深い方向に移動する。Ｇｅ濃度が１×１０１９ａｔｏｍｓ・ｃｍ−３になる深さで見ると、加速エネルギを５ｋｅＶ、１０ｋｅＶ、１５ｋｅＶ、２０ｋｅＶと増加していくと、深さは約３３ｎｍ、４１ｎｍ、５０ｎｍ、５６ｎｍと深くなる。
ＦＩＧ．２Ｂは、Ｇｅ＋イオン注入によりアモルファス化した多結晶シリコン層にＢ＋イオンをイオン注入した時のＢ濃度分布を示すグラフである。Ｂ＋イオンは、加速エネルギ４ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入した。横軸は、多結晶シリコン層内の深さを単位ｎｍで示し、縦軸はＢ濃度を単位ｃｍ−３の対数スケールで示す。Ｂ＋イオン注入の前に、Ｇｅ＋イオンを種々の加速エネルギで、ドーズ量は１×１０１５ｃｍ−２と一定条件で、イオン注入した。
曲線ｂ（ｇ５）は、Ｇｅを加速エネルギ５ｋｅＶでイオン注入した後、Ｂ＋イオンを注入した場合のＢ濃度分布である。同様、曲線ｂ（ｇ１０）、ｂ（ｇ２０）は、Ｇｅ＋イオンを加速エネルギ１０ｋｅＶ、２０ｋｅＶでイオン注入した後、Ｂ＋イオンを注入した場合のＢの濃度分布である。曲線ｂ（ｇ０）は、Ｇｅをイオン注入しなかった場合のＢ濃度分布である。曲線ｂ（ａ−Ｓｉ）は、多結晶シリコンに代え、アモルファスＳｉ層に対し、Ｂをイオン注入した場合のＢ濃度分布を示す。
曲線ｂ（ｇ０）が大きく裾を引く形状であるのに対し、曲線ｂ（ａ−Ｓｉ）はほとんど裾を引いていない形状であり、アモルファス層が異常分布の抑制に有効であることを明瞭に示す。曲線ｂ（ｇ２０）は、曲線ｂ（ａ−Ｓｉ）とほぼ同等の分布を示し、加速エネルギ２０ｋｅＶでＧｅ＋イオンを１×１０１５ｃｍ−２程度イオン注入すると、ほぼアモルファスシリコン層と同等の結果が得られることを示している。
曲線ｂ（ｇ５）は、Ｇｅイオン注入無しの場合ｂ（ｇ０）と較べれば異常分布が抑制されているが、その効果は限られたものである。Ｇｅ＋イオンの加速エネルギが５ｋｅＶでは、不十分と考えられる。
曲線ｂ（ｇ１０）は、特に浅い領域では曲線ｂ（ｇ２０）に近い分布を示し、異常分布は大幅に抑制されている。深い領域では裾を引き出すが、その幅は抑えられている。
深さ７５ｎｍのＢ濃度は、曲線ｂ（ｇ０）、ｂ（ｇ５）、ｂ（ｇ１０）、ｂ（ｇ２０）でそれぞれ、１×１０１９ｃｍ−３強、６×１０１８ｃｍ−３、３×１０１８ｃｍ−３、約５×１０１７ｃｍ−３となっている。
Ｂの異常分布を抑制するためには、Ｇｅイオン注入は加速エネルギ１０ｋｅＶ−２０ｋｅＶの範囲で行なうことが望ましいと考えられる。１０ｋｅＶ未満では効果が少ない。２０ｋｅＶより高くしても効果の増大は望み難い。逆に、ゲート絶縁膜を貫通してチャネル領域にＧｅが注入され、チャネル領域の電気的特性に影響を与える可能性がある。
ソース／ドレイン領域及びゲート電極に対する高濃度のＢイオン注入の前に、ゲート電極にＧｅイオン注入を行ない、アモルファス層を形成しておけば、その後のＢイオンの注入深さを規制することに有効であることが判る。但し、Ｇｅイオン注入をシリコン基板にも行なってしまうと、ソース／ドレイン領域の深さも浅くなってしまう。ソース／ドレイン領域のＢ濃度分布を拡げ、十分の深さに接合を形成し、寄生容量を抑制するためには、シリコン基板にはＧｅ＋イオン注入を行なわないことが好ましい。
以下、本発明の実施例による半導体装置の製造方法の主要工程を説明する。
ＦＩＧ．３Ａに示すように、シリコン基板１表面にＳＴＩによる素子分離領域２を形成する。ＳＴＩにより画定された活性領域に、必要なイオン注入を行ない、ｐ型ウェル３、ｎ型ウェル４を形成する。各ウェルにおけるイオン注入は、ウェル形成用、寄生トランジスタ防止用、閾値調整用等を含む。特に、破線より上の領域７は、閾値調整用イオン注入により、不純物濃度が高い領域である。
ウェル形成後、清浄な活性領域表面上に例えば厚さ約１ｎｍのゲート酸化膜５を熱酸化により形成する。ゲート酸化膜５の上に、厚さ１００ｎｍ未満、例えば厚さ約７５ｎｍの多結晶シリコン層６を熱ＣＶＤにより堆積する。
ＦＩＧ．３Ｂに示すように、ｎＭＯＳ（ｐウェル）領域３の多結晶シリコン層６の上にレジストマスク８を形成し、ｐＭＯＳ領域の多結晶シリコン層６にＧｅ＋イオンを加速エネルギ２０ｋｅＶ，ドーズ量１×１０１５ｃｍ−２でイオン注入する。Ｇｅのイオン注入により、多結晶シリコン層６の上部がアモルファスシリコン層９に変換される。
なお、Ｇｅのイオン注入は，加速エネルギ１０ｋｅＶ−２０ｋｅＶの範囲で行なうことが好ましい。加速エネルギ１０ｋｅＶ未満では、アモルファス化の効果が少なく、後に行なわれるＢイオンのイオン注入における異常分布抑制の効果が低い。加速エネルギ２０ｋｅＶであれば、Ｂイオンのイオン注入に対し、ａ−Ｓｉとほぼ同等の、十分な異常分布抑制効果を有する。
ＦＩＧ．３Ｃに示すように、同一のレジストマスク８を介して、Ｂ＋イオンを例えば加速エネルギ３ｋｅＶ、ドーズ量２×１０１５ｃｍ−２でイオン注入する。このＢイオンのイオン注入は、後に行なわれるＢイオンのイオン注入のみでは、ｐＭＯＳトランジスタのゲート電極におけるＢイオン濃度が不足する場合、それを補うものである。アモルファス層９が、Ｂの深さ方向異常分布を抑制する。
後におこなわれるＢイオンのイオン注入濃度が十分高い場合は、このＢイオンのイオン注入は省略しても良い。この場合、ＦＩＧ．３Ｂに示すＧｅのイオン注入においてマスク８は省略してもよい。多結晶シリコン層６全域にＧｅイオン注入を行なえば、全領域においてその後のイオン注入における異常分布抑制効果が得られる。
なお、ＦＩＧ．３Ｂの工程と、ＦＩＧ３Ｃの工程とはその順序を逆にしてもよい。その場合は、Ｂのイオン注入でＢがチャネル領域に突き抜けないように加速エネルギを設定する。ゲート電極層の上層をアモルファス層に変換した後は、対象とするイオン注入が終了するまでアモルファス層を多結晶層に変換するような熱処理は行わないようにする。加熱温度は、６００℃以下、より好ましくは５００℃以下にすることが望ましい。
ＦＩＧ．３Ｄに示すように、ゲート電極層６（９）の上にレジスト層を形成し、ＡｒＦ露光装置でゲート電極パターンを露光し、レジストパターンを現像した後、ＲＩＥによりゲート電極層をパターニングし、ゲート電極Ｇｐ、Ｇｎを形成する。例えばゲート電極Ｇｐ、Ｇｎのゲート長は３０ｎｍとする。その後レジストパターンは除去する。
ＦＩＧ．３Ｅに示すように、ｎＭＯＳ領域をレジストマスク１０で覆い、ｐＭＯＳ領域においてゲート電極Ｇｐをマスクとし、ソース／ドレインのエクステンション領域形成用Ｂイオンのイオン注入を行なう。例えばＢ＋イオンを加速エネルギ０．５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。加速エネルギが低く、ゲート電極層の上層はアモルファス層９となっているため、イオン注入されたＢイオンのゲート絶縁膜突き抜けは生じない。
さらにＰ＋イオンを加速エネルギ１０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入し、ポケット領域Ｐｎを形成する。ポケット領域は短チャネル効果抑制に有効である。
その後レジストマスク１０を除去し、ｐＭＯＳ領域を覆う新たなマスクを形成し、ｎＭＯＳ領域に対し浅いｎ型エクステンション領域及びｐ型ポケット領域形成用のイオン注入を行なう。ｎ型不純物として、例えばＡｓを加速エネルギ１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、ｐ型不純物として例えばＢを加速エネルギ７ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入する。
ＦＩＧ．３Ｆに示すように、ｎＭＯＳ領域においてもｎ型エクステンション領域１２、ｐ型ポケット領域Ｐｐが形成される。なお、以後の図においては、ポケット領域の図示を省略する。
シリコン基板全面に例えば６００℃以下の低温ＣＶＤで、酸化シリコン膜を例えば厚さ８０ｎｍ堆積する。この酸化シリコン膜に対し、リアクティブイオンエッチング（ＲＩＥ）を行ない、平坦部の酸化シリコン膜を除去する。ゲート電極Ｇｐ、Ｇｎ側壁上にのみ、酸化シリコン膜のサイドウォールスペーサＳＷが残る。
ＦＩＧ．３Ｇに示すように、ｎＭＯＳ領域を覆うレジストマスク１３を形成し、ｐＭＯＳ領域においてゲート電極Ｇｐ、サイドウォールスペーサＳＷをマスクとし、深く高濃度のソース／ドレイン領域を形成するためのイオン注入を行なう。例えばＢ＋イオンを加速エネルギ３ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入する。
ｐ型不純物Ｂが、アモルファスシリコン層と多結晶シリコン層との積層で形成されたゲート電極ＧｐとサイドウォールスペーサＳＷ外方の単結晶シリコン領域にイオン注入される。ゲート電極Ｇｐにおいては、Ｂの異常分布がアモルファス層９により抑制される。ゲート電極下方のチャネル領域（ｎウェル４）は、実質的にＢ注入を受けない。
ゲート電極層の全厚さをアモルファス層とすると、その後の不純物活性化でゲート電極下部の不純物が十分活性化できない、活性化不足が生じ得る。ゲート電極下層は多結晶シリコン層６のままに保つと、その後の不純物活性化が良好に行われる。
単結晶シリコン領域においては、アモルファス層が存在しないので、Ｂが裾を引いて深く迄分布し、低い接合容量を形成するのに十分な、深いソース／ドレイン領域１４が形成される。
ｐＭＯＳ領域のソース／ドレイン領域のイオン注入を終了した後、レジストマスク１３を除去し、ｐＭＯＳ領域を覆う新たなレジストマスクを形成する。ｎＭＯＳ領域に対して、例えばＰ＋イオンを加速エネルギ６ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入し、深い高濃度ｎ型ソース／ドレイン領域を形成する。ｎＭＯＳトランジスタにおいては、ｎ型不純物Ｐのゲート絶縁膜突抜けは、未だ問題となっていないので、アモルファス層が存在しなくても問題ない。
但し、ゲート電極の高さがさらに低くなり、ｎ型不純物Ｐのゲート絶縁膜突抜けが生じる可能性もある。その場合は、ＦＩＧ．３ＢのＧｅイオン注入を、多結晶シリコン層６全面に行なえば、ｎ型不純物のイオン注入に対してもチャネリング抑制の効果が得られるであろう。
ＦＩＧ．３Ｈに示すように、ｎＭＯＳ領域にも深いｎ型ソース／ドレイン領域１５が形成される。その後、１０００℃−１０５０℃、０秒のスパイクアニールを行ない、イオン注入した不純物の活性化を行なう。ｐ型不純物、ｎ型不純物の活性化が行われると共に、ゲート電極上層のアモルファスシリコン層も多結晶シリコン層に変換される。ゲート電極下層の多結晶シリコン層６は、不純物活性化の不足を抑制するのに効果的である。
このようにして、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが形成される。以後、公知の工程に従い、層間絶縁膜形成、引出し配線形成、多層配線形成等の工程を行い、半導体集積回路装置を完成する。一般的な半導体集積回路装置の製造工程に関しては、例えば米国特許第６，４６５，８２９号、第６，４９２，７３４号、米国特許出願第１０／３５２、０２９号、第１０／３５０、２１９号（これらの全内容をここに参照により取り込む）を参照する。
ＦＩＧ．４Ａは、上述のｐＭＯＳトランジスタ製造工程における深いソース／ドレイン領域形成の際の不純物濃度分布を概略的に示す。上述の実施例においては、ソース／ドレイン領域にはアモルファス化を行なわなかったため、イオン注入されたＢは、テールを引いた分布ｂ１のような形状となる。ソース／ドレイン領域にもアモルファス化を行なうと、分布ｂ２のように、Ｂ濃度が急激に低下する濃度分布となる。
チャネル領域の濃度がＮ（ｃｈ）である場合、濃度分布ｂ２が形成する接合深さは、濃度分布ｂ１が形成する接合深さより大幅に浅くなリ、接合近傍でＢ濃度は急峻に減少する。
濃度分布ｂ１が接合を形成する場合、接合近傍でのｐ型不純物濃度は緩やかに減少し、広い空乏化が容易に生じる。このため、ソース／ドレイン領域の寄生容量を小さく保つことが可能である。濃度分布ｂ２が接合を形成する場合には、接合近傍のｐ型不純物濃度は急激に減少している。広い空乏層の形成は抑制され、ソース／ドレイン領域の寄生容量は大きくなってしまう。
ゲート電極においては、アモルファス層が存在するので、曲線ｂ１に示すような裾を引いた濃度分布が防止され、曲線ｂ２のように深さが制限される。このため、Ｂイオンのゲート絶縁膜突抜けが効率的に防止される。
ゲート電極下方のチャネル領域には、Ｂ不純物は実質的に注入されない。ゲート電極下方のチャネル領域は、ゲート電極ドープ用のＢを実質的に含まず、サイドウォールＳＷ下方の領域と実質的に同一のＢ濃度分布を有する。なお、「実質的に」とは、電気的特性で考察した時の意味である。
ＦＩＧ．４Ｂは、上述のｐＭＯＳトランジスタの構成を概略的に示す。エクステンション領域１１に連続する深いソース／ドレイン領域１４は、閾値調整用領域７よりも深い位置に接合を形成する。このため、ソース／ドレイン領域の寄生容量は小さく保てる。
活性領域表面をアモルファス化すると、ソース／ドレイン領域形成時のＢ濃度分布が規制され、浅いソース／ドレイン領域１４ｘに変化する。不純物濃度分布は急峻に変化するようになり、上述のようにｐ型ソース／ドレイン領域１４ｘの空亡化は制限され、ソース／ドレイン領域の寄生容量は増大する。
さらに、閾値調整用イオン注入等によりチャネル領域の不純物濃度は深さ方向で変化する。接合深さが閾値調整用領域７内に移動すると、チャネル領域の不純物濃度が高くなり、高濃度のｎ型領域に高濃度のｐ型領域が接し、さらに大きな寄生容量を形成してしまうことになる。
さらに、基板表面にシリサイド層２１を形成した場合、シリサイド層とｐｎ接合との距離が短くなり、リーク電流の原因となる。深いソース／ドレイン領域１４としたことにより、シリサイド層２１を形成してもリーク電流の増大を抑制することができる。
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えばプロセスパラメータは設計に応じて種々変更可能である．複数種類のトランジスタやさらに受動素子などの異種素子を集積化することも可能である。その他、種々の変更、改良、組み合わせなどが可能なことは当業者に自明であろう。
【産業上の利用の可能性】
高集積度の半導体集積回路装置に利用するのに好適である。
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【手続補正書】
【提出日】平成17年10月25日(2005.10.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、
（ｃ）不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、
（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、
（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記半導体がシリコンであり、前記不純物がＧｅまたはＳｉである請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
前記アモルファス層が結晶化しない温度が、６００℃以下である請求の範囲第２項記載の半導体装置の製造方法。
【請求項４】
さらに、
（ｇ）前記工程（ｅ）の前に、前記ゲート電極をマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、ソース／ドレインのエクステンション領域を形成する工程、
を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項５】
前記半導体基板が第１導電型活性領域と、第２導電型活性領域を含み、前記工程（ｄ）は第１導電型活性領域、第２導電型活性領域上方にそれぞれゲート電極を形成し、さらに、
（ｆ−１）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第２導電型活性領域に第１導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程、
を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項６】
素子分離領域によって画定された第１導電型活性領域を含む半導体基板と、
前記第１導電型活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、不純物と第２導電型不純物とを含む多結晶半導体のゲート電極と、
前記ゲート電極側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ外方の前記第１導電型活性領域に前記第２導電型不純物をイオン注入することにより形成された、前記不純物を含まない高濃度ソース／ドレイン領域と、
前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まないチャネル領域と、
を有する半導体装置。
【請求項７】
さらに、
前記ゲート電極外方の前記第１導電型活性領域に第２導電型不純物をイオン注入することにより形成されたソース／ドレインのエクステンション領域、
を含む請求の範囲第６項記載の半導体装置。
【請求項８】
前記半導体基板がさらに第２導電型活性領域を含み、さらに、
前記第２導電型活性領域上に形成された他のゲート絶縁膜と、
前記他のゲート絶縁膜上に形成され、第１導電型不純物を含む多結晶半導体の他のゲート電極と、
前記他のゲート電極側壁上に形成された他のサイドウォールスペーサと、
前記他のサイドウォールスペーサ外方の前記第２導電型活性領域に前記第１導電型不純物をイオン注入することにより形成された他の高濃度ソース／ドレイン領域と、
を含む請求の範囲第６項記載の半導体装置。
【請求項９】
前記他のゲート電極が、前記不純物を含み、前記他のゲート電極下方に画定される他のチャネル領域が実質的に前記第１導電型不純物を含まない請求の範囲第８項記載の半導体装置。
【請求項１０】
素子分離領域によって画定された第１導電型活性領域を含む単結晶半導体基板と、
前記第１導電型活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、多結晶の下層とアモルファスの上層とを有し、不純物と第２導電型不純物とを含むゲート電極と、
前記ゲート電極側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ外方の前記第１導電型活性領域に、前記不純物はイオン注入せず、前記第２導電型不純物をイオン注入することにより形成された単結晶ソース／ドレイン領域と、
前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まない単結晶チャネル領域と、
を有する半導体装置。
【請求項１１】
前記単結晶半導体基板がシリコン基板であり、前記不純物がＧｅまたはＳｉであり、前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記第２導電型不純物がＢである請求の範囲第１０項記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と半導体装置の製造方法に関し、特に微細化されたトランジスタを含む半導体装置と半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の集積度はさらに向上している。高集積化のために構成要素であるトランジスタは微細化される。現在、９０ｎｍルールを用いたＣＭＯＳトランジスタのゲート長は４０ｎｍ以下が開発されている。トランジスタが微細化されると、パンチスルーによるリーク電流等の短チャネル効果が生じ得る。
【０００３】
短チャネル効果を防止するため、ソース／ドレイン領域は、接合深さの浅いエクステンション領域と、その外側の深いソース／ドレイン領域とで構成されるようになる。飛程の短いイオン注入により浅いエクステンション領域を形成しても、その後高温の熱処理を行なうと、添加した不純物が拡散し、接合深さが深くなってしまう。
【０００４】
このため、イオン注入後の活性化等の熱処理を低温で行なうことが望まれる。低温熱処理で不純物を活性化しようとすると、活性化不足が生じ、駆動電流が低下し得る。
【０００５】
ソース／ドレイン間のパンチスルー防止のためには、浅いエクステンション領域を囲むように逆導電型のポケット（ハロー）領域を形成することも行なわれる。ポケット領域は、例えば基板法線方向から傾いた斜めイオン注入を用いて形成される。
【０００６】
高性能な半導体集積回路装置を実現するためには、集積度の向上と、トランジスタ駆動電流の維持ないし増加が望まれる。
【０００７】
ＦＩＧｓ．５Ａ−５Ｃは、基本的従来技術によるｐチャネルＭＯＳトランジスタの製造方法を示す。
【０００８】
ＦＩＧ．５Ａに示すように、シリコン基板１０１表面にシャロートレンチアイソレーション（ＳＴＩ）１０２により、素子分離領域を形成する。素子分離領域で画定された活性領域内に、ウェル形成用、寄生トランジスタ防止用、閾値調整用等のイオン注入を行ない、ｎ型ウェル１０４を形成する。
【０００９】
活性領域１０４の清浄な表面を露出させた後、シリコン表面を熱酸化し、ゲート酸化膜１０５を形成する。ゲート絶縁膜１０５を形成した後、その上に多結晶シリコンのゲート電極層１０６を化学気相堆積（ＣＶＤ）により形成する。
【００１０】
ＦＩＧ．５Ｂに示すように、ゲート電極層１０６上にホトレジスト層を塗布し、露光現像してゲート電極パターンのレジストマスクを形成し、多結晶シリコン層
１０６をエッチングし、ゲート電極Ｇｐを形成する。その後レジストマスクは除去する。パターニングしたゲート電極Ｇｐをマスクとし、ｎ型ウェル１０４にｐ型不純物のイオン注入を行ない、ソース／ドレインの浅いエクステンション領域１１１を形成する。
【００１１】
ＦＩＧ．５Ｃに示すように、シリコン基板１０１全面上に酸化シリコン等の絶縁層を堆積し、リアクティブイオンエッチング（ＲＩＥ）等により異方性エッチングを行なって平坦部上の絶縁層を除去する。ゲート電極Ｇｐ側壁上にサイドウォールスペーサＳＷが残る。サイドウォールスペーサＳＷ外方にはシリコン基板表面が露出する。
【００１２】
ゲート電極Ｇｐ及びサイドウォールスペーサＳＷをマスクとし、ｐ型不純物を深くイオン注入し、深い高濃度ソース／ドレイン領域１１４を形成する。このようにして、ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタが形成される。なお、ＣＭＯＳ装置を製造する場合には、各イオン注入工程はｎチャネルＭＯＳ（ｎＭＯＳ）領域とｐＭＯＳ領域とをレジストマスクで分離してそれぞれ独立に行なう。
【００１３】
トランジスタの微細化と共に、ゲート長は短くなる。ゲート高さを従来通りに維持しようとすると、ゲート高さが高くなりすぎ、不安定となる。トランジスタのスケーリングと共に、ゲート高さも低くすることが望まれる。
【００１４】
ところで、ｐＭＯＳトランジスタのｐ型不純物としては、ボロン（Ｂ）が主に用いられる。ゲート高さを低くすると、深いソース／ドレイン領域を形成するｐ型不純物Ｂのイオン注入において、ゲート電極にイオン注入されたＢイオンがゲート絶縁膜を突き抜け、チャネル領域に達する現象が生じる。Ｂイオンのゲート絶縁膜突き抜けを防止するためには、新たな工夫が望まれる。
【００１５】
ＦＩＧｓ．６Ａ−６Ｃは、ゲート電極高さを低くし、かつＢイオンのゲート絶縁膜突き抜けを防止することを可能とする従来技術によるｐＭＯＳトランジスタの製造方法を示す。
【００１６】
ＦＩＧ．６Ａに示すように、シリコン基板１０１にＳＴＩによる素子分離領域１０２を形成した後、必要なイオン注入を行ない、ｎ型ウェル１０４を形成する。ｎ型ウェル１０４表面上にゲート酸化膜１０５を形成し、その上にゲート電極１０６を形成する。ゲート電極１０６は、トランジスタの微細化に伴い、ゲート電極高さを低くしたものである。
【００１７】
ゲート電極１０６をマスクとして用い、ｐ型不純物Ｂを低い加速エネルギでイオン注入し、浅いｐ型エクステンション領域１１１を形成する。なお、イオン注入の加速エネルギは低いので、ゲート電極１０６にイオン注入されたＢイオンがゲート酸化膜１０５を突き抜ける現象は生じ難い。
【００１８】
ＦＩＧ．６Ｂに示すように、ゲート電極Ｇｐ側壁上にサイドウォールスペーサＳＷを形成した後、Ｇｅをイオン注入し、プレアモルファス化を行なう。ゲート電極Ｇｐにおいては、その上部がアモルファス層１０９に変換される。ゲート電極Ｇｐ下層には多結晶シリコン層１０６が残る。Ｇｅイオンは、活性領域１０４にも注入され、サイドウォールスペーサＳＷ外方にアモルファス層１１８を形成する。
【００１９】
ＦＩＧ．６Ｃに示すように、ゲート電極Ｇｐ及びサイドウォールスペーサＳＷ外方の活性領域１０４に対し、ｐ型不純物Ｂをイオン注入し、高濃度ｐ型ソース／ドレイン領域を形成する。
【００２０】
ゲート電極Ｇｐにおいては、上層部がアモルファス層１０９になっているため、イオン注入深さが規制され、Ｂのゲート酸化膜突き抜けが防止される。活性領域１０４においても、アモルファス層が形成されているため、イオン注入深さが規制され、接合深さが規制された高濃度ソース／ドレイン領域１１４ｓが形成される。
【００２１】
その後、イオン注入された不純物を活性化し、ｐＭＯＳトランジスタを完成する。この製造方法によれば、ｐ型不純物Ｂの高濃度イオン注入における注入深さが規制されるため、Ｂのゲート絶縁膜の突き抜け現象が防止される。
【００２２】
しかしながら、高濃度ソース／ドレイン領域の注入深さも規制される。高濃度ソース／ドレイン領域の不純物濃度勾配が急峻となる。ドレイン領域への負電圧印加による空乏層が広がり難くなり、ソース／ドレイン領域の寄生容量が増加する。寄生容量の増加は、動作速度の劣化につながる。
【００２３】
例えば、特開平９−２３００３号公報は、ｐＭＯＳトランジスタを、ゲート電極を形成した後、Ｉｎをイオン注入してｐ型エクステンション領域を形成し、サイドウォールスペーサを形成し、チャネリング防止のためＳｉイオンを注入し、その後Ｂをイオン注入して高濃度ソース／ドレイン領域を形成することを開示する。
【特許文献１】特開平９−２３００３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、微細化され、高速動作可能かつ駆動電流の大きなｐＭＯＳトランジスタを作成することのできる半導体装置の製造方法を提供することである。
【００２５】
本発明の他の目的は、ゲート電極高さを低くし、Ｂのゲート絶縁膜突き抜けを規制すると共に、ソース／ドレイン領域の寄生容量増加も規制することのできる半導体装置の製造方法を提供することである。
【００２６】
本発明のさらに他の目的は、安定性良く、高速動作可能で高い駆動電流を有し、短チャネル効果を抑制することのできる、ｐＭＯＳトランジスタを有する半導体装置を提供することである。
【００２７】
本発明の他の目的は、ゲート電極高さを抑制し、ゲート絶縁膜を貫通するＢ不純物のチャネル領域への突き抜けを抑制し、ソース／ドレイン領域の寄生容量を低く抑えることの可能なｐＭＯＳトランジスタを含む半導体装置を提供することである。
【課題を解決するための手段】
【００２８】
本発明の１観点によれば、（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、（ｃ）不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、を含む半導体装置の製造方法が提供される。
【００２９】
本発明の他の観点によれば、素子分離領域によって画定された第１導電型活性領域を含む半導体基板と、前記第１導電型活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、不純物と第２導電型不純物とを含む多結晶半導体のゲート電極と、前記ゲート電極側壁上に形成されたサイドウォールスペーサと、前記サイドウォールスペーサ外方の前記第１導電型活性領域に前記第２導電型不純物をイオン注入することにより形成された、前記不純物を含まない高濃度ソース／ドレイン領域と、前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まないチャネル領域と、を有する半導体装置が提供される。
【００３０】
本発明のさらに他の観点によれば、素子分離領域によって画定された第１導電型活性領域を含む単結晶半導体基板と、前記第１導電型活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、多結晶の下層とアモルファスの上層とを有し、不純物と第２導電型不純物とを含むゲート電極と、前記ゲート電極側壁上に形成されたサイドウォールスペーサと、前記サイドウォールスペーサ外方の前記第１導電型活性領域に、前記不純物はイオン注入せず、前記第２導電型不純物をイオン注入することにより形成された単結晶ソース／ドレイン領域と、前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まない単結晶チャネル領域と、を有する半導体装置が提供される。
【発明の効果】
【００３１】
本発明のいずれかの目的を達成することができる。
【発明を実施するための最良の形態】
【００３２】
本発明者等は、現在の技術を解析し、問題点を解決するためにはどのようなことが可能であるかを検討した。
【００３３】
ＦＩＧｓ．５Ａ−５Ｃに示した技術によれば、Ｂイオンのチャネル領域への突き抜けを防止するためには、ゲート電極高さを高く保つことが必要である。しかしながら、ゲート電極高さを高く維持し、不純物の活性化を低温で行なうと、不純物が十分活性化されず、得られるドレイン電流が減少することが判明した。
【００３４】
ＦＩＧ．１Ａは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの多結晶シリコンゲート電極の厚さを１００ｎｍと７０ｎｍの２種類とし、ソース／ドレイン領域及びゲート電極に対する高濃度のイオン注入を行なった後、不純物活性化のラピッドサーマルアニール（ＲＴＡ）を低温、中温、高温の３種類で行なった場合のドレイン電流の変化を示すグラフである。
【００３５】
横軸はＲＴＡの温度を低、中、高の３種類で示し、縦軸はゲート電極高さ７０ｎｍのトランジスタを高温でアニールした場合のドレイン電流を１００％とした時のドレイン電流Ｉｄの劣化率を単位％で示す。値が高いほど、劣化が大きい。
【００３６】
図中左側にｎＭＯＳトランジスタの測定結果を示し、右側にｐＭＯＳトランジスタの測定結果を示す。いずれにおいても、活性化熱処理の温度が低くなると、ドレイン電流Ｉｄが低下する。さらに、ゲート電極高さが１００ｎｍの場合、ゲート電極高さが７０ｎｍの場合よりもドレイン電流Ｉｄの劣化が大きい。
【００３７】
ドレイン電流の劣化は、特にｐＭＯＳにおいて著しい。ゲート電極高さ１００ｎｍ、低温アニールｐＭＯＳトランジスタは、ゲート電極高さ７０ｎｍ、高温アニールｐＭＯＳトランジスタと比べ、３０％以上もドレイン電流Ｉｄが劣化している。ゲート電極高さを７０ｎｍとすれば、低温アニールでもドレイン電流Ｉｄの劣化は１５％未満で収まる。
【００３８】
このように、ドレイン電流の劣化を抑制しようとすると、ゲート電極高さを１００ｎｍ以下に低くすることが望まれる。ゲート電極高さを低くすると、ｐＭＯＳトランジスタの深い高濃度ソース／ドレイン領域を形成する際のＢイオンのゲート絶縁膜突き抜けが問題となる。
【００３９】
ＦＩＧ．１Ｂは、多結晶シリコン層にイオン注入したＢ+イオンの分布を示すグラフである。横軸が深さを単位ｎｍで示し、縦軸がＢ濃度を単位ｃｍ-3の対数スケールで示す。
【００４０】
サンプルは、厚さ２００ｎｍの多結晶シリコン層を堆積し、Ｂ+イオンを加速エネルギ３−５ｋｅＶ、ドーズ量５×１０15ｃｍ-2で垂直方向にイオン注入したものである。Ｂ濃度の分布は２次イオン質量分析（ＳＩＭＳ）により測定した。
【００４１】
曲線ｓ３は、加速エネルギ３ｋｅＶでイオン注入したＢの深さ方向の分布を示す。同様、曲線ｓ４、ｓ５は、加速エネルギ４ｋｅＶ、５ｋｅＶでイオン注入したＢ濃度の深さ方向分布を示す。加速エネルギの増加につれ、Ｂ濃度のピーク位置は、深い位置に移動する。ピークを過ぎると、Ｂ濃度分布は低下する。曲線ｓ３は、深さ４０ｎｍ程度で減少が緩やかになる。曲線ｓ４、ｓ５は、曲線ｓ３と比較すると、ピークから深さ７５ｎｍ位までの領域でＢ濃度が持ちあがった形状を示す。
【００４２】
深さ約７５ｎｍ以上の領域では加速エネルギに拘わらず分布がほぼ同一となっている。特に深さ８０ｎｍ以上の領域においては、加速エネルギに拘わらず、Ｂ濃度分布に差は認められない。深さ７５ｎｍにおいて、Ｂ濃度は約１０19ｃｍ-3であり、深さ１０５ｎｍでＢ濃度はようやく２×１０18ｃｍ-3強となる。これらの結果から、ゲート電極高さを７０ｎｍに低くすると、かなりの量のＢイオンがゲート絶縁膜を貫通し、その下のチャネル領域に達することが予想される。
【００４３】
ゲート絶縁膜を通過してチャネル領域に無視できない濃度のＢイオンが突き抜けると、ｐＭＯＳトランジスタの閾値が不安定となり、ｐＭＯＳトランジスタが安定に動作しなくなる。
【００４４】
ＦＩＧ．１Ｂに示すＢ濃度分布は、深さの増大と共に濃度分布が素直に減少せず裾を引く形状となっている。このような不純物の異常分布は、例えば単結晶シリコンにおいてチャネリングとして知られている。Ｂイオンは、多結晶シリコンに対してもチャネリング現象を示すと考えることができる。
【００４５】
チャネリング防止のためには、アモルファス化が有効であることが知られている。シリコン単結晶をアモルファス化するためには、比較的質量の大きい元素をイオン注入することが有効であると知られている。導電性付与不純物であるＡｓ，Ｓｂ，Ｉｎ等を用いることもできる。電気的な影響を避けるためには、シリコンと同族の中性イオン、Ｇｅ、Ｓｉ等を用いることができる。特にＧｅは質量が大きく、アモルファス化に有効である。
【００４６】
ＦＩＧ．２Ａは、多結晶シリコン層にＧｅ+イオンをイオン注入した時のＧｅの深さ方向濃度分布をシミュレーションで求めた結果を示すグラフである。横軸は深さを単位ｎｍで示し、縦軸はＧｅ濃度を単位ｃｍ-3の対数スケールで示す。曲線ｇ５は、加速エネルギ５ｋｅＶでＧｅ+イオンをイオン注入した時の濃度分布である。同様、曲線ｇ１０、ｇ１５、ｇ２０は、加速エネルギ１０ｋｅＶ、１５ｋｅＶ、２０ｋｅＶでＧｅ+イオンをイオン注入した時のＧｅ濃度分布を示す。ドーズ量は全て、１×１０15ｃｍ-2である。
【００４７】
加速エネルギの増大に従い、Ｇｅ濃度分布のピーク値が深い位置に移り、濃度分布全体も深い方向に移動する。Ｇｅ濃度が１×１０19atoms・ｃｍ-3になる深さで見ると、加速エネルギを５ｋｅＶ、１０ｋｅＶ、１５ｋｅＶ、２０ｋｅＶと増加していくと、深さは約３３ｎｍ、４１ｎｍ、５０ｎｍ、５６ｎｍと深くなる。
【００４８】
ＦＩＧ．２Ｂは、Ｇｅ+イオン注入によりアモルファス化した多結晶シリコン層にＢ+イオンをイオン注入した時のＢ濃度分布を示すグラフである。Ｂ+イオンは、加速エネルギ４ｋｅＶ、ドーズ量５×１０15ｃｍ-2でイオン注入した。横軸は、多結晶シリコン層内の深さを単位ｎｍで示し、縦軸はＢ濃度を単位ｃｍ-3の対数スケールで示す。Ｂ+イオン注入の前に、Ｇｅ+イオンを種々の加速エネルギで、ドーズ量は１×１０15ｃｍ-2と一定条件で、イオン注入した。
【００４９】
曲線ｂ（ｇ５）は、Ｇｅを加速エネルギ５ｋｅＶでイオン注入した後、Ｂ+イオンを注入した場合のＢ濃度分布である。同様、曲線ｂ（ｇ１０）、ｂ（ｇ２０）は、Ｇｅ+イオンを加速エネルギ１０ｋｅＶ、２０ｋｅＶでイオン注入した後、Ｂ+イオンを注入した場合のＢの濃度分布である。曲線ｂ（ｇ０）は、Ｇｅをイオン注入しなかった場合のＢ濃度分布である。曲線ｂ（ａ‐Ｓｉ）は、多結晶シリコンに代え、アモルファスＳｉ層に対し、Ｂをイオン注入した場合のＢ濃度分布を示す。
【００５０】
曲線ｂ（ｇ０）が大きく裾を引く形状であるのに対し、曲線ｂ（ａ‐Ｓｉ）はほとんど裾を引いていない形状であり、アモルファス層が異常分布の抑制に有効であることを明瞭に示す。曲線ｂ（ｇ２０）は、曲線ｂ（ａ−Ｓｉ）とほぼ同等の分布を示し、加速エネルギ２０ｋｅＶでＧｅ+イオンを１×１０15ｃｍ-2程度イオン注入すると、ほぼアモルファスシリコン層と同等の結果が得られることを示している。
【００５１】
曲線ｂ（ｇ５）は、Ｇｅイオン注入無しの場合ｂ（ｇ０）と較べれば異常分布が抑制されているが、その効果は限られたものである。Ｇｅ+イオンの加速エネルギが５ｋｅＶでは、不十分と考えられる。
【００５２】
曲線ｂ（ｇ１０）は、特に浅い領域では曲線ｂ（ｇ２０）に近い分布を示し、異常分布は大幅に抑制されている。深い領域では裾を引き出すが、その幅は抑えられている。
【００５３】
深さ７５ｎｍのＢ濃度は、曲線ｂ（ｇ０）、ｂ（ｇ５）、ｂ（ｇ１０）、ｂ（ｇ２０）でそれぞれ、１×１０19ｃｍ-3強、６×１０18ｃｍ-3、３×１０18ｃｍ-3、約５×１０17ｃｍ-3となっている。
【００５４】
Ｂの異常分布を抑制するためには、Ｇｅイオン注入は加速エネルギ１０ｋｅＶ−２０ｋｅＶの範囲で行なうことが望ましいと考えられる。１０ｋｅＶ未満では効果が少ない。２０ｋｅＶより高くしても効果の増大は望み難い。逆に、ゲート絶縁膜を貫通してチャネル領域にＧｅが注入され、チャネル領域の電気的特性に影響を与える可能性がある。
【００５５】
ソース／ドレイン領域及びゲート電極に対する高濃度のＢイオン注入の前に、ゲート電極にＧｅイオン注入を行ない、アモルファス層を形成しておけば、その後のＢイオンの注入深さを規制することに有効であることが判る。但し、Ｇｅイオン注入をシリコン基板にも行なってしまうと、ソース／ドレイン領域の深さも浅くなってしまう。ソース／ドレイン領域のＢ濃度分布を拡げ、十分の深さに接合を形成し、寄生容量を抑制するためには、シリコン基板にはＧｅ+イオン注入を行なわないことが好ましい。
【００５６】
以下、本発明の実施例による半導体装置の製造方法の主要工程を説明する。
【００５７】
ＦＩＧ．３Ａに示すように、シリコン基板１表面にＳＴＩによる素子分離領域２を形成する。ＳＴＩにより画定された活性領域に、必要なイオン注入を行ない、ｐ型ウェル３、ｎ型ウェル４を形成する。各ウェルにおけるイオン注入は、ウェル形成用、寄生トランジスタ防止用、閾値調整用等を含む。特に、破線より上の領域７は、閾値調整用イオン注入により、不純物濃度が高い領域である。
【００５８】
ウェル形成後、清浄な活性領域表面上に例えば厚さ約１ｎｍのゲート酸化膜５を熱酸化により形成する。ゲート酸化膜５の上に、厚さ１００ｎｍ未満、例えば厚さ約７５ｎｍの多結晶シリコン層６を熱ＣＶＤにより堆積する。
【００５９】
ＦＩＧ．３Ｂに示すように、ｎＭＯＳ（ｐウェル）領域３の多結晶シリコン層６の上にレジストマスク８を形成し、ｐＭＯＳ領域の多結晶シリコン層６にＧｅ+イオンを加速エネルギ２０ｋｅＶ，ドーズ量１×１０15ｃｍ-2でイオン注入する。Ｇｅのイオン注入により、多結晶シリコン層６の上部がアモルファスシリコン層９に変換される。
【００６０】
なお、Ｇｅのイオン注入は，加速エネルギ１０ｋｅＶ−２０ｋｅＶの範囲で行なうことが好ましい。加速エネルギ１０ｋｅＶ未満では、アモルファス化の効果が少なく、後に行なわれるＢイオンのイオン注入における異常分布抑制の効果が低い。加速エネルギ２０ｋｅＶであれば、Ｂイオンのイオン注入に対し、ａ−Ｓｉとほぼ同等の、十分な異常分布抑制効果を有する。
【００６１】
ＦＩＧ．３Ｃに示すように、同一のレジストマスク８を介して、Ｂ+イオンを例えば加速エネルギ３ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入する。このＢイオンのイオン注入は、後に行なわれるＢイオンのイオン注入のみでは、ｐＭＯＳトランジスタのゲート電極におけるＢイオン濃度が不足する場合、それを補うものである。アモルファス層９が、Ｂの深さ方向異常分布を抑制する。
【００６２】
後におこなわれるＢイオンのイオン注入濃度が十分高い場合は、このＢイオンのイオン注入は省略しても良い。この場合、ＦＩＧ．３Ｂに示すＧｅのイオン注入においてマスク８は省略してもよい。多結晶シリコン層６全域にＧｅイオン注入を行なえば、全領域においてその後のイオン注入における異常分布抑制効果が得られる。
【００６３】
なお、ＦＩＧ．３Ｂの工程と、ＦＩＧ３Ｃの工程とはその順序を逆にしてもよい。その場合は、Ｂのイオン注入でＢがチャネル領域に突き抜けないように加速エネルギを設定する。ゲート電極層の上層をアモルファス層に変換した後は、対象とするイオン注入が終了するまでアモルファス層を多結晶層に変換するような熱処理は行わないようにする。加熱温度は、６００℃以下、より好ましくは５００℃以下にすることが望ましい。
【００６４】
ＦＩＧ．３Ｄに示すように、ゲート電極層６（９）の上にレジスト層を形成し、ＡｒＦ露光装置でゲート電極パターンを露光し、レジストパターンを現像した後、ＲＩＥによりゲート電極層をパターニングし、ゲート電極Ｇｐ、Ｇｎを形成する。例えばゲート電極Ｇｐ、Ｇｎのゲート長は３０ｎｍとする。その後レジストパターンは除去する。
【００６５】
ＦＩＧ．３Ｅに示すように、ｎＭＯＳ領域をレジストマスク１０で覆い、ｐＭＯＳ領域においてゲート電極Ｇｐをマスクとし、ソース／ドレインのエクステンション領域形成用Ｂイオンのイオン注入を行なう。例えばＢ+イオンを加速エネルギ０．５ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。加速エネルギが低く、ゲート電極層の上層はアモルファス層９となっているため、イオン注入されたＢイオンのゲート絶縁膜突き抜けは生じない。
【００６６】
さらにＰ+イオンを加速エネルギ１０ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入し、ポケット領域Ｐｎを形成する。ポケット領域は短チャネル効果抑制に有効である。
【００６７】
その後レジストマスク１０を除去し、ｐＭＯＳ領域を覆う新たなマスクを形成し、ｎＭＯＳ領域に対し浅いｎ型エクステンション領域及びｐ型ポケット領域形成用のイオン注入を行なう。ｎ型不純物として、例えばＡｓを加速エネルギ１ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入し、ｐ型不純物として例えばＢを加速エネルギ７ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入する。
【００６８】
ＦＩＧ．３Ｆに示すように、ｎＭＯＳ領域においてもｎ型エクステンション領域１２、ｐ型ポケット領域Ｐｐが形成される。なお、以後の図においては、ポケット領域の図示を省略する。
【００６９】
シリコン基板全面に例えば６００℃以下の低温ＣＶＤで、酸化シリコン膜を例えば厚さ８０ｎｍ堆積する。この酸化シリコン膜に対し、リアクティブイオンエッチング（ＲＩＥ）を行ない、平坦部の酸化シリコン膜を除去する。ゲート電極Ｇｐ、Ｇｎ側壁上にのみ、酸化シリコン膜のサイドウォールスペーサＳＷが残る。
【００７０】
ＦＩＧ．３Ｇに示すように、ｎＭＯＳ領域を覆うレジストマスク１３を形成し、ｐＭＯＳ領域においてゲート電極Ｇｐ、サイドウォールスペーサＳＷをマスクとし、深く高濃度のソース／ドレイン領域を形成するためのイオン注入を行なう。例えばＢ+イオンを加速エネルギ３ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注入する。
【００７１】
ｐ型不純物Ｂが、アモルファスシリコン層と多結晶シリコン層との積層で形成されたゲート電極ＧｐとサイドウォールスペーサＳＷ外方の単結晶シリコン領域にイオン注入される。ゲート電極Ｇｐにおいては、Ｂの異常分布がアモルファス層９により抑制される。ゲート電極下方のチャネル領域（ｎウェル４）は、実質的にＢ注入を受けない。
【００７２】
ゲート電極層の全厚さをアモルファス層とすると、その後の不純物活性化でゲート電極下部の不純物が十分活性化できない、活性化不足が生じ得る。ゲート電極下層は多結晶シリコン層６のままに保つと、その後の不純物活性化が良好に行われる。
【００７３】
単結晶シリコン領域においては、アモルファス層が存在しないので、Ｂが裾を引いて深く迄分布し、低い接合容量を形成するのに十分な、深いソース／ドレイン領域１４が形成される。
【００７４】
ｐＭＯＳ領域のソース／ドレイン領域のイオン注入を終了した後、レジストマスク１３を除去し、ｐＭＯＳ領域を覆う新たなレジストマスクを形成する。ｎＭＯＳ領域に対して、例えばＰ+イオンを加速エネルギ６ｋｅＶ、ドーズ量５×１０15ｃｍ-2でイオン注入し、深い高濃度ｎ型ソース／ドレイン領域を形成する。ｎＭＯＳトランジスタにおいては、ｎ型不純物Ｐのゲート絶縁膜突抜けは、未だ問題となっていないので、アモルファス層が存在しなくても問題ない。
【００７５】
但し、ゲート電極の高さがさらに低くなり、ｎ型不純物Ｐのゲート絶縁膜突抜けが生じる可能性もある。その場合は、ＦＩＧ．３ＢのＧｅイオン注入を、多結晶シリコン層６全面に行なえば、ｎ型不純物のイオン注入に対してもチャネリング抑制の効果が得られるであろう。
【００７６】
ＦＩＧ．３Ｈに示すように、ｎＭＯＳ領域にも深いｎ型ソース／ドレイン領域１５が形成される。その後、１０００℃−１０５０℃、０秒のスパイクアニールを行ない、イオン注入した不純物の活性化を行なう。ｐ型不純物、ｎ型不純物の活性化が行われると共に、ゲート電極上層のアモルファスシリコン層も多結晶シリコン層に変換される。ゲート電極下層の多結晶シリコン層６は、不純物活性化の不足を抑制するのに効果的である。
【００７７】
このようにして、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが形成される。以後、公知の工程に従い、層間絶縁膜形成、引出し配線形成、多層配線形成等の工程を行い、半導体集積回路装置を完成する。一般的な半導体集積回路装置の製造工程に関しては、例えば米国特許第６，４６５，８２９号、第６，４９２，７３４号、米国特許出願第１０／３５２、０２９号、第１０／３５０、２１９号（これらの全内容をここに参照により取り込む）を参照する。
【００７８】
ＦＩＧ．４Ａは、上述のｐＭＯＳトランジスタ製造工程における深いソース／ドレイン領域形成の際の不純物濃度分布を概略的に示す。上述の実施例においては、ソース／ドレイン領域にはアモルファス化を行なわなかったため、イオン注入されたＢは、テールを引いた分布ｂ１のような形状となる。ソース／ドレイン領域にもアモルファス化を行なうと、分布ｂ２のように、Ｂ濃度が急激に低下する濃度分布となる。
【００７９】
チャネル領域の濃度がＮ（ｃｈ）である場合、濃度分布ｂ２が形成する接合深さは、濃度分布ｂ１が形成する接合深さより大幅に浅くなリ、接合近傍でＢ濃度は急峻に減少する。
【００８０】
濃度分布ｂ１が接合を形成する場合、接合近傍でのｐ型不純物濃度は緩やかに減少し、広い空乏化が容易に生じる。このため、ソース／ドレイン領域の寄生容量を小さく保つことが可能である。濃度分布ｂ２が接合を形成する場合には、接合近傍のｐ型不純物濃度は急激に減少している。広い空乏層の形成は抑制され、ソース／ドレイン領域の寄生容量は大きくなってしまう。
【００８１】
ゲート電極においては、アモルファス層が存在するので、曲線ｂ１に示すような裾を引いた濃度分布が防止され、曲線ｂ２のように深さが制限される。このため、Ｂイオンのゲート絶縁膜突抜けが効率的に防止される。
【００８２】
ゲート電極下方のチャネル領域には、Ｂ不純物は実質的に注入されない。ゲート電極下方のチャネル領域は、ゲ−ト電極ドープ用のＢを実質的に含まず、サイドウォールＳＷ下方の領域と実質的に同一のＢ濃度分布を有する。なお、「実質的に」とは、電気的特性で考察した時の意味である。
【００８３】
ＦＩＧ．４Ｂは、上述のｐＭＯＳトランジスタの構成を概略的に示す。エクステンション領域１１に連続する深いソース／ドレイン領域１４は、閾値調整用領域７よりも深い位置に接合を形成する。このため、ソース／ドレイン領域の寄生容量は小さく保てる。
【００８４】
活性領域表面をアモルファス化すると、ソース／ドレイン領域形成時のＢ濃度分布が規制され、浅いソース／ドレイン領域１４ｘに変化する。不純物濃度分布は急峻に変化するようになり、上述のようにｐ型ソース／ドレイン領域１４ｘの空乏化は制限され、ソース／ドレイン領域の寄生容量は増大する。
【００８５】
さらに、閾値調整用イオン注入等によりチャネル領域の不純物濃度は深さ方向で変化する。接合深さが閾値調整用領域７内に移動すると、チャネル領域の不純物濃度が高くなり、高濃度のｎ型領域に高濃度のｐ型領域が接し、さらに大きな寄生容量を形成してしまうことになる。
【００８６】
さらに、基板表面にシリサイド層２１を形成した場合、シリサイド層とｐｎ接合との距離が短くなり、リーク電流の原因となる。深いソース／ドレイン領域１４としたことにより、シリサイド層２１を形成してもリーク電流の増大を抑制することができる。
【００８７】
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えばプロセスパラメータは設計に応じて種々変更可能である．複数種類のトランジスタやさらに受動素子などの異種素子を集積化することも可能である。その他、種々の変更、改良、組み合わせなどが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００８８】
【図１】ＦＩＧｓ．１Ａ、１Ｂは、現在の技術の解析結果を示すグラフである。
【図２】ＦＩＧｓ．２Ａ，２Ｂは、Ｇｅのイオン注入による効果を説明するためのグラフである。
【図３−１】ＦＩＧｓ．３Ａ−３Ｄは、本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図３−２】ＦＩＧｓ．３Ｅ−３Ｈは、本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図４】ＦＩＧｓ．４Ａ，４Ｂは、本発明の実施例の機能を説明するグラフ及びダイアグラムである。
【図５】ＦＩＧｓ．５Ａ−５Ｃは、従来技術の１例による半導体装置の製造方法を示す半導体基板の断面図である。
【図６】ＦＩＧｓ．６Ａ−６Ｃは、従来技術の他の１例による半導体装置の製造方法を示す半導体基板の断面図である。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004107450.tif 000010
【図２】
2004107450.tif 000011
【図３−１】
2004107450.tif 000012
【図３−２】
2004107450.tif 000013
【図４】
2004107450.tif 000014
【図５】
2004107450.tif 000015
【図６】
2004107450.tif 000016
【手続補正書】
【提出日】平成17年12月14日(2005.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、
（ｃ）不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、
（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、
（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記半導体がシリコンであり、前記不純物がＧｅまたはＳｉである請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
前記アモルファス層が結晶化しない温度が、６００℃以下である請求の範囲第２項記載の半導体装置の製造方法。
【請求項４】
さらに、
（ｇ）前記工程（ｅ）の前に、前記ゲート電極をマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、ソース／ドレインのエクステンション領域を形成する工程、
を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項５】
前記半導体基板が第１導電型活性領域と、第２導電型活性領域を含み、前記工程（ｄ）は第１導電型活性領域、第２導電型活性領域上方にそれぞれゲート電極を形成し、さらに、
（ｆ−１）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第２導電型活性領域に第１導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程、
を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項６】
素子分離領域によって画定された第１導電型活性領域を含む半導体基板と、
前記第１導電型活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、不純物と第２導電型不純物とを含む多結晶半導体のゲート電極と、
前記ゲート電極側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ外方の前記第１導電型活性領域に前記第２導電型不純物をイオン注入することにより形成された、前記不純物を含まない高濃度ソース／ドレイン領域と、
前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まないチャネル領域と、
を有する半導体装置。
【請求項７】
さらに、
前記ゲート電極外方の前記第１導電型活性領域に第２導電型不純物をイオン注入することにより形成されたソース／ドレインのエクステンション領域、
を含む請求の範囲第６項記載の半導体装置。
【請求項８】
前記半導体基板がさらに第２導電型活性領域を含み、さらに、
前記第２導電型活性領域上に形成された他のゲート絶縁膜と、
前記他のゲート絶縁膜上に形成され、第１導電型不純物を含む多結晶半導体の他のゲート電極と、
前記他のゲート電極側壁上に形成された他のサイドウォールスペーサと、
前記他のサイドウォールスペーサ外方の前記第２導電型活性領域に前記第１導電型不純物をイオン注入することにより形成された他の高濃度ソース／ドレイン領域と、
を含む請求の範囲第６項記載の半導体装置。
【請求項９】
前記他のゲート電極が、前記不純物を含み、前記他のゲート電極下方に画定される他のチャネル領域が実質的に前記第１導電型不純物を含まない請求の範囲第８項記載の半導体装置。
【請求項１０】
素子分離領域によって画定された第１導電型活性領域を含む単結晶半導体基板と、
前記第１導電型活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、多結晶の下層とアモルファスの上層とを有し、不純物と第２導電型不純物とを含むゲート電極と、
前記ゲート電極側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ外方の前記第１導電型活性領域に、前記不純物はイオン注入せず、前記第２導電型不純物をイオン注入することにより形成された単結晶ソース／ドレイン領域と、
前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まない単結晶チャネル領域と、
を有する半導体装置。
【請求項１１】
前記単結晶半導体基板がシリコン基板であり、前記不純物がＧｅまたはＳｉであり、前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記第２導電型不純物がＢである請求の範囲第１０項記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と半導体装置の製造方法に関し、特に微細化されたトランジスタを含む半導体装置と半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の集積度はさらに向上している。高集積化のために構成要素であるトランジスタは微細化される。現在、９０ｎｍルールを用いたＣＭＯＳトランジスタのゲート長は４０ｎｍ以下が開発されている。トランジスタが微細化されると、パンチスルーによるリーク電流等の短チャネル効果が生じ得る。
【０００３】
短チャネル効果を防止するため、ソース／ドレイン領域は、接合深さの浅いエクステンション領域と、その外側の深いソース／ドレイン領域とで構成されるようになる。飛程の短いイオン注入により浅いエクステンション領域を形成しても、その後高温の熱処理を行なうと、添加した不純物が拡散し、接合深さが深くなってしまう。
【０００４】
このため、イオン注入後の活性化等の熱処理を低温で行なうことが望まれる。低温熱処理で不純物を活性化しようとすると、活性化不足が生じ、駆動電流が低下し得る。
【０００５】
ソース／ドレイン間のパンチスルー防止のためには、浅いエクステンション領域を囲むように逆導電型のポケット（ハロー）領域を形成することも行なわれる。ポケット領域は、例えば基板法線方向から傾いた斜めイオン注入を用いて形成される。
【０００６】
高性能な半導体集積回路装置を実現するためには、集積度の向上と、トランジスタ駆動電流の維持ないし増加が望まれる。
【０００７】
ＦＩＧｓ．５Ａ−５Ｃは、基本的従来技術によるｐチャネルＭＯＳトランジスタの製造方法を示す。
【０００８】
ＦＩＧ．５Ａに示すように、シリコン基板１０１表面にシャロートレンチアイソレーション（ＳＴＩ）１０２により、素子分離領域を形成する。素子分離領域で画定された活性領域内に、ウェル形成用、寄生トランジスタ防止用、閾値調整用等のイオン注入を行ない、ｎ型ウェル１０４を形成する。
【０００９】
活性領域１０４の清浄な表面を露出させた後、シリコン表面を熱酸化し、ゲート酸化膜１０５を形成する。ゲート絶縁膜１０５を形成した後、その上に多結晶シリコンのゲート電極層１０６を化学気相堆積（ＣＶＤ）により形成する。
【００１０】
ＦＩＧ．５Ｂに示すように、ゲート電極層１０６上にホトレジスト層を塗布し、露光現像してゲート電極パターンのレジストマスクを形成し、多結晶シリコン層
１０６をエッチングし、ゲート電極Ｇｐを形成する。その後レジストマスクは除去する。パターニングしたゲート電極Ｇｐをマスクとし、ｎ型ウェル１０４にｐ型不純物のイオン注入を行ない、ソース／ドレインの浅いエクステンション領域１１１を形成する。
【００１１】
ＦＩＧ．５Ｃに示すように、シリコン基板１０１全面上に酸化シリコン等の絶縁層を堆積し、リアクティブイオンエッチング（ＲＩＥ）等により異方性エッチングを行なって平坦部上の絶縁層を除去する。ゲート電極Ｇｐ側壁上にサイドウォールスペーサＳＷが残る。サイドウォールスペーサＳＷ外方にはシリコン基板表面が露出する。
【００１２】
ゲート電極Ｇｐ及びサイドウォールスペーサＳＷをマスクとし、ｐ型不純物を深くイオン注入し、深い高濃度ソース／ドレイン領域１１４を形成する。このようにして、ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタが形成される。なお、ＣＭＯＳ装置を製造する場合には、各イオン注入工程はｎチャネルＭＯＳ（ｎＭＯＳ）領域とｐＭＯＳ領域とをレジストマスクで分離してそれぞれ独立に行なう。
【００１３】
トランジスタの微細化と共に、ゲート長は短くなる。ゲート高さを従来通りに維持しようとすると、ゲート高さが高くなりすぎ、不安定となる。トランジスタのスケーリングと共に、ゲート高さも低くすることが望まれる。
【００１４】
ところで、ｐＭＯＳトランジスタのｐ型不純物としては、ボロン（Ｂ）が主に用いられる。ゲート高さを低くすると、深いソース／ドレイン領域を形成するｐ型不純物Ｂのイオン注入において、ゲート電極にイオン注入されたＢイオンがゲート絶縁膜を突き抜け、チャネル領域に達する現象が生じる。Ｂイオンのゲート絶縁膜突き抜けを防止するためには、新たな工夫が望まれる。
【００１５】
ＦＩＧｓ．６Ａ−６Ｃは、ゲート電極高さを低くし、かつＢイオンのゲート絶縁膜突き抜けを防止することを可能とする従来技術によるｐＭＯＳトランジスタの製造方法を示す。
【００１６】
ＦＩＧ．６Ａに示すように、シリコン基板１０１にＳＴＩによる素子分離領域１０２を形成した後、必要なイオン注入を行ない、ｎ型ウェル１０４を形成する。ｎ型ウェル１０４表面上にゲート酸化膜１０５を形成し、その上にゲート電極１０６を形成する。ゲート電極１０６は、トランジスタの微細化に伴い、ゲート電極高さを低くしたものである。
【００１７】
ゲート電極１０６をマスクとして用い、ｐ型不純物Ｂを低い加速エネルギでイオン注入し、浅いｐ型エクステンション領域１１１を形成する。なお、イオン注入の加速エネルギは低いので、ゲート電極１０６にイオン注入されたＢイオンがゲート酸化膜１０５を突き抜ける現象は生じ難い。
【００１８】
ＦＩＧ．６Ｂに示すように、ゲート電極Ｇｐ側壁上にサイドウォールスペーサＳＷを形成した後、Ｇｅをイオン注入し、プレアモルファス化を行なう。ゲート電極Ｇｐにおいては、その上部がアモルファス層１０９に変換される。ゲート電極Ｇｐ下層には多結晶シリコン層１０６が残る。Ｇｅイオンは、活性領域１０４にも注入され、サイドウォールスペーサＳＷ外方にアモルファス層１１８を形成する。
【００１９】
ＦＩＧ．６Ｃに示すように、ゲート電極Ｇｐ及びサイドウォールスペーサＳＷ外方の活性領域１０４に対し、ｐ型不純物Ｂをイオン注入し、高濃度ｐ型ソース／ドレイン領域を形成する。
【００２０】
ゲート電極Ｇｐにおいては、上層部がアモルファス層１０９になっているため、イオン注入深さが規制され、Ｂのゲート酸化膜突き抜けが防止される。活性領域１０４においても、アモルファス層が形成されているため、イオン注入深さが規制され、接合深さが規制された高濃度ソース／ドレイン領域１１４ｓが形成される。
【００２１】
その後、イオン注入された不純物を活性化し、ｐＭＯＳトランジスタを完成する。この製造方法によれば、ｐ型不純物Ｂの高濃度イオン注入における注入深さが規制されるため、Ｂのゲート絶縁膜の突き抜け現象が防止される。
【００２２】
しかしながら、高濃度ソース／ドレイン領域の注入深さも規制される。高濃度ソース／ドレイン領域の不純物濃度勾配が急峻となる。ドレイン領域への負電圧印加による空乏層が広がり難くなり、ソース／ドレイン領域の寄生容量が増加する。寄生容量の増加は、動作速度の劣化につながる。
【００２３】
例えば、特開平９−２３００３号公報は、ｐＭＯＳトランジスタを、ゲート電極を形成した後、Ｉｎをイオン注入してｐ型エクステンション領域を形成し、サイドウォールスペーサを形成し、チャネリング防止のためＳｉイオンを注入し、その後Ｂをイオン注入して高濃度ソース／ドレイン領域を形成することを開示する。
【特許文献１】特開平９−２３００３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、微細化され、高速動作可能かつ駆動電流の大きなｐＭＯＳトランジスタを作成することのできる半導体装置の製造方法を提供することである。
【００２５】
本発明の他の目的は、ゲート電極高さを低くし、Ｂのゲート絶縁膜突き抜けを規制すると共に、ソース／ドレイン領域の寄生容量増加も規制することのできる半導体装置の製造方法を提供することである。
【００２６】
本発明のさらに他の目的は、安定性良く、高速動作可能で高い駆動電流を有し、短チャネル効果を抑制することのできる、ｐＭＯＳトランジスタを有する半導体装置を提供することである。
【００２７】
本発明の他の目的は、ゲート電極高さを抑制し、ゲート絶縁膜を貫通するＢ不純物のチャネル領域への突き抜けを抑制し、ソース／ドレイン領域の寄生容量を低く抑えることの可能なｐＭＯＳトランジスタを含む半導体装置を提供することである。
【課題を解決するための手段】
【００２８】
本発明の１観点によれば、（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、（ｃ）不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、を含む半導体装置の製造方法が提供される。
【００２９】
本発明の他の観点によれば、素子分離領域によって画定された第１導電型活性領域を含む半導体基板と、前記第１導電型活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、不純物と第２導電型不純物とを含む多結晶半導体のゲート電極と、前記ゲート電極側壁上に形成されたサイドウォールスペーサと、前記サイドウォールスペーサ外方の前記第１導電型活性領域に前記第２導電型不純物をイオン注入することにより形成された、前記不純物を含まない高濃度ソース／ドレイン領域と、前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まないチャネル領域と、を有する半導体装置が提供される。
【００３０】
本発明のさらに他の観点によれば、素子分離領域によって画定された第１導電型活性領域を含む単結晶半導体基板と、前記第１導電型活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、多結晶の下層とアモルファスの上層とを有し、不純物と第２導電型不純物とを含むゲート電極と、前記ゲート電極側壁上に形成されたサイドウォールスペーサと、前記サイドウォールスペーサ外方の前記第１導電型活性領域に、前記不純物はイオン注入せず、前記第２導電型不純物をイオン注入することにより形成された単結晶ソース／ドレイン領域と、前記ゲート電極下方の前記第１導電型活性領域内に画定され、実質的に前記ゲート電極ドープ用の第２導電型不純物を含まない単結晶チャネル領域と、を有する半導体装置が提供される。
【発明の効果】
【００３１】
本発明のいずれかの目的を達成することができる。
【発明を実施するための最良の形態】
【００３２】
本発明者等は、現在の技術を解析し、問題点を解決するためにはどのようなことが可能であるかを検討した。
【００３３】
ＦＩＧｓ．５Ａ−５Ｃに示した技術によれば、Ｂイオンのチャネル領域への突き抜けを防止するためには、ゲート電極高さを高く保つことが必要である。しかしながら、ゲート電極高さを高く維持し、不純物の活性化を低温で行なうと、不純物が十分活性化されず、得られるドレイン電流が減少することが判明した。
【００３４】
ＦＩＧ．１Ａは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの多結晶シリコンゲート電極の厚さを１００ｎｍと７０ｎｍの２種類とし、ソース／ドレイン領域及びゲート電極に対する高濃度のイオン注入を行なった後、不純物活性化のラピッドサーマルアニール（ＲＴＡ）を低温、中温、高温の３種類で行なった場合のドレイン電流の変化を示すグラフである。
【００３５】
横軸はＲＴＡの温度を低、中、高の３種類で示し、縦軸はゲート電極高さ７０ｎｍのトランジスタを高温でアニールした場合のドレイン電流を１００％とした時のドレイン電流Ｉｄの劣化率を単位％で示す。値が高いほど、劣化が大きい。
【００３６】
図中左側にｎＭＯＳトランジスタの測定結果を示し、右側にｐＭＯＳトランジスタの測定結果を示す。いずれにおいても、活性化熱処理の温度が低くなると、ドレイン電流Ｉｄが低下する。さらに、ゲート電極高さが１００ｎｍの場合、ゲート電極高さが７０ｎｍの場合よりもドレイン電流Ｉｄの劣化が大きい。
【００３７】
ドレイン電流の劣化は、特にｐＭＯＳにおいて著しい。ゲート電極高さ１００ｎｍ、低温アニールｐＭＯＳトランジスタは、ゲート電極高さ７０ｎｍ、高温アニールｐＭＯＳトランジスタと比べ、３０％以上もドレイン電流Ｉｄが劣化している。ゲート電極高さを７０ｎｍとすれば、低温アニールでもドレイン電流Ｉｄの劣化は１５％未満で収まる。
【００３８】
このように、ドレイン電流の劣化を抑制しようとすると、ゲート電極高さを１００ｎｍ以下に低くすることが望まれる。ゲート電極高さを低くすると、ｐＭＯＳトランジスタの深い高濃度ソース／ドレイン領域を形成する際のＢイオンのゲート絶縁膜突き抜けが問題となる。
【００３９】
ＦＩＧ．１Ｂは、多結晶シリコン層にイオン注入したＢ+イオンの分布を示すグラフである。横軸が深さを単位ｎｍで示し、縦軸がＢ濃度を単位ｃｍ-3の対数スケールで示す。
【００４０】
サンプルは、厚さ２００ｎｍの多結晶シリコン層を堆積し、Ｂ+イオンを加速エネルギ３−５ｋｅＶ、ドーズ量５×１０15ｃｍ-2で垂直方向にイオン注入したものである。Ｂ濃度の分布は２次イオン質量分析（ＳＩＭＳ）により測定した。
【００４１】
曲線ｓ３は、加速エネルギ３ｋｅＶでイオン注入したＢの深さ方向の分布を示す。同様、曲線ｓ４、ｓ５は、加速エネルギ４ｋｅＶ、５ｋｅＶでイオン注入したＢ濃度の深さ方向分布を示す。加速エネルギの増加につれ、Ｂ濃度のピーク位置は、深い位置に移動する。ピークを過ぎると、Ｂ濃度分布は低下する。曲線ｓ３は、深さ４０ｎｍ程度で減少が緩やかになる。曲線ｓ４、ｓ５は、曲線ｓ３と比較すると、ピークから深さ７５ｎｍ位までの領域でＢ濃度が持ちあがった形状を示す。
【００４２】
深さ約７５ｎｍ以上の領域では加速エネルギに拘わらず分布がほぼ同一となっている。特に深さ８０ｎｍ以上の領域においては、加速エネルギに拘わらず、Ｂ濃度分布に差は認められない。深さ７５ｎｍにおいて、Ｂ濃度は約１０19ｃｍ-3であり、深さ１０５ｎｍでＢ濃度はようやく２×１０18ｃｍ-3強となる。これらの結果から、ゲート電極高さを７０ｎｍに低くすると、かなりの量のＢイオンがゲート絶縁膜を貫通し、その下のチャネル領域に達することが予想される。
【００４３】
ゲート絶縁膜を通過してチャネル領域に無視できない濃度のＢイオンが突き抜けると、ｐＭＯＳトランジスタの閾値が不安定となり、ｐＭＯＳトランジスタが安定に動作しなくなる。
【００４４】
ＦＩＧ．１Ｂに示すＢ濃度分布は、深さの増大と共に濃度分布が素直に減少せず裾を引く形状となっている。このような不純物の異常分布は、例えば単結晶シリコンにおいてチャネリングとして知られている。Ｂイオンは、多結晶シリコンに対してもチャネリング現象を示すと考えることができる。
【００４５】
チャネリング防止のためには、アモルファス化が有効であることが知られている。シリコン単結晶をアモルファス化するためには、比較的質量の大きい元素をイオン注入することが有効であると知られている。導電性付与不純物であるＡｓ，Ｓｂ，Ｉｎ等を用いることもできる。電気的な影響を避けるためには、シリコンと同族の中性イオン、Ｇｅ、Ｓｉ等を用いることができる。特にＧｅは質量が大きく、アモルファス化に有効である。
【００４６】
ＦＩＧ．２Ａは、多結晶シリコン層にＧｅ+イオンをイオン注入した時のＧｅの深さ方向濃度分布をシミュレーションで求めた結果を示すグラフである。横軸は深さを単位ｎｍで示し、縦軸はＧｅ濃度を単位ｃｍ-3の対数スケールで示す。曲線ｇ５は、加速エネルギ５ｋｅＶでＧｅ+イオンをイオン注入した時の濃度分布である。同様、曲線ｇ１０、ｇ１５、ｇ２０は、加速エネルギ１０ｋｅＶ、１５ｋｅＶ、２０ｋｅＶでＧｅ+イオンをイオン注入した時のＧｅ濃度分布を示す。ドーズ量は全て、１×１０15ｃｍ-2である。
【００４７】
加速エネルギの増大に従い、Ｇｅ濃度分布のピーク値が深い位置に移り、濃度分布全体も深い方向に移動する。Ｇｅ濃度が１×１０19atoms・ｃｍ-3になる深さで見ると、加速エネルギを５ｋｅＶ、１０ｋｅＶ、１５ｋｅＶ、２０ｋｅＶと増加していくと、深さは約３３ｎｍ、４１ｎｍ、５０ｎｍ、５６ｎｍと深くなる。
【００４８】
ＦＩＧ．２Ｂは、Ｇｅ+イオン注入によりアモルファス化した多結晶シリコン層にＢ+イオンをイオン注入した時のＢ濃度分布を示すグラフである。Ｂ+イオンは、加速エネルギ４ｋｅＶ、ドーズ量５×１０15ｃｍ-2でイオン注入した。横軸は、多結晶シリコン層内の深さを単位ｎｍで示し、縦軸はＢ濃度を単位ｃｍ-3の対数スケールで示す。Ｂ+イオン注入の前に、Ｇｅ+イオンを種々の加速エネルギで、ドーズ量は１×１０15ｃｍ-2と一定条件で、イオン注入した。
【００４９】
曲線ｂ（ｇ５）は、Ｇｅを加速エネルギ５ｋｅＶでイオン注入した後、Ｂ+イオンを注入した場合のＢ濃度分布である。同様、曲線ｂ（ｇ１０）、ｂ（ｇ２０）は、Ｇｅ+イオンを加速エネルギ１０ｋｅＶ、２０ｋｅＶでイオン注入した後、Ｂ+イオンを注入した場合のＢの濃度分布である。曲線ｂ（ｇ０）は、Ｇｅをイオン注入しなかった場合のＢ濃度分布である。曲線ｂ（ａ‐Ｓｉ）は、多結晶シリコンに代え、アモルファスＳｉ層に対し、Ｂをイオン注入した場合のＢ濃度分布を示す。
【００５０】
曲線ｂ（ｇ０）が大きく裾を引く形状であるのに対し、曲線ｂ（ａ‐Ｓｉ）はほとんど裾を引いていない形状であり、アモルファス層が異常分布の抑制に有効であることを明瞭に示す。曲線ｂ（ｇ２０）は、曲線ｂ（ａ−Ｓｉ）とほぼ同等の分布を示し、加速エネルギ２０ｋｅＶでＧｅ+イオンを１×１０15ｃｍ-2程度イオン注入すると、ほぼアモルファスシリコン層と同等の結果が得られることを示している。
【００５１】
曲線ｂ（ｇ５）は、Ｇｅイオン注入無しの場合ｂ（ｇ０）と較べれば異常分布が抑制されているが、その効果は限られたものである。Ｇｅ+イオンの加速エネルギが５ｋｅＶでは、不十分と考えられる。
【００５２】
曲線ｂ（ｇ１０）は、特に浅い領域では曲線ｂ（ｇ２０）に近い分布を示し、異常分布は大幅に抑制されている。深い領域では裾を引き出すが、その幅は抑えられている。
【００５３】
深さ７５ｎｍのＢ濃度は、曲線ｂ（ｇ０）、ｂ（ｇ５）、ｂ（ｇ１０）、ｂ（ｇ２０）でそれぞれ、１×１０19ｃｍ-3強、６×１０18ｃｍ-3、３×１０18ｃｍ-3、約５×１０17ｃｍ-3となっている。
【００５４】
Ｂの異常分布を抑制するためには、Ｇｅイオン注入は加速エネルギ１０ｋｅＶ−２０ｋｅＶの範囲で行なうことが望ましいと考えられる。１０ｋｅＶ未満では効果が少ない。２０ｋｅＶより高くしても効果の増大は望み難い。逆に、ゲート絶縁膜を貫通してチャネル領域にＧｅが注入され、チャネル領域の電気的特性に影響を与える可能性がある。
【００５５】
ソース／ドレイン領域及びゲート電極に対する高濃度のＢイオン注入の前に、ゲート電極にＧｅイオン注入を行ない、アモルファス層を形成しておけば、その後のＢイオンの注入深さを規制することに有効であることが判る。但し、Ｇｅイオン注入をシリコン基板にも行なってしまうと、ソース／ドレイン領域の深さも浅くなってしまう。ソース／ドレイン領域のＢ濃度分布を拡げ、十分の深さに接合を形成し、寄生容量を抑制するためには、シリコン基板にはＧｅ+イオン注入を行なわないことが好ましい。
【００５６】
以下、本発明の実施例による半導体装置の製造方法の主要工程を説明する。
【００５７】
ＦＩＧ．３Ａに示すように、シリコン基板１表面にＳＴＩによる素子分離領域２を形成する。ＳＴＩにより画定された活性領域に、必要なイオン注入を行ない、ｐ型ウェル３、ｎ型ウェル４を形成する。各ウェルにおけるイオン注入は、ウェル形成用、寄生トランジスタ防止用、閾値調整用等を含む。特に、破線より上の領域７は、閾値調整用イオン注入により、不純物濃度が高い領域である。
【００５８】
ウェル形成後、清浄な活性領域表面上に例えば厚さ約１ｎｍのゲート酸化膜５を熱酸化により形成する。ゲート酸化膜５の上に、厚さ１００ｎｍ未満、例えば厚さ約７５ｎｍの多結晶シリコン層６を熱ＣＶＤにより堆積する。
【００５９】
ＦＩＧ．３Ｂに示すように、ｎＭＯＳ（ｐウェル）領域３の多結晶シリコン層６の上にレジストマスク８を形成し、ｐＭＯＳ領域の多結晶シリコン層６にＧｅ+イオンを加速エネルギ２０ｋｅＶ，ドーズ量１×１０15ｃｍ-2でイオン注入する。Ｇｅのイオン注入により、多結晶シリコン層６の上部がアモルファスシリコン層９に変換される。
【００６０】
なお、Ｇｅのイオン注入は，加速エネルギ１０ｋｅＶ−２０ｋｅＶの範囲で行なうことが好ましい。加速エネルギ１０ｋｅＶ未満では、アモルファス化の効果が少なく、後に行なわれるＢイオンのイオン注入における異常分布抑制の効果が低い。加速エネルギ２０ｋｅＶであれば、Ｂイオンのイオン注入に対し、ａ−Ｓｉとほぼ同等の、十分な異常分布抑制効果を有する。
【００６１】
ＦＩＧ．３Ｃに示すように、同一のレジストマスク８を介して、Ｂ+イオンを例えば加速エネルギ３ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入する。このＢイオンのイオン注入は、後に行なわれるＢイオンのイオン注入のみでは、ｐＭＯＳトランジスタのゲート電極におけるＢイオン濃度が不足する場合、それを補うものである。アモルファス層９が、Ｂの深さ方向異常分布を抑制する。
【００６２】
後におこなわれるＢイオンのイオン注入濃度が十分高い場合は、このＢイオンのイオン注入は省略しても良い。この場合、ＦＩＧ．３Ｂに示すＧｅのイオン注入においてマスク８は省略してもよい。多結晶シリコン層６全域にＧｅイオン注入を行なえば、全領域においてその後のイオン注入における異常分布抑制効果が得られる。
【００６３】
なお、ＦＩＧ．３Ｂの工程と、ＦＩＧ３Ｃの工程とはその順序を逆にしてもよい。その場合は、Ｂのイオン注入でＢがチャネル領域に突き抜けないように加速エネルギを設定する。ゲート電極層の上層をアモルファス層に変換した後は、対象とするイオン注入が終了するまでアモルファス層を多結晶層に変換するような熱処理は行わないようにする。加熱温度は、６００℃以下、より好ましくは５００℃以下にすることが望ましい。
【００６４】
ＦＩＧ．３Ｄに示すように、ゲート電極層６（９）の上にレジスト層を形成し、ＡｒＦ露光装置でゲート電極パターンを露光し、レジストパターンを現像した後、ＲＩＥによりゲート電極層をパターニングし、ゲート電極Ｇｐ、Ｇｎを形成する。例えばゲート電極Ｇｐ、Ｇｎのゲート長は３０ｎｍとする。その後レジストパターンは除去する。
【００６５】
ＦＩＧ．３Ｅに示すように、ｎＭＯＳ領域をレジストマスク１０で覆い、ｐＭＯＳ領域においてゲート電極Ｇｐをマスクとし、ソース／ドレインのエクステンション領域形成用Ｂイオンのイオン注入を行なう。例えばＢ+イオンを加速エネルギ０．５ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。加速エネルギが低く、ゲート電極層の上層はアモルファス層９となっているため、イオン注入されたＢイオンのゲート絶縁膜突き抜けは生じない。
【００６６】
さらにＰ+イオンを加速エネルギ１０ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入し、ポケット領域Ｐｎを形成する。ポケット領域は短チャネル効果抑制に有効である。
【００６７】
その後レジストマスク１０を除去し、ｐＭＯＳ領域を覆う新たなマスクを形成し、ｎＭＯＳ領域に対し浅いｎ型エクステンション領域及びｐ型ポケット領域形成用のイオン注入を行なう。ｎ型不純物として、例えばＡｓを加速エネルギ１ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入し、ｐ型不純物として例えばＢを加速エネルギ７ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入する。
【００６８】
ＦＩＧ．３Ｆに示すように、ｎＭＯＳ領域においてもｎ型エクステンション領域１２、ｐ型ポケット領域Ｐｐが形成される。なお、以後の図においては、ポケット領域の図示を省略する。
【００６９】
シリコン基板全面に例えば６００℃以下の低温ＣＶＤで、酸化シリコン膜を例えば厚さ８０ｎｍ堆積する。この酸化シリコン膜に対し、リアクティブイオンエッチング（ＲＩＥ）を行ない、平坦部の酸化シリコン膜を除去する。ゲート電極Ｇｐ、Ｇｎ側壁上にのみ、酸化シリコン膜のサイドウォールスペーサＳＷが残る。
【００７０】
ＦＩＧ．３Ｇに示すように、ｎＭＯＳ領域を覆うレジストマスク１３を形成し、ｐＭＯＳ領域においてゲート電極Ｇｐ、サイドウォールスペーサＳＷをマスクとし、深く高濃度のソース／ドレイン領域を形成するためのイオン注入を行なう。例えばＢ+イオンを加速エネルギ３ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注入する。
【００７１】
ｐ型不純物Ｂが、アモルファスシリコン層と多結晶シリコン層との積層で形成されたゲート電極ＧｐとサイドウォールスペーサＳＷ外方の単結晶シリコン領域にイオン注入される。ゲート電極Ｇｐにおいては、Ｂの異常分布がアモルファス層９により抑制される。ゲート電極下方のチャネル領域（ｎウェル４）は、実質的にＢ注入を受けない。
【００７２】
ゲート電極層の全厚さをアモルファス層とすると、その後の不純物活性化でゲート電極下部の不純物が十分活性化できない、活性化不足が生じ得る。ゲート電極下層は多結晶シリコン層６のままに保つと、その後の不純物活性化が良好に行われる。
【００７３】
単結晶シリコン領域においては、アモルファス層が存在しないので、Ｂが裾を引いて深く迄分布し、低い接合容量を形成するのに十分な、深いソース／ドレイン領域１４が形成される。
【００７４】
ｐＭＯＳ領域のソース／ドレイン領域のイオン注入を終了した後、レジストマスク１３を除去し、ｐＭＯＳ領域を覆う新たなレジストマスクを形成する。ｎＭＯＳ領域に対して、例えばＰ+イオンを加速エネルギ６ｋｅＶ、ドーズ量５×１０15ｃｍ-2でイオン注入し、深い高濃度ｎ型ソース／ドレイン領域を形成する。ｎＭＯＳトランジスタにおいては、ｎ型不純物Ｐのゲート絶縁膜突抜けは、未だ問題となっていないので、アモルファス層が存在しなくても問題ない。
【００７５】
但し、ゲート電極の高さがさらに低くなり、ｎ型不純物Ｐのゲート絶縁膜突抜けが生じる可能性もある。その場合は、ＦＩＧ．３ＢのＧｅイオン注入を、多結晶シリコン層６全面に行なえば、ｎ型不純物のイオン注入に対してもチャネリング抑制の効果が得られるであろう。
【００７６】
ＦＩＧ．３Ｈに示すように、ｎＭＯＳ領域にも深いｎ型ソース／ドレイン領域１５が形成される。その後、１０００℃−１０５０℃、０秒のスパイクアニールを行ない、イオン注入した不純物の活性化を行なう。ｐ型不純物、ｎ型不純物の活性化が行われると共に、ゲート電極上層のアモルファスシリコン層も多結晶シリコン層に変換される。ゲート電極下層の多結晶シリコン層６は、不純物活性化の不足を抑制するのに効果的である。
【００７７】
このようにして、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが形成される。以後、公知の工程に従い、層間絶縁膜形成、引出し配線形成、多層配線形成等の工程を行い、半導体集積回路装置を完成する。一般的な半導体集積回路装置の製造工程に関しては、例えば米国特許第６，４６５，８２９号、第６，４９２，７３４号、米国特許出願第１０／３５２、０２９号、第１０／３５０、２１９号（これらの全内容をここに参照により取り込む）を参照する。
【００７８】
ＦＩＧ．４Ａは、上述のｐＭＯＳトランジスタ製造工程における深いソース／ドレイン領域形成の際の不純物濃度分布を概略的に示す。上述の実施例においては、ソース／ドレイン領域にはアモルファス化を行なわなかったため、イオン注入されたＢは、テールを引いた分布ｂ１のような形状となる。ソース／ドレイン領域にもアモルファス化を行なうと、分布ｂ２のように、Ｂ濃度が急激に低下する濃度分布となる。
【００７９】
チャネル領域の濃度がＮ（ｃｈ）である場合、濃度分布ｂ２が形成する接合深さは、濃度分布ｂ１が形成する接合深さより大幅に浅くなリ、接合近傍でＢ濃度は急峻に減少する。
【００８０】
濃度分布ｂ１が接合を形成する場合、接合近傍でのｐ型不純物濃度は緩やかに減少し、広い空乏化が容易に生じる。このため、ソース／ドレイン領域の寄生容量を小さく保つことが可能である。濃度分布ｂ２が接合を形成する場合には、接合近傍のｐ型不純物濃度は急激に減少している。広い空乏層の形成は抑制され、ソース／ドレイン領域の寄生容量は大きくなってしまう。
【００８１】
ゲート電極においては、アモルファス層が存在するので、曲線ｂ１に示すような裾を引いた濃度分布が防止され、曲線ｂ２のように深さが制限される。このため、Ｂイオンのゲート絶縁膜突抜けが効率的に防止される。
【００８２】
ゲート電極下方のチャネル領域には、Ｂ不純物は実質的に注入されない。ゲート電極下方のチャネル領域は、ゲ−ト電極ドープ用のＢを実質的に含まず、サイドウォールＳＷ下方の領域と実質的に同一のＢ濃度分布を有する。なお、「実質的に」とは、電気的特性で考察した時の意味である。
【００８３】
ＦＩＧ．４Ｂは、上述のｐＭＯＳトランジスタの構成を概略的に示す。エクステンション領域１１に連続する深いソース／ドレイン領域１４は、閾値調整用領域７よりも深い位置に接合を形成する。このため、ソース／ドレイン領域の寄生容量は小さく保てる。
【００８４】
活性領域表面をアモルファス化すると、ソース／ドレイン領域形成時のＢ濃度分布が規制され、浅いソース／ドレイン領域１４ｘに変化する。不純物濃度分布は急峻に変化するようになり、上述のようにｐ型ソース／ドレイン領域１４ｘの空乏化は制限され、ソース／ドレイン領域の寄生容量は増大する。
【００８５】
さらに、閾値調整用イオン注入等によりチャネル領域の不純物濃度は深さ方向で変化する。接合深さが閾値調整用領域７内に移動すると、チャネル領域の不純物濃度が高くなり、高濃度のｎ型領域に高濃度のｐ型領域が接し、さらに大きな寄生容量を形成してしまうことになる。
【００８６】
さらに、基板表面にシリサイド層２１を形成した場合、シリサイド層とｐｎ接合との距離が短くなり、リーク電流の原因となる。深いソース／ドレイン領域１４としたことにより、シリサイド層２１を形成してもリーク電流の増大を抑制することができる。
【００８７】
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えばプロセスパラメータは設計に応じて種々変更可能である．複数種類のトランジスタやさらに受動素子などの異種素子を集積化することも可能である。その他、種々の変更、改良、組み合わせなどが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００８８】
【図１】ＦＩＧｓ．１Ａ、１Ｂは、現在の技術の解析結果を示すグラフである。
【図２】ＦＩＧｓ．２Ａ，２Ｂは、Ｇｅのイオン注入による効果を説明するためのグラフである。
【図３−１】ＦＩＧｓ．３Ａ−３Ｄは、本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図３−２】ＦＩＧｓ．３Ｅ−３Ｈは、本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図４】ＦＩＧｓ．４Ａ，４Ｂは、本発明の実施例の機能を説明するグラフ及びダイアグラムである。
【図５】ＦＩＧｓ．５Ａ−５Ｃは、従来技術の１例による半導体装置の製造方法を示す半導体基板の断面図である。
【図６】ＦＩＧｓ．６Ａ−６Ｃは、従来技術の他の１例による半導体装置の製造方法を示す半導体基板の断面図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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