(57)【特許請求の範囲】
【請求項１】
ＬＳＢページとＭＳＢページとがペアードページ構造に対をなしてプログラムまたは読み出されるマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法において、
それぞれ、前記マルチレベルセルフラッシュメモリのＬＳＢページのうち、少なくとも２つ以上のＬＳＢページを含む第１ＬＳＢページグループから第ｎ（ｎは、２以上の自然数）ＬＳＢページグループまでを設定する段階と、
第ｉ（ｉは、ｎ以下の自然数）ＬＳＢページグループに属する第１ＬＳＢページから第ｘ（ｘは、２以上の自然数）ＬＳＢページまでをプログラムする段階と、
前記第１ＬＳＢページから前記第ｘＬＳＢページまでに対する第ｉＬＳＢパリティーページを生成して保存する段階と、
前記第１ＬＳＢページから前記第ｘＬＳＢページまでのＬＳＢページのそれぞれに対応する第１ＭＳＢページから第ｘＭＳＢページまでをプログラムする段階と、
第ｊ（ｊは、ｘ以下の自然数）ＭＳＢページをプログラムする途中で前記マルチレベルセルフラッシュメモリへの電力供給が遮断される場合、前記第ｉＬＳＢパリティーページを利用して前記第ｊＭＳＢページと対をなす第ｊＬＳＢページを復旧する段階と、
を含むことを特徴とするマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項２】
前記第ｉＬＳＢパリティーページは、
前記マルチレベルセルフラッシュメモリのブロックのうち、前記第ｉＬＳＢページグループが位置するブロックと同じブロックに位置することを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項３】
前記第ｉＬＳＢパリティーページは、
前記マルチレベルセルフラッシュメモリのブロックのうち、前記第ｉＬＳＢページグループが位置するブロックと異なるブロックに位置することを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項４】
前記第ｉＬＳＢパリティーページは、
前記マルチレベルセルフラッシュメモリと異なるメモリに位置することを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項５】
前記第ｉＬＳＢパリティーページが位置するメモリは、
不揮発性メモリであることを特徴とする請求項４に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項６】
前記第ｉＬＳＢページグループと隣接して位置するＬＳＢページグループを第（ｉ＋１）ＬＳＢページグループとする時、
前記第（ｉ＋１）ＬＳＢページグループは、
前記第ｉＬＳＢページグループと最も隣接して位置する第（ｘ＋１）ＬＳＢページ、及び前記第（ｘ＋１）ＬＳＢページと前記第（ｘ＋１）ＬＳＢページに対応する第（ｘ＋１）ＭＳＢページとの間に位置するＬＳＢページを備えることを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項７】
前記第１ＭＳＢページから前記第ｘＭＳＢページまでに対するプログラムが終了する場合、
前記第（ｉ＋１）ＬＳＢページグループに属する前記第（ｘ＋１）ＬＳＢページまたは第２（ｘ＋１）ＬＳＢページのいずれか１つをプログラムし、前記第（ｘ＋１）ＬＳＢページまたは前記第２（ｘ＋１）ＬＳＢページのいずれか１つに対する第（ｉ＋１）ＬＳＢパリティーページを生成する段階と、
前記第（ｘ＋１）ＬＳＢページまたは前記第２（ｘ＋１）ＬＳＢページのいずれか１つに対応する前記第１ＭＳＢページから前記第ｘＭＳＢページまでに対するプログラムを行う間に前記マルチレベルセルフラッシュメモリへの電力供給が遮断される場合、前記第（ｉ＋１）ＬＳＢパリティーページを利用して対応するＬＳＢページを復旧する段階と、
を含むことを特徴とする請求項６に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項８】
前記マルチレベルセルフラッシュメモリのペアードページ構造は、
任意のＬＳＢページが、前記任意のＬＳＢページと４個のページほど離隔して位置するＭＳＢページと対をなすことを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項９】
前記マルチレベルセルフラッシュメモリのペアードページ構造は、
任意のＬＳＢページが、ＬＳＢページのうち最も先に位置する２つのＬＳＢページ及び最も後ろに位置する２つのＬＳＢページである場合、前記任意のＬＳＢページと４個のページ離隔して位置するＭＳＢページと対をなし、
前記任意のページが、ＬＳＢページのうち最も先に位置する２つのＬＳＢページ及び最も後ろに位置する２つのＬＳＢページでない場合、前記任意のＬＳＢページと６個のページ離隔して位置するＭＳＢページと対をなすことを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１０】
前記マルチレベルセルフラッシュメモリは、
２ビットのマルチレベルセルフラッシュメモリであることを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１１】
前記第ｉＬＳＢパリティーページは、
前記第１ＬＳＢページから前記第ｘＬＳＢページまでを排他的論理和して生成されることを特徴とする請求項１０に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１２】
前記第ｊＬＳＢページを復旧する段階は、
前記第ｉＬＳＢパリティーページ、及び前記第１ＬＳＢページから前記第ｘＬＳＢページまでのうち、前記第ｉＬＳＢパリティーページを除外したＬＳＢページを排他的論理和することを特徴とする請求項１１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１３】
前記マルチレベルセルフラッシュメモリは、
ｎ（ｎは、３以上の自然数）ビットのマルチレベルセルフラッシュメモリであることを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１４】
前記第ｉＬＳＢページグループは、
前記第１ＬＳＢページから前記第ｘＬＳＢページまでのうち、少なくとも２つ以上のＬＳＢページを含むサブＬＳＢページグループを、前記ｎに対応する数だけ備えることを特徴とする請求項１３に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１５】
前記第ｉＬＳＢパリティーページは、
それぞれの前記サブＬＳＢページグループに対して生成されることを特徴とする請求項１４に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１６】
前記第ｉＬＳＢパリティーページは、
それぞれの前記サブＬＳＢページグループに属するＬＳＢページを排他的論理和して生成されることを特徴とする請求項１５に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１７】
前記第ｊＬＳＢページを復旧する段階は、
前記第ｊＬＳＢページが属するサブＬＳＢページグループのＬＳＢページのうち、前記第ｊＬＳＢページを除外したＬＳＢページと、前記第ｊＬＳＢページが属するサブＬＳＢページグループに対応する前記第ｉＬＳＢパリティーページとを排他的論理和することを特徴とする請求項１６に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１８】
前記マルチレベルセルフラッシュメモリは、
ＮＡＮＤフラッシュメモリであることを特徴とする請求項１に記載のマルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法。
【請求項１９】
ＬＳＢページとＭＳＢページとがペアードページ構造に対をなしてプログラムまたは読み出されるマルチレベルセルフラッシュメモリにおけるプログラム方法において、
それぞれ、前記マルチレベルセルフラッシュメモリのＬＳＢページのうち、少なくとも２つ以上のＬＳＢページを含む第１ＬＳＢページグループから第ｎ（ｎは、２以上の自然数）ＬＳＢページグループまでを設定する段階と、
第ｉ（ｉは、ｎ以下の自然数）ＬＳＢページグループに属する第１ＬＳＢページから第ｘ（ｘは、２以上の自然数）ＬＳＢページまでをプログラムする段階と、
前記第１ＬＳＢページから前記第ｘＬＳＢページまでに対する第ｉＬＳＢパリティーページを生成して保存する段階と、
前記第１ＬＳＢページから前記第ｘＬＳＢページまでの１つのＬＳＢページのそれぞれに対応する第１ＭＳＢページから第ｘＭＳＢページまでをプログラムする段階と、
第ｊ（ｊは、ｘ以下の自然数）ＭＳＢページをプログラムする途中で前記マルチレベルセルフラッシュメモリへの電力供給が遮断される場合、前記第ｉＬＳＢパリティーページを利用して前記第ｊＭＳＢページと対をなす第ｊＬＳＢページを復旧する段階と、
を含むことを特徴とするマルチレベルセルフラッシュメモリにおけるプログラム方法。
【請求項２０】
請求項１に記載のＬＳＢページ復旧方法を利用するマルチレベルセルフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、特に、ＬＳＢページグループを設定し、これについてのＬＳＢパリティーを生成して、ＭＳＢページに対するプログラム実行中に電力供給が中断しても、ＬＳＢページを容易に復旧できるマルチレベルセルフラッシュメモリ装置におけるＬＳＢページ復旧方法に関する。
【背景技術】
【０００２】
ＭＬＣ（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）フラッシュメモリは、一つのセルに２つ以上のビットがプログラムされるが、このうち下位ビットをＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）といい、上位ビットをＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）という。特許文献１にはセル相互間の干渉現象を改善するためのＮＡＮＤフラッシュメモリ素子のプログラム方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０９０９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ＭＳＢページに対するプログラム実行中に電力供給が中断されても、ＬＳＢページを容易に復旧できるマルチレベルセルフラッシュメモリ装置におけるＬＳＢページ復旧方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態による、ＬＳＢページとＭＳＢページとがペアードページ（ｐａｉｒｅｄ  ｐａｇｅ）構造に対をなしてプログラムまたは読み出される、マルチレベルセルフラッシュメモリにおけるＬＳＢページ復旧方法において、それぞれ、マルチレベルセルフラッシュメモリのＬＳＢページのうち、少なくとも２つ以上のＬＳＢページを含む第１ＬＳＢページグループから第ｎ（ｎは、２以上の自然数）ＬＳＢページグループまでを設定する段階と、第ｉ（ｉは、ｎ以下の自然数）ＬＳＢページグループに属する第１ＬＳＢページから第ｘ（ｘは、２以上の自然数）ＬＳＢページまでをプログラムする段階と、第１ＬＳＢページから第ｘＬＳＢページまでに対する第ｉＬＳＢパリティーページを生成して保存する段階と、第１ＬＳＢページから第ｘＬＳＢページのＬＳＢページのそれぞれに対応する第１ＭＳＢページから第ｘＭＳＢページまでをプログラムする段階と、第ｊ（ｊは、ｘ以下の自然数）ＭＳＢページをプログラムする途中でマルチレベルセルフラッシュメモリへの電力供給が遮断される場合、第ｉＬＳＢパリティーページを利用して第ｊＭＳＢページと対をなす第ｊＬＳＢページを復旧する段階と、を含む。
【０００６】
望ましくは、第ｉＬＳＢパリティーページは、マルチレベルセルフラッシュメモリのブロックのうち、第ｉＬＳＢページグループが位置するブロックと同じブロックに位置する。または、第ｉＬＳＢパリティーページは、マルチレベルセルフラッシュメモリのブロックのうち、第ｉＬＳＢページグループが位置するブロックと異なるブロックに位置する。
または、第ｉＬＳＢパリティーページは、マルチレベルセルフラッシュメモリと異なるメモリに位置する。このとき、第ｉＬＳＢパリティーページが位置するメモリは不揮発性メモリである。
【０００７】
望ましくは、第ｉＬＳＢページグループと隣接して位置するＬＳＢページグループを第（ｉ＋１）ＬＳＢページグループとする時、第（ｉ＋１）ＬＳＢページグループは、第ｉＬＳＢページグループと最も隣接して位置する第（ｘ＋１）ＬＳＢページ、及び第（ｘ＋１） ＬＳＢページと第（ｘ＋１）ＬＳＢページに対応する第（ｘ＋１）ＭＳＢページとの間に位置するＬＳＢページを備える。
【０００８】
このとき、第１ＭＳＢページから第ｘＭＳＢページまでに対するプログラムが終了する場合、第（ｉ＋１）ＬＳＢページグループに属する第（ｘ＋１）ＬＳＢページまたは第２（ｘ＋１）ＬＳＢページをプログラムし、第（ｘ＋１）ＬＳＢページまたは第２（ｘ＋１）ＬＳＢページのいずれか１つのＬＳＢページに対する第（ｉ＋１）ＬＳＢパリティーページを生成する段階と、第（ｘ＋１）ＬＳＢページまたは第２（ｘ＋１）ＬＳＢページに対応する第１ＭＳＢページから第ｘＭＳＢページまでに対するプログラムを行う間にマルチレベルセルフラッシュメモリへの電力供給が遮断される場合、第（ｉ＋１）ＬＳＢパリティーページを利用して対応するＬＳＢページを復旧する段階と、を含む。
【０００９】
望ましくは、マルチレベルセルフラッシュメモリのペアードページ構造は、任意のＬＳＢページが、任意のＬＳＢページと４個のページほど離隔して位置するＭＳＢページと対をなす構造である。または、マルチレベルセルフラッシュメモリのペアードページ構造は、任意のＬＳＢページが、ＬＳＢページのうち最も先に位置する２つのＬＳＢページ及び最も後ろに位置する２つのＬＳＢページである場合、任意のＬＳＢページと４個のページほど離隔して位置するＭＳＢページと対をなし、任意のページが、ＬＳＢページのうち最も先に位置する２つのＬＳＢページ及び最も後ろに位置する２つのＬＳＢページでない場合、任意のＬＳＢページと６個のページほど離隔して位置するＭＳＢページと対をなす構造である。
【００１０】
望ましくは、マルチレベルセルフラッシュメモリは、２ビットのマルチレベルセルフラッシュメモリである。このとき、第ｉＬＳＢパリティーページは、第１ＬＳＢページから第ｘＬＳＢページまでを排他的論理和して生成される。また、第ｊＬＳＢページを復旧する段階は、第ｉＬＳＢパリティーページ、及び第１ＬＳＢページから第ｘＬＳＢページまでのうち、第ｉＬＳＢパリティーページを除外したＬＳＢページを排他的論理和する。
【００１１】
望ましくは、マルチレベルセルフラッシュメモリは、ｎ（ｎは、３以上の自然数）ビットのマルチレベルセルフラッシュメモリである。このとき、第ｉＬＳＢページグループは、第１ＬＳＢページから第ｘＬＳＢページまでのうち、少なくとも２つ以上のＬＳＢページを含むサブＬＳＢページグループを、ｎに対応する数ほど備える。また、第ｉＬＳＢパリティーページは、それぞれのサブＬＳＢページグループに対して生成される。
このとき、第ｉＬＳＢパリティーページは、それぞれのサブページグループに属するＬＳＢページを排他的論理和して生成される。また、第ｊＬＳＢページを復旧する段階は、第ｊＬＳＢページが属するサブページグループのＬＳＢページのうち、第ｊＬＳＢページを除外したＬＳＢページと、第ｊＬＳＢページが属するサブページグループに対応する第ｉＬＳＢパリティーページとを排他的論理和する。
【００１２】
望ましくは、マルチレベルセルフラッシュメモリは、ＮＡＮＤフラッシュメモリである。
本発明によれば、ＭＳＢページに対するプログラム実行中に電力供給が中断しても、ＬＳＢページを容易に復旧できる。
本発明の詳細な説明で引用される図面をさらに十分に理解するために、各図面の簡単な説明が提供される。
【図面の簡単な説明】
【００１３】
【図１】２ビットＭＬＣフラッシュメモリに対するセルしきい電圧分布の一例を示す図である。
【図２Ａ】２ビットＭＬＣフラッシュメモリにおけるプログラム過程を示す図である。
【図２Ｂ】２ビットＭＬＣフラッシュメモリにおけるプログラム過程を示す図であって、図２Ａとは異なる図である。
【図３】２ビットＭＬＣフラッシュメモリにおけるＬＳＢページとＭＳＢページとの間のペアードページ構造を概略的に示す図である。
【図４】図３のペアードページ構造の一例を示す図である。
【図５】図４のペアードページ構造におけるＬＳＢパリティーページの位置についての一例を示す図である。
【図６】図３のペアードページ構造の他の例を示す図である。
【図７】図６のペアードページ構造におけるＬＳＢパリティーページの位置についての一例を示す図である。
【図８】ＬＳＢパリティーページがＬＳＢページと異なるブロックに位置する実施形態を示す図である。
【図９】ＬＳＢパリティーページがＬＳＢページと異なるメモリに位置する実施形態を示す図である。
【図１０】３ビットＭＬＣフラッシュメモリにおけるＬＳＢページとＭＳＢページとの間のペアードページ構造の一例を示す図である。
【図１１】図１０のペアードページ構造におけるＬＳＢパリティーページの位置についての一例を示す図である。
【発明を実施するための最良の形態】
【００１４】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００１５】
ＭＬＣフラッシュメモリは、一つのセルに２個のビットあるいは、それ以上のビットが割り当てられるが、このうち下位ビットをＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）といい、上位ビットをＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）という。ＬＳＢとＭＳＢとは、セルアレイ上で同じワードラインについている同じセルであるが、２個の異なるページを構成するので、ＬＳＢとＭＳＢとはそれぞれ、相異なるページアドレスによってプログラムされる。
【００１６】
この時、下位ビットを記録または再生する場合にはＬＳＢページになり、上位ビットを記録または再生する場合にはＭＳＢページとなる。本発明は一つのセルが表すビットの数に関係なく適用できるが、説明の便宜のために、以下ではＭＬＣフラッシュメモリの１セルが２個のビット値を表す場合について説明する。また、以下で説明されるフラッシュメモリはＮＡＮＤフラッシュメモリでありうる。
【００１７】
図１は、２ビットＭＬＣフラッシュメモリに対するセルしきい電圧分布の一例を示す図面である。
図１を参照すれば、２ビットＭＬＣフラッシュメモリのメモリセルそれぞれは、セルしきい電圧の大きさによって、（１１）、（１０）、（００）及び（０１）のうち一つの値を表す。このように、ＭＬＣフラッシュメモリが２個のビットを表す場合、最小限２回のプログラム過程が要求される。
【００１８】
図２は、２ビットＭＬＣフラッシュメモリにおけるプログラム過程を示す図面である。
図２Ａを参照すれば、まず、（１１）に初期化した（ａ）メモリセルのＬＳＢ（１）が（０）にプログラムされ（ｂ）、プログラムされたメモリセルは（１０）の値を持つ。次いで、図２Ｂのように、（１１）に初期化（ａ）したプログラムセルのＭＳＢが（０）にプログラムされ（ｂ）、プログラムされたメモリセルは（０１）の値を持つか、または（１０）にプログラムされた（ａ）メモリセルのＭＳＢが（０）にプログラムされて（ｂ）（００）の値を持つ。
【００１９】
このように、それぞれ異なるページにプログラムされるＬＳＢ及びＭＳＢは、図３に図示されるペアードページ構造により連結されうる。
図３は、２ビットＭＬＣフラッシュメモリにおけるＬＳＢページとＭＳＢページとの間のペアードページ構造を概略的に示す図面である。
図４は、図３のペアードページ構造の一例を示す図面である。
図３及び図４を参照すれば、図３のペアードページ構造は図４に図示されるように、最初の２つのＬＳＢページ０、１と図示しない最後の２つのＬＳＢページとは、４ページほど離隔して位置するＭＳＢページと対をなし、残りのＬＳＢページ（２）、（３）、（６）、（７）、…は、６ページほど離隔して位置するＭＳＢページと対をなすことができる。例えば、ＬＳＢページ（０）とＭＳＢページ（４）とが対をなし、ＬＳＢページ（２）とＭＳＢページ（８）とが対をなすことができる。
【００２０】
図５は、図４のペアードページ構造におけるＬＳＢパリティーページの位置についての一例を示す図面である。
図５を参照すれば、隣接して位置する任意の数のＬＳＢページをＬＳＢページグループという。この時、第２ＬＳＢページグループ（ＬＰＧ２）は、第１ＬＳＢページグループＬＰＧ１に最も近く位置するＬＳＢページ（Ｆ）、及びＬＳＢページ（Ｆ）と対をなすＭＳＢ（Ｋ）とＬＳＢページ（Ｆ）との間に存在するＬＳＢページ（Ｇ）、（Ｊ）及び（ＰＡＲ２）で形成される。
【００２１】
各ＬＳＢページグループに属するＬＳＢページに対するＬＳＢパリティーページが備えられる。例えば、第１ＬＳＢパリティーグループ（ＬＰＧ１）の３個のＬＳＢページ（Ａ）、（Ｂ）及び（Ｃ）に対するＬＳＢパリティーページ（ＰＡＲ１）が備えられる。この時、ＬＳＢパリティーページ（ＰＡＲ１）は、３個のＬＳＢページ（Ａ）、（Ｂ）及び（Ｃ）に対して生成されるパリティー生成方法ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙ  ｏｆ  Ｉｎｄｅｐｅｎｄｅｎｔ／Ｉｎｅｘｐｅｎｓｉｖｅ  Ｄｉｓｋｓ）技法で使われる情報生成方法を利用して具現できる。
【００２２】
ただし、以下では説明の便宜のために、ＬＳＢパリティーページ（ＰＡＲ１）が３個のＬＳＢページ（Ａ）、（Ｂ）及び（Ｃ）を排他的論理和（ＸＯＲ）して生成される場合に限って記述される。例えば、それぞれ、（０）、（１）及び（１）にプログラムされたＬＳＢページ（Ａ）、（Ｂ）及び（Ｃ）に対して、ＬＳＢパリティーページ（ＰＡＲ１）は（０）、（１）及び（１）を順次に排他的論理和して（０）の値を持つことができる。
【００２３】
図５は、ＭＳＢページ（Ｄ）をプログラムする途中で突然に電力供給が中断される場合を図示する。この場合、ＭＳＢページ（Ｄ）に対応するＬＳＢページ（Ａ）のプログラム状態が保証されない。ＭＬＣフラッシュメモリは互いに関連するＬＳＢページとＭＳＢページとが同一ワードラインを共有するため、突然な電力供給の中断でＭＳＢページのプログラムが正常に終了しない場合、ＬＳＢページのプログラム状態が保証されない。
【００２４】
例えば、（０１）にプログラムするためにＬＳＢ（１）をプログラムした後、ＭＳＢ（０）をプログラムする途中で電力供給が中断される場合、（１）にプログラムされたＬＳＢページのセル電位が変化されうる。この場合、ＬＳＢが（１）ではない（０）に認識されうる。
【００２５】
本発明の実施形態によるフラッシュメモリは、ＬＳＢパリティーページを参照してＬＳＢページを復元する。ＭＳＢページ（Ｄ）のプログラム途中で電力供給が中断すれば、ＬＳＢパリティーページ（ＰＡＲ１）、ＬＳＢページ（Ｃ）及び（Ｂ）を順次に排他的論理和してＬＳＢページ（Ａ）を復旧できる。例えば、（０）のＬＳＢパリティーページ（ＰＡＲ１）及び（１）のＬＳＢページ（Ｃ）を排他的論理和した（１）と、（１）のＬＳＢページ（Ｂ）を排他的論理和した結果である（０）とで、ＬＳＢページ（Ａ）を復旧できる。
【００２６】
このように、本発明の実施形態によるフラッシュメモリ装置は、ＭＳＢページをプログラムする途中で電力供給が遮断されても、容易にＬＳＢページを復旧できる。
【００２７】
図６は、図３のペアードページ構造の他の例を示す図面である。
図３及び図６を参照すれば、図６は図４とは異なって、あらゆるＬＳＢページが４ページほど離隔して位置するＭＳＢページと対をなすことができる。例えば、ＬＳＢページ（０）とＭＳＢページ（４）とが対をなし、ＬＳＢページ（２）とＭＳＢページ（６）とが対をなすことができる。
【００２８】
図７は、図６のペアードページ構造におけるＬＳＢパリティーページの位置についての一例を示す図面である。
図７を参照すれば、第１ＬＳＢページグループ（ＬＰＧ１）に属するＬＳＢページ（Ａ）、（Ｂ）及び（Ｃ）に対して第１ＬＳＢパリティーページ（ＰＡＲ１）が備えられ、第２ＬＳＢページグループ（ＬＰＧ２）に属するＬＳＢページ（Ｈ）、（Ｉ）及び（Ｊ）に対して第２ＬＳＢパリティーページ（ＰＡＲ２）が備えられる。図７は、ＬＳＢページグループの構成を除いては図５と同一であるので、これについてのさらに詳細な説明は省略する。
【００２９】
以上で説明された図５及び図７のフラッシュメモリは、ＬＳＢパリティーページがＬＳＢページと同じブロックに備えられる。しかし、これに限定されるものではなく、図８に図示されるように、ＬＳＢパリティーページ（ＰＡＲ１）、（ＰＡＲ２）、（ＰＡＲ３）、…は、ＬＳＢページ（Ａ）、（Ｂ）、（Ｃ）、…が位置するブロックＢＬＫｉと異なるブロックＢＬＫｊに位置できる。
【００３０】
また、図９に図示されるように、ＬＳＢパリティーページ（ＰＡＲｘ）は、ＬＳＢページ（Ａ）、（Ｂ）、（Ｃ）、…が位置するメモリＦＭと異なるメモリＮＶＲＡＭに位置できる。特に、不揮発性メモリにＬＳＢパリティーページを保存することで、ＬＳＢパリティーページによりかかるメモリ容量を減らすことができる。
【００３１】
任意のＬＳＢページグループに対応するＭＳＢページに対して正常にプログラムが終了する場合、該当ＬＳＢページグループに対するＬＳＢパリティーページは何の機能もしないページになるが、不揮発性メモリの場合、置き換え更新（ｉｎ−ｐｌａｃｅ  ｕｐｄａｔｅ）機能が支援されるので、かかるＬＳＢパリティーページが保存された位置に新たなＬＳＢパリティーページを上書きすることができるためである。
【００３２】
以上、２ビットＭＬＣフラッシュメモリにおけるＬＳＢページ復旧方法について説明した。次いで、３ビットＭＬＣフラッシュメモリにおけるＬＳＢページ復旧方法について簡略に説明する。
【００３３】
図１０は、３ビットＭＬＣフラッシュメモリにおけるＬＳＢページとＭＳＢページとの間のペアードページ構造の一例を示す図面である。
図１０を参照すれば、ＬＳＢページ（０）及び（４）がＭＳＢページ（８）と対をなし、ＬＳＢページ（１）及び（５）がＭＳＢページ（９）と対をなす。残りのページも同じ方法で対をなして、３ビットのセル値を表す。
【００３４】
図１１は、図１０のペアードページ構造におけるＬＳＢパリティーページの位置についての一例を示す図面である。
図１１を参照すれば、図５などと同様にＬＳＢページグループに対してＬＳＢパリティーが備えられる。ただし、３ビットＭＬＣフラッシュメモリではＬＳＢが２ビットであるため、各ビットに対応するＬＳＢページグループが要求される。例えば、図１１に図示されるように、ＬＳＢのうち一つのビットに対する第１１ＬＳＢページグループ（ＬＰＧ１１）及び第１２ＬＳＢページグループ（ＬＰＧ１２）が備えられる。
【００３５】
この時、ＬＳＢパリティーページはＬＳＢの各ビットに対して備えられる。例で、第１１ＬＳＢページグループ（ＬＰＧ１１）に対する第１１ＬＳＢパリティーページ（ＰＡＲ１１）、及び第１２ＬＳＢページグループ（ＬＰＧ１２）に対する第１２ＬＳＢパリティーページ（ＰＡＲ１２）が備えられうる。
【００３６】
第１１ＬＳＢページグループＬＰＧ１１に属するＬＳＢページ（Ａ）、（Ｂ）及び（Ｃ）に対するプログラムが終わり、第１２ページグループ（ＬＰＧ１２）に属するＬＳＢページ（Ｄ）をプログラムする途中でフラッシュメモリへの電力供給が遮断される場合、図５で）説明された方法によりＬＳＢページ（Ａ）が復元されうる。すなわち、第１１ ＬＳＢパリティーページ（ＰＡＲ１１）、ＬＳＢページ（Ｃ）及び（Ｂ）を順次に排他的論理和してＬＳＢページ（Ａ）が復旧されうる。
【００３７】
同様に、第１２ＬＳＢページグループ（ＬＰＧ１２）に属するＬＳＢページ（Ｄ）、（Ｅ）及び（Ｆ）に対するプログラムが終わり、ＭＳＢページ（Ｇ）をプログラムする途中で電力供給が遮断される場合、前述した方法でＬＳＢページ（Ａ）が復旧され、第１２ＬＳＢパリティーページ（ＰＡＲ１２）、ＬＳＢページ（Ｆ）及び（Ｅ）を順次に排他的論理和してＬＳＢページ（Ｄ）が復旧される。
【００３８】
このように、本発明の実施形態によるＬＳＢ復旧方法は、３ビット以上のＭＬＣフラッシュメモリに対しても容易に適用されうる。
【００３９】
以上のように図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【図１】
0005314149.tif 000002
【図２Ａ】
0005314149.tif 000003
【図２Ｂ】
0005314149.tif 000004
【図３】
0005314149.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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