(57)【特許請求の範囲】
【請求項１】
半導体層に形成される凹溝内にゲート酸化膜を介してゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域を有する半導体装置であって、金属膜からなるゲート配線とコンタクトするため、前記ゲート電極と連続して形成されるゲートパッド部が、前記凹溝と同時に設けられる凹部内に形成され、前記凹溝内のゲート電極および前記凹部内の前記ゲートパッドの表面は、前記半導体層の表面よりもエッチバックにより低くされ、かつ、前記ゲート電極および前記ゲートパッドの表面に設けられる絶縁膜により前記凹溝および凹部の角部が被覆され、
さらに、前記ゲートパッドが形成される凹部は前記凹溝の幅より広く形成されると共に、前記ゲートパッドは前記凹部の側面側で底面側よりも高い形状である半導体装置。
【請求項２】
前記トレンチ構造のトランジスタセルのそれぞれが、前記ゲート電極周囲の前記半導体層表面側に、該半導体層と異なる導電形のチャネル拡散領域および該半導体層と同じ導電形のソース領域が順次縦方向に設けられ、該ソース領域の表面に金属膜からなるソース配線が直接設けられ、該ソース配線の金属が前記ソース領域およびチャネル拡散領域にスパイクすることによりオーミックコンタクトが得られる合金層が形成される構造である請求項１記載の半導体装置。
【請求項３】
前記セル領域より外周側の絶縁膜上にリング状のｐ形層とｎ形層とが平面的に交互に設けられることにより双方向の保護ダイオードが形成され、かつ、前記ｐ形層またはｎ形層の最内周および最外周の層にリング状にコンタクトする金属膜がそれぞれ設けられ、該リング状にコンタクトする金属膜のそれぞれが金属膜からなるソース配線およびゲート配線のいずれかと連続的に形成されてなる請求項１または２記載の半導体装置。
【請求項４】
前記保護ダイオードの最外周の層とコンタクトしてゲート配線が設けられ、該ゲート配線が部分的に前記保護ダイオードを跨いで前記セル領域周囲の前記ゲートパッドと接続されるようにゲート接続部が形成され、該ゲート接続部と前記ソース配線の前記最内周の層とコンタクトするソース接続部とが、平面的に交互に形成されてなる請求項３記載の半導体装置。
【請求項５】
前記セル領域の最外周に前記半導体層と異なる導電形の拡散領域が形成され、前記保護ダイオードの最内周の層にコンタクトされる前記ソース配線が、該拡散領域にもコンタクトされてなる請求項３または４記載の半導体装置。
【請求項６】
前記セル領域の内部または外周に設けられるゲートパッドが、該ゲートパッドと隣接する前記セル領域の前記チャネル拡散領域と対向する部分には前記凹部および前記ゲートパッドが形成されないで、分断されてなる請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記セル領域の内部または外周に設けられるゲートパッドの下側に、前記トランジスタセルのチャネル拡散領域より深く、該チャネル拡散領域と同じ導電形からなる拡散領域が形成されてなる請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
半導体層に形成される凹溝内にゲート酸化膜を介してゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域を有する半導体装置の製法であって、
（ａ）前記半導体層に前記凹溝および該凹溝よりも幅広の凹部を形成してその表面に酸化膜を形成し、
（ｂ）ポリシリコン膜を全面に堆積して前記凹溝内および凹部内にポリシリコンを埋め込み、前記凹部の表面のみにマスクを設けてエッチバックを行い、
（ｃ）前記マスクを除去してさらにエッチバックを行って前記凹溝および凹部が形成されない半導体層の表面のゲート酸化膜が完全に露出するまでエッチバックを行うことにより、前記凹溝内にゲート電極を、前記凹部内にゲートパッドを、それぞれの表面が前記半導体層の表面よりも低く、かつ、前記ゲートパッドの側面を底面より高く形成し、
（ｄ）前記ゲート電極およびゲートパッドの表面を含む全面に前記凹溝および凹部の角部を被覆するように絶縁膜を形成し、
（ｅ）前記半導体層の表面および前記ゲートパッドの表面にコンタクト孔を形成して金属膜を堆積することにより、前記半導体層表面と接続したソース配線、および前記ゲートパッドと接続したゲート配線を形成する
ことを特徴とする半導体装置の製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層の表面から形成される凹溝内にゲート電極を形成する、いわゆるトレンチ構造のトランジスタセルがマトリクス状に配列される絶縁ゲート型のパワー用ＭＯＳＦＥＴを有する半導体装置およびその製法に関する。さらに詳しくは、ゲート配線とコンタクトされるゲートパッドをゲート電極が形成される凹溝と同様に半導体層表面から掘り下げられた凹部内に形成することにより、ゲートの絶縁破壊耐圧を向上させたＭＯＳＦＥＴを有する半導体装置およびその製法に関する。
【背景技術】
【０００２】
従来のトレンチ構造のハイパワー用ゲート駆動型ＭＯＳトランジスタは、大電流化のため、トランジスタセルを多数個マトリクス状に並列に形成する構造が採られている。たとえば図８（ａ）に一部の断面説明図が示されるように、ｎ+形の半導体基板２１ａ上に、ドレイン領域とするｎ形の半導体層（エピタキシャル成長層）２１がエピタキシャル成長され、その半導体層２１に凹溝が格子状に形成され、その内表面にゲート酸化膜２４が形成されると共に、ゲート電極２５とするポリシリコンが埋め込まれている。そして、その周囲の半導体層２１にｐ形のチャネル拡散領域２２が形成され、そのゲート電極２５側周囲にｎ+形ソース領域２３が形成されることにより、ゲート酸化膜２４に接して縦方向にチャネル領域２２ａが形成されている。さらに表面に形成されたＳｉＯ2などからなる絶縁膜２６にコンタクト孔を形成し、露出するソース領域２３およびチャネル拡散領域２２とオーミックコンタクトするようにソース配線２７が形成され、半導体基板２１ａの裏面にドレイン電極２８が形成されている。
【０００３】
前述のゲート電極２５は、ポリシリコンなどからなり、完全に低抵抗には形成されないため、図８（ｂ）に半導体チップのゲート配線２９の例を示す平面説明図が示されるように、トランジスタセル領域３０の周囲、またはセル領域３０内に部分的に、Ａｌなどからなる金属膜によるゲート配線を接続してワイヤボンディング部２９ａから遠くのセルにも抵抗が増大しないように形成されている。このポリシリコン膜とＡｌなどからなる金属膜とをコンタクトさせるため、図８（ｃ）にゲート配線２９部分の一部の斜視説明図が示されるように、ゲート電極２５と連続的に半導体層表面に図示しないゲート酸化膜を介してゲートパッド２５ａが形成され、そのゲートパッド２５ａに絶縁膜３１（図の左側にも絶縁膜が形成されるが、図では省略されている）を介してゲート配線２９が形成されている。なお、図８（ｂ）に示されるように、セル領域３０内にゲートフィンガ２９ｂと呼ばれるゲート配線が所々に設けられる場合もあるが、その場合も同様の構造になっている。
【０００４】
なお、このトランジスタセルにおけるゲート電極で囲まれるセルの平面的構造は、正方形や５角形、６角形などの任意の形状に形成される。また、これらのトランジスタでは、モータのような誘導性負荷に接続されることが多く、その場合、動作をオフにするとき、逆方向の起電力が印加されることがあり、トランジスタが破壊するのを防止するため、前述のように、ソース電極２７をチャネル拡散領域２２とも接続させることにより、ソース・ドレイン間に逆方向の保護用ダイオードを形成する方法が採られている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述のように、トレンチ構造のＭＯＳＦＥＴでは、ゲート配線２９と接続されるゲートパッド２５ａは、半導体層の表面にゲート酸化膜を介して形成されているため、凹溝内に形成されるゲート電極２５より高い位置になり、ゲート電極２５と連続して形成されるゲートバッド２５ａは、図８（ｃ）のＡで示されるような凹溝の角部を経由している。角部は、一般的に酸化膜が形成されにくいため薄くなり、ゲートパッドと半導体層とがショートしたり、ゲート耐圧が低下するという問題がある。そのため、その角部にもゲート酸化膜が充分に形成されるように、丸め処理と呼ばれる処理、すなわち角部を丸くする処理が行われているが、それでも耐圧を充分に向上させることができない。この角部を丸くする処理は、たとえばＲＩＥなどのエッチングをした後に表面の荒れた半導体層を除去するため犠牲酸化をしてその酸化膜を除去する工程が行われるが、その犠牲酸化を１１００℃程度（通常は９００℃程度）の高い温度で行って厚い酸化膜を形成し除去することにより行われる。
【０００６】
また、この種の半導体装置では、とくにサージなどに対しても充分に保護されることが重要である。
【０００７】
さらに、ゲートフィンガなどを設けなくても、周囲のトランジスタセルに低抵抗で信号伝達をできると共に、できるだけセルの数を多く形成することができ、オン抵抗を小さくして大電流化することが望まれている。
【０００８】
さらに、この種のトランジスタセルが多数個マトリクス状に配列される半導体装置では、そのセル領域外周のトランジスタセルに電界が集中しやすく破壊しやすいとい問題がある。
【０００９】
本発明は、このような問題を解決するためになされたもので、トレンチ構造のトランジスタセルがマトリクス状に多数個形成され、そのゲート電極に金属膜からなるゲート配線がコンタクトされる半導体装置でも、ゲート耐圧を充分に高くすることができる構造の半導体装置およびその製法を提供することを目的とする。
【００１０】
本発明の他の目的は、トレンチ構造で耐圧を向上させながら、サージなどに対しても、破壊し難い構造の半導体装置を提供することにある。
【００１１】
本発明のさらに他の目的は、ゲート配線をできるだけ少なくしながら、各セルに均一に信号を伝達し得る構造の半導体装置を提供することにある。
【００１２】
本発明のさらに他の目的は、トレンチ構造で耐圧を向上させながら、できるだけセルの数を増やし、大電流化が可能なハイパワー用ＭＯＳＦＥＴを有する半導体装置を提供することにある。
【００１３】
本発明のさらに他の目的は、ゲートパッドが凹部内に形成されても、セル領域のｐｎ接合の空乏層をチップ外周部まで延ばして、その耐圧を向上させ得る構造の半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明による半導体装置は、半導体層に形成される凹溝内にゲート酸化膜を介してゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域を有する半導体装置であって、金属膜からなるゲート配線とコンタクトするため、前記ゲート電極と連続して形成されるゲートパッド部が、前記凹溝と同時に設けられる凹部内に形成され、前記凹溝内のゲート電極および前記凹部内の前記ゲートパッドの表面は、前記半導体層の表面よりもエッチバックにより低くされ、かつ、前記ゲート電極および前記ゲートパッドの表面に設けられる絶縁膜により前記凹溝および凹部の角部が被覆され、
さらに、前記ゲートパッドが形成される凹部は前記凹溝の幅より広く形成されると共に、前記ゲートパッドは前記凹部の側面側で底面側よりも高い形状にされている。
【００１５】
この構造にすることにより、ゲートパッド部が凹部内の低い位置に形成される（いわゆるシンクパッド）ため、凹溝内に形成されるゲート電極と、ゲート配線とコンタクトされるゲートパッドとが段差なく連続して形成され、半導体層表面に薄いゲート酸化膜を介して形成されるゲートパッドでも、角部がなく、安定した膜厚でゲート酸化膜が形成されており、充分に高いゲート耐圧を得ることができる。その結果、トレンチ構造の絶縁ゲート型ＭＯＳＦＥＴでも、充分にゲート耐圧の高い半導体装置が得られる。
【００１６】
前記トレンチ構造のトランジスタセルのそれぞれが、前記ゲート電極周囲の前記半導体層表面側に、該半導体層と異なる導電形のチャネル拡散領域および該半導体層と同じ導電形のソース領域が順次縦方向に設けられ、該ソース領域の表面に金属膜からなるソース配線が直接設けられ、該ソース配線の金属が前記ソース領域およびチャネル拡散領域にスパイクすることによりオーミックコンタクトが得られる合金層が形成される構造のトランジスタであれば、ソース電極コンタクト部の面積を非常に小さくすることができ、単位面積当りのトランジスタセルの数を非常に増やすことができ、トレンチ構造でゲート耐圧が高く、オン抵抗が小さく、大電流のパワー用ＭＯＳＦＥＴが得られる。
【００１７】
前記セル領域より外周側の絶縁膜上にリング状のｐ形層とｎ形層とが平面的に交互に設けられることにより双方向の保護ダイオードが形成され、かつ、前記ｐ形層またはｎ形層の最内周および最外周の層にリング状にコンタクトする金属膜がそれぞれ設けられ、該リング状にコンタクトする金属膜のそれぞれが金属膜からなるソース配線およびゲート配線のいずれかと連続的に形成されることにより、小さな直列抵抗で保護ダイオードをソース・ドレイン間に挿入することができ、サージなどが印加されても、保護ダイオードを介して逃がすことができ、安定したトレンチ構造のＭＯＳＦＥＴになる。
【００１８】
前記保護ダイオードの最外周の層とコンタクトしてゲート配線が設けられ、該ゲート配線が部分的に前記保護ダイオードを跨いで前記セル領域周囲の前記ゲートパッドと接続されるようにゲート接続部が形成され、該ゲート接続部と前記ソース配線の前記最内周の層とコンタクトするソース接続部とが、平面的に交互に形成されることにより、セル領域周囲にゲート配線を形成しなくても、チップ外周の保護ダイオードに接続するゲート配線によりセル全体のゲート電極に信号伝達を行うことができる。
【００１９】
前記セル領域の最外周に前記半導体層と異なる導電形の拡散領域が形成され、前記保護ダイオードの最内周の層にコンタクトされる前記ソース配線が、該拡散領域にもコンタクトされることにより、空乏層がその拡散領域の外側まで延び、破損しやすいセル領域最外周のセルを保護することができる。
【００２０】
前記セル領域の内部または外周に設けられるゲートパッドが、該ゲートパッドと隣接する前記セル領域の前記チャネル拡散領域と対向する部分には前記凹部および前記ゲートパッドが形成されないで、分断されていることにより、ゲートパッド形成のために凹部が形成され、チャネル拡散領域と同じ導電形からなる浅い拡散領域がつぶされても、たとえばトランジスタセルのチャネル拡散領域やソース領域の横側は、ゲート電極を介してウェル領域が半導体チップの端部側まで形成されるため、チャネル拡散領域と半導体層との間に形成される空乏層を半導体チップの端部側まで延ばすことができ、耐圧を向上させることができる。一方、ゲートパッドはゲート電極が直線状に延びる部分に形成されることにより、ゲート電極と連続して凹部内に形成されており、その上にコンタクトされるゲート配線と接続され、ゲート電極への信号伝達には何ら支障を来さない。
【００２１】
前記セル領域の内部または外周に設けられるゲートパッドの下側に、前記トランジスタセルのチャネル拡散領域より深く、該チャネル拡散領域と同じ導電形からなる拡散領域が形成されることにより、ゲートパッドが凹部内に形成されても、その凹部の下にウェル領域が形成され、空乏層を半導体チップの端部側まで延ばすことができる。
【００２２】
本発明による半導体装置の製法は、半導体層に形成される凹溝内にゲート酸化膜を介してゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域を有する半導体装置の製法であって、（ａ）前記半導体層に前記凹溝および該凹溝よりも幅広の凹部を形成してその表面に酸化膜を形成し、（ｂ）ポリシリコン膜を全面に堆積して前記凹溝内および凹部内にポリシリコンを埋め込み、前記凹部の表面のみにマスクを設けてエッチバックを行い、（ｃ）前記マスクを除去してさらにエッチバックを行って前記凹溝および凹部が形成されない半導体層の表面のゲート酸化膜が完全に露出するまでエッチバックを行うことにより、前記凹溝内にゲート電極を、前記凹部内にゲートパッドを、それぞれの表面が前記半導体層の表面よりも低く、かつ、前記ゲートパッドの側面を底面より高く形成し、（ｄ）前記ゲート電極およびゲートパッドの表面を含む全面に前記凹溝および凹部の角部を被覆するように絶縁膜を形成し、（ｅ）前記半導体層の表面および前記ゲートパッドの表面にコンタクト孔を形成して金属膜を堆積することにより、前記半導体層表面と接続したソース配線、および前記ゲートパッドと接続したゲート配線を形成することを特徴とする半導体装置の製法。
【発明の効果】
【００２３】
本発明によれば、トレンチ構造のＭＯＳＦＥＴにおいて、ゲートパッドもゲート電極のトレンチと同様の凹部内に形成されているため、ゲート電極とゲートパッドとの接続部が凹溝および凹部内で連続し、凹溝から半導体基板表面に這い上がる段差が形成されない。そのため、ゲート電極とゲートパッドとの接続部が凹溝角部のゲート酸化膜上を通ることがなく、ゲートの耐圧を非常に向上させることができる。その結果、トレンチ構造のＭＯＳＦＥＴに致命的なゲート耐圧の弱点を克服することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明による半導体装置の一実施形態であるトレンチ構造の縦型ＭＯＳＦＥＴを示す断面、斜視、および平面の説明図である。
【図２】図１に示されるＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図３】図１に示されるＭＯＳＦＥＴのセル部の他の構成例を示す断面説明図である。
【図４】図１に示されるＭＯＳＦＥＴのチップ周縁部に設けられる保護ダイオードを示す断面説明図である。
【図５】図４の保護ダイオードとソース配線およびゲート配線との接続部を示す平面説明図である。
【図６】本発明によるゲートパッド構造の他の実施形態を示す断面説明図である。
【図７】ゲートパッドを凹部内に形成しながら、セル領域の空乏層をチップ端部まで延ばす例の断面説明図である。
【図８】従来のトレンチ構造によるＭＯＳＦＥＴの構造を示す説明図である。
【発明を実施するための形態】
【００２５】
つぎに、図面を参照しながら本発明の半導体装置について説明をする。本発明による半導体装置は、図１にその一実施形態であるＭＯＳＦＥＴの一部の断面説明図が示されるように、半導体層１に凹溝１１が形成され、その凹溝１１内にゲート酸化膜４が形成され、その凹溝１１内にポリシリコンなどからなるゲート電極５が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域１０を有している。そして、金属膜からなるゲート配線９とコンタクトするため、ゲート電極５と連続してゲートパッド５ａが設けられているが、そのゲートパッド５ａが凹溝１１と同時に設けられる凹部１２内に形成されている。
【００２６】
半導体層１は、たとえばシリコンからなり不純物濃度の大きいｎ+形半導体基板１ａに１０μｍ程度の厚さにエピタキシャル成長されたシリコンからなるｎ形半導体層で、その表面にボロンなどからなるｐ形不純物が拡散され、さらにリンなどからなるｎ形不純物を拡散することにより、ｐ形のチャネル拡散領域２が１μｍ程度の厚さで形成され、その表面にマスクを形成してｎ形不純物を拡散することにより、ｎ+形のソース領域３が０.５μｍ程度の厚さに分離して形成されている。このチャネル拡散領域２およびソース領域３の形成は、後述する凹溝１１およびゲート電極５を形成した後に拡散により形成することもできる。
【００２７】
そして、図１（ｂ）にソース電極を設ける前の斜視説明図が示されるように、ピッチＡが０.７〜５μｍ程度の間隔で格子状に０.３５〜１.０μｍ幅（Ｅ）程度で、１.５μｍ程度の深さに凹溝１１が形成され、その凹溝１１内にゲート酸化膜４を介してポリシリコンなどからなるゲート電極５が形成されている。
【００２８】
ゲート電極５は、たとえばポリシリコンが全面に堆積された後にエッチバックすることにより凹溝１１内以外の部分のポリシリコン膜が除去されることにより、凹溝１１内のみに形成されている。本発明では、このゲート電極５を形成するための凹溝１１と同時にＡｌなどからなるゲート配線９と接続するためのゲートパッド５ａを形成する部分にも凹部１２を形成しておき、ポリシリコン膜も残存させて凹部１２内にゲートパッド５ａが形成されている。
【００２９】
ゲートパッド５ａは、たとえば図１（ｃ）にチップの平面説明図が示されるように、セル領域１０（セル領域１０の表面は殆どソース配線７で覆われる）の周囲、および必要に応じてセル領域１０内にゲートフィンガとして形成され、ワイヤボンディング部９ａと連続して形成されるＡｌなどからなるゲート配線９とコンタクトできるように、およそ２０μｍ幅程度に形成される。これは、ゲート電極５とするポリシリコン膜だけでは、その抵抗成分が大きく、ワイヤボンディング部９ａから離れたトランジスタセルでは、信号の伝達が充分に行えなくなるため、金属膜からなるゲート配線により遠いセルにも直接接続するためである。
【００３０】
図１に示される例では、そのゲートパッド５ａよりさらに外周側に後述する保護ダイオードがリング状に形成され、ゲート配線９はその保護ダイオードの最外層と接続するようにチップの端部側にリング状に形成され、ゲートパッド５ａとはゲート配線９を部分的に内周側に食い込ませた接続部９ｂによりコンタクトさせる構造になっている。すなわち、保護ダイオードの最内周層にはソース配線が接続されるため、ソース配線の接続部７ｂと交互に噛み合うように形成されている。この接続部９ｂと７ｂの噛み合いは、チップの全周に亘って形成されているが、図１（ｃ）では、一部のみを示し、後は一点鎖線で省略してある。
【００３１】
従来は、このゲートパッド５ａは半導体層表面にゲート酸化膜４と同時に形成される酸化膜４ａを介して形成されていたが、前述のように、ゲートパッド５ａに隣接する凹溝１１内のゲート電極５とゲートパッド５ａとの接続部が凹溝１１の角部を通り、薄いゲート酸化膜４が角部ではさらに薄くなるため、その耐圧がもたないという問題が生じていた。しかし、本発明では、ゲートパッド５ａが凹溝１１と同じ深さに形成された凹部１２内に形成されている。その結果、ゲート電極５とゲートパッド５ａとの接続部は凹溝内を通って接続し、ゲート溝１１の角部を経由する必要がないため、ゲート耐圧を充分に向上させることができる。なお、このゲートパッド５ａの形成法については後述する。図１（ｃ）において、７ａはソース配線のワイヤボンディング部で、Ａ-Ａ線断面が図１（ａ）に、III-III線断面が図４にそれぞれ示されている。
【００３２】
図１に示される例では、このゲート電極５およびゲートパッド部５ａが形成された表面には、ＣＶＤ法などによりＳｉＯ2などの絶縁膜６が設けられ、パターニングをしてコンタクト孔が形成され、その表面にソース配線７とするためのＡｌなどからなる金属膜を３μｍ程度の厚さ成膜されている。コンタクト孔は、前述のソース領域２の分離部に形成され、その間に露出するチャネル拡散領域２とソース領域３の両方にオーミックコンタクトするように形成されている。
【００３３】
つぎに、このＭＯＳＦＥＴの製造方法について、図２を参照しながら説明をする。まず図２（ａ）に示されるように、ｎ+形半導体基板１ａ上にｎ形半導体層１を１０μｍ程度エピタキシャル成長する。そして、その表面にＣＶＤ法などにより図示しないＳｉＯ2膜を０.５μｍ程度成膜し、パターニングすることにより、ゲート電極の形成場所を格子状に、さらにゲートパッド５ａの形成場所をそれぞれ露出させる。そして、ＲＩＥなどのドライエッチングにより１.５μｍ程度の深さの凹溝１１および凹部１２を形成する。その後、水蒸気の雰囲気下で、９００〜１０００℃程度、３０分程度の熱処理を行うことにより、凹溝１１内表面にゲート酸化膜４、凹部１２表面に酸化膜４ａを同時に形成する。
【００３４】
その後、図２（ｂ）に示されるように、全面にポリシリコンを堆積して凹溝１１内および凹部１２内にポリシリコンを埋め込む。完全に凹溝１１内に埋め込むため、凹溝１１深さの２倍程度の厚さに堆積され、ポリシリコン膜１３が形成される。その後、凹部１２内の表面のみに、レジストなどからなるマスク１４を形成し、半導体層１表面のポリシリコン膜１３を半分ほどの厚さだけ、ＲＩＥ法によりエッチバックを行う。その後、マスク１４を除去し、さらにエッチバックを続けることにより、半導体層１表面のポリシリコン膜１３は完全にエッチングされてゲート酸化膜４が露出し、エッチングが止まる。その結果、図２（ｃ）に示されるように、凹溝１１内および凹部１２内のみにポリシリコン膜が残存し、ゲート電極５およびゲートパッド５ａが凹溝１１および凹部１２内に形成される。この場合、等方性のエッチャントを使用すると、さらに形状の平坦化を図ることができる。
【００３５】
その後、図２（ｃ）に示されるように、ボロンなどのｐ形不純物を拡散しｐ形のチャネル拡散領域２を形成し、ついで、図示しないマスクを形成して、リンなどのｎ形不純物を拡散してｎ+形のソース領域３を形成する。このチャネル拡散領域２の深さは、表面から０.５〜１μｍ程度になるように、また、ソース領域３は０.３〜０.５μｍ程度になるようにそれぞれの拡散がなされる。なお、セル領域の最外周には、ｎ形不純物を拡散しないで、ｐ形の拡散領域２ａのみとする。そして、表面にＳｉＯ2などからなる絶縁膜６をＣＶＤ法などにより全面に設け、ソース領域３およびゲートパッド５ａが露出するようにコンタクト孔を開け、たとえばスパッタリング法によりＡｌを３μｍ程度の厚さに全面に堆積し、ソース配線７を形成する。その後、半導体基板１ａの裏面に、Ｔｉなどの金属をスパッタリングなどにより１μｍ程度成膜して、ドレイン電極８を形成することにより、図１（ａ）に示されるトレンチ構造のＭＯＳＦＥＴが得られる。
【００３６】
なお、図２に示される例では、凹溝１１および凹部１２を形成してゲート酸化膜４およびゲート電極５などを形成してから、チャネル拡散領域２およびソース領域３用の拡散をしたが、半導体層１をエピタキシャル成長した後に、全面にチャネル拡散領域２およびソース領域３を形成してから、凹溝１１などを形成して、ゲート電極５などを形成してもよい。また、半導体基板１ａおよび成長する半導体層としてシリコンを用いたが、ＳｉＣを用いることにより、より一層直列抵抗を下げることができ、オン抵抗を下げることができ、大電流化に適している。
【００３７】
図１および図２に示される例では、チャネル拡散領域２の表面側にソース領域３を分離して形成し、ソース配線７をチャネル拡散領域２とソース領域３の両方にオーミックコンタクトするように形成したが、たとえば図３に図１（ａ）と同様の断面説明図が示されるように、ソース領域３を分離して形成しないで、チャネル拡散領域２の表面全面に形成し、その表面からソース配線７の金属をスパイクさせることにより、合金層７ａを形成し、ソース領域３とチャネル拡散領域２の両方にオーミックコンタクトをとるようにすることもできる。このような構造にすればセルのピッチが小さくなり、セル数を増やすことができて、大電流化が可能となるため好ましい。
【００３８】
この合金層７ａは、前述のソース配線７とするＡｌなどの金属膜を形成した後に、たとえばＮ2の雰囲気下で、４００℃程度、３０分程度の熱処理を行うことにより、ソース配線７とソース領域３との界面におけるＳｉがＡｌに拡散することにより、ＡｌとＳｉとの合金化が半導体層の内部に進んでスパイクし、図３に示されるように先端が尖った形状で形成される。この合金層７ａは、熱処理の温度および時間により、その内部へのスパイク深さが変るため、チャネル拡散領域２内に入り込んでオーミックコンタクトが得られると共に、チャネル拡散領域２を突き抜けて半導体層１に達しないように熱処理の条件を制御する必要がある。
【００３９】
すなわち、本発明者らは、絶縁ゲート型半導体装置のオン抵抗を小さくして、小さなチップサイズで大きな電流を得ることができる半導体装置を得るため鋭意検討を重ねた結果、半導体層表面に設けられる金属膜がスパイクにより半導体層中に入り込む量は、成膜する金属膜の厚さおよび熱処理などの条件を制御することにより、コントロールすることができ、その制御により図３に示されるように、ソース領域３およびチャネル拡散領域２のみにオーミックコンタクトをさせることができ、しかもチャネル拡散領域２を突き抜けないようにすることができることを見出し、セルサイズを極限まで小さくし得ることを見出した。
【００４０】
この合金層の深さ、すなわち、いわゆるスパイクの深さは、熱処理の温度を高く、または熱処理の時間を長くすることにより深くなり、非常に精度よく制御できた。たとえばＳｉに対してＡｌ膜を設ける場合、３００℃程度から合金化は始まるが、４００℃程度で行うのが最も効率的で、しかも精度よくスパイクの深さを制御することができた。たとえば４００℃程度で３０分程度の熱処理を行うことにより、０.６〜０.８μｍ程度の深さだけスパイクし、前述の０.５μｍ程度のソース領域３と、１μｍ程度のチャネル拡散領域２の拡散深さであれば、この条件で合金化処理を行うことにより、両層にオーミックコンタクトを採りながら、チャネル拡散領域２を突き抜ける虞れは全然生じない。その結果、前述のように、チャネル拡散領域２とソース領域３とが縦方向に重なる部分を形成しておくことにより、その表面からＡｌなどの金属をスパイクさせれば、両層と直接オーミックコンタクトをさせることができた。
【００４１】
図１および図３に示されるように本発明では、ゲートパッド５ａ部が凹部１２内に形成されていることに特徴がある。すなわち、ゲート電極５およびゲートパッド５ａが凹溝１１と凹部１２内で連続しているため、その途中に凹溝１１から半導体層表面に立ち上がるような段差が形成されず、凹溝上面の角部を経由しないで形成されている。その結果、ゲート酸化膜のような薄い酸化膜を介してゲートパッド５ａが形成されていても、酸化膜が形成され難い凹溝の角部を通らないため、確実に酸化膜が形成されており、充分にゲート耐圧を得ることができる。
【００４２】
図１および図３に示される例では、セル領域１０およびゲートパッド５ａ部の部分のみが示されているが、サージなどに対する保護のため、ゲート・ソース間に双方向のツェナーダイオードのような保護ダイオードが挿入されることが好ましい。この保護ダイオード部分が図４に示されている。
【００４３】
保護ダイオード１５は、セル領域１０（図１（ｃ）参照）上には設けられないが、セル領域１０（ソース配線９が形成された領域）の外周側に形成される。図４に示される例では、各トランジスタセル部での空乏層をできるだけセル領域から離れた部分で終端させるように、半導体チップの外周部の全周にフィールド部が設けられており、そのフィールド部のＳｉＯ2などからなる絶縁膜（フィールド酸化膜）６上に、たとえばポリシリコン膜によりリング状に形成されている。図４は、図１（ｃ）のIII-III断面図に相当する。このポリシリコン膜は、図４に示される例では、ゲート電極５やゲートパッド５ａを形成し、絶縁膜６を設けた後に、改めてポリシリコン膜を成膜して形成しているが、ゲート電極５やゲートパッド５ａを形成するのと同時に成膜されてもよい。このポリシリコン膜がパターニングされると共に、不純物を導入してｎ形層１５ａとｐ形層１５ｂとが交互に配列され、ｐｎ接合部が横方向に複数組直列に形成されている。
【００４４】
前述のポリシリコン膜は、たとえば０.５μｍ程度の厚さに成膜され、たとえば４μｍ程度の幅でｎ形層１５ａと、ｐ形層１５ｂが交互にリング状に形成されることにより構成されている。このｎ形層１５ａおよびｐ形層１５ｂの不純物濃度は、たとえばそれぞれ５×１０20ｃｍ-3、７×１０17ｃｍ-3程度に形成され、この不純物濃度とｐｎ接合の数により、所望のブレークダウン電圧が得られるように設定される。ｎ形層１５ａと、ｐ形層１５ｂとにより保護ダイオード１５を形成する方法は、たとえばポリシリコン膜にｐ形ドーパントが全面にドーピングされた後に、パターニングによりリング状にｎ形ドーパントが、前述の不純物濃度になるようにドーピングされることにより、ｎ形層１５ａとｐ形層１５ｂとが平面的に交互に繰り返されるようにドーピングされて、双方向のツェナーダイオードが形成される。
【００４５】
この保護ダイオード１５のブレークダウン電圧は、前述のように、その不純物濃度を調整することにより、ある程度は調整することができ、通常は１個のダイオードで５〜１０Ｖ程度になるようにその不純物濃度が設定されている。そして、たとえば３〜４個程度のｐｎ接合部を形成して２０〜３０Ｖ程度でブレークダウンするような保護ダイオード１５が形成される。
【００４６】
図４に示される例では、この保護ダイオード１５の最外周のｎ形層１５ｄには、ゲート配線９がコンタクトされ、その最内周の層１５ｃには、ソース配線７がコンタクトされている。そのため、前述の図１でも少し触れたように、ゲート配線９は、ゲートパッド５ａより外周側にあり、ゲート配線９とゲートパッド５ａとをコンタクトするため、図５に保護ダイオード１５とゲート配線９およびソース配線７との接続構造を説明する一部の平面説明図が示されるように、ソース配線７の保護ダイオード１５との接続部７ｂと、ゲート配線９のゲートパッド５ａとの接続部９ｂとが交互に保護ダイオード１５側に食い込んで形成され、クシ歯が噛み合うように形成されている。その結果、ゲート配線９が、保護ダイオード１５の最外周の層とコンタクトを取りながら、ゲートパッドともコンタクトされている。なお、図５において、III-III線断面が図４の断面図である。
【００４７】
このように、保護ダイオード１５の両端部を直接金属膜からなるゲート配線およびソース配線とコンタクトさせることにより、非常に直列抵抗を小さくしながら内蔵することができるため、サージなどが入っても直ちに開放することができ、保護ダイオードとして充分に機能させることができる。すなわち、半導体層の高濃度領域などを介して保護ダイオードを接続すると、高濃度領域といえどもその抵抗成分があるため、サージによる電流を流すのに時間がかかり、その間にトランジスタセルが破壊する場合が多いが、金属膜からなる配線により直接接続されることにより、低抵抗で保護ダイオードが挿入されるため、サージを直ちに開放させることができる。
【００４８】
図１および図４に示され、前述したように、セル領域１０の一番外周側（チップ外周部にリング状に設けられるゲートパッド５ａ側）には、トランジスタセルを形成しない（ｎ形不純物を拡散しない）で、ボディ領域と同じｐ形の拡散領域２ａのみを形成しておき、その拡散領域２ａにもソース配線７をコンタクトさせておくことにより、空乏層の曲率をかせぐことができ、電界集中を避けることができるため、より一層耐圧が向上する。すなわち、トランジスタセルの半導体層との間に形成される空乏層がこのｐ形ウェルより外側に延び、半導体チップの端部側まで延ばすことができるため、耐圧を大きくすることができる。
【００４９】
図６は、前述のようにゲートパッド５ａが凹部１２内に形成されることによるセル領域からの空乏層の広がりが阻止されるのを防止するための構造例である。すなわち、前述のｐ形チャネル拡散領域２やｐ形拡散領域２ａが凹溝１１や凹部１２より浅く形成されているため、凹部１２がセル領域の外周に（ゲートフィンガがある場合にはその該当部分も）連続して設けられると空乏層がその凹部１２で終了してしまい、チップの外周端まで延ばすことができず、耐圧が低下する。そこで、図６（ａ）に斜視図で、（ｂ）にゲート電極５およびゲートパッド５ａの部分を斜線で示した平面説明図で、（ｃ）に（ｂ）のＣ-Ｃ線断面がそれぞれ示されるように、ゲートパッド５ａをセル領域１０の外周に連続して形成しないで、ゲート電極５との接続部にはゲートパッド５ａを形成しながら、ｐ形拡散領域（ウェル）２ａの隣接部には凹部が形成されないで、ｐ形拡散領域（ウェル）２ａがそのままチップ端部側に延びるように形成されている。
【００５０】
このように形成されることにより、ゲートパッド５ａを凹部１２内に形成し、ｐ形拡散領域２ａが浅くても、ｐｎ接合の空乏層は、セル領域１０からゲートパッド５ａの部分も連続して延び、チップ端部側のフィールド部分まで空乏層を延ばすことができ、耐圧を充分に向上させることができる。なお、ゲートパッドがこのように分断されていても、その上にゲート配線９がコンタクトされ、ゲート配線９がチップの周囲に連続して形成されるため、何ら問題は生じない。
【００５１】
図７は、ゲートパッド５ａが凹部１２内に形成されることによるセル領域１０からの空乏層の広がりが阻止されるのを防止するための他の構造例を示す図である。すなわち、この例は、ゲートパッド５ａをセル領域１０の外周部に（ゲートフィンガがある場合はセル領域内部の該当領域も）連続して形成し、そのゲートパッド５ａを形成するための凹部１２の部分のみに、さらにｐ形拡散を行い拡散領域（ｐ形ウェル）を深く形成したものである。この深い拡散領域２ｂを形成するには、たとえば前述の凹溝と共にゲートパッドを形成する凹部１２をエッチングにより形成した後に、凹部１２以外のところをレジストなどのマスクで覆い、イオン注入によりｐ形不純物を導入して拡散することにより、凹部１２の下側のみに深いｐ形拡散領域２ｂを形成することができる。なお、図７において、図１と同じ部分には同じ符号を付してその説明を省略する。
【００５２】
このようにすることにより、ｐｎ接合による空乏層１６はセル領域からゲートパッド部の下を潜ってチップ端部のフィールド部分まで延ばすことができる。しかも、このような構造にすれば、セル領域周囲のゲートパッドを途切れることなく連続して形成することができるので、そのゲートパッドに前述の保護ダイオードを形成することもできる。
【００５３】
前述の各例は、縦型ＭＯＳＦＥＴの例であったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）など、トレンチ構造のパワーデバイス全てに適用することができる。
【符号の説明】
【００５４】
１    半導体層
２    チャネル拡散領域
３    ソース領域
４    ゲート酸化膜
５    ゲート電極
５ａ  ゲートパッド
７    ソース配線
７ａ  合金層
９    ゲート配線
１１    凹溝
１２    凹部
【図１】
0005314104.tif 000002
【図２】
0005314104.tif 000003
【図３】
0005314104.tif 000004
【図４】
0005314104.tif 000005
【図５】
0005314104.tif 000006
【図６】
0005314104.tif 000007
【図７】
0005314104.tif 000008
【図８】
0005314104.tif 000009