(57)【要約】第１電源電圧ＶＤＤ１の振幅を有する入力信号ＩＮを、第１電源電圧より高電圧の第２電源電圧ＶＤＤ２で動作するＰＭＯＳトランジスタＰＭ５１のゲート端子に入力する際、ＰＭＯＳトランジスタＰＭ１乃至ＰＭ４でレベル変換を行う。該トランジスタＰＭ１、ＰＭ３、およびＰＭ２、ＰＭ４のソース端子は第１電源電圧および第２電源電圧に接続され、ＰＭ４のゲート端子はＰＭ１、ＰＭ２のドレイン端子に接続される。ＰＭ２のゲート端子はＰＭ３、ＰＭ４のドレイン端子に接続される。ＰＭ１およびＰＭ２のゲート端子には入力信号ＩＮの反転信号および入力信号ＩＮが入力される。入力信号ＩＮにおける基準電圧ＶＳＳと第１電源電圧ＶＤＤ１との間の振幅は、第１および第２電源電圧間の振幅にレベル変換されてＰＭ１、ＰＭ２から出力され、ＰＭ５１を導通制御させる。
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【特許請求の範囲】
【請求項１】
電源として基準電圧と第１電源電圧との間で動作する第１回路群と、電源として基準電圧と前記第１電源電圧に比して高い電圧レベルを有する第２電源電圧との間で動作する第２回路群とを備える半導体装置において、
前記第２回路群の入力段において前記第２電源電圧の出力制御を行う第１導電型の電圧制御型ハイサイド素子と、
前記第１回路群から前記第２回路群へのインターフェースであって、電源として前記第１電源電圧と前記第２電源電圧との間で動作し、前記電圧制御型ハイサイド素子を導通制御するレベル変換回路とを備え、
前記レベル変換回路は、
前記電圧制御型ハイサイド素子と前記第１電源電圧との間に備えられ、前記電圧制御型ハイサイド素子を導通する際、前記第１電源電圧を供給する第１導電型の電圧制御型第１素子と、
前記電圧制御型ハイサイド素子と前記第２電源電圧との間に備えられ、前記電圧制御型ハイサイド素子を非導通とする際、前記第２電源電圧を供給する第１導電型の電圧制御型第２素子とを備えることを特徴とする半導体装置。
【請求項２】
前記レベル変換回路は、前記電圧制御型第１素子において前記第１回路群とインターフェースされることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レベル変換回路は、更に、
前記電圧制御型第２素子と前記第１電源電圧との間に備えられ、前記電圧制御型第２素子を導通する際、前記第１電源電圧を供給する第１導電型の電圧制御型第３素子と、
前記電圧制御型第２素子と前記第２電源電圧との間に備えられ、前記電圧制御型第２素子を非導通とする際、前記第２電源電圧を供給する第１導電型の電圧制御型第４素子とを備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電圧制御型第４素子は、前記電圧制御型第１素子により前記第１電源電圧が供給されることに応じて導通し、前記電圧制御型第２素子により前記第２電源電圧が供給されることに応じて非導通となることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記レベル変換回路は、前記電圧制御型第３素子において前記第１回路群とインターフェースされることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
電源として基準電圧と第１電源電圧との間で動作する第１回路群と、電源として基準電圧と前記第１電源電圧に比して高い電圧レベルを有する第２電源電圧との間で動作する第２回路群とを備える半導体装置において、
ゲート端子への前記第１電源電圧の供給により導通し前記第２電源電圧の出力を行う、前記第２回路群の入力段に備えられる出力ＰＭＯＳトランジスタと、
前記第１回路群から前記第２回路群へのインターフェースであって、電源として前記第１電源電圧と前記第２電源電圧との間で動作し、前記出力ＰＭＯＳトランジスタを導通制御するレベル変換回路とを備え、
前記レベル変換回路は、
前記第１電源電圧から前記出力ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第１回路群からの第１信号の供給により導通制御される第１ＰＭＯＳトランジスタと、
前記第２電源電圧から前記出力ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第１電源電圧の供給により導通する第２ＰＭＯＳトランジスタと、
前記第１電源電圧から前記第２ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第１回路群からの第２信号の供給により導通制御される第３ＰＭＯＳトランジスタと、
前記第２電源電圧から前記第２ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への、前記第１または第２ＰＭＯＳトランジスタを介して前記第１または第２電源電圧の供給により導通または非導通となる第４ＰＭＯＳトランジスタとを備え、
前記第１および第３ＰＭＯＳトランジスタは、いずれか一方が導通に制御されることを特徴とする半導体装置。
【請求項７】
前記第１信号と前記第２信号とは、相互に反転された論理信号であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１ＰＭＯＳトランジスタから前記第２ＰＭＯＳトランジスタに至る径路のうち、前記出力ＰＭＯＳトランジスタのゲート端子または該ゲート端子への分岐点に至るまでの径路内に配置される第１ＮＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタから前記第４ＰＭＯＳトランジスタに至る径路のうち、前記第２ＰＭＯＳトランジスタのゲート端子または該ゲート端子への分岐点に至るまでの径路内に配置される第２ＮＭＯＳトランジスタとを備え、
前記第１または第２ＮＭＯＳトランジスタは、
該ゲート端子に定常的に所定バイアス電圧が印加され、
前記第１または第２信号により、前記第１または第３ＰＭＯＳトランジスタが導通する際、導通し、
前記第１または第２信号により、前記第１または第３ＰＭＯＳトランジスタが非導通の制御を受ける際、前記第１または第２ＮＭＯＳトランジスタのドレイン端子の電圧を降圧して前記第１または第３ＰＭＯＳトランジスタに供給することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１および第２ＮＭＯＳトランジスタのゲート端子は、所定バイアス電圧源に接続されてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
所定バイアス電圧源から前記第１および第２ＮＭＯＳトランジスタのゲート端子に至る径路内に電圧降圧部を備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記電圧降圧部は、ダイオード素子あるいはダイオード接続されてなるトランジスタ、またはこれらの多段接続あるいは組み合わせ接続であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記所定バイアス電圧源は、前記第２電源電圧、または外部から供給される電圧源であることを特徴とする請求項９乃至１１の少なくとも何れか１項に記載の半導体装置。
【請求項１３】
前記第１および第３ＰＭＯＳトランジスタは、前記出力ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、および前記第４ＰＭＯＳトランジスタに比して、深い閾値電圧を有することを特徴とする請求項６乃至１２の少なくとも何れか１項に記載の半導体装置。
【請求項１４】
前記第１および第３ＰＭＯＳトランジスタの各々のゲート端子に備えられ、該ゲート端子の電圧を、
前記第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される前記第２電源電圧が前記第１電源電圧に第１所定電圧を加えた電圧以上の電圧である場合には前記第２電源電圧に設定し、
前記第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される前記第２電源電圧が前記第１電源電圧に第１所定電圧を加えた電圧未満の電圧である場合には前記第１電源電圧に設定する、ゲート電圧制御部を備えることを特徴とする請求項６乃至１３の少なくとも何れか１項に記載の半導体装置。
【請求項１５】
前記第１電源電圧に第１所定電圧を加えた電圧とは、前記第１または第３ＰＭＯＳトランジスタがドレイン端子側から前記第１電源電圧側に導通し始める際の電圧であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１所定電圧は、前記第１または第３ＰＭＯＳトランジスタがドレイン端子側から前記第１電源電圧側に導通し始める際の前記第１または第３ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記ゲート電圧制御部は、
前記第１回路群と前記第１または第３ＰＭＯＳトランジスタのゲート端子との間に備えられ、
前記第１または第３ＰＭＯＳトランジスタのゲート端子を前記第２電源電圧に設定する際、前記第１または第３ＰＭＯＳトランジスタのゲート端子から前記第１回路群への前記第２電源電圧の印加を阻止し、
前記第１または第３ＰＭＯＳトランジスタのゲート端子を前記第１電源電圧に設定する際、前記第１回路群と前記第１または第３ＰＭＯＳトランジスタのゲート端子とを導通する第１ゲート電圧制御部を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
前記第１ゲート電圧制御部は、
ドレイン端子およびソース端子が、前記第１回路群側および前記第１あるいは第３ＰＭＯＳトランジスタのゲート端子側に各々接続される第５ＰＭＯＳトランジスタを備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１ゲート電圧制御部は、
ドレイン端子およびソース端子が、前記第１回路群側および前記第１あるいは第３ＰＭＯＳトランジスタのゲート端子側に各々接続され、
ゲート端子が前記第１電源電圧に接続される第３ＮＭＯＳトランジスタを備えることを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記ゲート電圧制御部は、
前記第５ＰＭＯＳトランジスタのゲート端子を、
前記第１または第３ＰＭＯＳトランジスタのゲート端子が前記第２電源電圧に設定される際には、前記第２電源電圧に設定し、
前記第１または第３ＰＭＯＳトランジスタのゲート端子が前記第１電源電圧に設定される際には、前記第５ＰＭＯＳトランジスタが導通し始める電圧以下の電圧に設定する第２ゲート電圧制御部を備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記導通し始める電圧とは、前記第１電源電圧から前記第５ＰＭＯＳトランジスタの閾値電圧に相当する電圧を減じた電圧であることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第２ゲート電圧制御部は、
ソース端子およびドレイン端子が、前記第１または第３ＰＭＯＳトランジスタのドレイン端子側および前記第５ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が、前記第１電源電圧に接続される第６ＰＭＯＳトランジスタを備えることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
前記第２ゲート電圧制御部は、
ドレイン端子およびソース端子が、前記第１または第３ＰＭＯＳトランジスタのドレイン端子側および前記第５ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が、前記第１または第２信号やその同相信号により制御される第４ＮＭＯＳトランジスタを備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第４ＮＭＯＳトランジスタのゲート端子には、前記第１電源電圧、または前記第１電源電圧より降圧された電圧が印加されることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記第１または第２信号やその同相信号の電圧レベルを降圧し前記降圧された電圧として出力する、電圧降圧部を備えることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記第２ゲート電圧制御部は、
ドレイン端子およびソース端子が、前記第５ＰＭＯＳトランジスタのゲート端子側および基準電圧に各々接続され、ゲート端子が、前記第１または第２信号の反転信号により制御される第５ＮＭＯＳトランジスタを備えることを特徴とする請求項２０に記載の半導体装置。
【請求項２７】
前記第２電源電圧がドレイン端子に印加される際の、前記第１、第３、第５乃至第７ＰＭＯＳトランジスタのＮウェルの電位を、
前記第２電源電圧が前記第１電源電圧に第２所定電圧を加えた電圧以上の電圧である場合には、前記第２電源電圧に、
前記第２電源電圧が前記第１電源電圧に第２所定電圧を加えた電圧未満の電圧である場合には、前記第１電源電圧に設定するＮウェル電位制御部を備えることを特徴とする請求項６乃至２６の少なくとも何れか１項に記載の半導体装置。
【請求項２８】
前記Ｎウェル電位制御部は、
ソース端子が前記第１電源電圧に接続され、ドレイン端子およびバックゲート端子が前記Ｎウェルに接続される第８ＰＭＯＳトランジスタと、
ソース端子が前記第１または第３ＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子およびバックゲート端子が前記Ｎウェルに接続され、更にゲート端子が前記第１電源電圧に接続される第９ＰＭＯＳトランジスタと、
前記第８ＰＭＯＳトランジスタのゲート端子に接続され、前記第８ＰＭＯＳトランジスタを導通制御するＰＭＯＳトランジスタ制御部とを備えることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記第１電源電圧に第２所定電圧を加えた電圧とは、前記第９ＰＭＯＳトランジスタが導通し始める際の電圧であることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記第２所定電圧は、前記第９ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする請求項２８に記載の半導体装置。
【請求項３１】
前記ＰＭＯＳトランジスタ制御部は、
ソース端子が前記第８ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が前記第１または第３ＰＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に、前記第１電源電圧または前記第１電源電圧より低い所定電圧が印加される第６ＮＭＯＳトランジスタと、
ソース端子が前記第１または第３ＰＭＯＳトランジスタのドレイン端子に、ドレイン端子が前記第８ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記第１電源電圧に、バックゲート端子が前記Ｎウェルに接続される第１０ＰＭＯＳトランジスタとを備えることを特徴とする請求項２８に記載の半導体装置。
【請求項３２】
前記ＰＭＯＳトランジスタ制御部は、
前記第６ＮＭＯＳトランジスタのソース端子に接続され、該ソース端子からの電圧信号を降圧して前記第８ＰＭＯＳトランジスタのゲート端子に入力する第１電圧降圧部を更に備えることを特徴とする請求項３１に記載の半導体装置。
【請求項３３】
前記第２電源電圧がドレイン端子に印加される際の、前記第１、第３、第５乃至第７ＰＭＯＳトランジスタのＮウェルの電位を、前記第２電源電圧に設定するＮウェル電位制御部を備えることを特徴とする請求項６乃至２６の少なくとも何れか１項に記載の半導体装置。
【請求項３４】
前記Ｎウェル電位制御部は、
ソース端子が前記第１電源電圧に接続され、ドレイン端子およびバックゲート端子が前記Ｎウェルに接続され、更にゲート端子が前記第１または第３ＰＭＯＳトランジスタのドレイン端子に接続される第８ＰＭＯＳトランジスタと、
ソース端子が前記第１または第３ＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子およびバックゲート端子が前記Ｎウェルに接続される第９ＰＭＯＳトランジスタと、
前記第９ＰＭＯＳトランジスタのゲート端子に接続され、前記第９ＰＭＯＳトランジスタを導通制御するＰＭＯＳトランジスタ制御部とを備えることを特徴とする請求項３３に記載の半導体装置。
【請求項３５】
前記ＰＭＯＳトランジスタ制御部は、
ソース端子が前記第９ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が前記第１電源電圧に接続され、ゲート端子に前記第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される電圧または該電圧より低い所定電圧が印加される第６ＮＭＯＳトランジスタと、
ソース端子が前記第１電源電圧に、ドレイン端子が前記第９ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記第１または第３ＰＭＯＳトランジスタのドレイン端子に、バックゲート端子が前記Ｎウェルに接続される第１０ＰＭＯＳトランジスタとを備えることを特徴とする請求項３４に記載の半導体装置。
【請求項３６】
前記ＰＭＯＳトランジスタ制御部は、
前記第６ＮＭＯＳトランジスタのソース端子に接続され、該ソース端子からの電圧信号を降圧して前記第９ＰＭＯＳトランジスタのゲート端子に入力する第１電圧降圧部を更に備えることを特徴とする請求項３５に記載の半導体装置。
【請求項３７】
前記所定電圧は、複数の電源系統のうちの１つの電源系統を利用することを特徴とする請求項３１または３５に記載の半導体装置。
【請求項３８】
前記第６ＮＭＯＳトランジスタのゲート端子と、前記第１電源電圧または前記第１あるいは第３ＰＭＯＳトランジスタのドレイン端子と、の間に配置され、前記第１電源電圧または前記第１あるいは第３ＰＭＯＳトランジスタのドレイン端子に印加される電圧レベルを降圧して、前記所定電圧を出力する第２電圧降圧部を備えることを特徴とする請求項３１または３５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、自己の電源電圧に比して高い電圧レベルに信号をレベル変換するインターフェースを有する半導体装置に関するものであり、特に、高い電圧レベルへの信号のレベル変換を定常的な電流消費を伴わずに行うことが可能な半導体装置に関するものである。
【背景技術】  自己の電源電圧に比して高い電圧レベルの信号を出力することが可能な出力バッファ回路として、下記に示す特許文献１が開示されている。特許文献１では、第１５図に示すように、順次高い電圧レベルの電源電圧で動作する４つの中間インバータを用いて、出力信号ＯＵＴの電圧レベルを低い電圧レベルＶＤＤから、順次より高い電圧レベル（ＶＬ１、ＶＨ１）、（ＶＬ２、ＶＨ２）、（ＶＬ３、ＶＨ３）、（ＶＬ３、ＶＤＤ２）に増大させることにより、高い電圧レベルＶＤＤ２での出力信号ＯＵＴを得る。
ここで、中間インバータの電源電圧における、電圧レベルＶＬ１乃至ＶＬ３、ＶＨ１乃至ＶＨ３は、高い電圧レベルＶＤＤ２を抵抗素子１０５乃至１１１により分圧することにより得ている。
尚、先行技術文献は以下の通りである。
特許文献１：特開平１０−２２８１０号公報
前記特許文献１に開示の出力バッファ回路では、出力信号ＯＵＴの出力可能状態において、中間インバータに供給すべき電圧レベルＶＬ１乃至ＶＬ３、ＶＨ１乃至ＶＨ３を、抵抗素子１０５乃至１１１により電源電圧ＶＤＤ２を分圧することにより得ている。このため、入力信号ＩＮの論理レベルの遷移が中間インバータを介して伝播した後には、中間インバータでの入出力信号の論理状態は固定され、中間インバータにおいて電流消費が行われないにも関わらず、電源電圧ＶＤＤ２から抵抗素子１０５乃至１１１を介して定常的な電流消費が発生してしまう。
携帯機器等を始めとする低消費電流動作が望まれる技術分野への利用に際し、定常的な電流消費は問題である。
本発明は、従来技術が有する問題点を解決するためになされたものである。その目的は、第１電源電圧で動作する第１回路群と、第１電源電圧より高電圧の第２電源電圧で動作する第２回路群との間で信号のインターフェースを行う際、定常的な電流消費を伴わずにレベル変換を行うことが可能な半導体装置を提供することにある。
【発明の開示】
前記目的を達成するために、請求項１に係る半導体装置は、電源として基準電圧と第１電源電圧との間で動作する第１回路群と、基準電圧と第１電源電圧に比して高い電圧レベルの第２電源電圧との間で動作する第２回路群とを備えており、第２回路群の入力段において第２電源電圧の出力制御を行う第１導電型の電圧制御型ハイサイド素子と、第１回路群から第２回路群へのインターフェースであって、電源として第１電源電圧と第２電源電圧との間で動作し、電圧制御型ハイサイド素子を導通制御するレベル変換回路として、電圧制御型ハイサイド素子と第１電源電圧との間に備えられ、電圧制御型ハイサイド素子を導通する際、第１電源電圧を供給する第１導電型の電圧制御型第１素子と、電圧制御型ハイサイド素子と第２電源電圧との間に備えられ、電圧制御型ハイサイド素子を非導通とする際、第２電源電圧を供給する第１導電型の電圧制御型第２素子とを備えることを特徴とする。
請求項１の半導体装置では、第１回路群と第２回路群とのインターフェースのために、第１電源電圧と第２電源電圧との間で動作するレベル変換回路を使用することができる。このレベル変換回路は、第１導電型の電圧制御型素子である第１および第２素子により、第１および第２電源電圧を供給して、第１導電型の電圧制御型素子である第２回路群のハイサイド素子を導通および非導通とする。
これにより、レベル変換回路が、基準電圧に対してではなく、第１電源電圧に対して第２電源電圧を供給することにより構成されるので、印加される電圧差は第１および第２電源電圧の間の電圧差となる。第２電源電圧の電圧差では耐圧が確保できない構成素子を使用してインターフェースを構成することができる。また、耐圧確保のために第１および第２電源電圧の按分により中間的な第３の電源電圧を作り出す必要がない。このため、電源電圧の按分に伴う電流消費はない。
第２電源電圧を基準として、供給される電圧レベルに応じて導通および非導通が制御されるハイサイド素子に、定常的な電流消費を伴うことなく素子耐圧の範囲内で第１および第２電源電圧を供給して、導通制御を行うことができる。
ここで、レベル変換回路に備えられる第１および第２素子は、ハイサイド素子と同じ導電型である第１導電型で構成されるので、レベル変換回路として、基準電圧に対して浮いた電圧である、第１および第２電源電圧の導通制御を容易に構成することができる。
また、請求項２に係る半導体装置は、請求項１に記載の半導体装置において、電圧制御型第１素子において第１回路群とインターフェースされることが好ましい。これにより、第１回路群からの電圧信号を、レベル変換回路にそのまま入力することができる。
また、請求項３に係る半導体装置は、請求項１または２に記載の半導体装置において、レベル変換回路には、更に、電圧制御型第２素子と第１電源電圧との間に備えられ、電圧制御型第２素子を導通する際、第１電源電圧を供給する第１導電型の電圧制御型第３素子と、電圧制御型第２素子と第２電源電圧との間に備えられ、電圧制御型第２素子を非導通とする際、第２電源電圧を供給する第１導電型の電圧制御型第４素子とを備えることを特徴とする。
請求項３に係る半導体装置では、電圧制御型の第２素子は、電圧制御型の第３および第４素子により第１および第２電源電圧が供給されて、導通および非導通が制御される。ここで、第３および第４素子も第１導電型であり、レベル変換回路の構成素子として第１電源電圧と第２電源電圧電圧との間で動作する。
また、請求項４に係る半導体装置は、請求項３に記載の半導体装置において、第４素子は、第１素子により第１電源電圧が供給されることに応じて導通し、第２素子により第２電源電圧が供給されることに応じて非導通となることを特徴とする。
これにより、第２電源電圧を基準として電圧制御される第２および第４素子は、定常的な電流消費を伴うことなく素子耐圧の範囲内で、第１および第２電源電圧で切り替えることにより、導通および非導通に制御される。
また、請求項５に係る半導体装置は、請求項３または４に記載の半導体装置において、電圧制御型第４素子において第１回路群とインターフェースされることが好ましい。これにより、第１回路群からの電圧信号を、レベル変換回路にそのまま入力することができる。
また、請求項６に係る半導体装置は、第１電源電圧で動作する第１回路群と、第１電源電圧に比して高い電圧レベルの第２電源電圧で動作する第２回路群とを備えており、ゲート端子への第１電源電圧の供給により導通し第２電源電圧の出力を行う、第２回路群の入力段に備えられる出力ＰＭＯＳトランジスタと、第１回路群から第２回路群へのインターフェースであって、電源として第１電源電圧と第２電源電圧との間で動作し、出力ＰＭＯＳトランジスタを導通制御するレベル変換回路については、第１電源電圧から出力ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への第１回路群からの第１信号の供給により導通制御される第１ＰＭＯＳトランジスタと、第２電源電圧から出力ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への第１電源電圧の供給により導通する第２ＰＭＯＳトランジスタと、第１電源電圧から第２ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への第１回路群からの第２信号の供給により導通制御される第３ＰＭＯＳトランジスタと、第２電源電圧から第２ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への、第１または第２ＰＭＯＳトランジスタを介して第１または第２電源電圧の供給により導通または非導通となる第４ＰＭＯＳトランジスタとを備え、第１および第３ＰＭＯＳトランジスタは、いずれか一方が導通に制御されることを特徴とする。
請求項６に係る半導体装置では、第１ＰＭＯＳトランジスタが導通して、出力ＰＭＯＳトランジスタのゲート端子および第４ＰＭＯＳトランジスタのゲート端子に第１電源電圧が供給されて両トランジスタは導通する。第４ＰＭＯＳトランジスタの導通により、第２ＰＭＯＳトランジスタのゲート端子に第２電源電圧が供給されて第２ＰＭＯＳ「トランジスタは非導通となる。この時、第３ＰＭＯＳトランジスタは非導通である。逆に、第１ＰＭＯＳトランジスタが非導通であって第３ＰＭＯＳトランジスタは導通する場合には、第２ＰＭＯＳトランジスタが導通して、出力ＰＭＯＳトランジスタおよび第４ＰＭＯＳトランジスタが非導通となる。
ここで、各トランジスタの端子間は直結されていてもよく、また、抵抗素子やダイオード素子等の降圧機能を有する回路要素を介して接続されていてもよい。ゲート端子に第１電源電圧が供給される際にゲート・ソース端子間に閾値電圧以上の電圧が印加される構成であればよい。
また、第１回路群から供給される第１および第２信号のハイレベル電圧は、第１電源電圧の他、第１電源電圧に対して昇圧された電圧、またはより高い電圧にレベル変換された電圧であってもよい。第１および第２信号におけるハイレベル電圧において第１および第３ＰＭＯＳトランジスタが非導通になる。
これにより、レベル変換回路が、基準電圧に対してではなく第１電源電圧に対して第２電源電圧を供給することにより構成されるので、印加される電圧差は第１および第２電源電圧の間の電圧差となる。第１乃至第４ＰＭＯＳトランジスタとして第２電源電圧の耐圧を確保する必要はなく、より低い耐圧の素子で構成することができる。レベル変換に際し、第１および第２電源電圧の按分により中間的な第３の電源電圧を作り出す必要がなく、按分に伴う電流消費はない。
ゲート・ソース端子間に閾値電圧以上の電圧が印加されることにより、ＰＭＯＳトランジスタは導通する。出力、第１、および第４ＰＭＯＳトランジスタのソース端子には第２電源電圧が供給されているので、第１および第２電源電圧を閾値電圧以上の電圧差を有して構成すれば、ゲート端子に第１または第２電源電圧を供給することにより導通および非導通が制御される。また、この時の電圧供給は、ハイレベル側の電圧を導通制御するのに適したＰＭＯＳトランジスタにより容易に構成することができる。ＰＭＯＳトランジスタで構成するので、基準電圧に対して浮いた電圧である第１電源電圧と第２電源電圧との間で、レベル変換回路が容易に構成される。
また、請求項７に係る半導体装置は、請求項６に記載の半導体装置において、第１および第２信号は、相互に反転された論理信号であることが好ましい。これにより、第１および第３ＰＭＯＳトランジスタの何れか一方のみを導通にすることができる。
また、請求項８に係る半導体装置は、請求項６に記載の半導体装置において、ゲート端子に定常的に所定バイアス電圧が印加される第１および第２ＮＭＯＳトランジスタが、第１および第３ＰＭＯＳトランジスタから、第２および第４ＰＭＯＳトランジスタに至る径路のうち、出力および第４ＰＭＯＳトランジスタのゲート端子または該ゲート端子への分岐点に至るまでの径路内に配置されることを特徴とする。
請求項８に係る半導体装置では、第１または第２信号により、第１または第３ＰＭＯＳトランジスタが導通する際、第１および第２ＮＭＯＳトランジスタは導通し、第１または第２信号により、第１または第３ＰＭＯＳトランジスタが非導通の制御を受ける際、第１または第２ＮＭＯＳトランジスタは、第１または第２ＮＭＯＳトランジスタのドレイン端子の電圧を降圧して第１または第３ＰＭＯＳトランジスタに供給する。
これにより、第１または第３ＰＭＯＳトランジスタが導通する際に、出力および第４ＰＭＯＳトランジスタのゲート端子、または第２ＰＭＯＳトランジスタのゲート端子への第１電源電圧の供給を可能としながら、非導通の際に、第１または第３ＰＭＯＳトランジスタには第２電源電圧から降圧された電圧が供給されることとなる。出力ＰＭＯＳトランジスタや第２および第４ＰＭＯＳトランジスタと同じ閾値電圧を有して第１または第３ＰＭＯＳトランジスタが構成される場合にも、第１または第３ＰＭＯＳトランジスタを非導通に制御することができる。
また、請求項９に係る半導体装置は、請求項８に記載の半導体装置において、第１および第２ＮＭＯＳトランジスタのゲート端子は、所定バイアス電圧源に接続されてなることが好ましい。更に、請求項１０に係る半導体装置は、請求項９に記載の半導体装置において、所定バイアス電圧源から第１および第２ＮＭＯＳトランジスタのゲート端子に至る径路内に電圧降圧部を備えることが好ましい。そして、請求項１１に係る半導体装置は、請求項１０に記載の半導体装置において、電圧降圧部は、ダイオード素子あるいはダイオード接続されてなるトランジスタ、またはこれらの多段接続あるいは組み合わせ接続であることが好ましい。また、請求項１２に係る半導体装置は、請求項９乃至１１の少なくとも何れか１項に記載の半導体装置において、所定バイアス電圧源は、第２電源電圧、または外部から供給される電圧源であることが好ましい。これらにより、第１および第２ＮＭＯＳトランジスタのゲート端子は好適な所定バイアス電圧に印加される。
また、請求項１３に係る半導体装置は、請求項６乃至１２の少なくとも何れか１項に記載の半導体装置において、第１および第３ＰＭＯＳトランジスタは、出力ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、および第４ＰＭＯＳトランジスタに比して、深い閾値電圧を有することを特徴とする。これにより、第１および第２ＮＭＯＳトランジスタを備えない場合にも、出力ＰＭＯＳトランジスタや第２および第４ＰＭＯＳトランジスタの導通に関わらず、第１または第３ＰＭＯＳトランジスタを非導通に制御することができる。また、第１および第２ＮＭＯＳトランジスタを備える場合には、所定バイアス電圧の電圧範囲をより広くとることができる。
また、請求項１４に係る半導体装置は、請求項６乃至１３の少なくとも何れか１項に記載の半導体装置において、第１および第３ＰＭＯＳトランジスタの各々のゲート端子の電圧を制御するゲート電圧制御部を備えることを特徴とする。
請求項１４に係る半導体装置では、ゲート電圧制御部は、第１または第３ＰＭＯＳトランジスタのゲート端子の電圧を、第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される第２電源電圧が、第１電源電圧に第１所定電圧を加えた電圧以上の電圧である場合には、第２電源電圧に設定し、第１電源電圧に第１所定電圧を加えた電圧未満の電圧である場合には、第１電源電圧に設定する。
これにより、第１または第３ＰＭＯＳトランジスタの非導通制御の際に、ドレイン端子に第２電源電圧が直接に印加されても、第１電源電圧に対する第２電源電圧の電圧値に応じてゲート端子に印加する電圧を制御することができ、第１または第３ＰＭＯＳトランジスタは非導通に維持される。第１または第３ＰＭＯＳトランジスタを介して第１電源電圧に向かって不要な電流経路が形成されることはなく、不要な電流消費を防止することができる。
出力ＰＭＯＳトランジスタや第２および第４ＰＭＯＳトランジスタとの閾値電圧の異同に関わらず、第１または第３ＰＭＯＳトランジスタを非導通に制御することができる。
また、請求項１５、１６に係る半導体装置は、請求項１４に記載の半導体装置において、第１電源電圧に第１所定電圧を加えた電圧とは、第１または第３ＰＭＯＳトランジスタがドレイン端子側から第１電源電圧側に導通し始める際の電圧であることが好ましい。この時、第１所定電圧は、第１または第３ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることが好ましい。
また、請求項１７に係る半導体装置は、請求項１４に記載の半導体装置において、ゲート電圧制御部は、第１回路群と第１または第３ＰＭＯＳトランジスタのゲート端子との間に第１ゲート電圧制御部を備えることを特徴とする。
請求項１７に係る半導体装置では、第１ゲート電圧制御部により、第１または第３ＰＭＯＳトランジスタのゲート端子を第２電源電圧に設定する際、第１または第３ＰＭＯＳトランジスタのゲート端子から第１回路群への第２電源電圧の印加を阻止し、第１または第３ＰＭＯＳトランジスタのゲート端子を第１電源電圧に設定する際、第１回路群と第１または第３ＰＭＯＳトランジスタのゲート端子とを導通する。
これにより、第１電源電圧で動作する第１回路群に第２電源電圧が印加されることを阻止することができ、第１回路群の構成素子に過電圧が印加されることはない。
また、請求項１８に係る半導体装置は、請求１７に記載の半導体装置において、第１ゲート電圧制御部は、ドレイン端子およびソース端子が、第１回路群側および第１あるいは第３ＰＭＯＳトランジスタのゲート端子側に各々接続される第５ＰＭＯＳトランジスタを備えることを特徴とする。これにより、第５ＰＭＯＳトランジスタが導通すれば、第１または第３ＰＭＯＳトランジスタのゲート端子が第１電源電圧に設定され、非導通となれば、第１または第３ＰＭＯＳトランジスタのゲート端子に設定される第２電源電圧が第１回路群に印加されることはない。
また、請求項１９に係る半導体装置は、請求１７に記載の半導体装置において、第１ゲート電圧制御部は、ドレイン端子およびソース端子が、第１回路群側および第１あるいは第３ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が第１電源電圧に接続される第３ＮＭＯＳトランジスタを備えることを特徴とする。これにより、第１または第３ＰＭＯＳトランジスタのゲート端子に第２電源電圧が設定されても、第１回路群に印加される電圧は、第１電源電圧から第３ＮＭＯＳトランジスタの閾値電圧を減じた電圧以下に制限され、第１回路群に過電圧が印加されることはない。
また、請求項２０に係る半導体装置は、請求項１８に記載の半導体装置において、ゲート電圧制御部は、第５ＰＭＯＳトランジスタのゲート端子に電圧を設定する第２ゲート電圧制御部を備えることを特徴とする。
請求項２０に係る半導体装置では、第２ゲート電圧制御部により、第５ＰＭＯＳトランジスタのゲート端子は、第１または第３ＰＭＯＳトランジスタのゲート端子が第２電源電圧に設定される際には、第２電源電圧に設定され、第１電源電圧に設定される際には、第５ＰＭＯＳトランジスタが導通し始める電圧以下の電圧に設定される。これにより、第１回路群と、第１または第３ＰＭＯＳトランジスタのゲート端子との、導通制御が第５ＰＭＯＳトランジスタにより行われる。ここで、請求項２１に係る半導体装置は、請求項２０に記載の半導体装置において、導通し始める電圧とは、第１電源電圧から第５ＰＭＯＳトランジスタの閾値電圧に相当する電圧を減じた電圧であることが好ましい。
また、請求項２２に係る半導体装置は、請求項２０に記載の半導体装置において、第２ゲート電圧制御部は、ソース端子およびドレイン端子が、第１または第３ＰＭＯＳトランジスタのドレイン端子側および第５ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が、第１電源電圧に接続される第６ＰＭＯＳトランジスタを備えることを特徴とする。これにより、第２電源電圧が、第１電源電圧に第６ＰＭＯＳトランジスタの閾値電圧を加えた電圧以上の電圧である場合に、第６ＰＭＯＳトランジスタが導通し、第５ＰＭＯＳトランジスタのゲート端子を第２電源電圧に設定して非導通とすることができる。第６ＰＭＯＳトランジスタの閾値電圧を第１または第３ＰＭＯＳトランジスタの閾値電圧にあわせることにより、第１または第３ＰＭＯＳトランジスタのゲート端子から第１回路群への第２電源電圧の印加を阻止することができる。
また、請求項２３に係る半導体装置は、請求項２２に記載の半導体装置において、第２ゲート電圧制御部は、ドレイン端子およびソース端子が、第１または第３ＰＭＯＳトランジスタのドレイン端子側および第５ＰＭＯＳトランジスタのゲート端子側に各々接続され、ゲート端子が、第１または第２信号やその同相信号により制御される第４ＮＭＯＳトランジスタを備えることを特徴とする。これにより、第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される第２電源電圧が、第１電源電圧に第６ＰＭＯＳトランジスタの閾値電圧を加えた電圧未満の電圧である場合に、第６ＰＭＯＳトランジスタは非導通である。この状態において、第４ＮＭＯＳトランジスタが導通し、第５ＰＭＯＳトランジスタのゲート端子に印加される電圧が第４ＮＭＯＳトランジスタのゲート端子に印加される電圧から閾値電圧を減じた電圧に制限されるので、第５ＰＭＯＳトランジスタを導通させることができる。この状態は、第６ＰＭＯＳトランジスタが導通するまで継続し、第６ＰＭＯＳトランジスタが導通した後は非導通となる。
また、請求項２４に係る半導体装置は、請求項２３に記載の半導体装置において、第４ＮＭＯＳトランジスタのゲート端子には、第１電源電圧、または第１電源電圧より降圧された電圧が印加されることを特徴とする。更に、請求項２５に係る半導体装置は、請求項２４に記載の半導体装置において、第１または第２信号やその同相信号の電圧レベルを降圧して出力する、電圧降圧部を備えることを特徴とする。これにより、第１または第２信号やその同相信号の高い電圧レベルを、第１回路群の動作電源電圧である第１電源電圧として印加し、または第１電源電圧から降圧された電圧として印加することができる。また、降圧電圧は電圧降圧部を介して生成することができる。
また、請求項２６に係る半導体装置は、請求項２０に記載の半導体装置において、第２ゲート電圧制御部は、ドレイン端子およびソース端子が、第５ＰＭＯＳトランジスタのゲート端子側および基準電圧に各々接続され、ゲート端子が、第１または第２信号の反転信号により制御される第５ＮＭＯＳトランジスタを備えることを特徴とする。これにより、第１または第２信号が低い電圧レベルとなる、第１または第３ＰＭＯＳトランジスタの導通じに、第５ＰＭＯＳトランジスタを導通することができる。
また、請求項２７に係る半導体装置は、請求項６乃至２６の少なくとも何れか１項に記載の半導体装置において、第２電源電圧がドレイン端子に印加される際の、第１、第３、第５乃至第７ＰＭＯＳトランジスタのＮウェルの電位を第２電源電圧の電圧レベルに応じて設定する、Ｎウェル電位制御部を備えることを特徴とする。
請求項２７に係る半導体装置では、Ｎウェル電位制御部により、第２電源電圧が第１電源電圧に第２所定電圧を加えた電圧以上の電圧である場合には、第１、第３、第５乃至第７ＰＭＯＳトランジスタのＮウェルの電位が第２電源電圧に設定され、第２電源電圧が第１電源電圧に第２所定電圧を加えた電圧未満の電圧である場合には、Ｎウェルの電位が第１電源電圧に設定される。
これにより、ＰＭＯＳトランジスタのＮウェル電位は第２電源電圧の電圧レベルに応じて適宜な電圧が設定されるので、特定の電圧レベルにおいてフローティング状態となることはない。第２電源電圧の電圧レベルに応じてＮウェル電位を設定することができ、常に安定した回路動作を得ることができる。
また、請求項２８に係る半導体装置は、請求項２７に記載の半導体装置において、Ｎウェル電位制御部は、ソース端子が第１電源電圧に接続され、ドレイン端子およびバックゲート端子がＮウェルに接続される第８ＰＭＯＳトランジスタと、ソース端子が第１または第３ＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子およびバックゲート端子がＮウェルに接続され、更にゲート端子が第１電源電圧に接続される第９ＰＭＯＳトランジスタと、第８ＰＭＯＳトランジスタのゲート端子に接続され、第８ＰＭＯＳトランジスタを導通制御するＰＭＯＳトランジスタ制御部とを備えることを特徴とする。
請求項２８に係る半導体装置では、第９ＰＭＯＳトランジスタのソース端子における第２電源電圧が、第１電源電圧に第２所定電圧を加えた電圧以上である場合に、第９ＰＭＯＳトランジスタは導通してＮウェルに第２電源電圧を供給する。一方、第８ＰＭＯＳトランジスタはＰＭＯＳトランジスタ制御部によって制御される。第２電源電圧が、第１電源電圧に第２所定電圧を加えた電圧未満では、第８ＰＭＯＳトランジスタが導通してＮウェルに第１電源電圧を供給する。
また、請求項２９に係る半導体装置は、請求項２８に記載の半導体装置において、第１電源電圧に第２所定電圧を加えた電圧とは、第９ＰＭＯＳトランジスタが導通し始める際の電圧であることを特徴とする。また、請求項３０に係る半導体装置は、請求項２８に記載の半導体装置において、第２所定電圧は、第９ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする。
これにより、第２電源電圧が、第１電源電圧に第９ＰＭＯＳトランジスタの閾値電圧を加えた電圧で、Ｎウェル電位が、第１電源電圧と第２電源電圧とで切り替わる。
また、請求項３３に係る半導体装置は、請求項６乃至２６の少なくとも何れか１項に記載の半導体装置において、第２電源電圧がドレイン端子に印加される際の、第１、第３、第５乃至第７ＰＭＯＳトランジスタのＮウェルの電位を第２電源電圧に設定する、Ｎウェル電位制御部を備えることを特徴とする。
請求項３３に係る半導体装置では、Ｎウェル電位制御部により、第２電源電圧がドレイン端子に印加される際には、第１、第３、第５乃至第７ＰＭＯＳトランジスタのＮウェルの電位が第２電源電圧に設定される。
これにより、ＰＭＯＳトランジスタのドレイン端子に第２電源電圧が印加されることにより、Ｎウェル電位は第２電源電圧に設定されるので、特定の電圧レベルにおいてフローティング状態となることはない。
また、請求項３４に係る半導体装置は、請求項３３に記載の半導体装置において、Ｎウェル電位制御部は、ソース端子が第１電源電圧に接続され、ドレイン端子およびバックゲート端子がＮウェルに接続され、更にゲート端子が第１または第３ＰＭＯＳトランジスタのドレイン端子に接続される第８ＰＭＯＳトランジスタと、ソース端子が第１または第３ＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子およびバックゲート端子がＮウェルに接続される第９ＰＭＯＳトランジスタと、第９ＰＭＯＳトランジスタのゲート端子に接続され、第９ＰＭＯＳトランジスタを導通制御するＰＭＯＳトランジスタ制御部とを備えることを特徴とする。
請求項３４に係る半導体装置では、第９ＰＭＯＳトランジスタはＰＭＯＳトランジスタ制御部によって制御される。第１または第３ＰＭＯＳトランジスタのドレイン端子に第２電源電圧が印加されると、第９ＰＭＯＳトランジスタが導通してＮウェルに第２電源電圧を供給する。
これにより、第１または第３ＰＭＯＳトランジスタのドレイン端子に第２電源電圧が印加されると、Ｎウェル電位が第２電源電圧に切り替わる。
また、請求項３１に係る半導体装置は、請求項２８に記載の半導体装置において、ＰＭＯＳトランジスタ制御部は、ソース端子が第８ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が第１または第３ＰＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に、第１電源電圧または第１電源電圧より低い所定電圧が印加される第６ＮＭＯＳトランジスタと、ソース端子が第１または第３ＰＭＯＳトランジスタのドレイン端子に、ドレイン端子が前記第８ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記第１電源電圧に、バックゲート端子がＮウェルに接続される第１０ＰＭＯＳトランジスタとを備えることを特徴とする。
また、請求項３５に係る半導体装置は、請求項３４に記載の半導体装置において、ＰＭＯＳトランジスタ制御部は、ソース端子が第９ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が第１電源電圧に接続され、ゲート端子に第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される電圧または該電圧より低い所定電圧が印加される第６ＮＭＯＳトランジスタと、ソース端子が第１電源電圧に、ドレイン端子が第９ＰＭＯＳトランジスタのゲート端子に、ゲート端子が第１または第３ＰＭＯＳトランジスタのドレイン端子に、バックゲート端子がＮウェルに接続される第１０ＰＭＯＳトランジスタとを備えることを特徴とする。
請求項３１または３５に係る半導体装置では、第６ＮＭＯＳトランジスタにより、第１電源電圧あるいは第１、３ＰＭＯＳトランジスタのドレイン端子に印加される電圧、またはこれらの電圧より低い所定電圧から、第６ＮＭＯＳトランジスタの閾値電圧を減じた電圧を上限とする電圧を、第８あるいは第９ＰＭＯＳトランジスタのゲート端子に印加して、第８あるいは第９ＰＭＯＳトランジスタを導通する。一方、第１０ＰＭＯＳトランジスタにより、第２電源電圧が第１電源電圧に閾値電圧を加えた電圧以上の電圧、あるいは第１電源電圧が第２電源電圧に閾値電圧を加えた電圧以上の電圧である場合に、第１０ＰＭＯＳトランジスタは導通し、第８あるいは第９ＰＭＯＳトランジスタを非導通とする。
また、請求項３７に係る半導体装置は、請求項３１または３５に記載の半導体装置において、所定電圧は、複数の電源系統のうちの１つの電源系統を利用することが好ましい。また、請求項３８に係る半導体装置は、請求項３１または３５に記載の半導体装置において、第６ＮＭＯＳトランジスタのゲート端子と、第１電源電圧または第１あるいは第３ＰＭＯＳトランジスタのドレイン端子と、の間に配置され、第１電源電圧または第１あるいは第３ＰＭＯＳトランジスタのドレイン端子に印加される電圧レベルを降圧して、所定電圧を出力する第２電圧降圧部を備えることが好ましい。
また、請求項３２に係る半導体装置は、請求３１に記載の半導体装置において、または請求項３６に係る半導体装置は、請求項３５に記載の半導体装置において、ＰＭＯＳトランジスタ制御部は、第６ＮＭＯＳトランジスタのソース端子に接続され、該ソース端子からの電圧信号を降圧して第８、または第９ＰＭＯＳトランジスタのゲート端子に入力する第１電圧降圧部を更に備えることを特徴とする。
これにより、第８、または第９ＰＭＯＳトランジスタの導通制御が行われ、Ｎウェル電位がフローティング状態となることはない。このとき、第８、または第９ＰＭＯＳトランジスタのゲート端子に降圧された電圧を印加することができ、第８、または第９ＰＭＯＳトランジスタを確実に導通することができる。
【図面の簡単な説明】  第１図は、本発明の実施形態を示す回路図である。
第２図は、レベル変換回路を構成するＰＭＯＳトランジスタが誤って導通することを防止するための第１の方策を示す回路図である。
第３図は、レベル変換回路を構成するＰＭＯＳトランジスタが誤って導通することを防止するため第２の方策を示す回路図である。
第４図は、レベル変換回路を構成するＰＭＯＳトランジスタが誤って導通することを防止するため第３の方策を示す回路図である。
第５図は、第４図に示す第３の方策についての具体例である。
第６図は、レベル変換回路を構成するＰＭＯＳトランジスタが誤って導通することを防止するための第４の方策を示す回路図である。
第７図は、第４の方策におけるＰＭＯＳトランジスタＰＭ５のゲート端子電圧の特性を示す図である。
第８図は、第４の方策におけるＰＭＯＳトランジスタＰＭ１のゲート端子電圧の特性を示す図である。
第９図は、第４の方策におけるＮウェル電位制御部の第１具体例を示す回路図である。
第１０図は、第４の方策におけるＮウェル電位制御部の第２具体例を示す回路図である。
第１１図は、第１および第２具体例のＮウェル電位制御部によるウェル電位の切り替わりを示す図である。
第１２図は、第４の方策におけるＮウェル電位制御部の第３具体例を示す回路図である。
第１３図は、第３具体例のＮウェル電位制御部によるウェル電位の切り替わりを示す図である。
第１４図は、実施形態のレベル変換回路のうち、ＮＭＯＳトランジスタＮＭ５１を駆動するロー側のレベル変換部を示す回路図である。
第１５図は、従来技術のレベル変換回路を示す回路図である。
【発明を実施するための最良の形態】  以下、本発明の半導体装置について具体化した実施形態を第１図乃至第１４図に基づき図面を参照しつつ詳細に説明する。
第１図に本発明を適用した半導体装置についての実施形態を示す。基準電圧ＶＳＳに対して第１電源電圧ＶＤＤ１が供給されて動作する第１回路群３と、基準電圧ＶＳＳに対して第１電源電圧ＶＤＤ１より高い電圧レベルを有する第２電源電圧ＶＤＤ２が供給されて動作する第２回路群５とを備えている。
第１回路群３は、高速な処理速度が要求される回路部分である。高機能化・高速化が進展している電子機器分野の制御や演算処理等に適用して好適な回路部分である。高機能性・高速性を実現するために微細化が進んだプロセステクノロジーにより実現されることが一般的である。従って、インバータゲートＩ３１に例示される第１回路群３の構成素子は低電圧動作が要求される。第１電源電圧ＶＤＤ１はこの仕様に適合した低電源電圧である。第１回路群３を構成する素子は、低電源電圧の第１電源電圧ＶＤＤ１において耐圧が確保されていればよく、第１電源電圧ＶＤＤ１に比して高電圧の第２電源電圧ＶＤＤ２に対しては、耐圧が保障されていない場合がある。この場合、これらの素子に第２電源電圧ＶＤＤ２を印加することはできない。
第２回路群５は、より高い電源電圧である第２電源電圧ＶＤＤ２で動作する回路部分である。既存の電源電圧体系において動作する機器等の制御部分、所定の電圧において動作する他の素子、装置等の制御や駆動等に適用する回路部分である。これらの回路部分では、高機能化や高速化に必要とされる第１電源電圧ＶＤＤ１とは異なる電圧値の第２電源電圧ＶＤＤ２が必要とされる。更に、第２電源電圧ＶＤＤ２は、第１電源電圧ＶＤＤ１に比して高電圧である場合がある。
第１図では、第１回路群３において第１電源電圧ＶＤＤ１の振幅を有する入力信号ＩＮが、第２回路群５において第２電源電圧ＶＤＤ２の振幅を有する出力信号ＯＵＴとして出力される場合である。ここで、入力信号ＩＮは、第１回路群３において、制御処理や演算処理等を行った結果信号である。また、出力信号ＯＵＴは、このまま半導体装置の外部に出力されて、他の素子や装置の駆動信号や制御信号になる場合の他、第２回路群５への入力信号とされることも考えられる。
第２回路群５の入力部分は、ハイサイドスイッチとしてソース端子が第２電源電圧ＶＤＤ２に接続されたのＰＭＯＳトランジスタＰＭ５１と、ローサイドスイッチとしてソース端子が基準電圧ＶＳＳに接続されたＮＭＯＳトランジスタＮＭ５１とが備えられている。各々のゲート端子に、後述するレベル変換回路１から信号が入力されて、排他的にスイッチング制御される。ＰＭＯＳトランジスタＰＭ５１およびＮＭＯＳトランジスタＮＭ５１の各々のドレイン端子は、出力端子ＯＵＴとして互いのドレイン端子が接続されているＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２のソース端子に接続されている。ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２のゲート端子は、第１電源電圧ＶＤＤ１に接続されている。
ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２は、各々、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５１／ＮＭ５１の導通の際に導通する。このとき非導通となるＮＭＯＳ／ＰＭＯＳトランジスタＮＭ５２／ＰＭ５２は、各々のドレイン端子に第２電源電圧ＶＤＤ２／基準電圧ＶＳＳが印加され飽和特性のバイアス状態となる。従って、ＮＭＯＳ／ＰＭＯＳトランジスタＮＭ５１／ＰＭ５１のドレイン端子には、各々、第１電源電圧ＶＤＤ１からＮＭＯＳトランジスタＮＭ５２の閾値電圧だけ低い電圧／第１電源電圧ＶＤＤ１からＰＭＯＳトランジスタＰＭ５２の閾値電圧だけ高い電圧が印加されることとなる。これにより、基準電圧ＶＳＳに対して第２電源電圧ＶＤＤ２が印加される第２回路群５においても、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５１、５２／ＮＭ５１、５２には、第２電源電圧ＶＤＤ２と第１電源電圧ＶＤＤ１との差電圧／第１電源電圧ＶＤＤ１の電圧しか印加されない。
これにより、高い電圧値を有する第２電源電圧ＶＤＤ２が供給される第２回路群５においても、低耐圧トランジスタで構成することができる。
尚、実施形態においては、耐圧確保用のトランジスタとして、１段のＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２で構成する場合を示したが、２段以上の多段構成にすることも可能である。この場合、各ＭＯＳトランジスタのゲート端子に印加する電圧を適宜に調整して、段階的に印加電圧をシフトするように構成することが好ましい。多段構成にすることにより、更に高い電圧の第２電源電圧ＶＤＤ２が供給される場合にも低耐圧のトランジスタで回路を構成することが可能となる。
第１回路群３と第２回路群５との間に備えられ第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２に信号のレベル変換を行う回路が、レベル変換回路１である。
レベル変換回路１のうち、ハイサイドスイッチのＰＭＯＳトランジスタＰＭ５１のゲート端子を駆動制御する回路は、ハイ側のレベル変換部４として４つのＰＭＯＳトランジスタＰＭ１乃至ＰＭ４で構成される。ＰＭＯＳトランジスタＰＭ１、ＰＭ３、およびＰＭ２、ＰＭ４のソース端子は、各々、第１電源電圧ＶＤＤ１、および第２電源電圧ＶＤＤ２に接続されている。ＰＭＯＳトランジスタＰＭ４のゲート端子は、ＰＭＯＳトランジスタＰＭ１およびＰＭ２のドレイン端子に接続されると共に、ＰＭＯＳトランジスタＰＭ５１のゲート端子に接続されている（ノードＮ３）。また、ＰＭＯＳトランジスタＰＭ２のゲート端子は、ＰＭＯＳトランジスタＰＭ３およびＰＭ４のドレイン端子に接続されている（ノードＮ４）。更に、ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１）はインバータゲートＩ３１の出力ノードＮ１に接続され、ＰＭＯＳトランジスタＰＭ３のゲート端子（ノードＮ２）は入力信号ＩＮに接続されている。
尚、ローサイドスイッチのＮＭＯＳトランジスタＰＭ５１のゲート端子を駆動制御する信号は入力信号ＩＮに対して電圧レベルが変換された信号である。後述（第１４図）するロー側のレベル変換部６から出力される。
入力信号ＩＮが第１電源電圧ＶＤＤ１の電圧レベルを有するハイレベル信号である場合、インバータゲートＩ３１によりノードＮ１は基準電圧ＶＳＳの電圧レベルを有するローレベルとなる。入力信号ＩＮはＰＭＯＳトランジスタＰＭ３のゲート端子（ノードＮ２）に入力され、ゲート端子に第１電源電圧ＶＤＤ１を供給する。ノードＮ１はＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１）に接続されており、ゲート端子に基準電圧ＶＳＳを供給する。ＰＭＯＳトランジスタＰＭ１のソース端子は第１電源電圧ＶＤＤ１に接続されているので、ＰＭＯＳトランジスタＰＭ１は導通となる。
ＰＭＯＳトランジスタＰＭ１の導通により、そのドレイン端子が接続されているノードＮ３に第１電源電圧ＶＤＤ１が供給され、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１のゲート端子に供給される。ＰＭＯＳトランジスタＰＭ４、ＰＭ５１のソース端子は第２電源電圧ＶＤＤ２に接続されているので、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１のゲート・ソース端子間には第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差が印加されることとなる。従って、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差がＰＭＯＳトランジスタＰＭ４、ＰＭ５１の閾値電圧以上であることを条件として、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１が導通する。
ＰＭＯＳトランジスタＰＭ４の導通により、そのドレイン端子が接続されているノードＮ４に第２電源電圧ＶＤＤ２が供給される。これにより、ＰＭＯＳトランジスタＰＭ２は非導通となり、ＰＭＯＳトランジスタＰＭ１を介して第１電源電圧ＶＤＤ１が供給されているノードＮ３に第２電源電電圧ＶＤＤ２が接続されることはない。また、ノードＮ４は、ＰＭＯＳトランジスタＰＭ３のドレイン端子に接続されているため、ＰＭＯＳトランジスタＰＭ３では、ゲート端子（ノードＮ２）に第１電源電圧ＶＤＤ１が供給され、ドレイン端子に第２電源電圧ＶＤＤ２が供給される状態となる。ゲート・ドレイン端子間に第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差が印加されることとなる。従って、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差がＰＭＯＳトランジスタＰＭ３の閾値電圧未満であることを条件として、ＰＭＯＳトランジスタＰＭ３は、非導通となる。ＰＭＯＳトランジスタＰＭ４を介して第２電源電圧ＶＤＤ２が供給されているノードＮ４に第１電源電電圧ＶＤＤ１が接続されることはない。
入力信号ＩＮが基準電圧ＶＳＳの電圧レベルを有するローレベル信号である場合には、印加される電圧レベルが逆転して上記と反対の動作状態となる。
すなわち、ゲート端子に基準電圧ＶＳＳが印加されてＰＭＯＳトランジスタＰＭ３が導通となり、これにより、ゲート端子に第１電源電圧ＶＤＤ１が印加されてＰＭＯＳトランジスタＰＭ２が導通となる。ここで、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差がＰＭＯＳトランジスタＰＭ２の閾値電圧以上であるとする。ノードＮ３には第２電源電圧ＶＤＤ２が供給されるため、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１は非導通となる。これにより、出力端子ＯＵＴに第２電源電圧ＶＤＤ２が供給されることはなく、ＰＭＯＳトランジスタＰＭ３を介して第１電源電圧ＶＤＤ１が供給されているノードＮ４にも第２電源電電圧ＶＤＤ２が接続されることはない。
また、ゲート・ドレイン端子間に第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差が印加されるＰＭＯＳトランジスタＰＭ１は、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差が閾値電圧未満であることを条件として非導通となる。これにより、ＰＭＯＳトランジスタＰＭ２を介して第２電源電圧ＶＤＤ２が供給されているノードＮ３に第１電源電電圧ＶＤＤ１が接続されることはない。
一方、ＮＭＯＳトランジスタＮＭ５１は、後述（第１４図）するロー側のレベル変換部６により、入力信号ＩＮに同相の信号がゲート端子に供給されることにより、ＰＭＯＳトランジスタＰＭ５１とは排他的に導通制御される。
ＰＭＯＳトランジスタＰＭ５１が導通することにより、そのドレイン端子に第２電源電圧ＶＤＤ２が供給される。ＰＭＯＳトランジスタＰＭ５２も同じ閾値電圧を有していれば導通し、出力端子ＯＵＴに第２電源電圧ＶＤＤ２が供給される。ここで、ＮＭＯＳトランジスタＮＭ５１は非導通であるので、第２電源電圧ＶＤＤ２の電圧レベルを有する出力信号ＯＵＴが出力される。
ＰＭＯＳトランジスタＰＭ５１が非導通の場合には、ＮＭＯＳトランジスタＮＭ５１が導通し、そのドレイン端子に基準電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＮＭ５２も同様に導通し、出力端子ＯＵＴに基準電圧ＶＳＳが供給される。基準電圧ＶＳＳの電圧レベルを有する出力信号ＯＵＴが出力される。
実施形態に示すレベル変換回路１のうちハイ側のレベル変換部４によれば、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との電圧差が、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１、ＰＭ５２の閾値電圧以上であるため、ゲート端子を第１および第２電源電圧ＶＤＤ１、ＶＤＤ２で制御すれば、導通および非導通とすることができる。レベル変換部４をＰＭＯＳトランジスタにより容易に構成することができる。
ＰＭＯＳトランジスタＰＭ５１を導通制御するために、基準電圧ＶＳＳと第１電源電圧ＶＤＤ１との間で振幅する入力信号ＩＮを、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との間で振幅する信号にレベル変換するにあたって、第２電源電圧ＶＤＤ２から第１電源電圧ＶＤＤ１への定常的な電流径路が形成されることはない。更に、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との間の中間的な電圧レベルを有する第３の電源電圧は必要とされず、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の分圧に伴う定常的な電流消費もない。
また、基準電圧ＶＳＳに対してではなく、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との間で回路が構成されるので、印加される電圧差は第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の間の電圧差となる。第１乃至第４ＰＭＯＳトランジスタであるＰＭＯＳトランジスタＰＭ１乃至ＰＭ４は、第２電源電圧ＶＤＤ２の耐圧を確保する必要はなく、低い耐圧の素子で構成することができる。
更に、第２回路群５の入力段であるＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５１／ＮＭ５１には、耐圧確保用のトランジスタとしてＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２が備えられており、各トランジスタＰＭ５１、５２／ＮＭ５１、５２には、第２電源電圧ＶＤＤ２と第１電源電圧ＶＤＤ１との差電圧／第１電源電圧ＶＤＤ１の電圧しか印加されず、低い耐圧の素子で構成することができる。
これらの低耐圧のＭＯＳトランジスタではゲート酸化膜厚も薄く、回路動作の高速化を図ることができる。
ここで、ＰＭＯＳトランジスタＰＭ２またはＰＭ４が導通してノードＮ３またはＮ４に第２電源電圧ＶＤＤ２が供給される際、ノードＮ３またはＮ４から第１電源電圧ＶＤＤ１への径路を、ＰＭＯＳトランジスタＰＭ１またはＰＭ３により遮断する必要がある。この方策として第１乃至第４の方策を以下に示す。
第２図に第１の方策を示す。ＰＭＯＳトランジスタＰＭ１、ＰＭ３が、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１、ＰＭ５２とは異なる構成のトランジスタで構成される場合である。ＰＭＯＳトランジスタＰＭ１またはＰＭ３が非導通に制御される場合、ゲート端子には第１回路群３からの信号により第１電源電圧ＶＤＤ１が印加されることが一般的である。ドレイン端子に印加される第２電源電圧ＶＤＤ２を遮断するためには、ＰＭＯＳトランジスタＰＭ１、ＰＭ３の閾値電圧は、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差より深い閾値電圧とする必要がある。ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１、ＰＭ５２を構成するトランジスタに代えて、より深い閾値電圧を有するトランジスタで構成すればよい。
第３図に第２の方策を示す。ＰＭＯＳトランジスタＰＭ１、ＰＭ３が、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１、ＰＭ５２と同じトランジスタで構成される場合である。ＰＭＯＳトランジスタＰＭ１、ＰＭ３のゲート端子（ノードＮ１、Ｎ２）には、電圧レベルの変換回路ＬＳが接続されている。第１回路群３からの信号は、変換回路ＬＳを介してゲート端子に入力される。ＰＭＯＳトランジスタＰＭ１、ＰＭ３が非導通に制御される場合、ゲート端子には第１電源電圧ＶＤＤ１に比して高い電圧レベルＶＨを有する信号が供給される。第２電源電圧ＶＤＤ２と電圧レベルＶＨとの電圧差が閾値電圧未満になるように変換回路ＬＳが設定されれば、ドレイン端子に第２電源電圧ＶＤＤ２が印加される際、ＰＭＯＳトランジスタＰＭ１、ＰＭ３を非導通に維持することができる。
第４図に第３の方策を示す。第３の方策では、ＰＭＯＳトランジスタＰＭ１とＰＭ２との間／ＰＭ３とＰＭ４の間に、ＮＭＯＳトランジスタＮＭ１／ＮＭ２が配置される構成である。ＰＭＯＳトランジスタＰＭ１／ＰＭ３のドレイン端子はＮＭＯＳトランジスタＮＭ１／ＮＭ２のソース端子に接続され（ノード３Ａ／４Ａ）、ＰＭＯＳトランジスタＰＭ２／ＰＭ４のドレイン端子はＮＭＯＳトランジスタＮＭ１／ＮＭ２のドレイン端子に接続される（ノード３／４）。ＮＭＯＳトランジスタＮＭ１、ＮＭ２のゲート端子には、共通に所定バイアス電圧ＶＧが供給される。バイアス電圧ＶＢが直接に供給される場合の他、電圧降圧部７を介して供給される構成とすることもできる。
電圧降圧部７は、例えば、第５図のような構成である。第２電源電圧ＶＤＤ２とＮＭＯＳトランジスタＮＭ１、ＮＭ２のゲート端子との間に、ダイオード接続されたＮＭＯＳトランジスタが所定段数接続される降圧部７１が配置されている。降圧部７１による降圧電圧ＶＤＮだけ第２電源電圧ＶＤＤ２が降圧されてゲート端子に供給される（ＶＧ＝ＶＤＤ２−ＶＤＮ）。降圧部７１の他にも、接合ダイオードや抵抗素子等、降圧や分圧を行うことができる構成であれば適用することができ、更にこれらを適宜に組み合わせた構成とすることもできる。
第４図に戻って、具体的な動作を説明する。ＰＭＯＳトランジスタＰＭ１が導通する場合、ノード３Ａには第１電源電圧ＶＤＤ１が供給される。このときのＮＭＯＳトランジスタＮＭ１のゲート端子電圧ＶＧは、第１電源電圧ＶＤＤ１に加えてＮＭＯＳトランジスタＮＭ１の閾値電圧ＶｔｈＮ１以上の電圧であることが必要である（ＶＧ−ＶＤＤ１≧ＶｔｈＮ１）。これにより、ＮＭＯＳトランジスタＮＭ１は導通し、ノードＮ３に第１電源電圧ＶＤＤ１が供給される。これにより、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１が導通する。
ＰＭＯＳトランジスタＰＭ１が非導通である場合、ノード３にはＰＭＯＳトランジスタＰＭ２を介して第２電源電圧ＶＤＤ２が供給される。このとき、ＮＭＯＳトランジスタＮＭ１は飽和領域で動作する。ノード３Ａには、ゲート端子電圧ＶＧから閾値電圧ＶｔｈＮ１を減じた電圧（ＶＧ−ＶｔｈＮ１）が供給される。ＰＭＯＳトランジスタＰＭ１が非導通に維持されるためには、ノード３Ａに供給される電圧（ＶＧ−ＶｔｈＮ１）と、ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１）に供給される第１電源電圧ＶＤＤ１との電圧差がＰＭＯＳトランジスタＰＭ１の閾値電圧ＶｔｈＰ１未満であることが要請される（（ＶＧ−ＶｔｈＮ１）−ＶＤＤ１＜ＶｔｈＰ１）。
ＰＭＯＳトランジスタＰＭ３とＮＭＯＳトランジスタＮＭ２についても同様の動作が行われる。
第４図の方策（３）によれば、
ＶｔｈＮ１≦ＶＧ−ＶＤＤ１＜ＶｔｈＰ１＋ＶｔｈＮ１・・・（１）
（ＶｔｈＮ２≦ＶＧ−ＶＤＤ１＜ＶｔｈＰ３＋ＶｔｈＮ２）
の条件が満たされれば、ＰＭＯＳトランジスタＰＭ１、ＰＭ３の導通、非導通を制御することができる。上記の条件（１）は、
バイアス電圧ＶＢが第２電源電圧ＶＤＤ２であり、ゲート端子電圧ＶＧとして直接印加される場合（ＶＧ＝ＶＤＤ２）には、
ＶｔｈＮ１≦ＶＤＤ２−ＶＤＤ１＜ＶｔｈＰ１＋ＶｔｈＮ１である。
第２電源電圧ＶＤＤ２が、降圧電圧部７１を介して降圧電圧ＶＤＮの降圧を受けてゲート端子電圧ＶＧとして印加される場合（ＶＧ＝ＶＤＤ２−ＶＤＮ）には、
ＶｔｈＮ１＋ＶＤＮ≦ＶＤＤ２−ＶＤＤ１＜ＶｔｈＰ１＋ＶｔｈＮ１＋ＶＤＮとなる。
更に、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２以外のその他の電圧源がある場合には、それを使用することも考えられる。
ここで、電圧降圧部７１やその他の電圧源を使用することにより、ゲート端子電圧ＶＧを低く設定することができれば、より低い閾値電圧ＶｔｈＮ１を有するＮＭＯＳトランジスタを使用することができる。ＮＭＯＳトランジスタＮＭ１、ＮＭ２として適用可能なトランジスタの種類を広げることができる。
ＰＭＯＳトランジスタＰＭ１、ＰＭ３の非導通の際、ＰＭＯＳトランジスタＰＭ１またはＰＭ３には第１電源電圧ＶＤＤ１から降圧された電圧が供給されることとなる。ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１と同じ閾値電圧を有してＰＭＯＳトランジスタＰＭ１、ＰＭ３が構成される場合にも、ＰＭＯＳトランジスタＰＭ１、ＰＭ３を非導通に制御することができる。
また、第１乃至第３の方策の何れの場合についても、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１の閾値電圧に比して深い閾値電圧を有してＰＭＯＳトランジスタＰＭ１、ＰＭ３が構成されれば、ＰＭＯＳトランジスタＰＭ１、ＰＭ３の非導通の制御を容易に行うことができる。特に、ＮＭＯＳトランジスタＮＭ１、ＮＭ２を備える場合には、バイアス電圧ＶＢの電圧範囲をより広くとることができる。
第６図に第４の方策を示す。ＰＭＯＳトランジスタＰＭ１、ＰＭ３のドレイン端子に供給される電圧に応じて、ゲート端子の電圧を制御する構成である。合わせて、Ｎウェル電位の調整も行う。ＰＭＯＳトランジスタＰＭ１、ＰＭ３は、各々に同様な回路構成を備えることができる。以下では、ＰＭＯＳトランジスタＰＭ１を例にとり説明する。
先ず、ゲート電圧制御部１１について説明する。ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）とドレイン端子（ノードＮ３）との間には、ゲート端子が第１電源電圧ＶＤＤ１に接続されているＰＭＯＳトランジスタＰＭ７が接続されている。第２電源電圧ＶＤＤ２が第１電源電圧ＶＤＤ１より閾値電圧以上高い電圧の場合に、ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）に第２電源電圧ＶＤＤ２を供給してＰＭＯＳトランジスタＰＭ１を非導通に維持する機能を有している。
また、第１回路群からの信号は、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５／ＰＭ３を介してＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）に入力される。ＮＭＯＳトランジスタＮＭ３のゲート端子は第１電源電圧ＶＤＤ１が接続されている。ＰＭＯＳトランジスタＰＭ５のゲート端子（ノードＮ１１）は、第１電源電圧ＶＤＤ１がゲート端子に接続されているＰＭＯＳトランジスタＰＭ６と、ゲート端子（ノードＮ１３）に第１回路群からの信号またはその同相信号が入力されるＮＭＯＳトランジスタＮＭ４とを介して、ＰＭＯＳトランジスタＰＭ１のドレイン端子（ノードＮ３）に接続されている。
ここで、ＮＭＯＳトランジスタＮＭ４のゲート端子（ノードＮ１３）には、第１回路群の信号として、第１電源電圧ＶＤＤ１のハイレベルを有する信号が入力されることの他、降圧回路Ｂ１１を介して降圧された信号が入力されることも考えられる。
更にゲート端子（ノードＮ１１）は、ＮＭＯＳトランジスタＮＭ５を介して基準電圧ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＭ５のゲート端子には、第１回路群からの信号がインバータゲートＩ１１により反転されて入力される。
第１回路群からの信号がローレベルの場合、信号が、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５／ＮＭ３を介してＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）に供給される必要がある。ＮＭＯＳトランジスタＮＭ３については、ゲート端子が第１電源電圧ＶＤＤ１に接続されているため、入力される信号が第１電源電圧ＶＤＤ１に対してＮＭＯＳトランジスタＮＭ３の閾値電圧以下の電圧レベルであれば導通する。
ＰＭＯＳトランジスタＰＭ５については、ゲート端子は、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ６／ＮＭ４を介してノードＮ３に接続されている。ＮＭＯＳトランジスタＮＭ４については、ゲート端子にローレベルの信号が入力されるため非導通となる。ＰＭＯＳトランジスタＰＭ６についても、ゲート端子が第１電源電圧ＶＤＤ１に接続されていることと、ノードＮ３がＰＭＯＳトランジスタＰＭ１の導通に伴い第１電源電圧ＶＤＤ１に移行することにより非導通となって、ノードＮ３からの径路は遮断される。これに対して、ＮＭＯＳトランジスタＮＭ５には、ゲート端子に反転されたハイレベルの信号が入力されるため導通する。これにより、ＰＭＯＳトランジスタＰＭ５も導通となる。ノードＮ１Ａにローレベルの信号が供給され、ＰＭＯＳトランジスタＰＭ１は導通する。
第１回路群からの信号がハイレベルの場合、ノードＮ３の電圧レベルは、ＰＭＯＳトランジスタＰＭ２の導通により第２電源電圧ＶＤＤ２まで上昇する。
ノードＮ３に供給される第２電源電圧ＶＤＤ２の電圧レベルに対する、ノードＮ１Ａ、ノードＮ１１の電圧レベルの特性を、第７、８図に示す。ここで、ＮＭＯＳトランジスタＮＭ５は、ゲート端子にローレベル電圧が供給されるため非導通である。また、ＰＭＯＳトランジスタＰＭ１、ＰＭ６、ＰＭ７は同じ閾値電圧ＶｔｈＰを有するものとする。ノードＮ１３に第１電源電圧ＶＤＤ１の電圧レベルが供給されているものとして説明する。
ノードＮ３の電圧Ｖ（Ｎ３）が第１電源電圧ＶＤＤ１にＰＭＯＳトランジスタＰＭ６の閾値電圧ＶｔｈＰを加えた電圧未満である場合（Ｖ（Ｎ３）＜ＶＤＤ＋ＶｔｈＰ）、ＰＭＯＳトランジスタＰＭ６は非導通であるところ、ＮＭＯＳトランジスタＮＭ４は飽和領域で導通する。従って、ノードＮ１１には、第１電源電圧ＶＤＤ１からＮＭＯＳトランジスタＮＭ４の閾値電圧ＶｔｈＮを減じた電圧が供給される（Ｖ（Ｎ１１）＝ＶＤＤ１−ＶｔｈＮ）（第７図の（Ｉ））。ここで、ＰＭＯＳトランジスタＰＭ５に比してＮＭＯＳトランジスタＮＭ４が深い閾値電圧ＶｔｈＮを有するとすれば、ＰＭＯＳトランジスタＰＭ５は導通する。
上記の説明では、ノードＮ１３の電圧Ｖ（Ｎ１３）として第１電源電圧ＶＤＤ１が供給されるとして説明したが、電圧Ｖ（Ｎ１３）は、降圧回路Ｂ１１を介して降圧された電圧とすることもできる。この場合、ノードＮ１１には更に降圧された電圧（Ｖ（Ｎ１３）−ＶｔｈＮ）が供給されることとなり（第７図の（ＩＩ））、ＰＭＯＳトランジスタＰＭ５の閾値電圧に比してＮＭＯＳトランジスタＮＭ４の閾値電圧が同等または浅い場合にも、ＰＭＯＳトランジスタＰＭ５を導通させることができる。
また、ＰＭＯＳトランジスタＰＭ７も非導通であり、ノードＮ３に供給される第２電源電圧ＶＤＤ２がノードＮ１Ａに供給されることはない。
従って、ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）には、ＰＭＯＳトランジスタＰＭ５を介して第１回路群からハイレベルの信号が供給される。通常、この信号は、第１電源電圧ＶＤＤ１の電圧レベルを有している（第８図）。ＰＭＯＳトランジスタＰＭ１は、ゲート・ドレイン端子間に印加される電圧差が閾値電圧未満となり、非導通に維持される。ノードＮ３から第１電源電圧ＶＤＤ１への電流径路が形成されることはない。
ノードＮ３の電圧Ｖ（Ｎ３）が、第１電源電圧ＶＤＤ１にＰＭＯＳトランジスタＰＭ６の閾値電圧ＶｔｈＰを加えた電圧以上である場合（Ｖ（Ｎ３）≧ＶＤＤ＋ＶｔｈＰ）、ＰＭＯＳトランジスタＰＭ６は、閾値電圧ＶｔｈＰ以上の電圧が印加されて導通し、ノードＮ１１はノードＮ３と導通する（Ｖ（Ｎ１１）＝Ｖ（Ｎ３））（第７図）。電圧Ｖ（Ｎ１１）は第２電源電圧ＶＤＤ２となり、ＰＭＯＳトランジスタＰＭ５は非導通となる。一方、同じ閾値電圧ＶｔｈＰを有するＰＭＯＳトランジスタＰＭ７は導通し、ノードＮ１ＡがノードＮ３と導通する（Ｖ（Ｎ１Ａ）＝Ｖ（Ｎ３））（第８図）。電圧Ｖ（Ｎ１Ａ）は第２電源電圧ＶＤＤ２となる。ＰＭＯＳトランジスタＰＭ１は、ゲート端子とドレイン端子とが同電位となり非導通に維持される。ノードＮ３から第１電源電圧ＶＤＤ１への電流径路が形成されることはない。
以上に説明したように、第４の方策におけるゲート電圧制御部１１（第６図）によれば、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）の非導通となる際にドレイン端子（ノードＮ３（Ｎ４））に第２電源電圧ＶＤＤ２が直接に印加されても、第１電源電圧ＶＤＤ１に対する第２電源電圧ＶＤＤ２の電圧値に応じてゲート端子（ノードＮ１Ａ）に印加する電圧を切り替えることができ、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）は非導通に維持される。ドレイン端子（ノードＮ３（Ｎ４））から第１電源電圧ＶＤＤ１に向かって不要な電流経路が形成されることはなく、不要な電流消費を防止することができる。ゲート端子（ノードＮ１Ａ）に印加する電圧の切り替えは、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）と、ＰＭＯＳトランジスタＰＭ６、ＰＭ７の閾値電圧ＶｔｈＰを同じにしておけば、ドレイン端子（ノードＮ３（Ｎ４））の電圧によりＰＭＯＳトランジスタＰＭ１（ＰＭ３）がドレイン端子側から第１電源電圧側に導通し始める電圧で切り替えることができる。
また、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）の非導通の維持は、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）と、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１との閾値電圧の異同に関わらず安定して行うことができる。
第１回路群からの信号のノードＮ１Ａへの伝播制御は、ＰＭＯＳトランジスタＰＭ５の導通制御により行うことができる。ノードＮ１Ａに供給される第２電源電圧ＶＤＤ２は、ＰＭＯＳトランジスタＰＭ５が非導通とされることにより第１回路群に印加されることはない。更に、ＮＭＯＳトランジスタＮＭ３の飽和領域動作により、第１回路群に印加される電圧は、第１電源電圧ＶＤＤ１から閾値電圧を減じた電圧に制限され過電圧が印加されることはない。
次に、Ｎウェル電位制御部９について説明する。第６図に示すように、レベル変換回路１のうちハイ側のレベル変換部４、およびゲート電圧制御部１１では、電源電圧は第１電源電圧ＶＤＤ１であり、Ｎウェル電位も第１電源電圧ＶＤＤ１をバイアスすることが一般的である。しかしながら、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）、ＰＭ５乃至７については、ノードＮ３、Ｎ１Ａに第２電源電圧ＶＤＤ２が供給される際、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との電圧差によっては、Ｐ型のドレイン端子からＮウェルＮＷに向けて順バイアスされた接合を介して順方向電流が流れてしまう場合がある。この動作を回避するためにＮウェル電位を制御する必要がある。
第９図に示す第１具体例のＮウェル電位制御部９Ａでは、ソース端子が第１電源電圧ＶＤＤ１に接続され、ドレイン端子およびバックゲート端子がＮウェルＮＷに接続されるＰＭＯＳトランジスタＰＭ８Ａと、ソース端子がノードＮ３に接続され、ドレイン端子およびバックゲート端子がＮウェルＮＷに接続され、更にゲート端子が第１電源電圧ＶＤＤ１に接続されるＰＭＯＳトランジスタＰＭ９Ａとが備えられている。
ＰＭＯＳトランジスタＰＭ８Ａは、ゲート端子（ノードＰ１）に接続されるＰＭＯＳトランジスタ制御部により導通・非導通が制御される。
ＰＭＯＳトランジスタ制御部は、ＮＭＯＳトランジスタＮＭ６Ａ、ＰＭＯＳトランジスタＰＭ１０Ａ、そして、必要に応じて第１電圧降圧部９１が備えられている。ＮＭＯＳトランジスタＮＭ６Ａは、ドレイン端子がノードＮ３に接続され、ソース端子が第１電圧降圧部９１を介してＰＭＯＳトランジスタＰＭ８Ａのゲート端子（ノードＰ１）に接続され、ゲート端子が第１電源電圧ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＭ１０Ａは、ソース端子がノードＮ３に接続され、ドレイン端子がＰＭＯＳトランジスタＰＭ８Ａのゲート端子に接続され、バックゲート端子はＮウェルＮＷに接続され、ゲート端子が第１電源電圧ＶＤＤ１に接続されている。
第１電圧降圧部９１は、ＮＭＯＳトランジスタＮＭ６Ａのソース端子からの電圧を降圧して、ＰＭＯＳトランジスタＰＭ８Ａのゲート端子（ノードＰ１）に供給する。
第９図では、第１電圧降圧部９１の具体例を合わせて示す。具体例（Ａ）は、所定数のダイオードを直列接続して降圧する。ダイオードの所定数を適宜に設定することにより、ＰＭＯＳトランジスタＰＭ８Ａを導通する際には、ＰＭＯＳトランジスタＰＭ８Ａのゲート端子（ノードＰ１）に、第１電源電圧ＶＤＤ１から閾値電圧を減じた電圧以下の電圧が供給される。具体例（Ｂ）は、ＮＭＯＳトランジスタＮＭ６Ａのソース端子の電圧を抵抗素子により分圧する。分圧比を適宜に設定してやれば、ＰＭＯＳトランジスタＰＭ８Ａのゲート端子（ノードＰ１）に、第１電源電圧ＶＤＤ１から閾値電圧を減じた電圧以下の電圧が供給される。
第１０図に示す第２具体例のＮウェル電位制御部９Ｂは、ＰＭＯＳトランジスタ制御部に関して、第１具体例９Ａ（第９図）の第１電圧降圧部９１に代えて第２電圧降圧部９２が備えられている。
ＰＭＯＳトランジスタ制御部において、ＮＭＯＳトランジスタＮＭ６Ｂは、ソース端子がＰＭＯＳトランジスタＰＭ８Ｂのゲート端子（ノードＰ１）に直接接続されると共に、ゲート端子が第２電圧降圧部９２を介して第１電源電圧ＶＤＤ１に接続されている。
第２電圧降圧部９２は、第１電源電圧ＶＤＤ１を降圧してＮＭＯＳトランジスタＮＭ６Ｂのゲート端子をバイアスする。これにより、ＮＭＯＳトランジスタＮＭ６Ｂのソース端子に適宜に降圧された電圧が出力されノードＰ１に供給することができる。
第１０図に示す第２電圧降圧部９２の具体例は、第１電圧降圧部９１の具体例と同様である。所定数のダイオードを直列接続することにより（具体例（Ａ））、また第１電源電圧ＶＤＤ１を抵抗素子により分圧することにより（具体例（Ｂ））、降圧された電圧を得ることができる。
第１１図に、Ｎウェル電位制御部９Ａ、９Ｂ（第９、１０図）において、ノードＮ３の電圧Ｖ（Ｎ３）に対して、ＮウェルＮＷの電位Ｖ（ＮＷ）の切り替わり波形を、ＰＭＯＳトランジスタＰＭ８Ａのゲート端子電圧Ｖ（Ｐ１）と共に示す。第１１図においては、ＮＭＯＳ／ＰＭＯＳトランジスタの閾値電圧が略等しい場合（ＶｔｈＮ≒ＶｔｈＰ）を例として示す。
電圧Ｖ（Ｎ３）が、第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＰを加えた電圧以上の場合（Ｖ（Ｎ３）≧ＶＤＤ１＋ＶｔｈＰ）には、ＰＭＯＳトランジスタＰＭ１０Ａ、ＰＭ１０Ｂが導通して、電圧Ｖ（Ｐ１）を電圧Ｖ（Ｎ３）にバイアスし第２電源電圧ＶＤＤ２として、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂは非導通となる。一方、ＰＭＯＳトランジスタＰＭ９Ａ、ＰＭ９Ｂは導通し、Ｎウェル電位Ｖ（ＮＷ）は電圧Ｖ（Ｎ３）になる。すなわち、第２電源電圧ＶＤＤ２になる。
電圧Ｖ（Ｎ３）が、第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＰを加えた電圧未満に降圧すると（Ｖ（Ｎ３）＜ＶＤＤ１＋ＶｔｈＰ）、ＰＭＯＳトランジスタＰＭ９Ａ、ＰＭ１０Ａ、ＰＭ９Ｂ、ＰＭ１０Ｂは非導通となる。一方、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂは導通する。
電圧Ｖ（Ｎ３）がＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂのゲート端子の電圧から閾値電圧ＶｔｈＮを減じた電圧に降圧するまでは、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂは飽和動作をするため、ソース端子の電圧はゲート端子の電圧から閾値電圧ＶｔｈＮを減じた電圧に略固定される。それ以上に降圧すると、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂは線形動作して導通することとなり、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂのソース端子には電圧Ｖ（Ｎ３）がそのまま出力される。
ここで、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂのゲート端子に供給される電圧は、第１電源電圧ＶＤＤ１（第９図）、または第１電源電圧ＶＤＤ１から降圧された電圧（第１０図）である。この電圧が、直接に（第１０図）、または降圧されて（第９図）、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂのゲート端子（ノードＰ１）に供給される。第１および第２電圧降圧部９１、９２がない場合に、第１電源電圧ＶＤＤ１からＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂの閾値電圧ＶｔｈＮを減じた電圧になることを上限として、ノードＰ１の電圧Ｖ（Ｐ１）が設定される。
ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６ＢとＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂとの閾値電圧は略等しいとする場合、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂは、ゲート・ソース間の電位差が閾値電圧ＶｔｈＰ以上に印加されることになる。導通してＮウェルＮＷに第１電源電圧ＶＤＤ１が供給される。
また、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６ＢとＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂとの閾値電圧が異なる場合にも、第１または第２電圧降圧部９１、９２の少なくとも何れか一方を備えることにより、ノードＰ１の電圧Ｖ（Ｐ１）を十分に降圧して、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂを導通させることができる。
第１２図に示す第３具体例のＮウェル電位制御部９Ｃでは、第１、第２具体例９Ａ、９Ｂ（第９、１０図）において、ＰＭＯＳトランジスタ制御部によりＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂを制御し、ＰＭＯＳトランジスタＰＭ９Ａ、ＰＭ９Ｂのゲート端子を第１電源電圧ＶＤＤ１に接続した接続関係を、逆転させた構成である。すなわち、ＮＭＯＳトランジスタＮＭ６ＣおよびＰＭＯＳトランジスタＰＭ１０Ｃを、ＰＭＯＳトランジスタＰＭ９Ｃのゲート端子（ノードＰ２）と第１電源電圧ＶＤＤ１との間に備え、ＮＭＯＳトランジスタＮＭ６Ｃのゲート端子をノードＮ３に接続する。また、ＰＭＯＳトランジスタＰＭ８Ｃ、ＰＭ１０Ｃのゲート端子は、ノードＮ３に接続する。この場合、第１電圧降圧部９１、第２電圧降圧部９２については第１、第２具体例９Ａ、９Ｂと同様な接続とすることができる。すなわち、第１電圧降圧部９１は、ＮＭＯＳトランジスタＮＭ６ＣとノードＰ２との間に備えることができる。第２電圧降圧部９２は、ＮＭＯＳトランジスタＮＭ６Ｃのゲート端子とノードＮ３との間に接続することができる。
第３具体例９Ｃについて、電圧Ｖ（Ｎ３）に対するＮウェル電位Ｖ（ＮＷ）およびノードＰ２の電圧Ｖ（Ｐ２）の関係を示した波形を第１３図に示す。第１、第２電圧降圧部９１、９２を備えない場合には、電圧Ｖ（Ｎ３）が第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＮを加えた電圧未満で、ＮＭＯＳトランジスタＮＭ６Ｃが飽和動作する。ＰＭＯＳトランジスタＰＭ９Ｃのゲート端子（ノードＰ２）の電圧Ｖ（Ｐ２）は、電圧Ｖ（Ｎ３）から閾値電圧ＶｔｈＮを減じた電圧が供給される。ＮＭＯＳ／ＰＭＯＳの両閾値電圧が略等しい（ＶｔｈＮ≒ＶｔｈＰ）という条件で、ＰＭＯＳトランジスタＰＭ９Ｃが導通して、Ｎウェル電位Ｖ（ＮＷ）を電圧Ｖ（Ｎ３）とする。このときの電圧Ｖ（Ｎ３）は、第２電源電圧ＶＤＤ２であるので、Ｎウェル電位Ｖ（ＮＷ）も第２電源電圧ＶＤＤ２となる。
電圧Ｖ（Ｎ３）が第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＮを加えた電圧以上になると、ＮＭＯＳトランジスタＮＭ６Ｃは線形動作する。ＰＭＯＳトランジスタＰＭ９Ｃのゲート端子（ノードＰ２）には第１電源電圧ＶＤＤ１が供給される。ＰＭＯＳトランジスタＰＭ９Ｃが導通されて、ＮウェルＮＷには電圧Ｖ（Ｎ３）、すなわち、第２電源電圧ＶＤＤ２が供給される。
尚、第１、第２電圧降圧部９１、９２を備えた場合の作用・効果については、第１、第２具体例９Ａ、９Ｂの場合と同様であるので、ここでの説明は省略する。ここで、第１電圧降圧部９１による電圧降下の効果によれば、電圧Ｖ（Ｎ３）が第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＮを加算した電圧以上の電圧においては、第１電源電圧ＶＤＤ１から第１電圧降圧部９１により降圧された電圧レベルに電圧Ｖ（Ｐ２）が設定され（第１３図、（ＩＩ））、第２電圧降圧部９２による電圧降下の効果によれば、電圧Ｖ（Ｐ２）は、第１電源電圧ＶＤＤ１から第２電圧降圧部９２により降圧された電圧レベルを減じ、更に閾値電圧ＶｔｈＮを減じた電圧レベルに設定される（第１３図、（Ｉ））。
以上に説明したように、Ｎウェル電位制御部の第１、第２具体例（第９、１０図）、および第３具体例（第１２図）によれば、第１電圧降圧部９１を備えてやれば、ＮＭＯＳトランジスタＮＭ６Ａ乃至ＰＭ６Ｃのソース端子から出力される電圧を降圧させることができる。
第２電圧降圧部９２を備えてやれば、ＮＭＯＳトランジスタＮＭ６Ａ乃至ＰＭ６Ｃにおいて、ゲート端子に印加する所定電圧を第１電源電圧ＶＤＤ１より降圧させることができ、飽和動作するソース端子の電圧値を降圧させることができる。
第１または第２電圧降圧部９１、９２により、ノードＰ１、Ｐ２に供給される電圧が、第１電源電圧ＶＤＤ１から、閾値電圧ＶｔｈＮおよび降圧電圧を減じた電圧まで降圧させることができる。更に、第１電圧降圧部９１による降圧は一定電圧値となるので、ＮＭＯＳトランジスタＮＭ６Ａ乃至ＮＭ６Ｃが線形動作をする領域においても、所定電圧の降圧をさせることができる。
第１電圧降圧部９１と第２電圧降圧部９２とを共に備えてやれば、各々の降圧が加算され、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂ、ＰＭ９Ｃの導通時にゲート端子（ノードＰ１、Ｐ２）に印加される電圧Ｖ（Ｐ１）、Ｖ（Ｐ２）を有効に降圧させることができる。第１電圧降圧部９１と第２電圧降圧部９２とは、両者を共に備えても各々を単独に備えても同様の効果を奏することができる。
ＰＭＯＳトランジスタＰＭ１（ＰＭ３）、ＰＭ５乃至ＰＭ７のＮウェルＮＷの電位Ｖ（ＮＷ）は、ノードＮ３（Ｎ４）に印加される電圧Ｖ（Ｎ３）（Ｖ（Ｎ４））に応じて制御される。Ｖ（Ｎ３）（Ｖ（Ｎ４））＜ＶＤＤ１＋ＶｔｈＰの場合には第１電源電圧ＶＤＤ１に、Ｖ（Ｎ３）（Ｖ（Ｎ４））≧ＶＤＤ１＋ＶｔｈＰの場合には電圧Ｖ（Ｎ３）（Ｖ（Ｎ４））に、切れ目なくバイアスされる。これにより、ＮウェルＮＷがフローティング状態となることはない。また、ドレイン端子との接合の間で順バイアスが印加されることもない。従って、第１回路群３から第２回路群５へのレベル変換に際し、ＮウェルＮＷの電位Ｖ（ＮＷ）が確実に設定されると共に、不要な順バイアス電流が流れることもない。安定した回路動作を低消費電流で得ることができる。
第１４図には、実施形態のレベル変換回路１のうち、ロー側のレベル変換部６の具体例を示す。第１電源電圧ＶＤＤ１の振幅を有する入力信号ＩＮを、バイアス電圧ＶＢの振幅を有する信号にレベル変換する。
入力信号ＩＮは、ＰＭＯＳトランジスタＰＭ６２およびＮＭＯＳトランジスタＮＭ６２で構成されるインバータゲートと、ＮＭＯＳトランジスタＮＭ６１とのゲート端子に入力される。インバータゲートの出力端子は、ＮＭＯＳトランジスタＮＭ６３のゲート端子に接続されている。ＮＭＯＳトランジスタＮＭ６１、ＮＭ６３は、ソース端子が基準電圧ＶＳＳに接続されると共に、ドレイン端子は、各々、ＰＭＯＳトランジスタＰＭ６１、ＰＭ６３のドレイン端子に接続されている。ＰＭＯＳトランジスタＰＭ６１、ＰＭ６３のゲート端子は、互いに他のトランジスタのドレイン端子に接続され、ソース端子は共に、必要に応じて降圧部７１を介してバイアス電圧ＶＢに接続されている。ＰＭＯＳトランジスタＰＭ６３とＮＭＯＳトランジスタＮＭ６３との接続点からレベル変換された信号が出力される。
ハイレベルの入力信号ＩＮが入力されるとする。ＮＭＯＳトランジスタＮＭ６１が導通しＰＭＯＳトランジスタＰＭ６３のゲート端子電圧を基準電圧ＶＳＳにすることにより、ＰＭＯＳトランジスタＰＭ６３が導通する。また、インバータゲートにより反転されたローレベルの信号がＮＭＯＳトランジスタＮＭ６３のゲート端子に入力されて、ＮＭＯＳトランジスタＮＭ６３は非導通となる。従って、出力される信号はＰＭＯＳトランジスタＰＭ６３を介してバイアス電圧ＶＢまたはその降圧電圧となる。ここで、出力される信号はＰＭＯＳトランジスタＰＭ６１のゲート端子に入力され、ＰＭＯＳトランジスタＰＭ６１を非導通とする。
入力信号ＩＮとして、基準電圧ＶＳＳのローレベル信号が入力されるとする。この場合には、ＮＭＯＳトランジスタＮＭ６１が非導通となり、ＰＭＯＳトランジスタＰＭ６３のゲート端子から基準電圧ＶＳＳへの径路は遮断される。一方、インバータゲートにより反転されたハイレベルの信号がＮＭＯＳトランジスタＮＭ６３のゲート端子に入力されるので、ＮＭＯＳトランジスタＮＭ６３は導通する。従って、出力される信号は、ＮＭＯＳトランジスタＮＭ６３を介して基準電圧ＶＳＳとなる。出力される信号はＰＭＯＳトランジスタＰＭ６１のゲート端子に入力され、ＰＭＯＳトランジスタＰＭ６１が導通して、ＰＭＯＳトランジスタＰＭ６３を非導通に維持する。
出力される信号のハイレベルは、バイアス電圧ＶＢまたはその降圧電圧である。この電圧レベルを第１電源電圧ＶＤＤ１より高い電圧レベルとすることにより、ＮＭＯＳトランジスタＮＭ５１は、ゲート端子が深くバイアスされるところなり、駆動能力の向上に伴う高速動作が期待できる。
【産業上の利用可能性】  本発明によれば、第１電源電圧で動作する第１回路群と、第１電源電圧より高電圧の第２電源電圧で動作する第２回路群との間で信号のインターフェースをする際、第１電源電圧と第２電源電圧とで挟まれた電源で動作するレベル変換回路を備えることにより、定常的な電流消費を伴わずにレベル変換を行うことが可能な半導体装置を提供することができる。
【図１】
2004077674.tif 000003
【図２】
2004077674.tif 000004
【図３】
2004077674.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004077674.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2004077674.tif 000014
【図１３】
2004077674.tif 000015
【図１４】
2004077674.tif 000016
【図１５】
2004077674.tif 000017
【手続補正書】
【提出日】平成17年1月31日(2005.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源として基準電圧と第１電源電圧との間で動作する第１回路群と、電源として基準電圧と前記第１電源電圧に比して高い電圧レベルを有する第２電源電圧との間で動作する第２回路群とを備える半導体装置において、
前記第２回路群の入力段において前記第２電源電圧の出力制御を行う第１導電型の電圧制御型ハイサイド素子と、
前記第１回路群から前記第２回路群へのインターフェースであって、電源として前記第１電源電圧と前記第２電源電圧との間で動作し、前記電圧制御型ハイサイド素子を導通制御するレベル変換回路とを備え、
前記レベル変換回路は、
前記電圧制御型ハイサイド素子と前記第１電源電圧との間に備えられ、前記電圧制御型ハイサイド素子を導通する際、前記第１電源電圧を供給する第１導電型の電圧制御型第１素子と、
前記電圧制御型ハイサイド素子と前記第２電源電圧との間に備えられ、前記電圧制御型ハイサイド素子を非導通とする際、前記第２電源電圧を供給する第１導電型の電圧制御型第２素子とを備えることを特徴とする半導体装置。
【請求項２】
前記レベル変換回路は、前記電圧制御型第１素子において前記第１回路群とインターフェースされることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レベル変換回路は、更に、
前記電圧制御型第２素子と前記第１電源電圧との間に備えられ、前記電圧制御型第２素子を導通する際、前記第１電源電圧を供給する第１導電型の電圧制御型第３素子と、
前記電圧制御型第２素子と前記第２電源電圧との間に備えられ、前記電圧制御型第２素子を非導通とする際、前記第２電源電圧を供給する第１導電型の電圧制御型第４素子とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
電源として基準電圧と第１電源電圧との間で動作する第１回路群と、電源として基準電圧と前記第１電源電圧に比して高い電圧レベルを有する第２電源電圧との間で動作する第２回路群とを備える半導体装置において、
ゲート端子への前記第１電源電圧の供給により導通し前記第２電源電圧の出力を行う、前記第２回路群の入力段に備えられる出力ＰＭＯＳトランジスタと、
前記第１回路群から前記第２回路群へのインターフェースであって、電源として前記第１電源電圧と前記第２電源電圧との間で動作し、前記出力ＰＭＯＳトランジスタを導通制御するレベル変換回路とを備え、
前記レベル変換回路は、
前記第１電源電圧から前記出力ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第１回路群からの第１信号の供給により導通制御される第１ＰＭＯＳトランジスタと、
前記第２電源電圧から前記出力ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第１電源電圧の供給により導通する第２ＰＭＯＳトランジスタと、
前記第１電源電圧から前記第２ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への前記第１回路群からの第２信号の供給により導通制御される第３ＰＭＯＳトランジスタと、
前記第２電源電圧から前記第２ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への、前記第１または第２ＰＭＯＳトランジスタを介して前記第１または第２電源電圧の供給により導通または非導通となる第４ＰＭＯＳトランジスタとを備え、
前記第１および第３ＰＭＯＳトランジスタは、いずれか一方が導通に制御されることを特徴とする半導体装置。
【請求項５】
前記第１信号と前記第２信号とは、相互に反転された論理信号であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１ＰＭＯＳトランジスタから前記第２ＰＭＯＳトランジスタに至る径路のうち、前記出力ＰＭＯＳトランジスタのゲート端子または該ゲート端子への分岐点に至るまでの径路内に配置される第１ＮＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタから前記第４ＰＭＯＳトランジスタに至る径路のうち、前記第２ＰＭＯＳトランジスタのゲート端子または該ゲート端子への分岐点に至るまでの径路内に配置される第２ＮＭＯＳトランジスタとを備え、
前記第１または第２ＮＭＯＳトランジスタは、
該ゲート端子に定常的に所定バイアス電圧が印加され、
前記第１または第２信号により、前記第１または第３ＰＭＯＳトランジスタが導通する際、導通し、
前記第１または第２信号により、前記第１または第３ＰＭＯＳトランジスタが非導通の制御を受ける際、前記第１または第２ＮＭＯＳトランジスタのドレイン端子の電圧を降圧して前記第１または第３ＰＭＯＳトランジスタに供給することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１および第３ＰＭＯＳトランジスタは、前記出力ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、および前記第４ＰＭＯＳトランジスタに比して、深い閾値電圧を有することを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第１および第３ＰＭＯＳトランジスタの各々のゲート端子に備えられ、該ゲート端子の電圧を、
前記第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される前記第２電源電圧が前記第１電源電圧に第１所定電圧を加えた電圧以上の電圧である場合には前記第２電源電圧に設定し、
前記第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される前記第２電源電圧が前記第１電源電圧に第１所定電圧を加えた電圧未満の電圧である場合には前記第１電源電圧に設定する、ゲート電圧制御部を備えることを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記第２電源電圧がドレイン端子に印加される際の、前記第１、第３、第５、および第６ＰＭＯＳトランジスタのＮウェルの電位を、
前記第２電源電圧が前記第１電源電圧に第２所定電圧を加えた電圧以上の電圧である場合には、前記第２電源電圧に、
前記第２電源電圧が前記第１電源電圧に第２所定電圧を加えた電圧未満の電圧である場合には、前記第１電源電圧に設定するＮウェル電位制御部を備えることを特徴とする請求項４に記載の半導体装置。
【請求項１０】
前記第２電源電圧がドレイン端子に印加される際の、前記第１、第３、第５、および第６ＰＭＯＳトランジスタのＮウェルの電位を、前記第２電源電圧に設定するＮウェル電位制御部を備えることを特徴とする請求項４に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己の電源電圧に比して高い電圧レベルに信号をレベル変換するインターフェースを有する半導体装置に関するものであり、特に、高い電圧レベルへの信号のレベル変換を定常的な電流消費を伴わずに行うことが可能な半導体装置に関するものである。
【背景技術】
【０００２】
自己の電源電圧に比して高い電圧レベルの信号を出力することが可能な出力バッファ回路として、下記に示す特許文献１が開示されている。特許文献１では、第１５図に示すように、順次高い電圧レベルの電源電圧で動作する４つの中間インバータを用いて、出力信号ＯＵＴの電圧レベルを低い電圧レベルＶＤＤから、順次より高い電圧レベル（ＶＬ１、ＶＨ１）、（ＶＬ２、ＶＨ２）、（ＶＬ３、ＶＨ３）、（ＶＬ３、ＶＤＤ２）に増大させることにより、高い電圧レベルＶＤＤ２での出力信号ＯＵＴを得る。
【０００３】
ここで、中間インバータの電源電圧における、電圧レベルＶＬ１乃至ＶＬ３、ＶＨ１乃至ＶＨ３は、高い電圧レベルＶＤＤ２を抵抗素子１０５乃至１１１により分圧することにより得ている。
【０００４】
尚、先行技術文献は以下の通りである。
【特許文献１】特開平１０−２２８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記特許文献１に開示の出力バッファ回路では、出力信号ＯＵＴの出力可能状態において、中間インバータに供給すべき電圧レベルＶＬ１乃至ＶＬ３、ＶＨ１乃至ＶＨ３を、抵抗素子１０５乃至１１１により電源電圧ＶＤＤ２を分圧することにより得ている。このため、入力信号ＩＮの論理レベルの遷移が中間インバータを介して伝播した後には、中間インバータでの入出力信号の論理状態は固定され、中間インバータにおいて電流消費が行われないにも関わらず、電源電圧ＶＤＤ２から抵抗素子１０５乃至１１１を介して定常的な電流消費が発生してしまう。
【０００６】
携帯機器等を始めとする低消費電流動作が望まれる技術分野への利用に際し、定常的な電流消費は問題である。
【０００７】
本発明は、従来技術が有する問題点を解決するためになされたものである。その目的は、第１電源電圧で動作する第１回路群と、第１電源電圧より高電圧の第２電源電圧で動作する第２回路群との間で信号のインターフェースを行う際、定常的な電流消費を伴わずにレベル変換を行うことが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、請求項１に係る半導体装置は、電源として基準電圧と第１電源電圧との間で動作する第１回路群と、基準電圧と第１電源電圧に比して高い電圧レベルの第２電源電圧との間で動作する第２回路群とを備えており、第２回路群の入力段において第２電源電圧の出力制御を行う第１導電型の電圧制御型ハイサイド素子と、第１回路群から第２回路群へのインターフェースであって、電源として第１電源電圧と第２電源電圧との間で動作し、電圧制御型ハイサイド素子を導通制御するレベル変換回路として、電圧制御型ハイサイド素子と第１電源電圧との間に備えられ、電圧制御型ハイサイド素子を導通する際、第１電源電圧を供給する第１導電型の電圧制御型第１素子と、電圧制御型ハイサイド素子と第２電源電圧との間に備えられ、電圧制御型ハイサイド素子を非導通とする際、第２電源電圧を供給する第１導電型の電圧制御型第２素子とを備えることを特徴とする。
【０００９】
請求項１の半導体装置では、第１回路群と第２回路群とのインターフェースのために、第１電源電圧と第２電源電圧との間で動作するレベル変換回路を使用することができる。このレベル変換回路は、第１導電型の電圧制御型素子である第１および第２素子により、第１および第２電源電圧を供給して、第１導電型の電圧制御型素子である第２回路群のハイサイド素子を導通および非導通とする。
【００１０】
これにより、レベル変換回路が、基準電圧に対してではなく、第１電源電圧に対して第２電源電圧を供給することにより構成されるので、印加される電圧差は第１および第２電源電圧の間の電圧差となる。第２電源電圧の電圧差では耐圧が確保できない構成素子を使用してインターフェースを構成することができる。また、耐圧確保のために第１および第２電源電圧の按分により中間的な第３の電源電圧を作り出す必要がない。このため、電源電圧の按分に伴う電流消費はない。
【００１１】
第２電源電圧を基準として、供給される電圧レベルに応じて導通および非導通が制御されるハイサイド素子に、定常的な電流消費を伴うことなく素子耐圧の範囲内で第１および第２電源電圧を供給して、導通制御を行うことができる。
【００１２】
ここで、レベル変換回路に備えられる第１および第２素子は、ハイサイド素子と同じ導電型である第１導電型で構成されるので、レベル変換回路として、基準電圧に対して浮いた電圧である、第１および第２電源電圧の導通制御を容易に構成することができる。
【００１３】
また、請求項２に係る半導体装置は、請求項１に記載の半導体装置において、電圧制御型第１素子において第１回路群とインターフェースされることが好ましい。これにより、第１回路群からの電圧信号を、レベル変換回路にそのまま入力することができる。
【００１４】
また、請求項３に係る半導体装置は、請求項１または２に記載の半導体装置において、レベル変換回路には、更に、電圧制御型第２素子と第１電源電圧との間に備えられ、電圧制御型第２素子を導通する際、第１電源電圧を供給する第１導電型の電圧制御型第３素子と、電圧制御型第２素子と第２電源電圧との間に備えられ、電圧制御型第２素子を非導通とする際、第２電源電圧を供給する第１導電型の電圧制御型第４素子とを備えることを特徴とする。
【００１５】
請求項３に係る半導体装置では、電圧制御型の第２素子は、電圧制御型の第３および第４素子により第１および第２電源電圧が供給されて、導通および非導通が制御される。ここで、第３および第４素子も第１導電型であり、レベル変換回路の構成素子として第１電源電圧と第２電源電圧電圧との間で動作する。
【００１６】
また、請求項４に係る半導体装置は、第１電源電圧で動作する第１回路群と、第１電源電圧に比して高い電圧レベルの第２電源電圧で動作する第２回路群とを備えており、ゲート端子への第１電源電圧の供給により導通し第２電源電圧の出力を行う、第２回路群の入力段に備えられる出力ＰＭＯＳトランジスタと、第１回路群から第２回路群へのインターフェースであって、電源として第１電源電圧と第２電源電圧との間で動作し、出力ＰＭＯＳトランジスタを導通制御するレベル変換回路については、第１電源電圧から出力ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への第１回路群からの第１信号の供給により導通制御される第１ＰＭＯＳトランジスタと、第２電源電圧から出力ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への第１電源電圧の供給により導通する第２ＰＭＯＳトランジスタと、第１電源電圧から第２ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への第１回路群からの第２信号の供給により導通制御される第３ＰＭＯＳトランジスタと、第２電源電圧から第２ＰＭＯＳトランジスタのゲート端子に至る径路内に配置され、ゲート端子への、第１または第２ＰＭＯＳトランジスタを介して第１または第２電源電圧の供給により導通または非導通となる第４ＰＭＯＳトランジスタとを備え、第１および第３ＰＭＯＳトランジスタは、いずれか一方が導通に制御されることを特徴とする。
【００１７】
請求項４に係る半導体装置では、第１ＰＭＯＳトランジスタが導通して、出力ＰＭＯＳトランジスタのゲート端子および第４ＰＭＯＳトランジスタのゲート端子に第１電源電圧が供給されて両トランジスタは導通する。第４ＰＭＯＳトランジスタの導通により、第２ＰＭＯＳトランジスタのゲート端子に第２電源電圧が供給されて第２ＰＭＯＳ「トランジスタは非導通となる。この時、第３ＰＭＯＳトランジスタは非導通である。逆に、第１ＰＭＯＳトランジスタが非導通であって第３ＰＭＯＳトランジスタは導通する場合には、第２ＰＭＯＳトランジスタが導通して、出力ＰＭＯＳトランジスタおよび第４ＰＭＯＳトランジスタが非導通となる。
【００１８】
ここで、各トランジスタの端子間は直結されていてもよく、また、抵抗素子やダイオード素子等の降圧機能を有する回路要素を介して接続されていてもよい。ゲート端子に第１電源電圧が供給される際にゲート・ソース端子間に閾値電圧以上の電圧が印加される構成であればよい。
【００１９】
また、第１回路群から供給される第１および第２信号のハイレベル電圧は、第１電源電圧の他、第１電源電圧に対して昇圧された電圧、またはより高い電圧にレベル変換された電圧であってもよい。第１および第２信号におけるハイレベル電圧において第１および第３ＰＭＯＳトランジスタが非導通になる。
【００２０】
これにより、レベル変換回路が、基準電圧に対してではなく第１電源電圧に対して第２電源電圧を供給することにより構成されるので、印加される電圧差は第１および第２電源電圧の間の電圧差となる。第１乃至第４ＰＭＯＳトランジスタとして第２電源電圧の耐圧を確保する必要はなく、より低い耐圧の素子で構成することができる。レベル変換に際し、第１および第２電源電圧の按分により中間的な第３の電源電圧を作り出す必要がなく、按分に伴う電流消費はない。
【００２１】
ゲート・ソース端子間に閾値電圧以上の電圧が印加されることにより、ＰＭＯＳトランジスタは導通する。出力、第１、および第４ＰＭＯＳトランジスタのソース端子には第２電源電圧が供給されているので、第１および第２電源電圧を閾値電圧以上の電圧差を有して構成すれば、ゲート端子に第１または第２電源電圧を供給することにより導通および非導通が制御される。また、この時の電圧供給は、ハイレベル側の電圧を導通制御するのに適したＰＭＯＳトランジスタにより容易に構成することができる。ＰＭＯＳトランジスタで構成するので、基準電圧に対して浮いた電圧である第１電源電圧と第２電源電圧との間で、レベル変換回路が容易に構成される。
【００２２】
また、請求項５に係る半導体装置は、請求項６に記載の半導体装置において、第１および第２信号は、相互に反転された論理信号であることが好ましい。これにより、第１および第３ＰＭＯＳトランジスタの何れか一方のみを導通にすることができる。
【００２３】
また、請求項６に係る半導体装置は、請求項４に記載の半導体装置において、ゲート端子に定常的に所定バイアス電圧が印加される第１および第２ＮＭＯＳトランジスタが、第１および第３ＰＭＯＳトランジスタから、第２および第４ＰＭＯＳトランジスタに至る径路のうち、出力および第４ＰＭＯＳトランジスタのゲート端子または該ゲート端子への分岐点に至るまでの径路内に配置されることを特徴とする。
【００２４】
請求項６に係る半導体装置では、第１または第２信号により、第１または第３ＰＭＯＳトランジスタが導通する際、第１および第２ＮＭＯＳトランジスタは導通し、第１または第２信号により、第１または第３ＰＭＯＳトランジスタが非導通の制御を受ける際、第１または第２ＮＭＯＳトランジスタは、第１または第２ＮＭＯＳトランジスタのドレイン端子の電圧を降圧して第１または第３ＰＭＯＳトランジスタに供給する。
【００２５】
これにより、第１または第３ＰＭＯＳトランジスタが導通する際に、出力および第４ＰＭＯＳトランジスタのゲート端子、または第２ＰＭＯＳトランジスタのゲート端子への第１電源電圧の供給を可能としながら、非導通の際に、第１または第３ＰＭＯＳトランジスタには第２電源電圧から降圧された電圧が供給されることとなる。出力ＰＭＯＳトランジスタや第２および第４ＰＭＯＳトランジスタと同じ閾値電圧を有して第１または第３ＰＭＯＳトランジスタが構成される場合にも、第１または第３ＰＭＯＳトランジスタを非導通に制御することができる。
【００２６】
また、請求項７に係る半導体装置は、請求項４に記載の半導体装置において、第１および第３ＰＭＯＳトランジスタは、出力ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、および第４ＰＭＯＳトランジスタに比して、深い閾値電圧を有することを特徴とする。これにより、第１および第２ＮＭＯＳトランジスタを備えない場合にも、出力ＰＭＯＳトランジスタや第２および第４ＰＭＯＳトランジスタの導通に関わらず、第１または第３ＰＭＯＳトランジスタを非導通に制御することができる。また、第１および第２ＮＭＯＳトランジスタを備える場合には、所定バイアス電圧の電圧範囲をより広くとることができる。
【００２７】
また、請求項８に係る半導体装置は、請求項４に記載の半導体装置において、第１および第３ＰＭＯＳトランジスタの各々のゲート端子の電圧を制御するゲート電圧制御部を備えることを特徴とする。
【００２８】
請求項８に係る半導体装置では、ゲート電圧制御部は、第１または第３ＰＭＯＳトランジスタのゲート端子の電圧を、第１または第３ＰＭＯＳトランジスタのドレイン端子に印加される第２電源電圧が、第１電源電圧に第１所定電圧を加えた電圧以上の電圧である場合には、第２電源電圧に設定し、第１電源電圧に第１所定電圧を加えた電圧未満の電圧である場合には、第１電源電圧に設定する。
【００２９】
これにより、第１または第３ＰＭＯＳトランジスタの非導通制御の際に、ドレイン端子に第２電源電圧が直接に印加されても、第１電源電圧に対する第２電源電圧の電圧値に応じてゲート端子に印加する電圧を制御することができ、第１または第３ＰＭＯＳトランジスタは非導通に維持される。第１または第３ＰＭＯＳトランジスタを介して第１電源電圧に向かって不要な電流経路が形成されることはなく、不要な電流消費を防止することができる。
【００３０】
出力ＰＭＯＳトランジスタや第２および第４ＰＭＯＳトランジスタとの閾値電圧の異同に関わらず、第１または第３ＰＭＯＳトランジスタを非導通に制御することができる。
【００３１】
また、請求項９に係る半導体装置は、請求項４に記載の半導体装置において、第２電源電圧がドレイン端子に印加される際の、第１、第３、第５、および第６ＰＭＯＳトランジスタのＮウェルの電位を第２電源電圧の電圧レベルに応じて設定する、Ｎウェル電位制御部を備えることを特徴とする。
請求項９に係る半導体装置では、Ｎウェル電位制御部により、第２電源電圧が第１電源電圧に第２所定電圧を加えた電圧以上の電圧である場合には、第１、第３、第５、および第６ＰＭＯＳトランジスタのＮウェルの電位が第２電源電圧に設定され、第２電源電圧が第１電源電圧に第２所定電圧を加えた電圧未満の電圧である場合には、Ｎウェルの電位が第１電源電圧に設定される。
【００３２】
これにより、ＰＭＯＳトランジスタのＮウェル電位は第２電源電圧の電圧レベルに応じて適宜な電圧が設定されるので、特定の電圧レベルにおいてフローティング状態となることはない。第２電源電圧の電圧レベルに応じてＮウェル電位を設定することができ、常に安定した回路動作を得ることができる。
【００３３】
また、請求項１０に係る半導体装置は、請求項４に記載の半導体装置において、第２電源電圧がドレイン端子に印加される際の、第１、第３、第５、および第６ＰＭＯＳトランジスタのＮウェルの電位を第２電源電圧に設定する、Ｎウェル電位制御部を備えることを特徴とする。
請求項１０に係る半導体装置では、Ｎウェル電位制御部により、第２電源電圧がドレイン端子に印加される際には、第１、第３、第５、および第６ＰＭＯＳトランジスタのＮウェルの電位が第２電源電圧に設定される。
【００３４】
これにより、ＰＭＯＳトランジスタのドレイン端子に第２電源電圧が印加されることにより、Ｎウェル電位は第２電源電圧に設定されるので、特定の電圧レベルにおいてフローティング状態となることはない。
【発明の効果】
【００３５】
本発明によれば、第１電源電圧で動作する第１回路群と、第１電源電圧より高電圧の第２電源電圧で動作する第２回路群との間で信号のインターフェースをする際、第１電源電圧と第２電源電圧とで挟まれた電源で動作するレベル変換回路を備えることにより、定常的な電流消費を伴わずにレベル変換を行うことが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の半導体装置について具体化した実施形態を第１図乃至第１４図に基づき図面を参照しつつ詳細に説明する。
【００３７】
第１図に本発明を適用した半導体装置についての実施形態を示す。基準電圧ＶＳＳに対して第１電源電圧ＶＤＤ１が供給されて動作する第１回路群３と、基準電圧ＶＳＳに対して第１電源電圧ＶＤＤ１より高い電圧レベルを有する第２電源電圧ＶＤＤ２が供給されて動作する第２回路群５とを備えている。
【００３８】
第１回路群３は、高速な処理速度が要求される回路部分である。高機能化・高速化が進展している電子機器分野の制御や演算処理等に適用して好適な回路部分である。高機能性・高速性を実現するために微細化が進んだプロセステクノロジーにより実現されることが一般的である。従って、インバータゲートＩ３１に例示される第１回路群３の構成素子は低電圧動作が要求される。第１電源電圧ＶＤＤ１はこの仕様に適合した低電源電圧である。第１回路群３を構成する素子は、低電源電圧の第１電源電圧ＶＤＤ１において耐圧が確保されていればよく、第１電源電圧ＶＤＤ１に比して高電圧の第２電源電圧ＶＤＤ２に対しては、耐圧が保障されていない場合がある。この場合、これらの素子に第２電源電圧ＶＤＤ２を印加することはできない。
【００３９】
第２回路群５は、より高い電源電圧である第２電源電圧ＶＤＤ２で動作する回路部分である。既存の電源電圧体系において動作する機器等の制御部分、所定の電圧において動作する他の素子、装置等の制御や駆動等に適用する回路部分である。これらの回路部分では、高機能化や高速化に必要とされる第１電源電圧ＶＤＤ１とは異なる電圧値の第２電源電圧ＶＤＤ２が必要とされる。更に、第２電源電圧ＶＤＤ２は、第１電源電圧ＶＤＤ１に比して高電圧である場合がある。
【００４０】
第１図では、第１回路群３において第１電源電圧ＶＤＤ１の振幅を有する入力信号ＩＮが、第２回路群５において第２電源電圧ＶＤＤ２の振幅を有する出力信号ＯＵＴとして出力される場合である。ここで、入力信号ＩＮは、第１回路群３において、制御処理や演算処理等を行った結果信号である。また、出力信号ＯＵＴは、このまま半導体装置の外部に出力されて、他の素子や装置の駆動信号や制御信号になる場合の他、第２回路群５への入力信号とされることも考えられる。
【００４１】
第２回路群５の入力部分は、ハイサイドスイッチとしてソース端子が第２電源電圧ＶＤＤ２に接続されたのＰＭＯＳトランジスタＰＭ５１と、ローサイドスイッチとしてソース端子が基準電圧ＶＳＳに接続されたＮＭＯＳトランジスタＮＭ５１とが備えられている。各々のゲート端子に、後述するレベル変換回路１から信号が入力されて、排他的にスイッチング制御される。ＰＭＯＳトランジスタＰＭ５１およびＮＭＯＳトランジスタＮＭ５１の各々のドレイン端子は、出力端子ＯＵＴとして互いのドレイン端子が接続されているＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２のソース端子に接続されている。ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２のゲート端子は、第１電源電圧ＶＤＤ１に接続されている。
【００４２】
ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２は、各々、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５１／ＮＭ５１の導通の際に導通する。このとき非導通となるＮＭＯＳ／ＰＭＯＳトランジスタＮＭ５２／ＰＭ５２は、各々のドレイン端子に第２電源電圧ＶＤＤ２／基準電圧ＶＳＳが印加され飽和特性のバイアス状態となる。従って、ＮＭＯＳ／ＰＭＯＳトランジスタＮＭ５１／ＰＭ５１のドレイン端子には、各々、第１電源電圧ＶＤＤ１からＮＭＯＳトランジスタＮＭ５２の閾値電圧だけ低い電圧／第１電源電圧ＶＤＤ１からＰＭＯＳトランジスタＰＭ５２の閾値電圧だけ高い電圧が印加されることとなる。これにより、基準電圧ＶＳＳに対して第２電源電圧ＶＤＤ２が印加される第２回路群５においても、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５１、５２／ＮＭ５１、５２には、第２電源電圧ＶＤＤ２と第１電源電圧ＶＤＤ１との差電圧／第１電源電圧ＶＤＤ１の電圧しか印加されない。
【００４３】
これにより、高い電圧値を有する第２電源電圧ＶＤＤ２が供給される第２回路群５においても、低耐圧トランジスタで構成することができる。
【００４４】
尚、実施形態においては、耐圧確保用のトランジスタとして、１段のＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２で構成する場合を示したが、２段以上の多段構成にすることも可能である。この場合、各ＭＯＳトランジスタのゲート端子に印加する電圧を適宜に調整して、段階的に印加電圧をシフトするように構成することが好ましい。多段構成にすることにより、更に高い電圧の第２電源電圧ＶＤＤ２が供給される場合にも低耐圧のトランジスタで回路を構成することが可能となる。
【００４５】
第１回路群３と第２回路群５との間に備えられ第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２に信号のレベル変換を行う回路が、レベル変換回路１である。
【００４６】
レベル変換回路１のうち、ハイサイドスイッチのＰＭＯＳトランジスタＰＭ５１のゲート端子を駆動制御する回路は、ハイ側のレベル変換部４として４つのＰＭＯＳトランジスタＰＭ１乃至ＰＭ４で構成される。ＰＭＯＳトランジスタＰＭ１、ＰＭ３、およびＰＭ２、ＰＭ４のソース端子は、各々、第１電源電圧ＶＤＤ１、および第２電源電圧ＶＤＤ２に接続されている。ＰＭＯＳトランジスタＰＭ４のゲート端子は、ＰＭＯＳトランジスタＰＭ１およびＰＭ２のドレイン端子に接続されると共に、ＰＭＯＳトランジスタＰＭ５１のゲート端子に接続されている（ノードＮ３）。また、ＰＭＯＳトランジスタＰＭ２のゲート端子は、ＰＭＯＳトランジスタＰＭ３およびＰＭ４のドレイン端子に接続されている（ノードＮ４）。更に、ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１）はインバータゲートＩ３１の出力ノードＮ１に接続され、ＰＭＯＳトランジスタＰＭ３のゲート端子（ノードＮ２）は入力信号ＩＮに接続されている。
【００４７】
尚、ローサイドスイッチのＮＭＯＳトランジスタＰＭ５１のゲート端子を駆動制御する信号は入力信号ＩＮに対して電圧レベルが変換された信号である。後述（第１４図）するロー側のレベル変換部６から出力される。
【００４８】
入力信号ＩＮが第１電源電圧ＶＤＤ１の電圧レベルを有するハイレベル信号である場合、インバータゲートＩ３１によりノードＮ１は基準電圧ＶＳＳの電圧レベルを有するローレベルとなる。入力信号ＩＮはＰＭＯＳトランジスタＰＭ３のゲート端子（ノードＮ２）に入力され、ゲート端子に第１電源電圧ＶＤＤ１を供給する。ノードＮ１はＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１）に接続されており、ゲート端子に基準電圧ＶＳＳを供給する。ＰＭＯＳトランジスタＰＭ１のソース端子は第１電源電圧ＶＤＤ１に接続されているので、ＰＭＯＳトランジスタＰＭ１は導通となる。
【００４９】
ＰＭＯＳトランジスタＰＭ１の導通により、そのドレイン端子が接続されているノードＮ３に第１電源電圧ＶＤＤ１が供給され、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１のゲート端子に供給される。ＰＭＯＳトランジスタＰＭ４、ＰＭ５１のソース端子は第２電源電圧ＶＤＤ２に接続されているので、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１のゲート・ソース端子間には第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差が印加されることとなる。従って、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差がＰＭＯＳトランジスタＰＭ４、ＰＭ５１の閾値電圧以上であることを条件として、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１が導通する。
【００５０】
ＰＭＯＳトランジスタＰＭ４の導通により、そのドレイン端子が接続されているノードＮ４に第２電源電圧ＶＤＤ２が供給される。これにより、ＰＭＯＳトランジスタＰＭ２は非導通となり、ＰＭＯＳトランジスタＰＭ１を介して第１電源電圧ＶＤＤ１が供給されているノードＮ３に第２電源電電圧ＶＤＤ２が接続されることはない。また、ノードＮ４は、ＰＭＯＳトランジスタＰＭ３のドレイン端子に接続されているため、ＰＭＯＳトランジスタＰＭ３では、ゲート端子（ノードＮ２）に第１電源電圧ＶＤＤ１が供給され、ドレイン端子に第２電源電圧ＶＤＤ２が供給される状態となる。ゲート・ドレイン端子間に第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差が印加されることとなる。従って、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差がＰＭＯＳトランジスタＰＭ３の閾値電圧未満であることを条件として、ＰＭＯＳトランジスタＰＭ３は、非導通となる。ＰＭＯＳトランジスタＰＭ４を介して第２電源電圧ＶＤＤ２が供給されているノードＮ４に第１電源電電圧ＶＤＤ１が接続されることはない。
入力信号ＩＮが基準電圧ＶＳＳの電圧レベルを有するローレベル信号である場合には、印加される電圧レベルが逆転して上記と反対の動作状態となる。
すなわち、ゲート端子に基準電圧ＶＳＳが印加されてＰＭＯＳトランジスタＰＭ３が導通となり、これにより、ゲート端子に第１電源電圧ＶＤＤ１が印加されてＰＭＯＳトランジスタＰＭ２が導通となる。ここで、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差がＰＭＯＳトランジスタＰＭ２の閾値電圧以上であるとする。ノードＮ３には第２電源電圧ＶＤＤ２が供給されるため、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１は非導通となる。これにより、出力端子ＯＵＴに第２電源電圧ＶＤＤ２が供給されることはなく、ＰＭＯＳトランジスタＰＭ３を介して第１電源電圧ＶＤＤ１が供給されているノードＮ４にも第２電源電電圧ＶＤＤ２が接続されることはない。
また、ゲート・ドレイン端子間に第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差が印加されるＰＭＯＳトランジスタＰＭ１は、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差が閾値電圧未満であることを条件として非導通となる。これにより、ＰＭＯＳトランジスタＰＭ２を介して第２電源電圧ＶＤＤ２が供給されているノードＮ３に第１電源電電圧ＶＤＤ１が接続されることはない。
【００５１】
一方、ＮＭＯＳトランジスタＮＭ５１は、後述（第１４図）するロー側のレベル変換部６により、入力信号ＩＮに同相の信号がゲート端子に供給されることにより、ＰＭＯＳトランジスタＰＭ５１とは排他的に導通制御される。
【００５２】
ＰＭＯＳトランジスタＰＭ５１が導通することにより、そのドレイン端子に第２電源電圧ＶＤＤ２が供給される。ＰＭＯＳトランジスタＰＭ５２も同じ閾値電圧を有していれば導通し、出力端子ＯＵＴに第２電源電圧ＶＤＤ２が供給される。ここで、ＮＭＯＳトランジスタＮＭ５１は非導通であるので、第２電源電圧ＶＤＤ２の電圧レベルを有する出力信号ＯＵＴが出力される。
【００５３】
ＰＭＯＳトランジスタＰＭ５１が非導通の場合には、ＮＭＯＳトランジスタＮＭ５１が導通し、そのドレイン端子に基準電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＮＭ５２も同様に導通し、出力端子ＯＵＴに基準電圧ＶＳＳが供給される。基準電圧ＶＳＳの電圧レベルを有する出力信号ＯＵＴが出力される。
【００５４】
実施形態に示すレベル変換回路１のうちハイ側のレベル変換部４によれば、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との電圧差が、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１、ＰＭ５２の閾値電圧以上であるため、ゲート端子を第１および第２電源電圧ＶＤＤ１、ＶＤＤ２で制御すれば、導通および非導通とすることができる。レベル変換部４をＰＭＯＳトランジスタにより容易に構成することができる。
ＰＭＯＳトランジスタＰＭ５１を導通制御するために、基準電圧ＶＳＳと第１電源電圧ＶＤＤ１との間で振幅する入力信号ＩＮを、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との間で振幅する信号にレベル変換するにあたって、第２電源電圧ＶＤＤ２から第１電源電圧ＶＤＤ１への定常的な電流径路が形成されることはない。更に、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との間の中間的な電圧レベルを有する第３の電源電圧は必要とされず、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の分圧に伴う定常的な電流消費もない。
また、基準電圧ＶＳＳに対してではなく、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との間で回路が構成されるので、印加される電圧差は第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の間の電圧差となる。第１乃至第４ＰＭＯＳトランジスタであるＰＭＯＳトランジスタＰＭ１乃至ＰＭ４は、第２電源電圧ＶＤＤ２の耐圧を確保する必要はなく、低い耐圧の素子で構成することができる。
【００５５】
更に、第２回路群５の入力段であるＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５１／ＮＭ５１には、耐圧確保用のトランジスタとしてＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５２／ＮＭ５２が備えられており、各トランジスタＰＭ５１、５２／ＮＭ５１、５２には、第２電源電圧ＶＤＤ２と第１電源電圧ＶＤＤ１との差電圧／第１電源電圧ＶＤＤ１の電圧しか印加されず、低い耐圧の素子で構成することができる。
【００５６】
これらの低耐圧のＭＯＳトランジスタではゲート酸化膜厚も薄く、回路動作の高速化を図ることができる。
【００５７】
ここで、ＰＭＯＳトランジスタＰＭ２またはＰＭ４が導通してノードＮ３またはＮ４に第２電源電圧ＶＤＤ２が供給される際、ノードＮ３またはＮ４から第１電源電圧ＶＤＤ１への径路を、ＰＭＯＳトランジスタＰＭ１またはＰＭ３により遮断する必要がある。この方策として第１乃至第４の方策を以下に示す。
【００５８】
第２図に第１の方策を示す。ＰＭＯＳトランジスタＰＭ１、ＰＭ３が、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１、ＰＭ５２とは異なる構成のトランジスタで構成される場合である。ＰＭＯＳトランジスタＰＭ１またはＰＭ３が非導通に制御される場合、ゲート端子には第１回路群３からの信号により第１電源電圧ＶＤＤ１が印加されることが一般的である。ドレイン端子に印加される第２電源電圧ＶＤＤ２を遮断するためには、ＰＭＯＳトランジスタＰＭ１、ＰＭ３の閾値電圧は、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２の電圧差より深い閾値電圧とする必要がある。ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１、ＰＭ５２を構成するトランジスタに代えて、より深い閾値電圧を有するトランジスタで構成すればよい。
【００５９】
第３図に第２の方策を示す。ＰＭＯＳトランジスタＰＭ１、ＰＭ３が、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１、ＰＭ５２と同じトランジスタで構成される場合である。ＰＭＯＳトランジスタＰＭ１、ＰＭ３のゲート端子（ノードＮ１、Ｎ２）には、電圧レベルの変換回路ＬＳが接続されている。第１回路群３からの信号は、変換回路ＬＳを介してゲート端子に入力される。ＰＭＯＳトランジスタＰＭ１、ＰＭ３が非導通に制御される場合、ゲート端子には第１電源電圧ＶＤＤ１に比して高い電圧レベルＶＨを有する信号が供給される。第２電源電圧ＶＤＤ２と電圧レベルＶＨとの電圧差が閾値電圧未満になるように変換回路ＬＳが設定されれば、ドレイン端子に第２電源電圧ＶＤＤ２が印加される際、ＰＭＯＳトランジスタＰＭ１、ＰＭ３を非導通に維持することができる。
【００６０】
第４図に第３の方策を示す。第３の方策では、ＰＭＯＳトランジスタＰＭ１とＰＭ２との間／ＰＭ３とＰＭ４の間に、ＮＭＯＳトランジスタＮＭ１／ＮＭ２が配置される構成である。ＰＭＯＳトランジスタＰＭ１／ＰＭ３のドレイン端子はＮＭＯＳトランジスタＮＭ１／ＮＭ２のソース端子に接続され（ノード３Ａ／４Ａ）、ＰＭＯＳトランジスタＰＭ２／ＰＭ４のドレイン端子はＮＭＯＳトランジスタＮＭ１／ＮＭ２のドレイン端子に接続される（ノード３／４）。ＮＭＯＳトランジスタＮＭ１、ＮＭ２のゲート端子には、共通に所定バイアス電圧ＶＧが供給される。バイアス電圧ＶＢが直接に供給される場合の他、電圧降圧部７を介して供給される構成とすることもできる。
【００６１】
電圧降圧部７は、例えば、第５図のような構成である。第２電源電圧ＶＤＤ２とＮＭＯＳトランジスタＮＭ１、ＮＭ２のゲート端子との間に、ダイオード接続されたＮＭＯＳトランジスタが所定段数接続される降圧部７１が配置されている。降圧部７１による降圧電圧ＶＤＮだけ第２電源電圧ＶＤＤ２が降圧されてゲート端子に供給される（ＶＧ＝ＶＤＤ２−ＶＤＮ）。降圧部７１の他にも、接合ダイオードや抵抗素子等、降圧や分圧を行うことができる構成であれば適用することができ、更にこれらを適宜に組み合わせた構成とすることもできる。
【００６２】
第４図に戻って、具体的な動作を説明する。ＰＭＯＳトランジスタＰＭ１が導通する場合、ノード３Ａには第１電源電圧ＶＤＤ１が供給される。このときのＮＭＯＳトランジスタＮＭ１のゲート端子電圧ＶＧは、第１電源電圧ＶＤＤ１に加えてＮＭＯＳトランジスタＮＭ１の閾値電圧ＶｔｈＮ１以上の電圧であることが必要である（ＶＧ−ＶＤＤ１≧ＶｔｈＮ１）。これにより、ＮＭＯＳトランジスタＮＭ１は導通し、ノードＮ３に第１電源電圧ＶＤＤ１が供給される。これにより、ＰＭＯＳトランジスタＰＭ４、ＰＭ５１が導通する。
【００６３】
ＰＭＯＳトランジスタＰＭ１が非導通である場合、ノード３にはＰＭＯＳトランジスタＰＭ２を介して第２電源電圧ＶＤＤ２が供給される。このとき、ＮＭＯＳトランジスタＮＭ１は飽和領域で動作する。ノード３Ａには、ゲート端子電圧ＶＧから閾値電圧ＶｔｈＮ１を減じた電圧（ＶＧ−ＶｔｈＮ１）が供給される。ＰＭＯＳトランジスタＰＭ１が非導通に維持されるためには、ノード３Ａに供給される電圧（ＶＧ−ＶｔｈＮ１）と、ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１）に供給される第１電源電圧ＶＤＤ１との電圧差がＰＭＯＳトランジスタＰＭ１の閾値電圧ＶｔｈＰ１未満であることが要請される（（ＶＧ−ＶｔｈＮ１）−ＶＤＤ１＜ＶｔｈＰ１）。
【００６４】
ＰＭＯＳトランジスタＰＭ３とＮＭＯＳトランジスタＮＭ２についても同様の動作が行われる。
【００６５】
第４図の方策（３）によれば、
ＶｔｈＮ１≦ＶＧ−ＶＤＤ１＜ＶｔｈＰ１＋ＶｔｈＮ１・・・（１）
（ＶｔｈＮ２≦ＶＧ−ＶＤＤ１＜ＶｔｈＰ３＋ＶｔｈＮ２）
の条件が満たされれば、ＰＭＯＳトランジスタＰＭ１、ＰＭ３の導通、非導通を制御することができる。上記の条件（１）は、
バイアス電圧ＶＢが第２電源電圧ＶＤＤ２であり、ゲート端子電圧ＶＧとして直接印加される場合（ＶＧ＝ＶＤＤ２）には、
ＶｔｈＮ１≦ＶＤＤ２−ＶＤＤ１＜ＶｔｈＰ１＋ＶｔｈＮ１である。
【００６６】
第２電源電圧ＶＤＤ２が、降圧電圧部７１を介して降圧電圧ＶＤＮの降圧を受けてゲート端子電圧ＶＧとして印加される場合（ＶＧ＝ＶＤＤ２−ＶＤＮ）には、
ＶｔｈＮ１＋ＶＤＮ≦ＶＤＤ２−ＶＤＤ１＜ＶｔｈＰ１＋ＶｔｈＮ１＋ＶＤＮとなる。
【００６７】
更に、第１および第２電源電圧ＶＤＤ１、ＶＤＤ２以外のその他の電圧源がある場合には、それを使用することも考えられる。
【００６８】
ここで、電圧降圧部７１やその他の電圧源を使用することにより、ゲート端子電圧ＶＧを低く設定することができれば、より低い閾値電圧ＶｔｈＮ１を有するＮＭＯＳトランジスタを使用することができる。ＮＭＯＳトランジスタＮＭ１、ＮＭ２として適用可能なトランジスタの種類を広げることができる。
【００６９】
ＰＭＯＳトランジスタＰＭ１、ＰＭ３の非導通の際、ＰＭＯＳトランジスタＰＭ１またはＰＭ３には第１電源電圧ＶＤＤ１から降圧された電圧が供給されることとなる。ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１と同じ閾値電圧を有してＰＭＯＳトランジスタＰＭ１、ＰＭ３が構成される場合にも、ＰＭＯＳトランジスタＰＭ１、ＰＭ３を非導通に制御することができる。
【００７０】
また、第１乃至第３の方策の何れの場合についても、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１の閾値電圧に比して深い閾値電圧を有してＰＭＯＳトランジスタＰＭ１、ＰＭ３が構成されれば、ＰＭＯＳトランジスタＰＭ１、ＰＭ３の非導通の制御を容易に行うことができる。特に、ＮＭＯＳトランジスタＮＭ１、ＮＭ２を備える場合には、バイアス電圧ＶＢの電圧範囲をより広くとることができる。
【００７１】
第６図に第４の方策を示す。ＰＭＯＳトランジスタＰＭ１、ＰＭ３のドレイン端子に供給される電圧に応じて、ゲート端子の電圧を制御する構成である。合わせて、Ｎウェル電位の調整も行う。ＰＭＯＳトランジスタＰＭ１、ＰＭ３は、各々に同様な回路構成を備えることができる。以下では、ＰＭＯＳトランジスタＰＭ１を例にとり説明する。
【００７２】
先ず、ゲート電圧制御部１１について説明する。ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）とドレイン端子（ノードＮ３）との間には、ゲート端子が第１電源電圧ＶＤＤ１に接続されているＰＭＯＳトランジスタＰＭ７が接続されている。第２電源電圧ＶＤＤ２が第１電源電圧ＶＤＤ１より閾値電圧以上高い電圧の場合に、ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）に第２電源電圧ＶＤＤ２を供給してＰＭＯＳトランジスタＰＭ１を非導通に維持する機能を有している。
【００７３】
また、第１回路群からの信号は、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５／ＮＭ３を介してＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）に入力される。ＮＭＯＳトランジスタＮＭ３のゲート端子は第１電源電圧ＶＤＤ１が接続されている。ＰＭＯＳトランジスタＰＭ５のゲート端子（ノードＮ１１）は、第１電源電圧ＶＤＤ１がゲート端子に接続されているＰＭＯＳトランジスタＰＭ６と、ゲート端子（ノードＮ１３）に第１回路群からの信号またはその同相信号が入力されるＮＭＯＳトランジスタＮＭ４とを介して、ＰＭＯＳトランジスタＰＭ１のドレイン端子（ノードＮ３）に接続されている。
【００７４】
ここで、ＮＭＯＳトランジスタＮＭ４のゲート端子（ノードＮ１３）には、第１回路群の信号として、第１電源電圧ＶＤＤ１のハイレベルを有する信号が入力されることの他、降圧回路Ｂ１１を介して降圧された信号が入力されることも考えられる。
【００７５】
更にゲート端子（ノードＮ１１）は、ＮＭＯＳトランジスタＮＭ５を介して基準電圧ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＭ５のゲート端子には、第１回路群からの信号がインバータゲートＩ１１により反転されて入力される。
【００７６】
第１回路群からの信号がローレベルの場合、信号が、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ５／ＮＭ３を介してＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）に供給される必要がある。ＮＭＯＳトランジスタＮＭ３については、ゲート端子が第１電源電圧ＶＤＤ１に接続されているため、入力される信号が第１電源電圧ＶＤＤ１に対してＮＭＯＳトランジスタＮＭ３の閾値電圧以下の電圧レベルであれば導通する。
【００７７】
ＰＭＯＳトランジスタＰＭ５については、ゲート端子は、ＰＭＯＳ／ＮＭＯＳトランジスタＰＭ６／ＮＭ４を介してノードＮ３に接続されている。ＮＭＯＳトランジスタＮＭ４については、ゲート端子にローレベルの信号が入力されるため非導通となる。ＰＭＯＳトランジスタＰＭ６についても、ゲート端子が第１電源電圧ＶＤＤ１に接続されていることと、ノードＮ３がＰＭＯＳトランジスタＰＭ１の導通に伴い第１電源電圧ＶＤＤ１に移行することにより非導通となって、ノードＮ３からの径路は遮断される。これに対して、ＮＭＯＳトランジスタＮＭ５には、ゲート端子に反転されたハイレベルの信号が入力されるため導通する。これにより、ＰＭＯＳトランジスタＰＭ５も導通となる。ノードＮ１Ａにローレベルの信号が供給され、ＰＭＯＳトランジスタＰＭ１は導通する。
【００７８】
第１回路群からの信号がハイレベルの場合、ノードＮ３の電圧レベルは、ＰＭＯＳトランジスタＰＭ２の導通により第２電源電圧ＶＤＤ２まで上昇する。
【００７９】
ノードＮ３に供給される第２電源電圧ＶＤＤ２の電圧レベルに対する、ノードＮ１Ａ、ノードＮ１１の電圧レベルの特性を、第７、８図に示す。ここで、ＮＭＯＳトランジスタＮＭ５は、ゲート端子にローレベル電圧が供給されるため非導通である。また、ＰＭＯＳトランジスタＰＭ１、ＰＭ６、ＰＭ７は同じ閾値電圧ＶｔｈＰを有するものとする。ノードＮ１３に第１電源電圧ＶＤＤ１の電圧レベルが供給されているものとして説明する。
【００８０】
ノードＮ３の電圧Ｖ（Ｎ３）が第１電源電圧ＶＤＤ１にＰＭＯＳトランジスタＰＭ６の閾値電圧ＶｔｈＰを加えた電圧未満である場合（Ｖ（Ｎ３）＜ＶＤＤ１＋ＶｔｈＰ）、ＰＭＯＳトランジスタＰＭ６は非導通であるところ、ＮＭＯＳトランジスタＮＭ４は飽和領域で導通する。従って、ノードＮ１１には、第１電源電圧ＶＤＤ１からＮＭＯＳトランジスタＮＭ４の閾値電圧ＶｔｈＮを減じた電圧が供給される（Ｖ（Ｎ１１）＝ＶＤＤ１−ＶｔｈＮ）（第７図の（Ｉ））。ここで、ＰＭＯＳトランジスタＰＭ５に比してＮＭＯＳトランジスタＮＭ４が深い閾値電圧ＶｔｈＮを有するとすれば、ＰＭＯＳトランジスタＰＭ５は導通する。
【００８１】
上記の説明では、ノードＮ１３の電圧Ｖ（Ｎ１３）として第１電源電圧ＶＤＤ１が供給されるとして説明したが、電圧Ｖ（Ｎ１３）は、降圧回路Ｂ１１を介して降圧された電圧とすることもできる。この場合、ノードＮ１１には更に降圧された電圧（Ｖ（Ｎ１３）−ＶｔｈＮ）が供給されることとなり（第７図の（ＩＩ））、ＰＭＯＳトランジスタＰＭ５の閾値電圧に比してＮＭＯＳトランジスタＮＭ４の閾値電圧が同等または浅い場合にも、ＰＭＯＳトランジスタＰＭ５を導通させることができる。
【００８２】
また、ＰＭＯＳトランジスタＰＭ７も非導通であり、ノードＮ３に供給される第２電源電圧ＶＤＤ２がノードＮ１Ａに供給されることはない。
【００８３】
従って、ＰＭＯＳトランジスタＰＭ１のゲート端子（ノードＮ１Ａ）には、ＰＭＯＳトランジスタＰＭ５を介して第１回路群からハイレベルの信号が供給される。通常、この信号は、第１電源電圧ＶＤＤ１の電圧レベルを有している（第８図）。ＰＭＯＳトランジスタＰＭ１は、ゲート・ドレイン端子間に印加される電圧差が閾値電圧未満となり、非導通に維持される。ノードＮ３から第１電源電圧ＶＤＤ１への電流径路が形成されることはない。
【００８４】
ノードＮ３の電圧Ｖ（Ｎ３）が、第１電源電圧ＶＤＤ１にＰＭＯＳトランジスタＰＭ６の閾値電圧ＶｔｈＰを加えた電圧以上である場合（Ｖ（Ｎ３）≧ＶＤＤ＋ＶｔｈＰ）、ＰＭＯＳトランジスタＰＭ６は、閾値電圧ＶｔｈＰ以上の電圧が印加されて導通し、ノードＮ１１はノードＮ３と導通する（Ｖ（Ｎ１１）＝Ｖ（Ｎ３））（第７図）。電圧Ｖ（Ｎ１１）は第２電源電圧ＶＤＤ２となり、ＰＭＯＳトランジスタＰＭ５は非導通となる。一方、同じ閾値電圧ＶｔｈＰを有するＰＭＯＳトランジスタＰＭ７は導通し、ノードＮ１ＡがノードＮ３と導通する（Ｖ（Ｎ１Ａ）＝Ｖ（Ｎ３））（第８図）。電圧Ｖ（Ｎ１Ａ）は第２電源電圧ＶＤＤ２となる。ＰＭＯＳトランジスタＰＭ１は、ゲート端子とドレイン端子とが同電位となり非導通に維持される。ノードＮ３から第１電源電圧ＶＤＤ１への電流径路が形成されることはない。
【００８５】
以上に説明したように、第４の方策におけるゲート電圧制御部１１（第６図）によれば、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）の非導通となる際にドレイン端子（ノードＮ３（Ｎ４））に第２電源電圧ＶＤＤ２が直接に印加されても、第１電源電圧ＶＤＤ１に対する第２電源電圧ＶＤＤ２の電圧値に応じてゲート端子（ノードＮ１Ａ）に印加する電圧を切り替えることができ、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）は非導通に維持される。ドレイン端子（ノードＮ３（Ｎ４））から第１電源電圧ＶＤＤ１に向かって不要な電流経路が形成されることはなく、不要な電流消費を防止することができる。ゲート端子（ノードＮ１Ａ）に印加する電圧の切り替えは、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）と、ＰＭＯＳトランジスタＰＭ６、ＰＭ７の閾値電圧ＶｔｈＰを同じにしておけば、ドレイン端子（ノードＮ３（Ｎ４））の電圧によりＰＭＯＳトランジスタＰＭ１（ＰＭ３）がドレイン端子側から第１電源電圧側に導通し始める電圧で切り替えることができる。
【００８６】
また、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）の非導通の維持は、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）と、ＰＭＯＳトランジスタＰＭ２、ＰＭ４、ＰＭ５１との閾値電圧の異同に関わらず安定して行うことができる。
【００８７】
第１回路群からの信号のノードＮ１Ａへの伝播制御は、ＰＭＯＳトランジスタＰＭ５の導通制御により行うことができる。ノードＮ１Ａに供給される第２電源電圧ＶＤＤ２は、ＰＭＯＳトランジスタＰＭ５が非導通とされることにより第１回路群に印加されることはない。更に、ＮＭＯＳトランジスタＮＭ３の飽和領域動作により、第１回路群に印加される電圧は、第１電源電圧ＶＤＤ１から閾値電圧を減じた電圧に制限され過電圧が印加されることはない。
【００８８】
次に、Ｎウェル電位制御部９について説明する。第６図に示すように、レベル変換回路１のうちハイ側のレベル変換部４、およびゲート電圧制御部１１では、電源電圧は第１電源電圧ＶＤＤ１であり、Ｎウェル電位も第１電源電圧ＶＤＤ１をバイアスすることが一般的である。しかしながら、ＰＭＯＳトランジスタＰＭ１（ＰＭ３）、ＰＭ５乃至７については、ノードＮ３、Ｎ１Ａに第２電源電圧ＶＤＤ２が供給される際、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２との電圧差によっては、Ｐ型のドレイン端子からＮウェルＮＷに向けて順バイアスされた接合を介して順方向電流が流れてしまう場合がある。この動作を回避するためにＮウェル電位を制御する必要がある。
第９図に示す第１具体例のＮウェル電位制御部９Ａでは、ソース端子が第１電源電圧ＶＤＤ１に接続され、ドレイン端子およびバックゲート端子がＮウェルＮＷに接続されるＰＭＯＳトランジスタＰＭ８Ａと、ソース端子がノードＮ３に接続され、ドレイン端子およびバックゲート端子がＮウェルＮＷに接続され、更にゲート端子が第１電源電圧ＶＤＤ１に接続されるＰＭＯＳトランジスタＰＭ９Ａとが備えられている。
【００８９】
ＰＭＯＳトランジスタＰＭ８Ａは、ゲート端子（ノードＰ１）に接続されるＰＭＯＳトランジスタ制御部により導通・非導通が制御される。
ＰＭＯＳトランジスタ制御部は、ＮＭＯＳトランジスタＮＭ６Ａ、ＰＭＯＳトランジスタＰＭ１０Ａ、そして、必要に応じて第１電圧降圧部９１が備えられている。ＮＭＯＳトランジスタＮＭ６Ａは、ドレイン端子がノードＮ３に接続され、ソース端子が第１電圧降圧部９１を介してＰＭＯＳトランジスタＰＭ８Ａのゲート端子（ノードＰ１）に接続され、ゲート端子が第１電源電圧ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＭ１０Ａは、ソース端子がノードＮ３に接続され、ドレイン端子がＰＭＯＳトランジスタＰＭ８Ａのゲート端子に接続され、バックゲート端子はＮウェルＮＷに接続され、ゲート端子が第１電源電圧ＶＤＤ１に接続されている。
【００９０】
第１電圧降圧部９１は、ＮＭＯＳトランジスタＮＭ６Ａのソース端子からの電圧を降圧して、ＰＭＯＳトランジスタＰＭ８Ａのゲート端子（ノードＰ１）に供給する。
【００９１】
第９図では、第１電圧降圧部９１の具体例を合わせて示す。具体例（Ａ）は、所定数のダイオードを直列接続して降圧する。ダイオードの所定数を適宜に設定することにより、ＰＭＯＳトランジスタＰＭ８Ａを導通する際には、ＰＭＯＳトランジスタＰＭ８Ａのゲート端子（ノードＰ１）に、第１電源電圧ＶＤＤ１から閾値電圧を減じた電圧以下の電圧が供給される。具体例（Ｂ）は、ＮＭＯＳトランジスタＮＭ６Ａのソース端子の電圧を抵抗素子により分圧する。分圧比を適宜に設定してやれば、ＰＭＯＳトランジスタＰＭ８Ａのゲート端子（ノードＰ１）に、第１電源電圧ＶＤＤ１から閾値電圧を減じた電圧以下の電圧が供給される。
第１０図に示す第２具体例のＮウェル電位制御部９Ｂは、ＰＭＯＳトランジスタ制御部に関して、第１具体例９Ａ（第９図）の第１電圧降圧部９１に代えて第２電圧降圧部９２が備えられている。
ＰＭＯＳトランジスタ制御部において、ＮＭＯＳトランジスタＮＭ６Ｂは、ソース端子がＰＭＯＳトランジスタＰＭ８Ｂのゲート端子（ノードＰ１）に直接接続されると共に、ゲート端子が第２電圧降圧部９２を介して第１電源電圧ＶＤＤ１に接続されている。
【００９２】
第２電圧降圧部９２は、第１電源電圧ＶＤＤ１を降圧してＮＭＯＳトランジスタＮＭ６Ｂのゲート端子をバイアスする。これにより、ＮＭＯＳトランジスタＮＭ６Ｂのソース端子に適宜に降圧された電圧が出力されノードＰ１に供給することができる。
【００９３】
第１０図に示す第２電圧降圧部９２の具体例は、第１電圧降圧部９１の具体例と同様である。所定数のダイオードを直列接続することにより（具体例（Ａ））、また第１電源電圧ＶＤＤ１を抵抗素子により分圧することにより（具体例（Ｂ））、降圧された電圧を得ることができる。
【００９４】
第１１図に、Ｎウェル電位制御部９Ａ、９Ｂ（第９、１０図）において、ノードＮ３の電圧Ｖ（Ｎ３）に対して、ＮウェルＮＷの電位Ｖ（ＮＷ）の切り替わり波形を、ＰＭＯＳトランジスタＰＭ８Ａのゲート端子電圧Ｖ（Ｐ１）と共に示す。第１１図においては、ＮＭＯＳ／ＰＭＯＳトランジスタの閾値電圧が略等しい場合（ＶｔｈＮ≒ＶｔｈＰ）を例として示す。
【００９５】
電圧Ｖ（Ｎ３）が、第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＰを加えた電圧以上の場合（Ｖ（Ｎ３）≧ＶＤＤ１＋ＶｔｈＰ）には、ＰＭＯＳトランジスタＰＭ１０Ａ、ＰＭ１０Ｂが導通して、電圧Ｖ（Ｐ１）を電圧Ｖ（Ｎ３）にバイアスし第２電源電圧ＶＤＤ２として、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂは非導通となる。一方、ＰＭＯＳトランジスタＰＭ９Ａ、ＰＭ９Ｂは導通し、Ｎウェル電位Ｖ（ＮＷ）は電圧Ｖ（Ｎ３）になる。すなわち、第２電源電圧ＶＤＤ２になる。
【００９６】
電圧Ｖ（Ｎ３）が、第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＰを加えた電圧未満に降圧すると（Ｖ（Ｎ３）＜ＶＤＤ１＋ＶｔｈＰ）、ＰＭＯＳトランジスタＰＭ９Ａ、ＰＭ１０Ａ、ＰＭ９Ｂ、ＰＭ１０Ｂは非導通となる。一方、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂは導通する。
電圧Ｖ（Ｎ３）がＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂのゲート端子の電圧から閾値電圧ＶｔｈＮを減じた電圧に降圧するまでは、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂは飽和動作をするため、ソース端子の電圧はゲート端子の電圧から閾値電圧ＶｔｈＮを減じた電圧に略固定される。それ以上に降圧すると、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂは線形動作して導通することとなり、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂのソース端子には電圧Ｖ（Ｎ３）がそのまま出力される。
ここで、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂのゲート端子に供給される電圧は、第１電源電圧ＶＤＤ１（第９図）、または第１電源電圧ＶＤＤ１から降圧された電圧（第１０図）である。この電圧が、直接に（第１０図）、または降圧されて（第９図）、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂのゲート端子（ノードＰ１）に供給される。第１および第２電圧降圧部９１、９２がない場合に、第１電源電圧ＶＤＤ１からＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６Ｂの閾値電圧ＶｔｈＮを減じた電圧になることを上限として、ノードＰ１の電圧Ｖ（Ｐ１）が設定される。
【００９７】
ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６ＢとＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂとの閾値電圧は略等しいとする場合、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂは、ゲート・ソース間の電位差が閾値電圧ＶｔｈＰ以上に印加されることになる。導通してＮウェルＮＷに第１電源電圧ＶＤＤ１が供給される。
【００９８】
また、ＮＭＯＳトランジスタＮＭ６Ａ、ＮＭ６ＢとＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂとの閾値電圧が異なる場合にも、第１または第２電圧降圧部９１、９２の少なくとも何れか一方を備えることにより、ノードＰ１の電圧Ｖ（Ｐ１）を十分に降圧して、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂを導通させることができる。
第１２図に示す第３具体例のＮウェル電位制御部９Ｃでは、第１、第２具体例９Ａ、９Ｂ（第９、１０図）において、ＰＭＯＳトランジスタ制御部によりＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂを制御し、ＰＭＯＳトランジスタＰＭ９Ａ、ＰＭ９Ｂのゲート端子を第１電源電圧ＶＤＤ１に接続した接続関係を、逆転させた構成である。すなわち、ＮＭＯＳトランジスタＮＭ６ＣおよびＰＭＯＳトランジスタＰＭ１０Ｃを、ＰＭＯＳトランジスタＰＭ９Ｃのゲート端子（ノードＰ２）と第１電源電圧ＶＤＤ１との間に備え、ＮＭＯＳトランジスタＮＭ６Ｃのゲート端子をノードＮ３に接続する。また、ＰＭＯＳトランジスタＰＭ８Ｃ、ＰＭ１０Ｃのゲート端子は、ノードＮ３に接続する。この場合、第１電圧降圧部９１、第２電圧降圧部９２については第１、第２具体例９Ａ、９Ｂと同様な接続とすることができる。すなわち、第１電圧降圧部９１は、ＮＭＯＳトランジスタＮＭ６ＣとノードＰ２との間に備えることができる。第２電圧降圧部９２は、ＮＭＯＳトランジスタＮＭ６Ｃのゲート端子とノードＮ３との間に接続することができる。
【００９９】
第３具体例９Ｃについて、電圧Ｖ（Ｎ３）に対するＮウェル電位Ｖ（ＮＷ）およびノードＰ２の電圧Ｖ（Ｐ２）の関係を示した波形を第１３図に示す。第１、第２電圧降圧部９１、９２を備えない場合には、電圧Ｖ（Ｎ３）が第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＮを加えた電圧未満で、ＮＭＯＳトランジスタＮＭ６Ｃが飽和動作する。ＰＭＯＳトランジスタＰＭ９Ｃのゲート端子（ノードＰ２）の電圧Ｖ（Ｐ２）は、電圧Ｖ（Ｎ３）から閾値電圧ＶｔｈＮを減じた電圧が供給される。ＮＭＯＳ／ＰＭＯＳの両閾値電圧が略等しい（ＶｔｈＮ≒ＶｔｈＰ）という条件で、ＰＭＯＳトランジスタＰＭ９Ｃが導通して、Ｎウェル電位Ｖ（ＮＷ）を電圧Ｖ（Ｎ３）とする。このときの電圧Ｖ（Ｎ３）は、第２電源電圧ＶＤＤ２であるので、Ｎウェル電位Ｖ（ＮＷ）も第２電源電圧ＶＤＤ２となる。
【０１００】
電圧Ｖ（Ｎ３）が第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＮを加えた電圧以上になると、ＮＭＯＳトランジスタＮＭ６Ｃは線形動作する。ＰＭＯＳトランジスタＰＭ９Ｃのゲート端子（ノードＰ２）には第１電源電圧ＶＤＤ１が供給される。ＰＭＯＳトランジスタＰＭ９Ｃが導通されて、ＮウェルＮＷには電圧Ｖ（Ｎ３）、すなわち、第２電源電圧ＶＤＤ２が供給される。
【０１０１】
尚、第１、第２電圧降圧部９１、９２を備えた場合の作用・効果については、第１、第２具体例９Ａ、９Ｂの場合と同様であるので、ここでの説明は省略する。ここで、第１電圧降圧部９１による電圧降下の効果によれば、電圧Ｖ（Ｎ３）が第１電源電圧ＶＤＤ１に閾値電圧ＶｔｈＮを加算した電圧以上の電圧においては、第１電源電圧ＶＤＤ１から第１電圧降圧部９１により降圧された電圧レベルに電圧Ｖ（Ｐ２）が設定され（第１３図、（ＩＩ））、第２電圧降圧部９２による電圧降下の効果によれば、電圧Ｖ（Ｐ２）は、第１電源電圧ＶＤＤ１から第２電圧降圧部９２により降圧された電圧レベルを減じ、更に閾値電圧ＶｔｈＮを減じた電圧レベルに設定される（第１３図、（Ｉ））。
以上に説明したように、Ｎウェル電位制御部の第１、第２具体例（第９、１０図）、および第３具体例（第１２図）によれば、第１電圧降圧部９１を備えてやれば、ＮＭＯＳトランジスタＮＭ６Ａ乃至ＰＭ６Ｃのソース端子から出力される電圧を降圧させることができる。
【０１０２】
第２電圧降圧部９２を備えてやれば、ＮＭＯＳトランジスタＮＭ６Ａ乃至ＰＭ６Ｃにおいて、ゲート端子に印加する所定電圧を第１電源電圧ＶＤＤ１より降圧させることができ、飽和動作するソース端子の電圧値を降圧させることができる。
第１または第２電圧降圧部９１、９２により、ノードＰ１、Ｐ２に供給される電圧が、第１電源電圧ＶＤＤ１から、閾値電圧ＶｔｈＮおよび降圧電圧を減じた電圧まで降圧させることができる。更に、第１電圧降圧部９１による降圧は一定電圧値となるので、ＮＭＯＳトランジスタＮＭ６Ａ乃至ＮＭ６Ｃが線形動作をする領域においても、所定電圧の降圧をさせることができる。
【０１０３】
第１電圧降圧部９１と第２電圧降圧部９２とを共に備えてやれば、各々の降圧が加算され、ＰＭＯＳトランジスタＰＭ８Ａ、ＰＭ８Ｂ、ＰＭ９Ｃの導通時にゲート端子（ノードＰ１、Ｐ２）に印加される電圧Ｖ（Ｐ１）、Ｖ（Ｐ２）を有効に降圧させることができる。第１電圧降圧部９１と第２電圧降圧部９２とは、両者を共に備えても各々を単独に備えても同様の効果を奏することができる。
【０１０４】
ＰＭＯＳトランジスタＰＭ１（ＰＭ３）、ＰＭ５乃至ＰＭ７のＮウェルＮＷの電位Ｖ（ＮＷ）は、ノードＮ３（Ｎ４）に印加される電圧Ｖ（Ｎ３）（Ｖ（Ｎ４））に応じて制御される。Ｖ（Ｎ３）（Ｖ（Ｎ４））＜ＶＤＤ１＋ＶｔｈＰの場合には第１電源電圧ＶＤＤ１に、Ｖ（Ｎ３）（Ｖ（Ｎ４））≧ＶＤＤ１＋ＶｔｈＰの場合には電圧Ｖ（Ｎ３）（Ｖ（Ｎ４））に、切れ目なくバイアスされる。これにより、ＮウェルＮＷがフローティング状態となることはない。また、ドレイン端子との接合の間で順バイアスが印加されることもない。従って、第１回路群３から第２回路群５へのレベル変換に際し、ＮウェルＮＷの電位Ｖ（ＮＷ）が確実に設定されると共に、不要な順バイアス電流が流れることもない。安定した回路動作を低消費電流で得ることができる。
【０１０５】
第１４図には、実施形態のレベル変換回路１のうち、ロー側のレベル変換部６の具体例を示す。第１電源電圧ＶＤＤ１の振幅を有する入力信号ＩＮを、バイアス電圧ＶＢの振幅を有する信号にレベル変換する。
【０１０６】
入力信号ＩＮは、ＰＭＯＳトランジスタＰＭ６２およびＮＭＯＳトランジスタＮＭ６２で構成されるインバータゲートと、ＮＭＯＳトランジスタＮＭ６１とのゲート端子に入力される。インバータゲートの出力端子は、ＮＭＯＳトランジスタＮＭ６３のゲート端子に接続されている。ＮＭＯＳトランジスタＮＭ６１、ＮＭ６３は、ソース端子が基準電圧ＶＳＳに接続されると共に、ドレイン端子は、各々、ＰＭＯＳトランジスタＰＭ６１、ＰＭ６３のドレイン端子に接続されている。ＰＭＯＳトランジスタＰＭ６１、ＰＭ６３のゲート端子は、互いに他のトランジスタのドレイン端子に接続され、ソース端子は共に、必要に応じて降圧部７１を介してバイアス電圧ＶＢに接続されている。ＰＭＯＳトランジスタＰＭ６３とＮＭＯＳトランジスタＮＭ６３との接続点からレベル変換された信号が出力される。
【０１０７】
ハイレベルの入力信号ＩＮが入力されるとする。ＮＭＯＳトランジスタＮＭ６１が導通しＰＭＯＳトランジスタＰＭ６３のゲート端子電圧を基準電圧ＶＳＳにすることにより、ＰＭＯＳトランジスタＰＭ６３が導通する。また、インバータゲートにより反転されたローレベルの信号がＮＭＯＳトランジスタＮＭ６３のゲート端子に入力されて、ＮＭＯＳトランジスタＮＭ６３は非導通となる。従って、出力される信号はＰＭＯＳトランジスタＰＭ６３を介してバイアス電圧ＶＢまたはその降圧電圧となる。ここで、出力される信号はＰＭＯＳトランジスタＰＭ６１のゲート端子に入力され、ＰＭＯＳトランジスタＰＭ６１を非導通とする。
【０１０８】
入力信号ＩＮとして、基準電圧ＶＳＳのローレベル信号が入力されるとする。この場合には、ＮＭＯＳトランジスタＮＭ６１が非導通となり、ＰＭＯＳトランジスタＰＭ６３のゲート端子から基準電圧ＶＳＳへの径路は遮断される。一方、インバータゲートにより反転されたハイレベルの信号がＮＭＯＳトランジスタＮＭ６３のゲート端子に入力されるので、ＮＭＯＳトランジスタＮＭ６３は導通する。従って、出力される信号は、ＮＭＯＳトランジスタＮＭ６３を介して基準電圧ＶＳＳとなる。出力される信号はＰＭＯＳトランジスタＰＭ６１のゲート端子に入力され、ＰＭＯＳトランジスタＰＭ６１が導通して、ＰＭＯＳトランジスタＰＭ６３を非導通に維持する。
【０１０９】
出力される信号のハイレベルは、バイアス電圧ＶＢまたはその降圧電圧である。この電圧レベルを第１電源電圧ＶＤＤ１より高い電圧レベルとすることにより、ＮＭＯＳトランジスタＮＭ５１は、ゲート端子が深くバイアスされるところなり、駆動能力の向上に伴う高速動作が期待できる。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施形態を示す回路図である。
【図２】レベル変換回路を構成するＰＭＯＳトランジスタが誤って導通することを防止するための第１の方策を示す回路図である。
【図３】レベル変換回路を構成するＰＭＯＳトランジスタが誤って導通することを防止するため第２の方策を示す回路図である。
【図４】レベル変換回路を構成するＰＭＯＳトランジスタが誤って導通することを防止するため第３の方策を示す回路図である。
【図５】第４図に示す第３の方策についての具体例である。
【図６】レベル変換回路を構成するＰＭＯＳトランジスタが誤って導通することを防止するための第４の方策を示す回路図である。
【図７】第４の方策におけるＰＭＯＳトランジスタＰＭ５のゲート端子電圧の特性を示す図である。
【図８】第4の方策におけるＰＭＯＳトランジスタＰＭ１のゲート端子電圧の特性を示す図である。
【図９】第４の方策におけるＮウェル電位制御部の第１具体例を示す回路図である。
【図１０】第４の方策におけるＮウェル電位制御部の第２具体例を示す回路図である。
【図１１】第１および第２具体例のＮウェル電位制御部によるウェル電位の切り替わりを示す図である。
【図１２】第４の方策におけるＮウェル電位制御部の第３具体例を示す回路図である。
【図１３】第３具体例のＮウェル電位制御部によるウェル電位の切り替わりを示す図である。
【図１４】実施形態のレベル変換回路のうち、ＮＭＯＳトランジスタＮＭ５１を駆動するロー側のレベル変換部を示す回路図である。
【図１５】従来技術のレベル変換回路を示す回路図である。
【国際調査報告】
2004077674.tif 000018
2004077674.tif 000019
2004077674.tif 000020
2004077674.tif 000021