(57)【要約】複数の半導体チップを保持可能なパッケージケース（１００）と、該パッケージケースに保持された半導体チップ（２００）と、該半導体チップと電気的に接続される配線（１１２，１１３）および該配線の交点に設けられて任意の配線同士を接続可能な配線経路切替手段としてのクロスポイントスイッチ回路（１１４）が設けられ前記パッケージケースに接合される低誘電体材料などからなる絶縁基板（１１０）とにより、マルチチップ半導体装置を構成するようにした。
2004023552.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップと電気的に接続される配線および該配線の交点に設けられて任意の配線同士を接続可能な配線経路切替手段が設けられた絶縁基板と、該絶縁基板に搭載され前記配線および配線接続切替手段により相互に接続された複数の半導体チップとを有することを特徴とするマルチチップ半導体装置。
【請求項２】
複数の半導体チップを保持可能なパッケージケースを備え、前記半導体チップが該パッケージケースに保持された状態で該パッケージケースと前記絶縁基板とが接合されてなることを特徴とする請求項１に記載のマルチチップ半導体装置。
【請求項３】
前記配線は、前記複数の半導体チップ間を接続して所望のシステムを構成する正規配線と、いずれかの半導体チップをテストするための信号を伝達するテスト用配線とを含むことを特徴とする請求項１または２に記載のマルチチップ半導体装置。
【請求項４】
前記配線は、前記絶縁基板の表面もしくは内部に格子状に配置されていることを特徴とする請求項３に記載のマルチチップ半導体装置。
【請求項５】
前記絶縁基板は低誘電率材料で形成され、前記配線経路切替手段は、互いに自由端が所定の間隔をおいて対向配置された一対のリード状配線と、該リード状配線の先端もしくはその近傍に設けられた磁性体片とからなり、前記磁性体片が磁極を有するか否かで信号の導通または遮断状態が設定可能に構成された素子であることを特徴とする請求項１〜４のいずれかに記載のマルチチップ半導体装置。
【請求項６】
前記絶縁基板は半導体結晶で形成され、前記配線経路切替手段は前記半導体結晶に形成されたコントロールゲートとフローティングゲートを有する不揮発性記憶素子であることを特徴とする請求項１〜４のいずれかに記載のマルチチップ半導体装置。
【請求項７】
前記配線経路切替手段は、直列に接続された２個の不揮発性記憶素子からなり、これら２個の不揮発性記憶素子のうち一方はその制御端子が、互いに交差する方向に配設された第１の選択線および第２の選択線のうち第１の選択線に接続され、他の不揮発性記憶素子はその制御端子が上記第２の選択線に接続されていることを特徴とする請求項６に記載のマルチチップ半導体装置。
【請求項８】
半導体チップと電気的に接続される配線および該配線の交点に設けられて任意の配線同士を接続可能な配線経路切替手段が設けられた絶縁基板上に所望のシステムを構成可能な複数の半導体チップを搭載し、これらの半導体チップのうちいずれか１つをテスト可能に前記配線経路切替手段を設定して当該半導体チップのテストを行なった後に、他の半導体チップをテスト可能に前記配線経路切替手段を切り替えて当該他の半導体チップのテストを行ない、各半導体チップごとのテスト終了後に前記配線経路切替手段を再度切り替えて前記所望のシステムを構成するように配線経路を設定することを特徴とするマルチチップ半導体装置のテスト方法。
【請求項９】
前記複数の半導体チップのうち１つはアナログ信号を出力する半導体チップであり、該半導体チップから出力される前記アナログ信号を前記配線および配線経路切替手段を介してテスト回路に供給して評価することを特徴とする請求項８に記載のマルチチップ半導体装置のテスト方法。
【請求項１０】
前記複数の半導体チップのうち１つはアナログ信号を出力する第１半導体チップであり、他の半導体チップのうち１つはアナログ信号が入力可能な第２半導体チップであり、該第２半導体チップまたは該第２半導体チップと前記第１半導体チップ以外の半導体チップとでテスト回路を構成し、前記第１半導体チップから出力される前記アナログ信号を前記第２半導体チップに入力させるように前記配線経路切替手段を設定して前記テスト回路で評価することを特徴とする請求項９に記載のマルチチップ半導体装置のテスト方法。
【請求項１１】
複数の半導体チップが電気的に接続可能な端子部と、互いに交差するように配置され前記端子部と接続された配線を含む複数の配線と、該配線の交点に設けられて任意の配線同士を接続可能な配線経路切替手段とを備えたことを特徴とするシステム用基板。
【請求項１２】
前記配線経路切替手段は、互いに自由端が所定の間隔をおいて対向配置された一対のリード状配線と、該リード状配線の先端もしくはその近傍に設けられた磁性体片とからなり、前記磁性体片が磁極を有するか否かでスイッチのオン、オフ状態が設定可能に構成された素子であることを特徴とする請求項１１に記載のシステム用基板。
【請求項１３】
前記リード状配線の先端部は絶縁層内に形成された空部に突出され、該空部内において他のリード状配線の先端部と対向するように配置されていることを特徴とする請求項１２に記載のシステム用基板。
【請求項１４】
前記配線は格子状に配置されていることを特徴とする請求項１１〜１３のいずれかに記載のシステム用基板。
【請求項１５】
前記配線を絶縁する絶縁膜が、搭載される前記半導体チップ表面に形成されている絶縁膜よりも低誘電率の材料により形成されていることを特徴とする請求項１１〜１４のいずれかに記載のシステム用基板。
【発明の詳細な説明】
【技術分野】  本発明は、複数の半導体チップで構成された半導体装置およびそのテスト技術に関し、例えば複数の半導体チップが１つの基板上に実装されパッケージ内に封入されてなるマルチチップモジュールおよび複数のシステムに対応可能なシステム用基板に利用して有効な技術に関するものである。
【背景技術】  近年、１つの半導体チップ上にＣＰＵ（中央処理ユニット）やメモリ、カスタムロジックなど搭載したシステムＬＳＩと呼ばれるＬＳＩの開発が盛んに行なわれている。一方、半導体の微細化技術は年々進化しており、近年においては０．３μｍのようなサブミクロン技術が確立され、現在は０．１μｍ以下の微細化技術の研究が行なわれつつある。システムＬＳＩはこのような半導体の微細化技術に支えられて進展している。
ところが、半導体の微細化が進むにつれＭＯＳトランジスタの高速化の観点から高誘電率の絶縁膜の開発の重要性が高まる一方で、配線のカップリング容量によるノイズや信号の干渉を抑えるには配線間の絶縁膜として低誘電率の材料を用いるのが有効であり、低誘電率の絶縁膜の開発も重要であることが明らかになりつつある。しかし、１つの半導体チップ上に高誘電率の絶縁膜と低誘電率の絶縁膜を形成することはプロセス的に困難であるため、現在の技術の延長上ではシステムＬＳＩの大規模化および高速化には自ずと限界があることも分かって来た。
ところで、低誘電率の材料としてはエポキシ樹脂やセラミックなどが知られており、従来、かかる材料から成る絶縁基板に配線を形成したプリント配線基板上に複数のチップを実装したマルチチップモジュールと呼ばれるデバイスが知られている。マルチチップモジュールにおいては、チップ間を接続するグローバル配線は低誘電率の基板上もしくは基板内部に形成し、チップ内のローカル配線は高誘電率の絶縁膜上に形成することにより、ＭＯＳトランジスタの高速化と配線間のカップリング容量によるノイズや信号の干渉の低減という２つの要求を満たすことができる。従って、今後システムＬＳＩと共に複数の半導体チップを１つのパッケージに封入してシステムを構成するマルチチップデバイスの開発が進められるものと考えられる。
しかしながら、複数の半導体チップで構成されるシステムにあっては、１つ１つの半導体チップが正常に動作するか否か検査するテストの他に、システムとして組み立てた状態でシステムが正常に動作するか否か検査するテストが不可欠となり、テストに要する時間の増加とそれによるコストの上昇が見込まれるという課題があることが明らかとなった。一方において、半導体集積回路が大規模化するとチップの奥部の回路をテストすることが困難になると共に、アナログ回路を内蔵したチップではアナログ回路のテストのために信号線を設けると、その信号線によって回路の特性が変化してしまうという問題がある。
なお、半導体チップのテスト技術としては、テスタと呼ばれる装置によるテストの他に、チップ内部にスキャンパスを設けてテストするＤＦＴ（デザイン・フォー・テスタビリティ）と呼ばれる技術やチップ内にＡＬＰＧ（アルゴリズミック・パターン・ジェネレータ）などからなるテスト回路を設けて自己テストを可能にするＢＩＳＴ（ビルト・イン・セルフ・テスト）と呼ばれる技術が知られている。また、近年、ウェハのスクライズエリアにテスト回路や配線を設けてウェハ上でテストする技術や、エージングボードなどのボード上にテスト回路を構成してテストする技術も提案されている。
また、配線基板上に複数のスイッチ素子をマトリックス状に配置して配線経路を切り替え可能にしてシステムのテストを行なえるようにしたテスト構造を設けた配線基板に関する発明がある（特開平７−１７００３８号公報）。
本発明の目的は、高速化動作が可能で配線のカップリング容量によるノイズや信号の干渉の少ないマルチチップデバイスを提供することにある。
また、本発明の他の目的は、テストに要する時間を短縮することができるマルチチップデバイスのテスト方法を提供することにある。
本発明のさらに他の目的は、システム構成の異なる複数のマルチチップデバイスを構成したり、半導体チップのテストに使用することができる電子システム用基板を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【発明の開示】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、複数の半導体チップを保持可能なパッケージケースと、該パッケージケースに保持された半導体チップと、該半導体チップと電気的に接続される配線および該配線の交点に設けられて任意の配線同士を接続可能な配線経路切替手段としてのクロスポイントスイッチ回路が設けられ前記パッケージケースに接合される低誘電体材料などからなる絶縁基板とにより、マルチチップデバイスを構成するようにしたものである。
上記した手段によれば、半導体チップは高誘電率材料で配線間を絶縁する絶縁膜を形成することができるため回路の高速動作が可能である一方、半導体チップ間は低誘電体材料などからなる基板上に形成された配線で接続することができるため、配線のカップリング容量によるノイズや信号の干渉の少ないマルチチップデバイスを実現することができる。
また、基板には任意の配線同士を接続可能な配線経路切替手段が設けられているため、基板上に正規の配線とそれ以外の例えばテスト回路を構成可能にする配線とを設けておくことにより、デバイスを構成する各半導体チップをそれぞれ独立にテストすることができると共に、システムとしてのテストも可能であるため、テストを容易化することができテスト時間を短縮することができる。また、基板上にある半導体チップを用いてテスト回路を構成し、該テスト回路で他のチップをテストすることも可能となり、高機能のテスタを使用せずにテストを行なうことができる。
また、本願の他の発明は、互いに交差するように配置された複数の配線および該配線の交点に設けられて任意の配線同士を接続可能な配線経路切替手段を備えた基板において、上記配線経路切替手段を構成するスイッチ素子として、互いに自由端が所定の間隔をおいて対向配置された一対のリード状配線と、該リード状配線の先端もしくはその近傍に設けられた磁性体片とからなり、前記磁性体片が磁極を有するか否かでスイッチのオン、オフ状態が設定可能に構成された素子を用いるようにしたものである。
上記した手段によれば、基板上に異なる機能もしくは個数の半導体チップを搭載して配線交点にあるスイッチ素子の状態を設定することにより、異なるシステムを構築することができる汎用性の高い基板を実現することができる。また、システムを構築する前に基板上の半導体チップでテスト回路を構成して、他の半導体チップをテストしたり、任意の半導体チップのテスト用基板として使用することも可能となる。
【図面の簡単な説明】  図１は、本発明を適用したマルチチップモジュールを構成するパッケージケースの一実施例を示す平面図である。
図２は、本発明を適用したマルチチップモジュールを構成するキャップ兼用基板の一実施例を示す裏面図である。
図３は、図２の基板の内部構造の一例を示す説明図である。
図４は、図２の基板に設けられるクロスポイントスイッチ回路の一実施例を示す回路図である。
図５は、実施例のマルチチップモジュールを組み立てた状態を示す断面拡大図である。
図６は、基板が低誘電率材料で構成されている場合に好適なクロスポイントスイッチ回路を構成するスイッチ素子の具体例を示すもので、（Ａ）は正面断面図、（Ｂ）は平面断面図である。
図７は、基板が半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路を構成するスイッチ素子の具体例を示すもので、（Ａ）は正面断面図、（Ｂ）は平面断面図である。
図８は、基板が半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路の他の構成例を示す回路図である。
図９は、図８のクロスポイントスイッチ回路を構成するスイッチ素子として使用される不揮発性記憶素子の具体例を示す断面図である。
図１０は、図８のクロスポイントスイッチ回路を構成する不揮発性記憶素子へ接続情報の書込みを可能にするための周辺回路の一例を示す回路構成図である。
図１１は、基板が低誘電率材料で構成されている場合に好適なクロスポイントスイッチ回路を構成するスイッチ素子の他の具体例を示すもので、（Ａ）は正面断面図、（Ｂ）は平面断面図である。
図１２は、基板が半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路を構成するスイッチ素子の他の具体例を示すもので、（Ａ）は正面断面図、（Ｂ）は平面断面図である。
図１３は、図３のクロスポイントスイッチ回路を構成する磁気スイッチ素子が図１１や図１２のような構造のスイッチ素子である場合にオン、オフ状態設定を可能にする磁化装置の一例を示す概略構成図である。
図１４は、本発明のマルチチップモジュールを適用して好適なシステムの一例として、アナログ回路を有する応用システムを示すブロック構成図である。
図１５は、本発明を適用した図１のマルチチップモジュールのテスト方法の手順を示すフローチャートである。
発明を実施するため最良の形態
以下、本発明の好適な実施例を図面に基づいて説明する。
図１および図２には、本発明を適用したマルチチップモジュールの一実施例を示す。なお、図１および図２は、モジュールとして組み立てる前の状態（ケースとキャップを開いた状態）を示す。
図１において、１００は合成樹脂など任意の材料で形成され複数の半導体チップを保持可能なパッケージケースで、このパッケージケース１００には保持するチップの外形とほぼ同一の形状の凹部が所定の配置で複数個形成され、各凹部内に半導体チップ２００が収納されている。このとき、各チップはボンディングパッドなど他のチップや端子と電気的な接続を図るために設けられる接続部を上向きにしてパッケージケース１００の凹部（図５の符号１２０参照）に収納される。
特に制限されるものでないが、この実施例では、モジュールを構成する半導体チップ２００の一例としてＣＰＵ（中央処理ユニット）２１０やスタティックＲＡＭ（ランダム・アクセス・メモリ）２２０、ダイナミックＲＡＭ２３０、ユーザが要求する論理機能を構成するユーザ論理回路のようなカスタム論理チップ２４０、ユーザが任意に論理を構成可能なＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）２５０が示されている。モジュールを構成する半導体チップ２００はこれらに限定されるものでなく、ＤＳＰ（ディジタル・シグナル・プロセッサ）やＤＭＡコントローラ、ＡＤ変換回路、ＤＡ変換回路など他のチップであってもよい。
上記スタティックＲＡＭ２２０およびダイナミックＲＡＭ２３０は、アドレス信号が与えられたときに対応するメモリセルを選択するアドレスデコーダ等のメモリ周辺回路を含む。さらに、ダイナミックＲＡＭ２３０は、非アクセス時間が長くなってもメモリセルの情報電荷が失われないように周期的に疑似選択するリフレッシュ制御回路を含む。また、特に制限されるものでないが、ダイナミックＲＡＭ２３０には、メモリアレイ内に欠陥ビットがあった場合にその欠陥ビットを含むメモリ行もしくはメモリ列を予備のメモリ行もしくは予備のメモリ列と置き換えるいわゆる冗長回路がそれぞれ設けられている。
図２は、上記パッケージケース１００に接合されるキャップを兼用した基板１１０の裏面すなわち図１のパッケージケース１００に接合される面を示す。この基板１１０は、エポキシ樹脂やセラミックのような低誘電率材料またはシリコンなどの半導体結晶で形成される。基板１１０の裏面には、前記パッケージケース１００に保持された半導体チップ２００と電気的に接続されるバス１１１やチップ間を接続する表面配線１１２が形成されている。
また、基板１１０の内部すなわち複数の絶縁体層の積層構造からなる基板の任意の層間には、格子状に配置された内部配線１１３と、該内部配線１１３の各交点に設けられて図の上下左右または斜め方向の任意の配線同士を接続可能なクロスポイントスイッチ回路１１４とが設けられている。
さらに、基板１１０の裏面には、上記内部配線１１３のうちいずれかと前記パッケージケース１００に保持された半導体チップ２００のパッドもしくは配線と接触されて電気的接続を図るためのコンタクトポイント１１５が設けられている。コンタクトポイント１１５は、ボンディングパッドのような電極パッドでも良いし、外部に取り出したい信号が伝送されるチップ上の信号線を露出させるように絶縁膜に形成されたコンタクトホールでも良い。
上述のように、この実施例では、各半導体チップ間を接続する配線がエポキシ樹脂やセラミックのような低誘電率材料からなる基板１１０に設けられているため、配線間のカップリング容量が小さくクロストークによりある配線から他の配線にノイズが伝達されたり信号同士の干渉による歪みの発生を抑制することができる。しかも、基板１１０は、格子状の内部配線１１３と該内部配線１１３の各交点に設けられたクロスポイントスイッチ回路１１４とを有するため、いずれか１つまたは複数のチップを使って他のチップをテストするテスト回路を構成することができ、これによって高機能のテスタを使用せずにモジュールを構成するチップのテストが行なえるようになる。
また、チップ自身にＢＩＳＴなどのテスト回路を設ける必要がないので、モジュールを構成するチップのサイズを小さくすることができ、ひいてはモジュールの小型化が可能になる。さらに、実施例のモジュールにおいては、クロスポイントスイッチ回路１１４を設定し直すことによって同一の半導体チップの組みからなる同一のハードウェアであっても機能の異なるシステムとして再構成することも可能である。
なお、図２には示されていないが、基板１１０の表面側には、前記バス１１１と接続され、モジュール以外の外部デバイスと接続するためのパッドもしくはリード端子（ピン）が設けられている。バス１１１に接続されるパッドもしくはリード端子以外に、いずれかの半導体チップの外部端子と外部デバイスとを直接接続するためのパッドもしくはリード端子を基板１１０の表面側に設けるようにしても良い。
図３には上記基板１１０の内部配線１１３の拡大図が、また図４には各交点に設けられているクロスポイントスイッチ回路１１４の具体例が示されている。図３の実施例においては、内部配線１１３のすべての交点にクロスポイントスイッチ回路１１４が設けられているが、１つおきあるいは数個おきに設けるようにすることも可能である。また、内部配線１１３は、多層配線技術により複数の導電層により構成されている。図３において、破線で示されている配線１１３’は異なる導電層の配線である。
クロスポイントスイッチ回路１１４は、図４に示すように、縦方向の信号線Ｌｙ１，Ｌｙ２と横方向の信号線Ｌｘ１，Ｌｘ２との交差部に設けられ、縦方向の信号線Ｌｙ１とＬｙ２との間を接続離反可能なスイッチＳＷ１と、横方向の信号線Ｌｘ１とＬｘ２との間を接続離反可能なスイッチＳＷ２と、縦方向の信号線Ｌｙ１と横方向の信号線Ｌｘ１との間を接続離反可能なスイッチＳＷ３と、縦方向の信号線Ｌｙ１と横方向の信号線Ｌｘ２との間を接続離反可能なスイッチＳＷ４と、縦方向の信号線Ｌｙ２と横方向の信号線Ｌｘ２との間を接続離反可能なスイッチＳＷ５と、縦方向の信号線Ｌｙ２と横方向の信号線Ｌｘ１との間を接続離反可能なスイッチＳＷ６とからなる。
なお、図４において、符号ＳＸ１，ＳＸ２，ＳＸ３……およびＳＹ１，ＳＹ２，ＳＹ３……で示されている信号線は、上記各スイッチＳＷ１〜ＳＷ６のオン、オフ状態を設定するための制御線、各スイッチを巡るように蛇行して配設されている信号線ＲＲＬは、スイッチＳＷ１〜ＳＷ６のオン、オフ状態を解除するための解除線である。図３に示されているクロスポイントスイッチ回路１１４をすべて図４に示すような６個のスイッチＳＷ１〜ＳＷ６からなる回路で構成するのではなく、ある交点にはスイッチＳＷ１〜ＳＷ６のうちＳＷ１とＳＷ２のみ有する回路を、また隣の交点にはスイッチＳＷ１〜ＳＷ６のうちＳＷ３〜ＳＷ６を有する回路を配置するようにしても良い。同様に、スイッチＳＷ１〜ＳＷ６のうち他の組合せからなるクロスポイントスイッチ回路も考えられる。
図５には、実施例のマルチチップモジュールの断面構造が示されている。図５において、図２と同一の符号が付されているものは同一の部材もしくは部位を示す。
特に制限されるものでないが、図５においては、基板１１０には４層の内部配線１１３が設けられている。これらの配線のうち、Ｌｘ１，Ｌｘ２およびＳＸ１，ＳＸ２，ＳＸ３……は同一の配線層により、またＬｙ１，Ｌｙ２およびＳＹ１，ＳＹ２，ＳＹ３……は他の同一の配線層により構成され、さらに解除線ＲＲＬとチップ間を接続する配線は別の配線層で構成される。
図５において、符号１２０は、パッケージケース１００に設けられた半導体チップ２００を収納するための凹部、１３０は半導体チップ２００に設けられたパッド、１１６は基板１１０を構成するエポキシ樹脂など低誘電率材料からなる絶縁体層、１１７は基板に設けられた内部配線１１３と半導体チップ２００のパッド１３０とを接続する導電体からなるビアである。パッド１３０とビア１１６とは半田ボールなど低融点金属や導電性接着剤で接続される。近年においては、接合される面を鏡面加工して接着剤を用いないで貼り合わせることで接続を行なう常温接合技術が研究されており、かかる技術を用いて接続を行なうようにしても良い。
図６には、基板１１０がエポキシ樹脂などの低誘電率材料で構成されている場合に好適なクロスポイントスイッチ回路１１４を構成するスイッチＳＷ１〜ＳＷ６の具体例を示す。図６のうち（Ａ）は図５と同じ正面断面図、（Ｂ）は平面断面図である。
この実施例では、図６に示すように、基板を構成する絶縁体層１１６ａ〜１１６ｃ内に空部１１８が形成され、該空部１１８内に一対の内部配線１１４ａ，１１４ｂが左右から突出され、先端が僅かに離れるように対向されている。そして、それらの内部配線１１４ａ，１１４ｂの先端対抗面には強磁性体層ＭＧ１，ＭＧ２がそれぞれ形成されている。図６に示されている構造は、公知の基板加工技術で絶縁体層や導電体層を積層して基板を構成するのに適した構造である。具体的には、内部配線１１４ａと１１４ｂは各々別の導電体層で積層形成される。強磁性体層ＭＧ１，ＭＧ２も内部配線１１４ａ，１１４ｂと同様に積層技術で形成することができるが、磁性体を塗布して形成することも可能である。
図７には、基板１１０が半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路１１４を構成するスイッチＳＷ１〜ＳＷ６の具体例を示す。図７のうち（Ａ）は図５と同じ正面断面図、（Ｂ）は平面断面図である。
この実施例では、図７に示すように、絶縁体層１１６ａ，１１６ｂ内に空部１１８が形成され、該空部１１８内に一対の内部配線１１４ａ，１１４ｂが左右から突出され、先端が僅かに離れるように対向されている。そして、それらの内部配線１１４ａ，１１４ｂの先端対向面には強磁性体層ＭＧ１，ＭＧ２がそれぞれ形成されている。図７に示されている構造は、公知の半導体製造技術で結晶基板上に絶縁体層や導電体層の堆積とエッチングを組み合わせることにより形成するのに適した構造である。
具体的には、絶縁体層１１６ａ，１１６ｂは半導体結晶からなる基板の上に公知のＣＶＤ法（化学的蒸着法）やプラズマＣＶＤ法などで堆積され、内部配線１１４ａと１１４ｂはＣＶＤ法やスパッタリング法などにより堆積された導電体層を公知のプラズマエッチング法や反応性イオンエッチングなどで余分な部位を除去することにより形成される。強磁性体層ＭＧ１，ＭＧ２も内部配線１１４ａ，１１４ｂと同様に堆積とエッチングで形成することができるが、内部配線１１４ａと１１４ｂの先端に強磁性体を塗布してＭＧ１，ＭＧ２層を形成するようにしても良い。半導体結晶は単結晶でもよいし、多結晶でも良い。
図４のクロスポイントスイッチ回路を構成する各スイッチＳＷ１〜ＳＷ６として、図６または図７のような構造のスイッチを使用した場合、制御線ＳＸ１，ＳＸ２，ＳＸ３……の中のいずれか１本およびＳＹ１，ＳＹ２，ＳＹ３……の中のいずれか１本を選択して所定の向きに電流を流すことで、選択された制御線の交点に位置する内部配線１１４ａ，１１４ｂの先端の強磁性体層ＭＧ１，ＭＧ２を磁化させることができるように配設される。
すなわち、図４に示されている制御線ＳＸ１，ＳＸ２，ＳＸ３……およびＳＹ１，ＳＹ２，ＳＹ３……のいずれかが、図６および図７に示されている磁性スイッチの近傍を通過するようにされ、両方の制御線に所定の向きの電流を流したときに発生する磁界が強磁性体層ＭＧ１，ＭＧ２近傍で互いに強め合って強磁性体層ＭＧ１，ＭＧ２を所定の向きに磁化させることができ、近傍を通過するいずれか一方の制御線にのみ電流が流れても強磁性体層ＭＧ１，ＭＧ２は磁化されないように配設される。
これにより、選択された制御線の交点に位置する内部配線１１４ａ，１１４ｂの先端の強磁性体層ＭＧ１，ＭＧ２を磁化させることができる。そして、強磁性体層ＭＧ１，ＭＧ２が磁化されたスイッチは、強磁性体層ＭＧ１とＭＧ２とが吸着し合って内部配線１１４ａ，１１４ｂが導通されオン状態に設定される。また、解除線ＲＲＬに交流電流を流すことによって交番磁界を発生させてすべての磁性スイッチの強磁性体層ＭＧ１，ＭＧ２を消磁させることができる。これにより、強磁性体層ＭＧ１，ＭＧ２が消磁されたスイッチは内部配線１１４ａと１１４ｂが弾性で元の状態に戻りオフ状態に復帰される。
このように、本実施例のクロスポイントスイッチ回路は所望の信号線間を接続したり遮断したりすることができるため、図３の回路においては、任意のチップの端子間を接続してテストを行なった後、接続を変更して所望のシステムに再構成し直すようなシステムの変更を容易に行なうことができる。
図８には、基板１１０がシリコンなどの半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路１１４の他の例を示す。この実施例は、クロスポイントスイッチ回路１１４を構成するスイッチ素子としてフラッシュメモリなどで用いられるフローティングゲートを有するＭＯＳＦＥＴからなる不揮発性記憶素子を用いたものであり、図４に示されているスイッチＳＷ１〜ＳＷ６をそれぞれ直列形態の２個の不揮発性記憶素子に置き換えたような構成を有する。
具体的には、縦方向の信号線Ｌｙ１とＬｙ２との間には直列形態の不揮発性記憶素子Ｆ１１，Ｆ１２が設けられ、横方向の信号線Ｌｘ１とＬｘ２の間には直列形態の不揮発性記憶素子Ｆ２１，Ｆ２２が、また縦方向の信号線Ｌｙ１と横方向の信号線Ｌｘ１との間には直列形態の不揮発性記憶素子Ｆ３１，Ｆ３２、縦方向の信号線Ｌｙ１と横方向の信号線Ｌｘ２との間には直列形態の不揮発性記憶素子Ｆ４１，Ｆ４２、縦方向の信号線Ｌｙ２と横方向の信号線Ｌｘ２との間には直列形態の不揮発性記憶素子Ｆ５１，Ｆ５２、縦方向の信号線Ｌｙ２と横方向の信号線Ｌｘ１との間には直列形態の不揮発性記憶素子Ｆ６１，Ｆ６２がそれぞれ設けられている。
図８において、ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４は上記不揮発性記憶素子Ｆ１１，Ｆ１２；Ｆ２１，Ｆ２２；……Ｆ６１，Ｆ６２のオン、オフ状態を制御する制御線であり、制御線ＳＸ１〜ＳＸ４は配線Ｌｘ１，Ｌｘ２と平行に、また制御線ＳＹ１〜ＳＹ４は配線Ｌｙ１，Ｌｙ２と平行に配設されている。そして、対をなす直列形態の不揮発性記憶素子の一方のコントロールゲート端子は水平方向の制御線ＳＸ１〜ＳＸ４のいずれか１本に接続され、他方のコントロールゲート端子は垂直方向の制御線ＳＹ１〜ＳＹ４のいずれか１本に接続されている。
なお、図８の実施例では、各信号線間にそれぞれ直列形態の２個の不揮発性記憶素子が設けられているが原理的には各信号線間の素子は一つで良い。直列形態の２個の不揮発性記憶素子としているのは、互いに直交して配設されている制御線ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４のうち各々１本だけ選択レベルにすることでいずれか１組の不揮発性記憶素子を指定できるようにするためである。仮に、各信号線間にそれぞれ１つの不揮発性記憶素子のみを設けるようにしていずれか１つの不揮発性記憶素子を選択しようとした場合には、各交点の各不揮発性記憶素子毎に別の制御線を設ける必要が生じ、制御線の数が非常に多くなってしまう。
これに対し、実施例のように、直列形態の２個の不揮発性記憶素子とした場合には、制御線ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４のうち各々１本だけ選択レベルにしてやれば、各交点で１組の不揮発性記憶素子だけを選択することができるので、同一列および同一行の交点のクロスポイントスイッチ回路に対して制御線を共通にして設けることができ、トータルの制御線の数を大幅に減らすことができる。なお、上記のように各交点で１組の不揮発性記憶素子だけを選択して書込み（例えばしきい値電圧を下げる動作）を行なっておいて、通常状態ではすべての制御線Ｌｘ，Ｌｙを選択レベル（ハイレベル）に設定してやると、予め書込みを行なった記憶素子のみが導通状態とされ、対応する信号線間を信号伝達可能に接続させることができる。
ところで、上記のように直列形態の２個の不揮発性記憶素子を用いて信号線間の接続切替え手段を構成しかつ直交する制御線ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４でいずれかの記憶素子を選択するように構成した場合、同一行もしくは同一列の複数の記憶素子に対して接続情報の記憶すなわち書込みが行われないようにその書込み（フローティングゲートへの電荷の注入）を工夫する必要がある。例えば、図８において制御線ＳＸ１にゲートが接続されている記憶素子Ｆ３２とＦ４１が同一のウェル領域に形成されている場合を想定すると、この場合、制御線ＳＸ１とウェル間に書込み電圧を印加すると、Ｆ３２とＦ４１に同時に書込みがなされてしまう。このような同時書込みを回避しつつ全ての記憶素子に１つずつ書込みを行なう方式として、次のような方式が考えられる。
先ず、図８のように、垂直方向の制御線ＳＹ１，ＳＹ２と平行となるよう基板表面に２列にウェル領域ＷＬ１，ＷＬ２を形成し、対をなす記憶素子のうち水平方向の制御線ＳＸにゲート端子が接続されている記憶素子（例えばＦ３２とＦ４１）は垂直方向に形成された上記別個のウェル領域ＷＬ１，ＷＬ２上に形成しておく。ただし、異なる水平方向制御線に接続されている同一列の記憶素子は垂直方向に形成された同一のウェル領域上に形成しておく。具体的には、例えばＦ３２とＦ２２とＦ６１はウェルＷＬ１上に形成し、Ｆ４１とＦ１１とＦ５２はウェルＷＬ２上に形成しておく。
そして、いずれか１つの制御線ＳＸとウェル領域ＷＬを介してそれらが交差する位置にある記憶素子Ｆｉｊのゲートとウェル間に高電圧を印加し、トンネル現象で書込みを行なって例えばしきい値電圧を低い状態にさせる。このようにして、いずれか１つの水平方向の制御線ＳＸといずれか１つの垂直方向のウェル領域ＷＬに選択的に書込み電圧を印加することにより、それらの交点に位置する一つの記憶素子にのみ書込みを行なうことができる。
次に、上記のようにしてしきい値電圧が低くされた記憶素子を利用し、この記憶素子のゲート端子に制御線（ＳＸ系）を用いて例えばハイレベルの電圧を印加してその記憶素子をオン状態にさせるとともに、それと対をなす記憶素子のゲートが接続されている制御線（ＳＹ系）に書込み電圧を印加しかつ接続しようとする信号線間に電位差を与えてドレイン電流を流すことにより、チャネルで発生したホットキャリアをフローティングゲートに注入することでしきい値電圧を低い状態にさせる。これにより、対をなす記憶素子も他方と同様にしきい値電圧を下げてやることができる。
なお、上記方法によると、ゲート−ウェル間の電圧印加が行なわれずしきい値電圧が高いままにされている記憶素子と対をなす記憶素子に対してドレイン電流による書込みを行なうことはできないが、接続したい信号線間に一対の不揮発性記憶素子を設けて直交する制御線で１組だけ導通状態にさせる本実施例の方式では、対をなす記憶素子は同一の状態つまり一方が低しきい値電圧であれば他方も低しきい値電圧、一方が高しきい値電圧であれば他方も高しきい値電圧とされるので、上記のような書込み方式を採用してもなんら問題はない。
また、上記実施例においては、６組の不揮発性記憶素子のうち１組の不揮発性記憶素子のしきい値電圧を選択的に低くする場合を説明したが、１組の不揮発性記憶素子のしきい値電圧を高くし、高くされた素子のみが通常動作状態で導通されるように構成することも可能である。さらに、６組の２組あるいは３組の不揮発性記憶素子のしきい値電圧を選択的に変化させて、１つの信号を複数の信号線に分岐させたり、逆に複数の信号のワイヤード論理和をとった信号として伝達するように構成ことも可能である。
図９には、上記クロスポイントスイッチ回路１１４を構成する不揮発性記憶素子Ｆ１１〜Ｆ６２の構造の一例を示す。
図９において、符号ＳＵＢはシリコンのような半導体結晶からなる基板、ＷＬは基板表面に形成された基板と導電型や不純物濃度の異なるウェル領域、ＦＬは基板ＳＵＢ上に絶縁膜（図示略）を介して形成された導電層からなるフローティングゲート、ＣＧは制御線ＳＸ，ＳＹに接続されるコントロールゲートである。フローティングゲートＦＧとコントロールゲートＣＧとの間も図示しない絶縁膜で分離されている。特に制限されるものでないが、この実施例では、基板ＳＵＢの導電型はＮ型、またウェル領域ＷＬの導電型はＰ型とされている。ＳＲＣ，ＤＲＮは自己整合技術でフローティングゲートＦＧの両側の基板ＳＵＢの表面およびウェル領域ＷＬの表面に形成された高濃度拡散層からなるＭＯＳＦＥＴのソース領域およびドレイン領域である。
図１０には、上記クロスポイントスイッチ回路１１４を構成する不揮発性記憶素子Ｆ１１〜Ｆ６２への接続情報の書込みを可能にするための周辺回路の一例を示す。
図１０に示されているように、この実施例では、横方向に並んだ複数の接続切替え手段の不揮発性記憶素子Ｆ１２，Ｆ２１……のゲートが接続された選択線ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ４……の一端はＸスイッチデコーダＸＳ−ＤＥＣに結合されている。また、縦方向に並んだ複数の接続切替え手段の不揮発性記憶素子Ｆ１１，Ｆ４２……のゲートが接続された選択線ＳＹ１，ＳＹ２，ＳＹ３，ＳＹ４……の一端はＹスイッチデコーダＹＳ−ＤＥＣに結合されている。
上記デコーダＸＳ−ＤＥＣは、チップ外部から入力されるアドレス信号ＸＡＤをデコードして選択線ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ４……の中のいずれか１本の信号線を選択レベルにする。また、上記デコーダＹＳ−ＤＥＣは、チップ外部から入力されるアドレス信号ＹＡＤをデコードして選択線ＳＹ１，ＳＹ２，ＳＹ３，ＳＹ４……の中のいずれか１本の信号線を選択レベルにするように構成されている。そして、上記デコーダＸＳ−ＤＥＣおよびＹＳ−ＤＥＣは、各不揮発性素子への書込みにより接続切替え手段の設定が終了した後の通常動作時においては、すべての選択線ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ４……およびＳＹ１，ＳＹ２，ＳＹ３，ＳＹ４……をハイレベル（もしくはロウレベル）に設定できるように構成されている。
なお、図１０は選択線ＳＸｉ，ＳＹｊに関する周辺回路を示したものである。信号線Ｌｘｉ，ＬｙｊおよびウェルＷＬｊの給電系に関しては、同様なデコーダを設けたり、直接電圧印加するパッドを設けるなどの方法により対応することができる。クロスポイントスイッチ回路を構成する信号線の交点の不揮発性記憶素子は、書込み開始前に一旦すべて消去すなわちオフ状態にされる。そして、その場合、可変配線回路の信号線はそれぞれ分断された状態にありチップ中央の不揮発性記憶素子をいきなり書込みするのは困難である。従って、チップ上の各不揮発性記憶素子への書込みはチップの隅にあるものから順番に行なっていくようにすればよい。
図１１には基板１１０がエポキシ樹脂やセラミックなどの低誘電率材料で構成されている場合に好適なクロスポイントスイッチ回路１１４を構成するスイッチＳＷ１〜ＳＷ６の他の実施例を、また図１２には基板１１０がシリコンなどの半導体結晶で構成されている場合に好適なスイッチＳＷ１〜ＳＷ６の他の実施例を示す。図１１および図１２において（Ａ）は正面断面図、（Ｂ）は平面断面図である。
これらの実施例は、図４に示されている制御線ＳＸ１，ＳＸ２，ＳＸ３……およびＳＹ１，ＳＹ２，ＳＹ３……と解除線ＲＲＬを設けないで済むようにした実施例である。周囲の絶縁膜１１６は形成工程の相違に関わらず一体のものとして示してある。一体的に示されているからといって同時に形成されることを意味するものではなく、実際には図６や図７と同様に積層構造とされる。基板がセラミックで構成される場合には、ガラス間に封止された微少リレーを焼結の前に組み込んで低温焼結させることによってリレーを封じ込めた基板を生成することができる。
図１１および図１２と図６および図７を比較すると明らかなように、図６の実施例の磁性スイッチは図６の磁性スイッチと、また図１２の磁性スイッチは図７の磁性スイッチと類似の構成を有する。
図１１および図１２の磁性スイッチと図６および図７の磁性スイッチとの違いは、図１１や図１２では、内部配線１１４ａ，１１４ｂの先端に強磁性体片ＭＧ１，ＭＧ２を設けない代わりに、磁性スイッチが形成される絶縁体層１１６内部の空部１１８の上壁または側壁に強磁性体片ＭＧＰを設け、この強磁性体片ＭＧＰに磁極を持たせるか持たせないかでスイッチのオン、オフ状態を設定するようにしたものである。
また、この実施例では、内部配線１１４ａ，１１４ｂの少なくとも一方（強磁性体片ＭＧＰと遠い側）は導電性を有する磁性体で形成される。かかる構成においては、強磁性体片ＭＧＰに磁極を持たせると、リードスイッチと同様の原理により内部配線１１４ａ，１１４ｂが強磁性体片ＭＧＰに引き寄せられて変形し接触することで導通状態にされる。空部１１８の上壁または側壁に強磁性体片ＭＧＰを設けるとともに、内部配線１１４ａ，１１４ｂは非磁性体で形成しいずれか一方の先端に磁性体層を設けるようにしても良い。
図３の基板１１０に設けられている上記クロスポイントスイッチ回路１１４として図１１または図１２の実施例の磁性スイッチを使用した場合、スイッチＳＷ１〜ＳＷ６のうち任意のスイッチをオン状態に設定する方法としては、例えば図１３に示すような磁気ヘッドを有する装置を用いる方法がある。また、スイッチＳＷ１〜ＳＷ６をオフの状態に戻す方法としては、基板１１０を強磁性体片ＭＧＰの材料のキューリー点以上に加熱して強磁性体片ＭＧＰの磁極を消去する方法や基板全体に交番磁界を印加して消去する方法がある。強磁性体片ＭＧＰが消磁されると、当該磁性スイッチは内部配線１１４ａと１１４ｂが弾性で元の状態に戻りオフ状態に復帰される。
図１３に示す装置は、磁気ヘッドＭＨとこれを制御する制御装置ＣＰＣを有しており、基板１１０上にある上記磁性スイッチのうちオン状態にしたいものに磁気ヘッドＭＨを近づけて、ヘッドに電流を流して磁力線を発生させて強磁性体片ＭＧＰを磁化させるものである。
このとき、ヘッドの位置決めは基板１１０上に設けられている位置合わせ用のマークＭＫを利用して、それを基点ポイントにしてヘッドの位置を決定するようにすれば正確な位置決めが容易に行なえる。また、ヘッドの移動は、ヘッドを保持するアームをＸ方向に移動させるモータとＹ方向に移動させるモータ（いずれも図示省略）を制御して行なっても良いし、基板１１０が載置されるテーブルとしてＸ方向とＹ方向に移動可能なＸＹステージを用いて行なうようにしても良い。このようにして、磁性スイッチに対するオン、オフ状態の設定が行なわれる。
図１４は本発明のマルチチップモジュールを適用して好適なシステムの一例として、アナログ回路を有する応用システムを示す。この応用システムは、ＣＰＵとＳＲＡＭとＭＭＵと共に、ハードディスクのような磁気記憶においてＰＲＭＬ（パーシャル・レスポンス・マキシマム・ライクリィフッド）方式で媒体からの読出し信号の処理および書込み信号の生成を行なう回路を構成するＡＤ変換回路ＡＤＣおよびＤＡ変換回路ＤＡＣと、アナログ信号の処理のための演算を行なうためのディジタル・シグナル・プロセッサＤＳＰとを、それぞれ別個の半導体チップ上に半導体集積回路として形成するとともに、各チップを１つのパッケージケースに収納し格子状の配線１１３とクロスポイントスイッチ回路１１４を有する図２または図３のような基板を接合してモジュールとして構成したものである。
ＰＲＭＬ方式の回路は、図１４に示すように、読出し用磁気ヘッド３１１からの読出し信号を増幅する自動利得制御型アンプ３２１と、増幅された信号からノイズ周波数成分を除去するフィルタ回路３２２と、読出し信号をＡＤ変換するＡＤ変換回路３２３（ＡＤＣ）と、暗号化されて記憶されていた読出しデータを解読したり書込みデータを暗号化したりする暗号処理回路３２４（ＤＥＱ）と、書込みデータを符号化したり読出しデータを復号化したりするエンコーダ＆デコーダ３２５と、書込みデータのアナログ信号への変換などの信号処理を行なう信号処理回路３２６と、書込み用磁気ヘッド３１２を駆動するライトアンプ３２７と、ＡＤ変換回路３２３（ＡＤＣ）や暗号処理回路３２４（ＤＥＱ）の動作に必要とされるクロック信号を発生するＰＬＬ（フェーズロックドループ）回路３２８などから構成されている。
図１４のシステムにおいては、ＰＲＭＬ方式の回路を構成する回路ブロックのうち、暗号処理回路３２４（ＤＥＱ）と、エンコーダ＆デコーダ３２５および信号処理回路３２６のＤＡ変換回路を除く回路の機能は、ディジタル・シグナル・プロセッサＤＳＰにより実現することができる。
さらに、この応用例のシステムにおいては、フィルタ回路３２２をテストするためのＤＡ変換回路４１１およびＡＤ変換回路４１２や、ＡＤ変換回路３２３をテストするアナログ信号を生成するＤＡ変換回路４１３、信号処理回路３２６のアナログ出力電圧を測定するためのテスト用ＡＤ変換回路４１４、周波数解析を行なうＦＦＴ（高速フーリエ変換）回路４１５等が設けられている。
近年、ＰＲＭＬ回路は１つの半導体チップ上にシステムＬＳＩとして構成されることが多い。そして、その場合、ＤＡ変換回路４１１やＡＤ変換回路４１２等のアナログ回路が所望の特性を有するか否かテストするには、チップ外部に出力信号を取り出す信号線やパッドを設ける必要があるが、アナログ回路のテストのために信号線を設けると、その信号線によって回路の特性が変化してしまうという問題がある。これに対し、上記のように、本発明を適用してマルチチップモジュールとして構成することにより、従来はＰＲＭＬ回路全体としてのテストしか行なえなかったものが、ＰＲＭＬ回路の一部を構成するより小さな単位の回路をターゲットとしてテストを行なうことができるようになる。
しかも、本発明を適用すると基板１１０に設けられているクロスポイントスイッチ回路１１４の各スイッチＳＷ１〜ＳＷ６のオン、オフ状態を設定し直すとチップ間の接続を変更することができるため、例えばＡＤ変換回路３２３のテスト行ない所望の特性を有することが分かった時はそのＡＤ変換回路３２３を用いてフィルタ３２２や信号処理回路３２６のテストを行なうようなことが可能になるという利点がある。
なお、このようなアナログ回路のテストを行なう場合には、図６や図７、図１１、図１２に示されているようなリード型磁気スイッチを使用するのが望ましい。図８に示すようなＭＯＳＦＥＴを使用したスイッチ回路では信号のレベルダウンが生じるため、“１”，“０”の判定を行なう論理テストでは問題ないがアナログ信号の伝達には不向きであるためである。
次に、本発明を適用した図１のマルチチップモジュールのテスト方法の一例を、図１５を用いて説明する。
図１のマルチチップモジュールのテストにおいては、先ずＦＰＧＡ２５０が正常に動作するか検査され、不良の有無が判定されて不良があるときは不良個所の回避が行なわれる（ステップＳ１〜Ｓ３）。次に、ＦＰＧＡ２５０内の上記不良個所を除いた部分にＳＲＡＭ２２０をテストするためのテスト回路（ＡＬＰＧ）が構築され、ＦＰＧＡ２５０とＳＲＡＭ２２０とを接続するようにクロスポイントスイッチ回路１１４の設定が行なわれてからＳＲＡＭ２２０のテストが順次実行される（ステップＳ４，Ｓ５）。
ＳＲＡＭ２２０に不良個所が発見されなかった場合には、ＦＰＧＡ２５０内の上記不良個所を除いた部分にカスタム論理回路２４０およびＣＰＵ２１０をテストするためのテスト回路（ロジックテスタ）が構築され、ＦＰＧＡ２５０とカスタム論理回路２４０およびＣＰＵ２１０とを接続するようにクロスポイントスイッチ回路１１４の設定が行なわれてからカスタム論理回路２４０およびＣＰＵ２１０のテストが実行される（ステップＳ６〜Ｓ８）。このとき、既に検査が終了しているＳＲＡＭ２２０を利用してテストパターンもしくはテストパターン生成プログラムが格納される。
不良が発見されなかった場合には、ＦＰＧＡ２５０内の上記不良個所を除いた部分にＤＲＡＭ２３０をテストするためのテスト回路（ＡＬＰＧ）が構築され、ＦＰＧＡ２５０とＤＲＡＭ２３０とを接続するようにクロスポイントスイッチ回路１１４の設定が行なわれてからＤＲＡＭ２３０のテストが順次実行される（ステップＳ９，Ｓ１０）。そして、不良個所が発見された場合には、その不良アドレスがＳＲＡＭ２２０あるいは外部の記憶装置に記憶されてから、ＤＲＡＭ２３０に設けられている冗長回路を利用して不良ビットを救済するための救済プログラムがＣＰＵ２１０に読み込まれ、ＣＰＵ２１０とＤＲＡＭ２３０とを接続するようにクロスポイントスイッチ回路１１４の設定が行なわれてからＣＰＵ２１０によってそのプログラムが実行されてビット救済が行なわれる（ステップＳ１１，Ｓ１２）。
その後、良品については、ＦＰＧＡ２５０内の上記不良個所を除いた部分にユーザ論理等のカスタム論理の一部が構成され（ステップＳ１３）、さらに本来のシステムを構成するようにクロスポイントスイッチ回路１１４の再設定が行なわれ、チップ間が正規のシステムを構成するように接続されてマルチチップモジュールとして完成される（ステップＳ１４）。マルチチップモジュールの正規システム構築後は、システムと正常に動作するか否かのテストが行なわれ、正常と判定されたものが良品として出荷される（ステップＳ１５，Ｓ１６）。なお、上記ステップＳ１３では、ステップＳ１で得られている不良個所を示す情報を利用してその不良個所を回避するようにユーザ論理を構成するデータを、ＦＰＧＡ２５０内の接続情報記憶用メモリセルに書き込むことによって所望の論理が構成される。
以上の手順によって、マルチチップモジュールを構成する各チップのテストと所望の機能を有するマルチチップモジュールの構築がなされる。この実施例に従うと、ＦＰＧＡ２５０内に不良個所を回避して構成されたテスト回路により他のチップであるＲＡＭ２２０やＤＲＡＭ２３０、ＣＰＵ２１０等のテストが実行されるため、高機能の外部テスタを使用することなく信頼性の高いテスト結果が得られる。
また、救済不能な不良を有するチップが検出された場合には、そのチップを同等の他のチップと置き換えれば良いので、歩留まりも向上する。さらに、ＦＰＧＡ２５０内に構成されたテスト回路による自己テスト終了後は、ＦＰＧＡ２５０にカスタム論理が構成されるため、無駄なチップがなくなり、テスト回路を搭載することに伴うモジュールサイズの増大を抑えることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施例では、基板１１０に格子状の配線１１３と各配線の交点にクロスポイントスイッチ回路１１４を設けて任意のシステムを構成可能な基板として構成されているが、パッケージケース１００に収納されたチップ間を接続してテスト回路を構成するか、モジュール本来のシステムを構成するかいずれか一方の接続に切換可能な配線とクロスポイントスイッチ回路１１４のみ設けた各モジュール専用の基板として構成するようにしてもよい。
前記実施例で説明したような基板とすることにより、使用されない無駄な配線や素子が生じるものの、異なるシステム構成を有する複数のマルチチップモジュールに利用できる汎用性の高い基板が得られ、製造コストを低減できるとともに、該基板を独立した製品として市場に提供できるという利点がある。一方、上述のように特定のモジュールに向けた基板として構成した場合には、モジュールのサイズに合わせた設計が可能となってモジュールの小型化を図ることができるとともに、無駄な配線や素子が大幅に少なくなるので、製造個数によっては上記汎用性の高い基板よりもコストを低くすることが可能となる。
さらに、前記実施例の格子状配線と該配線の交点に設けられたクロスポイントスイッチ回路を有する基板は、これをエージングなどのテスト装置において被テスト対象の半導体チップを搭載するエージングボードとしても利用することができ、しかも被テスト対象の半導体チップ以外にテスト回路を構成する半導体チップを搭載しておくことにより、エージング試験と同時にテストを実行することができるようになり、テスタの負担を減らすとともに簡易なテスタによるテストが可能になる。また、上記基板を利用することによって、被テスト対象の半導体チップがメモリである場合には、本発明者等が既に提案している方法（国際公開ＷＯ０１−３７２８５号等）により、基板上のいずれかのメモリでテスト回路を構成し、該テスト回路で他のメモリをテストするようなことも可能となる。
また、基板上のいずれかのメモリでテスト回路を構成し、該テスト回路で他のメモリをテストする代わりに、いずれかのチップの端子を基板上の配線およびクロスポイントスイッチ回路を介してモジュール外部へ引き出して外部のテスタでチップごとにテストを行なうようにしてもよい。システム全体をテスト対象とすると故障検出率を高めるには膨大なテストパターンが必要となるが、チップ毎にテストを行なえばテストパターンははるかに少なくて済みテスト時間も短縮される。
【産業上の利用可能性】  以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるパッケージケースとキャップとしての基板とに収納されるタイプのマルチチップモジュールに本発明を適用した場合について説明したが、本発明は、メモリモジュールのようなプリント配線基板上に構成される電子デバイスなどにも利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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