(57)【要約】本発明によるスイッチング電源装置は、電流検出手段（９）の検出電圧ＶＯＣＰが基準電圧ＶＤＴに達しないときに低い電圧（Ｌ）レベルの電流検出信号ＶＣＰを出力し、前記の検出電圧ＶＯＣＰが基準電圧ＶＤＴを超えたときに高い電圧（Ｈ）レベルの電流検出信号ＶＣＰを出力する電流比較手段（２７）と、ＭＯＳ−ＦＥＴ（３）のターンオフ時の駆動信号ＶＧのエッジを検出するエッジ検出手段（２８ａ）と、エッジ検出手段（２８ａ）が駆動信号ＶＧのエッジを検出したときに電流比較手段（２７）から電流検出信号（ＶＣＰ）を取り込んで出力信号（ＶＬＤ）を発生する負荷判定手段（２８ｂ）とを有し、負荷判定手段（２８ｂ）の出力信号ＶＬＤが低い電圧（Ｌ）レベルのときに軽負荷状態と判断し、前記の出力信号ＶＬＤが高い電圧（Ｈ）レベルのときに軽負荷より重い状態と判断する。以上の構成により、スイッチング電源装置の２次側の負荷状態を１次側にて正確且つ確実に検出すると共に変換効率を向上できる。
2004023634.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と、該直流電源に対して直列に接続されたトランスの１次巻線及びスイッチング素子と、前記トランスの１次巻線又は前記スイッチング素子に流れる電流を検出する電流検出手段と、前記トランスの２次巻線に接続され且つ直流出力電圧を発生する出力整流平滑回路と、前記直流出力電圧が略一定となるように前記スイッチング素子のオン・オフ期間を制御する駆動信号を発生する制御回路とを備えたスイッチング電源装置において、
前記制御回路は、前記電流検出手段の検出信号の電圧レベルと基準電圧のレベルとを比較して第１の電圧レベル又は第２の電圧レベルの電流検出信号を出力する電流比較手段と、前記スイッチング素子のオンからオフへの切り替え時に前記スイッチング素子の制御端子に付与される前記駆動信号のエッジを検出するエッジ検出手段と、該エッジ検出手段が前記駆動信号のエッジを検出したときに前記電流比較手段から前記電流検出信号を取り込んで出力信号を発生する負荷判定手段とを有し、該負荷判定手段の出力信号が前記第１の電圧レベルのときに軽負荷状態と判断し、前記負荷判定手段の出力信号が前記第２の電圧レベルのときに軽負荷より重い状態と判断することを特徴とするスイッチング電源装置。
【請求項２】
前記制御回路は、前記負荷判定手段の出力信号が前記第１の電圧レベルのときに前記駆動信号の発振周波数を低下させ、前記負荷判定手段の出力信号が前記第２の電圧レベルのときに前記駆動信号の発振周波数を増加させる発振制御手段を有する請求項１に記載のスイッチング電源装置。
【請求項３】
前記制御回路は、前記負荷判定手段の出力信号の電圧レベルが切り替わるときに前記電流検出手段の検出信号の電圧ピーク値が変動する方向と同一の方向に前記電流比較手段の基準電圧のレベルを変更するか又は前記電流検出手段の検出信号の電圧ピーク値が変動する方向とは逆の方向に前記検出信号の電圧レベルを変更する電圧レベル変更手段を有する請求項１又は２に記載のスイッチング電源装置。
【請求項４】
前記制御回路は、前記スイッチング素子のオフ期間中に前記スイッチング素子の両主端子間電圧の最小電圧点を検出するボトム検出手段と、前記負荷判定手段の出力信号が前記第２の電圧レベルのときに前記ボトム検出手段により検出された最初の前記最小電圧点で前記スイッチング素子をターンオンさせ、前記負荷判定手段の出力信号が前記第１の電圧レベルのときに前記ボトム検出手段により検出された２回目以降の前記最小電圧点で前記スイッチング素子をターンオンさせるボトムスキップ制御手段とを有する請求項１〜３の何れか１項に記載のスイッチング電源装置。
【請求項５】
前記ボトム検出手段は、前記スイッチング素子のオフ期間中に前記トランスの駆動巻線に発生するリンギング電圧をパルス列電圧に変換する波形整形手段を有し、前記パルス列電圧の立ち下がりエッジを前記スイッチング素子の両主端子間電圧の最小電圧点として検出する請求項４に記載のスイッチング電源装置。
【請求項６】
前記電流比較手段、前記エッジ検出手段及び前記負荷判定手段が複数個設けられ、複数の前記電流比較手段はそれぞれ異なる基準電圧のレベルで前記電流検出手段の検出信号の電圧を比較し、複数の前記負荷判定手段からそれぞれ出力される前記第１の電圧レベルの出力信号により、前記駆動信号の発振周波数をそれぞれ異なる複数の周波数で低下させる請求項１〜５の何れか１項に記載のスイッチング電源装置。
【請求項７】
前記制御回路は、前記負荷判定手段の出力信号が前記第１の電圧レベルのとき、前記駆動信号の発振周期よりも十分長い周期で一定期間だけ前記スイッチング素子のオン・オフ動作を停止させる間欠発振制御手段を有する請求項１又は３に記載のスイッチング電源装置。
【請求項８】
前記エッジ検出手段及び前記負荷判定手段をＤフリップフロップで構成した請求項１〜７の何れか１項に記載のスイッチング電源装置。
【請求項９】
前記直流電源に接続され且つ起動時に前記制御回路へ駆動用電力を供給する起動手段と、前記トランスの１次巻線及び２次巻線と電磁的に結合する駆動巻線と、該駆動巻線に接続され且つ前記制御回路を駆動する直流電圧を出力する補助整流平滑回路とを備えた請求項１〜８の何れか１項に記載のスイッチング電源装置。
【請求項１０】
前記直流電源に接続され且つ前記制御回路に駆動用電力を供給する駆動電源回路を備えた請求項１〜８の何れか１項に記載のスイッチング電源装置。
【請求項１１】
前記スイッチング素子は、前記トランスの１次巻線側の閉回路に流れる電流を分流する分流手段を有し、該分流手段により分流した電流を電流検出手段により検出する請求項１〜１０の何れか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】  本発明はスイッチング電源装置、特に２次側の負荷の状態を１次側にて正確且つ確実に検出すると共に変換効率を向上できるスイッチング電源装置に属する。
【背景技術】  公知の技術であるリンギングチョークコンバータ（ＲＣＣ）等の自励式フライバック型スイッチング電源装置では、負荷が軽い状態になると、スイッチング素子のオン期間が短くなり、トランスの２次巻線のフライバック電圧が発生する期間が短くなるため、スイッチング素子の発振周波数が増加する。スイッチング素子の発振周波数は、概ね最大負荷時に３０〜７０［ｋＨｚ］、最小負荷時に２００〜４００［ｋＨｚ］程度である。このため、負荷が軽くなるにつれて、スイッチング素子のスイッチング回数が増加してスイッチング損失が増加し、軽負荷時の変換効率が低下する問題点があった。したがって、例えば最大負荷時の変換効率が８５％のスイッチング電源装置でも、最小負荷時は変換効率が１０％以下に低下することも屡々である。
また、ＰＷＭ（パルス幅変調）方式のフライバック型スイッチング電源装置では、待機状態等の最小負荷時及び通常状態等の最大負荷時の何れも発振周波数が一定であるため、スイッチング素子のスイッチング損失は変化しない。しかしながら、軽負荷時においてはスイッチング損失以外の電力損失が減少するため、スイッチング損失が占める割合が大きくなり、変換効率は低下する。
上記の問題点を解決するため、例えば特開平９−１４０１２８号公報に開示されるスイッチング電源装置では、図２６に示すように、２次側に設置され且つ機器の動作状態を認識又は制御するマイクロコンピュータ（１０８）と、マイクロコンピュータ（１０８）からの制御信号を１次側へ伝達する伝達回路（１０９）とを備え、動作待機モード時にマイクロコンピュータ（１０８）によりスイッチング電源装置の発振周波数を制御する。図２６において、（１０１）はトランス（１０６）の１次巻線に流れる電流をオン・オフし且つ制御端子（１０１ａ）の電圧がスレッシュホルド電圧に達したときにオン状態となるスイッチ素子、（１０２）はスイッチ素子（１０１）をオン・オフするスイッチ素子駆動回路、（１０３）はスイッチ素子（１０１）のオン時間を制御して２次側出力電圧を安定させる１次側スイッチ素子駆動制御回路、（１０４）はトランス（１０６）の２次巻線に接続された２次側整流平滑回路、（１０５）はトランス（１０６）の１次側補助巻線に接続された１次側整流平滑回路、（１０６）は１次側と２次側を絶縁し且つ電磁結合によって１次側入力電圧を所望の２次側出力電圧に変換するトランス、（１０７）は２次側整流平滑回路（１０４）より出力される２次側出力電圧を検知する検知回路を示す。このスイッチング電源装置では、動作待機時、即ち軽負荷時のスイッチング損失が減少して変換効率が大幅に改善されるが、部品点数が大幅に増加して製造コストが高騰する問題点がある。また、マイクロコンピュータ等の大規模な指令装置が必要であるため、携帯型電話器（ＰＨＳ等）やノート型パーソナルコンピュータ等の小型電子機器用のＡＣアダプタに適用することは極めて困難である。
ところで、２次側の負荷の状態を検出する場合、２次側で負荷電流を検出して１次側に伝達するか又は上記のように２次側に設けられたマイクロコンピュータ等からの指令信号により１次側に伝達する方法が考えられるが、何れにしても部品点数が増加する欠点がある。よって、部品点数を最小限度に留めるには、１次側で２次側の負荷の状態を正確に検出する必要がある。１次側で２次側の負荷の状態を検出する方法としては、スイッチング素子に流れるスイッチング電流、２次側からの電圧帰還信号、又はトランスの巻線でのフライバック電圧の発生期間等を計測する方法がある。スイッチング素子に流れるスイッチング電流又はトランスの巻線電流を計測する方法は、一般的には過電流保護回路（ＯＣＰ：Ｏｖｅｒ  Ｃｕｒｒｅｎｔ  Ｐｒｏｔｅｃｔｏｒ）として使用されることが多く、電流検出用の抵抗及びコンパレータ（比較器）等により構成される。しかしながら、この方法ではスイッチング素子がターンオンすると、スイッチング素子の構造上で形成される寄生容量、ノイズ対策等でスイッチング素子の端子間に挿入されるスナバ回路（スナバコンデンサ等）又はノイズ対策及びスイッチング素子の保護のためにトランスの巻線間に挿入されるスナバ回路等により、図２７に示すようにスイッチング素子がターンオンした瞬間に過大な容量性の短絡電流が流れる場合がある。この容量性の短絡電流は、軽負荷時及び重負荷時等の２次側の負荷の状態のみでは決定されないため、特に軽負荷時は容量性の短絡電流による電流ピーク値が２次側の負荷電流による電流ピーク値よりも大きくなることがあり、２次側の負荷の状態を正確に検出することが困難であった。以上の理由により、前記の電流検出回路は、２次側の負荷の状態（軽負荷か又は軽負荷より重い状態か）を検出するためではなく、スイッチング素子が何らかの不具合（例えば、２次側回路の破損による過負荷状態又は制御系の破損による無制御状態）の場合に、スイッチング電流が流れ過ぎないようにするための保護回路、即ち過電流保護回路として使用するのが一般的であった。したがって、最少の部品点数で２次側の負荷の状態を１次側にて正確に検出し、この検出結果に基づいて最適な発振動作に切り替えることにより、スイッチング電源装置の変換効率を向上することは極めて困難であった。
そこで、本発明は２次側の負荷の状態を１次側にて正確且つ確実に検出すると共に変換効率を向上できるスイッチング電源装置を提供することを目的とする。
【発明の開示】
本発明によるスイッチング電源装置は、直流電源（１）と、直流電源（１）に対して直列に接続されたトランス（２）の１次巻線（２ａ）及びスイッチング素子（３）と、トランス（２）の１次巻線（２ａ）又はスイッチング素子（３）に流れる電流（ＩＤ）を検出する電流検出手段（９）と、トランス（２）の２次巻線（２ｂ）に接続され且つ直流出力電圧（ＶＯＵＴ）を発生する出力整流平滑回路（６）と、直流出力電圧（ＶＯＵＴ）が略一定となるようにスイッチング素子（３）のオン・オフ期間を制御する駆動信号（ＶＧ）を発生する制御回路（８）とを備えている。制御回路（８）は、電流検出手段（９）の検出信号（ＶＯＣＰ）の電圧レベルと基準電圧（ＶＤＴ）のレベルとを比較して第１の電圧（Ｌ）レベル又は第２の電圧（Ｈ）レベルの電流検出信号（ＶＣＰ）を出力する電流比較手段（２７）と、スイッチング素子（３）のオンからオフへの切り替え時にスイッチング素子（３）の制御端子に付与される駆動信号（ＶＧ）のエッジを検出するエッジ検出手段（２８ａ）と、エッジ検出手段（２８ａ）が駆動信号（ＶＧ）のエッジを検出したときに電流比較手段（２７）から電流検出信号（ＶＣＰ）を取り込んで出力信号（ＶＬＤ）を発生する負荷判定手段（２８ｂ）とを有し、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第１の電圧（Ｌ）レベルのときに軽負荷状態と判断し、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第２の電圧（Ｈ）レベルのときに軽負荷より重い状態と判断する。スイッチング素子（３）がオンからオフに切り替わるときに負荷判定手段（２８ｂ）から出力される信号（ＶＬＤ）の電圧レベルにより負荷状態の判断を行うため、スイッチング素子（３）のターンオン時に発生するサージ電流等の容量性の短絡電流による誤検出がなく、トランス（２）の２次側に接続される負荷の状態を１次側にて正確且つ確実に検出することができる。また、負荷状態の判断をスイッチング素子（３）がオンからオフに切り替わるタイミングで行うため、誘導ノイズ等の外来ノイズによる影響を受けにくい利点がある。
本発明の第１の実施の形態での制御回路（８）は、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第１の電圧（Ｌ）レベルのときに駆動信号（ＶＧ）の発振周波数を低下させ、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第２の電圧（Ｈ）レベルのときに駆動信号（ＶＧ）の発振周波数を増加させる発振制御手段（２２）を有する。トランス（２）の１次巻線（２ａ）又はスイッチング素子（３）に流れる電流（ＩＤ）が小さい軽負荷状態のときは、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第１の電圧（Ｌ）レベルとなるため、発振制御手段（２２）によりスイッチング素子（３）の制御端子に付与される駆動信号（ＶＧ）の発振周波数が低下し、スイッチング素子（３）のスイッチング回数が減少する。これにより、軽負荷時でのスイッチング損失が低減され、広い負荷の範囲でスイッチング電源装置の変換効率を向上することができる。
本発明の第２の実施の形態での制御回路（８）は、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）の電圧レベルが切り替わるときに電流検出手段（９）の検出信号（ＶＯＣＰ）の電圧ピーク値が変動する方向と同一の方向に電流比較手段（２７）の基準電圧（ＶＤＴ）のレベルを変更するか又は電流検出手段（９）の検出信号（ＶＯＣＰ）の電圧ピーク値が変動する方向とは逆の方向に前記の検出信号（ＶＯＣＰ）の電圧レベルを変更する電圧レベル変更手段（３１）を有する。負荷が変動すると、駆動信号（ＶＧ）の発振周波数が変化し、１次側に流れるスイッチング電流（ＩＤ）の最大値が変動する。このとき、電圧レベル変更手段（３１）により、電流検出手段（９）の検出信号（ＶＯＣＰ）の電圧ピーク値の変動方向と同一の方向に電流比較手段（２７）の基準電圧（ＶＤＴ）のレベルが変更されるか又は電流検出手段（９）の検出信号（ＶＯＣＰ）の電圧ピーク値の変動方向とは逆の方向に電流検出手段（９）の検出信号（ＶＯＣＰ）の電圧レベルが変更されるので、負荷変動時のスイッチング素子（３）の発振動作の切り替えを安定に行うことができる。
本発明の第３の実施の形態での制御回路（８）は、スイッチング素子（３）のオフ期間中にスイッチング素子（３）の両主端子間電圧（ＶＤＳ）の最小電圧点を検出するボトム検出手段（４１）と、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第２の電圧（Ｈ）レベルのときにボトム検出手段（４１）により検出された最初の最小電圧点でスイッチング素子（３）をターンオンさせ、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第１の電圧（Ｌ）レベルのときにボトム検出手段（４１）により検出された２回目以降の最小電圧点でスイッチング素子（３）をターンオンさせるボトムスキップ制御手段（４２）とを有する。軽負荷状態で且つ負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第１の電圧（Ｌ）レベルのときは、ボトムスキップ制御手段（４２）によりスイッチング素子（３）の両主端子間電圧（ＶＤＳ）の２回目以降の最小電圧点でスイッチング素子（３）がターンオンするため、スイッチング素子（３）のオフ期間が延長され、スイッチング素子（３）のスイッチング周波数が低下する。したがって、スイッチング素子（３）のスイッチング回数が減少するので、軽負荷時でのスイッチング損失を低減でき、広い負荷の範囲でスイッチング電源装置の変換効率を向上することが可能となる。即ち、軽負荷状態のときは、スイッチング素子（３）がオフした後にトランス（２）のフライバックエネルギが比較的短期間のうちに２次巻線（２ｂ）から整流平滑回路（６）を介して負荷に供給されるため、スイッチング素子（３）の両主端子間に自由振動分を含む狭幅の電圧パルスが発生する。このため、ボトム検出手段（４１）が狭幅の電圧パルスの２回目以降の最小電圧点を検出したとき、ボトムスキップ制御手段（４２）によりスイッチング素子（３）がターンオンするので、スイッチング素子（３）のオフ期間が延長され、スイッチング素子（３）のスイッチング周波数が低下する。また、軽負荷より重い状態のときは、スイッチング素子（３）がオフした後にトランス（２）のフライバックエネルギが比較的長期間に亘り２次巻線（２ｂ）から整流平滑回路（６）を介して負荷に供給されるため、スイッチング素子（３）の両主端子間に広幅の電圧パルスが発生する。このため、ボトム検出手段（４１）が広幅の電圧パルスの最初の最小電圧点を検出したとき、ボトムスキップ制御手段（４２）によりスイッチング素子（３）がターンオンするので、トランス（２）のリセット期間の終了後のスイッチング素子（３）の両主端子間電圧（ＶＤＳ）の最小電圧点（ボトム点）のときにスイッチング素子（３）をオフ状態からオン状態に切り換える擬似共振動作が行われる。また、図示の実施の形態でのボトム検出手段（４１）は、スイッチング素子（３）のオフ期間中にトランス（２）の駆動巻線（２ｃ）に発生するリンギング電圧（ＶＢＭ）をパルス列電圧（ＶＢＤ）に変換する波形整形手段を有し、パルス列電圧（ＶＢＤ）の立ち下がりエッジをスイッチング素子（３）の両主端子間電圧（ＶＤＳ）の最小電圧点として検出する。
本発明の第４の実施の形態では、電流比較手段（２７）、エッジ検出手段（２８ａ）及び負荷判定手段（２８ｂ）が複数個設けられ、複数の電流比較手段（２７，６２）はそれぞれ異なる基準電圧（ＶＤＴ１，ＶＤＴ２）のレベルで電流検出手段（９）の検出信号（ＶＯＣＰ）の電圧を比較し、複数の負荷判定手段（２８ｂ，６３）からそれぞれ出力される第１の電圧（Ｌ）レベルの出力信号（ＶＬＤ１，ＶＬＤ２）により、駆動信号（ＶＧ）の発振周波数をそれぞれ異なる複数の周波数で低下させる。軽負荷時に、スイッチング素子（３）の制御端子に付与される駆動信号（ＶＧ）の発振周波数が負荷の状態に応じてそれぞれ異なる複数の周波数で低下するので、軽負荷時におけるスイッチング素子（３）の駆動信号（ＶＧ）の発振周波数をより細密に制御してスイッチング電源装置の変換効率を更に向上することができる。
本発明の第５の実施の形態での制御回路（８）は、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第１の電圧（Ｌ）レベルのとき、駆動信号（ＶＧ）の発振周期よりも十分長い周期で一定期間（ｔＢ）だけスイッチング素子（３）のオン・オフ動作を停止させる間欠発振制御手段（７１）を有する。トランス（２）の１次巻線（２ａ）又はスイッチング素子（３）に流れる電流（ＩＤ）が小さい軽負荷状態のときは、負荷判定手段（２８ｂ）の出力信号（ＶＬＤ）が第１の電圧（Ｌ）レベルとなるため、間欠発振制御手段（７１）により駆動信号（ＶＧ）の発振周期よりも十分長い周期で一定期間（ｔＢ）だけスイッチング素子（３）のオン・オフ動作が停止し、スイッチング素子（３）のスイッチング回数が極端に減少する。これにより、軽負荷時でのスイッチング損失が大幅に低減され、広い負荷の範囲でスイッチング電源装置の変換効率を向上することができる。
本発明の各実施の形態では、エッジ検出手段（２８ａ）及び負荷判定手段（２８ｂ）がＤフリップフロップ（２８）で構成され、直流電源（１）に接続され且つ起動時に制御回路（８）へ駆動用電力を供給する起動手段（１０）と、トランス（２）の１次巻線（２ａ）及び２次巻線（２ｂ）と電磁的に結合する駆動巻線（２ｃ）と、駆動巻線（２ｃ）に接続され且つ前記制御回路（８）を駆動する直流電圧（ＶＩＮ）を出力する補助整流平滑回路（１３）とを備えている。また、直流電源（１）に接続され且つ制御回路（８）に駆動用電力を供給する駆動電源回路を備えたスイッチング電源装置にも本発明を実施できる。更に、トランス（２）の１次巻線（２ａ）側の閉回路に流れる電流（ＩＤ）を分流する分流手段（９２）を有するスイッチング素子（９１）を使用し、分流手段（９２）により分流した電流を電流検出手段（９）により検出してもよい。
【図面の簡単な説明】  図１は、本発明によるスイッチング電源装置の基本概念を示すブロック回路図
図２は、本発明によるスイッチング電源装置を他励式フライバック型ＤＣ−ＤＣコンバータに適用した第１の実施形態を示す電気回路図
図３は、図２の回路でのスイッチング電流に対するＤフリップフロップの入力信号及び出力信号の波形を示すタイミングチャート
図４は、図２の回路の各部の電流及び電圧を示すタイミングチャート
図５は、本発明の第２の実施形態を示す電気回路図
図６は、図５の電圧レベル変更回路の内部構成を示す電気回路図
図７は、図５の電圧レベル変更回路の他の実施形態を示す電気回路図
図８は、図５の回路の各部の電流及び電圧を示すタイミングチャート
図９は、本発明の第３の実施形態の制御回路を示す電気回路図
図１０は、図９のボトム検出回路の内部構成を示す電気回路図
図１１は、軽負荷時のＭＯＳ−ＦＥＴのドレイン−ソース端子間電圧に対する図１０のボトム検出回路の各部の信号の波形図
図１２は、図９のボトム検出回路の他の実施形態を示す電気回路図
図１３は、軽負荷時のＭＯＳ−ＦＥＴのドレイン−ソース端子間電圧に対する図１２のボトム検出回路の各部の信号の波形図
図１４は、図９の回路の各部の電流及び電圧を示すタイミングチャート
図１５は、図９の負荷の割合に対する発振動作状態のヒステリシス特性を示すグラフ
図１６は、本発明の第４の実施形態の制御回路を示す電気回路図
図１７は、図１６の回路の各部の電流及び電圧を示すタイミングチャート
図１８は、本発明の第５の実施形態を示す電気回路図
図１９は、図１８の回路の各部の電流及び電圧を示すタイミングチャート
図２０は、図２の回路でのスイッチング電流を正電圧として検出する場合の実施の形態を示す電気回路図
図２１は、図２０の回路の各部の電流及び電圧を示すタイミングチャート
図２２は、２次側の直流出力電圧を駆動巻線側で検出する場合の実施の形態を示す電気回路図
図２３は、センスＭＯＳ−ＦＥＴを使用した場合の実施の形態を示す電気回路図
図２４は、図１６の回路にボトムスキップ制御回路を付加した場合の実施の形態を示す電気回路図
図２５は、図２４の回路の各部の電流及び電圧を示すタイミングチャート
図２６は、従来のスイッチング電源装置を示す電気回路図
図２７は、従来のスイッチング電源装置の重負荷時及び軽負荷時でのスイッチング電流を示す波形図
発明の実施するための最良の形態
以下、本発明によるスイッチング電源装置の各実施の形態を図１〜図２５に基づいて説明する。
本発明の各実施の形態でのスイッチング電源装置の基本概念を示したブロック回路図を図１に示す。図１に示すスイッチング電源装置は、直流電源（１）と、直流電源（１）に対して直列に接続されたトランス（２）の１次巻線（２ａ）及びスイッチング素子としてのＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果トランジスタ）（３）と、トランス（２）の２次巻線（２ｂ）に接続された出力整流ダイオード（４）及び出力平滑コンデンサ（５）から成り且つ直流出力電圧ＶＯＵＴを発生する出力整流平滑回路（６）と、直流出力電圧ＶＯＵＴを検出する電圧検出手段（出力電圧検出回路）（７）と、電圧検出手段（７）からの検出信号ＶＦＢを受信し且つ直流出力電圧ＶＯＵＴのレベルが略一定となるようにＭＯＳ−ＦＥＴ（３）のオン・オフ期間を制御する駆動信号ＶＧを発生するオン・オフ信号発生手段（２５）を有する制御回路（８）と、トランス（２）の１次巻線（２ａ）又はＭＯＳ−ＦＥＴ（３）に流れる電流ＩＤを電圧として検出する電流検出手段（電流検出用抵抗）（９）とを備えている。制御回路（８）は、電流検出手段（９）の検出信号ＶＯＣＰの電圧が基準電圧ＶＤＴのレベルに達しないときに低い電圧（Ｌ）レベルの電流検出信号ＶＣＰを出力し、電流検出手段（９）の検出信号ＶＯＣＰの電圧が基準電圧ＶＤＴのレベルを超えたときに高い電圧（Ｈ）レベルの電流検出信号ＶＣＰを出力する電流比較手段（電流検出用コンパレータ）（２７）と、ＭＯＳ−ＦＥＴ（３）のオンからオフへの切り替え時にＭＯＳ−ＦＥＴ（３）のゲート端子（制御端子）に付与される駆動信号ＶＧの立ち下がりエッジを検出するエッジ検出手段（２８ａ）と、エッジ検出手段（２８ａ）が駆動信号ＶＧの立ち下がりエッジを検出したときに電流比較手段（２７）から電流検出信号ＶＣＰを取り込み出力信号ＶＬＤを発生する負荷判定手段（２８ｂ）とを有する。図１に示すスイッチング電源装置では、負荷判定手段（２８ｂ）の出力信号ＶＬＤが低い電圧（Ｌ）レベルのときに軽負荷状態と判断し、負荷判定手段（２８ｂ）の出力信号ＶＬＤが高い電圧（Ｈ）レベルのときに軽負荷より重い状態、即ち重負荷〜通常負荷状態と判断する。なお、図２以降に示す各実施の形態ではエッジ検出手段（２８ａ）及び負荷判定手段（２８ｂ）がＤフリップフロップ（２８）で構成される。
本発明によるスイッチング電源装置を他励式フライバック型ＤＣ−ＤＣコンバータに適用した実施の形態を図２に示す。図２に示す実施の形態の他励式フライバック型ＤＣ−ＤＣコンバータは、交流電源（１ａ）に入力フィルタ回路（１ｂ）を介して接続された整流ブリッジ回路（１ｃ）及び入力平滑コンデンサ（１ｄ）で構成された直流電源（１）と、直流電源（１）に対して直列に接続されたトランス（２）の１次巻線（２ａ）及びＭＯＳ−ＦＥＴ（３）と、トランス（２）の２次巻線（２ｂ）に接続された出力整流ダイオード（４）及び出力平滑コンデンサ（５）から成り且つ直流出力電圧ＶＯＵＴを発生する出力整流平滑回路（６）と、直流出力電圧ＶＯＵＴを検出する電圧検出手段としての出力電圧検出回路（７）と、出力電圧検出回路（７）からの検出信号ＶＦＢを受信し且つ出力整流平滑回路（６）の直流出力電圧ＶＯＵＴが略一定となるようにＭＯＳ−ＦＥＴ（３）のオン・オフ期間を制御する制御回路（８）と、トランス（２）の１次巻線（２ａ）又はＭＯＳ−ＦＥＴ（３）に流れる電流ＩＤを負電圧として検出する電流検出手段としての電流検出用抵抗（９）と、直流電源（１）を構成する整流ブリッジ回路（１ｃ）に接続され且つ起動時に制御回路（８）へ駆動用電力を供給する起動手段としての起動抵抗（１０）と、トランス（２）の１次巻線（２ａ）及び２次巻線（２ｂ）と電磁的に結合する駆動巻線（２ｃ）と、駆動巻線（２ｃ）に接続された整流ダイオード（１１）及び駆動用平滑コンデンサ（１２）から成り且つ制御回路（８）を駆動する直流電圧ＶＩＮを出力する補助整流平滑回路（１３）とを備えている。出力電圧検出回路（７）の検出出力は、フォトカプラ（１４）を構成する発光素子（１４ａ）及び受光素子（１４ｂ）を介してトランス（２）の１次側に伝達され、受光素子（１４ｂ）及び抵抗（１５）の接続点に発生する電圧ＶＦＢが出力電圧検出回路（７）からの検出信号として制御回路（８）に入力される。
制御回路（８）は、トランス（２）の１次巻線（２ａ）又はＭＯＳ−ＦＥＴ（３）に流れる最大電流値を規定する基準電圧ＶＲＣを発生する基準電圧発生手段としての基準電源（１６）と、電流検出用抵抗（９）により検出された負電圧のレベルを変換するレベルシフト用抵抗（１７，１８）と、レベルシフトされた電流検出用抵抗（９）の検出信号ＶＯＣＰの電圧レベルが基準電源（１６）の基準電圧ＶＲＣのレベルに達したときにＭＯＳ−ＦＥＴ（３）をオフ状態にする高い電圧（Ｈ）レベルの信号Ｖ１を出力する過電流制限用コンパレータ（１９）と、レベルシフトされた電流検出用抵抗（９）の検出信号ＶＯＣＰの電圧レベルが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達したときに高い電圧（Ｈ）レベルの信号Ｖ２を出力する電流モード制御用コンパレータ（２０）と、過電流制限用コンパレータ（１９）の出力信号Ｖ１と電流モード制御用コンパレータ（２０）の出力信号Ｖ２との論理和信号Ｖ３を出力するＯＲゲート（２１）と、ＭＯＳ−ＦＥＴ（３）がオフしてから一定の時間が経過する毎にパルス信号Ｖ４を出力するパルス発生器（２２）と、パルス発生器（２２）のパルス信号Ｖ４によりセット状態となりＭＯＳ−ＦＥＴ（３）のゲート端子に高い電圧（Ｈ）レベルの駆動信号ＶＧを出力し、ＯＲゲート（２１）の論理和信号Ｖ３によりリセット状態となりＭＯＳ−ＦＥＴ（３）のゲート端子に低い電圧（Ｌ）レベルの駆動信号ＶＧを出力するＲ−Ｓフリップフロップ（２３）と、起動抵抗（１０）又は補助整流平滑回路（１３）からの直流電圧ＶＩＮが駆動電圧に達したときに制御回路（８）を構成する各素子（１６〜２８）に駆動用直流電力を供給し且つ直流電圧ＶＩＮが停止電圧まで低下したときに前記の各素子（１６〜２８）への駆動用直流電力の供給を停止する制御電源回路（２４）と、図示しない負荷の状態を判定するための電圧レベルを規定する基準電圧ＶＤＴを発生する基準電源（２６）と、レベルシフトされた電流検出用抵抗（９）の検出信号ＶＯＣＰの電圧レベルが基準電源（２６）の基準電圧ＶＤＴのレベルに達しないときに低い電圧（Ｌ）レベルの電流検出信号ＶＣＰを出力し、検出信号ＶＯＣＰの電圧レベルが基準電源（２６）の基準電圧ＶＤＴのレベルを超えたときに高い電圧（Ｈ）レベルの電流検出信号ＶＣＰを出力する電流比較手段としての電流検出用コンパレータ（２７）と、ＭＯＳ−ＦＥＴ（３）のオンからオフへの切り替え時にゲート端子に付与される駆動信号ＶＧの立ち下がりエッジがクロック入力端子（ＣＬＫ）に入力されたとき、電流検出用コンパレータ（２７）から出力された電流検出信号ＶＣＰを信号入力端子（Ｄ）を介して取り込み、電流検出信号ＶＣＰの電圧レベルと略同一の電圧レベルの出力信号ＶＬＤを信号出力端子（Ｑ）から発生すると共に、駆動信号ＶＧの立ち下がりエッジがクロック入力端子（ＣＬＫ）に入力されてから再び入力されるまでの間、出力信号ＶＬＤの電圧レベルを保持するＤフリップフロップ（２８）とを有する。図２に示す電流モード制御用コンパレータ（２０）、ＯＲゲート（２１）、パルス発生器（２２）及びＲ−Ｓフリップフロップ（２３）は、図１に示すオン・オフ信号発生手段（２５）を構成する。パルス発生器（２２）は、Ｄフリップフロップ（２８）の出力信号ＶＬＤが低い電圧（Ｌ）レベルのときにパルス信号Ｖ４の発生周期を長くすることにより、Ｒ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧのオフ時間を延長して駆動信号ＶＧの発振周波数を低下させ、Ｄフリップフロップ（２８）の出力信号ＶＬＤが高い電圧（Ｈ）レベルのときにパルス信号Ｖ４の発生周期を短くすることにより、Ｒ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧのオフ時間を短縮して駆動信号ＶＧの発振周波数を増加させる発振制御手段を有する。駆動信号ＶＧのオフ時間、即ち低い電圧（Ｌ）レベルとなる期間は、例えば１０［μｓ］〜５０［μｓ］程度の範囲で設定される。また、レベルシフトされた電流検出用抵抗（９）の検出信号ＶＯＣＰの電圧レベル、即ちレベルシフト用抵抗（１７，１８）の接続点電圧ＶＯＣＰのレベルは、例えば起動前の状態で０［Ｖ］、起動後でＭＯＳ−ＦＥＴ（３）に流れる電流ＩＤがゼロのときに１．５［Ｖ］となるように各抵抗（１７，１８）の抵抗値を適宜選択することにより設定される。
図３（Ａ）〜（Ｅ）は、重負荷〜通常負荷状態から軽負荷状態に移行する際のＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧ、ＭＯＳ−ＦＥＴ（３）のドレイン電流ＩＤ、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰ、電流検出用コンパレータ（２７）の電流検出信号ＶＣＰ及びＤフリップフロップ（２８）の出力信号ＶＬＤの各波形をそれぞれ示したものである。即ち、重負荷〜通常負荷状態において、図３（Ａ）に示すように時刻ｔ０にてＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの電圧レベルが低い電圧（Ｌ）レベルから高い電圧（Ｈ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がターンオンすると、容量性の短絡電流がＭＯＳ−ＦＥＴ（３）に瞬間的に流れ、図３（Ｂ）に示すようにドレイン電流ＩＤが急激に増加する。これに伴って、図３（Ｃ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが基準電源（２６）の基準電圧ＶＤＴのレベル以下まで低下するため、図３（Ｄ）に示すように電流検出用コンパレータ（２７）から高い電圧（Ｈ）レベルの電流検出信号ＶＣＰが出力される。その後、時刻ｔ１にてレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが基準電源（２６）の基準電圧ＶＤＴのレベルより高くなると、電流検出信号ＶＣＰの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなる。
ＭＯＳ−ＦＥＴ（３）がオン状態になると、図３（Ｂ）に示すようにドレイン電流ＩＤが直線的に増加すると共に、図３（Ｃ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが直線的に低下する。レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが時刻ｔ２にて基準電源（２６）の基準電圧ＶＤＴのレベル以下になると、図３（Ｄ）に示すように電流検出用コンパレータ（２７）の電流検出信号ＶＣＰの電圧レベルが低い電圧（Ｌ）レベルから高い電圧（Ｈ）レベルに切り替えられる。図３（Ａ）に示すように、ＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの電圧レベルが時刻ｔ３にて高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルになると、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替えられる。このとき、電流検出用コンパレータ（２７）の電流検出信号ＶＣＰの電圧レベルは図３（Ｄ）に示すように高い電圧（Ｈ）レベルであるから、時刻ｔ０以前の負荷の状態が軽負荷状態であった場合は図３（Ｅ）の実線部に示すようにＤフリップフロップ（２８）の信号出力端子（Ｑ）から出力される信号ＶＬＤ電圧レベルが低い電圧（Ｌ）レベルから高い電圧（Ｈ）レベルに切り替えられ、時刻ｔ０以前の負荷の状態が重負荷〜通常負荷状態であった場合は図３（Ｅ）の破線部に示すようにＤフリップフロップ（２８）の信号出力端子（Ｑ）から出力される信号ＶＬＤの電圧レベルが高い電圧（Ｈ）レベルに保持される。したがって、Ｄフリップフロップ（２８）の信号出力端子（Ｑ）から高い電圧（Ｈ）レベルの出力信号ＶＬＤが出力されたときは重負荷〜通常負荷状態と判断し、パルス発生器（２２）から短い周期のパルス信号Ｖ４が発生する。
ＭＯＳ−ＦＥＴ（３）がオフ状態になると、ＭＯＳ−ＦＥＴ（３）自身の応答遅れ又はＭＯＳ−ＦＥＴ（３）の浮遊容量によるミラー効果等により図３（Ｂ）に示すようにドレイン電流ＩＤが緩やかに減少すると共に、図３（Ｃ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが緩やかに上昇する。レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが時刻ｔ４にて基準電源（２６）の基準電圧ＶＤＴのレベルより高くなると、図３（Ｄ）に示すように電流検出用コンパレータ（２７）の電流検出信号ＶＣＰの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替えられ、時刻ｔ５にて図３（Ｂ）に示すようにドレイン電流ＩＤが略ゼロとなる。
重負荷〜通常負荷状態から軽負荷状態に移行するとき、図３（Ａ）に示すように時刻ｔ６にてＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの電圧レベルが低い電圧（Ｌ）レベルから高い電圧（Ｈ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がターンオンすると、前述の時刻ｔ０〜ｔ１のときと同様に容量性の短絡電流がＭＯＳ−ＦＥＴ（３）に瞬間的に流れ、図３（Ｂ）に示すようにドレイン電流ＩＤが急激に増加する。これに伴って、図３（Ｃ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが基準電源（２６）の基準電圧ＶＤＴのレベル以下まで低下するので、図３（Ｄ）に示すように電流検出用コンパレータ（２７）から高い電圧（Ｈ）レベルの電流検出信号ＶＣＰが出力される。その後、時刻ｔ７にてレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが基準電源（２６）の基準電圧ＶＤＴのレベルより高くなると、電流検出信号ＶＣＰの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなる。ＭＯＳ−ＦＥＴ（３）がオン状態になると、図３（Ｂ）に示すようにドレイン電流ＩＤが直線的に増加すると共に、図３（Ｃ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが直線的に低下する。軽負荷時は、ＭＯＳ−ＦＥＴ（３）のオン時間が重負荷〜通常負荷時のオン時間ｔ０〜ｔ３よりも短くなるため、図３（Ａ）に示すように比較的早い時刻ｔ８で駆動信号ＶＧの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替えられる。このため、図３（Ｃ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが基準電源（２６）の基準電圧ＶＤＴのレベルに到達せず、電流検出用コンパレータ（２７）の電流検出信号ＶＣＰは図３（Ｄ）に示すように低い電圧（Ｌ）レベルを保持する。これにより、Ｄフリップフロップ（２８）の信号出力端子（Ｑ）から出力される信号ＶＬＤの電圧レベルが図３（Ｅ）に示すように時刻ｔ８にて高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替えられる。したがって、Ｄフリップフロップ（２８）の信号出力端子（Ｑ）から低い電圧（Ｌ）レベルの出力信号ＶＬＤが出力されたときは軽負荷状態と判断し、パルス発生器（２２）から長い周期のパルス信号Ｖ４が発生する。
次に、図２に示す他励式フライバック型ＤＣ−ＤＣコンバータの動作を説明する。起動時に、直流電源（１）から起動抵抗（１０）を介して補助整流平滑回路（１３）の駆動用平滑コンデンサ（１２）に充電電流が流れ、駆動用平滑コンデンサ（１２）の充電電圧ＶＩＮが駆動電圧に達すると、制御回路（８）内の制御電源回路（２４）が駆動され、制御回路（８）を構成する各素子（１６〜２８）に駆動用直流電力が供給される。これにより、パルス発生器（２２）が駆動され、パルス発生器（２２）からのパルス信号Ｖ４がＲ−Ｓフリップフロップ（２３）のセット端子（Ｓ）に入力されると、Ｒ−Ｓフリップフロップ（２３）がセット状態となるので、Ｒ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に高い電圧（Ｈ）レベルの駆動信号ＶＧが付与され、ＭＯＳ−ＦＥＴ（３）がオン状態となる。このとき、ＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが直線的に増加すると共に、電流検出用抵抗（９）の検出信号のレベルシフト用抵抗（１７，１８）の接続点での電圧ＶＯＣＰが直線的に低下する。レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが基準電源（１６）の基準電圧ＶＲＣのレベルに達すると、過電流制限用コンパレータ（１９）から高い電圧（Ｈ）レベルの信号Ｖ１が出力される。一方、起動時の出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルは略ゼロであるから、電流モード制御用コンパレータ（２０）から低い電圧（Ｌ）レベルの信号Ｖ２が出力される。これにより、ＯＲゲート（２１）から高い電圧（Ｈ）レベルの論理和信号Ｖ３が出力され、Ｒ−Ｓフリップフロップ（２３）のリセット端子（Ｒ）に入力されてリセット状態となるので、Ｒ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に低い電圧（Ｌ）レベルの駆動信号ＶＧが付与されてＭＯＳ−ＦＥＴ（３）がオフ状態となり、ＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。ＭＯＳ−ＦＥＴ（３）がオフしてから一定時間が経過すると、パルス発生器（２２）のパルス信号Ｖ４が再びＲ−Ｓフリップフロップ（２３）のセット端子（Ｓ）に入力されてセット状態となり、Ｒ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に高い電圧（Ｈ）レベルの駆動信号ＶＧが付与されてＭＯＳ−ＦＥＴ（３）が再びオン状態となる。以上のＭＯＳ−ＦＥＴ（３）のオン・オフ動作の繰り返しにより、２次側の出力整流平滑回路（６）の直流出力電圧ＶＯＵＴが直線的に上昇し、これに伴って駆動用平滑コンデンサ（１２）の充電電圧ＶＩＮは直線的に低下するが、トランス（２）の２次巻線（２ｂ）の電圧に比例する電圧が駆動巻線（２ｃ）に発生するため、直流出力電圧ＶＯＵＴの上昇に伴って補助整流平滑回路（１３）からの直流電圧ＶＩＮが直線的に上昇する。このため、制御回路（８）内の制御電源回路（２４）に印加される直流電圧ＶＩＮは停止電圧付近まで低下した後、再び直線的に上昇する。したがって、起動時以降は補助整流平滑回路（１３）からの直流電圧ＶＩＮにより制御回路（８）内の制御電源回路（２４）が駆動される。２次側の出力整流平滑回路（６）の直流出力電圧ＶＯＵＴの上昇に伴って、出力電圧検出回路（７）からの検出信号ＶＦＢの電圧も０［Ｖ］から直線的に上昇する。
出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルが基準電源（１６）の基準電圧ＶＲＣのレベルよりも高くなり、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、電流モード制御用コンパレータ（２０）から高い電圧（Ｈ）レベルの信号Ｖ２が出力される。一方、過電流制限用コンパレータ（１９）からは低い電圧（Ｌ）レベルの信号Ｖ１が出力されるので、ＯＲゲート（２１）から高い電圧（Ｈ）レベルの論理和信号Ｖ３が出力され、Ｒ−Ｓフリップフロップ（２３）のリセット端子（Ｒ）に入力されてリセット状態となる。これにより、Ｒ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に低い電圧（Ｌ）レベルの駆動信号ＶＧが付与されてＭＯＳ−ＦＥＴ（３）がオフ状態となるため、ＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、トランス（２）の２次巻線（２ｂ）から出力整流平滑回路（６）を介して図示しない負荷に出力電流ＩＯＵＴが流れ、直線的に増加して行く。そして、２次側の出力整流平滑回路（６）の直流出力電圧ＶＯＵＴが出力電圧検出回路（７）を構成する各素子の諸定数で決定される検出電圧（例えば、出力端子間の分圧抵抗の分圧比をＲ２／（Ｒ１＋Ｒ２）、ツェナダイオードのツェナ電圧をＶＺ［Ｖ］、ＮＰＮトランジスタのベース・エミッタ間の電圧をＶＢＥ（０．６〜０．７程度）［Ｖ］とすると、｛（Ｒ１＋Ｒ２）／Ｒ２｝×（ＶＺ＋ＶＢＥ）［Ｖ］）に達したとき、起動状態から通常動作状態に移行し、補助整流平滑回路（１３）からの直流電圧ＶＩＮが略一定になると共に、２次側の出力整流平滑回路（６）の直流出力電圧ＶＯＵＴ及び負荷へ流れる出力電流ＩＯＵＴが略一定となる。
通常の負荷状態において、Ｒ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に図４（Ｂ）に示す高い電圧（Ｈ）レベルの駆動信号ＶＧが付与され、ＭＯＳ−ＦＥＴ（３）がオン状態になると、図４（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが直線的に増加すると共に、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが図４（Ｄ）に示すように直線的に低下する。ここで、図４（Ｄ）に示すように通常負荷時の出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルは基準電源（２６）の基準電圧ＶＤＴのレベルより低いため、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰは基準電源（２６）の基準電圧ＶＤＴのレベルを超えて出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルまで低下する。このため、電流検出用コンパレータ（２７）から高い電圧（Ｈ）レベルの電流検出信号ＶＣＰが出力される。そして、図４（Ｄ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、電流モード制御用コンパレータ（２０）から高い電圧（Ｈ）レベルの信号Ｖ２が出力される。一方、過電流制限用コンパレータ（１９）からは低い電圧（Ｌ）レベルの信号Ｖ１が出力されるため、ＯＲゲート（２１）から高い電圧（Ｈ）レベルの論理和信号Ｖ３が出力され、Ｒ−Ｓフリップフロップ（２３）のリセット端子（Ｒ）に入力されてリセット状態となる。これにより、図４（Ｂ）に示すようにＲ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替わるため、図４（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、Ｄフリップフロップ（２８）のクロック入力端子（ＣＬＫ）に図４（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると共に、信号入力端子（Ｄ）に電流検出用コンパレータ（２７）からの高い電圧（Ｈ）レベルの電流検出信号ＶＣＰが入力されるので、信号出力端子（Ｑ）から出力される信号ＶＬＤの電圧レベルが図４（Ｃ）に示すように高い電圧（Ｈ）レベルに保持される。したがって、パルス発生器（２２）から出力されるパルス信号Ｖ４の周期が短くなるので、ＭＯＳ−ＦＥＴ（３）のオフ期間が短縮され、発振周波数が増加する。
図示しない負荷が軽くなると、２次側の出力整流平滑回路（６）の直流出力電圧ＶＯＵＴが上昇すると共に、図４（Ｄ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧が直線的に上昇して基準電源（２６）の基準電圧ＶＤＴのレベルより高くなる。軽負荷状態において、Ｒ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に図４（Ｂ）に示す高い電圧（Ｈ）レベルの駆動信号ＶＧが付与され、ＭＯＳ−ＦＥＴ（３）がオン状態になると、図４（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが直線的に増加すると共に、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが図４（Ｄ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルまで直線的に低下する。ここで、図４（Ｄ）に示すように軽負荷時の出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルは基準電源（２６）の基準電圧ＶＤＴのレベルより高いため、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰは基準電源（２６）の基準電圧ＶＤＴのレベルに到達しない。このため、電流検出用コンパレータ（２７）から低い電圧（Ｌ）レベルの電流検出信号ＶＣＰが出力される。図４（Ｄ）に示すように、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、電流モード制御用コンパレータ（２０）から高い電圧（Ｈ）レベルの信号Ｖ２が出力される。一方、過電流制限用コンパレータ（１９）からは低い電圧（Ｌ）レベルの信号Ｖ１が出力されるため、ＯＲゲート（２１）から高い電圧（Ｈ）レベルの論理和信号Ｖ３が出力され、Ｒ−Ｓフリップフロップ（２３）のリセット端子（Ｒ）に入力されてリセット状態となる。これにより、図４（Ｂ）に示すようにＲ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替わるため、図４（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、Ｄフリップフロップ（２８）のクロック入力端子（ＣＬＫ）に図４（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると共に、信号入力端子（Ｄ）に電流検出用コンパレータ（２７）からの低い電圧（Ｌ）レベルの電流検出信号ＶＣＰが入力されるので、信号出力端子（Ｑ）から出力される信号ＶＬＤの電圧レベルが図４（Ｃ）に示すように高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなる。したがって、パルス発生器（２２）から出力されるパルス信号Ｖ４の周期が長くなるので、ＭＯＳ−ＦＥＴ（３）のオフ期間が延長され、発振周波数が低下する。
本実施の形態では、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替わるときにＤフリップフロップ（２８）から出力される信号ＶＬＤの電圧レベルにより負荷状態の判断を行うため、ＭＯＳ−ＦＥＴ（３）のターンオン時に発生するサージ電流等の容量性の短絡電流による誤検出がなく、トランス（２）の２次側に接続される負荷の状態を１次側にて正確且つ確実に検出することができる。また、負荷状態の判断をＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替わるタイミングで行うため、誘導ノイズ等の外来ノイズによる影響を受けにくい利点がある。更に、トランス（２）の１次巻線（２ａ）又はＭＯＳ−ＦＥＴ（３）に流れる電流ＩＤが小さい軽負荷状態のときは、Ｄフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが低い電圧（Ｌ）レベルとなり、パルス発生器（２２）から出力されるパルス信号Ｖ４の発生周期が延長される。このため、ＭＯＳ−ＦＥＴ（３）のオフ期間が長くなり、ＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの周波数が低下するので、ＭＯＳ−ＦＥＴ（３）のスイッチング回数が減少する。これにより、軽負荷時でのスイッチング損失が低減され、広い負荷の範囲でスイッチング電源装置の変換効率を向上することができる。
上記の実施の形態は変更が可能である。例えば、図５に示す実施の形態の他励式フライバック型ＤＣ−ＤＣコンバータでは、Ｄフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが切り替わるときにレベルシフト用抵抗（１７，１８）の接続点電圧ＶＯＣＰのピーク値が変動する方向と同一の方向に基準電源（２６）の基準電圧ＶＤＴのレベルを変更する電圧レベル変更手段としての電圧レベル変更回路（３１）を図２に示す制御回路（８）内に設けている。電圧レベル変更回路（３１）は、図６に示すように、一端が基準電源（１６）の正（＋）側に接続された分圧抵抗（３２）と、分圧抵抗（３２）の他端と基準電源（１６）の負（−）側との間に直列に接続された分圧抵抗（３３）及びＮＰＮトランジスタ（３４）と、Ｄフリップフロップ（２８）の信号出力端子（Ｑ）とＮＰＮトランジスタ（３４）のベース端子との間に接続された反転器（３５）とから構成される。このため、図８（Ｃ）に示すＤフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが高い電圧（Ｈ）レベルのときは、ＮＰＮトランジスタ（３４）がオフ状態であるから、分圧抵抗（３２，３３）の分圧点から図８（Ｄ）に示す高い値の基準電圧ＶＤＴＨを発生する。図８（Ｃ）に示すＤフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替わったときは、ＮＰＮトランジスタ（３４）がオン状態となるので、分圧抵抗（３２，３３）の分圧点から図８（Ｄ）に示す低い値の基準電圧ＶＤＴＬを発生する。負荷が軽くなり、図８（Ｃ）に示すようにＤフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替わると、図８（Ｂ）に示すように駆動信号ＶＧの低い電圧（Ｌ）レベルの期間が延長されて発振周波数が低下するため、図８（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れる電流ＩＤの最大値が若干高くなる。これに伴って、図８（Ｄ）に示すようにレベルシフト用抵抗（１７，１８）の接続点電圧ＶＯＣＰのピーク値が若干下方へ移動する。このとき、電圧レベル変更回路（３１）のＮＰＮトランジスタ（３４）がオン状態となり、分圧抵抗（３２，３３）の分圧点の電圧が図８（Ｄ）に示すように高い値の基準電圧ＶＤＴＨから低い値の基準電圧ＶＤＴＬに切り替わるので、切替後のＤフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが安定し、負荷変動時のＭＯＳ−ＦＥＴ（３）の発振動作の切り替えを安定に行うことができる。
図７は、Ｄフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが切り替わるときにレベルシフト用抵抗（１７，１８）の接続点電圧ＶＯＣＰのピーク値が変動する方向とは逆の方向に同電圧ＶＯＣＰのレベルを変更する場合の電圧レベル変更回路（３１）の実施の形態を示す。図７に示す電圧レベル変更回路（３１）は、一方のレベルシフト用抵抗（１７）の両端に直列に接続されたＰＮＰトランジスタ（３６）及び抵抗（３７）から構成され、Ｄフリップフロップ（２８）からＰＮＰトランジスタ（３６）のベース端子に低い電圧（Ｌ）レベルの出力信号ＶＬＤが付与されたときにレベルシフト用抵抗（１７，１８）の接続点電圧ＶＯＣＰのレベルを上昇させる。即ち、負荷が軽くなり、図８（Ｃ）に示すようにＤフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替わると、ＰＮＰトランジスタ（３６）がオン状態となり、一方のレベルシフト用抵抗（１７）と並列に抵抗（３７）が接続された状態となるため、レベルシフト用抵抗（１７，１８）の接続点電圧ＶＯＣＰのレベルが上昇する。したがって、図６の場合と同様に、切替後のＤフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが安定し、負荷変動時のＭＯＳ−ＦＥＴ（３）の発振動作の切り替えを安定に行うことができる。
図９は、ＭＯＳ−ＦＥＴ（３）のオフ期間中にＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの最小電圧点を検出するボトム検出手段としてのボトム検出回路（４１）と、Ｄフリップフロップ（２８）の出力信号ＶＬＤが高い電圧（Ｈ）レベルのときにボトム検出回路（４１）により検出された最初の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせ、Ｄフリップフロップ（２８）の出力信号ＶＬＤが低い電圧（Ｌ）レベルのときにボトム検出回路（４１）により検出された２回目の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせるボトムスキップ制御手段としてのボトムスキップ制御回路（４２）とを図５に示す他励式フライバック型ＤＣ−ＤＣコンバータの制御回路（８）に設けた実施の形態を示す。ボトム検出回路（４１）は、図１０に示すように、トランス（２）の駆動巻線（２ｃ）の両端に直列に接続されたダイオード（４３）及び分圧抵抗（４４，４５）と、一方の分圧抵抗（４５）と並列に接統されたコンデンサ（４６）と、閾値電圧ＶＴＨを発生する基準電源（４７）と、コンデンサ（４６）の充電電圧ＶＢＭが基準電源（４７）の閾値電圧ＶＴＨのレベルより低いときに低い（Ｌ）レベルの出力電圧ＶＢＤを発生し、コンデンサ（４６）の充電電圧ＶＢＭが基準電源（４７）の閾値電圧ＶＴＨのレベルより高いときに高い（Ｈ）レベルの出力電圧ＶＢＤを発生するコンパレータ（４８）とから構成される。即ち、図１０に示すボトム検出回路（４１）は、ＭＯＳ−ＦＥＴ（３）のオフ期間中にトランス（２）の駆動巻線（２ｃ）に発生するＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳ（図１１（Ａ）に図示）と相似なリンギング電圧をダイオード（４３）、分圧抵抗（４４，４５）及びコンデンサ（４６）により図１１（Ｃ）に示すように波形整形し、図１１（Ｃ）に示すコンデンサ（４６）の充電電圧ＶＢＭと基準電源（４７）の閾値電圧ＶＴＨとをコンパレータ（４８）で比較することにより図１１（Ｄ）に示すパルス列電圧ＶＢＤに変換する波形整形手段を構成する。このため、図１１（Ａ）〜（Ｄ）に示すように、コンパレータ（４８）から出力されるパルス列電圧ＶＢＤの立ち下がりエッジをＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの最小電圧点として検出することができる。
また、ボトム検出回路（４１）は図１２に示すように構成することもできる。図１２に示すボトム検出回路（４１）は、トランス（２）の駆動巻線（２ｃ）の両端に接続された分圧抵抗（４４，４５）と、閾値電圧ＶＴＨを発生する基準電源（４７）と、分圧抵抗（４４，４５）の分圧点の電圧ＶＢＭが基準電源（４７）の閾値電圧ＶＴＨのレベルより低いときに低い（Ｌ）レベルの出力電圧ＶＢＤを発生し、分圧抵抗（４４，４５）の分圧点の電圧ＶＢＭが基準電源（４７）の閾値電圧ＶＴＨのレベルより高いときに高い（Ｈ）レベルの出力電圧ＶＢＤを発生するコンパレータ（４８）と、コンパレータ（４８）の出力から形成されるパルス列電圧ＶＢＤを一定時間ｔＤだけ遅延させる遅延回路（４９）とから構成される。即ち、図１２に示すボトム検出回路（４１）は、ＭＯＳ−ＦＥＴ（３）のオフ期間中にトランス（２）の駆動巻線（２ｃ）に発生するＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳ（図１３（Ａ）に図示）と相似なリンギング電圧を分圧抵抗（４４，４５）により分圧し、図１３（Ｃ）に示す分圧抵抗（４４，４５）の分圧点の電圧ＶＢＭと基準電源（４７）の閾値電圧ＶＴＨとをコンパレータ（４８）で比較することにより図１３（Ｄ）に示すパルス列電圧ＶＢＤに変換し、コンパレータ（４８）からのパルス列電圧ＶＢＤを遅延回路（４９）にて一定時間ｔＤだけ遅延させることにより、図１３（Ａ）〜（Ｄ）に示すようにコンパレータ（４８）から出力されるパルス列電圧ＶＢＤの立ち下がりエッジをＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの最小電圧点に一致させる。これにより、図１２に示すボトム検出回路（４１）でもコンパレータ（４８）から出力されるパルス列電圧ＶＢＤの立ち下がりエッジをＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの最小電圧点として検出することができる。
ボトムスキップ制御回路（４２）は、図９に示すように、ＭＯＳ−ＦＥＴ（３）の駆動信号ＶＧの立ち上がりによってリセットされるリセット端子（Ｒ）を有する第１及び第２のＤフリップフロップ（５０，５１）を有する。ボトム検出回路（４１）の出力信号ＶＢＤは第１及び第２のＤフリップフロップ（５０，５１）のクロック入力端子（ＣＬＫ）に入力され、第１のＤフリップフロップ（５０）の信号入力端子（Ｄ）は高い電圧（Ｈ）レベル（ＲＥＧ）に保持され、第２のＤフリップフロップ（５１）の信号入力端子（Ｄ）は第１のＤフリップフロップ（５０）の信号出力端子（Ｑ）に接続され、ＯＲゲート（５３）の各入力端子は第２のＤフリップフロップ（５１）の信号出力端子（Ｑ）とパルス発生器（２２）及びＡＮＤゲート（５２）の各出力端子に接続されている。ＡＮＤゲート（５２）の一方の入力端子は第１のＤフリップフロップ（５０）の信号出力端子（Ｑ）に接続され、他方の入力端子はＤフリップフロップ（２８）の信号出力端子（Ｑ）に接続されている。ＯＲゲート（５３）の出力端子はＲ−Ｓフリップフロップ（２３）のセット端子（Ｓ）に接続されている。クロック入力端子（ＣＬＫ）に入力されるボトム検出回路（４１）の１回目の出力信号ＶＢＤの立ち下がりエッジに同期して第１のＤフリップフロップ（５０）の出力信号ＶＤＦ１の出力レベルが高い電圧（Ｈ）レベルとなる。クロック入力端子（ＣＬＫ）に入力されるボトム検出回路（４１）の２回目の出力信号ＶＢＤの立ち下がりエッジに同期して第２のＤフリップフロップ（５１）の出力信号ＶＤＦ２の出力レベルが高い電圧（Ｈ）レベルとなる。図９に示すボトムスキップ制御回路（４２）は、重負荷〜通常負荷時はＤフリップフロップ（２８）の出力信号ＶＬＤが高い電圧（Ｈ）レベルであり、クロック入力端子（ＣＬＫ）に入力されるボトム検出回路（４１）の１回目の出力信号ＶＢＤの立ち下がりエッジに同期して出力される第１のＤフリップフロップ（５０）の出力信号ＶＤＦ１が高い電圧（Ｈ）レベルであるから、ＡＮＤゲート（５２）の出力信号ＶＡＤは高い電圧（Ｈ）レベルとなる。ＡＮＤゲート（５２）の出力信号ＶＡＤはＯＲゲート（５３）を介してＲ−Ｓフリップフロップ（２３）のセット端子（Ｓ）に入力され、ＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧが高い電圧（Ｈ）レベルとなる。これにより、重負荷〜通常負荷時はボトム検出回路（４１）により検出された最初の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせることができる。また、軽負荷時はＤフリップフロップ（２８）の出力信号ＶＬＤが低い電圧（Ｌ）レベルであるから、ＡＮＤゲート（５２）の出力信号ＶＡＤは低い電圧（Ｌ）レベルとなり、Ｒ−Ｓフリップフロップ（２３）をセット状態にすることができない。一方、クロック入力端子（ＣＬＫ）に入力されるボトム検出回路（４１）の２回目の出力信号ＶＢＤの立ち下がりエッジに同期して第２のＤフリップフロップ（５１）の出力信号ＶＤＦ２の出力レベルが高い電圧（Ｈ）レベルとなるため、ＯＲゲート（５３）を介してＲ−Ｓフリップフロップ（２３）のセット端子（Ｓ）に入力され、ＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧが高い電圧（Ｈ）レベルとなる。これにより、軽負荷時はボトム検出回路（４１）により検出された２回目の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせることができる。
図９に示す構成の制御回路（８）を有する他励式フライバック型ＤＣ−ＤＣコンバータの動作は以下の通りである。重負荷〜通常負荷状態のときは、図１４（Ｄ）に示すようにＤフリップフロップ（２８）の出力信号ＶＬＤが高い電圧（Ｈ）レベルであると共に、図１４（Ｃ）に示すボトム検出回路（４１）の出力信号ＶＢＤの１回目の立ち下がりエッジに同期してボトムスキップ制御回路（４２）の第１のＤフリップフロップ（５０）の信号出力端子（Ｑ）から単発パルス状の信号ＶＤＦ１が出力される。このため、ボトム検出回路（４１）の出力信号ＶＢＤの１回目の立ち下がりエッジに同期して高い電圧（Ｈ）レベルまで上昇する単発パルス状の論理積信号ＶＡＤがＡＮＤゲート（５２）から出力される。また、ボトムスキップ制御回路（４２）の第２のＤフリップフロップ（５１）の信号出力端子（Ｑ）からは低い電圧（Ｌ）レベルの信号ＶＤＦ２が出力されるため、ＯＲゲート（５３）からはボトム検出回路（４１）の出力信号ＶＢＤの１回目の立ち下がりエッジに同期して高い電圧（Ｈ）レベルまで上昇する単発パルス状の論理和信号ＶＯＲが出力され、Ｒ−Ｓフリップフロップ（２３）がセット状態となる。これにより、図１４（Ｃ）及び（Ｂ）に示すようにボトム検出回路（４１）の出力信号ＶＢＤの１回目の立ち下がりエッジに同期してＲ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧが低い電圧（Ｌ）レベルから高い電圧（Ｈ）レベルに切り替えられ、ＭＯＳ−ＦＥＴ（３）がターンオンする。このとき、図１４（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが直線的に増加すると共に、図１４（Ｅ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが高い値の基準電圧ＶＤＴＨのレベルを越えて直線的に低下する。レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、電流モード制御用コンパレータ（２０）から高い電圧（Ｈ）レベルの信号Ｖ２が出力され、Ｒ−Ｓフリップフロップ（２３）がリセット状態となる。これにより、図１４（Ｂ）に示すようにＲ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替えられ、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態となる。したがって、重負荷〜通常負荷時はトランス（２）のフライバックエネルギの放出が終了してＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの最小電圧点（ボトム点）に達すると同時にＭＯＳ−ＦＥＴ（３）がターンオンする擬似共振動作となる。
負荷が軽くなり、図１４（Ｄ）に示すようにＤフリップフロップ（２８）の出力信号ＶＬＤの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替わると、図１４（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤの最大値が若干高くなると共に、図１４（Ｅ）に示すようにレベルシフト用抵抗（１７，１８）の接続点電圧ＶＯＣＰのピーク値が若干下方へ移動する。このとき、電流検出用コンパレータ（２７）の非反転入力端子（＋）に入力される基準電圧が電圧レベル変更回路（３１）により図１４（Ｅ）に示すように高い値の基準電圧ＶＤＴＨから低い値の基準電圧ＶＤＴＬに切り替えられる。これと共に、図１４（Ｃ）に示すボトム検出回路（４１）の出力信号ＶＢＤの２回目の立ち下がりエッジに同期してボトムスキップ制御回路（４２）の第２のＤフリップフロップ（５１）の信号出力端子（Ｑ）から単発パルス状の信号ＶＤＦ２が出力される。また、ＡＮＤゲート（５２）からは低い電圧（Ｌ）レベルの信号ＶＡＤが出力されるため、ＯＲゲート（５３）からはボトム検出回路（４１）の出力信号ＶＢＤの２回目の立ち下がりエッジに同期して高い電圧（Ｈ）レベルまで上昇する単発パルス状の論理和信号ＶＯＲが出力され、Ｒ−Ｓフリップフロップ（２３）がセット状態となる。これにより、図１４（Ｃ）及び（Ｂ）に示すようにボトム検出回路（４１）の出力信号ＶＢＤの２回目の立ち下がりエッジに同期してＲ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧが低い電圧（Ｌ）レベルから高い電圧（Ｈ）レベルに切り替えられ、ＭＯＳ−ＦＥＴ（３）がターンオンする。これにより、図１４（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが直線的に増加すると共に、図１４（Ｅ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが直線的に低下する。このとき、図１４（Ｅ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルが低い値の基準電圧ＶＤＴＬのレベルよりも高いため、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰは低い値の基準電圧ＶＤＴＬのレベルには到達しない。レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、電流モード制御用コンパレータ（２０）から高い電圧（Ｈ）レベルの信号Ｖ２が出力され、Ｒ−Ｓフリップフロップ（２３）がリセット状態となる。これにより、図１４（Ｂ）に示すようにＲ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替えられ、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態となる。したがって、軽負荷時はＭＯＳ−ＦＥＴ（３）のオフ期間中に発生するドレイン−ソース端子間電圧ＶＤＳの２回目の最小電圧点でＭＯＳ−ＦＥＴ（３）がターンオンするボトムスキップ動作となる。
図９に示す制御回路（８）を有する他励式フライバック型ＤＣ−ＤＣコンバータの負荷の割合に対する発振動作状態の遷移図を図１５に示す。ここで、負荷の割合とはコンバータが負荷に出力できる電力に対して負荷で消費される電力の割合を示す。負荷の割合が５０〜１００［％］のときは通常負荷〜重負荷状態であることを示し、擬似共振動作が行われる。また、負荷の割合が０〜７０［％］のときは通常負荷〜軽負荷状態であることを示し、ボトムスキップ動作が行われる。負荷が軽くなり、負荷の割合が１００［％］から５０［％］に低下すると、擬似共振動作からボトムスキップ動作に移行し、負荷待機時等の無負荷状態、即ち負荷の割合が０［％］となるまでボトムスキップ動作が行われる。負荷待機時等の無負荷状態から負荷が重くなり、負荷の割合が０［％］から７０［％］まで増加すると、ボトムスキップ動作から擬似共振動作に移行し、重負荷状態、即ち負荷の割合が１００［％］となるまで擬似共振動作が行われる。したがって、上記の発振動作状態の遷移の軌跡をグラフで表すと図１５に示すようにヒステリシス特性を描く。なお、図１５に示すボトムスキップ動作をスイッチング周波数低減動作に置き換えれば、図５に示す他励式フライバック型ＤＣ−ＤＣコンバータの発振動作状態の遷移図となる。
図９に示す実施の形態では、軽負荷状態のとき、ボトムスキップ制御回路（４２）によりＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの２回目の最小電圧点でＭＯＳ−ＦＥＴ（３）がターンオンするため、ＭＯＳ−ＦＥＴ（３）のオフ期間が延長され、ＭＯＳ−ＦＥＴ（３）のスイッチング周波数が低下する。したがって、ＭＯＳ−ＦＥＴ（３）のスイッチング回数が減少するので、軽負荷時でのスイッチング損失を低減でき、広い負荷の範囲でスイッチング電源装置の変換効率を向上することが可能となる。即ち、軽負荷状態のときは、ＭＯＳ−ＦＥＴ（３）がオフした後にトランス（２）のフライバックエネルギが比較的短期間のうちに２次巻線（２ｂ）から整流平滑回路（６）を介して図示しない負荷に供給されるため、図１１（Ａ）又は図１３（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間に自由振動分を含む狭幅の電圧パルスＶＤＳが発生する。このため、軽負荷時は、ボトム検出回路（４１）が狭幅の電圧パルスＶＤＳの２回目の最小電圧点を検出したときにボトムスキップ制御回路（４２）によりＭＯＳ−ＦＥＴ（３）がターンオンするボトムスキップ動作が行われるので、ＭＯＳ−ＦＥＴ（３）のオフ期間が延長され、発振周波数が低下する。また、重負荷〜通常負荷状態のときは、ＭＯＳ−ＦＥＴ（３）がオフした後にトランス（２）のフライバックエネルギが比較的長期間に亘り２次巻線（２ｂ）から整流平滑回路（６）を介して図示しない負荷に供給されるため、ＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間に広幅の電圧パルスＶＤＳが発生する。このため、ボトム検出回路（４１）が広幅の電圧パルスＶＤＳの最初の最小電圧点を検出したとき、ボトムスキップ制御回路（４２）によりＭＯＳ−ＦＥＴ（３）がターンオンするので、トランス（２）のフライバックエネルギの放出が終了してＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの最小電圧点（ボトム点）に達した時点でＭＯＳ−ＦＥＴ（３）をオフ状態からオン状態に切り替える通常の擬似共振動作が行われる。
図１６は、図２に示す制御回路（８）を構成する基準電源（２６）、電流検出用コンパレータ（２７）及びＤフリップフロップ（２８）に並行してもう一組の基準電源（６１）、電流検出用コンパレータ（６２）及びＤフリップフロップ（６３）を設け、２つの電流検出用コンパレータ（２７，６２）によりレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰをそれぞれ異なる基準電源（２６，６１）の基準電圧ＶＤＴ１，ＶＤＴ２のレベルで比較し、軽負荷時又は極軽負荷時に２つのＤフリップフロップ（２８，６３）からそれぞれ出力される低い電圧（Ｌ）レベルの出力信号ＶＬＤ１，ＶＬＤ２でパルス発生器（２２）のパルス信号Ｖ４の発生周期を可変することにより、Ｒ−Ｓフリップフロップ（２３）から出力される駆動信号ＶＧの発振周波数をそれぞれ異なる２つの周波数で低下させる他励式フライバック型ＤＣ−ＤＣコンバータの制御回路（８）の実施の形態を示す。ここで、他方の基準電源（６１）の基準電圧ＶＤＴ２は一方の基準電源（２６）の基準電圧ＶＤＴ１よりも高い値に設定される。図１６に示す実施の形態の他励式フライバック型ＤＣ−ＤＣコンバータでは、重負荷〜通常負荷状態のときは、図１７（Ｅ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルが一方の基準電源（２６）の基準電圧ＶＤＴ１よりも低いため、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰは２つの基準電源（２６，６１）の基準電圧ＶＤＴ１，ＶＤＴ２のレベルを超えて出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルまで直線的に低下する。このため、２つの電流検出用コンパレータ（２７，６２）からそれぞれ高い電圧（Ｈ）レベルの電流検出信号ＶＣＰ１，ＶＣＰ２が出力される。そして、図１７（Ｅ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、図１７（Ｂ）に示すようにＲ−Ｓフリップフロップ（２３）からＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替わるため、図１７（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、２つのＤフリップフロップ（２８，６３）のクロック入力端子（ＣＬＫ）に図１７（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると同時に、それぞれの信号入力端子（Ｄ）に各電流検出用コンパレータ（２７，６２）からの高い電圧（Ｈ）レベルの電流検出信号ＶＣＰ１，ＶＣＰ２が入力されるので、それぞれの信号出力端子（Ｑ）から出力される信号ＶＬＤ１，ＶＬＤ２の電圧レベルが図１７（Ｃ）及び（Ｄ）に示すように高い電圧（Ｈ）レベルに保持される。したがって、重負荷〜通常負荷時はパルス発生器（２２）から出力されるパルス信号Ｖ４の周期が短くなるので、ＭＯＳ−ＦＥＴ（３）のオフ期間が短縮され、発振周波数が増加する。
負荷が軽くなり、軽負荷状態になると、図１７（Ｅ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルが一方の基準電源（２６）の基準電圧ＶＤＴ１のレベルよりも高く且つ他方の基準電源（６１）の基準電圧ＶＤＴ２のレベルよりも低くなるため、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰは他方の基準電源（６１）の基準電圧ＶＤＴ２のレベルを超えて直線的に低下するが、一方の基準電源（２６）の基準電圧ＶＤＴ１のレベルには到達しない。このため、一方の電流検出用コンパレータ（２７）から低い電圧（Ｌ）レベルの電流検出信号ＶＣＰ１が出力されると共に、他方の電流検出用コンパレータ（６１）から高い電圧（Ｈ）レベルの電流検出信号ＶＣＰ２が出力される。図１７（Ｄ）に示すように、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、図１７（Ｂ）に示すように駆動信号ＶＧの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替わるため、図１７（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、２つのＤフリップフロップ（２８，６３）のクロック入力端子（ＣＬＫ）に図１７（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると同時に、一方のＤフリップフロップ（２８）の信号入力端子（Ｄ）に一方の電流検出用コンパレータ（２７）からの低い電圧（Ｌ）レベルの電流検出信号ＶＣＰ１が入力され、他方のＤフリップフロップ（６１）の信号入力端子（Ｄ）に他方の電流検出用コンパレータ（６２）からの高い電圧（Ｈ）レベルの電流検出信号ＶＣＰ２が入力されるので、一方のＤフリップフロップ（２８）の信号出力端子（Ｑ）から出力される信号ＶＬＤ１の電圧レベルが図１７（Ｃ）に示すように高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替えられると共に、他方のＤフリップフロップ（６３）の信号出力端子（Ｑ）から出力される信号ＶＬＤ２の電圧レベルが図１７（Ｄ）に示すように高い電圧（Ｈ）レベルに保持される。したがって、軽負荷時はパルス発生器（２２）から出力されるパルス信号Ｖ４の周期が長くなるので、ＭＯＳ−ＦＥＴ（３）のオフ期間が延長され、発振周波数が低下する。
軽負荷状態よりも更に負荷が軽くなり、極軽負荷状態になると、図１７（Ｅ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルが他方の基準電源（６１）の基準電圧ＶＤＴ２のレベルよりも高くなるため、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰは他方の基準電源（６１）の基準電圧ＶＤＴ２のレベルに到達しない。このため、２つの電流検出用コンパレータ（２７，６２）からそれぞれ低い電圧（Ｌ）レベルの電流検出信号ＶＣＰ１，ＶＣＰ２が出力される。図１７（Ｄ）に示すように、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、図１７（Ｂ）に示すように駆動信号ＶＧの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替わるため、図１７（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、２つのＤフリップフロップ（２８，６３）のクロック入力端子（ＣＬＫ）に図１７（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると同時に、それぞれの信号入力端子（Ｄ）に各電流検出用コンパレータ（２７，６２）からの低い電圧（Ｌ）レベルの電流検出信号ＶＣＰ１，ＶＣＰ２が入力されるので、一方のＤフリップフロップ（２８）の信号出力端子（Ｑ）から出力される信号ＶＬＤ１の電圧レベルが図１７（Ｃ）に示すように低い電圧（Ｌ）レベルに保持されると共に、他方のＤフリップフロップ（６３）の信号出力端子（Ｑ）から出力される信号ＶＬＤ２の電圧レベルが図１７（Ｄ）に示すように高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替えられる。したがって、極軽負荷時はパルス発生器（２２）から出力されるパルス信号Ｖ４の周期が軽負荷時よりも長くなるので、ＭＯＳ−ＦＥＴ（３）のオフ期間が更に延長されて発振周波数が軽負荷時よりも更に低下する。
図１６に示す実施の形態では、軽負荷時及び極軽負荷時においてＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの発振周波数がそれぞれ異なる２つの周波数で低下するので、ＭＯＳ−ＦＥＴ（３）の駆動信号ＶＧの発振周波数をより細密に制御してスイッチング電源装置の変換効率を更に向上することができる。
図１８は、Ｄフリップフロップ（２８）の出力信号ＶＬＤが低い電圧（Ｌ）レベルのとき、駆動信号ＶＧの発振周期よりも十分長い周期で一定期間ｔＢだけＭＯＳ−ＦＥＴ（３）のオン・オフ動作を停止させる間欠発振制御手段としての間欠発振制御回路（７１）を図２に示す制御回路（８）に設けた他励式フライバック型ＤＣ−ＤＣコンバータの実施の形態を示す。なお、図１８に示す実施の形態では、セット端子（Ｓ）及びリセット端子（Ｒ）の双方に高い電圧（Ｈ）レベルの信号が同時に入力されたとき、リセット端子（Ｒ）の入力を優先して出力するリセット優先型Ｒ−Ｓフリップフロップ（７２）が使用される。間欠発振制御回路（７１）は、図１９（Ｃ）及び（Ｄ）に示すようにＤフリップフロップ（２８）から低い電圧（Ｌ）レベルの出力信号ＶＬＤが入力されたときに、駆動信号ＶＧの発振周期（例えば１０〜５０［μｓ］程度）よりも十分長い周期（例えば１〜１００［ｍｓ］程度）で一定期間ｔＢだけ高い電圧（Ｈ）レベルの出力信号Ｖ５をＯＲゲート（２１）に出力する。このため、間欠発振制御回路（７１）から高い電圧（Ｈ）レベルの出力信号Ｖ５を発生している期間ｔＢはＯＲゲート（２１）から出力される信号Ｖ３が高い電圧（Ｈ）レベルとなるので、リセット優先型Ｒ−Ｓフリップフロップ（７２）がリセット状態となり、ＭＯＳ−ＦＥＴ（３）のゲート端子に一定期間ｔＢだけ低い電圧（Ｌ）レベルの駆動信号ＶＧが付与される。これにより、軽負荷時は駆動信号ＶＧの発振周期よりも十分長い周期で一定期間ｔＢだけＭＯＳ−ＦＥＴ（３）がオフ状態となる間欠発振動作に切り替えることができる。
図１８に示す実施の形態の他励式フライバック型ＤＣ−ＤＣコンバータでは、重負荷〜通常負荷状態のときは、パルス発生器（２２）のパルス信号Ｖ４がリセット優先型Ｒ−Ｓフリップフロップ（７２）のセット端子（Ｓ）に入力されたときに図１９（Ｂ）に示す駆動信号ＶＧが高い電圧（Ｈ）レベルとなるので、ＭＯＳ−ＦＥＴ（３）がオン状態となり、図１９（Ａ）及び（Ｅ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが直線的に増加すると共にレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが基準電源（２６）の基準電圧ＶＤＴのレベルを超えて直線的に低下する。このため、電流検出用コンパレータ（２７）から高い電圧（Ｈ）レベルの電流検出信号ＶＣＰが出力される。そして、図１９（Ｅ）に示すようにレベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、図１９（Ｂ）に示すように駆動信号ＶＧが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替えられるため、図１９（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、Ｄフリップフロップ（２８）のクロック入力端子（ＣＬＫ）に図１９（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると同時に、信号入力端子（Ｄ）に電流検出用コンパレータ（２７）からの高い電圧（Ｈ）レベルの電流検出信号ＶＣＰが入力されるので、信号出力端子（Ｑ）から出力される信号ＶＬＤの電圧レベルが図１９（Ｃ）に示すように高い電圧（Ｈ）レベルに保持される。したがって、重負荷〜通常負荷時は、間欠発振制御回路（７１）が作動せず、図１９（Ｄ）に示すように低い電圧（Ｌ）レベルの出力信号Ｖ５を発生するので、通常の発振動作が連続的に行われる。
負荷が軽くなり、軽負荷状態になると、図１９（Ｅ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルが基準電源（２６）の基準電圧ＶＤＴのレベルより高くなるため、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰは基準電源（２６）の基準電圧ＶＤＴのレベルに到達せず、電流検出用コンパレータ（２７）から低い電圧（Ｌ）レベルの電流検出信号ＶＣＰが出力される。図１９（Ｅ）に示すように、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、図１９（Ｂ）に示すように駆動信号ＶＧの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオンからオフに切り替わるため、図１９（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、Ｄフリップフロップ（２８）のクロック入力端子（ＣＬＫ）に図１９（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると同時に、Ｄフリップフロップ（２８）の信号入力端子（Ｄ）に電流検出用コンパレータ（２７）からの低い電圧（Ｌ）レベルの電流検出信号ＶＣＰが入力されるので、Ｄフリップフロップ（２８）の信号出力端子（Ｑ）から出力される信号ＶＬＤの電圧レベルが図１９（Ｃ）に示すように高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替えられ、間欠発振制御回路（７１）が駆動される。これにより、図１９（Ｄ）に示すように駆動信号ＶＧの発振周期よりも十分長い周期で一定期間ｔＢだけ高い電圧（Ｈ）レベルの信号Ｖ５が間欠発振制御回路（７１）から出力され、ＯＲゲート（２１）から出力される信号Ｖ３が一定期間ｔＢだけ高い電圧（Ｈ）レベルとなるので、リセット優先型Ｒ−Ｓフリップフロップ（７２）からＭＯＳ−ＦＥＴ（３）のゲート端子に一定期間ｔＢだけ低い電圧（Ｌ）レベルの駆動信号ＶＧが付与される。したがって、軽負荷時は駆動信号ＶＧの発振周期よりも十分長い周期で一定期間ｔＢだけＭＯＳ−ＦＥＴ（３）のオン・オフ動作が停止する間欠発振動作となる。
図１８に示す実施の形態では、ＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが小さい軽負荷状態のときは、Ｄフリップフロップ（２８）の出力信号ＶＬＤが低い電圧（Ｌ）レベルとなり、間欠発振制御回路（７１）により駆動信号ＶＧの発振周期よりも十分長い周期で一定期間ｔＢだけＭＯＳ−ＦＥＴ（３）のオン・オフ動作が停止する間欠発振動作に切り替わるので、ＭＯＳ−ＦＥＴ（３）のスイッチング回数が極端に減少する。これにより、軽負荷時でのスイッチング損失が大幅に低減され、広い負荷の範囲でスイッチング電源装置の変換効率を向上することができる。
図２〜図１８に示す各実施の形態の他励式フライバック型ＤＣ−ＤＣコンバータでは、トランス（２）の１次巻線（２ａ）又はＭＯＳ−ＦＥＴ（３）に流れる電流ＩＤを電流検出用抵抗（９）により負電圧として検出し、レベルシフト用抵抗（１７，１８）の接続点の電圧ＶＯＣＰを過電流制限用コンパレータ（１９）、電流モード制御用コンパレータ（２０）及び電流検出用コンパレータ（２７）の反転入力端子（−）に入力する形態を示したが、図２０に示すようにトランス（２）の１次巻線（２ａ）又はＭＯＳ−ＦＥＴ（３）に流れる電流ＩＤを電流検出用抵抗（９）により正電圧として検出し、この検出電圧ＶＯＣＰを過電流制限用コンパレータ（１９）、電流モード制御用コンパレータ（２０）及び電流検出用コンパレータ（２７）の非反転入力端子（＋）に直接入力してもよい。図２０に示す実施の形態の他励式フライバック型ＤＣ−ＤＣコンバータでは、図２１（Ｂ）に示すようにＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧが低い電圧（Ｌ）レベルから高い電圧（Ｈ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態になると、図２１（Ａ）及び（Ｄ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが直線的に増加すると共に電流検出用抵抗（９）の検出電圧ＶＯＣＰも直線的に上昇する。重負荷〜通常負荷状態のときは、図２１（Ｄ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルが基準電源（２６）の基準電圧ＶＤＴのレベルよりも高いため、電流検出用抵抗（９）の検出電圧ＶＯＣＰが基準電源（２６）の基準電圧ＶＤＴのレベルを超えて直線的に上昇する。このため、電流検出用コンパレータ（２７）から高い電圧（Ｈ）レベルの電流検出信号ＶＣＰが出力される。そして、図２１（Ｄ）に示すように電流検出用抵抗（９）の検出電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、図２１（Ｂ）に示すようにＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替えられるため、図２１（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、Ｄフリップフロップ（２８）のクロック入力端子（ＣＬＫ）に図２１（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると同時に、信号入力端子（Ｄ）に電流検出用コンパレータ（２７）からの高い電圧（Ｈ）レベルの電流検出信号ＶＣＰが入力されるので、信号出力端子（Ｑ）から出力される信号ＶＬＤの電圧レベルが図２１（Ｃ）に示すように高い電圧（Ｈ）レベルに保持される。したがって、重負荷〜通常負荷時はパルス発生器（２２）から出力されるパルス信号Ｖ４の周期が短くなるので、ＭＯＳ−ＦＥＴ（３）のオフ期間が短縮され、発振周波数が増加する。
また、軽負荷状態のときは、図２１（Ｄ）に示すように出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルが基準電源（２６）の基準電圧ＶＤＴのレベルより低くなるため、電流検出用抵抗（９）の検出電圧ＶＯＣＰは基準電源（２６）の基準電圧ＶＤＴのレベルには到達しない。このため、電流検出用コンパレータ（２７）からは低い電圧（Ｌ）レベルの電流検出信号ＶＣＰが出力される。図２１（Ｄ）に示すように、電流検出用抵抗（９）の検出電圧ＶＯＣＰが出力電圧検出回路（７）からの検出信号ＶＦＢの電圧レベルに達すると、図２１（Ｂ）に示すように駆動信号ＶＧの電圧レベルが高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルとなり、ＭＯＳ−ＦＥＴ（３）がオン状態からオフ状態に切り替わるため、図２１（Ａ）に示すようにＭＯＳ−ＦＥＴ（３）に流れるドレイン電流ＩＤが略ゼロとなる。このとき、Ｄフリップフロップ（２８）のクロック入力端子（ＣＬＫ）に図２１（Ｂ）に示す駆動信号ＶＧの立ち下がりエッジ（矢印）が入力されると同時に、Ｄフリップフロップ（２８）の信号入力端子（Ｄ）に電流検出用コンパレータ（２７）からの低い電圧（Ｌ）レベルの電流検出信号ＶＣＰが入力されるので、Ｄフリップフロップ（２８）の信号出力端子（Ｑ）から出力される信号ＶＬＤの電圧レベルが図２１（Ｃ）に示すように高い電圧（Ｈ）レベルから低い電圧（Ｌ）レベルに切り替えられる。したがって、軽負荷時はパルス発生器（２２）から出力されるパルス信号Ｖ４の周期が長くなるので、ＭＯＳ−ＦＥＴ（３）のオフ期間が延長され、発振周波数が低下する。
図２０に示す実施の形態では、図２〜図１８の各実施の形態で示したレベルシフト用抵抗（１７，１８）が不要となるので、図２〜図１８に示す各実施の形態に比較して制御回路（８）の構成を簡略化できる利点がある。なお、スイッチング電流を検出する手段としてはマイナス検出（図２〜図１８）とプラス検出（図２０）があり、マイナス検出とプラス検出はスイッチング電源として一長一短がそれぞれにあるが、本発明の本質的なところではなく、マイナス検出及びプラス検出の双方に本発明を適用することが可能である。
本発明の実施態様は前記の各実施の形態に限定されず、以下のように更に種々の変更が可能である。
［１］  前記の各実施の形態では、出力整流平滑回路（６）の直流出力電圧ＶＯＵＴの検出信号ＶＦＢを２次側の出力電圧検出回路（７）からフォトカプラ（１４）の発光素子（１４ａ）及び受光素子（１４ｂ）を介して１次側に伝達する形態を示したが、図２２に示すように出力電圧検出回路（７）及びフォトカプラ（１４）を省略し、フォトカプラ（１４）を構成する受光素子（１４ｂ）の代わりに制御回路（８）の駆動電圧以上のツェナ電圧を有するツェナダイオード（８１）を接続してトランス（２）の駆動巻線（２ｃ）側で出力整流平滑回路（６）の直流出力電圧ＶＯＵＴの検出信号ＶＦＢとして検出してもよい。即ち、図２２に示す実施の形態では、トランス（２）の２次巻線（２ｂ）の電圧に比例する電圧が駆動巻線（２ｃ）に発生するため、駆動巻線（２ｃ）側に発生する直流電圧ＶＩＮは２次巻線（２ｂ）側に発生する直流出力電圧ＶＯＵＴに比例する。したがって、２次巻線（２ｂ）側の直流出力電圧ＶＯＵＴの変化分を駆動巻線（２ｃ）側で検出できるので、出力電圧検出回路（７）及びフォトカプラ（１４）が不要となり、２次側の回路構成を簡略化することが可能となる。
［２］  前記の各実施の形態では、トランス（２）の１次巻線（２ａ）又はＭＯＳ−ＦＥＴ（３）と直列に電流検出用抵抗（９）を接続してトランス（２）の１次巻線（２ａ）又はＭＯＳ−ＦＥＴ（３）に流れる電流ＩＤを負電圧又は正電圧として検出する形態を示したが、図２３に示すようにトランス（２）の１次巻線（２ａ）側の閉回路に流れる電流ＩＤを分流する分流手段としての電流検出端子（９２）を有するセンスＭＯＳ−ＦＥＴ（９１）をスイッチング素子として使用し、電流検出端子（９２）に流れる電流を電流検出用抵抗（９）により電圧に変換して検出してもよい。
［３］  図９に示す実施の形態では、Ｄフリップフロップ（５０，５１）を２段直列に接続し、軽負荷時にＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの２回目の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせる形態を示したが、Ｄフリップフロップ（５０）を３段以上直列に接続し、軽負荷時にＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの３回目以降の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせてもよい。この場合は、軽負荷時にＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの発振周波数が更に低下するので、軽負荷時でのスイッチング損失を更に低減することが可能となる。
［４］  また、図１６に示す実施の形態についても同様に、基準電源（２６）、電流検出用コンパレータ（２７）及びＤフリップフロップ（２８）を並行して３組以上設け、軽負荷時にＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの発振周波数を負荷の状態に応じて更に細密に制御してもよい。
［５］  更に、図２４に示すように、図１６に示す実施形態の他励式フライバック型ＤＣ−ＤＣコンバータに図９に示す実施の形態のボトム検出回路（４１）とボトムスキップ制御回路（４２）を設けてもよい。即ち、図２４に示す実施の形態の他励式フライバック型ＤＣ−ＤＣコンバータは、ＭＯＳ−ＦＥＴ（３）のオフ期間中にトランス（２）の駆動巻線（２ｃ）に発生するリンギング電圧によりＭＯＳ−ＦＥＴ（３）のドレイン−ソース端子間電圧ＶＤＳの最小電圧点を検出するボトム検出回路（４１）と、双方のＤフリップフロップ（２８，６３）の各出力信号ＶＬＤ１，ＶＬＤ２（図２５（Ｄ）及び（Ｅ）に図示）が共に高い電圧（Ｈ）レベルのときにボトム検出回路（４１）により検出された最初の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせ、一方及び他方のＤフリップフロップ（２８，６３）の各出力信号ＶＬＤ１，ＶＬＤ２がそれぞれ低い電圧（Ｌ）レベル、高い電圧（Ｈ）レベルのときにボトム検出回路（４１）により検出された２回目の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせ、双方のＤフリップフロップ（２８，６３）の各出力信号ＶＬＤ１，ＶＬＤ２が共に低い電圧（Ｌ）レベルのときにボトム検出回路（４１）により検出された３回目の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせるボトムスキップ制御回路（４２）とを図１６に示す実施の形態の制御回路（８）内に設けたものである。図２４に示すボトムスキップ制御回路（４２）は、直列に接続された第１〜第３のＤフリップフロップ（５０，５１，５４）と、第１のＤフリップフロップ（５０）の出力信号ＶＤＦ１と一方のＤフリップフロップ（２８）の出力信号ＶＬＤ１との論理積信号ＶＡＤ１を出力する第１のＡＮＤゲート（５２）と、第２のＤフリップフロップ（５１）の出力信号ＶＤＦ２と他方のＤフリップフロップ（６３）の出力信号ＶＬＤ２との論理積信号ＶＡＤ２を出力する第２のＡＮＤゲート（５５）と、パルス発生器（２２）のパルス信号Ｖ４と第３のＤフリップフロップ（５４）の出力信号ＶＤＦ３と第１及び第２のＡＮＤゲート（５２，５５）の論理積信号ＶＡＤ１，ＶＡＤ２との論理和信号ＶＯＲを出力するＯＲゲート（５３）とから構成される。即ち、図２４に示すボトムスキップ制御回路（４２）は、重負荷〜通常負荷時は、図２５（Ｄ）及び（Ｅ）に示すように双方のＤフリップフロップ（２８，６３）から高い電圧（Ｈ）レベルの出力信号ＶＬＤ１，ＶＬＤ２が出力されるので、第１及び第２のＡＮＤゲート（５２，５５）から出力される論理積信号ＶＡＤ１，ＶＡＤ２はそれぞれ第１及び第２のＤフリップフロップ（５０，５１）の各出力信号ＶＤＦ１，ＶＤＦ２と同一となる。一方、第１のＤフリップフロップ（５０）からは図２５（Ｃ）に示すボトム検出回路（４１）の出力信号ＶＢＤの最初の立ち下がりエッジに同期して高い電圧（Ｈ）レベルまで上昇する単発パルス状の出力信号ＶＤＦ１が発生するので、第２及び第３のＤフリップフロップ（５１，５４）の出力信号ＶＤＦ２，ＶＤＦ３は低い電圧（Ｌ）レベルを保持する。したがって、ＯＲゲート（５３）から高い電圧（Ｈ）レベルの単発パルス状の論理和信号ＶＯＲがボトム検出回路（４１）の出力信号ＶＢＤの���初の立ち下がりエッジに同期して出力されるので、重負荷〜通常負荷時はボトム検出回路（４１）により検出された最初の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせることができる。また、軽負荷時は、図２５（Ｄ）及び（Ｅ）に示すように一方及び他方のＤフリップフロップ（２８，６３）からそれぞれ低い電圧（Ｌ）レベル、高い電圧（Ｈ）レベルの出力信号ＶＬＤ１，ＶＬＤ２が出力されるので、第１のＡＮＤゲート（５２）から出力される論理積信号ＶＡＤ１は低い電圧（Ｌ）レベルとなる。一方、第２のＤフリップフロップ（５１）からは図２５（Ｃ）に示すボトム検出回路（４１）の出力信号ＶＢＤの２回目の立ち下がりエッジに同期して高い電圧（Ｈ）レベルまで上昇する単発パルス状の出力信号ＶＤＦ２が発生し、第２のＡＮＤゲート（５５）の論理積信号ＶＡＤ２が出力信号ＶＤＦ２と同一となるので、ＯＲゲート（５３）から高い電圧（Ｈ）レベルの単発パルス状の論理和信号ＶＯＲがボトム検出回路（４１）の出力信号ＶＢＤの２回目の立ち下がりエッジに同期して出力される。これにより、軽負荷時はボトム検出回路（４１）により検出された２回目の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせることができる。更に、極軽負荷時は、図２５（Ｄ）及び（Ｅ）に示すように双方のＤフリップフロップ（２８，６３）から低い電圧（Ｌ）レベルの出力信号ＶＬＤ１，ＶＬＤ２が出力されるので、第１及び第２のＡＮＤゲート（５２，５５）から出力される論理積信号ＶＡＤ１，ＶＡＤ２は共に低い電圧（Ｌ）レベルとなる。一方、第３のＤフリップフロップ（５４）からは図２５（Ｃ）に示すボトム検出回路（４１）の出力信号ＶＢＤの３回目の立ち下がりエッジに同期して高い電圧（Ｈ）レベルまで上昇する単発パルス状の出力信号ＶＤＦ３が発生するので、ＯＲゲート（５３）から高い電圧（Ｈ）レベルの単発パルス状の論理和信号ＶＯＲがボトム検出回路（４１）の出力信号ＶＢＤの３回目の立ち下がりエッジに同期して出力される。これにより、極軽負荷時はボトム検出回路（４１）により検出された３回目の最小電圧点でＭＯＳ−ＦＥＴ（３）をターンオンさせることができる。したがって、図２４に示す実施の形態でも図１６に示す実施の形態と同様に、軽負荷時及び極軽負荷時において図２５（Ｂ）に示すようにＭＯＳ−ＦＥＴ（３）のゲート端子に付与される駆動信号ＶＧの発振周波数がそれぞれ異なる２つの周波数で低下するので、ＭＯＳ−ＦＥＴ（３）の駆動信号ＶＧの発振周波数をより細密に制御してスイッチング電源装置の変換効率を更に向上することができる。勿論、基準電源（２６）、電流検出用コンパレータ（２７）及びＤフリップフロップ（２８）を並行して３組以上設けると共に、Ｄフリップフロップ（５０）を４段以上直列に接続して、駆動信号ＶＧの発振周波数を軽負荷の程度に応じてそれぞれ異なる３種類以上の周波数で低下させることも可能である。
［６］  前記の各実施の形態では、ＭＯＳ−ＦＥＴ（３）のオン期間とオフ期間を個別に制御する制御方式及びトランス（２）のフライバックエネルギの放出が完了した時点でＭＯＳ−ＦＥＴ（３）をオンする擬似共振制御方式（ＲＣＣ方式）に本発明を適用した形態を示したが、オン・デューティを制御する一般的なＰＷＭ（パルス幅変調）制御方式でも構わない。
［７］  更に、他励式フライバック型ＤＣ−ＤＣコンバータに限定されず、直流電源に接続され且つ制御回路に駆動用電力を供給する駆動電源回路を備えた他励式のフォワード型ＤＣ−ＤＣコンバータや共振型ＤＣ−ＤＣコンバータ等の他のスイッチング電源装置にも本発明を適用できる。
本発明によれば、スイッチング素子がオンからオフに切り替わる時点で２次側に接続される負荷の状態の判定を行うので、誘導ノイズ等の外来ノイズの影響を受けにくく、最少の部品点数で２次側の負荷の状態を１次側にて正確且つ確実に検出することができる。したがって、その検出出力に基づいて最適な発振動作に切り替えることにより、スイッチング電源装置の変換効率を向上することが可能となる。
【産業上の利用可能性】  本発明は、マイクロコンピュータ等の大規模な指令装置を備えた携帯型電話器（ＰＨＳ等）やノート型パーソナルコンピュータ等の小型電子機器用のＡＣアダプタに適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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