(57)【要約】所定数の第１ワード線は、第１選択期間に多重選択され、センスアンプが活性化されることで、第１ワード線に接続されたメモリセルに所定量の電荷が蓄積される。第１ワード線を選択した状態でセンスアンプが非活性化され、所定数の第２ワード線が多重選択される。このため、第１ワード線に接続されたメモリセルおよびビット線の蓄積電荷は、第２ワード線に接続されたメモリセルに再分配される。この後に、第１および第２ワード線を非選択し、所定時間後に、メモリセルからデータを読み出すことで、メモリセルに蓄積された電荷量とデータ保持特性との関係を明らかにできる。したがって、ダイナミックメモリセルを有する半導体メモリにおいて、メモリセルの電荷保持特性を、正確に評価できる。メモリセルに所望量の電荷を蓄積するために、特別な電圧生成回路、電荷蓄積用の容量は必要ない。このため、半導体メモリのチップサイズが増加することを防止できる。
2004079745.tif 000002
【特許請求の範囲】
【請求項１】
複数のダイナミックメモリセル、前記メモリセルにそれぞれ接続された複数のワード線、および前記メモリセルに接続されたビット線を有するメモリアレイと、
前記ビット線上の信号量を増幅するセンスアンプと、
第１選択期間に、前記メモリセルの一部を前記ビット線に接続するために所定数の第１ワード線を多重選択し、前記第１選択期間後の第２選択期間に、前記第１ワード線を多重選択した状態で、前記メモリセルの別の一部を前記ビット線に接続するために所定数の第２ワード線を多重選択するワード線制御回路と、
前記第１選択期間に前記センスアンプを活性化し、前記第２選択期間に前記センスアンプを非活性化するセンスアンプ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求の範囲１の半導体メモリにおいて、
前記センスアンプ制御回路は、
前記メモリセルのアクセスを開始するアクセス開始信号に応答してセンスアンプ活性化信号を活性化し、前記メモリセルのアクセスを終了するアクセス終了信号に応答して前記センスアンプ活性化信号を非活性化するセンスアンプ信号生成回路と、
前記第１選択期間における最後のアクセスサイクルを除くアクセスサイクルに、前記センスアンプ活性化信号の非活性化を禁止するために前記アクセス終了信号の受け付けをマスクするセンスアンプマスク回路とを備え、
前記センスアンプは、前記センスアンプ活性化信号の活性化中に動作することを特徴とする半導体メモリ。
【請求項３】
請求の範囲１の半導体メモリにおいて、
前記ワード線制御回路は、
前記ワード線のいずれかを選択するためのデコード信号をそれぞれ生成するためにアドレス信号をデコードする複数のデコード回路を備え、
前記各デコード回路は、前記第１および第２選択期間に、前記デコード信号を出力し続けるために、前記デコード信号をラッチするラッチ回路を備えていることを特徴とする半導体メモリ。
【請求項４】
請求の範囲１の半導体メモリにおいて、
前記ビット線を所定の電圧にプリチャージするプリチャージ回路と、
前記第１および第２選択期間に、前記プリチャージ回路の動作を停止させるプリチャージ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求の範囲４の半導体メモリにおいて、
前記プリチャージ制御回路は、
前記メモリセルのアクセスを開始するアクセス開始信号に応答してプリチャージ制御信号を活性化し、前記メモリセルのアクセスを終了するアクセス終了信号に応答して前記プリチャージ制御信号を非活性化するプリチャージ信号生成回路と、
前記第１選択期間に、前記プリチャージ制御信号の非活性化を禁止するために、前記アクセス終了信号の受け付けをマスクするプリチャージマスク回路とを備え、
前記プリチャージ回路は、前記プリチャージ制御信号の活性化中に動作することを特徴とする半導体メモリ。
【請求項６】
請求の範囲１の半導体メモリにおいて、
前記ワード線制御回路は、前記第１ワード線の一つを最初に選択し、前記センスアンプの活性化後に前記第１ワード線の残りを選択することを特徴とする半導体メモリ。
【請求項７】
請求の範囲６の半導体メモリにおいて、
前記第１選択期間にアクセスされるメモリセルのうち、少なくとも最初に選択される前記第１ワード線の一つに接続されるメモリセルは、予め第１論理レベルが書き込まれ、前記第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれることを特徴とする半導体メモリ。
【請求項８】
請求の範囲１の半導体メモリにおいて、
前記ワード線制御回路は、前記第１ワード線を同時に選択することを特徴とする半導体メモリ。
【請求項９】
請求の範囲８の半導体メモリにおいて、
前記第１選択期間にアクセスされるメモリセルは、予め第１論理レベルが書き込まれ、前記第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれることを特徴とする半導体メモリ。
【請求項１０】
請求の範囲１の半導体メモリにおいて、
前記第１および第２選択期間は、前記メモリセルのデータ保持特性を評価するための試験モード中に設定されることを特徴とする半導体メモリ。
【請求項１１】
第１選択期間に、複数のダイナミックメモリセルにそれぞれ接続された所定数の第１ワード線を多重選択し、
前記メモリセルに接続されたビット線上の信号量を増幅するためにセンスアンプを活性化し、
信号量の増幅後に前記センスアンプを非活性化し、
前記第１ワード線を選択した状態で、複数のダイナミックメモリセルにそれぞれ接続された所定数の第２ワード線を多重選択し、
前記第１ワード線に接続された前記メモリセルの蓄積電荷および前記ビット線の蓄積電荷を、前記第２ワード線に接続された前記メモリセルに再分配することを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項１２】
請求の範囲１１のダイナミックメモリセルの電荷蓄積方法において、
電荷を再分配した後に、前記第１および第２ワード線を非選択し、
所定時間後に、前記メモリセルの少なくともいずれかからデータを読み出すことを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項１３】
請求の範囲１１のダイナミックメモリセルの電荷蓄積方法において、
前記第１ワード線の一つを最初に選択し、前記センスアンプの活性化後に前記第１ワード線の残りを選択することを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項１４】
請求の範囲１３のダイナミックメモリセルの電荷蓄積方法において、
前記第１選択期間にアクセスされるメモリセルのうち、少なくとも最初に選択される前記第１ワード線の一つに接続されるメモリセルは、予め第１論理レベルが書き込まれ、前記第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれることを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項１５】
請求の範囲１１のダイナミックメモリセルの電荷蓄積方法において、前記第１ワード線を同時に選択することを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項１６】
請求の範囲１５のダイナミックメモリセルの電荷蓄積方法において、
前記第１選択期間にアクセスされるメモリセルは、予め第１論理レベルが書き込まれ、前記第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれることを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項１７】
請求の範囲１１のダイナミックメモリセルの電荷蓄積方法において、
前記第１および第２選択期間は、前記メモリセルのデータ保持特性を評価するための試験モード中に設定されることを特徴とするダイナミックメモリセルの電荷蓄積方法。
【発明の詳細な説明】
【技術分野】  本発明は、ダイナミックメモリセルを有する半導体メモリのデータ保持特性の評価技術に関する。
【背景技術】  ＤＲＡＭおよび擬似ＳＲＡＭ等の半導体メモリのメモリセルは、データを電荷として保持する容量を有している。メモリセルに蓄積された電荷は、徐々に抜けていくため、メモリセルに書き込まれたデータは所定時間後に消失する。このため、メモリセル内のデータを書き戻しするためのリフレッシュ動作が必要になる。
メモリセルの電荷の保持能力は、リフレッシュ周期に影響する。リフレッシュ周期は、電荷のリーク量が多いほど高くする必要がある。このため、電荷の保持能力（データ保持特性）は、消費電力に直接影響する。したがって、この種の半導体メモリの開発および量産において、データ保持特性（リフレッシュ特性）の詳細な評価は重要である。
データ保持特性の評価の一つに、メモリセル容量に保持する電荷量を所定値に設定し、各電荷量に対するデータの保持時間を測定する評価がある。メモリセル容量に保持される電荷量は、メモリセルに接続されるビット線の電圧に依存して設定させることが可能である。
メモリセル容量に所望量の電荷を蓄積する一手法として、ビット線に接続されるセンスアンプの電源電圧を調整することが行われている（例えば、特許文献１）。ビット線は、センスアンプ電源の調整により所定の電圧に設定され、メモリセル容量に所望量の電荷が蓄積される。しかしながら、センスアンプ電源が変化すると、ビット線のプリチャージ電圧およびメモリセルのプレート電圧も変動する。このため、メモリセル容量に電荷を蓄積後、プリチャージ電圧およびプレート電圧が安定するまで、長時間待たなくてはならず、評価時間が長くなるという問題がある。
メモリセル容量に所望量の電荷を蓄積する別の手法として、メモリセルの転送トランジスタのゲートに接続されるワード線の選択期間を調整し、ビット線とメモリセル容量との接続時間を調整することが行われている。しかし、ワード線の選択期間は、トランジスタの製造誤差に応じて変化する。このため、半導体メモリチップ毎に、メモリセル容量に保持される電荷量は異なってしまう。すなわち、定量的な評価はできない。
さらに、所定の電圧をビット線に直接与える試験回路を半導体メモリ内に形成する手法がある。しかしながら、試験回路は、チップサイズを増加させ、半導体メモリの製造コストを増加させる。また、試験回路に伴う余分な負荷がビット線に加わってしまう。
以下、本発明に関連する先行技術文献を列記する。
【特許文献】（１）特開平７−１９２４５５号公報
【発明の開示】
本発明の目的は、ダイナミックメモリセルの容量に所望量の電荷を蓄積することにある。特に、チップサイズを増加することなく、メモリセルの容量に所望量の電荷を蓄積することにある。
本発明の別の目的は、半導体メモリを通常にアクセスする場合と同じ環境で、ダイナミックメモリセルの容量に所望量の電荷を蓄積することにある。
本発明の別の目的は、ダイナミックメモリセルのデータ保持特性を、定量的にかつ短時間で評価することにある。
本発明の一形態では、所定数の第１ワード線は、第１選択期間に多重選択され、複数のダイナミックメモリセルに保持されているデータに応じた信号量がビット線に読み出される。この後、センスアンプが活性化され、ビット線上の信号量が増幅される。センスアンプは、信号量の増幅後に非活性化される。次に、第１ワード線を選択した状態で、所定数の第２ワード線が多重選択される。増幅された信号量は、第２ワード線に接続されたダイナミックメモリセルに書き込まれる。
第１ワード線に接続されたメモリセルの蓄積電荷およびビット線の蓄積電荷は、第２ワード線に接続されたメモリセルに再分配される。このため、選択する第１ワード線の本数およびその後に選択する第２ワード線の本数に応じて、メモリセルに所望量の電荷を蓄積できる。ビット線および複数のメモリセルに蓄積される電荷量を分配することで、メモリセルに所望量の電荷を蓄積できるため、特別な電圧生成回路、電荷蓄積用の容量は必要ない。このため、半導体メモリのチップサイズが増加することを防止できる。
ビット線等に電荷供給用の特別な回路を接続する必要がないため、ビット線の負荷を従来と同じにできる。この結果、例えば、アクセス時間が、負荷の増加により長くなることを防止できる。
例えば、第１および第２選択期間は、メモリセルのデータ保持特性を評価するための試験モード中に設定される。電荷を再分配した後に、第１および第２ワード線を非選択し、所定時間後に、メモリセルからデータを読み出すことで、メモリセルに蓄積された電荷量とデータ保持特性との関係が明らかになる。このため、選択する第１ワード線の本数およびその後に選択する第２ワード線の本数を変えながら、評価を繰り返すことで、ダイナミックメモリセルを有する半導体メモリにおいて、メモリセルのデータ保持特性を、正確に評価できる。
センスアンプ電源等の電圧生成回路を制御することで、ビット線の電圧を調整する従来と異なり、半導体メモリ内の他の電圧生成回路は、メモリセルに電荷を蓄積するときの影響を受けない。このため、メモリセルに所望の電荷を蓄積後、他の電圧生成回路が安定するまで待つ必要はない。この結果、ダイナミックメモリセルのリフレッシュ特性を、短時間で評価できる。
本発明の別の一形態では、センスアンプマスク回路は、第１選択期間における最後のアクセスサイクルを除くアクセスサイクルに、アクセス終了信号の受け付けをマスクする。このマスクにより、センスアンプ活性化信号の非活性化が禁止される。このため、センスアンプマスク回路により、第１選択期間の所定期間中、センスアンプを動作し続けることができる。
本発明の別の一形態では、ワード線制御回路の複数のデコード回路は、ワード線のいずれかを選択するためのデコード信号をそれぞれ生成するためにアドレス信号をデコードする。各デコード回路のラッチ回路は、第１および第２選択期間に、デコード信号を出力し続けるためにデコード信号をラッチする。簡易な回路で、一度生成されたデコード信号を保持できるため、通常のアクセスと同様にアドレスを順次供給するだけで、ワード線を多重選択できる。
本発明の別の一形態では、プリチャージ回路は、ビット線を所定の電圧にプリチャージする。プリチャージ制御回路は、第１および第２選択期間に、プリチャージ回路の動作を停止させる。このため、第１および第２選択期間に、ビット線を確実にフローティングにでき、メモリセルに、所望量の電荷を正確に蓄積できる。
本発明の別の一形態では、プリチャージ回路のプリチャージ信号生成回路は、プリチャージ制御信号の活性化中に動作する。プリチャージ制御回路は、メモリセルのアクセスを開始するアクセス開始信号に応答してプリチャージ制御信号を活性化し、メモリセルのアクセスを終了するアクセス終了信号に応答してプリチャージ制御信号を非活性化する。プリチャージ回路のプリチャージマスク回路は、第１選択期間に、アクセス終了信号の受け付けをマスクする。このマスクにより、プリチャージ制御信号の非活性化が禁止される。このため、プリチャージマスク回路により、第１選択期間中、ビット線のプリチャージ動作を停止し続けることができる。
本発明の別の一形態では、ワード線制御回路は、第１ワード線の一つを最初に選択し、センスアンプの活性化後に第１ワード線の残りを選択する。例えば、第１選択期間にアクセスされるメモリセルのうち、少なくとも最初に選択される第１ワード線の一つに接続されるメモリセルは、予め第１論理レベルが書き込まれる。第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれる。予め第１論理レベルを書き込むメモリセルの数を最小限にできるため、書き込み動作時間を短くできる。したがって、メモリセルに電荷を蓄積する期間を短くでき、メモリセルのデータ保持特性の評価時間を短くできる。
本発明の別の一形態では、ワード線制御回路は、第１ワード線を同時に選択する。例えば、第１選択期間にアクセスされるメモリセルは、予め第１論理レベルが書き込まれる。第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれる。第１ワード線が同時に選択されるため、第１選択期間を最小限にでき、メモリセルに電荷を蓄積する期間を短くできる。この結果、メモリセルの電荷保持特性の評価時間を短縮できる。
【図面の簡単な説明】  図１は、本発明の半導体メモリの第１の実施形態を示すブロック図である。
図２は、図１に示した試験制御回路、センスアンプ制御回路、プリチャージ制御回路およびワードデコーダの詳細を示す回路図である。
図３は、図１に示したメモリアレイ、プリチャージ回路およびセンスアンプアレイの詳細を示す回路図である。
図４は、第１の実施形態におけるＦＣＲＡＭの試験モード中のメモリアレイの動作を示す波形図である。
図５は、第１の実施形態における通常動作モード中のメモリアレイの動作を示す波形図である。
図６は、第１の実施形態におけるＦＣＲＡＭの試験モード中の制御回路の動作を示すタイミング図である。
図７は、第１の実施形態における選択されるワード線の本数に対応するメモリセルの蓄積電荷量を示す説明図である。
図８は、本発明の半導体メモリの第２の実施形態における試験モード中のメモリアレイの動作を示す波形図である。
【発明を実施するための最良の形態】  以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。末尾に″Ｚ″の付いている信号は、正論理を示している。末尾に″Ｘ″の付いている信号は、負論理を示している。
図１は、本発明の半導体メモリの第１の実施形態を示している。
この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してクロック非同期式のＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）として形成されている。ＦＣＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。ＦＣＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。このＦＣＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
ＦＣＲＡＭは、動作モードとして、読み出し動作、書き込み動作およびリフレッシュ動作を実行する通常動作モードと、メモリセルのリフレッシュ特性を評価するための試験モードとを有している。
読み出し動作および書き込み動作は、外部端子を介して供給されるコマンド信号ＣＭＤ（読み出しコマンドおよび書き込みコマンド）に応じて実行される。リフレッシュ動作は、ＦＣＲＡＭ内部で生成されるリフレッシュ要求に応じて、外部のシステムに認識されることなく実行される。
ＦＣＲＡＭは、コマンド制御回路１０、モードレジスタ１２、リフレッシュタイマ１４、リフレッシュ制御回路１６、リフレッシュアドレスカウンタ１８、アドレス入力回路２０、データ入出力回路２２、アドレス切替回路２４、コア制御回路２６およびメモリコア２８を有している。コア制御回路２６は、試験制御回路３０（ワード線制御回路の一部）、センスアンプ制御回路３２およびプリチャージ制御回路３４を有している。なお、図１では、本発明の説明に必要な主要な信号のみを示している
コマンド制御回路１０は、外部端子から供給されるコマンド信号ＣＭＤ（例えば、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなど）を受信する。コマンド制御回路１０は、受信したコマンド信号ＣＭＤに応じて、読み出し動作を実行するための読み出し制御信号ＲＤＺおよび書き込み動作を実行するための書き込み制御信号ＷＲＺを出力する。また、コマンド制御回路１０は、通常動作モードで禁止している所定の組み合わせのコマンド信号ＣＭＤを受けたときに、試験モード信号ＤＳＲＺを出力する。ＦＣＲＡＭは、試験モード信号ＤＳＲＺの出力により通常動作モードから試験モードに移行する。
モードレジスタ１２は、ＦＣＲＡＭの動作モードを設定するためのレジスタである。モードレジスタ１２は、コマンド端子ＣＭＤを介してモードレジスタ設定コマンドＭＲＳが供給されるときに、データ端子ＤＱに供給されるデータ信号の論理レベルに応じて設定される。
リフレッシュタイマ１４は、所定の周期でリフレッシュ要求信号ＲＱを出力する。
リフレッシュアドレスカウンタ１８は、リフレッシュ要求信号ＲＱに応じてカウント動作し、複数ビットからなるリフレッシュアドレス信号ＲＦＡを出力する。リフレッシュアドレス信号ＲＦＡは、後述するワード線ＷＬを選択するためのロウアドレス信号である。
アドレス入力回路２０は、アドレス端子ＡＤＤから供給されるアドレス信号ＡＤＤを受信し、受信した信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡは、後述するワード線ＷＬを選択するために使用される。コラムアドレス信号ＣＡは、後述するビット線ＢＬ（または／ＢＬ）を選択するために使用される。
データ入出力回路２２は、読み出し動作時に、メモリコア２８からコモンデータバスＣＤＢを介して転送される読み出しデータをデータ端子ＤＱに出力する。データ入出力回路２２は、書き込み動作時に、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをコモンデータバスＣＤＢを介してメモリコア２８に転送する。
アドレス切替回路２４は、低レベルのリフレッシュ信号ＲＥＦＺを受けるときに（読み出しサイクルまたは書き込みサイクル）、ロウアドレス信号ＲＡを内部ロウアドレス信号ＩＲＡとして出力する。アドレス切替回路２４は、高レベルのリフレッシュ信号ＲＥＦＺを受けるときに（リフレッシュサイクル）、リフレッシュアドレス信号ＲＦＡを内部ロウアドレス信号ＩＲＡとして出力する。すなわち、読み出し動作および書き込み動作では、外部から供給されるロウアドレス信号ＲＡが選択され、リフレッシュ動作では、内部で生成されるリフレッシュアドレス信号ＦＲＡが選択される。
コア制御回路２６は、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよびリフレッシュ開始信号ＲＳＺのいずれかを受けたときに、メモリコア２８の動作を制御する複数の制御信号を出力する。コア制御回路２６は、外部から供給される読み出しコマンドおよび書き込みコマンド（コマンド信号ＣＭＤ）と、内部で発生するリフレッシュコマンド（リフレッシュ要求信号ＲＱ）のどちらを優先させるかを決める裁定回路の機能も有している。コア制御回路２６は、リフレッシュコマンドに応答してリフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを活性化（高レベル）する。
コア制御回路２６の試験制御回路３０は、通常動作モード中に、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよびリフレッシュ開始信号ＲＳＺに応じて、メモリコア２８を動作させるための基本タイミング信号（後述する図６で説明するロウタイミング信号ＲＡＳＺ、ラッチイネーブルパルス信号ＬＥＰＺおよびプリチャージ信号ＳＰＲＤＸなど）を出力する。試験制御回路３０は、試験モード中に試験モード信号ＤＳＲＺを受けたときに、リフレッシュ試験を開始するために、ビット線制御信号ＤＳＲＢＴＺおよびワード線制御信号ＤＳＲＷＬＸを出力する。
コア制御回路２６のセンスアンプ制御回路３２は、通常動作モード中に、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよびリフレッシュ開始信号ＲＳＺに応じて、通常のタイミングでセンスアンプを動作するためのラッチイネーブル信号ＬＥＸを出力する。センスアンプ制御回路３２は、試験モード中に、ビット線制御信号ＤＳＲＢＴＺに応じて、試験用のタイミングでラッチイネーブル信号ＬＥＸを出力する。
コア制御回路２６のプリチャージ制御回路３４は、通常動作モード中に、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよびリフレッシュ開始信号ＲＳＺに応じて、通常のタイミングでビット線をプリチャージするためのビット線ショート信号ＢＲＳＸを出力する。プリチャージ制御回路３４は、試験モード中に、ビット線制御信号ＤＳＲＢＴＺに応じて、試験用のタイミングでビット線ショート信号ＢＲＳＸを出力する。
メモリコア２８は、センスアンプアレイＳＡＡ、プリチャージ回路ＰＲＥ、メモリアレイＡＲＹ、ワードデコーダＷＤＥＣ（ワード線制御回路の別の一部）、コラムデコーダＣＤＥＣ、センスバッファＳＢおよびライトアンプＷＡを有している。センスアンプアレイＳＡＡおよびプリチャージ回路ＰＲＥの詳細は、後述する図３で説明する。
メモリアレイＡＲＹは、マトリックス状に配置された複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬＺ、ＢＬＸを有している。
メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
ワードデコーダＷＤＥＣは、内部ロウアドレス信号ＩＲＡに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬをタイミング信号に同期して高レベルに変化させる。
コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤに応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
センスバッファ部ＳＢは、読み出し動作時にデータバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、書き込み動作時にコモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図２は、図１に示した試験制御回路３０、センスアンプ制御回路３２、プリチャージ制御回路３４およびワードデコーダＷＤＥＣの詳細を示している。
試験制御回路３０は、ワードパルス信号ＷＬＰＺに同期して動作するシフトレジスタ３０ａ、および高レベルの試験モード信号ＤＳＲＺに応答して活性化され、ビット線制御信号ＤＳＲＢＴＺおよびワード線制御信号ＤＳＲＷＬＸを生成する信号生成回路３０ｂを有している。
シフトレジスタ３０ａの初段のラッチＬＴ１は、１回目のワードパルス信号ＷＬＰＺの立ち上がりエッジに同期して、高レベル（内部電源電圧ＶＩＩ）をラッチし、低レベルを出力する。次段のラッチＬＴ２は、１回目のワードパルス信号ＷＬＰＺの立ち下がりエッジに同期して、ラッチＬＴ１の出力を受け、高レベルを出力する。３段目のラッチＬＴ３は、２回目のワードパルス信号ＷＬＰＺの立ち上がりエッジに同期してラッチＬＴ２の出力を受け、信号生成回路３０ｂに低レベルを出力する。
信号生成回路３０ｂは、試験モード信号ＤＳＲＺが低レベルの期間（通常動作モード中）、ビット線制御信号ＤＳＲＢＴＺを低レベルに保持し、ワード線制御信号ＤＳＲＷＬＸを高レベルに保持する。信号生成回路３０ｂは、試験モード信号ＤＳＲＺの高レベルの変化に応答して、ビット線制御信号ＤＳＲＢＴＺを高レベルに変化させ、ワード線制御信号ＤＳＲＷＬＸを低レベルに変化させる。信号生成回路３０ｂは、試験モード信号ＤＳＲＺの高レベル期間中に、ラッチＬＴ３の出力の低レベルへの変化に応答してビット線制御信号ＤＳＲＢＴＺを低レベルに変化させる。また、信号生成回路３０ｂは、ビット線制御信号ＤＳＲＢＴＺが低レベルに変化した後、メモリコア２８を動作させるための基本タイミング信号であるロウタイミング信号ＲＡＳＺの低レベルへの変化に応答して、ワード線制御信号ＤＳＲＷＬＸを高レベルに変化させる。
センスアンプ制御回路３２は、フリップフロップＦＦ１、ＦＦ２およびこれ等フリップフロップＦＦ１、ＦＦ２を制御する論理ゲートを有している。
フリップフロップＦＦ１は、ワードパルス信号ＷＬＰＺの立ち上がりエッジに同期してセットされ、ＦＣＲＡＭのパワーオン時に所定の期間低レベルに変化するスタータ信号ＳＴＴＸに同期してリセットされる。また、フリップフロップＦＦ１は、リフレッシュ試験の終了時に出力されるリセットパルス信号ＲＳＴＰＺに同期してリセットされる。
フリップフロップＦＦ１の出力に接続されたＮＯＲゲートＮＯＲ１は、試験モード信号ＤＳＲＺが低レベルの期間（通常動作モード中）、試験ラッチイネーブル信号ＤＳＲＬＥＺを低レベルに保持する。ＮＯＲゲートＮＯＲ１は、試験モード信号ＤＳＲＺの高レベルへの変化に応答して、試験ラッチイネーブル信号ＤＳＲＬＥＺを高レベルに変化する。すなわち、試験ラッチイネーブル信号ＤＳＲＬＥＺは、通常動作モードから試験モードへの移行に同期して活性化される。その後、ＮＯＲゲートＮＯＲ１は、ワードパルス信号ＷＬＰＺに同期して、試験ラッチイネーブル信号ＤＳＲＬＥＺを非活性化（低レベル）する。
フリップフロップＦＦ２は、通常動作モード中に、ラッチイネーブルパルス信号ＬＥＰＺ（アクセス開始信号）に同期してラッチイネーブル信号ＬＥＸ（センスアンプ活性化信号）を低レベルに変化させる。ラッチイネーブル信号ＬＥＸの低レベルへの変化により、後述する図３に示すセンスアンプ活性化信号ＰＳＡ、ＮＳＡがそれぞれ高レベル、低レベルに変化し、センスアンプアレイＳＡＡのセンスアンプＳＡが活性化される。このとき、ビット線制御信号ＤＳＲＢＴＺ、リフレッシュ試験信号ＴＲＥＦＺ、プリチャージ信号ＳＰＲＤＸおよび試験ラッチイネーブル信号ＤＳＲＬＥＺは、それぞれ低レベル、低レベル、高レベルおよび低レベルのため、フリップフロップＦＦ２の３入力ＮＯＲゲートの入力は、全て低レベルである。
センスアンプＳＡがビット線上の電圧を増幅した後、プリチャージ信号ＳＰＲＤＸ（アクセス終了信号）が所定期間低レベルに変化すると、３入力ＮＯＲゲートの入力の１つが高レベルに変化し、ラッチイネーブル信号ＬＥＸが高レベルに変化する。ラッチイネーブル信号ＬＥＸの高レベルへの変化により、センスアンプ活性化信号ＰＳＡ、ＮＳＡがそれぞれ低レベル、高レベルに変化し、センスアンプアレイＳＡＡのセンスアンプＳＡが非活性化される。すなわち、増幅動作が完了する。
このように、フリップフロップＦＦ２は、メモリセルＭＣのアクセスを開始するラッチイネーブルパルス信号ＬＥＰＺに応答してラッチイネーブル信号ＬＥＸを活性化し、メモリセルＭＣのアクセスを終了するプリチャージ信号ＳＰＲＤＸに応答してラッチイネーブル信号ＬＥＸを非活性化するセンスアンプ信号生成回路として動作する。
一方、試験モード中に、試験ラッチイネーブル信号ＤＳＲＬＥＺが高レベルの期間、プリチャージ信号ＳＰＲＤＸはマスクされる。このため、一旦活性化されたラッチイネーブル信号ＬＥＸは、プリチャージ信号ＳＰＲＤＸが出力されても非活性化されない。試験ラッチイネーブル信号ＤＳＲＬＥＺが高レベルから低レベルに変化した後、プリチャージ信号ＳＰＲＤＸの低レベルへの変化により、ラッチイネーブル信号ＬＥＸは高レベルに変化し、非活性化される。
このように、フリップフロップＦＦ２の入力に接続されたＮＯＲゲートは、ラッチイネーブル信号ＬＥＸの非活性化を禁止するためにプリチャージ信号ＳＰＲＤＸの受け付けをマスクするセンスアンプマスク回路として動作する。
この後、リフレッシュ試験信号ＴＲＥＦＺの高レベル期間中に、ビット線制御信号ＤＳＲＢＴＺが低レベルに変化することによって、フリップフロップＦＦ２のセット機能がマスクされる。すなわち、フリップフロップＦＦ２は、ラッチイネーブルパルス信号ＬＥＰＺを受けてもラッチイネーブル信号ＬＥＸを活性化しない。リフレッシュ試験の動作後、リフレッシュ試験信号ＴＲＥＦＺが低レベルに変化され、フリップフロップＦＦ２のセット機能のマスクが解除される。
プリチャージ制御回路３４は、フリップフロップＦＦ３およびフリップフロップＦＦ３を制御する論理ゲートを有している。
通常動作モード中、フリップフロップＦＦ３は、コマンドパルス信号ＣＭＤＰＺ（アクセス開始信号）に同期してセットされ、ビット線ショート信号ＢＲＳＸを低レベルに変化させる。コマンドパルス信号ＣＭＤＰＺは、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよびリフレッシュ開始信号ＲＳＺに応答して生成される。ビット線ショート信号ＢＲＳＸの低レベルへの変化により、後述する図３に示すプリチャージ回路ＰＲＥのスイッチ回路対がオフし、ビット線ＢＬＺ、ＢＬＸのイコライズが解除され、ビット線ＢＬＺ、ＢＬＸとプリチャージ電圧線ＶＰＲとの接続が解除される。すなわち、ビット線ＢＬＺ、ＢＬＸは、フローティング状態になる。その後、フリップフロップＦＦ３は、プリチャージ信号ＳＰＲＤＸ（アクセス終了信号）に同期してリセットされ、ビット線ショート信号ＢＲＳＸを高レベルに変化する。
このように、フリップフロップＦＦ３は、メモリセルＭＣのアクセスを開始するコマンドパルス信号ＣＭＤＰＺに応答してビット線ショート信号ＢＲＳＸを活性化し、メモリセルＭＣのアクセスを終了するプリチャージ信号ＳＰＲＤＸに応答してビット線ショート信号ＢＲＳＸを非活性化するプリチャージ信号生成回路として動作する。
一方、試験モード中、ビット線制御信号ＤＳＲＢＴＺが高レベルの期間、フリップフロップＦＦ３の入力に接続されたＮＡＮＤゲートにより、フリップフロップＦＦ３のリセット機能がマスクされる。すなわち、この期間、プリチャージ信号ＳＰＲＤＸが出力されても、ビット線ショート信号ＢＲＳＸは高レベルに変化しない。
このように、フリップフロップＦＦ３の入力に接続されたＮＡＮＤゲートは、ビット線ショート信号ＢＲＳＸの非活性化を禁止するために、プリチャージ信号ＳＰＲＤＸの受け付けをマスクするプリチャージマスク回路として動作する。
ワードデコーダＷＤＥＣは、アドレス信号ＡＤＤ（ロウアドレス）から生成される相補のアドレス信号ＲＡＮＹ０−２をデコードするデコーダ（ＮＡＮＤゲート）と、ＮＡＮＤゲートの動作およびＮＡＮＤゲートの出力電圧を制御するＮＯＲゲートとを有している。
通常動作モード中、ワード線制御信号ＤＳＲＷＬＸは高レベルであるため、ＮＯＲゲートは低レベルを出力する。このため、ＮＡＮＤゲートは活性化される。そして、プリデコード信号ＰＲＡＡＸは、アドレス信号ＲＡＮＹ０−２に応じて低レベルに変化する。プリデコード信号ＰＲＡＡＸの低レベルへの変化により、対応するワード線ＷＬが選択され、高レベルに変化する。
一方、試験モード中、ワード線制御信号ＤＳＲＷＬＸは低レベルである。このため、プリデコード信号ＰＲＡＡＸが一旦低レベルに変化すると、ＮＯＲゲートは高レベルを出力する。ＮＡＮＤゲートは、ＮＯＲゲートが出力する高レベルを受けて非活性化される。ＮＡＮＤゲートの出力は、ｎＭＯＳトランジスタのオンにより接地線ＶＳＳに接続される。すなわち、試験モード中に低レベルに変化したプリデコード信号ＰＲＡＡＸは、試験モードが終了するまで高レベルに戻らない。
このように、ワードデコーダＷＤＥＣは、試験モード中に、プリデコード信号ＰＲＡＡＸを出力し続けるために、プリデコード信号ＰＲＡＡＸをラッチするラッチ回路として動作する。
図３は、図１に示したメモリアレイＡＲＹ、プリチャージ回路ＰＲＥおよびセンスアンプアレイＳＡＡの詳細を示している。
メモリアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣ、図の縦方向に配線された複数のワード線ＷＬ（ＷＬ０、ＷＬ１、．．．）、および図の横方向に配線された複数のビット線対ＢＬＺ、ＢＬＸを有している。偶数番号のワード線ＷＬ０、ＷＬ２、．．．に接続されたメモリセルＭＣは、ビット線ＢＬＺに接続されている。奇数番号のワード線ＷＬ１、ＷＬ３、．．．に接続されたメモリセルＭＣは、ビット線ＢＬＸに接続されている。
偶数番号のワード線ＷＬ０、ＷＬ２、．．．に接続されたメモリセルＭＣに表示された記号″Ｈ″および″Ｌ″は、メモリセルＭＣが試験モードの開始時に保持しているデータを示している。記号″Ｈ″（第１論理レベル）は、メモリセルＭＣに高レベルのデータが保持されていることを示し、記号″Ｌ″（第２論理レベル）は、メモリセルＭＣに低レベルのデータが保持されていることを示している。
プリチャージ回路ＰＲＥは、ビット線対ＢＬＺ、ＢＬＸにそれぞれ対応する複数のスイッチ回路ＳＷを有している。スイッチ回路ＳＷは、ビット線ＢＬＺ、ＢＬＸの間に直列に接続された２つのｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタの接続ノードは、プリチャージ線ＶＰＲに接続されている。プリチャージ線ＶＰＲは、例えば、内部電源電圧ＶＩＩと接地電圧ＶＳＳの中間の電圧（ＶＩＩの１／２）に設定されている。ｎＭＯＳトランジスタのゲートは、ともにビット線ショート信号ＢＲＳＸを受けている。
センスアンプアレイＳＡＡは、ビット線対ＢＬＺ、ＢＬＸにそれぞれ対応する複数のセンスアンプＳＡを有している。各センスアンプＳＡは、入力と出力とを互いに接続した一対のＣＭＯＳインバータで構成されているＣＭＯＳインバータの入力は、それぞれビット線ＢＬＺ、ＢＬＸに接続されている。ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号線ＰＳＡに接続されている。ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号線ＮＳＡに接続されている。
センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡがそれぞれ高レベル、低ベルのときに活性化され、ビット線ＢＬＺ、ＢＬＸの電圧差を増幅し、増幅した論理レベルをラッチする。すなわち、センスアンプＳＡは、ビット線ＢＬＺ（またはＢＬＸ）上の信号量を増幅する。センスアンプＳＡで増幅されたデータは、読み出し動作中にコラムスイッチを介してデータバスＤＢ（図１）に伝達され、書き込み動作中にビット線ＢＬＺ（またはＢＬＸ）を介してメモリセルＭＣに書き込まれる。
図４は、ＦＣＲＡＭの試験モード中のメモリアレイＡＲＹの動作を示している。
試験モードに移行する前に、図３に示したように、偶数番号のワード線のうち所定数のワード線（例えば、ＷＬ０、ＷＬ２、ＷＬ４の３本；第１ワード線）に接続されるメモリセルＭＣに高レベルデータが書き込まれる。また、偶数番号のワード線のうち別の所定数のワード線（例えば、ＷＬ１０、ＷＬ１２の２本；第２ワード線）に接続されるメモリセルＭＣに低レベルデータが書き込まれる。
試験モードの動作は、第１選択期間および第２選択期間に分けられる。第１選択期間では、高レベルデータが書き込まれたメモリセルＭＣに接続されたワード線ＷＬが順次選択され、複数本のワード線ＷＬが所定の期間多重選択される。第２選択期間では、低レベルデータが書き込まれたメモリセルＭＣに接続されたワード線ＷＬが、第１選択期間中に選択されたワード線ＷＬとともに多重選択される。
第１選択期間では、まず、ビット線ショート信号ＢＲＳＸが低レベルに変化し、ビット線ＢＬＺ、ＢＬＸのプリチャージ動作が停止する。次に、ワード線ＷＬ０が選択され、メモリセルＭＣから高レベルデータがビット線ＢＬＺに読み出される。ワード線ＷＬ０の選択により、ビット線ＢＬＺ、ＢＬＸに電圧差が生じる。
この後、ラッチイネーブル信号ＬＥＸが低レベルに変化し、センスアンプＳＡが活性される。センスアンプＳＡの活性化により、ビット線ＢＬＺ、ＢＬＸの電圧差が増幅される。ビット線ＢＬＺ、ＢＬＸの電圧は、電源電圧ＶＩＩおよび接地電圧ＶＳＳまでそれぞれ変化する。ワード線ＷＬ０に接続されたメモリセルＭＣのセル電圧ＳＴＲは、メモリセルＭＣがビット線ＢＬＺに接続されるときに一時下がるが、センスアンプＳＡの増幅動作により電源電圧ＶＩＩまで上昇する。
次に、ワード線ＷＬ０を選択した状態で、ワード線ＷＬ２が選択され、高レベルデータを保持する別のメモリセルＭＣがビット線ＢＬＺに接続される。このとき、ビット線ＢＬＺの電圧は、センスアンプＳＡが増幅動作により電源電圧ＶＩＩに変化している。このため、ワード線ＷＬ２に接続されたメモリセルＭＣに、高レベルデータが書き戻される。
次に、ワード線ＷＬ０、ＷＬ２を選択した状態で、ワード線ＷＬ４が選択され、高レベルデータを保持するさらに別のメモリセルＭＣがビット線ＢＬＺに接続される。ワード線ＷＬ２に接続されたメモリセルＭＣに、高レベルデータが書き戻される。このようにして、ビット線ＢＬＺに接続される所定数のメモリセルＭＣが、ビット線ＢＬＺを介して互いに接続され、高レベルデータが書き込まれる。
なお、ワード線ＷＬ２、ＷＬ４に接続されたメモリセルＭＣに、予め低レベルデータを保持させてもよい。これは、ワード線ＷＬ２、ＷＬ４が選択されるときに、センスアンプＳＡが十分に動作し、ビット線ＢＬＺ、ＢＬＸの電圧は、電源電圧ＶＩＩおよび接地電圧ＶＳＳまで変化しているためである。
次に、第２選択期間では、ワード線ＷＬ０、ＷＬ２、ＷＬ４を選択した状態で、ラッチイネーブル信号ＬＥＸが高レベルに変化し、センスアンプＳＡは、増幅動作を停止する。この後、ワード線ＷＬ１０、ＷＬ１２が同時に選択され、低レベルデータを保持する複数のメモリセルＭＣがビット線ＢＬＺに接続される。ワード線ＷＬ１−ＷＬ４に接続されたメモリセルＭＣのメモリセル容量およびビット線ＢＬＺに蓄積されている電荷は、ワード線ＷＬ１０、ＷＬ１２に接続されているメモリセルＭＣのメモリセル容量に再分配され、メモリセルＭＣの電圧およびビット線ＢＬＺの電圧は、変化する。メモリセル電圧ＳＴＲは、ビット線ＢＬＺに同時に接続される高レベルデータを保持するメモリセルＭＣの数と、低レベルデータを保持するメモリセルＭＣの数に依存して決まる。
図４に示した例では、第１選択期間に３本のワード線ＷＬ０、ＷＬ２、ＷＬ４の選択を開始し、第２選択期間に２本のワード線ＷＬ１０、ＷＬ１２の選択を開始することで、メモリセル電圧ＳＴＲは、電源電圧ＶＩＩの８１％に設定される。
次に、ビット線ショート信号ＢＲＳＸが高レベルに変化し、ビット線ＢＬＺ、ＢＬＸのプリチャージされ、試験モードが終了する。
この後、通常動作モードにおいて、スタンバイ状態が所定の期間続けられる。そして、ワード線ＷＬ０が再び選択され、メモリセルＭＣからデータが読み出される。読み出したデータの論理値により、所定量の電荷が蓄積されたメモリセルＭＣのデータ保持特性が評価される。
図５は、通常動作モード中のメモリアレイＡＲＹの動作を示している。この波形は、従来の読み出し動作の波形と同じである。この例は、図４に示した第２選択期間から３０ｍｓ経過後の読み出し動作の波形（正しく読み出せる例）を示している。
まず、ビット線ショート信号ＢＲＳＸが低レベルに変化し、ビット線ＢＬＺ、ＢＬＸのプリチャージ動作が停止する。次に、ワード線ＷＬ０が選択され、メモリセルＭＣから高レベルデータがビット線ＢＬＺに読み出される。メモリセル電圧ＳＴＲは、試験モードの終了時に、電源電圧ＶＩＩの８１％であるが、その後のスタンバイ期間により、電荷は徐々にリークするため、８１％より低くなっている。
次に、ラッチイネーブル信号ＬＥＸが低レベルに変化し、センスアンプＳＡが活性化される。センスアンプＳＡの活性化により、ビット線ＢＬＺ、ＢＬＸの電圧差が増幅される。ビット線ＢＬＺ、ＢＬＸの電圧は、電源電圧ＶＩＩおよび接地電圧ＶＳＳまでそれぞれ変化する。増幅されたデータは、読み出しデータとしてデータ端子ＤＱから出力される。この例では、ビット線ＢＬＺの電圧が電源電圧ＶＩＩまで上昇する。すなわち、メモリセル電圧ＳＴＲが電源電圧ＶＩＩの８１％のとき、３０ｍｓのポーズ後に、データが正しく読み出せることが分かる。
この後、ワード線ＷＬ０が非選択にされる。ラッチイネーブル信号ＬＥＸが高レベルに変化し、センスアンプＳＡは、増幅動作を停止する。次に、ビット線ショート信号ＢＲＳＸが高レベルに変化し、ビット線ＢＬＺ、ＢＬＸのプリチャージされ、読み出し動作が終了する。
図６は、ＦＣＲＡＭの試験モード中の制御回路の動作を示している。
基本的なタイミングは、上述した図４と同じである。すなわち、第１選択期間に、ワード線ＷＬ０、ＷＬ２、ＷＬ４が順次選択されて、ワード線ＷＬ０、ＷＬ２、ＷＬ４が多重選択される（図６（ａ））。第２選択期間に、ワード線ＷＬ１０、ＷＬ１２が同時に選択されて、ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ１０、ＷＬ１２が多重選択される（図６（ｂ））。
１回の試験は、第１サイクル〜第４サイクル、および第４サイクルから所定期間経過後の第５サイクルで構成される。第１〜第４サイクルは、試験モード中に実行され、第５サイクルは、通常動作モード中に実行される。各サイクルは、メモリアレイＡＲＹが１回の読み出し動作を実行するための基本サイクルであり、ＦＣＲＡＭの外部から供給される読み出しコマンドＲＤに応答して実行される。
まず、試験制御回路３０は、試験モード信号ＤＳＲＺの受信により、ＦＣＲＡＭを通常動作モードから試験モードに移行する。試験制御回路３０は、試験モード信号ＤＳＲＺに応答して、ワード線制御信号ＤＳＲＷＬＸを低レベルに変化させ、ビット線制御信号ＤＳＲＢＴＺを高レベルに変化させる（図６（ｃ））センスアンプ制御回路３２は、試験モード信号ＤＳＲＺに応答して、試験ラッチイネーブル信号ＤＳＲＬＥＺを高レベルに変化させる（図６（ｄ））。
第１サイクルにおいて、コア制御回路２６は、読み出しコマンドＲＤ（読み出し制御信号ＲＤＺ）に応答して、コマンドパルス信号ＣＭＤＰＺおよびロウタイミング信号ＲＡＳＺを出力する（図６（ｅ））。ロウタイミング信号ＲＡＳＺに応答して、アドレス信号ＡＤＤに対応するワード線ＷＬ０が選択され、メモリセルＭＣからビット線ＢＬＺにデータが読み出される（図６（ｆ））。ロウタイミング信号ＲＡＳＺは、所定の期間後にリセットされる。また、コア制御回路２６は、読み出しコマンドＲＤに応答して、ラッチイネーブルパルス信号ＬＥＰＺを出力する（図６（ｇ））。
プリチャージ制御回路３４は、コマンドパルス信号ＣＭＤＰＺに応答してビット線ショート信号ＢＲＳＸを低レベルに変化させる（図６（ｈ））。センスアンプ制御回路３２は、ラッチイネーブルパルス信号ＬＥＰＺに応答してラッチイネーブル信号ＬＥＸを低レベルに変化させる（図６（ｉ））。ラッチイネーブル信号ＬＥＸの活性化により、センスアンプＳＡが動作し、ビット線ＢＬＺ上のデータを増幅する。
コア制御回路２６は、ロウタイミング信号ＲＡＳＺの出力から所定の期間後に、プリチャージ信号ＳＰＲＤＸを出力する（図６（ｊ））。プリチャージ制御回路３４は、高レベルのビット線制御信号ＤＳＲＢＴＺを受けているため、低レベルのビット線ショート信号ＢＲＳＸを出力し続ける。プリチャージ制御回路３４は、高レベルの試験ラッチイネーブル信号ＤＳＲＬＥＺによりプリチャージ信号ＳＰＲＤＸをマスクし、低レベルのラッチイネーブル信号ＬＥＸを出力し続ける（図６（ｋ））。ワード線ＷＬ０の選択により読み出されたデータは、センスアンプＳＡによって増幅され続ける。
第２サイクルにおいて、コア制御回路２６は、読み出しコマンドＲＤ（読み出し制御信号ＲＤＺ）に応答して、コマンドパルス信号ＣＭＤＰＺおよびロウタイミング信号ＲＡＳＺを出力する（図６（ｌ））。ロウタイミング信号ＲＡＳＺに応答して、アドレス信号ＡＤＤに対応するワード線ＷＬ２が選択される（図６（ｍ））。ワードデコーダＷＤＥＣは、低レベルのワード線制御信号ＤＳＲＷＬＸを受けているため、プリデコード信号ＰＲＡＡＸをリセットしない。このため、ワード線ＷＬ０、ＷＬ２が多重選択される。ビット線ＢＬＺ上で増幅された高レベルデータは、ワード線ＷＬ２に接続されたメモリセルＭＣに書き込まれる。
コア制御回路２６は、読み出しコマンドＲＤに応答して、ラッチイネーブルパルス信号ＬＥＰＺを出力する（図６（ｎ））。しかし、ラッチイネーブル信号ＬＥＸは、既に活性化されているため、センスアンプＳＡは、活性化し続ける。
この後、プリチャージ信号ＳＰＲＤＸが出力される（図６（ｏ））。しかし、上述と同様に、高レベルのビット線制御信号ＤＳＲＢＴＺのマスクにより、ビット線ショート信号ＢＲＳＸおよびラッチイネーブル信号ＬＥＸは変化しない。したがって、ワード線ＷＬ０の選択により読み出されたデータは、センスアンプＳＡによって増幅され続ける。
第３サイクルにおいて、試験制御回路３０は、リフレッシュ試験信号ＴＲＥＦＺおよびワードパルス信号ＷＬＰＺを順次高レベルに変化する（図６（ｐ））。試験ラッチイネーブル信号ＤＳＲＬＥＺは、高レベルのワードパルス信号ＷＬＰＺに応答して、低レベルに変化する（図６（ｑ））。
コア制御回路２６は、読み出しコマンドＲＤ（読み出し制御信号ＲＤＺ）に応答して、コマンドパルス信号ＣＭＤＰＺおよびロウタイミング信号ＲＡＳＺを出力する（図６（ｒ））。ロウタイミング信号ＲＡＳＺに応答して、アドレス信号ＡＤＤに対応するワード線ＷＬ４が選択される（図６（ｓ））。ワードデコーダＷＤＥＣは、低レベルのワード線制御信号ＤＳＲＷＬＸを受けているため、プリデコード信号ＰＲＡＡＸをリセットしない。このため、ワード線ＷＬ０、ＷＬ２、ＷＬ４が多重選択される。ビット線ＢＬＺ上で増幅された高レベルデータは、ワード線ＷＬ４に接続されたメモリセルＭＣに書き込まれる。
コア制御回路２６は、読み出しコマンドＲＤに応答して、ラッチイネーブルパルス信号ＬＥＰＺを出力する（図６（ｔ））。しかし、ラッチイネーブル信号ＬＥＸは、既に活性化されているため、センスアンプＳＡは、活性化し続ける。
この後、プリチャージ信号ＳＰＲＤＸが出力される（図６（ｕ））。試験ラッチイネーブル信号ＤＳＲＬＥＺが低レベルに変化しているため、センスアンプ制御回路３２は、プリチャージ信号ＳＰＲＤＸに応答して、ラッチイネーブル信号ＬＥＸを高レベルに変化させる。このため、センスアンプＳＡは、非活性化し、ビット線ＢＬＺ上のデータの増幅動作は停止する。しかし、ワード線ＷＬ０、ＷＬ２、ＷＬ４は、選択され続けているため、ワード線ＷＬ０、ＷＬ２、ＷＬ４に接続されたメモリセルＭＣは、ビット線ＢＬＺに接続され続ける。
第４サイクルにおいて、試験制御回路３０は、ワードパルス信号ＷＬＰＺを高レベルに変化する（図６（ｖ））。ビット線制御信号ＤＳＲＢＴＺは、高レベルのワードパルス信号ＷＬＰＺに応答して、低レベルに変化する（図６（ｗ））。このとき、プリチャージ制御回路３４によるビット線ショート信号ＢＲＳＸの高レベルへの変化を禁止するためのマスク動作が解除される。
コア制御回路２６は、読み出しコマンドＲＤ（読み出し制御信号ＲＤＺ）に応答して、コマンドパルス信号ＣＭＤＰＺおよびロウタイミング信号ＲＡＳＺを出力する（図６（ｘ））。ロウタイミング信号ＲＡＳＺに応答して、アドレス信号ＡＤＤに対応するワード線ＷＬ１０、ＷＬ１２が多重選択される（図６（ｙ））。
ワードデコーダＷＤＥＣは、低レベルのワード線制御信号ＤＳＲＷＬＸを受けているため、プリデコード信号ＰＲＡＡＸをリセットしない。このため、ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ１０、ＷＬ１２が多重選択される。このため、図４に示したように、ワード線ＷＬ０、ＷＬ２、ＷＬ４に接続されているメモリセル容量に蓄積されている電荷およびビット線ＢＬＺ上に蓄積されている電荷は、ワード線ＷＬ１０、ＷＬ１２に接続されているメモリセル容量に再分配される。すなわち、メモリセルＭＣに所定量の電荷が蓄積される。
ビット線制御信号ＤＳＲＢＴＺが非活性化されているため、試験制御回路３０は、ロウタイミング信号ＲＡＳＺの非活性化に応答して、ワード線制御信号ＤＳＲＷＬＸを非活性化する（図６（ｚ１））。ワードデコーダＷＤＥＣは、ワード線制御信号ＤＳＲＷＬＸの非活性化に応答して、ラッチ動作を停止する。このため、ワード線ＷＬ０〜ＷＬ１２は、非選択にされる（図６（ｚ２））。
また、ビット線制御信号ＤＳＲＢＴＺが非活性化されているため、プリチャージ制御回路３４は、プリチャージ信号ＳＰＲＤＸに応答して、ビット線ショート信号ＢＲＳＸを高レベルに変化させる（図６（ｚ３））。このため、ビット線ＢＬＺ、ＢＬＸは、プリチャージされる。
この後、試験モードを抜けるためのコマンドがコマンド端子ＣＭＤを介して入力され、ＦＣＲＡＭは、試験モードから通常動作モードに遷移する。
通常動作モードにおいて、スタンバイ状態が所定の期間続けられる。そして、図５と同様に、ワード線ＷＬ０が再び選択され、メモリセルＭＣからデータが読み出される。読み出したデータの論理値により、所定量の電荷が蓄積されたメモリセルＭＣのデータ保持特性が評価される。
図７は、選択されるワード線の本数に対応するメモリセルの蓄積電荷量（計算値）の相対値を示している。
第１選択期間に選択されるワード線ＷＬの本数をＸ、第２選択期間に新たに多重選択するワード線ＷＬの本数をＹとする。第１選択期間にＸ個のメモリセルＭＣおよびビット線ＢＬＺ（またはＢＬＸ）に蓄積される電荷量と、その後、第２選択期間にＸ＋Ｙ個のメモリセルＭＣおよびビット線ＢＬＺ（またはＢＬＸ）に蓄積される電荷量は、等しい。このため、式（１）が成立する。
2004079745.tif 000003
ここで、ＣｓはメモリセルＭＣの容量、ＣｂｌはセンスアンプＳＡの寄生容量を含むビット線ＢＬＺ（またはＢＬＸ）の容量、ＶｓｔはメモリセルＭＣの電圧（セルストレージ電圧）、ＶｉｉｃはセンスアンプＳＡに供給される電源電圧である。
図中の各値は、式（１）を変形した式（２）から得られる。
2004079745.tif 000004
図７では、メモリセルＭＣの容量Ｃｓを３０ｆＦ、ビット線ＢＬＺ（またはＢＬＸ）の容量Ｃｂｌを１６０ｆＦとして計算している。
図７に示すように、第１選択期間に多重選択するワード線ＷＬの本数Ｘおよび第２選択期間に新たに多重選択するワード線ＷＬの本数Ｙを変えることで、メモリセルＭＣに蓄積される電荷量は、様々な値に設定される。第１および第２選択期間に多重選択するワード線ＷＬの本数を、それぞれ１〜８本にすることで、メモリセルＭＣに蓄積される電荷量を、内部電源電圧ＶＩＩの４４％〜９３％に設定できる。
容量Ｃｓ、Ｃｂｌは、製造条件の変動等によりばらつく。しかし、上式（１）、（２）から明らかなように、ワード線ＷＬの本数Ｘ、Ｙを増やすことで、容量Ｃｓ、Ｃｂｌのばらつきの影響を小さくできる。
以上、本実施形態では、第１選択期間に選択されるワードＷＬの本数と、第２選択期間に選択されるワード線ＷＬの本数に応じて、メモリセルＭＣに蓄積される電荷量を自在に設定できる。このため、選択するワード線ＷＬの本数を変えながら評価を繰り返すことで、ダイナミックメモリセルＭＣを有する半導体メモリにおいて、メモリセルＭＣのデータ保持特性を、正確に評価できる。
ビット線ＢＬＺおよび複数のメモリセルＭＣに蓄積される電荷量を分配することで、メモリセルＭＣに所望量の電荷を蓄積できるため、特別な電圧生成回路、電荷蓄積用の容量は必要ない。このため、ＦＣＲＡＭのチップサイズが増加することを防止できる。
ビット線ＢＬＺを所定の電圧に設定するための特別な電圧生成回路を、ビット線ＢＬＺに接続する必要がない。このため、ビット線ＢＬＺの負荷を従来と同じにできる。この結果、例えば、アクセス時間が、負荷の増加により長くなることを防止できる。
センスアンプ電源等の電圧生成回路を制御することでビット線の電圧を調整する従来と異なり、ＦＣＲＡＭ内の他の電圧生成回路（プリチャージ電圧の生成回路等）は、メモリセルＭＣに電荷を蓄積するときの影響を受けない。このため、メモリセルＭＣに所望の電荷を蓄積後、他の電圧生成回路が安定するまで待つ必要はない。この結果、ダイナミックメモリセルＭＣのリフレッシュ特性を、短時間で評価できる。
ラッチイネーブル信号ＬＥＸの非活性化を禁止するマスク回路（ＮＯＲゲート）がセンスアンプ制御回路３２に形成される。このため、第１選択期間の第１および第２サイクル中に、センスアンプＳＡを容易に動作し続けることができる。
ビット線ショート信号ＢＲＳＸのリセットを禁止するマスク回路（ＮＡＮＤゲート）が、プリチャージ制御回路３４に形成される。このため、第１および第２選択期間中にビット線ＢＬＺのプリチャージ動作を容易に停止し続けることができる。したがって、ビット線ＢＬＺを確実にフローティングにでき、メモリセルに、所望量の電荷を正確に蓄積できる。
プリデコード信号ＰＲＡＡＸを第１および第２選択期間中に出力し続けるためのラッチが、ワードデコーダＷＤＥＣに形成される。このため、試験モード中に通常のアクセスと同様にアドレス信号ＡＤＤを順次供給するだけで、複数のワード線ＷＬを多重選択できる。
試験モードの第１選択期間中に、高レベルデータが予め書き込まれるメモリセルＭＣに接続されたワード線ＷＬの一つが最初に選択され、センスアンプＳＡの活性化後に別のワード線ＷＬが選択される。このため、予め第１論理レベルを書き込むメモリセルの数を最小限にでき、書き込み動作時間を短くできる。したがって、メモリセルに電荷を蓄積する期間を短くでき、メモリセルのデータ保持特性の評価時間を短くできる。
図８は、本発明の半導体メモリの第２の実施形態における試験モード中のメモリアレイの動作を示している。第１の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１選択期間に、ワード線ＷＬ０、ＷＬ２、ＷＬ４が同時に選択される。ワード線ＷＬ０、ＷＬ２、ＷＬ４に接続されるメモリセルＭＣには、予め高レベルデータが書き込まれている。その他の波形は、第１の実施形態（図４）と同じである。図８に示す波形を得るために、この実施形態では、第１の実施形態のコア制御回路２６に変更が加えられている。その他の構成は、第１の実施形態と同じである。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ワード線ＷＬ０、ＷＬ２、ＷＬ４が同時に選択することで、第１の選択期間を短くできる。この結果、メモリセルＭＣのデータ保持特性の評価時間を第１の実施形態に比べ短縮できる。
なお、上述した実施形態では、本発明をＦＣＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用の可能性】
本発明の半導体メモリおよびダイナミックメモリセルの電荷蓄積方法では、選択する第１ワード線の本数およびその後に選択する第２ワード線の本数に応じて、メモリセルに所望量の電荷を蓄積できる。特別な電圧生成回路、電荷蓄積用の容量を用意することなく、メモリセルに所望量の電荷を蓄積できるため、半導体メモリのチップサイズが増加することを防止できる。
ビット線に電荷供給用の特別な回路を接続する必要がないため、ビット線の負荷を従来と同じにできる。この結果、例えば、アクセス時間が、負荷の増加により長くなることを防止できる。
選択する第１ワード線の本数およびその後に選択する第２ワード線の本数を変えながら、評価を繰り返すことで、ダイナミックメモリセルを有する半導体メモリにおいて、メモリセルのデータ保持特性を、正確に評価できる。
本発明の半導体メモリでは、センスアンプマスク回路により、第１選択期間の所定期間中、センスアンプを動作し続けることができる。
本発明の半導体メモリでは、簡易な回路で、一度生成されたデコード信号を保持できるため、通常のアクセスと同様にアドレスを順次供給するだけで、ワード線を多重選択できる。
本発明の半導体メモリでは、プリチャージマスク回路により、第１選択期間中、ビット線のプリチャージ動作を停止し続けることができる。
本発明の半導体メモリでは、第１ワード線の一つを最初に選択し、センスアンプの活性化後に第１ワード線の残りを選択することで、予め第１論理レベルを書き込むメモリセルの数を最小限にできる。このため、書き込み動作時間を短くできる。この結果、メモリセルに電荷を蓄積する期間を短くでき、メモリセルのデータ保持特性の評価時間を短くできる。
本発明の半導体メモリでは、第１ワード線を同時に選択することで、第１選択期間を最小限にでき、メモリセルに電荷を蓄積する期間を短くできる。この結果、メモリセルの電荷保持特性の評価時間を短縮できる。
【図１】
2004079745.tif 000005
【図２】
2004079745.tif 000006
【図３】
2004079745.tif 000007
【図４】
2004079745.tif 000008
【図５】
2004079745.tif 000009
【図６】
2004079745.tif 000010
【図７】
2004079745.tif 000011
【図８】
2004079745.tif 000012
【手続補正書】
【提出日】平成17年1月17日(2005.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のダイナミックメモリセル、前記メモリセルにそれぞれ接続された複数のワード線、および前記メモリセルに接続されたビット線を有するメモリアレイと、
前記ビット線上の信号量を増幅するセンスアンプと、
第１選択期間に、前記メモリセルの一部を前記ビット線に接続するために所定数の第１ワード線を多重選択し、前記第１選択期間後の第２選択期間に、前記第１ワード線を多重選択した状態で、前記メモリセルの別の一部を前記ビット線に接続するために所定数の第２ワード線を多重選択するワード線制御回路と、
前記第１選択期間に前記センスアンプを活性化し、前記第２選択期間に前記センスアンプを非活性化するセンスアンプ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１の半導体メモリにおいて、
前記センスアンプ制御回路は、
前記メモリセルのアクセスを開始するアクセス開始信号に応答してセンスアンプ活性化信号を活性化し、前記メモリセルのアクセスを終了するアクセス終了信号に応答して前記センスアンプ活性化信号を非活性化するセンスアンプ信号生成回路と、
前記第１選択期間における最後のアクセスサイクルを除くアクセスサイクルに、前記センスアンプ活性化信号の非活性化を禁止するために前記アクセス終了信号の受け付けをマスクするセンスアンプマスク回路とを備え、
前記センスアンプは、前記センスアンプ活性化信号の活性化中に動作することを特徴とする半導体メモリ。
【請求項３】
請求項１の半導体メモリにおいて、
前記ワード線制御回路は、
前記ワード線のいずれかを選択するためのデコード信号をそれぞれ生成するためにアドレス信号をデコードする複数のデコード回路を備え、
前記各デコード回路は、前記第１および第２選択期間に、前記デコード信号を出力し続けるために、前記デコード信号をラッチするラッチ回路を備えていることを特徴とする半導体メモリ。
【請求項４】
請求項１の半導体メモリにおいて、
前記ビット線を所定の電圧にプリチャージするプリチャージ回路と、
前記第１および第２選択期間に、前記プリチャージ回路の動作を停止させるプリチャージ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１の半導体メモリにおいて、
前記ワード線制御回路は、前記第１ワード線の一つを最初に選択し、前記センスアンプの活性化後に前記第１ワード線の残りを選択することを特徴とする半導体メモリ。
【請求項６】
請求項１の半導体メモリにおいて、
前記ワード線制御回路は、前記第１ワード線を同時に選択することを特徴とする半導体メモリ。
【請求項７】
第１選択期間に、複数のダイナミックメモリセルにそれぞれ接続された所定数の第１ワード線を多重選択し、
前記メモリセルに接続されたビット線上の信号量を増幅するためにセンスアンプを活性化し、
信号量の増幅後に前記センスアンプを非活性化し、
前記第１ワード線を選択した状態で、複数のダイナミックメモリセルにそれぞれ接続された所定数の第２ワード線を多重選択し、
前記第１ワード線に接続された前記メモリセルの蓄積電荷および前記ビット線の蓄積電荷を、前記第２ワード線に接続された前記メモリセルに再分配することを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項８】
請求項７のダイナミックメモリセルの電荷蓄積方法において、
電荷を再分配した後に、前記第１および第２ワード線を非選択し、
所定時間後に、前記メモリセルの少なくともいずれかからデータを読み出すことを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項９】
請求項７のダイナミックメモリセルの電荷蓄積方法において、
前記第１ワード線の一つを最初に選択し、前記センスアンプの活性化後に前記第１ワード線の残りを選択することを特徴とするダイナミックメモリセルの電荷蓄積方法。
【請求項１０】
請求項７のダイナミックメモリセルの電荷蓄積方法において、
前記第１ワード線を同時に選択することを特徴とするダイナミックメモリセルの電荷蓄積方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックメモリセルを有する半導体メモリのデータ保持特性の評価技術に関する。
【背景技術】
【０００２】
DRAMおよび擬似SRAM等の半導体メモリのメモリセルは、データを電荷として保持する容量を有している。メモリセルに蓄積された電荷は、徐々に抜けていくため、メモリセルに書き込まれたデータは所定時間後に消失する。このため、メモリセル内のデータを書き戻しするためのリフレッシュ動作が必要になる。
【０００３】
メモリセルの電荷の保持能力は、リフレッシュ周期に影響する。リフレッシュ周期は、電荷のリーク量が多いほど高くする必要がある。このため、電荷の保持能力（データ保持特性）は、消費電力に直接影響する。したがって、この種の半導体メモリの開発および量産において、データ保持特性（リフレッシュ特性）の詳細な評価は重要である。
【０００４】
データ保持特性の評価の一つに、メモリセル容量に保持する電荷量を所定値に設定し、各電荷量に対するデータの保持時間を測定する評価がある。メモリセル容量に保持される電荷量は、メモリセルに接続されるビット線の電圧に依存して設定させることが可能である。
【０００５】
メモリセル容量に所望量の電荷を蓄積する一手法として、ビット線に接続されるセンスアンプの電源電圧を調整することが行われている（例えば、特許文献１）。ビット線は、センスアンプ電源の調整により所定の電圧に設定され、メモリセル容量に所望量の電荷が蓄積される。しかしながら、センスアンプ電源が変化すると、ビット線のプリチャージ電圧およびメモリセルのプレート電圧も変動する。このため、メモリセル容量に電荷を蓄積後、プリチャージ電圧およびプレート電圧が安定するまで、長時間待たなくてはならず、評価時間が長くなるという問題がある。
【特許文献１】特開平７−１９２４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリセル容量に所望量の電荷を蓄積する別の手法として、メモリセルの転送トランジスタのゲートに接続されるワード線の選択期間を調整し、ビット線とメモリセル容量との接続時間を調整することが行われている。しかし、ワード線の選択期間は、トランジスタの製造誤差に応じて変化する。このため、半導体メモリチップ毎に、メモリセル容量に保持される電荷量は異なってしまう。すなわち、定量的な評価はできない。
【０００７】
さらに、所定の電圧をビット線に直接与える試験回路を半導体メモリ内に形成する手法がある。しかしながら、試験回路は、チップサイズを増加させ、半導体メモリの製造コストを増加させる。また、試験回路に伴う余分な負荷がビット線に加わってしまう。
【０００８】
本発明の目的は、ダイナミックメモリセルの容量に所望量の電荷を蓄積することにある。特に、チップサイズを増加することなく、メモリセルの容量に所望量の電荷を蓄積することにある。
【０００９】
本発明の別の目的は、半導体メモリを通常にアクセスする場合と同じ環境で、ダイナミックメモリセルの容量に所望量の電荷を蓄積することにある。
【００１０】
本発明の別の目的は、ダイナミックメモリセルのデータ保持特性を、定量的にかつ短時間で評価することにある。
【課題を解決するための手段】
【００１１】
本発明の一形態では、所定数の第１ワード線は、第１選択期間に多重選択され、複数のダイナミックメモリセルに保持されているデータに応じた信号量がビット線に読み出される。この後、センスアンプが活性化され、ビット線上の信号量が増幅される。センスアンプは、信号量の増幅後に非活性化される。次に、第１ワード線を選択した状態で、所定数の第２ワード線が多重選択される。増幅された信号量は、第２ワード線に接続されたダイナミックメモリセルに書き込まれる。
【００１２】
第１ワード線に接続されたメモリセルの蓄積電荷およびビット線の蓄積電荷は、第２ワード線に接続されたメモリセルに再分配される。このため、選択する第１ワード線の本数およびその後に選択する第２ワード線の本数に応じて、メモリセルに所望量の電荷を蓄積できる。ビット線および複数のメモリセルに蓄積される電荷量を分配することで、メモリセルに所望量の電荷を蓄積できるため、特別な電圧生成回路、電荷蓄積用の容量は必要ない。このため、半導体メモリのチップサイズが増加することを防止できる。
【００１３】
ビット線等に電荷供給用の特別な回路を接続する必要がないため、ビット線の負荷を従来と同じにできる。この結果、例えば、アクセス時間が、負荷の増加により長くなることを防止できる。
【００１４】
例えば、第１および第２選択期間は、メモリセルのデータ保持特性を評価するための試験モード中に設定される。電荷を再分配した後に、第１および第２ワード線を非選択し、所定時間後に、メモリセルからデータを読み出すことで、メモリセルに蓄積された電荷量とデータ保持特性との関係が明らかになる。このため、選択する第１ワード線の本数およびその後に選択する第２ワード線の本数を変えながら、評価を繰り返すことで、ダイナミックメモリセルを有する半導体メモリにおいて、メモリセルのデータ保持特性を、正確に評価できる。
【００１５】
センスアンプ電源等の電圧生成回路を制御することで、ビット線の電圧を調整する従来と異なり、半導体メモリ内の他の電圧生成回路は、メモリセルに電荷を蓄積するときの影響を受けない。このため、メモリセルに所望の電荷を蓄積後、他の電圧生成回路が安定するまで待つ必要はない。この結果、ダイナミックメモリセルのリフレッシュ特性を、短時間で評価できる。
【００１６】
本発明の別の一形態では、センスアンプマスク回路は、第１選択期間における最後のアクセスサイクルを除くアクセスサイクルに、アクセス終了信号の受け付けをマスクする。このマスクにより、センスアンプ活性化信号の非活性化が禁止される。このため、センスアンプマスク回路により、第１選択期間の所定期間中、センスアンプを動作し続けることができる。
【００１７】
本発明の別の一形態では、ワード線制御回路の複数のデコード回路は、ワード線のいずれかを選択するためのデコード信号をそれぞれ生成するためにアドレス信号をデコードする。各デコード回路のラッチ回路は、第１および第２選択期間に、デコード信号を出力し続けるためにデコード信号をラッチする。簡易な回路で、一度生成されたデコード信号を保持できるため、通常のアクセスと同様にアドレスを順次供給するだけで、ワード線を多重選択できる。
【００１８】
本発明の別の一形態では、プリチャージ回路は、ビット線を所定の電圧にプリチャージする。プリチャージ制御回路は、第１および第２選択期間に、プリチャージ回路の動作を停止させる。このため、第１および第２選択期間に、ビット線を確実にフローティングにでき、メモリセルに、所望量の電荷を正確に蓄積できる。
【００１９】
本発明の別の一形態では、ワード線制御回路は、第１ワード線の一つを最初に選択し、センスアンプの活性化後に第１ワード線の残りを選択する。例えば、第１選択期間にアクセスされるメモリセルのうち、少なくとも最初に選択される第１ワード線の一つに接続されるメモリセルは、予め第１論理レベルが書き込まれる。第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれる。予め第１論理レベルを書き込むメモリセルの数を最小限にできるため、書き込み動作時間を短くできる。したがって、メモリセルに電荷を蓄積する期間を短くでき、メモリセルのデータ保持特性の評価時間を短くできる。
【００２０】
本発明の別の一形態では、ワード線制御回路は、第１ワード線を同時に選択する。例えば、第１選択期間にアクセスされるメモリセルは、予め第１論理レベルが書き込まれる。第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれる。第１ワード線が同時に選択されるため、第１選択期間を最小限にでき、メモリセルに電荷を蓄積する期間を短くできる。この結果、メモリセルの電荷保持特性の評価時間を短縮できる。
【発明の効果】
【００２１】
本発明では、チップサイズを増加することなく、メモリセルの容量に所望量の電荷を蓄積できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。末尾に"Z"の付いている信号は、正論理を示している。末尾に"X"の付いている信号は、負論理を示している。
【００２３】
図１は、本発明の半導体メモリの第１の実施形態を示している。
【００２４】
この半導体メモリは、シリコン基板上にCMOSプロセスを使用してクロック非同期式のFCRAM（Fast Cycle RAM）として形成されている。FCRAMは、DRAMのメモリコアを有し、SRAMのインタフェースを有する擬似SRAMである。FCRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。このFCRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００２５】
FCRAMは、動作モードとして、読み出し動作、書き込み動作およびリフレッシュ動作を実行する通常動作モードと、メモリセルのリフレッシュ特性を評価するための試験モードとを有している。
【００２６】
読み出し動作および書き込み動作は、外部端子を介して供給されるコマンド信号CMD（読み出しコマンドおよび書き込みコマンド）に応じて実行される。リフレッシュ動作は、FCRAM内部で生成されるリフレッシュ要求に応じて、外部のシステムに認識されることなく実行される。
【００２７】
FCRAMは、コマンド制御回路１０、モードレジスタ１２、リフレッシュタイマ１４、リフレッシュ制御回路１６、リフレッシュアドレスカウンタ１８、アドレス入力回路２０、データ入出力回路２２、アドレス切替回路２４、コア制御回路２６およびメモリコア２８を有している。コア制御回路２６は、試験制御回路３０（ワード線制御回路の一部）、センスアンプ制御回路３２およびプリチャージ制御回路３４を有している。なお、図１では、本発明の説明に必要な主要な信号のみを示している。
コマンド制御回路１０は、外部端子から供給されるコマンド信号CMD（例えば、チップイネーブル信号/CE、書き込みイネーブル信号/WE、出力イネーブル信号/OEなど）を受信する。コマンド制御回路１０は、受信したコマンド信号CMDに応じて、読み出し動作を実行するための読み出し制御信号RDZおよび書き込み動作を実行するための書き込み制御信号WRZを出力する。また、コマンド制御回路１０は、通常動作モードで禁止している所定の組み合わせのコマンド信号CMDを受けたときに、試験モード信号DSRZを出力する。FCRAMは、試験モード信号DSRZの出力により通常動作モードから試験モードに移行する。
【００２８】
モードレジスタ１２は、FCRAMの動作モードを設定するためのレジスタである。モードレジスタ１２は、コマンド端子CMDを介してモードレジスタ設定コマンドMRSが供給されるときに、データ端子DQに供給されるデータ信号の論理レベルに応じて設定される。
【００２９】
リフレッシュタイマ１４は、所定の周期でリフレッシュ要求信号RQを出力する。
【００３０】
リフレッシュアドレスカウンタ１８は、リフレッシュ要求信号RQに応じてカウント動作し、複数ビットからなるリフレッシュアドレス信号RFAを出力する。リフレッシュアドレス信号RFAは、後述するワード線WLを選択するためのロウアドレス信号である。
【００３１】
アドレス入力回路２０は、アドレス端子ADDから供給されるアドレス信号ADDを受信し、受信した信号をロウアドレス信号RAおよびコラムアドレス信号CAとして出力する。ロウアドレス信号RAは、後述するワード線WLを選択するために使用される。コラムアドレス信号CAは、後述するビット線BL（または/BL）を選択するために使用される。
【００３２】
データ入出力回路２２は、読み出し動作時に、メモリコア２８からコモンデータバスCDBを介して転送される読み出しデータをデータ端子DQに出力する。データ入出力回路２２は、書き込み動作時に、書き込みデータをデータ端子DQを介して受信し、受信したデータをコモンデータバスCDBを介してメモリコア２８に転送する。
【００３３】
アドレス切替回路２４は、低レベルのリフレッシュ信号REFZを受けるときに（読み出しサイクルまたは書き込みサイクル）、ロウアドレス信号RAを内部ロウアドレス信号IRAとして出力する。アドレス切替回路２４は、高レベルのリフレッシュ信号REFZを受けるときに（リフレッシュサイクル）、リフレッシュアドレス信号RFAを内部ロウアドレス信号IRAとして出力する。すなわち、読み出し動作および書き込み動作では、外部から供給されるロウアドレス信号RAが選択され、リフレッシュ動作では、内部で生成されるリフレッシュアドレス信号FRAが選択される。
【００３４】
コア制御回路２６は、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ開始信号RSZのいずれかを受けたときに、メモリコア２８の動作を制御する複数の制御信号を出力する。コア制御回路２６は、外部から供給される読み出しコマンドおよび書き込みコマンド（コマンド信号CMD）と、内部で発生するリフレッシュコマンド（リフレッシュ要求信号RQ）のどちらを優先させるかを決める裁定回路の機能も有している。コア制御回路２６は、リフレッシュコマンドに応答してリフレッシュ動作を実行するときに、リフレッシュ信号REFZを活性化（高レベル）する。
【００３５】
コア制御回路２６の試験制御回路３０は、通常動作モード中に、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ開始信号RSZに応じて、メモリコア２８を動作させるための基本タイミング信号（後述する図６で説明するロウタイミング信号RASZ、ラッチイネーブルパルス信号LEPZおよびプリチャージ信号SPRDXなど）を出力する。試験制御回路３０は、試験モード中に試験モード信号DSRZを受けたときに、リフレッシュ試験を開始するために、ビット線制御信号DSRBTZおよびワード線制御信号DSRWLXを出力する。
【００３６】
コア制御回路２６のセンスアンプ制御回路３２は、通常動作モード中に、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ開始信号RSZに応じて、通常のタイミングでセンスアンプを動作するためのラッチイネーブル信号LEXを出力する。センスアンプ制御回路３２は、試験モード中に、ビット線制御信号DSRBTZに応じて、試験用のタイミングでラッチイネーブル信号LEXを出力する。
【００３７】
コア制御回路２６のプリチャージ制御回路３４は、通常動作モード中に、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ開始信号RSZに応じて、通常のタイミングでビット線をプリチャージするためのビット線ショート信号BRSXを出力する。プリチャージ制御回路３４は、試験モード中に、ビット線制御信号DSRBTZに応じて、試験用のタイミングでビット線ショート信号BRSXを出力する。
【００３８】
メモリコア２８は、センスアンプアレイSAA、プリチャージ回路PRE、メモリアレイARY、ワードデコーダWDEC（ワード線制御回路の別の一部）、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。センスアンプアレイSAAおよびプリチャージ回路PREの詳細は、後述する図３で説明する。
【００３９】
メモリアレイARYは、マトリックス状に配置された複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線対BLZ、BLXを有している。
【００４０】
メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
【００４１】
ワードデコーダWDECは、内部ロウアドレス信号IRAに応じてワード線WLのいずれかを選択し、選択したワード線WLをタイミング信号に同期して高レベルに変化させる。
【００４２】
コラムデコーダCDECは、コラムアドレス信号CADに応じて、ビット線BL、/BLとデータバスDBとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
【００４３】
センスバッファ部SBは、読み出し動作時にデータバスDB上の読み出しデータの信号量を増幅し、コモンデータバスCDBに出力する。ライトアンプ部WAは、書き込み動作時にコモンデータバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。
【００４４】
図２は、図１に示した試験制御回路３０、センスアンプ制御回路３２、プリチャージ制御回路３４およびワードデコーダWDECの詳細を示している。
【００４５】
試験制御回路３０は、ワードパルス信号WLPZに同期して動作するシフトレジスタ３０ａ、および高レベルの試験モード信号DSRZに応答して活性化され、ビット線制御信号DSRBTZおよびワード線制御信号DSRWLXを生成する信号生成回路３０ｂを有している。
【００４６】
シフトレジスタ３０ａの初段のラッチLT1は、１回目のワードパルス信号WLPZの立ち上がりエッジに同期して、高レベル（内部電源電圧VII）をラッチし、低レベルを出力する。次段のラッチLT2は、１回目のワードパルス信号WLPZの立ち下がりエッジに同期して、ラッチLT1の出力を受け、高レベルを出力する。３段目のラッチLT3は、２回目のワードパルス信号WLPZの立ち上がりエッジに同期してラッチLT2の出力を受け、信号生成回路３０ｂに低レベルを出力する。
【００４７】
信号生成回路３０ｂは、試験モード信号DSRZが低レベルの期間（通常動作モード中）、ビット線制御信号DSRBTZを低レベルに保持し、ワード線制御信号DSRWLXを高レベルに保持する。信号生成回路３０ｂは、試験モード信号DSRZの高レベルの変化に応答して、ビット線制御信号DSRBTZを高レベルに変化させ、ワード線制御信号DSRWLXを低レベルに変化させる。信号生成回路３０ｂは、試験モード信号DSRZの高レベル期間中に、ラッチLT3の出力の低レベルへの変化に応答してビット線制御信号DSRBTZを低レベルに変化させる。また、信号生成回路３０ｂは、ビット線制御信号DSRBTZが低レベルに変化した後、メモリコア２８を動作させるための基本タイミング信号であるロウタイミング信号RASZの低レベルへの変化に応答して、ワード線制御信号DSRWLXを高レベルに変化させる。
【００４８】
センスアンプ制御回路３２は、フリップフロップFF1、FF2およびこれ等フリップフロップFF1、FF2を制御する論理ゲートを有している。
【００４９】
フリップフロップFF1は、ワードパルス信号WLPZの立ち上がりエッジに同期してセットされ、FCRAMのパワーオン時に所定の期間低レベルに変化するスタータ信号STTXに同期してリセットされる。また、フリップフロップFF1は、リフレッシュ試験の終了時に出力されるリセットパルス信号RSTPZに同期してリセットされる。
【００５０】
フリップフロップFF1の出力に接続されたNORゲートNOR1は、試験モード信号DSRZが低レベルの期間（通常動作モード中）、試験ラッチイネーブル信号DSRLEZを低レベルに保持する。NORゲートNOR1は、試験モード信号DSRZの高レベルへの変化に応答して、試験ラッチイネーブル信号DSRLEZを高レベルに変化する。すなわち、試験ラッチイネーブル信号DSRLEZは、通常動作モードから試験モードへの移行に同期して活性化される。その後、NORゲートNOR1は、ワードパルス信号WLPZに同期して、試験ラッチイネーブル信号DSRLEZを非活性化（低レベル）する。
【００５１】
フリップフロップFF2は、通常動作モード中に、ラッチイネーブルパルス信号LEPZ（アクセス開始信号）に同期してラッチイネーブル信号LEX（センスアンプ活性化信号）を低レベルに変化させる。ラッチイネーブル信号LEXの低レベルへの変化により、後述する図３に示すセンスアンプ活性化信号PSA、NSAがそれぞれ高レベル、低レベルに変化し、センスアンプアレイSAAのセンスアンプSAが活性化される。このとき、ビット線制御信号DSRBTZ、リフレッシュ試験信号TREFZ、プリチャージ信号SPRDXおよび試験ラッチイネーブル信号DSRLEZは、それぞれ低レベル、低レベル、高レベルおよび低レベルのため、フリップフロップFF2の３入力NORゲートの入力は、全て低レベルである。
【００５２】
センスアンプSAがビット線上の電圧を増幅した後、プリチャージ信号SPRDX（アクセス終了信号）が所定期間低レベルに変化すると、３入力NORゲートの入力の１つが高レベルに変化し、ラッチイネーブル信号LEXが高レベルに変化する。ラッチイネーブル信号LEXの高レベルへの変化により、センスアンプ活性化信号PSA、NSAがそれぞれ低レベル、高レベルに変化し、センスアンプアレイSAAのセンスアンプSAが非活性化される。すなわち、増幅動作が完了する。
【００５３】
このように、フリップフロップFF2は、メモリセルMCのアクセスを開始するラッチイネーブルパルス信号LEPZに応答してラッチイネーブル信号LEXを活性化し、メモリセルMCのアクセスを終了するプリチャージ信号SPRDXに応答してラッチイネーブル信号LEXを非活性化するセンスアンプ信号生成回路として動作する。
【００５４】
一方、試験モード中に、試験ラッチイネーブル信号DSRLEZが高レベルの期間、プリチャージ信号SPRDXはマスクされる。このため、一旦活性化されたラッチイネーブル信号LEXは、プリチャージ信号SPRDXが出力されても非活性化されない。試験ラッチイネーブル信号DSRLEZが高レベルから低レベルに変化した後、プリチャージ信号SPRDXの低レベルへの変化により、ラッチイネーブル信号LEXは高レベルに変化し、非活性化される。
【００５５】
このように、フリップフロップFF2の入力に接続されたNORゲートは、ラッチイネーブル信号LEXの非活性化を禁止するためにプリチャージ信号SPRDXの受け付けをマスクするセンスアンプマスク回路として動作する。
【００５６】
この後、リフレッシュ試験信号TREFZの高レベル期間中に、ビット線制御信号DSRBTZが低レベルに変化することによって、フリップフロップFF2のセット機能がマスクされる。すなわち、フリップフロップFF2は、ラッチイネーブルパルス信号LEPZを受けてもラッチイネーブル信号LEXを活性化しない。リフレッシュ試験の動作後、リフレッシュ試験信号TREFZが低レベルに変化され、フリップフロップFF2のセット機能のマスクが解除される。
【００５７】
プリチャージ制御回路３４は、フリップフロップFF3およびフリップフロップFF3を制御する論理ゲートを有している。
【００５８】
通常動作モード中、フリップフロップFF3は、コマンドパルス信号CMDPZ（アクセス開始信号）に同期してセットされ、ビット線ショート信号BRSXを低レベルに変化させる。コマンドパルス信号CMDPZは、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ開始信号RSZに応答して生成される。ビット線ショート信号BRSXの低レベルへの変化により、後述する図３に示すプリチャージ回路PREのスイッチ回路対がオフし、ビット線BLZ、BLXのイコライズが解除され、ビット線BLZ、BLXとプリチャージ電圧線VPRとの接続が解除される。すなわち、ビット線BLZ、BLXは、フローティング状態になる。その後、フリップフロップFF3は、プリチャージ信号SPRDX（アクセス終了信号）に同期してリセットされ、ビット線ショート信号BRSXを高レベルに変化する。
【００５９】
このように、フリップフロップFF3は、メモリセルMCのアクセスを開始するコマンドパルス信号CMDPZに応答してビット線ショート信号BRSXを活性化し、メモリセルMCのアクセスを終了するプリチャージ信号SPRDXに応答してビット線ショート信号BRSXを非活性化するプリチャージ信号生成回路として動作する。
【００６０】
一方、試験モード中、ビット線制御信号DSRBTZが高レベルの期間、フリップフロップFF3の入力に接続されたNANDゲートにより、フリップフロップFF3のリセット機能がマスクされる。すなわち、この期間、プリチャージ信号SPRDXが出力されても、ビット線ショート信号BRSXは高レベルに変化しない。
【００６１】
このように、フリップフロップFF3の入力に接続されたNANDゲートは、ビット線ショート信号BRSXの非活性化を禁止するために、プリチャージ信号SPRDXの受け付けをマスクするプリチャージマスク回路として動作する。
【００６２】
ワードデコーダWDECは、アドレス信号ADD（ロウアドレス）から生成される相補のアドレス信号RANY0-2をデコードするデコーダ（NANDゲート）と、NANDゲートの動作およびNANDゲートの出力電圧を制御するNORゲートとを有している。
【００６３】
通常動作モード中、ワード線制御信号DSRWLXは高レベルであるため、NORゲートは低レベルを出力する。このため、NANDゲートは活性化される。そして、プリデコード信号PRAAXは、アドレス信号RANY0-2に応じて低レベルに変化する。プリデコード信号PRAAXの低レベルへの変化により、対応するワード線WLが選択され、高レベルに変化する。
【００６４】
一方、試験モード中、ワード線制御信号DSRWLXは低レベルである。このため、プリデコード信号PRAAXが一旦低レベルに変化すると、NORゲートは高レベルを出力する。NANDゲートは、NORゲートが出力する高レベルを受けて非活性化される。NANDゲートの出力は、nMOSトランジスタのオンにより接地線VSSに接続される。すなわち、試験モード中に低レベルに変化したプリデコード信号PRAAXは、試験モードが終了するまで高レベルに戻らない。
【００６５】
このように、ワードデコーダWDECは、試験モード中に、プリデコード信号PRAAXを出力し続けるために、プリデコード信号PRAAXをラッチするラッチ回路として動作する。
【００６６】
図３は、図１に示したメモリアレイARY、プリチャージ回路PREおよびセンスアンプアレイSAAの詳細を示している。
【００６７】
メモリアレイARYは、マトリックス状に配置された複数のメモリセルMC、図の縦方向に配線された複数のワード線WL（WL0、WL1、...）、および図の横方向に配線された複数のビット線対BLZ、BLXを有している。偶数番号のワード線WL0、WL2、...に接続されたメモリセルMCは、ビット線BLZに接続されている。奇数番号のワード線WL1、WL3、...に接続されたメモリセルMCは、ビット線BLXに接続されている。
【００６８】
偶数番号のワード線WL0、WL2、...に接続されたメモリセルMCに表示された記号"H"および"L"は、メモリセルMCが試験モードの開始時に保持しているデータを示している。記号"H"（第１論理レベル）は、メモリセルMCに高レベルのデータが保持されていることを示し、記号"L"（第２論理レベル）は、メモリセルMCに低レベルのデータが保持されていることを示している。
【００６９】
プリチャージ回路PREは、ビット線対BLZ、BLXにそれぞれ対応する複数のスイッチ回路SWを有している。スイッチ回路SWは、ビット線BLZ、BLXの間に直列に接続された２つのnMOSトランジスタを有している。nMOSトランジスタの接続ノードは、プリチャージ線VPRに接続されている。プリチャージ線VPRは、例えば、内部電源電圧VIIと接地電圧VSSの中間の電圧（VIIの1/2）に設定されている。nMOSトランジスタのゲートは、ともにビット線ショート信号BRSXを受けている。
【００７０】
センスアンプアレイSAAは、ビット線対BLZ、BLXにそれぞれ対応する複数のセンスアンプSAを有している。各センスアンプSAは、入力と出力とを互いに接続した一対のCMOSインバータで構成されているCMOSインバータの入力は、それぞれビット線BLZ、BLXに接続されている。CMOSインバータのpMOSトランジスタのソースは、センスアンプ活性化信号線PSAに接続されている。CMOSインバータのnMOSトランジスタのソースは、センスアンプ活性化信号線NSAに接続されている。
【００７１】
センスアンプSAは、センスアンプ活性化信号PSA、NSAがそれぞれ高レベル、低ベルのときに活性化され、ビット線BLZ、BLXの電圧差を増幅し、増幅した論理レベルをラッチする。すなわち、センスアンプSAは、ビット線BLZ（またはBLX）上の信号量を増幅する。センスアンプSAで増幅されたデータは、読み出し動作中にコラムスイッチを介してデータバスDB（図１）に伝達され、書き込み動作中にビット線BLZ（またはBLX）を介してメモリセルMCに書き込まれる。
【００７２】
図４は、FCRAMの試験モード中のメモリアレイARYの動作を示している。
【００７３】
試験モードに移行する前に、図３に示したように、偶数番号のワード線のうち所定数のワード線（例えば、WL0、WL2、WL4の３本；第１ワード線）に接続されるメモリセルMCに高レベルデータが書き込まれる。また、偶数番号のワード線のうち別の所定数のワード線（例えば、WL10、WL12の２本；第２ワード線）に接続されるメモリセルMCに低レベルデータが書き込まれる。
【００７４】
試験モードの動作は、第１選択期間および第２選択期間に分けられる。第１選択期間では、高レベルデータが書き込まれたメモリセルMCに接続されたワード線WLが順次選択され、複数本のワード線WLが所定の期間多重選択される。第２選択期間では、低レベルデータが書き込まれたメモリセルMCに接続されたワード線WLが、第１選択期間中に選択されたワード線WLとともに多重選択される。
【００７５】
第１選択期間では、まず、ビット線ショート信号BRSXが低レベルに変化し、ビット線BLZ、BLXのプリチャージ動作が停止する。次に、ワード線WL0が選択され、メモリセルMCから高レベルデータがビット線BLZに読み出される。ワード線WL0の選択により、ビット線BLZ、BLXに電圧差が生じる。
【００７６】
この後、ラッチイネーブル信号LEXが低レベルに変化し、センスアンプSAが活性される。センスアンプSAの活性化により、ビット線BLZ、BLXの電圧差が増幅される。ビット線BLZ、BLXの電圧は、電源電圧VIIおよび接地電圧VSSまでそれぞれ変化する。ワード線WL0に接続されたメモリセルMCのセル電圧STRは、メモリセルMCがビット線BLZに接続されるときに一時下がるが、センスアンプSAの増幅動作により電源電圧VIIまで上昇する。
【００７７】
次に、ワード線WL0を選択した状態で、ワード線WL2が選択され、高レベルデータを保持する別のメモリセルMCがビット線BLZに接続される。このとき、ビット線BLZの電圧は、センスアンプSAが増幅動作により電源電圧VIIに変化している。このため、ワード線WL2に接続されたメモリセルMCに、高レベルデータが書き戻される。
【００７８】
次に、ワード線WL0、WL2を選択した状態で、ワード線WL4が選択され、高レベルデータを保持するさらに別のメモリセルMCがビット線BLZに接続される。ワード線WL2に接続されたメモリセルMCに、高レベルデータが書き戻される。このようにして、ビット線BLZに接続される所定数のメモリセルMCが、ビット線BLZを介して互いに接続され、高レベルデータが書き込まれる。
【００７９】
なお、ワード線WL2、WL4に接続されたメモリセルMCに、予め低レベルデータを保持させてもよい。これは、ワード線WL2、WL4が選択されるときに、センスアンプSAが十分に動作し、ビット線BLZ、BLXの電圧は、電源電圧VIIおよび接地電圧VSSまで変化しているためである。
【００８０】
次に、第２選択期間では、ワード線WL0、WL2、WL4を選択した状態で、ラッチイネーブル信号LEXが高レベルに変化し、センスアンプSAは、増幅動作を停止する。この後、ワード線WL10、WL12が同時に選択され、低レベルデータを保持する複数のメモリセルMCがビット線BLZに接続される。ワード線WL1-WL4に接続されたメモリセルMCのメモリセル容量およびビット線BLZに蓄積されている電荷は、ワード線WL10、WL12に接続されているメモリセルMCのメモリセル容量に再分配され、メモリセルMCの電圧およびビット線BLZの電圧は、変化する。メモリセル電圧STRは、ビット線BLZに同時に接続される高レベルデータを保持するメモリセルMCの数と、低レベルデータを保持するメモリセルMCの数に依存して決まる。
【００８１】
図４に示した例では、第１選択期間に３本のワード線WL0、WL2、WL4の選択を開始し、第２選択期間に２本のワード線WL10、WL12の選択を開始することで、メモリセル電圧STRは、電源電圧VIIの８１％に設定される。
【００８２】
次に、ビット線ショート信号BRSXが高レベルに変化し、ビット線BLZ、BLXのプリチャージされ、試験モードが終了する。
【００８３】
この後、通常動作モードにおいて、スタンバイ状態が所定の期間続けられる。そして、ワード線WL0が再び選択され、メモリセルMCからデータが読み出される。読み出したデータの論理値により、所定量の電荷が蓄積されたメモリセルMCのデータ保持特性が評価される。
【００８４】
図５は、通常動作モード中のメモリアレイARYの動作を示している。この波形は、従来の読み出し動作の波形と同じである。この例は、図４に示した第２選択期間から３０ｍｓ経過後の読み出し動作の波形（正しく読み出せる例）を示している。
【００８５】
まず、ビット線ショート信号BRSXが低レベルに変化し、ビット線BLZ、BLXのプリチャージ動作が停止する。次に、ワード線WL0が選択され、メモリセルMCから高レベルデータがビット線BLZに読み出される。メモリセル電圧STRは、試験モードの終了時に、電源電圧VIIの８１％であるが、その後のスタンバイ期間により、電荷は徐々にリークするため、８１％より低くなっている。
【００８６】
次に、ラッチイネーブル信号LEXが低レベルに変化し、センスアンプSAが活性化される。センスアンプSAの活性化により、ビット線BLZ、BLXの電圧差が増幅される。ビット線BLZ、BLXの電圧は、電源電圧VIIおよび接地電圧VSSまでそれぞれ変化する。増幅されたデータは、読み出しデータとしてデータ端子DQから出力される。この例では、ビット線BLZの電圧が電源電圧VIIまで上昇する。すなわち、メモリセル電圧STRが電源電圧VIIの８１％のとき、３０ｍｓのポーズ後に、データが正しく読み出せることが分かる。
【００８７】
この後、ワード線WL0が非選択にされる。ラッチイネーブル信号LEXが高レベルに変化し、センスアンプSAは、増幅動作を停止する。次に、ビット線ショート信号BRSXが高レベルに変化し、ビット線BLZ、BLXのプリチャージされ、読み出し動作が終了する。
【００８８】
図６は、FCRAMの試験モード中の制御回路の動作を示している。
【００８９】
基本的なタイミングは、上述した図４と同じである。すなわち、第１選択期間に、ワード線WL0、WL2、WL4が順次選択されて、ワード線WL0、WL2、WL4が多重選択される（図６（ａ））。第２選択期間に、ワード線WL10、WL12が同時に選択されて、ワード線WL0、WL2、WL4、WL10、WL12が多重選択される（図６（ｂ））。
【００９０】
１回の試験は、第１サイクル〜第４サイクル、および第４サイクルから所定期間経過後の第５サイクルで構成される。第１〜第４サイクルは、試験モード中に実行され、第５サイクルは、通常動作モード中に実行される。各サイクルは、メモリアレイARYが１回の読み出し動作を実行するための基本サイクルであり、FCRAMの外部から供給される読み出しコマンドRDに応答して実行される。
【００９１】
まず、試験制御回路３０は、試験モード信号DSRZの受信により、FCRAMを通常動作モードから試験モードに移行する。試験制御回路３０は、試験モード信号DSRZに応答して、ワード線制御信号DSRWLXを低レベルに変化させ、ビット線制御信号DSRBTZを高レベルに変化させる（図６（ｃ））センスアンプ制御回路３２は、試験モード信号DSRZに応答して、試験ラッチイネーブル信号DSRLEZを高レベルに変化させる（図６（ｄ））。
【００９２】
第１サイクルにおいて、コア制御回路２６は、読み出しコマンドRD（読み出し制御信号RDZ）に応答して、コマンドパルス信号CMDPZおよびロウタイミング信号RASZを出力する（図６（ｅ））。ロウタイミング信号RASZに応答して、アドレス信号ADDに対応するワード線WL0が選択され、メモリセルMCからビット線BLZにデータが読み出される（図６（ｆ））。ロウタイミング信号RASZは、所定の期間後にリセットされる。また、コア制御回路２６は、読み出しコマンドRDに応答して、ラッチイネーブルパルス信号LEPZを出力する（図６（ｇ））。
【００９３】
プリチャージ制御回路３４は、コマンドパルス信号CMDPZに応答してビット線ショート信号BRSXを低レベルに変化させる（図６（ｈ））。センスアンプ制御回路３２は、ラッチイネーブルパルス信号LEPZに応答してラッチイネーブル信号LEXを低レベルに変化させる（図６（ｉ））。ラッチイネーブル信号LEXの活性化により、センスアンプSAが動作し、ビット線BLZ上のデータを増幅する。
【００９４】
コア制御回路２６は、ロウタイミング信号RASZの出力から所定の期間後に、プリチャージ信号SPRDXを出力する（図６（ｊ））。プリチャージ制御回路３４は、高レベルのビット線制御信号DSRBTZを受けているため、低レベルのビット線ショート信号BRSXを出力し続ける。プリチャージ制御回路３４は、高レベルの試験ラッチイネーブル信号DSRLEZによりプリチャージ信号SPRDXをマスクし、低レベルのラッチイネーブル信号LEXを出力し続ける（図６（ｋ））。ワード線WL0の選択により読み出されたデータは、センスアンプSAによって増幅され続ける。
【００９５】
第２サイクルにおいて、コア制御回路２６は、読み出しコマンドRD（読み出し制御信号RDZ）に応答して、コマンドパルス信号CMDPZおよびロウタイミング信号RASZを出力する（図６（ｌ））。ロウタイミング信号RASZに応答して、アドレス信号ADDに対応するワード線WL2が選択される（図６（ｍ））。ワードデコーダWDECは、低レベルのワード線制御信号DSRWLXを受けているため、プリデコード信号PRAAXをリセットしない。このため、ワード線WL0、WL2が多重選択される。ビット線BLZ上で増幅された高レベルデータは、ワード線WL2に接続されたメモリセルMCに書き込まれる。
【００９６】
コア制御回路２６は、読み出しコマンドRDに応答して、ラッチイネーブルパルス信号LEPZを出力する（図６（ｎ））。しかし、ラッチイネーブル信号LEXは、既に活性化されているため、センスアンプSAは、活性化し続ける。
【００９７】
この後、プリチャージ信号SPRDXが出力される（図６（ｏ））。しかし、上述と同様に、高レベルのビット線制御信号DSRBTZのマスクにより、ビット線ショート信号BRSXおよびラッチイネーブル信号LEXは変化しない。したがって、ワード線WL0の選択により読み出されたデータは、センスアンプSAによって増幅され続ける。
【００９８】
第３サイクルにおいて、試験制御回路３０は、リフレッシュ試験信号TREFZおよびワードパルス信号WLPZを順次高レベルに変化する（図６（ｐ））。試験ラッチイネーブル信号DSRLEZは、高レベルのワードパルス信号WLPZに応答して、低レベルに変化する（図６（ｑ））。
【００９９】
コア制御回路２６は、読み出しコマンドRD（読み出し制御信号RDZ）に応答して、コマンドパルス信号CMDPZおよびロウタイミング信号RASZを出力する（図６（ｒ））。ロウタイミング信号RASZに応答して、アドレス信号ADDに対応するワード線WL4が選択される（図６（ｓ））。ワードデコーダWDECは、低レベルのワード線制御信号DSRWLXを受けているため、プリデコード信号PRAAXをリセットしない。このため、ワード線WL0、WL2、WL4が多重選択される。ビット線BLZ上で増幅された高レベルデータは、ワード線WL4に接続されたメモリセルMCに書き込まれる。
【０１００】
コア制御回路２６は、読み出しコマンドRDに応答して、ラッチイネーブルパルス信号LEPZを出力する（図６（ｔ））。しかし、ラッチイネーブル信号LEXは、既に活性化されているため、センスアンプSAは、活性化し続ける。
【０１０１】
この後、プリチャージ信号SPRDXが出力される（図６（ｕ））。試験ラッチイネーブル信号DSRLEZが低レベルに変化しているため、センスアンプ制御回路３２は、プリチャージ信号SPRDXに応答して、ラッチイネーブル信号LEXを高レベルに変化させる。このため、センスアンプSAは、非活性化し、ビット線BLZ上のデータの増幅動作は停止する。しかし、ワード線WL0、WL2、WL4は、選択され続けているため、ワード線WL0、WL2、WL4に接続されたメモリセルMCは、ビット線BLZに接続され続ける。
【０１０２】
第４サイクルにおいて、試験制御回路３０は、ワードパルス信号WLPZを高レベルに変化する（図６（ｖ））。ビット線制御信号DSRBTZは、高レベルのワードパルス信号WLPZに応答して、低レベルに変化する（図６（ｗ））。このとき、プリチャージ制御回路３４によるビット線ショート信号BRSXの高レベルへの変化を禁止するためのマスク動作が解除される。
【０１０３】
コア制御回路２６は、読み出しコマンドRD（読み出し制御信号RDZ）に応答して、コマンドパルス信号CMDPZおよびロウタイミング信号RASZを出力する（図６（ｘ））。ロウタイミング信号RASZに応答して、アドレス信号ADDに対応するワード線WL10、WL12が多重選択される（図６（ｙ））。
【０１０４】
ワードデコーダWDECは、低レベルのワード線制御信号DSRWLXを受けているため、プリデコード信号PRAAXをリセットしない。このため、ワード線WL0、WL2、WL4、WL10、WL12が多重選択される。このため、図４に示したように、ワード線WL0、WL2、WL4に接続されているメモリセル容量に蓄積されている電荷およびビット線BLZ上に蓄積されている電荷は、ワード線WL10、WL12に接続されているメモリセル容量に再分配される。すなわち、メモリセルMCに所定量の電荷が蓄積される。
【０１０５】
ビット線制御信号DSRBTZが非活性化されているため、試験制御回路３０は、ロウタイミング信号RASZの非活性化に応答して、ワード線制御信号DSRWLXを非活性化する（図６（ｚ１））。ワードデコーダWDECは、ワード線制御信号DSRWLXの非活性化に応答して、ラッチ動作を停止する。このため、ワード線WL0〜WL12は、非選択にされる（図６（ｚ２））。
【０１０６】
また、ビット線制御信号DSRBTZが非活性化されているため、プリチャージ制御回路３４は、プリチャージ信号SPRDXに応答して、ビット線ショート信号BRSXを高レベルに変化させる（図６（ｚ３））。このため、ビット線BLZ、BLXは、プリチャージされる。
【０１０７】
この後、試験モードを抜けるためのコマンドがコマンド端子CMDを介して入力され、FCRAMは、試験モードから通常動作モードに遷移する。
【０１０８】
通常動作モードにおいて、スタンバイ状態が所定の期間続けられる。そして、図５と同様に、ワード線WL0が再び選択され、メモリセルMCからデータが読み出される。読み出したデータの論理値により、所定量の電荷が蓄積されたメモリセルMCのデータ保持特性が評価される。
【０１０９】
図７は、選択されるワード線の本数に対応するメモリセルの蓄積電荷量（計算値）の相対値を示している。
【０１１０】
第１選択期間に選択されるワード線WLの本数をX、第２選択期間に新たに多重選択するワード線WLの本数をYとする。第１選択期間にX個のメモリセルMCおよびビット線BLZ（またはBLX）に蓄積される電荷量と、その後、第２選択期間にX+Y個のメモリセルMCおよびビット線BLZ（またはBLX）に蓄積される電荷量は、等しい。このため、式（１）が成立する。
【０１１１】
Viic・(Cbl＋X・Cs)＝Vst・(Cbl＋(X+Y)・Cs)   ‥‥‥  （１）
ここで、CsはメモリセルMCの容量、CblはセンスアンプSAの寄生容量を含むビット線BLZ（またはBLX）の容量、VstはメモリセルMCの電圧（セルストレージ電圧）、ViicはセンスアンプSAに供給される電源電圧である。
【０１１２】
図中の各値は、式（１）を変形した式（２）から得られる。
【０１１３】
Vst／Viic＝(Cbl＋X・Cs)／(Cbl＋(X+Y)・Cs)    ‥‥‥  （２）
図７では、メモリセルMCの容量Csを30fF、ビット線BLZ（またはBLX）の容量Cblを160fFとして計算している。
【０１１４】
図７に示すように、第１選択期間に多重選択するワード線WLの本数Xおよび第２選択期間に新たに多重選択するワード線WLの本数Yを変えることで、メモリセルMCに蓄積される電荷量は、様々な値に設定される。第１および第２選択期間に多重選択するワード線WLの本数を、それぞれ１〜８本にすることで、メモリセルMCに蓄積される電荷量を、内部電源電圧VIIの４４％〜９３％に設定できる。
【０１１５】
容量Cs、Cblは、製造条件の変動等によりばらつく。しかし、上式（１）、（２）から明らかなように、ワード線WLの本数X、Yを増やすことで、容量Cs、Cblのばらつきの影響を小さくできる。
【０１１６】
以上、本実施形態では、第１選択期間に選択されるワードWLの本数と、第２選択期間に選択されるワード線WLの本数に応じて、メモリセルMCに蓄積される電荷量を自在に設定できる。このため、選択するワード線WLの本数を変えながら評価を繰り返すことで、ダイナミックメモリセルMCを有する半導体メモリにおいて、メモリセルMCのデータ保持特性を、正確に評価できる。
【０１１７】
ビット線BLZおよび複数のメモリセルMCに蓄積される電荷量を分配することで、メモリセルMCに所望量の電荷を蓄積できるため、特別な電圧生成回路、電荷蓄積用の容量は必要ない。このため、FCRAMのチップサイズが増加することを防止できる。
【０１１８】
ビット線BLZを所定の電圧に設定するための特別な電圧生成回路を、ビット線BLZに接続する必要がない。このため、ビット線BLZの負荷を従来と同じにできる。この結果、例えば、アクセス時間が、負荷の増加により長くなることを防止できる。
【０１１９】
センスアンプ電源等の電圧生成回路を制御することでビット線の電圧を調整する従来と異なり、FCRAM内の他の電圧生成回路（プリチャージ電圧の生成回路等）は、メモリセルMCに電荷を蓄積するときの影響を受けない。このため、メモリセルMCに所望の電荷を蓄積後、他の電圧生成回路が安定するまで待つ必要はない。この結果、ダイナミックメモリセルMCのリフレッシュ特性を、短時間で評価できる。
【０１２０】
ラッチイネーブル信号LEXの非活性化を禁止するマスク回路（NORゲート）がセンスアンプ制御回路３２に形成される。このため、第１選択期間の第１および第２サイクル中に、センスアンプSAを容易に動作し続けることができる。
【０１２１】
ビット線ショート信号BRSXのリセットを禁止するマスク回路（NANDゲート）が、プリチャージ制御回路３４に形成される。このため、第１および第２選択期間中にビット線BLZのプリチャージ動作を容易に停止し続けることができる。したがって、ビット線BLZを確実にフローティングにでき、メモリセルに、所望量の電荷を正確に蓄積できる。
【０１２２】
プリデコード信号PRAAXを第１および第２選択期間中に出力し続けるためのラッチが、ワードデコーダWDECに形成される。このため、試験モード中に通常のアクセスと同様にアドレス信号ADDを順次供給するだけで、複数のワード線WLを多重選択できる。
【０１２３】
試験モードの第１選択期間中に、高レベルデータが予め書き込まれるメモリセルMCに接続されたワード線WLの一つが最初に選択され、センスアンプSAの活性化後に別のワード線WLが選択される。このため、予め第１論理レベルを書き込むメモリセルの数を最小限にでき、書き込み動作時間を短くできる。したがって、メモリセルに電荷を蓄積する期間を短くでき、メモリセルのデータ保持特性の評価時間を短くできる。
【０１２４】
図８は、本発明の半導体メモリの第２の実施形態における試験モード中のメモリアレイの動作を示している。第１の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１２５】
この実施形態では、第１選択期間に、ワード線WL0、WL2、WL4が同時に選択される。ワード線WL0、WL2、WL4に接続されるメモリセルMCには、予め高レベルデータが書き込まれている。その他の波形は、第１の実施形態（図４）と同じである。図８に示す波形を得るために、この実施形態では、第１の実施形態のコア制御回路２６に変更が加えられている。その他の構成は、第１の実施形態と同じである。
【０１２６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ワード線WL0、WL2、WL4が同時に選択することで、第１の選択期間を短くできる。この結果、メモリセルMCのデータ保持特性の評価時間を第１の実施形態に比べ短縮できる。
【０１２７】
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をDRAMに適用してもよい。
【０１２８】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のダイナミックメモリセル、前記メモリセルにそれぞれ接続された複数のワード線、および前記メモリセルに接続されたビット線を有するメモリアレイと、
前記ビット線上の信号量を増幅するセンスアンプと、
第１選択期間に、前記メモリセルの一部を前記ビット線に接続するために所定数の第１ワード線を多重選択し、前記第１選択期間後の第２選択期間に、前記第１ワード線を多重選択した状態で、前記メモリセルの別の一部を前記ビット線に接続するために所定数の第２ワード線を多重選択するワード線制御回路と、
前記第１選択期間に前記センスアンプを活性化し、前記第２選択期間に前記センスアンプを非活性化するセンスアンプ制御回路とを備えていることを特徴とする半導体メモリ。（付記２）
付記１の半導体メモリにおいて、
前記センスアンプ制御回路は、
前記メモリセルのアクセスを開始するアクセス開始信号に応答してセンスアンプ活性化信号を活性化し、前記メモリセルのアクセスを終了するアクセス終了信号に応答して前記センスアンプ活性化信号を非活性化するセンスアンプ信号生成回路と、
前記第１選択期間における最後のアクセスサイクルを除くアクセスサイクルに、前記センスアンプ活性化信号の非活性化を禁止するために前記アクセス終了信号の受け付けをマスクするセンスアンプマスク回路とを備え、
前記センスアンプは、前記センスアンプ活性化信号の活性化中に動作することを特徴とする半導体メモリ。
（付記３）
付記１の半導体メモリにおいて、
前記ワード線制御回路は、
前記ワード線のいずれかを選択するためのデコード信号をそれぞれ生成するためにアドレス信号をデコードする複数のデコード回路を備え、
前記各デコード回路は、前記第１および第２選択期間に、前記デコード信号を出力し続けるために、前記デコード信号をラッチするラッチ回路を備えていることを特徴とする半導体メモリ。
（付記４）
付記１の半導体メモリにおいて、
前記ビット線を所定の電圧にプリチャージするプリチャージ回路と、
前記第１および第２選択期間に、前記プリチャージ回路の動作を停止させるプリチャージ制御回路とを備えていることを特徴とする半導体メモリ。
（付記５）
付記４の半導体メモリにおいて、
前記プリチャージ制御回路は、
前記メモリセルのアクセスを開始するアクセス開始信号に応答してプリチャージ制御信号を活性化し、前記メモリセルのアクセスを終了するアクセス終了信号に応答して前記プリチャージ制御信号を非活性化するプリチャージ信号生成回路と、
前記第１選択期間に、前記プリチャージ制御信号の非活性化を禁止するために、前記アクセス終了信号の受け付けをマスクするプリチャージマスク回路とを備え、
前記プリチャージ回路は、前記プリチャージ制御信号の活性化中に動作することを特徴とする半導体メモリ。
（付記６）
付記１の半導体メモリにおいて、
前記ワード線制御回路は、前記第１ワード線の一つを最初に選択し、前記センスアンプの活性化後に前記第１ワード線の残りを選択することを特徴とする半導体メモリ。
（付記７）
付記６の半導体メモリにおいて、
前記第１選択期間にアクセスされるメモリセルのうち、少なくとも最初に選択される前記第１ワード線の一つに接続されるメモリセルは、予め第１論理レベルが書き込まれ、前記第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれることを特徴とする半導体メモリ。
（付記８）
付記１の半導体メモリにおいて、
前記ワード線制御回路は、前記第１ワード線を同時に選択することを特徴とする半導体メモリ。
（付記９）
付記８の半導体メモリにおいて、
前記第１選択期間にアクセスされるメモリセルは、予め第１論理レベルが書き込まれ、
前記第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれることを特徴とする半導体メモリ。
（付記１０）
付記１の半導体メモリにおいて、
前記第１および第２選択期間は、前記メモリセルのデータ保持特性を評価するための試験モード中に設定されることを特徴とする半導体メモリ。
（付記１１）
第１選択期間に、複数のダイナミックメモリセルにそれぞれ接続された所定数の第１ワード線を多重選択し、
前記メモリセルに接続されたビット線上の信号量を増幅するためにセンスアンプを活性化し、
信号量の増幅後に前記センスアンプを非活性化し、
前記第１ワード線を選択した状態で、複数のダイナミックメモリセルにそれぞれ接続された所定数の第２ワード線を多重選択し、
前記第１ワード線に接続された前記メモリセルの蓄積電荷および前記ビット線の蓄積電荷を、前記第２ワード線に接続された前記メモリセルに再分配することを特徴とするダイナミックメモリセルの電荷蓄積方法。
（付記１２）
付記１１のダイナミックメモリセルの電荷蓄積方法において、
電荷を再分配した後に、前記第１および第２ワード線を非選択し、
所定時間後に、前記メモリセルの少なくともいずれかからデータを読み出すことを特徴とするダイナミックメモリセルの電荷蓄積方法。
（付記１３）
付記１１のダイナミックメモリセルの電荷蓄積方法において、
前記第１ワード線の一つを最初に選択し、前記センスアンプの活性化後に前記第１ワード線の残りを選択することを特徴とするダイナミックメモリセルの電荷蓄積方法。
（付記１４）
付記１３のダイナミックメモリセルの電荷蓄積方法において、
前記第１選択期間にアクセスされるメモリセルのうち、少なくとも最初に選択される前記第１ワード線の一つに接続されるメモリセルは、予め第１論理レベルが書き込まれ、前記第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれることを特徴とするダイナミックメモリセルの電荷蓄積方法。
（付記１５）
付記１１のダイナミックメモリセルの電荷蓄積方法において、
前記第１ワード線を同時に選択することを特徴とするダイナミックメモリセルの電荷蓄積方法。
（付記１６）
付記１５のダイナミックメモリセルの電荷蓄積方法において、
前記第１選択期間にアクセスされるメモリセルは、予め第１論理レベルが書き込まれ、前記第２選択期間にアクセスされるメモリセルは、予め第２論理レベルが書き込まれることを特徴とするダイナミックメモリセルの電荷蓄積方法。
（付記１７）
付記１１のダイナミックメモリセルの電荷蓄積方法において、
前記第１および第２選択期間は、前記メモリセルのデータ保持特性を評価するための試験モード中に設定されることを特徴とするダイナミックメモリセルの電荷蓄積方法。
【０１２９】
付記５では、プリチャージ回路のプリチャージ信号生成回路は、プリチャージ制御信号の活性化中に動作する。プリチャージ制御回路は、メモリセルのアクセスを開始するアクセス開始信号に応答してプリチャージ制御信号を活性化し、メモリセルのアクセスを終了するアクセス終了信号に応答してプリチャージ制御信号を非活性化する。プリチャージ回
路のプリチャージマスク回路は、第１選択期間に、アクセス終了信号の受け付けをマスクする。このマスクにより、プリチャージ制御信号の非活性化が禁止される。このため、プリチャージマスク回路により、第１選択期間中、ビット線のプリチャージ動作を停止し続けることができる。
【０１３０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１３１】
本発明の半導体メモリおよびダイナミックメモリセルの電荷蓄積方法では、選択する第１ワード線の本数およびその後に選択する第２ワード線の本数に応じて、メモリセルに所望量の電荷を蓄積できる。特別な電圧生成回路、電荷蓄積用の容量を用意することなく、メモリセルに所望量の電荷を蓄積できるため、半導体メモリのチップサイズが増加することを防止できる。
【０１３２】
ビット線に電荷供給用の特別な回路を接続する必要がないため、ビット線の負荷を従来と同じにできる。この結果、例えば、アクセス時間が、負荷の増加により長くなることを防止できる。
【０１３３】
選択する第１ワード線の本数およびその後に選択する第２ワード線の本数を変えながら、評価を繰り返すことで、ダイナミックメモリセルを有する半導体メモリにおいて、メモリセルのデータ保持特性を、正確に評価できる。
【０１３４】
本発明の半導体メモリでは、センスアンプマスク回路により、第１選択期間の所定期間中、センスアンプを動作し続けることができる。
【０１３５】
本発明の半導体メモリでは、簡易な回路で、一度生成されたデコード信号を保持できるため、通常のアクセスと同様にアドレスを順次供給するだけで、ワード線を多重選択できる。
【０１３６】
本発明の半導体メモリでは、プリチャージマスク回路により、第１選択期間中、ビット線のプリチャージ動作を停止し続けることができる。
【０１３７】
本発明の半導体メモリでは、第１ワード線の一つを最初に選択し、センスアンプの活性化後に第１ワード線の残りを選択することで、予め第１論理レベルを書き込むメモリセルの数を最小限にできる。このため、書き込み動作時間を短くできる。この結果、メモリセルに電荷を蓄積する期間を短くでき、メモリセルのデータ保持特性の評価時間を短くできる。
【０１３８】
本発明の半導体メモリでは、第１ワード線を同時に選択することで、第１選択期間を最小限にでき、メモリセルに電荷を蓄積する期間を短くできる。この結果、メモリセルの電荷保持特性の評価時間を短縮できる。
【図面の簡単な説明】
【０１３９】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示した試験制御回路、センスアンプ制御回路、プリチャージ制御回路およびワードデコーダの詳細を示す回路図である。
【図３】図１に示したメモリアレイ、プリチャージ回路およびセンスアンプアレイの詳細を示す回路図である。
【図４】第１の実施形態におけるFCRAMの試験モード中のメモリアレイの動作を示す波形図である。
【図５】第１の実施形態における通常動作モード中のメモリアレイの動作を示す波形図である。
【図６】第１の実施形態におけるFCRAMの試験モード中の制御回路の動作を示すタイミング図である。
【図７】第１の実施形態における選択されるワード線の本数に対応するメモリセルの蓄積電荷量を示す説明図である。
【図８】本発明の半導体メモリの第２の実施形態における試験モード中のメモリアレイの動作を示す波形図である。
【符号の説明】
【０１４０】
１０  コマンド制御回路
１２  モードレジスタ
１４  リフレッシュタイマ
１６  リフレッシュ制御回路
１８  リフレッシュアドレスカウンタ
２０  アドレス入力回路
２２  データ入出力回路
２４  アドレス切替回路
２６  コア制御回路
２８  メモリコア
３０  試験制御回路
３２  センスアンプ制御回路
３４  プリチャージ制御回路
【国際調査報告】
2004079745.tif 000013
2004079745.tif 000014
2004079745.tif 000015
2004079745.tif 000016