(57)【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルと、第３領域に電源回路用の容量素子とを有する半導体装置であって、
前記不揮発性メモリセルは、前記第１領域において、前記半導体基板の主面に形成された第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域において、前記半導体基板の主面に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極との間に形成された第３絶縁膜とを含み、
前記容量素子は、前記第３領域に形成された前記半導体基板の素子分離部に囲まれた第１活性領域と、前記半導体基板の前記素子分離部に囲まれた前記第１活性領域上に第１容量絶縁膜を介して設けられた下部電極との間で形成された第１容量部と、前記下部電極と、前記下部電極上に第２容量絶縁膜を介して設けられた上部電極との間で形成された第２容量部とを含み、
前記下部電極は前記第１ゲート電極と同一層の第１導体膜からなり、前記第２容量絶縁膜は前記第２絶縁膜と同一層からなり、前記上部電極は前記第２ゲート電極と同一層の第２導体膜からなり、
前記下部電極の平面形状は、第１の間隔を設けて第１の幅の前記第１導体膜が第１方向に沿って複数本延在し、第２の間隔を設けて第２の幅の前記第１導体膜が前記第１方向と交差する第２方向に沿って複数本延在することで形成された格子形状であり、
前記第１方向において、前記下部電極は、その端部に第１引き出し部を有し、前記第１引き出し部において、前記下部電極は、第１導体プラグを介して前記下部電極の上に位置する第１配線と電気的に接続されており、
前記第２方向において、前記上部電極は、その端部に第２引き出し部を有し、前記第２引き出し部において、前記上部電極は、第２導体プラグを介して前記上部電極の上に位置する第２配線と電気的に接続されており、
前記上部電極は前記第１及び前記第２引き出し部以外の領域に複数の開口を有し、前記下部電極は前記複数の開口内に設けられた第３導体プラグを介して、前記上部電極の上に位置する第３配線に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルと、第３領域に電源回路用の容量素子とを有する半導体装置であって、
前記不揮発性メモリセルは、前記第１領域において、前記半導体基板の主面に形成された第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域において、前記半導体基板の主面に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極との間に形成された第３絶縁膜とを含み、
前記容量素子は、前記第３領域に形成された前記半導体基板の素子分離部に囲まれた第１活性領域と、前記半導体基板の前記素子分離部に囲まれた前記第１活性領域上に第１容量絶縁膜を介して設けられた下部電極との間で形成された第１容量部と、前記下部電極と、前記下部電極上に第２容量絶縁膜を介して設けられた上部電極との間で形成された第２容量部とを含み、
前記下部電極は前記第１ゲート電極と同一層の第１導体膜からなり、前記第２容量絶縁膜は前記第２絶縁膜と同一層からなり、前記上部電極は前記第２ゲート電極と同一層の第２導体膜からなり、
前記下部電極の平面形状は、第１の間隔を設けて第１の幅の線状の前記第１導体膜が第１方向に沿って複数本延在するストライプ形状であり、
前記第１方向において、前記下部電極は、その端部に第１引き出し部を有し、前記第１引き出し部において、前記下部電極は、第１導体プラグを介して前記下部電極の上に位置する第１配線と電気的に接続されており、
前記第１方向と交差する第２方向において、前記上部電極は、その端部に第２引き出し部を有し、前記第２引き出し部において、前記上部電極は、第２導体プラグを介して前記上部電極の上に位置する第２配線と電気的に接続されており、
前記上部電極は前記第１及び前記第２引き出し部以外の領域に複数の開口を有し、前記下部電極は前記複数の開口内に設けられた第３導体プラグを介して、前記上部電極の上に位置する第３配線に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、前記第１の幅は前記下部電極の厚さよりも小さく、前記第１の間隔は前記下部電極の厚さよりも小さいことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、前記第１容量絶縁膜は単層膜であり、前記第２容量絶縁膜は前記電荷蓄積層を含む積層膜であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、前記第１容量絶縁膜は周辺回路を構成する第３電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜からなることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、前記第３絶縁膜は前記第２絶縁膜と同一層であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、更に、前記素子分離部で囲まれた給電部である第２活性領域に電気的に接続された第４導体プラグを有し、前記第４導体プラグが前記第２配線に電気的に接続されていることにより、前記第１容量部と前記第２容量部とが並列に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記第１導体膜は第１ポリシリコン膜からなり、前記第２導体膜は第２ポリシリコン膜からなり、前記上部電極を構成する前記第２ポリシリコン膜の上面にはシリサイド層が形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記複数の開口は、前記下部電極の前記第１方向に沿って延在する線状の前記第１導体膜上に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、前記複数の開口は、前記第１方向に沿って１列に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、前記第１配線、前記第２配線及び前記第３配線は、タングステン膜、アルミニウム膜又は銅膜からなることを特徴とする半導体装置。
【請求項１２】
半導体基板と、前記半導体基板に形成され、前記半導体基板の活性領域を区画する素子分離部と、前記半導体基板上に形成された容量素子とを有する半導体装置であって、
前記容量素子は、前記活性領域に形成され、かつ、前記容量素子の第１電極を構成するウェルと、前記ウェル上に形成された第１容量絶縁膜と、前記第１容量絶縁膜上に形成された第２電極と、前記第２電極上に形成された第２容量絶縁膜と、前記第２容量絶縁膜上に形成された第３電極とを有し、
前記第２電極は、第１方向において第１の幅、前記第１方向と交差する第２方向において第２の幅を有する溝を、複数有し、
前記複数の溝の内部には、前記第２容量絶縁膜の一部および前記第３電極の一部が埋め込まれており、
前記第１方向において、前記第２電極は、その端部に第１引き出し部を有し、前記第１引き出し部において、前記第２電極は、第１導体プラグを介して前記第２電極の上に位置する第１配線と電気的に接続されており、
前記第２方向において、前記第３電極は、その端部に第２引き出し部を有し、前記第２引き出し部において、前記第３電極は、第２導体プラグを介して前記第３電極の上に位置する第２配線と電気的に接続されており、
前記第３電極は前記第１及び前記第２引き出し部以外の領域に複数の開口を有し、前記第２電極は前記複数の開口内に設けられた第３導体プラグを介して、前記第３電極の上に位置する第３配線に電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記複数の溝の深さは、前記溝の第１の幅よりも大きいことを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、前記複数の溝は、前記第１方向並びに前記第２方向において複数存在し、前記第２電極の平面形状は格子形状であることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記第２電極は第１ポリシリコン膜からなり、前記第３電極は第２ポリシリコン膜からなり、前記第２ポリシリコン膜の上面には、シリサイド層が形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、前記第１配線、前記第２配線及び前記第３配線は、タングステン膜、アルミニウム膜又は銅膜からなることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、更に、前記第１電極に電気的に接続された第４導体プラグを有し、前記第１電極は前記第４導体プラグを介して前記第２配線に電気的に接続されていることを特徴とする半導体装置。
【請求項１８】
請求項１２記載の半導体装置において、前記第１引き出し部は、前記第２電極及び前記第３電極の内の前記第２電極のみが存在する領域であり、前記第２引き出し部は、前記第２電極及び前記第３電極の内の前記第３電極のみが存在する領域であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に搭載した半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特開２００３−２０４００３号公報（特許文献１）には、下部電極、容量絶縁膜および上部電極からなる容量素子を含む昇圧回路と、不揮発性記憶素子とを備えた半導体記憶装置が開示されている。この容量素子の下部電極は、その形状が加工されることによって表面積を増大させた形状とされている。また、容量素子の下部電極および上部電極は、それぞれ不揮発性記憶素子の浮遊ゲート電極および制御ゲート電極と同工程で形成されている。
【０００３】
また、特開２００３−６００４２号公報（特許文献２）には、半導体基板を第１の電極とし、この第１の電極上にそれぞれポリシリコンで構成される第２および第３の電極を積層した容量素子が開示されている。この容量素子は、第１の電極および第２の電極によって第１のキャパシタを形成し、第２の電極および第３の電極によって第２のキャパシタを形成することにより、第１および第２のキャパシタの容量を直接的に決定する構造とされている。
【０００４】
また、特開２００６−０１９３７３号公報（特許文献３）には、選択用電界効果トランジスタのゲート電極とメモリ用電界効果トランジスタのゲート電極とを有するスプリットゲート型ＭＯＮＯＳメモリセルが開示されている。
【特許文献１】特開２００３−２０４００３号公報
【特許文献２】特開２００３−６００４２号公報
【特許文献３】特開２００６−０１９３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１のように、不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に搭載することで、高機能の半導体装置を実現することが可能となる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。一般的には、そのマイクロコンピュータが必要とするプログラムが、混載された不揮発性メモリに格納されており、随時、読み出されて使用される。
【０００６】
不揮発性メモリを混載するマイクロコンピュータでは、不揮発性メモリの書き込み・消去動作用に、マイクロコンピュータ単独では使われない高電圧を発生するための大面積の容量素子を備える電源回路が必要とされる。この電源回路は不揮発性メモリを混載するマイクロコンピュータにおいて大きな面積を占めている。このため、電源回路用の容量素子の平面寸法の縮小が、不揮発性メモリを混載するマイクロコンピュータの平面寸法の縮小にも有効となっている。
【０００７】
まず、本発明者は、上記特許文献２の積層型容量素子を形成する際に、上記特許文献１のような不揮発性記憶素子の浮遊ゲート電極、記憶容量絶縁膜および制御ゲート電極を用いて、容量素子の下部電極、容量絶縁膜および上部電極を形成した場合の検討を行った。
【０００８】
図２７（ａ）および（ｂ）に、本発明者らが検討した積層型容量素子の要部平面図（積層型容量素子全体の４分の１）および同図（ａ）のＥ−Ｅ′線における要部断面図をそれぞれ示す。
【０００９】
積層型容量素子Ｃ４は、図２７（ａ）および（ｂ）に示すように、シリコン基板５１の素子分離部ＳＧＩで囲まれた活性領域（図２７（ａ）では網掛けのハッチングで示す領域）上に、第１容量絶縁膜５２、浮遊ゲート電極と同一層の導体膜からなる下部電極５３、第２容量絶縁膜５４、制御ゲート電極と同一層の導体膜からなる上部電極５５を順次重ねて形成する。シリコン基板５１と下部電極５３との間で第１容量部が構成され、下部電極５３と上部電極５５との間で第２容量部が構成され、第１容量部と第２容量部とを並列に接続することにより、積層型容量素子Ｃ４は形成される。なお、図２７（ａ）中の符号ＣＮＴは、積層型容量素子Ｃ４を覆う層間絶縁膜に形成した下部電極５３または上部電極５５のそれぞれの引き出し部に達するコンタクトホールである。
【００１０】
この積層型容量素子Ｃ４を用いることにより、下部電極５３とシリコン基板５１との間で形成される第１容量部を用いない単層型容量素子よりも、同じ平面寸法で、１．５倍〜２倍程度大きい容量を得ることができる。従って、単層型容量素子を用いた場合よりも、積層型容量素子Ｃ４を用いた場合の方が、電源回路用の容量素子の平面寸法を小さくすることができる。
【００１１】
しかしながら、半導体装置の低コスト化を図るために、不揮発性メモリを混載するマイクロコンピュータでは、それに搭載する電源回路用の容量素子のさらなる平面寸法の縮小が望まれており、例えば単層型容量素子よりも、同じ平面寸法で、２倍以上大きい容量を得ることが可能な電源回路用の容量素子が必要とされている。
【００１２】
本発明の目的は、容量素子を有する半導体装置において、性能を損なうことなく、さらに余分な製造工程を追加することなく、容量素子の面積を縮小することのできる技術を提供することにある。
【００１３】
また、本発明の他の目的は、不揮発性メモリを混載するマイクロコンピュータに搭載される電源回路用の容量素子に適用する場合に、特に有効な技術を提供することにある。
【００１４】
また、本発明の他の目的は、スプリットゲート型ＭＯＮＯＳメモリセルを用いた不揮発性メモリを混載するマイクロコンピュータに積層型容量素子を形成する際に、特に有効な技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、一実施例の概要を簡単に説明すれば、次のとおりである。
【００１７】
本実施例は、半導体基板に形成され、かつ、半導体基板の活性領域を区画する素子分離部と、半導体基板上に形成された容量素子とを有する半導体装置である。容量素子は、活性領域に形成され、かつ、容量素子の第１電極を構成するウェルを有する。さらに、ウェル上に形成された第１容量絶縁膜を有する。さらに、第１容量絶縁膜上に形成された第２電極を有する。さらに、前記第２電極上に形成された第２容量絶縁膜を有する。さらに、第２容量絶縁膜上に形成された第３電極を有する。また、第２電極には、第１の方向において第１の幅を有する複数の溝が形成されている。また、複数の溝の内部には、第２容量絶縁膜の一部および第３電極の一部が埋め込まれている。また、第２電極の厚さは、第１の方向における複数の溝の間隔よりも大きいことを特徴とする。
【００１８】
本実施例は、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルを用いた不揮発性メモリと、電源回路用の容量素子とを同一半導体基板上に有する半導体装置である。また、周辺回路の高耐圧系電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜を介して設けられた、半導体基板の活性領域と、選択用電界効果トランジスタのゲート電極と同一層の導体膜からなる下部電極との間で第１容量部を構成している。また、電荷蓄積層を含む多層構造の絶縁膜と同一層の絶縁膜を介して設けられた、下部電極と、メモリ用電界効果トランジスタのゲート電極と同一層の導体膜からなる上部電極との間で第２容量部を構成している。また、第１容量部と第２容量部とを並列に接続することによって積層型の容量素子が構成されている。また、下部電極の平面形状を、第１の間隔を設けて第１の幅の線状の導体膜が第１の方向に沿って複数本形成している。また、第２の間隔を設けて第２の幅の線状の導体膜が第１の方向と交差する第２の方向に沿って複数本形成された格子形状とする。
【００１９】
本実施例は、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルを用いた不揮発性メモリと、電源回路用の容量素子とを同一半導体基板上に形成する半導体装置の製造方法である。まず、半導体基板の活性領域の表面に、周辺回路の高耐圧系電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜を介して、選択用電界効果トランジスタのゲート電極と同一層の導体膜からなる下部電極を形成することにより第１容量部を形成する。その後、下部電極上に電荷蓄積層を含む多層構造の絶縁膜と同一層の絶縁膜を介して、メモリ用電界効果トランジスタのゲート電極と同一層の導体膜からなる上部電極を形成することにより第２容量部を形成する。その後、第１容量部と第２容量部とを並列に接続することにより積層型の容量素子を形成する。その後、容量素子の下部電極の平面形状を、第１の間隔を設けて第１の幅の線状の導体膜が第１の方向に沿って複数本形成している。また、第２の間隔を設けて第２の幅の線状の導体膜が第１の方向と交差する第２の方向に沿って複数本形成された格子形状とする。
【発明の効果】
【００２０】
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
積層型の容量素子の容量面積を大きくすることができるので、平面寸法を小さくしても、単層型容量素子と同じ容量を得ることができる。従って、電源回路用の容量素子について、性能を損なうことなく、さらに余分な製造工程を追加することなく、その面積を縮小することが可能となる。また、特に、不揮発性メモリ混載マイコンを有する半導体装置の低コスト化を図る場合に有効である。
【発明を実施するための最良の形態】
【００２２】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また、本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、本実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２５】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
前述の浮遊ゲート電極を用いたフローティングゲート方式は、電気的に孤立した導電体に電荷を蓄える電荷保持方式であるが、これとは異なる電荷保持方式として、窒化膜のような電荷を蓄積する性質をもつ絶縁体に電荷を蓄えるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式がある。このＭＯＮＯＳ方式は、絶縁体に電荷を蓄える離散的記憶方式であるため、幾つかのリークパスがあっても全保持電荷が失われることがなく、絶縁体を取り囲む酸化膜欠陥に強いという利点を有する。従って、８ｎｍ以下の薄い酸化膜も適用可能で微細化に向くこと、低確率で起こる欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいことなどから、近年、微細化の進展につれて注目されている電荷保持方式の一つである。
【００２７】
ＭＯＮＯＳ方式不揮発性メモリのメモリセルのなかでも、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルは、注入効率の良いＳＳＩ（Source Side Injection）方式を採用できるため書込みの高速化および電源部面積の低減を図ることができる。また、ＳＳＩ方式は、ＦＮトンネル注入方式に比べて比較的低い電圧で動作可能であり、例えば、メモリセルの選択用電界効果トランジスタおよびこれに接続する電界効果トランジスタを、素子面積の小さい低電圧系の電界効果トランジスタで構成できる。従って、周辺回路の面積を低減できることから論理用半導体装置との混載用途に適している。
【００２８】
特に微細化に適したスプリットゲート型ＭＯＮＯＳメモリセルとして、自己整合を利用して選択用電界効果トランジスタまたはメモリ用電界効果トランジスタのどちらか一方をサイドウォールで形成する構造のメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、および自己整合で形成する電界効果トランジスタのゲート長はフォトリソグラフィの最小解像寸法以下とできるという利点がある。これにより、選択用電界効果トランジスタおよびメモリ用電界効果トランジスタを各々フォトマスクで形成する従来のメモリセルに比べて、より微細なメモリセルを実現することができる。
【００２９】
そこで、本実施の形態では、スプリットゲート型ＭＯＮＯＳメモリセルから構成されるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置（以下、単にＭＯＮＯＳ方式不揮発性メモリ混載マイコンと記す）について説明する。本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリ混載マイコンに搭載されるスプリットゲート型ＭＯＮＯＳメモリセルおよび電源回路用の積層型容量素子を図１〜図８を用いて説明する。
【００３０】
まず、図１を用いて本発明の一実施の形態によるスプリットゲート型ＭＯＮＯＳメモリセルの構造の一例を説明する。図１はスプリットゲート型ＭＯＮＯＳメモリセルの要部断面図である。
【００３１】
図１に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、半導体基板１には埋め込みｎウェルＮＷおよびｐウェルＰＷが形成されている。半導体基板１の主面（デバイス形成面）には本実施の形態によるメモリセルＭＣ１の選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄ，２ａｓと、そのｎ−型の半導体領域２ａｄ，２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００３２】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部を介して隣接している。選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＭＧは半導体基板１の主面の第１領域とは異なる第２領域に配置されている。選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３、そのゲート長は、例えば０．２〜０．３μｍ、その厚さは、例えば０．２５μｍである。メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３、そのゲート長は、例えば０．０５〜０．１５μｍである。
【００３３】
選択ゲート電極ＣＧと、メモリゲート電極ＭＧと、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域２ｂの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層３が形成されている。スプリットゲート型ＭＯＮＯＳメモリセルでＭＣ１は、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。シリサイド層３の厚さは、例えば２０ｎｍである。
【００３４】
選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍの薄い酸化シリコン膜からなるゲート絶縁膜４が設けられている。従って素子分離部上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００３５】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁の片側に設けられており、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔを積層した電荷保持用絶縁膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００３６】
電荷蓄積層ＣＳＬは、その上下を絶縁膜６ｂ，６ｔに挟まれた状態で設けられており、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍである。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン膜等からなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ、絶縁膜６ｔの厚さは、例えば５〜１５ｎｍである。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコン膜で形成することもできる。
【００３７】
半導体領域７は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１方向に延在するメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向である第２方向に延在する第１層配線Ｍ１が接続されている。この配線Ｍ１が、各メモリセルＭＣ１のビット線を構成している。
【００３８】
次に、本発明の一実施の形態による電源回路用の積層型容量素子の構造を図２〜図８により説明する。図２〜図４は電源回路用の第１例の積層型容量素子を説明する図であり、図２（ａ）は電源回路用の第１例の積層型容量素子の要部平面図（積層型容量素子全体の４分の１）、図２（ｂ）は積層型容量素子の回路構成の一例を示す説明図、図３は図２（ａ）のＡ−Ａ′線における要部断面図、図４は図２（ａ）のＢ−Ｂ′線における要部断面図である。また、図５〜７は電源回路用の第２例の積層型容量素子を説明する図であり、図５は電源回路用の第２例の積層型容量素子の要部平面図（積層型容量素子全体の４分の１）、図６は図５のＣ−Ｃ′線における要部断面図、図７は図５のＤ−Ｄ′線における要部断面図である。図８は電源回路用の第３例の積層型容量素子を説明する図であり、図８は電源回路用の第３例の積層型容量素子の要部平面図（積層型容量素子全体の４分の１）である。なお、図２（ａ）、図５および図８では、配線の記載を省略している。
【００３９】
まず、電源回路用の第１例の積層型容量素子Ｃ１について説明する。図２〜図４に示すように、半導体基板１の主面の活性領域（図２（ａ）では網掛けのハッチングで示す領域）に積層型容量素子Ｃ１が形成されている。この活性領域の外形寸法（平面寸法）は、例えば１０μｍ×１０μｍ（図２（ａ）には、この４分の１である５μｍ×５μｍを記載している）である。積層型容量素子Ｃ１の半導体基板１の主面上には、周辺回路の高耐圧系ＭＩＳのゲート絶縁膜と同一層の絶縁膜が形成されており、この絶縁膜が第１容量絶縁膜８となる。さらに、第１容量絶縁膜８上にメモリセルＭＣ１の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導体膜からなる下部電極ＣＧｃｂと、メモリセルＭＣ１のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと同一層の導体膜からなる上部電極ＭＧｃｔとが形成され、下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間に形成された絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一層の絶縁膜が第２容量絶縁膜９となる。
【００４０】
すなわち、第１容量絶縁膜（周辺回路の高耐圧系ＭＩＳのゲート絶縁膜と同一層の絶縁膜）８を介して設けられた半導体基板１の活性領域と下部電極ＣＧｃｂとの間で第１容量部が構成される。本実施の形態では、半導体基板１には埋め込みｎウェルＮＷおよびｐウェルＰＷが形成されており、ｐウェルＰＷと下部電極ＣＧｃｂとの間で第１容量部は構成されている。また、第２容量絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一層の絶縁膜）９を介して設けられた下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で第２容量部が構成されている。このように、この２つの容量部を並列に接続することによって、積層型容量素子Ｃ１が構成されている。
【００４１】
また、本実施の形態では、容量素子の電極の１つとしてｐウェルＰＷを例示しているが、これに替えて、ｎウェルを用いることも可能である。
【００４２】
図２（ｂ）示すように、２つの容量部（第１容量部および第２容量部）は上部電極ＭＧｃｔと半導体基板１の活性領域（ｐウェルＰＷ）とを接続することにより、並列に接続することができる。例えば半導体基板１の主面に素子分離部ＳＧＩで囲まれた活性領域（ｐウェルＰＷ）の給電部ＧＬを形成し、積層型容量素子Ｃ１を覆う層間絶縁膜１８に形成されて活性領域（ｐウェルＰＷ）の給電部ＧＬに達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧと、積層型容量素子Ｃ１を覆う層間絶縁膜１８に形成されて上部電極ＭＧｃｔの引き出し部に達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧとを第１層配線Ｍ１により接続することによって、２つの容量部（第１容量部および第２容量部）を並列に接続することができる。なお、下部電極ＣＧｃｂおよび上部電極ＭＧｃｔにはそれぞれ積層型容量素子Ｃ１の容量には寄与しない引き出し部が設けられており、この引き出し部に達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１層配線Ｍ１が下部電極ＣＧｃｂまたは上部電極ＭＧｃｔにそれぞれ接続されている。
【００４３】
第１容量絶縁膜（周辺回路の高耐圧系ＭＩＳのゲート絶縁膜）８の厚さは、例えば１５ｎｍであり、第２容量絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ）９の厚さは、例えば１０〜４５ｎｍである。下部電極ＣＧｃｂの外形寸法は、例えば１０．８μｍ×１０．４μｍ（図２（ａ）には、この４分の１である５．４μｍ×５．２μｍを記載している）であり、容量部を構成する下部電極ＣＧｃｂの容量に寄与する平面寸法は、例えば１０μｍ×１０μｍである。また、上部電極ＭＧｃｔの外形寸法は、例えば１０μｍ×１１．４μｍ（図２（ａ）には、この４分の１である５μｍ×５．７μｍを記載している）であり、容量部を構成する上部電極ＭＧｃｔの容量に寄与する平面寸法は、例えば１０μｍ×１０．４μｍである。
【００４４】
また、下部電極ＣＧｃｂの平面形状は、第１の間隔を設けて第１の幅の線状の導体膜が第１の方向に沿って複数本形成され、第２の間隔を設けて第２の幅の線状の導体膜が第２の方向（第１の方向と交差する方向）に沿って複数本形成された格子形状（井桁形状）となっている。第１の方向に沿って形成された線状の導体膜の第１の間隔Ｓ１は、例えば０．１５μｍ、第１の幅Ｗ１は、例えば０．１μｍであり、第２の方向に沿って形成された線状の導体膜の第２の間隔Ｓ２は、例えば０．７μｍ、第２の幅Ｗ２は、例えば０．３μｍである。
【００４５】
すなわち、下部電極ＣＧｃｂには複数の溝が形成されている。各溝の第１の方向における長さはＳ１であり、各溝は第１の方向において、それぞれＷ１の間隔で配置されている。また、各溝の第２の方向における長さはＳ２であり、各溝は第２の方向において、それぞれＷ２の間隔で配置されている。このように、本実施の形態においては、幅Ｓ１と幅Ｓ２を有する四角形状の溝が、複数個配置された例を示している。
【００４６】
ところで、格子形状を構成する線状の下部電極ＣＧｃｂでは、下部電極ＣＧｃｂの厚さよりも、下部電極ＣＧｃｂの第１の方向に沿って形成された線状の導体膜の第１の幅Ｗ１および第１の間隔Ｓ１、または第２の方向に沿って形成された線状の導体膜の第２の幅Ｗ２および第２の間隔Ｓ２を小さくすることにより、下部電極ＣＧｃｂの側壁分の容量を増加させることができる。すなわち、下部電極ＣＧｃｂの各溝の深さ（下部電極ＣＧｃｂの厚さ）は、下部電極ＣＧｃｂの各溝の間隔Ｗ１よりも大きい。また、下部電極ＣＧｃｂの各溝の深さは、下部電極ＣＧｃｂの溝の長さＳ１よりも大きい。さらに、下部電極ＣＧｃｂの各溝の深さを、各溝の間隔Ｗ２および溝の長さＳ２より大きくすることもできる。
【００４７】
しかし、下部電極ＣＧｃｂの加工形状不良または第１の間隔Ｓ１または第２の間隔Ｓ２に形成される第２容量絶縁膜９および上部電極ＭＧｃｔの埋め込み不良などが生ずることが考えられることから、これらを考慮して下部電極ＣＧｃｂの第１の方向に沿って形成された線状の導体膜の第１の幅Ｗ１および第１の間隔Ｓ１、ならびに第２の方向に沿って形成された線状の導体膜の第２の幅Ｗ２および第２の間隔Ｓ２を決定することが好ましい。
【００４８】
例えば、下部電極ＣＧｃｂの第２の方向に沿って形成された線状の導体膜の第２の幅Ｗ２および第２の間隔Ｓ２を下部電極ＣＧｃｂの厚さＨと同じかそれよりも大きく設定し、下部電極ＣＧｃｂの第１の方向に沿って形成された線状の導体膜の第１の幅Ｗ１は下部電極ＣＧｃｂの厚さＨよりも小さく、第１の間隔Ｓ１は下部電極ＣＧｃｂの厚さＨよりも小さく設定する（Ｈ＞Ｗ１、Ｈ＞Ｓ１）。従って、本実施の形態では、下部電極ＣＧｃｂの代表的な厚さを０．２５μｍ、第１の方向に沿って形成された線状の下部電極ＣＧｃｂの第１の幅Ｗ１を、例えば０．１μｍ、第１の間隔Ｓ１を、例えば０．１５μｍとしている。
【００４９】
また、下部電極ＣＧｃｂの抵抗による遅延を低減するために、容量部を構成する下部電極ＣＧｃｂの上面に直接第１層配線Ｍ１を接続してもよい。
【００５０】
次に、容量部を構成する下部電極ＣＧｃｂの上面に直接第１層配線Ｍ１を接続した電源回路用の第２例の積層型容量素子Ｃ２について説明する。図５〜図７に示すように、積層型容量素子Ｃ２では、上部電極ＭＧｃｔに複数の開口部１０が形成されている。複数の開口部１０の内部を含む上部電極ＭＧｃｔ上には層間絶縁膜１８が形成されているが、複数の開口部１０の内側の層間絶縁膜１８にコンタクトホールＣＮＴｃが形成されて、このコンタクトホールＣＮＴｃに埋め込まれたプラグＰＬＧｃを介して、容量部を構成する下部電極ＣＧｃｂの上面に直接第１層配線Ｍ１が接続されている。すなわち、下部電極ＣＧｃｂのうち、下部電極ＣＧｃｂに形成された各溝の間に位置する領域に、複数の開口部１０が形成されている。
【００５１】
このように、容量部を構成する下部電極ＣＧｃｂの上面に直接第１層配線Ｍ１を接続することにより、下部電極ＣＧｃｂの抵抗による遅延を低減することができる。開口部１０の寸法は、例えば０．２５μｍ×０．２５μｍ、開口部１０の内側に形成されるコンタクトホールＣＮＴｃの寸法は、例えば０．１μｍ×０．１μｍである。
【００５２】
下部電極ＣＧｃｂの抵抗による遅延を防ぐためには、上部電極ＭＧｃｔに形成される開口部１０を増やすことが好ましいが、開口部１０を増やすことにより容量面積が減少する。積層型容量素子Ｃ２では、下部電極ＣＧｃｂの第２の方向に沿って形成された線状の導体膜の一つ置きに、複数（例えば９〜１０個）の開口部１０を第２の方向に沿って等間隔（例えば１μｍ間隔）で１列に配置している。この開口部１０は、第１の方向に沿っても等間隔（例えば２μｍ）で１列に配置している。
【００５３】
また、図５に示した積層型容量素子Ｃ２の平面図では、第１の方向および第２の方向に沿って等間隔で１列に配置された開口部１０を例示しているが、これに限定されるものではない。
【００５４】
次に、容量部を構成する下部電極ＣＧｃｂの上面に直接第１層配線Ｍ１を接続した電源回路用の第３例の積層型容量素子Ｃ３について説明する。図８に示すように、積層型容量素子Ｃ３では、前述した積層型容量素子Ｃ２と同様に、上部電極ＭＧｃｔに複数の開口部１０が形成されており、下部電極ＣＧｃｂの第２の方向に沿って形成された線状の導体膜の一つ置きに、複数（９〜１０個）の開口部１０が第１の方向に沿って等間隔（例えば１μｍ間隔）で１列に配置している。しかし、この開口部１０は、第１の方向に沿って１列に配置せず、第１の方向に沿って互い違いになるように配置されている。なお、開口部１０の配置は、前述した積層型容量素子Ｃ２，Ｃ３において示した配置に限定されるものではなく、種々変更できることは言うまでもない。
【００５５】
次に、電源回路用の積層型容量素子の容量について考察する。図９（ａ）に、本発明の一実施の形態による下部電極を格子形状とした積層型容量素子（例えば前述した図２〜図４に記載した積層型容量素子Ｃ１）の容量面積をまとめる。また、図９（ｂ）および（ｃ）に、それぞれ比較例である単層型容量素子の容量面積および下部電極を格子形状ではない平坦形状とした積層型容量素子（例えば前述した図２７に記載した積層型容量素子Ｃ４）の容量面積をまとめる。ここでは、第１および第２容量絶縁膜の電気的膜厚（誘電率を考慮したＳｉＯ２換算膜厚）は１５ｎｍ、下部電極の厚さは０．２５μｍ、上部電極の厚さは０．０８μｍ、活性領域の外形寸法（平面寸法）は１０μｍ×１０μｍとして、単層型容量素子、下部電極を平坦形状とする積層型容量素子および下部電極を格子形状とする積層型容量素子のそれぞれの容量面積を算出した。
【００５６】
単層型容量素子では、容量部の平面形状が、一辺が１０μｍ×１０μｍの正方形であるので、第１容量絶縁膜を挟む容量部の半導体基板の活性領域と電極との対向面積は１００μｍ２となる。
【００５７】
下部電極を平坦形状とする積層型容量素子Ｃ４では、第１容量部の平面形状が、一辺が１０μｍ×１０μｍの正方形であるので、第１容量絶縁膜を挟む第１容量部の半導体基板の活性領域と下部電極との対向面積は１００μｍ２となる。また、第２容量絶縁膜を挟む第２容量部の下部電極と上部電極との対向面積は、上部電極に開口部を形成せず、下部電極の側面の容量を加味した場合、１０９μｍ２となる。よって、上部電極に開口部を形成しない下部電極を平坦形状とする積層型容量素子Ｃ４の第１および第２容量部の合計の容量面積は２０９μｍ２となり、積層型容量素子Ｃ４は単層型容量素子よりも約２．１倍の容量を得ることができる。
【００５８】
下部電極を格子形状とする積層型容量素子Ｃ１では、第１容量部を構成する下部電極が格子形状をしていることから、第１容量絶縁膜を挟む第１容量部の半導体基板の活性領域と下部電極との対向面積は５８μｍ２（前述した図２（ａ）の第１の幅Ｗ１は０．１μｍ、第１の間隔Ｓ１は０．１５μｍ、第２の幅Ｗ２は０．３μｍ、第２の間隔Ｓ２は０．７μｍ）となる。しかし、第２容量絶縁膜を挟む第２容量部の下部電極と上部電極との対向面積は、上部電極に開口部を形成せず、下部電極の側面の容量を加味した場合、２２８μｍ２となる。よって、上部電極に開口部を形成しない下部電極を格子形状とする積層型容量素子Ｃ１の第１および第２容量部の合計の容量面積は２８６μｍ２となり、積層型容量素子Ｃ１は単層型容量素子よりも約２．９倍の容量を得ることができる。なお、上部電極に、例えば０．２５μｍ×０．２５μｍ角の開口部を５０個形成した場合であっても、これら開口部を形成したことによる容量面積の減少は３μｍ２程度である。
【００５９】
このように、本実施の形態によれば、スプリットゲート型ＭＯＮＯＳメモリセルから構成されるＭＯＮＯＳ方式不揮発性メモリ混載マイコンにおいて、周辺回路の高耐圧系ＭＩＳのゲート絶縁膜と同一層の絶縁膜を第１容量絶縁膜８とし、半導体基板１の活性領域と格子形状の下部電極ＣＧｃｂ（メモリセルＭＣ１の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導体膜）との間で、第１容量絶縁膜８を挟んで第１容量部を構成し、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一層の絶縁膜を第２容量絶縁膜９とし、格子形状の下部電極ＣＧｃｂと上部電極ＭＧｃｔ（メモリセルＭＣ１のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと同一層の導体膜）との間で、第２容量絶縁膜９を挟んで第２容量部を構成し、この２つの容量部が並列に接続された積層型容量素子Ｃ１を形成することにより、同じ平面寸法で、特別な工程を追加することなく、単層型容量素子よりも２倍以上大きい容量面積を得ることができるので、平面寸法を小さくしても単層型容量素子と同じ容量を得ることができる。従って、電源回路用の容量素子の面積を縮小することが可能となり、不揮発性メモリ混載マイコンの低コスト化を図ることができる。
【００６０】
次に、本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造方法の一例を図１０〜図２６を用いて説明する。図１０〜図２６は、ＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中にけるメモリセル、電源回路用の積層型容量素子Ｃ２（図６に示した要部断面図の一部および図７に示した要部断面図の一部）および周辺回路の高耐圧系ＣＭＩＳ（Complementary ＭＩＳ）の要部断面図である。
【００６１】
まず、図１０に示すように、例えば１〜１０Ω・ｃｍの比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。続いて半導体基板１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち、半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００６２】
次に、図１１に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷ、ｎウェルＮＷ２およびｐウェルＰＷを形成する。続いて半導体基板１の主面に不純物をイオン注入することにより、各種ＭＩＳのチャネル形成用の半導体領域を形成する。例えば半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入することにより、メモリセル形成領域の選択用ｎＭＩＳ（Ｑｎｃ）（図１参照）および周辺回路形成領域の高耐圧系ＣＭＩＳのチャネル形成用のｐ型の半導体領域５を形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば５〜３０ＫｅＶ、ドーズ量は、例えば０．５〜２×１０１３ｃｍ−２である。
【００６３】
次に、図１２に示すように、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ１２ｎｍの絶縁膜を形成した後、メモリセル形成領域の絶縁膜を除去する。続いて半導体基板１に対して酸化処理を施すことにより、メモリセル形成領域の半導体基板１の主面に、例えば酸化シリコン膜からなる厚さ１〜５ｎｍのゲート絶縁膜４を形成し、積層型容量素子形成領域の半導体基板１の主面に、例えば酸化シリコン膜からなる厚さ１５ｎｍの第１容量絶縁膜８を形成し、周辺回路の高耐圧系ＣＭＩＳ形成領域の半導体基板１の主面に、例えば酸化シリコン膜からなる厚さ１５ｎｍのゲート絶縁膜８ａを形成する。
【００６４】
次に、図１３に示すように、半導体基板１の主面上に、例えば１×１０２０〜１×１０２１ｃｍ−３の不純物濃度を有する多結晶シリコン膜からなる第１導体膜１１を堆積する。この第１導体膜１１はＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば０．２５μｍである。
【００６５】
次に、図１４に示すように、レジストパターンをマスクとして上記第１導体膜１１を加工することにより、メモリセル形成領域に選択ゲート電極ＣＧを形成し、積層型容量素子形成領域に下部電極ＣＧｃｂを形成する。選択ゲート電極ＣＧのゲート長は、例えば０．１〜０．２μｍである。このとき、積層型容量素子形成領域の下部電極ＣＧｃｂは、図２（ａ）のようなパターンになるように、複数の溝が設けられる。
【００６６】
次に、図１５に示すように、メモリセル形成領域の半導体基板１の主面にメモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域７を形成する。
【００６７】
次に、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜６ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる絶縁膜６ｔを順次堆積する。絶縁膜６ｂは熱酸化法により形成され、その厚さは、例えば１〜１０ｎｍ、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ、絶縁膜６ｔはＣＶＤ法により形成され、その厚さは、例えば５〜１５ｎｍを例示することができる。従って、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの厚さは、例えば１１〜４５ｎｍとなる。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬは、電荷保持機能に加えて、後に形成されるメモリ用ｎＭＩＳ（Ｑｎｍ）のゲート絶縁膜としても機能する。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを構成する各膜（絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔ）の構成は、製造する半導体装置の使用方法によって変わるため、ここでは代表的な構成および値のみを例示しているが、上記構成および値に限定されるものではない。
【００６８】
また、積層型容量素子領域においては、上述の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬは、上部電極ＭＧｃｔと下部電極ＣＧｃｂとの間の耐圧を確保するために形成されている。すなわち、積層型容量素子領域における電荷蓄積層ＣＳＬは、電荷保持機能を有するものではなく、耐圧確保のために形成された絶縁膜である。従って、必ずしも絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる積層膜である必要はなく、単層の絶縁膜によって形成することもできる。すなわち、耐圧を確保できるだけの膜厚を有する絶縁膜で形成されていれば良い。しかしながら、本実施の形態では、メモリセルＭＣ１と同工程で形成することで、製造工程を簡略化できるメリットがある。
【００６９】
次に、図１６に示すように、半導体基板１の主面上に、例えば１×１０２０〜１×１０２１ｃｍ−３の不純物濃度を有する多結晶シリコン膜からなる第２導体膜１２を堆積する。この第２導体膜１２はＣＶＤ法により形成され、その厚さは、例えば８０ｎｍを例示することができる。この工程の後、積層型容量素子形成領域の下部電極ＣＧｃｂに設けられた複数の溝の内部は、絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ）の一部および第２導体膜１２の一部によって埋め込まれる。
【００７０】
次に、図１７に示すように、メモリセル形成領域および周辺回路の高耐圧系ＣＭＩＳ形成領域を覆わずに、所定の箇所（後に下部電極ＣＧｃｂに開口部が形成される箇所）を開口して、積層型容量素子形成領域を覆うレジストパターンＲＰ１を形成する。続いて、このレジストパターンＲＰ１をマスクとして、上記第２導体膜１２を異方性のドライエッチング法でエッチバックすることにより、メモリセル形成領域の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介して第２導体膜１２からなるサイドウォール１２ａを形成し、積層型容量素子形成領域に第２導体膜１２からなる上部電極ＭＧｃｔを形成し、この上部電極ＭＧｃｔに開口部１０を形成し、周辺回路の高耐圧系ＣＭＩＳ形成領域の第２導体膜１２を除去する。さらに、この工程では、レジストパターンＲＰ１をマスクとして第２導体膜１２を加工し、後にメモリゲート電極に接続するコンタクトホールを形成する領域に引き出し部を形成しておく。また、メモリセル形成領域では、絶縁膜６ｔをエッチングストッパ層として第２導体膜１２がエッチバックされるが、エッチバックにより絶縁膜６ｔおよびその下の電荷蓄積層ＣＳＬがダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。絶縁膜６ｔおよび電荷蓄積層ＣＳＬが損傷すると、電荷保持特性が劣化するなどのメモリセルの特性劣化が生じることになる。
【００７１】
次に、図１８に示すように、レジストパターンＲＰ２をマスクとして、そこから露出するサイドウォール１２ａをエッチングして、メモリセル形成領域の選択ゲート電極ＣＧの側壁の片側のみに、サイドウォール１２ａからなるメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧのゲート長は、例えば０．０５〜０．１５μｍである。
【００７２】
メモリゲート電極ＭＧのゲート長は、第２導体膜１２の堆積膜厚によって決めることが可能であることから、第２導体膜１２の堆積膜厚を調整することにより、メモリゲート電極ＭＧのゲート長を調整する。例えば第２導体膜１２の堆積膜厚を薄くすればメモリゲート電極ＭＧのゲート長を短くすることができ、第２導体膜１２の堆積膜厚を厚くすればメモリゲート電極ＭＧのゲート長を長くすることができる。
【００７３】
次に、図１９に示すように、露出している絶縁膜６ｂ、６ｔおよび電荷蓄積層ＣＳＬを除去した後、レジストパターンをマスクとして、周辺回路の高耐圧系ＣＭＩＳ形成領域の第１導体膜１１を加工し、周辺回路の高耐圧系ＣＭＩＳのｎＭＩＳおよびｐＭＩＳのゲート電極１１ａを形成する。
【００７４】
次に、図２０に示すように、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路の高耐圧系ＣＭＩＳ形成領域の半導体基板１の主面にｎＭＩＳのｎ−型の半導体領域１３をゲート電極１１ａに対して自己整合的に形成する。同様に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路の高耐圧系ＣＭＩＳ形成領域の半導体基板１の主面にｐＭＩＳのｐ−型の半導体領域１４をゲート電極１１ａに対して自己整合的に形成する。
【００７５】
次に、図２１に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターン（図示せず）を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。
【００７６】
次に、図２２に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターン（図示せず）を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。
【００７７】
ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよく、同時にｎ−型の半導体領域２ａｓ，２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｓ，２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００７８】
次に、図２３に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ０．０８μｍの絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、メモリセル形成領域の選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面と、積層型容量素子形成領域の上部電極ＭＧｃｔの側面と、周辺回路の高耐圧系ＣＭＩＳ形成領域のｎＭＩＳおよびｐＭＩＳのゲート電極１１ａの側面とにサイドウォール１５を形成する。サイドウォール１５のスペーサ長は、例えば０．０６μｍである。これにより、メモリセル形成領域では、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１５によって覆うことができる。
【００７９】
次に、図２４に示すように、レジストパターンおよびサイドウォール１５をマスクとしてｎ型不純物、例えばヒ素およびリンをメモリセル形成領域の半導体基板１の主面にイオン注入することにより、メモリセル形成領域の半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。同時に、周辺回路の高耐圧系ＣＭＩＳ形成領域（ｎＭＩＳ形成領域）の半導体基板１の主面にｎ＋型の半導体領域２ｂをゲート電極１１ａに対して自己整合的に形成する。これにより、メモリセル形成領域では、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。同時に、周辺回路の高耐圧系ＣＭＩＳ形成領域（ｎＭＩＳ形成領域）では、ｎ−型の半導体領域１３およびｎ＋型の半導体領域２ｂからなるソース・ドレイン領域ＳＤｎが形成される。
【００８０】
同様にして、レジストパターンおよびサイドウォール１５をマスクとしてｐ型不純物、例えばフッ化ボロンを周辺回路の高耐圧系ＣＭＩＳ形成領域（ｐＭＩＳ形成領域）の半導体基板１の主面にｐ＋型の半導体領域１６をゲート電極１１ａに対して自己整合的に形成る。これにより、周辺回路の高耐圧系ＣＭＩＳ形成領域（ｐＭＩＳ形成領域）では、ｐ−型の半導体領域１４およびｐ＋型の半導体領域１６からなるソース・ドレイン領域ＳＤｐが形成される。
【００８１】
次に、図２５に示すように、メモリセル形成領域の選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびｎ＋型の半導体領域２ｂの上面と、積層型容量素子形成領域の上部電極ＭＧｃｔおよび開口部１０の底部に露出した下部電極ＣＧｃｂの上面と、周辺回路の高耐圧系ＣＭＩＳのゲート電極１１ａ、ｎ＋型の半導体領域２ｂおよびｐ＋型の半導体領域１６の上面とに、例えばコバルトシリサイド（ＣｏＳｉ２）層１７を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。
【００８２】
まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、メモリセル形成領域ではコバルト膜と選択ゲート電極ＣＧまたはメモリゲート電極ＭＧを構成する多結晶シリコン膜（第１導体膜１１または第２導体膜１２）およびコバルト膜と半導体基板１を構成するシリコン（ｎ＋型の半導体領域２ｂ）、積層型容量素子形成領域ではコバルト膜と下部電極ＣＧｃｂまたは上部電極ＭＧｃｔを構成する多結晶シリコン膜（第１導体膜１１または第２導体膜１２）、周辺回路の高耐圧系ＣＭＩＳ形成領域ではコバルト膜とゲート電極１１ａを構成する多結晶シリコン膜（第１導体膜１１）およびコバルト膜と半導体基板１を構成するシリコン（ｎ＋型の半導体領域２ｂまたはｐ＋型の半導体領域１６）とを反応させてコバルトシリサイド層１７を形成する。その後、未反応のコバルト膜を除去する。コバルトシリサイド層１７を形成することにより、コバルトシリサイド層１７と、その上部に形成されるプラグ等との接触抵抗を低減することができ、またメモリセル形成領域では選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗、積層型容量素子形成領域では上部電極ＭＧｃｔ自身の抵抗、周辺回路の高耐圧系ＣＭＩＳ形成領域ではゲート電極１１ａ、ソース・ドレイン領域ＳＤｎ，ＳＤｐ自身の抵抗を低減することができる。
【００８３】
次に、図２６に示すように、半導体基板１の主面上に、例えば窒化シリコン膜１８ａおよび酸化シリコン膜１８ｂからなる層間絶縁膜１８をＣＶＤ法により形成する。続いて層間絶縁膜１８にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜１８上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線Ｍ１を形成することによって、ＭＯＮＯＳ方式不揮発性メモリ混載マイコンが略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８５】
例えば、前記実施の形態では、メモリ用ｎＭＩＳのメモリゲート電極をサイドウォールで形成したスプリットゲート型ＭＯＮＯＳメモリセルを用いたが、これに限定されるものではない。例えば選択用ｎＭＩＳの選択ゲート電極をサイドウォールで形成したスプリットゲート型ＭＯＮＯＳメモリセルを用いてもよく、この場合には、第１容量絶縁膜は電荷保持用蓄積層と同一層の絶縁膜からなり、下部電極はメモリ用ｎＭＩＳのメモリゲート電極と同一層の導体膜からなり、第２容量絶縁膜は周辺回路の高耐圧系ＭＩＳのゲート絶縁膜と同一層の絶縁膜からなり、上部電極は選択用ｎＭＩＳの選択ゲート電極と同一層の導体膜からなる。
【００８６】
また、前記実施の形態では、第１容量絶縁膜を周辺回路の高耐圧系ＭＩＳのゲート絶縁膜と同一層の絶縁膜により形成したが、これに限定されるものではなく、例えば周辺回路の中耐圧系ＭＩＳ等の他のＭＩＳのゲート絶縁膜と同一層の絶縁膜により形成してもよい。
【００８７】
また、前記実施の形態では、下部電極の平面形状を格子状とした例を例示したが、他の形状で構成することも可能である。例えば下部電極を構成する導体膜が複数本に分かれ、それぞれ線状に構成したストライプ状とすることもできる。なお、ストライプ状にした場合の各下部電極の高さ、幅および間隔については、格子状の場合と同様とすることができる。その他の構成も格子状のものと同様である。
【００８８】
また、前記実施の形態では、図２（ｂ）に示すように、２つの容量部（第１容量部および第２容量部）からなる積層容量を並列接続として記載したが、これを直列接続にして使用することも可能である。上記の第１容量部および第２容量部を直列接続した場合は、並列接続した場合に比べて、容量素子全体の容量は小さくなるが、容量素子の信頼性を向上させることができる。すなわち、印可電圧が分割されることで、各々の絶縁膜にかかる電圧が低下するため、ＴＤＤＢ（Time-Dependent Dielectric Breakdown）寿命を向上させることができる。なお、直列接続する場合には、容量素子の構成は前記実施の形態と同じとし、前述の第１層配線Ｍ１等の配線の接続方法を変更することで実現できる。
【産業上の利用可能性】
【００８９】
本発明は、半導体基板上に形成された容量素子を有する半導体装置に適用することができる。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリ混載マイコンに搭載されたスプリットゲート型ＭＯＮＯＳメモリセルの一例の要部断面図である。
【図２】（ａ）は、本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリ混載マイコンに搭載された電源回路用の第１例の積層型容量素子の要部平面図である。（ｂ）は、積層型容量素子の回路構成の一例を示す説明図である。
【図３】図２（ａ）のＡ−Ａ′線における要部断面図である。
【図４】図２（ａ）のＢ−Ｂ′線における要部断面図である。
【図５】本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリ混載マイコンに搭載された電源回路用の第２例の積層型容量素子の要部平面図である。
【図６】図５のＣ−Ｃ′線における要部断面図である。
【図７】図５のＤ−Ｄ′線における要部断面図である。
【図８】本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリ混載マイコンに搭載された電源回路用の第３例の積層型容量素子の要部平面図である。
【図９】（ａ）は下部電極を格子形状とした積層型容量素子の容量面積、（ｂ）は単層型容量素子の容量面積、（ｃ）は下部電極を平坦形状とした積層型容量素子の容量面積、をまとめた説明図である。
【図１０】本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程を示す半導体基板の要部断面図である。
【図１１】図１０に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図１２】図１１に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図１３】図１２に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図１４】図１３に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図１５】図１４に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図１６】図１５に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図１７】図１６に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図１８】図１７に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図１９】図１８に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図２０】図１９に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図２１】図２０に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図２２】図２１に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図２３】図２２に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図２４】図２３に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図２５】図２４に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図２６】図２５に続くＭＯＮＯＳ方式不揮発性メモリ混載マイコンの製造工程中の図１０と同じ箇所の要部断面図である。
【図２７】本発明者らが検討した積層型容量素子の要部平面図である。
【符号の説明】
【００９１】
１  半導体基板
２ａｄ，２ａｓ，２ｂ  半導体領域
３  シリサイド層
４  ゲート絶縁膜
５  半導体領域
６ｂ，６ｔ  絶縁膜
７  半導体領域
８  第１容量絶縁膜
８ａ  ゲート絶縁膜
９  第２容量絶縁膜
１０  開口部
１１  第１導体膜
１１ａ  ゲート電極
１２  第２導体膜
１２ａ  サイドウォール
１３，１４  半導体領域
１５  サイドウォール
１６  半導体領域
１７  コバルトシリサイド層
１８  層間絶縁膜
１８ａ  窒化シリコン膜
１８ｂ  酸化シリコン膜
５１  シリコン基板
５２  第１容量絶縁膜
５３  下部電極
５４  第２容量絶縁膜
５５  上部電極
Ｃ１，Ｃ２，Ｃ３，Ｃ４  積層型容量素子
ＣＧ  選択ゲート電極
ＣＧｃｂ  下部電極
ＣＮＴ，ＣＮＴｃ  コンタクトホール
ＣＳＬ  電荷蓄積層
Ｄｒｍ  ドレイン領域
ＧＬ  給電部
Ｍ１  第１層配線
ＭＣ１  メモリセル
ＭＧ  メモリゲート電極
ＭＧｃｔ  上部電極
ＮＷ  埋め込みｎウェル
ＮＷ２  ｎウェル
ＰＬＧ，ＰＬＧｃ  プラグ
ＰＷ  ｐウェル
Ｑｎｃ  選択用ｎＭＩＳ
Ｑｎｍ  メモリ用ｎＭＩＳ
ＲＰ１，ＲＰ２  レジストパターン
ＳＧＩ  素子分離部
Ｓ１  第１の間隔
Ｓ２  第２の間隔
ＳＤｎ，ＳＤｐ  ソース・ドレイン領域
Ｓｒｍ  ソース領域
Ｗ１  第１の幅
Ｗ２  第２の幅
【図１】
0005314873.tif 000002
【図２】
0005314873.tif 000003
【図３】
0005314873.tif 000004
【図４】
0005314873.tif 000005
【図５】
0005314873.tif 000006
【図６】
0005314873.tif 000007
【図７】
0005314873.tif 000008
【図８】
0005314873.tif 000009
【図９】
0005314873.tif 000010
【図１０】
0005314873.tif 000011
【図１１】
0005314873.tif 000012
【図１２】
0005314873.tif 000013
【図１３】
0005314873.tif 000014
【図１４】
0005314873.tif 000015
【図１５】
0005314873.tif 000016
【図１６】
0005314873.tif 000017
【図１７】
0005314873.tif 000018
【図１８】
0005314873.tif 000019
【図１９】
0005314873.tif 000020
【図２０】
0005314873.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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