(57)【要約】回路面積を小さくし、かつ常時高速にデータを出力する。補助セルアレイ（２）は、メモリセルアレイ（１）のビット線アドレスが増加する側のワード線に続けて設けられる。補助セルアレイ（２）には、次ワード線アドレスの最初のビット線アドレス（Ｙ０）から所定のビット線アドレスまでのメモリセルのデータが記憶される。Ｙ−アドレスドライバ（４）は、データの複数同時読み出しが、メモリセルアレイ（１）の最後のビット線アドレス（Ｙｎ）から次ワード線アドレスの最初のビット線アドレス（Ｙ０）に渡る場合、データを最後のビット線アドレス（Ｙｎ）に続く補助セルアレイ（２）から読み出す。
2004075199.tif 000002
【特許請求の範囲】
【請求項１】
記憶したデータを複数同時に読み出して出力する半導体記憶装置において、
メモリセルアレイのビット線アドレスが増加する側のワード線に続けて設けられ、前記メモリセルアレイの次ワード線アドレスにおける最初のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイと、
前記データの複数同時読み出しが、前記メモリセルアレイの最後のビット線アドレスから次ワード線アドレスの最初のビット線アドレスに渡る場合、又は前記メモリセルアレイの次ワード線アドレスの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、前記補助セルアレイから読み出すアドレスドライバと、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記アドレスドライバは、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記メモリセルアレイの最後のビット線アドレスから前記複数同時読み出しされるデータ数以下又は未満のビット線アドレスにあるか否かを判断する判断回路と、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記データ数以下又は未満のビット線アドレスにあるとき、前記データを前記最後のビット線アドレスに続けて前記補助セルアレイから読み出す読み出し回路と、
を有することを特徴とする請求の範囲第１項記載の半導体記憶装置。
【請求項３】
前記アドレスドライバは、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記メモリセルアレイの前記次ワード線アドレスの最初のビット線アドレスから前記複数同時読み出しされるデータ数以下又は未満のビット線アドレスにあるか否かを判断する判断回路と、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記データ数以下又は未満のビット線アドレスにあるとき、前記データを前記補助セルアレイの前記前ワード線アドレスから読み出す読み出し回路と、
を有することを特徴とする請求の範囲第１項記載の半導体記憶装置。
【請求項４】
前記補助セルアレイの前記ワード線におけるセル数は、少なくとも前記複数同時読み出しされるデータ数以上であることを特徴とする請求の範囲第１項記載の半導体記憶装置。
【請求項５】
前記データの複数同時読み出しは、プリフェッチであることを特徴とする請求の範囲第１項記載の半導体記憶装置。
【請求項６】
前記補助セルアレイの前記ワード線におけるセル数は、少なくとも前記プリフェッチ数以上であることを特徴とする請求の範囲第５項記載の半導体記憶装置。
【請求項７】
前記データの複数同時読み出しは、バーストリードであることを特徴とする請求の範囲第１項記載の半導体記憶装置。
【請求項８】
前記補助セルアレイの前記ワード線におけるセル数は、少なくとも前記バーストリード数から１減算した数以上であることを特徴とする請求の範囲第７項記載の半導体記憶装置。
【請求項９】
前記補助セルアレイの前記ワード線におけるセル数は、前記バーストリード数が複数の設定値から選択可能な場合、最大のバーストリード数から１減算した数以上であることを特徴とする請求の範囲第７項記載の半導体記憶装置。
【請求項１０】
前記アドレスドライバは、外部から指定される外部アドレスから、連続した前記ビット線アドレスを生成するアドレスカウンタ回路を有することを特徴とする請求の範囲第１項記載の半導体記憶装置。
【請求項１１】
前記連続したビット線アドレスは、前記外部アドレスが変化したとき生成されることを特徴とする請求の範囲第１０項記載の半導体記憶装置。
【請求項１２】
前記連続したビット線アドレスは、外部からリード／ライト信号が入力されとき生成されることを特徴とする請求の範囲第１０項記載の半導体記憶装置。
【請求項１３】
前記メモリセルアレイ及び前記補助セルアレイは、不揮発性であることを特徴とする請求の範囲第１項記載の半導体記憶装置。
【請求項１４】
記憶したデータを複数同時に読み出して出力する半導体記憶装置において、
メモリセルアレイのビット線アドレスが減少する側のワード線に続けて設けられ、前記メモリセルアレイの前ワード線アドレスにおける最後のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイと、
前記データの複数同時読み出しが、前記メモリセルアレイの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、又は前記メモリセルアレイの最後ビット線アドレスから次ワード線アドレスの最初のビット線アドレスに渡る場合、前記補助セルアレイから読み出すアドレスドライバと、
を有することを特徴とする半導体記憶装置。
【請求項１５】
前記アドレスドライバは、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記メモリセルアレイの前記次ワード線アドレスの最初のビット線アドレスから前記複数同時読み出しされるデータ数以下又は未満のビット線アドレスにあるか否かを判断する判断回路と、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記データ数以下又は未満のビット線アドレスにあるとき、前記データを前記次ワード線アドレスの最初のビット線アドレスに続けて前記補助セルアレイから読み出す読み出し回路と、
を有することを特徴とする請求の範囲第１４項記載の半導体記憶装置。
【請求項１６】
前記アドレスドライバは、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記メモリセルアレイの最後のビット線アドレスから前記複数同時読み出しされるデータ数以下又は未満のビット線アドレスにあるか否かを判断する判断回路と、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記データ数以下又は未満のビット線アドレスにあるとき、前記データを前記補助セルアレイの前記次ワード線アドレスから読み出す読み出し回路と、
を有することを特徴とする請求の範囲第１４項記載の半導体記憶装置。
【請求項１７】
前記補助セルアレイの前記ワード線におけるセル数は、少なくとも前記複数同時読み出しされるデータ数以上であることを特徴とする請求の範囲第１４項記載の半導体記憶装置。
【請求項１８】
前記データの複数同時読み出しは、プリフェッチであることを特徴とする請求の範囲第１４項記載の半導体記憶装置。
【請求項１９】
前記補助セルアレイの前記ワード線におけるセル数は、少なくとも前記プリフェッチ数以上であることを特徴とする請求の範囲第１８項記載の半導体記憶装置。
【請求項２０】
前記データの複数同時読み出しは、バーストリードであることを特徴とする請求の範囲第１４項記載の半導体記憶装置。
【請求項２１】
前記補助セルアレイの前記ワード線におけるセル数は、少なくとも前記バーストリード数から１減算した数以上であることを特徴とする請求の範囲第２０項記載の半導体記憶装置。
【請求項２２】
前記補助セルアレイの前記ワード線におけるセル数は、前記バーストリード数が複数の設定値から選択可能な場合、最大のバーストリード数から１減算した数以上であることを特徴とする請求の範囲第２０項記載の半導体記憶装置。
【請求項２３】
前記アドレスドライバは、外部から指定される外部アドレスから、連続した前記ビット線アドレスを生成するアドレスカウンタ回路を有することを特徴とする請求の範囲第１４項記載の半導体記憶装置。
【請求項２４】
前記連続したビット線アドレスは、前記外部アドレスが変化したとき生成されることを特徴とする請求の範囲第２３項記載の半導体記憶装置。
【請求項２５】
前記連続したビット線アドレスは、外部からリード／ライト信号が入力されとき生成されることを特徴とする請求の範囲第２３項記載の半導体記憶装置。
【請求項２６】
前記メモリセルアレイ及び前記補助セルアレイは、不揮発性であることを特徴とする請求の範囲第１４項記載の半導体記憶装置。
【請求項２７】
記憶したデータを複数同時に読み出して出力する半導体記憶装置の読み出し方法において、
データの複数同時読み出しが、メモリセルアレイの最後のビット線アドレスから次ワード線アドレスの最初のビット線アドレスに渡る場合、前記データを前記メモリセルアレイのビット線アドレスが増加する側のワード線に続けて設けられ、前記メモリセルアレイの次ワード線アドレスにおける最初のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイから読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項２８】
前記データを前記補助セルから読み出す際、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記メモリセルアレイの最後のビット線アドレスから前記複数同時読み出しされるデータ数以下又は未満のビット線アドレスにあるか否かを判断し、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記データ数以下又は未満のビット線アドレスにあるとき、前記データを前記最後のビット線アドレスに続けて前記補助セルから読み出す、
ことを特徴とする請求の範囲第２７項記載の半導体記憶装置の読み出し方法。
【請求項２９】
記憶したデータを複数同時に読み出して出力する半導体記憶装置の読み出し方法において、
データの複数同時読み出しが、メモリセルアレイの次ワード線アドレスの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、前記データを前記メモリセルアレイのビット線アドレスが増加する側のワード線に続けて設けられ、前記メモリセルアレイの次ワード線アドレスにおける最初のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイから読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項３０】
前記データを前記補助セルから読み出す際、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記メモリセルアレイの次ワード線アドレスの最初のビット線アドレスから前記複数同時読み出しされるデータ数以下又は未満のビット線アドレスにあるか否かを判断し、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記データ数以下又は未満のビット線アドレスにあるとき、前記データを前記補助セルアレイの前記前ワード線アドレスから読み出す、
ことを特徴とする請求の範囲第２９項記載の半導体記憶装置の読み出し方法。
【請求項３１】
記憶したデータを複数同時に読み出して出力する半導体記憶装置の読み出し方法において、
データの複数同時読み出しが、メモリセルアレイの次ワード線アドレスの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、前記データを前記メモリセルアレイのビット線アドレスが減少する側のワード線に続けて設けられ、前記メモリセルアレイの前ワード線アドレスにおける最後のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイから読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項３２】
前記データを前記補助セルから読み出す際、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記メモリセルアレイの前記次ワード線アドレスの最初のビット線アドレスから前記複数同時読み出しされるデータ数以下又は未満のビット線アドレスにあるか否かを判断し、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記データ数以下又は未満のビット線アドレスにあるとき、前記データを前記次ワード線アドレスの最初のビット線アドレスに続けて前記補助セルから読み出す、
ことを特徴とする請求の範囲第３１項記載の半導体記憶装置の読み出し方法。
【請求項３３】
記憶したデータを複数同時に読み出して出力する半導体記憶装置の読み出し方法において、
データの複数同時読み出しが、メモリセルアレイの最後のビット線アドレスから次ワード線アドレスの最初のビット線アドレスに渡る場合、前記データを前記メモリセルアレイのビット線アドレスが減少する側のワード線に続けて設けられ、前記メモリセルアレイの前ワード線アドレスにおける最後のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイから読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項３４】
前記データを前記補助セルから読み出す際、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記メモリセルアレイの最後のビット線アドレスから前記複数同時読み出しされるデータ数以下又は未満のビット線アドレスにあるか否かを判断し、
前記複数同時読み出しされるデータの最初のビット線アドレスが、前記データ数以下又は未満のビット線アドレスにあるとき、前記データを前記補助セルアレイの前記次ワード線アドレスから読み出す、
ことを特徴とする請求の範囲第３３項記載の半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】  本発明は半導体記憶装置及び半導体記憶装置の読み出し方法に関し、特に記憶したデータを複数同時に読み出して出力する半導体記憶装置及び半導体記憶装置の読み出し方法に関する。
【背景技術】  ＤＲＡＭやＳＲＡＭなどのメモリにおいて、データを読み出す方式として２ビットプリフェッチがある。２ビットプリフェッチは、メモリセルから２ビットのデータを同時に読み出し、外部に絶え間なく連続して出力する（ギャップレスリード）。しかし、データの読み出しが、現在読み出しているワード線アドレスから次のワード線アドレスに渡る場合、ワード線切替えに時間を要するため、データ出力にウエイトサイクルが必要となり、ギャップレスリードが実現されなくなる。これを一部改善した４ビットプリフェッチがある。
図１２は、メモリセルアレイの概略構成図である。図１３は、図１２のメモリセルアレイの４ビットプリフェッチによるデータ読み出しのタイミングチャートである。
図１２に示す○は、メモリセルを示す。ＷＬ０，…，ＷＬｊ，ＷＬｋ，…，ＷＬｍ（ｊ，ｋ，ｍ：正の整数）は、メモリセルのワード線アドレスを示し、ＢＬ０，…，ＢＬｎ（ｎ：正の整数）は、ビット線アドレスを示す。
図１３に示すクロックＣＬＫは、メモリが同期して動作するための同期クロックを示す。初期アドレス取込み信号ＡＶＤ＃は、外部アドレスの読込み開始信号を示す。
アドレスＡＤＤは、外部から読み込まれた外部アドレスをもとに生成された連続したアドレスを示す。Ａｘ，ｙのｘ部分は、図１２のメモリセルのワード線アドレスを示し、ｙ部分はビット線アドレスを示している。
データＤＡＴＡは、外部に出力されるメモリセルのデータを示す。Ｄｘ，ｙのｘ部分は、データを記憶していたメモリセルのワード線アドレスを示し、ｙ部分はビット線アドレスを示している。
ワード線信号ＷＬは、データの読み出し時に選択されるメモリセルのワード線及びそのタイミングを示す。図１３に示すＷＬｊ、ＷＬｋは、図１２のメモリセルのワード線アドレスに対応している。
センシングＳＮＳは、メモリセルから出力されるデータをセンシングするビット線アドレス及びそのタイミングを示す。図１３に示すＢＬｎ−３〜ＢＬ７は、図１２のメモリセルのビット線アドレスに対応している。
矢印は、クロックＣＬＫとデータＤＡＴＡ、センシングＳＮＳの同期タイミングを示している。
メモリは、図１３に示すように、外部アドレスを初期アドレス取込み信号ＡＶＤ＃のタイミングで取得し、アドレスＡＤＤに示すように、連続したアドレスＡｊ，ｎ−３〜Ａｊ，ｎを生成する。そして、アドレスＡｊ，ｎ−３〜Ａｊ，ｎに基づいて、ワード線アドレスＷＬｊのワード線信号ＷＬをメモリセルに出力し、ビット線アドレスＢＬｎ−３〜ＢＬｎをセンシングする。よって、データＤＡＴＡに示すように、ワード線アドレスＷＬｊにおけるビット線アドレスＢＬｎ−３〜ＢＬｎのメモリセルのデータＤｊ，ｎ−３〜Ｄｊ，ｎが外部に出力される。
アドレスＡＤＤがアドレスＡｋ，０〜Ａｋ，３になると、ワード線アドレスＷＬｋのワード線信号ＷＬをメモリセルに出力し、センシングＳＮＳに示すように、ビット線アドレスＢＬ０〜ＢＬ３をセンシングする。よって、データＤＡＴＡに示すように、ワード線アドレスＷＬｋにおけるビット線アドレスＢＬ０〜ＢＬ３のメモリセルのデータＤｋ，０〜Ｄｋ，３が外部に出力される。
図１３に示すように、４ビットプリフェッチの場合、４ビットのデータが出力されている間に、ワード線を切替えればよく、ギャップレスリードが効率よく実現される。しかし、４ビットプリフェッチにおいても、ギャップレスリードが実現されない場合がある。図１４は、ギャップレスリードが実現されない場合を説明するタイミングチャートを示した図である。図に示すように、メモリセルへの最初のアクセスが、ワード線アドレスＷＬｊの最後のビット線アドレスＢＬｎから４ビット内にあるビット線アドレスＢＬｎ−１で始まる場合、２ビットのデータＤｊ，ｎ−１，Ｄｊ，ｎが出力されている間に、ワード線アドレスＷＬｊをワード線アドレスＷＬｋに切替えなければならないため、ウエイトサイクルが必要となる。
また、メモリには、ワード線が交互になるよう２つのメモリセルアレイを備え、外部からのアドレス信号を切替えることなく、データを出力することができる半導体メモリがある。例えば、特開平４−１５７６９３号公報（第３，４頁、第１図〜第４図）参照。
このように、従来のプリフェッチでは、ギャップレスリードが実現されない場合があり、データ出力が遅くなる場合があるという問題点があった。
また、特開平４−１５７６９３号公報で示す半導体メモリでは、メモリセルアレイを２つ備えているため、例えば、配線やデコーダなどの回路を２系統備えなければならず、回路面積が大きいという問題点があった。
【発明の開示】
本発明はこのような点に鑑みてなされたものであり、回路面積を小さくした、常時高速にデータを出力することができる半導体記憶装置及び半導体記憶装置の読み出し方法を提供することを目的とする。
本発明では上記課題を解決するために、図１に示すような、記憶したデータを複数同時に読み出して出力する半導体記憶装置において、メモリセルアレイ１のビット線アドレスが増加する側のワード線に続けて設けられ、メモリセルアレイ１の次ワード線アドレスにおける最初のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイ２と、データの複数同時読み出しが、メモリセルアレイ１の最後のビット線アドレスＹｎから次ワード線アドレスの最初のビット線アドレスＹ０に渡る場合、又はメモリセルアレイ１の次ワード線アドレスの最初のビット線アドレスＹ０から前ワード線アドレスの最後のビット線アドレスＹｎに渡る場合、補助セルアレイ２から読み出すアドレスドライバ３，４と、を有することを特徴とする半導体記憶装置が提供される。
このような半導体記憶装置によれば、データの複数同時読み出しが、メモリセルアレイ１の最後のビット線アドレスＹｎから、次ワード線アドレスの最初のビット線アドレスＹ０に渡る場合、又はメモリセルアレイ１の次ワード線アドレスの最初のビット線アドレスＹ０から、前ワード線アドレスの最後のビット線アドレスＹｎに渡る場合、補助セルアレイ２からデータ読み出すので、ワード線を切替えることなくデータを読み出す。
また、メモリセルアレイ１のビット線アドレスが増加する側のワード線に続けて補助セルアレイ２を設けるようにしたので、回路面積が小さくなる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】  図１は、本発明の半導体記憶装置の原理を説明する原理図である。
図２は、本発明の第１の実施の形態に係る半導体記憶装置の回路構成図である。
図３は、イニシャルリード回路の具体的な回路図である。
図４は、４ビットプリフェッチを行う場合のメモリセルアレイを示した図である。
図５は、メモリセルアレイの読み出し開始点を示した図である。
図６は、読み出しが図５の開始点から行われた場合のタイミングチャートである。
図７は、メモリセルアレイの読み出し開始点を示した図である。
図８は、読み出しが図７の開始点から行われた場合のタイミングチャートである。
図９は、本発明の第２の実施の形態に係るメモリセルアレイの構成図である。
図１０は、バーストリードが図９の開始点から行われた場合のタイミングチャートである。
図１１は、メモリセルアレイのビット線アドレスが減少する側に補助セルアレイを設けたときの構成図である。
図１２は、メモリセルアレイの概略構成図である。
図１３は、図１２のメモリセルアレイの４ビットプリフェッチによるデータ読み出しのタイミングチャートである。
図１４は、ギャップレスリードが実現されない場合を説明するタイミングチャートを示した図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の半導体記憶装置の原理を説明する原理図である。図に示すように、半導体記憶装置は、メモリセルアレイ１、補助セルアレイ２、Ｘ−アドレスドライバ３、及びＹ−アドレスドライバ４を有している。図に示す○は、メモリセルアレイ１、補助セルアレイ２のメモリセルを示す。各メモリセルには、図示してないがワード線及びビット線が接続されている。Ｘ０，Ｘ１，…，Ｘｊ，Ｘｋ，…，Ｘｒ（ｊ，ｋ，ｒ：正の整数、ただしｋ＝ｊ＋１）は、メモリセルのワード線アドレスを示す。Ｙ０，Ｙ１，…，Ｙｎ−１，Ｙｎ，Ｙｎ＋１，…，Ｙｎ＋ｍ（ｎ，ｍ：正の整数）は、メモリセルのビット線アドレスを示す。
補助セルアレイ２は、メモリセルアレイ１のビット線アドレスが増加する側のワード線に続けて設けられている。補助セルアレイ２のビット線アドレスは、メモリセルアレイ１の最後のビット線アドレスＹｎから続き、ビット線アドレスＹｎ＋１からビット線アドレスＹｎ＋ｍとなっている。
補助セルアレイ２には、次ワード線アドレスにおける最初のビット線アドレスＹ０から、所定のビット線アドレスまでのメモリセルと同じデータが記憶される。図１においては、ワード線アドレスＸｊのビット線アドレスＹｎ＋１のメモリセルには、次ワード線アドレスＸｋのビット線アドレスＹ０のデータが記憶される。ワード線アドレスＸｊのビット線アドレスＹｎ＋２のメモリセルには、次ワード線アドレスＸｋのビット線アドレスＹ１のデータが記憶される。同様にして、ワード線アドレスＸｊのビット線アドレスＹｎ＋ｍのメモリセルには、次ワード線アドレスＸｋのビット線アドレスＹｍ−１のデータが記憶される。
Ｘ−アドレスドライバ３は、外部からのアドレス信号に基づいて、ワード線を活性化する。Ｙ−アドレスドライバ４は、外部からのアドレス信号に基づいて、ビット線を複数選択し、メモリセルから出力されるデータを複数同時に読み出す。
Ｙ−アドレスドライバ４は、データの複数同時読み出しが、メモリセルアレイ１の最後のビット線アドレスＹｎから、次ワード線アドレスの最初のビット線アドレスＹ０に渡る場合、最後のビット線アドレスＹｎに続く補助セルアレイ２からデータを読み出す。例えば、データの複数同時読み出しが、ワード線アドレスＸｊの、メモリセルアレイ１の最後のビット線アドレスＹｎから、次ワード線アドレスＸｋの最初のビット線アドレスＹ０に渡る場合、Ｙ−アドレスドライバ４は、ワード線アドレスＸｊの最後のビット線アドレスＹｎに続く補助セルアレイ２のビット線アドレスＹｎ＋１，…からデータを読み出す。すなわち、Ｘ−アドレスドライバ３のワード線の切替えを要することなく、メモリセルアレイ１のデータを連続して読み出すことができる。
以下、原理図の動作について説明する。補助セルアレイ２の各ワード線のメモリセルには、次ワード線アドレスの最初のビット線アドレスＹ０から、ビット線アドレスＹｍ−１までのメモリセルと同じデータが記憶されている。
外部からのアドレス信号に基づいて、Ｘ−アドレスドライバ３は、ワード線を活性化し、Ｙ−アドレスドライバ４は、メモリセルから出力されるデータを複数同時に読み出す。
Ｙ−アドレスドライバ４は、データの複数同時読み出しが、メモリセルアレイ１の最後のビット線アドレスＹｎから、次ワード線アドレスの最初のビット線アドレスＹ０に渡る場合、最後のビット線アドレスＹｎに続く補助セルアレイ２からデータを読み出す。
すなわち、Ｘ−アドレスドライバ３が、ワード線を切替えることなく、Ｙ−アドレスドライバ４は、メモリセルのデータを読み出すことができ、常時ギャップレスリードが可能となる。
このように、メモリセルアレイ１のビット線アドレスが増加する側のワード線に続けて補助セルアレイ２を設け、次ワード線アドレスの最初のビット線アドレスＹ０から、所定のビット線アドレスまでのメモリセルと同じデータを記憶するようにした。そして、データの複数同時読み出しが、メモリセルアレイ１の最後のビット線アドレスＹｎから、次ワード線アドレスの最初のビット線アドレスＹ０に渡る場合、補助セルアレイ２からデータ読み出すようにした。これにより、ワード線を切替えることなく、メモリセルのデータを読み出すことができ、常時高速にデータを出力することができる。
また、メモリセルアレイ１のビット線アドレスが増加する側のワード線に続けて補助セルアレイ２を設けるようにしたので、配線やデコーダなどの回路が１系統で済み、回路面積を小さくすることができる。
次に本発明の第１の実施の形態について説明する。図２は、本発明の第１の実施の形態に係る半導体記憶装置の回路構成図である。図に示すように半導体記憶装置は、メモリセルアレイ１１、補助セルアレイ１２、Ｘ−デコーダ１３、Ｙ−デコーダ１４、アドレスドライバ１５、及びアドレスバッファ１６を有している。半導体記憶装置は、例えば、不揮発性メモリであり、メモリセルアレイ１１、補助セルアレイ１２からデータを複数同時に読み出して、外部に絶え間なく連続出力する。
図に示す○は、メモリセルアレイ１１、補助セルアレイ１２のメモリセルを示す。各メモリセルには、図示してないがワード線及びビット線が接続されている。Ｘ０，Ｘ１，…，Ｘｊ，Ｘｋ，…，Ｘｒ（ｊ，ｋ，ｒ：正の整数、ただしｋ＝ｊ＋１）は、メモリセルのワード線アドレスを示す。Ｙ０，Ｙ１，…，Ｙｎ−１，Ｙｎ，Ｙｎ＋１，…，Ｙｎ＋ｍ（ｎ，ｍ：正の整数）は、メモリセルのビット線アドレスを示す。
補助セルアレイ１２は、メモリセルアレイ１１のビット線アドレスが増加する側のワード線に続けて設けられている。補助セルアレイ１２のビット線アドレスは、メモリセルアレイ１１の最後のビット線アドレスＹｎから続き、ビット線アドレスＹｎ＋１からビット線アドレスＹｎ＋ｍとなっている。
補助セルアレイ１２のメモリセルの数は、各ワード線において、少なくとも複数同時読み出しされるデータ数以上とする。例えば、４ビットプリフェッチを行うのであれば、補助セルアレイ１２のメモリセルは、各ワード線において少なくとも４以上設けるようにする。
補助セルアレイ１２には、次ワード線アドレスにおける最初のビット線アドレスＹ０から、所定のビット線アドレスまでのメモリセルと同じデータが記憶される。図２においては、ワード線アドレスＸｊのビット線アドレスＹｎ＋１のメモリセルには、次ワード線アドレスＸｋのビット線アドレスＹ０のデータが記憶される。ワード線アドレスＸｊのビット線アドレスＹｎ＋２のメモリセルには、次ワード線アドレスＸｋのビット線アドレスＹ１のデータが記憶される。同様にして、ワード線アドレスＸｊのビット線アドレスＹｎ＋ｍのメモリセルには、次ワード線アドレスＸｋにおけるビット線アドレスＹｍ−１のデータが記憶される。
補助セルアレイ１２には、次ワード線アドレスの最初のビット線アドレスＹ０から、少なくとも複数同時読み出しされるデータ数のビット線アドレスまでのメモリセルのデータが記憶される。例えば、４ビットプリフェッチを行うのであれば、補助セルアレイ１２のメモリセルには、次ワード線アドレスの最初のビット線アドレスＹ０から、少なくとも４アドレス進むビット線アドレスＹ３までのデータを記憶するようにする。
Ｘ−デコーダ１３は、アドレスドライバ１５によって指示されるワード線アドレスのワード線を活性化する。Ｙ−デコーダ１４は、アドレスドライバ１５によって指示されるビット線アドレスのデータを取得し、外部に出力する。
アドレスバッファ１６は、外部から指定される外部アドレスを保持する。アドレスバッファ１６は、外部アドレスに変化があったとき、そのアドレスを保持する。または、アドレスバッファ１６は、外部からのリード／ライト信号に同期して、そのとき入力される外部アドレスを保持する。
アドレスドライバ１５は、アドレスカウンタ１５ａ、イニシャルリード回路１５ｂ、及びアドレスコントロール回路１５ｃから構成されている。
アドレスカウンタ１５ａは、アドレスバッファ１６に保持される外部アドレスをもとに、連続した内部アドレス（メモリセルにアクセスするアドレス、すなわちビット線アドレス、ワード線アドレス）を生成する。すなわち、アドレスカウンタ１５ａは、外部から指定される外部アドレスを初期アドレスとし、この初期アドレスを起点に連続した内部アドレスを生成する。生成された内部アドレスは、Ｙ−デコーダ１４、アドレスコントロール回路１５ｃに出力される。
イニシャルリード回路１５ｂは、メモリセルのデータの読み出し起点となる初期アドレス（外部アドレス）が、メモリセルアレイ１１における最後のビット線アドレスＹｎから、複数同時読み出しされるデータ数以下のビット線アドレスにあるか否かを判断する。例えば、４ビットプリフェッチを行うのであれば、イニシャルリード回路１５ｂは、初期アドレスがワード線アドレスＹｎ〜Ｙｎ−３の範囲内にあるか否かを判断する。
イニシャルリード回路１５ｂは、データの読み出し起点となる初期アドレスが、最後のビット線アドレスＹｎから複数同時読み出しされるデータ数以下のビット線アドレスにあると判断した場合、その判断結果をアドレスコントロール回路１５ｃに出力する。イニシャルリード回路１５ｂは、データの読み出し起点となる初期アドレスが、最後のビット線アドレスＹｎから複数同時読み出しされるデータ数以下のビット線アドレスにないと判断した場合、その判断結果をＹ−デコーダ１４に出力する。
図３は、イニシャルリード回路の具体的な回路図である。イニシャルリード回路１５ｂは、図に示すように、ＮＡＮＤ回路Ｚ１ａ，…，Ｚ１ｎ、ＮＯＲ回路Ｚ２、及びインバータ回路Ｚ３から構成されている。イニシャルリード回路１５ｂは、ＮＡＮＤ回路Ｚ１ａ，…，Ｚ１ｎの入力がすべてＨ状態のとき、ＮＯＲ回路Ｚ２からＨ状態の信号が出力されるようになっている。
図に示すアドレス線Ｙ−ＡＤＤは、メモリセルアレイ１１のビット線を選択するための外部アドレスのアドレス線を示す。０〜Ｑビットの外部アドレス線Ｙ−ＡＤＤのうち、Ｐ＋１番目の外部アドレス線Ｙ−ＡＤＤ（Ｐ＋１）から最後のＱ番目の外部アドレス線Ｙ−ＡＤＤ（Ｑ）がＮＡＮＤ回路Ｚ１ａ，…，Ｚ１ｎに入力されている。よって、外部アドレス線Ｙ−ＡＤＤ（Ｐ＋１）から外部アドレス線Ｙ−ＡＤＤ（Ｑ）がすべてＨ状態のとき、ＮＯＲ回路Ｚ２からＨ状態の信号が出力される。なお、図に示すイニシャル信号ＩＮＩは、外部アドレスが読込まれるときの同期信号である（後述詳細）。
すなわち、外部アドレス線Ｙ−ＡＤＤ（０）から外部アドレス線Ｙ−ＡＤＤ（Ｐ）で、メモリセルアレイ１１の最後のビット線アドレスＹｎから、複数同時読み出しされるデータ数以下のビット線アドレスを表すようにする。そして、残りの外部アドレス線Ｙ−ＡＤＤ（Ｐ＋１）から外部アドレス線Ｙ−ＡＤＤ（Ｑ）の状態が、すべて所定の状態（図３の回路ではＨ状態）にあるか否かによって、データの読み出し起点となる初期アドレスが、最後のビット線アドレスＹｎから複数同時読み出しされるデータ数以下のビット線アドレスにあると判断することができる。
例えば、メモリセルアレイ１１では、４ビットプリフェッチが行われるとする。アドレス線Ｙ−ＡＤＤは１０本とする。なお、アドレス線Ｙ−ＡＤＤが１０本より、メモリセルアレイ１１のビット線は、１０２４本である。
この場合、アドレス線Ｙ−ＡＤＤ（２）からアドレス線Ｙ−ＡＤＤ（９）の８本をＮＡＮＤ回路Ｚ１ａ，…，Ｚ１ｎに入力するようにする。そして、アドレス線Ｙ−ＡＤＤ（０）とアドレス線Ｙ−ＡＤＤ（１）によって、メモリセルアレイ１１のビット線アドレスＹ１０２０〜ビット線アドレスＹ１０２３（ビット線アドレスは０から始まるとする）が表されるようにする。
よって、アドレス線Ｙ−ＡＤＤ２とアドレス線Ｙ−ＡＤＤ９がすべて所定の状態（図３の回路ではＨ状態）のとき、データの読み出し起点となる初期アドレスは、ビット線アドレス１０２０からビット線アドレス１０２３の間にあると判断することができる。
図２の説明に戻る。アドレスコントロール回路１５ｃは、イニシャルリード回路１５ｂによって、データの読み出し起点が、最後のビット線アドレスＹｎから、複数同時読み出しされるデータ数以下のビット線アドレスにあると判断された場合、Ｙ−デコーダ１４に、補助セルアレイ１２におけるビット線のデータを取得させる。
以下、図２の半導体記憶装置が４ビットプリフェッチを行うとし、その動作を説明する。
まず、メモリセルアレイ１１について説明する。４ビットプリフェッチの場合、補助セルアレイ１２は、各ワード線において少なくとも４ビット分以上のメモリセルを設ける。そして、補助セルアレイ１２には、次ワード線アドレスにおける、メモリセルアレイ１１の最初のビット線アドレスＹ０から少なくとも４ビット分のメモリセルと同じデータを記憶する。図４は、４ビットプリフェッチを行う場合のメモリセルアレイを示した図である。図に示すように、補助セルアレイ１２は、メモリセルアレイ１１の各ワード線における最後のビット線アドレスＹｎに続けて、４ビット分のメモリセルを有している。そして、矢印で示しているように、補助セルアレイ１２の各ワード線におけるメモリセルには、次ワード線アドレスのビット線アドレスＹ０〜Ｙ３のデータを記憶する。
次に、データの読み出しについて説明する。まず、読み出しの開始点（データの読み出し起点となる初期アドレス）が、最後のビット線アドレスＹｎから、プリフェッチされるデータ数以下のビット線アドレスにある場合について説明する。図５は、メモリセルアレイの読み出し開始点を示した図である。図に示す開始点Ａ１は、読み出しが開始されるメモリセルを示す。開始点Ａ１のワード線アドレスはワード線アドレスＸｊであり、ビット線アドレスはビット線アドレスＹｎ−１である。
図６は、読み出しが図５の開始点から行われた場合のタイミングチャートである。図に示すクロックＣＬＫは、半導体記憶装置が同期して動作するための同期クロックを示す。初期アドレス取込み信号ＡＶＤ＃は、外部アドレスの読込み開始信号を示す。
アドレスＡＤＤは、外部から読み込まれた外部アドレスをもとに生成される連続した内部アドレスを示す。Ａｘ，ｙのｘ部分は、図５のメモリセルのワード線アドレスを示し、ｙ部分はビット線アドレスを示している。
データＤＡＴＡは、外部に出力されるメモリセルのデータを示す。Ｄｘ，ｙのｘ部分は、データを記憶していたメモリセルのワード線アドレスを示し、ｙ部分はビット線アドレスを示している。
ワード線信号ＷＬは、選択されるメモリセルのワード線及びそのタイミングを示す。図６に示すＸｊ、Ｘｋは、図５のメモリセルのワード線アドレスに対応している。
センシングＳＮＳは、メモリセルから出力されるデータをプリフェッチするビット線アドレス及びそのタイミングを示す。図６に示すＹｎ−３〜ＹＢ（１６進数表示）は、図５のメモリセルのビット線アドレスに対応している。
矢印は、クロックＣＬＫとデータＤＡＴＡ、センシングＳＮＳの同期タイミングを示している。
まず、初期アドレス取込み信号ＡＶＤ＃の入力によって、外部アドレスが図２のアドレスバッファ１６に保持される。アドレスカウンタ１５ａは、図６に示すように、連続した内部アドレスＡｊ，ｎ−１、…を生成する。
イニシャルリード回路１５ｂは、読み出し開始点が、メモリセルアレイ１１における最後のビット線アドレスＹｎから、４アドレス以下のビット線アドレスＹｎ〜Ｙｎ−３にあるか否かを判断する。この例では、イニシャルリード回路１５ｂは、読み出し開始点が、最後のビット線アドレスＹｎから４アドレス以下のビット線アドレスＹｎ〜Ｙｎ−３の間にあると判断する。
Ｘ−デコーダ１３は、図６のワード線信号ＷＬに示すように、ワード線アドレスＸｊのワード線を活性化する。Ｙ−デコーダ１４は、図６のセンシングＳＮＳに示すように、ビット線アドレスＹｎ−３〜Ｙｎの４ビット（予め定められた４ビットのアドレス枠内）のデータをプリフェッチする。
ビット線アドレスＹｎ−３，Ｙｎ−２のデータは、外部アドレスの要求外のデータなので、図６のデータＤＡＴＡに示すように、外部には、ワード線アドレスＸｊ、ビット線アドレスＹｎ−１，Ｙｎの２ビットのデータＤｊ，ｎ−１、Ｄｊ，ｎが出力される。
続いて、Ｙ−デコーダ１４は、図６のセンシングＳＮＳに示すように、ビット線アドレスＹｎ＋１〜Ｙｎ＋４の４ビットのデータをプリフェッチする。すなわち、Ｙ−デコーダ１４は、補助セルアレイ１２のデータをプリフェッチする。
図６のデータＤＡＴＡに示すように、外部には、ワード線アドレスＸｊ、ビット線アドレスＹｎ＋１〜Ｙｎ＋４のデータＤｊ，ｎ＋１〜Ｄｊ，ｎ＋４が出力される。すなわち、ワード線を切替えることなく、ワード線アドレスＸｋのビット線アドレスＹ０〜Ｙ３のデータＤｋ，０〜Ｄｋ，３が出力される。
従来技術で述べたプリフェッチでは、２ビット分のデータを出力する間にワード線を切替えるため、切替え時間が間に合わず、データ出力にウエイトサイクルを入れる必要があるが、本発明では、補助セルアレイ１２からデータを読み出すことにより、ウエイトサイクルを挿入することなく、絶え間なく連続してデータを出力することができる。
次に、読み出し開始点が、最後のビット線アドレスＹｎからプリフェッチされるデータ数以下のビット線アドレスにない場合について説明する。図７は、メモリセルアレイの読み出し開始点を示した図である。図に示す開始点Ａ２は、読み出しが開始されるメモリセルを示す。開始点Ａ２のワード線アドレスはワード線アドレスＸｊであり、ビット線アドレスはビット線アドレスＹｎ−５である。
図８は、読み出しが図７の開始点から行われた場合のタイミングチャートである。図８に示すクロックＣＬＫ、初期アドレス取込み信号ＡＶＤ＃、アドレスＡＤＤ、データＤＡＴＡ、ワード線信号ＷＬ、及びセンシングＳＮＳは、図６と同様であり、その詳細な説明は省略する。
まず、初期アドレス取込み信号ＡＶＤ＃の入力によって、外部アドレスがアドレスバッファ１６に保持される。アドレスカウンタ１５ａは、図８に示すように、連続した内部アドレスＡｊ，ｎ−５、…を生成する。
イニシャルリード回路１５ｂは、読み出し開始点が、メモリセルアレイ１１における最後のビット線アドレスＹｎから４アドレス以下のビット線アドレスＹｎ〜Ｙｎ−３の間にあるか否かを判断する。この例では、イニシャルリード回路１５ｂは、読み出し開始点が最後のビット線アドレスＹｎから４アドレス以下のビット線アドレスＹｎ〜Ｙｎ−３にないと判断する。
Ｘ−デコーダ１３は、図８のワード線信号ＷＬに示すように、ワード線アドレスＸｊのワード線を選択する。Ｙ−デコーダ１４は、図８のセンシングＳＮＳに示すように、ビット線アドレスＹｎ−７〜Ｙｎ−４の４ビットのデータをプリフェッチする。
ビット線アドレスＹｎ−７，Ｙｎ−６のデータは、外部アドレスの要求外のデータなので、図８のデータＤＡＴＡに示すように、外部には、ワード線アドレスＸｊ、ビット線アドレスＹｎ−５，Ｙｎ−４のデータＤｊ，ｎ−５、Ｄｊ，ｎ−４が出力される。
続いて、Ｙ−デコーダ１４は、図８のセンシングＳＮＳに示すように、ビット線アドレスＹｎ−３〜Ｙｎの４ビットのデータをプリフェッチする。図８のデータＤＡＴＡに示すように、外部には、ワード線アドレスＸｊ、ビット線アドレスＹｎ−３〜ＹｎのデータＤｊ，ｎ−３〜Ｄｊ，ｎが出力される。
Ｘ−デコーダ１３は、データＤｊ，ｎ−３〜Ｄｊ，ｎの４ビットのデータが出力される間に、ワード線をワード線アドレスＸｊからワード線アドレスＸｋに切替える。そして、Ｙ−デコーダ１４は、図８のセンシングＳＮＳに示すように、ビット線アドレスＹ０〜Ｙ３の４ビットのデータをプリフェッチする。
すなわち、読み出し開始点が、最後のビット線アドレスＹｎから、プリフェッチされるデータ数以下のビット線アドレスにない場合は、ワード線を切替える時間があるので、補助セルアレイ１２のデータを読む必要がない。
このように、データの読み出し起点となる初期アドレスが、メモリセルアレイ１１の最後のビット線アドレスＹｎから複数同時読み出しされるデータ数以下のビット線アドレスにある場合、補助セルアレイ１２からデータを読み出すことにより、データを絶え間なく連続して出力することができる。
また、メモリセルアレイ１１のビット線アドレスが増加する側のワード線に続けて、補助セルアレイ１２を設けるようにしたので、２系統の配線、デコーダ等が不要であり、回路面積を小さくすることができる。
なお、アドレスドライバ１５のプリフェッチが、メモリセルアレイ１１の、ワード線アドレスＸｋの最初のビット線アドレスＹ０から前ワード線アドレスＸｊの最後のビット線アドレスＹｎに渡る場合、補助セルアレイ１２からデータ読み出すようにする。具体的には、複数同時読み出しされるデータの最初のビット線アドレスが、メモリセルアレイ１１の最初のビット線アドレスＹ０から、複数同時読み出しされるデータ数以下のビット線アドレスにある場合、そのワード線アドレスＸｋの前ワード線アドレスＸｊの補助セルアレイ１２からデータを読み出す。そして、続きのデータをメモリセルアレイ１１から読み出す。すなわち、ビット線アドレスが減少してデータを読み出す場合においても、ワード線を切替えることなく、メモリセルのデータを読み出すことができ、常時高速にデータを出力することができる。
また、初期アドレス取込み信号ＡＶＤ＃がＬ状態のときの、クロックＣＬＫの立ち上がりを、図３で示したイニシャル信号ＩＮＩとしてＮＡＮＤ回路Ｚ１ｎに入力する。すなわち、図３で示したイニシャルリード回路１５ｂは、イニシャル信号ＩＮＩによって、新たに入力された外部アドレスがわかる。
次に本発明の第２の実施の形態について説明する。第２の実施の形態では、第１の実施の形態のＹ−デコーダ１４がバーストリードを行い、イニシャルリード回路１５ｂがバーストリード数によって初期アドレスの開始点を判断する点が異なる。また、メモリセルアレイ１１、補助セルアレイ１２におけるデータの記憶方法が異なる。以下メモリセルアレイについてのみ説明し、そのメモリセルアレイに図２のＸ−デコーダ１３、アドレスカウンタ１５ａ、アドレスコントロール回路１５ｃ、アドレスバッファ１６、及び上記のＹ−デコーダ１４、イニシャルリード回路１５ｂが具備されたものとして動作を説明する。
図９は、本発明の第２の実施の形態に係るメモリセルアレイの構成図である。図に示す○は、メモリセルアレイ２１、補助セルアレイ２２のメモリセルを示す。各メモリセルには、図示してないがワード線及びビット線が接続されている。Ｘ０，Ｘ１，…，Ｘｊ，Ｘｋ，Ｘｌ，…，Ｘｒ（ｊ，ｋ，ｌ，ｒ：正の整数、ただしｋ＝ｊ＋１、ｌ＝ｋ＋１）は、メモリセルのワード線アドレスを示す。Ｙ０，Ｙ１，…，Ｙｎ−１，Ｙｎ，Ｙｎ＋１，…，Ｙｎ＋１Ｆｈ（ｎ，ｍ：正の整数、ただしｍ≦１）は、メモリセルのビット線アドレスを示す。なお、ｈは、１６進数であることを示す。
補助セルアレイ２２は、メモリセルアレイ２１のビット線アドレスが増加する側のワード線に続けて設けられている。補助セルアレイ２２のビット線アドレスは、メモリセルアレイ２１の最後のビット線アドレスＹｎから続き、ビット線アドレスＹｎ＋１からビット線アドレスＹｎ＋１Ｆｈとなっている。
補助セルアレイ２２のメモリセル数は、各ワード線において、少なくともバーストリードされるアドレス範囲長（バースト長）から１減算した数以上とする。なお、バースト長が、８，１６，３２ビットと設定選択できる場合は、最大のビット数（３２）から１減算した数以上のメモリセルを各ワード線に設けるようにする。
補助セルアレイ２２には、次ワード線アドレスにおける最初のビット線アドレスＹ０から少なくともバースト長から１減算した以上のビット線アドレスまでのデータが記憶される。なお、バースト長が、８，１６，３２ビットと設定選択できる場合は、最大のビット数から１減算した以上のビット線アドレスまでのデータが記憶される。
以下、図９のメモリセルアレイにおいて、開始点Ｂ１のメモリセルを読み出しの起点とした８ビットのバーストリードの動作について説明する。
図１０は、バーストリードが図９の開始点から行われた場合のタイミングチャートである。図１０に示すクロックＣＬＫ、初期アドレス取込み信号ＡＶＤ＃、アドレスＡＤＤ、データＤＡＴＡ、ワード線信号ＷＬ、及びセンシングＳＮＳは、図６と同様であり、その詳細な説明は省略する。
まず、初期アドレス取込み信号ＡＶＤ＃の入力によって、外部アドレスがアドレスバッファ１６に保持される。アドレスカウンタ１５ａは、図１０のアドレスＡＤＤに示すように、連続した内部アドレスＡｊ，ｎ−５、…を生成する。
イニシャルリード回路１５ｂは、読み出し起点となる初期アドレスが、最後のビット線アドレスＹｎから、８ビットバーストリードから１減算した７ビット数以下（複数同時読み出しされるデータ数未満、８アドレス未満）のビット線アドレスＹｎ〜Ｙｎ−６にあるか否かを判断する。この例では、イニシャルリード回路１５ｂは、最後のビット線アドレスＹｎから７アドレス以下のビット線アドレスＹｎ〜Ｙｎ−６にあると判断する。
Ｘ−デコーダ１３は、図１０のワード線信号ＷＬに示すように、ワード線アドレスＸｊのワード線を選択する。
Ｙ−デコーダ１４は、４ビットプリフェッチによる８ビットバーストリードを行う。Ｙ−デコーダ１４は、まず、図１０のセンシングＳＮＳに示すように、ビット線アドレスＹｎ−７〜Ｙｎ−４（予め定められた４ビットのアドレスの枠内）の４ビットのデータをプリフェッチする。ビット線アドレスＹｎ−７，Ｙｎ−６のデータは、外部アドレスの要求外のデータなので、図１０のデータＤＡＴＡに示すように、外部には、ワード線アドレスＸｊ、ビット線アドレスＹｎ−５，Ｙｎ−４のデータＤｊ，ｎ−５、Ｄｊ，ｎ−４が出力される。
続いて、Ｙ−デコーダ１４は、図１０のセンシングＳＮＳに示すように、ビット線アドレスＹｎ−３〜Ｙｎの４ビットのデータをプリフェッチする。図１０のデータＤＡＴＡに示すように、外部には、ワード線アドレスＸｊ、ビット線アドレスＹｎ−３〜ＹｎのデータＤｊ，ｎ−３〜Ｄｊ，ｎが出力される。
さらに、Ｙ−デコーダ１４は、図１０のセンシングＳＮＳに示すように、補助セルアレイ２２のビット線アドレスＹｎ＋１〜Ｙｎ＋４の４ビットのデータをプリフェッチする。ビット線アドレスＹｎ＋３，Ｙｎ＋４のデータは、８ビットバーストリード外のデータなので、図１０のデータＤＡＴＡに示すように、外部には、ワード線アドレスＸｊ、ビット線アドレスＹｎ＋１，Ｙｎ＋２のデータＤｊ，ｎ＋１、Ｄｊ，ｎ＋２が出力される。データＤｊ，ｎ−５〜Ｄｊ，ｎ＋２は、データレジスタに保持され、バーストリードが続くかぎり繰り返し順次出力される。
図９の矢印で示すように、ワード線アドレスＸｋのビット線アドレスＹ０，Ｙ１のデータは、補助セルアレイ２２のビット線アドレスＹｎ＋１，Ｙｎ＋２に記憶されている。よって、ワード線をワード線アドレスＸｊからワード線アドレスＸｋに切替えることなく、ワード線アドレスＸｋのビット線アドレスＹ０，Ｙ１のデータを、補助セルアレイ２２のビット線アドレスＹｎ＋１，Ｙｎ＋２から読み出して、データを絶え間なく連続して高速に出力することができる。
また、従来では、バーストリードの範囲は、同一ワード線内でのみしか行えないという制限があったが、第２の実施の形態では、ワード線を越えたデータのバーストリードが可能となる。
また、Ｙ−デコーダ１４は、４ビットプリフェッチによる８ビットバーストリードを行っているが、非プリフェッチによるバーストリードであってもよい。
また、アドレスドライバ１５のデータのバーストリードが、メモリセルアレイ２１の、ワード線アドレスＸｋの最初のビット線アドレスＹ０から前ワード線アドレスＸｊの最後のビット線アドレスＹｎに渡る場合、補助セルアレイ２２からデータ読み出すようにする。具体的には、複数同時読み出しされるデータの最初のビット線アドレスが、メモリセルアレイ２１の最初のビット線アドレスＹ０から、複数同時読み出しされるデータ数未満のビット線アドレスにある場合、そのワード線アドレスＸｋの前ワード線アドレスＸｊの補助セルアレイ２２からデータを読み出す。そして、続きのデータをメモリセルアレイ２１から読み出す。すなわち、ビット線アドレスが減少してデータを読み出す場合においても、ワード線を切替えることなく、メモリセルのデータを読み出すことができ、常時高速にデータを出力することができる。
なお、第１の実施の形態、第２の実施の形態において、補助セルアレイ１２，２２を、メモリセルアレイ１１，２１のビット線アドレスが増加する側に設けるようにしたが、メモリセルアレイ１１，２１のビット線アドレスが減少する側に設けるようにしてもよい。図１１は、メモリセルアレイのビット線アドレスが減少する側に補助セルアレイを設けたときの構成図である。図に示す○は、メモリセルアレイ３１、補助セルアレイ３２のメモリセルを示す。各メモリセルには、図示してないがワード線及びビット線が接続されている。Ｘ０，Ｘ１，…，Ｘｊ，Ｘｋ，…，Ｘｒ（ｊ，ｋ，ｒ：正の整数、ただしｋ＝ｊ＋１）は、メモリセルのワード線アドレスを示す。Ｙｍ，…，Ｙｍ−２，Ｙｍ−１，Ｙ０，Ｙ１，…，Ｙｎ−１，Ｙｎ（ｎ，ｍ：正の整数）は、メモリセルのビット線アドレスを示す。
図１１に示すように、補助セルアレイ３２は、メモリセルアレイ３１のビット線アドレスが減少する側である最初のビット線アドレスＹ０に続けて設けられている。補助セルアレイ３２には、メモリセルアレイ３１における前ワード線アドレスの最後のビット線アドレスから所定のビット線アドレスまでのデータが記憶される。
図２で示したアドレスドライバ１５は、データの複数同時読み出しが、メモリセルアレイ３１の最初のビット線アドレスＹ０から前ワード線アドレスのビット線アドレスＹｎに渡る場合、補助セルアレイ３２からデータを読み出す。具体的には、複数同時読み出しされるデータの最初のビット線アドレスが、メモリセルアレイ３１の最初のビット線アドレスＹ０から、複数同時読み出しされるデータ数以下又は未満のビット線アドレスにある場合、そのワード線アドレスの補助セルアレイ１２からデータを読み出す。そして、続きのデータをメモリセルアレイ３１の前ワード線アドレスから読み出す。
また、データの複数同時読み出しが、メモリセルアレイ３１の最後のビット線アドレスＹｎから次ワード線アドレスの最初のビット線アドレスＹ０に渡る場合、アドレスドライバ１５は、補助セルアレイ３２からデータを読み出す。具体的には、複数同時読み出しされるデータの最初のビット線アドレスが、メモリセルアレイ３１の最後のビット線アドレスＹｎから、複数同時読み出しされるデータ数以下又は未満のビット線アドレスにある場合、次ワード線アドレスの補助セルアレイ１２からデータを読み出す。そして、続きのデータをそのワード線アドレスのメモリセルアレイ３１から読み出す。
なお、補助セルアレイ３２のセル数は、第１の実施の形態、第２の実施の形態で述べたのと同様に、データをプリフェッチするのであれば、少なくともプリフェッチ数以上設けるようにする。また、バーストリードするのであれば、バーストリード数から１減算した数以上設けるようにする。また、外部アドレスが変化したとき、または外部からのリード／ライト信号が入力されたとき、連続したビット線アドレスが生成される。
このように、補助セルアレイをメモリセルアレイのビット線アドレスが減少する側のワード線に続けて設けても、ワード線を切替えることなく、メモリセルのデータを読み出すことができ、常時高速にデータを出力することができる。
また、半導体記憶装置が、例えばＲＯＭなどの不揮発性半導体記憶装置（メモリセルアレイ１１，２１、補助セルアレイ１２，２２が不揮発性のメモリセル）である場合には、揮発性半導体装置のようにデータの読み出し、書き込みによって、メモリセルアレイと補助セルアレイのデータの相違が生じることがないので、優位性を発揮できる。つまり、メモリに一定のプログラムを行い、その後読み出しを連続的に行うＥＥＰＲＯＭやフラッシュメモリのように、プログラム時間が読み出し時間よりも相対的に長く、複数のメモリ領域（例えば、セクター単位の消去やバイト単位のプログラム）に一括の書き込み動作を行うメモリに優位性を発揮できる。
以上説明したように本発明では、メモリセルアレイのビット線アドレスが増加する側のワード線に続けて補助セルアレイを設け、次ワード線アドレスの最初のビット線アドレスから、所定のビット線アドレスまでのメモリセルと同じデータを記憶するようにした。そして、データの複数同時読み出しが、メモリセルアレイの最後のビット線アドレスから、次ワード線アドレスの最初のビット線アドレスに渡る場合、又はメモリセルアレイの次ワード線アドレスの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、補助セルアレイからデータ読み出すようにした。これにより、ワード線を切替えることなくデータを読み出すことができ、常時高速にデータを出力することができる。
また、メモリセルアレイのビット線アドレスが増加する側のワード線に続けて補助セルアレイを設けるようにしたので、回路面積を小さくすることができる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成17年1月14日(2005.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶したデータを複数同時に読み出して出力する半導体記憶装置において、
メモリセルアレイのビット線アドレスが増加する側のワード線に続けて設けられ、前記メモリセルアレイの次ワード線アドレスにおける最初のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイと、
前記データの複数同時読み出しが、前記メモリセルアレイの最後のビット線アドレスから次ワード線アドレスの最初のビット線アドレスに渡る場合、又は前記メモリセルアレイの次ワード線アドレスの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、前記補助セルアレイから読み出すアドレスドライバと、
を有することを特徴とする半導体記憶装置。
【請求項２】
記憶したデータを複数同時に読み出して出力する半導体記憶装置において、
メモリセルアレイのビット線アドレスが減少する側のワード線に続けて設けられ、前記メモリセルアレイの前ワード線アドレスにおける最後のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイと、
前記データの複数同時読み出しが、前記メモリセルアレイの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、又は前記メモリセルアレイの最後のビット線アドレスから次ワード線アドレスの最初のビット線アドレスに渡る場合、前記補助セルアレイから読み出すアドレスドライバと、
を有することを特徴とする半導体記憶装置。
【請求項３】
記憶したデータを複数同時に読み出して出力する半導体記憶装置の読み出し方法において、
データの複数同時読み出しが、メモリセルアレイの最後のビット線アドレスから次ワード線アドレスの最初のビット線アドレスに渡る場合、前記データを前記メモリセルアレイのビット線アドレスが増加する側のワード線に続けて設けられ、前記メモリセルアレイの次ワード線アドレスにおける最初のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイから読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項４】
記憶したデータを複数同時に読み出して出力する半導体記憶装置の読み出し方法において、
データの複数同時読み出しが、メモリセルアレイの次ワード線アドレスの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、前記データを前記メモリセルアレイのビット線アドレスが増加する側のワード線に続けて設けられ、前記メモリセルアレイの次ワード線アドレスにおける最初のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイから読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項５】
記憶したデータを複数同時に読み出して出力する半導体記憶装置の読み出し方法において、
データの複数同時読み出しが、メモリセルアレイの次ワード線アドレスの最初のビット線アドレスから前ワード線アドレスの最後のビット線アドレスに渡る場合、前記データを前記メモリセルアレイのビット線アドレスが減少する側のワード線に続けて設けられ、前記メモリセルアレイの前ワード線アドレスにおける最後のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイから読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項６】
記憶したデータを複数同時に読み出して出力する半導体記憶装置の読み出し方法において、
データの複数同時読み出しが、メモリセルアレイの最後のビット線アドレスから次ワード線アドレスの最初のビット線アドレスに渡る場合、前記データを前記メモリセルアレイのビット線アドレスが減少する側のワード線に続けて設けられ、前記メモリセルアレイの前ワード線アドレスにおける最後のビット線アドレスから所定のビット線アドレスまでのデータが記憶される補助セルアレイから読み出すことを特徴とする半導体記憶装置の読み出し方法。
【国際調査報告】
2004075199.tif 000017
2004075199.tif 000018
2004075199.tif 000019
2004075199.tif 000020