(57)【要約】半導体装置は、第１の電位と、第１の電位より低い第２の電位と、第２の電位より低い第３の電位により駆動される半導体装置であって、第１の電位と第３の電位との間に直列に接続される第１のＰｃｈトランジスタと第１のＮｃｈトランジスタと、第１のＮｃｈトランジスタのゲート端にドレイン端が接続される第２のＰｃｈトランジスタと、第２のＰｃｈトランジスタのソース端にソース端が接続される第２のＮｃｈトランジスタを含み、第２のＮｃｈトランジスタのドレイン端及びゲート端はそれぞれ第２の電位及び第１の電位に固定されることを特徴とする。
2004095468.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位と、該第１の電位より低い第２の電位と、該第２の電位より低い第３の電位により駆動される半導体装置であって、
該第１の電位と該第３の電位との間に直列に接続される第１のＰｃｈトランジスタと第１のＮｃｈトランジスタと、
該第１のＮｃｈトランジスタのゲート端にドレイン端が接続される第２のＰｃｈトランジスタと、
該第２のＰｃｈトランジスタのソース端にソース端が接続される第２のＮｃｈトランジスタ
を含み、該第２のＮｃｈトランジスタのドレイン端及びゲート端はそれぞれ該第２の電位及び該第１の電位に固定されることを特徴とする半導体装置。
【請求項２】
該第１の電位、該第２の電位、及び該第３の電位は、該半導体装置の外部から供給される電源電位であることを特徴とする請求項１記載の半導体装置。
【請求項３】
該第１の電位は、該第２の電位を該半導体装置内部で昇圧して得られる昇圧電位であることを特徴とする請求項１記載の半導体装置。
【請求項４】
該第１及び第２のＰｃｈトランジスタ及び該第１及び第２のＮｃｈトランジスタは、半導体記憶装置のワード線選択回路内に設けられることを特徴とする請求項３記載の半導体装置。
【請求項５】
第１の電位と、該第１の電位より低い第２の電位と、該第２の電位より低い第３の電位により駆動される半導体装置であって、
第１のＰｃｈトランジスタと第１のＮｃｈトランジスタとが接続点を介して直列に接続され、該第１のＰｃｈトランジスタと該第１のＮｃｈトランジスタとの導通／非導通状態に応じて、該接続点に該第１の電位と該第３の電位の何れかの電位を生成する回路と、
該第１のＮｃｈトランジスタのゲート端にドレイン端が接続される第２のＰｃｈトランジスタと、
該第２のＰｃｈトランジスタのソース端にソース端が接続される第２のＮｃｈトランジスタ
を含み、該第２のＮｃｈトランジスタのドレイン端及びゲート端はそれぞれ該第２の電位及び該第１の電位に固定されることを特徴とする半導体装置。
【請求項６】
該第２のＰｃｈトランジスタの該ドレイン端にドレイン端が接続される第３のＮｃｈトランジスタを更に含み、該第３のＮｃｈトランジスタのソース端は該第３の電位に固定されることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、一般に半導体装置に関し、詳しくは２種類の異なった電位の電源を使用する半導体装置に関する。
【背景技術】  半導体装置では、２種類の異なった電源電位を使用する場合がある。例えば、半導体記憶装置では、高速且つ確実にメモリセルにＨＩＧＨを記憶させるために、ワード線にはＨＩＧＨよりも高い電位の昇圧電位を供給することが必要となる。これを実現するために、昇圧回路により電源電圧を昇圧し、より高い電位の電源を生成する。
図１は、階層ワード線構造に対応するワード線選択回路の構成の一例を示す回路図である。
図１には、ワードドライブ回路１０、メインワードデコーダ１１、及び複数のサブワードデコーダ１２が示される。
メインワードデコーダ１１にはアドレス信号が供給され、このアドレス信号をデコードすることにより、選択されたワードアドレスに対応するメインワード線ＭＷＬを選択する。図１のメインワードデコーダ１１には、デコード機能を実現する回路部分は省略され、選択されたメインワード線ＭＷＬを駆動する回路部分のみが示されている。この駆動回路において、当該メインワード線ＭＷＬが選択されると、Ｐｃｈトランジスタ２５が非導通となりＮｃｈトランジスタ２６が導通となる。これにより選択メインワード線ＭＷＬがＬＯＷとなる。
選択メインワード線ＭＷＬには、複数のサブワードデコーダ１２が接続されている。ワードドライブ回路１０は、アドレス信号に基づいてこれら複数のサブワードデコーダ１２のうちの１つを選択し、選択したサブワードデコーダ１２を駆動する。図１のワードドライブ回路１０には、選択されたサブワードデコーダ１２を駆動する回路部分のみが示されている。選択サブワードデコーダ１２に対して、ワードドライブ回路１０のＰｃｈトランジスタ２１及びＮｃｈトランジスタ２３がそれぞれＯＦＦ及びＯＮとなり、ワード線非選択時クランプ信号ＷＤＲＶＢがＬＯＷとなる。またＰｃｈトランジスタ２２及びＮｃｈトランジスタ２４がそれぞれＯＮ及びＯＦＦとなり、ワード線ＨＩＧＨ電源ＷＤＲＶがＨＩＧＨになる。
選択サブワードデコーダ１２においては、選択メインワード線ＭＷＬのＬＯＷにより、Ｐｃｈトランジスタ２７及びＮｃｈトランジスタ２８がそれぞれＯＮ及びＯＦＦとなっている。従って、ワード線ＨＩＧＨ電源ＷＤＲＶがＨＩＧＨになると、このＨＩＧＨ電位が選択ワード線信号としてサブワード線ＳＷＬに伝達される。またこのとき、ワード線非選択時クランプ信号ＷＤＲＶＢがＬＯＷとなっているので、Ｎｃｈトランジスタ２９は非導通となっている。
非選択のサブワードデコーダ１２においては、サブワード線ＳＷＬが浮遊状態となることを防ぐために、ワードドライブ回路１０から供給されるワード線非選択時クランプ信号ＷＤＲＶＢがＨＩＧＨとなる。これによりＮｃｈトランジスタ２９が導通し、非選択時にはサブワード線ＳＷＬを基板電位Ｖｓｓにクランプすることになる。
図２はメインワードデコーダ１１の構成の一例を示す回路図である。
図２のメインワードデコーダ１１は、Ｐｃｈトランジスタ３１乃至３７、及びＮｃｈトランジスタ３８乃至４６を含む。Ｎｃｈトランジスタ３８乃至４０は、アドレスデコード部分であり、アドレス信号Ａｄｄ１乃至Ａｄｄ３が全てＨＩＧＨのときに当該メインワード線ＭＷＬが選択される。選択されると、Ｐｃｈトランジスタ３２及びＮｃｈトランジスタ４１からなるインバータとＰｃｈトランジスタ３６及びＮｃｈトランジスタ４４からなるインバータとで構成されるラッチが、入力ＬＯＷ及び出力ＨＩＧＨとなる状態に設定される。この状態は、リセット信号ＲＳＴがＬＯＷになりリセットされるまで維持される。
ラッチがセットされると、Ｐｃｈトランジスタ３５のゲート及びＮｃｈトランジスタ４６のゲートに、ＨＩＧＨが供給される。これによりメインワード線ＭＷＬが選択状態（ＬＯＷ）となる。
図１及び図２に示されるように、ワードドライブ回路１０の各Ｐｃｈトランジスタ並びにメインワードデコーダ１１の各Ｐｃｈトランジスタのソースには、昇圧電位Ｖｐｐが供給されている。この昇圧電位Ｖｐｐは、半導体記憶装置の電源電位Ｖｄｄを、内部の昇圧回路によりブーストして得られる電位である。
近年、携帯電話や携帯情報機器等のバッテリーで駆動する機器において、種々の高度な機能を提供するために、大規模で複雑な回路を有する半導体装置が必要とされている。しかし回路規模が大きくなると、半導体装置の消費電力が大きくなってしまうという問題がある。また携帯機器に限らずコンピュータ等の分野においても低消費電力化の要求は強く、半導体装置の低電力化は必須の技術となっている。
特に半導体記憶装置では、上記のようにワード線選択系の回路等において昇圧回路で昇圧した昇圧電源を使用しており、通常の電源電位を使用する場合と比較して昇圧電位を使用した場合の方が消費電力が大きい。従って消費電力削減のためには、昇圧電源を使用する回路部分は必要最小限にすることが望ましい。また半導体記憶装置に限らず半導体装置一般において、昇圧電源に限らず２種類の電源を用いる場合に、高圧側の電源を使用する回路部分は、消費電力削減の観点から必要最小限にすることが望ましい。
【発明の開示】
本発明は、上記関連技術の１つ又は複数の問題点を解決することを目的とする。
また本発明は、２種類の電位の異なる電源を使用する半導体装置において消費電力を削減することを目的とする。
以上の目的を達成するために、本発明による半導体装置は、第１の電位と、第１の電位より低い第２の電位と、第２の電位より低い第３の電位により駆動される半導体装置であって、第１の電位と第３の電位との間に直列に接続される第１のＰｃｈトランジスタと第１のＮｃｈトランジスタと、第１のＮｃｈトランジスタのゲート端にドレイン端が接続される第２のＰｃｈトランジスタと、第２のＰｃｈトランジスタのソース端にソース端が接続される第２のＮｃｈトランジスタを含み、第２のＮｃｈトランジスタのドレイン端及びゲート端はそれぞれ第２の電位及び第１の電位に固定されることを特徴とする。
上記半導体装置においては、特別高電位（第１の電位）とグランド電位（第３の電位）との間にＰｃｈトランジスタとＮｃｈトランジスタとの直列接続が設けられている場合に、グランド側に接続されているＮｃｈトランジスタのゲート端子には特別高電位ではなく通常の電源電位を供給する構成とし、更にその通常の電源電位を供給するＰｃｈトランジスタのソース端と通常の電源電位との間に、ゲートに特別高電位を印加したＮｃｈトランジスタを挿入した構成とする。これにより、特別高電位を使用する回路部分を少なくすることで消費電力を削減し、また貫通電流を避けることで消費電力削減と共に安定した動作を実現することが可能になる。
【図面の簡単な説明】  図１は、階層ワード線構造に対応するワード線選択回路の構成の一例を示す回路図である。
図２は、メインワードデコーダの構成の一例を示す回路図である。
図３は、本発明による実施例の一例を示す回路図である。
図４は、本発明による実施例の別の一例を示す回路図である。
【発明を実施するための最良の形態】  以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
昇圧電位等の特別に高い電位を使用する回路（図１或いは図２の回路等）において、この特別高電位とグランド電位との間にＰｃｈトランジスタとＮｃｈトランジスタとの直列接続が設けられている場合に、グランド側に接続されているＮｃｈトランジスタのゲート端子には特別高電位ではなく通常の電源電位を供給するので構わない。これは、当該ＮｃｈトランジスタをＯＮするためには、Ｎｃｈトランジスタの閾値電位Ｖｔｈよりも高い電位であれば良いからである。このようなＮｃｈトランジスタとしては、例えば図２のＮｃｈトランジスタ４６が該当する。
しかしながら、このようなＮｃｈトランジスタのゲートに供給するＨＩＧＨ側の電位（例えば図２のＰｃｈトランジスタ３７のソース側の電位）を電源電圧Ｖｉｉにするだけの単純な変更では、特別高電位が何らかの理由で降下して、電源電圧Ｖｉｉよりも低い電位になってしまった場合に問題となる。何故ならば、上記ＨＩＧＨ側の電位を供給するＰｃｈトランジスタ（図２のＰｃｈトランジスタ３７）において、ゲートには特別高電位（図２では昇圧電位Ｖｐｐ）が印加されるからである。ゲートに印加される特別高電位がソースに供給される電源電位Ｖｉｉよりも低くなると、本来このＰｃｈトランジスタを非導通とすべき状況において、十分にＯＦＦにすることができない。この場合、例えば図２の構成では、Ｐｃｈトランジスタ３７からＮｃｈトランジスタ４５に貫通電流が流れ、消費電流が増大する。更に貫通電流が流れることによって、電位降下が更に悪化する。
例えば、昇圧回路で生成した昇圧電位をワード線選択回路で使用している場合に、ワード線多重選択試験の様に通常よりも昇圧電位を大量に使用する動作を実行すると、昇圧回路の能力が電力の消費に追いつかない状態になる可能性がある。このような場合、上述のように昇圧電位が一時的に電源電位Ｖｉｉよりも降下してしまい、貫通電流が流れてしまう可能性がある。また貫通電流が存在することにより、昇圧回路の出力を高い電位へ復帰させることが困難になり、貫通電流が流れつづけてしまう危険性がある。
この問題を解決するために本発明では、上記説明のようにＮｃｈトランジスタのゲートに供給するＨＩＧＨ電位を通常の電源電位に設定するだけではなく、そのＨＩＧＨ電位を供給するＰｃｈトランジスタのソース端と電源電位との間に、ゲートに特別高電位を印加したＮｃｈトランジスタを挿入した構成とする。このような構成とすると、特別高電位Ｖｐｐが電源電圧以下に下がってしまってもＰｃｈトランジスタのソース側の電位はＶｐｐ−△Ｖｔｈであるので、ＰｃｈトランジスタがＯＮになることはない。従って、貫通電流が流れるのを防ぐことができる。
図３は、本発明による実施例の一例を示す回路図である。図３は、図１に対応し、階層ワード線構造に対応するワード線選択回路の構成の一例を示す回路図である。図３において、図１と同一の回路要素は同一の番号で参照し、その説明は省略する。
図３では、図１のワードドライブ回路１０の代わりにワードドライブ回路５０が設けられる。ワードドライブ回路５０は、Ｐｃｈトランジスタ５１乃至５４及びＮｃｈトランジスタ５５乃至５９を含む。図１の従来例のワードドライブ回路１０では、ワード線非選択クランプ信号ＷＤＲＶＢとして、ワード線ＨＩＧＨ電源ＷＤＲＶの１段前の信号を出力している。それに対して図３のワードドライブ回路５０では、ワード線非選択クランプ信号ＷＤＲＶＢは、ＨＩＧＨ電位を内部電源Ｖｉｉとした別系統の出力段（Ｐｃｈトランジスタ５２及びＮｃｈトランジスタ５６）から出力している。
ここでサブワードデコーダ１２のＰｃｈトランジスタ２７とＮｃｈトランジスタ２９は、特別高電位とグランド電位との間にＰｃｈトランジスタとＮｃｈトランジスタとの直列接続が設けられている構成であり、グランド側に接続されているＮｃｈトランジスタ２９のゲート端子には特別高電位ではなく通常の電源電位を供給するので構わない。従って、ワード線非選択クランプ信号ＷＤＲＶＢの出力段（Ｐｃｈトランジスタ５２及びＮｃｈトランジスタ５６）においては、Ｐｃｈトランジスタ側のＨＩＧＨ電源を内部電源Ｖｉｉとしている。なおＮｃｈトランジスタ側のＬＯＷ電源は基板電位Ｖｓｓとしてよく、或いは基板電位Ｖｓｓよりも低いワード線電位Ｖｒｓｔとしても良い。またトランジスタのゲートに入力する信号の電位についても、ＬＯＷ側は基板電位Ｖｓｓとしてよく、或いは基板電位Ｖｓｓよりも低いワード線電位Ｖｒｓｔとしても良い。
この出力段のＰｃｈトランジスタ５２のソース端と電源Ｖｉｉとの間には、Ｎｃｈトランジスタ５９を挿入してあり、そのゲートには昇圧電位Ｖｐｐが印加される。従って、昇圧電位Ｖｐｐが電源電圧Ｖｉｉ以下に下がってしまってもＰｃｈトランジスタ５２のソース側の電位はＶｐｐ−△Ｖｔｈであるので、Ｐｃｈトランジスタ５２がＯＮになることはない。これにより、貫通電流が流れるのを防ぐことができる。
このように本発明においては、特別高電位とグランド電位との間にＰｃｈトランジスタとＮｃｈトランジスタとの直列接続が設けられている場合に、グランド側に接続されているＮｃｈトランジスタのゲート端子には特別高電位ではなく通常の電源電位を供給する構成とし、更にその通常の電源電位を供給するＰｃｈトランジスタのソース端と通常の電源電位との間に、ゲートに特別高電位を印加したＮｃｈトランジスタを挿入した構成とする。これにより、特別高電位を使用する回路部分を少なくすることで消費電力を削減し、貫通電流を避けることで消費電力削減と共に安定した動作を実現することが可能になる。
図４は、本発明による実施例の別の一例を示す回路図である。図４は、図２に対応し、メインワードデコーダの構成の一例を示す回路図である。図４において、図２と同一の回路要素は同一の番号で参照し、その説明は省略する。
図２のメインワードデコーダ１１において、出力段を構成するＰｃｈトランジスタ３５とＮｃｈトランジスタ４６は、特別高電位とグランド電位との間にＰｃｈトランジスタとＮｃｈトランジスタとの直列接続が設けられている構成であり、グランド側に接続されているＮｃｈトランジスタ４６のゲート端子には特別高電位ではなく通常の電源電位を供給するので構わない。従って、図４に示す本発明の実施例の構成において、Ｎｃｈトランジスタ４６のゲートへの入力段（Ｐｃｈトランジスタ３７及びＮｃｈトランジスタ４５）においては、Ｐｃｈトランジスタ側のＨＩＧＨ電源を内部電源Ｖｉｉとしている。なおＮｃｈトランジスタ側のＬＯＷ電源は基板電位Ｖｓｓとしてよく、或いは基板電位Ｖｓｓよりも低いワード線電位Ｖｒｓｔとしても良い。またトランジスタのゲートに入力する信号の電位についても、ＬＯＷ側は基板電位Ｖｓｓとしてよく、或いは基板電位Ｖｓｓよりも低いワード線電位Ｖｒｓｔとしても良い。
また、このＰｃｈトランジスタ３７のソース端と電源Ｖｉｉとの間には、Ｎｃｈトランジスタ６１を挿入してあり、そのゲートには昇圧電位Ｖｐｐが印加される。従って、昇圧電位Ｖｐｐが電源電圧Ｖｉｉ以下に下がってしまってもＰｃｈトランジスタ３７のソース側の電位はＶｐｐ−△Ｖｔｈであるので、Ｐｃｈトランジスタ３７がＯＮになることはない。これにより、貫通電流が流れるのを防ぐことができる。
このように本発明においては、特別高電位とグランド電位との間にＰｃｈトランジスタとＮｃｈトランジスタとの直列接続が設けられている場合に、グランド側に接続されているＮｃｈトランジスタのゲート端子には特別高電位ではなく通常の電源電位を供給する構成とし、更にその通常の電源電位を供給するＰｃｈトランジスタのソース端と通常の電源電位との間に、ゲートに特別高電位を印加したＮｃｈトランジスタを挿入した構成とする。これにより、特別高電位を使用する回路部分を少なくすることで消費電力を削減し、貫通電流を避けることで消費電力削減と共に安定した動作を実現することが可能になる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
例えば上記実施例においては、昇圧回路により生成された昇圧電位をワード線選択回路に使用する場合について説明したが、高低２種類の電位の電源を使用する半導体装置一般に本発明を適用することができる。高低２種類の電位の電源を使用する半導体装置において、配線抵抗等で電源供給能力が十分でない場合等には、昇圧電位の場合と同様の問題が生じる可能性があり、本発明を適用することで、消費電力削減及び安定した動作の実現という効果が得られる。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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