(57)【要約】同期転送モードを用いて、送信したデータに対する応答を一定時間内に受信する処理を外部制御回路を用いずに実行する。許容時間算出部（１０１）は、シリアルバス（１０）に接続された各通信ノードに対して送信する送信データのデータ長と、これらの送信データに対応する応答データのデータ長と、送信データの送信先の通信ノード数とから、送信データに対する応答データを受信するまでの許容時間を、同期転送モードで規定された通信サイクルを基にして算出する。応答時間管理部（１０２）は、シリアルバス（１０）を通じて送信された送信データに対する応答として受信された応答データが、許容時間算出部（１０１）により算出された許容時間内に受信されたか否かを管理する。これにより、送信データに対する応答データを受信するまでの時間が保証される。
2005029778.tif 000002
【特許請求の範囲】
【請求項１】
シリアルバスを通じて接続された１つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御する通信制御回路において、
前記各通信ノードに対して送信する送信データのデータ長と、前記送信データに対応する応答データのデータ長と、前記送信データの送信先の通信ノード数とから、前記送信データに対する前記応答データを受信するまでの許容時間を前記通信サイクルを基にして算出する許容時間算出部と、
前記シリアルバスを通じて送信された前記送信データに対する応答として受信された応答データが、前記許容時間算出部により算出された前記許容時間内に受信されたか否かを管理する応答時間管理部と、
を有することを特徴とする通信制御回路。
【請求項２】
前記許容時間算出部は、前記送信データのデータ長と、前記送信データに対する前記応答データのデータ長と、前記送信データの送信先の通信ノード数とに応じて、前記送信データの送信時以後のいずれかの前記通信サイクルの開始時までの時間を前記許容時間として算出することを特徴とする請求の範囲第１項記載の通信制御回路。
【請求項３】
前記送信データの前記シリアルバスへの送信および前記応答データの前記シリアルバスからの受信のために、電気的インタフェース、パケット送受信および前記通信サイクルのそれぞれに対する制御を含むネットワークプロトコル上の下位層の制御処理を行う下位層制御部をさらに有し、
前記許容時間算出部、前記応答時間管理部および前記下位層制御部が、同一基板上に集積されたことを特徴とする請求の範囲第１項記載の通信制御回路。
【請求項４】
前記下位層制御部は、所定のヘッダに続いて、前記シリアルバスに接続された前記各通信ノードに送信する前記送信データを順に格納した送信パケットを生成して前記シリアルバス上に同報送信するように制御することを特徴とする請求の範囲第３項記載の通信制御回路。
【請求項５】
前記送信データは、前記各通信ノードの動作を制御するための制御データであることを特徴とする請求の範囲第１項記載の通信制御回路。
【請求項６】
シリアルバスを通じて接続された１つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御する通信制御回路において、
前記シリアルバス上の所定の前記通信ノードから送信される送信データに対応する応答データをあらかじめ保持する応答データ保持部と、
前記シリアルバスを通じて受信された前記送信データから自分宛てのものを抽出する受信データ抽出部と、
前記受信データ抽出部により抽出された前記送信データに対する応答データを前記応答データ保持部から取得して、前記送信データの送信元への送信を要求する応答データ出力部と、
を有することを特徴とする通信制御回路。
【請求項７】
前記送信データの前記シリアルバスからの受信および前記応答データの前記シリアルバスへの送信のために、電気的インタフェース、パケット送受信および前記通信サイクルのそれぞれに対する制御を含むネットワークプロトコル上の下位層の制御処理を行う下位層制御部をさらに有し、
前記応答データ保持部、前記受信データ抽出部、前記応答データ出力部および前記下位層制御部が、同一基板上に集積されたことを特徴とする請求の範囲第６項記載の通信制御回路。
【請求項８】
シリアルバスを通じて接続された１つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御するための通信制御方法において、
前記各通信ノードに対して送信する送信データのデータ長と、前記送信データに対応する応答データのデータ長と、前記送信データの送信先の通信ノード数とから、前記送信データに対する前記応答データを受信するまでの許容時間を前記通信サイクルを基にして算出し、
前記シリアルバスを通じて送信された前記送信データに対する応答として受信された応答データが、前記許容時間内に受信されたか否かを管理する、
ことを特徴とする通信制御方法。
【請求項９】
シリアルバスを通じて接続された１つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御するための通信制御方法において、
前記シリアルバス上の所定の前記通信ノードから送信される送信データに対応する応答データをあらかじめ保持し、
前記シリアルバスを通じて受信された前記送信データから自分宛てのものを抽出し、
抽出された前記送信データに対する応答データを、あらかじめ保持していた応答データの中から取得して、前記送信データの送信元への送信を要求する、
ことを特徴とする通信制御方法。
【発明の詳細な説明】
【技術分野】  本発明は、バスを通じて接続された１つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードによりデータの送受信を行う通信制御回路、およびこの通信制御回路における通信制御方法に関し、特に、送信データに対する応答のリアルタイム性を保証することが可能な通信制御回路および通信制御方法に関する。
【背景技術】  近年のＦＡ（Ｆａｃｔｏｒｙ  Ａｕｔｏｍａｔｉｏｎ）システムでは、制御点数や転送データの容量が増加していることから、制御コマンドやデータの転送に用いられる通信回線の高速化が必要とされている。これとともに、例えば様々なメーカ製の機器を統合して制御可能とするために、汎用的な規格の通信回線を用いることが要求されている。一方で、主に家庭用の電子機器間で、１００Ｍｂｐｓ〜４００Ｍｂｐｓといった比較的大容量のデータを転送することが可能なシリアルインタフェース規格として、ＩＥＥＥ（ｔｈｅ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇｉｎｅｅｒｓ）１３９４インタフェースが知られており、ＦＡシステムにおいても、このＩＥＥＥ１３９４インタフェースを用いることが検討されている。
ところで、ＩＥＥＥ１３９４インタフェースでは、データ転送の動作モードとして、アイソクロナス転送モードと、アシンクロナス転送モードとが用意されている。このうち、アイソクロナス転送モードは、送信要求を発したすべての通信ノードに対してアイソクロナスサイクル内における送信を保証する動作モードであり、主に画像や音声のデータを１方向にリアルタイムで転送することを目的としている。
これに対して、アシンクロナス転送モードは、一定の帯域幅を保証しない動作モードであり、データを特定のノードに転送し、受信したノードは応答を返すことが義務づけられている。従って、制御コマンド等は通常、アシンクロナス転送モードを用いて転送される。しかし、例えばＦＡシステムにおいて、制御対象のデバイスにタスク開始のための制御コマンドを送信する場合等には、制御のリアルタイム性を保証する必要があるため、アイソクロナス転送モードを用いることが要求されている。
なお、従来の関連技術として、管理局に割り当てられた通信ノードが、アイソクロナス通信フェーズにおいて、通信サイクルの開始を示すサイクリックトリガパケットを周期的に送信する一方、通常局に割り当てられた通信ノードが、アイソクロナス通信フェーズにおいて、管理局に割り当てられた通信ノードから送信されるサイクリックトリガパケットに応答して、アシンクロナス通信フェーズにおいて送信要求を発して送信機会を得ることにより、目的とするデータを送信するように構成されたサイクリックデータ通信システムがあった（例えば、特許文献１参照）。このシステムでは、アイソクロナス通信フェーズによりデータの送信タイミングを得て、アシンクロナス通信フェーズにおいてデータを転送することにより、高速転送および高応答の制御を可能としている。
【特許文献１】      特開２００３−８５７９号公報（段落番号〔０１０９〕〜〔０１１７〕、図９）
上述したように、アシンクロナス転送モードでは、データ転送のリアルタイム性が保証されないため、アイソクロナス転送モードを用いてタスク開始のための制御コマンド等の転送を行うことが要求されていた。しかし、アイソクロナス転送モードでは、受信データに対する応答を返すことが義務づけられておらず、応答の送信や応答の受信確認を行うには、制御コマンドの送信側および受信側ともに、通信制御ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の外部にＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等の制御装置を設けて、この外部制御装置の処理により通信の制御を行う必要があった。このため、通信システムの製造コストや設置面積が大きくなってしまうとともに、外部制御装置による転送時のオーバヘッドが発生する。例えば、受信側のノードでは、外部制御装置により受信割り込み発生の検出や応答データのセット、応答データの転送開始命令の発行等が行われる必要がある。このようなオーバヘッドの発生により、データ転送のリアルタイム性を保証することが難しかった。
【発明の開示】
本発明はこのような点に鑑みてなされたものであり、同期転送モードを用いて、送信したデータに対する応答を一定時間内に受信する処理を外部制御回路を用いずに実行することが可能な通信制御回路を提供することを目的とする。
また、本発明の他の目的は、同期転送モードを用いて、送信したデータに対する応答を一定時間内に受信する処理を外部制御回路を用いずに実行することが可能な通信制御方法を提供することである。
本発明では上記課題を解決するために、図１に示すような通信制御回路が提供される。この通信制御回路は、シリアルバス１０を通じて接続された１つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御する通信制御回路であり、前記各通信ノードに対して送信する送信データのデータ長と、前記送信データに対応する応答データのデータ長と、前記送信データの送信先の通信ノード数とから、前記送信データに対する前記応答データを受信するまでの許容時間を前記通信サイクルを基にして算出する許容時間算出部１０１と、前記シリアルバス１０を通じて送信された前記送信データに対する応答として受信された応答データが、前記許容時間算出部１０１により算出された前記許容時間内に受信されたか否かを管理する応答時間管理部１０２とを有することを特徴とする。
このような通信制御回路は、例えば他の通信ノードの動作を制御するための制御データ等を送信する送信側の通信ノード１に設けられる。ここで、許容時間算出部１０１は、シリアルバス１０に接続された各通信ノードに対して送信する送信データのデータ長と、これらの送信データに対応する応答データのデータ長と、送信データの送信先の通信ノード数とから、送信データに対する応答データを受信するまでの許容時間を通信サイクルを基にして算出する。応答時間管理部１０２は、シリアルバス１０を通じて送信された送信データに対する応答として受信された応答データが、許容時間算出部１０１により算出された許容時間内に受信されたか否かを管理する。これにより、送信データに対する応答を受信するまでの時間が、同期転送モードで規定された通信サイクルを基にして管理され、例えば、許容時間内に応答を受信した場合には次の送信データを送信し、応答を受信するまでに許容時間を超えた場合にはエラーを通知するといった処理を行うことができる。
また、本発明ではさらに、図１に示すような通信制御回路が提供される。この通信制御回路は、シリアルバス１０を通じて接続された１つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御する通信制御回路であり、前記シリアルバス１０上の所定の前記通信ノードから送信される送信データに対応する応答データをあらかじめ保持する応答データ保持部２０１と、前記シリアルバス１０を通じて受信された前記送信データから自分宛てのものを抽出する受信データ抽出部２０２と、前記受信データ抽出部２０２により抽出された前記送信データに対する応答データを前記応答データ保持部２０１から取得して、前記送信データの送信元への送信を要求する応答データ出力部２０３とを有することを特徴とする。
このような通信制御回路は、例えばこの通信制御回路に接続された機器の動作を制御する制御ホストからの制御データ等を受信する受信側の通信ノード２に設けられる。ここで、応答データ保持部２０１は、この制御ホストに該当する所定の通信ノードから送信される送信データに対応する応答データをあらかじめ保持する。受信データ抽出部２０２は、シリアルバス１０を通じて受信された送信データから自分宛てのものを抽出する。応答データ出力部２０３は、受信データ抽出部２０２により自分宛ての送信データが抽出された場合に、この送信データに対する応答データを応答データ保持部２０１から取得して、送信データの送信元への送信を要求する。これにより、受信された送信データに対応する応答データが、シリアルバス１０を通じて送信元の通信ノード１に送信される。
本発明の通信制御回路では、シリアルバス上の通信ノードに送信した送信データに対して、送信先の通信ノードからの応答を受信するまでの時間が、同期転送モードで規定された通信サイクルを基にして管理されるので、データ転送のリアルタイム性を保証することができる。また、通信サイクルを基にして応答時間を管理することで、ネットワークプロトコル上の下位層での処理により上記のリアルタイム性が実現されるので、外部の制御回路を用いる必要がなくなり、処理のオーバヘッドを低減して、リアルタイムのデータ転送をより正確に行うことが可能となる。
また、本発明の通信制御回路では、シリアルバス上の所定の通信ノードからの送信データを受信した際に、この送信データに対する応答データを、あらかじめ保持していた応答データから取得して、送信元に対して返信するように制御するので、応答の処理のオーバヘッドが低減される。これにより、送信元の通信ノードにおいて応答を短時間で受信することができ、データ転送のリアルタイム性を保証することが可能となる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】  図１は、本発明の原理を示す原理構成図である。
図２は、本発明が適用される通信システムの構成例を示す図である。
図３は、制御ホストとなる通信ノードのハードウェア構成例を示すブロック図である。
図４は、制御ホストに設けられた１３９４Ｉ／Ｆモジュールの内部構成を示すブロック図である。
図５は、制御対象となる通信ノードのハードウェア構成例を示すブロック図である。
図６は、制御対象の通信ノードに設けられた１３９４Ｉ／Ｆモジュールの内部構成を示すブロック図である。
図７は、制御ホストである通信ノードから制御コマンドが送信される際のパケット構成例を示す図である。
図８は、タイムアウト時間がアイソクロナスサイクルの１周期分の時間に設定された場合におけるシリアルバス上のデータ送受信タイミングを示す図である。
図９は、タイムアウト時間がアイソクロナスサイクルの２周期分の時間に設定された場合におけるシリアルバス上のデータ送受信タイミングを示す図である。
図１０は、制御ホストである通信ノードにおける制御コマンド送信時の処理の流れを示すフローチャートである。
図１１は、制御コマンドの受信側の通信ノードにおける制御コマンド受信時の処理の流れを示すフローチャートである。
【発明を実施するための最良の形態】  以下、本発明の実施の形態を図面を参照して詳細に説明する。
図２は、本発明が適用される通信システムの構成例を示す図である。
図２に示すように、本発明は、複数の通信ノード１〜５が、シリアルバス１０を通じて接続された通信システムに適用される。各通信ノード１〜５は、例えばコンピュータ機器や家電製品、ＦＡシステム内の製造装置等として実現される。なお、図１では一例として５つの通信ノードがシリアルバス１０に接続された例を示しているが、本発明は２つ以上の通信ノードが存在する場合に適用可能である。
シリアルバス１０上の通信では、固有の通信サイクルに基づく同期転送モードによりデータの送受信を行うことが可能となっている。例えば、いずれかの通信ノードを同期転送のための管理局に割り当て、この管理局が通信サイクルの開始を示す信号をシリアルバス１０上に定期的に送信することにより、同期転送が実現される。
本発明は、いずれかの通信ノードから、他の通信ノードに対してデータを送信したときに、送信先の通信ノードから送信元に応答を返す場合に適用される。そして、このような通信を同期転送モードを利用して実行することにより、データ転送とこれに対する応答のリアルタイム性を保証する。例えば、いずれかの通信ノードを制御ホストとし、他の通信ノードを制御対象の機器とした場合に、ある通信サイクルにおいて、制御ホストから複数の制御対象の機器に対して一斉に制御データを転送し、制御データからの応答を所定時間内に受信したことを確認して、次の制御に移行するようなシステムに適用可能である。
図１は、本発明の原理を示す原理構成図である。なお、図１では例として、通信ノード１をデータの送信側とした場合を想定する。また、データの受信側を代表して、通信ノード２を示している。
図１に示すように、送信側の通信ノード１は、許容時間算出部１０１、応答時間管理部１０２、下位層制御部１０３およびＩ／Ｆ（インタフェース）回路１０４を具備している。また、受信側の通信ノード２は、応答データ保持部２０１、受信データ抽出部２０２、応答データ出力部２０３、下位層制御部２０４およびＩ／Ｆ回路２０５を具備している。
通信ノード１において、許容時間算出部１０１、応答時間管理部１０２、下位層制御部１０３およびＩ／Ｆ回路１０４は、例えば、シリアルバス１０と接続して通信を行うための通信Ｉ／Ｆモジュール内に設けられる。また、これらのうち、許容時間算出部１０１、応答時間管理部１０２および下位層制御部１０３は、例えば同一基板上に集積されて設けられる。
許容時間算出部１０１は、シリアルバス１０に接続された各通信ノード２〜５に対して送信する送信データのデータ長と、これらの送信データに対応する応答データのデータ長と、送信データの送信先の通信ノード数とから、送信データに対する応答データを受信するまでの許容時間を、同期転送モードで規定された通信サイクルを基にして算出する。
応答時間管理部１０２は、シリアルバス１０を通じて送信された送信データに対する応答として受信された応答データが、許容時間算出部１０１により算出された許容時間内に受信されたか否かを管理する。
下位層制御部１０３は、送信データのシリアルバス１０への送信、および応答データのシリアルバス１０からの受信のために、Ｉ／Ｆ回路１０４に対する電気的インタフェースの規定や、パケット送受信、通信サイクル等に対する制御を含むネットワークプロトコル上の下位層の制御処理を行う。この下位層には例えば、電気的インタフェース、パケット送受信および通信サイクルのそれぞれに対する制御等が含まれる。
Ｉ／Ｆ回路１０４は、シリアルバス１０に電気的に接続して、下位層制御部１０３から出力された信号をシリアルバス１０上に送信する。また、シリアルバス１０を通じて受信した信号を、下位層制御部１０３に供給する。
一方、通信ノード２において、応答データ保持部２０１、受信データ抽出部２０２、応答データ出力部２０３、下位層制御部２０４およびＩ／Ｆ回路２０５は、例えば、シリアルバス１０と接続して通信を行うための通信Ｉ／Ｆモジュール内に設けられる。また、これらのうち、応答データ保持部２０１、受信データ抽出部２０２および応答データ出力部２０３は、例えば同一基板上に集積されて設けられる。
応答データ保持部２０１は、通信ノード１からのデータ受信に先立って、送信される送信データに対応する応答データをあらかじめ保持する。受信データ抽出部２０２は、シリアルバス１０を通じて受信された送信データから、通信ノード２宛てのものを抽出する。応答データ出力部２０３は、受信データ抽出部２０２により抽出された送信データに対する応答データを応答データ保持部２０１から取得して、送信元である通信ノード１への送信を下位層制御部２０４に対して要求する。
下位層制御部２０４は、下位層制御部１０３の機能に対応し、送信データのシリアルバス１０からの受信、および応答データのシリアルバス１０への送信のために、Ｉ／Ｆ回路２０５に対する電気的インタフェースの規定や、パケット送受信、通信サイクル等に対する制御を含むネットワークプロトコル上の下位層の制御処理を行う。
Ｉ／Ｆ回路２０５は、Ｉ／Ｆ回路１０４の機能に対応し、シリアルバス１０に電気的に接続して、下位層制御部２０４から出力された信号をシリアルバス１０上に送信する。また、シリアルバス１０を通じて受信した信号を、下位層制御部２０４に供給する。
以下、通信ノード１および２における動作について説明する。
通信ノード１では、上位層のアプリケーションの処理により、例えば通信ノード２〜５に対してそれぞれ所定のデータを送信する要求が発せられる。このとき、許容時間算出部１０１は、要求された送信データから、この送信データのデータ長、この送信データに対応する応答データのデータ長の情報を取得する。これらのデータは、例えば記録媒体にあらかじめ対応付けて記憶しておけばよい。
許容時間算出部１０１は、これらの各データ長と、送信先の通信ノード数とから、送信データの送信後に各通信ノード２〜５からの応答を受信するまでの許容時間を、同期転送モードで規定された通信サイクルを基にして算出する。ここで、許容時間算出部１０１は、送信データのデータ長に応じたデータ送信に必要な時間や、受信した各通信ノード２〜５がシリアルバス１０上でデータ通信を行う権利を取得するための調停時間、および、応答データのデータ長に応じた各通信ノード２〜５からの応答データ送信に要する時間等から、応答データの受信までに最低限必要な時間を算出することが可能であるので、これらの時間の経過後に現れるいずれかの通信サイクルの開始時（例えば最初に現れる通信サイクルの開始時）までを、許容時間として算出することができる。
また、上位層のアプリケーションプログラムの処理部から要求された送信データは、下位層制御部１０３においてパケットに格納されてＩ／Ｆ回路１０４に出力され、シリアルバス１０に送出される。これとともに、応答時間管理部１０２は、Ｉ／Ｆ回路１０４および下位層制御部１０３を通じて受信されるデータを監視して、応答データが受信されるまでの時間をカウントする。
一方、受信側の各通信ノード２〜５は、シリアルバス１０に送信されたデータを受信する。通信ノード２では、Ｉ／Ｆ回路２０５においてデータが受信されて下位層制御部２０４に渡され、データがパケットから取り出される。受信データ抽出部２０２は、取り出されたデータから、この通信ノード２宛ての送信データを抽出する。
送信データが抽出されると、応答データ出力部２０３は、抽出された送信データに対して返信すべき応答データを、応答データ保持部２０１から取得し、この応答データを下位層制御部２０４に出力して、通信ノード１への送信を要求する。これにより、応答データは下位層制御部２０４において所定のパケットに格納され、シリアルバス１０上への送信権利が得られると、このパケットがＩ／Ｆ回路２０５を介してシリアルバス１０上に送出される。
通信ノード１では、シリアルバス１０に送出された応答データが、Ｉ／Ｆ回路１０４により受信される。応答時間管理部１０２は、受信された応答データを下位層制御部１０３を介して取得し、送信先のすべての通信ノード２〜５からの応答データについて、許容時間内に受信したか否かを判断する。許容時間内に受信された場合は、上位層のアプリケーションプログラム処理部に対してその旨を通知し、次に送信すべき送信データの出力を要求する。また、許容時間内に受信されなかった場合には、例えば上位層のアプリケーションプログラム処理部に対してエラーを通知する。
以上の処理により、データ送信側の通信ノード１では、同期転送モードを利用した通信により、送信したデータに対する応答を受信することができ、この応答までの時間を通信サイクルを基にして管理することができる。従って、送信データを受信側の通信ノードが決められた時間内に受信したか否かを認識することができ、データ転送のリアルタイム性を確保することができる。
また、通信サイクルを基にして応答時間を管理することで、ネットワークプロトコル上の下位層での処理により上記のリアルタイム性が実現されるので、外部の制御回路を用いずに、これらの処理機能を通信Ｉ／Ｆモジュール内の制御回路に実装することが可能となる。従って、製造コストや設定面積を縮小できるとともに、処理のオーバヘッドが低減されて、リアルタイムのデータ転送をより正確に行うことが可能となる。
また、データ受信側の通信ノード２では、送信データを受信した際に、この送信データに対する応答データを、応答データ保持部２０１にあらかじめ保持していた応答データから取得して、送信元に対して返信するように制御される。従って、このような機能を通信Ｉ／Ｆモジュール内の制御回路に実装することにより、外部の制御回路による上位層のアプリケーションでの処理を行わずに、オーバヘッドの少ない高速な応答処理を行うことができ、データ転送のリアルタイム性をより容易に確保することが可能となる。
次に、上記の通信システムの通信Ｉ／Ｆ規格としてＩＥＥＥ１３９４を用いるとともに、通信ノード１を制御ホスト、通信ノード２〜５を制御対象の機器とし、通信ノード１から送信される制御コマンドにより通信ノード２〜５の動作を制御する場合を想定して、本発明の実施の形態例について具体的に説明する。
まず、図３は、制御ホストとなる通信ノード１のハードウェア構成例を示すブロック図である。
図３では、通信ノード１がＰＣ等のコンピュータ機器として実現された場合の構成例を示している。この通信ノード１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１０、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１２０、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）１３０、グラフィック処理部１４０、入力Ｉ／Ｆ１５０、および１３９４Ｉ／Ｆモジュール１６０によって構成され、これらは内部バス１７０を介して相互に接続されている。
ＣＰＵ１１０は、ＨＤＤ１３０に格納されたプログラムを実行して、通信ノード１全体の動作を制御する。ＲＡＭ１２０は、ＣＰＵ１１０に実行させるプログラムの少なくとも一部や、このプログラムによる処理に必要な各種データを一時的に記憶する。
ＨＤＤ１３０には、ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）やアプリケーションプログラム、各種データが格納される。アプリケーションプログラムとしては、他の通信ノード２〜５の動作を制御するためのプログラムや、ＩＥＥＥ１３９４バス（ここではシリアルバス１０）の通信プロトコルのうち上位層に対する制御を行う通信制御プログラム等が含まれる。
グラフィック処理部１４０には、モニタ１４１が接続されている。このグラフィック処理部１４０は、ＣＰＵ１１０からの命令に従って、モニタ１４１の画面上に画像を表示させる。入力Ｉ／Ｆ１５０には、キーボード１５１やマウス１５２が接続されている。この入力Ｉ／Ｆ１５０は、キーボード１５１やマウス１５２からの信号を、内部バス１７０を介してＣＰＵ１１０に送信する。
１３９４Ｉ／Ｆモジュール１６０は、通信ノード２〜５に対する制御信号の送信側の通信Ｉ／Ｆであり、ＩＥＥＥ１３９４規格に従って、シリアルバス１０を通じて他の通信ノード２〜５との間でデータの送受信を行う。
図４は、１３９４Ｉ／Ｆモジュール１６０の内部構成を示すブロック図である。
１３９４Ｉ／Ｆモジュール１６０は、図４に示すように、Ｉ／Ｆ回路１６１と、通信制御ＬＳＩ１６２とを具備する。Ｉ／Ｆ回路１６１は、シリアルバス１０に電気的に接続して信号の送受信を行う。通信制御ＬＳＩ１６２は、ＣＰＵ１１０により実行される上位層のアプリケーションプログラムの処理に従って、Ｉ／Ｆ回路１６１の動作を制御する。この通信制御ＬＳＩ１６２には、他の通信ノード２〜５に対する制御コマンドの送信制御、およびこの制御コマンドに対する応答データの受信タイミングの管理を行う制御回路が実装されている。
通信制御ＬＳＩ１６２は、物理層制御回路６２１、リンク層制御回路６２２、トランザクション層制御回路６２３、送信用メモリ６２４、受信用メモリ６２５、バスリセット制御回路６２６、タイムアウト管理回路６２７、および応答データ管理回路６２８を具備している。
物理層制御回路６２１は、シリアルバス１０を介して送受信される電気信号と、リンク層制御回路６２２で使用する論理的な信号との間の信号変換処理を行う。具体的には、リンク層制御回路６２２が使用する論理信号のエンコードおよびデコード、電気信号のレベル等の電気的Ｉ／Ｆの規定、シリアルバス１０の使用権に対するアービトレーションの実行、通信クロックの再同期制御等の処理を行う。
リンク層制御回路６２２は、物理層制御回路６２１とトランザクション層制御回路６２３との間で信号処理を行う。具体的には、トランザクション層制御回路６２３からデータや命令を受け取って、ＩＥＥＥ１３９４規格に基づく標準パケットを生成して、物理層制御回路６２１に送信を要求するとともに、物理層制御回路６２１から出力されるデータに対して、データチェック、データのフレーム分け等を行ってパケットからデータを抽出し、トランザクション層制御回路６２３に引き渡す。また、ルートノードとなった場合には、アイソクロナスサイクルの制御処理を行う。
トランザクション層制御回路６２３は、送信用メモリ６２４および受信用メモリ６２５を介して、ＣＰＵ１１０により実行される上位層のアプリケーションプログラムと、リンク層制御回路６２２との間で信号処理を行う。例えば、送信用メモリ６２４に格納されたデータや命令をリンク層制御回路６２２に伝達させ、また、リンク層制御回路６２２から受け取ったデータを受信用メモリ６２５に格納する。
送信用メモリ６２４は、アイソクロナス転送モードによる送信専用のＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）方式のデータバッファであり、上位層のアプリケーションプログラムの処理によって生成されたデータや命令を、内部バス１７０を通じて受け取って保持し、応答データ管理回路６２８の要求等に応じて、保持しているデータや命令をトランザクション層制御回路６２３に出力する。
受信用メモリ６２５は、アイソクロナス転送モードによる受信専用のＦＩＦＯ方式のデータバッファであり、トランザクション層制御回路６２３から受け取ったデータを保持して、応答データ管理回路６２８に出力する。
バスリセット制御回路６２６は、シリアルバス１０における初期化（バスリセット）動作を制御する回路であり、バスリセットの完了後に、接続ノード数をタイムアウト管理回路６２７に通知する。
タイムアウト管理回路６２７は、通信ノード２〜５への制御コマンド送信時に、この制御コマンドに対する応答受信時にタイムアウトとされる時間（以下、タイムアウト時間と呼称する）をアイソクロナスサイクルを基に設定し、受信時間のカウントを行う。タイムアウト管理回路６２７は、上位層のアプリケーションプログラムの処理により発せられるタスク開始要求を内部バス１７０を通じて受信すると、要求されたタスクのための制御コマンドを応答データ管理回路６２８に通知して、これらに対応する応答データのデータ長を取得し、この応答データおよび送信する制御コマンドのデータ長と、バスリセット制御回路６２６から通知されている接続ノード数とに応じて、タイムアウト時間を算出し、設定する。なお、タイムアウト時間は、例えば、この回路に供給されるクロック信号を基に計時しても、あるいは、リンク層制御回路６２２によって出力されるアイソクロナスサイクルをカウントすることにより計時してもよい。
応答データ管理回路６２８は、タイムアウト管理回路６２７に対して、送信される制御コマンドに対応する応答データのデータ長を通知するとともに、その後に受信用メモリ６２５に格納される応答データを監視して、その応答データがタイムアウト時間内に受信されたか否かをタイムアウト管理回路６２７からの情報に基づいて判断し、正常に受信された場合には、次の制御コマンドの送信を許可する。具体的には、内部バス１７０を通じて判断結果を上位層のアプリケーションプログラム処理部に対して通知して、次の制御コマンドを送信用メモリ６２４に格納させ、その制御コマンドの読み出しを要求する。
次に、制御ホストの制御対象となる通信ノードの構成について説明する。図５は、これらを代表して通信ノード２のハードウェア構成例を示すブロック図である。なお、他の通信ノード３〜５も、同様のハードウェア構成により実現することができる。
通信ノード２は、ＣＰＵ２１０、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）／ＲＡＭ２２０、デバイスＩ／Ｆ２３０、制御対象デバイス２４０、および１３９４Ｉ／Ｆモジュール２５０によって構成され、これらは内部バス２６０を介して相互に接続されている。
ＣＰＵ２１０は、ＲＯＭ／ＲＡＭ２２０に格納されたプログラムを実行して、通信ノード２全体の動作を制御する。ＲＯＭ／ＲＡＭ２２０は、ＣＰＵ２１０に実行させるアプリケーションプログラムやデータをあらかじめ保持するとともに、このプログラムによる処理に必要な各種データを一時的に記憶する。また、アプリケーションプログラムとしては、制御ホストである通信ノード１からの制御信号に従って制御対象デバイス２４０の動作を制御するためのプログラムや、ＩＥＥＥ１３９４バス（ここではシリアルバス１０）の通信プロトコルのうち上位層に対する制御を行う通信制御プログラム等が含まれる。
制御対象デバイス２４０は、制御ホストである通信ノード１によってその動作が制御されるデバイスである。例えば、本システムがＦＡシステムに適用された場合、制御対象デバイス２４０は、製品を製造するための製造機械、またはその一部として構成される。
１３９４Ｉ／Ｆモジュール２５０は、通信ノード１からの制御信号の受信側の通信Ｉ／Ｆであり、ＩＥＥＥ１３９４規格に従って、シリアルバス１０を通じて他の通信ノード１および３〜５との間でデータの送受信を行う。
図６は、１３９４Ｉ／Ｆモジュール２５０の内部構成を示すブロック図である。
１３９４Ｉ／Ｆモジュール２５０は、図６に示すように、Ｉ／Ｆ回路２５１と、通信制御ＬＳＩ２５２とを具備する。Ｉ／Ｆ回路２５１は、シリアルバス１０に電気的に接続して信号の送受信を行う。通信制御ＬＳＩ２５２は、ＣＰＵ２１０により実行される上位層のアプリケーションプログラムの処理に従って、Ｉ／Ｆ回路２５１の動作を制御する。この通信制御ＬＳＩ２５２には、通信ノード１から受信した制御コマンドに対する応答データの送信を制御する制御回路が実装されている。
通信制御ＬＳＩ２５２は、物理層制御回路５２１、リンク層制御回路５２２、トランザクション層制御回路５２３、送信用メモリ５２４、受信用メモリ５２５、およびデータフィルタ回路５２６を具備している。
物理層制御回路５２１、リンク層制御回路５２２およびトランザクション層制御回路５２３は、それぞれ通信ノード１の物理層制御回路６２１、リンク層制御回路６２２およびトランザクション層制御回路６２３と同様の機能を有する。
すなわち、物理層制御回路５２１は、シリアルバス１０を介して送受信される電気信号と、リンク層制御回路５２２で使用する論理的な信号との間の信号変換処理を行う。リンク層制御回路５２２は、物理層制御回路５２１とトランザクション層制御回路５２３との間で、パケット送受信の制御等の処理を行う。トランザクション層制御回路５２３は、送信用メモリ５２４および受信用メモリ５２５を介して、ＣＰＵ２１０により実行される上位層のアプリケーションプログラム処理部とリンク層制御回路５２２との間で信号処理を行う。
送信用メモリ５２４は、アイソクロナス転送モードによる送信専用メモリであり、通信ノード１からの送信される制御コマンドに対する応答データをあらかじめ保持し、データフィルタ回路５２６からの要求に応じて、対応する応答データをトランザクション層制御回路５２３に出力する。
受信用メモリ５２５は、アイソクロナス転送モードによる受信専用のＦＩＦＯ方式のデータバッファであり、トランザクション層制御回路５２３からのデータを一時的に保持して、そのデータをデータフィルタ回路５２６に出力する。
データフィルタ回路５２６は、通信ノード１から受信され、受信用メモリ５２５に格納された制御コマンドから、自ノード宛てのものを抽出して、内部バス２６０を通じて上位層のアプリケーションプログラム処理部に通知するとともに、この制御コマンドに対応する応答データの送信を送信用メモリ５２４に対して要求する。
次に、制御ホストである通信ノード１から送信される制御コマンドについて説明する。図７は、通信ノード１から制御コマンドが送信される際のパケット構成例を示す図である。
通信ノード１では、ＣＰＵ１１０により実行されるアプリケーションプログラムの処理により、制御対象の通信ノード２〜５のそれぞれに対する制御コマンドの送信が要求されるが、この際に、同じタイミングで同期させる複数の通信ノードの動作を１つのタスクとして制御する。すなわち、１つのタスクの開始を要求すると、このタスクで制御対象となる１つ以上の通信ノードのそれぞれに対する制御コマンドが、一度にまとめて送信される。そして、シリアルバス１０上には、アイソクロナスサイクルに同期して、各通信ノード２〜５に対する制御コマンドがタスクごとに送信される。
図７では、１つのタスクの開始が要求された場合に送信されるデータパケットの例を示している。このデータパケットはリンク層制御回路６２２において、ＩＥＥＥ１３９４規格に基づくアイソクロナスパケットとして生成され、先頭部には、送信先の通信ノードを示すチャネル等が指定されるヘッダ部が設けられる。ここで、ヘッド部では宛て先として接続されたすべての通信ノードが指定されるように、チャネル番号として「３Ｆ」が指定される。これにより、図７のデータパケットは、シリアルバス１０上にブロードキャスト転送される。
また、このようなヘッダ部に続いて、接続された各通信ノードに対する制御コマンドが順に格納される。制御コマンドとしては、各通信ノードに対して独自のものが用意されるので、制御コマンドのみにより制御対象の通信ノードが特定される。
ここで、通信ノード１は、バスリセットが実行された際に、バスリセット制御回路６２６において、接続されている通信ノードの数を認識することができ、ヘッダ部の後には、接続されたノード数分の制御コマンド格納領域が設けられる。そして、各タスクで、各通信ノードに対して送信すべき制御コマンドがある場合に、対応する領域にそれらの制御コマンドが格納される。従って、送信すべき制御コマンドが存在しない通信ノードに対応する領域には、例えば各領域の先頭を示す同期データ等以外はデータが格納されない。
このような単純なデータパケットの構造により、各通信ノードに対して送信されるデータパケットのデータ長を抑制することができ、受信側の受信処理も単純化することができる。また、各通信ノードに対して送信する制御コマンドのデータ長がわかれば、送信されるデータパケットのデータ長を算出することが可能となる。
一方、受信側の通信ノード２〜５からは、応答としてのデータパケットがそれぞれ異なるチャネルを用いて送信される。これらのデータパケットは、上記と同様に、宛て先として通信ノード１を指定する情報等が格納されたヘッダ情報と、応答データが格納されるデータ領域とから構成される。従って、応答データのデータ長がわかれば、返送されるデータパケットのデータ長を算出することが可能である。
ここで、通信ノード１におけるタイムアウト時間の算出について説明する。
上述したように、通信ノード１では、制御コマンドの送信時に、タイムアウト管理回路６２７においてタイムアウト時間が算出され、応答受信までの時間がカウントされる。タイムアウト時間は、送信される制御コマンドおよびこれらに対する応答データの各データ長と、接続ノード数とに応じて、アイソクロナスサイクルを基にして算出される。
図８は、タイムアウト時間がアイソクロナスサイクルの１周期分の時間に設定された場合におけるシリアルバス１０上のデータ送受信タイミングを示す図である。
アイソクロナス転送モードでは、ルートノードから送信されるサイクルスタート信号（ＣＳ）により、１２５μｓｅｃのアイソクロナスサイクルが開始される。サイクルスタート信号の送信後には、まず通信ノード１から、要求されたタスクに対応する制御コマンドが格納されたデータパケットがブロードキャスト転送される。
受信側の通信ノードでは、受け取ったデータパケット内に自ノード宛ての制御コマンドを抽出した後、そのデータパケットを他の通信ノードに転送する。これにより、接続されたすべての通信ノード２〜５に対して通信ノード１からのデータパケットが行き渡る。自ノード宛ての制御コマンドを抽出した通信ノードは、シリアルバス１０上の使用権を取得する処理の実行後に、それぞれ異なるチャネルを使用して応答データを返送する。１つの通信ノードによる転送が終了した後、次にバスの使用権を取得した他の通信ノードによって応答データの返送が行われる。
ここで、シリアルバス１０上で規定された転送速度や、通信ノード１から送信されるデータパケットのデータ長、および応答として返送されるデータパケットのデータ長から、これらのデータ転送に必要な時間は計算することができる。また、サイクルスタート信号の送信から通信ノード１によるデータ送信までの処理時間や、受信側の各通信ノードにおけるバス使用権の取得のために要する処理時間もほぼ一定となる。従って、通信ノード１のタイムアウト管理回路６２７は、これらの時間を考慮して、１つのタスク開始要求の際に制御コマンドを送信したすべての通信ノードから応答データを受信するまでに必要な時間を推測することができ、この時間からタイムアウト時間を算出することができる。すなわち、タイムアウト管理回路６２７は、接続されたノード数と、１つのタスク開始を要求するために送信される各制御コマンドのデータ長と、これらの制御コマンドに対応する応答データのデータ長とから、タイムアウト時間を算出することができることになる。
図９は、タイムアウト時間がアイソクロナスサイクルの２周期分に設定された場合におけるシリアルバス１０上のデータ送受信タイミングを示す図である。
タイムアウト管理回路６２７は、１つのタスク開始を要求した際に制御コマンドを送信したすべての通信ノードから応答データを受信するまでの時間が、例えば１つのアイソクロナスサイクル内に収まるようであれば、図８に示したように、送信後の次のサイクルスタート信号の出力までの時間をタイムアウト時間に設定すればよい。また、受信までの時間がアイソクロナスサイクルの１周期分を超える場合には、例えば図９に示すように、アイソクロナスサイクルの複数周期分の時間をタイムアウト時間に設定すればよい。なお、図９では他の例として、受信側の通信ノードが６つ接続された場合を示している。このようにタイムアウト時間を設定することにより、アイソクロナス転送モードで規定されたデータ転送周期に同期して、応答データの受信確認を行うことが可能となり、制御のリアルタイム性が保証される。
次に、図１０は、通信ノード１における制御コマンド送信時の処理の流れを示すフローチャートである。
ステップＳ１００１において、バスリセット処理時において、バスリセット制御回路６２６は接続ノード数をタイムアウト管理回路６２７に対して通知する。
ステップＳ１００２において、上位層のアプリケーションプログラムの処理部からの、タスク開始を要求するデータの転送を待機し、転送された場合にステップＳ１００３に進む。このとき、要求されたタスクに対応する制御コマンドが送信用メモリ６２４に格納される。
ステップＳ１００３において、タイムアウト管理回路６２７は、タスクに対応する制御コマンドのデータ長を設定する。これとともに、応答データ管理回路６２８に対して、各制御コマンドに対応する応答データのデータ長を問い合わせ、これらのデータ長を取得して設定する。
ステップＳ１００４において、タイムアウト管理回路６２７は、送信される制御コマンドと応答データの各データ長、および接続ノード数から、タイムアウト時間を算出する。
ステップＳ１００５において、送信用メモリ６２４から制御コマンドを読み出して、呼び出された制御コマンドが、トランザクション層制御回路６２３、リンク層制御回路６２２、および物理層制御回路６２１を介してＩ／Ｆ回路１６１に出力され、制御コマンドが格納されたデータパケットがシリアルバス１０上に送信される。これとともに、タイムアウト管理回路６２７は、計時を開始する。
ステップＳ１００６において、送信先の通信ノードからの応答データが受信され、物理層制御回路６２１、リンク層制御回路６２２、およびトランザクション層制御回路６２３を介して受信用メモリ６２５に格納される。そして、応答データ管理回路６２８は、格納されたデータが送信したタスク開始要求に対する応答データであると判断すると、ステップＳ１００７に進む。また、受信用メモリ６２５に応答データが存在しなくなった場合はステップＳ１０１０に進む。
ステップＳ１００７において、受信用メモリ６２５から読み出した応答データの受信をタイムアウト管理回路６２７に通知し、この応答データがタイムアウト時間内に受信されたか否かを問い合わせる。この結果、タイムアウト時間内である場合はステップＳ１００８に進み、タイムアウト時間を超えていた場合にはステップＳ１００９に進む。
ステップＳ１００８において、応答データ管理回路６２８は、内部バス１７０を通じて、上位層のアプリケーションプログラム処理部に対して、次のタスク開始を指示するデータを要求し、ステップＳ１００６に戻って、受信用メモリ６２５を監視し、次に受信される応答データを待機する。従って、ステップＳ１００６〜Ｓ１００８は、送信先のすべての通信ノードからの応答データが受信されるまで繰り返される。
一方、ステップＳ１００９において、受信時間がタイムアウト時間を超えているため、上位層のアプリケーションプログラム処理部に対して、内部バス１７０を通じてエラーを通知し、ステップＳ１０１０に進む。
ステップＳ１０１０において、上位層のアプリケーションプログラム処理部から処理の終了が通知されるか否かを判断し、通知されない場合はステップＳ１００２に戻り、通知された場合は処理を終了する。
次に、図１１は、制御コマンドの受信側を代表して通信ノード２における制御コマンド受信時の処理の流れを示すフローチャートである。
ステップＳ１１０１において、制御ホスト（通信ノード１）からのデータパケットの受信を待機し、受信するとステップＳ１１０２に進む。受信したデータパケットは、物理層制御回路５２１、リンク層制御回路５２２およびトランザクション層制御回路５２３によって処理され、抽出された制御コマンドやデータが受信用メモリ５２５に順次格納される。
ステップＳ１１０２において、データフィルタ回路５２６は、受信したデータを受信用メモリ５２５から１つ読み出す。
ステップＳ１１０３において、データフィルタ回路５２６は、受信用メモリ５２５から読み出したデータが自ノード宛ての制御コマンドである場合にはステップＳ１１０４に進み、そうでない場合にはステップＳ１１０７に進む。なお、受信されるデータパケットはブロードキャストパケットであるため、通信ノード２は、受信したデータパケットを他の通信ノードに対して転送する。
ステップＳ１１０４において、データフィルタ回路５２６を、自ノード宛ての制御コマンドを受信したことを、上位層のアプリケーションプログラムの処理部に対して内部バス２６０を通じて通知する。
ステップＳ１１０５において、受信した制御コマンドに対応する応答データが格納されたアドレスを送信用メモリ５２４に対して指定し、この応答データの読み出しを要求する。
ステップＳ１１０６において、指定された応答データが送信用メモリ５２４から読み出され、トランザクション層制御回路５２３、リンク層制御回路５２２および物理層制御回路５２１による処理を経てＩ／Ｆ回路２５１に供給され、シリアルバス１０を通じて通信ノード１に対して送信される。そして、送信後にステップＳ１１０７に進む。ここで、物理層制御回路５２１は、リンク層制御回路５２２によって生成されたデータパケットの送信が要求されると、シリアルバス１０の使用権をルートノード（例えば通信ノード１）に対して要求し、使用権を取得すると、Ｉ／Ｆ回路２５１を通じて送信を行う。これにより、シリアルバス１０上では、制御コマンドを受け取った各通信ノードからの応答データが順次通信ノード１に送信される。
ステップＳ１１０７において、上位層のアプリケーションプログラム処理部から処理の終了が指示された場合は処理を終了する。また、指示されない場合はステップＳ１１０１に戻って、通信ノード１からの次のデータパケットの受信を待機する。
以上のように、制御ホスト側の通信ノード、および制御対象の通信ノードの１３９４Ｉ／Ｆモジュール内に、上記の通信制御ＬＳＩ１６２および２５２のような回路がそれぞれ実装されることにより、ＣＰＵによる上位層のアプリケーションプログラムの処理を必要とすることなく、タスク開始指示とそれに対する応答とが周期的に完了されるシステムを構築することが可能となる。
制御ホスト側の通信制御ＬＳＩでは、送信される制御コマンドとそれらに対応する応答データの各データ長とを認識可能としておくことにより、送信した各制御コマンドに対応する応答データの受信までのタイムアウト時間を算出して、アイソクロナスサイクルを基準に受信時間を管理することができるため、制御のリアルタイム性を容易に確保することが可能となる。また、アイソクロナスサイクルの制御はリンク層レベルで行われるため、このサイクルを基準とした受信時間の管理は、外部のＣＰＵの処理に関係することなく、下位層の処理として実行されるので、オーバヘッドの少ない高速な処理が実現される。
また、複数ノードでの動作を１つのタスクに含め、これらの通信ノードへの制御コマンドをブロードキャスト転送する構成により、同期動作の必要な複数の通信ノードへのタスク開始指示および応答の受信動作を、特定の時間内に完了させることが可能となる。
一方、制御対象の通信ノードでは、制御コマンドに対する応答データを通信制御ＬＳＩ内にあらかじめ保持しておくことにより、制御コマンドを受信した際に、外部のＣＰＵの処理によるオーバヘッドが発生することなく、応答データを短時間で返送することが可能となる。従って、制御のリアルタイム性をより確実に保持することが可能となる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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