(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置において、
順次隣り合って配列される第１〜第４ビット線を含むメモリアレイと、
前記メモリアレイに接続され、順次プログラムされる第１グループの第１〜第３ビットのデータおよび第２グループの第１〜第３ビットのデータをそれぞれ第１組の第１および第２メモリセル並びに第２組の第１および第２メモリセルのしきい電圧レベルにマッピングするように駆動されるページバッファであって、前記第１グループの第１ビットおよび第２グループの第１ビットのデータに応じて前記第１組の第１メモリセルおよび前記第２組の第１メモリセルのしきい電圧レベルがそれぞれ制御される前記ページバッファと、
前記メモリアレイの選択されるメモリセルのワード線を制御する行デコーダとを備え、
前記第１組の第１メモリセルは前記第２ビット線に接続され、前記第１組の第２メモリセルは前記第１ビット線に接続され、前記第２組の第１メモリセルは前記第３ビット線に接続され、前記第２組の第２メモリセルは前記第４ビット線に接続され、各メモリセルは多値レベル記憶ができ、隣接するメモリセルのそれぞれには、書き込み時に、隣接する異なるしきい電圧レベル間の電圧差を超える電圧が印加されないことを特徴とする、不揮発性半導体メモリ装置。
【請求項２】
前記第１組および第２組の第１および第２メモリセルは、
同一のワード線によって制御されることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記ページバッファは、
前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第１〜第４ビット線に対応するデータをダンピングするバッファブロックと、
前記バッファブロックからダンピングされるデータを対応する前記第１〜第４ビット線に提供するようにスイッチングされるスイッチングブロックとを備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記バッファブロックは、
前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第１〜第４ビット線に対応するデータをダンピングする第１〜第４ラッチを含むことを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第２および第３ラッチは、
前記第１グループおよび第２グループの第１ビットのデータ値がプログラムされるとき、自分にラッチされたデータをそれぞれ前記第２ビット線および前記第３ビット線にダンピングすることを特徴とする、請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記スイッチングブロックは、
前記第１ラッチと前記第１ビット線間の電気的接続を制御する第１ビット線スイッチと、
前記第２ラッチと前記第２ビット線間の電気的接続を制御する第２ビット線スイッチと、
前記第３ラッチと前記第３ビット線間の電気的接続を制御する第３ビット線スイッチと、
前記第４ラッチと前記第４ビット線間の電気的接続を制御する第４ビット線スイッチと、
前記第１ラッチと前記第２ラッチ間の電気的接続を制御する第１接続スイッチと、
前記第３ラッチと前記第４ラッチ間の電気的接続を制御する第２接続スイッチとを備えることを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
【請求項７】
前記バッファブロックは、
前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第２および第３ビット線に対応するデータをダンピングする第１ラッチと、
前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第１および第４ビット線に対応するデータをダンピングする第２ラッチと、を含むことを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
【請求項８】
前記スイッチングブロックは、
前記第２ラッチと前記第１ビット線間の電気的接続を制御する第１ビット線スイッチと、
前記第１ラッチと前記第２ビット線間の電気的接続を制御する第２ビット線スイッチと、
前記第１ラッチと前記第３ビット線間の電気的接続を制御する第３ビット線スイッチと、
前記第２ラッチと前記第４ビット線間の電気的接続を制御する第４ビット線スイッチと、
前記第１ラッチと前記第２ラッチ間の電気的接続を制御する接続スイッチとを備えることを特徴とする、請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記不揮発性半導体メモリ装置は、ＮＡＮＤ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項１０】
順次隣り合って配列される第１〜第４ビット線を含むメモリアレイを持つ不揮発性半導体メモリ装置の駆動方法において、
第１グループおよび第２グループの第１ビットのデータに応じてそれぞれ第１組および第２組の第１メモリセルのしきい電圧を第1しきい電圧グループから第２しきい電圧グループに制御するＡ）段階と、
前記第１グループおよび前記第２グループの第２ビットのデータと前記Ａ）段階でプログラムされる前記第１組および前記第２組の第１メモリセルのしきい電圧に応じて前記第１組および前記第２組の第１メモリセルまたは第２メモリセルのしきい電圧を第３しきい電圧グループに制御するＢ）段階と、
前記第１グループおよび前記第２グループの第３ビットのデータと前記Ｂ）段階でプログラムされる前記第１組および前記第２組の第１メモリセルおよび第２メモリセルのしきい電圧に応じて前記第１組および前記第２組の第１メモリセルまたは第２メモリセルのしきい電圧を制御するＣ）段階とを備え、
前記第１〜第３しきい電圧グループは順次増加し、
前記第１組の第１メモリセルは前記第２ビット線に接続され、前記第１組の第２メモリセルは第１ビット線に接続され、前記第２組の第１メモリセルは第３ビット線に接続され、前記第２組の第２メモリセルは第４ビット線に接続され、各メモリセルは多値レベル記憶ができ、隣接するメモリセルのそれぞれには、書き込み時に、隣接する異なるしきい電圧レベル間の電圧差を超える電圧が印加されないことを特徴とする、不揮発性半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に３−レベルメモリセルを有する３−レベル不揮発性半導体メモリ装置およびその駆動方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ装置は、電源が除去された状態でも、記憶されたデータを保存する。不揮発性半導体メモリ装置に適した様々な種類のメモリセルが知られているが、その中の一つが単一トランジスタタイプのメモリセルである。
【０００３】
一般に、トランジスタタイプのメモリセルＭＣは、図１に示すように、半導体基板上にソースＳ−ドレインＤの間に形成される電流通路、絶縁膜ＤＯＸ(dielectric oxide)とゲート酸化膜ＧＯＸ(gate oxide)との間に形成されるフローティングゲートＦＧ及び制御ゲートＣＧから構成される。前記フローティングゲートＦＧは、電子をトラップし、トラップされた電子は、メモリセルＭＣのしきい電圧を決定する。そして、不揮発性半導体メモリ装置が読み出し動作を行うとき、メモリセルＭＣのしきい電圧が感知され、記憶されたデータが確認される。
【０００４】
通常、トランジスタメモリセルＭＣは、２つのデータ値のいずれか一方を記憶する。前記２つのデータ値は、図２に示すように、２つのレベルのいずれか一方にセットされるしきい電圧によって決定される。例えば、メモリセルＭＣのしきい電圧が基準電圧ＶＭより低い場合には、データは「１」と読み出され、メモリセルＭＣのしきい電圧が基準電圧ＶＭより高い場合には、データは「０」と読み出される。
【０００５】
一方、半導体メモリ装置の高集積化に伴い、４−レベルメモリセルが開発された。４−レベルメモリセルは、図３に示すように、４レベルのしきい電圧のいずれかにプログラムできる。その結果、４−レベルメモリセルは、４つのデータのいずれか一つを記憶することができる。したがって、４−レベルメモリセルを持つ不揮発性半導体メモリ装置（以下、「４−レベル不揮発性半導体メモリ装置」という）は、２−レベルメモリセルを持つ不揮発性半導体メモリ装置（以下、「２−レベル不揮発性半導体メモリ装置」という）に比べて、２倍程度のデータ記憶容量を持つ。
【０００６】
ところが、４−レベルメモリセルでは、隣接するレベルの間のしきい電圧のマージンは典型的に０．６７Ｖ程度と非常に小さい。この際、各メモリセルのしきい電圧は、電子の漏洩などによりシフトできる。よって、４−レベルのいずれか一つにプログラムされたメモリセルＭＣのしきい電圧が隣接レベルのしきい電圧に移動できる。したがって、４−レベル不揮発性半導体メモリ装置では、信頼性が低いという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、高い集積度と信頼性を持つ不揮発性半導体メモリ装置を提供することにある。
【０００８】
本発明の他の目的は、前記不揮発性半導体メモリ装置を効率よく駆動する駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある観点によれば、不揮発性半導体メモリ装置を提供する。本発明のある観点による不揮発性半導体メモリ装置は、順次隣り合って配列される第１〜第４ビット線を含むメモリアレイと、前記メモリアレイに接続され、順次プログラムされる第１グループの第１〜第３ビットのデータおよび第２グループの第１〜第３ビットのデータをそれぞれ第１組の第１および第２メモリセル並びに第２組の第１および第２メモリセルのしきい電圧レベルにマッピングするように駆動されるページバッファであって、前記第１グループの第１ビットおよび第２グループの第１ビットのデータに応じて前記第１組の第１メモリセルおよび前記第２組の第１メモリセルのしきい電圧レベルがそれぞれ制御される前記ページバッファと、前記メモリアレイの選択されるメモリセルのワード線を制御する行デコーダとを備え、前記第１組の第１メモリセルは前記第２ビット線に接続され、前記第１組の第２メモリセルは前記第１ビット線に接続され、前記第２組の第１メモリセルは前記第３ビット線に接続され、前記第２組の第２メモリセルは前記第４ビット線に接続されることを特徴とする。
【００１０】
上記他の課題を解決するために、本発明の他の観点によれば、順次隣り合って配列される第１〜第４ビット線を含むメモリアレイを持つ不揮発性半導体メモリ装置の駆動方法を提供する。本発明の他の観点による不揮発性半導体メモリ装置の駆動方法は、第１グループおよび第２グループの第１ビットのデータに応じてそれぞれ第１組および第２組の第１メモリセルのしきい電圧を第２しきい電圧グループに制御するＡ）段階と、前記第１グループおよび前記第２グループの第２ビットのデータと前記Ａ）段階でプログラムされる前記第１組および前記第２組の第１メモリセルのしきい電圧に応じて前記第１組および前記第２組の第１メモリセルまたは第２メモリセルのしきい電圧を第３しきい電圧グループに制御するＢ）段階と、前記第１グループおよび前記第２グループの第３ビットのデータと前記Ｂ）段階でプログラムされる前記第１組および前記第２組の第１メモリセルおよび第２メモリセルのしきい電圧に応じて前記第１組および前記第２組の第１メモリセルまたは第２メモリセルのしきい電圧を制御するＣ）段階とを備え、前記第１〜第３しきい電圧グループは順次増加し、前記第１組の第１メモリセルは前記第２ビット線に接続され、前記第１組の第２メモリセルは第１ビット線に接続され、前記第２組の第１メモリセルは第３ビット線に接続され、前記第２組の第２メモリセルは第４ビット線に接続されることを特徴とする。
【発明の効果】
【００１１】
上述したように、本発明の不揮発性半導体メモリ装置は、３つのしきい電圧レベルに制御できるメモリセルと、前記メモリセルを制御するページバッファとを含む。本発明の不揮発性半導体メモリ装置は、２−レベル不揮発性半導体メモリ装置に比べて高い集積度を持つ。そして、本発明の不揮発性半導体メモリ装置は、４−レベル不揮発性半導体メモリ装置に比べて高い信頼性を持つ。
【００１２】
本発明の不揮発性半導体メモリ装置では、第１ページプログラム段階で第２しきい電圧グループにプログラムされる第１メモリセルの左側および右側には、第２および第３ページプログラム段階で相対的に小さい大きさの電圧差に制御されるメモリセルが配置される。したがって、本発明の不揮発性半導体メモリ装置およびその駆動方法によれば、最悪条件におけるメモリセル間のカップリングノイズが小さくなる。
【発明を実施するための最良の形態】
【００１３】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施例を例示する添付図面及び添付図面に記載の内容を参照しなければならない。各図面において、同一の部材には出来る限り同一の参照符号を付することに留意すべきである。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知の機能及び構成についての詳細な記述は省略する。
【００１４】
本発明の不揮発性半導体メモリ装置は、３−レベルメモリセルを含む。３−レベルメモリセルＭＣは、図４に示すように、３つのレベルのしきい電圧グループＧ１、Ｇ２、Ｇ３を持つ。そして、メモリセルＭＣのしきい電圧グループは、第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２を基準として区分できる。本明細書では、第１基準電圧ＶＲ１より低いしきい電圧グループを「第１しきい電圧グループＧ１」と称し、第１基準電圧ＶＲ１と第２基準電圧ＶＲ２間のしきい電圧グループを「第２しきい電圧グループＧ２」と称し、第２基準電圧ＶＲ２より高いしきい電圧グループを「第３しきい電圧グループＧ３」と称する。
【００１５】
この際、２つのメモリセルＭＣが一組を形成して３つのビットデータを記憶するように動作する。このような３−レベルメモリセルは、２−レベルメモリセルに比べて、多数のデータ記憶状態を持つので、相対的に高い集積度を持つ。また、３−レベルメモリセルは、４−レベルメモリセルに比べて、しきい電圧レベル間の間隔が大きく増加するので、相対的に高い信頼性を持つ。したがって、３−レベルメモリセルを持つ不揮発性半導体メモリ装置（本明細書では「３−レベル不揮発性半導体メモリ装置」という）は、集積度及び信頼性の面で大きい利点を持つ。
【００１６】
続いて図４を参照すると、３−レベルメモリセルにおいて、制御の便宜上、第１基準電圧ＶＲ１は接地電圧ＶＳＳに設定される。第１しきい電圧グループＧ１と第２しきい電圧グループＧ２のマージン（ΔＶＭ１２）は、第２しきい電圧グループＧ２と第３しきい電圧グループＧ３のマージン（ΔＶＭ２３）より大きく設定される。また、第１しきい電圧グループＧ１と第２しきい電圧グループＧ２の電圧差（ΔＶＣ１２）は、第２しきい電圧グループＧ２と第３しきい電圧グループＧ３の電圧差（ΔＶＣ２３）より大きく設定される。
【００１７】
一方、一組をなす３−レベルメモリセルのプログラム方法および１グループのデータビットとマッピング関係の例が図５に示される。本明細書において、一組をなす３−レベルメモリセルは、第１メモリセルＭＣａおよび第２メモリセルＭＣｂと称される。図５を参照すると、一組のメモリセルに対するプログラムは、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ用いる第１〜第３ページプログラム段階ＳＴＥＰ１、ＳＴＥＰ２、ＳＴＥＰ３の順に行われる。
【００１８】
まず、初期状態である消去状態では、第１および第２メモリセルＭＣａ、ＭＣｂはいずれも第１しきい電圧グループＧ１に位置する。
【００１９】
第１ページプログラム段階ＳＴＥＰ１では、第１ビットＢＩＴ１のデータに応じて第１メモリセルＭＣａのしきい電圧が第２しきい電圧グループＧ２にプログラムされる。
【００２０】
すなわち、第１ビットＢＩＴ１のデータが「１」の場合（ＣＡＳＥ１１）には、第１および第２メモリセルＭＣａ、ＭＣｂのしきい電圧はすべて消去状態、すなわち第１しきい電圧グループＧ１に維持される。そして、第１ビットＢＩＴ１のデータが「０」の場合（ＣＡＳＥ１２）には、第１メモリセルＭＣａのしきい電圧は第２しきい電圧グループＧ２に制御され、第２メモリセルＭＣｂのしきい電圧は第１しきい電圧グループＧ１に維持される。この際、制御される第１メモリセルＭＣａのしきい電圧の大きさはΔＶＣ１２である。
【００２１】
続いて、第２ページプログラム段階ＳＴＥＰ２では、第２ビットＢＩＴ２のデータに応じて、第１メモリセルＭＣａまたは第２メモリセルＭＣｂのしきい電圧が第３しきい電圧グループＧ３にプログラムされる。
【００２２】
すなわち、第１ビットＢＩＴ１および第２ビットＢＩＴ２のデータがいずれも「１」の場合（ＣＡＳＥ２１）には、第１および第２メモリセルＭＣａ、ＭＣｂのしきい電圧はすべて消去状態、すなわち第１しきい電圧グループＧ１に維持される。
【００２３】
第１ビットＢＩＴ１のデータが「１」、第２ビットＢＩＴ２のデータが「０」の場合（ＣＡＳＥ２２）には、第１メモリセルＭＣａのしきい電圧は第１しきい電圧グループＧ１に維持され、第２メモリセルＭＣｂのしきい電圧は第３しきい電圧グループＧ３に制御される。この際、制御される第２メモリセルＭＣｂのしきい電圧の大きさはΔＶＣ１３である。
【００２４】
第１ビットＢＩＴ１のデータが「０」、第２ビットＢＩＴ２のデータが「１」の場合（ＣＡＳＥ２３）には、第１メモリセルＭＣａのしきい電圧は第２しきい電圧グループＧ２に維持され、第２メモリセルＭＣｂのしきい電圧は第１しきい電圧グループＧ１に維持される。
【００２５】
第１ビットＢＩＴ１および第２ビットＢＩＴ２のデータがいずれも「０」の場合（ＣＡＳＥ２４）には、第１メモリセルＭＣａのしきい電圧は第３しきい電圧グループＧ３に制御され、第２メモリセルＭＣｂのしきい電圧は第１しきい電圧グループＧ１に維持される。この際、制御される第１メモリセルＭＣａのしきい電圧の大きさはΔＶＣ２３である。
【００２６】
続いて、第３ページプログラム段階（ＳＴＥＰ３）では、第３ビットＢＩＴ３のデータに応じて第１メモリセルＭＣａまたは第２メモリセルＭＣｂのしきい電圧が第２しきい電圧グループＧ２にプログラムされる。
【００２７】
第１ビットＢＩＴ１、第２ビットＢＩＴ２および第３ビットＢＩＴ３のデータがいずれも「１」の場合（ＣＡＳＥ３１）には、第１および第２メモリセルＭＣａ、ＭＣｂのしきい電圧はすべて消去状態、すなわち第１しきい電圧グループＧ１に維持される。
【００２８】
第１ビットＢＩＴ１および第２ビットＢＩＴ２のデータが「１」、第３ビットＢＩＴ３のデータが「０」の場合（ＣＡＳＥ３２）には、第１メモリセルＭＣａのしきい電圧は第１しきい電圧グループＧ１に維持され、第２メモリセルＭＣｂのしきい電圧は第２しきい電圧グループＧ２に制御される。この際、制御される第２メモリセルＭＣｂのしきい電圧の大きさはΔＶＣ１２である。
【００２９】
第１ビットＢＩＴ１のデータが「１」、第２ビットＢＩＴ２のデータが「０」、第３ビットＢＩＴ３のデータが「１」の場合（ＣＡＳＥ３３）には、第１メモリセルＭＣａのしきい電圧は第１しきい電圧グループＧ１に維持され、第２メモリセルＭＣｂのしきい電圧は第３しきい電圧グループＧ３に維持される。
【００３０】
第１ビットＢＩＴ１のデータが「１」、第２ビットＢＩＴ２のデータが「０」、第３ビットＢＩＴ３のデータが「０」の場合（ＣＡＳＥ３４）には、第１メモリセルＭＣａのしきい電圧は第２しきい電圧グループＧ２に維持され、第２メモリセルＭＣｂのしきい電圧は第３しきい電圧グループＧ３に維持される。この際、制御される第１メモリセルＭＣａのしきい電圧の大きさはΔＶＣ１２である。
【００３１】
第１ビットＢＩＴ１のデータが「０」、第２ビットＢＩＴ２のデータが「１」、第３ビットＢＩＴ３のデータが「１」の場合（ＣＡＳＥ３５）には、第１メモリセルＭＣａのしきい電圧は第２しきい電圧グループＧ２に維持され、第２メモリセルＭＣｂのしきい電圧は第１しきい電圧グループＧ１に維持される。
【００３２】
第１ビットＢＩＴ１のデータが「０」、第２ビットＢＩＴ２のデータが「１」、第３ビットＢＩＴ３のデータが「０」の場合（ＣＡＳＥ３６）には、第１メモリセルＭＣａのしきい電圧は第２しきい電圧グループＧ２に維持され、第２メモリセルＭＣｂのしきい電圧は第２しきい電圧グループＧ２に制御される。この際、制御される第２メモリセルＭＣｂのしきい電圧の大きさはΔＶＣ１２である。
【００３３】
第１ビットＢＩＴ１のデータが「０」、第２ビットＢＩＴ２のデータが「０」、第３ビットＢＩＴ３のデータが「１」の場合（ＣＡＳＥ３７）には、第１メモリセルＭＣａのしきい電圧は第３しきい電圧グループＧ３に維持され、第２メモリセルＭＣｂのしきい電圧は第１しきい電圧グループＧ１に維持される。
【００３４】
第１ビットＢＩＴ１、第２ビットＢＩＴ２および第３ビットＢＩＴ３のデータがいずれも「０」の場合（ＣＡＳＥ３８）には、第１メモリセルＭＣａのしきい電圧は第３しきい電圧グループＧ３に維持され、第２メモリセルＭＣｂのしきい電圧は第２しきい電圧グループＧ２に制御される。この際、制御される第２メモリセルＭＣｂのしきい電圧の大きさはΔＶＣ１２である。
【００３５】
図５に示したようなプログラム方法およびデータマッピング関係を持つ不揮発性半導体メモリ装置において、しきい電圧グループ間のマージン差異（図４参照）を考慮するとき、第１ページプログラム段階（ＳＴＥＰ１）で、第２しきい電圧グループＧ２にプログラムされる第１メモリセルＭＣａが最も脆弱である。すなわち、第１ページプログラム段階（ＳＴＥＰ１）で、第２しきい電圧グループＧ２にプログラムされる第１メモリセルＭＣａは、第２または第３ページプログラム段階（ＳＴＥＰ２、ＳＴＥＰ３）で隣接するメモリセルに対するプログラム過程によるカップリングノイズを受ける。このようなカップリングノイズが大きくなる場合、第２および第３しきい電圧グループＧ２、Ｇ３間のしきい電圧グループ間のマージン（ΔＶＭ２３、図４参照）が減少して、読み出し動作時の誤動作の可能性が高くなる。
【００３６】
したがって、第１ページプログラム段階（ＳＴＥＰ１）で、第２しきい電圧グループＧ２にプログラムされる第１メモリセルＭＣａに対するカップリングノイズが低減するように、特定の１組および他の１組の第１および第２メモリセルの配置が要求される。
【００３７】
以下、添付図面を参照して本発明の好適な実施例を説明することにより、本発明を詳細に説明する。本明細書において、参照符号の末尾に添加される<>および番号は、同一の構成の他の要素を区別するために使用される。
【００３８】
図６は本発明の一実施例に係る不揮発性半導体メモリ装置を示す図である。図６にはメモリアレイ１００、ページバッファ２００及び行デコーダ３００が示されている。
【００３９】
前記メモリアレイ１００は、行(row)と列(column)のマトリックス状に配列される多数のメモリセルを含む。
【００４０】
第１ページバッファ２００は前記メモリアレイ１００に接続される。そして、前記ページバッファ２００は、順次プログラムされる第１グループの第１ビットＢＩＴ１<１>、第２ビットＢＩＴ２<１>および第３ビットＢＩＴ３<１>のデータを第１組の第１および第２メモリセルＭＣａ<１>、ＭＣｂ<１>のしきい電圧レベルにマッピングし、第２グループの第１ビットＢＩＴ１<２>、第２ビットＢＩＴ２<２>および第３ビットＢＩＴ３<２>のデータを第２組の第１および第２メモリセルＭＣａ<２>、ＭＣｂ<２>のしきい電圧レベルにマッピングするように駆動される。
【００４１】
この際、前記第１グループの第１ビットＢＩＴ１<１>のデータに応じて前記第１組の第１メモリセルＭＣａ<１>のしきい電圧レベルが制御され、前記第２グループの第１ビットＢＩＴ１<２>のデータに応じて前記第２組の第１メモリセルＭＣａ<２>のしきい電圧レベルが制御されるのは、前述した通りである。
【００４２】
前記行デコーダ３００は、前記メモリアレイの選択されるメモリセルのワード線ＷＬ、ストリング選択信号ＳＳＬ、グラウンド選択信号ＧＳＬおよび共通ソース線ＣＳＬを制御する。
【００４３】
図７は、本発明の一実施例に係る図６のメモリアレイ１００の一部を示す図であって、ＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。
【００４４】
前記メモリアレイ１００は、図７に示すように、第１〜第４ビット線ＢＬ<１>〜ＢＬ<４>を始めとした多数のビット線ＢＬを含む。この際、前記第１〜第４ビット線ＢＬ<１>〜ＢＬ<４>は順次隣り合って配列される。
【００４５】
この際、一組をなす第１組の第１メモリセルＭＣａ<１>は第２ビット線ＢＬ<２>に接続され、第２メモリセルＭＣｂ<１>は第１ビット線ＢＬ<１>に接続される。そして、第２組の第１メモリセルＭＣａ<２>は第３ビット線ＢＬ<３>に接続され、第２メモリセルＭＣｂ<２>は第４ビット線ＢＬ<４>に接続される。また、第１組の第１および第２メモリセルＭＣａ<１>、ＭＣｂ<１>と第２組の第１および第２メモリセルＭＣａ<２>、ＭＣｂ<２>は同一のワード線（図７の実施例では、ＷＬ<１>）によって制御される。
【００４６】
前記メモリセルＭＣａ<１>、ＭＣｂ<１>、ＭＣａ<２>、ＭＣｂ<２>は、電気的にプログラムおよび消去が可能であり、電源が供給されない状態でもデータの保存が可能である。
【００４７】
図７の実施例では、第１組の第１メモリセルＭＣａ<１>の左側および右側には、第１組の第２メモリセルＭＣｂ<１>と第２組の第１メモリセルＭＣａ<２>が隣り合って配置される。
【００４８】
このように配置される場合、第１ページプログラム段階（ＳＴＥＰ１）でプログラムされる第１メモリセルＭＣａのカップリングノイズが低減できる。この際、第１組の第１メモリセルＭＣａ<１>が第１ページプログラム段階（ＳＴＥＰ１）でプログラムされると仮定し、最悪条件(worst case)におけるカップリングノイズを考察すると、次の通りである。
【００４９】
第２ページプログラム段階（ＳＴＥＰ２）で発生する最悪条件におけるカップリングノイズは、右側に隣接する第２組の第１メモリセルＭＣａ<２>が第２しきい電圧グループＧ２から第３しきい電圧グループＧ３に制御される電圧差ΔＶＣ２３によるもの、すなわちｋΔＶＣ２３である。ここで、ｋは、制御される電圧差によって、隣接したメモリセルに発生するカップリングノイズの定数である。
【００５０】
勿論、第２ページプログラム段階（ＳＴＥＰ２）でしきい電圧レベルが最も大きく変化する場合は、ＣＡＳＥ２２であって、第２組の第２メモリセルＭＣｂ<２>の電圧レベルがΔＶＣ１３の大きさに制御される。しかし、第２組の第２メモリセルＭＣｂ<２>は前記第１組の第１メモリセルＭＣａ<１>と隣接しないので、これによるカップリングノイズは相対的に非常に小さい。
【００５１】
第３ページプログラム段階（ＳＴＥＰ３）で発生する最悪条件におけるカップリングノイズは、第１組の第２メモリセルＭＣｂ<１>が第１しきい電圧グループＧ１から第２しきい電圧グループＧ２に制御される電圧差ΔＶＣ１２によるもの、すなわちｋΔＶＣ１２である。この際、第２ページプログラム段階ＳＴＥＰ２の最悪条件で第３しきい電圧グループＧ３に制御された第２組の第１メモリセルＭＣａ<２>のしきい電圧はもはや制御されない。
【００５２】
結果的に、図７に示されるような配置を持つ場合、第１ページプログラム段階（ＳＴＥＰ１）でプログラムされた第１組の第１メモリセルＭＣａ<１>に対する最悪条件におけるカップリングノイズは、ｋΔＶＣ２３とｋΔＶＣ１２の和である。
【００５３】
このような結果は、後述する比較例と比較して相対的に小さいサイズのカップリングノイズを発生する。
【００５４】
図８は、図６のページバッファ２００の一例を示す図であって、図７のメモリアレイ１００を駆動するための例のページバッファである。
【００５５】
図８を参照すると、前記ページバッファ２００は、バッファブロックＢＵＢＫ１およびスイッチングブロックＳＷＢＫ１を備える。前記バッファブロックＢＵＢＫ１は、前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第１〜第４ビット線ＢＬ<１>〜ＢＬ<４>に対応するデータをダンピングする。スイッチングブロックＳＷＢＫ１は、前記不揮発性半導体メモリ装置のプログラム動作の際に、前記バッファブロックＢＵＢＫ１からダンピングされるデータを前記第１〜第４ビット線ＢＬ<１>〜ＢＬ<４>に提供するようにスイッチングされる。
【００５６】
前記バッファブロックＢＵＢＫ１は、具体的に、第１〜第４ラッチ２２１〜２２４を含む。前記第１〜第４ラッチ２２１〜２２４は、前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第１〜第４ビット線ＢＬ<１>〜ＢＬ<４>に対応するデータをダンピングする。好ましくは、第１ビットＢＩＴ１のデータ値をプログラムするとき、第２および第３ラッチ２２２、２２３にラッチされたデータが第２および第３ビット線ＢＬ<２>、ＢＬ<３>にダンピングされる。
【００５７】
前記スイッチングブロックＳＷＢＫ１は、具体的に、第１〜第４ビット線スイッチＴＲＢ１１〜ＴＲＢ１４および第１〜第２接続スイッチＳＷＣ１１〜ＳＷＣ１２を備える。前記第１ビット線スイッチＴＲＢ１１は、第１ビット線接続信号ＶＳＷＢ１１に応答して、前記第１ラッチ２２１と前記第１ビット線ＢＬ<１>とを電気的に接続する。前記第２ビット線スイッチＴＲＢ１２は、第２ビット線接続信号ＶＳＷＢ１２に応答して、前記第２ラッチ２２２と前記第２ビット線ＢＬ<２>とを電気的に接続する。前記第３ビット線スイッチＴＲＢ１３は、第１ビット線接続信号ＶＳＷＢ１１に応答して、前記第３ラッチ２２３と前記第３ビット線ＢＬ<３>とを電気的に接続する。そして、前記第４ビット線スイッチＴＲＢ１４は、第２ビット線接続信号ＶＳＷＢ１２に応答して、前記第４ラッチ２２４と前記第４ビット線ＢＬ<４>とを電気的に接続する。
【００５８】
これにより、第１〜第４ラッチ２２１〜２２４にラッチされたデータがそれぞれ前記第１〜第４ビット線ＢＬ<１>〜ＢＬ<４>にダンピングできる。
【００５９】
また、第１接続スイッチＳＷＣ１１は、スイッチング制御信号ＶＳＷＣ１に応答して、前記第１ラッチ２２１と前記第２ラッチ２２２間の電気的接続を制御し、第２接続スイッチＳＷＣ１２は、前記スイッチング制御信号ＶＳＷＣ１に応答して、前記第３ラッチ２２３と前記第４ラッチ２２４間の電気的接続を制御する。
【００６０】
これにより、本発明のデータプログラム動作および読み出し動作の際に、第１ビット線ＢＬ<１>および第４ビット線ＢＬ<４>のデータをそれぞれ第２ラッチ２２２および第３ラッチ２２３に引き出すことが可能であり、第２ビット線ＢＬ<２>および第３ビット線ＢＬ<３>のデータをそれぞれ第１ラッチ２２１および第４ラッチ２２４に引き出すことが可能である。
【００６１】
図９は、図６のページバッファ２００の他の一例を示す図であって、図８の例と同様に、図７のメモリアレイ１００を駆動するための例のページバッファである。
【００６２】
図９のページバッファ２００もバッファブロックＢＵＢＫ２およびスイッチングブロックＳＷＢＫ２を備える。前記バッファブロックＢＵＢＫ２は、前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第１〜第４ビット線ＢＬ<１>〜ＢＬ<４>に対応するデータをダンピングする。スイッチングブロックＳＷＢＫ２は、前記不揮発性半導体メモリ装置のプログラム動作の際に、前記バッファブロックＢＵＢＫ２からダンピングされるデータを前記第１〜第４ビット線ＢＬ<１>〜ＢＬ<４>に提供するようにスイッチングされる。
【００６３】
前記バッファブロックＢＵＢＫ２は、具体的に、第１および第２ラッチ２３１、２３２を含む。前記第１ラッチ２３１は、前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第２および第３ビット線ＢＬ<２>およびＢＬ<３>に対応するデータをダンピングする。そして、前記第２ラッチ２３２は、前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第１および第４ビット線ＢＬ<１>およびＢＬ<４>に対応するデータをダンピングする。好ましくは、第１ビットＢＩＴ１のデータ値をプログラムするとき、第１ラッチ２３１にラッチされたデータが第２ビット線ＢＬ<２>または第３ビット線ＢＬ<３>にダンピングされる。
【００６４】
前記スイッチングブロックＳＷＢＫ２は、具体的に、第１〜第４ビット線スイッチＴＲＢ２１〜ＴＲＢ２４および接続スイッチＳＷＣ２１を備える。前記第１ビット線スイッチＴＲＢ２１および第４ビット線スイッチＴＲＢ２４は、それぞれ第１ビット線接続信号ＶＳＷＢ２１および第４ビット線スイッチＶＳＷＢ２４に応答して、前記第１ビット線ＢＬ<１>および第４ビット線ＢＬ<４>を第１ラッチ２３１に電気的に接続する。前記第２ビット線スイッチＴＲＢ２２および第３ビット線スイッチＴＲＢ２３は、それぞれ第２ビット線接続信号ＶＳＷＢ２２および第３ビット線接続信号ＶＳＷＢ２３に応答して、前記第２ビット線ＢＬ<２>および第３ビット線ＢＬ<３>を第２ラッチ２３２に電気的に接続する。
【００６５】
これにより、第１ラッチ２３１にラッチされたデータは、前記第２および第３ビット線ＢＬ<２>およびＢＬ<３>にダンピングでき、第２ラッチ２３２にラッチされたデータは、前記第１および第４ビット線ＢＬ<１>およびＢＬ<４>にダンピングできる。
【００６６】
また、接続スイッチＳＷＣ２１は、スイッチング制御信号ＶＳＷＣ２に応答して、前記第１ラッチ２３１と前記第２ラッチ２３２間の電気的接続を制御する。これにより、本発明のデータプログラム動作および読み出し動作の際に、第１ビット線ＢＬ<１>および第４ビット線ＢＬ<４>のデータを第１ラッチ２３１に引き出すことが可能であり、第２ビット線ＢＬ<２>および第３ビット線ＢＬ<３>のデータを第２ラッチ２３２に引き出すことが可能である。
【００６７】
図１０は、第１比較例による図６のメモリアレイ１００の一部を示す図であって、ＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。
【００６８】
一組をなす第１組の第１メモリセルＭＣａ<１>は第１ビット線ＢＬ<１>に接続され、第２メモリセルＭＣｂ<１>は第２ビット線ＢＬ<２>に接続される。そして、第２組の第１メモリセルＭＣａ<２>は第３ビット線ＢＬ<３>に接続され、第２メモリセルＭＣｂ<２>は第４ビット線ＢＬ<４>に接続される。
【００６９】
図１０の比較例では、第１組の第１メモリセルＭＣａ<１>の左側および右側には、他の組の第２メモリセルＭＣｂ<０>および第１組の第２メモリセルＭＣｂ<１>が隣接して配置される。
【００７０】
この際、第１組の第１メモリセルＭＣａ<１>が第１ページプログラム段階（ＳＴＥＰ１）でプログラムされると仮定し、最悪条件におけるカップリングノイズを考察すると、次の通りである。
【００７１】
第２ページプログラム段階（ＳＴＥＰ２）で発生する最悪条件におけるカップリングノイズは、左側に位置する第２メモリセルＭＣｂ<０>が第１しきい電圧グループＧ１から第３しきい電圧グループＧ３に制御される電圧差ΔＶＣ１３によるもの、すなわちｋΔＶＣ１３である。
【００７２】
第３ページプログラム段階（ＳＴＥＰ３）で発生する最悪条件におけるカップリングノイズは、右側に位置する第１組の第２メモリセルＭＣｂ<１>が第１しきい電圧グループＧ１から第２しきい電圧グループＧ２に制御される電圧差ΔＶＣ１２によるもの、すなわちｋΔＶＣ１２である。この際、第２ページプログラム段階ＳＴＥＰ２の最悪条件で第３しきい電圧グループＧ３に制御された他の組の第２メモリセルＭＣｂ<０>のしきい電圧はもはや制御されない。
【００７３】
結果的に、図１０に示されるような配置を持つ場合、第１ページプログラム段階（ＳＴＥＰ１）でプログラムされた第１組の第１メモリセルＭＣａ<１>に対する最悪条件におけるカップリングノイズは、ｋΔＶＣ１３とｋΔＶＣ１２の和である。
【００７４】
このような結果は、前述した実施例と比較して相対的に大きい大きさのカップリングノイズが発生する。
【００７５】
図１１は、第２比較例による図６のメモリアレイ１００の一部を示す図であって、ＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。
【００７６】
一組をなす第１組の第１メモリセルＭＣａ<１>は第１ビット線ＢＬ<１>に接続され、第２メモリセルＭＣｂ<１>は第３ビット線ＢＬ<３>に接続される。そして、第２組の第１メモリセルＭＣａ<２>は第２ビット線ＢＬ<２>に接続され、第２メモリセルＭＣｂ<２>は第４ビット線ＢＬ<４>に接続される。
【００７７】
図１１の比較例では、第１組の第１メモリセルＭＣａ<１>の左側および右側には、他の組の第２メモリセルＭＣｂ<０>および第２組の第１メモリセルＭＣａ<２>が隣接して配置される。
【００７８】
これに対し、第１組の第１メモリセルＭＣａ<１>が第１ページプログラム段階（ＳＴＥＰ１）でプログラムされると仮定し、最悪条件におけるカップリングノイズを考察すると、次のとおりである。
【００７９】
第２ページプログラム段階（ＳＴＥＰ２）で発生する最悪条件におけるカップリングノイズは、他の第２メモリセルＭＣｂ<０>が第１しきい電圧グループＧ１から第３しきい電圧グループＧ３に制御される電圧差ΔＶＣ１３によるもの、すなわちｋΔＶＣ１３である。
【００８０】
そして、第３ページプログラム段階（ＳＴＥＰ３）で発生する最悪条件におけるカップリングノイズは、第２組の第１メモリセルＭＣａ<２>が第１しきい電圧グループＧ１から第２しきい電圧グループＧ２に制御される電圧差ΔＶＣ１２によるもの、すなわちｋΔＶＣ１２である。この際、第２ページプログラム段階（ＳＴＥＰ２）の最悪条件で第３しきい電圧グループＧ３に制御された他の組の第２メモリセルＭＣｂ<０>のしきい電圧はもはや制御されない。
【００８１】
結果的に、図１１に示されるような配置を持つ場合、第１ページプログラム段階（ＳＴＥＰ１）でプログラムされた第１組の第１メモリセルＭＣａ<１>に対する最悪条件におけるカップリングノイズも、ｋΔＶＣ１３とｋΔＶＣ１２の和である。
【００８２】
このような結果も、前述した実施例と比較して相対的に大きい大きさのカップリングノイズが発生する。
【００８３】
図１２は、第３比較例に係る図６のメモリアレイ１００の一部を示す図であって、やはりＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。
【００８４】
この際、一組をなす第１組の第１メモリセルＭＣａ<１>は第３ビット線ＢＬ<３>に接続され、第２メモリセルＭＣｂ<１>は第１ビット線ＢＬ<１>に接続される。そして、第２組の第１メモリセルＭＣａ<２>は第２ビット線ＢＬ<２>に接続され、第２メモリセルＭＣｂ<２>は第４ビット線ＢＬ<４>に接続される。
【００８５】
図１２の比較例では、第１組の第１メモリセルＭＣａ<１>の左側および右側には、第２組の第１メモリセルＭＣａ<２>と第２組の第２メモリセルＭＣｂ<２>が隣接して配置される。
【００８６】
これに対して、第１組の第１メモリセルＭＣａ<１>が第１ページプログラム段階ＳＴＥＰ１でプログラムされると仮定し、最悪条件におけるカップリングノイズを考察すると、次の通りである。
【００８７】
第２ページプログラム段階（ＳＴＥＰ２）で発生する最悪条件におけるカップリングノイズは、右側に隣接する第２組の第２メモリセルＭＣｂ<２>が第１しきい電圧グループＧ１から第３しきい電圧グループＧ３に制御される電圧差ΔＶＣ１３によるもの、すなわちｋΔＶＣ１３である。
【００８８】
そして、第３ページプログラム段階（ＳＴＥＰ３）で発生する最悪条件におけるカップリングノイズは、左側に隣接する第２組の第１メモリセルＭＣａ<２>が第１しきい電圧グループＧ１から第２しきい電圧グループＧ２に制御される電圧差ΔＶＣ１２によるもの、すなわちｋΔＶＣ１２である。この際、第２ページプログラム段階ＳＴＥＰ２の最悪条件で第３しきい電圧グループＧ３に制御された第２組の第２メモリセルＭＣｂ<２>のしきい電圧はもはや制御されない。
【００８９】
結果的に、図１２に示されるような配置を持つ場合、第１ページプログラム段階（ＳＴＥＰ１）でプログラムされた第１組の第１メモリセルＭＣａ<１>に対する最悪条件におけるカップリングノイズは、ｋΔＶＣ１３とｋΔＶＣ１２の和である。
【００９０】
このような結果も、前述した実施例と比較して相対的に大きい大きさのカップリングノイズが発生する。
【００９１】
図１３は図７に示される実施例に係る最悪条件におけるカップリングノイズを図１０〜図１２に示される第１〜第３比較例に係る最悪条件におけるカップリングノイズの大きさと比較して示す図である。
【００９２】
図１３から分かるように、本発明の不揮発性半導体メモリ装置の実施例に係る最悪条件におけるカップリングノイズは、（ｋΔＶＣ２３＋ｋΔＶＣ１２）であって、第１〜第３比較例に係る最悪条件におけるカップリングノイズ（ｋΔＶＣ１３＋ｋΔＶＣ１２）と比較して低減する。
【００９３】
本発明は図示された一実施例を参考として説明したが、これらの実施例は例示的なものに過ぎないことは言うまでもない。本技術分野における通常の知識を有する者であれば、これらから種々の変形及び均等な他の実施が可能なのを理解するであろう。
【００９４】
したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【００９５】
本発明は、データプログラムの際に最悪条件におけるメモリセル間のカップリングノイズを小さくするためのものであって、不揮発性半導体メモリ装置に適用可能である。
【図面の簡単な説明】
【００９６】
【図１】一般的なトランジスタタイプのメモリセルの断面図である。
【図２】２−レベルメモリセルのしきい電圧分布を示す一般的な図である。
【図３】４−レベルメモリセルのしきい電圧分布を示す一般的な図である。
【図４】３−レベルメモリセルのしきい電圧分布を示す図である。
【図５】一組を成す３−レベルメモリセルのプログラム方法および１グループのデータビットとマッピング関係の例を示す図である。
【図６】本発明の一実施例に係る不揮発性半導体メモリ装置の一部を示す図である。
【図７】図６のメモリアレイの一部を示す図である。
【図８】図６のページバッファの一例を示す図である。
【図９】図６のページバッファの他の一例を示す図である。
【図１０】第１比較例に係る図６のメモリアレイの一部を示す図である。
【図１１】第２比較例に係る図６のメモリアレイの一部を示す図である。
【図１２】第３比較例に係る図６のメモリアレイの一部を示す図である。
【図１３】実施例に係る最悪条件におけるカップリングノイズを第１〜第３比較例に係る最悪条件におけるカップリングノイズの大きさと比較して示す図である。
【符号の説明】
【００９７】
１００  メモリアレイ
２００  ページバッファ
３００  行デコーダ
【図１】
0005172168.tif 000002
【図２】
0005172168.tif 000003
【図３】
0005172168.tif 000004
【図４】
0005172168.tif 000005
【図５】
0005172168.tif 000006
【図６】
0005172168.tif 000007
【図７】
0005172168.tif 000008
【図８】
0005172168.tif 000009
【図９】
0005172168.tif 000010
【図１０】
0005172168.tif 000011
【図１１】
0005172168.tif 000012
【図１２】
0005172168.tif 000013
【図１３】
0005172168.tif 000014