(57)【要約】多数個の制御孔（２７）が開設されたコリメータ（２５）がウエハ（３０）とターゲット（１８）との間に介設された状態で、ターゲット（１８）がスパッタリングされてウエハ（３０）にコバルト膜（３７）が被着されるＤＣマグネトロンスパッタリング装置（１０）において、コリメータ（２５）の本体（２６）の上面と下面に傾斜角が極小さく本体と同心円の一対の錐面（２８、２８）を上下対称形にそれぞれ形成して、コリメータ（２５）の多数個の制御孔のアスペクト比をコリメータの周辺から中心にかけて「１〜１．２５」に設定する。コリメータ（２５）の周辺部に位置した制御孔を通過するスパッタ粒子の量を中央部に位置した制御孔を通過するスパッタ粒子の量より多くできるので、周辺部の膜厚不足を補って相対的に面内膜厚分布を全体に均一に制御でき、スパッタリング膜の面内膜厚分布の均一性を高めることができる。
2004047160.tif 000002
【特許請求の範囲】
【請求項１】
多数個の制御孔が開設されたコリメータが被処理基板とターゲットとの間に介設された状態で、前記ターゲットがスパッタリングされて前記被処理基板に薄膜が被着される工程を備えている半導体装置の製造方法において、前記多数個の制御孔のアスペクト比を前記コリメータにおいて前記薄膜の面内膜厚分布に対応して相違させることを特徴とする半導体装置の製造方法。
【請求項２】
前記多数個の制御孔のアスペクト比が、前記コリメータの周辺から中心にかけて「１〜１．２５」に設定されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記多数個の制御孔のアスペクト比が、前記コリメータの厚さを調整されて相違されていることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記多数個の制御孔のアスペクト比が、前記制御孔のそれぞれの開口径を調整されて相違されていることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記ターゲットがコバルト（Ｃｏ）またはチタン（Ｔｉ）またはニッケル（Ｎｉ）によって形成されており、前記薄膜が半導体ウエハの上に形成されるサリサイド構造のための金属膜であることを特徴とする請求項１、２、３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置の製造技術、特に、基板に薄膜をスパッタリングする技術に関し、例えば、半導体集積回路装置（以下、ＩＣという。）の製造方法においてＩＣが作り込まれる半導体ウエハ（以下、ウエハという。）の一主面の上に金属をスパッタリングによって成膜するのに利用して有効なものに関する。
【背景技術】  ＩＣの製造方法において、ウエハの一主面の上に金属膜を形成する薄膜形成方法として、スパッタリング装置を使用した薄膜形成方法が、広く使用されている。スパッタリング装置はスパッタリング室に配設された一対の電極を備えており、一方の電極はウエハに被着させるべき金属膜と同質の材料が用いられて形成されたターゲットが装着されるように構成され、もう一方の電極はウエハが保持されるように構成されている。
ＩＣの製造方法においては、微細化や高集積化が進むにつれてコンタクトホールやスルーホールのアスペクト比が増大する傾向にあり、従来のスパッタリング装置では充分なステップカバレッジ特性が得られないために、種々の技術開発が進められている。代表的な技術として、多数個の制御孔が開設されたコリメータと呼ばれる板をターゲットとウエハとの間に介設し、ターゲットから種々の方向に飛び出したスパッタ粒子のウエハに垂直な成分だけを取り出して成膜するコリメーションスパッタ技術がある（例えば、非特許文献１参照）。
【非特許文献１】「電子材料１９９４年１１月号別冊」，株式会社工業調査会，１９９４年１１月２５日，ｐ．３７−４３
【発明の開示】
しかしながら、ＩＣの一例であるＳＲＡＭの製造方法において、ゲート電極のサリサイド構造のためのコバルトをコリメーションスパッタ技術によって成膜した場合においては、ウエハに被着したコバルト膜の面内膜厚分布がウエハの中央部において厚く、ウエハの周辺部において薄くなる傾向で不均一になるという問題点があることが、本発明者によって明らかにされた。
本発明の目的は、面内膜厚分布の均一性を高めることができる半導体装置の製造技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
すなわち、多数個の制御孔が開設されたコリメータが被処理基板とターゲットとの間に介設された状態で、前記ターゲットがスパッタリングされて前記被処理基板に薄膜が被着される工程を備えている半導体装置の製造方法において、前記多数個の制御孔のアスペクト比を前記コリメータにおいて前記薄膜の面内膜厚分布に対応して相違させることを特徴とする。
前記した手段において、ターゲットからの斜め成分のスパッタ粒子はコリメータの制御孔の内周面に衝突してトラップされ、垂直成分のスパッタ粒子が被処理基板に到達する。この被処理基板に到達するスパッタ粒子の到達の割合はコリメータの制御孔のアスペクト比（孔深さ／開口径）に依存する。本発明者はこの点に着目することにより、被処理基板に被着される薄膜の面内膜厚分布を制御する技術を創作した。すなわち、コリメータ内の多数個の制御孔のそれぞれのアスペクト比を被処理基板の面内膜厚分布の傾向に対応して相違させることにより、面内膜厚分布の均一性を高めるものとした。例えば、基板に被着した薄膜の面内膜厚分布が中央部で厚く周辺部で薄くなる場合においては、多数個の制御孔のアスペクト比をコリメータの周辺から中心にかけて「１〜１．２５」に設定することにより、面内膜厚分布を全体にわたって均一に制御することができる。
【図面の簡単な説明】  図１は、本発明の一実施の形態であるＳＲＡＭの製造方法のコバルトサリサイド形成工程のうちコバルト膜形成ステップを実施するスパッタリング装置を示す正面断面図である。
図２は、そのスパッタリング装置に使用されたコリメータを示しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
図３は、コバルトサリサイド形成工程の各ステップにおけるウエハの各拡大部分断面図であり、（ａ）は前洗浄ステップ後、（ｂ）はコバルト膜形成ステップ後、（ｃ）は第一アニールステップ後、（ｄ）はコバルト膜および窒化チタン膜除去ステップ後、（ｅ）は第二アニールステップ後をそれぞれ示している。
図４は、面内膜厚分布の均一化の効果を示しており、（ａ）は比較例の場合を示す正面断面図、（ｂ）は本実施の形態に係る場合を示す正面断面図、（ｃ）は実験結果を示す面内膜厚分布表、（ｄ）はウエハ上の測定位置を示す平面図である。
図５は、本発明の他の実施の形態であるＳＲＡＭの製造方法に使用されるスパッタリング装置のコリメータを示しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【発明を実施するための最良の形態】  以下、本発明の一実施の形態を図面に即して説明する。
本実施の形態において、本発明に係る半導体装置の製造方法は、ＳＲＡＭの製造方法として構成されており、サリサイド構造のゲート電極におけるコバルトササイド形成工程を備えている。コバルトサリサイド形成工程のうちコバルト膜形成ステップは、図１に示されたＤＣマグネトロンスパッタリング装置（以下、スパッタリング装置という。）１０が使用されて実施される。
図１に示されているように、スパッタリング装置１０はスパッタリング室としてのスパッタリング室１１を構成する真空容器１２を備えており、スパッタリング室１１はクライオポンプやドライポンプ等の真空ポンプ（図示せず）によって真空排気されるようになっている。スパッタリング室１１にはワークであるウエハ３０を出し入れするための搬入搬出口１３が開設されており、搬入搬出口１３はゲートバルブ１４によって開閉されるように構成されている。また、スパッタリング室１１にはイオンを生成するための不活性で質量の大きい放電ガスとしてのアルゴンガス１５を供給するガス供給管１６が挿入されている。真空容器１２の上部開口にはバッキングプレート１７がスパッタリング室１１を密封するように被せられており、バッキングプレート１７にはターゲット１８が当接されて交換可能に装着されている。ターゲット１８は後述するようにアルゴンイオンによってスパッタリングされてその組成物を飛び出させ、被処理基板であるウエハ３０の上にスパッタリング膜を形成させるものであり、コバルト（Ｃｏ）によって円板形状に形成されている。
真空容器１２の底部にはヒートステージリフト１９が垂直方向上向きに設置されており、ヒートステージリフト１９の上にはヒートステージ２０が昇降されるように支持されている。ヒートステージ２０はウエハ３０を上面に載せた状態で保持するとともに、ウエハ３０をガスヒート方式によって加熱するように構成されている。そして、ヒートステージ２０とバッキングプレート１７との間には、直流電圧または高周波電圧を印加するための電源装置（図示せず）が電気的に接続されている。ヒートステージ２０の下側には下側シールド２１が設置されており、スパッタリング室１１の上部には上側シールド２２がターゲット１８の真下領域を取り囲むように配されて、真空容器１２の上端開口部に吊持されている。シールド２１、２２はステンレス鋼やアルミニウム等が使用されて上端部外周に径方向外向きに突設された鍔部を有する略有底円筒形状に形成されており、ターゲット１８を取り囲むことにより、ターゲット１８からスパッタリングされた微粒子がスパッタリング室１１の内壁に付着するのを防止するように構成されている。他方、バッキングプレート１７の上方にはプラズマを保持する円板形状のマグネット板２３がスパッタリング室１１と同心円の水平に配置されており、マグネット板２３はスパッタリング室１１の中心線上に配置された回転軸２４によって回転されるように構成されている。
上側シールド２２のターゲット１８とウエハ３０とに対してそれぞれ所定の間隔を有する高さ位置には、図２に詳しく示されたコリメータ２５が水平に横断するように架設されている。コリメータ２５はステンレス鋼やアルミニウムおよびチタン等の材料が使用されて、ウエハ３０よりも大きい円板形状に形成された本体２６を備えており、図２に示されているように、本体２６には厚さ方向に貫通する六角孔形状の制御孔２７が多数個、開口面積が全面にわたって可及的に均一になるように配列されて開設されている。図２（ａ）に示されているように、多数個の制御孔２７は切削加工等によって全てが同一形状になるように形成されている。図２（ｂ）に示されているように、コリメータ２５の本体２６の上面および下面には傾斜角が極小さく本体２６と同心円の錐面２８が一対、上下対称形にそれぞれ形成されている。この一対の錐面２８、２８によって、コリメータ２５の多数個の制御孔２７のアスペクト比はコリメータ２５の周辺から中心にかけて「１〜１．２５」に設定されており、このコリメータ２５の多数個の制御孔２７のアスペクト比「１〜１．２５」は、このコリメータ２５においてウエハ３０に被着されたコバルト膜の面内膜厚分布の不均一に対応して解消するように設定されている。
本体２６の厚さｔを１２．５ｍｍ、制御孔２７の最小内径（対辺間の間隔）ｄを１０ｍｍとすると、錐面２８の本体２６の外周における高さＨは１．２５ｍｍ、に設定されている。つまり、このコリメータ２５の最も外側の制御孔２７ｏの孔深さＡは「１２．５−１．２５×２＝１０」ｍｍ、その開口径Ｂは制御孔２７の最小内径ｄの１０ｍｍであるから、アスペクト比（Ａ／Ｂ）は「１０／１０＝１」であり、このコリメータ２５の中央の制御孔２７ｉの孔深さＡは本体２６の板厚ｔの１２．５ｍｍ、その開口径Ｂは制御孔２７の最小内径ｄの１０ｍｍであるから、そのアスペクト比（Ａ／Ｂ）は「１２．５／１０＝１．２５」である。そして、多数個の制御孔２７の孔深さＡは、錐面２８によって周辺から中央部にかけて「１０ｍｍから１２．５ｍｍ」まで連続的に変化するので、コリメータ２５の多数個の制御孔２７のアスペクト比は、コリメータ２５の周辺から中央部にかけて「１〜１．２５」に連続的に変化していることになる。
次に、本発明の一実施の形態であるＳＲＡＭの製造方法のサリサイド構造のゲート電極におけるコバルトサリサイド形成工程を図３に沿って、コバルトサリサイド形成工程のうちコバルト膜形成ステップを主体にして説明する。
図３はコバルトサリサイド形成工程の各ステップにおけるウエハを示す各拡大断面図である。図３（ａ）は前洗浄ステップ後を示しており、コバルト膜形成ステップを実施するスパッタリング装置１０のワークに相当する。すなわち、ウエハ３０のサブストレート３１の表層部にはフィールド（ＳＧＩ）３２、ソース３３、ドレイン３４が形成されており、ソース３３とドレイン３４との間の表面にはポリシリコン３５が形成され、ポリシリコン３５の側面にはスペーサ（ＳｉＮ）３６が被着されている。
図３（ａ）に示されているように構成されて前洗浄されたウエハ３０は、前記構成に係るスパッタリング装置１０のスパッタリング室１１に搬入搬出口１３から搬入されて、図１に想像線で示された状態のヒートステージ２０の上に受け渡される。この際に、スパッタリング室１１は所定の圧力に予め排気されている。続いて、図１に示されているように、ヒートステージ２０がヒートステージリフト１９によって上昇され、ヒートステージ２０の上面に載置されたウエハ３０は予め設定された高さに配置される。
次いで、スパッタリング室１１が所定の圧力（例えば、約０．１６Ｐａ）になるまで、放電ガスとしてのアルゴンガス１５がスパッタリング室１１にガス供給管１６から供給される。また、直流電圧または高周波電圧がターゲット１８とウエハ３０との間に電源装置によってバッキングプレート１７およびヒートステージ２０を介して印加されるとともに、マグネット板２３が回転軸２４によって回転される。
これらの作動によってターゲット１８の周囲に形成されるプラズマの励起に伴って、ターゲット１８がアルゴンイオンによってスパッタリングされることにより、ターゲット１８から被スパッタリング粒子としてコバルト粒子が叩き出される。ターゲット１８から叩き出されたコバルト粒子はウエハ３０の方向に飛翔し、コリメータ２５の多数個の制御孔２７を通過してウエハ３０に被着する。このため、図３（ｂ）に示されているように、ウエハ３０にはコバルト粒子から成るコバルト膜３７が全面にわたって形成される。
以上のようにして、ウエハ３０に所望の厚さ（例えば、１０ｎｍ）のコバルト膜３７が形成されると、前述したスパッタリング作動が停止されるとともに、ヒートステージリフト１９が下降作動されて、ヒートステージ２０に保持されたウエハ３０が搬入搬出位置に戻される。続いて、成膜済のウエハ３０はスパッタリング室１１から搬出される。
ところで、コリメータの多数個の制御孔のアスペクト比がコリメータ全体にわたって均一に設定されている従来例の場合においては、図４（ａ）に示されているように、ウエハ３０に被着したコバルト膜３７’の面内膜厚分布がウエハ３０の中央部において厚く、ウエハ３０の周辺部において薄くなる傾向で不均一になるという問題点があることが、本発明者によって明らかにされた。これは次のような理由によるものと、考えられる。ターゲットからの斜め成分のスパッタ粒子はコリメータの制御孔の内周面に衝突してトラップされ、垂直成分のスパッタ粒子がウエハに到達する。このウエハに到達するスパッタ粒子の到達の割合は、コリメータの中央部に位置した制御孔を通過するものの方が、周辺部に位置した制御孔を通過したものよりも大きい。したがって、ウエハ３０に被着したコバルト膜３７’の面内膜厚分布はウエハ３０の中央部において厚く、ウエハ３０の周辺部において薄くなる。
しかし、本実施の形態においては、コリメータ２５の本体２６の上面および下面に傾斜角が極小さく本体２６と同心円の一対の錐面２８、２８を上下対称形にそれぞれ形成することにより、コリメータ２５の多数個の制御孔２７のアスペクト比がコリメータ２５の周辺から中心にかけて「１〜１．２５」に設定されているために、図４（ｂ）に示されているように、ウエハ３０に被着されたコバルト膜３７の面内膜厚分布を均一に形成することができる。これは次のような理由によると、本発明者は考察する。ターゲットからの斜め成分のスパッタ粒子はコリメータの制御孔の内周面に衝突してトラップされるという現象から、スパッタ粒子がコリメータを通過してウエハに到達する割合はコリメータの制御孔のアスペクト比（孔深さ／孔径）に依存すると、考察した。本発明者はこの点に着目することにより、コリメータ２５内の多数個の制御孔２７のそれぞれのアスペクト比をコリメータ２５の周辺から中心にかけて「１〜１．２５」に設定した。すなわち、コリメータ２５の周辺部に位置した制御孔２７ｏのアスペクト比は中央部に位置した制御孔２７ｉよりも小さいことにより、周辺部に位置した制御孔２７ｏを通過するスパッタ粒子の量は中央部に位置した制御孔２７ｉを通過するスパッタ粒子の量より多くなるので、従来例の場合にウエハの周辺部で不足したスパッタ粒子の量を補うことができ、その結果、ウエハ３０の面内膜厚分布を全体にわたって均一に制御することができる。
図４（ｃ）は面内膜厚分布の均一化の効果を検証するための実験結果を示す面内膜厚分布表である。図４（ｄ）はそのウエハ上の測定位置を示す平面図である。なお、実験は前述したスパッタリング装置１０によって実施され、その実験条件は前述したスパッタリング条件と同一である。
図４（ｃ）から明らかな通り、本実施の形態によれば、ウエハの中央部における膜厚の増大傾向が解消されており、ウエハ面内膜厚分布の均一性が、従来の場合の「６．２％」から「１．６０％」に改善されたことが理解される。また、本実施の形態に係るコリメータ２５の場合における周辺部「９」に位置する膜厚が最も厚くなっているので、コリメータ２５の周辺部における高さＨをこれ以上に大きくすると、コバルト膜３７のウエハ周辺部における膜厚が厚くなり、逆に、面内膜厚分布の均一性が低下してしまうと、推定することができる。
ちなみに、コバルト膜のウエハ面内膜厚分布が不均一になると、ウエハから取得されるＳＲＡＭの接合リーク不良が発生する。例えば、コバルト膜が厚く形成されたウエハの中央部において、接合リーク不良が発生する。本実施の形態においては、ウエハ３０の面内膜厚分布を全体にわたって均一に制御することにより、ウエハ３０の中央部においてコバルト膜３７が厚く形成されるのを相対的に防止することができるので、このウエハ３０から取得されるＳＲＡＭの接合リーク不良が発生するのを未然に防止することができる。
なお、以上のようにしてコバルト膜３７が形成された後に、図３（ｃ）に参照されるように、ウエハ３０には窒化チタン（ＴｉＮ）膜３８が被着される。次いで、第一アニールステップにおいて、アニール処理がウエハ３０に施されると、図３（ｃ）に示されているように、コバルトシリサイド（ＣｏＳｉ）３９がポリシリコン３５、ソース３３、ドレイン３４に形成される。その後に、除去ステップにおいて、図３（ｄ）に示されているように、コバルト膜３７および窒化チタン膜３８が除去される。次いで、第二アニールステップにおいて、アニール処理がウエハ３０に施されると、図３（ｅ）に示されているように、コバルトダイシリサイド（ＣｏＳｉ２）４０がポリシリコン３５、ソース３３、ドレイン３４に形成される。
前記実施の形態によれば、次の効果が得られる。
１）  コリメータの多数個の制御孔のアスペクト比をコリメータの周辺から中心にかけて「１〜１．２５」に設定することにより、コリメータの周辺部に位置した制御孔を通過するスパッタ粒子の量を中央部に位置した制御孔を通過するスパッタ粒子の量より多く制御することができるので、ウエハ面内の膜厚分布を全体にわたって均一に制御することができる。
２）  ウエハ面内の膜厚分布を全体にわたって均一に制御することにより、ウエハの中央部においてコバルト膜が厚く形成されるのを相対的に防止することができるので、このウエハから取得されるＳＲＡＭの接合リーク不良が発生するのを未然に防止することができ、製造歩留りを向上させることができる。
３）  コリメータの本体の上面および下面に傾斜角が極小さく本体と同心円の一対の錐面を上下対称形にそれぞれ形成して、コリメータの多数個の制御孔のアスペクト比をコリメータの周辺から中心にかけて「１〜１．２５」に設定することにより、多数個の制御孔のアスペクト比を同一のコリメータにおいてコバルト膜のウエハ面内膜厚分布の傾向に対応して相違させることを簡単に実施することができ、また、既存のコリメータを利用することができる。その結果、スパッタリング装置のイニシャルコストやランニングコストの増加を抑制することができ、ひいてはＳＲＡＭの製造方法のコストを低減することができる。
４）  既存のスパッタリング装置やスパッタリング方法をそのまま適用することができるため、スパッタリング装置やスパッタリング工程を改造しなくて済む。
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、同一のコリメータにおける多数個の制御孔のアスペクト比は、コリメータの厚さを増減して相違させるに限らず、図５に示されているように、制御孔のそれぞれの開口径ｄを増減（ｄ−ｄ’）して相違させてもよい。また、多数個の制御孔のアスペクト比をコリメータの厚さを増減して相違させる場合には、コリメータの本体の端面に錐面を形成するに限らず、本体の端面に段差面を形成してもよい。
同一のコリメータにおける多数個の制御孔のアスペクト比は、コリメータの周辺から中心にかけて「１〜１．２５」に設定するに限らない。
同一のコリメータにおける多数個の制御孔のアスペクト比は、周辺で小さく中央で大きく設定するに限らず、ウエハに形成される面内膜厚分布の傾向に対応して、周辺で大きく中央で小さく設定してもよい。
前記実施の形態においては、ＳＲＡＭの製造方法のサリサイド構造のゲート電極におけるコバルトサリサイド形成工程の場合について説明したが、バイポーラＩＣのエミッタ電極、配線・抵抗、キャパシタ電極、アルミニウム配線の浅い接合へのコンタクト、ソースまたはドレイン領域の形成等のコバルトサリサイド構造のためのコバルト膜を形成する場合等にも適用することができる。
さらに、コバルトのスパッタリング膜を形成する場合に限らず、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）等の金属膜や半導体膜、絶縁膜を形成する場合についても適用することができる。
スパッタリング装置は前記実施の形態で示したものを使用するに限らず、他のコリメーションスパッタリング装置を使用してもよい。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法においてウエハに成膜する技術に適用した場合について説明したが、それに限定されるものではなく、プリント配線基板に成膜する場合、液晶表示装置の製造方法において液晶パネルに成膜する場合や、磁気ディスクやコンパクトディスクに成膜する場合等の成膜技術全般に適用することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
多数個の制御孔のアスペクト比を同一のコリメータにおいて面内膜厚分布に対応して相違させることにより、面内膜厚分布の均一性を高めることができる。
【産業上の利用可能性】  スパッタリング膜の面内膜厚分布の均一性を高めることができるので、基板に薄膜をスパッタリングする技術、例えばＩＣが作り込まれる半導体ウエハの一主面の上に金属をスパッタリングによって成膜する技術に適用することができる。
【図１】
2004047160.tif 000003
【図２】
2004047160.tif 000004
【図３】
2004047160.tif 000005
【図４】
2004047160.tif 000006
【図５】
2004047160.tif 000007
【国際調査報告】
2004047160.tif 000008
2004047160.tif 000009