(57)【要約】電力消費の低減のため、動作信号が到来しないと動作しない対象回路（１０）を、定期的に動作させ続けるための動作信号発生回路（１２，１６）を設け、対象回路（１０）をダミー動作する。対象回路（１０）に含まれる回路素子の動作に影響する環境要因による影響を、安定あるいは均衡化させた状態で保持することが可能になり、消費電力を低減しつつ、実際の対象回路の動作時に安定かつ正確な動作が可能となる。
2004102807.tif 000002
【特許請求の範囲】
【請求項１】
電子回路の回路素子群を外部からの動作信号によって動作する電子回路の動作安定化方法において、
前記回路素子群を強制的に動作するための動作信号を定期的にパルス発生装置から発生するステップと、
前記外部からの動作信号と前記定期的な動作信号とを前記回路素子群に出力するステップとを有することを
特徴とする電子回路の動作安定化方法。
【請求項２】
請求の範囲１の電子回路の動作安定化方法において、
前記動作信号が、前記回路素子群を動作するためのクロックであることを
特徴とする電子回路の動作安定化方法。
【請求項３】
請求の範囲１の電子回路の動作安定化方法において、
前記動作信号が、前記回路素子群を動作するための入力パターンであることを
特徴とする電子回路の動作安定化方法。
【請求項４】
請求の範囲１の電子回路の動作安定化方法において、
前記動作信号と同期して、前記回路素子群を強制動作するための入力パターンを前記回路素子群に出力するステップを更に有することを
特徴とする電子回路の動作安定化方法。
【請求項５】
請求の範囲４の電子回路の動作安定化方法において、
外部からの入力パターンと前記強制動作する入力パターンとを調停し、前記外部からの入力パターンを優先するステップを更に有することを
特徴とする電子回路の動作安定化方法。
【請求項６】
請求の範囲１の電子回路の動作安定化方法において、
前記発生された動作信号をタイミング的にずらして、他の電子回路の回路素子群に出力するステップを更に有することを
特徴とする電子回路の動作安定化方法。
【請求項７】
請求の範囲１の電子回路の動作安定化方法において、
前記電子回路の回路素子群が、ＳＲＡＭで構成され、
前記動作信号が、前記ＳＲＡＭのクロックであることを
特徴とする電子回路の動作安定化方法。
【請求項８】
請求の範囲４の電子回路の動作安定化方法において、
前記電子回路の回路素子群が、ＳＲＡＭで構成され、
前記動作信号が、前記ＳＲＡＭのクロックであり、前記入力パターンが、前記ＳＲＡＭのメモリアドレスであることを
特徴とする電子回路の動作安定化方法。
【請求項９】
請求の範囲８の電子回路の動作安定化方法において、
前記動作信号を発生するステップは、前記ＳＲＡＭのリード時に実行することを
特徴とする電子回路の動作安定化方法。
【請求項１０】
請求の範囲３の電子回路の動作安定化方法において、
前記電子回路の回路素子群が、ダイナミック回路で構成され、
前記入力パターンが、前記ダイナミック回路を論理動作するためのパターンであることを
特徴とする電子回路の動作安定化方法。
【請求項１１】
回路素子群を外部からの動作信号によって動作する電子回路と、
前記回路素子群を強制的に動作するための動作信号を定期的に発生するパルス発生装置と、
前記外部からの動作信号と前記定期的な動作信号とを合成して、前記回路素子群に出力する論理回路とを有することを
特徴とする電子装置。
【請求項１２】
請求の範囲１１の電子装置において、
前記動作信号が、前記回路素子群を動作するためのクロックであることを
特徴とする電子装置。
【請求項１３】
請求の範囲１１の電子装置において、
前記動作信号が、前記回路素子群を動作するための入力パターンであることを
特徴とする電子装置。
【請求項１４】
請求の範囲１１の電子装置において、
前記動作信号と同期して、前記回路素子群を強制動作するための入力パターンを発生するパターン発生回路を更に有することを
特徴とする電子装置。
【請求項１５】
請求の範囲１４の電子装置において、
前記外部からの入力パターンと前記強制動作する入力パターンとを調停し、前記外部からの入力パターンを優先する調停回路を更に有することを
特徴とする電子装置。
【請求項１６】
請求の範囲１１の電子装置において、
前記発生された動作信号をタイミング的にずらして、他の電子回路の回路素子群に出力するタイミング調整回路を更に有することを
特徴とする電子装置。
【請求項１７】
請求の範囲１１の電子装置において、
前記電子回路の回路素子群が、ＳＲＡＭで構成され、
前記動作信号が、前記ＳＲＡＭのクロックであることを
特徴とする電子装置。
【請求項１８】
請求の範囲１４の電子装置において、
前記電子回路の回路素子群が、ＳＲＡＭで構成され、
前記動作信号が、前記ＳＲＡＭのクロックであり、前記入力パターンが、前記ＳＲＡＭのメモリアドレスであることを
特徴とする電子装置。
【請求項１９】
請求の範囲１８の電子装置において、
前記パルス発生回路を、前記ＳＲＡＭのリード時に動作することを
特徴とする電子装置。
【請求項２０】
請求の範囲１３の電子装置において、
前記電子回路の回路素子群が、ダイナミック回路で構成され、
前記入力パターンが、前記ダイナミック回路を論理動作するためのパターンであることを
特徴とする電子装置。
【発明の詳細な説明】
【技術分野】  本発明は、集積回路の動作環境による回路素子の遅延時間ばらつきを低減する電子回路の動作安定化方法およびその電子装置に関し、特に、低消費電力モードで動作する集積回路の回路素子の遅延時間のばらつきを低減するため電子回路の動作安定化方法およびその電子装置に関する。
【背景技術】  大規模で高速処理を行うプロセッサ等の電子回路は、ＬＳＩ集積度が増す一方で低消費電力が求められ、これによってＬＳＩ設計が制限されてきている。即ち、かかる電子回路には、高周波数と低消費電力を同時に満たすことが求められている。
このような低消費電力の実現のため方法として、常時クロック等を必要とするＣＰＵやＤＲＡＭでは、スタンバイモードを設け、クロック周波数を落として、動作することが行われている（例えば、特許文献１、２参照）。又、論理設計技術においては、必要な動作時以外は、対象回路に、クロックを印加しないなど確実に動作させないように制御することで、ＬＳＩ全体の消費電力を下げる努力がなされている（例えば、特許文献３参照）。
【特許文献１】  特開平５−２９０１８７号公報
【特許文献２】  特開平６−０２８０５３号公報
【特許文献３】  特開平１１−０７４４６６号公報
この集積回路は、ダイオード、トランジスタ、抵抗、コンデンサーなど様々な回路素子が集積されたものである。個々の回路素子は、温度、電源電圧、ノイズなど周辺環境や、その回路素子の製造ばらつきによって、その動作、特に遅延時間にばらつきが生じる。
従って、通常、プロセッサ等の集積回路を設計する場合には、回路素子の遅延時間ばらつきを考慮して、動作速度が最も速い場合と遅い場合を用いてマージンを積み設計することで、遅延時間保証を行っていた。
今日のますます高周波数、低消費電力が求められる中では、回路素子の周辺環境や、以前の動作条件が回路素子に与える影響は、相対的にますます厳しいものとなり、遅延時間保証のためのマージンはより正確な値が要求される。
一方で、遅延時間保証は、回路素子の動作の最速、最遅の変動幅をマージンとして積むため、最悪のケースを考慮して保証することから、結果的に過剰にマージンを積んでいる可能性がある。
ますます高速動作が求められる中では、要求される値がより厳しいものとなるが、新しい半導体技術の採用は、解明されない現象もあり正確なマージンを求めることは厳しく、マージン不足に陥ることも考えられる。このような状況下では、時として予期せぬ事体が起こり、正確な動作を行えない場合がある。
例えば、設計技術において、必要な動作時以外は、対象回路にクロックを印加しないことで、低消費電力を実現する試みは、対象回路に含まれるトランジスタなどが長時間動作しない状態が発生する。
トランジスタはその動作によって、電力が消費されて、熱が発生し、温度が変化し、あるいはトランジスタのインピーダンスが変化して、瞬間的に電源電圧の変動・低下（Ａ．Ｃ．／Ｄ．Ｃ．−Ｄｒｏｐ）が発生する。これにより、閾値電圧（Ｖｔｈ）、オン電流（Ｉｄｓ−ＯＮ）、オフ電流（Ｉｄｓ−ＯＦＦ）、配線抵抗、遅延時間等様々なパラメータが変化する。
このため、トランジスタが長時間動作しない状態とそうでない状態とでは、温度・電源電圧等の周辺環境が異なる。このことから、トランジスタなどの回路素子を長時間動作させない状態から実際に動作させる場合には、回路素子の特性変動により、動作し続けている場合に比べて遅くなったり速くなったりする。つまり、動作保障のマージンが大きくなり、実際の動作時に正確な動作が行えない場合が生じる。
また、半導体技術においては、低消費電力を満たすための選択肢としてＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）の採用があるが、ＳＯＩで知られている問題の一つにＨＩＳＴＯＲＹ効果がある。
図２２は、バルク基盤のトランジスタの構成図、図２３は、ＳＯＩ基盤のトランジスタの構成図である。図２２に示すように、バルク基盤のトランジスタは、Ｓｉ基盤１００内に、ドレイン１０１、ソース１０２を形成し、絶縁体（ＳｉＯ２）１０４を介しゲート１０３を設けて、トランジスタを構成する。
一方、図２３に示すように、ＳＯＩ基盤のトランジスタは、Ｓｉ基盤１００に設けた絶縁体（ＳｉＯ２）１１０の上に、ドレイン１０１、ソース１０２を形成し、絶縁体（ＳｉＯ２）１０４を介しゲート１０３を設けて、トランジスタを構成する。
このため、トランジスタが絶縁体で囲まれているため、容量成分による電流の漏れを防止でき、低消費電力化が可能となる。一方、これにより、ドレイン１０１とソース１０２間のボデイ１０５のＢＯＤＹ電位がフローティング状態になり、電気的に固定でないため、以前の動作・バイアス条件に依存してＢＯＤＹ電位が変動する。
さらに、トランジスタの閾値電圧Ｖｔｈは、ＢＯＤＹ電位の影響を受けることから、以前の動作・バイアス条件によりトランジスタのスイッチング動作が遅くなったり、早くなったりする。ＢＯＤＹ電位の変動要因として、トランジスタが動作するときの短期的なものと、トランジスタが動作しないときの長期的なものがある。
トランジスタが動作する場合は、そのカップリング容量により急峻にＢＯＤＹ電位が変化する。長時間トランジスタを動作させない場合は、各端子（ゲート１０３、ドレイン１０１、ソース１０２）間のいずれかに電圧がかかることで、ＢＯＤＹ１０５付近に電界が発生し、その影響で緩やかにＢＯＤＹ電位が変化している。
ＢＯＤＹ電位は、短期的・長期的な要因の組み合わせによる、複雑な過去の動作履歴により決定され、様々な値をとることが考えられる。それが原因で、実際にトランジスタを動作させる際、スイッチング動作が遅くなったり速くなったりする。つまり、先のケース同様、動作保障のマージンが大きくなり、実際の動作時に正確な動作が行えない場合が生じる。
このように、高周波数、低消費電力が求められ、相対的に回路素子の周辺環境や、以前の動作条件が回路素子に与える影響は厳しくなる中では、回路素子動作の遅延時間ばらつきを低減、排除する手段をもつことが望まれる。
【発明の開示】
従って、本発明の目的は、省電力化のため、動作信号が到来した時だけ動作する電子回路の動作保証マージンを小さくして、高周波数動作を行うための電子回路の動作安定化方法及びその電子装置を提供することにある。
又、本発明の他の目的は、長時間動作しない電子回路を強制的に動作させ、電子回路の動作保証マージンを小さくして、省電力化と高周波駆動とを両立するための電子回路の動作安定化方法及びその電子装置を提供することにある。
更に、本発明の別の目的は、省電力化構成の回路素子の動作の遅延時間ばらつきを低減するための電子回路の動作安定化方法及びその電子装置を提供することにある。
この目的の達成のため、本発明は、電子回路の回路素子群を外部からの動作信号によって動作する電子回路の動作安定化方法において、前記回路素子群を強制的に動作するための動作信号を定期的にパルス発生装置から発生するステップと、前記外部からの動作信号と前記定期的な動作信号とを前記回路素子群に出力するステップとを有する。
又、本発明の電子装置は、回路素子群を外部からの動作信号によって動作する電子回路と、前記回路素子群を強制的に動作するための動作信号を定期的に発生するパルス発生装置と、前記外部からの動作信号と前記定期的な動作信号とを合成して、前記回路素子群に出力する論理回路とを有する。
本発明は、動作信号が到来しないと動作しない対象回路素子群を、定期的に動作させるためのパルス発生回路を装備することで、対象電子回路に含まれる回路素子の動作に影響する環境要因による影響を、安定あるいは均衡化させた状態で保持することが可能になり、実際の対象電子回路の動作時に安定かつ正確な動作が可能となる。これにより、より厳しい要求を満たすため相対的に周辺環境の回路素子への影響が大きくなるなかで、また新しい技術の採用により予期せぬ事体が起る可能性がある中で、常に安全を期すという意味で、以上のような動作に影響する要因を一掃し、かつ簡単な回路の装備で実現できる。
又、本発明では、好ましくは、前記動作信号が、前記回路素子群を動作するためのクロックである。これにより、簡単な回路で対象電子回路を強制動作でき、通常運用時の動作を安定且つ確実に実行できる。
又、本発明では、好ましくは、前記動作信号が、前記回路素子群を動作するための入力パターンである。これにより、簡単な回路で対象電子回路を種々のパターンで強制動作でき、通常運用時の動作を安定且つ確実に実行できる。
又、本発明では、好ましくは、前記動作信号と同期して、前記回路素子群を強制動作するための入力パターンを前記回路素子群に出力するステップを更に有する。これにより、動作信号と入力パターンで、回路素子群を強制動作で、動作範囲を拡大でき、一層、通常運用時の動作を安定且つ確実に実行できる。
又、本発明では、好ましくは、外部からの入力パターンと前記強制動作する入力パターンとを調停し、前記外部からの入力パターンを優先するステップを更に有する。これにより、強制動作を行っても、通常時の入力パターンを優先するため、通常動作を阻害することを防止できる。
又、本発明では、好ましくは、前記発生された動作信号をタイミング的にずらして、他の電子回路の回路素子群に出力するステップを更に有する。これにより、１つの強制動作信号発生回路で、複数の電子回路を時分割で強制動作でき、省電力化に寄与する。
又、本発明では、好ましくは、前記電子回路の回路素子群が、ＳＲＡＭで構成され、前記動作信号が、前記ＳＲＡＭのクロックである。クロックが入力されないと動作しない省電力のＳＲＡＭを強制動作し、ＳＲＡＭの通常動作を安定且つ確実に保証する。
又、本発明では、好ましくは、前記電子回路の回路素子群が、ＳＲＡＭで構成され、前記動作信号が、前記ＳＲＡＭのクロックであり、前記入力パターンが、前記ＳＲＡＭのメモリアドレスである。これにより、ＳＲＡＭの必要部分を強制動作でき、ＳＲＡＭの通常動作を安定且つ確実に保証する。
又、本発明では、好ましくは、前記動作信号を発生するステップは、前記ＳＲＡＭのリード時に実行する。これにより、強制動作しても、リードのため、出力を無効にすれば良く、ＳＲＡＭのデータに影響を与えないで実行できる。
更に、本発明では、好ましくは、前記電子回路の回路素子群が、ダイナミック回路で構成され、前記入力パターンが、前記ダイナミック回路を論理動作するためのパターンである。これにより、高速のダイナミック回路を強制動作し、ダイナミック回路の通常時の高速動作を保証できる。
【図面の簡単な説明】  図１は、本発明の第１の実施の形態の構成図である。
図２は、図１のパルス発生回路の構成図である。
図３は、図１の構成の動作タイムチャート図である。
図４は、図１の対象回路例としてのＳＲＡＭの構成図である。
図５は、本発明の第２の実施の形態の構成図である。
図６は、図５の構成の動作タイムチャート図である。
図７は、図５の入力パターン発生回路の構成図である。
図８は、図５の構成の適用例であるＳＲＡＭシステムの構成図である。
図９は、本発明の第３の実施の形態のプロセッサの構成図である。
図１０は、図９の２次キャッシュの構成図である。
図１１は、図１０の部分詳細図である。
図１２は、図１１の対象回路としてのＳＲＡＭの構成図である。
図１３は、図１１の動作タイムチャート図である。
図１４は、比較例としての従来構成の動作タイムチャート図である。
図１５は、本発明の第４の実施の形態の構成図である。
図１６は、図１５の構成の動作タイムチャート図である。
図１７は、図１の対象回路例としてのダイナミック回路の構成図である。
図１８は、図１７の変形例の構成図である。
図１９は、図１８の動作タイムチャート図である。
図２０は、本発明の第５の実施の形態の構成図である。
図２１は、図２０の構成の動作タイムチャート図である。
図２２は、バルク基盤のトランジスタの構成図である。
図２３は、ＳＯＩ基盤のトランジスタの構成図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態を、第１の実施の形態、第２の実施の形態、第３の実施の形態、第４の実施の形態、第５の実施の形態、他の実施の形態の順で説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態の構成図、図２は、そのパルス発生回路の構成図、図３は、図１のタイムチャート図、図４は、図１の対象回路例の構成図である。
図１に示すように、対象回路１０は、動作要求を受けた時のみ動作する電子回路であり、例えば、図４にて、後述するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。パルス（動作要求）発生装置１２は、定期的に対象回路１０を動作させる定期的パルスを発生する。オア回路１４は、プロセッサ等からの通常系動作要求とパルス発生回路１２の定期的パルスとのオアを取り、対象回路１０に動作要求を出力する。
対象回路１０は、通常系動作要求を受けると、動作するが、通常系動作要求を受けないと動作しない。そこで、パルス発生装置１２を設け、図３に示すように、動作要求を定期的に対象回路１０に出力することで、対象回路１０を強制的にダミー動作させ、対象回路１０に含まれる回路素子の動作に影響する環境要因による影響を、安定あるいは均衡化させた状態（変動幅を減少）で保持する。
これにより、実際の対象回路の動作時（通常系動作要求を受けた時）に安定かつ正確な動作が可能となる。定期的な動作周期は可変としておき、実際に問題が解決されるところで設定できるようにしておけばよい。
このパルス発生装置１２は、図２に示すように、例えば、カウンタにより実現できる。図２に示すカウンタは、３ｂｉｔカウンタで構成され、ｂ０００〜ｂ１１１までカウント（ＣＮＴ［２：０］）する。このとき、各ビットから生じるキャリー（ＣＲＹ［２：０］）を定期的なパルスとして使用する。
即ち、１ｂｉｔ目は、反転回路２２とラッチ回路２１Ａで構成し、「０」、「１」を繰り返すＣＮＴ［０］を発生する。２ｂｉｔ目は、Ｅ−ＯＲ回路２３Ａとラッチ回路２１Ｂとアンドゲート２０Ａとで構成し、１ｂｉｔ目のキャリー出力ＣＲＹ［０］により、「０」、「１」を繰り返し、アンドゲート２０Ａからキャリー出力ＣＲＹ［１］を発生する。３ｂｉｔ目は、Ｅ−ＯＲ回路２３Ｂとラッチ回路２１Ｃとアンドゲート２０Ｂとで構成し、２ｂｉｔ目のキャリー出力ＣＲＹ［１］により、「０」、「１」を繰り返し、アンドゲート２０Ｂからキャリー出力ＣＲＹ［２］を発生する。
選択回路２４は、周期選択信号によって、各ビットからのキャリーのいずれかを選択することで、定期的なパルス周期を可変とする。
次に、対象回路１０を図４により説明する。大規模で高速処理を行うプロセッサにおいて、ＳＲＡＭを使用する場合、低消費電力を求められることから、ＳＲＡＭを動作させる必要がないときは、クロックを止めるような回路構成にしている。これにより、ＳＲＡＭにクロックが印加されない状態が長時間続いた後に、実際にＳＲＡＭから読み出しを行うと、ＳＲＡＭ内部回路であるＢＩＴ線、ＷＯＲＤ線、カラムセレクタ、センスアンプ、また特にクロック分配系回路などが影響を受け、実際の読み出しを正確に行えないことがある。
そこで、ＳＲＡＭの外に、図１及び図３で示した定期的にＳＲＡＭ動作要求を発行するためのカウンタ（パルス発生装置）１２を設け、ＳＲＡＭを長時間使用しないためクロックを印加しない場合でも、定周期で強制的にクロックを印加するようにする。
即ち、図１の動作要求は、図４のクロックであり、メモリ制御回路３１は、クロックにより、ＳＲＡＭセルアレイ３０、デコーダ３２、３４、マルチプレクサ３６、センスアンプ３７、セレクタ３８を制御する。アクセスアドレスの上位アドレスで、セルアレイ３０のワード線が選択され、アクセスアドレスの下位アドレスで、マルチプレクサ３６よりセルアレイ３０のビット線が選択される。
読出しは、セルアレイ３０からマルチプレクサ３６で選択され、センスアンプ３７、セレクタ３８を介し出力される。書込みは、マルチプレクサ３６で選択されたビット線のメモリセルに入力データが書き込まれる。
図１の例では、クロックのみ定期的に与えられ、アドレスは固定であるので、リード時に、制御回路３１、セルアレイ３０のビット線、センスアンプ３７が、クロックで動作する。このようにすることにより、クロックで動作する回路素子の動作の遅延時間に影響を与える要因を一掃し、実際にＳＲＡＭからの読み出しが必要なときには（通常系動作要求発生時には）、正確なデータが取り出せるようになる。
又、図３に示した動作要求パルスの発行周期は、カウンタのキャリービットにより構成し、どのキャリービットを選択するかにより、周期を可変とすることができる。周期は、経験的に得る等、結果的に問題を救済できた周期に設定すればよい。
このように、簡単な回路を装備することで、回路素子の周辺環境などの影響による動作の遅延時間ばらつきを抑え、安定かつ確実に動作を行える。このため、特に、プロセッサチップなどを作る上で、今後の高速化、低消費電力化に、有効である。
［第２の実施の形態］
図５は、本発明の第２の実施の形態の構成図、図６は、図５のタイムチャート図、図７は、その入力パターン発生回路の構成図、図８は、図５のメモリシステムへの適用例の構成図である。
図５において、図１で示したものと同一のものは、同一の記号で示してあり、第１の実施の形態の構成に、パターン発生回路１６を付加し、定期的に対象回路１０を動作させる際に、固定あるいは変動パターンを対象回路１０に入力する。これにより、対象回路１０の必要な部分の救済が可能である。また、調停回路１８は、対象回路１０の通常動作と定期的動作の競合に対して、通常動作時には定期的動作を行わないことで、通常系に影響を与えないようにする。
即ち、図６に示すように、動作要求信号と対象回路１０の関係は図１の実施の形態と同じである。対象回路１０が入力パターンによって、動作箇所が異なる場合や、入力パターンによっては対象回路１０の内部状態の変化（スイッチング動作）しない箇所が存在する場合に、対象回路１０に動作要求を与えるだけでなく、適当な入力パターンを与える。これにより、対象回路１０の全体において変化（スイッチング動作）させることができる。
パターン発生装置１６は、パルス発生装置１２による定期的パルス発生時、つまり、対象回路の動作要求時に適当なパターンを発生し、対象回路１０の入力パターンとする。図７に示すように、パターン発生装置１６は、固定あるいは異なるパターンを発生し、基本的には定期的パルス発生時に有効な入力パターンが得られるように、パルス発生装置１２から定期的パルスを受信し、これをトリガにして次の入力パターンを生成する。
図７のパターン発生装置１６は、定期的パルス発生時に異なるパターンを発生する回路例である。定期的なパルス発生時以外は、アンドゲート２５、オアゲート２８により、ラッチ回路２９でラッチされた以前の入力パターンが選択され続ける。一方、定期的なパルスが発生すると、アンドゲート２７、オアゲート２８により、反転回路２６で反転された入力パターンを、次の入力パターンとして、ラッチ回路２９に出力する。
図５に戻り、調停回路１８は、オア回路１４と、パターン調停回路１５とで構成される。調停回路１５は、パターン発生装置１６による入力パターンが、通常系の動作に影響を与えないように調停する。即ち、図５に示すように、通常系動作要求が有効なときは、アンドゲート１５Ａ、オアゲート１５Ｃにより、通常系入力パターンが選択される。
一方、通常系動作要求が無効なときは、アンドゲート１５Ｂ，オアゲート１５Ｃにより、パルス発生回路１２の動作要求パルスと同期して、パターン発生装置１６による入力パターンが選択される。この定期的パルスの周期は、周期選択信号によって適切な値に設定される。
図８は、図５の対象回路１０を２つのＳＲＡＭ１０−１，１０−２で構成した適用例である。図８に示すように、ＳＲＡＭ１０−１，１０−２の外に、定期的にＲＡＭ動作要求を発行するためのカウンタ（パルス発生装置）１２を設け、ＲＡＭ１０−１，１０−２を長時間使用しないため、クロックＲＡＭ−ＡＣＣを印加しない場合でも、定周期で強制的にクロックＲＡＭ−ＤＭＹ−ＡＣＣを印加する。このようにすることにより、回路素子の動作の遅延時間に影響を与える要因を一掃し、実際にＲＡＭからの読み出しが必要なときには、正確なデータが取り出せる。
また、ＲＡＭ１０−１，１０−２の構成によっては、入力アドレスによってＲＡＭ内部の動作する箇所が異なる場合があるので、定期的にＲＡＭ１０−１，１０−２を動作させるときに、ＲＡＭ１０−１，１０−２をアクセスするアドレスを振ることができるアドレスパターン生成回路１６を設ける。これにより、ＲＡＭ内部の回路素子に対して満遍なく働きかける。
更に、定周期でＲＡＭ動作要求パルスを送るため、実際に必要なＲＡＭからの読み出しと競合するかもしれない。従って、調停回路１８−１，１８−２を設け、カウンタ１２から送られるＲＡＭ動作要求は、通常の動作要求時には処理しないような回路構成とする。これにより、通常の動作に影響を与えることはない。
尚、ラッチ回路１９は、ＲＡＭ１０−１，１０−２を時分割で周期的に強制動作させるため、カウンタ１２からの動作要求パルスとアドレスパターン発生回路１６からの入力アドレスをラッチし、遅延して、調停回路１８−２に入力するものである。
このように、集積回路の回路素子特性は周辺環境により変動する。その主な周辺環境要因として、回路素子端での電源電圧と温度が挙げられる。周辺環境である電源電圧や温度は常に安定していることが理想であるが、回路素子が動作することにより、実際は大きく変動してしまう。
長時間回路素子が動作しない状態では、電源電圧は限りなくＶＤＤに近く安定しており、温度も限りなく外気温に近く安定している。しかし、常に回路素子が動作している状態では、電源電圧はＶＤＤより低く常に変動しており、温度は外気温よりかなり高く（１００度近辺）常に変動している。
この２つの状態の差は大きく、動作保障をするためには大きなマージンが必要となる。そこで、本発明により、回路素子を定期的に動作させ続ければ、長時間回路素子が動作しない状態が存在しなくなり、定期的に回路素子が動作し続けている状態と常に回路素子が動作している状態での動作保障を行えば良いことになり、マージンを小さくすることができる。
また、ＳＯＩ技術を採用した場合で、長時間トランジスタが動作しない状態が存在すると過去の動作履歴が複雑になり、取り得るＢＯＤＹ電位の幅が広くなってしまう。その結果、トランジスタのスイッチング速度が大きくばらつき、その動作保障をするためには大きなマージンが必要となる。
そこで、本発明により、回路素子を定期的に動作させ続ければ、長時間回路素子が動作しない状態が存在しなくなり、トランジスタの動作履歴がどのタイミングでもほぼ同じにようになる。このことにより、トランジスタのＢＯＤＹ電位の変動幅が小さくなり、スイッチング速度のばらつきもちいさくなる。つまり、マージンを小さくすることができる。
このように、簡単な回路を装備することで、回路素子の周辺環境などの影響による動作の遅延時間ばらつきを抑え、安定かつ確実に動作を行えることは、プロセッサチップなどを作る上で、高速化、低消費電力化に有効である。
又、ＲＡＭの構成によっては、入力アドレスによってＲＡＭ内部の動作する箇所が異なる場合があるので、定期的にＲＡＭを動作させるときに、ＲＡＭをアクセスするアドレスを振ることができるようなアドレスパターン生成回路を持ち、ＲＡＭ内部の回路素子に対して満遍なく働きかけることで、より安定で確実な動作が可能となる。
更に、定周期でＲＡＭ動作要求パルスを送るため、実際に必要なＲＡＭからの読み出しと競合するかもしれないので、調停回路により、カウンタ１２から送られるＲＡＭ動作要求は、通常の動作要求時には処理しない。これにより、通常の動作に影響を与えることはない。
［第３の実施の形態］
次に、図５の本発明の第２の実施形態を適用した２次キャッシュメモリを説明する。図９は、本発明の第３の実施の形態のＬＳＩチップの構成図、図１０は、図９の２次キャッシュの構成図、図１１は、図１０の部分詳細構成図、図１２は、図１０及び図１１のデータＲＡＭの構成図、図１３は、図１１及び図１２の動作タイムチャート図、図１４は、比較例としての従来の動作タイムチャート図である。
図９に示すように、プロセッサは、ＬＳＩチップ１と主記憶装置２で構成され、ＬＳＩチップ１には、命令制御部および演算部３、１次キャッシュ４、２次キャッシュ５が設けられる。
命令制御部３おいて、要求するアドレスのデータが１次キャッシュ４に存在しない場合、２次キャッシュ５に対して、ムーブインリクエスト要求（ＭＯＶＥ−ＩＮ−ＲＥＱ）を発行する。２次キャッシュ５に存在する場合は、２次キャッシュ５のデータＲＡＭから読み出されて、ＭＯＶＥ−ＩＮ−ＤＡＴＡとして１次キャッシュ４に応答される。１次キャッシュ４はそれを受け取ると、演算部３に要求されたデータ（ＤＡＴＡ−ＢＵＳ）を返し、演算結果がＤＡＴＡ−ＢＵＳによって１次キャッシュ４にストアされる。
図１０は、２次キャッシュ５の構成図であり、ムーブインリクエストに対する２次キャッシュ部の制御部分のみを示す。即ち、２次キャッシュ５おける、ムーブインリクエスト（ＭＯＶＥ−ＩＮ−ＲＥＱ）とその応答（ＭＯＶＥ−ＩＮ−ＤＡＴＡ）のフローに対応する部分を示す。
図１０に示すように、ＭＯＶＥ−ＩＮ−ＲＥＱはＭＩＰＯＲＴ６で受け付ける。ＭＩＰＯＲＴ６は、複数のＭＯＶＥ−ＩＮ−ＲＥＱを保持できるように複数のポートで構成される。ＭＩＰＯＲＴ６から一つのリクエストが選択され，ＰＲＩＯＲＩＴＹ制御部７に送られる。ＰＲＩＯＲＩＴＹ制御部７では、他のポートからのリクエストも含めて複数のリクエストの中からセレクタ４０で一つを選択して、ラッチ回路４１を介しパイプライン８に投入する。このとき、リクエストの有効性（ＶＡＬ）と要求するアドレス（ＡＤＲＳ）はＴＡＧ−ＲＡＭ制御部９−１とＤＡＴＡ−ＲＡＭ制御部９−２にも送出される。
ＴＡＧ−ＲＡＭ制御部９−１は、キャッシュを管理しており、要求アドレスの下位アドレス部分をＩＮＤＥＸ−ＡＤＲＳ、上位アドレス部分をＴＡＧとして保持する。下位アドレス部分を使用して、ＴＡＧ−ＲＡＭ４２を検索し、そこから読み出され、ラッチ回路４３でラッチされた上位アドレス部分と、パイプライン８を流れるリクエストのアドレスの上位部分とが、アドレスマッチ回路４４で一致すると、要求されるデータが２次キャッシュ５上に存在することがわかる。
ＴＡＧは、４ＷＡＹセットアソシアティブ方式であり、ＩＮＤＥＸ−ＡＤＲＳに対して４個（ＷＡＹ数）のＴＡＧを持つことが可能である。４ＷＡＹのうち、アドレスマッチしたＷＡＹ（ＭＣＨ−ＷＡＹ）が、ＤＡＴＡ−ＲＡＭ９−２に通知される。
一方、ＤＡＴＡ−ＲＡＭ制御部９−２では、パイプライン８から送出されたリクエストの有効性ＶＡＬを利用して，ＤＡＴＡ−ＲＡＭ１０に起動をかけ（クロックを入力できる状態にする）、アドレスの下位部分によって、ＤＡＴＡ−ＲＡＭ１０からデータを読み出す。読み出された４ＷＡＹ分のデータは、データセレクタ５０において、ＴＡＧ−ＲＡＭ制御部９−１から受信したマッチ信号ＭＣＨ−ＷＡＹで選択され、ＭＯＶＥ−ＩＮ−ＤＡＴＡを得る。これが１次キャッシュ４に送出される。
以上が通常動作の流れであり、ＭＯＶＥ−ＩＮ−ＲＥＱから派生するＤＡＴＡ−ＲＡＭ１０の読み出し要求が、本発明における通常系動作要求である。また、ＭＯＶＥ−ＩＮ−ＲＥＱで要求されるアドレスは、ＤＡＴＡ−ＲＡＭ１０から読み出す際に使用され、これが本発明における入力パターンである。
このようなＤＡＴＡ−ＲＡＭ１０は、多くのキャッシュ容量を実現するため数多くの４ＫＷ−ＳＲＡＭによって構成される。ＬＳＩ−ＣＨＩＰ１の消費電力において、この２次キャッシュ５のＤＡＴＡ−ＲＡＭ１０が消費する電力は大きいため、必要のないとき、つまり、パイプライン８にリクエストが投入されないときには、このＤＡＴＡ−ＲＡＭ１０にクロックＣＬＫを印加しないように制御される。
本発明の実施例として、ＰＲＩＯＲＩＴＹ制御部７に、パルス発生装置１２とパターン発生装置１６を、ＤＡＴＡ−ＲＡＭ制御部９−２に、通常系の動作（入力アドレス）に影響を与えないための、つまり本来のＭＯＶＥ−ＩＮ−ＲＥＱが正しいデータをＤＡＴＡ−ＲＡＭ１０から読み出せるようにするための調停回路１５を設ける。
ＰＲＩＯＲＩＴＹ制御部７のパルス発生装置１２から定期的なパルスが発行されると、オアゲート１４、クロックチョッパ４８を介し、ＤＡＴＡ−ＲＡＭ１０にクロックを印加する。
一方、パターン発生装置１６からは、ＤＡＴＡ−ＲＡＭ１０をアクセスするための有効なアドレスが定期的なパルス毎に出力され、調停回路１５によって，通常のリクエスト（ＭＯＶＥ−ＩＮ−ＲＥＱ）が存在しないときのみ、このアドレスでＤＡＴＡ−ＲＡＭ１０をアクセスする。
従って、ＤＡＴＡ−ＲＡＭ１０からは、定期的な動作時に、無意味なデータが読み出されるが、パイプライン８上にＭＯＶＥ−ＩＮ−ＲＥＱが流れていないため、無効なデータとして処理される。
パターン発生装置１６から出力されるアドレスは１ビットのＲＡＭ−ＡＣＣ−ＡＤＲＳ［３］のみであり、このアドレスビットは、図１２で示す４ＫＷ−ＳＲＡＭ１０の張り合わせビットを示す。４ＫＷ−ＳＲＡＭ１０が、図１２のように、２ＫＷ−ＳＲＡＭを２枚はり合せた構成のため、定期的なパルス毎にアドレスビットＲＡＭ−ＡＣＣ−ＡＤＲＳ［３］が、０−＞１−＞０−＞１…と変わることで、両方の２ＫＷ−ＳＲＡＭにアクセスされる。
４ＫＷ−ＳＲＡＭ１０をアクセスするためのアドレス（ＲＡＭ−ＡＣＣ−ＡＤＲＳ［１１：０］の１２ｂｉｔ幅）のうち、ＲＡＭ−ＡＣＣ−ＡＤＲＳ［３］以外のＲＡＭ−ＡＣＣ−ＡＤＲＳは、パイプライン８に投入するアドレスが流用される。しかし、実際には、パルス発生回路１２の定期的な動作時に、有効なリクエスト（ＭＯＶＥ−ＩＮ−ＲＥＱ）は、パイプライン８に投入されないはずなので、ＡＤＲＳ［３］以外は基本的にａｌｌ「０」である。
例えば、ＤＡＴＡ−ＲＡＭ１０が長時間動作しない（クロックを印加しない）後に、読み出したデータに誤りがあるのは、今回の例では、１０００サイクル以上に及ぶ。ＡＤＲＳ［３］を振ることを考慮すると、少なくとも、５００サイクルに一度は定期的パルスを発生し、１０００サイクル内に、ＡＤＲＳ［３］＝０／１の両方に対して動作をかけるのが望ましい。
設定される周期が本当に効果あるかどうかは、ＬＳＩ−ＣＨＩＰ１ができあがり、実機に搭載され、試験して初めてわかるが、このような論理は、ＬＳＩ−ＣＨＩＰを作る前に論理入力されるため、安全を期して、６４サイクルに１τ動作を可能とするカウンタで、パルス発生回路１２を構成した。
次に、図１０のＲＡＭの低消費電力制御部を、図１１により説明する。ここでは、第２の実施の形態を使用しており、図５で説明したものと同一のものは、同一の記号で示してある。ＲＡＭ１０の動作制御（ＲＡＭ−ＣＬＫの制御）は、図５で説明したものと同一である。
この４ＫＷ−ＲＡＭ１０は、２ＫＷ−ＲＡＭを２個張り合わせた構造であり、ＲＡＭ−ＡＣＣ−ＡＤＲＳ［３］によって、２ＫＷ−ＲＡＭのいずれか一方が動作する。従って、定期的な動作時には、このＲＡＭ−ＡＣＣ−ＡＤＲＳ［３］を反転動作させて、いずれの箇所も定期的動作させる必要がある。従って、パターン発生装置１６では、図７の構成により、ＡＤＲＳ［３］を生成し、この他のアドレスは通常系のＲＡＭ−ＡＣＣ−ＡＤＲＳ［１１：４，２：０］を流用して、１２ビット幅のアドレスＡＤＲＳ［１１：０］とする。
図１３に示すように、通常系動作要求のＲＡＭ−ＡＣＣ−ＶＡＬが有効な場合は、オアゲート１４とクロックチョッパ４８を介しＲＡＭ−ＣＬＫにより、ＲＡＭ１０が動作するとともに、調停回路１５のアンドゲート１５Ａによって，通常系ＲＡＭ−ＡＣＣ−ＡＤＲＳ［１１：０］が選択されて、ＲＡＭ１０の入力（ＲＡＭ−ＡＣＣ−ＡＤＲＳ［１１：０］）となる。
一方、通常系ＲＡＭ−ＡＣＣ−ＶＡＬが無効な場合は、調停回路１５のアンドゲート１５Ｂによって、パターン発生装置１６から得たＡＤＲ［３］とＡＤＲＳ［１１：４，２：０］との合成が選択され、ＲＡＭ１０の入力（ＲＡＭ−ＡＣＣ−ＡＤＲＳ［１１：０］）となる。
一方、図１４に示すように、本発明の強制動作機構を設けない場合には、通常系動作要求のＲＡＭ−ＡＣＣ−ＶＡＬが有効な場合は、オアゲート１４とクロックチョッパ４８を介しＲＡＭ−ＣＬＫにより、ＲＡＭ１０が動作するとともに、調停回路１５のアンドゲート１５Ａによって，通常系ＲＡＭ−ＡＣＣ−ＡＤＲＳ［１１：０］が選択されて、ＲＡＭ１０の入力（ＲＡＭ−ＡＣＣ−ＡＤＲＳ［１１：０］）となる。しかし、通常系ＲＡＭ−ＡＣＣ−ＶＡＬが無効な場合は、ＲＡＭ１０の動作は停止する。
図１２により、２ＫＷ−ＲＡＭを２枚張り合わせた４ＫＷ−ＲＡＭ１０を説明する。上段メモリ制御回路３１−１は、クロックにより、ＳＲＡＭセルアレイ３０−１、デコーダ３２−１、３４−１、マルチプレクサ３６−１、センスアンプ３７−１、セレクタ３８を制御する。アクセスアドレスの上位アドレスで、セルアレイ３０−１のワード線が選択され、アクセスアドレスの下位アドレスで、マルチプレクサ３６−１よりセルアレイ３０−１のビット線が選択される。
読出しは、セルアレイ３０−１からマルチプレクサ３６−１で選択され、センスアンプ３７−１、セレクタ３８を介し出力される。書込みは、マルチプレクサ３６−１で選択されたビット線のメモリセルに，入力バッファ３９の入力データが書き込まれる。
一方、下段メモリ制御回路３１−２は、クロックにより、ＳＲＡＭセルアレイ３０−２、デコーダ３２−２、３４−２、マルチプレクサ３６−２、センスアンプ３７−２を制御する。アクセスアドレスの上位アドレスで、セルアレイ３０−２のワード線が選択され、アクセスアドレスの下位アドレスで、マルチプレクサ３６−２よりセルアレイ３０−２のビット線が選択される。
読出しは、セルアレイ３０−２からマルチプレクサ３６−２で選択され、センスアンプ３７−２、セレクタ３８を介し出力される。書込みは、マルチプレクサ３６−２で選択されたビット線のメモリセルに、入力バッファ３９からの入力データが書き込まれる。
この例では、２ＫＷ−ＳＲＡＭを上下に貼り合わせて、４ＫＷ−ＲＡＭを実現しており、クロックおよびクロックチョッパの禁止信号ＩＨは、上下別々の制御回路３１−１，３１−２に入力している。そして、上段制御回路３１−１は、上段のセルアレイ３０−１、デコーダ３２−１，３４−１、マルチプレクサ３６−１、センスアンプ３７−１を制御しており、下段制御回路３１−１は、下段のそれを制御している。
本実施の形態では、従来回路構成に大幅な変更を加えないことを特徴としているので、定期的パルスで動作するのは、リード動作である。つまり、ダミーのリード動作を定期的に行うことである。また、リードのほうが動作する内部回路の割合がライトの場合よりも多くなる。
クロックチョッパの禁止信号ＩＨにより動作要求がこない場合、内部の回路は全く動作しない。禁止信号ＩＨにより動作要求がきた場合、アドレスにより上段もしくは下段の回路だけが動作する。
動作要求が来て，片側の回路が動作している場合でも、アドレスのパターンによってデコーダやマルチプレクサの一部の回路が動作しない場合がある。そこで、アドレスの入力パターンを定期的動作要求の都度変化させれば、デコーダやマルチプレクサの動作する割合を増やすことができる。
今回の実施例では、アクセスアドレスの中から上段・下段をセレクトするビットだけを定期的動作要求の都度変化させている。
［第４の実施の形態］
図１５は、本発明の第４の実施の形態の構成図、図１６は、その動作タイムチャート図、図１７は、図１５を適用したダイナミック回路の構成図である。
図１５の例は、対象回路１０−３は常に動作しており、通常系動作要求時には有効な入力パターンを与えることで、有効な出力を得ているケースである。対象回路１０−３は、図５の第２の実施の形態と同様、入力パターンによって、動作箇所が異なる場合や、入力パターンによっては対象回路の内部状態の変化（スイッチング動作）しない箇所が存在する場合である。
さらに、動作要求信号によって制御されないため、通常系動作要求時以外は、非通常系入力パターンで示される特殊なパターンを、対象回路１０−３の入力とすることで、対象回路１０−３内のスイッチング動作を極力抑え、低消費電力を実現している。
この例でも、パターン発生装置１６を設け、パルス発生装置１２による定期的パルス発生時、つまり、対象回路１０−３の動作要求時に、適当なパターンを得て、対象回路の入力パターンとすることができる。パターン発生装置１６は、固定あるいは異なるパターンを発生し、基本的には定期的パルス発生時に有効な入力パターンが得られるように、パルス発生装置１２から定期的パルスを受信し、これをトリガにして次の入力パターンを生成する。
パターン発生装置１６による入力パターンは、通常系の動作に影響を与えないように調停回路１５に調停する。図１６にも示すように、通常系動作要求が有効なときは、アンドゲート１５Ａ，オアゲート１５Ｃにより、通常系入力パターンが選択される。一方、通常系動作要求が無効でかつ定期的なパルス発生時は、アンドゲート１５Ｂ，オアゲート１５Ｃにより、パターン発生装置１６による入力パターンが選択される。更に、通常系動作要求あるいは定期的パルス発生時のいずれでもないときに、アンドゲート１５Ｄ，オアゲート１５Ｃにより、非通常系入力パターンが選択されて、対象回路１０−３の入力となる。
この実施の形態は、図１７に示すダイナミック回路に適用することが有効である。ダイナミック回路１０−３は、スタティックＣＭＯＳ回路に比べて、２〜３倍高速であるため、高速回路としてよく使用される。ダイナミック回路１０−３は、クロックＣＬＯＣＫと同期して動作し、クロックＣＬＯＣＫの前半で充電（Ｐｒｅｃｈａｒｇｅ）、後半で評価（ｅｖａｌｕａｔｅ）する。出力をＬＯＷ（放電）し続ける場合でも、毎回充電を行った後に、放電を行う必要があるため、消費電力が大きいという欠点がある。
図１７のダイナミックドミノ回路１０−３は、３段のダイナミック回路を示し、各ダイナミック回路は、クロックにより動作する一対のＦＥＴの間に、ＡＮＤ，ＯＲといった論理回路が設けられ、入力パターンの論理演算を行い、演算結果を次段に出力する。
このダイナミックドミノ回路１０−３では、初段のダイナミック回路６０−１〜６０−ｎの出力が変化すると、初段以降のダイナミック回路６１−１，６２−１に、ドミノ倒しのように放電が伝播していく。消費電力が高いことから、動作許可／禁止信号によって，初段のダイナミック回路６０−１〜６０−ｎの入力パターンを固定させ、評価（ｅｖａｌｕａｔｅ）時にも、常に初段のダイナミック回路６０−１〜６０−ｎの出力を変化させないようにし、充電された状態を保つことで、低消費電力を実現するなどがされる。
このようにして、長時間、初段の出力状態が変化（放電）されないと、後段のダイナミック回路を含めて状態が変化しないため、前述した長時間スイッチング動作させないことになり、実際の動作時に正確に行えない場合がある。
そこで、ダイナミック回路１０−３の外に、定期的に動作要求パルスを送るためのカウンタ１２を設け、ここからダイナミック回路の動作許可／禁止信号に対して、定期的に許可を与えるような回路構成にする。
又、ダイナミック回路１０−３に対して、定期的に動作許可を行う場合は、さらに入力パターン発生器１６を設け、ここから初段のダイナミック回路６０−１〜６０−ｎの出力が変化するような入力パターンを与える。
このようにすることにより、定期的に初段のダイナミック回路６０−１〜６０−ｎの出力が変化し、かつ後段に伝播するため、広い範囲での定期的なスイッチング動作が可能となる。これにより、長時間スイッチング動作させないことによる影響を一掃できる。
更に、このような特性から初段の入力パターンによって、後段のダイナミック回路６１−１，６２−１が動作しないような状態が続くような場合でも、定期的で強制的に初段のダイナミック回路６０−１〜６０−ｎの出力が変化するような入力パターンを与えることで、初段以降のダイナミック回路６０−１〜６０−ｎを動作させる。
しかも、図１５の構成の調停回路１５を設け、通常のダイナミック回路の動作要求時と競合する場合には、定期的に送る動作要求を無効にし、入力パターン発生器１６から送られる入力パターンではなく、通常動作要求側の入力パターンを入力するようにする。このようにすることにより、通常動作に影響を与えることはない。
図１８は、図１７の構成の変形例の構成図、図１９は、その動作タイムチャート図である。図１８において、図１７で示したものと同一のものは、同一の記号で示してある。図１７の構成において、非通常系入力パターンは、固定値ａｌｌ「０」であることが多い。このような場合には、図１８に示すように、調停回路１５のアンドゲート１５Ｄを省略し、調停回路１５の構成を簡単化できる。即ち、調停回路１５は、図５の構成と同一となる。
このように構成しても、図１７と同様に、図１９に示すように、ダイナミック回路１０−３に対して、定期的に動作許可を行うため、入力パターン発生器１６から初段のダイナミック回路６０−１〜６０−ｎの出力が変化するような入力パターンを与える。このようにすることにより、定期的に初段のダイナミック回路６０−１〜６０−ｎの出力が変化し、かつ後段に伝播するため、広い範囲での定期的なスイッチング動作が可能となる。
［第５の実施の形態］
図２０は、本発明の第５の実施の形態の構成図、図２１は、その動作タイムチャート図である。図５乃至図１９の強制動作構成を、複数の対象回路に用いる場合に、対象回路の定期的動作が同時であると、消費電力的に好ましくない。
このため、図２０に示すように、対象回路１０−１のためのもとになるパルス発生装置１２、パターン発生装置１６により得た、定期的パルス１および入力パターン１は、タイミング制御装置７０により、タイミングをずらして、次の対象回路１０−２の定期的パルス２および入力パターン２として使用する。以降、残りの対象回路１０−３〜１０−ｎも同様である。タイミング制御装置７０，７１、…は、例えば、ラッチ回路で構成し、遅延出力する。
図２１のタイムチャートでは、パルス発生装置１２が、３ｂｉｔカウンタでｂ０００〜ｂ１１１までカウント（ＣＮＴ［２：０］）する例で示してある。このとき各ビットから生じるキャリー（ＣＲＹ［２：０］）を定期的なパルスとして使用できる。ここでは、１回／４サイクルを選択した例を示す。
当然、周期選択信号によって、各ビットからのキャリーのいずれかを選択することで、定期的なパルス周期を可変とできる。
［他の実施の形態］
上述の実施の形態では、動作信号が到来しないと、動作しない電子回路として、ＳＲＡＭ，ダイナミック回路で説明したが、他の構成の電子回路にも適用でき、これら回路に限られない。又、パルス発生回路、パターン発生回路も実施の形態に限らず、他の構成のものを適用できる。
【産業上の利用可能性】  以上説明したように、本発明は、動作信号が到来しないと動作しない対象回路を、定期的に動作させ続けるための簡単な回路を装備することで、対象回路に含まれる回路素子の動作に影響する環境要因による影響を、安定あるいは均衡化させた状態で保持することが可能になり、実際の対象回路の動作時に安定かつ正確な動作が可能となる。
これにより、より厳しい要求を満たすため相対的に周辺環境の回路素子への影響が大きくなるなかで、また新しい技術の採用により予期せず事体が起る可能性がある中で、常に安全を期すという意味で、以上のような動作に影響する要因を一掃し、かつ簡単な回路の装備で実現できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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