(57)【要約】本発明のダイレクトセンスアンプはビット線がゲートに接続される差動対として働くＭＯＳトランジスタとＲＬＩＯ線の間にビット線方向に配線された列選択線で制御されるＭＯＳトランジスタを入れて分離し、さらに差動対として働くＭＯＳトランジスタのソースをワード線方向に配線された共通ソース線に接続する。読出し動作時には、列選択線と、共通ソース線により、選択マットにおいてだけダイレクトセンスアンプを活性化することにより、読出し動作時の消費電力を大幅に低減する。また、差動対として働くＭＯＳトランジスタの寄生容量をローカルＩＯ線から分離してローカルＩＯ線の負荷容量を低減し、読出し速度の高速化を行う。また読出し動作におけるローカルＩＯ線の負荷容量のデータパターン依存性を低減し、製造後の試験を容易化する。
2004042821.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延伸されるワード線と、上記第１方向と交差する第２方向に延伸される第１および第２のビット線と、上記ワード線と上記第１および第２のビット線とに接続されるメモリセルと、上記メモリセルから読み出される情報を増幅する増幅回路と、上記増幅回路より読み出された情報を受ける第１及び第２のＩＯ線と、上記増幅回路を制御するソース線とをそれぞれ有する第１及び第２の領域と、
上記第１及び第２の領域に共通して接続され、上記第２方向に延伸される列選択線とを具備する半導体記憶装置において、
上記増幅回路は、第１乃至第４のＭＯＳトランジスタを具備し、
上記第１のＭＯＳトランジスタのゲートは、上記第１のビット線と接続され、上記第２のＭＯＳトランジスタのゲートは、上記第２のビット線に接続され、上記第１及び第２のＭＯＳトランジスタのソースは、上記ソース線に接続され、
上記第３のＭＯＳトランジスタのドレインは、上記第１のＩＯ線に接続され、上記第４のＭＯＳトランジスタのドレインは、上記第２のＩＯ線に接続され、
上記第１及び第２の領域に具備される増幅回路に含まれる上記第３及び第４のＭＯＳトランジスタのゲートは、上記列選択線に共通に接続され、
上記第１のＭＯＳトランジスタのドレインは、上記第３のＭＯＳトランジスタのソースと接続され、
上記第２のＭＯＳトランジスタのドレインは、上記第４のＭＯＳトランジスタのソースと接続され、
第１の状態において、上記第１の領域に含まれる第１及び第２のＩＯ線の電位は、上記第１の領域に含まれるソース線の電位よりも高く、上記第２の領域に含まれる第１及び第２のＩＯ線とソース線は同電位である半導体記憶装置。
【請求項２】
第１方向に延伸されるワード線と、上記第１方向と交差する第２方向に延伸される第１および第２のビット線と、上記ワード線と上記第１および第２のビット線とに接続されるメモリセルと、上記メモリセルから読み出される情報を増幅する増幅回路と、上記増幅回路より読み出された情報を受ける第１及び第２のＩＯ線と、上記増幅回路を制御するソース線とをそれぞれ有する第１及び第２の領域と、
上記第１及び第２の領域に共通して接続され、上記第２方向に延伸される列選択線とを具備する半導体記憶装置において、
上記増幅回路は、第１乃至第４のＭＯＳトランジスタを具備し、
上記第１のＭＯＳトランジスタのゲートは、上記第１のビット線と接続され、上記第２のＭＯＳトランジスタのゲートは、上記第２のビット線に接続され、上記第１及び第２のＭＯＳトランジスタのソースは、上記ソース線に接続され、
上記第３のＭＯＳトランジスタのドレインは、上記第１のＩＯ線に接続され、上記第４のＭＯＳトランジスタのドレインは、上記第２のＩＯ線に接続され、
上記第１及び第２の領域に具備される増幅回路に含まれる上記第３及び第４のＭＯＳトランジスタのゲートは、上記列選択線に共通に接続され、
上記第１のＭＯＳトランジスタのドレインは、上記第３のＭＯＳトランジスタのソースと接続され、
上記第２のＭＯＳトランジスタのドレインは、上記第４のＭＯＳトランジスタのソースと接続され、
第１の状態において、上記第１の領域に含まれる第１及び第２のＩＯ線の電位は、上記第１の領域に含まれるソース線の電位よりも高く、
上記第２の領域に含まれる第１及び第２のＩＯ線の電位と上記ソース線の電位は、上記第１及び第２のビット線の電位より上記第１及び第２のＭＯＳトランジスタのしきい値電圧を引いた値の絶対値である半導体記憶装置。
【請求項３】
上記第１状態において、上記第１の領域に含まれるメモリセルより情報が読み出される請求項１または請求項２記載の半導体記憶装置。
【請求項４】
上記第１の領域は、上記増幅回路を複数と、上記ソース線を駆動するソース線ドライバとを具備し、
上記第１の領域に含まれる上記複数の増幅回路は、上記ソース線に共通に接続され、
上記ソース線ドライバは、上記複数の増幅回路を具備するセンスアンプ列と、上記ワード線を駆動するワードドライバを複数具備するワードドライバ列とに囲まれた領域に配される請求項１または請求項２記載の半導体記憶装置。
【請求項５】
上記複数の増幅回路は、上記第１及び第２のＩＯ線に共通に接続され、
上記第１及び第２のＩＯ線には、上記複数の増幅回路のオフセットを補償する第２の増幅回路が接続される請求項１乃至請求項４記載の半導体記憶装置。
【請求項６】
上記増幅回路は、第５のＭＯＳトランジスタをさらに具備し、
上記第５のＭＯＳトランジスタのソースは、上記第２のＭＯＳトランジスタのドレインと接続され、上記第５のＭＯＳトランジスタのドレインは、上記第１のＭＯＳトランジスタのドレインと接続され、上記第５のＭＯＳトランジスタのゲートは、プリチャージ信号に制御される請求項１または請求項２記載の半導体記憶装置。
【請求項７】
上記第１の領域は、上記メモリセルに情報を書き込む書き込み回路と、上記書き込み回路を選択する書き込み列選択線と、上記書き込み回路を制御する書き込み制御信号線と、上記書き込み回路に接続される書き込みＩＯ線対とをさらに具備し、
上記書き込み回路は、第６乃至第９のＭＯＳトランジスタをさらに具備し、
上記第６及び第７のＭＯＳトランジスタのゲートは、上記書き込み列選択線に接続され、上記第６のＭＯＳトランジスタのドレインは、上記書き込みＩＯ線対の一方に接続され、上記第７のＭＯＳトランジスタのドレインは、上記書き込みＩＯ線対の他方に接続され、
上記第８及び第９のＭＯＳトランジスタのゲートは、上記書き込み制御信号線と接続され、上記第８ＭＯＳトランジスタのソースは、上記第１のビット線と接続され、上記第９のＭＯＳトランジスタのソースは、上記第２のビット線と接続され、
上記第６のＭＯＳトランジスタのソースは、上記第８のＭＯＳトランジスタのドレインと接続され、上記第７のＭＯＳトランジスタのソースは、上記第９のＭＯＳトランジスタのドレインと接続される請求項１または請求項２記載の半導体記憶装置。
【請求項８】
上記書き込み列選択線は、上記列選択線と接続される請求項７記載の半導体記憶装置。
【請求項９】
上記書き込み回路は、第１０のＭＯＳトランジスタをさらに具備し、
上記第１０のＭＯＳトランジスタのソースは、上記第６のＭＯＳトランジスタのソースと接続され、上記第１０のＭＯＳトランジスタのドレインは、上記第７のＭＯＳトランジスタのソースと接続され、上記第１０のＭＯＳトランジスタのゲートは、プリチャージ信号に制御される請求項７または請求項８記載の半導体記憶装置。
【請求項１０】
第１方向に延伸されるワード線と、上記第１方向と交差する第２方向に延伸される複数のビット線対と、上記ワード線と上記複数のビット線対に接続される複数のメモリセルと、上記メモリセルから読み出される情報を増幅する増幅回路と、上記増幅回路より読み出された情報を受ける第１及び第２のＩＯ線と、上記増幅回路を制御するソース線と、上記増幅回路に入力される信号を選択する選択手段とをそれぞれ有する第１及び第２の領域と、
上記第１及び第２の領域に共通して接続され、上記第２方向に延伸される列選択線とを具備する半導体記憶装置において、
上記増幅回路は、第１乃至第４のＭＯＳトランジスタを具備し、
上記第１及び第２のＭＯＳトランジスタのゲートは、上記選択手段の入力を受け、上記第１及び第２のＭＯＳトランジスタのソースは、上記ソース線に接続され、
上記第３のＭＯＳトランジスタのドレインは、上記第１のＩＯ線に接続され、上記第４のＭＯＳトランジスタのドレインは、上記第２のＩＯ線に接続され、
上記増幅回路にそれぞれ含まれる上記第３及び第４のＭＯＳトランジスタのゲートは、上記列選択線に共通に接続され、
上記第１のＭＯＳトランジスタのドレインは、上記第３のＭＯＳトランジスタのソースと接続され、
上記第２のＭＯＳトランジスタのドレインは、上記第４のＭＯＳトランジスタのソースと接続され、
上記選択手段は、上記複数のビット線対の信号を入力される半導体記憶装置。
【請求項１１】
上記半導体記憶装置は、第１の状態において、上記第１の領域に含まれる第１及び第２のＩＯ線の電位は、上記第１の領域に含まれる上記ソース線の電位よりも高く、
上記第２の領域に含まれる第１及び第２のＩＯ線とソース線の電位は、上記第２の領域に含まれる複数のビット線対の電位から上記第３及び第４のＭＯＳトランジスタの閾値電圧を引いた値の絶対値以上である請求項１０記載の半導体記憶装置。
【請求項１２】
上記メモリセルは、２個のトランジスタと２個のキャパシタとを具備し、
上記選択手段は、マルチプレクサである請求項１０または請求項１１記載の半導体記憶装置。
【請求項１３】
第１方向に延伸されるワード線と、上記第１方向と交差する第２方向に延伸され第１及び第２のビット線を含む複数のビット線と、上記ワード線と上記複数のビット線に接続される複数のメモリセルと、上記メモリセルより読み出される情報を増幅する増幅回路と上記メモリセルに情報を書き込む書き込み回路とをそれぞれ具備する第１及び第２の回路列と、上記回路列と接続され上記第１方向に延伸される第１及び第２のＩＯ線対と、上記増幅回路に接続されるソース線とをそれぞれ具備する第１及び第２の領域と、
上記第１及び第２の領域に共通して接続される第１及び第２の読み出し列選択線と第１及び第２の書き込み列選択線とを具備する半導体記憶装置において、
上記第１及び第２の読み出し列選択線と第１及び第２の書き込み列選択線は上記第２方向に延伸され、
上記第１及び第２の回路列に具備される増幅回路の各々は、第１乃至第４のＭＯＳトランジスタを具備し、
上記第１のＭＯＳトランジスタのゲートは、上記第１のビット線に接続され、上記第２のＭＯＳトランジスタのゲートは、上記第２のビット線に接続され、上記第１及び第２のＭＯＳトランジスタのソースは、上記ソース線に接続され、
上記第１のＭＯＳトランジスタのドレインは、上記第３のＭＯＳトランジスタのソースと接続され、
上記第２のＭＯＳトランジスタのドレインは、上記第４のＭＯＳトランジスタのソースと接続され、
上記第１の回路列に含まれる増幅回路の第３のＭＯＳトランジスタのドレインは、上記第２の回路列に含まれる書き込み列選択線と接続される第１のＩＯ線対の一方に接続され、上記第４のＭＯＳトランジスタのドレインは、上記第２の回路列に含まれる書き込み回路と接続される第１のＩＯ線対の他方に接続され、
上記第２の回路列に含まれる増幅回路の第３のＭＯＳトランジスタのドレインは、上記第１の回路列に含まれる書き込み回路に接続される第２のＩＯ線対の一方に接続され、上記第４のＭＯＳトランジスタのドレインは、上記第１の回路列に含まれる書き込み回路と接続される第２のＩＯ線対の他方に接続され、
上記第１の回路列に含まれる書き込み回路は、上記第１の書き込み列選択線と接続され、
上記第２の回路列に含まれる書き込み回路は、上記第２の書き込み列選択線と接続され、
上記第１の領域に含まれる上記第１の回路列の増幅回路の第３及び第４のＭＯＳトランジスタのゲートと、上記第２の領域に含まれる上記第１の回路列の増幅回路の第３及び第４のＭＯＳトランジスタのゲートとは、上記第１の読み出し列選択線に共通に接続され、
上記第１の領域に含まれる上記第２の回路列の増幅回路の第３及び第４のＭＯＳトランジスタのゲートと、上記第２の領域に含まれる上記第２の回路列の増幅回路の第３及び第４のＭＯＳトランジスタのゲートとは、上記第２の読み出し列選択線に共通に接続され、
第１の状態において、上記第１及び第２の読み出し列選択線が活性化され、
上記第１の領域に含まれる第１及び第２のＩＯ線対の電位は、上記第１の領域に含まれるソース線の電位よりも高く、
上記第２の領域に含まれる第１及び第２のＩＯ線対とソース線は同電位である、もしくは、上記第２の領域に含まれる第１及び第２のＩＯ線の電位と上記ソース線の電位は、上記第１及び第２のビット線の電位より上記第１及び第２のＭＯＳトランジスタのしきい値電圧を引いた値の絶対値である半導体記憶装置。
【請求項１４】
第１及び第２のＮチャネルＭＯＳトランジスタと第１及び第２のＰチャネルＭＯＳトランジスタとを具備する第１の増幅回路と、メモリセルより読み出された情報を電源電圧振幅まで増幅する第２の増幅回路とを具備する半導体記憶装置において、
上記第１のＮチャネルＭＯＳトランジスタのゲートと、上記第２のＮチャネルＭＯＳトランジスタのゲートとは、第１の電源電位に接続され、上記第１のＮチャネルＭＯＳトランジスタのソースは、第１の入力端子に接続され、上記第２のＮチャネルＭＯＳトランジスタのソースは、第２の入力端子に接続され、
上記第１のＰチャネルＭＯＳトランジスタのゲートと、上記第２のＰチャネルＭＯＳトランジスタのゲートとは、接地電位に接続され、上記第１のＰチャネルＭＯＳトランジスタのソースと、上記第２のＰチャネルＭＯＳトランジスタのソースとは、上記第１の電源電位に接続され、
上記第１のＮチャネルＭＯＳトランジスタのドレインは、上記第１のＰチャネルＭＯＳトランジスタのドレインと接続され、上記第２のＮチャネルＭＯＳトランジスタのドレインは、上記第２のＮチャネルＭＯＳトランジスタのドレインと接続され、
上記第１及び第２のＮチャネルＭＯＳトランジスタは、上記第１及び第２のＰチャネルＭＯＳトランジスタよりも先に上記メモリセルより読み出された情報の入力を受ける半導体記憶装置。
【請求項１５】
上記半導体記憶装置は、第３乃至第６のＮチャネルＭＯＳトランジスタを具備する第１の回路をさらに有し、
上記第３のＮチャネルＭＯＳトランジスタのゲートは、上記第１のＰチャネルＭＯＳトランジスタのドレインと接続され、上記第４のＮチャネルＭＯＳトランジスタのゲートは、上記第２のＰチャネルＭＯＳトランジスタのドレインと接続され、
上記第３のＮチャネルＭＯＳトランジスタのソースと、上記第４のＮチャネルＭＯＳトランジスタのソースとは、上記第２の増幅回路に接続され、
上記第３のＮチャネルＭＯＳトランジスタのドレインと、上記第４のＮチャネルＭＯＳトランジスタのドレインとは、上記第１の電源電位に接続され、
上記第５のＮチャネルＭＯＳトランジスタのゲートと、上記第６のＮチャネルＭＯＳトランジスタのゲートとは、第２の電源電位に接続され、
上記第５のＭＯＳトランジスタと、上記第６のＭＯＳトランジスタのドレインとは、上記第２の増幅回路に接続され、
上記第５のＭＯＳトランジスタのソースと、上記第６のＭＯＳトランジスタのソースとは、接地電位に接続される請求項１４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】  本発明はランダムアクセスメモリに関し、特にメモリセルからビット線に読み出された信号をゲート入力アンプで高速に周辺回路へ伝送するメモリに関する。
【背景技術】  特開平１１−３０６７６２号（以下「文献」と呼ぶ）には図２３に示すような、個々のビット線ＢＬ／ＢＬＢにカラムセンスアンプＣＳＡを設けて、グローバルビット線ＧＢＬ／ＧＢＬＢに接続するＳＲＡＭメモリアレーが記載されている。この構成においてはブロック対応センスアンプ活性化信号Ｓと、Ｙアドレス信号ＹＢにより選択的にカラムセンスアンプを活性化することが可能であり、消費電力が低減できる。
本願発明者等は、本願に先立ってＤＲＡＭのビット線の電位を差動型でゲート受けの増幅器である、いわゆるダイレクトセンスアンプで検出する場合の制御方法について検討した。先に示した文献のアンプ制御方法をＤＲＡＭのダイレクトセンスアンプに用いると以下のような点について配慮すべきことに気が付いた。第一に、ビット線がゲートに接続されており差動対として働くサイズの大きいＭＯＳトランジスタＭＮ２０、ＭＮ２１が直接グローバルビット線（ＤＲＡＭではダイレクトセンスアンプの出力が接続されるローカルＩＯ線に相当）に接続されているため、グローバルビット線（ローカルＩＯ線）の負荷容量が大きくなる。ＤＲＡＭではローカルＩＯ線には通常３２から１２８個程度の多数のダイレクトセンスアンプが接続される。また、ローカルＩＯ線さらにその先のメインＩＯ線の距離が長く負荷が大きいこと、及び、しきい値オフセットを小さくするために差動対となるＭＯＳトランジスタのゲート長が長いことからＭＮ２０、ＭＮ２１のゲート幅は例えば４μｍ以上にする必要がある。従って、図２３のＣＳＡのように、非選択のダイレクトセンスアンプの差動対が全て見える構成ではローカルＩＯ線の負荷容量が大きくなり、高速動作が困難である。
第二にＤＲＡＭのビット線プリチャージレベルは電源電圧または電源電圧を降圧したレベルＶＤＬの半分のＶＤＬ／２である。したがって、ＢＬ上に負の信号が発生し、ＢＬのレベルがＶＤＬ／２よりも下がった場合にはＭＮ２１がカットオフしてローカルＩＯ線からＭＮ２１のチャネル容量が見えないが、ＢＬ上に正の信号が発生し、ＢＬのレベルがＶＤＬ／２よりも上がった場合にはＭＮ２１が導通してチャネル容量が見えるため、ローカルＩＯ線の容量がビット線上のデータパターンにより大きく変化してしまう。すなわち動作条件により、動作速度が大きく変化するということになり、製造後のテストが複雑になるという問題がある。
したがって、本発明が解決しようとする第一の課題はＤＲＡＭ、ＳＲＡＭ等のランダムアクセスメモリにおいてダイレクトセンスアンプを選択的に活性化可能な構成とし、そのときにローカルＩＯ線の負荷容量を低減して、さらにそのデータパターン依存性を低減することである。また、本発明の第二の課題は高速動作を行う際のダイレクトセンスアンプにおけるノイズを低減し、動作マージンを拡大することである。また、本発明の第三の課題はチップサイズを増加させずに、一つのメモリアレーから読み出されるビット数を倍増させることである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の開示】
本願発明の代表的構成を示せば以下の通りである。
すなわち、第１方向に延伸されるワード線と、上記第１方向と交差する第２方向に延伸される第１および第２のビット線と、上記ワード線と上記ビット線対とに接続されるメモリセルと、上記メモリセルから読み出される情報を増幅する増幅回路と、上記増幅回路より読み出された情報を受ける第１及び第２のＩＯ線と、上記増幅回路を制御するソース線とをそれぞれ有する第１及び第２の領域と、上記第１及び第２の領域に共通して接続され、上記第２方向に延伸される列選択線とを具備する半導体記憶装置において、上記増幅回路は、第１乃至第４のＭＯＳトランジスタを具備し、上記第１のＭＯＳトランジスタのゲートは、上記第１のビット線と接続され、上記第２のＭＯＳトランジスタのゲートは、上記第２のビット線に接続され、上記第１及び第２のＭＯＳトランジスタのソースは、上記ソース線に接続され、上記第３のＭＯＳトランジスタのドレインは、上記第１のＩＯ線に接続され、上記第４のＭＯＳトランジスタのドレインは、上記第２のＩＯ線に接続され、上記増幅回路にそれぞれ含まれる上記第３及び第４のＭＯＳトランジスタのゲートは、上記列選択線に共通に接続され、上記第１のＭＯＳトランジスタのドレインは、上記第３のＭＯＳトランジスタのソースと接続され、上記第２のＭＯＳトランジスタのドレインは、上記第４のＭＯＳトランジスタのソースと接続され、第１の状態において、上記第１の領域に含まれる第１及び第２のＩＯ線の電位は、上記第１の領域に含まれるソース線の電位よりも高く、上記第２の領域に含まれる第１及び第２のＩＯ線とソース線は同電位であることを特徴とするようにする。
【図面の簡単な説明】  図１は本発明のメモリアレーとセンスアンプである。
図２は本発明の半導体記憶装置のチップ構成、およびメモリーブロックの構成である。
図３はメモリアレーのレイアウトおよびその断面図である。
図４はサブワードドライバ及びサブワードドライバアレーの回路図である。
図５はクロスエリアの回路図である。
図６はメインアンプの回路図である。
図７はリード時のデータパスのブロック図である。
図８はリード時の動作波形である。
図９はリード時の動作波形の続きである。
図１０はライト時のデータパスのブロック図である。
図１１はライト時の動作波形である。
図１２はライト時の動作波形の続きである。
図１３は第二のセンスアンプの回路図である。
図１４は第三のセンスアンプの回路図である。
図１５は第四のセンスアンプの回路図である。
図１６は第三のセンスアンプの動作波形である。
図１７は第二のメインアンプの回路図である。
図１８は第三のメインアンプの回路図である。
図１９は第四のメインアンプの回路図である。
図２０は本発明の第二のローカルＩＯの接続法である。
図２１は本発明の第二のデータパス構成である。
図２２は第二のデータパスにおけるリード時の動作波形である。
図２３は従来のＳＲＡＭにおけるカラムセンスアンプ方式のブロック図である。
【発明を実施するための最良の形態】  本発明を詳細に説明するために、添付の図面に従ってこれを説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】  図１に本発明のメモリアレーＡＲＹとセンスアンプＳＡを示す。本センスアンプの機能を説明するために図２（ａ）に本発明の半導体記憶装置のチップ構成を示す。チップＣＨＩＰ全体は制御回路ＣＮＴＬ、入出力回路ＤＱＣ、メモリーブロックＢＬＫに大きく分けられる。制御回路にはクロック、アドレス、制御信号がチップ外から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。入出力回路は入出力バッファを備え、チップ外部からライトデータが入力され、チップ外部へリードデータを出力する。
メモリーブロックＢＬＫの構成を図２（ｂ）に示す。メモリーブロックには複数のアレー上に配置されたメモリアレーＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。またブロックの外周ではセンスアンプ列と平行に列デコーダＹＤＥＣ、メインアンプ列ＭＡＡが配置され、サブワードドライバ列と平行に行デコーダＸＤＥＣ、アレー制御回路ＡＣＣが配置される。
図１は２個のメモリアレーとその間のセンスアンプ列を示したものである。本発明のセンスアンプＳＡはトランスファーゲートＴＧＣ、プリチャージ回路ＰＣＣ、リストア用アンプＣＣ、書き込み回路ＷＰ、増幅回路、すなわちダイレクトセンスアンプＤＳＡからなる。トランスファーゲートはセンスアンプ分離信号ＳＨＲが活性化された時にセンスアンプとメモリアレー間を接続する回路である。プリチャージ回路はプリチャージ信号ＰＣが活性化されたときに対となるビット線間をイコライズしビット線プリチャージレベルにプリチャージする。ビット線プリチャージレベルは通常ビット線振幅ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。上記のツインセル方式を用いた場合、参照電圧発生用のダミーセルを用いなくても、プリチャージレベルをビット線の高レベルＶＤＬや低レベルＶＳＳに設定することもできる。しかし、後述するダイレクトセンスアンプはビット線のレベルがＶＤＬ／２付近のとき伝達コンダクタンスが高くなるので、高速動作のためにはビット線プリチャージレベルをＶＤＬ／２とすることが望ましい。リストア用アンプはビット線上にメモリセルからの微小な読出し信号が発生した後に、Ｐ側共通ソース線ＣＳＰをＶＤＬに駆動し、Ｎ側共通ソース線ＣＳＮをＶＳＳに駆動して、ビット線ＢＬとＢＬＢのうち電圧の高い方をＶＤＬに、電圧の低い方をＶＳＳに増幅する回路である。
書き込み回路ＷＰはライト用列選択線ＷＹＳが活性化されたときにライト用ローカルＩＯ線ＷＬＩＯ／ＷＬＩＯＢとビット線対を接続する回路である。ＷＬＩＯは非選択センスアンプ列での電流消費を防止するために、待機時にはＶＢＬＲにプリチャージされている。ダイレクトセンスアンプＤＳＡはビット線上に生じた微小信号によってリード用ローカルＩＯ線ＲＬＩＯ／ＲＬＩＯＢを駆動し、信号を伝える回路である。待機時にはＲＬＩＯはＩＯ線プリチャージレベルＶＰＣにプリチャージされている。ダイレクトセンスアンプ共通ソース線ＤＳＡＳは待機時にＩＯ線プリチャージレベルＶＰＣにプリチャージされており、読出し動作の際にはＶＳＳに駆動される。
本センスアンプにおいてはリード用列選択線ＲＹＳが活性化されたときに、選択センスアンプ列においてＤＳＡＳをＶＳＳに駆動し、非選択センスアンプ列ではＤＳＡＳをＶＰＣに保持しておくことにより、選択センスアンプのみを活性化することができ、非選択センスアンプ列では電流を消費しないという利点がある。また本アンプでは、ビット線がゲートに接続される差動対として働くサイズの大きい（例えばゲート幅４μｍ）ＭＯＳトランジスタＭＮ０、ＭＮ１とＲＬＩＯ線の間にＲＹＳで制御されるサイズの小さい（例えばゲート幅１μｍ）ＭＯＳトランジスタＭＮ２、ＭＮ３を入れて分離している。したがって、ＲＹＳがＶＳＳである非選択のダイレクトセンスアンプにおいては、差動対のチャネル容量がＲＬＩＯ線から見えないため、ＲＬＩＯ線の寄生容量を低減することができ、ビット線上のデータパターンによって寄生容量が変化することも防ぐことができる。
メモリアレーは複数のメモリセルＭＣからなる。本例ではメモリセルを２個のＤＲＡＭセルからなるツインセル構成としている。ＤＲＡＭセルは１個のＭＯＳトランジスタおよび１個のキャパシタで構成され、ＭＯＳトランジスタの一方のソース又はドレインがビット線に接続され、他方のソース又はドレインが蓄積ノードＳＮに接続され、ゲートがワード線に接続されている。キャパシタの一方の端子は蓄積ノードＳＮに接続され、キャパシタの他方の端子は他のセルと共通にプレート電極ＰＬに接続される。ツインセルは２個のＤＲＡＭセルを共通のワード線および対となるビット線に接続して、それぞれのセルの蓄積ノードに相補データを書き込んで情報を記憶する。以下ではツインセルを用いて本発明を説明するが、本発明のセンスアンプはメモリセルとして１個のＤＲＡＭセルを用いた場合においても適応可能である。このようにツインセルを用いるとＤＲＡＭセルを１個だけ用いた場合と比較して、ビット線の信号量がほぼ２倍となる。図１のようなダイレクトセンスアンプを用いた場合は、メモリセルから発生した信号をリストア用アンプで増幅することなくダイレクトセンスアンプで電流差に変換してローカルＩＯ線に読み出すことができるため、ビット線上の信号量が大きいほどローカルＩＯ線に読み出される信号量が大きくなる。したがってダイレクトセンスアンプとツインセル方式との組合せにより、さらなる高速化が可能になる。
図３（ａ）にメモリアレーのレイアウト、（ｂ）にそのＡ−Ａ’における断面図を示す。ＤＲＡＭセルは基板ＰＷ中に形成されたＮチャネルＭＯＳトランジスタとビット線ＢＬの上部に設けられたスタックキャパシタを有している。ＭＯＳトランジスタの活性領域をＡＣＴ、ワード線をＷＬ、Ｎ型拡散層領域をＮで示している。活性領域は絶縁物ＳｉＯ２によって分離される。拡散層の上部にコンタクトＣＢを配置し、その上部にビット線コンタクトＢＣまたは蓄積ノードコンタクトＳＣを配置する。ビット線コンタクトの上部にはビット線ＢＬをワード線と直交する方向に配置する。蓄積ノードコンタクトの上には凹型の蓄積ノードＳＮを配置する。蓄積ノードの内側にはプレート電極ＰＬが埋め込まれており、これらが容量絶縁膜ＣＩを挟んでキャパシタを構成する。本メモリアレーは全てのビット線とワード線の交点にＤＲＡＭセルが接続される開放型メモリアレーであり、ワード線を２Ｆ（Ｆ：最小加工寸法）、ビット線ピッチを３Ｆまで縮小可能である。本例ではツインセル方式のメモリセルとするために２個のＤＲＡＭセルを一つのメモリセルとして利用するが、ＭＣａのように隣接した２個のＤＲＡＭセルが対になる場合と、ＭＣｂのように離れた２個のＤＲＡＭセルが対になる場合がある。このような１交点セルを２個用いてツインセルを構成するとセルサイズは１２Ｆ２乗となり、２交点セルを２個用いる場合よりも面積を低減することができる。また、通常の１交点セルと異なり、対となるビット線を同じアレー上に配置できるので、１交点セルで問題となるセンス時のノイズが発生しない利点がある。
図４にサブワードドライバＳＷＤ及びこれを複数配置して構成されるサブワードドライバアレーＳＷＤＡの回路図を示す。サブワードドライバはＮチャネルＭＯＳトランジスタ２個とＰチャネルＭＯＳトランジスタ１個で構成される。一方のＮチャネルＭＯＳトランジスタはゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースに接地電位ＶＳＳが接続される。他方のＮチャネルＭＯＳトランジスタはゲートに相補ワードドライバ選択線ＦＸＢ、ドレインにワード線ＷＬが接続され、ソースに接地電位ＶＳＳが接続される。ＰチャネルＭＯＳトランジスタはゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにワードドライバ選択線ＦＸが接続される。図のように一つのＳＷＤＡ上に４組のＦＸが配線され、一本のＭＷＬＢで選択される４個のＳＷＤのうちいずれか１個を選択して１本のＷＬが活性化される。またサブワードドライバ列上部または隣接した領域にメインＩＯ線対ＭＩＯ／ＭＩＯＢが配線される。
図５にクロスエリアＸＰの回路図を示す。クロスエリアはＳＨＲ信号ドライバＳＨＤ、ＲＬＩＯ線プリチャージ回路ＲＰＣ、リードゲートＲＧＣ、ＤＳＡＳ線ドライバＤＳＡＤ、ＷＬＩＯ線プリチャージ回路ＷＰＣ、ライトゲートＷＧＣ、ＣＳ線ドライバＣＳＤ、ＣＳ線プリチャージ回路ＳＰＣ、ＰＣ信号ドライバＰＣＤ、ＦＸ線ドライバＦＸＤからなる。ＳＨＲ信号ドライバにはセンスアンプ分離信号ＳＨＲの相補信号ＳＨＲＢが入力され、ＳＨＲを出力する。ＲＬＩＯ線プリチャージ回路はリードイネーブル信号ＲＥが非活性状態のＶＳＳレベルのときにＲＬＩＯ線をＶＰＣにプリチャージする。リードゲートはＲＥが活性状態のＶＣＬ（外部ＶＣＣレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときにＲＬＩＯ線とメインＩＯ線ＭＩＯ／ＭＩＯＢとを接続する回路である。このときにＶＰＣをＶＣＬ／２とするとリードゲートをＮＭＯＳだけで構成しても、ＮＭＯＳのオン電流を大きくとることができるため、ＣＭＯＳ構成とする場合よりもＭＩＯの負荷を小さくできてＭＩＯ線上の信号を増加することが可能である。また、ＶＰＣがＶＣＬ／２でもダイレクトセンスアンプに使われるＮＭＯＳのしきい値を下げれば、動作に支障はない。ＤＳＡＳ線ドライバはＲＥが非活性状態のときにはＤＳＡＳをＶＰＣにプリチャージし、活性化されたときにＶＳＳに駆動する回路である。このようにＤＳＡＳ線ドライバをクロスエリアに配置することによりマット単位でＤＳＡＳ線を活性化できるため、選択マットでのみダイレクトセンスアンプを活性化することができ、消費電力の低減が可能になる。また、図２においてアレー制御回路ＡＣＣ部分に集中的にＤＳＡＳ線ドライバを配置した場合と比較すると、ドライバが分散配置されている効果でＤＳＡＳ線上の電位の遠近端差が小さくなり、ダイレクトセンスアンプの場所によるセンス速度のばらつきを低減できる利点がある。
ＷＬＩＯ線プリチャージ回路はライトイネーブル信号ＷＥが非活性状態のＶＳＳレベルのときにＷＬＩＯ線をＶＤＬ／２にプリチャージする。ライトゲートはＷＥが活性状態のＶＣＬレベルのときにＷＬＩＯ線とメインＩＯ線ＭＩＯ／ＭＩＯＢとを接続する回路である。本回路はＣＭＯＳ構成とすると、ＭＩＯ線からＷＬＩＯ線へライトするさいにＶＣＬレベルとＶＳＳレベルを振幅の減少なしで出力することが可能である。ＣＳ線ドライバはセンスアンプイネーブル信号ＳＥが活性状態のときに、Ｐ側共通ソース線ＣＳＰをＶＤＬ（ビット線のＨレベル）に駆動し、Ｎ側共通ソース線ＣＳＮをＶＳＳに駆動する回路である。ＣＳ線プリチャージ回路ＳＰＣはプリチャージ信号ＰＣが活性化されたときにＣＳＰ、ＣＳＮをＶＤＬ／２にプリチャージする回路である。ＰＣ信号ドライバにはプリチャージ信号ＰＣの相補信号ＰＣＢが入力され、ＰＣを出力する。ＦＸ線ドライバにはＦＸ線の相補信号ＦＸＢが入力され、ＦＸを出力する。
図６にメインアンプ回路ＭＡを示す。メインアンプはＭＩＯプリチャージ回路ＩＰＣ、負荷回路ＬＤ、トランスファーゲートＴＧＣ、ＭＡプリチャージ回路ＡＰＣ、ラッチ回路ＬＴＣ、ＧＩＯバッファＧＢ、ライトバッファＷＢからなる。ＭＩＯプリチャージ回路はＭＩＯプリチャージ信号ＩＰが活性化されたときにＭＩＯ線をＶＰＣにプリチャージする。負荷回路はトランスファーゲート制御信号ＴＧが活性化され、その相補信号ＴＧＢがＶＳＳになったときにＭＩＯ線において負荷として機能する。トランスファーゲートはＴＧが活性化されたときに導通し、ＭＩＯとラッチ回路とを接続する。メインアンププリチャージ回路はメインアンププリチャージ信号ＡＰが活性化されたときにメインアンプ内をＶＰＣにプリチャージする。ラッチ回路はラッチ信号ＬＴが活性化されたときにＭＩＯから入力した小振幅の信号をフル振幅（ＶＣＬ、すなわち電源電位、またはＶＳＳ）まで増幅し保持する回路である。ＧＩＯバッファはＧＩＯバッファイネーブル信号ＧＢＥが活性化されたときに、ラッチ回路で保持したデータをリード用グローバルＩＯ線ＧＩＯＲに出力する回路である。ライトバッファＷＢはライトバッファイネーブル信号ＷＢＥが活性化されたときに、ライト用グローバルＩＯ線ＧＩＯＷ上のデータをＭＩＯ／ＭＩＯＢに出力する回路である。
図７にリード動作を示すために、図１の一部である２個のメモリアレーＡＲＹ０，１と３個のセンスアンプ列ＳＡＡ０−２に注目してブロック図を示す。本図ではリード用列選択線ＲＹＳを全てのセンスアンプ列で１個のダイレクトセンスアンプＤＳＡと接続しているが、ＲＹＳを複数のダイレクトセンスアンプと接続してもよい。この場合、その分だけリード用ＬＩＯ対を増やす必要がある。また、２対のＭＩＯ０／ＭＩＯＢ０とＭＩＯ１／ＭＩＯＢ１を交互にクロスエリアでリードゲート回路と接続している。したがってワード線ＷＬ０とＲＹＳ０を活性化した場合、センスアンプ列ＳＡＡ０及びＳＡＡ１にデータが読み出され、これらのデータはそれぞれＲＬＩＯ０／ＲＬＩＯＢ０およびＲＬＩＯ１／ＲＬＩＯＢ１を介してＭＩＯ０／ＭＩＯＢ０とＭＩＯ１／ＭＩＯＢ１に読み出される。
図８の動作波形を用いてリード動作を示す。チップ外部からリードコマンドＲＤが入力されるとアドレスで指定されたセンスアンプ列ＳＡＡ０，１においてセンスアンプ分離信号ＳＨＲとプリチャージ信号ＰＣが非活性化される。さらにリードイネーブル信号ＲＥが活性化されダイレクトセンスアンプ共通ソース線ＤＳＡＳ０，１がＶＳＳに駆動される。ここで、列デコーダよりＲＹＳ０が活性化されるとセンスアンプ列ＳＡＡ０、ＳＡＡ１ではダイレクトセンスアンプが起動される。このとき、非選択センスアンプ列ＳＡＡ２においてはＲＬＩＯ２／ＲＬＩＯＢ２とＤＳＡＳ２がＶＰＣで同電位であるため、貫通電流が流れない。他の選択されていないセンスアンプも同様に貫通電流が流れなく、消費電流が軽減される。なお、ここでいう同電位とは、ＲＬＩＯ２／ＲＬＩＯＢ２とＤＳＡＳ２の電位差が、それらの線が接続されているダイレクトセンスアンプが起動されない程度になっているということである。また、ＲＩＯ２／ＲＩＯ２ＢとＤＳＡＳをともにビット線電位ＶＤＬ／２からＤＳＡＳに使用されているＮＭＯＳのしきい値電圧を引いた値以上の電圧にすることによっても消費電流を低減することができる。図１のブロック図からあきらかなようにＲＹＳは多くのセンスアンプ列と接続しているので、本回路方式は動作電流の低減のために有効である。また、選択されているセンスアンプ列に接続されているＲＬＩＯ／ＲＩＯＢと共通ソース線ＤＳＡＳの電位差の絶対値を、非選択センスアンプ列に接続されているＲＬＩＯ／ＲＩＯＢと共通ソース線ＤＳＡＳの電位差の絶対値よりも大きくすることも貫通電流の低下を防ぐことも可能である。このように、選択されていないセンスアンプとビット線とを接続するトランジスタのソース・ドレイン間を流れる電流を、選択されているセンスアンプとビット線とを接続するトランジスタのソース・ドレイン間を流れる電流よりも少なくすることによっても同様の効果を得ることができる。
行デコーダにおいてメインワード線ＭＷＬＢがＶＳＳに下がり、アレー制御回路ＡＣＣにおいてＦＸが活性化されると、選択されたワード線ＷＬ０がＶＰＰに活性化される。ワード線ＷＬによって選択されたメモリセルにおいてはセルトランジスタが導通し、ビット線ＢＬ上に信号が読み出される。ここで、メモリセルをツインセル構成としているため、ＢＬ／ＢＬＢの一方はビット線のプリチャージレベルよりも高くなり、他方は低くなる。ビット線上の信号を受けてダイレクトセンスアンプがＲＬＩＯ／ＲＬＩＯＢを駆動し、ＲＬＩＯ／ＲＬＩＯＢに電圧差が現れる。ＲＥによりクロスエリアにおいてリードゲートが導通状態になっているため、この信号がＭＩＯ／ＭＩＯＢに伝えられる。また、本実施例ではＲＹＳ０が活性化されＤＳＡＳ０，１がＶＳＳに駆動された後にワード線ＷＬを活性化しているが、ＲＹＳ０及びＤＳＡＳ０，１を駆動する前にＷＬを立ち上げることも可能である。これにより通常のセンスアンプより動作マージンを低減することができる。
この後の動作を図９で説明する。ＲＥが活性化されるのとほぼ同時にトランスファーゲート制御信号ＴＧが活性化されるため、ＭＩＯ上の信号はメインアンプ内でラッチに入力される。ラッチの入力端で十分に信号が大きくなったタイミングでＴＧが非活性化され、ラッチ信号ＬＴが活性化されて、データが確定および保持される。その後、ＧＩＯバッファイネーブル信号ＧＢＥが活性化されてリード用グローバルＩＯ線ＧＩＯＲを介してデータが出力回路ＤＱＣに送られ、ＤＱにデータが出力される。ラッチにおけるデータの確定が終わると、読出しに用いられたＲＬＩＯ線対、ＭＩＯ線対、ＤＳＡＳ線においてプリチャージが開始される。
このようなダイレクトセンスアンプ以降のデータの読出しと同時にメモリアレーでは再書込み動作が行われる。図８に示すようにＰ側共通ソース線ＣＳＰがＶＤＬに駆動され、Ｎ側共通ソース線ＣＳＮをＶＳＳに駆動されると、センスアンプ内のリストア用アンプＣＣがビット線をＶＤＬまたはＶＳＳへと増幅する。メモリセルに十分にデータが書き込まれるタイミングでワード線がＶＳＳへと非活性化される。センスアンプ列ではＰＣ、ＳＨＲが活性化され、ビット線、コモンソース線のプリチャージされてリードサイクルが終了する。したがって、ダイレクトセンスアンプを用いると、データの読出しと、メモリアレーの再書込み動作を平行して行うことができるため、ダイレクトセンスアンプをワード線が活性化するよりも早く起動してデータの読出しを高速化しながら、リストア用アンプをワード線が活性化してビット線上にメモリセルからの信号が十分発生してから起動して信頼性の高い再書込み動作を行うことができる。
図１０にライト動作を示すために、図１の一部である２個のメモリアレーＡＲＹ０，１と３個のセンスアンプ列ＳＡＡ０−２に注目してブロック図を示す。本図ではライト用列選択線ＷＹＳを全てのセンスアンプ列で１個の書き込み回路ＷＰと接続しているが、ＷＹＳを複数の書き込み回路と接続してもよい。この場合、その分だけライト用ＬＩＯ対を増やす必要がある。また、２対のＭＩＯ０／ＭＩＯＢ０とＭＩＯ１／ＭＩＯＢ１交互にクロスエリアでライトゲート回路と接続している。したがってワード線ＷＬ０とＷＹＳ０を活性化する場合、ＭＩＯ０／ＭＩＯＢ０とＭＩＯ１／ＭＩＯＢ１上のデータはそれぞれＷＬＩＯ０／ＷＬＩＯＢ０およびＷＬＩＯ１／ＷＬＩＯＢ１を介してセンスアンプ列ＳＡＡ０及びＳＡＡ１内の書き込み回路からメモリアレーのデータ線およびメモリセルに書き込まれる。
図１１の動作波形を用いてライト動作を示す。チップ外部からライトコマンドＷＴが入力されるとＤＱからライトデータがとり込まれライト用グローバルＩＯ線ＧＩＯＷに出力される。ＭＩＯプリチャージ信号ＩＰが非活性化され、ライトバッファイネーブルＷＢＥが活性化されると、ＭＩＯ線に書き込みデータが出力される。
この後のアレー動作を図１２で説明する。チップ外部からライトコマンドＷＴが入力されるとアドレスで指定されたセンスアンプ列ＳＡＡ０，１においてセンスアンプ分離信号ＳＨＲとプリチャージ信号ＰＣが非活性化される。さらにライトイネーブル信号ＷＥが活性化されてクロスエリアにおいてライトゲートが導通し、ＭＩＯ／ＭＩＯＢからとＷＬＩＯ／ＷＬＩＯＢへ書き込みデータが書き込まれる。列デコーダよりＷＹＳ０が活性化されるとメモリアレーのビット線への書き込みが開始される。このとき、非選択センスアンプ列ＳＡＡ２においてはＷＬＩＯ２／ＷＬＩＯＢ２がＶＤＬ／２のままなので、これらがビット線と接続されても、ビット線と同電位であるため電流は流れない。これは他の非選択センスアンプ列でも同様である。図１のブロック図から明らかなようにＷＹＳは多くのセンスアンプ列と接続しているので、本回路方式は動作電流の低減のために有効である。
行デコーダにおいてメインワード線ＭＷＬＢがＶＳＳに下がり、アレー制御回路ＡＣＣにおいてＦＸが活性化されると、選択されたワード線ＷＬ０がＶＰＰに活性化される。ワード線ＷＬによって選択されたメモリセルにおいてはセルトランジスタが導通し、ビット線からメモリセルへデータが書き込まれる。さらに、Ｐ側共通ソース線ＣＳＰがＶＤＬに駆動され、Ｎ側共通ソース線ＣＳＮをＶＳＳに駆動されると、センスアンプ内のリストア用アンプＣＣがビット線をＶＤＬまたはＶＳＳへと増幅する。メモリアレーへのデータ書き込みが終了すると、ＷＥが非活性化され、ＷＬＩＯとＭＩＯが切断され、ＷＬＩＯとＭＩＯがプリチャージされる。メモリセルに十分にデータが書き込まれるタイミングでワード線がＶＳＳへと非活性化される。センスアンプ列ではＰＣ、ＳＨＲが活性化されてビット線、コモンソース線のプリチャージされてライトサイクルが終了する。
図１３に第二のセンスアンプＳＡ回路を示す。本センスアンプでは２個のＳＡで一組のダイレクトセンスアンプＤＳＡと書き込み回路ＷＰを共用する。このために、マルチプレクサＭＵＸ等の選択手段を追加し、Ｓ０、Ｓ１のどちらを選択するかによって、２個のＳＡのどちらをＲＬＩＯ／ＲＬＩＯＢまたはＷＬＩＯ／ＷＬＩＯＢに接続するかを選択する。トランスファーゲートＴＧＣ、プリチャージ回路ＰＣＣ、リストア用アンプＣＣ、書き込み回路ＷＰ、ダイレクトセンスアンプＤＳＡの回路およびその動作は図１で示したものと同様である。本センスアンプでは、図１のセンスアンプと同じ効果に加えて、センスアンプ２個分の領域でダイレクトセンスアンプＤＳＡを配置することが可能なので、ダイレクトセンスアンプＤＳＡ内のＭＯＳトランジスタのサイズを大きくでき、ＲＬＩＯ／ＲＬＩＯＢおよびＭＩＯ／ＭＩＯＢに読み出される信号量を増加できる。このようにセンスアンプ内にマルチプレクサを追加するとビット線の負荷容量が増加するため、ビット線の信号量が減少してしまう。しかし、本発明では図に示すようにツインセルを用いているため、ビット線の信号量が通常のＤＲＡＭセル１個を用いた場合の約２倍に大きくなっており、マルチプレクサを追加したことによるビット線信号量減少の影響が小さいという利点がある。
図１４に第三のセンスアンプＳＡ回路を示す。本センスアンプでは選択線ＹＳをリードとライトで兼用している。このために書き込み回路ＷＰの中に列選択線で制御されるＭＯＳトランジスタと直列にライトイネーブル信号ＷＥで制御されるＭＯＳトランジスタを接続する。リード動作時にはＷＥを非活性化するので、列選択線ＹＳが活性化されてもセンスアンプとＷＬＩＯ／ＷＬＩＯＢが接続されない。トランスファーゲートＴＧＣ、プリチャージ回路ＰＣＣ、リストア用アンプＣＣ、ダイレクトセンスアンプＤＳＡの回路およびその動作は図１で示したものと同様である。本センスアンプでは図１のセンスアンプと同じ効果に加えて、列選択線の本数を図１のセンスアンプに比較して半分にできるため、配線ピッチを広げてプロセスを容易化したり、電源配線数を増加してセンスアンプ動作を高速化することが可能になる。
図１５に第四のセンスアンプＳＡ回路を示す。本センスアンプでは図１４のセンスアンプにおいて、ダイレクトセンスアンプＤＳＡ内の列選択線ＹＳで制御されるＭＯＳトランジスタＭＮ２、ＭＮ３とビット線がゲートに接続されるＭＯＳトランジスタＭＮ０、ＭＮ１の接続点Ｎ０、Ｎ１間にイコライズＭＯＳトランジスタＭＮ４を接続する。このＭＯＳトランジスタはプリチャージ信号ＰＣが活性化されたときに導通し、Ｎ０、Ｎ１間をショートする。ＭＮ４を設けていない図１４のセンスアンプの動作波形を図１６に示す。リード動作時にＹＳが非選択であるセンスアンプに注目すると、ＤＳＡＳがＶＳＳに駆動されているときはＮ０、Ｎ１はＶＳＳである。ビット線ＢＬ、ＢＬＢがＶＤＬ、ＶＳＳに増幅された状態で、ＤＳＡＳをＶＰＣに復帰させると、ＭＮ０はオン、ＭＮ１はオフしているため、Ｎ０はＶＰＣになるが、Ｎ１はＶＳＳのままとなる。ビット線のプリチャージを行うと、Ｎ０はＶＰＣのままであるが、Ｎ１はＭＮ０のゲートがＶＤＬ／２なので、ＶＤＬ／２−ＶＴまでしかあがらない。ここでＶＴはＭＮ１のしきい値電圧である。したがってビット線がプリチャージされた状態でＮ０、Ｎ１に電位差が生じてしまう。次の読出しサイクルでＤＳＡＳがＶＳＳに駆動されると、Ｎ０、Ｎ１は再びＶＳＳまで電位が降下するが、その際にＭＮ０、ＭＮ１を介してビット線へ戻るカップリング電圧がＢＬとＢＬＢとでアンバランスになり、センスアンプに対してノイズとなる。イコライズＭＯＳトランジスタＭＮ４を追加した図１５のセンスアンプではプリチャージ時のＮ０、Ｎ１間の電位差をなくすことができるため、動作時のノイズを低減でき、安定した回路動作を実現できる。
また、図１５のセンスアンプでは書き込み回路ＷＰの中で、列選択線ＹＳで制御されるＭＯＳトランジスタＭＮ７、ＭＮ８とライトイネーブル信号ＷＥで制御されるＭＯＳトランジスタＭＮ５、ＭＮ６との接続点Ｎ２、Ｎ３間にイコライズＭＯＳトランジスタＭＮ９を接続する。このＭＯＳトランジスタはプリチャージ信号ＰＣが活性化されたときに導通し、Ｎ２、Ｎ３間をショートする。ＭＮ９を設けない図１４のセンスアンプの場合、ライト動作時にビット線ＢＬ、ＢＬＢがＶＤＬ、ＶＳＳに増幅された状態でＷＥをＶＳＳに復帰させると、Ｎ２、Ｎ３はＶＤＬ、ＶＳＳのまま残される。これらのノードに蓄積された電荷はビット線のプリチャージ時にも保持されるため、次のライトサイクルでＷＥが活性化されたときに、ＢＬ、ＢＬＢに対して流出し、正負のノイズを発生させる。したがって、イコライズＭＯＳトランジスタＭＮ９を追加することにより動作時のノイズを低減でき、安定した回路動作を実現できる。ここで、図１４のセンスアンプの場合には、ＷＥをプリチャージ時には活性化しておき、リード動作のときだけ非活性化すれば、ＭＮ９を接続しなくても良い。ただし、この場合ワード線が活性化されるよりも早くＷＥを非活性化しないとＹＳが選択されたビット線ではメモリセルからの読出し信号がＭＮ５−８を介してＬＩＯまで流出してしまう。したがって、図１５のセンスアンプにおいてプリチャージ時にＷＥを非活性化しておき、ライト動作のときだけ活性化すると動作時のタイミングマージンが緩和される。
なお、図１５ではダイレクトセンスアンプＤＳＡに接続される列選択線と書き込み回路ＷＰに接続される列選択線が共通の場合を示したが、これらが分離されていても同様の効果がある。このような場合でも、ライト動作時にＷＹＳおよびＤＳＡＳで選択されたセンスアンプのうち一部のセンスアンプでライトを止めるライトマスク動作を行うためにはＭＮ５、ＭＮ６が必要になり、上記のような問題を解決するためにＭＮ９を設けることが有効である。
図１７に第二のメインアンプ回路ＭＡを示す。本メインアンプはＭＩＯプリチャージ回路ＩＰＣ、負荷回路ＬＤ、ＭＡプリチャージ回路ＡＰＣ、ラッチ回路ＬＴＣ、ＧＩＯバッファＧＢ、ライトバッファＷＢからなる。ＭＩＯプリチャージ回路はＭＩＯプリチャージ信号ＩＰが活性化されたときにＭＩＯ線をＶＰＣにプリチャージする。負荷回路はリードイネーブルＲＥが活性化され、ＲＥＢがＶＳＳになったときにＭＩＯ線において負荷として機能する。メインアンププリチャージ回路は相補メインアンププリチャージ信号ＡＰＢがＶＳＳになったときにラッチの出力ノードをＶＣＬ（電源電位）にプリチャージする。ラッチ回路はラッチ信号ＬＴが活性化されたときにＭＩＯから入力した小振幅の信号をフル振幅（ＶＣＬまたはＶＳＳ）まで増幅し保持する回路である。本メインアンプのラッチ回路は図６のメインアンプ内のラッチ回路と異なりゲート入力アンプとクロスカップルを用いている。したがってＭＩＯ線から見た入力容量が小さくなり、メインアンプの入力信号を大きく取れ、動作速度が速いという利点がある。一方、ＭＩＯレベルが下がり過ぎるとＭＩＯがゲートに入力しているＭＯＳトランジスタのコンダクタンスが低下し、動作速度が遅くなる問題があるため、動作マージンの点では図６の第一のメインアンプが有利である。ＧＩＯバッファおよびライトバッファＷＢの構成は図６のメインアンプと同様である。
図１８に第三のメインアンプ回路ＭＡを示す。本メインアンプでは図６の第一のメインアンプ回路において負荷回路ＬＤとトランスファーゲートＴＧＣの位置のみを入れ替えており、他の回路は全く同じである。このようにメインＩＯに対してＮ型ＭＯＳトランジスタのトランスファーゲートの内側に負荷回路を設けると、これらがゲート接地アンプとして作用する。従ってＭＩＯ０／ＭＩＯＢ０における信号差が増幅されてラッチの入力ＬＮ、ＬＮＢに伝えられる。したがってラッチ回路の入力信号が大きくなり、ラッチの動作速度向上、および動作マージン拡大という利点がある。
図１９に第四のメインアンプ回路ＭＡを示す。本メインアンプでは図１８の第三のメインアンプ回路におけるゲート接地アンプＧＡを図１７のラッチ回路ＬＴＣとを組合せたものである。それに加えてＬＴＣとＧＡの間にソースフォロア回路ＳＦを設けてインピーダンス変換を行っている。本回路では、ゲート接地アンプにより入力信号をプリアンプ可能であるとともに、ラッチ型アンプの入力容量が小さいため、信号量を大きくとることができ、高速でマージンの広い動作が可能であるという利点がある。さらにソースフォロア回路を設けることにより、ラッチアンプ起動時にラッチアンプの差動ＭＯＳトランジスタから入力端子に加わるカップリングノイズを低減することができる。また、本メインアンプではラッチアンプＬＴＣの入出力が分離されているため、ラッチアンプの出力ノードをＶＣＬにプリチャージすることが可能である。したがって、ＧＩＯバッファ内のＮＭＯＳのゲートはＶＳＳでカットオフ状態になるので、ＬＴが入力されてラッチがデータを確定する前にＧＢＥを入力してＧＩＯバッファを活性化しておけば、ラッチのタイミングだけでＧＩＯバッファを駆動できるため、アクセスの高速化が可能である。
【実施例２】  図２０に本発明の第二のローカルＩＯの接続法を示す。本接続法を用いると一つのセンスアンプＳＡにおいてダイレクトセンスアンプＤＳＡと書き込み回路ＷＰが異なるローカルＩＯ線に接続されている場合に、２組のＬＩＯ線対を用いて、一つのセンスアンプ列からリード時・ライト時ともに２ビットのデータを読み出すことができる。
このために一つのセンスアンプ列ＳＡＡの中央でセンスアンプをグループａとグループｂに分割する。グループａにおいては書き込み回路ＷＰを一方のローカルＩＯ線対ＬＩＯ０／ＬＩＯ０Ｂに接続し、ダイレクトセンスアンプＤＳＡを他方のローカルＩＯ線対ＬＩＯ１／ＬＩＯＢ１に接続する。グループｂにおいては逆に、書き込み回路ＷＰをローカルＩＯ線対ＬＩＯ１／ＬＩＯ１Ｂに接続し、ダイレクトセンスアンプＤＳＡを他方のローカルＩＯ線対ＬＩＯ１／ＬＩＯＢ１に接続する。
リード時にはグループａ、ｂからそれぞれ一本ずつＲＹＳを活性化すると、グループａのセンスアンプからのデータはＬＩＯ１、ＬＩＯＢ１に読み出され、グループｂのセンスアンプからのデータはＬＩＯ０、ＬＩＯＢ０に読み出される。ライト時にはグループａ、ｂからそれぞれ一本ずつＷＹＳを活性化すると、グループａのセンスアンプにはＬＩＯ０、ＬＩＯＢ０を用いてデータを書き込むことができ、グループｂのセンスアンプにはＬＩＯ１、ＬＩＯＢ１を用いてデータを書き込むことができる。これに対して、図７において複数のＲＹＳを活性化すると、複数のセンスアンプから読み出されたデータが同一ＬＩＯ上で衝突してしまう。また、図１０において複数のＷＹＳを活性化すると、同一のデータが複数のセンスアンプに書き込まれてしまう。したがって、図２０に示す本発明のローカルＩＯの接続法によれば、ＬＩＯ線の配線本数を増やさずに、一つのセンスアンプ列から読み出しまたは書き込み可能なビット数を２倍に増加することができる。
【実施例３】  図２１に本発明の第二のデータパス構成を示す。本発明のデータパスにおいてはローカルＩＯ線とメインＩＯ線の接続部にオフセット補償サブアンプを配置することにより、ダイレクトセンスアンプ自体にはオフセット補償を持たせずに、ダイレクトセンスアンプのオフセットを補償することができる。メモリアレーＡＲＹ、センスアンプＳＡは図１に示すものと同じであるが、その一部だけを取り出して示している。本発明で異なるのはクロスエリアＸＰにサブアンプＢＡを備えることである。クロスエリアのその他の回路は図５と同様なので図２１では省略している。
図２２の動作波形を用いて本発明のデータパスの動作を示す。リードコマンドＲＤが入力されるとプリチャージ信号ＰＣがＶＳＳに非活性化される。これとほぼ同時にリードイネーブル信号ＲＥがＶＣＬに、ＲＥＢがＶＳＳに活性化され、サブアンプＢＡが起動される。さらに、ＤＳＡＳがＶＰＣからＶＳＳへと駆動され、ダイレクトセンスアンプＤＳＡが活性化される。このときにＤＳＡの入力であるビット線はまだＶＤＬ／２にプリチャージされたままであるので、リード用列選択線ＲＹＳが活性化されるとリード用ローカルＩＯ線ＲＬＩＯ／ＲＬＩＯＢにはダイレクトセンスアンプのオフセットに相当する信号が発生する。この時点では補償信号ＣＰがＶＣＬであり、ＬＩＯとデカップリング容量で接続されたサブアンプの入力端子ＧＴ、ＧＢは出力端子とショートされ、オフセット補償電位に固定されている。サブアンプ自体のオフセットはこの時点で補償される。
続いて、ＣＰをＶＳＳに非活性化し、サブアンプを増幅可能な状態にした後、ワード線ＷＬを活性化し、ビット線ＢＬ／ＢＬＢ間にメモリセルからの信号を発生させる。ダイレクトセンスアンプはこれを増幅してＲＬＩＯ、ＲＬＩＯＢに信号を出力するが、このときＧＴ、ＧＢにはデカップリングコンデンサを介して信号が発生するため、オフセット補償電位にＲＬＩＯ、ＲＬＩＯＢの変化分が加わった電圧が発生する。したがってＣＰがＶＳＳに落とされた瞬間のＲＬＩＯ、ＲＬＩＯＢ間の電位差を基準とした信号が発生するので、ダイレクトセンスアンプのオフセット分を取り除いた正味のＲＬＩＯ信号が得られる。したがって、ダイレクトセンスアンプのオフセットが補償されることになる。サブアンプはＧＴ、ＧＢの電位差を増幅しＭＩＯ、ＭＩＯＢに出力する。
このようにオフセット補償を行うためには、デカップリング容量とパストランジスタが必要になるが、これを個々のダイレクトセンスアンプに設けるとセンスアンプの面積が非常に大きくなってしまう。本発明のデータパス構成を用いると、チップサイズを小さく保ちながら読出し時の動作マージンを拡大することができる。
以上に述べた本発明はＤＲＡＭ，ＳＲＡＭ等の高速なランダムアクセスメモリ、特にメモリセルからビット線に読み出された信号をゲート入力アンプで高速に周辺回路へ伝送するメモリで利用可能である。しかしながら、ＦＬＡＳＨ、ＦＥＲＡＭ、ＭＲＡＭ等の不揮発メモリにおいても、読出しを高速化するために本発明を利用可能である。また、マイクロプロセッサやＤＳＰ等のロジックチップに内蔵されるオンチップメモリでは、クロック周波数の向上に伴ったアクセス時間の高速化が要求されるため、単体メモリよりも速度向上の要求が強く、本発明を適用することが有効である。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明によって得られる主な効果は以下の通りである。
第一にランダムアクセスメモリにおいてダイレクトセンスアンプが選択的に活性化可能となるため、読出し動作時の消費電力を大幅に低減できる。また、そのときにローカルＩＯ線の負荷容量を低減できるため、読出し速度が高速化可能である。また読出し動作におけるローカルＩＯ線の負荷容量のデータパターン依存性が低減され、製造後の試験が容易になる。
第二に高速動作を行う際のダイレクトセンスアンプにおけるノイズが低減され、動作マージンを拡大することである。第三にチップサイズを増加させずに、一つのメモリアレーから読み出されるビット数を倍増させることが可能になる。
【産業上の利用可能性】  本発明はＤＲＡＭ，ＳＲＡＭ等の高速なランダムアクセスメモリ、特にメモリセルからビット線に読み出された信号をゲート入力アンプで高速に周辺回路へ伝送するメモリで利用可能である。また、ＦＬＡＳＨ、ＦＥＲＡＭ、ＭＲＡＭ等の不揮発メモリにおいても、読出しを高速化するために本発明を利用可能である。また、メモリ単体チップだけでなく、マイクロプロセッサやＤＳＰ等のロジックチップに内蔵されるオンチップメモリにも適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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