(57)【要約】本発明は、動作試験工程のスループットを向上させる。ドレイン電流検出回路（１２）が選択セルトランジスタ（ＭＳＯ）に接続される第１のビット線（ＢＬ１）に接続されて、選択セルトランジスタのドレイン電流（Ｉｄ）を検出する構成において、そのドレイン電流検出回路が検出するドレイン電流（Ｉｄ）を仮想的に増減する電流回路（ＩＯ）を設けているので、動作試験時に、隣接セルトランジスタ（ＭＣ１、ＭＣ２）に所定のデータパターンを書き込むことなく、電流回路によりデータパターンに依存したドレイン電流の状態を仮想的に再現することができる。従って、データパターンに依存した動作試験を、データパターンを書き込むことなく行うことができる。
2004109710.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のソース・ドレインを有する複数のセルトランジスタと、前記セルトランジスタに接続される複数のワード線と、  前記ワード線方向に隣接するセルトランジスタの第１及び第２のソース・ドレインに共通に接続される複数のビット線と、選択されたセルトランジスタの第１のソース・ドレインに接続される第１のビット線に流れる当該選択セルトランジスタのドレイン電流を検出するドレイン電流検出回路と、前記選択されたセルトランジスタの第２のソース・ドレインに接続される第２のビット線を第１の電位にし、前記選択されたセルトランジスタと前記第１のビット線を共有する隣接セルトランジスタに接続される第３のビット線を第２の電位にするビット線電位制御回路と、前記ドレイン電流検出回路が検出する前記ドレイン電流を仮想的に増減する電流回路とを有することを特徴とする不揮発性メモリ。
【請求項２】
請求項１において、
前記電流回路が前記ドレイン電流検出回路に接続され、当該電流回路が、動作テスト信号に応答して、前記ドレイン電流検出回路が検出するドレイン電流を増加または減少することを特徴とする不揮発性メモリ。
【請求項３】
請求項１において、
更に、レファレンス用セルトランジスタと、当該レファレンス用セルトランジスタに接続されレファレンス用セルトランジスタのドレイン電流を検出するレファレンス用検出回路と、前記ドレイン電流検出回路とレファレンス用検出回路の出力を比較して記憶データを検出するセンス回路とを有し、
更に、前記電流回路がレファレンス用検出回路に接続され、当該電流回路が、動作テスト信号に応答して、前記レファレンス用検出回路が検出するドレイン電流を増加または減少することを特徴とする不揮発性メモリ。
【請求項４】
請求項１において、
前記電流回路は、動作テスト信号に応答して、前記ドレイン電流検出回路に、当該検出されるドレイン電流を増加するようにまたは減少するように、接続されることを特徴とする不揮発性メモリ。
【請求項５】
請求項１において、
前記セルトランジスタは、絶縁膜のトラップゲートを有し、当該トラップゲートの少なくとも両端に電荷をトラップするかしないかの状態を記憶することを特徴とする不揮発性メモリ。
【請求項６】
請求項１において、
前記セルトランジスタは、導電性のフローティングゲートを有し、当該フローティングゲートに電荷を注入するかいなかの状態を記憶することを特徴とする不揮発性メモリ。
【請求項７】
第１及び第２のソース・ドレインを有する複数のセルトランジスタと、
前記セルトランジスタに接続される複数のワード線と、
前記ワード線方向に隣接するセルトランジスタの第１及び第２のソース・ドレインに共通に接続される複数のビット線と、
選択されたセルトランジスタの第１のソース・ドレインに接続される第１のビット線に流れる当該選択セルトランジスタのドレイン電流を検出するドレイン電流検出回路と、
前記選択されたセルトランジスタの第２のソース・ドレインに接続される第２のビット線を第１の電位にし、前記選択されたセルトランジスタと前記第１のビット線を共有する隣接セルトランジスタに接続される第３のビット線を第２の電位にするビット線電位制御回路と、
前記ドレイン電流検出回路が検出する前記ドレイン電流を仮想的に増減する電流回路とを有する不揮発性メモリの動作試験方法において、
前記セルトランジスタを所定のデータ記憶状態にしたあと、前記電流回路により前記ドレイン検出回路が検出するドレイン電流を仮想的に増加または減少させた状態で、選択セルトランジスタの読み出し動作試験を行う工程を有することを特徴とする不揮発性メモリの動作試験方法。
【請求項８】
請求項７において、
前記動作試験工程で、動作テスト信号に応答して、前記電流回路が前記ドレイン電流回路に接続されることを特徴とする不揮発性メモリの動作試験方法。
【請求項９】
請求項７において、
前記不揮発性メモリは、更に、レファレンス用セルトランジスタと、当該レファレンス用セルトランジスタに接続されレファレンス用セルトランジスタのドレイン電流を検出するレファレンス用検出回路と、前記ドレイン電流検出回路とレファレンス用検出回路の出力を比較して記憶データを検出するセンス回路とを有し、
前記動作試験工程で、動作テスト信号に応答して、前記電流回路が前記レファレンス用検出回路に接続されることを特徴とする不揮発性メモリの動作試験方法。
【請求項１０】
請求項７において、
前記複数のセルトランジスタに同一のデータをプログラムした後に、前記動作試験工程が行われることを特徴とする不揮発性メモリの動作試験方法。
【発明の詳細な説明】
【技術分野】  本発明は、仮想接地型の不揮発性半導体メモリに関し、特に、隣接するセルの状態に依存した動作テストを可能にした仮想接地型不揮発性メモリに関する。
【背景技術】  不揮発性半導体メモリの一つであるフラッシュメモリには、コントロールゲートと半導体基板との間に酸化膜に囲まれた導電性のフローティングゲートを有するメモリセルのタイプと、コントロールゲートと半導体基板との間が酸化膜、窒化膜、酸化膜などで構成され、その絶縁膜である窒化膜をトラップ層とするメモリセルのタイプとがある。前者のタイプは、フローティングゲートに電子を注入することによりセルトランジスタの閾値電圧を高くし（データ「０」）、注入した電子を引き抜くことによりセルトランジスタの閾値電圧を低くする（データ「１」）。閾値電圧が高い状態と低い状態とが、セルトランジスタのドレイン電流の大きさにより検出される。また、後者のタイプは、絶縁膜からなるトラップ層（またはトラップゲート）に電荷（例えば電子）をトラップさせてセルトランジスタの閾値を変化させ、データ「０」と「１」を記憶する。トラップ層は絶縁性であるため、トラップ層内で電荷は移動することができない。従って、トラップ層の両端にそれぞれ電荷を蓄積することができ、「００」「０１」「１０」「１１」の４つの状態、つまり２ビットの情報を記憶することができる。後者のタイプは、例えば下記特許文献１に記載されている。
上記の不揮発性メモリにおいて、隣接するセルトランジスタがビット線を共有してメモリ容量を増大させた仮想接地型（Ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ）構造のメモリが提案されている（例えば、以下の特許文献２）。この仮想接地型のセルアレイでは、各セルトランジスタのドレインとソースとにそれぞれビット線が接続され、ワード線方向に隣接するセルトランジスタがビット線を共有する。そのため、あるセルトランジスタを選択して読み出し動作を行う場合、当該選択セルトランジスタのドレイン側のビット線にドレイン電流検出回路を接続し、ソース側のビット線を接地すると共に、ドレイン側のビット線を共有する隣接セルトランジスタのソース側のビット線をプリチャージ電圧にする。つまり、隣接セルトランジスタのソースとドレインとを略同じ電位にして、隣接トランジスタにドレイン電流が発生しないようにし、選択セルトランジスタのドレイン電流が全てビット線を介してドレイン電流検出回路に供給されるようにする。そのため、仮想接地型メモリでは、選択セルトランジスタのドレイン側ビット線及びソース側ビット線に加えて、隣接セルトランジスタのソース側ビット線も制御する。
【特許文献１】  ＷＯ９９／０７０００「Ｔｗｏ  Ｂｉｔ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｕｔｉｌｉｚｉｎｇ  Ａｓｙｍｍｅｔｒｉｃａｌ  Ｃｈａｒｇｅ  Ｔｒａｐｐｉｎｇ」
【特許文献２】  特開２０００−２２２８９３号公報、例えば図３，図４
しかしながら、隣接セルトランジスタの閾値電圧が低い状態の場合、当該隣接セルトランジスタの更に隣接するセルトランジスタの閾値電圧状態に依存して、選択セルトランジスタのドレイン電流が変動する。つまり、隣接セルトランジスタの状態（データパターン）に依存して、選択セルトランジスタのドレイン電流が変動して、選択セルトランジスタのデータの読み出しマージンが小さくなる。このように隣接セルトランジスタのデータパターンに依存する読み出し特性を、本明細書ではパターンセンシティビティと称する。
このようなパターンセンシティビティを有するメモリでは、読み出し動作試験において、隣接セルトランジスタにデータを書き込んで全てのデータパターンの状態でそれぞれ読み出し動作試験を行うことが要求される。しかしながら、隣接セルトランジスタを全てのデータパターンの状態にするためには、書き込みと消去動作を繰り返す必要があり、出荷時の動作試験工程が膨大になり、動作試験工程のスループットが悪くなる。
また、不揮発性メモリのメモリセルは、消去工程において、フローティングゲートやトラップゲート内の電子を引き抜くことでその閾値電圧を低下させる。しかし、この消去工程で電子を引き抜きすぎるとセルトランジスタが負の閾値電圧という過消去状態になる。この過消去状態になると、ワード線が駆動されない非選択セルトランジスタも導通して僅かなドレイン電流を発生する。この過消去セルによるドレイン電流が、同じコラム上の選択セルトランジスタのドレイン電流に重畳することで、読み出し回路が検出するドレイン電流が増大し、読み出しマージンが低下する。
このような過消去状態になる可能性を有するメモリでは、過消去状態において正常に動作するか否かの試験を行う必要がある。しかしながら、同じコラム上に過消去状態のセルを再現するためには、消去動作を行いながら試験を行う必要があり、パターンセンシティビティと同様に、出荷時の動作試験工程が膨大になり、動作試験工程のスループットが悪くなる。
【発明の開示】
そこで、本発明の目的は、隣接セルトランジスタにパターンセンシティビティに対応するデータパターンを書き込みことなく、当該データパターンの状態で動作試験を行うことができる不揮発性メモリを提供することにある。
更に、本発明の目的は、同じコラム上のセルトランジスタを過消去状態にすることなく、過消去状態に依存した動作試験を行うことができる不揮発性メモリを提供することにある。
上記の目的を達成するために、本発明の一つの側面は、不揮発性メモリにおいて、第１及び第２のソース・ドレインを有する複数のセルトランジスタと、複数のセルトランジスタに接続されるワード線と、ワード線方向に隣接するセルトランジスタの第１及び第２のソース・ドレインに共通に接続される複数のビット線と、選択されたセルトランジスタの第１のソース・ドレインに接続される第１のビット線に流れる当該選択セルトランジスタのドレイン電流を検出するドレイン電流検出回路と、選択されたセルトランジスタの第２のソース・ドレインに接続される第２のビット線を第１の電位にし、選択されたセルトランジスタと前記第１のビット線を共有する隣接セルトランジスタに接続される第３のビット線を第２の電位にするビット線電位制御回路とを有し、更に、前記ドレイン電流検出回路が検出する前記ドレイン電流を仮想的に増減する電流回路を有する。
上記の発明の側面によれば、ドレイン電流検出回路が選択セルトランジスタに接続される第１のビット線に接続されて、選択セルトランジスタのドレイン電流を検出する構成において、そのドレイン電流検出回路が検出するドレイン電流を仮想的に増減する電流回路を設けているので、動作試験時に、隣接セルトランジスタに所定のデータパターンを書き込むことなく、電流回路によりデータパターンに依存したドレイン電流の状態を仮想的に再現することができる。従って、データパターンに依存した動作試験を、データパターンを書き込むことなく行うことができる。
同様に、電流回路により検出ドレイン電流を仮想的に増加状態にすることで、選択セルトランジスタと同じコラム内のセルトランジスタを過消去状態にした状態を仮想的に再現することができ、動作試験工程のスループットを向上させることができる。
上記の発明の側面における好ましい実施例では、前記電流回路が前記ドレイン電流検出回路に接続され、当該電流回路が、テスト信号に応答して、前記ドレイン電流検出回路が検出するドレイン電流を増加または減少することを特徴とする。
更に別の好ましい実施例では、更に、レファレンス用セルトランジスタと、当該レファレンス用セルトランジスタに接続されレファレンス用トランジスタのドレイン電流を検出するレファレンス用検出回路と、前記ドレイン電流検出回路とレファレンス用検出回路の出力を比較して記憶データを検出するセンス回路とを有し、更に、前記電流回路がレファレンス用検出回路に接続され、当該電流回路が、テスト信号に応答して、前記レファレンス用検出回路が検出するドレイン電流を増加または減少することを特徴とする。
上記の目的を達成するために、本発明の第２の側面によれば、第１の側面の不揮発性メモリにおいて、セルトランジスタを所定のデータ記憶状態にしたあと、前記ドレイン検出回路が検出するドレイン電流を仮想的に増加または減少させた状態で、選択セルトランジスタの読み出し動作試験を行うことを特徴とする不揮発性メモリの動作試験方法。
第２の側面によれば、動作試験工程のスループットを向上させることができる。
【図面の簡単な説明】  図１は、トラップ層を有する不揮発性メモリセルの動作を説明する図である。
図２は、仮想接地型のメモリセルアレイ構造をそれぞれ示す図である。
図３は、仮想接地型のメモリセルアレイ構造をそれぞれ示す図である。
図４は、仮想接地型のメモリセルアレイ構造をそれぞれ示す図である。
図５は、仮想接地型のメモリセルアレイ構造をそれぞれ示す図である。
図６は、仮想接地型の不揮発性メモリのビット線の電位を制御する回路を示す図である。
図７は、仮想接地型の不揮発性メモリの読み出し回路を示す図である。
図８は、パターンセンシティビティを説明する図である。
図９は、本実施の形態におけるメモリ回路例（１）を示す図である。
図１０は、状態（Ｂ）を説明する図である。
図１１は、本実施の形態におけるメモリ回路例（２）を示す図である。
図１２は、本実施の形態におけるメモリ回路例（３）を示す図である。
図１３は、状態（Ｃ）を説明する図である。
図１４は、本実施の形態におけるメモリ回路例（４）を示す図である。
図１５は、本実施の形態におけるテスト回路を示す図である。
図１６は、本実施の形態におけるテスト工程のフローチャート図である。
【発明を実施するための最良の形態】  以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
以下、フラッシュメモリのうちトラップゲートを有するタイプを例にして本発明の実施の形態例を説明する。但し、後に述べるとおり、本実施の形態は、フローティングゲートを有するタイプにも適用することができる。
図１は、トラップゲートを有する不揮発性メモリセルの動作を説明する図である。トラップゲートを有するメモリセルのセルトランジスタは、半導体基板表面に第１及び第２のソース・ドレインＳＤ１，ＳＤ２が設けられ、それらに挟まれたチャネル領域上に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜、及び導電性のコントロールゲートが順に形成される。このシリン窒化膜がトラップゲートとして、その両端の領域にそれぞれ電荷（例えば電子）を蓄積することができる。第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２は、ある動作では一方がソース、他方がドレインとして動作し、別の動作では一方がドレイン、他方がソースとして動作する。
図１の書き込み動作Ａは、コントロールゲートに例えば９Ｖ、第１のソース・ドレインＳＤ１に例えば５Ｖ、第２のソース・ドレインＳＤ２と基板に例えば０Ｖをそれぞれ印加し、チャネル内に発生するホットエレクトロンをトラップゲートにトラップさせる。このチャネルホットエレクトロン注入により、トラップゲートの右端に電子（図中黒丸）が注入される。また、消去動作Ｂでは、コントロールゲートに例えば−６Ｖ、第１のソース・ドレインＳＤ１に例えば６Ｖをそれぞれ印加し、第２のソース・ドレインＳＤ２をフローティング状態にして、第１のソース・ドレインＳＤ１から基板内に流れるバンド間トンネル電流で発生するホールをトラップゲートに注入させる。これにより、トラップゲート内にトラップされていた電子が中和され、トラップゲートの右端の電子はなくなる。
そして、読み出し動作Ｃでは、第１及び第２のソース・ドレイン間に書き込み動作と逆方向の電圧を印加する。いわゆるリバースリードである。例えば、第１のソース・ドレインＳＤ１には例えば０Ｖを、第２のソース・ドレインＳＤ２には例えば１．５Ｖをそれぞれ印加し、更に、コントロールゲートに例えば５Ｖを印加する。この時、トラップゲートの右端に電子がトラップされている場合は、チャネルが形成されずにドレイン電流Ｉｄは流れないが、電子がトラップされていない場合は、チャネルが形成されてドレイン電流Ｉｄが流れる。このドレイン電流Ｉｄの有無を第２のソース・ドレインＳＤ２に接続されるビット線を経由して検出することにより、セルトランジスタのデータを読み出すことができる。
トラップ層の左端に電子を蓄積する場合は、図１の第１及び第２のソース・ドレインＳＤ１，ＳＤ２の関係は逆になる。
このように絶縁性のトラップ層を有する不揮発性メモリは、セルに２ビットのデータを蓄積することができ、多ビットメモリセルとして期待される。一方で、絶縁性トラップ層を有するセル構造は、導電性のフローティングゲートを有するセル構造に比較して、製造プロセスが簡単になるというメリットを有する。
図２〜図５は、仮想接地型のメモリセルアレイ構造をそれぞれ示す図である。図２〜図５において、メモリセルアレイには、複数のセルトランジスタＭＣが行列状に配列され、行方向に配列された複数のワード線ＷＬ０〜ＷＬ２が各セルトランジスタのコントロールゲートを兼ねている。また、行方向に隣接するセルトランジスタＭＣ０〜ＭＣ４が、ビット線ＢＬ０〜ＢＬ５を共有する。
図２は、全てのセルトランジスタＭＣのトラップゲートに電子がトラップされていない状態であり、閾値電圧が低い状態で、データ「１，１」の状態である。この場合は、読み出し動作において、セルトランジスタの第１及び第２のソース・ドレイン間のいずれの方向にもドレイン電流が発生する。図３は、全てのセルトランジスタＭＣのトラップゲートの左端に電子がトラップされている状態にあり、データ「０，１」の状態である。この場合は、読み出し動作において、トラップされた電子の影響で左方向のドレイン電流は発生しないが、右方向のドレイン電流は発生する。図４は、全てのセルトランジスタＭＣのトラップゲートの右端に電子がトラップされている状態にあり、データ「１，０」の状態である。この場合は、読み出し動作において、トラップされた電子の影響で右方向のドレイン電流は発生しないが、左方向のドレイン電流は発生する。そして、図５が、全てのセルトランジスタＭＣのトラップゲートの両端に電子がトラップされている状態であり、データ「０，０」の状態である。この場合は、読み出し動作において、左右いずれの方向のドレイン電流も発生しない。これらの状態は、セルトランジスタの両側のビット線に発生するドレイン電流の大きさを検出することで検出可能である。
仮想接地型の不揮発性メモリでは、読み出し動作において、選択セルトランジスタに接続されたビット線を介してセルトランジスタのドレイン電流を検出する。また、プログラムベリファイ動作や消去ベリファイ動作は、実質的に読み出し動作と同じであるので、同様にビット線を介してセルトランジスタのドレイン電流を検出する。これらの場合、隣接セルトランジスタとビット線を共有しているので、隣接セルトランジスタにドレイン電流が発生しないようにする必要がある。そのために、選択セルトランジスタの両側のビット線の電位と、隣接セルトランジスタの他方のビット線の電位とを適切に制御する必要がある。
図６は、仮想接地型の不揮発性メモリのビット線の電位を制御する回路を示す図である。図６には、２つのメモリセルアレイＭＣＡ０，ＭＣＡ１が示されている。それに伴って、各メモリセルアレイ内のローカルビット線ＢＬ０〜ＢＬ３に加えて、複数のメモリセルアレイＭＣＡ０，ＭＣＡ１によって共有されるグローバルビット線ＧＢＬ０〜ＧＢＬ３が設けられる。ローカルビット線ＢＬ０〜ＢＬ３は、ローカルコラム選択トランジスタＱ００〜Ｑ０３、Ｑ１０〜Ｑ１３を介して、グローバルビット線ＧＢＬ０〜ＧＢＬ３にそれぞれ接続される。また、グローバルビット線ＧＢＬ０〜ＧＢＬ３は、グローバルコラム選択トランジスタＣＳ０〜ＣＳ３を介してビット線電位制御回路群１０に接続される。
図６のビット線電位制御回路群１０は、ドレイン電流検出回路１２と、プリチャージ電圧生成回路１４と、グランドＧＮＤとを有し、更に、グローバルコラム選択トランジスタで選択されたグローバルビット線を、ドレイン電流検出回路１２、プリチャージ電圧発生回路１４、またはグランドＧＮＤのいずれかに接続するトランジスタ群Ｑａ，Ｑｂ，Ｑｃとを有する。従って、ドレイン電流検出回路１２とトランジスタＱａとの接続点が、複数のグローバルビット線に共通のデータバスに対応する。
仮に、メモリセルアレイＭＣＡ０内のセルトランジスタＭＣ０のトラップゲートの左側の状態を読み出す場合を例にして、読み出し動作を説明する。セルトランジスタＭＣ０のトラップゲートの左側の状態を読み出すためには、ワード線ＷＬ００を５Ｖに駆動し、他のワード線をグランドレベルにし、セルアレイ内のローカルビット線ＢＬ１をドレイン電流検出回路１２に接続し、ローカルビット線ＢＬ０をグランドＧＮＤに接続し、隣接セルトランジスタＭＣ１のローカルビット線ＢＬ２をプリチャージ電圧発生回路１４に接続する。そのために、ローカルビット線ＢＬ１は、ローカルコラム選択トランジスタＱ０１と、グローバルビット線ＧＢＬ１と、グローバルコラム選択トランジスタＣＳ１と、トランジスタＱａ１とを介してドレイン電流検出回路１２に接続される。また、ローカルビット線ＢＬ０は、ローカルコラム選択トランジスタＱ００と、グローバルビット線ＧＢＬ０と、グローバルコラム選択トランジスタＣＳ０と、トランジスタＱｃ０とを介してグランドＧＮＤに接続される。更に、ローカルビット線ＢＬ２は、同様にしてプリチャージ回路１４に接続される。
ドレイン電流検出回路１２に接続されたビット線ＢＬ１は、例えば１．５Ｖ程度のドレイン電圧Ｖｄになり、プリチャージ電圧発生回路１４に接続されたビット線ＢＬ２も、同様のプリチャージ電圧Ｖｐになる。従って、隣接セルトランジスタＭＣ１のソース・ドレイン間には電位差がほとんどなくなり、ドレイン電流はほとんど発生しない。従って、ビット線ＢＬ１には、選択セルトランジスタＭＣ０のドレイン電流が主に流れ、そのドレイン電流がドレイン電流検出回路１２により検出される。
図７は、仮想接地型の不揮発性メモリの読み出し回路を示す図である。消去やプログラム時のベリファイ回路も同様の構成になる。図７中、左側にコア側のセルアレイＭＣＡが示され、右側にレファレンス側のセルアレイＲＭＣＡが示されている。そして、コア側のセルアレイＭＣＡ内のビット線ＢＬ１は、３つのトランジスタＱ０１、ＣＳ１，Ｑａ１を介してドレイン電流検出回路１２に接続され、同様に、レファレンス側のセルアレイＲＭＣＡ内のレファレンスビット線ＲＢＬ１も、３つのトランジスタＲＱ１，ＲＱ２，ＲＱａを介してレファレンス側ドレイン電流検出回路１２Ｒに接続されている。
ドレイン電流検出回路１２は、ビット線ＢＬ１を経由して流れるドレイン電流Ｉｄを電圧Ｖｃｏｒｅに変換する回路であり、電源電圧Ｖｄｄに接続された負荷トランジスタＮ１と、インバータ１６によりソース電位がゲートにフィードバックされるトランジスタＮ２とを有し、供給されるドレイン電流Ｉｄに応じて電圧Ｖｃｏｒｅが生成される。つまり、ドレイン電流Ｉｄが大きければ電圧Ｖｃｏｒｅが低くなる。同様に、レファレンス側ドレイン電流検出回路１２Ｒも、レファレンスビット線ＲＢＬ１を経由して流れるレファレンスドレイン電流Ｉｒｄを電圧Ｖｒｅｆに変換する回路であり、負荷トランジスタＮ１１と、トランジスタＮ１２とを有する。
レファレンスセルトランジスタＲＭＣ０は、例えば、コア側のセルトランジスタＭＣ０が取りうる閾値電圧状態の中間の閾値電圧状態にプログラムされていて、コア側の取りうるドレイン電流の中間の電流値を有するレファレンス側ドレイン電流Ｉｒｄを生成する。従って、コア側の取りうる電圧Ｖｃｏｒｅの中間電位が、レファレンス電圧Ｖｒｅｆとして生成される。そして、このコア側の電圧Ｖｃｏｒｅとレファレンス電圧Ｖｒｅｆとの大小関係が、センスアンプＳＡにより検出され、出力ＯＵＴが生成される。この出力ＯＵＴはデータ出力信号として外部に出力される。
図８は、パターンセンシティビティを説明する図である。図８には、３つの状態（Ａ）（Ｂ）（Ｃ）が示され、いずれもセルトランジスタＭＣ０のトラップゲートの左側に電子がトラップされているか否かを読み出す状態である。従って、いずれも、ビット線ＢＬ１がドレイン電流検出回路１２に接続されてドレイン電圧Ｖｄにされ、ビット線ＢＬ０がグランド（Ｖｓ＝ＧＮＤ）に接続され、ビット線ＢＬ２がプリチャージ電圧発生回路１４に接続されてプリチャージ電圧Ｖｐにされている。
状態（Ａ）は、隣接セルトランジスタＭＣ１の閾値電圧Ｖｔｈが高い場合である。この場合、ワード線ＷＬを所定の電圧に駆動しても、隣接セルトランジスタＭＣ１は導通せず、ドレイン電流Ｉｐｄは流れない。従って、ビット線ＢＬ１に流れるドレイン電流Ｉｄは、選択セルトランジスタＭＣ０に流れるドレイン電流Ｉｄｓと同じになる（Ｉｄ＝Ｉｄｓ）。
状態（Ｂ）は、隣接セルトランジスタＭＣ１の閾値電圧Ｖｔｈが低い場合であって、更にその隣接セルトランジスタＭＣ２の閾値電圧Ｖｔｈが高い場合である。この場合は、ワード線ＷＬを駆動すると、隣接セルトランジスタＭＣ１は導通するが、更に隣接するセルトランジスタＭＣ２は導通しない。この時、選択セルトランジスタＭＣ０にドレイン電流Ｉｄｓが発生すると、ビット線ＢＬ１の電圧Ｖｄがプリチャージ電圧Ｖｐより低くなり、ビット線ＢＬ１とビット線ＢＬ２との間の隣接セルトランジスタＭＣ１にはわずかながらもドレイン電流Ｉｐｄが発生する。この隣接セルトランジスタＭＣ１のドレイン電流Ｉｐｄは選択セルトランジスタＭＣ０のドレイン電流Ｉｄｓに比較すると小さいが、このドレイン電流Ｉｐｄの発生により、ビット線ＢＬ１に流れるドレイン電流Ｉｄは、Ｉｄ＝Ｉｄｓ−Ｉｐｄと小さくなる。
つまり、選択セルトランジスタＭＣ０の閾値電圧が低い状態の消去状態（データ「１」）において、選択トランジスタＭＣ０のドレイン電流Ｉｄｓに変化はなくとも、隣接セルトランジスタＭＣ１のドレイン電流Ｉｐｄの発生により、ドレイン電流検出回路１２に流れるドレイン電流Ｉｄが実質的に小さくなるので、その状態の検出マージンが小さくなる。一方、選択セルトランジスタのＭＣ０の閾値電圧が高い状態のプログラム状態（データ「０」）においては、選択トランジスタＭＣ０に僅かなドレイン電流Ｉｄｓしか発生しないが、隣接セルトランジスタＭＣ１のドレイン電流Ｉｐｄによってドレイン電流検出回路１２に流れるドレイン電流Ｉｄが更に小さくなるので、その状態の検出マージンは大きくなる。
状態（Ｃ）は、隣接セルトランジスタＭＣ１の閾値電圧Ｖｔｈが低い場合であって、更にその隣接セルトランジスタＭＣ２の閾値電圧Ｖｔｈも低い場合である。この場合は、ワード線ＷＬを駆動すると、隣接セルトランジスタＭＣ１が導通し、更に隣接するセルトランジスタＭＣ２も導通する。この隣接セルトランジスタＭＣ２のドレイン電流ＩｐＯの発生により、ビット線ＢＬ１のドレイン電圧Ｖｄとビット線ＢＬ２のプリチャージ電圧Ｖｐとの電圧差はＶｄ＜Ｖｐであって状態（Ｂ）より小さくなるか、又はＶｄ＞Ｖｐとなる。そのため、ビット線ＢＬ１とビット線ＢＬ２との間の隣接セルトランジスタＭＣ１のドレイン電流Ｉｐｄは、状態（Ｂ）より小さくなるか、又はビット線ＢＬ１からＢＬ２の方向になる。或いは、選択セルトランジスタＭＣ０にドレイン電流Ｉｄｓが発生しない場合は、隣接セルトランジスタＭＣ１のドレイン電流Ｉｐｄはビット線ＢＬ１からＢＬ２の方向になる。この小さなドレイン電流Ｉｐｄまたは逆方向のドレイン電流Ｉｐｄの発生により、ドレイン電流検出回路１２からビット線ＢＬ１に流れるドレイン電流Ｉｄは、Ｉｄ＝Ｉｄｓ−Ｉｐｄであって状態（Ｂ）よりも大きくなるか、または、Ｉｄ＝Ｉｄｓ＋Ｉｐｄのように選択セルトランジスタＭＣ０のドレイン電流Ｉｄｓよりも大きくなる。
つまり、選択セルトランジスタＭＣ０の閾値電圧が低い状態の消去状態（データ「１」）において、選択トランジスタＭＣ０のドレイン電流Ｉｄｓに変化はなくとも、隣接セルトランジスタＭＣ１のドレイン電流Ｉｐｄが小さくまたは図中の矢印と逆方向に流れることにより、ドレイン電流検出回路１２に流れるドレイン電流Ｉｄが実質的に大きくなるので、その状態の検出マージンが大きくなる。一方、選択セルトランジスタＭＣ０の閾値電圧が高いプログラム状態（データ「０」）において、選択トランジスタＭＣ０の僅かなドレイン電流Ｉｄｓよりもドレイン電流検出回路１２に流れるドレイン電流Ｉｄのほうが大きくなるので、その状態の検出マージンは小さくなる。
つまり、状態（Ｂ）の場合は、選択セルトランジスタのデータ「１」（Ｖｔｈ小、ドレイン電流Ｉｄｓ大）の状態が読みにくくなり、状態（Ｃ）の場合は、選択セルトランジスタのデータ「０」（Ｖｔｈ大、ドレイン電流Ｉｄｓ小）の状態が読みにくくなる。このように、隣接セルトランジスタＭＣ１，ＭＣ２のデータパターンに依存して、選択セルトランジスタのデータの読み出しマージンが変動する。このようなデータパターン依存性がある場合は、動作試験では、検出マージンが小さい場合に正常に動作するか否かをチェックする必要がある。
図８の状態（Ｃ）は、選択セルトランジスタと同じコラムのセルトランジスタが過消去状態（閾値電圧Ｖｔｈ＜０）の場合と類似する。つまり、選択セルトランジスタと同じコラム内の非選択セルトランジスタが過消去状態になると、ワード線が駆動されていなくてもドレイン電流が発生するので、ドレイン電流検出回路１２に流れるドレイン電流Ｉｄが選択セルトランジスタＭＣ０のドレイン電流Ｉｄｓよりも大きくなる。これは状態（Ｃ）と同じ状態である。
上記のような検出マージンが小さい状態を再現しながら動作試験を行うことが望ましいが、そのような状態を再現するためには、動作試験対象の選択セルトランジスタと隣接するセルトランジスタに、検出マージンを小さくするデータパターンを書き込むことが必要になる。そのような書き込み工程は、動作試験のスループットの大幅な低下になる。そこで、本実施の形態では、上記の検出マージンが小さい状態を仮想的に再現することができるように、ドレイン電流検出回路が検出するドレイン電流を仮想的に増減する仮想電流回路を設ける。
図９は、本実施の形態におけるメモリ回路例（１）を示す図である。これは、図８の状態（Ｂ）を再現する回路であり、レファレンス側のドレイン電流検出回路１２Ｒに下向きの電流回路ＩＯが設けられている。この電流回路ＩＯは、レファレンス側ドレイン電流検出回路１２Ｒに流れるレファレンス電流Ｉｒを増加させ（Ｉｒ＝Ｉｄ＋ＩＯ）、その結果、コア側のドレイン電流検出回路１２に流れる検出ドレイン電流Ｉｃが実質的に減少した状態（Ｂ）を再現する。図９の状態は、選択セルトランジスタＭＣ０の読み出し試験を行うに際して、隣接セルトランジスタＭＣ１の閾値電圧が高くてそのドレイン電流Ｉｐｄがゼロ（Ｉｐｄ＝０）の状態にある。このような状態でも、レファレンス側に電流回路ＩＯを追加することで、コア側のドレイン電流検出回路１２に流れる検出ドレイン電流Ｉｃが実質的に減少した状態（Ｂ）を再現できる。
図１０は、状態（Ｂ）を説明する図である。図１０は、横軸にワード線電圧ＶＷＬを、縦軸にドレイン電流検出回路に流れる検出ドレイン電流Ｉｃ、Ｉｒを示す。選択セルトランジスタの閾値電圧が低いデータ「１」の状態では、選択ワード線電圧ＶＷＬＳに対して、検出ドレイン電流Ｉｃ１は大きい。一方、選択セルトランジスタの閾値電圧が高いデータ「０」の状態では、選択ワード線電圧ＶＷＬＳに対して、検出ドレイン電流Ｉｃ０は小さい。その場合のレファレンス側の検出ドレイン電流Ｉｒは、上記２つの状態の検出ドレイン電流Ｉｃ１、Ｉｃ０の中間に設定されている。
図９において、レファレンス側ドレイン電流検出回路１２Ｒに電流回路ＩＯを追加したことで、レファレンス側の検出ドレイン電流Ｉｒが破線矢印のように左側にシフトして、Ｉｒ＝Ｉｄ＋ＩＯと増加する。これは、データ「１」の検出ドレイン電流Ｉｃ１との電流差が小さくなることを意味し、データ「１」の検出ドレイン電流Ｉｃ１を小さくした場合と実質的に同じである。このように、図９の電流回路ＩＯを追加することで、仮想的にデータ「１」の検出マージンを小さくすることができる。
図１１は、本実施の形態におけるメモリ回路例（２）を示す図である。これも図８の状態（Ｂ）を再現する回路であり、コア側のドレイン電流検出回路１２に上向きの電流回路ＩＯが設けられている。この場合、隣接セルトランジスタＭＣ１の閾値電圧が高くてそこにドレイン電流Ｉｐｄが発生しなくても、電流回路ＩＯを加えたことで、コア側のドレイン電流検出回路１２に流れる検出ドレイン電流Ｉｃは、ビット線ＢＬ１のドレイン電流Ｉｄより電流ＩＯだけ少なくなる。つまり、図１０の状態（Ｂ）に実線の矢印で示したように、図１１の電流回路により、コア側の検出ドレイン電流Ｉｃ１、Ｉｃ０を小さくした状態が再現される。つまり、データ「１」の検出マージンを小さくすることができる。
図１２は、本実施の形態におけるメモリ回路例（３）を示す図である。これは、図８の状態（Ｃ）を再現する回路であり、コア側のドレイン電流検出回路１２に下向きの電流回路ＩＯが設けられている。この電流回路ＩＯは、コア側ドレイン電流検出回路１２に流れる検出ドレイン電流Ｉｃを増加させ（Ｉｃ＝Ｉｄ＋ＩＯ）、その結果、状態（Ｃ）を再現する。図１２の状態も、選択セルトランジスタＭＣ０の読み出し試験を行うに際して、隣接セルトランジスタＭＣ１の閾値電圧が高くてそこのドレイン電流Ｉｐｄがゼロ（Ｉｐｄ＝０）である。そのような状態でも、コア側のドレイン電流回路１２に電流回路ＩＯを追加することで、そこに流れる検出ドレイン電流Ｉｃが増加した状態（Ｃ）を再現できる。
図１３は、状態（Ｃ）を説明する図である。図１３も図１０と同様に、横軸にワード線電圧ＶＷＬを、縦軸にドレイン電流検出回路に流れる検出ドレイン電流Ｉｃ、Ｉｒを示す。そして、図１２のようにコア側のドレイン検出回路１２に電流回路ＩＯを追加することは、検出ドレイン電流Ｉｃ１、Ｉｃ０を増加させることを意味し、図１３中の実線の矢印で示すような状態を再現することになる。つまり、図１２の電流回路ＩＯにより、データ「０」の検出マージンが小さくなる状態が再現される。
図１４は、本実施の形態におけるメモリ回路例（４）を示す図である。これも図８の状態（Ｃ）を再現する回路であり、レファレンス側のドレイン電流検出回路１２Ｒに上向きの電流回路ＩＯが設けられている。この電流回路ＩＯは、レファレンス側ドレイン電流検出回路１２Ｒに流れるレファレンス電流Ｉｒを減少させ（Ｉｒ＝Ｉｄ−ＩＯ）、その結果、コア側のドレイン電流検出回路１２に流れる検出ドレイン電流Ｉｃが実質的に増加した状態（Ｃ）を再現する。図１４の状態は、選択セルトランジスタＭＣ０の読み出し試験を行うに際して、隣接セルトランジスタＭＣ１の閾値電圧が高くてそこのドレイン電流Ｉｐｄがゼロ（Ｉｐｄ＝０）である。そのような状態でも、レファレンス側に電流回路ＩＯを追加することで、コア側のドレイン電流検出回路１２に流れる電流Ｉｃが実質的に増加した状態（Ｃ）を再現できる。つまり、データ「０」の検出マージンが小さくなる状態が再現される。
再度、図１３を参照すると、図中の破線の矢印で示すとおり、レファレンス電流Ｉｒを減少させることで、データ「０」の検出マージンを小さくしている。
以上の通り、動作試験工程において、隣接セルトランジスタＭＣ１の閾値電圧が高い状態でも、図９，１１の電流回路を追加することで、状態（Ｂ）のデータ「１」の検出マージンが小さい状態を再現することができ、図１２，１４の電流回路を追加することで、状態（Ｃ）のデータ「０」の検出マージンが小さい状態を再現することができる。
図１５は、本実施の形態におけるテスト回路を示す図である。この例は、テスト回路２１が生成するテスト制御信号ＩＮｃ、ＩＮｒに応答して、電流回路ＩＯｃ、ＩＯｒがコア側またはレファレンス側のドレイン電流検出回路１２、１２Ｒの出力端子に接続される。このドレイン電流検出回路１２，１２Ｒの出力端子は、図６の回路から明らかなとおり、コア側のデータバスＤＡＴＡＢｎ、レファレンス側のデータバスＤＡＴＡＢＲＥＦに対応する。
図１５において、外部からテストコマンドＣＭＤがコマンドデコーダ２０に供給され、テストモードの再現状態が指示される。コマンドデコーダ２０の出力がデコードした再現状態を指示し、テスト回路２１がその再現状態でのテストを制御する。状態（Ｂ）を再現したい場合は、テスト回路２１がテスト制御信号ＩＮｒをＨレベルにしてトランジスタＱ２２を導通状態に制御し、電流回路ＩＯｒを追加して、レファレンス側の検出ドレイン電流Ｉｒを増加させる。逆に、状態（Ｃ）を再現したい場合は、テスト回路２１がテスト制御信号ＩＮｃをＨレベルにしてトランジスタＱ２０を導通状態に制御し、電流回路ＩＯｃを追加して、コア側の検出ドレイン電流Ｉｃを増加させる。
図１５において、電流回路ＩＯｃ、ＩＯｒの電流の向きが上向きであれば、状態（Ｂ）の再現時はテスト制御信号ＩＮｃがＨレベルになり、コア側の検出ドレイン電流Ｉｃが減少され、状態（Ｃ）の再現時はテスト制御信号ＩＮｒがＨレベルになり、レファレンス側の検出ドレイン電流Ｉｒが減少される。
図１６は、本実施の形態におけるテスト工程のフローチャート図である。トラップゲートを有する不揮発性メモリの場合は、１個のメモリセルに２ビットの情報を記憶することができる。電子をトラップしたプログラム状態（データ「０」）は、閾値電圧が高くなり、電子をトラップしていない消去状態（データ「１」）は、閾値電圧が低い。そして、２ビット情報が「０，０」の場合が最もドレイン電流が少なく、「１，１」の場合が最もドレイン電流が大きくなり、「１，０」「０，１」の場合はそのドレイン電流が「０，０」「１，１」の場合の中間値となり、読み出し動作の検出マージンが小さくなる。従って、このようなデータ「１，０」「０，１」の場合は、特に前述のデータパターンに依存した動作テストが要請される。
本実施の形態のテスト工程では、最初に全セルが消去状態（データ「１，１」）のあり、その状態で読み出し動作テストが行われる（Ｓ１０）。次に、全セルをデータ「１，０」になるようにプログラムを行い（Ｓ１２）、コア側の検出ドレイン電流に電流ＩＯを加えて例えば状態（Ｃ）を再現しながら読み出し動作テストを行い（Ｓ１４）、更に、レファレンス側の検出ドレイン電流に電流ＩＯを加えて例えば状態（Ｂ）を再現しながら読み出し動作テストを行う（Ｓ１６）。
次に、全セルをデータ「０，１」になるようにプログラムを行い（Ｓ１８）、コア側の検出ドレイン電流に電流ＩＯを加えて例えば状態（Ｃ）を再現しながら読み出し動作テストを行い（Ｓ２０）、更に、レファレンス側の検出ドレイン電流に電流ＩＯを加えて例えば状態（Ｂ）を再現しながら読み出し動作テストを行う（Ｓ２２）。最後に、全セルをデータ「０，０」になるようにプログラムを行い（Ｓ２４）、読み出し動作テストを行う（Ｓ２８）。
以上の動作テスト工程によれば、全セルに同じデータをプログラムしながら、隣接セルトランジスタのデータパターンに依存して検出マージンが小さくなる状態でも正常に読み出し動作を行うことができるか否かをチェックすることができる。データパターンに依存して検出マージンが小さくなる前述の状態（Ｂ）と状態（Ｃ）は、テスト回路により電流回路を接続するか否かの制御により再現することができ、隣接セルトランジスタに所定のデータを書き込む必要はないので、動作テスト工程のスループットを向上させることができる。
更に、状態（Ｃ）は、選択セルトランジスタと同じコラム内に過消去のセルトランジスタが存在する場合の状態と同じである。過消去のセルトランジスタが存在すると、非選択状態であってもリーク電流が発生して、ビット線に流れるドレイン電流を増大させるからである。従って、動作テスト工程において、コア側に電流ＩＯを追加した状態で読み出し動作テストを行うことで、非選択セルトランジスタを過消去状態にすることなく、実質的にまたは仮想的に過消去セルが存在する状態での動作テストを行うことができる。
また、上記実施の形態では、トラップゲートを有する不揮発性メモリを例にして説明したが、導電性のフローティングゲートを有する不揮発性メモリにおいても、同様の電流回路を設けて、検出ドレイン電流を増減することで、検査マージンが小さい状態を再現して動作試験を行うことができる。
上記の読み出し動作試験は、読み出し動作と同様の動作であるプログラムベリファイ動作や消去ベリファイ動作においても、同様に適用することができる。
【産業上の利用の可能性】
以上、本発明によれば、隣接セルトランジスタに所定のデータを書き込むことなく、検出マージンが小さくなる状態を再現することができるので、動作試験工程のスループットを向上させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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