(57)【要約】入力負荷が軽く、自己リセットが可能なパルス生成回路を提供する。本発明のパルス生成回路は、ドレイン電極を第１の電源ラインに接続したＰ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのソース電極にドレイン電極を接続した第１のＮ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続し、第２の電源ラインにソース電極を接続した第２のＮ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、前記Ｐ型ＭＯＳトランジスタのゲート電極及び第１のＮ型ＭＯＳトランジスタのゲート電極に出力端子を接続した遅延回路と、前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第２のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーとを備えた。
2005018091.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン電極を第１の電源ラインに接続したＰ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのソース電極にドレイン電極を接続した第１のＮ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続し、第２の電源ラインにソース電極を接続した第２のＮ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、前記Ｐ型ＭＯＳトランジスタのゲート電極及び第１のＮ型ＭＯＳトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第２のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーとを備え、
前記入力ラインに入力パルス信号が入力された場合に、前記遅延回路の遅延期間に応じたパルス幅の出力パルスを生成するパルス生成回路。
【請求項２】
ドレイン電極を第１の電源ラインに接続したＰ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続した第１のＮ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタのソース電極にドレイン電極を接続し、第２の電源ラインにソース電極を接続した第２のＮ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、前記Ｐ型ＭＯＳトランジスタのゲート電極及び第２のＮ型ＭＯＳトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーと、を備え、
前記入力ラインに入力パルス信号が入力された場合に、前記遅延回路の遅延に応じたパルス幅の出力パルスを生成するパルス生成回路。
【請求項３】
前記出力パルスのパルス幅が、入力パルス信号のパルス幅よりも短い場合に前記キーパーをハイキーパーとした請求項１又は２に記載のパルス生成回路。
【請求項４】
前記遅延回路が、前記インバータを介して前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続させており、該入力端子から入力されたパルスを反転して前記Ｐ型ＭＯＳトランジスタのゲート電極及び第２のＮ型ＭＯＳトランジスタのゲート電極に出力する請求項１又は２記載のパルス生成回路。
【請求項５】
前記遅延回路が、少なくとも１つのタップを備え、該タップを介して入力された制御信号に基づいて遅延時間を調整する請求項１に記載のパルス生成回路。
【請求項６】
前記遅延回路が、停止信号を受信した場合にＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジスタのゲート電極の電圧レベルをＨｉに維持して出力パルスの出力を停止させる請求項１に記載のパルス生成回路。
【請求項７】
前記遅延回路の出力端子と前記第１のＮ型ＭＯＳトランジスタのゲート電極との間にゲート回路を備え、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したＮＯＲ回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第２のＮ型ＭＯＳトランジスタのゲート電極に入力する請求項１に記載のパルス生成回路。
【請求項８】
前記遅延回路の出力端子と前記第２のＮ型ＭＯＳトランジスタのゲート電極との間にゲート回路を有し、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したＮＯＲ回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第１のＮ型ＭＯＳトランジスタのゲート電極に入力する請求項２に記載のパルス生成回路。
【発明の詳細な説明】
【技術分野】  本発明は、ＬＳＩ等の回路においてクロックのパルス生成等に適用されるパルス生成回路に関する。
【背景技術】  図１８〜図２１は、従来のパルス生成回路の例を示す図である。図１８に示すパルス生成回路は、２入力のＮＡＮＤ回路１１と、奇数段のインバータからなる遅延回路１２と、インバータ１３とから構成されている。このパルス生成回路に入力パルス信号（ポジティブパルス）が入力されると、ＮＡＮＤ回路１１の一方の入力に該パルスが入力されると共に、ＮＡＮＤ回路１１の他方の入力に遅延回路１２を介して所定のディレイを有したネガティブパルスが入力される。従って、入力ラインＣＬＫから入力されたパルス信号の立上がりから遅延回路１２の出力パルスの立ち下がりまでの間ＮＡＮＤ回路１１の出力がＬｏとなるので、これをインバータ１３で反転することでパルスｃｌｋを生成する。即ち、このパルス生成回路は、入力パルス信号を前記ディレイ分のパルス幅とする所謂チョッパーとして機能する。
また、図１９に示すパルス生成回路は、２入力のＮＯＲ回路１４と、偶数段のインバータからなる遅延回路１６と、インバータ１３とから構成されている。このパルス生成回路に入力パルス信号ＣＬＫが入力されると、ＮＯＲ回路１４の一方の入力に該パルスが入力されると共に、ＮＯＲ回路１４の他方の入力に遅延回路１２を介して所定のディレイを有したパルスが入力される。従って、入力パルス信号の立上がりから遅延回路１２の出力パルスの立ち下がりまでの間ＮＯＲ回路１４の出力がＬｏとなるので、これをインバータ１３で反転することでパルスを生成する。即ち、このパルス生成回路は、入力パルス信号のパルス幅を前記ディレイ分長くする所謂エクステンダとして機能する。
これらのスタティック型のパルス生成回路に限らず、図２０に示すように、入力パルス信号ＣＬＫの立上がりから遅延回路２１の出力パルスの立上がりまでをキーパー１５で維持してパルスを生成するダイナミック型のパルス生成回路も提案されている。
また、図２１に示すパルス生成回路は、フィードバック経路を備え、出力信号をフィードバックしてパルスのリセットまたは終了に利用している（特許文献１参照）。
【特許文献１】  特開２０００−１８８５２８号公報
【特許文献２】  特開平１１−１３６０９８号公報
図１８，図１９，図２１のパルス生成回路の場合、モジュールに対するＣＬＫ負荷が重く、また、トランジスタ数も多くなるためタイミング制御部のサイズが大きくなり高速化の妨げとなる。
また、図１９のパルス生成回路で、パルス幅を入力パルス信号幅以上に広げる場合、２倍近く広げた際に、パルスが途中で潰れる危険性を伴なう。
さらに、図２０のダイナミック型パルス生成回路を用いた場合、電源投入時に出力が不定となる可能性がある。そして、該パルス生成回路をＳＯＩ（特にＰＤ型）ＣＭＯＳを用いて構成した場合は、同一回路において動作サイクルが変動した場合、ヒストリー効果により内部タイミングがずれ、不具合が発生する可能性があった。
また、図１８，図１９，図２１のパルス生成回路では、入力パルス信号よりパルス幅が広いパルスを生成するのは不可能であった。
更に、図２０のパルス生成回路では、初期状態のとき、入力ラインＣＬＫがＬｏで、遅延回路１２の出力がＨｉであり、Ｐ型ＭＯＳトランジスタＴｒ１がオフ第２のＮ型ＭＯＳトランジスタＴｒ３がオフであるので、ノードｎ１の電圧レベルが定まらない状態となるので、電源投入時の挙動が不安定になるという問題点があった。
【発明の開示】
そこで、本発明は、入力負荷が軽く、自己リセットが可能なパルス生成回路の提供を目的とする。
本発明は前記目的を達成するために、以下の手段を採用した。
本発明のパルス生成回路は、ドレイン電極を第１の電源ラインに接続したＰ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのソース電極にドレイン電極を接続した第１のＮ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続し、第２の電源ラインにソース電極を接続した第２のＮ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、前記Ｐ型ＭＯＳトランジスタのゲート電極及び第１のＮ型ＭＯＳトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第２のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーとを備え、
前記入力ラインに入力パルス信号が入力された場合に、前記遅延回路の遅延期間に応じたパルス幅の出力パルスを生成する。
また、本発明のパルス生成回路は、ドレイン電極を第１の電源ラインに接続したＰ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続した第１のＮ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタのソース電極にドレイン電極を接続し、第２の電源ラインにソース電極を接続した第２のＮ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、前記Ｐ型ＭＯＳトランジスタのゲート電極及び第２のＮ型ＭＯＳトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーと、を備え、
前記入力ラインに入力パルス信号が入力された場合に、前記遅延回路の遅延に応じたパルス幅の出力パルスを生成する。
前記パルス生成回路において、前記出力パルスのパルス幅が、入力パルス信号のパルス幅よりも短い場合に、前記キーパーをハイキーパーとしても良い。
また、前記パルス生成回路において、前記遅延回路が、前記インバータを介して前記Ｐ型ＭＯＳトランジスタのソース電極及び前記第１のＮ型ＭＯＳトランジスタのドレイン電極に入力端子を接続させており、該入力端子から入力されたパルスを反転して前記Ｐ型ＭＯＳトランジスタのゲート電極及び第２のＮ型ＭＯＳトランジスタのゲート電極に出力しても良い。
また、前記パルス生成回路において、前記遅延回路が、少なくとも１つのタップを備え、該タップを介して入力された制御信号に基づいて遅延時間を調整しても良い。
前記パルス生成回路において、前記遅延回路が、停止信号を受信した場合にＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジスタのゲート電極の電圧レベルをＨｉに維持して出力パルスの出力を停止させても良い。
前記パルス生成回路において、前記遅延回路の出力端子と前記第１のＮ型ＭＯＳトランジスタのゲート電極との間にゲート回路を備え、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したＮＯＲ回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第２のＮ型ＭＯＳトランジスタのゲート電極に入力しても良い。
前記パルス生成回路において、前記遅延回路の出力端子と前記第２のＮ型ＭＯＳトランジスタのゲート電極との間にゲート回路を有し、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したＮＯＲ回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第１のＮ型ＭＯＳトランジスタのゲート電極に入力しても良い。
【図面の簡単な説明】  図１は、本発明の一実施形態であるＬＳＩ内の機能ブロックを示す図。
図２は、本発明の実施形態１であるパルス生成回路の説明図。
図３は、パルス生成回路の動作を説明する図。
図４は、パルス生成回路の動作を説明する図。
図５は、本発明と従来のパルス生成回路の性能を比較した図。
図６は、本発明の実施形態２であるパルス生成回路の説明図。
図７は、本発明の実施形態３であるパルス生成回路の説明図。
図８は、本発明の実施形態４であるパルス生成回路の説明図。
図９は、本発明の実施形態５であるパルス生成回路の説明図。
図１０は、本発明の実施形態６であるパルス生成回路の説明図。
図１１は、本発明の実施形態７であるパルス生成回路の説明図。
図１２は、本発明の実施形態８であるパルス生成回路の説明図。
図１３は、本発明の実施形態９であるパルス生成回路の説明図。
図１４は、遅延期間が短すぎる場合の動作説明図。
図１５は、本発明の実施形態１０であるパルス生成回路の説明図。
図１６は、実施形態１０のパルス生成回路の動作説明図。
図１７は、他の実施形態であるパルス生成回路の説明図。
図１８は、従来のパルス生成回路の説明図。
図１９は、従来のパルス生成回路の説明図。
図２０は、従来のパルス生成回路の説明図。
図２１は、従来のパルス生成回路の説明図。
【発明を実施するための最良の形態】  以下、本発明の実施形態であるパルス回路を図１から図１７の図面に基づいて説明する。
図１は本発明の一実施形態であるＬＳＩ内の機能ブロックを示す図である。同図に示すように、該ＬＳＩには、本発明のパルス生成回路１や、コントロールブロック２、ファンクションブロック３が備えられている。
このパルス生成回路１は、入力パルス信号ＣＬＫに基づいて所定のパルス幅の出力パルスｃｌｋを生成する。コントロールブロック２は、出力パルスｃｌｋに応じてフィードバックシグナルをパルス生成回路１の遅延回路に入力してパルス幅の制御を行う。ファンクションブロック３は、このパルス生成回路１で生成したパルスｃｌｋを用いて動作する回路ブロックである。
〈実施形態１〉
図２は、本発明の実施形態１であるパルス生成回路を示している。
本実施形態のパルス生成回路１は、Ｐ型ＭＯＳトランジスタＴｒ１や、第１，第２のＮ型ＭＯＳトランジスタＴｒ２，Ｔｒ３、遅延回路１６、インバータ１３、キーパー１５から構成されている。
Ｐ型ＭＯＳトランジスタＴｒ１は、ドレイン電極を第１の電源ラインに接続している。第１のＮ型ＭＯＳトランジスタＴｒ２は、前記Ｐ型ＭＯＳトランジスタＴｒ１のソース電極にドレイン電極を接続している。
第２のＮ型ＭＯＳトランジスタＴｒ３は、前記第１のＮ型ＭＯＳトランジスタＴｒ２のソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインＣＬＫにゲート電極を接続し、第２の電源ラインにソース電極を接続している。本例において、第１の電源ラインＶは、＋側の所定電圧が供給される電源ラインであり、第２の電源ラインＥは、グランドラインである。
遅延回路１６は、偶数個のインバータが直列に接続されて構成され、前記Ｐ型ＭＯＳトランジスタＴｒ１のソース電極及び前記第１のＮ型ＭＯＳトランジスタＴｒ２のドレイン電極に入力端子を接続し、前記Ｐ型ＭＯＳトランジスタＴｒ１のゲート電極及び第１のＮ型ＭＯＳトランジスタＴｒ２のゲート電極に出力端子を接続している。
インバータ１３は、前記Ｐ型ＭＯＳトランジスタＴｒ１のソース電極及び前記第２のＮ型ＭＯＳトランジスタＴｒ３のドレイン電極に入力端子を接続し、入力されたパルスを反転して出力ラインｃｌｋに出力する。
キーパー１５は、前記インバータ１３の入力端子が接続されるライン（ノードｎ１）の電圧状態を維持するものであり、本実施形態では、出力ラインｃｌｋの電圧レベルを反転してノードｎ１の電圧レベルを維持するインバータと同じ構成となっている。本実施形態では、Ｐ型ＭＯＳトランジスタＴｒ１のドレイン−ソース間が導通した場合、第１の電源ラインＶｄからの電圧が印加されてノードｎ１がＨｉレベルとなり、また、Ｐ型ＭＯＳトランジスタＴｒ１が開き（オフ）、第１，第２のＮ型ＭＯＳトランジスタＴｒ２，Ｔｒ３が閉じると（オンすると）、ノードｎ１の電圧がアースされてＬｏレベルとなる。これに伴ってインバータ１３の出力である出力ラインｃｌｋがＨｉとなればキーパー１５は、ノードｎ１をＬｏに維持し、出力ラインｃｌｋがＬｏとなればキーパー１５は、ノードｎ１をＨｉに維持する。
図３は、本実施形態のパルス生成回路１の動作を説明する図である。
先ず、本実施形態のパルス生成回路１は、後述のように自己リセットして、Ｐ型ＭＯＳトランジスタＴｒ１がオフ、第１のＮ型ＭＯＳトランジスタＴｒ２がオン、第２のＮ型ＭＯＳトランジスタＴｒ３がオフで、ノードｎ１がＨｉレベルとなる。
この初期状態で、入力ラインＣＬＫから第２のＮ型ＭＯＳトランジスタＴｒ３のゲート電極にパルス幅Ｗ１のパルス信号が入力されると（＃１）、第２のＮ型ＭＯＳトランジスタＴｒ３がＯＮとなり、第１のＮ型ＭＯＳトランジスタＴｒ３もＯＮであるからノードｎ１がＬｏレベルとなる（＃２）。このとき遅延回路１６の出力側のノードｎ２はＨｉレベルのままなので、Ｐ型ＭＯＳトランジスタＴｒ１と第１のＮ型ＭＯＳトランジスタＴｒ２も初期状態のままであり、ノードｎ１がキーパー１５によってＬｏレベルに保たれる。従ってこの電圧レベルがインバータ１３で反転され、＃２からインバータによって遅れて出力ラインｃｌｋがＨｉレベルとなる（＃３）。
そして＃２の立下りが遅延回路１６の遅延期間分遅れてノードｎ２に現れる（＃４）。このノードｎ２がＬｏレベルとなることでＰ型ＭＯＳトランジスタＴｒ１がオン、第１のＮ型ＭＯＳトランジスタＴｒ２がオフとなり、ノードｎ１が再びＨｉレベルとなるので（＃５）、出力ラインｃｌｋがＬｏレベルとなり、遅延回路１６の遅延期間分のパルス幅ｗ２のパルスが生成される。
このように本実施形態では、入力パルス信号が入力されたときのノードｎ１の立ち下がりから、この入力パルス信号が遅延回路から出力されてノードｎ１が立ち下がるまでの電圧レベルをキーパーで維持して、この遅延分のパルス生成するダイナミック型のパルス生成回路なので、入力パルス信号のパルス幅に依らず、遅延回路１６の遅延期間を任意に設定することで所定幅のパルスを生成できる。
従って、遅延回路１６の遅延期間を短く設定することによって図４に示すように入力パルス信号よりも短いパルス幅のパルスを生成できる。
また、本実施形態のパルス生成回路１では、入力ラインＣＬＫに接続される素子が第２のＮ型トランジスタＴｒ３だけであり、従来と比較して入力負荷が軽減されている。従って高速化や省電力化が可能となる。
また、ダイナミック型であると初期状態の挙動が不確定になることがあるが、本実施形態のパルス生成回路１は、電源投入時に出力側の電圧レベルを遅延回路１６でＰ型ＭＯＳトランジスタＴｒ１及び第１のＮ型ＭＯＳトランジスタＴｒ２のゲート電極にフィードバックすることで、ノードｎ１の電圧レベルを確定（自己リセット）できる。
即ち、本実施形態のパルス生成回路１は、入力ラインＣＬＫがＬｏ、電源がオフのとき、Ｐ型ＭＯＳトランジスタＴｒ１がオン、第１のＮ型ＭＯＳトランジスタＴｒ２がオフ、第２のＮ型ＭＯＳトランジスタＴｒ３がオフであり、電源がオンされると、電源ＶからＰ型ＭＯＳトランジスタＴｒ１を介して電圧が印加され、ノードｎ１がＨｉレベルとなる。そしてノードｎ１がＨｉになると遅延回路１６を介してＰ型ＭＯＳトランジスタＴｒ１と第１のＮ型ＭＯＳトランジスタＴｒ２のゲート電極での電圧レベルがＨｉとなるので、Ｐ型ＭＯＳトランジスタＴｒ１がオフ、第１のＮ型ＭＯＳトランジスタＴｒ２がオン、第２のＮ型ＭＯＳトランジスタＴｒ３がオフで、ノードｎ１がＨｉレベルに固定される。
図５は、本実施形態のパルス生成回路と、図１８，図２１に示した従来のパルス生成回路の性能を比較した図である。
図５（ａ）は、従来のパルス生成回路における入力パルス信号と出力パルス信号を示し、図５（ｂ）は、本実施形態のパルス生成回路における入力パルス信号と出力パルス信号を示し、図５（ｃ）は、（ａ），（ｂ）の波形を比較して示している。
図５（ｃ）に示すように、本実施形態のパルス生成回路１は、入力負荷が３４％減少したことにより、パルスの立ち上がりが早くなっており、且つ、出力パルスの応答性が２０％高速化されている。
〈実施形態２〉
前述の実施形態１は、第２のＮ型ＭＯＳトランジスタＴｒ３に入力パルス信号を入力し、遅延回路１６の出力をＰ型ＭＯＳトランジスタＴｒ１及び第１のＮ型ＭＯＳトランジスタＴｒ２に入力する構成（請求項１に相当）としたが、このＮ型ＭＯＳトランジスタの配置を入れ替えて、図６に示す構成（請求項２に相当）しても良い。
即ち、本実施形態のパルス生成回路１において、Ｐ型ＭＯＳトランジスタＴｒ１はドレイン電極を第１の電源ラインに接続し、第１のＮ型ＭＯＳトランジスタＴｒ４は、このＰ型ＭＯＳトランジスタＴｒ１のソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続している。また、第２のＮ型ＭＯＳトランジスタＴｒ５は、前記第１のＮ型ＭＯＳトランジスタＴｒ２のソース電極にドレイン電極を接続し、第２の電源ライン（グランドライン）にソース電極を接続している。
そして、遅延回路１６は、前記Ｐ型ＭＯＳトランジスタＴｒ１のソース電極及び前記第１のＮ型ＭＯＳトランジスタＴｒ４のドレイン電極に入力端子を接続し、前記Ｐ型ＭＯＳトランジスタのゲート電極及び第２のＮ型ＭＯＳトランジスタＴｒ５のゲート電極に出力端子を接続している。
インバータ１３は、前記Ｐ型ＭＯＳトランジスタＴｒ１のソース電極及び前記第１のＮ型ＭＯＳトランジスタＴｒ４のドレイン電極に入力端子を接続し、出力ラインｃｌｋに出力端子を接続している。また、キーパー１５は、このインバータ１３の入力端子が接続されるノードｎ１の電圧レベルを維持する。
このように本実施形態の構成であっても、入力ラインＣＬＫに入力パルス信号が入力された場合のノードｎ１，ｎ２に現れる波形は前述の図３，４と同じであり、前述の実施形態１と同様の効果が得られる。
なお、以下の実施形態において、第１，２のＮ型ＭＯＳトランジスタＴｒ２，Ｔｒ３の配置を本形態と同様に第１，２のＮ型ＭＯＳトランジスタＴｒ４，Ｔｒ５に変更しても良い。
〈実施形態３〉
前述の実施形態１では、遅延回路の入力端子をＰ型ＭＯＳトランジスタＴｒ１のソース電極及び第１のＮ型ＭＯＳトランジスタＴｒ２のドレイン電極、即ちノードｎ１に接続していたが、本発明はこれに限定されない。例えば本実施形態では、図７のように遅延回路１２の入力端子を出力ラインｃｌｋに接続している。この遅延回路１２は、奇数段のインバータを直列に接続した構成である。その他の構成は、前述の実施形態１と同じであるので、同一の要素に同符号を付すなどして再度の説明を省略している。
即ち、本実施形態のパルス生成回路１では、ノードｎ１の電圧レベルがインバータ１３で反転されて遅延回路１２に入力されるので、この電圧レベルを反転してノードｎ２に出力している。
このように本実施形態の構成であっても、入力ラインＣＬＫに入力パルス信号が入力された場合のノードｎ１，ｎ２に現れる波形は前述の図３，４と同じであり、前述の実施形態１と同様の効果が得られる。
〈実施形態４〉
前述の実施形態１では、キーパー１５がノードｎ１の電圧レベルをＨｉ又はＬｏに維持するフルキーパとして機能しているが、入力パルス信号よりも短いパルスを生成するパルス生成回路（所謂チョッパー）の場合には、ノードｎ１をＨｉに維持できれば良いので、ノードｎ１をＨｉ状態に維持するハイキーパーとしても良い。
本実施形態では、図８に示すように、ハイキーパー１７をＰ型ＭＯＳトランジスタで構成し、ゲート電極を出力ラインｃｌｋに接続している。これにより出力ラインｃｌｋがＬｏになった場合に電源からの電圧を印加してノードｎ１の電圧レベルをＨｉに維持している。
本実施形態の構成であっても、入力ラインＣＬＫに入力パルス信号が入力された場合のノードｎ１，ｎ２に現れる波形は前述の図４と同じであり、前述の実施形態１と同様の効果が得られる。
〈実施形態５〉
本実施形態は、前述の実施形態３（図７）のパルス生成回路１のキーパー１５に代えてハイキーパー１７を設けた構成であり、その他の構成は実施形態３と同じである。
図９は、本実施形態の説明図である。同図に示したように、本実施形態のパルス生成回路１は、ハイキーパー１７をＰ型ＭＯＳトランジスタで構成し、ゲート電極を出力ラインｃｌｋに接続している。
本実施形態の構成であっても、入力ラインＣＬＫに入力パルス信号が入力された場合のノードｎ１，ｎ２に現れる波形は前述の図４と同じであり、前述の実施形態３と同様の効果が得られる。
〈実施形態６〉
本実施形態は、前述の実施形態１と比べて遅延回路にタップを設けた点が異なっており、その他の構成は実施形態１と同じである。このため前述の実施形態１と同一の要素には同符号を付す等して再度の説明を省略する。
図１０は、本実施形態の説明図である。同図に示したように、本実施形態のパルス生成回路１は、遅延回路１８にｎ本のタップＣＴ１〜ＣＴｎを設けている。
該遅延回路１８は、何れのタップＣＴ１〜ＣＴｎにコントロール信号を入力されたかによって遅延期間を変更する。
従って、所望のタップＣＴ１〜ＣＴｎにコントロール信号を入力することで、遅延期間を選択でき、図３に示したノードｎ１の立下り（＃２）からノードｎ２の立下り（＃４）までの期間を変更して、所望のパルス幅の出力パルス信号を生成できる。
このように本実施形態のパルス生成回路によれば、前述の実施形態１の効果に加え、出力パルス信号のパルス幅を任意に変更することができる。
〈実施形態７〉
本実施形態は、前述の実施形態１と比べてコントロールブロックを備えて遅延回路の遅延期間をフィードバック制御した点が異なっており、その他の構成は実施形態１と同じである。このため前述の実施形態１と同一の要素には同符号を付す等して再度の説明を省略する。
図１１は、本実施形態の説明図である。同図に示したように、本実施形態のパルス生成回路１は、コントロールブロック２を備え、遅延回路１９にフィードバック信号を入力している。
コントロールブロック２は、入力端子を前記出力ラインｃｌｋに接続しており、出力ラインｃｌｋから入力されたパルス信号を出力ラインｃｌｋ２から後段の回路へ出力すると共に、該パルス信号のパルス幅が所定のパルス幅か否かを判定し、所定のパルス幅でなければ、この所定のパルス幅となるようにフィードバック信号を遅延回路１９に入力する。
該遅延回路１９は、フィードバック信号に応じて遅延期間を何れのタップＣＴ１〜ＣＴｎにコントロール信号を入力されたかによって遅延期間を変更する。
即ち、後段の回路で必要なパルス幅がＷｘであるとき、コントロールブロック２は、出力ラインｃｌｋからのパルス信号のパルス幅がパルス幅Ｗｘよりも短い場合、遅延期間を長くする旨のフィードバック信号を遅延回路１９に入力する。そして出力ラインｃｌｋからのパルス信号のパルス幅がパルス幅Ｗｘよりも長い場合、遅延期間を短くする旨のフィードバック信号を遅延回路１９に入力する。これにより出力ラインｃｌｋ，ｃｌｋ２の出力パルスのパルス幅が所定のパルス幅にフィードバック制御される。
このように本実施形態のパルス生成回路によれば、前述の実施形態１の効果に加え、出力パルス信号のパルス幅を保証することができる。
〈実施形態８〉
本実施形態は、前述の実施形態７と比べて遅延回路にタップを設けた点が異なっており、その他の構成は実施形態７と同じである。このため前述の実施形態７と同一の要素には同符号を付す等して再度の説明を省略する。
図１２は、本実施形態の説明図である。同図に示したように、本実施形態のパルス生成回路１は、遅延回路２１にｎ本のタップＣＴ１〜ＣＴｎを設けている。
該遅延回路１８は、何れのタップＣＴ１〜ＣＴｎにコントロール信号を入力されたかによって遅延期間を変更する。
コントロールブロック２は、この変更した遅延時間の情報を遅延回路或いはコントロール信号を送信する回路から受信して該遅延時間に基づいてフィードバック制御を行っても良いし、予め遅延回路２１で選択されるｎ個の遅延時間に応じたパルス幅を設定しておき、最も近いパルス幅に近づけるようにフィードバック制御を行っても良い。
このように本実施形態のパルス生成回路によれば、前述の実施形態１の効果に加え、出力パルス信号のパルス幅を任意に変更することができ、この変更したパルス幅を保証できる。
〈実施形態９〉
本実施形態は、前述の実施形態１と比べて遅延回路に停止用の入力部を設けた点が異なっており、その他の構成は実施形態１と同じである。このため前述の実施形態１と同一の要素には同符号を付す等して再度の説明を省略する。
図１３は、本実施形態の説明図である。本実施形態の遅延回路２２は、停止信号が入力された場合に、出力電圧をＬｏ、即ちノードｎ２、Ｐ型ＭＯＳトランジスタＴｒ１と第１のトランジスタＴｒ２のゲート電極の電圧レベルをＬｏとし、解除信号が入力されるまでこれを維持する。
従って、ノードｎ１がＨｉに維持され、出力ラインｃｌｋの電圧レベルがＬｏに固定される。
このように本実施形態のパルス生成回路によれば、前述の実施形態１の効果に加え、入力ラインＣＬＫにパルス信号が入力されている場合でも、出力ラインへのパルス信号の出力を停止することができる。
〈実施形態１０〉
本実施形態は、前述の実施形態１と比べて第１のＮ型ＭＯＳトランジスタＴｒ２と遅延回路１６の出力との間にゲート回路を備えた点が異なっており、その他の構成は実施形態１と同じである。このため前述の実施形態１と同一の要素には同符号を付す等して再度の説明を省略する。
図１４に示すように遅延時間が入力パルス信号のパルス幅に対して短すぎると（約１／２以下）、入力ラインＣＬＫがＨｉのままノードｎ２が再びＨｉとなるので、ノードｎ１が立下り、発振することがある。
このため本実施形態では、図１５に示すように遅延回路２３の出力端子と第１のＮ型ＭＯＳトランジスタのゲート電極との間にゲート回路２４を備えた。該ゲート回路２３は、前記入力ラインＣＬＫに入力端子を接続させたチョップ用遅延回路２５と、該チョップ用遅延回路２５の出力端子及び前記遅延回路２３の出力端子に入力端子をそれぞれ接続したＮＯＲ回路２６とを備え、前記遅延回路２３の出力を反転させたパルス信号と前記チョップ用遅延回路２５からのパルス信号との否定論理和を第２のＮ型ＭＯＳトランジスタＴｒ２のゲート電極に入力する。
これにより、図１６に示すようにノードｎ３、即ち第１のＮ型ＭＯＳトランジスタＴｒ２のゲート電極の電圧レベルを入力ラインがＨｉの間Ｌｏに維持することができ、発振が防止される。
このように本実施形態のパルス生成回路によれば、前述の実施形態１の効果に加え、遅延回路の遅延期間が入力パルス信号のパルス幅の半分以下である場合にも発振を防止できる。
〈その他の実施形態〉
上記実施形態は、適宜組み合わせて実施しても良い。例えば、図１のパルス生成回路１は、実施形態８と実施形態９を組み合わせたものである。
また、本発明のパルス生成回路は、図１７に示すように他段に設けて種々のパルス信号が得られるように構成しても良い。
【産業上の利用可能性】  以上、説明したように本発明によれば入力負荷が軽く、自己リセットが可能なパルス生成回路を提供できる。
【図１】
2005018091.tif 000003
【図２】
2005018091.tif 000004
【図３】
2005018091.tif 000005
【図４】
2005018091.tif 000006
【図５】
2005018091.tif 000007
【図６】
2005018091.tif 000008
【図７】
2005018091.tif 000009
【図８】
2005018091.tif 000010
【図９】
2005018091.tif 000011
【図１０】
2005018091.tif 000012
【図１１】
2005018091.tif 000013
【図１２】
2005018091.tif 000014
【図１３】
2005018091.tif 000015
【図１４】
2005018091.tif 000016
【図１５】
2005018091.tif 000017
【図１６】
2005018091.tif 000018
【図１７】
2005018091.tif 000019
【図１８】
2005018091.tif 000020
【図１９】
2005018091.tif 000021
【図２０】
2005018091.tif 000022
【図２１】
2005018091.tif 000023
【国際調査報告】
2005018091.tif 000024
2005018091.tif 000025