(57)【要約】層間絶縁膜（１）及びＣＭＰストッパ膜を形成した後、配線溝を形成する。次に、配線溝内にバリアメタル膜（４）及びＣｕ膜（５）を埋め込んだ後、ＣＭＰストッパ膜が露出するまで、ＣＭＰ等によってＣｕ膜（５）及びバリアメタル膜（４）を平坦化することにより、下層配線（１７）を形成する。次いで、ドライエッチングによってＣＭＰストッパを除去することにより、相対的に下層配線（１７）の表面を周囲から突出させる。続いて、全面にエッチングストッパ膜（６）を形成する。その後、ビアプラグ（１８）を形成し、更に、下層配線（１７）と同様にして、上層配線（１９）を形成する。
2005034234.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線の上方に形成された第２の配線と、
前記第１の配線と前記第２の配線とを電気的に接続するビアプラグと、
を有し、
前記第１の配線と前記ビアプラグとは、前記第１の配線の上面と前記ビアプラグの下面とが互いに接すると共に、前記第１の配線の側面と前記ビアプラグの側面とが互いに接して電気的に接続されており、
前記ビアプラグと前記第２の配線とは、前記ビアプラグの上面と前記第２の配線の下面とが互いに接すると共に、前記ビアプラグの側面と前記第２の配線の側面とが互いに接して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記ビアプラグの平面視での面積をＳとしたとき、
前記第１の配線と前記ビアプラグとの間の接触面積はＳ以上であり、
前記ビアプラグと前記第２の配線との間の接触面積はＳ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線の側面のうち、前記ビアプラグの側面と接している部分の高さは、前記ビアプラグの平面形状が円形である場合、その半径をａとすると、πａ／４以上であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ビアプラグの側面のうち、前記第２の配線の側面と接している部分の高さは、前記ビアプラグの平面形状が円形である場合、その半径をｂとすると、ｂ／２以上であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の配線及び前記第２の配線は、夫々異なる層に形成された有機系の層間絶縁膜内に埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１の絶縁膜に第１の開口部を形成する工程と、
前記第１の開口部内に第１の金属膜を埋め込む工程と、
前記第１の絶縁膜をエッチングすることにより、前記第１の絶縁膜の表面を前記金属膜の表面よりも後退させる工程と、
全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に前記第１の金属膜まで到達する第２の開口部を形成する工程と、
前記第２の開口部内に第２の金属膜を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の絶縁膜に、少なくとも塗布型の絶縁膜を含ませることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記塗布型の絶縁膜として、Ｓｉを含有する絶縁膜又は有機絶縁膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の開口部として配線溝を形成し、前記第２の開口部としてビアホールを形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ビアホールの平面形状を半径がａの円とし、
前記第１の絶縁膜の表面を前記金属膜の表面よりも後退させる工程において、前記第１の絶縁膜の表面と前記金属膜の表面との間の段差の高さをπａ／４以上とすることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の開口部としてビアホールを形成し、前記第２の開口部として配線溝を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１２】
前記ビアホールの平面形状を半径がｂの円とし、
前記第１の絶縁膜の表面を前記金属膜の表面よりも後退させる工程において、前記第１の絶縁膜の表面と前記金属膜の表面との間の段差の高さをｂ／２以上とすることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜を２以上の膜から構成し、
前記第１の絶縁膜をエッチングする際に、前記２以上の膜のうちから少なくとも１の膜を除去することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１４】
前記第１の絶縁膜をエッチングする際に、プラズマを用いたドライエッチングを行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１５】
前記第１の絶縁膜をエッチングする際に、ウェットエッチングを行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１６】
前記ウェットエッチングを行う際に、フッ酸又はリン酸を含有するエッチング液を用いることを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、ダマシン法を採用した半導体装置及びその製造方法に関する。
【背景技術】  半導体集積回路の微細化及び高速化に伴って、配線材料として銅の使用が促進され、配線間の層間絶縁膜として比誘電率の低い有機系絶縁膜、Ｓｉ系絶縁膜、ポーラス構造を有する絶縁膜の使用が促進されている。しかし、銅の化学的なエッチング（ドライエッチング）は困難である。即ち、エッチング生成物であるＣｕハロゲン化物の蒸気圧が低いために、ウェハを高温に加熱する必要があるが、ウェハ温度を高温にすると、マスク等の耐熱性が低い材料が劣化してしまう。このため、銅配線の加工では、多くの場合ダマシンプロセスを採用している。ダマシンプロセスとは、層間絶縁膜に凹部（配線溝）を形成し、配線となる金属材をそこに埋め込み、化学的機械的研磨（ＣＭＰ）法等を用い平坦化して配線を形成する方法である。ダマシンプロセスには、ビア部（コンタクトホール部）と配線部に夫々個別に金属材を埋め込み、研磨を行うシングルダマシン法と、ビア部（コンタクトホール部）及び配線部に金属材を同時に埋め込み、研磨を行うデュアルダマシン法とがある。
ここで、従来のシングルダマシン法について説明する。図１６Ａ及び図１６Ｂ乃至図２０Ａ及び図２０Ｂは、従来のシングルダマシン法による半導体装置の製造方法を工程順に示す図である。なお、図１６Ａ乃至図２０Ａは平面図であり、図１６Ｂ乃至図２０Ｂは、夫々図１６Ａ乃至図２０Ａ中のＩ−Ｉ線に沿った断面図である。
先ず、半導体基板（図示せず）の表面にトランジスタ等の半導体素子（図示せず）を形成した後、図１６Ａ及び図１６Ｂに示すように、その上又は上方に塗布型有機層間絶縁膜１０１及びＣＭＰストッパ膜１０２を順次形成し、層間絶縁膜１０１及びＣＭＰストッパ膜１０２に配線溝を形成する。次に、全面にＴｉＮ又はＴａＮ等からなるバリアメタル膜１０４を形成し、更に銅膜１０５を配線溝内に埋め込むようにして全面に形成する。次いで、ＣＭＰストッパ膜１０２が露出するまで、ＣＭＰ等によって銅膜１０５及びバリアメタル膜１０４を平坦化することにより、下層配線１１７を形成する。その後、全面に、エッチングストッパ膜１０６及び層間絶縁膜１０７を順次形成する。
続いて、図１７Ａ及び図１７Ｂに示すように、層間絶縁膜１０７及びエッチングストッパ膜１０６を貫通して下層配線１１７まで達するビアホール（コンタクトホール）１０８を形成する。このとき、ビアホール１０８を形成する位置としては、下層配線１１７の直上を目標とするが、露光時のずれ等により、図１７Ａ及び図１７Ｂに示すように、ずれてしまうことが多い。
次に、スパッタ法又はＣＶＤ法によって、全面にＴｉＮ又はＴａＮ等からなるバリアメタル膜１０９を形成し、更に、めっき法等によって導電体膜として銅（Ｃｕ）膜１１０をビアホール１０８内に埋め込むようにして全面に形成する。次いで、ＣＭＰ又はエッチバック等によって層間絶縁膜１０７上のＣｕ膜１１０及びバリアメタル膜１０９を除去することにより、図１８Ａ及び図１８Ｂに示すように、バリアメタル膜１０９及びＣｕ膜１１０からなるビアプラグ１１８を形成する。
その後、図１９Ａ及び図１９Ｂに示すように、全面に、エッチングストッパ膜１１１、塗布型有機層間絶縁膜１１２及びＣＭＰストッパ膜１１３を順次形成する。続いて、ＣＭＰストッパ膜１１３上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をラインパターンにパターンニングすることにより、レジストマスクを形成する。そして、レジストマスクを用いてＣＭＰストッパ膜１１３、層間絶縁膜１１２及びエッチングストッパ膜１１１のエッチングを行うことにより、配線溝１１４を形成する。このとき、配線溝１１４を形成する位置としては、ビアプラグ１１８の直上を目標とするが、露光時のずれ等により、図１９Ａ及び図１９Ｂに示すように、ずれてしまうことが多い。その後、レジストマスク（フォトレジスト膜）を除去する。
次に、全面にＴｉＮ又はＴａＮ等からなるバリアメタル膜１１５を形成し、更に銅膜１１６を配線溝１１４内に埋め込むようにして全面に形成する。次いで、ＣＭＰストッパ膜１１３が露出するまで、ＣＭＰ等によって銅膜１１６及びバリアメタル膜１１５を平坦化することにより、図２０Ａ及び図２０Ｂに示すように、上層配線１１９を形成する。
このようなシングルダマシン法では、下層配線１１７とビアプラグ１１８との間、及びビアプラグ１１８と上層配線１１９との間で位置ずれが生じて、この位置ずれを起因とする電気的な接続不良が生じている。また、現状の露光技術では、このような位置ずれを完全に防止することはできない。更に、このような接続不良によってコンタクト抵抗（接続抵抗）が上昇し、その部分での発熱量が増加してしまう。この結果、ビアの長期的な安定性及び信頼性が低下してしまう。
また、この問題は、半導体装置の微細化及び高集積化のために埋め込み配線の幅がビアプラグの幅と同程度にまで狭められた構造、所謂ボーダーレスビアが形成されていると、一層顕著になる。
このような状況に対し、配線とビアプラグとの接続の信頼性を向上することを目的とした技術（特許文献１及び２）が開示されている。
特許文献１（特開２０００−１１４２５９号公報）には、エッチングのマイクロローディング効果という現象を用いて配線等の周囲にくぼみを形成する方法が記載されている。しかし、マイクロローディング効果は非常に不安定な現象であるため、この現象によって形成されるくぼみの量を制御することは極めて困難である。従って、電気的な接続の信頼性を向上させるためにこの方法を採用することはできない。
また、特許文献２（特開２０００−８２７３８号公報）には、上層配線を埋め込む層間絶縁膜の表面まで達するようにビアプラグを形成し、このビアプラグと上層配線とをこれらの側面を介して接触させる方法が記載されている。しかし、この方法では、上層配線のエッチングを行う際に、長い時間ビアプラグの上面がプラズマに曝されてしまう。このため、例えばタングステンからなるビアプラグに適用することは可能であっても、銅からなるビアプラグに適用することは困難である。また、ビアホールのアスペクト比が大きくなるため、埋め込み性に関する問題も生じてしまう。
更に、特許文献１及び２では、上層配線とビアプラグとの間の信頼性の向上のみが対象とされているが、半導体装置の微細化に伴ってボーダーレスビアが採用されるようになると、それだけでは十分でなく、ビアプラグと下層配線との間の電気的信頼性も十分に確保する必要がある。
【特許文献１】  特開２０００−１１４２５９号公報
【特許文献２】  特開２０００−８２７３８号公報
【発明の開示】
本発明の目的は、高い信頼性及び確実性で配線間の電気的な接続を確保することができる半導体装置及びその製造方法を提供することにある。
本願発明に係る半導体装置には、第１の配線と、前記第１の配線の上方に形成された第２の配線と、前記第１の配線と前記第２の配線とを電気的に接続するビアプラグと、が設けられている。そして、前記第１の配線と前記ビアプラグとは、前記第１の配線の上面と前記ビアプラグの下面とが互いに接すると共に、前記第１の配線の側面と前記ビアプラグの側面とが互いに接して電気的に接続されている。また、前記ビアプラグと前記第２の配線とは、前記ビアプラグの上面と前記第２の配線の下面とが互いに接すると共に、前記ビアプラグの側面と前記第２の配線の側面とが互いに接して電気的に接続されている。
本願発明に係る半導体装置の製造方法では、第１の絶縁膜に第１の開口部を形成した後、前記第１の開口部内に第１の金属膜を埋め込む。次に、前記第１の絶縁膜をエッチングすることにより、前記第１の絶縁膜の表面を前記金属膜の表面よりも後退させる。次いで、全面に第２の絶縁膜を形成する。その後、前記第２の絶縁膜に前記第１の金属膜まで到達する第２の開口部を形成する。そして、前記第２の開口部内に第２の金属膜を埋め込む。
【図面の簡単な説明】  図１Ａ及び図１Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図２Ａ及び図２Ｂは、図１Ａ及び図１Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図３Ａ及び図３Ｂは、図２Ａ及び図２Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図５Ａ及び図５Ｂは、図４Ａ及び図４Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図６Ａ及び図６Ｂは、図５Ａ及び図５Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図７Ａ及び図７Ｂは、図６Ａ及び図６Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図８Ａ及び図８Ｂは、図７Ａ及び図７Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図９Ａ及び図９Ｂは、図８Ａ及び図８Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図１０Ａ及び図１０Ｂは、図９Ａ及び図９Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図１１Ａ及び図１１Ｂは、図１０Ａ及び図１０Ｂに引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
図１２は、第１の実施形態を適用して製造された半導体装置の構造の一例を示す断面図である。
図１３は、本願発明者が実際に行った実験の結果を示すグラフである。
図１４Ａは、ビアプラグの半分が下層配線の端部からはみ出している状態を示す模式図であり、図１４Ｂは、ビアプラグの半分が上層配線の端部からはみ出している状態を示す模式図である。
図１５Ａ乃至図１５Ｅは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
図１６Ａ及び図１６Ｂは、従来のシングルダマシン法による半導体装置の製造方法を示す図である。
図１７Ａ及び図１７Ｂは、図１６Ａ及び図１６Ｂに引き続き、従来のシングルダマシン法による半導体装置の製造方法を示す図である。
図１８Ａ及び図１８Ｂは、図１７Ａ及び図１７Ｂに引き続き、従来のシングルダマシン法による半導体装置の製造方法を示す図である。
図１９Ａ及び図１９Ｂは、図１８Ａ及び図１８Ｂに引き続き、従来のシングルダマシン法による半導体装置の製造方法を示す図である。
図２０Ａ及び図２０Ｂは、図１９Ａ及び図１９Ｂに引き続き、従来のシングルダマシン法による半導体装置の製造方法を示す図である。
【発明を実施するための最良の形態】  以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。なお、便宜上、以下の実施形態では、半導体装置の構造についてはその製造方法と共に説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ及び図１Ｂ乃至図１１Ａ及び図１１Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図である。なお、図１Ａ乃至図１１Ａは平面図であり、図１Ｂ乃至図１１Ｂは、夫々図１Ａ乃至図１１Ａ中のＩ−Ｉ線に沿った断面図である。第１の実施形態では、シングルダマシン法を採用して半導体装置を製造する。
本実施形態では、半導体基板（図示せず）の表面にトランジスタ等の半導体素子（図示せず）を形成した後、図１Ａ及び図１Ｂに示すように、その上又は上方に、例えば塗布型で有機系の層間絶縁膜１及びＣＭＰストッパ膜２を順次形成する。本実施形態では、層間絶縁膜１及びＣＭＰストッパ膜２から第１の絶縁膜が構成される。そして、ドライエッチングにより層間絶縁膜１及びＣＭＰストッパ膜２に配線溝３を形成する。ＣＭＰストッパ膜２としては、例えばＳｉＣ膜を形成する。
次に、全面にＴｉＮ、ＴａＮ又はＴａ等からなるバリアメタル膜４を、スパッタリング法又はＣＶＤ法により形成し、更に、めっき法等により銅（Ｃｕ）膜５を配線溝３内に埋め込むようにして全面に形成する。次いで、ＣＭＰストッパ膜２が露出するまで、ＣＭＰ等によってＣｕ膜５及びバリアメタル膜４を平坦化することにより、図２Ａ及び図２Ｂに示すように、下層配線１７を形成する。
なお、層間絶縁膜１の表面でＣＭＰを停止させることができる場合には、ＣＭＰストッパ膜２を形成しなくてもよい。但し、後述のように、ＣＭＰストッパ膜２は、Ｃｕ膜５及びバリアメタル膜４の突出量を制御する膜（突出量制御膜）としても機能し得るため、形成しておくことが好ましい。
その後、図３Ａ及び図３Ｂに示すように、例えばプラズマを用いたドライエッチングによってＣＭＰストッパ膜２を除去することにより、相対的に下層配線１７の表面を周囲から突出させる。更に、必要に応じて層間絶縁膜１を後退させて、下層配線１７をより一層突出させてもよい。下層配線１７が突出する程度の好ましい範囲については後述する。このとき、下層配線１７の突出量は、例えばＣＭＰストッパ膜２の厚さを調整することにより制御することもできる。また、ＣＭＰストッパ膜２の除去では、全面エッチバック又はウェットエッチングを行うことが好ましい。これは、下層配線１７の突出量に関し、高い面内制御性が得られるからである。
続いて、図４Ａ及び図４Ｂに示すように、全面にエッチングストッパ膜６を形成する。エッチングストッパ膜６としては、例えばＳｉＣ膜を形成する。
次に、図５Ａ及び図５Ｂに示すように、エッチングストッパ膜６上に層間絶縁膜７を形成する。層間絶縁膜７としては、例えばＳｉＯ２膜等を形成する。本実施形態では、エッチングストッパ膜６及び層間絶縁膜７から第２の絶縁膜が構成される。層間絶縁膜７として、Ｓｉを含有する塗布型の絶縁膜を形成してもよい。エッチングストッパ膜６の表面には段差が生じるが、その後に塗布型の絶縁膜を形成することにより、その表面が平坦になり、その上に形成される膜の表面も平坦になる。また、塗布型の低誘電率膜又はＣＶＤ膜を層間絶縁膜７として形成した場合には、層間絶縁膜７の表面に段差が生じるため、その表面を平坦化することが好ましい。
次いで、図６Ａ及び図６Ｂに示すように、層間絶縁膜７及びエッチングストッパ膜６を貫通して下層配線１７まで達するビアホール（コンタクトホール）８を形成する。このとき、ビアホール８を形成する位置としては、下層配線１７の直上を目標とするが、露光時のずれ等により、図６Ａ及び図６Ｂに示すように、位置ずれが生じてもよい。
その後、バリアメタル膜４の形成と同様に、スパッタリング法又はＣＶＤ法によって、全面にバリアメタル膜９を形成し、更に、めっき法等によって導電体膜として銅（Ｃｕ）膜１０をビアホール８内に埋め込むようにして全面に形成する。続いて、ＣＭＰ又はエッチバック等によって層間絶縁膜７上のＣｕ膜１０及びバリアメタル膜９を除去することにより、図７Ａ及び図７Ｂに示すように、バリアメタル膜９及びＣｕ膜１０からなるビアプラグ１８を形成する。
なお、ここでは、層間絶縁膜７がＣＭＰストッパ膜として機能する場合について説明しているが、層間絶縁膜７がＣＭＰストッパ膜として十分に機能し得ない場合には、その上にＣＭＰストッパ膜２のような膜を形成しておいてもよい。
次に、図８Ａ及び図８Ｂに示すように、層間絶縁膜７の表層部をエッチングすることにより、層間絶縁膜７の表面をビアプラグ１８の表面よりも後退させ、相対的にビアプラグ１８の表面を周囲から突出させる。ビアプラグ１８が突出する程度の好ましい範囲については後述する。
次いで、図９Ａ及び図９Ｂに示すように、全面に、エッチングストッパ膜１１、例えば塗布型で有機系の層間絶縁膜１２及びＣＭＰストッパ膜１３を順次形成する。エッチングストッパ膜１１及びＣＭＰストッパ膜１３としては、例えばＳｉＣ膜を形成する。エッチングストッパ膜１１の表面には段差が生じるが、その後に塗布型の層間絶縁膜１２を形成することにより、その表面が平坦になり、ＣＭＰストッパ膜１３の表面も平坦になる。
その後、図１０Ａ及び図１０Ｂに示すように、ＣＭＰストッパ膜１３上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をラインパターンにパターンニングすることにより、レジストマスクを形成する。そして、レジストマスクを用いてＣＭＰストッパ膜１３、層間絶縁膜１２及びエッチングストッパ膜１１のエッチングを行うことにより、配線溝１４を形成する。このとき、配線溝１４を形成する位置としては、ビアプラグ１８の直上を目標とするが、露光時のずれ等により、図１０Ａ及び図１０Ｂに示すように、位置ずれが生じてもよい。レジストマスク（フォトレジスト膜）は、有機系の層間絶縁膜１２のエッチングの際に除去される。
次に、全面にＴｉＮ又はＴａＮ等からなるバリアメタル膜１５を形成し、更にＣｕ膜１６を配線溝１４内に埋め込むようにして全面に形成する。次いで、ＣＭＰストッパ膜１３が露出するまで、ＣＭＰ等によってＣｕ膜１６及びバリアメタル膜１５を平坦化することにより、図１１Ａ及び図１１Ｂに示すように、上層配線１９を形成する。
その後、適宜、更に多層配線構造等を形成して半導体装置を完成させる。
このような第１の実施形態によれば、ビアホール８の形成時に位置ずれが生じたとしても、下層配線１７とビアプラグ１８とが、それらの上面及び下面だけでなく、側面をも介して接することになる。従って、下層配線１７とビアプラグ１８との接触面積が大きく、抵抗値の上昇を抑制することができる。同様に、配線溝１４の形成時に位置ずれが生じたとしても、ビアプラグ１８と上層配線１９とが、それらの上面及び下面だけでなく、側面をも介して接することになる。従って、ビアプラグ１８と上層配線１９との接触面積も大きく、抵抗値の上昇を抑制することができる。
図１２は、第１の実施形態を適用して製造された半導体装置の構造の一例を示す断面図である。この半導体装置では、Ｓｉ基板等の半導体基板２１の表面に素子分離絶縁膜２６が形成されている。また、素子分離絶縁膜２６によって区画された素子活性領域内において、半導体基板２１上にゲート絶縁膜２２及びゲート電極２３が形成され、ゲート電極２３の側方にサイドウォール絶縁膜２４が形成されている。更に、平面視でゲート電極２３を間に挟むようにして、半導体基板２１の表面にソースドレイン拡散層２５が形成されている。このようにしてＭＯＳトランジスタが形成されている。
また、これらの上には層間絶縁膜２７が形成され、この層間絶縁膜にソースドレイン拡散層２５まで到達するコンタクトホールが形成されている。このコンタクトホール内には、バリアメタル膜２８及び配線材２９が埋め込まれている。また、図示しないが、層間絶縁膜２７にはゲート電極２３まで到達するコンタクトホールも形成されており、この内部にも配線材等が埋め込まれている。
なお、図示しないが、半導体基板上には、他にも多数の半導体素子が形成されており、層間絶縁膜２７にはこれらに接続された配線材が多数埋め込まれている。
層間絶縁膜２７上には、層間絶縁膜３０が形成されており、この層間絶縁膜３０に、バリアメタル膜３１及びＣｕ膜３２からなる配線が埋め込まれている。この配線は、半導体基板上に形成された半導体素子に接続されている。層間絶縁膜３０は、例えば塗布型で有機膜からなり、層間絶縁膜１に相当する。また、バリアメタル膜３１及びＣｕ膜３２は、夫々バリアメタル膜４及びＣｕ膜５に相当する。
層間絶縁膜３０上には、エッチングストッパ膜３９を介して層間絶縁膜３３が形成されており、この層間絶縁膜３３に、バリアメタル膜３４及びＣｕ膜３５からなるビアプラグが埋め込まれている。このビアプラグは、Ｃｕ膜３２等に接続されている。エッチングストッパ膜３９は、例えばＳｉＣ膜からなり、エッチングストッパ膜６に相当する。層間絶縁膜３３は、例えばＳｉＯ２膜からなり、層間絶縁膜７に相当する。また、バリアメタル膜３４及びＣｕ膜３５は、夫々バリアメタル膜９及びＣｕ膜１０に相当する。
層間絶縁膜３３上には、エッチングストッパ膜４０を介して層間絶縁膜３６が形成されており、この層間絶縁膜３６に、バリアメタル膜３７及びＣｕ膜３８からなる配線が埋め込まれている。この配線は、Ｃｕ膜３５等に接続されている。エッチングストッパ膜４０は、例えばＳｉＣ膜からなり、エッチングストッパ膜１１に相当する。層間絶縁膜３６は、例えば塗布型で有機膜からなり、層間絶縁膜１２に相当する。また、バリアメタル膜３７及びＣｕ膜３８は、夫々バリアメタル膜１５及びＣｕ膜１６に相当する。層間絶縁膜３６上には、図示しないが、更に多層配線構造が形成されている。
ここで、本願発明者が実際に行った実験の結果について説明する。この実験では、実施例として、第１の実施形態に従って図１１Ａ及び図１１Ｂに示す構造を作製した。また、比較例として、図１６Ａ及び図１６Ｂ乃至図２０Ａ及び図２０Ｂに示す従来の方法によって図２０Ａ及び図２０Ｂに示す構造を作製した。そして、これらの実施例及び比較例について上層配線と下層配線との間の抵抗値を測定した。なお、上層配線及び下層配線の幅は２００ｎｍとし、ビアプラグの直径は１５０ｎｍ乃至１８０ｎｍとした。また、意図的に、ビアプラグと下層配線との間、及び上層配線とビアプラグとの間に１００ｎｍ程度の位置ずれを生じさせた。上層配線と下層配線との間には１個のビアプラグのみを介在させた。そして、このような試料を多数作製し、統計をとった。
この測定結果を図１３に示す。実施例と比較例とを比較すると、図１３に示すように、実施例において、低い配線抵抗が得られた。また、実施例の方が、配線抵抗のばらつきが小さかった。
次に、下層配線とビアプラグとの接続部分において、下層配線を突出させる程度の好ましい範囲について説明する。ここでは、ビアプラグの平面形状が円形であるとし、かつ、その半分の領域が位置ずれによって下層配線の端部からはみ出しても十分に低い抵抗値を得るための好ましい範囲について説明する。図１４Ａは、ビアプラグの半分が下層配線の端部からはみ出している状態を示す模式図である。
ビアプラグ５２の平面形状が半径ａの円形である場合、下層配線５１を突出させることによってこれらの側面同士が接する部分の幅（図１４Ａ中の破線部）は“２ａ”となる。従って、下層配線５１が突出している高さをｈ１とすると、互いに接している部分の面積は“２ａ×ｈ１”となる。一方、はみ出すことによって下層配線５１の上面と接することができないビアプラグ５２の下面の面積は“πａ２／２”である。そして、この面積を“２ａ×ｈ１”で補うとすると、高さｈ１は“πａ／４”以上となる。従って、下層配線を突出させる程度は、ビアプラグの半径をａとすると、“πａ／４”以上とすることが好ましい。
次に、ビアプラグと上層配線との接続部分において、ビアプラグを突出させる程度の好ましい範囲について説明する。ここでは、ビアプラグの平面形状が円形であるとし、かつ、その半分の領域が位置ずれによって上層配線の端部からはみ出しても十分に低い抵抗値を得るための好ましい範囲について説明する。図１４Ｂは、ビアプラグの半分が上層配線の端部からはみ出している状態を示す模式図である。
ビアプラグ５３の平面形状が半径ｂの円形である場合、ビアプラグ５３を突出させることによってこれらの側面同士が接する部分の長さ（図１４Ｂ中の破線部）は“πｂ”となる。従って、ビアプラグ５３が突出している高さをｈ２とすると、互いに接している部分の面積は“πｂ×ｈ２”となる。一方、はみ出すことによって上層配線５４の下面と接することができないビアプラグ５３の上面の面積は“πｂ２／２”である。そして、この面積を“πｂ×ｈ２”で補うとすると、高さｈ２は“ｂ／２”以上となる。従って、ビアプラグを突出させる程度は、ビアプラグの半径をｂとすると、“ｂ／２”以上とすることが好ましい。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図１５Ａ乃至図１５Ｅは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第２の実施形態では、デュアルダマシン法を採用して半導体装置を製造する。
本実施形態では、半導体基板（図示せず）の表面にトランジスタ等の半導体素子（図示せず）を形成した後、図１５Ａに示すように、その上又は上方に、例えば塗布型で有機系の層間絶縁膜４１及びＣＭＰストッパ膜４２を順次形成する。本実施形態では、層間絶縁膜４１及びＣＭＰストッパ膜４２から第１の絶縁膜が構成される。そして、適宜マスクを用いながらエッチングを行うことにより、層間絶縁膜４１及びＣＭＰストッパ膜４２にビアプラグ及び配線溝を形成する。次に、全面にバリアメタル膜４３をＣＶＤ法により形成し、更に、めっき法等によりＣｕ膜４４を配線溝内に埋め込むようにして全面に形成する。次いで、ＣＭＰストッパ膜４２が露出するまで、ＣＭＰ等によってＣｕ膜４４及びバリアメタル膜４３を平坦化することにより、下層配線５０を形成する。
その後、ドライエッチングによってＣＭＰストッパ４２を除去することにより、相対的に下層配線５０の表面を周囲から突出させる。更に、必要に応じて層間絶縁膜４１を後退させて、下層配線５０をより一層突出させてもよい。下層配線５０が突出する程度は、例えば下層配線１７（第１の実施形態）が突出する程度の好ましい範囲とすることが好ましい。続いて、図１５Ｂに示すように、全面に、例えば塗布型で有機系の層間絶縁膜４５を形成する。
次に、図１５Ｃに示すように、層間絶縁膜４５上にＣＭＰストッパ膜４６を形成する。本実施形態では、層間絶縁膜４５及びＣＭＰストッパ膜４６から第２の絶縁膜が構成される。そして、適宜マスクを用いながらエッチングを行うことにより、層間絶縁膜４５及びＣＭＰストッパ膜４６にビアホール５１及び配線溝４７を形成する。このとき、ビアホール５１を形成する位置としては、下層配線５０の直上を目標とするが、露光時のずれ等により、図１５Ｄに示すように、位置ずれが生じてもよい。
次いで、全面にバリアメタル膜４８をＣＶＤ法により形成し、更に、めっき法等によりＣｕ膜４９をビアホール５１及び配線溝４７内に埋め込むようにして全面に形成する。その後、ＣＭＰストッパ膜４６が露出するまで、ＣＭＰ等によってＣｕ膜４９及びバリアメタル膜４８を平坦化することにより、図１５Ｅに示すように、上層配線５２を形成する。
続いて、ドライエッチングによってＣＭＰストッパ４６を除去することにより、相対的に上層配線５２の表面を周囲から突出させる。更に、必要に応じて層間絶縁膜４５を後退させて、上層配線５２をより一層突出させてもよい。上層配線５２が突出する程度は、例えば下層配線１７（第１の実施形態）が突出する程度の好ましい範囲とすることが好ましい。
その後、適宜、更に多層配線構造等を形成して半導体装置を完成させる。
このような第２の実施形態によっても第１の実施形態と同様の効果が得られる。但し、デュアルダマシン法では、ビアプラグとその上の配線とを同時に形成するため、これらを側面を介して接触させる必要はない。
なお、これらの実施形態では、絶縁膜からビアプラグ又は配線を突出させるためのエッチングとしてドライエッチングを行っているが、このエッチングとしてウェットエッチングを行ってもよい。ウェットエッチングの場合、Ｓｉ酸化膜をエッチングするときにはフッ酸を含有するエッチング液を用い、Ｓｉ炭化膜又はＳｉ窒化膜をエッチングするときにはリン酸を含有するエッチング液を用いることが好ましい。また、これらのエッチングをＣＭＰ後の洗浄と同時に行ってもよい。
【産業上の利用可能性】  以上詳述したように、本発明によれば、ビアプラグと配線との接触面積を確実に、かつ十分に確保することができる。このため、コンタクト抵抗の上昇を抑えることができる。また、高い信頼性を得ることができる。
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成18年4月10日(2006.4.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線の上方に形成された第２の配線と、
前記第１の配線と前記第２の配線とを電気的に接続するビアプラグと、
を有し、
前記第１の配線と前記ビアプラグとは、前記第１の配線の上面と前記ビアプラグの下面とが互いに接すると共に、前記第１の配線の側面と前記ビアプラグの側面とが互いに接して電気的に接続されており、
前記ビアプラグと前記第２の配線とは、前記ビアプラグの上面と前記第２の配線の下面とが互いに接すると共に、前記ビアプラグの側面と前記第２の配線の側面とが互いに接して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記ビアプラグの平面視での面積をＳとしたとき、
前記第１の配線と前記ビアプラグとの間の接触面積はＳ以上であり、
前記ビアプラグと前記第２の配線との間の接触面積はＳ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線の側面のうち、前記ビアプラグの側面と接している部分の高さは、前記ビアプラグの平面形状が円形である場合、その半径をａとすると、πａ／４以上であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ビアプラグの側面のうち、前記第２の配線の側面と接している部分の高さは、前記ビアプラグの平面形状が円形である場合、その半径をｂとすると、ｂ／２以上であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の配線及び前記第２の配線は、夫々異なる層に形成された有機系の層間絶縁膜内に埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１の絶縁膜に第１の開口部を形成する工程と、
前記第１の開口部内に第１の金属膜を埋め込む工程と、
前記第１の絶縁膜をエッチングすることにより、前記第１の絶縁膜の表面を前記金属膜の表面よりも後退させる工程と、
全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に前記第１の金属膜まで到達する第２の開口部を形成する工程と、
前記第２の開口部内に第２の金属膜を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の絶縁膜に、少なくとも塗布型の絶縁膜を含ませることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記塗布型の絶縁膜として、Ｓｉを含有する絶縁膜又は有機絶縁膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の開口部として、配線溝を形成し、
前記第２の開口部として、平面形状が半径がａである円のビアホールを形成し、
前記第１の絶縁膜の表面を前記金属膜の表面よりも後退させる工程において、前記第１の絶縁膜の表面と前記金属膜の表面との間の段差の高さをπａ／４以上とすることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記第１の開口部として、平面形状が半径がｂである円のビアホールを形成し、
前記第２の開口部として配線溝を形成し、
前記第１の絶縁膜の表面を前記金属膜の表面よりも後退させる工程において、前記第１の絶縁膜の表面と前記金属膜の表面との間の段差の高さをｂ／２以上とすることを特徴とする請求項６に記載の半導体装置の製造方法。
【国際調査報告】
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