(57)【要約】ＤＵＴから出力されるシステムクロックのエッジタイミングで、システムクロックより高速の内部クロックに同期したリカバリクロックを取得する。ＤＵＴ１のシステムクロックを入力するフリップ・フロップ２１ａ〜２１ｎと、一定のタイミング間隔で遅延させたストローブをＦＦ２１に順次入力し、時系列のレベルデータを出力させる遅延回路２２と、ＦＦ２１から出力される時系列のレベルデータを入力し、エッジタイミングを示す位置データに符号化するエンコーダ２８を備えるタイムインターポレータ２０と、エンコーダ２８の位置データを順次格納し所定のタイミングで出力する複数のレジスタ４１ａ〜４１ｎを備え、レジスタ４１からの位置データをリカバリクロックとして出力するディジタルフィルタ４０と、リカバリクロックを選択信号としてＤＵＴ１の出力データを選択するデータ側セレクタ３０を備える構成としてある。
2004061465.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスから出力されるクロックを入力し、このクロックを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力するとともに、当該レベルデータの立ち上がりエッジ及び／又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に入力し、選択されたレベルデータのエッジタイミングを示す位置データを出力する第一のタイムインターポレータと、
被試験デバイスから出力される出力データを入力し、この出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第二のタイムインターポレータと、
第一のタイムインターポレータから出力される位置データを入力，保持し、一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力するディジタルフィルタと、
第二のタイムインターポレータから出力される時系列のレベルデータを入力し、当該レベルデータをディジタルフィルタから出力されるリカバリクロックのエッジタイミングで選択して被試験デバイスの被測定データとして出力するデータ選択回路と、
を備えることを特徴とする半導体試験装置。
【請求項２】
第一のタイムインターポレータは、
被試験デバイスから出力されるクロックを入力する並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、複数の順序回路から出力される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がり及び立ち下がりエッジを示すレベルデータを選択的に出力するエッジセレクタと、エッジセレクタで選択されるレベルデータを入力し、エッジタイミングを示す位置データに符号化して出力するエンコーダと、を備え、
ディジタルフィルタは、
第一のタイムインターポレータから出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する、直列に接続された一又は二以上のレジスタを備え、このレジスタから出力される一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力し、
第二のタイムインターポレータは、
被試験デバイスから出力される出力データを入力する並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、を備え、
データ選択回路は、
ディジタルフィルタから出力されるリカバリクロックを選択信号として、第二のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスの被測定データとして出力するセレクタを備える請求の範囲第１項記載の半導体試験装置。
【請求項３】
エッジセレクタは、
一の順序回路の反転出力と次段の順序回路の非反転出力を入力する第一のＡＮＤ回路と、一の順序回路の非反転出力と次段の順序回路の反転出力を入力する第二のＡＮＤ回路と、第一及び第二のＡＮＤ回路の出力を入力するＯＲ回路と、第一のＡＮＤ回路，第二のＡＮＤ回路及びＯＲ回路の出力のいずれかを選択するセレクタとからなる、一又は二以上のセレクタ回路からなる請求の範囲第２項記載の半導体試験装置。
【請求項４】
ディジタルフィルタは、
第一のタイムインターポレータから入力される位置データのエッジの有無を検出し、エッジが検出された場合に、レジスタに格納された位置データを出力させるエッジ検出回路を備える請求の範囲第２項又は第３項記載の半導体試験装置。
【請求項５】
ディジタルフィルタのレジスタが、
エッジ検出回路で検出される位置データのエッジの有無に拘わらず、格納された位置データを所定のタイミングで出力する請求の範囲第４項記載の半導体試験装置。
【請求項６】
レジスタが二以上備えられる場合に、ディジタルフィルタは、
二以上のレジスタからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値をリカバリクロックとして出力する平均値算出回路を備える請求の範囲第２項乃至第５項記載の半導体試験装置。
【請求項７】
ディジタルフィルタは、
二以上のレジスタのうち一のレジスタから出力される位置データと、平均値算出回路から出力される平均値のいずれか一方を選択してリカバリクロックとして出力する平均値切替スイッチを備える請求の範囲第６項記載の半導体試験装置。
【請求項８】
ディジタルフィルタは、
レジスタから出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正してリカバリクロックとして出力するタイミング補正回路を備える請求の範囲第２項乃至第７項記載の半導体試験装置。
【請求項９】
ディジタルフィルタから出力されるリカバリクロックを複数入力し、各リカバリクロックの示すエッジタイミングの位相差を検出して、被試験デバイスのクロックのジッタを取得するジッタ検出回路を備える請求の範囲第１項乃至第８項記載の半導体試験装置。
【請求項１０】
第一及び第二のタイムインターポレータをそれぞれ接続し、当該第一及び第二のタイムインターポレータから出力されるデータを所定のデータ選択回路に分配するバスを備える請求の範囲第１項乃至第９項記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】  本発明は、被試験デバイスから出力される出力データを所定の期待値データと比較して、当該被試験デバイスの良否を判定する半導体試験装置に関し、特に、デバイスのシステムクロックよりも高速な内部クロックのデータレートでデータが出力される、例えばＯＤＲ（Ｏｃｔａｌ  Ｄａｔａ  Ｒａｔｅ）型デバイスに代表されるような高速デバイスの試験に好適な半導体試験装置に関する。
【背景技術】  一般に、半導体デバイスの試験を行う半導体試験装置（ＬＳＩテスタ）は、試験対象となる被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）に所定の試験パターン信号を入力し、当該被試験デバイスから出力される出力データを所定の期待値パターン信号と比較して、その一致，不一致を判定することにより、当該被試験デバイスの良否を検出，判定するようになっている。
第８図を参照して、この種の半導体試験装置について説明する。同図は、従来の一般的な半導体試験装置（ＬＳＩテスタ）の概略構成を示すブロック図である。
同図に示すように、従来のＬＳＩテスタ１１０は、被試験デバイス（ＤＵＴ）１０１の出力データを比較電圧とレベル比較するレベルコンパレータ１１１と、被試験デバイス１０１の出力データを所定の期待値と比較するパターン比較器１１２、及び被試験デバイス１０１の出力データを所定のタイミングでパターン比較器１１２に入力するためのフリップ・フロップ１２１等を有している。
このような構成からなる従来の半導体試験装置では、まず、図示しないパターン発生器から被試験デバイス１０１に所定の試験パターン信号が入力され、被試験デバイス１０１から所定の信号が出力データとして出力される。被試験デバイス１０１から出力された出力データはレベルコンパレータ１１１に入力される。レベルコンパレータ１１１に入力された出力データは、比較電圧とレベル比較され、フリップ・フロップ１２１に出力される。
フリップ・フロップ１２１では、レベルコンパレータ１１１からの信号が入力データとして保持され、図示しないタイミング発生器からのストローブをクロック信号として、所定のタイミングで出力データが出力される。フリップ・フロップ１２１から出力された出力データは、パターン比較器１１２に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。この比較結果により、出力データと期待値との一致，不一致が検出され、被試験デバイス１０１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われる。
このように、従来の半導体試験装置（ＬＳＩテスタ）では、被試験デバイスから出力される出力データは、テスタ内部で予め定められたタイミングで出力されるストローブのタイミングで取得されるようになっており、このストローブは、被試験デバイスと独立に設けられたタイミング発生器から出力されるタイミング信号となっていた。ところが、このようにテスタから出力される独立したタイミング信号によって被試験デバイスの出力データを取得する従来の半導体試験装置では、デバイス内部でシステムクロックよりも高速な内部クロックが生成され、その内部クロックのタイミングで出力データが出力される高速デバイスの試験に対応できないという問題が発生した。
近年、ＬＳＩの高速化の進展が著しく、データ転送の高速化を図るため、例えばＯＤＲ（Ｏｃｔａｌ  Ｄａｔａ  Ｒａｔｅ）型デバイスに代表される新たな半導体デバイスが提供されている。この種のデバイスは、第９図に示すように、ＰＬＬ回路等によってデバイス１０１のシステムクロックのｎ倍の周波数の内部クロックが生成され、システムクロックよりも高速な内部クロックのタイミングでデータ出力が行われるようになっている。例えば、ＯＤＲ型のデバイスでは、システムクロックの４倍の内部クロックが生成され、更にこの内部クロックの立ち上がりと立ち下がりの両エッジに同期してＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）でデータが出力されることで、システムクロックの８倍のデータレートのデータ出力が実現されている。ＤＤＲは、各クロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングでデータ転送を行う方式で、クロックの立ち上がりエッジ（又は立ち下がりエッジ）のみでデータ転送を行うＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）方式と比べて、同じクロックサイクルで２倍のデータ転送が可能となるものである。
このようなデバイスについて試験を行う場合には、デバイスのシステムクロックの立ち上がり及び立ち下がりの両エッジタイミングで、かつ、システムクロックの数倍の周波数で出力される内部クロックのデータレートでデータを取得しなければならない。
しかしながら、上述したように、従来の半導体試験装置では、被試験デバイスからの出力データは、被試験デバイスとは独立したタイミング発生器から出力されるタイミング信号によって取得されるようになっていた。このため、出力データを被試験デバイスから出力されるクロックのエッジタイミングで取得することも、システムクロックの数倍の周波数の内部クロックのデータレートで取得することもできなかった。
すなわち、従来の半導体試験装置の構成では、システムクロックのエッジタイミングで、かつ、システムクロックよりも高速な内部クロックのデータレートでデータ出力が行われるデバイスについて試験を実施することができなかった。
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、被試験デバイスから出力されるシステムクロックを取得し、当該システムクロックの立ち上がりや立ち下がりのエッジタイミングで、システムクロックより高速の内部クロックの周波数のリカバリクロックを取得することにより、システムクロックのエッジタイミングで、かつ、システムクロックよりも高速な内部クロックのデータレートでデータが出力される被試験デバイス、例えばＯＤＲ（Ｏｃｔａｌ  Ｄａｔａ  Ｒａｔｅ）型デバイスに代表されるような高速デバイスの試験を可能とした半導体試験装置の提供を目的とする。
【発明の開示】
上記目的を達成するため、本発明の半導体試験装置は、請求の範囲第１項に記載するように、被試験デバイスから出力されるクロックを入力し、このクロックを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力するとともに、当該レベルデータの立ち上がりエッジ及び／又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に入力し、選択されたレベルデータのエッジタイミングを示す位置データを出力する第一のタイムインターポレータと、被試験デバイスから出力される出力データを入力し、この出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第二のタイムインターポレータと、第一のタイムインターポレータから出力される位置データを入力，保持し、一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力するディジタルフィルタと、第二のタイムインターポレータから出力される時系列のレベルデータを入力し、当該レベルデータをディジタルフィルタから出力されるリカバリクロックのエッジタイミングで選択して被試験デバイスの被測定データとして出力するデータ選択回路と、を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、まず、第一及び第二のタイムインターポレータを備えることにより、被試験デバイスから出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。この時系列のレベルデータは、被試験デバイスのクロック（及び出力データ）の信号変化点であるエッジタイミングを示すものである。従って、タイムインターポレータに被試験デバイスから出力されるシステムクロック信号を入力し、そのエッジタイミングを示すレベルデータ及び位置データを取得することにより、当該位置データを、被試験デバイスの出力データを取得するためのタイミング信号として用いることができる。
特に本発明では、エッジセレクタを備え、タイムインターポレータで取得される時系列のレベルデータを、▲１▼クロックの立ち上がりエッジ、▲２▼立ち下がりエッジ、又は、▲３▼立ち上がり及び立ち下がりの両エッジのタイミングを示すレベルデータとして選択的に出力することができる。これにより、被試験デバイスのクロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで出力データを取り込むことが可能となり、ＤＤＲ型デバイスにも対応できるようになる。
また、このようにクロックの立ち上がりエッジと立ち下がりエッジのレベルデータを選択的に出力可能とすることで、例えばＤＤＲ型デバイスにおいて立ち下がりエッジ（又は立ち上がりエッジ）の精度が悪い場合に、立ち上がりエッジ（又は立ち下がりエッジ）のみを用いて出力データを取り込むことも可能となる。
そして、本発明の試験装置では、更にディジタルフィルタを備えることにより、タイムインターポレータで取得されるクロックの位置データを保持，格納し、例えばシステムクロックのｎ倍の周波数等の所望のタイミングに補正されたリカバリクロックとして出力することができる。
第一のタイムインターポレータでは、クロックのエッジタイミングを示すレベルデータ及び位置データを取得することができるが、例えば、被試験デバイスがシステムクロックのｎ倍の周波数の内部クロックに従ってデータを出力する場合、１／ｎの周波数のシステムクロックのエッジタイミングが得られても、ｎサイクルに１回の立ち上がりエッジ又は立ち下がりエッジしか検出できず、他のサイクルでは信号変化点（立ち上がりエッジ又は立ち下がりエッジ）が検出できず、その結果、ｎ倍の周波数の内部クロックのタイミングエッジはｎサイクルに１回しか取得できないことになる。
また、被試験デバイスから出力されるクロック信号はジッタを有しており、取得されるレベルデータ及び位置データが示すエッジタイミングが、試験データを取得するためのタイミング信号として適正なタイミングとならない場合もある。
そこで、タイムインターポレータで取得される被試験デバイスのシステムクロックの位置データをディジタルフィルタに入力，格納することにより、例えばシステムクロックのｎ倍の周波数の内部クロックに対応した周期のエッジタイミングを示すクロック信号であって、正確かつ適正なタイミングに補正されたリカバリクロックを出力させることができる。そして、このリカバリクロックを選択信号として被試験デバイスの出力データを選択するデータ選択回路を備えることで、タイムインターポレータで取得される出力データの時系列のレベルデータを、所定の期待値データと比較される被測定データとして選択，出力することができる。
これにより、被試験デバイスから出力される出力データが当該デバイスから出力されるシステムクロックより高速の内部クロックに基づいて出力される場合にも、また、システムクロックがジッタにより変動した場合にも、所望の周波数で適正なエッジタイミングを示すリカバリクロックを出力することができる。
このように、本発明に係る半導体試験装置によれば、被試験デバイスのシステムクロックの周波数やジッタの影響等に左右されない所望のリカバリクロックを取得でき、このリカバリクロックを用いて被試験デバイスの出力データを取り込むことが可能となり、ＯＤＲ型デバイス等の高速化された半導体デバイスであっても、容易かつ確実に正確な試験を実施できるようになる。
具体的には、請求の範囲第２項に記載するように、第一のタイムインターポレータは、被試験デバイスから出力されるクロックを入力する並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、複数の順序回路から出力される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がり及び立ち下がりエッジを示すレベルデータを選択的に出力するエッジセレクタと、エッジセレクタで選択されるレベルデータを入力し、エッジタイミングを示す位置データに符号化して出力するエンコーダと、を備え、ディジタルフィルタは、第一のタイムインターポレータから出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する、直列に接続された一又は二以上のレジスタを備え、このレジスタから出力される一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力し、第二のタイムインターポレータは、被試験デバイスから出力される出力データを入力する並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、を備え、データ選択回路は、ディジタルフィルタから出力されるリカバリクロックを選択信号として、第二のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスの被測定データとして出力するセレクタを備える構成としてある。
また、請求の範囲第３項に記載するように、エッジセレクタは、一の順序回路の反転出力と次段の順序回路の非反転出力を入力する第一のＡＮＤ回路と、一の順序回路の非反転出力と次段の順序回路の反転出力を入力する第二のＡＮＤ回路と、第一及び第二のＡＮＤ回路の出力を入力するＯＲ回路と、第一のＡＮＤ回路，第二のＡＮＤ回路及びＯＲ回路の出力のいずれかを選択するセレクタとからなる、一又は二以上のセレクタ回路からなる構成としてある。
このような構成からなる本発明の半導体試験装置によれば、エッジセレクタを含む第一及び第二のタイムインターポレータ，ディジタルフィルタ及びデータ選択回路を、順序回路や遅延回路，エンコーダ，レジスタ，セレクタ，ＡＮＤ回路，ＯＲ回路等、既存の手段を用いて簡単に構成することができる。これにより、ＬＳＩテスタが複雑化，大型化，高コスト化等することなく、簡易な構成によって本発明に係る半導体試験装置を実現することができる。
また、このように順序回路や遅延回路，レジスタで構成される本発明の半導体試験装置によれば、順序回路やレジスタの数、遅延回路の遅延量を変更することで、タイムインターポレータ及びディジタルフィルタにおける時系列のレベルデータや位置データのビット幅（順序回路，レジスタの数）や分解能（遅延回路の遅延量）を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるＬＳＩにも対応できる汎用性，利便性の高い半導体試験装置を実現することが可能となる。
なお、タイムインターポレータ及びディジタルフィルタに備えられる順序回路やレジスタは、フリップ・フロップやラッチ等、既存の回路を用いて簡単に構成することができる。但し、被試験デバイスからの出力データを一定のタイミング間隔で取得して時系列のレベルデータとして出力できる限り、また、エッジタイミングを示す位置データを保持，格納して所定のタイミングで出力できる限り、フリップ・フロップやラッチの他、どのような回路構成とすることもできる。
そして、本発明の半導体試験装置は、請求の範囲第４項に記載するように、ディジタルフィルタは、第一のタイムインターポレータから入力される位置データのエッジの有無を検出し、エッジが検出された場合に、レジスタに格納された位置データを出力させるエッジ検出回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、エッジ検出回路を備えることで、第一のタイムインターポレータで取得されるクロックの位置データのうち、信号変化点を示すエッジが検出された位置データのみを、リカバリクロックの基準となる位置データとしてレジスタに格納，出力させることができる。
例えばＯＤＲ型デバイスのシステムクロックの場合、出力データのデータレートの１／８となる。このため、第一のタイムインターポレータで取得されるシステムクロックの立ち上がり又は立ち下がりエッジの位置データのみでは、出力データの立ち上がり及び立ち下がりエッジの８回に１回分しか信号変化点（立上がりエッジ及び立下がりエッジ）が検出されないことになり、８倍のデータレートで出力される出力データを取得することができない。
そこで、本発明では、取得される位置データのエッジの有無を検出するエッジ検出回路を備え、エッジが検出された位置データをレジスタに格納し、この位置データに基づいて内部クロックの周波数タイミングでリカバリクロックを出力するようにしてある。これによって、被試験デバイスのシステムクロックのエッジタイミングを所定の周波数で出力し、被試験デバイスの出力データのデータレートに対応したリカバリクロックを出力することができる。
また、このようにエッジが検出されたシステムクロックの位置データに基づいてリカバリクロックを出力することで、例えば、取得された位置データの平均値を求めてリカバリクロックとして出力する場合にも、実際のシステムクロックのエッジタイミングを反映した正確なタイミングを示すリカバリクロックを出力することができ、より正確で信頼性の高い半導体試験を実施できる。
また、請求の範囲第５項に記載するように、ディジタルフィルタのレジスタは、エッジ検出回路で検出される位置データのエッジの有無に拘わらず、格納している位置データを所定のタイミングで出力する構成としてある。
このような構成からなる本発明の半導体試験装置によれば、第一のタイムインターポレータで取得されるクロックの位置データの信号変化点を示すエッジが検出されない場合に、レジスタに既に格納されている前サイクルのクロックの位置データを所定のタイミングで出力させることができ、この前サイクルの位置データに基づいてリカバリクロックを出力することができる。
第一のタイムインターポレータから出力されるクロックの位置データのうち、上述した請求の範囲第４項のように、エッジが検出された位置データのみをレジスタに格納してリカバリクロックの基準とすることもできるが、例えばジッタの影響等により位置データのエッジが検出されない場合などに、取得できる位置データが少なくなったり、位置データを取得できる周期も一定とならないことがある。このため、例えば複数の位置データの平均値を求めてリカバリクロックを出力する場合に、正確なリカバリクロックを出力させるためにレジスタを多数備える必要が生じる。そこで、本発明では、取得される位置データのエッジが検出されない場合には、既に前サイクルで格納されているエッジが検出された位置データをレジスタから出力させ、その位置データに基づいてリカバリクロックを出力することができるようにしてある。
これにより、実際に取得される位置データのエッジタイミングを反映しつつ、位置データの取得周期を一定とし、レジスタの設置数の最適化を図ることができ、テスタ構成が複雑化，大型化，高コスト化等することなく、簡易な構成で、信頼性の高い半導体試験装置を実現できる。
なお、第一のタイムインターポレータのクロックの位置データのエッジが検出されない場合に、レジスタに格納されている前サイクルの位置データをリカバリクロックの基準として出力させるか否かは切替可能に構成できる。これにより、例えば被試験デバイスのクロックの実際のエッジタイミングのみを用いることで、より厳密な機能試験やジッタ解析等を行うような場合には、エッジが検出された位置データのみを選択し、一定周期の平均値から被試験デバイスの出力データやクロックデータを検査するロジック試験を行うような場合には、既に格納されている前サイクルの位置データも使用するというように、試験内容等に応じて位置データを選択的に採用することができる。
また、請求の範囲第６項に記載するように、レジスタが二以上備えられる場合に、ディジタルフィルタは、二以上のレジスタからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値を前記リカバリクロックとして出力する平均値算出回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、ディジタルフィルタに複数のレジスタと、各レジスタの位置データを入力する平均値算出回路を備えることで、タイムインターポレータから出力される位置データを複数のレジスタに格納し、この複数の位置データの平均値を算出してリカバリクロックとして出力できる。これにより、複数の位置データが示すエッジタイミングの平均値を本発明に係るリカバリクロックとして用いることができ、各被試験デバイスの実際のシステムクロックのエッジタイミングを反映した正確かつ適正なタイミング信号とすることが可能となり、クロックのエッジが検出されない場合や、ジッタによりエッジタイミングが変動した場合にも、被試験デバイスのクロックのエッジタイミングを正確に示すリカバリクロックを取得することができる。
また、請求の範囲第７項に記載するように、ディジタルフィルタは、二以上のレジスタのうち一のレジスタから出力される位置データと、平均値算出回路から出力される平均値のいずれか一方を選択してリカバリクロックとして出力する平均値切替スイッチを備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、平均値切替スイッチを備えることで、ディジタルフィルタから出力されるリカバリクロックとして、特定のレジスタから出力される位置データと、複数のレジスタの位置データの平均値とを、選択的に切り替えて出力させることができる。
これにより、例えば、被試験デバイスのシステムクロックのジッタによるタイミング変動を考慮した機能試験を行うような場合には、複数のレジスタの平均値をリカバリクロックとして出力し、ジッタによるタイミング変動に拘わらず、被試験デバイスのシステムクロックや出力データ自体を検査するロジック試験を行うような場合には、複数のレジスタのうち、一のレジスタから出力される位置データをリカバリクロックとして使用するというように、試験内容等に応じてリカバリクロックを選択的に使い分けることが可能となり、より汎用性，拡張性に優れた半導体試験装置を実現することができる。
また、請求の範囲第８項に記載するように、ディジタルフィルタは、レジスタから出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正してリカバリクロックとして出力するタイミング補正回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、タイミング補正回路を備えることにより、一のレジスタから出力される位置データや、二以上のレジスタから出力される位置データの平均値に対して、セットアップタイムやホールドタイム等を加味した設定値（補正値）を加算し、適正なエッジタイミングに補正されたリカバリクロックを出力させることができる。
一般に、出力データをクロック信号により安定的に取得するためには、クロックに対する出力データのセットアップタイム（又はホールドタイム）を考慮する必要がある。そこで、本発明では、ディジタルフィルタのレジスタから出力される位置データに対して、セットアップタイムやホールドタイムの設定値を加算するタイミング補正回路を備えることにより、出力データのセットアップタイムやホールドタイムを加味して適正なエッジタイミングに補正されたリカバリクロックを出力できるようにしてある。これにより、タイムインターポレータから出力される時系列のレベルデータを、より適正なタイミングに補正されたリカバリクロックによって取得することができ、より正確で信頼性の高い半導体試験装置を提供することができる。
また、請求の範囲第９項に記載するように、本発明の半導体試験装置では、ディジタルフィルタから出力されるリカバリクロックを複数入力し、各リカバリクロックの示すエッジタイミングの位相差を検出して、被試験デバイスのクロックのジッタを取得するジッタ検出回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、複数のリカバリクロックを入力するジッタ検出回路を備えることにより、各リカバリクロックのエッジタイミングを示す位置データを減算処理することで、リカバリクロック間の位相差を検出することができる。また、この位相差の分布を取得し、位相差のばらつきや広がりを示す分布データとして出力することができる。リカバリクロックの位相差は、被試験デバイスのシステムクロックのジッタを示すものであり、リカバリクロックの位相差とその分布データを取得することにより、被試験デバイスのクロック及び出力データジッタ解析を行うことが可能となる。
これにより、本発明では、例えば、オシロスコープ等の操作による誤差や測定作業の困難性等、既存のジッタ測定器を用いる場合のような問題が生じることなく、容易かつ正確，確実に、精度の高い被試験デバイスの出力データ及びクロックのジッタ解析を行うことができる。
さらに、本発明の半導体試験装置は、請求の範囲第１０項に記載するように、第一及び第二のタイムインターポレータをそれぞれ接続し、当該第一及び第二のタイムインターポレータから出力されるデータを所定のデータ選択回路に分配するバスを備える構成としてある。
このような構成とすることにより、本発明の半導体試験装置では、第一，第二のタイムインターポレータから出力される時系列のレベルデータは、バスを介してデータ選択回路に振り分けて入力することができ、所望のクロックを所望の出力データに割り当ててデータ選択回路に入力して被測定データを取得することができる。これにより、被試験デバイスに応じて第一，第二のタイムインターポレータ及びデータ選択回路が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて被測定データを取り込むことができ、より汎用性，利便性の高いＬＳＩテスタを実現することができる。
【図面の簡単な説明】  第１図は、本発明の第一実施形態に係る半導体試験装置の構成を示すブロック図である。
第２図は、被試験デバイスのシステムクロックから得られるリカバリクロックのタイミングで内部クロックに従って出力される出力データを取得するＨｏｌｄ  Ｅｄｇｅモードの動作例を示す信号図である。
第３図は、Ｈｏｌｄ  Ｅｄｇｅモードの動作例を示す信号図で、エッジセレクタのモードとしてＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅを選択した場合である。
第４図は、Ｈｏｌｄ  Ｅｄｇｅモードの動作例を示す信号図で、エッジセレクタのモードとしてＤＤＲ：Ｂｏｔｈ  Ｅｄｇｅを選択した場合である。
第５図は、ディジタルフィルタのモード切替スイッチをＤｉｒｅｃｔ  Ｅｄｇｅに切替えた場合にシステムクロックのエッジタイミングで出力データを取得する場合の信号図で、（ａ）はクロックのエッジタイミングを立ち上がりエッジで、（ｂ）は立ち上がり及び立ち下がりの両エッジでデータを取得する場合である。
第６図は、エッジセレクタのモードをＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅモードに切替えてディジタルフィルタにおいてシステムクロックの立ち上がり及び立ち下がりのエッジタイミングでリカバリクロックを取得する場合の信号図である。
第７図は、本発明の第二実施形態に係る半導体試験装置の構成を示すブロック図である。
第８図は、従来の一般的な半導体試験装置の概略構成を示すブロック図である。
第９図は、システムクロックより高速な内部クロックのデータレートでデータを出力する半導体デバイスの概略構成を示すブロック図である。
【発明を実施するための最良の形態】  以下、本発明に係る半導体試験装置の好ましい実施形態について、図面を参照しつつ説明する。
［第一実施形態］
まず、第１図〜第６図を参照して、本発明に係る半導体試験装置の第一実施形態について説明する。
第１図は、本発明の第一実施形態に係る半導体試験装置の構成を示すブロック図である。同図に示すように、本実施形態に係る半導体試験装置は、被試験デバイス（ＤＵＴ）１の機能試験を行うＬＳＩテスタ１０を備えており、ＬＳＩテスタ１０が被試験デバイス１から出力される出力データを被測定データとして取得し、これを所定の期待値データと比較することにより、当該被試験デバイス１の良否を判定するようになっている。
被試験デバイス１は、図示しないパターン発生器等から信号が入力されることにより所定の出力データを出力するとともに、クロック信号（システムクロック）を出力するようになっている。
このようにＬＳＩ自体からクロックが出力されるものとして、例えば上述した「ＲａｐｉｄＩＯ」（登録商標）や「ＨｙｐｅｒＴｒａｎｐｏｒｔ」（登録商標）等を使用したＬＳＩや、バス・システムをＰＣＩバスから「ＲａｐｉｄＩＯ」に変換するためのブリッジＬＳＩ等があり、本実施形態の試験装置では、このようなデバイスの試験が行えるようになっている。
そして、本実施形態の被試験デバイス１は、第９図で示したデバイスのように、ＰＬＬ回路等によってシステムクロックのｎ倍の周波数の内部クロックが生成され、システムクロックよりも高速な内部クロックのタイミングでデータ出力が行われるデバイスを構成するようになっている。
この種のデバイスとしては、例えばＯＤＲ型のデバイスがある。ＯＤＲ型デバイスは、システムクロックの４倍の内部クロックが生成され、更にこの内部クロックの立ち上がりと立ち下がりの両エッジに同期してデータが出力される（ＤＤＲ：Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ことで、システムクロックの８倍のデータレートのデータ出力が実現されるようになっている。本実施形態の半導体試験装置では、このようなＯＤＲ型デバイスについても正確な試験が行えるようになっている。
ＬＳＩテスタ１０は、被試験デバイス１から出力されるクロック及び出力データを各チャンネル（各ソースシンクロナス回路）に入力することで、被試験デバイス１のシステムクロックから所望の周波数で、かつ、適正なエッジタイミングを示すリカバリクロックを取り出し、当該リカバリクロックが示すタイミングで出力データを取得して、被測定データとして出力できるようにしたものである。
具体的には、ＬＳＩテスタ１０は、第１図に示すように、被試験デバイス１から出力されるクロック信号を入力するクロック側のソースシンクロナス回路（クロックリカバリ回路）１０ａを備えるとともに、被試験デバイス１から出力される出力データを入力するデータ側のソースシンクロナス回路１０ｂ，１０ｃ．．．１０ｎ（図示せず）を備えている。
各ソースシンクロナス回路１０ａ，１０ｂ，１０ｃ．．．は、クロック側にディジタルフィルタ４０が備えられることを除いて同様の構成となっており、被試験デバイス１から出力されるクロック又は出力データを、それぞれ一定のタイミング間隔を有する複数のストローブで取得して、時系列のレベルデータとして出力するとともに、当該時系列のレベルデータを用いて被試験デバイス１のクロックのエッジタイミングで出力データを選択，取得できるようになっている。
各ソースシンクロナス回路１０ａ，１０ｂ，１０ｃ．．．は、被試験デバイス１から出力される各クロック及び出力データについてパーピン対応となっており、それぞれほぼ同一構成の回路が一つずつ割り当てられるようになっている。
本実施形態では、第１図に示すように、被試験デバイス１のクロック側に一つのソースシンクロナス回路１０ａが備えられるとともに、被試験デバイス１の出力データ側に１〜ｎ個のソースシンクロナス回路１０ｂ，１０ｃ．．．が備えられている。クロック側のソースシンクロナス回路１０ａは、データ側のソースシンクロナス回路１０ｂ，１０ｃ．．．と異なり、ディジタルフィルタ４０を備えたクロックリカバリ回路を構成している。
そして、各ソースシンクロナス回路１０ａ，１０ｂ，１０ｃ．．．が、タイムインターポレータ・バス５０を介して相互に接続されており、後述するように、タイムインターポレータ・バス５０の制御により、所定のチャンネル（ソースシンクロナス回路）間で信号の入出力が行われるようになっている。
各ソースシンクロナス回路は、第１図に示すように、クロック側，出力側とも、それぞれがほぼ同一の構成となっており、具体的には、レベルコンパレータ１１と、パターン比較器１２を備えるとともに、タイムインターポレータ２０，  及びディジタルフィルタ４０を備えている。
レベルコンパレータ１１は、従来のＬＳＩテスタの場合と同様、被試験デバイス１からの出力信号（クロック又は出力データ）を入力し、所定の比較電圧とレベル比較して、タイムインターポレータ２０に信号を出力する。
パターン比較器１２は、後述するタイムインターポレータ２０及びディジタルフィルタ４０を介してセレクタ３０で選択された被試験デバイス１の出力データを所定の期待値と比較し、試験結果を出力する。
タイムインターポレータ２０は、被試験デバイス１から出力されるクロック又は出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する。
具体的には、タイムインターポレータ２０は、複数の順序回路となるフリップ・フロップ２１ａ〜２１ｎと、遅延回路２２，エッジセレクタ２３及びエンコーダ２８を備えている。
複数のフリップ・フロップ２１ａ〜２１ｎは、本実施形態では並列に接続されたＤ型フリップ・フロップ群からなり、それぞれレベルコンパレータ１１を介して被試験デバイスから出力される出力信号（クロック又は出力データ）を、入力データとして入力する。そして、遅延回路２２を介して入力されるストローブをクロック信号として、所定のタイミングで入力されたデータを出力する。
なお、複数のフリップ・フロップ２１ａ〜２１ｎの一番目のフリップ・フロップ２１ａは初期値用で、後述するセレクタ３０には二番目以降のフリップ・フロップ２１ｂ〜２１ｎの出力データが入力される。
ここで、各タイムインターポレータ２０に備えられる複数の順序回路としては、本実施形態のフリップ・フロップ２１ａ〜２１ｎ以外の順序回路、例えば、ラッチによって構成することもできる。
このようにタイムインターポレータ２０の順序回路としてラッチを備えるようにしても、本実施形態の場合と同様の効果を奏することができる。
また、タイムインターポレータ２０に備えられる順序回路は、被試験デバイス１からのクロック及び出力データを一定のタイミング間隔で取得し、時系列のレベルデータとして出力できる限り、本実施形態で示したフリップ・フロップ２１ａ〜２１ｎやラッチの他、どのような回路構成であっても良い。
遅延回路２２は、一定のタイミング間隔で遅延させたストローブを複数のフリップ・フロップ２１ａ〜２１ｎのクロック端子に順次入力し、当該フリップ・フロップ２１ａ〜２１ｎから時系列のレベルデータを出力させる。
ここで、複数のフリップ・フロップ２１ａ〜２１ｎの数及び遅延回路２２の遅延量は任意に設定，変更することができ、タイムインターポレータ２０で取得される時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を所望の値に設定することができる。
これにより、試験対象となる被試験デバイス１のデータレートやジッタ幅等に応じて、取得される時系列のレベルデータを種々に設定でき、どのようなＬＳＩにも対応が可能となっている。
また、フリップ・フロップ２１ａ〜２１ｎに入力されるストローブは任意のタイミング，周波数に設定でき、クロック側と出力データ側とで入力のタイミングや遅延量を異ならせることもできる。本実施形態では、ソースシンクロナス回路の各チャンネル１０ａ〜１０ｎごとに異なるタイミング発生器等を備えることにより、クロック側と出力データ側とで、それぞれ独立してストローブを入力できるようにしてある（第１図に示すＳＴＲＢ参照）。これにより、被試験デバイス１から出力されるクロックと出力データの位相差に応じて適切なタイミングに調節することが可能となる。被試験デバイス１から出力されるクロックと出力データは、位相が常に一致しているとは限らず、例えば、セットアップタイムがマイナスとなることも、プラスとなることもある。従って、そのような場合に、ストローブのタイミングをクロック側と出力データ側とでそれぞれ異ならせることにより、位相差のあるクロックと出力データに適切なタイミングでストローブが出力されるように調節することができる。
エッジセレクタ２３は、フリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力して、当該レベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを選択的に出力するようになっている。
具体的には、本実施形態のエッジセレクタ２３は、二個のＡＮＤ回路２４，２５と、一個のＯＲ回路２６、及び一個のセレクタ２７からなるセレクタ回路群が、フリップ・フロップ２１ａ〜２１ｎの出力に対応して複数備えられている。
第一のＡＮＤ回路２４（２４ａ〜２４ｎ）は、第１図に示すように、複数のフリップ・フロップ２１ａ〜２１ｎのうちの一のフリップ・フロップ（例えば２１ａ）の反転出力と次段のフリップ・フロップ（例えば２１ｂ）の非反転出力を入力するＡＮＤ回路である。この第一のＡＮＤ回路２４の出力が、クロックの立ち上がりエッジを示すＳＤＲ用のレベルデータとして選択される（ＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅモード）。
第二のＡＮＤ回路２５（２５ａ〜２５ｎ）は、第１図に示すように、複数のフリップ・フロップ２１ａ〜２１ｎのうちの一のフリップ・フロップ（例えば２１ａ）の非反転出力と次段のフリップ・フロップ（例えば２１ｂ）の反転出力を入力するＡＮＤ回路である。この第二のＡＮＤ回路２５の出力が、クロックの立ち下がりエッジを示すＳＤＲ用のレベルデータとして選択される（ＳＤＲ：Ｆａｌｌ  Ｅｄｇｅモード）。
ＯＲ回路２６（２６ａ〜２６ｎ）は、第１図に示すように、第一及び第二のＡＮＤ回路２４，２５の出力を入力するＯＲ回路である。このＯＲ回路２６の出力が、クロックの立ち上がり及び立ち下がりの双方のエッジを示すＤＤＲ用のレベルデータとして選択される（ＤＤＲ：Ｂｏｔｈ  Ｅｄｇｅモード）。
セレクタ２７（２７ａ〜２７ｎ）は、第１図に示すように、第一のＡＮＤ回路２４，第二のＡＮＤ回路２５及びＯＲ回路２６の各出力を入力し、エッジセレクト信号の切替によりいずれかを選択，出力するマルチプレクサ等からなる選択回路である。
このようなエッジセレクタ２３を備えることにより、フリップ・フロップ２１ａ〜２１ｎを介して複数のストローブで取得される時系列のレベルデータが入力されると、セレクタ２７ａ〜２７ｎの選択により、▲１▼第一のＡＮＤ回路２４の出力（立ち上がりエッジのみ；ＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅモード）、▲２▼第二のＡＮＤ回路２５の出力（立ち下がりエッジのみ；ＳＤＲ：Ｆａｌｌ  Ｅｄｇｅモード）、▲３▼ＯＲ回路２６の出力（立ち上がり及び立ち下がり双方のエッジ；ＤＤＲ：Ｂｏｔｈ  Ｅｄｇｅモード）のいずれかのモードが選択されて出力され、選択されたレベルデータが示すエッジタイミングが次段のエンコーダ２８で符号化される。
なお、エッジセレクタ２３を構成する複数のセレクタ回路群は、複数のフリップ・フロップ２１ａ〜２１ｎの出力のうち、一のフリップ・フロップと次段のフリップ・フロップの出力を入力するようになっているので、セレクタ２７ａ〜２７ｎで選択されて出力されるレベルデータは、フリップ・フロップ２１ａ〜２１ｎから出力されるレベルデータより１ビット分少ないデータとなる。例えば、５個のフリップ・フロップ２１ａ〜２１ｅから５ビット分のレベルデータが出力される場合、エッジセレクタ２３で選択，出力されるレベルデータは４個のセレクタ２７ａ〜２７ｄを介して出力される４ビットのデータとなる。
従って、エッジセレクタ２３に備えられる各回路、すなわち、第一のＡＮＤ回路２４ａ〜２４ｎ，第二のＡＮＤ回路２５ａ〜２５ｎ，ＯＲ回路２６ａ〜２６ｎ，セレクタ２７ａ〜２７ｎの数は、それぞれ、フリップ・フロップ２１ａ〜２１ｎよりも一つ少ない数（１〜ｎ−１個）となる。
エンコーダ２８は、エッジセレクタ２３の複数のセレクタ２７ａ〜２７ｎから出力される時系列のレベルデータを入力し、当該レベルデータを符号化して出力するようになっている。具体的には、エンコーダ２８には、フリップ・フロップ２１ａ〜２１ｎから一定間隔で順次出力されるデータが、エッジセレクタ２３の各セレクタ２７ａ〜２７ｎを介して順次入力され、すべてのデータが揃ったタイミングでエンコーディングを行い、その結果が出力される。
これにより、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータが、エッジセレクタ２３を経由して選択され、選択されたレベルデータが符号化された位置データとして出力されることになる。
本実施形態では、クロック側のソースシンクロナス回路１０ａのエンコーダ２８で符号化される位置データが、ディジタルフィルタ４０に入力されることで、被試験デバイス１のシステムロックのエッジタイミングを示すリカバリクロックが取得されるようになっている。
そして、出力データ側のソースシンクロナス回路１０ｂ，１０ｃ．．では、フリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータは、セレクタ３０に入力データとしてそのまま入力されるようになっており、この出力データ側のセレクタ３０に入力されたレベルデータのうち、一のデータが、ディジタルフィルタ４０から出力されるリカバリクロックによって選択され、選択された一のデータが被試験デバイス１の被測定データとして出力されることになる。
なお、出力データ側のソースシンクロナス回路１０ｂ，１０ｃ．．．では、本実施形態ではエッジセレクタ２３とエンコーダ２８は使用されない（第１図参照）。従って、出力データ側のタイムインターポレータ２０については、エッジセレクタ２３及びエンコーダ２８を省略することができる。
セレクタ３０は、複数のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力データとして入力するとともに、ディジタルフィルタ４０から出力されるリカバリクロック、又はエンコーダ２８から出力される位置データを選択信号として入力するデータ選択回路である。そして、リカバリクロック（又はエンコーダ２８の位置データ）が示すエッジタイミング、すなわち、被試験デバイス１のシステムクロックのエッジタイミングで、当該システムクロックのより高速の内部クロックの周波数タイミングで、被試験デバイス１の出力データを選択し、当該被試験デバイス１の被測定データとして取得するようになっている。
具体的には、セレクタ３０は、マルチプレクサ等からなり、データ入力側に複数の各フリップ・フロップのうち初期値用のフリップ・フロップ２１ａを除くフリップ・フロップ２１ｂ〜２１ｎの各出力が直接接続されるとともに、セレクト信号端子にはタイムインターポレータ・バス５０が接続されている。
そして、出力データ側のセレクタ３０には、出力データ側のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、入力データとしてエッジセレクタ２３及びエンコーダ２８を介さず直接入力されるとともに、タイムインターポレータ・バス５０の制御により、クロック側のディジタルフィルタ４０で取得されるリカバリクロックか、又はクロック側のエンコーダ２８で取得される位置データが選択信号として選択的に入力される。
これにより、出力データ側のセレクタ３０では、出力データ側タイムインターポレータ２０のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、ディジタルフィルタ４０からのリカバリクロック、又はエンコーダ２８からの位置データを選択信号として、一のデータが選択されることになる。
そして、このセレクタ３０で選択された被試験デバイス１の出力データが、パターン比較器１２に出力され、パターン比較器１２で所定の期待値と比較され、試験結果が出力されることになる。
このセレクタ３０の選択信号の切替は、後述するディジタルフィルタ４０の切替スイッチ４７によって行われる。
一方、クロック側のセレクタ３０には、クロック側のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、入力データとしてエッジセレクタ２３及びエンコーダ２８を介さず直接入力されるとともに、上述したディジタルフィルタ４０の切替スイッチ４７の制御により、クロック側のエンコーダ２８で取得される位置データ、又はクロック側のディジタルフィルタ４０で取得されるリカバリクロックが選択信号として選択的に入力される。
これにより、クロック側のセレクタ３０では、被試験デバイス１のシステムクロックがデータとして選択されることになり、クロック側タイムインターポレータ２０のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータとして取得される被試験デバイス１のクロックを、ディジタルフィルタ４０からのリカバリクロック、又はエンコーダ２８からの位置データを選択信号として、当該デバイスのクロックの信号変化点であるエッジタイミングを示すレベルデータによって取り込むことができる。従って、被試験デバイス１のクロックについて期待値が設定されている場合、セレクタ３０を介して出力されるクロックデータを、クロック側のパターン比較器１２で所定の期待値と比較することができる。
ここで、クロック側及び出力データ側の各セレクタ３０は、タイムインターポレータ・バス５０の制御により、入力される選択信号が切り換えられるようになっており、所望のセレクタ３０が使用できるようになっている。
具体的には、出力データ側のセレクタ３０を使用して、被試験デバイス１の出力データを期待値と比較する場合には、タイムインターポレータ・バス５０を介して、ディジタルフィルタ４０のリカバリクロック、又はクロック側のエンコーダ２８からの信号が、選択信号として出力側のセレクタ３０に入力される。この場合、クロック側のセレクタ３０（及びパターン比較器１２）は使用されないことになる。
一方、クロック側のセレクタ３０を使用して、被試験デバイス１のクロックを期待値と比較する場合には、タイムインターポレータ・バス５０の制御により、ディジタルフィルタ４０のリカバリクロック、又はクロック側のエンコーダ２８からの信号は出力側のセレクタ３０に入力されない。この場合には、出力データ側のセレクタ３０（及びパターン比較器１２）は使用されないことになる。
このように、本実施形態では、クロック側及び出力データ側の各セレクタ３０は、試験内容等に応じてタイムインターポレータ２０からの出力信号が選択的に入力されるようになっている。その結果、試験内容等によっては、セレクタ３０は、クロック側又は出力データ側のソースシンクロナス回路の少なくとも一方に備えられれば良く、クロック側又は出力データ側のいずれかのセレクタ３０を省略することも可能となる。
ディジタルフィルタ４０は、クロック側のソースシンクロナス回路１０ａに備えられ、クロック側のタイムインターポレータ２０のエンコーダ２８から出力されるクロックの位置データを入力，保持し、一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力する。具体的には、ディジタルフィルタ４０は、複数のレジスタ４１（４１ａ〜４１ｎ）と、エッジ検出回路４２，エッジ切替スイッチ４３，平均値算出回路４４，平均値切替スイッチ４５，タイミング補正回路４６及びモード切替スイッチを備えている。
複数のレジスタ４１ａ〜４１ｎは、第１図に示すように、直列に接続された所定数（１〜ｎ）のレジスタ群からなり、クロック側のタイムインターポレータ２０のエンコーダ２８から出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する。例えばエンコーダ２８が３ビットの位置データを出力する場合には、各レジスタ４１ａ〜４１ｎは３ビットの位置データを入力，格納するとともに、所定のトリガ信号が入力されることで、格納している３ビットの位置データを出力するようになっている。
より具体的には、レジスタ４１ａ〜４１ｎは、まず、エンコーダ２８の位置データが最前段のレジスタ４１ａに入力，格納され、この位置データが所定のタイミングで出力されて、直列に接続された次段のレジスタ４１ｂ〜４１ｎに順次入力される。最後段のレジスタｎから出力される位置データは、後述する平均値算出回路４４に入力される。
また、各レジスタ４１ａ〜４１ｎから出力される位置データは、次段のレジスタに入力されると同時に、それぞれ、平均値算出回路４４にも入力されるようになっている。これによって、平均値算出回路４４において、各レジスタ４１ａ〜４１ｎの位置データが示すエッジタイミングの平均値が算出されることになる。
さらに、最前段のレジスタ４１ａから出力される位置データは、後述する平均値切替スイッチ４５にも入力されるようになっている。これによって、平均値算出回路４４から出力される位置データの平均値と、最前段のレジスタ４１ａから出力される位置データの、いずれか一方の位置データが選択されるようになっている。
なお、本実施形態に係るレジスタ４１ａ〜４１ｎの数は、任意に設定，変更することができ、レジスタ４１ａ〜４１ｎの数に応じて取得できる位置データの数，位置データの平均値の分解能を調整することができる。
すなわち、レジスタ４１ａ〜４１ｎは、タイムインターポレータから出力される位置データを入力する少なくとも一つのレジスタ４１ａを備えていれば良く、試験対象となる被試験デバイス１のデータレートやジッタ幅等に応じて最適な数とすることができる。
そして、このレジスタ４１ａ〜４１ｎに所定のタイミングでストローブが入力され、位置データが任意のタイミングで出力されることになる。
エッジ検出回路４２は、タイムインターポレータ２０のエンコーダ２８から入力される位置データのエッジの有無を検出する。そして、エッジが検出された場合に、最前段のレジスタ４１ａにエッジが検出された位置データを格納するとともに、各レジスタ４１ａ〜４１ｎに既に格納されている位置データを出力させるようになっている。
タイムインターポレータ２０で取得されるクロックの位置データは、クロックの周波数に応じて一定周期で信号変化点（立上がりエッジ又は立下がりエッジ）が検出される。従って、各レジスタ４１ａ〜４１ｎにおいてクロック周期より高速のストローブで位置データが取得されると、信号変化点（立上がりエッジ又は立下がりエッジ）が存在しないデータも取得されることになり、その場合には、位置データにはエッジタイミングが示されないことになる。このため、このような位置データをレジスタ４１ａ〜４１ｎに格納したとしても、その位置データからはクロックのエッジタイミングエッジは取得できないことになる。
そこで、本実施形態では、エンコーダ２８で取得される位置データのエッジの有無を検出するエッジ検出回路４２を備えることにより、エッジが検出された位置データのみをレジスタ４１ａ〜４１ｎに順次格納，出力させ、この位置データに基づいてリカバリクロックを取得するようにしてある。
具体的には、エッジ検出回路４２は、エンコーダ２８からの位置データを入力し、当該位置データのエッジの有無を検出する。そして、位置データのエッジが検出された場合には、最前段のレジスタ４１ａにイネーブル信号を出力して（第１図に示す「Ｅ」）、最前段のレジスタ４１ａをデータ入力可能状態にする。これによって、最前段のレジスタ４１ａには、エッジが検出された位置データが格納されることになる。一方、位置データのエッジが検出されない場合には、エッジ検出回路４２はイネーブル信号を出力しない。従って、位置データのエッジが検出されない場合、最前段のレジスタ４１ａは入力不能状態となり、エッジが検出されなかった位置データはレジスタ４１ａに格納されない。
そして、エッジ検出回路４２は、さらに、イネーブル信号をパルサ４２ａ（第２図に示す「Ｐ」）に入力し、各レジスタ４１ａ〜４１ｎに入力するトリガ信号に変換し、このトリガ信号を各レジスタ４１ａ〜４１ｎに入力して、各レジスタ４１ａ〜４１ｎに格納されている位置データを所定のタイミングで出力させる。
これにより、タイムインターポレータ２０で取得された位置データのうち、信号変化点を示すエッジが検出された位置データのみが、リカバリクロックの基準となる位置データとしてレジスタ４１ａ〜４１ｎに格納され、出力されることになる。そして、位置データのエッジが検出されなかった場合には、それ以降のサイクルで位置データのエッジが検出されることにより、各レジスタ４１ａ〜４１ｎに格納された位置データが出力されることになる。
このようなエッジ検出回路４２を備えることで、被試験デバイス１のシステムクロックのエッジが検出されない場合にも、既に格納されている位置データに基づいてリカバリクロックを取得することができ、システムクロックの周波数より高速なタイミングでデータを取得する場合にも、正確なリカバリクロックを安定的に出力させることができる。
また、このようにエッジ検出回路４２を設けてエッジが検出された位置データのみに基づいてリカバリクロックを出力させることで、後述する平均値算出回路４４で位置データの平均値を求めてリカバリクロックとして出力する場合に、システムクロックの実際のエッジタイミングを反映した正確なタイミングを示すリカバリクロックを出力することができるようになる。
エッジ切替スイッチ４３は、エッジ検出回路４２に接続され、エッジ検出回路４２のパルサ４２ａを介して各レジスタ４１ａ〜４１ｎに入力されるトリガ信号と、タイムインターポレータ２０の遅延回路２２から出力されるストローブとを選択的に切り替える切替え手段である。
上述したエッジ検出回路４２の制御によりエッジが検出された位置データのみをレジスタに格納してリカバリクロックの基準とした場合、クロック周波数に応じて位置データのエッジが検出されない場合があり、取得できる位置データが少なくなることがある。そこで、本実施形態では、信号切替え手段となるエッジ切替スイッチ４３を設けて、レジスタ４１ａ〜４１ｎに所定のタイミングで出力されるストローブを入力できるようにしてあり、取得される位置データのエッジの有無に拘わらず、所定の位置データを順次出力してリカバリクロックを取得できるようにしてある。
具体的には、エッジ切替スイッチ４３は、レジスタ４１ａ〜４１ｎに格納されている位置データを出力させるタイミング信号（トリガ信号）として、上述したエッジ検出回路４２のパルサ４２ａから出力されるトリガ信号を入力するモード（第２図に示す▲１▼Ｅｄｇｅ  Ｓｙｎｃ  Ｍｏｄｅ）と、タイムインターポレータ２０の遅延回路２２から出力されるストローブを入力するモード（同じく▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅ）とを切り替えるようになっている。
そして、このエッジ切替スイッチ４３を切り替えて、遅延回路２２のストローブを選択することにより（▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅ）、レジスタ４１ａ〜４１ｎに対して、タイムインターポレータ２０の遅延回路２２から所定のタイミングで出力されるストローブ信号を入力し、エッジ検出の有無に拘わらず、各レジスタ４１ａ〜４１ｎから位置データを出力させることができる。
この▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅでは、最前段のレジスタ４１ａにイネーブル信号が入力されないので、レジスタ４１ａに格納されている位置データはそのまま保持され、次段以降のレジスタ４１ｂ〜４１ｎには、その前段のレジスタ４１ａ〜４１ｎ−１から出力された位置データが格納されることになる。従って、各レジスタ４１ａ〜４１ｎは、位置データのエッジが検出される場合には、上述したエッジ検出回路４２における場合と同様、その位置データを順次格納，出力することになり、位置データのエッジが検出されない場合には、既に格納している前サイクルの位置データを順次出力し、次段のレジスタに格納する。その結果、この▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅでは、位置データのエッジ検出の有無に拘わらず、遅延回路２２のストローブのタイミングで、エッジタイミングを示す位置データが順次出力されることになる。
このように、本実施形態では、エッジ切替スイッチ４３を備えることで、タイムインターポレータ２０からの位置データのエッジが検出されない場合に、リカバリクロックの基準となるレジスタ４１から位置データを出力させないか（▲１▼Ｅｄｇｅ  Ｓｙｎｃ  Ｍｏｄｅ）、レジスタに格納されている前サイクルの位置データを出力させるか（▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅ）を選択することができる。これにより、例えば、被試験デバイスのシステムクロックの実際のエッジタイミングのみを用いることで、より厳密な機能試験やジッタ解析等を行う場合には、エッジが検出された位置データのみを選択し（▲１▼Ｅｄｇｅ  Ｓｙｎｃ  Ｍｏｄｅ）、一定周期の平均値から被試験デバイスの出力データやクロックデータを検査するロジック試験を行う場合には、既に格納されている前サイクルの位置データも使用する（▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅ）というように、試験内容等に応じて位置データを選択的に採用できる。
平均値算出回路４４は、複数の各レジスタ４１ａ〜４１ｎからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値をリカバリクロックとして出力する。具体的には、平均値算出回路４４は、レジスタ４１ａ〜４１ｎから出力される位置データを入力し、全位置データを加算する加算回路４４ａと、この加算回路４４ａの加算結果をレジスタ数（ｎ）で除算する除算回路４４ｂとを備えている。
このような平均値算出回路４４を備えることで、各レジスタ４１ａ〜４１ｎに格納された複数の位置データの平均値を算出して、その平均値をリカバリクロックとして出力することができる。これによって、リカバリクロックを、各被試験デバイスの実際のクロックのエッジタイミングを反映した正確かつ適正なタイミング信号とすることができ、クロックのエッジが検出されない場合や、ジッタによりエッジタイミングが変動した場合にも、平均値に基づくより正確なリカバリクロックを取得することが可能となる。
平均値切替スイッチ４５は、平均値算出回路４４から出力される平均値と、複数のレジスタ４１のうち一のレジスタから出力される位置データのいずれか一方を選択して、リカバリクロックとして出力する切替え手段である。
具体的には、本実施形態では、平均値切替スイッチ４５が平均値算出回路４４の出力側と、最前段のレジスタ４１ａの出力側に選択的に接続されるようになっており、上述した複数の位置データの平均値を出力するか（第２図に示す▲１▼Ｓｍｏｏｔｈｉｎｇ  Ｍｏｄｅ）、最前段のレジスタ４１ａから出力される位置データ、すなわち、現在のテストサイクルで取得された位置データを出力するか（同じく▲２▼Ｓａｍｐｌｉｎｇ  Ｍｏｄｅ）を切り替えできるようになっている。
これにより、ディジタルフィルタ４０から出力されるリカバリクロックとして、特定のレジスタ（本実施形態では最前段のレジスタ４１ａ）から出力される位置データと、複数のレジスタの位置データの平均値とを、選択的に出力させることができ、試験内容等に応じてリカバリクロックを選択的に使い分けることが可能となる。例えば、被試験デバイスのシステムクロックについてジッタによるタイミング変動を考慮した機能試験を行うような場合には複数のレジスタの平均値をリカバリクロックとして出力し（▲１▼Ｓｍｏｏｔｈｉｎｇ  Ｍｏｄｅ）、ジッタによるタイミング変動に拘わらず、被試験デバイスのクロックデータ自体を検査するロジック試験を行うような場合には、複数のレジスタのうち、一のレジスタ（最前段のレジスタ４１ａ）から出力される位置データをリカバリクロックとして使用する（▲２▼Ｓａｍｐｌｉｎｇ  Ｍｏｄｅ）等の使い分けができるようになる。
タイミング補正回路４６は、平均値切替スイッチ４５を経て出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正してリカバリクロックとして出力する。具体的には、タイミング補正回路４６は、第１図に示すように、平均値切替スイッチ４５の出力側に接続されており、平均値切替スイッチ４５から出力される位置データに対して、補正値レジスタ（Ｔｓｄ  Ｔｈｄ  Ｒｅｇ）４６ａに格納されている所定の補正値を加算するようになっている。
このタイミング補正回路４６から出力される位置データが、ディジタルフィルタ４０から最終的に出力されるリカバリクロックとなる。
補正値レジスタ４６ａに格納される補正値は、本実施形態では、被試験デバイス１の出力データのセットアップタイム及びホールドタイムを設定する設定値となっている。一般に、出力データをクロック信号により安定的に取得するためには、クロックに対する出力データのセットアップタイム及びホールドタイムを考慮する必要がある。そこで、本実施形態では、補正値レジスタ４６ａにセットアップタイム及びホールドタイムの設定値を示す補正値を格納し、一のレジスタ（最前段のレジスタ４１ａ）から出力される位置データや、全レジスタ４１ａ〜４１ｎの位置データの平均値に対して、タイミング補正回路４６でセットアップタイムやホールドタイムの設定値を加算できるようにしてある。
ここで、セットアップタイムやホールドタイムの設定値は、タイムインターポレータ２０で取得されるレベルデータの分解能に応じて設定することができる。
例えば、被試験デバイス１のクロックが、８ビットのストローブで取得される場合、その８ビットのストローブの範囲で、任意のビット数分だけ位置データのエッジタイミングをずらす値として設定することができる。具体的には、設定値として“０”や“＋１”、“−２”等と設定でき、このような設定値により、位置データのエッジタイミングを、例えば８ビットのストローブの範囲で、１ビット分遅らせる，２ビット分早める等の補正することができるようになる。これにより、出力データのセットアップタイムやホールドタイムを加味して適正なエッジタイミングに補正されたリカバリクロックを出力することができる。
このタイミング補正回路４６から出力されるリカバリクロックが、選択信号としてセレクタ３０に入力されることになり、タイムインターポレータ２０から出力される時系列のレベルデータを、適正なタイミングに補正されたリカバリクロックによって取得できることになる。
モード切替スイッチ４７は、クロック側のエンコーダ２８から出力される位置データと、ディジタルフィルタ４０のタイミング補正回路４６から出力されるリカバリクロックのいずれか一方を選択して、クロック側及び出力データ側のセレクタ３０に選択信号として出力する切替え手段である。
具体的には、本実施形態では、モード切替スイッチ４７がクロック側のエンコーダ２８の出力側と、ディジタルフィルタ４０のタイミング補正回路４６の出力側に選択的に接続されるようになっており、エンコーダ２８の位置データを取得するか（第１図に示す▲１▼Ｄｉｒｅｃｔ  Ｅｄｇｅ）、ディジタルフィルタ４０で得られるリカバリクロックを取得するか（同じく▲２▼Ｈｏｌｄ  Ｅｄｇｅ）を切り替えできるようになっている。このモード切替スイッチ４７の切替により、例えば、通常のＳＤＲ型デバイスのようにデバイスのシステムクロックのタイミングで出力データが出力されるデバイスの場合には▲１▼Ｄｉｒｅｃｔ  Ｅｄｇｅを選択し、ＯＤＲ型デバイスのようにデバイスのシステムクロックより高速の内部クロックのデータレートで出力データが出力されるデバイスを試験する場合には▲２▼Ｈｏｌｄ  Ｅｄｇｅを選択することができる。
なお、以上のようなディジタルフィルタ４０は、本実施形態では、クロック側のソースシンクロナス回路１０ａにのみ備えられ、データ側のソースシンクロナス回路１０ｂ，１０ｃ．．．には備えられていない。但し、ディジタルフィルタ４０を出力データ側のソースシンクロナス回路１０ｂ，１０ｃ．．．に備えることもできる。このようにすると、クロック側と出力データ側のソースシンクロナス回路を、まったく同一の構成とすることができ、例えばＬＳＩテスタにパーピン対応の複数のソースシンクロナス回路をすべて同一構成にすることができ、各ソースシンクロナス回路の任意のチャンネルに被試験デバイスのクロックや出力データを割り付けることが可能となり、割付け作業を容易かつ効率的に行え、また、データピンとクロックピンを任意に入れ替えて設定できるようになる。
また、出力データ側のソースシンクロナス回路１０ｂ，１０ｃ．．．にもディジタルフィルタ４０を備えるようにすると、例えばＳＥＲＤＥＳ（Ｓｅｒｉａｌｉｚｅｒ  ａｎｄ  Ｄｅｓｅｒｉａｌｉｚｅｒ）等に代表される、デバイス内部で出力データにクロックが多重され、多重されたクロックのエッジタイミングで出力データが出力されるデバイスについても、多重化されたクロックをディジタルフィルタ４０でリカバリすることで試験を行うことができる。
タイムインターポレータ・バス５０は、クロック側のソースシンクロナス回路１０ａと出力データ側のソースシンクロナス回路１０ｂ，１０ｃ．．．をそれぞれ接続する伝送線路である。第１図に示すように、本実施形態のタイムインターポレータ・バス５０は、出力データ側の各チャンネル（ソースシンクロナス回路）のセレクタ３０のセレクト端子と、ディジタルフィルタ４０のタイミング補正回路４６の出力及びクロック側のエンコーダ２８の出力端子を接続しており、出力データ側の各チャンネルのいずれかのセレクタ３０に対して、ディジタルフィルタ４０のリカバリクロックか、クロック側エンコーダ２８の位置データを選択信号として入力するスイッチ制御を行うようになっている。
なお、第１図では図示を省略してあるが、複数備えられるソースシンクロナス回路にデータを振り分けるタイムインターポレータ・バス５０は、各ソースシンクロナス回路（各チャンネル）に対応して複数備えられる。
また、いずれのチャンネルのセレクタ３０にディジタルフィルタ４０のリカバリクロック又はクロック側エンコーダ２８の信号が選択信号として入力されるかの情報は、通常は予め与えられている。従って、その情報に従い、試験装置を使用する前に予めスイッチをＯＮ／ＯＦＦに設定することができる。また、このＯＮ／ＯＦＦの制御情報は、図示しない制御用レジスタ等に情報を書き込んでおくことができる。
このようなタイムインターポレータ・バス５０を備えることで、クロック側のディジタルフィルタ４０で取得されるリカバリクロックを選択信号として、出力データ側の所望のセレクタ３０に入力することができる。これにより、所望のチャンネルで取得される出力データを被測定データとして取得することができる。
従って、被試験デバイス１の構成やデータレート，ジッタ幅等に応じて、セレクタ３０を含むソースシンクロナス回路が複数備えられる場合にも、クロックデータと出力データを任意に組み合わせて被測定データを取り込むことができる。例えば、被試験デバイス１からクロック及び出力データが複数送出される場合に、「クロック１と出力データ１」、「クロック２と出力データ２」、というように、クロックピンとデータピンを任意に入れ替えることができる。この場合、「出力データ１」については「クロック１」のタイミングで、「出力データ２」については「クロック２」のタイミングで、独立して被測定データを取得できることになる。
なお、クロック側のセレクタ３０には、タイムインターポレータ・バス５０を介することなく、モード切替スイッチ４７を介して、ディジタルフィルタ４０のリカバリクロック、又はクロック側エンコーダ２８の位置データが選択信号として直接入力される。これによって、例えば、「クロック１」のタイミングで「クロック１」の信号が被測定データとして取得されることになる。
次に、以上のような構成からなる本実施形態に係る半導体試験装置における試験動作について説明する。
まず、試験装置に備えられる図示しないパターン発生器から被試験デバイス１に所定の試験パターン信号が入力されると、被試験デバイス１からパターン信号に対応する所定のクロック（システムクロック）及び出力データが出力される。
被試験デバイス１から出力されたクロック及び出力データは、出力端子ごとに接続された各ソースシンクロナス回路１０ａ，１０ｂ，１０ｃ．．．に入力される。
各ソースシンクロナス回路に入力されたクロック及び出力データは、レベルコンパレータ１１に入力、比較電圧とレベル比較された後、各タイムインターポレータ２０に入力される。
各タイムインターポレータ２０に入力された信号（クロック又は出力データ）は、まず、並列に接続された複数のフリップ・フロップ２１ａ〜２１ｎに入力される。そして、クロック又は出力データが入力される各フリップ・フロップ２１ａ〜２１ｎのクロック端子には、遅延回路２２によって一定のタイミング間隔でストローブが入力される。これによって、各フリップ・フロップ２１ａ〜２１ｎからは、入力されたクロック又は出力データが時系列のレベルデータとして取得，出力されることになる。
そして、クロック側のソースシンクロナス回路１０ａでは、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータは、エッジセレクタ２３に入力される。
エッジセレクタ２３に入力されたレベルデータは、第一，第二のＡＮＤ回路２４，２５及びＯＲ回路２６を介して複数の各セレクタ２７ａ〜２７ｎに入力され、エッジセレクト信号の切替によって一の信号が選択，出力される。このセレクタ２７ａ〜２７ｎから出力されるレベルデータは、当該レベルデータが示す▲１▼立ち上がりエッジのみ（第一のＡＮＤ回路２４の出力）、▲２▼立ち下がりエッジのみ（第二のＡＮＤ回路２５の出力）、▲３▼立ち上がり及び立ち下がりの双方のエッジ（ＯＲ回路２６の出力）、のいずれかのタイミングを示すレベルデータとして出力される。
このエッジセレクタ２３で取得されたレベルデータが、エンコーダ２８に入力されて符号化される。
エンコーダ２８で符号化されたレベルデータは、被試験デバイス１のシステムクロックのエッジタイミング（▲１▼立ち上がりエッジ、▲２▼立ち下がりエッジ、又は▲３▼立ち上がり及び立ち下がりの両エッジ）を示す位置データとなる。そして、この位置データが、ディジタルフィルタ４０に入力され、適正なタイミングに補正されるリカバリクロックとして取得されることになる。
なお、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータは、そのままクロック側のセレクタ３０に入力データとして入力され、クロックに期待値がある場合にはクロックデータが取得されてパターン比較器１２で良否判定できるようになっている。
ディジタルフィルタ４０では、エンコーダ２８から出力されたシステムクロックの位置データが、最前段のレジスタ４１ａに入力されるとともに、順次、次段のレジスタ４１ｂ〜４１ｎに入力される。
まず、位置データは、エッジ検出回路４２に入力され、エッジの有無が検出される。このとき、エッジ切替スイッチ４３の切替えにより、レジスタ４１ａ〜４１ｎに格納されている位置データを出力させるタイミング信号（トリガ信号）として、エッジ検出回路４２から出力されるイネーブル信号を入力する場合（第２図に示す▲１▼Ｅｄｇｅ  Ｓｙｎｃ  Ｍｏｄｅ）と、タイムインターポレータ２０の遅延回路２２から出力されるストローブ信号を入力する場合（同じく▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅ）のいずれかのモードが選択される。
▲１▼Ｅｄｇｅ  Ｓｙｎｃ  Ｍｏｄｅが選択された場合には、エッジ検出回路４２がエンコーダ２８からの位置データを入力してエッジの有無を検出し、位置データのエッジが検出された場合には、最前段のレジスタ４１ａにイネーブル信号を入力する。これによって、最前段のレジスタ４１ａには、エッジが検出された位置データのみが格納されることになる。
そして、エッジ検出回路４２は、パルサ４２ａを介してイネーブル信号をトリガ信号に変換し、このトリガ信号を各レジスタ４１ａ〜４１ｎに入力して、各レジスタ４１ａ〜４１ｎに格納されている位置データを出力させる。
これにより、タイムインターポレータ２０で取得された位置データのうち、信号変化点を示すエッジが検出された位置データのみが、リカバリクロックの基準となる位置データとしてレジスタ４１ａ〜４１ｎに、順次、格納，出力され、位置データのエッジが検出されなかった場合には、それ以降のサイクルで位置データのエッジが検出されることにより、各レジスタ４１ａ〜４１ｎに格納された位置データが出力される。
一方、▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅが選択された場合には、エッジ検出回路４２でのエッジ検出の有無に拘わらず、レジスタ４１ａ〜４１ｎに、タイムインターポレータ２０の遅延回路２２からストローブ信号が入力される。
そして、各レジスタ４１ａ〜４１ｎでは、システムクロックの位置データのエッジが検出される場合には、上述したエッジ検出回路４２における場合と同様、その位置データを順次格納，出力する。位置データのエッジが検出されない場合には、既に格納している前サイクルの位置データを出力し、次段のレジスタに格納する。
この結果、▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅでは、位置データのエッジ検出の有無に拘わらず、遅延回路２２のストローブのタイミングで、エッジタイミングを示す位置データが継続的に出力され、各レジスタ４１ａ〜４１ｎに格納，出力される。
レジスタ４１ａ〜４１ｎから出力された位置データは、平均値算出回路４４に入力され、各位置データが示すエッジタイミングの平均値が算出される。
そして、平均値切替スイッチ４５の切替えにより、平均値算出回路４４から出力される平均値を出力するか（▲１▼Ｓｍｏｏｔｈｉｎｇ  Ｍｏｄｅ）、最前段のレジスタ４１ａから出力される位置データをそのまま出力するか（▲２▼Ｓａｍｐｌｉｎｇ  Ｍｏｄｅ）が切り替えられ、いずれかの位置データがタイミング補正回路４６に出力される。
タイミング補正回路４６では、補正値レジスタ４６ａに格納されているセットアップタイム又はホールドタイムの設定値（補正値）を加算して、位置データを適正なエッジタイミングに補正されたリカバリクロックとして出力する。
そして、このタイミング補正回路４６から出力されるリカバリクロックは、モード切替スイッチ４７及びタイムインターポレータ・バス５０を介して、所定の出力データ側のソースシンクロナス回路に送出され、該当する出力データ側のセレクタ３０に選択信号として入力されることになる。
まず、モード切替スイッチ４７の切替により▲１▼Ｄｉｒｅｃｔ  Ｅｄｇｅが選択された場合には、クロック側のエンコーダ２８から出力される位置データが、タイムインターポレータ・バス５０を介して出力データ側のセレクタ３０の選択信号として入力される。これにより、出力データ側のセレクタ３０では、被試験デバイス１から出力されるシステムクロックのエッジタイミングでデバイスの出力データが選択されることになる。
出力データ側では、フリップ・フロップ２１ａ〜２１ｎで取得された時系列のレベルデータは、初期値用のフリップ・フロップ２１ａのデータを除いて、そのままセレクタ３０に入力データとして入力され、出力データ側のセレクタ３０では、クロック側のエンコーダ２８からのタイミングデータを選択信号として、出力データを示す時系列のレベルデータの中から、一のデータを選択し、このデータが被測定データとして出力される。
これにより、このモード（▲１▼Ｄｉｒｅｃｔ  Ｅｄｇｅ）では、デバイスのシステムクロックのタイミングで出力データが出力されるＳＤＲ型のデバイス試験が行える。
一方、モード切替スイッチ４７の切替により▲２▼Ｈｏｌｄ  Ｅｄｇｅが選択されると、クロック側のディジタルフィルタ４０から出力されるリカバリクロックが、タイムインターポレータ・バス５０を介して出力データ側のセレクタ３０の選択信号として入力される。これにより、出力データ側のセレクタ３０では、ディジタルフィルタ４０で取得されるリカバリクロックを選択信号として、リカバリクロックが示すエッジタイミングで被試験デバイス１の出力データが選択される。
従って、このモード（▲２▼Ｈｏｌｄ  Ｅｄｇｅ）の場合には、ＯＤＲ型デバイスのようにデバイスのシステムクロックより高速の内部クロックのデータレートで出力データが出力されるデバイスを試験することができる。
出力データ側のセレクタ３０で選択，出力された出力データは、パターン比較器１２に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。
そして、この比較結果により、出力データと期待値との一致，不一致が検出され、被試験デバイス１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われることになる。すなわち、セレクタ３０の出力と期待値とが一致すればＰａｓｓの判定が、不一致の場合にはＦａｉｌの判定が下されることになる。
同様に、クロック側のセレクタ３０では、フリップ・フロップ２１ａ〜２１ｎで取得されたクロックの時系列のレベルデータが、初期値用のフリップ・フロップ２１ａのデータを除いて、そのままクロック側のセレクタ３０に入力データとして入力されるので、クロック側のセレクタ３０では、クロック側のエンコーダ２８からの位置データ（▲１▼Ｄｉｒｅｃｔ  Ｅｄｇｅ）、又はディジタルフィルタ４０からのリカバリクロック（▲２▼Ｈｏｌｄ  Ｅｄｇｅ）を選択信号として、システムクロックを示す時系列のレベルデータの中から、一のデータが選択され、このデータがクロックの被測定データとして出力される。
これにより、クロック側のセレクタ３０から出力されるデータをパターン比較器１２に入力することで、被試験デバイス１のシステムクロックを所定の期待値データと比較することができ、期待値との比較結果により、クロックデータと期待値との一致，不一致を検出して、被試験デバイス１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定をクロック信号のみで行うことができるようになる。
【実施例】  以下、第２図〜第６図を参照して、具体的な実施例を説明する。
［Ｈｏｌｄ  Ｅｄｇｅモードの基本動作］
まず、第２図を参照して、本実施形態に係る半導体試験装置においてディジタルフィルタ４０で得られるリカバリクロックを用いて被試験デバイス１の出力データを取得する場合の基本動作を説明する。第２図は、被試験デバイス１のシステムクロックから得られるリカバリクロックのタイミングで内部クロックに従って出力される出力データを取得するＨｏｌｄ  Ｅｄｇｅモードの動作例を示す信号図である。
この第２図に示す例では、被試験デバイス１が、システムクロックの４倍の周波数の内部クロックの立ち上がりと立ち下がりの両エッジに同期してデータが出力されるＯＤＲ型のデバイスであり、システムクロックの８倍のデータレートで出力データが出力される場合となっている。従って、本実施形態の試験装置において、リカバリクロックを使用したＨｏｌｄ  Ｅｄｇｅモードで試験を行う場合である。
各ソースシンクロナス回路のタイムインターポレータ２０では、被試験デバイス１から出力されるシステムクロック及び出力データを、被試験デバイス１の内部クロックの周波数タイミングで、ビット数“４”のレベルデータとして取得される。そして、タイムインターポレータ２０のエッジセレクタ２３ではＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅが選択してあり、ディジタルフィルタ４０では、エッジ切替スイッチ４３が▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅ、平均値切替スイッチ４６が▲１▼Ｓｍｏｏｔｈｉｎｇ  Ｍｏｄｅ、モード切替スイッチ４７が▲２▼Ｈｏｌｄ  Ｅｄｇｅとしてある（第１図参照）。
第２図に示すように、まず、被試験デバイス１から出力されるシステムクロックは、クロック側のフリップ・フロップ２１ａ〜２１ｎにより、４ビットのストローブでクロックの立ち上がりエッジのみが取得される（ＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅ）。
同図の例では、システムクロックが“Ｌ”から“Ｈ”になるエッジタイミングが、４ビットのストローブの３ビット目の位置で取得される場合を示している。
このシステムクロックは、まず、フリップ・フロップ２１ａ〜２１ｎに入力され、例えば“００１１”（ビット数“３”の位置から“Ｈ”）のレベルデータが取得される。そして、このレベルデータがエッジセレクタ２３を介して選択され、エンコーダ２８で、ビット数“３”を示す位置データ（例えば“１０”）に符号化される。これにより、タイムインターポレータ２０から出力されるタイミングデータは、例えばビット数“３”を示す位置データ“１０”となる。
この位置データがディジタルフィルタ４０のレジスタ４１ａ〜４１ｎに順次入力されることになる。
ディジタルフィルタ４０では、エッジ切替スイッチ４３で▲２▼Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｍｏｄｅが選択してあり、位置データのエッジが検出される場合にはその位置データが、エッジが検出されない場合には前サイクルの位置データが出力され、レジスタ４１ａ〜４１ｎには、最前段のレジスタ４１ａから順次、ビット数“３”を示す位置データ（例えば“１０”）が格納，出力される。
また、ディジタルフィルタ４０では、平均値切替スイッチ４６がＳｍｏｏｔｈｉｎｇ  Ｍｏｄｅを選択してあり、ｎ個のレジスタから出力されるｎ個の位置データの平均値が算出され、その平均値ビット数“３”を示す“１０”が出力される。
この平均値に対しては、タイミング補正回路４６でセットアップタイムの設定値が加算される。第２図に示す例ではセットアップタイム“０”が加算される場合となっており、補正後の位置データは例えば“１０”となる。
そして、この位置データがリカバリクロックとして出力され、タイムインターポレータ・バス５０を介して出力データ側の各セレクタ３０に入力される。
出力データ側のセレクタ３０では、まず、タイムインターポレータ２０のフリップ・フロップ２１ａ〜２１ｎで取得される被試験デバイス１の出力データが、各入力端子に直接入力される。同時に、出力データ側の各セレクタ３０には、ディジタルフィルタ４０からリカバリクロックが選択信号として入力される。
これにより、出力データ側のセレクタ３０では、リカバリクロックを選択信号として、第２図に示すように、リカバリクロックが示す“１０”（ビット数“３”）に対応する入力端子のデータが内部クロックのサイクルで選択され（打ち抜かれ）、その結果、セレクタ３０から所定の“Ｈ”又は“Ｌ”のデータが出力されることになる。
そして、このセレクタ３０から出力されるデータが、パターン比較器１２で所定の期待値と比較され、その結果（第２図に示すＰａｓｓ／Ｆａｉｌ）が、図示しないフェイル解析メモリに記憶されることになる。
［Ｈｏｌｄ  Ｅｄｇｅモード］
次に、第２図で示したＨｏｌｄ  Ｅｄｇｅモードで、クロック側のエッジセレクタ２３を切替える場合の実施例を、第３図及び第４図を参照しつつ説明ずる。第３図及び第４図は、第２図と同様、Ｈｏｌｄ  Ｅｄｇｅモードの動作例を示す信号図で、第３図は、エッジセレクタ２３のモードとしてＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅを選択した場合、第４図は、ＤＤＲ：Ｂｏｔｈ  Ｅｄｇｅを選択した場合である。なお、第３図，第４図に示す例においても、第２図で示した基本動作と同様、ビット数“４”のストローブで出力データを取得するようになっているが、ストローブのビット数は任意に変更することができる。
まず、第３図に示すように、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、第一のＡＮＤ回路２４の出力を選択すると（ＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅ）、被試験デバイス１のシステムクロックの立ち上がりエッジのタイミングのみの位置データが取得される。第３図に示す例では、システムクロックの１サイクル目において、クロックの“Ｌ”から“Ｈ”になるエッジタイミングが、４ビットのストローブの“３ビット目”の位置で取得される場合となっている。
そして、この“３ビット目”を示す位置データ“１０”がディジタルフィルタ４０に格納され、内部クロックの周波数タイミングで出力され、この位置データがリカバリクロックとして出力データ側の各セレクタ３０に入力される。
このように、エッジセレクタ２３でＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅが選択されると、システムクロックの立ち上がりエッジのみのエッジタイミングで出力データが取得される。なお、システムクロックの立ち下がりエッジのみの位置データを取得する場合（ＳＤＲ：Ｆａｌｌ  Ｅｄｇｅ）も、立ち上がりエッジのみの位置データを取得する場合と同様である。
次に、第４図に示すように、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、ＯＲ回路２６の出力を選択すると（ＤＤＲ：Ｂｏｔｈ  Ｅｄｇｅ）、被試験デバイス１のシステムクロックの立ち上がり及び立ち下がりの両エッジのタイミングの位置データが取得される。第４図に示す例では、システムクロックの１サイクル目において、クロックが“Ｌ”から“Ｈ”になるエッジタイミングが、４ビットのストローブの“３ビット目”の位置で取得され、クロックが“Ｈ”から“Ｌ”になるエッジタイミングが、４ビットのストローブの“２ビット目”の位置で取得される場合となっている。
そして、この立ち上がりエッジ“３ビット目”を示す位置データ（例えば“１０”）と、立ち下がりエッジ“２ビット目”を示す位置データ（例えば“０１”）がディジタルフィルタ４０に順次格納され、内部クロックの周波数タイミングで出力される。そして、この位置データがリカバリクロックとして出力データ側の各セレクタ３０に入力される。
このＤＤＲ：Ｂｏｔｈ  Ｅｄｇｅでは、被試験デバイス１の出力データは、第４図に示すように、内部クロックの１〜２サイクル目では、立ち上がり及び立ち下がりの“３ビット目”のエッジタイミングで出力データが取得され、３〜４サイクル目では、立ち上がり及び立ち下がりの“２ビット目”のエッジタイミングで出力データが取得されるようになる。従って、この場合には、第３図で示したＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅ（又はＦａｌｌ  Ｅｄｇｅ）の場合と比較して、更にトラッキング性能を向上させたデータ取得が可能となる。
［Ｄｉｒｅｃｔ  Ｅｄｇｅモード］
次に、本実施形態の試験装置で、ディジタルフィルタ４０のモード切替スイッチ４７をＤｉｒｅｃｔ  Ｅｄｇｅに切替えた場合の実施例を、第５図を参照しつつ説明ずる。第５図は、ディジタルフィルタ４０のモード切替スイッチ４７をＤｉｒｅｃｔ  Ｅｄｇｅに切替えた場合にシステムクロックのエッジタイミングで出力データを取得する場合の信号図であり、（ａ）はクロックのエッジタイミングを立ち上がりエッジで、（ｂ）は立ち上がり及び立ち下がりの両エッジでデータを取得する場合である。
本実施形態の試験装置では、モード切替スイッチ４７をＤｉｒｅｃｔ  Ｅｄｇｅに切替えることにより、クロック側のエンコーダ２８で取得される位置データが出力側のセレクタに入力され、通常のＳＤＲやＤＤＲ型デバイスのようにデバイスのシステムクロックに同期したタイミングで出力データが出力されるデバイスの試験を行うことができる。
まず、第５図（ａ）に示すように、ＳＤＲ型のデバイスに対して、クロックの立ち上がりエッジのタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、第一のＡＮＤ回路２４の出力を選択する（ＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅ）。これにより、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がりエッジのタイミングで取得されることになる。
第５図（ａ）に示す例では、１サイクル目は８ビットのストローブの“３ビット目”の位置のタイミングで、２サイクル目も同様に“３ビット目”の位置のタイミングで出力データが取得される。
なお、ＳＤＲ型のデバイスに対して、クロックの立ち下がりエッジのタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、第二のＡＮＤ回路２５の出力を選択する（ＳＤＲ：Ｆａｌｌ  Ｅｄｇｅ）ことで、同様に行うことができる。
次に、ＤＤＲ型のデバイスに対して、システムクロックの立ち上がり及び立ち下がりの双方のエッジタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、ＯＲ回路２６の出力を選択する（ＤＤＲ：Ｂｏｔｈ  Ｅｄｇｅ）。これにより、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がり及び立ち下がりエッジの双方のタイミングで取得されることになる。
第５図（ｂ）に示す例では、１サイクル目はクロックの立ち上がりエッジで４ビットのストローブの“３ビット目”のタイミングで、立ち下がりエッジで４ビットの“３ビット目”の位置のタイミングで出力データが取得される。
同様に、２サイクル目はクロックの立ち上がりエッジで４ビットの“３ビット目”のタイミングで、立ち下がりエッジでも“３ビット目”の位置のタイミングで出力データが取得される。これにより、通常のＤＤＲ型デバイスの出力データをシステムクロックに同期したＤＤＲのタイミングで取得することができる。
なお、以上のような通常のＳＤＲやＤＤＲ型デバイスについて、ディジタルフィルタ４０で得られるリカバリクロックを使用して試験を行うことも勿論可能である。ＤＤＲ型デバイスについて、ディジタルフィルタ４０で取得されるリカバリクロックを用いることで、例えばシステムクロックの立ち上がりエッジ又は立ち下がりエッジのいずれかの精度が悪いデバイスの場合に、精度の良いエッジタイミングのみを使用してデータを取得することが可能となる。
例えば、第６図（ａ）に示すように、システムクロックの立ち下がりエッジの精度が悪い場合、この立ち下がりエッジのタイミングでデータを取得すると、データのタイミングが正常でもＦａｉｌとなってしまう。
そこで、このような場合には、エッジセレクタ２３をＳＤＲ：Ｒｉｓｅ  Ｅｄｇｅモードに切替え、ディジタルフィルタ４０においてシステムクロックの立ち上がりのエッジタイミングでリカバリクロックを取得する。そして、このリカバリクロックのエッジタイミングで出力データを取得することで、第６図（ｂ）に示すように、出力データをＤＤＲのデータレートで、かつ、精度の良いシステムクロックの立ち上がりエッジのタイミングで取得することができる。
以上説明したように、本実施形態に係る半導体試験装置によれば、まず、ソースシンクロナス回路の各チャンネルにタイムインターポレータ２０を備えることにより、被試験デバイス１から出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。この時系列のレベルデータは、被試験デバイス１のクロック（及び出力データ）の信号変化点であるエッジタイミングを示すものである。従って、タイムインターポレータ２０に被試験デバイス１から出力されるシステムクロック信号を入力し、そのエッジタイミングを示すレベルデータ及び位置データを取得することにより、当該位置データを被試験デバイス１の出力データを取得するタイミング信号として用いることができる。
そして、特に本実施形態では、クロック側のタイムインターポレータ２０にエッジセレクタ２３を備え、タイムインターポレータ２０で取得される時系列のレベルデータを、クロックの立ち上がりエッジ、又は立ち下がりエッジ、又は立ち上がり及び立ち下がりの両エッジのタイミングを示すレベルデータとして選択的に出力することができる。これにより、被試験デバイス１のクロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで出力データを取り込むことが可能となり、ＤＤＲ型デバイスにも対応できるようになる。
さらに、本実施形態では、クロック側のソースシンクロナス回路１０ａにディジタルフィルタ４０を備えることで、タイムインターポレータ２０で取得されるクロックの位置データを保持，格納し、システムクロックの数倍の周波数で所望のタイミングに補正されたリカバリクロックとして出力することができる。
クロック側のタイムインターポレータ２０では、クロックのエッジタイミングを示すレベルデータ及び位置データを取得することができる。しかし、上述したように、被試験デバイス１がシステムクロックの４倍の周波数の内部クロックの立ち上がり及び立ち下がりの両エッジタイミングでデータを出力するＯＤＲ型デバイスの場合、１／４の周波数のシステムクロックの立ち上がりエッジ（又は立ち下がりエッジ）のタイミングが得られても、８回に１回の立ち上がりエッジ（又は立ち下がりエッジ）しか検出できないことになる。そして、他のサイクルでは信号変化点（立ち上がり又は立ち下がりエッジ）が検出できず、その結果、４倍の周波数の内部クロックのタイミングエッジが８回に１回しか取得できないことになる。また、被試験デバイス１から出力されるクロック信号はジッタを有しており、クロックの位置データが示すエッジタイミングが、試験データを取得するためのタイミング信号として適正なタイミングとならない場合もある。
そこで、クロック側のタイムインターポレータ２０で取得される被試験デバイス１のシステムクロックの位置データをディジタルフィルタ４０に入力，格納することにより、システムクロックのｎ倍の周波数の内部クロックに対応したエッジタイミングを示すクロック信号であって、正確かつ適正なタイミングに補正されたリカバリクロックを出力させることができる。
そして、このリカバリクロックを選択信号として被試験デバイス１の出力データを選択するセレクタ（データ選択回路）３０を備えることで、タイムインターポレータ２０で取得される出力データの時系列のレベルデータを、所定の期待値データと比較される被測定データとして選択，出力することができる。
これにより、被試験デバイス１から出力される出力データが当該デバイスから出力されるシステムクロックより高速の内部クロックに基づいて出力される場合にも、また、システムクロックがジッタにより変動した場合にも、所望の周波数の、適正なエッジタイミングを示すリカバリクロックを出力することができる。
このようにして、本実施形態に係る半導体試験装置によれば、被試験デバイス１のシステムクロックの周波数やジッタの影響等に左右されない所望のリカバリクロックを取得でき、このリカバリクロックを用いて被試験デバイス１の出力データを取り込むことが可能となり、ＯＤＲ型デバイス等の高速化された半導体デバイスであっても、容易かつ確実に正確な試験を実施できるようになる。
［第二実施形態］
次に、第７図を参照して、本発明に係る半導体試験装置の第二実施形態について説明する。
第７図は、本発明の第二実施形態に係る半導体試験装置の構成を示すブロック図である。同図に示すように、本実施形態に係る半導体試験装置は、上述した第一実施形態の変更実施形態であり、第一実施形態におけるクロック側のソースシンクロナス回路（クロックリカバリ回路）１０ａに、更にジッタ検出回路６０を備えるようにしたものである。
従って、その他の構成部分は、第一実施形態と同様となっており、同様の構成部分については、図中で第一実施形態と同一符号を付し、詳細な説明は省略する。
ジッタ検出回路６０は、ディジタルフィルタ４０のレジスタ４１ａ〜４１ｎから出力されるリカバリクロックの基準となる位置データを入力し、位置データが示すエッジタイミングの位相差を検出することにより、当該位相差を被試験デバイス１のクロック（システムクロック）のジッタとして取得，解析するようになっている。具体的には、ジッタ検出回路６０は、減算回路６１と、ジッタリミット値レジスタ６２，比較判定回路６３を備えている。
減算回路６１は、ディジタルフィルタ４０から対比する２個の位置データを入力し、各位置データが示すエッジタイミングの位相差を算出する。
ディジタルフィルタ４０で取得される位置データ（リカバリクロック）は、被試験デバイス１のクロックのエッジタイミングを示しており、この位置データ同士を減算することで、位置データの位相差、すなわち被試験デバイス１のクロックが有するジッタ幅を取得することができる。
例えば、被試験デバイス１から出力される出力データが７ビットのストローブで取得される場合、そのエッジタイミングを示す位置データは「−３，−２，−１，０，＋１，＋２，＋３」の７種類が取得されることになる。従って、この位置データ同士を減算処理すると、取得される位相差データは「−６，−５，−４，−３，−２，−１，０，＋１，＋２，＋３，＋４，＋５，＋６」の１３通りとなる。そして、減算回路６１に、例えばエッジタイミングの位置がビット数“−２”を示す位置データと、ビット数“＋１”を示す位置データが入力された場合、これらの位置データが減算処理されると、
“＋１”−“−２”＝“＋３”
となり、位置データの位相差が“＋３”であることが算出される。
このように減算回路６１で算出される位相差は、被試験デバイス１の出力データが有するジッタ幅を示すことになり、この位相差を取得することで、被試験デバイス１のジッタ解析が行えることになる。
ここで、本実施形態では、減算回路６１は、ディジタルフィルタ４０の最前段のレジスタ４１ａの出力側に接続されるとともに、ジッタセレクタ６１ａを介して、次段のレジスタ４１ｂ〜４１ｎ及び平均値算出回路４４の出力側のうち、いずれか一つに選択的に接続されるようになっている。
これによって、減算回路６１には、最前段のレジスタ４１ａから出力される位置データと、次段のレジスタ４１ｂ〜４１ｎのいずれか一つの位置データが入力されて減算処理される場合（第７図に示す▲１▼Ｃｙｃｌｅ  Ｔｏ  Ｃｙｃｌｅ  Ｊｉｔｔｅｒ）と、最前段のレジスタ４１ａの位置データと、平均値算出回路４４で算出された平均値を示す位置データとが減算処理される場合（第７図に示す▲２▼Ｃｙｃｌｅ  Ｔｏ  Ｓｍｏｏｔｈｉｎｇ  Ｊｉｔｔｅｒ）とが切り替えできるようになっている。
ジッタリミット値レジスタ６２は、減算回路６１で算出される位相差と比較する所定のジッタリミット値を格納している。
比較判定回路６３は、減算回路６１で算出される位相差とジッタリミット値レジスタ６２に格納されているジッタリミット値とを比較し、その良否（Ｐａｓｓ／Ｆａｉｌ）を判定する。例えば、減算回路６１で算出された位相差が、ジッタリミット値を超える場合には「Ｆａｉｌ」と判定し、ジッタリミット値を超えない場合には「Ｐａｓｓ」と判定する。
そして、この比較判定回路６３の判定結果は、第一実施形態で説明したパターン比較器１２における良否判定結果と同様、フェイル解析メモリ等に記憶される。
本実施形態では、第７図に示すように、フェイル解析メモリ等への入力部に判定切替スイッチ６４が備えてあり、フェイル解析メモリ等に対して、パターン比較器１２における良否判定結果を記憶させるモード（第７図に示す▲１▼Ｄａｔａ  Ｅｘｐ  Ｍｏｄｅ）と、比較判定回路６３の判定結果を記憶させるモード（同じく▲２▼Ｊｉｔｔｅｒ  Ｆａｉｌ  Ｍｏｄｅ）を切り替えできるようになっている。
このように、本実施形態に係る半導体試験装置によれば、複数のリカバリクロックを入力するジッタ検出回路６０を備えることにより、各リカバリクロックのエッジタイミングを示す位置データを減算処理することで、リカバリクロック間の位相差を検出することができる。また、ジッタ検出回路６０で検出される位相差の分布を取得し、位相差のばらつきや広がりを示す分布データとして出力することができる。
リカバリクロックの位相差は、被試験デバイス１の出力データに多重されたクロック信号のジッタを示すものであり、このリカバリクロックの位相差とその分布データを取得することにより、被試験デバイス１の出力データ及び多重されたクロックのジッタ解析を行うことが可能となる。
これにより、本実施形態では、例えばオシロスコープ等の操作による誤差や測定作業の困難性等、既存のジッタ測定器を用いる場合のような問題が生じることなく、容易かつ正確，確実に、精度の高い被試験デバイスのクロック（又は出力データ）のジッタ解析を行うことができるようになる。
以上、本発明の半導体試験装置の好ましい実施形態について説明したが、本発明に係る半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した第二実施形態では、被試験デバイスのジッタを取得，解析するジッタ検出回路を備える試験装置を示したが、ジッタを検出，解析する手段としては、第二実施形態に示したジッタ検出回路に限定されるものではなく、他のジッタ解析手段を備えることもできる。
例えば、第二実施形態で示したジッタ検出回路で検出されるリカバリクロックの位相差を入力し、当該位相差の分布を取得して、被測定ＬＳＩの出力データのジッタの分布データとして出力する位相差分布回路を備えることができる。
また、第一，第二実施形態で示したタイムインターポレータから出力される位置データと、ディジタルフィルタから出力される対応するリカバリクロックとを入力し、当該位置データ及びリカバリクロックの示すエッジタイミングの位相差を検出して、当該位相差の分布を取得して、被試験デバイスのクロックや出力データのジッタの分布データとして出力するジッタ分布回路を備えることもできる。
すなわち、本発明に係る半導体試験装置を構成するクロックリカバリ回路は、被試験デバイスの出力データを時系列のレベルデータとして取得するタイムインターポレータと、タイムインターポレータで取得されるレベルデータに基づいてリカバリクロックを取得，出力できるディジタルフィルタを備える限り、どのような回路や装置等と組み合わせることもできるもので、半導体試験装置としての用途，目的等は特に限定されない。
【産業上の利用可能性】  以上説明したように、本発明の半導体試験装置によれば、タイムインターポレータ及びディジタルフィルタを備えることにより、被試験デバイスから出力されるシステムクロックを取得し、当該システムクロックの立ち上がりや立ち下がりのエッジタイミングで、システムクロックより高速の内部クロックの周波数のリカバリクロックを取得することができる。
これにより、被試験デバイスのシステムクロックのエッジタイミングで、かつ、システムクロックよりも高速な内部クロックのデータレートでデータが出力される被試験デバイスの試験を確実に行うことができ、ＯＤＲ型デバイスに代表されるような高速デバイスの試験に好適な半導体試験装置を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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