(57)【要約】分周器は、入力データを分周して分周入力データを生成し、位相比較器は、電圧制御発振器が生成したクロックと分周入力データとの位相差を検出して、検出した位相差を無くすための位相差信号を生成し、電圧制御発振器は、位相差信号に基づいて発振周波数を調整してクロックを生成し、データ識別器は、電圧制御発振器が生成したクロックを用いて、入力データを識別する
2004098120.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器が生成したクロックに基づいて入力データを識別するデータ識別器と、
前記入力データを分周する分周器と、
前記電圧制御発振器が生成したクロックと前記分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための位相差信号を生成する位相比較器と、
前記位相差信号に基づいて発振周波数を調整して前記クロックを生成して、前記データ識別器と前記位相比較器とに出力する前記電圧制御発振器と、
を備えることを特徴とするクロックデータリカバリー回路。
【請求項２】
前記電圧制御発振器が生成したクロックを所定の時間だけ遅延させた遅延クロックを生成する可変遅延器、
を前記電圧制御発振器と前記位相比較器との間にさらに備え、
前記位相比較器は、
前記遅延クロックと前記分周器において分周された入力データとの位相差を検出して前記位相差信号を生成することを特徴とする請求の範囲第１項に記載のクロックデータリカバリー回路。
【請求項３】
前記電圧制御発振器が生成したクロックを遅延させる所定の時間を外部より設定することを特徴とする請求の範囲第２項に記載のクロックデータリカバリー回路。
【請求項４】
前記入力データのデューティー比に基づいて前記電圧制御発振器が生成したクロックを遅延させる遅延時間を決定して、該決定した遅延時間を前記可変遅延器に出力するデューティー比検出器、
をさらに備えたことを特徴とする請求の範囲第２項に記載のクロックデータリカバリー回路。
【請求項５】
前記分周器において分周された入力データを所定の時間だけ遅延させた遅延分周入力データを生成する可変遅延器、
を前記分周器と前記位相比較器との間にさらに備え、
前記位相比較器は、
前記電圧制御発振器が生成したクロックと前記遅延分周入力データとの位相差を検出して前記位相差信号を生成することを特徴とする請求の範囲第１項に記載のクロックデータリカバリー回路。
【請求項６】
前記分周器において分周された入力データを遅延させる所定の時間を外部より設定することを特徴とする請求の範囲第５項に記載のクロックデータリカバリー回路。
【請求項７】
前記入力データのデューティー比に基づいて前記分周器において分周された入力データを遅延させる遅延時間を決定して、該決定した遅延時間を前記可変遅延器に出力するデューティー比検出器、
をさらに備えたことを特徴とする請求の範囲第５項に記載のクロックデータリカバリー回路。
【請求項８】
前記入力データを所定の時間だけ遅延させた遅延入力データを生成する可変遅延器、
を前記データ識別器の前段にさらに備え、
前記データ識別器は、
前記電圧制御発振器が生成したクロックに基づいて前記遅延入力データを識別することを特徴とする請求の範囲第１項に記載のクロックデータリカバリー回路。
【請求項９】
前記入力データを遅延させる所定の時間を外部より設定することを特徴とする請求の範囲第８項に記載のクロックデータリカバリー回路。
【請求項１０】
前記入力データのデューティー比に基づいて前記入力データを遅延させる遅延時間を決定して、該決定した遅延時間を前記可変遅延器に出力するデューティー比検出器、
をさらに備えたことを特徴とする請求の範囲第８項に記載のクロックデータリカバリー回路。
【請求項１１】
入力データの立ち上がりに同期した第１のクロックを生成する第１のクロック生成回路と、
前記入力データの立下りに同期した第２のクロックを生成する第２のクロック生成回路と、
前記第１のクロックと前記第２のクロックとを合成して、該第１のクロックと該第２のクロックとの中間位相のクロックをデータ識別器に出力する位相合成器と、
前記中間位相のクロックに基づいて前記入力データを識別するデータ識別器と、
を備えることを特徴とするクロックデータリカバリー回路。
【請求項１２】
前記第１のクロック生成回路は、
前記入力データの立ち上がりで該入力データを分周する分周器と、
前記第１のクロックと前記分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための位相差信号を生成する位相比較器と、
前記位相差信号に基づいて発振周波数を調整して前記前記第１のクロックを生成して、前記位相合成器と前記位相比較器とに出力する前記電圧制御発振器と、
を備え、
前記第２のクロック生成回路は、
前記入力データの立下りで該入力データを分周する分周器と、
前記第２のクロックと前記分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための位相差信号を生成する位相比較器と、
前記位相差信号に基づいて発振周波数を調整して前記第２のクロックを生成して、前記位相合成器と前記位相比較器とに出力する前記電圧制御発振器と、
を備えたことを特徴とする請求の範囲第１１項に記載のクロックデータリカバリー回路。
【発明の詳細な説明】
【技術分野】  この発明は、通信システム等に用いられるクロックデータリカバリー回路に関するものであり、詳細には、リターン・トゥ・ゼロ（ＲＺ：Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）データに基づいてクロックを生成し、データの識別を行うクロックデータリカバリー回路に関するものである。
【背景技術】  第１３図は、たとえば、Ａ．Ｐｏｔｔｂ▲ａ▼ｃｋｅｒ他「Ａ  Ｓｉ  Ｂｉｐｏｌａｒ  Ｐｈａｓｅ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ  ＩＣ  ｆｏｒ  Ｃｌｏｃｋ  Ｅｘｔｒａｃｔｉｏｎ  ｕｐ  ｔｏ  ８Ｇｂ／ｓ」（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−２７  ｐｐ１７４７−１７５１（１９９２））に示されているノン・リターン・トゥ・ゼロ（ＮＲＺ：Ｎｏｎ  Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）データ用の従来のクロックデータリカバリー回路の構成を示すブロック図である。
第１３図に示した従来のクロックデータリカバリー回路は、位相比較器１００と、ローパスフィルタ（以下ＬＰＦとする）２００と、電圧制御発振器（以下ＶＣＯとする）３００と、データ識別器４００とを備えている。
位相比較器１００は、入力データＤＩＮとＶＣＯ３００で生成されたクロックＣＬＫ１との位相を比較して、これら２つの信号の位相差を検出する。そして、検出した位相差をアナログ値で示した位相差信号ＦＥＯ１をＬＰＦ２００に出力する。ＬＰＦ２００は、位相差信号ＦＥＯ１の高周波成分を除去して平滑化した電圧制御信号をＶＣＯ３００に出力する。ＶＣＯ３００は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫ１を生成し、生成したクロックＣＬＫ１を位相比較器１００とデータ識別器４００とに出力する。データ識別器４００は、ＶＣＯ３００で生成されたクロックＣＬＫ１に基づいて入力データＤＩＮが“０”であるのか“１”であるのかを識別する。
第１４図は、第１３図に示した位相比較器１００の構成を示すブロック図である。位相比較器１００は、第１のサンプル・ホールド回路１１０と、第２のサンプル・ホールド回路１２０と、セレクタ１３０とを備えている。
第１のサンプル・ホールド回路１１０は、入力データＤＩＮが“Ｈ”の期間クロックＣＬＫ１の電圧値をサンプリングし、入力データＤＩＮの立下りでクロックＣＬＫ１の電圧値をホールドする。
第２のサンプル・ホールド回路１２０は、入力データＤＩＮが“Ｌ”の期間クロックＣＬＫ１の電圧値をサンプリングし、入力データＤＩＮの立ち上がりでクロックＣＬＫ１の電圧値をホールドする。
セレクタ１３０は、入力データＤＩＮが“Ｈ”の場合には第２のサンプル・ホールド回路１２０の出力ＳＨＯ２を、入力データＤＩＮが“Ｌ”の場合には第１のサンプル・ホールド回路１１０の出力ＳＨＯ１を選択し、選択した信号を位相差信号ＦＥＯ１として出力する。
つぎに、従来のクロックデータリカバリー回路の動作を説明する。まず、第１５図のタイミングチャートを参照して、位相比較器１００の動作を説明する。第１５図のタイミングチャートは、ＶＣＯ３００が生成したクロックＣＬＫ１の位相が入力データＤＩＮの位相よりも早い場合を示している。また、入力データＤＩＮは、ＮＲＺデータで“Ｈ”、“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”、すなわち“１”、“０”、“０”、“１”、“０”、“１”の順に入力されている。
入力データＤＩＮが“Ｌ”から“Ｈ”に変化すると、第１のサンプル・ホールド回路１１０は、クロックＣＬＫ１の電圧値のサンプリングを開始する。また、第２のサンプル・ホールド回路１２０は入力データＤＩＮの立ち上がりの瞬間のクロックＣＬＫ１の電圧値をホールドする。そして、入力データＤＩＮが“Ｈ”の期間、セレクタ１３０は、第２のサンプル・ホールド回路１２０の出力ＳＨＯ２を選択して、選択した第２のサンプル・ホールド回路１２０の出力ＳＨＯ２を位相差信号ＦＥＯ１として出力する。
入力データＤＩＮが“Ｈ”から“Ｌ”に変化すると、第１のサンプル・ホールド回路１１０は入力データＤＩＮの立下りの瞬間のクロックＣＬＫ１の電圧値をホールドし、第２のサンプル・ホールド回路１２０はクロックＣＬＫ１の電圧値のサンプリングを開始する。そして、入力データＤＩＮが“Ｌ”の期間、セレクタ１３０は、第１のサンプル・ホールド回路１１０の出力ＳＨＯ１を選択して、選択した第１のサンプル・ホールド回路１１０出力ＳＨＯ１を位相差信号ＦＥＯ１として出力する。
このように位相比較器１００は、入力データＤＩＮの変化点（立ち上がりと立下り）で入力データＤＩＮとクロックＣＬＫ１の立ち上がりとの位相差を検出して、検出した位相差の情報をアナログ値で示した位相差信号ＦＥＯ１として出力する。
つぎに、従来のクロックデータリカバリー回路の動作を説明する。位相比較器１００は、上述したように入力データＤＩＮとＶＣＯ３００で生成されたクロック１との位相を比較して、これら２つの信号の位相差を検出する。そして、検出した位相差をアナログ値とした位相差信号ＦＥＯ１をＬＰＦ２００に出力する。
ＬＰＦ２００は、位相差信号ＦＥＯ１の高周波成分を除去して平滑化した電圧制御信号をＶＣＯ３００に出力する。ＶＣＯ３００は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫ１を生成する。すなわち、位相比較器１００において検出した入力データＤＩＮの変化点とクロックＣＬＫ１の立ち上がりとの位相差に基づいて発振周波数を調整することで、入力データＤＩＮとクロックＣＬＫ１の立ち上がりの位相を合わせこむ。ＶＣＯ３００は、生成したクロックＣＬＫ１を位相比較器１００とデータ識別器４００とに出力する。
データ識別器４００は、クロックＣＬＫ１の立下りで入力データＤＩＮが“１”であるのか“０”であるのかを識別する。そして、識別したデータを識別データとして出力する。位相比較器１００とデータ識別器４００とに入力される入力データＤＩＮ信号は同一信号であるので、電圧制御信号に基づいて発振周波数を調整して生成されたクロックＣＬＫ１の立下り位相は、データ識別器４００に入力される入力データＤＩＮのビット中央の位相と一致している。したがって、データ識別器４００は、第１６図（ａ）に示すように、クロックＣＬＫ１の立下りで入力データＤＩＮを識別すれば、入力データＤＩＮの最適識別点となるビット中央で入力データＤＩＮを識別することができる。
しかしながら、通信システムで扱う入力データはＮＲＺデータとは限らない。ここで、上記従来技術のクロックデータリカバリー回路の入力データにＲＺデータを入力したとする。第１７図のタイミングチャートを参照して、入力データＤＩＮにＲＺデータを入力した場合の位相比較器１００の動作を説明する。
第１７図のタイミングチャートにおいても、上述した入力データＤＩＮにＮＲＺデータを用いた場合と同様に、ＶＣＯ３００が生成したクロックＣＬＫ１の位相が入力データＤＩＮの位相よりも早くなっており、入力データＤＩＮにはＲＺデータで“１００１０１”が入力されているものとする。
入力データＤＩＮが“Ｌ”から“Ｈ”に変化すると、第１のサンプル・ホールド回路１１０は、クロックＣＬＫ１の電圧値のサンプリングを開始し、第２のサンプル・ホールド回路１２０は入力データＤＩＮの立ち上がりの瞬間のクロックＣＬＫ１の電圧値をホールドする。そして、入力データＤＩＮが“Ｈ”の期間、セレクタ１３０は、第２のサンプル・ホールド回路１２０の出力ＳＨＯ２を選択して、選択した第２のサンプル・ホールド回路１２０の出力ＳＨＯ２を位相差信号ＦＥＯ１として出力する。
入力データＤＩＮが“Ｈ”から“Ｌ”に変化すると、第１のサンプル・ホールド回路１１０は入力データＤＩＮの立下りの瞬間のクロックＣＬＫ１の電圧値をホールドし、第２のサンプル・ホールド回路１２０はクロックＣＬＫ１の電圧値のサンプリングを開始する。そして、入力データＤＩＮが“Ｌ”の期間、セレクタ１３０は、第１のサンプル・ホールド回路１１０の出力ＳＨＯ１を選択して、選択した第１のサンプル・ホールド回路１１０出力ＳＨＯ１を位相差信号ＦＥＯ１として出力する。
ＶＣＯ３００で生成されたクロックＣＬＫ１の位相が入力データＤＩＮの位相よりも早くなっているため、入力データＤＩＮが“Ｈ”から“Ｌ”に変化した場合、第１７図に示すように、入力データＤＩＮの立下りの瞬間のクロックＣＬＫ１は“Ｈ”のままである。そのため、第１のサンプル・ホールド回路１１０の出力ＳＨＯ１と第２のサンプル・ホールド回路１２０の出力ＳＨＯ２とが異なる値となる。
本来、入力データＤＩＮとクロックＣＬＫ１とが固定した位相関係にある場合には、位相比較器１００の出力である位相差信号ＦＥＯ１も固定されていなければならない。
しかしながら、上記従来技術のクロックデータリカバリー回路にＲＺデータを入力した場合、第１７図において一点鎖線で示した望まれる位相差信号ＦＥＯ１の値と実際にセレクタ１３０が出力する位相差信号ＦＥＯ１とにずれが生じてしまう。
また、ＶＣＯ３００で生成されたクロックＣＬＫ１の位相が入力データＤＩＮの位相よりも早くなっている場合、位相差信号ＦＥＯ１のずれは、入力データＤＩＮが“Ｌ”の期間継続する。すなわち、位相差信号ＦＥＯ１のずれの期間は、入力データＤＩＮに依存して変化する。
このように上記従来技術のクロックデータリカバリー回路にＲＺデータを入力した場合、データを識別するクロックを生成するための位相差信号にずれが生じるとともに、そのずれの期間が入力データに依存しているため、データを識別するクロックの位相が揺らいでしまい、入力データを正確に識別することができないという問題がある。
本発明は、上記に鑑みてなされたものであって、ＲＺデータの入力データを安定して識別することができるクロックデータリカバリー回路を提供することを目的としている。
【発明の開示】
本発明にかかるクロックデータリカバリー回路にあっては、電圧制御発振器が生成したクロックに基づいて入力データを識別するデータ識別器と、
前記入力データを分周する分周器と、前記電圧制御発振器が生成したクロックと前記分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための位相差信号を生成する位相比較器と、前記位相差信号に基づいて発振周波数を調整して前記クロックを生成して、前記データ識別器と前記位相比較器とに出力する前記電圧制御発振器とを備えることを特徴とする。
この発明によれば、分周した入力データと生成したクロックとの位相を比較して位相差を検出し、検出した位相差を無くすための位相差信号に基づいて発振周波数を調整して入力データの位相に合わせたクロックを生成し、生成したクロックに基づいて入力データを識別するようにしている。
【図面の簡単な説明】  第１図は、この発明における実施の形態１のクロックデータリカバリー回路の構成を示すブロック図であり、第２図は、第１図に示した位相比較器の構成を示すブロック図であり、第３図は、この発明における実施の形態１のクロックデータリカバリー回路の動作を説明するためのタイミングチャートであり、第４図は、この発明における実施の形態２のクロックデータリカバリー回路の構成を示すブロック図であり、第５図は、この発明における実施の形態２のデータリカバリー回路の動作を説明するためのタイミングチャートであり、第６図は、この発明における実施の形態３のクロックデータリカバリー回路の構成を示す図であり、第７図は、この発明における実施の形態３のクロックデータリカバリー回路の動作を説明するためのタイミングチャートであり、第８図は、この発明における実施の形態４のクロックデータリカバリー回路の構成を示すブロック図であり、第９図は、この発明における実施の形態４のデータリカバリー回路の動作を説明するためのタイミングチャートであり、第１０図は、この発明における実施の形態５のデータリカバリー回路の構成を示すブロック図であり、第１１図は、この発明における実施の形態６のクロックデータリカバリー回路の構成を示すブロック図であり、第１２図は、この発明における実施の形態６のクロックデータリカバリー回路の動作を説明するためのタイミングチャートであり、第１３図は、従来のクロックデータリカバリー回路の構成を示すブロック図であり、第１４図は、第１３図に示した位相比較器の構成を示すブロック図であり、第１５図は、従来のクロックデータリカバリー回路の動作を説明するためのタイミングチャートであり、第１６図は、データとクロックの位相関係を示す図であり、第１７図は、従来のクロックデータリカバリー回路の動作を説明するためのタイミングチャートである。
【発明を実施するための最良の形態】  本発明をより詳細に説術するために、添付の図面に従ってこれを説明する。
実施の形態１．
第１図〜第３図を用いて、この発明の実施の形態１を説明する。第１図は、この発明における実施の形態１のクロックデータリカバリー回路の構成を示すブロック図である。この発明における実施の形態１のクロックデータリカバリー回路は、位相比較器１と、ローパスフィルタ（以下ＬＰＦとする）２と、電圧制御発振器（以下ＶＣＯとする）３と、データ識別器４と、分周器５とを備えている。
分周器５は、たとえば、Ｔフリップフロップなどを用いて、入力データＲＺ−ＤＡＴＡの周波数を１／２に分周する。そして、分周入力データＲＺ−ＤＡＴＡ１を位相比較器１に出力する。具体的には、分周器５は、入力データＲＺ−ＤＡＴＡの立ち上がりを検出する毎に分周入力データＲＺ−ＤＡＴＡ１を反転して、位相比較器１に出力する。
位相比較器１は、分周入力データＲＺ−ＤＡＴＡ１とＶＣＯ３で生成されたクロックＣＬＫとの位相を比較して、これら２つの信号の位相差を検出する。そして、検出した位相差をアナログ値で示した位相差信号ＦＥＯをＬＰＦ２に出力する。ＬＰＦ２は、位相差信号ＦＥＯの高周波成分を除去して平坦化した電圧制御信号をＶＣＯ３に出力する。ＶＣＯ３は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫを生成し、生成したクロックＣＬＫを位相比較器１とデータ識別器４とに出力する。データ識別器４は、ＶＣＯ３で生成されたクロックＣＬＫに基づいて入力データＲＺ−ＤＡＴＡが“０”であるのか“１”であるのかを識別する。
第２図は、第１図に示したＶＣＯ３の構成を示すブロック図である。位相比較器１は、第１のサンプル・ホールド回路１１と、第２のサンプル・ホールド回路１２と、セレクタ１３とを備えている。
第１のサンプル・ホールド回路１１は、分周入力データＲＺ−ＤＡＴＡ１が“Ｈ”の期間クロックＣＬＫの電圧値をサンプリングし、分周入力データＲＺ−ＤＡＴＡ１の立下りでクロックＣＬＫの電圧値をホールドする。
第２のサンプル・ホールド回路１２は、分周入力データＲＺ−ＤＡＴＡ１が“Ｌ”の期間クロックＣＬＫの電圧値をサンプリングし、分周入力データＲＺ−ＤＡＴＡ１の立ち上がりでクロックＣＬＫの電圧値をホールドする。
セレクタ１３は、分周入力データＲＺ−ＤＡＴＡ１が“Ｈ”の場合には第２のサンプル・ホールド回路１２の出力ＳＨ２を、分周入力データＲＺ−ＤＡＴＡ１が“Ｌ”の場合には第１のサンプル・ホールド回路１１の出力ＳＨ１を選択し、選択した信号を位相差信号ＦＥＯとして出力する。
つぎに、この発明における実施の形態１のクロックデータリカバリー回路の動作を説明する。まず、第３図のタイミングチャートを参照して、分周器５および位相比較器１の動作を説明する。第３図のタイミングチャートは、ＶＣＯ３で生成されたクロックＣＬＫの位相が入力データＲＺ−ＤＡＴＡの位相よりも早い場合を示しており、入力データＲＺ−ＤＡＴＡは、ＲＺ信号で“Ｈ”、“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”、すなわち“１”、“０”、“０”、“１”、“０”、“１”の順に入力されている。
入力データＲＺ−ＤＡＴＡが“Ｌ”から“Ｈ”に変化すると、分周器５は、入力データＲＺ−ＤＡＴＡの立ち上がりを検出して、分周入力データＲＺ−ＤＡＴＡ１を反転する。すなわち、分周器５は、入力データＲＺ−ＤＡＴＡの立ち上がり毎に、分周入力データＲＺ−ＤＡＴＡ１を“Ｌ”から“Ｈ”、または“Ｈ”から“Ｌ”にする。
分周入力データＲＺ−ＤＡＴＡ１が“Ｌ”から“Ｈ”に変化した場合、第１のサンプル・ホールド回路１１は、クロックＣＬＫの電圧値のサンプリングを開始する。また、第２のサンプル・ホールド回路１２は、分周入力データＲＺ−ＤＡＴＡ１の立ち上がりの瞬間のクロックＣＬＫの電圧値をホールドする。そして、分周入力データＲＺ−ＤＡＴＡ１が“Ｈ”の期間、セレクタ１３は、第２のサンプル・ホールド回路１２の出力ＳＨ２を選択して、選択した第２のサンプル・ホールド回路１２の出力ＳＨ２を位相差信号ＦＥＯとして出力する。
分周入力データＲＺ−ＤＡＴＡ１が“Ｈ”から“Ｌ”に変化した場合、第１のサンプル・ホールド回路１１は、分周入力データＲＺ−ＤＡＴＡ１の立下がりの瞬間のクロックＣＬＫの電圧値をホールドする。また、第２のサンプル・ホールド回路１２は、クロックＣＬＫの電圧値のサンプリングを開始する。そして、分周入力データＲＺ−ＤＡＴＡ１が“Ｌ”の期間、セレクタ１３は、第１のサンプル・ホールド回路１１の出力ＳＨ１を選択して、位相差信号ＦＥＯとして出力する。
このように位相比較器１は、入力データＲＺ−ＤＡＴＡが“Ｈ”になるごとに、第１のサンプル・ホールド回路１１の出力ＳＨ１と第２のサンプル・ホールド回路１２の出力ＳＨ２とを切り替えて、位相差信号ＦＥＯを出力する。すなわち、入力データＲＺ−ＤＡＴＡに“Ｈ”が入力された時の入力データＲＺ−ＤＡＴＡの立ち上がりとクロックＣＬＫの立ち上がりとの位相差を検出して、検出した位相差の情報をアナログ値で示した位相差信号ＦＥＯを出力する。
つぎに、クロックデータリカバリー回路の動作を説明する。分周器５は、入力データＲＺ−ＤＡＴＡの立ち上がりを検出して、分周入力データＲＺ−ＤＡＴＡ１を反転する。位相比較器１は、分周入力データＲＺ−ＤＡＴＡ１とＶＣＯ３で生成されたクロックＣＬＫとの位相を比較して、分周入力データＲＺ−ＤＡＴＡ１とＶＣＯ３で生成されたクロックＣＬＫの位相差を検出する。そして、検出した位相差をアナログ値で示した位相差信号ＦＥＯをＬＰＦ２に出力する。ＬＰＦ２は、位相差信号ＦＥＯの高周波成分を除去して平滑化した電圧制御信号をＶＣＯ３に出力する。
ＶＣＯ３は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫを生成する。すなわち、位相比較器１において検出した入力データＲＺ−ＤＡＴＡの立ち上がりとクロックＣＬＫの立ち上がりとの位相差に基づいて発振周波数を調整することで、入力データＲＺ−ＤＡＴＡの立ち上がりとクロックＣＬＫの立ち上がりの位相を合わせこむ。ＶＣＯ３は、生成したクロックＣＬＫを位相比較器１とデータ識別器４とに出力する。
データ識別器４は、クロックＣＬＫの立下りで入力データＲＺ−ＤＡＴＡが“１”であるのか“０”であるのかを識別する。そして、識別したデータを識別データとして出力する。位相比較器１に入力される分周入力データＲＺ−ＤＡＴＡ１は、分周器５において入力データＲＺ−ＤＡＴＡの立ち上がりに同期して分周されている。したがって、第１６図（ｂ）に示すように、クロックＣＬＫの立下りで入力データＲＺ−ＤＡＴＡを識別すれば、入力データＲＺ−ＤＡＴＡを識別することができる。
このようにこの実施の形態１では、入力データを分周した分周入力データと生成したクロックとの位相を比較して位相差を検出し、検出した位相差を無くすための位相差信号に基づいて発振周波数を調整して入力データの位相に合わせたクロックを生成し、生成したクロックに基づいて入力データを識別するようにしているため、入力データをＲＺデータで入力した場合において、位相差信号のずれを抑制することができ、入力データに依存した位相揺らぎのないクロックを用いて入力データを識別することができる。
実施の形態２．
第４図および第５図を用いて、この発明の実施の形態２を説明する。実施の形態１では、入力データを分周した分周入力データの変化点にＶＣＯが生成するクロックの立ち上がりエッジを合わせるようにしたため、位相揺らぎのないクロックを用いて入力データを識別するようにした。しかしながら、第１６図（ｂ）に示したように、データを識別するクロックの立下りは、入力データの最適識別点とはずれているため、入力データのデューティー比の変動によっては、データを正しく識別することができない場合がある。
このような問題を改善するために、この実施の形態２では、ＶＣＯが生成するクロックの位相を調整して、クロックの立下りを入力データの最適識別点に合わせるものである。
第４図は、この発明における実施の形態２のクロックデータリカバリー回路の構成を示すブロック図である。この発明における実施の形態２のクロックデータリカバリー回路は、実施の形態１のクロックデータリカバリー回路のＶＣＯ３と位相比較器１との間に、可変遅延器６が追加されている。第１図に示した実施の形態１のクロックデータリカバリー回路と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
可変遅延器６は、調整端子から入力される調整信号に基づいて、ＶＣＯ３から入力されるクロックＣＬＫを遅延させた遅延クロックＣＬＫＤを位相比較器１に出力する。
位相比較器１は、分周器５において分周された入力データＲＺ−ＤＡＴＡの立ち上がりに同期した分周入力データＲＺ−ＤＡＴＡ１と入力されたクロックの立ち上がりの位相差を検出する。したがって、第１６図（ｃ）に示すように、ＶＣＯ３が生成するクロックＣＬＫの立下りを入力データＲＺ−ＤＡＴＡの最適識別点（入力データＲＺ−ＤＡＴＡのビット幅の中央）に調整するためには位相比較器１に入力するクロックを調整する必要がある。
ここで、入力データＲＺ−ＤＡＴＡと可変遅延器６が出力する遅延クロックＣＬＫＤの位相はロック状態（位相が合っている）ものとする。第５図に示すように、入力データＲＺ−ＤＡＴＡのビット幅をＷ、クロックＣＬＫの周期をＴとすると、クロックＣＬＫの立下りが入力データＲＺ−ＤＡＴＡの最適識別点と一致させるために必要なクロックＣＬＫに対する遅延クロックＣＬＫＤの遅延量ｄｅｌａｙは、
ｄｅｌａｙ＝Ｔ／２−Ｗ／２
で表される。したがって、可変遅延器６は、ＶＣＯ３で生成されたクロックＣＬＫを、Ｔ／２−Ｗ／２だけ遅延させた遅延クロックＣＬＫＤを位相比較器１に出力すればよい。したがって、可変遅延器６の調整端子にＶＣＯ３で生成されたクロックＣＬＫを、Ｔ／２−Ｗ／２だけ遅延させるような調整信号を入力する。
つぎに、この発明における実施の形態２のクロックデータリカバリー回路の動作を説明する。可変遅延器６は、調整端子から入力される調整信号に基づいてＶＣＯ３で生成されたクロックＣＬＫを遅延させた遅延クロックＣＬＫＤを位相比較器１に出力する。位相比較器１は、分周器５において分周された入力データＲＺ−ＤＡＴＡの立ち上がりに同期した分周入力データＲＺ−ＤＡＴＡ１と遅延クロックＣＬＫＤとの位相を比較して、分周入力データＲＺ−ＤＡＴＡ１とＶＣＯ３で生成されたクロックＣＬＫの位相差を検出する。そして、検出した位相差をアナログ値で示した位相差信号ＦＥＯをＬＰＦ２に出力する。ＬＰＦ２は、位相差信号ＦＥＯの高周波成分を除去して平滑化した電圧制御信号をＶＣＯ３に出力する。ＶＣＯ３は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫを生成して、生成したクロックＣＬＫを可変遅延器６とデータ識別器４とに出力する。データ識別器４は、クロックＣＬＫの立下りで入力データＲＺ−ＤＡＴＡが“１”であるのか“０”であるのかを識別する。そして、識別したデータを識別データとして出力する。
このようにこの実施の形態２では、可変遅延器は、外部から入力される調整時間だけＶＣＯが生成したクロックを遅延させた遅延クロックを生成し、位相比較器は、遅延クロックと入力データを分周した分周入力データとの位相を比較するようにしたため、入力データのデューティー比に応じた最適識別点にＶＣＯが生成するクロックの立下りを合わせることができる。
実施の形態３．
第６図および第７図を用いて、この発明の実施の形態３を説明する。実施の形態２では、位相比較器において位相を比較する分周入力データを基準としてクロックを遅延させることで、ＶＣＯが生成するクロックの立下りを入力データの最適識別点に合わせるようにした。この実施の形態３では、位相比較器に入力するクロックを基準として分周入力データを遅延させることで、ＶＣＯが生成するクロックの立下りを入力データの最適識別点に合わせるものである。
第６図は、この発明における実施の形態３のクロックデータリカバリー回路の構成を示すブロック図である。この発明における実施の形態３のクロックデータリカバリー回路は、第１図に示した実施の形態１のクロックデータリカバリー回路の分周器５と位相比較器１との間に、可変遅延器６ａが追加されている。第１図に示した実施の形態１のクロックデータリカバリー回路と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
可変遅延器６ａは、調整端子から入力される調整信号に基づいて分周器５から入力された分周入力データＲＺ−ＤＡＴＡ１を遅延させた遅延分周入力データＲＺ−ＤＡＴＡ２を位相比較器１に出力する。
ここで、ＶＣＯ３が生成するクロックＣＬＫと可変遅延器６ａが出力する遅延分周入力データＲＺ−ＤＡＴＡ２の位相はロック状態であるものとする。第７図に示すように、入力データＲＺ−ＤＡＴＡのビット幅をＷ、クロックＣＬＫの周期をＴとすると、クロックＣＬＫの立下りを入力データＲＺ−ＤＡＴＡの最適識別点と一致させるために必要な分周入力データＲＺ−ＤＡＴＡ１に対する遅延分周入力データＲＺ−ＤＡＴＡ２の遅延量ｄｅｌａｙは、
ｄｅｌａｙ＝Ｔ／２＋Ｗ／２
で表される。したがって、可変遅延器６ａは、分周器５で分周された分周入力データＲＺ−ＤＡＴＡ１を、Ｔ／２＋Ｗ／２だけ遅延させた遅延分周入力データＲＺ−ＤＡＴＡ２を位相比較器１に出力すればよい。したがって、可変遅延器６ａの調整端子に分周器５で分周された分周入力データＲＺ−ＤＡＴＡ１を、Ｔ／２＋Ｗ／２だけ遅延させるような調整信号を入力する。
つぎに、この発明における実施の形態３のクロックデータリカバリー回路の動作を説明する。分周器５は、入力データＲＺ−ＤＡＴＡの立ち上がりを検出して、分周入力データＲＺ−ＤＡＴＡ１を反転する。可変遅延器６ａは、調整端子から入力される調整信号に基づいて、分周入力データＲＺ−ＤＡＴＡ１を遅延させた遅延分周入力データＲＺ−ＤＡＴＡ２を位相比較器１に出力する。位相比較器１は、遅延分周入力データＲＺ−ＤＡＴＡ２の変化点において遅延分周入力データＲＺ−ＤＡＴＡ２とＶＣＯ３で生成されたクロックＣＬＫの位相差を検出する。そして、検出した位相差をアナログ値で示した位相差信号ＦＥＯをＬＰＦ２に出力する。ＬＰＦ２は、位相差信号ＦＥＯの高周波成分を除去して平滑化した電圧制御信号をＶＣＯ３に出力する。ＶＣＯ３は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫを生成して、生成したクロックＣＬＫをデータ識別器４に出力する。データ識別器４は、クロックＣＬＫの立下りで入力データＲＺ−ＤＡＴＡが“１”であるのか“０”であるのかを識別する。そして、識別したデータを識別データとして出力する。
このようにこの実施の形態３では、可変遅延器は、外部から入力される調整時間だけ入力データを分周した分周入力データを遅延させた遅延分周入力データを生成し、位相比較器は、ＶＣＯが生成したクロックと遅延分周入力データとの位相を比較するようにしたため、入力データのデューティー比に応じた最適識別点にＶＣＯが生成するクロックの立下りを合わせることができる。
実施の形態４．
第８図および第９図を用いて、この発明の実施の形態４を説明する。実施の形態３および実施の形態４では、位相比較器１の入力の一方を基準として、もう一方を遅延させることでデータを識別するクロックの立下りを入力データの最適識別点に調整するようにした。この実施の形態４では、識別される入力データを遅延させることでデータを識別するクロックの立下りを最適識別点に調整するようにしたものである。
第８図は、この発明における実施の形態４のクロックデータリカバリー回路の構成を示すブロック図である。この発明における実施の形態４のクロックデータリカバリー回路は、実施の形態１のクロックデータリカバリー回路のデータ識別器４の前段に、可変遅延器６ｂが追加されている。第１図に示した実施の形態１のクロックデータリカバリー回路と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
可変遅延器６ｂは、調整端子から入力される調整信号に基づいて入力データＲＺ−ＤＡＴＡを遅延させた遅延入力データＲＺ−ＤＡＴＡ３をデータ識別器４に出力する。
ここで、位相比較器１に入力される入力データＲＺ−ＤＡＴＡとＶＣＯ３が生成したクロックＣＬＫの位相はロック状態であるものとする。第９図に示すように、入力データＲＺ−ＤＡＴＡのビット幅をＷとすると、クロックＣＬＫの立下りが入力データＲＺ−ＤＡＴＡの最適識別点と一致させるために必要な分周入力データＲＺ−ＤＡＴＡ１に対する遅延分周入力データＲＺ−ＤＡＴＡ２の遅延量ｄｅｌａｙは、
ｄｅｌａｙ＝Ｗ／２
で表される。したがって、可変遅延器６ｂは、入力データＲＺ−ＤＡＴＡを、ＴＷ／２だけ遅延させた遅延入力データＲＺ−ＤＡＴＡ３をデータ識別器４に出力すればよい。したがって、可変遅延器６ｂの調整端子に分周器５で分周された入力データＲＺ−ＤＡＴＡを、Ｗ／２だけ遅延させるような調整信号を入力する。
つぎに、この発明における実施の形態４のクロックデータリカバリー回路の動作を説明する。分周器５は、入力データＲＺ−ＤＡＴＡの立ち上がりを検出して、分周入力データＲＺ−ＤＡＴＡ１を反転する。位相比較器１は、分周入力データＲＺ−ＤＡＴＡ１の変化点において分周入力データＲＺ−ＤＡＴＡ１とＶＣＯ３で生成されたクロックＣＬＫの位相差を検出する。そして、検出した位相差をアナログ値で示した位相差信号ＦＥＯをＬＰＦ２に出力する。ＬＰＦ２は、位相差信号ＦＥＯの高周波成分を除去して平滑化した電圧制御信号をＶＣＯ３に出力する。ＶＣＯ３は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫを生成して、生成したクロックＣＬＫをデータ識別器４に出力する。
可変遅延器６ｂは、調整端子から入力される調整信号に基づいて、入力データＲＺ−ＤＡＴＡを遅延させた遅延入力データＲＺ−ＤＡＴＡ３をデータ識別器４に出力する。データ識別器４は、クロックＣＬＫの立下りで入力データＲＺ−ＤＡＴＡが“１”であるのか“０”であるのかを識別する。そして、識別したデータを識別データとして出力する。
このようにこの実施の形態４では、可変遅延器は、外部から入力される調整時間だけ入力データを遅延させた遅延入力データを生成し、データ識別器は、ＶＣＯで生成したクロックの立下りで遅延入力データを識別するようにしたため、入力データのデューティー比に応じた最適識別点にＶＣＯが生成するクロックの立下りを合わせることができる。
実施の形態５．
第１０図を用いて、この発明の実施の形態５を説明する。実施の形態２では、可変遅延器おいてＶＣＯが生成したクロックを遅延させる遅延量を外部から入力するようにしていた。この実施の形態５では、可変遅延器に入力する遅延量をクロックデータリカバリー回路内で生成するものである。
第１０図は、この発明における実施の形態５のクロックデータリカバリー回路の構成を示すブロック図である。この発明における実施の形態５のクロックデータリカバリー回路は、実施の形態３のクロックデータリカバリー回路にデューティー比検出器７が追加されている。第４図に示した実施の形態３のクロックデータリカバリー回路と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
デューティー比検出器７は、入力データＲＺ−ＤＡＴＡのデューティー比、すなわち、ビット幅を検出する。そして、可変遅延器６においてクロックＣＬＫを遅延させる遅延量を算出して、算出した遅延量を可変遅延器６の調整端子に出力する。
実施の形態２で説明したように、入力データＲＺ−ＤＡＴＡのビット幅をＷ、クロックＣＬＫの周期をＴとすると、可変遅延器６に与える遅延量は、「Ｔ／２＋Ｗ／２」である。したがって、デューティー比検出器７は、検出した入力データＲＺ−ＤＡＴＡのビット幅に基づいて、Ｔ／２＋Ｗ／２の遅延量を算出して、可変遅延器６に出力する。
実施の形態５のクロックデータリカバリー回路の動作については、実施の形態３において可変遅延器６に外部から入力されていた調整信号を、デューティー比検出器７が算出する以外同様となるので、ここではその説明を省略する。
このようにこの実施の形態５では、デューティー比検出器が、入力データのビット幅を検出して、ＶＣＯが生成するクロックの立下りを入力データの最適識別点に合わせるための遅延量を算出するようにしているため、外部で遅延量を設定することなく、入力データのデューティー比に応じた最適識別点にＶＣＯが生成するクロックの立下りを合わせることができる。
なお、第６図に示した実施の形態３のクロックデータリカバリー回路にデューティー比検出器を備え、デューティー比検出器が、入力データビット幅を検出して分周入力データをＴ／２＋Ｗ／２だけ遅延させる遅延値を算出し、算出した遅延値を可変遅延器６ａの調整端子に出力するようにしても、外部で遅延量を設定することなく、入力データのデューティー比に応じた最適識別点にＶＣＯが生成するクロックの立下りを合わせることができる。
また、第８図にしめした実施の形態４のクロックデータリカバリー回路にデューティー比検出器を備え、デューティー比検出器が、入力データＲＺ−ＤＡＴＡビット幅を検出して入力データＲＺ−ＤＡＴＡをＷ／２だけ遅延させる遅延値を算出し、算出した遅延値を可変遅延器６ｂの調整端子に出力するようにしても、外部で遅延量を設定することなく、入力データのデューティー比に応じた最適識別点にＶＣＯが生成するクロックの立下りを合わせることができる。
実施の形態６．
第１１図および第１２図を用いて、この発明の実施の形態６を説明する。第１１図は、この発明における実施の形態６のクロックデータリカバリー回路の構成を示すブロック図である。この発明における実施の形態６のクロックデータリカバリー回路は、分周器８５、位相比較器８１、ＬＰＦ８２およびＶＣＯ８３を有する第１のクロック生成回路８と、分周器９５、位相比較器９１、ＬＰＦ９２およびＶＣＯ９３を有する第２のクロック生成回路９と、位相合成器１０と、データ識別器４とで構成される。
第１のクロック生成回路８は、入力データＲＺ−ＤＡＴＡの立ち上がりエッジと位相が一致するクロックＣＬＫＲを生成する。
分周器８５は、たとえば、Ｔフリップフロップなどを用いて、入力データＲＺ−ＤＡＴＡの立ち上がりを検出する毎に分周入力データＲＺ−ＤＡＴＡＲを反転して、位相比較器８１に出力する。
位相比較器８１は、分周入力データＲＺ−ＤＡＴＡＲとＶＣＯ８３で生成されたクロックＣＬＫＲとの位相を比較して、これら２つの信号の位相差を検出する。そして、検出した位相差をアナログ値で示した位相差信号ＦＥＯＲをＬＰＦ８２に出力する。なお、位相比較器９１の構成については、第２図に示した実施の形態１の位相比較器１と同様となるので、ここではその説明を省略する。
ＬＰＦ８２は、位相差信号ＦＥＯＲの高周波成分を除去して平坦化した電圧制御信号をＶＣＯ８３に出力する。ＶＣＯ８３は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫＲを生成し、生成したクロックＣＬＫＲを位相比較器８１と位相合成器１０とに出力する。
第２のクロック生成回路９は、入力データＲＺ−ＤＡＴＡの立下りエッジと位相が一致するクロックＣＬＫＲを生成する。
分周器９５は、たとえば、Ｔフリップフロップなどを用いて、入力データＲＺ−ＤＡＴＡの立下りを検出する毎に分周入力データＲＺ−ＤＡＴＡＦを反転して、位相比較器９１に出力する。
位相比較器９１は、分周入力データＲＺ−ＤＡＴＡＦとＶＣＯ９３で生成されたクロックＣＬＫＦとの位相を比較して、これら２つの信号の位相差を検出する。そして、検出した位相差をアナログ値で示した位相差信号ＦＥＯＦをＬＰＦ９２に出力する。なお、位相比較器９１の構成については、第２図に示した実施の形態１の位相比較器１と同様となるので、ここではその説明を省略する。
ＬＰＦ９２は、位相差信号ＦＥＯＲの高周波成分を除去して平坦化した電圧制御信号をＶＣＯ９３に出力する。ＶＣＯ９３は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫＦを生成し、生成したクロックＣＬＫＲを位相比較器９１と位相合成器１０とに出力する。
位相合成器１０は、第１のクロック生成回路８で生成したクロックＣＬＫＲと第２のクロック生成回路９で生成したクロックＣＬＫＦとを合成する。そして、合成したクロックを反転させたクロックＣＬＫＭをデータ識別器４に出力する。
データ識別器４は、位相合成器１０で合成されたクロックＣＬＫＭに基づいて入力データＲＺ−ＤＡＴＡが“０”であるのか“１”であるのかを識別する。
つぎに、第１２図のタイミングチャートを参照して、この実施の形態６のクロックデータリカバリー回路の動作を説明する。なお、第１のクロック生成回路８が入力データＲＺ−ＤＡＴＡの立ち上がりと位相の一致するクロックＣＬＫＲを生成する動作、および第２のクロック生成回路９が入力データＲＺ−ＤＡＴＡの立下りと位相の一致するクロックＣＬＫＦを生成する動作については、実施の形態１の分周器５、位相比較器１、ＬＰＦ２およびＶＣＯ３でクロックＣＬＫを生成する動作と同様となるので、ここではその説明を省略する。
ここで、第１のクロック生成回路８と第２のクロック生成回路９はロック状態であるものとする。すなわち、位相比較器８１に入力される分周器８５の出力である分周入力データＲＺ−ＤＡＴＡＲの立ち上がりおよび立下りと、ＶＣＯ８１で生成されるクロックＣＬＫＲの立ち上がりとが一致しており、位相比較器９１に入力される分周器９５の出力である分周入力データＲＺ−ＤＡＴＡＦの立ち上がりおよび立下りと、ＶＣＯ９１で生成されるクロックＣＬＫＦの立ち上がりとが一致しているものとする。
第１２図に示すように、第１のクロック生成回路８の分周器８５は、入力データＲＺ−ＤＡＴＡの立ち上がりを検出して出力である分周入力データＲＺ−ＤＡＴＡＲを反転し、第２のクロック生成回路９の分周器９５は、入力データＲＺ−ＤＡＴＡの立下りを検出して出力である分周入力データＲＺ−ＤＡＴＡＦを反転する。すなわち、第２のクロック生成回路９の分周入力データＲＺ−ＤＡＴＡＦは、第１のクロック生成回路９の分周入力データＲＺ−ＤＡＴＡＲに対して、入力データＲＺ−ＤＡＴＡのビット幅分の遅延している。
第１のクロック生成回路８と第２のクロック生成回路９はともにロック状態であるので、第２のクロック生成回路９で生成されたクロックＣＬＫＦは、第１のクロック生成回路で生成されたクロックＣＬＫＲに対して入力データＲＺ−ＤＡＴＡのビット幅分の遅延している。位相合成器１０は、これら２つのクロックＣＬＫＲとクロックＣＬＫＦを合成する。そして、合成したクロックを反転させたクロックＣＬＫＭをデータ識別器４に出力する。すなわち、位相合成器１０は、入力データＲＺ−ＤＡＴＡの立ち上がりとクロックの立ち上がりが一致しているクロックＣＬＫＲと、入力データＲＺ−ＤＡＴＡの立下りとクロックの立下りが一致しているクロックＣＬＫＦとを合成し、さらに反転することで、入力データＲＺ−ＤＡＴＡの最適識別点にクロックの立下りをあわせこんだクロックＣＬＫＭを生成する。
データ識別器４は、クロックＣＬＫＭの立下りで入力データＲＺ−ＤＡＴＡが“１”であるのか“０”であるのかを識別する。そして、識別したデータを識別データとして出力する。
このようにこの実施の形態６では、第１のクロック生成回路は、第１のクロック生成回路内の分周器が入力データの立ち上がりでデータを反転させて生成した分周入力データの変化点に位相を合わせた第１のクロックを生成し、第２のクロック生成回路は、第２のクロック生成回路内の分周器が入力データの立下りでデータを反転させて生成した分周入力データの変化点に位相を合わせた第２のクロックを生成し、位相合成器が、第１のクロックと第２のクロックを合成したクロックを反転させデータを識別するためのクロックを生成するようにしているため、常に入力データのデューティー比に応じた最適識別点でデータを識別することができる。
【産業上の利用可能性】  以上のように、本発明にかかるクロックデータリカバリー回路は、入力データを識別するためのクロックを入力データから生成する必要のある通信システムに有用であり、特に、入力データにＲＺデータを用いる通信システムに適している。
【図１】
2004098120.tif 000003
【図２】
2004098120.tif 000004
【図３】
2004098120.tif 000005
【図４】
2004098120.tif 000006
【図５】
2004098120.tif 000007
【図６】
2004098120.tif 000008
【図７】
2004098120.tif 000009
【図８】
2004098120.tif 000010
【図９】
2004098120.tif 000011
【図１０】
2004098120.tif 000012
【図１１】
2004098120.tif 000013
【図１２】
2004098120.tif 000014
【図１３】
2004098120.tif 000015
【図１４】
2004098120.tif 000016
【図１５】
2004098120.tif 000017
【図１６】
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【図１７】
2004098120.tif 000019
【国際調査報告】
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2004098120.tif 000021
2004098120.tif 000022
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