(57)【要約】表示画素（ＰＸ）の列に対応して配置されるデータ線（ＤＬｉ，ＤＬｊ）それぞれに対応して増幅回路（ＡＭＰｉ，ＡＭＰｊ）を設ける。この増幅回路において、差動増幅回路（３２）の非反転入力を対応のデータ線に結合し、反転入力ノード（Ｎ２）を容量素子（３４）に結合する。このデータ線に表示画素素子の画素データが読出される前に差動増幅回路の非反転入力を所定電圧レベルにプリチャージし、かつその出力ノードを反転入力ノード（Ｎ２）に結合する。差動増幅回路をボルテージフォロワとして動作させ、容量素子に、この差動増幅回路のオフセットに対応する情報を含む比較基準電圧を格納する。この後、データ線に表示画素素子のデータを読出して増幅回路で増幅するすことにより、差動増幅回路のオフセットを相殺して正確に画素データの増幅を行なうことができる。
2004034368.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数の表示画素素子（ＰＸ）、
各前記表示画素行に対応して配置され、各々に対応の行の表示画素素子が接続され、選択時、対応の行の表示画素を選択する複数のゲート線（ＧＬ；ＧＬａ，ＧＬｂ）、
各前記表示画素列に対応して配置され、各々に対応の列の表示画素素子が接続され、対応の列の表示画素素子に対する画素データを転送する複数のデータ線（ＤＬ；ＤＬｉ，ＤＬｊ；ＤＬ１−ＤＬｍ）、および
各画素列に対応して配置され、各々が、活性化時、対応の列のデータ線のデータを増幅する複数の増幅回路（ＡＭＰ；ＡＭＰｉ，ＡＭＰｊ）を備え、各前記増幅回路は、容量素子（３４）と、対応のデータ線に結合される第１の入力と、前記容量素子に接続される第２の入力とを有し、活性化時、前記第１および第２の入力の信号を差動的に増幅する差動増幅回路（３２）と、第１のスイッチ制御信号（Ｓ２）に応答して前記第１の入力を所定電圧（ＶＭ）を供給する基準電源に結合する第１のスイッチング素子（３０）と、第２のスイッチ制御信号（Ｓ３）に応答して前記差動増幅回路の出力と前記容量素子とを結合する第２のスイッチング素子（３３）とを含む、画像表示装置。
【請求項２】
動作モード指示信号（ＳＥＬＦ、ＴＥＳＴ）に応答して、前記第１および第２のスイッチ制御信号（Ｓ２、Ｓ３）を生成して前記第１および第２のスイッチング素子（３０，３３）を所定期間導通状態とした後に、前記複数のゲート線（ＧＬ；ＧＬａ，ＧＬｂ）の選択されたゲート線を選択状態へ駆動するための選択タイミング制御信号（ＳＴＶ、ＶＣＫ、ＩＮＨＶ）を生成する周辺制御回路（６）をさらに備える、請求項１記載の画像表示装置。
【請求項３】
各前記増幅回路は、前記選択されたゲート線の選択状態への駆動後、各前記増幅回路の出力信号を対応のデータ線に伝達するデータ線駆動回路（３５，３６，３７）をさらに備え、前記データ線駆動回路は、前記第１および第２のスイッチング素子（３０，３３）の導通時、前記差動増幅回路（３２）の対応のデータ線への転送を停止する、請求項１記載の画像表示装置。
【請求項４】
前記第１の入力は、非反転入力（＋）であり、かつ前記第２の入力は反転入力（−）である、請求項１記載の画像表示装置。
【請求項５】
各前記差動増幅回路（３２）は、
前記第１の入力および前記第２の入力にそれぞれ接続されるゲートを有する第１および第２の電界効果トランジスタ（ＮＱ３，ＮＱ４）と、
前記第１および第２の電界効果トランジスタに結合され、前記第１および第２の電界効果トランジスタに一定の大きさの電流の動作電流を流す定電流回路（３２Ａ）と、
前記第１および第２の電界効果トランジスタそれぞれに対応して配置される負荷素子（ＲＺ２，ＲＺ３）と、
前記第１の電界効果トランジスタ（ＮＱ４）の導通ノードに結合されるゲートを有し、前記差動増幅回路の出力信号を生成する出力トランジスタ（ＰＱ１）と、
前記差動増幅回路の出力ノードに結合され、前記定電流回路の供給する電流に対応する電流を前記出力ノードに流す定電流源トランジスタ（ＮＱ０）を備える、請求項１記載の画像表示装置。
【請求項６】
各前記差動増幅回路（３２）は、
前記第１の入力および前記第２の入力にそれぞれ接続されるゲートを有する第１および第２の電界効果トランジスタ（ＮＱ３，ＮＱ４）の対で構成される差動段と、
前記第１および第２の電界効果トランジスタに結合されるカレントミラー段（ＰＱ２，ＰＱ３）と、
前記第１の電界効果トランジスタ（ＮＱ４）の導通ノード（ＮＤ５）に結合されるゲートを有し、前記差動増幅回路の出力信号を生成する出力トランジスタ（ＰＱ１）と、
前記差動段の動作電流を決定する定電流を生成する定電流回路（３２Ａ）と、
前記出力トランジスタに結合され、前記定電流回路の供給する電流に対応する電流を前記差動増幅回路の出力ノードに生じさせる電流源トランジスタ（ＮＱ０）を備える、請求項１記載の画像表示装置。
【請求項７】
前記基準電源が供給する所定電圧（ＶＭ）は、前記データ線（ＤＬ；ＤＬｉ，ＤＬｊ；ＤＬ１−ＤＬｍ）に伝達される信号のハイレベル（ＶＨ）とローレベル（ＶＬ）の中間の電圧レベルである、請求項１記載の画像表示装置。
【請求項８】
通常動作モード時に、前記増幅回路（ＡＭＰ；３２）を非活性状態に維持する回路（ＰＱ４，ＮＱ５，８０）をさらに備える、請求項１記載の画像表示装置。
【請求項９】
各前記データ線（ＤＬ；ＤＬｉ，ＤＬｊ；ＤＬ１−ＤＬｎ）それぞれに配置され、通常動作モードと異なる前記リフレッシュ動作モードを含む特定動作モード時、選択的に非導通状態とされて対応のデータ線を分割する複数の第３のスイッチング素子（ＳＷ１−ＳＷｎ）をさらに備え、
各前記増幅回路（ＡＭＰｔ，ＡＭＰｂ）は、各分割データ線（ＤＤＬｔ，ＤＤＬｂ）に対応して配置される、請求項１記載の画像表示装置。
【請求項１０】
各前記画素素子（ＰＸ）は、チャネル容量で形成される容量素子（８２）を画素データ保持素子として含む、請求項１記載の画像表示装置。
【請求項１１】
前記容量素子（８２）へ昇圧信号を供給する回路（１００）をさらに備える、請求項１０記載の画像表示装置。
【請求項１２】
テスト動作モード時、前記増幅回路の出力信号を外部へ転送する回路（１０２ｔ，１０２ｂ，１０４；ＴＳＧ，１１０）をさらに備える、請求項１記載の画像表示装置。
【請求項１３】
前記転送回路（１０２ｔ，１０２ｂ，１１０，１０４；ＴＳＧ；ＴＳＧｔｉ，ＴＳＧｔｊ，ＴＳＧｔｋ）は、
与えられたデータを外部へ出力するためのテスト出力回路（１０４）と、
前記増幅器（３２）の出力信号を順次選択して前記テスト出力回路に結合する選択回路（ＴＳＧ；ＴＳＧｔｉ，ＴＳＧｔｊ，ＴＳＧｔｋ）を備える、請求項１２記載の画像表示装置。
【発明の詳細な説明】
【技術分野】  この発明は、画像を表示するための表示装置に関し、特に、画素に対応して配置される表示画素素子を、容量の保持電圧により駆動する表示装置に関する。
【背景技術】  従来、表示装置の１つとして、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）が知られている。特に、ＬＣＤとしては、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を表示画素素子選択トランジスタとして用いる薄膜トランジスタ駆動方式液晶表示装置（ＴＦＴ−ＬＣＤ）が知られている。この薄膜トランジスタは、非晶質シリコン（ａ−Ｓｉ）半導体薄膜または多結晶シリコン（ｐ−Ｓｉ）半導体薄膜を素材（活性層）として用い、この活性層にチャネル部、およびソース部／ドレイン部が形成される。
表示画素素子に対し画像信号のスイッチとなるＴＦＴを設けたアクティブマトリクス型液晶パネルは、このＴＦＴのスイッチ動作により表示画素素子の駆動電圧が保持されるため、コントラストおよび応答速度性等の画質に優れており、静止画像および動画像を表示するための携帯型パーソナルコンピュータおよびデスクトップパーソナルコンピュータのモニタまたは投射型モニタなどにおいて広く利用されている。
アクティブマトリクス型表示装置においては、各画素において、ＴＦＴを介して与えられる画像信号がデータ保持用容量素子により保持される。この容量素子に保持される電圧に従って表示画素素子が駆動される。
表示装置においては、表示画素が行列状に配列され、各画素行に対応してゲート線（走査線）が配置される。この走査線を順次選択状態へ駆動することにより、選択ゲート線に接続されるＴＦＴが導通し、画像信号が対応のデータ保持容量素子に転送されて保持される。このゲート線（走査線）を駆動するシーケンスとしては、１行おきの走査線を順次選択状態へ駆動するインターレース方式およびゲート線を順次選択状態へ駆動するノンインターレース方式がある。いずれの方式においても、１つの表示画素においては、１度、画像信号の書込が完了してから次の画像信号が書込まれるまで、すべてのゲート線（走査線）が選択状態へ駆動される期間を必要とする。全ゲート線（走査線）により１つのフレームが形成される。したがって、各表示画素素子は、１フレーム周期の間、与えられた画像信号を、そのデータ保持容量素子に保持することが要求される。通常、１フレーム周期は、６０ヘルツ（Ｈｚ）である。したがって、１つの単位画素素子は、フレーム周期ＰＦ（＝１／６０秒）で保持電圧の書換が行なわれる。このフレーム周期では、その画素電極ノード（電圧保持ノード）の電圧の低下が僅かであり、一般に、画素の液晶素子の反射率（輝度）の変化は小さく、フリッカおよびコントラストの低下、および表示品質の低下は十分に抑制される。
液晶表示装置においては、走査線とデータ信号線との交差部の容量と、配線（走査線およびデータ信号線）と対向基板上全面に形成された対向電極との間の液晶の容量を、充放電するために、大部分の電流が消費される。走査線を選択状態へ駆動する垂直走査回路は、フレーム周波数・走査線数の周波数で動作し、またはデータ信号線へ画像信号データを書込む水平走査回路は、フレーム周波数・走査線数・データ信号線数の周波数で動作する。したがって、配線間容量および配線と対向電極との間の容量の充放電が、これらの垂直走査回路および水平走査回路の動作周波数で行なわれ、消費電力が大きくなる。
この消費電力を低減するためには、動作周波数を低減するかまたは、垂直走査および水平走査を間欠的に行なうことが有効な手段と考えられる。しかしながら、この水平および垂直走査回路の動作周波数を低下させた場合、１つの表示画素において、データが書換えられる周期が長くなり、その画素電極ノード（電圧保持ノード）のリーク電流による電圧低下が極めて大きくなり、表示画素素子の反射率（輝度）も大きく変化する。このため、画素電極ノードの電圧低下が、表示画面上でのフリッカとして観測され、表示画像品質が劣化する。また、この液晶素子に印加される平均電圧が低下し、良好なコントラストを得ることができなくなり、また低速書換により表示応答速度が低下するなど、表示品質が低下するという問題が生じる。
この表示画素の画素電極ノードのリーク電流による電圧低下を防止するために、データ線それぞれに対応して、交差結合型のＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されるセンスアンプを設け、このセンスアンプの反転出力信号を元の表示画素素子に書込む構成が、たとえば特開２０００−３５６９７４号公報に開示されている。
この先行技術においては、データの保持のみを行なう場合、ゲート線を順次選択して、センスアンプへ表示画素の画素電極信号を読出して与え、そのセンスアンプの反転データを元の画素素子の電極ノードに格納する。この反転画像信号の格納により、表示画素素子が、液晶素子の場合において、液晶層に対し、交流電圧を印加して、画像信号を保持することを図る。
この先行技術は、内部で各表示画素の保持電圧をリストアすることにより、表示画素素子の蓄積電圧の復元（リフレッシュ）のための外部メモリからのデータの書込の必要性をなくし、消費電力を低減することを図る。
表示装置においては、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）としては、一般に、画素を形成するガラス基板または絶縁性樹脂基板の信頼性を確保するために、低温ポリシリコンＴＦＴが用いられる。この低温ポリシリコンＴＦＴにおいては、低温処理により不純物拡散等が行なわれる。したがって、半導体基板領域表面に形成されるバルク型のＭＯＳトランジスタと比べて、このＴＦＴの不純物拡散は不十分であり、またポリシリコンの膜質も悪い。また、ゲート絶縁膜についても、十分高温で熱処理されないため、その膜質が悪い。さらに、ＴＦＴの場合には、チャネル領域が、ガラス基板または絶縁性樹脂基板上に形成された半導体層で構成され、そのしきい値電圧調整のための不純物イオン注入は行なわれず、また基板領域に対するバイアス電圧の印加も行なわれない。
したがって、これらの要因から、表示装置におけるＴＦＴのしきい値電圧のばらつきは、バルク型ＭＯＳトランジスタに較べて大きい。画素の保持電圧を再書込（リフレッシュ）するためにセンスアンプ回路を利用する場合、表示画素マトリクスに対応してセンスアンプが配置されるため、センスアンプ回路の構成要素として、低温ポリシリコンＴＦＴを用いることが要求される。このようなセンスアンプ回路は、そのＴＦＴのしきい値電圧のばらつきが大きく、正確にセンス動作を行なうことができないという問題が生じる。すなわち、センスアンプ回路は交差結合されるＴＦＴで構成されるが、交差結合されるＴＦＴのしきい値電圧が異なる場合、入力信号に対してオフセットがかかり、正確にデータを増幅することができない。
特に、画素の保持電圧は、画素素子内のデータ保持容量素子により保持されているだけであり、センスアンプ回路に対する読出電圧は小さい。したがって、このようなしきい値電圧のばらつきが大きく、入力信号に対するオフセットが生じる場合、画素素子から読出された画素電圧を、センスアンプ回路で正確に増幅することができず、画素の保持電圧をリフレッシュすることができないという問題が生じる。
画像表示装置において、データ線を駆動する水平ドライブ回路の出力部に配置されるサンプル／ホールド回路のＯＰアンプのオフセットを低減することを図る構成が特開２００１−２９２０４１号公報および特開平９−３２０２９１号公報に開示されている。これらの先行技術においては、入力画像信号に対するＯＰアンプのオフセットの影響を防止するために、ＯＰアンプの出力信号をフィードバックして、入力画像信号に対する比較基準電圧をバイアスし、このＯＰアンプのオフセットをキャンセルすることを行なっている。しかしながら、これらの先行技術においては、画像データに従って画素にデータを書込むデータ線ドライブ回路の構成のみが考慮されており、画素の保持電圧のリーク電流に起因する低下の問題は何ら考慮されていない。
また、製造工程完了後においては、各画素が正確に、表示動作を行なうかをテストする必要がある。このテスト時においては、各画素にテスト画素データを書込み、その書込んだ画素データを外部で読出して、テストデータと比較する必要がある。このようなテストを行なう場合、画素からの読み出された微小電圧を正確に増幅して、外部へ読出す必要がある。このため、微小画素電圧をテスタが検出する必要があり、テスタの価格が高価となるという問題が生じる。
【発明の開示】
それゆえ、この発明の目的は、正確に、画素データ電圧を保持することのできる表示装置を提供することである。
この発明の他の目的は、安価なテスタを用いて容易に画素のテストを行なうことのできる表示装置を提供することである。
この発明に係る表示装置は、行列状に配列される複数の表示画素素子と、各表示画素行に対応して配置され、各々に対応の行の表示画素素子が接続され、選択時、対応の行の表示画素を選択する複数のゲート線と、各表示画素列に対応して配置され、各々に対応列の表示画素が接続されて、対応の列の表示画素素子に対する画素データを転送する複数のデータ線と、各列に対応して配置され、各々が、活性化時、対応の列のデータ線のデータを増幅する複数の増幅回路を含む。各増幅回路は、容量素子と、対応のデータ線に結合される第１の入力と容量素子に接続される第２の入力とを有し、活性化時、第１および第２の入力の信号を差動的に増幅する差動増幅回路と、動作モード指示信号に応答して、この第１の入力を所定電圧を供給する基準電源に結合する第１のスイッチング素子と、この動作モード指示に応答して差動増幅回路の出力と容量素子とを結合する第２のスイッチング素子とを含む。
各データ線に対して増幅回路を配置する。この増幅回路において、差動増幅回路の第１の入力を所定電源に結合しかつ第２の入力を出力信号を受ける容量に結合することにより、この容量素子においては、基準電圧のオフセット電圧が格納される。この後、画素が選択されて、画素データが差動増幅回路に転送されてきた場合、差動増幅回路におけるオフセットを相殺して、この画素データを差動的に増幅することができる。したがって、差動増幅回路のＴＦＴのしきい値電圧のばらつきが大きい場合においても、このしきい値電圧のばらつきに起因するオフセットの影響を受けることなく正確に画素データを復元することができる。
この差動増幅回路の出力信号を元の画素に書込むことにより、画素データのリフレッシュ（復元）を行なうことができる。また、この差動増幅回路の出力信号を外部へ読出すことにより、大振幅のデータ信号を外部へ読出すことができ、微小振幅の画素データを外部で増幅する必要がなく、テスタの構成を簡略化することができ、容易に安価なテスタを用いて表示装置のテストを行なうことができる。
この発明の他の目的および特徴と利点は、以下に添付の図面を参照して行なうこの発明の好ましい実施例の詳細な説明からより一層明らかとなろう。
【図面の簡単な説明】  図１は、この発明に従う表示装置の全体の構成を概略的に示す図である。
図２は、図１に示す表示画素素子の構成の一例を示す図である。
図３は、図１に示す表示装置の要部の構成を具体的に示す図である。
図４は、図３に示す構成の動作を示すタイミング図である。
図５は、図１に示す垂直走査回路の構成を概略的に示す図である。
図６は、図５に示す垂直走査回路の動作を示すタイミング図である。
図７は、図５に示す垂直走査回路の動作をより具体的に示す図である。
図８は、図３および図５に示す構成の動作を示すタイミング図である。
図９は、リフレッシュ動作に関連する制御信号を発生する部分の構成を概略的に示す図である。
図１０は、図９に示す回路の動作を示すタイミング図である。
図１１は、図１に示すリフレッシュ制御回路の接続制御信号を発生する部分の構成の一例を示す図である。
図１２は、図１１に示す回路の動作を示すタイミング図である。
図１３は、図３に示す差動増幅回路の構成の一例を示す図である。
図１４は、図３に示す差動増幅回路の他の構成を示す図である。
図１５は、図３に示す差動増幅回路のさらに他の構成を示す図である。
図１６は、この発明の実施の形態２に従う表示装置の要部の構成を概略的に示す図である。
図１７は、図１６に示す表示画素素子のデータ読出時の動作を示す信号波形図である。
図１８は、図１６に示す容量素子の断面構造を概略的に示す図である。
図１９は、図１６に示す昇圧信号を発生する部分の構成を概略的に示す図である。
図２０は、図１９に示す回路の動作を示す信号波形図である。
図２１は、この発明の実施の形態３に従う表示装置の構成を概略的に示す図である。
図２２は、図２１に示す表示装置の要部の構成を示す図である。
図２３は、図２１に示すリフレッシュ回路およびテスト回路の構成の一例を示す図である。
図２４は、図２３に示す増幅回路とテスト選択ゲートの接続を具体的に示す図である。
図２５は、図２４に示す制御信号を発生する部分の構成を概略的に示す図である。
図２６は、図２５に示す回路の動作を示すタイミング図である。
図２７は、図２３に示すテスト選択制御信号を発生する部分の構成を概略的に示す図である。
図２８は、図２に示す回路の動作を示すタイミング図である。
図２９は、表示画素素子の他の構成を示す図である。
図３０は、表示画素素子のさらに他の構成を示す図である。
図３１は、表示画素素子のさらに他の構成を示す図である。
図３２は、この発明の実施の形態４に従う表示装置の要部の構成を概略的に示す図である。
【発明を実施するための最良の形態】  ［実施の形態１］
図１は、この発明の実施の形態１に従う画像表示装置の全体の構成を概略的に示す図である。図１において、画像表示装置は、行列状に配列される複数の画素素子ＰＸを含む表示画素マトリクス１と、表示画素マトリクス１の行を図示しない垂直走査信号に従って順次選択する垂直走査回路２と、通常動作モード時、図示しない水平クロック信号に従って表示画素マトリクス１の列を選択する信号を生成する水平走査回路３と、水平走査回路３からの選択信号に従って画像データＰＤを表示画素マトリクス１の列に順次伝達するデータ線接続回路４と、活性化時、表示画素マトリクス１の各表示画素の保持電圧をリフレッシュするリフレッシュ回路５と、リフレッシュモード指示信号ＳＥＬＦに従って垂直走査回路２、データ線接続回路４およびリフレッシュ回路５の動作を制御するリフレッシュ制御回路６を含む。
表示画素マトリクス１においては、画素素子ＰＸの各行に対応してゲート線ＧＬが配列され、また画素素子ＰＸの各列に対応してデータ線ＤＬが配置される。ゲート線ＧＬに、１行の画素素子ＰＸが接続され、データ線ＤＬに１列の画素素子ＰＸが接続される。図１においては、１つのゲート線ＧＬと１つのデータ線ＤＬの交差部に配置される画素素子ＰＸを代表的に示す。
垂直走査回路２は、画素素子ＰＸの保持電圧を書換える通常動作モード時および保持電圧を復元するリフレッシュモード時いずれにおいても、ゲート線ＧＬを所定のシーケンスで選択状態へ駆動する。この垂直走査回路２がゲート線ＧＬを選択状態へ駆動するシーケンスとしては、各行を順次選択状態へ駆動するノンインターレース方式および１行おきの行を選択状態へ駆動するインターレース方式のいずれが用いられてもよい。
水平走査回路３は、１例として、水平クロック信号（図示せず）に従ってシフト動作を行なって、データ線選択タイミング信号を生成する水平シフトレジスタと、この水平シフトレジスタの出力信号に従って、データ線ＤＬを順次選択するバッファ回路とを含む。このバッファ回路を水平走査回路３に設けることにより、選択データ線が非選択状態へ移行する前に次のデータ線が選択状態へ駆動される多重選択を禁止する。
データ線接続回路４は、通常動作時においては、画像データバス（共通画像データ線）を介して伝達される画像データＰＤを、この水平走査回路３の出力信号に従って順次データ線を選択して、表示画素マトリクス１の対応の選択列に伝達する。リフレッシュモード時においては、このデータ線接続回路４は非導通状態となり、画像データＰＤを伝達する画像データバス（またはデータ線ドライバ）と表示画素マトリクス１とを分離する。
このデータ線接続回路４は、水平走査回路３の制御の下に、１行の画像データＰＤを取込んだ後に、この１行の画像データを、同時に表示画素マトリクス１の選択行の表示画素素子ＰＸに転送するように構成されてもよい。この構成の場合、サンプルアンドホールド回路により画像データをサンプリングした後に、同時に、サンプリングされた画像データが転送される。
リフレッシュ制御回路６は、リフレッシュモード指示信号ＳＥＬＦの活性化時、リフレッシュ回路５を活性化し、表示画素マトリクス１の各表示画素素子ＰＸの保持電圧のリフレッシュ（復元）を実行する。このリフレッシュ制御回路５はリフレッシュモード時においては、垂直走査回路２に対するシフト動作に必要な各種クロック信号を生成してもよく、また、リフレッシュ制御回路６は、リフレッシュモード時に、外部から与えられるクロック信号に従って垂直走査回路２に対しシフト動作に必要なクロック信号を生成してもよい。
リフレッシュ回路５は、データ線ＤＬそれぞれに対応して設けられる増幅回路を含み、この増幅回路は、ＴＦＴで構成される。このＴＦＴのしきい値電圧のばらつきによるオフセットを相殺するために、このリフレッシュ回路５における増幅回路それぞれに対して、オフセットをキャンセルする回路が設けられる。このリフレッシュ回路５に含まれるオフセットキャンセル機能付きの増幅回路により増幅されたデータが、リフレッシュモード時、元の画素素子ＰＸに書込まれて、表示画素マトリクス１における画素素子ＰＸの保持電圧がリフレッシュされる。
外部に設けられたメモリが記憶するリフレッシュ用データを、新たにリフレッシュのために読出して表示画素マトリクス１へ書込む必要がなく、消費電力が低減される。また、このリフレッシュ回路５においては、画素データを増幅する回路において、オフセットをキャンセルする構成が設けられており、表示画素素子ＰＸから読出された微小電圧を正確に増幅して、元の画素素子ＰＸに書込むことができる。これにより、表示画像の変更がない場合、長期にわたって内部で保持電圧を保持することができ、表示画像の品質低下が生じるのを確実に防止することができる。
また、テストモード時においては、このリフレッシュ回路５の増幅回路により増幅された画像データを外部へ転送する。大振幅の画像データを生成して外部へ読み出すことができ、安価なＬＳＩ用のテスタを用いて表示画素素子の試験を行うことができる。
図２は、図１に示す表示画素素子ＰＸの構成の一例を示す図である。図２において、表示画素素子ＰＸは、ゲート線ＧＬ上の信号電位に従って導通し、対応のデータ線ＤＬを画素電極ノード（電圧保持ノード）１０に電気的に結合するＮチャネルＭＯＳトランジスタ（ＴＦＴ）１１と、電圧保持ノード１０の電圧を保持する電圧保持容量素子１２と、電圧保持ノード１０と対向電極との間に配置される液晶表示素子１３を含む。
電圧保持容量素子１２は、その一方電極ノードが電圧保持ノード１０に結合され、その他方電極ノードに、共通電極電圧Ｖｃｏｍを受ける。電圧保持ノード１０に、共通電極電圧Ｖｃｏｍとデータ線ＤＬを介して与えられる信号電圧の差と電圧保持容量素子１２の容量値に応じた電荷が蓄積される。
液晶表示素子１３は、この電圧保持ノード１０の電圧と対向電極に与えられる対向電極電圧Ｖｃｎｔの電圧差に応じて配向方向が決定され、応じて、その反射率（輝度）が決定される。対向電極電圧Ｖｃｎｔは、この表示画素マトリクス１の全面にわたって配設される。共通電極電圧Ｖｃｏｍは、電圧保持ノード１０の蓄積電荷量を決定する電圧であり、表示画素マトリクス１の各画素素子ＰＸに対し共通に与えられる。
電圧保持ノード１０の保持電荷が、液晶表示素子１３またはキャパシタ１２またはＴＦＴ１１を介してリークする。この電圧保持ノード１０の保持電圧を、図１に示すリフレッシュ回路５を用いてリフレッシュを行なって、元の電圧レベルに復元する。電荷のリークによる電圧低下を補償して正確に長時間にわたって画像データを保持することができる。
通常、ゲート線ＧＬは、高電圧と負電圧の間で駆動される。このゲート線ＧＬを、高電圧レベルへ駆動することにより、データ線ＤＬへ伝達された画像信号を、ＴＦＴ１１のしきい値電圧の損失を伴うことなく電圧保持ノード１０へ伝達することができる。また、ゲート線ＧＬを負電圧レベルに維持することにより、ＴＦＴ１１を深いオフ状態に設定して、このＴＦＴ１１を介してのリーク電流を抑制する。
図３は、図１に示すデータ線接続回路４、表示画素マトリクス１、およびリフレッシュ回路５の構成を具体的に示す図である。図３においては、表示画素マトリクス１において、２行２列に配列される画素ＰＸを代表的に示す。行方向に整列する画素素子ＰＸに対し、それぞれゲート線ＧＬａおよびＧＬｂが配設され、また列方向に整列する画素に対し、データ線ＤＬｉおよびＤＬｊが配設される。ゲート線ＧＬａおよびＧＬｂへは、それぞれゲート線駆動電圧ＶＧａおよびＶＧｂが、図１に示す垂直走査回路２から与えられる。
データ線接続回路４は、共通画像データ線１５を介して与えられる画像データ信号ＰＤを、図１に示す水平走査回路３からのデータ線選択信号ＨｉおよびＨｊに従って選択的に導通して伝達するデータ線選択ゲート２０ｉおよび２０ｊと、データ線選択ゲート２０ｉおよび２０ｊに対して設けられ、与えられた画像データを増幅するデータ線ドライバ２２ｉおよび２２ｊと、データ線ドライバ２２ｉおよび２２ｊの出力とデータ線ＤＬｉおよびＤＬｊの間に設けられる分離ゲート２４ｉおよび２４ｊを含む。
これらの分離ゲート２４ｉおよび２４ｊは、接続制御信号Ｓ１に応答して選択的に非導通状態となり、データ線ドライバ２２ｉおよび２２ｊの出力とデータ線ＤＬｉおよびＤＬｊとを分離する。この接続制御信号Ｓ１は、リフレッシュモード時活性化され、活性化時、分離ゲート２４ｉおよび２４ｊを非導通状態に設定する。
データ線ドライバ２２ｉおよび２２ｊは、通常、ボルテージフォロワで構成され、対応のデータ線選択ゲート２０ｉおよび２０ｊの導通時、共通データ線１５上に与えられた画像データ信号ＰＤに対応する電圧レベルの信号を生成する。
リフレッシュ回路５は、データ線ＤＬｉおよびＤＬｊそれぞれに対応して設けられる増幅回路ＡＭＰｉおよびＡＭＰｊを含む。これらの増幅回路ＡＭＰｉおよびＡＭＰｊは、動作時、対応のデータ線ＤＬｉおよびＤＬｊ上の信号を比較基準電圧に基づいて差動増幅し、その増幅結果を、再び対応のデータ線ＤＬｉおよびＤＬｊに伝達する。これらの増幅回路ＡＭＰｉおよびＡＭＰｊは、同一構成を有するため、図３においては、データ線ＤＬｉに対して設けられる増幅回路ＡＭＰｉの構成を代表的に示す。
増幅回路ＡＭＰｉは、スイッチ制御信号Ｓ２に応答して基準電圧ＶＭをノードＮ１に伝達するスイッチング素子３０と、ノードＮ１およびＮ２の電圧を差動的に増幅する差動増幅回路３２と、スイッチ制御信号Ｓ２に従って差動増幅回路３２の出力ノードＮ３をノードＮ２に電気的に結合するスイッチング素子３３と、ノードＮ２と接地ノードの間に結合される容量素子３４と、差動増幅回路３２の出力信号を受ける２段の縦続接続されるインバータバッファ３５および３６と、スイッチ制御信号Ｓ４に従って、インバータバッファ３６の出力信号を、データ線ＤＬｉに伝達するスイッチング素子３７を含む。これらのスイッチング素子３０、３３および３７は、転送ゲートまたはＣＭＯＳトランスミッションゲートで構成され、これらは、ＴＦＴで構成される。基準電圧ＶＭは、画素素子ＰＸに書込まれる画像信号のＨレベルデータおよびＬレベルデータに相当する電圧ＶＨおよびＶＬのほぼ中間の電圧に設定される（（ＶＨ−ＶＬ）／２）。
差動増幅回路３２は、非反転入力がノードＮ１に接続され、反転入力がノードＮ２に接続される。従って、差動増幅回路３２は、ノードＮ２の電圧を基準としてノードＮ１の電圧を増幅する。
インバータバッファ３５および３６は、差動増幅回路３２の出力信号に従って、大きな駆動力で、対応のデータ線ＤＬｉを駆動する。次に、図４を参照して、この図３に示す表示装置のリフレッシュ動作について説明する。
リフレッシュモード指示信号ＳＥＬＦの活性化に従って、時刻ｔ０において、接続制御信号Ｓ１がＬレベルとなり、応じて、分離ゲート２４ｉおよび２４ｊが非導通状態となる。この状態においては、データ線ＤＬｉおよびＤＬｊ上の電圧ＶＤはフローティング状態となり、またゲート線ＧＬａおよびＧＬｂ上のゲート線駆動信号ＶＧ（ＶＧａおよびＶＧｂ）が、Ｌレベル（電圧ＶＧＬレベル）にある。したがって、画素素子ＰＸにおいては、ＴＦＴ（１１）は、すべて非導通状態にあり、内部の画素電極ノードの電圧が、容量素子１２に保持されている。
接続制御信号Ｓ１がＬレベルに立下がってから、時刻ｔ１において、スイッチ制御信号Ｓ２およびＳ３が、活性化され、増幅回路ＡＭＰｉおよびＡＭＰｊにおいて、スイッチング素子３０および３３が導通する。これにより、ノードＮ１を介して、データ線ＤＬｉおよびＤＬｊ（以下、総称的に符号ＤＬを用いる）が、中間電圧ＶＭレベルにプリチャージされる。
また、増幅回路ＡＭＰｉおよびＡＭＰｊにおいて、差動増幅回路３２は、その出力ノードＮ３の電圧レベルがスイッチング素子３３を介してノードＮ２に伝達される。従って、差動増幅回路３２は、その出力が、自身の反転入力にスイッチング素子３３を介して接続され、ボルテージフォロワとして動作する。
差動増幅回路３２においては、その構成要素のＴＦＴのしきい値電圧のぱらつきにより、オフセットＶＯＳが存在する。したがって、差動増幅回路３２は、その出力信号は、理想的には、非反転入力ノードＮ１の電圧ＶＭレベルになるものの、オフセット電圧ＶＯＳにより、その出力電圧はＶＭ＋ＶＯＳとなる。このオフセット電圧ＶＯＳは、負の電圧レベルの場合も存在する。図１０においては、オフセット電圧ＶＯＳが、正の電圧レベルであり、この差動増幅回路３２の出力ノードＮ３の電圧が、中間電圧ＶＭよりも高い電圧レベルに設定されている状態を一例として示す。ノードＮ２が、容量素子３４に結合されており、したがって、差動増幅回路３２のオフセット電圧情報が、容量素子３４により保持される。
所定時間が経過すると、時刻ｔ２において、スイッチ制御信号Ｓ２およびＳ３がともに非活性化され、スイッチング素子３０および３３が非導通状態となる。この状態においては、データ線ＤＬにおいては、その寄生容量２７（２７ｉ，２７ｊを総称的に示す）により、データ線の電圧ＶＤが、中間電圧ＶＭレベルに保持される。
一方、ノードＮ２は、容量素子３４により、電圧ＶＭ＋ＶＯＳのレベルに保持される。差動増幅回路３２の出力ノードＮ３も、電圧ＶＭ＋ＶＯＳに維持される。この差動増幅回路３２は、ノードＮ２の電圧を比較基準電圧として、ノードＮ１、すなわちデータ線ＤＬの電圧を比較する比較器として動作する。容量素子３４により保持される比較基準電圧は、この差動増幅回路３２のオフセット電圧を含んだ電圧（＝ＶＭ＋ＶＯＳ）となっている。したがって、差動増幅回路３２は、このオフセットが打消された状態で比較動作を行なう。
時刻ｔ３において、ゲート線ＧＬ（ＧＬａまたはＧＬｂ）が選択状態へ駆動され、選択ゲート線上のゲート線駆動信号ＶＧ（ＶＧａまたはＶＧｂ）がＨレベル（電圧ＶＧＨレベル）に立上がる。一方、非選択のゲート線は、Ｌレベル（電圧ＶＧＬ）レベルに維持される。したがって、この選択ゲート線ＧＬに接続される画素素子ＰＸにおいてＴＦＴが導通し、電圧保持容量素子１２により保持された電荷が、データ線ＤＬに伝達され、このデータ線電圧ＶＤが、プリチャージ電圧ＶＭから変化する。図４においては、データ線ＤＬの電圧ＶＤが、プリチャージ状態の中間電圧ＶＭからさらに電圧ΔＶＤＨ上昇した場合を示す。
今、説明を簡略化するために、データ線ＤＬには、Ｈレベル（電圧ＶＨレベル）の画像信号が書込まれ、電圧保持ノードのリーク電流が生じず、その電圧レベルが、低下せずに、電圧ＶＨのレベルに維持されていると仮定する。この場合、画素素子の蓄積電荷の読出によるデータ線ＤＬの電圧変化分ΔＶＤＨは、次式で示される。
ΔＶＤＨ＝（ＶＨ−ＶＭ）・Ｃｓ／（Ｃｄ＋Ｃｓ）
なお、ＣｄおよびＣｓは、それぞれデータ線の寄生容量２７（２７ｉ，２７ｊ）の容量値および表示画素素子の容量素子１２の容量値をそれぞれ示す。
ＶＭ＝（ＶＨ−ＶＬ）／２であり、次式（１）が求められる。
ΔＶＤＨ＝（ＶＨ−ＶＬ）・Ｃｓ／２・（Ｃｄ＋Ｃｓ）…（１）
同様に、画素素子が、Ｌレベルのデータ信号を格納し、電圧ＶＬレベルの場合には、次式が満たされる。
ΔＶＤＬ＝（ＶＬ−ＶＭ）・Ｃｓ／（Ｃｄ＋Ｃｓ）・
＝（−ＶＨ＋３・ＶＬ）・Ｃｓ／２・（Ｃｄ＋Ｃｓ）…（２）
ＶＬ＝０（Ｖ）とすると、次式（３）および（４）が求められる。
ΔＶＤＨ＝ＶＨ・Ｃｓ／２・（Ｃｄ＋Ｃｓ）…（３）
ΔＶＤＬ＝−ＶＨ・Ｃｓ／２・（Ｃｄ＋Ｃｓ）…（４）
すなわち、ΔＶＤＨ＝−ΔＶＤＬが求められる。データ線の電圧変化量は、Ｈレベルの画像データ信号読出時およびＬレベルの画像データ信号読出時において同じ大きさとなる。
Ｃｓ／Ｃｄ＝１／２０、およびＶＨ＝５（Ｖ）と仮定すると、次式が求められる。
ΔＶＤＨ＝２．５／２０・１．１＝０．１１９（Ｖ）
ΔＶＤＬ＝−ΔＶＤＨ＝−０．１１９（Ｖ）
すなわち、データ線ＤＬの電圧ＶＤは、理想状態においては、画素素子に書込まれているデータに応じて中間電圧ＶＭ（＝２．５Ｖ）を中心に、±０．１１９（Ｖ）変化する。このデータ線の変化量ΔＶＤＨまたはΔＶＤＬが差動増幅回路３２により増幅されて、その出力ノードＮ３に増幅結果が出力される。差動増幅回路３２の出力信号は、インバータバッファ３５および３６により大きな駆動力を持つ信号に変換される。
時刻ｔ４において、スイッチ制御信号Ｓ４が活性化され、スイッチング素子３７を導通状態に設定する。これにより、インバータバッファ３６により、ノードＮ５の電圧に従って、データ線ＤＬが駆動され、その電圧が、Ｈレベル（電圧ＶＨレベル）にまで駆動される。このデータ線ＤＬ上の電圧ＶＤは、対応のゲート線が選択状態にあるため、元の画素素子ＰＸに書込まれて、電圧保持容量素子１２により保持される。
増幅回路ＡＭＰｉおよびＡＭＰｊにおいて、インバータバッファ３６の動作電源電圧を、電圧ＶＨおよびＶＬと、画素データ信号のＨレベルおよびＬレベルに対応する電圧レベルに設定することにより、正確に、元の画素へ、書込まれた画像データ信号を復元して再書込を行って、画素データのリフレッシュを行なうことができる。
また、この時刻ｔ３からの差動増幅回路３２の比較動作時おいて、電圧ＶＭ＋ΔＶＤＨまたはＶＭ−ΔＶＤＨを、ノードＮ２の比較基準電圧ＶＭ＋ＶＯＳと比較することにより、この差動増幅回路３２のオフセットをキャンセルして、正確に、画素データの比較および増幅動作を行なうことができる。
この差動増幅回路３２の出力信号が、比較的大きな振幅を有しており、したがってインバータバッファ３５および３６において、同様、ＴＦＴのしきい値電圧のばらつきにより、入力論理しきい値がばらついても、正確に、この差動増幅回路３２の出力信号に従ってノードＮ５に、読出された画素データ信号に対応する電圧を生成して、元のデータ線ＤＬ（ＤＬｉまたはＤＬｊ）に転送することができる。
上述の動作を、各ゲート線に対して順次繰返し実行することにより、表示画素の行単位で、画素データのリフレッシュを行なうことができる。
図５は、図１に示す垂直走査回路２の構成をより具体的に示す図である。図５において、垂直走査回路２は、垂直走査開始信号ＳＴＶと垂直走査クロック信号ＶＣＫとに従ってシフト動作を行ない、その出力ＳＲ１−ＳＲｍを順次選択状態へ駆動する垂直シフトレジスタ４０と、多重選択禁止信号ＩＮＨＶと垂直シフトレジスタ４０の出力信号ＳＲ１−ＳＲｍに従ってデータ線駆動信号ＶＧ１−ＶＧｍを生成するバッファ回路４１を含む。
垂直走査開始信号ＳＴＶが、表示画素マトリクスにおいて、１フレーム（または１フィールド）の走査完了時に活性化される。垂直シフトレジスタ４０は、この垂直走査開始信号ＳＴＶの活性化に従って、その選択出力が初期化され、垂直走査クロック信号ＶＣＫに従って、その初期位置から再度シフト動作を行なう。
バッファ回路４１は、多重選択禁止信号ＩＮＨＶに従って、ゲート線駆動信号ＶＧ１−ＶＧｍにおいて、２つのゲート線駆動信号が同時に選択状態となるのを禁止する。すなわち、多重選択禁止信号ＩＮＨＶが、論理Ｈレベルの活性状態のときには、バッファ回路４１は、垂直シフトレジスタ４０の出力信号ＳＲ１−ＳＲｍの状態にかかわらず、ゲート線駆動信号ＶＧ１−ＶＧｍをすべて非選択状態とする。この多重選択禁止信号ＩＮＨＶが、論理Ｌレベルとなると、バッファ回路４１は、この垂直シフトレジスタ４０の出力信号ＳＲ１−ＳＲｍに従ってゲート線駆動信号（垂直走査信号）を選択状態へ駆動する。次に、図６を参照して、通常動作モード時の画像データの書込について簡単に説明する。
通常動作モード時においては、リフレッシュモード指示信号ＳＥＬＦがＬレベルである。この状態においては、接続制御信号Ｓ１および通常動作モード指示信号ＮＯＲＭがともに活性状態である。通常動作モード指示信号ＮＯＲＭは、リフレッシュモード指示信号ＳＥＬＦの反転信号である。この場合には、外部の図示しないコントローラから与えられる垂直走査開始信号ＳＴＶ、および多重選択禁止信号ＩＮＨＶおよび垂直走査クロック信号ＶＣＫに従って、垂直シフトレジスタ４０がシフト動作を行なう。
すなわち、まず垂直シフトレジスタ４０が、垂直走査開始信号ＳＴＶを取込み、次の垂直走査クロック信号ＶＣＫに従ってシフト動作により、先頭行の選択信号ＳＲ１を選択状態へ駆動する。したがって、この垂直走査開始信号ＳＴＶが立上がって次のサイクルにおいて、ゲート線駆動信号ＶＧ１が選択状態へ駆動される。以降、垂直走査クロック信号ＶＣＫに従って、垂直シフトレジスタ４０がシフト動作を行ない、ゲート線駆動信号ＶＧ１−ＶＧｍが順次選択状態へ駆動される。ここで、図６においては、ゲート線駆動信号ＶＧ１−ＶＧｍが、ノンインターレース方式に従って順次選択されるシーケンスを一例として示す。インターレース方式で、ゲート線駆動信号ＶＧ１−ＶＧｍが選択状態へ駆動されてもよい。このインターレース方式の場合には、偶数行のゲート線で構成されるフィールドと奇数行のゲート線で構成されるフィールドとが交互に選択される。
ゲート線駆動信号ＶＧ１が選択状態の間に、図１に示す水平走査回路３が、水平クロック信号（図示せず）に従ってシフト動作を行ない、各データ線に、画像データ信号ＰＤに応じた画像信号を転送する。この通常動作モード時においては、スイッチ制御信号Ｓ２、Ｓ３およびＳ４はすべて非活性状態であり、図３に示す増幅回路ＡＭＰｉおよびＡＭＰｊにおいて、たとえ差動増幅回路３２が差動増幅動作を行なってもその出力は、対応のデータ線から分離されており、画像データ信号の書込には影響を及ぼさない。通常動作モード時、リフレッシュ回路５は、すべて非活性状態に維持されてもよい。
図７は、この通常動作モード時の垂直シフトレジスタ４０およびバッファ回路４１の動作をより詳細に示す図である。この図７に示すように、垂直シフトレジスタ４０は、垂直走査クロック信号ＶＣＫに従ってシフト動作を行なう。したがって、この垂直シフトレジスタ４０の出力信号ＳＲ１、ＳＲ２は、垂直走査クロック信号ＶＣＫの１クロックサイクル期間、論理Ｈレベルとなる。
多重選択信号ＩＮＨＶは、垂直走査クロック信号ＶＣＫの立上がりに応答して、所定期間Ｈレベルとなり、この間バッファ回路４１の出力信号ＶＧ１−ＶＧｍをすべてＬレベルに維持する。したがって、この多重選択禁止信号ＩＮＨＶが、Ｈレベルの期間、ゲート線駆動信号ＶＧ１−ＶＧｍはすべて非選択状態にある。
多重選択禁止信号ＩＮＨＶが、Ｌレベルに立下がると、バッファ回路４１が、この垂直シフトレジスタ４０の出力信号ＳＲ１−ＳＲｍに従ってゲート線駆動信号ＶＧ１−ＶＧｍを駆動する。したがって、垂直走査クロック信号ＶＣＫが立上がり、垂直シフトレジスタ４０がシフト動作を行なったとき、垂直シフトレジスタ４０の出力信号ＳＲ１およびＳＲ２がともにＨレベルとなる期間が存在しても、この間、多重選択禁止信号ＩＮＨＶが、Ｈレベルであり、バッファ回路４１からのゲート線駆動信号ＶＧ１およびＶＧ２において多重選択が生じることはなく、確実に、選択行（ゲート線）の画素に対し、画像データを書込むことができる。
なお、水平走査信号Ｈ１、Ｈ２…（図２参照）に従って、点順次方式で選択行に接続される画素に対し、順次画像データが書込まれる。しかしながら、この点順次方式ではなく、選択行の画素に対し同時に画像データ信号が書込まれる書込方式が用いられる場合、図２に示す水平走査信号Ｈ１、Ｈ２…に代えて書込タイミング信号が与えられ、図２に示すデータ線選択ゲート２０（２０ｉ，２０ｊを総称的に示す）が同時に導通状態となる。
図８は、図５に示す垂直走査回路２のリフレッシュ時の動作を示すタイミング図である。図８においては、図２に示すスイッチ制御信号Ｓ２−Ｓ４およびデータ線ＤＬの電位変化も併せて示す。
リフレッシュモード時においては、リフレッシュモード指示信号ＳＥＬＦがＨレベルに設定され、接続制御信号Ｓ１がＬレベルに設定される。この状態において、クロック信号ＶＣＫに従って、垂直シフトレジスタ４０がシフト動作を行なう。この垂直クロック信号ＶＣＫの立上がりに応答して、スイッチ制御信号Ｓ２およびＳ３が所定期間Ｈレベルとなる。この間、多重選択禁止信号ＩＮＨＶはＨレベルであり、ゲート線駆動信号ＶＧ（ＶＧ１，ＶＧ２を総称的に示す）は、非活性状態にある。
スイッチ制御信号Ｓ２およびＳ３が非活性状態へ駆動された後、多重選択禁止信号ＩＮＨＶがＬレベルとなり、応じて、ゲート線駆動信号ＶＧ１がＨレベルへ立上がる。この多重選択禁止信号ＩＮＨＶがＨレベルの間に、データ線ＤＬのプリチャージ動作が完了する。ゲート線駆動信号ＶＧ１がＨレベルへ駆動されると、データ線ＤＬには、選択画素素子の電圧に応じた電圧変化が生じる。この電圧変化が、対応の増幅回路により増幅される。次いで、スイッチ制御信号Ｓ４がＨレベルとなり、この増幅回路により増幅された画像データが、対応のデータ線ＤＬに伝達される。
クロック信号ＶＣＫが再び、Ｈレベルに立上がると、スイッチ制御信号Ｓ２およびＳ３がＨレベルとなり、このときゲート線駆動信号ＶＧ１がＬレベルへ立下がり、またスイッチ制御信号Ｓ４もＬレベルとなる。これにより、データ線ＤＬが再びプリチャージされる。以降、このリフレッシュモードの間、垂直走査クロック信号ＶＣＫに従った垂直走査回路２におけるシフト動作に従って、ゲート線が順次選択状態へ駆動される。
リフレッシュモード時に、多重選択禁止信号ＩＮＨＶのＨレベル期間を、適当な期間に設定することにより、確実に、対応のデータ線ＤＬが所定の中間電圧レベルにプリチャージされた後に、ゲート線駆動信号ＶＧ１、ＶＧ２…を選択状態へ駆動することできる。
このゲート線シフト用の垂直走査クロック信号ＶＣＫは、通常動作モード時およびリフレッシュモード時において、外部から与えられてもよい。以下には、この垂直走査クロック信号ＶＣＫをリフレッシュモード時に内部で生成する構成について説明する。
図９は、図１に示すリフレッシュ制御回路６の構成を概略的に示す図である。図９において、リフレッシュ制御回路６は、リフレッシュモード指示信号ＳＥＬＦの活性化に応答して所定の周期で発振を行なう発振回路５５と、発振回路５５の出力信号φＶＳ０をバッファ処理してリフレッシュ垂直クロック信号ＶＣＫＳを生成するバッファ回路５６と、発振回路５５の出力信号φＶＳ０の立上がりに応答してワンショットのパルス信号ＩＮＨＶＳを生成するワンショットパルス発生回路５７と、発振回路５５の出力信号φＶＳ０をカウントするカウンタ５８と、カウンタ５８のカウント値が所定のカウント値に到達すると、ワンショットのパルス信号φ２を発生するワンショットパルス発生回路５９と、リフレッシュモード指示信号ＳＥＬＦの活性化に応答してワンショットのパルス信号φ１を生成するワンショットパルス発生回路６０と、ワンショットパルスφ１およびφ２を受けてリフレッシュ垂直走査開始信号ＳＴＶＳを生成するＯＲ回路６１と、リフレッシュモード指示信号ＳＥＬＦを反転して通常動作モード指示信号ＮＯＲＭおよび接続制御信号Ｓ１を生成するインバータ回路６２を含む。
発振回路５５は、リフレッシュモード指示信号ＳＥＬＦの活性化時発振動作を行なうリングオシレータ５５ａと、リングオシレータ５５ａの出力信号を反転しかつバッファ処理して出力信号φＶＳ０を生成するインバータ５５ｂを含む。リングオシレータ５５ａは、リフレッシュモード指示信号ＳＥＬＦを第１の入力に受けるＮＡＮＤ回路ＮＧと、ＮＡＮＤ回路ＮＧの出力信号を受ける偶数段の縦続接続されるインバータＩＶを含む。これらの偶数段のインバータの最終段のインバータＩＶの出力信号が、ＮＡＮＤ回路ＮＧの第２の入力へ与えられる。
リフレッシュ制御回路６は、さらに、通常動作モード指示信号ＮＯＲＭとリフレッシュモード指示信号ＳＥＬＦに従って、外部からの垂直走査クロック信号ＶＣＫＮと、バッファ回路５６からのリフレッシュ垂直走査クロック信号ＶＣＫＳの一方を選択して垂直走査クロック信号ＶＣＫを生成する選択回路７０ａと、通常動作モード指示信号ＮＯＲＭとリフレッシュモード指示信号ＳＥＬＦに従って、ワンショットパルス発生回路５７からのワンショットパルス信号ＩＮＨＶＳと、外部からの多重選択禁止信号ＩＮＨＶＮとの一方を選択して多重選択禁止信号ＩＮＨＶを出力する選択回路７０ｂと、通常動作モード指示信号ＮＯＲＭとリフレッシュモード指示信号ＳＥＬＦとに従って、外部からの垂直走査開始信号ＳＴＶＮと、ＯＲ回路６１の出力信号ＳＴＶＳの一方を選択して垂直走査開始信号ＳＴＶを生成する選択回路７０ｃを含む。
選択回路７０ａは、通常動作モード指示信号ＮＯＲＭと外部からの垂直走査クロック信号ＶＣＫＮを受けるＡＮＤゲート７０ａａと、リフレッシュモード指示信号ＳＥＬＦとバッファ回路５６の出力信号ＶＣＫＳを受けるＡＮＤゲート７０ａｂと、これらのＡＮＤゲート７０ａａおよび７０ａｂの出力信号を受けて垂直走査クロック信号ＶＣＫを生成するＯＲゲート７０ａｃを含む。
選択回路７０ｂは、通常動作モード指示信号ＮＯＲＭと外部からの多重選択禁止信号ＩＮＨＶＮとを受けるＡＮＤゲート７０ｂａと、リフレッシュモード指示信号ＳＥＬＦとワンショットパルス発生回路５７の出力パルス信号ＩＮＨＶＳとを受けるＡＮＤゲート７０ｂｂと、これらのＡＮＤゲート７０ｂａおよび７０ｂｂの出力信号を受けて多重選択禁止信号ＩＮＨＶを生成するＯＲゲート７０ｂｃを含む。
選択回路７０ｃは、通常動作モード指示信号ＮＯＲＭと外部からの走査開始信号ＳＴＶＮを受けるＡＮＤゲート７０ｃａと、リフレッシュモード指示信号ＳＥＬＦとＯＲ回路６１の出力信号ＳＴＶＳとを受けるＡＮＤゲート７０ｃｂと、これらのＡＮＤゲート７０ｃａおよび７０ｃｂの出力信号を受けて垂直走査開始信号ＳＴＶを生成するＯＲゲート７０ｃｃを含む。
通常動作モード時においては、リフレッシュモード指示信号ＳＥＬＦがＬレベルであり、通常動作モード指示信号ＮＯＲＭはＨレベルである。したがって選択回路７０ａ−７０ｃにおいては、外部からの信号ＶＣＫＮ、ＩＮＨＶＮおよびＳＴＶＮに従って、垂直走査クロック信号ＶＣＫ、多重選択禁止信号ＩＮＨＶおよび垂直走査開始信号ＳＴＶが出力される。一方、リフレッシュモード時においては、リフレッシュモード指示信号ＳＥＬＦがＨレベル、通常動作モード指示信号ＮＯＲＭがＬレベルであるため、これらの選択回路７０ａ−７０ｃは、バッファ回路５６、ワンショットパルス発生回路５７およびＯＲ回路６１の出力する信号ＶＣＫＳ、ＩＮＨＶＳおよびＳＴＶＳに従って、垂直走査クロック信号ＶＣＫ、多重選択禁止信号ＩＮＨＶおよび垂直走査開始信号ＳＴＶを生成する。
図１０は、図９に示すリフレッシュ制御回路６のリフレッシュに関連する信号を生成する部分の動作を示すタイミング図である。以下、図１０を参照して、図９に示すリフレッシュ制御回路６の動作について簡単に説明する。
リフレッシュモード指示信号ＳＥＬＦがＬレベルのときには、発振回路５５は、非活性状態にあり、その出力信号φＶＳ０はＬレベルに固定される。したがってこのリフレッシュ制御回路６において、バッファ回路５６の出力信号ＶＣＫＳ、ワンショットパルス発生回路５７からのワンショットパルス信号ＩＮＨＶＳ、およびＯＲ回路６１からのパルス信号ＳＴＶＳはすべてＬレベルを維持する。
なお、インバータ６２により、通常動作モード指示信号ＮＯＲＭがＨレベルにあり、また接続制御信号Ｓ１もＨレベルであり、表示画素マトリクスの画素に対する画像データ信号の書込が実行される。
画像データの保持のみを行なう場合、リフレッシュモード指示信号ＳＥＬＦがＨレベルに駆動される。このリフレッシュモード指示信号ＳＥＬＦがＨレベルとなると、リングオシレータ５５ａにおいて、ＮＡＮＤ回路ＮＧがインバータとして動作し、リングオシレータ５５ａが発振動作を開始する。応じて、この発振回路５５の出力信号φＶＳ０がリングオシレータ５５ａの有する所定の周期で変化する。
このリフレッシュモード指示信号ＳＥＬＦの立上がりに応答して、ワンショットパルス発生回路６０が、ワンショットのパルス信号φ１を生成し、応じてリフレッシュ垂直走査開始信号ＳＴＶＳが所定期間Ｈレベルとなる。この垂直走査開始信号ＳＴＶＳがＨレベルとなり、次いで、バッファ回路５６からのリフレッシュ垂直走査クロック信号ＶＣＫＳがＨレベルとなると、この垂直走査開始信号ＳＴＶに従って生成される垂直走査開始信号ＳＴＶが垂直シフトレジスタにセットされる。この状態においては、単に図５に示す垂直シフトレジスタ４０に対する初期設定が行なわれるだけであり、垂直シフトレジスタの出力信号はすべてＬレベルである。
選択回路７０ａ−７０ｃにおいては、このリフレッシュモード指示信号ＳＥＬＦに従って、バッファ回路５６の出力信号ＶＣＫＳ、ワンショットパルス発生回路５７の出力信号ＩＮＨＶＳおよびＯＲ回路６１の出力信号ＳＴＶＳを選択して、垂直走査クロック信号ＶＣＫ、多重選択禁止信号ＩＮＨＶおよび垂直走査開始信号ＳＴＶを生成する。
バッファ回路５６からのリフレッシュ垂直走査クロック信号ＶＣＫＳがＨレベルに再び立上がると、図５に示す垂直シフトレジスタ４０がシフト動作を実行し、その初段の出力をＨレベルに立上げる。一方、ワンショットパルス発生回路５７は、発振回路５５の出力信号φＶＳ２の立上がりに応答して所定期間Ｈレベルとなるリフレッシュ多重選択禁止信号ＩＮＨＶＳを生成する。このリフレッシュ多重選択禁止信号ＩＮＨＶＳがＬレベルとなると、垂直走査回路からの垂直走査信号（ゲート線駆動信号）ＶＧ１がＨレベルに駆動される。
カウンタ５８は、この発振回路５５の出力信号φＶＳ０に対するカウント動作を行なっており、この表示画素マトリクスのｍ本のゲート線に対するｍ個の信号φＶＳ０の立上がりをカウントすると、カウントアップ信号を生成する。カウンタ５８のカウントアップ信号に応答して、ワンショットパルス発生回路５９が、ワンショットのパルス信号φ２を生成し、応じて再び、垂直走査開始信号ＳＴＶＳがＨレベルに立上げられる。次に、発振回路５５の出力信号φＶＳ０がＨレベルに立上がると、このリフレッシュ垂直走査開始信号ＳＴＶＳに基づいて生成された垂直走査開始信号ＳＴＶが、垂直シフトレジスタにセットされる。この状態において、垂直シフトレジスタにおいては、１フレームの最終の走査線（ゲート線）に対する垂直走査信号ＶＧｍをＨレベルに駆動する。
再び発振回路５５の出力信号φＶＳ０がＨレベルに立上がると、この垂直シフトレジスタが、取込んだ垂直走査開始信号ＳＴＶに従って再び最初の走査線（ゲート線）に対するゲート線駆動信号ＶＧ１をＨレベルに立上げる。
したがって、カウンタ５８において、発振回路５５の出力信号φＶＳ０をｍ回カウントするごとにワンショットのパルス信号φ２を生成することにより、表示画素マトリクスにおいてすべての垂直走査線（ゲート線）が走査された後に、リフレッシュ垂直走査開始信号ＳＴＶＳを発生することができる。
なお、水平走査に関しては、このリフレッシュ時においては必要ではない。したがって、リフレッシュ制御回路６においては、水平走査に関連する信号は生成されない。この状態においては、単に外部からの水平走査に関連する信号がすべて論理Ｌレベルに固定され、水平走査回路の動作が停止される。これにより、消費電力を低減する。
また、このリフレッシュモード時に、多重選択禁止信号ＩＮＨＶＳをワンショットパルス発生回路５７を用いて生成することにより、そのパルス幅を調整して、データ線ＤＬを、確実に、所定電圧ＶＭにプリチャージした後に、ゲート線を選択状態へ駆動することができる。
図１１は、リフレッシュ制御回路６の、スイッチ制御信号Ｓ２−Ｓ４を発生する部分の構成を概略的に示す図である。図１１において、リフレッシュ制御回路６は、図９に示す発振回路５５の出力信号φＶＳ０の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路７５と、発振回路５５の出力信号φＶＳ０の立上がりに応答してリセットされかつその出力Ｑからスイッチ制御信号Ｓ４を生成するセット／リセットフリップフロップ７６と、スイッチ制御信号Ｓ４を反転しかつ所定時間遅延する反転遅延回路７７を含む。セット／リセットフリップフロップ７６は、この反転遅延回路７７の出力信号の立上がりに応答してセットされて、スイッチ制御信号Ｓ４をＨレベルに設定する。
図１２は、図１１に示すリフレッシュ制御回路６の動作を示すタイミング図である。以下、図１２を参照して、図１１に示すリフレッシュ制御回路６の動作について説明する。
発振信号φＶＳ０がＨレベルに立上がると、ワンショットパルス発生回路７５は、ワンショットのパルス信号を発生し、応じてスイッチ制御信号Ｓ２およびＳ３がＨレベルとなる。このスイッチ制御信号Ｓ２およびＳ３が活性状態に維持される時間幅は、多重選択禁止信号ＩＮＨＶＳのＨレベル期間よりも短くされる。単に、データ線のプリチャージおよび増幅回路におけるオフセットの設定が行なわれる時間が確保されればよい。
このスイッチ制御信号Ｓ２およびＳ３が非活性状態に駆動された後、多重選択禁止信号ＩＮＨＶＳがＨレベルへ駆動され、応じてゲート線駆動信号ＶＧｉがＨレベルへ駆動される。
一方、発振信号φＶＳ０の立上がりに応答して、セット／リセットフリップフロップ７６がリセットされ、その出力Ｑからのスイッチ制御信号Ｓ４がＬレベルとなり、増幅回路の出力信号のデータ線への転送が禁止される。
このスイッチ制御信号Ｓ４は、ゲート線駆動信号ＶＧｉが活性状態へ駆動されてから所定期間非活性状態を維持する。反転遅延回路７７の有する遅延時間が経過すると、この反転遅延回路７７の出力信号がＨレベルに立上がり、セット／リセットフリップフロップ７６がセットされ、スイッチ制御信号Ｓ４がＨレベルへ駆動される。このときには、既に、ゲート線駆動信号ＶＧｉがＨレベルであり、画素データがデータ線に読出されて、増幅回路により増幅されており、その増幅結果に従ってデータ線を再び駆動して元の画素データへデータを書込むことができる。
この図１２に示す一連の動作は、発振信号φＶＳ０の立上がりに応答して繰返し実行される。この反転遅延回路７７を有する遅延時間を適当な時間に設定することにより、ゲート線駆動信号ＶＧｉが活性状態へ駆動されてから、増幅回路による画素データの増幅動作が完了した後に、その増幅データを元の画素データへ正確に書込むことができる。
なお、リフレッシュモード時において外部から垂直走査クロック信号ＶＣＫ、垂直走査開始信号ＳＴＶおよび禁止信号ＩＮＨＶが与えられる場合には、図４に示すリフレッシュに関連する制御信号ＶＣＫＳ、ＩＮＨＶＳおよびＳＴＶＳを生成する必要はない。しかしながら、内部で、多重選択禁止信号ＩＮＨＶＳを生成することにより、正確に、内部でのデータ線プリチャージ動作完了後、ゲート線駆動信号を選択状態へ駆動することができる。
リフレッシュモード時においても、外部から、水平走査クロック信号が与えられる場合には、リフレッシュモード指示信号ＳＥＬＦを用いて、水平走査回路のシフト動作を停止させる。これにより、リフレッシュ時の消費電流を低減することができる。
以上のように、この発明の実施の形態１に従えば、各データ線に増幅回路を設け、この増幅回路において、データ線を所定電圧にプリチャージしかつこの差動増幅回路の出力信号を容量素子に保持するように構成しており、この差動増幅回路のしきい値電圧のばらつきに起因するオフセットを相殺して、増幅動作を正確に行なうことができる。
なお、リフレッシュ時の対向電極の画素駆動電圧Ｖｃｎｔについては、表示画像を変更する必要はないため、その電圧極性を特に変化させる必要はない。しかしながら、このリフレッシュ動作時において、液晶表示素子ＰＸを交流的に駆動する場合、１フレームのリフレッシュ完了後、画素駆動電圧Ｖｃｎｔの極性を変化させる場合、図２に示す構成において、インバータバッファ３５の出力信号を用いて、画素データから読出された反転画素データ信号を元の画素に書込めばよい。また、これに代えて、その対向電極駆動電圧Ｖｃｎｔを、駆動信号のＨレベルおよびＬレベルの電圧ＶＨおよびＶＬの中間電圧レベルに設定する場合、単に、増幅回路からの反転画素データ信号を元の画素に書込む。
また、リフレッシュ回路と表示画素マトリクスとの間にリフレッシュモード指示信号に応答して導通状態となるスイッチング素子が各データ線に配置されてもよい。通常動作モード時においてリフレッシュ回路を対応のデータ線から分離することにより、データ線ドライバの負荷が軽減される。
［実施の形態２］
図１３は、図２に示す差動増幅回路３２の構成を具体的に示す図である。図１３において、差動増幅回路３２は、定電流を供給する定電流部３２Ａと、入力ノードＮ１およびＮ２の信号を増幅して該増幅結果をノードＮ３に出力する増幅部３２Ｂを含む。定電流部３２Ａは、電源ノードＮＤ１とノードＮＤ２の間に接続される抵抗素子ＲＺ１と、ノードＮＤ２とノードＮＤ３の間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネル薄膜トランジスタ（ＴＦＴ）ＮＱ１と、この薄膜トランジスタＮＱ１とカレントミラー回路を構成するＮチャネル薄膜トランジスタＮＱ２を含む。ハイ側電源ノードＮＤ１には電圧Ｖ１が与えられ、ロー側電源ノードＮＤ３には、電圧Ｖ２が与えられる。これらの電圧Ｖ１およびＶ２は、プリチャージ電圧ＶＭが、差動増幅回路３２の最も感度の高い領域に入る電圧レベルであればよい。電圧Ｖ１およびＶ２は、例えば、画像データ信号のＨレベルおよびＬレベルのそれぞれに対応する電圧に相当する。通常、電圧Ｖ１は電源電圧レベルに設定されるが、電源電圧よりも高い高電圧であってもよい。また、電圧Ｖ２は、通常、接地電圧に設定されるが、負電圧であってもよい。
増幅部３２Ｂは、電源ノードＮＤ１とノードＮＤ４の間に接続される抵抗素子ＲＺ２と、電源ノードＮＤ１とノードＮＤ５の間に接続される抵抗素子ＲＺ３と、ノードＮＤ４およびＮＤ６の間に接続されかつそのゲートがノードＮ２に接続されるＮチャネル薄膜トランジスタＮＱ３と、ノードＮＤ５およびＮＤ６の間に接続されかつそのゲートがノードＮ１に接続されるＮチャネル薄膜トランジスタＮＱ４と、電源ノードＮＤ１と出力ノードＮ３の間に接続されかつそのゲートがノードＮＤ５に接続されるＰチャネル薄膜トランジスタＰＱ１と、ノードＮ３と電源ノードＮＤ３の間に接続されかつそのゲートがノードＮＱ１に接続されるＮチャネル薄膜トランジスタＮＱ０を含む。ノードＮ１およびＮ２は、それぞれ、図２に示す差動増幅回路３２の非反転入力および反転入力であり、ノードＮ３は、図２に示す差動増幅回路３２の出力ノードである。
ノードＮ３とノードＮ２の間には、スイッチ制御信号Ｓ３に応答するスイッチング素子３３が配置される。ノードＮ２には、容量素子３４が設けられる。抵抗素子ＲＺ１−ＲＺ３は、チャネル抵抗または薄膜抵抗で形成される。抵抗素子ＲＺ２およびＲＺ３は、同一の抵抗値を有する。また薄膜トランジスタＮＱ３およびＮＱ４は、同一形状および同一寸法で形成され、同じトランジスタ特性を有する。
以下、スイッチング素子３３が導通状態にあり、ノードＮ３およびＮ２が電気的に接続されている場合の動作について説明する。
定電流部３２Ａには、抵抗素子ＲＺ１と薄膜トランジスタＮＱ１のチャネル抵抗により決定される電流が流れる。薄膜トランジスタＮＱ１およびＮＱ２がカレントミラー回路を構成しており、これらの薄膜トランジスタＮＱ１およびＮＱ２が、同一サイズで同一形状の場合、薄膜トランジスタＮＱ２には、この薄膜トランジスタＮＱ１を介して流れる電流と同じ大きさの電流が流れる。薄膜トランジスタＮＱ２は、この増幅部３２Ｂの差動増幅段の定電流源トランジスタとして機能する。薄膜トランジスタＮＱ０が、薄膜トランジスタＮＱ１とカレントミラー回路を構成し、出力ノードＮ３から一定の大きさの電流を引き抜く。
ノードＮ１の電圧レベルが、ノードＮ２の電圧レベルよりも高い場合には、薄膜トランジスタＮＱ４のチャネルコンダクタンスが薄膜トランジスタＮＱ３のチャネルコンダクタンスよりも大きくなり、ノードＮＤ５の電圧レベルが低下し、薄膜トランジスタＰＱ１のチャネルコンダクタンスが増加し、出力ノードＮ３へ電流を供給する。このノードＮ３がスイッチング素子３３を介してノードＮ２に接続されているため、ノードＮ２の電圧レベルが上昇する。
一方、ノードＮ２の電圧レベルがノードＮ１の電圧レベルよりも高い場合には、薄膜トランジスタＮＱ３のチャネルコンダクタンスが薄膜トランジスタＮＱ４のチャネルコンダクタンスよりも大きくなり、ノードＮＤ５の電圧レベルが抵抗素子ＲＺ３によりプルアップされ、薄膜トランジスタＰＱ１のチャネルコンダクタンスが低下する。この場合、薄膜トランジスタＮＱ０が、出力ノードＮ３を放電し、出力ノードＮ３の電圧レベルが低下する。したがって、これらの薄膜トランジスタＮＱ３およびＮＱ４のしきい値電圧にオフセットがない場合、ノードＮ１およびＮ２の電圧レベルが、この負帰還動作により、互いに等しくなる。
薄膜トランジスタＮＱ３およびＮＱ４のしきい値電圧に、オフセットＶＯＳが存在する場合、薄膜トランジスタＮＱ３およびＮＱ４のチャネルコンダクタンスの変化が、そのオフセットＶＯＳの影響を受ける。薄膜トランジスタＮＱ４のしきい値電圧が、薄膜トランジスタＮＱ３のしきい値電圧よりも高い場合には、このしきい値電圧のオフセットＶＯＳ分、高い電圧レベルに、ノードＮ２が接続される。すなわち、薄膜トランジスタＮＱ３およびＮＱ４を、単純にソースカップルドロジックとして動作させた場合を考えると、ノードＮ１およびＮ２の電圧レベルに応じて、一方が導通状態、他方が非導通状態となり、このしきい値電圧のオフセットＶＯＳに応じた出力オフセットが、ノードＮ３およびＮ２に生じる。
したがって、このスイッチング素子３３を導通状態として、差動増幅回路３２の出力ノードと反転入力ノードとを電気的に結合することにより、この差動増幅回路３２をボルテージフォロワとして動作させ、容量素子３４に、差動増幅回路３２のオフセットを含む電圧を保持することができる。
差動増幅回路３２の増幅動作時においては、スイッチング素子３３が非導通状態に設定される。この状態においては、容量素子３４に保持されたオフセット情報を含む電圧が、非反転入力ノードＮ１に与えられる信号と比較され、その比較結果に従って、薄膜トランジスタＰＱ１のチャネルコンダクタンスが調整され、出力ノードＮ３が、その比較結果に応じた電圧レベルに駆動される。
したがって、この差動段に同一サイズの同一特性を有する薄膜トランジスタを用い、その出力信号を、プリチャージ動作時にフィードバックすることにより、正確に、差動増幅回路のオフセットを補償した電圧を容量素子に保持して、画素データ信号の増幅動作を正確に行なうことができる。
図１４は、この図２に示す差動増幅回路３２の他の構成を示す図である。この図１４に示す差動増幅回路３２は、以下の点が、図１３に示す差動増幅回路３２と、その構成が異なっている。すなわち、増幅部３２Ｂにおいて、薄膜トランジスタＮＱ３およびＮＱ４に対し、差動結果を増幅するためにカレントミラー段が設けられる。このカレントミラー段は、電源ノードＮＤ１とノードＮＤ４の間に接続されかつそのゲートがノードＮＤ４に接続されるＰチャネル薄膜トランジスタＰＱ２と、電源ノードＮＤ１とノードＮＤ５の間に接続されかつそのゲートがノードＮＤ４に接続されるＰチャネル薄膜トランジスタＰＱ３を含む。この図１４に示す差動増幅回路３２の他の構成は、図１３に示す差動増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
薄膜トランジスタＰＱ２およびＰＱ３は、同一形状および同一サイズを有し、同じ大きさの電流を流す。したがって、ノードＮＤ４の電圧レベルの変化が、ＭＯＳトランジスタＰＱ２およびＰＱ３を介してノードＮＤ５に反映されるため、増幅度を、図１３に示す抵抗素子ＲＺ２およびＲＺ３を用いる場合に比べて、より大きくすることができる。
表示画素素子から読出された微小電圧を検出して次段のインバータバッファを正確に駆動することができる。これにより、図２に示すインバータバッファ３６の出力信号を早いタイミングで確定状態に設定することができ、表示画素素子の保持電圧のリフレッシュに要する時間を短縮することができる。
図１５は、図２に示す差動増幅回路３２のさらに他の構成を示す図である。この図１５に示す差動増幅回路３２は、以下の点が、図１４に示す差動増幅回路３２とその構成が異なっている。すなわち、定電流部３２Ａにおいて、抵抗素子ＲＺ１と電源ノードＮＤ１の間に、Ｐチャネル薄膜トランジスタＰＱ４が接続され、抵抗素子ＲＺ１と電源ノードＮＤ３の間に、Ｎチャネル薄膜トランジスタＮＱ１と並列にＮチャネル薄膜トランジスタＮＱ５が設けられる。これらの薄膜トランジスタＰＱ４およびＮＱ５のゲートへは、テストモード指示信号ＴＥＳＴとリフレッシュモード指示信号ＳＥＬＦを受けるＮＯＲゲート８０の出力信号が与えられる。
テストモード指示信号ＴＥＳＴは、後に説明するテスト動作モード時Ｈレベルに設定され、またリフレッシュモード指示信号ＳＥＬＦは、リフレッシュモード時にＨレベルに設定される。この図１５に示す差動増幅回路３２の他の構成は、図１４に示す差動増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
通常動作モード時、すなわち画素データの書換が行なわれる動作モード時においては、テストモード指示信号ＴＥＳＴおよびリフレッシュモード指示信号ＳＥＬＦはともにＬレベルであり、ＮＯＲ回路８０の出力信号はＨレベルに設定される。この状態において、薄膜トランジスタＰＱ４が非導通状態、薄膜トランジスタＮＱ５が導通状態となり、ノードＮＤ２が、ロー側電源電圧Ｖ２の電圧レベルに設定される。応じて、薄膜トランジスタＮＱ１、ＮＱ２およびＮＱ４が非導通状態となり、この差動増幅回路３２における動作電流の経路が遮断される。
リフレッシュモード時またはテスト動作モード時おいては、リフレッシュモード指示信号ＳＥＬＦまたはテストモード指示信号ＴＥＳＴがＨレベルに設定される。この状態においては、ＮＯＲゲート８０の出力信号がＬレベルとなり、薄膜トランジスタＰＱ４が導通状態、薄膜トランジスタＮＱ５が非導通状態となる。したがって、定電流部３２Ａにおいて電流が流れる経路が形成され、薄膜トランジスタＮＱ２およびＮＱ４に一定の電流が流れ、増幅部３２Ｂが作動状態となる。
この図１５に示す差動増幅回路３２においては、テスト動作モード時またはリフレッシュ動作モード時においてのみ差動増幅回路に動作電流を流している。通常動作モード時において、差動増幅回路３２の動作電流の流れる経路が遮断されており、この通常動作モード時における消費電流を低減することができる。
なお、図１５に示す差動増幅回路３２の構成においては、通常動作モード時において出力ノードＮ３がフローティング状態となる。このフローティング状態を防止するために、出力駆動トランジスタＰＱ１と並列に、ＮＯＲ回路８０の出力信号をゲートに受けるＰチャネル薄膜トランジスタが接続されてもよい。
以上のように、この発明の実施の形態２に従えば、差動増幅回路を、定電流部と、この定電流部の供給電流を動作電流として動作する増幅部とで構成し、この増幅部を、差動増幅段と、この差動増幅段の出力信号に従って出力ノードを駆動するトランジスタとで構成しており、簡易な回路構成で、増幅動作を行う小占有面積の差動増幅回路を実現することができる。
［実施の形態３］
図１６は、この発明の実施の形態３に従う表示装置の要部の構成を示す図である。図１６においては、ゲート線ＧＬとデータ線ＤＬの交差部に対応して配置される表示画素素子ＰＸを代表的に示す。この表示画素素子ＰＸは、先の図２に示す構成と同様、行列状に配列され、各表示画素列に対応してデータ線ＤＬが配置され、また各表示画素行に対応してゲート線ＧＬが配置される。
データ線ＤＬに対応して、増幅回路ＡＭＰが設けられる。この増幅回路ＡＭＰは、図２に示す増幅回路ＡＭＰｉおよびＡＭＰｊと同様の構成を有する。
データ線ＤＬには、寄生容量２７が存在する。この寄生容量２７は、容量値Ｃｄを有する。
表示画素素子ＰＸは、ゲート線ＧＬ上の信号電位に応答して導通し、導通時、画素電極ノード（電圧保持ノード）８１をデータ線ＤＬに電気的に結合するＮチャネル薄膜トランジスタ１１と、画素電極ノード（電圧保持ノード）８１と昇圧ノードの間に接続される電圧保持容量素子８２と、画素電極ノード８１上の保持電圧に従って画素駆動電圧Ｖｃｏｍを伝達するＮチャネル薄膜トランジスタ８３と、その薄膜トランジスタ８３を介して与えられる電圧と対向電極ノードに間に接続される液晶表示素子８４を含む。対向電極ノードには、対向電極電圧Ｖｃｎｔが与えられる。
電圧保持容量素子８２は、薄膜トランジスタを利用するチャネル容量素子で構成される。画素電極ノード８１にＨレベルの電圧が保持されているときにチャネルが形成されてこの容量素子８２が容量として機能し、画素電極ノード８１にＬレベルの電圧が保持されている場合には、チャネルが形成されず、この電圧保持容量素子８２は、寄生容量の容量値を有する容量として機能する。昇圧信号ＢＳを供給するときには、この電圧保持容量素子８２は、Ｈレベルの電圧を保持している場合にのみ、チャージポンプ動作により画素電極ノード８１に、有意の量の電荷を供給し、リーク電流による電圧レベルの低下を補償する。
図１７は、この図１６に示す表示装置のリフレッシュ時の画素の動作を示す信号波形図である。図１７においては、画素電極ノード８１に、Ｈレベルデータが格納され、その電圧レベルがリーク電流により低下した場合の動作波形を示す。以下、図１７を参照して図１６に示す画素の画像データ信号のリフレッシュ動作に付いて説明する。
まず、データ線ＤＬを、増幅回路ＡＭＰに含まれるスイッチング素子を介して中間電圧ＶＭレベルにプリチャージする。このプリチャージ動作期間中に、電圧Ｖｓレベルの昇圧信号ＢＳを電圧Ｖｐに昇圧する。昇圧信号ＢＳの振幅Ｖｂｓは、画素電極ノード８１に供給する電荷量と容量素子８２の容量値とに応じて決定される。また、電圧Ｖｓの電圧レベルも画素電極ノード８１の保持電圧レベルに応じて適当に定められる。
この昇圧信号ＢＳに従って、容量素子８２のチャージポンプ動作によりノード８１の電圧レベルが、上昇する。容量素子８２の結合係数が１の理想状態のときには、画素電極ノード８１の電圧は、図１７に示すように、電圧Ｖｂｓ変化する。この画素電極ノード８１の変化電圧は、昇圧信号ＢＳの振幅と容量素子８２の容量値Ｃｓと画素電極ノード８１の寄生容量の容量値と容量素子の結合係数により決定される。
プリチャージ動作完了後、増幅回路ＡＭＰにおいて増幅動作を行なうために、ゲート線ＧＬを選択状態へ駆動し、薄膜トランジスタ８１を導通状態へ駆動する。薄膜トランジスタ１１の導通に応答して、ノード８１の蓄積電荷が、対応のデータ線ＤＬに伝達される。このとき、昇圧信号ＢＳは、昇圧電圧Ｖｐレベルを維持する。データ線ＤＬでは、画素電極ノード８１の電圧に応じた電圧変化が生じる。従って、リーク時において生じる電圧変化ΔＶＤＨ’に対してさらに昇圧信号ＢＳによる電圧Ｖｂｓに対応する電圧ΔＶが加算された電圧変化がデータ線ＤＬに生じる。この電圧ΔＶＤＨ´＋ΔＶが、電圧ΔＶＤＨに実質的に等しければ、増幅回路ＡＭＰにおける差動増幅回路の増幅時のＨレベルデータに対するマージン低下を補償して正確に増幅動作を行うことができる。
次いで、増幅回路ＡＭＰにより、データ線ＤＬを増幅結果に従って駆動する。この増幅回路ＡＭＰによる増幅動作時において、昇圧信号ＢＳを、元の電圧Ｖｃｏｍレベルに復帰させる。この昇圧信号ＢＳの電圧レベル低下時においては、画素電極ノード８１は、データ線ＤＬを介して増幅回路ＡＭＰにより駆動されており、容量結合による電圧低下は生じず、増幅回路ＡＭＰに従って元の電圧レベルＶＨに維持される。
表示画素素子ＰＸのリフレッシュ動作が完了すると、ゲート線ＧＬが非選択状態へ駆動され、またデータ線ＤＬが、次の画素行の保持データのリフレッシュのために中間電圧ＶＭレベルに駆動される。画素電極ノード８１は、このリフレッシュされた電圧ＶＨレベルを維持する。
画素電極ノード８１の電圧は、容量素子８２の結合係数が１の場合、昇圧信号ＢＳの振幅Ｖｂｓに等しい電圧レベル変化する。したがって、画素電極ノード８１には、この容量素子８２のチャージポンプ動作により、Ｖｂｓ・Ｃｓの電荷が注入される。この電荷Ｖｂｓ・Ｃｓが、画素データ読出時、データ線ＤＬの寄生容量２７と容量素子８２とで共有される。したがって、このデータ線ＤＬの電圧変化増分ΔＶは、次式で表わされる。
ΔＶ＝Ｖｂｓ・Ｃｓ／（Ｃｓ＋Ｃｄ）
この昇圧信号ＢＳの振幅を適当な値に設定することにより、画素電極ノード８１のリーク電流による低下を補償し、この読出電圧ΔＶＤＨの低下を補償することができる。すなわち、画素電極ノード８１の電圧低下より、データ線ＤＬの読出電圧が、電圧ΔＶＤＨ′となった場合、この昇圧信号ＢＳによるチャージポンプ動作により、データ線ＤＬの電圧レベルをΔＶ上昇させて、通常のリークが生じない場合の読出データΔＶＤＨの電圧レベルに復帰させることができる。
なお、この昇圧信号ＢＳを利用する場合、画素電極ノード８１に、Ｌレベルデータが保持されている場合にも、昇圧信号ＢＳが駆動される。しかしながら、容量素子８２がチャネル容量素子で構成されており、Ｌレベルの画像信号の格納時においては、その容量値は寄生容量による容量値だけである。昇圧信号ＢＳに従ってチャージポンプ動作が行なわれても、注入電荷はごく僅かであり、画素電極ノード８１の電圧レベルの上昇を十分に抑制することができる。
図１８は、図１６に示す電圧保持容量素子８２の断面構造を概略的に示す図である。図１８において、電圧保持容量素子８２は、Ｎチャネル薄膜トランジスタと同様の構造を有し、ガラス基板９１上に形成される。容量素子８２は、ガラス基板９１上に形成されるＮ型ポリシリコン膜９２と、このＮチャネルポリシリコン膜９２に隣接してガラス基板９１表面上に形成される真性ポリシリコン膜９３と、この真性ポリシリコン膜９３上に形成されるゲート絶縁膜９４と、ゲート絶縁膜９４上に真性ポリシリコン膜９３と対向して形成されるゲート電極９５と、ゲート電極９５に電気的に接続される形成される電極９７と、Ｎ型ポリシリコン膜９２に電気的に接続される形成される電極９９を含む。
ゲート絶縁膜９４は、例えば二酸化シリコンで形成され、ゲート電極９５は例えば、クロムで形成される。電極９７および９９は、例えば、アルミニウムで形成される。
Ｎ型ポリシリコン膜９２は、真性ポリシリコン膜９３とチャネル形成時電気的に接続される。
電極９７は、画素電極ノード８１に接続され、電極９９へは、昇圧信号ＢＳが与えられる。
この容量素子８２は、ゲート電極９５と真性ポリシリコン膜９３の間に形成されるオーバーラップ部分９８を有する。この図１８に示すゲート電極９５と真性ポリシリコン膜９３およびＮ型ポリシリコン膜９４で形成される構造の容量はいわゆるチャネル容量と呼ばれる。ゲート電極に相当する電極９７とソース電極に相当する電極９９の間に、電極９９の電圧を基準として、Ｎチャネル薄膜トランジスタのしきい値電圧よりも大きな電圧を印加することにより、オーバラップ部分９８において、真性ポリシリコン膜９３のゲート電極９５下部表面にＮ型チャネル層が形成される。このオーバーラップ部分９８に形成されるチャネル上のゲート電極９５を一方の電極とし、チャネル層（Ｎ型ポリシリコン膜９２に電気的に接続される）を他方電極とする静電容量が形成される。すなわち、画素電極ノード８１にＨレベルのデータが保持されている場合に、このオーバーラップ部分９８においてチャネルが形成され、容量素子８２が、容量値Ｃｓの容量として機能する。
一方、画素電極ノード８１にＬレベルデータが保持されている場合には、この電極９７および９９の間の電圧が、Ｎ型薄膜トランジスタのしきい値電圧よりも小さくなり、チャネル容量は形成されない。この場合には、容量素子８２は、オーバーラップ部分９８に存在する微小な寄生容量のみを、その容量値として有する。したがって、この場合、電極９９へ与えられる昇圧信号ＢＳの電圧レベルを上昇させても、オーバーラップ部分９８に存在する寄生容量を介してのチャージポンプ動作であり、画素電極ノード８１への注入電荷量はごく僅かであり、Ｌレベルデータ保持時の画素電極ノード８１の電圧上昇をほぼ抑制することができる。
これにより、Ｈレベルデータの電圧レベル低下を補償して、正確に画素データをデータ線ＤＬに読出すことができる。昇圧電圧ＢＳのＬレベルの電圧Ｖｓは、したがって、この画素電極ノード８１に保持されるＨレベルデータの電圧レベルＶＨに従って、適当な電圧レベルに定められればよく、接地電圧であってもよくまた共通電極電圧Ｖｃｏｍであってもよい。このチャネル容量において、Ｈレベルデータが画素電極ノード８１に格納されている場合に容量素子８２において容量が形成され、Ｌレベルデータ記憶時においては、チャネル層が形成されないように、この昇圧信号ＢＳのＬレベルの電圧レベルが定められればよい。
図１９は、図１６に示す昇圧信号ＢＳを発生する部分の構成を概略的に示す図である。図１９において、昇圧信号発生部は、図９に示すワンショットパルス発生回路５７からのリフレッシュ多重選択禁止信号ＩＮＨＶＳの立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路１００で構成される。このワンショットパルス発生回路１００は、電圧ＶｐおよびＶｓを、動作電源電圧として受けて動作をする。このワンショットパルス発生回路１００からのワンショットパルス信号が、昇圧信号ＢＳとして用いられる。
図２０は、図１９に示すワンショットパルス発生回路１００の動作を示すタイミング図である。以下、図２０を参照して、図１９に示すワンショットパルス発生回路１００の動作について簡単に説明する。
先に、図９に示すように、リフレッシュ多重選択禁止信号ＩＮＨＶＳは、垂直走査クロック信号ＶＣＫＳ（ＶＣＫ）の立上がりに同期して所定期間Ｈレベルとなる。厳密には、先の図９に示すように、リフレッシュ多重選択禁止信号ＩＮＨＶＳは、図９の発振回路５５の出力信号φＶＳ０に従って生成される。このリフレッシュ多重選択禁止信号ＩＮＨＶＳの立上がりに応答して、ワンショットパルス発生回路１００が、ワンショットのパルス信号を生成し、応じて昇圧信号ＢＳがＨレベルに立上がる。この昇圧信号ＢＳがＨレベルに立上がったときには、図２０に示す様に、まだゲート線ＧＬは非選択状態にあり、データ線に対するプリチャージ動作が実行される。
リフレッシュ多重選択禁止信号ＩＮＨＶＳがＬレベルに立下がると、選択ゲート線ＧＬ（ＧＬａ）がＨレベルへ駆動される。この選択ゲート線ＧＬａがＨレベルに立上がって、対応の増幅回路の出力信号が画素電極ノードに伝達された後に、昇圧信号ＢＳがＬレベルに立下がる。したがって、この昇圧信号ＢＳは、選択ゲート線ＧＬがＨレベルにある期間の間の任意の時点でＬレベルに駆動することができる。
この選択ゲート線ＧＬ（ＧＬａ）に対するリフレッシュ動作が完了すると、次の行（ゲート線）に対するリフレッシュ動作が、垂直走査クロック信号ＶＣＫＳに応答して実行される。この場合、次のゲート線ＧＬｂが、リフレッシュ多重選択禁止信号ＩＮＨＶＳがＨレベルに立下がった後にＨレベルとなる。したがって、このゲート線ＧＬｂに対しても、昇圧信号ＢＳが所定期間Ｈレベルとなる。
昇圧信号ＢＳは、表示画素マトリクスの各画素に対し共通に与えられてもよい。非選択画素においては、対応のゲート線が非選択状態のときに、電圧保持容量素子によるチャージポンプ動作が行なわれ、画素電極ノード（電圧保持ノード）へ電荷が注入され、再び、昇圧信号ＢＳの立下がりに応答して、注入された電荷が引抜かれる。したがって、非選択ゲート線に接続する表示画素素子においては、電圧保持ノード（画素電極ノード）の電圧レベルは、１リフレッシュ動作サイクル完了時においては変化しない。
昇圧信号ＢＳは、また、画素行単位で、その電圧レベルが制御されてもよい。垂直走査回路（図５参照）に示す垂直シフトレジスタの出力信号に基づいて、選択ゲート線に対してのみ、昇圧信号ＢＳを伝達する。この構成の場合、昇圧信号ＢＳの駆動負荷が軽減され、応じて消費電力が低減される。
以上のように、この発明の実施の形態３に従えば、表示画素素子における電圧保持容量素子としてチャネル容量を用い、電圧保持ノードへ、Ｈレベル信号の保持時にはチャージポンプ動作を行なうように構成しており、Ｈレベルデータがリーク電流によりその電圧レベルが低下しても確実にその電圧レベルを補償することができる。十分な読出電圧をリフレッシュモード時、データ線に読出すことができ、正確に増幅動作を行なって、画素データの再書込を行なうことができる。
［実施の形態４］
図２１は、この発明の実施の形態４に従う表示装置の要部の構成を概略的に示す図である。図２１を参照して、表示画素マトリクス１において、表示画素素子ＰＸが行列状に配列される。図２１においては、１行に配列される表示画素素子ＰＸを代表的に示す。表示画素素子ＰＸの各列に対応してデータ線ＤＬ１、ＤＬ２、…ＤＬｎが設けられる。
これらのデータ線ＤＬ１−ＤＬｎそれぞれの中央部に、スイッチングゲートＳＷ１−ＳＷｎが設けられる。これらのスイッチングゲートＳＷ１−ＳＷｎには共通に、リフレッシュモード指示信号ＳＥＬＦとテストモード指示信号ＴＥＳＴを受けるＮＯＲ回路１０６の出力信号が与えられる。すなわち、スイッチングゲートＳＷ１−ＳＷｎは、リフレッシュモード時およびテストモード時において非導通状態となり、それぞれ、データ線ＤＬ１−ＤＬｎを２分割する。
表示画素マトリクス１の列方向の両側に、リフレッシュ回路５ｔおよび５ｂが対向して配置される。これらのリフレッシュ回路５ｔおよび５ｂは、それぞれ、データ線ＤＬ−ＤＬｎに対応して設けられる増幅回路（図２参照）を含む。リフレッシュ回路５ｔおよび５ｂに隣接して、テスト時、リフレッシュ回路５ｔおよび５ｂの増幅回路により増幅されたデータを読出すテスト回路１０２ｔおよび１０２ｂが設けられる。これらのテスト回路１０２ｔおよび１０２ｂは、共通に出力回路１０４に結合される。出力回路１０４は、テストモード指示信号ＴＥＳＴの活性化時、これらのテスト回路１０２ｔおよび１０２ｂから与えられるデータを外部へ出力する。
図２２において示されるように、リフレッシュモード時およびテスト動作モード時において、スイッチングゲートＳＷにより、データ線ＤＬが分割データ線ＤＤＬｔおよびＤＤＬｂに分割される。分割データ線ＤＤＬｔは、リフレッシュ回路５ｔに含まれる増幅回路ＡＭＰｔに結合され、分割データ線ＤＤＬｂは、リフレッシュ回路５ｂに含まれる増幅回路ＡＭＰｂに結合される。これらの分割データ線ＤＤＬｔおよびＤＤＬｂの寄生容量は、データ線ＤＬ１−ＤＬｎそれぞれの寄生容量が容量値Ｃｄとすると、容量値Ｃｄ／２となる。したがって、表示画素素子ＰＸに含まれる電圧保持容量の容量値がＣｓの場合、分割データ線ＤＤＬｔおよびＤＤＬｂ上に現われる電圧ΔＶＤＨおよびΔＶＤＬは、それぞれ次式で示される。
ΔＶＤＨ＝（ＶＨ−ＶＬ）・Ｃｓ／２・（Ｃｓ＋Ｃｄ／２）
ΔＶＤＬ＝（−ＶＨ＋３・ＶＬ）・Ｃｓ／２・（Ｃｓ＋Ｃｄ／２）
データ線の容量値が、ＣｄからＣｄ／２に低減され、分割データ線ＤＤＬｔおよびＤＤＬｂに現われる読出電圧ΔＶＤＨおよびΔＶＤＬを、２倍近い値にまで大きくすることができる。これにより、表示画素素子の保持電圧が低い場合においても、正確に、増幅回路ＡＭＰｔおよびＡＭＰｂにより増幅動作を行なって、表示画素データのリフレッシュおよび外部読み出しを行なうことができる。
図２３は、図２１に示すリフレッシュ回路５ｔおよびテスト回路１０２ｔの構成を概略的に示す図である。図２３において、分割データ線ＤＤＬｔｉ、ＤＤＬｔｊおよびＤＤＬｔｋそれぞれに対し、接続制御信号Ｓ１に応答して選択的に導通する分離ゲート２４ｉ、２４ｊおよび２４ｋを介してゲート線ドライバ２２ｉ、２２ｊおよび２２ｋに結合される。これらのゲート線ドライバ２２ｉ、２２ｊおよび２２ｋおよび分離ゲート２４ｉ、２４ｊおよび２４ｋの構成は、図２に示す構成と同様である。
リフレッシュ回路５ｔは、分割データ線ＤＤＬｔｉ、ＤＤＬｔｊおよびＤＤＬｔｋそれぞれに対応して設けられる増幅回路ＡＭＰｔｉ、ＡＭＰｔｊおよびＡＭＰｔｋを含む。これらの増幅回路ＡＭＰｔｉ、ＡＭＰｔｊおよびＡＭＰｔｋは、各々、先の図２に示す増幅回路ＡＭＰｉと同様の構成を備える。
テスト回路１０２ｔは、増幅回路ＡＭＰｔｉ、ＡＭＰｔｊおよびＡＭＰｔｋそれぞれに対応して設けられるテスト選択ゲートＴＳＧｔｉ、ＴＳＧｔｊおよびＴＳＧｔｋを含む。これらのテスト選択ゲートＴＳＧｔｉ、ＴＳＧｔｊおよびＴＳＧｔｋは、テスト時、順次活性化されるテスト水平走査信号ＴＨｉ、ＴＨｊおよびＴＨｋに応答して導通し、導通時、対応の増幅回路ＡＭＰｔｉ、ＡＭＰｔｊおよびＡＭＰｔｋの出力信号を共通テストデータ線１１０に伝達する。このテスト共通データ線１１０は、図２１に示す出力回路１０４に結合される。このテスト共通データ線１１０にメインアンプが設けられ、このメインアンプを介して出力回路１０４へテストデータが転送されてもよい。
図２１に示すリフレッシュ回路５ｂおよびテスト回路１０２ｂも、この図２３に示すリフレッシュ回路５ｔおよびテスト回路１０２ｔと同様の構成を備える。したがって、リフレッシュ回路５ｔおよび５ｂ個々に、増幅回路を活性化して、画素データのリフレッシュを行なうことができる。リフレッシュ回路５ｔおよび５ｂは、並行して活性化されて画像データ信号の増幅動作を行ってもよく、選択ゲート線の位置に応じて択一的に活性化されて増幅動作を行ってもよい。
図２４は、図２１に示すリフレッシュ回路５ｔおよび５ｂとテスト回路１０２ｔおよび１０２ｂの構成をより具体的に示す図である。これらのリフレッシュ回路５ｔおよび５ｂは同一構成を有し、またテスト回路１０２ｔおよび１０２ｂが同一構成を有するため、図２４においては、１つの分割データ線ＤＤＬに対するリフレッシュ回路内の増幅回路ＡＭＰとテスト選択ゲートＴＳＧを代表的に示す。
増幅回路ＡＭＰは、図２に示す構成と同様、スイッチングゲート３０、３３および３７と、容量素子３４と、容量素子３４の充電電圧と分割データ線ＤＤＬの信号を差動増幅する差動増幅回路３２と、差動増幅回路３２の出力信号を増幅して、大きな駆動力の信号を生成する２段の縦続接続されるインバータバッファ３５および３６を含む。
テスト回路においては、テスト選択ゲートＴＳＧは、インバータバッファ３６の出力信号をテスト共通データ線１１０に転送する。テスト選択ゲートＴＳＧに、テスト水平走査信号ＴＨが与えられる。
図２４に示すように、増幅回路ＡＭＰで、表示画素素子の微小蓄積電圧を増幅して、読出データ線１１０を介して図２１に示す出力回路１０４へ転送する。これにより、微小画素電圧を増幅して、２値データを外部に読出すことができる。外部においては、微小信号を検出するアレイテスタを用いる必要なく、安価なＬＳＩテスタを利用することができる。また、テスト水平走査信号ＴＨに従って１行の画素データを順次連続的に読出して、２値の画素データの論理レベルの判断を行なうことができ、微小電圧レベルの論理レベル判定を行う必要がなく、テスト時間を短縮することができる。
なお、テスト選択ゲートＴＳＧは、トライステートバッファで構成されてもよく、またＣＭＯＳトランスミッションゲートで構成されてもよい。
テストモード時において、スイッチ制御信号Ｓ２−Ｓ４および接続制御信号Ｓ１を生成する構成は、図１１に示す構成を利用することができる。発振回路の出力信号φＶＳ０を、テストモード指示信号ＴＥＳＴの活性化時に生成する。他の制御信号についても、図９に示す構成と同様の構成を利用することにより、テストモード時においても、増幅回路ＡＭＰにおいて、そのオフセットを相殺して正確な増幅動作を行なって、画素素子の記憶画像データを読み出すことができる。
図２５は、この発明の実施の形態４従う表示装置のゲート線選択に関連する信号を生成する部分の構成を概略的に示す図である。この図２５に示す制御信号発生部の構成は、図９に示す制御信号発生部の構成と、以下の点が異なっている。すなわち、発振回路５５に対しては、リフレッシュモード指示信号ＳＥＬＦとテストモード指示信号ＴＥＳＴを受けるＯＲ回路１２０の出力信号がリフレッシュモード指示信号ＳＥＬＦに代えて与えられる。このＯＲ回路１２０の出力信号は、またワンショットパルス発生回路６０およびインバータ６２へも与えられる。
また、選択回路７０ａ−７０ｃに対し、リフレッシュモード指示信号に代えて、リフレッシュモード指示信号ＳＥＬＦとテストモード指示信号ＴＥＳＴを受けるＯＲ回路１２２の出力信号が与えられる。
さらに、表示画素マトリクスの２分割構造に対応するために、リフレッシュ垂直走査開始信号ＳＴＶＳに従ってカウント値がリセットされて、発振回路５５の出力信号φＶＳ０をカウントするカウンタ１２４が設けられる。カウンタ１２４は、そのカウント値に従って、リフレッシュ回路５ｔおよびテスト回路１０２ｔを活性化する活性化信号ＥＮＴと、リフレッシュ回路５ｂおよびテスト回路１０２ｂを活性化する活性化信号ＥＮＢを出力する。
この図２５に示す制御信号発生部の他の構成は、図９に示す制御信号発生部の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図２６は、この図２５に示す制御信号発生部のカウンタ１２４の動作を示すタイミング図である。以下、このカウンタ１２４の動作について、図２６に示すタイミング図を参照して説明する。
テストモード時において、テストモード指示信号ＴＥＳＴがＨレベルに設定され、応じて、通常動作モード指示信号ＮＯＲＭはＬレベルである。発振回路５５の出力信号φＶＳ０に従って、バッファ回路５６から、リフレッシュ垂直走査クロック信号ＶＣＫＦが所定の周期で出力される。ＯＲ回路６１からのリフレッシュ垂直走査開始信号ＳＴＶＳが活性化されると、カウンタ１２４は、そのカウント値を初期値に設定し、活性化信号ＥＮＴを活性化する。これにより、図２１に示す表示画素マトリクス１において、上側の分割データ線（ＤＤＬｔ）に対するテストが行なわれる。すなわち、ゲート線駆動信号ＶＧ１から、順次選択状態へ駆動されて、画素データの増幅、および読出が順次実行される。
表示画素マトリクスにおいて、分割データ線ＤＤＬｔと交差するゲート線の駆動がすべて完了し、分割データ線ＤＤＬｂと交差するゲート線の最初のゲート線ＶＧｉの選択時、カウンタ１２４は、そのカウント値に従って活性化信号ＥＮＴをＬレベル、活性化信号ＥＮＢをＨレベルに設定する。これらの活性化信号ＥＮＴおよびＥＮＢの活性化を、発振回路５５の出力信号φＶＳ０で同期して実行する。
これにより、図２１に示すリフレッシュ回路５ｂおよびテスト回路１０２ｂが活性化され、この下側の分割データ線ＤＤＬｂと交差するゲート線に接続される画素に対するテストが実行される。
選択ゲート線の数をカウントすることにより、表示画素マトリクスを２分割構造としても、選択ゲート線の位置に応じて、対応のリフレッシュ回路およびテスト回路を活性化することができる。ゲート線がインターレース方式で選択される場合においても、カウンタ１２４のカウントアップ値を適当な値（１フィールドのゲート線の１／２の数）に設定することにより、表示マトリクスが２分割構造とされる場合においても、正確に上側のリフレッシュ回路およびテスト回路と下側のリフレッシュ回路およびテスト回路を選択ゲート線の位置に応じて選択的に活性化することができる。
なお、テストモード時において、この表示画素マトリクスの分割データ線ＤＤＬｔおよびＤＤＬｂそれぞれに、並列に、画素データを読出し、図２１に示すリフレッシュ回路５ｔおよび５ｂ両者で増幅動作が行なわれてもよい。テストモード時において、垂直走査開始信号ＳＴＶＳを、図５に示す垂直シフトレジスタ４０の各分割領域の先頭の位置に、セットすることにより、分割データ線ＤＤＬｔおよびＤＤＬｂに対し、同時にゲート線をそれぞれ分割領域において選択して、表示画素データの増幅および読出を行なうことができる。この表示画素データの並列増幅動作は、リフレッシュモード時において実行されてもよい。
図２７は、図２３に示すテスト水平走査信号ＴＨ（ＴＨｉ等）を発生する部分の構成を概略的に示す図である。図２７において、テスト水平走査信号発生部は、テストモード指示信号ＴＥＳＴの活性化時活性化され、所定の周期で発振動作を行なって発振信号をテスト水平走査クロック信号ＨＣＫＳとして出力する発振回路１３０と、発振信号ＨＣＫＳと図２に示すスイッチ制御信号Ｓ４とを受けるＡＮＤゲート１３２と、ＡＮＤゲート１３２の出力信号と図２５に示すカウンタ１２４からの活性化信号ＥＮ（ＥＮＴまたはＥＮＢ）を受けるＡＮＤゲート１３４と、ＡＮＤゲート１３４の出力信号に従ってシフト動作を行なってテスト水平走査信号ＴＨ１−ＴＨｎを生成するシフトレジスタ１３６を含む。このシフトレジスタ１３６は、垂直走査クロック信号ＶＣＫＳの活性化に応答してリセットされる。シフトレジスタ１３６は、垂直走査開始信号ＳＴＶに応答してリセットされてもよい。
この図２７に示すテスト水平走査信号発生部は、図２１に示すテスト回路１０２ｔおよび１０２ｂそれぞれに対応して設けられる。したがって、活性化信号ＥＮは、この図２７に示すテスト選択信号発生部がテスト回路１０２ｔに対して設けられる場合には、活性化信号ＥＮＴであり、このテスト選択信号発生部が、テスト回路１０２ｂに対して設けられる場合には、活性化信号ＥＮは、活性化信号ＥＮＢである。
図２８は、図２７に示すテスト選択信号発生部の動作を示すタイミング図である。以下、この図２８に示すタイミング図を参照し、図２７に示す回路の動作について説明する。
通常動作モード時およびリフレッシュモード時においては、テストモード指示信号ＴＳＴは非活性状態にあり、発振回路１３０の出力する発振信号ＨＣＫＳはＬレベルに固定される。したがって、この場合、活性化信号ＥＮが、リフレッシュモード時に活性化されても、ＡＮＤゲート１３０の出力信号はＬレベルであり、シフトレジスタ１３６はシフト動作は行なわない。
テスト動作モード時においては、テストモード指示信号ＴＥＳＴが活性化され、発振回路１３０が所定の周期で発振動作を行なう。垂直走査クロック信号ＶＣＫＳが活性化され、１つのゲート線が選択状態へ駆動されると、リフレッシュ回路における増幅回路の増幅動作後、スイッチ制御信号Ｓ４が活性状態へ駆動される。このスイッチ制御信号Ｓ４の活性化に応答して、ＡＮＤゲート１３２が、発振回路１３０の出力する発振信号ＨＣＫＳを通過させる。
シフトレジスタ１３６は、この垂直走査クロック信号ＶＣＫＳの活性化に応答して選択位置が先頭位置にリセットされている。したがって、シフトレジスタ１３６は、このスイッチ制御信号Ｓ４の活性化に応答して、最初のテスト水平走査信号ＴＨ１を活性状態へ駆動する。以降、発振回路１３０の発振信号ＨＣＫＳに従ってシフトレジスタ１３６がシフト動作を行ない、テスト水平走査信号ＴＨ１からＴＨｎを順次選択状態へ駆動する。
このシフトレジスタ１３６は、最終のテスト選択信号ＴＨｎを選択状態へ駆動した後、すべてのテスト選択信号ＴＨ１−ＴＨｎを非活性状態に維持する。次のゲート線駆動のために、垂直走査クロック信号ＶＣＫＳが活性化されると、再びシフトレジスタ１３６がリセットされ、再びテスト選択信号ＴＨ１からのシフト動作が実行される。
シフトレジスタ１３６が、テスト回路１０２ｔおよび１０２ｂに共通に設けられる場合には、このシフトレジスタ１３６の出力するテスト水平走査信号ＴＨ１からＴＨｎと活性化信号ＥＮ（ＥＮＴまたはＥＮＢ）との合成（論理積）の信号をテスト水平走査信号として利用する。
また、シフトレジスタ１３６として、通常動作モード時に用いられる水平走査レジスタを利用する場合においては、同様にテストモード指示信号ＴＥＳＴおよびスイッチング制御信号Ｓ４に従って水平シフトレジスタを活性化してシフト動作を行なわせる。活性化信号ＥＮＴおよびＥＮＢを用いて、テスト回路１０２ｔおよび１０２ｂに対するテスト水平走査信号を生成する。
なお、この図２１に示す構成においては、表示画素マトリクスが、スイッチング素子ＳＷ１−ＳＷｎにより２分割されている。しかしながら、表示画素マトリクスにおいて一方側に、リフレッシュ回路およびテスト回路が設けられていても、同様、リフレッシュ回路を用いて、表示画素素子のテストを行なうことができる。図２５および図２７に示す構成において、１つのテスト回路に対するテスト制御信号が生成されればよい。
以上のように、この発明の実施の形態４に従えば、表示画素マトリクスを２分割構造とし、分割データ線それぞれに対してリフレッシュ回路を設けており、分割データ線の寄生容量を低減でき、応じて表示画素素子からの読出電圧を大きくすることができ、正確に表示画素素子のデータの増幅および再書込を行なうことができる。
また、リフレッシュ回路の増幅結果を利用してテスト回路により、表示画素素子の増幅データを外部に読出すように構成しており、微小信号をテスタを用いて検出する必要がなく、大振幅の表示画素データを外部に読出すことができ、安価なテスタを用いて高速でテストを行なうことができる。
［実施の形態５］
図２９は、表示画素素子ＰＸの他の構成を概略的に示す図である。この図２９に示す表示画素素子ＰＸにおいては、容量素子１２の保持電圧に従って液晶表示素子８４へ、共通画素駆動電圧を伝達するＮチャネル薄膜トランジスタ８３が設けられる。液晶表示素子の他方電極は対向電極である。容量素子１２は、Ｎチャネル薄膜トランジスタ１１により、ゲート線ＧＬの信号電位に従ってデータ線ＤＬに結合される。
この図２９に示すように、液晶表示素子８０が、薄膜トランジスタ８３により駆動される構成においても、同様、容量素子１２の保持電圧のリフレッシュおよび外部読み出しを正確に行なうことができる。
図３０は、表示画素素子ＰＸのさらに他の構成を示す図である。この図３０に示す表示画素素子ＰＸにおいては、チャネル容量で構成される容量素子８２の保持電圧に従って液晶表示素子１３が駆動される。この容量素子８２へ与えられる。昇圧信号ＢＳにより、画素電極ノードに保持されるＨレベルデータのリーク電流に起因する電圧低下を補償して、データ線ＤＬに読出される読出電圧を十分な大きさに設定することができる。したがって、ゲート線ＧＬを選択し、薄膜トランジスタ１１を導通させて、この容量素子８２の保持電圧をデータ線ＤＬを読出してリフレッシュする場合においても、正確に、保持電圧のリフレッシュを行なうことができる。また、この容量素子８２の保持電圧を外部へ読み出す場合においても正確に増幅回路により増幅して外部へ読み出すことができる。
図３１は、表示画素素子ＰＸのさらに他の構成を示す図である。この図３１に示す表示画素素子ＰＸは、エレクトロルミネッセンス発光素子１４２を含む。このエレクトロルミネッセンス発光素子１４２は、容量素子１２の保持電圧に従って選択的に導通するＰチャネル薄膜トランジスタ１４０により駆動される。薄膜トランジスタ１４０の導通時、エレクトロルミネッセンス発光素子１４２は、ハイレベル電源電圧Ｖｈがそのアノード電極に与えられる。このエレクトロルミネッセンス発光素子１４２のカソード電極へは、ローレベル電源電圧Ｖ１が与えられる。これらの電圧ＶｈおよびＶ１は、それぞれ電源電圧および接地電圧であってもよい。
容量素子１２は、ゲート線ＧＬ上の信号電位に応答するＮチャネル薄膜トランジスタ１１を介してデータ線ＤＬに結合される。この図３１に示す表示画素素子ＰＸの構成においても、容量素子１２の保持電圧に従って薄膜トランジスタ１４０の導通／非導通が決定される。したがって、この容量素子１２の保持電圧のリーク電流に低下を、先のリフレッシュ回路を用いることにより、このリークによる電圧低下を正確に補償して元の電圧レベルを復元することができる。また、テスト回路を利用することにより、この表示画素素子ＰＸの異常を検出することができる。
なお、図３１に示す表示画素素子ＰＸの構成において、容量素子として、図３０に示すチャネル容量８２が用いられてもよい。
従って、表示画素素子として、容量素子を画素データ信号電圧を保持する素子として利用し、その保持電圧により表示画素の表示状態が決定される表示画素素子であれば、本発明は適用可能である。
［実施の形態６］
図３２は、この発明の実施の形態６に従う表示装置の要部の構成を概略的に示す図である。この図３２に示す構成においては、データ線ＤＬに、分離ゲート１５０が設けられる。増幅回路ＡＭＰは、この分離ゲート１５０を介してデータ線ＤＬに結合される。分離ゲート１５０は、リフレッシュモード指示信号ＳＥＬＦとテストモード指示信号ＴＥＳＴを受けるＯＲ回路１５２の出力信号に従って選択的に導通する。増幅回路ＡＭＰの出力信号がテスト選択ゲートＴＳＧによりテストモード時に選択されて、図示しない出力回路へ転送される。
分離ゲート１５０は、リフレッシュモード時およびテストモード時以外の通常動作モード時においては、非導通状態を維持し、データ線ＤＬと増幅回路ＡＭＰとを分離する。テストモード時またはリフレッシュモード時に、この分離ゲート１５０が導通し、データ線ＤＬを増幅回路ＡＭＰに結合する。したがって通常動作モード時の、このデータ線ＤＬの負荷を軽減することができ、データ線ドライバにより、高速でデータ線ＤＬを書込画像データ信号に従って駆動することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】  この発明は、一般に、表示装置の表示パネルを駆動する回路に適用することができる。
この液晶パネルを利用する装置としては、スタンドアローンのパーソナルコンピュータの表示装置、および携帯機器の表示装置を含む。携帯機器としては、ラップトップ型コンピュータ、携帯電話、ＰＤＡ（パーソナル・デジタル・アシスタンツ）およびゲーム機器を含む。
以上のように、この発明に従えば、データ線を所定電位にプリチャージし、かつ差動増幅回路をボルテージフォロワさせて比較基準電圧レベルを設定しており、この差動増幅回路のしきい値電圧のばらつきにより、オフセットが生じる場合においても、正確に、表示画素素子から読出された画像情報を正確に増幅することができる。これにより、表示画素素子の蓄積電圧のリフレッシュおよび表示画素素子の蓄積電圧の外部への読出を行なうことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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