(57)【特許請求の範囲】
【請求項１】
基板上に半導体素子を有する半導体装置であって、
該基板は、半導体素子が配置されている側の面に凸部を有し、
該半導体素子は、基板の凸部の上面に配置されており、
該半導体素子は、接着剤の介在なく、基板の凸部の上面に接合されていることを特徴とする半導体装置。
【請求項２】
前記半導体素子は、画素スイッチング素子を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体素子は、画素スイッチング素子と補助容量素子とを含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記画素スイッチング素子は、薄膜トランジスタであることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記半導体素子は、画素アレイを含むことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記半導体素子は、周辺駆動回路を含むことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記半導体素子は、画素アレイと周辺駆動回路とを含むことを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記半導体素子は、単結晶シリコンデバイスを含むことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記画素アレイは、アモルファスシリコンを含む画素スイッチング素子を有し、
前記周辺駆動回路は、多結晶シリコンを含む薄膜トランジスタを有することを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記画素アレイ及び周辺駆動回路は、多結晶シリコンを含む薄膜トランジスタを有することを特徴とする請求項７記載の半導体装置。
【請求項１１】
請求項１〜１０のいずれかに記載の半導体装置を含んで構成されることを特徴とする表示装置。
【請求項１２】
請求項１〜１０のいずれかに記載の半導体装置の製造方法であって、
該製造方法は、半導体素子又はその構成要素を基板の凸部の上面に転写する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記転写工程は、２組以上の半導体素子又はその構成要素が並設された中間部材の上面、及び、基板の凸部の上面の少なくとも一方を活性化する処理と、
少なくとも一方が活性化された中間部材の上面と基板の凸部の上面とを接合する処理と、
該基板の凸部の上面に接合された中間部材の上面の直下にある１組の半導体素子又はその構成要素を中間部材から分離する処理とを含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記活性化処理は、過酸化水素を含む水溶液処理で行うことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記活性化処理は、過酸化水素を含む水溶液処理に大気圧プラズマ処理を組み合わせて行うことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記転写工程は、熱処理を行うことを特徴とする請求項１２〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記中間部材は、絶縁基板上に２組以上の半導体素子又はその構成要素が並設され、かつ該絶縁基板と半導体素子又はその構成要素との間に、中間部材から半導体素子又はその構成要素を分離するための分離層を有するものであり、
前記分離処理は、分離層を用いて、基板の凸部の上面に接合された中間部材の上面の直下にある１組の半導体素子又はその構成要素を中間部材から分離することを特徴とする請求項１３〜１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記分離層は、水素化アモルファスシリコンで構成され、
前記分離処理は、レーザーアブレーションで分離層を液化又は分離層から気体を発生させることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記中間部材は、単結晶シリコン基板内に活性領域を有する２組以上の半導体素子又はその構成要素が並設され、かつ活性領域よりも単結晶シリコン基板の底面側の単結晶シリコン基板内に、中間部材から半導体素子又はその構成要素を分離するための分離領域を有するものであり、
前記分離処理は、分離領域を用いて、基板の凸部の上面に接合された中間部材の上面の直下にある１組の半導体素子又はその構成要素を中間部材から分離することを特徴とする請求項１３〜１６のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記分離領域は、単結晶シリコン基板内に水素イオン及び／又は希ガスイオンを注入することで形成されたものであることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記分離層又は分離領域は、隙間のある構造を有し、
前記分離処理は、分離層又は分離領域に剪断応力、引張り応力、若しくは、ねじれの応力を加える、又は、分離層又は分離領域をエッチングすることを特徴とする請求項１７又は１９記載の半導体装置の製造方法。
【請求項２２】
前記分離層又は分離領域は、酸化モリブデン、酸化ゲルマニウム、酸化亜鉛及びアルミニウムからなる群より選択された少なくとも一種、又は、シリコンで構成され、
前記分離処理は、分離層又は分離領域をエッチングすることを特徴とする請求項１７又は１９記載の半導体装置の製造方法。
【請求項２３】
前記中間部材は、２組以上の画素スイッチング素子又はその構成要素が並設されたものであり、
該２組以上の画素スイッチング素子又はその構成要素は、画素領域内で、回転対称又は並進対称に配置されていることを特徴とする請求項１３〜２２のいずれかに記載の半導体装置の製造方法。
【請求項２４】
前記中間部材は、２組以上の画素スイッチング素子又はその構成要素と、２組以上の補助容量素子又はその構成要素とがそれぞれ並設されたものであり、
該２組以上の画素スイッチング素子又はその構成要素、及び、２組以上の補助容量素子と補助容量素子又はその構成要素はそれぞれ、画素領域内で、回転対称、並進対称又はミラー対称に配置されていることを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２５】
前記画素スイッチング素子又はその構成要素は、薄膜トランジスタ又はその構成要素であることを特徴とする請求項２３又は２４記載の半導体装置。
【請求項２６】
前記中間部材は、２組の周辺駆動回路が並設されたものであり、
該２組の周辺駆動回路は、回転対称に配置されていることを特徴とする請求項１３〜２５のいずれかに記載の半導体装置の製造方法。
【請求項２７】
前記中間部材は、２組の画素スイッチング素子又はその構成要素と、２組の補助容量素子又はその構成要素と、２組の周辺駆動回路又はその構成要素とがそれぞれ並設されたものであり、
該２組の画素スイッチング素子又はその構成要素、及び、２組の補助容量素子又はその構成要素はそれぞれ、画素領域内で、回転対称に配置されており、
該２組の周辺駆動回路又はその構成要素は、回転対称に配置されていることを特徴とする請求項１３〜２６のいずれかに記載の半導体装置の製造方法。
【請求項２８】
前記中間部材は、アモルファスシリコンを含む画素スイッチング素子又はその構成要素を有する２組以上の画素アレイ又はその構成要素が並設された第一中間部材と、多結晶シリコンを含む薄膜トランジスタ又はその構成要素を有する２組以上の周辺駆動回路又はその構成要素とが並設された第二中間部材とを含み、
前記半導体装置の製造方法は、第一中間部材から画素アレイ又はその構成要素を基板の第一凸部の上面に転写する工程と、第二中間部材から周辺駆動回路又はその構成要素を該基板の第二凸部の上面に転写する工程とを含むことを特徴とする請求項１３〜２７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、表示装置及びそれらの製造方法に関する。より詳しくは、アクティブマトリクス駆動の表示装置等に用いられる半導体装置、表示装置及びそれらの製造方法に関するものである。
【背景技術】
【０００２】
従来、液晶表示パネルや有機エレクトロルミネセンス（以下「有機ＥＬ」という。）パネル等で高品位の表示を行うために、ガラス基板上に形成したアモルファスシリコン等を用いた薄膜トランジスタ（ＴＦＴ）により駆動を行うアクティブマトリクス駆動が行われてきた。また、周辺ドライバの集積化のため、アモルファスシリコンを使用したときよりも、高速で動作する多結晶シリコンＴＦＴを用いた周辺駆動回路の開発が行われており、中小型の高精細液晶表示パネルや画素を微細化した液晶プロジェクタ用パネル等が作られてきた。
【０００３】
しかしながら、アクティブマトリクス駆動の液晶表示パネル等の生産では、生産性の向上、及び、表示の大画面化に対応するために、マザーガラス基板が大型化の一途をたどり、生産設備への投資額の増加を抑制することが求められている。そこで、その解決策として、高密度に形成したＴＦＴ等を中間基板に転写（トランスファ）した後、そのＴＦＴを最終基板に転写することにより、小さな基板から大きなパネルを形成するという方式が提案されている。例えば、アクティブ素子を素子形成基板に形成し、中間基板にこれを転写した後、さらに、高さ制御部材とこれに囲まれた接着剤を形成した転写先基板に転写し、配線等を形成してアクティブマトリクス基板を形成する方式が開示されている（例えば、特許文献１及び非特許文献１参照。）。
【０００４】
また、駆動のための集積回路（ＩＣ）ドライバを形成した単結晶半導体基板及び絶縁基板の表面を、過酸化水素水を含むＳＣ１等の洗浄水により洗浄することによって、又は、酸素を含むプラズマに曝すことによって、活性化した後、基板の接合工程を行う方式が開示されている（例えば、特許文献２参照。）。
【０００５】
更に、ガラス基板等の材料の有効利用及び良品率の向上を図るべく、マザー基板上に複数の電極部（表示部）を所定の数配置し、それ以外の領域に該複数の電極を駆動するための駆動回路部を所定の数配置し、複数の電極部と駆動回路の双方が完成後、それぞれを個々の部分に分断し、良品同士を接続し、電極基板を完成させる方式が開示されている（例えば、特許文献３参照。）。
【特許文献１】特開２００５−２４２３８０号公報
【特許文献２】特開２００５−２８５８５０号公報
【特許文献３】特開２０００−１０１１１号公報
【非特許文献１】Ｙ．Ｏｎｏｚｕｋａ，  ｅｔ．ａｌ．、「ＳＩＤ  Ｄｉｇｅｓｔ」、２００６年、ｐ．１２５４−１２５７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１及び非特許文献１の方式では、アクティブ素子と素子形成基板との接合に接着剤を使用することや、最終基板への転写工程に中間基板と最終基板との接合強度差を利用して分離を行うことから、耐熱性や接合強度等の信頼性の面で改善の余地があった。
【０００７】
また、特許文献２の方式では、単結晶半導体基板に形成されたＩＣドライバを１つの絶縁基板にしか転写することができないため、１つの単結晶半導体基板から１つのアクティブマトリクス基板しか製造することができず、生産性の面で改善の余地があった。
【０００８】
更に、特許文献３の方法では、表示部に適用した場合に、ガラスの切断精度、エッジの直線性、貝殻割れ及び欠け等又はつなぎ目が表示に現れてしまうため、表示部に適用することは困難であるという点で改善の余地があった。そして、１枚の素子形成基板から１枚のアクティブマトリクス基板しか得られないため、生産性の面でも改善の余地があった。
【０００９】
本発明は、上記現状に鑑みてなされたものであり、耐熱性や接合強度等の信頼性を高めることができるとともに、高い生産性を得ることができる半導体装置、表示装置及びそれらの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明者らは、基板上に半導体素子を有する半導体装置について種々検討したところ、半導体素子と基板との配置関係に着目した。そして、基板に対して、半導体素子が配置されている側の面に凸部を設け、上記凸部の上面に半導体素子を配置することにより、半導体素子又はその構成要素が並設された中間部材等から半導体素子又はその構成要素を基板の凸部の上面に転写することができるため、１つの中間部材から複数の半導体装置を製造することができる結果、高い生産性を得ることができることを見いだした。また、中間部材の上面と基板の凸部の上面とを活性化処理することにより、接着剤の介在なく、半導体素子又はその構成要素を基板の凸部の上面に接合することができるため、耐熱性や接合強度等の信頼性を高めることができることも見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【００１１】
すなわち本発明は、基板上に半導体素子を有する半導体装置であって、上記基板は、半導体素子が配置されている側の面に凸部を有し、上記半導体素子は、基板の凸部の上面に配置されている半導体装置である。
以下に本発明を詳述する。
【００１２】
本発明の半導体装置は、基板上に半導体素子を有するものである。基板としては、ガラス基板、石英基板といった透明絶縁基板等が挙げられるが、半導体素子が配置されている側の面が絶縁材料を含んで構成されるものでもよく、例えば、半導体素子が配置されている側の面に絶縁層が配置された金属基板等も用いることができる。耐熱性が要求される場合には、ガラス基板は、耐熱性の観点から、歪点が高いものが好ましい。例えば、多結晶シリコン等のデバイスを形成するには、一般的に４００〜６００℃程度の耐熱性が必要となるため、これに耐え得る歪点の高いガラス基板が好ましい。ＩＣの生産に準ずる工程で用いられる場合には、耐熱性の観点から、石英基板が好ましく、フレキシブルディスプレイの場合には、曲げの容易性の観点からは、可撓性を有する基板が好ましく、プラスチック基板や、ステンレス基板等が好ましい。本明細書で「半導体素子」とは、半導体の電気伝導の電子工学的な特性を利用した固体能動素子、又は、キャパシタ等の固体非能動素子のことである。固体能動素子としては、例えば、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）やダイオードに代表される２端子素子、トランジスタに代表される３端子素子等が挙げられるが、スイッチング性能の観点から、トランジスタがより好ましい。固体非能動素子としては、例えば、画素のメモリ容量等のキャパシタ等が挙げられる。
【００１３】
上記基板は、半導体素子が配置されている側の面に凸部を有し、上記半導体素子は、基板の凸部の上面に配置されている。すなわち、本明細書で「凸部の上面」とは、基板の半導体素子が配置される側の面のことである。これによれば、半導体素子又はその構成要素が並設された中間部材から半導体素子又はその構成要素を基板の凸部の上面に転写することができるため、１つの中間部材から複数の半導体装置を製造することができる結果、高い生産性を得ることができる。また、本明細書で「並設」とは、重畳せずに並べて設けられた形態をいう。
【００１４】
本明細書で「凸部」とは、基板の底面（半導体素子が配置されない側の面）からの高さが相対的に高い部分をいう。凸部は上面及び側面から構成されるものであり、半導体素子は、凸部の上面に配置される。凸部の数は、一基板の上面において、単一でもよく、複数でもよい。凸部が複数ある場合、通常、凸部の上面は全て、底面から同一の高さにあるが、凸部以外の部分（凹部）の上面の高さは、全て同一である必要はない。凸部の上面とその他の部分の上面との段差の最小値は、５μｍ×５μｍの領域において、１０〜５０ｎｍであることが好ましい。１０ｎｍ未満であると、接合工程において凸部以外の部分も中間部材の上面と接合してしまうため、選択的な転写が行えなくなるおそれがある。５０ｎｍ以上であると、エッチング法等を用いて凸部を形成する際にエッチング等に時間が掛かり、スループットが低下するおそれがある。また、５０ｎｍ以上であると、後の工程で配線の断線やエッチング残りによる短絡の原因となったり、例えば、液晶表示装置に半導体基板を用いた場合には、表示部で液晶表示品位低下のおそれがある。凸部の形成方法は特に限定されないが、上面の平坦性維持の観点から、エッチングで形成されることが好ましく、ドライエッチング、ウエットエッチング等を用いることができる。
【００１５】
本発明の半導体装置は、上記基板及び半導体素子を構成要素として有するものである限り、その他の構成要素を有していても有していなくてもよく、特に限定されるものではない。本発明の半導体装置としては、アクティブマトリクス基板、イメージセンサ等が挙げられる。
【００１６】
本発明の半導体装置の好ましい形態について、以下に詳しく説明する。
上記半導体素子は、接着剤の介在なく、基板の凸部の上面に接合されていることが好ましい。このように、熱に弱い接着剤を用いることなく、半導体素子を基板の上面に接合することにより、耐熱性や接合強度等の信頼性を高めることができる。本明細書で「接着剤」とは、同種又は異種の物体を貼り合わせるために使用される物質であり、粘着剤をも含むものである。
【００１７】
上記半導体素子は、画素スイッチング素子、又は、画素スイッチング素子と補助容量素子とを含むことが好ましい。現在、アクティブマトリクス駆動の表示装置の生産においては、生産性の向上又は表示画面の大型化に対応するため、マザーガラスが大型化の一途をたどり、生産設備の投資額が途方もなく膨らむという現象が起こっている。本発明によれば、中間部材内に画素スイッチング素子（若しくはその構成要素）、又は、画素スイッチング素子（若しくはその構成要素）及び補助容量素子（若しくはその構成要素）の両方を高密度に同時形成し、複数の基板に分散配置することで、１つの小さな中間部材から複数の大きなアクティブマトリクス基板を形成することができるため、生産設備の投資額の増大を抑制することができる。上記補助容量素子は、半導体装置が液晶表示装置に設けられる場合に、液晶に印加される電圧の保持特性改善のために設けられるものであり、通常、液晶容量と並列に付加され、液晶とは別の誘電体の電気容量を有するものである。例えば、補助容量電極と補助容量共通配線とから構成することができ、補助容量電極としてはＴＦＴから引き出されたドレイン引き出し配線等を用い、補助容量共通配線としてはゲートバス配線を形成するときに同時形成した金属膜等を用い、これらをゲート絶縁膜等を介して重畳させることによって形成することもできる。
【００１８】
本明細書で「画素スイッチング素子」とは、画素ごとに設けられるスイッチング素子のことである。画素スイッチング素子には、ガラス基板等の絶縁基板上に堆積した薄膜を加工して形成した薄膜トランジスタ（ＴＦＴ）、シリコン単結晶基板の一部を半導体活性層材料として用いた薄膜トランジスタ等を用いることができる。すなわち、上記画素スイッチング素子は、ＴＦＴであることが好ましい。ＴＦＴの構造としては特に限定されず、ボトムゲート構造（ゲート電極が活性層よりも下にある構造）であってもよく、トップゲート構造（ゲート電極が活性層よりも上にある構造）であってもよい。なお、１つの半導体装置内で、ボトムゲート構造のＴＦＴとトップゲート構造のＴＦＴとが混在していてもよい。ＴＦＴの活性層を構成する材料としては特に限定されず、アモルファスシリコン、多結晶シリコン、連続粒界結晶（ＣＧ）シリコン、単結晶シリコン等が挙げられる。
【００１９】
上記半導体素子は、画素アレイを含むことが好ましい。すなわち、上記半導体装置は、アクティブマトリクス基板であることが好ましい。これによれば、中間部材内に画素アレイ又はその構成要素を高密度に同時形成し、複数の基板に分散配置することで、１つの中間部材から複数のアクティブマトリクス基板を形成することができるため、生産設備の投資額の増大を抑制することができる。本明細書で「画素アレイ」とは、マトリクス状に配置されたゲート配線及びソース配線と、上記ゲート配線とソース配線との交点に配置されかつ上記ゲート配線及びソース配線に電気的に接続された画素スイッチング素子と、画素スイッチング素子に接続された画素電極とを含んで構成されるもののことである。
【００２０】
上記半導体素子は、周辺駆動回路を含むことが好ましい。これによれば、中間部材内に周辺駆動回路又はその構成要素を高密度に同時形成し、複数の基板に分散配置して、１つの小さな中間部材から複数の大きなアクティブマトリクス基板を形成することができるため、生産設備の投資額の増大を抑制することができる。本明細書で「周辺駆動回路」とは、液晶表示パネル、有機ＥＬ表示パネル等の表示パネルを駆動する回路のことであり、代表例として、走査電極ドライバ及びデータ信号電極ドライバの２種類が挙げられる。また、周辺駆動回路には、ＴＦＴが含まれることが好ましく、上記周辺駆動回路に含まれるＴＦＴとしては特に限定されず、上記画素スイッチング素子として用いることができるＴＦＴと同様の構造、材料で構成されるもの等を用いることができる。
【００２１】
上記半導体素子は、画素アレイと周辺駆動回路とを含むことが好ましい。すなわち、上記半導体装置は、ドライバモノリシック型アクティブマトリクス基板であることが好ましい。これによれば、基板上に画素アレイ又はその構成要素と周辺駆動回路又はその構成要素とを２組ずつ同時形成することで中間部材を製造し、この中間部材から１組の画素アレイ又はその構成要素、及び、１組の周辺駆動回路又はその構成要素を他の基板に転写することで、２つのドライバモノリシック型アクティブマトリクス基板を同時に製造することができるため、生産性を向上させることができる。また、ドライバモノリシック化により、パネル実装工程を簡略化することができ、低コスト化を期待することができる。更に、ドライバモノリシック化により、実装エリアを縮小することができ、狭額縁化が可能となる。そして、実装ピッチに制限されることなく、高精細化を実現することができ、信頼性の向上を図ることができる。
【００２２】
本明細書で「ドライバモノリシック」とは、画素部と周辺駆動回路とを同一の基板上に形成することである。ドライバモノリシック型アクティブマトリクス基板の形態としては、（１）画素スイッチング素子がアモルファスシリコンＴＦＴであるアモルファスシリコンドライバモノリシック型アクティブマトリクス基板、（２）画素スイッチング素子が多結晶シリコンＴＦＴである多結晶シリコンドライバモノリシック型アクティブマトリクス基板、又は、（３）画素スイッチング素子が単結晶シリコンＴＦＴである単結晶シリコンドライバモノリシック型アクティブマトリクス基板等が挙げられる。なお、上記半導体素子は周辺駆動回路以外の周辺回路を含んでいてもよく、周辺駆動回路以外の周辺回路としては、メモリ、制御ロジック、超小型処理装置（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  ｕｎｉｔ：ＭＰＵ）等が挙げられる。
【００２３】
上記半導体素子は、単結晶シリコンデバイスを含むことが好ましい。例えば、プロジェクション等の投写型液晶表示装置においては、半導体素子の活性層材料に多結晶シリコンを用いた場合、結晶粒界（グレインバウンダリー）を反映した表示むらが発生する（画面全体がざらつく）ことがある。したがって、半導体素子の活性層材料として結晶粒界のない単結晶シリコンを用いることにより、このような表示むら（画面のざらつき）をなくすことができる。また、１枚のシリコンウエハ上の回路及び画素トランジスタから２枚以上のウエハを製造可能であり、このため、低コスト化を実現することができる。また、透明基板に転写することができるので透過型の液晶表示パネルを容易に製造可能である。上記半導体装置は、ドライバモノリシック型単結晶シリコンデバイスであることがより好ましい。
【００２４】
上記画素アレイは、アモルファスシリコンを含む画素スイッチング素子を有し、上記周辺駆動回路は、多結晶シリコンを含む薄膜トランジスタを有することが好ましい。アモルファスシリコンは、画素スイッチング素子の半導体活性層材料として用いられることが好ましく、多結晶シリコンは、周辺駆動回路を構成する薄膜トランジスタの半導体活性層材料として用いられることが好ましい。アモルファスシリコンを含む画素スイッチング素子は、暗条件でのオフのリーク電流が極めて低く、更に、多結晶シリコンを含む薄膜トランジスタよりもトランジスタ特性の均一性が優れている。また、多結晶シリコンを含む薄膜トランジスタは、アモルファスシリコンを含む画素スイッチング素子よりも、移動度が高く電流駆動能力が高いため高速で動作し、かつ形成面積を小さくすることができるため、周辺駆動回路の高性能化を図ることができる。このように、画素スイッチング素子には、アモルファスシリコンを含む画素スイッチング素子を使用し、更に、周辺駆動回路を構成する薄膜トランジスタには、形成する面積を小さくすることができる多結晶シリコンを含む薄膜トランジスタを使用することによって、それぞれの特徴を活かした半導体装置とすることができる。
【００２５】
上記画素アレイ及び周辺駆動回路は、多結晶シリコンを含む薄膜トランジスタを有することが好ましい。これによれば、多結晶シリコンを含む画素アレイ及び周辺駆動回路の製造工程を共通化することができるため、製造工程の簡略化を図ることができる。また、画素アレイ及び周辺駆動回路に含まれる薄膜トランジスタの両方を、移動度が高く電流駆動能力が高いため高速で動作するものとすることができ、かつ形成面積を小さくできるため、周辺駆動回路では高性能化を図ることができ、画素アレイでは、画素の開口率を増大させることができる。
【００２６】
本発明はまた、上記半導体装置を含んで構成される表示装置でもある。本発明の半導体装置によれば、高い生産性を得ることができることから、高信頼性かつ高生産性の表示装置を提供することができる。表示装置としては特に限定されないが、薄型軽量及び低消費電力の観点から、液晶表示装置、有機ＥＬ表示装置が好ましく、クロストークを防止する観点から、アクティブマトリクス駆動の表示装置がより好ましく、更なる信頼性の向上を図る観点から、ドライバモノリシック型アクティブマトリクス駆動の表示装置が更に好ましい。
【００２７】
本発明の表示装置は、上記半導体装置を構成要素として有するものである限り、その他の構成要素を有していても有していなくてもよく、特に限定されない。本発明の液晶表示装置の形態としては、例えば、アクティブマトリクス基板（半導体装置）と、対向基板と、アクティブマトリクス基板と対向基板との間に配置された液晶層とを有する形態等が挙げられる。本発明の有機ＥＬ表示装置の形態としては、例えばアクティブマトリクス基板（半導体装置）上に、陰極、有機発光層及び陽極が積層された形態等が挙げられる。
【００２８】
本発明は更に、上記半導体装置の製造方法であって、上記製造方法は、半導体素子又はその構成要素を基板の凸部の上面に転写する工程を含む半導体装置の製造方法でもある。このように半導体素子又はその構成要素を基板上に直接形成するのではなく、基板に転写するという手法を採ることにより、半導体装置の大型化に柔軟に対応することができる。また、基板に高い耐熱性が要求されなくなるため、耐熱性の低い基板を使用することも可能となり、低コスト化を図ることができるし、フレキシブル基板を使用することも可能となる。
【００２９】
本明細書で「半導体素子の構成要素」とは、半導体素子の未完成品のことである。すなわち、本発明の製造方法では、半導体素子を完成させた後、完成した半導体素子を基板に転写してもよく、半導体素子を途中まで形成した後、未完成の半導体素子を基板に転写し、その後、基板上で半導体素子を完成させてもよい。
【００３０】
本発明の半導体装置の製造方法は、上記転写工程を必須工程として含むものである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。例えば、本発明の半導体装置の製造方法は、基板をエッチングすることで、半導体素子又はその構成要素を転写するための基板を形成する工程を含むことが好ましい。
【００３１】
本発明の半導体装置の製造方法の好ましい形態について以下に詳しく説明する。
上記転写工程は、２組以上の半導体素子又はその構成要素が並設された中間部材の上面、及び、基板の凸部の上面の少なくとも一方を活性化する処理と、少なくとも一方が活性化された中間部材の上面と基板の凸部の上面とを接合する処理と、上記基板の凸部の上面に接合された中間部材の上面の直下（凸部の上面に接合された領域での中間部材の上面から、中間部材の底面方向）にある１組の半導体素子又はその構成要素を中間部材から分離する処理とを含むことが好ましい。中間部材の上面と基板の凸部の上面とを活性化することにより、接着剤を用いることなく、原子相互間の力を利用して、中間部材に設けられた半導体素子又はその構成要素の一部を基板の凸部の上面に接合させることができるため、半導体装置の耐熱性や接合強度等の信頼性を高めることができる。また、２組以上の半導体素子又はその構成要素を１つの中間部材に並設することにより、１つの中間部材から複数の半導体装置を製造することができる結果、高い生産性を得ることができる。更に、基板の凸部の上面に接合された中間部材の上面下にある１組の半導体素子又はその構成要素を中間部材から分離することにより、基板の凸部の上面に半導体素子又はその構成要素を薄膜として転写することができる。そして、中間部材の上面と基板の凸部の上面とは活性化される前に平坦化されていることが好ましく、これにより、接合強度をより高めることができる。
【００３２】
上記中間部材の上面とは、基板の凸部の上面と接合される側の面のことである。上記活性化処理とは、接着剤を用いなくても接合することができるように、表面を活性化（改質）する処理をいう。例えば、ＳｉＯ２又はＳｉＯ２を主成分とする絶縁膜の表面を活性化するとは、上記表面をヒドロキシル基（ＯＨ基）で終端し、親水性にすることを意味する。なお、活性化処理により、絶縁基板の凸部の表面の炭化水素の除去等を行ってもよい。中間部材については、基板の凸部の上面と接触する領域の上面のみを活性化すればよいが、その領域以外の上面をマスクで覆う工程等を削減する観点からは、中間部材の上面全体を活性化してもよい。また、基板についても、凸部の上面のみを活性化すればよいが、凸部以外の上面をマスクで覆う工程等を削減する観点からは、基板の上面全体を活性化してもよい。
【００３３】
上記中間部材の上面、及び、基板の凸部の上面の両方がクリーンで平坦かつ親水性が高い場合には、中間部材の上面、及び、基板の凸部の上面の一方のみを活性化処理すれば、接合することができるが、これは例外的である。すなわち、中間部材の上面と基板の凸部の上面とを接合する観点からは、上記転写工程は、中間部材の上面、及び、基板の凸部の上面の両方を活性化することが好ましい。また、同様の観点から、中間部材の上面、及び、基板の凸部の上面の両方をＣＭＰ等で平坦化した後、中間部材の上面、及び、基板の凸部の上面の両方を活性化することがより好ましい。なお、中間部材の上面、及び、基板の凸部の上面を構成する材料としては、ＳｉＯ２、ＳｉＯ２を主成分とするものが好ましい。これによれば、ＳＣ１等の過酸化水素（Ｈ２Ｏ２）を含む水溶液等に浸漬させることにより、ファンデルワールス力及び水素結合を用いて、中間部材の上面と基板の凸部の上面とを接合させることができる。
【００３４】
上記中間部材は、２組以上の半導体素子又はその構成要素が中間部材の上面の面内方向に並設されたものである限り、特に限定されない。半導体素子又はその構成要素は、中間部材の上面と基板の凸部の上面とを接合したときに、基板の凸部の上面、及び、凸部以外の上面のそれぞれに対向する位置に設けられていてもよい。なお、転写される領域の端領域で転写不良を生じないよう、中間部材は、転写される半導体素子又はその構成要素の外周に凹部（少なくともアライメントマージン以上）を有することが好ましい。また、基板の凸部の上面１つ当たりに設けられる半導体素子又はその構成要素の数は、特に限定されない。
【００３５】
上記２組以上の半導体素子又はその構成要素は、物理的に互いに分離されていてもよく、接続されていてもよいが、通常、物理的に接続されているもの同士は、同一の転写工程で同一の基板に転写されることとなる。したがって、中間部材の上面と基板の凸部の上面とを接合したときに基板の凸部の各面と対向する半導体素子又はその構成要素同士は、物理的に互いに分離されていてもよく、接続されていてもよいが、基板の凸部の上面に対向する半導体素子又はその構成要素と、基板の凸部以外の上面に対向する半導体素子又はその構成要素とは、物理的に互いに分離されていることが好ましい。また、半導体素子又はその構成要素は、高密度で配置されていることが好ましい。これによれば、多数の基板に転写される半導体素子又はその構成要素を１つの中間部材に設けることができるため、中間部材と半導体装置との半導体素子の密度比の分だけコストを低減することができる。中間部材に設けられる半導体素子又はその構成要素は、一種類であってもよく、複数の種類であってもよい。
【００３６】
上記中間部材の上面、及び、基板の凸部の上面は、充分な接合エネルギーが得られるように、実質的に平坦であることが好ましい。本明細書で「実質的に平坦」とは、完全に平坦な状態のみならず、本発明の作用効果に鑑みて平坦と同視し得る状態をも含むものであり、５μｍ×５μｍの領域において、０．４ｎｍ（ｒｍｓ値）以下であることが好ましい。０．４ｎｍ（ｒｍｓ値）を超えると、充分な接合強度が得られなくなるおそれがある。また、接合強度を高めるためには、０．３ｎｍ（ｒｍｓ値）以下であることがより好ましい。なお、表面の平坦性の測定方法としては、光の干渉を利用したＦＰＤ用自動膜厚測定装置（商品名：ナノスペック６５００Ａ、ナノメトリックス社製）、又は、原子間力顕微鏡（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）等の走査型プローブ顕微鏡（Ｓｃａｎｎｉｎｇ  Ｐｒｏｂｅ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＰＭ）等が挙げられ、ＳＰＭとしては、例えば、セイコーインスツルメンツ社製のＳＰＩ４０００を用いることができる。
【００３７】
上記活性化処理は、過酸化水素を含む水溶液処理で行う、又は、過酸化水素を含む水溶液処理に大気圧プラズマ処理を組み合わせて行うことが好ましい。これによれば、ＳＣ１溶液等の過酸化水素を含む水溶液処理に浸漬させる、又は、ＳＣ１溶液等の過酸化水素を含む水溶液処理に浸漬させた後に大気圧下でプラズマに曝すことにより、中間部材の上面、及び／又は、基板の凸部の上面に付着した炭化水素等の異物を除去することができるとともに、表面の親水性を高める（改質する）ことができるため、ファンデルワールス力及び水素結合により、接着剤を用いることなく、中間部材の上面と基板の凸部の上面とをより強固に接合させることができる。なお、大気圧プラズマ処理を行った後に過酸化水素を含む水溶液処理を行ってもよく、これらの順番は特に限定されない。また、大気圧プラズマを用いて活性化処理を行う場合には、減圧下で行うプラズマ処理より工程が簡略であり、かつ、高エネルギーの粒子による損傷が少ないと考えられる。ＳＣ１溶液の組成は、シリコンへの影響、有機物除去、パーティクル除去のどれを重視するか等により変更されるため、特に限定されるものではないが、通常は、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：５〜１：２：７のものが用いられる。
【００３８】
上記転写工程は、熱処理（アニール）を行うことが好ましい。上記熱処理は、接合処理と分離処理との間に行われることが好ましい。例えば、中間部材の上面、及び、基板の凸部の上面が酸化シリコンを含んで構成される場合に、ＳＣ１溶液等の過酸化水素水溶液に浸漬させて両方の上面を活性化した後、接合処理を行い、続いて、熱処理を行うことにより、強固なＳｉ−Ｏ結合に変換することができるため、接合強度を更に高めることができる。接合強度の点からは、熱処理の温度は、１００〜２００℃以上、８００〜９００℃以下が好ましいが、ガラス基板の耐熱温度や、デバイスの耐熱温度からは、１００〜６００℃が妥当であると考えられる。熱処理は、真空中や減圧下で行ってもよく、大気中で行ってもよい。なお、熱処理の時間は、中間部材の上面を構成する材料、基板の凸部の上面を構成する材料、活性化処理の方法等、個々の事情を考慮して決定される。
【００３９】
上記中間部材は、絶縁基板上に２組以上の半導体素子又はその構成要素が並設され、かつ上記絶縁基板と半導体素子又はその構成要素との間に、中間部材から半導体素子又はその構成要素を分離するための分離層を有するものであり、上記分離処理は、分離層を用いて、基板の凸部の上面に接合された中間部材の上面の直下にある１組の半導体素子又はその構成要素を中間部材から分離することが好ましい。このように、中間部材に予め形成しておいた分離層を用いて分離工程を行うことにより、基板の凸部の上面に接合された中間部材の上面下にある１組の半導体素子又はその構成要素を中間部材から容易に分離することができるとともに、該半導体素子又はその構成要素が分離された中間部材を新たな転写に用いることができる。上記中間部材の絶縁基板としては特に限定されないが、ステンレス等の不透明基板、ガラス等の透明基板等が挙げられる。
【００４０】
上記分離層は、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）で構成され、上記分離処理は、レーザーアブレーションで分離層を液化又は分離層から気体を発生させることが好ましい。これによれば、レーザー光を照射する位置の指定ができることから分離領域を任意に選択できるため、大面積の半導体素子又はその構成要素を分離する場合や、半導体素子又はその構成要素を入り込んだパターン状に分離する場合にも、当該半導体素子又はその構成要素を中間部材から容易に分離することができる。ここでは、レーザー光を分離する部分に照射することにより、分離層が局所的に熱せられて液化、又は、分離層に含まれている元素を急激に離脱させることにより気泡を発生させ、分離層を破壊させる。例えば、分離層をａ−Ｓｉ：Ｈの膜で形成している場合には、ａ−Ｓｉ：Ｈ膜中に多量に含まれている水素がレーザーによる加熱で急激に脱離する。これにより、ａ−Ｓｉ膜からの気泡発生と、それに伴うａ−Ｓｉ膜の破壊を生じさせることで分離を行うことができる。なお、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）で構成される分離層の形成方法としては、プラズマＣＶＤ法等が挙げられる。プラズマＣＶＤ法により形成した場合、水素を多量に含むため、水素イオンを注入する必要はないが、注入してもよく、水素イオンを注入することにより、より分離処理しやくなる可能性がある。
【００４１】
上記中間部材は、単結晶シリコン基板内に活性領域を有する２組以上の半導体素子又はその構成要素が並設され、かつ活性領域よりも単結晶シリコン基板の底面側の単結晶シリコン基板内に、中間部材から半導体素子又はその構成要素を分離するための分離領域を有するものであり、上記分離処理は、分離領域を用いて、基板の凸部の上面に接合された中間部材の上面の直下にある１組の半導体素子又はその構成要素を中間部材から分離することが好ましい。これによっても、中間部材に予め形成しておいた分離領域を用いることにより、基板の凸部の上面に接合された中間部材の上面の直下にある１組の半導体素子又はその構成要素を中間部材から容易に分離することができるとともに、上記半導体素子又はその構成要素が分離された中間部材を新たな転写に用いることができる。
【００４２】
上記分離領域は、単結晶シリコン基板内に水素イオン及び／又は希ガスイオンを注入することで形成されたものであることが好ましい。水素イオン及び／又は希ガスイオンを注入することで充分な分離機能を有する分離領域を形成することができる。また、上記分離領域は、単結晶シリコン基板内に水素イオン及び希ガスイオンを注入することで形成されたものであることがより好ましい。例えば、水素イオン単独で充分な分離機能を有する分離領域の形成を行う場合には、分離領域の形成に５〜６（×１０１６ｉｏｎ／ｃｍ２）程度のイオン注入を行う方がよいが、水素イオン及びヘリウムイオンを用いて分離領域の形成を行う場合には、水素イオンが１〜１．５（×１０１６ｉｏｎ／ｃｍ２）、Ｈｅイオンが１〜１．５（×１０１６ｉｏｎ／ｃｍ２）程度のイオン注入量で充分な分離機能を有する分離領域を形成することができるため、イオン注入量を１／２程度にすることができる。そのため、分離工程を容易に行うことができ、コストの低減を図ることができる。また、水素イオン及び／又は希ガスイオン注入量低減により望ましくないアクセプタ不活性化等のデバイス特性への影響を低減できる。希ガスイオンとしては、例えばヘリウム（Ｈｅ）等が挙げられる。なお、上記分離領域は、単結晶シリコン基板内に水素イオン及び／又は希ガスイオンを注入した後、熱処理をすることがより好ましい。これによれば、接合強度を高めると同時に、上記分離領域に微小気泡を生じさせることができ、より容易に分離を行うことができる。
【００４３】
上記分離層又は分離領域は、隙間のある構造（脆弱構造）を有し、上記分離処理は、分離層又は分離領域に剪断応力、引張り応力、若しくは、ねじれの応力を加える、又は、分離層又は分離領域をエッチングすることが好ましい。これによれば、剪断応力、引張り応力、若しくは、ねじれの応力を加える、又は、エッチングすることにより、基板の凸部の上面に接合された中間部材の上面下にある１組の半導体素子又はその構成要素を中間部材から機械的に分離するため、大面積の半導体素子又はその構成要素を分離する場合や、半導体素子又はその構成要素を複雑なパターン状（例えば、図８に示す２組の画素アレイを並進対称に配置したパターンや、図９−１に示す２組の画素アレイを回転対称に配置したパターン等）に分離する場合にも、半導体素子又はその構成要素を中間部材から容易に分離することができる。脆弱構造としては、特に限定されないが、ピラー構造（キノコ断面、例えば図６−５に示す断面構造）や、ポーラスシリコン（ｐｏｒｏｕｓ  Ｓｉ）から構成された形態、平面視したときに隙間が格子状に形成された形態（例えば図６−１に示す平面構造）等が挙げられる。なお、分離層の形状は、特に限定されず、ランダムな形状であってもよいが、エッチングや応力を加えることにより分離を行う場合には、中間部材を平面視したときに、分離層同士が間隔をあけて形成されていることが好ましい。
【００４４】
上記分離層又は分離領域は、酸化モリブデン、酸化ゲルマニウム、酸化亜鉛及びアルミニウムからなる群より選択された少なくとも一種、又は、シリコンで構成され、上記分離処理は、分離層又は分離領域をエッチングすることが好ましい。これによれば、デバイスへの影響（クラック、熱損傷等）が生じさせることなく、穏やかに分離処理を行うことができる点で好適である。なお、分離層又は分離領域が、酸化モリブデン、酸化ゲルマニウム、酸化亜鉛及びアルミニウムからなる群より選択された少なくとも一種で構成される場合には、エッチング液として、塩酸系溶液又はリン酸系溶液又はアルカリ溶液を用いることにより、分離処理を容易に行うことができ、分離層又は分離領域がシリコンで構成される場合には、エッチング液として、アルカリ性溶液を用いることにより、分離処理を容易に行うことができる。
【００４５】
上記中間部材は、２組以上の画素スイッチング素子又はその構成要素が並設されたものであり、上記２組以上の画素スイッチング素子又はその構成要素は、画素領域内で、回転対称、並進対称又はミラー対称に配置されていることが好ましい。また、上記中間部材は、２組以上の画素スイッチング素子又はその構成要素と、２組以上の補助容量素子又はその構成要素とがそれぞれ並設されたものであり、上記２組以上の画素スイッチング素子又はその構成要素、及び、２組以上の補助容量素子と補助容量素子又はその構成要素はそれぞれ、画素領域内で、回転対称、並進対称又はミラー対称に配置されていることが好ましい。更に、上記中間部材は、２組以上の画素アレイ又はその構成要素が並設されたものであり、上記２組以上の画素アレイ又はその構成要素は、回転対称、並進対称又はミラー対称に配置されていることが好ましい。回転対称又は並進対称の場合は、転写されたもの同士は同じ対称性を持ち表示特性の差異が生じない。また、ミラー対称の場合には転写したものと転写しないものが同一の対称性を持ち表示特性の差異も生じない。これらによれば、例えば、図８及び図９−１に示すように互いのパターン同士が干渉し合わないので面積利用効率がよい。本明細書で「回転対称」とは、一定軸のまわりに回転移動したときに、両者が重なるような関係にあることである。「並進対称」とは、一定の方向に平行移動したときに、両者が重なるような関係にあることである。「ミラー対称」とは、反転（裏返し）させ、一定方向に平行移動、又は、一定軸のまわりに回転移動したときに、両者が重なるような関係にあることである。
【００４６】
上記画素スイッチング素子又はその構成要素は、薄膜トランジスタ又はその構成要素であることが好ましい。これによれば、本発明の半導体装置の製造方法をアクティブマトリクス基板の製造方法に好適に用いることができる。本発明の半導体装置の製造方法の好ましい態様としては、（１）画素アレイをゲート電極及びゲート配線まで形成した後、基板に転写し、その後、ソース配線及び画素電極等を形成する態様、（２）画素アレイを半導体層（多結晶シリコン層等）まで形成した後、基板に転写し、その後、ゲート電極及びゲート配線、ソース配線並びに画素電極等を形成する態様等が挙げられる。
【００４７】
上記中間部材は、２組の周辺駆動回路が並設されたものであり、上記２組の周辺駆動回路は、回転対称に配置されていることが好ましい。これによれば、例えば、アクティブマトリクス駆動で表示を行う表示装置に、当該半導体装置を用いる場合には、無理なく２組のゲート（走査）ドライバ回路とソース（データ）ドライバ回路とを配置することができる。
【００４８】
上記中間部材は、２組の画素スイッチング素子又はその構成要素と、２組の補助容量素子又はその構成要素と、２組の周辺駆動回路又はその構成要素とがそれぞれ並設されたものであり、上記２組の画素スイッチング素子又はその構成要素、及び、２組の補助容量素子又はその構成要素はそれぞれ、画素領域内で、回転対称に配置されており、上記２組の周辺駆動回路又はその構成要素は、回転対称に配置されていることが好ましい。これによれば、本発明の半導体装置の製造方法をドライバモノリシック型アクティブマトリクス基板の製造方法に好適に用いることができる。
【００４９】
上記中間部材は、アモルファスシリコンを含む画素スイッチング素子又はその構成要素を有する２組以上の画素アレイ又はその構成要素が並設された第一中間部材と、多結晶シリコンを含む薄膜トランジスタ又はその構成要素を有する２組以上の周辺駆動回路又はその構成要素とが並設された第二中間部材とを含み、上記半導体装置の製造方法は、第一中間部材から画素アレイ又はその構成要素を基板の第一凸部の上面に転写する工程と、第二中間部材から周辺駆動回路又はその構成要素を上記基板の第二凸部の上面に転写する工程とを含むことが好ましい。これによれば、異なる中間部材内に形成したアモルファスシリコンを含む画素スイッチング素子又はその構成要素と、多結晶シリコンを含む薄膜トランジスタ又はその構成要素とを一つの基板に転写することができ、それぞれの利点を活かした半導体装置とすることができる。また、その半導体装置を用いた表示装置とすることができる。更に、アモルファスシリコンを含む画素スイッチング素子は、多結晶を含む薄膜トランジスタよりもマスク数の少ないプロセスで形成することが可能であるため、それぞれを別の中間部材に形成することによって、効率よく画素スイッチング素子又はその構成要素と、周辺駆動回路又はその構成要素との形成を行うことができる。なお、第一凸部と第二凸部とは、連結していてもよいし、していなくてもよく特に限定されない。なお、画素アレイに含まれる薄膜トランジスタと、周辺駆動回路に含まれる薄膜トランジスタとの半導体活性層を共通の材料（例えば、多結晶シリコン、アモルファスシリコン等）で形成する場合には、製造工程を共通化して簡略化を図る観点から、一つの中間部材中に画素アレイと周辺駆動回路とを形成することが好ましい。
【発明の効果】
【００５０】
本発明の半導体装置の製造方法によれば、上述したような構成を有することから、耐熱性や接合強度等の信頼性を高めることができるとともに、高い生産性を得ることができる。
【発明を実施するための最良の形態】
【００５１】
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００５２】
（実施例１）
図１−１〜１−１０は、実施例１に係る半導体装置の製造フローを示す断面模式図である。
まず、図１−１に示すように、基板１０上に分離層１１を設け、分離層１１上にシリコン酸化膜１２を設ける。本実施例では、基板１０には、高歪点ガラスであるアルカリ土類−アルミノ硼珪酸ガラス（商品名：ｃｏｄｅ１７３７、コーニング社製）を用いる。分離層１１としては、隙間のある構造を有するものや、酸化モリブデン（ＭｏＯ３）、酸化ゲルマニウム（ＧｅＯ）、酸化亜鉛（ＺｎＯ）、アルミニウム（Ａｌ）等の塩酸及び／若しくはリン酸可溶物質、又は、シリコン（Ｓｉ）等のアルカリ可溶物質で構成されるものを形成する。分離層１１の形成方法は、実施例６及び７で詳細に説明する。以下、基板１０上に設けた分離層１１の上にシリコン酸化膜１２を形成した基板を第一基板１００ともいう。
【００５３】
本実施例では、第一基板１００上に２組のＴＦＴアレイ（マトリクス状に配置されたＴＦＴ及び補助容量素子の集合）を形成し、そのうちの１組のＴＦＴアレイを第二基板に転写する。本実施例では、分離層１１は、転写される１組のＴＦＴアレイの下部にのみ形成する。
【００５４】
次に、図１−２に示すように、第一基板１００上にゲート電極層を成膜し、パターニングすることにより、ゲート電極２１及び補助容量共通配線２２を形成する。
次に、図１−３に示すように、プラズマ化学気相成長（ＰＥＣＶＤ）法等を用いて、ゲート絶縁膜２３と、ＴＦＴの活性層となるアモルファスシリコン層（以下「ａ−Ｓｉ：Ｈ層」という。）２４と、ＴＦＴのソース電極及びドレイン電極となるアモルファスシリコン層（以下「ｎ＋ａ−Ｓｉ：Ｈ層」という。）２５とをこの順に連続的に成膜する。なお、ａ−Ｓｉ：Ｈ層は、不純物を添加していないアモルファスシリコン層のことである。ｎ＋ａ−Ｓｉ：Ｈ層とは、リン等の不純物を添加したアモルファスシリコン層のことである。ａ−Ｓｉ：Ｈ層及びｎ＋ａ−Ｓｉ：Ｈ層は、通常、数％〜十数％の水素原子を含んでいる。
【００５５】
次に、図１−４に示すように、ａ−Ｓｉ：Ｈ層２４、及び、ｎ＋ａ−Ｓｉ：Ｈ層２５を島状にパターニングする。
次に、図１−５に示すように、ＴＦＴのソース−ドレイン間のギャップ部に対応するｎ＋ａ−Ｓｉ：Ｈ層２５をエッチング除去し、その後、金属配線２６をＴＦＴ近傍にだけ形成する。金属配線２６は、ＴＦＴのソース電極及びドレイン電極として機能し、また、金属配線２６と補助容量共通配線２２とが重畳する領域で補助容量素子が形成される。なお、本実施例のように、第一基板１００上に２組のＴＦＴアレイ７１及び７２を形成する場合には、その１組のＴＦＴアレイに対してのみ、ソースバスラインを形成しておくことも可能である。なお、ゲートバスラインとソースバスラインとは互いに交差する関係にあるため、複数回転写する場合、パターンが互いに排他関係にある２組のソースバスラインは同時に転写することができない。また、図１−５では、ｎ＋ａ−Ｓｉ：Ｈ層２５をエッチング除去する際に、ａ−Ｓｉ：Ｈ層２４の一部も同時にエッチングされているが、これは、完全にｎ＋ａ−Ｓｉ：Ｈ層２５のソース電極部分とドレイン電極部分とを完全に分離するためにオーバーエッチングを行っているためであり、ｎ＋ａ−Ｓｉ：Ｈ層２５が完全に分離されている状態であれば、ａ−Ｓｉ：Ｈ層２４の一部はエッチングされている必要はない。
【００５６】
次に、層間絶縁膜２７としてＳｉＯ２又はＳｉＮｘを堆積する。なお、分離処理をエッチングで行う場合は、必要に応じ、層間絶縁膜２７上にエッチングストッパ層２８を形成してもよい。エッチングストッパ層２８としては、例えば、薄いＳｉＮｘ膜等を用いることができる。
【００５７】
その後、最上層として、ＳｉＯ２膜２９を堆積する。本実施例においては、正珪酸四エチル（化学式はＳｉ（ＯＣ２Ｈ５）４であり、英語表記ではＴｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ：ＴＥＯＳ）と酸素（Ｏ２）との混合ガスを用いてＰＥＣＶＤ法により、ＳｉＯ２膜２９を堆積した。最後に、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）等により最上層のＳｉＯ２膜２９の表面を平坦化することにより、中間部材５００が得られる。
【００５８】
次に、図１−６に示すように、ＴＦＴアレイを転写するための第二基板２００を用意する。具体的には、高歪点ガラスであるアルカリ土類−アルミノ硼珪酸ガラス（商品名：ｃｏｄｅ１７３７、コーニング社製）について、ＴＦＴアレイが転写される側の面のうち、ＴＦＴアレイが転写される領域を凸部２００ａとして残し、他の部分の表面をエッチングして凹部２００ｂを形成する。第二基板２００をエッチングする深さは、面積と表面の平坦性とによるが、一般には数十ｎｍ以上有ればよい。
【００５９】
次に、図１−７に示すように、中間部材５００の上面５００ｓと第二基板２００の凸部２００ａの上面２００ｓとを接合する。具体的には、中間部材５００の上面５００ｓ及び第二基板２００の上面２００ｓを、過酸化水素水を含むＳＣ１溶液等に浸漬する、又は、ＳＣ１溶液等に浸漬した後大気圧プラズマ中に暴露することにより、中間部材５００の上面５００ｓ及び第二基板２００の上面２００ｓを活性化し、密着させることによって接合する。
【００６０】
次に、図１−８に示すように、分離層１１に対して、剪断応力、引張り応力、若しくは、ねじれの応力を加える、又はエッチング液をしみ込ませる等の方法により、転写しない１組のＴＦＴアレイ７２を分離除去する。これにより、図１−９及び１−１０に示すように、ゲート電極２１と半導体活性層であるａ−Ｓｉ：Ｈ層２４との位置関係が上下逆転した２枚のＴＦＴアレイ基板が得られる。
【００６１】
本実施例によれば、図１−６及び１−７に示すように、基板表面を活性化し接合することによって接着剤を使用することなく転写工程を行うことが可能であるため、耐熱性及び接合強度に優れたＴＦＴアレイ基板を形成することができる。また、２つのＴＦＴアレイを形成した１枚のＴＦＴアレイ基板（中間部材）から２枚のＴＦＴアレイ基板が得られることから、生産性も改善し、製造コストを低減することが可能である。更に、１組のＴＦＴアレイの転写で工程が終了するため、それ以上の転写に係る工程が不必要であるという利点も有する。そして、接着剤を使わないので極めて平坦性が優れており、液晶表示デバイスを形成した場合、セルギャップの均一性が優れている。
【００６２】
なお、本実施例においては、基板１０及び第二基板２００としルカリ土類−アルミノ硼珪酸ガラス（商品名：ｃｏｄｅ１７３７、コーニング社製）を用いたが、バリウム−硼珪酸ガラス（商品名：ｃｏｄｅ７０５９、コーニング社製）、又は、無アルカリガラス（商品名：ＡＮ１００、旭ガラス社製）等を用いてもよい。また、基板１０及び第二基板２００には、表面にＴＥＯＳを用いてＳｉＯ２膜を堆積したガラス基板及び素ガラス基板を用いてもよい。なお、フレキシブルディスプレイ等のような表示装置に対応するような場合には、第二基板２００にプラスチック又はステンレス等の金属基板等の可撓性を有する基板を用いてもよい。
【００６３】
また、本実施例では、２組のＴＦＴアレイ７１及び７２の配置は、互いに並進対称の関係にあり（例えば、図８に示す配置パターン）、互いに並進対称の関係にある２組のＴＦＴアレイは排他関係にあるが、互いに回転対称の関係かつ排他関係にすることも可能である。なお、本明細書で「互いに排他関係にある」とは、別々の基板に転写される関係にあることを示している。また、２組のＴＦＴアレイ７１及び７２の配置は、これらに限定されるものではない。
【００６４】
（実施例２）
実施例２に係る半導体装置の製造方法について、図２−１〜２−３を用いて以下に説明する。
本実施例では、ＴＦＴアレイを転写する工程を２回行う。本実施例に係る半導体装置の製造方法は、中間部材５００から１組目のＴＦＴアレイを転写する工程まで、（１）分離層１１が水素化アモルファスシリコンで構成され、かつ第一基板１００の基板全面に設けられていること、及び、（２）分離処理をレーザーアブレーションで行うこと以外は、実施例１と同様である。
【００６５】
レーザーアブレーション等の方法を用いて、１回目の転写工程を行った後、中間部材５００の上面５００ｓと第三基板３００の上面３００ｓとを活性化することにより、図２−１及び２−２に示すように、中間部材５００の上面５００ｓと第三基板３００の凸部３００ａの上面３００ｓとを接合する。その後、図２−３に示すように、基板１０を分離除去する。なお、中間部材５００上に転写すべきＴＦＴアレイが他にない場合には、第三基板３００の上面３００ｓは、平面であっても構わない。
【００６６】
本実施例においては、２組のＴＦＴアレイを転写する場合について示した。しかしながら、本実施例のように、分離処理をレーザーアブレーションで行う場合には、レーザー光を分離層に選択的に照射することにより、１枚のＴＦＴアレイ基板（中間部材）から２枚以上のＴＦＴアレイ基板を得ることが可能であり、実施例１と比較しても、生産性をより向上させることができる。また、本実施例においても、実施例１と同様、基板表面を活性化し接合することによって接着剤を使用することなく転写工程を行うことが可能であり、耐熱性及び接合強度に優れたＴＦＴアレイ基板を形成することができる。
【００６７】
（実施例３）
実施例３に係る半導体装置の製造方法について、図３−１〜３−１１を用いて以下に説明する。
まず、図３−１に示すように、実施例１と同様に第一基板１００を形成する。続いて、第一基板１００のシリコン酸化膜１２の上面全体に膜厚が略１００ｎｍのＳｉＯ２膜（図示せず）を形成し、次に、シラン（以下、「ＳｉＨ４」という。）ガスを用いてＰＥＣＶＤ法により、ＴＦＴの活性層となる膜厚が略５０ｎｍのａ−Ｓｉ：Ｈ層を堆積した後、脱水素アニールを行う。続いて、エキシマレーザーによるレーザー照射加熱を行い、ａ−Ｓｉ：Ｈ層を結晶化することにより、多結晶シリコン膜３０が得られる。なお、ａ−Ｓｉ：Ｈ層への加熱は、エキシマレーザーによる照射加熱に限らず、例えば、他のレーザーによる照射加熱であってもよいし、炉を用いる加熱であってもよい。
【００６８】
次に、図３−２に示すように、多結晶シリコン膜３０を島状にパターニングする。その後、図３−３に示すように、ＳｉＨ４ガスと酸化窒素（Ｎ２Ｏ）ガスとを用い、ＰＥＣＶＤ法により膜厚が３０〜１００ｎｍのゲート絶縁膜２３を堆積する。次に、図３−４に示すように、タングステン等の耐熱性を有する金属によりゲート電極２１及び補助容量共通配線２２を形成する。
【００６９】
続いて、図３−５に示すように、ソース及びドレインの形成領域に対して、不純物イオンを注入後、活性化アニールを行い、ソース及びドレイン領域３４を形成する。ゲート電極の材料には高濃度に不純物を添加した多結晶シリコンとタングステンシリサイドとを用いているが、材料は多結晶シリコン単独、他の高融点金属又はシリサイドでもよく、必要な抵抗や耐熱性を考慮して選択される。
【００７０】
次に、図３−６に示すように、層間絶縁膜２７として、ＳｉＯ２又はＳｉＮｘを堆積する。本実施例のように分離をエッチングで行う場合は必要に応じエッチングストッパ２８として薄いＳｉＮｘ膜等をその上に形成し、最上層にはＳｉＯ２膜２９を堆積する。ここではＴＥＯＳを用いてＰＥＣＶＤ法によりＳｉＯ２膜２９を堆積した。最後に、最上層のＳｉＯ２膜２９の表面をＣＭＰ等により研磨し平坦化することにより、中間部材５００が得られる。
【００７１】
次に、図３−７及び図３−８に示すように、中間部材５００の上面５００ｓと第二基板２００の凸部２００ａの上面２００ｓとを接合する。まず、転写に対応する領域を凸部２００ａとして残し、他の部分の表面をエッチングして凹部２００ｂを形成した第二基板２００を用意する。次に、中間部材５００の上面５００ｓ及び第二基板２００の上面２００ｓを過酸化水素水を含むＳＣ１溶液等に浸漬する、又は、ＳＣ１溶液等に浸漬した後、大気圧プラズマ中に暴露することにより、中間部材５００の上面５００ｓ及び第二基板２００の上面２００ｓを活性化し、密着させることによって接合する。
【００７２】
次に、図３−９に示すように、分離層１１に対して、転写しない１組のＴＦＴアレイ７４を第一基板１００とともに分離除去する。これにより、図３−１０及び３−１１に示すように、ゲート電極２１と半導体活性層であるａ−Ｓｉ：Ｈ層２４との位置関係が互いに上下逆転した２種類のＴＦＴアレイ基板が得られる。
【００７３】
本実施例の手法を用いることによって、実施例１と同様に、１枚のＴＦＴアレイ基板（中間部材）から２枚のＴＦＴアレイ基板を得ることが可能であるため、生産性を向上させることができる。また、基板表面を活性化し接合することによって接着剤を使用することなく転写工程を行うことが可能であり、耐熱性及び接合強度に優れたアレイを形成することができる。更に、実施例１と同様に１つのＴＦＴアレイの転写で工程が終了するため、それ以上の転写に係る工程が不必要であるという利点も有する。
【００７４】
（実施例４）
本発明の一実施例である半導体装置の製造方法について、図４−１〜４−３を用いて以下に説明する。
本実施例に係る半導体装置の製造方法は、中間部材５００から１組目のＴＦＴアレイを転写する工程までは、（１）分離層１１が水素化アモルファスシリコンで構成されていること、（２）分離処理をレーザーアブレーションで行うこと、（３）第一基板１００の基板全面に分離層１１を設けており２組以上のＴＦＴアレイを選択的に転写することができること以外は、実施例３と同様であるため省略する。
【００７５】
１回目の転写工程を、レーザーアブレーション等の方法を用いて行った後、図４−１及び４−２に示すように、中間部材５００の上面５００ｓと第三基板３００の凸部３００ａの上面３００ｓとを接合する。まず、少なくとも第一基板１００上のＴＦＴアレイ７４の上に形成されているＳｉＯ２膜２９の表面５００ｓと第三基板３００の凸部３００ａの上面３００ｓとを活性化処理し、接合する。その後、図４−３に示すように、剪断応力、引張り応力、若しくは、ねじれの応力を加える、又は、エッチング液をしみ込ませる等の方法により、第一基板１００を第三基板３００から分離除去する。
【００７６】
本実施例の手法を用いることによって、実施例１と同様に、１枚のＴＦＴアレイ基板（中間部材）から２枚以上のＴＦＴアレイ基板を得ることが可能となり、実施例３と比較しても、生産性をより向上させることができる。また、基板表面を活性化し接合することによって接着剤を使用することなく転写工程を行うことが可能であり、耐熱性及び接合強度に優れたＴＦＴアレイ基板を形成することができる。
【００７７】
なお、本実施例においては、第三基板３００の凸部３００ａの上面３００ｓに接合されたＴＦＴアレイ７４を中間部材５００から分離するのにレーザーアブサーション等の方法を用いるとしているが、その方法には限定されない。例えば、転写を行うそれぞれのＴＦＴアレイ毎に異なるエッチャントで溶解する材料を用いて分離層１１を形成しておく。このような分離層を形成しておくことによって、エッチングによる分離を行っても、３組以上のＴＦＴアレイを選択的に分離することが可能となる。
【００７８】
（実施例５）
図５−１〜５−８は、実施例５に係る半導体装置の製造フローを示す断面模式図である。
まず、単結晶シリコン基板４００を用い、標準的なＬＳＩの製造工程により、バルクＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート、ソース・ドレイン、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）、閾値コントロール及び短チャネル効果の対策のためのＰｏｃｋｅｔ注入又はＨＡＬＯ注入等の不純物イオン注入工程を行う。次に、また、高濃度に不純物を添加した多結晶シリコン膜を用いて、ゲート電極２１を形成する。また、同時に周辺駆動回路も形成する。これにより、本実施例では、単結晶シリコン基板４００を用いて、互いに回転対称の関係かつ排他関係にある２組の画素アレイ（例えば、図９−１に示す配置）と回転対称の関係にある２組の周辺駆動回路（図示せず）とを含むドライバモノリシック型アクティブマトリクスアレイを形成する。なお、回路全体を考えた場合には、２組の周辺駆動回路を形成する画素アレイは、排他関係にある２組の画素アレイ、又は、周辺駆動回路は、全てが回転対称である必要はなく、一部が並進対称であってもよく特に限定されない。
【００７９】
次に、ＳｉＯ２膜３８を堆積し、表面をＣＭＰ等で平坦化後、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜をイオン注入マスクとして選択的に形成する。具体的には、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜を形成した後、一般的なフォトリソグラフィにより、２回目に転写する１組のドライバモノリシック型アクティブマトリクスアレイ７６の上層に残すように、金属膜をパターニングする。それをマスク４１として、水素イオン及び／又は希ガスイオンを、１回目に転写する１組のドライバモノリシック型アクティブマトリクスアレイ７５を形成した領域の所定の深さに注入し、分離領域１１を形成する。これにより、中間部材６００が得られる。
【００８０】
次に、図５−２に示すように、実施例１と同様に第二基板２００を用意し、図５−３に示すように、中間部材６００の上面６００ｓと第二基板２００の凸部２００ａの上面２００ｓとを接合する。具体的には、中間部材６００の上面６００ｓ及び第二基板２００の上面２００ｓを、過酸化水素水を含むＳＣ１溶液等に浸漬する、又は、ＳＣ１溶液等に浸漬した後大気圧プラズマ中に暴露することにより、中間部材６００の上面６００ｓ及び第二基板２００の上面２００ｓを活性化し、密着させることによって接合する。更に、熱処理を行うことにより、接合強度を高める。
【００８１】
次に、分離層１１に対して、加熱を行い、そして、剪断応力、引張り応力、若しくは、ねじれの応力を加える、又は、エッチング液をしみ込ませる等の方法により、図５−４に示すように、転写しない１組のドライバモノリシック型アクティブマトリクスアレイ７６を単結晶シリコン基板４００と共に分離除去する。なお、加熱を行うことのみで、転写する１組のドライバモノリシック型アクティブマトリクスアレイを分離してもよいし、加熱に加え、剪断応力、引張り応力、若しくは、ねじれの応力を加えてもよい。
【００８２】
その後、図５−５に示すように、シリコン膜厚調整、素子分離のためのエッチング及び研磨等を行い、層間絶縁膜３５を堆積し、ソース及びドレイン領域上にコンタクトホールを形成し、ソース配線及びドレイン配線４２及び画素電極（図示せず）等を形成する。
【００８３】
また、１回目の転写工程と同様にして、図５−６に示すように、単結晶シリコン基板４００上の残り１組のドライバモノリシック型アクティブマトリクスアレイ７６に対し水素イオン及び／又は希ガスイオンを所定の深さに注入し、分離領域１１を形成する。
【００８４】
次に、第三基板３００を用意し、中間部材６００の上面６００ｓと第三基板３００の凸部３００ａの上面３００ｓとを接合する。具体的には、中間部材６００の上面６００ｓ及び第三基板３００の上面３００ｓを、過酸化水素水を含むＳＣ１溶液等に浸漬する、又は、ＳＣ１溶液等に浸漬した後大気圧プラズマ中に暴露することにより、中間部材６００の上面６００ｓ及び第三基板３００の上面３００ｓを活性化し、密着させることによって接合する。更に、図５−７に示すように熱処理を行うことにより、接合強度を高め、分離層１１で分離することにより単結晶シリコン基板４００を分離除去し、１回目の転写と同様の工程を行うことによって、図５−８に示すような、もう１つのドライバモノリシック型アクティブマトリクスアレイ基板を得る。
【００８５】
本実施例では、２回目の転写で第三基板３００のドライバモノリシック型アクティブマトリクスアレイ７６が転写される部分以外をエッチングして低くした。しかし、最後の転写に用いられる基板については、エッチング等で凸部又は凹部を形成する必要はない。なお、中間部材は不透明であってもよく、ガラス基板や石英基板等の透明基板にＴＦＴアレイを転写することで透過型ディスプレイパネルを形成することも可能である。
【００８６】
以上のようにして、低コストのガラス基板上に単結晶シリコンＴＦＴで形成されたドライバモノリシック型アクティブマトリクスアレイ基板を製造することが可能となり、１枚のドライバモノリシック型アクティブマトリクスアレイ基板（中間部材）から、２枚のドライバモノリシック型アクティブマトリクスアレイ基板を製造できるため、生産性、コスト及び性能に優れた半導体装置を実現することができる。本実施例における半導体装置は、特に、プロジェクション用パネルとして適用するとき、高照度の投射光下でも、多結晶シリコンの粒界に起因した表示むらを生じない、美しい表示が得られる。また、本実施例の手法を用いることによって、実施例１〜４と同様に、基板表面を活性化し接合することによって接着剤を使用することなく転写工程を行うことが可能であり、耐熱性及び接合強度に優れ、かつ平坦性が優れた液晶表示パネルとして好適なＴＦＴアレイを形成することができる。
【００８７】
なお、本実施例では、互いに回転対称の関係かつ排他関係にある２組の画素アレイと回転対称の関係にある２組の周辺駆動回路（例えば、図９−２に示す配置）とを含むドライバモノリシック型アクティブマトリクスアレイを形成し、ドライバモノリシック型アクティブマトリクスアレイを１組ずつ転写する場合について説明したが、単結晶シリコン基板４００を用いて形成される画素アレイは、互いに並進対称の関係にあってもよい。
【００８８】
（実施例６）
実施例６では、隙間のある構造を有する分離層を形成する方法につき、図６−１〜６−５を用いて以下に説明する。
図６−１は、分離層の構成を示す平面模式図である。図６−２〜６−５は、分離層の製造フローを示す断面模式図である。なお、図６−２は、図６−１中に示される線分Ａ−Ｂにより切断した断面を示している。
【００８９】
まず、石英基板、高歪点ガラス又は表面に絶縁膜を設けたステンレス等の金属基板の上に、ＭｏＯ２、ＧｅＯ、ＺｎＯ、Ａｌ等の塩酸及び／又はリン酸可溶物質、又は、アモルファスシリコン、多結晶シリコン等のアルカリ可溶物質からなる可溶物質層５３を、堆積する。
【００９０】
次に、ＰＥＣＶＤ法を用いて、可溶物質層５３上にＳｉＯ２膜を略０．３μｍ堆積した後、フォトリソグラフィ法を用いて、ＳｉＯ２膜をパターニングすることにより、図６−１に示すように、できる限り微細な格子状の溝パターン５１を形成する。このとき、図６−２に示すように、溝パターン５１が可溶物質層５３まで到達するようにエッチングすることにより、微細な柱状のＳｉＯ２膜５２を複数形成する。なお、本実施例においては、溝パターン５１の幅は略１μｍである。また、溝のピッチは分離層の機械的強度により決定される。
【００９１】
次に、図６−３に示すように、エッチャントを用いて、可溶物質層５３をエッチングすることにより、アンダーカット５４を作る。次に、図６−４に示すように、ＰＥＣＶＤ法を用いて、膜厚が略０．５〜１μｍのＳｉＯ２膜１２を堆積する。続いてＳｉＯ２膜１２に研磨を行い、図６−５に示す最終構造を形成する。この研磨工程は、平坦性が後の工程で特に問題無い場合には省略してもよい。この分離層の上に実施例１〜４に係るデバイスを形成する。なお、第一基板１００に２組のＴＦＴアレイ等を形成し、その１組は第一基板１００から分離しないような実施例１及び３の場合には、分離しないＴＦＴアレイの下部には分離層は形成しないものとする。
【００９２】
本実施形態のような部分的に隙間のある構造を有する分離層を形成することによって、転写工程におけるＴＦＴアレイ等の分離を容易にすることができる。特に、ＭｏＯ３、ＧｅＯ、ＺｎＯ、Ａｌ等のアルカリ、塩酸及び／又はリン酸可溶物質を材料として形成した分離層は、分離にエッチングを用いた場合においても、ＳｉＯ２を主原料として構成される基板や形成した半導体素子に影響を与える可能性が少ないため、より好適な材料といえる。
【００９３】
（実施例７）
実施例７では、本発明の一実施例である基板１０上へ部分的に隙間のある構造を有する分離層を形成する方法につき、図７−１〜７−４を用いて以下に説明する。
図７−１〜７−４は、分離層の製造フローを示す断面模式図である。
まず、ＰＥＣＶＤ法を用いて、基板１０上にＳｉＮｘを略０．２μｍ堆積する。次に、フォトリソグラフィ法を用いて、実施例６における図６−１と同様に、できる限り微細な格子状の溝パターン５１を形成する。このとき、図７−１に示すように、溝パターン５１がガラス基板又は金属基板まで達するようにエッチングすることにより、微細な柱状のＳｉＮｘ膜５３を複数形成する。本実施例においては、溝パターン５１の幅は略１μｍである。また、溝のピッチは分離層の機械的強度により決定される。
【００９４】
更に、図７−２に示すように、基板１０にガラス基板を用いた場合は緩衝フッ酸（バッファードフッ酸：ＢＨＦ）を用い、基板１０に金属基板を用いた場合はその金属をエッチングできる適切なエッチャントを用い、ＳｉＮｘ膜５３をマスクとして基板１０をエッチングすることにより、アンダーカット５４を作る。なお、基板１０にガラス基板を用いた場合には、図７−３に示すように、ＳｉＮｘ膜５３の上にＳｉＯ２膜１２が更に形成されることになる。そのため、エッチングによる分離では、基板１０の最表面と同時に、ＳｉＯ２膜１２を溶解させてしまう可能性があるため、分離は剪断応力により行う。ただし、デバイス側にＳｉＮｘ膜を１層挟んでおけば、エッチングで分離することも可能となる。
【００９５】
次に、図７−３に示すように、膜厚が略０．５〜１μｍのＳｉＯ２膜をＰＥＣＶＤ法により堆積する。続いて、全体が平坦となるように研磨を行い、図７−４に示す最終構造を形成する。この分離層の上に実施例１〜４に係るデバイスを形成する。
【００９６】
本実施例において作製される分離層は、基板１０を可溶物質層として使用しているため、実施例６における可溶物質層５３に対応する層を設ける必要がない。そのため、実施例６の場合と比較すると工程数を減少させることができる利点を有する。また、本実施例のような部分的に隙間のある構造を有する分離層を形成することによって、転写工程におけるＴＦＴアレイ等の分離を容易にすることができる。
【００９７】
（実施例８）
図８は、第一基板１００上に、互いに排他関係にある２組の画素アレイの構成要素を並進対称の関係で配置したときの平面模式図である。なお、図８中に点線で示しているソース配線６８ａ及び６８ｂについては、２組の画素アレイを転写した後に、転写された基板上で形成されるものであり、ソース配線が配置される予定の位置関係を示している。
【００９８】
図８に示すような配置で２組の画素アレイを形成することにより、ＴＦＴ５８ａ又は５８ｂ、補助容量電極５９ａ又は５９ｂ、ゲート配線６９ａ又は６９ｂ、及び、補助容量共通配線７０ａ又は７０ｂを含む各々１組の画素アレイを転写することができ、１枚の画素アレイ基板から２枚の画素アレイ基板を製造することが可能となる。また、補助容量電極５９ａ又は５９ｂと、補助容量共通配線７０ａ又は７０ｂとが重畳する領域で補助容量素子は形成されている。
【００９９】
（実施例９）
図９−１は、第一基板上に配置された、互いに排他関係にある２組のドライバモノリシック型アクティブマトリクスアレイの画素アレイ部分の構成を示す平面模式図である。なお、図９−１中に点線で示しているソース配線６８ａ及び６８ｂについては、２組の画素アレイを転写した後に、転写された基板上で形成されるものであり、ソース配線が配置される予定の位置を示している。図９−２は、第一基板上に配置された、互いに排他関係にある２組のドライバモノリシック型アクティブマトリクスアレイの配置関係を示す平面模式図である。
図９−１に示すように回転対称で配置された２組の画素アレイを形成することによって、図９−２に示すように、ＴＦＴ５８ａ、補助容量電極５９ａ、ゲート配線６９ａ及び補助容量共通配線７０ａを含む画素アレイに対応する周辺駆動回路６０と、ＴＦＴ５８ｂ、補助容量電極５９ｂ、ゲート配線６９ｂ及び補助容量共通配線７０ｂを含む画素アレイに対応する周辺駆動回路６１を回転対称の位置に配置することができる。また、補助容量電極５９ａ又は５９ｂと、補助容量共通配線７０ａ又は７０ｂとが重畳する領域で補助容量素子は形成されている。
【０１００】
このことによって、同じ領域に２組のドライバモノリシック型アクティブマトリクスアレイを形成することが可能となる。また、この回転対称の関係で配置することにより、図１０に示すように、周辺駆動回路６０と周辺駆動回路６０に対応する画素アレイ、及び、周辺駆動回路６１と周辺駆動回路６１に対応する画素アレイとを配置することができ、１つのマザーガラス上に２組のドライバモノリシック型アクティブマトリクスアレイを高密度に配置することが可能となる。この回転対称の関係にある２組のドライバモノリシック型アクティブマトリクスアレイの配置は、本発明の実施例５に係る半導体装置の製造において使用することができる。また、ドライバモノリシック型アクティブマトリクスアレイを形成しない、ＴＦＴアレイや画素アレイの場合には、図８及び図９−１における画素アレイの配置を実施例１、３及び５に係る半導体装置の製造において適用することができる。周辺駆動回路と画素アレイとを一つの基板に形成する場合、周辺駆動回路に含まれるＴＦＴの半導体活性層を多結晶シリコンで形成し、画素アレイに含まれるＴＦＴの半導体活性層をアモルファスシリコンで形成する形態、周辺駆動回路及び画素アレイに含まれるＴＦＴの半導体活性層を、両方とも多結晶シリコンで形成する形態を好ましく用いることができる。これによれば、駆動回路の高性能化等を図ることができる。
【０１０１】
（実施例１０）
図１１は、第一基板１００に４組のＴＦＴアレイを形成したときの一例を示している。
図１１のように配置されたＴＦＴを１回目に転写されるＴＦＴ６３、２回目に転写されるＴＦＴ６４、３回目に転写されるＴＦＴ６５、４回目に転写されるＴＦＴ６６と順番に第二基板に転写を行う。このような配置は、本発明に係る実施例２、４及び５に係る半導体装置の製造において使用することができる。ここでは、４組のＴＦＴアレイを形成した第一基板１００における一例を示したが、その限りではなく、ＴＦＴアレイの組の数は３組であっても、５組であってもよいし、また、それ以上の数でもよい。なお、ＴＦＴアレイの組の数は３組以上である場合は、完全につながったバスライン配線を各々の組に対して用意することができないため、別途全体をつなぐ配線を転写後に形成する必要がある。
【図面の簡単な説明】
【０１０２】
【図１−１】第一基板の構成を示す断面模式図である（実施例１）。
【図１−２】ゲート電極とゲート配線とを形成する工程を示す断面模式図である（実施例１）。
【図１−３】ゲート絶縁膜、ＴＦＴの活性層となるａ−Ｓｉ：Ｈ層、及び、ＴＦＴのソース電極及びドレイン電極となるｎ＋ａ−Ｓｉ：Ｈ層を形成する工程を示す断面模式図である（実施例１）。
【図１−４】ａ−Ｓｉ：Ｈ層及びｎ＋ａ−Ｓｉ：Ｈ層をパターニングする工程を示す断面模式図である（実施例１）。
【図１−５】ソース−ドレイン間のギャップ部のエッチング、金属配線の形成、エッチングストッパの形成、層間絶縁膜の形成、最表面ＳｉＯ２膜の形成及び表面の平坦化の工程を示す断面模式図である（実施例１）。
【図１−６】第一基板と第二基板との接合工程を示す断面模式図である（実施例１）。
【図１−７】接合した後の第一基板と第二基板とを示す断面模式図である（実施例１）。
【図１−８】第一基板と第二基板との接合後の状態から、第一基板及び転写を行わないＴＴアレイを分離する工程を示す断面模式図である（実施例１）。なお、図中の白抜きの矢印は、中間部材５００の進行方向を示している。
【図１−９】１組のＴＦＴアレイを転写後の第二基板の構成を示す断面模式図である（実施例１）。
【図１−１０】１組のＴＦＴアレイを転写後の第一基板の構成を示す断面模式図である（実施例１）。
【図２−１】１組のＴＦＴアレイを転写後の第一基板と第三基板との接合工程を示す断面模式図である（実施例２）。
【図２−２】１組のＴＦＴアレイを転写後の第一基板と第三基板との接合後の状態を示す断面模式図である（実施例２）。
【図２−３】第一基板と第三基板との接合後の状態から、第一基板及び転写を行わないＴＦＴアレイの分離工程を示す断面模式図である（実施例２）。
【図３−１】多結晶シリコン膜を形成する工程の後の第一基板の構成を示す断面模式図である（実施例３）。
【図３−２】多結晶シリコン膜のパターニング工程の後の第一基板の構成を示す断面模式図である（実施例３）。
【図３−３】ゲート酸化膜形成工程の後の第一基板の構成を示す断面模式図である（実施例３）。
【図３−４】ゲート電極形成工程の後の第一基板の構成を示す断面模式図である（実施例３）。
【図３−５】ソース−ドレイン領域への不純物イオン注入及び活性化アニールを行う工程の後の第一基板の構成を示す断面模式図である（実施例３）。
【図３−６】層間絶縁膜の形成工程後の第一基板の構成を示す断面模式図である（実施例３）。
【図３−７】第一基板と第二基板との接合工程を示す断面模式図である（実施例３）。なお、図中の白抜きの矢印は、中間部材５００の進行方向を示している。
【図３−８】接合した後の第一基板と第二基板とを示す断面模式図である（実施例３）。
【図３−９】第一基板と第二基板との接合後の状態から、第一基板及び転写を行わないＴＴアレイを分離する工程を示す断面模式図である（実施例３）。
【図３−１０】１組のＴＦＴアレイを転写後の第二基板の構成を示す断面模式図である（実施例３）。
【図３−１１】１組のＴＦＴアレイを転写後の第一基板の構成を示す断面模式図である（実施例３）。
【図４−１】１組のＴＦＴアレイを転写後の第一基板と第三基板との接合工程を示す断面模式図である（実施例４）。
【図４−２】１組のＴＦＴアレイを転写後の第一基板と第三基板との接合後の状態を示す断面模式図である（実施例４）。
【図４−３】第一基板と第三基板との接合後の状態から、第一基板及び転写を行わないＴＦＴアレイの分離工程を示す断面模式図である（実施例４）。
【図５−１】ＴＦＴアレイの下部に分離層を形成する工程の後の単結晶シリコン基板の断面を示す断面模式図である（実施例５）。なお、図中の矢印はイオン注入の方向を表している。
【図５−２】ＴＦＴアレイを形成した単結晶シリコン基板と第二基板との接合工程を示す断面模式図である（実施例５）。
【図５−３】ＴＦＴアレイを形成した単結晶シリコン基板と第二基板との接合工程後の形態を示す断面模式図である（実施例５）。
【図５−４】ＴＦＴアレイを形成した単結晶シリコン基板と第二基板との接合後の状態からＴＦＴアレイを形成した単結晶シリコン基板及び転写を行わないＴＦＴアレイの分離工程を示す断面模式図である（実施例５）。
【図５−５】転写されたＴＦＴアレイへの配線等を形成した後の第二基板を示す断面模式図である（実施例５）。
【図５−６】１組のＴＦＴアレイを転写後の単結晶シリコン基板と第三基板との接合工程を示す断面模式図である（実施例５）。
【図５−７】単結晶シリコン基板と第三基板との接合後の状態から、第一基板及び転写を行わないＴＦＴアレイの分離工程を示す断面模式図である（実施例５）。
【図５−８】第二基板に転写されたＴＦＴアレイへの配線等を形成した後の第二基板を示す断面模式図である（実施例５）。
【図６−１】微細な格子状の溝パターンを形成した後の分離層を示す平面模式図（実施例６）。
【図６−２】微細な格子状の溝パターンを形成した後の分離層を示す断面模式図（実施例６）。
【図６−３】アンダーカットを形成した後の分離層を示す断面模式図（実施例６）。
【図６−４】ＳｉＯ２膜の堆積を行った後の分離層を示す断面模式図（実施例６）。
【図６−５】ＳｉＯ２膜の表面平坦化を行った後の分離層を示す断面模式図（実施例６）。
【図７−１】微細な格子状の溝パターンを形成した後の分離層を示す断面模式図（実施例７）。
【図７−２】アンダーカットを形成した後の分離層を示す断面模式図（実施例７）。
【図７−３】ＳｉＯ２膜を堆積した後の分離層を示す断面模式図（実施例７）。
【図７−４】ＳｉＯ２膜の表面を平坦化した後の分離層を示す断面模式図（実施例７）。
【図８】互いに排他的な２組のＴＦＴアレイを並進対称の関係で配置したときの平面模式図である（実施例８）。
【図９−１】互いに排他的な２組のＴＦＴアレイを回転対称の関係で配置したときの平面模式図である（実施例９）。
【図９−２】２組のＴＦＴアレイを回転対称の関係で配置したときのそれぞれのアレイに対応するドライバの配置を示す平面模式図である（実施例９）。
【図１０】１つのマザーガラス基板上に形成する、複数のドライバモノリシックアクティブマトリクスアレイを示す平面模式図である（実施例９）。
【図１１】第一基板上に４組のＴＦＴアレイを形成したときの一例を示す平面模式図である（実施例１０）。
【符号の説明】
【０１０３】
１０：基板
１１：分離層、分離領域
１２、２９、３８：酸化シリコン膜（ＳｉＯ２膜）
２１：ゲート電極
２２、７０ａ、７０ｂ：補助容量共通配線
２３：ゲート絶縁膜
２４：ａ−Ｓｉ：Ｈ層
２５：ｎ＋ａ−Ｓｉ：Ｈ層
２６：金属配線
２７、３５：層間絶縁膜
２８：エッチングストッパ
３０：多結晶シリコン膜
３４：ソース及びドレイン領域
３７：ＬＯＣＯＳ酸化膜
４１：フォトレジスト
４２：ソース配線及びドレイン配線
５１：格子状の溝パターン
５２：微細な柱状の酸化シリコン膜
５３：可溶物質
５４：アンダーカット
５７：微細な柱状の窒化シリコン膜
５８ａ、５８ｂ：ＴＦＴ
５９ａ、５９ｂ：補助容量電極
６０、６１：周辺駆動回路
６２：２つの画素アレイ
６３、７５、７６：ドライバモノリシック型アクティブマトリクスアレイ
６４：１回目に転写される半導体素子
６５：２回目に転写される半導体素子
６６：３回目に転写される半導体素子
６７：４回目に転写される半導体素子
６８ａ、６８ｂ：ソース配線
６９ａ、６９ｂ：ゲート配線
７１〜７４：ＴＦＴアレイ
１００：第一基板
２００：第二基板
２００ａ：第二基板の凸部
２００ｂ：第二基板の凹部
２００ｓ：第二基板の上面
３００：第三基板
３００ａ：第三基板の凸部
３００ｂ：第三基板の凹部
３００ｓ：第三基板の上面
４００：単結晶シリコン基板
５００、６００：中間部材
５００ｓ、６００ｓ：中間部材の上面
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図１−５】
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【図１−６】
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【図１−７】
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【図１−８】
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【図１−９】
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【図１−１０】
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【図２−１】
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【図２−２】
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【図２−３】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図３−９】
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【図３−１０】
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【図３−１１】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図５−５】
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【図５−６】
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【図５−７】
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【図５−８】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図７−１】
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【図７−２】
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【図７−３】
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【図７−４】
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【図８】
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【図９−１】
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【図９−２】
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【図１０】
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【図１１】
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