(57)【要約】ワード制御回路は、コンティニュアスモード中に、先頭のロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化する。このため、先頭アドレスがワード線に接続された最終のメモリセルを示す場合にも、ワード線の切り替え動作は不要になり、異なるワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。また、ワード線が切り替え中であることをコントローラに通知する信号および制御回路が不要になるため、半導体記憶装置およびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
2005004164.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なるワード線を順次活性化し、データを連続して出力または入力するコンティニュアスモードを有する半導体記憶装置であって、
前記ワード線にそれぞれ接続される複数のメモリセルを有するメモリコアと、
前記ワード線を選択するためのロウアドレスを受信するロウアドレス端子と、
コンティニュアスモード中に、先頭の前記ロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化するワード制御回路とを備えていることを特徴とする半導体記憶装置。
【請求項２】
請求の範囲１の半導体記憶装置において、
前記コンティニュアスモード中に、前記アドレス端子に供給される先頭の前記ロウアドレスに続く内部ロウアドレスを順次生成するロウアドレスカウンタを備え、
前記ワード制御回路は、前記ロウアドレスおよび前記内部ロウアドレスに対応する前記ワード線を互いに重複して活性化することを特徴とする半導体記憶装置。
【請求項３】
請求の範囲１の半導体記憶装置において、
前記ワード制御回路は、前記コンティニュアスモードの最初に２本の前記ワード線を活性化して、これ等ワード線に接続されるメモリセルを順次アクセスし、その後、前記ワード線を１本ずつ活性化することを特徴とする半導体記憶装置。
【請求項４】
請求の範囲１の半導体記憶装置において、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、
前記ワード制御回路は、前記メモリブロックにそれぞれ対応し、前記ロウアドレスにより活性化され、前記ロウアドレスまたは前記次のロウアドレスのいずれかを選択的に出力する複数のアドレスセレクタを備え、
前記アドレスセレクタから前記ロウアドレスまたは前記次のロウアドレスを受ける前記メモリブロックは、重複して活性化されることを特徴とする半導体記憶装置。
【請求項５】
請求の範囲４の半導体記憶装置において、
前記ロウアドレスの最下位ビットは、前記メモリブロックの選択に使用されることを特徴とする半導体記憶装置。
【請求項６】
請求の範囲４の半導体記憶装置において、
前記コンティニュアスモードの最初に、重複信号を活性化する第１制御信号生成回路を備え、
前記メモリコアは、前記重複信号を受けたときに、先頭の前記ロウアドレスおよび次のロウアドレスに応じて一対のメモリブロックを重複して活性化することを特徴とする半導体記憶装置。
【請求項７】
請求の範囲６の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子と、
前記コラムアドレス端子に供給される先頭の前記コラムアドレスに続く内部コラムアドレスを順次生成するコラムアドレスカウンタとを備え、
前記第１制御信号生成回路は、前記内部コラムアドレスが２回目の最終アドレスを示したときに、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【請求項８】
請求の範囲７の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記２回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【請求項９】
請求の範囲７の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
【請求項１０】
請求の範囲４の半導体記憶装置において、
前記コンティニュアスモードの最初にブロック選択信号を出力する第２制御信号生成回路を備え、
前記メモリコアは、前記ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定することを特徴とする半導体記憶装置。
【請求項１１】
請求の範囲１０の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子と、
前記第２制御信号生成回路は、前記コラムアドレスが１回目の最終アドレスを示したときに、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
【請求項１２】
請求の範囲１１の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第２制御信号生成回路は、前記１回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
【請求項１３】
請求の範囲１１の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
【請求項１４】
請求の範囲１の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子を備え、
前記ワード制御回路は、前記コラムアドレス端子に供給される先頭の前記コラムアドレスが最終アドレスのときに、２本の前記ワード線を重複して活性化し、先頭の前記コラムアドレスが最終アドレスでないときに、前記ワード線を１本ずつ順次活性化することを特徴とする半導体記憶装置。
【請求項１５】
請求の範囲１４の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、重複信号を活性化する第１制御信号生成回路を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、前記重複信号を受けたときに、先頭の前記ロウアドレスおよび次のロウアドレスに応じて一対の前記メモリブロックを重複して活性化することを特徴とする半導体記憶装置。
【請求項１６】
請求の範囲１５の半導体記憶装置において、
前記コラムアドレス端子に供給される先頭の前記コラムアドレスに続く内部コラムアドレスを順次生成するコラムアドレスカウンタを備え、
前記第１制御信号生成回路は、前記内部コラムアドレスが２回目の最終アドレスを示したときに、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【請求項１７】
請求の範囲１６の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記２回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【請求項１８】
請求の範囲１４の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、ブロック選択信号を出力する第２制御信号生成回路を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、前記ブロック選択信号の論理レベルに応じて、データを入出力する前記メモリブロックを決定することを特徴とする半導体記憶装置。
【請求項１９】
請求の範囲１８の半導体記憶装置において、
前記第２制御信号生成回路は、前記最終アドレスに対応するアクセスに応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
【請求項２０】
請求の範囲１９の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第２制御信号生成回路は、前記最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
【請求項２１】
請求の範囲１４の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
【請求項２２】
請求の範囲１の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、
前記コンティニュアスモード中およびアクセスコマンド毎に読み出し動作または書き込み動作を実行する通常動作モード中に、前記ロウアドレスにより選択される一対の前記メモリブロックが重複して活性化され、
前記ワード制御回路は、前記コンティニュアスモード中に、先頭の前記コラムアドレスが最終アドレスのときに、活性化された一方の前記メモリブロックの前記ワード線のいずれかを先頭の前記ロウアドレスに応じて活性化し、活性化された他方の前記メモリブロックの前記ワード線のいずれかを、次のロウアドレスに応じて活性化することを特徴とすることを特徴とする半導体記憶装置。
【請求項２３】
請求の範囲２２の半導体記憶装置において、
前記ワード制御回路は、前記コラムアドレスが最終アドレスのときに、一対の前記メモリブロックの前記ワード線を、先頭の前記ロウアドレスおよび次のロウアドレスに応じてそれぞれ活性化して、これ等ワード線に接続されるメモリセルを順次アクセスし、その後、一対の前記メモリブロックの前記ワード線を、同じ前記ロウアドレスに応じてそれぞれ活性化することを特徴とする半導体記憶装置。
【請求項２４】
請求の範囲２２の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、重複信号を活性化する第１制御信号生成回路を備え、
前記ワード制御回路は、前記重複信号を受けたときに、一対の前記メモリブロックに先頭の前記ロウアドレスおよび次のロウアドレスをそれぞれ供給することを特徴とする半導体記憶装置。
【請求項２５】
請求の範囲２４の半導体記憶装置において、
前記第１制御信号生成回路は、前記最終アドレスに対応するアクセスに応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【請求項２６】
請求の範囲２５の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【請求項２７】
請求の範囲２２の半導体記憶装置において、
前記ロウアドレスの最下位ビットは、前記メモリブロックの選択に使用されることを特徴とする半導体記憶装置。
【請求項２８】
請求の範囲１の半導体記憶装置において、
ワード制御回路は、前記ロウアドレスおよび次のロウアドレスに対応するワード線を同時に活性化することを特徴とする半導体記憶装置。
【請求項２９】
請求の範囲１の半導体記憶装置において、
クロックを受信するクロック端子と、
前記メモリセルからの読み出しデータを出力し、前記メモリセルへの書き込みデータを入力するデータ端子を備え、
前記読み出しデータは、前記クロックに同期して前記データ端子に順次出力され、前記書き込みデータは、前記クロックに同期して前記データ端子に順次入力されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】  本発明は、読み出しデータを連続して出力し、あるいは書き込みデータを連続して入力するコンティニュアスモードを有する半導体記憶装置に関する。
【背景技術】  一般に、ＳＤＲＡＭ等のクロック同期式の半導体記憶装置は、クロックに同期して読み出しデータを連続して出力し、あるいは書き込みデータを連続して入力するバーストモードあるいはコンティニュアスモードを有している。この種の動作モードを有する半導体記憶装置は、外部端子を介して受ける先頭アドレスに続く内部アドレスを順次生成するアドレスカウンタを有している。そして、アドレスカウンタにより生成される内部アドレスが示すデータを順次出力または入力する。
バーストモードは、１本のワード線に接続される複数のメモリセルからデータを順次読み出し、またはこれ等メモリセルにデータを順次書き込む動作モードである（例えば、特開平９−１０６６６９号公報）。バーストモードを有する半導体記憶装置では、データの出力数または入力数が、バースト長として予め設定される。
コンティニュアスモードは、複数のワード線にそれぞれ接続されるメモリセルからデータを順次読み出し、またはこれ等メモリセルにデータを順次書き込む動作モードである。コンティニュアスモードでは、バースト長は決まっていない。全てのアドレスのデータは、チップを活性化し続けることで連続して入出力可能である。
図１は、コンティニュアスモードを有する半導体記憶装置の読み出し動作および書き込み動作の例を示している。
この半導体記憶装置は、クロック信号ＣＬＫの立ち上がりエッジに同期してデータを入出力する。一般に、この種の方式は、ＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）方式と称されている。
この例では、１ビットのデータ端子ＤＱに対して４ビットの並列データがメモリアレイから同時に読み出され、データバスＤＢを介してデータラッチにラッチされる。データラッチは、受けた並列データを直列データに変換し、クロックに同期してデータ端子ＤＱに順次出力する。
コンティニュアス読み出し動作では、まず、チップイネーブル信号／ＣＥが活性化され、読み出すデータの先頭アドレスを示すアドレス信号ＡＤ（この例では、Ａ０５）が、半導体記憶装置に供給される（図１（ａ））。半導体記憶装置の内部回路は、メモリアレイ内の所定のビット線をデータバス線ＤＢ（ＤＢ１、ＤＢ２）にそれぞれ接続するために、コラム選択信号ＣＬを２回連続して活性化する（図１（ｂ））。コラム選択信号ＣＬの活性化により、アドレスＡ０５に対応するデータＤ０５を含む４つの読み出しデータＤ０４−０７およびそれに続くアドレスＡ０８−１１に対応する４つの読み出しデータＤ０８−１１が、データバス線ＤＢ１、ＤＢ２に伝達され、データラッチにラッチされる（図１（ｃ、ｄ））。すなわち、データラッチには、データ端子ＤＱ毎に８アドレス分のデータがラッチされる。
この後、ラッチされた並列の読み出しデータは、直列データに変換され、クロック信号ＣＬＫに同期して順次出力される（図１（ｅ））。読み出しデータＤ０５−０７が全て出力された後、次のアドレス（Ａ１２−１５）に対応するコラム選択信号ＣＬが活性化され、読み出しデータＤ１２−１５がデータラッチにラッチされる（図１（ｆ））。ラッチされた読み出しデータは、直列データに変換され、クロック信号ＣＬＫに同期して順次出力される。
一方、コンティニュアス書き込み動作では、先頭アドレスＡ０５の供給から所定のクロック後に、書き込みデータＤ０５、Ｄ０６、Ｄ０７、．．．がクロック信号ＣＬＫに同期してデータ端子ＤＱに順次供給される（図１（ｇ））。直列の書き込みデータは、並列データに変換され、データラッチにラッチされる。所定数の書き込みデータがデータラッチにラッチされた後、コラム選択信号ＣＬが活性化され、データバスＤＢを介してメモリセルに書き込まれる（図１（ｈ、ｉ））。ここで、データバスＤＢ２には、不定の書き込みデータＤ０４が存在する。しかし、データＤ０４に対応するコラム選択信号ＣＬの非活性化、またはデータＤ０４に対応するライトアンプの非活性化により、このデータＤ０４は、メモリセルに書き込まれない。
図２は、コンティニュアス読み出し動作におけるワード線の切り替え動作例を示している。
コンティニュアスモードでは、複数のワード線に接続されるメモリセルからデータを連続して読み出すために、ワード線を切り替える必要がある。図中、クロック信号ＣＬＫに付した００〜ｎ−１は、出力データのコラムアドレスを示している。すなわち、この例では、コラムアドレスは、ｎ通りある。
ワード線ＷＬｍは、コラムアドレスの最後の４ビットｎ−４〜ｎ−１（最終アドレス）に対応するデータＤｎ−４〜Ｄｎ−１がデータラッチにラッチされた後（図２（ａ））、非活性化される（図２（ｂ））。次のワード線ＷＬｍ＋１は、ワード線ＷＬｍの非活性化から所定期間後に活性化される（図２（ｃ））。
ワード線ＷＬｍの非活性化およびワード線ＷＬｍ＋１の活性化は、クロック信号ＣＬＫに同期することなく、チップ内部で生成されるタイミングで行われる。コラム選択信号ＣＬは、４クロック毎に活性化される。ワード線ＷＬｍの非活性化および次のワード線ＷＬｍ＋１の活性化は、この４クロックサイクルの間に行われる。一方、読み出しデータは、コラム選択信号ＣＬの活性化毎に４ビット読み出され、途切れることなくデータ端子ＤＱに出力される。
図３は、コンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示している。
この例では、コラムアドレスの最終アドレスｎ−１が、先頭アドレスとして供給される（図３（ａ））。まず、コラムアドレスとともに供給されるロウアドレスに対応するワード線ＷＬｍが活性化される（図３（ｂ））。次に、最終アドレスｎ−１に対応するコラム選択信号ＣＬが、活性化される（図３（ｃ））。最終アドレスｎ−１を含む４アドレス分の読み出しデータＤｎ−４〜Ｄｎ−１は、メモリセルからデータバス線ＤＢ１に読み出され、データラッチにラッチされる（図３（ｄ））。
先頭アドレスがコラムの最終アドレスｎ−１のため、次の４つのコラムアドレスに対応するデータは、ワード線を切り替えてから読み出す必要がある。このため、２番目のコラム選択信号ＣＬは、図１と異なり、最初のコラム選択信号ＣＬに連続して活性化できない。
ワード線ＷＬｍは、上述した図２と同様に、最初のコラム選択信号ＣＬの立ち下がりエッジに同期して非活性化される（図３（ｅ））。この後、次のワード線ＷＬｍ＋１が活性化される（図３（ｆ））。
２番目のコラム選択信号ＣＬは、ワード線ＷＬｍ＋１が活性化された後に活性化される（図３（ｇ））。そして、コラムアドレス００−０３（ワード線ＷＬｍ＋１）に対応するデータＤ００−Ｄ０３は、データバスＤＢ２を介してデータラッチにラッチされる（図３（ｈ））。ワード線ＷＬの切り替え動作からデータを出力するまでに４クロック必要である。このため、ワード線ＷＬｍ＋１に対応する最初の読み出しデータＤ００は、データＤｎ−１を出力するクロック信号から３クロック空けて出力される（図３（ｉ））。
このように、コンティニュアス読み出し動作において、コラムの最終アドレス付近のアドレスが先頭アドレスに指定される場合、最初のワード線ＷＬｍに対応するデータを出力してから次のワード線ＷＬｍ＋１に対応するデータを出力するまでに空白の期間が生じる。
半導体記憶装置は、自身をアクセスするコントローラにデータの空白期間を伝えるため、ウエイト信号／ＷＡＩＴを出力する必要がある（図３（ｊ））。このため、コントローラには、ウエイト信号／ＷＡＩＴの制御回路が必要になる。したがって、コントローラによる半導体記憶装置の制御は複雑になる。さらに、ウエイト信号／ＷＡＩＴ用の端子が、半導体記憶装置およびコントローラに必要になるため、チップサイズはともに増加する。
図４は、コンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示している。
この例では、最終のコラムアドレスｎ−１の１つ前のアドレスが、先頭アドレスとして供給される（図４（ａ））。このとき、半導体記憶装置は、２クロック分のウエイト信号／ＷＡＩＴを出力しなくてはならない（図４（ｂ））。
一般には、ｋビットの並列データをメモリアレイから一度に読み出し、あるいはメモリアレイに一度に書き込む場合、半導体記憶装置は、先頭アドレスが（最終コラムアドレス−（ｋ−１））以降のとき、ウエイト信号／ＷＡＩＴを出力して、読み出しデータの出力を遅らせなくてはならない。
以下、本発明に関連する先行技術文献を列記する。
【特許文献】（１）特開平９−１０６６６９号公報
【発明の開示】
本発明の目的は、コンティニュアスモード中に、データを途切れることなく入出力することにある。
本発明の別の目的は、コンティニュアスモード中の消費電力を削減することにある。
本発明の半導体記憶装置の一形態では、半導体記憶装置は、互いに異なるワード線を順次活性化し、データを連続して出力または入力するコンティニュアスモードを有する。メモリコアは、ワード線にそれぞれ接続される複数のメモリセルを有する。ワード線は、ロウアドレス端子で受信するロウアドレスに応じて選択される。ワード制御回路は、コンティニュアスモード中に、先頭のロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化する。このため、先頭アドレスがワード線に接続された最終のメモリセルを示す場合にも、ワード線の切り替え動作は不要になり、異なるワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。また、ワード線が切り替え中であることをコントローラに通知する信号および制御回路が不要になるため、半導体記憶装置およびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
本発明の半導体記憶装置の別の一形態では、ロウアドレスカウンタは、コンティニュアスモード中に、アドレス端子に供給される先頭のロウアドレスに続く内部ロウアドレスを順次生成する。このため、ワード制御回路は、ロウアドレスおよび内部ロウアドレスに対応して、容易にワード線を互いに重複して活性化できる。
本発明の半導体記憶装置の別の一形態では、ワード制御回路は、コンティニュアスモードの最初に２本のワード線を活性化して、これ等ワード線に接続されるメモリセルを順次アクセスする。その後、ワード制御回路は、ワード線を１本ずつ活性化する。ワード線に接続される最終のメモリセルが最初にアクセスされるケースは、コンティニュアスモードの最初のアクセスに限られる。このため、次のロウアドレス以降、ワード線を１本ずつ活性化しても、入出力されるデータが途切れることはない。ワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
本発明の半導体記憶装置の別の一形態では、メモリコアは、ロウアドレスにより選択される複数のメモリブロックで構成される。ワード制御回路は、メモリブロックにそれぞれ対応する複数のアドレスセレクタを有する。各アドレスセレクタは、ロウアドレスにより活性化され、先頭のロウアドレスまたは次のロウアドレスのいずれかを選択的に出力する。アドレスセレクタから先頭のロウアドレスまたは次のロウアドレスを受けるメモリブロックは、重複して活性化される。このように、アドレスセレクタにより、先頭のロウアドレスまたは次のロウアドレスのいずれかを所定のメモリブロックに容易に供給できる。
本発明の半導体記憶装置の別の一形態では、ロウアドレスの最下位ビットは、メモリブロックの選択に使用される。このため、ワード線の切り替え毎にアクセスされるメモリブロックを替えることができる。換言すれば、先頭のロウアドレスに対応するメモリブロックと、次のロウアドレスに対応するメモリブロックは、常に異なる。連続する２つのロウアドレスに対応するワード線が互いに別のメモリブロックに割り当てられるため、コンティニュアスモードのアクセスの最初に、ロウアドレスの異なる２本のワード線を容易に重複して活性化できる。また、２本のワード線を重複して活性化しても、メモリセルに保持されているデータが破壊することはない。
本発明の半導体記憶装置の別の一形態では、第１制御信号生成回路は、コンティニュアスモードの最初に、重複信号を活性化する。メモリコアは、重複信号を受けたときに、先頭のロウアドレスおよび次のロウアドレスに応じて一対のメモリブロックを重複して活性化する。このため、メモリコアは、一対のメモリブロックを活性化するか、あるいは１つのメモリブロックを活性化するかを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。コラムアドレスカウンタは、コラムアドレス端子に供給される先頭のコラムアドレスに続く内部コラムアドレスを順次生成する。第１制御信号生成回路は、内部コラムアドレスが２回目の最終アドレスを示したときに、重複信号を非活性化する。このため、メモリコアは、活性化されている一対のメモリブロックの非活性化タイミングを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第１制御信号生成回路は、２回目の最終アドレスに対応するコラムスイッチのオン動作に応答して、重複信号を非活性化する。このため、メモリコアは、活性化されている一対のメモリブロックの非活性化タイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
本発明の半導体記憶装置の別の一形態では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。そして、上位アドレスが２回目の最終アドレスを示すときに、重複信号は非活性化される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、重複信号を正しいタイミングで非活性化できる。
本発明の半導体記憶装置の別の一形態では、第２制御信号生成回路は、コンティニュアスモードの最初にブロック選択信号を出力する。メモリコアは、ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に判定できる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。第２制御信号生成回路は、コラムアドレスが１回目の最終アドレスを示したときに、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に切り替えできる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第２制御信号生成回路は、１回目の最終アドレスに対応するコラムスイッチのオン動作に応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、メモリブロックの切り替えタイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
本発明の半導体記憶装置の別の一形態では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。コラムアドレスの最終アドレスは、最終の上位アドレスに対応する。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。そして、上位アドレスが最終アドレスを示すときに、ブロック選択信号の論理レベルは反転される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、ブロック選択信号を正しいタイミングで反転できる。
本発明の半導体記憶装置の別の一形態では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。ワード制御回路は、コラムアドレス端子に供給される先頭のコラムアドレスが最終アドレスのときに、２本のワード線を重複して活性化する。ワード制御回路は、先頭のコラムアドレスが最終アドレスでないときに、ワード線を１本ずつ順次活性化する。先頭のコラムアドレスに応じてワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
本発明の半導体記憶装置の別の一形態では、第１制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、先頭のロウアドレスおよび次のロウアドレスに応じて重複信号を活性化する。メモリコアは、重複信号を受けたときに、一対のメモリブロックを重複して活性化する。このため、メモリコアは、一対のメモリブロックを活性化するか、あるいは１つのメモリブロックを活性化するかを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、第２制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、ブロック選択信号を出力する。メモリコアは、ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に判定できる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、第２制御信号生成回路は、コラムの最終アドレスに対応するアクセスに応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に切り替えできる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第２制御信号生成回路は、最終アドレスに対応するコラムスイッチのオン動作に応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックの切り替えタイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
本発明の半導体記憶装置の別の一形態では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、データを途切れることなく入出力できる。
本発明の半導体記憶装置の別の一形態では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。メモリコアは、ロウアドレスにより選択される複数のメモリブロックで構成される。コンティニュアスモード中およびアクセスコマンド毎に読み出し動作または書き込み動作を実行する通常動作モード中に、ロウアドレスにより選択される一対のメモリブロックが重複して活性化される。ワード制御回路は、コンティニュアスモード中に、先頭のコラムアドレスが最終アドレスのときに、活性化された一方のメモリブロックのワード線のいずれかを先頭のロウアドレスに応じて活性化し、活性化された他方のメモリブロックのワード線のいずれかを、次のロウアドレスに応じて活性化する。このため、アクセス動作中に一対のメモリブロックが常時活性化される半導体記憶装置において、先頭のコラムアドレスがワード線に接続された最終のメモリセルを示す場合にも、アドレスが連続する２本のワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。
本発明の半導体記憶装置の別の一形態では、ワード制御回路は、コラムアドレスが最終アドレスのときに、一対のメモリブロックのワード線を、先頭のロウアドレスおよび次のロウアドレスに応じてそれぞれ活性化して、これ等ワード線に接続されるメモリセルを順次アクセスする。その後、ワード制御回路は、一対のメモリブロックのワード線を、同じロウアドレスに応じてそれぞれ活性化する。ワード線に接続される最終のメモリセルが最初にアクセスされるケースは、コンティニュアスモードの最初のアクセスに限られる。このため、次のロウアドレス以降、通常動作モード中と同様に、一対のメモリブロックのワード線を、同じロウアドレスに応じてそれぞれ活性化できる。この結果、ワード制御回路を簡易にできる。
本発明の半導体記憶装置の別の一形態では、第１制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、重複信号を活性化する。ワード制御回路は、重複信号を受けたときに、一対のメモリブロックに先頭のロウアドレスおよび次のロウアドレスをそれぞれ供給する。このため、ワード制御回路は、活性化するメモリブロックを重複信号によって容易に判断できる。この結果、ワード制御回路の動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、第１制御信号生成回路は、最終のコラムアドレスに対応するアクセスに応答して、重複信号を非活性化する。このため、ワード制御回路は、活性化されている一対のメモリブロックの非活性化タイミングを容易に判断できる。この結果、ワード制御回路の動作の制御を簡易にできる。
本発明の半導体記憶装置の別の一形態では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第１制御信号生成回路は、最終アドレスに対応するコラムスイッチのオン動作に応答して、重複信号を非活性化する。このため、ワード制御回路は、活性化されている一対のメモリブロックの非活性化タイミングを正確に判断できる。この結果、ワード制御回路の動作の制御を正確にできる。
本発明の半導体記憶装置の別の一形態では、ワード制御回路は、ロウアドレスおよび次のロウアドレスに対応するワード線を同時に活性化する。２つのワード線を同期して活性化することで、ワード制御回路を簡易にできる。
本発明の半導体記憶装置の別の一形態では、クロック端子は、クロックを受信する。データ端子は、メモリセルからの読み出しデータを出力し、メモリセルへの書き込みデータを入力する。読み出しデータは、クロックに同期してデータ端子に順次出力され、書き込みデータは、クロックに同期してデータ端子に順次入力される。クロック同期式の半導体記憶装置においても、データを途切れることなく入出力できる。
【図面の簡単な説明】  図１は、従来のコンティニュアスモードを有する半導体記憶装置の読み出し動作の例を示すタイミング図である。
図２は、従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の例を示すタイミング図である。
図３は、従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示すタイミング図である。
図４は、従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示すタイミング図である。
図５は、本発明の半導体記憶装置の第１の実施形態を示すブロック図である。
図６は、図５に示したメモリブロックＭ０−Ｍ３の要部の詳細を示す回路図である。
図７は、第１の実施形態のコンティニュアスモード中の動作の概要を示す説明図である。
図８は、第１の実施形態において、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示す説明図である。
図９は、第１の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。
図１０は、第１の実施形態のコンティニュアスモード中の別の動作例を示すタイミング図である。
図１１は、本発明の半導体記憶装置の第２の実施形態を示すブロック図である。
図１２は、第２の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。
図１３は、本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
図１４は、第３の実施形態のコンティニュアスモード中の動作の概要を示す説明図である。
図１５は、第３の実施形態において、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示す説明図である。
図１６は、第３の実施形態のＦＣＲＡＭの読み出し動作および書き込み動作の例を示すタイミング図である。
図１７は、第３の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。
図１８は、第１の実施形態のコンティニュアスモード中の別の動作例を示すタイミング図である。
【発明を実施するための最良の形態】  以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。末尾に″Ｚ″の付く信号は、正論理を示している。頭に″／″および末尾に″Ｘ″の付く信号は、負論理を示している。
図５は、本発明の半導体記憶装置の第１の実施形態を示している。
この半導体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）として形成されている。ＦＣＲＡＭは、上述した図１に示したように、クロック信号ＣＬＫの立ち上がりエッジに同期してデータを入出力するＳＤＲ方式を採用している。
ＦＣＲＡＭは、クロックバッファ１０、ＣＥバッファ１２、モードレジスタ１４、アドレスバッファ１６、１８、データ入出力回路２０、制御信号生成回路２２、アドレスラッチ２４、２６、アドレスカウンタ２８、３０、メモリコア３２およびアドレス選択回路３４を有している。
ＦＣＲＡＭは、動作モードとして通常動作モードおよびコンティニュアスモードを有している。通常動作モードでは、読み出しコマンドまたは書き込みコマンド毎に１回の読み出し動作または書き込み動作が実行される。コンティニュアスモードでは、読み出しコマンドまたは書き込みコマンドとともに供給される先頭アドレスに応じて、複数の読み出し動作または書き込み動作が連続して実行される。先頭アドレス以降のアドレスは、アドレスカウンタ２８、３０により順次生成される。
クロックバッファ１０は、外部端子ＣＬＫを介してクロック信号ＣＬＫを受け、受けた信号を内部クロック信号ＩＣＬＫとして出力する。内部クロック信号ＩＣＬＫは、ＣＥバッファ１２およびデータ入出力回路２０等の回路に供給される。ＣＥバッファ１２は、外部端子／ＣＥを介してチップイネーブル信号／ＣＥを受け、内部チップイネーブル信号ＣＥＸおよびアドレスラッチ信号ＡＬＡＴＺを出力する。なお、図示していないが、ＦＣＲＡＭは、ライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥを受ける入力バッファも有している。
モードレジスタ１４は、モードレジスタ設定コマンドとともに供給されるデータ信号ＤＱまたはアドレス信号ＡＤに応じて設定される。モードレジスタ設定コマンドは、通常動作モードで使用しない組み合わせのチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥを受けたときに認識される。モードレジスタ１４は、動作モードがデータ信号ＤＱを連続して入力または出力するコンティニュアスモードに設定されているときに、コンティニュアスモード信号ＣＮＴＭＤＺを活性化する。モードレジスタ１４には、コンティニュアスモードの設定の他、ＣＡＳレイテンシ等が設定される。ＣＡＳレイテンシは、読み出しコマンドを受けてからデータが出力されるまでのクロック数である。
アドレスバッファ１６は、アドレス端子ＡＤ（コラムアドレス端子）を介して、複数ビットからなるアドレス信号の下位ビットＡ００−０７（コラムアドレス）を受け、受けた信号をアドレスラッチ２４に出力する。コラムアドレスＡ００−０７は、後述する図６に示すワード線ＷＬに接続されるメモリセルＭＣを選択するために供給される。
アドレスバッファ１８は、アドレス端子ＡＤ（ロウアドレス端子）を介して、複数ビットからなるアドレス信号の上位ビットＡ０８−１９（ロウアドレス）を受け、受けた信号をアドレスラッチ２６に出力する。ロウアドレスＡ０８−１９は、後述する図６に示すワード線ＷＬを選択するために供給される。この実施形態のＦＣＲＡＭは、ロウアドレスとコラムアドレスを同時に受けるアドレスノンマルチプレクス方式を採用している。
データ入出力回路２０は、メモリセコア３２からの読み出しデータをデータバス線ＤＢを介して受け、受けた読み出しデータをデータ端子ＤＱ（ＤＱ０−１５）に出力する。また、データ入出力回路２０は、書き込みデータをデータ端子ＤＱ（ＤＱ０−１５）を介して受け、受けたデータをデータバスＤＢを介してメモリコア３２に出力する。
データ入出力回路２０は、図示しない並列直列変換回路および直列並列変換回路と、これ等回路に対応する読み出しデータラッチおよび書き込みデータラッチとを有している。並列直列変換回路は、メモリコア３２からデータバス線ＤＢに読み出され、データラッチにラッチされた並列データを直列データに変換する。直列並列変換回路は、データ端子ＤＱから順次供給される直列の書き込みデータを、データラッチにラッチするために並列データに変換する。
制御信号生成回路２２は、コンティニュアスモード中に動作し、チップイネーブル信号ＣＥＸおよびコラムアドレスＣＡ００−０７に応じて、ノーウエイト信号ＮＯＷＡＩＴＺおよびコラム選択信号ＣＬＳＥＬＺを出力する。ノーウエイト信号ＮＯＷＡＩＴＺは、２つのメモリブロックＭ（Ｍ０−Ｍ３のいずれか２つ）を同時に活性化するときに高レベルに変化する。コラム選択信号ＣＬＳＥＬＺは、同時に活性化された２つのメモリブロックＭのうち、データ信号ＤＱを出力または入力するブロックを指定するために、ロウアドレスＲＡ０８の論理レベルに応じて出力される。制御信号生成回路２２は、ノーウエイト信号ＮＯＷＡＩＴＺ（重複信号）を活性化する第１制御信号生成回路およびコラム選択信号ＣＬＳＥＬＺ（ブロック選択信号）を活性化する第２制御信号生成回路として動作する。
アドレスラッチ２４は、アドレスラッチ信号ＡＬＡＴＺに同期してコラムアドレスＡ００−０７をラッチし、ラッチしたアドレスをアドレスカウンタ２８に出力する。アドレスラッチ２６は、アドレスラッチ信号ＡＬＡＴＺに同期してロウアドレスＡ０８−１９をラッチし、ラッチしたアドレスをアドレスカウンタ２８およびアドレス選択回路３４に出力する。
アドレスカウンタ２８（コラムアドレスカウンタ）は、コンティニュアスモードの最初および通常動作モード中に、コラムアドレスＡ００−０７をコラムアドレスＣＡ００−０７として出力する。また、アドレスカウンタ２８は、コンティニュアスモード中に（ＣＮＴＭＤＺ＝高レベル）、内部クロック信号ＩＣＬＫに同期してコラムアドレスＣＡ００−０７を″１″ずつ増加させ、内部コラムアドレスとして出力する。すなわち、アドレスカウンタ２８は、先頭のコラムアドレスＡ００−０７に続く内部コラムアドレスを順次生成する。
アドレスカウンタ３０（ロウアドレスカウンタ）は、コンティニュアスモード中に内部チップイネーブル信号ＣＥＸの活性化を受けて動作する。アドレスカウンタ３０は、コンティニュアス読み出し動作またはコンティニュアス書き込み動作の最初に、ロウアドレスＲＡ０８−１９を″１″増加したアドレスをロウアドレス＋ＲＡ０８−１９（内部ロウアドレス）として出力する。その後、アドレスカウンタ３０は、最終のコラム選択信号ＣＬが活性化されることをコラムアドレスＣＡ００−０７によって判断する毎に、ロウアドレス＋ＲＡ０８−１９を″１″ずつ増加させる。
メモリコア３２は、４つのメモリブロックＭ０−Ｍ３で構成されている。メモリブロックＭ０−Ｍ３は、ロウアドレスＲＡの最上位ビットＡ１９と最下位ビットＡ０８に応じて選択される。メモリコア３２は、コンティニュアスモード中および通常動作モード中に、ロウアドレスＲＡ０−１９、コラムアドレスＣＡ００−０７および図示しない動作制御回路から出力される動作制御信号に応じて、読み出し動作または書き込み動作を実行する。動作制御信号は、例えば、メモリコアＭ０−Ｍ３にアクセス動作を実行させる基本タイミング信号ＲＡＳＺ、ワード線ＷＬを活性化させるワード線活性化信号ＷＴＺ、センスアンプを活性化させるラッチイネーブル信号ＬＥＸ、／ＬＥＸおよびビット線をプリチャージするプリチャージ信号ＢＲＳＸ等である。メモリコア３２は、コンティニュアスモード中、ノーウエイト信号ＮＯＷＡＩＴＺおよびコラム選択信号ＣＬＳＥＬＺに応じて動作する。メモリブロックＭ０−Ｍ３の詳細は、図６に示す。
アドレス選択回路３４は、メモリブロックＭ０−Ｍ３にそれぞれ対応するアドレスセレクタＳＥＬ０−ＳＥＬ３を有している。通常動作モード中に、ロウアドレスＲＡ０８、ＲＡ１９に応じてアドレスセレクタＳＥＬ０−ＳＥＬ３のいずれかが活性化される。活性化されたアドレスセレクタＳＥＬは、ロウアドレスＲＡ０９−１８をロウアドレスＩＲＡ０９−１８として出力する。コンティニュアスモード中の開始時に、ロウアドレスＲＡ０８、ＲＡ１９に応じてアドレスセレクタＳＥＬ０−ＳＥＬ３のいずれか２つが活性化される。活性化された２つのアドレスセレクタＳＥＬは、ロウアドレスＲＡ０９−１８（またはロウアドレス＋ＲＡ０９−１８）をロウアドレスＩＲＡ０９−１８としてそれぞれ出力する。すなわち、コンティニュアスモード中の開始時に２つのメモリブロックが同時にアクセスされ、ロウアドレスＩＲＡ０９−１８に応じたワード線ＷＬが活性化される。このように、アドレス選択回路３４は、コンティニュアスモード中に、先頭のロウアドレスＲＡ０９−１８および次のロウアドレス＋ＲＡ０９−１８に対応するワード線ＷＬを互いに重複して活性化するワード制御回路として動作する。
この後、アドレス選択回路３４は、最終のコラム選択信号ＣＬが２回活性化されたことをコラムアドレスＣＡ００−０７によって判断したとき、アドレスセレクタＳＥＬ０−ＳＥＬ３の一方を非活性化する。活性化されているアドレスセレクタＳＥＬは、ロウアドレス＋ＲＡ０９−１８をロウアドレスＩＲＡ０９−１８として出力する。そして、１つのメモリブロックが順次アクセスされる。
図６は、図５に示したメモリブロックＭ０−Ｍ３の要部の詳細を示している。
各メモリブロックＭ０−Ｍ３は、マトリックス状に配置された複数のダイナミックメモリセルＭＣ、図の縦方向に配線された複数のワード線ＷＬ、および図の横方向に配線された複数のビット線対ＢＬＺ、ＢＬＸを有している。メモリセルＭＣは、ゲートがワード線ＷＬに接続された転送トランジスタと、転送トランジスタを介してビット線ＢＬＺまたはＢＬＸに接続されるキャパシタとを有している。
各プリチャージ回路ＰＲＥは、ビット線対ＢＬＺ、ＢＬＸをそれぞれプリチャージ線ＶＰＲに接続するためのｎＭＯＳトランジスタと、ビット線対ＢＬＺ、ＢＬＸをイコライズするためのｎＭＯＳトランジスタとを有している。ｎＭＯＳトランジスタのゲートは、ビット線リセット信号ＢＲＳＸを受けている。プリチャージ線ＶＰＲは、例えば、内部電源電圧と接地電圧の中間の電圧に設定されている。
各センスアンプＳＡは、入力と出力とを互いに接続した一対のＣＭＯＳインバータで構成されている。ＣＭＯＳインバータの入力は、それぞれビット線ＢＬＺ、ＢＬＸに接続されている。ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、ラッチイネーブル信号ＬＥＸの論理を反転したラッチイネーブル信号／ＬＥＸに接続されている。ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、ラッチイネーブル信号ＬＥＸに接続されている。
センスアンプＳＡは、ラッチイネーブル信号／ＬＥＸ、ＬＥＸがそれぞれ高レベル、低レベルのときに活性化され、ビット線ＢＬＺ、ＢＬＸの電圧差を増幅し、増幅した論理レベルをラッチする。センスアンプＳＡで増幅されたデータは、読み出し動作中にコラムスイッチＣＳＷを介してデータバス線ＤＢに伝達され、書き込み動作中にビット線ＢＬＺ（またはＢＬＸ）を介してメモリセルＭＣに書き込まれる。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡ００−０７のデコード信号に基づいて生成されるコラム選択信号ＣＬの高レベル期間にオンする。この実施形態では、各メモリブロックＭ０−Ｍ３において、データ端子ＤＱ毎に、４つのコラムスイッチＣＳＷは、コラム選択信号ＣＬにより一度に選択され、４ビットの並列データがメモリセルＭＣからデータバス線ＤＢに読み出され、またはデータバス線ＤＢからメモリセルＭＣに書き込まれる。
図７は、第１の実施形態のコンティニュアスモード中の動作の概要を示している。
まず、コンティニュアスモードの最初にアクセスコマンドとともに供給される先頭のロウアドレスＲＡの最下位ビットＡ０８が″Ｌ（低レベル）″のとき、図７（ａ）、（ｂ）に示すように、メモリブロックＭ０またはＭ２が最初にアクセスされる。すなわち、メモリブロックＭ０またはＭ２内の所定のワード線ＷＬ（Ａ）が選択される。
本実施形態では、メモリブロックＭ０−Ｍ３は、ロウアドレスＲＡの最下位ビットＡ０８を用いて識別される。このため、次に選択されるべきワード線ＷＬ（Ａ＋１）は、右隣りのメモリブロックＭ１またはＭ３に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックＭ０、Ｍ１のワード線ＷＬは、アドレス選択回路３４により同時に活性化される（図７（ａ））。あるいは、メモリブロックＭ２、Ｍ３のワード線ＷＬは、同時に活性化される（図７（ｂ））。
先頭のロウアドレスＲＡの最下位ビットＡ０８が″Ｈ（高レベル）″かつ他のビットＡ０９−１８の全てが″Ｈ（高レベル）″でないとき、図７（ｃ）、（ｄ）に示すように、メモリブロックＭ１またはＭ３が最初にアクセスされる。すなわち、最初に選択すべきワード線ＷＬ（Ａ）は、メモリブロックＭ１またはＭ３に存在し、次に選択されるワード線ＷＬ（Ａ＋１）は、左隣りのメモリブロックＭ０またはＭ２に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックＭ１、Ｍ０のワード線ＷＬは、アドレス選択回路３４により同時に活性化される（図７（ｃ））。あるいは、メモリブロックＭ３、Ｍ２のワード線ＷＬは、同時に活性化される（図７（ｄ））。
先頭のロウアドレスＲＡのビットＡ０８−１８が全て″Ｈ″のとき、上述と同様に、コンティニュアスモードのアクセス開始時に、メモリブロックＭ１、Ｍ２のワード線ＷＬは、アドレス選択回路３４により同時に活性化される（図７（ｅ））。あるいは、メモリブロックＭ３、Ｍ０のワード線ＷＬは、同時に活性化される（図７（ｆ））。
図８は、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示している。
例えば、先頭のロウアドレスＲＡの最上位ビットＡ１９が″Ｌ″のとき、メモリブロックＭ０、Ｍ１のワード線ＷＬが同時に活性化され、読み出し動作または書き込み動作が実行される（図７の（ａ）、（ｃ）に対応）。同様に、先頭のロウアドレスＲＡの最上位ビットＡ１９が″Ｈ″のとき、メモリブロックＭ２、Ｍ３のワード線ＷＬが同時に活性化され、読み出し動作または書き込み動作が実行される（図７の（ｂ）、（ｄ）に対応）。
最上位ビットＡ１９が″Ｌ″から″Ｈ″に変わるとき、メモリブロックＭ１、Ｍ２のワード線ＷＬが同時に活性化される（図７の（ｅ）に対応）。最上位ビットＡ１９が″Ｈ″から″Ｌ″に変わるとき、メモリブロックＭ３、Ｍ０のワード線ＷＬが同時に活性化される（図７の（ｆ）に対応）。
図９は、第１の実施形態のコンティニュアスモード中の動作例を示している。
この例では、図５に示したモードレジスタ１４には、コンティニュアスモードを示す情報が予め設定されている。モードレジスタ１４は、コンティニュアスモード信号ＣＮＴＭＤＺを活性化している。ＦＣＲＡＭは、図示しないクロック信号ＣＬＫに同期してチップイネーブル信号／ＣＥの低レベルへの変化を検出したときに、コンティニュアス読み出し動作またはコンティニュアス書き込み動作を開始する。具体的には、ライトイネーブル信号／ＷＥが高レベルのとき、コンティニュアス読み出し動作が開始され、ライトイネーブル信号／ＷＥが低レベルのとき、コンティニュアス書き込み動作が開始される。
例えば、ＦＣＲＡＭは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号／ＣＥとともにメモリブロックＭ１を示すロウアドレスＲＡ０８−１９＝″Ａ″およびコラムアドレスＣＡ００−０７＝″０１″（１６進数）を受ける（図９（ａ））。制御信号生成回路２２は、チップイネーブル信号／ＣＥの立ち下がりエッジに同期してノーウエイト信号ＮＯＷＡＩＴＺおよびコラム選択信号ＣＬＳＥＬＺを高レベルに活性化する（図９（ｂ、ｃ））。
コラム選択信号ＣＬＳＥＬＺは、ロウアドレスの最下位ビットＲＡ０８の論理レベルに応じて高レベルまたは低レベルに変化する。例えば、コラム選択信号ＣＬＳＥＬＺが高レベルのとき、メモリブロックＭ１またはＭ３がアクセスされる。コラム選択信号ＣＬＳＥＬＺが低レベルのとき、メモリブロックＭ０またはＭ２がアクセスされる。この例では、先頭のロウアドレス″Ａ″は、メモリブロックＭ１を示すため、コラム選択信号ＣＬＳＥＬＺは、コンティニュアスアクセスの開始時に高レベルに変化する。
アドレスカウンタ３０は、低レベルのチップセレクト信号ＣＥＸおよび高レベルのコンティニュアスモード信号ＣＮＴＭＤＺにより活性化され、ロウアドレス″Ａ″を″１″増加させたロウアドレス″Ａ＋１（＋ＲＡ０８−１９）″を出力する（図９（ｄ））。ロウアドレス″Ａ＋１″は、メモリブロックＭ０を示すアドレスである。アドレス選択回路３４は、ロウアドレス″Ａ″および″Ａ＋１″を受け、２つのアドレスセレクタＳＥＬ０、ＳＥＬ１を選択する。アドレス選択回路３４は、アドレスセレクタＳＥＬ１からロウアドレス″Ａ（ＩＲＡ０９−１８）″を出力し、アドレスセレクタＳＥＬ０からロウアドレス″Ａ＋１（ＩＲＡ０９−１８）″を出力する。
メモリコア３２は、動作制御回路から出力される基本タイミング信号ＲＡＳＺ等の制御信号に応答して動作する。メモリコア３２は、ノーウエイト信号ＮＯＷＡＩＴＺの活性化を受け、選択されたアドレスセレクタＳＥＬ０、ＳＥＬ１にそれぞれ対応するメモリブロックＭ０、Ｍ１を活性化する。メモリブロックＭ１は、ロウアドレス″Ａ″に対応するワード線ＷＬを活性化する（図９（ｅ））。メモリブロックＭ０は、ロウアドレス″Ａ＋１″に対応するワード線ＷＬを活性化する（図９（ｆ））。メモリブロックＭ０、Ｍ１は、ワード線ＷＬを同時に活性化し（重複して活性化し）、センスアンプＳＡを同時に活性化する。例えば、コンティニュアスアクセスが読み出しアクセスのとき、ワード線ＷＬの選択によりメモリセルＭＣからビット線ＢＬＺまたはＢＬＸにデータが読み出され、センスアンプＳＡによりその信号量が増幅される。
次に、メモリコア３２は、高レベルのコラム選択信号ＣＬＳＥＬＺを受け、先頭のコラムアドレス００−０３（１６進数）に対応するコラム選択信号ＣＬを活性化する（図９（ｇ））。図１に示したように、１回のコラム選択信号ＣＬの活性化により、１つのデータ端子ＤＱ当たり４ビットの読み出しデータがクロック信号ＣＬＫに同期してデータ端子ＤＱに順次出力される（読み出し動作）。あるいは、１回のコラム選択信号ＣＬの活性化により、１つのデータ端子ＤＱ当たり４ビットの書き込みデータがクロック信号ＣＬＫに同期してデータ端子ＤＱに順次入力される（書き込み動作）。すなわち、１つのデータ端子ＤＱ当たり４つのコラムスイッチＣＳＷは、コラムアドレスの上位ビットＡ０２−０７に応じて同時にオンする。この後、次のコラムアドレス０４−０７、０８−１１、．．．に対応するコラム選択信号ＣＬが順次活性化され、メモリコアＭ１のアクセスが実行される（図９（ｈ））。
制御信号生成回路２２は、１回目の最終のコラムアドレスＦＣ−ＦＦに対応するコラム選択信号ＣＬ（最終コラム選択信号）が活性化されたことを検出すると、コラム選択信号ＣＬＳＥＬＺの論理レベルを反転する（図９（ｉ））。すなわち、コラム選択信号ＣＬＳＥＬＺは、１回目の最終コラム選択信号によるコラムスイッチＣＳＷのオン動作に応答して論理レベルを反転する。コラム選択信号ＣＬＳＥＬＺの変化により、データを入出力するメモリブロックＭが切り替えられる。そして、ロウアドレス″Ａ＋１″に対応するメモリブロックＭ０にコラム選択信号ＣＬが順次供給され（図９（ｊ））、データが出力または入力される。
最終のコラムアドレスＦＣ−ＦＦに対応する最終コラム選択信号ＣＬが再び活性化されたとき、活性化されている２本のワード線ＷＬ（Ａ、Ａ＋１）に対するアクセスは、全て完了している。このため、２本のワード線ＷＬはともに非活性化される（図９（ｋ、ｌ））。また、制御信号生成回路２２は、最終のコラムアドレスＦＣ−ＦＦに対応するコラム選択信号ＣＬが再び活性化されたことを検出して、ノーウエイト信号ＮＯＷＡＩＴＺを低レベルに非活性化する（図９（ｍ））。すなわち、制御信号生成回路２２は、コンティニュアスモード中に、２回目の最終コラム選択信号ＣＬに応答してノーウエイト信号ＮＯＷＡＩＴＺを非活性化する。
アドレスカウンタ３０は、ノーウエイト信号ＮＯＷＡＩＴＺの活性化中、最終のコラムアドレスＣＡ００−０７に対応するコラム選択信号ＣＬが２回活性化されたことを検出したときに、ロウアドレス＋ＲＡ０８−１９を″１″増加して″Ａ＋２″にする（図９（ｎ））。そして、ロウアドレスのロウアドレス″Ａ＋２″に対応するメモリブロックＭ１のワード線ＷＬが活性化され、データが順次出力または入力される（図９（ｏ））。すなわち、コンティニュアスモードの最初に２本のワード線ＷＬが活性化され、その後、ワード線ＷＬは１本ずつ活性化される。
この後、最終のコラムアドレスＦＣ−ＦＦに対応するコラム選択信号ＣＬが活性化される毎に、ロウアドレス＋ＲＡ０８−１９が″１″ずつ増加される。具体的には、アドレスカウンタ３０は、ノーウエイト信号ＮＯＷＡＩＴＺの非活性化中に、最終のコラムアドレスＣＡ００−０７に対応するコラム選択信号ＣＬが活性化される毎に、ロウアドレス＋ＲＡ０８−１９を″１″増加する。そして、データは、途切れることなくデータ端子ＤＱに入出力される。
図１０は、第１の実施形態のコンティニュアスモード中の別の動作例を示している。図９と同じ動作については詳細な説明を省略する。
この例では、コンティニュアスモードの最初のアクセス時に供給される先頭のロウアドレスＲＡ０８−１９は、図９と同様にメモリブロックＭ１を示している。先頭のコラムアドレスＣＡ００−０７は、最終のコラム選択信号ＣＬに対応するＦＦ（１６進数）である（図１０（ａ））。
まず、図９と同様に、コンティニュアスアクセスの最初に異なるメモリブロックＭ１、Ｍ０の２本ワード線ＷＬが同時に活性化される（図１０（ｂ、ｃ））。例えば、読み出し動作では、先頭のロウアドレス″Ａ″に対応するワード線ＷＬと、次のロウアドレス″Ａ＋１″に対応するワード線ＷＬとが、同時に活性化される。メモリブロックＭ１、Ｍ０のセンスアンプＳＡが活性化され、読み出しデータが同時に増幅される。
換言すれば、先頭の４ビットの読み出しデータが異なるワード線ＷＬにまたがる場合にも、これ等全ての読み出しデータを予め増幅できる。このため、読み出しデータは、途切れることなくデータ端子ＤＱに出力可能である。
書き込み動作においても、先頭のロウアドレス″Ａ″に対応するワード線ＷＬと、次のロウアドレス″Ａ＋１″に対応するワード線ＷＬとが、同時に活性化されるため、先頭の４ビットの書き込みデータが異なるワード線ＷＬにまたがる場合にも、書き込みデータを連続して入力できる。
メモリブロックＭ１の最終のコラムアドレス（１６進数のＦＣ−ＦＦ）に対応するコラム選択信号ＣＬＳＥＬＺの活性化以降、ＦＣＲＡＭは、上述した図９と同じタイミングで動作する。
以上、本実施形態では、コンティニュアスモード中に、先頭のロウアドレスＲＡおよび次のロウアドレス＋ＲＡに対応するワード線ＷＬは、互いに重複して活性化される。このため、先頭のコラムアドレスＣＡがワード線ＷＬに接続された最終のメモリセルＭＣを示す場合にも、ワード線ＷＬの切り替え動作は不要になる。したがって、ＦＣＲＡＭをアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。
ワード線ＷＬが切り替え中であることをコントローラに通知するウエイト信号およびその制御回路が不要になるため、ＦＣＲＡＭおよびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
先頭のロウアドレスＲＡに続く内部ロウアドレス＋ＲＡがアドレスカウンタ３０により順次生成されるため、先頭のロウアドレスＲＡに続く内部ロウアドレス＋ＲＡに対応して、容易にワード線ＷＬを互いに重複して活性化できる。
コンティニュアスモードの最初のみ２本のワード線ＷＬが活性化され、その後ワード線ＷＬが１本ずつ活性化される。活性化するワード線ＷＬの数を最小限にすることで、ＦＣＲＡＭの消費電力を削減できる。
簡易なアドレスセレクタＳＥＬ０−ＳＥＬ３により、先頭のロウアドレスＲＡまたは内部ロウアドレス＋ＲＡを容易に選択し、メモリブロックＭに出力できる。
ロウアドレスＲＡの最下位ビットＡ０８が、メモリブロックＭの選択に使用される。このため、連続する２つのロウアドレスＲＡに対応するワード線ＷＬを互いに別のメモリブロックＭに割り当てることができる。このため、コンティニュアスモードのアクセスの最初に、ロウアドレスＲＡの異なる２本のワード線ＷＬを容易に重複して活性化できる。また、２本のワード線ＷＬを重複して活性化しても、メモリセルＭＣに保持されているデータが破壊することはない。
メモリコア３２は、制御信号生成回路２２が生成するノーウエイト信号ＮＯＷＡＩＴＺにより、活性化すべきメモリブロックＭを容易に判定できる。この結果、メモリコア３２の動作の制御を簡易にできる。
ノーウエイト信号ＮＯＷＡＩＴＺは、アドレスカウンタ２８が生成するコラムアドレスＣＡが２回目の最終アドレスを示したときに非活性化される。このため、メモリコア３２は、活性化されている一対のメモリブロックＭの非活性化タイミングを容易に判断できる。この結果、メモリコア３２の動作の制御を簡易にできる。
同様に、ノーウエイト信号ＮＯＷＡＩＴＺは、２回目の最終アドレスに対応するコラムスイッチＣＳＷのオン動作に応答して非活性化される。このため、メモリコア３２は、活性化されている一対のメモリブロックＭの非活性化タイミングを正確に判断できる。この結果、メモリコア３２の動作の制御を正確にできる。
メモリコア３２は、制御信号生成回路２２が生成するコラム選択信号ＣＬＳＥＬにより、データを入出力するメモリブロックＭを容易に判定できる。この結果、メモリコア３２の動作の制御を簡易にできる。
コラム選択信号ＣＬＳＥＬの論理レベルは、コラムアドレスＣＡが１回目の最終アドレスを示したときに反転される。このため、メモリコア３２は、データを入出力するメモリブロックＭを容易に切り替えできる。この結果、メモリコア３２の動作の制御を簡易にできる。
同様に、コラム選択信号ＣＬＳＥＬの論理レベルは、１回目の最終アドレスに対応するコラムスイッチＣＳＷのオン動作に応答して反転される。このため、メモリコア３２は、メモリブロックＭの切り替えタイミングを正確に判断できる。この結果、メモリコア３２の動作の制御を正確にできる。
先頭のロウアドレスＲＡおよび次のロウアドレス＋ＲＡに対応するワード線ＷＬを同時に活性化することで、アドレス選択回路３４を簡易にできる。
図１１は、本発明の半導体記憶装置の第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の制御信号生成回路２２およびアドレスカウンタ３０の代わりに、制御信号生成回路２２Ａ（第１および第２制御信号生成回路）およびアドレスカウンタ３０Ａ（ロウアドレスカウンタ）が形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この半導体記憶装置は、コンティニュアスモードを有するクロック同期式のＦＣＲＡＭとして形成されている。メモリコア３２は、読み出しデータを、クロック信号ＣＬＫに同期して、データ端子ＤＱ毎に４ビットずつ出力する。メモリコア３２は、書き込みデータを、クロック信号ＣＬＫに同期して、データ端子ＤＱ毎に４ビットずつ入力する。
制御信号生成回路２２Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスＣＡ００−０７が最終のコラム選択信号ＣＬを示すときのみ、ノーウエイト信号ＮＯＷＡＩＴＺ（重複信号）およびコラム選択信号ＣＬＳＥＬＺ（ブロック選択信号）を出力する。すなわち、ノーウエイト信号ＮＯＷＡＩＴＺおよびコラム選択信号ＣＬＳＥＬＺは、コンティニュアスアクセスの先頭のコラムアドレスＣＡ００−０７が、１６進数でＦＦ、ＦＤ、ＦＥ、ＦＦのときのみ、すなわち、最終のコラムアドレスに対応するときのみ活性化される。
この場合、上述した図１０に示したように、先頭のロウアドレスＡ（ビットＡ０８、Ａ１９）とその次のロウアドレスＡ＋１（ビットＡ０８、Ａ１９）に対応するメモリブロックＭが同時に活性化される。また、先頭のロウアドレスＡに対応するメモリブロックＭにおいて、先頭のロウアドレスＡ（ビットＡ０９−１８）に対応するワード線ＷＬが活性化される。同時に、その次のロウアドレスＡ＋１に対応するメモリブロックＭにおいて、その次のロウアドレスＡ＋１（ビットＡ０９−１８）に対応するワード線ＷＬが活性化される。
アドレスカウンタ３０Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスＣＡ００−０７が最終のコラム選択信号ＣＬを示すときに、先頭のロウアドレスＡ（ＲＡ０８−１９）を″１″増加させて次のロウアドレスＡ＋１（＋ＲＡ０８−１９）を出力する。アドレスカウンタ３０Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスＣＡ００−０７が最終のコラム選択信号ＣＬを示さないときに、先頭のロウアドレスＡ（ＲＡ０８−１９）をロウアドレス＋ＲＡ０８−１９として出力する。この後、アドレスカウンタ３０Ａは、最終のコラムアドレスＣＡ００−０７に対応するコラム選択信号ＣＬが活性化される毎に、ロウアドレス＋ＲＡ０８−１９を″１″増加する。すなわち、アドレスカウンタ３０Ａが出力するロウアドレス＋ＲＡ０８−１９は、第１の実施形態より１つ小さい。
図１２は、第２の実施形態のコンティニュアスモード中の動作例を示している。
この例では、コンティニュアスモードの最初のアクセス時に供給されるコラムアドレスＣＡ００−０７（１６進数のＦＢ）は、最終から２番目のコラム選択信号ＣＬを示す（図１２（ａ））。このため、制御信号生成回路２２は、ノーウエイト信号ＮＯＷＡＩＴＺおよびコラム選択信号ＣＬＳＥＬＺを活性化しない。
アドレスカウンタ３０Ａは、先頭のコラムアドレスＣＡ００−０７（ＦＢ）が最終のコラム選択信号ＣＬに対応しないため、先頭のロウアドレスＲＡ０８−１９（Ａ）をロウアドレス＋ＲＡ０８−１９（Ａ）として出力する（図１２（ｂ））。例えば、先頭のロウアドレスＲＡ０８−１９（Ａ）は、メモリブロックＭ１を示す。
メモリコア３２は、低レベルのノーウエイト信号ＮＯＷＡＩＴＺを受けて、メモリブロックＭ１のみを活性化し、メモリブロックＭ１のワード線ＷＬのみを活性化する。そして、コンティニュアスアクセスが実行される。その後、最終のコラムアドレスＦＦに対応するコラム選択信号ＣＬの活性化毎に、メモリブロックＭおよびワード線ＷＬが切り替えられ、第１の実施形態と同様に、コンティニュアスアクセスが順次実行される。
なお、コンティニュアスモードの最初に供給されるコラムアドレスＣＡ００−０７が、最終のコラム選択信号ＣＬに対応する場合（ＣＡ００−０７＝″ＦＣ″、″ＦＤ″、″ＦＥ″、″ＦＦ″のいずれか）、ＦＣＲＡＭは、図１０と同様に動作する。すなわち、２つのワード線ＷＬが同時に活性化される。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コンティニュアスモードの開始時に、コラムアドレスＣＡ００−０７が、最終のコラム選択信号ＣＬに対応しない場合、ワード線ＷＬは、１本ずつ活性化される。２つのメモリブロックが同時に動作することが防止されるため、動作中の消費電力を削減できる。
図１３は、本発明の半導体記憶装置の第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の制御信号生成回路２２、アドレスカウンタ３０、メモリコア３２およびアドレス選択回路３４の代わりに、制御信号生成回路２２Ｂ（第１制御信号生成回路）、アドレスカウンタ３０Ｂ（ロウアドレスカウンタ）、メモリコア３２Ｂおよびアドレス選択回路３４Ｂ（ワード制御回路）が形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この半導体記憶装置は、コンティニュアスモードを有するクロック同期式のＦＣＲＡＭとして形成されている。
アドレスラッチ回路２４は、コラムアドレスＡ００、０１、０３−０７およびロウアドレスＡ０８を受け、受けたアドレスＡ００、０１、０３−０８をコラムアドレス信号として出力する。アドレスラッチ回路２６は、コラムアドレスＡ０２およびロウアドレスＡ０９−１９を受け、受けたアドレスＡ０２、０９−１９をロウアドレスＲＡ０２、０９−１９として出力する。すなわち、この実施形態では、アドレスＡ０２はロウアドレスとして使用され、アドレスＡ０８は、コラムアドレスとして使用される。
アドレスカウンタ２８は、コラムアドレスＣＡ００、０１、０３−０８を出力する。アドレスカウンタ３０Ａは、ロウアドレスＲＡ０２、０９−１９を″１″増加させたロウアドレス＋ＲＡ０２、０９−１９を出力する。
メモリコア３２Ｂは、４つのメモリブロックＭ０−Ｍ３で構成されている。メモリブロックＭ０−Ｍ３は、ロウアドレスＲＡの最上位ビットＡ１９と最下位ビットＡ０２に応じて選択される。メモリコア３２Ｂは、通常動作モード中およびコンティニュアスモード中に、常に２つのメモリブロックＭを活性化し、コラム選択信号ＣＬを２回連続して活性化する。メモリブロックＭ０−Ｍ３の要部は、上述した図６と同じである。
読み出し動作時に、活性化されたメモリブロックＭからコラム選択信号ＣＬの活性化毎にそれぞれ２ビットずつデータが出力される。読み出しデータは、第１の実施形態と同様に、クロック信号ＣＬＫに同期して、データ端子ＤＱ毎に４ビットずつ出力される。書き込み動作時に、活性化されたメモリブロックＭにコラム選択信号ＣＬの活性化毎にそれぞれ２ビットずつデータが入力される。書き込みデータは、クロック信号ＣＬＫに同期して、データ端子ＤＱ毎に４ビットずつ入力される。
アドレス選択回路３４Ｂは、活性化される２つのメモリブロックＭに対応して、常に２つのアドレスセレクタＳＥＬを活性化し、これ等メモリブロックＭにロウアドレスＩＲＡ０９−１８をそれぞれ出力する。アドレス選択回路３４Ｂは、ノーウエイト信号ＮＯＷＡＩＴＺが活性化されているとき、同時にアクセスされる２つのメモリブロックＭに異なるロウアドレスＩＲＡ０９−１８、＋ＩＲＡ０９−１８を出力し、ノーウエイト信号ＮＯＷＡＩＴＺが非活性化されているとき、２つのメモリブロックＭに同じロウアドレスＩＲＡ０９−１８を出力する。
制御信号生成回路２２Ｂは、コンティニュアスモード中に動作し、チップイネーブル信号ＣＥＸおよびコラムアドレスＣＡ００−０７に応じて、ノーウエイト信号ＮＯＷＡＩＴＺを出力する。制御信号生成回路２２Ｂは、コラム選択信号ＣＬＳＥＬＺを出力しない。ノーウエイト信号ＮＯＷＡＩＴＺは、コンティニュアスモードの最初のアクセス時に、コラムアドレスＣＡ００−０７が最終または最終から２番目のコラム選択信号ＣＬを示すときのみ高レベルに変化する。
図１４は、第３の実施形態のコンティニュアスモード中の動作の概要を示している。
まず、コンティニュアスモードの最初にアクセスコマンドとともに供給される先頭のアドレス信号のビットＡ０２−０８（コラムアドレスＣＡ０３−０８およびロウアドレスＲＡ０２）が全て″Ｈ″で、他のビットＡ０９−１８のいずれかが″Ｌ″のとき、図１４（ａ）、（ｂ）に示すように、メモリブロックＭ１またはＭ３が最初にアクセスされる。すなわち、メモリブロックＭ１またはＭ３内の所定のワード線ＷＬ（Ａ）が選択される。
本実施形態では、メモリブロックＭ０−Ｍ３は、ロウアドレスＲＡの最下位ビットＡ０２を用いて識別される。このため、次に選択されるべきワード線ＷＬ（Ａ＋１）は、左隣りのメモリブロックＭ０またはＭ２に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックＭ０、Ｍ１のワード線ＷＬは、アドレス選択回路３４Ｂにより同時に活性化される（図１４（ａ））。あるいは、メモリブロックＭ２、Ｍ３のワード線ＷＬは、同時に活性化される（図１４（ｂ））。
先頭のアドレス信号のビットＡ０２−１８（コラムアドレスＣＡ０３−０８およびロウアドレスＲＡ０２、０９−１８）が全て″Ｈ″のとき、図１４（ｃ）、（ｄ）に示すように、メモリブロックＭ１またはＭ３が最初にアクセスされる。すなわち、メモリブロックＭ１またはＭ３内の所定のワード線ＷＬ（Ａ）が選択される。
次に選択されるべきワード線ＷＬ（Ａ＋１）は、メモリブロックＭ２またはＭ０に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックＭ１、Ｍ２のワード線ＷＬは、アドレス選択回路３４Ｂにより同時に活性化される（図１４（ｃ））。あるいは、メモリブロックＭ３、Ｍ０のワード線ＷＬは、同時に活性化される（図１４（ｄ））。
図１５は、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示している。
例えば、先頭アドレスＡＤのビットＡ０２−０８が″Ｈ″、ビットＡ１９が″Ｌ″のとき、メモリブロックＭ１、Ｍ０のワード線ＷＬが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ａ）に対応）。同様に、先頭アドレスＡＤのビットＡ０２−０８、１９が″Ｈ″のとき、メモリブロックＭ３、Ｍ２のワード線ＷＬが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｂ）に対応）。
先頭アドレスＡＤのビットＡ０２−１８が″Ｈ″、ビットＡ１９が″Ｌ″のとき、メモリブロックＭ１、Ｍ２のワード線ＷＬが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｃ）に対応）。先頭アドレスＡＤのビットＡ０２−１９が″Ｈ″のとき、メモリブロックＭ３、Ｍ０のワード線ＷＬが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｄ）に対応）。
図１６は、第３の実施形態のＦＣＲＡＭの読み出し動作および書き込み動作の例を示している。
ＦＣＲＡＭは、読み出し動作中、１ビットのデータ端子ＤＱに対して、互いに異なるメモリブロックＭからコラム選択信号ＣＬの活性化毎に２ビットずつデータを読み出し（４ビットの並列データ）、読み出したデータバスＤＢを介してデータラッチにラッチする。データラッチは、受けた並列データを直列データに変換し、クロックに同期してデータ端子ＤＱに順次出力する。
コンティニュアス読み出し動作では、チップイネーブル信号／ＣＥが活性化され、先頭アドレスＡＤ（この例では、Ａ０５）が、ＦＣＲＡＭに供給される（図１６（ａ））。ＦＣＲＡＭは、コラム選択信号ＣＬを２回連続して活性化する（図１６（ｂ））。データバス線ＤＢ１、ＤＢ２には、各ＣＬ毎に、２ビットずつデータが出力される（図１６（ｃ））。そして、アドレスＡ０５に対応するデータＤ０５を含む８つの読み出しデータＤ０４−１１が、データラッチにラッチされる。すなわち、データラッチには、データ端子ＤＱ毎に８アドレス分のデータがラッチされる。ラッチされた並列の読み出しデータは、直列データに変換され、クロック信号ＣＬＫに同期して順次出力される（図１６（ｄ））。
この後、ＦＣＲＡＭは、８クロック毎に、コラム選択信号ＣＬを２回活性化し（図１６（ｅ））、２つのメモリブロックＭから２ビットずつ２回に分けてデータを読み出す（図１６（ｆ））。読み出された並列データは、データラッチにラッチされ、直列データに変換された後、クロック信号ＣＬＫに同期して順次出力される（図１６（ｇ））。
一方、コンティニュアス書き込み動作では、先頭アドレスＡ０５の供給から所定のクロック後に、書き込みデータＤ０５、Ｄ０６、Ｄ０７、．．．がクロック信号ＣＬＫに同期してデータ端子ＤＱに順次供給される（図１６（ｈ））。直列の書き込みデータは、並列データに変換され、データラッチにラッチされる。所定数の書き込みデータがデータラッチにラッチされた後、コラム選択信号ＣＬが２回連続して活性化される（図１６（ｉ））。書き込みデータは、４ビットずつメモリセルＭＣに書き込まれる（図１６（ｊ））。ここで、データバスＤＢ２には、不定の書き込みデータＤ０４が存在する。しかし、データＤ０４に対応するコラム選択信号ＣＬの非活性化、またはデータＤ０４に対応するライトアンプの非活性化により、このデータＤ０４は、メモリセルに書き込まれない。
図１７は、第３の実施形態のコンティニュアスモード中の動作例を示している。
この例では、図１３に示したモードレジスタ１４には、コンティニュアスモードを示す情報が予め設定されている。ＦＣＲＡＭは、図示しないクロック信号ＣＬＫに同期してチップイネーブル信号／ＣＥの低レベルへの変化を検出したときに、コンティニュアス読み出し動作またはコンティニュアス書き込み動作を開始する。
例えば、ＦＣＲＡＭは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号／ＣＥとともにメモリブロックＭ１を示すロウアドレスＲＡ０２、０９−１９＝″Ａ″およびコラムアドレスＣＡ００、０１、０３−０８＝″ＦＣ″（１６進数）を受ける（図１７（ａ））。先頭のコラムアドレスが″ＦＣ″であるため、２回連続して活性化されるコラム選択信号ＣＬに対応するコラムアドレスは、″ＦＣ″、″ＦＤ″、″ＦＥ″、″ＦＦ″である。すなわち、先頭のコラムアドレスＦＣは、最終のコラムアドレスＦＦを含む。このため、制御信号生成回路２２Ｂは、チップイネーブル信号／ＣＥの立ち下がりエッジに同期してノーウエイト信号ＮＯＷＡＩＴＺを高レベルに活性化する（図１７（ｂ））。
アドレスカウンタ３０Ｂは、先頭のコラムアドレスＦＣが２回連続して活性化される最終のコラム選択信号ＣＬを示すため、ロウアドレス″Ａ″を″１″増加させたロウアドレス″Ａ＋１（＋ＲＡ０２、０９−１９）″を出力する（図１７（ｃ））。ロウアドレス″Ａ″は、例えば、メモリブロックＭ１を示すアドレスである。アドレス選択回路３４Ｂは、ノーウエイト信号ＮＯＷＡＩＴＺの活性化を受け、ロウアドレス″Ａ″に応じて、２つのアドレスセレクタＳＥＬ１、ＳＥＬ０を選択する。また、アドレス選択回路３４Ｂは、ノーウエイト信号ＮＯＷＡＩＴＺの活性化を受け、アドレスセレクタＳＥＬ１からロウアドレス″Ａ″を出力し、アドレスセレクタＳＥＬ０からロウアドレス″Ａ＋１″を出力する。
メモリコア３２Ｂは、動作制御回路から出力される基本タイミング信号ＲＡＳＺ等の制御信号に応答して動作する。メモリコア３２Ｂは、選択されたアドレスセレクタＳＥＬ０、ＳＥＬ１にそれぞれ対応するメモリブロックＭ１、Ｍ０を活性化する。メモリブロックＭ１は、ロウアドレス″Ａ″に対応するワード線ＷＬを活性化する（図１７（ｄ））。メモリブロックＭ０は、ロウアドレス″Ａ＋１″に対応するワード線ＷＬを活性化する（図１７（ｅ））。メモリブロックＭ０、Ｍ１は、ワード線ＷＬを同時に活性化し、センスアンプＳＡを同時に活性化する。例えば、コンティニュアスアクセスが読み出しアクセスのとき、ワード線ＷＬの活性化によりメモリセルＭＣからビット線ＢＬＺまたはＢＬＸにデータが読み出され、センスアンプＳＡによりその信号量が増幅される。
次に、メモリコア３２Ｂは、メモリブロックＭ０、Ｍ１のコラム選択信号ＣＬを活性化する（図１７（ｆ、ｇ））。図１６に示したように、１回のコラム選択信号ＣＬの活性化により、データは、メモリブロックＭ０、Ｍ１から２ビットずつ読み出される（読み出し動作）。あるいは、１回のコラム選択信号ＣＬの活性化により、データは、メモリブロックＭ０、Ｍ１に２ビットずつ書き込まれる（書き込み動作）。
メモリブロックＭ０、Ｍ１は、最終のコラムアドレスＦＦに対応するコラム選択信号ＣＬの活性化（コラムスイッチＣＳＷのオン動作）に応答して、ワード線ＷＬを非活性化する（図１７（ｈ、ｉ））。制御信号生成回路２２Ｂは、最終のコラムアドレスＦＦに対応するメモリセルＭＣのアクセス（コラム選択信号ＣＬの活性化）に応答して、ノーウエイト信号ＮＯＷＡＩＴＺを非活性化する（図１７（ｊ））。
アドレス選択回路３４Ｂは、ノーウエイト信号ＮＯＷＡＩＴＺの非活性化を受けた後、アクセスする２つのメモリブロックＭ０、Ｍ１に同じロウアドレスＡ＋１を出力する。この後、通常動作モードと同様に、２つのメモリブロックＭ０、Ｍ１は、同じロウアドレスＡ＋１に対応するワード線ＷＬを活性化する（図１７（ｋ、ｌ））。そして、コラム選択信号ＣＬに同期して、メモリブロックＭ０、Ｍ１から２ビットずつデータが読み出される。あるいは、コラム選択信号ＣＬに同期して、メモリブロックＭ０、Ｍ１に２ビットずつデータが書き込まれる。すなわち、データが途切れることなくコンティニュアスアクセスが実行される。
図１８は、第３の実施形態のコンティニュアスモード中の別の動作例を示している。図１７と同じ動作については詳細な説明を省略する。
この例では、ＦＣＲＡＭは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号／ＣＥとともにメモリブロックＭ１を示すロウアドレスＲＡ０２、０９−１９＝″Ａ″およびコラムアドレスＣＡ００、０１、０３−０８＝″ＦＢ″（１６進数）を受ける（図１８（ａ））。先頭のコラムアドレスＦＢは、２回連続して活性化される最終のコラム選択信号ＣＬに対応していない。このため、制御信号生成回路２２Ｂは、ノーウエイト信号ＮＯＷＡＩＴＺを活性化しない（図１８（ｂ））。
アドレスカウンタ３０Ｂは、先頭のコラムアドレスＣＡ００、０１、０３−０８（ＦＢ）が２回連続して活性化される最終のコラム選択信号ＣＬに対応しないため、先頭のロウアドレスＲＡ０２、０９−１９（Ａ）をロウアドレス＋ＲＡ０２、０９−１９（Ａ）として出力する（図１８（ｃ））。ロウアドレス″Ａ″は、例えば、メモリブロックＭ１を示すアドレスである。アドレス選択回路３４Ｂは、通常動作モード中と同様に、ロウアドレス″Ａ″に応じて、２つのアドレスセレクタＳＥＬ１、ＳＥＬ０を選択する。また、アドレス選択回路３４Ｂは、アドレスセレクタＳＥＬ１、ＳＥＬ０からロウアドレス″Ａ″を出力する。
メモリコア３２Ｂは、選択されたアドレスセレクタＳＥＬ０、ＳＥＬ１にそれぞれ対応するメモリブロックＭ１、Ｍ０を活性化する。メモリブロックＭ１、Ｍ０は、ロウアドレス″Ａ″に対応するワード線ＷＬを同時に活性化する（図１８（ｄ、ｅ））。この後、メモリブロックＭ０、Ｍ１のコラム選択信号ＣＬを活性化され、読み出しデータが順次読み出される（図１８（ｆ、ｇ））。あるいは、書き込みデータが順次メモリブロックＭ０、Ｍ１に書き込まれる。
メモリブロックＭ０、Ｍ１のワード線ＷＬは、最終のコラムアドレスＦＦに対応するコラム選択信号ＣＬの活性化に応答して非活性化される（図１８（ｈ、ｉ））。アドレスカウンタ３０Ｂは、最終のコラムアドレスＦＦに対応するコラム選択信号ＣＬの活性化に応答してロウアドレス＋ＲＡ０２、０９−１９（＝Ａ）を″１″増加して″Ａ＋１″に変更する（図１８（ｊ））。この後、通常動作モードと同様に、２つのメモリブロックＭ０、Ｍ１は、同じロウアドレスＡ＋１に対応するワード線ＷＬを活性化する（図１８（ｋ、ｌ））。そして、コラム選択信号ＣＬに同期して、メモリブロックＭ０、Ｍ１から２ビットずつデータが読み出される。あるいは、コラム選択信号ＣＬに同期して、メモリブロックＭ０、Ｍ１に２ビットずつデータが書き込まれる。すなわち、データが途切れることなくコンティニュアスアクセスが実行される。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、通常動作モード中に２つのメモリブロックＭが同時に活性化されるＦＣＲＡＭにおいても、読み出しデータまたは書き込みデータが途切れることなくコンティニュアスアクセスを実行できる。
具体的には、コラムアドレスＣＡが最終アドレスに対応するときに、一対のメモリブロックＭのワード線ＷＬを、先頭のロウアドレスＲＡおよび次のロウアドレス＋ＲＡに応じてそれぞれ活性化することで、データを途切れることなく入出力できる。その後の動作は、通常動作モードと同様に、一対のメモリブロックＭのワード線ＷＬを、同じロウアドレス＋ＲＡに応じてそれぞれ活性化すればよいため、アドレス選択回路３４Ｂを簡易にできる。
なお、上述した実施形態では、本発明をＦＣＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＳＤＲＡＭまたはクロック同期式のフラッシュメモリに適用してもよい。
上述した実施形態では、本発明をＳＤＲ方式のＦＣＲＡＭに適用し例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジの両方に同期してデータを入出力するＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式のＦＣＲＡＭ、ＳＤＲＡＭまたはフラッシュメモリに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用の可能性】
本発明の半導体記憶装置では、先頭アドレスがワード線に接続された最終のメモリセルを示す場合にも、ワード線の切り替え動作は不要になり、異なるワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。また、ワード線が切り替え中であることをコントローラに通知する信号および制御回路が不要になるため、半導体記憶装置およびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
本発明の半導体記憶装置では、次のロウアドレス以降、ワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
本発明の半導体記憶装置では、先頭のコラムアドレスが最終アドレスでないときに、ワード線を１本ずつ順次活性化することで、半導体記憶装置の消費電力を削減できる。
本発明の半導体記憶装置では、アドレスセレクタにより、先頭のロウアドレスまたは次のロウアドレスのいずれかを所定のメモリブロックに容易に供給できる。
本発明の半導体記憶装置では、連続する２つのロウアドレスに対応するワード線を互いに別のメモリブロックに割り当てることで、コンティニュアスモードのアクセスの最初に、ロウアドレスの異なる２本のワード線を容易に重複して活性化できる。
本発明の半導体記憶装置では、コンティニュアスモードの最初に、重複信号を活性化することで、メモリコアは、一対のメモリブロックを活性化するか、あるいは１つのメモリブロックを活性化するかを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置では、内部コラムアドレスが２回目の最終アドレスを示したときに、重複信号を非活性化することで、メモリコアは、活性化されている一対のメモリブロックの非活性化タイミングを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置では、２回目の最終アドレスに対応するコラムスイッチのオン動作に応答して、重複信号を非活性化することで、メモリコアは、活性化されている一対のメモリブロックの非活性化タイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
本発明の半導体記憶装置では、ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定することで、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に判定できる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置では、コラムアドレスが１回目の最終アドレスを示したときに、ブロック選択信号の論理レベルを反転することで、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に切り替えできる。この結果、メモリコアの動作の制御を簡易にできる。
本発明の半導体記憶装置では、１回目の最終アドレスに対応するコラムスイッチのオン動作に応答して、ブロック選択信号の論理レベルを反転することで、メモリコアは、メモリブロックの切り替えタイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
本発明の半導体記憶装置では、アクセス動作中に一対のメモリブロックが常時活性化される製品においても、データを途切れることなく入出力でき、データ転送レートの低下を防止できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005004164.tif 000019
【図１８】
2005004164.tif 000020
【手続補正書】
【提出日】平成17年4月1日(2005.4.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに異なるワード線を順次活性化し、データを連続して出力または入力するコンティニュアスモードを有する半導体記憶装置であって、
前記ワード線にそれぞれ接続される複数のメモリセルを有するメモリコアと、
前記ワード線を選択するためのロウアドレスを受信するロウアドレス端子と、
コンティニュアスモード中に、先頭の前記ロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化するワード制御回路とを備えていることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記コンティニュアスモード中に、前記アドレス端子に供給される先頭の前記ロウアドレスに続く内部ロウアドレスを順次生成するロウアドレスカウンタを備え、
前記ワード制御回路は、前記ロウアドレスおよび前記内部ロウアドレスに対応する前記ワード線を互いに重複して活性化することを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記ワード制御回路は、前記コンティニュアスモードの最初に２本の前記ワード線を活性化して、これ等ワード線に接続されるメモリセルを順次アクセスし、その後、前記ワード線を１本ずつ活性化することを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置において、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、
前記ワード制御回路は、前記メモリブロックにそれぞれ対応し、前記ロウアドレスにより活性化され、前記ロウアドレスまたは前記次のロウアドレスのいずれかを選択的に出力する複数のアドレスセレクタを備え、
前記アドレスセレクタから前記ロウアドレスまたは前記次のロウアドレスを受ける前記メモリブロックは、重複して活性化されることを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子を備え、
前記ワード制御回路は、前記コラムアドレス端子に供給される先頭の前記コラムアドレスが最終アドレスのときに、２本の前記ワード線を重複して活性化し、先頭の前記コラムアドレスが最終アドレスでないときに、前記ワード線を１本ずつ順次活性化することを特徴とする半導体記憶装置。
【請求項６】
請求項１の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、
前記コンティニュアスモード中およびアクセスコマンド毎に読み出し動作または書き込み動作を実行する通常動作モード中に、前記ロウアドレスにより選択される一対の前記メモリブロックが重複して活性化され、
前記ワード制御回路は、前記コンティニュアスモード中に、先頭の前記コラムアドレスが最終アドレスのときに、活性化された一方の前記メモリブロックの前記ワード線のいずれかを先頭の前記ロウアドレスに応じて活性化し、活性化された他方の前記メモリブロックの前記ワード線のいずれかを、次のロウアドレスに応じて活性化することを特徴とすることを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置において、
ワード制御回路は、前記ロウアドレスおよび次のロウアドレスに対応するワード線を同時に活性化することを特徴とする半導体記憶装置。
【請求項８】
請求項１の半導体記憶装置において、
クロックを受信するクロック端子と、
前記メモリセルからの読み出しデータを出力し、前記メモリセルへの書き込みデータを入力するデータ端子を備え、
前記読み出しデータは、前記クロックに同期して前記データ端子に順次出力され、前記書き込みデータは、前記クロックに同期して前記データ端子に順次入力されることを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出しデータを連続して出力し、あるいは書き込みデータを連続して入力するコンティニュアスモードを有する半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、SDRAM等のクロック同期式の半導体記憶装置は、クロックに同期して読み出しデータを連続して出力し、あるいは書き込みデータを連続して入力するバーストモードあるいはコンティニュアスモードを有している。この種の動作モードを有する半導体記憶装置は、外部端子を介して受ける先頭アドレスに続く内部アドレスを順次生成するアドレスカウンタを有している。そして、アドレスカウンタにより生成される内部アドレスが示すデータを順次出力または入力する。
【０００３】
バーストモードは、１本のワード線に接続される複数のメモリセルからデータを順次読み出し、またはこれ等メモリセルにデータを順次書き込む動作モードである（例えば、特許文献１）。バーストモードを有する半導体記憶装置では、データの出力数または入力数が、バースト長として予め設定される。
【０００４】
コンティニュアスモードは、複数のワード線にそれぞれ接続されるメモリセルからデータを順次読み出し、またはこれ等メモリセルにデータを順次書き込む動作モードである。コンティニュアスモードでは、バースト長は決まっていない。全てのアドレスのデータは、チップを活性化し続けることで連続して入出力可能である。
【特許文献１】特開平９−１０６６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１は、コンティニュアスモードを有する半導体記憶装置の読み出し動作および書き込み動作の例を示している。
【０００６】
この半導体記憶装置は、クロック信号CLKの立ち上がりエッジに同期してデータを入出力する。一般に、この種の方式は、SDR（Single Data Rate）方式と称されている。
【０００７】
この例では、１ビットのデータ端子DQに対して４ビットの並列データがメモリアレイから同時に読み出され、データバスDBを介してデータラッチにラッチされる。データラッチは、受けた並列データを直列データに変換し、クロックに同期してデータ端子DQに順次出力する。
【０００８】
コンティニュアス読み出し動作では、まず、チップイネーブル信号/CEが活性化され、読み出すデータの先頭アドレスを示すアドレス信号AD（この例では、A05）が、半導体記憶装置に供給される（図１（ａ））。半導体記憶装置の内部回路は、メモリアレイ内の所定のビット線をデータバス線DB（DB1、DB2）にそれぞれ接続するために、コラム選択信号CLを２回連続して活性化する（図１（ｂ））。コラム選択信号CLの活性化により、アドレスA05に対応するデータD05を含む４つの読み出しデータD04-07およびそれに続くアドレスA08-11に対応する４つの読み出しデータD08-11が、データバス線DB1、DB2に伝達され、データラッチにラッチされる（図１（ｃ、ｄ））。すなわち、データラッチには、データ端子DQ毎に８アドレス分のデータがラッチされる。
【０００９】
この後、ラッチされた並列の読み出しデータは、直列データに変換され、クロック信号
CLKに同期して順次出力される（図１（ｅ））。読み出しデータD05-07が全て出力された後、次のアドレス（A12-15）に対応するコラム選択信号CLが活性化され、読み出しデータD12-15がデータラッチにラッチされる（図１（ｆ））。ラッチされた読み出しデータは、直列データに変換され、クロック信号CLKに同期して順次出力される。
【００１０】
一方、コンティニュアス書き込み動作では、先頭アドレスA05の供給から所定のクロック後に、書き込みデータD05、D06、D07、...がクロック信号CLKに同期してデータ端子DQに順次供給される（図１（ｇ））。直列の書き込みデータは、並列データに変換され、データラッチにラッチされる。所定数の書き込みデータがデータラッチにラッチされた後、コラム選択信号CLが活性化され、データバスDBを介してメモリセルに書き込まれる（図１（ｈ、ｉ））。ここで、データバスDB2には、不定の書き込みデータD04が存在する。しかし、データD04に対応するコラム選択信号CLの非活性化、またはデータD04に対応するライトアンプの非活性化により、このデータD04は、メモリセルに書き込まれない。
【００１１】
図２は、コンティニュアス読み出し動作におけるワード線の切り替え動作例を示している。
【００１２】
コンティニュアスモードでは、複数のワード線に接続されるメモリセルからデータを連続して読み出すために、ワード線を切り替える必要がある。図中、クロック信号CLKに付した00〜n-1は、出力データのコラムアドレスを示している。すなわち、この例では、コラムアドレスは、ｎ通りある。
【００１３】
ワード線WLmは、コラムアドレスの最後の４ビットn-4〜n-1（最終アドレス）に対応するデータDn-4〜Dn-1がデータラッチにラッチされた後（図２（ａ））、非活性化される（図２（ｂ））。次のワード線WLm+1は、ワード線WLmの非活性化から所定期間後に活性化される（図２（ｃ））。
【００１４】
ワード線WLmの非活性化およびワード線WLm+1の活性化は、クロック信号CLKに同期することなく、チップ内部で生成されるタイミングで行われる。コラム選択信号CLは、４クロック毎に活性化される。ワード線WLmの非活性化および次のワード線WLm+1の活性化は、この４クロックサイクルの間に行われる。一方、読み出しデータは、コラム選択信号CLの活性化毎に４ビット読み出され、途切れることなくデータ端子DQに出力される。
【００１５】
図３は、コンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示している。
【００１６】
この例では、コラムアドレスの最終アドレスn-1が、先頭アドレスとして供給される（図３（ａ））。まず、コラムアドレスとともに供給されるロウアドレスに対応するワード線WLmが活性化される（図３（ｂ））。次に、最終アドレスn-1に対応するコラム選択信号CLが、活性化される（図３（ｃ））。最終アドレスn-1を含む４アドレス分の読み出しデータDn-4〜Dn-1は、メモリセルからデータバス線DB1に読み出され、データラッチにラッチされる（図３（ｄ））。
【００１７】
先頭アドレスがコラムの最終アドレスn-1のため、次の４つのコラムアドレスに対応するデータは、ワード線を切り替えてから読み出す必要がある。このため、２番目のコラム選択信号CLは、図１と異なり、最初のコラム選択信号CLに連続して活性化できない。
【００１８】
ワード線WLmは、上述した図２と同様に、最初のコラム選択信号CLの立ち下がりエッジに同期して非活性化される（図３（ｅ））。この後、次のワード線WLm+1が活性化される（図３（ｆ））。
【００１９】
２番目のコラム選択信号CLは、ワード線WLm+1が活性化された後に活性化される（図３（ｇ））。そして、コラムアドレス00-03（ワード線WLm+1）に対応するデータD00-D03は、データバスDB2を介してデータラッチにラッチされる（図３（ｈ））。ワード線WLの切り替え動作からデータを出力するまでに４クロック必要である。このため、ワード線WLm+1に対応する最初の読み出しデータD00は、データDn-1を出力するクロック信号から３クロック空けて出力される（図３（ｉ））。
【００２０】
このように、コンティニュアス読み出し動作において、コラムの最終アドレス付近のアドレスが先頭アドレスに指定される場合、最初のワード線WLmに対応するデータを出力してから次のワード線WLm+1に対応するデータを出力するまでに空白の期間が生じる。
【００２１】
半導体記憶装置は、自身をアクセスするコントローラにデータの空白期間を伝えるため、ウエイト信号/WAITを出力する必要がある（図３（ｊ））。このため、コントローラには、ウエイト信号/WAITの制御回路が必要になる。したがって、コントローラによる半導体記憶装置の制御は複雑になる。さらに、ウエイト信号/WAIT用の端子が、半導体記憶装置およびコントローラに必要になるため、チップサイズはともに増加する。
【００２２】
図４は、コンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示している。
【００２３】
この例では、最終のコラムアドレスn-1の１つ前のアドレスが、先頭アドレスとして供給される（図４（ａ））。このとき、半導体記憶装置は、２クロック分のウエイト信号/WAITを出力しなくてはならない（図４（ｂ））。
【００２４】
一般には、ｋビットの並列データをメモリアレイから一度に読み出し、あるいはメモリアレイに一度に書き込む場合、半導体記憶装置は、先頭アドレスが（最終コラムアドレス−（ｋ−１））以降のとき、ウエイト信号/WAITを出力して、読み出しデータの出力を遅らせなくてはならない。
【００２５】
本発明の目的は、コンティニュアスモード中に、データを途切れることなく入出力することにある。
【００２６】
本発明の別の目的は、コンティニュアスモード中の消費電力を削減することにある。
【課題を解決するための手段】
【００２７】
本発明の半導体記憶装置の一形態では、半導体記憶装置は、互いに異なるワード線を順次活性化し、データを連続して出力または入力するコンティニュアスモードを有する。メモリコアは、ワード線にそれぞれ接続される複数のメモリセルを有する。ワード線は、ロウアドレス端子で受信するロウアドレスに応じて選択される。ワード制御回路は、コンティニュアスモード中に、先頭のロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化する。このため、先頭アドレスがワード線に接続された最終のメモリセルを示す場合にも、ワード線の切り替え動作は不要になり、異なるワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。また、ワード線が切り替え中であることをコントローラに通知する信号および制御回路が不要になるため、半導体記憶装置およびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
【００２８】
本発明の半導体記憶装置の別の一形態では、ロウアドレスカウンタは、コンティニュアスモード中に、アドレス端子に供給される先頭のロウアドレスに続く内部ロウアドレスを順次生成する。このため、ワード制御回路は、ロウアドレスおよび内部ロウアドレスに対応して、容易にワード線を互いに重複して活性化できる。
【００２９】
本発明の半導体記憶装置の別の一形態では、ワード制御回路は、コンティニュアスモードの最初に２本のワード線を活性化して、これ等ワード線に接続されるメモリセルを順次アクセスする。その後、ワード制御回路は、ワード線を１本ずつ活性化する。ワード線に接続される最終のメモリセルが最初にアクセスされるケースは、コンティニュアスモードの最初のアクセスに限られる。このため、次のロウアドレス以降、ワード線を１本ずつ活性化しても、入出力されるデータが途切れることはない。ワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
【００３０】
本発明の半導体記憶装置の別の一形態では、メモリコアは、ロウアドレスにより選択される複数のメモリブロックで構成される。ワード制御回路は、メモリブロックにそれぞれ対応する複数のアドレスセレクタを有する。各アドレスセレクタは、ロウアドレスにより活性化され、先頭のロウアドレスまたは次のロウアドレスのいずれかを選択的に出力する。アドレスセレクタから先頭のロウアドレスまたは次のロウアドレスを受けるメモリブロックは、重複して活性化される。このように、アドレスセレクタにより、先頭のロウアドレスまたは次のロウアドレスのいずれかを所定のメモリブロックに容易に供給できる。
【００３１】
本発明の半導体記憶装置の別の一形態では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。ワード制御回路は、コラムアドレス端子に供給される先頭のコラムアドレスが最終アドレスのときに、２本のワード線を重複して活性化する。ワード制御回路は、先頭のコラムアドレスが最終アドレスでないときに、ワード線を１本ずつ順次活性化する。先頭のコラムアドレスに応じてワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
【００３２】
本発明の半導体記憶装置の別の一形態では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。メモリコアは、ロウアドレスにより選択される複数のメモリブロックで構成される。コンティニュアスモード中およびアクセスコマンド毎に読み出し動作または書き込み動作を実行する通常動作モード中に、ロウアドレスにより選択される一対のメモリブロックが重複して活性化される。ワード制御回路は、コンティニュアスモード中に、先頭のコラムアドレスが最終アドレスのときに、活性化された一方のメモリブロックのワード線のいずれかを先頭のロウアドレスに応じて活性化し、活性化された他方のメモリブロックのワード線のいずれかを、次のロウアドレスに応じて活性化する。このため、アクセス動作中に一対のメモリブロックが常時活性化される半導体記憶装置において、先頭のコラムアドレスがワード線に接続された最終のメモリセルを示す場合にも、アドレスが連続する２本のワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。
【００３３】
本発明の半導体記憶装置の別の一形態では、ワード制御回路は、ロウアドレスおよび次のロウアドレスに対応するワード線を同時に活性化する。２つのワード線を同期して活性化することで、ワード制御回路を簡易にできる。
【００３４】
本発明の半導体記憶装置の別の一形態では、クロック端子は、クロックを受信する。データ端子は、メモリセルからの読み出しデータを出力し、メモリセルへの書き込みデータを入力する。読み出しデータは、クロックに同期してデータ端子に順次出力され、書き込みデータは、クロックに同期してデータ端子に順次入力される。クロック同期式の半導体記憶装置においても、データを途切れることなく入出力できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。末尾に"Z"の付く信号は、正論理を示している。頭に"/"および末尾に"X"の付く信号は、負論理を示している。
【００３６】
図５は、本発明の半導体記憶装置の第１の実施形態を示している。
【００３７】
この半導体記憶装置は、シリコン基板上にCMOSプロセスを使用してクロック同期式のFCRAM（Fast Cycle RAM）として形成されている。FCRAMは、上述した図１に示したように、クロック信号CLKの立ち上がりエッジに同期してデータを入出力するSDR方式を採用している。
【００３８】
FCRAMは、クロックバッファ１０、CEバッファ１２、モードレジスタ１４、アドレスバッファ１６、１８、データ入出力回路２０、制御信号生成回路２２、アドレスラッチ２４、２６、アドレスカウンタ２８、３０、メモリコア３２およびアドレス選択回路３４を有している。
【００３９】
FCRAMは、動作モードとして通常動作モードおよびコンティニュアスモードを有している。通常動作モードでは、読み出しコマンドまたは書き込みコマンド毎に１回の読み出し動作または書き込み動作が実行される。コンティニュアスモードでは、読み出しコマンドまたは書き込みコマンドとともに供給される先頭アドレスに応じて、複数の読み出し動作または書き込み動作が連続して実行される。先頭アドレス以降のアドレスは、アドレスカウンタ２８、３０により順次生成される。
【００４０】
クロックバッファ１０は、外部端子CLKを介してクロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして出力する。内部クロック信号ICLKは、CEバッファ１２およびデータ入出力回路２０等の回路に供給される。CEバッファ１２は、外部端子/CEを介してチップイネーブル信号/CEを受け、内部チップイネーブル信号CEXおよびアドレスラッチ信号ALATZを出力する。なお、図示していないが、FCRAMは、ライトイネーブル信号/WEおよび出力イネーブル信号/OEを受ける入力バッファも有している。
【００４１】
モードレジスタ１４は、モードレジスタ設定コマンドとともに供給されるデータ信号DQまたはアドレス信号ADに応じて設定される。モードレジスタ設定コマンドは、通常動作モードで使用しない組み合わせのチップイネーブル信号/CE、ライトイネーブル信号/WE、出力イネーブル信号/OEを受けたときに認識される。モードレジスタ１４は、動作モードがデータ信号DQを連続して入力または出力するコンティニュアスモードに設定されているときに、コンティニュアスモード信号CNTMDZを活性化する。モードレジスタ１４には、コンティニュアスモードの設定の他、CASレイテンシ等が設定される。CASレイテンシは、読み出しコマンドを受けてからデータが出力されるまでのクロック数である。
【００４２】
アドレスバッファ１６は、アドレス端子AD（コラムアドレス端子）を介して、複数ビットからなるアドレス信号の下位ビットA00-07（コラムアドレス）を受け、受けた信号をアドレスラッチ２４に出力する。コラムアドレスA00-07は、後述する図６に示すワード線WLに接続されるメモリセルMCを選択するために供給される。
【００４３】
アドレスバッファ１８は、アドレス端子AD（ロウアドレス端子）を介して、複数ビットからなるアドレス信号の上位ビットA08-19（ロウアドレス）を受け、受けた信号をアドレスラッチ２６に出力する。ロウアドレスA08-19は、後述する図６に示すワード線WLを選択するために供給される。この実施形態のFCRAMは、ロウアドレスとコラムアドレスを同時に受けるアドレスノンマルチプレクス方式を採用している。
【００４４】
データ入出力回路２０は、メモリセコア３２からの読み出しデータをデータバス線DBを介して受け、受けた読み出しデータをデータ端子DQ（DQ0-15）に出力する。また、データ入出力回路２０は、書き込みデータをデータ端子DQ（DQ0-15）を介して受け、受けたデータをデータバスDBを介してメモリコア３２に出力する。
【００４５】
データ入出力回路２０は、図示しない並列直列変換回路および直列並列変換回路と、これ等回路に対応する読み出しデータラッチおよび書き込みデータラッチとを有している。並列直列変換回路は、メモリコア３２からデータバス線DBに読み出され、データラッチにラッチされた並列データを直列データに変換する。直列並列変換回路は、データ端子DQから順次供給される直列の書き込みデータを、データラッチにラッチするために並列データに変換する。
【００４６】
制御信号生成回路２２は、コンティニュアスモード中に動作し、チップイネーブル信号CEXおよびコラムアドレスCA00-07に応じて、ノーウエイト信号NOWAITZおよびコラム選択信号CLSELZを出力する。ノーウエイト信号NOWAITZは、２つのメモリブロックM（M0-M3のいずれか２つ）を同時に活性化するときに高レベルに変化する。コラム選択信号CLSELZは、同時に活性化された２つのメモリブロックMのうち、データ信号DQを出力または入力するブロックを指定するために、ロウアドレスRA08の論理レベルに応じて出力される。制御信号生成回路２２は、ノーウエイト信号NOWAITZ（重複信号）を活性化する第１制御信号生成回路およびコラム選択信号CLSELZ（ブロック選択信号）を活性化する第２制御信号生成回路として動作する。
【００４７】
アドレスラッチ２４は、アドレスラッチ信号ALATZに同期してコラムアドレスA00-07をラッチし、ラッチしたアドレスをアドレスカウンタ２８に出力する。アドレスラッチ２６は、アドレスラッチ信号ALATZに同期してロウアドレスA08-19をラッチし、ラッチしたアドレスをアドレスカウンタ２８およびアドレス選択回路３４に出力する。
【００４８】
アドレスカウンタ２８（コラムアドレスカウンタ）は、コンティニュアスモードの最初および通常動作モード中に、コラムアドレスA00-07をコラムアドレスCA00-07として出力する。また、アドレスカウンタ２８は、コンティニュアスモード中に（CNTMDZ＝高レベル）、内部クロック信号ICLKに同期してコラムアドレスCA00-07を"１"ずつ増加させ、内部コラムアドレスとして出力する。すなわち、アドレスカウンタ２８は、先頭のコラムアドレスA00-07に続く内部コラムアドレスを順次生成する。
【００４９】
アドレスカウンタ３０（ロウアドレスカウンタ）は、コンティニュアスモード中に内部チップイネーブル信号CEXの活性化を受けて動作する。アドレスカウンタ３０は、コンティニュアス読み出し動作またはコンティニュアス書き込み動作の最初に、ロウアドレスRA08-19を"１"増加したアドレスをロウアドレス+RA08-19（内部ロウアドレス）として出力する。その後、アドレスカウンタ３０は、最終のコラム選択信号CLが活性化されることをコラムアドレスCA00-07によって判断する毎に、ロウアドレス+RA08-19を"１"ずつ増加させる。
【００５０】
メモリコア３２は、４つのメモリブロックM0-M3で構成されている。メモリブロックM0-M3は、ロウアドレスRAの最上位ビットA19と最下位ビットA08に応じて選択される。メモリコア３２は、コンティニュアスモード中および通常動作モード中に、ロウアドレスRA0-19、コラムアドレスCA00-07および図示しない動作制御回路から出力される動作制御信号に応じて、読み出し動作または書き込み動作を実行する。動作制御信号は、例えば、メモリコアM0-M3にアクセス動作を実行させる基本タイミング信号RASZ、ワード線WLを活性化させるワード線活性化信号WTZ、センスアンプを活性化させるラッチイネーブル信号LEX、/LEXおよびビット線をプリチャージするプリチャージ信号BRSX等である。メモリコア３２は、コンティニュアスモード中、ノーウエイト信号NOWAITZおよびコラム選択信号CLSELZに応じて動作する。メモリブロックM0-M3の詳細は、図６に示す。
【００５１】
アドレス選択回路３４は、メモリブロックM0-M3にそれぞれ対応するアドレスセレクタSEL0-SEL3を有している。通常動作モード中に、ロウアドレスRA08、RA19に応じてアドレスセレクタSEL0-SEL3のいずれかが活性化される。活性化されたアドレスセレクタSELは、ロウアドレスRA09-18をロウアドレスIRA09-18として出力する。コンティニュアスモード中の開始時に、ロウアドレスRA08、RA19に応じてアドレスセレクタSEL0-SEL3のいずれか２つが活性化される。活性化された２つのアドレスセレクタSELは、ロウアドレスRA09-18（またはロウアドレス+RA09-18）をロウアドレスIRA09-18としてそれぞれ出力する。すなわち、コンティニュアスモード中の開始時に２つのメモリブロックが同時にアクセスされ、ロウアドレスIRA09-18に応じたワード線WLが活性化される。このように、アドレス選択回路３４は、コンティニュアスモード中に、先頭のロウアドレスRA09-18および次のロウアドレス+RA09-18に対応するワード線WLを互いに重複して活性化するワード制御回路として動作する。
【００５２】
この後、アドレス選択回路３４は、最終のコラム選択信号CLが２回活性化されたことをコラムアドレスCA00-07によって判断したとき、アドレスセレクタSEL0-SEL3の一方を非活性化する。活性化されているアドレスセレクタSELは、ロウアドレス+RA09-18をロウアドレスIRA09-18として出力する。そして、１つのメモリブロックが順次アクセスされる。
【００５３】
図６は、図５に示したメモリブロックM0-M3の要部の詳細を示している。
【００５４】
各メモリブロックM0-M3は、マトリックス状に配置された複数のダイナミックメモリセルMC、図の縦方向に配線された複数のワード線WL、および図の横方向に配線された複数のビット線対BLZ、BLXを有している。メモリセルMCは、ゲートがワード線WLに接続された転送トランジスタと、転送トランジスタを介してビット線BLZまたはBLXに接続されるキャパシタとを有している。
【００５５】
各プリチャージ回路PREは、ビット線対BLZ、BLXをそれぞれプリチャージ線VPRに接続するためのnMOSトランジスタと、ビット線対BLZ、BLXをイコライズするためのnMOSトランジスタとを有している。nMOSトランジスタのゲートは、ビット線リセット信号BRSXを受けている。プリチャージ線VPRは、例えば、内部電源電圧と接地電圧の中間の電圧に設定されている。
【００５６】
各センスアンプSAは、入力と出力とを互いに接続した一対のCMOSインバータで構成されている。CMOSインバータの入力は、それぞれビット線BLZ、BLXに接続されている。CMOSインバータのpMOSトランジスタのソースは、ラッチイネーブル信号LEXの論理を反転したラッチイネーブル信号/LEXに接続されている。CMOSインバータのnMOSトランジスタのソースは、ラッチイネーブル信号LEXに接続されている。
【００５７】
センスアンプSAは、ラッチイネーブル信号/LEX、LEXがそれぞれ高レベル、低レベルのときに活性化され、ビット線BLZ、BLXの電圧差を増幅し、増幅した論理レベルをラッチする。センスアンプSAで増幅されたデータは、読み出し動作中にコラムスイッチCSWを介してデータバス線DBに伝達され、書き込み動作中にビット線BLZ（またはBLX）を介してメモリセルMCに書き込まれる。コラムスイッチCSWは、コラムアドレス信号CA00-07のデコード信号に基づいて生成されるコラム選択信号CLの高レベル期間にオンする。この実施形態では、各メモリブロックM0-M3において、データ端子DQ毎に、４つのコラムスイッチCSWは、コラム選択信号CLにより一度に選択され、４ビットの並列データがメモリセルMCからデータバス線DBに読み出され、またはデータバス線DBからメモリセルMCに書き込まれる。
【００５８】
図７は、第１の実施形態のコンティニュアスモード中の動作の概要を示している。
【００５９】
まず、コンティニュアスモードの最初にアクセスコマンドとともに供給される先頭のロウアドレスRAの最下位ビットA08が"Ｌ（低レベル）"のとき、図７（ａ）、（ｂ）に示すように、メモリブロックM0またはM2が最初にアクセスされる。すなわち、メモリブロックM0またはM2内の所定のワード線WL(A)が選択される。
【００６０】
本実施形態では、メモリブロックM0-M3は、ロウアドレスRAの最下位ビットA08を用いて識別される。このため、次に選択されるべきワード線WL(A+1)は、右隣りのメモリブロックM1またはM3に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックM0、M1のワード線WLは、アドレス選択回路３４により同時に活性化される（図７（ａ））。あるいは、メモリブロックM2、M3のワード線WLは、同時に活性化される（図７（ｂ））。
【００６１】
先頭のロウアドレスRAの最下位ビットA08が"H（高レベル）"かつ他のビットA09-18の全てが"Ｈ（高レベル）"でないとき、図７（ｃ）、（ｄ）に示すように、メモリブロックM1またはM3が最初にアクセスされる。すなわち、最初に選択すべきワード線WL(A)は、メモリブロックM1またはM3に存在し、次に選択されるワード線WL(A+1)は、左隣りのメモリブロックM0またはM2に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックM1、M0のワード線WLは、アドレス選択回路３４により同時に活性化される（図７（ｃ））。あるいは、メモリブロックM3、M2のワード線WLは、同時に活性化される（図７（ｄ））。
【００６２】
先頭のロウアドレスRAのビットA08-18が全て"H"のとき、上述と同様に、コンティニュアスモードのアクセス開始時に、メモリブロックM1、M2のワード線WLは、アドレス選択回路３４により同時に活性化される（図７（ｅ））。あるいは、メモリブロックM3、M0のワード線WLは、同時に活性化される（図７（ｆ））。
【００６３】
図８は、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示している。
【００６４】
例えば、先頭のロウアドレスRAの最上位ビットA19が"Ｌ"のとき、メモリブロックM0、M1のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図７の（ａ）、（ｃ）に対応）。同様に、先頭のロウアドレスRAの最上位ビットA19が"Ｈ"のとき、メモリブロックM2、M3のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図７の（ｂ）、（ｄ）に対応）。
【００６５】
最上位ビットA19が"Ｌ"から"Ｈ"に変わるとき、メモリブロックM1、M2のワード線WLが同時に活性化される（図７の（ｅ）に対応）。最上位ビットA19が"Ｈ"から"Ｌ"に変わるとき、メモリブロックM3、M0のワード線WLが同時に活性化される（図７の（ｆ）に対応）。
【００６６】
図９は、第１の実施形態のコンティニュアスモード中の動作例を示している。
【００６７】
この例では、図５に示したモードレジスタ１４には、コンティニュアスモードを示す情報が予め設定されている。モードレジスタ１４は、コンティニュアスモード信号CNTMDZを活性化している。FCRAMは、図示しないクロック信号CLKに同期してチップイネーブル信号/CEの低レベルへの変化を検出したときに、コンティニュアス読み出し動作またはコンティニュアス書き込み動作を開始する。具体的には、ライトイネーブル信号/WEが高レベルのとき、コンティニュアス読み出し動作が開始され、ライトイネーブル信号/WEが低レベルのとき、コンティニュアス書き込み動作が開始される。
【００６８】
例えば、FCRAMは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号/CEとともにメモリブロックM1を示すロウアドレスRA08-19＝"A"およびコラムアドレスCA00-07＝"01"（１６進数）を受ける（図９（ａ））。制御信号生成回路２２は、チップイネーブル信号/CEの立ち下がりエッジに同期してノーウエイト信号NOWAITZおよびコラム選択信号CLSELZを高レベルに活性化する（図９（ｂ、ｃ））。
【００６９】
コラム選択信号CLSELZは、ロウアドレスの最下位ビットRA08の論理レベルに応じて高レベルまたは低レベルに変化する。例えば、コラム選択信号CLSELZが高レベルのとき、メモリブロックM1またはM3がアクセスされる。コラム選択信号CLSELZが低レベルのとき、メモリブロックM0またはM2がアクセスされる。この例では、先頭のロウアドレス"A"は、メモリブロックM1を示すため、コラム選択信号CLSELZは、コンティニュアスアクセスの開始時に高レベルに変化する。
【００７０】
アドレスカウンタ３０は、低レベルのチップセレクト信号CEXおよび高レベルのコンティニュアスモード信号CNTMDZにより活性化され、ロウアドレス"A"を"１"増加させたロウアドレス"A+1（+RA08-19）"を出力する（図９（ｄ））。ロウアドレス"A+1"は、メモリブロックM0を示すアドレスである。アドレス選択回路３４は、ロウアドレス"A"および"A+1"を受け、２つのアドレスセレクタSEL0、SEL1を選択する。アドレス選択回路３４は、アドレスセレクタSEL1からロウアドレス"A（IRA09-18）"を出力し、アドレスセレクタSEL0からロウアドレス"A+1（IRA09-18）"を出力する。
【００７１】
メモリコア３２は、動作制御回路から出力される基本タイミング信号RASZ等の制御信号に応答して動作する。メモリコア３２は、ノーウエイト信号NOWAITZの活性化を受け、選択されたアドレスセレクタSEL0、SEL1にそれぞれ対応するメモリブロックM0、M1を活性化する。メモリブロックM1は、ロウアドレス"A"に対応するワード線WLを活性化する（図９（ｅ））。メモリブロックM0は、ロウアドレス"A+1"に対応するワード線WLを活性化する（図９（ｆ））。メモリブロックM0、M1は、ワード線WLを同時に活性化し（重複して活性化し）、センスアンプSAを同時に活性化する。例えば、コンティニュアスアクセスが読み出しアクセスのとき、ワード線WLの選択によりメモリセルMCからビット線BLZまたはBLXにデータが読み出され、センスアンプSAによりその信号量が増幅される。
【００７２】
次に、メモリコア３２は、高レベルのコラム選択信号CLSELZを受け、先頭のコラムアドレス00-03（１６進数）に対応するコラム選択信号CLを活性化する（図９（ｇ））。図１に示したように、１回のコラム選択信号CLの活性化により、１つのデータ端子DQ当たり４ビットの読み出しデータがクロック信号CLKに同期してデータ端子DQに順次出力される（読み出し動作）。あるいは、１回のコラム選択信号CLの活性化により、１つのデータ端子DQ当たり４ビットの書き込みデータがクロック信号CLKに同期してデータ端子DQに順次入力される（書き込み動作）。すなわち、１つのデータ端子DQ当たり４つのコラムスイッチCSWは、コラムアドレスの上位ビットA02-07に応じて同時にオンする。この後、次のコラムアドレス04-07、08-11、...に対応するコラム選択信号CLが順次活性化され、メモリコアM1のアクセスが実行される（図９（ｈ））。
【００７３】
制御信号生成回路２２は、１回目の最終のコラムアドレスFC-FFに対応するコラム選択信号CL（最終コラム選択信号）が活性化されたことを検出すると、コラム選択信号CLSELZの論理レベルを反転する（図９（ｉ））。すなわち、コラム選択信号CLSELZは、１回目の最終コラム選択信号によるコラムスイッチCSWのオン動作に応答して論理レベルを反転する。コラム選択信号CLSELZの変化により、データを入出力するメモリブロックMが切り替えられる。そして、ロウアドレス"A+1"に対応するメモリブロックM0にコラム選択信号CLが順次供給され（図９（ｊ））、データが出力または入力される。
【００７４】
最終のコラムアドレスFC-FFに対応する最終コラム選択信号CLが再び活性化されたとき、活性化されている２本のワード線WL（A、A+1）に対するアクセスは、全て完了している。このため、２本のワード線WLはともに非活性化される（図９（ｋ、ｌ））。また、制御信号生成回路２２は、最終のコラムアドレスFC-FFに対応するコラム選択信号CLが再び活性化されたことを検出して、ノーウエイト信号NOWAITZを低レベルに非活性化する（図９（ｍ））。すなわち、制御信号生成回路２２は、コンティニュアスモード中に、２回目の最終コラム選択信号CLに応答してノーウエイト信号NOWAITZを非活性化する。
【００７５】
アドレスカウンタ３０は、ノーウエイト信号NOWAITZの活性化中、最終のコラムアドレスCA00-07に対応するコラム選択信号CLが２回活性化されたことを検出したときに、ロウアドレス+RA08-19を"１"増加して"A+2"にする（図９（ｎ））。そして、ロウアドレスのロウアドレス"A+2"に対応するメモリブロックM1のワード線WLが活性化され、データが順次出力または入力される（図９（ｏ））。すなわち、コンティニュアスモードの最初に２本のワード線WLが活性化され、その後、ワード線WLは１本ずつ活性化される。
【００７６】
この後、最終のコラムアドレスFC-FFに対応するコラム選択信号CLが活性化される毎に、ロウアドレス+RA08-19が"１"ずつ増加される。具体的には、アドレスカウンタ３０は、ノーウエイト信号NOWAITZの非活性化中に、最終のコラムアドレスCA00-07に対応するコラム選択信号CLが活性化される毎に、ロウアドレス+RA08-19を"１"増加する。そして、データは、途切れることなくデータ端子DQに入出力される。
【００７７】
図１０は、第１の実施形態のコンティニュアスモード中の別の動作例を示している。図９と同じ動作については詳細な説明を省略する。
【００７８】
この例では、コンティニュアスモードの最初のアクセス時に供給される先頭のロウアドレスRA08-19は、図９と同様にメモリブロックM1を示している。先頭のコラムアドレスCA00-07は、最終のコラム選択信号CLに対応するFF（１６進数）である（図１０（ａ））。
【００７９】
まず、図９と同様に、コンティニュアスアクセスの最初に異なるメモリブロックM1、M0の２本ワード線WLが同時に活性化される（図１０（ｂ、ｃ））。例えば、読み出し動作では、先頭のロウアドレス"A"に対応するワード線WLと、次のロウアドレス"A+1"に対応するワード線WLとが、同時に活性化される。メモリブロックM1、M0のセンスアンプSAが活性化され、読み出しデータが同時に増幅される。
【００８０】
換言すれば、先頭の４ビットの読み出しデータが異なるワード線WLにまたがる場合にも、これ等全ての読み出しデータを予め増幅できる。このため、読み出しデータは、途切れることなくデータ端子DQに出力可能である。
【００８１】
書き込み動作においても、先頭のロウアドレス"A"に対応するワード線WLと、次のロウアドレス"A+1"に対応するワード線WLとが、同時に活性化されるため、先頭の４ビットの書き込みデータが異なるワード線WLにまたがる場合にも、書き込みデータを連続して入力できる。
【００８２】
メモリブロックM1の最終のコラムアドレス（１６進数のFC-FF）に対応するコラム選択信号CLSELZの活性化以降、FCRAMは、上述した図９と同じタイミングで動作する。
【００８３】
以上、本実施形態では、コンティニュアスモード中に、先頭のロウアドレスRAおよび次のロウアドレス+RAに対応するワード線WLは、互いに重複して活性化される。このため、先頭のコラムアドレスCAがワード線WLに接続された最終のメモリセルMCを示す場合にも、ワード線WLの切り替え動作は不要になる。したがって、FCRAMをアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。
【００８４】
ワード線WLが切り替え中であることをコントローラに通知するウエイト信号およびその制御回路が不要になるため、FCRAMおよびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
【００８５】
先頭のロウアドレスRAに続く内部ロウアドレス+RAがアドレスカウンタ３０により順次生成されるため、先頭のロウアドレスRAに続く内部ロウアドレス+RAに対応して、容易にワード線WLを互いに重複して活性化できる。
【００８６】
コンティニュアスモードの最初のみ２本のワード線WLが活性化され、その後ワード線WLが１本ずつ活性化される。活性化するワード線WLの数を最小限にすることで、FCRAMの消費電力を削減できる。
【００８７】
簡易なアドレスセレクタSEL0-SEL3により、先頭のロウアドレスRAまたは内部ロウアドレス+RAを容易に選択し、メモリブロックMに出力できる。
【００８８】
ロウアドレスRAの最下位ビットA08が、メモリブロックMの選択に使用される。このため、連続する２つのロウアドレスRAに対応するワード線WLを互いに別のメモリブロックMに割り当てることができる。このため、コンティニュアスモードのアクセスの最初に、ロウアドレスRAの異なる２本のワード線WLを容易に重複して活性化できる。また、２本のワード線WLを重複して活性化しても、メモリセルMCに保持されているデータが破壊することはない。
【００８９】
メモリコア３２は、制御信号生成回路２２が生成するノーウエイト信号NOWAITZにより、活性化すべきメモリブロックMを容易に判定できる。この結果、メモリコア３２の動作の制御を簡易にできる。
【００９０】
ノーウエイト信号NOWAITZは、アドレスカウンタ２８が生成するコラムアドレスCAが２回目の最終アドレスを示したときに非活性化される。このため、メモリコア３２は、活性化されている一対のメモリブロックMの非活性化タイミングを容易に判断できる。この結果、メモリコア３２の動作の制御を簡易にできる。
【００９１】
同様に、ノーウエイト信号NOWAITZは、２回目の最終アドレスに対応するコラムスイッチCSWのオン動作に応答して非活性化される。このため、メモリコア３２は、活性化されている一対のメモリブロックMの非活性化タイミングを正確に判断できる。この結果、メモリコア３２の動作の制御を正確にできる。
【００９２】
メモリコア３２は、制御信号生成回路２２が生成するコラム選択信号CLSELにより、データを入出力するメモリブロックMを容易に判定できる。この結果、メモリコア３２の動
作の制御を簡易にできる。
【００９３】
コラム選択信号CLSELの論理レベルは、コラムアドレスCAが１回目の最終アドレスを示したときに反転される。このため、メモリコア３２は、データを入出力するメモリブロックMを容易に切り替えできる。この結果、メモリコア３２の動作の制御を簡易にできる。
【００９４】
同様に、コラム選択信号CLSELの論理レベルは、１回目の最終アドレスに対応するコラムスイッチCSWのオン動作に応答して反転される。このため、メモリコア３２は、メモリブロックMの切り替えタイミングを正確に判断できる。この結果、メモリコア３２の動作の制御を正確にできる。
【００９５】
先頭のロウアドレスRAおよび次のロウアドレス+RAに対応するワード線WLを同時に活性化することで、アドレス選択回路３４を簡易にできる。
【００９６】
図１１は、本発明の半導体記憶装置の第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９７】
この実施形態では、第１の実施形態の制御信号生成回路２２およびアドレスカウンタ３０の代わりに、制御信号生成回路２２Ａ（第１および第２制御信号生成回路）およびアドレスカウンタ３０Ａ（ロウアドレスカウンタ）が形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この半導体記憶装置は、コンティニュアスモードを有するクロック同期式のFCRAMとして形成されている。メモリコア３２は、読み出しデータを、クロック信号CLKに同期して、データ端子DQ毎に４ビットずつ出力する。メモリコア３２は、書き込みデータを、クロック信号CLKに同期して、データ端子DQ毎に４ビットずつ入力する。
【００９８】
制御信号生成回路２２Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスCA00-07が最終のコラム選択信号CLを示すときのみ、ノーウエイト信号NOWAITZ（重複信号）およびコラム選択信号CLSELZ（ブロック選択信号）を出力する。すなわち、ノーウエイト信号NOWAITZおよびコラム選択信号CLSELZは、コンティニュアスアクセスの先頭のコラムアドレスCA00-07が、１６進数でFF、FD、FE、FFのときのみ、すなわち、最終のコラムアドレスに対応するときのみ活性化される。
【００９９】
この場合、上述した図１０に示したように、先頭のロウアドレスA（ビットA08、A19）とその次のロウアドレスA+1（ビットA08、A19）に対応するメモリブロックMが同時に活性化される。また、先頭のロウアドレスAに対応するメモリブロックMにおいて、先頭のロウアドレスA（ビットA09-18）に対応するワード線WLが活性化される。同時に、その次のロウアドレスA+1に対応するメモリブロックMにおいて、その次のロウアドレスA+1（ビットA09-18）に対応するワード線WLが活性化される。
【０１００】
アドレスカウンタ３０Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスCA00-07が最終のコラム選択信号CLを示すときに、先頭のロウアドレスA（RA08-19）を"１"増加させて次のロウアドレスA+1（+RA08-19）を出力する。アドレスカウンタ３０Ａは、コンティニュアスモードの最初のアクセス時に、コラムアドレスCA00-07が最終のコラム選択信号CLを示さないときに、先頭のロウアドレスA（RA08-19）をロウアドレス+RA08-19として出力する。この後、アドレスカウンタ３０Ａは、最終のコラムアドレスCA00-07に対応するコラム選択信号CLが活性化される毎に、ロウアドレス+RA08-19を"１"増加する。すなわち、アドレスカウンタ３０Ａが出力するロウアドレス+RA08-19は、第１の実施形態より１つ小さい。
【０１０１】
図１２は、第２の実施形態のコンティニュアスモード中の動作例を示している。
【０１０２】
この例では、コンティニュアスモードの最初のアクセス時に供給されるコラムアドレスCA00-07（１６進数のFB）は、最終から２番目のコラム選択信号CLを示す（図１２（ａ））。このため、制御信号生成回路２２は、ノーウエイト信号NOWAITZおよびコラム選択信号CLSELZを活性化しない。
【０１０３】
アドレスカウンタ３０Ａは、先頭のコラムアドレスCA00-07（FB）が最終のコラム選択信号CLに対応しないため、先頭のロウアドレスRA08-19（A）をロウアドレス+RA08-19(A)として出力する（図１２（ｂ））。例えば、先頭のロウアドレスRA08-19（A）は、メモリブロックM1を示す。
【０１０４】
メモリコア３２は、低レベルのノーウエイト信号NOWAITZを受けて、メモリブロックM1のみを活性化し、メモリブロックM1のワード線WLのみを活性化する。そして、コンティニュアスアクセスが実行される。その後、最終のコラムアドレスFFに対応するコラム選択信号CLの活性化毎に、メモリブロックMおよびワード線WLが切り替えられ、第１の実施形態と同様に、コンティニュアスアクセスが順次実行される。
【０１０５】
なお、コンティニュアスモードの最初に供給されるコラムアドレスCA00-07が、最終のコラム選択信号CLに対応する場合（CA00-07＝"FC"、"FD"、"FE"、"FF"のいずれか）、FCRAMは、図１０と同様に動作する。すなわち、２つのワード線WLが同時に活性化される。
【０１０６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コンティニュアスモードの開始時に、コラムアドレスCA00-07が、最終のコラム選択信号CLに対応しない場合、ワード線WLは、１本ずつ活性化される。２つのメモリブロックが同時に動作することが防止されるため、動作中の消費電力を削減できる。
【０１０７】
図１３は、本発明の半導体記憶装置の第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０８】
この実施形態では、第１の実施形態の制御信号生成回路２２、アドレスカウンタ３０、メモリコア３２およびアドレス選択回路３４の代わりに、制御信号生成回路２２Ｂ（第１制御信号生成回路）、アドレスカウンタ３０Ｂ（ロウアドレスカウンタ）、メモリコア３２Ｂおよびアドレス選択回路３４Ｂ（ワード制御回路）が形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この半導体記憶装置は、コンティニュアスモードを有するクロック同期式のFCRAMとして形成されている。
【０１０９】
アドレスラッチ回路２４は、コラムアドレスA00、01、03-07およびロウアドレスA08を受け、受けたアドレスA00、01、03-08をコラムアドレス信号として出力する。アドレスラッチ回路２６は、コラムアドレスA02およびロウアドレスA09-19を受け、受けたアドレスA02、09-19をロウアドレスRA02、09-19として出力する。すなわち、この実施形態では、アドレスA02はロウアドレスとして使用され、アドレスA08は、コラムアドレスとして使用される。
【０１１０】
アドレスカウンタ２８は、コラムアドレスCA00、01、03-08を出力する。アドレスカウンタ３０Ａは、ロウアドレスRA02、09-19を"１"増加させたロウアドレス+RA02、09-19を出力する。
【０１１１】
メモリコア３２Ｂは、４つのメモリブロックM0-M3で構成されている。メモリブロックM0-M3は、ロウアドレスRAの最上位ビットA19と最下位ビットA02に応じて選択される。メモリコア３２Ｂは、通常動作モード中およびコンティニュアスモード中に、常に２つのメモリブロックMを活性化し、コラム選択信号CLを２回連続して活性化する。メモリブロックM0-M3の要部は、上述した図６と同じである。
【０１１２】
読み出し動作時に、活性化されたメモリブロックMからコラム選択信号CLの活性化毎にそれぞれ２ビットずつデータが出力される。読み出しデータは、第１の実施形態と同様に、クロック信号CLKに同期して、データ端子DQ毎に４ビットずつ出力される。書き込み動作時に、活性化されたメモリブロックMにコラム選択信号CLの活性化毎にそれぞれ２ビットずつデータが入力される。書き込みデータは、クロック信号CLKに同期して、データ端子DQ毎に４ビットずつ入力される。
【０１１３】
アドレス選択回路３４Ｂは、活性化される２つのメモリブロックMに対応して、常に２つのアドレスセレクタSELを活性化し、これ等メモリブロックMにロウアドレスIRA09-18をそれぞれ出力する。アドレス選択回路３４Ｂは、ノーウエイト信号NOWAITZが活性化されているとき、同時にアクセスされる２つのメモリブロックMに異なるロウアドレスIRA09-18、+IRA09-18を出力し、ノーウエイト信号NOWAITZが非活性化されているとき、２つのメモリブロックMに同じロウアドレスIRA09-18を出力する。
【０１１４】
制御信号生成回路２２Ｂは、コンティニュアスモード中に動作し、チップイネーブル信号CEXおよびコラムアドレスCA00-07に応じて、ノーウエイト信号NOWAITZを出力する。制御信号生成回路２２Ｂは、コラム選択信号CLSELZを出力しない。ノーウエイト信号NOWAITZは、コンティニュアスモードの最初のアクセス時に、コラムアドレスCA00-07が最終または最終から２番目のコラム選択信号CLを示すときのみ高レベルに変化する。
【０１１５】
図１４は、第３の実施形態のコンティニュアスモード中の動作の概要を示している。
【０１１６】
まず、コンティニュアスモードの最初にアクセスコマンドとともに供給される先頭のアドレス信号のビットA02-08（コラムアドレスCA03-08およびロウアドレスRA02）が全て"H"で、他のビットA09-18のいずれかが"Ｌ"のとき、図１４（ａ）、（ｂ）に示すように、メモリブロックM1またはM3が最初にアクセスされる。すなわち、メモリブロックM1またはM3内の所定のワード線WL(A)が選択される。
【０１１７】
本実施形態では、メモリブロックM0-M3は、ロウアドレスRAの最下位ビットA02を用いて識別される。このため、次に選択されるべきワード線WL(A+1)は、左隣りのメモリブロックM0またはM2に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックM0、M1のワード線WLは、アドレス選択回路３４Ｂにより同時に活性化される（図１４（ａ））。あるいは、メモリブロックM2、M3のワード線WLは、同時に活性化される（図１４（ｂ））。
【０１１８】
先頭のアドレス信号のビットA02-18（コラムアドレスCA03-08およびロウアドレスRA02、09-18）が全て"H"のとき、図１４（ｃ）、（ｄ）に示すように、メモリブロックM1またはM3が最初にアクセスされる。すなわち、メモリブロックM1またはM3内の所定のワード線WL(A)が選択される。
【０１１９】
次に選択されるべきワード線WL(A+1)は、メモリブロックM2またはM0に存在する。したがって、コンティニュアスモードのアクセス開始時に、メモリブロックM1、M2のワード線WLは、アドレス選択回路３４Ｂにより同時に活性化される（図１４（ｃ））。あるいは、メモリブロックM3、M0のワード線WLは、同時に活性化される（図１４（ｄ））。
【０１２０】
図１５は、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示している。
【０１２１】
例えば、先頭アドレスADのビットA02-08が"Ｈ"、ビットA19が"Ｌ"のとき、メモリブロックM1、M0のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ａ）に対応）。同様に、先頭アドレスADのビットA02-08、19が"Ｈ"のとき、メモリブロックM3、M2のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｂ）に対応）。
【０１２２】
先頭アドレスADのビットA02-18が"Ｈ"、ビットA19が"Ｌ"のとき、メモリブロックM1、M2のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｃ）に対応）。先頭アドレスADのビットA02-19が"Ｈ"のとき、メモリブロックM3、M0のワード線WLが同時に活性化され、読み出し動作または書き込み動作が実行される（図１４の（ｄ）に対応）。
【０１２３】
図１６は、第３の実施形態のFCRAMの読み出し動作および書き込み動作の例を示している。
【０１２４】
FCRAMは、読み出し動作中、１ビットのデータ端子DQに対して、互いに異なるメモリブロックMからコラム選択信号CLの活性化毎に２ビットずつデータを読み出し（４ビットの並列データ）、読み出したデータバスDBを介してデータラッチにラッチする。データラッチは、受けた並列データを直列データに変換し、クロックに同期してデータ端子DQに順次出力する。
【０１２５】
コンティニュアス読み出し動作では、チップイネーブル信号/CEが活性化され、先頭アドレスAD（この例では、A05）が、FCRAMに供給される（図１６（ａ））。FCRAMは、コラム選択信号CLを２回連続して活性化する（図１６（ｂ））。データバス線DB1、DB2には、各CL毎に、２ビットずつデータが出力される（図１６（ｃ））。そして、アドレスA05に対応するデータD05を含む８つの読み出しデータD04-11が、データラッチにラッチされる。すなわち、データラッチには、データ端子DQ毎に８アドレス分のデータがラッチされる。ラッチされた並列の読み出しデータは、直列データに変換され、クロック信号CLKに同期して順次出力される（図１６（ｄ））。
【０１２６】
この後、FCRAMは、８クロック毎に、コラム選択信号CLを２回活性化し（図１６（ｅ））、２つのメモリブロックMから２ビットずつ２回に分けてデータを読み出す（図１６（ｆ））。読み出された並列データは、データラッチにラッチされ、直列データに変換された後、クロック信号CLKに同期して順次出力される（図１６（ｇ））。
【０１２７】
一方、コンティニュアス書き込み動作では、先頭アドレスA05の供給から所定のクロック後に、書き込みデータD05、D06、D07、...がクロック信号CLKに同期してデータ端子DQに順次供給される（図１６（ｈ））。直列の書き込みデータは、並列データに変換され、データラッチにラッチされる。所定数の書き込みデータがデータラッチにラッチされた後、コラム選択信号CLが２回連続して活性化される（図１６（ｉ））。書き込みデータは、４ビットずつメモリセルMCに書き込まれる（図１６（ｊ））。ここで、データバスDB2には、不定の書き込みデータD04が存在する。しかし、データD04に対応するコラム選択信号CLの非活性化、またはデータD04に対応するライトアンプの非活性化により、このデータD04は、メモリセルに書き込まれない。
【０１２８】
図１７は、第３の実施形態のコンティニュアスモード中の動作例を示している。
【０１２９】
この例では、図１３に示したモードレジスタ１４には、コンティニュアスモードを示す情報が予め設定されている。FCRAMは、図示しないクロック信号CLKに同期してチップイネーブル信号/CEの低レベルへの変化を検出したときに、コンティニュアス読み出し動作またはコンティニュアス書き込み動作を開始する。
【０１３０】
例えば、FCRAMは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号/CEとともにメモリブロックM1を示すロウアドレスRA02、09-19＝"A"およびコラムアドレスCA00、01、03-08＝"FC"（１６進数）を受ける（図１７（ａ））。先頭のコラムアドレスが"FC"であるため、２回連続して活性化されるコラム選択信号CLに対応するコラムアドレスは、"FC"、"FD"、"FE"、"FF"である。すなわち、先頭のコラムアドレスFCは、最終のコラムアドレスFFを含む。このため、制御信号生成回路２２Ｂは、チップイネーブル信号/CEの立ち下がりエッジに同期してノーウエイト信号NOWAITZを高レベルに活性化する（図１７（ｂ））。
【０１３１】
アドレスカウンタ３０Ｂは、先頭のコラムアドレスFCが２回連続して活性化される最終のコラム選択信号CLを示すため、ロウアドレス"A"を"１"増加させたロウアドレス"A+1（+ RA02、09-19）"を出力する（図１７（ｃ））。ロウアドレス"A"は、例えば、メモリブロックM1を示すアドレスである。アドレス選択回路３４Ｂは、ノーウエイト信号NOWAITZの活性化を受け、ロウアドレス"A"に応じて、２つのアドレスセレクタSEL1、SEL0を選択する。また、アドレス選択回路３４Ｂは、ノーウエイト信号NOWAITZの活性化を受け、アドレスセレクタSEL1からロウアドレス"A"を出力し、アドレスセレクタSEL0からロウアドレス"A+1"を出力する。
【０１３２】
メモリコア３２Ｂは、動作制御回路から出力される基本タイミング信号RASZ等の制御信号に応答して動作する。メモリコア３２Ｂは、選択されたアドレスセレクタSEL0、SEL1にそれぞれ対応するメモリブロックM1、M0を活性化する。メモリブロックM1は、ロウアドレス"A"に対応するワード線WLを活性化する（図１７（ｄ））。メモリブロックM0は、ロウアドレス"A+1"に対応するワード線WLを活性化する（図１７（ｅ））。メモリブロックM0、M1は、ワード線WLを同時に活性化し、センスアンプSAを同時に活性化する。例えば、コンティニュアスアクセスが読み出しアクセスのとき、ワード線WLの活性化によりメモリセルMCからビット線BLZまたはBLXにデータが読み出され、センスアンプSAによりその信号量が増幅される。
【０１３３】
次に、メモリコア３２Ｂは、メモリブロックM0、M1のコラム選択信号CLを活性化する（図１７（ｆ、ｇ））。図１６に示したように、１回のコラム選択信号CLの活性化により、データは、メモリブロックM0、M1から２ビットずつ読み出される（読み出し動作）。あるいは、１回のコラム選択信号CLの活性化により、データは、メモリブロックM0、M1に２ビットずつ書き込まれる（書き込み動作）。
【０１３４】
メモリブロックM0、M1は、最終のコラムアドレスFFに対応するコラム選択信号CLの活性化（コラムスイッチCSWのオン動作）に応答して、ワード線WLを非活性化する（図１７（ｈ、ｉ））。制御信号生成回路２２Ｂは、最終のコラムアドレスFFに対応するメモリセルMCのアクセス（コラム選択信号CLの活性化）に応答して、ノーウエイト信号NOWAITZを非活性化する（図１７（ｊ））。
【０１３５】
アドレス選択回路３４Ｂは、ノーウエイト信号NOWAITZの非活性化を受けた後、アクセスする２つのメモリブロックM0、M1に同じロウアドレスA+1を出力する。この後、通常動作モードと同様に、２つのメモリブロックM0、M1は、同じロウアドレスA+1に対応するワード線WLを活性化する（図１７（ｋ、ｌ））。そして、コラム選択信号CLに同期して、メモリブロックM0、M1から２ビットずつデータが読み出される。あるいは、コラム選択信号CLに同期して、メモリブロックM0、M1に２ビットずつデータが書き込まれる。すなわち、データが途切れることなくコンティニュアスアクセスが実行される。
【０１３６】
図１８は、第３の実施形態のコンティニュアスモード中の別の動作例を示している。図１７と同じ動作については詳細な説明を省略する。
【０１３７】
この例では、FCRAMは、コンティニュアスモードの最初のアクセス時に、チップイネーブル信号/CEとともにメモリブロックM1を示すロウアドレスRA02、09-19＝"A"およびコラムアドレスCA00、01、03-08＝"FB"（１６進数）を受ける（図１８（ａ））。先頭のコラムアドレスFBは、２回連続して活性化される最終のコラム選択信号CLに対応していない。このため、制御信号生成回路２２Ｂは、ノーウエイト信号NOWAITZを活性化しない（図１８（ｂ））。
【０１３８】
アドレスカウンタ３０Ｂは、先頭のコラムアドレスCA00、01、03-08（FB）が２回連続して活性化される最終のコラム選択信号CLに対応しないため、先頭のロウアドレスRA02、09-19（A）をロウアドレス+RA02、09-19(A)として出力する（図１８（ｃ））。ロウアドレス"A"は、例えば、メモリブロックM1を示すアドレスである。アドレス選択回路３４Ｂは、通常動作モード中と同様に、ロウアドレス"A"に応じて、２つのアドレスセレクタSEL1、SEL0を選択する。また、アドレス選択回路３４Ｂは、アドレスセレクタSEL1、SEL0からロウアドレス"A"を出力する。
【０１３９】
メモリコア３２Ｂは、選択されたアドレスセレクタSEL0、SEL1にそれぞれ対応するメモリブロックM1、M0を活性化する。メモリブロックM1、M0は、ロウアドレス"A"に対応するワード線WLを同時に活性化する（図１８（ｄ、ｅ））。この後、メモリブロックM0、M1のコラム選択信号CLを活性化され、読み出しデータが順次読み出される（図１８（ｆ、ｇ））。あるいは、書き込みデータが順次メモリブロックM0、M1に書き込まれる。
【０１４０】
メモリブロックM0、M1のワード線WLは、最終のコラムアドレスFFに対応するコラム選択信号CLの活性化に応答して非活性化される（図１８（ｈ、ｉ））。アドレスカウンタ３０Ｂは、最終のコラムアドレスFFに対応するコラム選択信号CLの活性化に応答してロウアドレス+RA02、09-19（＝A）を"１"増加して"A+1"に変更する（図１８（ｊ））。この後、通常動作モードと同様に、２つのメモリブロックM0、M1は、同じロウアドレスA+1に対応するワード線WLを活性化する（図１８（ｋ、ｌ））。そして、コラム選択信号CLに同期して、メモリブロックM0、M1から２ビットずつデータが読み出される。あるいは、コラム選択信号CLに同期して、メモリブロックM0、M1に２ビットずつデータが書き込まれる。すなわち、データが途切れることなくコンティニュアスアクセスが実行される。
【０１４１】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、通常動作モード中に２つのメモリブロックMが同時に活性化されるFCRAMにおいても、読み出しデータまたは書き込みデータが途切れることなくコンティニュアスアクセスを実行できる。
【０１４２】
具体的には、コラムアドレスCAが最終アドレスに対応するときに、一対のメモリブロックMのワード線WLを、先頭のロウアドレスRAおよび次のロウアドレス+RAに応じてそれぞれ活性化することで、データを途切れることなく入出力できる。その後の動作は、通常動作モードと同様に、一対のメモリブロックMのワード線WLを、同じロウアドレス+RAに応じてそれぞれ活性化すればよいため、アドレス選択回路３４Ｂを簡易にできる。
【０１４３】
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSDRAMまたはクロック同期式のフラッシュメモリに適用してもよい。
【０１４４】
上述した実施形態では、本発明をSDR方式のFCRAMに適用し例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック信号CLKの立ち上がりエッジと立ち下がりエッジの両方に同期してデータを入出力するDDR（Double Data Rate）方式のFCRAM、SDRAMまたはフラッシュメモリに適用してもよい。
【０１４５】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  互いに異なるワード線を順次活性化し、データを連続して出力または入力するコンティニュアスモードを有する半導体記憶装置であって、
前記ワード線にそれぞれ接続される複数のメモリセルを有するメモリコアと、
前記ワード線を選択するためのロウアドレスを受信するロウアドレス端子と、
コンティニュアスモード中に、先頭の前記ロウアドレスおよび次のロウアドレスに対応するワード線を互いに重複して活性化するワード制御回路とを備えていることを特徴とする半導体記憶装置。
（付記２）  付記１の半導体記憶装置において、
前記コンティニュアスモード中に、前記アドレス端子に供給される先頭の前記ロウアドレスに続く内部ロウアドレスを順次生成するロウアドレスカウンタを備え、
前記ワード制御回路は、前記ロウアドレスおよび前記内部ロウアドレスに対応する前記ワード線を互いに重複して活性化することを特徴とする半導体記憶装置。
【０１４６】
（付記３）  付記１の半導体記憶装置において、
前記ワード制御回路は、前記コンティニュアスモードの最初に２本の前記ワード線を活性化して、これ等ワード線に接続されるメモリセルを順次アクセスし、その後、前記ワード線を１本ずつ活性化することを特徴とする半導体記憶装置。
（付記４）  付記１の半導体記憶装置において、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、
前記ワード制御回路は、前記メモリブロックにそれぞれ対応し、前記ロウアドレスにより活性化され、前記ロウアドレスまたは前記次のロウアドレスのいずれかを選択的に出力する複数のアドレスセレクタを備え、
前記アドレスセレクタから前記ロウアドレスまたは前記次のロウアドレスを受ける前記メモリブロックは、重複して活性化されることを特徴とする半導体記憶装置。
【０１４７】
（付記５）  付記４の半導体記憶装置において、
前記ロウアドレスの最下位ビットは、前記メモリブロックの選択に使用されることを特徴とする半導体記憶装置。
（付記６）  付記４の半導体記憶装置において、
前記コンティニュアスモードの最初に、重複信号を活性化する第１制御信号生成回路を備え、
前記メモリコアは、前記重複信号を受けたときに、先頭の前記ロウアドレスおよび次のロウアドレスに応じて一対のメモリブロックを重複して活性化することを特徴とする半導体記憶装置。
【０１４８】
（付記７）  付記６の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子と、
前記コラムアドレス端子に供給される先頭の前記コラムアドレスに続く内部コラムアドレスを順次生成するコラムアドレスカウンタとを備え、
前記第１制御信号生成回路は、前記内部コラムアドレスが２回目の最終アドレスを示したときに、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記８）  付記７の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記２回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【０１４９】
（付記９）  付記７の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
（付記１０）  付記４の半導体記憶装置において、
前記コンティニュアスモードの最初にブロック選択信号を出力する第２制御信号生成回路を備え、
前記メモリコアは、前記ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定することを特徴とする半導体記憶装置。
【０１５０】
（付記１１）  付記１０の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子と、
前記第２制御信号生成回路は、前記コラムアドレスが１回目の最終アドレスを示したときに、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。（付記１２）  付記１１の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第２制御信号生成回路は、前記１回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
【０１５１】
（付記１３）  付記１１の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
（付記１４）  付記１の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子を備え、
前記ワード制御回路は、前記コラムアドレス端子に供給される先頭の前記コラムアドレスが最終アドレスのときに、２本の前記ワード線を重複して活性化し、先頭の前記コラムアドレスが最終アドレスでないときに、前記ワード線を１本ずつ順次活性化することを特徴とする半導体記憶装置。
【０１５２】
（付記１５）  付記１４の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、重複信号を活性化する第１制御信号生成回路を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、前記重複信号を受けたときに、先頭の前記ロウアドレスおよび次のロウアドレスに応じて一対の前記メモリブロックを重複して活性化することを特徴とする半導体記憶装置。（付記１６）  付記１５の半導体記憶装置において、
前記コラムアドレス端子に供給される先頭の前記コラムアドレスに続く内部コラムアドレスを順次生成するコラムアドレスカウンタを備え、
前記第１制御信号生成回路は、前記内部コラムアドレスが２回目の最終アドレスを示したときに、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【０１５３】
（付記１７）  付記１６の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記２回目の最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記１８）  付記１４の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、ブロック選択信号を出力する第２制御信号生成回路を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、前記ブロック選択信号の論理レベルに応じて、データを入出力する前記メモリブロックを決定することを特徴とする半導体記憶装置。
【０１５４】
（付記１９）  付記１８の半導体記憶装置において、
前記第２制御信号生成回路は、前記最終アドレスに対応するアクセスに応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
（付記２０）  付記１９の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第２制御信号生成回路は、前記最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記ブロック選択信号の論理レベルを反転することを特徴とする半導体記憶装置。
【０１５５】
（付記２１）  付記１４の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
所定数の前記コラムスイッチは、前記コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンし、
前記コラムアドレスの最終アドレスは、最終の前記上位アドレスに対応することを特徴とする半導体記憶装置。
（付記２２）  付記１の半導体記憶装置において、
前記ワード線に接続される前記メモリセルを選択するためのコラムアドレスを受信するコラムアドレス端子を備え、
前記メモリコアは、前記ロウアドレスにより選択される複数のメモリブロックで構成され、
前記コンティニュアスモード中およびアクセスコマンド毎に読み出し動作または書き込み動作を実行する通常動作モード中に、前記ロウアドレスにより選択される一対の前記メモリブロックが重複して活性化され、
前記ワード制御回路は、前記コンティニュアスモード中に、先頭の前記コラムアドレスが最終アドレスのときに、活性化された一方の前記メモリブロックの前記ワード線のいずれかを先頭の前記ロウアドレスに応じて活性化し、活性化された他方の前記メモリブロックの前記ワード線のいずれかを、次のロウアドレスに応じて活性化することを特徴とすることを特徴とする半導体記憶装置。
【０１５６】
（付記２３）  付記２２の半導体記憶装置において、
前記ワード制御回路は、前記コラムアドレスが最終アドレスのときに、一対の前記メモリブロックの前記ワード線を、先頭の前記ロウアドレスおよび次のロウアドレスに応じてそれぞれ活性化して、これ等ワード線に接続されるメモリセルを順次アクセスし、その後、一対の前記メモリブロックの前記ワード線を、同じ前記ロウアドレスに応じてそれぞれ活性化することを特徴とする半導体記憶装置。
（付記２４）  付記２２の半導体記憶装置において、
先頭の前記コラムアドレスが最終アドレスのときに、重複信号を活性化する第１制御信号生成回路を備え、
前記ワード制御回路は、前記重複信号を受けたときに、一対の前記メモリブロックに先頭の前記ロウアドレスおよび次のロウアドレスをそれぞれ供給することを特徴とする半導体記憶装置。
【０１５７】
（付記２５）  付記２４の半導体記憶装置において、
前記第１制御信号生成回路は、前記最終アドレスに対応するアクセスに応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
（付記２６）  付記２５の半導体記憶装置において、
読み出しデータまたは書き込みデータを伝達するデータバス線と、
前記メモリセルを前記データバス線にそれぞれ接続する複数のコラムスイッチとを備え、
前記第１制御信号生成回路は、前記最終アドレスに対応する前記コラムスイッチのオン動作に応答して、前記重複信号を非活性化することを特徴とする半導体記憶装置。
【０１５８】
（付記２７）  付記２２の半導体記憶装置において、
前記ロウアドレスの最下位ビットは、前記メモリブロックの選択に使用されることを特徴とする半導体記憶装置。
（付記２８）  付記１の半導体記憶装置において、
ワード制御回路は、前記ロウアドレスおよび次のロウアドレスに対応するワード線を同時に活性化することを特徴とする半導体記憶装置。
【０１５９】
（付記２９）  付記１の半導体記憶装置において、
クロックを受信するクロック端子と、
前記メモリセルからの読み出しデータを出力し、前記メモリセルへの書き込みデータを入力するデータ端子を備え、
前記読み出しデータは、前記クロックに同期して前記データ端子に順次出力され、前記書き込みデータは、前記クロックに同期して前記データ端子に順次入力されることを特徴とする半導体記憶装置。
【０１６０】
付記５の半導体記憶装置では、ロウアドレスの最下位ビットは、メモリブロックの選択に使用される。このため、ワード線の切り替え毎にアクセスされるメモリブロックを替えることができる。換言すれば、先頭のロウアドレスに対応するメモリブロックと、次のロウアドレスに対応するメモリブロックは、常に異なる。連続する２つのロウアドレスに対応するワード線が互いに別のメモリブロックに割り当てられるため、コンティニュアスモードのアクセスの最初に、ロウアドレスの異なる２本のワード線を容易に重複して活性化できる。また、２本のワード線を重複して活性化しても、メモリセルに保持されているデータが破壊することはない。
【０１６１】
付記６の半導体記憶装置では、第１制御信号生成回路は、コンティニュアスモードの最初に、重複信号を活性化する。メモリコアは、重複信号を受けたときに、先頭のロウアドレスおよび次のロウアドレスに応じて一対のメモリブロックを重複して活性化する。このため、メモリコアは、一対のメモリブロックを活性化するか、あるいは１つのメモリブロックを活性化するかを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
【０１６２】
付記７の半導体記憶装置では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。コラムアドレスカウンタは、コラムアドレス端子に供給される先頭のコラムアドレスに続く内部コラムアドレスを順次生成する。第１制御信号生成回路は、内部コラムアドレスが２回目の最終アドレスを示したときに、重複信号を非活性化する。このため、メモリコアは、活性化されている一対のメモリブロックの非活性化タイミングを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
【０１６３】
付記８の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第１制御信号生成回路は、２回目の最終アドレスに対応するコラムスイッチのオン動作に応答して、重複信号を非活性化する。このため、メモリコアは、活性化されている一対のメモリブロックの非活性化タイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
【０１６４】
付記９の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。そして、上位アドレスが２回目の最終アドレスを示すときに、重複信号は非活性化される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、重複信号を正しいタイミングで非活性化できる。
【０１６５】
付記１０の半導体記憶装置では、第２制御信号生成回路は、コンティニュアスモードの最初にブロック選択信号を出力する。メモリコアは、ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に判定できる。この結果、メモリコアの動作の制御を簡易にできる。
【０１６６】
付記１１の半導体記憶装置では、コラムアドレス端子は、ワード線に接続されるメモリセルを選択するためのコラムアドレスを受信する。第２制御信号生成回路は、コラムアドレスが１回目の最終アドレスを示したときに、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に切り替えできる。この結果、メモリコアの動作の制御を簡易にできる。
【０１６７】
付記１２の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第２制御信号生成回路は、１回目の最終アドレスに対応するコラムスイッチのオン動作に応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、メモリブロックの切り替えタイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
【０１６８】
付記１３の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。コラムアドレスの最終アドレスは、最終の上位アドレスに対応する。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。そして、上位アドレスが最終アドレスを示すときに、ブロック選択信号の論理レベルは反転される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、ブロック選択信号を正しいタイミングで反転できる。
【０１６９】
付記１５の半導体記憶装置では、第１制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、先頭のロウアドレスおよび次のロウアドレスに応じて重複信号を活性化する。メモリコアは、重複信号を受けたときに、一対のメモリブロックを重複して活性化する。このため、メモリコアは、一対のメモリブロックを活性化するか、あるいは１つのメモリブロックを活性化するかを容易に判断できる。この結果、メモリコアの動作の制御を簡易にできる。
【０１７０】
付記１８の半導体記憶装置では、第２制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、ブロック選択信号を出力する。メモリコアは、ブロック選択信号の論理レベルに応じて、データを入出力するメモリブロックを決定する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に判定できる。この結果、メモリコアの動作の制御を簡易にできる。
【０１７１】
付記１９の半導体記憶装置では、第２制御信号生成回路は、コラムの最終アドレスに対応するアクセスに応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックをブロック選択信号に応じて容易に切り替えできる。この結果、メモリコアの動作の制御を簡易にできる。
【０１７２】
付記２０の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第２制御信号生成回路は、最終アドレスに対応するコラムスイッチのオン動作に応答して、ブロック選択信号の論理レベルを反転する。このため、メモリコアは、データを入出力するメモリブロックの切り替えタイミングを正確に判断できる。この結果、メモリコアの動作の制御を正確にできる。
【０１７３】
付記２１の半導体記憶装置では、データバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。所定数のコラムスイッチは、コラムアドレスの上位ビットが示す上位アドレスに応じて同時にオンする。すなわち、所定数のコラムアドレス毎に所定数のコラムスイッチがオンし、複数のメモリセルに対して並列データが入出力される。このように、メモリブロックの１回のアクセスに対して複数ビットの並列データが入出力される場合にも、データを途切れることなく入出力できる。
【０１７４】
付記２３の半導体記憶装置では、ワード制御回路は、コラムアドレスが最終アドレスのときに、一対のメモリブロックのワード線を、先頭のロウアドレスおよび次のロウアドレスに応じてそれぞれ活性化して、これ等ワード線に接続されるメモリセルを順次アクセスする。その後、ワード制御回路は、一対のメモリブロックのワード線を、同じロウアドレスに応じてそれぞれ活性化する。ワード線に接続される最終のメモリセルが最初にアクセスされるケースは、コンティニュアスモードの最初のアクセスに限られる。このため、次のロウアドレス以降、通常動作モード中と同様に、一対のメモリブロックのワード線を、同じロウアドレスに応じてそれぞれ活性化できる。この結果、ワード制御回路を簡易にできる。
【０１７５】
付記２４の半導体記憶装置では、第１制御信号生成回路は、先頭のコラムアドレスが最終アドレスのときに、重複信号を活性化する。ワード制御回路は、重複信号を受けたときに、一対のメモリブロックに先頭のロウアドレスおよび次のロウアドレスをそれぞれ供給する。このため、ワード制御回路は、活性化するメモリブロックを重複信号によって容易に判断できる。この結果、ワード制御回路の動作の制御を簡易にできる。
【０１７６】
付記２５の半導体記憶装置では、第１制御信号生成回路は、最終のコラムアドレスに対応するアクセスに応答して、重複信号を非活性化する。このため、ワード制御回路は、活性化されている一対のメモリブロックの非活性化タイミングを容易に判断できる。この結果、ワード制御回路の動作の制御を簡易にできる。
【０１７７】
付記２６の半導体記憶装置ではデータバス線は、読み出しデータまたは書き込みデータを伝達する。複数のコラムスイッチは、メモリセルをデータバス線にそれぞれ接続する。第１制御信号生成回路は、最終アドレスに対応するコラムスイッチのオン動作に応答して、重複信号を非活性化する。このため、ワード制御回路は、活性化されている一対のメモリブロックの非活性化タイミングを正確に判断できる。この結果、ワード制御回路の動作の制御を正確にできる。
【０１７８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１７９】
本発明の半導体記憶装置では、先頭アドレスがワード線に接続された最終のメモリセルを示す場合にも、ワード線の切り替え動作は不要になり、異なるワード線に接続されたメモリセルを順次アクセスできる。すなわち、半導体記憶装置をアクセスするコントローラは、データを途切れることなくアクセスできる。この結果、データ転送レートの低下を防止できる。また、ワード線が切り替え中であることをコントローラに通知する信号および制御回路が不要になるため、半導体記憶装置およびコントローラの制御回路を簡易にできる。このため、システムコストを低減できる。
【０１８０】
本発明の半導体記憶装置では、次のロウアドレス以降、ワード線を活性化するために動作する回路を少なくできるため、半導体記憶装置の消費電力を削減できる。
【図面の簡単な説明】
【０１８１】
【図１】従来のコンティニュアスモードを有する半導体記憶装置の読み出し動作の例を示すタイミング図である。
【図２】従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の例を示すタイミング図である。
【図３】従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示すタイミング図である。
【図４】従来のコンティニュアス読み出し動作におけるワード線の切り替え動作の別の例を示すタイミング図である。
【図５】本発明の半導体記憶装置の第１の実施形態を示すブロック図である。
【図６】図５に示したメモリブロックM0-M3の要部の詳細を示す回路図である。
【図７】第１の実施形態のコンティニュアスモード中の動作の概要を示す説明図である。
【図８】第１の実施形態において、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示す説明図である。
【図９】第１の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。
【図１０】第１の実施形態のコンティニュアスモード中の別の動作例を示すタイミング図である。
【図１１】本発明の半導体記憶装置の第２の実施形態を示すブロック図である。
【図１２】第２の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。
【図１３】本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
【図１４】第３の実施形態のコンティニュアスモード中の動作の概要を示す説明図である。
【図１５】第３の実施形態において、コンティニュアスモード中に供給される先頭アドレスと活性化されるメモリブロックとの関係を示す説明図である。
【図１６】第３の実施形態のFCRAMの読み出し動作および書き込み動作の例を示すタイミング図である。
【図１７】第３の実施形態のコンティニュアスモード中の動作例を示すタイミング図である。
【図１８】第１の実施形態のコンティニュアスモード中の別の動作例を示すタイミング図である。
【符号の説明】
【０１８２】
１０  クロックバッファ
１２  CEバッファ
１４  モードレジスタ
１６、１８  アドレスバッファ
２０  データ入出力回路
２２制  御信号生成回路
２４、２６  アドレスラッチ
２８、３０  アドレスカウンタ
３２  メモリコア
３４  アドレス選択回路
【国際調査報告】
2005004164.tif 000021
2005004164.tif 000022
2005004164.tif 000023
2005004164.tif 000024
2005004164.tif 000025