(57)【要約】試験パターンを生成するための複数のシーケンスデータブロックを格納するメインメモリと、シーケンスデータブロックを順次格納する第１のシーケンスキャッシュメモリと、第２のシーケンスキャッシュメモリと、第１のキャッシュメモリが格納したシーケンスデータブロックを順次実行し、試験パターンを生成するデータ展開部と、データ展開部が、一のシーケンスデータブロックを実行中に、他のシーケンスデータブロックを先読みするべき先読命令を検出した場合に、他のシーケンスデータブロックをメインメモリから読み出し、第２のシーケンスキャッシュメモリに格納する先読手段とを備えるパターン発生器。
2004109307.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを試験するための試験パターンを、予め与えられた試験データから生成するパターン発生器であって、
前記試験パターンを生成するための複数のシーケンスデータブロックを格納するメインメモリと、
前記シーケンスデータブロックを順次格納する第１のシーケンスキャッシュメモリと、
第２のシーケンスキャッシュメモリと、
前記第１のキャッシュメモリが格納したシーケンスデータブロックを順次実行し、前記試験パターンを生成するデータ展開部と、
前記データ展開部が、一の前記シーケンスデータブロックを実行中に、他の前記シーケンスデータブロックを先読みするべき先読命令を検出した場合に、前記他のシーケンスデータブロックを前記メインメモリから読み出し、前記第２のシーケンスキャッシュメモリに格納する先読手段と
を備えることを特徴とするパターン発生器。
【請求項２】
前記データ展開部は、
前記先読命令を検出した後に、前記他のシーケンスデータブロックを実行するべきジャンプ命令を検出した場合には、前記第２のシーケンスキャッシュメモリから前記他のシーケンスデータブロックを読み出して実行し、
前記先読命令を検出した後に、前記ジャンプ命令を、前記一のシーケンスデータブロックにおいて検出しない場合には、前記第１のシーケンスキャッシュメモリから次の前記シーケンスデータブロックを読み出して実行することを特徴とする請求項１に記載のパターン発生器。
【請求項３】
前記メインメモリは、前記シーケンスデータブロックに対応して、前記電子デバイスに与えるべき信号を示す、複数のパターンデータブロックを更に格納し、
前記パターン発生器は、
前記第１のシーケンスキャッシュメモリに格納した前記シーケンスデータブロックに対応する前記パターンデータブロックを格納する第１のパターンキャッシュメモリと、
第２のパターンキャッシュメモリと
を更に備え、
前記先読手段は、前記データ展開部が、一の前記シーケンスデータブロックを実行中に、他の前記シーケンスデータブロックを先読みするべき先読命令を検出した場合に、前記他のシーケンスデータブロックと対応する前記パターンデータブロックを前記メインメモリから読み出し、前記第２のパターンキャッシュメモリに格納し、
前記データ展開部は、前記シーケンスデータブロックを実行することにより、前記他のシーケンスデータブロックと対応する前記パターンデータブロックを展開して前記試験パターンを生成することを特徴とする請求項２に記載のパターン発生器。
【請求項４】
前記先読命令は、先読みするべき前記シーケンスデータブロック及び対応する前記パターンデータブロックの前記メインメモリにおける先頭アドレスを指定する命令であって、
前記先読手段は、指定された前記先頭アドレスを用いて前記メインメモリから前記シーケンスデータブロック及び前記パターンデータブロックを先読みすることを特徴とする請求項３に記載のパターン発生器。
【請求項５】
前記先読命令は、先読みするべき前記シーケンスデータブロック及び前記パターンデータブロックのラベルを指定する命令であって、
前記パターン発生器は、前記ラベルと、前記ラベルによって指定される前記シーケンスデータブロック及び前記パターンデータブロックの、前記メインメモリにおけるアドレスとを対応付けて格納する参照メモリを更に備え、
前記先読手段は、前記ラベルに基づいて、前記参照メモリから前記メインメモリにおけるアドレスを取得し、取得した前記アドレスに基づいて、前記メインメモリから前記シーケンスデータブロック及び前記パターンデータブロックを先読みすることを特徴とする請求項３に記載のパターン発生器。
【請求項６】
前記シーケンスデータブロックは、前記電子デバイスのスキャン試験を行うためのスキャンシーケンスデータブロックを含み、前記パターンデータブロックは、前記電子デバイスの前記スキャン試験を行うためのスキャンパターンデータブロックを含み、
前記先読手段は、前記スキャンシーケンスデータブロック及び前記スキャンパターンデータブロックを先読みすることを特徴とする請求項３に記載のパターン発生器。
【請求項７】
前記データ展開部は、一の前記試験パターンを生成する場合に、一の前記スキャンシーケンスブロックを複数回実行することを特徴とする請求項３に記載のパターン発生器。
【請求項８】
前記メインメモリは、複数のスキャンシーケンスデータブロックを連続した領域に格納することを特徴とする請求項７に記載のパターン発生器。
【請求項９】
前記メインメモリは、複数のスキャンパターンデータブロックを連続した領域に格納することを特徴とする請求項７に記載のパターン発生器。
【請求項１０】
前記データ展開部が、前記他のシーケンスデータブロックを実行中に、前記一のシーケンスデータブロックにおける前記ジャンプ命令の次の命令に戻るべきリターン命令を検出した場合、前記一のシーケンスデータブロックにおける前記リターン命令の次の命令を、前記第１のシーケンスキャッシュメモリから読み出して実行することを特徴とする請求項２に記載のパターン発生器。
【請求項１１】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンを成形する波形成形器と、
前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記パターン発生器は、
前記試験パターンを生成するための複数のシーケンスデータブロックを格納するメインメモリと、
前記シーケンスデータブロックを順次格納する第１のシーケンスキャッシュメモリと、
第２のシーケンスキャッシュメモリと、
前記第１のキャッシュメモリが格納したシーケンスデータブロックを順次実行し、前記試験パターンを生成するデータ展開部と、
前記データ展開部が、一の前記シーケンスデータブロックを実行中に、他の前記シーケンスデータブロックを先読みするべき先読命令を検出した場合に、前記他のシーケンスデータブロックを前記メインメモリから読み出し、前記第２のシーケンスキャッシュメモリに格納する先読手段と
を有することを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、パターン発生器、及び試験装置に関する。特に、本発明は、電子デバイスを試験するためのパターン発生器、及び試験装置に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００３−１６３４６１  出願日  平成１５年６月９日
【背景技術】
【０００２】  従来、電子デバイスを試験する試験装置において、パターン発生器が用いられている。パターン発生器は、電子デバイスを試験するための、電子デバイスへの入力信号である試験パターンを生成する。従来、パターン発生器は、パターンデータとシーケンスデータから試験パターンを生成している。【０００３】  パターン発生器は、パターンデータ群とシーケンスデータ群とを実行順に格納するメモリと、パターンデータとシーケンスデータとをメモリから順次読み出して格納するキャッシュメモリを有する。シーケンスデータは、パターンデータを出力する順序を指示することにより、試験パターンを生成するための命令群であり、シーケンスデータにおけるジャンプ命令、ループ命令等によって構成される。【０００４】  パターン発生器は、パターンデータとシーケンスデータをメモリから順次読み出し、キャッシュメモリに格納する。また、キャッシュメモリに格納したシーケンスデータの命令群に基づいて、キャッシュメモリに格納したパターンデータから試験パターンを生成する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】  シーケンスデータの命令群において、キャッシュメモリに格納していないシーケンスデータ及びパターンデータのアドレスにジャンプする命令が検出された場合、パターン発生器は、当該アドレスに該当するシーケンスデータ及びパターンデータをメモリから読み出し、キャッシュメモリに格納する。【０００６】  このため、シーケンスデータ及びパターンデータをメモリから読み出す場合に、読出時間が生じ、パターンの生成において待ち時間が生じてしまう。また、電子デバイスのファンクション試験とスキャン試験とを行う場合、ファンクション試験用のデータとスキャン試験用のデータとを、メモリ上で連続したアドレス空間に実行順に格納する必要があった。このため、例えばスキャン試験用のデータを複数回使用したい場合、メモリに同一のデータを複数個格納する必要があり、大容量のメモリが必要であった。【０００７】  そこで本発明は、上記の課題を解決することのできるパターン発生器、及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００８】  上記課題を解決するために、本発明の第一の形態においては、電子デバイスを試験するための試験パターンを、予め与えられた試験データから生成するパターン発生器であって、試験パターンを生成するための複数のシーケンスデータブロックを格納するメインメモリと、シーケンスデータブロックを順次格納する第１のシーケンスキャッシュメモリと、第２のシーケンスキャッシュメモリと、第１のキャッシュメモリが格納したシーケンスデータブロックを順次実行し、試験パターンを生成するデータ展開部と、データ展開部が、一のシーケンスデータブロックを実行中に、他のシーケンスデータブロックを先読みするべき先読命令を検出した場合に、他のシーケンスデータブロックをメインメモリから読み出し、第２のシーケンスキャッシュメモリに格納する先読手段とを備えるパターン発生器を提供する。【０００９】  データ展開部は、先読命令を検出した後に、他のシーケンスデータブロックを実行するべきジャンプ命令を検出した場合には、第２のシーケンスキャッシュメモリから他のシーケンスデータブロックを読み出して実行し、先読命令を検出した後に、ジャンプ命令を、一のシーケンスデータブロックにおいて検出しない場合には、第１のシーケンスキャッシュメモリから次のシーケンスデータブロックを読み出して実行してよい。【００１０】  メインメモリは、シーケンスデータブロックに対応して、電子デバイスに与えるべき信号を示す、複数のパターンデータブロックを更に格納し、パターン発生器は、第１のシーケンスキャッシュメモリに格納したシーケンスデータブロックに対応するパターンデータブロックを格納する第１のパターンキャッシュメモリと、第２のパターンキャッシュメモリとを更に備え、先読手段は、データ展開部が、一のシーケンスデータブロックを実行中に、他のシーケンスデータブロックを先読みするべき先読命令を検出した場合に、他のシーケンスデータブロックと対応するパターンデータブロックをメインメモリから読み出し、第２のパターンキャッシュメモリに格納し、データ展開部は、シーケンスデータブロックを実行することにより、他のシーケンスデータブロックと対応するパターンデータブロックを展開して試験パターンを生成してよい。【００１１】  先読命令は、先読みするべきシーケンスデータブロック及び対応するパターンデータブロックのメインメモリにおける先頭アドレスを指定する命令であって、先読手段は、指定された先頭アドレスを用いてメインメモリからシーケンスデータブロック及びパターンデータブロックを先読みしてよい。【００１２】  先読命令は、先読みするべきシーケンスデータブロック及びパターンデータブロックのラベルを指定する命令であって、パターン発生器は、ラベルと、ラベルによって指定されるシーケンスデータブロック及びパターンデータブロックの、メインメモリにおけるアドレスとを対応付けて格納する参照メモリを更に備え、先読手段は、ラベルに基づいて、参照メモリからメインメモリにおけるアドレスを取得し、取得したアドレスに基づいて、メインメモリからシーケンスデータブロック及びパターンデータブロックを先読みしてよい。【００１３】  シーケンスデータブロックは、電子デバイスのスキャン試験を行うためのスキャンシーケンスデータブロックを含み、パターンデータブロックは、電子デバイスのスキャン試験を行うためのスキャンパターンデータブロックを含み、先読手段は、スキャンシーケンスデータブロック及びスキャンパターンデータブロックを先読みしてよい。【００１４】  データ展開部は、一の試験パターンを生成する場合に、一のスキャンシーケンスブロックを複数回実行してよい。メインメモリは、複数のスキャンシーケンスデータブロックを連続した領域に格納してよい。メインメモリは、複数のスキャンパターンデータブロックを連続した領域に格納してよい。【００１５】  データ展開部が、他のシーケンスデータブロックを実行中に、一のシーケンスデータブロックにおけるジャンプ命令の次の命令に戻るべきリターン命令を検出した場合、一のシーケンスデータブロックにおけるリターン命令の次の命令を、第１のシーケンスキャッシュメモリから読み出して実行してよい。【００１６】  本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを成形する波形成形器と、試験パターンに基づいて電子デバイスが出力する、出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、パターン発生器は、試験パターンを生成するための複数のシーケンスデータブロックを格納するメインメモリと、シーケンスデータブロックを順次格納する第１のシーケンスキャッシュメモリと、第２のシーケンスキャッシュメモリと、第１のキャッシュメモリが格納したシーケンスデータブロックを順次実行し、試験パターンを生成するデータ展開部と、データ展開部が、一のシーケンスデータブロックを実行中に、他のシーケンスデータブロックを先読みするべき先読命令を検出した場合に、他のシーケンスデータブロックをメインメモリから読み出し、第２のシーケンスキャッシュメモリに格納する先読手段とを有し、データ展開部は、先読命令を検出した後に、他のシーケンスデータブロックを実行するべきジャンプ命令を検出した場合には、第２のシーケンスキャッシュメモリから他のシーケンスデータブロックを読み出して実行し、先読命令を検出した後に、一のシーケンスデータブロックにおいて他のシーケンスデータブロックを実行するべきジャンプ命令を検出しない場合には、第１のシーケンスキャッシュメモリから次ぎのシーケンスデータブロックを読み出して実行することを特徴とする試験装置を提供する。【００１７】  尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【発明の効果】
【００１８】  本発明によれば、試験パターンを効率よく生成することができる。また、電子デバイスを効率よく試験することができる。また、使用するメモリの容量を縮小することができる。
【図面の簡単な説明】
【００１９】［図１］本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
［図２］パターン発生器５０の構成の一例を示す図である。
［図３］メモリ制御部７０、パターン生成部８０、及びシーケンサ９０の詳細な構成の一例を示す図である。
［図４］メインメモリ６０のデータ構成の一例を示す図である。
［図５］パターン発生器５０が生成する試験パターンの一例を示す図である。
［図６］パターン発生器５０の動作例を示す図である。
［図７］試験装置１００の構成の他の例を示す図である。
［図８］複数のメインメモリ６０のデータ構成の一例を示す図である。
［図９］複数のメインメモリ６０のデータ構成の一例を示す図である。
【符号の説明】
【００２０】１０・・・フェイルメモリ、２０・・・判定部、３０・・・信号入出力部、４０・・・波形成形器、５０・・・パターン発生器、６０・・・メインメモリ、７０・・・メモリ制御部、７２・・・先読手段、８０・・・パターン生成部、８２・・・第１のパターンキャッシュメモリ、８４・・・第２のパターンキャッシュメモリ、８６・・・パターン制御部、８８・・・キャッシュメモリ、９０・・・シーケンサ、９２・・・第１のシーケンスキャッシュメモリ、９４・・・第２のシーケンスキャッシュメモリ、９６・・・シーケンス制御部、９８・・・キャッシュメモリ、１００・・・試験装置、１１０・・・バス制御部、１２０・・・アルゴリズムパターン生成部、１３０・・・キャプチャ部、１４０・・・キャプチャ制御部、１５０・・・テスタ制御部、１６０・・・参照メモリ、１７０・・・データ展開部、２００・・・電子デバイス
【発明を実施するための最良の形態】
【００２１】  以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００２２】  図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス２００を試験する。試験装置１００は、パターン発生器５０、波形成形器４０、信号入出力部３０、及び判定部２０を備える。ここで、電子デバイス２００は、与えられた電気信号に応じて動作するデバイスを指す。例えば半導体素子を有するＩＣチップ、ＬＳＩ等の半導体回路を含む。【００２３】  パターン発生器５０は、外部に設けられたテスタ制御部１５０から、電子デバイス２００を試験するべき試験データを受け取り、当該試験データに基づいて電子デバイス２００を試験するための試験パターンを生成する。テスタ制御部１５０は、例えばワークステーション等のコンピュータである。また、パターン発生器５０は、電子デバイス２００が、入力された試験パターンに基づいて出力するべき期待値を示す期待値信号を生成してよい。【００２４】  波形成形器４０は、試験パターンを受け取って整形し、所望のタイミングで信号入出力部３０に供給する。信号入出力部３０は、受け取った試験パターンを電子デバイス２００に供給し、電子デバイス２００が試験パターンに基づいて出力する出力信号を受け取る。また、信号入出力部３０は、受け取った出力信号を判定部２０に供給する。【００２５】  判定部２０は、受け取った出力信号に基づいて、電子デバイス２００の良否を判定する。例えば、判定部２０は、パターン発生器５０から期待値信号を受け取り、当該期待値信号と電子デバイス２００の出力信号とを比較することにより、電子デバイス２００の良否を判定する。【００２６】  図２は、パターン発生器５０の構成の一例を示す。パターン発生器５０は、メインメモリ６０、データ展開部１７０、シーケンサ９０、バス制御部１１０、アルゴリズムパターン生成部１２０、キャプチャ部１３０、キャプチャ制御部１４０、及びフェイルメモリ１０を備える。データ展開部１７０は、メモリ制御部７０及びパターン生成部８０を有する。【００２７】  メインメモリ６０は、試験パターンを生成するための試験データを格納する。試験データは、複数の試験データブロックに分割されて格納される。例えば、メインメモリ６０は、電子デバイス２００に与えるべき信号を示すパターンデータを分割した複数のパターンデータブロックと、パターンデータを電子デバイス２００に与えるべき順序を指示するシーケンスデータを分割した複数のシーケンスデータブロックとを、試験データブロックとして格納する。また、メインメモリ６０は、パターンデータブロックとシーケンスデータブロックとを対応付けて格納する。【００２８】  バス制御部１１０は、テスタ制御部１５０から、試験データブロックをパターン生成部８０、及び／又はシーケンサ９０に供給するべき順序を示す指示情報を受け取り、当該指示情報に基づいていずれのパターンデータブロック、及び／又はシーケンスデータブロックをメインメモリ６０から読み出すべきかを、��モリ制御部７０に順次指示する。メモリ制御部７０は、バス制御部１１０から受け取った指示に基づいて、メインメモリ６０からパターンデータブロック及びシーケンスデータブロックを順次読み出し、読み出したパターンデータブロックをパターン生成部８０に順次供給し、読み出したシーケンスデータブロックをシーケンサ９０に順次供給する。【００２９】  パターン生成部８０は、パターンデータブロックを順次受け取り、パターンデータブロックに基づいて試験パターンを生成する。シーケンサ９０は、受け取ったシーケンスデータブロックを順次格納し、格納したシーケンスデータブロックに基づいて、パターン生成部８０を制御する。例えば、シーケンスデータブロックは、パターンデータブロックにおけるデータを出力するべき順序を指示し、試験パターンを生成するためのプログラムであって、当該プログラムに応じた試験パターンを、パターン生成部８０に生成させる。シーケンサ９０は、シーケンスデータブロックに基づいて、パターン生成部８０が出力するべきパターンデータブロックのアドレスを、パターン生成部８０に順次指示してよい。【００３０】  また、試験するべき電子デバイス２００がメモリである場合、シーケンサ９０はアルゴリズムパターン生成部１２０に、メモリ試験用のパターンデータを生成させる指示信号を供給してよい。アルゴリズムパターン生成部１２０は、当該指示信号を受け取った場合、予め設定されたアルゴリズムに基づいて、メモリ試験用のパターンデータを生成する。この場合、パターン生成部８０は、メモリ試験用のパターンデータに更に基づいて、試験パターンを生成する。【００３１】  キャプチャ部１３０、及びキャプチャ制御部１４０は、判定部２０における判定結果を、フェイルメモリ１０に格納する。キャプチャ部１３０は、シーケンサ９０がパターン生成部８０に指示したパターンデータブロックのアドレス、又はアルゴリズムパターン生成部１２０が生成したメモリ試験用データのいずれか、又は両方を受け取る。キャプチャ部１３０は、判定結果に、対応するパターンデータブロックのアドレス、又は対応するメモリ試験用データのいずれか、若しくは両方を付与する。キャプチャ制御部１４０は、テスタ制御部１５０から、判定結果をフェイルメモリ１０に格納するべきか否かを指示する指示信号を受け取り、当該指示信号に応じて、判定結果をフェイルメモリ１０に供給する。【００３２】  また、キャプチャ制御部１４０は、一のパターンデータブロックによる試験が終了した場合に、当該パターンデータブロックにおける判定結果をバス制御部１１０に通知してよい。この場合、バス制御部１１０は、テスタ制御部１５０に当該判定結果を通知する。【００３３】  また、フェイルメモリ１０は、判定部２０における判定結果を格納する。テスタ制御部１５０は、フェイルメモリ１０が格納した判定結果を読み出し、電子デバイス２００の試験結果の解析を行ってよく、パターンデータブロック毎の判定結果に基づいて、試験結果の解析を行ってもよい。また、本例においては、パターン発生器５０がフェイルメモリ１０を有していたが、他の例においては、パターン発生器５０はフェイルメモリ１０を有さず、試験装置１００がフェイ���メモリ１０を有していてもよく、またテスタ制御部１５０がフェイルメモリ１０を有していてもよい。【００３４】  図３は、メモリ制御部７０、パターン生成部８０、及びシーケンサ９０の詳細な構成の一例を示す。メモリ制御部７０は、先読手段７２を有し、パターン生成部８０は、キャッシュメモリ８８及びパターン制御部８６を有し、シーケンサ９０は、キャッシュメモリ９８及びシーケンス制御部９６を有する。【００３５】  メモリ制御部７０は、バス制御部１１０から受け取った指示情報に基づいて、メインメモリ６０からデータを読み込み、キャッシュメモリ８８及びキャッシュメモリ９８に格納する。キャッシュメモリ８８は、第１のパターンキャッシュメモリ８２及び第２のパターンキャッシュメモリ８４を有し、キャッシュメモリ９８は、第１のシーケンスキャッシュメモリ９２及び第２のシーケンスキャッシュメモリ９４を有する。【００３６】  メモリ制御部７０は、バス制御部１１０から受け取った指示情報に基づいて第１のパターンキャッシュメモリ８２にパターンデータブロックを順次格納し、第１のシーケンスキャッシュメモリ９２にシーケンスデータブロックを順次格納する。【００３７】  パターン制御部８６は、第１のパターンキャッシュメモリ８２が格納したパターンデータブロックに基づいて、試験パターンを生成する。例えば、シーケンス制御部９６から、第１のパターンキャッシュメモリ８２におけるアドレスを順次受け取り、受け取ったアドレスのパターンデータを順次出力し、試験パターンを生成する。【００３８】  シーケンス制御部９６は、第１のシーケンスキャッシュメモリ９２が格納したシーケンスデータブロックを順次取り出し、実行する。例えば、シーケンスデータブロックは、ジャンプ命令、ループ命令、リターン命令等を含む命令群であって、シーケンス制御部９６は、シーケンスデータブロックにおける命令に基づいて、パターン制御部８６に第１のパターンキャッシュメモリ８２におけるアドレスを順次指示する。【００３９】  シーケンス制御部９６が、一のシーケンスデータブロックを実行中に、他のシーケンスデータブロックを先読みするべき先読命令を、当該一のシーケンスデータブロックにおいて検出した場合、シーケンス制御部９６は、当該先読命令をメモリ制御部７０の先読手段７２に通知する。例えば、試験パターンのメインルーチンを示すシーケンスデータブロックを実行中に、試験パターンのサブルーチンを先読みする先読命令を検出した場合、その旨をメモリ制御部７０に通知する。【００４０】  先読手段７２は、シーケンス制御部９６から先読命令の通知を受け取った場合、先読命令において指定されたシーケンスデータブロックを、メインメモリ６０から読み込み、第２のシーケンスキャッシュメモリ９４に格納する。また、先読手段７２は、第２のシーケンスキャッシュメモリ９４に格納したシーケンスデータブロックに対応するパターンデータブロックを第２のパターンキャッシュメモリ８４に格納する。先読手段７２は、パターン制御部８６が動作中に、メインメモリ６０からデータを先読みし、キャッシュメモリに格納する。【００４１】  シーケンス制御部９６は、先読命令を検出した後に、第２のシーケンスキャッシュメモリ９４に格納したシーケンスデータブロックを実行するべきジャンプ命令を検出した場合、第２のシーケンスキャッシュメモリ９４に格納したシーケンスデータブロックを読み出して実行する。そして、パターン制御部８６は、第２のパターンキャッシュメモリ８４に格納された、対応するパターンデータブロックに基づいて試験パターンを生成する。この場合、シーケンス制御部９６は、第２のパターンキャッシュメモリ８４におけるアドレスを指定してよく、また第１のパターンキャッシュメモリ８２及び第２のパターンキャッシュメモリ８４が同一のキャッシュメモリにおける２つのアドレス空間である場合、当該キャッシュメモリのアドレスを指定してもよい。【００４２】  また、先読命令を検出した後に、実行中のシーケンスデータブロックからジャンプ命令を検出しない場合、第１のシーケンスキャッシュメモリ９２に格納された、次に実行するべきシーケンスデータブロックを読み出して実行する。【００４３】  ここで、先読命令は先読するべきシーケンスデータブロックの、メインメモリ６０における先頭アドレスを指定する命令であってよい。また、先読命令は、先読するべきシーケンスデータブロックのラベルを指定する命令であってよい。ここで、ラベルとは個々のシーケンスデータブロックを特定する情報である。この場合、パターン発生器５０は、ラベルと、当該ラベルに対応するシーケンスデータブロックのメインメモリ６０における先頭アドレスとを対応付けて格納する参照メモリ１６０を更に備えてよい。シーケンス制御部９６は、当該ラベルを先読手段７２に通知し、先読手段７２は、当該ラベルに基づいて参照メモリ１６０からメインメモリ６０におけるアドレスを抽出し、抽出したアドレスにおけるシーケンスデータブロックをメインメモリ６０から読み出してよい。【００４４】  また、先読手段７２は、読み出したシーケンスデータブロックに対応するパターンデータブロックを、メインメモリ６０から読み出し、第２のパターンキャッシュメモリ８４に格納する。先読手段７２は、パターン発生器５０の他の構成要素の動作中に、試験データをメインメモリ６０から先読みし、第２のパターンキャッシュメモリ８４及び第２のシーケンスキャッシュメモリ９４に格納する。このため、本例におけるパターン発生器５０によれば、データ読み込みの待ち時間等を減少させ、連続的に試験パターンを生成することができる。また、メモリ制御部７０は、指示情報に基づいて、第１のパターンキャッシュメモリ８２及び第１のシーケンスキャッシュメモリ９２に試験データを順次格納する。メモリ制御部７０においても、パターン発生器５０の他の構成要素の動作中に、試験データを順次格納するため、連続的に試験パターンを生成することができる。以上のように、本例におけるパターン発生器５０によれば、効率よく試験パターンを生成できる。【００４５】  第１のパターンキャッシュメモリ８２及び第２のパターンキャッシュメモリ８４は、同一のキャッシュメモリにおける２つのアドレス空間であってよく、また２つのキャッシュメモリであってもよい。また、第１のシーケンスキャッシュメモリ９２及び第２のシーケンスキャッシュメモリ９４においても同様である。���００４６】  また、試験装置１００は、電子デバイスのスキャン試験を行ってもよい。ここで、スキャン試験とは、例えばＩＥＥＥ１１４９．１により試験仕様が定まる試験を含み、電子デバイスのスキャンパスを試験する試験である。この場合、メインメモリ６０が格納するパターンデータブロックは、スキャン試験用のスキャンパターンデータブロックを含み、シーケンスデータブロックは、スキャン試験用のスキャンシーケンスデータブロックを含む。また、試験装置１００は、スキャン試験と他の試験とを組み合わせて行ってもよい。例えば、試験装置１００は、スキャン試験と、電子デバイスのロジック部を試験するファンクション試験とを組み合わせて行ってよい。【００４７】  図４は、メインメモリ６０におけるデータ構成の一例を示す。本例において、試験装置１００はファンクション試験及びスキャン試験を行う。メインメモリ６０は、図４に示すように複数のシーケンスデータブロック、複数のスキャンシーケンスデータブロック、複数のパターンデータブロック、及び複数のスキャンパターンデータブロックをそれぞれ連続した領域に格納する。本例におけるパターン発生器５０は、先読命令によって指定された、スキャン試験用のデータブロックの先頭アドレスに基づいてデータブロックの読み込みを行うため、それぞれのデータブロック種類毎に連続してメインメモリに格納できる。【００４８】  また、本例におけるパターン発生器によれば、それぞれのデータブロックを実行順にメインメモリに格納しなくとも、連続的に試験パターンを生成することができる。このため、データブロック単位でのデータの追加、削除、入れ替え等が容易に行うことができる。【００４９】  図５は、パターン発生器５０が生成する試験パターンの一例を示す。本例において、パターン発生器５０は、ファンクション試験とスキャン試験とを組み合わせた試験用の試験パターンを生成する。【００５０】  図６は、パターン発生器５０の動作例を示す。本例において、パターン発生器５０は、図５に示した試験パターンを生成する。本例において、パターン発生器５０は、第１のシーケンスキャッシュメモリ９２に格納したシーケンスデータブロックに基づいて、主にファンクション試験を行い、第２のシーケンスキャッシュメモリ９４に格納したシーケンスデータブロックに基づいて、スキャン試験を行う。【００５１】  まず、メモリ制御部７０は、指示情報に基づいて、当該試験パターンの生成に用いるべきパターンデータブロック及びシーケンスデータブロックを、順次第１のパターンキャッシュメモリ８２及び第１のシーケンスキャッシュメモリ９２に格納する。ここで、メモリ制御部７０は、既に実行されたデータブロックを消去し、これにより生じたキャッシュメモリの空き領域に順次データブロックを格納してよい。また、メモリ制御部７０は、既に実行されたデータブロックに、次に格納するべきデータブロックを上書きしてもよい。また、キャッシュメモリは複数のデータブロックを格納できる領域を有することが好ましい。【００５２】  シーケンサ９０は、第１のシーケンスキャッシュメモリ９２に格納されたシーケンスデータブロックを順次実行する。実行中のシーケンスデータブロック１��おいて先読命令を検出した場合、先読手段７２は、当該先読命令において指定されたスキャンシーケンスデータブロック１を第２のシーケンスキャッシュメモリ９４に格納する。【００５３】  シーケンスデータブロック１において、ジャンプ命令を検出した場合、シーケンサ９０は、第２のシーケンスキャッシュメモリ９４が格納したスキャンシーケンスデータブロック１を実行する。シーケンサ９０は、スキャンシーケンスデータブロック１において、シーケンスデータブロック１におけるジャンプ命令の次の命令に戻るべきリターン命令を検出した場合、当該ジャンプ命令の次の命令を読み出して実行する。また、ジャンプ命令が、シーケンスデータブロック１の末尾の命令であった場合、シーケンサ９０は、次のシーケンスデータブロック２を第１のシーケンスキャッシュメモリから読み出して実行する。【００５４】  次のシーケンスデータブロック２において先読命令を検出し、指定されたスキャンシーケンスデータブロック２を、第２のシーケンスキャッシュメモリ９４に格納する。この場合、先読手段７２は、スキャンシーケンスデータブロック１を第２のシーケンスキャッシュメモリから消去してよい。【００５５】  また、データ展開部１７０は、図６に示すように、一の試験パターンを生成する場合に、スキャンシーケンスデータブロック１を複数回実行してよい。本例におけるパターン発生器５０によれば、先読命令によって指定されたスキャンシーケンスデータブロックをメインメモリ６０から読み出し、第２のシーケンスキャッシュメモリ９４に格納するため、メインメモリ６０の一の領域に格納したデータブロックを複数回実行することができる。このため、データブロックを実行順にメインメモリ６０に格納した場合と比較して、メインメモリ６０の容量を縮小することができる。【００５６】  また、本例におけるパターン発生器５０によれば、先読命令によって指定されたスキャン試験用のデータブロックをキャッシュメモリに格納するため、ファンクション試験とスキャン試験とを任意に組み合わせることができる。【００５７】  また、本例においてはシーケンスデータブロックについて説明したが、パターン発生器５０は、シーケンスデータブロックに対応するパターンデータブロックに対しても同様の処理を行う。【００５８】  図７は、試験装置１００の構成の他の例を示す。本例において、試験装置１００は、電子デバイス２００の複数のピンに対応した複数のパターン発生器５０を備える。また、それぞれのパターン発生器５０に対応した複数の波形成形器４０を備えてもよい。【００５９】  テスタ制御部１５０は、それぞれのパターン発生器５０をそれぞれ独立に制御する。また、信号入出力部３０は、それぞれのパターン発生器５０が生成した試験パターンを電子デバイス２００の対応するピンに供給する。【００６０】  電子デバイス２００は、スキャン試験用のピンを有する。試験装置１００は、スキャン試験を行う場合、当該スキャン試験用のピンに対し、スキャン試験用の試験パターンを供給し、他のピンに対しては、直前に供給した信号を保持してよい。つまり、当該他のピンに対応するパターン発生器５０は試験パターンを生成せず、出力を保持してよい。【００���１】  図８及び図９は、複数のメインメモリ６０のデータ構成の一例を示す。図８及び図９においては、それぞれのメインメモリ６０のデータ領域を、対応するピン名によって示す。メインメモリ６０は、図４に関連して説明したメインメモリ６０と同様に、複数のシーケンスデータブロック（ＳＱ）、複数のスキャンシーケンスデータブロック（ＳＣ）、複数のパターンデータブロック（ＰＤ）、及び複数のスキャンパターンデータブロック（ＳＰ）を格納する。【００６２】  試験装置１００がスキャン試験を行う場合、スキャン試験用のピンに対応しないパターン発生器５０は、試験パターンを生成しない。このため、対応するメインメモリ６０は、スキャン試験に対応しないピンに対するスキャンパターンデータブロック及びスキャンシーケンスデータブロックを格納しない。このため、メインメモリ６０において、アドレス空間に空き領域が生じる。【００６３】  例えば、図８においては、ピン１がスキャン試験用のピンであり、ピン２〜ピン４がスキャン試験に対応しないピンである。メインメモリ６０は、ピン２〜ピン４に対応する、スキャンシーケンスデータブロック及びスキャンパターンデータブロックを格納しないため、アドレス空間に空き領域２１０及び空き領域２２０が生じる。【００６４】  本例におけるメインメモリ６０は、当該空き領域に、他のパターン発生器５０において実行されるデータブロックを格納してよい。例えば、図９に示すように、ピン１用のスキャンシーケンスデータブロック（ＳＣ１−ｎ）、及びスキャンパターンデータブロック（ＳＰ１−ｎ）を格納してよい。この場合、パターン発生器５０は、他のパターン発生器５０のメインメモリ６０から、データブロックを読み出す手段を有する。例えば、メモリ制御部７０が、他のパターン発生器５０のメインメモリ６０からデータブロックを読み出してよい。本例における試験装置１００によれば、メインメモリ６０の領域を効率よく使用することができる。このため、メインメモリ６０の容量を縮小することができる。【００６５】  以上説明したように、本実施例に係る試験装置１００によれば、試験パターンを効率よく生成でき、且つメモリ容量を低減することができる。【００６６】  以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００６７】  上記説明から明らかなように、本発明によれば、試験パターンを効率よく生成することができる。また、電子デバイスを効率よく試験することができる。また、使用するメモリの容量を縮小することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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