(57)【要約】ｎＭＯＳ構造の半導体装置において、不純物拡散層（２１）を形成するに際して、エクステンション領域（１３）及びポケット領域（１１）の形成、更にエクステンション領域（１３）の不純物拡散を抑制する目的に用いる最適な不純物の組み合わせを考察し、エクステンション領域（１３）の不純物に少なくともリン（Ｐ）を、ポケット領域（１１）の不純物に少なくともインジウム（Ｉｎ）を用い、更に拡散抑制物質として炭素（Ｃ）を用いる。これにより、特にｎＭＯＳ構造の半導体装置において、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を実現する。
2004068588.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層と
を含み、
前記不純物拡散層は、
少なくともリン（Ｐ）を含有してなり、前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、
ｎ型不純物を含有してなり、前記第１の領域と一部重畳し、前記第１の領域よりも深い第２の領域と、
少なくともインジウム（Ｉｎ）を含有してなる第３の領域と、
炭素（Ｃ）を含有してなる第４の領域と
を有することを特徴とする半導体装置。
【請求項２】
前記第１の領域は、リン（Ｐ）及び砒素（Ａｓ）を含有してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の領域は、インジウム（Ｉｎ）及びホウ素（Ｂ）を含有してなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する第２の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する第３の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する第４の工程と、
少なくとも前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する第５の工程と
を含み、
前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の工程において、インジウム（Ｉｎ）及びホウ素（Ｂ）を導入することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第４の工程において、リン（Ｐ）及び砒素（Ａｓ）を導入することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の工程において、炭素（Ｃ）を１０ｋｅＶ以下の加速エネルギーでイオン注入することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、
前記ゲート電極の両側面のみにサイドウォール膜を形成する工程と、
前記サイドウォール膜をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
インジウム（Ｉｎ）とともにホウ素（Ｂ）を導入することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
リン（Ｐ）とともに砒素（Ａｓ）を導入することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
炭素（Ｃ）を１０ｋｅＶ以下の加速エネルギーでイオン注入することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
ｎ型不純物を導入する前又は後に、前記サイドウォール膜をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する第７の工程を更に含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上にゲート絶縁膜を介してゲート電極を形成すると、
前記ゲート電極の両側面のみにダミーサイドウォール膜を形成する工程と、
前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層にリン（Ｐ）を導入する工程と、
前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、
前記ダミーサイドウォール膜を除去する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
インジウム（Ｉｎ）とともにホウ素（Ｂ）を導入することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
リン（Ｐ）とともに砒素（Ａｓ）を導入することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記表層に少なくともインジウム（Ｉｎ）又は少なくともリン（Ｐ）を導入した後に、前記ゲート電極の両側面にサイドウォール膜を形成する工程を更に含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、ソース／ドレインのエクステンション構造を持つ半導体装置及びその製造方法に関し、特にＣＭＯＳ構造の半導体装置に適用して好適である。
【背景技術】  従来、ＭＯＳトランジスタの構造として、短チャネル効果の抑制及びホットキャリア耐性等を向上させるべく、ＬＤＤ構造が採用されている。
一方、半導体装置の微細化・高集積化が進み、それに伴いＭＯＳトランジスタではゲート長の短縮化が促進されている。ところが、ゲート長の短縮化により、ソース／ドレインの寄生抵抗の影響が顕在化してきている。そこでこれに対処するため、いわゆるエクステンション構造のＭＯＳトランジスタが案出されている。このＭＯＳトランジスタは、浅いエクステンション領域を形成した後、ゲート電極にサイドウォール等を形成し、エクステンション領域と一部重畳するように深いソース／ドレイン領域を形成することにより、一対の不純物拡散層が形成されてなるものである。
しかしながら、最近ではＭＯＳトランジスタの更なる微細化・高集積化が急速に進行しており、エクステンション構造のＭＯＳトランジスタには以下に示すような２点の問題が浮上している。
（１）ＭＯＳトランジスタの更なる微細化のためには、エクステンション領域の濃度プロファイルが重要になる。特に、エクステンション領域における横方向の濃度プロファイルは、電流駆動能力を向上させるうえで鍵を握る事項である。この場合、閾値電圧のロールオフ特性と電流駆動能力、即ちエクステンション領域の電気抵抗とが言わばトレードオフの関係にあり、以下に示すように両者の精緻な調節が必要である。
閾値電圧のロールオフ特性を向上させるためには、与えられた物理的なゲート長に対して、できるだけ長い冶金学的な実効ゲート長を確保することが望ましい。これによりチャネルの不純物濃度を低く設定することが可能となり、キャリアの不純物による散乱が少なくなるために移動度が向上し、結果としてＭＯＳトランジスタの電流駆動能力が改善される。ここで、冶金学的な実効ゲート長が同一であれば、横方向プロファイルが急峻なほど物理的なゲート長を小さくすることが可能である。
しかしその一方で、エクステンション領域はゲート電極と十分にオーバーラップしていなければならない。強反転状態の反転層におけるキャリア密度は１０１９／ｃｍ３のオーダーに達するため、ゲート電極のエッジ直下におけるエクステンション領域、即ちエクステンション領域の先端部分が電気抵抗として働き電流駆動能力の劣化を招くおそれがある。これを抑止するには、前記先端部分の不純物キャリア濃度を少なくとも５×１０１９／ｃｍ３以上とする必要がある。
このように不純物濃度を制御したエクステンション領域を形成するには、エクステンション領域における横方向の濃度プロファイルを急峻にすることを要する。即ち、前記先端部分で５×１０１９／ｃｍ３以上の不純物濃度を確保し、当該先端部分からチャネル方向へ向かって急激に濃度が減少するような濃度プロファイルを形成することが好ましい。理想的には、所謂ボックス形状にエクステンション領域を形成することが好適である。しかしながら、横方向の濃度プロファイルは、一般的に拡散現象に支配されているため、その急峻性を所望に制御することは極めて困難である。
（２）現在のｎＭＯＳトランジスタでは、エクステンション領域を形成する際の不純物には砒素（Ａｓ）が用いられている。砒素（Ａｓ）はリン（Ｐ）に比べて急峻な濃度勾配を有しており、ロールオフ特性、電流駆動能力の点から優れているために用いられているが、重い元素であることからイオン注入の際に生じた欠陥が活性化のアニール工程を経た後も完全に消滅せず、ソース／ドレイン接合リークの、特にゲート電極周辺の成分が増大してしまうという問題が生じている。
リーク電流を抑えるには、欠陥を消すアニールを追加することが効果的であるが同時にアニールによって不純物が拡散してしまい、微細化には逆行してしまうので異なる手法が必要である。低消費電力デバイスでは、このリーク電流による電力消費が律速してしまい、低消費電力化が難しくなる問題がある。
また、リーク電流を抑えるには、Ａｓの替わりにＰを用いることもある。しかしながら、Ｐの場合にはテールの拡散が大きく、そのままでは微細トランジスタに適用することはできない。
上記の問題を解決する方法として、ｐＭＯＳトランジスタでは、２００２  ＩＥＤＭ２７．３  ｐ．６４７−ｐ．６５０に示されるような窒素注入を用いる方法や、特開平１０−１２５９１６号公報に示されているように、炭素注入技術を用いる方法が公開されている。これらの方法によればロールオフが改善される。窒素はホウ素（Ｂ）の拡散を抑えることが知られており、ｐＭＯＳトランジスタのロールオフ特性は改善される。また、ｐＭＯＳトランジスタでは接合リークも減少する。炭素は欠陥（格子間Ｓｉを含む）を消滅させる働きがあるので、同様にｐＭＯＳトランジスタロールオフ特性が改善される。詳しく述べられていないが、接合リークの原因になるトンネリングサイトも消滅し、リーク電流が減少する可能性がある。しかしながらそうであるとしても、十分に満足する結果には至っていない。
上記の従来技術は、何れもｐＭＯＳトランジスタで効果的と考えられるが、ｎＭＯＳトランジスタでは顕著な効果は見られていない。主な要因は、ｎＭＯＳトランジスタでは一般的にエクステンションに砒素（Ａｓ）が用いられており、これは格子間Ｓｉとペアを組んで拡散するホウ素（Ｂ）やリン（Ｐ）のような振る舞いを示さないことによる。また、ホウ素をポケット領域の不純物に用いた半導体装置では、ホウ素の活性化を抑え、条件によってはホウ素の拡散を増速させること等に基づくものと考えられる。
本発明は、上記の課題に鑑みてなされたものであり、ｎＭＯＳ構造の半導体装置において、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を実現する半導体装置及びその製造方法を提供することを目的とする。
【発明の開示】
本発明の半導体装置は、半導体基板と、前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層とを含み、前記不純物拡散層は、少なくともリン（Ｐ）を含有してなり、前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、ｎ型不純物を含有してなり、前記第１の領域と一部重畳し、前記第１の領域よりも深い第２の領域と、少なくともインジウム（Ｉｎ）を含有してなる第３の領域と、炭素（Ｃ）を含有してなる第４の領域とを有する。
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する第２の工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する第３の工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する第４の工程と、少なくとも前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する第５の工程とを含み、前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行する。
本発明の半導体装置の製造方法の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、前記ゲート電極の両側面のみにサイドウォール膜を形成する工程と、前記サイドウォール膜をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する工程とを含む。
本発明の半導体装置の製造方法の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成すると、前記ゲート電極の両側面のみにダミーサイドウォール膜を形成する工程と、前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層にリン（Ｐ）を導入する工程と、前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、前記ダミーサイドウォール膜を除去する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程とを含む。
【図面の簡単な説明】  図１Ａ〜図１Ｃは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図２Ａ及び図２Ｂは、図１Ａ〜図１Ｃに引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図３Ａ及び図３Ｂは、本実施形態によるｎＭＯＳトランジスタのロールオフ特性及び電流駆動能力について調べた結果を示す特性図である。
図４Ａ及び図４Ｂは、本実施形態によるｎＭＯＳトランジスタのロールオフ特性及び電流駆動能力について調べた結果を示す特性図である。
図５Ａ〜図５Ｃは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図６Ａ〜図６Ｃは、図５Ａ〜図５Ｃに引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【発明を実施するための最良の形態】  −本発明の基本骨子−
先ず、本発明の主要構成をなす基本骨子について説明する。
本発明者は、ｎＭＯＳ構造の半導体装置において、不純物拡散層を形成するに際して、エクステンション領域及びポケット領域の形成、更にエクステンション領域の不純物拡散を抑制する目的に用いる最適な不純物の組み合わせを考察し、エクステンション領域の不純物に少なくともリン（Ｐ）を、ポケット領域の不純物に少なくともインジウム（Ｉｎ）を用い、更に拡散抑制物質として炭素（Ｃ）を用いることに想到した。
即ち、導入された炭素は不純物の活性化工程（アニール処理）におけるエクステンション領域の不純物であるＰの拡散を抑制し、これによりロールオフ特性が改善される。しかもこの場合、ポケット領域の不純物であるＩｎの不活性化を促進させないので、ポケット領域を形成する効果（閾値電圧のロールオフ特性及び電流駆動能力の更なる向上）はそのまま維持される。従って、拡散抑制効果及びポケット効果の双方を互いになんら減殺することなく奏することができ、素子性能の向上が実現する。同時に、ドレイン接合の接合リークも減少することになる。
−具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえ、具体的な諸実施形態について説明する。ここでは、半導体装置としてＣＭＯＳトランジスタを例示し、便宜上その構成を製造方法と共に説明する。なお、本発明はＣＭＯＳトランジスタに限定されるものではなく、ゲート、ソース／ドレインを有するトランジスタ構造の半導体装置に適用が可能である。
（第１の実施形態）
図１Ａ〜図１Ｃ及び図２Ａ、図２Ｂは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図１Ａに示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
続いて、素子活性領域３，４上に熱酸化等によりゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。
続いて、図１Ｂに示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク７を形成する。
そして、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）をイオン注入し、ポケット領域１１を形成する。
Ｉｎのイオン注入の条件としては、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。なお、不純物としてはＩｎに加えてホウ素（Ｂ）を用いても良いが、Ｂのみを用いることはない。
続いて、拡散抑制物質として炭素（Ｃ）を注入する。
具体的には、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質である炭素（Ｃ）を注入し、ポケット領域１１よりも若干深い程度（ポケット領域１１を含む程度）にＣ拡散領域１２を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ〜１０ｋｅＶ（ポケット領域１１とほぼ重なる主条件）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。Ｃのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示す。
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物であるリン（Ｐ）をイオン注入し、エクステンション領域１３を形成する。Ｐは固溶限界が砒素（Ａｓ）よりも高いため、同じ深さの接合でより低抵抗の拡散層を形成することができるという利点がある。Ｐのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜２ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
エクステンション領域の不純物としてＰに加えてＡｓを用いることも可能である。Ａｓのみによるエクステンション領域の形成も原理的には可能であるが、リーク電流の観点から好ましくない。元々、ＡｓはＴＥＤ（Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ）による増速拡散現象を起こさないのでＣを導入する効果は少ない。但し、ディープＳ／Ｄに一般的に用いられるＰの横方向拡散を抑える目的でＣを用いる場合もある。上記の最適条件はスペーサ（マスク）の有無、厚さによって変わり、スペーサがある場合、ポケット領域の形成では加速エネルギーを高めに設定し、エクステンション領域の形成ではドーズ量を多めに誘導する必要がある。この例ではＣの注入をレジストマスク７の形成後に行っているが、レジストマスク７の形成前にｐ型素子活性領域４も含め全面に注入することも可能である。しかしながら、本実施形態に示す方法の方がｎ型，ｐ型素子活性領域３，４で独立してＣ注入の条件を最適化できるために有利である。
続いて、Ｉｎを活性化するため、図１Ｃに示すように、レジストマスク７を灰化処理等により除去した後、アニール処理（急速アニール：ＲＴＡ）を行う。アニール条件としては、９００℃〜１０２５℃でほぼ０秒とし、窒素等の不活性雰囲気中または微量酸素雰囲気中で行う。このアニール処理では、特にポケット領域１１の形成のためにイオン注入したＩｎの電気的活性を向上させることを考慮しており、以降の熱処理及び熱工程の調整により省略することが可能である。
なお、本実施形態では、上記の各注入工程においてゲート電極６の側壁にサイドウォールを形成しない場合について例示したが、エクステンション領域とゲート電極６との最適なオーバーラップを得るために、ゲート電極６の両側面に膜厚５ｎｍ〜２０ｎｍ程度の薄いサイドウォール（不図示）を形成し、この状態で上記の各注入を行うようにしても良い。また、素子活性領域３，４のどちらか一方のゲート電極６にサイドウォールを形成することも可能である。サイドウォールの膜構成や形状は特に頓着せず、スペーサ（マスク）としての機能を持つものであれば良い。
続いて、図２Ａに示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク８を形成する。
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
Ｓｂのイオン注入の条件としては、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を２×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
続いて、拡散抑制物質である炭素（Ｃ）を注入する。
具体的には、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質であるＣを注入し、ポケット領域１４よりも若干深い程度（ポケット領域１４を含む程度）にＣ拡散領域１５を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ〜１０ｋｅＶ（ポケット領域１４とほぼ重なる主条件）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。この場合、Ｃと同時に窒素（Ｎ）を導入することも可能であるし、ｎ型素子活性領域３における拡散抑制物質にＣを用いれば、ｐ型素子活性領域４ではＮのみでも良い。更に、ゲルマニウム（Ｇｅ）やシリコン（Ｓｉ）によるプリアモルファス化技術と組み合わせることもできる。
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
Ｂのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜０．５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。ここで、注入イオン種にＢＦ２を用いる場合には、加速エネルギーを１ｋｅＶ〜２．５ｋｅＶ、ドーズ量を約２倍とすることで最適となる。この最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入では加速エネルギーを高めに、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、図２Ｂに示すように、レジストマスク８を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール９を形成する。
そして、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを４ｋｅＶ〜２０ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜２×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。なお、Ｐの替わりに砒素（Ａｓ）をイオン注入するようにしても良い。
続いて同様に、前記レジストマスクを灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｐ型素子活性領域４に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜２×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ２などのＢを含有するイオンであれば良い。
そして、１０００℃〜１０５０℃、ほぼ０秒のアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎ型素子活性領域３には、ポケット領域１１、Ｎ拡散領域１２、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層２１が、ｐ型素子活性領域４には、ポケット領域１４、Ｎ拡散領域１５、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層２２が、それぞれ形成される。
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
なお、本実施形態では、ゲート電極を形成した後にソース／ドレインとなる一対の不純物拡散層を形成する場合を例示したが、本発明はこれに限定されるものではなく、これらの形成順序を適宜変更することも考えられる。
本実施形態では、各不純物拡散層２１，２２の形成に際して、ポケット領域形成のためのＩｎのイオン注入、拡散抑制のためのＣの注入、エクステンション領域形成のためのＰのイオン注入の順で進行する場合を例示したが、その順番は任意であり特に頓着しない。順番によってはアモルファス化の効果によりポケット領域又はエクステンション領域についてイオン注入直後の濃度プロファイルが影響を受けるため、それぞれの最適設計が必要となる。加えて、ディープＳ／Ｄ領域の拡散を抑えるためには、そのイオン注入時にＣを導入すると効果的である。
以上説明したように、本実施形態によれば、特にｎＭＯＳトランジスタにおける閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
具体的に、本実施形態によるｎＭＯＳトランジスタのロールオフ特性及び電流駆動能力について調べた結果を図３Ａ、図３Ｂ及び図４Ａ、図４Ｂに示す。図３Ａ及び図３Ｂは、拡散抑制物質であるＣを導入せず、エクステンション領域におけるＰのドーズ量を変えた場合の電流駆動能力（オン電流：Ｉｏｎ）（図３Ａ）及びロールオフ特性（Ｌ）（図３Ｂ）を示し、図４Ａ及び図４Ｂは拡散抑制物質であるＣを導入した場合（ｗｉｔｈ  Ｃ）と導入しない場合（ｗｉｔｈｏｕｔ  Ｃ）における電流駆動能力（オン電流：Ｉｏｎ）（図４Ａ）及びロールオフ特性（Ｌ）（図４Ｂ）を示す。
図３Ａ及び図３Ｂのように、ロールオフ特性を改善するためにエクステンション領域のＰのドーズ量を低下させると、Ｉｏｎも急激に劣化してしまう。これに対して、図４Ａ及び図４ＢのようにＣを導入した場合では、Ｉｏｎを維持したままロールオフ特性が改善されている。
（第２の実施形態）
第２の実施形態では、エクステンション領域形成時における熱量低減を目的とした、いわゆるディスポーザルプロセスによりＣＭＯＳトランジスタを形成する場合について例示する。
ディスポーザルプロセスとは、ゲート電極の形成後、ダミーのサイドウォールを用いてディープＳ／Ｄ領域を先に形成する。しかる後、ダミーサイドウォールを除去し、エクステンションを注入し、比較的低温でアニールすることによりエクステンションの拡散を極力抑えようとするものである。このプロセスの課題はディープＳ／Ｄ領域形成時にイオン注入する不純物であるリン（Ｐ）（ｎＭＯＳトランジスタの場合）又はホウ素（Ｂ）（ｐＭＯＳトランジスタの場合）を、如何にチャネル方向へ拡散させないように設計するかということである。ここで、上述の炭素（Ｃ）の注入技術を生かすことができる。ディープＳ／Ｄ領域を形成する際にＣを導入することにより横方向への拡散が抑えられ、しかも十分な活性化は確保できるので理想的な箱型プロファイルに近づけることができる。この時導入したＣはエクステンション領域の拡散抑制にも貢献する。勿論、エクステンション領域形成時に別途最適な条件のＣを導入することは可能である。
図５Ａ〜図５Ｃ及び図６Ａ〜図６Ｃは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図５Ａに示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
続いて、素子活性領域３，４上に熱酸化等によりシリコン酸化膜であるゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。なお、ゲート絶縁膜５としてシリコン酸窒化膜を形成するようにしても良い。
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、先ず図５Ｂに示すように、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、ダミーのサイドウォール３１を形成する。
そして、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク３２を形成する。そして、このレジストマスク３２から露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール３１をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを４ｋｅＶ〜２０ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜２×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。
続いて、拡散抑制物質である炭素（Ｃ）を注入する。
具体的には、レジストマスク３１から露出するｎ型素子活性領域３に、サイドウォール３１をマスクとして、半導体基板１の表層に拡散抑制物質であるＣを注入し、ディープＳ／Ｄ領域１７よりも若干浅い程度にＣ拡散領域３３を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
続いて同様に、図５Ｃに示すように、レジストマスク３１を灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク３４を形成する。そして、このレジストマスク３４から露出するｐ型素子活性領域４に、サイドウォール３２をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜２×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ２などのＢを含有するイオンであれば良い。
続いて、拡散抑制物質である炭素（Ｃ）を注入する。
具体的には、レジストマスク３４から露出するｐ型素子活性領域４に、サイドウォール３２をマスクとして、半導体基板１の表層に拡散抑制物質であるＣを注入し、ディープＳ／Ｄ領域１８よりも若干浅い程度にＣ拡散領域３５を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。なお、Ｃ拡散領域３３，３５の形成は、サイドウォール３２の形成前に行っても良い。
続いて、レジストマスク３４を灰化処理等により除去した後、アニール処理（急速アニール：ＲＴＡ）を行う。アニール条件としては、抵抗を下げるため、十分な高温とし、不純物を十分活性化させる。アニール条件は後のエクステンション領域の活性化アニールと合わせて最適値を決める必要があるが、代表的には１０２５℃〜１０７５℃、０〜３秒の範囲である。この時、Ｃが導入されていることにより不必要な横方向の拡散が抑えられ、短チャネル耐性を劣化させることなく、不純物の活性化のみを高めることができる。
続いて、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には先ず、図６Ａに示すように、サイドウォール３２を除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク３６を形成する。
そして、レジストマスク３６から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）をイオン注入し、ポケット領域１１を形成する。
Ｉｎのイオン注入の条件としては、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。なお、不純物としてはＩｎに加えてホウ素（Ｂ）を用いても良いが、Ｂのみを用いることはない。
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、レジストマスク３６から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物であるリン（Ｐ）をイオン注入し、エクステンション領域１３を形成する。Ｐは固溶限界が砒素（Ａｓ）よりも高いため、同じ深さの接合でより低抵抗の拡散層を形成することができるという利点がある。Ｐのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜２ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
続いて、図６Ａに示すように、レジストマスク３６を灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク３７を形成する。
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、レジストマスク３７から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
Ｓｂのイオン注入の条件としては、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を２×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、レジストマスク３７から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
Ｂのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜０．５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。ここで、注入イオン種にＢＦ２を用いる場合には、加速エネルギーを１ｋｅＶ〜２．５ｋｅＶ、ドーズ量を約２倍とすることで最適となる。この最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入では加速エネルギーを高めに、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
続いて、形成されたエクステンション領域１３，１６を活性化する。
具体的には、図６Ｃに示すように、レジストマスク３７を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール３８を形成する。
そして、アニール（ＲＴＡ）処理を施して不純物を活性化させる。この活性化は比較的低温短時間で行い、エクステンション領域の不必要な拡散を抑える。代表的には９５０℃〜１０２５℃、０〜３秒の範囲で、ディープＳ／Ｄ領域の活性化よりも低温且つ短時間で行う。これにより、ｎ型素子活性領域３には、ポケット領域１１、Ｎ拡散領域３３、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層４１が、ｐ型素子活性領域４には、ポケット領域１４、Ｎ拡散領域３５、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層４２が、それぞれ形成される。
なお、６００℃程度の低温アニールにより非平衡状態で活性化させる方法もある。この場合には、接合リーク低減のためにＳＯＩ基板との組み合わせが適当と考えられる。サイドウォール形成工程や、エクステンション領域の活性化アニールにおいても、Ｃの拡散抑制効果が働き、短チャネル耐性の劣化が抑制される。また、エクステンション領域及びポケット領域のイオン注入時に、更にここでＣ，Ｎ等の拡散抑制物質を導入することも可能である。エクステンション領域のアニール処理は、サイドウォール３８の形成前に行っても良い。
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
以上説明したように、本実施形態によれば、特にｎＭＯＳトランジスタにおける閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
なお、第１及び第２の実施形態では、Ｃの導入をイオン注入技術を用いて行う方法を例示したが、導入方法はこれに限らず、予めＣを含む層をエピタキシャル技術等によって半導体基板に作り込む等の手法も好適である。
【産業上の利用可能性】  本発明によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を可能する半導体装置を実現することができる。
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【手続補正書】
【提出日】平成17年3月18日(2005.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層と
を含み、
前記不純物拡散層は、
少なくともリン（Ｐ）を含有してなり、前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、
ｎ型不純物を含有してなり、前記第１の領域と一部重畳し、前記第１の領域よりも深い第２の領域と、
少なくともインジウム（Ｉｎ）を含有してなる第３の領域と、
炭素（Ｃ）を含有してなる第４の領域と
を有することを特徴とする半導体装置。
【請求項２】
前記第１の領域は、リン（Ｐ）及び砒素（Ａｓ）を含有してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の領域は、インジウム（Ｉｎ）及びホウ素（Ｂ）を含有してなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する第２の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する第３の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する第４の工程と、
少なくとも前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する第５の工程と
を含み、
前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行することを特徴とする半導体装置の製造方法。
【請求項５】
前記第３の工程において、炭素（Ｃ）を１０ｋｅＶ以下の加速エネルギーでイオン注入することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、
前記ゲート電極の両側面のみにサイドウォール膜を形成する工程と、
前記サイドウォール膜をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記炭素（Ｃ）を導入する工程において、炭素（Ｃ）を１０ｋｅＶ以下の加速エネルギーでイオン注入することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ｎ型不純物を導入する前又は後に、前記サイドウォール膜をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程を更に含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側面のみにダミーサイドウォール膜を形成する工程と、
前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層にリン（Ｐ）を導入する工程と、
前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、
前記ダミーサイドウォール膜を除去する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記表層に少なくともインジウム（Ｉｎ）又は少なくともリン（Ｐ）を導入した後に、前記ゲート電極の両側面にサイドウォール膜を形成する工程を更に含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース／ドレインのエクステンション構造を持つ半導体装置及びその製造方法に関し、特にＣＭＯＳ構造の半導体装置に適用して好適である。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタの構造として、短チャネル効果の抑制及びホットキャリア耐性等を向上させるべく、ＬＤＤ構造が採用されている。
一方、半導体装置の微細化・高集積化が進み、それに伴いＭＯＳトランジスタではゲート長の短縮化が促進されている。ところが、ゲート長の短縮化により、ソース／ドレインの寄生抵抗の影響が顕在化してきている。そこでこれに対処するため、いわゆるエクステンション構造のＭＯＳトランジスタが案出されている。このＭＯＳトランジスタは、浅いエクステンション領域を形成した後、ゲート電極にサイドウォール等を形成し、エクステンション領域と一部重畳するように深いソース／ドレイン領域を形成することにより、一対の不純物拡散層が形成されてなるものである。
【０００３】
【特許文献１】特開平１０−１２５９１６号公報
【非特許文献１】2002 IEDM 27.3 p.647-p.650
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、最近ではＭＯＳトランジスタの更なる微細化・高集積化が急速に進行しており、エクステンション構造のＭＯＳトランジスタには以下に示すような２点の問題が浮上している。
【０００５】
（１）ＭＯＳトランジスタの更なる微細化のためには、エクステンション領域の濃度プロファイルが重要になる。特に、エクステンション領域における横方向の濃度プロファイルは、電流駆動能力を向上させるうえで鍵を握る事項である。この場合、閾値電圧のロールオフ特性と電流駆動能力、即ちエクステンション領域の電気抵抗とが言わばトレードオフの関係にあり、以下に示すように両者の精緻な調節が必要である。
【０００６】
閾値電圧のロールオフ特性を向上させるためには、与えられた物理的なゲート長に対して、できるだけ長い冶金学的な実効ゲート長を確保することが望ましい。これによりチャネルの不純物濃度を低く設定することが可能となり、キャリアの不純物による散乱が少なくなるために移動度が向上し、結果としてＭＯＳトランジスタの電流駆動能力が改善される。ここで、冶金学的な実効ゲート長が同一であれば、横方向プロファイルが急峻なほど物理的なゲート長を小さくすることが可能である。
【０００７】
しかしその一方で、エクステンション領域はゲート電極と十分にオーバーラップしていなければならない。強反転状態の反転層におけるキャリア密度は１０19／ｃｍ3のオーダーに達するため、ゲート電極のエッジ直下におけるエクステンション領域、即ちエクステンション領域の先端部分が電気抵抗として働き電流駆動能力の劣化を招くおそれがある。これを抑止するには、前記先端部分の不純物キャリア濃度を少なくとも５×１０19／ｃｍ3以上とする必要がある。
【０００８】
このように不純物濃度を制御したエクステンション領域を形成するには、エクステンション領域における横方向の濃度プロファイルを急峻にすることを要する。即ち、前記先端部分で５×１０19／ｃｍ3以上の不純物濃度を確保し、当該先端部分からチャネル方向へ向かって急激に濃度が減少するような濃度プロファイルを形成することが好ましい。理想的には、所謂ボックス形状にエクステンション領域を形成することが好適である。しかしながら、横方向の濃度プロファイルは、一般的に拡散現象に支配されているため、その急峻性を所望に制御することは極めて困難である。
【０００９】
（２）現在のｎＭＯＳトランジスタでは、エクステンション領域を形成する際の不純物には砒素（Ａｓ）が用いられている。砒素（Ａｓ）はリン（Ｐ）に比べて急峻な濃度勾配を有しており、ロールオフ特性、電流駆動能力の点から優れているために用いられているが、重い元素であることからイオン注入の際に生じた欠陥が活性化のアニール工程を経た後も完全に消滅せず、ソース／ドレイン接合リークの、特にゲート電極周辺の成分が増大してしまうという問題が生じている。
【００１０】
リーク電流を抑えるには、欠陥を消すアニールを追加することが効果的であるが同時にアニールによって不純物が拡散してしまい、微細化には逆行してしまうので異なる手法が必要である。低消費電力デバイスでは、このリーク電流による電力消費が律速してしまい、低消費電力化が難しくなる問題がある。
【００１１】
また、リーク電流を抑えるには、Ａｓの替わりにＰを用いることもある。しかしながら、Ｐの場合にはテールの拡散が大きく、そのままでは微細トランジスタに適用することはできない。
【００１２】
上記の問題を解決する方法として、ｐＭＯＳトランジスタでは、非特許文献１に示されるような窒素注入を用いる方法や、特許文献１に示されているように、炭素注入技術を用いる方法が公開されている。これらの方法によればロールオフが改善される。窒素はホウ素（Ｂ）の拡散を抑えることが知られており、ｐＭＯＳトランジスタのロールオフ特性は改善される。また、ｐＭＯＳトランジスタでは接合リークも減少する。炭素は欠陥（格子間Ｓｉを含む）を消滅させる働きがあるので、同様にｐＭＯＳトランジスタロールオフ特性が改善される。詳しく述べられていないが、接合リークの原因になるトンネリングサイトも消滅し、リーク電流が減少する可能性がある。しかしながらそうであるとしても、十分に満足する結果には至っていない。
【００１３】
上記の従来技術は、何れもｐＭＯＳトランジスタで効果的と考えられるが、ｎＭＯＳトランジスタでは顕著な効果は見られていない。主な要因は、ｎＭＯＳトランジスタでは一般的にエクステンションに砒素（Ａｓ）が用いられており、これは格子間Ｓｉとペアを組んで拡散するホウ素（Ｂ）やリン（Ｐ）のような振る舞いを示さないことによる。また、ホウ素をポケット領域の不純物に用いた半導体装置では、ホウ素の活性化を抑え、条件によってはホウ素の拡散を増速させること等に基づくものと考えられる。
【００１４】
本発明は、上記の課題に鑑みてなされたものであり、ｎＭＯＳ構造の半導体装置において、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を実現する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、半導体基板と、前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層とを含み、前記不純物拡散層は、少なくともリン（Ｐ）を含有してなり、前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、ｎ型不純物を含有してなり、前記第１の領域と一部重畳し、前記第１の領域よりも深い第２の領域と、少なくともインジウム（Ｉｎ）を含有してなる第３の領域と、炭素（Ｃ）を含有してなる第４の領域とを有する。
【００１６】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する第２の工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する第３の工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する第４の工程と、少なくとも前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する第５の工程とを含み、前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行する。
【００１７】
本発明の半導体装置の製造方法の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、前記ゲート電極の両側面のみにサイドウォール膜を形成する工程と、前記サイドウォール膜をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する工程とを含む。
【００１８】
本発明の半導体装置の製造方法の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成すると、前記ゲート電極の両側面のみにダミーサイドウォール膜を形成する工程と、前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層にリン（Ｐ）を導入する工程と、前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、前記ダミーサイドウォール膜を除去する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程とを含む。
【発明の効果】
【００１９】
本発明によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を可能する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
−本発明の基本骨子−
先ず、本発明の主要構成をなす基本骨子について説明する。
本発明者は、ｎＭＯＳ構造の半導体装置において、不純物拡散層を形成するに際して、エクステンション領域及びポケット領域の形成、更にエクステンション領域の不純物拡散を抑制する目的に用いる最適な不純物の組み合わせを考察し、エクステンション領域の不純物に少なくともリン（Ｐ）を、ポケット領域の不純物に少なくともインジウム（Ｉｎ）を用い、更に拡散抑制物質として炭素（Ｃ）を用いることに想到した。
【００２１】
即ち、導入された炭素は不純物の活性化工程（アニール処理）におけるエクステンション領域の不純物であるＰの拡散を抑制し、これによりロールオフ特性が改善される。しかもこの場合、ポケット領域の不純物であるＩｎの不活性化を促進させないので、ポケット領域を形成する効果（閾値電圧のロールオフ特性及び電流駆動能力の更なる向上）はそのまま維持される。従って、拡散抑制効果及びポケット効果の双方を互いになんら減殺することなく奏することができ、素子性能の向上が実現する。同時に、ドレイン接合の接合リークも減少することになる。
【００２２】
−具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえ、具体的な諸実施形態について説明する。ここでは、半導体装置としてＣＭＯＳトランジスタを例示し、便宜上その構成を製造方法と共に説明する。なお、本発明はＣＭＯＳトランジスタに限定されるものではなく、ゲート、ソース／ドレインを有するトランジスタ構造の半導体装置に適用が可能である。
【００２３】
（第１の実施形態）
図1Ａ〜図1Ｃ及び図２Ａ、図２Ｂは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図１Ａに示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Shallow Trench Isolation）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ(Chemical Mechanical Polishing)法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
【００２４】
続いて、素子活性領域３，４上に熱酸化等によりゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。
【００２５】
続いて、図１Ｂに示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク７を形成する。
【００２６】
そして、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）をイオン注入し、ポケット領域１１を形成する。
【００２７】
Ｉｎのイオン注入の条件としては、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０12／ｃｍ2〜２×１０13／ｃｍ2とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。なお、不純物としてはＩｎに加えてホウ素（Ｂ）を用いても良いが、Ｂのみを用いることはない。
【００２８】
続いて、拡散抑制物質として炭素（Ｃ）を注入する。
具体的には、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質である炭素（Ｃ）を注入し、ポケット領域１１よりも若干深い程度（ポケット領域１１を含む程度）にＣ拡散領域１２を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ〜１０ｋｅＶ（ポケット領域１１とほぼ重なる主条件）、ドーズ量を１×１０14／ｃｍ2〜２×１０15／ｃｍ2とし、チルト角を０°〜１０°とする。Ｃのドーズ量を１×１０14／ｃｍ2から上昇させるにつれて拡散抑制効果が大きくなり、２×１０15／ｃｍ2以上で飽和傾向を示す。
【００２９】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物であるリン（Ｐ）をイオン注入し、エクステンション領域１３を形成する。Ｐは固溶限界が砒素（Ａｓ）よりも高いため、同じ深さの接合でより低抵抗の拡散層を形成することができるという利点がある。Ｐのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜２ｋｅＶ、ドーズ量を１×１０14／ｃｍ2〜２×１０15／ｃｍ2とし、チルト角を０°〜１０°とする。
【００３０】
エクステンション領域の不純物としてＰに加えてＡｓを用いることも可能である。Ａｓのみによるエクステンション領域の形成も原理的には可能であるが、リーク電流の観点から好ましくない。元々、ＡｓはＴＥＤ（Transient Enhanced Diffusion）による増速拡散現象を起こさないのでＣを導入する効果は少ない。但し、ディープＳ／Ｄに一般的に用いられるＰの横方向拡散を抑える目的でＣを用いる場合もある。上記の最適条件はスペーサ（マスク）の有無、厚さによって変わり、スペーサがある場合、ポケット領域の形成では加速エネルギーを高めに設定し、エクステンション領域の形成ではドーズ量を多めに誘導する必要がある。この例ではＣの注入をレジストマスク７の形成後に行っているが、レジストマスク７の形成前にｐ型素子活性領域４も含め全面に注入することも可能である。しかしながら、本実施形態に示す方法の方がｎ型，ｐ型素子活性領域３，４で独立してＣ注入の条件を最適化できるために有利である。
【００３１】
続いて、Ｉｎを活性化するため、図１Ｃに示すように、レジストマスク７を灰化処理等により除去した後、アニール処理（急速アニール：ＲＴＡ）を行う。アニール条件としては、９００℃〜１０２５℃でほぼ０秒とし、窒素等の不活性雰囲気中または微量酸素雰囲気中で行う。このアニール処理では、特にポケット領域１１の形成のためにイオン注入したＩｎの電気的活性を向上させることを考慮しており、以降の熱処理及び熱工程の調整により省略することが可能である。
【００３２】
なお、本実施形態では、上記の各注入工程においてゲート電極６の側壁にサイドウォールを形成しない場合について例示したが、エクステンション領域とゲート電極６との最適なオーバーラップを得るために、ゲート電極６の両側面に膜厚５ｎｍ〜２０ｎｍ程度の薄いサイドウォール（不図示）を形成し、この状態で上記の各注入を行うようにしても良い。また、素子活性領域３，４のどちらか一方のゲート電極６にサイドウォールを形成することも可能である。サイドウォールの膜構成や形状は特に頓着せず、スペーサ（マスク）としての機能を持つものであれば良い。
【００３３】
続いて、図２Ａに示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク８を形成する。
【００３４】
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
【００３５】
Ｓｂのイオン注入の条件としては、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を２×１０12／ｃｍ2〜２×１０13／ｃｍ2とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
【００３６】
続いて、拡散抑制物質である炭素（Ｃ）を注入する。
具体的には、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質であるＣを注入し、ポケット領域１４よりも若干深い程度（ポケット領域１４を含む程度）にＣ拡散領域１５を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ〜１０ｋｅＶ（ポケット領域１４とほぼ重なる主条件）、ドーズ量を１×１０14／ｃｍ2〜２×１０15／ｃｍ2とし、チルト角を０°〜１０°とする。この場合、Ｃと同時に窒素（Ｎ）を導入することも可能であるし、ｎ型素子活性領域３における拡散抑制物質にＣを用いれば、ｐ型素子活性領域４ではＮのみでも良い。更に、ゲルマニウム（Ｇｅ）やシリコン（Ｓｉ）によるプリアモルファス化技術と組み合わせることもできる。
【００３７】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
【００３８】
Ｂのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜０．５ｋｅＶ、ドーズ量を１×１０14／ｃｍ2〜２×１０15／ｃｍ2とし、チルト角を０°〜１０°とする。ここで、注入イオン種にＢＦ2を用いる場合には、加速エネルギーを１ｋｅＶ〜２．５ｋｅＶ、ドーズ量を約２倍とすることで最適となる。この最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入では加速エネルギーを高めに、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【００３９】
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、図２Ｂに示すように、レジストマスク８を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール９を形成する。
【００４０】
そして、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを４ｋｅＶ〜２０ｋｅＶ、ドーズ量を２×１０15／ｃｍ2〜２×１０16ｃｍ2とし、チルト角を０°〜１０°とする。なお、Ｐの替わりに砒素（Ａｓ）をイオン注入するようにしても良い。
【００４１】
続いて同様に、前記レジストマスクを灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｐ型素子活性領域４に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０15／ｃｍ2〜２×１０16ｃｍ2とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ2などのＢを含有するイオンであれば良い。
【００４２】
そして、１０００℃〜１０５０℃、ほぼ０秒のアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎ型素子活性領域３には、ポケット領域１１、Ｎ拡散領域１２、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層２１が、ｐ型素子活性領域４には、ポケット領域１４、Ｎ拡散領域１５、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層２２が、それぞれ形成される。
【００４３】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【００４４】
なお、本実施形態では、ゲート電極を形成した後にソース／ドレインとなる一対の不純物拡散層を形成する場合を例示したが、本発明はこれに限定されるものではなく、これらの形成順序を適宜変更することも考えられる。
【００４５】
本実施形態では、各不純物拡散層２１，２２の形成に際して、ポケット領域形成のためのＩｎのイオン注入、拡散抑制のためのＣの注入、エクステンション領域形成のためのＰのイオン注入の順で進行する場合を例示したが、その順番は任意であり特に頓着しない。順番によってはアモルファス化の効果によりポケット領域又はエクステンション領域についてイオン注入直後の濃度プロファイルが影響を受けるため、それぞれの最適設計が必要となる。加えて、ディープＳ／Ｄ領域の拡散を抑えるためには、そのイオン注入時にＣを導入すると効果的である。
【００４６】
以上説明したように、本実施形態によれば、特にｎＭＯＳトランジスタにおける閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
【００４７】
具体的に、本実施形態によるｎＭＯＳトランジスタのロールオフ特性及び電流駆動能力について調べた結果を図３Ａ、図３Ｂ及び図４Ａ、図４Ｂに示す。図３Ａ及び図３Ｂは、拡散抑制物質であるＣを導入せず、エクステンション領域におけるＰのドーズ量を変えた場合の電流駆動能力（オン電流：Ｉon）（図３Ａ）及びロールオフ特性（Ｌ）（図３Ｂ）を示し、図４Ａ及び図４Ｂは拡散抑制物質であるＣを導入した場合（with Ｃ）と導入しない場合（without Ｃ）における電流駆動能力（オン電流：Ｉon）（図４Ａ）及びロールオフ特性（Ｌ）（図４Ｂ）を示す。
【００４８】
図３Ａ及び図３Ｂのように、ロールオフ特性を改善するためにエクステンション領域のＰのドーズ量を低下させると、Ｉonも急激に劣化してしまう。これに対して、図４Ａ及び図４ＢのようにＣを導入した場合では、Ｉonを維持したままロールオフ特性が改善されている。
【００４９】
（第２の実施形態）
第２の実施形態では、エクステンション領域形成時における熱量低減を目的とした、いわゆるディスポーザルプロセスによりＣＭＯＳトランジスタを形成する場合について例示する。
【００５０】
ディスポーザルプロセスとは、ゲート電極の形成後、ダミーのサイドウォールを用いてディープＳ／Ｄ領域を先に形成する。しかる後、ダミーサイドウォールを除去し、エクステンションを注入し、比較的低温でアニールすることによりエクステンションの拡散を極力抑えようとするものである。このプロセスの課題はディープＳ／Ｄ領域形成時にイオン注入する不純物であるリン（Ｐ）（ｎＭＯＳトランジスタの場合）又はホウ素（Ｂ）（ｐＭＯＳトランジスタの場合）を、如何にチャネル方向へ拡散させないように設計するかということである。ここで、上述の炭素（Ｃ）の注入技術を生かすことができる。ディープＳ／Ｄ領域を形成する際にＣを導入することにより横方向への拡散が抑えられ、しかも十分な活性化は確保できるので理想的な箱型プロファイルに近づけることができる。この時導入したＣはエクステンション領域の拡散抑制にも貢献する。勿論、エクステンション領域形成時に別途最適な条件のＣを導入することは可能である。
【００５１】
図５Ａ〜図５Ｃ及び図６Ａ〜図６Ｃは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図５Ａに示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Shallow Trench Isolation）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ(Chemical Mechanical Polishing)法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
【００５２】
続いて、素子活性領域３，４上に熱酸化等によりシリコン酸化膜であるゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。なお、ゲート絶縁膜５としてシリコン酸窒化膜を形成するようにしても良い。
【００５３】
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、先ず図５Ｂに示すように、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、ダミーのサイドウォール３１を形成する。
【００５４】
そして、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク３２を形成する。そして、このレジストマスク３２から露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール３１をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを４ｋｅＶ〜２０ｋｅＶ、ドーズ量を２×１０15／ｃｍ2〜２×１０16ｃｍ2とし、チルト角を０°〜１０°とする。
【００５５】
続いて、拡散抑制物質である炭素（Ｃ）を注入する。
具体的には、レジストマスク３１から露出するｎ型素子活性領域３に、サイドウォール３１をマスクとして、半導体基板１の表層に拡散抑制物質であるＣを注入し、ディープＳ／Ｄ領域１７よりも若干浅い程度にＣ拡散領域３３を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０14／ｃｍ2〜２×１０15／ｃｍ2とし、チルト角を０°〜１０°とする。
【００５６】
続いて同様に、図５Ｃに示すように、レジストマスク３１を灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク３４を形成する。そして、このレジストマスク３４から露出するｐ型素子活性領域４に、サイドウォール３２をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０15／ｃｍ2〜２×１０16ｃｍ2とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ2などのＢを含有するイオンであれば良い。
【００５７】
続いて、拡散抑制物質である炭素（Ｃ）を注入する。
具体的には、レジストマスク３４から露出するｐ型素子活性領域４に、サイドウォール３２をマスクとして、半導体基板１の表層に拡散抑制物質であるＣを注入し、ディープＳ／Ｄ領域１８よりも若干浅い程度にＣ拡散領域３５を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０14／ｃｍ2〜２×１０15／ｃｍ2とし、チルト角を０°〜１０°とする。なお、Ｃ拡散領域３３，３５の形成は、サイドウォール３２の形成前に行っても良い。
【００５８】
続いて、レジストマスク３４を灰化処理等により除去した後、アニール処理（急速アニール：ＲＴＡ）を行う。アニール条件としては、抵抗を下げるため、十分な高温とし、不純物を十分活性化させる。アニール条件は後のエクステンション領域の活性化アニールと合わせて最適値を決める必要があるが、代表的には１０２５℃〜１０７５℃、０〜３秒の範囲である。この時、Ｃが導入されていることにより不必要な横方向の拡散が抑えられ、短チャネル耐性を劣化させることなく、不純物の活性化のみを高めることができる。
【００５９】
続いて、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には先ず、図６Ａに示すように、サイドウォール３２を除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク３６を形成する。
【００６０】
そして、レジストマスク３６から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）をイオン注入し、ポケット領域１１を形成する。
【００６１】
Ｉｎのイオン注入の条件としては、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０12／ｃｍ2〜２×１０13／ｃｍ2とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。なお、不純物としてはＩｎに加えてホウ素（Ｂ）を用いても良いが、Ｂのみを用いることはない。
【００６２】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、レジストマスク３６から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物であるリン（Ｐ）をイオン注入し、エクステンション領域１３を形成する。Ｐは固溶限界が砒素（Ａｓ）よりも高いため、同じ深さの接合でより低抵抗の拡散層を形成することができるという利点がある。Ｐのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜２ｋｅＶ、ドーズ量を１×１０14／ｃｍ2〜２×１０15／ｃｍ2とし、チルト角を０°〜１０°とする。
【００６３】
続いて、図６Ａに示すように、レジストマスク３６を灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク３７を形成する。
【００６４】
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、レジストマスク３７から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
【００６５】
Ｓｂのイオン注入の条件としては、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を２×１０12／ｃｍ2〜２×１０13／ｃｍ2とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
【００６６】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、レジストマスク３７から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
【００６７】
Ｂのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜０．５ｋｅＶ、ドーズ量を１×１０14／ｃｍ2〜２×１０15／ｃｍ2とし、チルト角を０°〜１０°とする。ここで、注入イオン種にＢＦ2を用いる場合には、加速エネルギーを１ｋｅＶ〜２．５ｋｅＶ、ドーズ量を約２倍とすることで最適となる。この最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入では加速エネルギーを高めに、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【００６８】
続いて、形成されたエクステンション領域１３，１６を活性化する。
具体的には、図６Ｃに示すように、レジストマスク３７を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール３８を形成する。
【００６９】
そして、アニール（ＲＴＡ）処理を施して不純物を活性化させる。この活性化は比較的低温短時間で行い、エクステンション領域の不必要な拡散を抑える。代表的には９５０℃〜１０２５℃、０〜３秒の範囲で、ディープＳ／Ｄ領域の活性化よりも低温且つ短時間で行う。これにより、ｎ型素子活性領域３には、ポケット領域１１、Ｎ拡散領域３３、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層４１が、ｐ型素子活性領域４には、ポケット領域１４、Ｎ拡散領域３５、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層４２が、それぞれ形成される。
【００７０】
なお、６００℃程度の低温アニールにより非平衡状態で活性化させる方法もある。この場合には、接合リーク低減のためにＳＯＩ基板との組み合わせが適当と考えられる。サイドウォール形成工程や、エクステンション領域の活性化アニールにおいても、Ｃの拡散抑制効果が働き、短チャネル耐性の劣化が抑制される。また、エクステンション領域及びポケット領域のイオン注入時に、更にここでＣ，Ｎ等の拡散抑制物質を導入することも可能である。エクステンション領域のアニール処理は、サイドウォール３８の形成前に行っても良い。
【００７１】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【００７２】
以上説明したように、本実施形態によれば、特にｎＭＯＳトランジスタにおける閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
【００７３】
なお、第１及び第２の実施形態では、Ｃの導入をイオン注入技術を用いて行う方法を例示したが、導入方法はこれに限らず、予めＣを含む層をエピタキシャル技術等によって半導体基板に作り込む等の手法も好適である。
【００７４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７５】
（付記１）半導体基板と、
前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層と
を含み、
前記不純物拡散層は、
少なくともリン（Ｐ）を含有してなり、前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、
ｎ型不純物を含有してなり、前記第１の領域と一部重畳し、前記第１の領域よりも深い第２の領域と、
少なくともインジウム（Ｉｎ）を含有してなる第３の領域と、
炭素（Ｃ）を含有してなる第４の領域と
を有することを特徴とする半導体装置。
【００７６】
（付記２）前記第１の領域は、リン（Ｐ）及び砒素（Ａｓ）を含有してなることを特徴とする付記１に記載の半導体装置。
【００７７】
（付記３）前記第３の領域は、インジウム（Ｉｎ）及びホウ素（Ｂ）を含有してなることを特徴とする付記１に記載の半導体装置。
【００７８】
（付記４）半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する第２の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する第３の工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する第４の工程と、
少なくとも前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する第５の工程と
を含み、
前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行することを特徴とする半導体装置の製造方法。
【００７９】
（付記５）前記第２の工程において、インジウム（Ｉｎ）及びホウ素（Ｂ）を導入することを特徴とする付記４に記載の半導体装置の製造方法。
【００８０】
（付記６）前記第４の工程において、リン（Ｐ）及び砒素（Ａｓ）を導入することを特徴とする付記５に記載の半導体装置の製造方法。
【００８１】
（付記７）前記第３の工程において、炭素（Ｃ）を１０ｋｅＶ以下の加速エネルギーでイオン注入することを特徴とする付記５に記載の半導体装置の製造方法。
【００８２】
（付記８）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、
前記ゲート電極の両側面のみにサイドウォール膜を形成する工程と、
前記サイドウォール膜をマスクとして、その両側における前記半導体基板の表層に前記第４の工程のリン（Ｐ）よりも深く、ｎ型不純物を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８３】
（付記９）前記少なくともインジウム（Ｉｎ）を導入する工程において、インジウム（Ｉｎ）とともにホウ素（Ｂ）を導入することを特徴とする付記８に記載の半導体装置の製造方法。
【００８４】
（付記１０）前記少なくともリン（Ｐ）を導入する工程において、リン（Ｐ）とともに砒素（Ａｓ）を導入することを特徴とする付記８に記載の半導体装置の製造方法。
【００８５】
（付記１１）前記炭素（Ｃ）を導入する工程において、炭素（Ｃ）を１０ｋｅＶ以下の加速エネルギーでイオン注入することを特徴とする付記８に記載の半導体装置の製造方法。
【００８６】
（付記１２）前記ｎ型不純物を導入する前又は後に、前記サイドウォール膜をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程を更に含むことを特徴とする付記８に記載の半導体装置の製造方法。
【００８７】
（付記１３）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側面のみにダミーサイドウォール膜を形成する工程と、
前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層にリン（Ｐ）を導入する工程と、
前記ダミーサイドウォール膜をマスクとして、その両側における前記半導体基板の表層に炭素（Ｃ）を導入する工程と、
前記ダミーサイドウォール膜を除去する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともリン（Ｐ）を導入する工程と、
前記ゲート電極をマスクとして、その両側における前記半導体基板の表層に少なくともインジウム（Ｉｎ）を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８８】
（付記１４）前記少なくともインジウム（Ｉｎ）を導入する工程において、インジウム（Ｉｎ）とともにホウ素（Ｂ）を導入することを特徴とする付記１３に記載の半導体装置の製造方法。
【００８９】
（付記１５）前記少なくともリン（Ｐ）を導入する工程において、リン（Ｐ）とともに砒素（Ａｓ）を導入することを特徴とする付記１３に記載の半導体装置の製造方法。
【００９０】
（付記１６）前記表層に少なくともインジウム（Ｉｎ）又は少なくともリン（Ｐ）を導入した後に、前記ゲート電極の両側面にサイドウォール膜を形成する工程を更に含むことを特徴とする付記１３に記載の半導体装置の製造方法。
【産業上の利用可能性】
【００９１】
本発明によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を可能する半導体装置を実現することができる。
【図面の簡単な説明】
【００９２】
【図１Ａ】図1Ａは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１Ｂ】図1Ｂは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１Ｃ】図1Ｃは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２Ａ】図２Ａは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２Ｂ】図２Ｂは、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３Ａ】図３Ａは、本実施形態によるｎＭＯＳトランジスタのロールオフ特性及び電流駆動能力について調べた結果を示す特性図である。
【図３Ｂ】図３Ｂは、本実施形態によるｎＭＯＳトランジスタのロールオフ特性及び電流駆動能力について調べた結果を示す特性図である。
【図４Ａ】図４Ａは、本実施形態によるｎＭＯＳトランジスタのロールオフ特性及び電流駆動能力について調べた結果を示す特性図である。
【図４Ｂ】図４Ｂは、本実施形態によるｎＭＯＳトランジスタのロールオフ特性及び電流駆動能力について調べた結果を示す特性図である。
【図５Ａ】図５Ａは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５Ｂ】図５Ｂは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５Ｃ】図５Ｃは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６Ａ】図６Ａは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６Ｂ】図６Ｂは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６Ｃ】図６Ｃは、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【国際調査報告】
2004068588.tif 000009
2004068588.tif 000010
2004068588.tif 000011