(57)【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記第１領域上に第１絶縁膜を形成する工程、
（ｂ）前記第１領域上に前記第１絶縁膜を介して第１多結晶シリコンからなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１ゲート電極の上部、側面および、前記半導体基板上に第２絶縁膜、電荷蓄積層および第３絶縁膜を順次堆積する工程、
（ｄ）前記第３絶縁膜上に第２多結晶シリコンを堆積する工程、
（ｅ）前記第２領域上に前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を介して前記第２多結晶シリコンからなる前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１ゲート電極の側面および、前記第２領域上の前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を残して、その他の領域上の前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を除去する工程、
（ｇ）前記第１ゲート電極と前記半導体基板との間の露出する前記第１絶縁膜の側面、ならびに前記第２ゲート電極と前記半導体基板との間の露出する前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜の側面を第４絶縁膜で覆う工程、
（ｈ）前記第１ゲート電極の上部と前記電荷蓄積層との間の前記第２絶縁膜および前記第２ゲート電極の上部と前記電荷蓄積層との間の前記第３絶縁膜を酸化処理によりバーズビーク形状とする工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｈ）工程の前にさらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｉ）前記第１ゲート電極の上部と前記電荷蓄積層との間の前記第２絶縁膜および前記第２ゲート電極の上部と前記電荷蓄積層との間の前記第３絶縁膜を所定量エッチングする工程。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｈ）工程の後の前記第１ゲート電極の上部と前記第２ゲート電極の上部との間の距離が、前記第２ゲート電極と前記半導体基板との間で前記第４絶縁膜と接している部分の距離よりも長いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記電荷蓄積層は窒化シリコンを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００３】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００４】
ＭＯＮＯＳ型メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。さらにこの構造のメモリセルの場合、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。
【０００５】
例えば基板の主表面に半導体のチャネル領域を挟んで形成された一対の不純物領域と、チャネル領域の表面に第１ゲート絶縁膜を介して形成された選択ゲート電極と、選択ゲート電極の各不純物領域側の側面の少なくとも一方に、ゲート分離絶縁膜を介して側壁状に形成された制御ゲート電極と、制御ゲート電極と基板との間に形成された第２ゲート絶縁膜とを具備し、各ゲート電極がシリコンであり、その表面の一部がシリサイドとする不揮発性半導体メモリが開示されている（例えば特許文献１参照）。
【特許文献１】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
選択ゲート電極と制御ゲート電極とを設けたスプリットゲート構造のＭＯＮＯＳ型メモリセルでは、選択ゲート電極と制御ゲート電極とは薄いゲート分離絶縁膜を介して絶縁されている。このため、選択ゲート電極と制御ゲート電極とが短絡しやすく、これが原因となって製造歩留まりの低下が生じていた。ゲート分離絶縁膜を厚くすることにより選択ゲート電極と制御ゲート電極とは短絡しにくくはなる。しかし、ゲート分離絶縁膜が厚くなると集積度が低下する、さらに制御ゲート電極と半導体基板との間にはゲート分離絶縁膜と同一の絶縁膜が形成されているため、制御ゲート電極と半導体基板との間の絶縁膜も厚くなりメモリ特性が劣化するなどの新たな課題が生ずる。
【０００７】
本発明の目的は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、選択ゲート電極と制御ゲート電極との短絡不良を低減することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、互いに隣接するように配置された第１および第２電界効果トランジスタを含む不揮発性メモリセルを半導体基板の主面に形成する半導体装置の製造方法であって、第１領域上に第１絶縁膜を介して第１電界効果トランジスタの多結晶シリコンからなる第１ゲート電極を形成し、第２領域上に第２絶縁膜、電荷蓄積層および第３絶縁膜からなる積層膜を介して第２電界効果トランジスタの多結晶シリコンからなる第２ゲート電極を形成した後、第１ゲート電極の上部と電荷蓄積層との間の第２絶縁膜および第２ゲート電極の上部と電荷蓄積層との間の前記第３絶縁膜を酸化処理によりバーズビーク形状とするものである。
【００１１】
本発明は、互いに隣接するように配置された第１および第２電界効果トランジスタを含む不揮発性メモリセルを半導体基板の主面に有する半導体装置であって、第１領域上に第１絶縁膜を介して形成された第１電界効果トランジスタの多結晶シリコンからなる第１ゲート電極と、第２領域上に第２絶縁膜、電荷蓄積層および第３絶縁膜からなる積層膜を介して形成された第２電界効果トランジスタの多結晶シリコンからなる第２ゲート電極とを有し、第１ゲート電極と第２ゲート電極との間に第２絶縁膜、電荷蓄積層および第３絶縁膜が形成され、第１ゲート電極の上部と電荷蓄積層との間の第２絶縁膜および第２ゲート電極の上部と電荷蓄積層との間の第３絶縁膜をバーズビーク形状とし、第２ゲート電極と半導体基板との間の第２絶縁膜および第３絶縁膜の厚さを一定とするものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
選択ゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成して、選択ゲート電極の上部と制御ゲート電極との距離を制御ゲート電極と半導体基板との距離よりも長くすることにより選択ゲート電極と制御ゲート電極との短絡が抑制できて、両者間の短絡不良を低減することができる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。なおＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本発明の実施の形態１であるメモリセルの構造の一例を図１および図２によって説明する。図１はメモリセルの要部平面図、図２（ａ）はチャネルを制御ゲート電極に対して交差する方向（図１のＡ−Ａ′線）に沿って切断したメモリセルの要部断面図、図２（ｂ）は同図（ａ）のメモリセルの一部を拡大して示す要部断面図である。ここでは、スプリットゲート構造のサイドウォール方式制御ゲート電極乗り上げ型のメモリセルＭＣ１を例示している。
【００１８】
半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域ＡＣＴにはメモリセルＭＣ１の選択用ｎＭＩＳ（Ｑｎｃ）と、メモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えばｎ−型の半導体領域２ａと、その半導体領域２ａよりも不純物濃度の高いｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域２ａは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２ａ分だけ離れた位置に配置されている。
【００１９】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）の制御ゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部ＳＧＩを介して隣接している。選択ゲート電極ＣＧおよび制御ゲート電極ＭＧは、例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧのゲート長は、例えば０．１〜０．３μｍ程度、制御ゲート電極ＭＧのゲート長は、例えば０．０２〜０．１５μｍ程度である。
【００２０】
選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコンからなるゲート絶縁膜３が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜３を介した半導体基板１上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜３の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域４が形成されている。この半導体領域４は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域４により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００２１】
制御ゲート電極ＭＧは選択ゲート電極ＣＧの側壁に設けられており、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔからなる積層膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）または絶縁膜６ｂ１、電荷蓄積層ＣＳＬおよび絶縁膜６ｔ１からなる積層膜（以下、絶縁膜６ｂ１，６ｔ１および電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧと制御ゲート電極ＭＧとの絶縁がなされている。また絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１上に制御ゲート電極ＭＧが配置されている。なお、図２（ａ）では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬまたは絶縁膜６ｂ１，６ｔ１および電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。さらに、選択ゲート電極ＣＧの上部には絶縁膜６ｂよりも厚いバーズビーク形状（半導体基板１に近づくに従い細くなるくさび形状）の絶縁膜６ｂ１が選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に形成されている。同様に、制御ゲート電極ＭＧの上部には絶縁膜６ｔよりも厚いバーズビーク形状の絶縁膜６ｔ１が制御ゲート電極ＭＧと電荷蓄積層ＣＳＬとの間に形成されている。一方、制御ゲート電極ＭＧと半導体基板１との間に形成された絶縁膜６ｂ，６ｔは上記絶縁膜６ｂ１，６ｔ１のようなバーズビーク形状とはなっておらず、一定の厚さを有している。
【００２２】
このように、選択ゲート電極ＣＧの上部および制御ゲート電極ＭＧの上部において、選択ゲート電極ＣＧと制御ゲート電極ＭＧとの間にバーズビーク形状の絶縁膜６ｂ１，６ｔ１を形成することにより、選択ゲート電極ＣＧの上部と制御ゲート電極ＭＧの上部との距離を、制御ゲート電極ＭＧと半導体基板１との距離（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの成膜時の厚さ）よりも離すことができる。従って、制御ゲート電極ＭＧと半導体基板１との間に絶縁膜６ｂ，６ｔを形成することにより、所望するメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリ特性を得ることができ、選択ゲート電極ＣＧの上部と制御ゲート電極ＭＧの上部との間に相対的に厚いバーズビーク形状の絶縁膜６ｂ１，６ｔ１を形成することにより、選択ゲート電極ＣＧの上部と制御ゲート電極ＭＧの上部との短絡を抑制することができる。
【００２３】
電荷蓄積層ＣＳＬは、その上下の絶縁膜６ｂ，６ｔ（または絶縁膜６ｂ１，６ｔ１）に挟まれた状態で設けられており、例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍである。絶縁膜６ｂ，６ｔは、例えば酸化シリコン等からなる。絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば５〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔを窒素を含んだ酸化シリコンで形成してもよい。
【００２４】
上記絶縁膜６ｂの下方、ｐ型の半導体領域４とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域７が形成されている。この半導体領域７は、メモリ用ｎＭＩＳＱｎｍのチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳＱｎｍのしきい値電圧が所定の値に設定されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して制御ゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。
【００２５】
次に、半導体の製造方法の一例を図３〜図１４を用いて説明する。図３〜図１４は半導体装置の製造工程中にけるメモリ領域の要部断面図である。ここでは、メモリセルＭＣ１への適用例を説明し、図３〜図１４は前記図２（ｂ）に示したメモリセルＭＣ１の要部断面図と同じ箇所を示す。
【００２６】
まず、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００２７】
次に、図３に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いて半導体基板１の主面に、例えばフッ化ボロンをイオン注入法により導入する。これにより半導体基板１の主面に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域４を形成する。この時の不純物イオンの打ち込みエネルギーは、例えば６０ＫｅＶ程度、ドーズ量は、例えば９×１０１２ｃｍ２程度である。
【００２８】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜３を形成する。
【００２９】
次に、図４に示すように、半導体基板１の主面上に、例えば低抵抗多結晶シリコンからなる厚さ１００〜３００ｎｍ程度の導体膜をＣＶＤ（Chemical Vapor Deposition）法により堆積する。その後、この導体膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、選択ゲート電極ＣＧを形成する。
【００３０】
次に、図５に示すように、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、半導体基板１の主面に、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。この時の不純物イオンの打ち込みエネルギーは、例えば２０〜４０ｋｅＶ程度である。
【００３１】
次に、図６に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔを下層から順に堆積する。絶縁膜６ｂは熱酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜６ｔはＣＶＤ法により形成され、その厚さは、例えば５〜１５ｎｍ程度を例示することができる。
【００３２】
次に、半導体基板１の主面上に低抵抗多結晶シリコンからなる制御ゲート形成用の導体膜を堆積する。この導体膜はＣＶＤ法により形成され、その厚さは、例えば２０〜１５０ｎｍ程度を例示することができる。続いて、図７に示すように、リソグラフィ技術およびドライエッチング技術により、導体膜を異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの側面側にサイドウォール１０を形成する。
【００３３】
次に、図８に示すように、半導体基板１の主面上に、制御ゲート電極ＭＧ形成用のレジストパターン１１をリソグラフィ技術により形成する。その後、レジストパターン１１をマスクとして、そこから露出するサイドウォール１０をエッチングして、選択ゲート電極ＣＧの片側面に制御ゲート電極ＭＧ（サイドウォール１０）を形成する。
【００３４】
次に、図９に示すように、レジストパターン１１を除去した後、選択ゲート電極ＣＧおよび制御ゲート電極ＭＧをマスクとして、例えばヒ素またはリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａを選択ゲート電極ＣＧおよび制御ゲート電極ＭＧに対して自己整合的に形成する。
【００３５】
次に、図１０に示すように、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングすることにより、電荷蓄積層ＣＳＬをパターニングする。続いて半導体基板１の主面上に、例えば酸化シリコンからなる厚さ５０〜２００ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面および制御ゲート電極ＭＧの上面にサイドウォール１２を形成する。これにより、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜３の露出していた側面、ならびに制御ゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１２によって覆うことができる。
【００３６】
次に、図１１に示すように、７００〜１１００℃程度の温度で酸化処理を施すことにより、選択ゲート電極ＣＧを構成する導体膜および制御ゲート電極ＭＧを構成する導体膜を酸化してこれら上部に絶縁膜６ｂ１，６ｔ１を形成する。上記酸化処理には、半導体基板１に厚さ１〜１０ｎｍ程度の絶縁膜が形成される酸化条件が選択される。選択ゲート電極ＣＧを構成する導体膜の酸化は選択ゲート電極ＣＧの上面のみならず選択ゲート電極ＣＧと電界蓄積層ＣＳＬとの間および選択ゲート電極ＣＧとサイドウォール１２との間にも進みバーズビーク形状の絶縁膜６ｂ１を形成する。同様に、制御ゲート電極ＭＧを構成する導体膜の酸化は制御ゲート電極ＭＧの上面のみならず制御ゲート電極ＭＧと電界蓄積層ＣＳＬとの間および制御ゲート電極ＭＧとサイドウォール１２との間にも進みバーズビーク形状の絶縁膜６ｔ１を形成する。一方、選択ゲート電極ＣＧと半導体基板１との間はサイドウォール１２により酸化が阻止されるので、ゲート絶縁膜３にバーズビーク形状が形成されることはなく、ゲート絶縁膜３の成膜時の厚さを維持することができる。同様に、制御ゲート電極ＭＧと半導体基板１との間はサイドウォール１２により酸化が阻止されるので、絶縁膜６ｂ，６ｔのバーズビーク形状が形成されることはなく、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの成膜時の厚さを維持することができる。
【００３７】
次に、図１２に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１３をＣＶＤ法により堆積した後、サイドウォール１２および制御ゲート電極ＭＧをマスクとして、例えばヒ素またはリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよび制御ゲート電極ＭＧに対して自己整合的に形成する。このようにしてメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍを形成し、選択用ｎＭＩＳ（Ｑｎｃ）およびメモリ用ｎＭＩＳ（Ｑｎｍ）を形成する。
【００３８】
なお、その後、図１３に示すように、絶縁膜１３を除去した後、半導体基板１の主面部に、例えばコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層１４をサリサイド（Salicide：Self Align silicide）プロセスにより形成することもできる。
【００３９】
次に、図１４に示すように、半導体基板１の主面上に、例えば窒化シリコン膜１５ａおよび酸化シリコン膜１５ｂからなる絶縁膜１５をＣＶＤ法により堆積する。続いて絶縁膜１５にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、絶縁膜１５上に、例えばタングステンまたはアルミニウム等からなる第１層配線Ｍ１を形成することによって、前記図２（ａ）に示すメモリセルＭＣ１が略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００４０】
なお、本実施の形態１では、シリサイド層１４を半導体基板１の主面部にのみ形成したが、選択ゲート電極ＣＧの上面、制御ゲート電極ＭＧの上面、あるいは選択ゲート電極ＣＧおよび制御ゲート電極ＭＧの双方の上面にシリサイド層１４を形成してもよい。ＭＯＮＯＳ型メモリセルでは、選択ゲート電極ＣＧおよび制御ゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよび制御ゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層１４を形成することにより選択ゲート電極ＣＧおよび／または制御ゲート電極ＭＧの低抵抗化を図ることが望ましい。本願発明であるメモリセルＭＣ１では、選択ゲート電極ＣＧの上部および制御ゲート電極ＭＧの上部にバーズビーク形状の絶縁膜６ｂ１，６ｔ１が形成されて両者間の距離を離すことができるので、サリサイドプロセスによりシリサイド層１４を形成しても、選択ゲート電極ＣＧと制御ゲート電極ＭＧとの短絡を防ぐことができる。
【００４１】
このように、本実施の形態１によれば、選択ゲート電極ＣＧと制御ゲート電極ＭＧとを隣接して設けたスプリットゲート構造のメモリセルＭＣ１において、制御ゲート電極ＭＧと半導体基板１との間に相対的に薄い絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを形成しても、選択ゲート電極ＣＧの上部と電荷蓄積層ＣＳＬとの間にバーズビーク形状の絶縁膜６ｂ１を形成し、制御ゲート電極ＭＧの上部と電荷蓄積層ＣＳＬとの間にバーズビーク形状の絶縁膜６ｔ１を形成することにより、選択ゲート電極ＣＧの上部と制御ゲート電極ＭＧの上部との距離を上記絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの厚さよりも離すことができる。従って、選択ゲート電極ＣＧの上部と制御ゲート電極ＭＧの上部とが接触しにくくなり、両者間の短絡の発生を抑制することができる。
【００４２】
（実施の形態２）
前述の実施の形態１と相違する点は、バーズビーク形状の絶縁膜６ｂ１，６ｔ１を形成する前に、選択ゲート電極ＣＧの上部において選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間の絶縁膜６ｂおよび制御ゲート電極ＭＧの上部において制御ゲート電極ＭＧと電荷蓄積層ＣＳＬとの間の絶縁膜６ｔを後退させておき、その後、酸化処理を行うことにより絶縁膜６ｂ２，６ｔ２を形成することにある。
【００４３】
本発明の実施の形態２による半導体装置の製造方法の一例を図１５および図１６を用いて説明する。図１５および図１６は半導体装置の製造工程中にけるメモリ領域の半導体基板の要部断面図である。なお、選択ゲート電極ＣＧ、絶縁膜６ｂ，６ｔおよび制御ゲート電極ＭＧを形成した後、選択ゲート電極ＣＧの片側面および制御ゲート電極ＭＧの上面にサイドウォール１２を形成するまでの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。
【００４４】
図１５に示すように、選択ゲート電極ＣＧの上部において選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間の絶縁膜６ｂを、また制御ゲート電極ＭＧの上部において制御ゲート電極ＭＧと電荷蓄積層ＣＳＬとの間の絶縁膜６ｔを、それぞれ例えば２０ｎｍ程度後退させる。この時、酸化シリコンからなる絶縁膜により構成されるパターン、例えばサイドウォール１２などがエッチングされないようにレジスト膜により保護しておき、絶縁膜６ｂ，６ｔを選択的にエッチングする。
【００４５】
次に、図１６に示すように、７００〜１１００℃程度の温度で酸化処理を施すことにより、選択ゲート電極ＣＧを構成する導体膜および制御ゲート電極ＭＧを構成する導体膜を酸化してこれら上部に絶縁膜６ｂ２，６ｔ２を形成する。この酸化処理により、露出した選択ゲート電極ＣＧの上部の側面および制御ゲート電極ＭＧの上部の側面に、前述の実施の形態１で形成された絶縁膜６ｂ１，６ｔ１よりも厚い絶縁膜６ｂ２，６ｔ２が形成されて、選択ゲート電極ＣＧと制御ゲート電極ＭＧとの距離を前述の実施の形態１の場合よりもさらに離すことができる。その後は、前述した実施の形態１と同様にして、メモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍ、第１層配線Ｍ１等を形成する。
【００４６】
このように、本実施の形態２によれば、選択ゲート電極ＣＧの上部と制御ゲート電極ＭＧの上部との距離を前述した実施の形態１の場合よりもさらに離すことができるので、両者間の短絡の発生をより抑制することができる。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
例えば、前記実施の形態では、ＭＯＮＯＳ型メモリセルに適用した場合について説明したが、例えば半導体基板上に、酸化シリコン膜、電荷蓄積用の窒化シリコン膜（または酸窒化シリコン膜）および低抵抗多結晶シリコン膜を下層から順に積層した構成を有する、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型メモリセルに適用することもできる。
【産業上の利用可能性】
【００４９】
本発明は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子、特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１によるメモリセルのレイアウトを示す要部平面図である。
【図２】（ａ）は図１のＡ−Ａ′線における要部断面図、（ｂ）は（ａ）のメモリセルの一部を拡大して示す要部断面図である。
【図３】本発明の実施の形態１による半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１５】本発明の実施の形態２による半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【符号の説明】
【００５１】
１  半導体基板
２ａ  半導体領域
２ｂ  半導体領域
３  ゲート絶縁膜（第１絶縁膜）
４  半導体領域
６ｂ，６ｂ１，６ｂ２  絶縁膜（第２絶縁膜）
６ｔ，６ｔ１，６ｔ２  絶縁膜（第３絶縁膜）
７  半導体領域
１０  サイドウォール
１１  レジストパターン
１２  サイドウォール（第４絶縁膜）
１３  絶縁膜
１４  シリサイド層
１５  絶縁膜
１５ａ  窒化シリコン膜
１５ｂ  酸化シリコン膜
ＡＣＴ  活性領域
ＣＧ  選択ゲート電極（第１ゲート電極）
ＣＮＴ  コンタクトホール
ＣＳＬ  電荷蓄積層
Ｄｒｍ  ドレイン領域
Ｍ１  第１層配線
ＭＣ１  メモリセル
ＭＧ  制御ゲート電極（第２ゲート電極）
ＮＷ  埋め込みｎウェル
ＰＬＧ  プラグ
ＰＷ  ｐウェル
Ｑｎｃ  選択用ｎＭＩＳ（第１電界効果トランジスタ）
Ｑｎｍ  メモリ用ｎＭＩＳ（第２電界効果トランジスタ）
ＳＧＩ  素子分離部
Ｓｒｍ  ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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