(57)【特許請求の範囲】
【請求項１】
光ファイバジャイロスコープと、位相変調器と、光検出器と、位相積分器及び帰還積分器を有するループコントローラとを含むタイプのクローズドループシステムであって、残留エラーにさらされるクローズドループシステムにおいて、
ａ）前記帰還積分器は複数の積分器からなり、
ｂ）前記複数の積分器は、ある積分器の第１の出力と、該ある積分器の前段までの全ての積分器の第２の出力とが供給されるように配置された加算ノードへ前記第２の出力をフィードフォワードするように、相互接続されていることを特徴とするクローズドループシステム。
【請求項２】
請求項１記載のクローズドループシステムにおいて、前記複数の積分器は縦続接続関係に相互接続されるクローズドループシステム。
【請求項３】
請求項２記載のクローズドループシステムにおいて、さらに、
ａ）デジタルゲインを供給する手段とを含み、
ｂ）前記手段は、前記縦続接続された積分器の和を受けるように配列されることにより再バランス信号を発生するクローズドループシステム。
【請求項４】
請求項３記載のクローズドループシステムにおいて、前記縦続接続された増幅器のうちの１つはジャイロ速度推定値信号を提供するクローズドループシステム。
【請求項５】
請求項１記載のクローズドループシステムにおいて、さらに、
ａ）前記複数の積分器は２つの積分器からなり、
ｂ）前記積分器は、前記残留エラーが周波数の二次関数となるように縦続接続関係に配列されるクローズドループシステム。
【請求項６】
請求項５記載のクローズドループシステムにおいて、前記縦続接続された積分器のうちの１つはジャイロ速度推定値信号を提供するクローズドループシステム。
【請求項７】
請求項１記載のクローズドループシステムにおいて、さらに、
ａ）前記複数の積分器は３つの積分器からなり、
ｂ）前記積分器は、前記残留エラーが周波数の三次関数となるように配列されるクローズドループシステム。
【請求項８】
残留エラーにさらされるクローズドループシステムを形成する方法であって、当該システムは、光ファイバジャイロスコープと、位相変調器と、光検出器と、位相積分器及び帰還積分器を有するループコントローラとを含み、前記帰還積分器を形成するステップを含み、
前記帰還積分器を形成するステップは、さらに、
ａ）複数の積分器を用意するステップと、
ｂ）前記複数の帰還積分器のある積分器の第１の出力と、該ある積分器の前段までの全ての積分器の第２の出力とが供給されるように配置された加算ノードへ前記第２の出力をフィードフォワードするように、前記複数の帰還積分器を相互接続するステップとを含む方法。
【請求項９】
請求項８記載の方法において、相互接続するステップは、さらに、前記積分器を縦続接続関係に相互接続するステップを含む方法。
【請求項１０】
請求項８記載の方法において、さらに、
ａ）２つの積分器を用意するステップと、
ｂ）前記帰還積分器の出力が一次残留エラーを補償するように、前記積分器を縦続接続関係に相互接続するステップとを含む方法。
【請求項１１】
請求項８記載の方法において、さらに、
ａ）３つの積分器を用意するステップと、
ｂ）前記帰還積分器の出力が二次残留エラーを補償するように、前記積分器を縦続接続関係に相互接続するステップとを含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ファイバジャイロスコープの制御ループの動作を制御するための装置に関する。特に、本発明は、固有の帰還信号時間遅延から生じるエラーを補償するための装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
サニャック干渉計は、一対の逆伝播光ビーム間で発生する非相反性位相差の測定によって回転を判定する計器である。この計器は、一般に、レーザ等の光源と、数個のミラーまたは複数ターンの光ファイバからなる光導波路と、ビームスプリッタ／コンバイナと、検出器と、信号処理器とから構成されている。
【０００３】
干渉計では、ビームスプリッタから出てくる波は単一光路に沿って逆伝播する。光導波路は“相反的”になっている。すなわち、光路のどんなねじれも逆伝播ビームに同じ影響を与えるが、それらは必ずしも同時にまたは同一方向に前記外乱を経験するとは限らない。時間変動外乱は、その時間間隔が光導波路を回る光の伝播時間に匹敵している場合に観測される。これに対して、“非相反性”外乱は逆伝播ビームに異なるようにかつ伝播方向にしたがう影響を与える。前記非相反性外乱は、２つの波が伝播する光媒体の対称性を破壊する物理的効果によって引き起こされる。非相反性効果のうち２つは事実上周知になっている。ファラデー効果、すなわち共線電磁ー光的効果は、磁界が光学物質中で電子の優先回転方向を作り出す時に起こるのに対して、サニャック効果、すなわち慣性相対論的効果は、慣性フレームに対する干渉計の回転が伝播時間の対称性を壊した時に起こる。後者の効果は、リングジャイロスコープの動作原理として用いられる。
【０００４】
ジャイロの逆伝播ビームで形成される干渉パターンの縞が、２つの成分、すなわち、直流成分と、ビーム間の位相差の原因に関連している（例えば、コサイン関数）成分からなるのが知られている。この位相差は、例えば回転に起因する非相反性外乱の測定基準を提供する。縞パターンの形状の結果として、測定された位相差が小さい場合（例えば、低回転速度の場合）は、合成ビームの強度は、前記差が位相縞パターンの最大に近く生じるので、位相差に比較的不感になっている。また、合成ビームの強度だけでは、回転の方向を示さない。
【０００５】
前述の理由のため、人為的にバイアスされた位相差が逆伝播ビームに共通に付加される。この位相シフトのバイアスづけは、“非相反性ゼロシフト”としても知られており、位相差に対する強度測定の感度を高める。最大程度の感度は、ジャイロスコープの動作点を±π／２（またはその奇数倍）にシフトすることによって達成される。さらに、＋π／２と−π／２間でバイアスを変化させることにより、２つの異なる動作点が観測される。これにより、システムは位相差の符号、したがって回転の方向を判別することができる。
【０００６】
位相変調に加えて、干渉計出力の処理は、通常、非相半性（サニャック）効果に起因する位相差を補償するために負帰還メカニズムにより追加の位相シフトを導入する“位相ゼロ化”を使用する。通常、負帰還は、その傾斜が測定されるべき回転速度に比例する位相傾斜路を発生する。実際の実施時には、ゼロ化位相シフトが電圧制約のためいつまでも増加することはできないので、その高さが０と２πラジアンの間を変化する傾斜路が使用される。
【０００７】
グレインドージュ（Graindorge）等の米国特許第４，７０５，３９９号には、“階段”波形を用いるデジタルベースの配置が開示されている。各階段の高さは測定される位相差と等しく、各階段の幅つまり期間は光コイルの群遅延時間になる。概して、傾斜路の傾斜は、単位時間当たりの測定される非相反性位相差に等しくなる。この方法は、デジタル信号処理と互換性があり、その結果生じる多くの利点を持っている。この位相変調は、デジタルシグナル  プロセッサで提供される同期によりデジタル傾斜路に直接追加することができる。（合成された）信号は、最後に、光ファイバコイル内に配置された位相変調器を制御する。
【０００８】
よって、光ファイバジャイロスコープの動作は、継続するバイアスによる上述の変調（及び関連した復調）を含む、多くの機能の実行を必要とする。すなわち、前記動作は、一般に、少なくとも各ループ遷移時間τと同じくらい頻繁に実行しなければならない。（例えば、ジャイロ精度を増すために）追加の機能が望まれる場合には、前記他の機能は、各ループ遷移時間の間に動作の繰り返しを要することもある。
【０００９】
“多重化３軸ジャイロ用ループコントローラ”と題するジョン・ジー・マーク（John G. Mark）及びダニエル  エイ・タザーテス（Daniel A. Tazartes）の米国特許第５，３３７，１４３号には、３軸ジャイロ用ループコントローラとして機能するアプリケーション仕様集積回路（ＡＳＩＣ）が開示されている。このコントローラは、３台の変調されたジャイロのデジタル化出力を受け入れ、各々と関連した回転を測定し、前記出力をデジタル的に処理して、ジャイロ位相変調器を駆動するためのアナログ信号を供給する。ループコントローラの動作はマイクロプロセッサによって指示される。それだけで、種々の変調形式（例えば、ランダム、疑似ランダム、直交、決定論的）をマイクロプロセッサから入力することができると共に、マイクロプロセッサの計算パワーがシステムパラメータを更新するために利用できるという、ある程度のフレキシビリティが達成される。ループコントローラは本質的にかつ自然にはプログラマブルになっていない。その結果、それは、関連マイクロプロセッサの速度とそれ自身のフレキシビリティのなさの両方で制限される。それに応じて、ループコントローラは、動作範囲が制約され、ジャイロ変調、速度情報の復調、位相ゼロ化傾斜路の発生、位相ゼロ化のために使用される速度データの出力、傾斜路のリセットという“基本的”ループコントローラ機能に本質的に制限される。もちろん、ジャイロは（リニアリティと２πを法とする精密動作とを保証するために）角速度の測定と位相変調器スケールファクタ制御が可能になっているべきであることが絶対に不可欠である。さらに、他の特徴、例えば（広帯域レスポンスのための）ループゲイン制御や（ノイズを最小限にするための）オフセット制御は、必須ではないが非常に望ましい能力である。
【００１０】
“分散データ処理を用いた光ファイバジャイロスコープ用ループコントローラ”と題するジョン・ジー・マーク（John G. Mark）及びダニエル  エイ・タザーテス（Daniel A. Tazartes）の係属中の米国特許出願第０８／５２０，２１７号には、必要なデータ処理機能を分散させるための別個のユニットを含むことにより、動作をパラレルに行うことができて、各ループ遷移時間内に追加の有効な機能を付与することができるアーキテクチャを使用するループコントローラが開示されている。フィールドプログラマブル  ゲートアレイは変化する符号を有する変数を発生するが、補助プロセッサは、ループ遷移時間ごとの更新を要しないパラメータを更新する。前記動作の組み合わせにより、ジャイロプロセッサが処理量集中テストと分岐動作を実行する必要性を除去することが可能となる。
【００１１】
従来技術は多くのループコントローラ動作を開示しているが、クローズドループ形態の場合における共通の問題は、ジャイロで検出される角速度を表わす帰還信号が発生し、安定な動作点を維持するために位相変調器に印加されるという事実から生じる。理想的には、帰還位相は、上述のゼロ状態を維持するためにサニャック位相をキャンセルすべきである。光ファイバジャイロループ中にある固有の遅延（典型的には、ループ遷移時間の２、３倍）に起因して、帰還信号は常にサニャック位相を遅らせる。加速及び減速を受けて変化する角速度の存在時、帰還位相は、引き続き実際のサニャック位相に“追いつこう”として、残留瞬間信号を残す。この残留信号は、高周波振動の存在時に大きくなって、ゼロ検出増幅器やアナログ−デジタル変換器を飽和させることがある。
【００１２】
【課題を解決するための手段】
本発明は、第１の態様において、光ファイバジャイロスコープと、位相変調器と、光検出器と、位相積分器及び帰還積分器を有するループコントローラとを含むタイプのクローズドループシステムであって、残留エラーにさらされるクローズドループシステムにおける改善を提供することによって、従来技術の前述及び他の欠点に取り組んでいる。本発明のシステムの帰還積分器は複数の積分器からなる。前記複数の積分器は、残留エラーがより高次の周波数関数となるように相互接続される。
【００１３】
第２の態様において、本発明は、残留エラーにさらされるクローズドループシステムを変形する方法を提供する。前記システムは、光ファイバジャイロスコープと、位相変調器と、光検出器と、位相積分器及び帰還積分器を有するループコントローラとを含むタイプのものである。前記方法は、残留エラーがより高次の周波数関数となるように帰還積分器を形成するステップからなる。
【００１４】
本発明の前記及び他の特徴及び利点は以下の詳細な説明から明らかになるだろう。記載説明は１組の図面を伴う。図面の数字は、記載説明の数字に対応して本発明の特徴を示し、同じ数字は同じ特徴を指している。
【００１５】
【発明の実施の形態】
図１は、本発明を用いたクローズドループ光ファイバジャイロのブロック図である。ループコントローラ１０の特定の配置は、一般に、係属中の米国特許出願第０８／５２０，２７１号に開示されているものに基づく。本発明は、一般に前記教示によるループコントローラを用いる光ファイバジャイロに関して説明されるが、そのうちのいくつかが本出願の背景部分に説明されているクローズドループジャイロとループコントローラであって、測定された速度を帰還信号として受けて処理し、後続のループ遷移時間の間ループ位相変調器を駆動する信号を得るクローズドループジャイロとループコントローラに適用可能であることがわかるだろう。
【００１６】
コヒーレント光源（図示しない）がジャイロ１２に出力ビームを印加する。ジャイロ１２は、光ファイバ製コイルと、出力ビームをコイル内を逆伝播する一対のビームに分割する関連カップラ（図示しない）を含む。ジャイロ１２からの干渉計出力ビームは光検出器１４に入力され、光検出器１４は光エネルギーを対応する電気信号に変換する。上記に説明した光位相変調が、多機能集積光チップ（ＭＩＯＣ）１６に存在するような電子−光位相変調器によりジャイロ１２の光ファイバコイル内を逆伝播するビームに与えられる。この位相変調は、一般に、電界にさらされた特別にドープされたＬｉＮｂＯ3 導波路で形成される。
【００１７】
検出器１４からのアナログ電気信号出力は前置増幅器１８に供給され、次いで、前置増幅器１８の出力はフィルタ２０に供給される。フィルタ２０の出力はアナログ−デジタル変換器２２を駆動し、アナログ−デジタル変換器２２はフィルタを通ったアナログ信号をデジタル化し、ループコントローラ１０に印加するためにデジタルデータビットの波形を発生する。
【００１８】
ループコントローラ１０は、変換器２２よりデジタル波形出力を受け入れ、それに応じて、ジャイロ１２の検出軸に関する回転の測定量と、後続のループ遷移時間τの間にジャイロ１２を変調して位相ゼロ化するのに用いるためのデジタル制御信号（ＭＩＯＣ１６に供給される）の両方を発生するように整えられている。ループコントローラ１０のデジタル出力はデジタル−アナログ変換器２４に供給され、次いで、その対応するアナログ出力はドライバ２６に供給され、ドライバ２６の出力はＭＩＯＣ１６を駆動する。
【００１９】
ループコントローラ１０の説明において、時折発生する参照は、いくつかの信号とパラメータを判別する頭字語を用いることとする。前記パラメータは、ソフトウェア、有線ロジック及び／またはこれらの組み合わせを含む多くの手段によりジャイロプロセッサ（後述する）に供給することができる。補助プロセッサ（開示しない）は、前記入力の発生時有線ロジックと共に動作させることができる。例えば、頭字語は３２ビット  デジタルワードを表わすことができる。
【００２０】
補助プロセッサは、テキサス州ダラスのテキサス  インストルメンツ社から市販されているＴＭＳ  ３２０Ｃ２６等の既知のマイクロプロセッサからなる。これは、例えば、１ｋｍジャイロのために、ジャイロプロセッサを表わす４０ＭＨｚクロックと相違する２ｋＨｚより大きくない速度とτ当たり５マイクロ秒に近い予算時間での更新を要するデータ（ジャイロパラメータを含む）を提供するのに使用される。
【００２１】
下記に詳細に説明されるジャイロプロセッサは、例えば、米国特許第５，３３７，１４３号のループコントローラに示されているような“セレクト”ルーチンの存在を表わすいわゆるテスト及び分岐ソフトウェア指令をなくすように整えられている。
【００２２】
以下の説明で示される頭字語は、各々３２ビット  デジタルワードからなり、以下のとおり示される。
【００２３】
【表１】
デジタルワード パラメータの機能
１．ＰＥＲＴ              ループのアナログゲインを観測するため外乱入力
２．ＤＣＯＭＰ            ループへの外乱入力の影響を補償するための値
３．ＡＤＯＦＦ            ジャイロから受け取られる出力のＤＣオフセット
４．ＯＩＮＴ              ＡＤＯＦＦエラーを計算するためにジャイロプロセッサより得られる値
５．ＰＭＳＦ              デジタル−アナログ変換器が位相変調器を駆動するために２πの位相に変換する（位相変調器スケールファクタ）値
６．ＳＩＮＴ              ＰＭＳＦエラーを計算するためにジャイプロセッサより得られる値
７．ＡＧＣ                アナログゲインエラーを計算するためにジャイロプロセッサより得られる値
８．Δθ                  ジャイロがτの間に回転した角度の値
９．ＣＲＥＡＲ            一次積分器がゼロにリセットされたか否かを判定する値
１０．ＰＩＮＴ              現在の角速度に対応する一次積分器の値
【００２４】
補助プロセッサでパラメータを更新するために使用される種々の関係は、当業者に知られ、理解されている周知の物理的原理に依っている。パラメータと、ジャイロプロセッサ３２にパラメータを供給するためのロジックとの相互動作は、マイクロプロセッサ制御式システムについて、係属中の特許出願第０８／５２０，２１７号に開示され説明されており、参照によりここに含まれる。
【００２５】
図２は、図１の光ファイバジャイロのループコントローラ１０の機能を示すブロック図である。ジャイロプロセッサ２８は、各ループ遷移時間τの間にアナログ−デジタル変換器２２からジャイロ１２の出力の強度を表わすデジタルワードを入力として受け取る。この値は、アナログ−デジタル変換器２２での処理から生じるＤＣオフセットつまりエラー（ＡＤＯＦＦ）が３０で補償される。補助プロセッサは、以下に説明されるジャイロプロセッサ２８内で計算される変数値（ＯＩＮＴ）の変動に応じてＤＣオフセット値を定期的に更新する。
【００２６】
ＤＣオフセットが補償されたジャイロ１２の出力は３２に印加され、ここで、前の遷移時間の間に注入されたわずかな動揺または外乱値±ｄが補償される。３２で印加される外乱補償値は、３４で一定の外乱値ＤＣＯＭＰに＋１または−１を乗算することにより発生する。±１の値は、３遷移時間前（ｔ−３τ）に印加された外乱または変動（ＰＥＲＴ）から引き出された外乱補償符号ＰＣＳを表わす。この符号は、ループゲインの測定のためにジャイロに印加される外乱の極性（ＰＴＢＳ）を決定する予め決められた疑似ランダムまたはランダムシーケンスから選択される。外乱補償符号ＰＣＳと外乱補償値ＤＣＯＭＰは、３２での加算に先立って３４で乗算される。
【００２７】
ＤＣオフセットと外乱が補償されたジャイロ１２の出力はオフセットエラー積分器３６に印加され、ここで、和が算出され、外乱補償された値の平均ＯＩＮＴを発生する。３０から得られる、オフセット補償されたジャイロ出力は、３８で、外乱信号を復調するための外乱補償符号ＰＣＳと乗算される。外乱補償値ＤＣＯＭＰが４０でその結果に加算され、正味のエラー項を形成する。正味エラーは４２で積分され、ゲインエラー信号ＡＧＣが得られる。外乱補償ＤＣＯＭＰが入力信号の外乱成分を“ゼロ化”した場合には、積分４２の出力は一定になるだろう。さもなければ、補償されない外乱の追加量または残留量の存在が、ループゲインエラーの存在を示すだろう。
【００２８】
変動とオフセットが補償されたジャイロ信号は、４４で、前の変調（ＭＯＤ）を示す一連の±１に相当する復調符号ＰＤＳと乗算される。４４の出力は速度エラーを表わす。この値は、合計され、速度コントローラ４６に供給される。速度コントローラ４６の構成は、詳細に開示され、以下に解析される。速度コントローラ４６は、以下に説明されることになる位相積分器５２にデジタルゲイン及び速度帰還を与えるばかりでなく（ジャイロ速度エラーから）ジャイロ速度推定値を発生することにより、角速度入力Ωの存在時にジャイロをゼロに維持するように機能する。
【００２９】
ジャイロ速度の推定値は４８で積分され、姿勢変化に関連した種々のナビゲーションパラメータを発生するために用いられる角度位置値の変化Δθを発生する。速度コントローラ４６内部の縦続接続された積分器の各々と関連する１組のＣＬＥＡＲ信号（“０”または“−１”の値を有する）は、本発明にしたがって構成されたシステムにおける残留ジャイロエラーの次数を決定することがわかるだろう。
【００３０】
また、４４の出力は、５０で、前のτの積分の間位相積分器５２で発生したＣＬＥＡＲ信号と乗算される。５０における乗算はスケールファクタエラー復調を発生し、これは５４で積分されて、位相変調器スケールファクタエラーの推定値（信号ＳＩＮＴ）を提供する。
【００３１】
縦続接続された積分器で発生した速度値を表わす３２ビットワードは、速度コントローラ４６内で左方へシフトされ、速度推定値にデジタルゲインを与える。（各々の左方へのシフトは、結果的に２との有効な乗算になる。有限ワード長のため、シフタの出力は範囲が制限される。固有の２32を法とする動作は、３２ビット動作の選択から生じる。正確に２πを表わすためにシフトの２32出力を左方へセットすることにより、ジャイロプロセッサ２８で実行されるアルゴリズムに、２πを法とする位相制御が構築される。これは、変調器に印加される電圧範囲を２πに等しい位相シフト範囲に制限する。その結果、クローズドループ光ファイバジャイロの分野の当業者に知られている２π“リセット”が、スレショールド試験なしに自然かつ自動的に起こる。）
【００３２】
速度コントローラ４６に供給され、上記に説明したように積分され左方へシフトされる速度エラー信号εは、角速度の存在時にジャイロをゼロに維持するための“再バランス”信号を与える。この信号は、上述のように避けられない残留信号εを残す、角速度によって誘導されたサニャック位相シフトをキャンセルしようとする。速度コントローラ４６の出力は、５６で、τごとに、変調値ＭＯＤ（従来的に、±π／２、または“過変調を用いる光ファイバジャイロスコープにおける交差結合を克服する方法及び装置”と題するジョン・ジー・マーク（John G. Mark）等の米国特許出願第０８／６１３，５５８号において説明されている過変調に対応する他の値に対応する）出力と加算される。説明したように２πの２32表現にしたがって、π／２は２30の値に相当する。（ＭＯＤに含まれる）変調の符号はτごとに変えることができる。上記に説明したように、５６で与えられるＭＯＤの値は、決定論的、直交的、ランダムまたは何か他の種類のものとすることができる。
【００３３】
次いで、外乱または変動値が５８で速度プラス変調に加算される。この外乱信号は、６０で外乱値ＰＥＲＴと外乱符号ＰＴＢＳを乗算することによって発生する。５８の出力は、速度プラス変調プラス外乱を表わし、帰還及び変調を終了する。速度プラス変調プラス外乱値は５２で積分され、ループが閉じられる。５２における求和は、デジタルステップ位相積分プラスＣＡＲＲＹ信号（追加の動作が３３番目のビットのトグリングになった時はいつでも発生する）を発生する。ＣＡＲＲＹ信号は６２から出力される。ＣＡＲＲＹは、４４で決定される速度エラー値と組み合わせて、スケールファクタエラーＳＩＮＴを決定するのに使用される。
【００３４】
ループコントローラ１０は、“調整できない”基準を有するデジタル−アナログ変換器２４と共に動作するように整えられる。すなわち、デジタル−アナログ変換器２４はスケールファクタ変動に対する調整を含む必要がない。前記変動は、しばしば温度に依存し、位相変調器１６に供給されるアナログ電圧及び位相変調器１６に供給されるアナログ電圧間の関係と、ジャイロ１２内を逆伝播する光波間で結果的に生じる位相シフトとに影響を与える。この変動の補償は、まず、６４で変化勾配の最上位ビットを補足し、変化勾配の値をオフセットバイナリから、変化勾配がゼロに関して対称的になっている（すなわち、ＤＣ成分がない）ことを保証する、２の補数形式に変換することによって達成される。
【００３５】
次いで、変化勾配を示す３２ビットワードの最上位１６ビットが６６で抽出され、この１６ビット表現は、６８で位相変調器スケールファクタ推定値ＰＭＳＦと乗算される。６８の出力は、２の補数形式に整えられたデジタル−アナログ変換器２４に書き込まれる。
【００３６】
スケールファクタエラーを決定するループを参照すると、変化勾配の積分のＣＡＲＲＹ出力は７０で±１値に変換される。（この値はジャイロプロセッサ２８内で発生し、−１は一次積分器５２からのＣＡＲＲＹビットを示し、＋１はそれの欠如を示す。）
【００３７】
７０の出力は、７２で３τだけ遅延され、次いで５０で４４からの速度エラー値と乗算される。５０の出力は５４で積分され、位相年長期スケールファクタＰＭＳＦを更新するのに使用される二次スケールファクタエラー積分値ＳＩＮＴを発生する。
【００３８】
前に述べたように、上記に説明したもののようなクローズドループジャイロシステムは、より高次の運動（例えば、振動、加速度、角度的ジャーク及びより高次の成分）の存在時に安定な動作点を維持する際の問題にさらされる。これは、帰還とサニャック位相間の時間遅れすなわち遅延による避けられない残留信号の存在に起因する。
【００３９】
図３は、クローズドループジャイロの線形ｚ変換モデルである。クローズドループジャイロの通常動作は、ループ遷移時間τごとに時間遅延を累積し、上記に説明した残留エラーεの存在という結果になる。
【００４０】
表示法の慣習として、図３及びそれに続く図４乃至では、ｚ変換が、図１または図２のいずれかで前に定義された構成要素の動作を特徴づける場合は、前記変換は、図面及び文書の両方において括弧内のその（すでに紹介された）数字で示される。次に図３を参照すると、ｚ-1観測遅延７４は、ジャイロコイル中を進む光で費やされる固有の１τ遅延を定義する。この遅延は、一般的に、従来技術にしたがう速度コントローラ（４６）の単一帰還積分器（４６Ａ）の１／（１−ｚ-n）関数に入力される。このような単一帰還積分器配置は、例えば、上記に参照した係属中の特許出願第０８／５２０，２１７号において教示されている。１／（１−ｚ-1）動作は位相積分器（５２）を特徴づける。この動作の出力は、変調、復調及びアナログ−デジタル変換等のτごとに必要な種々の計算に帰因するｚ-(n-1)遅延８０を介して処理される。（１−ｚ-1）関数（１６）は位相変調器の動作を特徴づける。
【００４１】
図３に示されたループは、より高次の補償のない、いわゆる“デッドビート”タイプのものである。一次残留エラーは速度コントローラの単一積分器（４６Ａ）構成から生じることが以下にわかるだろう。それだけで、残留エラーεとサニャック  スケールファクタΩの比は以下のとおり引き出すことができる（ＳＳＦはサニャック  スケールファクタを表わす）。
【００４２】
Ｙ／Ω＝ＳＳＦ（ｚ-1／（１−ｚ）÷（１＋ｚ-n／（１−ｚ-n））＝ＳＳＦ
・ｚ-1                                                          （１）
ε／Ω＝（１−ｚ-n）Ｙ／Ω＝ＳＳＦ・ｚ-1（１−ｚ-n）        （２）
残留信号εは、デッドビート  ループ特性を確認する式２においてサニャック速度Ωと一次関係をもつ。
【００４３】
本発明では、ジャイロループは、避けられない残留信号がサニャック出力Ｙとより高次の関係をもつように再形成される。本発明によるジャイロループの設計の理論及び由来は、以下の図４乃至６に示される種々の処理の説明から追う。
【００４４】
図４では、クローズドループ  ジャイロは、初めに、人為的遅延８４を含む負帰還路の挿入によって再形成される。正帰還及び人為的遅延８６を有する第２のループは第１のループ内に位置している。この第２のループは、前に差ノード９０で引き算された遅延値を加算ノード８８で加算しているだけなので、図４の第２のループ配置の追加は正味の効果を生ぜず、第２のループの入力及び出力の両方において同一エラーまたは残留信号εのままとなる。（差ノード９０における“漸減”後かつ“加算ノード”８８における“再漸増”前の架空の正味残留信号は、ε′で示されていることに注意されたい。）
【００４５】
遅延８６及び加算ノード８８を含む第２のループは、積分器のｚ変換１／（１−ｚ-n）を有し、その紹介は後続の引き出しステップで明らかになることに注意すべきである。
【００４６】
図４に戻って参照すると、以下の関係が図４の再構成されたジャイロループの動作を定義する（ＳＳＦ＝サニャック  スケールファクタ）。すなわち、
Ｙ／Ω＝ＳＳＦ・ｚ-1                                        （３）
ε／Ω＝（１−ｚ-n）Ｙ／Ω＝ＳＳＦ・ｚ-1（１−ｚ-n）        （４）
ε′／Ω＝（１−ｚ-n）ε／Ω＝ＳＳＦ・ｚ-1（１−ｚ-n）2     （５）
【００４７】
ここで、第２のループの内部に生じた残留信号ε′はサニャック速度Ωと二次的関係をもっている。同等のｚ変換線図が図５に示される。この線図は、εよりむしろε′を残留エラー信号とする、位相変調器へ向かう帰還路への第２のループの負帰還路の変換を表わす。図５は、クローズドループ  ジャイロシステムの動作に正味の影響を与えない図４の再配置を表わし、残留エラーとジャイロ速度間の二次的関係を実現する速度コントローラの再構成に導くことがわかるだろう。
【００４８】
前に述べたように、前図の人為的遅延８６及び加算ノード８８からなる正帰還ループは、ｚ変換１／（１−ｚ-n）、すなわち積分器を示す項で表わすことができる。したがって、正（または内部）帰還はこの図面では第２の帰還積分器（４６Ｂ）で置換されている。
【００４９】
差ノード９０と人為的遅延８４からなる図４の負帰還ループは時間遅延ｚ-nで示されている。これは７４，（５２），８０及び８２の正味または結果と同等である。したがって、図４に紹介されている負帰還路は、システムに正味の影響を与えることなく、（前の）正帰還路の出力９３を図５に示されるような（５２），８０，８２及び７４の始めに転送することによって削除することができる。このループは図５において加算ノード９４を加えて再構成され、それにより、積分器（４６Ｂ）の出力は、図示のジャイロ制御への追加のフィードフォワード信号として供給される。この再構成が行われた場合、新たな残留信号ε′が、観測遅延７４における一次デッドビート  エラー信号に取って代わる。しかしながら、従来のクローズドループ  ジャイロのエラー信号εと違って、新たなエラー信号ε′がジャイロ速度Ωと二次的関係をもつ。
【００５０】
図５のジャイロのｚ変換線図に戻って参照すると、このクローズドループは、図３のデッドビート  ループと第２の積分器（４６Ｂ）の追加だけ違っていることがわかる。第２の積分器（４６Ｂ）の出力を加算ノード９４へフィードフォワードすることにより、第２の積分器（４６Ｂ）は、第１の積分器（４６Ａ）に対して縦続接続関係に整えられる。
【００５１】
この前処理は、ジャイロ速度Ωと連続したより高次の関係をもつ残留エラー項で特徴づけられるクローズドループ構成を得るために、何回でも繰り返すことができる。図６は、三次残留エラーε″で特徴づけられるループの線形ｚ変換を示す。図６の線図は、前図の動作の拡張によって得られたものである。二次構成と違って、この三次配置は図５の二次ループから始められる。一方は正帰還を有しかつ他方は負帰還を有する一対の第２の帰還ループが、観測遅延７４の後に挿入される。その後、正帰還内部ループは第３の積分器（４６Ｃ）で置換される。次いで、正帰還ループは、７４，（５２），８０及び８２の積が同等遅延ｚ−ｎに等しいという事実の利点を採用して、新たな路１００で置換される。新たな三次エラー信号ε″は観測遅延７４の出力から発生する。
【００５２】
三次効果を確認すると、以下の１組の式が図６の構成を示す。すなわち、
Ｙ／Ω＝ＳＳＦ・ｚ-1                                        （６）
ε″／Ω＝ＳＳＦ・ｚ-1（１−ｚ-n）3                         （７）
【００５３】
この処理及び結果ループ構成を参照すると、（１）クローズドループ  ジャイロに（ｍ＋１）番目の積分器を追加し、（２）次いで、ｍ個のループ積分器の出力を連続的に正的にフィードフォワードする（すなわち、第１の（ｍ−１）ループ積分器の出力をｍ−１加算ノードに供給する）ことにより、連続的により高次の残留エラー項εm が得られると総括することができる。この反復処理の結果は、次のように要約することができる。すなわち、残留エラーεm 及びサニャック速度Ω間のｍ次的関係を得るために、（ｍ−１）個のループ積分器が縦続接続関係に追加され、縦続接続された積分器（４６Ａ），（４６Ｂ），（４６Ｃ），．．．等からなる速度コントローラ（４６）を形成する。
【００５４】
図７は、前記のとおりに得られた速度コントローラ４６の配置を示す概略線図である。このようなコントローラ４６を図１及び図２のクローズドループ  ジャイロへ組み込むことにより、上記に引き出されたより高次の効果によって実質的なエラー減少を得ることができる。図示されているように、速度コントローラは、互いに縦続接続関係に相互接続された帰還積分器４６Ａ，４６Ｂ及び４６Ｃからなり、積分器４６Ａ及び４６Ｂの出力はノード１０２で加算され、３個の積分器のすべての出力はノード９４で加算される。ジャイロをゼロに維持するための再バランス信号を提供するために、シフト  レフト１０４において、縦続接続された増幅器の出力にデジタルゲインが与えられる。次いで、この再バランス信号は変調５６に供給される。帰還積分器４６Ｃの出力は、ジャイロ速度推定値として出力され、Δθ積分器５２に供給される。
【００５５】
積分器４６Ａは、積分器４６Ｃを選択的にリセットしてゼロの値に保持するための関連ＣＬＥＡＲ  ４６Ａ′を含む。これは、速度コントローラ４６の動作から積分器を除去する。前に述べたように、これは予め決められた信号の入力によって達成される。このようなＣＬＥＡＲが供給され、縦続接続された積分器４６Ａが速度コントローラ４６から除去された場合、クローズドループ  ジャイロは、上記の図５の動作形態を維持する。この形態は、残留エラーと入力速度間の二次的関係を発生する。さもなければ、図６の形態が得られ、残留エラーとジャイロ速度間に三次的関係が存在する。同様に、ＣＬＥＡＲ動作４６Ｂ′は、ループ動作から積分器４６Ａ及び４６Ｂを除去するためにＣＬＥＡＲ  ４６Ａ′と組み合わせることができる。これは、図３の標準形態にコントローラを縮小する。また、ＣＬＥＡＲ動作４６Ｃ′は、積分器４６Ｃの値をクリアすることによってループをゼロに初期化する（すなわち、スタートアップにする）ためにリセットするのを可能にするべく組み込まれる。
【００５６】
図８は、従来技術と本発明（二次１０８及び三次１１０形態）にしたがって構成されたジャイロループの周波数特性のグラフである。グラフの横座標は、検出ジャイロ信号の周波数をＨｚで表わし、縦座標は、残留エラー対検出ジャイロ信号の大きさの比の対応値をｄＢで表わす。線１０５は、同一スケールで、測定された角速度対本当の角速度の大きさ転送関数
【数１】
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を表わす。線１０５は、一次、二次及び三次ループに適用する。出力信号の大きさは周波数範囲にわたって入力角速度を正確に追跡しているのがわかる。これはフラットな０ｄＢレスポンスで示される。
【００５７】
図８のグラフは、１ｋｍジャイロという仮定に基づいている。通常動作状態では、このような装置は２０００Ｈｚ以下の範囲の振動にさらされると思われることに注意すべきである。この範囲より上では、プロットは理論的関心を帯びるだけである。線１０６，１０８及び１１０は、それぞれ、一次残留エラーレスポンスを示す（従来の）クローズドループ  ジャイロと、二次及び三次エラー項を示す本発明によるジャイロとに関する残留エラー対入力ジャイロ信号の大きさの比（すなわち、｜ε／Ω｜，｜ε′／Ω｜，｜ε″／Ω｜）を表わす。図からわかるように、本発明により構成されたシステムの関連周波数範囲において、残留エラー内容の実質的な減少が観測される。例えば、１，０００Ｈｚでは、本発明による二次システムは、一次残留エラー特性を有する従来のクローズドループ  ジャイロに勝る、約２０ｄＢに近い改善を示しているが、三次システムは４０ｄＢに近い改善を示している。
【００５８】
一次及びより高次の残留エラーを示すジャイロの相対的性能は、曲線１０６，１０８及び１１０の交差点１１２で一致するカットオフ周波数を越えた周波数で相当な変化を経験するのがわかる。３ジャイロループ遷移持間のシステム遅延を有する１ｋｍジャイロに対して、前記カットオフ周波数は、前述のように、通常出会う振動周波数の範囲よりかなり上の約１０ｋＨｚであるのが示されている。このため、非常に高い周波数での劣化は、本発明によって提供される実質的な利点に決して矛盾しない。
【００５９】
本発明はその好適な実施例に関して示され、説明されたが、それに限らない。むしろ、本発明は、付随の請求項で定義されかつそれのすべての同等物をその範囲内に含むかぎりにおいてのみ制限される。
【図面の簡単な説明】
【図１】本発明を用いるためのクローズドループ光ファイバジャイロのブロック図である。
【図２】本発明を組み込んだ光ファイバジャイロのループコントローラの機能を示すブロック図である。
【図３】クローズドループ  ジャイロの線形ｚ変換モデルである。
【図４】本発明の速度コントローラを駆動する際に用いられる処理を示すと共に、それにより前記構成を性質的に確かめるためのｚ変換線図である。
【図５】本発明の速度コントローラを駆動する際に用いられる処理を示すと共に、それにより前記構成を性質的に確かめるためのｚ変換線図である。
【図６】本発明の速度コントローラを駆動する際に用いられる処理を示すと共に、それにより前記構成を性質的に確かめるためのｚ変換線図である。
【図７】図４乃至６の処理によって得られるような速度コントローラの配置を示す概略線図である。
【図８】従来技術及び本発明（二次及び三次形態）にしたがって構成され、それにより本発明を性質的に確かめるジャイロループの周波数レスポンスのグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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