(57)【要約】アクティブ型表示装置は、基板上に形成された複数の映像信号配線と、映像信号配線に接続され、電流信号により動作する複数の画素と、外部回路から供給されるデータ信号に基づき映像信号配線を介して画素に映像電流を供給する映像信号ドライバと、を備えている。前記映像信号ドライバは、前記データ信号（Ｄｎ）に基づき定電流記憶回路（３４２）で記憶保持された複数の階調基準電流（Ｉｃ）の少なくとも一つを足し合わせることにより、前記映像電流（Ｉｄｎ）に変換する複数のＤＡ部（３４１）を含む。
2004102516.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された複数の映像信号配線と；
前記映像信号配線に接続し、電流信号により動作する複数の画素と：
外部回路から供給されるデジタルデータ信号を対応するアナログ電流信号に変換し、対応する前記映像信号配線に出力する映像電流供給部と；を備え、
前記映像電流供給部は、各映像信号配線に対応して配置され、前記デジタルデータ信号に基づき、複数の階調基準電流の少なくとも一つを足し合わせることにより前記アナログ電流信号に変換する複数のＤＡ部と、前記複数のＤＡ部に前記階調基準電流を定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスを順次出力するリフレッシュパルス発生回路と、各前記映像信号配線に対応して配置され、前記アナログ電流信号を順次記憶し、前記複数の映像信号配線に対して一括して出力する出力電流保持回路と、を含み、
前記出力電流保持回路は、選択時に前記アナログ電流信号を記憶し、非選択時に記憶した前記アナログ電流信号を出力するトランジスタを含んでいるアクティブマトリクス型表示装置。
【請求項２】
前記ＤＡ部は、前記階調基準電流をそれぞれ記憶、保持する複数の定電流記憶回路と、前記定電流記憶回路の各出力を前記データ信号に対応して選択するスイッチ回路とを有し、選択された定電流を足し合わせた信号電流を前記アナログ電流信号として出力する請求項１に記載のアクティブマトリクス型表示装置。
【請求項３】
前記ＤＡ部は、複数の前記階調基準電流を前記データ信号に基づき選択するスイッチ回路と、選択された定電流を足し合わせた信号電流を記憶、保持する定電流記憶回路とを有し、前記信号電流を前記アナログ電流信号として出力する請求項１に記載のアクティブマトリクス型表示装置。
【請求項４】
前記定電流記憶回路は、選択時に入力された定電流を記憶し、非選択時に記憶した前記定電流を出力する回路であり、記憶時と出力時に共通に利用されるトランジスタを含んでいる請求項２又は３に記載のアクティブマトリクス型表示装置。
【請求項５】
前記画素の選択／非選択制御を行う走査ドライバをさらに備え、前記走査ドライバは前記基板上に一体的に形成されている請求項１に記載のアクティブマトリクス型表示装置。
【請求項６】
前記トランジスタは、半導体層にポリシリコンを用いた薄膜トランジスタで構成されている請求項１に記載のアクティブマトリクス型表示装置。
【請求項７】
基板上に形成された複数の映像信号配線と；
前記映像信号配線に接続し、電流信号により動作する複数の画素と；
前記基板上に形成されると共に、外部回路から供給されるデジタルデータ信号に基づき、複数の階調基準電流の少なくとも１つを足し合わせることによりアナログ電流信号に変換するＤＡ部と；を備え、
前記ＤＡ部は、トランジスタと、前記トランジスタのゲートおよびソース間に接続されたキャパシタと、前記トランジスタのゲートおよびドレイン間に接続された第１スイッチと、前記トランジスタのドレインと接続され前記階調基準電流を供給する第２スイッチと、前記データ信号に基づき前記階調基準電流を出力するスイッチ素子と、前記トランジスタのドレインおよび前記スイッチ素子間に接続された第３スイッチと、を含んでいるアクティブマトリクス型表示装置。
【請求項８】
基板上に形成された複数の映像信号配線と；
前記映像信号配線に接続し、電流信号により動作する複数の画素と；
前記基板上に形成されると共に、外部回路から供給されるデジタルデータ信号に基づき、複数の階調基準電流の少なくとも１つを足し合わせることによりアナログ電流信号に変換するＤＡ部と；を備え、
前記ＤＡ部は、階調電流および前記階調電流とは電流方向の異なるベース電流が入力され、選択時において前記階調電流および前記ベース電流の差分電流を記憶し、非選択時に記憶した差分電流を前記アナログ電流信号として出力するアクティブマトリクス型表示装置。
【請求項９】
基板上に形成された複数の映像信号配線と；
前記映像信号配線に接続し、映像電流信号により動作する複数の画素と：
外部回路から供給されるデジタルデータ信号に基づき、複数の階調基準電流の少なくとも１つを足し合わせることによりアナログ電流信号に変換するＤＡ部と；
前記アナログ電流信号を順次記憶し、前記複数の映像信号配線に対して映像電流信号として出力する出力電流保持回路と；を備え、
前記出力電流保持回路は、アナログ電流信号と、前記アナログ電流信号とは電流方向の異なるベース電流が入力され、選択時において前記アナログ電流信号および前記ベース電流の差分電流を記憶し、非選択時に記憶した差分電流を前記映像電流信号として出力するアクティブマトリクス型表示装置。
【請求項１０】
外部回路から供給されるデジタルデータに基づき、複数の階調基準電流の少なくとも一つを足し合わせることによりアナログ電流信号に変換するデジタルアナログ変換器であって、
階調電流および前記階調電流とは電流方向の異なるベース電流が入力され、選択時において前記階調電流および前記ベース電流の差分電流を記憶し、
非選択時において記憶した差分電流を前記階調基準電流または前記アナログ電流信号として出力する定電流記憶回路を含むことを特徴とするデジタルアナログ変換器。
【発明の詳細な説明】
【技術分野】  本発明は、アクティブマトリクス型表示装置に関し、特に、電流信号にて信号書き込みを行うアクティブ型表示装置に関する。
【背景技術】  ＣＲＴディスプレイに対して、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びてきた。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有するスイッチを各画素に設けたアクティブマトリクス型表示装置は、隣接画素間でのクロストークのない良好な表示品位が得られることから、携帯情報機器を始め、種々のディスプレイに利用されるようになってきた。
このような中、液晶表示装置の分野では、画素への映像信号を出力するドライバ回路を、ポリシリコンを用いた半導体素子により構成し、画素と同一の基板上に内蔵する技術が知られている。これにより、パネルと外部回路との接続点数を削減することができ、表示装置の機械的強度を構造させることが可能となる。
近年、液晶表示装置に比べて高速応答及び広視野角化が可能な自己発光型のディスプレイとして有機エレクトロルミネセンス（ＥＬ）表示装置の開発が盛んに行われている。例えば、服部励治、外３名、「電流指定型ポリシリコンＴＦＴアクティブマトリックス駆動有機ＬＥＤディスプレイの回路シミュレーション」、信学技報，社団法人電子情報通信学会，２００１年，Ｖｏｌ，１０１，Ｎｏ．１５，ｐ．７−１４には、有機ＥＬ表示装置の分野において、ドライバ回路を画素と同一の基板上に一体形成することが検討されている。
しかしながら、ドライバ回路を画素の形成される基板と一体的に形成した場合、ポリシリコンで構成される半導体素子の特性ばらつきに起因し、表示上不具合を生じ易い。
【発明の開示】
この発明は、上記課題に対してなされたものであって、ドライバ回路を画素が形成された基板と一体的に形成した場合でも、表示品位の良好なアクティブマトリクス型表示装置を提供するものである。
この発明の態様に係るアクティブマトリクス型表示装置は、基板上に形成された複数の映像信号配線と；前記映像信号配線に接続され、電流信号により動作する複数の画素と；外部回路から供給されるデジタルデータ信号を対応するアナログ電流信号に変換し、対応する前記映像信号配線に出力する映像電流供給部を備え、
前記映像電流供給部は、各映像信号配線に対応して配置され、前記デジタルデータ信号に基づき、複数の階調基準電流の少なくとも一つを足し合わせることにより前記アナログ電流信号に変換する複数のＤＡ部と、前記複数のＤＡ部に前記階調基準電流を定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスを順次出力するリフレッシュパルス発生回路と、各前記映像信号配線に対応して配置され、前記アナログ電流信号を順次記憶し、前記複数の映像信号配線に対して一括して出力する出力電流保持回路とを含み、
前記出力電流保持回路は、選択時に前記アナログ電流信号を記憶し、非選択時に記憶した前記アナログ電流信号を出力するトランジスタを含んでいる。
【図面の簡単な説明】  図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置を示す平面図。
図２は、前記有機ＥＬ表示装置の映像信号ドライバ全体を示す図。
図３は、前記映像信号ドライバのブロック図である。
図４は、図２中Ａ部分を拡大して示す図。
図５は、前記有機ＥＬ表示装置のＤＡ部を概略的に示す図。
図６は、前記ＤＡ部の具体例を示す図。
図７は、前記有機ＥＬ表示装置の出力電流保持回路の一部を示す回路図。
図８は、前記有機ＥＬ表示装置の映像信号ドライバを示すブロック図。
図９は、本発明の変形例に係る映像信号ドライバの一部を示す回路図。
図１０は、本発明の変形例に係るシフトレジスタの一部を示すブロック図。
図１１は、本発明の他の変形例に係るシフトレジスタの一部を示す回路図。
図１２は、本発明の変形例に係る映像信号ドライバを示すブロック図。
図１３は、本発明の他の変形例に係る映像信号ドライバを示すブロック図。
図１４は、本発明の変形例に係る映像信号ドライバの一部を示す回路図。
図１５は、本発明の第２の実施形態に係る有機ＥＬ表示装置のＤＡ部を示す図。
図１６は、前記第２の実施形態に係る有機ＥＬ表示装置のＤＡ部の一部を示す回路図。
【発明を実施するための最良の形態】  以下、図面を参照しながら、この発明のアクティブマトリクス型表示装置を有機ＥＬ表示装置に適用した第１の実施形態について詳細に説明する。
図１に示すように、有機ＥＬ表示装置１は、カラー表示を行うアクティブマトリクス型表示装置であって、ガラス等の絶縁性支持基板１０上にマトリクス状（Ｍ×Ｎ）に配置された複数の画素１００と、これら画素１００の行方向に沿って配置された複数の走査配線１０１および制御配線１０２と、画素１００の各列方向に沿って配置された複数の映像信号配線１０３と、走査配線１０１に走査信号ＳｃａｎＡｍ（ｍ＝１，２，・・・，Ｍ）、制御配線１０２に制御信号ＳｃａｎＢｍを出力する走査ドライバ２００と、映像信号配線１０３に映像信号として映像電流Ｉｄｎ（ｎ＝１，２，・・・，Ｎ）を供給する映像信号ドライバ３００と、を備えて構成される。
各画素１００は、対向電極間に光活性層を備えた表示素子１０４と、この表示素子１０４を駆動するよう映像電流Ｉｄｎに基づく駆動電流を表示素子１０４へ供給する画素回路１０５と、を有している。表示素子１０４は、例えば自己発光素子であって、ここでは光活性層として少なくとも有機発光層を備えた有機ＥＬ素子である。それぞれ赤色発光、青色発光、緑色発光する３種類の有機ＥＬ素子が所定の順序で配列されている。尚、カラー化の手法としてはこれに限定されず、白色発光する有機ＥＬ素子とカラーフィルタとを組み合わせる方法や、青色発光する有機ＥＬ素子を波長変換する方法を採用してもよい。
画素回路１０５は、画素１００の選択時に映像電流Ｉｄｎを記憶し、画素１００の非選択時に記憶した映像電流Ｉｄｎを駆動電流として表示素子１０４へ出力する。画素回路１０５は、第１電圧電源Ｖｄｄおよび第２電圧電源Ｖｓｓ間に表示素子１０４と直列に接続され、例えばｐ型薄膜トランジスタで構成された駆動トランジスタＤＲＴと、駆動トランジスタＤＲＴの第１端子（ソース）および制御端子（ゲート）間に接続されたキャパシタＣ１と、駆動トランジスタＤＲＴの第２端子（ドレイン）および制御端子間に接続され、ｐ型薄膜トランジスタで構成された第１スイッチＳＷ１と、駆動トランジスタＤＲＴの第２端子および表示素子の第１電極（ここでは陽極）間に接続され、ｐ型薄膜トランジスタで構成された第２スイッチＳＷ２と、駆動トランジスタＤＲＴの第２端子と映像信号供給端子との間に接続され、ｐ型薄膜トランジスタで構成された画素スイッチＳＳ１と、を備えている。
画素１００の行毎に配置された走査配線１０１に、各画素１００行の画素スイッチＳＳ１のゲートが接続され、支持基板１０に一体的に形成された走査ドライバ２００から供給される走査信号ＳｃａｎＡｍに基づき、画素スイッチＳＳ１のオン／オフ制御が行なわれる。第１スイッチＳＷ１を制御する制御線と走査配線１０１とは独立に設けてもよいが、画素スイッチＳＳ１と第１スイッチＳＷ１の導電型を同一とすることにより、同一の配線により制御することができる。この場合、配線数の増大を抑制することができる。また、第２スイッチＳＷ２の制御端子（ゲート）は、制御配線１０２を介して走査ドライバ２００に接続され、走査ドライバから供給される制御信号ＳｃａｎＢｍに基づき、第２スイッチＳＷ２のオン／オフ制御が行なわれる。
本実施形態では画素回路１０５を構成する薄膜トランジスタは半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタであり、全て同一工程、同一層構造で形成される。
画素スイッチＳＳ１を介して駆動トランジスタＤＲＴの第２端子に接続された映像信号供給端子は、画素１００の列毎に共通に配線される映像信号配線１０３に接続され、映像信号配線１０３を介して駆動回路である映像信号ドライバ３００と接続されている。
走査ドライバ２００は、シフトレジスタと、出力バッファを含み、外部から供給される水平走査スタートパルスを順次次段に転送し、各段の出力を、出力バッファを介して走査配線１０１に走査信号ＳｃａｎＡｍとして供給する。このタイミングは１水平走査期間と同期する。また、走査ドライバ２００は、各段の出力を信号処理することにより制御信号ＳｃａｎＢｍとし、制御配線１０２に供給する。このシフトレジスタの１出力から異なるパルス幅と位相を有する走査波形（制御信号）を発生させる回路は、低温ポリシリコンを用いて形成される。例えば、一つのシフトレジスタの出力を、出力数に応じた数のＮＯＲ回路の一方に入力し、他方を制御線で制御することにより異なるパルス幅と位相をもつ複数の仕様の走査波形を出力することができる。尚、走査ドライバ２００は、映像信号ドライバ３００とともに支持基板１０上に一体的に形成されている。
図２ないし図４に示すように、映像信号ドライバ３００は、外部からシリアルデータ信号として入力される映像信号ＤＡＴＡを、各走査配線１０１に接続される画素グループ（ここでは各画素１００行に相当する）毎に一括出力するため、シリアルデータからパラレルデータに変換するシリアルパラレル変換部と、このパラレルデータＤｎ０〜Ｄｎｉを、そのデータの値に応じたアナログ電流に変換し、対応する映像信号配線１０３に出力する映像電流供給部とを備えて構成される。
シリアルパラレル変換部は、映像信号として外部回路からデジタルデータ信号ＤＡＴＡが入力されるビデオライン３１１と、ビデオライン３１１のデータ信号ＤＡＴＡを直列並列変換し、映像信号配線１０３毎に対応して配置された記憶素子に順次出力・保持するサンプリングラッチ回路３２０と、サンプリングラッチ回路３２０の動作タイミングを制御するシフトレジスタ３１０と、サンプリングラッチ回路３２０に保持された１行分のデータ信号Ｄｎ０〜Ｄｎｉを映像信号配線１０３毎に対応して配置された記憶素子に一括して出力し、一水平走査期間保持するロードラッチ回路３３０と、を備えている。
つまり、シリアルパラレル変換部は、２段のラッチ構成３２０、３３０を有し、ｋビット（ここではＲＧＢ各４ビット）のシリアルデータＤＡＴＡをシフトレジスタ３１０により発生させたラッチパルスＳＲＯＵＴ１〜ＳＲＯＵＴｎの立ち上がりにより、各映像信号線１０３に対応したサンプリングラッチ回路３２０に順次記憶させ、一水平走査期間のデータ帰線期間中にラッチパルスＬＰ１により対応走査配線１０１に応じた画素１００分のデータをロードラッチ回路３３０に一括記憶し、一水平走査期間保持する回路である。
シフトレジスタ３１０は、スタートパルスＳＴＰ２の入力で、クロックＣＬ２ごとにパルスの位相がシフトし、映像信号配線１０３毎に１クロックずつずれたラッチパルスＳＲＯＵＴ１〜ＳＲＯＵＴｎを１水平走査期間内に順次出力する。
サンプリングラッチ回路３２０は、ハーフラッチ回路をビット数だけパラレルに並べたもので、シフトレジスタ３１０の出力のタイミングでそれぞれシリアルデータを記憶する。ロードラッチ回路３３０はハーフラッチ回路をビット数だけパラレルに並べたもので、ラッチパルスＬＰ１のタイミングでデジタルデータＤｎ０〜Ｄｎｉを記憶する。
映像電流供給部は、映像信号配線１０３に対応して配置され、ロードラッチ回路３３０を介して供給されるデータ信号Ｄｎ０〜Ｄｎｉをアナログ変換し、映像信号配線１０３に映像電流Ｉｄｎとして出力するＤＡ部３４１を複数備えたＤＡ変換回路３４０と、ＤＡ部３４１の定電流記憶回路３４２に定電流Ｉｃを定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスＲＦＴＭを出力するリフレッシュパルス発生回路３５０と、ＤＡ変換回路３４０から供給される映像電流Ｉｄｎを一水平走査期間保持し、対応画素グループ毎に、一括して映像信号配線１０３へ出力する出力電流保持回路３６０と、を備えている。
図５は、ＤＡ変換回路３４０の一出力分となるＤＡ部３４１を示し、図６は、１ビット分のＤＡ部３４１の構成を示している。各ＤＡ部３４１は、ここではＲＧＢ各４ビットで構成され、各色１配線ずつ同時に、３映像信号配線１０３に対応するＤＡ部３４１が同時に駆動する。
ＤＡ部３４１は、映像信号配線１０３に対応して設けられ、リフレッシュパルス発生回路３５０から出力されるリフレッシュタイミングパルスＲＦＴＭに同期して、データ信号Ｄｎ０〜Ｄｎｉをアナログ電流信号に変換する回路である。
各ＤＡ部３４１は、データ信号ＤＡＴＡのビット数に応じた数の定電流記憶回路３４２と、各定電流記憶回路３４２の出力をデータ信号ＤＡＴＡに応じて出力／非出力を制御するスイッチ回路３４３と、スイッチ回路３４３の各出力端子を接続する映像電流出力配線３４４と、各定電流記憶回路３４２にそれぞれ異なる定電流Ｉｃを供給する定電流供給配線３４５を有する。
定電流記憶回路３４２は、選択時に入力された階調基準電流Ｉｃ（Ｉ０〜Ｉ３）を記憶し、非選択時に記憶した階調基準電流Ｉｃ（Ｉ０〜Ｉ３）を出力する回路であり、ここではカレントコピー回路で構成されている。つまり、トランジスタＴｒと、トランジスタＴｒのゲートとドレイン間に接続されたスイッチＳ１と、トランジスタＴｒのドレインと定電流供給配線との間に接続されたスイッチＳ２と、トランジスタＴｒのドレインとカレントコピー回路の出力端子間に接続するスイッチＳ３と、トランジスタのゲートおよびソースに両端子がそれぞれ接続するキャパシタＣ２とを備えている。
定電流記憶回路３４２は、スイッチＳ１、Ｓ２を導通、スイッチＳ３を非導通とした状態で、トランジスタＴｒのゲート−ドレイン間にセルフバイアス回路を形成し、スイッチＳ１を介してトランジスタＴｒのソース−ドレイン間を流れる電流が所望の階調基準電流Ｉｉとなるよう動作する。次に、スイッチＳ１、Ｓ２を非導通、スイッチＳ３を導通とした状態で、トランジスタＴｒのソース−ドレイン間を流れる電流が前記階調基準電流と同等の電流量となった状態のゲート−ソース電圧をキャパシタＣ２に記憶し、スイッチＳ３を介して階調基準電流Ｉｉを出力する。これらスイッチＳ１〜Ｓ３は、ここでは共通の制御信号、シフトレジスタＳＲのリフレッシュタイミングパルスＲＦＴＭにより制御される。スイッチＳ１およびスイッチＳ２は同一極性の薄膜トランジスタで構成され、スイッチＳ３はスイッチＳ１、Ｓ２とは異なる極性の薄膜トランジスタにより構成されている。本実施形態では、トランジスタＴｒ、スイッチＳ１、Ｓ２はｐ型薄膜トランジスタ、スイッチＳ３はｎ型薄膜トランジスタである。
定電流記憶回路３４２からの出力は、データ信号ＤＡＴＡに従いスイッチ回路３４３にて出力／非出力が制御され、スイッチ回路３４３各位の出力電流の合計が映像電流として映像電流出力配線３４４を流れる。
このように、それぞれの位に相当する階調基準電流ＩｃをリフレッシュタイミングパルスＲＦＴＭがアクティブになった状態で記憶し、非アクティブの間保持する回路を映像信号配線１０３毎に備えているため、映像信号配線１０３毎に階調基準電流Ｉｃを発生する定電流源を有することができる。
図７に示すように、出力電流保持回路３６０は、カレントコピー回路を用い、映像電流値を出力電流書き込みパルスＬＰ２のタイミングにより記憶し、一水平走査期間保持する。このとき、ＤＡ部３４１の定電流記憶回路３４２のカレントコピー回路とは入力電流の向きが逆となるため、出力電流保持回路３６０を構成する各トランジスタの導電型が定電流記憶回路３４２とは逆となる。
このように、出力電流保持回路３６０にもカレントコピー回路を用いることにより、映像信号配線１０３に対応して設けられるトランジスタ素子の特性がばらついても、カレントコピー回路のセルフバイアス機能により、基本の入力部の映像電流値をそのまま写しとることができる。これにより安定した映像電流供給部を実現することができる。
この構成は、特に特性ばらつきの大きい低温ポリシリコンを用いた回路に効果があり、支持基板上にドライバ回路を内蔵した場合でも高表示品位の有機ＥＬ表示装置１を達成することができる。
こうして、トランジスタの閾値ばらつきが±１Ｖある状態で、２％以下の画素１００ごとの表示輝度ばらつきを達成し、スジやムラの発生の抑制された高表示品位の有機ＥＬ表示装置１を実現することができた。また、走査ドライバ２００も内蔵することにより、極めて小型で軽量の有機ＥＬ表示装置１を得ることができる。
さらに、本実施形態では、垂直走査期間の一部の期間において、映像信号に対応した電流を遮断し、映像信号配線１０３を一定の電位にするための充電回路を、ポリシリコンを用いて支持基板と一体的に形成した。これにより、電流書き込み方式の画素回路１０５で問題となる黒レベルでの浮き、または前に書き込まれた映像信号の影響による表示不良を改善でき、コントラスト比を向上することができる。
上記実施形態では、低温ポリシリコンの薄膜トランジスタを用いる場合について説明したが、これに限定されず、特性ばらつきの大きいトランジスタ素子、バルクＣＭＯＳ、連続粒界シリコン（ＣＧＳ）石英基板上に作成する高温ポリシリコンのトランジスタを用いる場合にも効果がある。
以上説明したように、ドライバ回路、特に映像信号ドライバを内蔵することにより、外部回路との接続点数を削減することができ、機械的な信頼性を向上させ、かつ周辺の額縁領域をコンパクトにすることができ、パネル全体を軽量化することが可能となる。また、カレントコピー回路を映像信号配線に対応して配置する映像信号ドライバを用いることにより、電流源の配線の長さを縮小させ、電流源の容量性負荷を抑制することができる。そして、信号電流を安定して画素へ供給することができる。また、トランジスタ素子の特性ばらつきに対して高いマージンを持ち、スジやざらつきのない良好な表示品質の表示装置を実現できる。
尚、上述の実施形態では、映像電流供給部のシフトレジスタ３５０とシリアルパラレル変換部のシフトレジスタ３１０をそれぞれ用いる場合について説明したが、図８に示すように、これらを共通にし、一つのシフトレジスタ３７０の出力からラッチパルスＳＲＯＵＴとリフレッシュタイミングパルスＲＦＴＭを出力できる回路構成としてもよい。
一例として、図９に映像信号ドライバの一部回路図、図１０にシフトレジスタ３７０の一段分の構成を示し、図１１は具体的な構成を示す。この回路は、例えば出力がＬＯＷアクティブの場合、ハーフラッチ回路で構成されたシフトレジスタの自段と前段の出力（左右反転の場合は、後段の出力）の論理和をとり、１ラインごとにＬＯＷアクティブのシフトパルスＳＲＯＵＴを出力する（尚、出力がＨＩＧＨアクティブの場合は、論理積をとる）。これにより、回路規模を大幅に低減し、さらなる表示装置の小型化、軽量化をすることができる。
また、図８に示したような、階調基準電流を発生させる回路３４６を支持基板１０と一体的に形成してもよい。この場合、１トランジスタにより電圧から電流への変換を行っているが、階調基準電流を決める電圧電流変換トランジスタのそれぞれに特性ばらつきがあっても、それぞれのゲート電圧を外部から調整することにより、出力電流をそろえることができる。この調整電圧は、γ特性を調整するγ調整電圧としても用いることができる。これにより、外部からは電圧供給だけでよく、表示装置の外部回路とのコンパチビリティをよくすることができる。
また、上述の実施形態では、１走査配線１０１に接続する画素１００ごとに一括書き込みを行う線順次駆動の場合について説明したが、点順次走査としてもよい。このとき、出力電流保持回路３６０を削減することが可能となる。また、図１２に示すように、リセット信号、左右反転信号、アウトプットイネーブル信号の機能を付け加えても良い。
また、図１３、図１４に示すように、ロードラッチ回路を省略し、サンプリングラッチ回路３２０の出力をＤＡ変換回路３４０の入力としてもよい。これにより、リフレッシュタイミングパルスＲＦＴＭもラッチパルスＳＲＯＵＴも後にアクティブとなるようにリフレッシュタイミングパルス発生回路３５０の回路構成を変更した。これにより、回路規模を大幅に低減し、より狭額縁化することができる。
次に、本発明の第２の実施形態について説明する。本実施形態は、ＤＡ変換回路３４０中の定電流記憶回路３４２を差動型カレントコピー回路としたことを除き、上述の第１の実施形態と同一の構成であり、同一部分には同一の参照符号を付してその詳細な説明を省略する。
図１５に一例として、ＤＡ部３４１の回路構成示し、図１６は１ビット分のＤＡ部３４１の構成を示す。ここでは、一ＤＡ部３４１が４ビットのデータ信号ＤＡＴＡ（Ｄ０〜Ｄ３）で動作する場合を示している。各ＤＡ部３４１は、データ信号ＤＡＴＡのビット数に応じた数の定電流記憶回路３４２と、各定電流記憶回路３４２の出力をデータ信号ＤＡＴＡに応じて出力／非出力を制御するスイッチ回路３４３と、スイッチ回路３４３の各出力端子を接続する映像電流出力配線３４４と、各定電流記憶回路３４２に共通のベース電流ＩＢを供給するベース電流供給配線４３６と、定電流記憶回路３４２にそれぞれ異なる定電流ＩＣを供給するよう定電流供給配線４３７を有する。
定電流記憶回路３４２は、選択時に入力された階調基準電流Ｉ０〜Ｉ３を記憶し、非選択時に記憶した階調基準電流Ｉ０〜Ｉ３を出力する回路であり、ここでは２入力のカレントコピー回路で構成される。つまり、トランジスタＴｒと、トランジスタＴｒのゲートとドレイン間に接続されたスイッチＳ１と、トランジスタＴｒのドレインと定電流供給配線４３７との間に接続されたスイッチＳ２と、トランジスタのドレインとベース電流供給配線４３６との間に接続されたスイッチＳ３と、トランジスタＴｒのドレインとカレントコピー回路の出力端子間に接続するスイッチＳ４と、トランジスタのゲートおよびソースに両端子がそれぞれ接続するキャパシタＣ２と、を備えている。
定電流記憶回路３４２は、スイッチＳ１、Ｓ２およびＳ３を導通、スイッチＳ４を非導通とした状態で、トランジスタＴｒのゲート−ドレイン間にセルフバイアス回路を形成し、スイッチＳ１を介してトランジスタＴｒのソース−ドレイン間を流れる電流が所望の階調基準電流Ｉｉとなるよう動作する。この階調基準電流Ｉｉは、定電流供給配線４３７を介して設定される定電流がベース電流ＩＢと階調基準電流Ｉｉの足し合わせ電流となるよう制御することにより設定される。つまり、階調基準電流Ｉｉが足し合わせ電流と階調ベース電流ＩＢの差分電流となるよう動作し、次に、スイッチＳ１、Ｓ２およびＳ３を非導通、スイッチＳ４を導通とした状態で、トランジスタＴｒのソース−ドレイン間を流れる電流が前記差分電流と同等の電流量となった状態のゲート−ソース電圧をキャパシタに記憶し、スイッチＳ４を介して階調基準電流Ｉｉを出力する。これらスイッチＳ１〜Ｓ４は、ここでは共通の制御信号、シフトレジスタ３５０（または３７０）のリフレッシュタイミングパルスＲＦＴＭにより制御される。スイッチＳ１乃至スイッチＳ３は同一極性の薄膜トランジスタで構成され、スイッチＳ４はスイッチＳ１乃至Ｓ３とは異なる極性の薄膜トランジスタにより構成されている。本実施形態では、トランジスタＴｒ、スイッチＳ１乃至Ｓ３はｐ型薄膜トランジスタ、スイッチＳ４はｎ型薄膜トランジスタである。
例えば、階調基準電流Ｉｉを０．０１μＡとする場合、定電流供給配線から供給する定電流（足し合わせ電流）を１．０１μＡ、ベース電流ＩＢを１μＡと設定すればよい。それぞれの入力端子までの電流は１μＡ以上の電流が流れるため、たとえそれぞれに１０ｐＦの容量がついていたとしても、１０μｓ以内に充電し、トランジスタを、０．０１μＡを流す動作状態にすることができる。
この定電流記憶回路３４２からの差分電流の出力は、データ信号ＤＡＴＡに従いスイッチ回路３４３にて出力／非出力が制御され、スイッチ回路各位の出力電流の合計が映像電流として映像電流出力配線を流れる。
このように、ＤＡ部の定電流記憶回路において、差分電流により書き込みを行うことにより、上述の効果に加え、入力端子までの容量性負荷が大きい場合でも、低電流書き込み不足を改善し、より低階調の階調線形性を確保することができる。
また、この差分電流による書き込み方式は、出力電流保持回路にも適用することができる。つまり、２入力のカレントコピー回路に対して、ＤＡ部からのアナログ映像電流とこのアナログ映像電流とは電流方向の異なるベース電流が入力され、選択時においてアナログ映像電流およびベース電流の差分電流を記憶し、非選択時に記憶した差分電流を映像電流として出力することも可能である。
尚、上記第１および第２の実施形態においては、複数の階調基準電流を記憶した後、デジタルデータにより選択出力を行うＤＡ変換回路について説明したが、階調基準電流を先に選択し、それらの出力を足し合わせたものを定電流記憶回路の入力として、信号電流値を記憶、保持するものであってもよい。この場合、映像信号配線１０３に対して１つの定電流記憶回路３４２があればよく、さらに回路規模を低減することが可能となる。
上述の有機ＥＬ表示装置は、コンパクトでかつ表示品位の良好なディスプレイを実現することができることから、携帯端末用ディスプレイに用いることができる。また、上述の有機ＥＬ表示装置は、大型高精細のディスプレイのように、波形遅延の大きいディスプレイにも有用である。
【産業上の利用可能性】  本発明によれば、ドライバ回路を画素が形成された基板と一体的に形成した場合でも、表示品位の良好なアクティブマトリクス型表示装置を実現することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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