(57)【要約】本発明に係る半導体装置は、第１の絶縁層（１１）と、第１の絶縁層上に形成された島状の半導体からなる第１の本体部（１３）と、第１の絶縁層上に形成された島状の半導体からなる第２の本体部（１４）と、第１の絶縁層上に第１の本体部と第２の本体部とを連結するように形成されたリッジ状の連結部（１５）と、連結部の長さ方向における少なくとも一部からなるチャネル領域（１５ａ）と、チャネル領域の外周を第２の絶縁層（１７）を介して覆うように形成されたゲート電極（１８）と、第１の本体部と、連結部の、該第１の本体部とチャネル領域との間の部分とに渡るように形成されたソース領域と、第２の本体部と、連結部の、該第２の本体部とチャネル領域との間の部分とに渡るように形成されたドレイン領域と、を備え、チャネル領域を構成する半導体が格子歪みを有している。
2004107452.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁層と、
前記第１の絶縁層上に形成された島状の半導体からなる第１の本体部と、
前記第１の絶縁層上に形成された島状の半導体からなる第２の本体部と、
前記第１の絶縁層上に前記第１の本体部と前記第２の本体部とを連結するように形成されたリッジ状の連結部と、
前記連結部の長さ方向における少なくとも一部からなるチャネル領域と、
前記チャネル領域の外周を第２の絶縁層を介して覆うように形成されたゲート電極と、
前記第１の本体部と、前記連結部の、該第１の本体部と前記チャネル領域との間の部分とに渡るように形成されたソース領域と、
前記第２の本体部と、前記連結部の、該第２の本体部と前記チャネル領域との間の部分とに渡るように形成されたドレイン領域と、を備え、
前記チャネル領域を構成する半導体が格子歪みを有している、半導体装置。
【請求項２】
前記チャネル領域を構成する半導体は、第１の半導体と、前記第１の半導体にヘテロ接合する該第１の半導体より格子定数の小さい第２の半導体とで構成され、前記第２の半導体が格子歪みを有している、請求の範囲第１項に記載の半導体装置。
【請求項３】
前記第１の半導体がシリコン・ゲルマニウムであり、前記第２の半導体がシリコンである、請求の範囲第２項に記載の半導体装置。
【請求項４】
前記第２の半導体の格子歪みが、０．８％以上でかつ５．０％以下である、請求の範囲第３項に記載の半導体装置。
【請求項５】
前記第２の半導体の格子歪みが、１．６％以上でかつ４．２％以下である、請求の範囲第４項に記載の半導体装置。
【請求項６】
前記第１の絶縁層上に格子緩和された前記第１の半導体からなる第１の緩和半導体層が形成され、前記第１の緩和半導体層の側面及び上面に前記第２の半導体がエピタキシャル成長されてなる第１の歪み半導体層が形成されている、請求の範囲第２項に記載の半導体装置。
【請求項７】
前記第１の半導体中のゲルマニウムの濃度が、１０％以上でかつ６０％以下である、請求の範囲第６項に記載の半導体装置。
【請求項８】
前記第１の半導体中のゲルマニウムの濃度が、２０％以上でかつ５０％以下である、請求の範囲第７項に記載の半導体装置。
【請求項９】
前記第１の絶縁層上に格子緩和された前記第２の半導体からなる第２の緩和半導体層が形成され、前記第２の緩和半導体層の上に前記第１の半導体がエピタキシャル成長されてなる第２の歪み半導体層が形成され、前記第２の緩和半導体層と前記第２の歪み半導体層との積層体の側面及び上面に前記第２の半導体がエピタキシャル成長されてなる部分歪み半導体層が形成されている、請求の範囲第２項に記載の半導体装置。
【請求項１０】
前記第２の歪み半導体層中のゲルマニウム濃度が、前記チャネル領域に形成されるチャネルがｎ型である場合には５％以上でかつ１５％以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には５％以上でかつ３０％以下である、請求の範囲第９項に記載の半導体装置。
【請求項１１】
前記連結部が矩形の断面形状を有し、該連結部の幅に対する高さの比が、前記チャネル領域に形成されるチャネルがｎ型である場合には１以上でかつ１００以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には１以上でかつ１０００以下である、請求の範囲第１０項に記載の半導体装置。
【請求項１２】
前記連結部の幅に対する高さの比が、前記チャネル領域に形成されるチャネルがｎ型である場合には１．１以上でかつ３０．４５以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には１．１５以上でかつ２５．４５以下である、請求の範囲第１１項に記載の半導体装置。
【請求項１３】
前記連結が矩形の断面形状を有し、該連結部の側面が（１００）面である、請求の範囲第１項に記載の半導体装置。
【請求項１４】
第１の絶縁層上に、島状の半導体からなる第１の本体部と島状の半導体からなる第２の本体部と前記第１の本体部と前記第２の本体部とを連結するリッジ状の連結部とを形成する工程（Ａ）と、
前記連結部の長さ方向の少なくとも一部からなるチャネル領域の外周を第２の絶縁層を介して覆うようにゲート電極を形成する工程（Ｂ）と、
前記第１の本体部と、前記連結部の、該第１の本体部と前記チャネル領域との間の部分とに渡るようにソース領域を形成し、かつ前記第２の本体部と、前記連結部の、該第２の本体部と前記チャネル領域との間の部分とに渡るようにドレイン領域を形成する工程（Ｃ）とを有し、
前記工程（Ａ）において、前記チャネル領域を構成する半導体に格子歪みを持たせる、半導体装置の製造方法。
【請求項１５】
前記チャネル領域を構成する半導体が、第１の半導体と、前記第１の半導体より格子定数の小さい第２の半導体とで構成されている、請求の範囲第１４項に記載の半導体装置の製造方法。
【請求項１６】
前記工程（Ａ）において、前記第１の絶縁層上に格子緩和された前記第１の半導体からなる第１の緩和半導体層を形成し、その後、前記第１の緩和半導体層の側面及び上面に前記第２の半導体をエピタキシャル成長して第１の歪み半導体層を形成する、請求の範囲第１５項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（Ａ）において、前記第１の絶縁層上に格子緩和された前記第２の半導体からなる第２の緩和半導体層を形成し、その後、前記第２の緩和半導体層の上に前記第１の半導体をエピタキシャル成長して第２の歪み半導体層を形成し、その後、前記第２の緩和半導体層と前記第２の歪み半導体層との積層体の側面及び上面に前記第２の半導体をエピタキシャル成長して部分歪み半導体層を形成する、請求の範囲第１５項に記載の半導体装置の製造方法。
【請求項１８】
前記第１の半導体がシリコン・ゲルマニウムであり、前記第２の半導体がシリコンである、請求の範囲第１５項に記載の半導体装置の製造方法。
【請求項１９】
前記工程（Ａ）において、ＳＧＯＩ基板を用意し、該ＳＧＯＩ基板の埋め込み酸化膜を前記第１の絶縁層として用い、該ＳＧＯＩ基板のシリコン・ゲルマニウム層を前記第１の半導体の層として用いる、請求の範囲第１７項に記載の半導体装置の製造方法。
【請求項２０】
前記工程（Ａ）において、ＳＯＩ基板のシリコン層上にシリコン・ゲルニウム層をエピタキシャル成長してなる基板を用意し、該基板の埋め込み酸化膜、シリコン層、及びシリコン・ゲルマニウム層を、それぞれ、前記第１の絶縁層、前記第２の半導体の層、及び前記第１の半導体の層として用いる、請求の範囲第１９項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置およびその製造方法に関し、特に、格子歪みを有する半導体層を含んだフィンＦＥＴからなる半導体装置及びその製造方法に関する。
〔技術背景〕
市場ではネットワークのユビキタス化及び携帯機器のウェアラブル化に向けて、ＬＳＩやメモリのさらなる高速化、高集積化、及び低消費電力化が強く要望されている。国際半導体技術ロードマップ（ＩＴＲＳ２００１）によれば、設計ルールの世代交代の加速だけでなく、６５ｎｍノードを越える辺りから新材料及び新構造の導入が加速される。この原因の一つとして、電源電圧のスケーリングやキャリア移動度の劣化等によりこれまでと比べて電流駆動力が得られにくくなったことが挙げられる。これらの課題を解決するため、歪みシリコンやシリコン・ゲルマニウム（ＳｉＧｅ）といったキャリア移動度が高い新材料をチャネルに導入したデバイス（例えば、Ｊ．Ｌ．Ｈｏｙｔ、他７名、”Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  ＭＯＳＦＥＴ  Ｔｅｃｈｎｏｌｏｇｙ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ（ＩＥＤＭ）２００２，Ｐ２３−２６参照）や、フィンＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ（トライゲート）、ダブルゲートと言った三次元的なチャネル構造を有するデバイス（例えば、特許第２７６８７１９号公報参照）の提案がなされてきた。
シリコン・ゲルマニウムはシリコンに比較してキャリア（正孔）の移動度が高い。このため、電界効果トランジスタのｐ型チャネルに用いると高速化が実現できる。一方、歪みシリコンは格子歪みが無いシリコンに比較して電子と正孔の移動度が共に高い。よって、電界効果トランジスタのｎ型及びｐ型チャネルの両方に用いてその性能を向上することが可能であり、微細化によらずに更なる高速化が実現できる。しかしながら、加速する微細化の中で、従来のトランジスタ構造ではショートチャネル効果の抑制が非常に困難になってきている。
ショートチャネル効果とは、ゲートに比べてドレインのチャネルに対する支配力が高まる（具体的にはドレインから伸びる空乏層がチャネルの形成に影響を及ぼす）と顕著になり、トランジスタの閾値が変動し、リーク電流の増大を引き起こす現象をいう。この問題を解決するために提案されたフィンＦＥＴやダブルゲートトランジスタと呼ばれるトランジスタは、チャネルに対するゲートの支配力が高くなるように、チャネルの周りをゲートで三次元的に囲んだような構造を持つ。このため、ゲート電圧はチャネルに対して少なくとも二方向から印加され、ショートチャネル効果を効果的に抑制することができる。同時に、二次元的（平面的）な完全空乏型のデバイスに比べて、ゲートで覆われたチャネル面積が同一素子面積辺り２倍、３倍となるため電流駆動力が増大する。しかしながら、提案されたデバイスはチャネルが従来のシリコンで形成されており、キャリア移動度劣化の観点では駆動力向上の課題は残ったままである。
【発明の開示】
本発明は、低電圧でも電流駆動力が高くかつ微細化に適した半導体装置及びその製造方法を提供することを目的としている。
この目的を達成するため、本発明に係る半導体装置は、第１の絶縁層と、前記第１の絶縁層上に形成された島状の半導体からなる第１の本体部と、前記第１の絶縁層上に形成された島状の半導体からなる第２の本体部と、前記第１の絶縁層上に前記第１の本体部と前記第２の本体部とを連結するように形成されたリッジ状の連結部と、前記連結部の長さ方向における少なくとも一部からなるチャネル領域と、前記チャネル領域の外周を第２の絶縁層を介して覆うように形成されたゲート電極と、前記第１の本体部と、前記連結部の、該第１の本体部と前記チャネル領域との間の部分とに渡るように形成されたソース領域と、前記第２の本体部と、前記連結部の、該第２の本体部と前記チャネル領域との間の部分とに渡るように形成されたドレイン領域と、を備え、前記チャネル領域を構成する半導体が格子歪みを有している。
このような構成とすると、チャネル領域を構成する半導体層が格子歪みを有しているため、キャリア移動度が高いチャネルを形成し、電流駆動力が向上する。また、ゲート電極が、格子歪みを持つリッジ状のチャネル領域を立体的に覆うように形成されているため、チャネルへのゲートの支配力が高まり、ショートチャネル耐性が向上する。加えて、電流電圧特性の立ち上がり（サブスレッショルドスロープ）が急峻となり、少しの電圧でより高い電流値が得られる。つまり、低電圧でも電流駆動力が高く、微細化に強い半導体装置を得ることができる。
前記チャネル領域を構成する半導体は、第１の半導体と、前記第１の半導体にヘテロ接合する該第１の半導体より格子定数の小さい第２の半導体とで構成され、前記第２の半導体が格子歪みを有していてもよい。
前記第１の半導体がシリコン・ゲルマニウムであり、前記第２の半導体がシリコンであってもよい。このような構成とすると、チャネルが形成される歪みシリコンは電子及び正孔共に高い移動度を持つので、電流の高駆動力化が可能となる。また、本発明に係る半導体装置を用いてｎチャネル及びｐチャネルのトランジスタを作製してＣＭＯＳ（相補型トランジスタ）を形成すると、高集積化が可能で且つ、低電圧で高速に動作させることができる。
前記第２の半導体の格子歪みが、０．８％以上でかつ５．０％以下であることが好ましい。
前記第２の半導体の格子歪みが、１．６％以上でかつ４．２％以下であることがより好ましい。
前記第１の絶縁層上に格子緩和された前記第１の半導体からなる第１の緩和半導体層が形成され、前記第１の緩和半導体層の側面及び上面に前記第２の半導体がエピタキシャル成長されてなる第１の歪み半導体層が形成されていてもよい。
前記第１の半導体中のゲルマニウムの濃度が、１０％以上でかつ６０％以下であることが好ましい。
前記第１の半導体中のゲルマニウムの濃度が、２０％以上でかつ５０％以下であることがより好ましい。
前記第１の絶縁層上に格子緩和された前記第２の半導体からなる第２の緩和半導体層が形成され、前記第２の緩和半導体層の上に前記第１の半導体がエピタキシャル成長されてなる第２の歪み半導体層が形成され、前記第２の緩和半導体層と前記第２の歪み半導体層との積層体の側面及び上面に前記第２の半導体がエピタキシャル成長されてなる部分歪み半導体層が形成されていてもよい。
前記第２の歪み半導体層中のゲルマニウム濃度が、前記チャネル領域に形成されるチャネルがｎ型である場合には５％以上でかつ１５％以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には５％以上でかつ３０％以下であることが好ましい。
前記連結部が矩形の断面形状を有し、該連結部の幅に対する高さの比が、前記チャネル領域に形成されるチャネルがｎ型である場合には１以上でかつ１００以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には１以上でかつ１０００以下であことが好ましい。
前記連結部の幅に対する高さの比が、前記チャネル領域に形成されるチャネルがｎ型である場合には１．１以上でかつ３０．４５以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には１．１５以上でかつ２５．４５以下であることがより好ましい。
前記連結部が矩形の断面形状を有し、該連結部の側面が（１００）面であってもよい。
また、本発明に係る半導体装置の製造方法は、第１の絶縁層上に、島状の半導体からなる第１の本体部と島状の半導体からなる第２の本体部と前記第１の本体部と前記第２の本体部とを連結するリッジ状の連結部とを形成する工程（Ａ）と、前記連結部の長さ方向の少なくとも一部からなるチャネル領域の外周を第２の絶縁層を介して覆うようにゲート電極を形成する工程（Ｂ）と、前記第１の本体部と、前記連結部の、該第１の本体部と前記チャネル領域との間の部分とに渡るようにソース領域を形成し、かつ前記第２の本体部と、前記連結部の、該第２の本体部と前記チャネル領域との間の部分とに渡るようにドレイン領域を形成する工程（Ｃ）とを有し、前記工程（Ａ）において、前記チャネル領域を構成する半導体に格子歪みを持たせる。
このような構成とすると、立体的構造上に歪みを有するチャネル半導体層を形成でき、キャリア移動度が高いチャネルに対してゲートの支配力を高める半導体装置を製造することができる。その結果、低電圧でも電流駆動力が高く、微細化に強い半導体装置を得ることができる。
前記チャネル領域を構成する半導体が、第１の半導体と、前記第１の半導体より格子定数の小さい第２の半導体とで構成されていてもよい。
前記工程（Ａ）において、前記第１の絶縁層上に格子緩和された前記第１の半導体からなる第１の緩和半導体層を形成し、その後、前記第１の緩和半導体層の側面及び上面に前記第２の半導体をエピタキシャル成長して第１の歪み半導体層を形成してもよい。
前記工程（Ａ）において、前記第１の絶縁層上に格子緩和された前記第２の半導体からなる第２の緩和半導体層を形成し、その後、前記第２の緩和半導体層の上に前記第１の半導体をエピタキシャル成長して第２の歪み半導体層を形成し、その後、前記第２の緩和半導体層と前記第２の歪み半導体層との積層体の側面及び上面に前記第２の半導体をエピタキシャル成長して部分歪み半導体層を形成してもよい。
前記第１の半導体がシリコン・ゲルマニウムであり、前記第２の半導体がシリコンであってもよい。
前記工程（Ａ）において、ＳＧＯＩ基板を用意し、該ＳＧＯＩ基板の埋め込み酸化膜を前記第１の絶縁層として用い、該ＳＧＯＩ基板のシリコン・ゲルマニウム層を前記第１の半導体の層として用いてもよい。このような構成とすると、チャネルの一部が歪みシリコンで構成される半導体装置を簡易に作成することができる。
前記工程（Ａ）において、ＳＯＩ基板のシリコン層上にシリコン・ゲルニウム層をエピタキシャル成長してなる基板を用意し、該基板の埋め込み酸化膜、シリコン層、及びシリコン・ゲルマニウム層を、それぞれ、前記第１の絶縁層、前記第２の半導体の層、及び前記第１の半導体の層として用いてもよい。このような構成とすると、チャネルの一部が歪みシリコンで構成される半導体装置の作製難度を低減することができる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【図面の簡単な説明】  図１は本発明の第１の実施の形態に係る半導体装置の概略の構成を模式的に示す斜視図である。
図２は図１の半導体装置の構成を示す平面図である。
図３Ａ〜図３Ｃは、それぞれ、図２のＩＩＩＡ−ＩＩＩＡ線断面図、ＩＩＩＢ−ＩＩＩＢ線断面図、及びＩＩＩＣ−ＩＩＩＣ線断面図である。
図４Ａ〜図４Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図４Ａは平面図、図４Ｂは図４ＡのＩＶＢ−ＩＶＢ線断面図、図４Ｃは図４ＡのＩＶＣ−ＩＶＣ線断面図である。
図５Ａ〜図５Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図５Ａは平面図、図５Ｂは図５ＡのＶＢ−ＶＢ線断面図、図５Ｃは図５ＡのＶＣ−ＶＣ線断面図である。
図６Ａ〜図６Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図６Ａは平面図、図６Ｂは図６ＡのＶＩＢ−ＶＩＢ線断面図、図６Ｃは図６ＡのＶＩＣ−ＶＩＣ線断面図である。
図７Ａ〜図７Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図７Ａは平面図、図７Ｂは図７ＡのＶＩＩＢ−ＶＩＩＢ線断面図、図７Ｃは図７ＡのＶＩＩＣ−ＶＩＩＣ線断面図である。
図８Ａ〜図８Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図８Ａは平面図、図８Ｂは図８ＡのＶＩＩＩＢ−ＶＩＩＩＢ線断面図、図８Ｃは図８ＡのＶＩＩＩＣ−ＶＩＩＩＣ線断面図である。
図９は、ゲート電圧−ドレイン電流特性を、本実施の形態の半導体装置と従来例とを対比して示すグラフである。
図１０は本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。
図１１Ａ〜図１１Ｃは、それぞれ、図１０のＸＩＡ−ＸＩＡ線断面図、ＸＩＢ−ＸＩＢ線断面図、及びＸＩＣ−ＸＩＣ線断面図である。
図１２Ａ〜図１２Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１２Ａは平面図、図１２Ｂは図１２ＡのＸＩＩＢ−ＸＩＩＢ線断面図、図１２Ｃは図１２ＡのＸＩＩＣ−ＸＩＩＣ線断面図である。
図１３Ａ〜図１３Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１３Ａは平面図、図１３Ｂは図１３ＡのＸＩＩＩＢ−ＸＩＩＩＢ線断面図、図１３Ｃは図１３ＡのＸＩＩＩＣ−ＸＩＩＩＣ線断面図である。
図１４Ａ〜図１４Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１４Ａは平面図、図１４Ｂは図１４ＡのＸＩＶＢ−ＸＩＶＢ線断面図、図１４Ｃは図１４ＡのＸＩＶＣ−ＸＩＶＣ線断面図である。
図１５Ａ〜図１５Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１５Ａは平面図、図１５Ｂは図１５ＡのＸＶＢ−ＸＶＢ線断面図、図１５Ｃは図１５ＡのＸＶＣ−ＸＶＣ線断面図である。
図１６Ａ〜図１６Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１６Ａは平面図、図１６Ｂは図１６ＡのＸＶＩＢ−ＸＶＩＢ線断面図、図１６Ｃは図１６ＡのＸＶＩＣ−ＸＶＩＣ線断面図である。
図１７Ａは第２の実施の形態の半導体装置のフィン部における結晶格子の状態を示す模式図である。
図１７Ｂは図１７Ａの歪みＳｉＧｅ層及び部分歪み層における結晶格子の歪み状態を示す模式図である。
図１８は第１の実施の形態における歪みＳｉ層の結晶格子の歪み状態を示す模式図である。
図１９Ａはｎチャネル型ＦＥＴにおけるフィン部の幅−高さ比の有効範囲の、歪みＳｉＧｅ層のＧｅ濃度に対する依存性を示すグラフ、図１９Ｂはｐチャネル型ＦＥＴにおけるフィン部の幅−高さ比の有効範囲の、歪みＳｉＧｅ層のＧｅ濃度に対する依存性を示すグラフである。
【発明を実施するための最良の形態】  以下、本発明の実施の形態を、図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置の概略の構成を模式的に示す斜視図である。
図１に示すように、本実施の形態の半導体装置は、フィンＦＥＴで構成されており、主要な構成要素として、ソース本体部（第１の本体部）１３、ドレイン本体部（第２の本体部）１４、フィン部（連結部）１５、ゲート絶縁膜（第２の絶縁層）１７及びゲート電極１８を有している。なお、図１では、シリサイド層及び層間絶縁膜、配線等の図示が省略されている。
ソース本体部１３及びドレイン本体部１４は直方体状に形成され、基板絶縁層１１の上に互い対向するように配置されている。ソース本体部１３とドレイン本体部１４とに両端が接続されかつ互いに間隔を有するようにして、複数（ここでは３つ）の板状のフィン部１５が基板絶縁層（第１の絶縁層）１１上に立設されている。そして、各フィン部１５の中央部（以下、チャネル領域という）１５ａの側面及び上面を覆うようにゲート絶縁１７が形成されている。そして、３つのフィン部１５のチャネル領域１５ａの側面及び上面を、ゲート絶縁１７を介して覆い、３つのフィン部１５の間の空間を埋め、かつ平面視において３つのフィン部１５に直交して延びるようにゲート電極１８が基板絶縁層１１の上に形成されている。ゲート電極１８の側面はサイドウォール２３によって覆われている。また、ソース本体部１３及びドレイン本体部１４の側面のフィン部１５との接続部分以外の部分、及びフィン部１５の側面のゲート絶縁膜１７によって覆われていない部分もサイドウォール２３によって覆われている。ソース本体部１３及びドレイン本体部１４の上面には、各フィン１５に対応するように３つのコンタクト２７がそれぞれ形成されている。また、ゲート電極１８のゲート幅方向（フィン部１５に直交する方向）の端部の上面にもコンタクト２７が形成されている。
図２は図１の半導体装置の構成を示す平面図、図３Ａ〜図３Ｃはそれぞれ図２のＩＩＩＡ−ＩＩＩＡ線断面図、ＩＩＩＢ−ＩＩＩＢ線断面図、及びＩＩＩＣ−ＩＩＩＣ線断面図である。なお、図３Ａ〜図３Ｃは、図２の平面図に対して、水平方向（基板１０１の主面に平行な方向）における寸法を適宜縮小又は拡大して描かれている。
図２及び図３Ａ〜図３Ｃに示すように、本実施の形態の半導体装置は、半導体基板１０１を有している。半導体基板１０１は、シリコン等からなる支持基板１０上に酸化膜層からなる基板絶縁層１１（約４００ｎｍ以下）が形成されて構成されている。
フィン部１５においては、該フィン部１５の長さ方向（基板１０１の主面に平行な方向）の中央部（チャネル領域）１５ａに位置するように、基板絶縁層１１上に、格子緩和したシリコン・ゲルマニウム層（以下、緩和ＳｉＧｅ層という）１２が形成されている。緩和ＳｉＧｅ層１２は、全体として、上下方向（基板１０１の厚み方向）に延びる４角柱状に形成されている。緩和ＳｉＧｅ層１２のゲルマニウム濃度は１０％以上でかつ６０％以下が好ましく、２０％以上でかつ５０％以下がより好ましい。また、緩和ＳｉＧｅ層１２の高さは、略３０ｎｍ以上でかつ略１００ｎｍ以下が好ましい。
この４角柱状の緩和ＳｉＧｅ層１２の側面及び上面を覆うように引っ張り歪みを有するシリコン層（以下、歪みＳｉ層という）１６が形成されている。歪みＳｉ層１６の厚みは略５ｎｍ以上でかつ略５０ｎｍ以下が好ましい。また、歪みＳｉ層１６の歪みは、０．８％以上でかつ５．０％以下が好ましく、１．６％以上でかつ４．２％以下がより好ましい。ここで、歪みＳｉ層１６の歪みはＳｉの格子定数に対するパーセンテージで表されている。
ソース本体部１３、ドレイン本体部１４は、フィン部１５の緩和ＳｉＧｅ層１２及び歪みＳｉ層１６とそれぞれ同時に形成された緩和ＳｉＧｅ層及び歪みＳｉ層で構成されている。また、フィン部１５のチャネル領域１５ａ以外の部分（以下、非チャネル領域という）も緩和ＳｉＧｅ層１２及び歪みＳｉ層１６とそれぞれ同時に形成された緩和ＳｉＧｅ層及び歪みＳｉ層構成されている。そして、ソース本体部１３、ドレイン本体部１４、及びフィン部１５の第２部分の緩和ＳｉＧｅ層及び歪みＳｉ層には、高濃度のドーパント不純物が導入され、該緩和ＳｉＧｅ層及び歪みＳｉ層は、それぞれ、縮退したシリコン・ゲルマニウム層及びシリコン層となっている。そして、ソース本体部１３とフィン部１５の非チャネル領域のソース本体部１３に繋がった部分とがソース領域２４を構成し、ドレイン本体部１４とフィン部１５の非チャネル領域のドレイン本体部１４に繋がった部分とがドレイン領域２５を構成している。
ゲート絶縁膜１７は、フィン部１５において、チャネル領域１５ａの歪みＳｉ層１６と、非チャネル領域の、該歪みＳｉ層１６の両側に位置する部分とを覆うように形成されている。ゲート絶縁膜１７は、例えば酸窒化膜（厚み：約１〜５ｎｍ）もしくは高誘電率絶縁膜であるＨｆＯ２膜（厚み：約３０ｎｍ以下）で構成されている。
ゲート電極１８は、フィン部１５において、歪みＳｉ層１６の上方に位置するようにして、ゲート絶縁膜１７上に形成されている。ゲート電極１８の厚みは約５０〜１５０ｎｍである。ゲート電極１８は、例えば、高濃度のドーパント不純物が導入され、縮退させたポリシリコン又はポリシリコンゲルマニウムで構成されている。
上記のような構成により、図３Ａに示すように、使用時においては、フィン部１５の両側部１９と上部２０に位置する歪みＳｉ層１６によってチャネルが形成される。
フィン部１５の幅２１は、約１５ｎｍ以上１００ｎｍの範囲であるのが好ましく、かつ印加されるゲート電圧によって完全に空乏化されることが望ましい。具体的には、歪みＳｉ層１６の幅（フィン部１５の幅）２１の１／２が、ゲート長Ｌ（図３Ｂ参照）の約１／３以下となるように、フィン部１５及びゲート電極１８の寸法を設定することが望ましい。
これにより、ゲート電極１８に印加されるゲート電圧のチャネルに対する支配力が高まり、ショートチャネル効果を抑制することができる。加えて、理想的なサブスレッショルド特性（サブスレッショルド係数＝６０ｍｅＶ／ｄｅｃａｄｅ）を得ることができ、低電圧でより多くの電流駆動力を得ることができる。
ゲート電極１８、ソース領域２４、及びドレイン領域２５の上面には、例えば、ＣｏやＮｉを用いてシリサイド膜２２が形成されている。
サイドウォール２３は、フィン部１５においては、ゲート電極１８の両側面を覆うように、ゲート絶縁層１７の上に形成されている。また、既述のように、サイドウォール２３は、ゲート電極１８の側面、ソース本体部１３及びドレイン本体部１４の側面の特定部分、並びにフィン部１５の側面の特定部分を覆うように形成されているので、自己整合的にシリサイド膜２２を形成することができる。
ゲート電極１８、ソース領域２４、及びドレイン領域２５に導入されるドーパント不純物の種類は、ｎチャネルＦＥＴでは例えば、燐（Ｐ）や砒素（Ａｓ）が用いられ、ｐチャネルＦＥＴでは例えば、ボロン（Ｂ）が用いられる。ソース領域２４、及びドレイン領域２５に導入されるドーパント不純物は、濃度が、深さ方向（基板１０１の厚み方向）において基板絶縁層１１との界面まで同程度の高濃度（１×１０１９ｃｍ−３以上）に保たれるよう導入することが望ましい。
これにより、フィン部１５の上部２０だけでなく両側部１９に形成されるチャネルとソース領域２４及びドレイン領域２５との距離も近くなるため、寄生抵抗が小さくなる。
また、ゲート電極１８に導入されるドーパント不純物は、フィン部１５の間に位置する部分において、濃度が、深さ方向（基板１０１の厚み方向）において基板絶縁層１１との界面まで同程度の高濃度（１×１０１９ｃｍ−３以上）に保たれるよう導入することが望ましい。これにより、ゲート電圧をフィン部１５の側部１９全体に均一に印加することができ、該側部１９の基板絶縁層１１近傍部分にも確実にチャネルを形成することができる。
基板１０１には、シリサイド膜２２及びサイドウォール２３で覆われた、ソース電極本体部１３、ドレイン本体部１４、フィン部１５、ゲート絶縁膜１７、及びゲート電極１８を覆うように層間絶縁膜２６が形成されている。そして、層間絶縁膜２６の表面からこれを貫通して、ソース本体部１３、ドレイン本体部１４、及びゲート電極１８の上のシリサイド膜２２に至るように、コンタクトホールが形成され、このコンタクトホールを、例えばＷ等のメタルプラグで埋め込むようにしてコンタクト２７が形成されている。そして、層間絶縁膜２６の表面にコンタクト２７の上端に接続するように、ＡｌやＣｕ等からなるメタル配線２８が形成されている。これにより、ゲート電極１８、ソース領域２４、及びドレイン電極２５に、それぞれ、メタル配線２８及びコンタクト２７を介して、独立して電圧を印加することができる。
次に、以上のように構成された半導体装置の製造方法を説明する。
図４Ａ〜図８Ｃは、図１の半導体装置の製造方法における工程を示す図である。ここで、図４Ａは平面図、図４Ｂは図４ＡのＩＶＢ−ＩＶＢ線断面図、図４Ｃは図４ＡのＩＶＣ−ＩＶＣ線断面図、図５Ａは平面図、図５Ｂは図５ＡのＶＢ−ＶＢ線断面図、図５Ｃは図５ＡのＶＣ−ＶＣ線断面図、図６Ａは平面図、図６Ｂは図６ＡのＶＩＢ−ＶＩＢ線断面図、図６Ｃは図６ＡのＶＩＣ−ＶＩＣ線断面図、図７Ａは平面図、図７Ｂは図７ＡのＶＩＩＢ−ＶＩＩＢ線断面図、図７Ｃは図７ＡのＶＩＩＣ−ＶＩＩＣ線断面図、図８Ａは平面図、図８Ｂは図８ＡのＶＩＩＩＢ−ＶＩＩＩＢ線断面図、図８Ｃは図８ＡのＶＩＩＩＣ−ＶＩＩＩＣ線断面図である。
図４Ａ〜図４Ｃの工程において、半導体基板１０１を用意する。半導体基板１０１として、例えば、シリコン層１０（支持基板）、埋め込み酸化膜（基板絶縁層（厚み：約４００ｎｍ以下））、及び埋め込み酸化膜上に形成され格子緩和したシリコン・ゲルマニウム層１２’（ゲルマニウム濃度１０〜５０％、厚み約３０〜１００ｎｍ）で構成されるＳＧＯＩ基板（Ｓｉｌｉｃｏｎ  Ｇｅｒｍａｎｉｕｍ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）を使用する。
次に、図５Ａ〜図５Ｃの工程において、まず、素子領域を定義する。具体的には、パターニングされたレジストマスク、もしくはプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で堆積されたシリコン酸化膜などをハードマスクとして格子緩和したシリコン・ゲルマニウム層１２’に対しドライエッチングを行い、最終的にソース本体部１３となる直方体状の部分（以下、緩和ＳｉＧｅソース本体部という）１２’ａと、最終的にドレイン本体部１４となる直方体状の部分（以下、緩和ＳｉＧｅドレイン本体部という）１２’ｂと、最終的にフィン部１５となる３つの板状の部分（以下、緩和ＳｉＧｅフィン部という）１２’ｃとを形成する。ここで、緩和ＳｉＧｅソース本体部１２’ａと緩和ＳｉＧｅドレイン本体部１２’ｂとは対向するように形成され、３つの緩和ＳｉＧｅフィン部１２’ｃは、緩和ＳｉＧｅソース本体部１２’ａと緩和ＳｉＧｅドレイン本体部１２’ｂとを接続するように形成される。これにより、基板１０１上に素子領域が定義される。
次に、図６Ａ〜図６Ｃの工程において、上記のように定義されえた素子領域の表面全体に、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン膜を５００〜６５０℃の温度でエピタキシャル成長することにより、引っ張り歪みを有する歪みシリコン膜１６’を約１０〜５０ｎｍの厚みに形成する。これにより、緩和ＳｉＧｅソース本体部１２’ａ、緩和ＳｉＧｅドレイン本体部１２’ｂ、及び３つの緩和ＳｉＧｅフィン部１２’ｃの上面及び側面に、歪みシリコン膜１６’が形成される。その結果、緩和ＳｉＧｅソース本体部１２’ａとその上面及び側面に形成された歪シリコン膜１６’とでソース本体部１３が形成され、緩和ＳｉＧｅドレイン本体部１２’ｂとその上面及び側面に形成された歪シリコン膜１６’とでドレイン本体部１４が形成され、緩和ＳｉＧｅフィン部１２’ｃとその上面及び側面に形成された歪シリコン膜１６’とでフィン部１５が形成される。
次に、図７Ａ〜図７Ｃの工程において、歪みシリコン膜１６’の全面にわたって、例えば、８００℃〜１０００℃の温度で短時間の急速熱酸化を行い、最終的にゲート絶縁膜１７となるシリコン酸化膜１７’を１〜５ｎｍの厚みに形成する。ここで、シリコン酸化膜１７’に代えて、酸化膜にプラズマ窒化を行って酸窒化膜を形成し、あるいはスパッタ等により高誘電率絶縁膜であるＨｆＯ２などを形成してもよい。
次に、シリコン酸化膜１７’上に、最終的にゲート電極１８となる導電膜を形成する。例えば、シリコン酸化膜１７’が形成された半導体基板１０１の全面にわたってポリシリコン膜をＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により５０〜２００ｎｍの厚みに形成し、イオン注入等によりドーパント不純物を５×１０１９ｃｍ−３以上の高濃度に導入した後、８００℃〜１０００℃で短時間、窒素雰囲気意中で急速熱処理を施してドーパント不純物の活性化を行う。
その後、パターニングされたレジストマスク、もしくはプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で堆積されたシリコン酸化膜などをハードマスクとしてドライエッチングを行うことにより、縮退したポリシリコン層で形成されたゲート電極１８を形成する。
ここで注意すべきことは、図７Ｂに示すように、ゲート電極１８は、各フィン部１５の間において、基板絶縁層１１に達するように確実に埋め込むよう形成することと、ドライエッチング後にポリシリコン残渣がソース本体部１３及びドレイン本体部１４の側面に残存しないようにすることである。例えば、ポリシリコンのドライエッチングにおいて、異方性が強いエッチング条件でメインのエッチングを行った後、等方性が強いエッチング条件でオーバーエッチングを行い、ソース本体部１３及びドレイン本体部１４の側面にサイドウォール状にポリシリコンが残ることを防ぐことも有効である。
この後、図８Ａ〜図８Ｃの工程において、通常のＣＭＯＳプロセスを用いて、シリコン酸化膜などからなるサイドウォール２３をゲート電極１８の側面、ソース本体部１３及びドレイン本体部１４の側面の特定部分、並びにフィン部１５の側面の特定部分を覆うように形成し、その後ソース本体部１３及びドレイン本体部１４と、フィン部１５の非チャネル領域にドーパント不純物をイオン注入して急速熱処理することにより、ソース領域２４及びドレイン領域２５を形成する。これにより、フィン部１５のチャネル領域１５ａに、緩和ＳｉＧｅ層１２及び歪みＳｉ層１６が形成される。その後、ＣｏもしくはＮｉ等を用いて、ゲート電極１８、ソース領域２４及びドレイン領域２５の上面にシリサイド膜２２を形成する。
次に、図２及び図３Ａ〜図Ｃに示すように、シリサイド膜２２が形成された基板１０１の全面にシリコン酸化膜などからなる層間絶縁膜２６を形成してこれをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化し、その後、層間絶縁膜２６を貫通するＷ等のメタルプラグからなるコンタクト２７を形成し、その後、層間絶縁膜２６の表面に、コンタクト２７の上端に接続するようにＣｕもしくはＡｌからなるメタル配線２８を形成する。かくして、フィンＦＥＴが完成される。
ただし、ソース領域２４及びドレイン領域２５へのイオン注入は、ソース領域２４及びドレイン領域２５の深さ方向において、不純物濃度が５×１０１９ｃｍ−３以上の高濃度で均一になるように注入エネルギーを調整することが望ましい。
次に、以上のように構成され製造された半導体装置の動作を図３Ａ〜図３Ｃ及び図９を用いて説明する。図９は、ゲート電圧−ドレイン電流特性を、本実施の形態の半導体装置と従来例とを対比して示すグラフである。
図３Ａ〜図３Ｃにおいて、例えば、ソース領域２４を接地し、ドレイン領域２５にドレイン電圧Ｖｄを印加し、ゲート電極に閾値電圧以上のゲート電圧Ｖｇを印加すると、歪みＳｉ層１６にチャネルが形成され、該チャネルを通じてソース領域２４とドレイン領域２５との間にドレイン電流Ｉｄが流れる。ここで、本実施の形態の半導体装置では、チャネルが形成される半導体層が歪みＳｉ層１６で構成されているので、その高いキャリア移動度により、図９に示すように、従来例に比べて、電流駆動力が向上する。本実施の形態では、例えば、緩和ＳｉＧｅ層１２のゲルマニウム濃度が約３０％の場合、その上に形成された歪みシリコン１６では、従来の無歪みＳｉ層と比べて約６０〜８０％、電子の実効移動度が向上することが期待できる。
さらに、本実施の形態では、フィン部１５の上部２０及び側部１９に形成された歪みＳｉ層１６からなる立体的チャネル構造をゲート電極１８で囲むように構成されているので、チャネルに対するゲート電極１８の支配力が向上し、それにより、低電圧でも高い電流駆動力が得られるとともに、ショートチャネル効果が抑制される。このため、微細化に適したデバイスとなる。
［第１の実施例］
以下、第１の実施例である半導体装置及びその製造方法を、図４Ａ〜図８Ｃを用いて説明する。
図４Ａ〜図４Ｃの工程において、半導体基板１０１を用意する。半導体基板１０１として、シリコン層１０、埋め込み酸化膜（基板絶縁層：（厚み：約４００ｎｍ以下））、及び埋め込み酸化膜上に形成され格子緩和したシリコン・ゲルマニウム層１２’（ゲルマニウム濃度３０％、厚み１００ｎｍ）で構成されるＳＧＯＩ基板（Ｓｉｌｉｃｏｎ  Ｇｅｒｍａｎｉｕｍ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）を使用する。
次に、図５Ａ〜図５Ｃの工程において、まず、素子領域を定義する。具体的には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて約６００℃で基板全面にわたって堆積されたシリコン酸化膜を、レジストマスクを用いたドライエッチングによりパターニングし、ハードマスクを形成する。ハードマスクはあらかじめ大きなサイズで作製しておき、エッチングレートが良く制御された希釈弗化水素酸によるウェットエッチングによって露光限界以下のサイズに調整することができる。
このハードマスクを用いて格子緩和したシリコン・ゲルマニウム層１２’に対しドライエッチングを行い、緩和ＳｉＧｅソース本体部１２’ａと、緩和ＳｉＧｅドレイン本体部１２’ｂと、緩和ＳｉＧｅフィン部（幅は約３０ｎｍ）１２’ｃとを形成する。ここで、緩和ＳｉＧｅソース本体部１２’ａと緩和ＳｉＧｅドレイン本体部１２’ｂとは対向するように形成され、３つの緩和ＳｉＧｅフィン部１２’ｃは、緩和ＳｉＧｅソース本体部１２’ａと緩和ＳｉＧｅドレイン本体部１２’ｂとを接続するように形成される。これにより、基板１０１上に素子領域が定義される。
次に、弗化水素酸によるウェットエッチングを行ってエッチングマスクを全て除去した後、ウエハ洗浄を行って基板１０１の表面を清浄化する。
次に、図６Ａ〜図６Ｃの工程において、上記のように定義されえた素子領域の表面全体に、ＵＨＶ−ＣＶＤ法を用いて、シリコン膜を６００℃の温度でエピタキシャル成長することにより、引っ張り歪みを有する歪みシリコン膜１６’を約１５ｎｍの厚みに形成する。これにより、緩和ＳｉＧｅソース本体部１２’ａ、緩和ＳｉＧｅドレイン本体部１２’ｂ、及び３つの緩和ＳｉＧｅフィン部１２’ｃの上面及び側面に、歪みシリコン膜１６’が形成される。その結果、緩和ＳｉＧｅソース本体部１２’ａとその上面及び側面に形成された歪シリコン膜１６’とでソース本体部１３が形成され、緩和ＳｉＧｅドレイン本体部１２’ｂとその上面及び側面に形成された歪シリコン膜１６’とでドレイン本体部１４が形成され、緩和ＳｉＧｅフィン部１２’ｃとその上面及び側面に形成された歪シリコン膜１６’とでフィン部１５が形成される。
次に、図７Ａ〜図７Ｃの工程において、歪みシリコン膜１６’の全面にわたって、約８５０℃の温度で短時間の急速熱酸化を行い、シリコン酸化膜１７’を２ｎｍの厚みに形成する。
次に、シリコン酸化膜１７’上に、最終的にゲート電極１８となるポリシリコン膜をＬＰ−ＣＶＤ法により１５０ｎｍの厚みに形成し、燐イオン（Ｐ＋）のイオン注入（１０ｋｅＶ程度、ドーズ量４×１０１９ｃｍ−３程度）を行って、燐イオンを１×１０１９ｃｍ−３以上の高濃度に導入する。
その後、プラズマＣＶＤ法で堆積されたシリコン酸化膜にレジストをマスクとしたドライエッチングを行ってパターニングし、シリコン酸化膜のハードマスクをポリシリコン膜上に形成する。このハードマスクを用いてポリシリコン膜のドライエッチングを行うことにより、縮退したポリシリコン層で形成されたゲート電極１８（ゲート長約９０ｎｍ）を得る。
ここで注意すべきことは、図８Ｂに示すように、ゲート電極１８は基板絶縁層（埋め込み酸化膜）１１まで確実に埋め込まれるように形成することと、ドライエッチング後にポリシリコン残渣がソース本体部１３及びドレイン本体部１４の側面に無いようにすることである。ポリシリコンのドライエッチングにおいて、異方性が強いエッチング条件でメインのエッチングを行い、ポリシリコン膜の終端検出を行った後、メインのエッチング条件よりもチャンバー内のガス圧を高くし、等方性が強いエッチング条件でオーバーエッチングを行い、ソース本体部１３及びドレイン本体部１４の側面にサイドウォール状にポリシリコンが残ることを防ぐ。
以降の工程は、一般的なＣＭＯＳプロセスを用いることが可能である。図８Ａ〜図８Ｃに示すように、シリコン酸化膜を堆積した後全面エッチバックを行ってサイドウォール２３（サイドウォール幅約５０ｎｍ）を形成する。その後、レジストパターンをマスクとして砒素イオン（Ａｓ＋）を約３５ｋｅＶでドーズ量４×１０１５ｃｍ−２程度のイオン注入を行い、レジストマスクを完全に除去した後、約９５０℃で約１５秒、窒素雰囲気意中の急速熱処理を施してゲート電極１８中の燐及びソース領域２４及びドレイン領域２５中の砒素の活性化を行い、高濃度に縮退したゲート電極１８及びソース領域２４及びドレイン領域２４を形成する。
この時、ソース及びドレイン領域２４，２５の深さ方向において、不純物濃度が５×１０１９ｃｍ−３以上の高濃度でほぼ均一になるようにソース及びドレイン領域２４，２５が形成されている。次に、Ｃｏ膜をスパッタ法で全面に約１５ｎｍ堆積し、１回目の窒素雰囲気中、急速熱処理（約５００℃、３０秒程度）でゲート電極１８、ソース及びドレイン領域２４，２５上にＣｏシリサイド膜（Ｃｏ２Ｓｉ又はＣｏＳｉ）を形成し、洗浄を行って酸化膜上に付着した不要なＣｏ膜を完全に除去する。
続いて２回目の窒素雰囲気中、急速熱処理（約８５０℃、３０秒程度）でより低抵抗なＣｏシリサイド膜２２（Ｃｏ２Ｓｉ）をゲート電極１８、ソース及びドレイン領域２４，２５上にのみ形成する。次に、図２及び図３Ａ〜図３Ｃに示すように、シリコン酸化膜からなる層間絶縁膜２６を約５００ｎｍの厚みに基板全面にわたって形成し、ＣＭＰによる平坦化を行う。
その後、層間絶縁膜２６にコンタクトホールをドライエッチングで形成し、タングステン（Ｗ）のメタルプラグ２７を埋め込み、その上にＣＵもしくはＡｌのメタル配線２８を形成し、ゲート電極１８、ソース領域２４、ドレイン領域２５をそれぞれ独立に電圧制御できるようにしてｎチャネル型のＦＥＴを完成させる。
本実施例１によって形成されたｎチャネル型ＦＥＴは、歪みシリコン層１６にチャネルが形成されるため、電子の実効移動度が高くなり、電流駆動力が向上する。さらに、図３Ａに示すように、格子緩和したシリコン・ゲルマニウム層１２の上面及び側面に形成される歪みシリコン層１６からなる立体的チャネル構造をゲート電極１８で囲んだ構造によるゲートの支配力強化により、低電圧でも高い電流駆動力を示し、ショートチャネル効果が抑制できるため、微細化に適したデバイスと言える。
なお、実施例１ではｎチャネル型ＦＥＴの構造及び製造方法を示したが、ドーパント不純物の極性を反対にすることで、ｐチャネル型ＦＥＴの構造及び製造方法が同様に得られる。さらに、ｎチャネル型ＦＥＴとｐチャネル型ＦＥＴとを用いて相補型のＦＥＴを得ることができる。
（第２の実施の形態）
図１０は本発明の第２の実施の形態に係る半導体装置の構成を示す平面図、図１１Ａ〜図１１Ｃはそれぞれ図１０のＸＩＡ−ＸＩＡ線断面図、ＸＩＢ−ＸＩＢ線断面図、及びＸＩＣ−ＸＩＣ線断面図である。なお、図１１Ａ〜図１１Ｃは、図１０の平面図に対して、水平方向（基板１０１の主面に平行な方向）における寸法を適宜縮小又は拡大して描かれている。また、図１０及び図１１Ａ〜図１１Ｃにおいて、図２及び図３Ａ〜図３Ｃと同一符号は同一又は相当する部分を示す。
本実施の形態は第１の実施形態と以下の点が異なる。第１点は、第１の実施の形態１の緩和ＳｉＧｅ層１２が、歪みを有しないシリコン層（以下、緩和Ｓｉ層という）３３とこの緩和Ｓｉ層３３上に形成された歪みを有するシリコン・ゲルマニウム層（以下、歪みＳｉＧｅ層という）３０で置換されている点である。第２点は、第２の実施の形態の歪みＳｉ層１６が、歪みＳｉＧｅ層３０の側面に形成された部分３１ｂにのみ歪みを有するシリコン層（以下、部分歪みＳｉ層という）３１で置換されている点である。その他の点は、第１の実施の形態と同様である。
具体的には、フィン部１５において、チャネル領域１５ａに位置するように、基板絶縁層１１上に、緩和Ｓｉ層３３が形成され、この緩和Ｓｉ層３３上に歪みＳｉＧｅ層３０が形成されている。この緩和Ｓｉ層３３及び歪みＳｉＧｅ層３０からなる積層体は、全体として、上下方向に延びる４角柱状に形成されている。
歪みＳｉＧｅ層３０のゲルマニウム濃度の好ましい範囲については後述する。また、緩和Ｓｉ層３３及び歪みＳｉＧｅ層３０からなる積層体の高さは、略３０ｎｍ以上でかつ略１００ｎｍ以下が好ましい。
この４角柱状の緩和Ｓｉ層３３及び歪みＳｉＧｅ層３０からなる積層体の側面及び上面を覆うように部分歪みＳｉ層３１が形成されている。部分歪みＳｉ層３１の厚みは略５ｎｍ以上でかつ略５０ｎｍ以下が好ましい。部分歪みＳｉ層３１は、歪みＳｉＧｅ層３０の上面に形成され歪みを有しない第１の緩和部分３１ａと、歪みＳｉＧｅ層３０の側面に形成され引っ張り歪みを有する歪み部分３１ｂと、緩和Ｓｉ層３３の側面に形成され歪みを有しない第２の緩和部分３１ｃとで構成されている。ここで、部分歪みＳｉ層３１の歪み部分３１ｂの歪みは、０．８％以上でかつ５．０％以下が好ましく、１．６％以上でかつ４．２％以下がより好ましい。ここで、歪み部分３１ｂの歪みはＳｉの格子定数に対するパーセンテージで表されている。
ソース本体部１３、ドレイン本体部１４は、フィン部１５の緩和Ｓｉ層３３、歪みＳｉＧｅ層３０、及び部分歪みＳｉ層３１とそれぞれ同時に形成された緩和Ｓｉ層、歪みＳｉＧｅ層、及び部分歪みＳｉ層で構成されている。また、フィン部１５の非チャネル領域も、チャネル領域１５ａの緩和Ｓｉ層３３、歪みＳｉＧｅ層３０、及び部分歪みＳｉ層３１とそれぞれ同時に形成された緩和Ｓｉ層、歪みＳｉＧｅ層、及び部分歪みＳｉ層で構成されている。そして、ソース本体部１３、ドレイン本体部１４、及びフィン部１５の第２部分の緩和Ｓｉ層、歪みＳｉＧｅ層、及び部分歪みＳｉ層には、高濃度のドーパント不純物が導入され、緩和Ｓｉ層、歪みＳｉＧｅ層、及び部分歪みＳｉ層は、縮退したシリコン層又はシリコン・ゲルマニウム層となっている。そして、ソース本体部１３とフィン部１５の非チャネル領域のソース本体部１３に繋がった部分とがソース領域２４を構成し、ドレイン本体部１４とフィン部１５の非チャネル領域のドレイン本体部１４に繋がった部分とがドレイン領域２５を構成している。なお、フィン部１５の側面の好ましい面方位は第１の実施形態と同じである。
次に、フィン部１５の幅に対する高さの比（以下、幅−高さ比という）の好ましい範囲（以下、有効範囲という）について、図１９Ａ及び図１９Ｂを用いて説明する。図１９Ａはｎチャネル型ＦＥＴにおけるフィン部の幅−高さ比の有効範囲の、歪みＳｉＧｅ層のＧｅ濃度に対する依存性を示すグラフ、図１９Ｂはｐチャネル型ＦＥＴにおけるフィン部の幅−高さ比の有効範囲の、歪みＳｉＧｅ層のＧｅ濃度に対する依存性を示すグラフである。
図１９Ａ及び図１９Ｂにおいて、横軸は歪みＳｉＧｅ層３０のＧｅ濃度を表し、縦軸は幅−高さ比及び性能比を表している。ここで、性能比は、第１の実施の形態のＦＥＴにおけるキャリア移動度（平均値）に対する第２の実施の形態のＦＥＴにおけるキャリア移動度（平均値）の比を表している。また、×マークで表されたプロットは、歪みＳｉＧｅ層３０の有効範囲の上限値を表している。具体的には、歪みＳｉＧｅ層３０の臨界膜厚によって制約される、幅−高さ比の上限値を示している。なお、歪みＳｉＧｅ層３０の有効範囲の下限値は、特定のマークで表されていないが、「１」である。黒色の矩形のマーク及び白色の矩形のマークで表されたプロットは、それぞれ、幅−高さ比の有効範囲のより好ましい上限値及び下限値を示している。黒丸マークで表されたプロットは性能比を示している。
図１９Ａ及び図１８Ｂに示すように、幅−高さ比の有効範囲は、歪みＳｉＧｅ層３０のＧｅ濃度、及びチャネルの極性（ｎチャネル型かｐチャネル型か）によって異なる。
詳しく説明すると、図１９Ａに示すように、ｎチャネル型ＦＥＴでは、歪みＳｉ層のＧｅ濃度の好ましい範囲の下限値は５％である。５％未満であると、キャリア移動度を十分向上させるような歪みを部分歪みＳｉ層３１に生じさせることができないからである。一方、歪みＳｉ層のＧｅ濃度の好ましい範囲の上限値は１５％である。１５％を超えると、歪みＳｉＧｅ層３１の臨界膜厚に制約されて幅−高さ比を大きくすることによって性能比を向上させることが困難になるからである。
幅−高さ比の有効範囲は、歪みＳｉＧｅ層３０のＧｅ濃度の５％以上１５％以下の範囲において、その上限及び下限を示す曲線で区画された範囲である。幅−高さ比の上限を示す曲線は、Ｇｅ濃度５％、１０％、１５％において、それぞれ、幅−高さ比が１００．００、３０．４５、１７．９５である点（×マーク）を結ぶ曲線で表される。また、幅−高さ比の下限を示す曲線は、Ｇｅ濃度５％、１０％、１５％において、幅−高さ比が１．００である直線である。
幅−高さ比の有効範囲のより好ましい範囲は、歪みＳｉＧｅ層３０のＧｅ濃度の５％以上１５％以下の範囲において、その上限及び下限を示す曲線で区画された範囲（斜線の範囲）である。幅−高さ比のより好ましい上限を示す曲線は、Ｇｅ濃度５％、１０％、１５％において、それぞれ、幅−高さ比が３０．４５、１５．４５、１４．９５である点（黒色矩形マーク）を結ぶ曲線で表される。また、幅−高さ比のより好ましい下限を示す曲線は、Ｇｅ濃度５％、１０％、１５％において、それぞれ、幅−高さ比が１．１０、２．９５、５．９５である点（白色矩形マーク）を結ぶ曲線で表される。そして、この範囲で性能比が１より大きくなっている。
また、ｐチャネル型ＦＥＴでは、歪みＳｉ層のＧｅ濃度の好ましい範囲の下限値は５％であり、上限値は３０％である。下限値及び上限値の根拠は、ｎチャネル型ＦＥＴと同じである。
幅−高さ比の有効範囲は、歪みＳｉＧｅ層３０のＧｅ濃度の５％以上３０％以下の範囲において、その上限及び下限を示す曲線で区画された範囲である。幅−高さ比の上限を示す曲線は、Ｇｅ濃度５％、１０％、２０％、３０％において、それぞれ、幅−高さ比が１０００、３００、６．９５、３．２である点（×マーク）を結ぶ曲線で表される。また、幅−高さ比の下限を示す曲線は、Ｇｅ濃度５％、１０％、２０％、３０％において、幅−高さ比が１．００である直線である。
幅−高さ比の有効範囲のより好ましい範囲は、歪みＳｉＧｅ層３０のＧｅ濃度の５％以上１５％以下の範囲において、その上限及び下限を示す曲線で区画された範囲（斜線の範囲）である。幅−高さ比のより好ましい上限を示す曲線は、Ｇｅ濃度５％、１０％、２０％、３０％において、それぞれ、幅−高さ比が１０．４５、２５．４５、５．９５、３．００である点（黒色矩形マーク）を結ぶ曲線で表される。また、幅−高さ比のより好ましい下限を示す曲線は、Ｇｅ濃度５％、１０％、２０％、３０％において、それぞれ、幅−高さ比が１．３５、１．１５、１．３０、１．３０である点（白色矩形マーク）を結ぶ曲線で表される。そして、この範囲で性能比が１より大きくなっている。
ｎチャネル型ＦＥＴ及びｐチャネル型ＦＥＴにおける幅−高さ比の有効範囲の限界値の根拠は、その下限を下回ると、ゲートの支配力が弱まるため、ショートチャネル効果を抑制するのが困難となり、リーク電流が増加するからであり、上限を超えると、歪みＳｉ層３０の膜厚が臨界値に達し、それによりが緩和して欠陥が形成され、リーク電流が発生するからである。
また、幅−高さ比の有効範囲のより好ましい範囲の限界値の根拠は、その下限以上であると、歪みＳｉＧｅ層３０の側面に形成された部分歪み層３１の歪み部分（格子歪みが第１の実施の形態に比べて約２倍である）３１ｂの割合が高くなり、性能比が１より高くなるからであり、その上限以下であると、１以上の性能比が得られかつＦＥＴの作製時における加工性及び耐熱性が向上するからである。
次に、以上のように構成された半導体装置の製造方法を、図面に従って説明する。
図１２Ａ〜図１６Ｃは、図１１の半導体装置の製造方法における工程を示す図である。ここで、図１２Ａは平面図、図１２Ｂは図１２ＡのＸＩＩＢ−ＸＩＩＢ線断面図、図１２Ｃは図１２ＡのＸＩＩＣ−ＸＩＩＣ線断面図、図１３Ａは平面図、図１３Ｂは図１３ＡのＸＩＩＩＢ−ＸＩＩＩＢ線断面図、図１３Ｃは図１３ＡのＸＩＩＩＣ−ＸＩＩＩＣ線断面図、図１４Ａは平面図、図１４Ｂは図１４ＡのＸＩＶＢ−ＸＩＶＢ線断面図、図１４Ｃは図１４ＡのＸＩＶＣ−ＸＩＶＣ線断面図、図１５Ａは平面図、図１５Ｂは図１５ＡのＸＶＢ−ＸＶＢ線断面図、図１５Ｃは図１５ＡのＸＶＣ−ＸＶＣ線断面図、図１６Ａは平面図、図１６Ｂは図１６ＡのＸＶＩＢ−ＸＶＩＢ線断面図、図１６Ｃは図１６ＡのＸＶＩＣ−ＸＶＩＣ線断面図である。なお、図１２Ａ〜図１６Ｃにおいて、図４Ａ〜図８Ｃと同一符号は同一又は相当する部分を示す。
図１２Ａ〜図１２Ｃの工程において、本実施の形態では、半導体基板１０１として、例えば、シリコン層１０上に、埋め込み酸化膜１１（厚み約４００ｎｍ以下）と、シリコン層３３’（厚み約２０ｎｍ以下）と、格子歪みを持った歪みシリコン・ゲルマニウム層３０’（ゲルマニウム濃度１０〜５０％、厚み約２０〜１００ｎｍ）とがこの順に形成された半導体基板を準備する。この半導体基板１０１は、以下のようにして作製可能である。
例えば、従来のＳＯＩ基板に熱酸化と希釈した弗化水素酸を用いたウェットエッチングとを施して、表面のシリコン層３３’を所望の膜厚（約２０ｎｍ以下）となるように調整する。
その後、このＳＯＩ基板を洗浄し、その後、シリコン・ゲルマニウム層（ゲルマニウム濃度１０〜５０％、厚み約２０〜１００ｎｍ）をシリコン層３３’上にエピタキシャル成長する。これにより、その主面に平行な方向に圧縮歪みを有し、その厚み方向に垂直な方向に引っ張り歪みを有するシリコン・ゲルマニウム層３０’を有する半導体基板１０１を得ることができる。
次に、図１３Ａ〜図１３Ｃの工程において、まず、素子領域を定義する。具体的には、パターニングされたレジストマスク、もしくはプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で堆積されたシリコン酸化膜などをハードマスクとして、シリコン層３３’及びシリコン・ゲルマニウム層３３’に対しドライエッチングを行い、最終的にソース本体部１３となる直方体状の部分（以下、緩和Ｓｉ／歪みＳｉＧｅソース本体部という）３３’ａ，３０’ａと、最終的にドレイン本体部１４となる直方体状の部分（以下、緩和Ｓｉ／歪みＳｉＧｅドレイン本体部という）３３’ｂ，３０’ｂと、最終的にフィン部１５となる３つの板状の部分（以下、緩和Ｓｉ／歪みＳｉＧｅフィン部という）３３’ｃ，３０’ｃとを形成する。ここで、緩和Ｓｉ／歪みＳｉＧｅソース本体部３３’ａ，３０’ａと緩和Ｓｉ／歪みＳｉＧｅドレイン本体部３３’ｂ，３０’ｂとは対向するように形成され、３つの緩和Ｓｉ／歪みＳｉＧｅフィン部３３’ｃ，３０’ｃは、緩和Ｓｉ／歪みＳｉＧｅソース本体部３３’ａ，３０’ａと緩和Ｓｉ／歪みＳｉＧｅドレイン本体部３３’ｂ，３０’ｂとを接続するように形成される。これにより、基板１０１上に素子領域が定義される。
次に、図１４Ａ〜図１４Ｃの工程において、上記のように定義された素子領域の表面全体に、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン膜を５００〜６５０℃の温度でエピタキシャル成長することにより、部分的に引っ張り歪みを有する部分歪みシリコン膜３１’を約１０〜５０ｎｍの厚みに形成する。これにより、緩和Ｓｉ／歪みＳｉＧｅソース本体部３３’ａ，３０’ａ、緩和Ｓｉ／歪みＳｉＧｅドレイン本体部３３’ｂ，３０’ｂ、及び３つの緩和Ｓｉ／歪みＳｉＧｅフィン部３３’ｃ，３０’ｃの上面及び側面に、部分歪みシリコン膜３１’が形成される。その結果、緩和Ｓｉ／歪みＳｉＧｅソース本体部３３’ａ，３０’ａとその上面及び側面に形成された部分歪シリコン膜３１’とでソース本体部１３が形成され、緩和Ｓｉ／歪みＳｉＧｅドレイン本体部３３’ｂ，３０’ｂとその上面及び側面に形成された歪シリコン膜３１’とでドレイン本体部１４が形成され、緩和Ｓｉ／歪みＳｉＧｅフィン部３３’ｃ，３０’ｃとその上面及び側面に形成された歪シリコン膜３１’とでフィン部１５が形成される。
また、部分歪みシリコン層３１’は、歪みを有するシリコン・ゲルマニウム層３０’の上面に形成され歪みを有しない部分３１’ａと、シリコン・ゲルマニウム層３０’の側面に形成され引っ張り歪みを有する部分３１’ｂと、歪みを有しないシリコン層３３’の側面に形成され歪みを有しない部分３１’ｃとで構成されている。
これ以降の、図１４Ａ〜図１５Ｃの工程は、第１の実施の形態と同様であるので、その説明を省略する。
但し、シリコン・ゲルマニウム層３０’は高温熱処理によって格子緩和を起こしてしまうため、これ以降の各工程の温度に注意を払う必要がある。例えば、通常の炉を用いた熱処理等では８５０℃以下の温度で、急速熱処理等では１０００℃以下の温度でなるべく短時間の処理を行うことが望ましい。
以上の工程を遂行することにより、図１０及び図１１Ａ〜図１１Ｃに示す完成されたフィンＦＥＴが得られる。
次に、以上のように構成された半導体装置の作用効果を図１１Ａ、図１７Ａ、図１７Ｂ、及び図１８を用いて説明する。
図１７Ａは第２の実施の形態の半導体装置のフィン部における結晶格子の状態を示す模式図、図１７Ｂは図１７Ａの歪みＳｉＧｅ層及び部分歪み層における結晶格子の歪み状態を示す模式図、図１８は第１の実施の形態における歪みＳｉ層における結晶格子の歪み状態を示す模式図である。
図１１Ａ、図１７Ａ、及び図１７Ｂに示すように、本実施の形態では、部分歪みＳｉ層３１は歪みＳｉＧｅ層３０の側面に形成された部分（歪み部分）３１ｂにのみ格子歪みを有する。従って、この歪み部分３１ｂのみキャリア移動度が向上する。これは、以下の理由による。緩和Ｓｉ層３３上に形成された歪みＳｉＧｅ層３０は、基板１０１の主面に平行な方向３４において、緩和Ｓｉ層３３のシリコンの格子定数に整合するように、圧縮歪みを生じて形成されているため、基板１０１の主面に垂直な方向３５において引っ張り歪みを有するように格子定数が長くなっている。それ故、部分歪みＳｉ層３１の歪み部分３１ｂは、この長くなった歪みＳｉＧｅ層３０の格子定数に整合するように基板１０１の主面に垂直な方向３５において引っ張り歪みを生じるのに対し、部分歪みＳｉ層３１の、歪みＳｉＧｅ層３０の上面に形成された部分３１ａは、緩和Ｓｉ層３３の格子定数に整合するので格子歪みを生じない。
ところで、図１８に示すように、第１の実施の形態の歪みＳｉ層１６も引っ張り歪みを有する。しかし、この引っ張り歪みは緩和されたＳｉＧｅの格子定数に対応するものであるのに対し、本実施の形態の部分歪みＳｉ層３１の歪み部分３１ｂの引っ張り歪みは、歪んで長くなったＳｉＧｅの格子定数に対応するものである。従って、本実施の形態の部分歪みＳｉ層３１の歪み部分３１ｂのキャリア移動度は、第１の実施の歪み層１６のキャリア移動度に比べて、格子歪みが大きい分、より大きくなる。
このように本実施の形態の半導体装置では、部分歪み層３１の、格子歪みを有する部分（歪み部分３１ｂ）と格子歪みを有しない部分（第１の緩和部分３１ａ及び第２の緩和部分３１ｃ）との比に応じて、キャリア移動度が向上し、これ応じて電流駆動力が向上する。従って、本実施の形態の半導体装置は、部分歪み層３１における格子歪みを有しない部分に対する格子歪みを有する部分の比がある値を超える場合には、実施の形態１より大きなキャリア移動度及び電流駆動力を有することが見込まれる。
また、本実施の形態の半導体装置は、作製し易さの点で実施の形態１の半導体装置よりも優れている。なぜなら、本実施の形態では、従来のＳＯＩ基板上に歪みシリコン・ゲルマニウム層３０’を形成したものを半導体基板１０１として用いており、作製が比較的困難である、絶縁膜上に緩和シリコン・ゲルマニウム層１２’が形成されたＳＧＯＩ基板を用いる必要がないからである。
［第２の実施例］
以下、第２の実施例である半導体装置及びその製造方法を、図１２Ａ〜図１６Ｃを用いて説明する。
図１２Ａ〜図１２Ｃの工程において、本実施例では、半導体基板１０１として、例えば、シリコン層１０上に、埋め込み酸化膜１１（厚み約４００ｎｍ以下）と、シリコン層３３’（厚み約１０ｎｍ）と、格子歪みを持った歪みシリコン・ゲルマニウム層３０’（ゲルマニウム濃度約３０％、厚み約１００ｎｍ）とがこの順に形成された半導体基板を準備する。この半導体基板１０１は、以下のようにして作製する。
従来のＳＯＩ基板に熱酸化と希釈した弗化水素酸を用いたウェットエッチングとを施して、表面のシリコン層３３’を所望の膜厚（約１０ｎｍ）となるように調整する。
その後、このＳＯＩ基板を洗浄し、その後、シリコン・ゲルマニウム層（ゲルマニウム濃度３０％、厚み約１００ｎｍ）をシリコン層３３’上にエピタキシャル成長する。これにより、その主面に平行な方向に圧縮歪みを有し、その厚み方向に垂直な方向に引っ張り歪みを有するシリコン・ゲルマニウム層３０’を有する半導体基板１０１を得る。
以降の工程は第１の実施例と同様にすることで、図１０及び図１１Ａ〜図１１Ｃに示すようなｎチャネル型トランジスタが完成する。
本実施例２によって形成されたｎチャネル型ＦＥＴは、歪みシリコン・ゲルマニウム層３０の側面に一方向に歪みを有する歪みシリコン膜３１ｂが形成されるため、電子の実効移動度が高くなり、電流駆動力が向上する。さらに、図１１Ａに示すように、歪みシリコン・ゲルマニウム層３０条面及び側面にそれぞれ形成される部分歪みシリコン層３１からなる立体的チャネル構造をゲート電極１８で囲んだ構造によるゲートの支配力強化により、低電圧でも高い電流駆動力を示し、ショートチャネル効果が抑制できるため、微細化に適したデバイスと言える。
なお、本実施例では、ｎチャネル型ＦＥＴの構造及び製造方法を示したが、ドーパント不純物の極性を反対にすることで、ｐチャネル型ＦＥＴの構造及び製造方法が同様に得られる。さらに、ｎチャネル型とｐチャネル型のＦＥＴ用いて相補型のＦＥＴを得ることができる。
なお、上記第１及び第２の実施の形態では、ソース本体部１３及びドレイン本体部１４は、直方体状に形成されているが、島状に形成されていればよい。
また、ソース本体部１３とドレイン本体部１４を連結する連結部としてのフィン部１５が、板状に形成されているが、リッジ状に形成されていればよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用の可能性】
本発明に係る半導体装置は、電流駆動力が向上したフィンＦＥＴとして有用である。
本発明に係る半導体装置の製造方法は、電流駆動力が向上したフィンＦＥＴの製造方法として有用である。
参照符号一覧表
１０  支持基板
１１  基板絶縁層
１２  緩和ＳｉＧｅ層
１３  ソース本体部
１４  ドレイン本体部
１５  フィン部
１５ａ  チャネル領域
１６  歪みＳｉ層
１７  ゲート絶縁膜
１８  ゲート電極
１９  フィン部の側部
２０  フィン部の上部
２１  フィン部の幅
２３  サイドウォール
２４  ソース領域
２５  ドレイン領域
２６  層間絶縁膜
２７  コンタクト
２８  メタル配線
３０  歪みＳｉＧｅ層
３１  部分歪みＳｉ層
３１ａ，３１ｃ  緩和部分
３１ｂ  歪み部分
３３  緩和Ｓｉ層
３４  基板の主面に平行な方向
３５  基板の主面に垂直な方向
１０１  基板
Ｌ  ゲート長
【図１】
2004107452.tif 000003
【図２】
2004107452.tif 000004
2004107452.tif 000005
2004107452.tif 000006
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2004107452.tif 000008
2004107452.tif 000009
2004107452.tif 000010
【図９】
2004107452.tif 000011
【図１０】
2004107452.tif 000012
2004107452.tif 000013
2004107452.tif 000014
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2004107452.tif 000017
2004107452.tif 000018
2004107452.tif 000019
【図１８】
2004107452.tif 000020
2004107452.tif 000021
【手続補正書】
【提出日】平成17年7月11日(2005.7.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の絶縁層と、
前記第１の絶縁層上に形成された島状の半導体からなる第１の本体部と、
前記第１の絶縁層上に形成された島状の半導体からなる第２の本体部と、
前記第１の絶縁層上に前記第１の本体部と前記第２の本体部とを連結するように形成されたリッジ状の連結部と、
前記連結部の長さ方向における少なくとも一部からなるチャネル領域と、
前記チャネル領域の外周を第２の絶縁層を介して覆うように形成されたゲート電極と、
前記第１の本体部と、前記連結部の、該第１の本体部と前記チャネル領域との間の部分とに渡るように形成されたソース領域と、
前記第２の本体部と、前記連結部の、該第２の本体部と前記チャネル領域との間の部分とに渡るように形成されたドレイン領域と、を備え、
前記チャネル領域を構成する半導体が格子歪みを有しており、
前記チャネル領域を構成する半導体は、第１の半導体と、前記第１の半導体にヘテロ接合する該第１の半導体より格子定数の小さい第２の半導体とで構成され、前記第２の半導体が格子歪みを有している、半導体装置。
【請求項２】
前記第１の半導体がシリコン・ゲルマニウムであり、前記第２の半導体がシリコンである、請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体の格子歪みが、０．８％以上でかつ５．０％以下である、請求項２に記載の半導体装置。
【請求項４】
前記第２の半導体の格子歪みが、１．６％以上でかつ４．２％以下である、請求項３に記載の半導体装置。
【請求項５】
前記第１の絶縁層上に格子緩和された前記第１の半導体からなる第１の緩和半導体層が形成され、前記第１の緩和半導体層の側面及び上面に前記第２の半導体がエピタキシャル成長されてなる第１の歪み半導体層が形成されている、請求項１に記載の半導体装置。
【請求項６】
前記第１の半導体中のゲルマニウムの濃度が、１０％以上でかつ６０％以下である、請求項５に記載の半導体装置。
【請求項７】
前記第１の半導体中のゲルマニウムの濃度が、２０％以上でかつ５０％以下である、請求項６に記載の半導体装置。
【請求項８】
前記第１の絶縁層上に格子緩和された前記第２の半導体からなる第２の緩和半導体層が形成され、前記第２の緩和半導体層の上に前記第１の半導体がエピタキシャル成長されてなる第２の歪み半導体層が形成され、前記第２の緩和半導体層と前記第２の歪み半導体層との積層体の側面及び上面に前記第２の半導体がエピタキシャル成長されてなる部分歪み半導体層が形成されている、請求項１に記載の半導体装置。
【請求項９】
前記第２の歪み半導体層中のゲルマニウム濃度が、前記チャネル領域に形成されるチャネルがｎ型である場合には５％以上でかつ１５％以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には５％以上でかつ３０％以下である、請求項８に記載の半導体装置。
【請求項１０】
前記連結部が矩形の断面形状を有し、該連結部の幅に対する高さの比が、前記チャネル領域に形成されるチャネルがｎ型である場合には１以上でかつ１００以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には１以上でかつ１０００以下である、請求項９に記載の半導体装置。
【請求項１１】
前記連結部の幅に対する高さの比が、前記チャネル領域に形成されるチャネルがｎ型である場合には１．１以上でかつ３０．４５以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には１．１５以上でかつ２５．４５以下である、請求項１０に記載の半導体装置。
【請求項１２】
前記連結が矩形の断面形状を有し、該連結部の側面が（１００）面である、請求項１に記載の半導体装置。
【請求項１３】
第１の絶縁層上に、島状の半導体からなる第１の本体部と島状の半導体からなる第２の本体部と前記第１の本体部と前記第２の本体部とを連結するリッジ状の連結部とを形成する工程（Ａ）と、
前記連結部の長さ方向の少なくとも一部からなるチャネル領域の外周を第２の絶縁層を介して覆うようにゲート電極を形成する工程（Ｂ）と、
前記第１の本体部と、前記連結部の、該第１の本体部と前記チャネル領域との間の部分とに渡るようにソース領域を形成し、かつ前記第２の本体部と、前記連結部の、該第２の本体部と前記チャネル領域との間の部分とに渡るようにドレイン領域を形成する工程（Ｃ）とを有し、
前記チャネル領域を構成する半導体が、第１の半導体と、前記第１の半導体より格子定数の小さい第２の半導体とで構成され、
前記工程（Ａ）において、前記第１の絶縁層上に格子緩和された前記第１の半導体からなる第１の緩和半導体層を形成し、その後、前記第１の緩和半導体層の側面及び上面に前記第２の半導体をエピタキシャル成長して第１の歪み半導体層を形成し、それにより、前記チャネル領域を構成する半導体に格子歪みを持たせる、半導体装置の製造方法。
【請求項１４】
前記工程（Ａ）において、前記第１の絶縁層上に格子緩和された前記第２の半導体からなる第２の緩和半導体層を形成し、その後、前記第２の緩和半導体層の上に前記第１の半導体をエピタキシャル成長して第２の歪み半導体層を形成し、その後、前記第２の緩和半導体層と前記第２の歪み半導体層との積層体の側面及び上面に前記第２の半導体をエピタキシャル成長して部分歪み半導体層を形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の半導体がシリコン・ゲルマニウムであり、前記第２の半導体がシリコンである、請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記工程（Ａ）において、ＳＧＯＩ基板を用意し、該ＳＧＯＩ基板の埋め込み酸化膜を前記第１の絶縁層として用い、該ＳＧＯＩ基板のシリコン・ゲルマニウム層を前記第１の半導体の層として用いる、請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記工程（Ａ）において、ＳＯＩ基板のシリコン層上にシリコン・ゲルニウム層をエピタキシャル成長してなる基板を用意し、該基板の埋め込み酸化膜、シリコン層、及びシリコン・ゲルマニウム層を、それぞれ、前記第１の絶縁層、前記第２の半導体の層、及び前記第１の半導体の層として用いる、請求項１６に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、格子歪みを有する半導体層を含んだフィンＦＥＴからなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
市場ではネットワークのユビキタス化及び携帯機器のウェアラブル化に向けて、LSIやメモリのさらなる高速化、高集積化、及び低消費電力化が強く要望されている。国際半導体技術ロードマップ（ITRS2001）によれば、設計ルールの世代交代の加速だけでなく、６５ｎｍノードを越える辺りから新材料及び新構造の導入が加速される。この原因の一つとして、電源電圧のスケーリングやキャリア移動度の劣化等によりこれまでと比べて電流駆動力が得られにくくなったことが挙げられる。これらの課題を解決するため、歪みシリコンやシリコン・ゲルマニウム（ＳｉＧｅ）といったキャリア移動度が高い新材料をチャネルに導入したデバイス（例えば、非特許文献１参照）や、フィンFET（Fin Field Effect transistor （トライゲート）、ダブルゲートと言った三次元的なチャネル構造を有するデバイス(例えば、特許文献１参照)の提案がなされてきた。
【０００３】
シリコン・ゲルマニウムはシリコンに比較してキャリア（正孔）の移動度が高い。このため、電界効果トランジスタのp型チャネルに用いると高速化が実現できる。一方、歪みシリコンは格子歪みが無いシリコンに比較して電子と正孔の移動度が共に高い。よって、電界効果トランジスタのｎ型及びp型チャネルの両方に用いてその性能を向上することが可能であり、微細化によらずに更なる高速化が実現できる。
【特許文献１】特許第2768719号公報
【非特許文献１】J.L.Hoyt、他7名、"Strained Silicon MOSFET Technology", International Electron Device Meeting(IEDM) 2002, P23-26
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、加速する微細化の中で、従来のトランジスタ構造ではショートチャネル効果の抑制が非常に困難になってきている。
【０００５】
ショートチャネル効果とは、ゲートに比べてドレインのチャネルに対する支配力が高まる（具体的にはドレインから伸びる空乏層がチャネルの形成に影響を及ぼす）と顕著になり、トランジスタの閾値が変動し、リーク電流の増大を引き起こす現象をいう。この問題を解決するために提案されたフィンＦＥＴやダブルゲートトランジスタと呼ばれるトランジスタは、チャネルに対するゲートの支配力が高くなるように、チャネルの周りをゲートで三次元的に囲んだような構造を持つ。このため、ゲート電圧はチャネルに対して少なくとも二方向から印加され、ショートチャネル効果を効果的に抑制することができる。同時に、二次元的（平面的）な完全空乏型のデバイスに比べて、ゲートで覆われたチャネル面積が同一素子面積辺り２倍、３倍となるため電流駆動力が増大する。しかしながら、提案されたデバイスはチャネルが従来のシリコンで形成されており、キャリア移動度劣化の観点では駆動力向上の課題は残ったままである。
【課題を解決するための手段】
【０００６】
本発明は、低電圧でも電流駆動力が高くかつ微細化に適した半導体装置及びその製造方法を提供することを目的としている。
【０００７】
この目的を達成するため、本発明に係る半導体装置は、第１の絶縁層と、前記第１の絶縁層上に形成された島状の半導体からなる第１の本体部と、前記第１の絶縁層上に形成された島状の半導体からなる第２の本体部と、前記第１の絶縁層上に前記第１の本体部と前記第２の本体部とを連結するように形成されたリッジ状の連結部と、前記連結部の長さ方向における少なくとも一部からなるチャネル領域と、前記チャネル領域の外周を第２の絶縁層を介して覆うように形成されたゲート電極と、前記第１の本体部と、前記連結部の、該第１の本体部と前記チャネル領域との間の部分とに渡るように形成されたソース領域と、前記第２の本体部と、前記連結部の、該第２の本体部と前記チャネル領域との間の部分とに渡るように形成されたドレイン領域と、を備え、前記チャネル領域を構成する半導体が格子歪みを有している。
【０００８】
このような構成とすると、チャネル領域を構成する半導体層が格子歪みを有しているため、キャリア移動度が高いチャネルを形成し、電流駆動力が向上する。また、ゲート電極が、格子歪みを持つリッジ状のチャネル領域を立体的に覆うように形成されているため、チャネルへのゲートの支配力が高まり、ショートチャネル耐性が向上する。加えて、電流電圧特性の立ち上がり(サブスレッショルドスロープ)が急峻となり、少しの電圧でより高い電流値が得られる。つまり、低電圧でも電流駆動力が高く、微細化に強い半導体装置を得ることができる。
【０００９】
前記チャネル領域を構成する半導体は、第１の半導体と、前記第１の半導体にヘテロ接合する該第１の半導体より格子定数の小さい第２の半導体とで構成され、前記第２の半導体が格子歪みを有していてもよい。
【００１０】
前記第１の半導体がシリコン・ゲルマニウムであり、前記第２の半導体がシリコンであってもよい。このような構成とすると、チャネルが形成される歪みシリコンは電子及び正孔共に高い移動度を持つので、電流の高駆動力化が可能となる。また、本発明に係る半導体装置を用いてnチャネル及びｐチャネルのトランジスタを作製してＣＭＯＳ（相補型トランジスタ）を形成すると、高集積化が可能で且つ、低電圧で高速に動作させることができる。
【００１１】
前記第２の半導体の格子歪みが、０．８％以上でかつ５．０％以下であることが好ましい。
【００１２】
前記第２の半導体の格子歪みが、１．６％以上でかつ４．２％以下であることがより好ましい。
前記第１の絶縁層上に格子緩和された前記第１の半導体からなる第１の緩和半導体層が形成され、前記第１の緩和半導体層の側面及び上面に前記第２の半導体がエピタキシャル成長されてなる第１の歪み半導体層が形成されていてもよい。
前記第１の半導体中のゲルマニウムの濃度が、１０％以上でかつ６０％以下であることが好ましい。
【００１３】
前記第１の半導体中のゲルマニウムの濃度が、２０％以上でかつ５０％以下であることがより好ましい。
前記第１の絶縁層上に格子緩和された前記第２の半導体からなる第２の緩和半導体層が形成され、前記第２の緩和半導体層の上に前記第１の半導体がエピタキシャル成長されてなる第２の歪み半導体層が形成され、前記第２の緩和半導体層と前記第２の歪み半導体層との積層体の側面及び上面に前記第２の半導体がエピタキシャル成長されてなる部分歪み半導体層が形成されていてもよい。
【００１４】
前記第２の歪み半導体層中のゲルマニウム濃度が、前記チャネル領域に形成されるチャネルがｎ型である場合には５％以上でかつ１５％以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には５％以上でかつ３０％以下であることが好ましい。
【００１５】
前記連結部が矩形の断面形状を有し、該連結部の幅に対する高さの比が、前記チャネル領域に形成されるチャネルがｎ型である場合には１以上でかつ１００以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には１以上でかつ１０００以下であることが好ましい。
【００１６】
前記連結部の幅に対する高さの比が、前記チャネル領域に形成されるチャネルがｎ型である場合には１．１以上でかつ３０．４５以下であり、前記チャネル領域に形成されるチャネルがｐ型である場合には１．１５以上でかつ２５．４５以下であることがより好ましい。
【００１７】
前記連結部が矩形の断面形状を有し、該連結部の側面が（１００）面であってもよい。
また、本発明に係る半導体装置の製造方法は、第１の絶縁層上に、島状の半導体からなる第１の本体部と島状の半導体からなる第２の本体部と前記第１の本体部と前記第２の本体部とを連結するリッジ状の連結部とを形成する工程（Ａ）と、前記連結部の長さ方向の少なくとも一部からなるチャネル領域の外周を第２の絶縁層を介して覆うようにゲート電極を形成する工程（Ｂ）と、前記第１の本体部と、前記連結部の、該第１の本体部と前記チャネル領域との間の部分とに渡るようにソース領域を形成し、かつ前記第２の本体部と、前記連結部の、該第２の本体部と前記チャネル領域との間の部分とに渡るようにドレイン領域を形成する工程（Ｃ）とを有し、前記工程（Ａ）において、前記チャネル領域を構成する半導体に格子歪みを持たせる。
【００１８】
このような構成とすると、立体的構造上に歪みを有するチャネル半導体層を形成でき、キャリア移動度が高いチャネルに対してゲートの支配力を高める半導体装置を製造することができる。その結果、低電圧でも電流駆動力が高く、微細化に強い半導体装置を得ることができる。
【００１９】
前記チャネル領域を構成する半導体が、第１の半導体と、前記第１の半導体より格子定数の小さい第２の半導体とで構成されていてもよい。
【００２０】
前記工程（Ａ）において、前記第１の絶縁層上に格子緩和された前記第１の半導体からなる第１の緩和半導体層を形成し、その後、前記第１の緩和半導体層の側面及び上面に前記第２の半導体をエピタキシャル成長して第１の歪み半導体層を形成してもよい。
【００２１】
前記工程（Ａ）において、前記第１の絶縁層上に格子緩和された前記第２の半導体からなる第２の緩和半導体層を形成し、その後、前記第２の緩和半導体層の上に前記第１の半導体をエピタキシャル成長して第２の歪み半導体層を形成し、その後、前記第２の緩和半導体層と前記第２の歪み半導体層との積層体の側面及び上面に前記第２の半導体をエピタキシャル成長して部分歪み半導体層を形成してもよい。
【００２２】
前記第１の半導体がシリコン・ゲルマニウムであり、前記第２の半導体がシリコンであってもよい。
前記工程（Ａ）において、ＳＧＯＩ基板を用意し、該ＳＧＯＩ基板の埋め込み酸化膜を前記第１の絶縁層として用い、該ＳＧＯＩ基板のシリコン・ゲルマニウム層を前記第１の半導体の層として用いてもよい。このような構成とすると、チャネルの一部が歪みシリコンで構成される半導体装置を簡易に作成することができる。
【００２３】
前記工程（Ａ）において、ＳＯＩ基板のシリコン層上にシリコン・ゲルニウム層をエピタキシャル成長してなる基板を用意し、該基板の埋め込み酸化膜、シリコン層、及びシリコン・ゲルマニウム層を、それぞれ、前記第１の絶縁層、前記第２の半導体の層、及び前記第１の半導体の層として用いてもよい。このような構成とすると、チャネルの一部が歪みシリコンで構成される半導体装置の作製難度を低減することができる。
【００２４】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２５】
本発明は上記のような構成を有し、半導体装置において電流駆動力が向上するという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置の概略の構成を模式的に示す斜視図である。
【００２７】
図１に示すように、本実施の形態の半導体装置は、フィンＦＥＴで構成されており、主要な構成要素として、ソース本体部（第１の本体部）１３、ドレイン本体部（第２の本体部）１４、フィン部（連結部）１５、ゲート絶縁膜（第２の絶縁層）１７及びゲート電極１８を有している。なお、図１では、シリサイド層及び層間絶縁膜、配線等の図示が省略されている。
【００２８】
ソース本体部１３及びドレイン本体部１４は直方体状に形成され、基板絶縁層１１の上に互い対向するように配置されている。ソース本体部１３とドレイン本体部１４とに両端が接続されかつ互いに間隔を有するようにして、複数（ここでは３つ）の板状のフィン部１５が基板絶縁層（第１の絶縁層）１１上に立設されている。そして、各フィン部１５の中央部(以下、チャネル領域という)１５ａの側面及び上面を覆うようにゲート絶縁１７が形成されている。そして、３つのフィン部１５のチャネル領域１５ａの側面及び上面を、ゲート絶縁１７を介して覆い、３つのフィン部１５の間の空間を埋め、かつ平面視において３つのフィン部１５に直交して延びるようにゲート電極１８が基板絶縁層１１の上に形成されている。ゲート電極１８の側面はサイドウォール２３によって覆われている。また、ソース本体部１３及びドレイン本体部１４の側面のフィン部１５との接続部分以外の部分、及びフィン部１５の側面のゲート絶縁膜１７によって覆われていない部分もサイドウォール２３によって覆われている。ソース本体部１３及びドレイン本体部１４の上面には、各フィン１５に対応するように３つのコンタクト２７がそれぞれ形成されている。また、ゲート電極１８のゲート幅方向（フィン部１５に直交する方向）の端部の上面にもコンタクト２７が形成されている。
【００２９】
図２は図１の半導体装置の構成を示す平面図、図３−Ａ〜図３−Ｃはそれぞれ図２のIIIA−IIIA線断面図、IIIB−IIIB線断面図、及びIIIC−IIIC線断面図である。なお、図３−Ａ〜図３−Ｃは、図２の平面図に対して、水平方向（基板１０１の主面に平行な方向）における寸法を適宜縮小又は拡大して描かれている。
【００３０】
図２及び図３−Ａ〜図３−Ｃに示すように、本実施の形態の半導体装置は、半導体基板１０１を有している。半導体基板１０１は、シリコン等からなる支持基板１０上に酸化膜層からなる基板絶縁層１１（約400nm以下）が形成されて構成されている。
フィン部１５においては、該フィン部１５の長さ方向（基板１０１の主面に平行な方向）の中央部（チャネル領域）１５ａに位置するように、基板絶縁層１１上に、格子緩和したシリコン・ゲルマニウム層（以下、緩和ＳｉＧｅ層という）１２が形成されている。緩和ＳｉＧｅ層１２は、全体として、上下方向（基板１０１の厚み方向）に延びる４角柱状に形成されている。緩和ＳｉＧｅ層１２のゲルマニウム濃度は１０％以上でかつ６０％以下が好ましく、２０％以上でかつ５０％以下がより好ましい。また、緩和ＳｉＧｅ層１２の高さは、略３０ｎｍ以上でかつ略１００ｎｍ以下が好ましい。
【００３１】
この４角柱状の緩和ＳｉＧｅ層１２の側面及び上面を覆うように引っ張り歪みを有するシリコン層（以下、歪みＳｉ層という）１６が形成されている。歪みＳｉ層１６の厚みは略５ｎｍ以上でかつ略５０ｎｍ以下が好ましい。また、歪みＳｉ層１６の歪みは、０．８％以上でかつ５．０％以下が好ましく、１．６％以上でかつ４．２％以下がより好ましい。ここで、歪みＳｉ層１６の歪みはＳｉの格子定数に対するパーセンテージで表されている。
【００３２】
ソース本体部１３、ドレイン本体部１４は、フィン部１５の緩和ＳｉＧｅ層１２及び歪みＳｉ層１６とそれぞれ同時に形成された緩和ＳｉＧｅ層及び歪みＳｉ層で構成されている。また、フィン部１５のチャネル領域１５ａ以外の部分（以下、非チャネル領域という）も緩和ＳｉＧｅ層１２及び歪みＳｉ層１６とそれぞれ同時に形成された緩和ＳｉＧｅ層及び歪みＳｉ層構成されている。そして、ソース本体部１３、ドレイン本体部１４、及びフィン部１５の第２部分の緩和ＳｉＧｅ層及び歪みＳｉ層には、高濃度のドーパント不純物が導入され、該緩和ＳｉＧｅ層及び歪みＳｉ層は、それぞれ、縮退したシリコン・ゲルマニウム層及びシリコン層となっている。そして、ソース本体部１３とフィン部１５の非チャネル領域のソース本体部１３に繋がった部分とがソース領域２４を構成し、ドレイン本体部１４とフィン部１５の非チャネル領域のドレイン本体部１４に繋がった部分とがドレイン領域２５を構成している。
【００３３】
ゲート絶縁膜１７は、フィン部１５において、チャネル領域１５ａの歪みＳｉ層１６と、非チャネル領域の、該歪みＳｉ層１６の両側に位置する部分とを覆うように形成されている。ゲート絶縁膜１７は、例えば酸窒化膜(厚み：約１〜５ｎｍ)もしくは高誘電率絶縁膜であるＨｆＯ２膜（厚み：約３０ｎｍ以下）で構成されている。
【００３４】
ゲート電極１８は、フィン部１５において、歪みＳｉ層１６の上方に位置するようにして、ゲート絶縁膜１７上に形成されている。ゲート電極１８の厚みは約５０〜１５０ｎｍである。ゲート電極18は、例えば、高濃度のドーパント不純物が導入され、縮退させたポリシリコン又はポリシリコンゲルマニウムで構成されている。
【００３５】
上記のような構成により、図３−Ａに示すように、使用時においては、フィン部１５の両側部１９と上部２０に位置する歪みＳｉ層１６によってチャネルが形成される。
フィン部１５の幅２１は、約１５ｎｍ以上１００ｎｍの範囲であるのが好ましく、かつ印加されるゲート電圧によって完全に空乏化されることが望ましい。具体的には、歪みＳｉ層１６の幅（フィン部１５の幅）２１の１／２が、ゲート長Ｌ（図３−Ｂ参照）の約１／３以下となるように、フィン部１５及びゲート電極１８の寸法を設定することが望ましい。
【００３６】
これにより、ゲート電極１８に印加されるゲート電圧のチャネルに対する支配力が高まり、ショートチャネル効果を抑制することができる。加えて、理想的なサブスレッショルド特性（サブスレッショルド係数＝６０ｍｅＶ／decade）を得ることができ、低電圧でより多くの電流駆動力を得ることができる。
【００３７】
ゲート電極１８、ソース領域２４、及びドレイン領域２５の上面には、例えば-ＣｏやＮｉを用いてシリサイド膜２２が形成されている。
【００３８】
サイドウォール２３は、フィン部１５においては、ゲート電極１８の両側面を覆うように、ゲート絶縁層１７の上に形成されている。また、既述のように、サイドウォール２３は、ゲート電極１８の側面、ソース本体部１３及びドレイン本体部１４の側面の特定部分、並びにフィン部１５の側面の特定部分を覆うように形成されているので、自己整合的にシリサイド膜２２を形成することができる。
ゲート電極１８、ソース領域２４、及びドレイン領域２５に導入されるドーパント不純物の種類は、ｎチャネルＦＥＴでは例えば、燐（P）や砒素（As）が用いられ、ｐチャネルＦＥＴでは例えば、ボロン（B）が用いられる。ソース領域２４、及びドレイン領域２５に導入されるドーパント不純物は、濃度が、深さ方向（基板１０１の厚み方向）において基板絶縁層１１との界面まで同程度の高濃度（１×１０１９ｃｍ−３以上）に保たれるよう導入することが望ましい。
【００３９】
これにより、フィン部１５の上部２０だけでなく両側部１９に形成されるチャネルとソース領域２４及びドレイン領域２５との距離も近くなるため、寄生抵抗が小さくなる。
また、ゲート電極１８に導入されるドーパント不純物は、フィン部１５の間に位置する部分において、濃度が、深さ方向（基板１０１の厚み方向）において基板絶縁層１１との界面まで同程度の高濃度（１×１０１９ｃｍ−３以上）に保たれるよう導入することが望ましい。これにより、ゲート電圧をフィン部１５の側部１９全体に均一に印加することができ、該側部１９の基板絶縁層１１近傍部分にも確実にチャネルを形成することができる。
基板１０１には、シリサイド膜２２及びサイドウォール２３で覆われた、ソース電極本体部１３、ドレイン本体部１４、フィン部１５、ゲート絶縁膜１７、及びゲート電極１８を覆うように層間絶縁膜２６が形成されている。そして、層間絶縁膜２６の表面からこれを貫通して、ソース本体部１３、ドレイン本体部１４、及びゲート電極１８の上のシリサイド膜２２に至るように、コンタクトホールが形成され、このコンタクトホールを、例えばW等のメタルプラグで埋め込むようにしてコンタクト２７が形成されている。そして、層間絶縁膜２６の表面にコンタクト２７の上端に接続するように-ＡlやCu等からなるメタル配線２８が形成されている。これにより、ゲート電極１８、ソース領域24、及びドレイン電極２５に、それぞれ、メタル配線２８及びコンタクト２７を介して、独立して電圧を印加することができる。
【００４０】
次に、以上のように構成された半導体装置の製造方法を説明する。
【００４１】
図４−Ａ〜図８−Ｃは、図１の半導体装置の製造方法における工程を示す図である。ここで、図４−Ａは平面図、図４−Ｂは図４−ＡのIVB−IVB線断面図、図４−Ｃは図４−ＡのIVC−IVC線断面図、図５−Ａは平面図、図５−Ｂは図５−ＡのVB−VB線断面図、図５−Ｃは図５−ＡのVC−VC線断面図、図６−Ａは平面図、図６−Ｂは図６−ＡのVIB−VIB線断面図、図６−Ｃは図６−ＡのVIC−VIC線断面図、図７−Ａは平面図、図７−Ｂは図７−ＡのVIIB−VIIB線断面図、図７−Ｃは図７−ＡのVIIC−VIIC線断面図、図８−Ａは平面図、図８−Ｂは図８−ＡのVIIIB−VIIIB線断面図、図８−Ｃは図８−ＡのVIIIC−VIIIC線断面図である。
【００４２】
図４−Ａ〜図４−Ｃの工程において、半導体基板１０１を用意する。半導体基板１０１として、例えば、シリコン層１０（支持基板）、埋め込み酸化膜（基板絶縁層（厚み：約４００ｎｍ以下））、及び埋め込み酸化膜上に形成され格子緩和したシリコン・ゲルマニウム層１２’（ゲルマニウム濃度１０〜５０％、厚み約３０〜１００ｎｍ）で構成されるＳＧＯＩ基板（Silicon Germanium on Insulator）を使用する。
【００４３】
次に、図５−Ａ〜図５−Ｃの工程において、まず、素子領域を定義する。具体的には、パターニングされたレジストマスク、もしくはプラズマCVD（Chemical Vapor Deposition）法等で堆積されたシリコン酸化膜などをハードマスクとして格子緩和したシリコン・ゲルマニウム層１２’に対しドライエッチングを行い、最終的にソース本体部１３となる直方体状の部分（以下、緩和ＳｉＧｅソース本体部という）１２’ａと、最終的にドレイン本体部１４となる直方体状の部分（以下、緩和ＳｉＧｅドレイン本体部という）１２’ｂと、最終的にフィン部１５となる３つの板状の部分（以下、緩和ＳｉＧｅフィン部という）１２’ｃとを形成する。ここで、緩和ＳｉＧｅソース本体部１２’ａと緩和ＳｉＧｅドレイン本体部１２’ｂとは対向するように形成され、３つの緩和ＳｉＧｅフィン部１２’ｃは、緩和ＳｉＧｅソース本体部１２’ａと緩和ＳｉＧｅドレイン本体部１２’ｂとを接続するように形成される。これにより、基板１０１上に素子領域が定義される。
【００４４】
次に、図６−Ａ〜図６−Ｃの工程において、上記のように定義されえた素子領域の表面全体に、UHV-ＣVD（Ultra High Vacuum-Ｃhemical Vapor Deposition）法を用いて、シリコン膜を５００〜６５０℃の温度でエピタキシャル成長することにより、引っ張り歪みを有する歪みシリコン膜１６’を約１０〜５０ｎｍの厚みに形成する。これにより、緩和ＳｉＧｅソース本体部１２’ａ、緩和ＳｉＧｅドレイン本体部１２’ｂ、及び３つの緩和ＳｉＧｅフィン部１２’ｃの上面及び側面に、歪みシリコン膜１６’が形成される。その結果、緩和ＳｉＧｅソース本体部１２’ａとその上面及び側面に形成された歪シリコン膜１６’とでソース本体部１３が形成され、緩和ＳｉＧｅドレイン本体部１２’ｂとその上面及び側面に形成された歪シリコン膜１６’とでドレイン本体部１４が形成され、緩和ＳｉＧｅフィン部１２’ｃとその上面及び側面に形成された歪シリコン膜１６’とでフィン部１５が形成される。
【００４５】
次に、図７−Ａ〜図７−Ｃの工程において、歪みシリコン膜１６’の全面にわたって、例えば、８００℃〜１０００℃の温度で短時間の急速熱酸化を行い、最終的にゲート絶縁膜１７となるシリコン酸化膜１７’を１〜５ｎｍの厚みに形成する。ここで、シリコン酸化膜１７’に代えて、酸化膜にプラズマ窒化を行って酸窒化膜を形成し、あるいはスパッタ等により高誘電率絶縁膜であるHｆO２などを形成してもよい。
【００４６】
次に、シリコン酸化膜１７’上に、最終的にゲート電極１８となる導電膜を形成する。例えば、シリコン酸化膜１７’が形成された半導体基板１０１の全面にわたってポリシリコン膜をＬＰ-ＣＶＤ（Low Pressure-Ｃhemical Vapor Deposition）法により５０〜２００ｎｍの厚みに形成し、イオン注入等によりドーパント不純物を５×１０１９ｃｍ−３以上の高濃度に導入した後、８００℃〜１０００℃で短時間、窒素雰囲気意中で急速熱処理を施してドーパント不純物の活性化を行う。
【００４７】
その後、パターニングされたレジストマスク、もしくはプラズマＣＶＤ（Chemical Vapor Deposition）法等で堆積されたシリコン酸化膜などをハードマスクとしてドライエッチングを行うことにより、縮退したポリシリコン層で形成されたゲート電極１８を形成する。
【００４８】
ここで注意すべきことは、図７−Ｂに示すように、ゲート電極１８は、各フィン部１５の間において、基板絶縁層１１に達するように確実に埋め込むよう形成することと、ドライエッチング後にポリシリコン残渣が
ソース本体部１３及びドレイン本体部１４の側面に残存しないようにすることである。例えば、ポリシリコンのドライエッチングにおいて、異方性が強いエッチング条件でメインのエッチングを行った後、等方性が強いエッチング条件でオーバーエッチングを行い、ソース本体部１３及びドレイン本体部１４の側面にサイドウォール状にポリシリコンが残ることを防ぐことも有効である。
【００４９】
この後、図８−Ａ〜図８−Ｃの工程において、通常のＣＭＯＳプロセスを用いて、シリコン酸化膜などからなるサイドウォール２３をゲート電極１８の側面、ソース本体部１３及びドレイン本体部１４の側面の特定部分、並びにフィン部１５の側面の特定部分を覆うように形成し、その後、ソース本体部１３及びドレイン本体部１４と、フィン部１５の非チャネル領域にドーパント不純物をイオン注入して急速熱処理することにより、ソース領域２４及びドレイン領域２５を形成する。これにより、フィン部１５のチャネル領域１５ａに、緩和ＳｉＧｅ層１２及び歪みＳｉ層１６が形成される。その後-ＣoもしくはNi等を用いて、ゲート電極１８、ソース領域２４及びドレイン領域２５の上面にシリサイド膜２２を形成する。
【００５０】
次に、図２及び図３−Ａ〜図Ｃに示すように、シリサイド膜２２が形成された基板１０１の全面にシリコン酸化膜などからなる層間絶縁膜２６を形成してこれをＣＭＰ(Chemical Mechanical Polishing)により平坦化し、その後、層間絶縁膜２６を貫通するＷ等のメタルプラグからなるコンタクト２７を形成し、その後、層間絶縁膜２６の表面に、コンタクト２７の上端に接続するようにCuもしくはAlからなるメタル配線２８を形成する。かくして、フィンＦＥＴが完成される。
【００５１】
ただし、ソース領域２４及びドレイン領域２５へのイオン注入は、ソース領域２４及びドレイン領域２５の深さ方向において、不純物濃度が５×１０１９ｃｍ−３以上の高濃度で均一になるように注入エネルギーを調整することが望ましい。
【００５２】
次に、以上のように構成され製造された半導体装置の動作を図３−Ａ〜図３−Ｃ及び図９を用いて説明する。図９は、ゲート電圧−ドレイン電流特性を、本実施の形態の半導体装置と従来例とを対比して示すグラフである。
【００５３】
図３−Ａ〜図３−Ｃにおいて、例えば、ソース領域２４を接地し、ドレイン領域２５にドレイン電圧Ｖｄを印加し、ゲート電極に閾値電圧以上のゲート電圧Ｖｇを印加すると、歪みＳｉ層１６にチャネルが形成され、該チャネルを通じてソース領域２４とドレイン領域２５との間にドレイン電流Ｉｄが流れる。ここで、本実施の形態の半導体装置では、チャネルが形成される半導体層が歪みＳｉ層１６で構成されているので、その高いキャリア移動度により、図９に示すように、従来例に比べて、電流駆動力が向上する。本実施の形態では、例えば、緩和ＳｉＧｅ層１２のゲルマニウム濃度が約３０％の場合、その上に形成された歪みシリコン１６では、従来の無歪みＳｉ層と比べて約６０〜８０％、電子の実効移動度が向上することが期待できる。
【００５４】
さらに、本実施の形態では、フィン部１５の上部２０及び側部１９に形成された歪みＳｉ層１６からなる立体的チャネル構造をゲート電極１８で囲むように構成されているので、チャネルに対するゲート電極１８の支配力が向上し、それにより、低電圧でも高い電流駆動力が得られるとともに、ショートチャネル効果が抑制される。このため、微細化に適したデバイスとなる。
［第１の実施例］
以下、第１の実施例である半導体装置及びその製造方法を、図４−Ａ〜図８−Ｃを用いて説明する。
【００５５】
図４−Ａ〜図４−Ｃの工程において、半導体基板１０１を用意する。半導体基板１０１として、シリコン層１０、埋め込み酸化膜（基板絶縁層：（厚み：約４００ｎｍ以下））、及び埋め込み酸化膜上に形成され格子緩和したシリコン・ゲルマニウム層１２’（ゲルマニウム濃度３０％、厚み１００ｎｍ）で構成されるＳＧＯＩ基板（Silicon Germanium on Insulator）を使用する。
【００５６】
次に、図５−Ａ〜図５−Ｃの工程において、まず、素子領域を定義する。具体的には、プラズマCVD（Chemical Vapor Deposition）法を用いて約６００℃で基板全面にわたって堆積されたシリコン酸化膜を、レジストマスクを用いたドライエッチングによりパターニングし、ハードマスクを形成する。ハードマスクはあらかじめ大きなサイズで作製しておき、エッチングレートが良く制御された希釈弗化水素酸によるウェットエッチングによって露光限界以下のサイズに調整することができる。
【００５７】
このハードマスクを用いて格子緩和したシリコン・ゲルマニウム層１２’に対しドライエッチングを行い、緩和ＳｉＧｅソース本体部１２’ａと、緩和ＳｉＧｅドレイン本体部１２’ｂと、緩和ＳｉＧｅフィン部（幅は約３０ｎｍ）１２’ｃとを形成する。ここで、緩和ＳｉＧｅソース本体部１２’ａと緩和ＳｉＧｅドレイン本体部１２’ｂとは対向するように形成され、３つの緩和ＳｉＧｅフィン部１２’ｃは、緩和ＳｉＧｅソース本体部１２’ａと緩和ＳｉＧｅドレイン本体部１２’ｂとを接続するように形成される。これにより、基板１０１上に素子領域が定義される。
次に、弗化水素酸によるウェットエッチングを行ってエッチングマスクを全て除去した後、ウエハ洗浄を行って基板１０１の表面を清浄化する。
【００５８】
次に、図６−Ａ〜図６−Ｃの工程において、上記のように定義されえた素子領域の表面全体に、ＵＨＶ-ＣＶＤ法を用いて、シリコン膜を６００℃の温度でエピタキシャル成長することにより、引っ張り歪みを有する歪みシリコン膜１６’を約１５ｎｍの厚みに形成する。これにより、緩和ＳｉＧｅソース本体部１２’ａ、緩和ＳｉＧｅドレイン本体部１２’ｂ、及び３つの緩和ＳｉＧｅフィン部１２’ｃの上面及び側面に、歪みシリコン膜１６’が形成される。その結果、緩和ＳｉＧｅソース本体部１２’ａとその上面及び側面に形成された歪シリコン膜１６’とでソース本体部１３が形成され、緩和ＳｉＧｅドレイン本体部１２’ｂとその上面及び側面に形成された歪シリコン膜１６’とでドレイン本体部１４が形成され、緩和ＳｉＧｅフィン部１２’ｃとその上面及び側面に形成された歪シリコン膜１６’とでフィン部１５が形成される。
【００５９】
次に、図７−Ａ〜図７−Ｃの工程において、歪みシリコン膜１６’の全面にわたって、約８５０℃の温度で短時間の急速熱酸化を行い、シリコン酸化膜１７’を２ｎｍの厚みに形成する。
【００６０】
次に、シリコン酸化膜１７’上に、最終的にゲート電極１８となるポリシリコン膜をＬＰ-ＣＶＤ法により１５０ｎｍの厚みに形成し、燐イオン(P+)のイオン注入（１０ｋｅＶ程度、ドーズ量４×１０１９ｃｍ−３程度）を行って、燐イオンを１×１０１９ｃｍ−３以上の高濃度に導入する。
【００６１】
その後、プラズマＣＶＤ法で堆積されたシリコン酸化膜にレジストをマスクとしたドライエッチングを行ってパターニングし、シリコン酸化膜のハードマスクをポリシリコン膜上に形成する。このハードマスクを用いてポリシリコン膜のドライエッチングを行うことにより、縮退したポリシリコン層で形成されたゲート電極１８（ゲート長約９０ｎｍ）を得る。
【００６２】
ここで注意すべきことは、図８−Ｂに示すように、ゲート電極１８は基板絶縁層（埋め込み酸化膜）１１まで確実に埋め込まれるように形成することと、ドライエッチング後にポリシリコン残渣がソース本体部１３及びドレイン本体部１４の側面に無いようにすることである。ポリシリコンのドライエッチングにおいて、異方性が強いエッチング条件でメインのエッチングを行い、ポリシリコン膜の終端検出を行った後、メインのエッチング条件よりもチャンバー内のガス圧を高くし、等方性が強いエッチング条件でオーバーエッチングを行い、ソース本体部１３及びドレイン本体部１４の側面にサイドウォール状にポリシリコンが残ることを防ぐ。
【００６３】
以降の工程は、一般的なＣＭＯＳプロセスを用いることが可能である。図８−Ａ〜図８−Ｃに示すように、シリコン酸化膜を堆積した後全面エッチバックを行ってサイドウォール２３（サイドウォール幅約５０ｎｍ）を形成する。その後、レジストパターンをマスクとして砒素イオン（As+）を約３５ｋｅＶでドーズ量４×１０１５ｃｍ−２程度のイオン注入を行い、レジストマスクを完全に除去した後、約９５０℃で約１５秒、窒素雰囲気意中の急速熱処理を施してゲート電極１８中の燐及びソース領域２４及びドレイン領域２５中の砒素の活性化を行い、高濃度に縮退したゲート電極１８及びソース領域２４及びドレイン領域２４を形成する。
【００６４】
この時、ソース及びドレイン領域２４，２５の深さ方向において、不純物濃度が５×１０１９ｃｍ−３以上の高濃度でほぼ均一になるようにソース及びドレイン領域２４，２５が形成されている。次に-Ｃｏ膜をスパッタ法で全面に約１５ｎｍ堆積し、1回目の窒素雰囲気中、急速熱処理（約５００℃、３０秒程度）でゲート電極１８、ソース及びドレイン領域２４，２５上にＣｏシリサイド膜（Ｃｏ２Ｓｉ又はＣｏＳｉ）を形成し、洗浄を行って酸化膜上に付着した不要なＣｏ膜を完全に除去する。
【００６５】
続いて２回目の窒素雰囲気中、急速熱処理（約８５０℃、３０秒程度）でより低抵抗なＣｏシリサイド膜２２（Ｃｏ２Ｓｉ）をゲート電極１８、ソース及びドレイン領域２４，２５上にのみ形成する。次に、図２及び図３−Ａ〜図３−Ｃに示すように、シリコン酸化膜からなる層間絶縁膜２６を約５００ｎｍの厚みに基板全面にわたって形成し-ＣＭＰによる平坦化を行う。
【００６６】
その後、層間絶縁膜２６にコンタクトホールをドライエッチングで形成し、タングステン（W）のメタルプラグ２７を埋め込み、その上にＣＵもしくはＡｌのメタル配線２８を形成し、ゲート電極１８、ソース領域２４、ドレイン領域２５をそれぞれ独立に電圧制御できるようにしてｎチャネル型のＦＥＴを完成させる。
【００６７】
本実施例１によって形成されたｎチャネル型ＦＥＴは、歪みシリコン層１６にチャネルが形成されるため、電子の実効移動度が高くなり、電流駆動力が向上する。さらに、図３−Ａに示すように、格子緩和したシリコン・ゲルマニウム層１２の上面及び側面に形成される歪みシリコン層１６からなる立体的チャネル構造をゲート電極１８で囲んだ構造によるゲートの支配力強化により、低電圧でも高い電流駆動力を示し、ショートチャネル効果が抑制できるため、微細化に適したデバイスと言える。
【００６８】
なお、実施例１ではｎチャネル型ＦＥＴの構造及び製造方法を示したが、ドーパント不純物の極性を反対にすることで、ｐチャネル型ＦＥＴの構造及び製造方法が同様に得られる。さらに、ｎチャネル型ＦＥＴとpチャネル型ＦＥＴとを用いて相補型のＦＥＴを得ることができる。
（第２の実施の形態）
図１０は本発明の第２の実施の形態に係る半導体装置の構成を示す平面図、図１１−Ａ〜図１１−Ｃはそれぞれ図１０のXIA−XIA線断面図、XIB−XIB線断面図、及びXIC−XIC線断面図である。なお、図１１−Ａ〜図１１−Ｃは、図１０の平面図に対して、水平方向（基板１０１の主面に平行な方向）における寸法を適宜縮小又は拡大して描かれている。また、図１０及び図１１−Ａ〜図１１−Ｃにおいて、図２及び図３−Ａ〜図３−Ｃと同一符号は同一又は相当する部分を示す。
【００６９】
本実施の形態は第１の実施形態と以下の点が異なる。第１点は、第１の実施の形態１の緩和ＳｉＧｅ層１２が、歪みを有しないシリコン層（以下、緩和Ｓｉ層という）３３とこの緩和Ｓｉ層３３上に形成された歪みを有するシリコン・ゲルマニウム層（以下、歪みＳｉＧｅ層という）３０で置換されている点である。第２点は、第２の実施の形態の歪みＳｉ層１６が、歪みＳｉＧｅ層３０の側面に形成された部分３１ｂにのみ歪みを有するシリコン層（以下、部分歪みＳｉ層という）３１で置換されている点である。その他の点は、第１の実施の形態と同様である。
【００７０】
具体的には、フィン部１５において、チャネル領域１５ａに位置するように、基板絶縁層１１上に、緩和Ｓｉ層３３が形成され、この緩和Ｓｉ層３３上に歪みＳｉＧｅ層３０が形成されている。この緩和Ｓｉ層３３及び歪みＳｉＧｅ層３０からなる積層体は、全体として、上下方向に延びる４角柱状に形成されている。
【００７１】
歪みＳｉＧｅ層３０のゲルマニウム濃度の好ましい範囲については後述する。また、緩和Ｓｉ層３３及び歪みＳｉＧｅ層３０からなる積層体の高さは、略３０ｎｍ以上でかつ略１００ｎｍ以下が好ましい。
【００７２】
この４角柱状の緩和Ｓｉ層３３及び歪みＳｉＧｅ層３０からなる積層体の側面及び上面を覆うように部分歪みＳｉ層３１が形成されている。部分歪みＳｉ層３１の厚みは略５ｎｍ以上でかつ略５０ｎｍ以下が好ましい。部分歪みＳｉ層３１は、歪みＳｉＧｅ層３０の上面に形成され歪みを有しない第１の緩和部分３１ａと、歪みＳｉＧｅ層３０の側面に形成され引っ張り歪みを有する歪み部分３１ｂと、緩和Ｓｉ層３３の側面に形成され歪みを有しない第２の緩和部分３１ｃとで構成されている。ここで、部分歪みＳｉ層３１の歪み部分３１ｂの歪みは、０．８％以上でかつ５．０％以下が好ましく、１．６％以上でかつ４．２％以下がより好ましい。ここで、歪み部分３１ｂの歪みはＳｉの格子定数に対するパーセンテージで表されている。
【００７３】
ソース本体部１３、ドレイン本体部１４は、フィン部１５の緩和Ｓｉ層３３、歪みＳｉＧｅ層３０、及び部分歪みＳｉ層３１とそれぞれ同時に形成された緩和Ｓｉ層、歪みＳｉＧｅ層、及び部分歪みＳｉ層で構成されている。また、フィン部１５の非チャネル領域も、チャネル領域１５ａの緩和Ｓｉ層３３、歪みＳｉＧｅ層３０、及び部分歪みＳｉ層３１とそれぞれ同時に形成された緩和Ｓｉ層、歪みＳｉＧｅ層、及び部分歪みＳｉ層で構成されている。そして、ソース本体部１３、ドレイン本体部１４、及びフィン部１５の第２部分の緩和Ｓｉ層、歪みＳｉＧｅ層、及び部分歪みＳｉ層には、高濃度のドーパント不純物が導入され、緩和Ｓｉ層、歪みＳｉＧｅ層、及び部分歪みＳｉ層は、縮退したシリコン層又はシリコン・ゲルマニウム層となっている。そして、ソース本体部１３とフィン部１５の非チャネル領域のソース本体部１３に繋がった部分とがソース領域２４を構成し、ドレイン本体部１４とフィン部１５の非チャネル領域のドレイン本体部１４に繋がった部分とがドレイン領域２５を構成している。なお、フィン部１５の側面の好ましい面方位は第１の実施形態と同じである。
【００７４】
次に、フィン部１５の幅に対する高さの比（以下、幅−高さ比という）の好ましい範囲（以下、有効範囲という）について、図１９−Ａ及び図１９−Ｂを用いて説明する。図１９−Ａはｎチャネル型ＦＥＴにおけるフィン部の幅−高さ比の有効範囲の、歪みＳｉＧｅ層のＧｅ濃度に対する依存性を示すグラフ、図１９−Ｂはｐチャネル型ＦＥＴにおけるフィン部の幅−高さ比の有効範囲の、歪みＳｉＧｅ層のＧｅ濃度に対する依存性を示すグラフである。
【００７５】
図１９−Ａ及び図１９−Ｂにおいて、横軸は歪みＳｉＧｅ層３０のＧｅ濃度を表し、縦軸は幅−高さ比及び性能比を表している。ここで、性能比は、第１の実施の形態のＦＥＴにおけるキャリア移動度（平均値）に対する第２の実施の形態のＦＥＴにおけるキャリア移動度（平均値）の比を表している。また、×マークで表されたプロットは、歪みＳｉＧｅ層３０の有効範囲の上限値を表している。具体的には、歪みＳｉＧｅ層３０の臨界膜厚によって制約される、幅−高さ比の上限値を示している。なお、歪みＳｉＧｅ層３０の有効範囲の下限値は、特定のマークで表されていないが、「１」である。黒色の矩形のマーク及び白色の矩形のマークで表されたプロットは、それぞれ、幅−高さ比の有効範囲のより好ましい上限値及び下限値を示している。黒丸マークで表されたプロットは性能比を示している。
【００７６】
図１９−Ａ及び図１８Ｂに示すように、幅−高さ比の有効範囲は、歪みＳｉＧｅ層３０のＧｅ濃度、及びチャネルの極性（ｎチャネル型かｐチャネル型か）によって異なる。
【００７７】
詳しく説明すると、図１９−Ａに示すように、ｎチャネル型ＦＥＴでは、歪みＳｉ層のＧｅ濃度の好ましい範囲の下限値は５％である。５％未満であると、キャリア移動度を十分向上させるような歪みを部分歪みＳｉ層３１に生じさせることができないからである。一方、歪みＳｉ層のＧｅ濃度の好ましい範囲の上限値は１５％である。１５％を超えると、歪みＳｉＧｅ層３１の臨界膜厚に制約されて幅−高さ比を大きくすることによって性能比を向上させることが困難になるからである。
【００７８】
幅−高さ比の有効範囲は、歪みＳｉＧｅ層３０のＧｅ濃度の５％以上１５％以下の範囲において、その上限及び下限を示す曲線で区画された範囲である。幅−高さ比の上限を示す曲線は、Ｇｅ濃度５％、１０％、１５％において、それぞれ、幅−高さ比が１００．００、３０．４５、１７．９５である点（×マーク）を結ぶ曲線で表される。また、幅−高さ比の下限を示す曲線は、Ｇｅ濃度５％、１０％、１５％において、幅−高さ比が１．００である直線である。
【００７９】
幅−高さ比の有効範囲のより好ましい範囲は、歪みＳｉＧｅ層３０のＧｅ濃度の５％以上１５％以下の範囲において、その上限及び下限を示す曲線で区画された範囲（斜線の範囲）である。幅−高さ比のより好ましい上限を示す曲線は、Ｇｅ濃度５％、１０％、１５％において、それぞれ、幅−高さ比が３０．４５、１５．４５、１４．９５である点（黒色矩形マーク）を結ぶ曲線で表される。また、幅−高さ比のより好ましい下限を示す曲線は、Ｇｅ濃度５％、１０％、１５％において、それぞれ、幅−高さ比が１．１０、２．９５、５．９５である点（白色矩形マーク）を結ぶ曲線で表される。そして、この範囲で性能比が１より大きくなっている。
【００８０】
また、ｐチャネル型ＦＥＴでは、歪みＳｉ層のＧｅ濃度の好ましい範囲の下限値は５％であり、上限値は３０％である。下限値及び上限値の根拠は、ｎチャネル型ＦＥＴと同じである。
【００８１】
幅−高さ比の有効範囲は、歪みＳｉＧｅ層３０のＧｅ濃度の５％以上３０％以下の範囲において、その上限及び下限を示す曲線で区画された範囲である。幅−高さ比の上限を示す曲線は、Ｇｅ濃度５％、１０％、２０％、３０％において、それぞれ、幅−高さ比が１０００、３００、６．９５、３．２である点（×マーク）を結ぶ曲線で表される。また、幅−高さ比の下限を示す曲線は、Ｇｅ濃度５％、１０％、２０％、３０％において、幅−高さ比が１．００である直線である。
【００８２】
幅−高さ比の有効範囲のより好ましい範囲は、歪みＳｉＧｅ層３０のＧｅ濃度の５％以上１５％以下の範囲において、その上限及び下限を示す曲線で区画された範囲（斜線の範囲）である。幅−高さ比のより好ましい上限を示す曲線は、Ｇｅ濃度５％、１０％、２０％、３０％において、それぞれ、幅−高さ比が１０．４５、２５．４５、５．９５、３．００である点（黒色矩形マーク）を結ぶ曲線で表される。また、幅−高さ比のより好ましい下限を示す曲線は、Ｇｅ濃度５％、１０％、２０％、３０％において、それぞれ、幅−高さ比が１．３５、１．１５、１．３０、１．３０である点（白色矩形マーク）を結ぶ曲線で表される。そして、この範囲で性能比が１より大きくなっている。
【００８３】
ｎチャネル型ＦＥＴ及びｐチャネル型ＦＥＴにおける幅−高さ比の有効範囲の限界値の根拠は、その下限を下回ると、ゲートの支配力が弱まるため、ショートチャネル効果を抑制するのが困難となり、リーク電流が増加するからであり、上限を超えると、歪みＳｉ層３０の膜厚が臨界値に達し、それによりが緩和して欠陥が形成され、リーク電流が発生するからである。
【００８４】
また、幅−高さ比の有効範囲のより好ましい範囲の限界値の根拠は、その下限以上であると、歪みＳｉＧｅ層３０の側面に形成された部分歪み層３１の歪み部分(格子歪みが第１の実施の形態に比べて約２倍である)３１ｂの割合が高くなり、性能比が１より高くなるからであり、その上限以下であると、１以上の性能比が得られかつＦＥＴの作製時における加工性及び耐熱性が向上するからである。
【００８５】
次に、以上のように構成された半導体装置の製造方法を、図面に従って説明する。
図１２−Ａ〜図１６−Ｃは、図１１の半導体装置の製造方法における工程を示す図である。ここで、図１２−Ａは平面図、図１２−Ｂは図１２−ＡのXIIB−XIIB線断面図、図１２−Ｃは図１２−ＡのXIIC−XIIC線断面図、図１３−Ａは平面図、図１３−Ｂは図１３−ＡのXIIIB−XIIIB線断面図、図１３−Ｃは図１３−ＡのXIIIC−XIIIC線断面図、図１４−Ａは平面図、図１４−Ｂは図１４−ＡのXIVB−XIVB線断面図、図１４−Ｃは図１４−ＡのXIVC−XIVC線断面図、図１５−Ａは平面図、図１５−Ｂは図１５−ＡのXVB−XVB線断面図、図１５−Ｃは図１５−ＡのXVC−XVC線断面図、図１６−Ａは平面図、図１６−Ｂは図１６−ＡのXVIB−XVIB線断面図、図１６−Ｃは図１６−ＡのXVIC−XVIC線断面図である。なお、図１２−Ａ〜図１６−Ｃにおいて、図４−Ａ〜図８−Ｃと同一符号は同一又は相当する部分を示す。
【００８６】
図１２−Ａ〜図１２−Ｃの工程において、本実施の形態では、半導体基板１０１として、例えば、シリコン層１０上に、埋め込み酸化膜１１（厚み約４００ｎｍ以下）と、シリコン層３３’（厚み約２０ｎｍ以下）と、格子歪みを持った歪みシリコン・ゲルマニウム層３０’（ゲルマニウム濃度１０〜５０％、厚み約２０〜１００ｎｍ）とがこの順に形成された半導体基板を準備する。この半導体基板１０１は、以下のようにして作製可能である。
例えば、従来のＳＯＩ基板に熱酸化と希釈した弗化水素酸を用いたウェットエッチングとを施して、表面のシリコン層３３’を所望の膜厚（約２０ｎｍ以下）となるように調整する。
【００８７】
その後、このＳＯＩ基板を洗浄し、その後、シリコン・ゲルマニウム層（ゲルマニウム濃度１０〜５０％、厚み約２０〜１００ｎｍ）をシリコン層３３’上にエピタキシャル成長する。これにより、その主面に平行な方向に圧縮歪みを有し、その厚み方向に垂直な方向に引っ張り歪みを有するシリコン・ゲルマニウム層３０’を有する半導体基板１０１を得ることができる。
【００８８】
次に、図１３−Ａ〜図１３−Ｃの工程において、まず、素子領域を定義する。具体的には、パターニングされたレジストマスク、もしくはプラズマＣＶＤ（Chemical Vapor Deposition）法等で堆積されたシリコン酸化膜などをハードマスクとして、シリコン層３３’及びシリコン・ゲルマニウム層３３’に対しドライエッチングを行い、最終的にソース本体部１３となる直方体状の部分（以下、緩和Ｓｉ／歪みＳｉＧｅソース本体部という）３３’ａ，３０’ａと、最終的にドレイン本体部１４となる直方体状の部分（以下、緩和Ｓｉ／歪みＳｉＧｅドレイン本体部という）３３’ｂ，３０’ｂと、最終的にフィン部１５となる３つの板状の部分（以下、緩和Ｓｉ／歪みＳｉＧｅフィン部という）３３’ｃ，３０’ｃとを形成する。ここで、緩和Ｓｉ／歪みＳｉＧｅソース本体部３３’ａ，３０’ａと緩和Ｓｉ／歪みＳｉＧｅドレイン本体部３３’ｂ，３０’ｂとは対向するように形成され、３つの緩和Ｓｉ／歪みＳｉＧｅフィン部３３’ｃ，３０’ｃは、緩和Ｓｉ／歪みＳｉＧｅソース本体部３３’ａ，３０’ａと緩和Ｓｉ／歪みＳｉＧｅドレイン本体部３３’ｂ，３０’ｂとを接続するように形成される。これにより、基板１０１上に素子領域が定義される。
【００８９】
次に、図１４−Ａ〜図１４−Ｃの工程において、上記のように定義された素子領域の表面全体に、UHV-ＣVD（Ultra High Vacuum-Ｃhemical Vapor Deposition）法を用いて、シリコン膜を５００〜６５０℃の温度でエピタキシャル成長することにより、部分的に引っ張り歪みを有する部分歪みシリコン膜３１’を約１０〜５０ｎｍの厚みに形成する。これにより、緩和Ｓｉ／歪みＳｉＧｅソース本体部３３’ａ，３０’ａ、緩和Ｓｉ／歪みＳｉＧｅドレイン本体部３３’ｂ，３０’ｂ、及び３つの緩和Ｓｉ／歪みＳｉＧｅフィン部３３’ｃ，３０’ｃの上面及び側面に、部分歪みシリコン膜３１’が形成される。その結果、緩和Ｓｉ／歪みＳｉＧｅソース本体部３３’ａ，３０’ａとその上面及び側面に形成された部分歪シリコン膜３１’とでソース本体部１３が形成され、緩和Ｓｉ／歪みＳｉＧｅドレイン本体部３３’ｂ，３０’ｂとその上面及び側面に形成された歪シリコン膜３１’とでドレイン本体部１４が形成され、緩和Ｓｉ／歪みＳｉＧｅフィン部３３’ｃ，３０’ｃとその上面及び側面に形成された歪シリコン膜３１’とでフィン部１５が形成される。
【００９０】
また、部分歪みシリコン層３１’は、歪みを有するシリコン・ゲルマニウム層３０’の上面に形成され歪みを有しない部分３１’ａと、シリコン・ゲルマニウム層３０’の側面に形成され引っ張り歪みを有する部分３１’ｂと、歪みを有しないシリコン層３３’の側面に形成され歪みを有しない部分３１’ｃとで構成されている。
【００９１】
これ以降の、図１４−Ａ〜図１５−Ｃの工程は、第１の実施の形態と同様であるので、その説明を省略する。
【００９２】
但し、シリコン・ゲルマニウム層３０’は高温熱処理によって格子緩和を起こしてしまうため、これ以降の各工程の温度に注意を払う必要がある。例えば、通常の炉を用いた熱処理等では８５０℃以下の温度で、急速熱処理等では１０００℃以下の温度でなるべく短時間の処理を行うことが望ましい。
【００９３】
以上の工程を遂行することにより、図１０及び図１１−Ａ〜図１１−Ｃに示す完成されたフィンＦＥＴが得られる。
【００９４】
次に、以上のように構成された半導体装置の作用効果を図１１−Ａ、図１７−Ａ、図１７−Ｂ、及び図１８を用いて説明する。
【００９５】
図１７−Ａは第２の実施の形態の半導体装置のフィン部における結晶格子の状態を示す模式図、図１７−Ｂは図１７−Ａの歪みＳｉＧｅ層及び部分歪み層における結晶格子の歪み状態を示す模式図、図１８は第１の実施の形態における歪みＳｉ層における結晶格子の歪み状態を示す模式図である。
【００９６】
図１１−Ａ、図１７−Ａ、及び図１７−Ｂに示すように、本実施の形態では、部分歪みＳｉ層３１は歪みＳｉＧｅ層３０の側面に形成された部分（歪み部分）３１ｂにのみ格子歪みを有する。従って、この歪み部分３１ｂのみキャリア移動度が向上する。これは、以下の理由による。緩和Ｓｉ層３３上に形成された歪みＳｉＧｅ層３０は、基板１０１の主面に平行な方向３４において、緩和Ｓｉ層３３のシリコンの格子定数に整合するように、圧縮歪みを生じて形成されているため、基板１０１の主面に垂直な方向３５において引っ張り歪みを有するように格子定数が長くなっている。それ故、部分歪みＳｉ層３１の歪み部分３１ｂは、この長くなった歪みＳｉＧｅ層３０の格子定数に整合するように基板１０１の主面に垂直な方向３５において引っ張り歪みを生じるのに対し、部分歪みＳｉ層３１の、歪みＳｉＧｅ層３０の上面に形成された部分３１ａは、緩和Ｓｉ層３３の格子定数に整合するので格子歪みを生じない。
【００９７】
ところで、図１８に示すように、第１の実施の形態の歪みＳｉ層１６も引っ張り歪みを有する。しかし、この引っ張り歪みは緩和されたＳｉＧｅの格子定数に対応するものであるのに対し、本実施の形態の部分歪みＳｉ層３１の歪み部分３１ｂの引っ張り歪みは、歪んで長くなったＳｉＧｅの格子定数に対応するものである。従って、本実施の形態の部分歪みＳｉ層３１の歪み部分３１ｂのキャリア移動度は、第１の実施の歪み層１６のキャリア移動度に比べて、格子歪みが大きい分、より大きくなる。  
このように本実施の形態の半導体装置では、部分歪み層３１の、格子歪みを有する部分（歪み部分３１ｂ）と格子歪みを有しない部分（第１の緩和部分３１ａ及び第２の緩和部分３１ｃ）との比に応じて、キャリア移動度が向上し、これ応じて電流駆動力が向上する。従って、本実施の形態の半導体装置は、部分歪み層３１における格子歪みを有しない部分に対する格子歪みを有する部分の比がある値を超える場合には、実施の形態１より大きなキャリア移動度及び電流駆動力を有することが見込まれる。
【００９８】
また、本実施の形態の半導体装置は、作製し易さの点で実施の形態１の半導体装置よりも優れている。なぜなら、本実施の形態では、従来のＳＯＩ基板上に歪みシリコン・ゲルマニウム層３０’を形成したものを半導体基板１０１として用いており、作製が比較的困難である、絶縁膜上に緩和シリコン・ゲルマニウム層１２’が形成されたＳＧＯＩ基板を用いる必要がないからである。
［第２の実施例］
以下、第２の実施例である半導体装置及びその製造方法を、図１２−Ａ〜図１６−Ｃを用いて説明する。
【００９９】
図１２−Ａ〜図１２−Ｃの工程において、本実施例では、半導体基板１０１として、例えば、シリコン層１０上に、埋め込み酸化膜１１（厚み約４００ｎｍ以下）と、シリコン層３３’（厚み約１０ｎｍ）と、格子歪みを持った歪みシリコン・ゲルマニウム層３０’（ゲルマニウム濃度約３０％、厚み約１００ｎｍ）とがこの順に形成された半導体基板を準備する。この半導体基板１０１は、以下のようにして作製する。
【０１００】
従来のＳＯＩ基板に熱酸化と希釈した弗化水素酸を用いたウェットエッチングとを施して、表面のシリコン層３３’を所望の膜厚（約１０ｎｍ）となるように調整する。
【０１０１】
その後、このＳＯＩ基板を洗浄し、その後、シリコン・ゲルマニウム層（ゲルマニウム濃度３０％、厚み約１００ｎｍ）をシリコン層３３’上にエピタキシャル成長する。これにより、その主面に平行な方向に圧縮歪みを有し、その厚み方向に垂直な方向に引っ張り歪みを有するシリコン・ゲルマニウム層３０’を有する半導体基板１０１を得る。
以降の工程は第1の実施例と同様にすることで、図１０及び図１１−Ａ〜図１１−Ｃに示すようなnチャネル型トランジスタが完成する。
【０１０２】
本実施例２によって形成されたｎチャネル型ＦＥＴは、歪みシリコン・ゲルマニウム層３０の側面に一方向に歪みを有する歪みシリコン膜３１ｂが形成されるため、電子の実効移動度が高くなり、電流駆動力が向上する。さらに、図１１−Ａに示すように、歪みシリコン・ゲルマニウム層３０条面及び側面にそれぞれ形成される部分歪みシリコン層３１からなる立体的チャネル構造をゲート電極１８で囲んだ構造によるゲートの支配力強化により、低電圧でも高い電流駆動力を示し、ショートチャネル効果が抑制できるため、微細化に適したデバイスと言える。
【０１０３】
なお、本実施例では、ｎチャネル型ＦＥＴの構造及び製造方法を示したが、ドーパント不純物の極性を反対にすることで、ｐチャネル型ＦＥＴの構造及び製造方法が同様に得られる。さらに、ｎチャネル型とpチャネル型のＦＥＴ用いて相補型のＦＥＴを得ることができる。
【０１０４】
なお、上記第１及び第２の実施の形態では、ソース本体部１３及びドレイン本体部１４は、直方体状に形成されているが、島状に形成されていればよい。
【０１０５】
また、ソース本体部１３とドレイン本体部１４を連結する連結部としてのフィン部１５が、板状に形成されているが、リッジ状に形成されていればよい。
【０１０６】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１０７】
本発明に係る半導体装置は、電流駆動力が向上したフィンＦＥＴとして有用である。
【０１０８】
本発明に係る半導体装置の製造方法は、電流駆動力が向上したフィンＦＥＴの製造方法として有用である。
【図面の簡単な説明】
【０１０９】
【図１】図１は本発明の第１の実施の形態に係る半導体装置の概略の構成を模式的に示す斜視図である。
【図２】図２は図１の半導体装置の構成を示す平面図である。
【図３−Ａ】図３−Ａは、図２のIIIA−IIIA線断面図である。
【図３−Ｂ】図３−Ｂは、図２のIIIB−IIIB線断面図である。
【図３−Ｃ】図３−Ｃは、図２のIIIC−IIIC線断面図である。
【図４−Ａ】図４−Ａは、図１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図４−Ｂ】図４−Ｂは、図１の半導体装置の製造方法における工程を示す図であって、図４−ＡのIVB−IVB線断面図である。
【図４−Ｃ】図４−Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図４−ＡのIVC−IVC線断面図である。
【図５−Ａ】図５−Ａは、図１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図５−Ｂ】図５−Ｂは、図１の半導体装置の製造方法における工程を示す図であって、図５−ＡのVB−VB線断面図である。
【図５−Ｃ】図５−Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図５−ＡのVC−VC線断面図である。
【図６−Ａ】図６−Ａは、図１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図６−Ｂ】図６−Ｂは、図１の半導体装置の製造方法における工程を示す図であって、図６−ＡのVIB−VIB線断面図である。
【図６−Ｃ】図６−Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図６−ＡのVIC−VIC線断面図である。
【図７−Ａ】図７−Ａは、図１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図７−Ｂ】図７−Ｂは、図１の半導体装置の製造方法における工程を示す図であって、図７−ＡのVIIB−VIIB線断面図である。
【図７−Ｃ】図７−Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図７−ＡのVIIC−VIIC線断面図である。
【図８−Ａ】図８−Ａは、図１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図８−Ｂ】図８−Ｂは、図１の半導体装置の製造方法における工程を示す図であって、図８−ＡのVIIIB−VIIIB線断面図である。
【図８−Ｃ】図８−Ｃは、図１の半導体装置の製造方法における工程を示す図であって、図８−ＡのVIIIC−VIIIC線断面図である。
【図９】図９は、ゲート電圧−ドレイン電流特性を、本実施の形態の半導体装置と従来例とを対比して示すグラフである。
【図１０】図１０は本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。
【図１１−Ａ】図１１−Ａは、図１０のXIA−XIA線断面図である。
【図１１−Ｂ】図１１−Ｂは、図１０のXIB−XIB線断面図である。
【図１１−Ｃ】図１１−Ｃは、図１０のXIC−XIC線断面図である。
【図１２−Ａ】図１２−Ａは、図１１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図１２−Ｂ】図１２−Ｂは、図１１の半導体装置の製造方法における工程を示す図であって、図１２−ＡのXIIB−XIIB線断面図である。
【図１２−Ｃ】図１２−Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１２−ＡのXIIC−XIIC線断面図である。
【図１３−Ａ】図１３−Ａは、図１１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図１３−Ｂ】図１３−Ｂは、図１１の半導体装置の製造方法における工程を示す図であって、図１３−ＡのXIIIB−XIIIB線断面図である。
【図１３−Ｃ】図１３−Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１３−ＡのXIIIC−XIIIC線断面図である。
【図１４−Ａ】図１４−Ａは、図１１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図１４−Ｂ】図１４−Ｂは、図１１の半導体装置の製造方法における工程を示す図であって、図１４−ＡのXIVB−XIVB線断面図である。
【図１４−Ｃ】図１４−Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１４−ＡのXIVC−XIVC線断面図である。
【図１５−Ａ】図１５−Ａは、図１１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図１５−Ｂ】図１５−Ｂは、図１１の半導体装置の製造方法における工程を示す図であって、図１５−ＡのXVB−XVB線断面図である。
【図１５−Ｃ】図１５−Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１５−ＡのXVC−XVC線断面図である。
【図１６−Ａ】図１６−Ａは、図１１の半導体装置の製造方法における工程を示す図であって、平面図である。
【図１６−Ｂ】図１６−Ｂは、図１１の半導体装置の製造方法における工程を示す図であって、図１６−ＡのXVIB−XVIB線断面図である。
【図１６−Ｃ】図１６−Ｃは、図１１の半導体装置の製造方法における工程を示す図であって、図１６−ＡのXVIC−XVIC線断面図である。
【図１７−Ａ】図１７−Ａは第２の実施の形態の半導体装置のフィン部における結晶格子の状態を示す模式図である。
【図１７−Ｂ】図１７−Ｂは図１７−Ａの歪みＳｉＧｅ層及び部分歪み層における結晶格子の歪み状態を示す模式図である。
【図１８】図１８は第１の実施の形態における歪みＳｉ層の結晶格子の歪み状態を示す模式図である。
【図１９−Ａ】図１９−Ａはｎチャネル型ＦＥＴにおけるフィン部の幅−高さ比の有効範囲の、歪みＳｉＧｅ層のＧｅ濃度に対する依存性を示すグラフである。
【図１９−Ｂ】図１９−Ｂはｐチャネル型ＦＥＴにおけるフィン部の幅−高さ比の有効範囲の、歪みＳｉＧｅ層のＧｅ濃度に対する依存性を示すグラフである。
【符号の説明】
【０１１０】
１０  支持基板
１１  基板絶縁層
１２  緩和ＳｉＧｅ層
１３  ソース本体部
１４  ドレイン本体部
１５  フィン部
１６  歪みＳｉ層
１７  ゲート絶縁膜
１８  ゲート電極
１９  フィン部の側部
２０  フィン部の上部
２１  フィン部の幅
２３  サイドウォール
２４  ソース領域
２５  ドレイン領域
２６  層間絶縁膜
２７  コンタクト
２８  メタル配線
３０  歪みＳｉＧｅ層
３１  部分歪みＳｉ層
３１ａ，３１ｃ  緩和部分
３１ｂ  歪み部分
３３  緩和Ｓｉ層
３４  基板の主面に平行な方向
３５  基板の主面に垂直な方向
１０１  基板
Ｌ  ゲート長
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004107452.tif 000022
【図２】
2004107452.tif 000023
【図３−Ａ】
2004107452.tif 000024
【図３−Ｂ】
2004107452.tif 000025
【図３−Ｃ】
2004107452.tif 000026
【図４−Ａ】
2004107452.tif 000027
【図４−Ｂ】
2004107452.tif 000028
【図４−Ｃ】
2004107452.tif 000029
【図５−Ａ】
2004107452.tif 000030
【図５−Ｂ】
2004107452.tif 000031
【図５−Ｃ】
2004107452.tif 000032
【図６−Ａ】
2004107452.tif 000033
【図６−Ｂ】
2004107452.tif 000034
【図６−Ｃ】
2004107452.tif 000035
【図７−Ａ】
2004107452.tif 000036
【図７−Ｂ】
2004107452.tif 000037
【図７−Ｃ】
2004107452.tif 000038
【図８−Ａ】
2004107452.tif 000039
【図８−Ｂ】
2004107452.tif 000040
【図８−Ｃ】
2004107452.tif 000041
【図９】
2004107452.tif 000042
【図１０】
2004107452.tif 000043
【図１１−Ａ】
2004107452.tif 000044
【図１１−Ｂ】
2004107452.tif 000045
【図１１−Ｃ】
2004107452.tif 000046
【図１２−Ａ】
2004107452.tif 000047
【図１２−Ｂ】
2004107452.tif 000048
【図１２−Ｃ】
2004107452.tif 000049
【図１３−Ａ】
2004107452.tif 000050
【図１３−Ｂ】
2004107452.tif 000051
【図１３−Ｃ】
2004107452.tif 000052
【図１４−Ａ】
2004107452.tif 000053
【図１４−Ｂ】
2004107452.tif 000054
【図１４−Ｃ】
2004107452.tif 000055
【図１５−Ａ】
2004107452.tif 000056
【図１５−Ｂ】
2004107452.tif 000057
【図１５−Ｃ】
2004107452.tif 000058
【図１６−Ａ】
2004107452.tif 000059
【図１６−Ｂ】
2004107452.tif 000060
【図１６−Ｃ】
2004107452.tif 000061
【図１７−Ａ】
2004107452.tif 000062
【図１７−Ｂ】
2004107452.tif 000063
【図１８】
2004107452.tif 000064
【図１９−Ａ】
2004107452.tif 000065
【図１９−Ｂ】
2004107452.tif 000066
【国際調査報告】
2004107452.tif 000067
2004107452.tif 000068
2004107452.tif 000069
2004107452.tif 000070