(57)【要約】電源の効率を下げずに小型化が図れ、スイッチング時のノイズを低減できる半導体装置及びそれを用いたメモリカードであって、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、最終段付近の出力電圧を制御する電圧制御部と、最終出力電圧が供給される内部素子とを備え、最初段の１次昇圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、駆動回路とを備え、インダクタンス素子の金属コイル部には半導体集積回路の形成工程を利用して形成した金属配線を、コア部には前記形成工程を利用して形成した配線層間絶縁膜を用いる。また、スイッチング素子とダイオードの一部をインダクタンス素子の下方に配置する構成とする。
2004025730.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、前記昇圧回路群の最終段付近の昇圧回路に接続された出力電圧制御手段と、前記昇圧回路群の出力が供給される内部素子とを備え、前記昇圧回路群のうち、電源電圧を第１次電圧まで昇圧する第１段昇圧回路は、インダクタンス素子、スイッチング素子およびダイオードを含むコンバータ回路で構成され、前記第１次電圧を所定の最終電圧まで昇圧する第１段目以降の昇圧回路は、キャパシタンス素子とダイオードを含むチャージポンプ回路、またはインダクタンス素子、スイッチング素子およびダイオードを含むコンバータ回路で構成され、前記昇圧回路を構成するインダクタンス素子、スイッチング素子、およびダイオード、前記出力電圧制御手段、前記内部素子は半導体基板上に形成され、
前記出力電圧制御手段は、前記最終段付近の昇圧回路を制御し、その出力を前記内部素子に供給することを特徴とする半導体装置。
【請求項２】
電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、前記昇圧回路群の最終段付近の昇圧回路に接続された出力電圧制御手段と、前記昇圧回路群の出力が供給される内部素子とを備え、前記昇圧回路群のうち、電源電圧を第１次電圧まで昇圧する第１段昇圧回路は、キャパシタンス素子とダイオードを含むチャージポンプ回路で構成され、前記第１次電圧を所定の最終電圧まで昇圧する第１段目以降の昇圧回路のいずれかの昇圧段は、インダクタンス素子、スイッチング素子およびダイオードを含むコンバータ回路で構成され、前記昇圧回路を構成するインダクタンス素子、スイッチング素子、およびダイオード、前記出力電圧制御手段、前記内部素子は半導体基板上に形成され、
前記出力電圧制御手段は、前記最終段付近の昇圧回路を制御し、その出力を前記内部素子に供給することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１段昇圧回路の昇圧比が、前記第１段目以降にあるコンバータ回路の昇圧比より小さい半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記電源電圧が２．５Ｖ以下である半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記コンバータ回路のうち、少なくとも一つのコンバータ回路は、昇圧動作時に昇圧比が設定値に維持されるようにした半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記コンバータ回路のうち、少なくとも一つのコンバータ回路において、昇圧動作時に昇圧比が設定値に維持されるようにし、かつ、その昇圧比を任意に設定する手段を有する半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記コンバータ回路のうち少なくとも一つのコンバータ回路は、昇圧動作時のスイッチングデューティ比が設定値に維持されるようにした半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記コンバータ回路のうち少なくとも一つのコンバータ回路は、そのスイッチング周波数が１０ＭＨｚ以上である半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記インダクタンス素子が複数層の金属配線と、その配線層間に設けられた絶縁膜からなり、前記複数層の金属配線が並列に接続された並列接続型のインダクタンス素子である半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記インダクタンス素子を形成する金属配線がスパイラル状の配線であり、前記スパイラル状配線の外周端は前記電源電圧を供給する配線に接続され、内周端はインダクタンス素子下側の素子領域に形成された前記スイッチング素子の拡散層へ金属配線を介して接続されている半導体装置。
【請求項１１】
請求項１記載の半導体装置において、電源電圧より高い電圧を印加して動作させる前記内部素子が、不揮発性メモリである半導体装置。
【請求項１２】
請求項１記載の半導体装置の半導体装置を用いたメモリカード。
【請求項１３】
電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、
前記複数段の昇圧回路群内の昇圧回路に接続され、最終段付近の出力電圧を制御する電圧制御部と、
前記複数段の昇圧回路群からの最終出力電圧が供給される内部素子とを有し、
前記複数段の昇圧回路群内に、少なくともインダクタンス素子と、スイッチング素子と、ダイオードと、前記スイッチング素子を駆動する駆動回路とを有するコンバータ回路を有し、
前記コンバータ回路の前記インダクタンス素子は、前記内部素子の信号配線または電源配線に使われる金属配線と同一の工程で形成される金属配線を少なくとも含むことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記インダクタンス素子は、複数層の金属配線が並列に接続された並列接続型のインダクタンス素子であることを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置を用いたメモリカード。
【請求項１６】
請求項１４記載の半導体装置において、前記半導体装置はフラッシュメモリまたはフラッシュメモリ内蔵マイコンであることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、前記インダクタンス素子を形成する前記複数層の金属配線が、それらを投影して重ねた際にインダクタンス素子を形成する各金属配線の各領域の中心点が互いに他の金属配線の領域内にあることを特徴とする半導体装置。
【請求項１８】
電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、前記複数段の昇圧回路群内の昇圧回路に接続され、最終段付近の出力電圧を制御する電圧制御部と、前記複数段の昇圧回路群からの最終出力電圧が供給される内部素子とを有し、前記複数段の昇圧回路群内に、少なくともインダクタンス素子と、スイッチング素子と、ダイオードと、前記スイッチング素子を駆動する駆動回路とを有するコンバータ回路を有し、前記コンバータ回路の前記インダクタンス素子は、前記内部素子の信号配線または電源配線に使われる金属配線と同一の工程で形成される金属配線を少なくとも含む半導体装置を複数有し、
複数の前記半導体装置は、各々重ね合わせて配置され、隣接する前記半導体装置内の前記インダクタンス素子は、箭記インダクタンス素子の真上方向及び真下方向には他の半導体装置内のインダクタンス素子が互いに重なり合わないように配置されていることを特徴とするマルチチップ型半導体装置。
【請求項１９】
請求項１８記載のマルチチップ型半導体装置において、
前記複数の半導体装置は半導体チップ上に形成され、
前記半導体装置の前記インダクタンス素子を半導体チップの一方半分側の一部に形成し、前記半導体装置に隣接する他の半導体装置のインダクタンス素子をチップの他方半分側の一部に形成することを特徴とするマルチチップ型半導体装置。
【請求項２０】
請求項１８記載のマルチチップ型半導体装置において、
前記インダクタンス素子は、複数層の金属配線が並列に接続された並列接続型のインダクタンス素子であることを特徴とするマルチチップ型半導体装置。
【請求項２１】
請求項１８記載のマルチチップ型半導体装置において、
前記半導体装置はフラッシュメモリまたはフラッシュメモリ内蔵マイコンであることを特徴とするマルチチップ型半導体装置。
【請求項２２】
請求項１８記載のマルチチップ型半導体装置において、
前記インダクタンス素子を形成する前記複数層の金属配線が、それらを投影して重ねた際にインダクタンス素子を形成する各金属配線の各領域の中心点が互いに他の金属配線の領域内にあることを特徴とするマルチチップ型半導体装置。
【請求項２３】
電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、
前記複数段の昇圧回路群内の昇圧回路に接続され、最終段付近の出力電圧を制御する電圧制御部と、
前記複数段の昇圧回路群からの最終出力電圧が供給される内部素子とを有し、
前記複数段の昇圧回路群内の第１段の昇圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、前記スイッチング素子を駆動する駆動回路とを有するコンバータ回路を有し、
前記コンバータ回路の前記スイッチング素子及び前記ダイオードの一部は、前記インダクタンス素子の下方に配置されたことを特徴とする半導体装置。
【請求項２４】
入力電圧を所定の最終出力電圧まで降圧する降圧回路と、
前記降圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、前記スイッチング素子を駆動する駆動回路と、出力電圧を制御する制御回路とを有するコンバータ回路を有し、
前記コンバータ回路の前記スイッチング素子及び前記ダイオードの一部は、前記インダクタンス素子の下方に配置されたことを特徴とする半導体装置。
【請求項２５】
請求項２３記載の半導体装置において、
前記インダクタンス素子を形成するスパイラル状に配線された第１の金属配線と、
前記第１の金属配線の外周端に接続され、前記電源電圧を供給する第２の金属配線と、
前記第１の金属配線の内周端に接続され、前記内周端から下方に形成された前記スイッチング素子及び前記ダイオードの拡散層へ向けて配線された層間接続配線と、
前記スイッチング素子及び前記ダイオードの拡散層間を接続する第３の金属配線と、を有することを特徴とする半導体装置。
【請求項２６】
請求項２４記載の半導体装置において、
前記インダクタンス素子を形成するスパイラル状に配線された第１の金属配線と、前記第１の金属配線の内周端に接続され、前記内周端から下方に形成された前記スイッチング素子及び前記ダイオードの拡散層へ向けて配線された層間接続配線と、前記スイッチング素子及び前記ダイオードの拡散層間を接続する第３の金属配線と、前記第１の金属配線の外周端に接続され、降圧された前記最終出力電圧を出力する第４の金属配線と、を有することを特徴とする半導体装置。
【請求項２７】
請求項２３記載の半導体装置において、
前記スイッチング素子及び前記ダイオードは、前記スイッチング素子のドレイン側領域と前記ダイオードのアノード側領域が互いに向き合って半導体基板上に配置され、かつ両領域が電気的に接続されたスイッチング素子とダイオードの組合せユニットを、少なくとも２組以上並列に接続した構成を有することを特徴とする半導体装置。
【請求項２８】
請求項２４記載の半導体装置において、
前記スイッチング素子及び前記ダイオードは、前記スイッチング素子のソース側領域と前記ダイオードのカソード側領域が互いに向き合って半導体基板上に配置され、かつ両領域が電気的に接続されたスイッチング素子とダイオードの組合せユニットを、少なくとも２組以上並列に接続した構成を有することを特徴とする半導体装置。
【請求項２９】
請求項２３記載の半導体装置において、
前記インダクタンス素子は、前記第１の金属配線と配線層間絶縁膜とを有する複数層が並列に複数接続されたことを特徴とする半導体装置。
【請求項３０】
請求項２３記載の半導体装置において、
前記半導体装置は不揮発性メモリまたは不揮発性メモリ内蔵マイコンであることを特徴とする半導体装置。
【請求項３１】
請求項３０記載の半導体装置において、
前記不揮発性メモリまたは不揮発性メモリ内蔵マイコンは、フラッシュメモリまたはフラッシュメモリ内蔵マイコンであることを特徴とする半導体装置。
【請求項３２】
電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、前記複数段の昇圧回路群内の昇圧回路に接続され、最終段付近の出力電圧を制御する電圧制御部と、前記複数段の昇圧回路群からの最終出力電圧が供給される内部素子とを有し、前記複数段の昇圧回路群内の第１段の昇圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、前記スイッチング素子を駆動する駆動回路とを有するコンバータ回路を有し、前記コンバータ回路の前記スイッチング素子及び前記ダイオードの一部は、前記インダクタンス素子の下方に配置された半導体装置を複数有し、
複数の前記半導体装置は、各々重ね合わせて配置され、隣接する前記半導体装置内の前記インダクタンス素子は、前記インダクタンス素子の真上方向及び真下方向には他の半導体装置内のインダクタンス素子が互いに重なり合わないように配置されていることを特徴とするマルチチップ型半導体装置。
【請求項３３】
請求項３２記載のマルチチップ型半導体装置において、
前記複数の半導体装置は半導体チップ上に形成され、
前記半導体装置の前記インダクタンス素子を半導体チップの一方半分側の一部に形成し、前記半導体装置に隣接する他の半導体装置のインダクタンス素子をチップの他方半分側の一部に形成することを特徴とするマルチチップ型半導体装置。
【請求項３４】
請求項３２記載のマルチチップ型半導体装置において、
前記複数の半導体装置の各々は不揮発性メモリまたは不揮発性メモリ内蔵マイコンであることを特徴とするマルチチップ型半導体装置。
【請求項３５】
請求項３２記載のマルチチップ型半導体装置において、
前記不揮発性メモリまたは不揮発性メモリ内蔵マイコンはフラッシュメモリまたはフラッシュメモリ内蔵マイコンであることを特徴とするマルチチップ型半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、電源電圧より高い電圧あるいは入力電圧よりも低い電圧を内部回路で発生して内部素子を動作させる半導体装置及びそれを用いたメモリカード等の電子機器に関する。
【背景技術】  携帯情報端末の普及に伴い、差込型の半導体メディアによるデータの持ち運びが増え、持ち運ぶデータもテキスト文書のみでなく高品質画像，音声，動画像などそのデータ量が増加している。このため、これらデータの保持に不可欠な不揮発性メモリ、特に電気的消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の需要が増えている。一括消去が可能なＥＥＰＲＯＭをフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと記す）と言い、消去動作を素子単位またはブロック単位で一括して行うことにより高集積化が可能なことから、大容量かつ低価格の不揮発性メモリとして広く使われている。
フラッシュメモリを搭載するＩＣカードは、携帯電話用カードやクレジットカード、キャッシュカードなどに用いられて広く普及が進むと共に、多機能化のニーズが高まり、ＯＳやアプリケーションプログラムおよびデータを格納できる大容量メモリの搭載、携帯電話で使用する上での低消費電力化が求められている。このため、ＩＣカードに搭載されるマイコンやフラッシュメモリの微細化、低電源電圧化が進展している。
また、民生機器の高機能化に伴いその制御に用いられるフラッシュメモリ内蔵マイコンも、高速化や低消費電力化が求められ、マイコン＋フラッシュメモリの微細化、低電源電圧化が進んでいる。
フラッシュメモリでは、データの書込みや消去時に電源電圧よりも高い電圧が必要であり、フラッシュメモリＬＳＩ内部には昇圧回路が設けられる。そして、昇圧回路にはチャージポンプ回路と呼ばれる回路方式が広く用いられている。チャージポンプ回路の一例では、図２９に示すようにコンデンサ１６０，ダイオード１７０からなる基本単位回路を直列多段に並べ、そのコンデンサの片側端子にパルス状のバイアス電圧を加え、電荷を１クロック毎に次ステップへ移送して容量性負荷の電圧を上昇させている。チャージポンプ回路には、この他にも倍電圧整流方式といわれる複数のコンデンサを並列充電した後、直列接続に切り換えて高電圧を得る方式もある。
更に別の昇圧回路の方式として、ＤＣ−ＤＣコンバータ回路を用いる方式や、ＤＣ−ＤＣコンバータ回路とチャージポンプ回路を併用する方式が、各々、特開平７−２１７９１号公報，特開平８−２９７９８６号公報に開示されている。
また、入力電圧よりも低い電圧を必要とする場合に使われる降圧回路内蔵ＬＳＩでは、ドロッパ型の回路を用いるか、チョッパ型の降圧回路を用いる際にはそれに用いるインダクタは個別部品でありＬＳＩチップの外部に設けられている。
ＩＣカードに搭載されるマイコンやフラッシュメモリ、あるいはフラッシュメモリ内蔵マイコンの微細化、低電源電圧化が進む一方、フラッシュメモリの書込み動作や消去動作時の電圧は微細化が進んでもその動作原理により殆ど下がっていない。このため、昇圧回路の入力電圧と出力電圧の差は、今後ますます増大する傾向にある。
従来の昇圧回路に用いられているチャージポンプ方式では、ポンプ一段あたりの昇圧電圧は電源電圧からダイオード降下電圧を差し引いた電圧になるため、微細化の進展によりＬＳＩの電源電圧が低くなると、ポンプ一段当りの昇圧電圧は小さくなる。従って、電源電圧の低下に伴い所望の電圧まで昇圧するのに必要な段数が増え、回路のレイアウト面積が増大する。メモリ容量が増加しＩＧビット，４Ｇビット、１６Ｇビットと大容量化するに従い、面積の増大は更に顕著になる。今後も微細化の進展によりプロセッサやメモリは低電圧化されるが、フラッシュメモリの書込み、消去電圧はほとんど変わらないので、昇圧回路を内蔵するＬＳＩにとって電源回路の小形化は重要な課題となっている。
一方、これまでのＤＣ−ＤＣコンバータ方式、あるいはＤＣ−ＤＣコンバータとチャージポンプ回路の併用方式では、インダクタンス素子の形成に通常のＬＳＩプロセスにはない磁性体コアの形成や低抵抗化を目的とした厚膜プロセスが必要である。厚膜配線ではインダクタンス素子以外の回路部分、例えばメモリのワード線などで配線アスペクトが高くなり微細加工が困難になるという問題がある。このためオンチップのインダクタンス素子の形成は困難であり、インダクタンスは別プロセスで形成し張り合わせるか、外付けというものだった。上記の理由から、これまでのＤＣ−ＤＣコンバータ方式は、通常のＬＳＩプロセスに適した昇圧回路方式となっていなかった。
また、降圧回路内蔵ＬＳＩでも、ドロッパ型回路のために消費電力が大きい、あるいはインダクタ外付けのチョッパ型回路のために実装面積が大きいという問題があった。
本発明は、従来の半導体プロセスを用いながら電源の小型化が図れ、スイッチング時のノイズも低減できる半導体装置及びそれを用いたメモリカードを提供することである。
【発明の開示】
本発明は、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、その昇圧回路群の最終段付近の昇圧回路に接続された出力電圧制御手段と、昇圧回路群の出力が供給される内部素子とを備え、昇圧回路群のうち、電源電圧を第１次電圧まで昇圧する第１段昇圧回路は、インダクタンス素子、スイッチング素子およびダイオードを含むコンバータ回路で構成され、第１次電圧を所定の最終電圧まで昇圧する第１段目以降の昇圧回路は、キャパシタンス素子とダイオードを含むチャージポンプ回路、またはインダクタンス素子、スイッチング素子およびダイオードを含むコンバータ回路で構成され、昇圧回路を構成するインダクタンス素子、スイッチング素子、およびダイオード、出力電圧制御手段、内部素子は半導体基板上に形成され、出力電圧制御手段は、昇圧回路群の最終出力が安定した所定の出力電圧となるように最終段付近の昇圧回路を制御し、その出力を前記内部素子に供給するようにした、電源電圧より高い電圧を内部回路で発生して内部素子を動作させる半導体装置である。
本発明は、スイッチング素子のゲートを入力電源電圧よりも高い電圧で駆動するようにした半導体装置である。
また、スイッチング素子のゲートを駆動するゲート駆動回路は昇圧回路を備え、スイッチング素子のゲートを入力電源電圧よりも高い電圧で駆動するようにした半導体装置である。
本発明は、昇圧回路群の最終出力が安定した所定の出力電圧となるように前記最終段の昇圧回路を制御するようにした半導体装置である。
本発明は、昇圧回路群の最終出力が安定した所定の出力電圧となるように最終段の昇圧回路の一つ手前の昇圧回路を制御するようにした半導体装置である。
本発明は、コンバータ回路のうち、少なくとも１つのコンバータ回路は、昇圧動作時に昇圧比あるいはスイッチングデューティ比が設定値に維持されるようにした半導体装置である。
本発明は、コンバータ回路のうち、少なくとも１つのコンバータ回路は、昇圧動作時に昇圧比あるいはスイッチングデューティ比が設定値に維持され、かつ、その昇圧比あるいはスイッチングデューティ比を任意に設定する手段を有する半導体装置である。
本発明は、コンバータ回路のうち、少なくとも１つのコンバータ回路は、そのスイッチング周波数が１０ＭＨｚ以上の半導体装置である。
本発明は、インダクタンス素子が複数層の金属配線と、その配線層間に設けられた絶縁膜からなり、複数層の金属配線が並列に接続された並列接続型のインダクタンス素子である半導体装置である。
本発明は、電源電圧より高い電圧を内部回路で発生して内部素子を動作させる半導体装置とそれを用いたメモリカードにおいて、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、最終段付近の出力電圧を制御する電圧制御部と、最終出力電圧が供給される内部素子とを備えて、複数段の昇圧回路群内に、少なくともインダクタンス素子と、スイッチング素子と、ダイオードと、前記スイッチング素子を駆動する駆動回路とを有するコンバータ回路を備え、コンバータ回路のインダクタンス素子は、内部素子の信号配線または電源配線に使われる金属配線と同一の工程で形成される金属配線を少なくとも含んだ半導体装置である。
本発明は、電源電圧より高い電圧を内部回路で発生して内部素子を動作させる半導体装置とそれを用いたメモリカードにおいて、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、最終段付近の出力電圧を制御する電圧制御部と、最終出力電圧が供給される内部素子とを備えて、最初段の１次昇圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、駆動回路とを備え、スイッチング素子とダイオードの一部をインダクタンス素子の下方に配置する構成とする。
また、インダクタンス素子の下方に配置されたスイッチング素子及びダイオードは、スイッチング素子のドレイン側領域とダイオードのアノード側領域が互いに向き合って半導体基板上に配置され、かつ両領域が電気的に接続されたスイッチング素子とダイオードの組合せユニットを、少なくとも２組以上並列に接続した構成とする。
また、入力電圧を所定の最終出力電圧まで降圧する降圧回路を備え、それはインダクタンス素子と、スイッチング素子と、ダイオードと、駆動回路と、制御回路とを備え、スイッチング素子とダイオードの一部をインダクタンス素子の下方に配置する構成とする。
また、インダクタンス素子の下方に配置されたスイッチング素子及びダイオードは、スイッチング素子のソース領域とダイオードのカソード側領域が互いに向き合って半導体基板上に配置され、かつ両領域が電気的に接続されたスイッチング素子とダイオードの組合せユニットを、少なくとも２組以上並列に接続した構成とする。また、昇圧回路は、インダクタンス素子を形成するスパイラル状に配線された第１の金属配線と、その第１の金属配線の外周端に接続され、電源電圧を供給する第２の金属配線と、第１の金属配線の内周端に接続され、内周端から下方に形成されたスイッチング素子及びダイオードの拡散層へ向けて配線された層間接続配線と、その拡散層間を接続する第３の金属配線とを備える構成とする。
また、降圧回路は、インダクタンス素子を形成するスパイラル状に配線された第１の金属配線と、第１の金属配線の内周端に接続され、内周端から下方に形成されたスイッチング素子及びダイオードの拡散層へ向けて配線された層間接続配線と、その拡散層間を接続する第３の金属配線と、第１の金属配線の外周端に接続され、降圧された最終出力電圧を出力する第４の金属配線とを備える構成とする。
また、そのインダクタンス素子は、第１の金属配線と配線層間絶縁膜とを備える構成とする。
また、上記した半導体装置を複数備え、それらの半導体装置を各々重ね合わせて配置し、隣接する半導体装置内のインダクタンス素子は、インダクタンス素子の真上方向及び真下方向には他の半導体装置内のインダクタンス素子が互いに重なり合わないように配置されている構成とする。
また、複数の半導体装置は半導体チップ上に形成され、半導体装置のインダクタンス素子を半導体チップ一方半分側の一部に形成し、半導体装置に隣接する他の半導体装置のインダクタンス素子をチップ他方半分側の一部に形成するマルチチップ型半導体装置の構成とする。
また、上気した半導体装置は、不揮発性メモリまたは不揮発性メモリ内蔵マイコンであって、フラッシュメモリまたはフラッシュメモリ内蔵マイコンである構成とする。
また、上記した半導体装置とＣＰＵを備えるメモリカードの構成とする。
【図面の簡単な説明】    図１は、本発明に係る半導体装置の昇圧回路の一実施例を示す図である。図２は、本発明に係る半導体装置の１次昇圧回路の一回路構成を示す図である。図３は、本発明に係る半導体装置の１次昇圧回路の一動作例を説明する図である。図４は、本発明に係る半導体装置の電圧制御手段を示す回路ブロック図である。図５は、本発明に係る半導体装置の昇圧回路のデューティ比生成回路とデューティ比設定手段を示すブロック構成図である。図６は、本発明に係る半導体装置の昇圧回路のデューティ比生成回路とデューティ比設定手段を示すブロック構成図である。図７は、本発明に係る半導体装置の昇圧回路のデューティ比生成回路とデューティ比設定手段を示すブロック構成図である。図８は、本発明に係る半導体装置のオンチップコンバータの第１の実施例を示す素子配置および配線図である。図９は、本発明に係る半導体装置のオンチップコンバータの第１の実施例の平面を示す図である。図１０は、本発明に係る半導体装置のオンチップコンバータの第２の実施例を示す素子配置および配線図である。図１１は、本発明に係る半導体装置のオンチップコンバータの第２の実施例の断面を示す図である。図１２は、本発明に係る半導体装置のオンチップコンバータの第３の実施例を示す素子配置および配線図である。図１３は、オンチップコンバータの第３の実施例のおけるインダクタンス素子の他の構成例を示す平面図である。図１４は、本発明に係る半導体装置のオンチップコンバータの第４の実施例を示す素子配置および配線図である。図１５は、本発明に係る半導体装置のオンチップインダクタンス素子の一平面を示す図である。図１６は、本発明に係る半導体装置のオンチップコンバータの第３の実施例の断面を示す図である。図１７は、本発明に係る半導体装置の昇圧回路と従来昇圧回路の面積比と電源電圧の関係を示した図である。図１８は、本発明に係る半導体装置の昇圧回路と従来昇圧回路の面積比と動作周波数の関係を示した図である。図１９は、本発明に係る半導体装置のオンチップコンバータの第５の実施例を示す素子配置および配線図である。図２０は、本発明に係る半導体装置のオンチップコンバータの第５の実施例で、インダクタンス素子を並列スイッチング動作させる際のクロック波形を示す図である。図２１は、本発明に係る半導体装置の昇圧回路の他の実施例を示す図である。図２２は、本発明に係る半導体装置の昇圧回路の更に他の実施例を示す図である。図２３は、本発明に係る半導体装置の降圧回路の一実施例を示す図である。図２４は、本発明に係る半導体装置のオンチップコンバータの第５の実施例を示す素子配置および配線図である。図２５は、本発明のオンチップコンバータを用いたフラッシュメモリを内蔵したマイコンの構成を示す図である。図２６は、本発明のオンチップコンバータを用いたフラッシュメモリを内蔵したマイコンを使ったシステムボードの構成を示す図である。図２７は、本発明に係る半導体装置を用いたマルチチップ型半導体装置の一実施例を示す図である。図２８は、本発明に係る半導体装置を用いたメモリカードの一実施例を示す図である。図２９は、チャージポンプ方式の従来昇圧回路の一実施例を示す図である��図３０は、ＤＣ−ＤＣコンバータ回路の従来ゲート周辺回路を説明する図である。
【発明を実施するための最良の形態】  図１は、本発明のオンチップ型コンバータを用いたフラッシュメモリの昇圧回路の構成を示す図である。
フラッシュメモリ内部の昇圧電源回路は複数の電圧を出力しメモリセルに供給するが、本実施例ではその一部を抜き出して説明する。１次昇圧回路１００にはフラッシュメモリへの入力電源電圧１０１が入力されている。そして、１次昇圧回路１００の出力には２次昇圧回路２００が接続され、以下順にＮ次昇圧回路まで直列に接続される。つまり複数段の昇圧回路を直列に接続して、複数段の昇圧回路群を構成している。最終段のＮ次昇圧回路９００はその最終段から出力する出力電圧９０２を制御する電圧制御部９１０を有し、その先に内部素子のメモリセル１０００が接続される。第１段の１次昇圧回路１００は昇圧型のＤＣ−ＤＣコンバータ回路であり、インダクタンス素子１１０，スイッチング素子１２０，ダイオード１３０及びスイッチング素子のゲート駆動回路１４０，出力平滑コンデンサ１５０で構成される。２次昇圧回路２００からＮ次昇圧回路９００は昇圧型のＤＣ−ＤＣコンバータ回路か、チャージポンプ回路で構成している。
メモリへ書込み，消去，読出しなどの要求があった場合、フラッシュメモリ内部の昇圧電源回路は所定の電圧をメモリセルへ供給するため、昇圧動作を開始する。
図２に昇圧型のＤＣ−ＤＣコンバータ回路の基本回路図と図３にその昇圧動作波形を示す。
まず、駆動回路１４０の出力信号ＣＬＫの立上り（ロウ電圧→ハイ電圧）により、１次昇圧回路のスイッチング素子１２０がオンとなり、インダクタンス素子１１０に電流（ＩＬ）を流し、磁界のエネルギを蓄える。次にＣＬＫの立下り（ハイ電圧→ロウ電圧）によりスイッチング素子１２０がオフすると、インダクタンス素子の電流が連続して流れるように、磁界に蓄えられたエネルギによりダイオード１３０を介してダイオード電流（ＩＤ）が流れ出力平滑コンデンサ１５０を充電する。
なお、ダイオード１３０にはＭＯＳトランジスタのドレインとゲートを接続したＭＯＳ型ダイオードが使われ、本明細書ではゲートと接続されたドレイン側領域をアノード、ソース側領域をカソードと称する。また、ＭＯＳ型ダイオード以外のショットキーダイオード、ＰＮ接合ダイオード等はオンからオフへのリカバリ特性を考慮することにより、ダイオード１３０として用いることも可能である。
上記のスイッチングを繰り返すことで、入力電源電圧が昇圧される。その様子をインダクタンス素子１１０の出力電圧Ｖｘと１次昇圧回路１００の出力電圧Ｖｏｕｔについて、図３に示した。昇圧された出力電圧Ｖｏｕｔは２次昇圧回路の入力となる。このときスイッチング素子のオン時間をＴｏｎ、オフ時間をＴｏｆｆとし、Ｔｏｎの期間に蓄えられた磁束がＴｏｆｆの期間に放出するとすれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎの（Ｔｏｎ＋Ｔｏｆｆ）／Ｔｏｆｆ倍となる。つまり、スイッチングデューティ比により昇圧比が決定している。
本実施例においては、スイッチングデューティ比を一定として固定の昇圧比とすることにより、駆動回路１４０の回路規模の低減が可能となる。
また、前記スイッチング素子１２０のゲートを駆動する駆動回路１４０は、その内部に、図示していないが、ゲート用昇圧回路を備えている。そして入力電源電圧１０１よりも高い電圧で前記スイッチング素子のゲートを駆動することで、前記スイッチング素子のゲート幅を縮小することが可能となる。これにより、前記スイッチング素子のレイアウト面積を縮小することが可能となるだけでなく、前記スイッチング素子のゲート容量とドレイン接合容量が減少し、それらの容量の充電損失を削減することが可能となり、全体の昇圧回路１００の効率が向上する。更に、前記スイッチング素子をレイアウトする面積が縮小できるので、それらの内部の配線長を短縮できるので配線抵抗による損失も削減することができる。前記駆動回路１４０の内部の前記ゲート用昇圧回路はチャージポンプ回路を用いているが、前記駆動回路の出力電圧が入力電源電圧１０１よりも高い電圧であれば十分である。このため、前記ゲート用昇圧回路の昇圧比は昇圧回路１００の全体の昇圧比よりも低くすることが可能となる。さらに前記ゲート用昇圧回路の負荷容量は、前記スイッチング素子のゲート容量のみであり、前記昇圧回路１００の負荷に比べて小さい。以上のことにより、前記ゲート用昇圧回路の回路規模は全体の昇圧回路をチャージポンプ回路で実現した場合よりも縮小できるので、前記インダクタンス素子１１０の下方に納めることが可能な面積に抑えられる。
本実施例では、１次昇圧回路以降もＤＣ−ＤＣコンバータ回路を用いる場合には、必要に応じ各昇圧回路について、それぞれ固定の昇圧比で電圧を昇圧する。そして、最終段のＮ次昇圧回路に至ってから、所定の電圧に制御し、メモリセルに供給する。また、１次昇圧回路以降にチャージポンプ回路を用いる場合にも、同様に必要に応じ各昇圧回路について、それぞれ固定の昇圧比で電圧を昇圧する。そして、最終段のＮ次昇圧回路に至ってから、所定の電圧に制御し、メモリセルに供給する。
また、最終段の一つ手前のＮ−１次昇圧回路で、所定の電圧に制御し、さらに最終段のＮ次昇圧回路で固定の昇圧比で昇圧した後にメモリセルに供給するようにしても電圧の制御は可能であり、駆動回路１４０の回路規模の低減が可能となる。さらに、回路規模の低減と高精度な電圧をえることを両立させるために最終段Ｎ次昇圧回路とＮ−１次昇圧回路の両方で電圧の制御を行うようにしても良い。
本発明によれば、１次昇圧回路をＤＣ−ＤＣコンバータ回路とすることで、入力電源電圧が１Ｖ以下程度まで低下しても、インダクタンス電流を確保できるようスイッチング素子の駆動能力を決めることで昇圧が可能となる。つまり、インダクタンス素子に後段の負荷に必要なエネルギを上回る磁界のエネルギを蓄えることができれば昇圧が可能となる。また、駆動回路や電圧制御手段も簡単になり、昇圧電源回路のレイアウト面積を低減できる。
一方、従来のチャージポンプ回路では電荷をコンデンサに蓄え、そのコンデンサの片側端子にパルス状のバイアス電圧を加えて電荷を次ステップへ移送する。そして電荷の逆流を防ぐためのダイオードが各ステップにある。１ステップ分の昇圧電圧は電源電圧からダイオード順方向降下電圧を差し引いた電圧となるため、電源電圧が１Ｖ程度まで低下するとダイオードの電圧が支配的になり、ほとんど昇圧が不可能になる。
図４は、最終段の出力電圧の大きさを制御する電圧制御手段９１０の一例を示すブロックダイアグラムである。この電圧制御手段９１０は、ゲートとドレインを短絡したＭＯＳ型のダイオード９２０を、そのしきい値電圧の和が所定の電圧となるよう複数個直列に接続し、かつ、第Ｎ段目の昇圧回路９００の出力電圧が所定の電圧を越えた際に流れる電流が定電流となるような回路としている。昇圧回路９００の出力端子には、平滑コンデンサ１５１が接続されている。
複数個直列に接続されたＭＯＳ型ダイオード９２０から取り出される電圧が所定の電圧を超えると定電流が流れ、コンパレータ９２２は停止信号を発生し、電圧の上昇を阻止する。一方、ＭＯＳ型ダイオード９２０から取り出される電圧が所定の電圧以下に低下すると、コンパレータ９２２は発信器９０４へ起動信号を与え、第Ｎ段昇圧回路９００の電圧を制御し、その出力電圧を上昇させる。なお、この実施例では最終段の昇圧回路に電圧制御手段を設けているが、最終段付近、例えばその前段に設け、最終段は一定の昇圧比とすることも可能である。
このように定電流を適当な定電圧に変換して、コンパレータ９２２によってこの定電圧と基準電圧を比較することにより、第Ｎ段目の昇圧回路９００に入力される発振回路９０４の出力電圧をオン、オフさせて一定の所定電圧を得る。したがって、中間の電圧は固定した昇圧比で大まかに扱い、最終段の出力電圧のみを制御することで、回路規模の縮小が可能となる。
ここで、スイッチングデューティ比を一定として固定の昇圧比とすることにより、ゲート駆動回路１４０の回路規模の低減が可能となる理由を詳細に説明する。まず比較のため、図３０に示す入力電圧６１０１を出力電圧６１０２に昇圧する従来構成のＤＣ−ＤＣコンバータ回路の制御方式について説明する。
上記ゲート駆動回路１４０はゲート制御回路６１４０に対応している。まず出力電圧６１０２をフィルタ６１４１を通してフィードバックし、基準電圧発生回路６１４２の出力との誤差を誤差増幅器６１４３で増幅する。
その後、誤差増幅器６１４３の出力と三角波発生回路６１４４の出力とを比較器６１４５により比較してスイッチング素子１２０のオン又はオフを決定し、ゲート駆動回路６１４６へ信号を送る。ゲート駆動回路６１４６は、スイッチング素子１２０のオン期間の比率を変化させることで出力電圧を一定に保持する。
このため、フィードバック用のフィルタ６１４１、基準電圧発生回路６１４２、誤差増幅器６１４３、三角波発生回路６１４４及び比較器６１４５などの回路ブロックが必要となる。一方、本発明の場合、ＤＣ−ＤＣコンバータ回路単体では出力電圧のフィードバックは行わず、予め設定したスイッチングデューティ比に従いスイッチング素子１２０を動作させるだけである。
そのため、上記のフィードバックのループ構成は不要となり固定のスイッチングデューティ比を生成する回路とゲート駆動回路のみで十分であり、その回路規模が低減できる。
さらに、ゲート駆動回路１４０が単純な構成になるため高周波動作が可能となる。その結果、インダクタンス値を小さく選べるのでインダクタンス素子１２０の占有面積も低減できる。
ゲート駆動回路１４０を構成する素子の製造上のばらつき等により、スイッチング周波数とスイッチングデューティ比は若干ばらつくが、上記のようにゲート駆動回路１４０の規模を絞り、単純な構成としても昇圧は可能である。
つまり、次段の第２段昇圧回路２００がチャージポンプ回路の場合でも、ダイオードの順方向降下電圧の障壁を超える電圧を第１段昇圧回路１００から出力できれば十分であり、スイッチングデューティ比により決まる昇圧比の精度は粗くてよい。なお、ゲート駆動回路１４０の規模は大きくなるが、スイッチングデューティ比を安定にするための制御回路を用いることもできる。
さらに、設計時だけでなく製造時、動作時においてもスイッチングデューティ比を外部から設定可能にする手段を設けても良い。以下、図５から図７にデューティ比生成回路とそのデューティ比を設定する手段の一例を示す。
図５はカウンタと比較器を用いたデューティ比生成回路を示すブロックダイアグラムである。その回路の動作は発振器７００１から矩形波７００２を出力し、そのパルス数をカウンタ７００３で数え、デューティ比設定部７００７で設定したディジタル値７００８とカウンタ出力７００４を比較器７００５で比較し、所望のデューティ比を持つスイッチング信号７００６を生成する。
そして、スイッチング信号７００６をゲート駆動回路１４０に入力し、スイッチング素子１２０を駆動できるように増幅した後、ゲートを駆動する。カウンタ７００３として周期値とスイッチオン期間の値の組や周期が固定されたカウンタを用いた場合は、設定値７００８はスイッチオンまたはオフ期間の値のみでも良い。この様にして発振器７００１のデューティ比が管理されていない場合でも所望のスイッチングデューティ比を得ることが可能となる。
矩形波７００２を発生する発振器７００１は、デューティ比生成回路の一部として配置した図で説明したが、昇圧比の異なるＤＣ−ＤＣコンバータ昇圧回路を複数用いる場合は発振器を共通に用いても良いし、ＬＳＩ外部から供給されるクロックを矩形波７００２として用いることも可能である。
なお、それぞれの昇圧回路のゲート駆動回路のすべてに発振器とデューティ比生成回路を設けても良い。また、発振器を共通とし、チャージポンプ回路方式の昇圧回路へはそのまま入力し、ＤＣ−ＤＣコンバータ回路方式の昇圧回路へはデューティ比生成回路を個別に配置することも可能である。当然デューティ比の等しい昇圧回路はデューティ比生成回路を共有することが可能である。
図６は三角波出力の発振器を用いたデューティ比生成回路を示すブロックダイアグラムである。デューティ比設定部７００７で設定した値７００８を基に、しきい値電圧発生回路７１０９の出力であるしきい値７１１０を決める。そして、しきい値７１１０と三角波発振器７１０１からの三角波の瞬時値７１０４とを比較器７１０５で比較し、所望のデューティ比を持つスイッチング信号７００６を生成する。
図７に発振器そのもののデューティ比を変更可能な発振回路の一例を示す。発振器７５０１はデューティ比設定部７５０７として２組のＣＲ遅延時定数（７５０７ａ＊７５０７ｃと７５０７ｂ＊７５０７ｄ）を持っている。
その比をｔ１：ｔ２とすると、スイッチング信号７００６のデューティ比は、ｔ１：ｔ１＋ｔ２となる。デューティ比設定部７５０７は、抵抗７５０７ａが調整可能になっており、その他の静電容量７５０７ｃ、７５０７ｄは等しい値で固定であり、抵抗７５０７ｂも固定となっている。
図６、図７で述べたデューティ比設定部７００７として、フューズ、配線マスクオプション、コンタクト配置のマスクオプション、または、実装時の端子接続オプション等による配線接続の有無により設定値７００８を保持する方法と、不揮発性メモリやレジスタなどの書き換え可能な記憶素子により設定値を保持する方法がある。レジスタを用いた場合、電源投入時に値が定まる必要があり、不揮発性メモリ等から設定値を読み込む構成が考えられる。
フューズや配線オプション等の配線接続の変更により、直接に抵抗値又は容量値等を変更することも可能であるが、間接的に設定値としても良い。逆に、デューティ比設定に不揮発性メモリやレジスタ等の値を保持する手段を用いた場合、その値を基に抵抗値又は容量値等を変更するようにスイッチ素子を切り替える方法も考えられる。
図３０に示した従来の構成のＤＣ−ＤＣコンバータの比較器は、電圧を比較するため差動アンプを構成する必要がある。しかし、図５に示す本発明の実施例のカウンタを用いたデューティ比設定方式の比較器は、論理回路で構成が可能であり、回路面積は差動アンプに比べて小さい。図６では差動アンプが必要となるが、フィードバック制御のループを構成せず、直接デューティ比を設定するので位相設計が容易となる。
図５から図７に示した実施例においては、スイッチングデューティ比により昇圧比を間接的に決定しているが、昇圧比をデューティ比に変換するブロック（図示せず）を設け、昇圧比を設定値としても良い。
このように昇圧比を設定変更可能とすることにより、高速動作時はメモリＬＳＩへの入力電圧は３Ｖであるが、低消費電力動作時は１Ｖに下がるような場合、スイッチングデューティ比を動作モードに応じてＬＳＩ内部で変更することにより、単純な回路構成のままで入力電圧の変化に対応することが可能である。高速動作品種と、低速であるが低消費電力である品種を同一のチップとして製造し、出荷時に内部のレジスタを変更し品種を分けることも可能となる。
本実施例によれば第１段の昇圧回路をＤＣ−ＤＣコンバータ回路とすることで、入力電源電圧が１Ｖ以下程度まで低下しても、インダクタンス電流を確保できるようにスイッチング素子１２０の駆動能力を決めることにより昇圧が可能となる。つまり、インダクタンス素子１１０に後段の負荷に必要なエネルギを上回る磁界のエネルギを蓄えることができれば昇圧が可能となる。
また、駆動回路や電圧制御手段も簡単になり、昇圧電源回路のレイアウト面積を低減できる。一方、チャージポンプ回路では電荷をコンデンサに蓄え、そのコンデンサの片側端子にパルス状のバイアス電圧を加えて電荷を次のステップへ移送する。そして電荷の逆流を防ぐためのダイオードが各ステップに必要である。
１ステップ分の昇圧電圧は、電源電圧からダイオードの順方向降下電圧を差し引いた電圧となるため、電源電圧が１Ｖ程度まで低下するとダイオードの電圧が支配的になり、ほとんど昇圧が不可能になる。
図８に本発明のオンチップコンバータの第１の実施例を示す。オンチップコンバータを構成するインダクタンス素子１１０と、その周辺素子であるスイッチング素子１２０，ダイオード１３０の配置およびインダクタンス素子との接続関係を示した図であり、スイッチング素子１２０の形成領域をＭ、ダイオード１３０の形成領域をＤで示した。また、図９に本発明のオンチップコンバータの第１の実施例の平面構成を示す。図９に示すようにコンバータは半導体チップの一部領域に形成され、入力電源電圧１０１を図１に示した回路（図９ではコンバータ部のみ示す）で昇圧した後にチップ内部の素子（例えばフラッシュメモリ素子；図示せず）を駆動する。
インダクタンス素子１１０の第１の金属配線である金属配線部１１１は、図９の半導体チップ内部にあるフラッシュメモリ素子の信号配線または電源配線に使われる金属配線の内、フラッシュメモリ素子では信号配線に使われている２層目の金属配線をスパイラル状にしたものであり、インダクタンス素子１１０のコア部分は金属配線の配線層間絶縁膜および保護絶縁膜で形成される。
従来はチップ内にインダクタンス素子を作り込む場合、特別に厚さ数μｍの厚膜配線プロセスを追加するか、別プロセスで加工したものを張り合わせて、直列抵抗を下げていた。本発明では、上で述べたように例えばフラッシュメモリの配線プロセスに手を加えることなく、インダクタンス素子１１０をオンチップで作り込む。
なお、構造の詳細は、後ほど並列接続型インダクタンスの説明で略断面図；図１６（ａ）〜図１６（ｃ）を用いて述べる。
入力電源電圧１０１を供給する第２の金属配線がインダクタンス素子１１０の金属配線部１１１の外周端につながり、金属配線部１１１の内周端から基板側に下された層間接続配線１８１が、スイッチング素子１２０とダイオード１３０の拡散層（図示せず）をつなぐ第３の金属配線である１層目の金属配線ｍ１と接続する。金属配線ｍ１は金属配線ｍ１ａとｍ１ｂからなり、ｍ１ａはインダクタンス素子のほぼ一辺と同じ程度に一方向に延び、それを境にしてスイッチング素子１２０の形成領域Ｍとダイオード１３０の形成領域Ｄが分割され、ｍ１ｂはｍ１ａの複数ヶ所からｍ１ａとは直交方向に延び、スイッチング素子１２０とダイオード１３０の拡散層（図示せず）と接続される。なお、簡単のために図８，図９では、スイッチング素子１２０およびダイオード１３０とインダクタンス素子１１０間の金属配線についてのみ示し、その他の配線は省略した（特に説明なければ、以下の図においても同様）。
また、図８においてインダクタンス素子１１０の金属配線部１１１の形状を簡単のために四角形としたが、八角形や十六角形など、他の多角形であっても良い。以下の実施例においても同様である。
本実施例のように、インダクタンス素子１１０の真下にスイッチング素子１２０とダイオード１３０を設け、金属配線部１１１の内周端から半導体基板側に向かって下した層間接続配線１８１を、スイッチング素子１２０とダイオード１３０の拡散層をつなぐ１層目の金属配線ｍ１に接続させることにより、素子間の配線抵抗および寄生インダクタンスを小さくできるので、電源の効率を下げずにオンチップコンバータの小形化が図れ、スイッチング時のノイズも減らすことができる。
図１０に本発明のオンチップコンバータの第２の実施例を示す。オンチップコンバータを構成するインダクタンス素子１１０と、その周辺素子であるスイッチング素子１２０，ダイオード１３０の配置およびインダクタンス素子との接続関係を示した図であり、スイッチング素子１２０の形成領域をＭ、ダイオード１３０の形成領域をＤで示した。
図１１は本発明のオンチップコンバータの第２の実施例の略断面を示す図である。図１１において、１２００はＭＯＳトランジスタ（スイッチング素子１２０）やＭＯＳダイオード（ダイオード１３０）が形成されるウエル拡散層、１２０Ｄ、１２０Ｓは各々スイッチング素子のドレイン領域、ソース領域を形成する拡散層、１３０Ａ、１３０Ｋは各々ダイオードのアノード領域、カソード領域を形成する拡散層である。
スイッチング素子１２０の形成領域Ｍには、Ｍ１とＭ２の２つのトランジスタがソース領域を形成する拡散層１２０Ｓを共有して設けられており、コンタクト配線を介して拡散層１２０Ｓに接続された１層目（金属）配線はグランド電位に固定されたＧＮＤ配線である。また、ダイオード１３０の形成領域Ｄには、Ｄ１とＤ２の２つのＭＯＳダイオードがカソード領域を形成する拡散層１３０Ｋを共有して設けられており、コンタクト配線を介して拡散層１３０Ｋに接続された１層目（金属）配線はコンバータ回路の出力電位となるＶｏｕｔ配線である。ゲート配線のうち、Ｇで示した配線がスイッチング素子１２０のゲート部であり、コンタクト配線および１層目（金属）配線を介して拡散層１２０Ｄ（１３０Ａ）と接続された配線がＭＯＳダイオード１３０のゲート部である。
そして、スイッチング素子１２０およびダイオード１３０はそれぞれ複数に分割され、スイッチング素子１２０のドレイン領域とダイオード１３０のアノード領域が向かい合って配置され、両領域は同じ拡散層１２０Ｄ（１３０Ａ）に形成されている。Ｍ１とＤ２、あるいはＭ２とＤ１を組合せユニットと称し、スイッチング素子１２０とダイオード１３０は、組合せユニットを複数組並列に接続した構成になっている。
このような構成にすることにより、図８に示した第１の実施例と比べてスイッチング素子１２０とダイオード１３０間の配線距離が短くなり、配線抵抗や寄生のインダクタンスが減るので、インダクタンス素子の小型化やスイッチングノイズの低減が図れる。
以上述べたように、スイッチング素子１２０の真下にスイッチング素子１２０とダイオード１３０を設け、金属配線部１１１の外周端から基板側に下した層間接続配線１８１を、スイッチング素子１２０とダイオード１３０の拡散層をつなぐ１層目の金属配線ｍ１と接続されることにより、素子間の配線抵抗および寄生インダクタンスを小さくできるので、電源の効率を下げずにオンチップコンバータの小形化が図れ、スイッチング時のノイズも減らすことができる。
図１２に本発明のオンチップコンバータの第３の実施例を示す。本実施例は、図８においてインダクタンス素子１１０の金属配線部を複数個並列にしたものである。先の実施例（図８）でも述べたように、金属配線部１１１、１１２は、半導体チップ内部にあるフラッシュメモリ素子の信号配線または電源配線に使われる金属配線の内、フラッシュメモリ素子では各々信号配線と電源配線に使われている２層目と３層目の金属配線をそのまま使って各々形成されている。
複数の異なる配線層で平面形状を同一にしたスパイラル状インダクタンス素子の金属配線部１１１，１１２を、それらに電流を流した場合にできる磁束の向きが同じでかつ互いに磁束が貫くように重ね合わせて形成しこれらを並列に接続することが重要である。磁束が互いに干渉しないような配置で単一配線層のインダクタンス素子を並列接続した場合には、抵抗はｋ分の１（ｋは並列に接続したインダクタンス素子の数）になるが、インダクタンス値もｋ分の１に減少する。磁束が同じ方向に互いに貫くように重ねることで、抵抗をｋ分の１としながらインダクタンス値をもとの１層分のインダクタンス素子とほぼ同じにできる。これにより、フラッシュメモリ等の通常のＬＳＩ配線プロセスに手を加えることなく、低抵抗なインダクタンス素子をオンチップで作り込むことができる（図示はしていないが、各層間をスルーホール等で同電位の部分を接続してもよい）。
並列に接続したインダクタンス素子を形成する金属配線部１１１、１１２は、各々スパイラル状であれば必ずしも同一形状、同一サイズでなくても良く、例えば１１１の形状は四角形で、１１２の形状は八角形でも、互いに磁束が貫いていれば良い。また図１３に示すように、１１１を１１２に投影させた際に、１１１および１１２のスパイラル中心点１１１ａ、１１２ａが、互いに他のスパイラル状金属配線部から外れていなければ、中心点が必ずしも一致していなくても良い。
また、多層の配線で並列接続したインダクタンス素子とすることにより、スイッチング素子１２０の動作を高周波化した際の表皮効果による抵抗上昇も抑えることもできる。インダクタンス素子をより小さくするためには高周波スイッチングが必要となるが、周波数が２０ＭＨｚを超えると表皮効果が現れ、導体の表面のみに電流が集中する。この場合、例え厚さ数μｍの配線で低抵抗なインダクタンス素子を構成したつもりでも、導体断面の全体に電流が流れることができないので抵抗値が上昇する。ところが、複数配線層を並列に接続して構成したインダクタンス素子では、合計の断面積が同じ場合でもその導体表面積が厚膜配線よりも大きいので、表皮効果による抵抗の上昇が少なく抑えられるという利点がある。
図１４に本発明のオンチップコンバータの第４の実施例を示す。本実施例は、図１２において金属配線部１１１および１１２を各々３層目配線，４層目配線で形成し、１層目配線と２層目配線でスイッチング素子１２０とダイオード１３０の拡散層（図示せず）をつなぐ金属配線ｍ１を形成した時の実施例である。１層目の金属配線のシート抵抗が大きい時に金属配線部とスイッチング素子やダイオード間の配線抵抗を下げるのに有効である。
図１２に示したインダクタンス素子の金属配線部１１１の平面図を図１５に、そのＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面図を各々図１６（ａ）〜図１６（ｃ）に示す。
図１５において、１８０ａ〜１８９ａは各々層間接続配線１８０〜１８９と金属配線部１１１の接続点を示したものである。
各々図１６（ａ）〜図１６（ｃ）において、インダクタンス素子１１０は、２層目および３層目の金属配線とその層間に設けられた配線層間絶縁膜および保護絶縁膜からなる並列接続型のインダクタンス素子である。つまり金属配線と配線層間絶縁膜からなる複数層が並列に複数接続されたインダクタンス素子である。そして、インダクタンス素子を形成する金属配線は、図１２および図１５に示されるような複数層の金属配線からなるスパイラル状の配線であり、スパイラル状配線の外周端には入力電源電圧１０１が供給される。各スパイラル状配線において、外周端は層間接続配線１８０で互いに接続され、内周端から基板側に下した層間接続配線１８１が１層目の金属配線ｍ１ａと交わる；図１６（ａ）。そして、金属配線ｍ１ａはインダクタンス素子のほぼ一辺と同じ位にＢ−Ｂ′方向に延びる；図１６（ｂ）。金属配線ｍ１ａを境にしてスイッチング素子１２０の形成領域Ｍ（図１６の１２０ａ）とダイオード１３０の形成領域Ｄ（図１６の１３０ａ）が分割され、ｍ１ａの複数ヶ所からＣ−Ｃ′方向に金属配線ｍ１ｂが延び；図１２、スイッチング素子１２０とダイオード１３０の拡散層（図示せず）と接続される；図１６（ｃ）。
図１７は本発明の昇圧回路と従来昇圧回路について、７Ｖまで１次昇圧電圧した時の面積比と電源電圧の関係を示した説明図である。チャージポンプ回路を用いた従来昇圧回路では電源電圧の低下と共に回路面積が増加し、電源電圧が２Ｖ以下で面積が急激に大きくなるのに対して、本発明の昇圧回路を用いれば回路面積の増加はほとんど無く、約２．５Ｖで従来回路方式より面積が小さくなる。従来昇圧回路の面積が電源電圧２Ｖ以下で急激に大きくなる理由は、チャージポンプ回路ではポンプ一段あたりの昇圧電圧が、電源電圧からＭＯＳ型ダイオード降下電圧（基板バイアスの影響を受け、およそ１Ｖ以上）を差し引いた電圧になるため、昇圧に必要なチャージポンプ回路の段数が増大するためである。これに対して本発明では、第１次昇圧回路出力電圧１０２が７Ｖ程度の場合、１段で昇圧することが可能なため、ＭＯＳ型ダイオード降下電圧の影響はあまり受けない。
図１８は本発明の昇圧回路と従来昇圧回路について、７Ｖまで１次昇圧電圧した時の面積比と動作周波数の関係を示した説明図である。昇圧回路の動作周波数がおよそ１０ＭＨｚ以上になると、本発明の昇圧回路の方が従来の昇圧回路よりもサイズが小さい。これは、チャージポンプ回路のサイズをほぼ決めているコンデンサのサイズが、ポンプの切り換え動作周波数に反比例するのに対して、ＤＣ−ＤＣコンバータ回路のサイズをほぼ決めているインダクタンス素子のサイズは、スイッチング周波数の２乗に反比例するためである。
図１９に本発明のオンチップコンバータの第５の実施例を示す。簡単のためにスイッチング素子１２０、ダイオード１３０の配置は図示しないが、図１２に示したコンバータと同等の構成でサイズを小さくしたものが４個並んでいる。図２に示したＤＣ−ＤＣコンバータ回路の最大消費電流と平均電流は、インダクタンス電流ＩＬによって決まり、最大電流は大きくなり平均電流のおよそ２倍である。このため、フラッシュメモリの入力電源への負担が大きくなる場合がある。
これを解決するために、図１９に示すように、図１２のインダクタンス素子１１０を合計のインダクタンス値が同じとなるように複数組（図では１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの４組）に分割すると共にスイッチング素子も４個設け、図２０に示すようにスイッチングの位相に差を付けて並列動作させ、インダクタンス電流の合計のピークを低減する。
インダクタンス素子一つの面積をｋ分の１とし、ｋ個並列動作の場合、スイッチング周波数を√（ｋ３）倍とすれば平均電流はｋ分割前と同一となる。各相の最大電流はｋ分の１となり、その合計は１より小さくなるため合計の最大電流を減らすことが可能となる。更に、スイッチングの位相を周期のｋ分の１ずつ差をつけて並列動作させるとインダクタンス電流の合計は最も小さくすることができ、最大電流を低減できる。
また、昇圧比とスイッチングデューティ比の関係は前述したが、この昇圧比（＝スイッチングデューティ比の逆数）と昇圧回路並列分割数を等しくし、スイッチング周期を等分割するように位相差を設けて動作すると、各相の合計電流のリップルがなくなり、平均電流と合計最大電流がほぼ一致するようにできる。また、分割した場合はインダクタンス素子の配置に自由度が増す。例えば正方形領域だけでなく長方形の領域にも配置が可能となる。
図２１は図１の実施例のＮ＝２の場合で、かつ、第１段の昇圧回路１００の出力にリミッタ１０３を配置する。この場合、第２段の昇圧回路２００の動作開始に備えて予め昇圧を中間段階まで進めておくことができるため、全体の昇圧動作が速くなり、メモリアクセス速度が向上する。なお、リミッタ１０３、２０３には、図１の電圧制御手段９１０の一例として説明したものと同様の回路方式を用いることができる。
図２２は、本発明の他の実施例であるフラッシュメモリ内部の昇圧回路の構成を示す図である。フラッシュメモリ内部の昇圧電源回路は、複数の電圧を出力しメモリセルに供給するが、本実施例ではその一部を抜き出して説明する。第１段の昇圧回路５１００にはフラッシュメモリへの入力電源電圧５１０１が入力されている。
そして、第１段の昇圧回路５１００の出力には第２段の昇圧回路５２００が接続され、以下順にＮ段昇圧回路まで直列に接続される。Ｎ段昇圧回路５９００はその出力電圧５９０２を制御する電圧制御手段５９１０を有し、その先にメモリセル１０００が接続される。第１段昇圧回路５１００はチャージポンプ回路であり、第２段昇圧回路５２００はＤＣ−ＤＣコンバータ回路を用いる。
ここでは図示していないが第３段昇圧回路から第Ｎ段昇圧回路９００は昇圧型のＤＣ−ＤＣコンバータ回路か、チャージポンプ回路で構成している。第１段昇圧回路にチャージポンプ回路を用いて入力電源電圧Ｖｉｎをａ倍に昇圧した場合、第２段昇圧回路の入力最大電流Ｉｉｎ２はインダクタンス素子とスイッチング素子の直流抵抗をＲｄｃとしたときＩｉｎ２＝ａ＊Ｖｉｎ／Ｒｄｃとなる。
インダクタンス値をＬとすれば蓄えられるエネルギは１／２Ｌ＊Ｉｉｎ２＊Ｉｉｎ２となるため、入力電源電圧をそのままＤＣ−ＤＣコンバータ回路に入力するよりも蓄えられるエネルギがａの２乗倍となる。このような理由から、第１段昇圧回路をチャージポンプ回路とし、第２段昇圧回路をＤＣ−ＤＣコンバータ回路とすることで、効率的な昇圧回路を構成できる。
ただし、第１段昇圧回路の昇圧比を第２段昇圧回路の昇圧比よりも高くすると、逆にチャージポンプ回路の規模が大きくなるため面積が増大する可能性がある。このため第１段昇圧回路の昇圧比よりも第２段の昇圧回路の昇圧比を大きくすることが必要となる。
図２３に本発明のオンチップコンバータを用いた降圧回路の実施例を示す。コンバータ回路は、インダクタンス素子１１０，スイッチング素子１２１，ダイオード１３１，スイッチング素子のゲート駆動回路１４１，出力電圧を制御する制御回路１４２、および出力平滑コンデンサ１５１で構成される。本コンバータ回路に入力された高電圧１０１０は所定の低電圧１０２０となって出力される。
オンチップコンバータを形成するインダクタンス素子１１０とその周辺素子であるスイッチング素子１２１，ダイオード１３１の配置，配線と平面構成および断面構成は、素子の極性を除けば各々図８，図１０，図１２，図１４と図９，図１１および図１６（ａ）〜図１６（ｃ）とほぼ同じであるが、図２４に示すようにインダクタンス素子１１０の金属配線部１１１には、入力電源電圧１０１を供給する配線ではなくて、降圧された電圧を出力する第４の金属配線がつながる。
また、図１１に示した構成と同様に、スイッチング素子１２１とダイオード１３１を組合せユニットが並列に複数組接続された構成にする場合、組合せユニットを、スイッチング素子のソース領域とダイオードのカソード側領域を互いに向き合わせて半導体基板上に配置し、両領域を電気的に接続した構成にすれば良い。
尚、本実施例の降圧回路は、図１に記載の昇圧回路１００，２００，９００と同様に複数段備えても良い。
つまり、入力電圧に対して１次の降圧回路又は、それらを複数用いた複数段の降圧回路群により降圧され、最終段の降圧回路から出力される降圧された最終出力電圧を制御する電圧制御部を備えた半導体装置の構成とすることができる。
図２５に本発明のオンチップＤＣ−ＤＣコンバータを用いたフラッシュメモリ内蔵マイコンの構成を示す。フラッシュメモリ内蔵マイコン３００は、ＣＰＵ３１０、フラッシュメモリ３２０、ＲＡＭ３３０、Ｉ／Ｏ部３４０などから成る。Ｉ／Ｏ部３４０にはシリアルＩ／Ｏ、プログラマブル入出力ポート、Ａ−Ｄ変換、Ｄ−Ａ変換などが含まれる。そしてフラッシュメモリ３２０では、例えば図１で示された昇圧回路および図４で示されたオンチップコンバータが用いられている。
図２６は、本発明のオンチップコンバータを用いたフラッシュメモリ内蔵マイコン３００を使ったシステムボード３０００の構成を示したものである。システムボード３０００には、フラッシュメモリ内蔵マイコン３００の他に、マイコン制御の対象となる応用システム用のＬＳＩや個別部品３１００が搭載されており、システムボード３０００はパソコン３２００とシリアルＩ／Ｆ等で接続され、応用システムのアプリケーションプログラムがパソコン３２００からフラッシュメモリ内蔵マイコン３００の内蔵フラッシュメモリ３２０に転送、書込みされる。
本実施例で示したフラッシュメモリ内蔵マイコン３００は、エンジン制御やボディ制御などの車載マイコンや、プラズマディスプレイパネル（ＰＤＰ）やＤＶＤ関連機器などのシステム制御マイコンとして幅広い用途に適用可能である。
図２７に本発明の半導体装置を複数個重ねて実装する際に用いる２種類の半導体装置１０および２０の内部ブロック構成図を、図２８に半導体装置１０および２０を重ねてカードに実装したマルチチップ型半導体装置の略断面構成図を示す。図２７において、１０は第１の半導体装置、２０は第２の半導体装置、１１，２１はメモリセル領域、１２，２２は周辺回路領域、１１１０，１１２０は本発明で述べた１次昇圧回路１００を含む昇圧回路領域である。ここで半導体装置２０は、半導体装置１０の素子レイアウトを鏡反転した構成をもつ。このため、半導体装置１０の昇圧回路領域１１１０内部にあるインダクタンス素子１１０はチップの左半分の領域に、半導体装置２０の昇圧回路領域１１２０内部にあるインダクタンス素子１１０はチップの右半分の領域に設けられている。図２８において、４０はメモリカード、３０はＣＰＵ、３１はＣＰＵと第１の半導体素子１０および第２の半導体素子２０の電極パッド間を結ぶボンディングワイヤである。そして、半導体装置１０，２０のａ−ａ′断面、ｂ−ｂ′断面が各々図２８の断面となるように重ねられている。例えば図２８において、半導体装置１０の昇圧回路領域１１１０の図面奥側は周辺回路領域１２となる。
本発明の昇圧回路を適用した半導体装置を適用したメモリカードの構成を以下に記します。
本発明は、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、その最終段付近の昇圧回路に接続され、且つ最終出力電圧を制御する電圧制御部と、その最終出力電圧が供給される内部素子とを備え、最初段の昇圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、そのスイッチング素子を駆動する駆動回路とを有するコンバータ回路を備え、スイッチング素子とダイオードの一部は、インダクタンス素子の下方に配置された半導体装置と、制御するＣＰＵとを備え、その半導体装置は複数有し、各々の半導体装置はボンディングワイヤでＣＰＵと接続され、各々の半導体装置は重ね合わせて配置され、隣接する半導体装置内のインダクタンス素子は、インダクタンス素子の真上方向及び真下方向には他の半導体装置内のインダクタンス素子が互いに重なり合わないように配置された構成である。
このように半導体装置を複数個重ねて実装する場合、隣接する半導体装置間でインダクタから発生する磁束同士が干渉して、動作が不安定になることも起こり得る。そこで、その様な場合には図２７に示すような第１，第２の半導体装置を図２８に示すように互いに重ね合わせることにより、インダクタンス素子は互いに上下で重なり合わないので、磁束同士の干渉は生じない。
なお、以上で述べた実施例では本発明を適用した半導体装置としてフラッシュメモリを例にとり説明したが、電源電圧よりも高い電圧を内部回路で発生し、内部の素子を駆動するもの全てに対して本発明は適用できる。不揮発性メモリやその他メモリ以外の半導体装置、例えばマイクロプロセッサ／コントローラなどの半導体装置に適用可能であり、乾電池１本の電圧で駆動できるようになるなどの効果がある。
また図２８において、フラッシュメモリと共にＳＲＡＭやＤＲＡＭ等のメモリを重ね合わせてもよい。
更に本発明によれば、電源電圧を１Ｖ程度まで下げることが可能で実装面積も小さくなるので、本発明の半導体装置またはマルチチップ型半導体装置を携帯電話やＰＤＡ等の携帯電子機器に適用すれば、機器の低消費電力化，小型化、かつ実装コストの低減が可能となる。
以上の説明で使用した符号は、次の部品を示している
１０…第１の半導体装置、１１，２１…メモリセル領域、１２，２２…周辺回路領域、２０…第２の半導体装置、３０…ＣＰＵ、４０…メモリカード、１００…１次昇圧回路、１０１…入力電源電圧、１０２…１次昇圧回路の出力電圧、１０３，２０３…リミッタ、１０４，２０４…発信器、１１０…インダクタンス素子、１２０，１２１…スイッチング素子、１３０，１３１，１７０…ダイオード、１４０，１４１…スイッチング素子のゲート駆動回路、１４２…制御回路、１５０，１５１…出力平滑コンデンサ、１６０…コンデンサ、２００…２次昇圧回路、９００…Ｎ次昇圧回路、９０２…出力電圧、９１０…電圧制御部、１０００…メモリセル、１１１０，１１２０…昇圧回路領域。
【産業上の利用可能性】  本発明では、電源の効率を下げずに小型化が図れ、スイッチング時のノイズを低減できる半導体装置及びそれを用いたメモリカードを提供することができる。
【図１】
2004025730.tif 000003
【図２】
2004025730.tif 000004
【図３】
2004025730.tif 000005
【図４】
2004025730.tif 000006
【図５】
2004025730.tif 000007
【図６】
2004025730.tif 000008
【図７】
2004025730.tif 000009
【図８】
2004025730.tif 000010
【図９】
2004025730.tif 000011
【図１０】
2004025730.tif 000012
【図１１】
2004025730.tif 000013
【図１２】
2004025730.tif 000014
【図１３】
2004025730.tif 000015
【図１４】
2004025730.tif 000016
【図１５】
2004025730.tif 000017
【図１６】
2004025730.tif 000018
【図１７】
2004025730.tif 000019
【図１８】
2004025730.tif 000020
【図１９】
2004025730.tif 000021
【図２０】
2004025730.tif 000022
【図２１】
2004025730.tif 000023
【図２２】
2004025730.tif 000024
【図２３】
2004025730.tif 000025
【図２４】
2004025730.tif 000026
【図２５】
2004025730.tif 000027
【図２６】
2004025730.tif 000028
【図２７】
2004025730.tif 000029
【図２８】
2004025730.tif 000030
【図２９】
2004025730.tif 000031
【図３０】
2004025730.tif 000032
【国際調査報告】
2004025730.tif 000033
2004025730.tif 000034
2004025730.tif 000035
2004025730.tif 000036