(57)【要約】複数のセクタが形成される。各セクタは、不揮発性のメモリセルと、これ等メモリセルに接続されるローカルビット線と、スイッチ回路とを有する。書き込みグローバルビット線と読み出しグローバルビット線とは、セクタに共通にそれぞれ配線されている。書き込みグローバルビット線は、メモリセルへの書き込みデータあるいはメモリセルからのベリファイデータを伝達する。読み出しグローバルビット線は、メモリセルからの読み出しデータを伝達する。スイッチ回路は、ローカルビット線を、動作モードに応じて書き込みグローバルビット線または読み出しグローバルビット線に接続する。このため、書き込みシーケンスまたは消去シーケンスを実行中に、読み出し動作を実行できる。すなわち、デュアルオペレーションを実行できる。
2005017909.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性のメモリセルおよびこれ等メモリセルに接続される少なくとも一つのローカルビット線をそれぞれ有する複数のセクタと、
前記セクタに共通に配線され、書き込み動作中に前記メモリセルへの書き込みデータを伝達し、書き込み動作後および消去動作後のベリファイ動作中にメモリセルからのベリファイデータを伝達する少なくとも一つの書き込みグローバルビット線と、
前記セクタに共通に配線され、読み出し動作中に前記メモリセルからの読み出しデータを伝達する少なくとも一つの読み出しグローバルビット線と、
前記セクタにそれぞれ形成され、前記ローカルビット線を、動作モードに応じて前記書き込みグローバルビット線または読み出しグローバルビット線に接続するスイッチ回路とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求の範囲１の不揮発性半導体メモリにおいて、
前記スイッチ回路は、
前記ローカルビット線を前記書き込みグローバルビット線に接続する書き込みグローバル選択スイッチと、
前記ローカルビット線を前記読み出しグローバルビット線に接続する読み出しグローバル選択スイッチとをそれぞれ備えていることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求の範囲２の不揮発性半導体メモリにおいて、
前記書き込み動作中および前記ベリファイ動作中に、前記書き込みグローバル選択スイッチのいずれかを選択的にオンするための書き込みデコード信号をアドレス信号に応じて生成する書き込みデコーダと、
前記読み出し動作中に、前記読み出しグローバル選択スイッチのいずれかを選択的にオンするための読み出しデコード信号をアドレス信号に応じて生成する読み出しデコーダとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項４】
請求の範囲２の不揮発性半導体メモリにおいて、
前記書き込みグローバル選択スイッチは、前記書き込みデコード信号をゲートで受けるトランスファトランジスタであり、
前記読み出しグローバル選択スイッチは、前記読み出しデコード信号をゲートで受けるトランスファトランジスタであることを特徴とする不揮発性半導体メモリ。
【請求項５】
請求の範囲１の不揮発性半導体メモリにおいて、
前記書き込みグローバルビット線のいずれかを、アドレス信号に応じて書き込みデータバス線に接続する書き込みビット線セレクタと、
前記読み出しグローバルビット線のいずれかを、アドレス信号に応じて読み出しデータバス線に接続する読み出しビット線セレクタとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項６】
請求の範囲５の不揮発性半導体メモリにおいて、
前記書き込みビット線セレクタは、前記書き込みグローバルビット線を前記書き込みデータバス線にそれぞれ接続するための書き込みスイッチトランジスタを備え、
前記読み出しビット線セレクタは、前記読み出しグローバルビット線を前記読み出しデータバス線にそれぞれ接続するための読み出しスイッチトランジスタを備え、
前記各書き込みスイッチトランジスタのゲート絶縁膜は、前記各読み出しスイッチトランジスタのゲート絶縁膜より厚いことを特徴とする不揮発性半導体メモリ。
【請求項７】
請求の範囲５の不揮発性半導体メモリにおいて、
前記書き込みビット線セレクタは、前記書き込みグローバルビット線を前記書き込みデータバス線にそれぞれ接続するための書き込みスイッチトランジスタを備え、
前記読み出しビット線セレクタは、前記読み出しグローバルビット線を前記読み出しデータバス線にそれぞれ接続するための読み出しスイッチトランジスタを備え、
前記読み出しスイッチトランジスタの駆動能力は、前記書き込みスイッチトランジスタの駆動能力より大きいことを特徴とする不揮発性半導体メモリ。
【請求項８】
請求の範囲７の不揮発性半導体メモリにおいて、
前記読み出しスイッチトランジスタおよび前記書き込みスイッチトランジスタの駆動能力は、トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることで設定されることを特徴とする不揮発性半導体メモリ。
【請求項９】
請求の範囲１の不揮発性半導体メモリにおいて、
前記ベリファイ動作中に、前記メモリセルのいずれかから前記書き込みグローバルビット線に読み出されるベリファイデータを増幅するベリファイセンスアンプと、
前記読み出し動作中に、前記メモリセルのいずれかから前記読み出しグローバルビット線に読み出される読み出しデータを増幅する読み出しセンスアンプとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項１０】
請求の範囲９の不揮発性半導体メモリにおいて、
読み出しセンスアンプの駆動能力は、前記ベリファイセンスアンプの駆動能力より大きいことを特徴とする不揮発性半導体メモリ。
【請求項１１】
請求の範囲１の不揮発性半導体メモリにおいて、
一つの前記書き込みグローバルビット線および一つの前記読み出しグローバルビット線で構成される複数のグローバルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、
前記グローバルビット線対は、前記ローカルビット線対にそれぞれ対応して、前記ローカルビット線に沿って配線されていることを特徴とする不揮発性半導体メモリ。
【請求項１２】
請求の範囲１１の不揮発性半導体メモリにおいて、
前記グローバルビット線対の前記書き込みグローバルビット線および前記読み出しグローバルビット線は、第１配線層を使用して配線された前記ローカルビット線対の前記ローカルビット線上に、第２配線層を使用してそれぞれ配線されていることを特徴とする不揮発性半導体メモリ。
【請求項１３】
請求の範囲１１の不揮発性半導体メモリにおいて、
前記スイッチ回路は、アドレス信号に応じてオンし、前記ローカルビット線対を構成する前記ローカルビット線のいずれかを共通ノードに接続するローカル選択スイッチと、
前記共通ノードを動作モードに応じて前記書き込みグローバルビット線に接続する書き込みグローバル選択スイッチと、
前記共通ノードを動作モードに応じて前記読み出しグローバルビット線に接続する読み出しグローバル選択スイッチとをそれぞれ備えていることを特徴とする不揮発性半導体メモリ。
【請求項１４】
請求の範囲１の不揮発性半導体メモリにおいて、
同じ方向に沿って配線される前記書き込みグローバルビット線および前記読み出しグローバルビット線の間にそれぞれ配線され、所定の電圧に設定されるシールド線を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求の範囲１４の不揮発性半導体メモリにおいて、
一つの前記書き込みグローバルビット線および一つの前記シールド線で構成される複数の書き込みグローバルビット線対と、
一つの前記読み出しグローバルビット線および一つの前記シールド線で構成される複数の読み出しグローバルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、
前記書き込みグローバルビット線対および前記読み出しグローバルビット線対は、前記ローカルビット線対にそれぞれ対応して、前記ローカルビット線に沿って配線されていることを特徴とする不揮発性半導体メモリ。
【請求項１６】
請求の範囲１５の不揮発性半導体メモリにおいて、
前記書き込みグローバルビット線対の前記書き込みグローバルビット線と前記シールド線、および前記読み出しグローバルビット線対の前記読み出しグローバルビット線と前記シールド線は、第１配線層を使用して配線された前記ローカルビット線対の前記ローカルビット線上に、第２配線層を使用してそれぞれ配線されていることを特徴とする不揮発性半導体メモリ。
【請求項１７】
請求の範囲１５の不揮発性半導体メモリにおいて、
前記スイッチ回路は、アドレス信号に応じてオンし、前記ローカルビット線対を構成する前記ローカルビット線のいずれかを、このローカルビット線対にそれぞれ対応する共通ノードに接続するローカル選択スイッチと、
前記共通ノードを動作モードおよびアドレス信号に応じて前記書き込みグローバルビット線にそれぞれ接続する書き込みグローバル選択スイッチと、
前記共通ノードを動作モードおよびアドレス信号に応じて前記読み出しグローバルビット線にそれぞれ接続する読み出しグローバル選択スイッチとをそれぞれ備えていることを特徴とする不揮発性半導体メモリ。
【請求項１８】
請求の範囲１の不揮発性半導体メモリにおいて、
前記セクタにそれぞれ独立に配線されるソース線を備え、
前記セクタは、前記メモリセルに書き込まれたデータを消去するための最小の消去単位であることを特徴とする不揮発性半導体メモリ。
【請求項１９】
独立に動作可能な複数のバンクを備え、
前記各バンクは、
複数の不揮発性のメモリセルおよびこれ等メモリセルに接続される少なくとも一つのローカルビット線をそれぞれ有する複数のセクタと、
前記セクタに共通に配線され、書き込み動作中に前記メモリセルへの書き込みデータを伝達し、書き込み動作後および消去動作後のベリファイ動作中にメモリセルからのベリファイデータを伝達する少なくとも一つの書き込みグローバルビット線と、
前記セクタに共通に配線され、読み出し動作中に前記メモリセルからの読み出しデータを伝達する少なくとも一つの読み出しグローバルビット線と、
前記セクタにそれぞれ形成され、前記ローカルビット線を、動作モードに応じて前記書き込みグローバルビット線または読み出しグローバルビット線に接続するスイッチ回路とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２０】
請求の範囲１９の不揮発性半導体メモリにおいて、
前記読み出し動作中に、読み出しデータを増幅するために、アドレス信号に応じて選択されるバンクの読み出しグローバルビット線に選択的に接続され、バンクに共通の読み出しセンスアンプを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２１】
請求の範囲１９の不揮発性半導体メモリにおいて、
前記スイッチ回路は、
前記ローカルビット線を前記書き込みグローバルビット線に接続する書き込みグローバル選択スイッチと、
前記ローカルビット線を前記読み出しグローバルビット線に接続する読み出しグローバル選択スイッチとをそれぞれ備えていることを特徴とする不揮発性半導体メモリ。
【請求項２２】
請求の範囲２１の不揮発性半導体メモリにおいて、
前記各バンクは、
前記書き込み動作中および前記ベリファイ動作中に、前記書き込みグローバル選択スイッチのいずれかを選択的にオンするための書き込みデコード信号をアドレス信号に応じて生成する書き込みデコーダと、
前記読み出し動作中に、前記読み出しグローバル選択スイッチのいずれかを選択的にオンするための読み出しデコード信号をアドレス信号に応じて生成する読み出しデコーダとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２３】
請求の範囲２１の不揮発性半導体メモリにおいて、
前記書き込みグローバル選択スイッチは、前記書き込みデコード信号をゲートで受けるトランスファトランジスタであり、
前記読み出しグローバル選択スイッチは、前記読み出しデコード信号をゲートで受けるトランスファトランジスタであることを特徴とする不揮発性半導体メモリ。
【請求項２４】
請求の範囲１９の不揮発性半導体メモリにおいて、
前記各バンクは、
前記書き込みグローバルビット線のいずれかを、アドレス信号に応じて書き込みデータバス線に接続する書き込みビット線セレクタと、
前記読み出しグローバルビット線のいずれかを、アドレス信号に応じて読み出しデータバス線に接続する読み出しビット線セレクタとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２５】
請求の範囲２４の不揮発性半導体メモリにおいて、
前記書き込みビット線セレクタは、前記書き込みグローバルビット線を前記書き込みデータバス線にそれぞれ接続するための書き込みスイッチトランジスタを備え、
前記読み出しビット線セレクタは、前記読み出しグローバルビット線を前記読み出しデータバス線にそれぞれ接続するための読み出しスイッチトランジスタを備え、
前記各書き込みスイッチトランジスタのゲート絶縁膜は、前記各読み出しスイッチトランジスタのゲート絶縁膜より厚いことを特徴とする不揮発性半導体メモリ。
【請求項２６】
請求の範囲２４の不揮発性半導体メモリにおいて、
前記書き込みビット線セレクタは、前記書き込みグローバルビット線を前記書き込みデータバス線にそれぞれ接続するための書き込みスイッチトランジスタを備え、
前記読み出しビット線セレクタは、前記読み出しグローバルビット線を前記読み出しデータバス線にそれぞれ接続するための読み出しスイッチトランジスタを備え、
前記読み出しスイッチトランジスタの駆動能力は、前記書き込みスイッチトランジスタの駆動能力より大きいことを特徴とする不揮発性半導体メモリ。
【請求項２７】
請求の範囲２６の不揮発性半導体メモリにおいて、
前記読み出しスイッチトランジスタおよび前記書き込みスイッチトランジスタの駆動能力は、トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることで設定されることを特徴とする不揮発性半導体メモリ。
【請求項２８】
請求の範囲１９の不揮発性半導体メモリにおいて、
前記各バンクは、
前記ベリファイ動作中に、前記メモリセルのいずれかから前記書き込みグローバルビット線に読み出されるベリファイデータを増幅するベリファイセンスアンプと、
前記読み出し動作中に、前記メモリセルのいずれかから前記読み出しグローバルビット線に読み出される読み出しデータを増幅する読み出しセンスアンプとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２９】
請求の範囲２８の不揮発性半導体メモリにおいて、
読み出しセンスアンプの駆動能力は、前記ベリファイセンスアンプの駆動能力より大きいことを特徴とする不揮発性半導体メモリ。
【請求項３０】
請求の範囲１９の不揮発性半導体メモリにおいて、
前記各バンクは、
一つの前記書き込みグローバルビット線および一つの前記読み出しグローバルビット線で構成される複数のグローバルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、
前記グローバルビット線対は、前記ローカルビット線対にそれぞれ対応して、前記ローカルビット線に沿って配線されていることを特徴とする不揮発性半導体メモリ。
【請求項３１】
請求の範囲３０の不揮発性半導体メモリにおいて、
前記グローバルビット線対の前記書き込みグローバルビット線および前記読み出しグローバルビット線は、第１配線層を使用して配線された前記ローカルビット線対の前記ローカルビット線上に、第２配線層を使用してそれぞれ配線されていることを特徴とする不揮発性半導体メモリ。
【請求項３２】
請求の範囲３０の不揮発性半導体メモリにおいて、
前記スイッチ回路は、アドレス信号に応じてオンし、前記ローカルビット線対を構成する前記ローカルビット線のいずれかを共通ノードに接続するローカル選択スイッチと、
前記共通ノードを動作モードに応じて前記書き込みグローバルビット線に接続する書き込みグローバル選択スイッチと、
前記共通ノードを動作モードに応じて前記読み出しグローバルビット線に接続する読み出しグローバル選択スイッチとをそれぞれ備えていることを特徴とする不揮発性半導体メモリ。
【請求項３３】
請求の範囲１９の不揮発性半導体メモリにおいて、
前記各バンクは、同じ方向に沿って配線される前記書き込みグローバルビット線および前記読み出しグローバルビット線の間にそれぞれ配線され、所定の電圧に設定されるシールド線を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項３４】
請求の範囲３３の不揮発性半導体メモリにおいて、
前記各バンクは、
一つの前記書き込みグローバルビット線および一つの前記シールド線で構成される複数の書き込みグローバルビット線対と、
一つの前記読み出しグローバルビット線および一つの前記シールド線で構成される複数の読み出しグローバルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、
前記書き込みグローバルビット線対および前記読み出しグローバルビット線対は、前記ローカルビット線対にそれぞれ対応して、前記ローカルビット線に沿って配線されていることを特徴とする不揮発性半導体メモリ。
【請求項３５】
請求の範囲３４の不揮発性半導体メモリにおいて、
前記書き込みグローバルビット線対の前記書き込みグローバルビット線と前記シールド線、および前記読み出しグローバルビット線対の前記読み出しグローバルビット線と前記シールド線は、第１配線層を使用して配線された前記ローカルビット線対の前記ローカルビット線上に、第２配線層を使用してそれぞれ配線されていることを特徴とする不揮発性半導体メモリ。
【請求項３６】
請求の範囲３４の不揮発性半導体メモリにおいて、
前記スイッチ回路は、アドレス信号に応じてオンし、前記ローカルビット線対を構成する前記ローカルビット線のいずれかを、このローカルビット線対にそれぞれ対応する共通ノードに接続するローカル選択スイッチと、
前記共通ノードを動作モードおよびアドレス信号に応じて前記書き込みグローバルビット線にそれぞれ接続する書き込みグローバル選択スイッチと、
前記共通ノードを動作モードおよびアドレス信号に応じて前記読み出しグローバルビット線にそれぞれ接続する読み出しグローバル選択スイッチとをそれぞれ備えていることを特徴とする不揮発性半導体メモリ。
【請求項３７】
請求の範囲１９の不揮発性半導体メモリにおいて、
前記各バンクは、前記セクタにそれぞれ独立に配線されるソース線を備え、
前記セクタは、前記メモリセルに書き込まれたデータを消去するための最小の消去単位であることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】  本発明は、不揮発性半導体メモリに関し、特に、消去動作または書き込み動作中に読み出し動作を実行できる不揮発性半導体メモリに関する。
【背景技術】  フラッシュメモリ等の不揮発性半導体メモリは、データの書き込み時間および消去時間が、読み出し時間に比べて長い。不揮発性半導体メモリの書き込み動作中および消去動作中に、データを読み出すことができないと、不揮発性半導体メモリを搭載するシステムの性能が低下してしまう。この不具合を解消するため、独立に動作する複数のバンクを有する不揮発性半導体メモリが開発されている（例えば、特開平１１−８６５７６号公報）。
この種の不揮発性半導体メモリでは、一方のバンクで消去動作または書き込み動作を実行中に、他方のバンクで読み出し動作を実行できる（デュアルオペレーション）。しかし、一つのバンクでは、一度に一つの動作しか実行できない。バンクの数を増やすことで、同時にアクセスできるメモリ領域を増やすことができるが、バンクには、同じセンスアンプ、書き込み回路がそれぞれ必要になるため、バンク数が増加すると、チップサイズが増加してしまう。
さらに、読み出し動作、書き込み動作および消去動作を同時に実行するトリプルオペレーションは、２バンク構成では実行できない。従来、トリプルオペレーションを実行するためには、３つ以上のバンクが必要である。
以下、本発明に関連する先行技術文献を列記する。
【特許文献】（１）特開平１１−８６５７６号公報
【発明の開示】
本発明の目的は、チップサイズを増加を最小限にして、消去動作または書き込み動作を実行中に、読み出し動作を実行することにある。
本発明の別の目的は、チップサイズを増加を最小限にして、読み出し動作、書き込み動作および消去動作を同時に実行することにある。
本発明の不揮発性半導体メモリでは、複数のセクタは、複数の不揮発性のメモリセル、これ等メモリセルに接続されるローカルビット線およびスイッチ回路をそれぞれ有する。書き込みグローバルビット線と読み出しグローバルビット線とは、それぞれセクタに共通に配線されている。書き込みグローバルビット線は、書き込み動作中にメモリセルに書き込みデータを伝達し、あるいは、書き込み動作後および消去動作後にメモリセルからのベリファイデータを伝達する。読み出しグローバルビット線は、読み出し動作中にメモリセルからの読み出しデータを伝達する。スイッチ回路は、ローカルビット線を、動作モードに応じて書き込みグローバルビット線または読み出しグローバルビット線に接続する。このため、書き込みグローバルビット線を使用して書き込みシーケンスまたは消去シーケンスを実行中に、読み出しグローバルビット線を使用して読み出し動作を実行できる。すなわち、デュアルオペレーションを実行できる。
本発明の別の不揮発性半導体メモリでは、不揮発性半導体メモリは、独立に動作可能な複数のバンクを有している。各バンクは、複数のセクタ、これ等セクタに共通の書き込みグローバルビット線および読み出しグローバルビット線を有している。セクタは、複数の不揮発性のメモリセル、これ等メモリセルに接続されるローカルビット線およびスイッチ回路をそれぞれ有する。書き込みグローバルビット線は、メモリセルに書き込みデータを伝達する書き込み動作中、あるいは、書き込み動作後および消去動作後のベリファイ動作中にメモリセルからのベリファイデータを伝達する。読み出しグローバルビット線は、読み出し動作中にメモリセルからの読み出しデータを伝達する。スイッチ回路は、ローカルビット線を、動作モードに応じて書き込みグローバルビット線または読み出しグローバルビット線に接続する。このため、各バンクにおいて、書き込みグローバルビット線を使用して書き込みシーケンスまたは消去シーケンスを実行中に、読み出しグローバルビット線を使用して読み出し動作を実行できる。例えば、２つのバンクで、書き込みシーケンス、消去シーケンスおよび読み出し動作を同時に実行できる。すなわち、チップサイズを増加を最小限にして、トリプルオペレーションを実行できる。
本発明の別の不揮発性半導体メモリでは、不揮発性半導体メモリは、バンクに共通の読み出しセンスアンプを有する。読み出しセンスアンプは、読み出し動作中に、読み出しデータを増幅するために、アドレス信号に応じて選択されるバンクの読み出しグローバルビット線に選択的に接続される。バンクに共通の読み出しセンスアンプを形成することで、センスアンプの数を削減でき、不揮発性半導体メモリのチップサイズを削減できる。
本発明の別の不揮発性半導体メモリでは、スイッチ回路は、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチを有する。例えば、書き込みグローバル選択スイッチは、書き込みデコード信号をゲートで受けるトランスファトランジスタである。読み出しグローバル選択スイッチは、読み出しデコード信号をゲートで受けるトランスファトランジスタである。書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチにより、ローカルビット線を書き込みグローバルビット線および読み出しグローバルビット線の一方に確実に接続できる。
本発明の別の不揮発性半導体メモリでは、書き込みデコーダは、書き込み動作中およびベリファイ動作中に、書き込みグローバル選択スイッチのいずれかを選択的にオンするための書き込みデコード信号をアドレス信号に応じて生成する。読み出しデコーダは、読み出し動作中に、読み出しグローバル選択スイッチのいずれかを選択的にオンするための読み出しデコード信号をアドレス信号に応じて生成する。書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチを選択するためのデコーダを、動作モードに対応してそれぞれ独立に形成することで、これ等デコーダをそれぞれ最適に設計できる。この結果、チップサイズの増加を最小限にして、デコード動作を高速に実行できる。
本発明の別の不揮発性半導体メモリでは、書き込みビット線セレクタは、書き込みグローバルビット線のいずれかを、アドレス信号に応じて書き込みデータバス線に接続する。読み出しビット線セレクタは、読み出しグローバルビット線のいずれかを、アドレス信号に応じて読み出しデータバス線に接続する。ビット線セレクタおよびデータバス線を動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
本発明の別の不揮発性半導体メモリでは、書き込みビット線セレクタは、書き込みグローバルビット線を書き込みデータバス線にそれぞれ接続するための書き込みスイッチトランジスタを有する。読み出しビット線セレクタは、読み出しグローバルビット線を読み出しデータバス線にそれぞれ接続するための読み出しスイッチトランジスタを有する。各書き込みスイッチトランジスタのゲート絶縁膜は、各読み出しスイッチトランジスタのゲート絶縁膜より厚い。一般に、不揮発性半導体メモリでは、書き込み電圧（メモリセルのドレイン電圧）は、読み出し電圧（メモリセルのドレイン電圧）より高い。このため、読み出しスイッチトランジスタのゲート絶縁膜を印加される電圧範囲に応じて最適な厚さに形成できる。換言すれば、セレクタを動作モード毎に形成することで、ゲート絶縁膜の厚さを印加される電圧範囲に応じて形成でき、最適な書き込みスイッチトランジスタおよび読み出しスイッチトランジスタを形成できる。この結果、読み出しビット線セレクタのレイアウトサイズを相対的に小さくできる。また、読み出しスイッチトランジスタのスイッチング速度を向上できるため、読み出し動作時間を短縮できる。
本発明の別の不揮発性半導体メモリでは、書き込みビット線セレクタは、書き込みグローバルビット線を書き込みデータバス線にそれぞれ接続するための書き込みスイッチトランジスタを有する。読み出しビット線セレクタは、読み出しグローバルビット線を読み出しデータバス線にそれぞれ接続するための読み出しスイッチトランジスタを有する。読み出しスイッチトランジスタの駆動能力は、書き込みスイッチトランジスタの駆動能力より大きい。例えば、トランジスタの駆動能力は、トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることで設定される。このため、読み出しスイッチトランジスタのスイッチング速度を向上でき、読み出し動作時間を短縮できる。また、書き込みスイッチトランジスタのサイズを相対的に小さくできるため、書き込みビット線セレクタのレイアウトサイズを小さくできる。この結果、読み出し性能を低下させることなく不揮発性半導体メモリのチップサイズを小さくできる。
本発明の別の不揮発性半導体メモリでは、ベリファイセンスアンプは、書き込み動作後または消去動作後のベリファイ動作中に、メモリセルのいずれかから書き込みグローバルビット線に読み出されるベリファイデータを増幅する。読み出しセンスアンプは、読み出し動作中に、メモリセルのいずれかから読み出しグローバルビット線に読み出される読み出しデータを増幅する。センスアンプを動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
本発明の別の不揮発性半導体メモリでは、読み出しセンスアンプの駆動能力は、ベリファイセンスアンプの駆動能力より大きい。このため、読み出し動作時間を短縮できる。また、ベリファイセンスアンプを相対的に小さくできるため、読み出し性能を低下させることなく不揮発性半導体メモリのチップサイズを小さくできる。
本発明の別の不揮発性半導体メモリでは、複数のグローバルビット線対は、一つの書き込みグローバルビット線および一つの読み出しグローバルビット線で構成される。複数のローカルビット線対は、一対のローカルビット線で構成される。グローバルビット線対は、ローカルビット線対にそれぞれ対応して、ローカルビット線に沿って配線されている。例えば、グローバルビット線対の書き込みグローバルビット線および読み出しグローバルビット線は、第１配線層を使用して配線されたローカルビット線対のローカルビット線上に、第２配線層を使用してそれぞれ配線される。このため、書き込みグローバルビット線および読み出しグローバルビット線を、セクタのレイアウト領域に対応する領域内に配線できる。したがって、セクタのレイアウトサイズが、グローバルビット線の配線領域に依存して大きくなることを防止できる。換言すれば、セクタのレイアウトサイズを最小限にできる。
本発明の別の不揮発性半導体メモリでは、スイッチ回路は、ローカル選択スイッチ、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチを有する。ローカル選択スイッチは、アドレス信号に応じてオンし、ローカルビット線対を構成するローカルビット線のいずれかを共通ノードに接続する。書き込みグローバル選択スイッチは、共通ノードを動作モードに応じて書き込みグローバルビット線に接続する。読み出しグローバル選択スイッチは、共通ノードを動作モードに応じて読み出しグローバルビット線に接続する。ローカル選択スイッチ、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチにより、ローカルビット線対の各ローカルビット線を書き込みグローバルビット線または読み出しグローバルビット線に容易かつ確実に接続できる。
本発明の別の不揮発性半導体メモリでは、所定の電圧に設定されるシールド線は、同じ方向に沿って配線される書き込みグローバルビット線および読み出しグローバルビット線の間にそれぞれ配線される。書き込み動作および読み出し動作が同時に実行されるとき、書き込みグローバルビット線および読み出しグローバルビット線には、互いに異なる電圧が印加される。シールド線を形成することで、書き込みグローバルビット線および読み出しグローバルビット線にクロストーク等の干渉が発生することを防止でき、誤動作を防止できる。
本発明の別の不揮発性半導体メモリでは、書き込みグローバルビット線対は、一つの書き込みグローバルビット線および一つのシールド線で構成される。読み出しグローバルビット線対は、一つの読み出しグローバルビット線および一つのシールド線で構成される。ローカルビット線対は、一対のローカルビット線で構成される。書き込みグローバルビット線対および読み出しグローバルビット線対は、ローカルビット線対にそれぞれ対応して、ローカルビット線に沿って配線されている。例えば、書き込みグローバルビット線対の書き込みグローバルビット線とシールド線、および読み出しグローバルビット線対の読み出しグローバルビット線とシールド線は、第１配線層を使用して配線されたローカルビット線対のローカルビット線上に、第２配線層を使用してそれぞれ配線される。このため、書き込みグローバルビット線および読み出しグローバルビット線を、セクタのレイアウト領域に合わせて配線できる。したがって、セクタのレイアウトサイズが、グローバルビット線の配線領域に依存して大きくなることを防止できる。換言すれば、セクタのレイアウトサイズを最小限にできる。
本発明の別の不揮発性半導体メモリでは、スイッチ回路は、ローカル選択スイッチ、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチを有する。ローカル選択スイッチは、アドレス信号に応じてオンし、ローカルビット線対を構成するローカルビット線のいずれかを、このローカルビット線対にそれぞれ対応する共通ノードに接続する。書き込みグローバル選択スイッチは、共通ノードを動作モードおよびアドレス信号に応じて書き込みグローバルビット線にそれぞれ接続する。読み出しグローバル選択スイッチは、共通ノードを動作モードおよびアドレス信号に応じて読み出しグローバルビット線にそれぞれ接続する。ローカル選択スイッチ、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチにより、ローカルビット線対の各ローカルビット線を書き込みグローバルビット線または読み出しグローバルビット線に容易かつ確実にに接続できる。
本発明の別の不揮発性半導体メモリでは、ソース線は、セクタにそれぞれ独立に配線される。セクタは、メモリセルに書き込まれたデータを消去するための最小の消去単位である。このため、あるセクタが消去シーケンスを実行中に、別のセクタの読み出し動作を実行できる。セクタ単位で消去シーケンスと読み出し動作を同時に実行できる。
【図面の簡単な説明】  図１は、本発明の不揮発性半導体メモリの第１の実施形態を示すブロック図である。
図２は、図１に示したバンクの主要部の詳細を示す回路図である。
図３は、図２に示したメモリセルアレイの配線構造を示す断面図である。
図４は、第１の実施形態のフラッシュメモリの動作の一例を示す説明図である。
図５は、第１の実施形態のフラッシュメモリの動作の別の例を示す説明図である。
図６は、本発明の不揮発性半導体メモリの第２の実施形態を示すブロック図である。
図７は、図６に示したバンクの主要部の詳細を示す回路図である。
図８は、図７に示したメモリセルアレイの配線構造を示す断面図である。
図９は、本発明の不揮発性半導体メモリの第３の実施形態を示すブロック図である。
図１０は、図９のバンクの詳細を示すブロック図である。
図１１は、本発明の不揮発性半導体メモリの第４の実施形態を示すブロック図である。
図１２は、図１１のバンクの詳細を示すブロック図である。
図１３は、メモリセルアレイの配線構造の別の例を示す断面図である。
図１４は、メモリセルアレイの配線構造の別の例を示す断面図である。
【発明を実施するための最良の形態】  以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。
図１は、本発明の不揮発性半導体メモリの第１の実施形態を示している。
この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して、電気的に書き換え可能な不揮発性のメモリセルを有するフラッシュメモリとして形成されている。フラッシュメモリは、例えば、携帯電話等のシステム基板にＣＰＵ等のコントローラとともに搭載されている。
フラッシュメモリは、アドレスバッファ１０、動作制御回路（ステートマシーン）１２、データ入力バッファ１４、データ出力バッファ１６、Ｗドレイン電圧発生回路１８、Ｒゲート電圧発生回路２０、Ｗゲート電圧発生回路２２、Ｅゲート電圧発生回路２４、Ｅソース電圧発生回路２６、マルチプレクサ２８、判定回路３０およびバンクＢＫを有している。バンクＢＫは、書き込み回路３２、ＷＹデコーダ３４、ＬＢＬ選択回路３６、Ｘデコーダ３８、ＷＧＢＬ選択回路４０、ＲＧＢＬ選択回路４２、ソースデコーダ４４、ＲＹデコーダ４６、Ｗセンスアンプ４８、Ｗコラムセレクタ５０、メモリセルアレイ５２、Ｒコラムセレクタ５４およびＲセンスアンプ５６を有している。
アドレスバッファ１０は、アドレス端子ＡＤを介してアドレス信号ＡＤを受け、受けたアドレスＡＤをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、アドレス信号ＡＤの上位ビットで構成される。ロウアドレス信号ＲＡＤは、後述するワード線ＷＬの選択等に使用される。コラムアドレス信号ＣＡＤは、アドレス信号ＡＤの下位ビットで構成される。コラムアドレス信号ＣＡＤは、ワード線ＷＬに接続されたメモリセルＭＣの選択等に使用される。さらに、コラムアドレス信号ＣＡＤは、動作コマンドの入力時にコマンドデータとして使用される。
動作制御回路１２は、コマンド端子ＣＭＤを介して供給されるコマンド信号、データ端子Ｉ／Ｏを介して供給されるデータ信号、およびコラムアドレス信号ＣＡＤに応じて動作モードを決定し、フラッシュメモリ全体の動作を制御する動作制御信号を生成する。各動作制御信号は、フラッシュメモリの主要な回路に供給される。動作モードとして、読み出し動作モード、書き込み（プログラム）動作モード、消去動作モードが存在する。各コマンド端子ＣＭＤは、例えば、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥを受ける。動作制御回路１２は、バンクＢＫが動作中で新たなコマンド信号ＣＭＤを受け付けられないとき、レディ／ビジー信号Ｒ／Ｂを低レベルに変化させる。
データ入力バッファ１４は、データ端子Ｉ／Ｏを介して書き込みデータおよびコマンドデータを受信する。データ出力バッファ１６は、メモリセルアレイ５２からの読み出しデータをデータ端子Ｉ／Ｏに出力する。
Ｗドレイン電圧発生回路１８は、書き込み動作（プログラム動作）中に、メモリセルアレイ５２のメモリセルＭＣのドレインＤに供給する書き込みドレイン電圧ＶＤ（例えば、５Ｖ）を生成する。Ｗドレイン電圧発生回路１８は、書き込み動作後および消去動作後のベリファイ動作中に、メモリセルアレイ５２のメモリセルＭＣのドレインＤに供給するベリファイドレイン電圧ＶＤ（例えば、１Ｖ）を生成する。
Ｒゲート電圧発生回路２０は、読み出し動作中にメモリセルＭＣのゲートＧに供給するゲート電圧ＶＲＧ（例えば、５Ｖ）を生成する。
Ｗゲート電圧発生回路２２は、書き込み動作中に、メモリセルＭＣのゲートＧに供給するゲート電圧ＶＷＧ（例えば、９Ｖ）を生成する。Ｗゲート電圧発生回路２２は、書き込み動作後のベリファイ動作中および消去動作後のベリファイ動作中に、メモリセルＭＣのゲートＧに供給するゲート電圧ＶＶＧ（例えば、５Ｖ）を生成する。
Ｅゲート電圧発生回路２４は、消去動作中にメモリセルＭＣのゲートＧに供給するゲート電圧ＶＥＧ（例えば、−９Ｖ）を生成する。Ｅソース電圧発生回路２６は、消去動作中にメモリセルＭＣのソースＳに供給するソース電圧ＶＥＳ（例えば、５Ｖ）を生成する。
この実施形態では、フラッシュメモリは、３Ｖの電源電圧を受けて動作する。このため、フラッシュメモリは、電源電圧より高いドレイン電圧ＶＤ、ゲート電圧ＶＲＧ、ＶＷＧ、ＶＶＧおよびソース電圧ＶＥＳを生成するための高電圧発生回路（図示せず）を有している。また、フラッシュメモリは、電源電圧より低いゲート電圧ＶＥＧを生成するための負電圧発生回路（図示せず）を有している。
マルチプレクサ２８は、動作モードに応じてゲート電圧ＶＲＧ、ＶＷＧ（ＶＶＧ）、ＶＥＧの何れを選択し、選択した電圧をゲート電圧ＶＧとしてロウアドレス信号ＲＡＤが示すＸデコーダ３８に出力する。なお、動作モードが消去動作モードで、かつ一括消去が指示されるとき、ゲート電圧ＶＧ（＝ＶＥＧ）は、すべてのＸデコーダ３８に供給される。
判定回路３０は、書き込み動作後および消去動作後のベリファイ動作中に、対象のメモリセルＭＣから読み出されるベリファイデータＤＶＤＴ（ディジタル信号）を受け、書き込みシーケンスおよび消去シーケンスを完了可能か判定する。換言すれば、判定回路３０は、メモリセルＭＣの閾値電圧が所望の値に設定されたことを判定するベリファイ回路である。
書き込み回路３２は、書き込み動作中に、ドレイン電圧ＶＤ（書き込みデータ）をＷコラムセレクタ５０に出力する。ＷＹデコーダ３４は、Ｗコラムセレクタ５０の選択動作を制御するデコード信号を、コラムアドレス信号ＣＡＤに応じて出力する。
Ｗセンスアンプ４８（ベリファイセンスアンプ）は、書き込み動作後および消去動作後のベリファイ動作中に、Ｗコラムセレクタ５０を介してアナログ書き込みデータ線ＡＷＤＴに読み出されるデータを、ディジタルデータに変換するために増幅し、増幅したディジタルデータをディジタルベリファイデータ線ＤＶＤＴに出力する。
Ｗコラムセレクタ５０（書き込みビット線セレクタ）は、書き込みグローバルビット線ＧＢＬＰＥに接続される図示しない複数のコラムスイッチ（ｎＭＯＳトランジスタ；書き込みスイッチトランジスタ）を有している。Ｗコラムセレクタ５０は、書き込み動作中、および書き込み動作後、消去動作後のベリファイ動作中に、ＷＹデコーダ３４からのデコード信号に応じたコラムスイッチをオンし、コラムアドレス信号ＣＡＤに対応する書き込みグローバルビット線ＧＢＬＰＥをアナログ書き込みデータ線ＡＷＤＴに接続する。
Ｗコラムセレクタ５０のコラムスイッチ（ｎＭＯＳトランジスタ）のゲート絶縁膜（例えば、二酸化シリコン）は、後述するＲコラムセレクタ５４のコラムスイッチ（ｎＭＯＳトランジスタ）のゲート絶縁膜より厚く形成されている。この実施形態では、書き込み動作中の書き込みグローバルビット線ＧＢＬＰＥの電圧振幅は５Ｖであり、読み出し動作中の読み出しグローバルビット線ＧＢＬＲの電圧振幅（１Ｖ）の５倍である。このため、書き込みグローバルビット線ＧＢＬＰＥのゲート絶縁膜を厚くすることで、信頼性を向上でき、歩留を向上できる。従来のコラムセレクタは、書き込み動作および読み出し動作に共通に使用されているため、コラムスイッチのゲート絶縁膜を書き込み用と読み出し用とで変えることはできなかった。
ＬＢＬ選択回路３６は、コラムアドレス信号ＣＡＤに応じて、図２に示すローカルビット線ＬＢＬを選択するための選択信号ＬＢＳを出力する。Ｘデコーダ３８は、ロウアドレス信号ＲＡＤに応じて選択されるワード線ＷＬにゲート電圧ＶＧを供給する。
ＷＧＢＬ選択回路４０（書き込みデコーダ）は、書き込み動作中または消去動作中に、ロウアドレス信号ＲＡＤに応じて選択される書き込グローバルビット線ＧＢＬＰＥをローカルビット線ＬＢＬに接続するための選択信号ＷＧＳ（書き込みデコード信号）を出力する。ＲＧＢＬ選択回路４２（読み出しデコーダ）は、読み出し動作中に、ロウアドレス信号ＲＡＤに応じて選択される読み出しグローバルビット線ＧＢＬＲをローカルビット線ＬＢＬに接続するための選択信号ＲＧＳ（読み出しデコード信号）を出力する。
ソースデコーダ４４は、読み出し動作中、書き込み動作中、およびベリファイ動作中に、ロウアドレス信号ＲＡＤに応じて選択されるソース線ＳＬにソース電圧（例えば、０Ｖ）を供給する。ソースデコーダ４４は、消去動作中、ロウアドレス信号ＲＡＤに応じて選択されるソース線ＳＬにＥソース電圧発生回路２６からのソース電圧ＶＥＳを供給する。ＲＹデコーダ４６は、コラムアドレス信号ＣＡＤに応じて、Ｒコラムセレクタ５４の選択動作を制御するデコード信号を出力する。
Ｒコラムセレクタ５４（読み出しビット線セレクタ）は、読み出しグローバルビット線ＧＢＬＲに接続される図示しない複数のコラムスイッチ（ｎＭＯＳトランジスタ；読み出しスイッチトランジスタ）を有している。Ｒコラムセレクタ５４は、読み出し動作中に、ＲＹデコーダ４６からのデコード信号に応じたコラムスイッチをオンし、コラムアドレス信号ＣＡＤに対応する読み出しグローバルビット線ＧＢＬＲをアナログ読み出しデータ線ＡＲＤＴに接続する。
上述したように、Ｒコラムセレクタ５４のコラムスイッチ（ｎＭＯＳトランジスタ）のゲート絶縁膜（例えば、二酸化シリコン）は、Ｗコラムセレクタ５０のコラムスイッチのゲート絶縁膜より薄く形成されている。具体的には、ロジック回路（周辺回路）と同じトランジスタが使用される。このため、トランジスタサイズを小さくでき、コラムスイッチのスイッチング速度を向上できる。この結果、Ｒコラムセレクタ５４のレイアウトサイズを小さくでき、かつ読み出し動作時間を短縮できる。また、Ｒコラムセレクタ５４のコラムスイッチのトランジスタサイズをＷコラムセレクタ５０のコラムスイッチと同程度にした場合、ゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることが可能になり、コラムスイッチのスイッチング速度をさらに向上できる。換言すれば、コラムスイッチを書き込み用と読み出し用とで独立に形成することで、それぞれの動作に最適な能力を有するコラムスイッチを設計できる。
Ｒセンスアンプ５６（読み出しセンスアンプ）は、読み出し動作中に、Ｒコラムセレクタ５４を介してアナログ読み出しデータ線ＡＲＤＴに読み出されるデータを、ディジタルデータに変換するために増幅し、増幅した読み出しデータをディジタル読み出しデータ線ＡＲＤＴに出力する。Ｒセンスアンプ５６を構成するトランジスタは、Ｗセンスアンプ４８を構成するトランジスタより駆動能力が大きく設定されている。具体的には、Ｒセンスアンプ５６のトランジスタのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌは、Ｗセンスアンプ４８より大きく設計されている。このため、読み出し動作中に、電圧変化が小さいアナログ読み出しデータ線ＡＲＤＴを高速に増幅でき、読み出し動作時間を短縮できる。
一方で、ベリファイ動作に使用するＷセンスアンプ４８は、従来と同じトランジスタサイズとすることで、消費電力の増加を最小限にできる。従来のセンスアンプは、読み出し動作およびベリファイ動作に共通に使用されているため、センスアンプのトランジスタサイズを読み出し用とベリファイ用とで変えることはできなかった。このため、読み出し動作時間を短縮するためにセンスアンプのトランジスタサイズを大きくすると、ベリファイ動作時の消費電力も増加してしまう。このように、本発明では、センスアンプをベリファイ用と読み出し用とで独立に形成することで、それぞれの動作に最適な能力を有するセンスアンプを設計できる。また、センスアンプをベリファイ用と読み出し用とで独立に形成することは、ベリファイ動作中に、読み出し動作を実行することを可能にする。すなわち、１つのバンクＢＫ内で、書き込みシーケンス中または消去シーケンス中に、読み出し動作が実行可能になる。
メモリセルアレイ５２は、フローティングゲートおよびワード線ＷＬに接続されたコントロールゲートを有する複数のメモリセルＭＣを有している。メモリセルアレイ５２は、一般にＮＯＲ型と称するアレイ構造を有している。メモリセルアレイ５２の詳細は、図２に示す。
図２は、図１に示したバンクＢＫの主要部の詳細を示している。
メモリセルアレイ５２は、複数のセクタＳＥＣ１−ＳＥＣｍを有している。セクタＳＥＣ１−ＳＥＣｍは、メモリセルＭＣに書き込まれたデータを消去するための最小の消去単位である。Ｘデコーダ３８、ＬＢＬ選択回路３６、ＷＧＢＬ選択回路４０、ＲＧＢＬ選択回路４２およびソースデコーダ４４は、セクタＳＥＣ１−ＳＥＣｍにそれぞれ対応して配置されている。
各セクタＳＥＣ１−ＳＥＣｍは、一対のローカルビット線ＬＢＬ１、ＬＢＬ２にそれぞれ接続される複数のメモリセルＭＣにより構成される複数のメモリグループＭＧ（ＭＧ１１−ＭＧｍｎ）を有している。各メモリグループＭＧのメモリセルＭＣは、コントロールゲートをワード線ＷＬに接続し、ドレインをローカルビット線ＬＢＬ１またはＬＢＬ２に接続し、ソースを各セクタＳＥＣ１−ＳＥＣｍ毎に共通のソース線ＳＬに接続している。ワード線ＷＬは、同じセクタＳＥＣに属するメモリグループＭＧに共通に配線されている。
グローバルビット線ＧＢＬＰＥ（ＧＢＬＰＥ１−ｎ）、ＧＢＬＲ（ＧＢＬＲ１−ｎ）は、セクタＳＥＣ１−ＳＥＣｍに共通に配線されている。グローバルビット線ＧＢＬＰＥ、ＧＢＬＲは、ローカルビット線ＬＢＬ１、ＬＢＬ２と同じ方向に配線されている。グローバルビット線ＧＢＬＰＥ１、ＧＢＬＲ１は、メモリグループＭＧ１１、２１、．．．、ｍ１に共通に接続されている。同様に、グローバルビット線ＧＢＬＰＥｎ、ＧＢＬＲｎは、メモリグループＭＧ１ｎ、２ｎ、．．、ｍｎに共通に接続されている。
セクタＳＥＣ１−ＳＥＣｍに共通のグローバルビット線ＧＢＬＰＥ、ＧＢＬＲを配線することで、セクタＳＥＣ１−ＳＥＣｍのうちの２つは、読み出し動作と書き込み動作、読み出し動作と消去動作、読み出し動作と書き込み動作後のベリファイ動作、または読み出し動作と消去動作後のベリファイ動作を、それぞれ独立に実行可能になる。
各メモリグループＭＧにおいて、ローカルビット線ＬＢＬ１、ＬＢＬ２は、ｎＭＯＳトランジスタからなる選択スイッチＳＥＬ１、ＳＥＬ２（ローカル選択スイッチ）を介して共通ノードＣＮに接続されている。選択スイッチＳＥＬ１、ＳＥＬ２は、ゲートで受けるＬＢＬ選択回路３６からの選択信号ＬＢＳに応じていずれかがオンする。選択スイッチＳＥＬ１がオンしたときに、ローカルビット線ＬＢＬ１に接続されるメモリセルＭＣがアクセスされる。選択スイッチＳＥＬ２がオンしたときに、ローカルビット線ＬＢＬ２に接続されるメモリセルＭＣがアクセスされる。
各メモリグループＭＧにおいて、グローバルビット線ＧＢＬＰＥは、ｎＭＯＳトランジスタからなる選択スイッチＳＥＬＰＥ（書き込みグローバル選択スイッチ）を介して共通ノードＣＮに接続されている。選択スイッチＳＥＬＰＥは、書き込み動作と、書き込み動作および消去動作後のベリファイ動作中に、ゲートで受けるＷＧＢＬ選択回路４０からの選択信号ＷＧＳに応じてオンする。グローバルビット線ＧＢＬＲは、ｎＭＯＳトランジスタからなる選択スイッチＳＥＬＲ（読み出しグローバル選択スイッチ）を介して共通ノードＣＮに接続されている。選択スイッチＳＥＬＲは、読み出し動作中に、ゲートで受けるＲＧＢＬ選択回路４２からの選択信号ＲＧＳに応じてオンする。このように、ローカルビット線ＬＢＬを動作モードに応じてグローバルビット線ＧＢＬＰＥまたはＧＢＬＲに接続するスイッチ回路が、選択スイッチＳＥＬ１、ＳＥＬ２、ＳＥＬＰＥ、ＳＥＬＲにより構成されている。
なお、例えば、選択スイッチＳＥＬＲの駆動能力を選択スイッチＳＥＬＰＥの駆動能力より相対的に大きくすることで、メモリグループＭＧのレイアウトサイズを増加させることなく選択スイッチＳＥＬＲのスイッチング速度を向上できる。この結果、読み出し動作時間を短縮できる。
図３は、メモリセルアレイ５２の配線構造を示している。
この実施形態では、ローカルビット線ＬＢＬ１、ＬＢＬ２は、第１メタル層Ｍ１（第１配線層）を用いて配線されている。第１メタル層Ｍ１は、シリコン基板に最も近いメタル配線層である。グローバルビット線ＧＢＬＰＥ、ＧＢＬＲは、第１メタル層Ｍ１の上の第２メタル層Ｍ２（第２配線層）を用いて配線されている。グローバルビット線ＧＢＬＰＥ、ＧＢＬＲは、ローカルビット線ＬＢＬ１、ＬＢＬ２の上にそれぞれ配線されている。
一対のグローバルビット線ＧＢＬＰＥ、ＧＢＬＲ（グローバルビット線対）がそれぞれ配線されるメモリグループＭＧ内に一対のローカルビット線ＬＢＬ１、ＬＢＬ２（ローカルビット線対）を形成することで、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲおよびローカルビット線ＬＢＬ１、ＬＢＬ２の配線幅を互いに同じにでき、配線間隔を互いに同じにできる。グローバルビット線ＧＢＬＰＥ、ＧＢＬＲおよびローカルビット線ＬＢＬ１、ＬＢＬ２を整然と配線できるため、メモリセルアレイ５２の配線効率を向上でき、メモリセルアレイ５２のサイズを小さくできる。換言すれば、メモリセルアレイ５２のレイアウトサイズを最小限にして、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲおよびローカルビット線ＬＢＬ１、ＬＢＬ２を効率よく配線できる。
図４は、第１の実施形態のフラッシュメモリの動作の一例を示している。図中の太線は、メモリ動作に関係して電圧が変化する信号線および動作するトランジスタを示している。
この例では、セクタＳＥＣ１のメモリグループＭＧ２２内に丸で囲ったメモリセルＭＣ（以下、書き込みセルとも称する）にデータを書き込み中に、セクタＳＥＣ２のメモリグループＭＧ１２内に破線の丸で囲ったメモリセルＭＣ（以下、読み出しセルとも称する）からデータが読み出される（いわゆるデュアルオペレーション機能）。データの書き込みは、書き込み動作およびベリファイ動作を繰り返す書き込みシーケンスにより行われる。
まず、書き込み動作を実行するために、メモリグループＭＧ２２の書き込みセルに接続されたワード線ＷＬは、９Ｖ（書き込みゲート電圧ＶＷＧ）に設定される。セクタＳＥＣ２の他のワード線ＷＬは、０Ｖ（非選択状態）に設定される。メモリグループＭＧ２２に対応するグローバルビット線ＧＢＬＰＥ２に５Ｖ（書き込みドレイン電圧ＶＤ）が供給される。書き込みドレイン電圧ＶＤは、図１に示した書き込み回路３２およびＷコラムセレクタ５０を介してメモリセルアレイ５２に供給される。セクタＳＥＣ２のソース線ＳＬは、０Ｖ（書き込みソース電圧）に設定される。
メモリグループＭＧ２２の選択スイッチＳＥＬ２に対応する選択信号ＬＢＳは、５Ｖに設定され、選択スイッチＳＥＬ１に対応する選択信号ＬＢＳは、０Ｖに設定される。このため、選択スイッチＳＥＬ２はオンし、選択スイッチＳＥＬ１はオフする。選択スイッチＳＥＬＰＥに対応する選択信号ＷＧＳは、５Ｖに設定され、選択スイッチＳＥＬＲに対応する選択信号ＲＧＳは、０Ｖに設定される。このため、選択スイッチＳＥＬＰＥはオンし、選択スイッチＳＥＬＲはオフする。選択スイッチＳＥＬＰＥ、ＳＥＬ２のオンにより、グローバルビット線ＧＢＬＰＥ２上の書き込みドレイン電圧ＶＤは、書き込みセルのドレインに伝達される。そして、書き込みセルの書き込み動作が実行される。
なお、選択されたワード線ＷＬの電圧（５Ｖ）は、セクタＳＥＣ２内でメモリグループＭＧ２２に隣接する他のメモリグループＭＧ（ＭＧ２１等）のメモリセルＭＣのゲートにも供給される。５Ｖの選択信号ＬＢＳは、隣接する他のメモリグループＭＧの選択スイッチＳＥＬ２にも供給される。同様に、５Ｖの選択信号ＷＧＳは、隣接する他のメモリグループＭＧの選択スイッチＳＥＬＰＥにも供給される。しかし、対応するグローバルビット線ＧＢＬＰＥ１等がフローティング状態ＦＬのため、他のメモリグループＭＧのメモリセルＭＣの書き込み動作は実行されない。すなわち、データの書き込みは、書き込みセルのみに対して実行される。
書き込みセルへのデータの書き込み後、以下のようにベリファイ動作が実行される。まず、書き込みセルに接続されたワード線ＷＬは、５Ｖ（ベリファイゲート電圧ＶＶＧ）に設定される。セクタＳＥＣ２の他のワード線ＷＬは、０Ｖ（非選択状態）に設定される。メモリグループＭＧ２２に対応するグローバルビット線ＧＢＬＰＥ２に１Ｖ（ベリファイドレイン電圧ＶＤ）が供給される。ベリファイドレイン電圧ＶＤは、書き込みドレイン電圧ＶＤと同様に、書き込み回路３２およびＷコラムセレクタ５０を介してメモリセルアレイ５２に供給される。セクタＳＥＣ２のソース線ＳＬは、０Ｖ（書き込みソース電圧）に設定される。
この後、書き込み動作と同様に、選択スイッチＳＥＬＰＥ、ＳＥＬ２がオンされ、グローバルビット線ＧＢＬＰＥ２上のベリファイドレイン電圧ＶＤは、書き込みセルのドレインのみに伝達される。そして、図１に示したＷセンスアンプ４８が動作し、グローバルビット線ＧＢＬＰＥ２に流れる電流に応じて書き込みセルに書き込まれた論理値（閾値電圧）が判定される。書き込みが十分な場合、書き込みシーケンスは終了する。書き込みが不十分な場合、再び書き込み動作およびベリファイ動作が実行される。
一方、読み出し動作を実行するために、メモリグループＭＧ１２の読み出しセルに接続されたワード線ＷＬは、５Ｖ（読み出しゲート電圧ＶＲＧ）に設定される。セクタＳＥＣ１の他のワード線ＷＬは、０Ｖ（非選択状態）に設定される。メモリグループＭＧ１２に対応するグローバルビット線ＧＢＬＲ２に１Ｖ（読み出しドレイン電圧）が供給される。セクタＳＥＣ１のソース線ＳＬは、０Ｖ（読み出しソース電圧）に設定される。
メモリグループＭＧ１２の選択スイッチＳＥＬ２に対応する選択信号ＬＢＳは、５Ｖに設定され、選択スイッチＳＥＬ１に対応する選択信号ＬＢＳは、０Ｖに設定される。このため、選択スイッチＳＥＬ２はオンし、選択スイッチＳＥＬ１はオフする。選択スイッチＳＥＬＲに対応する選択信号ＲＧＳは、５Ｖに設定され、選択スイッチＳＥＬＰＥに対応する選択信号ＷＧＳは、０Ｖに設定される。このため、選択スイッチＳＥＬＲはオンし、選択スイッチＳＥＬＰＥはオフする。選択スイッチＳＥＬＲ、ＳＥＬ２のオンにより、グローバルビット線ＧＢＬＲ２上の読み出しドレイン電圧は、読み出しセルのドレインに伝達される。そして、図１に示したＲセンスアンプ５６が動作し、グローバルビット線ＧＢＬＲに流れる電流に応じて読み出しデータの論理値（閾値電圧）が判定される。判定された読み出しデータは、データ端子Ｉ／Ｏに出力される。
なお、５Ｖのワード線ＷＬは、セクタＳＥＣ１内でメモリグループＭＧ１２に隣接する他のメモリグループＭＣ（ＭＧ１１等）のメモリセルＭＣのゲートにも供給される。５Ｖの選択信号ＬＢＳは、隣接する他のメモリグループＭＧの選択スイッチＳＥＬ２にも供給される。同様に、５Ｖの選択信号ＷＧＳは、隣接する他のメモリグループＭＧの選択スイッチＳＥＬＲにも供給される。しかし、対応するグローバルビット線ＧＢＬＲ１等がフローティング状態ＦＬのため、他のメモリグループＭＧのメモリセルＭＣの読み出し動作は実行されない。なお、複数のグローバルビット線ＧＢＬＲに読み出しドレイン電圧を同時に供給することで、１回の読み出し動作で同じセクタＳＥＣから複数ビットのデータを読み出すことができる。
書き込み動作（ベリファイ動作を含む）および読み出し動作を実行しないセクタＳＥＣ（例えば、ＳＥＣｍ）のワード線ＷＬは、０Ｖ（非選択状態）に設定される。このため、これ等セクタＳＥＣのメモリセルＭＣは、アクセスされない。
図５は、第１の実施形態のフラッシュメモリの動作の別の例を示している。図中の太線は、メモリ動作に関係して電圧が変化する信号線および動作するトランジスタを示している。図４と同じ動作については、詳細な説明は省略する。
この例では、セクタＳＥＣ２に丸で囲った全てのメモリセルＭＣ（以下、消去セルとも称する）のデータを消去中に、セクタＳＥＣ２のメモリグループＭＧ１２内に破線の丸で囲ったメモリセルＭＣ（以下、読み出しセルとも称する）からデータが読み出される（いわゆるデュアルオペレーション機能）。データの消去は、消去動作およびベリファイ動作を繰り返す消去シーケンスにより行われる。
まず、消去動作を実行するために、消去セルに接続されたワード線ＷＬ（セクタＳＥＣ２の全てのワード線ＷＬ）は、−９Ｖ（消去ゲート電圧ＶＥＧ）に設定される。グローバルビット線ＧＢＬＰＥ１−ｎは、全てフローティング状態ＦＬに設定される。消去セルに接続されたソース線ＳＬは、５Ｖ（消去ソース電圧）に設定される。
メモリグループＭＧ２２の選択スイッチＳＥＬ１、ＳＥＬ２に対応する選択信号ＬＢＳは、全て０Ｖに設定され、選択スイッチＳＥＬ１、ＳＥＬ２はオフする。同様に、選択スイッチＳＥＬＰＥ、ＳＥＬＲに対応する選択信号ＷＧＳ、ＲＧＳは、全て０Ｖに設定され、選択スイッチＳＥＬＰＥ、ＳＥＬＲはオフする。そして、セクタＳＥＣ２内の全てのメモリセルＭＣは、ゲート、ソースに−９Ｖ、５Ｖをそれぞれ受け、データは消去される。
消去動作後のベリファイ動作は、セクタＳＥＣ２内の全てのメモリセルＭＣに対して実施される。各メモリセルＭＣのベリファイ動作は、上述した図４のベリファイ動作と同様であるため、説明を省略する。また、読み出し動作は、上述した図４と同じため、説明を省略する。
以上、この実施形態では、セクタＳＥＣ１−ＳＥＣｍに共通のグローバルビット線ＧＢＬＰＥ、ＧＢＬＲをそれぞれ配線することで、書き込みシーケンスまたは消去シーケンスを実行中に、読み出し動作を実行できる。すなわち、１つのバンクＢＫでデュアルオペレーションを実行できる。
選択スイッチＳＥＬＰＥ、ＳＥＬＲにより、ローカルビット線ＬＢＬ１またはＬＢＬ２をグローバルビット線ＧＢＬＰＥ、ＧＢＬＲの一方に確実に接続できる。
ＷＧＢＬ選択回路４０およびＲＧＢＬ選択回路４２を、動作モードに対応してそれぞれ独立に形成することで、選択スイッチＳＥＬＰＥ、ＳＥＬＲをオンさせる選択信号ＷＧＳ、ＲＧＳをロウアドレス信号ＲＡＤに応じて容易に生成できる。このため、ＷＧＢＬ選択回路４０およびＲＧＢＬ選択回路４２のデコード動作を高速にできる。この結果、書き込み動作、消去動作および読み出し動作を高速に実行できる。
Ｗコラムセレクタ５０およびＲコラムセレクタ５４を動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。同様に、独立に実行されるベリファイ動作および読み出し動作に対応してＷセンスアンプ４８およびＲセンスアンプ５６をそれぞれ形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
Ｗコラムセレクタ５０のコラムスイッチのゲート絶縁膜を、Ｒコラムセレクタ５４のコラムスイッチのゲート絶縁膜より厚くすることで、Ｒコラムセレクタ５４のレイアウトサイズを相対的に小さくできる。また、Ｒコラムセレクタ５４のコラムスイッチのスイッチング速度を向上できるため、読み出し動作時間を短縮できる。
独立に実行されるベリファイ動作および読み出し動作に対応してＷセンスアンプ４８およびＲセンスアンプ５６をそれぞれ形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
Ｒセンスアンプ５６の駆動能力を、Ｗセンスアンプ４８の駆動能力より大きくすることで、読み出しデータの増幅時間を短縮でき、読み出し動作時間を短縮できる。Ｗセンスアンプ４８の駆動能力のみを相対的に小さくできるため、読み出し性能を低下させることなくフラッシュメモリのチップサイズを小さくできる。
各グローバルビット線ＧＢＬＰＥ、ＧＢＬＲを、ローカルビット線対ＬＢＬ１、ＬＢＬ２に対応して配線することで、各セクタＳＥＣ１−ＳＥＣｍのレイアウトサイズが、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの配線領域に依存して大きくなることを防止でき、セクタＳＥＣ１−ＳＥＣｍのレイアウトサイズをメモリセルＭＣ等の素子のみに依存する最小限のサイズに設計できる。
選択スイッチＳＥＬ１、ＳＥＬ２を形成することで、ローカルビット線ＬＢＬ１、ＬＢＬ２の一方をグローバルビット線ＧＢＬＰＥまたはＧＢＬＲに容易かつ確実に接続できる。
ソース線ＳＬをセクタＳＥＣ１−ＳＥＣｍ毎に独立に配線することで、書き込みシーケンス、消去シーケンスおよび読み出し動作をセクタＳＥＣ１−ＳＥＣｍ毎に実行できる。
図６は、本発明の不揮発性半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のＷＧＢＬ選択回路４０、ＲＧＢＬ選択回路４２、Ｗコラムセレクタ５０、メモリセルアレイ５２およびＲコラムセレクタ５４の代わりに、ＷＧＢＬ選択回路４０Ａ、ＲＧＢＬ選択回路４２Ａ、Ｗコラムセレクタ５０Ａ、メモリセルアレイ５２ＡおよびＲコラムセレクタ５４Ａが形成されている。ＷＧＢＬ選択回路４０ＡおよびＲＧＢＬ選択回路４２Ａが出力する選択信号ＷＧＳ、ＲＧＳのビット数は、第１の実施形態より多い。Ｗコラムセレクタ５０ＡおよびＲコラムセレクタ５４Ａに接続されるグローバルビット線ＧＢＬＰＥ、ＧＢＬＲの本数は、第１の実施形態より少ない。その他の構成は、第１の実施形態とほぼ同じである。
図７は、図６に示したバンクＢＫの主要部の詳細を示している。
メモリセルアレイ５２Ａは、第１の実施形態と同様に、複数のセクタＳＥＣ１−ＳＥＣｍを有している。１本のグローバルビット線ＧＢＬＰＥは、互いに隣接する２つのメモリグループＭＧに供給される。グローバルビット線ＧＢＬＰＥを２つのメモリグループＭＧのいずれかに接続するため、これ等メモリグループＭＧの選択スイッチＳＥＬＰＥは、互いに異なる選択信号ＷＧＳに接続されている。すなわち、２本の選択信号線ＷＧＳが、各セクタＳＥＣ１−ＳＥＣｍに配線されている。
また、１本のグローバルビット線ＧＢＬＲは、互いに隣接する２つのメモリグループＭＧに供給される。グローバルビット線ＧＢＬＲを２つのメモリグループＭＧのいずれかに接続するため、これ等メモリグループＭＧの選択スイッチＳＥＬＲは、互いに異なる選択信号ＲＧＳに接続されている。すなわち、２本の選択信号線ＲＧＳが、各セクタＳＥＣ１−ＳＥＣｍに配線されている。
メモリセルアレイ５２Ａのその他の構成は、第１の実施形態と同じである。グローバルビット線ＧＢＬＰＥ、ＧＢＬＲを２つのメモリグループＭＧで共有することで、各グローバルビット線ＧＢＬＰＥ、ＧＢＬＲは、ローカルビット線対ＬＢＬ１、ＬＢＬ２毎に配線される。このため、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの配線数は、第１の実施形態のほぼ半分になる。より詳細には、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの配線数は、ローカルビット線ＬＢＬ１、ＬＢＬ２の配線数をＮ本としたときに、それぞれＮ／４＋１になり、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの配線総数は、Ｎ／２＋２になる。
図８は、メモリセルアレイ５２Ａの配線構造を示している。
この実施形態では、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの配線数が減るため、これ等配線のスペースを利用してシールド線（接地線ＶＳＳ）が配線されている。グローバルビット線ＧＢＬＰＥとシールド線ＶＳＳにより書き込みグローバルビット線対が構成され、グローバルビット線ＧＢＬＲとシールド線ＶＳＳにより読み出しグローバルビット線対が構成されている。書き込みグローバルビット線対および読み出しグローバルビット線対は、ローカルビット線対ＬＢＬ１、ＬＢＬ２に対応してそれぞれ配線されている。グローバルビット線ＧＢＬＰＥ、ＧＢＬＲおよびシールド線ＶＳＳは、第２メタル層Ｍ２を使用して配線され、ローカルビット線ＬＢＬ１、ＬＢＬ２は、第１メタル層Ｍ１を使用して配線されている。
この実施形態では、上述したように、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの配線数を、第１の実施形態のほぼ半分にできる。このため、第２メタル層Ｍ２を使用して、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの間にシールド線ＶＳＳを配線できる。シールド線として、電圧が一定の他の電源線等を配線してもよい。
シールド線ＶＳＳを配線することで、書き込み動作および読み出し動作が、隣接するグローバルビット線ＧＢＬＰＥ、ＧＢＬＲを使用して同時に実行される場合にも、クロストーク等の干渉を防止できる。特に、第１の実施形態で示したように、書き込み動作中のグローバルビット線ＧＢＬＰＥの電圧振幅は５Ｖであり、読み出し動作中のグローバルビット線ＧＢＬＲの電圧振幅（１Ｖ）の５倍である。このため、グローバルビット線ＧＢＬＲがグローバルビット線ＧＢＬＰＥの影響を受けて、読み出しデータが破壊されること防止できる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、グローバルビット線ＧＢＬＰＥおよびグローバルビット線ＧＢＬＲの間にシールド線ＶＳＳを配線することで、グローバルビット線ＧＢＬＰＥおよびグローバルビット線ＧＢＬＲにクロストーク等の干渉が発生することを防止でき、誤動作を防止できる。特に、グローバルビット線ＧＢＬＲ上の読み出しデータが破壊されること防止できる。
図９は、本発明の不揮発性半導体メモリの第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、フラッシュメモリは、２つのバンクＢＫ１、ＢＫ２を有している。また、第１の実施形態の動作制御回路１２、Ｗドレイン電圧発生回路１８および判定回路３０の代わりに動作制御回路１２Ｂ、Ｗドレイン電圧発生回路１８Ｂおよび判定回路３０Ｂが形成されている。Ｗドレイン電圧発生回路１８ＢとバンクＢＫ１、ＢＫ２の間にマルチプレクサ５８Ｂが形成されている。バンクＢＫ１、ＢＫ２とデータ出力バッファ１６の間にマルチプレクサ６０Ｂが形成されている。その他の構成は、第１の実施形態とほぼ同じである。
動作制御回路１２Ｂは、第１の実施形態の動作制御回路１２の機能に加え、バンクＢＫ１、ＢＫ２を独立に動作させる機能を有している。Ｗドレイン電圧発生回路１８Ｂは、書き込みドレイン電圧ＶＷＤおよびベリファイドレイン電圧ＶＶＤを生成する。マルチプレクサ５８Ｂは、書き込み動作中およびベリファイ動作中に、ロウアドレス信号ＲＡＤに応じて書き込みドレイン電圧ＶＷＤまたはベリファイドレイン電圧ＶＶＤを動作中のバンクＢＫ（ＢＫ１またはＢＫ２）に出力する。
バンクＢＫ１、ＢＫ２は、読み出し動作、書き込み動作、消去動作の少なくともいずれかを互いに独立に実行するために、ロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤ、ゲート電圧ＶＧおよび消去ソース電圧ＶＥＳをそれぞれ受ける。
図１０は、図９に示したバンクＢＫ１、ＢＫ２の詳細を示している。
各バンクＢＫ１、ＢＫ２は、第１の実施形態のバンクＢＫと同じである。すなわち、各バンクＢＫ１、ＢＫ２は、書き込み回路３２、ＷＹデコーダ３４、ＬＢＬ選択回路３６、Ｘデコーダ３８、ＷＧＢＬ選択回路４０、ＲＧＢＬ選択回路４２、ソースデコーダ４４、ＲＹデコーダ４６、Ｗセンスアンプ４８、Ｗコラムセレクタ５０、メモリセルアレイ５２、Ｒコラムセレクタ５４およびＲセンスアンプ５６を有している。
判定回路３０Ｂは、バンクＢＫ１、ＢＫ２からベリファイデータＤＶＤＴをそれぞれ受け、書き込みシーケンスおよび消去シーケンスを完了可能かをバンクＢＫ１、ＢＫ２毎に判定する。マルチプレクサ６０Ｂは、読み出し動作を実行中のバンクＢＫ１またはＢＫ２のＲセンスアンプ５６（図１参照）から出力されるディジタル読み出しデータ信号ＤＲＤＴをデータ出力バッファ１６に出力する。
この実施形態では、バンクＢＫ１、ＢＫ２は、書き込みシーケンス中または消去シーケンス中に、読み出し動作をそれぞれ独立に実行できる。このため、いわゆるトリプルオペレーションを２つのバンクＢＫ１、ＢＫ２で実行できる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込み・消去回路と読み出し回路を有し、セクタＳＥＣに共通のグローバルビット線ＧＢＬＰＥ、ＧＢＬＲを有する２つのバンクＢＫ１、ＢＫ２を形成することで、いわゆるトリプルオペレーションを実行できる。
図１１は、本発明の不揮発性半導体メモリの第４の実施形態を示している。第１、第２および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、フラッシュメモリは、２つのバンクＢＫ１、ＢＫ２を有している。各バンクＢＫ１、ＢＫ２は、第２の実施形態のバンクＢＫからＲセンスアンプ５６を除いて構成されている。そして、バンクＢＫ１、ＢＫ２に共通なＲセンスアンプ５６Ｃが、Ｒセンスアンプ５６の代わりに形成されている。第３の実施形態のマルチプレクサ６０Ｂに相当する回路は形成されない。その他の構成は、第３の実施形態とほぼ同じである。
図１２は、図１１に示したバンクＢＫ１、ＢＫ２の詳細を示している。
バンクＢＫ１、ＢＫ２のＲコラムセレクタ５４は、アナログ読み出しデータ信号ＡＲＤＴをバンクＢＫ１、ＢＫ２の外部に形成される共通のＲセンスアンプ５６Ｃに出力する。Ｒセンスアンプ５６Ｃは、バンクＢＫ１またはＢＫ２から出力されるアナログ読み出しデータ信号ＡＲＤＴを増幅し、増幅した読み出しデータをディジタル読み出しデータ信号ＡＲＤＴとして出力する。
この実施形態においても、上述した第１、第２および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、バンクＢＫ１、ＢＫ２に共通なＲセンスアンプ５６Ｃを形成することで、バンクＢＫ１、ＢＫ２のサイズを小さくできる。この結果、２つのバンクＢＫ１、ＢＫ２でトリプルオペレーション機能を実現でき、かつフラッシュメモリのチップサイズを削減できる。また、バンクＢＫ１、ＢＫ２に共通なＲセンスアンプ５６Ｃを形成することでセンスアンプの数を削減でき、かつ第３の実施形態のマルチプレクサ６０Ｂに相当する回路が不要にできる。この結果、フラッシュメモリのチップサイズをさらに削減できる。
なお、上述した第２の実施形態（図８）では、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの間にシールド線ＶＳＳを配線した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１３に示すように、グローバルビット線ＧＢＬＰＥ、ＧＢＬＲの配線間隔を大きくし、かつグローバルビット線ＧＢＬＰＥの配線幅をグローバルビット線ＧＢＬＲの配線幅より広くしてもよい。書き込み動作時の高電圧（ドレイン電圧ＶＤ；５Ｖ）を伝達するグローバルビット線ＧＢＬＰＥの配線幅を広くすることで、信号の干渉を低減しながら書き込み動作時間を短縮できる。書き込み動作は、書き込みシーケンスにおいて複数回実行されるため、書き込み動作時間の短縮により、書き込みシーケンス時間を大幅に短縮できる。あるいは、図１３とは反対に、グローバルビット線ＧＢＬＲの配線幅をグローバルビット線の配線幅ＧＢＬＰＥより広くすることで、読み出し動作時間を大幅に短縮できる。あるいは、図１４に示すように、第１メタル配線層Ｍ１に形成されるローカルビット線ＬＢＬ１、ＬＢＬ２と、第２メタル配線層Ｍ２に形成されるグローバルビット線ＧＢＬＰＥ、ＧＢＬＲおよびシールド線ＶＳＳとを、互いにずらして（上面からみてオーバーラップが少なくなるように）配線してもよい。この場合、ローカルビット線ＬＢＬ１、ＬＢＬ２とグローバルビット線ＧＢＬＰＥ、ＧＢＬＲとの間の対向面積が減るため、両配線間で発生するクロストークノイズを低減できる。
上述した実施形態では、Ｗコラムセレクタ５０およびＲコラムセレクタ５４でコラムスイッチのゲート絶縁膜の厚さを変える例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、Ｒコラムセレクタ５４のコラムスイッチのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌ（トランジスタサイズ）を、Ｗコラムセレクタ５０のコラムスイッチの比Ｗ／Ｌより大きし、Ｒコラムセレクタ５４のコラムスイッチの駆動能力を向上することで、Ｒコラムセレクタ５４のコラムスイッチのスイッチング速度を向上でき、読み出し動作時間をさらに短縮できる。また、書き込みビット線セレクタのレイアウトサイズを相対的に小さくできるため、消費電力の増加を最小限にできる。この結果、性能を低下させることなく不揮発性半導体メモリのチップサイズを小さくできる。
上述した第３の実施形態では、第１の実施形態のバンクＢＫと同じバンクＢＫ１、ＢＫ２を構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２の実施形態のバンクＢＫと同じバンクＢＫ１、ＢＫ２を構成ししてもよい。
上述した第４の実施形態では、第２の実施形態のバンクＢＫからＲセンスアンプ５６を除いてバンクＢＫ１、ＢＫ２を構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第１の実施形態のバンクＢＫからＲセンスアンプ５６を除いてＢＫ１、ＢＫ２を構成ししてもよい。
上述した実施形態では、本発明をシステム基板に搭載されるフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムＬＳＩに搭載されるフラッシュメモリコアに適用してもよい。
上述した実施形態では、本発明をＮＯＲ型のフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＮＡＮＤ型のフラッシュメモリに適用してもよい。あるいは、本発明を、ＥＥＰＲＯＭに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用の可能性】
本発明の不揮発性半導体メモリでは、グローバルビット線を使用して書き込みシーケンスまたは消去シーケンスを実行中に、読み出しグローバルビット線を使用して読み出し動作を実行できる。すなわち、デュアルオペレーションを実行できる。
本発明の不揮発性半導体メモリでは、各バンクにおいて、グローバルビット線を使用して書き込みシーケンスまたは消去シーケンスを実行中に、読み出しグローバルビット線を使用して読み出し動作を実行できる。例えば、２つのバンクでトリプルオペレーションを実行できる。
本発明の不揮発性半導体メモリでは、バンクに共通の読み出しセンスアンプを形成することで、センスアンプの数を削減でき、不揮発性半導体メモリのチップサイズを削減できる。
本発明の不揮発性半導体メモリでは、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチにより、ローカルビット線を書き込みグローバルビット線および読み出しグローバルビット線の一方に確実に接続できる。
本発明の不揮発性半導体メモリでは、書き込みデコーダおよび読み出しデコーダを、動作モードに対応してそれぞれ独立に形成することで、各デコーダを最適に設計できる。この結果、チップサイズの増加を最小限にして、デコード動作を高速に実行できる。
本発明の不揮発性半導体メモリでは、ビット線セレクタおよびデータバス線を動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
本発明の不揮発性半導体メモリでは、書き込みスイッチトランジスタのゲート絶縁膜を、読み出しスイッチトランジスタのゲート絶縁膜より厚くすることで、読み出しビット線セレクタのレイアウトサイズを小さくできる。また、読み出しスイッチトランジスタのスイッチング速度を向上できる、読み出し動作時間を短縮できる。
本発明の不揮発性半導体メモリでは、読み出しスイッチトランジスタの駆動能力は、書き込みスイッチトランジスタの駆動能力より大きくすることで、読み出しスイッチトランジスタのスイッチング速度を向上でき、読み出し動作時間を短縮できる。書き込みビット線セレクタのレイアウトサイズを小さくでき、読み出し性能を低下させることなく不揮発性半導体メモリのチップサイズを小さくできる。
本発明の不揮発性半導体メモリでは、センスアンプを動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
本発明の不揮発性半導体メモリでは、読み出しセンスアンプの駆動能力を、ベリファイセンスアンプの駆動能力より大きくすることで、読み出し動作時間を短縮できる。ベリファイセンスアンプを相対的に小さくできるため、読み出し性能を低下させることなく不揮発性半導体メモリのチップサイズを小さくできる。
本発明の不揮発性半導体メモリでは、書き込みグローバルビット線および読み出しグローバルビット線を、セクタのレイアウト領域に対応する領域内に配線できる。したがって、セクタのレイアウトサイズが、グローバルビット線の配線領域に依存して大きくなることを防止でき、セクタのレイアウトサイズを最小限にできる。
本発明の不揮発性半導体メモリでは、スイッチ回路にローカル選択スイッチ、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチを形成することで、ローカルビット線対の各ローカルビット線を書き込みグローバルビット線または読み出しグローバルビット線に容易かつ確実に接続できる。
本発明の不揮発性半導体メモリでは、書き込みグローバルビット線および読み出しグローバルビット線の間にシールド線を配線することで、書き込みグローバルビット線および読み出しグローバルビット線にクロストーク等の干渉が発生することを防止でき、誤動作を防止できる。
本発明の不揮発性半導体メモリでは、ソース線をセクタにそれぞれ独立に配線することで、あるセクタが消去シーケンスを実行中に、別のセクタの読み出し動作を実行できる。すなわち、セクタ単位で消去シーケンスと読み出し動作を同時に実行できる。
【図１】
2005017909.tif 000003
【図２】
2005017909.tif 000004
【図３】
2005017909.tif 000005
【図４】
2005017909.tif 000006
【図５】
2005017909.tif 000007
【図６】
2005017909.tif 000008
【図７】
2005017909.tif 000009
【図８】
2005017909.tif 000010
【図９】
2005017909.tif 000011
【図１０】
2005017909.tif 000012
【図１１】
2005017909.tif 000013
【図１２】
2005017909.tif 000014
【図１３】
2005017909.tif 000015
【図１４】
2005017909.tif 000016
【手続補正書】
【提出日】平成17年9月26日(2005.9.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の不揮発性のメモリセルおよびこれ等メモリセルに接続される少なくとも一つのローカルビット線をそれぞれ有する複数のセクタと、
前記セクタに共通に配線され、書き込み動作中に前記メモリセルへの書き込みデータを伝達し、書き込み動作後および消去動作後のベリファイ動作中にメモリセルからのベリファイデータを伝達する少なくとも一つの書き込みグローバルビット線と、
前記セクタに共通に配線され、読み出し動作中に前記メモリセルからの読み出しデータを伝達する少なくとも一つの読み出しグローバルビット線と、
前記セクタにそれぞれ形成され、前記ローカルビット線を、動作モードに応じて前記書き込みグローバルビット線または読み出しグローバルビット線に接続するスイッチ回路と、
一つの前記書き込みグローバルビット線および一つの前記読み出しグローバルビット線で構成される複数のグローバルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、
前記グローバルビット線対は、前記ローカルビット線対にそれぞれ対応して、前記ローカルビット線に沿って配線されていることを特徴とする不揮発性半導体メモリ。
【請求項２】
複数の不揮発性のメモリセルおよびこれ等メモリセルに接続される少なくとも一つのローカルビット線をそれぞれ有する複数のセクタと、
前記セクタに共通に配線され、書き込み動作中に前記メモリセルへの書き込みデータを伝達し、書き込み動作後および消去動作後のベリファイ動作中にメモリセルからのベリファイデータを伝達する少なくとも一つの書き込みグローバルビット線と、
前記セクタに共通に配線され、読み出し動作中に前記メモリセルからの読み出しデータを伝達する少なくとも一つの読み出しグローバルビット線と、
前記セクタにそれぞれ形成され、前記ローカルビット線を、動作モードに応じて前記書き込みグローバルビット線または読み出しグローバルビット線に接続するスイッチ回路と、
同じ方向に沿って配線される前記書き込みグローバルビット線および前記読み出しグローバルビット線の間にそれぞれ配線され、所定の電圧に設定されるシールド線とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項３】
独立に動作可能な複数のバンクを備え、
前記各バンクは、
複数の不揮発性のメモリセルおよびこれ等メモリセルに接続される少なくとも一つのローカルビット線をそれぞれ有する複数のセクタと、
前記セクタに共通に配線され、書き込み動作中に前記メモリセルへの書き込みデータを伝達し、書き込み動作後および消去動作後のベリファイ動作中にメモリセルからのベリファイデータを伝達する少なくとも一つの書き込みグローバルビット線と、
前記セクタに共通に配線され、読み出し動作中に前記メモリセルからの読み出しデータを伝達する少なくとも一つの読み出しグローバルビット線と、
前記セクタにそれぞれ形成され、前記ローカルビット線を、動作モードに応じて前記書き込みグローバルビット線または読み出しグローバルビット線に接続するスイッチ回路とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項３の不揮発性半導体メモリにおいて、
前記読み出し動作中に、読み出しデータを増幅するために、アドレス信号に応じて選択されるバンクの読み出しグローバルビット線に選択的に接続され、バンクに共通の読み出しセンスアンプを備えていることを特徴とする不揮発性半導体メモリ。
【請求項５】
請求項３の不揮発性半導体メモリにおいて、
前記スイッチ回路は、
前記ローカルビット線を前記書き込みグローバルビット線に接続する書き込みグローバル選択スイッチと、
前記ローカルビット線を前記読み出しグローバルビット線に接続する読み出しグローバル選択スイッチとをそれぞれ備えていることを特徴とする不揮発性半導体メモリ。
【請求項６】
請求項３の不揮発性半導体メモリにおいて、
前記各バンクは、
前記書き込みグローバルビット線のいずれかを、アドレス信号に応じて書き込みデータバス線に接続する書き込みビット線セレクタと、
前記読み出しグローバルビット線のいずれかを、アドレス信号に応じて読み出しデータバス線に接続する読み出しビット線セレクタとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項７】
請求項３の不揮発性半導体メモリにおいて、
前記各バンクは、
前記ベリファイ動作中に、前記メモリセルのいずれかから前記書き込みグローバルビット線に読み出されるベリファイデータを増幅するベリファイセンスアンプと、
前記読み出し動作中に、前記メモリセルのいずれかから前記読み出しグローバルビット線に読み出される読み出しデータを増幅する読み出しセンスアンプとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項８】
請求項３の不揮発性半導体メモリにおいて、
前記各バンクは、
一つの前記書き込みグローバルビット線および一つの前記読み出しグローバルビット線で構成される複数のグローバルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、
前記グローバルビット線対は、前記ローカルビット線対にそれぞれ対応して、前記ローカルビット線に沿って配線されていることを特徴とする不揮発性半導体メモリ。
【請求項９】
請求項３の不揮発性半導体メモリにおいて、
前記各バンクは、同じ方向に沿って配線される前記書き込みグローバルビット線および前記読み出しグローバルビット線の間にそれぞれ配線され、所定の電圧に設定されるシールド線を備えていることを特徴とする不揮発性半導体メモリ。
【請求項１０】
請求項３の不揮発性半導体メモリにおいて、
前記各バンクは、前記セクタにそれぞれ独立に配線されるソース線を備え、
前記セクタは、前記メモリセルに書き込まれたデータを消去するための最小の消去単位であることを特徴とする不揮発性半導体メモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関し、特に、消去動作または書き込み動作中に読み出し動作を実行できる不揮発性半導体メモリに関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性半導体メモリは、データの書き込み時間および消去時間が、読み出し時間に比べて長い。不揮発性半導体メモリの書き込み動作中および消去動作中に、データを読み出すことができないと、不揮発性半導体メモリを搭載するシステムの性能が低下してしまう。この不具合を解消するため、独立に動作する複数のバンクを有する不揮発性半導体メモリが開発されている（例えば、特許文献１参照）。
【特許文献１】特開平１１−８６５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この種の不揮発性半導体メモリでは、一方のバンクで消去動作または書き込み動作を実行中に、他方のバンクで読み出し動作を実行できる（デュアルオペレーション）。しかし、一つのバンクでは、一度に一つの動作しか実行できない。バンクの数を増やすことで、同時にアクセスできるメモリ領域を増やすことができるが、バンクには、同じセンスアンプ、書き込み回路がそれぞれ必要になるため、バンク数が増加すると、チップサイズが増加してしまう。
【０００４】
さらに、読み出し動作、書き込み動作および消去動作を同時に実行するトリプルオペレーションは、２バンク構成では実行できない。従来、トリプルオペレーションを実行するためには、３つ以上のバンクが必要である。
【０００５】
本発明の目的は、チップサイズを増加を最小限にして、消去動作または書き込み動作を実行中に、読み出し動作を実行することにある。
【０００６】
本発明の別の目的は、チップサイズを増加を最小限にして、読み出し動作、書き込み動作および消去動作を同時に実行することにある。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体メモリでは、複数のセクタは、複数の不揮発性のメモリセル、これ等メモリセルに接続されるローカルビット線およびスイッチ回路をそれぞれ有する。書き込みグローバルビット線と読み出しグローバルビット線とは、それぞれセクタに共通に配線されている。書き込みグローバルビット線は、書き込み動作中にメモリセルに書き込みデータを伝達し、あるいは、書き込み動作後および消去動作後にメモリセルからのベリファイデータを伝達する。読み出しグローバルビット線は、読み出し動作中にメモリセルからの読み出しデータを伝達する。スイッチ回路は、ローカルビット線を、動作モードに応じて書き込みグローバルビット線または読み出しグローバルビット線に接続する。このため、書き込みグローバルビット線を使用して書き込みシーケンスまたは消去シーケンスを実行中に、読み出しグローバルビット線を使用して読み出し動作を実行できる。すなわち、デュアルオペレーションを実行できる。
【０００８】
また、複数のグローバルビット線対は、一つの書き込みグローバルビット線および一つの読み出しグローバルビット線で構成される。複数のローカルビット線対は、一対のローカルビット線で構成される。グローバルビット線対は、ローカルビット線対にそれぞれ対応して、ローカルビット線に沿って配線されている。例えば、グローバルビット線対の書き込みグローバルビット線および読み出しグローバルビット線は、第１配線層を使用して配線されたローカルビット線対のローカルビット線上に、第２配線層を使用してそれぞれ配線される。このため、書き込みグローバルビット線および読み出しグローバルビット線を、セクタのレイアウト領域に対応する領域内に配線できる。したがって、セクタのレイアウトサイズが、グローバルビット線の配線領域に依存して大きくなることを防止できる。換言すれば、セクタのレイアウトサイズを最小限にできる。
【０００９】
本発明の別の不揮発性半導体メモリでは、所定の電圧に設定されるシールド線は、同じ方向に沿って配線される書き込みグローバルビット線および読み出しグローバルビット線の間にそれぞれ配線される。書き込み動作および読み出し動作が同時に実行されるとき、書き込みグローバルビット線および読み出しグローバルビット線には、互いに異なる電圧が印加される。シールド線を形成することで、書き込みグローバルビット線および読み出しグローバルビット線にクロストーク等の干渉が発生することを防止でき、誤動作を防止できる。
【００１０】
本発明の別の不揮発性半導体メモリでは、不揮発性半導体メモリは、独立に動作可能な複数のバンクを有している。各バンクは、複数のセクタ、これ等セクタに共通の書き込みグローバルビット線および読み出しグローバルビット線を有している。セクタは、複数の不揮発性のメモリセル、これ等メモリセルに接続されるローカルビット線およびスイッチ回路をそれぞれ有する。書き込みグローバルビット線は、メモリセルに書き込みデータを伝達する書き込み動作中、あるいは、書き込み動作後および消去動作後のベリファイ動作中にメモリセルからのベリファイデータを伝達する。読み出しグローバルビット線は、読み出し動作中にメモリセルからの読み出しデータを伝達する。スイッチ回路は、ローカルビット線を、動作モードに応じて書き込みグローバルビット線または読み出しグローバルビット線に接続する。このため、各バンクにおいて、書き込みグローバルビット線を使用して書き込みシーケンスまたは消去シーケンスを実行中に、読み出しグローバルビット線を使用して読み出し動作を実行できる。例えば、２つのバンクで、書き込みシーケンス、消去シーケンスおよび読み出し動作を同時に実行できる。すなわち、チップサイズを増加を最小限にして、トリプルオペレーションを実行できる。
【００１１】
本発明の別の不揮発性半導体メモリでは、不揮発性半導体メモリは、バンクに共通の読み出しセンスアンプを有する。読み出しセンスアンプは、読み出し動作中に、読み出しデータを増幅するために、アドレス信号に応じて選択されるバンクの読み出しグローバルビット線に選択的に接続される。バンクに共通の読み出しセンスアンプを形成することで、センスアンプの数を削減でき、不揮発性半導体メモリのチップサイズを削減できる。
【００１２】
本発明の別の不揮発性半導体メモリでは、スイッチ回路は、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチを有する。例えば、書き込みグローバル選択スイッチは、書き込みデコード信号をゲートで受けるトランスファトランジスタである。読み出しグローバル選択スイッチは、読み出しデコード信号をゲートで受けるトランスファトランジスタである。書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチにより、ローカルビット線を書き込みグローバルビット線および読み出しグローバルビット線の一方に確実に接続できる。
【００１３】
本発明の別の不揮発性半導体メモリでは、書き込みビット線セレクタは、書き込みグローバルビット線のいずれかを、アドレス信号に応じて書き込みデータバス線に接続する。読み出しビット線セレクタは、読み出しグローバルビット線のいずれかを、アドレス信号に応じて読み出しデータバス線に接続する。ビット線セレクタおよびデータバス線を動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
【００１４】
本発明の別の不揮発性半導体メモリでは、ベリファイセンスアンプは、書き込み動作後または消去動作後のベリファイ動作中に、メモリセルのいずれかから書き込みグローバルビット線に読み出されるベリファイデータを増幅する。読み出しセンスアンプは、読み出し動作中に、メモリセルのいずれかから読み出しグローバルビット線に読み出される読み出しデータを増幅する。センスアンプを動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
【００１５】
本発明の別の不揮発性半導体メモリでは、ソース線は、セクタにそれぞれ独立に配線される。セクタは、メモリセルに書き込まれたデータを消去するための最小の消去単位である。このため、あるセクタが消去シーケンスを実行中に、別のセクタの読み出し動作を実行できる。セクタ単位で消去シーケンスと読み出し動作を同時に実行できる。
【発明の効果】
【００１６】
チップサイズを増加を最小限にして、消去動作または書き込み動作を実行中に、読み出し動作を実行できる。また、読み出し動作、書き込み動作および消去動作を同時に実行できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１８】
図１は、本発明の不揮発性半導体メモリの第１の実施形態を示している。
【００１９】
この半導体メモリは、シリコン基板上にCMOSプロセスを使用して、電気的に書き換え可能な不揮発性のメモリセルを有するフラッシュメモリとして形成されている。フラッシュメモリは、例えば、携帯電話等のシステム基板にCPU等のコントローラとともに搭載されている。
【００２０】
フラッシュメモリは、アドレスバッファ１０、動作制御回路（ステートマシーン）１２、データ入力バッファ１４、データ出力バッファ１６、Ｗドレイン電圧発生回路１８、Ｒゲート電圧発生回路２０、Ｗゲート電圧発生回路２２、Ｅゲート電圧発生回路２４、Ｅソース電圧発生回路２６、マルチプレクサ２８、判定回路３０およびバンクBKを有している。バンクBKは、書き込み回路３２、ＷＹデコーダ３４、LBL選択回路３６、Ｘデコーダ３８、WGBL選択回路４０、RGBL選択回路４２、ソースデコーダ４４、ＲＹデコーダ４６、Ｗセンスアンプ４８、Ｗコラムセレクタ５０、メモリセルアレイ５２、Ｒコラムセレクタ５４およびＲセンスアンプ５６を有している。
【００２１】
アドレスバッファ１０は、アドレス端子ADを介してアドレス信号ADを受け、受けたアドレスADをロウアドレス信号RADおよびコラムアドレス信号CADとして出力する。ロウアドレス信号RADは、アドレス信号ADの上位ビットで構成される。ロウアドレス信号RADは、後述するワード線WLの選択等に使用される。コラムアドレス信号CADは、アドレス信号ADの下位ビットで構成される。コラムアドレス信号CADは、ワード線WLに接続されたメモリセルMCの選択等に使用される。さらに、コラムアドレス信号CADは、動作コマンドの入力時にコマンドデータとして使用される。
【００２２】
動作制御回路１２は、コマンド端子CMDを介して供給されるコマンド信号、データ端子I/Oを介して供給されるデータ信号、およびコラムアドレス信号CADに応じて動作モードを決定し、フラッシュメモリ全体の動作を制御する動作制御信号を生成する。各動作制御信号は、フラッシュメモリの主要な回路に供給される。動作モードとして、読み出し動作モード、書き込み（プログラム）動作モード、消去動作モードが存在する。各コマンド端子CMDは、例えば、チップイネーブル信号/CE、ライトイネーブル信号/WEおよび出力イネーブル信号/OEを受ける。動作制御回路１２は、バンクBKが動作中で新たなコマンド信号CMDを受け付けられないとき、レディ／ビジー信号R/Bを低レベルに変化させる。
【００２３】
データ入力バッファ１４は、データ端子I/Oを介して書き込みデータおよびコマンドデータを受信する。データ出力バッファ１６は、メモリセルアレイ５２からの読み出しデータをデータ端子I/Oに出力する。
【００２４】
Ｗドレイン電圧発生回路１８は、書き込み動作（プログラム動作）中に、メモリセルアレイ５２のメモリセルMCのドレインDに供給する書き込みドレイン電圧VD（例えば、５Ｖ）を生成する。Ｗドレイン電圧発生回路１８は、書き込み動作後および消去動作後のベリファイ動作中に、メモリセルアレイ５２のメモリセルMCのドレインDに供給するベリファイドレイン電圧VD（例えば、１Ｖ）を生成する。
【００２５】
Ｒゲート電圧発生回路２０は、読み出し動作中にメモリセルMCのゲートGに供給するゲート電圧VRG（例えば、５Ｖ）を生成する。
【００２６】
Ｗゲート電圧発生回路２２は、書き込み動作中に、メモリセルMCのゲートGに供給するゲート電圧VWG（例えば、９Ｖ）を生成する。Ｗゲート電圧発生回路２２は、書き込み動作後のベリファイ動作中および消去動作後のベリファイ動作中に、メモリセルMCのゲートGに供給するゲート電圧VVG（例えば、５Ｖ）を生成する。
【００２７】
Ｅゲート電圧発生回路２４は、消去動作中にメモリセルMCのゲートGに供給するゲート電圧VEG（例えば、−９Ｖ）を生成する。Ｅソース電圧発生回路２６は、消去動作中にメモリセルMCのソースSに供給するソース電圧VES（例えば、５Ｖ）を生成する。
【００２８】
この実施形態では、フラッシュメモリは、３Ｖの電源電圧を受けて動作する。このため、フラッシュメモリは、電源電圧より高いドレイン電圧VD、ゲート電圧VRG、VWG、VVGおよびソース電圧VESを生成するための高電圧発生回路（図示せず）を有している。また、フラッシュメモリは、電源電圧より低いゲート電圧VEGを生成するための負電圧発生回路（図示せず）を有している。
【００２９】
マルチプレクサ２８は、動作モードに応じてゲート電圧VRG、VWG（VVG）、VEGの何れを選択し、選択した電圧をゲート電圧VGとしてロウアドレス信号RADが示すＸデコーダ３８に出力する。なお、動作モードが消去動作モードで、かつ一括消去が指示されるとき、ゲート電圧VG（＝VEG）は、すべてのＸデコーダ３８に供給される。
【００３０】
判定回路３０は、書き込み動作後および消去動作後のベリファイ動作中に、対象のメモリセルMCから読み出されるベリファイデータDVDT（ディジタル信号）を受け、書き込みシーケンスおよび消去シーケンスを完了可能か判定する。換言すれば、判定回路３０は、メモリセルMCの閾値電圧が所望の値に設定されたことを判定するベリファイ回路である。
【００３１】
書き込み回路３２は、書き込み動作中に、ドレイン電圧VD（書き込みデータ）をＷコラムセレクタ５０に出力する。ＷＹデコーダ３４は、Ｗコラムセレクタ５０の選択動作を制御するデコード信号を、コラムアドレス信号CADに応じて出力する。
【００３２】
Ｗセンスアンプ４８（ベリファイセンスアンプ）は、書き込み動作後および消去動作後のベリファイ動作中に、Ｗコラムセレクタ５０を介してアナログ書き込みデータ線AWDTに読み出されるデータを、ディジタルデータに変換するために増幅し、増幅したディジタルデータをディジタルベリファイデータ線DVDTに出力する。
【００３３】
Ｗコラムセレクタ５０（書き込みビット線セレクタ）は、書き込みグローバルビット線GBLPEに接続される図示しない複数のコラムスイッチ（nMOSトランジスタ；書き込みスイッチトランジスタ）を有している。Ｗコラムセレクタ５０は、書き込み動作中、および書き込み動作後、消去動作後のベリファイ動作中に、ＷＹデコーダ３４からのデコード信号に応じたコラムスイッチをオンし、コラムアドレス信号CADに対応する書き込みグローバルビット線GBLPEをアナログ書き込みデータ線AWDTに接続する。
【００３４】
Ｗコラムセレクタ５０のコラムスイッチ（nMOSトランジスタ）のゲート絶縁膜（例えば、二酸化シリコン）は、後述するＲコラムセレクタ５４のコラムスイッチ（nMOSトランジスタ）のゲート絶縁膜より厚く形成されている。この実施形態では、書き込み動作中の書き込みグローバルビット線GBLPEの電圧振幅は５Ｖであり、読み出し動作中の読み出しグローバルビット線GBLRの電圧振幅（１Ｖ）の５倍である。このため、書き込みグローバルビット線GBLPEのゲート絶縁膜を厚くすることで、信頼性を向上でき、歩留を向上できる。従来のコラムセレクタは、書き込み動作および読み出し動作に共通に使用されているため、コラムスイッチのゲート絶縁膜を書き込み用と読み出し用とで変えることはできなかった。
【００３５】
LBL選択回路３６は、コラムアドレス信号CADに応じて、図２に示すローカルビット線LBLを選択するための選択信号LBSを出力する。Ｘデコーダ３８は、ロウアドレス信号RADに応じて選択されるワード線WLにゲート電圧VGを供給する。
【００３６】
WGBL選択回路４０（書き込みデコーダ）は、書き込み動作中または消去動作中に、ロウアドレス信号RADに応じて選択される書き込グローバルビット線GBLPEをローカルビット線LBLに接続するための選択信号WGS（書き込みデコード信号）を出力する。RGBL選択回路４２（読み出しデコーダ）は、読み出し動作中に、ロウアドレス信号RADに応じて選択される読み出しグローバルビット線GBLRをローカルビット線LBLに接続するための選択信号RGS（読み出しデコード信号）を出力する。
【００３７】
ソースデコーダ４４は、読み出し動作中、書き込み動作中、およびベリファイ動作中に、ロウアドレス信号RADに応じて選択されるソース線SLにソース電圧（例えば、０Ｖ）を供給する。ソースデコーダ４４は、消去動作中、ロウアドレス信号RADに応じて選択されるソース線SLにＥソース電圧発生回路２６からのソース電圧VESを供給する。ＲＹデコーダ４６は、コラムアドレス信号CADに応じて、Ｒコラムセレクタ５４の選択動作を制御するデコード信号を出力する。
【００３８】
Ｒコラムセレクタ５４（読み出しビット線セレクタ）は、読み出しグローバルビット線GBLRに接続される図示しない複数のコラムスイッチ（nMOSトランジスタ；読み出しスイッチトランジスタ）を有している。Ｒコラムセレクタ５４は、読み出し動作中に、ＲＹデコーダ４６からのデコード信号に応じたコラムスイッチをオンし、コラムアドレス信号CADに対応する読み出しグローバルビット線GBLRをアナログ読み出しデータ線ARDTに接続する。
【００３９】
上述したように、Ｒコラムセレクタ５４のコラムスイッチ（nMOSトランジスタ）のゲート絶縁膜（例えば、二酸化シリコン）は、Ｗコラムセレクタ５０のコラムスイッチのゲート絶縁膜より薄く形成されている。具体的には、ロジック回路（周辺回路）と同じトランジスタが使用される。このため、トランジスタサイズを小さくでき、コラムスイッチのスイッチング速度を向上できる。この結果、Ｒコラムセレクタ５４のレイアウトサイズを小さくでき、かつ読み出し動作時間を短縮できる。また、Ｒコラムセレクタ５４のコラムスイッチのトランジスタサイズをＷコラムセレクタ５０のコラムスイッチと同程度にした場合、ゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることが可能になり、コラムスイッチのスイッチング速度をさらに向上できる。換言すれば、コラムスイッチを書き込み用と読み出し用とで独立に形成することで、それぞれの動作に最適な能力を有するコラムスイッチを設計できる。
【００４０】
Ｒセンスアンプ５６（読み出しセンスアンプ）は、読み出し動作中に、Ｒコラムセレクタ５４を介してアナログ読み出しデータ線ARDTに読み出されるデータを、ディジタルデータに変換するために増幅し、増幅した読み出しデータをディジタル読み出しデータ線DRDTに出力する。Ｒセンスアンプ５６を構成するトランジスタは、Ｗセンスアンプ４８を構成するトランジスタより駆動能力が大きく設定されている。具体的には、Ｒセンスアンプ５６のトランジスタのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌは、Ｗセンスアンプ４８より大きく設計されている。このため、読み出し動作中に、電圧変化が小さいアナログ読み出しデータ線ARDTを高速に増幅でき、読み出し動作時間を短縮できる。
【００４１】
一方で、ベリファイ動作に使用するＷセンスアンプ４８は、従来と同じトランジスタサイズとすることで、消費電力の増加を最小限にできる。従来のセンスアンプは、読み出し動作およびベリファイ動作に共通に使用されているため、センスアンプのトランジスタサイズを読み出し用とベリファイ用とで変えることはできなかった。このため、読み出し動作時間を短縮するためにセンスアンプのトランジスタサイズを大きくすると、ベリファイ動作時の消費電力も増加してしまう。このように、本発明では、センスアンプをベリファイ用と読み出し用とで独立に形成することで、それぞれの動作に最適な能力を有するセンスアンプを設計できる。また、センスアンプをベリファイ用と読み出し用とで独立に形成することは、ベリファイ動作中に、読み出し動作を実行することを可能にする。すなわち、１つのバンクBK内で、書き込みシーケンス中または消去シーケンス中に、読み出し動作が実行可能になる。
【００４２】
メモリセルアレイ５２は、フローティングゲートおよびワード線WLに接続されたコントロールゲートを有する複数のメモリセルMCを有している。メモリセルアレイ５２は、一般にNOR型と称するアレイ構造を有している。メモリセルアレイ５２の詳細は、図２に示す。
【００４３】
図２は、図１に示したバンクBKの主要部の詳細を示している。
【００４４】
メモリセルアレイ５２は、複数のセクタSEC1-SECmを有している。セクタSEC1-SECmは、メモリセルMCに書き込まれたデータを消去するための最小の消去単位である。Ｘデコーダ３８、LBL選択回路３６、WGBL選択回路４０、RGBL選択回路４２およびソースデコーダ４４は、セクタSEC1-SECmにそれぞれ対応して配置されている。
【００４５】
各セクタSEC1-SECmは、一対のローカルビット線LBL1、LBL2にそれぞれ接続される複数のメモリセルMCにより構成される複数のメモリグループMG（MG11-MGmn）を有している。各メモリグループMGのメモリセルMCは、コントロールゲートをワード線WLに接続し、ドレインをローカルビット線LBL1またはLBL2に接続し、ソースを各セクタSEC1-SECm毎に共通のソース線SLに接続している。ワード線WLは、同じセクタSECに属するメモリグループMGに共通に配線されている。
【００４６】
グローバルビット線GBLPE（GBLPE1-n）、GBLR（GBLR1-n）は、セクタSEC1-SECmに共通に配線されている。グローバルビット線GBLPE、GBLRは、ローカルビット線LBL1、LBL2と同じ方向に配線されている。グローバルビット線GBLPE1、GBLR1は、メモリグループMG11、21、...、m1に共通に接続されている。同様に、グローバルビット線GBLPEn、GBLRnは、メモリグループMG1n、2n、..、mnに共通に接続されている。
【００４７】
セクタSEC1-SECmに共通のグローバルビット線GBLPE、GBLRを配線することで、セクタSEC1-SECmのうちの２つは、読み出し動作と書き込み動作、読み出し動作と消去動作、読み出し動作と書き込み動作後のベリファイ動作、または読み出し動作と消去動作後のベリファイ動作を、それぞれ独立に実行可能になる。
【００４８】
各メモリグループMGにおいて、ローカルビット線LBL1、LBL2は、nMOSトランジスタからなる選択スイッチSEL1、SEL2（ローカル選択スイッチ）を介して共通ノードCNに接続されている。選択スイッチSEL1、SEL2は、ゲートで受けるLBL選択回路３６からの選択信号LBSに応じていずれかがオンする。選択スイッチSEL1がオンしたときに、ローカルビット線LBL1に接続されるメモリセルMCがアクセスされる。選択スイッチSEL2がオンしたときに、ローカルビット線LBL2に接続されるメモリセルMCがアクセスされる。
【００４９】
各メモリグループMGにおいて、グローバルビット線GBLPEは、nMOSトランジスタからなる選択スイッチSELPE（書き込みグローバル選択スイッチ）を介して共通ノードCNに接続されている。選択スイッチSELPEは、書き込み動作と、書き込み動作および消去動作後のベリファイ動作中に、ゲートで受けるWGBL選択回路４０からの選択信号WGSに応じてオンする。グローバルビット線GBLRは、nMOSトランジスタからなる選択スイッチSELR（読み出しグローバル選択スイッチ）を介して共通ノードCNに接続されている。選択スイッチSELRは、読み出し動作中に、ゲートで受けるRGBL選択回路４２からの選択信号RGSに応じてオンする。このように、ローカルビット線LBLを動作モードに応じてグローバルビット線GBLPEまたはGBLRに接続するスイッチ回路が、選択スイッチSEL1、SEL2、SELPE、SELRにより構成されている。
【００５０】
なお、例えば、選択スイッチSELRの駆動能力を選択スイッチSELPEの駆動能力より相対的に大きくすることで、メモリグループMGのレイアウトサイズを増加させることなく選択スイッチSELRのスイッチング速度を向上できる。この結果、読み出し動作時間を短縮できる。
【００５１】
図３は、メモリセルアレイ５２の配線構造を示している。
【００５２】
この実施形態では、ローカルビット線LBL1、LBL2は、第１メタル層M1（第１配線層）を用いて配線されている。第１メタル層M1は、シリコン基板に最も近いメタル配線層である。グローバルビット線GBLPE、GBLRは、第１メタル層M1の上の第２メタル層M2（第２配線層）を用いて配線されている。グローバルビット線GBLPE、GBLRは、ローカルビット線LBL1、LBL2の上にそれぞれ配線されている。
【００５３】
一対のグローバルビット線GBLPE、GBLR（グローバルビット線対）がそれぞれ配線されるメモリグループMG内に一対のローカルビット線LBL1、LBL2（ローカルビット線対）を形成することで、グローバルビット線GBLPE、GBLRおよびローカルビット線LBL1、LBL2の配線幅を互いに同じにでき、配線間隔を互いに同じにできる。グローバルビット線GBLPE、GBLRおよびローカルビット線LBL1、LBL2を整然と配線できるため、メモリセルアレイ５２の配線効率を向上でき、メモリセルアレイ５２のサイズを小さくできる。換言すれば、メモリセルアレイ５２のレイアウトサイズを最小限にして、グローバルビット線GBLPE、GBLRおよびローカルビット線LBL1、LBL2を効率よく配線できる。
【００５４】
図４は、第１の実施形態のフラッシュメモリの動作の一例を示している。図中の太線は、メモリ動作に関係して電圧が変化する信号線および動作するトランジスタを示している。
【００５５】
この例では、セクタSEC2のメモリグループMG22内に丸で囲ったメモリセルMC（以下、書き込みセルとも称する）にデータを書き込み中に、セクタSEC1のメモリグループMG12内に破線の丸で囲ったメモリセルMC（以下、読み出しセルとも称する）からデータが読み出される（いわゆるデュアルオペレーション機能）。データの書き込みは、書き込み動作およびベリファイ動作を繰り返す書き込みシーケンスにより行われる。
【００５６】
まず、書き込み動作を実行するために、メモリグループMG22の書き込みセルに接続されたワード線WLは、９Ｖ（書き込みゲート電圧VWG）に設定される。セクタSEC2の他のワード線WLは、０Ｖ（非選択状態）に設定される。メモリグループMG22に対応するグローバルビット線GBLPE2に５Ｖ（書き込みドレイン電圧VD）が供給される。書き込みドレイン電圧VDは、図１に示した書き込み回路３２およびＷコラムセレクタ５０を介してメモリセルアレイ５２に供給される。セクタSEC2のソース線SLは、０Ｖ（書き込みソース電圧）に設定される。
【００５７】
メモリグループMG22の選択スイッチSEL2に対応する選択信号LBSは、５Ｖに設定され、選択スイッチSEL1に対応する選択信号LBSは、０Ｖに設定される。このため、選択スイッチSEL2はオンし、選択スイッチSEL1はオフする。選択スイッチSELPEに対応する選択信号WGSは、５Ｖに設定され、選択スイッチSELRに対応する選択信号RGSは、０Ｖに設定される。このため、選択スイッチSELPEはオンし、選択スイッチSELRはオフする。選択スイッチSELPE、SEL2のオンにより、グローバルビット線GBLPE2上の書き込みドレイン電圧VDは、書き込みセルのドレインに伝達される。そして、書き込みセルの書き込み動作が実行される。
【００５８】
なお、選択されたワード線WLの電圧（５Ｖ）は、セクタSEC2内でメモリグループMG22に隣接する他のメモリグループMG（MG21等）のメモリセルMCのゲートにも供給される。５Ｖの選択信号LBSは、隣接する他のメモリグループMGの選択スイッチSEL2にも供給される。同様に、５Ｖの選択信号WGSは、隣接する他のメモリグループMGの選択スイッチSELPEにも供給される。しかし、対応するグローバルビット線GBLPE1等がフローティング状態FLのため、他のメモリグループMGのメモリセルMCの書き込み動作は実行されない。すなわち、データの書き込みは、書き込みセルのみに対して実行される。
【００５９】
書き込みセルへのデータの書き込み後、以下のようにベリファイ動作が実行される。まず、書き込みセルに接続されたワード線WLは、５Ｖ（ベリファイゲート電圧VVG）に設定される。セクタSEC2の他のワード線WLは、０Ｖ（非選択状態）に設定される。メモリグループMG22に対応するグローバルビット線GBLPE2に１Ｖ（ベリファイドレイン電圧VD）が供給される。ベリファイドレイン電圧VDは、書き込みドレイン電圧VDと同様に、書き込み回路３２およびＷコラムセレクタ５０を介してメモリセルアレイ５２に供給される。セクタSEC2のソース線SLは、０Ｖ（書き込みソース電圧）に設定される。
【００６０】
この後、書き込み動作と同様に、選択スイッチSELPE、SEL2がオンされ、グローバルビット線GBLPE2上のベリファイドレイン電圧VDは、書き込みセルのドレインのみに伝達される。そして、図１に示したＷセンスアンプ４８が動作し、グローバルビット線GBLPE2に流れる電流に応じて書き込みセルに書き込まれた論理値（閾値電圧）が判定される。書き込みが十分な場合、書き込みシーケンスは終了する。書き込みが不十分な場合、再び書き込み動作およびベリファイ動作が実行される。
【００６１】
一方、読み出し動作を実行するために、メモリグループMG12の読み出しセルに接続されたワード線WLは、５Ｖ（読み出しゲート電圧VRG）に設定される。セクタSEC1の他のワード線WLは、０Ｖ（非選択状態）に設定される。メモリグループMG12に対応するグローバルビット線GBLR2に１Ｖ（読み出しドレイン電圧）が供給される。セクタSEC1のソース線SLは、０Ｖ（読み出しソース電圧）に設定される。
【００６２】
メモリグループMG12の選択スイッチSEL2に対応する選択信号LBSは、５Ｖに設定され、選択スイッチSEL1に対応する選択信号LBSは、０Ｖに設定される。このため、選択スイッチSEL2はオンし、選択スイッチSEL1はオフする。選択スイッチSELRに対応する選択信号RGSは、５Ｖに設定され、選択スイッチSELPEに対応する選択信号WGSは、０Ｖに設定される。このため、選択スイッチSELRはオンし、選択スイッチSELPEはオフする。選択スイッチSELR、SEL2のオンにより、グローバルビット線GBLR2上の読み出しドレイン電圧は、読み出しセルのドレインに伝達される。そして、図１に示したＲセンスアンプ５６が動作し、グローバルビット線GBLR2に流れる電流に応じて読み出しデータの論理値（閾値電圧）が判定される。判定された読み出しデータは、データ端子I/Oに出力される。
【００６３】
なお、５Ｖのワード線WLは、セクタSEC1内でメモリグループMG12に隣接する他のメモリグループMG（MG11等）のメモリセルMCのゲートにも供給される。５Ｖの選択信号LBSは、隣接する他のメモリグループMGの選択スイッチSEL2にも供給される。同様に、５Ｖの選択信号WGSは、隣接する他のメモリグループMGの選択スイッチSELRにも供給される。しかし、対応するグローバルビット線GBLR1等がフローティング状態FLのため、他のメモリグループMGのメモリセルMCの読み出し動作は実行されない。なお、複数のグローバルビット線GBLRに読み出しドレイン電圧を同時に供給することで、１回の読み出し動作で同じセクタSECから複数ビットのデータを読み出すことができる。
【００６４】
書き込み動作（ベリファイ動作を含む）および読み出し動作を実行しないセクタSEC（例えば、SECm）のワード線WLは、０Ｖ（非選択状態）に設定される。このため、これ等セクタSECのメモリセルMCは、アクセスされない。
【００６５】
図５は、第１の実施形態のフラッシュメモリの動作の別の例を示している。図中の太線は、メモリ動作に関係して電圧が変化する信号線および動作するトランジスタを示している。図４と同じ動作については、詳細な説明は省略する。
【００６６】
この例では、セクタSEC2に丸で囲った全てのメモリセルMC（以下、消去セルとも称する）のデータを消去中に、セクタSEC2のメモリグループMG12内に破線の丸で囲ったメモリセルMC（以下、読み出しセルとも称する）からデータが読み出される（いわゆるデュアルオペレーション機能）。データの消去は、消去動作およびベリファイ動作を繰り返す消去シーケンスにより行われる。
【００６７】
まず、消去動作を実行するために、消去セルに接続されたワード線WL（セクタSEC2の全てのワード線WL）は、−９Ｖ（消去ゲート電圧VEG）に設定される。グローバルビット線GBLPE1-nは、全てフローティング状態FLに設定される。消去セルに接続されたソース線SLは、５Ｖ（消去ソース電圧）に設定される。
【００６８】
メモリグループMG22の選択スイッチSEL1、SEL2に対応する選択信号LBSは、全て０Ｖに設定され、選択スイッチSEL1、SEL2はオフする。同様に、選択スイッチSELPE、SELRに対応する選択信号WGS、RGSは、全て０Ｖに設定され、選択スイッチSELPE、SELRはオフする。そして、セクタSEC2内の全てのメモリセルMCは、ゲート、ソースに−９Ｖ、５Ｖをそれぞれ受け、データは消去される。
【００６９】
消去動作後のベリファイ動作は、セクタSEC2内の全てのメモリセルMCに対して実施される。各メモリセルMCのベリファイ動作は、上述した図４のベリファイ動作と同様であるため、説明を省略する。また、読み出し動作は、上述した図４と同じため、説明を省略する。
【００７０】
以上、この実施形態では、セクタSEC1-SECmに共通のグローバルビット線GBLPE、GBLRをそれぞれ配線することで、書き込みシーケンスまたは消去シーケンスを実行中に、読み出し動作を実行できる。すなわち、１つのバンクBKでデュアルオペレーションを実行できる。
【００７１】
選択スイッチSELPE、SELRにより、ローカルビット線LBL1またはLBL2をグローバルビット線GBLPE、GBLRの一方に確実に接続できる。
【００７２】
WGBL選択回路４０およびRGBL選択回路４２を、動作モードに対応してそれぞれ独立に形成することで、選択スイッチSELPE、SELRをオンさせる選択信号WGS、RGSをロウアドレス信号RADに応じて容易に生成できる。このため、WGBL選択回路４０およびRGBL選択回路４２のデコード動作を高速にできる。この結果、書き込み動作、消去動作および読み出し動作を高速に実行できる。
【００７３】
Ｗコラムセレクタ５０およびＲコラムセレクタ５４を動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。同様に、独立に実行されるベリファイ動作および読み出し動作に対応してＷセンスアンプ４８およびＲセンスアンプ５６をそれぞれ形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
【００７４】
Ｗコラムセレクタ５０のコラムスイッチのゲート絶縁膜を、Ｒコラムセレクタ５４のコラムスイッチのゲート絶縁膜より厚くすることで、Ｒコラムセレクタ５４のレイアウトサイズを相対的に小さくできる。また、Ｒコラムセレクタ５４のコラムスイッチのスイッチング速度を向上できるため、読み出し動作時間を短縮できる。
【００７５】
独立に実行されるベリファイ動作および読み出し動作に対応してＷセンスアンプ４８およびＲセンスアンプ５６をそれぞれ形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
【００７６】
Ｒセンスアンプ５６の駆動能力を、Ｗセンスアンプ４８の駆動能力より大きくすることで、読み出しデータの増幅時間を短縮でき、読み出し動作時間を短縮できる。Ｗセンスアンプ４８の駆動能力のみを相対的に小さくできるため、読み出し性能を低下させることなくフラッシュメモリのチップサイズを小さくできる。
【００７７】
各グローバルビット線GBLPE、GBLRを、ローカルビット線対LBL1、LBL2に対応して配線することで、各セクタSEC1-SECmのレイアウトサイズが、グローバルビット線GBLPE、GBLRの配線領域に依存して大きくなることを防止でき、セクタSEC1-SECmのレイアウトサイズをメモリセルMC等の素子のみに依存する最小限のサイズに設計できる。
【００７８】
選択スイッチSEL1、SEL2を形成することで、ローカルビット線LBL1、LBL2の一方をグローバルビット線GBLPEまたはGBLRに容易かつ確実に接続できる。
【００７９】
ソース線SLをセクタSEC1-SECm毎に独立に配線することで、書き込みシーケンス、消去シーケンスおよび読み出し動作をセクタSEC1-SECm毎に実行できる。
【００８０】
図６は、本発明の不揮発性半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８１】
この実施形態では、第１の実施形態のWGBL選択回路４０、RGBL選択回路４２、Ｗコラムセレクタ５０、メモリセルアレイ５２およびＲコラムセレクタ５４の代わりに、WGBL選択回路４０Ａ、RGBL選択回路４２Ａ、Ｗコラムセレクタ５０Ａ、メモリセルアレイ５２ＡおよびＲコラムセレクタ５４Ａが形成されている。WGBL選択回路４０ＡおよびRGBL選択回路４２Ａが出力する選択信号WGS、RGSのビット数は、第１の実施形態より多い。Ｗコラムセレクタ５０ＡおよびＲコラムセレクタ５４Ａに接続されるグローバルビット線GBLPE、GBLRの本数は、第１の実施形態より少ない。その他の構成は、第１の実施形態とほぼ同じである。
【００８２】
図７は、図６に示したバンクBKの主要部の詳細を示している。
【００８３】
メモリセルアレイ５２Ａは、第１の実施形態と同様に、複数のセクタSEC1-SECmを有している。１本のグローバルビット線GBLPEは、互いに隣接する２つのメモリグループMGに供給される。グローバルビット線GBLPEを２つのメモリグループMGのいずれかに接続するため、これ等メモリグループMGの選択スイッチSELPEは、互いに異なる選択信号WGSに接続されている。すなわち、２本の選択信号線WGSが、各セクタSEC1-SECmに配線されている。
【００８４】
また、１本のグローバルビット線GBLRは、互いに隣接する２つのメモリグループMGに供給される。グローバルビット線GBLRを２つのメモリグループMGのいずれかに接続するため、これ等メモリグループMGの選択スイッチSELRは、互いに異なる選択信号RGSに接続されている。すなわち、２本の選択信号線RGSが、各セクタSEC1-SECmに配線されている。
【００８５】
メモリセルアレイ５２Ａのその他の構成は、第１の実施形態と同じである。グローバルビット線GBLPE、GBLRを２つのメモリグループMGで共有することで、各グローバルビット線GBLPE、GBLRは、ローカルビット線対LBL1、LBL2毎に配線される。このため、グローバルビット線GBLPE、GBLRの配線数は、第１の実施形態のほぼ半分になる。より詳細には、グローバルビット線GBLPE、GBLRの配線数は、ローカルビット線LBL1、LBL2の配線数をＮ本としたときに、それぞれＮ／４＋１になり、グローバルビット線GBLPE、GBLRの配線総数は、Ｎ／２＋２になる。
【００８６】
図８は、メモリセルアレイ５２Ａの配線構造を示している。
【００８７】
この実施形態では、グローバルビット線GBLPE、GBLRの配線数が減るため、これ等配線のスペースを利用してシールド線（接地線VSS）が配線されている。グローバルビット線GBLPEとシールド線VSSにより書き込みグローバルビット線対が構成され、グローバルビット線GBLRとシールド線VSSにより読み出しグローバルビット線対が構成されている。書き込みグローバルビット線対および読み出しグローバルビット線対は、ローカルビット線対LBL1、LBL2に対応してそれぞれ配線されている。グローバルビット線GBLPE、GBLRおよびシールド線VSSは、第２メタル層M2を使用して配線され、ローカルビット線LBL1、LBL2は、第１メタル層M1を使用して配線されている。
【００８８】
この実施形態では、上述したように、グローバルビット線GBLPE、GBLRの配線数を、第１の実施形態のほぼ半分にできる。このため、第２メタル層M2を使用して、グローバルビット線GBLPE、GBLRの間にシールド線VSSを配線できる。シールド線として、電圧が一定の他の電源線等を配線してもよい。
【００８９】
シールド線VSSを配線することで、書き込み動作および読み出し動作が、隣接するグローバルビット線GBLPE、GBLRを使用して同時に実行される場合にも、クロストーク等の干渉を防止できる。特に、第１の実施形態で示したように、書き込み動作中のグローバルビット線GBLPEの電圧振幅は５Ｖであり、読み出し動作中のグローバルビット線GBLRの電圧振幅（１Ｖ）の５倍である。このため、グローバルビット線GBLRがグローバルビット線GBLPEの影響を受けて、読み出しデータが破壊されること防止できる。
【００９０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、グローバルビット線GBLPEおよびグローバルビット線GBLRの間にシールド線VSSを配線することで、グローバルビット線GBLPEおよびグローバルビット線GBLRにクロストーク等の干渉が発生することを防止でき、誤動作を防止できる。特に、グローバルビット線GBLR上の読み出しデータが破壊されること防止できる。
【００９１】
図９は、本発明の不揮発性半導体メモリの第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９２】
この実施形態では、フラッシュメモリは、２つのバンクBK1、BK2を有している。また、第１の実施形態の動作制御回路１２、Ｗドレイン電圧発生回路１８および判定回路３０の代わりに動作制御回路１２Ｂ、Ｗドレイン電圧発生回路１８Ｂおよび判定回路３０Ｂが形成されている。Ｗドレイン電圧発生回路１８ＢとバンクBK1、BK2の間にマルチプレクサ５８Ｂが形成されている。バンクBK1、BK2とデータ出力バッファ１６の間にマルチプレクサ６０Ｂが形成されている。その他の構成は、第１の実施形態とほぼ同じである。
【００９３】
動作制御回路１２Ｂは、第１の実施形態の動作制御回路１２の機能に加え、バンクBK1、BK2を独立に動作させる機能を有している。Ｗドレイン電圧発生回路１８Ｂは、書き込みドレイン電圧VWDおよびベリファイドレイン電圧VVDを生成する。マルチプレクサ５８Ｂは、書き込み動作中およびベリファイ動作中に、ロウアドレス信号RADに応じて書き込みドレイン電圧VWDまたはベリファイドレイン電圧VVDを動作中のバンクBK（BK1またはBK2）に出力する。
【００９４】
バンクBK1、BK2は、読み出し動作、書き込み動作、消去動作の少なくともいずれかを互いに独立に実行するために、ロウアドレス信号RAD、コラムアドレス信号CAD、ゲート電圧VGおよび消去ソース電圧VESをそれぞれ受ける。
【００９５】
図１０は、図９に示したバンクBK1、BK2の詳細を示している。
【００９６】
各バンクBK1、BK2は、第１の実施形態のバンクBKと同じである。すなわち、各バンクBK1、BK2は、書き込み回路３２、ＷＹデコーダ３４、LBL選択回路３６、Ｘデコーダ３８、WGBL選択回路４０、RGBL選択回路４２、ソースデコーダ４４、ＲＹデコーダ４６、Ｗセンスアンプ４８、Ｗコラムセレクタ５０、メモリセルアレイ５２、Ｒコラムセレクタ５４およびＲセンスアンプ５６を有している。
【００９７】
判定回路３０Ｂは、バンクBK1、BK2からベリファイデータDVDTをそれぞれ受け、書き込みシーケンスおよび消去シーケンスを完了可能かをバンクBK1、BK2毎に判定する。マルチプレクサ６０Ｂは、読み出し動作を実行中のバンクBK1またはBK2のＲセンスアンプ５６（図１参照）から出力されるディジタル読み出しデータ信号DRDTをデータ出力バッファ１６に出力する。
【００９８】
この実施形態では、バンクBK1、BK2は、書き込みシーケンス中または消去シーケンス中に、読み出し動作をそれぞれ独立に実行できる。このため、いわゆるトリプルオペレーションを２つのバンクBK1、BK2で実行できる。
【００９９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込み・消去回路と読み出し回路を有し、セクタSECに共通のグローバルビット線GBLPE、GBLRを有する２つのバンクBK1、BK2を形成することで、いわゆるトリプルオペレーションを実行できる。
【０１００】
図１１は、本発明の不揮発性半導体メモリの第４の実施形態を示している。第１、第２および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０１】
この実施形態では、フラッシュメモリは、２つのバンクBK1、BK2を有している。各バンクBK1、BK2は、第２の実施形態のバンクBKからＲセンスアンプ５６を除いて構成されている。そして、バンクBK1、BK2に共通なＲセンスアンプ５６Ｃが、Ｒセンスアンプ５６の代わりに形成されている。第３の実施形態のマルチプレクサ６０Ｂに相当する回路は形成されない。その他の構成は、第３の実施形態とほぼ同じである。
【０１０２】
図１２は、図１１に示したバンクBK1、BK2の詳細を示している。
【０１０３】
バンクBK1、BK2のＲコラムセレクタ５４は、アナログ読み出しデータ信号ARDTをバンクBK1、BK2の外部に形成される共通のＲセンスアンプ５６Ｃに出力する。Ｒセンスアンプ５６Ｃは、バンクBK1またはBK2から出力されるアナログ読み出しデータ信号ARDTを増幅し、増幅した読み出しデータをディジタル読み出しデータ信号DRDTとして出力する。
【０１０４】
この実施形態においても、上述した第１、第２および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、バンクBK1、BK2に共通なＲセンスアンプ５６Ｃを形成することで、バンクBK1、BK2のサイズを小さくできる。この結果、２つのバンクBK1、BK2でトリプルオペレーション機能を実現でき、かつフラッシュメモリのチップサイズを削減できる。また、バンクBK1、BK2に共通なＲセンスアンプ５６Ｃを形成することでセンスアンプの数を削減でき、かつ第３の実施形態のマルチプレクサ６０Ｂに相当する回路が不要にできる。この結果、フラッシュメモリのチップサイズをさらに削減できる。
【０１０５】
なお、上述した第２の実施形態（図８）では、グローバルビット線GBLPE、GBLRの間にシールド線VSSを配線した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１３に示すように、グローバルビット線GBLPE、GBLRの配線間隔を大きくし、かつグローバルビット線GBLPEの配線幅をグローバルビット線GBLRの配線幅より広くしてもよい。書き込み動作時の高電圧（ドレイン電圧VD；５Ｖ）を伝達するグローバルビット線GBLPEの配線幅を広くすることで、信号の干渉を低減しながら書き込み動作時間を短縮できる。書き込み動作は、書き込みシーケンスにおいて複数回実行されるため、書き込み動作時間の短縮により、書き込みシーケンス時間を大幅に短縮できる。あるいは、図１３とは反対に、グローバルビット線GBLRの配線幅をグローバルビット線の配線幅GBLPEより広くすることで、読み出し動作時間を大幅に短縮できる。あるいは、図１４に示すように、第１メタル配線層M1に形成されるローカルビット線LBL1、LBL2と、第２メタル配線層M2に形成されるグローバルビット線GBLPE、GBLRおよびシールド線VSSとを、互いにずらして（上面からみてオーバーラップが少なくなるように）配線してもよい。この場合、ローカルビット線LBL1、LBL2とグローバルビット線GBLPE、GBLRとの間の対向面積が減るため、両配線間で発生するクロストークノイズを低減できる。
【０１０６】
上述した実施形態では、Ｗコラムセレクタ５０およびＲコラムセレクタ５４でコラムスイッチのゲート絶縁膜の厚さを変える例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、Ｒコラムセレクタ５４のコラムスイッチのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌ（トランジスタサイズ）を、Ｗコラムセレクタ５０のコラムスイッチの比Ｗ／Ｌより大きし、Ｒコラムセレクタ５４のコラムスイッチの駆動能力を向上することで、Ｒコラムセレクタ５４のコラムスイッチのスイッチング速度を向上でき、読み出し動作時間をさらに短縮できる。また、書き込みビット線セレクタのレイアウトサイズを相対的に小さくできるため、消費電力の増加を最小限にできる。この結果、性能を低下させることなく不揮発性半導体メモリのチップサイズを小さくできる。
【０１０７】
上述した第３の実施形態では、第１の実施形態のバンクBKと同じバンクBK1、BK2を構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２の実施形態のバンクBKと同じバンクBK1、BK2を構成ししてもよい。
【０１０８】
上述した第４の実施形態では、第２の実施形態のバンクBKからＲセンスアンプ５６を除いてバンクBK1、BK2を構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第１の実施形態のバンクBKからＲセンスアンプ５６を除いてBK1、BK2を構成ししてもよい。
【０１０９】
上述した実施形態では、本発明をシステム基板に搭載されるフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムLSIに搭載されるフラッシュメモリコアに適用してもよい。
【０１１０】
上述した実施形態では、本発明をNOR型のフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をNAND型のフラッシュメモリに適用してもよい。あるいは、本発明を、EEPROMに適用してもよい。
【０１１１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１１２】
本発明の不揮発性半導体メモリでは、グローバルビット線を使用して書き込みシーケンスまたは消去シーケンスを実行中に、読み出しグローバルビット線を使用して読み出し動作を実行できる。すなわち、デュアルオペレーションを実行できる。
【０１１３】
また、書き込みグローバルビット線および読み出しグローバルビット線を、セクタのレイアウト領域に対応する領域内に配線できる。したがって、セクタのレイアウトサイズが、グローバルビット線の配線領域に依存して大きくなることを防止でき、セクタのレイアウトサイズを最小限にできる。
【０１１４】
本発明の不揮発性半導体メモリでは、書き込みグローバルビット線および読み出しグローバルビット線の間にシールド線を配線することで、書き込みグローバルビット線および読み出しグローバルビット線にクロストーク等の干渉が発生することを防止でき、誤動作を防止できる。
【０１１５】
本発明の不揮発性半導体メモリでは、各バンクにおいて、グローバルビット線を使用して書き込みシーケンスまたは消去シーケンスを実行中に、読み出しグローバルビット線を使用して読み出し動作を実行できる。例えば、２つのバンクでトリプルオペレーションを実行できる。
【０１１６】
本発明の不揮発性半導体メモリでは、バンクに共通の読み出しセンスアンプを形成することで、センスアンプの数を削減でき、不揮発性半導体メモリのチップサイズを削減できる。
【０１１７】
本発明の不揮発性半導体メモリでは、書き込みグローバル選択スイッチおよび読み出しグローバル選択スイッチにより、ローカルビット線を書き込みグローバルビット線および読み出しグローバルビット線の一方に確実に接続できる。
【０１１８】
本発明の不揮発性半導体メモリでは、ビット線セレクタおよびデータバス線を動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
【０１１９】
本発明の不揮発性半導体メモリでは、センスアンプを動作モードに対応してそれぞれ独立に形成することで、書き込みシーケンスまたは消去シーケンスを実行中に、誤動作することなく読み出し動作を実行できる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の不揮発性半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したバンクの主要部の詳細を示す回路図である。
【図３】図２に示したメモリセルアレイの配線構造を示す断面図である。
【図４】第１の実施形態のフラッシュメモリの動作の一例を示す説明図である。
【図５】第１の実施形態のフラッシュメモリの動作の別の例を示す説明図である。
【図６】本発明の不揮発性半導体メモリの第２の実施形態を示すブロック図である。
【図７】図６に示したバンクの主要部の詳細を示す回路図である。
【図８】図７に示したメモリセルアレイの配線構造を示す断面図である。
【図９】本発明の不揮発性半導体メモリの第３の実施形態を示すブロック図である。
【図１０】図９のバンクの詳細を示すブロック図である。
【図１１】本発明の不揮発性半導体メモリの第４の実施形態を示すブロック図である。
【図１２】図１１のバンクの詳細を示すブロック図である。
【図１３】メモリセルアレイの配線構造の別の例を示す断面図である。
【図１４】メモリセルアレイの配線構造の別の例を示す断面図である。
【符号の説明】
【０１２１】
１０‥アドレスバッファ；１２‥動作制御回路（ステートマシーン）；１４‥データ入力バッファ；１６‥データ出力バッファ；１８‥Ｗドレイン電圧発生回路；２０‥Ｒゲート電圧発生回路；２２‥Ｗゲート電圧発生回路；２４‥Ｅゲート電圧発生回路；２６‥Ｅソース電圧発生回路；２８‥マルチプレクサ；３０‥判定回路；３２‥書き込み回路；３４‥ＷＹデコーダ；３６‥LBL選択回路；３８‥Ｘデコーダ；４０‥WGBL選択回路；４２‥RGBL選択回路；４４‥ソースデコーダ；４６‥ＲＹデコーダ；４８‥Ｗセンスアンプ；５０‥Ｗコラムセレクタ；５２‥メモリセルアレイ；５４‥Ｒコラムセレクタ；５６‥Ｒセンスアンプ；BK‥バンク
【国際調査報告】
2005017909.tif 000017
2005017909.tif 000018