(57)【要約】所望の電圧の内部電圧を安定に生成する内部電圧発生回路及び電圧検出回路を提供する。電圧検出回路は、基準電圧をゲートに受ける絶縁ゲート型電界効果トランジスタと、この絶縁ゲート型電界効果トランジスタと直列に内部ノードの間に接続される電圧降下素子群を含む。基準電圧は、この絶縁ゲート型電界効果トランジスタのしきい値電圧と降下電圧を電圧成分として含む電源電圧を抵抗分割して生成される。基準電圧と内部電圧との差が所定値以上となると、この電圧降下素子群および絶縁ゲート型電界効果トランジスタに電流が流れ、検出ノードの電圧が低下し、内部電圧の低下が検出される。基準電圧はこのトランジスタのしきい値電圧及び電圧降下素子群の降下電圧を構成要素として含んでおり、これらのパラメータのばらつきを相殺して抵抗分割に所望の電圧を設定する。
2004025817.tif 000002
【特許請求の範囲】
【請求項１】
繰返し信号（φ）に従ってチャージポンプ動作を行なって出力ノード（９；５９）に内部電圧を発生するチャージポンプ回路（１００；２００）、および
基準電圧（Ｖ１４；Ｖ７５）と前記内部電圧（Ｖ９；Ｖ５９）との差に従って前記内部電圧が予め定められた電圧レベルに到達したかを検出する電圧レベル検出回路（１１２；２１２）を備え、前記電圧レベル検出回路は、少なくとも、前記基準電圧をゲートに受け、前記基準電圧と前記内部電圧との差に応じて選択的に導通する絶縁ゲート型電界効果トランジスタで構成される検出トランジスタ（１２；６２）を含み、
少なくとも前記検出トランジスタのしきい値電圧（ＶＴＮ；ＶＴＰ）が、前記基準電圧と前記内部電圧との差の検出に及ぼす影響を相殺するように前記基準電圧を発生する基準電圧発生回路（１１０、１１４、１１６；２１０、２１４、２１６）を備える、内部電圧発生回路。
【請求項２】
前記電圧レベル検出回路（１１２；２２２）の検出結果に従って前記チャージポンプ回路のポンプ動作を選択的に停止させるポンプ制御回路（１０１；２０１）をさらに備える、請求の範囲１記載の内部電圧発生回路。
【請求項３】
前記電圧レベル検出回路は（１１２；２１２）、該検出結果に従って選択的に前記検出トランジスタ（１４；６２）を介して前記出力ノード（９；５９）と電源ノード（２；ＧＮＤ）の間で電流を流す、請求の範囲１記載の内部電圧発生回路。
【請求項４】
前記電圧レベル検出回路（１１２；２１２）は、前記検出トランジスタ（１２；６２）と前記出力ノード（９；５９）の間に接続される少なくとも１個の電圧降下素子（１０；１０ａ、１０ｂ；１０ａ−１０ｎ；１０ａ−１０ｃ；１５；６０；６０，６５；６６）をさらに備え、前記電圧降下素子は、前記内部電圧の検出すべき電圧レベルを、その降下電圧分、変化させ、
前記基準電圧発生回路（１１０；２１０）は、前記予め定められた電圧レベルと前記基準電圧（Ｖ２５；Ｖ７５）との差が、前記検出トランジスタのしきい値電圧の絶対値と前記電圧降下素子の降下電圧との和に等しくなるように前記基準電圧を生成する、請求の範囲１記載の内部電圧発生回路。
【請求項５】
前記基準電圧発生回路（１１０；２１０）は、前記検出トランジスタ（１２；６２）のしきい値電圧（ＶＴＮ；ＶＴＰ）の絶対値と前記電圧降下素子の降下電圧（Ｖｄｒｐ）それぞれに等しい電圧を電圧成分として含む電圧を受ける第１の電源ノード（２１；７１）と前記しきい値電圧の絶対値と前記電圧降下素子の降下電圧に等しい電圧を電圧成分として含む電圧を受ける第２の電源ノード（２２；７２）との間に接続される抵抗分圧回路（２３，２４；７３，７４）を備え、前記基準電圧（Ｖ２５；Ｖ７５）は、前記第１および第２の電源ノードの電圧の抵抗分割した電圧で与えられる、請求の範囲４記載の内部電圧発生回路。
【請求項６】
前記少なくとも１個の電圧降下素子（１０；１０ａ，１０ｂ；１０ａ−１０ｎ；１０ａ−１０ｃ；１５；６０；６０，６５；６６）は、制御電極と一方導通ノードが相互接続された絶縁ゲート型電界効果トランジスタ（１０；１０ａ，１０ａ−１０ｎ；１０ａ−１０ｃ；６０；６０ａ−６０ｐ；６０；６５）を備える、請求の範囲４記載の内部電圧発生回路。
【請求項７】
前記少なくとも１個の電圧降下素子（１０；１０ａ、１０ｂ；１０ａ−１０ｎ；１０ａ−１０ｃ；１５；６０；６０，６５；６６）は、互いに直列に接続されかつそれぞれが一方導通ノードと制御電極ノードが相互接続された複数の絶縁ゲート型電界効果トランジスタ（１０ａ−１０ｃ；１０ａ−１０ｎ；６０ａ−６０ｐ；６５）を備える、請求の範囲６記載の内部電圧発生回路。
【請求項８】
前記複数の絶縁ゲート型電界効果トランジスタ（１０ａ−１０ｎ；６０ａ−６０ｐ）は、同一導電型である、請求の範囲７記載の内部電圧発生回路。
【請求項９】
前記複数の絶縁ゲート型電界効果トランジスタは、導電型の異なるトランジスタ（１０ａ−１０ｃ；６０、６５）を含む、請求の範囲７記載の内部電圧発生回路。
【請求項１０】
前記電圧降下素子（１５；６６）は、ダイオード素子（１５；６６）を備える、請求の範囲４記載の内部電圧発生回路。
【請求項１１】
内部ノード（９；５９）の内部電圧（Ｖ９；Ｖ５９）のレベルを検出するための電圧検出回路であって、
第１の電源ノード（２１；７１）と出力ノード（２５；７５）の間に接続される第１の抵抗素子（２３；７３）、
第２の電源ノード（２２；７２）と前記出力ノードの間に接続される第２の抵抗素子（２４；７４）、
前記出力ノードの電圧（Ｖ２５；Ｖ７５）と前記内部電圧との差に応じて、前記内部電圧が所定の電圧レベルに達したかを検出する電圧レベル判定回路（１１２；２１２）を備える、電圧検出回路。
【請求項１２】
前記電圧レベル判定回路（１１２；２１２）は、前記出力ノード（２５；７５）の電圧をゲートに受ける絶縁ゲート型電界効果トランジスタで構成される検出トランジスタ（１２；６２）を含み、前記検出トランジスタは、前記出力ノードの電圧と前記内部電圧（Ｖ９；Ｖ５９）との差に応じて選択的に導通し、
前記第１および第２の電源ノード（２１、２２；７１、７２）の電圧は、それぞれ、前記検出トランジスタのしきい値電圧（ＶＴＮ；ＶＴＰ）に対応する電圧を、その電圧成分として含む、請求の範囲１１記載の電圧検出回路。
【請求項１３】
前記検出トランジスタ（１２；６２）は、前記内部ノード（９：５９）に結合されて、前記内部電圧（Ｖ９；Ｖ５９）をその一方導通ノードに受けて前記出力ノードの電圧と前記内部電圧との差に応じて選択的に導通する、請求の範囲１２記載の電圧検出回路。
【請求項１４】
前記電圧レベル判定回路（１１２；２１２）は、さらに、前記検出トランジスタ（１２；６２）と前記出力ノード（９；５９）の間に接続される少なくとも１個の電圧降下素子（１０；１０ａ−１０ｎ；１０ａ−１０ｃ；１５；６０ａ−６０ｐ；６５；６０，６６）を備え、
前記第１および第２の電源ノード（２１、２２；７１、７２）の電圧は、それぞれ、前記検出トランジスタのしきい値電圧（ＶＴＮ；ＶＴＰ）の絶対値と前記電圧降下素子の降下電圧（Ｖｄｒｐ）の和に対応する電圧を、その電圧成分として含む、請求の範囲１２記載の電圧検出回路。
【請求項１５】
前記少なくとも１個の電圧降下素子（１０；１０ａ−１０ｎ；１０ａ−１０ｃ；１５；６０ａ−６０ｐ；６５，６０；６６）は、ダイオードとして機能することのできる少なくとも１個の半導体素子を備える、請求の範囲１４記載の電圧検出回路。
【請求項１６】
前記電圧レベル判定回路（１１２；２１２）は、前記内部電圧（Ｖ９；Ｖ５９）のレベル判定結果に従って、該判定結果を示す信号（Ｖ１４；Ｖ６４）を出力する、請求の範囲１１記載の電圧レベル検出回路。
【請求項１７】
前記電圧レベル判定回路（１１２；２１２）は、前記内部電圧（Ｖ９；Ｖ５９）の電圧レベルの判定結果に従って、前記内部ノード（９；５９）と電源ノード（２；ＧＮＤ）の間に電流を流す、請求の範囲１１記載の電圧レベル検出回路。
【請求項１８】
前記第１の電源ノード（２１）は、前記内部電圧（Ｖ９）と前記基準電圧の差と第１の電圧の和に等しい電圧を受け、前記第２の電源ノード（２２）は、前記内部電圧（Ｖ９）と前記基準電圧（Ｖ２５）の差に等しい電圧と第２の電圧の和に等しい電圧を受ける、請求の範囲１１記載の電圧検出回路。
【請求項１９】
前記第１の電源ノード（７１）は、第１の電圧（Ｖ３）と前記内部電圧（Ｖ５９）と前記基準電圧（Ｖ７５）の差とを減算した電圧を受け、
前記第２の電源ノード（７２）は、第２の電圧（Ｖ４）と前記内部電圧（Ｖ５９）と前記基準電圧（Ｖ７５）の差との減算に等しい電圧を受ける、請求の範囲１１記載の電圧検出回路。
【発明の詳細な説明】
【技術分野】  この発明は、対象電圧が所定電圧レベルに到達したかを検出する電圧検出回路およびこれを用いた内部電圧発生回路に関し、特に、この発明は電圧検出素子として、絶縁ゲート型電界効果トランジスタを利用する電圧検出回路およびこれを用いた内部電圧発生回路に関する。より特定的には、この発明は、検出電圧レベルを任意の電圧レベルに設定することができ、かつ検出用絶縁ゲート型電界効果トランジスタのしきい値電圧の影響を受けることなく正確に電圧レベルを検出することのできる電圧検出回路およびこれを用いた内部電圧発生回路に関する。
【背景技術】  半導体回路装置においては、電源電圧および接地電圧と異なる電圧レベルの内部電圧が利用されることが多い。このような内部電圧として、電源電圧よりも高い昇圧電圧および接地電圧よりも低い負電圧がある。ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、一般に、昇圧電圧が、選択ワード線を駆動するために利用され、また、負電圧が、メモリアレイの基板をバイアスして、メモリセルトランジスタのしきい値電圧の安定化および寄生容量を低減するために利用される。ＤＲＡＭにおいて、また、負電圧が非選択ワード線を非選択状態に維持するために利用されることもある。
フラッシュメモリなどの不揮発性メモリにおいては、データの書込／消去のためにこれらの昇圧電圧および負電圧が利用される。これらの昇圧電圧および負電圧が印加されるメモリセルトランジスタのノードは、書込／消去方式によって異なる。
また、液晶表示装置においては、画素トランジスタのゲートを駆動するために、これらの昇圧電圧および負電圧が利用される。
これらの内部電圧は、ピン端子数の低減およびシステム全体の消費電流の低減のために、半導体回路装置内部で生成される。これらの内部電圧を発生させるための回路としては、一般に、キャパシタのチャージポンプ動作を利用するチャージポンプ回路が広く用いられている。
図１は、従来の負電圧を発生する内部電圧発生回路の構成の一例を示す図である。図１において、内部電圧発生回路は、活性化時、容量素子のチャージポンプ動作を利用して負電圧を発生するチャージポンプ回路１００と、チャージポンプ回路１００の出力ノード９の電圧レベルを検出し、該検出結果を示す信号を生成する電圧検出回路１０２と、この電圧検出回路１０２の出力信号に従って、選択的にチャージポンプ回路１００を活性化するチャージポンプ制御回路１０１を含む。
チャージポンプ回路は、通常、少なくとも１個のチャージポンプ用容量素子と、少なくとも２個の１方向性素子（整流素子）とで構成される。これらの少なくとも２個の１方向性素子は、整流機能を有し、一方方向に沿ってのみ電荷を供給する。少なくとも２個の１方向性素子が必要とされるのは、出力ノードからの電荷の引抜きおよび電荷蓄積用の内部ノードのプリチャージのためである。
図１においては、チャージポンプ回路１００は、ノード４とノード８の間に接続される容量素子５と、ノード８と接地ノードの間に接続されかつそのゲートがノード８に接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）６と、ノード８と出力ノード９の間に接続されかつそのゲートが出力ノード９に接続されるＮチャネルＭＯＳトランジスタ７を含む。これらのＭＯＳトランジスタ６および７は、ゲートおよびドレインが相互接続されて、ダイオード（一方向性素子）として動作する。
電圧検出回路１０２は、電源ノード２とノード１４の間に接続される高抵抗の抵抗素子１３と、ノード１４とチャージポンプ回路１００の出力ノード９の間に直列に接続されるＮチャネルＭＯＳトランジスタ１０および１２を含む。ＭＯＳトランジスタ１０は、その一方導通ノード（ソース）が、チャージポンプ回路１００の出力ノード９に接続されかつそのゲートおよびドレインがノード１１に接続される。ＭＯＳトランジスタ１２は、そのソースがノード１１に接続され、ドレインがノード１４に接続され、かつそのゲートが接地ノードに接続される。
チャージポンプ制御回路１０１は、クロックノード１に与えられる繰返し信号（ポンプクロック信号）φと電圧検出回路１０２のノード１４の信号とを受ける２入力ＡＮＤ回路３を含む。このＡＮＤ回路３から、ノード４を介してチャージポンプ回路１００に対し、チャージポンプ用のクロック信号（繰返し信号）が与えられる。
図２は、図１に示す内部電圧発生回路の動作を示す信号波形図である。以下、図２を参照して、図１に示す内部電圧発生回路の動作について説明する。今、ＭＯＳトランジスタ６、７、１０および１２は、しきい値電圧ＶＴＮを有するとする。ノード１４の電位が論理ハイ（Ｈ）レベルのとき、すなわち、ＭＯＳトランジスタ１０および１２の少なくとも一方がオフ状態のときには、チャージポンプ制御回路１０１においてＡＮＤ回路３が、バッファ回路として動作し、クロックノード１に与えられる繰返し信号φをノード４に伝達する。
このノード４に与えられる繰返し信号に従って容量素子５がチャージポンプ動作を行ない、ノード８の電位を変化させる。すなわち、繰返し信号φがＨレベルに立上がると、容量素子５のチャージポンプ動作により、ノード８の電圧レベルが上昇する。このノード８の電圧レベルが上昇すると、ＭＯＳトランジスタ６が導通し、このノード８の電圧レベルを、そのしきい値電圧ＶＴＮレベルにクランプする。このとき、ＭＯＳトランジスタ７は、出力ノード９の電圧レベルが接地電圧レベル以下であり、オフ状態を維持する。
繰返し信号φがＬレベルに立下がると、容量素子５のチャージポンプ動作により、ノード８の電圧レベルが低下する。この繰返し信号φにより与えられるノード４の電圧振幅がＶＤＤの場合、ノード８の電圧レベルは、ＶＴＮ−ＶＤＤの電圧レベルに低下する。この状態において、ＭＯＳトランジスタ６はオフ状態である。一方、ＭＯＳトランジスタ７は、出力ノード９の電圧レベルが２・ＶＴＮ−ＶＤＤ以上の電圧レベルであれば導通し、出力ノード９からノード８へ正電荷が供給され、この出力ノード９の電圧レベルが低下する。
上述の動作を繰返すことにより、出力ノード９から正電荷が引き抜かれ、出力ノード９の電圧レベルが低下する。このチャージポンプ回路１００は、出力ノード９に以下の電圧Ｖ９を発生する能力を有する。
Ｖ９＝−ＶＤＤ＋２・ＶＴＮ    …（１）
電圧検出回路１０２においては、ノード９の電圧Ｖ９とノード１１の電圧差がＶＴＮ以上となると、ＭＯＳトランジスタ１０が導通し、また、ＭＯＳトランジスタ１２はゲートに接地電圧を受けており、ノード１１の電圧レベルが−ＶＴＮ以下のときに導通する。したがって、このチャージポンプ回路１００からの電圧が、−２・ＶＴＮになると、これらのＭＯＳトランジスタ１０および１２が導通し、ノード１４の電圧レベルが低下する。すなわち、この電圧検出回路１０２において、ＭＯＳトランジスタ１０および１２は、以下の電圧条件が満たされるときに、ともに導通状態となる。
Ｖ９＝ＶＧ１２−ＶＴＮ１２−ＶＴＮ１０
＝０−ＶＴＮ−ＶＴＮ
＝−２・ＶＴＮ    …（２）
ここで、ＶＧ１２は、ＭＯＳトランジスタ１２のゲード電圧を示す。ＶＴＮ１０およびＶＴＮ１２は、それぞれ、ＭＯＳトランジスタ１０および１２のしきい値電圧を示し、これらは電圧ＶＴＮに等しい。
ＭＯＳトランジスタ１０および１２のオン抵抗（チャネル抵抗）が、高抵抗抵抗素子１３の抵抗値よりも十分小さく設定されている場合には、ＭＯＳトランジスタ１０および１２がともに導通すると、ノード１４の電圧レベルは、Ｌレベルとなる。これにより、チャージポンプ制御回路１０１において、ＡＮＤ回路３の出力信号がＬレベルに固定され、チャージポンプ回路１００のポンプ動作が停止される。したがって、このチャージポンプ回路１００の出力ノード９の電圧Ｖ９は、−２・ＶＴＮに維持される。
この図１に示すように、電圧検出回路１０２において、電圧レベル検出素子としてＭＯＳトランジスタ１０および１２を利用することにより、チャージポンプ回路１００の出力ノード９の電圧レベルに応じて選択的にチャージポンプ回路１００を活性化することができ、この電圧レベル検出回路１０２の検出電圧レベルに応じた電圧レベルにある内部電圧Ｖ９を生成することができる。
しかしながら、上式（２）に示すように、この出力ノード９からの電圧Ｖ９の検出電圧レベルは、−２・ＶＴＮであり、ＭＯＳトランジスタのしきい値電圧により決定される。したがって、これらのＭＯＳトランジスタ１０および１２のしきい値電圧が変動した場合、これらのＭＯＳトランジスタ１０および１２におけるしきい値電圧の変動の影響が直接、検出電圧レベルに現われる。すなわち、ＭＯＳトランジスタ１０および１２それぞれにおいて、しきい値電圧がΔＶ変動した場合、この検出電圧レベルにおいては、２・ΔＶの電圧レベルの変動が生じる。したがって、このチャージポンプ回路１００からの生成される内部電圧を利用する回路において、その内部電圧レベルが変動し、動作マージンが低下するという問題が生じる。
特に、低温ポリシリコンＴＦＴ回路を内蔵する液晶表示装置等においては、基板ガラスを保護するため低温処理が施され、ポリシリコンおよびゲート絶縁膜を十分に熱処理することができないため、ＴＦＴ（薄膜トランジスタ）のしきい値電圧のばらつきが大きい。したがって、このような液晶表示装置のアクティブマトリクス素子のスイッチングトランジスタ駆動のために内部電圧を発生する場合、この内部電圧レベル検出のために、アクティブマトリクス素子と同様の低温ポリシリコンＴＦＴを用いた場合、検出電圧レベルのばらつきが大きく、アクティブマトリクス素子を、正確に交流駆動することができなくなる（対称的な波形をスイッチングトランジスタのゲートへ与えて駆動することができない）という問題が生じる。
上述の内部電圧として負電圧が発生される場合の負電圧の検出電圧レベルに対するしきい値電圧の影響の問題は、チャージポンプ回路を用いて昇圧電圧を発生する場合においても、同様の検出回路を用いることにより同様に生じる。
また、この図１に示す電圧検出回路を用いた場合、その検出電圧レベルが、ＭＯＳトランジスタ１０および１２のしきい値電圧ＶＴＮの整数倍で決定される。したがって、生成することのできる内部電圧の電圧レベルは、ＭＯＳトランジスタのしきい値電圧ステップとなり、所望の電圧レベルの内部電圧を生成することができなくなるという問題が生じる。したがって、内部電圧として、必要以上に絶対値の大きな内部電圧が生成される場合が生じ、素子の信頼性が低下するという問題が生じる。この内部電圧の電圧レベルが、ＭＯＳトランジスタのしきい値電圧により決定される場合、通常、しきい値電圧ＶＴＮが、０．６Ｖ程度の電圧レベルであり、動作電源電圧が１．８Ｖから１．５Ｖと低い低電源電圧環境においては、素子の信頼性に対する影響がより大きくなる。
【発明の開示】
この発明の目的は、所望の電圧レベルを安定に検出することのできる電圧検出回路を提供することである。
この発明の他の目的は、所望の電圧レベルの内部電圧を正確に生成することのできる内部電圧発生回路を提供することである。
この発明のさらに他の目的は、検出素子としてＭＯＳトランジスタを用いても、そのしきい値電圧の影響を受けることなく安定に検出電圧レベルを所望の電圧レベルに設定することのできる電圧検出回路を提供することである。
この発明のさらに他の目的は、電圧レベル検出素子としてＭＯＳトランジスタを用いても、この検出ＭＯＳトランジスタのしきい値電圧に規定されない電圧レベルの内部電圧を正確に発生することのできる内部電圧発生回路を提供することである。
この発明の第１の観点に係る内部電圧発生回路は、繰返し信号に従ってチャージポンプ動作を行なって出力ノードに内部電圧を発生するチャージポンプ回路と、基準電圧と内部電圧との差に従って、この内部電圧が予め定められた電圧レベルに到達したかを検出する電圧レベル検出回路とを含む。この電圧レベル検出回路は、少なくとも基準電圧をゲートに受け、この基準電圧と内部電圧との差に応じて選択的に導通する絶縁ゲート型電界効果トランジスタで構成される検出トランジスタを含む。
この発明の第１の観点に係る内部電圧発生回路は、さらに、少なくともこの検出トランジスタのしきい値電圧が、基準電圧と内部電圧との差の検出に及ぼす影響を相殺するように基準電圧を発生する基準電圧発生回路を含む。
この発明の第２の観点に係る電圧検出回路は、第１の電源ノードと出力ノードの間に接続される第１の抵抗素子と、第２の電源ノードと出力ノードの間に接続される第２の抵抗素子と、出力ノードの電圧と内部電圧との差に応じて内部電圧が所定の電圧レベルに到達したかを検出する電圧レベル判定回路を含む。
基準電圧と内部電圧の差に応じて選択的に導通する絶縁ゲート型電界効果トランジスタを用いて内部電圧のレベルを検出する構成において、この検出トランジスタのしきい値電圧の影響を相殺するように基準電圧を発生することにより、検出トランジスタのしきい値電圧が製造パラメータのばらつきおよび動作環境の変動によりばらついても、正確に内部電圧のレベルをそのしきい値電圧の変動を受けることなく検出することができ、所望の電圧レベルの内部電圧を生成することができる。
また、しきい値電圧の影響を相殺しており、この内部電圧のレベルを、しきい値電圧の変動と独立に設定することができ、安定に所望の電圧レベルに内部電圧を設定することができる。このしきい値電圧の影響を相殺する際に、しきい値電圧自体を相殺する様に基準電圧を生成することにより、しきい値電圧と独立の電圧レベルに内部電圧の電圧レベルを設定することができ、所望の電圧レベルの内部電圧を生成することができる。
また、電圧レベル検出時において、抵抗素子により第１および第２の電源ノードの電圧を抵抗分割して基準電圧を生成することにより、抵抗分割の分圧非を調整することにより所望の電圧レベルの基準電圧を生成することができる。この基準電圧と内部電圧との差に基づいて内部電圧のレベルを判定することにより、内部電圧の判定対象電圧レベルを所望の電圧レベルに設定することができる。この判定結果に従って内部電圧発生動作を制御することにより、所望の電圧レベルの内部電圧を生成することができる。
この発明の目的および他の目的と特徴は、以下に添付の図面を参照して説明する好ましい実施例の詳細な説明からより一層明らかとなろう。
【図面の簡単な説明】  図１は、従来の内部電圧発生回路の構成の一例を示す図である。
図２は、図１に示す内部電圧発生回路の動作を示すタイミング図である。
図３は、この発明の実施の形態１に従う内部電圧発生回路の構成を示す図である。
図４は、この発明の実施の形態２に従う内部電圧発生回路の構成を示す図である。
図５は、この発明の実施の形態２の変更例を示す図である。
図６は、この発明の実施の形態３に従う内部電圧発生回路の構成を示す図である。
図７は、この発明の実施の形態４に従う内部電圧発生回路の構成を示す図である。
図８は、この発明の実施の形態４の変更例を示す図である。
図９は、この発明の実施の形態５に従う内部電圧発生回路の構成を示す図である。
図１０は、この発明の実施の形態６に従う内部電圧発生回路の構成を示す図である。
図１１は、図１０に示す内部電圧発生回路の電源回路の動作を示すタイミング図である。
図１２は、この発明の実施の形態７に従う内部電圧発生回路の構成を示す図である。
図１３は、この発明の実施の形態７の変更例を示す図である。
図１４は、この発明の実施の形態８に従う内部電圧発生回路の構成を示す図である。
図１５は、この発明の実施の形態９に従う内部電圧発生回路の構成を示す図である。
図１６は、この発明の実施の形態１０に従う内部電圧発生回路の構成を示す図である。
図１７は、この発明の実施の形態１１に従う内部電圧発生回路の構成を示す図である。
図１８は、この発明の実施の形態１１の変更例を示す図である。
図１９は、この発明の実施の形態１２に従う内部電圧発生回路の構成を示す図である。
図２０は、この発明の実施の形態１３に従う内部電圧発生回路の構成を示す図である。
図２１は、図２０に示す内部電圧発生回路の電源回路の動作を示すタイミング図である。
図２２は、この発明の実施の形態１３の変更例を示す図である。
図２３は、この発明の実施の形態１４に従う内部電圧発生回路の構成を示す図である。
図２４は、この発明の実施の形態１５に従う内部電圧発生回路の構成を示す図である。
図２５は、この発明の実施の形態１５の変更例の構成を示す図である。
図２６は、この発明の実施の形態１６に従う内部電圧発生回路の構成を示す図である。
図２７は、この発明の実施の形態１６の変更例を示す図である。
【発明を実施するための最良の形態】  ［実施の形態１］
図３は、この発明の実施の形態１に従う内部電圧発生回路の構成を示す図である。図３において、内部電圧発生回路は、活性化時チャージポンプ動作を行なって出力ノード９に内部電圧Ｖ９を生成するチャージポンプ回路１００と、第１および第２の電源ノード２１および２２にそれぞれ与えられる電圧Ｖ１＋２・ＶＴＮおよびＶ２＋２・ＶＴＮから基準電圧Ｖ２５を生成する基準電圧発生回路１１０と、この基準電圧Ｖ２５と内部電圧Ｖ９との差に基づいて、内部電圧Ｖ９の電圧レベルが所定電圧レベルに到達したかを判定する電圧レベル判定回路１１２と、この電圧レベル判定回路１１２の判定結果に従って選択的に、クロック入力ノード１へ与えられる繰返し信号φをチャージポンプ回路１００へ与えるチャージポンプ制御回路１０１を含む。
チャージポンプ回路１００は、図１に示す従来の内部電圧発生回路と同様、チャージポンプ動作を行なう容量素子５と、内部ノード８をプリチャージするダイオード接続されるＮチャネルＭＯＳトランジスタ６と、内部ノード８から出力ノード９へ負電荷を供給するダイオード接続されるＮチャネルＭＯＳトランジスタ７を含む。
チャージポンプ制御回路１０１は、電圧レベル判定回路１１２の判定結果信号Ｖ１４と繰返し信号φを受けるＡＮＤ回路３を含む。このＡＮＤ回路３の出力信号がノード４を介してチャージポンプ回路１００の容量素子５へ与えられる。
基準電圧発生回路１１０は、第１の電源ノード２１とノード２５の間に接続される抵抗素子２３と、第２の電源ノード２２とノード２５の間に接続される抵抗素子２４を含む。これらの抵抗素子２３および２４は、それぞれ抵抗値Ｒ１およびＲ２を有する。ノード２５に、基準電圧Ｖ２５が生成される。
電圧レベル判定回路１１２は、主電源ノード２とノード１４の間に接続される高抵抗の抵抗素子１３と、ノード１４とノード１１の間に接続されかつそのゲートに基準電圧Ｖ２５を受けるＮチャネルＭＯＳトランジスタ１２と、ノード１１とチャージポンプ回路１００の出力ノード９の間に接続されかつそのゲートがノード１１に接続されるＮチャネルＭＯＳトランジスタ１０を含む。
すなわち、この電圧レベル判定回路１１２の構成においては、図１に示す電圧検出回路１０２の構成において、ＭＯＳトランジスタ１２のゲートへ、接地電圧でなく、基準電圧発生回路１１０からの基準電圧Ｖ２５が与えられる。
ＭＯＳトランジスタ１０および１２は、それぞれしきい値電圧ＶＴＮを有する。
第１の電源ノード２１へは、電源回路１１４から電圧Ｖ１＋２・ＶＴＮが与えられ、第２の電源ノード２２へは、電源回路１１６からの電源電圧Ｖ２＋２・ＶＴＮが与えられる。これらの電源回路１１４および１１６の構成については、後に詳細に説明する。
電圧レベル判定回路１１２においては、基準電圧Ｖ２５とチャージポンプ回路１００の出力電圧Ｖ９の差が２・ＶＴＮとなると、ＭＯＳトランジスタ１０および１２両者が導通し、抵抗素子１３において電圧降下が生じ、その出力信号（電圧レベル判定結果信号）Ｖ１４が、Ｌレベルとなる。応じて、チャージポンプ制御回路１０１のＡＮＤ回路３の出力信号が、繰返し信号φに係らず、Ｌレベルに固定され、チャージポンプ回路１００のポンプ動作が停止される。
基準電圧Ｖ２５とチャージポンプ回路１００の出力電圧Ｖ９の差が、２・ＶＴＮよりも小さい場合には、ＭＯＳトランジスタ１０および１２の少なくとも一方は非導通状態にあり、抵抗素子１３において電圧降下は生じないため、電圧レベル判定回路１１２の出力信号Ｖ１４はＨレベルとなり、チャージポンプ制御回路１０１が、繰返し信号φをチャージポンプ回路１００へ与える。
基準電圧発生回路１１０は、抵抗素子２３および２４で構成される抵抗分圧回路であり、ノード２５に生成される基準電圧Ｖ２５は、次式（３）で与えられる。
Ｖ２５＝
２・ＶＴＮ＋（Ｒ２・Ｖ１＋Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）    …（３）
上式（３）の右辺の第１項は、ＭＯＳトランジスタ１０および１２のしきい値電圧の和に等しい。したがって、これらのＭＯＳトランジスタ１０および１２のしきい値電圧が変動した場合、この基準電圧Ｖ２５に含まれる電圧成分２・ＶＴＮも同様に変化し、このＭＯＳトランジスタ１０および１２のしきい値電圧の変動が相殺される。たとえば、ＭＯＳトランジスタ１０および１２のしきい値電圧ＶＴＮが増加した場合、上式（３）の右辺第１項も同じ値だけ増加する。この場合、ＭＯＳトランジスタ１０および１２のゲート電極の電圧が、そのしきい値電圧の上昇分増加する。したがって、これらのＭＯＳトランジスタ１０および１２は、しきい値電圧が変動しないときのしきい値電圧（目標しきい値電圧）の電位差がゲートーソース間に生じたときに、導通する。チャージポンプ回路１００から出力ノード９へ与えられる電圧Ｖ９は、次式で与えられる。
Ｖ９＝（Ｒ２・Ｖ１＋Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）    …（４）
上式（４）に見られるように、内部電圧Ｖ９の電圧レベルを決定するパラメータには、ＭＯＳトランジスタ１０および１２のしきい値電圧成分は含まれていない。すなわち、チャージポンプ回路１００が生成する内部電圧Ｖ９は、抵抗素子２３および２４の抵抗値Ｒ１およびＲ２と電源回路１１４および１１６の生成する電圧成分Ｖ１およびＶ２により、所望の電圧レベルに設定することができる。
通常、電圧Ｖ１およびＶ２は、電源回路１１４および１１６の回路構成および使用可能な電源電圧レベルなどの外部要因により決定される。抵抗素子２３および２４の抵抗値Ｒ１およびＲ２を調整することにより、この内部電圧Ｖ９を所望の電圧レベルに設定することができる。したがって、この内部電圧Ｖ９が、たとえばＤＲＡＭにおいて基板バイアス電圧として利用される場合において、基板バイアスの電圧レベルがしきい値電圧のステップで決定される場合に比べて、より最適値に設定することができる。また、ＴＦＴを用いた画像表示回路装置においても、画素トランジスタのゲートを正確に駆動することができる。
特に、このチャージポンプ回路１００の出力する内部電圧Ｖ９を、−２・ＶＴＮの電圧レベルに設定する場合には、基準電圧Ｖ２５が接地電圧レベルであればよく、従って、次式（５）が満たされるように、抵抗値Ｒ１およびＲ２と、電圧Ｖ１およびＶ２を設定すればよい。
Ｖ９＝（Ｒ２・Ｖ１＋Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）＝−２・ＶＴＮ…（５）
すなわち、この図３に示す構成の場合、内部電圧Ｖ９として、−２・ＶＴＮ＋Ｖａの電圧レベルの電圧を生成することができ、しきい値電圧ＶＴＮの変動の影響を相殺して、所望の電圧レベルに内部電圧Ｖ９を設定することができる。
なお、このチャージポンプ制御回路１０１においてＡＮＤ回路３に代えてＮＡＮＤ回路が用いられてもよい。チャージポンプ動作の停止時に、容量素子５に対してＨレベルの信号を与えて、ノード８を、出力ＭＯＳトランジスタ７を逆バイアス状態に維持することができ、確実に負電荷供給動作を停止させることができる。
［実施の形態２］
図４は、この発明の実施の形態２に従う内部電圧発生回路の構成を示す図である。この図４に示す内部電圧発生回路の構成においては、電圧レベル判定回路１１２において、ＭＯＳトランジスタ１２とチャージポンプ回路１００の出力ノード９の間に、２つのダイオード接続されるＭＯＳトランジスタ１０ａおよび１０ｂが直列に接続される。電源回路１１４および１１６は示していないが、それぞれ、電源ノード２１および２２に対し、電圧Ｖ１＋３・ＶＴＮおよびＶ２＋３・ＶＴＮを与える。この図４に示す内部電圧発生回路の他の構成は、図３に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。
この図４に示す内部電圧発生回路の構成において、基準電圧Ｖ２５は、次式で与えられる。
Ｖ２５
＝３・ＶＴＮ＋（Ｒ２・Ｖ１＋Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）  …（６）
ＭＯＳトランジスタ１０ｂは、ノード１１ｂと出力ノード９の間にしきい値電圧ＶＴＮの電圧差があるときに導通し、またＭＯＳトランジスタ１０ａが、ノード１１ａおよび１１ｂの間に、しきい値電圧ＶＴＮの電圧差が生じると導通する。ＭＯＳトランジスタ１２は、ノード１１ａの電圧が、Ｖ２５−ＶＴＮとなると導通する。これらのＭＯＳトランジスタ１０ａ，１０ｂおよび１２が全て導通すると、電流が流れ、抵抗素子１３における電圧降下により、ノード１４からの電圧Ｖ１４がＬレベルに設定される。したがって、この場合、内部電圧Ｖ９は、Ｖ２５−３・ＶＴＮの電圧レベルに設定される。
したがって、この場合においても、ＭＯＳトランジスタ１０ａ、１０ｂおよび１２のそれぞれのしきい値電圧ＶＴＮが変動した場合、この基準電圧発生回路１１０の発生する基準電圧Ｖ２５に含まれる電圧成分３・ＶＴＮによりその変動が相殺される。
これにより、しきい値電圧の変動を受けることなく安定に所望の電圧レベルに、チャージポンプ回路１００が出力する出力電圧Ｖ９の電圧レベルを設定することができる。この図４に示す内部電圧発生回路の構成において内部電圧Ｖ９は次式（７）で現わされる。
Ｖ９＝Ｖ２５−３・ＶＴＮ
＝（Ｒ１・Ｖ２＋Ｒ２・Ｖ１）／（Ｒ１＋Ｒ２）…（７）
上式（７）に見られるように、内部電圧Ｖ９は、しきい値電圧ＶＴＮと独立な電圧である。従って、しきい値電圧の変動の影響を受けることなく、安定に所望の電圧レベルに内部電圧Ｖ９を設定することができる。
この図４に示す内部電圧発生回路の構成において、基準電圧Ｖ２５が、接地電圧レベルに設定されるときには、上式（７）から、内部電圧Ｖ９の電圧レベルは、−３・ＶＴＮとなる。
［変更例］
図５は、この発明の実施の形態２の変更例の内部電圧発生回路の構成を示す図である。この図５に示す内部電圧発生回路においては、電圧レベル判定回路１１２において、ノード１１ａとチャージポンプ回路１００の出力ノード９の間に、（ｎ−１）個のＮチャネルＭＯＳトランジスタ１０ａ−１０ｎが直列に接続される。これらのＭＯＳトランジスタ１０ａ−１０ｎは、それぞれ、ゲートとドレインが相互接続される。これらのＭＯＳトランジスタ１０ａ−１０ｎは、それぞれ、ダイオードモードで動作し、導通時、しきい値電圧ＶＴＮの電圧降下を生じさせてもよく、また、抵抗モードで動作して、導通時、そのオン抵抗により電圧降下を生じさせてもよい。ＭＯＳトランジスタ１０ａ−１０ｎが全て導通したときに、ノード１４からの電圧Ｖ１４がＡＮＤ回路３によりＬレベルと判定されればよい。
また、基準電圧発生回路１１０の第１の電源ノード２１へは、電圧Ｖ１＋ｎ・ＶＴＮが与えられ、第２の電源ノード２２へは、電圧Ｖ２＋ｎ・ＶＴＮが与えられる。この図５に示す内部電圧発生回路の他の構成は、図４に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図５に示す内部電圧発生回路の場合、基準電圧発生回路１１０が生成する基準電圧Ｖ２５は、次式で与えられる。
Ｖ２５＝ｎ・ＶＴＮ＋（Ｒ２・Ｖ１＋Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）…（８）
ＭＯＳトランジスタ１０ａ−１０ｎおよび１２は、内部電圧Ｖ９が電圧Ｖ２５−ｎ・ＶＴＮとなると導通し、ノード１４の電圧Ｖ１４を低下させ、ＡＮＤ回路３の出力信号がＬレベルとなり、チャージポンプ回路１００のポンプ動作が停止する。従って、内部電圧Ｖ９は、次式（９）で現わされる電圧レベルとなる。
Ｖ９＝Ｖ２５−ｎ・ＶＴＮ
＝（Ｒ２・Ｖ１＋Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）…（９）
したがって、この図５に示す内部電圧発生回路においても、抵抗素子２３および２４の抵抗値Ｒ１およびＲ２を調整することにより、所望の電圧レベルの内部電圧Ｖ９を生成することができる。この基準電圧Ｖ２５には、電圧成分ｎ・ＶＴＮが含まれており、したがってＭＯＳトランジスタ１２および１０ａ−１０ｎにおけるしきい値電圧がそれぞれ変動しても、それらのしきい値電圧の変動は、基準電圧Ｖ２５に含まれる電圧成分ｎ・ＶＴＮにより相殺され、しきい値電圧の変動の影響を受けることなく所望の電圧レベルに、内部電圧Ｖ９の電圧レベルを設定することができる。基準電圧Ｖ２５を接地電圧に設定した場合、内部電圧Ｖ９は、−ｎ・ＶＴＮの電圧レベルとなる。
以上のように、内部電圧の電圧レベル検出に、複数の直列接続されるＭＯＳトランジスタを利用する場合、基準電圧として、これらの複数のＭＯＳトランジスタのしきい値電圧成分を含む電圧を生成することにより、しきい値電圧の変動を相殺して所望の電圧レベルの内部電圧を安定に生成することができる。
［実施の形態３］
図６は、この発明の実施の形態３に従う内部電圧発生回路の構成を示す図である。この図６に示す内部電圧発生回路においては、電圧レベル判定回路１１２において、ノード１１ａとノード１１ｂの間に、ダイオード接続または抵抗接続されるＰチャネルＭＯＳトランジスタ１０ｃが接続される。また、基準電圧発生回路１１０において、第１の電源ノード２１には、電圧Ｖ１＋２・ＶＴＮ＋｜ＶＴＰ｜が与えられ、第２の電源ノード２３へは、電圧Ｖ２＋２・ＶＴＮ＋｜ＶＴＰ｜が与えられる。ここで、ＶＴＰは、ＰチャネルＭＯＳトランジスタ１０ｃのしきい値電圧を示す。この図６に示す内部電圧発生回路の他の構成は、図４に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図６に示す電圧レベル判定回路１１２においては、ノード１１ａとチャージポンプ回路１００の出力ノード９の間には、ＶＴＮ＋｜ＶＴＰ｜の電圧降下が生じたときに、ＭＯＳトランジスタ１０ｂおよび１０ｃがともに導通する。ＭＯＳトランジスタ１２は、基準電圧Ｖ２５とノード１１ａの電圧の差がＶＴＮとなると導通する。このときに電圧レベル判定回路１１２のノード１４からの出力電圧Ｖ１４がＬレベルとなり、チャージポンプ回路１００のチャージポンプ動作が停止される。従って、内部電圧Ｖ９は、次式（１０）で現わされる電圧レベルとなる。
Ｖ９＝Ｖ２５−２・ＶＴＮ＋｜ＶＴＰ｜    …（１０）
基準電圧Ｖ２５は、次式（１１）で与えられる。
Ｖ２５＝２・ＶＴＮ＋｜ＶＴＰ｜
＋（Ｒ２・Ｖ１＋Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）…（１１）
上式（１１）に見られるように、ＭＯＳトランジスタ１０ｂおよび１０ｃおよび１２のしきい値電圧ＶＴＮおよびＶＴＰが変動した場合、そのしきい値電圧の変動と同じ変動が、基準電圧Ｖ２５においても生じる。したがって、電圧レベル判定回路１１２において、この内部電圧Ｖ９の電圧レベル検出用のＭＯＳトランジスタ１０ｂおよび１０ｃおよび１２のしきい値電圧の変動が生じても、その変動が基準電圧Ｖ２５において相殺され、正確に、内部電圧Ｖ９を、これらのしきい値電圧ＶＴＰおよびＶＴＮと独立の電圧レベルに設定することができる。
ＰチャネルＭＯＳトランジスタ１０ｃとＮチャネルＭＯＳトランジスタ１０ｂを電圧降下素子として利用する場合、これらのしきい値電圧ＶＴＰおよびＶＴＮを個々の電圧レベルに設定することができ、より細かく、内部電圧Ｖ９の電圧レベルを設定することができる。特に、基準電圧Ｖ２５が、接地電圧レベルに設定される場合においても、これらのＭＯＳトランジスタ１０ｂおよび１０ｃのしきい値電圧ＶＴＮおよびＶＴＰを適当な値に設定することにより、所望の電圧レベルに、この内部電圧Ｖ９の電圧レベルを設定することができる。
なお、この図６に示す内部電圧発生回路の構成においても、電圧レベル判定回路１１２において、ＭＯＳトランジスタ１０ｂおよび１２の合計の数がｎ個であり、ＰチャネルＭＯＳトランジスタ１０ｃの数がｐ個の場合、電源ノード２１および２２へは、それぞれＶ１＋ｎ・ＶＴＮ＋ｐ・｜ＶＴＰ｜およびＶ２＋ｎ・ＶＴＮ＋ｐ・｜ＶＴＰ｜の電圧が与えられる。
なお、電圧レベル判定回路１１２において、電圧降下素子として用いられるＰおよびＮチャネルＭＯＳトランジスタの接続順序は、任意である。
以上のように、この発明の実施の形態３に従えば、電圧レベル判定回路において電圧降下素子として導電型の異なるＭＯＳトランジスタを用いており、これらのしきい値電圧を個々に設定することができ、内部電圧の電圧レベルをより細かく設定することができる。
［実施の形態４］
図７は、この発明の実施の形態４に従う内部電圧発生回路の構成を示す図である。この図７に示す内部電圧発生回路においては、電圧レベル判定回路１１２において、ノード１１とチャージポンプ回路１００の出力ノード９の間に、ノード１１から見て順方向に、ｄ個のダイオード素子１５が直列に接続される。
基準電圧発生回路１１０においては、第１の電源ノード２１に、電圧Ｖ１＋ＶＴＮ＋ｄ・ＶＦが与えられ、また第２の電源ノード２２へは、電圧Ｖ２＋ＶＴＮ＋ｄ・ＶＦが与えられる。ここで、ＶＦは、ダイオード素子１５の順方向降下電圧を示す。
この図７に示す内部電圧発生回路の他の構成は、図５に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図７に示す内部電圧発生回路の構成においては、電圧レベル判定回路１１２において、ｄ個のダイオード１５は、ノード１１と出力ノード９の電圧差が、ｄ・ＶＦとなると導通する。ＭＯＳトランジスタ１２は、ゲートーソース間電圧が、ＶＴＮとなると導通する。従って、チャージポンプ回路１００が発生する内部電圧Ｖ９は、次式（１２）で与えられる。
Ｖ９＝Ｖ２５−ＶＴＮ−ｄ・ＶＦ
＝（Ｒ２・Ｖ１＋Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）…（１２）
基準電圧Ｖ２５が、接地電圧レベルに設定される場合、内部電圧Ｖ９の電圧レベルは、−ＶＴＮ−ｄ・ＶＦで与えられる。
この電圧レベル判定回路１１２において、ダイオード素子１５がｄ個直列に接続される場合においても、これらのダイオード素子の順方向降下電圧およびＭＯＳトランジスタ１２のしきい値電圧がばらついても、正確に、そのしきい値電圧の変動を補償して、内部電圧Ｖ９を所望の電圧レベルに維持することができる。
電圧レベル判定回路１１２において、ダイオード素子１５を電圧降下素子として利用する場合、ＭＯＳトランジスタに比べて、占有面積を低減することができる。また、このＭＯＳトランジスタ１２が、ＴＦＴで構成される場合、このＴＦＴと同一ノードに（ポリシリコン領域をＰ型領域、ソース／ドレイン領域をＮ型領域として）容易に作成することができる。
なお、このダイオード素子１５の数ｄは、基準電圧Ｖ２５が接地電圧レベルに設定され、内部電圧Ｖ９が、電圧−ＶＴＮ−ｄ・ＶＦに設定される場合には、この内部電圧Ｖ９の電圧レベルに応じて適当に定められればよい。また、電圧Ｖ１およびＶ２の利用可能な電圧レベルに応じて、ダイオード１５の数が適当に定められればよい。
なお、図５および図７に示す電圧レベル判定回路１１２を組合わせ、検出用のＭＯＳトランジスタ１２のソースノードとチャージポンプ回路１００の出力ノード９の間に、（ｎ−１）のＮチャネルＭＯＳトランジスタと、ｄ個のダイオード素子１５が直列に接続される場合には、第１の電源ノード２１には、電圧Ｖ１＋ｎ・ＶＴＮ＋ｄ・ＶＦが与えられ、第２の電源ノード２２には、電圧Ｖ２＋ｎ・ＶＴＮ＋ｄ・ＶＦが与えられる。
［変更例］
図８は、この発明の実施の形態４の変更例の内部電圧発生回路の構成を示す図である。この図８に示す内部電圧発生回路においては、電圧レベル判定回路１１２において、ノード１１とチャージポンプ回路１００の出力ノード９の間に、電圧降下素子群１６が設けられる。この電圧降下素子群１６は、導通時、電圧Ｖｄｒｐの電圧降下をノード１１および９の間に生じさせる。基準電圧発生回路１１０において、電源ノード２１へは、電圧Ｖ１＋ＶＴＮ＋Ｖｄｒｐが与えられ、電源ノード２２へは、電圧Ｖ２＋ＶＴＮ＋Ｖｄｒｐが与えられる。この電圧降下素子群１６は、ダイオード接続されるＭＯＳトランジスタおよび／またはダイオード素子での直列体で構成される。
この図８に示す内部電圧発生回路の他の構成は、図１から７に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
個の図８に示す内部電圧発生回路の構成においては、基準電圧Ｖ２５は次式（１３）で与えられる。
Ｖ２５
＝ＶＴＮ＋Ｖｄｒｐ＋（Ｒ１・Ｖ２＋Ｒ２・Ｖ１）／（Ｒ１＋Ｒ２）…（１３）
ＭＯＳトランジスタ１２は、ノード１１の電圧が、電圧Ｖ２５−ＶＴＮとなると導通し、チャージポンプ回路１００のチャージポンプ動作を、チャージポンプ制御回路１０１を介して停止させる。従って、内部電圧Ｖ９は、次式（１４）で表される。
Ｖ９＝Ｖ２５−ＶＴＮ−Ｖｄｒｐ    …（１４）
基準電圧Ｖ２５は、電圧降下素子群１６における降下電圧Ｖｄｒｐを電圧成分として含む。したがって、この内部電圧Ｖ９の電圧レベルを、電圧Ｖ１およびＶ２と抵抗値Ｒ１およびＲ２の値により決定される電圧レベルに設定することができる。したがって、電圧降下素子群１６により、内部電圧Ｖ９の電圧レベルを粗く設定し、抵抗値Ｒ１およびＲ２を用いて、この内部電圧Ｖ９の電圧レベルを細かく調整することにより、所望の電圧レベルの内部電圧を生成することができる。
なお、電圧降下素子群１６に含まれる電圧降下素子は、導通時ダイオードモードで動作し、しきい値電圧またはＰＮ接合ビルトイン電圧（順方向降下電圧）の電圧降下を生じさせる。しかしながら、この電圧降下素子群１６に含まれる素子は、しきい値電圧または順方向降下電圧の電圧差が生じたときに導通して、電流を流す経路を形成し、その降下電圧が、しきい値電圧または順方向降下電圧と異なる電圧レベルであってもよい。すなわち、この電圧降下素子群１６において含まれる素子が、抵抗モードで動作してもよい。
以上のように、この発明の実施の形態４に従えば、内部電圧の電圧レベルを検出するための電圧降下素子として、ＭＯＳトジンジスタ以外の素子を用いても、基準電圧において、その電圧降下素子の電圧降下成分を含めることにより安定に、所望の電圧レベルの内部電圧を生成することができる。
［実施の形態５］
図９は、この発明の実施の形態５に従う内部電圧発生回路の構成を示す図である。この図９に示す内部電圧発生回路において、図５に示す内部電圧発生回路において、ダイオード接続または抵抗接続されたＮチャネルＭＯＳトランジスタ１０ａ−１０ｎの数が０個であり、また基準電圧発生回路１１０の電源ノード２１の電圧がＶＴＮ、すなわちＶ１＝０Ｖの場合の、電源回路１１４および１１６の構成を示す。チャージポンプ回路１００およびチャージポンプ制御回路１０１の構成および動作は、先の実施の形態１から４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
電源回路１１４は、主電源ノード２とノード３３の間に接続される高抵抗の抵抗素子３１と、ノード３３と接地ノードの間に直列に接続されるそれぞれがダイオード接続されるＮチャネルＭＯＳトランジスタ３０および２９と、主電源ノード２と電源ノード２１の間に接続されかつそのゲートがノード３３に接続されるＮチャネルＭＯＳトランジスタ２８を含む。
ＭＯＳトランジスタ２９および３０のオン抵抗は、抵抗素子３１の抵抗値に比べて十分小さい。したがって、これらのＭＯＳトランジスタ３０および２９は、ダイオードモードで動作し、それぞれのしきい値電圧ＶＴＮの電圧降下を生じさせる。この条件下では、ノード３３の電圧は、２・ＶＴＮとなる。
ＭＯＳトランジスタ２８は、そのゲート電位がドレイン電位ＶＤＤよりも低いため、ソースフォロアモードで動作し、第１の電源ノード２１に、電圧２・ＶＴＮ−ＶＴＮ＝ＶＴＮの電圧を供給する。ここで、内部電圧発生回路において用いられるＮチャネルＭＯＳトランジスタのしきい値電圧は、すべてＶＴＮとする。
電源回路１１６は、負電位供給ノード２６と電源ノード２２の間に接続されるＮチャネルＭＯＳトランジスタ２７を含む。このＮチャネルＭＯＳトランジスタ２７は、そのゲートが、第２の電源ノード２２に接続され、ダイオードで動作し、しきい値電圧ＶＴＮの電圧降下を生じさせる。したがって、第２の電源ノード２２へは、電圧Ｖ２＋ＶＴＮが供給される。ここで、電源ノード２６へは、負電圧Ｖ２が与えられる。この負電圧Ｖ２は、外部から与えられてもよく、また内部で別の負電圧発生回路を用いて内部で生成されてもよい。
この図９に示す内部電圧発生回路の場合、基準電圧Ｖ２５は、次式（１５）で与えられる。
Ｖ２５＝２・ＶＴＮ＋（Ｒ１・Ｖ２）／（Ｒ１＋Ｒ２）…（１５）
したがって、抵抗値Ｒ１およびＲ２の値を適当な値に設定することにより、基準電圧Ｖ２５の電圧レベルを所望の電圧レベルに設定することができる。また、基準電圧Ｖ２５に含まれる電圧成分ＶＴＮは、電圧レベル判定回路１１２におけるＭＯＳトランジスタ１２のしきい値電圧ＶＴＮにより相殺され、内部電圧Ｖ９を、電圧Ｒ１・Ｖ２／（Ｒ１＋Ｒ２）の電圧レベルに設定することができる。
以上のように、この発明の実施の形態５に従えば、ダイオードモードで動作するＭＯＳトランジスタのしきい値電圧の電圧降下を利用して、基準電圧発生回路に対する電源電圧を生成しており、正確に内部電圧レベル検出用のＭＯＳトランジスタのしきい値電圧成分を含む電圧を基準電圧発生回路に対する電源電圧として供給することができる。
［実施の形態６］
図１０は、この発明の実施の形態６に従う内部電圧発生回路の構成を示す図である。この図１０に示す内部電圧発生回路は、電源回路１１６の構成を除いて、図９に示す内部電圧発生回路の構成と同じであり、図１０に示す電源回路１１４、基準電圧発生回路１１０、電圧レベル判定回路１１２、チャージポンプ制御回路１０１およびチャージポンプ回路１００の、図９に示す回路構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
図１０において、電源回路１１６は、ノード３４に与えられる繰返し信号φＡに従ってノード３８へ電荷を供給する容量素子３６と、ノード３５に与えられる補の繰返し信号ＺφＡに従ってノード４１へ電荷を供給する容量素子３９と、ノード３８と接地ノードの間に接続されかつそのゲートがノード４１に接続されるＰチャネルＭＯＳトランジスタ３７と、ノード４１と接地ノードの間に接続されかつそのゲートがノード３８に接続されるＰチャネルＭＯＳトランジスタ４０と、基準電圧発生回路１１０の第２の電源ノード２２とノード３８の間に接続されかつそのゲートが第２の電源ノード２２に接続されるＮチャネルＭＯＳトランジスタ２７を含む。
ノード３４および３５へそれぞれ与えられる繰返し信号φＡおよびＺφＡは、振幅が｜Ｖ２｜の互いに相補な信号である。
図１１は、この図１０に示す電源回路１１６の動作を示すタイミング図である。以下、図１１を参照して、図１０に示す電源回路１１６の動作について説明する。
繰返し信号φＡがＨレベルに立上がると、容量素子３６のチャージポンプ動作により、ノード３８の電圧レベルが上昇する。このとき、ノード３５へ与えられる繰返し信号ＺφＡが、Ｌレベルに立下がるため、ノード４１から容量素子３９により電荷が引抜かれ、ノード４１の電圧レベルが低下する。したがって、ノード３８の電圧レベルが、接地電圧以上であれば、ＭＯＳトランジスタ４０はオフ状態、ＭＯＳトランジスタ３７がオン状態となり、このＭＯＳトランジスタ３７により、ノード３８が、接地電圧レベルにプリチャージされる（ノード４１の電圧は負電圧）。ノード３８が接地電圧レベルにプリチャージされても、ノード４１は負電圧レベルであり、ＭＯＳトランジスタ４０は、ゲートおよびソースが同じ接地電圧レベルであり、オフ状態を維持する。
このとき、第２の電源ノード２２の電圧レベルが、ＭＯＳトランジスタのしきい値電圧ＶＴＮより低い場合には、ＭＯＳトランジスタ２７は、逆バイアス状態となり、非導通状態を維持する。
繰返し信号φＡがＬレベルに立下がり、また繰返し信号ＺφＡがＨレベルに立上がると、ノード３８から容量素子３６のチャージポンプ動作により電荷が引抜かれ、ノード３８の電圧レベルが、負電圧Ｖ２のレベルにまで低下する。一方、ノード４１は、容量素子３９のチャージポンプ動作により、その電圧レベルが上昇する。ＭＯＳトランジスタ４０が、ノード３８の負電圧によりオン状態となり、ノード４１を接地電圧レベルにプリチャージする。応じて、ＭＯＳトランジスタ３７がオフ状態となり、ノード３８は、負電圧Ｖ２の電圧レベルを維持する。ノード３８の電圧レベルが、第２の電源ノードの電圧よりもＭＯＳトランジスタ２７のしきい値電圧ＶＴＮ低いときには、ＭＯＳトランジスタ２７が導通し、第２の電源ノード２２から静電かをノード３８へ伝達し、第２の電源ノード２２の電圧レベルを低下させる。
以降、この動作を繰返すことにより、ノード３８は、定常状態時、接地電圧と負電圧Ｖ２の間で変化する。ＭＯＳトランジスタ２７は、このノード３７の電圧レベルが負電圧Ｖ２のとき、第２の電源ノード２２に電圧Ｖ２＋ＶＴＮを伝達する。
この繰返し信号φＡの半サイクルごとに、ＭＯＳトランジスタ２７が、電源ノード２２へ負電荷を供給する動作は、チャージポンプ回路１００の出力ノード９に電荷を供給する動作と同じである。したがって、基準電圧発生回路１１０の第２の電源ノード２２へ、電圧Ｖ２＋ＶＴＮの電圧を供給することができる。これにより、この内部電圧Ｖ９を利用する半導体装置内で、負電圧Ｖ２を生成して、所望の電圧レベルの内部電圧Ｖ９を生成することができる。
なお、繰返し信号φＡおよびＺφＡの振幅は、｜Ｖ２｜である。この場合、外部電源電圧ＶＤＤを降圧して電圧｜Ｖ２｜を生成し、この降圧電圧｜Ｖ２｜を繰返し信号φを受けるバッファ回路へ動作電源電圧として供給する。これにより、振幅ＶＤＤの繰返し信号φから、振幅｜Ｖ２｜の繰返し信号φＡおよびＺφＡを生成することができる。ただし、この場合、条件として、振幅｜Ｖ２｜は、電源電圧ＶＤＤ以下であることが要求される。
また、この内部電圧Ｖ９を利用する半導体装置が、クロック信号に同期して動作する回路装置の場合、繰返し信号φとしては、外部からのクロック信号を用いられればよい。またこれに代えて、内部で、発振回路を用いて繰返し信号φが生成されてもよい。
なお、図１０に示す電源回路１１６に含まれる負電圧を生成するチャージポンプ回路の構成は単なる一例であり、他の構成の負電圧発生回路が用いられてもよい。
また、電圧レベル判定回路１１２において、基準電圧と内部電圧Ｖ９との差がしきい値電圧ＶＴＮに設定されている。しかしながら、この基準電圧Ｖ２５と内部電圧Ｖ９との差が、Ｖｄｒｐ＋ＶＴＮの場合、電源回路１１４において、ＭＯＳトランジスタ２９と接地ノードの間に電圧Ｖｄｒｐの電圧降下を生じさせる電圧降下回路を接続し、また、電源回路１１６において、ＭＯＳトランジスタ２７と直列に電圧Ｖｄｒｐの電圧降下を生じさせる電圧降下回路を接続することにより、電圧レベル判定回路１１２における電圧降下に応じた電圧を、基準電圧発生回路１１０に対する電源電圧として生成することができる。
以上のように、この発明の実施の形態６に従えば、負電圧Ｖ２を、回路装置内部で生成するように構成しており、所望の電圧レベルの電圧Ｖ２を生成することができる。
［実施の形態７］
図１２は、この発明の実施の形態７に従う内部電圧発生回路の構成を示す図である。この図１２に示す内部電圧発生回路の構成においては、電圧レベル判定回路１１２において、ＭＯＳトランジスタ１２とチャージポンプ回路１００の出力ノード９の間に、ダイオード接続または抵抗接続されるＰチャネルＭＯＳトランジスタ１０ｃが接続される。
電源回路１１４においては、このＭＯＳトランジスタ１０ｃの接続により、ＭＯＳトランジスタ２９と接地ノードの間に、ダイオード接続されるＰチャネルＭＯＳトランジスタ４５がさらに設けられる。また、電源回路１１６においても、ＭＯＳトランジスタ２７と電源ノード２２の間に、ダイオード接続されるＰチャネルＭＯＳトランジスタ４３が設けられる。この図１２に示す内部電圧発生回路の他の構成は、図１０に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
ＭＯＳトランジスタ１０ｃは、ゲート−ソース間電圧が、ＶＴＰとなると導通し、ＭＯＳトランジスタ４５および４３は、導通時、｜ＶＴＰ｜の電圧降下を生じさせる。したがって、この電源回路１１４においては、ノード３３の電圧は、２・ＶＴＮ＋｜ＶＴＰ｜となり、応じて、第１の電源ノード２１の電圧は、ＭＯＳトランジスタ２８のソースフォロア動作により、ＶＴＮ＋｜ＶＴＰ｜となる。
また、電源回路１１６においては、ＭＯＳトランジスタ４３および２７により、電圧ＶＴＮ＋｜ＶＴＰ｜の電圧降下が生じるため、第２の電源ノード２２の電圧は、Ｖ２＋ＶＴＮ＋｜ＶＴＰ｜となる。基準電圧発生回路１１０からの基準電圧Ｖ２５は、したがって、その電圧成分として、ＶＴＮ＋｜ＶＴＰ｜を含む。
この図１２に示すように、電圧レベル判定回路１１２において、ゲートおよびドレインが相互接続されるＰチャネルＭＯＳトランジスタ１０ｃが用いられる場合、電源回路１１６および１１４それぞれにおいて、同様に、ダイオード接続されたＰチャネルＭＯＳトランジスタ４３および４５を追加することにより、このＭＯＳトランジスタ１０ｃのしきい値電圧ＶＴＰの変動を抑制することのできる基準電圧Ｖ２５を生成することができる。応じて、所望の電圧レベルに、内部電圧Ｖ９を設定することができる。
［変更例］
図１３は、この発明の実施の形態７の変更例を示す図である。この図１３に示す内部電圧発生回路は、図１０に示す内部電圧発生回路と以下の点が、その構成が異なっている。すなわち、電圧レベル判定回路１１２において、ＭＯＳトランジスタ１２のソースノードとチャージポンプ回路１００の出力ノード９の間に導通時、電圧Ｖｄｒｐの電圧降下を生じさせる電圧降下素子群４６が設けられる。電源回路１１４においては、同様、ノード３２と接地ノードの間に、電圧Ｖｄｒｐの電圧降下を生じさせる電圧降下素子群４７が接続される。電源回路１１６において、電源ノード２２とノード３８の間に、導通時、電圧Ｖｄｒｐの電圧降下を生じさせる電圧降下素子群４９が接続される。これらの電圧降下素子群４６、４７および４９の各々は、ダイオード接続されるＭＯＳトランジスタおよび／またはダイオード素子の直列体を含む。これらの電圧降下素子群４６、４７および４９は、内部での素子の配列順序を除いて同一の回路構成を有する。
この図１３に示す内部電圧発生回路の他の構成は、図１０に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。
この図１３に示す電源回路１１４においては、ノード３３に、電圧２・ＶＴＮ＋Ｖｄｒｐが生成され、したがって電源ノード２１には、電圧ＶＴＮ＋Ｖｄｒｐの電圧が生成される。また、電源ノード２２には、電圧Ｖ２＋Ｖｄｒｐが生成される。したがって、この電圧レベル判定回路１１２において、電圧降下素子群４６が接続されており、導通時、電圧Ｖｄｒｐの電圧降下を生じさせる場合、電圧降下素子群４６と同一構成の電圧降下素子群４７および４９を利用することにより、この電圧降下素子群４６に含まれる電圧降下素子のしきい値電圧または順方向降下電圧の変動の影響を抑制して、内部電圧Ｖ９を所望の電圧レベルに設定することができる。
なお、この電圧降下素子群４６、４７および４９においては、ＭＯＳトランジスタおよび電圧降下素子群の配列順序は任意である。
なお、上述の構成において、電圧レベル判定回路１１２における電圧降下素子群４６は、ＭＯＳトランジスタ１２のソースノードとチャージポンプ回路１００の出力ノード９の間の電圧が、Ｖｄｒｐとなると導通して抵抗モードで動作してもよい。電圧レベル判定回路１１２において、電圧降下素子群４６とＭＯＳトランジスタ１２が全て導通状態となったときにノード１４の電圧レベルが、ＡＮＤ回路３によりＬレベルと判定されればよい。
以上のように、この発明の実施の形態７に従えば、電圧レベル判定回路１１２における電圧降下と同じ電圧降下が生じるように電源回路において同様の構成の電圧降下回路を配置しており、電圧レベル判定回路１１２における電圧降下を生じさせる回路の構成に係らず、正確にそのしきい値電圧等の影響を相殺して所望の電圧レベルの内部電圧を生成することができる。
［実施の形態８］
図１４は、この発明の実施の形態８に従う内部電圧発生回路の構成を示す図である。この図１４に示す内部電圧発生回路は、ノード５４に与えられる繰返し信号に従ってチャージポンプ動作を行なって出力ノード５９に電源電圧ＶＤＤよりも高い昇圧電圧Ｖ５９を生成するチャージポンプ回路２００と、基準電圧Ｖ７５を生成する基準電圧発生回路２１０と、この基準電圧Ｖ７５と昇圧電圧Ｖ５９の差に応じて、昇圧電圧Ｖ５９の電圧レベルが所定電圧レベル以上であるかを判定する電圧レベル判定回路２１２と、電圧レベル判定回路２１２の判定結果に従って、クロック入力ノード１に与えられる繰返し信号φを選択的にチャージポンプ回路２００へノード５４を介して与えるチャージポンプ制御回路２０１を含む。
チャージポンプ回路２００は、ノード５４とノード５８の間に接続される容量素子５５と、主電源ノード２とノード５８の間に接続されかつそのゲートがノード５８に接続されるＰチャネルＭＯＳトランジスタ５６と、ノード５８と出力ノード５９の間に接続されかつそのゲートが出力ノード５９に接続されるＰチャネルＭＯＳトランジスタ５７を含む。
このチャージポンプ回路２００においては、ノード５４へ繰返し信号が与えられるとき、容量素子５５のチャージポンプ動作により、ノード５８の電圧レベルを変化させる。ノード５８は、ダイオード接続されたＰチャネルＭＯＳトランジスタ５６を介して電源ノード２に結合される。したがって、このＭＯＳトランジスタ５６は、ノード５８の下限電圧を電圧ＶＤＤ−｜ＶＴＰ｜の電圧レベルにクランプする。したがって、ノード５４を介して与えられる繰返し信号の振幅が、電源電圧ＶＤＤの場合、ノード５８は、電圧２・ＶＤＤ−｜ＶＴＰ｜と電圧ＶＤＤ−｜ＶＴＰ｜の間で変化する。ＭＯＳトランジスタ５７がダイオードとして機能するため、ノード５８と出力ノード５９の間には、電圧｜ＶＴＰ｜の電圧降下が生じる。したがって、このチャージポンプ回路２００は、最大、次式（１６）で示される電圧Ｖ５９を発生する能力を有する。
Ｖ５９＝２・ＶＤＤ−２｜ＶＴＰ｜    …（１６）
基準電圧発生回路２１０は、電源ノード７１および７２の間に直列に接続される抵抗素子７３および７４を含む。電源ノード７１へは、電圧Ｖ３−２・｜ＶＴＰ｜が与えられ、電源ノード７２へは、電圧Ｖ４−２・｜ＶＴＰ｜が与えられる。抵抗素子７３および７４は、抵抗値Ｒ３およびＲ４をそれぞれ有する。これらの抵抗素子７３および７４の間の接続ノード７５から、基準電圧Ｖ７５が生成される。
この基準電圧発生回路２１０は、電源ノード７１および７２の電圧を抵抗分割して基準電圧Ｖ７５を生成する。したがって、基準電圧Ｖ７５は、次式（１７）で表わされる。
Ｖ７５＝−２・｜ＶＴＰ｜＋（Ｒ４・Ｖ３＋Ｒ３・Ｖ４）／（Ｒ３＋Ｒ４）…（１７）
したがって、この基準電圧発生回路２１０において、抵抗素子７３および７４の抵抗値Ｒ３およびＲ４ならびに電圧Ｖ１およびＶ２の電圧レベルを適当に設定することにより、しきい値電圧ＶＴＰに規定されない所望の電圧レベルの基準電圧Ｖ７５を生成することができる。
電圧レベル判定回路２１２は、チャージポンプ回路２００の出力ノードとノード６１の間に接続されかつそのゲートがノード６１に接続されるＰチャネルＭＯＳトランジスタ６０と、ノード６１とノード６４の間に接続されかつそのゲートに基準電圧Ｖ７５を受けるＰチャネルＭＯＳトランジスタ６２と、ノード６４と接地ノードの間に接続される高抵抗の抵抗素子６３を含む。ＭＯＳトランジスタ６０および６２は、それぞれしきい値電圧ＶＴＰを有する。
ＭＯＳトランジスタ６０および６２のオン抵抗は、抵抗素子６３の抵抗値に比べて十分小さい値に設定される。ＭＯＳトランジスタ６０が、ダイオードモードで動作し、導通時、電圧｜ＶＴＰ｜の電圧降下を生じさせる。
これに代えて、ＭＯＳトランジスタ６０および６２のオン抵抗が比較的高く設定されて、ＭＯＳトランジスタ６０が抵抗モードで動作してもよい。この抵抗モードで動作する場合においても、ＭＯＳトランジスタ６０および６２は、ゲート−ソース間電圧がしきい値電圧ＶＴＰ以下となると導通する。
ＭＯＳトランジスタ６２は、ノード６１の電圧が基準電圧Ｖ７５よりも、｜ＶＴＰ｜高いときに、導通する。したがって、この昇圧電圧Ｖ５９が、基準電圧Ｖ７５よりも、２・｜ＶＴＰ｜高くなると、これらのＭＯＳトランジスタ６０および６２が導通し、抵抗素子６３に電流を供給し、ノード６４の電圧Ｖ６４のレベルがＨレベルとなる。ＭＯＳトランジスタ６０および６２の少なくとも一方が非導通状態のときには、抵抗素子６３へは電流は供給されないため、このノード６４は、抵抗素子６３により接地電圧レベルに維持される。
チャージポンプ制御回路２０１は、クロック入力ノード１に与えられる繰返し信号φと、電圧レベル判定回路２１２からのノード６４上の電圧Ｖ６４を受けるＯＲ回路５３を含む。このＯＲ回路５３の出力信号が、ノード５４を介して、チャージポンプ回路２００の容量素子５５へ与えられる。ノード６４の電圧Ｖ６４が、昇圧電圧レベル判定結果指示信号として用いられる。
昇圧電圧Ｖ５９が、電圧Ｖ７５＋２・｜ＶＴＰ｜よりも高い電圧レベルのときには、この電圧レベル判定回路２１２の出力信号（ノード６４の電圧Ｖ６４）がＨレベルとなり、応じてＯＲ回路５３の出力信号がＨレベルに固定される。したがって、チャージポンプ回路２００におけるチャージポンプ動作が停止される。チャージポンプ回路２００において、ノード５８の電圧と出力ノード５９の昇圧電圧Ｖ５９の電圧差が｜ＶＴＰ｜のときには、ＭＯＳトランジスタ５７が非導通状態となり、出力ノード５９への正電荷供給動作が停止される。
一方、昇圧電圧Ｖ５９が、電圧Ｖ７５＋２・｜ＶＴＰ｜以下のときには、電圧レベル判定回路２１２の出力信号（電圧Ｖ６４）は、Ｌレベルであり、このＯＲ回路５３は、繰返し信号φをノード５４を介して、チャージポンプ回路２００の容量素子５５へ供給する。
したがって、この図１４に示す内部電圧発生回路は、昇圧電圧Ｖ５９として、電圧Ｖ７５＋２・｜ＶＴＰ｜の電圧レベルを生成する。基準電圧Ｖ７５は、その電圧成分として、−２・｜ＶＴＰ｜の電圧成分を含んでいる。したがって、昇圧電圧Ｖ５９は、しきい値電圧ＶＴＰと独立に、抵抗素子７３および７４の有する抵抗値Ｒ３およびＲ４と電圧Ｖ３およびＶ４で決定される電圧レベルに設定される。すなわち、この昇圧電圧Ｖ５９は、その電圧レベルが次式（１８）で表わされる。
Ｖ５９＝（Ｒ４・Ｖ３＋Ｒ３・Ｖ４）／（Ｒ３＋Ｒ４）…（１８）
したがって、この図１４に示すように、電源電圧ＶＤＤよりも高い昇圧電圧Ｖ５９を生成する場合においても、電圧レベル検出に、ＭＯＳトランジスタ６０および６２を用いても、そのしきい値電圧の変動の影響を受けることなく、一定の電圧レベルに、この昇圧電圧Ｖ５９を維持することができる。また、抵抗素子７３および７４の抵抗値Ｒ３およびＲ４を適当な値に設定することにより、所望の電圧レベルに昇圧電圧Ｖ５９を設定することができる。特に、この基準電圧Ｖ７５を、電源電圧ＶＤＤレベルに設定した場合、昇圧電圧Ｖ５９を、電圧２・｜ＶＴＰ｜＋ＶＤＤの電圧レベルに正確に設定することができる。
なお、このチャージポンプ制御回路２０１において、チャージポンプ回路２００のチャージポンプ動作を停止させるとき、その出力信号がＬレベルに固定されてもよい。この場合、ＯＲ回路５３に代えて、ＮＯＲ回路が用いられる。この構成の場合、昇圧電圧Ｖ５９が、所定の電圧レベルよりも高くなったときに、ノード５８を、電圧ＶＤＤ−｜ＶＴＰ｜に設定して、ＭＯＳトランジスタ５７から出力ノード５９への正電荷の供給を防止でき、確実に、昇圧電圧Ｖ５９の昇圧動作を停止させることができる。
なお、検出用のＭＯＳトランジスタ６０および６２は、この内部電圧発生回路が、低温ポリシリコンＴＦＴ回路を含む画像表示回路において用いられる場合、同様、ＴＦＴで構成される。
［実施の形態９］
図１５は、この発明の実施の形態９に従う内部電圧発生回路の構成を示す図である。この図１５に示す内部電圧発生回路は、以下の点において、図１４に示す内部電圧発生回路と、その構成が異なる。すなわち、電圧レベル判定回路２１２において、ＭＯＳトランジスタ６２のソースノード６１とチャージポンプ回路２００の出力ノード５９の間に、ダイオード接続または抵抗接続されるＰチャネルＭＯＳトランジスタ６０ａ−６０ｐが直列に接続される。これらのＭＯＳトランジスタ６０ａ−６０ｐは、合計（ｐ−１）設けられ、それぞれしきい値電圧ＶＴＰを有する。
基準電圧発生回路２１０において、電源ノード７１に、電圧Ｖ３−ｐ・｜ＶＴＰ｜が与えられ、電源ノード７２に、電圧Ｖ４−ｐ・｜ＶＴＰ｜が与えられる。この図１５に示す内部電圧発生回路の他の構成は、図１４に示す内部回路発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図１５に示す内部電圧発生回路においては、昇圧電圧Ｖ５９が、基準電圧Ｖ７５よりも、ｐ・｜ＶＴＰ｜以上の電圧レベルとなると、ＭＯＳトランジスタ６０ａ−６０ｐおよび６２がすべて導通し、ノード６４の信号が、Ｈレベルとなり、チャージポンプ制御回路２０１を介してチャージポンプ回路２００のチャージポンプ動作が停止される。基準電圧Ｖ７５は、次式（１９）で表わされる電圧レベルを有する。
Ｖ７５＝−ｐ・｜ＶＴＰ｜＋（Ｒ３・Ｖ４＋Ｒ４・Ｖ３）／（Ｒ３＋Ｒ４）…（１９）
したがって、この昇圧電圧Ｖ５９の電圧レベルとして、図１４に示す内部電圧発生回路と同様、次式（２０）で表わされる電圧レベルに設定することができる。
Ｖ５９＝（Ｖ３・Ｖ４＋Ｒ４・Ｖ３）／（Ｒ３＋Ｒ４）…（２０）
したがって、このようなＭＯＳトランジスタのしきい値電圧ＶＴＰを利用して、電圧レベルを判定する場合においても、正確に、そのしきい値電圧ＶＴＰの変動の影響を受けることなく、また、しきい値電圧ＶＴＰの電圧レベルに依存することなく、昇圧電圧Ｖ５９の電圧レベルを所望の電圧レベルに設定することができる。特に、基準電圧Ｖ７５が、電源電圧ＶＤＤに設定される場合、昇圧電圧Ｖ５９を、ＶＤＤ＋ｐ・｜ＶＴＰ｜の電圧レベルに設定することができる。この場合においても、ＭＯＳトランジスタ６２および６０ａ−６０ｐのしきい値電圧の変動成分は既に基準電圧Ｖ７５により補償されており、正確に、所望の電圧レベルの昇圧電圧を生成することができる。
抵抗素子７３および７４の抵抗値Ｒ３およびＲ４の抵抗比および電圧Ｖ３およびＶ４に対し制限が存在する場合においても、このＭＯＳトランジスタ６０ａ−６０ｐを利用して所望の電圧レベルに近い電圧レベルに昇圧電圧のレベルを設定した後、抵抗素子７３および７４を用いて微調整をして、昇圧電圧Ｖ５９を所望の電圧レベルに正確に設定することができる。
なお、直列接続されるＭＯＳトランジスタ６０ａ−６０ｐの数（ｐ−１）は、ｐが１以上の数であればよく、昇圧電圧Ｖ５９の電圧レベルに応じて適当な数に定められる。
以上のように、複数のＭＯＳトランジスタが直列に接続されて昇圧電圧を降圧して、昇圧電圧のレベル検出を行う構成においても、これらの降圧用のＭＯＳトランジスタと同様の電圧降下の成分を有する基準電圧を抵抗分割により生成することにより、所望の電圧レベルの昇圧電圧をしきい値電圧の影響を受けることなく正確に生成することができる。
［実施の形態１０］
図１６は、この発明の実施の形態１０に従う内部電圧発生回路の構成を示す図である。この図１６に示す内部電圧発生回路は、以下の点において、図１４に示す内部電圧発生回路とその構成が異なる。すなわち、電圧レベル判定回路２１２において、ダイオード接続または抵抗接続されたＰチャネルＭＯＳトランジスタ６０とチャージポンプ回路２００の出力ノード５９の間に、ダイオード接続または抵抗接続されたＮチャネルＭＯＳトランジスタ６５がさらに接続される。
基準電圧発生回路２１０において、電源ノード７１に、電圧Ｖ３−ＶＴＮ−２・｜ＶＴＰ｜が与えられる。同様、電源ノード７２に、電圧Ｖ４−ＶＴＮ−２・｜ＶＴＰ｜が与えられる。この図１６に示す内部電圧発生回路の他の構成は、図１４に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図１６に示す内部電圧発生回路の構成において、昇圧電圧Ｖ５９と基準電圧Ｖ７５の電圧差が、ＶＴＮ＋２・｜ＶＴＰ｜となると、ＭＯＳトランジスタ６５、６０および６２がすべて導通し、ノード６４の電圧レベルがＨレベルとなる。応じて、チャージポンプ回路２０１の出力信号がＨレベルに固定され、チャージポンプ回路２００のチャージポンプ動作が停止される。
基準電圧Ｖ７５として、電圧Ｖ３およびＶ４を、抵抗素子７３および７４の抵抗値Ｒ３およびＲ４で抵抗分割した電圧レベルから、電圧ＶＴＮ＋２・｜ＶＴＰ｜低い電圧レベルの電圧を生成する。この電圧ＶＴＮ＋２・｜ＶＴＰ｜は、電圧レベル判定回路２１２における昇圧電圧Ｖ５９に対する電圧降下に等しい。したがって、昇圧電圧Ｖ５９を、電圧Ｖ３およびＶ４を、抵抗値Ｒ３およびＲ４で抵抗分割した電圧レベルに設定することができ、しきい値電圧の影響を受けることなく、所望の電圧レベルに、昇圧電圧Ｖ５９を設定することができる。
特に、しきい値電圧ＶＴＮおよびＶＴＰは、個々にそれらの電圧レベルを設定することができ、電圧Ｖ３およびＶ４ならびに抵抗値Ｒ３およびＲ４に、外部要因により制限が生じる場合においても、所望の電圧レベルの昇圧電圧を安定に生成することができる。
なお、この基準電圧Ｖ７５が、電源電圧ＶＤＤに設定される場合には、昇圧電圧Ｖ５９は、電圧ＶＤＤ＋２・｜ＶＴＰ｜＋ＶＴＮの電圧レベルに維持される。
なお、ダイオード接続または抵抗接続されるＮチャネルＭＯＳトランジスタがｎ個設けられ、またダイオード接続または抵抗接続されるＰチャネルＭＯＳトランジスタが、（ｐ−１）個設けられる場合には、電源ノード７１および７２の電圧は、それぞれ次式（２１）および（２２）で与えられる。
Ｖ７１＝Ｖ３−ｎ・ＶＴＮ−ｐ・｜ＶＴＰ｜    …（２１）
Ｖ７２＝Ｖ４−ｎ・ＶＴＮ−ｐ・｜ＶＴＰ｜    …（２２）
チャージポンプ回路２００の出力ノード５９と検出用のＭＯＳトランジスタ６２の間の電圧降下量に応じて、最適な電圧レベルに、基準電圧Ｖ７５の電圧レベルを設定することができる。
なお、基準電圧Ｖ７５を、電源電圧ＶＤＤレベルに設定した場合、昇圧電圧Ｖ５９として、ＶＤＤ＋ｎ・ＶＴＮ＋ｐ・｜ＶＴＰ｜の電圧レベルの電圧が得られる。
以上のように、この発明の実施の形態１０に従えば、ＰおよびＮチャネルＭＯＳトランジスタを直列に昇圧電圧の電圧降下のために接続しており、電圧降下量を個々のしきい値電圧により調整することができ、昇圧電圧の電圧レベルを所望の電圧レベルに正確に設定することができる。また、この構成においても、基準電圧として、この昇圧電圧の降下量に対応する電圧成分を含むようにしており、しきい値電圧の変動を正確に相殺して所望の電圧レベルの昇圧電圧を生成することができる。
［実施の形態１１］
図１７は、この発明の実施の形態１１に従う内部電圧発生回路の構成を示す図である。この図１７に示す内部電圧発生回路においては、チャージポンプ回路２００の出力ノード５９と電圧レベル判定回路２１２のＭＯＳトランジスタ６２のソースノードの間に、出力ノード５９から見て順方向に、ダイオード素子６６がｄ個直列に接続される。これらのダイオード素子６６の各々は、それぞれ順方向降下電圧ＶＦを有する。
基準電圧発生回路２１０の電源ノード７１には、電圧Ｖ３−｜ＶＴＰ｜−ｄ・ＶＦが与えられ、電源ノード７２には、電圧Ｖ４−｜ＶＴＰ｜−ｄ・ＶＦが与えられる。この図１７に示す内部電圧発生回路の他の構成は、図１６に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図１７に示す内部電圧発生回路の構成においては、基準電圧Ｖ７５は、次式（２３）で与えられる。
Ｖ７５＝−｜ＶＴＰ｜−ｄ・ＶＦ
＋（Ｒ３・Ｖ４＋Ｒ４・Ｖ３）／（Ｒ３＋Ｒ４）…（２３）
ｄ個のダイオード素子において、電圧ｄ・ＶＦの電圧降下が生じると、これらのｄこのダイオード６６が導通する。ＭＯＳトランジスタ６２は、そのゲート−ソース間に｜ＶＴＰ｜以上の電圧差が生じると導通する。したがって、昇圧電圧Ｖ５９は、次式（２４）で与えられる。
Ｖ５９＝Ｖ７５＋｜ＶＴＰ｜＋ｄ・ＶＦ
＝（Ｖ３・Ｒ４＋Ｖ４・Ｒ３）／（Ｒ３＋Ｒ４）  …（２４）
したがって、この昇圧電圧Ｖ５９を、電圧Ｖ３およびＶ４と、抵抗素子７３および７４の抵抗値Ｒ３およびＲ４に依存した電圧レベルに設定することができる。したがって、たとえ、この内部電圧発生回路が、たとえばＴＦＴで構成され、そのしきい値電圧のばらつきが大きい場合においても、正確に、所望の電圧レベルの昇圧電圧Ｖ５９を安定に生成することができる。
［変更例］
図１８は、この発明の実施の形態１１の変更例の内部電圧発生回路の構成を示す図である。この図１８に示す内部電圧発生回路の構成において、電圧レベル判定回路２１２において、チャージポンプ回路２００の出力ノード５９とＰチャネルＭＯＳトランジスタ６２のソースノード６１の間に、両端に、電圧Ｖｄｒｐの電圧降下が生じたときに導通する電圧降下素子群６７が接続される。電圧降下素子群６７は、ゲートおよびドレインが相互接続されたＭＯＳトランジスタおよび／またはダイオード素子で構成される。
基準電圧発生回路２１０において、電源ノード７１は、電圧Ｖ３−Ｖｄｒｐが与えられ、電源ノード７２へは、電圧Ｖ４−Ｖｄｒｐが与えられる。この図１８に示す内部電圧発生回路の他の構成は、図１７に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図１８に示す内部電圧発生回路の構成において、基準電圧Ｖ７５は、次式（２５）で与えられる。
Ｖ７５
＝−Ｖｄｒｐ＋（Ｒ３・Ｖ４＋Ｒ４・Ｖ３）／（Ｒ３＋Ｒ４）…（２５）
電圧降下素子群６７においては、ダイオード素子、ダイオード接続または抵抗接続されるＰチャネルＭＯＳトランジスタ、およびダイオード接続または抵抗接続されるＮチャネルＭＯＳトランジスタが適当に組合せて直列に接続される。したがって、この昇圧電圧Ｖ５９は、基準電圧Ｖ７５よりも、電圧Ｖｄｒｐ＋｜ＶＴＰ｜よりも高い電圧レベルであり、したがって、この場合においても、昇圧電圧Ｖ５９の電圧レベルは、次式（２６）で与えられる。
Ｖ５９＝（Ｒ３・Ｖ４＋Ｒ４・Ｖ３）／（Ｒ３＋Ｒ４）…（２６）
基準電圧Ｖ７５が、電源電圧ＶＤＤの電圧レベルであれば、昇圧電圧Ｖ５９は、ＶＤＤ＋｜ＶＴＰ｜＋Ｖｄｒｐの電圧レベルに設定される。したがって、この図１８に示す構成においても、所望の電圧レベルに、昇圧電圧Ｖ５９の電圧レベルを設定することができ、またこの電圧レベル判定回路２１２におけるＭＯＳトランジスタが、たとえＴＦＴで構成され、そのしきい値電圧のばらつきが大きい場合においても、正確に所望の電圧レベルに昇圧電圧Ｖ５９の電圧レベルを設定することができる。
この電圧降下素子群６７における降下電圧Ｖｄｒｐは、電圧降下素子群６７がたどえば、ｄ個のダイオード素子と、ｎ個のダイオード接続されるＮチャネルＭＯＳトランジスタと、（ｐ−１）個のダイオード接続されるＮチャネルＭＯＳトランジスタで構成される場合、次式（２７）で与えられる。
Ｖｄｒｐ＝ｄ・ＶＦ＋（ｐ−１）・｜ＶＴＰ｜＋ｎ・ＶＴＮ…（２７）
この降下電圧Ｖｄｒｐの電圧成分を反映する電圧を、電源ノード７１および７２へ、それぞれ与えることにより、ＭＯＳトランジスタのしきい値電圧の変動の影響を抑制して、正確に所望の電圧レベルに昇圧電圧Ｖ５９の電圧レベルを設定することができる。
また、抵抗値Ｒ３およびＲ４により所望の電圧レベルに昇圧電圧Ｖ５９を設定することができる。
［実施の形態１２］
図１９は、この発明の実施の形態１２に従う内部電圧発生回路の構成を示す図である。この図１９に示す内部電圧発生回路においては、電圧レベル判定回路２１２において、チャージポンプ回路２００の出力ノードと電圧レベル判定結果出力ノード６４の間に、基準電圧Ｖ７５をゲートに受けるＰチャネルＭＯＳトランジスタ６２が接続される。したがって、昇圧電圧Ｖ５９は、Ｖ７５＋｜ＶＴＰ｜の電圧レベルに設定される。
チャージポンプ制御回路２０１およびチャージポンプ回路２００の構成は、先の実施の形態８から１１に示す回路の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。
基準電圧発生回路２１０においては、電源ノード７１に、電源回路２１４からの電圧Ｖ３−｜ＶＴＰ｜が与えられ、電源ノード７２に、電源回路２１６からの電圧ＶＤＤ−｜ＶＴＰ｜が与えられる。この基準電圧発生回路２１０は、電源ノード７１および７２に与えられる電圧から、抵抗素子７３および７４による抵抗分割により基準電圧Ｖ７５を生成する。
電源回路２１４は、昇圧ノード７６と電源ノード７１の間に接続されかつそのゲートが電源ノード７１に接続されるＰチャネルＭＯＳトランジスタ７７を含む。このＭＯＳトランジスタ７７は、ダイオードモードで動作し、昇圧ノード７６に与えられる電圧を、そのしきい値電圧の絶対値｜ＶＴＰ｜降圧して電源ノード７１へ伝達する。
電源回路２１６は、主電源ノード２とノード８３の間に直列に接続されかつそれぞれがダイオード接続されるＰチャネルＭＯＳトランジスタ７９および８０と、ノード８３と接地ノードの間に接続される高抵抗の抵抗素子８１と、電源ノード７２と接地ノードの間に接続されかつそのゲートがノード８３に接続されるＰチャネルＭＯＳトランジスタ７８を含む。これらのＭＯＳトランジスタ７８−８０は、それぞれ、しきい値電圧ＶＴＰを有する。
抵抗素子８１は、ＭＯＳトランジスタ７９および８０のオン抵抗よりも十分大きな抵抗値を有しており、ＭＯＳトランジスタ７９および８０は、ダイオードモードで動作し、それぞれ｜ＶＴＰ｜の電圧降下を生じさせる。したがって、ノード８３には、電圧ＶＤＤ−２・｜ＶＴＰ｜の電圧が生成される。
ＭＯＳトランジスタ７８は、電源ノード７２の電圧が、ノード８３の電圧よりも｜ＶＴＰ｜高くなると導通する。したがって、電源ノード７２は、ＭＯＳトランジスタ７８により、電圧ＶＤＤ−｜ＶＴＰ｜にクランプされる。
この図１９に示す構成においては、基準電圧Ｖ７５は、次式（２８）で与えられる。
Ｖ７５
＝−｜ＶＴＰ｜＋（Ｖ３・Ｒ４＋Ｒ３・ＶＤＤ）／（Ｒ３＋Ｒ４）…（２８）
ＭＯＳトランジスタ６２は、そのゲートーソース間電圧が、ＶＴＰ以下となると導通するため、昇圧電圧Ｖ５９は、次式（２９）で与えられる。
Ｖ５９＝Ｖ７５＋｜ＶＴＰ｜
＝（Ｖ３・Ｒ４＋ＶＤＤ・Ｒ３）／（Ｒ３＋Ｒ４）    …（２９）
電圧Ｖ３の電圧レベルを、たとえば別の昇圧回路を用いて所望の電圧レベルに設定し、かつ抵抗素子７３および７４の抵抗値を適当な値に設定する。これにより、所望の電圧レベルに、この昇圧電圧Ｖ５９のレベルを、ＭＯＳトランジスタ６２のしきい値電圧の変動の影響を受けることなく正確に設定することができる。
内部の電源回路２１６において、電圧ＶＤＤ−｜ＶＴＰ｜を生成することにより、この電源回路２１６のＭＯＳトランジスタのしきい値電圧の変動を電圧レベル検出用のＭＯＳトランジスタのしきい値電圧の変動を同じとすることができ、正確に電圧レベル検出用のＭＯＳトランジスタのしきい値電圧の影響を相殺することができる。
なお、図１９に示す電源回路２１４および２１６においては、電圧ベル検出用のＭＯＳトランジスタの電圧降下に応じた電圧降下を、それぞれ、直列接続されるダイオード接続されたＭＯＳトランジスタ数およびトランジスタの極性を調整することにより、電圧レベル検出用ＭＯＳトランジスタの構成に応じた電圧を基準電圧発生回路２１２に対する電源電圧として生成することができる。
［実施の形態１３］
図２０は、この発明の実施の形態１３に従う内部電圧発生回路の構成を示す図である。この図２０に示す内部電圧発生回路は、図１９に示す内部電圧発生回路と、電源回路２１４の構成が異なる。
電源回路２１４は、主電源ノード２とノード８８の間に接続されかつそのゲートがノード９１に接続されるＮチャネルＭＯＳトランジスタ８７と、主電源ノード２とノード９１の間に接続されかつそのゲートがノード８８に接続されるＮチャネルＭＯＳトランジスタ９０と、クロックノード８０に与えられる繰返し信号φＢをノード８８に伝達する容量素子８６と、クロック入力ノード８５に与えられる補の繰返し信号ＺφＢをノード９１に伝達する容量素子８９と、ノード８８と基準電圧発生回路２１０の電源ノード７１の間にノード８８から見て順方向に接続されるダイオード接続されたＰチャネルＭＯＳトランジスタ７７を含む。
繰返し信号φＢおよびＺφＢは、互いに相補な信号であり、その振幅は、ＶＢである。振幅ＶＢは、しきい値電圧ＶＴＮよりも高い電圧レベルである。電圧Ｖ３は、ＶＤＤ＋ＶＢで与えられる。
この図２０に示す内部電圧発生回路の他の構成は、図１９に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図２１は、図２０に示す電源回路２１４の動作を示す信号波形図である。以下、図２１を参照して、図２０に示す電源回路２１４の動作について説明する。
繰返し信号φＢおよびＺφｂは、振幅ＶＢである。繰返し信号φＢがＨレベルとなると、ノード８８が、容量素子８６のチャージポンプ動作によりその電圧レベルが上昇する。このとき、ノード９１は、繰返し信号ＺφＰがＬレベルに立下がるため、容量素子８９によりその電圧レベルが低下する。ノード８８がハイレベルであり、ＭＯＳトランジスタ９０が導通し、ノード９１が、電源電圧ＶＤＤレベルにクランプされる。
ここで、繰返し信号φＢおよびＺφＢの振幅ＶＢは、しきい値電圧ＶＴＮよりも高い電圧レベルである。したがって、ノード８８は、この繰返し信号φＢが立上ると、そのプリチャージ電圧ＶＤＤレベルからさらに電圧ＶＢ上昇し、ノード８８の電圧レベルは、電圧ＶＢ＋ＶＤＤの電圧レベルとなる。ＭＯＳトランジスタ８７は、ゲートに電源電圧ＶＤＤを受けており、また、そのソースが電源ノードとなり、ＭＯＳトランジスタ８７は、この状態においては非導通状態を維持する。電圧ＶＢは、しきい値電圧ＶＴＮよりも高い電圧であり、ノード９１を確実にＭＯＳトランジスタ９０を介して電源電圧ＶＤＤレベルにプリチャージすることができる。
ノード８８の電圧レベルがＶＤＤ＋ＶＢとなると、電源ノード７１の電圧が、ＶＤＤ＋ＶＢ−｜ＶＴＰ｜以下のときには、ＭＯＳトランジスタ７７が導通し、電源ノード７１へ正電荷を供給し、その電圧レベルを上昇させる。
定常状態においては、ノード８８は、電源電圧ＶＤＤと電圧ＶＢ＋ＶＤＤの間で変化し、ノード９１も、電圧ＶＤＤと電圧ＶＤＤ＋ＶＢの間で変化する。この電圧ＶＢ＋ＶＤＤを電圧Ｖ３とすれば、基準電圧発生回路２１０の電源ノード７１には、電圧Ｖ３−｜ＶＴＰ｜の電圧が供給される。
電圧ＶＢは、ＭＯＳトランジスタ８７および９０を導通させて、内部ノード８８および９１を電源電圧レベルにプリチャージすることができる電圧レベルであればよい。従って、この電圧ＶＢを、電源電圧ＶＤＤを降圧して生成して、繰返し信号φＢおよびＺφＢを生成する回路の電源電圧として利用することにより、振幅ＶＢの繰返し信号φＢおよびＺφＢを生成することができる。
この図２０に示す内部電圧発生回路を利用することにより、半導体装置内部で、電圧Ｖ３−｜ＶＴＰ｜を生成することができる。この場合、電源回路２１４の回路構成においては、繰返し信号φＢおよびＺφＢの振幅および電源電圧ＶＤＤの電圧レベルにより、電圧Ｖ３の電圧レベルが制限される。しかしながら、抵抗素子７３および７４の抵抗値Ｒ３およびＲ４を適当な比に設定することにより、この基準電圧Ｖ７５を所望の電圧レベルに設定することができ、応じて昇圧電圧Ｖ５９の電圧レベルを所望の電圧レベルに設定することができる。
［変更例］
図２２は、この発明の実施の形態１３の変更例の構成を概略的に示す図である。この図２２に示す内部電圧発生回路は、図１９に示す内部電圧発生回路と、以下の点がで、その構成が異なる。
すなわち、電圧レベル判定回路２１２において、電圧降下素子として、チャージポンプ回路２００の出力ノード５９とＭＯＳトランジスタ６２の間に、ゲートおよびドレインがＭＯＳトランジスタ６２のソースに接続されるＰチャネルＭＯＳトランジスタ６０が接続される。従って、電圧レベル判定回路２１２は、昇圧電圧Ｖ５９を電圧Ｖ７５＋２・｜ＶＴＰ｜の電圧レベルにあるかを判定する。
電源回路２１４は、主電源ノード２とノード８８の間に接続されかつそのゲートがノード８８に接続されるＰチャネルＭＯＳトランジスタ９３と、クロック入力ノード８０に与えられる繰返し信号φＣに従って、ノード８８へ電荷を供給する容量素子８６と、ノード８８と基準電圧発生回路２１０の電源ノード７１の間に接続されかつそのゲートが電源ノード７１に接続されるＰチャネルＭＯＳトランジスタ７７を含む。繰返し信号φＣは、振幅ＶＤＤである。
電源回路２１６は、主電源ノード２と内部ノード８３の間に直列に接続されるそれぞれがダイオード接続されるＰチャネルＭＯＳトランジスタ７９ａ−７９ｃと、ノード８３と接地ノードの間に接続されかつ高抵抗の抵抗素子８１を含む。
この図２２に示す内部電圧発生回路の他の構成は図１９に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図２２に示す内部電圧発生回路の構成においては、電源回路２１４に対して、振幅ＶＤＤの繰返し信号φＣが与えられる。この電源回路２１４の構成は、チャージポンプ回路２００の構成と同じである。ノード８８は、ＭＯＳトランジスタ９３により、その下限電圧が、電圧ＶＤＤ−｜ＶＴＰ｜にクランプされる。したがって、このノード８８の電圧は、ＶＤＤ−｜ＶＴＰ｜と、２・ＶＤＤ−｜ＶＴＰ｜の間で変化する。ＭＯＳトランジスタ７７がダイオード素子として動作するため、電源ノード７１の電圧レベルは、２・ＶＤＤ−２・｜ＶＴＰ｜の電圧レベルとなる。
電源回路２１６においては、ＭＯＳトランジスタ７９ａ−７９ｃが、それぞれのオン抵抗が、抵抗素子８１の抵抗値よりも十分小さいため、ダイオード素子として動作し、それぞれ｜ＶＴＰ｜の電圧降下を生じさせる。ＭＯＳトランジスタ７８が、ソースフォロアモードで動作するため、電源ノード７２へは、電圧ＶＤＤ−２・｜ＶＴＰ｜の電圧が伝達される。
したがって、基準電圧発生回路２１０からは、次式（２９）で表わされる基準電圧Ｖ７５が生成される。
Ｖ７５
＝（２・Ｒ４＋Ｒ３）・ＶＤＤ／（Ｒ３＋Ｒ４）−２・ＶＴＰ…（２９）
電圧レベル判定回路２１２においては、ＭＯＳトランジスタ６０および６２により、検出電圧レベルについて、電圧２・｜ＶＴＰ｜の電圧降下が生じるため、内部電圧Ｖ５９の電圧レベルは、次式（３０）で表わされる。
Ｖ５９＝ＶＤＤ（２・Ｒ４＋Ｒ３）／（Ｒ３＋Ｒ４）…（３０）
したがって、振幅ＶＤＤの繰返し信号φＣを用いても、抵抗素子７３および７４の抵抗値Ｒ３およびＲ４を適当な値に設定することにより、この内部電圧Ｖ５９を、所望の電圧レベルに設定することができる。
たとえば、抵抗素子７３および７４の抵抗値Ｒ３およびＲ４が等しい場合には、この内部電圧Ｖ５９を、３・ＶＤＤ／２の電圧レベルに設定することができる。この場合、ＤＲＡＭにおいて、ワード線駆動時においては昇圧電圧として、メモリアレイ電源電圧の１．５倍の電圧が一般に用いられるため、昇圧ワード線駆動方式のＤＲＡＭにおいて、選択ワード線を駆動するワード線駆動信号を生成するために、昇圧電圧Ｖ５９を用いることができる。
以上のように、この発明の実施の形態１３に従えば、基準電圧発生回路に対する電源電圧を内部で、電圧検出の電圧降下を考慮して生成しており、安定に所望の電圧レベルの基準電圧を生成することができ、応じて、安定に、昇圧電圧を生成することができる。
［実施の形態１４］
図２３は、この発明の実施の形態１４に従う内部電圧発生回路の構成を示す図である。この図２３に示す内部電圧発生回路は、図２０に示す内部電圧発生回路と以下の点においてその構成が異なっている。
すなわち、電圧レベル判定回路２１２において、ＰチャネルＭＯＳトランジスタ６２とチャージポンプ回路２００の出力ノード５９の間に、ダイオード接続されるＮチャネルＭＯＳトランジスタ９６が接続される。このＮチャネルＭＯＳトランジスタ９６は、そのオン抵抗は、抵抗素子６３の抵抗値に比べて十分小さく、導通時ダイオードモードで動作し、昇圧電圧Ｖ５９に対して電圧ＶＴＮの電圧降下を生じさせて、ＭＯＳトランジスタ６２のソースへ伝達する。
電源回路２１４２おいては、ＰチャネルＭＯＳトランジスタ７７と基準電圧発生回路２１０の電源ノード７１の間に、ダイオード接続されるＮチャネルＭＯＳトランジスタ９４が接続される。このＮチャネルＭＯＳトランジスタ９４は、導通時、ダイオードモードで動作し、ＭＯＳトランジスタ７７から電源ノード７１に対し、ＶＴＮの電圧降下を生じさせる。
電源回路２１６においては、主電源ノード２とＰチャネルＭＯＳトランジスタ７９ａの間に、ダイオード接続されるＮチャネルＭＯＳトランジスタ９５が接続される。このＮチャネルＭＯＳトランジスタ９５は、そのゲートおよびドレインが主電源ノード２に接続され、ダイオードモードで動作し、電圧ＶＴＮの電圧降下を生じさせる。
この図２３に示す内部電圧発生回路の他の構成は、図２０に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図２３に示す電源回路２１４においては、繰返し信号φＢおよびＺφＢは、振幅ＶＢの信号であり、ノード８８は、電源電圧ＶＤＤと電圧ＶＢ＋ＶＤＤの間で変化する。したがって、基準電圧発生回路２１０において、電源ノード７１に対して、電圧ＶＢ＋ＶＤＤ−ＶＴＮ−｜ＶＴＰ｜＝Ｖ３−ＶＴＮ−｜ＶＴＰ｜の電圧が供給される。
一方、電源回路２１６において、ＭＯＳトランジスタ９５による電圧降下ＶＴＮとＭＯＳトランジスタ７９ａおよび７９ｂによる電圧降下２・｜ＶＴＰ｜が生じる。したがって、ＭＯＳトランジスタ７８のソースノード、すなわち基準電圧発生回路２１０の電源ノード７２には、ＶＤＤ−ＶＴＮ−｜ＶＴＰ｜の電圧が発生する。この構成においては、基準電圧Ｖ７５は、次式（３１）で与えられる。
Ｖ７５＝−ＶＴＮ−｜ＶＴＰ｜
＋（Ｒ３・ＶＤＤ＋Ｒ４・Ｖ３）／（Ｒ３＋Ｒ４）…（３１）
電圧レベル判定回路２１２において、ＭＯＳトランジスタ６２および９６により、電圧降下ＶＴＮ＋｜ＶＴＰ｜が生じる。したがって、上式（３１）の右辺第１項および第２項が相殺され、昇圧電圧Ｖ５９の電圧レベルを、電圧Ｖ３、ＶＤＤ、および抵抗値Ｒ３およびＲ４により、所望のレベルに設定することができる。
なお、この図２３に示す内部電圧発生回路の構成において、電源回路２１６におけるＭＯＳトランジスタ９５および７９ａおよび７９ｂの接続順序は任意である。同様、電源回路２１４において、ＭＯＳトランジスタ７７および９４の位置が交換されてもよい。
なお、繰返し信号φＢおよびＺφＢの振幅ＶＢは、電圧ＶＴＮ以上であればよい。初期状態において、ノード８８および９１が、電源電圧ＶＤＤよりも低い電圧レベルであっても、ＭＯＳトランジスタ８７および９０のプリチャージ動作により、ノード８８および９１の電圧が上昇し、ＶＤＤ−ＶＴＮにプリチャージされると、ノード８８および９１の電圧レベルが、ＶＢ＋ＶＤＤ−ＶＴＮに充電され、それ以降、ノード８８および９１のプリチャージ電圧レベルが、電源電圧ＶＤＤとなる。これ以降、ノード８８および９１は電圧ＶＤＤと電圧ＶＤＤ＋ＶＢの間で変化する。従って、この状態においては、ＭＯＳトランジスタ７７および９４をともに導通状態として基準電圧発生回路２１０の電源ノード７１に所望の電圧レベルの電圧を供給することができる。
なお、この電源回路２１４および２１６の構成としては、電圧レベル判定回路２１２の電圧降下用のＭＯＳトランジスタのしきい値電圧の影響が、この内部電圧Ｖ５９の電圧レベルに影響を及ぼすのを相殺される構成であれば、先の実施の形態７から１２における内部回路の構成を利用することができる。
以上のように、電圧レベル検出用にＰおよびＮチャネルＭＯＳトランジスタが用いられれる構成であっても、電源回路において、これらの電圧レベル検出トランジスタと同一の構成を利用して、振幅が制御された繰返し信号を利用して基準電圧発生回路に対する電源電圧を生成することにより、所望の電圧レベルの昇圧電圧を正確に生成することができる。
［実施の形態１５］
図２４は、この発明の実施の形態１５に従う内部電圧発生回路の構成を示す図である。この図２４に示す内部電圧発生回路は、図６に示す内部電圧発生回路の構成に対応するものの、以下の点において、この図６に示す内部電圧発生回路の構成と異なる。すなわち、チャージポンプ回路１００に対しては、常時、繰返し信号φがクロック入力ノード１からノード４を介して容量素子５へ与えられる。したがって、チャージポンプ回路１００は、常時チャージポンプ動作を実行する。
電圧レベル判定回路１１２においては、電圧レベル検出用のＮチャネルＭＯＳトランジスタ１２のドレインノード１４は、主電源ノード２に結合される。ＭＯＳトランジスタ１２のソースノード１１ａは、ダイオード接続されるＰチャネルＭＯＳトランジスタ１０ｃに接続される。ＭＯＳトランジスタ１０ｃとチャージポンプ回路１００の出力ノードの間にダイオード接続されるＭＯＳトランジスタ１０ｂが接続される。ＭＯＳトランジスタ１０ｂおよび１０ｃの導通時、ノード１１ａと出力ノード９の間に、ＶＴＮ＋｜ＶＴＰ｜の電圧降下が生じる。
この図２４に示す内部電圧発生回路の他の構成は、図６に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
チャージポンプ回路１００が生成する内部電圧Ｖ９と基準電圧発生回路１１０の生成する基準電圧Ｖ２５の電圧差が、２・ＶＴＮ＋｜ＶＴＰ｜となると、ＭＯＳトランジスタ１２、１０ｃおよび１０ｂが導通する。この状態においては、主電源ノード２から電流が、チャージポンプ回路１００の出力ノード９へ供給され、内部電圧Ｖ９の電圧レベルが上昇する。内部電圧Ｖ９の電圧レベルが、Ｖ２５−２・ＶＴＮ−｜ＶＴＰ｜よりも高くなると、ＭＯＳトランジスタ１２、１０ｃおよび１０ｂの少なくとも１つがオフ状態となり、主電源ノード２からチャージポンプ回路１００の出力ノード９への電流が供給される経路が遮断される。
したがって、この図２４に示す内部電圧発生回路の構成の場合、チャージポンプ回路１００の出力電圧Ｖ９の電圧の下限電圧レベルをクランプすることができ、内部電圧Ｖ９の電圧変動を抑制することができる。
したがって、チャージポンプ回路１００が常時動作し、低消費電力性がそれほど要求されない用途においては、安定な電圧レベルの内部電圧Ｖ９を供給することができる。
この構成においても、電圧レベル検出用のＭＯＳトランジスタ１２、１０ｃおよび１０ｂのしきい値電圧が、製造パラメータのばらつきなどによりばらついても、このしきい値電圧のばらつきの影響を相殺して、所望の電圧レベルに内部電圧Ｖ９を設定することができる。
［変更例］
図２５は、この発明の実施の形態１５の変更例の構成を示す図である。この図２５に示す内部電圧発生回路の構成は、図１３に示す内部電圧発生回路の構成に対応する。チャージポンプ回路２００へは、常時、クロック入力ノード１からノード４を介して繰返し信号φへ与えられる。電圧レベル判定回路１１２においては、図２４に示す構成と同様、検出用のＭＯＳトランジスタ１２のドレインノード１４が、主電源ノード２に結合される。このＭＯＳトランジスタ１２のソースノード１１ａとチャージポンプ回路１００の出力ノード９の間に、導通時、電圧Ｖｄｒｐの電圧降下を生じさせる電圧降下素子群４６が設けられる。この電圧降下素子群４６において、直列に接続される電圧降下素子は、ダイオードモードで動作するＭＯＳトランジスタまたはダイオードで構成される。この電圧降下素子群４６の内部構成としては、先の実施の形態１から６のいずれの構成が用いられてもよい。
基準電圧発生回路１１０において、その電源ノード２１に対しては、電源回路１１４から電圧Ｖ１＋ＶＴＮ＋Ｖｄｒｐが与えられ、電源ノード２２に対しては電源回路１１６から、電圧Ｖ２＋ＶＴＮ＋Ｖｄｒｐが与えられる。この図２５に示す内部電圧発生回路の他の構成は、図２４に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図２５に示す内部電圧発生回路の構成においても、チャージポンプ回路１００の出力電圧Ｖ９が、電圧Ｖ２５−ＶＴＮ−Ｖｄｒｐよりも低くなると、このＭＯＳトランジスタ１２および電圧降下素子群４６において電流が流れる経路が形成される。応じて、主電源ノード２から、チャージポンプ回路１００の出力ノード９へ電流が供給され、内部電圧Ｖ９の電圧レベルが上昇する。
一方、内部電圧Ｖ９の電圧レベルが、電圧Ｖ２５−ＶＴＮ−Ｖｄｒｐ以上の場合には、ＭＯＳトランジスタ１２および電圧降下素子群４６において電流が流れる経路が遮断され、チャージポンプ回路１００により、この内部電圧Ｖ９の電圧レベルが低下される。
電源回路１１４および１１６は、それぞれ、電圧降下素子群４６に含まれる電圧降下素子のしきい値電圧および／または順方向降下電圧の影響を相殺するように、これらの電圧降下素子群４６およびＭＯＳトランジスタ１２と同様の接続を備える回路部分を有している（図１３参照）。したがって、この図２５に示す構成においても、電圧降下素子群４６におけるしきい値電圧／順方向降下電圧およびＭＯＳトランジスタ１２のしきい値電圧が変動しても、正確に、内部電圧Ｖ９の電圧レベルを所定電圧レベルに維持することができ、内部電圧Ｖ９の電圧レベルの変動を抑制することができる。
［実施の形態１６］
図２６は、この発明の実施の形態１６に従う内部電圧発生回路の構成を示す図である。この図２６に示す内部電圧発生回路の構成は、図１６に示す内部電圧発生回路の構成に対応する。チャージポンプ回路２００は、クロック入力ノード１を介して繰返し信号φが常時受け、チャージポンプ動作を実行して、内部電圧Ｖ５９を生成する。このチャージポンプ回路２００の構成は、図１６に示すチャージポンプ回路２００の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図２６に示す内部電圧発生回路においては、電圧レベル検出用のＰチャネルＭＯＳトランジスタ６２のドレインノード６４が、接地ノードに結合される。チャージポンプ回路２００の出力ノード５９とこのＭＯＳトランジスタ６４のソースノード６１の間に、それぞれダイオード接続されるＭＯＳトランジスタ６５および６０が直列に接続される。これらのＭＯＳトランジスタ６５および６０は、それぞれＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタであり、導通時、電圧ＶＴＮおよび｜ＶＴＰ｜の電圧降下を生じさせる。
基準電圧発生回路２１０は、図１６に示す構成と同じ構成を備え、電源ノード７１および７２にそれぞれ与えられる電圧Ｖ３−ＶＴＮ−２・｜ＶＴＰ｜およびＶ４−ＶＴＮ−２・｜ＶＴＰ｜を、抵抗素子７３および７４により抵抗分割して基準電圧Ｖ７５を生成する。
この図２６に示す内部電圧発生回路の構成において、内部電圧Ｖ５９が、電圧Ｖ７５＋２・｜ＶＴＰ｜＋ＶＴＮよりも高くなると、ＭＯＳトランジスタ６５、６０および６２が導通し、チャージポンプ回路２００の出力ノード５９から接地ノードへ電流が流れ、内部電圧（昇圧電圧）Ｖ５９の電圧レベルが低下する。昇圧電圧Ｖ５９と基準電圧Ｖ７５の電圧差が、２・｜ＶＴＰ｜−ＶＴＮよりも小さい場合には、ＭＯＳトランジスタ６５、６０および６２の少なくとも１つが非導通状態である。この状態においては、チャージポンプ回路２００が繰返し信号φに従って、チャージポンプ動作を行って、昇圧電圧Ｖ５９を生成する。
したがって、この構成においても、昇圧電圧Ｖ５９の上限を、（Ｖ３・Ｒ４＋Ｖ４・Ｒ３）／（Ｒ３＋Ｒ４）の電圧レベルにクランプすることができ、昇圧電圧Ｖ５９の電圧変動を抑制することができる。したがって、チャージポンプ回路２００が常時動作し、低消費電力特性が要求されない用途において、この昇圧電圧Ｖ５９を安定に所望の電圧レベルに維持することができる。
また、ＭＯＳトランジスタ６５、６０および６２のしきい値電圧の影響は、この電源ノード７１および７２へそれぞれ電圧を供給する電源回路においてその影響が相殺されるように基準電圧２１０に対する電源電圧が生成されており、しきい値電圧の変動の影響を受けることなく、この昇圧電圧Ｖ５９を所望の電圧レベルに維持することができる。
［変更例］
図２７は、この発明の実施の形態１６の変更例を示す図である。この図２７に示す内部電圧発生回路は、図１８に示す内部電圧発生回路の構成に対応する。この図２７に示す内部電圧発生回路は、図１８に示す内部電圧発生回路とその構成が以下の点において異なっている。すなわち、チャージポンプ回路２００へは、クロック入力ノード１から繰返し信号φが常時与えられて、チャージポンプ動作が行なわれて、内部電圧Ｖ５９が生成される。
電圧レベル判定回路２１２においては、検出用のＭＯＳトランジスタ６２のドレインノード６４が直接接地ノードに結合される。このＭＯＳトランジスタ６２のソースは、電圧降下素子群６７を介して、チャージポンプ回路２００の出力ノード５９に結合される。この電圧降下素子群６７は、図１８に示す構成と同様、ダイオード素子、またはダイオード接続されるＭＯＳトランジスタで構成され、導通時、電圧Ｖｄｒｐの降下を生じさせる。
この図２７に示す内部電圧発生回路の他の構成は、図１８に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図２７に示す内部電圧発生回路の構成においては、チャージポンプ回路２００が常時チャージポンプ動作を行なって昇圧電圧Ｖ５９を生成する。この昇圧電圧Ｖ５９が、基準電圧発生回路２１０からの基準電圧Ｖ７５よりも、｜ＶＴＰ｜＋Ｖｄｒｐ高くなると、電圧降下素子群６７における電圧降下素子がすべて導通し、またＭＯＳトランジスタ６２も導通し、このチャージポンプ回路５９の出力ノードから接地ノードへ電流が流れ、昇圧電圧Ｖ５９の電圧レベルが低下する。一方、昇圧電圧Ｖ５９と基準電圧Ｖ７５の差が、｜ＶＴＰ｜＋Ｖｄｒｐよりも小さい場合には、この電圧降下素子群６７およびＭＯＳトランジスタ６２においては、少なくとも１つの電圧降下素子が非導通状態であり、チャージポンプ回路５９から接地ノードへの電流の経路は遮断される。
したがって、この図２７に示す構成においても、昇圧電圧Ｖ５９の電圧レベルの上昇を抑制することができ、安定に所望の電圧レベルの昇圧電圧を生成することができる。また、図１８に示す内部電圧発生回路の構成と同様、基準電圧Ｖ７５には、電圧降下素子群６７および検出用のＭＯＳトランジスタ６２のしきい値電圧および順方向降下電圧も電圧成分が含まれており、これらの電圧成分が変動しても、その影響を相殺して、正確に所望の電圧レベルに、昇圧電圧Ｖ５９を設定することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】  上述の構成において、チャージポンプ回路は、１個のチャージポンプ容量素子と、２個のダイオード接続されたＭＯＳトランジスタとで構成されている。しかしながら、容量素子のチャージポンプ動作を利用して内部電圧を発生する回路であれば、本発明は適用可能である。
また、内部電圧発生回路に限定されず、この内部電圧の電圧レベルを検出する電圧検出回路に対して、本発明の電圧レベル判定回路、基準電圧発生回路および電源回路の構成を適用することができる。すなわち、基準電圧と目標電圧の差を半導体素子の電圧降下特性を利用して目標電圧のレベルを検出する回路に対して、本発明を提供することができる。
特定的に、この発明は、ＤＲＡＭにおけるワード線駆動電圧発生回路、メモリアレイの基板バイアス電圧発生回路および負電圧発生回路に対して適用することができる。また、フラッシュメモリなどの不揮発性半導体記憶装置において、書込／消去電圧を発生する回路に対して本発明は適用可能である。
また、ＴＦＴアクティブマトリクス回路において、ＴＦＴ画素ドライブトランジスタを駆動するゲート駆動電圧を発生する回路に対して本発明は適用可能である。
また、本発明は、一般に、ＭＯＳトランジスタを構成要素として含み、内部で電源電圧の電圧レベルと異なる電圧を生成する半導体装置の内部電圧発生回路および電圧検出回路に対して適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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