(57)【要約】多電圧半導体集積回路装置を製造する簡略化された製造方法を提供する。  半導体装置の製造方法は、（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、（ｄ）前記第１および第２のゲート絶縁膜を介して、前記第１および第２の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度、前記第２の領域に前記第１の低濃度より高い第２の低濃度の不純物を添加する工程と、（ｅ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、（ｆ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、を含む。
2004090983.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、
（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、
（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、
（ｄ）前記第１および第２のゲート絶縁膜を介して、前記第１および第２の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度、前記第２の領域に前記第１の低濃度より高い第２の低濃度の不純物を添加する工程と、
（ｅ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、
（ｆ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、
を含む半導体装置の製造方法。
【請求項２】
さらに、
（ｇ）前記第１の領域のゲート電極から離れた領域にマスクを介して不純物を添加し、中濃度領域を形成する工程、
を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
さらに、
（ｈ）前記工程（ｄ）より後に、前記半導体基板上に補助絶縁膜を堆積し、異方性エッチングを行うことにより、少なくとも前記第２のゲート電極の側壁上にサイドウォールスペーサを形成する工程
を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項４】
前記工程（ｈ）が、前記第１のゲート電極の側壁上にもサイドウォールスペーサを形成すると共に、前記第１、第２のゲート絶縁膜も異方性エッチングする請求の範囲第３項記載の半導体装置の製造方法。
【請求項５】
前記工程（ｈ）が、前記絶縁膜を堆積した後、前記第１の領域をマスクで覆い異方性エッチングを行い、前記第２のゲート電極の側壁上にサイドウォールスペーサを形成すると共に、第２のゲート絶縁膜も異方性エッチングする請求の範囲第３項記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）が、前記第１の領域では、前記補助絶縁膜をエッチングした後、前記第１のゲート絶縁膜をエッチングする請求の範囲第５項記載の半導体装置の製造方法。
【請求項７】
前記工程（ｇ）がマスクを介して前記補助絶縁膜をエッチングしコンタクト用開口を形成した後、不純物を添加し、さらに、
（ｈ）前記工程（ｄ）より後に、前記半導体基板上に補助絶縁膜を堆積し、異方性エッチングを行い、前記第２のゲート電極の側壁上にサイドウォールスペーサを形成すると共に、前記コンタクト用開口の第２のゲート絶縁膜側壁上にもサイドウォールスペーサを形成する工程と、
を有し、前記工程（ｆ）がサイドウォールスペーサで画定された領域に不純物をイオン注入することを含む請求の範囲第２項記載の半導体装置の製造方法。
【請求項８】
（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、
（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、
（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、
（ｄ）前記第１のゲート絶縁膜を介して、前記第１の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度の不純物を添加する工程と、
（ｅ）前記第２の領域および前記第１の領域のゲート電極から離れた領域に開口を有するマスクを介して不純物を添加し、前記第１の領域に中濃度領域を形成すると共に、前記第２の領域に低濃度領域を形成する工程と、
（ｆ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、
（ｇ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、
を含む半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板表面に形成され、第１および第２の素子領域を画定する素子分離領域と、
第１の領域表面に形成された第１の厚さを有する第１のゲート絶縁膜と、
第２の領域の表面に形成され、第１の厚さより薄い第２の厚さを有する第２のゲート絶縁膜と、
第１および第２のゲート絶縁膜の上に形成され、第１および第２のゲート電極とその側壁上に形成された第１および第２のサイドウォールスペーサを備えた第１および第２のゲート電極構造と、
第１のゲート電極端部から外側に向かって第１の素子領域内に形成された第１低濃度領域と、
第２のゲート電極端部から外側に向かって第２の素子領域内に形成された第２低濃度領域と、
第１の領域内で前記第１の低濃度領域に連続し、前記第１のゲート電極端部から離れて形成された第１の中濃度領域と、
第１、第２の領域内で前記第１の中濃度領域および前記第２の低濃度領域に連続して形成された第１および第２の高濃度領域と、
を有し、前記第１のサイドウォールスペーサ下の第１のゲート絶縁膜およびその下の第１の領域に添加された不純物の総量と、前記第２のサイドウォールスペーサ下の第２のゲート絶縁膜およびその下の第２の領域に添加された不純物の総量とが等しい半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板表面に形成され、第１および第２の素子領域を画定する素子分離領域と、
第１の領域表面に形成された第１の厚さを有する第１のゲート絶縁膜と、
第２の領域の表面に形成され、第１の厚さより薄い第２の厚さを有する第２のゲート絶縁膜と、
第１および第２のゲート絶縁膜の上に形成され、第１および第２のゲート電極とその側壁上に形成された第１および第２のサイドウォールスペーサを備えた第１および第２のゲート電極構造と、
第１のゲート電極端部から外側に向かって第１の素子領域内に形成された第１低濃度領域と、
第２のゲート電極端部から外側に向かって第２の素子領域内に形成された第２低濃度領域と、
第１、第２の領域内で前記第１の低濃度領域および前記第２の低濃度領域に連続して形成された第１および第２の高濃度領域と、
を有し、前記第１のサイドウォールスペーサ下の第１のゲート絶縁膜およびその下の第１の領域に添加された不純物の総量と、前記第２のサイドウォールスペーサ下の第２のゲート絶縁膜およびその下の第２の領域に添加された不純物の総量とが等しい半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置とその製造方法に関し、特に第１の破壊電圧（耐圧）を有する高電圧トランジスタと第１の破壊電圧より低い破壊電圧（耐圧）を有する低電圧トランジスタとを同一半導体基板上に有する半導体装置とその製造方法に関する。
【背景技術】  高電圧トランジスタにおいては、ソースに対してドレインに高電圧が印加されると共にゲートにも高電圧が印加される。ドレイン接合の耐圧が電源電圧以上必要である。さらに、ドレイン、ゲートに同時に高電圧が印加された時に、衝突電離により生じた逆導電型ホットキャリアが逆導電型基板に流れ込むことにより基板電位が上昇し、バイポーラトランジスタの導通と似た寄生的動作が発生する寄生バイポーラ動作に対しても電源電圧以上の耐圧が要求される。
ドレインの破壊電圧を高めるため、ゲート電極下方の例えばｐ型のチャネル領域と高不純物濃度のｎ＋型ドレイン領域との間に低不純物濃度のｎ−型オフセット領域を配置することが広く知られている。この場合、オフセット領域の不純物濃度を下げることによりドレイン接合付近の電界は弱められ、衝突電離の発生も抑制される、しかし、オフセット領域と高不純物濃度のドレイン領域との不純物濃度差が大きくなると、オフセット領域と接する高不純物濃度のドレイン領域の界面近傍で電界が強まり、寄生バイポーラ動作が発生し易くなる。
高不純物濃度のドレイン領域での電界強度を弱めるために、ｐ型チャネル領域とｎ＋型高不純物濃度のドレイン領域との間に低濃度のｎ−−型領域と中濃度のｎ−型領域を介在させる提案もされている（例えば特開平５−２１８０７０号、特開平６−２３２１５３号）。
高電圧トランジスタと共にドレイン耐圧がより低いトランジスタを集積化する場合もある。例えば車両搭載バッテリの電圧をコントロールするため、４０Ｖ台の電圧と１０Ｖ台の電圧を取り扱う要求がある。又、液晶表示装置や有機ＥＬ装置のような表示装置においても、高耐圧トランジスタとドレイン耐圧がより低いトランジスタが要求される。
このような、高電圧を含む複数の電圧を取り扱う多電圧半導体集積回路装置において、どのようにすれば製造工程を簡略化できるかは未だ十分解明されていない。
【発明の開示】
本発明の目的は、簡略化された製造工程で製作することのできる多電圧半導体集積回路装置を提供することである。
本発明の他の目的は、多電圧半導体集積回路装置を製造する簡略化された製造方法を提供することである。
本発明のさらに他の目的は、新規な構成を有する多電圧半導体集積回路装置を提供することである。
本発明の他の目的は、同一工程で異なる機能部分を作製することのできる多電圧集積回路装置の製造方法を提供することである。
本発明の１観点によれば、（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、（ｄ）前記第１および第２のゲート絶縁膜を介して、前記第１および第２の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度、前記第２の領域に前記第１の低濃度より高い第２の低濃度の不純物を添加する工程と、（ｅ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、（ｆ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、を含む半導体装置の製造方法が提供される。
本発明の他の観点によれば、半導体基板と、前記半導体基板表面に形成され、第１および第２の素子領域を画定する素子分離領域と、第１の領域表面に形成された第１の厚さを有する第１のゲート絶縁膜と、第２の領域の表面に形成され、第１の厚さより薄い第２の厚さを有する第２のゲート絶縁膜と、第１および第２のゲート絶縁膜の上に形成され、第１および第２のゲート電極とその側壁上に形成された第１および第２のサイドウォールスペーサを備えた第１および第２のゲート電極構造と、第１のゲート電極端部から外側に向かって第１の素子領域内に形成された第１低濃度領域と、第２のゲート電極端部から外側に向かって第２の素子領域内に形成された第２低濃度領域と、第１の領域内で前記第１の低濃度領域に連続し、前記第１のゲート電極端部から離れて形成された第１の中濃度領域と、第１、第２の領域内で前記第１の中濃度領域および前記第２の低濃度領域に連続して形成された第１および第２の高濃度領域と、を有し、前記第１のサイドウォールスペーサ下の第１のゲート絶縁膜およびその下の第１の領域に添加された不純物の総量と、前記第２のサイドウォールスペーサ下の第２のゲート絶縁膜およびその下の第２の領域に添加された不純物の総量とが等しい半導体装置が提供される。
本発明のさらに他の観点によれば、半導体基板と、前記半導体基板表面に形成され、第１および第２の素子領域を画定する素子分離領域と、第１の領域表面に形成された第１の厚さを有する第１のゲート絶縁膜と、第２の領域の表面に形成され、第１の厚さより薄い第２の厚さを有する第２のゲート絶縁膜と、第１および第２のゲート絶縁膜の上に形成され、第１および第２のゲート電極とその側壁上に形成された第１および第２のサイドウォールスペーサを備えた第１および第２のゲート電極構造と、第１のゲート電極端部から外側に向かって第１の素子領域内に形成された第１低濃度領域と、第２のゲート電極端部から外側に向かって第２の素子領域内に形成された第２低濃度領域と、第１、第２の領域内で前記第１の低濃度領域および前記第２の低濃度領域に連続して形成された第１および第２の高濃度領域と、を有し、前記第１のサイドウォールスペーサ下の第１のゲート絶縁膜およびその下の第１の領域に添加された不純物の総量と、前記第２のサイドウォールスペーサ下の第２のゲート絶縁膜およびその下の第２の領域に添加された不純物の総量とが等しい半導体装置が提供される。
【図面の簡単な説明】  ＦＩＧｓ．１Ａ〜１Ｐは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
ＦＩＧｓ．２Ａ〜２Ｃは、ＦＩＧ．１Ｆの工程で同時に作成される２種類の不純物拡散領域の不純物濃度分布を示すグラフ、および作成される高電圧トランジスタのオフ時およびオン時のドレイン電流対ドレイン電圧の関係を示すグラフである。
ＦＩＧｓ．３Ａ〜３Ｄは、本発明の第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
ＦＩＧｓ．４Ａ〜４Ｅは、本発明の第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。
ＦＩＧｓ．５Ａ〜５Ｈは、本発明の第４の実施例による半導体装置の製造方法の主要工程を示す断面図である。
ＦＩＧｓ．６Ａ〜６Ｅは本発明の第５の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【発明を実施するための最良の形態】  以下、図面を参照して本発明の実施例を説明する。
ＦＩＧ．１Ａ〜１Ｐは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す。
ＦＩＧ．１Ａに示すように、半導体基板１０の表面にシャロートレンチアイソレーション（ＳＴＩ）により、素子分離領域１１を形成する。なお、ＳＴＩに代え、局所酸化（ＬＯＣＯＳ）を用いてもよい。素子分離領域１１で画定された活性領域に、所望のウエル領域を形成するためのイオン注入を行なう。
図示の構成においては、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ）を形成するためのｐウエルＰＷ１、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ）を形成するためのｎウエルＮＷ１、ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ）を形成するためのｐウエルＰＷ２、ｎチャネル高電圧トランジスタ（Ｐ−ＨＶ）を形成するためのｎウエルＮＷ２が示されている。各ウエル内には、必要なチャネルストップ領域、閾値調整領域も形成される。
ＦＩＧ．１Ｂに示すように、高電圧トランジスタのゲート絶縁膜を形成するため、例えば１０００℃で半導体基板１０表面の熱酸化を行うことにより、活性領域表面上に厚さ６０ｎｍの厚いゲート絶縁膜１２を形成する。
ＦＩＧ．１Ｃに示すように、高電圧トランジスタ領域をホトレジストマスクＰＲ１１で覆い、低電圧トランジスタ領域のゲート絶縁膜１２をエッチングして除去する。その後ホトレジストマスクＰＲ１１は除去する。
ＦＩＧ．１Ｄに示すように、半導体基板１０表面を８００℃で熱酸化し、低電圧トランジスタ領域表面に厚さ７ｎｍの薄いゲート絶縁膜１４を形成する。なお、この熱酸化により厚いゲート絶縁膜１２も若干成長し、ゲート絶縁膜１２ｘとなる。
ＦＩＧ１Ｅに示すように、ゲート絶縁膜１２ｘ、１４上に５３０℃で、燐（Ｐ）を０．１×１０２１ｃｍ−３ドーピングした、厚さ９０ｎｍのアモルファスシリコン層を堆積する。ドープドアモルファスシリコン層を堆積する代りに、ノンドープドアモルファスシリコン層を堆積し、その後ｎチャネルトランジスタ用、ｐチャネルトランジスタ用にｎ型およびｐ型不純物をレジストマスクを用いて別にイオン注入してもよい。
アモルファスシリコン層をパターニングし、ゲート長０．３４μｍの低電圧トランジスタ用ゲート電極ＮＧ１、ＰＧ１及びゲート長２．０μｍの高電圧トランジスタ用ゲート電極ＮＧ２、ＰＧ２を作成する。
ＦＩＧ．１Ｆに示すように、ｐチャネルトランジスタ領域Ｐ−ＬＶ、Ｐ−ＨＶを覆うホトレジストマスクＰＲ１２を形成する。ｎチャネルトランジスタ領域Ｎ−ＬＶ、Ｎ−ＨＶに対し、厚さの異なるゲート絶縁膜１４，１２ｘを介してＰ＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２でイオン注入する。その後、ホトレジストマスクＰＲ１２は除去する。
ＦＩＧ．２Ａは、シミュレーションで求めた、同一加速エネルギ２０ｋｅＶ、同一ドーズ量４×１０１３ｃｍ−２で２つのトランジスタ領域にイオン注入された燐（Ｐ）の基板深さ方向の濃度分布を示すグラフである。低電圧トランジスタのゲート酸化膜は、厚さ７ｎｍ、高電圧トランジスタのゲート酸化膜は厚さ６０ｎｍとした。横軸は基板の深さ方法の位置を示し、０がシリコン基板表面を示す。厚さの異なる酸化膜は、横軸のマイナス方向に形成されている。
低電圧トランジスタ領域Ｎ−ＬＶにおいては、ゲート絶縁膜が７ｎｍと薄いため、Ｐ濃度はシリコン基板表面すぐ下で約１０１９ｃｍ−３のピークを形成し、比較的高濃度に分布する。高電圧トランジスタ領域Ｎ−ＨＶにおいては、厚さ６０ｎｍのゲート絶縁膜中に約１０１９ｃｍ−３の不純物濃度のピークが形成され、シリコン基板表面に達する時には不純物濃度は約２桁低下している。深さの増加と共にＰ濃度はさらに減少する。
低電圧トランジスタ領域Ｎ−ＬＶ、高電圧トランジスタ領域Ｎ−ＨＶ共に、酸化シリコン層で覆われたシリコン基板であり、酸化シリコン層に注入された不純物の量とシリコン基板に注入された不純物の量の和は、両領域で等しい。
このようにして、同一イオン注入により、低電圧トランジスタ領域Ｎ−ＬＶにおいては比較的高い不純物濃度分布Ｐ１が得られ、高電圧トランジスタ領域Ｎ−ＨＶにおいては相対的に低い不純物濃度分布Ｐ２が得られる。このようにして、低電圧および高電圧ｎチャネルトランジスタ領域にそれぞれ適した低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を形成する。
ＦＩＧ．１Ｇに示すように、高電圧トランジスタ領域Ｎ−ＨＶの中濃度不純物拡散領域を形成する領域に開口を有するホトレジストマスクＰＲ１３を形成し、Ｐ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量２×１０１２ｃｍ−２でイオン注入し、中濃度不純物拡散領域ＮＭＤを作成する。その後ホトレジストマスクＰＲ１３は除去する。
ＦＩＧ．１Ｈに示すように、ｐチャネルトランジスタ領域Ｐ−ＬＶ、Ｐ−ＨＶを露出するホトレジストマスクＰＲ１４を形成し、薄いゲート絶縁膜１４、厚いゲート絶縁膜１２ｘを介してＢＦ２＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量３×１０１３ｃｍ−２でイオン注入する。その後ホトレジストマスクＰＲ１４は除去する。ＦＩＧ．１Ｆのイオン注入同様、薄いゲート絶縁膜１４を介して低電圧ドランジスタ領域Ｐ−ＬＶにイオン注入されたＢは、比較的高濃度の低濃度不純物拡散領域ＰＬＤ１を形成し、厚いゲート絶縁膜１２ｘを介してイオン注入されたＢは、比較的低い不純物濃度の低濃度不純物拡散領域ＰＬＤ２を形成する。
ＦＩＧ．１Ｉに示すように、ｐチャネル高電圧トランジスタ領域Ｐ−ＨＶの中濃度不純物拡散領域に開口を有するホトレジストマスクＰＲ１５を作成し、Ｂ＋イオンを加速エネルギ４５ｋｅＶ、ドーズ量１×１０１２ｃｍ−２でイオン注入し、中濃度不純物拡散領域ＰＭＤを形成する。その後ホトレジストマスクＰＲ１５は除去する。
なお、ＦＩＧ．１Ｇ、１Ｉの中濃度不純物濃度領域形成用イオン注入は、シリコン基板表面を露出した後に行なうこともできる。
ＦＩＧ．１Ｊに示すように、基板を８００℃に加熱し、熱−化学気相堆積（ＣＶＤ）により、厚さ約１２０ｎｍの酸化シリコン層１６を堆積する。熱ＣＶＤにより、ゲート電極側壁上にもカバレージ良く酸化シリコン層１６が形成される。
ＦＩＧ．１Ｋに示すように、基板表面全面に対しリアクティブイオンエッチング（ＲＩＥ）を行ない、平坦部の酸化シリコン層１６、ゲート絶縁膜１２ｘ、１４を、厚さ１２０ｎｍ＋６０ｎｍ＝１８０ｎｍ分エッチングする。ゲート電極Ｇの側壁上にサイドウォールスペーサ１６ｘが形成され、ゲート電極Ｇ、サイドウォールスペーサ１６ｘの下方にゲート絶縁膜１２ｘ、１４が残る。
ＦＩＧ．１Ｌに示すように、ｎチャネルトランジスタ領域の高濃度不純物拡散領域を形成する領域に開口を有するホトレジストマスクＰＲ１６を形成する。低電圧トランジスタ領域Ｎ−ＬＶにおいては、全トランジスタ領域が開口内に露出される。高電圧トランジスタ領域Ｎ−ＨＶにおいては、ゲート電極から中濃度不純物拡散領域を形成する領域上にホトレジストマスクＰＲ１６が形成され、高濃度不純物拡散領域を形成する領域にのみ開口が形成される。
ホトレジストマスクＰＲ１６及びゲート電極とサイドウォールスペーサをマスクとし、Ａｓ＋イオンを加速エネルギ３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、高濃度不純物拡散領域ＮＨＤを形成する。その後ホトレジストマスクＰＲ１６は除去する。
高電圧トランジスタ領域Ｎ−ＨＶにおいては、ゲート電極端部から低濃度不純物拡散領域ＮＬＤ、中濃度不純物拡散領域ＮＭＤを介して高濃度不純物拡散領域ＮＨＤが形成される。
ＦＩＧ．１Ｍに示すように、ｐチャネルトランジスタ領域の高濃度不純物拡散領域に開口を有するホトレジストマスクＰＲ１７を形成する。ＢＦ２＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２でイオン注入し、高濃度不純物拡散領域ＰＨＤを形成する。その後ホトレジストマスクＰＲ１７は除去する。
高電圧トランジスタ領域Ｐ−ＨＶにおいては、ゲート電極端部から低濃度不純物拡散領域ＰＬＤ、中濃度不純物拡散領域ＰＭＤを介して高濃度不純物拡散領域ＰＨＤが形成される。
このようにして、中濃度不純物拡散領域、高濃度不純物拡散領域をマスクを用いたイオン注入で形成することにより、所望の濃度、寸法の低濃度不純物拡散領域、中濃度不純物拡散領域を形成することができる。
ＦＩＧ．１Ｎに示すように、ゲート電極を覆って酸化シリコン層１８をＣＶＤにより堆積し、化学機械研磨（ＣＭＰ）を行って表面を平坦化する。
ＦＩＧ．１Ｏに示すように、レジストマスクを用いて酸化シリコン層１８にコンタクトホール１９を開口する。
ＦＩＧ．１Ｐに示すように、コンタクトホール内に例えばＴｉ層、ＴｉＮ層、Ｗ層を堆積し、酸化シリコン層１８上の不要な金属層をＣＭＰ等により除去し、コンタクトホール内にタングステンプラグ２０を形成する。その後酸化シリコン層１８表面上にアルミニウム配線層を堆積し、レジストパターンを用いてパターニングすることによりアルミニウム配線２１を形成する。その後、必要に応じて層間絶縁膜、配線を繰り返し作成し、多層配線を形成する。
ＦＩＧ．２Ｂ、２Ｃは、第１の実施例に従って作成される高電圧トランジスタの特性をシミュレーションによって求めたものである。ＦＩＧ．２Ｂがゲート電圧ＶＧ＝０Ｖのオフ時の特性を示し、ＦＩＧ．２Ｃがゲート電圧ＶＧ＝２５Ｖのオン時の特性を示す。横軸がドレイン電極Ｖｄを示し、縦軸がドレイン電流Ｉｄを示す。ＦＩＧ．２Ｂにおいては、縦軸は対数目盛である。
なお、実施例の特性と共に、比較例の特性も合わせて示す。比較例は、ゲート電極パターニングと共にゲート絶縁膜も除去し、シリコン基板表面に直接Ｐ＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量２ｘ１０１２ｃｍ−２でイオン注入し、低濃度不純物拡散領域を形成し、Ｐ＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量２ｘ１０１２ｃｍ−２でイオン注入し、中濃度不純物拡散領域を形成したものである。高濃度不純物拡散領域は、第１の実施例同様に形成した。
第１の実施例においては、製造工程が簡略化されているが、比較例とほぼ同等の性能が得られていることが分る。グラフにおいては、第１の実施例の方が優れた特性を示す様に見えるが、条件の設定によるものであり有意な差ではないであろう。
ＦＩＧｓ．３Ａ〜３Ｄは、第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。先ず第１の実施例同様、ＦＩＧｓ．１Ａ〜１Ｅの工程を行い、厚さの異なるゲート絶縁膜上のゲート電極をパターニングする。
ＦＩＧ．３Ａに示すように、ｎチャネル高電圧トランジスタ領域Ｎ−ＨＶに開口を有するホトレジストマスクＰＲ２２を形成する。高電圧トランジスタ領域に所望の低濃度不純物拡散領域ＮＬＤ１を形成するためＰ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量１．３×１０１２ｃｍ−２でイオン注入する。その後ホトレジストマスクＰＲ２２は除去する。
ＦＩＧ．３Ｂに示すように、ｎチャネル低電圧トランジスタ領域Ｎ−ＬＶ及びｎチャネル高電圧トランジスタ領域Ｎ−ＨＶの中濃度不純物拡散領域に開口を有するホトレジストマスクＰＲ２３を作成する。ホトレジストマスクＰＲ２３をマスクとし、低電圧トランジスタ領域Ｎ−ＬＶの低濃度領域ＮＬＤ２及び高電圧トランジスタ領域Ｎ−ＨＶに低濃度不純物領域と併せて中濃度不純物拡散領域ＮＭＤを形成するため、Ｐ＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量４ｘ１０１３ｃｍ−２でイオン注入する。高電圧トランジスタ領域の低濃度不純物拡散領域は、その不純物濃度を自由に決定できるため、所望の低濃度を選択することができる。
ＦＩＧ．３Ｃに示すように、ｐチャネル高電圧トランジスタ領域Ｐ−ＨＶを開口するホトレジストマスクＰＲ２４を形成し、Ｂ＋イオンを加速エネルギ４５ｋｅＶ、ドーズ量１×１０１２ｃｍ−２でイオン注入し、低濃度不純物拡散領域ＰＬＤ１を形成する。その後ホトレジストマスクＰＲ２４は除去する。
ＦＩＧ．３Ｄに示すように、ｐチャネル低電圧トランジスタ領域Ｐ−ＬＶの全領域及びｐチャネル高電圧トランジスタ領域Ｐ−ＨＶの中濃度不純物拡散領域を開口するホトレジストマスクＰＲ２５を形成し、ＢＦ２＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量３×１０１３ｃｍ−２でイオン注入し、低電圧トランジスタの低濃度不純物拡散領域ＰＬＤ２及び高電圧トランジスタ中濃度不純物拡散領域ＰＭＤを形成する。その後、酸化シリコン層を堆積するのＦＩＧ．１Ｊ以下の工程を第１の実施例同様に行い半導体装置を完成させる。
第２の実施例によれば、低電圧トランジスタの低濃度領域と高電圧トランジスタの中濃度領域が同一イオン注入工程により形成される。高電圧トランジスタの低濃度領域はその条件を自由に選択できるため、低濃度不純物領域の設計の自由度が向上する。
第１の実施例においては、サイドウォールスペーサ形成と同時にゲート絶縁膜のエッチングも行なった。厚さの異なるゲート絶縁膜のエッチングを行なう際、ゲート絶縁膜の薄い低電圧トランジスタ領域においてはオーバーエッチングを行なうことになる。低電圧トランジスタの特性がオーバーエッチングの影響を受ける可能性がある。絶縁膜の厚さが大きい程、オーバーエッチングの影響も大きくなる。
ＦＩＧｓ．４Ａ〜４Ｅは、第３の実施例による半導体装置の製造方法の主要工程を示す。
ＦＩＧ．４Ａに示す構造を、ＦＩＧ１Ａ〜１Ｅ同様の工程により得る。但し、本実施例においては、先ず１０００℃の熱酸化により厚さ１２０ｎｍの厚いゲート絶縁膜を形成し、その後１０５０℃の熱酸化により厚さ９ｎｍの薄いゲート絶縁膜１４を形成する。このようにして、第１の実施例より厚いゲート絶縁膜１２ｘ、１４が得られる。ゲート絶縁膜の厚さの差は、１２０−９＝１１１ｎｍと増大している。ゲート電極Ｇは、厚さ１２０ｎｍのシリコン層と、厚さ１００ｎｍのＷＳｉ層との積層から形成する。低電圧トランジスタのゲート電極は０．６μｍのゲート長、高電圧トランジスタのゲート電極は２．０μｍのゲート長とする。
ＦＩＧ．４Ｂに示すように、Ｐ＋イオンを加速エネルギ６０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２でイオン注入し、低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を形成する。中濃度不純物拡散領域に対してはＰ＋イオンを加速エネルギ１２０ｋｅＶでイオン注入する。ドーズ量は所望の特性によって定めればよい。
ｐチャネルトランジスタ領域に対しては、ＢＦ２＋イオンを加速エネルギ６０ｋｅＶ、ドーズ量８×１０１３ｃｍ−２でイオン注入し、低濃度領域ＰＬＤ１、ＰＬＤ２を形成する。高電圧トランジスタの中濃度領域に対しては、Ｂ＋イオンを加速エネルギ１２０ｋｅＶでイオン注入する。ドーズ量は所望の特性により定める。その後、８００℃の熱ＣＶＤにより厚さ１５０ｎｍの酸化シリコン層１６を形成する。
高電圧トランジスタ領域を覆うホトレジストマスクＰＲ３６を形成し、低電圧トランジスタ領域にＲＩＥを行い、サイドウォールスペーサ１６ｘを作成する。高電圧トランジスタ領域においては、ゲート電極及び基板表面を酸化シリコン層１６が覆ったままである。その後ホトレジストマスクＰＲ３６は除去する。
ＦＩＧ．４Ｃに示すように、高電圧トランジスタ領域のコンタクト領域に開口を有するホトレジストマスクＰＲ３７を形成し、酸化シリコン層１６及びゲート絶縁膜１２ｘのエッチングを行い、シリコン基板表面を露出する。その後ホトレジストマスクＰＲ３７は除去する。
ＦＩＧ．４Ｄに示すように、ｎチャネルトランジスタ領域を開口するホトレジストマスクＰＲ３８を形成し、Ａｓ＋イオンを加速エネルギ７０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入し、高濃度不純物拡散領域ＮＨＤを形成する。その後ホトレジストマスクＰＲ３８は除去する。
ＦＩＧ．４Ｅに示すように、ｐチャネルトランジスタ領域を開口するホトレジストマスクＰＲ３９を作成し、ＢＦ２＋イオンを加速エネルギ６０ｋｅＶ、ドーズ量３．５×１０１５ｃｍ−２でイオン注入し、高濃度不純物拡散領域ＰＨＤを形成する。その後ホトレジストマスクＰＲ３９は除去する。その後、ＦＩＧ．１Ｎ以下の工程を第１の実施例同様行い、半導体装置を完成する。
第３の実施例によれば、サイドウォールスペーサを形成するためのＲＩＥにおいては、低電圧トランジスタ領域で必要な量のエッチングのみを行なえばよく、オーバーエッチングによる影響を抑制することが可能となる。なお、低濃度及び中濃度不純物領域形成用イオン注入は、厚くなったゲート絶縁膜の厚さに合わせて加速エネルギが増大され、厚いゲート絶縁膜を介してもイオン注入された不純物がシリコン基板に到達するように選択されている。
ＦＩＧｓ．５Ａ〜５Ｈは、第４の実施例による半導体装置の製造方法の主要工程を示す。第３の実施例同様の工程により、厚さの異なるゲート絶縁膜、シリコン層とシリサイド層との積層からなるゲート電極を作成する。
ＦＩＧ．５Ａに示すように、ｎチャネルトランジスタ領域を開口するホトレジストマスクＰＲ４２を形成し、Ｐ＋イオンを加速エネルギ６０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２でイオン注入し、低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を作成する。その後ホトレジストマスクＰＲ４２は除去する。
ＦＩＧ．５Ｂに示すように、ｎチャネル高電圧トランジスタのソース領域及び中濃度ドレイン領域を開口するホトレジストマスクＰＲ４３を形成し、ゲート絶縁膜１２をエッチングする。Ｐ＋イオンを加速エネルギ２０ｋｅＶでイオン注入する。ドーズ量は所望の特性により定める。厚いゲート絶縁膜１２ｘが選択的に除去される。２回のＰ＋イオンのイオン注入により、中濃度不純物拡散領域ＮＭＤが形成される。その後ホトレジストマスクＰＲ４３は除去する。
ＦＩＧ．５Ｃに示すように、ｐチャネルトランジスタ領域を開口するホトレジストマスクＰＲ４４を形成し、ＢＦ２＋イオンを加速エネルギ６０ｋｅＶ、ドーズ量８×１０１３ｃｍ−２でイオン注入し、低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を形成する。その後ホトレジストマスクＰＲ４４は除去する。
ＦＩＧ．５Ｄに示すように、ｐチャネル高電圧トランジスタのソース領域、中濃度ドレイン領域を開口するホトレジストマスクＰＲ４５を形成し、ゲート絶縁膜１２をエッチングする。さらに、Ｂ＋イオンを加速エネルギ１０ｋｅＶでイオン注入する。ドーズ量は特性に応じて選択する。２回のイオン注入により、中濃度不純物拡散領域ＰＭＤが形成される。その後ホトレジストマスクＰＲ４５は除去する。
ＦＩＧ．５Ｅに示すように、８００℃の基板温度で酸化シリコン層１６を熱ＣＶＤで形成し、厚さ１５０ｎｍの酸化シリコン層１６を形成する。
ＦＩＧ．５Ｆに示すように、ＲＩＥを行うことにより、酸化シリコン層１６及び薄いゲート絶縁膜１４のエッチングを行なう。低電圧トランジスタ領域においては、サイドウォールスペーサ１６ｘを形成すると共に薄いゲート絶縁膜１４をエッチングするＲＩＥが行われる。高電圧トランジスタ領域においては、中濃度ドレイン領域に対する開口が酸化シリコン層１６に既に形成されており、その開口の側壁上にサイドウォールスペーサ１６ｙが形成される。
低電圧トランジスタ領域においてオーバーエッチングする必要が無い。高電圧トランジスタ領域においては、中濃度ドレイン領域の上にサイドウォールスペーサ１６ｙが形成され、残った開口が高濃度ドレイン領域を画定できる。
ＦＩＧ．５Ｇに示すように、ｎチャネルトランジスタ領域を開口するホトレジストマスクＰＲ４６を形成し、Ａｓ＋イオンを加速エネルギ７０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入し、高濃度不純物拡散領域ＮＨＤを形成する。ホトレジストマスクＰＲ４６はその後除去する。
ＦＩＧ．５Ｈに示すように、ｐチャネルトランジスタ領域に開口を有するホトレジストマスクＰＲ４７を形成し、ＢＦ２＋イオンを加速エネルギ６０ｋｅＶ、ドーズ量３．５×１０１５ｃｍ−２でイオン注入し、高濃度不純物拡散領域ＰＨＤを形成する。その後ホトレジストマスクＰＲ４７は除去する。
第４の実施例においては、中濃度不純物拡散領域形成様マスクを利用して厚いゲート絶縁膜をエッチングした。低電圧トランジスタのゲート電極様サイドウォールスペーサを形成する工程によって、同時に高電圧トランジスタの中濃度不純物かくさい領域上にもサイドウォールスペーサが形成される。このため、高濃度不純物拡散領域形成用のマスク精度が緩和される。
以上の実施例においては、高電圧トランジスタのドレイン領域を低濃度不純物拡散領域、中濃度不純物拡散領域、高濃度不純物拡散領域の３段階で形成した。所望の特性によっては、低濃度と高濃度の２段階の不純物拡散領域で形成する場合もある。
ＦＩＧｓ．６Ａ〜６Ｅは、第５の実施例による半導体装置の製造方法の主要工程を示す。
ＦＩＧ．６Ａは、ＦＩＧ．１Ｆに対応する工程である。ＦＩＧｓ．１Ａ〜１Ｅに示す工程を行い、厚さの異なるゲート絶縁膜１２ｘ、１４及びゲート電極Ｇを作成する。ｎチャネルトランジスタ領域に開口を有するホトレジストマスクＰＲ５２を形成し、Ｐ＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２でイオン注入し、低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を形成する。その後ホトレジストマスクＰＲ５２は除去する。
ＦＩＧ．６Ｂに示すように、ｐチャネルトランジスタ領域に開口を有するホトレジストマスクＰＲ５３を形成し、ＢＦ２＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量３×１０１３ｃｍ−２でイオン注入し、低濃度不純物拡散領域ＰＬＤ１、ＰＬＤ２を形成する。その後ホトレジストマスクＰＲ５３は除去する。
第１の実施例同様、厚いゲート絶縁膜１２ｘ、薄いゲート絶縁膜１４を介して同一のイオン注入を行うことにより、低電圧トランジスタ領域に比較的不純物濃度の高い低濃度不純物拡散領域ＮＬＤ１、ＰＬＤ１を形成し、高電圧トランジスタ領域に比較的不純物濃度の低い低濃度不純物拡散領域ＮＬＤ２、ＰＬＤ２を形成することができる。
ＦＩＧ．６Ｃに示すように、基板温度８００℃の熱ＣＶＤにより厚さ１２０ｎｍの酸化シリコン層１６を形成し、ＲＩＥを行うことによりサイドウォールスペーサ１６ｘを形成する。ゲート絶縁膜１２ｘ、１４も同時にエッチングする。
ＦＩＧ．６Ｄに示すように、ｐチャネルトランジスタ領域及び高電圧ｎチャネルトランジスタ領域の低濃度ドレイン領域を覆うホトレジストマスクＰＲ５４を形成し、Ａｓ＋イオンを加速エネルギ３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、高濃度不純物拡散領域ＮＨＤを形成する。その後ホトレジストマスクＰＲ５４は除去する。
ＦＩＧ．６Ｅに示すように、ｎチャネルトランジスタ領域及び高電圧ｐチャネルトランジスタ領域の低濃度ドレイン領域を覆うホトレジストマスクＰＲ５５を形成し、ＢＦ２＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２でイオン注入し、高濃度不純物拡散領域ＰＨＤを形成する。その後ホトレジストマスクＰＲ５５は除去する。
このようにして、低濃度ドレイン領域と高濃度ドレイン領域を有する高電圧トランジスタを含む半導体装置が形成される。その後第１の実施例のＦＩＧ．１Ｎ〜１Ｐに相当する工程を行ない、半導体装置を完成させる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【産業上の利用の可能性】
複数の電圧を取り扱う多電圧半導体装置を簡略化した工程で作成することができる。
2004090983.tif 000003
2004090983.tif 000004
2004090983.tif 000005
2004090983.tif 000006
2004090983.tif 000007
2004090983.tif 000008
2004090983.tif 000009
2004090983.tif 000010
2004090983.tif 000011
2004090983.tif 000012
2004090983.tif 000013
2004090983.tif 000014
【手続補正書】
【提出日】平成17年10月12日(2005.10.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、
（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、
（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、
（ｄ）前記第１および第２のゲート絶縁膜を介して、前記第１および第２の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度、前記第２の領域に前記第１の低濃度より高い第２の低濃度の不純物を添加する工程と、
（ｅ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、
（ｆ）前記第１および第２のゲート絶縁膜の除去後、前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、
を含む半導体装置の製造方法。
【請求項２】
さらに、
（ｇ）前記第１の領域のゲート電極から離れた領域にマスクを介して不純物を添加し、中濃度領域を形成する工程、
を含む請求項１記載の半導体装置の製造方法。
【請求項３】
さらに、
（ｈ）前記工程（ｄ）より後に、前記半導体基板上に補助絶縁膜を堆積し、異方性エッチングを行うことにより、少なくとも前記第２のゲート電極の側壁上にサイドウォールスペーサを形成する工程
を含む請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（ｈ）が、前記第１のゲート電極の側壁上にもサイドウォールスペーサを形成すると共に、前記第１、第２のゲート絶縁膜も異方性エッチングする請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程（ｈ）が、前記補助絶縁膜を堆積した後、前記第１の領域をマスクで覆い異方性エッチングを行い、前記第２のゲート電極の側壁上にサイドウォールスペーサを形成すると共に、第２のゲート絶縁膜も異方性エッチングする請求項３記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）が、前記第１の領域では、前記補助絶縁膜をエッチングした後、前記第１のゲート絶縁膜をエッチングする請求項５の半導体装置の製造方法。
【請求項７】
さらに、
（ｈ）前記工程（ｄ）より後に、前記半導体基板上に補助絶縁膜を堆積し、異方性エッチングを行う工程を有し、
前記工程（ｇ）がマスクを介して前記補助絶縁膜をエッチングしコンタクト用開口を形成した後、不純物を添加し、
前記工程（ｈ）が前記第２のゲート電極の側壁上にサイドウォールスペーサを形成すると共に、前記コンタクト用開口の第２のゲート絶縁膜側壁上にもサイドウォールスペーサを形成し、
前記工程（ｆ）がサイドウォールスペーサで画定された領域に不純物をイオン注入する請求項２記載の半導体装置の製造方法。
【請求項８】
（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、
（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、
（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、
（ｄ）前記第１のゲート絶縁膜を介して、前記第１の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度の不純物を添加する工程と、
（ｅ）前記第２の領域および前記第１の領域のゲート電極から離れた領域に開口を有するマスクを介して不純物を添加し、前記第１の領域に中濃度領域を形成すると共に、前記第２の領域に低濃度領域を形成する工程と、
（ｆ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、
（ｇ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、
を含む半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板表面に形成され、第１および第２の素子領域を画定する素子分離領域と、
第１の素子領域表面に形成された第１の厚さを有する第１のゲート絶縁膜と、
第２の素子領域の表面に形成され、第１の厚さより薄い第２の厚さを有する第２のゲート絶縁膜と、
第１および第２のゲート絶縁膜の上に形成され、第１および第２のゲート電極とその側壁上に形成された第１および第２のサイドウォールスペーサを備えた第１および第２のゲート電極構造と、
第１のゲート電極端部から外側に向かって第１の素子領域内に形成された第１低濃度領域と、
第２のゲート電極端部から外側に向かって第２の素子領域内に形成された第２低濃度領域と、
第１の素子領域内で前記第１の低濃度領域に連続し、前記第１のゲート電極端部から離れて形成された第１の中濃度領域と、
第１、第２の素子領域内で前記第１の中濃度領域および前記第２の低濃度領域に連続して形成された第１および第２の高濃度領域と、
を有し、前記第１のサイドウォールスペーサ下の第１のゲート絶縁膜およびその下の第１の素子領域に添加された不純物の総量と、前記第２のサイドウォールスペーサ下の第２のゲート絶縁膜およびその下の第２の素子領域に添加された不純物の総量とが等しい半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板表面に形成され、第１および第２の素子領域を画定する素子分離領域と、
第１の領域表面に形成された第１の厚さを有する第１のゲート絶縁膜と、
第２の領域の表面に形成され、第１の厚さより薄い第２の厚さを有する第２のゲート絶縁膜と、
第１および第２のゲート絶縁膜の上に形成され、第１および第２のゲート電極とその側壁上に形成された第１および第２のサイドウォールスペーサを備えた第１および第２のゲート電極構造と、
第１のゲート電極端部から外側に向かって第１の素子領域内に形成された第１低濃度領域と、
第２のゲート電極端部から外側に向かって第２の素子領域内に形成された第２低濃度領域と、
第１、第２の領域内で前記第１の低濃度領域および前記第２の低濃度領域に連続して形成された第１および第２の高濃度領域と、
を有し、前記第１のサイドウォールスペーサ下の第１のゲート絶縁膜およびその下の第１の領域に添加された不純物の総量と、前記第２のサイドウォールスペーサ下の第２のゲート絶縁膜およびその下の第２の領域に添加された不純物の総量とが等しく、且つ、前記第１の高濃度領域に添加された不純物の総量から前記第１のサイドウォールスペーサ下の第１の素子領域に添加された不純物の総量を差し引いた量が、前記第２の高濃度領域に添加された不純物の総量から前記第２のサイドウォールスペーサ下の第２の素子領域に添加された不純物の総量を差し引いた量とが等しい半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に第１の破壊電圧（耐圧）を有する高電圧トランジスタと第１の破壊電圧より低い破壊電圧（耐圧）を有する低電圧トランジスタとを同一半導体基板上に有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
高電圧トランジスタにおいては、ソースに対してドレインに高電圧が印加されると共にゲートにも高電圧が印加される。ドレイン接合の耐圧が電源電圧以上必要である。さらに、ドレイン、ゲートに同時に高電圧が印加された時に、衝突電離により生じた逆導電型ホットキャリアが逆導電型基板に流れ込むことにより基板電位が上昇し、バイポーラトランジスタの導通と似た寄生的動作が発生する寄生バイポーラ動作に対しても電源電圧以上の耐圧が要求される。
【０００３】
ドレインの破壊電圧を高めるため、ゲート電極下方の例えばｐ型のチャネル領域と高不純物濃度のｎ+型ドレイン領域との間に低不純物濃度のｎ-型オフセット領域を配置することが広く知られている。この場合、オフセット領域の不純物濃度を下げることによりドレイン接合付近の電界は弱められ、衝突電離の発生も抑制される、しかし、オフセット領域と高不純物濃度のドレイン領域との不純物濃度差が大きくなると、オフセット領域と接する高不純物濃度のドレイン領域の界面近傍で電界が強まり、寄生バイポーラ動作が発生し易くなる。
【０００４】
高不純物濃度のドレイン領域での電界強度を弱めるために、ｐ型チャネル領域とｎ+型高不純物濃度のドレイン領域との間に低濃度のｎ-ー型領域と中濃度のｎ-型領域を介在させる提案もされている（例えば特開平５‐２１８０７０号、特開平６‐２３２１５３号）。
【特許文献１】特開平５‐２１８０７０号公報
【特許文献２】特開平６‐２３２１５３号公報  高電圧トランジスタと共にドレイン耐圧がより低いトランジスタを集積化する場合もある。例えば車両搭載バッテリの電圧をコントロールするため、４０Ｖ台の電圧と１０Ｖ台の電圧を取り扱う要求がある。又、液晶表示装置や有機ＥＬ装置のような表示装置においても、高耐圧トランジスタとドレイン耐圧がより低いトランジスタが要求される。
【０００５】
このような、高電圧を含む複数の電圧を取り扱う多電圧半導体集積回路装置において、どのようにすれば製造工程を簡略化できるかは未だ十分解明されていない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、簡略化された製造工程で製作することのできる多電圧半導体集積回路装置を提供することである。
本発明の他の目的は、多電圧半導体集積回路装置を製造する簡略化された製造方法を提供することである。
【０００７】
本発明のさらに他の目的は、新規な構成を有する多電圧半導体集積回路装置を提供することである。
本発明の他の目的は、同一工程で異なる機能部分を作製することのできる多電圧集積回路装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の１観点によれば、（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、（ｄ）前記第１および第２のゲート絶縁膜を介して、前記第１および第２の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度、前記第２の領域に前記第１の低濃度より高い第２の低濃度の不純物を添加する工程と、（ｅ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、（ｆ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、を含む半導体装置の製造方法が提供される。
【０００９】
本発明の他の観点によれば、半導体基板と、前記半導体基板表面に形成され、第１および第２の素子領域を画定する素子分離領域と、第１の領域表面に形成された第１の厚さを有する第１のゲート絶縁膜と、第２の領域の表面に形成され、第１の厚さより薄い第２の厚さを有する第２のゲート絶縁膜と、第１および第２のゲート絶縁膜の上に形成され、第１および第２のゲート電極とその側壁上に形成された第１および第２のサイドウォールスペーサを備えた第１および第２のゲート電極構造と、第１のゲート電極端部から外側に向かって第１の素子領域内に形成された第１低濃度領域と、第２のゲート電極端部から外側に向かって第２の素子領域内に形成された第２低濃度領域と、第１の領域内で前記第１の低濃度領域に連続し、前記第１のゲート電極端部から離れて形成された第１の中濃度領域と、第１、第２の領域内で前記第１の中濃度領域および前記第２の低濃度領域に連続して形成された第１および第２の高濃度領域と、を有し、前記第１のサイドウォールスペーサ下の第１のゲート絶縁膜およびその下の第１の領域に添加された不純物の総量と、前記第２のサイドウォールスペーサ下の第２のゲート絶縁膜およびその下の第２の領域に添加された不純物の総量とが等しい半導体装置が提供される。
本発明のさらに他の観点によれば、半導体基板と、前記半導体基板表面に形成され、第１および第２の素子領域を画定する素子分離領域と、第１の領域表面に形成された第１の厚さを有する第１のゲート絶縁膜と、第２の領域の表面に形成され、第１の厚さより薄い第２の厚さを有する第２のゲート絶縁膜と、第１および第２のゲート絶縁膜の上に形成され、第１および第２のゲート電極とその側壁上に形成された第１および第２のサイドウォールスペーサを備えた第１および第２のゲート電極構造と、第１のゲート電極端部から外側に向かって第１の素子領域内に形成された第１低濃度領域と、第２のゲート電極端部から外側に向かって第２の素子領域内に形成された第２低濃度領域と、第１、第２の領域内で前記第１の低濃度領域および前記第２の低濃度領域に連続して形成された第１および第２の高濃度領域と、を有し、前記第１のサイドウォールスペーサ下の第１のゲート絶縁膜およびその下の第１の領域に添加された不純物の総量と、前記第２のサイドウォールスペーサ下の第２のゲート絶縁膜およびその下の第２の領域に添加された不純物の総量とが等しい半導体装置が提供される。
【発明の効果】
【００１０】
複数の電圧を取り扱う多電圧半導体装置を簡略化した工程で作成することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を説明する。
ＦＩＧ．１Ａ〜１Ｐは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す。
【００１２】
ＦＩＧ．１Ａに示すように、半導体基板１０の表面にシャロートレンチアイソレーション（ＳＴＩ）により、素子分離領域１１を形成する。なお、ＳＴＩに代え、局所酸化（ＬＯＣＯＳ）を用いてもよい。素子分離領域１１で画定された活性領域に、所望のウエル領域を形成するためのイオン注入を行なう。
【００１３】
図示の構成においては、ｎチャネル低電圧トランジスタ（Ｎ‐ＬＶ）を形成するためのｐウエルＰＷ１、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ）を形成するためのｎウエルＮＷ１、ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ）を形成するためのｐウエルＰＷ２、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ）を形成するためのｎウエルＮＷ２が示されている。各ウエル内には、必要なチャネルストップ領域、閾値調整領域も形成される。
【００１４】
ＦＩＧ．１Ｂに示すように、高電圧トランジスタのゲート絶縁膜を形成するため、例えば１０００℃で半導体基板１０表面の熱酸化を行うことにより、活性領域表面上に厚さ６０ｎｍの厚いゲート絶縁膜１２を形成する。
【００１５】
ＦＩＧ．１Ｃに示すように、高電圧トランジスタ領域をホトレジストマスクＰＲ１１で覆い、低電圧トランジスタ領域のゲート絶縁膜１２をエッチングして除去する。その後ホトレジストマスクＰＲ１１は除去する。
【００１６】
ＦＩＧ．１Ｄに示すように、半導体基板１０表面を８００℃で熱酸化し、低電圧トランジスタ領域表面に厚さ７ｎｍの薄いゲート絶縁膜１４を形成する。なお、この熱酸化により厚いゲート絶縁膜１２も若干成長し、ゲート絶縁膜１２ｘとなる。
【００１７】
ＦＩＧ１Ｅに示すように、ゲート絶縁膜１２ｘ、１４上に５３０℃で、燐（Ｐ）を０．１×１０21ｃｍ-3ドーピングした、厚さ９０ｎｍのアモルファスシリコン層を堆積する。ドープドアモルファスシリコン層を堆積する代りに、ノンドープドアモルファスシリコン層を堆積し、その後ｎチャネルトランジスタ用、ｐチャネルトランジスタ用にｎ型およびｐ型不純物をレジストマスクを用いて別にイオン注入してもよい。
【００１８】
アモルファスシリコン層をパターニングし、ゲート長０．３４μｍの低電圧トランジスタ用ゲート電極ＮＧ１、ＰＧ１及びゲート長２．０μｍの高電圧トランジスタ用ゲート電極ＮＧ２、ＰＧ２を作成する。
【００１９】
ＦＩＧ．１Ｆに示すように、ｐチャネルトランジスタ領域Ｐ−ＬＶ、Ｐ−ＨＶを覆うホトレジストマスクＰＲ１２を形成する。ｎチャネルトランジスタ領域Ｎ−ＬＶ、Ｎ−ＨＶに対し、厚さの異なるゲート絶縁膜１４，１２ｘを介してＰ+イオンを加速エネルギ２０ｋｅＶ、ドーズ量４×１０13ｃｍ-2でイオン注入する。その後、ホトレジストマスクＰＲ１２は除去する。
【００２０】
ＦＩＧ．２Ａは、シミュレーションで求めた、同一加速エネルギ２０ｋｅＶ、同一ドーズ量４×１０13ｃｍ-2で２つのトランジスタ領域にイオン注入された燐（Ｐ）の基板深さ方向の濃度分布を示すグラフである。低電圧トランジスタのゲート酸化膜は、厚さ７ｎｍ、高電圧トランジスタのゲート酸化膜は厚さ６０ｎｍとした。横軸は基板の深さ方向の位置を示し、０がシリコン基板表面を示す。厚さの異なる酸化膜は、横軸のマイナス方向に形成されている。
【００２１】
低電圧トランジスタ領域Ｎ−ＬＶにおいては、ゲート絶縁膜が７ｎｍと薄いため、Ｐ濃度はシリコン基板表面すぐ下で約１０19ｃｍ-3のピークを形成し、比較的高濃度に分布する。高電圧トランジスタ領域Ｎ−ＨＶにおいては、厚さ６０ｎｍのゲート絶縁膜中に約１０19ｃｍ-3の不純物濃度のピークが形成され、シリコン基板表面に達する時には不純物濃度は約２桁低下している。深さの増加と共にＰ濃度はさらに減少する。
【００２２】
低電圧トランジスタ領域Ｎ−ＬＶ、高電圧トランジスタ領域Ｎ‐ＨＶ共に、酸化シリコン層で覆われたシリコン基板であり、酸化シリコン層に注入された不純物の量とシリコン基板に注入された不純物の量の和は、両領域で等しい。
【００２３】
このようにして、同一イオン注入により、低電圧トランジスタ領域Ｎ‐ＬＶにおいては比較的高い不純物濃度分布Ｐ１が得られ、高電圧トランジスタ領域Ｎ−ＨＶにおいては相対的に低い不純物濃度分布Ｐ２が得られる。このようにして、低電圧および高電圧ｎチャネルトランジスタ領域にそれぞれ適した低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を形成する。
【００２４】
ＦＩＧ．１Ｇに示すように、高電圧トランジスタ領域Ｎ−ＨＶの中濃度不純物拡散領域を形成する領域に開口を有するホトレジストマスクＰＲ１３を形成し、Ｐ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入し、中濃度不純物拡散領域ＮＭＤを作成する。その後ホトレジストマスクＰＲ１３は除去する。
【００２５】
ＦＩＧ．１Ｈに示すように、ｐチャネルトランジスタ領域Ｐ−ＬＶ、Ｐ−ＨＶを露出するホトレジストマスクＰＲ１４を形成し、薄いゲート絶縁膜１４、厚いゲート絶縁膜１２ｘを介してＢＦ2+イオンを加速エネルギ３５ｋｅＶ、ドーズ量３×１０13ｃｍ-2でイオン注入する。その後ホトレジストマスクＰＲ１４は除去する。ＦＩＧ．１Ｆのイオン注入同様、薄いゲート絶縁膜１４を介して低電圧ドランジスタ領域Ｐ−ＬＶにイオン注入されたＢは、比較的高濃度の低濃度不純物拡散領域ＰＬＤ１を形成し、厚いゲート絶縁膜１２ｘを介してイオン注入されたＢは、比較的低い不純物濃度の低濃度不純物拡散領域ＰＬＤ２を形成する。
【００２６】
ＦＩＧ．１Ｉに示すように、ｐチャネル高電圧トランジスタ領域Ｐ−ＨＶの中濃度不純物拡散領域に開口を有するホトレジストマスクＰＲ１５を作成し、Ｂ＋イオンを加速エネルギ４５ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイオン注入し、中濃度不純物拡散領域ＰＭＤを形成する。その後ホトレジストマスクＰＲ１５は除去する。
【００２７】
なお、ＦＩＧ．１Ｇ、１Ｉの中濃度不純物拡散領域形成用イオン注入は、シリコン基板表面を露出した後に行なうこともできる。
ＦＩＧ．１Ｊに示すように、基板を８００℃に加熱し、熱−化学気相堆積（ＣＶＤ）により、厚さ約１２０ｎｍの酸化シリコン層１６を堆積する。熱ＣＶＤにより、ゲート電極側壁上にもカバレージ良く酸化シリコン層１６が形成される。
【００２８】
ＦＩＧ．１Ｋに示すように、基板表面全面に対しリアクティブイオンエッチング（ＲＩＥ）を行ない、平坦部の酸化シリコン層１６、ゲート絶縁膜１２ｘ、１４を、厚さ１２０ｎｍ＋６０ｎｍ＝１８０ｎｍ分エッチングする。ゲート電極Ｇの側壁上にサイドウォールスペーサ１６ｘが形成され、ゲート電極Ｇ、サイドウォールスペーサ１６ｘの下方にゲート絶縁膜１２ｘ、１４が残る。
【００２９】
ＦＩＧ．１Ｌに示すように、ｎチャネルトランジスタ領域の高濃度不純物拡散領域を形成する領域に開口を有するホトレジストマスクＰＲ１６を形成する。低電圧トランジスタ領域Ｎ‐ＬＶにおいては、全トランジスタ領域が開口内に露出される。高電圧トランジスタ領域Ｎ−ＨＶにおいては、ゲート電極から中濃度不純物拡散領域を形成する領域上にホトレジストマスクＰＲ１６が形成され、高濃度不純物拡散領域を形成する領域にのみ開口が形成される。
【００３０】
ホトレジストマスクＰＲ１６及びゲート電極とサイドウォールスペーサをマスクとし、Ａｓ+イオンを加速エネルギ３０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入し、高濃度不純物拡散領域ＮＨＤを形成する。その後ホトレジストマスクＰＲ１６は除去する。
【００３１】
高電圧トランジスタ領域Ｎ−ＨＶにおいては、ゲート電極端部から低濃度不純物拡散領域ＮＬＤ、中濃度不純物拡散領域ＮＭＤを介して高濃度不純物拡散領域ＮＨＤが形成される。
【００３２】
ＦＩＧ．１Ｍに示すように、ｐチャネルトランジスタ領域の高濃度不純物拡散領域に開口を有するホトレジストマスクＰＲ１７を形成する。ＢＦ2+イオンを加速エネルギ２０ｋｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入し、高濃度不純物拡散領域ＰＨＤを形成する。その後ホトレジストマスクＰＲ１７は除去する。
【００３３】
高電圧トランジスタ領域Ｐ−ＨＶにおいては、ゲート電極端部から低濃度不純物拡散領域ＰＬＤ、中濃度不純物拡散領域ＰＭＤを介して高濃度不純物拡散領域ＰＨＤが形成される。
【００３４】
このようにして、中濃度不純物拡散領域、高濃度不純物拡散領域をマスクを用いたイオン注入で形成することにより、所望の濃度、寸法の低濃度不純物拡散領域、中濃度不純物拡散領域を形成することができる。
【００３５】
ＦＩＧ．１Ｎに示すように、ゲート電極を覆って酸化シリコン層１８をＣＶＤにより堆積し、化学機械研磨（ＣＭＰ）を行って表面を平坦化する。
ＦＩＧ．１Ｏに示すように、レジストマスクを用いて酸化シリコン層１８にコンタクトホール１９を開口する。
【００３６】
ＦＩＧ．１Ｐに示すように、コンタクトホール内に例えばＴｉ層、ＴｉＮ層、Ｗ層を堆積し、酸化シリコン層１８上の不要な金属層をＣＭＰ等により除去し、コンタクトホール内にタングステンプラグ２０を形成する。その後酸化シリコン層１８表面上にアルミニウム配線層を堆積し、レジストパターンを用いてパターニングすることによりアルミニウム配線２１を形成する。その後、必要に応じて層間絶縁膜、配線を繰り返し作成し、多層配線を形成する。
【００３７】
ＦＩＧ．２Ｂ、２Ｃは、第１の実施例に従って作成される高電圧トランジスタの特性をシミュレーションによって求めたものである。ＦＩＧ．２Ｂがゲート電圧ＶG＝０Ｖのオフ時の特性を示し、ＦＩＧ．２Ｃがゲート電圧ＶG＝２５Ｖのオン時の特性を示す。横軸がドレイン電圧Ｖｄを示し、縦軸がドレイン電流Ｉｄを示す。ＦＩＧ．２Ｂにおいては、縦軸は対数目盛である。
【００３８】
なお、実施例の特性と共に、比較例の特性も合わせて示す。比較例は、ゲート電極パターニングと共にゲート絶縁膜も除去し、シリコン基板表面に直接Ｐ+イオンを加速エネルギ２０ｋｅＶ、ドーズ量２ｘ１０12ｃｍ-2でイオン注入し、低濃度不純物拡散領域を形成し、Ｐ+イオンを加速エネルギ２０ｋｅＶ、ドーズ量２ｘ１０12ｃｍ-2でイオン注入し、中濃度不純物拡散領域を形成したものである。高濃度不純物拡散領域は、第１の実施例同様に形成した。
【００３９】
第１の実施例においては、製造工程が簡略化されているが、比較例とほぼ同等の性能が得られていることが分る。グラフにおいては、第１の実施例の方が優れた特性を示す様に見えるが、条件の設定によるものであり有意な差ではないであろう。
【００４０】
ＦＩＧｓ．３Ａ〜３Ｄは、第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。先ず第１の実施例同様、ＦＩＧｓ．１Ａ〜１Ｅの工程を行い、厚さの異なるゲート絶縁膜上のゲート電極をパターニングする。
【００４１】
ＦＩＧ．３Ａに示すように、ｎチャネル高電圧トランジスタ領域Ｎ−ＨＶに開口を有するホトレジストマスクＰＲ２２を形成する。高電圧トランジスタ領域に所望の低濃度不純物拡散領域ＮＬＤ１を形成するためＰ+イオンを加速エネルギ１００ｋｅＶ、ドーズ量１．３×１０12ｃｍ-2でイオン注入する。その後ホトレジストマスクＰＲ２２は除去する。
【００４２】
ＦＩＧ．３Ｂに示すように、ｎチャネル低電圧トランジスタ領域Ｎ−ＬＶ及びｎチャネル高電圧トランジスタ領域Ｎ−ＨＶの中濃度不純物拡散領域に開口を有するホトレジストマスクＰＲ２３を作成する。ホトレジストマスクＰＲ２３をマスクとし、低電圧トランジスタ領域Ｎ−ＬＶの低濃度領域ＮＬＤ２及び高電圧トランジスタ領域Ｎ−ＨＶに低濃度不純物領域とオーバーラップする中濃度不純物拡散領域ＮＭＤを形成するため、Ｐ+イオンを加速エネルギ２０ｋｅＶ、ドーズ量４ｘ１０13ｃｍ-2でイオン注入する。高電圧トランジスタ領域の低濃度不純物拡散領域は、その不純物濃度を自由に決定できるため、所望の低濃度を選択することができる。
【００４３】
ＦＩＧ．３Ｃに示すように、ｐチャネル高電圧トランジスタ領域Ｐ−ＨＶを開口するホトレジストマスクＰＲ２４を形成し、Ｂ+イオンを加速エネルギ４５ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイオン注入し、低濃度不純物拡散領域ＰＬＤ１を形成する。その後ホトレジストマスクＰＲ２４は除去する。
【００４４】
ＦＩＧ．３Ｄに示すように、ｐチャネル低電圧トランジスタ領域Ｐ−ＬＶの全領域及びｐチャネル高電圧トランジスタ領域Ｐ−ＨＶの中濃度不純物拡散領域を開口するホトレジストマスクＰＲ２５を形成し、ＢＦ2+イオンを加速エネルギ３５ｋｅＶ、ドーズ量３×１０13ｃｍ-2でイオン注入し、低電圧トランジスタの低濃度不純物拡散領域ＰＬＤ２及び高電圧トランジスタ中濃度不純物拡散領域ＰＭＤを形成する。その後、酸化シリコン層を堆積するＦＩＧ．１Ｊ以下の工程を第１の実施例同様に行い半導体装置を完成させる。
【００４５】
第２の実施例によれば、低電圧トランジスタの低濃度領域と高電圧トランジスタの中濃度領域が同一イオン注入工程により形成される。高電圧トランジスタの低濃度領域はその条件を自由に選択できるため、低濃度不純物領域の設計の自由度が向上する。
【００４６】
第１の実施例においては、サイドウォールスペーサ形成と同時にゲート絶縁膜のエッチングも行なった。厚さの異なるゲート絶縁膜のエッチングを行なう際、ゲート絶縁膜の薄い低電圧トランジスタ領域においてはオーバーエッチングを行なうことになる。低電圧トランジスタの特性がオーバーエッチングの影響を受ける可能性がある。絶縁膜の厚さが大きい程、オーバーエッチングの影響も大きくなる。
【００４７】
ＦＩＧｓ．４Ａ〜４Ｅは、第３の実施例による半導体装置の製造方法の主要工程を示す。
ＦＩＧ．４Ａに示す構造を、ＦＩＧ１Ａ〜１Ｅ同様の工程により得る。但し、本実施例においては、先ず１０００℃の熱酸化により厚さ１２０ｎｍの厚いゲート絶縁膜を形成し、その後１０５０℃の熱酸化により厚さ９ｎｍの薄いゲート絶縁膜１４を形成する。このようにして、第１の実施例より厚いゲート絶縁膜１２ｘ、１４が得られる。ゲート絶縁膜の厚さの差は、１２０−９＝１１１ｎｍと増大している。ゲート電極Ｇは、厚さ１２０ｎｍのシリコン層と、厚さ１００ｎｍのＷＳｉ層との積層から形成する。低電圧トランジスタのゲート電極は０．６μｍのゲート長、高電圧トランジスタのゲート電極は２．０μｍのゲート長とする。
【００４８】
ＦＩＧ．４Ｂに示すように、Ｐ+イオンを加速エネルギ６０ｋｅＶ、ドーズ量３×１０13ｃｍ-2でイオン注入し、低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を形成する。中濃度不純物拡散領域に対してはＰ+イオンを加速エネルギ１２０ｋｅＶでイオン注入する。ドーズ量は所望の特性によって定めればよい。
【００４９】
ｐチャネルトランジスタ領域に対しては、ＢＦ2+イオンを加速エネルギ６０ｋｅＶ、ドーズ量８×１０13ｃｍ-2でイオン注入し、低濃度領域ＰＬＤ１、ＰＬＤ２を形成する。高電圧トランジスタの中濃度領域に対しては、Ｂ+イオンを加速エネルギ１２０ｋｅＶでイオン注入する。ドーズ量は所望の特性により定める。その後、８００℃の熱ＣＶＤにより厚さ１５０ｎｍの酸化シリコン層１６を形成する。
【００５０】
高電圧トランジスタ領域を覆うホトレジストマスクＰＲ３６を形成し、低電圧トランジスタ領域にＲＩＥを行い、サイドウォールスペーサ１６ｘを作成する。高電圧トランジスタ領域においては、ゲート電極及び基板表面を酸化シリコン層１６が覆ったままである。その後ホトレジストマスクＰＲ３６は除去する。
【００５１】
ＦＩＧ．４Ｃに示すように、高電圧トランジスタ領域のコンタクト領域に開口を有するホトレジストマスクＰＲ３７を形成し、酸化シリコン層１６及びゲート絶縁膜１２ｘのエッチングを行い、シリコン基板表面を露出する。その後ホトレジストマスクＰＲ３７は除去する。
【００５２】
ＦＩＧ．４Ｄに示すように、ｎチャネルトランジスタ領域を開口するホトレジストマスクＰＲ３８を形成し、Ａｓ+イオンを加速エネルギ７０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注入し、高濃度不純物拡散領域ＮＨＤを形成する。その後ホトレジストマスクＰＲ３８は除去する。
【００５３】
ＦＩＧ．４Ｅに示すように、ｐチャネルトランジスタ領域を開口するホトレジストマスクＰＲ３９を作成し、ＢＦ2+イオンを加速エネルギ６０ｋｅＶ、ドーズ量３．５×１０15ｃｍ-2でイオン注入し、高濃度不純物拡散領域ＰＨＤを形成する。その後ホトレジストマスクＰＲ３９は除去する。その後、ＦＩＧ．１Ｎ以下の工程を第１の実施例同様行い、半導体装置を完成する。
【００５４】
第３の実施例によれば、サイドウォールスペーサを形成するためのＲＩＥにおいては、低電圧トランジスタ領域で必要な量のエッチングのみを行なえばよく、オーバーエッチングによる影響を抑制することが可能となる。なお、低濃度及び中濃度不純物領域形成用イオン注入は、厚くなったゲート絶縁膜の厚さに合わせて加速エネルギが増大され、厚いゲート絶縁膜を介してもイオン注入された不純物がシリコン基板に到達するように選択されている。
【００５５】
ＦＩＧｓ．５Ａ〜５Ｈは、第４の実施例による半導体装置の製造方法の主要工程を示す。第３の実施例同様の工程により、厚さの異なるゲート絶縁膜、シリコン層とシリサイド層との積層からなるゲート電極を作成する。
【００５６】
ＦＩＧ．５Ａに示すように、ｎチャネルトランジスタ領域を開口するホトレジストマスクＰＲ４２を形成し、Ｐ+イオンを加速エネルギ６０ｋｅＶ、ドーズ量３×１０13ｃｍ-2でイオン注入し、低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を作成する。その後ホトレジストマスクＰＲ４２は除去する。
【００５７】
ＦＩＧ．５Ｂに示すように、ｎチャネル高電圧トランジスタのソース領域及び中濃度ドレイン領域を開口するホトレジストマスクＰＲ４３を形成し、ゲート絶縁膜１２をエッチングする。Ｐ+イオンを加速エネルギ２０ｋｅＶでイオン注入する。ドーズ量は所望の特性により定める。厚いゲート絶縁膜１２ｘが選択的に除去される。２回のＰ+イオンのイオン注入により、中濃度不純物拡散領域ＮＭＤが形成される。その後ホトレジストマスクＰＲ４３は除去する。
【００５８】
ＦＩＧ．５Ｃに示すように、ｐチャネルトランジスタ領域を開口するホトレジストマスクＰＲ４４を形成し、ＢＦ2+イオンを加速エネルギ６０ｋｅＶ、ドーズ量８×１０13ｃｍ-2でイオン注入し、低濃度不純物拡散領域ＰＬＤ１、ＰＬＤ２を形成する。その後ホトレジストマスクＰＲ４４は除去する。
【００５９】
ＦＩＧ．５Ｄに示すように、ｐチャネル高電圧トランジスタのソース領域、中濃度ドレイン領域を開口するホトレジストマスクＰＲ４５を形成し、ゲート絶縁膜１２をエッチングする。さらに、Ｂ+イオンを加速エネルギ１０ｋｅＶでイオン注入する。ドーズ量は特性に応じて選択する。２回のイオン注入により、中濃度不純物拡散領域ＰＭＤが形成される。その後ホトレジストマスクＰＲ４５は除去する。
【００６０】
ＦＩＧ．５Ｅに示すように、８００℃の基板温度で酸化シリコン層１６を熱ＣＶＤで形成し、厚さ１５０ｎｍの酸化シリコン層１６を形成する。
ＦＩＧ．５Ｆに示すように、ＲＩＥを行うことにより、酸化シリコン層１６及び薄いゲート絶縁膜１４のエッチングを行なう。低電圧トランジスタ領域においては、サイドウォールスペーサ１６ｘを形成すると共に薄いゲート絶縁膜１４をエッチングするＲＩＥが行われる。高電圧トランジスタ領域においては、中濃度ドレイン領域に対する開口が酸化シリコン層１６に既に形成されており、その開口の側壁上にサイドウォールスペーサ１６ｙが形成される。
【００６１】
低電圧トランジスタ領域においてオーバーエッチングする必要が無い。高電圧トランジスタ領域においては、中濃度ドレイン領域の上にサイドウォールスペーサ１６ｙが形成され、残った開口が高濃度ドレイン領域を画定できる。
【００６２】
ＦＩＧ．５Ｇに示すように、ｎチャネルトランジスタ領域を開口するホトレジストマスクＰＲ４６を形成し、Ａｓ+イオンを加速エネルギ７０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注入し、高濃度不純物拡散領域ＮＨＤを形成する。ホトレジストマスクＰＲ４６はその後除去する。
【００６３】
ＦＩＧ．５Ｈに示すように、ｐチャネルトランジスタ領域に開口を有するホトレジストマスクＰＲ４７を形成し、ＢＦ2+イオンを加速エネルギ６０ｋｅＶ、ドーズ量３．５×１０15ｃｍ-2でイオン注入し、高濃度不純物拡散領域ＰＨＤを形成する。その後ホトレジストマスクＰＲ４７は除去する。
【００６４】
第４の実施例においては、中濃度不純物拡散領域形成用マスクを利用して厚いゲート絶縁膜をエッチングした。低電圧トランジスタのゲート電極用サイドウォールスペーサを形成する工程によって、同時に高電圧トランジスタの中濃度不純物拡散領域上にもサイドウォールスペーサが形成される。このため、高濃度不純物拡散領域形成用のマスク精度が緩和される。
【００６５】
以上の実施例においては、高電圧トランジスタのドレイン領域を低濃度不純物拡散領域、中濃度不純物拡散領域、高濃度不純物拡散領域の３段階で形成した。所望の特性によっては、低濃度と高濃度の２段階の不純物拡散領域で形成する場合もある。
【００６６】
ＦＩＧｓ．６Ａ〜６Ｅは、第５の実施例による半導体装置の製造方法の主要工程を示す。
ＦＩＧ．６Ａは、ＦＩＧ．１Ｆに対応する工程である。ＦＩＧｓ．１Ａ〜１Ｅに示す工程を行い、厚さの異なるゲート絶縁膜１２ｘ、１４及びゲート電極Ｇを作成する。ｎチャネルトランジスタ領域に開口を有するホトレジストマスクＰＲ５２を形成し、Ｐ+イオンを加速エネルギ２０ｋｅＶ、ドーズ量４×１０13ｃｍ-2でイオン注入し、低濃度不純物拡散領域ＮＬＤ１、ＮＬＤ２を形成する。その後ホトレジストマスクＰＲ５２は除去する。
【００６７】
ＦＩＧ．６Ｂに示すように、ｐチャネルトランジスタ領域に開口を有するホトレジストマスクＰＲ５３を形成し、ＢＦ2+イオンを加速エネルギ３５ｋｅＶ、ドーズ量３×１０13ｃｍ-2でイオン注入し、低濃度不純物拡散領域ＰＬＤ１、ＰＬＤ２を形成する。その後ホトレジストマスクＰＲ５３は除去する。
【００６８】
第１の実施例同様、厚いゲート絶縁膜１２ｘ、薄いゲート絶縁膜１４を介して同一のイオン注入を行うことにより、低電圧トランジスタ領域に比較的不純物濃度の高い低濃度不純物拡散領域ＮＬＤ１、ＰＬＤ１を形成し、高電圧トランジスタ領域に比較的不純物濃度の低い低濃度不純物拡散領域ＮＬＤ２、ＰＬＤ２を形成することができる。
【００６９】
ＦＩＧ．６Ｃに示すように、基板温度８００℃の熱ＣＶＤにより厚さ１２０ｎｍの酸化シリコン層１６を形成し、ＲＩＥを行うことによりサイドウォールスペーサ１６ｘを形成する。ゲート絶縁膜１２ｘ、１４も同時にエッチングする。
【００７０】
ＦＩＧ．６Ｄに示すように、ｐチャネルトランジスタ領域及び高電圧ｎチャネルトランジスタ領域の低濃度ドレイン領域を覆うホトレジストマスクＰＲ５４を形成し、Ａｓ+イオンを加速エネルギ３０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入し、高濃度不純物拡散領域ＮＨＤを形成する。その後ホトレジストマスクＰＲ５４は除去する。
【００７１】
ＦＩＧ．６Ｅに示すように、ｎチャネルトランジスタ領域及び高電圧ｐチャネルトランジスタ領域の低濃度ドレイン領域を覆うホトレジストマスクＰＲ５５を形成し、ＢＦ2+イオンを加速エネルギ２０ｋｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入し、高濃度不純物拡散領域ＰＨＤを形成する。その後ホトレジストマスクＰＲ５５は除去する。
【００７２】
このようにして、低濃度ドレイン領域と高濃度ドレイン領域を有する高電圧トランジスタを含む半導体装置が形成される。その後第１の実施例のＦＩＧ．１Ｎ〜１Ｐに相当する工程を行ない、半導体装置を完成させる。
【００７３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００７４】
【図１】ＦＩＧｓ．１Ａ〜１Ｆは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図２】ＦＩＧｓ．１Ｇ〜１Ｊは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図３】ＦＩＧｓ．１Ｋ〜１Ｎは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図４】ＦＩＧｓ．１Ｏ〜１Ｐは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図５】ＦＩＧｓ．２Ａ〜２Ｃは、ＦＩＧ．１Ｆの工程で同時に作成される２種類の不純物拡散領域の不純物濃度分布を示すグラフ、および作成される高電圧トランジスタのオフ時およびオン時のドレイン電流対ドレイン電圧の関係を示すグラフである。
【図６】ＦＩＧｓ．３Ａ〜３Ｄは、本発明の第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図７】ＦＩＧｓ．４Ａ〜４Ｃは、本発明の第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図８】ＦＩＧｓ．４Ｄ〜４Ｅは、本発明の第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図９】ＦＩＧｓ．５Ａ〜５Ｄは、本発明の第４の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図１０】ＦＩＧｓ．５Ｅ〜５Ｈは、本発明の第４の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図１１】ＦＩＧｓ．６Ａ〜６Ｃは本発明の第５の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図１２】ＦＩＧｓ．６Ｄ〜６Ｅは本発明の第５の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【国際調査報告】
2004090983.tif 000015
2004090983.tif 000016
2004090983.tif 000017
2004090983.tif 000018