(57)【要約】本発明のスイッチング素子は、電気化学反応に用いられる金属イオンが伝導するためのイオン伝導体と、イオン伝導体に接して、所定の距離だけ離れて設けられた第１の電極および第２の電極と、イオン伝導体に接して設けられた第３の電極とを有する構成である。オン状態に遷移させる電圧が第３の電極に印加されると、第１の電極および第２の電極の間に金属イオンによる金属を析出させて第１の電極および第２の電極を電気的に接続する。また、オフ状態に遷移させる電圧が第３の電極に印加されると、析出した金属を溶解させて第１の電極および第２の電極の電気的接続を切る。
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【特許請求の範囲】
【請求項１】
金属イオンが伝導可能なイオン伝導体と、
前記イオン伝導体に接して配置された第１の電極および第２の電極と、
前記イオン伝導体に接して配置され、前記金属イオンを含む第３の電極とを備え、
前記第１の電極と前記第２の電極の電極間距離をＬ１とし、該第１の電極と前記第３の電極の電極間距離をＬ２とし、該第２の電極と該第３の電極の電極間距離をＬ３とすると、
Ｌ１＜Ｌ２×２  かつ  Ｌ１＜Ｌ３×２
の式の条件を満たすスイッチング素子。
【請求項２】
前記第１の電極と前記第２の電極の電極間距離が０．５μｍ以下である請求項１記載のスイッチング素子。
【請求項３】
絶縁膜で覆われた基板または絶縁性の基板上に形成されたスイッチング素子であって、
金属イオンが伝導可能なイオン伝導体と、
前記イオン伝導体に接して配置された第１の電極および第２の電極と、
前記イオン伝導体に接して配置され、電気化学反応により前記イオン伝導体中に溶解する金属を含む第３の電極とを備え、
前記第１の電極と前記第２の電極の電極間距離をＬ１とし、該第１の電極と前記第３の電極の電極間距離をＬ２とし、該第２の電極と該第３の電極の電極間距離をＬ３とすると、
Ｌ１＜Ｌ２×２  かつ  Ｌ１＜Ｌ３×２
の式の条件を満たすスイッチング素子。
【請求項４】
前記第１の電極および前記第２の電極が前記基板上に離間配置され、該第１の電極と該第２の電極の電極間距離が０．５μｍ以下であり、
前記イオン伝導体が前記第１の電極および前記第２の電極を覆うように配置され、
前記第３の電極が前記イオン伝導体上に配置された請求項３記載のスイッチング素子。
【請求項５】
前記第３の電極が前記基板上に配置され、
前記イオン伝導体が前記第３の電極上に配置され、
前記第１の電極および前記第２の電極が前記イオン伝導体上に離間配置され、該第１の電極と該第２の電極の電極間距離が０．５μｍ以下である請求項３記載のスイッチング素子。
【請求項６】
前記第１の電極が前記基板上に配置され、
前記イオン伝導体が前記第１の電極上に配置され、
前記第２の電極および前記第３の電極が前記イオン伝導体上に配置され、該第１の電極と該第２の電極の電極間距離が前記イオン伝導体の膜厚以上である請求項３記載のスイッチング素子。
【請求項７】
前記第３の電極に電圧が印加されることにより、前記第１の電極と前記第２の電極の間の電気特性が制御される請求項１から６のいずれか１項に記載のスイッチング素子。
【請求項８】
前記電気特性が導電率である請求項７に記載のスイッチング素子。
【請求項９】
前記第１の電極および前記第２の電極の少なくとも１つの電極に対して前記第３の電極に正の電圧が印加されることにより、該第１の電極と該第２の電極の間が電気的に接続された状態のオン状態が形成され、
前記第１の電極および前記第２の電極の少なくとも１つの電極に対して前記第３の電極に負の電圧が印加されることにより、該第１の電極と該第２の電極の間が絶縁された状態のオフ状態が形成される請求項１から６のいずれか１項に記載のスイッチング素子。
【請求項１０】
前記第２の電極が電気化学反応により前記イオン伝導体中に溶解する金属を含む請求項１から６のいずれか１項に記載のスイッチング素子。
【請求項１１】
前記第１の電極に対して前記第２の電極に正の電圧が印加される、または前記第１の電極および前記第２の電極の少なくとも１つの電極に対して前記第３の電極に正の電圧が印加されることにより、該第１の電極と該第２の電極の間が電気的に接続された状態のオン状態が形成され、
前記第１の電極に対して前記第２の電極に負の電圧が印加される、または前記第１の電極および前記第２の電極の少なくとも１つの電極に対して前記第３の電極に負の電圧が印加されることにより、該第１の電極と該第２の電極の間が絶縁された状態のオフ状態が形成される請求項１０記載のスイッチング素子。
【請求項１２】
前記第１の電極、前記第２の電極および前記第３の電極のうち少なくとも１つの電極において、前記イオン伝導体に接する面に先鋭部を有する請求項１から６のいずれか１項に記載のスイッチング素子。
【請求項１３】
前記イオン伝導体が、元素の周期律表における６Ｂ族を含むカルコゲナイド材料、金属イオン性ガラス、または金属イオン性非晶質半導体である請求項１から６のいずれか１項に記載のスイッチング素子。
【請求項１４】
前記イオン伝導体と前記第３の電極の組み合わせが、硫化銅と銅、または硫化銀と銀の組み合わせであり、
前記第１の電極および前記第２の電極において、前記イオン伝導体と接する部分が、白金、アルミニウム、金、チタン、タングステン、バナジウム、ニオブ、タンタル、クロム、もしくはモリブデン、これらの金属の窒化物、またはこれらの金属のシリサイド、あるいはこれらの物質の組み合わせを含むものである請求項１から６のいずれか１項に記載のスイッチング素子。
【請求項１５】
前記イオン伝導体と前記第３の電極および前記第２の電極との組み合わせが、硫化銅と銅、または硫化銀と銀の組み合わせであり、
前記第３の電極において、前記イオン伝導体と接する部分が、白金、アルミニウム、金、チタン、タングステン、バナジウム、ニオブ、タンタル、クロム、もしくはモリブデン、これらの金属の窒化物、またはこれらの金属のシリサイド、あるいはこれらの物質の組み合わせを含むものである請求項１０に記載のスイッチング素子。
【請求項１６】
前記イオン伝導体が電解液である請求項１から６のいずれか１項に記載のスイッチング素子。
【請求項１７】
請求項７記載のスイッチング素子を用いた、スイッチング素子の駆動方法であって、
前記第３の電極に印加する電圧および／または電圧印加時間によって前記電気特性を制御する、スイッチング素子の駆動方法。
【請求項１８】
請求項９に記載のスイッチング素子を用いた、スイッチング素子の駆動方法であって、
前記オン状態と前記オフ状態とを前記第３の電極に印加する電圧の極性により切り替え、該第３の電極への電圧を停止することにより該オン状態または該オフ状態を保持する、スイッチング素子の駆動方法。
【請求項１９】
請求項１１に記載のスイッチング素子を用いた、スイッチング素子の駆動方法であって、
前記オン状態と前記オフ状態とを前記第３の電極に印加する電圧の極性により切り替え、該第３の電極への電圧を停止することにより該オン状態または該オフ状態を保持する、スイッチング素子の駆動方法。
【請求項２０】
請求項９に記載のスイッチング素子を用いた、スイッチング素子の駆動方法であって、
前記オン状態と前記オフ状態間を遷移させる際、前記第１の電極および前記第２の電極間の伝導度を測定し、該伝導度の変化量によって前記第３の電極に印加する電圧を制御する、スイッチング素子の駆動方法。
【請求項２１】
請求項１１に記載のスイッチング素子を用いた、スイッチング素子の駆動方法であって、
前記オン状態と前記オフ状態間を遷移させる際、前記第１の電極および前記第２の電極間の伝導度を測定し、該伝導度の変化量によって前記第３の電極に印加する電圧を制御する、スイッチング素子の駆動方法。
【請求項２２】
請求項７に記載のスイッチング素子をプログラム用スイッチに用いた書き換え可能な論理集積回路。
【請求項２３】
請求項７に記載のスイッチング素子と、ＭＯＳトランジスタまたはダイオードとをそれぞれ１つずつ備えたメモリセルを基本単位とするメモリ素子。
【請求項２４】
前記メモリセルはＭＯＳトランジスタを備え、
前記スイッチング素子は、前記第２の電極が前記ＭＯＳトランジスタのドレイン電極に接続され、前記第１の電極が第１のビット線に接続され、前記第３の電極が第１のワード線に接続され、
前記ＭＯＳトランジスタは、ソース電極が前記第１のビット線と異なる第２のビット線に接続され、ゲート電極が前記第１のワード線と異なる第２のワード線に接続された請求項２３記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、電気化学反応を利用したスイッチング素子、およびその駆動方法、ならびにそのスイッチング素子を用いたＦＰＬ（フィールド・プログラマブル・ロジック：書き換え可能な論理集積回路）およびメモリ素子に関する。
【背景技術】
【０００２】  メモリ集積回路のうち、電源を切った状態でもオンまたはオフの状態を保持可能な不揮発性機能を備えたスイッチング素子として、第１の従来例のアンチフューズ素子と、第２の従来例のＥＥＰＲＯＭ（エレクトリカル・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）とがある。【０００３】  また、電気化学反応を利用して不揮発性機能を発揮するスイッチング素子として、第３の従来例のタイマー（または、電気化学的時間スイッチング装置）と、第４の従来例のＰＣＲＡＭ（プログラマブル・コンダクタ・ランダム・アクセス・メモリ）とがある。【０００４】  上記第１の従来例のアンチフューズ素子は、電気的にオン状態とオフ状態の２つの状態を持ち、電気的または物理的方法を用いてオフ状態からオン状態へ非可逆的に遷移可能なスイッチング素子である。第１の従来例のアンチフューズ素子については、米国特許第５０７０３８４号明細書および米国特許第５３８７８１２号明細書に開示されている。アンチフューズ素子は、通常２つの配線間に形成され、それらの配線間に選択的に高電圧を印加することによりアンチフューズ素子にプログラムし（オフ状態からオン状態に遷移させ）、配線間を電気的に接続する。そして、電源遮断後もこのオン状態は保たれる。【０００５】  第２の従来例のＥＥＰＲＯＭとして、浮遊ゲート電極がトランジスタの制御ゲート電極とチャネル層の間に配置されている構成が米国特許第４２０３１５８号明細書に開示されている。浮遊ゲート電極に電荷が蓄えられ（充電）、または浮遊ゲート電極から電荷が放出すること（放電）によって、トランジスタのしきい電圧が変化する。この充電または放電は、酸化膜を介したトンネル電流によって電子を浮遊ゲートに注入し、または浮遊ゲート電極から電子を放出させて行う。浮遊ゲート電極は、周囲を絶縁膜で囲まれているため、蓄えられた電荷は電源遮断後も失われることがなく不揮発性が実現される。【０００６】  アンチフューズ素子およびＥＥＰＲＯＭが、近年、アプリケーションごとにハードウエア構成を変更可能な集積回路であるＦＰＬに使用されている。その一例が特開平８−７８５３２号公報に開示されている。この特許文献に開示されたＦＰＬは、複数の論理回路ブロックと、論理回路ブロック同士を接続するための配線と、配線の接続を切り替えるためのアンチフューズ素子とを有する構成である。アンチフューズ素子はプログラム用素子として用いられている。上記構成においてユーザにより選択されたアンチフューズ素子が配線を結線する。そのため、結線位置の設定毎にハードウエア構成が異なる。このＦＰＬは、ＡＳＩＣ（アプリケーション・スペシファイド・インテグレーティッド・サーキット）に比べると汎用性があるため安価に製造され、かつ製造のＴＡＴ（ターン・アラウンド・タイム）が短縮できるなど利点が多く、急速に市場規模が拡大している。【０００７】  第３の従来例のタイマーは、直流電源と負荷と第１および第２の内部電極とで閉ループを構成し、内部電極の一部を電解液中に浸して電気メッキを行い、内部電極の一部を切断することにより時間を設定している。第３の従来例のタイマーについては、実開平２−９１１３３号公報に開示されている。【０００８】  第４の従来例の電子素子として、イオンを伝導するための材料として銀イオン導電性イオン導電体（「イオン導電体」は本願明細書等に記載のイオン伝導体と同義語である）であるゲルマーセレン化銀を利用したＰＣＲＡＭが、米国特許第６３４８３６５号明細書に開示されている。【０００９】  図１は米国特許第６３４８３６５号明細書に開示されたＰＣＲＡＭの構造を示す断面概略図である。図１に示すように半導体基板８７上に、絶縁材料８１、導電材料８２、誘電材料８３が配置され、誘電材料８３の一部にリセス構造（溝構造）が設けられている。リセス構造中にイオン導電材料８６と金属材料８４が配置され、電極８５が金属材料８４と誘電材料８３の上に配置されている。電極８５と導電材料８２の間に電圧を加えると、デンドライトと呼ばれる電流路がイオン導電材料８６の表面に形成され、電極８５と導電材料８２が電気的に接続される。逆の電圧を加えると、デンドライトはなくなり、電極８５と導電材料８２が電気的に絶縁される。【００１０】  第１の従来例のアンチフューズ素子は、ＦＰＬで主に用いられているスイッチング素子であり、オン状態のときの素子の抵抗であるオン抵抗が小さい（５０Ω程度）ため、信号遅延時間が小さいことが特徴であるが、再プログラムができないという課題がある。したがって、ＦＰＬをプログラムする際に、デバッグや、動作中にプログラムを切り替えたいなどの要請に応えることができない。【００１１】  第２の従来例のＥＥＰＲＯＭは再プログラムが可能であるものの、現在のところ集積度はまだ小さく、また、オン抵抗はＭＯＳ（メタル・オキサイド・セミコンダクタ）トランジスタの抵抗で制限されるために数ｋΩと大きい。不揮発性メモリとして広く用いられているが、集積度は絶縁膜の厚さで制限され、集積化がますます難しくなっている。また、ＦＰＬに用いた場合には大きなオン抵抗のために信号遅延が発生するという問題がある。【００１２】  第３の従来例のタイマーは、電気化学反応である電気メッキにより電極が溶解するまでの時間を計測する装置であり、スイッチング素子としてオン状態とオフ状態を制御して切り替えることはできない。【００１３】  第４の従来例の電子素子では、電気化学反応を利用した２端子スイッチを基本としている。オン状態とオフ状態間の遷移は２端子間に印加する電圧で制御する。状態間を遷移する場合にはスイッチに電流が流れるため、消費電力が大きい。また、遷移に必要な電流に耐える太い配線や駆動力の大きいトランジスタが必要である。スイッチが集積化可能であるとしても、配線や周辺回路を集積化することが困難である。
【発明の開示】
【００１４】  本発明の目的は、高集積化可能で、電源を切ってもオン状態およびオフ状態のうちいずれか一方の状態を保持し、オン状態での抵抗値が低く、さらに上記いずれか一方の状態に再プログラムが可能なスイッチング素子、およびその駆動方法、ならびにスイッチング素子を用いたＦＰＬおよびメモリ素子を提供することにある。
【００１５】  本発明のスイッチング素子は、金属イオンが伝導可能なイオン伝導体と、イオン伝導体に接して配置された第１の電極および第２の電極と、イオン伝導体に接して配置され、金属イオンを含む第３の電極とを備え、第１の電極と第２の電極の電極間距離をＬ１とし、第１の電極と第３の電極の電極間距離をＬ２とし、第２の電極と第３の電極の電極間距離をＬ３とすると、
Ｌ１＜Ｌ２×２  かつ  Ｌ１＜Ｌ３×２
の式の条件を満たすものである。
【００１６】  本発明では、第３の電極に印加する電圧を制御して、第１の電極と第２の電極との間に金属を析出させ、析出した金属を溶解させることができる。そして、第１の電極と第２の電極の間を電気的に接続した状態と、電気的に接続されていない状態とを切り替えることができる。
【００１７】  また、上記本発明のスイッチング素子において、第１の電極と第２の電極の電極間距離が０．５μｍ以下であることとしてもよい。この場合、第１の電極と第２の電極の電極間距離を０．５μｍ以下にすることで、さまざまな集積回路に本発明のスイッチング素子を組込むことができる。
【００１８】  また、上記本発明のスイッチング素子を、絶縁膜で覆われた基板または絶縁性の基板上に形成してもよい。この場合の一態様として、第１の電極および第２の電極が基板上に離間配置され、第１の電極と第２の電極の電極間距離が０．５μｍ以下であり、イオン伝導体が第１の電極および第２の電極を覆うように配置され、第３の電極がイオン伝導体上に配置されたこととしてもよい。また、別の態様として、第３の電極が基板上に配置され、イオン伝導体が第３の電極上に配置され、第１の電極および第２の電極がイオン伝導体上に離間配置され、第１の電極と第２の電極の電極間距離が０．５μｍ以下であることとしてもよい。さらに、別の態様として、第１の電極が基板上に配置され、イオン伝導体が第１の電極上に配置され、第２の電極および第３の電極がイオン伝導体上に配置され、第１の電極と第２の電極の電極間距離がイオン伝導体の膜厚以上であることとしてもよい。これらのうちいずれかの構成とすることで、半導体素子と組合せた集積回路素子を容易に形成できる。
【００１９】  また、上記本発明のスイッチング素子において、第３の電極に電圧が印加されることにより、第１の電極と第２の電極の間の電気特性が制御されることとしてもよい。この場合、電気特性が導電率であってもよい。
【００２０】  また、上記本発明のスイッチング素子において、第１の電極および第２の電極の少なくとも１つの電極に対して第３の電極に正の電圧が印加されることにより、第１の電極と第２の電極の間が電気的に接続された状態のオン状態が形成され、第１の電極および第２の電極の少なくとも１つの電極に対して第３の電極に負の電圧が印加されることにより、第１の電極と第２の電極の間が絶縁された状態のオフ状態が形成されることとしてもよい。
【００２１】  また、上記本発明のスイッチング素子において、第２の電極が電気化学反応によりイオン伝導体中に溶解する金属を含むこととしてもよい。この場合、第１の電極に対して第２の電極に正の電圧が印加される、または第１の電極および第２の電極の少なくとも１つの電極に対して第３の電極に正の電圧が印加されることにより、第１の電極と第２の電極の間が電気的に接続された状態のオン状態が形成され、第１の電極に対して第２の電極に負の電圧が印加される、または第１の電極および第２の電極の少なくとも１つの電極に対して第３の電極に負の電圧が印加されることにより、第１の電極と第２の電極の間が絶縁された状態のオフ状態が形成されることとしてもよい。
【００２２】  また、上記本発明のスイッチング素子において、第１の電極、第２の電極および第３の電極のうち少なくとも１つの電極において、イオン伝導体に接する面に先鋭部を有することとしてもよい。
【００２３】  また、上記本発明のスイッチング素子において、イオン伝導体が、元素の周期律表における６Ｂ族を含むカルコゲナイド材料、金属イオン性ガラス、または金属イオン性非晶質半導体であることとしてもよい。
【００２４】  また、上記本発明のスイッチング素子において、イオン伝導体と第３の電極の組み合わせが、硫化銅と銅、または硫化銀と銀の組み合わせであり、第１の電極および第２の電極において、イオン伝導体と接する部分が、白金、アルミニウム、金、チタン、タングステン、バナジウム、ニオブ、タンタル、クロム、もしくはモリブデン、これらの金属の窒化物、またはこれらの金属のシリサイド、あるいはこれらの物質の組み合わせを含むものであることとしてもよい。
【００２５】  一方、本発明のスイッチング素子の駆動方法は、上記本発明のスイッチング素子において、第３の電極に印加する電圧および／または電圧印加時間によって電気特性を制御するものである。
【００２６】  また、本発明のスイッチング素子の駆動方法は、上記本発明のスイッチング素子において、オン状態とオフ状態とを第３の電極に印加する電圧の極性により切り替え、第３の電極への電圧を停止することによりオン状態またはオフ状態を保持するものである。この場合、オン状態とオフ状態間を遷移させる際、第１の電極および第２の電極間の伝導度を測定し、伝導度の変化量によって第３の電極に印加する電圧を制御することとしてもよい。
【００２７】  また、本発明の書き換え可能な論理集積回路は、上記本発明のスイッチング素子をプログラム用スイッチに用いる構成である。
【００２８】  さらに、本発明のメモリ素子は、上記本発明のスイッチング素子と、ＭＯＳトランジスタまたはダイオードとをそれぞれ１つずつ備えたメモリセルを基本単位とする構成である。この場合、メモリセルはＭＯＳトランジスタを備え、スイッチング素子は、第２の電極がＭＯＳトランジスタのドレイン電極に接続され、第１の電極が第１のビット線に接続され、第３の電極が第１のワード線に接続され、ＭＯＳトランジスタは、ソース電極が第１のビット線と異なる第２のビット線に接続され、ゲート電極が第１のワード線と異なる第２のワード線に接続されたこととしてもよい。
【００２９】  また、本発明のスイッチング素子は、電気化学反応を利用したスイッチング素子であって、電気化学反応に用いられる金属イオンが伝導するためのイオン伝導体と、イオン伝導体に接して、所定の距離だけ離れて設けられた第１の電極および第２の電極と、スイッチング素子をオン状態に遷移させる電圧が印加されると第１の電極および第２の電極の間に金属イオンによる金属を析出させて第１の電極および第２の電極を電気的に接続し、スイッチング素子をオフ状態に遷移させる電圧が印加されると析出した金属を溶解させて第１の電極および第２の電極の電気的接続を切るための、イオン伝導体に接して設けられた第３の電極とを有する構成である。
【００３０】  本発明では、スイッチング素子をオン状態にするための電圧を第３の電極に印加すると、電気化学反応によりイオン伝導体中を金属イオンが第１の電極および第２の電極に引き寄せられてこれらの電極表面に金属が析出され、第１の電極と第２の電極との間に析出した金属が両電極を電気的に接続する。また、スイッチング素子をオフ状態にするための電圧を第３の電極に印加すると、第１の電極と第２の電極の間に析出した金属が金属イオンとなってイオン伝導体中に溶解され、第１の電極と第２の電極との電気的接続が切れる。さらに、オン状態では、第１の電極と第２の電極とが金属で接続されるため、第１の電極および第２の電極間の抵抗値がより小さくなる。
【００３１】  また、上記本発明のスイッチング素子において、スイッチング素子がオン状態またはオフ状態になった後、第３の電極への電圧の印加が停止されても、その状態を保持することとしてもよい。
【００３２】  本発明では、スイッチング素子をオン状態にした後、第３の電極に電圧を印加しなくても、析出した金属により第１の電極と第２の電極とが電気的に接続された状態が維持される。また、スイッチング素子をオフ状態にした後、第３の電極に電圧を印加しなくても、第１の電極と第２の電極との電気的接続の切れた状態が維持される。そのため、オン状態またはオフ状態の情報を保持した不揮発性を有することになる。
【００３３】  また、本発明のスイッチング素子は、電気化学反応を利用したスイッチング素子であって、電気化学反応に用いられる金属イオンが伝導するためのイオン伝導体と、イオン伝導体に接して設けられた第１の電極と、スイッチング素子をオン状態に遷移させる電圧が印加されると金属イオンによる金属を析出させて第１の電極と電気的に接続され、スイッチング素子をオフ状態に遷移させる電圧が印加されると析出した金属を溶解させて第１の電極との電気的接続が切られる、イオン伝導体に接して第１の電極と所定の距離だけ離れて設けられた第２の電極と、第１の電極に対して正の電圧が印加されると第１の電極および第２の電極間の電流を増加させ、第１の電極に対して負の電圧が印加されると電流を減少させるための、イオン伝導体に接して設けられた第３の電極とを有する構成である。
【００３４】  本発明では、スイッチング素子をオン状態にするための電圧を第２の電極に印加すると、電気化学反応によりイオン伝導体中を金属イオンが第１の電極に引き寄せられて電極表面に金属が析出され、第１の電極と第２の電極の間に析出した金属が両電極を電気的に接続する。そして、第１の電極に対して正の電圧を第３の電極に印加することで、第１の電極と第２の電極の間に析出する金属の量が増え、電流が増加する。また、スイッチング素子がオン状態になった後、第１の電極に対して負の電圧を第３の電極に印加することで、第１の電極と第２の電極の間に析出した金属の量が減り、電流が減少する。そして、スイッチング素子をオフ状態にするための電圧を第２の電極に印加すると、第１の電極と第２の電極の間に析出した金属が金属イオンとなってイオン伝導体中に溶解され、第１の電極と第２の電極との電気的接続が切れる。そのため、第２の電極に電圧を印加することでオン状態およびオフ状態を制御できるだけでなく、第３の電極に電圧を印加することで電流の大きさを制御できる。
【００３５】  また、本発明のスイッチング素子は、電気化学反応を利用したスイッチング素子であって、電気化学反応に用いられる金属イオンが伝導するためのイオン伝導体と、イオン伝導体に接して設けられた第１の電極と、所定の電圧が所定の時間印加されると金属イオンによる金属が析出される、イオン伝導体に接して第１の電極と所定の距離だけ離れて設けられた第２の電極と、第２の電極に所定の電圧が所定の時間印加された後、スイッチング素子をオン状態に遷移させる電圧が印加されると金属イオンよる金属を析出させて第１の電極と第２の電極とを電気的に接続するための、イオン伝導体に接して設けられた第３の電極とを有する構成である。
【００３６】  本発明では、第１の電極と第２の電極とが電気化学反応により析出される金属で接続される前まで第２の電極に電圧を印加した後、スイッチング素子をオン状態にするための電圧を第３の電極に印加することで、第１の電極と第２の電極とを電気的に接続している。そのため、第１の電極と第２の電極が電気的に接続するときに電流が過剰に流れることを防ぎ、消費電力が抑制される。
【００３７】  また、上記本発明のスイッチング素子において、第３の電極はイオン伝導体に金属イオンを供給するための材料を含み、第１の電極および第２の電極がイオン伝導体と接する部位はイオン伝導体と反応しない材料であることとしてもよい。
【００３８】  本発明では、電気化学反応により第３の電極から金属イオンがイオン伝導体に供給されるため、イオン伝導度が大きくなり、状態間の遷移速度がより大きくなる。
【００３９】  また、上記本発明のスイッチング素子において、第３の電極および第２の電極はイオン伝導体に金属イオンを供給するための材料を含み、第１の電極がイオン伝導体と接する部位はイオン伝導体と反応しない材料であることとしてもよい。
【００４０】  本発明では、電気化学反応により第３の電極および第２の電極から金属イオンがイオン伝導体に供給されるため、イオン伝導度が大きくなり、状態間の遷移速度がより大きくなる。
【００４１】  また、上記本発明のスイッチング素子において、第１の電極および第２の電極が第３の電極の平面パターンに対して平行な同一平面内に形成され、第１の電極および第２の電極のうち少なくともいずれか一方の平面パターンに尖鋭部を有し、第１の電極と第２の電極との最短距離が一方の電極の尖鋭部から他方の電極までの距離で表わされることとしてもよい。
【００４２】  本発明では、２つの電極間の最短距離が一方の電極における尖鋭部から他方の電極までの距離になるため、その尖鋭部を有する方の電極では少なくとも尖鋭部付近に銅が析出されることで他方の電極と電気的に接続可能となり、余分な銅の析出を必要とせず、オフ状態からオン状態への遷移速度がより大きくなる。また、スイッチング素子をオフ状態にする場合、上記尖鋭部付近の金属が溶解すればよいため、オン状態からオフ状態への遷移速度も大きくなる。
【００４３】  一方、上記目的を達成するための本発明の書き換え可能な論理集積回路は、上記本発明のスイッチング素子のうちいずれかをプログラム用素子に用いた構成である。本発明では、プログラム用素子として用いたスイッチング素子をオン状態またはオフ状態に遷移させることで、論理回路を自由に設定できる。
【００４４】  また、上記目的を達成するための本発明のメモリ素子は、上記本発明のスイッチング素子のうちいずれかと、スイッチング素子がオン状態およびオフ状態のいずれの状態であるかを読み出すためのトランジスタとを有する構成である。本発明では、電気化学反応を利用してスイッチング素子をオン状態またはオフ状態にした後、第３の電極および第２の電極に電圧を印加しなくてもその状態が保持されるため、不揮発性メモリとして利用できる。
【００４５】  したがって、本発明によれば、第３の電極および第２の電極のうち少なくともいずれか一方に所定の電圧を印加することでオン状態またはオフ状態に任意に設定可能で、不揮発性で、かつオン状態の抵抗値がより小さいスイッチング素子を提供できる。また、本発明のスイッチング素子は構造が簡便で微細であるため、従来よりもはるかに微細化が可能である。
【００４６】  また、本発明のスイッチング素子をＦＰＬに使用すれば、再プログラム可能で、かつ動作速度の大きいＦＰＬを提供し得る。
【００４７】  また、本発明のスイッチング素子をメモリ素子の情報記憶手段に使用すれば、書き込み・読み出し速度の速い不揮発性メモリ素子を提供できる。そして、本発明のスイッチング素子は構造が簡便で微細であるため、高集積で高速なメモリ集積回路を提供できる。
【００４８】  さらに、本発明の製造方法によれば、従来の半導体集積回路の製造技術を適用して精度よく、再現性よく製造できる。したがって、スイッチング素子、およびそれを用いたＦＰＬやメモリ素子等の集積回路を低コストで提供し得る。
【図面の簡単な説明】
【００４９】［図１］図１は第４の従来例の電子素子の構成を示す断面概略図である。
［図２］図２は本発明のスイッチング素子の一構成例を示す断面図である。
［図３Ａ］図３Ａは本発明のスイッチング素子の電気特性を示すグラフである。
［図３Ｂ］図３Ｂは本発明のスイッチング素子の電気特性を示すグラフである。
［図４］図４は本発明のスイッチング素子の電気化学反応を説明するための図である。
［図５］図５は本発明のスイッチング素子の一構成例を示す断面図である。
［図６Ａ］図６Ａはソース電極およびドレイン電極の平面パターンの一例を示す平面模式図である。
［図６Ｂ］図６Ｂはソース電極およびドレイン電極の平面パターンの一例を示す平面模式図である。
［図７］図７はゲート電圧をフィードバック制御するためのフローチャートである。
［図８Ａ］図８Ａは実施例１のスイッチング素子の他の構造を示す断面図である。
［図８Ｂ］図８Ｂは実施例１のスイッチング素子の他の構造を示す断面図である。
［図８Ｃ］図８Ｃは実施例１のスイッチング素子の他の構造を示す断面図である。
［図９］図９はイオン伝導体に陽極分極法により作製した硫化銅を用いた実施例１のスイッチング素子の電気特性を示すグラフである。
［図１０］図１０はイオン伝導体にレーザーアブレーション法により作製した硫化銅を用いた実施例１のスイッチング素子の電気特性を示すグラフである。
［図１１］図１１は実施例２のスイッチング素子の構成を示す断面図である。
［図１２］図１２はＦＰＬに適用した本発明のスイッチング素子の一構成例を示す断面図である。
［図１３］図１３は本発明のスイッチング素子とＭＯＳトランジスタを用いたメモリ素子を示す回路図である。
【発明を実施するための最良の形態】
【００５０】  本発明のスイッチング素子の特徴は、次の通りである。第３の電極に印加する電圧を制御して第１の電極と第２の電極との間に金属を析出させることで、第１の電極と第２の電極の間が電気的に接続された状態、すなわちオン状態にする。また、第１の電極と第２の電極の間に析出した金属を溶解させることで第１の電極と第２の電極の間が電気的に接続されていない状態、すなわちオフ状態にする。さらに、各状態は第３の電極に電圧を印加するのを止めても保持される。【００５１】  本発明の構成について説明する。なお、以下の説明、ならびに図２、図３Ａ、図３Ｂ、図５、図６Ａ、図６Ｂ、図８Ａ、図８Ｂ、図８Ｃ、図９、図１０、図１１および図１２において、第１の電極がソース電極に対応し、第２の電極がドレイン電極に対応し、第３の電極がゲート電極に対応する。【００５２】  図２は本発明のスイッチング素子の一構成例を示す断面図である。【００５３】  図２に示すように、本発明のスイッチング素子は、絶縁膜としてシリコン酸化膜がシリコン基板に被覆された基板５上に所定の距離を設けて形成されたソース電極１およびドレイン電極２と、ソース電極１およびドレイン電極２に接して設けられ、電気化学反応のための金属イオンを含んだイオン伝導体４と、イオン伝導体４上に形成されたゲート電極３とを有する。ゲート電極３は、印加される電圧の大きさにより、ソース電極１およびドレイン電極２の間の伝導度を制御するためのものである。ソース電極１、ドレイン電極２およびゲート電極３は相互に電気的に絶縁された状態で配置されている。【００５４】  ゲート電極３は電気化学反応によってイオン伝導体４に金属イオンを供給するための材料を含んでいる。ソース電極１およびドレイン電極２のイオン伝導体４と接する部位には電気化学反応によってイオン伝導体４と反応しない材料が用いられているため、ソース電極１およびドレイン電極２は金属イオンを供給しない。【００５５】  上記構成のスイッチング素子の動作について説明する。【００５６】  ソース電極１およびドレイン電極２に対してゲート電極３に正の電圧を印加すると、近接するソース電極１およびドレイン電極２上に金属イオンの還元反応によって金属が析出する。そして、ソース電極１およびドレイン電極２間に設けた所定の距離である電極間のギャップ６に析出した金属のためにソース電極１およびドレイン電極２が電気的に接続されて、スイッチはオン状態に遷移する。一方、ソース電極１およびドレイン電極２に対してゲート電極３に負の電圧を印加すると、電極間のギャップ６において析出した金属が酸化されて金属イオンとなりイオン伝導体４中に溶解し、電極間のギャップ６の金属が取り除かれてオフ状態に遷移する。なお、この電極間のギャップ６はソース電極１およびドレイン電極２間の距離の最短部となる。【００５７】  これらのオン状態およびオフ状態は、ゲート電極３に電圧を印加するのを止めてもそれぞれの状態が保持される。また、オン状態の後、ゲート電極３に印加する電圧の印加時間および印加電圧にしたがって金属が析出または溶解し、ゲート電極３に印加する電圧によりソース電極１およびドレイン電極２間の伝導度を制御可能となる。【００５８】  ここで、ソース電極１とドレイン電極２の電極間距離をＬ１とし、ソース電極１とゲート電極３の電極間距離をＬ２とし、ドレイン電極２とゲート電極３の電極間距離をＬ３とすると、下記（１）式の条件を満たすようにソース電極１、ドレイン電極２、およびゲート電極３を配置することが可能である。【００５９】  Ｌ１＜Ｌ２×２  かつ  Ｌ１＜Ｌ３×２  （１）
式（１）の条件を満たすような構成にすることで、ソース電極１およびドレイン電極２の両方から金属を成長させる場合、成長した金属によってソース電極−ドレイン電極間が電気的に接続された状態が形成される前に、ソース電極−ゲート電極間またはドレイン電極−ゲート電極が電気的に接続された状態が形成されることをほぼ回避できた。【００６０】  また、下記（２）式の条件を満たすようにソース電極１、ドレイン電極２、およびゲート電極３を配置してもよい。【００６１】  Ｌ１＜Ｌ２×１  かつ  Ｌ１＜Ｌ３×１  （２）
式（２）の条件を満たすような構成にすることで、ソース電極およびドレイン電極のどちらか一方から金属を成長させる場合でも、成長した金属によってソース電極−ドレイン電極間が電気的に接続された状態が形成される前に、ソース電極−ゲート電極間またはドレイン電極−ゲート電極が電気的に接続された状態が形成されることをほぼ回避できた。また、ソース電極１とドレイン電極２の間の導電率をゲート電極３に印加する電圧により制御したい場合に、式（２）の条件を満たす構成にすることで、ゲート電極に印加する電圧の可変マージンを大きくできる。【００６２】  さらに、下記（３）式の条件を満たすようにソース電極１、ドレイン電極２、およびゲート電極３を配置してもよい。【００６３】  Ｌ１＜Ｌ２×１／２  かつ  Ｌ１＜Ｌ３×１／２  （３）
式（３）の条件を満たすような構成にすることで、ソース電極および／またはドレイン電極から成長した金属によってソース電極−ゲート電極間またはドレイン電極−ゲート電極が電気的に接続された状態が形成されることを確実に回避できた。【００６４】  ソース電極１とドレイン電極２の電極間距離のＬ１が短いほど、ゲート電極３に印加する電圧を小さくでき、素子の消費電力を小さくできる。さらに、スイッチオン状態とスイッチオフ状態の切替速度も速くできる。Ｌ１を０．５μｍ以下にすることで、さまざまな集積回路に本発明のスイッチング素子を組込むことができる。一方、Ｌ１を短くしすぎると、単純にソース電極−ドレイン電極間に電圧をかけた時に流れる漏れ電流が大きくなる。ソース電極−ドレイン電極に流れる電流値の１／１０以下に漏れ電流がなるようにＬ１を設定してもよい。【００６５】  次に、図２に示したスイッチング素子の電気特性について説明する。【００６６】  図３Ａおよび図３Ｂはスイッチング素子の電気特性を示すグラフである。図３Ａおよび図３Ｂに示すグラフの横軸は図２のスイッチング素子のゲート電極３に印加される電圧であるゲート電圧を示し、横軸はソース電極１およびドレイン電極２の間に流れる電流であるドレイン電流を示す。【００６７】  図３Ａの実測に用いたスイッチング素子は、イオン伝導体４が硫化銅水溶液であり、ソース電極１およびドレイン電極２はイオン伝導体４に溶解しない白金（Ｐｔ）で形成され、ゲート電極３はイオン伝導体４と電気化学反応を示す銅（Ｃｕ）で形成されている。【００６８】  図３Ａに示すように、ドレイン電極２とソース電極１との間の電圧を一定として、ゲート電極３とソース電極１との間の電位差を所定の範囲で繰返し増減させると、ドレイン電極２とソース電極１との間の伝導度がヒステリシスを示すことがわかる。以下に、そのことを詳細に説明する。【００６９】  電圧を印加しない初期状態ではドレイン電流がほとんど流れないオフ状態である。このオフ状態からゲート電極３に印加するゲート電圧を０Ｖから正の方向に＋０．３Ｖまで変化させると、ドレイン電流が約１．２ｍＡ流れてスイッチング素子がオン状態に遷移する。続いて、オン状態からゲート電圧を負の方向に−０．１６Ｖまで変化させると、ドレイン電流がほとんど流れなくなり、スイッチング素子がオフ状態に遷移する。このように、ゲート電圧が−０．１６Ｖと＋０．３Ｖの間では遷移は起こらず、オン状態またはオフ状態が安定に存在する。また、ゲート電圧を繰返し増減させることにより、スイッチング素子をオン状態とオフ状態の間で何度でも遷移させることが可能である。【００７０】  次に、上述の図３Ａにおいてオン状態とオフ状態の遷移が生じる理由を説明する。【００７１】  図４は電気化学反応による銅の析出および溶解を説明するための模式図である。【００７２】  図４に示すように、硫酸銅と硫酸との混合溶液のイオン伝導体に金電極と銅電極とを浸漬し、銅電極側を正極、金電極側を負極にして電圧源により電圧を印加する。上記混合溶液は銅メッキ液であるため、正極の銅電極では銅が銅イオンとなってイオン伝導体に溶解し、負極の金電極では銅が析出する。このような電気化学反応によって銅の析出���よび溶解が起こる。【００７３】  図４に示した電気化学反応を利用したのが、本発明のスイッチング素子である。図４に示した銅電極が図２に示したゲート電極３に相当する。また、図４に示した金電極が図２に示したソース電極１およびドレイン電極２に相当する。【００７４】  次に、図４で示した電気化学反応を図２のスイッチング素子で説明する。【００７５】  上述した電気化学反応によりソース電極１およびドレイン電極２の表面に銅を析出させると、電極間のギャップ６が銅で埋まり、ソース電極１とドレイン電極２が電気的に接続され、スイッチング素子がオン状態に遷移する。スイッチング素子を図３Ａに示したオン状態に遷移させた後、印加するゲート電圧を＋０．３Ｖよりも大きくすると、ゲート電圧の値に伴ってドレイン電流が増加する。このことは、析出した銅の量が増えることで、ソース電極１とドレイン電極２との間の伝導度が増加することを示している。【００７６】  一方、電極間のギャップ６に析出した銅を上述した電気化学反応によりイオン伝導体４に溶解させると、電極間のギャップ６を埋めた銅が取り除かれ、ソース電極１とドレイン電極２の電気的な接続が切れ、スイッチング素子がオフ状態に遷移する。【００７７】  次に、オン状態とオフ状態との間の遷移の速度について説明する。【００７８】  上述したように、ゲート電極３から溶解した銅イオンがソース電極１またはドレイン電極２の表面まで伝導して電子と結合することで銅が析出するため、ソース電極１とドレイン電極２が電気的に接続される。また、ソース電極１とドレイン電極２との間のギャップを埋めた銅が溶解することで、ソース電極１とドレイン電極２の電気的な接続が切れる。このことから、オン状態とオフ状態との間の遷移の速度は金属イオンがイオン伝導体中を伝導する速度と電気化学反応の速度によって決定される。そして、金属イオンが伝導する速度はイオン伝導度とゲート電圧に依存する。【００７９】  次に、図３Ｂの電気特性を示すスイッチング素子について説明する。【００８０】  図３Ｂの実測に用いたスイッチング素子は、イオン伝導体４が硫化銅水溶液であり、ソース電極１は白金（Ｐｔ）で形成され、ゲート電極３およびドレイン電極２はイオン伝導体４と電気化学反応を示す銅（Ｃｕ）で形成されている。【００８１】  図３Ｂに示すように、ドレイン電極２とソース電極１との間の電圧を一定として、ゲート電極３とソース電極１との間の電位差を所定の範囲で繰返し増減させると、ドレイン電極２とソース電極１との間の伝導度がヒステリシスを示すことがわかる。以下に、そのことを詳細に説明する。【００８２】  電圧を印加しない初期状態ではドレイン電流がほとんど流れないオフ状態である。このオフ状態からゲート電極３に印加するゲート電圧を０Ｖから正の方向に−０．７５Ｖまで変化させると、ドレイン電流が約２ｍＡ流れてスイッチング素子がオン状態に遷移する。続いて、オン状態からゲート電圧を負の方向に−０．４Ｖまで変化させると、ドレイン電流がほとんど流れなくなり、スイッチング素子がオフ状態に遷移する。このように、ゲート電圧が−０．４Ｖと＋０．７５Ｖの間では遷移は起こらず、オン状態またはオフ状態が安定に存在する。また、��ート電圧を繰返し増減させることにより、スイッチング素子をオン状態とオフ状態の間で何度でも遷移させることが可能となる。【００８３】  さらに、図３Ａおよび図３Ｂの実測に用いたスイッチング素子の構成においては、ドレイン電極がイオン伝導体と電気化学反応を示す銅で構成されていることから、上述したように、ドレイン電極とソース電極間に電圧を印加することによってもスイッチをオン状態あるいはオフ状態へ遷移させることができる。【００８４】  なお、ここではイオン伝導体４として硫酸銅と硫酸との混合水溶液の電解液を用いたが、他のイオン伝導体においても同様の効果が発現する。イオン伝導体は、液体と固体との２種類に大きく分類される。液体には上記電解液があり、固体には溶液中のように金属イオンが自由に移動できる物質である固体電解質がある。集積回路中にスイッチング素子を用いる場合にはイオン伝導体は固体が適している。中でも、銀イオンと銅イオンは適切な固体電解質、例えば、硫化銀や硫化銅の中でイオン伝導性を示す。発明者らは、上記硫酸銅と硫酸の混合水溶液中の銅イオンと同様に、硫化銀中の銀イオンおよび硫化銅中の銅イオンのいずれにおいても、オン状態とオフ状態の間を遷移するスイッチング現象を示すことを見出している。銀イオンおよび銅イオンがイオン伝導する材料としては、周期律表において６Ｂ族の元素を含むカルコゲナイドの他に、金属イオン性ガラスおよび金属イオン性非晶質半導体などが知られている。【００８５】  このような動作原理に基づく素子は、従来全く知られていなかったことであり、発明者らが初めて原理を考案し、実証に成功したものである。
（第１実施例）
本発明のスイッチング素子のうち、イオン伝導体に固体電解質を用いたスイッチング素子の構成について説明する。【００８６】  図５はスイッチング素子の一構成例を示す断面図である。図５に示すように、スイッチング素子１０は、絶縁膜としてシリコン酸化膜が被覆された基板１５上に形成されたゲート電極１３と、ゲート電極１３上に形成されたイオン伝導体１４と、イオン伝導体１４上に形成されたソース電極１１およびドレイン電極１２とを有する。ソース電極１１とドレイン電極１２は同一平面内に形成され、この２つの電極間には１００ｎｍ以下のギャップが設けられている。ソース電極１１、ドレイン電極１２およびゲート電極１３は相互に電気的に絶縁された状態で配置されている。【００８７】  ゲート電極１３は電気化学反応によってイオン伝導体１４に金属イオンを供給するための材料を含んでいる。イオン伝導体１４は固体電解質であって電子伝導ができるだけ小さいものが好ましい。電子伝導が大きいほどスイッチング素子のオフ状態におけるリーク電流が大きくなるからである。ソース電極１１およびドレイン電極１２においてイオン伝導体１４と接する部位は、電気化学反応によってイオン伝導体４と反応しない材料が用いられ、イオン伝導体４と接触しても金属イオンを供給しない。【００８８】  イオン伝導体４と反応しない材料として、例えば、白金、アルミニウム、金、チタン、タングステン、バナジウム、ニオブ、タンタル、クロム、およびモリブデンなどの金属がある。また、化学反応しにくく、イオンになりにくい材質として、これらの金属の窒化物であってもよい。また、これらの金属によるシリサイドのようなシリコン化合物（シリ化物）であってもよい。そして、ソース電極１１およびドレイン電極１２のイオン伝導体１４と接触する各部位は、共通の材料である必要はなく、これらの金属や化合物の中の材料のうちいずれかであればよい。【００８９】  次に、ソース電極１１およびドレイン電極１２の平面パターンについて説明する。【００９０】  図６Ａおよび図６Ｂはソース電極１１およびドレイン電極１２の平面パターンの一例を示す平面模式図である。【００９１】  図６Ａに示すように、ソース電極１１とドレイン電極１２の平面パターンが四角形であると、これら２つの電極のギャップは平行する２つの辺で形成される。【００９２】  一方、図６Ｂに示す場合では、ソース電極１１およびドレイン電極１２の平面パターンは多角形であり、両パターンの頂点同士で２つの電極の最短距離となるギャップが形成されている。この場合には、ソース電極１１とドレイン電極１２との銅の析出による接続は、上記頂点間の銅の析出で可能となるため、余分な銅の析出を必要とせず、図６Ａの場合と比較してオン状態に遷移する速度がより大きくなる。また、析出した銅が溶解して２つの電極が切り離されてオフ状態に遷移する速度もより大きくなる。なお、図６Ｂではソース電極１１とドレイン電極１２とのギャップが頂点間で形成されているが、どちらか一方が辺であってもよい。この場合でも、図６Ａの場合よりもスイッチング現象における遷移速度が大きくなると考えられるからである。また、上記２つの電極が多角形である必要はなく、少なくともどちらか���方の電極に上記頂点のような尖鋭部を有していればよい。【００９３】  次に、上記構成のスイッチング素子の動作について説明する。【００９４】  ソース電極１１を接地し、ドレイン電極１２に＋０．１Ｖ印加してゲート電極１３に正の電圧を印加すると、ソース電極１１とドレイン電極１２との間に流れるドレイン電流が観測され、スイッチング素子がオン状態に遷移した。スイッチング素子がオン状態に遷移した後、ゲート電極１３に印加するゲート電圧をさらに大きくすると、ドレイン電流が増大した。一方、ゲート電極１３に負の電圧を印加するとドレイン電流が小さくなりスイッチング素子がオフ状態に遷移した。【００９５】  なお、オン状態とオフ状態との間を遷移させる際に、ソース電極１１およびドレイン電極１２の２つの電極間の抵抗値について所望の値である目標抵抗値になるようにゲート電圧の印加時間または印加電圧を、以下に示すようにしてフィードバック制御してもよい。【００９６】  図７はゲート電圧をフィードバック制御するためのフローチャートである。なお、実験ではパーソナルコンピュータ（以下、ＰＣと称する）で制御を行った。ＰＣには、プログラムにしたがって所定の処理を実行するＣＰＵ（セントラル・プロセッシング・ユニット）と、プログラムを格納するための記憶部とを有する。【００９７】  図７に示すように、ＰＣは、所定の電圧をゲート電極１３に印加すると（ステップＳ１０１）、ドレイン電流となる出力電流を読み出し（ステップＳ１０２）、印加した電圧の値と読み出した出力電流の値から上記２つの電極間の抵抗値を求め、予め設定された目標抵抗値と比較する（ステップＳ１０３）。また、ゲート電極１３に印加した電圧の値および印加時間と、求めた抵抗値とをデータとして記憶部に格納する。【００９８】  ステップＳ１０３で比較した結果、求めた抵抗値が目標抵抗値と所定の範囲内で一致すれば、電圧の印加を終了させる（ステップＳ１０４）。一方、ステップＳ１０３で求めた抵抗値が目標抵抗値の所定の範囲に入らなければ、ステップＳ１０１に戻り、続けて電圧を印加する。【００９９】  なお、図７に示したフローチャートにしたがって１回の処理に要する時間は１００ｍｓ程度であるが、専用の電気回路を用いれば１回の処理に要する時間を１００ｎｓ以下にすることも可能となる。【０１００】  このようにして、ゲート電極に印加した電圧の値をフィードバックすることで、オン状態とオフ状態間を確実に遷移させることができるだけでなく、オン抵抗、およびオフ状態のときの素子の抵抗であるオフ抵抗をより正確に決めることができる。【０１０１】  次に、上記構成のスイッチング素子の製造方法について説明する。【０１０２】  半導体基板上にシリコン酸化膜を膜厚３００ｎｍ形成した後、真空蒸着法により銅膜を膜厚１５０ｎｍ形成する。続いて、リソグラフィ工程で所定のパターンのレジストを形成した後、レジストで被覆されていない部位の銅膜をイオンミリング法で除去してゲート電極１４を形成する。その後、陽極分極法を用いてイオン伝導体１４として硫化銅を膜厚１００ｎｍ形成する。【０１０３】  ここで、陽極分極法について詳細に説明する。０．０２５モル／Ｌの硫化ナトリウム水溶液中で、硫化される側の金属である銅を含んだゲート電極１４を陽極にし、金を陰極にして電圧を印加する。これにより、水溶液中の硫黄イオンが陽極に引き寄せられ、電気化学反応によってゲート電極１４の表面から銅が硫化銅に変化する。イオン電流を計測することで硫化の進み具合をモニタし、所望の膜厚のイオン伝導体１４を形成する。【０１０４】  上記イオン伝導体１４を形成した後、スパッタリング法によりチタン膜を膜厚１０ｎｍ形成し、真空蒸着法により金膜を膜厚１００ｎｍ形成する。続いて、リソグラフィ工程で所定のパターンのレジストを形成した後、ドライエッチングを行うことでソース電極１１およびドレイン電極１２を形成し、その後、レジストを除去する。ここで、ソース電極１１およびドレイン電極１２の２つの電極を形成する際、電極間のギャップの大きさを１００ｎｍ以下にしている。【０１０５】  なお、チタン膜の形成にスパッタリング法を用いたが、真空蒸着法であってもよい。また、ソース電極１１およびドレイン電極１２を形成する際、ドライエッチングの代わりにリフトオフ法を用いてもよい。【０１０６】  また、硫化銅を形成する際に陽極分極法を用いたが他の方法を用いてもよい。例えば、銅を気相中、２００度Ｃ以上の温度で硫黄と反応させて硫化銅を形成する方法や、硫化銅をレーザーアブレーション法により成膜する方法であってもよい。【０１０７】  本実施例ではシリコン酸化膜が被覆された基板１５上にスイッチング素子を形成したが、基板表面に予め形成されたＭＯＳトランジスタや配線などを被覆する絶縁膜上に本実施例のスイッチング素子を形成してもよい。スイッチング素子の製造工程における熱処理の温度が４００度Ｃ以下であるため、上記絶縁膜上にスイッチング素子を形成しても、ＭＯＳトランジスタや配線の特性に対してほとんど影響を及ぼさないからである。また、スイッチング素子の上に形成した絶縁膜を介して、さらにスイッチング素子を形成することも可能である。そのため、本発明のスイッチング素子を適用すれば、集積回路の高集積化が容易となる。【０１０８】  なお、本発明のスイッチング素子について図５に示した構成は１つの例示であって、本発明の範囲を逸脱しないような別の構成が可能である。本発明の他の構成例を図８Ａから図８Ｃに示す。【０１０９】  図８Ａでは、図５で示したスイッチング素子におけるイオン伝導体とゲート電極が絶縁層２６中に埋め込まれたリセス構造となっている。シリコン酸化膜が被覆された基板２５の上に所定の開孔を有し、その開孔にはゲート電極２３とイオン伝導体２４とが順に形成されている。イオン伝導体２４の上にはソース電極２１とドレイン電極２２とが形成されている。なお、ソース電極２１とドレイン電極２２との間のギャップの距離は図５と同様である。このようにリセス構造とすることで、スイッチング素子を複数形成した場合、隣接する素子同士を電気的に絶縁する絶縁層２６の上面が平坦となり、絶縁層２６上に形成するソース電極２１およびドレイン電極２２に接続される配線を平坦化することができ、配線の断線がより起こりにくくなる。【０１１０】  図８Ｂでは、図８Ａで示したスイッチング素子におけるゲート電極とソース電極およびドレイン電極を上下反転さ���た構造となっている。この場合には、イオン伝導体３４がソース電極３１とドレイン電極３２との間のギャップ中にも形成されていることが特徴となる。【０１１１】  図８Ｃでは、ソース電極４１とゲート電極４３が同じ配線層に設けられ、ドレイン電極４２がイオン伝導体４４を挟んで異なる配線層に設けられているのが特徴である。この場合、ドレイン電極４２とソース電極４１との間のギャップの大きさをイオン伝導体４４の膜厚で設定できる。【０１１２】  図９に本実施例の、陽極分極法により硫化銅を形成した場合のスイッチング素子の電気特性を示す。ソース電極１１を接地し、ドレイン電極に＋０．１Ｖを印加し、さらにゲート電極１３に正の電圧を印加すると、ソース電極とドレイン電極の間に流れる電流が観測され、スイッチング素子がオン状態へ遷移した。一方、負のゲート電圧を印加すると電流が小さくなりオフ状態へと遷移した。次に、オン状態の後、正のゲート電圧を印加すると、ソース電極とドレイン電極の間に流れる電流が増大した。【０１１３】  図１０に本実施例の、レーザーアブレーション法により硫化銅を形成した場合のスイッチング素子の電気特性を示す。ソース電極１１を接地し、ドレイン電極に＋０．０１Ｖを印加し、さらにゲート電極１３に正の電圧を印加すると、ソース電極とドレイン電極の間に流れる電流が観測され、スイッチング素子がオン状態へ遷移した。一方、負のゲート電圧を印加すると電流が小さくなりオフ状態へと遷移した。次に、オン状態の後、正のゲート電圧を印加すると、ソース電極とドレイン電極の間に流れる電流が増大した。
（第２実施例）
本実施例は、実施例１におけるドレイン電極をゲート電極と同じ材料で形成したことを特徴とする。【０１１４】  本実施例のスイッチング素子の構成について説明する。【０１１５】  図１１は本実施例によるスイッチング素子の構成を示す断面図である。【０１１６】  図１１に示すように、スイッチング素子５０は、絶縁膜が被覆された基板５５上に形成されたゲート電極５３と、ゲート電極５３の上に形成されたイオン伝導体５４と、イオン伝導体５４の上に形成されたソース電極５１およびドレイン電極５２とを有する。ソース電極５１、ドレイン電極５２およびゲート電極５３は相互に電気的に絶縁された状態で配置されている。【０１１７】  ソース電極５１とドレイン電極５２は同一平面内に形成されている。ゲート電極５３およびドレイン電極５２は電気化学反応によってイオン伝導体５４に金属イオンを供給するための材料を含むものである。ソース電極５１およびイオン伝導体５４のそれぞれは実施例１の場合と同様な材料であるため、ここではその詳細な説明を省略する。【０１１８】  次に、上記構成のスイッチング素子におけるソース電極５１およびドレイン電極５２による２電極スイッチング素子の動作について説明する。【０１１９】  ソース電極５１を接地し、ドレイン電極５２に正の電圧を印加することで、ソース電極５１とドレイン電極５２との間に銅の析出物による金属フィラメントが成長し、ソース電極５１とドレイン電極５２が電気的に接続され、スイッチング素子がオン状態になる。一方、スイッチング素子がオン状態になった後、ドレイン電極５２に負の電圧を印加することで、ソース電極５１とドレイン電極５２との間の金属フィラメントがイオン伝導体５４に溶解し、ソース電極５１とドレイン電極５２との接続が切れ、スイッチング素子がオフ状態になる。【０１２０】  なお、上記２電極スイッチング素子と同様な構成による動作については開示されている（アプライド・フィジックス・レター誌、８２巻、１８号、ｐ．３０３２〜３０３４）。本実施例では、以下に説明するように、ゲート電極５３によってドレイン電流の大きさを制御する点に特徴がある。【０１２１】  次に、上記構成のスイッチング素子の動作について説明する。【０１２２】  上述のようにしてドレイン電極５２に電圧を印加することで、ソース電極５１とドレイン電極５２が金属フィラメントによって接続されてオン状態になった後、ゲート電極５３に正の電圧を印加することで、オン抵抗が小さくなるだけでなく、ドレイン電流が増大する。その理由は次の通りである。オン状態になってソース電極５１とドレイン電極５２とが接続されると、オン抵抗の値が小さくなるためドレイン電極５２に電圧がかかりにくくなり、銅の析出量を増やすことができなくなる。これに対して、ゲート電極５３に正の電圧を印加すれば、ソース電極５１およびドレイン電極５２の間に銅をさらに析出させることになり、オン抵抗の値を小さくできる。【０１２３】  一方、オン状態になった後、ゲート電極５３に負の電圧を印加することで、ドレイン電流を減少させ、金属フィラメントを取り除いてオン抵抗を大きくし、さらにはオフ状態にすることが可能である。【０１２４】  具体的な例として、オン抵抗の��を１０Ω、ドレイン電圧を０．１Ｖとすると、ドレイン電流は１０ｍＡになる。１０ｍＡという電流は配線幅が微細な半導体の集積回路では非常に大きな値であり、配線を太くしないと配線が焼き切れたり、配線中の原子が移動する現象（エレクトロマイグレーション）により断線したりといった問題が発生する。そこで、オン状態でゲート電極５３に電圧を印加することで、オン抵抗の値を制御し、過剰なドレイン電流を流さないようにすることが可能となる。【０１２５】  また、ドレイン電極５２に所定の正の電圧を所定の時間印加してソース電極５１とドレイン電極５２との間で金属フィラメントが接続される直前に、ゲート電極５３に電圧を印加することでスイッチング素子をオン状態にする。この場合、ゲート電極５３に印加する電圧は小さくてすみ、上記２電極スイッチング素子の欠点であった、スイッチング素子がオンするときにドレイン電流が流れすぎる問題を解消できる。なお、ソース電極５１とドレイン電極５２との間で金属フィラメントが接続される直前の状態にするための、ドレイン電極５２に印加する上記所定の電圧および時間を予め調べ、ゲート電極５３に電圧を印加するタイミングを設定する必要がある。【０１２６】  本実施例では、ソース電極５１とドレイン電極５２とを電気的に接続させるのに、上述したようにして、ソース電極５１とドレイン電極５２との間に電圧を印加してもよく、ゲート電極５３に電圧を印加してもよい。【０１２７】  次に、本実施例のスイッチング素子の製造方法について説明する。なお、実施例１と同様な工程についてはその詳細な説明を省略する。【０１２８】  実施例１と同様にしてゲート電極５３とイオン伝導体５４を形成した後、スパッタリング法によりチタン膜を膜厚１０ｎｍ形成し、真空蒸着法により金膜を膜厚１００ｎｍ形成する。続いて、リソグラフィ工程で所定のパターンのレジストを形成した後、ドライエッチングを行うことでソース電極５１を形成し、レジストを除去する。その後、真空蒸着法により銅膜を膜厚１００ｎｍ形成する。続いて、リソグラフィ工程で所定のパターンのレジストを形成した後、レジストで被覆されていない部位の銅膜をイオンミリング法で除去してドレイン電極５２を形成し、レジストを除去する。ソース電極５１とドレイン電極５２との間のギャップの大きさが１００ｎｍ以下になるようにしている。【０１２９】  なお、チタン膜の形成にスパッタリング法を用いたが、真空蒸着法であってもよい。また、ソース電極５１およびドレイン電極５２を形成する際、ドライエッチングの代わりにリフトオフ法を用いてもよい。さらに、硫化銅を形成する際に陽極分極法を用いたが、実施例１と同様に他の方法を用いてもよい。【０１３０】  本実施例のスイッチング素子は１つの例示であって、本発明の範囲を逸脱しないような別の構成が可能である。また、ドレイン電極をゲート電極と同じ材料で形成する点を除けば、実施例１に述べた構成、配置、および製造方法を本実施例に当てはめることができる。
【実施例３】  本発明のスイッチング素子を用いたＦＰＬの構成について説明する。【０１３１】  ＦＰＬは、背景技術で述べたように、複数の論理回路ブロックと、論理回路ブロック同士を接続するための配線と、配線の接続を切り替えるためのアンチフューズ素子とを有する構成である。本実施例では、プログラム用素子としてアンチフューズ素子の代わりに本発明のスイッチング素子を適用した。【０１３２】  図１２はＦＰＬに適用した本発明のスイッチング素子の構成を示す断面図である。【０１３３】  図１２に示す構成は、実施例１の図８Ａのソース電極２１を配線Ａ６１にして、ドレイン電極２２を配線Ｂ６２にしたものである。【０１３４】  図１２に示したスイッチング素子の動作について説明する。【０１３５】  配線Ａ６１および配線Ｂ６２を接地してゲート電極６３に正の電圧を印加するか、または、配線Ａ６１および配線Ｂ６２に負の電圧を印加してゲート電極６３を接地することで、配線Ａ６１と配線Ｂ６２との間に銅を析出させて配線Ａ６１と配線Ｂ６２とを電気的に接続させる。一方、配線Ａ６１および配線Ｂ６２を接地してゲート電極６３に負の電圧を印加するか、または、配線Ａ６１および配線Ｂ６２に正の電圧を印加してゲート電極６３を接地することで、析出した銅を溶解させ配線Ａ６１と配線Ｂ６２とを電気的に切り離す。【０１３６】  なお、ＦＰＬに用いるスイッチング素子は、実施例１の構成について図８Ａに示した構成以外でもよく、実施例２で示した構成であってもよい。【０１３７】  次に、図１２に示したスイッチング素子の製造方法について説明する。なお、実施例１および実施例２と同様な工程についてはその詳細な説明を省略する。【０１３８】  論理回路ブロックおよび周辺回路を形成した基板上に絶縁層６５を形成する。続いて、所定の開孔を有する絶縁層６４を形成し、開孔にゲート電極６３およびイオン伝導体２４を順に形成する。その後、図８Ａで示したソース電極２１およびドレイン電極２２の代わりに、配線Ａ６１および配線Ｂ６２を形成する。【０１３９】  本発明のスイッチング素子を用いたＦＰＬは、実験の結果、数百万回以上の書き換えが可能であった。また、オン抵抗が小さいため信号遅延が小さくなる。さらに、書き換えができる点で従来技術のアンチフューズ素子より優れ、信号遅延が少ない点でＥＥＰＲＯＭを用いたＦＰＬより優れている。
【実施例４】  本発明のスイッチング素子を情報記憶手段に用いたメモリ素子の構成について説明する。【０１４０】  図１３は本発明のスイッチング素子を用いたメモリ素子の回路模式図である。【０１４１】  図１３に示すように、メモリアレイ７０は、アレイ状のメモリセルと、ビット線７３ａ〜７３ｚと、ワード線７４ａ〜７４ｙと、ワード線７５ａ〜７５ｙとを有する。メモリセル７６は、セル選択用のＭＯＳトランジスタ７１と、スイッチング素子７２とを有する構成である。ビット線およびワード線のそれぞれは図に示さないデコーダ回路およびドライバ回路のそれぞれに接続されている。ビット線は隣接するメモリセルと共通になっている。なお、メモリアレイ７０、および図に示さないデコーダ回路およびドライバ回路等の周辺回路を含めてメモリ集積回路が構成されている。【０１４２】  メモリセル７６において、ＭＯＳトランジスタは、ソース電極がビット線７３ａに接続され、ゲート電極がワード線７４ａに接続されている。スイッチング素子７２は、ソース電極がビット線７３ｂに接続され、ゲート電極がワード線７５ａに接続されている。そして、スイッチング素子７２のドレイン電極はＭＯＳトランジスタ７１のドレイン電極に接続されている。【０１４３】  次に、上記構成のメモリ素子の動作について説明する。なお、記憶情報″１″と″０″のうち、スイッチング素子のオン状態を″１″とし、オフ状態を″０″とする。また、スイッチング素子のオン状態とオフ状態とを遷移させるのに必要な電圧（ゲート電圧とソース電極に印加される電圧との差）をＶｔとし、ＭＯＳトランジスタ７１の動作電圧をＶＲとする。【０１４４】  メモリセル７６に″１″を書き込む場合には、メモリセル７６のスイッチング素子７２のゲート電極に接続されたワード線７５ａに電圧Ｖｔを印加し、ソース電極に接続されたビット線７３ｂの電圧を０Ｖにする。そして、ワード線７５ｂ〜７５ｙ、ならびにビット線７３ａおよび７３ｃ〜７３ｚに電圧（Ｖｔ／２）を印加する。スイッチング素子７２は、実施例１および実施例２で説明したようにオン状態になり、スイッチング素子７２には記憶情報″１″が書き込まれる。このとき、スイッチング素子７２以外の他のスイッチング素子は記憶情報が書き込まれず、電圧が印加される前の状態を保持する。【０１４５】  メモリセル７６に″０″を書き込む場合には、メモリセル７６のスイッチング素子７２のゲート電極に接続されたワード線７５ａの電圧を０Ｖにして、ソース電極に接続されたビット線７３ｂに電圧Ｖｔを印加する。そして、ワード線７５ｂ〜７５ｙ、ならびにビット線７３ａおよび７３ｃ〜７３ｚに電圧（Ｖｔ／２）を印加する。スイッチング素子７２は、実施例１および実施例２で説明したようにオフ状態になり、スイッチング素子７２には記憶情報″０″が書き込まれる。スイッチング素子７２以外の他のスイッチング素子は電圧が印加される前の状態を保持する。【０１４６】  メモリセル７６の情報を読み出すには、ワード線７４ａに電圧ＶＲを印加してＭＯＳトランジスタ７１をオンさせ、他のワード線の電圧を０Ｖにして、ビット線７３ａとビット線７３ｂとの間の抵抗値を求める。この抵抗値はＭＯＳトランジスタ７１のオン��抗とスイッチング素子７２との合成抵抗値であり、この合成抵抗値が測定できないほど大きい場合にはスイッチング素子７２がオフ状態と判定でき、メモリセル７６の記憶情報が″０″であることがわかる。一方、上記合成抵抗値が所定の値より小さい場合にはスイッチング素子７２がオン状態と判定でき、メモリセル７６の記憶情報が″１″であることがわかる。【０１４７】  なお、上記ＭＯＳトランジスタの代わりにダイオードを用いてもよい。【０１４８】  本発明は上記実施例に限定されることなく、発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
【図１】
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【図２】
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【図４】
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【図５】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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