(57)【要約】半導体記憶装置は、複数の列に配列される複数のワードデコーダと、リフレッシュ対象のワード線を指示するために複数のワードデコーダにそれぞれ対応して設けられる複数のワード線選択シフトレジスタと、複数のワード線選択シフトレジスタのシフト動作のタイミングを指示するシフト制御信号を供給するシフト制御信号発生回路を含み、シフト制御信号発生回路は複数の列のうちで現在リフレッシュ対象である列にのみシフト制御信号を供給することを特徴とする。
2004095466.tif 000002
【特許請求の範囲】
【請求項１】
複数の列に配列される複数のワードデコーダと、
リフレッシュ対象のワード線を指示するために該複数のワードデコーダにそれぞれ対応して設けられる複数のワード線選択シフトレジスタと、
該複数のワード線選択シフトレジスタのシフト動作のタイミングを指示するシフト制御信号を供給するシフト制御信号発生回路
を含み、該シフト制御信号発生回路は該複数の列のうちで現在リフレッシュ対象である列にのみ該シフト制御信号を供給することを特徴とする半導体記憶装置。
【請求項２】
該シフト制御信号発生回路は、該複数の列のうちの第１の列から第２の列にリフレッシュ対象の列が切り換わるタイミングで、一時的に該第１の列と該第２の列との両方に該シフト制御信号を供給する特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該ワード線選択シフトレジスタと同期してシフト動作するモニター用シフトレジスタを更に含み、該シフト制御信号発生回路は、該モニター用シフトレジスタからの信号に基づいて該シフト制御信号の供給先を制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
該ワード線選択シフトレジスタと同期してカウント動作するカウンタ回路と、
該カウンタ回路の出力をデコードするデコーダ回路
を更に含み、該シフト制御信号発生回路は、該デコーダ回路の出力信号に基づいて該シフト制御信号の供給先を制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
該複数の列の各列について最終段のワードデコーダに対応するワード線選択シフトレジスタの出力信号を第１の判定信号として取り出し、該シフト制御信号発生回路は該第１の判定信号に基づいて該シフト制御信号の供給先を制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
該複数の列の各列について所定数番目の段のワードデコーダに対応するワード線選択シフトレジスタの出力信号を第２の判定信号として取り出し、該シフト制御信号発生回路は該第１の判定信号と該第２の判定信号とに基づいて該シフト制御信号の供給先を制御することで、該複数の列のうちの第１の列から第２の列にリフレッシュ対象の列が切り換わるタイミングで、一時的に該第１の列と該第２の列との両方に該シフト制御信号を供給する特徴とする請求項５記載の半導体記憶装置。
【請求項７】
該所定数番目の段のワードデコーダは、各列の第１段のワードデコーダであることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
該複数のワードデコーダは該複数の列の各列において複数のブロックにグループ化され、該所定数番目の段のワードデコーダは各列の第１番目のブロックの最終段のワードデコーダであることを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
該ワードデコーダは、該ワード線選択シフトレジスタの出力、アドレス信号、及び選択信号を受け取り、該選択信号が第１のレベルの場合に該アドレス信号のデコード結果に応じてワード線を選択し、該選択信号が第２のレベルの場合に該ワード線選択シフトレジスタの出力に応じて該ワード線を選択することを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
該選択信号は該半導体記憶装置が外部からのアクセス動作を実行するときに該第１のレベルとなり該半導体記憶装置がリフレッシュ動作を実行するときに該第２のレベルとなることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】  本発明は、一般に半導体記憶装置に関し、詳しくは記憶データを保持するためのリフレッシュ動作を実行する半導体記憶装置に関する。
【背景技術】  携帯機器に搭載される半導体装置においては、特に低消費電力化に対する要求が強い。
メモリキャパシタにデータを記憶するＤＲＡＭにおいては、セルの記憶情報を保持しておく為に、ワード選択線を順次立ち上げてセルデータを読み出し、センスアンプによりデータ電圧を増幅し、増幅したデータをセルへ再度書き込むという常時再書き込み動作（リフレッシュ動作）を実行する。このリフレッシュ動作は待機期間中においても実行されるので、待機電流を削減するためには、リフレッシュ時に消費する電流を削減することが必要となる。
リフレッシュ動作に関わる消費電流を削減する方式として、カウンタ回路によりリフレッシュアドレスを順次発生する構成ではなく、ワード線選択デコーダと一対一にワード線選択シフトレジスタ回路を設け、ワード線選択シフトレジスタ回路の出力によりワード線選択デコーダを直接に決定する構成がある。この構成では、半導体チップ内を引き回されているアドレス配線を、リフレッシュ時に繰り返し充放電する必要がなく、係る充放電電流を削減することが可能となる。
図１は、一般的なＤＲＡＭの構成例を示す図である。
図１のＤＲＡＭ１０は、アドレス・コマンド入力部１１、データ入出力のためのＩ／Ｏ部１２、セルアレイ部１３−１及び１３−２、ワード線を選択するワードデコーダ群１４−１及び１４−２、セルアレイ部とＩ／Ｏ部との間のデータ伝達に際してデータ信号を増幅するアンプ１５、及びコラム方向のデータ選択をするＹデコーダ１６を含む。セルアレイ部１３−１及び１３−２は、複数のセルアレイ２３に分割されている。それぞれのセルアレイ２３に対して、ビット線に現れたセルデータの微小電位差を増幅するセンスアンプ部（Ｓ／Ａ）２２と、ワード線を選択活性化するサブワードデコーダ（ＳＷＤ）２１が設けられる。
入力アドレス及びコマンドに応じてワード線及びコラム線が選択され、その交点に配置されたセルに対してデータの読み書きが実行される。書き込みの場合には、Ｉ／Ｏ部１２への入力データが、アンプ１５及びセンスアンプ２２で増幅された後、選択されているセルに格納される。また読み出しの場合は、選択されているセルから読み出されたデータを、センスアンプ２２及びアンプ１５で増幅した後に、Ｉ／Ｏ部１２を介して外部に出力する。
リフレッシュ動作の場合は、リフレッシュが必要なアドレスに応じてワード線を選択し、選択ワード線に接続されるセルのデータを読み出して、センスアンプでデータ電位を増幅した後に再度セルへ格納する。
図２は、リフレッシュ動作のためのワード線選択シフトレジスタとワード線選択デコーダとの接続関係を示す図である。
図２に示されるように、１本のメインワード線ＭＷＬに対応する１つのワードデコーダ３０に対して、１つのワード線選択シフトレジスタ（Ｓ／Ｒ）３１が設けられる。図１に対応して、左側のセルアレイ部１３−１に対応する左側のワードデコーダ群１４−１と、右側のセルアレイ部１３−２に対応する右側のワードデコーダ群１４−２とが示される。各ワード線選択シフトレジスタ３１には、コントロール信号ｃｎｔｌが供給される。コントロール信号ｃｎｔｌの各パルスに応答して、あるワード線選択シフトレジスタ３１から次のワード線選択シフトレジスタ３１に、例えば“１”のシフトデータが順次伝播していく。このシフトデータ“１”を格納するワード線選択シフトレジスタ３１に対応して、ワードデコーダ３０が対応するメインワード線ＭＷＬを選択活性化する。
左側のワードデコーダ群１４−１と右側のワードデコーダ群１４−２との間では、信号線Ａを介してシフトデータが伝播して折り返されていく。
図２に示す従来方式では、何れのワード線選択シフトレジスタ３１が選択状態になっているのかを判定する手段は設けられてない。従って、ワード線選択シフトレジスタ３１のシフトデータが左側から右側へ伝播、若しくは右側から左側へ伝播して折り返されるタイミングも不明であり、左側のセルアレイ部１３−１と右側のセルアレイ部１３−２とで現在どちらがリフレッシュ対象であるのか認識できない。このために、コントロール信号ｃｎｔｌを左右のワードデコーダ群１４−１及び１４−２の一方に選択的に供給する構成でなく、左右のワードデコーダ群１４−１及び１４−２の両方に常時供給する構成となっている。これにより、不必要な電流消費が生じる。
【特許文献１】    特開２０００−３１１４８７号公報
【発明の開示】
本発明は、シフトレジスタによりリフレッシュ対象のワード線を選択する構成の半導体記憶装置において、消費電流を削減することを目的とする。
また本発明は、複数のワードデコーダ群に対してシフトレジスタによりリフレッシュ対象のワード線を選択する構成の半導体記憶装置において、リフレッシュ対象でないワードデコーダ群における電流消費を削減することを更なる具体的な目的とする。
本発明による半導体記憶装置は、複数の列に配列される複数のワードデコーダと、リフレッシュ対象のワード線を指示するために複数のワードデコーダにそれぞれ対応して設けられる複数のワード線選択シフトレジスタと、複数のワード線選択シフトレジスタのシフト動作のタイミングを指示するシフト制御信号を供給するシフト制御信号発生回路を含み、シフト制御信号発生回路は複数の列のうちで現在リフレッシュ対象である列にのみシフト制御信号を供給することを特徴とする。
上記半導体記憶装置においては、シフト制御信号をワードデコーダ列の選択された一つにのみ供給することにより、非選択のワードデコーダ列（デコーダ群）における無駄な電流消費を避けることが可能となる。
【図面の簡単な説明】  図１は、一般的なＤＲＡＭの構成例を示す図である。
図２は、リフレッシュ動作のためのワード線選択シフトレジスタとワード線選択デコーダとの接続関係を示す図である。
図３は、本発明によるシフトレジスタ制御回路の第１の実施例の構成を示す図である。
図４は、シフトレジスタの回路構成の一例を示す図である。
図５は、左右アレイ選択回路の回路構成の一例を示す図である。
図６は、シフト制御信号発生回路の回路構成の一例を示す図である。
図７は、階層構造のワード線選択シフトレジスタ及びワードデコーダを示す図である。
図８は、図７の階層構造のワード線選択シフトレジスタの動作を示すタイミング図である。
図９は、ワード線選択シフトレジスタの回路構成の一例を示す図である。
図１０は、ワードデコーダの回路構成の一例を示す図である。
図１１は、本発明によるシフトレジスタ制御回路の第２の実施例の構成を示す図である。
図１２は、本発明によるシフトレジスタ制御回路の第３の実施例の構成を示す図である。
図１３は、本発明によるシフトレジスタ制御回路の第４の実施例の構成を示す図である。
図１４は、本発明によるシフトレジスタ制御回路の第５の実施例の構成を示す図である。
図１５は、左右アレイ選択回路の回路構成の一例を示す図である。
図１６は、シフト制御信号発生回路の回路構成を示す回路図である。
図１７は、第５実施例の場合について図７の階層構造のワード線選択シフトレジスタの動作を示すタイミング図である。
図１８は、本発明によるシフトレジスタ制御回路の第６の実施例の構成を示す図である。
図１９は、本発明によるシフトレジスタ制御回路の第７の実施例の構成を示す図である。
図２０は、信号選択回路の回路構成の一例を示す回路図である。
【発明を実施するための最良の形態】  以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図３は、本発明によるシフトレジスタ制御回路の第１の実施例の構成を示す図である。
図３のシフトレジスタ制御回路は、シフトレジスタ（Ｓ／Ｒ）４０、左右アレイ選択回路４１、シフト制御信号発生回路４２、及びシフト制御信号発生回路４３を含む。シフト制御信号発生回路４２及び４３が、それぞれシフト制御信号ｃｌｋ＿ｌ及びｃｌｋ＿ｒを生成し、ワードデコーダ群１４−１及び１４−２に供給する。ワードデコーダ群１４−１及び１４−２は、図１及び図２に示される。シフト制御信号ｃｌｋ＿ｌは、図２に示されるコントロール信号ｃｎｔｌとして、左側のセルアレイ部１３−１に対応するワードデコーダ群１４−１に供給される。またシフト制御信号ｃｌｋ＿ｒは、図２に示されるコントロール信号ｃｎｔｌとして、右側のセルアレイ部１３−２に対応するワードデコーダ群１４−２に供給される。
図３において、シフトレジスタ４０は、リフレッシュ動作時にワード線選択デコーダを決定するワード線選択シフトレジスタ（例えば図２のワード線選択シフトレジスタ３１）とは別に、何れのワード線選択シフトレジスタが選択状態にあるかを指示するためのモニター目的で設けられるシフトレジスタである。このシフトレジスタ４０からの出力に基づいて、左右アレイ選択回路４１が左右何れのセルアレイ部が選択状態にあるかを示す信号ｒｅｆｌｚ及びｒｅｆｒｚを生成する。この信号ｒｅｆｌｚ及びｒｅｆｒｚに基づいて、シフト制御信号発生回路４２及び４３が、左側のワードデコーダ群１４−１に供給するシフト制御信号ｃｌｋ＿ｌと、右側のワードデコーダ群１４−２に供給するシフト制御信号ｃｌｋ＿ｒを生成する。
図４は、シフトレジスタ４０の回路構成の一例を示す図である。
図４のシフトレジスタ４０は、２ｎ個のシフトレジスタ（Ｓ／Ｒ）５０−１乃至５０−２ｎを含む。シフトレジスタ５０−１乃至５０−２ｎはクロック信号ｃｌｋを受け取り、クロック信号ｃｌｋに同期して“１”のビットを次段のシフトレジスタに伝播していく。このクロック信号ｃｌｋは、リフレッシュ時にシフトを要求するパルス信号である。即ち、クロック信号ｃｌｋの１サイクルは、リフレッシュ要求周期の１周期分に対応する。
第１番目のシフトレジスタ５０−１の出力をｒ２、第ｎ番目のシフトレジスタ５０−ｎの出力をｌ１、第ｎ＋１番目のシフトレジスタ５０−ｎ＋１の出力をｌ２、第２ｎ番目のシフトレジスタ５０−２ｎの出力をｒ１とする。これらの信号ｒ１、ｒ２、ｌ１、及びｌ２が左右アレイ選択回路４１に供給される。
図５は、左右アレイ選択回路４１の回路構成の一例を示す図である。
左右アレイ選択回路４１は、ＮＯＲ回路５１乃至５６及びインバータ５７乃至６２を含む。例えば“１”のビットが第ｎ−１番目のシフトレジスタ５０−ｎ−１に保持されているとき、左側のワードデコーダ群１４−１を示す信号ｒｅｆｌｚがＨＩＧＨであり、右側のワードデコーダ群１４−２を示す信号ｒｅｆｒｚがＬＯＷである。“１”のビットが第ｎ番目のシフトレジスタ５０−ｎに伝播すると、信号ｌ１がＨＩＧＨになる。これに応じてＮＯＲ回路５３及び５４からなるフリップフロップの出力がＨＩＧＨからＬＯＷに変化し、右側を示す信号ｒｅｆｒｚがＬＯＷからＨＩＧＨになる。その次のタイミングで、“１”のビットが第ｎ＋１番目のシフトレジスタ５０−ｎ＋１に伝播すると、信号ｌ２がＨＩＧＨになる。これに応じてＮＯＲ回路５１及び５２からなるフリップフロップの出力がＬＯＷからＨＩＧＨに変化し、左側を示す信号ｒｅｆｌｚがＨＩＧＨからＬＯＷになる。
このように左側のワードデコーダ群１４−１から右側のワードデコーダ群１４−２に移動する場合には、まず右側を示す信号ｒｅｆｒｚがＬＯＷからＨＩＧＨに変化し、次のクロックサイクルで左側を示す信号ｒｅｆｌｚがＨＩＧＨからＬＯＷに変化する。これは、右側のワードデコーダ群１４−２から左側のワードデコーダ群１４−１に移動する場合にも同様であり、まず左側を示す信号ｒｅｆｌｚがＬＯＷからＨＩＧＨに変化し、次のクロックサイクルで右側を示す信号ｒｅｆｒｚがＨＩＧＨからＬＯＷに変化する。
図６は、シフト制御信号発生回路４２の回路構成の一例を示す図である。
図６のシフト制御信号発生回路４２は、ＮＡＮＤ回路７１及びインバータ７２を含む。このようにシフト制御信号発生回路４２は単純なＡＮＤゲートであり、左側を示す信号ｒｅｆｌｚがＨＩＧＨである場合のみ、クロック信号ｃｌｋをシフト制御信号ｃｌｋ＿ｌとして出力する。シフト制御信号発生回路４３も図６と同様の構成であり、右側を示す信号ｒｅｆｒｚがＨＩＧＨである場合のみ、クロック信号ｃｌｋをシフト制御信号ｃｌｋ＿ｒとして出力する。
この結果、左側のシフト制御信号ｃｌｋ＿ｌは、左側のワードデコーダ群１４−１が選択されているときにのみクロック信号として供給され、右側のシフト制御信号ｃｌｋ＿ｒは、右側のワードデコーダ群１４−２が選択されているときにのみクロック信号として供給される。従って、コントロール信号ｃｎｔｌを左右のワードデコーダ群１４−１及び１４−２の一方にのみ選択的に供給することになり、非選択のデコーダ群における無駄な電流消費を避けることが可能となる。
なお図５の左右アレイ選択回路４１に関して説明したように、選択位置が左側と右側との間で移動する場合、左側を示す信号ｒｅｆｌｚと右側を示す信号ｒｅｆｒｚとは、切り換わり時に１クロックサイクルの期間だけ互いに重なる。即ち、１クロックサイクルの間は両信号が同時にＨＩＧＨになる。従って切り換わり時において、左側のシフト制御信号ｃｌｋ＿ｌと右側のシフト制御信号ｃｌｋ＿ｒとがそれぞれ、クロックパルスを１つ同時に生成する。これにより、ワード線選択シフトレジスタのシフトデータ“１”が左側と右側との間で問題なく受け渡されることになる。
ワードデコーダ群１４−１及びワードデコーダ群１４−２に設けられるワード線選択シフトレジスタ３１は、複数のブロックに分割された階層構造となっていても良い。
図７は、階層構造のワード線選択シフトレジスタ及びワードデコーダを示す図である。
図７において、ワードデコーダ８１、ワード線選択シフトレジスタ（Ｓ／Ｒ）８２、リフレッシュ制御信号生成回路８３、及びリフレッシュブロックラッチ８４が示される。複数のワードデコーダ８１は複数のブロックにグループ化され、各ブロックについて１つのリフレッシュ制御信号生成回路８３及び１つのリフレッシュブロックラッチ８４が設けられる。左側のワードデコーダ列に対応するリフレッシュ制御信号生成回路８３には、シフト制御信号ｃｌｋ＿ｌが供給され、右側のワードデコーダ列に対応するリフレッシュ制御信号生成回路８３には、シフト制御信号ｃｌｋ＿ｒが供給される。
リフレッシュブロックラッチ８４は、前段のブロックの最終のワード線選択シフトレジスタ８２から“１”を受け取り保持することで、当該ブロックが選択対象であることを示す。当該ブロックが選択対象である間、リフレッシュブロックラッチ８４の出力は１であり、これがリフレッシュ制御信号生成回路８３に供給される。リフレッシュ制御信号生成回路８３は、リフレッシュブロックラッチ８４の出力が“１”の間（即ち当該ブロックが選択されている間）、シフト制御信号ｃｌｋ＿ｌ（又はｃｌｋ＿ｒ）に基づいてシフト制御信号ｓｉｘ及びｓｉｚ（ｉ：ブロックを示す整数）を生成する。このシフト制御信号に同期して、複数のワード線選択シフトレジスタ８２からなる一連のレジスタ列の内部を“１”データがシフトされていく。
図８は、図７の階層構造のワード線選択シフトレジスタの動作を示すタイミング図である。
図８に示されるように、クロック信号ｃｌｋに基づいてシフトレジスタ４０、左右アレイ選択回路４１、及びシフト制御信号発生回路４２及び４３により生成されるシフト制御信号ｃｌｋ＿ｌ及びｃｌｋ＿ｒ（図３参照）は、左右のアレイの選択状態に応じて何れか一方のみが活動状態にある。またシフト制御信号ｃｌｋ＿ｌ及びｃｌｋ＿ｒは、前述のように、切り換え時においてクロックパルスが１つ重複するように生成される。
リフレッシュブロックラッチ８４が生成する信号ｒｂｉ（ｉ：ブロックを示す整数）は、当該ブロックが選択状態のときにＨＩＧＨになる信号である。図８に示されるように、信号ｒｂ３がＨＩＧＨである期間（第３のブロックが選択状態である期間）に対応して、第３のブロックのワード線選択シフトレジスタ８２に供給されるシフト制御信号ｓ３ｚ（及びｓ３ｘ）が活動状態となる。また信号ｒｂ４がＨＩＧＨである期間（第４のブロックが選択状態である期間）に対応して、第４のブロックのワード線選択シフトレジスタ８２に供給されるシフト制御信号ｓ４ｚ（及びｓ４ｘ）が活動状態となる。図８に示されるように、前段のブロックのシフト制御信号（例えばｓ３ｚ）と後段のブロックのシフト制御信号（例えばｓ４ｚ）とは、切り換え時においてクロックパルスが１つ重複するように生成される。このように左右間の切り換えだけでなくブロック間の切り換えにおいても、クロックパルスが１つ重複するよう構成されている。
なお図８の下部に示される信号ｒ１、ｒ２、ｌ１、及びｌ２は、シフトレジスタ４０から左右アレイ選択回路４１に供給される信号である（図４及び図５参照）。
図９は、ワード線選択シフトレジスタ８２（又はワード線選択シフトレジスタ３１）の回路構成の一例を示す図である。
図９のワード線選択シフトレジスタ８２は、ＰＭＯＳトランジスタ９１乃至９７、ＮＭＯＳトランジスタ９８乃至１０４、及びトランスファーゲート１０５及び１０６を含む。トランスファーゲートは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成される。ＰＭＯＳトランジスタ９２及び９３とＮＭＯＳトランジスタ１０１及び１０２が、第１のラッチを形成する。またＰＭＯＳトランジスタ９６及び９７とＮＭＯＳトランジスタ１０３及び１０４が、第２のラッチを形成する。
リフレッシュ制御信号生成回路８３から供給されるシフト制御信号ｓｉｘ及びｓｉｚ（ｉ：ブロックを示す整数）に応じて、トランスファーゲート１０５及び１０６が開閉される。トランスファーゲート１０５が開いている状態で、第１のラッチに入力データｉｎが格納される。トランスファーゲート１０５が閉じてトランスファーゲート１０６が開くと、第１のラッチのデータが第２のラッチに転送され、第２のラッチに格納される。この第２のラッチに格納されたデータは、トランスファーゲート１０６がその後閉じて次のサイクルにおいて再度開くまで保持される。
このようにして、１クロックサイクルの間データを保持するレジスタが構成される。
図１０は、ワードデコーダ８１（又はワードデコーダ３０）の回路構成の一例を示す図である。
図１０のワードデコーダは、ＮＭＯＳトランジスタ１１１乃至１２１及びＰＭＯＳトランジスタ１２２乃至１２５を含む。リフレッシュ動作時には、選択信号ｓｅｌはＬＯＷに設定される。この結果、ＮＭＯＳトランジスタ１１４はオフとなり、ＮＭＯＳトランジスタ１１６はオンとなる。端子Ａには、ワード線選択シフトレジスタの出力が供給される。ワード線選択シフトレジスタにより当該ワードデコーダが選択されると、端子ＡがＨＩＧＨになりＮＭＯＳトランジスタ１１５が導通する。これによりノードＢがＬＯＷとなり、メインワード線ＭＷＬが選択状態（ＬＯＷ）となる。
リフレッシュ動作がワード線毎に順次実行されている最中に、装置外部からアクセスが要求されると、選択信号ｓｅｌはＨＩＧＨに設定される。この場合、外部から供給されるアドレス信号に応じて、指定アドレスに対応するメインワード線ＭＷＬが選択状態となる。図１０の場合、アドレス信号Ａｄｄ−ａ乃至Ａｄｄ−ｃが全てＨＩＧＨの場合に、ノードＢがＬＯＷとなり、メインワード線ＭＷＬが選択状態（ＬＯＷ）となる。
図１１は、本発明によるシフトレジスタ制御回路の第２の実施例の構成を示す図である。図１１において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
図１１の構成は、図３の構成のシフトレジスタ４０をカウンタ＆デコーダ４０Ａで置き換えたものである。カウンタ＆デコーダ４０Ａは、クロック信号ｃｌｋに同期してカウントアップ（又はカウントダウン）するカウンタと、そのカウント値をデコードするデコーダとを含む。これにより、シフトレジスタ４０と同等の機能を提供することが可能になる。なおこの際のデコーダ出力としては、図４の信号ｒ１、ｒ２、ｌ１、及びｌ２に対応するカウンタデコード値のみを出力すればよい。従って小規模の回路でデコーダを構成することが可能である。
図１２は、本発明によるシフトレジスタ制御回路の第３の実施例の構成を示す図である。図１２において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
図１２の構成では、第１の実施例のシフトレジスタ４０や第２の実施例のカウンタ＆デコーダ４０Ａ等を使用することなく、ワードデコーダ群１４−１及び１４−２に配置されているワード線選択シフトレジスタ８２の出力を利用して、左右何れのアレイが選択状態にあるかを判定する。具体的には、左側から右側への折り返し部分のワード線選択シフトレジスタ８２の出力をｒ１とし、右側から左側への折り返し部分のワード線選択シフトレジスタ８２の出力をｌ１とする。また左側から右側への折り返し部分の次段のワード線選択シフトレジスタ８２の出力をｒ２とし、右側から左側への折り返し部分の次段のワード線選択シフトレジスタ８２の出力をｌ２とする。
具体的には、例えば図７において、ワード線選択シフトレジスタ８２の出力ｐｏ２０ｎを信号ｒ１とし、ワード線選択シフトレジスタ８２の出力ｐｏ３００を信号ｒ２とすることになる。
これにより、図４に示されるのと同等の信号ｒ１、ｒ２、ｌ１、及びｌ２を得ることができる。上記のようにしてワードデコーダ群１４−１及び１４−２から取り出された信号ｒ１、ｒ２、ｌ１、及びｌ２は、左右アレイ選択回路４１に供給される。左右アレイ選択回路４１並びにシフト制御信号発生回路４２及び４３の動作は、前述の第１の実施例の場合と同様である。
なお信号ｒ１及びｒ２については、長距離配線で信号を伝達することが必要になるので、バッファ１３１乃至１３４を設けている。
図１３は、本発明によるシフトレジスタ制御回路の第４の実施例の構成を示す図である。図１３において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
図１２の第３の実施例においては、折り返し部分の直後にあるワード線選択シフトレジスタ８２の出力を引き出して使用している。即ち例えば図７において、折り返し部分の直後にあるワード線選択シフトレジスタ８２の出力ｐｏ３００を引き出す必要がある。このような構成では、ワードデコーダ群内に密に並んで配置されているワード線選択シフトレジスタから信号を引き出す必要があり、引き出し用の配線のスペースを確保することが困難である。
図１３の第４の実施例においては、折り返し部分の直後にあるワード線選択シフトレジスタから信号を取り出すのではなく、折り返し部分の直後にあるワードデコーダブロックの最終段のワード線選択シフトレジスタの出力信号を取り出す。即ち例えば図７において、折り返し部分の直後にあるワード線選択シフトレジスタ８２の出力ｐｏ３００を引き出すのではなく、折り返し部分の直後にあるワードデコーダブロックの最終段のワード線選択シフトレジスタ８２の出力信号ｐｏ３０ｎを取り出す。ワードデコーダブロック間にはスペース的な余裕があるので、このような構成とした場合には、配線用のスペースを容易に確保することが可能である。
但し、第１乃至第３の実施例において、左右アレイ選択回路４１の出力信号ｒｅｆｌｚ及びｒｅｆｒｚは、左右切り換え時に１クロックサイクル分重複する信号であったが、第４の実施例においては、左右アレイ選択回路４１の出力信号ｒｅｆｌｚ及びｒｅｆｒｚは、左右切り換え時に１ブロック分重複する信号となる。即ち、例えば１ブロックあたりのワード線選択シフトレジスタ８２の個数がｋであれば、ｋクロックサイクルの期間重複する信号となる。これにより若干電流削減効果が小さくなるが、細かくブロック分割されている場合には、無視できる程度の影響しかない。
図１４は、本発明によるシフトレジスタ制御回路の第５の実施例の構成を示す図である。図１４において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
第５の実施例においては、ワード線選択シフトレジスタからの信号引き出しを折り返し部分の信号ｒ１及びｌ１のみとする。但し、第１乃至第４実施例の左右アレイ選択回路４１の代わりに左右アレイ選択回路４１Ａが設けられており、この左右アレイ選択回路４１Ａに信号ｒ１及びｌ１が供給される。また第１乃至第４実施例のシフト制御信号発生回路４２及び４３の代わりに、シフト制御信号発生回路４２Ａ及び４３Ａが設けられている。
図１５は、左右アレイ選択回路４１Ａの回路構成の一例を示す図である。
図１５に示されるように、左右アレイ選択回路４１Ａは、ＮＯＲ回路１４１及び１４２と、インバータ１４３及び１４４を含む。左右折り返しを示す信号ｒ１又はｌ１がＨＩＧＨになるたびに、ＮＯＲ回路１４１及び１４２からなるフリップフロップの状態が反転し、出力信号ｒｅｆｌｚ及びｒｅｆｒｚは左右何れのワードデコーダ群が選択状態にあるかを示す信号となる。
図１６は、シフト制御信号発生回路４２Ａの回路構成を示す回路図である。シフト制御信号発生回路４３Ａも同一の回路構成である。
図１６のシフト制御信号発生回路４２Ａは、インバータ１５１乃至１５７、ゲート機能付きインバータ１５８及び１５９、トランスファーゲート１６０及び１６１、ＮＯＲ回路１６２、及びＡＮＤ回路１６３を含む。インバータ１５４とゲート機能付きインバータ１５８とで第１のラッチを構成し、インバータ１５５とゲート機能付きインバータ１５９とで第２のラッチを構成する。信号ｒｅｆｌｚがＨＩＧＨの場合には、ＮＯＲ回路１６２の出力の反転に対応するノードＮはＨＩＧＨ固定となり、入力クロック信号ｃｌｋがそのままシフト制御信号ｃｌｋ＿ｌとして出力される。その後信号ｒｅｆｌｚがＬＯＷに変化するが、上記第２のラッチの出力がＨＩＧＨに留まるので、ノードＮはＨＩＧＨのままである。その後、信号ｒｅｆｌｚのＬＯＷへの変化が第１のラッチ及び第２のラッチを伝播し、１クロックサイクル後にノードＮがＬＯＷに変化する。ノードＮがＬＯＷになることで、シフト制御信号ｃｌｋ＿ｌは非活動状態（ＬＯＷ固定）となる。
このようにシフト制御信号発生回路４２Ａ及び４３Ａは、選択状態の左右切り換えの後も、リフレッシュ要求周期の１周期分だけシフト制御信号の発生期間を延長する期間延長機能を有している。
図１７は、第５実施例の場合について図７の階層構造のワード線選択シフトレジスタの動作を示すタイミング図である。図１７に示される各信号は、図面下部に示される信号ｒｅｆｒｚ、ｒｅｆｌｚ、Ｎ（Ｒ）、及びＮ（Ｌ）のみが図８に示される各信号と異なる。
信号ｒｅｆｒｚ及びｒｅｆｌｚは、図１５を用いて説明したように、左右何れのワードデコーダ群が選択状態にあるかを示す信号である。Ｎ（Ｌ）及びＮ（Ｒ）は、それぞれシフト制御信号発生回路４２ＡのノードＮ（図１６参照）の信号とシフト制御信号発生回路４３ＡのノードＮの信号である。図１６を用いて説明したように、信号Ｎ（Ｌ）及びＮ（Ｒ）は、それぞれ信号ｒｅｆｌｚ及びｒｅｆｒｚよりも終期が１サイクル延長された信号となっている。これにより、シフト制御信号ｃｌｋ＿ｌ及びｃｌｋ＿ｒは、左右切り換え時に１クロック重複して発生する信号となる。
図１８は、本発明によるシフトレジスタ制御回路の第６の実施例の構成を示す図である。図１８において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
第６の実施例は、モニター用のシフトレジスタ回路として規模の小さなシフトレジスタ回路を用いる構成に関するものである。図１８に示す図６の実施例では、図３の２ｎビットのシフトレジスタ４０の代わりに、シフトレジスタ（Ｓ／Ｒ）４０Ｂ、カウンタ１７１−１乃至１７１−Ｎ、及び信号選択回路１７２を含む。シフトレジスタ４０Ｂは、ワード線選択シフトレジスタの一列分の数をｎとして、ｎ／Ｎビットのシフトレジスタ（即ちｎ／Ｎ段のシフトレジスタ回路）である。またカウンタ１７１−１乃至１７１−Ｎは、Ｎ個設けられている。
モニター用シフトレジスタ４０Ｂにおいて“１”が最終段（ｎ／Ｎ番目）までシフトする度に、カウンタ１７１−１乃至１７１−Ｎが１カウントだけカウントアップする。モニター用シフトレジスタ４０Ｂからは、１段目の出力とｎ段目の出力とを引き出し、それぞれｐｏ００及びｐｏ−ｎとして信号選択回路１７２に入力する。またカウンタ１７１−１乃至１７１−Ｎからも各カウンタのキャリーアップ信号をそれぞれＦｌａｇ１、Ｆｌａｇ２、…、ＦｌａｇＮとして信号選択回路１７２に入力する。信号選択回路１７２は、これら入力信号の論理をとり、信号ｒ１、ｒ２、ｌ１、及びｌ２を生成して出力する。
図１９は、本発明によるシフトレジスタ制御回路の第７の実施例の構成を示す図である。図１９において、図１８と同一の構成要素は同一の番号で参照し、その説明は省略する。
図１９の構成のシフトレジスタ４０Ｂをカウンタ＆デコーダ４０Ａで置き換えたものである。カウンタ＆デコーダ４０Ａは、クロック信号ｃｌｋに同期してカウントアップ（又はカウントダウン）するカウンタと、そのカウント値をデコードするデコーダとを含む。これにより、シフトレジスタ４０Ｂと同等の機能を提供することが可能になる。なおこの際のデコーダ出力としては、信号ｒ１、ｒ２、ｌ１、及びｌ２に対応するカウンタデコード値のみを出力すればよい。従って小規模の回路でデコーダを構成することが可能である。
図２０は、信号選択回路１７２の回路構成の一例を示す回路図である。
図２０の信号選択回路１７２は、Ｎが２の場合の例であり、ＡＮＤ回路１８１乃至１８４、ＮＡＮＤ回路１８５乃至１８８、及びインバータ１８９及び１９０を含む。第１段のカウンタ回路１７１−１の出力Ｆ１（図１８及び図１９ではＦｌａｇ１として示してある）と第２段のカウンタ回路１７１−２の出力Ｆ２（図１８及び図１９ではＦｌａｇ２として示してある）とを、ＡＮＤ回路１８１乃至１８４及びインバータ１８９及び１９０によりデコードすることで、シフトレジスタ４０Ｂ又は４０Ｃが何周目の動作をしているのかを判定する。この結果に基づいて、１段目の出力とｎ段目の出力であるｐｏ００及びｐｏ−ｎを選択的に出力することで、ワード線選択シフトレジスタ列の間で切り換えが発生したことを示す信号及び切り換えの後に１段進行したことを示す信号として、ｒ１、ｒ２、ｌ１、及びｌ２を生成することができる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
例えば上記実施例では、ワードデコーダ群は２列であるとして説明したが、３列或いはそれ以上の列が設けられている場合であっても、上記実施例の場合と同様にしてシフト制御信号を生成することで、非選択の列におけるシフト制御信号を非活動状態とし、無駄な消費電力を削減することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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