(57)【要約】本発明は、制御信号に応じて帰還抵抗値を可変して増幅を行う帯域幅を設定する前置増幅器と、前記前置増幅器の出力信号の帯域を検出して前記制御信号を生成する制御信号生成手段と、前記制御信号の補正信号を生成する補正信号生成手段を有し、前記制御信号を前記補正信号で補正して前記帰還抵抗値の可変調整を行うよう構成することにより、光入力信号の一定時間内の立ち上がり及び立ち下がりの数が予め決められた範囲より小さくなった場合にも、制御電圧を正しく生成でき正常な帯域制御を行うことができ、入力信号パターン依存性の影響なく帯域幅を自動的に調整した光受信器を実現することができ、コストの低減をはかることができる。
2004068705.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に応じて帰還抵抗値を可変して増幅を行う帯域幅を設定する前置増幅器と、
前記前置増幅器の出力信号の帯域を検出して前記制御信号を生成する制御信号生成手段と、
前記制御信号の補正信号を生成する補正信号生成手段を有し、
前記制御信号を前記補正信号で補正して前記帰還抵抗値の可変調整を行う前置増幅回路。
【請求項２】
請求項１記載の前置増幅回路において、
前記制御信号生成手段は、前記前置増幅器の出力信号を第１基準電圧と比較する第１コンパレータと、
前記前置増幅器の出力信号を前記第１基準電圧より低い第２基準電圧と比較する第２コンパレータと、
前記第１コンパレータ出力と前記第２コンパレータ出力との排他的論理和演算を行って前記前置増幅器の出力信号の立ち上がり及び立ち下がり検出信号である排他的論理和信号を得るイクスクルーシブオア回路と、
前記排他的論理和信号の平均値を検出する平均値検出回路と、
前記平均値電圧と前記補正信号電圧とを差動増幅する差動増幅回路を
有する前置増幅回路。
【請求項３】
請求項２記載の前置増幅回路において、
前記補正信号生成手段は、排他的論理和信号をクロックでサンプリングするフリップフロップと、
前記フリップフロップの出力信号を積分して補正信号としての積分値を得る積分回路を
有する前置増幅回路。
【請求項４】
請求項３記載の前置増幅回路において、
前記クロックは、データ識別用のクロックである前置増幅回路。
【請求項５】
請求項４記載の前置増幅回路と、
前記前置増幅回路の出力信号レベルを一定として出力するＡＧＣ手段と、
前記ＡＧＣ手段の出力信号を、前記データ識別用のクロックでサンプリングしてデータを識別し再生するデータ識別再生手段を
有する光受信器。
【請求項６】
制御信号に応じて帰還抵抗値を可変して異なる伝送速度の入力信号の増幅を行う帯域幅を設定する増幅手段と、
前記増幅手段の出力信号の帯域を検出して前記制御信号を生成する制御信号生成手段と、
前記制御信号の補正信号を生成する補正信号生成手段と、
前記帰還抵抗値の可変調整を行うため前記補正信号で補正した制御信号を基に前記入力信号の伝送速度を検出し、伝送速度最大の入力信号のクロックである基準クロックを発生すると共に、前記伝送速度の検出結果に応じて前記増幅手段の出力信号を識別するためのクロックの周波数を切替えるクロック切替え手段を
有するクロック切替え回路。
【請求項７】
請求項６記載のクロック切替え回路において、
前記クロック切替え手段は、前記帰還抵抗値の可変調整を行うため前記補正信号で補正した制御信号を所定の閾値と比較して前記入力信号の伝送速度を検出する伝送速度検出手段と、
前記入力信号に同期して伝送速度最大の入力信号のクロックである基準クロックを発生するクロック発生手段と、
前記伝送速度の検出結果に応じた分周比で前記基準クロックを分周して前記増幅手段の出力信号を識別するためのクロックの周波数を切替える分周手段を
有するクロック切替え回路。
【請求項８】
請求項７記載のクロック切替え回路において、
前記制御信号生成手段は、前記増幅手段の出力信号を第１基準電圧と比較する第１コンパレータと、
前記増幅手段の出力信号を前記第１基準電圧より低い第２基準電圧と比較する第２コンパレータと、
前記第１コンパレータ出力と前記第２コンパレータ出力との排他的論理和演算を行って前記増幅手段の出力信号の立ち上がり及び立ち下がり検出信号である排他的論理和信号を得るイクスクルーシブオア回路と、
前記排他的論理和信号の平均値を検出する平均値検出回路と、
前記平均値電圧と前記補正信号電圧とを差動増幅する差動増幅回路を
有するクロック切替え回路。
【請求項９】
請求項８記載のクロック切替え回路において、
前記補正信号生成手段は、排他的論理和信号を前記基準クロックでサンプリングするフリップフロップと、
前記フリップフロップの出力信号を積分して補正信号としての積分値を得る積分回路を
有するクロック切替え回路。
【請求項１０】
請求項９記載のクロック切替え回路において、
前記増幅手段は、
制御信号に応じて帰還抵抗値を可変する前置増幅器と、
前記前置増幅器の出力信号レベルを一定として出力するＡＧＣ手段を
有するクロック切替え回路。
【請求項１１】
請求項１０記載の前置増幅回路と、
前記ＡＧＣ手段の出力信号を、前記分周手段の出力するデータ識別用のクロックでサンプリングしてデータを識別し再生するデータ識別再生手段を
有する光受信器。
【発明の詳細な説明】
【技術分野】  本発明は、前置増幅回路及びクロック切替え回路及びそれを用いた光受信器に関し、特に、光受信器に設けられ光電変換した信号を前置増幅し、信号の伝送速度に応じてクロック切替えを行う前置増幅回路及びクロック切替え回路及びそれを用いた光受信器に関する。
【背景技術】  光受信器に設けられ光電変換した信号を前置増幅する前置増幅回路として、例えば特開平３−１９５１０７号公報、または、特開平３−２７０５０４号公報に記載されたものがある。
図１は、従来の前置増幅回路の一例のブロック図を示す。同図中、光検波器１は、光入力信号を光電変換する。光検波器１の出力信号は前置増幅器２で増幅される。前置増幅器２と並列にバイアス電圧にて抵抗値が変化する可変抵抗素子３が設けられている。前置増幅器２の出力信号は次段回路に供給されると共に、比較回路４，５に供給される。
比較回路４は出力信号を第１基準電圧と比較して比較結果を制御電圧生成回路６に供給し、比較回路５は出力信号を第１基準電圧より低い第２基準電圧と比較して比較結果を制御電圧生成回路６に供給する。制御電圧生成回路６は上記２つの比較結果の排他的論理和（すなわち立ち上がり及び立ち下がり検出信号）を求め、この排他的論理和信号の平均値電圧を求め、この平均値電圧と基準電圧との差動増幅を行って制御電圧を出力する。この制御電圧はバイアスとして可変抵抗素子３に印加され、可変抵抗素子３の抵抗値を可変制御する。
これによって、可変抵抗素子３が前置増幅器２出力を入力側に帰還する帰還量を制御して、前置増幅器２のゲイン及び周波数帯域幅を可変し、光入力信号の周波数に最適な形態としている。
しかるに、従来の前置増幅回路は、一定時間における入力信号の立ち上がり及び立ち下がりの数が予め決められた範囲から外にでないことを条件としている。このため、光入力信号の一定時間内の立ち上がり及び立ち下がりの数が予め決められた範囲より小さくなった場合、可変抵抗素子３の制御電圧を正しく生成できず、帯域制御が正常に動作しないという問題を生じる。
光受信器は、信号光を確実に等化増幅（Ｒｅｓｈａｐｉｎｇ）、リタイミング（Ｒｅｔｉｍｉｎｇ）、識別再生（Ｒｅｇｅｎｅｒａｔｉｎｇ）する３Ｒ機能が適応して動作することが必須である。
図２は、従来の光受信器の一例のブロック図を示す。同図中、図１と同一部分には同一符号を付しており、比較回路４，５及び制御電圧生成回路６は省略している。光検波器１は、光入力信号を光電変換する。光検波器１の出力信号は前置増幅器２で増幅される。前置増幅器２と並列にバイアス電圧にて抵抗値が変化する可変抵抗素子３が設けられている。
前置増幅器２の出力信号はＡＧＣ（自動利得制御）アンプ７を経てクロック発生器８及び識別回路９に供給される。クロック発生器８はＰＬＬまたはＳＡＷフィルタを用いてＡＧＣアンプ７の出力信号に含まれるクロック成分に同期したクロックを発生して識別回路９に供給する。識別回路９はＡＧＣアンプ７の出力信号をクロック発生器８から供給されるクロックでサンプリングしてデータを再生し、このデータをクロックと共に出力する。
従来の光受信器は、３Ｒ機能が正確に動作するように、使用する信号光の伝送速度に対応して設計されており、例えば伝送速度６２２Ｍｂ／ｓ，２．４８Ｇｂ／ｓ，１０Ｇｂ／ｓそれぞれに対応して専用の光受信器が使用されている。
等化増幅を行う前置増幅器２及びＡＧＣアンプ７が例えば伝送速度２．４８Ｇｂ／ｓに対応している場合に、等化帯域（２．４８Ｇｂ／ｓ）より高速な伝送速度１０Ｇｂ／ｓの信号を受信したときには、受信信号（１０Ｇｂ／ｓ）が等化増幅部で帯域制限を受けて波形が歪み受信特性が劣化する。また、等化帯域より低速な伝送速度信号６２２Ｍｂ／ｓの信号を受信したときには、前置増幅器２で高周波雑音成分が大きくなり受信特性が劣化する。
このため、信号光の伝送速度に対応した前置増幅器２が必要となり、異なる伝送速度６２２Ｍｂ／ｓ，２．４８Ｇｂ／ｓ，１０Ｇｂ／ｓの信号光を受信するためには３種類の光受信器が必要となり、回路規模が大きくなり、コストが高くなるという問題があった。
【発明の開示】
本発明は、入力信号パターン依存性の影響なく帯域幅を自動的に調整することができ、また、入力信号の伝送速度に応じて自動的にクロック切替えを行うことができ、コストの低減をはかることができる前置増幅回路及びクロック切替え回路及びそれを用いた光受信器を提供することを総括的な目的とする。
この目的を達成するため、本発明の前置増幅回路は、制御信号に応じて帰還抵抗値を可変して増幅を行う帯域幅を設定する前置増幅器と、前記前置増幅器の出力信号の帯域を検出して前記制御信号を生成する制御信号生成手段と、前記制御信号の補正信号を生成する補正信号生成手段を有し、前記制御信号を前記補正信号で補正して前記帰還抵抗値の可変調整を行うよう構成される。
このような前置増幅回路によれば、光入力信号の一定時間内の立ち上がり及び立ち下がりの数が予め決められた範囲より小さくなった場合にも、制御電圧を正しく生成でき正常な帯域制御を行うことができ、入力信号パターン依存性の影響なく帯域幅を自動的に調整した光受信器を実現することができ、コストの低減をはかることができる。
【図面の簡単な説明】  図１は、従来の前置増幅回路の一例のブロック図である。
図２は、従来の光受信器の一例のブロック図である。
図３は、本発明の前置増幅回路及びそれを用いた光受信器の一実施例のブロック図である。
図４は、本発明の前置増幅回路及びそれを用いた光受信器の一実施例の詳細ブロック図である。
図５は、可変抵抗素子の抵抗値に応じた前置増幅器の特性を示す図である。
図６は、本発明を説明するため信号波形図である。
図７は、本発明の前置増幅回路及びクロック切替え回路及びそれを用いた光受信器の一実施例のブロック図である。
図８は、本発明の前置増幅回路及びクロック切替え回路及びそれを用いた光受信器の一実施例の詳細ブロック図である。
図９は、光入力信号の伝送速度と制御電圧のレベルとの関係を説明するための図である。
図１０は、基準クロックと異なる伝送速度における排他的論理和信号の波形図である。
図１１は、伝送速度検出部及び分周部の一実施例の回路構成図である。
【発明を実施するための最良の形態】  以下、本発明の実施例を図面に基づいて説明する。
図３は本発明の前置増幅回路及びそれを用いた光受信器の一実施例のブロック図、図４はその詳細ブロック図を示す。両図中、光検波器１０は、例えばフォトダイオードで構成され、光入力信号を光電変換する。光検波器１０の出力信号は前置増幅器１２で増幅される。前置増幅器１２と並列にバイアス電圧にて抵抗値が変化する可変抵抗素子１３が設けられている。前置増幅器１２で増幅された信号はＡＧＣアンプ１４で出力レベルが一定となるようにゲインコントロールされてクロック及びデータ再生回路１６及びコンパレータ２０，２２に供給される。
ここで、可変抵抗素子１３で帰還を行う前置増幅器１２は、バイアス電圧が高く可変抵抗素子１３の抵抗値が大で帰還量が小さいとき周波数帯域幅が狭くゲインが大きい図５に一点鎖線で示す特性を持ち、バイアス電圧が低く可変抵抗素子１３の抵抗値が小で帰還量が大きいとき周波数帯域幅が広くゲインが小さい二点鎖線で示す特性を持ち、可変抵抗素子１３の抵抗値が中位で帰還量が中位のとき周波数帯域幅が中位でゲインが中位の実線で示す特性を持つ。
そして、光検波器１０の前置増幅器１２としては、光入力信号の周波数ｆｉが上記特性におけるカットオフ周波数ｆｃに対し、ｆｉ≒０．８ｆｃであるとき最適とされ、ｆｉ≒０．８ｆｃとなるように可変抵抗素子１３の抵抗値を可変制御することが求められている。
クロック及びデータ再生回路１６は、図４に示すように、クロック発生器１７と識別器１８から構成され、識別器１８はＡＧＣアンプ１４の出力信号をクロック発生器１７から供給されるクロックを用いてサンプリングして識別し、識別結果として得られたデータを端子１９から出力する。
コンパレータ２０はＡＧＣアンプ１４の出力信号を第１基準電圧と比較し、コンパレータ２２はＡＧＣアンプ１４の出力信号を第１基準電圧より低い第２基準電圧と比較する。コンパレータ２０，２２それぞれの出力信号はイクスクルーシブオア回路２４で排他的論理和演算され、ここで得られた排他的論理和信号つまり立ち上がり及び立ち下がり検出信号は平均値検出回路２６及び補正信号生成回路２８に供給される。
平均値検出回路２６は排他的論理和信号の平均値電圧を検出して差動増幅器３２の反転入力端子に供給する。補正信号生成回路２８は、Ｄ型フリップフロップ２９と積分器３０から構成されている。Ｄ型フリップフロップ２９は、クロック発生器１７から供給されるデータ識別用のクロックを用いて排他的論理和信号をサンプリングすることで、排他的論理和信号のパルス幅を最低でもクロック周期にして積分器３０に供給する。積分器３０はパルス幅一定の排他的論理和信号を積分し積分値電圧を差動増幅器３２の非反転入力端子に供給する。
差動増幅器３２は、上記積分値電圧と平均値電圧との差動増幅を行って制御電圧を生成する。この制御電圧はバイアスとして可変抵抗素子１３に印加されて可変抵抗素子１３の抵抗値が可変制御される。可変抵抗素子１３は前置増幅器１２出力を入力側に帰還しており、可変抵抗素子１３の抵抗値を可変制御することで前置増幅器１２のゲイン及び周波数帯域幅を可変し、光入力信号の周波数に最適な形態としている。
ここで、前置増幅器１２の通過帯域が高周波数まで延びた広帯域（図５の二点差線）の場合、排他的論理和信号の立ち上がり及び立ち下がりが急峻となるため排他的論理和信号のパルス幅は狭くなる。また、前置増幅器１２の通過帯域が狭帯域（図５の一点差線）の場合、排他的論理和信号の立ち上がり及び立ち下がりがなだらかとなるため排他的論理和信号のパルス幅は広くなる。
入力信号の立ち上がり及び立ち下がりの数が予め決められた範囲より少ない場合は、前置増幅器１２の通過帯域は狭帯域であることが望まれる。これに反して、前置増幅器１２の通過帯域が広帯域であると、ＡＧＣアンプ１４の出力信号波形は図６（Ａ）に示すようになる。なお、この波形は立ち上がり及び立ち下がりの数が少ない「１」連続パターンを示している。また、コンパレータ２０，２２それぞれの第１，第２基準電圧をａ，ｂで示している。
前置増幅器１２の通過帯域が広帯域であると、イクスクルーシブオア回路２４の出力する排他的論理和信号の波形は図６（Ｂ）に示すようにパルス幅は狭くなる。本実施例の補正信号生成回路２８では、排他的論理和信号のパルス幅を最低でも図６（Ｃ）に示すクロックの周期にしているため、Ｄ型フリップフロップ２９の出力する排他的論理和信号の波形は図６（Ｄ）に示すようになり、積分器３０の出力する積分値電圧は、平均値検出回路２６の出力する平均値電圧に比べ相対的に高くなる。図６（Ｅ），（Ｆ）に平均値電圧、積分値電圧それぞれを破線で示す。実線は排他的論理和信号のパルスがない状態の電圧である。
このため、制御電圧つまり可変抵抗素子１３のバイアスは高くなり、前置増幅器１２の通過帯域を狭帯域にすることができる。なお、前置増幅器１２の通過帯域が狭帯域になると、イクスクルーシブオア回路２４の出力する排他的論理和信号のパルス幅は図６（Ｂ）に示す波形より広くなり、図６（Ｄ）に示す程度となった時点で制御電圧が安定する。
これによって、光入力信号の一定時間内の立ち上がり及び立ち下がりの数が予め決められた範囲より小さくなった場合にも、制御電圧を正しく生成でき正常な帯域制御を行うことができる。つまり、入力信号パターン依存性の影響なく帯域幅を自動的に調整した光受信器を実現することができ、コストの低減をはかることができる。
図７は本発明の前置増幅回路及びクロック切替え回路及びそれを用いた光受信器の一実施例のブロック図、図８はその詳細ブロック図を示す。両図中、光検波器４０は、例えばフォトダイオードで構成され、光入力信号を光電変換する。ここで、光入力信号は異なる伝送速度６２２Ｍｂ／ｓ，２．４８Ｇｂ／ｓ，１０Ｇｂ／ｓであるものとする。
光検波器４０の出力信号は前置増幅器４２で増幅される。前置増幅器４２と並列にバイアス電圧にて抵抗値が変化する可変抵抗素子４３が設けられている。前置増幅器４２で増幅された信号はＡＧＣアンプ４４で出力レベルが一定となるようにゲインコントロールされて、制御電圧生成回路４５，クロック切替え回路４６，識別回路４８それぞれに供給される。即ち、前置増幅器４２とＡＧＣアンプ４４で等化増幅を行っている。
ここで、可変抵抗素子４３で帰還を行う前置増幅器４２は、バイアス電圧が高く可変抵抗素子４３の抵抗値が大で帰還量が小さいとき周波数帯域幅が狭くゲインが大きい図５に一点鎖線で示す特性を持ち、バイアス電圧が低く可変抵抗素子４３の抵抗値が小で帰還量が大きいとき周波数帯域幅が広くゲインが小さい二点鎖線で示す特性を持ち、可変抵抗素子４３の抵抗値が中位で帰還量が中位のとき周波数帯域幅が中位でゲインが中位の実線で示す特性を持つ。
そして、光検波器４０の前置増幅器４２としては、光入力信号の周波数ｆｉが上記特性におけるカットオフ周波数ｆｃに対し、ｆｉ≒０．８ｆｃであるとき最適とされ、ｆｉ≒０．８ｆｃとなるように可変抵抗素子４３の抵抗値を可変制御することが求められている。
制御電圧生成回路４５は、図８に示すように、コンパレータ５０，５２，イクスクルーシブオア回路５４，平均値検出回路５６，補正信号生成回路５８，差動増幅器６２から構成されている。
コンパレータ５０はＡＧＣアンプ４４の出力信号を第１基準電圧と比較し、コンパレータ５２はＡＧＣアンプ４４の出力信号を第１基準電圧より低い第２基準電圧と比較する。コンパレータ５０，５２それぞれの出力信号はイクスクルーシブオア回路５４で排他的論理和演算され、ここで得られた排他的論理和信号つまり立ち上がり及び立ち下がり検出信号は平均値検出回路５６及び補正信号生成回路５８に供給される。平均値検出回路５６は排他的論理和信号の平均値電圧を検出して差動増幅器６２の反転入力端子に供給する。
補正信号生成回路５８は、Ｄ型フリップフロップ５９と積分器６０から構成されている。Ｄ型フリップフロップ５９は、クロック切替え回路４６から供給される基準クロックを用いて排他的論理和信号をサンプリングすることで、排他的論理和信号のパルス幅を最低でも基準クロック周期にして積分器６０に供給する。積分器６０はパルス幅一定の排他的論理和信号を積分し積分値電圧を差動増幅器６２の非反転入力端子に供給する。なお、基準クロックは、光入力信号の伝送速度が６２２Ｍｂ／ｓ，２．４８Ｇｂ／ｓ，１０Ｇｂ／ｓである場合、最高速の伝送速度１０Ｇｂ／ｓの光入力信号のデータ識別を行うためのクロックである。
差動増幅器６２は、上記積分値電圧と平均値電圧との差動増幅を行って制御電圧を生成する。この制御電圧はバイアスとして可変抵抗素子４３に印加されると共にクロック切替え回路４６に供給されており、可変抵抗素子４３の抵抗値は制御電圧に応じて可変制御される。可変抵抗素子４３は前置増幅器４２出力を入力側に帰還しており、可変抵抗素子４３の抵抗値を可変制御することで前置増幅器４２のゲイン及び周波数帯域幅を可変し、光入力信号の周波数に最適な形態としている。
前置増幅器４２の通過帯域が高周波数まで延びた広帯域の場合、排他的論理和信号の立ち上がり及び立ち下がりが急峻となるため排他的論理和信号のパルス幅は狭くなり、また、前置増幅器１２の通過帯域が狭帯域の場合、排他的論理和信号の立ち上がり及び立ち下がりがなだらかとなるため排他的論理和信号のパルス幅は広くなって、光入力信号の一定時間内の立ち上がり及び立ち下がりの数が予め決められた範囲より小さくなった場合にも、制御電圧を正しく生成でき正常な帯域制御を行うことができ、入力信号パターン依存性の影響なく帯域幅を自動的に調整できることは前述のとおりである。
クロック切替え回路４６は、図８に示すように、クロック発生部６４，伝送速度検出部６６，分周部６８から構成されている。
クロック発生部６４はＰＬＬまたはＳＡＷフィルタを用いてＡＧＣアンプ４４の出力信号に含まれるクロック成分に同期した基準クロックを発生して分周部６８及びＤ型フリップフロップ５９に供給する。なお、光入力信号の伝送速度が６２２Ｍｂ／ｓ，２．４８Ｇｂ／ｓ，１０Ｇｂ／ｓと整数倍の関係にある場合、基準クロックの周波数は、どの伝送速度の光信号が入力されていても伝送速度最大の光入力信号に対応した１０ＧＨｚである。
伝送速度検出部６６は、差動増幅器６２から供給される制御電圧を閾値ＶＨ，ＶＭ，ＶＬそれぞれと比較して光入力信号の伝送速度を検出し、分周部６８は伝送速度の検出結果に応じて基準クロックを分周する。ここで、図９（Ａ）に示すように、光入力信号の伝送速度が期間Ｔ１で１０Ｇｂ／ｓ、期間Ｔ２で２．４８Ｇｂ／ｓ、期間Ｔ３で６２２Ｍｂ／ｓと変化した場合、制御電圧のレベルは図９（Ｂ）に示すように変化する。なお、図９（Ｂ）に制御電圧と共に閾値ＶＨ，ＶＭ，ＶＬを示す。
これは、前述のように、伝送速度が低い場合に、前置増幅器４２の通過帯域が広帯域であるとイクスクルーシブオア回路５４の出力する排他的論理和信号のパルス幅が狭くなり、補正信号生成回路５８で排他的論理和信号のパルス幅を基準クロックの周期にしているため積分値電圧が平均値電圧に比べ相対的に高くなり、これによって制御電圧つまり可変抵抗素子１３のバイアスが高くなり、前置増幅器１２の通過帯域を狭帯域にしてイクスクルーシブオア回路２４の出力する排他的論理和信号のパルス幅がＤ型フリップフロップ５９の出力信号のパルス幅程度となった時点で制御電圧が安定するためである。
図１０（Ａ）に基準クロック（１０ＧＨｚ）の波形を示し、また、図１０（Ｂ），（Ｃ），（Ｄ）に伝送速度が１０Ｇｂ／ｓ，２．４８Ｇｂ／ｓ，６２２Ｍｂ／ｓそれぞれの場合のＤ型フリップフロップ５９が出力する排他的論理和信号の波形（１パルス分）を示す。
図１１は、伝送速度検出部６６及び分周部６８の一実施例の回路構成図を示す。同図中、直列接続された抵抗Ｒ１，Ｒ２，Ｒ３は電源電圧Ｖｃｃを分圧して閾値ＶＨ，ＶＭ，ＶＬを生成しコンパレータ７１，７２，７３の反転入力端子に供給する。端子７０には差動増幅器６２から制御電圧が入来し、コンパレータ７１，７２，７３それぞれの非反転入力端子に供給される。
コンパレータ７１は制御電圧が閾値ＶＨ未満ではローレベル出力で、閾値ＶＨを超えるとハイレベル出力となる。コンパレータ７２は制御電圧が閾値ＶＭ未満ではローレベル出力で閾値ＶＭを超えるとハイレベル出力となる。コンパレータ７３は制御電圧が閾値ＶＬ未満ではローレベル出力で、閾値ＶＬを超えるとハイレベル出力となる。
コンパレータ７１の出力はインバータ７４，７６に供給されると共にアンド回路７７に供給される。コンパレータ７２の出力はインバータ７５に供給されると共にアンド回路７８に供給される。コンパレータ７３の出力はアンド回路７９に供給される。
アンド回路７７は制御電圧が閾値ＶＨを超えたときハイレベル出力となって分周器８２をイネーブル状態とし、分周器８２はクロック発生部６４から端子８１を経て供給される周波数１０ＧＨｚの基準クロックを１／１６分周して周波数６２２ＭＨｚのクロックを生成する。
アンド回路７８は制御電圧が閾値ＶＭから閾値ＶＨまでの範囲にあるときハイレベル出力となって分周器８３をイネーブル状態とし、分周器８３は周波数１０ＧＨｚの基準クロックを１／４分周して周波数２．４８ＧＨｚのクロックを生成する。
アンド回路７９は制御電圧が閾値ＶＬから閾値ＶＭまでの範囲にあるときハイレベル出力となって分周器８４をイネーブル状態とし、分周器８４は周波数１０ＧＨｚの基準クロックを１／１分周して周波数１０ＧＨｚのクロックを生成する。なお、分周器８４は実質的に分周を行わないため、トランスミッションゲート等を用いても良い。上記の分周器８２，８３，８４のいずれかから出力されるクロックはオア回路８５を通して識別回路４８に供給される。
なお、伝送速度検出部６６では制御電圧を閾値ＶＨ，ＶＭ，ＶＬと比較しているが、制御電圧を閾値ＶＨ，ＶＭと比較して分周比を１／１６または１／４または１／１のいずれにするかを決定することも可能であり、上記実施例に限定されるものではない。
識別回路４８は、識別器４８ａとＤ型フリップフロップ４８ｂよりなり、ＡＧＣアンプ４４の出力信号を識別器４８ａにて識別し、Ｄ型フリップフロップ４８ｂにおいて分周部６８から供給されるクロックを用いてサンプリングし、識別結果として得られたデータを端子４９ａから出力すると共に、上記クロックを端子４９ｂから出力する。
このようにして、入力信号の伝送速度に応じて自動的にクロック切替えを行うことができ、異なる伝送速度６２２Ｍｂ／ｓ，２．４８Ｇｂ／ｓ，１０Ｇｂ／ｓの信号光を１回路の光受信器で受信することが可能となり、回路規模を小さくすることができ、コストを低減することができる。
なお、平均値検出回路２６，差動増幅器３２，コンパレータ２０，２２，イクスクルーシブオア回路２４が請求項記載の制御信号生成手段に対応し、補正信号生成回路２８が補正信号生成手段に対応し、コンパレータ２０が第１コンパレータに対応し、コンパレータ２２が第２コンパレータに対応し、ＡＧＣアンプ１４がＡＧＣ手段に対応し、データ再生回路１６がデータ識別再生手段に対応し、伝送速度検出部６６が伝送速度検出手段に対応し、クロック発生部６４がクロック発生手段に対応し、分周部６８が分周手段に対応する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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