(57)【要約】デジタル回路がＧＨｚ時代に突入している状況の中、デカップリング回路に必要な低インピーダンス特性を数百ＭＨｚあるいはこれを超す帯域まで確保すること、また、数百ＭＨｚ以上の帯域においても低インピーダンス特性を有する半導体回路を提供すること。  電源配線と、グランド配線またはグランド面とが、誘電体を介して対向配置された線路素子であって、前記線路素子を覆う誘電体の覆いを設けたことを特徴とする。
2004073066.tif 000002
【特許請求の範囲】
【請求項１】
電源配線と、グランド配線またはグランド面とが、誘電体を介して対向配置された線路素子であって、前記線路素子を覆う絶縁体の覆いを設けたことを特徴とする線路素子。
【請求項２】
半導体基板上または導体層上に略一定厚みの膜状に形成された第１の誘電体と該誘電体上に形成された第１の導体とを少なくとも有する線路素子であって、前記第１の誘電体を進行する高周波の進行方向に対する当該誘電体の長さを所定長さに規定して形成するとともに、当該線路素子を覆う絶縁体の覆いを設けたことを特徴とする線路素子。
【請求項３】
前記半導体基板または導体層と、前記第１の誘電体の界面、および、前記第１の誘電体と前記第１の導体の界面の少なくともいずれかに凹凸が形成されていることを特徴とする請求項２に記載の線路素子。
【請求項４】
さらに前記第１の導体が膜状に形成され、該導体と前記覆いとの間に第２の誘電体を膜状に形成したことを特徴とする請求項２または３に記載の線路素子。
【請求項５】
さらに前記第１の導体が膜状に形成され、該導体と前記覆いとの間に膜状に形成された第２の誘電体を介して第２の導体を設けたことを特徴とする請求項２または３に記載の線路素子。
【請求項６】
第１の導体の上面、下面、側面の少なくとも１面が第３の誘電体により覆われた線路素子であって、当該線路素子が第４の誘電体で覆われていることを特徴とする線路素子。
【請求項７】
前記第３の誘電体を進行する高周波の進行方向に対する当該誘電体の長さを所定長さに規定して形成することを特徴とする請求項６に記載の線路素子。
【請求項８】
前記第１の導体の表面に凹凸を形成し、前記第３の誘電体を凹凸に形成していることを特徴とする請求項６または７に記載の線路素子。
【請求項９】
前記第１の導体の上面、下面、側面の少なくとも１面に設けられた第３の誘電体の誘電率は、前記第４の誘電体の誘電率よりも高いことを特徴とする請求項６から８のいずれか１項に記載の線路素子。
【請求項１０】
前記線路素子は電磁波の伝搬方向に対して略垂直方向および／または略水平方向に凹凸状に形成されたことを特徴とする請求項１〜９のいずれか１項に記載の線路素子。
【請求項１１】
前記線路素子は電磁波の伝搬方向に対して略垂直方向および／または略水平方向の断面が、略同一であることを特徴とする請求項１〜９のいずれか１項に記載の線路素子。
【請求項１２】
前記電源配線または前記グランド配線が、略櫛状に形成された線路素子であって、前記櫛状に形成された前記電源配線または前記グランド配線は、誘電体を介して前記グランド配線または前記電源配線とが対向して設けられたことを特徴とする請求項１に記載の線路素子。
【請求項１３】
前記櫛状の歯が前記電源配線または前記グランド配線を構成し、前記櫛状に形成された前記電源配線または前記グランド配線が基板に対して前記櫛状の背部が略垂直方向に延長されていることを特徴とする請求項１２に記載の線路素子。
【請求項１４】
半導体基板にトレンチを形成して当該基板上に誘電体を介して対向配置された電源配線とを有する線路素子であって、
前記線路素子は、当該誘電体と、当該電源配線とで線路素子を構成し、少なくとも該線路素子の当該誘電体を覆う覆いを設けたことを特徴とする線路素子。
【請求項１５】
半導体基板にトレンチを形成して当該基板上に誘電体を介して対向配置された電源配線とを有する線路素子であって、
前記線路素子は、当該基板と、当該誘電体と、当該電源配線とで線路素子を構成し、少なくとも該線路素子の当該誘電体を覆う絶縁体の覆いを設けたことを特徴とする線路素子。
【請求項１６】
半導体基板の主面に形成された誘電体膜と、
前記誘電体膜を挟んで前記半導体基板主面に形成された拡散層と、
前記誘電体膜上に形成された配線とを有し、
前記半導体基板と前記誘電体膜と前記配線とを含んで線路が構成され、
高周波発生源から発生する電磁波の周波数帯域において、当該線路に入力される前記電磁波により変化する電源電圧尖頭値が、当該電源電圧を基準にして求めた所定値以下になるように、当該線路の特性インピーダンスを設定したことを特徴とする線路素子。
【請求項１７】
前記拡散層がグランドに接続されたことを特徴とする請求項１６記載の線路素子。
【請求項１８】
前記半導体基板、前記誘電体膜及び前記配線とともに前記線路を形成し、前記配線と電気的に接続された裏打ち導体をさらに有することを特徴とする請求項１６または１７に記載の線路素子。
【請求項１９】
前記半導体基板、前記誘電体膜、前記配線及び前記裏打ち導体とともに前記線路を構成する絶縁膜を、前記配線と前記裏打ち導体との間にさらに有し、前記配線と前記裏打ち導体とが、前記絶縁膜に少なくとも一つ形成されたコンタクトホールによって電気的に接続されたことを特徴とする請求項１８記載の線路素子。
【請求項２０】
前記拡散層の外側の前記半導体基板主面にフィールド酸化膜を有し、前記誘電体膜は前記フィールド酸化膜よりも薄く形成されたことを特徴とする請求項１６から１９のいずれか１項記載の線路素子。
【請求項２１】
前記線路素子は、高周波発生源から発生する電磁波の周波数帯域において、当該線路素子に入力される前記電磁波により変化する電源電圧尖頭値が、当該電源電圧を基準にして求めた所定値以下になるように、当該線路素子の特性インピーダンスを設定したことを特徴とする請求項１〜２０のいずれか１項に記載の線路素子。
【請求項２２】
前記半導体基板、前記導体層及び前記第２の導体がグランド配線であるか、またはグランドに接続されており、前記第１の導体が電源配線であることを特徴とする請求項２から２１のいずれか１項に記載の線路素子。
【請求項２３】
前記導体層は前記第１、第２の導体よりも電気抵抗が大きいことを特徴とする請求項２から２２のいずれか１項に記載の線路素子。
【請求項２４】
前記導体層はポリシリコンであることを特徴とする請求項２から２３のいずれか１項に記載の線路素子。
【請求項２５】
前記線路素子の長さが、対象とする電磁波が波として振舞う程度に長いことを特徴とする１から２４のいずれか１項に記載の線路素子。
【請求項２６】
前記線路素子の長さが、対象とする電磁波の実効波長の１／４より長いことを特徴とする１から２４のいずれか１項に記載の線路素子。
【請求項２７】
前記線路素子の誘電体が誘電損失を有することを特徴とする請求項１から２６のいずれか１項に記載の線路素子。
【請求項２８】
請求項１から２７のいずれか１項に記載の線路素子を有する半導体回路。
【発明の詳細な説明】
【技術分野】  本発明は、半導体回路に関し、特に高周波領域（１０ＭＨｚ以上）で良好な電気特性を有する低インピーダンス線路素子およびこの線路素子を用いた半導体回路に関する。
従来技術
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）あるいはＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）を構成する半導体素子のスイッチング動作に伴って高周波の電磁波が発生し、発生した高周波電磁波の一部は、ＬＳＩ内の電源配線、パッケージ等を経てプリント基板の電源分配回路に漏洩する。高周波電磁波は、電源配線を伝搬する過程で、ＬＳＩ内、パッケージ及びプリント回路基板内で信号配線等に誘導結合すると、信号ケーブルや機器から電磁波として漏洩する。また、ＬＳＩ内のスイッチング素子から見た電源配線のサージインピーダンスが大きいと、ＬＳＩ内のスイッチング素子で発生した高周波電磁波は、信号配線に干渉を生じ、信号電圧の歪みを発生させる。また、スイッチング素子の電源電圧の変動も引き起こす。このような電磁干渉を抑えるためにはＬＳＩからプリント基板に至る電源配線に対して電磁干渉が最小となるように、挿入位置とデカップリング特性を考慮した電源デカップリング回路を挿入することが有効である。
従来、半導体素子において、特許文献１である特開平１０−２７０６４３号公報に示されるように、回路の動作周波数に対応する波長に対して素子の大きさが小さかったため、集中定数として扱われるコンデンサが、電源配線に付加されてデカップリングが行われていた。
コンデンサを使用すると、その接続配線部分の直列インダクタンス成分も考慮する必要が生じ、この場合、デカップリングコンデンサはキャパシタンスとインダクタンスの直列共振周波数以上ではインダクタンス特性を示してしまうため、周波数が高くなるほどインピーダンスが増加しデカップリング特性は劣化してしまう。
この対策としてＬＳＩまたはＩＣ内部、パッケージ、プリント基板内でコンデンサを分割して配置する手法が採用されているが、この場合に於いてもコンデンサと電源分配線とを接続する配線のインダクタンスが無視できず、動作周波数が数百ＭＨｚ以上の帯域に於いて、デカップリング回路のインピーダンスをインダクタンス特性から容量性にすることは限界があった。
【特許文献１】          特開平１０−２７０６４３号公報
【発明が解決しようとする課題】
デジタル回路の動作周波数がＧＨｚ時代に突入している現在の状況の中、デカップリング回路に必要な低インピーダンス特性を数百ＭＨｚ以上まで確保することが、電磁干渉を抑制したり信号品質を向上するために必要である。このため、本発明は、数百ＭＨｚ以上の帯域においても低インピーダンス特性を有する半導体回路を提供することを目的としている。
【発明の開示】
請求項１記載の線路素子は、電源配線と、グランド配線またはグランド面とが、誘電体を介して対向配置された線路素子であって、前記線路素子を覆う絶縁体の覆いを設けたことを特徴とする。
請求項２記載の線路素子の発明は、半導体基板上または導体層上に略一定厚みの膜状に形成された第１の誘電体と該誘電体上に形成された第１の導体とを少なくとも有する線路素子であって、前記第１の誘電体を進行する高周波の進行方向に対する当該誘電体の長さを所定長さに規定して形成するとともに、当該線路素子を覆う絶縁体の覆いを設けたことを特徴とする。
請求項３記載の線路素子の発明は、請求項２において、前記半導体基板または導体層と、前記第１の誘電体の界面、および、前記第１の誘電体と前記第１の導体の界面の少なくともいずれかに凹凸が形成されていることを特徴とする。
請求項４記載の線路素子の発明は、請求項２または３において、さらに前記第１の導体が膜状に形成され、該導体と前記覆いとの間に第２の誘電体を膜状に形成したことを特徴とする。
請求項５記載の線路素子の発明は、請求項２または３において、さらに前記第１の導体が膜状に形成され、該導体と前記覆いとの間に膜状に形成された第２の誘電体を介して第２の導体を設けたことを特徴とする。
請求項６記載の線路素子の発明は、第１の導体の上面、下面、側面の少なくとも１面が第３の誘電体により覆われた線路素子であって、当該線路素子が第４の誘電体で覆われていることを特徴とする。
請求項７記載の線路素子の発明は、請求項６において、前記第３の誘電体を進行する高周波の進行方向に対する当該誘電体の長さを所定長さに規定して形成することを特徴とする。
請求項８記載の線路素子の発明は、請求項６または７において、第１の導体の表面に凹凸を形成し、前記第３の誘電体を凹凸に形成していることを特徴とする。
請求項９記載の線路素子の発明は、請求項６から８のいずれか１項において、前記第１の導体の上面、下面、側面の少なくとも１面に設けられた第３の誘電体の誘電率は、前記第４の誘電体の誘電率よりも高いことを特徴とする。
請求項１０記載の線路素子の発明は、請求項１から９のいずれか１項において、前記線路素子は電磁波の伝搬方向に対して略垂直方向および／または略水平方向に凹凸状に形成されたことを特徴とする。
請求項１１記載の線路素子の発明は、請求項１から９のいずれか１項において、前記線路素子は電磁波の伝搬方向に対して略垂直方向および／または略水平方向の断面が、略同一であることを特徴とする。
請求項１２記載の線路素子の発明は、請求項１において、前記電源配線または前記グランド配線が、略櫛状に形成された線路素子であって、前記櫛状に形成された前記電源配線または前記グランド配線は、誘電体を介して前記グランド配線または前記電源配線とが対向して設けられたことを特徴とする。
請求項１３記載の線路素子の発明は、請求項１２において、前記櫛状の歯が前記電源配線または前記グランド配線を構成し、前記櫛状に形成された前記電源配線または前記グランド配線が基板に対して前記櫛状の背部が略垂直方向に延長されていることを特徴とする。
請求項１４記載の線路素子の発明は、半導体基板にトレンチを形成して当該基板上に誘電体を介して対向配置された電源配線とを有する線路素子であって、前記線路素子は、当該誘電体と、当該電源配線とで線路素子を構成し、少なくとも該線路素子の当該誘電体を覆う覆いを設けたことを特徴とする。
請求項１５記載の線路素子の発明は、半導体基板にトレンチを形成して当該基板上に誘電体を介して対向配置された電源配線とを有する線路素子であって、前記線路素子は、当該基板と、当該誘電体と、当該電源配線とで線路素子を構成し、少なくとも該線路素子の当該誘電体を覆う絶縁体の覆いを設けたことを特徴とする。
請求項１６記載の線路素子の発明は、半導体基板の主面に形成された誘電体膜と、前記誘電体膜を挟んで前記半導体基板主面に形成された拡散層と、前記誘電体膜上に形成された配線とを有し、前記半導体基板と前記誘電体膜と前記配線とを含んで線路が構成され、高周波発生源から発生する電磁波の周波数帯域において、当該線路に入力される前記電磁波により変化する電源電圧尖頭値が、当該電源電圧を基準にして求めた所定値以下になるように、当該線路の特性インピーダンスを設定したことを特徴とする。
請求項１７記載の線路素子の発明は、請求項１６において、前記拡散層がグランドに接続されたことを特徴とする。
請求項１８記載の線路素子の発明は、請求項１６または１７において、前記半導体基板、前記誘電体膜及び前記配線とともに前記線路を形成し、前記配線と電気的に接続された裏打ち導体をさらに有することを特徴とする。
請求項１９記載の線路素子の発明は、請求項１８において、前記半導体基板、前記誘電体膜、前記配線及び前記裏打ち導体とともに前記線路を構成する絶縁膜を、前記配線と前記裏打ち導体との間にさらに有し、前記配線と前記裏打ち導体とが、前記絶縁膜に少なくとも一つ形成されたコンタクトホールによって電気的に接続されたことを特徴とする。
請求項２０記載の線路素子の発明は、請求項１６から１９のいずれか１項において、前記拡散層の外側の前記半導体基板主面にフィールド酸化膜を有し、前記誘電体膜は前記フィールド酸化膜よりも薄く形成されたことを特徴とする。
請求項２１記載の線路素子の発明は、請求項１から２０のいずれか１項において、前記線路素子は、高周波発生源から発生する電磁波の周波数帯域において、当該線路素子に入力される前記電磁波により変化する電源電圧尖頭値が、当該電源電圧を基準にして求めた所定値以下になるように、当該線路素子の特性インピーダンスを設定したことを特徴とする。
請求項２２記載の線路素子の発明は、請求項２から２１のいずれか１項において、前記半導体基板、前記導体層及び前記第２の導電体がグランド配線であるか、またはグランドに接続されており、前記第１の導体が電源配線であることを特徴とする。
請求項２３記載の線路素子の発明は、請求項２から２２のいずれか１項において、前記導体層は前記第１、第２の導体よりも電気抵抗が大きいことを特徴とする。
請求項２４記載の線路素子の発明は、請求項１から２３のいずれか１項において、前記導体層はポリシリコンであることを特徴とする。
請求項２５記載の線路素子の発明は、請求項１から２４のいずれか１項において、前記線路素子の長さが、対象とする電磁波が波として振舞う程度に長いことを特徴とする。
請求項２６記載の線路素子の発明は、請求項１から２４のいずれか１項において、前記線路素子の長さが、対象とする電磁波の実効波長の１／４より長いことを特徴とする。
請求項２７の線路素子の発明は、請求項１から２６のいずれか１項において、前記線路素子の誘電体が誘電損失を有することを特徴とする。
請求項２８記載の半導体回路の発明は、請求項１から２７のいずれか１項の線路素子を有することを特徴とする。
作用
図１に本発明の半導体回路の回路構成図を示す。高周波発生源２９からの電流ｉ２６が導体中を通過すると他の素子とカップリングしやすくなり、惹いては高周波電磁波となって漏洩するため、高周波電流を発生源である高周波発生源（たとえばスイッチング素子）の極近傍で抑え込むためにデカップリング線路素子２７が可能な限り発生源２９の近くに挿入されている。
ここで、線路素子２７の特性インピーダンスをＺｃとし、ＬＳＩ２９内部の特性インピーダンスＺｓは未知であるとし、電源を供給するための線路である供給電源線路の特性インピーダンスＺ０は、対象とする周波数の範囲で、数十〜数百Ω程度であるとする。本発明では、このような回路のデカップリングをＺｃを小さくすることにより行う。このように、線路素子２７の特性インピーダンスＺｃを小さくすると、線路素子によって高周波電流ｉ２６はバイパスされて、直流電源２８側には侵入しない。すなわち、上記半導体回路において、線路素子の特性インピーダンスＺｃを小さくすると、デカップリング特性が向上すると考えられる。今、線路素子２７を並列アドミッタンスＹｃに置き換え、線路素子の直列インピーダンス成分Ｚｚを小さいものとして無視して簡略化した回路を図１に示す。この回路での反射係数Гと透過係数Ｔは、散乱行列［Ｓ］
2004073066.tif 000003
の成分Ｓ１１とＳ２１で表現され、この散乱行列［Ｓ］は、次式で表わされる。
2004073066.tif 000004
ただし、Ｙｃ‘＝Ｙｃ／Ｙ０，Ｙ０＝１Ｚ０，Ｙｃ＝１／Ｚｃ
よって、
2004073066.tif 000005
2004073066.tif 000006
ここで、Ｚ０＞＞Ｚｃという条件であれば、Ｚｃ／Ｚ０は、０（ゼロ）に近似できるから、反射係数Гと透過係数Ｔを求めると、それぞれ、Г≒−１であり、Ｔ≒０となり、これは、完全反射、非透過（透過しない）となる。この解は、高周波電流に対する解であるため、高周波電流ｉ２６は、電源供給系である直流電源２８側には、侵入しないで反射されることとなる。すなわち高周波電流に対しては、直流電源とはデカップリングされ、高周波電流によって誘引される電磁放射が極めて抑制される。
前述したように、デカップリング素子として、通常のコンデンサを用いた場合には、デカップリングコンデンサと配線との接続配線部分のインダクタンスの増加の影響によりデカップリング特性が劣化し、特に高周波領域に到っては、このデカップリング特性の劣化が顕著となる。
このため、本発明では、線路素子状に形成した線路素子を適用することにより、デカップリング特性を向上させている。
すなわち上記した線路素子の特性インピーダンスＺｃは、実効線路素子長（実効線路長）が線路とみなせる程度に長い、別の言い方として、対象とする高周波電流に伴う電磁波が波として振舞う程度に長い場合には、線路素子の単位長あたりのインダクタンスをＬ、単位長あたりのキャパシタンスをＣとして、周波数に関係なく、Ｚｃ＝（Ｌ／Ｃ）１／２で表せる。このインピーダンスＺｃ（単位長あたりのインピーダンス）は、ほぼ一定となるので、Ｚｃを小さくすれば従来のコンデンサでは、高周波領域でインピーダンス（特にコンデンサのインダクタンス成分）が増加してしまうため、デカップリング特性が劣化していたが、本発明の線路素子を半導体回路に適用することにより、デカップリング特性が劣化することなく広帯域で良好なデカップリング特性を有する半導体回路が得られる。なお本発明では、キャパシタンスＣを増大させることにより特性インピーダンスＺｃを小さくしている。
また、上記「実効線路素子長が線路とみなせる程度に長い、別の言い方として、対象とする高周波電流に伴う電磁波が波として振舞う程度に長い」とは、目安として実効線路素子長がデカップリング有効周波数の最低周波数に対応する波長の１／４程度より長いことを指し、この場合、線路素子のデカップリング有効周波数（デカップリング特性を有効に発揮できる程度の周波数）の最低周波数をｆ１、波長をλ１、線路素子の比誘電率をε、線路素子長をＬＥＮ１とすると、ＬＥＮ１＞λ１／（４√ε）であり、従って最低周波数ｆ１はλ１＜４×√ε×ＬＥＮ１に対応する周波数で規定される。従って、線路素子のデカップリング有効周波数の下限を下げるには、線路素子の実効線路素子長を最低周波数に対応する波長の１／４程度より長くする必要がある。
また、線路素子のデカップリング有効周波数の最高周波数をｆ２、波長をλ２、高周波源から線路素子までの距離をＬＥＮ２とすると、ひとつの目安としてＬＥＮ２≒（１／３０）・λ２／√εと表すことができ、最高周波数ｆ２はλ２＝３０×√ε×ＬＥＮ２の波長に対応する周波数で規定される。従って、線路素子のデカップリング有効周波数の上限を上げるには、高周波源から線路素子までの距離を短くする必要がある。この数値１／３０は、本発明で使用されている所定値と同様に、十分小さな値であり、ここでは、実効波長λ２／√εに対して、十分に小さな値である約３％程度に設定している。ただしこの値１／３０は、実効波長λ２／√εに対して、たとえば３％であってもよく、さらに２あるいは１％程度とすることもできる。
しかしながら、たとえば数十ｋＨｚ〜１ＧＨｚ程度の広帯域な線路素子を設計するには、この線路素子がかなり長くなってしまう可能性があるため、実際には帯域をいくつかに分けて線路素子を分散させて配置することも考えられる。
また、通常のデカップリングコンデンサには、スイッチング素子による高周波の発生による電源電圧変動尖頭値が直流電源電圧に対して５％以下とすることが要求されている。
本発明は、適用される線路素子の特性インピーダンスを、スイッチング素子による電源電圧変動尖頭値が直流電源電圧を基準にして５％以下、具体的には、４％以下、好ましくは３％以下、特に厳格に設定する場合には、１％以下となるように、前記特性インピーダンスを設定することが望ましい。
【図面の簡単な説明】  図１は、本発明の半導体回路に係る低インピーダンス線路素子回路の回路図を示す図である。
図２は、本発明に使用される線路素子の特性インピーダンスと透過係数（Ｓ２１）との関係を示す図である。
図３は、典型的な半導体電源配線の断面図を示す図である。
図４は、本発明に係る半導体回路の第１実施例を示す図である（側面も誘電体で覆われていてもよい）。
図５は、本発明に係る半導体回路の第２実施例を示す図であり、（Ａ）は模式的斜視図であり、（Ｂ）は線路素子のＸ−Ｘ’に沿った部分断面図であり、（Ｃ）は製造終了後のＹ−Ｙ’に沿った部分断面図であり、（Ｄ）は、（Ａ）〜（Ｃ）におけるＡ部拡大図である。
図６は、本発明に係る半導体回路の第３実施例を示す図である（側面も誘電体で覆われていてもよい）。
図７は、本発明に係る半導体回路の第４実施例を示す図である（側面も誘電体で覆われていてもよい）。
図８は、本発明に係る半導体回路の第５実施例を示す図である（側面も誘電体で覆われていてもよい）。
図９は、本発明に係る半導体回路の第６実施例を示す図である（側面も誘電体で覆われていてもよい）。
図１０は、本発明に係る半導体回路の第７実施例を示す図であり、（Ａ）は、（Ｂ）のＺ−Ｚ’断面の図であり、（Ｂ）は、（Ａ）に示す線路素子を半導体回路に適用した一例を示す図である。
図１１は、本発明に係る半導体回路の第８実施例を示す図であり、（Ａ）は、（Ｂ）図のＡ−Ａ’の断面図であり、（Ｂ）は、平面図であり、（Ｃ）は半導体回路に線路素子を適用した１例を示す斜視図である。
図１２は、本発明に係る半導体回路の第９実施例を示す図であり、（Ａ）は、（Ｂ）図のＡ−Ａ’の断面図であり、（Ｂ）は、平面図であり、（Ｃ）は半導体回路に線路素子を適用した１例を示す斜視図である。
なお、符号１は、基板である。符号２、４、６、８、１７は、高誘電率絶縁膜である。符号３は、ポリシリコンである。符号５、１０は、アルミニウム配線である。符号７、９は、シリコン酸化膜である。符号１４は、フィールド酸化膜である。符号１５、１６は、拡散層である。符号１９は、コンタクトホールである。符号２０は、層間絶縁膜である。符号２１は、裏打ち配線である。符号２７は、線路素子である。符号２８は、直流電源である。符号２９は、高周波回路である。符号３０は、グランド基板である。符号３１は、絶縁膜である。符号１８、３２は、配線である。
【発明を実施するための最良の形態】  本発明は、電源配線や半導体パッケージのリードフレームを線路素子とみなし、線路素子の特性インピーダンスを単位長あたりの容量を増加させることにより最適化し、電源配線やリードフレームのデカップリング特性を最適化している。これによって、デカップリング特性は従来のものに較べてはるかに高周波域まで良好なものとなる。現今の電源配線やリードフレームの構造でデカップリング特性を良好とするためには、単位長あたりの容量を、現状のものよりさらに増加させる必要がある。
また、本発明では、広帯域化を同時に満たすような半導体回路を提供する目的で線路素子のデカップリング有効周波数域を広げるために、線路素子長をある程度長くしている。ただし、線路素子の平面上の配線面積は増加しないで、換言すれば半導体回路中での占有面積を増加しないことが望ましい。このため本発明では線路素子を直線状あるいは平面的に形成するのではなく、凹凸に形成すること等により、チップ上における線路素子の占有面積を増加させること無く、線路長を増加させている。
また、ＬＳＩ本体の製造プロセスを適用してプロセスの共通化を図ることにより、製造プロセスの簡略化を図っている。
また、本発明では線路素子の上下面に高誘電率膜を層状に形成してキャパシタンスＣを増加するとともにインダクタンスを増加しないようにし、この膜を高周波電磁波が伝搬するように構成し、より低インピーダンスの線路素子を適用した半導体回路を実現している。
一般回路を基本にして考察すると、電源供給線の特性インピーダンスはプリント基板配線、オンチップ配線等で異なるが、５０〜に２００Ω程度の範囲である。図２に、電源供給線のインピーダンスが５０Ωと２００Ωの場合の、電源配線線路素子の特性インピーダンスとＳ２１の関係を示す。本発明では、この図２と、電源配線に印加される電磁波によって引き起こされる直流電源電圧の電圧変動の尖頭値の要求仕様とを参照して、線路素子の特性インピーダンスＺｃを算出する。すなわち、線路素子を構成する電源配線の特性インピーダンスを、電圧変動尖頭値が電源電圧の１％〜５％などの所定値以下となるように定めている。
今、このスイッチング素子の電源電圧変動尖頭値の条件を１％以下と、より厳格にした場合、すなわち、Ｓ２１が−４０ｄＢ（Ｓ２１（ｄＢ）＝２０Ｌｏｇ（電圧変動尖頭値／直流電源電圧値）の式に、電圧変動尖頭値／直流電源電圧値＝０．０１（電源電圧変動尖頭値の条件の１％）を代入して得られた値）以下と、より厳しくすると、図２からＺ０＝５０Ωの場合は線路素子の特性インピーダンスを０．３Ω以下にする必要があることがわかる。
図３は、従来の半導体のオンチップ電源配線の断面の典型的な構造を示す。配線長が１ｍｍ、配線幅が５０μｍ、酸化膜厚が５０００Åとなっている。配線３にはアルミニウムであり、酸化膜３１は比誘電率が約４のＳｉＯ２であり、基板３０は高ドーズのシリコン製基板であり、特性インピーダンスは５０Ω程度である。本発明では、上記して求めた特性インピーダンスは、０．３Ω以下にするように設定する。このためには、特性インピーダンスを、従来のものに比して約１／１７０に、また単位長あたりの容量を約３万倍にする必要がある。
以下、本発明の半導体回路を実施例により、詳説するが、本発明は、これら実施例に拘束されずに解釈すべきであり、実施例中の数値等には拘束されない。
【実施例１】  図４に本発明の半導体回路の実施例１を示す。図４は、半導体回路の幅方向の部分断面図である。線路素子部の長さ方向の両端部は、リード線を介して他の配線と電気的に接続されるかまたは少なくとも１端がリード線を介して他の配線と電気的に接続され、他端は終端化される構成となっている。覆い６は、好ましくは、線路素子を含む半導体回路の両端部も覆っていることが好ましい。このリード線も覆うように設ける構成を採用することもできる。他の実施例でも、線路素子の両端部あるいは少なくとも１端部は、リード線を介して他の配線と電気的に接続されており、一端が終端化されていてもよい。本実施例では電源配線とグランド配線間の絶縁膜の誘電率だけでなく、線路素子の周辺部（線路素子の上下および側面）の絶縁膜の誘電率を大きくした材料を採用することによって、線路素子の容量（この容量である電気容量を、以下、単に容量とも言う）を増加させている点を特に特徴としている。
本実施例では、シリコン基板１上に高誘電率膜２を介して、ポリシリコン３と、高誘電率膜４（好ましくはＬａＡｌＯ３）とアルミニウム配線５を積層して、前記ポリシリコン３と、高誘電率膜４と、アルミニウム配線５とで線路素子を形成している。ポリシリコン３はグランド配線で、アルミニウム５は電源配線であり、グランド配線であるポリシリコン３と電源配線であるアルミニウム５とで対向して（グランド配線と電源配線とを誘電体膜を介して）線路素子を形成している。また前記線路素子は底面がＬａＡｌＯ３２と接している以外は高誘電率膜６で覆われている。また半導体チップ内の占有面積を増加させないようにし、また単位長あたりの容量を稼ぐため、線路素子の幅方向に対向配線間の距離を略一定に保つように凹凸が設けられている。なお図番６、７、８からなる本実施例で使用されている線路素子は、少なくともその一部、あるいはこの線路素子全体が高誘電率膜で覆われている。これは、本発明において、半導体回路に適用されている線路素子が、少なくともその一部、あるいは全体が誘電率膜で覆われていることが好ましい点で共通している。
このような本実施例１で具体的に半導体回路に適用されている線路素子を説明すれば、現状５０００Åの酸化膜厚を１００分の１の５０Åにし、酸化膜の材料を比誘電率が約４のＳｉＯ２から６倍である約２４のＬａＡｌＯ３に変更し、配線を凹凸に形成して、単位長あたりの容量を５倍とし、現状５０μｍの配線幅を７倍である３５０μｍにし、線路素子のまわり（図番６〜８に示す線路素子の上部および側部）も現状のＳｉＯ２からＬａＡｌＯ３に変更した。これにより、線路素子全体として、単位長あたりの容量を１００×６×５×７×１．５＝３１５００倍にすることができた。なお容量は、誘電体膜厚に対しては、逆比例の関係にあるので、膜厚が１００分の１に設定した本実施例では、容量に、１００倍で寄与することとなる。
図４に示す例では、半導体オンチップを、シリコン基板１上にＬａＡｌＯ３膜２を公知の方法（ＣＶＤ法等）により形成した後にポリシリコン３（グランド）を公知の方法（ＣＶＤ法など）で形成し、次いで得られたポリシリコン３をマスクによりパターニングして凹凸を形成し（ＢＦ３等による乾式法あるいはＴＭＡＣｌ（テトラメチルアンモニウム塩）等による湿式法などを適用）、次いでポリシリコン３上にＬａＡｌＯ３膜４を上記と同様の方法で５０Å形成し、アルミニウムを公知の方法（たとえば蒸着法）により配線５（電源配線）を形成し、上記同様の方法を適用することにより、ＬａＡｌＯ３膜６で少なくとも線路素子全体（線路素子の上部および側部）を覆った。このような高誘電率体を膜状にした覆いで半導体回路（あるいは線路素子）を覆うことによって、本実施例では、単位長さあたりの容量を増加し、線路素子の特性インピーダンスを減少させることができる。
このオンチップでの線路素子長を考察すれば、線路素子のデカップリング有効周波数の最低周波数を今１０ＧＨｚ（波長λ＝３０ｍｍ）とすると、線路素子長はλ／（４√ε）以上必要であり、実施例１では比誘電率約２４のＬａＡｌＯ３を用いているので、１．５ｍｍ以上必要となる。本実施例で述べているように、高周波（信号が波と近似して理論とあう）領域では、線路素子は誘電率の高い膜状の高誘電率の絶縁膜がこの高周波の配線（高周波が進行する配線線路素子）となり得る。信号がこのように波と考えて理論と整合性のよい領域（高周波領域）では、この線路素子長が重要な因子になる。他の実施例でも断らない限り、同様である。なお高周波信号源には、ＬＳＩまたは（および）ＩＣ等のスイッチング機能を有する素子が含まれる。
【実施例２】  本発明に係る半導体回路の実施例２を図５に示す。
図５（Ａ）は半導体回路に適用された線路素子部の部分斜視図であり、（Ｂ）は半導体回路に適用される線路素子のＸ−Ｘ’に沿った部分断面図、（Ｃ）は半導体回路に適用されるＹ−Ｙ’に沿った部分断面図、（Ｄ）は、Ａ部の部分拡大図を示す。
図５に示すように、実施例２では、実施例１に加えて、チップ内の占有面積を増加させずに、線路長を増加させるため、線路の長さ方向（Ｙ方向）にも対向配線間の距離を略一定に保つように凹凸が設けられている。実施例１と同様にＸ方向にも凹凸が形成されることにより、全体的にコンパクトな大きさにできている（サイズをコンパクトにした）。なお有効線路長は、入力する信号の周波数を変化させたときに、入力される信号強度と出力される信号強度との比に基づいて求めることができる。
図５（Ｂ）に示すように、本実施例２でも、その線路構成は、前実施例１と同様であり、基板１上に高誘電体が層状に形成された上に、グランド３が面状にあるいは線状に形成され、このグランド３の縦方向（Ｙ方向）および横方向（Ｘ方向）に、図５（Ａ）に示すように、グランド３が凹凸に形成される。このグランド３に対向して、電源配線５が、誘電体４を介して設けられている。本実施例に使用されているグランド３、誘電体４および電源配線５に使用される材料は実施例１と同様のものが使用できる。
本実施例の半導体回路は、実施例１を基本にして、シリコン基板１上にＬａＡｌＯ３２を形成し、次いでその上にポリシリコン３を形成する。このポリシリコン３をマスクによりパターニングし、伝送方向の両側の面に上から見て櫛型となるように凸部を複数形成し、次いでＬａＡｌＯ３膜４を５０Å形成した後にアルミニウムにより配線５を形成し、膜状のＬａＡｌＯ３で全体を覆った。本実施例では、チップ内占有面積を変えずに線路素子長を１０倍程度にしており、線路素子に必要な長さは、最低周波数を実施形態１の十分の１の１ＧＨｚとしても、１．５ｍｍ（程度）となる。
このような、本発明に係る半導体回路を、図４および図５に示す構造で例示したが、この構造体は、水平方向に９０°回転させて形成してもよい。実施例１〜２では、構造体として、櫛状に設けたり、襞状に形成してもよい。特にその構造体の形状は限定されない。また、その形状は対称的でも非対称でもあってよい。対称的である場合には、点対称、線対称、面対称のいずれでもよく、線対称の場合には、ｘ軸、ｙ軸、ｚ軸のいずれの場合であってもよい。
本実施例において、ポリシリコン３の下層をＬａＡｌＯ３の高誘電体層を用いたが、層状に形成でき、下層の基板との界面の電気的特性に優れたものであればよく、本発明の趣旨を有するものであれば、あまり比誘電率の大きな材料を用いないでもよい。なお本発明では、半導体プロセスが適用できるような材料が好ましく選択される。
【実施例３】  次に、図６を用いて実施例３について説明する。
本実施例では、酸化膜４と８の厚さを、５０００Åから、５０Åに設定し、酸化膜４の材料のＳｉＯ２（比誘電率：４）を、ＬａＡｌＯ３（比誘電率：２４）に変更し、配線の幅を変えずに凹凸に形成して単位長あたりの容量（キャパシタンス）を５倍にし、電源配線の幅を２５０μｍとし、電源配線の上面と下面にＬａＡｌＯ３を形成して、全体として、グランド（たとえばポリシリコン）３、誘電体４、電源配線（導電材料：たとえばアルミニウム）５および高誘電体配線（たとえばＬａＡｌＯ３）８からなる線路素子の単位長あたりの容量を１００×６×５×５×２＝３００００倍とした。第１及び実施例２に比較すると、素子の側面は高誘電体の膜では覆っていないが、高誘電体配線８よりも誘電率の小さい誘電体で覆っている。
本実施例では、実施例１に比較して、アルミニウム配線５の上面にシリコン酸化膜９よりも高誘電率の誘電体層８を設け、グランド（線または面）３、高誘電体４および電源配線（導体：たとえばアルミニウム）５およびこれらの上に表面波配線８とからなる前記３〜５および８からなる線路素子を形成し、この線路素子をさらに、誘電体（たとえば誘電体層８よりも誘電率の低いシリコン酸化膜あるいはシリコン窒化膜など）で覆っている。こうすることにより、誘電体層８内に入射された電磁波は、誘電体層８に閉じ込められた状態となり、すなわち誘電体層８はその下層が導体である層により電磁波は反射され、また誘電体層８の上層は、この層８よりも誘電率の低い層に囲まれているために誘電率の高い層に閉じ込められて、誘電体層８内を表面波として比較的高周波の電磁波が伝播していく。下面の誘電体４は下層にグランド層（あるいはグランド面でもよい）１があり、低周波から高周波の電磁波も伝播可能である。したがって、上部の誘電体線路は比較的高周波に対して線路素子として機能し、下部の線路は低周波から高周波にわたって線路素子として機能すると考えられる。
このような図６に示す例では、例えば、シリコン基板１上にシリコン酸化膜７を形成し、その上にポリシリコン層を形成し、この層をパターニングして凹凸を形成後、ＬａＡｌＯ３膜４を５０Å、アルミニウム配線５を５０００Å、ＬａＡｌＯ３膜８を５０Å形成し、配線形状にパターニングし、最後にシリコン酸化膜９でカバー膜を形成するようにして、本発明の半導体回路を製造した。
本実施例では、電源配線５の側面もＬａＡｌＯ３膜等の高誘電率の材料を用いて膜状に形成して覆うことが出来る。
【実施例４】  次に実施例４について図７を参照しながら説明する。
本実施例では、前記実施例と同様に、酸化膜４および８の膜厚を５０Åにし、酸化膜の材料を、前記同様にＬａＡｌＯ３に変更し、配線を凹凸に形成して単位長あたりの容量を５倍とし、配線幅を２５０μｍとして、配線の上面と下面にＬａＡｌＯ３を形成することにより、線路素子全体として、単位長あたりの容量を実施例３と同様に、３００００倍とした。本実施例では、実施例３と比較して、ポリシリコン３の層を省略し、シリコン酸化膜７の膜厚を増加させた構造とした。配線５の下層にポリシリコン３のグランドは存在しないが、実施例３の誘電体層８の場合と同様に、周波数が高くなると、表面波として下部の誘電体中も電磁波が伝播する。すなわち本実施例では、導体（導体配線：たとえばアルミニウム）５の上層８および下層４の誘電体層も電磁波が伝播する。なお本実施例では、シリコン基板１が無くても、直流線路（電源配線とグランド配線）と高周波線路とが存在し、基板１（グランド面）は実質的に存在していなくとも線路素子としては満足するため、線路素子としての基板を省略可能である。本実施例では、線路素子として、上記したように、酸化膜４、導体５、酸化膜８を有する構造となっている。
図７に示す半導体回路は、シリコン基板１上にシリコン酸化膜７を前記実施例と同様にして形成し、このシリコン酸化膜７を前記同様のエッチング等により凹凸状に設け、これにＬａＡｌＯ３膜４を５０Å、アルミニウム配線（電源配線）５を５０００Å、ＬａＡｌＯ３膜（表面波線路）８を５０Å順次形成して線路素子を有する半導体回路を作製した。最後にシリコン酸化膜９でカバー膜を、酸化膜４、電源配線５、表面波線路８を含む線路素子の少なくとも１部を覆うように形成して、他の実施例と同様に、半導体回路を作製した。
本実施例では、配線５の側面もＬａＡｌＯ３膜等の高誘電率の材料を用いて膜状に形成して覆うことが出来る。この際に、任意のいずれかの側面を覆うことも出来る。また、実施例２と同じように、伝送方向（図７では、紙面に対して垂直方向）にも凹凸を設けることも出来る。なお本実施例では、線路素子として、高誘電率膜４、８および電源配線５を線路素子としたが、線路素子として、酸化膜（酸化膜４よりも誘電率の低い酸化膜）７、酸化膜（高誘電体酸化膜）４、導体（電源線路）５、酸化膜（高誘電体）８および酸化膜（酸化膜８よりも誘電率の低い酸化膜）９を、あるいは、それらに基板１（グランド）を加えたものを線路素子とすることもできる。
【実施例５】  本発明に係る半導体回路の実施例５を図８に示す。本実施例では、トレンチ技術を利用して半導体回路に適用される線路素子の層数を少なくし、より簡略したプロセス（半導体プロセス）を採用して、本発明に係る半導体回路を実現できる点を特徴としている。
図８に示すように、本実施例の半導体回路に適用される線路素子は、シリコン基板１と高誘電率膜２とアルミニウム５により、形成されている。シリコン基板１は、グランド面で、アルミニウム５は電源配線であり、このシリコン基板と、アルミニウム５とで、対向配線を形成している。また、半導体チップ内の占有面積を増加させずに単位長あたりの容量を稼ぐため、線路素子の幅方向に、対向配線間の距離を略一定に保つように、凹凸がトレンチ技術により基板１に設けられ、線路素子が凹凸状に形成されている。
実施例５でも、現存の５０００Åである酸化膜２の厚さを５０Åにし、酸化膜２の材料を比誘電率が約２４のＬａＡｌＯ３を採用し、配線の凹凸を、トレンチ技術を使って形成することにより、単位長あたりの容量を１０倍にし、現存の５０μｍの配線幅を２５０μｍにすることにより、本発明の半導体回路に適用される線路素子全体として、単位長あたりの容量を１００×６×１０×５＝３００００倍を達成している。
図８に示すように、本実施例の半導体回路は、シリコン基板１上にトレンチを形成する以外の部分にマスクをしてフッ酸等によりトレンチを形成するトレンチ技術をたとえば適用することにより、シリコン基板１に凹凸を設け、トレンチが形成された基板上にＬａＡｌＯ３膜２を５０Å、次いでアルミニウム５をそれぞれたとえばＣＶＤとスパッタリングにより５０００Å堆積して形成し、次いでアルミニウム５上にマスクを形成して、エッチング（たとえば燐酸）により配線以外のアルミニウムおよびＬａＡｌＯ３の部分を順次除去後、マスクを除去して、所定の配線を形成した後に、少なくとも前記したようにして設けた配線上にシリコン酸化膜９で、カバーして覆いを形成している。たとえばこの覆いは、前記した実施例と同様に、線路素子が設けられた半導体回路の上面全面に覆いを設けたり、半導体回路の側面（紙面では垂直方向の面）の片面あるいは両面に覆いを設けることができる。このように、本実施例でも、覆いは、少なくとも線路素子上を覆うように形成されている。
なお、本実施例では、実施例２等と同様に、伝送方向（紙面に対して垂直方向）にも凹凸が形成されていても良い。
また、本実施例の変形例として、電源線路５上に、さらに実施例３に示すような誘電体８（たとえば比誘電率が４以上の高誘電体）を形成し、表面波のための線路を形成した構成例を挙げることができる。その誘電体８の具体的な材料および積層した膜の厚さは、実施例３と同様であり、また、その製造方法も実施例３と同様である。なお覆い９についても前記実施例３と同様に、誘電体８と異なる誘電率を有する材料を用いることができ、好ましくは、誘電体８の比誘電率は、実施例３と同様に、誘電体８が覆いよりも高誘電率の材料を選択することが好ましい。
【実施例６】  本発明に係る半導体回路の実施例６を図９に示す。本実施例では、実施例１と比較すると、上層に誘電膜６とアルミニウム配線１０を積層し、配線５と、誘電膜６と、アルミニウム配線１０とからなる線路を実施例１の線路の上部に付加している。アルミニウム配線１０はグランド配線である。このことにより、チップ内の占有面積を増加させずに、単位長あたりの容量を増加させている点を特徴としている。
本実施例６では、現存の５０００Åの酸化膜６の厚さを５０Åにし、酸化膜の材料を比誘電率が約２４のＬａＡｌＯ３にし、配線を凹凸に形成することにより配線幅を変えず単位長あたりの容量を５倍にし、現存の５０μｍの配線幅を２５０μｍにし、配線の上面と下面にＬａＡｌＯ３とグランド配線を形成することにより、線路素子全体として、単位長あたりの容量を１００×６×５×５×２＝３００００倍にしている。本実施例の線路素子は、たとえば実施例１の線路素子は、導電率が異なる２種類の線路が、誘電率体（高誘電率体：たとえば比誘電率が４以上あるいは４を超す材料）を介して設けられた線路素子の構造となっているが、本実施例で適用されている線路素子は、導電率のほぼ等しい線路が、誘電率体を介して設けられた構造となっている。そして本実施例では、線路素子として、実施例１と同様の構造である図番６〜８も含めた線路素子を選択することもでき、これらを含んで選択された線路素子構造とした場合には、対向して設けられたグランドと電源配線とは、それぞれ、図番１がグランドで、電源配線が５であるか、または、電源配線５は変わらないが、実施例１で適用されている線路素子の構造と同様であるグランド３と電源配線５が誘電体４を介した線路素子構造となっている線路素子構造か、または、グランドが３と１０で、電源配線は５であり、この電源配線５と、グランド３と１０が、それぞれ誘電体４または６を介して対向したサンドイッチ状の線路素子構造となっている。
図９に示すように、本実施例の半導体回路では、シリコン基板１上にシリコン酸化膜７を、通常の製造方法を用いて形成した後、ポリシリコン３をＣＶＤ等の方法を適用して形成後、ポリシリコン３をマスクをして乾式エッチングあるいはフッ酸あるいはＴＢＡＣ（テトラブチルアンモニウム塩）等を用いた湿式エッチングによるパターニングによって凹凸を形成し、この凹凸の形成後にＬａＡｌＯ３膜４を５０Å形成し、アルミニウムを積層（たとえば蒸着法）し、さらにＬａＡｌＯ３膜６を５０Å形成し、アルミニウム１０を形成後、エッチングにより線路形状を形成後、ＣＶＤ等を適用してシリコン酸化膜９によりカバー膜を形成して半導体回路を作製している。
【実施例７】  実施例７を図１０に示す。図１０（Ａ）は、Ａ部が線路素子であり、本発明の半導体回路にＡ部に示すような線路素子が適用されている例を図１０（Ｂ）に示し、図１０（Ｃ）は、線路素子自体を更に凹凸に形成した例を示す。本実施例も実施例６と同様に配線と誘電膜とを積層することにより、配線に要するチップ上の占有面積を増加させること無く、単位長あたりの容量を増加させている点を特徴としている。図１０（Ａ）は、図１０（Ｂ）のＺ−Ｚ’方向の断面例を示す図であるが、本実施例に示す形状は単なる例示であり、電源配線とグランド配線とが電気的に導通状態でないのであれば、すなわち電源配線とグランド配線とが誘電体を介して積層されていればよく、形状の組み合わせは、自在に選択しうる。図１０（Ａ）のＡ部では、凹凸が基板１に対して垂直に設けられている例を示しているが、凹凸がたとえば基板１と略平行や、基板１とある角度（この角度が一定であってもよく、変化していてもよく、連続的に角度が変化する様にすることもできる）で設けられていてもよい。また、凹凸が更に凹凸を有していてもよい。また、凹凸が複数設けられていてもよい。また、図１０（Ｂ）で示されている線路素子は、大部分が直線状に形成されているが、図１０（Ｃ）に示すように、３次元的に凹凸を設けることもできる。なお、図１０（Ｂ）のＺ−Ｚ’の断面形状が、好ましくは同一の形状である。
本実施例では、また、他の実施例と同様に、基板１上に線路素子を設けており、半導体回路に適用される線路素子は、グランドと、電源配線とが、誘電体を介して、電気的に非導通となっており、当該グランドと電源配線とに挟持された誘電体も高周波線路であって、線路素子の特性インピーダンスは、他の実施例と同様に、高周波による影響によって、直流電源の電圧の変動尖頭値が、所定の範囲以下になるように、前記半導体回路に適用される線路素子の前記特性インピーダンス値を定めたことを特徴としている。
本実施例７では、現存の５０００Åの酸化膜厚を５０Åにし、酸化膜の材料を比誘電率が約２４のＬａＡｌＯ３を採用し、配線を基板１に水平な方向の凹凸に形成する（図１０（Ａ）ではこの凹凸は省略した）ことにより、チップ内占有幅を変えず単位長あたりの容量を２．５倍にし、現存の５０μｍの配線幅を２５０μｍにし、配線層２層とグランド層３層をＬａＡｌＯ３膜を介して積層し、配線層どうし、グランド層どうしを電気的に接続することにより、単位長あたりの容量を４倍にし、全体として単位長あたりの容量を１００×６×２．５×５×４＝３００００倍にしている。
本実施例では、シリコン基板１上に前記実施例と同様にして、シリコン酸化膜７を形成した上にポリシリコン３を形成する（ステップＳ１００）。次にポリシリコン３をマスクを用いてパターニングし凹凸を形成し、ＬａＡｌＯ３膜４ａを５０Å形成し（ステップＳ１０１）、アルミニウムにより蒸着等を用いて配線５ａを形成し（ステップＳ１０２）、さらにＬａＡｌＯ３膜４ｂを５０Å形成し（ステップＳ１０３）、コンタクトホールを形成した後、アルミニウムによりグランド配線１０ａを形成し（ステップＳ１０４）、ポリシリコン３とグランド配線１０ａを電気的に接続する（ステップＳ１０５）。さらにＬａＡｌＯ３膜４ｃを５０Å形成し、コンタクトホールを形成した後、アルミニウムにより電源配線５ｂを形成し（ステップＳ１０６）、アルミ配線５ａと電気的に接続する（ステップＳ１０７）。さらにＬａＡｌＯ３膜４ｄを５０Å形成し（ステップＳ１０８）、コンタクトホールを形成した後、アルミニウムによりグランド配線１０ｂを形成し（ステップＳ１０９）、グランド配線１０ａと電気的に接続し（ステップＳ１１０）、その後にシリコン酸化膜９でカバー膜を形成している（ステップＳ１１１）。
本実施例では、上記製造方法により、シリコン基板１上にシリコン酸化膜７を介して、ポリシリコン３と、アルミニウム配線１０ａ、１０ｂとを積層して断面が上方向に伸びる櫛状のグランド配線を、また、アルミニウム配線５ａ、５ｂを積層して櫛状あるいは枝状に分岐させて電源配線を形成し、電源配線とグランド間の距離を、絶縁膜４ａ、４ｂ、４ｃ、４ｄを介する等の方法により、略一定に保持して電気的に非接触を保持して、線路を形成している。更に電源配線とグランド配線表面にも凹凸を形成している。電源配線が３、１０ａ、１０ｂで、グランド配線が５ａ、５ｂであってもよい。この実施例では、下層がポリシリコンであるが、これは、基板１として用いられているシリコンとの整合性がよいためである。本発明では、このように、半導体プロセスの特徴を生かしつつ、オンチップで、線路素子を使用しているので、線路素子を半導体に適用した場合には、十分に高周波を線路素子を構成する誘電体内に閉じ込めつつ、電源回路にカップリングをすることを極力低下させる構造となっているので、デカップリング特性の優れた半導体回路を設計することができる。
【実施例８】  本発明に係る半導体回路の実施例８を、図１１を参照しつつ説明する。
本実施形態は、同一チップ内の他の部分で用いている絶縁膜（例えば、トランジスタのゲート絶縁膜）を利用して線路素子内の絶縁膜の膜厚を低減することにより、低容量線路素子を実現するものである。
図１１に、本実施例８に係る半導体回路に適用される線路素子の構成を示す。この線路素子は、シリコンなどで形成された半導体基板１上に、線路素子と拡散層１５、１６が間隔を空けて形成されており、拡散層１５と１６との間の領域に誘電体膜１７が配置されている。この誘電体膜１７上に、さらに、配線１８が配置されている。なお、配線１８はスイッチング素子に電力を供給するための電源配線の一部分を構成している。
拡散層１５、１６の周囲の半導体基板１上には、素子分離領域（フィールド酸化膜）１４が形成されており、フィールド酸化膜１４によって囲まれた領域の内と外は、電気的に分離されている。また、図示するように拡散層１５、１６は、それぞれグランドに接続することが好ましい。以上の構造においては、半導体基板１と誘電体膜１７と配線１８とで線路素子を形成する。なお、半導体基板１と拡散層１５、１６とは、同じ極性であっても良く、また異なった極性であっても良い。これは例えば、半導体基板１がＮ型の場合に、Ｎ＋型の拡散層１５、１６を設けても良いし、Ｐ＋型の拡散層を設けても良いことを意味している。また、半導体基板１がＰ型の場合についても同様である。なお本実施例では、図１１では、基板１とソースおよび／またはドレイン間を短絡して同電位になるようにするか、グランドにするのが一般的である。
以下、半導体基板１がＰ型で拡散層１５、１６がＮ＋型の場合を例にして説明する。図６からも明らかなように、半導体基板１、拡散層１５、１６、誘電体膜１７及び配線１８からなる構造は、ＭＯＳ型のトランジスタと同様の構成である。すなわち、本実施形態においては、ＭＯＳ型トランジスタのゲート電極を線路素子として利用した構成であり、拡散層１５、１６がソース及びドレインに、誘電体膜１７がゲート絶縁膜に、配線１８がゲート電極にそれぞれ該当する構成となっている。
誘電体膜７は、ＳｉＯ２、ＳｉＯ、ＳｉＮ、ＴａＯ２、ＴｉＯ２、Ａｌ２Ｏ３、ＭｇＯ、ＳｒＴｉＯ３、ＺｒＯ２、ＬａＡｌＯ３などの材料をたとえば用いることができる。また、これらの誘電体材料は、単独で用いてもよく、また、２種以上組み合わせて適用することも可能である。これらの材料は、特にシリコン半導体プロセスで使用可能であるため、好適である。配線１８としては、ポリシリコンやアルミニウム、アルミニウム合金、銅などの金属を用いることができる。また、拡散層１５、１６は、不純物（例えば、砒素やリンやボロン）を高濃度に拡散した領域である。
本実施例においては、ＭＯＳトランジスタのゲート絶縁膜を用いて線路素子を形成することにより、５００〜１０００ｎｍ（５０００〜１００００Å）の膜厚が一般的であるフィールド酸化膜１４を用いて線路素子を形成する場合よりも、配線容量を増加させることが容易となる。また、このような容量を備えた線路素子をＬＳＩ内のトランジスタを製造する工程を適用して製造できるため、製造工程を簡略化できる。
次に本実施例に係る半導体回路に適用される線路素子の製造工程を説明する。
まず、半導体基板１上のＭＯＳトランジスタを形成する領域の周囲にフィールド酸化膜１４を形成する（ステップＳ２０１）。例えば、半導体基板１がシリコンで形成されたＰ型半導体である場合について説明すると、半導体基板１の表面を酸化してフィールド酸化膜１４を形成する。次に、半導体基板１表面にゲート絶縁膜として誘電体膜を形成する（ステップＳ２０２）。その後、この形成された誘電体膜上に導電膜を形成する（ステップＳ２０３）。導電膜として、例えば、減圧ＣＶＤ法などを用いてポリシリコンにより膜状に形成する。得られた導電膜上にマスクを施し、不要部分をエッチングした後にマスクを除去して誘電体膜１７、配線１８を所定の配線形状に形成する（ステップＳ２０４）。その後、半導体基板１の表面のフィールド酸化膜４に囲まれた領域のうち、配線１８の両端部領域に半導体基板１とは逆の極性となるようにイオンを注入して、拡散層１５および１６を形成する（ステップＳ２０５）。例えば、半導体基板１がＰ型半導体である場合には、Ｎ＋型の拡散層を形成する。
以上の工程により、半導体基板（グランド）１と誘電体膜１７と配線（電源配線）１８とからなる線路素子が形成される。
このような線路素子構造の配線１８に電圧が印加された場合には、半導体基板１もその影響を受けて基板電圧が多少変動してしまうが、線路素子の両端部に拡散層１５および１６を設けてこれらをグランドに接続することによって、基板電圧変動の大きさを極力低減することができる。
【実施例９】  本発明の半導体回路の実施例９について説明する。
本実施例に係る半導体回路に適用される線路素子は、トランジスタのゲート絶縁膜を利用する場合において、トランジスタのゲート電極の抵抗が配線と異なる場合に、対向している面に対して反対面側に設けるいわゆる裏打ちして電気的にバイパスを設けることにより線路素子の抵抗を調整し、かつこの線路素子の容量を増加させた構成である。
図１２に、本実施形態に係る半導体回路に適用される線路素子の構成を示す。この線路素子は、シリコンなどで形成されたＰ型又はＮ型の半導体基板１の上に、これとは逆極性の拡散層１５、１６が間隔を空けて形成されており、拡散層１５と１６との間の領域に誘電体膜１７が配置されている。そして、誘電体膜１７の上にはさらに配線１８、層間絶縁膜２０及び裏打ち配線２１が積層配置されている。なお、層間絶縁膜２０にはコンタクトホール１９が少なくとも一つ形成されており、配線１８と裏打ち配線２１とはコンタクトホール１９を介して電気的に接続されている。なお、配線１８とコンタクトホール１９と裏打ち配線２１とが、スイッチング素子に電力を供給するための電源配線の一部分を構成する。
拡散層１５、１６の周囲の半導体基板１上には、素子分離領域（フィールド酸化膜）１４が形成されており、フィールド酸化膜１４によって囲まれた領域の内外は電気的に分離されている。また、拡散層１５、１６は、それぞれグランドに接続されている。以上の構成においては、半導体基板１と誘電体膜１７と配線１８と層間絶縁膜２０と裏打ち配線２１とが線路素子を形成する。
図１２からも明らかなように、半導体基板１、拡散層１５、１６、誘電体膜１７及び配線１８からなる構造は、ＭＯＳ型のトランジスタである。すなわち、第２の実施形態と同様に、本実施形態もＭＯＳ型トランジスタのゲート電極を線路素子として利用した構成であり、拡散層１５、１６がソース及びドレインに、誘電体膜１７がゲート絶縁膜に、配線１８がゲート電極にそれぞれ該当する構成となっている。
誘電体膜１７や層間絶縁膜２０の材料には、ＳｉＯ２、ＳｉＯ、ＳｉＮ、ＴａＯ２、ＴｉＯ２、Ａｌ２Ｏ３、ＭｇＯ、ＳｒＴｉＯ３、ＺｒＯ２、ＬａＡｌＯ３などを適用できる。これらの材料は、シリコン半導体プロセスとの整合性が良好であるため、誘電体膜１７や層間絶縁膜２０の材料として好適である。また、これらの誘電体材料は、単独でも複合でも適用可能である。配線１８及び裏打ち配線２１の材料には、ポリシリコンやアルミニウム、アルミニウム合金、銅などの金属を適用できる。なお、半導体基板１については、第１の実施形態と同様である。
ＭＯＳ型トランジスタのゲート電極を利用する構造の場合、配線１８を導電率が比較的低い材料（例えば、不純物拡散されたポリシリコン）で形成すると、配線１８の抵抗が大きくなってしまう。この場合には、直流の供給能力が劣化してしまう。
本実施例に係る半導体回路に適用される線路素子は、アルミニウムなどで裏打ち配線２１を形成することで配線１８の抵抗を低減している。裏打ち配線２１の材料にはアルミニウムの他にもアルミニウム合金や銅などの金属を適用できる。
本発明の実施例９では上記した本発明の第８の実施例における配線１８がポリシリコンの場合であってその抵抗が比較的高い場合に、配線１８の抵抗を下げるためにアルミニウム等の金属で裏打ち配線２１を形成する。裏打ち配線２１の材料には、アルミニウム以外に、アルミニウム合金、銅等の金属等が使用できる。その他、場合によっては、有機導体（ポリピロール、ポリアセチレンなど）を用いることもできる。本発明の第８の実施例においてポリシリコン膜である配線１８の上層に層間絶縁膜２０が形成され、その上層にポリシリコン膜より低抵抗のアルミニウムの金属からなる裏打ち配線２１が形成されている。裏打ち配線２１と配線１８は１個以上のコンタクトホール１９を介して電気的に接続されている。
次に上記した本発明の実施例９に示す半導体回路の製造方法を説明する。
本発明の実施例９において配線１８（電源配線）を形成した後、シリコン酸化膜からなる層間絶縁膜２０を形成する。次いで、層間絶縁膜２０にコンタクトホール１９を開け、次いで、コンタクトホール１９内を含む層間絶縁膜２０表面にアルミの導体膜を形成した後、該導体膜をパターニングして裏打ち配線２１を形成する。
更に低周波域のデカップリングを考えた場合、必要線路素子長が長くなり、オンチップでは線路素子のサイズが大きすぎる場合には、上記実施例１から９に適用されている線路素子をプリント基板に直接あるいは線路素子として個別に配置したり、あるいはパッケージ等のリードフレームに実装する等の方法を採用することもできる。ただし、デカップリング素子は、高周波を発生する素子、たとえばスイッチング素子の近くに配置したほうが、デカップリング特性が良く、超高速化に有利であり、またオンチップ上に線路素子を実装する方式が高密度化に有利であることから、線路素子のデカップリング有効周波数の広帯域化と、デカップリング特性をさらに良好にし、超高速化、高密度化を同時に実現させるため、オンチップ、リードフレーム、プリント基板の複数の箇所に線路素子を設置することもできる。これら半導体で配線、誘電体膜の形成は、通常の半導体プロセスで採用されるＣＶＤ法、蒸着法などを用いて行われる。またエッチング処理は、燐酸処理、フッ酸処理、第４アンモニウム塩を含む湿式法、あるいはフッ素イオン（ＢＦ３等のフッ素含有化合物）を放電により形成して処理する乾式法などにより行われる。また、特に凹凸の形状は、ＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）やＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）等のナノテクノロジーを利用して形成することも可能である。
本実施例において、−４０ｄＢ、０．３Ωなどの数値は、説明の都合上、一例を示したものであり、その他の値であっても、本発明の趣旨に従う限り、本発明の範囲に含まれる事項である。本発明の特徴は広帯域で低インピーダンスであることであり、この特性を利用し、通常のコンデンサの代用として適用した場合には、上記数値等は大幅に異なることが予想される。
また本発明に係る半導体回路に適用される線路素子に用いる各材料の誘電率、膜厚、線路素子長、凹凸のアスペクト比、凹凸の構造的な組み合わせなどの各種変形も、本発明に含まれる。
本発明は、シリコン半導体プロセスにより製造可能であるが、このプロセスに限定されないことは、当然であり、従来公知のシリコン半導体以外の半導体プロセスを適用可能であり、本発明の電気的特性を要求するあらゆる電子機器に使用可能であることは言うまでも無い。
絶縁膜として利用可能な比誘電率の異なる膜として、比誘電率がシリコン酸化膜と同程度の約４のエポキシ樹脂、比誘電率が約８であるＳｉＯや窒化シリコン、ＴａＯ２、ＴｉＯ２、Ａｌ２Ｏ３、ＭｇＯ、比誘電率が約１６であるＳｒＴｉＯ３、ＺｒＯ２、ポリシリコン、比誘電率が約２４であるＬａＡｌＯ３、比誘電率が約３００であるＢＳＴ（Ｂａ−Ｓｒ−ＴｉＯ２）、あるいは比誘電率が約１０００であるＰＺＴ（Ｐｂ−Ｚｒ−ＴｉＯ２）等あるいはこれら以外の比誘電率の高い材料も使用することが可能である。好ましくは、シリコンプロセス等で採用可能な比誘電率の高い材料を選択すると、工程が簡単となり、コスト等の面でも有利である。
また、線路素子の特性としては、誘電損失（ｔａｎδ）が大きいほうが、高周波源で発生した高周波電磁波が電源側に伝わりにくくなり、デカップリング特性が良好となると考えられる。その値としては、線路素子に入射する電磁波が熱消費される程度に大きいこと、または無終端化できる程度に大きいことが望ましい。
また、前記実施例２中には、Ｘ軸方向とＹ軸方向の両方向に凹凸を設けた構造としているが、この凹凸を１軸方向（たとえばＸ軸、Ｙ軸方向、Ｚ軸方向など）あるいは３軸方向に設けることも本発明に係る半導体回路の発明に含まれる。その凹凸の形状は、特に限定されないが、好ましくは、半導体プロセスを応用して凹凸を形成することができる形状とすることが好ましい。なお凹凸は、基板内にトレンチを形成して作製してもよく、基板上に凹凸を導体または誘電体で形成してこの上に他の線路素子を構成する配線を形成してもよく、これら基板内と基板上に形成された凹凸を用いて線路素子を形成することができる。この場合に、凹凸が誘電体で形成された場合には、その上に形成される膜の材料は、この誘電体よりも比誘電率の高い材料を選択するか、または導電材料を用いて線路素子を構成する配線を膜状に形成して前記各実施例に示すような線路素子を適用する半導体回路を製造することができる。
【産業上の利用可能性】  本発明の半導体回路は、配線に線路素子を有しており、このような線路素子を適用した半導体回路は、使用する周波数帯域によってもインピーダンスが略一定となっているため、広範囲の帯域にわたって安定した低インピーダンス特性を有するため、高速な半導体回路の電源デカップリングを実現することができ、電源電圧が使用する広範囲の周波数帯域でこの周波数によって変動することが少ないため、安定した動作を補償すると共に、高周波が漏洩することが極めて少ないため、ＥＭＣ対策にも優れた半導体回路を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成16年6月25日(2004.6.25)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（補正後）電源配線と、グランド配線またはグランド面とが、第１の誘電体を介して対向配置された線路素子であって、前記線路素子を覆う覆いを設け、前記電源配線の前記グランド配線またはグランド面と対向しない、もう一方の面に、第２の誘電体を形成し、前記第２の誘電体の誘電率は、前記覆いの誘電率よりも大きいことを特徴とする線路素子。
【請求項２】
（補正後）半導体基板上または導体層上に略一定厚みの膜状に形成された第１の誘電体と該誘電体上に形成された第１の導体とを少なくとも有する線路素子であって、
前記第１の導体上に第２の誘電体を形成し、
前記第１の誘電体を進行する高周波の進行方向に対する当該誘電体の長さを所定長さに規定して形成するとともに、当該線路素子を覆う絶縁体の覆いを設け、
前記第２の誘電体の誘電率は、前記覆いの誘電率よりも大きいことを特徴とする線路素子。
【請求項３】
前記半導体基板または導体層と、前記第１の誘電体の界面、および、前記第１の誘電体と前記第１の導体の界面の少なくともいずれかにおうとつ（凹凸）が形成されていることを特徴とする請求項２に記載の線路素子。
【請求項４】
さらに前記第１の導体が膜状に形成され、該導体と前記覆いとの間に第２の誘電体を膜状に形成したことを特徴とする請求項２または３に記載の線路素子。
【請求項５】
さらに前記第１の導体が膜状に形成され、該導体と前記覆いとの間に膜状に形成された第２の誘電体を介して第２の導体を設けたことを特徴とする請求項２または３に記載の線路素子。
【請求項６】
（補正後）第１の導体の上面、下面、側面の少なくとも１面が第３の誘電体により覆われた線路素子であって、当該線路素子が第４の誘電体で覆われており、前記第１の導体の表面に凹凸を形成し、前記第３の誘電体を凹凸に形成したことを特徴とする線路素子。
【請求項７】
前記第３の誘電体を進行する高周波の進行方向に対する当該誘電体の長さを所定長さに規定して形成することを特徴とする請求項６に記載の線路素子。
【請求項８】
（削除）
【請求項９】
（補正後）前記第１の導体の上面、下面、側面の少なくとも１面に設けられた第３の誘電体の誘電率は、前記第４の誘電体の誘電率よりも高いことを特徴とする請求項６または７に記載の線路素子。
【請求項１０】
（補正後）前記線路素子は電磁波の伝搬方向に対して略垂直方向および／または略水平方向に凹凸状に形成されたことを特徴とする請求項１〜５のいずれか１項に記載の線路素子。
【請求項１１】
（補正後）前記線路素子は電磁波の伝搬方向に対して略垂直方向および／または略水平方向の断面が、略同一であることを特徴とする請求項１〜７または９のいずれか１項に記載の線路素子。
【請求項１２】
前記電源配線または前記グランド配線が、略櫛状に形成された線路素子であって、前記櫛状に形成された前記電源配線または前記グランド配線は、誘電体を介して前記グランド配線または前記電源配線とが対向して設けられたことを特徴とする請求項１に記載の線路素子。
【請求項１３】
前記櫛状の歯が前記電源配線または前記グランド配線を構成し、前記櫛状に形成された前記電源配線または前記グランド配線が基板に対して前記櫛状の背部が略垂直方向に延長されていることを特徴とする請求項１２に記載の線路素子。
【請求項１４】
（補正後）半導体基板にトレンチを形成して当該基板上に誘電体を介して対向配置された電源配線を導体として有する線路素子であって、
前記線路素子は、当該誘電体と、当該電源配線とで線路素子を構成し、少なくとも該線路素子の当該誘電体を覆う覆いを設け、前記トレンチは、前記線路素子の幅方向に、対向配線間の距離を一定に保つようにおうとつ（凹凸）を設けたことを特徴とする線路素子。
【請求項１５】
（補正後）半導体基板にトレンチを形成して当該基板上に誘電体を介して対向配置された電源配線を導体として有する線路素子であって、
前記線路素子は、当該基板と、当該誘電体と、当該電源配線とで線路素子を構成し、少なくとも該線路素子の当該誘電体を覆う絶縁体の覆いを設け、前記トレンチは、前記線路素子の幅方向に、対向配線間の距離を一定に保つようにおうとつ（凹凸）を設けたことを特徴とする線路素子。
【請求項１６】
半導体基板の主面に形成された誘電体膜と、
前記誘電体膜を挟んで前記半導体基板主面に形成された拡散層と、
前記誘電体膜上に形成された配線とを有し、
前記半導体基板と前記誘電体膜と前記配線とを含んで線路が構成され、
高周波発生源から発生する電磁波の周波数帯域において、当該線路に入力される前記電磁波により変化する電源電圧尖頭値が、当該電源電圧を基準にして求めた所定値以下になるように、当該線路の特性インピーダンスを設定したことを特徴とする線路素子。
【請求項１７】
前記拡散層がグランドに接続されたことを特徴とする請求項１６記載の線路素子。
【請求項１８】
前記半導体基板、前記誘電体膜及び前記配線とともに前記線路を形成し、前記配線と電気的に接続された裏打ち導体をさらに有することを特徴とする請求項１６または１７に記載の線路素子。
【請求項１９】
前記半導体基板、前記誘電体膜、前記配線及び前記裏打ち導体とともに前記線路を構成する絶縁膜を、前記配線と前記裏打ち導体との間にさらに有し、前記配線と前記裏打ち導体とが、前記絶縁膜に少なくとも一つ形成されたコンタクトホールによって電気的に接続されたことを特徴とする請求項１８記載の線路素子。
【請求項２０】
（削除）
【請求項２１】
前記線路素子は、高周波発生源から発生する電磁波の周波数帯域において、当該線路素子に入力される前記電磁波により変化する電源電圧尖頭値が、当該電源電圧を基準にして求めた所定値以下になるように、当該線路素子の特性インピーダンスを設定したことを特徴とする請求項１〜２０のいずれか１項に記載の線路素子。
【請求項２２】
（補正後）前記半導体基板、前記導体層及び第２の導体を有しており、前記半導体基板、前記導体層及び第２の導体のすくなくとも１つがグランド配線であるか、またはグランドに接続されており、前記第１の導体が電源配線であることを特徴とする請求項２から２１のいずれか１項に記載の線路素子。
【請求項２３】
（補正後）前記導体層は前記第１、第２の導体よりも電気抵抗が大きいことを特徴とする請求項２２に記載の線路素子。
【請求項２４】
（補正後）前記導体層はポリシリコンであることを特徴とする請求項２２または２３のいずれか１項に記載の線路素子。
【請求項２５】
（削除）
【請求項２６】
（削除）
【請求項２７】
（削除）
【請求項２８】
（削除）
【国際調査報告】
2004073066.tif 000019
2004073066.tif 000020
2004073066.tif 000021
2004073066.tif 000022