(57)【要約】メモリ装置は、複数のバンク（ＢＮＫＡ，ＢＮＫＢ，ＢＮＫＣ，ＢＮＫＤ）を有し、各バンクは、データを記憶するための複数のメモリセルと、複数のメモリセルからデータを読み出すための複数のビット線とを有する。複数のバンクのすべてのバンクのビット線は等長である。
2004081946.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンクを有するメモリ装置であって、
前記各バンクは、
データを記憶するための複数のメモリセルと、
前記複数のメモリセルからデータを読み出すための複数のビット線とを有し、
前記複数のバンクのすべてのバンクのビット線が等長であるメモリ装置。
【請求項２】
前記複数のバンクは、選択された一のバンクのみからデータを読み出すことができる請求項１記載のメモリ装置。
【請求項３】
前記バンクは、実バンクである請求項１記載のメモリ装置。
【請求項４】
前記バンクは、仮想バンクである請求項１記載のメモリ装置。
【請求項５】
前記各実バンクは、さらに、前記各メモリセルを選択するためのワード線を有する請求項３記載のメモリ装置。
【請求項６】
前記各実バンクは、さらに、前記ワード線に電圧を印加するためのワードドライバを有する請求項５記載のメモリ装置。
【請求項７】
前記各実バンクは、さらに、前記複数のビット線から選択される一又は複数のビット線を一又は複数のデータバスに接続するための選択回路を有する請求項６記載のメモリ装置。
【請求項８】
前記各実バンクは、さらに、前記一又は複数のデータバスに読み出されるデータを増幅するための一又は複数のセンスアンプを有する請求項７記載のメモリ装置。
【請求項９】
前記複数のバンクのすべてのバンクでは、前記ビット線に同数のメモリセルが接続される請求項１記載のメモリ装置。
【請求項１０】
前記複数のバンクのすべてのバンクでは、前記ビット線がのびる方向に同数のセクタが並ぶ請求項９記載のメモリ装置。
【請求項１１】
前記セクタは、複数のメモリセルを有し、データ消去単位である請求項１０記載のメモリ装置。
【請求項１２】
前記複数のバンクは、選択された一のバンクのみからデータを読み出すことができる請求項１１記載のメモリ装置。
【請求項１３】
前記バンクは、実バンクである請求項１２記載のメモリ装置。
【請求項１４】
前記各実バンクは、さらに、前記各メモリセルを選択するためのワード線を有する請求項１３記載のメモリ装置。
【請求項１５】
前記各実バンクは、さらに、前記ワード線に電圧を印加するためのワードドライバを有する請求項１４記載のメモリ装置。
【請求項１６】
前記各実バンクは、さらに、前記複数のビット線から選択される一又は複数のビット線を一又は複数のデータバスに接続するための選択回路を有する請求項１５記載のメモリ装置。
【請求項１７】
前記各実バンクは、さらに、前記一又は複数のデータバスに読み出されるデータを増幅するための一又は複数のセンスアンプを有する請求項１６記載のメモリ装置。
【請求項１８】
前記メモリセルは、不揮発性メモリセルである請求項１記載のメモリ装置。
【請求項１９】
前記複数バンクは、少なくとも２種類以上の異なる記憶容量を有するバンクである請求項３記載のメモリ装置。
【請求項２０】
前記実バンクは、４つの実バンクである請求項１９記載のメモリ装置。
【請求項２１】
前記４つの実バンクの記憶容量比は、１：３：３：１である請求項２０記載のメモリ装置。
【請求項２２】
複数のバンクを有するメモリ装置であって、
前記各バンクは、
データを記憶するための複数のメモリセルと、
前記複数のメモリセルからデータを読み出すための複数のビット線とを有し、
前記複数のバンクのすべてのバンクでは、前記ビット線がのびる方向に同数のメモリセルが接続されるメモリ装置。
【請求項２３】
前記複数のバンクのすべてのバンクでは、前記ビット線がのびる方向に同数のセクタが並び、前記各セクタは、複数のメモリセルを有し、データ消去単位である請求項２２記載のメモリ装置。
【請求項２４】
前記複数のバンクのすべてのバンクのビット線が等長である請求項２２記載のメモリ装置。
【発明の詳細な説明】
【技術分野】  本発明は、メモリ装置に関し、特に複数のバンクを有するメモリ装置に関する。
【背景技術】  フラッシュメモリは、不揮発性のメモリセルを有し、複数のメモリセルを有するセクタ単位でデータ消去及びデータ書き込みが行われる。フラッシュメモリの動作モードは、選択された一又は複数のメモリセルのデータを読み出す読み出しモードと、選択されたセクタ内の全てのメモリセルにデータ「１」を書き込む消去モードと、選択された一又は複数のメモリセルにデータ「０」を書き込むプログラム（書き込み）モードとを有する。
また、上記のプログラムモード及び消去モードにおいては、フローティングゲートを有するメモリセルに一定の高電位を印加するストレス印加工程と、その後メモリセルの閾値電圧の変化をチェックするベリファイ工程とがあり、所望のデータが書き込まれるまで繰り返される。つまり、プログラムモードでは、コントロールゲートに正の高電位を印加することで、ある値以上の閾値電圧となるまで、フローティングゲートに電子が注入され、消去モードでは、バックバイアスとして基板側に正の高電位を印加することで、ある値以下の閾値電圧となるまで、フローティングゲートから電子が抜き出される。そのため、フラッシュメモリでは、あるバンク内のセクタがプログラム又は消去動作中は、そのバンク内の別のセクタのメモリセルであっても、読み出し動作を禁止している。
また、プログラム及び消去動作は、読み出し動作に比較すると長い時間を要するので、あるバンクに対してプログラム又は消去動作が開始された場合、読み出し可能なメモリ領域が少なくなることで、読み出し動作の制約が生じてしまう。
これらの制約を少なくするために、多バンク構成のフラッシュメモリが要求されている。つまり、バンクの数を増やすことにより、プログラム又は消去中のためにアクセスできないメモリの容量を減らすことができる。
さらに、もう一つの特徴として、フラッシュメモリは、電源オフ状態でも記憶データを保持することができる不揮発性メモリであるので、電源起動時に最初にアクセスするブートプログラムを記録する半導体メモリとして利用されることが多い。それに伴い、フラッシュメモリは、電源起動時にアクセスされるブートセクタを有するバンクと、それ以外の通常のセクタを有するバンクとで構成されることがしばしばある。
その場合、ブートプログラムのサイズ等によって、ブートセクタを有するバンクの容量が、他のバンクの容量に比較して小さいフラッシュメモリ、又は同等の容量のフラッシュメモリ等、利用者の用途に応じたバンク構成が要求される。
これら２つの要求を同時に満たす手段として、複数の実バンクの組み合わせをフラッシュメモリの品種毎に変え、複数の仮想バンクの組み合わせを構成することで、多様なニーズに答えるという手法が考案されている。
このように、フラッシュメモリでは、プログラム又は消去中のためにアクセスできないメモリの容量を減らすために、多バンクによる構成が一般的となっており、また、多くの用途に対応するために、ブートセクタを有するバンクの容量と他のバンクの容量との比が自由設計できるように、品種毎に組み合わせを変える機能を搭載している。
ここで、自由設計ができるとは、たとえば４つの実バンク（容量比１：３：３：１）の場合、２バンクの仮想バンク（容量比１：７、２：６、４：４）又は４バンクの仮想バンク（容量比１：３：３：１）といった数種類の仮想バンクの組み合わせを実現することをいう。しかしながら、仮想バンクの構成例によっては各々のバンクの形状が異なり、ビット線長に偏りが生じてしまうことがしばしばある。
一般的なフラッシュメモリでは、メモリセルトランジスタにおける小さな電流を電位に変換し、基準電位と比較することで読み出しを行うが、ビット線が長い場合、被選択のビット線に対する寄生容量も大きく電位変換が緩慢になるため、基準電位と比較するに足る差電位を得るのに時間がかかってしまう。つまり、これは、最もビット線長が長くなる仮想バンクの組み合わせにおけるデータ読み出しがワーストアクセスになることを意味している。
【発明の開示】
本発明の目的は、仮想バンクの構成によらず最適な読み出し速度を実現することができるメモリ装置を提供することである。
本発明の一観点によれば、複数のバンクを有するメモリ装置が提供される。各バンクは、データを記憶するための複数のメモリセルと、複数のメモリセルからデータを読み出すための複数のビット線とを有する。複数のバンクのすべてのバンクのビット線は等長である。
すべてのバンクのビット線が等長であるので、メモリ装置全体のアクセス速度を速くすることができる。また、実バンクの組み合わせである仮想バンクの形態によらず、すべての仮想バンクのビット線を等長にすることができるので、常に高速な読み出しを行うことができる。
【図面の簡単な説明】  図１は、本発明の実施形態によるフラッシュメモリの実バンク構成例を示す図である。
図２は、本実施形態による実バンク内の階層ブロック構成例を示す図である。
図３Ａ〜図３Ｄは、４種類のフラッシュメモリの構成例を示す図である。
図４Ａ及び図４Ｂは、実バンク構成例を示す図である。
図５Ａ〜図５Ｄは、本実施形態における４種類のフラッシュメモリの構成例を示す図である。
図６Ａ及び図６Ｂは、本実施形態における実バンクの構成例を示す図である。
【発明を実施するための最良の形態】  以下、図面を参照して本発明の実施の形態例を説明する。尚、本発明の保護範囲は、以下の実施形態に限定されるものではなく、請求の範囲に記載された発明とその均等物にまで及ぶものである。
図１は、本発明の実施形態によるフラッシュメモリ装置の実バンクの構成例を示す図である。実バンクは、フローティングゲートを有する複数のメモリセルｍ００，ｍ０１，ｍ１０，ｍ１１を有する。メモリセルｍ００〜ｍ１１は、各々ワード線ＷＬ０，ＷＬ１とビット線ＢＬ０，ＢＬ１との交差位置に配置され、データを記憶する。
メモリセルトランジスタｍ００は、コントロールゲートがワード線ＷＬ０に接続され、ドレインがビット線ＢＬ０に接続され、ソースがグランド電位に接続される。メモリセルトランジスタｍ０１は、コントロールゲートがワード線ＷＬ０に接続され、ドレインがビット線ＢＬ１に接続され、ソースがグランド電位に接続される。メモリセルトランジスタｍ１０は、コントロールゲートがワード線ＷＬ１に接続され、ドレインがビット線ＢＬ０に接続され、ソースがグランド電位に接続される。メモリセルトランジスタｍ１１は、コントロールゲートがワード線ＷＬ１に接続され、ドレインがビット線ＢＬ１に接続され、ソースがグランド電位に接続される。
ワード線ＷＬ０，ＷＬ１は、アドレスに応じてワードドライバ１０１により駆動される。ビット線ＢＬ０，ＢＬ１は、カラムゲート１０３を介してデータバスＤＢに接続される。カラムゲート１０３は、アドレスに応じて、複数のビット線ＢＬ０，ＢＬ１等から選択した一又は複数のビット線を一又は複数のデータバスＤＢに接続する。メモリセルｍ００〜ｍ１１は、ワード線ＷＬ０，ＷＬ１及びビット線ＢＬ０，ＢＬ１の選択により、１つが選択される。選択されたメモリセルｍ００等から読み出されたデータは、ビット線ＢＬ０又はＢＬ１を介してデータバスＤＢに出力される。一又は複数のセンスアンプ１０２は、一又は複数のデータバスＤＢに読み出されたデータを増幅する。
消去状態では、メモリセルトランジスタｍ００等は閾値が低い状態（データ「１」）にある。プログラム状態では、ワード線ＷＬ０又はＷＬ１とビット線ＢＬ０又はＢＬ１を正の高電位に制御することで、フローティングゲート内に負電荷が注入され、閾値電圧が高く設定される。この状態がデータ「０」である。また、消去時には、ビット線ＢＬ０又はＢＬ１をオープン、ワード線ＷＬ０又はＷＬ１をグランド電位、バックバイアスを正の高電位に制御することで、フローティングゲート内の負電荷が引き抜かれ、閾値電圧が低く設定される。この状態がデータ「１」である。読み出し時は、ワード線ＷＬ０又はＷＬ１に２つの閾値電圧の中間電圧が印加され、閾値の状態に応じてビット線ＢＬ０又はＢＬ１に流れる電流の大小により、記憶データが読み出される。
図２は、本実施形態による実バンク内の階層ブロック構成例を示す図である。メインワードドライバ２０１は、アドレスに応じて、複数の垂直ブロックＢＬＫに接続されるメインワード線ＭＷＬ（第３メタル層）の電圧を制御する。センスアンプブロック２０２は、データバスＤＢに読み出されるデータを増幅する。領域２０３には、複数の垂直ブロックＢＬＫが水平方向に並ぶ。各垂直ブロックＢＬＫは、領域２０４に複数のセクタＳＥＣが垂直方向に並ぶ。セクタＳＥＣの中央部には、垂直ワードドライバ２２１及びサブドライバ２２２が配置される。セクタの右及び左には、１／２選択回路２１１，２１３及びセルアレイ２１２が配置される。
次に、読み出し方法を説明する。１／４選択回路２３１について説明する。４本のゲート線ｇ３は、４個のｎチャネルＭＯＳトランジスタｍ３のゲートに接続される。アドレスに応じて、４本のゲート線ｇ３のうちの１本がハイレベルになり、それに対応する１個のトランジスタｍ３のみがオンになる。これにより、コモンデータバスＤＢは、ビット線（第２メタル層）ＢＬ２に接続される。すなわち、４本のビット線のうちの１本が選択される。ビット線ＢＬ２は、メモリセルｍｃ１，ｍｃ２，ｍｃ３，ｍｃ４に接続可能である。この選択により、複数のメモリセルのうちの４個のメモリセルｍｃ１，ｍｃ２，ｍｃ３，ｍｃ４が選択される。
メインワードドライバ２０１は、アドレスに応じて、１本のメインワード線ＭＷＬを選択してハイレベルにする。ｎチャネルＭＯＳトランジスタｍ５は、ドレインがメインワード線ＭＷＬに接続され、ソースがｎチャネルＭＯＳトランジスタｍ６のゲートに接続され、ゲートが第２の垂直ワード線ｖ２に接続される。トランジスタｍ６は、ドレインが第１の垂直ワード線ｖ１に接続され、ソースがサブワード線（第２ポリシリコン層）ＳＷＬに接続される。第２の垂直ワード線ｖ２をハイレベルにし、その後に第１の垂直ワード線ｖ１をハイレベルにする。メインワード線ＭＷＬがハイレベルであるので、トランジスタｍ５及びｍ６がオンし、サブワード線ＳＷＬがハイレベルになる。サブワード線ＳＷＬは、メモリセルｍｃ３及びｍｃ４のコントロールゲートに接続される。これにより、４つのメモリセルｍｃ１，ｍｃ２，ｍｃ３，ｍｃ４のうちからメモリセルｍｃ３及びｍｃ４が選択される。なお、垂直ワードドライバ２２１及び垂直ブロック選択回路２３２は、垂直ワード線ｖ１及びｖ２の電圧を制御する。
１／２選択回路２１１は、ｎチャネルＭＯＳトランジスタｍ１を有する。トランジスタｍ１は、ゲートがゲート線ｇ１に接続され、ドレインがビット線ＢＬ２に接続され、ソースがメモリセルトランジスタｍｃ２及びｍｃ４のドレインに接続される。メモリセルトランジスタｍｃ１〜ｍｃ４のソースは、グランド電位に接続される。１／２選択回路２１３は、ｎチャネルＭＯＳトランジスタｍ２を有する。トランジスタｍ２は、ゲートがゲート線ｇ２に接続され、ドレインがビット線ＢＬ２に接続され、ソースがメモリセルトランジスタｍｃ１及びｍｃ３のドレインに接続される。
アドレスに応じて、上記のゲート線ｇ１及びｇ２のうちのいずれか１本がハイレベルになる。例えば、ゲート線ｇ１がハイレベルになり、トランジスタｍ１がオンし、トランジスタｍ２がオフする。これにより、ビット線ＢＬ２は、メモリセルトランジスタｍｃ２及びｍｃ４に接続される。このようにして１／２選択が行われる。上記の１／４選択と合わせて、１／８選択が行われることになる。
また、上記のように、サブワード線ＳＷＬが選択されているので、結果として、メモリセルｍｃ４が選択されることになる。ビット線ＢＬ２及びコモンデータバスＤＢには、メモリセルｍｃ４の閾値電圧に応じた電流が流れる。センスアンプブロック２０２は、そのデータバスＤＢの電流を電圧に変換して増幅し、外部に読み出しデータとして出力する。
すなわち、上記により選択されたサブワード線ＳＷＬとビット線ＢＬ２との交差位置に配置されるメモリセルトランジスタｍｃ４において、閾値電圧が低い状態（データ「１」）ならば、比較的大きな電流がビット線ＢＬ２を流れ、閾値電圧が高い状態（データ「０」）ならば、ビット線ＢＬ２に電流はほとんど流れない。ビット線ＢＬ２は、カラムゲート（１／２選択回路２１１，２１３及び１／４選択回路２３１の総称）を介してデータバスＤＢに接続され、更にセンスアンプブロック２０２に接続される。ビット線ＢＬ２に流れる電流は、このセンスアンプブロック２０２において増幅され、記憶データの読み出しが行われる。
メインワード線ＭＷＬは、複数の垂直ブロックＢＬＫ間で共有され、各垂直ブロックＢＬＫにおいてサブドライバ２２２を介した後、垂直ブロックＢＬＫ内でサブワード線ＳＷＬを駆動する。よって、メインワード線ＭＷＬにおける寄生容量には、垂直ブロックＢＬＫの段数に応じた、各サブドライバ２２２におけるジャンクション容量、及び配線長に応じた配線容量がある。また、サブワード線ＳＷＬにおける寄生容量については、垂直ブロックＢＬＫ内においてゲート接続されるメモリセルｍｃ３等の個数を変更しない限り一定である。
同様に、ビット線ＢＬ２は、複数のセクタＳＥＣ間で共有され、各セクタＳＥＣにおいて１／２選択回路２１１，２１３を介した後、セクタＳＥＣ内のメモリセルｍｃ１等で共有される。よって、ビット線ＢＬ２における寄生容量には、セクタＳＥＣの段数に応じた、各１／２選択回路２１１，２１３におけるジャンクション容量、及び配線長に応じた配線容量がある。また、１／２選択回路２１１，２１３を介した後のビット線における寄生容量については、セクタＳＥＣ内においてジャンクション接続されるメモリセルｍｃ１等の個数を変更しない限り一定である。
一般的に、メインワード線（第３メタル配線）ＭＷＬに比べ、ビット線ＢＬ２（第２メタル配線）の方が配線容量が大きい。読み出し時においては、メモリセルｍｃ１等による微小電流をビット線ＢＬ２上に流さなければならないため、当該ビット線ＢＬ２に過剰な寄生容量がつくことは、電荷の移動が見えづらいという点で望ましくない。よって、ビット線ＢＬ２の長さを決定するセクタＳＥＣの段数は、多くとるべきではない。
図３Ａ〜図３Ｄは、４種類のフラッシュメモリの構成を示す参考例の図である。４種類のフラッシュメモリは、すべて４つの実バンクＢＮＫＡ，ＢＮＫＢ，ＢＮＫＣ，ＢＮＫＤで構成される。実バンクＢＮＫＡ及びＢＮＫＤは、全メモリ領域の１／８の記憶容量である。実バンクＢＮＫＢ及びＢＮＫＣは、全メモリ領域の３／８の記憶容量である。すなわち、実バンクＢＮＫＢ及びＢＮＫＣは、実バンクＢＮＫＡ及びＢＮＫＤの３倍の記憶容量を有する。４つの実バンクＢＮＫＡ〜ＢＮＫＤの記憶容量比は、１：４：４：１である。
図３Ａのフラッシュメモリは、２つの仮想バンクＶＢＮＫ１及びＶＢＮＫ２を有する。仮想バンクＶＢＮＫ１は、１つの実バンクＢＮＫＡからなる。仮想バンクＶＢＮＫ２は、３つの実バンクＢＮＫＢ，ＢＮＫＣ，ＢＮＫＤからなる。仮想バンクＶＢＮＫ１及びＶＢＮＫ２の記憶容量比は、１：７である。
図３Ｂのフラッシュメモリは、２つの仮想バンクＶＢＮＫ１及びＶＢＮＫ２を有する。仮想バンクＶＢＮＫ１は、２つの実バンクＢＮＫＡ及びＢＮＫＤからなる。仮想バンクＶＢＮＫ２は、２つの実バンクＢＮＫＢ及びＢＮＫＣからなる。仮想バンクＶＢＮＫ１及びＶＢＮＫ２の記憶容量比は、２：６である。
図３Ｃのフラッシュメモリは、２つの仮想バンクＶＢＮＫ１及びＶＢＮＫ２を有する。仮想バンクＶＢＮＫ１は、２つの実バンクＢＮＫＡ及びＢＮＫＢからなる。仮想バンクＶＢＮＫ２は、２つの実バンクＢＮＫＣ及びＢＮＫＤからなる。仮想バンクＶＢＮＫ１及びＶＢＮＫ２の記憶容量比は、４：４である。
図３Ｄのフラッシュメモリでは、４つの仮想バンクＢＮＫＡ〜ＢＮＫＤを有する。すなわち、実バンクと仮想バンクが同じである。
図３Ａ〜図３Ｃのフラッシュメモリが、２個の仮想バンクからなる２バンク品である。図３Ｄのフラッシュメモリが、４個の仮想バンクからなる４バンク品である。
ここで、実バンクとは、実際にメモリ領域に形成された複数のメモリセルの集合であり、少なくともワードドライバ１０１、カラムゲート１０３及びメモリセルアレイｍ００〜ｍ１１を有し、バンク選択アドレスをデコードした実バンクの選択信号により選択される。すなわち、複数の実バンクは、選択された一の実バンクのみからデータを読み出すことができる。
また、仮想バンクとは、１つ又は複数の実バンクにより形成されるバンクであり、メモリを搭載するシステム側から見える仮想上のバンクである。一般的には、プログラムや消去動作中における読み出し禁止の制御は、当該仮想バンク単位で行われる。すなわち、同時期に、一の仮想バンクでプログラム動作を行いながら、他の仮想バンクで読み出し動作を行うことができる。
図４Ａは、図３Ａ〜図３Ｄの実バンクＢＮＫＡ及びＢＮＫＤの構成例を示す図である。実バンクＢＮＫＡ及びＢＮＫＤは、センスアンプブロック４０１を下にした場合に、その上にセクタアレイ４０２を有する。セクタアレイ４０２は、ビット線がのびる方向（垂直方向）に２つのセクタＳＥＣが並び、ワード線がのびる方向（水平方向）に４つのセクタＳＥＣが並び、合計８個のセクタＳＥＣ０〜ＳＥＣ７を有する。
図４Ｂは、図３Ａ〜図３Ｄの実バンクＢＮＫＢ及びＢＮＫＣの構成例を示す図である。実バンクＢＮＫＢ及びＢＮＫＣは、センスアンプブロック４１１を下にした場合に、その上にセクタアレイ４１２を有する。セクタアレイ４１２は、ビット線がのびる方向に６つのセクタＳＥＣが並び、ワード線がのびる方向に４つのセクタＳＥＣが並び、合計２４個のセクタＳＥＣ０〜ＳＥＣ２３を有する。
これらのセクタＳＥＣは、プログラム及び消去動作の最小単位であり、セクタ毎又は複数セクタを同時に、プログラム又は消去することができる。図４Ａのセクタアレイ４０２のビット線長４０３は、２つのセクタ長である。図４Ｂのセクタアレイ４１２のビット線長４１３は、６つのセクタ長である。すなわち、セクタアレイ４０２及び４１２のビット線における寄生容量の比は、１：３の差がある。この場合、フラッシュメモリとしてのアクセス速度は、最もビット線長が長くなる図４Ｂのバンク構成におけるデータ読み出し速度がワーストアクセスとなり、全体的なアクセス速度が遅くなる。
図５Ａ〜図５Ｄは、本実施形態による４種類のフラッシュメモリの構成例を示す図である。図５Ａ〜図５Ｄのフラッシュメモリは、それぞれ図３Ａ〜図３Ｄのフラッシュメモリのビット線長を等長にしたものであり、実バンク及び仮想バンクの関係については両者とも同じである。すなわち、図３Ａ〜図３Ｄでは、ビット線がのびる方向（垂直方向）の実バンクＢＮＫＡ，ＢＮＫＤの長さと実バンクＢＮＫＢ，ＢＮＫＣの長さとが異なる。図５Ａ〜図５Ｄでは、ビット線がのびる方向（垂直方向）の実バンクの長さがすべての実バンクＢＮＫＡ〜ＢＮＫＤについて同じである。
図５Ａは、２つの仮想バンクＶＢＮＫ１及びＶＢＮＫ２の記憶容量比が１：７である。図５Ｂは、２つの仮想バンクＶＢＮＫ１及びＶＢＮＫ２の記憶容量比が２：６である。図５Ｃは、２つの仮想バンクＶＢＮＫ１及びＶＢＮＫ２の記憶容量比が４：４である。図５Ｄは、４つのバンクＢＮＫＡ〜ＢＮＫＤの記憶容量比が１：４：４：１である。
図６Ａは、図５Ａ〜図５Ｄの実バンクＢＮＫＡ及びＢＮＫＤの構成例を示す図である。実バンクＢＮＫＡ及びＢＮＫＤは、センスアンプブロック６０１を下にした場合に、その上にセクタアレイ６０２を有する。セクタアレイ６０２は、ビット線がのびる方向（垂直方向）に４つのセクタＳＥＣが並び、ワード線がのびる方向（水平方向）に２つのセクタＳＥＣが並び、合計８個のセクタＳＥＣ０〜ＳＥＣ７を有する。
図６Ｂは、図５Ａ〜図５Ｄの実バンクＢＮＫＢ及びＢＮＫＣの構成例を示す図である。実バンクＢＮＫＢ及びＢＮＫＣは、センスアンプブロック６１１を下にした場合に、その上にセクタアレイ６１２を有する。セクタアレイ６１２は、ビット線がのびる方向に４つのセクタＳＥＣが並び、ワード線がのびる方向に６つのセクタＳＥＣが並び、合計２４個のセクタＳＥＣ０〜ＳＥＣ２３を有する。
図６Ａのセクタアレイ６０２のビット線長６０３は、４つのセクタ長である。図６Ｂのセクタアレイ６１２のビット線長６１３は、４つのセクタ長である。すなわち、セクタアレイ６０２及び６１２のビット線における寄生容量の比は同じである。そのため、図６Ａの実バンクのアクセス速度と図６Ｂの実バンクのアクセス速度が同じになる。これにより、フラッシュメモリ全体としてのアクセス速度が速くなる。
図４Ａ及び図４Ｂの実バンクを有するフラッシュメモリでは、ワーストアクセス速度は、図４Ｂの６つのセクタ長のビット線長４１３に相当するアクセス速度である。それに対し、図６Ａ及び図６Ｂの実バンクを有するフラッシュメモリでは、ワーストアクセス速度は、図６Ａ及び図６Ｂの４つのセクタ長のビット線長６０３，６１３に相当するアクセス速度であり、速くなる。
なお、図６Ａの実バンクのワード線長は２つのセクタ長、図６Ｂの実バンクのワード線長は６つのセクタ長であり、それぞれのワード線における寄生容量の比には１：３になる。
以上のように、本実施形態によれば、メモリ装置が複数のバンクを有し、複数のバンクのすべてのバンクのビット線が等長である。ここで、すべての実バンクのビット線が等長であると同時に、すべての仮想バンクのビット線も等長になる。複数のバンクのすべてのバンクでは、ビット線に同数のメモリセルが接続され、ビット線がのびる方向に同数のセクタが並ぶ。セクタは、複数のメモリセルを有し、データ消去単位である。フラッシュメモリは、例えば図６Ａの実バンクＢＮＫＡ，ＢＮＫＤと図６Ｂの実バンクＢＮＫＢ，ＢＮＫＣのように、少なくとも２種類以上の異なる記憶容量の実バンクを有する。
本実施形態によれば、すべてのバンクのビット線が等長であるので、メモリ装置全体のアクセス速度を速くすることができる。また、図５Ａ〜図５Ｄに示すように、実バンクの組み合わせである仮想バンクの形態によらず、すべての仮想バンクのビット線を等長にすることができるので、常に高速な読み出しを行うことができる。
なお、上記では、フラッシュメモリを例に説明したが、これに限定されず、他のメモリでもよい。メモリセルは、不揮発性メモリセルでも、揮発性メモリセルでもよいが、不揮発性メモリセルが好ましい。
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】  すべてのバンクのビット線が等長であるので、メモリ装置全体のアクセス速度を速くすることができる。また、実バンクの組み合わせである仮想バンクの形態によらず、すべての仮想バンクのビット線を等長にすることができるので、常に高速な読み出しを行うことができる。
【図１】
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【図２】
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2004081946.tif 000008
【手続補正書】
【提出日】平成17年5月12日(2005.5.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のバンクを有するメモリ装置であって、
前記各バンクは、
データを記憶するための複数のメモリセルと、
前記複数のメモリセルからデータを読み出すための複数のビット線とを有し、
前記複数のバンクのすべてのバンクのビット線が等長であるメモリ装置。
【請求項２】
前記複数のバンクは、選択された一のバンクのみからデータを読み出すことができる請求項１記載のメモリ装置。
【請求項３】
前記バンクは、実バンクである請求項１記載のメモリ装置。
【請求項４】
前記バンクは、仮想バンクである請求項１記載のメモリ装置。
【請求項５】
前記各実バンクは、さらに、前記各メモリセルを選択するためのワード線を有する請求項３記載のメモリ装置。
【請求項６】
前記各実バンクは、さらに、前記ワード線に電圧を印加するためのワードドライバを有する請求項５記載のメモリ装置。
【請求項７】
前記複数のバンクのすべてのバンクでは、前記ビット線に同数のメモリセルが接続される請求項１記載のメモリ装置。
【請求項８】
複数のバンクを有するメモリ装置であって、
前記各バンクは、
データを記憶するための複数のメモリセルと、
前記複数のメモリセルからデータを読み出すための複数のビット線とを有し、
前記複数のバンクのすべてのバンクでは、前記ビット線がのびる方向に同数のメモリセルが接続されるメモリ装置。
【請求項９】
前記複数のバンクのすべてのバンクでは、前記ビット線がのびる方向に同数のセクタが並び、前記各セクタは、複数のメモリセルを有し、データ消去単位である請求項８記載のメモリ装置。
【請求項１０】
前記複数のバンクのすべてのバンクのビット線が等長である請求項８記載のメモリ装置。
【国際調査報告】
2004081946.tif 000009
2004081946.tif 000010
2004081946.tif 000011
2004081946.tif 000012