(57)【要約】複数の信号から選択した信号を精度良く出力することのできるセレクタ回路。ラッチ回路部（１３）は、選択回路部（１２）での選択動作を制御する内部選択制御信号（ｓｎ，ｓｐ）を生成する。選択回路部（１２）は、第１及び第２のデータ入力信号（ＩＮ１，ＩＮ２）のレベルが互いに一致しないとき、内部選択制御信号（ｓｎ，ｓｐ）に従って各信号（ＩＮ１，ＩＮ２）のレベルが互いに一致するまで選択されている状態を保持して、選択信号（Ｓ）に基づく切替え動作を行わない。
2004049570.tif 000002
【特許請求の範囲】
【請求項１】
選択信号に従って複数の信号のうち何れか１つの信号を選択的に出力する選択回路部と、
前記選択回路部に接続され、前記複数の信号のレベルが互いに一致しないとき該複数の信号のレベルが互いに一致するまで前記選択回路部で選択されている状態を保持して前記選択信号に基づく切替え動作を行わないように前記選択回路部での選択動作を制御する内部選択制御信号を生成する選択制御回路と、
を備えることを特徴とするセレクタ回路。
【請求項２】
前記選択制御回路は、前記複数の信号のレベルが互いに一致するとき前記選択信号を伝播して該選択信号に対応したレベルを持つ内部選択制御信号を生成し、前記複数の信号のレベルが互いに一致しないとき前記選択信号の伝播を遮断して前記選択回路部に供給する内部選択制御信号のレベルを前記複数の信号のレベルが互いに一致するまで保持することを特徴とする請求項１記載のセレクタ回路。
【請求項３】
前記内部選択制御信号は、前記選択回路部から前記複数の信号のうち何れか１つを選択的に出力させるための、互いに相補なレベルを有する２つの信号を含むことを特徴とする請求項１又は２記載のセレクタ回路。
【請求項４】
前記選択回路部は、第１入力信号及び第２の入力信号を受け取り、前記第１及び第２の入力信号のうち何れか一方を選択的に出力し、
前記選択制御回路は、
前記第１及び第２の入力信号のレベルが互いに一致するとき導通する第１のスイッチング回路と、前記第１のスイッチング回路によって駆動される第１のインバータ回路部とを含む第１の信号伝播回路であって、該第１のインバータ回路部により前記選択信号を反転して第１の内部選択制御信号を生成する第１の信号伝播回路と、
前記第１の信号伝播回路に接続され、前記第１の内部選択制御信号を反転して第２の内部選択制御信号を生成するインバータ回路と、
前記第１の信号伝播回路及びインバータ回路に接続され、前記第１及び第２の入力信号のレベルが互いに一致しないときで導通する第２のスイッチング回路と、前記第２のスイッチング回路によって、駆動される第２のインバータ回路部とを含む第２の信号伝播回路であって、該第２のインバータ回路部により前記第２の内部選択制御信号を反転して前記第１の内部選択制御信号を生成する第２の信号伝播回路と、
を含むことを特徴とする請求項１乃至３の何れか一項記載のセレクタ回路。
【請求項５】
前記第２の信号伝播回路から出力される第１の内部選択制御信号は前記インバータ回路に帰還入力されることを特徴とする請求項４記載のセレクタ回路。
【請求項６】
前記選択制御回路は、前記第１及び第２の入力信号のレベルが互いに一致するとき、前記第１の信号伝播回路の第１のインバータ回路部を駆動するとともに前記第２の信号伝播回路の第２のインバータ回路部の駆動を停止し、前記選択信号を伝播して前記第１及び第２の内部選択制御信号を生成することを特徴とする請求項４又は５記載のセレクタ回路。
【請求項７】
前記選択制御回路は、前記第１及び第２の入力信号のレベルが互いに一致しないとき、前記第２の信号伝播回路の第２のインバータ回路部を駆動するとともに前記第１の信号伝播回路の第１のインバータ回路部の駆動を停止し、前記選択信号の伝播を遮断して前記第１及び第２の内部選択制御信号を前記複数の信号のレベルが互いに一致するまで保持することを特徴とする請求項４乃至６の何れか一項記載のセレクタ回路。
【請求項８】
前記第１の信号伝播回路の第１のスイッチング回路は、
前記第１及び第２の入力信号が互いに「０」に対応するレベルのとき、それぞれ導通状態に制御される複数のトランジスタを直列接続してなる第１のトランジスタ群と、
前記第１のトランジスタ群に接続され、前記第１及び第２の入力信号が互いに「１」に対応するレベルのとき、それぞれ導通状態に制御される複数のトランジスタを直列接続してなる第２のトランジスタ群と、を含み、
前記第１の信号伝播回路の第１のインバータ回路部は、前記第１又は第２のトランジスタ群が導通状態となるとき駆動されることを特徴とする請求項４乃至７の何れか一項記載のセレクタ回路。
【請求項９】
前記第２の信号伝播回路の第２のスイッチング回路は、
前記第１の入力信号が「０」に対応するレベルであり且つ前記第２の入力信号が「１」に対応するレベルのとき、それぞれ導通状態に制御される複数のトランジスタを直列接続してなる第３のトランジスタ群と、
前記第３のトランジスタ群に接続され、前記第１の入力信号が「１」に対応するレベルであり且つ前記第２の入力信号が「０」に対応するレベルのとき、それぞれ導通状態に制御される複数のトランジスタを直列接続してなる第４のトランジスタ群と、を含み、
前記第２の信号伝播回路の第２のインバータ回路部は、前記第３又は第４のトランジスタ群が導通状態となるとき駆動されることを特徴とする請求項４乃至８の何れか一項記載のセレクタ回路。
【請求項１０】
請求項１乃至９の何れか一項記載のセレクタ回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、セレクタ回路及び半導体装置に係り、詳しくは、複数の信号から任意の信号を選択するセレクタ回路及びそれを搭載した半導体装置に関する。
近年、半導体装置（ＬＳＩ）は集積化及び多機能化が進み、その内部で使用される信号も多様化している。こうしたＬＳＩには、入力される複数の信号から任意の信号を選択して出力するセレクタ回路が搭載され、それに接続される後段の回路はセレクタ回路からの出力信号に従って動作を行う。このため、セレクタ回路においては、選択した入力信号の波形を後段の回路に正確に伝播する必要がある。
【背景技術】  従来、セレクタ回路として、例えば図３〜図５に示すような構成がある。
図３は、第１の従来例のセレクタ回路を示す回路図である。このセレクタ回路５１は、２つのトランスファーゲート（トランスミッションゲートともいう）を用いた例えば２入力のセレクタ回路であり、外部より入力される選択信号Ｓに基づいて第１及び第２のデータ入力信号ＩＮ１，ＩＮ２のうち何れか一方を選択して出力する。トランスファーゲートは、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列に接続して構成されている。
詳述すると、セレクタ回路５１は、第１のデータ入力信号ＩＮ１をインバータ回路５２を介して第１トランスファーゲート５３の入力端子に入力する。また、セレクタ回路５１は、第２のデータ入力信号ＩＮ２をインバータ回路５４を介して第２トランスファーゲート５５の入力端子に入力する。各トランスファーゲート５３，５５の出力端子はインバータ回路５６に接続されている。
上記第１及び第２トランスファーゲート５３，５５は、外部からの選択信号Ｓに基づき相補的にオン／オフ制御される。具体的には、選択信号Ｓはインバータ回路５７を介して内部選択制御信号ｓｎとして生成され、この信号ｓｎは、第１トランスファーゲート５３のＮＭＯＳトランジスタのゲート及び第２トランスファーゲート５５のＰＭＯＳトランジスタのゲートに入力される。また、選択信号Ｓはインバータ回路５７，５８を介して内部選択制御信号ｓｐとして生成され、この信号ｓｐは、第１トランスファーゲート５３のＰＭＯＳトランジスタのゲート及び第２トランスファーゲート５５のＮＭＯＳトランジスタのゲートに入力される。
従って、Ｌレベルの選択信号Ｓが入力されるとき、第１トランスファーゲート５３がオン、第２トランスファーゲート５５がオフされ、セレクタ回路５１は第１のデータ入力信号ＩＮ１を出力信号ＯＵＴとして出力する。逆に、Ｈレベルの選択信号Ｓが入力されるとき、第１トランスファーゲート５３がオフ、第２トランスファーゲート５５がオンされ、セレクタ回路５１は第２のデータ入力信号ＩＮ２を出力信号ＯＵＴとして出力する。
図４は、第２の従来例のセレクタ回路を示す回路図である。このセレクタ回路６１は、複合ゲートを用いた例えば２入力のセレクタ回路であり、前記と同様、外部からの選択信号Ｓに基づいて第１及び第２のデータ入力信号ＩＮ１，ＩＮ２のうち何れか一方を選択して出力する。
複合ゲートは、第１及び第２ＡＮＤ回路６２，６３とＮＯＲ回路６４（正確にはＡＮＤ機能を有した２入力のＮＯＲ回路）とから構成され、ＮＯＲ回路６４の出力端子はインバータ回路６５に接続されている。第１ＡＮＤ回路６２の一方の入力端子には第１のデータ入力信号ＩＮ１が入力され、他方の入力端子には選択信号Ｓがインバータ回路６６を介して内部選択制御信号ｓｎとして入力される。また、第２ＡＮＤ回路６３の一方の入力端子には第２のデータ入力信号ＩＮ２が入力され、他方の入力端子には選択信号Ｓ（実質的に内部選択制御信号ｓｐと同じ信号）が入力される。従って、前記と同様、セレクタ回路６１は、Ｌレベルの選択信号Ｓが入力されるとき、第１のデータ入力信号ＩＮ１を出力し、逆に、Ｈレベルの選択信号Ｓが入力されるとき、第２のデータ入力信号ＩＮ２を出力する。
図５は、第３の従来例のセレクタ回路を示す回路図である。このセレクタ回路７１は、他の複合ゲートを用いて構成される例を示したものであり、複合ゲートは第１及び第２ＯＲ回路７２，７３とＮＡＮＤ回路７４（正確にはＯＲ機能を有した２入力のＮＡＮＤ回路）とから構成され、ＮＡＮＤ回路７４の出力端子はインバータ回路７５に接続されている。そして、第１ＯＲ回路７２には、選択信号Ｓ（実質的に内部選択制御信号ｓｐと同じ信号）が入力されるとともに、第２ＯＲ回路７３には、選択信号Ｓがインバータ回路７６を介して内部選択制御信号ｓｎとして入力される。このような構成においても、前記と同様、セレクタ回路７１は、Ｌレベルの選択信号Ｓが入力されるとき第１のデータ入力信号ＩＮ１を出力し、逆にＨレベルの選択信号Ｓが入力されるとき第２のデータ入力信号ＩＮ２を出力する。
ところで、上記のような第１〜第３の従来例の各セレクタ回路５１，６１，７１において、それらに入力される第１及び第２のデータ入力信号ＩＮ１，ＩＮ２は周波数の異なる互いに非同期な信号である。このため、図６に示すように、選択信号Ｓの遷移（Ｈレベル又はＬレベルへの変移）のタイミングによっては、出力信号ＯＵＴにスパイクパルス状の波形（ハザード）やパルス幅の短い波形等が出現することがある。
こうしたハザード等のパルス波形の不良は、その信号を受けて動作する後段の回路において誤動作の原因となる。特にセレクタ回路がクロック信号の選択回路として用いられる場合、こうしたハザード等の発生は後段の論理回路の動作に影響を与えることになる。尚、図６では、第１のデータ入力信号ＩＮ１が第２のデータ入力信号ＩＮ２よりも高い周波数を持つ場合について示したが、逆の場合についても同様にしてこの問題は生じる。
そこで、このような問題を解消するため、従来では、例えば特開平４−３１６１１３号公報や特開平５−２９１８９５号公報に示す構成、或いは図７に示す構成が提案されている。
図７は、第４の従来例のセレクタ回路を示す回路図である。このセレクタ回路８１は、選択回路部８２と、ＥＯＲ回路８３と、ラッチ回路部８４とを備えている。
選択回路部８２は、第１の従来例（図３参照）と同様、トランスファーゲートを用いて構成されており、ラッチ回路部８４から出力される選択制御信号ｓｅｌに基づいて第１及び第２のデータ入力信号ＩＮ１，ＩＮ２の何れか一方を選択して出力する。ＥＯＲ回路８３は、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２のレベル（遷移の状態）が一致しているか否かを判定し、一致している場合はＬレベルの判定信号ｅｑを、逆に一致していない場合はＨレベルの判定信号ｅｑを出力する。
ラッチ回路部８４は、その判定信号ｅｑに従い、外部より入力される選択信号Ｓを伝播して選択制御信号ｓｅｌを生成する、若しくは入力を遮断して出力を保持した選択制御信号ｓｅｌを生成する。詳しくは、ラッチ回路部８４は、ＥＯＲ回路８３からの判定信号ｅｑに基づいて内部制御信号ｇｎ，ｇｐを生成し、それらの各信号ｇｎ，ｇｐに基づいて２つのトランスファーゲート９１，９２を相補的にオン／オフ制御する。
従って、ラッチ回路部８４は、Ｌレベルの判定信号ｅｑ（両信号ＩＮ１，ＩＮ２のレベルが一致）に応答して、外部からの選択信号Ｓを伝播して選択制御信号ｓｅｌを出力する。逆に、ラッチ回路部８４は、Ｈレベルの判定信号ｅｑ（両信号ＩＮ１，ＩＮ２のレベルが不一致）に応答して、外部からの選択信号Ｓを遮断して出力（選択制御信号ｓｅｌ）を保持する。
換言すれば、ラッチ回路部８４は、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２がともにＨレベル又はＬレベルで一致している場合にのみ選択信号Ｓの遷移を伝播した選択制御信号ｓｅｌを出力し、この信号ｓｅｌに応答して選択回路部８２は選択動作を行う。これにより、選択回路部８２から出力される出力信号ＯＵＴに上述したハザードやパルス幅の不足した波形が発生するのを防止することができる。
ところで、上記した第４の従来例のセレクタ回路８１では、ラッチ回路部８４はＥＯＲ回路８３からの判定信号ｅｑに応答して選択制御信号ｓｅｌを生成するため、ＥＯＲ回路８３とラッチ回路部８４でのゲート遅延に起因して選択制御信号ｓｅｌの出力が遅延するという問題がある。また、ＥＯＲ回路８３とラッチ回路部８４はそれぞれ個別の論理セルとして構成されることから、各セル間を結ぶ信号線の配線遅延によっても選択制御信号ｓｅｌの出力が遅延する。
例えば、図８に示すように、今、選択信号ＳがＬレベルからＨレベルに遷移した後、第２のデータ入力信号ＩＮ２が立下がり、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２がともにＬレベルとなる。
このとき、ＥＯＲ回路８３から出力されるＬレベルの判定信号ｅｑに遅延が生じるため、その判定信号ｅｑを受けてラッチ回路部８４から出力される選択制御信号ｓｅｌは遅延する。その結果、選択制御信号ｓｅｌの遷移のタイミングが遅れ、本来意図しない第１のデータ入力信号ＩＮ１のパルス（図中、信号ＯＵＴに示す一点鎖線）が出力されてしまうことがあった。
また、従来では、こうしたゲート遅延や配線遅延等に起因して、例えば第２のデータ入力信号ＩＮ２の立下がりエッジと第１のデータ入力信号ＩＮ１の立上がりエッジとの間隔が狭い場合（図中、信号ＩＮ２に示す一点鎖線）には、選択信号Ｓの伝播に不具合を生じることがある。
すなわち、この場合には、ＥＯＲ回路８３から出力される判定信号ｅｑの遅延（図中、信号ｅｑに示す一点鎖線）によってラッチ回路部８４は選択信号Ｓの遷移を伝播することができず、Ｌレベルの選択制御信号ｓｅｌ（図中、信号ｓｅｌに示す一点鎖線）が保持されたままとなる。その結果、前記と同様にして本来意図しない第１のデータ入力信号ＩＮ１のパルス（図中、信号ＯＵＴに示す一点鎖線）が出力されてしまうことがあった。
従って、第１〜第３の従来例と同様、第４の従来例のセレクタ回路８１においても、その出力を利用する後段の回路動作に影響を及ぼす可能性を有しており、また、上記のようなゲート遅延や配線遅延は動作速度を低下させる要因にもなっていた。
この問題は、上記の特開平４−３１６１１３号公報及び特開平５−２９１８９５号公報に開示された構成においても同様に有し、加えて、これらの公報に記載された構成や第４の従来例の構成は多数の論理回路（論理セル）を組み合わせて実現されるために回路が冗長化し、回路規模が増大するという問題もあった。
本発明の目的は、複数の信号から選択した信号を精度良く出力することのできるセレクタ回路及び半導体装置を提供することにある。
【発明の開示】
本発明の第１の態様において、セレクタ回路が提供される。セレクタ回路は、選択信号に従って複数の信号のうち何れか１つの信号を選択的に出力する選択回路部と、前記複数の信号のレベルが互いに一致しないとき、該複数の信号のレベルが互いに一致するまで前記選択回路部で選択されている状態を保持して前記選択信号に基づく切替え動作を行わないように前記選択回路部での選択動作を制御する内部選択制御信号を生成する選択制御回路とを備える。
本発明の第２の態様において、半導体装置が提供される。半導体装置は、選択信号に従って複数の信号のうち何れか１つの信号を選択的に出力する選択回路部と、前記複数の信号のレベルが互いに一致しないとき、該複数の信号のレベルが互いに一致するまで前記選択回路部で選択されている状態を保持して前記選択信号に基づく切替え動作を行わないように前記選択回路部での選択動作を制御する内部選択制御信号を生成する選択制御回路とを有したセレクタ回路を備える。
【図面の簡単な説明】    図１は、一実施形態のセレクタ回路を示す概略的な回路図である。
図２は、図１のセレクタ回路の動作波形図である。
図３は、第１の従来例のセレクタ回路を示す概略的な回路図である。
図４は、第２の従来例のセレクタ回路を示す概略的な回路図である。
図５は、第３の従来例のセレクタ回路を示す概略的な回路図である。
図６は、従来例における動作波形図である。
図７は、第４の従来例のセレクタ回路を示す概略的な回路図である。
図８は、図７のセレクタ回路の動作波形図である。
【発明を実施するための最良の形態】  以下、本発明を、半導体装置に搭載されるセレクタ回路に具体化した一実施の形態を図１及び図２に従って説明する。
図１は、本実施形態のセレクタ回路を示す回路図である。
セレクタ回路１１は、外部より入力される選択信号Ｓに従って第１及び第２のデータ入力信号ＩＮ１，ＩＮ２のうち何れかを選択して出力する選択回路部１２と、選択信号Ｓに基づいて第１及び第２の内部選択制御信号（以下、内部選択信号）ｓｎ，ｓｐを生成するラッチ回路部１３とを備える。
選択回路部１２は、インバータ回路１４〜１６と第１及び第２トランスファーゲート１７，１８から構成されている。各トランスファーゲート１７，１８は、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列に接続した構成である。
第１トランスファーゲート１７の入力端子には、第１のデータ入力信号ＩＮ１をインバータ回路１４を介して反転した反転信号ｉｎ１が入力される。また、第２トランスファーゲート１８の入力端子には、第２のデータ入力信号ＩＮ２をインバータ回路１５を介して反転した反転信号ｉｎ２が入力される。各トランスファーゲート１７，１８の出力端子はインバータ回路１６に接続されている。
上記第１及び第２トランスファーゲート１７，１８は、ラッチ回路部１３により生成される第１及び第２の内部選択信号ｓｎ，ｓｐに基づいて相補的にオン／オフ制御される。各内部選択信号ｓｎ，ｓｐは、後述するラッチ回路部１３内に設けられるインバータ回路を介して互いに反転した信号であり、第１の内部選択信号ｓｎは、第１トランスファーゲート１７のＮＭＯＳトランジスタのゲート及び第２トランスファーゲート１８のＰＭＯＳトランジスタのゲートに入力される。また、第２の内部選択信号ｓｐは、第１トランスファーゲート１７のＰＭＯＳトランジスタのゲート及び第２トランスファーゲート１８のＮＭＯＳトランジスタのゲートに入力される。
従って、選択回路部１２は、第１及び第２トランスファーゲート１７，１８のうち、各内部選択信号ｓｎ，ｓｐに基づいて導通状態となる何れか一方のトランスファーゲートを介して伝播した信号を出力信号ＯＵＴとして出力する。
ラッチ回路部１３は、第１及び第２の信号伝播回路２１，２２とインバータ回路２３とを含む。第１の信号伝播回路２１は、後述する内部のインバータ回路部を介して外部からの選択信号Ｓを伝播し、第１の内部選択信号ｓｎを生成する。インバータ回路２３は、その第１の内部選択信号ｓｎを反転して第２の内部選択信号ｓｐを生成する。
また、第２の信号伝播回路２２は、後述する内部のインバータ回路部を介して前記インバータ回路２３から出力される第２の内部選択信号ｓｐを伝播し、第１の内部選択信号ｓｎを生成する。この第２の信号伝播回路２２から出力される第１の内部選択信号ｓｎは、インバータ回路２３に帰還入力される。
まず、第１の信号伝播回路２１について詳述する。
第１の信号伝播回路２１は、ＰＭＯＳトランジスタからなるトランジスタ３０〜３４とＮＭＯＳトランジスタからなるトランジスタ３５〜３９とから構成されている。尚、本実施形態において、これらのトランジスタ３０〜３９のうち、トランジスタ３０，３９はインバータ回路部（第１のインバータ回路部）として機能し、トランジスタ３１〜３８はそのインバータ回路部を駆動するためのスイッチング回路（第１のスイッチング回路）として機能する。
トランジスタ３０のソースは電源ＶＤＤに接続され、ドレインはトランジスタ３１，３３のソースに接続されている。一方、トランジスタ３９のソースはグランドＧＮＤに接続され、ドレインはトランジスタ３６，３８のソースに接続されている。また、トランジスタ３１，３２，３５，３６は直列に接続され、トランジスタ３３，３４，３７，３８は直列に接続されている。そして、トランジスタ３２，３５のドレイン及びトランジスタ３４，３７のドレインは互いに接続されているとともに、インバータ回路２３の入力端子に接続されている。
このように接続されたトランジスタ３０〜３９において、トランジスタ３０，３９のゲートには選択信号Ｓが入力される。また、トランジスタ３１，３８のゲートには第１のデータ入力信号ＩＮ１が入力され、トランジスタ３２，３７のゲートには第２のデータ入力信号ＩＮ２が入力される。また、トランジスタ３３，３６のゲートには第１のデータ入力信号ＩＮ１の反転信号ｉｎ１が入力され、トランジスタ３４，３５のゲートには第２のデータ入力信号ＩＮ２の反転信号ｉｎ２が入力される。
従って、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２がともにＬレベルの状態で一致する（ＩＮ１＝ＩＮ２＝０）とき、トランジスタ３１，３２，３５，３６からなる第１のトランジスタ群がオンされてトランジスタ３０，３９の互いのドレインが導通する。即ち、このとき第１の信号伝播回路２１は、インバータ回路部として機能するトランジスタ３０，３９を駆動することにより、選択信号Ｓを反転して第１の内部選択信号ｓｎを生成する。
また、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２がともにＨレベルの状態で一致する（ＩＮ１＝ＩＮ２＝１）とき、トランジスタ３３，３４，３７，３８からなる第２のトランジスタ群がオンされてトランジスタ３０，３９の互いのドレインが導通する。即ち、このとき第１の信号伝播回路２１は、前記と同様、トランジスタ３０，３９を駆動することにより選択信号Ｓを反転して第１の内部選択信号ｓｎを生成する。
一方、第１のデータ入力信号ＩＮ１がＬレベル、第２のデータ入力信号ＩＮ２がＨレベルであり、互いの状態が一致しない（ＩＮ１＝０≠ＩＮ２＝１）とき、トランジスタ３２，３３，３５，３８がオフされて第１の信号伝播回路２１の出力端子はハイインピーダンス状態となる。即ち、このとき第１の信号伝播回路２１は選択信号Ｓを伝播しない。
また、第１のデータ入力信号ＩＮ１がＨレベル、第２のデータ入力信号ＩＮ２がＬレベルであり、互いの状態が一致しない（ＩＮ１＝１≠ＩＮ２＝０）とき、トランジスタ３１，３４，３６，３７がオフされて第１の信号伝播回路２１の出力端子は同様にハイインピーダンス状態となる。即ち、このとき第１の信号伝播回路２１は選択信号Ｓを伝播しない。
次に、第２の信号伝播回路２２について詳述する。
第２の信号伝播回路２２は、ＰＭＯＳトランジスタからなるトランジスタ４０〜４４とＮＭＯＳトランジスタからなるトランジスタ４５〜４９とから構成されている。尚、本実施形態において、これらのトランジスタ４０〜４９のうち、トランジスタ４０，４９はインバータ回路部（第２のインバータ回路部）として機能し、トランジスタ４１〜４８はそのインバータ回路部を駆動するためのスイッチング回路（第２のスイッチング回路）として機能する。
トランジスタ４０のソースは電源ＶＤＤに接続され、ドレインはトランジスタ４１，４３のソースに接続されている。一方、トランジスタ４９のソースはグランドＧＮＤに接続され、ドレインはトランジスタ４６，４８のソースに接続されている。また、トランジスタ４１，４２，４５，４６は直列に接続され、トランジスタ４３，４４，４７，４８は直列に接続されている。そして、トランジスタ４２，４５のドレイン及びトランジスタ４４，４７のドレインは互いに接続されているとともに、インバータ回路２３の入力端子に接続されている。
このように接続されたトランジスタ４０〜４９において、トランジスタ４０，４９のゲートにはインバータ回路２３から出力される第２の内部選択信号ｓｐが入力される。また、トランジスタ４３，４６のゲートには第１のデータ入力信号ＩＮ１が入力され、トランジスタ４２，４７のゲートには第２のデータ入力信号ＩＮ２が入力される。また、トランジスタ４１，４８のゲートには第１のデータ入力信号ＩＮ１の反転信号ｉｎ１が入力され、トランジスタ４４，４５のゲートには第２のデータ入力信号ＩＮ２の反転信号ｉｎ２が入力される。
従って、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２がともにＬレベルの状態で一致する（ＩＮ１＝ＩＮ２＝０）とき、トランジスタ４１，４４，４６，４７がオフされて、第２の信号伝播回路２２の出力端子はハイインピーダンス状態となる。即ち、このとき第２の信号伝播回路２２は第２の内部選択信号ｓｐを伝播しない。
また、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２がともにＨレベルの状態で一致する（ＩＮ１＝ＩＮ２＝１）とき、トランジスタ４２，４３，４５，４８がオフされて第２の信号伝播回路２２の出力端子は同様にハイインピーダンス状態となる。即ち、このとき第２の信号伝播回路２２は第２の内部選択信号ｓｐを伝播しない。
一方、第１のデータ入力信号ＩＮ１がＬレベル、第２のデータ入力信号ＩＮ２がＨレベルであり、互いの状態が一致しない（ＩＮ１＝０≠ＩＮ２＝１）とき、トランジスタ４３，４４，４７，４８からなる第３のトランジスタ群がオンされてトランジスタ４０，４９の互いのドレインが導通する。即ち、このとき第２の信号伝播回路２２は、インバータ回路部として機能するトランジスタ４０，４９を駆動することにより、第２の内部選択信号ｓｐを反転して第１の内部選択信号ｓｎを生成する。
また、第１のデータ入力信号ＩＮ１がＨレベル、第２のデータ入力信号ＩＮ２がＬレベルであり、互いの状態が一致しない（ＩＮ１＝１≠ＩＮ２＝０）とき、トランジスタ４１，４２，４５，４６からなる第４のトランジスタ群がオンされてトランジスタ４０，４９の互いのドレインが導通する。即ち、このとき第２の信号伝播回路２２は、前記と同様、トランジスタ４０，４９を駆動することにより、第２の内部選択信号ｓｐを反転して第１の内部選択信号ｓｎを生成する。
従って、上記のように構成されたラッチ回路部１３は、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２のレベル（遷移の状態）が一致しているときには、第１の信号伝播回路２１を実質的にインバータ回路部として駆動し、第２の信号伝播回路２２を遮断する。これにより、ラッチ回路部１３は、第１の信号伝播回路２１及びインバータ回路２３を介して選択信号Ｓを伝播し、それによって生成した第１及び第２の内部選択信号ｓｎ，ｓｐを選択回路部１２に供給する。
一方、ラッチ回路部１３は、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２のレベルが一致していないときには、第１の信号伝播回路２１を遮断し、第２の信号伝播回路２２を実質的にインバータ回路部として駆動する。これにより、ラッチ回路部１３は、選択信号Ｓの伝播を遮断して、インバータ回路２３と第２の信号伝播回路２２とにより第１及び第２の内部選択信号ｓｎ，ｓｐを保持する。
図２は、本実施形態のセレクタ回路１１の動作例を示す波形図である。尚、ここでは、例えば第１のデータ入力信号ＩＮ１が第２のデータ入力信号ＩＮ２よりも高い周波数を持つ場合について説明する。
今、ラッチ回路部１３にはＬレベルの選択信号Ｓが入力され、選択回路部１２は第１のデータ入力信号ＩＮ１を選択して出力している。次いで、選択信号ＳがＬレベルからＨレベルに遷移する。このとき、第１のデータ入力信号ＩＮ１はＬレベル、第２のデータ入力信号ＩＮ２はＨレベルである（ＩＮ１≠ＩＮ２）ことから、ラッチ回路部１３は第１及び第２の内部選択信号ｓｎ，ｓｐを保持する。そして、ラッチ回路部１３は、次の第２のデータ入力信号ＩＮ２の立下がりエッジ（ＩＮ１＝ＩＮ２）に応答して、前記Ｈレベルの選択信号Ｓに対応する第１及び第２の内部選択信号ｓｎ，ｓｐを生成する。これにより、選択回路部１２は第２のデータ入力信号ＩＮ２を選択して出力する。
また、選択信号ＳがＨレベルからＬレベルに遷移する場合においても同様に、各信号ＩＮ１，ＩＮ２が一致する状態まで第１及び第２の内部選択信号ｓｎ，ｓｐが保持され、その後、第１のデータ入力信号ＩＮ１が選択される。
このように、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２が一致する状態で信号を切替えることによって、選択回路部１２から出力される出力信号ＯＵＴにハザードやパルス幅の短い波形が出現することが抑止される。
さらに、本実施形態のセレクタ回路１１において、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２が一致しているか否かの判定動作は、ラッチ回路部１３内における第１及び第２の信号伝播回路２１，２２にて並行して行われる。従って、セレクタ回路１１を多数の論理セルを組み合わせて実現する場合に比べて回路規模を小さくすることができ、また、各論理セルでのゲート遅延やそれらを結ぶ信号線での配線遅延等の影響を小さくすることができる。
次に、本発明における一実施の形態のセレクタ回路の特徴を以下に記載する。
（１）ラッチ回路部１３は、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２の状態が一致しないとき選択信号Ｓを遮断し、各信号ＩＮ１，ＩＮ２が互いに一致するまで選択回路部１２に供給する第１及び第２の内部選択信号ｓｎ，ｓｐを保持する。従って、ラッチ回路部１３は、前記各信号ＩＮ１，ＩＮ２が互いに一致するときにのみ選択信号Ｓを伝播して該選択信号Ｓに基づく前記選択回路部１２での切替え動作を可能とする。これにより、選択回路部１２から出力される出力信号ＯＵＴにハザードやパルス幅の不足した波形が出現することが防止される。その結果、セレクタ回路１１から出力される信号を受けて動作する後段の論理回路等での誤動作を防止することができる。
（２）ラッチ回路部１３は、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２が一致しているか否かを判定する機能を兼ね備えているため、それを行う論理回路をセレクタ回路１１内に別途設ける必要はない。従って、セレクタ回路１１の回路規模を小さくことができる。
（３）セレクタ回路１１を構成する回路数を削減することにより、選択回路部１２に供給される第１及び第２の内部選択信号ｓｎ，ｓｐに対して、ゲート遅延や配線遅延等の影響を小さくすることができる。従って、それらの遅延に起因して、選択回路部１２の出力信号ＯＵＴに本来意図しない不要なパルスが発生することを防止できるため、それにより後段の回路が誤動作することも防止される。
（４）ゲート遅延や配線遅延等の影響を小さくできるため、動作速度の向上を図ることができる。
（５）第１の信号伝播回路２１は、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２が一致している場合に選択信号Ｓを反転して伝播する複数のトランジスタ３０〜３９のみによって構成されているため、極めて簡易な構成で実現できる。
（６）第２の信号伝播回路２２は、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２が一致していない場合に第２の内部選択信号ｓｐを反転して伝播する複数のトランジスタ４０〜４９のみによって構成されているため、極めて簡易な構成で実現できる。
尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施の形態では、第１及び第２のデータ入力信号ＩＮ１，ＩＮ２のうち何れか一方を選択して出力する２入力のセレクタ回路１１に具体化して説明したが、３入力以上のセレクタ回路に具体化してもよい。
・上記実施の形態の第１の信号伝播回路２１は、インバータ回路として機能するトランジスタ３０，３９のドレイン（図１に示すノードｎ１，ｎ２）を互いに分離させて構成したが、これらのノードｎ１，ｎ２を接続して構成してもよい。すなわち、この場合、トランジスタ３０，３９からなるインバータ回路部の入力段もしくは出力段に第１のトランジスタ群（トランジスタ３１，３２，３５，３６）及び第２のトランジスタ群（トランジスタ３３，３４，３７，３８）からなるスイッチング回路を接続する。具体的には、例えば、トランジスタ３０，３９のドレイン（ノードｎ１，ｎ２）を互いに接続し、その接続端子をトランジスタ３１，３３のソースと接続する。そして、トランジスタ３６，３８のソースをインバータ回路２３の入力端子と接続する。このような構成においても、トランジスタ３０，３９からなるインバータ回路部を介して出力される内部選択制御信号ｓｎは、上記実施形態と同様、第１及び第２のトランジスタ群にそれぞれ入力される各信号ＩＮ１，ＩＮ２，ｉｎ１，ｉｎ２の状態に基づいて通過もしくは遮断される。
・上記実施の形態の第２の信号伝播回路２２は、インバータ回路として機能するトランジスタ４０，４９のドレイン（図１に示すノードｎ３，ｎ４）を互いに分離させて構成したが、これらのノードｎ３，ｎ４を接続して構成してもよい。すなわち、この場合、トランジスタ４０，４９からなるインバータ回路部の入力段もしくは出力段に第３のトランジスタ群（トランジスタ４１，４２，４５，４６）及び第４のトランジスタ群（トランジスタ４３，４４，４７，４８）からなるスイッチング回路を接続する。具体的には、例えば、トランジスタ４０，４９のドレイン（ノードｎ３，ｎ４）を互いに接続し、その接続端子をトランジスタ４１，４３のソースと接続する。そして、トランジスタ４６，４８のソースをインバータ回路２３の入力端子と接続する。このような場合においても、トランジスタ４０，４９からなるインバータ回路部を介して出力される内部選択制御信号ｓｎは、上記実施形態と同様、第３及び第４のトランジスタ群にそれぞれ入力される各信号ＩＮ１，ＩＮ２，ｉｎ１，ｉｎ２の状態に基づいて通過もしくは遮断される。
・上記実施の形態において、第２の信号伝播回路２２としては、トランジスタ４１〜４８を省略することにより、トランジスタ４０，４９のみで構成されるインバータ回路としてもよい。この場合、トランジスタ４０，４９は駆動能力の小さいもので構成することが望ましい。
・選択回路部１２は、図１に示す構成に限らず、他の構成であってもよい。すなわち、上記実施の形態では、選択回路部１２をトランスファーゲート１７，１８を用いて構成したが、図４及び図５に示すような複合ゲートを用いて構成してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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