(57)【要約】半導体素子の電極端子形成面の周縁領域にワイヤボンディング用の接続パッドが配置され、上記電極端子形成面の、上記周縁領域に囲まれた内側領域に半導体素子試験用の試験パッドが配置され、複数の再配線パターンが上記電極端子形成面の上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは個々の電極端子と、これに対応する接続パッドおよび試験パッドとを接続していることを特徴とする半導体装置。
2004102653.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の電極端子形成面の周縁領域にワイヤボンディング用の接続パッドが配置され、
上記電極端子形成面の、上記周縁領域に囲まれた内側領域に半導体素子試験用の試験パッドが配置され、
複数の再配線パターンが上記電極端子形成面の上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは個々の電極端子と、これに対応する接続パッドおよび試験パッドとを接続していることを特徴とする半導体装置。
【請求項２】
請求項１において、上記試験パッドが上記内側領域にアレイ状に配列されていることを特徴とする半導体装置。
【請求項３】
請求項１または２において、上記電極端子形成面を被覆する保護絶縁層の開口から上記電極端子が露出し、上記再配線パターンは該保護絶縁層上に延在し且つ該開口を介して該電極端子に接続し、該再配線パターンおよび該保護絶縁層を更に絶縁層が被覆し、該再配線パターンに接続している上記接続パッドおよび上記試験パッドは該絶縁層の開口から露出していることを特徴とする半導体装置。
【請求項４】
請求項１から３までのいずれか１項記載の半導体装置を要素半導体装置として１個もしくは複数個積み重ねまたは該要素半導体装置と半導体素子とをそれぞれ１個以上積み重ね、配線基板上に搭載して成る半導体装置であって、
上記要素半導体装置の接続パッドと上記配線基板の接続電極とがワイヤボンディングにより接続され、
上記要素半導体装置および／または上記半導体素子が上記配線基板上で樹脂封止されていることを特徴とする半導体装置。
【請求項５】
半導体素子を搭載するインターポーザーの一面の周縁領域に配線基板と接続されるワイヤボンディング用の接続パッドが配置され、
上記一面または他面の、上記周縁領域より内側にある内側領域に半導体素子試験用の試験パッドが配置され、
複数の再配線パターンが上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは互いに対応する接続パッドと試験パッドとを接続していることを特徴とするインターポーザー。
【請求項６】
請求項５において、上記試験パッドが上記内側領域にアレイ状に配列されていることを特徴とするインターポーザー。
【請求項７】
請求項５または６記載のインターポーザーの、上記試験パッドを配置した面とは反対側の面に上記半導体素子を１個もしくは複数個積み重ねた半導体モジュールを配線基板上に搭載して成る半導体装置であって、
上記インターポーザーの接続パッドと上記配線基板の接続電極とがワイヤボンディングにより接続され、
上記半導体モジュールが上記配線基板上で樹脂封止されていることを特徴とする半導体装置。
【請求項８】
請求項７において、試験パッドが形成された面側は露出し、インターポーザーの半導体素子搭載面側は樹脂封止されている半導体モジュールが配線基板に搭載されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、組み込む半導体素子の特性を試験するための試験用パッドを備えた半導体装置およびインターポーザーに関する。
【背景技術】  半導体装置には、例えば特開２００２−１５１６４４号公報に開示されているように、１つの半導体装置内に複数の半導体素子あるいは複数の半導体装置を組み込んだ製品すなわちスタック半導体装置がある。
図１０に示すスタック半導体装置１は、マルチチップパッケージあるいはダイスタックと呼ばれる構造である。基板１２上に半導体素子１０を積み重ね、各々の半導体素子１０と基板１２に設けた接続電極１３とをワイヤボンディングにより接続し、封止樹脂１４によって基板１２の片面側（半導体素子搭載面側）を樹脂封止し、基板１２の実装面にはんだボール１６を接合してある。
図１１に示すスタック半導体装置２は、パッケージスタックと呼ばれる構造である。基板１２にフリップチップにより半導体素子１０を搭載した半導体装置１１を複数個積み重ねてあり、各半導体装置１１は基板１２間のはんだボール１８を介して電気的に接続されている。
図１０に示したマルチチップパッケージあるいはダイスタック構造を有するスタック半導体装置１は、複数の半導体素子１０を１つのスタック半導体装置１の中にコンパクトに収納できるという利点がある。
しかし、製品試験は、基板１２に複数の半導体素子１０を搭載した後にはんだボール１６を試験用パッドとして用いて行なうので、一部の半導体素子１０が不良であった場合でも製品１が全体として不良と判定され、良品の半導体素子１０も廃棄されてしまうという問題がある。
この問題は、半導体素子１０の積層数が多くなるほど顕著になる。すなわち、半導体素子１０の積層数が増えると不良品の半導体素子１０が製品１に含まれる確率が高まるので、製品１の不良発生率が高まり、無駄に廃棄される良品の半導体素子１０が増大する。
上記問題を解消するには、予め個々の半導体素子１０を試験して良否判定した後に基板１２に搭載すればよい。しかし、従来の半導体素子１０を直接試験することは以下の理由で困難であった。
すなわち、半導体素子１０を試験するには電極端子（アルミニウムパッド）を試験装置に接続する必要があるが、電極端子は配置間隔が５０〜１００μｍと狭いため、電極端子と接続するための特殊なソケットを備えた専用の試験装置を用いる必要があり、それにより製造コストが上昇せざるを得ない。
これに対して、図１１に示すスタック半導体装置２の場合は、半導体素子１０を基板１２に搭載した半導体装置１１を個々に予め試験して良否判定した後に、良品の半導体装置１１のみを複数個積み重ねて製品２とする方法が可能である。
しかし、この方法では、（１）基板１２の個数が増えて製造コストが増大し、（２）基板１２同士の接合は半導体素子１０の搭載領域より外側の基板周縁部で行なうので半導体装置１１の平面寸法、そして結局はスタック半導体装置２の平面寸法を小型化できず、（３）半導体素子１０と共に基板１２も複数個を積層するのでスタック半導体装置２全体として厚さが増大するという問題がある。
【発明の開示】
本発明の目的は、特殊な試験装置を必要とせずに、組み込む半導体素子の特性試験を容易に行うことを可能とし、良品の半導体素子のみを搭載することによって製品歩留りを向上させることができ、既存設備による製造を可能として製造コストを最小限に抑えることができる半導体装置を提供することである。
本発明のもう１つの目的は、特殊な試験装置を必要とせずに、組み込む半導体素子の特性試験を容易に行うことを可能とし、良品の半導体素子のみを搭載することによって製品歩留りを向上させることができ、既存設備による半導体装置の製造を可能として製造コストを最小限に抑えることができるインターポーザーを提供することである。
上記の目的を達成するために、第１発明によれば、半導体素子の電極端子形成面の周縁領域にワイヤボンディング用の接続パッドが配置され、
上記電極端子形成面の、上記周縁領域に囲まれた内側領域に半導体素子試験用の試験パッドが配置され、
複数の再配線パターンが上記電極端子形成面の上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは個々の電極端子と、これに対応する接続パッドおよび試験パッドとを接続していることを特徴とする半導体装置が提供される。
典型的には、上記試験パッドが上記内側領域にアレイ状に配列されている。
典型的には、上記電極端子形成面を被覆する保護絶縁層の開口から上記電極端子が露出し、上記再配線パターンは該保護絶縁層上に延在し且つ該開口を介して該電極端子に接続し、該再配線パターンおよび該保護絶縁層を更に絶縁層が被覆し、該再配線パターンに接続している上記接続パッドおよび上記試験パッドは該絶縁層の開口から露出している。
第１発明においては更に、上記の半導体装置を要素半導体装置として１個もしくは複数個積み重ねまたは該要素半導体装置と半導体素子とをそれぞれ１個以上積み重ね、配線基板上に搭載して成る半導体装置であって、
上記要素半導体装置の接続パッドと上記配線基板の接続電極とがワイヤボンディングにより接続され、
上記要素半導体装置および／または上記半導体素子が上記配線基板上で樹脂封止されていることを特徴とする半導体装置も提供される。
同じく上記の目的を達成するために、第２発明によれば、半導体素子を搭載するインターポーザーの一面の周縁領域に配線基板と接続されるワイヤボンディング用の接続パッドが配置され、
上記一面または他面の、上記周縁領域より内側にある内側領域に半導体素子試験用の試験パッドが配置され、
複数の再配線パターンが上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは互いに対応する接続パッドと試験パッドとを接続していることを特徴とするインターポーザーが提供される。
典型的には、上記試験パッドが上記内側領域にアレイ状に配列されている。
第２発明においては更に、上記インターポーザーの、上記試験パッドを配置した面とは反対側の面に上記半導体素子を１個もしくは複数個積み重ねた半導体モジュールを配線基板上に搭載して成る半導体装置であって、
上記インターポーザーの接続パッドと上記配線基板の接続電極とがワイヤボンディングにより接続され、
上記半導体モジュールが上記配線基板上で樹脂封止されていることを特徴とする半導体装置も提供される。
この半導体装置において、試験パッドが形成された面側は露出し、インターポーザーの半導体素子搭載面側は樹脂封止されている半導体モジュールが配線基板に搭載されていてよい。
【図面の簡単な説明】  図１は、第１発明による半導体装置の電極端子形成面の平面図である。
図２は、第１発明による半導体装置の接続パッド、試験パッド、電極端子の位置関係を示す断面図である。
図３Ａ〜３Ｈは、第１発明による半導体装置の製造工程を示す断面図である。
図４は、第１発明による半導体装置の構成例を示す断面図である。
図５は、第１発明による半導体装置の他の構成例を示す断面図である。
図６は、第１発明による半導体装置の更に他の構成例を示す断面図である。
図７は、第２発明によるインターポーザーを用いた半導体装置の構成例を示す断面図である。
図８は、第２発明によるインターポーザーを用いた半導体装置の他の構成例を示す断面図である。
図９は、第２発明によるインターポーザーを用いた半導体装置の更に他の構成例を示す断面図である。
図１０は、従来の半導体装置の構成例を示す断面図である。
図１１は、従来の半導体装置の他の構成例を示す断面図である。
【発明を実施するための最良の形態】  以下に、添付図面を参照して、本発明の望ましい実施の形態を説明する。
実施形態１
図１は、第１発明による半導体装置の実施形態を示す平面図であり、特徴とする電極端子形成面の構成例を示す。図示した半導体装置２０は、半導体ウェハの電極端子形成面に一括して配線パターンを形成した後、半導体ウェハを個々の半導体素子毎にダイシングして得られたものである。
半導体装置２０は、半導体素子１０の電極端子形成面の周縁領域に一列に接続パッド２２が設けられ、この周縁領域に囲まれた内側領域に試験パッド２４が複数列のアレイ状に配列されている。
半導体装置２０を実装基板等に搭載する際に、半導体装置２０の接続パッド２２と実装基板の接続端子とがワイヤボンディングによって接続される。接続パッド２２が半導体装置２０の周縁領域（＝半導体素子１０の周縁領域）に一列に設けられていることにより、上記のワイヤボンディングを容易に行なえる。個々の接続パッド２２は後に説明するように再配線パターンを介してそれぞれ半導体素子１０の個々の電極端子と接続している。
試験パッド２４は、半導体素子１０の特性試験を行う際に試験装置との接続に用いられる。個々の試験パッド２４は後に説明するように上記と同じ再配線パターンを介してそれぞれ半導体素子１０の個々の電極端子と接続している。
半導体素子１０を、そして半導体装置２０をできるだけ小型化するために、接続パッド２２はワイヤボンディングの可能な最小限の平面寸法とし高密度で一列に配列される。一方、接続パッド２２が配列された周縁領域より内側には大きな面積の領域が未使用で残される。本発明では、この大きな面積を持つ内側領域を有効に利用して、試験パッド２４を大きな平面寸法かつ広い間隔で配設できる。ここで、接続パッド２２はワイヤボンディングの容易性確保のため一列配置または二列配置が現実として必須である。これに対して、ワイヤボンディングとは無関係な試験パッド２４は、複数列のアレイ状に配列できるので内側領域の大きな面積を全て利用できる。このことも、試験パッド２４の平面寸法および間隔を大きくする上で極めて有利である。
このように、試験パッド２４を大きな平面寸法で広い間隔を空けて配設したことにより、特殊なプローブを持つソケット等を備えた専用の試験装置を必要とせずに、半導体素子１０の特性試験を行うことができる。
図２は、図１に示した半導体装置２０の断面図であり、接続パッド２２、試験用パッド２４、電極端子２６の配置関係を示す。電極端子２６は半導体素子１０の電極端子形成面１０Ｓにアルミニウムパッドとして形成されている。半導体素子１０の電極端子形成面１０Ｓは電極端子２６を除く全面が保護絶縁層２８で被覆されており、保護絶縁層２８の表面には再配線パターン３０が形成され、更にその上を絶縁層３２が被覆している。接続パッド２２および試験用パッド２４は、再配線パターン３０上の所定箇所に直接形成されており、絶縁層３２の貫通口を通して露出している。
すなわち、再配線パターン３０は、電極端子２６から保護絶縁層２８上を半導体素子１０の周縁領域と内部領域へそれぞれ延びており、周縁領域では一端３０ａが接続パッド２２に接続し、内部領域では他端３０ｂが試験用パッド２４に接続している。
電極端子２６から再配線パターン３０の一端３０ａを周縁領域まで引き出して接続パッド２２に接続したことにより、接続パッド２２にワイヤボンディングし易くすると同時に、試験パッド２４を配置する内側領域を広く確保している。
本実施形態では、試験パッド２４をアレイ状に配置してあるので、各接続パッド２２と試験パッドとを接続する再配線パターン３０同士は互いに干渉し合わないように配置する必要がある。もちろん、試験パッド２４の配置は本実施形態で示したアレイ状に限定する必要はなく、任意に配置できる。
なお、本実施形態では電極端子２６の位置を電極端子形成面１０Ｓの周縁寄りの領域に一列配置されているとして示したが、本発明の半導体装置における電極端子の配置はこれに限定する必要はない。例えば、電極端子が電極端子形成面の中央寄りの領域に複数列配置されているような場合でも、再配線パターン３０を適切に設計することにより、電極端子形成面の周縁領域に接続パッド２２を、内側領域に試験パッド２４をそれぞれ配置する本発明の構成を適用できる。
図３Ａ〜３Ｈは、本発明による半導体装置の製造工程の一例を示す断面図である。
図３Ａは、半導体ウェハ１０ａの一部を示す断面図であり、電極端子形成面１０Ｓは、アルミニウムパッドから成る電極端子２６以外の部分が保護絶縁層２８で被覆されている。保護絶縁層２８は、半導体ウェハ１０ａの電極端子形成面１０Ｓを被覆するパッシベーション膜をそのまま利用してもよいし、保護作用および絶縁作用を強化するためにパッシベーション膜上に更にポリイミド等の樹脂膜を被覆してもよい。
次いで、図３Ｂに示すように、電極端子２６に接続する再配線パターン３０（図２）をめっきにより形成するための前処理として、スパッタリング等によりウェハ１０ａの上面全体（保護絶縁層２８の上面、電極端子２６を露出させている開口２６ａの壁面、電極端子２６の上面）にめっき給電層２７を形成する。めっき給電層２７は、例えばクロム層、銅層などで構成される。
図３Ｃに示すように、フォトリソグラフィーおよび樹脂硬化処理を行ない、めっき給電層２７上の再配線パターン３０形成予定部位以外の部位にめっきマスクとしてフォトレジストパターン２９を形成する。
図３Ｄに示すように、めっき給電層２７を用いて電解銅めっきを行い、マスク２９に覆われていない部位のめっき給電層２７上に電解銅めっき層３１を形成する。得られた電解銅めっき層３１は、開口２６ａ内に露出している電極端子２６の表面から、開口２６ａの壁面を経て、保護絶縁層２８上まで連続した導電層を形成している。
図３Ｅに示すように、めっきマスクとして用いたフォトレジストパターン２９を除去して、その下にあるめっき給電層２７を露出させた後、給電層を構成している金属をエッチングするエッチング液を用いて軽くエッチングを行なうことにより、上記露出しためっき給電層２７のみを選択的に除去する。これにより、所定部位にのみ再配線パターン３０が形成される。
めっき給電層２７は、少なくともめっき開始時点でめっき電流を供給できる一時的な導電層であればよいから、上記のようにスパッタ等により極く薄く形成してあるので、軽エッチングによって簡単に除去される。これに対して、電解銅めっき層３１は恒久的な再配線パターン３０を形成するために、上記軽エッチングによる除去代を加味して十分な厚さに形成してあるので、薄いめっき給電層２７のみを選択的に除去することができる。
これにより、電極端子２６に接続して保護絶縁層２８上に延在する再配線パターン３０が得られる。
図３Ｆに示すように、半導体ウェハ１０ａの再配線パターン３０が形成された面全体に感光性ポリイミド等の感光性樹脂フィルム３２’を被着して覆う。
図３Ｇに示すように、感光性樹脂フィルムの被着層３２’を露光および現像することにより、接続パッド形成予定部位に開口２２ａを、試験パッド形成予定部位に開口２４ａをそれぞれ開口する。
図３Ｈに示すように、再配線パターン３０をめっき給電層として電解ニッケルめっきおよび電解金めっきを行なうことにより、開口２２ａ内および開口２４ａ内にそれぞれ接続パッド２２および試験パッド２４を形成する。
これにより、電極端子形成面１０Ｓの周縁領域から内側領域まで延在している複数の再配線パターン３０の各々により、個々の電極端子２６と、これに対応する接続パッド２２および試験パッド２４とが接続された本発明の構造が得られる。
以上の製造工程は、半導体ウェハの再配線パターン形成に用いられている従来方法により、特殊な試験装置等の専用の設備を必要とすることなく、既存の製造設備にて容易に行なうことができる。
図１に示した半導体装置２０は、上記の製造工程により接続パッド２２と試験パッドとを半導体ウェハ１０ａの有効表面に一括して形成した後に、個々の半導体素子１０毎にダイシングして得られる。これにより得られた半導体装置２０は、いわゆるチップサイズパッケージである。
半導体装置２０は試験パッド２４を備えているから、予め特性試験を済ませてから、良品のみを製品に搭載することができる。試験パッド２４を用いて高周波特性等の所要の検査を行なうことができる。
また、半導体装置２０はワイヤボンディング用の接続パッド２２を備えているから、従来の半導体装置と全く同様のワイヤボンディングにより配線基板に搭載することができる。
例えば、図４に示す半導体装置２５Ｘは、図１の半導体装置（チップサイズパッケージ）２０を配線基板４０に搭載した例である。従来のチップサイズパッケージと全く同様にして、配線基板４０の搭載面に接合した後、半導体装置２０の接続パッド２２を配線基板４０の接続電極４２にワイヤボンディングにより接続し、次いで封止樹脂３６によって封止する。図中、３４がボンディングワイヤ、４４がはんだボール等の外部接続端子である。
図５に示す半導体装置２５Ｙは、配線基板４０に従来の半導体素子２０ａ、２０ｂと上記本発明の半導体装置２０とを積み重ねて搭載した例である。この例では、最下段（配線基板４０に近い側）と最上段に従来の半導体素子２０ａと２０ｂを配置し、これら両者に挟まれた中段に本発明の半導体装置２０を配置した。本発明の半導体装置２０はチップサイズに形成されているから、従来の半導体素子２０ａ、２０ｂとまったっく同用にして配線基板４０上に積み重ねて搭載することができる。また、半導体素子２０ａ、２０ｂおよび半導体装置２０と、配線基板４０の接続電極４２とのワイヤボンディングによる接続も従来の半導体装置と全く同様の方法により既存設備で行なうことができる。
図４、図５に示すように、本発明の半導体装置２０は、予め特性試験して良否判定した後に、良品のみを搭載することができるから、半導体装置の完成品２５Ｘ、２５Ｙを製造した段階での歩留りを大幅に向上できる。
図５に示した実施形態では、積み重ねて搭載する半導体素子のうちで中段の半導体素子のみ試験可能な本発明の半導体装置２０として形成した。搭載する全ての半導体素子を本発明により試験パッド２４を備えた半導体装置２０とすることもできるが、予め特性試験しておく必要のある半導体素子のみに試験パッドを設けて本発明の半導体装置２０とすることも、製造コストの面から有効である。
また、試験パッド２４を持つ本発明の半導体装置２０は、試験パッド２４を持たない通常の半導体素子と同様にチップサイズにできるので、これを積み重ねて搭載した製品も従来と同様にコンパクトにできる。
本発明の半導体装置２０は種々の形態で用いることができる。例えば図６に示す半導体装置２５Ｚは、予め半導体素子２０ｅをフリップチップ接続により搭載した配線基板４０に、本発明の半導体装置２０を含む半導体モジュール２５Ｍを搭載した例である。
半導体モジュール２５Ｍは、試験パッド２４を備えた本発明の半導体装置２０の裏面（電極端子形成面の反対側の面）に、試験パッドを設けていない通常の半導体素子２０ｃ、２０ｄを積み重ねて搭載し、半導体素子２０ｃ、２０ｄと半導体装置２０の裏面側に設けた電極２１とをワイヤボンディングによって接続した後、封止樹脂３８により封止して形成してある。
配線基板４０への半導体モジュール２５Ｍの搭載は、配線基板４０上に接合された半導体素子２０ｅの上面に、半導体モジュール２５Ｍの封止樹脂側の面を接合することにより行なう。搭載した半導体モジュール２５Ｍの半導体装置２０の接続パッド２２と配線基板４０の接続電極４２とをワイヤボンディングによって接続し、封止樹脂３６で封止して、半導体装置２５Ｚが完成する。
以上のように、本発明の半導体装置２０は単体として用いるばかりでなく、複数個の半導体装置２０を組み合わせたり、通常の半導体素子と組み合わせたりして用いることができる。本発明の半導体装置２０はチップサイズに形成されているので、通常の半導体素子と組み合わせて用いることは容易である。
本発明の半導体装置は特性を予め試験して良品のみを製品に組み込むことができるので、製品の歩留りが向上し、その結果として製造コストが低減する。半導体素子の電極端子形成面への試験パッドおよび接続パッドの形成は、従来の半導体ウェハの再配線パターン形成工程により低コストで容易に行なえるので、歩留り向上による大幅なコスト向上により全体の製造コストを低減できる。特に、高機能化された半導体素子を搭載する場合には、予め所要特性を試験して搭載できることにより、無駄を省いて製造コストを効果的に低減できる。
実施形態２
図７は、第２発明によるインターポーザーを用いた半導体装置５５Ｘを示す断面図である。
半導体装置５５Ｘは、予め通常（試験パッドなし）の半導体素子２０ｅをワイヤボンディング接続により搭載した通常の配線基板４１に、本発明のインターポーザー５０を含む半導体モジュール５５Ｍを搭載したものである。
本発明のインターポーザー５０は、ワイヤボンディング用の接続パッド５２と半導体素子特性試験用の試験パッド５４とを同一の面上に備えている。試験パッド５４は個々に対応する接続パッド５２と再配線パターン（図示せず）により接続されている。インターポーザー５０は例えば通常のプリント配線基板である。接続パッド５２および試験パッド５４は表面に金めっきを施すことが望ましい。
半導体モジュール５５Ｍは、インターポーザー５０の裏面（接続パッド５２、試験パッド５４の配設面とは反対側の面）に通常の半導体素子５０ｃ、５０ｄを積み重ねて搭載し、半導体素子５０ｃ、５０ｄとインターポーザー５０の裏面側に設けた電極５１とワイヤボンディングによって接続した後、封止樹脂５６により封止して形成してある。インターポーザー５０の電極５１は個々に対応する接続パッド５２と接続されており、接続パッド５２を介して試験パッド５４に接続している。これにより、インターポーザー５０の試験パッド５４を介して、半導体素子５０ｃ、５０ｄの特性試験を容易に行なうことができる。
配線基板４１への半導体モジュール５５Ｍの搭載は、配線基板４１上に接合された半導体素子２０ｅの上面に、半導体モジュール５５Ｍの封止樹脂側の面を接合することにより行なう。搭載した半導体モジュール５５Ｍの本発明のインターポーザー５０の接続パッド５２と配線基板４１の接続電極４２とをワイヤボンディングによって接続し、封止樹脂３６で封止して、半導体装置５５Ｘが完成する。
半導体装置５５Ｘを構成する半導体素子５０ｃ、５０ｄ、２０ｅのうちで、半導体素子５０ｃ、５０ｄについては半導体モジュール５５Ｍの状態で既に特性試験により良否判定済みで、良品のみを搭載している半導体モジュール５５Ｍを用いることができるので、不良品が混入している可能性があるのは、半導体素子２０ｅのみである。したがって、従来の同タイプの半導体装置に比べて歩留りが向上する。
また、半導体素子間はワイヤボンディングにより接続されており、はんだボールを用いて接続した場合のようにパッケージが著しく大きくなることはない。
なお、半導体モジュール内に通常の半導体素子として５０ｃ、５０ｄの２つを組み込んだが、もちろん組み込む半導体素子の個数はこれに限定する必要はなく、１つでもよいし、３つ以上でも可能である。
図８に示す半導体装置５５Ｙは、図７の半導体装置５５Ｘと基本的な部品構成は同一であるが、半導体素子５０ｃおよび２０ｅをそれぞれ本発明のインターポーザー５０および配線基板４１にフリップチップ接続されている点が異なる。このフリップチップ接続法としては公知の手法を用いることができる。例えば、半導体素子５０ｃ、２０ｅに予め形成したスタッドバンプ５８を、配線基板４１上に予め形成されたはんだ（図示せず）によって接合することによりフリップチップ接続する手法を用いることができる。半導体素子５０ｃ、２０ｅにフリップチップ接続を適用したことにより、図７の例に比べて更に小型化できる。
上記図７、図８の例では本発明のインターポーザー５０の同一面上に接続パッド５２と試験パッド５４を設けたが、本発明における接続パッドと試験パッドの配置面は同一面に限定する必要はない。
例えば、図９に示す半導体装置５５Ｚにおいては、本発明のインターポーザー６０は一方の面（図中の上面）に接続パッド５２と半導体素子接続用の端子（図示せず）が、他方の面（図中の下面）に試験パッド５４が、それぞれ配設されている。試験パッド５４は個々に対応する接続パッド５２と再配線パターン（図示せず）により接続されている。半導体素子５０ｃはインターポーザー６０の上記一方の面（上面）上の半導体素子接続用端子とフリップチップ接続される。その結果、インターポーザー６０と半導体素子５０ｃとから成る半導体モジュールが得られる。インターポーザー６０の試験パッド５４を介し半導体素子５０ｃを特性試験して良否判定し、良品の半導体素子５０ｃが組み込まれている半導体モジュールのみを次工程に用いる。
次いで、図７で説明した例と同様に、予め通常（試験パッドなし）の半導体素子２０ｅをフリップチップ接続により搭載した通常の配線基板４１に、上記良品の半導体モジュール（６０＋５０ｃ）を搭載する。その後、本発明のインターポーザー６０と配線基板４１とをボンディングワイヤ３４で接続した後、封止樹脂３６によって封止し、半導体装置５５Ｚが完成する。
この例では、樹脂封止は一回で済むので、樹脂封止を２回行なう図７の場合に比べてその分のコスト低減ができるし、同時に、封止樹脂のための余分な厚みを付加する必要が無いので半導体装置５５Ｚ全体を薄くできる。
【産業上の利用可能性】  本発明の半導体装置およびインターポーザーは、半導体素子の特性試験のための試験パッドを備えているので、予め試験により良否判定を行ない、良品のみを搭載できるので、不良品半導体素子の搭載による製品不良の発生を防止でき、それにより製品の歩留りを向上できる。
また、本発明の半導体装置はチップサイズに形成されているので、通常の半導体素子と同様に搭載してコンパクトな半導体装置を得ることができる。
更に、本発明の半導体装置は、複数個積み重ねたり、あるいは通常の半導体素子と積み重ねたりして搭載することが容易に行なえるので、多種多様な形態の半導体装置を提供できる。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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