(57)【要約】遅延回路は、入力信号を入力するための入力信号線（ＩＮ）と、電荷を充電及び放電するための容量（１０６）と、入力信号線に接続され、入力信号に応じて、容量に電荷を充電するための第１のスイッチ（１０１）と、入力信号線に接続され、入力信号に応じて、容量から電荷を放電するための第２のスイッチ（１０２）と、容量の電圧と参照電圧とを比較し、入力信号の遅延信号を出力する比較回路（１０７）とを有する。
2004102805.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を入力するための入力信号線と、
電荷を充電及び放電するための容量と、
前記入力信号線に接続され、前記入力信号に応じて、前記容量に電荷を充電するための第１のスイッチと、
前記入力信号線に接続され、前記入力信号に応じて、前記容量から電荷を放電するための第２のスイッチと、
前記容量の電圧と参照電圧とを比較し、前記入力信号の遅延信号を出力する比較回路とを有する遅延回路。
【請求項２】
前記第１及び第２のスイッチは、入力信号に応じて逆の動作を行う請求項１記載の遅延回路。
【請求項３】
さらに、前記第２のスイッチに応じて、前記容量から定電流で電荷を放電するための定電流源を有する請求項１記載の遅延回路。
【請求項４】
前記第１のスイッチは、前記容量に電源電圧を供給して充電する請求項１記載の遅延回路。
【請求項５】
前記比較回路は、前記容量の電圧と参照電圧とを比較するための比較器と、該比較器の出力を論理反転するためのインバータとを有する請求項１記載の遅延回路。
【請求項６】
前記容量は可変容量であり、前記容量値に応じて前記遅延信号の遅延時間が調整可能である請求項５記載の遅延回路。
【請求項７】
前記可変容量は、第３のスイッチ及び容量の複数の組みを有する請求項６記載の遅延回路。
【請求項８】
前記容量は、ｎチャネルトランジスタ及び／又はｐチャネルトランジスタで構成される請求項７記載の遅延回路。
【請求項９】
前記第３のスイッチは、ｎチャネルトランジスタ及び／又はｐチャネルトランジスタで構成される請求項８記載の遅延回路。
【請求項１０】
前記第１のスイッチはｐチャネルトランジスタであり、前記第２のスイッチはｎチャネルトランジスタである請求項１記載の遅延回路。
【請求項１１】
前記比較回路は、カレントミラー回路により構成される請求項１記載の遅延回路。
【請求項１２】
前記比較回路は、前記入力信号が立ち上がった後に比較を行う請求項１記載の遅延回路。
【請求項１３】
さらに、前記入力信号及び前記遅延信号がローレベルのときにはハイレベルを前記比較器の出力信号線に供給するハイレベル回路を有する請求項１２記載の遅延回路。
【請求項１４】
前記定電流源は、ｎチャネルトランジスタのゲートに一定電圧を印加した回路である請求項３記載の遅延回路。
【請求項１５】
前記定電流源は、抵抗で構成される請求項３記載の遅延回路。
【請求項１６】
前記可変容量は、テストコードの入力に応じて容量値を変更可能である請求項６記載の遅延回路。
【請求項１７】
前記可変容量は、メモリに記憶された情報に応じて容量値を変更可能である請求項６記載の遅延回路。
【請求項１８】
前記可変容量は、動作モードに応じて容量値を変更可能である請求項６記載の遅延回路。
【請求項１９】
前記動作モードは、半導体記憶装置のリフレッシュ、リード又はライトの動作モードである請求項１８記載の遅延回路。
【請求項２０】
さらに、前記容量及び前記定電流源の間に接続される抵抗を有する請求項３記載の遅延回路。
【発明の詳細な説明】
【技術分野】  本発明は、遅延回路に関し、特に容量を有する遅延回路に関する。
【背景技術】  図９は、従来技術による遅延回路の構成を示す。入力信号線ＩＮは、ｐチャネルＭＯＳトランジスタ９０１及びｎチャネルＭＯＳトランジスタ９０２のゲートに接続される。トランジスタ９０１のソースは電源電位に接続され、トランジスタ９０２のソースはグランド電位に接続される。トランジスタ９０１及び９０２のドレイン間には、抵抗９０３が接続される。これらが、第１段目のインバータを構成する。
第１段目のインバータは、トランジスタ９０１のドレインが出力であり、第２段目のインバータの入力信号線に接続される。第２段目のインバータは、トランジスタ９０２のドレインが出力であり、第３段目のインバータの入力信号線に接続される。第３段目のインバータは、トランジスタ９０１のドレインが出力であり、インバータ９０５の入力信号線に接続される。第１〜第３段目のインバータの出力信号線には、容量９０４が接続される。インバータ９０５の出力信号線ＯＵＴには、入力信号線ＩＮに入力される入力信号の遅延信号が出力される。
抵抗９０３及び容量９０４により、出力信号線ＯＵＴから出力される遅延信号の遅延時間を調整することができる。第１及び第３段目のインバータの抵抗９０３は、入力信号線ＩＮに入力される入力信号の立ち上がり時の遅延時間を調整するための抵抗である。第２段目のインバータの抵抗９０３は、入力信号線ＩＮに入力される入力信号の立ち下がり時の遅延時間を調整するための抵抗である。
遅延回路の遅延時間は、電源電圧依存性を有する。電源電圧が高くなると、遅延時間が短くなる。すなわち、電源電圧が高くなると、トランジスタ９０１及び９０２のソース−ドレイン間を流れる電流が大きくなり、トランジスタ９０１及び９０２のスイッチング速度が速くなる。その結果、遅延時間が短くなる。
近年は、低電源電圧化の傾向がある。電源電圧が低くなると、遅延時間が長くなる。また、低電圧領域では、トランジスタ９０１及び９０２のスレッショルド電圧の影響でさらに遅延時間が長くなる傾向がある。
ＤＲＡＭ又は擬似ＳＲＡＭ等のＲＡＭでは、メモリセルのリストア時間は常に一定時間以上必要である。このリストア時間を、高い電源電圧を使用する遅延回路で設定した場合、遅延時間の電源電圧依存性が大きすぎると、低い電源電圧を使用した場合に必要以上に長い遅延時間が生じてしまうことになる。この必要以上に長い遅延時間のために、低い電源電圧で決まってしまうＲＡＭのアクセス時間が必要以上に長くなってしまう。ＲＡＭの特性は、遅延回路の遅延時間により決められてしまうことになる。
【発明の開示】
本発明の目的は、電源電圧依存性を軽減した遅延回路を提供することである。
本発明の一観点によれば、入力信号を入力するための入力信号線と、電荷を充電及び放電するための容量と、入力信号線に接続され、入力信号に応じて、容量に電荷を充電するための第１のスイッチと、入力信号線に接続され、入力信号に応じて、容量から電荷を放電するための第２のスイッチと、容量の電圧と参照電圧とを比較し、入力信号の遅延信号を出力する比較回路とを有する遅延回路が提供される。
入力信号に応じて、第１のスイッチにより容量に電荷が充電され、第２のスイッチにより容量から電荷が放電される。例えば電源電圧が容量に充電されると、電源電圧が高いほど、容量から電荷を放電するのに要する時間が長くなる。この放電時間が遅延時間に相当するので、電源電圧が高くなるほど、遅延時間が長くなる特性を有する。これとは逆に、比較回路は、電源電圧が高くなるほど、遅延時間が短くなる特性を有する。これにより、両者の遅延特性が打ち消し合うので、遅延時間の電源電圧依存性を軽減することができる。
【図面の簡単な説明】  図１は、本発明の実施形態による遅延回路の構成例を示す図である。
図２は、遅延時間の電源電圧依存性を示すグラフである。
図３は、図１の遅延回路のより具体的な第１の構成例を示す回路図である。
図４は、図３の遅延回路の動作を説明するためのタイミングチャートである。
図５は、図１の遅延回路のより具体的な第２の構成例を示す回路図である。
図６は、図１の遅延回路のより具体的な第３の構成例を示す回路図である。
図７は、本実施形態による遅延回路を使用するための半導体記憶装置の構成例を示すブロック図である。
図８は、擬似ＳＲＡＭ又はＤＲＡＭに使用する遅延回路の構成例を示す図である。
図９は、従来技術による遅延回路の構成を示す図である。
【発明を実施するための最良の形態】  図１は、本発明の実施形態による遅延回路の構成例を示す。入力信号線ＩＮは、入力信号を入力するための線である。ｐチャネルＭＯＳトランジスタ１０１は、ゲートが入力信号線ＩＮに接続され、ソースが電源電位に接続され、ドレインがノードＮＡに接続される。ｎチャネルＭＯＳトランジスタ１０２は、ゲートが入力信号線ＩＮに接続され、ドレインがノードＮＡに接続される。定電流源（定電流回路）１０３は、トランジスタ１０２のソースとグランド電位との間に接続される。トランジスタ１０１及び１０２はインバータを構成するので、ノードＮＡには入力信号線ＩＮの入力信号が論理反転した信号が現れる。
スイッチ１０５及び容量１０６の直列接続は、ノードＮＡとグランド電位との間に接続される。端子１０４にスイッチ制御信号を入力することにより、スイッチ１０５はオン又はオフを制御され、容量１０６の容量値を変更することができる。容量１０６の容量値に応じて、遅延時間が決まる。
入力信号線ＩＮに入力される入力信号がローレベル（グランド電位）であるとき、トランジスタ１０１がオンし、トランジスタ１０２がオフする。トランジスタ１０１がオンすると、容量１０６に電源電圧が供給され、容量１０６が電源電圧に充電される。
次に、入力信号線ＩＮの入力信号がハイレベル（電源電位）に変化すると、トランジスタ１０１がオフし、トランジスタ１０２がオンする。トランジスタ１０２がオンすると、容量１０６に蓄積された電荷は定電流源１０３を介して定電流でグランド電位に放電される。この放電時間ｔは、次式より表される。ここで、Ｑは容量１０６の電荷量、ｉは放電電流、Ｃは容量１０６の容量値、Ｖは容量１０６の電圧である。
ｔ＝Ｑ／ｉ＝ＣＶ／ｉ
この式より、電圧Ｖが高いほど、放電時間ｔが長くなることがわかる。この放電時間ｔは、遅延時間に相当する。すなわち、容量１０６に充電される電源電圧が高いほど、遅延時間が長くなる。
ノードＮＡには、容量１０６の電圧が印加される。比較器１０７は、ノードＮＡの電圧と参照電圧Ｖ１を比較し、その比較結果に応じて出力信号をノードＮＢに出力する。具体的には、比較器１０７は、ノードＮＡの電圧が参照電圧Ｖ１よりも大きいときにはハイレベルを出力し、ノードＮＡの電圧が参照電圧Ｖ１よりも小さいときにはローレベルを出力する（図４参照）。図４の詳細は、後に説明する。ノードＮＡと同様に、ノードＮＢには入力信号線ＩＮの入力信号を論理反転した信号が現れる。
インバータ１０８は、ノードＮＢの信号を入力し、その信号を論理反転した信号を出力信号線ＯＵＴに出力する。出力信号線ＯＵＴには、入力信号線ＩＮの入力信号を遅延した遅延信号が出力される。遅延信号の遅延時間は、トランジスタ１０２がオンしてから、ノードＮＡの電圧が参照電圧Ｖ１より小さくなるまでの時間に相当する。
以上説明したように、ノードＮＡの信号は、電源電圧が高いほど遅延時間が長くなる遅延特性を有する。これに対して、比較器１０７は、後に図３を参照しながら説明するが、それとは逆の遅延特性を有する。すなわち、比較器１０７は、電源電圧が高くなるほど、内部のトランジスタの動作が速くなり、遅延時間が短くなる。この結果、容量１０６の遅延特性と比較器１０７の遅延特性は、相互に逆の特性になり、打ち消し合う。出力信号線ＯＵＴの遅延信号は、電源電圧依存性が軽減される。
図２は、遅延時間の電源電圧依存性を示すグラフである。横軸が電源電圧を示し、縦軸が遅延時間を示す。特性線２０１は図１の本実施形態による遅延回路の特性を示し、特性線２０２は図９の遅延回路の特性を示す。特性線２０２では、電源電圧が低いと遅延時間が長く、電源電圧が高いと遅延時間が短く、その差が激しい。すなわち、遅延時間の電源電圧依存性が極めて高い。それに対し、特性線２０１では、比較器１０７の影響により、基本的には、電源電圧が高くなるほど遅延時間が短くなる特性を有するが、遅延時間の電源電圧依存性を軽減することができる。すなわち、電源電圧の違いによる遅延時間の差が小さくなる。
図３は、図１の遅延回路のより具体的な第１の構成例を示す。入力信号線ＩＮは、ｐチャネルＭＯＳトランジスタ３０１のゲート及びｎチャネルＭＯＳトランジスタ３０２のゲートに接続される。トランジスタ３０１は図１のトランジスタ１０１に相当し、トランジスタ３０２は図１のトランジスタ１０２に相当する。トランジスタ３０１は、ソースが電源電位に接続され、ドレインがノードＮＡに接続される。抵抗３１１は、ノードＮＡとトランジスタ３０２のドレインとの間に接続される。抵抗３１１は、必要不可欠ではなく、削除してもよい。ｎチャネルＭＯＳトランジスタ３０３は、ゲートが一定電位Ｖ２に接続され、ソースがグランド電位に接続され、ドレインがトランジスタ３０２のソースに接続される。トランジスタ３０３は、図１の定電流源１０３に相当し、定電流を流すことができる。
トランジスタ３０５及び容量３０６の直列接続が、複数組み並列に接続される。ｐチャネルＭＯＳトランジスタ３０５は、ゲートが制御端子３０４に接続され、ソースがノードＮＡに接続される。容量３０６は、トランジスタ３０５のドレインとグランド電位との間に接続される。容量３０６は、例えばｎチャネルＭＯＳトランジスタにより構成される。具体的には、そのｎチャネルＭＯＳトランジスタは、ゲートがトランジスタ３０５のドレインに接続され、ソース及びドレインがグランド電位に接続される。複数の制御端子３０４のすべてをローレベルにすれば、容量３０６の容量値が最大になる。複数の制御端子３０４に入力されるローレベルの数が多いほど、容量３０６の容量値を大きくすることができる。これにより、可変容量を実現することができる。複数のスイッチ３０５は図１のスイッチ１０５に相当し、複数の容量３０６が図１の容量１０６に相当する。
次に、比較器３０７の構成を説明する。比較器３０７は、カレントミラー回路を有し、図１の比較器１０７に相当する。以下、カレントミラー回路の構成を説明する。ｐチャネルＭＯＳトランジスタ３２２ｃは、ゲートがノードＮＣに接続され、ソースが電源電位に接続され、ドレインがノードＮＣに接続される。ｎチャネルＭＯＳトランジスタ３２３ｃは、ゲートがノードＮＡに接続され、ドレインがノードＮＣに接続され、ソースがノードＮＤに接続される。ｐチャネルＭＯＳトランジスタ３２２ｂは、ゲートがノードＮＣに接続され、ソースが電源電位に接続され、ドレインがノードＮＢに接続される。ｎチャネルＭＯＳトランジスタ３２３ｂは、ゲートが参照電位Ｖ１に接続され、ドレインがノードＮＢに接続され、ソースがノードＮＤに接続される。ｎチャネルＭＯＳトランジスタ３２４は、ゲートが否定論理積（ＮＡＮＤ）回路３１４の出力端子に接続され、ドレインがノードＮＤに接続され、ソースがグランド電位に接続される。インバータ３０８は、入力端子がノードＮＢに接続され、出力端子が出力信号線ＯＵＴに接続される。
次に、リセット回路の構成を説明する。インバータ３１２は、入力端子が出力信号線ＯＵＴに接続され、論理反転信号を出力する。インバータ３１３は、入力端子が入力信号線ＩＮに接続され、論理反転信号を出力する。ＮＡＮＤ回路３１４は、インバータ３１３の出力信号及びインバータ３１２の出力信号を入力し、それらの否定論理積信号を出力する。ｐチャネルＭＯＳトランジスタ３２１ｃは、ゲートがＮＡＮＤ回路３１４の出力端子に接続され、ソースが電源電位に接続され、ドレインがノードＮＣに接続される。ｐチャネルＭＯＳトランジスタ３２１ｂは、ゲートがＮＡＮＤ回路３１４の出力端子に接続され、ソースが電源電位に接続され、ドレインがノードＮＢに接続される。
図４は、図３の遅延回路の動作を説明するためのタイミングチャートである。時刻ｔ１の前では、入力信号線ＩＮ及び出力信号線ＯＵＴがローレベル（０Ｖ）である。入力信号線ＩＮがローレベルであるので、インバータ３１３の出力信号はハイレベルである。また、出力信号線ＯＵＴがローレベルであるので、インバータ３１２の出力信号はハイレベルである。したがって、ＮＡＮＤ回路３１４の出力信号は、ローレベルを出力する。その結果、トランジスタ３２１ｃ及び３２１ｂがオンし、トランジスタ３２４がオフする。すると、比較器３０７は、比較を行わず、ノードＮＡの電位に関係なく、ノードＮＢは電源電圧（ハイレベル）Ｖｃｃになる。ノードＮＢがハイレベルであるので、インバータ３０８は、出力信号線ＯＵＴにローレベルを出力する。この際、トランジスタ３２４がオフし、比較器３０７が不活性化状態になり、電流が流れないので、消費電力を低減させることができる。
入力信号線ＩＮがローレベルであると、トランジスタ３０１がオンし、トランジスタ３０２がオフする。その結果、容量３０６に電源電圧Ｖｃｃが供給され、容量３０６は電源電圧Ｖｃｃに充電される。ノードＮＡは、電源電圧Ｖｃｃになる。
次に、時刻ｔ１において、入力信号線ＩＮに入力される入力信号がローレベルからハイレベルに立ち上がるとする。入力信号線ＩＮがハイレベルになると、ＮＡＮＤ回路３１４はハイレベルを出力する。すると、トランジスタ３２１ｃ及び３２１ｂがオフし、トランジスタ３２４がオンし、比較器３０７が活性化状態になる。
入力信号線ＩＮがハイレベルになると、トランジスタ３０１がオフし、トランジスタ３０２がオンする。その結果、容量３０６から電荷が放電され、抵抗３１１、トランジスタ３０２，３０３に定電流が流れる。ノードＮＡの電圧は、電源電圧Ｖｃｃから徐々に低くなっていく。このノードＮＡの電圧下降時間が遅延時間に相当する。電源電圧Ｖｃｃが高いほど、遅延時間が長くなる。
次に、カレントミラー回路の動作を説明する。トランジスタ３２４は、定電流源として機能する。ノードＮＡの電圧が参照電圧Ｖ１より大きければ、トランジスタ３２３ｃに大きな電流が流れ、トランジスタ３２３ｂに小さな電流が流れる。逆に、ノードＮＡの電圧が参照電圧Ｖ１より小さければ、トランジスタ３２３ｂに大きな電流が流れ、トランジスタ３２３ｃに小さな電流が流れる。トランジスタ３２３ｂに流れる電流値とトランジスタ３２３ｃに流れる電流値との合計は一定値である。トランジスタ３２２ｂ及び３２２ｃのゲートは共にノードＮＣに接続されるので、トランジスタ３２２ｂ及び３２２ｃは同じ電流を流すことが可能であり、カレントミラーとして機能する。その結果、ノードＮＡの電圧が小さくなると、ノードＮＢの電圧も小さくなり、やがてインバータ３０８の出力信号線ＯＵＴはローレベルからハイレベルに立ち上がる。出力信号線ＯＵＴには、入力信号線ＩＮの入力信号の遅延信号が現れる。
その後、入力信号線ＩＮの入力信号がローレベルになると、出力信号線ＯＵＴの出力信号も遅延してローレベルになる。入力信号線ＩＮ及び出力信号線ＯＵＴがローレベルになると、上記のように、ＮＡＮＤ回路３１４の出力信号がローレベルになり、ノードＮＢがハイレベルに固定され、出力信号線ＯＵＴがローレベルになる。
以上のように、比較器３０７は、カレントミラー回路を有する。カレントミラー回路内のトランジスタは、電源電圧が高いほど、ソース及びドレイン間電流が大きくなり、高速で動作する。その結果、比較器３０７は、電源電圧が高いほど、遅延時間が短くなる。
ノードＮＡでは、電源電圧が高いほど、遅延時間が長くなる。それとは逆に、比較器３０７は、電源電圧が高いほど、遅延時間が短くなる。その結果、両者の遅延特性が相殺され、遅延時間の電源電圧特性が軽減される。
図５は、図１の遅延回路のより具体的な第２の構成例を示す。図５の遅延回路が図３の遅延回路と異なる点を説明する。この遅延回路は、図３のリセット回路を省略しているが、リセット回路を付加してもよい。トランジスタ３０５ａ及び３０５ｂは図３のトランジスタ３０５に相当し、容量（トランジスタ）３０６ａ及び３０６ｂは図３の容量（トランジスタ）３０６に相当する。
ｐチャネルＭＯＳトランジスタ３０５ａは、ゲートがインバータ５０１を介して制御端子３０４に接続され、ソースがノードＮＡに接続される。ｎチャネルＭＯＳトランジスタ３０５ｂは、ゲートが制御端子３０４に接続され、ドレインがノードＮＡに接続され、ソースがトランジスタ３０５ａのドレインに接続される。
ｎチャネルＭＯＳトランジスタ３０６ａは、ゲートがトランジスタ３０５ａ，３０５ｂに接続され、ソース及びドレインがグランド電位に接続される。ｐチャネルＭＯＳトランジスタ３０６ｂは、ゲートがトランジスタ３０５ａ，３０５ｂに接続され、ソース及びドレインが電源電位に接続される。
このように、図１のスイッチ１０５及び容量１０６は、ｎチャネルＭＯＳトランジスタのみ、ｐチャネルＭＯＳトランジスタのみ、又はそれらの両方を用いて構成することができる。スイッチ１０５をｎチャネルＭＯＳトランジスタのみで構成する場合には、そのトランジスタのゲートに電源電圧より大きな電圧を入力することにより、そのトランジスタのオン抵抗を削減することができる。
ｎチャネルＭＯＳトランジスタ５２１は、ゲートが一定電位Ｖ２に接続され、ドレインがノードＮＤに接続され、ソースがグランド電位に接続される。トランジスタ５２１は定電流源として機能し、一定電位Ｖ２により定電流値を制御することができる。
図６は、図１の遅延回路のより具体的な第３の構成例を示す。図６の遅延回路が図３の遅延回路と異なる点を説明する。この遅延回路は、図３のリセット回路を省略しているが、リセット回路を付加してもよい。リセット回路を削除する場合には、トランジスタ３２４のゲートを電源電位に接続すればよい。
この遅延回路では、抵抗６１１を図３の抵抗３１１の代わりに接続し、図３のトランジスタ３０３を削除する。抵抗６１１は、抵抗値が大きな固定抵抗であり、定電流源として機能する。抵抗６１１が定電流源として機能するので、図３のトランジスタ３０３が不要になる。
図７は、本実施形態による遅延回路を使用する半導体記憶装置の構成例を示す。この半導体記憶装置は、擬似ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）である。擬似ＳＲＡＭは、メモリセルがＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）構造であり、メモリセルに対して自動的かつ定期的にリフレッシュ動作を行うリフレッシュ回路を内蔵している。
外部からはアドレスＡＤＲ及びコマンドＣＭＤを入力し、データＤＴを入出力することができる。例えば、リード動作時には、コマンドＣＭＤとしてリードコマンド、アドレスＡＤＲとしてリードアドレスを入力することにより、メモリセルアレイ７０８からデータを読み出し、データＤＴとしてリードデータを出力することができる。ライト動作時には、コマンドＣＭＤとしてライトコマンド、アドレスＡＤＲとしてライトアドレス、データＤＴとしてライトデータを入力することにより、メモリセルアレイ７０８にデータを書き込むことができる。
コマンドデコーダ７０３は、コマンドＣＭＤをデコードし、アドレスラッチ７０４及びタイミングジェネレータ７０５に制御信号を出力する。アドレスラッチ７０４は、その制御信号に応じて、アドレスＡＤＲをラッチし、ロウデコーダ７０６にロウアドレスを出力し、カラムデコーダ７０７にカラムアドレスを出力する。ロウデコーダ７０６はロウアドレスをデコードし、カラムデコーダ７０７はカラムアドレスをデコードする。メモリセルアレイ７０８は、２次元配列された多数のメモリセルを有する。各メモリセルは、データを記憶することができる。ロウデコーダ７０６及びカラムデコーダ７０７のデコードにより、例えば１６ビットのメモリセルがワード線により選択される。
タイミングジェネレータ７０５は、入力された制御信号に応じて、タイミング信号を生成し、センスアンプ回路７０９へ出力する。センスアンプ回路７０９は、選択されたメモリセルからデータを読み出して増幅し、データＤＴとして出力する。また、センスアンプ回路７０９は、データＤＴとして入力されたデータを、選択されたメモリセルに書き込む。
リフレッシュコントローラ７０２は、発振器７０１が生成する発振信号を基に、定期的に、コマンドデコーダ７０３にリフレッシュコマンドＲＱを出力し、アドレスラッチ７０４にリフレッシュアドレスを出力する。これにより、センスアンプ回路７０９は、選択されたメモリセル内のデータを増幅し、そのメモリセルにリストアする（書き戻す）。
図８は、擬似ＳＲＡＭ又はＤＲＡＭに使用する遅延回路の構成例を示す。この遅延回路は、基本的構成が図１と同じであり、制御端子１０４に信号を供給するための回路が付加されている。この遅延回路は、リフレッシュ動作、リード動作及びライト動作において異なる遅延時間を設定することができる。例えば、ワード線の電圧を立ち上げてからセンスアンプを活性化するまでの時間を設定するための遅延時間、又はセンスアンプを活性化してからワード線の電圧を立ち下げるまでの時間を設定するための遅延時間を設定することができる。
コマンドデコーダ８１５は、コマンドＣＭＤをデコードして動作モード信号ＣＴＬを出力する。コマンドＣＭＤ及び動作モード信号ＣＴＬは、それぞれリフレッシュ、リード、ライトのコマンド及び動作モード信号を含む。セレクタ８１６は、動作モード信号ＣＴＬに応じて、リフレッシュ遅延時間設定回路８０１、リード遅延時間設定回路８０２及びライト遅延時間設定回路８０３のいずれかが出力する遅延時間情報を選択して制御端子１０４へ出力する。セレクタ８１６は、動作モード信号ＣＴＬがリフレッシュ動作信号であればリフレッシュ遅延時間設定回路８０１を選択し、動作モード信号ＣＴＬがリード動作信号であればリード遅延時間設定回路８０２を選択し、動作モード信号ＣＴＬがライト動作信号であればライト遅延時間設定回路８０３を選択する。
リフレッシュ遅延時間設定回路８０１の構成を説明する。テストコマンドデコーダ８１１は、入力されたテストコードＴＣをデコードし、遅延時間情報Ｓ１及びテストモード信号ＴＭをセレクタ８１４に出力する。テストモード時には、テストコードＴＣを入力することにより、所望の遅延時間を設定することができる。
ヒューズ回路８１２は、リフレッシュ動作時の遅延時間情報が記憶されているメモリであり、ヒューズの接続又は切断により情報を記憶させることができる。デコーダ８１３は、ヒューズ回路８１２が出力した遅延時間情報をデコードし、遅延時間情報Ｓ２を出力する。テストモード以外の通常モード時には、遅延時間情報Ｓ２が使用される。
セレクタ８１４は、テストモード信号ＴＭが入力されると遅延時間情報Ｓ１を選択し、それ以外では遅延時間情報Ｓ２を選択し、リフレッシュ遅延時間情報Ｓ１１を出力する。
リード遅延時間設定回路８０２及びライト遅延時間設定回路８０３は、リフレッシュ遅延時間設定回路８０１と同様の構成を有する。リード遅延時間設定回路８０２は、リード動作時の遅延時間情報Ｓ１２を出力する。ライト遅延時間設定回路８０３は、ライト動作時の遅延時間情報Ｓ１３を出力する。
セレクタ８１６は、動作モード信号ＣＴＬに応じて、遅延時間情報Ｓ１１、Ｓ１２又はＳ１３のいずれかを、遅延時間情報Ｓ２０として制御端子１０４に出力する。容量１０６は、上記のように、遅延時間情報Ｓ２０に応じて容量値が設定される。
以上のように、可変容量１０６は、テストコードＴＣの入力に応じて容量値を変更可能であり、又はヒューズ回路８１２に記憶された情報に応じて容量値を変更可能であり、又は動作モード信号ＣＴＬに応じて容量値を変更可能である。
擬似ＳＲＡＭ又はＤＲＡＭ等のＲＡＭでは、メモリセルのリストア時間は常に一定時間以上必要である。このリストア時間を、遅延回路の遅延時間で設定することができる。遅延時間の電源電圧依存性を軽減することにより、リストア時間の電源電圧依存性を軽減し、ＲＡＭのアクセス時間が必要以上に長くなってしまうことを防止できる。すなわち、電源電圧によるＲＡＭのアクセス時間のばらつきを小さくし、ＲＡＭのアクセス時間の規定値を短くすることができる。
本実施形態によれば、図１において、トランジスタ１０１は、入力信号線ＩＮに接続され、入力信号に応じて、容量１０６に電荷を充電するためのスイッチである。トランジスタ１０２は、入力信号線ＩＮに接続され、入力信号に応じて、容量１０６から電荷を放電するためのスイッチである。トランジスタ１０１及び１０２は、入力信号に応じて逆の動作を行うスイッチである。比較回路は、比較器１０７及びインバータ１０８を含み、容量１０６の電圧と参照電圧Ｖ１とを比較し、入力信号の遅延信号を出力する。
例えば電源電圧が容量に充電されると、電源電圧が高いほど、容量から電荷を放電するのに要する時間が長くなる。この放電時間が遅延時間に相当するので、電源電圧が高くなるほど、遅延時間が長くなる特性を有する。これとは逆に、比較回路は、電源電圧が高くなるほど、遅延時間が短くなる特性を有する。これにより、両者の遅延特性が打ち消し合うので、遅延時間の電源電圧依存性を軽減することができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】  入力信号に応じて、第１のスイッチにより容量に電荷が充電され、第２のスイッチにより容量から電荷が放電される。例えば電源電圧が容量に充電されると、電源電圧が高いほど、容量から電荷を放電するのに要する時間が長くなる。この放電時間が遅延時間に相当するので、電源電圧が高くなるほど、遅延時間が長くなる特性を有する。これとは逆に、比較回路は、電源電圧が高くなるほど、遅延時間が短くなる特性を有する。これにより、両者の遅延特性が打ち消し合うので、遅延時間の電源電圧依存性を軽減することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成17年5月9日(2005.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号を入力するための入力信号線と、
電荷を充電及び放電するための容量と、
前記入力信号線に接続され、前記入力信号に応じて、前記容量に電荷を充電するための第１のスイッチと、
前記入力信号線に接続され、前記入力信号に応じて、前記容量から電荷を放電するための第２のスイッチと、
前記容量の電圧と参照電圧とを比較し、前記入力信号の遅延信号を出力する比較回路とを有する遅延回路。
【請求項２】
前記第１及び第２のスイッチは、入力信号に応じて逆の動作を行う請求項１記載の遅延回路。
【請求項３】
さらに、前記第２のスイッチに応じて、前記容量から定電流で電荷を放電するための定電流源を有する請求項１記載の遅延回路。
【請求項４】
前記第１のスイッチは、前記容量に電源電圧を供給して充電する請求項１記載の遅延回路。
【請求項５】
前記比較回路は、前記容量の電圧と参照電圧とを比較するための比較器と、該比較器の出力を論理反転するためのインバータとを有する請求項１記載の遅延回路。
【請求項６】
前記容量は可変容量であり、前記容量値に応じて前記遅延信号の遅延時間が調整可能である請求項５記載の遅延回路。
【請求項７】
前記可変容量は、第３のスイッチ及び容量の複数の組みを有する請求項６記載の遅延回路。
【請求項８】
前記容量は、ｎチャネルトランジスタ及び／又はｐチャネルトランジスタで構成される請求項７記載の遅延回路。
【請求項９】
前記第３のスイッチは、ｎチャネルトランジスタ及び／又はｐチャネルトランジスタで構成される請求項８記載の遅延回路。
【請求項１０】
前記第１のスイッチはｐチャネルトランジスタであり、前記第２のスイッチはｎチャネルトランジスタである請求項１記載の遅延回路。
【国際調査報告】
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