(57)【要約】第１の基板（１００）と、第２の基板（１１０）とを備え、第１の基板（１００）は、マトリクス状に配置された複数のスイッチング素子（４）と、各スイッチング素子（４）に電気的に接続された複数の第１の電極（１８）とを有し、第２の基板（１１０）は、導電膜（３２）と、電気的パルスが印加されることにより抵抗値が変化する記録層（３４）とを有しており、  複数の第１の電極（１８）は、記録層（３４）により一体的に覆われており、これによって、複数の第１の電極（１８）と導電膜（３２）との間に記録層（３４）が挟持され、第１の基板（１００）は、第２の電極（２２）をさらに備え、第２の電極（２２）は、導電膜（３２）と電気的に接続され、記録層（３４）への通電時に一定電圧に保持される不揮発性メモリである。この不揮発性メモリによれば、高集積度を低コストで実現することができる。
2004100266.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と第２の基板とを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、
複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、
前記第１の基板は、第２の電極をさらに備え、
前記第２の電極は、前記導電膜と電気的に接続され、前記記録層への通電時に一定電圧に保持される不揮発性メモリ。
【請求項２】
前記第１の電極及び第２の電極は、前記第１の基板上における同一の層に形成されている請求項１に記載の不揮発性メモリ。
【請求項３】
前記記録層が素子分離領域を有しない、請求項１に記載の不揮発メモリ。
【請求項４】
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第２の電極は、前記露出部に接合されている請求項１に記載の不揮発性メモリ。
【請求項５】
前記第２の電極と、該第２の電極に隣接する前記第１の電極との距離が、１μｍ以上５０μｍ以下である請求項４に記載の不揮発性メモリ。
【請求項６】
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第１の基板は、前記第２の電極に隣接して配置された補助電極を更に備え、
前記第２の電極が、前記記録層により覆われている請求項１に記載の不揮発性メモリ。
【請求項７】
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されている請求項６に記載の不揮発性メモリ。
【請求項８】
前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化されている請求項６に記載の不揮発性メモリ。
【請求項９】
前記補助電極が、前記記録層により覆われている請求項８に記載の不揮発性メモリ。
【請求項１０】
前記第２の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項８に記載の不揮発性メモリ。
【請求項１１】
前記第１の基板は、前記第２の電極に隣接して配置された補助電極を更に備え、
前記導電膜の全面に前記記録層が形成されており、
前記第２の電極は、前記記録層により覆われている請求項１に記載の不揮発性メモリ。
【請求項１２】
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されている請求項１１に記載の不揮発性メモリ。
【請求項１３】
前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化されている請求項１１に記載の不揮発性メモリ。
【請求項１４】
前記第２の電極と補助電極との間の部分の前記記録層が遮光されている請求項１３に記載の不揮発性メモリ。
【請求項１５】
前記スイッチング素子は、前記第１の基板内に形成されたソース領域及びドレイン領域と、前記第１の基板上に形成されたゲート電極とを備えており、
前記第１の電極は、前記ソース領域に接続されている請求項１に記載の不揮発性メモリ。
【請求項１６】
前記第１の基板は、ｐ型半導体基板であり、
前記ソース領域及びドレイン領域は、ｎ型拡散層であり、
前記第２の電極は、接地用の電極である請求項１５に記載の不揮発性メモリ。
【請求項１７】
前記ゲート電極は、前記第１の基板上にゲート絶縁膜を介して形成されている請求項１５に記載の不揮発性メモリ。
【請求項１８】
少なくとも前記第１の電極と前記記録層との間に接着層が介在されている請求項１に記載の不揮発性メモリ。
【請求項１９】
前記第１の電極と前記記録層との界面の一部に、絶縁層が介在されている請求項１に記載の不揮発性メモリ。
【請求項２０】
前記記録層は、抵抗値が異なる２以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料からなる請求項１に記載の不揮発性メモリ。
【請求項２１】
前記相変化材料は、カルコゲナイド系材料を含む請求項２０に記載の不揮発性メモリ。
【請求項２２】
前記導電膜の厚みは、３ｎｍ以上１０ｎｍ以下である請求項１に記載の不揮発性メモリ。
【請求項２３】
第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、
前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極をさらに有し、
前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極を前記導電膜又は前記記録層と電気的に接続する第２の電極接続ステップとが同時に行なわれる、不揮発性メモリの製造方法。
【請求項２４】
前記第１の電極及び第２の電極は、前記第１の基板上における同一の層に形成されている請求項２３に記載の不揮発性メモリの製造方法。
【請求項２５】
前記記録層に素子分離領域を形成する工程を有しない、請求項２３に記載の不揮発メモリの製造方法。
【請求項２６】
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第２の電極接続ステップでは、前記第２の電極を前記露出部に接合する請求項２３に記載の不揮発性メモリの製造方法。
【請求項２７】
前記第２の電極と、該第２の電極に隣接する前記第１の電極との距離が、１μｍ以上５０μｍ以下である請求項２６に記載の不揮発性メモリの製造方法。
【請求項２８】
前記第１の基板は、前記第２の電極に隣接して配置された補助電極を更に備え、
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第２の電極接続ステップは、前記第２の電極を、前記露出部又は前記記録層に接合する請求項２３に記載の不揮発性メモリの製造方法。
【請求項２９】
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されている請求項２８に記載の不揮発性メモリの製造方法。
【請求項３０】
前記第２の電極接続ステップの後、前記第２の電極と補助電極との間を通電する通電ステップを備えることにより、前記第２の電極が前記記録層に接合されている場合に、前記第２の電極と補助電極との間の部分の前記記録層を低抵抗化する請求項２８に記載の不揮発性メモリの製造方法。
【請求項３１】
前記第２の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項３０に記載の不揮発性メモリの製造方法。
【請求項３２】
前記第１の基板は、前記第２の電極に隣接して配置された補助電極を更に備え、
前記第２の電極接続ステップでは、前記第２の電極を前記記録層に接合する請求項２３に記載の不揮発性メモリの製造方法。
【請求項３３】
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されている請求項３２に記載の不揮発性メモリの製造方法。
【請求項３４】
前記第２の電極接続ステップの後、前記第２の電極と補助電極との間を通電する通電ステップを備えることにより、前記第２の電極と補助電極との間の部分の前記記録層を低抵抗化する請求項３２に記載の不揮発性メモリの製造方法。
【請求項３５】
前記第２の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項３４に記載の不揮発性メモリの製造方法。
【請求項３６】
前記スイッチング素子は、前記第１の基板内に形成されたソース領域及びドレイン領域と、前記第１の基板上に形成されたゲート電極とを備えており、
前記第１の電極は、前記ソース領域に接続されている請求項２３に記載の不揮発性メモリの製造方法。
【請求項３７】
前記第１の基板は、ｐ型半導体基板であり、
前記ソース領域及びドレイン領域は、ｎ型拡散層であり、
前記第２の電極は、接地用の電極である請求項３６に記載の不揮発性メモリの製造方法。
【請求項３８】
前記ゲート電極は、前記第１の基板上にゲート絶縁膜を介して形成されている請求項３６に記載の不揮発性メモリの製造方法。
【請求項３９】
前記アライメントステップの前に、前記第１の電極と前記記録層との間に接着層を介在させるステップを含む請求項２３に記載の不揮発性メモリの製造方法。
【請求項４０】
前記アライメントステップの前に、前記第１の電極と前記記録層との界面の一部に絶縁層を介在させるステップを含む請求項２３に記載の不揮発性メモリの製造方法。
【請求項４１】
前記記録層は、抵抗値が異なる２以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料からなる請求項２３に記載の不揮発性メモリの製造方法。
【請求項４２】
前記相変化材料は、カルコゲナイド系材料を含む請求項４１に記載の不揮発性メモリの製造方法。
【請求項４３】
前記導電膜の厚みは、３ｎｍ以上１０ｎｍ以下である請求項２３に記載の不揮発性メモリの製造方法。
【請求項４４】
前記アライメントステップは、少なくとも前記第１の電極と記録層との接続部を加熱するステップを含む請求項２３に記載の不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、不揮発性メモリおよびその製造方法に関し、より詳しくは、通電による抵抗値の変化を制御してデータの記録（書き込み）や消去を行うことができる不揮発性メモリおよびその製造方法に関する。
【背景技術】  従来の不揮発性メモリとして、強誘電体メモリが知られている。例えば、特開平８−２２７９８０号公報（特に図９）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｒｅａｄ  ｗｒｉｔｅ  Ｍｅｍｏｒｙ）のキャパシタ絶縁膜に強誘電体材料を用いた構成が開示されており、キャパシタを形成した基板と、スイッチング素子を形成した基板とを貼り合わせて一体化することにより、製造される。
具体的には、本明細書に添付の図９（ａ）に示すように、シリコン基板６１上にトランジスタＴｒを形成し、ｎ−型領域６２に接続された窒化チタン膜６３が表面に露出した第１の基板Ｓ１を形成する。
また、同じく図９（ａ）に示すように、単結晶ＮｂドープＳＴＯ（ＳｒＴｉＯ３）基板６４上にＢＳＴＯ（Ｂａ０．５Ｓｒ０．５ＴｉＯ３）膜６５を形成し、このＢＳＴＯ膜６５上に白金膜６６を形成することにより、キャパシタＣを形成した第２の基板Ｓ２を形成する。
こうして得られた第１の基板Ｓ１と第２の基板Ｓ２とを貼り合わせ、所定の厚さまで薄膜化した後、図９（ｂ）に示すように、素子分離領域６７を形成して、ＤＲＡＭのメモリセルを形成する。この素子分離領域６７は、第１の基板Ｓ１において隣接する各トランジスタＴｒの間を分離する第１の素子分離領域６７ａと、第２の基板Ｓ２において隣接する各キャパシタＣの間を分離する第２の素子分離領域６７ｂとから構成される。
このようなメモリセルがマトリクス状に複数配置された等価回路は、図１０によって表される。図１０に示すように、各スイッチング素子Ｔｒのゲートは、ワード線ＷＬに接続され、各スイッチング素子Ｔｒのドレインは、ビット線ＢＬに接続される。また、各スイッチング素子Ｔｒのソースは、キャパシタＣの一方電極が接続され、キャパシタＣの他方電極がプレート線ＰＬに接続される。各メモリセルへの書き込みは、ワード線ＷＬがオンの状態でビット線ＢＬ又はプレート線ＰＬに電圧を印加することにより行われ、キャパシタＣへの電圧印加時に強誘電体の分極が反転するか否かを検出することにより、読み出しを行うことができる。
上述した従来の半導体メモリの製造方法によれば、スイッチング素子Ｔｒを形成した第１の基板Ｓ１と、キャパシタＣを形成した第２の基板Ｓ２との貼り合わせ精度を緩和することができる。ところが、図９（ａ）に示すような強誘電体メモリの構成においては、スイッチング素子Ｔｒを備える第１の基板Ｓ１に第１の素子分離領域６７ａを形成することに加えて、強誘電体のキャパシタＣを備える第２の基板Ｓ２にも第２の素子分離領域６７ｂを形成しなければならない。このため、従来においては、図９（ｂ）に示すように、第１の基板Ｓ１及び第２の基板Ｓ２を貼り合わせた後に素子分離領域６７を形成し、第１の素子分離領域６７ａと第２の素子分離領域６７ｂとを同時に形成するようにしている。ところが、このような製造方法によっても、第２の基板Ｓ２に対してフォトリソグラフィを用いた煩雑な微細加工工程が必要になる。この問題は、集積度が高まるにつれてより顕著になっていた。
また、上述した従来の半導体メモリの製造方法は、図１０に示すプレート線ＰＬからキャパシタＣへの印加電圧を制御可能に構成する必要があるが、このための構成が具体的に示されておらず、製造容易の観点から更に検討の余地があった。
不揮発性メモリとしては、強誘電体メモリの他に、結晶状態によってバルクの抵抗値が変化する特性を利用したメモリ（いわゆる相変化メモリ）が知られており、例えば、特開平１１−２０４７４２号公報や米国特許第６３１４０１４号公報などに開示されているが、これらの公報はいずれも上記課題に対する解決手段を示唆していない。
【発明の開示】
本発明は、高集積度を低コストで実現することができる不揮発性メモリ及びその製造方法の提供を目的とする。
本発明の前記目的は、第１の基板と第２の基板とを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、前記第１の基板は、第２の電極をさらに備え、前記第２の電極は、前記導電膜と電気的に接続され、前記記録層への通電時に一定電圧に保持される不揮発性メモリにより達成される。
また、本発明の前記目的は、第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極をさらに有し、前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極を前記導電膜又は前記記録層と電気的に接続する第２の電極接続ステップとが同時に行なわれる、不揮発性メモリの製造方法により達成される。
【図面の簡単な説明】  図１（ａ）〜（ｃ）は、本発明の一実施形態に係る不揮発性メモリの製造方法を説明するための工程断面図である。
図２は、ＧｅＳｂＴｅ化合物の相図である。
図３は、図１（ｃ）に示す不揮発性メモリの変形例を示す概略断面図である。
図４は、図１（ｃ）に示す不揮発性メモリの他の変形例を示す概略断面図である。
図５（ａ）及び（ｂ）は、本発明の一実施形態に係る不揮発性メモリの回路図である。
図６は、本発明の一実施形態に係る不揮発性メモリの読み出し及び書き込み方法の一例を説明するための図である。
図７（ａ）及び（ｂ）は、本発明の他の実施形態に係る不揮発性メモリの回路図である。
図８は、図１（ｃ）に示す不揮発性メモリの変形例を示す概略断面図である。
図９（ａ）及び（ｂ）は、従来の不揮発性メモリの製造方法を説明するための工程断面図である。
図１０は、従来の不揮発性メモリの回路図である。
図１１は、図１（ｃ）に示す不揮発性メモリの変形例を示す概略断面図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態について図面を参照しながら説明する。図１は、本発明の一実施形態に係る不揮発性メモリの製造方法を説明するための工程断面図である。
まず、図１（ａ）に示すように、ｐ型の半導体基板である下側基板１００内に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術などを用いて素子分離領域２を形成した後、通常のシリコン半導体製造プロセスにより、ｎ型のトランジスタからなるスイッチング素子４を複数形成する。スイッチング素子４は、下側基板１００上にゲート絶縁膜６を介して形成されたゲート電極８と、下側基板１００内でゲート絶縁膜６の両側に形成された、いずれもｎ型拡散層からなるソース領域１０ａ及びドレイン領域１０ｂとを備えている。
ついで、下側基板１００上に、スイッチング素子４を覆うように層間絶縁膜１２ａを形成し、この層間絶縁膜１２ａにソース領域１０ａ及びドレイン領域１０ｂへ延びる複数のコンタクトホールを形成した後、タングステンなどの金属材料を選択ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により各コンタクトホールに埋め込んで、プラグ１４ａを形成する。次に、スパッタリング法などにより層間絶縁膜１２ａ上に金属層を堆積した後、フォトリソグラフィ工程によりパターニングを行い、プラグ１４ａに接続された金属配線１６ａを形成する。この後、層間絶縁膜１２ａ上の全面に金属配線１６ａを覆うように層間絶縁膜１２ｂを形成し、金属配線１６ａに延びるようにコンタクトホールを形成した後、上記と同様にして、プラグ１４ｂおよびこれに接続された金属配線１６ｂを形成する。このような手順を繰り返しながら、コンタクトホールの形成を選択的に行うことにより、ソース領域１０ａ及びドレイン領域１０ｂにそれぞれ接続された金属配線の高さ位置が異なる多層配線構造を形成する。すなわち、層間絶縁膜１２ｂ上に更に層間絶縁膜１２ｃ、プラグ１４ｃおよび金属配線１６ｃを形成し、層間絶縁膜１２ｃの表面に露出する金属配線１６ｃが、ソース電極（第１の電極）１８としてスイッチング素子４のソース領域１０ａに接続される一方、層間絶縁膜１２ｂ上に形成された金属配線１６ｂのうちプラグ１４ｃと接続されないものが、ビット線２０としてスイッチング素子４のドレイン領域１０ｂに接続されるように構成する。
また、層間絶縁膜１２ｂ上に金属配線１６ｂを形成する工程において、ソース領域１０ａ及びドレイン領域１０ｂのいずれにも接続されない金属配線１６ｂを形成することにより、層間絶縁膜１２ｃ上に形成された金属配線１６ｃの１つを定電圧電極（第２の電極）２２とする。この定電圧電極２２は、ソース電極１８と同一の層に形成されており、一定電圧に保持される。こうして、スイッチング素子４、ソース電極１８及び定電圧電極２２を有する下側基板１００が得られる。
一方、上側基板１１０については、図１（ｂ）に示すように、表面に金属薄膜からなる導電膜３２をスパッタリング法などにより成膜し、フォトリソグラフィ工程によりパターニングした後、導電膜３２の表面に、相変化膜からなる記録層３４を同じくスパッタリング法などにより成膜し、パターニングすることにより形成される。記録層３４は、全てのメモリセルを被覆する大きさであり、導電膜３２は記録層３４よりも大きな面積に形成されている。これによって、導電膜３２の一部が、記録層３４により覆われない露出部分３２ａとなっている。
上側基板１１０は、例えばポリカーボネート（ＰＣ）や、ポリエチレンテレフタレート（ＰＥＴ）等のように耐熱性の高い有機材料を好ましく用いることができるが、適当な弾力性を有するものであれば無機材料を用いることも可能である。例えば、薄層化したシリコン基板、セラミックス基板、ＦＲＰ基板などを上側基板１１０として用いることができる。導電膜３２は、Ｗ、Ｐｔ、Ｐｄなどのように拡散が生じにくい金属が好ましい。
記録層３４の材料としては、抵抗値が異なる２以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料を好ましく用いることができ、本実施形態においてはＧｅ、Ｓｂ、Ｔｅを主成分とするカルコゲナイド化合物であるＧｅＳｂＴｅを使用している。但し、これらとＡｇ、Ｉｎ等を加えたものの組合せで構成されるカルコゲナイド系材料、例えばＡｇＩｎＳｂＴｅ、ＡｇＩｎＳｂＧｅＴｅ、ＧｅＩｎＳｂＴｅ等を用いることもでき、これらの元素やその比率を調整することで記録層３４の融点を制御することができる。例えば、ＧｅＳｂＴｅ化合物を用いる場合、図２に示すように、相図中でＳｂ２Ｔｅ３とＧｅＴｅとの間に位置する化合物が望ましく、例えば、図中の（２２５）すなわちＧｅ２Ｓｂ２Ｔｅ５等が代表的に用いられる。
記録層３４の材料としては、カルコゲナイド系材料以外に、（Ｒ１−Ｘ，ＡＸ）ＭｎＯ３（ここでＲ：希土類，Ａ：アルカリ土類，０＜ｘ＜１）で表されるものを挙げることができる。希土類ＲとしてはＰｒ，Ｇｄ，Ｌａ、アルカリ土類ＡとしてはＣａ，Ｂａ，Ｓｒ等を用いることができる。この中でも、特に（Ｐｒ０．７，Ｃａ０．３）ＭｎＯ３や、（Ｇｄ１−Ｘ，ＢａＸ）ＭｎＯ３，（Ｌａ１−Ｘ，ＳｒＸ）ＭｎＯ３等を用いると、特性の良い素子が得られる。さらに、（Ｒ１−Ｘ，ＡＸ）ＭｎＯ３におけるＭｎをＣｏに置き換えた（Ｒ１−Ｘ，ＡＸ）ＣｏＯ３も使用することができる。
次に、下側基板１００及び上側基板１１０を、図１（ｃ）に示すように、位置合わせして接合する。すなわち、複数のソース電極１８が記録層３４に一体的に接合されると同時に、定電圧電極２２が導電膜３２の露出部分３２ａに接合されるようにアライメントを行い、互いに貼り合わせることにより、不揮発性メモリが完成する。
下側基板１００と上側基板１１０との貼り合わせにおいては、適当な熱処理を施すことにより、ソース電極１８と記録層３４との接合や、定電圧電極２２と導電膜３２との接合を強固にすることができる。熱処理の具体的な方法としては、電気炉やホットプレートを用いる他、ランプアニーラを短時間用いる方法を例示することができる。さらに、下側基板１００の主面側（スイッチング素子４が形成された側）からミリ波やマイクロ波を照射して、反対側からの放出を遮ることにより、熱処理を行ってもよい。この方法によれば、最初にソース電極１８や定電圧電極２２が加熱されるので、ソース電極１８と記録層３４との接合部や定電圧電極２２と導電膜３２との接合部を選択的に加熱することができ、強固な接合を得ることができる。加熱箇所は、必ずしも上記接合部である必要はなく、例えば、ミリ波やマイクロ波を上述とは反対方向に照射したりホットプレートを用いる等して下側基板１００を最初に加熱した場合でも、金属で形成されたソース電極１８や定電圧電極２２に効率良く伝熱されるため、やはり下側基板１００と上側基板１１０との強固な接合を得ることができる。
また、下側基板１００と上側基板１１０との接合強度を高める方法として、上述した熱処理以外に、接合部に接着層を介在させるようにしてもよい。すなわち、図３に示すように、ソース電極１８及び定電圧電極２２の上面に接着層３６を形成した後に下側基板１００と上側基板１１０とを貼り合わせ、ソース電極１８と記録層３４との間、及び、定電圧電極２２と導電膜３２との間を、接着層３６を介して接合することができる。接着層３６の厚みが薄い場合（例えば、１０ｎｍ以下）には、ソース電極１８や定電圧電極２２の上面だけでなく、下側基板１００上の全面に接着層３６を形成してもよい。図３において、図１（ｃ）に示す構成と同様の構成部分には同一の符号を付している。
接着層３６の材料としては、Ｓｎ、Ｉｎ、Ｐｂなどの低融点金属の他、Ｇｅや導電体ポリマーなどを好ましく用いることができる。導電体ポリマーは、主面方向に高抵抗である一方、主面と垂直方向に低抵抗である抵抗異方性を有することが好ましく、この場合、下側基板１００側に接着層３６を形成する代わりに、記録層３４の表面に接着層３６を形成してもよい。或いは、接着層３６として、Ｇｅ、Ｓｂ、Ｔｅなどで構成される低融点相変化材料を用いることもできる。この場合、接着層３６の形成時に適当なマスクを施して、定電圧電極２２の上面には接着層３６が形成されないようにすることが好ましい。
また、ソース電極１８と記録層３４との接合面積を減少させるために、ソース電極１８又は記録層３４の表面に、直径が１００ｎｍ以下の金属微粒子を形成したり、イオン照射などにより微細な凹凸を形成してもよい。これによって、記録層３４への通電時における電流密度を高めることができ、メモリの省電力化を図ることができる。
ソース電極１８と記録層３４との接合面積を減少させる方法として、図４に示すように、ソース電極１８の上面に絶縁層３８をパターニングした後に、下側基板１００と上側基板１１０とを貼り合わせるようにしてもよい。図４において、図１（ｃ）に示す構成と同様の構成部分には同一の符号を付している。
この構成によれば、ソース電極１８と記録層３４との界面の一部（すなわち、ソース電極１８の上面）に絶縁層３８が介在されるため、ソース電極１８は側壁のみが記録層３４と接合されることになり、図１（ｃ）に示す構成に比べて接合面積を小さくすることができる。この結果、メモリの省電力動作が可能になる。また、絶縁層３８の形成に加えて、上述したように、接合部に金属微粒子を介在させたり凹凸部を形成することで、更なる省電力化を図ることができる。尚、図４においては、定電圧電極２２の上面にも絶縁層３８が形成されているが、これを別工程で除去するようにしてもよい。
本実施形態に係る不揮発性メモリによれば、下側基板１００は、従来と同様に素子分離領域を必要とするが、通常のシリコン半導体製造プロセスにおける一般的な工程で製造可能であり、特に工程の追加を必要としない。これに対し、上側基板１１０については煩雑な微細加工工程が不要になるので、全体として製造の容易化を図ることができる。
すなわち、上側基板１１０に形成された記録層３４が、各ソース電極１８と接合されるように、メモリ領域の全体を覆う大きさに形成されており、一般には１００μｍ以上のパターン幅で形成することができる。また、同じく下側基板１００における導電膜３２の露出部は、任意の位置に形成することができ、例えば、メモリ領域の外周部に形成して十分な領域を確保することで、下側基板１００と上側基板１１０とのアライメントマージンを大きくすることができる。アライメントマージンは、定電圧電極２２と、この定電圧電極２２に隣接するソース電極１８との距離Ｍ（図１（ｃ）参照）に相当し、この距離Ｍは、例えば１〜５０μｍに設定することができる。この結果、上側基板１１０については、パターンレイアウトのルールが緩和される。更に、本実施形態の不揮発性メモリによれば、上述した従来の強誘電体メモリ（図９（ｂ）参照）とは異なり、記録層３４を有する上側基板１１０に素子分離領域を形成する必要はない。したがって、上側基板１１０については、下側基板１００との貼り合わせ後も含めて微細加工工程が不要になる。したがって、従来の不揮発性メモリに比べて製造が容易になり、高集積度の不揮発性メモリを低コストで得ることができる。
本実施形態の不揮発性メモリは、図１１に示すように、定電圧電極２２に隣接する補助電極２２ａを、定電圧電極２２と同一の層に形成してもよい。尚、図１１において図１（ｃ）と同様の構成部分に同一の符号を付している。
この構成によれば、下側基板１００と上側基板１１０とのアライメントがずれて、図１１に示すように、記録層３４が定電圧電極２２を覆うことにより定電圧電極２２が記録層３４に接合された場合でも、定電圧電極２２と補助電極２２ａとの間に通電することにより、記録層３４における通電領域を結晶状態にして低抵抗化することができるので、定電圧電極２２を図１（ｃ）に示す構成と同様に機能させることができる。したがって、下側基板１００と上側基板１１０とのアライメントをより容易化することができると共に、アライメントマージン（図１（ｃ）の距離Ｍ）を小さくして小型化を図ることができる。図１１に示す構成は、補助電極２２ａは記録層３４に覆われていないが、定電圧電極２２及び補助電極２２ａの双方が記録層３４により覆われていても（後述する図８参照）、特に問題はない。
このような構成においては、記録層３４における通電領域が後にレーザ光が照射される等して高抵抗化すると、定電圧電極２２の機能が阻害されるおそれがある。したがって、上側基板１１０に透明度の低い材料を用いるなどにより、記録層３４の通電領域の上方を遮光することが好ましい。
図５は、図１（ｃ）に示す不揮発性メモリの等価回路図であり、図５（ａ）が単一のセルを示し、図５（ｂ）がマトリクス状に配置された状態を示している。１つのセルは、スイッチング素子４と、記録層３４とを備えている。スイッチング素子４のゲート電極８はワード線となっており、ドレイン部１０ｂはビット線２０に接続されている。また、スイッチング素子４のソース部１０ａは、記録層３４の一方側に接続され、記録層３４の他方側が定電圧電極２２に接続される。定電圧電極２２は、通常は接地線であるが、記録層３４への通電時において一定電圧に保持されれば、必ずしも接地の必要はない。この定電圧電極２２は、上述した従来の強誘電体メモリにおけるプレート線ＰＬ（図１０参照）のように読み出し時や書き込み時に電圧が印加されるものではなく、プレート線ＰＬとは作用が異なる。
本実施形態における記録層３４の材料であるカルコゲナイド化合物は、結晶状態で電気抵抗が低い一方、非結晶状態では電気抵抗が高くなり、その変化は１〜３桁程度である。したがって、相変化材料を用いた従来の不揮発性メモリと同様に、結晶状態と非結晶状態とをそれぞれ「０」，「１」（又は「１」，「０」）のデータに割り当てることにより、データの書き込み、読み出しを行うことができる。
データを読み出す場合には、図５（ｂ）において、ビット線２０とゲート電極（ワード線）８とに所定の電圧を印加することにより、ビット線２０からスイッチング素子４及び記録層３４を介して定電圧電極２２に電流が流れる。この電流の大きさは、記録層３４の抵抗値によって変化するため、電流値に基づいて記録層３４のメモリ内容を読み出すことができる。
一方、データを書き込む場合には、記録層３４の結晶状態が変化するように、ビット線２０とゲート電極（ワード線）８とに適当な電圧を印加する。結晶状態（低抵抗状態）から非結晶状態（高抵抗状態）に変化させる場合には、記録層３４の一部が結晶化温度（例えば６００℃）よりも高くなるような電流を記録層３４に流した後、通電を急に遮断する。これに対し、非結晶状態（高抵抗状態）から結晶状態（低抵抗状態）に変化させる場合には、記録層３４の結晶化温度を超えない程度の電流を記録層３４に流し、結晶化する。記録層３４は、一般に２００℃以下の温度範囲では抵抗状態が変化しないので、不揮発性メモリとして機能する。
記録層３４を構成する相変化材料は、一般に、結晶状態から非結晶状態に変化することにより体積が数％〜１０％程度大きくなるが、本実施形態の構成によれば、適度な弾力性を有する上側基板１１０によって相変化材料の膨張及び収縮を緩和することができるので、下側基板１００と上側基板１１０との接合部における断線を防止することができる。
本実施形態の不揮発性メモリは、上述したように、データの読み出し及び書き込みを電気的に行う以外に、レーザ光などを用いて光学的に行うこともできる。データを読み出す場合には、図６に示すように、所望のメモリセルに対応する記録層３４に入射レーザ光Ｉｂを照射し、反射レーザ光Ｒｂの強度又は偏光度を測定する。記録層３４は、結晶状態か非結晶状態かで偏光度が異なるため、この偏光度の差に基づいて、メモリ内容を読み出すことができる。入射レーザ光Ｉｂを効率良く透過させるためには、上側基板１１０の材料に透明度の高いものを使用すると共に、導電膜３２の厚みを薄くすることが好ましく、具体的には、導電膜３２の厚みを３〜１０ｎｍにすることが好ましい。このように、各メモリセルの重み係数などを光学的に読み取り可能に構成することで、電気的な読み取りに比べて回路規模を抑制することができ、例えばニューラルネットワークの構築に有効である。尚、これとは逆にデータの光学的な読み取り及び書き込みを防止する必要がある場合には、上側基板１１０の透明度を低くしたり、導電膜３２の厚みを１０ｎｍより大きくすることが好ましい。
また、データを書き込む場合には、公知のＤＶＤディスクメディアに対する書き込みと同様の方法で行うことができる。すなわち、図６に示すように、所望のメモリセルに対応する記録層３４に高強度のレーザ光Ｌｂを照射した後、急に照射を停止することにより、記録層３４を非結晶状態にすることができる一方、記録層３４が融解しない程度の強度が比較的低いレーザ光Ｌｂを照射することにより、記録層３４を結晶状態にすることができる。この場合も、導電膜３２の厚みを３〜１０ｎｍに設定することで、レーザ光Ｌｂを効率よく透過させることができると共に、導電膜３２を介した伝熱を抑制して隣接したメモリセルへの熱的干渉を防止することができる。レーザ光Ｌｂの波長は、メモリセルのサイズが小さいほど短波長であることが好ましい。例えば、レーザ光Ｌｂの波長が６００〜７００ｎｍ程度の場合、ソース電極１８のサイズは、０．２μｍ角程度まで微細化可能である。このように、光学的に書き込み可能に構成することで、電気的な書き込み回路が不要になり、重み係数を後から変更して最適化することが可能なニューラルネットワークを、容易、低コストに製造することができる。
本実施形態の不揮発性メモリは、スイッチング素子４として、ｎチャネル型のＭＯＳＦＥＴを使用しているが、下側基板１００にｎウェル領域を形成する等して、ｐチャネル型のＭＯＳＦＥＴを使用してもよい。或いは、その他のＦＥＴや、バイポーラ素子、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）などの３端子以上を有するトランジスタをスイッチング素子４として用いることができる。
また、メモリセルの構成についても本実施形態のものに限定されず、例えば、図７（ａ）に示すように、第１のｎ型スイッチング素子４１、第２のｎ型スイッチング素子４２、第１のｐ型スイッチング素子４３、第２のｐ型スイッチング素子４４、第３のｎ型スイッチング素子４５、第３のｎ型スイッチング素子４６を備えた６トランジスタのフリップフロップ回路により構成されたＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に、本発明を適用することができる。図７（ａ）において、符号８及び２０は、それぞれワード線及びビット線である。
この場合、下側基板１００に第１の記録層４７及び第２の記録層４８を設け、第１の記録層４７及び第２の記録層４８の一方端を、それぞれ第１のｎ型スイッチング素子４１及び第２のｎ型スイッチング素子４２のソース部に接続し、第１の記録層４７及び第２の記録層４８の他方端を定電圧電極２２に接続することにより、本実施形態と同様の方法で製造することができる。この構成においては、電源線４９への電源投入時に生じる第１の記録層４７及び第２の記録層４８の抵抗差によって、ノードＡ及びノードＢの電圧が決定されるので、これに基づいてメモリ内容を読み出すことができる。第１の記録層４７及び第２の記録層４８の一方端は、図７（ｂ）に示すように、第１のｐ型トランジスタ４３及び第２のｐ型トランジスタ４４のソース部に接続してもよい。なお、図７においては、各スイッチング素子４１〜４４がマトリクス状に配置された複数のスイッチング素子を形成している。
また、本実施形態においては、上側基板１１０における導電膜３２の露出部３２ａを形成し、この露出部３２ａに下側基板１００の定電圧電極２２を接合するようにしているが、図８に示すように、導電膜３２の全面に記録層３４を形成し、導電膜３２が露出しない構成にすることもできる。この場合、下側基板１１０には、定電圧電極２２に隣接する補助電極２２ａを、定電圧電極２２と同一の層に形成することにより、下側基板１００と上側基板１１０とを貼り合わせた際に、定電圧電極２２及び補助電極２２ａが記録層３４に接合される。尚、図８において図１（ｃ）と同様の構成部分に同一の符号を付している。
このように構成された不揮発性メモリは、予め定電圧電極２２と補助電極２２ａとの間に通電し、記録層３４における通電領域を結晶状態にして低抵抗化することにより、定電圧電極２２を図１（ｃ）に示す構成と同様に機能させることができる。このように不揮発性メモリを構成することで、アライメントマージンが不要になり、更なる小型化が図れると共に、製造が容易であるという利点を有する。この構成においても、図１１に示す構成と同様に、記録層３４の通電領域の上方を遮光することが好ましい。
【産業上の利用可能性】  以上のように、本発明によれば、高集積度を低コストで実現することができる不揮発性メモリ及びその製造方法を提供することができる。
【図１】
2004100266.tif 000003
【図２】
2004100266.tif 000004
【図３】
2004100266.tif 000005
【図４】
2004100266.tif 000006
【図５】
2004100266.tif 000007
【図６】
2004100266.tif 000008
【図７】
2004100266.tif 000009
【図８】
2004100266.tif 000010
【図９】
2004100266.tif 000011
【図１０】
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【図１１】
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【手続補正書】
【提出日】平成17年6月29日(2005.6.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の基板と第２の基板とを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、
複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、
前記第１の基板は、第２の電極をさらに備え、
前記第２の電極は、前記導電膜と電気的に接続され、前記記録層への通電時に一定電圧に保持される不揮発性メモリ。
【請求項２】
前記第１の電極及び第２の電極は、前記第１の基板上における同一の層に形成されている請求項１に記載の不揮発性メモリ。
【請求項３】
前記記録層が素子分離領域を有しない、請求項１に記載の不揮発メモリ。
【請求項４】
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第２の電極は、前記露出部に接合されている請求項１に記載の不揮発性メモリ。
【請求項５】
前記第２の電極と、該第２の電極に隣接する前記第１の電極との距離が、１μｍ以上５０μｍ以下である請求項４に記載の不揮発性メモリ。
【請求項６】
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第１の基板は、前記第２の電極に隣接して配置された補助電極を更に備え、
前記第２の電極が、前記記録層により覆われている請求項１に記載の不揮発性メモリ。
【請求項７】
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されている請求項６に記載の不揮発性メモリ。
【請求項８】
前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化されている請求項６に記載の不揮発性メモリ。
【請求項９】
前記補助電極が、前記記録層により覆われている請求項８に記載の不揮発性メモリ。
【請求項１０】
前記第２の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項８に記載の不揮発性メモリ。
【請求項１１】
前記第１の基板は、前記第２の電極に隣接して配置された補助電極を更に備え、
前記導電膜の全面に前記記録層が形成されており、
前記第２の電極は、前記記録層により覆われている請求項１に記載の不揮発性メモリ。
【請求項１２】
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されている請求項１１に記載の不揮発性メモリ。
【請求項１３】
前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化されている請求項１１に記載の不揮発性メモリ。
【請求項１４】
前記第２の電極と補助電極との間の部分の前記記録層が遮光されている請求項１３に記載の不揮発性メモリ。
【請求項１５】
前記スイッチング素子は、前記第１の基板内に形成されたソース領域及びドレイン領域と、前記第１の基板上に形成されたゲート電極とを備えており、
前記第１の電極は、前記ソース領域に接続されている請求項１に記載の不揮発性メモリ。
【請求項１６】
前記第１の基板は、ｐ型半導体基板であり、
前記ソース領域及びドレイン領域は、ｎ型拡散層であり、
前記第２の電極は、接地用の電極である請求項１５に記載の不揮発性メモリ。
【請求項１７】
前記ゲート電極は、前記第１の基板上にゲート絶縁膜を介して形成されている請求項１５に記載の不揮発性メモリ。
【請求項１８】
少なくとも前記第１の電極と前記記録層との間に接着層が介在されている請求項１に記載の不揮発性メモリ。
【請求項１９】
前記第１の電極と前記記録層との界面の一部に、絶縁層が介在されている請求項１に記載の不揮発性メモリ。
【請求項２０】
前記記録層は、抵抗値が異なる２以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料からなる請求項１に記載の不揮発性メモリ。
【請求項２１】
前記相変化材料は、カルコゲナイド系材料を含む請求項２０に記載の不揮発性メモリ。
【請求項２２】
前記導電膜の厚みは、３ｎｍ以上１０ｎｍ以下である請求項１に記載の不揮発性メモリ。
【請求項２３】
第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、
前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極をさらに有し、
前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極を前記導電膜又は前記記録層と電気的に接続する第２の電極接続ステップとが同時に行なわれる、不揮発性メモリの製造方法。
【請求項２４】
前記第１の電極及び第２の電極は、前記第１の基板上における同一の層に形成されている請求項２３に記載の不揮発性メモリの製造方法。
【請求項２５】
前記記録層に素子分離領域を形成する工程を有しない、請求項２３に記載の不揮発メモリの製造方法。
【請求項２６】
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第２の電極接続ステップでは、前記第２の電極を前記露出部に接合する請求項２３に記載の不揮発性メモリの製造方法。
【請求項２７】
前記第２の電極と、該第２の電極に隣接する前記第１の電極との距離が、１μｍ以上５０μｍ以下である請求項２６に記載の不揮発性メモリの製造方法。
【請求項２８】
前記第１の基板は、前記第２の電極に隣接して配置された補助電極を更に備え、
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第２の電極接続ステップは、前記第２の電極を、前記露出部又は前記記録層に接合する請求項２３に記載の不揮発性メモリの製造方法。
【請求項２９】
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されている請求項２８に記載の不揮発性メモリの製造方法。
【請求項３０】
前記第２の電極接続ステップの後、前記第２の電極と補助電極との間を通電する通電ステップを備えることにより、前記第２の電極が前記記録層に接合されている場合に、前記第２の電極と補助電極との間の部分の前記記録層を低抵抗化する請求項２８に記載の不揮発性メモリの製造方法。
【請求項３１】
前記第２の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項３０に記載の不揮発性メモリの製造方法。
【請求項３２】
前記第１の基板は、前記第２の電極に隣接して配置された補助電極を更に備え、
前記第２の電極接続ステップでは、前記第２の電極を前記記録層に接合する請求項２３に記載の不揮発性メモリの製造方法。
【請求項３３】
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されている請求項３２に記載の不揮発性メモリの製造方法。
【請求項３４】
前記第２の電極接続ステップの後、前記第２の電極と補助電極との間を通電する通電ステップを備えることにより、前記第２の電極と補助電極との間の部分の前記記録層を低抵抗化する請求項３２に記載の不揮発性メモリの製造方法。
【請求項３５】
前記第２の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項３４に記載の不揮発性メモリの製造方法。
【請求項３６】
前記スイッチング素子は、前記第１の基板内に形成されたソース領域及びドレイン領域と、前記第１の基板上に形成されたゲート電極とを備えており、
前記第１の電極は、前記ソース領域に接続されている請求項２３に記載の不揮発性メモリの製造方法。
【請求項３７】
前記第１の基板は、ｐ型半導体基板であり、
前記ソース領域及びドレイン領域は、ｎ型拡散層であり、
前記第２の電極は、接地用の電極である請求項３６に記載の不揮発性メモリの製造方法。
【請求項３８】
前記ゲート電極は、前記第１の基板上にゲート絶縁膜を介して形成されている請求項３６に記載の不揮発性メモリの製造方法。
【請求項３９】
前記アライメントステップの前に、前記第１の電極と前記記録層との間に接着層を介在させるステップを含む請求項２３に記載の不揮発性メモリの製造方法。
【請求項４０】
前記アライメントステップの前に、前記第１の電極と前記記録層との界面の一部に絶縁層を介在させるステップを含む請求項２３に記載の不揮発性メモリの製造方法。
【請求項４１】
前記記録層は、抵抗値が異なる２以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料からなる請求項２３に記載の不揮発性メモリの製造方法。
【請求項４２】
前記相変化材料は、カルコゲナイド系材料を含む請求項４１に記載の不揮発性メモリの製造方法。
【請求項４３】
前記導電膜の厚みは、３ｎｍ以上１０ｎｍ以下である請求項２３に記載の不揮発性メモリの製造方法。
【請求項４４】
前記アライメントステップは、少なくとも前記第１の電極と記録層との接続部を加熱するステップを含む請求項２３に記載の不揮発性メモリの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリおよびその製造方法に関し、より詳しくは、通電による抵抗値の変化を制御してデータの記録（書き込み）や消去を行うことができる不揮発性メモリおよびその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性メモリとして、強誘電体メモリが知られている。例えば、特開平８−２２７９８０号公報（特に図９）には、ＤＲＡＭ（Dynamic Random Access read write Memory）のキャパシタ絶縁膜に強誘電体材料を用いた構成が開示されており、キャパシタを形成した基板と、スイッチング素子を形成した基板とを貼り合わせて一体化することにより、製造される。
【０００３】
具体的には、本明細書に添付の図９（ａ）に示すように、シリコン基板６１上にトランジスタＴｒを形成し、ｎ−型領域６２に接続された窒化チタン膜６３が表面に露出した第１の基板Ｓ１を形成する。
【０００４】
また、同じく図９（ａ）に示すように、単結晶ＮｂドープＳＴＯ（ＳｒＴｉＯ3）基板６４上にＢＳＴＯ（Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3）膜６５を形成し、このＢＳＴＯ膜６５上に白金膜６６を形成することにより、キャパシタＣを形成した第２の基板Ｓ２を形成する。
【０００５】
こうして得られた第１の基板Ｓ１と第２の基板Ｓ２とを貼り合わせ、所定の厚さまで薄膜化した後、図９（ｂ）に示すように、素子分離領域６７を形成して、ＤＲＡＭのメモリセルを形成する。この素子分離領域６７は、第１の基板Ｓ１において隣接する各トランジスタＴｒの間を分離する第１の素子分離領域６７ａと、第２の基板Ｓ２において隣接する各キャパシタＣの間を分離する第２の素子分離領域６７ｂとから構成される。
【０００６】
このようなメモリセルがマトリクス状に複数配置された等価回路は、図１０によって表される。図１０に示すように、各スイッチング素子Ｔｒのゲートは、ワード線ＷＬに接続され、各スイッチング素子Ｔｒのドレインは、ビット線ＢＬに接続される。また、各スイッチング素子Ｔｒのソースは、キャパシタＣの一方電極が接続され、キャパシタＣの他方電極がプレート線ＰＬに接続される。各メモリセルへの書き込みは、ワード線ＷＬがオンの状態でビット線ＢＬ又はプレート線ＰＬに電圧を印加することにより行われ、キャパシタＣへの電圧印加時に強誘電体の分極が反転するか否かを検出することにより、読み出しを行うことができる。
【０００７】
上述した従来の半導体メモリの製造方法によれば、スイッチング素子Ｔｒを形成した第１の基板Ｓ１と、キャパシタＣを形成した第２の基板Ｓ２との貼り合わせ精度を緩和することができる。ところが、図９（ａ）に示すような強誘電体メモリの構成においては、スイッチング素子Ｔｒを備える第１の基板Ｓ１に第１の素子分離領域６７ａを形成することに加えて、強誘電体のキャパシタＣを備える第２の基板Ｓ２にも第２の素子分離領域６７ｂを形成しなければならない。このため、従来においては、図９（ｂ）に示すように、第１の基板Ｓ１及び第２の基板Ｓ２を貼り合わせた後に素子分離領域６７を形成し、第１の素子分離領域６７ａと第２の素子分離領域６７ｂとを同時に形成するようにしている。ところが、このような製造方法によっても、第２の基板Ｓ２に対してフォトリソグラフィを用いた煩雑な微細加工工程が必要になる。この問題は、集積度が高まるにつれてより顕著になっていた。
【０００８】
また、上述した従来の半導体メモリの製造方法は、図１０に示すプレート線ＰＬからキャパシタＣへの印加電圧を制御可能に構成する必要があるが、このための構成が具体的に示されておらず、製造容易の観点から更に検討の余地があった。
【０００９】
不揮発性メモリとしては、強誘電体メモリの他に、結晶状態によってバルクの抵抗値が変化する特性を利用したメモリ（いわゆる相変化メモリ）が知られており、例えば、特開平１１−２０４７４２号公報や米国特許第６３１４０１４号公報などに開示されているが、これらの公報はいずれも上記課題に対する解決手段を示唆していない。
【発明の開示】
【課題を解決するための手段】
【００１０】
本発明は、高集積度を低コストで実現することができる不揮発性メモリ及びその製造方法の提供を目的とする。
【００１１】
本発明の前記目的は、第１の基板と第２の基板とを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、前記第１の基板は、第２の電極をさらに備え、前記第２の電極は、前記導電膜と電気的に接続され、前記記録層への通電時に一定電圧に保持される不揮発性メモリにより達成される。
【００１２】
また、本発明の前記目的は、第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極をさらに有し、前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極を前記導電膜又は前記記録層と電気的に接続する第２の電極接続ステップとが同時に行なわれる、不揮発性メモリの製造方法により達成される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。図１は、本発明の一実施形態に係る不揮発性メモリの製造方法を説明するための工程断面図である。
【００１４】
まず、図１（ａ）に示すように、ｐ型の半導体基板である下側基板１００内に、ＳＴＩ（Shallow Trench Isolation）技術などを用いて素子分離領域２を形成した後、通常のシリコン半導体製造プロセスにより、ｎ型のトランジスタからなるスイッチング素子４を複数形成する。スイッチング素子４は、下側基板１００上にゲート絶縁膜６を介して形成されたゲート電極８と、下側基板１００内でゲート絶縁膜６の両側に形成された、いずれもｎ型拡散層からなるソース領域１０ａ及びドレイン領域１０ｂとを備えている。
【００１５】
ついで、下側基板１００上に、スイッチング素子４を覆うように層間絶縁膜１２ａを形成し、この層間絶縁膜１２ａにソース領域１０ａ及びドレイン領域１０ｂへ延びる複数のコンタクトホールを形成した後、タングステンなどの金属材料を選択ＣＶＤ（Chemical Vapor Deposition）等により各コンタクトホールに埋め込んで、プラグ１４ａを形成する。次に、スパッタリング法などにより層間絶縁膜１２ａ上に金属層を堆積した後、フォトリソグラフィ工程によりパターニングを行い、プラグ１４ａに接続された金属配線１６ａを形成する。この後、層間絶縁膜１２ａ上の全面に金属配線１６ａを覆うように層間絶縁膜１２ｂを形成し、金属配線１６ａに延びるようにコンタクトホールを形成した後、上記と同様にして、プラグ１４ｂおよびこれに接続された金属配線１６ｂを形成する。このような手順を繰り返しながら、コンタクトホールの形成を選択的に行うことにより、ソース領域１０ａ及びドレイン領域１０ｂにそれぞれ接続された金属配線の高さ位置が異なる多層配線構造を形成する。すなわち、層間絶縁膜１２ｂ上に更に層間絶縁膜１２ｃ、プラグ１４ｃおよび金属配線１６ｃを形成し、層間絶縁膜１２ｃの表面に露出する金属配線１６ｃが、ソース電極（第１の電極）１８としてスイッチング素子４のソース領域１０ａに接続される一方、層間絶縁膜１２ｂ上に形成された金属配線１６ｂのうちプラグ１４ｃと接続されないものが、ビット線２０としてスイッチング素子４のドレイン領域１０ｂに接続されるように構成する。
【００１６】
また、層間絶縁膜１２ｂ上に金属配線１６ｂを形成する工程において、ソース領域１０ａ及びドレイン領域１０ｂのいずれにも接続されない金属配線１６ｂを形成することにより、層間絶縁膜１２ｃ上に形成された金属配線１６ｃの１つを定電圧電極（第２の電極）２２とする。この定電圧電極２２は、ソース電極１８と同一の層に形成されており、一定電圧に保持される。こうして、スイッチング素子４、ソース電極１８及び定電圧電極２２を有する下側基板１００が得られる。
【００１７】
一方、上側基板１１０については、図１（ｂ）に示すように、表面に金属薄膜からなる導電膜３２をスパッタリング法などにより成膜し、フォトリソグラフィ工程によりパターニングした後、導電膜３２の表面に、相変化膜からなる記録層３４を同じくスパッタリング法などにより成膜し、パターニングすることにより形成される。記録層３４は、全てのメモリセルを被覆する大きさであり、導電膜３２は記録層３４よりも大きな面積に形成されている。これによって、導電膜３２の一部が、記録層３４により覆われない露出部分３２ａとなっている。
【００１８】
上側基板１１０は、例えばポリカーボネート（ＰＣ）や、ポリエチレンテレフタレート（ＰＥＴ）等のように耐熱性の高い有機材料を好ましく用いることができるが、適当な弾力性を有するものであれば無機材料を用いることも可能である。例えば、薄層化したシリコン基板、セラミックス基板、ＦＲＰ基板などを上側基板１１０として用いることができる。導電膜３２は、Ｗ、Ｐｔ、Ｐｄなどのように拡散が生じにくい金属が好ましい。
【００１９】
記録層３４の材料としては、抵抗値が異なる２以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料を好ましく用いることができ、本実施形態においてはＧｅ、Ｓｂ、Ｔｅを主成分とするカルコゲナイド化合物であるＧｅＳｂＴｅを使用している。但し、これらとＡｇ、Ｉｎ等を加えたものの組合せで構成されるカルコゲナイド系材料、例えばＡｇＩｎＳｂＴｅ、ＡｇＩｎＳｂＧｅＴｅ、ＧｅＩｎＳｂＴｅ等を用いることもでき、これらの元素やその比率を調整することで記録層３４の融点を制御することができる。例えば、ＧｅＳｂＴｅ化合物を用いる場合、図２に示すように、相図中でSb2Te3とGeTeとの間に位置する化合物が望ましく、例えば、図中の（225）すなわちGe2Sb2Te5等が代表的に用いられる。
【００２０】
記録層３４の材料としては、カルコゲナイド系材料以外に、（R1-X，AX）MnO3  （ここで  R：希土類，A：アルカリ土類，0<x<1）で表されるものを挙げることができる。希土類RとしてはPr，Gd，La、アルカリ土類AとしてはCa，Ba，Sr等を用いることができる。この中でも、特に（Pr0.7，Ca0.3）MnO3や、（Gd1-X，BaX）MnO3, （La1-X，SrX）MnO3等を用いると、特性の良い素子が得られる。さらに、（R1-X，AX）MnO3におけるMnをCoに置き換えた（R1-X，AX）CoO3も使用することができる。
【００２１】
次に、下側基板１００及び上側基板１１０を、図１（ｃ）に示すように、位置合わせして接合する。すなわち、複数のソース電極１８が記録層３４に一体的に接合されると同時に、定電圧電極２２が導電膜３２の露出部分３２ａに接合されるようにアライメントを行い、互いに貼り合わせることにより、不揮発性メモリが完成する。
【００２２】
下側基板１００と上側基板１１０との貼り合わせにおいては、適当な熱処理を施すことにより、ソース電極１８と記録層３４との接合や、定電圧電極２２と導電膜３２との接合を強固にすることができる。熱処理の具体的な方法としては、電気炉やホットプレートを用いる他、ランプアニーラを短時間用いる方法を例示することができる。さらに、下側基板１００の主面側（スイッチング素子４が形成された側）からミリ波やマイクロ波を照射して、反対側からの放出を遮ることにより、熱処理を行ってもよい。この方法によれば、最初にソース電極１８や定電圧電極２２が加熱されるので、ソース電極１８と記録層３４との接合部や定電圧電極２２と導電膜３２との接合部を選択的に加熱することができ、強固な接合を得ることができる。加熱箇所は、必ずしも上記接合部である必要はなく、例えば、ミリ波やマイクロ波を上述とは反対方向に照射したりホットプレートを用いる等して下側基板１００を最初に加熱した場合でも、金属で形成されたソース電極１８や定電圧電極２２に効率良く伝熱されるため、やはり下側基板１００と上側基板１１０との強固な接合を得ることができる。
【００２３】
また、下側基板１００と上側基板１１０との接合強度を高める方法として、上述した熱処理以外に、接合部に接着層を介在させるようにしてもよい。すなわち、図３に示すように、ソース電極１８及び定電圧電極２２の上面に接着層３６を形成した後に下側基板１００と上側基板１１０とを貼り合わせ、ソース電極１８と記録層３４との間、及び、定電圧電極２２と導電膜３２との間を、接着層３６を介して接合することができる。接着層３６の厚みが薄い場合（例えば、１０ｎｍ以下）には、ソース電極１８や定電圧電極２２の上面だけでなく、下側基板１００上の全面に接着層３６を形成してもよい。図３において、図１（ｃ）に示す構成と同様の構成部分には同一の符号を付している。
【００２４】
接着層３６の材料としては、Ｓｎ、Ｉｎ、Ｐｂなどの低融点金属の他、Ｇｅや導電体ポリマーなどを好ましく用いることができる。導電体ポリマーは、主面方向に高抵抗である一方、主面と垂直方向に低抵抗である抵抗異方性を有することが好ましく、この場合、下側基板１００側に接着層３６を形成する代わりに、記録層３４の表面に接着層３６を形成してもよい。或いは、接着層３６として、Ｇｅ、Ｓｂ、Ｔｅなどで構成される低融点相変化材料を用いることもできる。この場合、接着層３６の形成時に適当なマスクを施して、定電圧電極２２の上面には接着層３６が形成されないようにすることが好ましい。
【００２５】
また、ソース電極１８と記録層３４との接合面積を減少させるために、ソース電極１８又は記録層３４の表面に、直径が１００ｎｍ以下の金属微粒子を形成したり、イオン照射などにより微細な凹凸を形成してもよい。これによって、記録層３４への通電時における電流密度を高めることができ、メモリの省電力化を図ることができる。
【００２６】
ソース電極１８と記録層３４との接合面積を減少させる方法として、図４に示すように、ソース電極１８の上面に絶縁層３８をパターニングした後に、下側基板１００と上側基板１１０とを貼り合わせるようにしてもよい。図４において、図１（ｃ）に示す構成と同様の構成部分には同一の符号を付している。
【００２７】
この構成によれば、ソース電極１８と記録層３４との界面の一部（すなわち、ソース電極１８の上面）に絶縁層３８が介在されるため、ソース電極１８は側壁のみが記録層３４と接合されることになり、図１（ｃ）に示す構成に比べて接合面積を小さくすることができる。この結果、メモリの省電力動作が可能になる。また、絶縁層３８の形成に加えて、上述したように、接合部に金属微粒子を介在させたり凹凸部を形成することで、更なる省電力化を図ることができる。尚、図４においては、定電圧電極２２の上面にも絶縁層３８が形成されているが、これを別工程で除去するようにしてもよい。
【００２８】
本実施形態に係る不揮発性メモリによれば、下側基板１００は、従来と同様に素子分離領域を必要とするが、通常のシリコン半導体製造プロセスにおける一般的な工程で製造可能であり、特に工程の追加を必要としない。これに対し、上側基板１１０については煩雑な微細加工工程が不要になるので、全体として製造の容易化を図ることができる。
【００２９】
すなわち、上側基板１１０に形成された記録層３４が、各ソース電極１８と接合されるように、メモリ領域の全体を覆う大きさに形成されており、一般には１００μｍ以上のパターン幅で形成することができる。また、同じく下側基板１００における導電膜３２の露出部は、任意の位置に形成することができ、例えば、メモリ領域の外周部に形成して十分な領域を確保することで、下側基板１００と上側基板１１０とのアライメントマージンを大きくすることができる。アライメントマージンは、定電圧電極２２と、この定電圧電極２２に隣接するソース電極１８との距離Ｍ（図１（ｃ）参照）に相当し、この距離Ｍは、例えば１〜５０μｍに設定することができる。この結果、上側基板１１０については、パターンレイアウトのルールが緩和される。更に、本実施形態の不揮発性メモリによれば、上述した従来の強誘電体メモリ（図９（ｂ）参照）とは異なり、記録層３４を有する上側基板１１０に素子分離領域を形成する必要はない。したがって、上側基板１１０については、下側基板１００との貼り合わせ後も含めて微細加工工程が不要になる。したがって、従来の不揮発性メモリに比べて製造が容易になり、高集積度の不揮発性メモリを低コストで得ることができる。
【００３０】
本実施形態の不揮発性メモリは、図１１に示すように、定電圧電極２２に隣接する補助電極２２ａを、定電圧電極２２と同一の層に形成してもよい。尚、図１１において図１（ｃ）と同様の構成部分に同一の符号を付している。
【００３１】
この構成によれば、下側基板１００と上側基板１１０とのアライメントがずれて、図１１に示すように、記録層３４が定電圧電極２２を覆うことにより定電圧電極２２が記録層３４に接合された場合でも、定電圧電極２２と補助電極２２ａとの間に通電することにより、記録層３４における通電領域を結晶状態にして低抵抗化することができるので、定電圧電極２２を図１（ｃ）に示す構成と同様に機能させることができる。したがって、下側基板１００と上側基板１１０とのアライメントをより容易化することができると共に、アライメントマージン（図１（ｃ）の距離Ｍ）を小さくして小型化を図ることができる。図１１に示す構成は、補助電極２２ａは記録層３４に覆われていないが、定電圧電極２２及び補助電極２２ａの双方が記録層３４により覆われていても（後述する図８参照）、特に問題はない。
【００３２】
このような構成においては、記録層３４における通電領域が後にレーザ光が照射される等して高抵抗化すると、定電圧電極２２の機能が阻害されるおそれがある。したがって、上側基板１１０に透明度の低い材料を用いるなどにより、記録層３４の通電領域の上方を遮光することが好ましい。
【００３３】
図５は、図１（ｃ）に示す不揮発性メモリの等価回路図であり、図５（ａ）が単一のセルを示し、図５（ｂ）がマトリクス状に配置された状態を示している。１つのセルは、スイッチング素子４と、記録層３４とを備えている。スイッチング素子４のゲート電極８はワード線となっており、ドレイン部１０ｂはビット線２０に接続されている。また、スイッチング素子４のソース部１０ａは、記録層３４の一方側に接続され、記録層３４の他方側が定電圧電極２２に接続される。定電圧電極２２は、通常は接地線であるが、記録層３４への通電時において一定電圧に保持されれば、必ずしも接地の必要はない。この定電圧電極２２は、上述した従来の強誘電体メモリにおけるプレート線ＰＬ（図１０参照）のように読み出し時や書き込み時に電圧が印加されるものではなく、プレート線ＰＬとは作用が異なる。
【００３４】
本実施形態における記録層３４の材料であるカルコゲナイド化合物は、結晶状態で電気抵抗が低い一方、非結晶状態では電気抵抗が高くなり、その変化は１〜３桁程度である。したがって、相変化材料を用いた従来の不揮発性メモリと同様に、結晶状態と非結晶状態とをそれぞれ「０」，「１」（又は「１」，「０」）のデータに割り当てることにより、データの書き込み、読み出しを行うことができる。
【００３５】
データを読み出す場合には、図５（ｂ）において、ビット線２０とゲート電極（ワード線）８とに所定の電圧を印加することにより、ビット線２０からスイッチング素子４及び記録層３４を介して定電圧電極２２に電流が流れる。この電流の大きさは、記録層３４の抵抗値によって変化するため、電流値に基づいて記録層３４のメモリ内容を読み出すことができる。
【００３６】
一方、データを書き込む場合には、記録層３４の結晶状態が変化するように、ビット線２０とゲート電極（ワード線）８とに適当な電圧を印加する。結晶状態（低抵抗状態）から非結晶状態（高抵抗状態）に変化させる場合には、記録層３４の一部が結晶化温度（例えば６００℃）よりも高くなるような電流を記録層３４に流した後、通電を急に遮断する。これに対し、非結晶状態（高抵抗状態）から結晶状態（低抵抗状態）に変化させる場合には、記録層３４の結晶化温度を超えない程度の電流を記録層３４に流し、結晶化する。記録層３４は、一般に２００℃以下の温度範囲では抵抗状態が変化しないので、不揮発性メモリとして機能する。
【００３７】
記録層３４を構成する相変化材料は、一般に、結晶状態から非結晶状態に変化することにより体積が数％〜１０％程度大きくなるが、本実施形態の構成によれば、適度な弾力性を有する上側基板１１０によって相変化材料の膨張及び収縮を緩和することができるので、下側基板１００と上側基板１１０との接合部における断線を防止することができる。
【００３８】
本実施形態の不揮発性メモリは、上述したように、データの読み出し及び書き込みを電気的に行う以外に、レーザ光などを用いて光学的に行うこともできる。データを読み出す場合には、図６に示すように、所望のメモリセルに対応する記録層３４に入射レーザ光Ｉｂを照射し、反射レーザ光Ｒｂの強度又は偏光度を測定する。記録層３４は、結晶状態か非結晶状態かで偏光度が異なるため、この偏光度の差に基づいて、メモリ内容を読み出すことができる。入射レーザ光Ｉｂを効率良く透過させるためには、上側基板１１０の材料に透明度の高いものを使用すると共に、導電膜３２の厚みを薄くすることが好ましく、具体的には、導電膜３２の厚みを３〜１０ｎｍにすることが好ましい。このように、各メモリセルの重み係数などを光学的に読み取り可能に構成することで、電気的な読み取りに比べて回路規模を抑制することができ、例えばニューラルネットワークの構築に有効である。尚、これとは逆にデータの光学的な読み取り及び書き込みを防止する必要がある場合には、上側基板１１０の透明度を低くしたり、導電膜３２の厚みを１０ｎｍより大きくすることが好ましい。
【００３９】
また、データを書き込む場合には、公知のＤＶＤディスクメディアに対する書き込みと同様の方法で行うことができる。すなわち、図６に示すように、所望のメモリセルに対応する記録層３４に高強度のレーザ光Ｌｂを照射した後、急に照射を停止することにより、記録層３４を非結晶状態にすることができる一方、記録層３４が融解しない程度の強度が比較的低いレーザ光Ｌｂを照射することにより、記録層３４を結晶状態にすることができる。この場合も、導電膜３２の厚みを３〜１０ｎｍに設定することで、レーザ光Ｌｂを効率よく透過させることができると共に、導電膜３２を介した伝熱を抑制して隣接したメモリセルへの熱的干渉を防止することができる。レーザ光Ｌｂの波長は、メモリセルのサイズが小さいほど短波長であることが好ましい。例えば、レーザ光Ｌｂの波長が６００〜７００ｎｍ程度の場合、ソース電極１８のサイズは、０．２μｍ角程度まで微細化可能である。このように、光学的に書き込み可能に構成することで、電気的な書き込み回路が不要になり、重み係数を後から変更して最適化することが可能なニューラルネットワークを、容易、低コストに製造することができる。
【００４０】
本実施形態の不揮発性メモリは、スイッチング素子４として、ｎチャネル型のＭＯＳＦＥＴを使用しているが、下側基板１００にｎウェル領域を形成する等して、ｐチャネル型のＭＯＳＦＥＴを使用してもよい。或いは、その他のＦＥＴや、バイポーラ素子、ＨＥＭＴ（High Electron Mobility Transistor）などの３端子以上を有するトランジスタをスイッチング素子４として用いることができる。
【００４１】
また、メモリセルの構成についても本実施形態のものに限定されず、例えば、図７（ａ）に示すように、第１のｎ型スイッチング素子４１、第２のｎ型スイッチング素子４２、第１のｐ型スイッチング素子４３、第２のｐ型スイッチング素子４４、第３のｎ型スイッチング素子４５、第３のｎ型スイッチング素子４６を備えた６トランジスタのフリップフロップ回路により構成されたＳＲＡＭ（Static Random Access Memory）に、本発明を適用することができる。図７（ａ）において、符号８及び２０は、それぞれワード線及びビット線である。
【００４２】
この場合、下側基板１００に第１の記録層４７及び第２の記録層４８を設け、第１の記録層４７及び第２の記録層４８の一方端を、それぞれ第１のｎ型スイッチング素子４１及び第２のｎ型スイッチング素子４２のソース部に接続し、第１の記録層４７及び第２の記録層４８の他方端を定電圧電極２２に接続することにより、本実施形態と同様の方法で製造することができる。この構成においては、電源線４９への電源投入時に生じる第１の記録層４７及び第２の記録層４８の抵抗差によって、ノードＡ及びノードＢの電圧が決定されるので、これに基づいてメモリ内容を読み出すことができる。第１の記録層４７及び第２の記録層４８の一方端は、図７（ｂ）に示すように、第１のｐ型トランジスタ４３及び第２のｐ型トランジスタ４４のソース部に接続してもよい。なお、図７においては、各スイッチング素子４１〜４４がマトリクス状に配置された複数のスイッチング素子を形成している。
【００４３】
また、本実施形態においては、上側基板１１０における導電膜３２の露出部３２ａを形成し、この露出部３２ａに下側基板１００の定電圧電極２２を接合するようにしているが、図８に示すように、導電膜３２の全面に記録層３４を形成し、導電膜３２が露出しない構成にすることもできる。この場合、下側基板１１０には、定電圧電極２２に隣接する補助電極２２ａを、定電圧電極２２と同一の層に形成することにより、下側基板１００と上側基板１１０とを貼り合わせた際に、定電圧電極２２及び補助電極２２ａが記録層３４に接合される。尚、図８において図１（ｃ）と同様の構成部分に同一の符号を付している。
【００４４】
このように構成された不揮発性メモリは、予め定電圧電極２２と補助電極２２ａとの間に通電し、記録層３４における通電領域を結晶状態にして低抵抗化することにより、定電圧電極２２を図１（ｃ）に示す構成と同様に機能させることができる。このように不揮発性メモリを構成することで、アライメントマージンが不要になり、更なる小型化が図れると共に、製造が容易であるという利点を有する。この構成においても、図１１に示す構成と同様に、記録層３４の通電領域の上方を遮光することが好ましい。
【産業上の利用可能性】
【００４５】
以上のように、本発明によれば、高集積度を低コストで実現することができる不揮発性メモリ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００４６】
【図１】図１（ａ）〜（ｃ）は、本発明の一実施形態に係る不揮発性メモリの製造方法を説明するための工程断面図である。
【図２】図２は、ＧｅＳｂＴｅ化合物の相図である。
【図３】図３は、図１（ｃ）に示す不揮発性メモリの変形例を示す概略断面図である。
【図４】図４は、図１（ｃ）に示す不揮発性メモリの他の変形例を示す概略断面図である。
【図５】図５（ａ）及び（ｂ）は、本発明の一実施形態に係る不揮発性メモリの回路図である。
【図６】図６は、本発明の一実施形態に係る不揮発性メモリの読み出し及び書き込み方法の一例を説明するための図である。
【図７】図７（ａ）及び（ｂ）は、本発明の他の実施形態に係る不揮発性メモリの回路図である。
【図８】図８は、図１（ｃ）に示す不揮発性メモリの変形例を示す概略断面図である。
【図９】図９（ａ）及び（ｂ）は、従来の不揮発性メモリの製造方法を説明するための工程断面図である。
【図１０】図１０は、従来の不揮発性メモリの回路図である。
【図１１】図１１は、図１（ｃ）に示す不揮発性メモリの変形例を示す概略断面図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004100266.tif 000014
【図２】
2004100266.tif 000015
【図３】
2004100266.tif 000016
【図４】
2004100266.tif 000017
【図５】
2004100266.tif 000018
【図６】
2004100266.tif 000019
【図７】
2004100266.tif 000020
【図８】
2004100266.tif 000021
【図９】
2004100266.tif 000022
【図１０】
2004100266.tif 000023
【図１１】
2004100266.tif 000024
【手続補正書】
【提出日】平成17年9月12日(2005.9.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の基板と第２の基板とを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、
複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、
前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極をさらに備え、
前記第１の電極及び第２の電極は、前記第１の基板上における同一の層に形成されており、
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第２の電極は、前記露出部に接合された不揮発性メモリ。
【請求項２】
第１の基板と第２の基板とを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、
複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極、及び、前記第２の電極に隣接して配置された補助電極を更に備え、
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されており、
前記第２の電極が、前記記録層により覆われると共に、前記補助電極は、前記露出部に接合されており、
前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化され、これによって、前記第２の電極が前記導電膜と電気的に接続可能に構成された不揮発性メモリ。
【請求項３】
第１の基板と第２の基板とを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、
複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、  
前記導電膜は、全面に前記記録層が形成されており、
前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極、及び、前記第２の電極に隣接して配置された補助電極を更に備え、
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されており、
前記第２の電極及び補助電極が、前記記録層により覆われており、
前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化され、これによって、前記第２の電極が前記導電膜と電気的に接続可能に構成された不揮発性メモリ。
【請求項４】
前記記録層が素子分離領域を有しない、請求項１から３のいずれかに記載の不揮発メモリ。
【請求項５】
前記第２の電極と、該第２の電極に隣接する前記第１の電極との距離が、１μｍ以上５０μｍ以下である請求項１に記載の不揮発性メモリ。
【請求項６】
前記第２の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項２又は３に記載の不揮発性メモリ。
【請求項７】
前記スイッチング素子は、前記第１の基板内に形成されたソース領域及びドレイン領域と、前記第１の基板上に形成されたゲート電極とを備えており、
前記第１の電極は、前記ソース領域に接続されている請求項１から３のいずれかに記載の不揮発性メモリ。
【請求項８】
前記第１の基板は、ｐ型半導体基板であり、
前記ソース領域及びドレイン領域は、ｎ型拡散層であり、
前記第２の電極は、接地用の電極である請求項７に記載の不揮発性メモリ。
【請求項９】
前記ゲート電極は、前記第１の基板上にゲート絶縁膜を介して形成されている請求項７に記載の不揮発性メモリ。
【請求項１０】
前記第１の電極の上面と前記記録層との間、及び、前記第２の電極の上面と前記導電膜との間に接着層が介在されている請求項１に記載の不揮発性メモリ。
【請求項１１】
前記第１の電極の上面と前記記録層との間に絶縁層が介在されている請求項１に記載の不揮発性メモリ。
【請求項１２】
前記記録層は、抵抗値が異なる２以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料からなる請求項１から３のいずれかに記載の不揮発性メモリ。
【請求項１３】
前記相変化材料は、カルコゲナイド系材料を含む請求項１２に記載の不揮発性メモリ。
【請求項１４】
第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、
前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極をさらに有し、
前記第１の電極及び第２の電極は、前記第１の基板上における同一の層に形成されており、
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極を前記導電膜の前記露出部に接合する第２の電極接続ステップとが同時に行なわれる、不揮発性メモリの製造方法。
【請求項１５】
第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、
前記導電膜は、前記記録層に覆われない露出部を有しており、
前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極、及び、前記第２の電極に隣接して配置された補助電極を更に備え、
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されており、
前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極を前記記録層により覆うと共に前記補助電極を前記導電膜の前記露出部に接合する第２の電極接続ステップとが同時に行なわれ、
前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化され、これによって、前記第２の電極が前記導電膜と電気的に接続可能に構成されている不揮発性メモリの製造方法。
【請求項１６】
第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、
前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、
前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、
前記導電膜は、全面に前記記録層が形成されており、
前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極、及び、前記第２の電極に隣接して配置された補助電極を更に備え、
前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されており、
前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極及び補助電極を前記記録層により覆う第２の電極接続ステップとが同時に行なわれ、
前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化され、これによって、前記第２の電極が前記導電膜と電気的に接続可能に構成されている不揮発性メモリの製造方法。
【請求項１７】
前記記録層が素子分離領域を有しない、請求項１４から１６のいずれかに記載の不揮発メモリの製造方法。
【請求項１８】
前記第２の電極と、該第２の電極に隣接する前記第１の電極との距離が、１μｍ以上５０μｍ以下である請求項１４に記載の不揮発性メモリの製造方法。
【請求項１９】
前記第２の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項１５又は１６に記載の不揮発性メモリの製造方法。
【請求項２０】
前記スイッチング素子は、前記第１の基板内に形成されたソース領域及びドレイン領域と、前記第１の基板上に形成されたゲート電極とを備えており、
前記第１の電極は、前記ソース領域に接続されている請求項１４から１６のいずれかに記載の不揮発性メモリの製造方法。
【請求項２１】
前記第１の基板は、ｐ型半導体基板であり、
前記ソース領域及びドレイン領域は、ｎ型拡散層であり、
前記第２の電極は、接地用の電極である請求項２０に記載の不揮発性メモリの製造方法。
【請求項２２】
前記ゲート電極は、前記第１の基板上にゲート絶縁膜を介して形成されている請求項２０に記載の不揮発性メモリの製造方法。
【請求項２３】
前記アライメントステップの前に、前記第１の電極の上面と前記記録層との間、及び、前記第２の電極の上面と前記導電膜との間に接着層を介在させるステップを含む請求項１４に記載の不揮発性メモリの製造方法。
【請求項２４】
前記アライメントステップの前に、前記前記第１の電極の上面と前記記録層との間に絶縁層を介在させるステップを含む請求項１４に記載の不揮発性メモリの製造方法。
【請求項２５】
前記記録層は、抵抗値が異なる２以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料からなる請求項１４から１６のいずれかに記載の不揮発性メモリの製造方法。
【請求項２６】
前記相変化材料は、カルコゲナイド系材料を含む請求項２５に記載の不揮発性メモリの製造方法。
【請求項２７】
前記アライメントステップは、前記第１の電極と前記記録層との接合部、及び、前記第２の電極と前記導電膜との接合部を加熱するステップを含む請求項１４に記載の不揮発性メモリの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の前記目的は、第１の基板と第２の基板とを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、  複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極をさらに備え、前記第１の電極及び第２の電極は、前記第１の基板上における同一の層に形成されており、前記導電膜は、前記記録層に覆われない露出部を有しており、前記第２の電極は、前記露出部に接合された不揮発性メモリにより達成される。
或いは、本発明の前記目的は、第１の基板と第２の基板とを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、前記導電膜は、前記記録層に覆われない露出部を有しており、前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極、及び、前記第２の電極に隣接して配置された補助電極を更に備え、前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されており、前記第２の電極が、前記記録層により覆われると共に、前記補助電極は、前記露出部に接合されており、前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化され、これによって、前記第２の電極が前記導電膜と電気的に接続可能に構成された不揮発性メモリによっても達成される。
或いは、本発明の前記目的は、第１の基板と第２の基板とを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、複数の前記第１の電極は、前記記録層により一体的に覆われており、これによって、複数の前記第１の電極と前記導電膜との間に前記記録層が挟持され、前記導電膜は、全面に前記記録層が形成されており、前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極、及び、前記第２の電極に隣接して配置された補助電極を更に備え、前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されており、前記第２の電極及び補助電極が、前記記録層により覆われており、前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化され、これによって、前記第２の電極が前記導電膜と電気的に接続可能に構成された不揮発性メモリによっても達成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本発明の前記目的は、第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極をさらに有し、前記第１の電極及び第２の電極は、前記第１の基板上における同一の層に形成されており、前記導電膜は、前記記録層に覆われない露出部を有しており、前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極を前記導電膜の前記露出部に接合する第２の電極接続ステップとが同時に行なわれる、不揮発性メモリの製造方法により達成される。
或いは、本発明の前記目的は、第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、前記導電膜は、前記記録層に覆われない露出部を有しており、前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極、及び、前記第２の電極に隣接して配置された補助電極を更に備え、前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されており、前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極を前記記録層により覆うと共に前記補助電極を前記導電膜の前記露出部に接合する第２の電極接続ステップとが同時に行なわれ、前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化され、これによって、前記第２の電極が前記導電膜と電気的に接続可能に構成されている不揮発性メモリの製造方法によっても達成される。
或いは、本発明の前記目的は、第１の基板と第２の基板とを位置合わせして接合するアライメントステップを備え、前記第１の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第１の電極とを有し、前記第２の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、前記導電膜は、全面に前記記録層が形成されており、前記第１の基板は、前記記録層への通電時に一定電圧に保持される第２の電極、及び、前記第２の電極に隣接して配置された補助電極を更に備え、前記第１の電極、第２の電極、及び補助電極は、前記第１の基板上における同一の層に形成されており、前記アライメントステップでは、複数の前記第１の電極を前記記録層により一体的に覆うことにより、複数の前記第１の電極と前記導電膜との間に前記記録層を挟持する第１の電極接続ステップと、前記第２の電極及び補助電極を前記記録層により覆う第２の電極接続ステップとが同時に行なわれ、前記第２の電極と補助電極との間を通電することにより、前記第２の電極と補助電極との間の部分の前記記録層が低抵抗化され、これによって、前記第２の電極が前記導電膜と電気的に接続可能に構成されている不揮発性メモリの製造方法によっても達成される。
【国際調査報告】
2004100266.tif 000025
2004100266.tif 000026
2004100266.tif 000027
2004100266.tif 000028