(57)【特許請求の範囲】
【請求項１】
被試験デバイスから出力される被試験信号であって、その値に応じて電圧レベルが変化する被試験信号を試験する試験装置であって、
前記被試験信号が入力される入力ピンと、
前記入力ピンに入力される前記被試験信号と比較すべきしきい値電圧を指定する制御データを発生するとともに、前記被試験信号と前記しきい値電圧の比較結果の期待値を示す期待値データを発生するパターン発生器と、
前記制御データを受け、当該制御データに応じた電圧レベルを有するしきい値電圧を、第１タイミング信号が指定する設定タイミングごとに生成するしきい値電圧発生器と、
前記被試験信号の電圧レベルをそれと対応する前記しきい値電圧と比較するレベルコンパレータと、
前記レベルコンパレータの出力を、第２タイミング信号が指定するストローブタイミングでラッチし、比較信号を生成するタイミングコンパレータと、
前記比較信号を前記期待値データと比較し、一致、不一致を示す判定信号を生成するデジタル比較器と、
前記被試験信号および前記第２タイミング信号に対する前記第１タイミング信号の相対的な位相を調節するタイミング調節部と、
を備え、
前記第１タイミング信号のキャリブレーション動作時に、前記入力ピンには、複数サイクルにわたる所定のキャリブレーション信号が入力され、
前記タイミング調節部は、前記複数サイクルにわたる前記判定信号にもとづいて、前記被試験信号および前記第２タイミング信号に対する前記第１タイミング信号の相対的な位相を調節することを特徴とする試験装置。
【請求項２】
前記タイミング調節部は、前記第１タイミング信号の位相をスイープさせながら、
（１）各位相ごとに前記複数サイクルにわたる前記判定信号を取得し、
（２）前記判定信号が一致を示す回数または不一致を示す回数を測定し、
（３）測定された回数にもとづいて、通常の試験時における前記第１タイミング信号の位相を決定することを特徴とする請求項１に記載の試験装置。
【請求項３】
被試験デバイスから出力される被試験信号であって、その値に応じて電圧レベルが変化する被試験信号を試験する試験装置であって、
前記被試験信号が入力される入力ピンと、
前記入力ピンに入力される前記被試験信号と比較すべきしきい値電圧を指定する制御データを発生するとともに、前記被試験信号と前記しきい値電圧の比較結果の期待値を示す期待値データを発生するパターン発生器と、
前記制御データを受け、当該制御データに応じた電圧レベルを有するしきい値電圧を、第１タイミング信号が指定する設定タイミングごとに生成するしきい値電圧発生器と、
前記被試験信号の電圧レベルをそれと対応する前記しきい値電圧と比較するレベルコンパレータと、
前記レベルコンパレータの出力を、第２タイミング信号が指定するストローブタイミングでラッチし、比較信号を生成するタイミングコンパレータと、
前記比較信号を前記期待値データと比較し、一致、不一致を示す判定信号を生成するデジタル比較器と、
前記被試験信号および前記第２タイミング信号に対する前記第１タイミング信号の相対的な位相を調節するタイミング調節部と、
を備え、
前記第１タイミング信号のキャリブレーション動作時に、前記入力ピンには、複数サイクルにわたる所定のキャリブレーション信号が入力され、
前記タイミング調節部は、前記複数サイクルにわたる前記比較信号にもとづいて、前記被試験信号および前記第２タイミング信号に対する前記第１タイミング信号の相対的な位相を調節することを特徴とする試験装置。
【請求項４】
前記タイミング調節部は、前記第１タイミング信号の位相をスイープさせながら、
各位相ごとに前記複数サイクルにわたる前記比較信号を取得し、取得された比較信号にもとづいて、通常の試験時における前記第１タイミング信号の位相を決定することを特徴とする請求項３に記載の試験装置。
【請求項５】
前記キャリブレーション信号は、所定の固定電圧であり、
前記パターン発生器は、前記キャリブレーション動作時において、前記しきい値電圧が前記固定電圧を跨いで変化するように定められた前記制御データを発生することを特徴とする請求項１から４のいずれかに記載の試験装置。
【請求項６】
前記第２タイミング信号に調節可能な遅延を与えて前記第１タイミング信号を生成する遅延回路をさらに備え、
前記タイミング調節部は、前記遅延回路の遅延量を調節することを特徴とする請求項１から５のいずれかに記載の試験装置。
【請求項７】
前記第１タイミング信号に調節可能な遅延を与えて前記第２タイミング信号を生成する遅延回路をさらに備え、
前記タイミング調節部は、前記遅延回路の遅延量を調節することを特徴とする請求項１から５のいずれかに記載の試験装置。
【請求項８】
源タイミング信号を生成するタイミング発生器と、
前記源タイミング信号に調節可能な遅延を与えて前記第１タイミング信号を生成する第１遅延回路と、
前記源タイミング信号に遅延を与えて前記第２タイミング信号を生成する第２遅延回路と、
を備え、
前記タイミング調節部は、前記第１遅延回路の遅延量を調節することを特徴とする請求項１から５のいずれかに記載の試験装置。
【請求項９】
前記タイミング発生器は、前記試験装置が比較動作を行うべきサイクルにおいてアサートされるストローブ信号を前記源タイミング信号として利用することを特徴とする請求項８に記載の試験装置。
【請求項１０】
前記しきい値電圧発生器、前記レベルコンパレータ、前記タイミングコンパレータのセットは、ひとつの入力ピンに対して複数設けられることを特徴とする請求項１から９のいずれかに記載の試験装置。
【請求項１１】
共通の入力ピンに割り当てられる複数の前記しきい値電圧発生器は、異なるしきい値電圧を発生し、
共通の入力ピンに割り当てられる複数の前記レベルコンパレータは、それぞれが対応する前記しきい値電圧発生器からのしきい値電圧を受け、ウィンドウコンパレータとして動作することを特徴とする請求項１０に記載の試験装置。
【請求項１２】
共通の入力ピンに割り当てられる複数の前記レベルコンパレータ、前記タイミングコンパレータのセットは、時分割的に動作するインタリーブコンパレータとして動作することを特徴とする請求項１０に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。
【背景技術】
【０００２】
デジタル有線通信は従来、時間分割多重（ＴＤＭ）方式による２値伝送が主流であり、大容量伝送を行う場合は、パラレル伝送、高速伝送によって実現してきた。パラレル伝送の物理的な限界に直面すると、シリアル伝送つまり、高速インタフェース（Ｉ／Ｆ）回路による数Ｇｂｐｓ〜１０Ｇｂｐｓ以上のデータレートでの高速伝送が行われる。しかしながら、データレートの高速化にも限界があり、伝送線路の高周波損失や反射によるＢＥＲ（Bit Error Rate）の劣化が問題となる。
【０００３】
一方、デジタル無線通信方式は、キャリア信号に多ビットの情報をのせて送受信する。つまり、データレートはキャリア周波数に直接的に制限されない。例えば、最も基本的な直交変復調方式であるＱＡＭ（Quadrature Amplitude Modulation）伝送方式は４値伝送を一つのチャネルで実現することが出来る。６４ＱＡＭにいたっては、６４値伝送がワンキャリアで実現できる。つまり、キャリア周波数を高めなくてもこのような多値変調方式によって、転送容量を向上させることが出来る。
【０００４】
このような変復調方式は、無線通信に限らず有線通信でも可能であり、ＰＡＭ（Pulse Amplitude Modulation）やＱＰＳＫ(Quadrature Phase Shift Keying)あるいはＤＱＰＳＫ（Differential QPSK）方式として既に適用され始めている。特に、光通信分野においては、１本の光ファイバにどれだけ多くの情報をのせられるかがコスト的にも重要であり、２値ＴＤＭからこれらのデジタル変調を利用した伝送へと技術トレンドがシフトしている。
【０００５】
近い将来、このようなデジタル変復調方式が、メモリやＳｏＣ（System On a Chip）をはじめとするデバイス間の有線インタフェースに適用される可能性があるところ、現状ではそのようなデバイスを量産試験できる多チャンネルの試験装置は存在しない。
【０００６】
従来のＲＦ信号の試験装置では、ＤＵＴ（Device Under Test）から出力された信号をＡ／Ｄ（アナログデジタル）変換して、その結果得られる膨大なデータを信号処理(ソフトウェア処理も含む)することで期待値判定していた（特許文献１、２）。この方法では、被試験信号の電圧レベル数により分解能の高いＡ／Ｄコンバータが必要であり、高速インタフェースを試験するにはこの高分解能Ａ／Ｄコンバータを高速に動作させる必要があるため、装置のコストが高くなるという問題がある。
【０００７】
あるいは従来の別の試験装置では、しきい値の異なる複数の電圧コンパレータを並列に設け、各電圧コンパレータの出力を期待値と比較していた（特許文献３、４）。この方法では、比較レベル数に応じて電圧コンパレータの個数が増え、ハードウェアオーバーヘッドが大きくなる、あるいは複数の電圧コンパレータにより生じるノイズ等の影響により電圧比較精度が悪化するなどの問題がある。
【０００８】
特許文献５には、液晶駆動用ＩＣ（ソースドライバ、データドライバ）を試験するための技術が開示される。液晶駆動用ＩＣは、各画素の輝度を示す２値シリアル入力データを受け、複数のデータ線に対し、多値の駆動電圧を出力する。この液晶駆動用ＩＣを試験するために、被試験信号である駆動電圧を、シリアル入力データに対応した比較電圧と比較する低速比較部を備える。この方法は、低速な液晶駆動用ＩＣには適用できるが、近年の高速多値インタフェース信号には適用できない。
【０００９】
液晶駆動用ＩＣを試験するために、差分検出器、ウィンドウコンパレータ、多値基準電圧を発生する手段を用いた試験装置も提案されている（特許文献６）。しかしこの試験装置は、高速なＤ／Ａコンバータと演算増幅器を必要とするため、高速多値インタフェース信号の試験への適用は難しい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−９８２３０号公報
【特許文献２】実開平５−８７５７８号公報
【特許文献３】特開昭５８−７９１７１号公報
【特許文献４】米国特許第７１６２６７２号明細書
【特許文献５】特開平８−３１３５９２号公報
【特許文献６】特開平６−２３５７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
メモリやＭＰＵ（Micro Processing Unit）のようなデバイスのＩ／Ｏがすべて高速多値インタフェースに置き換わったとすれば、数十〜百チャネル以上のＩ／Ｏがひとつのデバイスに存在し、それを数百個同時に試験することが求められる。つまり、デジタル変復調信号の入出力を数千チャネル有する試験装置が必要であり、試験装置のＣＰＵリソースにも限界があるので、全てハードウェアレベルでのリアルタイム試験が求められる。
【００１２】
その他、振幅変調（ＡＭ）、周波数変調（ＦＭ）、振幅偏移変調（ＡＳＫ）、位相偏移変調（ＰＳＫ）など、さまざまな方式で変調された試験信号をリアルタイムに試験できる試験装置が利用できれば、製造者にとって非常に有用である。
【００１３】
本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高速多値信号を試験可能な試験装置の提供にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、被試験デバイスから出力される被試験信号を試験する試験装置に関する。被試験信号は、その値（シンボル）に応じて電圧レベルが変化する。試験装置は、被試験信号が入力される入力ピンと、パターン発生器と、しきい値電圧発生器と、レベルコンパレータと、タイミングコンパレータと、タイミング調節部と、を備える。
パターン発生器は、入力ピンに入力される被試験信号と比較すべきしきい値電圧を指定する制御データを発生するとともに、被試験信号としきい値電圧の比較結果の期待値を示す期待値データを発生する。しきい値電圧発生器は、制御データを受け、当該制御データに応じた電圧レベルを有するしきい値電圧を、第１タイミング信号が指定する設定タイミングごとに生成する。レベルコンパレータは、被試験信号の電圧レベルをそれと対応するしきい値電圧と比較する。タイミングコンパレータは、レベルコンパレータの出力を、第２タイミング信号が指定するストローブタイミングでラッチし、比較信号を生成する。デジタル比較器は、比較信号を期待値データと比較し、一致、不一致を示す判定信号を生成する。タイミング調節部は、被試験信号および第２タイミング信号に対する第１タイミング信号の相対的な位相を調節する。
【００１５】
この態様によると、従来の特許文献３、４に記載される試験装置に比べて、ハードウェアオーバーヘッドが小さい試験装置を実現できる。通常、試験において試験装置は、被試験デバイスから出力される被試験信号の期待値、すなわち被試験信号がとるべき振幅レベルを知っている。そこで、期待値に応じて、比較部に対して供給するしきい値電圧を動的に時々刻々と変化させることにより、少ない比較部で、高速な、たとえば数Ｇｂｐｓ以上の被試験信号を試験することができる。
ここで、しきい値電圧発生器が生成するしきい値電圧は、設定タイミングからあるセトリング時間を経過した後に安定化する。この態様によれば、被試験信号および第２タイミング信号に対する第１タイミング信号の位相を最適化することにより、しきい値電圧がセトリングした後に、第２タイミング信号に応じたストローブタイミングで、被試験信号としきい値電圧の比較結果をラッチすることができる。
【００１６】
第１タイミング信号のキャリブレーション動作時に、入力ピンに複数サイクルにわたる所定のキャリブレーション信号が入力されてもよい。タイミング調節部は、複数サイクルにわたる判定信号にもとづいて、被試験信号および第２タイミング信号に対する第１タイミング信号の相対的な位相を調節してもよい。
【００１７】
タイミング調節部は、第１タイミング信号の位相をスイープさせながら、
（１）各位相ごとに複数サイクルにわたる判定信号を取得し、
（２）判定信号が一致を示す回数または不一致を示す回数を測定してもよい。そして、
（３）各位相において測定された回数にもとづいて、通常の試験時における第１タイミング信号の位相を決定してもよい。
【００１８】
第１タイミング信号のキャリブレーション動作時に、入力ピンには、複数サイクルにわたる所定のキャリブレーション信号が入力されてもよい。タイミング調節部は、複数サイクルにわたる比較信号にもとづいて、被試験信号および第２タイミング信号に対する第１タイミング信号の相対的な位相を調節してもよい。
【００１９】
タイミング調節部は、第１タイミング信号の位相をスイープさせながら、各位相ごとに複数サイクルにわたる比較信号を取得し、取得された比較信号にもとづいて、通常の試験時における前記第１タイミング信号の位相を決定してもよい。
【００２０】
キャリブレーション信号は、所定の固定電圧であってもよい。パターン発生器は、キャリブレーション動作時において、しきい値電圧が固定電圧を跨いで変化するように定められた制御データを発生してもよい。
キャリブレーション信号を固定電圧とすることにより、キャリブレーション信号のセトリング時間の影響を排除して、第１タイミング信号の位相を最適化することができる。
【００２１】
ある態様の試験装置は、第２タイミング信号に調節可能な遅延を与えて第１タイミング信号を生成する遅延回路をさらに備えてもよい。タイミング調節部は、遅延回路の遅延量を調節してもよい。
【００２２】
ある態様の試験装置は、第１タイミング信号に調節可能な遅延を与えて第２タイミング信号を生成する遅延回路をさらに備えてもよい。タイミング調節部は、遅延回路の遅延量を調節してもよい。
【００２３】
ある態様の試験装置は、源タイミング信号を生成するタイミング発生器と、源タイミング信号に調節可能な遅延を与えて第１タイミング信号を生成する第１遅延回路と、源タイミング信号に遅延を与えて第２タイミング信号を生成する第２遅延回路と、をさらに備えてもよい。タイミング調節部は、第１遅延回路の遅延量を調節してもよい。
【００２４】
タイミング発生器は、試験装置が比較動作を行うべきサイクルにおいてアサートされるストローブ信号を源タイミング信号として利用してもよい。
【００２５】
しきい値電圧発生器、レベルコンパレータ、タイミングコンパレータのセットは、ひとつの入力ピンに対して複数設けられてもよい。
【００２６】
共通の入力ピンに割り当てられる複数のしきい値電圧発生器は、異なるしきい値電圧を発生し、共通の入力ピンに割り当てられる複数のレベルコンパレータは、それぞれが対応するしきい値電圧発生器からのしきい値電圧を受け、ウィンドウコンパレータとして動作してもよい。
【００２７】
共通の入力ピンに割り当てられる複数のレベルコンパレータ、タイミングコンパレータのセットは、時分割的に動作するインタリーブコンパレータとして動作してもよい。
【００２８】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２９】
本発明のある態様によれば、高速な被試験信号を試験できる。
【図面の簡単な説明】
【００３０】
【図１】第１の実施の形態に係る試験装置の構成を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、図１のしきい値電圧発生器の構成例を示す回路図である。
【図３】図１の試験装置の電圧マージン試験の動作を示すタイムチャートである。
【図４】第２の実施の形態に係る試験装置の構成を示すブロック図である。
【図５】図５（ａ）、（ｂ）は、図４の試験装置の動作を示すタイムチャートである。
【図６】第３の実施の形態に係る試験装置の構成を示すブロック図である。
【図７】図６の試験装置の動作を示すタイムチャートである。
【図８】第４の実施の形態に係る試験装置の構成を示すブロック図である。
【図９】図９（ａ）〜（ｃ）は、第１〜第３の変形例に係る試験装置の構成を示すブロック図である。
【図１０】図４の試験装置の変形例を示すブロック図である。
【図１１】図１０の試験装置の動作を示すタイムチャートである。
【図１２】図１２（ａ）〜（ｃ）は、変形例に係るしきい値電圧発生器の構成を示す回路図である。
【図１３】図１３（ａ）、（ｂ）は、しきい値電圧と被試験信号の関係を示す図である。
【図１４】図１４（ａ）〜（ｃ）はそれぞれ、タイミング信号を生成する回路の構成を示す図およびそれと対応する波形図である。
【図１５】図１５（ａ）〜（ｃ）は、図１４（ａ）の構成においてテストレートを変化させる様子を示す図である。
【図１６】しきい値電圧の設定タイミングを最適化可能な試験装置の構成を示すブロック図である。
【図１７】試験装置によるしきい値電圧の設定タイミングのキャリブレーション動作例を示す波形図である。
【図１８】しきい値電圧と第１タイミング信号の関係を示す波形図である。
【図１９】可変遅延回路の遅延量と、判定信号が一致を示す回数（確率）の関係を示す図である。
【発明を実施するための形態】
【００３１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３２】
実施の形態に係る試験装置は、被試験デバイス（ＤＵＴ）から出力される多値の被試験信号を受け、ＤＵＴの良否を判定する。ＤＵＴは、たとえばＰＡＭ（パルス振幅変調）、ＡＰＳＫ（振幅位相偏移変調）、ＱＡＭ（直交振幅変調）、ＱＰＳＫ（４値位相偏移変調）、ＢＰＳＫ（２値位相偏移変調）、ＦＳＫ（周波数偏移変調）された被試験信号を出力する。ＤＵＴは、たとえばメモリやＭＰＵをはじめとする多チャンネルのＩ／Ｏポートを有するデバイスが想定されるが、特に限定されるものではない。
【００３３】
（第１の実施の形態）
図１は、第１の実施の形態に係る試験装置２の構成を示すブロック図である。図１の試験装置２は、ＤＵＴ１のＩ／Ｏポートごとに設けられた複数のＩ／Ｏ端子ＰＩＯを備える。試験装置２のＩ／Ｏ端子ＰＩＯはそれぞれ、ＤＵＴ１の対応するＩ／Ｏポートと伝送路を介して接続されており、ＤＵＴ１からの多値の被試験信号Ｓ１が入力される。Ｉ／ＯポートＰＩＯの個数は任意であり、メモリやＭＰＵの場合、数十〜百個以上設けられるが、図では理解の容易化と説明の簡略化のため、単一のＩ／Ｏ端子ＰＩＯとそれに関連するブロックのみを示す。
【００３４】
試験装置２は、パターン発生器ＰＧと、タイミング発生器ＴＧと、比較部１２、しきい値電圧発生器１０、デジタル比較器１４を備える。比較部１２、しきい値電圧発生器１０、デジタル比較器１４は、Ｉ／Ｏ端子ＰＩＯごとに設けられる。
【００３５】
パターン発生器ＰＧは、Ｉ／Ｏ端子ＰＩＯに順次入力される被試験信号Ｓ１の期待値を示す期待値データの列（期待値列もしくは期待値パターンと称する）ＥＸＰを発生する。期待値データＥＸＰは、被試験信号Ｓ１に含まれる各被試験信号のシンボル値に応じたデータである。期待値データＥＸＰは、被試験信号Ｓ１に期待される振幅（電圧レベル）を示すデータであってもよい。タイミング発生器ＴＧは、試験シーケンスのタイミングを制御するユニットであり、テストレートと同期したタイミング信号を発生する。
【００３６】
パターン発生器ＰＧは、期待値データＥＸＰに応じて、被試験信号Ｓ１と比較すべきしきい値電圧Ｖｔｈを指定する制御データＥＸＰ１を生成し、しきい値電圧発生器１０に出力する。またパターン発生器ＰＧは、被試験信号Ｓ１としきい値電圧Ｖｔｈの比較結果の期待値を示す期待値データＥＸＰ２を生成し、デジタル比較器１４に出力する。
【００３７】
しきい値電圧発生器１０は、制御データＥＸＰ１を受け、当該制御データＥＸＰ１に応じた電圧レベルを有するしきい値電圧Ｖｔｈの列（しきい値電圧列）Ｓ２を、被試験信号Ｓ１と同期して生成する。具体的にしきい値電圧発生器１０は、各しきい値電圧Ｖｔｈを、第１タイミング信号Ｓｔ１が指定する設定タイミングｔＶごとに生成する。通常の試験時において、しきい値電圧Ｖｔｈは、それと対応する被試験信号Ｓ１がとるべき期待電圧レベルに応じたレベルに設定される。
【００３８】
しきい値電圧発生器１０は、数Ｇｂｐｓで変動する被試験信号Ｓ１に追従するために、カレントモードロジック（ＣＭＬ）形式の電圧ドライバで構成される。図２（ａ）、（ｂ）は、図１のしきい値電圧発生器１０の構成例を示す回路図である。
【００３９】
図２（ａ）のしきい値電圧発生器１０ａは、終端電圧発生器２０、抵抗Ｒ１、符号器２２、複数の電流源２４１〜２４３、複数のＤ／Ａコンバータ２６１〜２６３を備える。電流源２４の個数は任意であり、しきい値電圧Ｖｔｈの分解能に応じて設計される。終端電圧発生器２０は、終端電圧ＶＴを生成する。抵抗Ｒ１の一端には、終端電圧発生器２０が発生する終端電圧ＶＴが印加される。抵抗Ｒ１の他端には、複数の電流源２４１〜２４３が接続される。電流源２４１〜２４３は、Ｄ／Ａコンバータ２６１〜２６３によって設定される定電流Ｉ１〜Ｉ３を生成する。
【００４０】
符号器２２は、タイミング発生器ＴＧからのタイミング制御信号と同期している。符号器２２は、タイミング制御信号が示す電圧設定タイミング（以下、単に設定タイミングともいう）ｔＶにおいて、パターン発生器ＰＧからの期待値データＥＸＰ（制御データＥＸＰ１）に応じて、電流源２４１〜２４３が生成する電流Ｉ１〜Ｉ３のオン、オフを制御する。電流Ｉ１〜Ｉ３のオン、オフは、各電流Ｉ１〜Ｉ３の経路上に設けられたスイッチ２８１〜２８３によって制御されてもよい。電流源２４１〜２４３が電流ゼロの状態を実現できる場合、これらのスイッチは省略できる。
【００４１】
電流源２４１〜２４３が生成する電流Ｉ１〜Ｉ３は等しくてもよい。この場合、符号器２２は、期待値データＥＸＰを、サーモメータコードに変換する。電流Ｉ１〜Ｉ３がバイナリで重み付けされている場合、符号器２２は期待値データＥＸＰをバイナリコードに変換する。
【００４２】
図２（ａ）のしきい値電圧発生器１０ａは、抵抗Ｒ１の他端に生ずる電圧を、期待値データＥＸＰに応じたしきい値電圧Ｓ２として出力する。
【００４３】
図２（ｂ）のしきい値電圧発生器１０ｂは、図２（ａ）の複数の電流源２４１〜２４３に代えて、可変電流源２４ｂを備える。Ｄ／Ａコンバータ２６は、期待値データＥＸＰに応じて可変電流源２４ｂを制御する。符号器２２は、期待値データＥＸＰに応じてスイッチ２８を制御する。可変電流源２４ｂが電流ゼロの状態を実現できる場合、このスイッチ２８は省略できる。
【００４４】
図１に戻る。比較部１２は、被試験信号Ｓ１の電圧レベルＶＤＵＴを、それと対応するしきい値電圧Ｖｔｈと比較する。比較部１２は、レベルコンパレータＣｐおよびタイミングコンパレータＴＣを含む。レベルコンパレータＣｐは、被試験信号Ｓ１の電圧レベルＶＤＵＴを、それと対応するしきい値電圧Ｖｔｈと比較し、大小関係を示す比較信号Ｓ３を出力する。タイミングコンパレータＴＣは、レベルコンパレータＣｐからの比較信号Ｓ３を、第２タイミング信号Ｓｔ２が指示するストローブタイミングｔＳでラッチし、比較信号Ｓ４を生成する。
【００４５】
デジタル比較器１４は、比較部１２からの比較信号Ｓ４にもとづき、ＤＵＴ１の良否を判定する。具体的には、デジタル比較器１４は、比較信号Ｓ４と、期待値データＥＸＰ２を比較し、一致（ＰＡＳＳ）・不一致（ＦＡＩＬ）を示す判定信号Ｓ９を生成する。
【００４６】
以上が試験装置２の構成である。続いてその動作を説明する。図３は、図１の試験装置２の電圧マージン試験の動作を示すタイムチャートである。ＤＵＴ１からの被試験信号Ｓ１がハイ／ロー２値（１／０）のデジタル信号であり、電圧マージン試験では、被試験信号Ｓ１の電圧レベルＶＤＵＴが、ハイレベル（１）のとき上側しきい値電圧ＶＯＨより高く、ローレベル（０）のとき下側しきい値電圧ＶＯＬより低いことを検査する。
【００４７】
時刻ｔ０、ｔ１、…は、被試験信号Ｓ１のレベルを判定すべきタイミング（ストローブタイミング）であり、第２タイミング信号Ｓｔ２により規定される。図３のタイムチャートでは、期待値データＥＸＰがストローブタイミングｔ０〜ｔ６それぞれにおいて［１、１、０、１、０、０、１］である場合を示す。ストローブタイミングは上述のタイミング発生器ＴＧによって制御される。
【００４８】
しきい値電圧発生器１０は、期待値データＥＸＰの列＝［１、１、０、１、０、０、１］を制御データＥＸＰ１として受け、それに応じたしきい値電圧Ｖｔｈの列Ｓ２＝｛Ｖｔｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４、Ｖｔｈ５、Ｖｔｈ６｝を生成する。ｉ番目のストローブタイミングにおけるしきい値電圧Ｖｔｈｉは、期待値データＥＸＰの列に含まれるｉ番目の期待値データＥＸＰ［ｉ］に対応した電圧レベルをとる。具体的にはしきい値電圧発生器１０は、ＥＸＰ［ｉ］＝１のときハイレベルのしきい値電圧ＶＯＨを、ＥＸＰ［ｉ］＝０のときローレベルのしきい値電圧ＶＯＬを生成する。
【００４９】
レベルコンパレータＣｐから出力される比較信号Ｓ３は、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４が生成される。デジタル比較器１４は、比較信号Ｓ４と期待値データＥＸＰを比較することにより、ＤＵＴ１の良否（Pass/Fail）を判定する。
【００５０】
以上が図１の試験装置２の動作である。この試験装置２によれば、期待値に応じて、タイミング発生器ＴＧからの制御信号と同期して複数のしきい値電圧ＶＯＨ、ＶＯＬを高速に切りかえることで、２値のデジタル信号を出力するＤＵＴ１の電圧マージン試験をリアルタイムで行うことができる。
【００５１】
（第２の実施の形態）
図４は、第２の実施の形態に係る試験装置２ａの構成を示すブロック図である。以下の実施の形態では、第１の実施の形態と共通する構成に関する説明は適宜省略し、相違点を中心に説明する。
【００５２】
図４の試験装置２ａでは、ひとつのＩ／ＯピンＰＩＯに対して、しきい値電圧発生器１０および比較部１２が複数設けられている。図４では各Ｉ／ＯピンＰＩＯごとに、２つのしきい値電圧発生器１０Ｈ、１０Ｌ、比較部１２Ｈ、１２Ｌが設けられる。
【００５３】
複数のしきい値電圧発生器１０Ｈ、１０Ｌは、異なるしきい値電圧列Ｓ２Ｈ、Ｓ２Ｌを発生する。具体的には、しきい値電圧列Ｓ２Ｈ、Ｓ２Ｌは、被試験信号Ｓ１が各ストローブタイミングにおいてとるべき期待電圧レベルＶＥＸＰを挟むように生成される。ｉ番目のストローブタイミングｔｉにおける期待電圧レベルＶＥＸＰｉに対して、しきい値電圧列Ｓ２Ｈのｉ番目のストローブタイミングにおける電圧レベルＶｔｈＨｉは、
ＶｔｈＨｉ＝ＶＥＸＰｉ＋ΔＶＨ
である。またしきい値電圧列Ｓ２Ｌのｉ番目のストローブタイミングにおける電圧レベルＶｔｈＬｉは、
ＶｔｈＬｉ＝ＶＥＸＰｉ−ΔＶＬ
である。ΔＶＨ、ΔＶＬは所定の電圧マージンである。しきい値電圧発生器１０Ｈ、１０Ｌは、期待電圧レベルＶＥＸＰが取り得るレベル数以上のしきい値電圧のペアを生成できるよう構成される。
【００５４】
比較部１２Ｈおよび１２ＬそれぞれのレベルコンパレータＣｐは、被試験信号Ｓ１をしきい値電圧列Ｓ２Ｈ、Ｓ２Ｌと比較する。つまり比較部１２Ｈおよび１２Ｌは、ウィンドウコンパレータとして動作する。
【００５５】
図５（ａ）、（ｂ）は、図４の試験装置２ａの動作を示すタイムチャートである。図５（ａ）では、ＤＵＴ１からの被試験信号Ｓ１が４値の電圧レベルを取り得る場合を示している。
【００５６】
しきい値電圧発生器１０Ｈは期待値パターンＥＸＰを受け、各ストローブタイミングｔ０、ｔ１、…において、被試験信号Ｓ１の期待電圧レベルＶＥＸＰ０、ＶＥＸＰ１、…より高いしきい値電圧列Ｓ２Ｈ＝ＶＯＨ０、ＶＯＨ１…を発生する。しきい値電圧発生器１０Ｌは、期待値パターンＥＸＰを受け、被試験信号Ｓ１の期待電圧レベルＶＥＸＰ０、ＶＥＸＰ１より低いしきい値電圧列Ｓ２Ｌ＝｛ＶＯＬ０、ＶＯＬ１…｝を発生する。
【００５７】
比較部１２ＨのレベルコンパレータＣｐから出力される比較信号Ｓ３Ｈは、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４Ｈが生成される。同様に比較部１２ＬのレベルコンパレータＣｐから出力される比較信号Ｓ３Ｌは、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４Ｌが生成される。デジタル比較器１４は、比較信号Ｓ４Ｈ、Ｓ４Ｌを、期待値パターンＥＸＰと比較することにより、多値インタフェースを有するＤＵＴ１を試験することができる。
【００５８】
図５（ｂ）は、被試験信号Ｓ１がアナログ信号の場合を示している。被試験信号Ｓ１の期待波形に応じて、各ストローブタイミングごとに、しきい値電圧ＶＯＨ、ＶＯＬを発生することにより、アナログ信号のパス、フェイルの判定も可能である。アナログ信号を試験する場合、しきい値電圧発生器１０Ｈ、１０Ｌの分解能は、試験精度（電圧分解能）を満たすように設計される。
【００５９】
なお、しきい値電圧発生器１０Ｈ、１０Ｌは、独立にしきい値電圧ＶＯＨ、ＶＯＬを生成してもよい。あるいは一方がしきい値電圧を独立に設定すると、他方はもう一方にオフセットを与えるなどして自動的に設定されるようにしてもよい。
【００６０】
（第３の実施の形態）
図６は、第３の実施の形態に係る試験装置２ｂの構成を示すブロック図である。図６の試験装置２ｂは、図４の試験装置２ａと同様に、ひとつのＩ／ＯピンＰＩＯに対して、しきい値電圧発生器１０および比較部１２が複数設けられている。
【００６１】
共通の入力ピンＰＩＯに割り当てられる複数の比較部１２０、１２１は、時分割的に動作するインタリーブコンパレータとして動作する。具体的には、比較部１２０は奇数番目のストローブタイミングｔ１、ｔ３、…における被試験信号Ｓ１の電圧レベルＶＤＵＴをしきい値電圧発生器１００からのしきい値電圧Ｖｔｈ０と比較し、比較部１２１は偶数番目のストローブタイミングｔ０、ｔ２、…における被試験信号Ｓ１の電圧レベルＶＤＵＴをしきい値電圧発生器１０１からのしきい値電圧Ｖｔｈ１と比較する。なおここでの奇数、偶数は便宜的なものに過ぎず、両者を読み替えてもよい。
【００６２】
タイミング発生器ＴＧは、偶数番目のストローブタイミングｔ０、ｔ２、…を示す制御信号φ０を発生し、比較部１２１のタイミングコンパレータＴＣ１およびしきい値電圧発生器１００へと出力する。またタイミング発生器ＴＧは、奇数番目のストローブタイミングｔ１、ｔ３、…を示す制御信号φ１を発生し、比較部１２０のタイミングコンパレータＴＣ０およびしきい値電圧発生器１０１へと出力する。
【００６３】
インタリーブ動作する場合、２つのしきい値電圧Ｖｔｈ０、Ｖｔｈ１の周期は、被試験信号Ｓ１の周期の２倍であるから、制御信号φ０、φ１の周期も、被試験信号Ｓ１の周期の２倍である。しきい値電圧発生器１００に対する制御信号φ０と比較部１２０に対する制御信号φ１は半周期（被試験信号Ｓ１の１周期）ずれている。このことは、比較処理に先だってしきい値電圧Ｖｔｈ０が設定されることを表している。しきい値電圧発生器１０１、比較部１２１についても同様である。
【００６４】
またパターン発生器ＰＧは、期待値パターンＥＸＰのうち、奇数番目のストローブタイミングｔ１、ｔ３、…における期待値に応じた制御データＰ０をしきい値電圧発生器１００へと出力し、偶数番目のストローブタイミングｔ０、ｔ２、…における期待値に応じた制御データＰ１をしきい値電圧発生器１０１へと出力する。
【００６５】
マルチプレクサ１６は、比較部１２０および比較部１２１から交互に出力される比較信号Ｓ４０、Ｓ４１を多重化し、デジタル比較器１４へと出力する。マルチプレクサ１６から出力される比較信号Ｓ４は、図１の比較部１２からの比較信号Ｓ４と等価である。
【００６６】
以上が図６の試験装置２ｂの構成である。続いてその動作を説明する。図７は、図６の試験装置２ｂの動作を示すタイムチャートである。図７では、図２と同様に、２値のデジタル信号を試験する場合を示している。図中、白丸は、しきい値電圧発生器１０１によるストローブタイミングを、黒丸はしきい値電圧発生器１００によるストローブタイミングを示す。
【００６７】
しきい値電圧発生器１００および比較部１２０の動作に着目する。ストローブタイミングｔ０において制御信号φ０がアサートされると、しきい値電圧発生器１００が、次のストローブタイミングｔ１における期待値Ｐ０に応じたしきい値電圧Ｖｔｈ０を生成する。そして次のストローブタイミングｔ１において制御信号φ１がアサートされると、比較部１２０のタイミングコンパレータＴＣ０がレベルコンパレータＣｐ０からの比較信号Ｓ３０をラッチする。
【００６８】
しきい値電圧発生器１０１および比較部１２１は、しきい値電圧発生器１００および比較部１２０の裏で同様の処理を行う。具体的には、ストローブタイミングｔ１に制御信号φ１がアサートされると、しきい値電圧発生器１０１が、次のストローブタイミングｔ２における期待値Ｐ１に応じたしきい値電圧Ｖｔｈ１を生成する。そして次のストローブタイミングｔ２において制御信号φ０がアサートされると、比較部１２１のタイミングコンパレータＴＣ１がレベルコンパレータＣｐ１からの比較信号Ｓ３１をラッチする。
【００６９】
以上が試験装置２ｂの動作である。図６の試験装置２ｂによれば、複数の比較部１２を交互に利用するため、より高速な信号を試験することができる。また各比較部１２に着目した場合に、しきい値電圧の設定タイミングと、ストローブタイミングが、ストローブ信号の１相分、シフトしているため、しきい値電圧発生器１０が発生するしきい値電圧が安定した後に、比較処理を行うことができ、試験精度を高めることができる。なお、非常に短時間で安定する場合には、しきい値電圧Ｖｔｈの設定タイミングとストローブタイミングを実質的に同じタイミングとしてもよい。
【００７０】
図６では、２相の比較部１２０、１２１および２つのしきい値電圧発生器１００、１０１をインタリーブする例を示したが、本発明は限定されず、３相以上の比較部１２、しきい値電圧発生器１０をインタリーブしてもよい。
【００７１】
図６のインタリーブ技術は、図４の試験装置２ａにも適用可能である。この場合、図４の比較部１２Ｈ、１２Ｌおよびそれらに付随するしきい値電圧発生器１０Ｈ、１０Ｌそれぞれを、インタリーブの相数に応じた個数設ければよい。
【００７２】
（第４の実施の形態）
図８は、第４の実施の形態に係る試験装置２ｃの構成を示すブロック図である。図８の試験装置２ｃは、図１の試験装置２に加えて、ドライバＤｒおよびフォーマットコントローラ（波形整形器）ＦＣを備える。この試験装置２ｃは、ＤＵＴ１との間で入力端子と出力端子が共有され（Ｉ／Ｏコモン）、単一の伝送線路を介して双方向伝送を行う。
【００７３】
パターン発生器ＰＧは、ＤＵＴ１に供給すべきテスト信号のパターンを示すテストパターンを発生する。このテストパターンは、上述の期待値パターンＥＸＰと対応付けられる。
【００７４】
フォーマットコントローラＦＣは、テストパターンおよびタイミング制御信号を受け、ＤＵＴ１に供給すべきテスト信号列を生成する。ドライバＤｒは、テスト信号列Ｓ５をＩ／Ｏ端子ＰＩＯを介してＤＵＴ１へと出力する。図８の構成によれば、双方向インタフェースを備えるＤＵＴ１を試験できる。
【００７５】
以上、本発明について、いくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７６】
図９（ａ）〜（ｃ）は、第１〜第３の変形例に係る試験装置の構成を示すブロック図である。これらの変形例は、上述のいずれの実施の形態とも組み合わせることが可能であり、それらも本発明の範囲に含まれる。
【００７７】
図９（ａ）の試験装置２ｄは、図８の試験装置２ｃの変形であり、しきい値電圧発生器１０ｄがドライバＤｒと共有されている。双方向通信において、送信と受信が時分割的に行われる場合がある。この場合、ドライバＤｒの出力を、ＤＵＴ１に接続するか、レベルコンパレータＣｐに接続するかを切りかえ可能なスイッチ３４を追加すればよい。ＣＭＬ形式のドライバＤｒをしきい値電圧発生器１０ｄとして利用することにより、回路面積を削減でき、ハードウェアコストを低減できる。
【００７８】
図９（ｂ）の試験装置２ｅは、シュムーコントロール部３０をさらに備える。試験装置は、ＲＴＴＣ（リアルタイムタイミングコントロール）によってオンザフライでタイミング（データレート）を変更することができる。このタイミング変更と、上述したリアルタイムのしきい値電圧の変更を組み合わせることにより、シュムー（Ｓｈｍｏｏ）プロットを生成できる。
【００７９】
具体的には、しきい値電圧発生器１０はパターン発生器ＰＧからの期待値パターンＥＸＰと、シュムーコントロール部３０からの制御信号Ｓ６を受ける。そしてしきい値電圧発生器１０は、リアルタイムでしきい値電圧列Ｓ２の電圧レベルを、制御信号Ｓ６に応じて順に変化させていく。
【００８０】
従来のシュムープロット試験は、レベルコンパレータＣｐに対する比較電圧（しきい値電圧）をスイープさせ、各比較電圧ごとに、被試験信号Ｓ１を試験し、リセットしては同じ動作を繰り返す必要があった。これに対して図９（ｂ）の試験装置２ｅでは、シュムープロット試験をリアルタイムに実現でき、シュムープロット試験の実行時間を大幅に短縮できる。
【００８１】
図９（ｃ）の試験装置２ｆは、適応制御部３２を備える。適応制御部３２は、Ｉ／Ｏ端子ＰＩＯに入力される被試験信号Ｓ１の電圧レベルＶＤＵＴをモニタし、その結果をしきい値電圧発生器１０の終端電圧発生器２０やＤ／Ａコンバータ２６へとフィードバックする。つまり適応制御部３２は、被試験信号Ｓ１に応じて、しきい値電圧のレベルを適応制御する。これにより、出力信号の振幅変動やオフセット変動を許容するデバイスの試験も、適応的に行うことができる。
【００８２】
図１０は、図４の試験装置の変形例を示すブロック図である。図１１は、図１０の試験装置２ｇの動作を示すタイムチャートである。図１０の試験装置２ｇにおいて、レベルコンパレータＣｐは、第１コンパレータＣｐＨ、第２コンパレータＣｐＬ、差分検出器４０、比較電圧発生器４２を含む。
【００８３】
しきい値電圧発生器１０ｇは、被試験信号Ｓ１が各ストローブタイミングにおいてとるべき期待電圧レベルＶＥＸＰに相当するしきい値電圧列Ｓ２を生成する。差分検出器４０は、各ストローブタイミングにおいて、被試験信号Ｓ１の電圧レベルＶＤＵＴと期待電圧レベルＶＥＸＰの差分を示す差分信号Ｓ７を生成する。比較電圧発生器４２は、差分信号Ｓ７に許容される上限を規定する第１しきい値電圧ＶＯＨと、下限を規定する第２しきい値電圧ＶＯＬを生成する。レベルコンパレータＣｐＨ、ＣｐＬは、差分信号Ｓ７の電圧レベルを、第１しきい値電圧ＶＯＨ、ＶＯＬと比較する。タイミングコンパレータＴＣＨ、ＴＣＬはそれぞれ、レベルコンパレータＣｐＨ、ＣｐＬの出力信号Ｓ３Ｈ、Ｓ３Ｌをストローブタイミングでラッチする。
【００８４】
図１０の試験装置２ｇによれば、ＶＤＵＴ−ＶＥＸＰを示す差分信号Ｓ７が、２つのしきい値電圧ＶＯＨとＶＯＬと比較され、ＶＯＬ＜ＶＤＵＴ−ＶＥＸＰ＜ＶＯＨのとき、すなわちＶＯＬ＋ＶＥＸＰ＜ＶＤＵＴ＜ＶＯＨ＋ＶＥＸＰのときパス判定とされ、それ以外のときフェイル判定とされる。つまり２つのレベルコンパレータＣｐＨ、ＣＰＬがウィンドウコンパレータとして機能するため、図４の試験装置２ａと同様に、ＤＵＴ１の良否を判定できる。
【００８５】
最後にしきい値電圧発生器１０の変形例を説明する。図１２（ａ）〜（ｃ）は、変形例に係るしきい値電圧発生器の構成を示す回路図である。
【００８６】
図１２（ａ）のしきい値電圧発生器１０ｃは、図２（ａ）のしきい値電圧発生器１０ａを差動形式としたものである。図２（ａ）のスイッチ２８はそれぞれ、図１２（ａ）において差動トランジスタペアＭ１、Ｍ２に置き換えられている。各スイッチ２８に対応する電流源２４は、差動トランジスタペアＭ１、Ｍ２のテイル電流源として接続される。また抵抗Ｒ１は２つ設けられ、差動トランジスタペアＭ１、Ｍ２に負荷として接続される。
【００８７】
符号器２２ｃは、複数のスイッチ２８１〜２８４それぞれの差動トランジスタペアＭ１、Ｍ２を制御する。
【００８８】
図１２（ａ）のしきい値電圧発生器１０ｃによれば、差動構成としたことにより、高速な被試験信号Ｓ１に追従可能なしきい値電圧列Ｓ２を生成できる。
【００８９】
図１２（ｂ）のしきい値電圧発生器１０ｄは、図１２（ａ）の変形である。スイッチ２８１を構成する差動トランジスタＭ１、Ｍ２はそれぞれ、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２でバイアスされており、バイアス状態に応じた電流が流れている。つまり基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２によって、しきい値電圧列Ｓ２の基準レベルが定まる。
【００９０】
その他のスイッチ２８２〜２８５では、２つのトランジスタＭ１、Ｍ２それぞれにテイル電流源２４Ｈ、２４Ｌが個別に接続されている。符号器２２ｄは、スイッチ２８２〜２８５のトランジスタＭ１、Ｍ２のオン、オフを制御する。
【００９１】
図１２（ｃ）のしきい値電圧発生器１０ｅは、図１２（ｂ）のしきい値電圧発生器１０ｃから、スイッチ２８１、電流源２４１を省略した構成である。
【００９２】
図１２（ｂ）、（ｃ）の構成によれば、トランジスタや電流源のミスマッチに強くなる。
【００９３】
続いて、しきい値電圧発生器１０および比較部１２のタイミング設定について説明する。図１３（ａ）、（ｂ）は、しきい値電圧Ｖｔｈと被試験信号ＶＤＵＴ（Ｓ１）の関係を示す図である。現実のしきい値電圧発生器１０では、期待値データ（制御データ）ＥＸＰ１がセットされてから（設定タイミングｔＶ）、しきい値電圧Ｖｔｈが安定するまでには、ある程度の遅延（セトリング時間）が生ずる。もし、しきい値電圧Ｖｔｈが制御データＥＸＰ１に応じた電圧レベルに安定化する前に、ストローブタイミングｔＳが発生すると、正しい判定が妨げられる。この期間をデッドバンドＴｄと称する。
【００９４】
図１３（ａ）は、設定タイミングｔＶとストローブタイミングｔＳが非同期で設定される様子を示す。この場合、設定タイミングｔＶとストローブタイミングｔＳの時間差によっては、ストローブタイミングｔＳがデッドバンドＴｄで発生する可能性がある。
【００９５】
この問題は、設定タイミングｔＶとストローブタイミングｔＳを同期して設定することで解決することができる。図１３（ｂ）は、設定タイミングｔＶとストローブタイミングｔＳが同期して、言い換えれば、２つのタイミングが一定の時間差で発生する様子を示す。この場合、ストローブタイミングｔＳが被試験信号Ｓ１の電圧レベルＶＤＵＴのどの箇所に位置していたとしても、ストローブタイミングｔＳにおいて、しきい値電圧Ｖｔｈはセトリングしていることが保証される。
【００９６】
続いて、設定タイミングｔＶとストローブタイミングｔＳを同期生成するための構成を説明する。図１４（ａ）〜（ｃ）はそれぞれ、タイミング信号を生成する回路およびそれと対応する波形図を示す。図１４（ａ）では、タイミング発生器ＴＧ（不図示）により生成されたストローブタイミングｔＳを遅延回路ｄ１によって遅延させることにより、設定タイミングｔＶが生成される。
【００９７】
図１４（ｂ）では、タイミング発生器ＴＧ（不図示）により生成された設定タイミングｔＶを遅延回路ｄ２によって遅延させることにより、ストローブタイミングｔＳが生成される。図１４（ｃ）では、タイミング発生器ＴＧ（不図示）により生成された共通の源タイミング信号Ｓ８を、遅延回路ｄ３、ｄ４によって遅延させることにより、ストローブタイミングｔＳおよび設定タイミングｔＶを生成する。源タイミング信号は、タイミング発生器ＴＧが発生するストローブ信号であってもよい。
【００９８】
図１４（ａ）の構成では、あるサイクルのストローブタイミングｔＳを利用して次のサイクルのしきい値電圧Ｖｔｈを設定するため、被試験信号Ｓ１の先頭のデータを試験できないという制約が生ずる。
【００９９】
一方で、図１４（ａ）の構成は、しきい値電圧発生器１０が発生するしきい値電圧Ｖｔｈの波形を評価できるという利点を有する。図１４（ａ）の構成では、遅延時間ｄ１が一定の条件の下、被試験信号Ｓ１の周期（テストレート）を変化させると、設定タイミングｔＶからストローブタイミングｔＳの時間間隔ｔＸを変化させることができる。図１５（ａ）〜（ｃ）は、図１４（ａ）の構成においてテストレートを変化させる様子を示す図である。
【０１００】
しきい値電圧Ｖｔｈの波形評価は以下のように行うことができる。まず、テストレートＴＲＡＴＥをある値に固定する。その状態で、レベルコンパレータＣｐの入力に、被試験信号Ｓ１に代えて、基準電圧Ｖｒｅｆを入力し、基準電圧Ｖｒｅｆのレベルを順次変化させていく。そうすると、ある基準電圧Ｖｒｅｆを境として、比較信号Ｓ４の値が反転する。そのときの基準電圧Ｖｒｅｆが、ある時間間隔ｔｘにおけるしきい値電圧Ｖｔｈの電圧レベルを示す。
【０１０１】
これを、テストレートＴＲＡＴＥを変化させながら、つまり時間間隔ｔｘを変化させながら行うことにより、しきい値電圧Ｖｔｈの波形を取得することができ、セトリング時間をはじめとするしきい値電圧発生器１０の特性を評価することができる。
【０１０２】
第１タイミング信号Ｓｔ１が指定する設定タイミングｔＶと、第２タイミング信号Ｓｔ２が指定するストローブタイミングｔＳは、被試験信号Ｓ１に対して正確に位相合わせされている必要がある。しかしながら、たとえば図１４（ａ）〜（ｃ）に示す構成により、第１タイミング信号Ｓｔ１を生成した場合、遅延回路の遅延量のプロセスばらつき、あるいは温度変動、電源電圧にともなう遅延量の変動によって、設定タイミングｔＶやストローブタイミングｔＳが好ましい位置から逸脱するおそれがある。設定タイミングｔＶの位相が変化すると、ストローブタイミングｔＳにおいて、しきい値電圧ＶＴＨがセトリングしていない状況が発生する。以下の変形例では、設定タイミングｔＶを最適化するための技術を説明する。
【０１０３】
図１６は、しきい値電圧Ｖｔｈの設定タイミングｔＶを最適化可能な試験装置２ｈの構成を示すブロック図である。
試験装置２ｈは、図１の試験装置２に加えて、タイミング調節部５０および可変遅延回路５２を備える。
タイミング調節部５０は、第２タイミング信号Ｓｔ２に対する第１タイミング信号Ｓｔ１の位相を調節する。可変遅延回路５２は、タイミング発生器ＴＧが生成するタイミング信号Ｓｔ１に、調節可能な遅延τｄを与え、第１タイミング信号Ｓｔ１ｄを生成する。可変遅延回路５２は、タイミング発生器ＴＧの一部として構成されてもよい。標準的なタイミング発生器ＴＧの内部には可変遅延回路が実装されているため、これを可変遅延回路５２として流用してもよい。
【０１０４】
タイミング調節部５０によるキャリブレーションは、図１４（ａ）〜（ｃ）のいずれの構成にも適用可能である。
【０１０５】
図１４（ａ）の構成では、遅延回路ｄ１を可変遅延回路５２とし、第２タイミング信号Ｓｔ２に対して、遅延量τｄを与えることにより、第１タイミング信号Ｓｔ１を生成してもよい。
【０１０６】
図１４（ｂ）の構成では、第１タイミング信号Ｓｔ１を遅延させることにより、第２タイミング信号Ｓｔ２が生成される。この場合、タイミング発生器ＴＧの内部の遅延回路を可変遅延回路５２として利用すればよい。
また遅延回路ｄ２を可変遅延回路５２とし、第１タイミング信号Ｓｔ１に対して第２タイミング信号Ｓｔ２に遅延量τｄを与えることにより、第２タイミング信号Ｓｔ２に対する第１タイミング信号Ｓｔ１の位相を相対的に調節してもよい。
【０１０７】
図１４（ｃ）の構成では、タイミング発生器ＴＧが発生する源タイミング信号を遅延する遅延回路ｄ３を、可変遅延回路５２として利用すればよい。
【０１０８】
遅延量τｄを調節するために、以下で説明するキャリブレーション動作が実行される。キャリブレーション時には、Ｉ／Ｏ端子ＰＩＯに対して所定のキャリブレーション信号が入力される。タイミング調節部５０は、このときに生成される判定信号Ｓ９にもとづいて、第１タイミング信号Ｓｔ１ｄの位相を調節する。
【０１０９】
具体的な、第１タイミング信号のキャリブレーション動作の例を説明する。第１タイミング信号Ｓｔ１に対するキャリブレートに先立ち、第２タイミング信号Ｓｔ２のキャリブレートは完了しているものとする。被試験信号Ｓ１に対する第２タイミング信号Ｓｔ２のキャリブレートは、公知の技術を用いればよい。
【０１１０】
図１７は、試験装置２ｈによる第１タイミング信号（しきい値電圧の設定タイミングｔＶ）のキャリブレーション動作例を示す波形図である。
【０１１１】
第１タイミング信号Ｓｔ１のキャリブレーション動作時に、キャリブレーション信号Ｓ１として所定の固定電圧Ｖｃが入力される。固定電圧Ｖｃは、被試験信号Ｓ１の中点電圧であってもよい。パターン発生器ＰＧは、テストサイクルごとに値が変化する制御データＳ１１を発生する。この制御データＳ１１は、通常の試験時における、期待値データＥＸＰに応じた制御データＥＸＰ１とは異なることに留意すべきである。
【０１１２】
制御データＳ１１の、“００”、“０１”、“１０”、“１１”はそれぞれ、しきい値電圧Ｖｔｈ００、Ｖｔｈ１０、Ｖｔｈ１０、Ｖｔｈ１１に対応する。制御データＳ１１のパターンは特に限定されないが、テストサイクルごとにしきい値電圧Ｖｔｈが固定電圧Ｖｃを跨いで変化するように定められることが望ましい。
【０１１３】
制御データＳ１１は、第１タイミング信号Ｓｔ１ｄが指定する設定タイミングｔＶにて、しきい値電圧発生器１０に設定される。したがって、しきい値電圧列Ｓ２（Ｖｔｈ）は、設定タイミングｔＶを始点として電圧レベルが変化し始め、セトリング時間経過後に、制御データＳ１１が指定する電圧レベルに安定化する。セトリング時間は、その遷移の前後の電圧レベルの組み合わせごとに異なった値を有する。そこで制御データＳ１１は、しきい値電圧Ｖｔｈのセトリング時間が長くなるように、あるいはセトリング時間がさまざまな値をとるように、定められることが望ましい。
【０１１４】
被試験信号Ｓ１としきい値電圧列Ｓ２の比較結果を示す比較信号Ｓ３は、タイミングコンパレータＴＣによって第２タイミング信号Ｓｔ２により規定されるストローブタイミングｔＳごとにラッチされ、比較データＳ４が生成される。
【０１１５】
パターン発生器ＰＧは、キャリブレーション動作時において、制御データＳ１１に応じたしきい値電圧Ｖｔｈと、固定電圧Ｖｃの比較結果の期待値を示す期待値データＥＸＰ２を生成する。デジタル比較器１４は、各サイクルごとに、比較信号Ｓ４と期待値データＥＸＰ２を比較し、一致（１）、不一致（０）を示す判定信号Ｓ９を生成する。
【０１１６】
図１８は、しきい値電圧Ｖｔｈと第１タイミング信号Ｓｔ１の関係を示す波形図である。可変遅延回路５２が与える遅延量τｄを変化させると、それにともなってしきい値電圧Ｖｔｈの変化し始める時刻および安定化する時刻が変化する。
【０１１７】
第ｉサイクルに着目する。正確な試験を行うためには、第２タイミング信号Ｓｔ２が規定するストローブタイミングｔＳｉよりも、所定のセットアップ時間τＳＥＴ前に、しきい値電圧Ｖｔｈがセトリングしている必要がある。また、ストローブタイミングｔＳｉの後、ホールド時間τＨＬＤの間、しきい値電圧Ｖｔｈが一定である必要がある。セットアップ時間τＳＥＴおよびホールド時間τＨＬＤは、タイミングコンパレータＴＣに使用されるラッチもしくはフリップフロップに固有の値である。
【０１１８】
図１９は、可変遅延回路５２の遅延量τｄと、判定信号Ｓ９が一致を示す回数（確率）の関係を示す図である。図１８では、遅延量がτｄ２の場合に、第１タイミング信号Ｓｔ１と第２タイミング信号Ｓｔ２が適切な位相関係となり、セットアップ時間τＳＥＴ、ホールド時間τＨＤＬが満たされる。この場合、ある期間にわたって判定信号Ｓ９を測定すると、すべてのサイクルにおいて一致を示すであろう。
【０１１９】
一方、第１タイミング信号Ｓｔ１と第２タイミング信号Ｓｔ２が、適切なタイミングからずれると、いくつかのサイクルにて判定信号Ｓ９が不一致を示す。つまり、第１タイミング信号Ｓｔ１に与える遅延量τｄに応じて、判定信号Ｓ９が一致を示す回数が変化する。
【０１２０】
そこでタイミング調節部５０は、可変遅延回路５２の遅延量τｄ１、２、３、…と変化させて、第２タイミング信号Ｓｔ２および被試験信号Ｓ１に対する第１タイミング信号Ｓｔ１の位相をスイープさせる。そして、各位相において、十分に長いサイクルにわたって判定信号Ｓ９を監視し、判定信号Ｓ９が一致（１）を示す回数（または不一致を示す回数）を測定し、測定された回数にもとづいて、通常の試験時における第１タイミング信号Ｓｔ１ｄの位相を決定する。好ましくは、判定信号Ｓ９が一致を示す確率が最も高くなるときの遅延量τｄを、通常の試験時に利用すべき遅延量τｄに決定する。キャリブレーションで決定された遅延量τｄに、あるマージンを加算、もしくは減算して、通常試験時の遅延量としてもよい。
【０１２１】
より具体的にはタイミング調節部５０は、遅延量τｄの初期値として可変遅延回路５２に設定可能な最大値τｄ５とし、遅延量τｄを、τｄ５、４、３…と減少させていく。遅延量τｄ５、４、３が大きすぎると、タイミングコンパレータＴＣにおけるセットアップ条件が満足されず、判定信号Ｓ９は不一致を示す回数が多くなる。遅延量τｄが小さくなるに従い、判定信号Ｓ９が一致を示す回数が多くなる。最適な遅延量τｄ２において、判定信号Ｓ９のすべてが一致を示す。タイミング調節部５０は、このときの遅延量τｄ２を可変遅延回路５２にメモリし、キャリブレーションを停止する。
【０１２２】
ホールド時間τＨＬＤを配慮しなくてよい場合、以下のように遅延量τｄを決定してもよい。この場合、遅延量τｄ１、τｄ２において、タイミングコンパレータＴＣのセットアップ条件が満たされ、判定信号Ｓ９が一致を示す回数が最大となる。遅延量がτｄ３より大きくなると、判定信号Ｓ９が一致を示す回数が減少し始める。そこで、タイミング調節部５０は、遅延量τｄの初期値として可変遅延回路５２に設定可能な最大値τｄ１とし、遅延量を、τｄ２、３、４…と増加させていく。遅延量がある値より小さいとき、判定信号Ｓ９はすべて一致を示す。遅延量がある値より大きくなると、タイミングコンパレータＴＣにおけるセットアップ条件が満足されず、判定信号Ｓ９が不一致を示すようになる。タイミング調節部５０は、判定信号Ｓ９の不一致を検出すると、キャリブレーションを停止する。そして、不一致が検出されたときの遅延量の値よりも小さな遅延量を、可変遅延回路５２にメモリする。
【０１２３】
このように、図１６の試験装置２ｈによれば、さまざまな温度や電源電圧の環境下において、第１タイミング信号Ｓｔ１のタイミングを、自動的に最適化できる。
【０１２４】
試験装置２ｈの温度や電源電圧は、試験中に時々刻々と変化しうる。したがって、第１タイミング信号Ｓｔ１に与えるべき遅延量τｄも、温度や電源電圧などの試験環境に応じて変化しうる。そこで試験装置２ｈは、試験装置２ｈの温度および／または電源電圧を監視する監視部５４をさらに備えてもよい。監視部５４は、温度や電源電圧が第１タイミング信号Ｓｔ１のタイミングを再設定すべき条件を満たすとき、タイミング調節部５０に、再度のキャリブレーション動作を指示する。
【０１２５】
なお、キャリブレーション動作には、比較的長い時間を要するため、ＤＵＴ１の試験中に頻繁に行うことは好ましくない。そこで、さまざまな温度、電源電圧の条件下で、上述のキャリブレーション動作を予め実行しておき、温度と電源電圧の組み合わせ、つまり試験環境ごとに、最適な遅延量τｄを測定しておいてもよい。試験環境と最適な遅延量τｄの関係を示すテーブルを保持するメモリを設けてもよい。そして、監視部５４により測定された温度、電源電圧に応じて、タイミング調節部５０は、メモリに保持されるテーブルから、最適な遅延量τｄを決定し、可変遅延回路５２に設定してもよい。この場合、試験中にキャリブレーションが頻繁に行われるのを防止できる。
【０１２６】
なお、上述したキャリブレーション動作は一例であって、当業者であれば、タイミング調節部５０によるキャリブレーションには、さまざまな変形例が存在しうることが理解され、こうした変形例も本発明の範囲に含まれる。
【０１２７】
実施の形態では、タイミング調節部５０は、判定信号Ｓ９にもとづいて第１タイミング信号Ｓｔ１の位相を調節したが、本発明はこれに限定されない。たとえば判定信号Ｓ９に代えて、比較信号Ｓ４にもとづいて、第１タイミング信号Ｓｔ１の位相を調節してもよい。
【０１２８】
実施の形態では、第１タイミング信号Ｓｔ１のキャリブレーション時に、被試験信号Ｓ１として固定電圧Ｖｃを入力する場合を説明したが、本発明はこれに限定されない。キャリブレーション時に、被試験信号Ｓ１をダイナミックに変化させながら、より厳しい条件下で第１タイミング信号Ｓｔ１のタイミングを調節してもよい。
【０１２９】
また、タイミング調節部５０による第１タイミング信号Ｓｔ１のタイミングの調節は、図４、図６、図８、図９（ａ）〜（ｃ）、図１０をはじめとするさまざまな試験装置に適用することが可能であり、これらも本発明の範囲に含まれる。
【０１３０】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１３１】
１…ＤＵＴ、Ｒ１…抵抗、ＰＩＯ…Ｉ／Ｏ端子、Ｃｐ…レベルコンパレータ、ＴＣ…タイミングコンパレータ、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…フォーマットコントローラ、Ｄｒ…ドライバ、Ｓ１…被試験信号、２…試験装置、Ｓ２…しきい値電圧列、１０…しきい値電圧発生器、１２…比較部、１４…デジタル比較器、１６…マルチプレクサ、２０…終端電圧発生器、２２…符号器、２４…電流源、２６…Ｄ／Ａコンバータ、２８…スイッチ、３０…シュムーコントロール部、３２…適応制御部、３４…スイッチ、４０…差分検出器、４２…比較電圧発生器、Ｓｔ１…第１タイミング信号、Ｓｔ２…第２タイミング信号、５０…タイミング調節部、５２…可変遅延回路、５４…監視部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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