(57)【要約】【課題】  インダクタが形成されたＲＦ回路とデジタル回路とを同一チップ上に搭載できるようにする。【解決手段】  シリコン基板１上の素子分離膜２によって分離された領域内にＭＯＳＦＥＴ３が形成されている。ＲＦ回路領域１００には、第１の層間絶縁膜４を貫いてシリコン基板内部に到達する、低誘電率絶縁物が埋設された低誘電率絶縁体ロッド８が複数配置されている。ＲＦ回路領域１００上の層間絶縁膜内には多層配線を利用したインダクタ４０が形成されている。インダクタの磁心及びその周囲には、高透磁率材料と低誘電率材料とが混合された複合材料が埋め込まれた高透磁率分離領域１９が形成されている。
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【特許請求の範囲】
【請求項１】
低容量基板領域を有する半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備える半導体デバイスにおいて、
前記低容量基板領域には、少なくとも最下層の層間絶縁膜を貫き前記半導体基板内部に至る複数の基板開口が形成されていることを特徴とする半導体デバイス。
【請求項２】
前記基板開口内には、低誘電率絶縁物が埋設されていることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記基板開口の半導体基板内での長さが、前記半導体基板の厚さの半分以上であるか、または、前記基板開口が前記半導体基板を貫通していることを特徴とする請求項１または２に記載の半導体デバイス。
【請求項４】
前記基板開口は、基板表面と垂直方向にみてランダムに配置されたものであることを特徴とする請求項１から３のいずれか一に記載の半導体デバイス。
【請求項５】
前記基板開口は、基板表面と垂直方向にみて前記低容量基板領域を横断する直線的な電流経路が形成されることのないように形成されたものであることを特徴とする請求項１から３のいずれか一に記載の半導体デバイス。
【請求項６】
前記低容量基板領域の上方に、層間絶縁膜内に高透磁率材料が埋設された高透磁率領域が設けられていることを特徴とする請求項１から５のいずれか一に記載の半導体デバイス。
【請求項７】
前記高透磁率領域には、複数の高透磁率磁性体ロッドが配置されており、該高透磁率磁性体ロッドのそれぞれは、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に到達するアスペクト比（深さ／直径または一辺の長さ）が１以上の膜開口が、導電性を有する前記高透磁率材料で埋め込まれて形成されていることを特徴とする請求項６に記載の半導体デバイス。
【請求項８】
前記高透磁率領域には、複数の高透磁率磁性体ロッドが配置されており、該高透磁率磁性体ロッドのそれぞれは、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に到達する膜開口が絶縁性を有する高透磁率材料で埋め込まれて形成されていることを特徴とする請求項６に記載の半導体デバイス。
【請求項９】
半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備え、前記層間絶縁膜中に高透磁率領域が配設される半導体デバイスにおいて、
前記高透磁率領域が、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に到達するアスペクト比（深さ／直径または一辺の長さ）が１以上の膜開口が、導電性を有する高透磁率材料で埋め込まれて形成された複数の高透磁率磁性体ロッドを有することを特徴とする半導体デバイス。
【請求項１０】
半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備え、前記層間絶縁膜中に高透磁率領域が配設される半導体デバイスにおいて、
前記高透磁率領域が、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に到達する膜開口が絶縁性を有する高透磁率材料で埋め込まれて形成された複数の絶縁性高透磁率磁性体ロッドを有することを特徴とする半導体デバイス。
【請求項１１】
前記高透磁率材料が、低誘電率絶縁材料と導電性を有する高透磁率磁性材料または絶縁性を有する高透磁率磁性材料とからなる複合材料であることを特徴とする請求項６から１０のいずれか一に記載の半導体デバイス。
【請求項１２】
前記低誘電率絶縁材料がポーラス絶縁材料であることを特徴とする請求１１に記載の半導体デバイス。
【請求項１３】
前記高透磁率磁性体ロッドが、前記絶縁膜開口の内壁面を被覆する高透磁率材料膜と、該高透磁率材料膜の内側に埋め込まれた低誘電率絶縁材料とを含むことを特徴とする請求項７または９に記載の半導体デバイス。
【請求項１４】
前記高透磁率領域には、前記高透磁率磁性体ロッドの上部、および／または、下部に、層間絶縁膜表面に形成された凹部を高透磁率材料を含む材料にて埋め込んでなる高透磁率磁性体プレーンが配置されていることを特徴とする請求７から１３のいずれか一に記載の半導体デバイス。
【請求項１５】
前記低容量基板領域上または前記高透磁率領域に、インダクタが形成されていることを特徴とする請求項１から１４のいずれか一に記載の半導体デバイス。
【請求項１６】
前記半導体基板上の前記低容量基板領域内または前記高透磁率領域を含む領域内に、アナログ回路が形成されていることを特徴とする請求項１から１５のいずれか一に記載の半導体デバイス。
【請求項１７】
前記半導体基板上の前記低容量基板領域または前記高透磁率領域が設けられた領域外に、ロジック回路が形成されていることを特徴とする請求項１から１６のいずれか一に記載の半導体デバイス。
【請求項１８】
前記低容量基板上にオンチップアンテナ配線が形成されていることを特徴とする請求項１から４のいずれか一に記載の半導体デバイス。
【請求項１９】
前記オンチップアンテナ配線が半導体チップの周辺部に形成されていることを特徴とする請求項１８に記載の半導体デバイス。
【請求項２０】
前記オンチップアンテナ配線が半導体チップの周辺に沿って″Ｉ″字状、″Ｌ″字状、″Ｕ″字状または多重ループに形成されていることを特徴とする請求項１８に記載の半導体デバイス。
【請求項２１】
前記オンチップアンテナ配線が複数の層間絶縁膜を貫通して形成されたスリット状開口を埋め込む配線層によって形成されていることを特徴とする請求項１８から２０のいずれか一に記載の半導体デバイス。
【請求項２２】
前記オンチップアンテナ配線の内側には接地されたシールド配線が形成されていることを特徴とする請求項１９から２１のいずれか一に記載の半導体デバイス。
【請求項２３】
前記シールド配線が複数の層間絶縁膜を貫通して形成されたスリット状開口を埋め込む配線層によって形成されていることを特徴とする請求項２２に記載の半導体デバイス。
【請求項２４】
半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備え、前記層間絶縁膜中に高透磁率領域が配設される半導体デバイスの製造方法であって、
（１）半導体基板上にトランジスタを形成する工程と、
（２）前記低容量基板領域に少なくとも最下層の層間絶縁膜を貫き前記半導体基板内部に至る基板開口を複数個形成する工程と、
（３）前記開口内を絶縁物により埋め込む工程と、
（４）前記半導体基板の裏面を研削する工程と、
をこの順に有することを特徴とする半導体デバイスの製造方法。
【請求項２５】
前記第（３）の工程で埋め込まれる絶縁物が、誘電率が酸化シリコンより小さい低誘電率絶縁物であることを特徴とする請求２４に記載の半導体デバイスの製造方法。
【請求項２６】
前記第（１）の工程と前記第（２）の工程との間に半導体基板上にトランジスタを覆う層間絶縁膜を形成する工程が付加されることを特徴とする請求２４または２５に記載の半導体デバイスの製造方法。
【請求項２７】
前記低容量基板領域上に、少なくとも２層以上の複数の配線層を用いた配線が形成されていることを特徴とする、請求項１から２３のいずれか一に記載の半導体デバイス。
【請求項２８】
前記配線層がインダクタであることを特徴とする、請求項２７に記載の半導体デバイス。
【請求項２９】
前記複数の配線層の配線が、複数のビアプラグにより、電気的に並列に接続されていることを特徴とする、請求項２７から２８のいずれか一に記載の半導体デバイス。
【請求項３０】
前記複数の配線層の配線の端部が複数のビアプラグにより接続され、前記複数の配線層は電気的に直列に接続されていることを特徴とする、請求項２７から２８のいずれか一に記載の半導体デバイス。
【請求項３１】
第１の層間絶縁膜中に形成された第１の配線層の電流方向と、前記第１の層間絶縁膜に隣接する第２の層間絶縁膜中に形成された第２の配線層の電流方向が、互いに対向しないことを特徴とする、配線請求項３０に記載の半導体デバイス。
【請求項３２】
前記複数の配線層の配線が直列に接続された構造では、第１の層間絶縁膜中に形成された第１の配線層と、前記第１の層間絶縁膜と上下の位置関係にある第２の層間絶縁膜中に形成された第２の配線層の電流方向が、同一方向であることを特徴とする、配線請求項３０に記載の半導体デバイス。
【請求項３３】
前記複数の配線層の配線が直列に接続された構造では、第１の層間絶縁膜中に形成された第１の配線層の配線と、前記第１の層間絶縁膜に隣接する第２の層間絶縁膜中に形成された第２の配線層の配線とが、上下方向に重ならないように延びていることを特徴とする、請求項３０から３２に記載の半導体デバイス。
【請求項３４】
前記低容量基板領域には、トランジスタの電極となるコンタクトプラグと、第１の層間絶縁膜上に、少なくともシリコンを含有し、前記第１の層間絶縁膜と構成元素及び比率の異なる絶縁膜とが形成されていることを特徴とする、請求項１から２３、及び請求項２７から３３に記載の半導体デバイス。
【請求項３５】
前記低容量基板領域には、トランジスタの電極となるコンタクトプラグを収容する第１の層間絶縁膜上に、少なくともシリコンを含有し、第１層間絶縁膜と構成元素及び比率の異なる絶縁膜が形成されていることを特徴とする、請求項１から２３、及び請求項２７から３４に記載の半導体デバイス。
【請求項３６】
前記低容量基板領域には、前記低誘電率膜ロッドの最上部面が、コンタクトプラグの最上面よりも低い位置にあることを特徴とする、請求項項１から２３、及び請求項２７から３５に記載の半導体デバイス。
【請求項３７】
前記低容量基板領域には、前記低誘電率膜ロッドの上部を覆って、ロッド内に充填された絶縁膜よりも高い比誘電率、及び機械強度を持つ絶縁膜が形成されていることを特徴とする、請求項１から２３及び請求項２７から３６のいずれか一に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、高周波信号処理を行うことができる半導体デバイスおよびその製造方法に関し、より詳しくは半導体基板上に少なくとも高周波信号処理回路領域を含む半導体デバイスとその製造方法に関するものである。
【背景技術】
【０００２】  モバイルコンピューティングの進展により、シリコンチップに無線通信機能（ＲＦ通信機能）を持たせる必要が生じている。従前のシリコンチップにおいては、ＣＭＯＳトランジスタを含むＣＭＯＳゲートが形成され、これらのＣＭＯＳゲートからなるデジタル論理による信号処理のみが行わてれていた。これに対し、ＲＦ通信機能はアナログ信号処理に向けられ、信号増幅といったＣＭＯＳトランジスタのアナログ処理機能に加え、インダクタといった受動素子を利用する受信波の増幅機能や、パルス発生器、パルス遅延回路などを利用する送信機能を持つ。
より具体的には、通信端末装置は、図２６に示すように、シリコン半導体チップ内に、ＬＮＡ（Ｌｏｗ  ｎｏｉｓｅ  ａｍｐｌｉｆｉｅｒ）６１ａ、送信信号生成回路６１ｂ、及び、スイッチ回路６１ｃを備えて無線信号の送受信を行うＲＦ通信回路領域６１と、これらのアナログ信号をデジタル信号に転換するＡ／Ｄ変換回路６２ａ、デジタル信号処理回路６２ｂ、及び、信号処理を行ったデジタル信号を再びアナログ化するＤ／Ａ変換回路６２ｃからなるデジタルベースバンド（ＢＢ）領域６２とを少なくとも有する。実際には、さらにＳＲＡＭやＤＲＡＭからなるメモリ領域が必要となるが、ここでは図示していない。【０００３】  ＣＭＯＳトランジスタの増幅機能は、微細加工の進展により大きく改善されており、ＲＦ領域のアナログ信号処理を可能ならしめる程度に達している。しかし、アナログ回路は、ＬＣＲ回路構成を必要とし、特にシリコン半導体チップ上に形成される高性能・小型インダクタの技術開発には以下に述べる技術課題があり、その実用化が遅れている。図２７に、シリコン半導体チップ上に形成されるインダクタの上面模式図とその等価回路を示す。インダクタはシリコン半導体チップ上に形成される多層配線を利用して形成される。【０００４】  まず、インダクタの損失を考えない場合、インダクタのインダクタンスＬは、
下記の式（１）で与えられる。
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ここで、μ：インダクタ形成領域の透磁率、ｎ：巻き線数、ｒ：巻き線の最大半径である。
多層配線間の絶縁分離には、シリコン酸化膜が用いられており、透磁率は真空の透磁率μ０と仮定できる。式（１）によれば、Ｌ＝１００ｎＨを得るには、巻き線数ｎ＝２６、インダクタの一辺２ｒ＝２５０μｍ程度が必要となる。通常のインダクタ部品と比較すれば非常に小さなものであるが、通常のロジックチップにおいては大面積を占有してしまう。従って、インダクタを多数ＲＦ回路内に用いることは困難である。インダクタの寸法を変更することなくインダクタンスＬを増加させることは、インダクタ形成領域の透磁率を上げることにより実現できる。式（１）は、高透磁率材料を導入することで実現できることを示している。【０００５】  式（１）では、インダクタのインダクタンス（Ｌ）に注目したものである。インダクタは、図２７にシリコン半導体チップ上のインダクタの等価回路で示すように、電力損失因子があり、回路の高周波特性を阻害する。たとえば、多層配線から形成されるインダクタ線路の抵抗（Ｒｓ）は、インダクタが巨大となれば線路長が増大するため、無視できない電力消費の原因となる。また、インダクタ線路間の結合容量（Ｃｐ）による電荷充放電による損失、さらには、インダクタとシリコン半導体基板とのカップリング容量（Ｃｏｘ／２）による損失、さらにはシリコン基板内のｐｎ接合容量による損失も、無視できない電力消費の原因となる。
上記損失以外の因子として、インダクタからの高周波磁場変動による誘導電流（渦電流）に起因する、シリコン基板を介したノイズ伝搬および損失がある。このノイズ伝搬現象は、インダクタのみならずシリコン半導体基板上のＲＦ回路に共通した技術問題である。この基板ノイズを低減するには、基板抵抗（Ｒ１）を増大させかつ基板容量（Ｃ１）を小さくすることが重要である。なお、基板抵抗Ｒ１は、基板の比抵抗ρと基板厚ｔｓｕｂとにより決定される。【０００６】  上記のような技術背景のもと、シリコン半導体基板上に高性能インダクタを形成するための技術開発が進められている。第１の従来技術として、インダクタ形成領域のシリコン基板に溝（トレンチ）を形成し、溝をシリコン酸化膜等で埋め込む技術が提案されている（例えば、特開２０００−７７６１０、特開２００２−９３６２２、特開２０００−４０７８９参照）。
図２８は、特開２０００−７７６１０にて提案されたオンチップインダクタの断面図である。同図に示すように、シリコン基板７１に格子状に溝を形成し、この溝部にシリコン酸化膜７２を埋め込み、そして溝形成領域上にインダクタ７３を形成している。シリコン基板７１にシリコン酸化膜７２を埋め込むことで、インダクタ形成領域の容量（Ｃ１）およびインダクタ線路と基板とのカップリング容量（Ｃｏｘ／２）を低減し、インダクタのリーク電流の低減と誘導電流の低減とを実現している。【０００７】  また、特開２００２−９３６２２には、インダクタを構成する渦巻き型配線の配線間および外周に対して、シリコン基板に渦巻き状トレンチを形成し、その内部を絶縁性物質（酸化シリコン）で充填した素子が記載されている。
また、特開２０００−４０７８９には、シリコン基板上に多層配線を利用してインダクタを形成し、シリコン基板表面から掘り込んだ開口部に絶縁物（二酸化シリコン、窒化シリコン）と真性ポリシリコンを埋め込むことで、インダクタの形成領域にシリコン基板表面を起点とし基板内部に対して板状の絶縁膜と浅いトレンチ状の絶縁膜が形成する技術が記載されている。
上記特許文献に記載された技術は、いずれもシリコン基板表面を基点として、基板を掘り込みその内部を絶縁物で埋め込んでいる。【０００８】  第２の従来技術として、インダクタ形成領域に強磁性ないし軟磁性材料を埋め込んで巻線周囲の透磁率を高めインダクタンスの増大を図る技術が提案されている（例えば、特開２００１−２８４５３３参照）。すなわち、特開２００１−２８４５３３には、図２９に示されるように、シリコン基板８１上の絶縁膜８２内にインダクタ８３の巻線を形成し、巻線の中心部（およびその周辺部）の絶縁膜内に鉄コバルト合金などの強磁性体金属からなる磁気コア８４を配置する技術が開示されている。【０００９】  また、特開平２００１−２８４５３３号公報には、複数の配線層を用い、第１の配線層と第２の配線層を電気的に並列に接続し、インダクタ配線の低抵抗化を図る技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】  従来の技術はともに、シリコン基板上に形成されるインダクタの性能向上を目的として提案されたものであるが、以下に述べる問題がある。第１の従来技術では、いずれの場合も溝ないしトレンチはシリコン基板表面から掘り込まれている。そして、溝ないしトレンチを埋め込む絶縁材料としては酸化シリコンや窒化シリコンなどの比較的比誘電率の高い材料が想定されている。浮遊容量を低減するには低誘電率の絶縁膜を埋め込むことが効果的であるが、従来技術では、絶縁膜の埋め込み後にトランジスタの形成工程が予定されているため、低誘電率の絶縁膜の埋め込みができない。低誘電率絶縁膜としては例えばシリコン酸化膜中の酸素をメチル基などの有機基によって一部置換した有機シロキサン膜や該有機シロキサン膜内に５ｎｍφ以下の微小空孔を分散させたポーラス絶縁膜等が知られているが、低誘電率絶縁膜の耐熱性は一般に５００℃以下程度である。一方、トランジスタ形成にはゲート絶縁膜形成や不純物注入後の活性化アニールなどの７００℃以上の高熱処理工程が必要となるため、トランジスタ形成前にインダクタ形成領域に絶縁膜を埋め込んでおく構造の場合、必然的に埋め込み絶縁膜としては高耐熱性を有するシリコン酸化膜等に限定されてしまう。よって、第１の従来技術では、基板に係る寄生容量を十分に低減することはできなかった。【００１１】  また、第１の従来技術では、基板電流の低減を目的の一つとしているが、トレンチ深さとシリコン基板厚さの関係、すなわちトレンチ深さをシリコン基板厚のどの程度まで掘り込むかという点については何らの考慮も払われていない。シリコン基板は不純物がドープされており低抵抗であるため、基板厚が大きい場合には十分に基板電流を低減することができない。すなわち、ノイズと損失を十分に低減することができない。【００１２】  上述した第２の従来技術では、深さに対して広い面積を有する開口が設けられ、この開口が強磁性体によって埋め込まれている。ここで、埋め込み強磁性体の埋め込み深さに対して断面積径が大きい場合、この強磁性体領域を通過する磁場の変動による渦電流による損失が大きくなる。この渦電流を小さくするためには断面積を小さくする必要があるが、断面積を単に小さくしただけでは磁心領域の被覆面積が小さくなり、磁束密度の向上効果が期待できない。
さらに、インダクタの損失を減らすにはインダクタ線路間のカップリング容量（Ｃｐ）を減らす必要もある。前記特開２００１−２８４５３３には、磁気コアを軟磁性粒子をポリイミドによって固めたものによって構成する実施例も記載されているものの、Ｃｐの低減に関しては何の考慮も払っておらず、磁性体を固定するのに比誘電率３以上の有機接着剤（ポリイミド）を用いるに留まっている。【００１３】  また、同じく特開平２００１−２８４５３３号公報では、２層の配線層を電気的に並列に接続することにより、インダクタ配線の抵抗損失を低減できるとしているが、下層の配線層をインダクタ配線として用いることにより、寄生容量が増加してしまうという課題があった。すなわち、より基板に近い下層の配線層を用いることにより、基板との距離が近くなってしまい、図２７に示す等価回路における配線と基板との寄生容量Ｃｏｘが増加してしまい、インダクタの性能を劣化させてしまうという課題があった。【００１４】  本願発明の目的は、上述した従来技術の課題を解決することであって、半導体基板上に少なくとも高周波信号処回路領域を含む半導体デバイスにし、高周波帯域での損失およびノイズ低減を可能とし、かつ特に受動素子であるインダクタの小型化と損失低減化を可能ならしめる半導体デバイスを提供することである。
【課題を解決するための手段】
【００１５】  上記の目的を達成するため、本発明は、その第１の視点において、低容量基板領域を有する半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備える半導体デバイスにおいて、前記低容量基板領域には、少なくとも最下層の層間絶縁膜を貫き前記半導体基板内部に至る複数の基板開口が形成されていることを特徴とする半導体デバイスを提供する。
好ましくは、前記基板開口内には低誘電率絶縁物が埋設される。また、一層好ましくは、前記基板開口の長さが前記半導体基板の厚さの半分以上であるか、前記基板開口が前記半導体基板を貫通している。【００１６】  上記の目的を達成するため、本発明は、その第２の視点において、半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備え、前記層間絶縁膜中に高透磁率領域が配設される半導体デバイスにおいて、前記高透磁率領域が、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に到達するアスペクト比（深さ／直径または一辺の長さ）が１以上の開口が、導電性を有する高透磁率材料で埋め込まれて形成された複数の高透磁率磁性体ロッドを有することを特徴とする半導体デバイスを提供する。【００１７】  上記の目的を達成するため、本発明は、その第３の視点において、酸化物系前記高透磁率領域が、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に到達する開口が絶縁性を有する高透磁率材料で埋め込まれて形成された複数の絶縁性高透磁率磁性体ロッドを有することを特徴とする半導体デバイスを提供する。【００１８】  好ましくは、前記絶縁性を有する高透磁率材料が、低誘電率絶縁材料と、導電性を有する高透磁率材料または絶縁性を有する高透磁率材料とからなる複合材料である。絶縁性を有する高透磁率材料は、例えば酸化物系高透磁率材料である。導電性を有する高透磁率材料には、例えば、ＮｉＦｅ系の二元合金、及びこれにＭｏ、Ｃｒ、Ｃｕ、Ｃｏ等の元素を添加した多元系合金、すなわち一般にパーマロイ系材料と呼称されるものや、Ｆｅ−Ｃｏ系合金、Ｎｉ−Ｃｏ系合金、Ｆｅ−Ａｌ系合金、或いはセンダストと呼称されるＦｅ−Ａｌ−Ｓｉ系合金、及びそれらに微量の他元素を添加したもの、更には、アモルファス系材料として、ＦｅＰ系、ＦｅＢ系合金、及びそれらに他元素を添加したものや、非晶質化元素としてＳｉＢを用いたものとしてはＦｅＳｉＢ、ＮｉＳｉＢ、ＣｏＳｉＢ、ＣｏＦｅＳｉＢ、ＣｏＦｅＮｉＳｉＢ、ＣｏＦｅＭｏＳｉＢ、ＣｏＦｅＮｉＮｂＳｉＢ、ＣｏＦｅＭｎＳｉＢ等の材料、或いは、Ｃｏ系スパッタ薄膜のアモルファス材料としては、Ｃｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系、または数％のＦｅ、Ｍｎ、Ｎｉを添加した金属−金属系合金、例えばＣｏＦｅＰｂＡｌ、ＣｏＭｎＢ、ＣｏＭｏＺｒ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＣｏＮｂＴｉ、ＣｏＦｅＮｂ、ＣｏＭｎＮｂ、等があげられる。また、ＦｅＴａＮやＦｅＴａＣ等の、グラニュラ膜状の物質を用いても良い。
酸化物系高透磁率材料には、例えば、化学式ＭＦｅ２Ｏ４（Ｍは、例えばＭｎ２＋、Ｎｉ２＋、Ｃｕ２＋等の２価の金属イオンを表す）で表される、いわゆる一般にフェライトと呼称される材料や、或いは前記フェライト材料とＺｎＦｅ２Ｏ４等の非磁性酸化物との混合物である複合フェライトと呼称される物質、例えばＭｎ−Ｚｎフェライト、Ｍｇ−Ｆｅフェライト、Ｃｕ−Ｚｎフェライト、Ｃｕ−Ｚｎ−Ｍｇフェライト、Ｎｉ−Ｃｕ−Ｚｎフェライト等をあげることができる。更には、ＭＨｚ帯からＧＨｚ帯といった比較的高い周波数で使用できるＭｎ−Ｍｇフェライト、Ｍｎ−Ｍｇ−Ａｌフェライト、Ｎｉフェライト、Ｎｉ−Ｚｎフェライトや、ＹＩＧ（Ｙ２Ｆｅ５Ｏ１２）、或いはＹＩＧに微量の他元素を添加したＡｌ系ＹＩＧ、Ｇｄ系ＹＩＧ、Ｃａ系ＹＩＧ、Ｎｂ  ＹＩＧ等のガーネット型フェライトや、六方晶系型のＢａフェライトおよびＢａフェライトに微量の他元素を添加した物質、更にはＮｉ−Ｃｏフェライトや、Ｎｉ−Ｃｕ−Ｃｏ−Ｆｅフェライト等も、好ましい例としてあげられる。
これら高透磁率材料の例は、本発明を好ましい形態で実施するための一例であり、上記高透磁率材料の例により、本願発明は制限を受けるものではなく、また、上記軟磁性体の例に列記した物質においては、その組成比などは考慮されておらず、これによっても本願発明は制限されものではない。【００１９】  上記の目的を達成するため、本発明は、その第４の視点において、低容量基板領域を有する半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備える半導体デバイスにおいて、前記低容量基板領域には少なくとも最下層の層間絶縁膜を貫き前記半導体基板内部に至る基板開口が複数個形成されており、前記低容量基板領域上には、少なくとも２層以上の複数の層にわたる配線層が形成されることを特徴とする半導体デバイスを提供する。【００２０】  上記の目的を達成するため、本発明は、その第５の視点において、半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備え、前記層間絶縁膜中に高透磁率領域が配設される半導体デバイスの製造方法であって、
（１）半導体基板上にトランジスタを形成する工程と、
（２）前記低容量基板領域に少なくとも最下層の層間絶縁膜を貫き前記半導体基板内部に至る基板開口を複数個形成する工程と、
（３）前記開口内を絶縁物により埋め込む工程と、
（４）前記半導体基板の裏面を研削する工程と、
をこの順に有することを特徴とする半導体デバイスの製造方法を提供する。
【発明の効果】
【００２１】  本発明の半導体デバイスの好適な態様では、インダクタ形成領域下の半導体基板内に低誘電率膜を埋設した低誘電率絶縁体ロッドを配置しさらに基板厚を薄くしている。この構成により、インダクタと基板との間の容量結合を低く抑えることができると共に基板に誘導される電流を低減することができる。
また、インダクタ形成領域に、高いアスペクト比を有する開口内を軟磁性材料にて埋め込んだ高透磁率材料ロッドを設けることとすれば、渦電流を抑制しつつインダクタの小型化を実現することができる。【００２２】  インダクタ形成領域の開口内を軟磁性材料（高透磁率材料）と低誘電率材料との混合材を埋設する構成を採用すれば、インダクタの小型化を実現できるとともに巻線間容量を低減することができる。本構成によれば、インダクタを含むＲＦ回路を低損失かつ小型化することができ、デジタル信号処理機能と高性能のＲＦ回路を混載した半導体チップを実現することができる。
本発明では、半導体基板に特に限定はないが、ＣＭＯＳデバイスの形成されたシリコン半導体基板に対しては、低誘電率絶縁膜ロッドを埋め込んだ領域を形成することで、本質的に低抵抗材料であるシリコン基板の一部に高抵抗かつ低誘電率な低ＲＦノイズ伝播領域を任意の位置に形成できる。なお、多層配線構造には、２層以上の配線層を有する配線構造が含まれる。
【図面の簡単な説明】
【００２３】［図１］本発明の第１の実施形態の半導体装置を示す断面図。
［図２］本発明の第２の実施形態の半導体装置を示す断面図。
［図３］低誘電率材料が埋設される開口の配置状態の第１の例を示す平面図。
［図４］低誘電率材料が埋設される開口の配置状態の第２の例を示す平面図。
［図５］本発明の第３の実施形態の半導体装置を示す断面図。
［図６］本発明の第４の実施形態の半導体装置を示す断面図。
［図７］本発明に係る半導体デバイスを複数個搭載した装置の使用状態を例示するブロック図。
［図８］本発明の第１の実施例の半導体装置の平面図と断面図。
［図９］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１０］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１１］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１２］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１３］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１４］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１５］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１６］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１７］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１８］本発明の第１の実施例の半導体装置の製造方法の一工程段階を説明するための平面図と断面図。
［図１９］本発明の第２の実施例の半導体装置の平面図と断面図。
［図２０］本発明の第３の実施例の半導体装置の断面図。
［図２１］本発明の第４の実施例の半導体装置の断面図。
［図２２］本発明の第５の実施例の半導体装置の断面図。
［図２３］本発明の第６の実施例の半導体装置の断面図。
［図２４］本発明の第７の実施例の半導体装置の断面図。
［図２５］本発明の第８の実施例の半導体装置の断面図。
［図２６］送・受信機能を備えた典型的な半導体チップのブロック図。
［図２７］半導体基板上に形成されたインダクタの平面図とその等価回路図。
［図２８］第１の従来技術の断面図。
［図２９］第２の従来技術の断面図。
［図３０］本発明の第５の実施の形態を示す断面図。
［図３１］複数の配線層が、ビアを介して電気的に並列に接続されていることを示す上面図。
［図３２］本発明の第６の実施の形態を示す断面図。
［図３３］複数の配線層の端部同士が、ビアを介して電気的に直列に接続されていることを示す上面図。
［図３４］複数の配線層の端部同士が、ビアを介して電気的に直列に接続されていることを示す上面図。
［図３５］複数の配線層の端部同士が、ビアを介して電気的に直列に接続されていることを示す上面図及び断面図。
［図３６］複数の配線層の端部同士が、ビアを介して電気的に直列に接続されていることを示す上面図及び断面図。
［図３７］複数の配線層の端部同士が、ビアを介して電気的に直列に接続されていることを示す上面図及び断面図。
［図３８］複数の配線層の端部同士が、ビアを介して電気的に直列に接続されていることを示す上面図及び断面図。
［図３９］本発明の第７の実施の形態を示す断面図。
［図４０］本発明の第８の実施の形態を示す断面図。
［図４１］本発明の第９の実施の形態を示す断面図。
［図４２］本発明の第７の実施の形態を製造するための工程断面図。
［図４３］本発明の第７の実施の形態を製造するための工程断面図。
［図４４］本発明の第７の実施の形態を製造するための工程断面図。
［図４５］本発明の第７の実施の形態を製造するための工程断面図。
［図４６］本発明の第８の実施の形態を製造するための工程断面図。
［図４７］本発明の第８の実施の形態を製造するための工程断面図。
［図４８］本発明の第８の実施の形態を製造するための工程断面図。
［図４９］本発明の第９の実施の形態を製造するための工程断面図。
［図５０］本発明の第９の実施の形態を製造するための工程断面図。
［図５１］本発明の第９の実施の形態を製造するための工程断面図。
［図５２］低誘電率材料が埋設される開口の配置状態の第３の例を示す平面図。
［図５３］本発明の第１の実施の形態において、インダクタのＱ値の低誘電率充填部材の埋め込み深さ依存性を説明するための説明図。
［図５４］本発明の第１の実施の形態において、インダクタのＱ値の低誘電率充填部材の埋め込み深さ依存性を説明するための説明図。
【発明を実施するための最良の形態】
【００２４】  次に、本発明の実施の形態に基づいて図面を参照して本発明を更に詳細に説明する。図面を通して、同様な要素には同様な参照符号が付される。
図１を参照すると、本発明の第１の実施の形態に係る半導体チップは、高周波アナログ信号の処理を行うＲＦ回路領域１００と、デジタル信号の処理を行うデジタル回路領域２００とを有する。半導体基板５１上には、複数の層間絶縁膜を含む積層絶縁構造５２が形成されている。ＲＦ回路領域１００の積層絶縁構造５２内には、多層配線を利用して例えばスパイラル構造のインダクタ５３が設けられる。ＲＦ回路領域１００には、少なくとも１層の層間絶縁膜を貫通し半導体基板５１の内部に到達する開口が設けられ、該開口内部には、比誘電率がシリコン酸化膜のそれよりも低い低誘電率充填部材５４が埋め込まれている。開口は、基板と垂直方向に見て、円形、又は、四角形などの多角形であってもよい。さらには、図５２に示すように、六角形状の開口を充填率を高くするべく配置する、いわゆるハニカム（蜂の巣）構造としても良い。このときの六角形の形状としては、正六角形に限るものではなく、例えば図５２に示すような形状、すなわち、一組の対向する角が各々、９０度であるような六角形、であっても良い。図５２に示した六角形の形状は、現在一般に用いられている半導体デバイスの設計上の制約、すなわち、設計上許容される線が、ある基準面に対して０度、４５度、９０度に限られる、という制約によるものである。もちろん、実際に形成される開口部形状は、露光やエッチング等、製造上のばらつきの影響を受けるため、設計上は９０度としても、実際に形成される開口部形状のなす角度は、必ずしも正確に９０度になるとは限らず、例えば８０度から１００度程度となる。上記六角形開口をハニカム状に配置した構造は、基板平面に対する開口部の充填率を高めることができ、かつ、基板の機械強度を保てる点で、好ましい。さらには、前記開口は、溝状の開口であってもよい。溝状の開口の場合、溝同士が交差するように形成されていてもよい。開口内に埋め込まれた低誘電率充填部材５４は、酸化シリコン中の酸素をメチル基などの有機基によって一部置換した有機シロキサン（ＭＳＱ）膜や、この有機シロキサン膜内に５ｎｍφ以下の微小空孔を分散させたポーラス絶縁膜等で形成されてもよい。低誘電率充填部材５４の望ましい比誘電率は３以下である。
半導体基板５１に対する前記低誘電率部材５４の埋め込み深さに制限を加えるものではないが、半導体基板の実効的な高抵抗化の観点からは、製造プロセスに許容されうる範囲内で、可能な限り深くすることがより好ましい。低誘電率材料の埋設性等、実際の製造プロセスに起因した制約により、低誘電率部材５４の充填深さを制限する場合は、前記低誘電率部材５４の基板内深さは２μｍ以上、好ましくは５μｍ以上であることがより好ましい。図５３は、半導体基板５１の表面から、低誘電率充填部材５４の埋め込み深さを、それぞれ（ａ）２．５μｍ、（ｂ）５μｍ、（ｃ）１０μｍ、（ｄ）２０μｍ、とした模式図が示されている。図５３（ａ）には、積層絶縁膜５２及びインダクタ５３が図示されている。上記積層絶縁膜５２、及びインダクタ５３については、図５３（ｂ）、（ｃ）、（ｄ）に対しても図５３（ａ）と同じく形成されているものとし、特に図示しない。また、低誘電率充填部材５４の基板表面から図面上方向への高さ、及び積層絶縁膜内部における最上面の位置、等については、本願発明の第７、第８及び第９の実施の形態に詳細に記載してあるため、図５３においては特に説明しない。すなわち、図５３の説明図においては、前記低誘電率充填部材５４の、基板深さ方向への埋め込み深さを説明の対象とするものである。図５３（ｅ）は、上記（ａ）、（ｂ）、（ｃ）、（ｄ）構造それぞれについて、最上層配線層に配置したオンチップインダクタ５３のＱ値の周波数依存性を示したものである。低誘電率充填部材５４を埋め込んでいない構造と比較して、（ａ）、（ｂ）、（ｃ）、（ｄ）それぞれの構造において、各々Ｑ値が向上しており、また、低誘電率充填部材５４の埋め込み深さが深いほど、Ｑ値の向上率が高い。
また、半導体基板５１として、例えば、米国電気学会主催  １９９８年８月  ラジオ  アンド  ワイヤレス  カンファレンス  会議録  第３０５頁（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＥＥＥ  Ｒａｄｉｏ  ａｎｄ  Ｗｉｒｅｌｅｓｓ  Ｃｏｎｆｅｒｅｎｃｅ，１９９８．ＲＡＷＣＯＮ  ９８  ｐ．３０５）、に開示されているような、抵抗率の異なる複数の層からなる半導体基板を用いる場合には、前記低誘電率部材５４は、半導体基板表面から、低抵抗エピタキシャル層の中間程度の深さまで達していることが好ましい。さらには、低抵抗エピタキシャル層の最下端まで達していることが、より好ましい。さらに好ましくは、前記低誘電率部材５４の下端が、低抵抗エピタキシャル層を貫通し、最下層をなす支持基板に達していることが好ましい。図５４を参照すると、高抵抗エピタキシャル層１０４、低抵抗エピタキシャル層１０５、及び高抵抗支持基板１０６からなる、前記抵抗率の異なる複数の層からなる半導体基板１０７に対して、低誘電率充填部材５４の埋め込み深さを、半導体基板表面から、それぞれ（ａ）２．５μｍ、（ｂ）５μｍ、（ｃ）１０μｍ、（ｄ）２０μｍ、とした模式図が示されている。図５４（ａ）には、積層絶縁膜５２及びインダクタ５３が図示されている。上記積層絶縁膜５２、及びインダクタ５３については、図５４（ｂ）、（ｃ）、（ｄ）に対しても図５４（ａ）と同じく形成されているものとし、特に図示しない。また、低誘電率充填部材５４の基板表面から図面上方向への高さ、及び積層絶縁膜内部における最上面の位置、等については、本願発明の第７、第８及び第９の実施の形態に詳細に記載してあるため、図５４においては特に説明しない。すなわち、図５４の説明図においては、前記低誘電率充填部材５４の、基板深さ方向への埋め込み深さを説明の対象とするものである。図５４（ｅ）は、上記（ａ）、（ｂ）、（ｃ）、（ｄ）構造それぞれについて、最上層配線層に配置したオンチップインダクタ５３のＱ値の周波数依存性を示したものである。低誘電率充填部材５４を埋め込んでいない構造と比較して、（ａ）、（ｂ）、（ｃ）、（ｄ）それぞれの構造において、各々Ｑ値が向上しており、低誘電率充填部材の埋め込み深さが深いほど、Ｑ値の向上率が高い。さらには、埋め込み深さを１０μｍ以上にすることで、特にＱ値の向上率が高くなっていることがわかる。これは、低誘電率充填部材の埋め込み深さを１０μｍとした場合、低誘電率充填部材が前記低抵抗エピタキシャル層を貫通する構造となるため、該低抵抗エピタキシャル層に発生する渦電流を、より低減できているためであると考えられる。従って、半導体基板として、前記抵抗率の異なる複数の層からなる半導体基板を用いる場合には、低誘電率充填部材５４の埋め込み深さは、前記低抵抗エピタキシャル層を貫通する深さよりも深いことが、より好ましい。
製造上の制約により、前記低誘電率部材５４の深さが、低抵抗エピタキシャル層の最下端まで達していなくとも、本願発明によれば、基板容量を低減できることはもちろんのこと、基板抵抗を実効的に高抵抗化することができ、かつ、半導体基板内に発生する渦電流の主要経路となる半導体基板と金属配線との距離を物理的に離すことができるため、本願発明の目的とする効果を得ることができる。【００２５】  低誘電率充填部材５４は、特に、半導体チップの周辺部に沿って埋め込むようにし、その上にオンチップアンテナ配線を形成するようにしてもよい。オンチップアンテナ配線は、例えば″Ｉ″字状、″Ｌ″字状、″Ｕ″字状または多重ループに形成される。
インダクタ５３の巻線配線あるいはオンチップアンテナ配線を含む多層配線が形成された後、半導体基板の裏面は研削され、半導体基板５１は、その厚さが低誘電率充填部材５４を埋め込むための開口の半導体基板内の深さの２倍以下となるように、薄層化される。これにより基板の高抵抗化が実現され基板電流の低減が可能になる。【００２６】  図２を参照すると、本発明の第２の実施の形態に係る半導体装置は、本実施形態では、半導体基板が低誘電率充填部材５４を埋め込むための開口の底面が露出するまでに研磨されている点を除いて、第１の実施の形態に係る半導体装置と同様である。本実施形態では、半導体基板の一層の高抵抗化が実現される。【００２７】  低誘電率充填部材５４の平面的な配置は、正方格子点配置、斜め方向配列〔図１１（ａ）参照〕などの規則的な配列であってもよい。或いは、図３に示すように、不規則な配列とすることもできる。低誘電率充填部材５４をランダムに配置することにより、ＲＦ回路領域に平面的に見て直線的な電流経路が形成される確率を低めることができ、実効的に基板抵抗Ｒ１を増大させることができる。また、図４に示すように、低誘電率充填部材５４を規則的に配置しつつ、ＲＦ回路領域での全幅または全長に渡る直線的な電流経路の形成を防止するようにしてもよい。さらには、六角形状の開口を充填率を高くするべく配置する、いわゆるハニカム（蜂の巣）構造としても良い。【００２８】  低誘電率充填部材５４を格子状に形成された溝に埋め込むことにより、ＲＦ回路領域において電流経路が形成されるのを完全に抑えるようにすることもできる。しかし、このような基板を分断する構造は基板の機械的な強度を脆弱化するため、基板厚が薄い場合には避けた方がよい。【００２９】  図５を参照すると、本発明の第３の実施の形態においては、ＲＦ回路領域１００上に、高透磁率領域３００が設けられている。高透磁率領域３００においては、複数の層間絶縁膜を有する積層絶縁構造５２中に、インダクタ５３の巻線の中心部およびその周囲に、一つの層間絶縁膜を貫通して他の層間絶縁膜に到達する開口が設けられ、その開口を高透磁率磁性材料で埋め込んでなる高透磁率部材５５が形成される。ここで、埋め込まれる高透磁率磁性材料が導電性を有するバルク形態のものであるとき、誘導電流の低減のために、開口は、そのアスペクト比（深さ／直径または一辺の長さ）が１以上である条件に設定される。埋め込まれる高透磁率磁性材料が絶縁性材料であるとき、あるいは下記のように軟磁性材料の微粒子を絶縁性材料（望ましくは低誘電率絶縁材料）と混合したものであるとき、このような条件は不要である。【００３０】  さらに、インダクタ５３の巻線間の浮遊容量を低減するために、開口内は高透磁率磁性材料とともに低誘電率絶縁材料が埋め込まれるようにしてもよい。この場合、高透磁率部材５５は低誘電率絶縁材料に高透磁率磁性材料微粉末が分散された材料が開口内に埋め込まれたものとする。望ましい絶縁性材料としては、上述の有機シロキサン膜やこの有機シロキサン膜内に微小空孔を分散させたポーラス絶縁膜等が挙げられる。【００３１】  高透磁率部材５５は、開口内に高透磁率磁性体微粉末が分散された低誘電率絶縁材料によって埋め込む方式に代え、開口内壁面をスパッタ法、ＣＶＤ法やメッキ法等を用いて高透磁率材料膜にて被覆し、残りの開口内空間を低誘電率材料にて埋め込むようにしてもよい。【００３２】  高透磁率部材５５が、導電性バルク材料によって構成されるとき、高透磁率部材５５が形成される領域に大口径の開口を形成し該開口内を低誘電率絶縁材料によって埋め込んでもよい。この場合、低誘電率絶縁材料層に高透磁率材料充填用開口を形成し、この開口に軟磁性体材料をスパッタ法や電解メッキ法などにより埋め込むようにしてもよい。高透磁率部材５５は、インダクタ形成領域以外の領域に設けるようにしてもよい。この場合、高透磁率部材５５は磁気シールドの機能を果たすことになる。【００３３】  図６を参照すると、本発明の第４の実施の形態は、本実施形態例では、高透磁率部材５５が、基板面に垂直な高透磁率部材５５のロッド部材５５ａの他にロッド部材５５ａ上を覆いロッド部材５５ａを連結するプレーン部材５５ｂを備えている点を除いて、第３実施の形態と同様である。高透磁率部材５５にプレーン部材５５ｂを設けたことにより、インダクタ５３の巻線周囲の透磁率が高まり、インダクタンスの一層の増大ないしインダクタ５３の一層の小型化が可能になる外、他の配線の誘導電流を軽減させることができる。
図示された例では、高透磁率部材５５のプレーン部材５５ｂはロッド部材５５ａの上部に設けられているが、ロッド部材５５ａの下部に設けるようにしてもよい。あるいは、ロッド部材５５ａの上部および下部の双方にプレーン部材を設けるようにしてもよい。【００３４】  第１ないし第４の実施の形態を備えた半導体デバイスによれば、インダクタの小型化と高性能化が可能となり、かつ小型化・高性能化された受動素子とＣＭＯＳ回路などの能動素子とを１チップ上に混載できる。よって、本願発明による半導体デバイスでは、損失やノイズ伝搬が抑制されたＲＦ回路とデジタル回路（ＳＲＡＭなどのメモリ部も含む）との混載チップの実現が可能になる。
ＲＦ通信機能を混載したチップでは、チップ間の信号のやり取りを無線ＵＳＢ化や無線ＷＬＡＮ化あるいはＵＷＢ通信化することも可能となる。従来、複数のデジタル論理チップから構成されるシステムを構成する場合、複数のチップをプリント配線基板に実装していたが、そのプリント配線基板内の信号遅延や信号カップリングなどの問題を解決するための設計工数に莫大な時間と費用を必要としていた。【００３５】  本発明に係る半導体デバイスによれば、図７に示すように、ＲＦ通信回路領域６１とデジタルベースバンド６２とをそれぞれ複数搭載しさらにメモリ領域６３を設けたＲＦ回路・デジタル回路混載のチップ６０を複数用意しておき、これらのチップ間の信号伝達を無線で行うことが可能になる。このため、プリント配線基板は低ノイズの電源供給に特化することができ、設計工数を大幅に低減できる。また、チップ配置の制限も大幅に緩和される。【００３６】  図３０は、本発明の第５の実施の形態を示す構造図である。本発明の第５の実施の形態によれば、前記低容量基板上に、少なくとも２層以上の複数の配線層８５が形成され、該配線層の全域にわたって複数のビアプラグ８６が形成されており、複数の配線層が電気的に並列に接続されたインダクタが形成されている。符号１９は、インダクタの磁心およびその周辺を含む領域に形成された高透磁率分離領域である。【００３７】  インダクタ配線部分の上面図及びその断面を図３１に示す。複数層の配線層８７〜８９を相互に接続するビアプラグ８６ａ、８６ｂが示されている。図３１の説明図では、インダクタ８５の平面形状としてスパイラル型を用いて説明しているが、インダクタ８５の形状として公知の円形や八角形型のものを用いても良い。通常、ビアプラグの個数は、半導体デバイスの形成プロセス、或いは設計上の制約により、その形状、大きさ、配列、或いは配置可能な個数、等が制限される。並列に相互接続した配線層の抵抗値を低減するためには、複数の配線層同士を、設計上許容されうるできるだけ多くのビアプラグにより相互接続することが好ましい。説明図３１に示したビアプラグ８６ａ、８６ｂの数は、通常用いられる半導体デバイスの形成プロセス、及び設計上の制約が許容しているビアの数よりも明らかに少ないが、これは本発明の原理を概念図として説明するためであり、説明図３１におけるビアプラグの配列、形状、及び個数等により、本発明は何ら制限されるものではない。【００３８】  複数の配線層を互いに並列に接続することは、電気回路理論の観点からは、１層のみの配線層を用いてインダクタを形成した場合と比較して、配線層を厚膜化したことに相当し、これによりインダクタ配線の抵抗損失が低減できる。複数の配線層を用いることにより、最上層１層のみの配線層を使用した場合と比較して配線層と基板との距離が近くなり、配線層と基板間の容量が増加してしまうが、本願発明によれば、基板に低容量基板領域が形成されているため、容量増加の影響を抑制することができる。従って、複数の配線層の相互並列接続により抵抗損失を低減し、かつ容量増加を抑制したインダクタ素子を得ることができる。【００３９】  図３２は、本発明の第６の実施の形態を示す構造図である。本発明の第６��実施の形態によれば、前記低容量基板上に、少なくとも２層以上の複数の配線層の端部同士が、複数のビア８６により、電気的に直列に接続されたインダクタ９１が形成されている。インダクタ配線部分の上面図を図３３に示す。図３３の説明図では、インダクタ９１の平面形状としてスパイラル型を用いて説明しているが、インダクタの形状として公知の円形や八角形型のものを用いても良い。複数の配線層８７，８８を互いに直列に接続することは、インダクタ配線の配線長を長くすることに相当し、配線層１層のみを使用してインダクタを形成した場合と比較して、より小さい占有面積で、同値のインダクタンスを持つインダクタ素子を形成することができる。複数の配線を用いることにより、最上層１層のみの配線層を使用した場合と比較して配線層と基板との距離が近くなり、配線層と基板間の容量が増加してしまうが、本願発明によれば、基板に低容量基板領域が形成されているため、容量増加の影響を抑制することができる。従って、チップ内に占める面積を低減し、かつ容量増加を抑制したインダクタ素子を得ることができる。【００４０】  本実施の形態により、複数の配線層が、互いに上下に位置する場合には、両者の間に寄生容量が発生する。すなわち、前記寄生容量は、図２７の等価回路で示される配線間容量Ｃｐに相当する。この寄生容量を低減するため、上下の配線層８７，８８の配線幅を異なる幅にすることにより、配線間に発生する寄生容量を低減することができる。さらには、直列接続によって１つのインダクタ素子を形成する複数の配線層のうち、互いに上下の位置関係にある配線同士は、その間に負の相互インダクタンスの発生を防ぐため、上下の配線層同士の電流方向が、互いに対向しないような配置にすることがより好ましい。図３３から図３８に、かかる目的を達成するための多層配線の配置例を示す。【００４１】  通常、ビアプラグ８６の個数は、半導体デバイスの形成プロセス、或いは設計上の制約により、その形状、大きさ、配列、或いは配置可能な個数、等が制限される。ビアプラグによる接続部分の抵抗値を低減するためには、設計上許容されうるできるだけ多くのビアプラグにより、配線層同士を相互接続することが好ましい。説明図３３から３８に示したビアプラグの数は、通常用いられる半導体デバイスの形成プロセス、及び設計上の制約が許容しているビアの数よりも明らかに少ないが、これは本発明の原理を概念図として説明するためであり、説明図３３から３８におけるビアの配列、形状、及び個数等により、本発明は何ら制限されるものではない。【００４２】  図３９に示す本発明の第７の実施の形態は、低容量基板領域を内包する半導体基板上にダマシン法により銅を主成分とする金属配線を形成した半導体デバイスに適用される。第１層間絶縁膜４の上に、少なくともシリコンを含有し、第１層間絶縁膜４と比較して少なくとも１つ以上の異なる元素を含有する第１ストッパ絶縁膜９２及び第２ストッパ絶縁膜９３が形成されている。ここで、低容量基板領域の上に位置する第２層間絶縁膜９、第１ストッパ絶縁膜９２、及び第２ストッパ絶縁膜９３中に形成された第１金属配線１０の底面が平坦である。【００４３】  本実施の形態については、多層配線の主形成材料として銅、及び銅を主成分とする合金を用いた場合に、その効果を得ることができる。銅及び銅を主成分とする配線構造は、主としてダマシン法と呼ばれる方法により形成されるが、本発明の第７の実施の形態によれば、多層配線の形成方法として、前記ダマシン法を用いる場合に、本実施の形態の効果を得ることができる。なお、本実施の形態においては、前記第６までの実施の形態と異なる点として、半導体基板内に形成された低容量基板領域の部分の構造のみが異なるため、当該部分のみを抜粋して説明する。また、銅を主成分とした配線材料、及びその形成方法としては、現在主流となっている材料、及び工程を想定しているが、本実施の形態においては銅を主成分とした配線の材料、構造及び製造工程は本発明に対して影響を与えないため、銅を主成分とする配線の形成方法の詳細については、特に言及しない。以下、図面を参照して本発明の第７の実施の形態について詳細に説明する。【００４４】  図３９において、第１層間絶縁膜４の上に、少なくともシリコンを含有し、第１層間絶縁膜４と比較して、少なくとも１つ以上の異なる元素を含有する第１ストッパ絶縁膜９２及び第２ストッパ絶縁膜９３が形成されている。ストッパ絶縁膜としては、少なくともシリコンを含有し、低誘電率絶縁体ロッド８の構成材料である低誘電率膜７のＣＭＰを行う際と、第２層間絶縁膜９のプラズマエッチングを行うに際して、充分な選択比が確保できる材料であることが好ましい。より詳しくは、第２層間絶縁膜９として、ＳｉＯ２、或いはＳｉＯ２にボロンやリン等の元素をドープした材料、或いはシリコン酸化膜の酸素の一部を水素やメチル基に置き換えたものや、さらには炭素添加したシリカ（ＳｉＯＣ）や、ＳｉＯＣＨなどの、シリコン酸化膜よりも低い比誘電率を持つ材料を用いる場合には、ストッパ絶縁膜９２及び９３としては、少なくともシリコンと窒素を含有する材料がより好ましく、例としてはＳｉＮやＳｉＯＮ、或いはＳｉＣＮなどがあげられる。また、低誘電率絶縁膜７として、シリコン酸化膜の酸素の一部を水素やメチル基に置き換えたものや、さらには炭素添加したシリカ（ＳｉＯＣ）や、ＳｉＯＣＨなどの、シリコン酸化膜よりも低い比誘電率を持つ材料を用いる場合には、ストッパ絶縁膜９２及び９３としては、少なくともシリコンと窒素を含有する材料がより好ましく、例としてはＳｉＮやＳｉＯＮ、或いはＳｉＣＮなどがあげられる。ストッパ絶縁膜９２及び９３は、構成元素及びその比率が同様の、すなわち同一の絶縁膜材料であっても良く、この場合は、図３７に示した第１ストッパ絶縁膜９２と第２ストッパ絶縁膜９３との界面は、走査型電子顕微鏡や透過型電子顕微鏡を用いても、明瞭に観察できないことがある。さらに本実施の形態においては、前記低容量基板領域の上に位置する第１ストッパ絶縁膜９２、第２ストッパ絶縁膜９３、及び第２層間絶縁膜９中に形成された第１金属配線１０の底面が平坦であることを特徴とし、前記金属配線層１０の直下に位置する低誘電率絶縁体ロッドと、前記金属配線層１０の直下に位置しない低誘電率ロッドとの最上部面が、互いに同一平面上に位置しない。
また、本第７の実施の形態は、本願発明の第１から第６の実施の形態において、多層配線材料として銅及び銅を主成分とした合金を用いる場合に対して同時に適用できるものである。【００４５】  本発明の第８の実施の形態は、前記低容量基板領域を内包する半導体基板上にダマシン法により銅を主成分とする金属配線を形成した半導体デバイスに適用される。第１層間絶縁膜４の上に、少なくともシリコンを含有し、第１層間絶縁膜４と比較して少なくとも１つ以上の異なる元素を含有する第１ストッパ絶縁膜９２及び第２ストッパ絶縁膜９３が形成され、前記低容量基板領域の上に位置する第２層間絶縁膜９、第１ストッパ絶縁膜９２、及び第２ストッパ絶縁膜９３中に形成された第１金属配線１０の底面が平坦であり、前記低容量基板領域に位置する低誘電率膜ロッド８の開口上部に、低誘電率膜ロッド８よりも高い比誘電率、及び機械強度を有するキャップ絶縁膜９４が、低誘電率絶縁体ロッドの上端に形成されている。【００４６】  本実施の形態については、多層配線の主形成材料として銅、及び銅を主成分とする合金を用いた場合に、その効果を得ることができる。銅及び銅を主成分とする配線構造は、主としてダマシン法と呼ばれる方法により形成されるが、本発明の第８の実施の形態によれば、多層配線の形成方法として、前記ダマシン法を用いる場合に、本実施の形態の効果を得ることができる。なお、本実施の形態においては、前記第６までの実施の形態と異なる点として、半導体基板内に形成された低容量基板領域の部分の構造のみが異なるため、当該部分のみを抜粋して説明する。また、銅を主成分とした配線材料、及びその形成方法としては、現在主流となっている材料、及び工程を想定しているが、本実施の形態においては銅を主成分とした配線の材料、構造及び製造工程は本発明に対して影響を与えないため、銅を主成分とする配線の形成方法の詳細については、特に言及しない。以下、図面を参照して本発明の第８の実施の形態について詳細に説明する。【００４７】  図４０は、本発明の第８の実施の形態を示す構造図である。本実施の形態においては、第１層間絶縁膜４の上に、少なくともシリコンを含有し、第１層間絶縁膜４と比較して、少なくとも１つ以上の異なる元素を含有する第１ストッパ絶縁膜９２及び第２ストッパ絶縁膜９３が形成されている。ストッパ絶縁膜としては、少なくともシリコンを含有し、低誘電率絶縁体ロッド８の構成材料である低誘電率膜７、及び第２層間絶縁膜９のプラズマエッチングを行うに際して、充分な選択比が確保できる材料であることが好ましい。より詳しくは、第２層間絶縁膜９として、ＳｉＯ２、或いはＳｉＯ２にボロンやリン等の元素をドープした材料、或いはシリコン酸化膜の酸素の一部を水素やメチル基に置き換えたものや、さらには炭素添加したシリカ（ＳｉＯＣ）や、ＳｉＯＣＨなどの、シリコン酸化膜よりも低い比誘電率を持つ材料を用いる場合には、ストッパ絶縁膜９２及び９３としては、少なくともシリコンと窒素を含有する材料がより好ましく、例としてはＳｉＮやＳｉＯＮ、或いはＳｉＣＮなどがあげられる。また、低誘電率絶縁膜７として、シリコン酸化膜の酸素の一部を水素やメチル基に置き換えたものや、さらには炭素添加したシリカ（ＳｉＯＣ）や、ＳｉＯＣＨなどの、シリコン酸化膜よりも低い比誘電率を持つ材料を用いる場合には、ストッパ絶縁膜９２及び９３としては、少なくともシリコンと窒素を含有する材料がより好ましく、例としてはＳｉＮやＳｉＯＮ、或いはＳｉＣＮなどがあげられる。ストッパ絶縁膜９２及び９３は、構成元素及びその比率が同様の、すなわち同一の絶縁膜材料であっても良く、この場合は、図４０に示した第１ストッパ絶縁膜９２と第２ストッパ絶縁膜９３との界面は、走査型電子顕微鏡や透過型電子顕微鏡を用いても、明瞭に観察できないことがある。【００４８】  本実施の形態においては、前記低容量基板領域に位置する低誘電率膜ロッド８の開口上部に、低誘電率膜ロッド８よりも高い比誘電率、及び機械強度を有するキャップ絶縁膜９４が、低誘電率絶縁体ロッドの上端に形成されている。
本実施の形態においては、前記低容量基板領域の上に位置する第１ストッパ絶縁膜９２、第２ストッパ絶縁膜９３、及び第２層間絶縁膜９中に形成された第１金属配線１０の底面が平坦であることを特徴とし、前記金属配線層１０の直下に位置する低誘電率絶縁体ロッドの上部に形成されたキャップ絶縁膜の最上部面と、前記金属配線層１０の直下に位置していない低誘電率ロッド上部のキャップ絶縁膜の最上部面とが、互いに同一平面上に位置しない。
また、本第８の実施の形態は、本願発明の第１から第６の実施の形態において、多層配線材料として銅及び銅を主成分とした合金を用いる場合に対して同時に適用できるものである。【００４９】  本発明の第９の実施の形態によれば、多層配線の主形成材料として、現在主流に用いられているアルミ、或いは微量のシリコン或いは微量の銅を含有するアルミを用いた場合に、本発明の効果を得ることができる。なお、本実施の形態においては、前記第６までの実施の形態と異なる点として、半導体基板内に形成された低容量基板領域の部分の構造、及び主配線材料のみが異なるため、当該部分のみを抜粋して説明する。また、アルミ配線材料、及びその形成方法としては、現在主流となっている材料、及び工程を想定しているが、本実施の形態においてはアルミ配線の材料、構造及び製造工程は本発明に対して影響を与えないため、詳細については言及しない。以下、図面を参照して本発明の第９の実施の形態について詳細に説明する。【００５０】  図４１（ａ）及び（ｂ）は、本発明の第９の実施の形態を示す構造図である。本実施の形態においては、低誘電率絶縁体ロッド８の最上部面が、Ｗコンタクトプラグ５の最上部面よりも低い位置に位置していることを特徴とし、前記低容量基板領域を形成する低誘電率絶縁体ロッド８の開口上部に、低誘電率絶縁体ロッド８よりも高い比誘電率、及び機械強度を有するキャップ絶縁膜９４が、低誘電率絶縁体ロッドの上端に形成されている。通常用いられているアルミ配線の形成においては、Ｗコンタクト５の接続部が露出している第１層間絶縁膜４上に、チタン等を含有する金属化合物、及び少なくともアルミを含有する主配線材料をスパッタリング法等により堆積した後、フォトレジストによるパターニングを行い、プラズマエッチングにより所望の配線形状を形成する。低誘電率ロッド８の上部が露出した表面に対して金属のスパッタリングを行ったり、エッチングプラズマにさらした場合、スパッタリングした金属が低誘電率ロッド内に拡散してしまったり、エッチングプラズマにより低誘電率ロッドを構成する低誘電率材料の一部元素が乖離することなどにより、低誘電率材料の比誘電率が上昇する、などの変質が起こる場合がある。本実施の形態の効果は、キャップ絶縁膜９４により、低誘電率ロッド８の上面部を、スパッタリングやエッチングプラズマから保護することで、前記低誘電率材料の変質を抑止できる点にある。また、本第９の実施の形態は、本願発明の第１から第６の実施の形態において、多層配線材料としてアルミ、或いはアルミを主成分とした金属化合物を用いた場合に対して、同時に適用できるものである。
【実施例】
【００５１】  次に、本発明の好ましい実施例について図面を参照して詳細に説明する。
（第１の実施例）
図８（ａ）は、本発明の第１の実施例を示す平面図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ′線の断面図である。シリコン半導体基板上にＲＦ回路領域（高周波信号処理回路領域）１００とデジタル回路領域２００が設けられている。シリコン基板１上のシャロートレンチ素子分離膜２によって分離された領域内にＭＯＳＦＥＴ３が形成され、ＣＭＯＳ回路が構成されている。ＲＦ回路領域１００のシリコン基板内には、低誘電率絶縁物が埋設された低誘電率絶縁体ロッド８が複数配置されている。本実施例においては、低誘電率絶縁体ロッド８は、ＣＭＯＳトランジスタと多層配線とを絶縁分離する第１の層間絶縁膜を貫いてシリコン基板内部に到達している。すなわち、低誘電率絶縁体ロッドは、すべてのＣＭＯＳトランジスタ形成工程を終了した後に、別な言い方をすればＣＭＯＳトランジスタ形成に必要なすべての高温熱処理工程終了後に、形成されている。このため、シリコン酸化膜よりも低誘電率な絶縁膜を埋設することが可能になっている。【００５２】  シリコン基板１は、すべてのデバイス形成工程が終了後研削され、本実施例では低誘電率絶縁体ロッド８の底面が現れるまで研磨され、薄くなっている。薄い基板構造により、シリコン基板の実効抵抗を増加させ、かつ低誘電率絶縁体ロッドの配置により低容量基板領域とすることで、基板を伝搬するノイズを低減させ、また損失を低減させている。【００５３】  ＭＯＳＦＥＴ３のソース・ドレイン領域は、第１層間絶縁膜４内に設けられたタングステン（Ｗ）コンタクトプラグ５を介して、第２層間絶縁膜９内に埋設された第１層銅配線１０に引き出されている。その上には、第２層銅配線１２が埋設された第３層間絶縁膜１１、第３層銅配線１４が埋設された第４層間絶縁膜１３が形成されている。低誘電率絶縁体ロッド８が配置された低容量基板領域内には、第３層銅配線１４と第２層銅配線１２とを用いてインダクタ４０が形成されている。低容量基板領域内にインダクタを設置することで、インダクタと基板間とのカップリング容量（Ｃｏｘ／２）を低減させ、インダクタ損失を低減させている。【００５４】  第４層間絶縁膜１３上には、第５層間絶縁膜１５が形成されており、ＲＦ回路領域１００の第５層間絶縁膜１５には凹部が設けられ、さらに第５層間絶縁膜１５と第４層間絶縁膜１３を貫通する開口が設けられ、これらの凹部および開口内に、ＮｉＦｅ合金を主体とする軟磁性体が埋め込まれて、高透磁率分離領域１９が形成されている。高透磁率分離領域１９は、インダクタ４０の磁心およびその周辺を含む領域に形成されている。これにより、インダクタの小型化が可能になる。インダクタの小型化は、インダクタ線路長の減少をもたらし、ＲｓおよびＣｏｘ／２をも低減させる。すなわち、インダクタの小型化は、単に面積占有率を低減させるだけでなく、その性能をも向上させている。この高透磁率分離領域は、インダクタ形成領域以外の領域にも形成可能であり、その場合、ＲＦ回路素子の磁場シールドとしての機能を果たす。第５層間絶縁膜１５上はカバー膜２０により覆われている。【００５５】  次に、製造工程段階での状態を示す図９〜図１８を参照して第１の実施例の半導体装置の製造方法について説明する。なお���図９〜図１８のそれぞれにおいて、（ａ）は平面図、（ｂ）はそのＡ−Ａ′線の断面図である。
図９に示すように、シリコン基板１の表面に素子形成領域１Ａを除いて３００ｎｍから５００ｎｍ深さの浅い開口部を形成し、この開口部にシリコン酸化膜を埋め込むことでシャロートレンチ素子分離膜２を形成する。次いで、図１０に示すように、素子形成領域１Ａにｐおよびｎウエル（図示せず）を形成し、ゲート絶縁膜成長、ゲート電極形成、拡散層形成およびそのシリサイド化を行い、デジタル回路用ＣＭＯＳ回路およびＲＦ回路用ＣＭＯＳ回路を構成するＭＯＳＦＥＴ３を形成する。さらに、シリコン酸化膜を堆積し、ＣＭＰで平坦化して第１層間絶縁膜４を形成した後、ゲート電極と拡散層にいたるビアホールを形成し、タングステンを埋め込んでＷコンタクトプラグ５を形成する。デジタル回路用ＣＭＯＳとＲＦ回路用ＣＭＯＳのゲート絶縁膜にマルチオキサイドを用いてもよい。また、ＨｆＳｉＯなどのＨｉｇｈ−ｋゲート絶縁膜を用いてもよい。肝要なことは、このトランジスタ形成工程で、７００℃以上の高温熱処理工程をすべて終了させておくことである。【００５６】  次に、必要に応じて５０ｎｍ厚程度のシリコン酸化膜（図示せず）を形成した後、図１１に示すように、ＲＦ回路領域１００の第１層間絶縁膜４と素子分離膜２を貫き、シリコン基板１内部に到る開口６を形成する。開口６の形状や深さに対して制限はないが、たとえば開口径が１〜３μｍφでその深さが５〜３０μｍである。また、開口の配列の仕方にも制限はないが、例えば斜め方向配列である。開口は溝形状のものを含んでいてもよい。さらには、六角形状の開口を充填率を高くするべく配置する、いわゆるハニカム（蜂の巣）構造としても良い。
その後、図１２に示すように、開口６を埋めるように、低誘電率絶縁膜７を形成する。低誘電率絶縁膜の材料は特に限定はないが、少なくともシリコン酸化膜よりも比誘電率が小さいことが必要である。例えば、シリコン酸化膜の酸素の一部を水素に置き換えたラダーオキサイドやメチルに置き換えたＭＳＱなどの塗布絶縁膜が使用可能である。また、炭素添加したシリカ（ＳｉＯＣ）やＳｉＯＣＨなどのプラズマＣＶＤ膜であってもよい。さらには、絶縁膜中に１０ｎｍ以下の空孔が分散しているポーラス膜であってもよい。また、これらの低誘電率絶縁膜で開口６のすべてを埋設するのでなく、まず開口の壁面に熱ＣＶＤ法やオゾン酸化ＣＶＤ法やプラズマＣＶＤ法により薄いシリコン酸化膜やシリコン窒化膜を成長させた後、低誘電率絶縁膜を埋め込むようにしてもよい。
次に、図１３に示すように、層間絶縁膜上の低誘電率絶縁膜をＣＭＰ法により除去することで、開口内部に低誘電率絶縁膜が埋め込まれた低誘電率絶縁体ロッド８がシリコン基板内に形成される。なお、ここでは第１層間絶縁膜４上のすべての低誘電率絶縁膜７をＣＭＰで除去した場合を示したが、その一部を残して多層配線間の分離絶縁膜として利用することもできる。【００５７】  次に、第２層間絶縁膜９を成長させ、さらにＷコンタクトプラグ５の頂部を露出させる配線溝を形成する。この配線溝にＴａ／ＴａＮやＴｉＷなどの２５ｎｍ厚程度のバリアメタルおよび１００ｎｍ厚程度のシード銅膜を成長させ、シード銅膜を電極として電解メッキ法で銅膜を成長させる。ＣＭＰで銅膜およびバリアメタル膜を選択的に除去することで、図１４に示すように、第２層間絶縁膜９内にダマシン構造の第１層銅配線１０を形成する。なお、第２層間絶縁膜９の材料には特に制限はなく、シリコン酸化膜やラダーオキサイド、ＭＳＱ、ＳｉＯＣＨさらにはポーラス膜であってもよい。銅ダマシン配線の表面には、銅拡散を防止するＳｉＣＮやＳｉＣなどのキャップ膜（図示せず）が形成される。【００５８】  その後、絶縁膜の成長と配線溝およびビアホールの開設と配線溝およびビアホールへの銅膜の埋め込みを繰り返すことで、図１５に示すように、第２層銅配線１２が埋設された第３層間絶縁膜１１、第３層銅配線１４が埋設された第４層間絶縁膜１３を有する多層配線を形成する。本実施例においては、第３層銅配線１４、第２層銅配線１２を用いてインダクタ４０を形成している。インダクタを形成する配線層数には制限はないが、少なくともシリコン基板に埋め込まれた低誘電率絶縁体ロッド８が配列されている低誘電率基板領域上に位置している必要がある。このインダクタの配置により、インダクタと基板とのカップリング容量（Ｃｏｘ／２）を低減し、損失を少なくできる。【００５９】  次に、図１６に示すように、インダクタを形成した配線層上に第５層間絶縁膜１５を成長させる。そしてＲＦ回路領域１００上の第５層間絶縁膜１５表面に凹部１６を形成し、さらに第５層間絶縁膜１５、第４層間絶縁膜１３を貫き、第３層間絶縁膜１１に到達する開口１７を形成する。なお、第５層間絶縁膜１５の表面をシリコン酸窒化膜で覆っておいてもよい。【００６０】  その後、図１７に示すように、凹部１６および開口１７を埋め込む軟磁性体材料膜１８を第５層間絶縁膜１５を覆うように形成する。軟磁性体材料膜１８としては、スパッタ法により堆積したＴａ／ＴｉＷ（ＴｉＷが下層）をバリアメタルとし、その上にＦｅＮｉ膜を電解メッキ法により成長させる。バリアメタルとＦｅＮｉの間に１ｎｍ〜１０ｎｍ程度のＲｕ、Ｉｒなどのバッファ金属を挟み込んでもよい。また、軟磁性体材料膜は、ＮｉＦｅなどの軟磁性金属や（Ｎｉ，Ｚｎ）Ｆｅ２Ｏ４などの軟磁性フェライトの微粒子を、ラダーオキサイドやＭＳＱやポーラス膜といった低誘電率絶縁膜に分散させた塗布膜を用いて形成してもよい。この場合、軟磁性体微粒子の粒子径は５００ｎｍφ程度以下が望ましい。第５層間絶縁膜１５上の軟磁性体材料膜１８をＣＭＰで除去することで、平坦なプレーン部材と基板面に垂直なロッド部材とを有する��透磁率分離領域１９が形成される（図１８）。このようにインダクタ磁心部に高透磁率領域を形成することで、小型化されたインダクタであっても、そのインダクタンス（Ｌ）を増加させることができる。例えば、ＮｉＦｅ合金膜の場合、比透磁率は１０から１００であり、インダクタンス同一として、面積比で１／５程度の小型インダクタの形成が可能になる。
その後、高透磁率分離領域１９が形成された第５層間絶縁膜１５上を覆うカバー膜２０を形成し、シリコン基板の裏面を研削して低誘電率絶縁体ロッド８の底面を露出させると、図８に示す本実施例の半導体デバイスを得ることができる。【００６１】    （第２の実施例）
図１９（ａ）を参照すると、本発明の第２の実施例は、プレーン部材とロッド部とを有する高透磁率分離領域（１９）に代えプレーン部材を有しない高透磁率分離ロッド２１がインダクタの磁心およびその周囲に形成されている点と、低誘電率絶縁体ロッド８の底面が基板裏面から露出していない点を除いて、本実施例の図８に示す第１の実施例と同様である。
本実施例の製造方法は、図１５に示す工程までは第１の実施例の場合と同様である。その後、インダクタ４０を形成した配線層上に第５層間絶縁膜１５を成長させ、インダクタ４０の磁心およびその周囲に、第５層間絶縁膜１５および第４層間絶縁膜１３を貫き第３層間絶縁膜１１に至る開口を形成する。開口の径は１μｍφから２μｍφが一般的であるが特に制限はない。ここで肝要なことは、開口の径に対して開口の深さが大きいこと、すなわちアスペクト比が１以上であることである。なお、第５層間絶縁膜の表面をシリコン酸窒化膜で覆っておいてもよい。【００６２】  その後、バリアメタルとＮｉＦｅ軟磁性金属を成長させ、第５層間絶縁膜１５上の金属膜をＣＭＰで除去することで、インダクタの磁心およびその周囲に、第５層間絶縁膜１５、第４層間絶縁膜１３を貫き、第３層間絶縁膜に到達するた高透磁率分離ロッド２１が形成される。あるいは、（Ｎｉ，Ｚｎ）Ｆｅ２Ｏ４などの軟磁性体の微粒子を低誘電率絶縁膜に分散させた塗布材料を塗布し、第５層間絶縁膜１５上の塗布膜をＣＭＰで除去して高透磁率分離ロッド２１を形成するようにしてもよい。その後、カバー膜２０を堆積し、シリコン基板１の裏面を研削すると本実施例の半導体デバイスが得られる。研削は、シリコン基板厚が、低誘電率絶縁体ロッドのシリコン基板内での長さの２倍以下になるようにシリコン基板を薄くするのがよい。例えば、３μｍφで深さ２０μｍの開口に比誘電率＝２．５のＭＳＱを埋め込んだ低誘電率絶縁体ロッドを６μｍピッチで斜め方向に配列した場合、シリコン基板を４０μｍまで研削・薄膜化すると、インダクタと基板間のカップリング容量を５０％低減することができる。【００６３】    （第３の実施例）
図２０を参照すると、本発明の第３の実施例は、インダクタ４０の巻線配線上の第５層間絶縁膜１５内に第４層銅配線２２を形成し、さらにその上に第６層間絶縁膜２３を形成しその内部に第５層銅配線２４を埋設した点を除いて、図８に示す第１の実施例と同様である。【００６４】  本実施例の製造方法は、第５層間絶縁膜１５を形成するまでの工程は第１の実施例の場合と同様である。第５層間絶縁膜１５を堆積した後、第５層間絶縁膜１５に配線溝およびビアホールを開設し、銅膜の形成とＣＭＰにより第４層銅配線２２を形成する。その後に第１の実施例と同様の方法を用いて高透磁率分離領域１９を形成する。さらに、第６層間絶縁膜２３、第５層銅配線２４を形成しその上にカバー膜２０を形成する。そして、シリコン基板の裏面を研削すると本実施例の半導体デバイスが得られる。【００６５】    （第４の実施例）
図２１を参照すると、本発明の第４の実施例は、第３層間絶縁膜１１の表面に形成された凹部内に、高透磁率分離領域１９に接続された高透磁率分離プレーン２５が埋設されている点を除いて、第３の実施例と同様である。
本実施例の製造方法は、第３層間絶縁膜１１を形成するまでの工程は第１、第３の実施例の場合と同様である。第３層間絶縁膜１１を堆積した後、第３層間絶縁膜１１に配線溝およびビアホールを開設し、銅膜の形成とＣＭＰにより第２層銅配線１２を形成する。その後、第３層間絶縁膜１１に凹部を形成し、バリアメタルとＮｉＦｅ軟磁性金属を成長させ、第３層間絶縁膜１１上の金属膜をＣＭＰで除去することにより、高透磁率分離プレーン２５を形成する。その後の工程は第３の実施例の場合と同様である。【００６６】    （第５の実施例）
図２２を参照すると、本発明の第５の実施例は、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板上にＣＭＯＳが形成されている半導体デバイスで構成される。ＳＯＩ基板には、ＲＦ回路領域１００とデジタル回路領域（図示なし）とが配設されている。図２２から理解できるように、シリコン基板１上には埋め込み酸化膜２７を介して薄膜トランジスタであるｎチャネルまたはｐチャネル型のＭＯＳＦＥＴ３が形成されている。ＭＯＳＦＥＴ３上は第１層間絶縁膜４で覆われ、第１層間絶縁膜４上にはコンタクトプラグ５ａを介してＭＯＳＦＥＴ３のソース・ドレイン領域と接続される第１層配線１０ａが形成されている。
ＭＯＳＦＥＴ３の周囲には、第１層間絶縁膜４および埋め込み酸化膜２７を貫通してシリコン基板１の内部に到達する開口が開設されており、この開口内は低誘電率絶縁物が埋設されており、これにより低誘電率絶縁体ロッド８が形成されている。図示は省略されているが、本実施例においても第１〜第４の実施例と同様に、第１層配線上に１ないし複数層の層間絶縁膜が形成され多層配線が形成されている。そして、ＲＦ回路領域１００の層間絶縁膜内にはインダクタおよび高透磁率領域とが形成されている。【００６７】    （第６の実施例）
図２３を参照すると、本発明の第６の実施例は、化合物半導体デバイスに本発明を適用している。図２３に示すように、半絶縁性ＧａＡｓ基板２８上には、分離領域であるＨ＋注入高抵抗領域２９に囲まれた領域内に、コレクタ領域を構成するｎ＋−ＧａＡｓ層３０とｎ−−ＧａＡｓ層３１とが形成され、その上にベース領域を構成するｐ＋−ＧａＡｓ層３２が形成されている。また、その上には、エミッタ領域を構成するｎ−ＡｌＧａＡｓ層３３とコンタクト層であるｎ−ＩｎＧａＡｓ層３４が形成されている。ｎ＋−ＧａＡｓ層３０上には、コレクタ電極となるＡｕ／Ｎｉ／ＡｕＧｅ層３５が形成され、ｐ＋−ＧａＡｓ層３２上には、ベース電極となるＡｕ／Ｐｔ／Ｔｉ層３６が形成されている。また、ｎ−ＩｎＧａＡｓ層３４上には、エミッタ電極を構成するＷＳｉ層３７とＡｕ／Ｐｔ／Ｔｉ層３８とが形成されている。
Ｈ＋注入高抵抗領域２９とトランジスタは第１層間絶縁膜４で覆われ、第１層間絶縁膜４上にはコンタクトプラグ５ａを介してトランジスタの各電極と接続される第１層配線１０ａが形成されている。【００６８】  トランジスタの周囲には、第１層間絶縁膜４およびＨ＋注入高抵抗領域２９を貫通して半絶縁性ＧａＡｓ基板２８の内部に到達する開口が開設されており、この開口内は低誘電率絶縁物が埋設されており、これにより低誘電率絶縁体ロッド８が形成されている。図示は省略されているが、本実施例においても第１〜第４の実施例と同様に、第１層配線上に１ないし複数層の層間絶縁膜が形成され多層配線が形成されている。そして、ＲＦ回路領域１００の層間絶縁膜内にはインダクタおよび高透磁率領域とが形成されている。【００６９】    （第７の実施例）
図２４（ａ）は、本発明の第７の実施例を示す平面図であり、図２４（ｂ）は図２４（ａ）のＡ−Ａ′線での断面図である。本実施例は、オンチップアンテナを有する半導体デバイスに本発明を適用している。図２４において、図８に示す第１の実施例の部分と同等の部分には同一の参照符号を付し重複する説明は適宜省略する。本実施例においては、半導体チップの周辺部に周辺高抵抗領域４００が設けられ、半導体チップの内側にＲＦ回路領域１００とデジタル回路領域２００とが設けられている。周辺高抵抗領域４００においては、第１層間絶縁膜４およびシャロートレンチ素子分離膜２を貫通し、シリコン基板１内部に到達する低誘電率絶縁体ロッド８が形成されている。そして、周辺高抵抗領域４００上においては、第５層間絶縁膜１５内の第４層銅配線を利用してオンチップアンテナ配線４１が形成されている。
オンチップアンテナ配線４１は、多層配線を介してＲＦ回路領域１００内に形成されたＭＯＳＦＥＴに接続されている。【００７０】  無線機能を有する半導体チップには、電波を送受信するアンテナが必要不可欠である。このアンテナを、絶縁膜上、例えばアルミナセラミックス上に形成したチップを別に作製しておき、このチップをＲＦ回路を有する半導体チップに外付けする方法もある。しかし、この方法では、チップ間接続部での損失やノイズ混入する技術課題や、小型化が困難といった課題があった。一方、オンチップ上にアンテナを形成することでこれらの技術課題を解決することができるが、例えば従来、シリコン半導体チップ上にアンテナを形成しても、シリコン基板が低抵抗であるため電波がシールドされ、効率のよいアンテナを形成することができなかった。【００７１】  第７の実施例では、図２４に示すように、チップの周辺部に低誘電率絶縁体ロッド８が埋め込まれた高抵抗かつ低誘電率な周辺高抵抗領域４００を形成し、半導体チップの最上層配線層にアンテナを形成している。周辺部に設置するのは、アンテナ長を長くして送受信効率を上げるためである。なお、ここでは、ループ形状のアンテナをチップ周辺に設置したが、アンテナの形状には制限がない。例えば、チップの１辺部のみに設置したＩ字型でも、２辺部のみに設置したＬ字型でも、３辺部のみに設置した凵字型でもよい。また、多重ループ構造でもよい。【００７２】    （第８の実施例）
図２５（ａ）は、本発明の第８の実施例を示す平面図であり、図２５（ｂ）は図２５（ａ）のＡ−Ａ′線での断面図である。本実施例は、アンテナ配線が多層に積層された構造となっている点と、この積層構造のオンチップアンテナ配線４１の内周部に接地されたシールド配線４２が併設されている点を除いて、図２４に示した第７の実施例と同様である。ここで、多層アンテナ配線は、チップ外周部を周回する、層間絶縁膜を貫通するスリット状の開口内に埋設されたアンテナ配線を多段に積層した構造となっている。すなわち、チップの周辺部に最上層配線から最下層配線にいたるアンテナ配線の壁が形成された構造となっている。なお、アンテナ配線は必ずしも最上層配線から最下層配線にいたるまで形成されている必要はない。上層配線の２層分など多層にわたってアンテナ配線が形成されていてもよい。本実施例においては、アンテナ配線の内側にシールド配線４２が設置されるが、このシールド配線も周回するスリット状の開口に埋め込まれた配線を多段に積層した構造となっている。すなわち、最上層配線から最下層配線にいたるシールド配線の壁が形成されており、この壁によりアンテナ配線からの電磁ノイズを遮断する構造となっている。なお、かかる多層アンテナ配線と多層シールド配線はチップ外周から進入する湿気を遮断する機能も合わせ持っている。【００７３】    （第９の実施例）
次に図４２〜図４５を参照し、本発明の第７の実施の形態の構造を形成するための製造方法について詳細に説明する。なお、この製造方法は、本発明の第７の実施の形態を実現するための一例であり、本願発明の範囲を限定するものではない。まず、図４２（ａ）に示すように、シャロートレンチ素子分離層２、ＭＯＳＦＥＴ３、Ｗコンタクトプラグ５の形成された半導体基板上に、後に行うＣＭＰ工程時にストッパとして機能させるため、第１ストッパ膜９２、及び、必要に応じて、低誘電率膜の塗布性向上を目的とした犠牲層９７を成膜する。第１ストッパ膜９２は、後に行うＣＭＰ工程において、低誘電率絶縁膜７及び犠牲層９７に対して選択比が確保できる材料が好ましく、例としてはＳｉＮ、ＳｉＯＮ、ＳｉＣＮ膜等があげられ、犠牲層９７は、少なくともシリコン及び酸素を含んだ絶縁膜であることがより好ましく、例としてはＳｉＯ２等があげられる。さらに好ましくは、低誘電率膜７を塗布法で形成する場合の塗布性向上の観点から、犠牲層９７は親水性の材料であることが好ましい。【００７４】  次に、図４２（ｂ）に示すように、フォトレジスト９８により、後に低容量基板領域を形成するためのパターニングを行う。パターニングの形状としては、本明細書の第１の実施の形態に記載されるように、正方格子点配置、斜め方向配置、ランダム配置、あるいは溝格子状であってもよい。さらには、六角形状の開口を充填率を高くするべく配置する、いわゆるハニカム（蜂の巣）構造としても良い。
次に、図４２（ｃ）に示すように、フォトレジスト９８をマスクとして、犠牲層９７、第１ストッパ絶縁膜９２、第１層間絶縁膜４、及びシャロートレンチ素子分離膜２を、プラズマエッチングによりエッチングし、開口部９９ａを形成する。続けて図４３（ｄ）に示すように、プラズマエッチングによりシリコン基板１をエッチングし、開口部９９ｂを形成する。図４３（ｃ）’に示したフォトレジスト９８の剥離は、シリコン基板のエッチングの後に行っても良い。
次に、図４３（ｅ）に示すように、開口部を埋設するべく、低誘電率膜７を形成する。低誘電率膜７としては、本明細書の実施の形態に記した材料を用いる。
次に、ＣＭＰにより余剰な低誘電率膜７、及び犠牲層９７を除去する。これによって、本ＣＭＰ工程において第１ストッパ絶縁膜９２がＣＭＰのストッパとして働き、ＣＭＰ後には図４４（ｆ）に示す構造が形成される。次に第２ストッパ絶縁膜９３を形成する（図４４（ｇ））。【００７５】  次に図４４（ｈ）に示すように、フォトレジスト１０１により所望の配線溝パターンを形成した後、その上に、図４５（ｉ）に示すように、第２層間絶縁膜９を、プラズマエッチングによりエッチングする。このとき、第２ストッパ絶縁膜９３が、エッチングストッパとして機能し、第２層間絶縁膜９のエッチング中に低誘電率ロッド８がエッチングされるのを防ぐ働きをする。第２層間絶縁膜９のエッチングに際しては、レジストマスク以外にも、あらかじめ第２層間絶縁膜９上に形成した絶縁膜によるハードマスク法を用いても良いが、ここには図示しない。
次に、第２層間絶縁膜９をマスクとして、第２ストッパ絶縁膜９３、第１ストッパ絶縁膜９２、及び低誘電率絶縁体ロッド８を、同時にプラズマエッチングによりエッチングする。エッチングによって形成した配線溝を含む全面に、必要に応じてバリアメタル膜１０２、及び金属配線膜１０を堆積した後、余剰な金属膜をＣＭＰにより除去することにより図４５（ｋ）の構造を得る。
本製造方法により、前記低容量基板領域を内包する半導体基板上にダマシン法により銅を主成分とする金属配線を形成する場合のうち、特に低容量基板領域の上に位置する第２層間絶縁膜９中に第１金属配線１０を形成する場合に、第１金属配線１０の底面を平坦に形成することができるため、前記金属配線１０の配線抵抗値の安定性や、絶縁信頼性等、半導体装置における金属配線に要求される性能を満足することができる。【００７６】    （第１０の実施例）
次に図４６〜４８を参照しながら、本発明の第８の実施の形態の構造を形成するための製造方法について詳細に説明する。なお、この製造方法は、本発明の第８の実施の形態を実現するための一例であり、本願発明の範囲を限定するものではない。また、本実施例については、前記第９の実施例における製造方法のうち、図４３（ｅ）までの工程は同一の工程を踏襲するため、図４３（ｅ）までの工程については説明を省略し、図４３（ｅ）と同じ構造を示す図４６（ｅ）から説明を行う。
図４６（ｅ）に示す構造を形成した後、プラズマエッチングにより低誘電率膜７をエッチングし、低誘電率絶縁体ロッド８を形成する（図４６（ｆ））。エッチング条件としては、犠牲層９７との選択比を確保できる条件で行うことが好ましい。次に、キャップ絶縁膜９４を、低誘電率絶縁体ロッド８上部の開口部を埋めるように堆積する。キャップ絶縁膜９４は、低誘電率絶縁体ロッド８よりも比誘電率が高く、かつ弾性率、硬度などの機械強度が高い絶縁体であることが好ましく、犠牲層９７と同時にＣＭＰにより除去可能である絶縁体であることが好ましい。
次に、ＣＭＰにより、キャップ絶縁膜９４と、犠牲層９７を除去し、平坦化を行う。ここで、第１ストッパ絶縁膜はＣＭＰストッパとして機能するため、ＣＭＰ後には図４７（ｈ）に示す構造が形成される。【００７７】  次に、図４７（ｉ）に示すように、第２ストッパ絶縁膜９３、第２層間絶縁膜９を堆積した後、図４７（ｊ）に示すように、フォトレジスト１０１により所望の配線溝パターンを形成し、プラズマエッチングにより図４８（ｋ）に示す構造を得る。このとき、第２ストッパ絶縁膜９３が、エッチングストッパとして機能し、第２層間絶縁膜９のエッチング中にキャップ絶縁膜９４がエッチングされるのを防ぐ働きをする。第２層間絶縁膜９のエッチングに際しては、レジストマスク以外にも、あらかじめ第２層間絶縁膜９上に形成した絶縁膜によるハードマスク法を用いても良いが、ここには図示しない。【００７８】  次に、第２層間絶縁膜９をマスクとして、第２ストッパ絶縁膜９３、第１ストッパ絶縁膜９２、及びキャップ絶縁膜９４を、プラズマエッチングにより同時にエッチングする（図４８（ｌ）。更に、必要に応じてバリアメタル膜１０２、及び金属配線膜１０を堆積した後、余剰な金属膜をＣＭＰにより除去することにより、図４８（ｍ）の構造を得る。
本製造方法により、前記低容量基板領域を内包する半導体基板上にダマシン法により銅を主成分とする金属配線を形成する場合のうち、特に低容量基板領域の上に位置する第２層間絶縁膜９中に第１金属配線１０を形成する場合に、該第１金属配線１０の底面を平坦に形成することができるため、前記金属配線１０の配線抵抗値の安定性や、絶縁信頼性等、半導体装置における金属配線に要求される性能を満足することができる。【００７９】    （第１１の実施例）
次に図４９を参照しながら、本発明の第９の実施の形態の構造を形成するための製造方法について詳細に説明する。なお、この製造方法は、本発明の第９の実施の形態を実現するための一例であり、本願発明の範囲を限定するものではない。また、本実施例については、前記第９の実施例における製造方法のうち、図４３（ｅ）までの工程は同一の工程を踏襲するため、図４３（ｅ）までの工程については説明を省略し、図４３（ｅ）と同じ構造を示す図４９（ｅ）から説明を行う。【００８０】  図４９（ｅ）に示す構造を形成した後、プラズマエッチングにより余剰な低誘電率絶縁膜７を除去し、低誘電率絶縁体ロッド８を形成する（図４９（ｆ））。本発明の第９の実施の形態の構造を形成するためには、前記プラズマエッチングにより、低誘電率絶縁体ロッド８の最上部の位置が、Ｗコンタクトプラグ５の最上部よりも低い位置になることが必要である。この段差を利用して、後に低誘電率絶縁体ロッド８の上部に絶縁体キャップ９４を形成する。
次に図４９（ｇ）に示すように、絶縁体キャップ９４を堆積する。絶縁体キャップ９４の材料としては、低誘電率絶縁体ロッド８を構成する低誘電率絶縁体よりも機械強度が高く、かつチタンやアルミ等を含有する金属のスパッタリングや、配線金属のエッチングプラズマに対して耐性を持つ材料が好ましい。
次に、ＣＭＰにより余剰な絶縁膜キャップ９４及び犠牲層９７を除去する。第１ストッパ絶縁膜９２がＣＭＰストッパとして機能し、ＣＭＰ工程後には、図５０（ｈ）に示されるような断面形状が形成される。ＣＭＰ条件としては、絶縁膜キャップ９４及び犠牲層９７を除去可能で、かつ第１ストッパ絶縁膜層９２との選択比が確保できるように設定すればよい。【００８１】  次に図５０（ｉ）に示すように、プラズマエッチングにより、第１ストッパ絶縁膜層９２を除去する。プラズマエッチング条件としては、Ｗコンタクトプラグ表面が露出するように設定すればよい。ここで、第１ストッパ絶縁膜層９２とキャップ絶縁膜９４の両者について、選択比が確保される場合は図５０（ｉ）の形状になり、選択比が確保されず、同時にエッチングが進む場合は、図５０（ｉ）’に示す形状になる。配線底面の平坦化の観点からは、図５０（ｉ）’に示す形状がより好ましい。【００８２】  以降は、通常よく用いられるアルミ配線形成工程の製造工程に従い、多層配線構造を形成（アルミ配線形成工程手順詳細については図示せず）し、図５１（ｊ）、及び図５１（ｊ）’に示す構造を得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【国際調査報告】
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