(57)【要約】プラズマディスプレイパネルは、各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において複数の行電極を被覆する誘電体層と、各々が前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備える。複数の行電極の隣接する行電極間各々が表示ラインを構成する。単位発光領域の各々の周囲が隔壁により区画される。単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第１放電セルと、行電極の一部と列電極との間での放電が行われる第２放電セルとに区画される。対となる第１放電セルと第２放電セルとの間に連通部が設けられている。
2004077485.tif 000002
【特許請求の範囲】
【請求項１】
各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備え、前記複数の行電極の隣接する行電極間各々が表示ラインを構成するプラズマディスプレイパネルであって、
前記単位発光領域の各々の周囲が隔壁により区画され、前記単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第１放電セルと、行電極の一部と列電極との間での放電が行われる第２放電セルとに区画され、
対となる前記第１放電セルと前記第２放電セルとの間に連通部を有することを特徴とするプラズマディスプレイパネル。
【請求項２】
前記行電極各々は、行方向に延びる本体部と、前記本体部から単位発光領域毎に隣接する他の行電極に向かって列方向に伸長したＴ字状端部とを備え、
前記第１放電セルは、第１放電ギャップを介して互いに対向する前記Ｔ字状端部に対向する部分を含み、前記第２放電セルは、第２放電ギャップを介して前記行電極の本体部と列電極とが対向する部分を含むことを特徴とする請求項１記載のプラズマディスプレイパネル。
【請求項３】
前記第２放電セルの前記前面基板側に黒色層が設けられていることを特徴とする請求項１記載のプラズマディスプレイパネル。
【請求項４】
前記第２放電セルの前記背面基板側に２次電子放出層が設けられていることを特徴とする請求項１記載のプラズマディスプレイパネル。
【請求項５】
前記第１放電セルの前記前面基板側にのみ蛍光体層が設けられていることを特徴とする請求項１記載のプラズマディスプレイパネル。
【請求項６】
１フィールドの表示期間を、アドレス期間とサスティン期間を有する複数のサブフィールドで構成し、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、
各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備え、前記複数の行電極の隣接する行電極間各々が表示ラインを構成し、
前記単位発光領域の各々の周囲が隔壁により区画され、前記単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第１放電セルと、行電極の一部と列電極との間での放電が行われる第２放電セルとに区画され、
対となる前記第１放電セルと前記第２放電セルとの間に連通部を有するプラズマディスプレイパネルと、
前記アドレス期間において前記行電極対の第１行電極に順次、正極性の走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となる関係で１表示ラインずつ順次前記列電極各々に印加して、前記第２放電セル内において選択的にアドレス放電を生起せしめるアドレス手段と、
前記サスティン期間において前記行電極対を構成する行電極間にサスティンパルスを印加するサスティン手段と、を備えたことを特徴とする表示装置。
【請求項７】
前記サスティン手段は負極性の最終サスティンパルスを前記第１行電極に印加することを特徴とする請求項６記載の表示装置。
【請求項８】
前記アドレス手段は、前記第２放電セル内における選択的アドレス放電を第１放電セルに広げて第１放電セルを点灯セル状態又は消灯セル状態のいずれか一方に設定することを特徴とする請求項６に記載の表示装置。
【請求項９】
前記行電極各々は、行方向に延びる本体部と、この本体部から単位発光領域毎に隣接する他の行電極に向かって列方向に伸長したＴ字状端部とを備え、
前記第１放電セルは、第１放電ギャップを介して互いに対向する前記Ｔ字状端部に対向する部分を含み、前記第２放電セルは、第２放電ギャップを介して前記行電極の本体部と列電極とが対向する部分を含むことを特徴とする請求項６記載の表示装置。
【請求項１０】
前記第２放電セルの前記前面基板側に黒色層が設けられていることを特徴とする請求項６記載の表示装置。
【請求項１１】
前記第２放電セルの前記背面基板側に２次電子放出層が設けられていることを特徴とする請求項６記載の表示装置。
【請求項１２】
前記第１放電セルの前記前面基板側にのみ蛍光体層が設けられていることを特徴とする請求項６記載の表示装置。
【請求項１３】
前記単位発光領域各々の第２放電セルの放電空間は、隣接する単位発光領域の放電空間と隔壁によって閉じられていると共に行方向に隣接する単位発光領域各々の第１放電セルの放電空間は連通していることを特徴とする請求項６記載の表示装置。
【請求項１４】
前記アドレス手段による前記アドレス放電に先立って、前記行電極対の第１行電極と前記列電極との間にリセットパルスを印加して前記第２放電セル内においてリセット放電を生起せしめるリセット手段を更に備えたことを特徴とする請求項６記載の表示装置。
【請求項１５】
前記リセットパルスは前記サスティンパルスに比して立ちあがり区間又は立下り区間でのレベル推移が緩やかな波形を有することを請求項１４項記載の表示装置。
【請求項１６】
前記リセット手段は奇数表示ラインに対するリセット放電と偶数表示ラインに対するリセット放電とを時間的に分離して実行することを特徴とする請求項１４記載の表示装置。
【請求項１７】
前記アドレス手段は奇数表示ラインに対するアドレス放電と偶数表示ラインに対するアドレス放電とを時間的に分離して実行することを特徴とする請求項６記載の表示装置。
【発明の詳細な説明】
【技術分野】  本発明は、プラズマディスプレイパネル及びそれを搭載した表示装置に関する。
【背景技術】  近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネル（ＰＤＰ）を搭載したプラズマディスプレイ装置が注目されている（例えば、特開平５−２０５６４２号公報）。
添付図面の図１〜図３は、かかる従来の面放電方式交流型プラズマディスプレイパネルを示す図である。図１は従来のＰＤＰの構造の一部を表示面側から眺めた平面図である。図２は図１に示されるＩＩ−ＩＩ線上でのＰＤＰの断面図である。図３は図１に示されるＩＩＩ−ＩＩＩ線上でのＰＤＰの断面図である。
プラズマディスプレイパネルには、図２に示す如き互いに平行に配置された前面ガラス基板１と背面ガラス基板４との間に画素毎に放電を生じさせるための構成が形成されている。前面ガラス基板１の表面が表示面となる。前面ガラス基板１の裏面側には、長手の複数の行電極対（Ｘ’，Ｙ’）と、この行電極対（Ｘ’，Ｙ’）を被覆する誘電体層２と、この誘電体層２の裏面を被覆するＭｇＯ（酸化マグネシウム）からなる保護層３が順に設けられている。各行電極Ｘ’，Ｙ’は、図１に示す如く、夫々、幅の広いＩＴＯ等の透明導電膜からなる透明電極Ｘａ’，Ｙａ’と、その導電性を補う幅の狭い金属膜からなるバス電極Ｘｂ’，Ｙｂ’とから構成されている。行電極Ｘ’とＹ’とが放電ギャップｇ’を挟んで対向するように表示画面の垂直方向に交互に配置されており、各行電極対（Ｘ’，Ｙ’）によって、マトリクス表示の１表示ライン（行）Ｌが構成されている。背面ガラス基板４には、図３に示す如く、行電極対Ｘ’，Ｙ’と直交する方向に配列された複数の列電極Ｄ’と、この列電極Ｄ’間にそれぞれ平行に形成された帯状の隔壁５と、この隔壁５の側面と列電極Ｄ’を被覆するそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光材料によって形成された蛍光体層６とが設けられている。保護層３及び蛍光体層６間には、図２に示す如く、Ｎｅ−Ｘｅガスが封入されている放電空間Ｓ’が存在する。各表示ラインＬには、図１に示す如く列電極Ｄ’及び行電極対（Ｘ’，Ｙ’）の交差部において放電空間Ｓ’を隔壁５によって区画した、単位発光領域としての放電セルＣ’が形成されている。
上記の面放電方式交流型ＰＤＰにおける画像の形成には、中間調を表示させるための方法として、サブフィールド法を用いた階調駆動方法が知られている。かかる駆動法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールドにそのサブフィールドの重み付けに対応した発光実施回数を割り当てる。そして、入力映像信号に応じて、各放電セル毎に発光実施するサブフィールドと、発光を実施させないサブフィールドとを設定して発光駆動を行う。この際、１フィールドを通して実施された発光の総数に応じた中間輝度が視覚される。
添付図面の図４は、上記駆動を実現すべく各サブフィールド内においてＰＤＰに印加される各種駆動パルスを示す図である。
図４に示すように、各サブフィールドは、一斉リセット期間Ｒｃ、アドレス期間Ｗｃ、及びサスティン期間Ｉｃによって構成されている。
一斉リセット期間Ｒｃでは、互いに対をなす行電極Ｘ１’〜Ｘｎ’とＹ１’〜Ｙｎ’間にリセットパルスＲＰｘ，ＲＰｙが一斉に印加されることによって、全ての放電セルにおいて一斉にリセット放電が行われ、これによって、一旦、各放電セル内に所定量の壁電荷が形成される。次のアドレス期間Ｗｃでは、行電極Ｙ１’〜Ｙｎ’に順次、走査パルスＳＰが印加されるとともに、入力映像信号に対応した各画素毎の画素データパルスが１表示ライン分ずつ列電極Ｄ１’〜Ｄｍ’に印加される。すなわち、図４に示す如く、第１表示ライン〜第ｎ表示ライン各々に対応した夫々ｍ個の画素データパルスからなる画素データパルス群ＤＰ１〜ＤＰｎが走査パルスＳＰに同期して順次、列電極Ｄ１’〜Ｄｍ’に印加されるのである。その走査パルスと同時に高電圧の画素データパルスが印加された放電セルのみにアドレス放電（選択消去放電）が生起される。かかるアドレス放電により放電セル内に形成されていた壁電荷が消滅する。一方、アドレス放電の生起されなかった放電セル内には壁電荷が残留する。次のサスティン期間Ｉｃでは、互いに対をなす行電極Ｘ１’〜Ｘｎ’とＹ１’〜Ｙｎ’間にサスティンパルスＩＰｘ，ＩＰｙが各サブフィールドの重み付けに対応した数だけ印加される。これによって、壁電荷が残留したままの発光セルのみが、印加されるサスティンパルスＩＰｘ，ＩＰｙの数に対応した数だけサスティン放電を繰り返す。かかるサスティン放電により、放電空間Ｓ’に封入されているキセノンＸｅから波長１４７ｎｍの真空紫外線が放射される。かかる真空紫外線により、背面基板上に形成されている赤、緑、青の蛍光体層が励起して可視光を発生する。
このようなＰＤＰにおける画像形成においては、上記のように、アドレス放電やサスティン放電の安定化のためにその放電の開始前にリセット放電が行われる。更に、アドレス放電も各サブフィールド毎に行われる。従来のＰＤＰでは、このリセット放電およびアドレス放電が、サスティン放電によって画像形成のための可視光を発生させる放電セルＣ’内において行われる。よって、黒等の暗い画像の表示が行われる際にもリセット放電やアドレス放電による発光がパネルの表示面に現れて画面が明るくなってしまうため、コントラストの低下等が生じる場合があった。
また、行電極Ｘ’、Ｙ’を交互に配列した構成では、非表示ラインにおいても行電極Ｘ’、Ｙ’が隣り合うため、サスティン期間において非表示ラインに電位差が生じる。非表示ラインでの不用な放電を防止すると共に消費電力の増大を招くライン間の静電容量を低減するためにライン間の電極間隔を十分大きい値に設定する必要がある。このため、ラインピッチの縮小による高精細化が困難であった。
【発明の開示】
本発明の１つの目的は、高コントラスト及び高精細化を図ることができるプラズマディスプレイパネルを提供することである。
本発明の他の目的は、高コントラスト及び高精細化を図ることができる表示装置を提供することである。
本発明の１つのアスペクトによるプラズマディスプレイパネルは、各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備えている。前記複数の行電極の隣接する行電極間各々が表示ラインを構成する。前記単位発光領域の各々の周囲が隔壁により区画される。前記単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第１放電セルと、行電極の一部と列電極との間での放電が行われる第２放電セルとに区画され、対となる前記第１放電セルと前記第２放電セルとの間には連通部が形成されている。
本発明の第２のアスペクトによる表示装置は、１フィールドの表示期間を、アドレス期間とサスティン期間を有する複数のサブフィールドで構成し、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置である。この表示装置は、各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備えたプラズマディスプレイを有する。前記複数の行電極の隣接する行電極間各々が表示ラインを構成する。前記単位発光領域の各々の周囲が隔壁により区画される。前記単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第１放電セルと、行電極の一部と列電極との間での放電が行われる第２放電セルとに区画され、対となる前記第１放電セルと前記第２放電セルとの間に連通部が形成される。前記表示装置は、前記アドレス期間において前記行電極対の第１行電極に順次、正極性の走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となる関係で１表示ラインずつ順次前記列電極各々に印加して、前記第２放電セル内において選択的にアドレス放電を生起せしめるアドレス手段を有する。前記表示装置はさらに、前記サスティン期間において前記行電極対を構成する行電極間にサスティンパルスを印加するサスティン手段を有する。
【図面の簡単な説明】  図１は従来のＰＤＰの構造の一部を表示面側から眺めた平面図である。
図２は図１に示されるＩＩ−ＩＩ線上でのＰＤＰの断面図である。
図３は図１に示されるＩＩＩ−ＩＩＩ線上でのＰＤＰの断面図である。
図４はＰＤＰに印加される各種駆動パルスと、その印加タイミングを示す図である。
図５は本発明の第１実施例によるプラズマディスプレイ装置の概略構成を示す。
図６は図５のプラズマディスプレイ装置のＰＤＰの構造の一部を表示面側から眺めた平面図である。
図７は図６に示されるＶＩＩ−ＶＩＩ線上でのＰＤＰの断面図である。
図８は図６に示されるＶＩＩＩ−ＶＩＩＩ線上でのＰＤＰの断面図である。
図９は図６に示されるＩＸ−ＩＸ線上でのＰＤＰの断面図である。
図１０は図６に示されるＸ−Ｘ線上でのＰＤＰの断面図である。
図１１は選択消去アドレス法における画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データに基づく発光駆動パターンを示す図である。
図１２は選択消去アドレス法による駆動時における発光駆動シーケンスの一例を示す図である。
図１３は図５の装置において第１サブフィールド及び第２サブフィールドの一部の期間にＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。
図１４は本発明の他の実施例として図５の装置中のＰＤＰの別の構造の一部を表示面側から眺めた平面図である。
図１５は図１４に示されるＸＶ−ＸＶ線上でのＰＤＰの断面図である。
図１６は図１４に示されるＸＶＩ−ＸＶＩ線上でのＰＤＰの断面図である。
図１７は図１４に示されるＸＶＩＩ−ＸＶＩＩ線上でのＰＤＰの断面図である。
図１８は図１４に示されるＸＶＩＩＩ−ＸＶＩＩＩ線上でのＰＤＰの断面図である。
図１９は図１４に示されるＸＩＸ−ＸＩＸ線上でのＰＤＰの断面図である。
発明を実施するための形態
図５を参照して、本発明の第１実施例による表示装置としてのプラズマディスプレイ装置４８の構成を説明する。
図５に示すように、プラズマディスプレイ装置４８は、ＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５及び駆動制御回路５６から構成される。
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ１〜Ｄｍが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが、図５に示すように交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対（Ｘ１、Ｙ１）〜行電極対（Ｘｎ、Ｙｎ）の各々がＰＤＰ５０における第１表示ライン〜第（２ｎ−１）表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部（図５中の一点鎖線にて囲まれた領域）に、画素を担う画素セル（単位発光領域）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ１、１〜ＰＣ１、ｍ、第２表示ラインに属する画素セルＰＣ２、１〜ＰＣ２、ｍ、‥‥、第（２ｎ−１）表示ラインに属する画素セルＰＣ２ｎ−１、１〜ＰＣ２ｎ−１、ｍがマトリックス状に配列されている。
図６〜図１０は、ＰＤＰ５０の内部構造の一部を抜粋して示している。図６は表示面側から眺めたＰＤＰ５０の平面図である。図７は図６に示されるＶＩＩ−ＶＩＩ線から眺めたＰＤＰ５０の断面図である。図８は図６に示されるＶＩＩＩ−ＶＩＩＩ線から眺めたＰＤＰ５０の断面図である。図９は図６に示されるＩＸ−ＩＸ線から眺めたＰＤＰ５０の断面図である。図１０は図６に示されるＸ−Ｘ線から眺めたＰＤＰ５０の断面図である。
図６に示されたＰＤＰ５０は列電極Ｄ１〜Ｄｍのうちの３つの列電極Ｄ、行電極Ｘ１〜Ｘｎのうちの２つの行電極Ｘｋ，Ｘｋ＋１及び行電極Ｙ１〜Ｙｎのうちの１つの行電極Ｙｋの部分である。行電極Ｘｋ，Ｘｋ＋１各々は、表示表面の垂直方向（列方向）に伸長しＴ字状の両端を有する複数の透明電極Ｘａと、複数の透明電極Ｘａと接続され表示画面の水平方向（行方向）に伸長する帯状のバス電極Ｘｂ（行電極Ｘの本体部）とから構成される。行電極Ｙｋは、表示表面の垂直方向に伸長しＴ字状の両端を有する複数の透明電極Ｙａと、複数の透明電極Ｙａと接続され表示画面の水平方向に伸長する帯状のバス電極Ｙｂ（行電極Ｙの本体部）とから構成される。但し、図６においては、行電極Ｘｋ，Ｘｋ＋１の透明電極Ｘａは一端部分しか示されていないが、透明電極Ｙａと同様の形状である。透明電極Ｘａ，ＹａはＩＴＯ等の透明導電膜からなり、各列電極Ｄに対応した位置に夫々配置されている。更に、垂直方向において隣接する透明電極Ｘａ，ＹａのＴ字状の端部は互いに所定の放電ギャップｇを介して対向した位置関係を有している。放電ギャップｇの位置に対応した部分が表示放電セル（第１放電セル）Ｃ１の部分である。バス電極Ｘｂ，Ｙｂは例えば、黒色又は透明の金属膜からなる。バス電極Ｘｂと透明電極Ｘａとが交差する位置及びバス電極Ｙｂと透明電極Ｙａとが交差する位置は各制御放電セルＣ２（第２放電セル）の形成位置に対応する。
透明電極Ｘａ，Ｙａは、図７に示されるようにＰＤＰ５０の表示面を担う前面ガラス基板１０と背面基板１３との間に形成されている。前面ガラス基板１０と背面基板１３とは互いに平行配置されている。透明電極Ｘａとバス電極Ｘｂとの間には、バス電極Ｘｂと同一形状の光吸収層６１が形成されている。同様に、透明電極Ｙａとバス電極Ｙｂとの間には、バス電極Ｙｂと同一形状の光吸収層６２が形成されている。光吸収層６１，６２は黒色または暗色の顔料を含んでいる。更に、これら透明電極Ｘａ，Ｙａ、光吸収層６１，６２及びバス電極Ｘｂ，Ｙｂを覆うように前面ガラス基板１０の裏面には誘電体層１１が形成されている。
背面基板１３上には、図９及び図１０に示されるように、垂直方向に伸張している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。また、背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、横壁１５Ａ、仕切壁１５Ｂ及び縦壁１５Ｃが形成されている。横壁１５Ａ及び縦壁１５Ｃが隔壁である。横壁１５Ａは垂直方向において各画素セルを区分けし、縦壁１５Ｃは水平方向において各画素セルを区分けする。すなわち、横壁１５Ａと縦壁１５Ｃとで区分けされた各部分が画素セルＰＣ（上記のＰＣ１、１〜ＰＣ１、ｍ）である。仕切壁１５Ｂは画素セルＰＣ各々を表示放電セルＣ１と制御放電セルＣ２とに区分けする壁である。画素セルＰＣを構成するために対をなす表示放電セルＣ１と制御放電セルＣ２との位置関係は水平方向においては隣同士同じである。
横壁１５Ａ、仕切壁１５Ｂ及び縦壁１５Ｃ各々の高さは同一である。各制御放電セルＣ２に対応した部分の横壁１５Ａ及び縦壁１５Ｃ各々の先端と誘電体層１１との間には嵩上げ誘電体層１２が挿入形成されている。仕切壁１５Ｂと誘電体層１１との間には嵩上げ誘電体層１２は形成されていない。嵩上げ誘電体層１２の表面と画素セルＰＣの空間に面する誘電体層１１の表面とは、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。
画素セルＰＣの空間は放電ガスが封入され、表示放電セルＣ１及び制御放電セルＣ２各々の放電空間が存在する。
また、図７及び図９に示されるように、各表示放電セルＣ１の放電空間を囲む列電極保護層１４、横壁１５Ａ、仕切壁１５Ｂ及び縦壁１５Ｃの各面には蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。
図７及び図１０に示されるように、各制御放電セルＣ２の放電空間を囲む列電極保護層１４、横壁１５Ａ、仕切壁１５Ｂ及び縦壁１５Ｃの各面には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い（例えば４．２ｅＶ以下）、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ２Ｏ等のアルカリ金属酸化物、ＣａＦ２、ＭｇＦ２等のフッ化物、ＴｉＯ２、Ｙ２Ｏ３、或いは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。
上記嵩上げ誘電体層１２が形成されていない仕切壁１５Ｂと誘電体層１１との間は表示放電セルＣ１の放電空間と制御放電セルＣ２の放電空間とを連通する間隙ｒとなっている。表示面の左右方向において互いに隣接する制御放電セルＣ２各々の放電空間は、図８に示す如き嵩上げ誘電体層１２及び縦壁１５Ｃによって遮断されているが、表示面の左右方向において互いに隣接する表示放電セルＣ１各々の放電空間は互いに連通している。
このように、ＰＤＰ５０に形成されている画素セルＰＣ１、１〜ＰＣｎ−１、ｍの各々は、互いにその放電空間が連通している表示放電セルＣ１及び制御放電セルＣ２から構成されている。また、行電極Ｘ２〜Ｘｎ及び行電極Ｙ１〜Ｙｎ−１は連続する２表示ラインで兼用される構成である。
Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘ１〜Ｘｎ各々に、各種駆動パルスを印加する。Ｙ電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙ１〜Ｙｎ各々に各種駆動パルスを印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ１〜Ｄｍに画素データパルスを印加する。
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して如き誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した誤差拡散処理画素データに対して、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、１画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。
駆動制御回路５６は、これら誤差拡散処理及びディザ処理により８ビットの画素データを４ビットの多階調化画素データＰＤｓに変換し、更に、この多階調化画素データＰＤｓを図１１に示す如きデータ変換テーブルに従って１５ビットの画素駆動データＧＤに変換する。これにより、８ビットで２５６階調を表現し得る画素データは、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ１，１〜ＧＤ（ｎ−１），ｍ毎に、これら画素駆動データＧＤ１，１〜ＧＤ（ｎ−１），ｍ各々を同一ビット桁同士にて分離することにより、奇数行及び偶数行の画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢにおけるデータビットを１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
図１２は、選択消去アドレス法を適用してＰＤＰ５０を階調駆動する際の発光駆動シーケンスを示す図である。
図１２に示す発光駆動シーケンスでは、映像信号における各フィールドを１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールドにおいてアドレス行程Ｗ、及び発光維持行程（サスティーン行程）Ｉを実行する。なお、この実施例では１フィールドのサブフィールド数を１５にしたが、１５サブフィールドに限定する必要はない。
サブフィールドＳＦ１〜ＳＦ１５のうちの先頭のサブフィールドＳＦ１ではアドレス行程Ｗに先立ちリセット行程Ｒが実行され、最後尾のサブフィールドＳＦ１５では発光維持行程Ｉの直後に消去行程Ｅが実行される。また、各サブフィールドにおいてアドレス行程Ｗのアドレッシングは行電極Ｘ１〜Ｘｎについて先にＷｘとして行った後、行電極Ｙ１〜ＹｎについてＷｙ行われる。また、第１サブフィールドＳＦ１のリセット行程Ｒのリセット動作もＲｘ，Ｒｙのように各々行われる。
図１３は、図１２に示す発光駆動シーケンスに従って、リセット行程Ｒｘ，Ｒｙ、アドレス行程Ｗｘ，Ｗｙ、発光維持行程Ｉ各々にてＸ電極ドライバ５１及びＹ電極ドライバ５３各々がＰＤＰ５０に印加する各種駆動パルスを示す図である。なお、図１３においては、先頭のサブフィールドＳＦ１の全て、サブフィールドＳＦ２及びＳＦ１５各々の一部のみを抜粋して示している。
先ず、Ｘ電極のリセット行程Ｒｘでは、Ｘ電極ドライバ５１が緩やかな立ち上がりの正極性のリセットパルスＲＰｘを発生してＰＤＰ５０の行電極Ｘ１〜Ｘｎの各々に同時に印加する。リセットパルスＲＰｘの印加によってＰＤＰ５０の行電極Ｘ１〜Ｘｎに関係する画素セルＰＣ各々の制御放電セルＣ２内の列電極Ｄ及び行電極Ｘ１〜Ｘｎ間においてリセット放電が生起される。この放電の結果、行電極Ｘ１〜Ｘｎに関係する制御放電セルＣ２内に壁電荷が形成される。
Ｘ電極のアドレス行程Ｗｘでは、リセットパルスＲＰｘの印加直後に、Ｘ電極ドライバ５１は負極性の極性反転パルスＰＰｘを行電極Ｘ１〜Ｘｎの各々に同時に印加し、アドレスドライバ５５は、極性反転パルスＰＰｘと同時に正極性の極性反転パルスＰＰＤを発生してＰＤＰ５０の列電極Ｄ１〜Ｄｍの各々に同時に印加する。その極性反転パルスＰＰｘ及びＰＰＤの印加によって行電極Ｘ１〜Ｘｎに関係する画素セルＰＣ各々の制御放電セルＣ２内の列電極Ｄ及び行電極Ｘ１〜Ｘｎ（バス電極Ｘｂ）間において放電が生起される。この放電の結果、壁電荷の極性が反転され、列電極Ｄに負電荷が形成され、バス電極Ｘｂに正電荷が形成される。
Ｘ電極のアドレス行程Ｗｘでは、極性反転後、Ｘ電極ドライバ５１が正極性の電圧Ｖ１を全ての行電極Ｘ１〜Ｘｎに印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｘ１〜Ｘｎに順次印加して行く。この間、Ｙ電極ドライバ５３は、行電極Ｙ１〜Ｙｎ各々に正極性の所定電位を印加する。アドレスドライバ５５は、このサブフィールドＳＦ１に対応した奇数行の画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧（例えば、０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ１を列電極Ｄ１〜Ｄｍに印加し、次に、第３表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ３を列電極Ｄ１〜Ｄｍに印加して行くのである。以降の奇数表示ラインも同様の印加が順次行われる。正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧の画素データパルスＤＰとが同時に印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及びバス電極Ｘｂ間において消去アドレス放電が生起される。そして、消去アドレス放電に伴いその放電が図７に示した間隙ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の所定電位の行電極Ｙａ及びＸａ間で放電が生起される。上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行により、表示放電セルＣ１内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如き消去アドレス放電は生起されない。よって、上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行も生じないので、表示放電セルＣ１内の壁電荷の形成状態も現状を維持する。つまり、表示放電セルＣ１内に壁電荷が存在する場合にはこれがそのまま残留し、存在しない場合には壁電荷のこの壁電荷の非形成状態が維持される。
次に、Ｙ電極のリセット行程Ｒｙでは、Ｘ電極ドライバ５１は緩やかな立ち上がりの正極性のリセットパルスＲＰｘを発生してＰＤＰ５０の行電極Ｘ１〜Ｘｎの各々に同時に印加し、Ｙ電極ドライバ５３は緩やかな立ち上がりの正極性のリセットパルスＲＰｙを発生してＰＤＰ５０の行電極Ｙ１〜Ｙｎの各々に同時に印加する。Ｙ電極のリセット行程ＲｙにおけるリセットパルスＲＰｘはダミーパルスであり、これによる放電は生じない。一方、リセットパルスＲＰｙの印加によってＰＤＰ５０の行電極Ｙ１〜Ｙｎに関係する画素セルＰＣ各々の制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ１〜Ｙｎ間においてリセット放電が生起される。このリセット放電の結果、行電極Ｙ１〜Ｙｎに関係する制御放電セルＣ２内に壁電荷が形成される。
Ｙ電極のアドレス行程Ｗｙでは、リセットパルスＲＰｙの印加直後に、Ｙ電極ドライバ５３は負極性の極性反転パルスＰＰｙを行電極Ｙ１〜Ｙｎの各々に同時に印加し、アドレスドライバ５５は、極性反転パルスＰＰｙと同時に正極性の極性反転パルスＰＰＤを発生してＰＤＰ５０の列電極Ｄ１〜Ｄｍの各々に同時に印加する。極性反転パルスＰＰｙ及びＰＰＤの印加によって行電極Ｙ１〜Ｙｎに関係する画素セルＰＣ各々の制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ１〜Ｙｎ（バス電極Ｙｂ）間において放電が生起される。この放電の結果、壁電荷の極性が反転され、列電極Ｄに負電荷が形成され、バス電極Ｙｂに正電荷が形成される。
その後のＹ電極のアドレス行程Ｗｙでは、Ｙ電極ドライバ５３が正極性の電圧Ｖ１を全ての行電極Ｙ１〜Ｙｎに印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々に正極性の所定電位を印加する。アドレスドライバ５５は、このサブフィールドＳＦ１に対応した偶数行の画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。アドレスドライバ５５は、先ず、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ１を列電極Ｄ１〜Ｄｍに印加し、次に、第４表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ３を列電極Ｄ１〜Ｄｍに印加して行くのである。以降の偶数表示ラインも同様の印加が順次行われる。正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧の画素データパルスＤＰとが同時に印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及びバス電極Ｙｂ間において消去アドレス放電が生起される。そして、消去アドレス放電に伴いその放電が図７に示した間隙ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の所定電位の行電極Ｘａ及びＹａ間で放電が生起される。上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行により、表示放電セルＣ１内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如き消去アドレス放電は生起されない。よって、上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行も生じないので、表示放電セルＣ１内の壁電荷の形成状態も現状を維持する。
このように、選択消去アドレス法に基づくアドレス行程Ｗｘ，Ｗｙでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルＰＣ各々の制御放電セルＣ２内に消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セルＰＣを点灯セルモード、壁電荷が消去された画素セルＰＣを消灯セルモードに設定する。
第１サブフィールドにおいてはアドレス行程Ｗｙの次のサスティン行程Ｉの最初に、Ｘ電極ドライバ５１は負極性の極性反転パルスＰＰｘを発生してＰＤＰ５０の行電極Ｘ１〜Ｘｎの各々に同時に印加し、Ｙ電極ドライバ５３は同様に負極性の極性反転パルスＰＰｙを発生してＰＤＰ５０の行電極Ｙ１〜Ｙｎの各々に同時に印加する。その極性反転パルスＰＰｘ，ＰＰｙの印加と同時に、アドレスドライバ５５は、正極性の極性反転パルスＰＰＤを発生してＰＤＰ５０の列電極Ｄ１〜Ｄｍの各々に同時に印加する。
上記Ｘ及びＹ電極のアドレス行程Ｗｘ，Ｗｙで壁電荷が維持された画素セルについては電荷が列電極Ｄ１〜Ｄｍでは正極性、行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎでは負極性となっている。極性反転パルスＰＰｘ，ＰＰｙ，ＰＰＤの印加によって行電極Ｘ１〜Ｘｎの電荷が正極性に反転し、行電極Ｙ１〜Ｙｎの電荷が負極性のままとなる。
その後のサスティン行程Ｉでは、Ｙ電極ドライバ５３が負極性のサスティンパルスＩＰｙを行電極Ｙ１〜Ｙｎ各々に繰り返し印加する。Ｘ電極ドライバ５１は、負極性のサスティンパルスＩＰｘを行電極Ｘ１〜Ｘｎ各々に繰り返し印加する。そのサスティンパルスの印加は行電極Ｙ１〜Ｙｎと行電極Ｘ１〜Ｘｎとで交互に行われ、繰り返しはこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけである。サスティンパルスＩＰｘ又はＩＰｙが印加されると、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａと透明電極Ｙａとの間でサスティン放電が生起される。図１３にはそのサスティン放電の放電電流の方向を矢印で示されている。サスティン放電によって発生した紫外線により、図７に示す如く表示放電セルＣ１内に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起される。
負極性のサスティンパルスＩＰｘ，ＩＰｙの印加によって点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の列電極Ｄ側の放電空間には負の壁電荷が形成される。各サスティン行程Ｉは、サスティンパルスＩＰｙの行電極Ｙ１〜Ｙｎ各々への印加で終了する。この終了により、行電極Ｙ１〜Ｙｎ側の放電空間には正の壁電荷が形成される。
図１２に示されるように、サブフィールドＳＦ１から次のサブフィールドＳＦ２に移行すると、直ちに上記したようにＸ電極のアドレス行程Ｗｘ、そしてＹ電極のアドレス行程Ｗｙ、そしてサスティン行程Ｉが行われる。その後のサブフィールドにおいても同様である。
第１５サブフィールドＳＦ１５に含まれる消去行程Ｅでは、Ｘ電極ドライバ５１は負極性の消去パルスＥＰｘを発生してＰＤＰ５０の行電極Ｘ１〜Ｘｎの各々に印加し、同時にＹ電極ドライバ５３は同様に負極性の消去パルスＥＰｙを発生してＰＤＰ５０の行電極Ｙ１〜Ｙｎの各々に印加する。消去パルスＥＰｘ及びＥＰｙは所定期間に亘って印加される。消去パルスＥＰｘの電位は所定の消去電位から時間経過と共に徐々に０Ｖに近づき、所定期間経過時には０Ｖとなって消滅する。消去パルスＥＰｙは所定期間に亘って所定の消去電位を維持するパルスである。これら消去パルスＥＰｘ及びＥＰｙによって行電極Ｘ，Ｙ間で消去放電が生じ、表示放電セルＣ１及び制御放電セルＣ２各々内に形成されていた壁電荷が消滅する。すなわち、ＰＤＰ５０の全ての画素セルＰＣが消灯セル状態に推移する。
尚、第１５サブフィールドＳＦ１５の消去行程Ｅ直前のサスティン行程Ｉでは、他のサブフィールドとは異なり、負極性のサスティンパルスＩＰｘを行電極Ｘ１〜Ｘｎ各々に印加した段階でサスティン行程Ｉが終了している。
図１２及び図１３に示す如きリセット行程Ｒ（Ｒｘ，Ｒｙ）、アドレス行程Ｗ（Ｗｘ，Ｗｙ）、及びサスティン行程Ｉによる駆動が、図１１に示す如き１６通りの画素駆動データＧＤに基づいて実行される。図１２及び図１３に示す如き選択消去アドレス法を適用した駆動によれば、サブフィールドＳＦ１〜ＳＦ１５の内で、画素セルＰＣを消灯セルモードから点灯セルモードに推移させることが可能な機会は、サブフィールドＳＦ１のリセット行程Ｒｘ，Ｒｙだけである。従って、サブフィールドＳＦ１〜ＳＦ１５のいずれかのサブフィールドで消去アドレス放電が生起され、一旦、画素セルＰＣが消灯セルモードに設定されると、それ以降のサブフィールドではこの画素セルＰＣが点灯セルモードに復帰することはない。従って、図１１に示す如き１６通りの画素駆動データＧＤに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールド各々において各画素セルＰＣが点灯セルモードに設定される。そして、消去アドレス放電（黒丸にて示す）が生起されるまでの間、各サブフィールドのサスティン行程Ｉにおいて連続してサスティン放電発光（白丸に示す）が為される。
上述した如き駆動により、１フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図１１に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現される。
以上の如き選択消去アドレス法に基づく駆動を行う場合に、アドレス行程Ｗｘ，Ｗｙにおいて消去アドレス放電を生起させる際には、正極性の電圧Ｖ２を有する走査パルスＳＰを行電極Ｙに印加すると共に低電圧（０ボルト）の画素データパルスＤＰを列電極Ｄに印加している。このように、制御放電セルＣ２内の列電極Ｄを行電極Ｙよりも低電位とすることにより、制御放電セルＣ２内に形成されている２次電子放出材料層３０が行電極Ｙに対して陰極となる。よって、消去アドレス放電を生起させる際には、２次電子放出材料層３０から良好に２次電子が放出され、制御放電セルＣ２内において消去アドレス放電が確実に生起されるようになる。
以上のように、第１実施例によれば、表示画面のラインピッチの縮小化を容易にできるので、高コントラスト及び高精細化を図ることができる。
尚、上記実施例においては、Ｎ個（実施例では１５個）のサブフィールドによって（Ｎ＋１）階調分の中間輝度を表現する階調駆動を一例にとってその動作を説明したが、Ｎ個のサブフィールドで２Ｎ階調分の中間輝度を表現する階調駆動にも同様に適用可能である。
図１４〜図１９は、本発明の他の実施例としてＰＤＰ５０の内部構造の一部を抜粋して示す図である。図１４〜図１９においては図６〜図１０に示されたＰＤＰ５０と同一部分は同一符号が用いられている。
図１４は表示面側から眺めたＰＤＰ５０の平面図である。図１５は図１４に示されるＸＶ−ＸＶ線から眺めたＰＤＰ５０の断面図である。図１６は図１４に示されるＸＶＩ−ＸＶＩ線から眺めたＰＤＰ５０の断面図である。図１７は図１４に示されるＸＶＩＩ−ＸＶＩＩ線から眺めたＰＤＰ５０の断面図である。図１８は図１４に示されるＸＶＩＩＩ−ＸＶＩＩＩ線から眺めたＰＤＰ５０の断面図である。図１９は図１４に示されるＸＩＸ−ＸＩＸ線から眺めたＰＤＰ５０の断面図である。
図１４〜図１９に示される第２実施例においては、対をなす表示放電セルＣ１と制御放電セルＣ２とからなる画素セルＰＣの組み合わせが２種類ある。すなわち、表示ライン毎の複数の表示放電セルＣ１は水平方向において同一直線列で配置されている。表示放電セルＣ１に垂直方向において隣接する２つの制御放電セルＣ２のうちの一方（図１４で上側の制御放電セルＣ２）との組み合わせと、他方（図１４の下側の制御放電セルＣ２）との組み合わせとがある。その２種類の組み合わせは水平方向において交互に配置されている。それ故、画素セルＰＣを構成しない表示放電セルＣ１とそれに隣接する制御放電セルＣ２との間は横壁１５Ａとなっており、画素セルＰＣを構成する表示放電セルＣ１とそれに隣接する制御放電セルＣ２との間は横壁１５Ａより厚みが薄い仕切壁１５Ｂとなっている。制御放電セルＣ２の放電空間位置は図１４から分かるように、水平方向において奇数番目と偶数番目とで異なっている。図６〜図１０に示されたＰＤＰ５０と同様に、嵩上げ誘電体層１２が形成されていない仕切壁１５Ｂと誘電体層１１との間は表示放電セルＣ１の放電空間と制御放電セルＣ２の放電空間とを連通する間隙ｒとなっている。
その他の内部構造は図６〜図１０に示されたＰＤＰ５０と同じである。
第２実施例も第１実施例と同様、表示画面のラインピッチの縮小化を容易にできるので、高コントラスト及び高精細化を図ることができる。
【図１】
2004077485.tif 000003
【図２】
2004077485.tif 000004
【図３】
2004077485.tif 000005
【図４】
2004077485.tif 000006
【図５】
2004077485.tif 000007
【図６】
2004077485.tif 000008
【図７】
2004077485.tif 000009
【図８】
2004077485.tif 000010
【図９】
2004077485.tif 000011
【図１０】
2004077485.tif 000012
【図１１】
2004077485.tif 000013
【図１２】
2004077485.tif 000014
【図１３】
2004077485.tif 000015
【図１４】
2004077485.tif 000016
【図１５】
2004077485.tif 000017
【図１６】
2004077485.tif 000018
【図１７】
2004077485.tif 000019
【図１８】
2004077485.tif 000020
【図１９】
2004077485.tif 000021
【手続補正書】
【提出日】平成16年12月9日(2004.12.9)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備え、前記複数の行電極の隣接する行電極間各々が表示ラインを構成するプラズマディスプレイパネルであって、
前記単位発光領域の各々の周囲が隔壁により区画され、前記単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第１放電セルと、行電極の一部と列電極との間での放電が行われる第２放電セルとに区画され、
対となる前記第１放電セルと前記第２放電セルとの間に連通部を有し、
前記単位発光領域の位置が、隣り合う列方向においてずれていることを特徴とするプラズマディスプレイパネル。


【手続補正００２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】前記第１放電セルの前記背面基板側にのみ蛍光体層が設けられていることを特徴とする請求項１記載のプラズマディスプレイパネル。


【手続補正００３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】１フィールドの表示期間を、アドレス期間とサスティン期間を有する複数のサブフィールドで構成し、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、
各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備え、前記複数の行電極の隣接する行電極間各々が表示ラインを構成し、
前記単位発光領域の各々の周囲が隔壁により区画され、前記単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第１放電セルと、行電極の一部と列電極との間での放電が行われる第２放電セルとに区画され、
対となる前記第１放電セルと前記第２放電セルとの間に連通部を有し、
前記単位発光領域の位置が、隣り合う列方向においてずれているプラズマディスプレイパネルと、
前記アドレス期間において前記行電極対の第１行電極に順次、正極性の走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となる関係で１表示ラインずつ順次前記列電極各々に印加して、前記第２放電セル内において選択的にアドレス放電を生起せしめるアドレス手段と、
前記サスティン期間において前記行電極対を構成する行電極間にサスティンパルスを印加するサスティン手段と、を備えたことを特徴とする表示装置。


【手続補正００４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】前記第１放電セルの前記背面基板側にのみ蛍光体層が設けられていることを特徴とする請求項６記載の表示装置。




【国際調査報告】
2004077485.tif 000022
2004077485.tif 000023
2004077485.tif 000024
2004077485.tif 000025