(57)【要約】フィールドプログラマブルゲートアレイの回路決定用ＲＡＭにおいて使用されていないアドレスの情報を前回書き込みアドレス格納部に格納し、回路決定用データを新規データ格納部に格納し、書き込みアドレス付加部が回路決定用ＲＡＭにおいて使用されていないアドレスの情報に基づいて、新規データ格納部に格納されている回路決定用データに回路決定用アドレスを付加して出力し、アドレスデコーダが回路決定用アドレスにしたがって回路決定用データを回路決定用ＲＡＭに格納させる。
2005034353.tif 000002
【特許請求の範囲】
【請求項１】
生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイと、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを有するアドレス管理手段とを備えるフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項２】
前記アドレス管理手段が、
前記回路決定用情報及び前記回路決定用アドレスが前記付加手段から出力されるタイミングを制御する制御手段を備える請求の範囲第１項記載のフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項３】
前記フィールドプログラマブルゲートアレイの動作が継続している状態において前記回路決定用情報格納手段に前記回路決定用情報が格納される請求の範囲第１項記載のフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項４】
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む請求の範囲第１項記載のフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項５】
前記アドレス管理手段が、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをパラレルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える請求の範囲第１項記載のフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項６】
前記アドレス管理手段が、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える請求の範囲第１項記載のフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項７】
前記アドレス格納手段が、
前記付加手段により回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として格納する請求の範囲第１項記載のフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項８】
生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイに接続されるアドレス管理装置であって、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを備えるアドレス管理装置。
【請求項９】
前記回路決定用情報及び前記回路決定用アドレスが前記付加手段から出力されるタイミングを制御する制御手段を備える請求の範囲第８項記載のアドレス管理装置。
【請求項１０】
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む請求の範囲第８項記載のアドレス管理装置。
【請求項１１】
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをパラレルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える請求の範囲第８項記載のアドレス管理装置。
【請求項１２】
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える請求の範囲第８項記載のアドレス管理装置。
【請求項１３】
前記アドレス格納手段が、
前記付加手段により回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として格納する請求の範囲第８項記載のアドレス管理装置。
【請求項１４】
フィールドプログラマブルゲートアレイに生成される回路を決定する回路決定用情報を格納手段に格納する格納ステップと、
前記フィールドプログラマブルゲートアレイの回路決定用情報格納手段において使用されていないアドレスの情報をアドレス格納手段に格納するアドレス格納ステップと、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加ステップと、
前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納する回路決定用情報格納ステップとを備えるフィールドプログラマブルゲートアレイの書き換え方法。
【請求項１５】
前記回路決定用情報及び前記回路決定用アドレスが前記付加ステップから出力されるタイミングを制御する制御ステップを備える請求の範囲第１４項記載のフィールドプログラマブルゲートアレイの書き換え方法。
【請求項１６】
前記フィールドプログラマブルゲートアレイの動作が継続している状態において前記回路決定用情報格納手段に前記回路決定用情報が格納される請求の範囲第１４項記載のフィールドプログラマブルゲートアレイの書き換え方法。
【請求項１７】
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む請求の範囲第１４項記載のフィールドプログラマブルゲートアレイの書き換え方法。
【請求項１８】
前記付加ステップにおいて出力された回路決定用情報と回路決定用アドレスとをパラレルにして前記フィールドプログラマブルゲートアレイに出力する書き込みステップを備える請求の範囲第１４項記載のフィールドプログラマブルゲートアレイの書き換え方法。
【請求項１９】
前記付加ステップにおいて出力された回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込みステップを備える請求の範囲第１４項記載のフィールドプログラマブルゲートアレイの書き換え方法。
【請求項２０】
前記付加ステップにおいて回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として前記アドレス格納手段に格納する使用アドレス格納ステップを備える請求の範囲第１４項記載のフィールドプログラマブルゲートアレイの書き換え方法。
【発明の詳細な説明】
【技術分野】  本発明は、フィールドプログラマブルゲートアレイの書き換えシステム、アドレス管理装置及びフィールドプログラマブルゲートアレイの書き換え方法に関する。
【背景技術】  フィールドプログラマブルゲートアレイ（以下、単にＦＰＧＡともいう。）において、動作継続状態で回路決定用ＲＡＭの未使用の領域（未使用回路部分）に対して回路追加（機能追加）等の書き換えを行う技術として以下の方式の技術が考えられる。
まず、回路決定用ＲＡＭにアドレスデコーダを追加する。
そして、ＦＰＧＡの動作継続状態においてＦＰＧＡ内へ回路決定用アドレスと回路決定用データを入力させる。
そして、アドレスデコーダが回路決定用アドレスにしたがって、回路決定用データを回路決定用ＲＡＭに格納させる。
【特許文献１】  特開平１０−２３３６７７号公報
【特許文献２】  特開昭６４−３６１２０号公報
【特許文献３】  特開２００２−２９７４０８号公報
【非特許文献１】  “プログラマブル・ロジック・デバイス・ファミリ”、［ｏｎｌｉｎｅ］、［平成１５年８月２７日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ａｌｔｅｒａ．ｃｏ．ｊｐ／ｌｉｔｅｒａｔｕｒｅ／ｄｓ／ａｐｅｘ＿ｊ．ｐｄｆ＞
【非特許文献２】  “ＡＰＥＸおよびＦＬＥＸデバイス用コンフィギュレーション・デバイス”、［ｏｎｌｉｎｅ］、［平成１５年８月２７日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ａｌｔｅｒａ．ｃｏ．ｊｐ／ｌｉｔｅｒａｔｕｒｅ／ｄｓ／ｄｓｃｏｎｆ＿ｊ．ｐｄｆ＞
上記技術では、例えば動作継続状態においてＦＰＧＡ内の回路を書き換えるために、例えば本発明の説明に用いる図１０の書き込み順序１〜９の通りに、ユーザが、手動あるいは手動と同等の方法で個々の回路決定用データ毎に回路決定用アドレスを決定する。
そして、ユーザは、個々の回路決定用データ毎に、回路決定用アドレスと共に回路決定用データをＦＰＧＡ内の回路決定用ＲＡＭへ送信する。
つまり、上記技術では、ユーザが回路決定用アドレスを手動あるいは手動と同等の方法で管理することによりＦＰＧＡの回路の書き換えを行うのみであった。
このように、上記技術では、動作継続状態で書き換え可能なＦＰＧＡに対して機能追加や不具合修正等のための回路の書き換えを行うにあたって、そのＦＰＧＡへの回路決定用データの回路決定用ＲＡＭへの書き込みを、ユーザが個々の回路決定用データ毎に回路決定用アドレスを決定して行っていた。
そのため、上記技術のＦＰＧＡは、使いづらいものであった。
本発明は、フィールドプログラマブルゲートアレイの回路を書き換える場合に、ユーザから回路決定用情報格納手段の未使用領域の回路決定用アドレスが与えられなくても、回路決定用情報を回路決定用情報格納手段の未使用領域に格納することが可能なフィールドプログラマブルゲートアレイの書き換えシステム、アドレス管理装置及びフィールドプログラマブルゲートアレイの書き換え方法を提供することを目的とする。
【発明の開示】
本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイと、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを有するアドレス管理手段とを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記アドレス管理手段が、
前記回路決定用情報及び前記回路決定用アドレスが前記付加手段から出力されるタイミングを制御する制御手段を備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記フィールドプログラマブルゲートアレイの動作が継続している状態において前記回路決定用情報格納手段に前記回路決定用情報が格納される。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記アドレス管理手段が、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをパラレルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記アドレス管理手段が、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記アドレス格納手段が、
前記付加手段により回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として格納する。
また、本発明のアドレス管理装置は、
生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイに接続されるアドレス管理装置であって、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを備える。
また、本発明のアドレス管理装置は、
前記回路決定用情報及び前記回路決定用アドレスが前記付加手段から出力されるタイミングを制御する制御手段を備える。
また、本発明のアドレス管理装置は、
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む。
また、本発明のアドレス管理装置は、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをパラレルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える。
また、本発明のアドレス管理装置は、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える。
また、本発明のアドレス管理装置は、
前記アドレス格納手段が、
前記付加手段により回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として格納する。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
フィールドプログラマブルゲートアレイに生成される回路を決定する回路決定用情報を格納手段に格納する格納ステップと、
前記フィールドプログラマブルゲートアレイの回路決定用情報格納手段において使用されていないアドレスの情報をアドレス格納手段に格納するアドレス格納ステップと、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加ステップと、
前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納する回路決定用情報格納ステップとを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記回路決定用情報及び前記回路決定用アドレスが前記付加ステップから出力されるタイミングを制御する制御ステップを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記フィールドプログラマブルゲートアレイの動作が継続している状態において前記回路決定用情報格納手段に前記回路決定用情報が格納される。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記付加ステップにおいて出力された回路決定用情報と回路決定用アドレスとをパラレルにして前記フィールドプログラマブルゲートアレイに出力する書き込みステップを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記付加ステップにおいて出力された回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込みステップを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記付加ステップにおいて回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として前記アドレス格納手段に格納する使用アドレス格納ステップを備える。
本発明は、例えば動作継続状態で書き換え可能なＦＰＧＡに対して回路決定用データ等の回路決定用情報に回路決定用アドレスを付加して出力するアドレス管理手段を有する。
ここで、回路決定用情報とは、ＦＰＧＡに生成される回路を決定するための情報である。この回路決定用情報は、ユーザにより作成されてアドレス管理手段に入力される。この回路決定用情報は、例えばＦＰＧＡに生成される回路の論理式を示す情報である。
ＦＰＧＡの回路生成部は、例えばＳ−ＲＡＭとフリップフロップ（以下、単にＦＦともいう。）とを有し、Ｓ−ＲＡＭとフリップフロップとにより、回路決定用情報に対応した回路が形成される。
すなわち、Ｓ−ＲＡＭにより所定の入力に対応した出力を示すルックアップテーブルを作成し、さらにＦＦで所定の遅延を与えることにより回路決定用情報に対応した回路を形成する。
また、回路決定用アドレスとは、回路決定用情報格納手段において回路決定用情報を格納する領域を示すアドレスである。
そして、本発明は、アドレス管理手段が備えるアドレス格納手段が、ＦＰＧＡ内の回路決定用ＲＡＭ等の回路決定用情報格納手段における未使用領域のアドレスの情報を格納する。
そして、付加手段が、回路決定用情報格納手段に書き込む回路決定用情報に回路決定用アドレスを付加してＦＰＧＡに出力する。
そのため、本発明では、ユーザが、ＦＰＧＡに対して新規回路の追加や新規回路の修正等の回路の書き換えを行う場合、ユーザは回路決定用情報毎に回路決定用アドレスを決定する必要がなくなる。
すなわち、本発明では、ＦＰＧＡの回路の書き換えにおいて、ユーザが回路決定用情報格納手段の未使用領域のアドレスを決定することなく、回路決定用情報格納手段の未使用領域に回路決定用情報を格納することができる。
つまり、ユーザは、ＦＰＧＡに対する新規回路の追加や新規回路の修正等の回路の書き換えを行う場合、ＦＰＧＡの回路変更のための回路決定用情報毎に回路決定用情報格納手段の未使用領域のアドレスを決定する必要がない。
また、本発明は、ＦＰＧＡの回路の書き換えための複数の回路決定用情報をまとめてアドレス管理手段に入力することが可能である。
そのため、本発明は、ユーザがＦＰＧＡの回路変更のための回路決定用情報をアドレス管理手段へ入力した後は、ユーザが関与することなく、ＦＰＧＡの回路の書き換えを、一連の動作として自動化して行えるようになる。
また、本発明では、アドレス管理手段が回路決定用情報格納手段の未使用のアドレスを管理するため、ＦＰＧＡの動作継続状態において回路決定用情報格納手段の未使用領域に追加回路を生成し、回路の書き換えを行うことが可能となる。
したがって、本発明では、ＦＰＧＡの回路を書き換える場合、ＦＰＧＡが動作を継続していたとしてもその動作のために使用している回路を上書きして書き換えないため、ＦＰＧＡの動作継続状態を維持しつつ回路の書き換えを行うことができるようになる。
例えば、本発明では、ＦＰＧＡの動作継続状態において、不具合回路に対する置き換え回路と切り換え回路とを生成し不具合回路を救済することが可能となる。
このように、本発明では、例えばシステムダウンが認められない交換装置等において運用を継続したまま機能追加、不具合修正等のＦＰＧＡの回路の書き換えを行うことが可能となる。
さらに、従来の技術では、動作継続状態で書き換え可能なＦＰＧＡに対して回路決定用アドレスと回路決定用情報との回路決定用情報格納手段への与え方、すなわち回路決定用アドレスと回路決定用情報との回路決定用情報格納手段への書き込み方が未定義であった。
すなわち、従来の技術は、回路決定用アドレス及び回路決定用情報と回路決定用情報格納手段との間のインタフェース仕様が未定義であった。
一方、本発明のように、アドレス管理手段が、回路決定用アドレスを回路決定用情報に付加して出力する場合、回路決定用アドレスと回路決定用情報との回路決定用情報格納手段への書き込み方を定義することができるようにＦＰＧＡの周辺環境を整えることが必要とされる。
そして、本発明では、回路決定用アドレスと回路決定用情報の書き込み方法を定義しているため、アドレスデコーダなどの格納先決定手段が、どの回路決定用アドレスにどの回路決定用情報を格納すればよいかを決定することができる。
そのため、本発明では、ユーザが回路決定用アドレスと回路決定用情報をアドレス管理手段に入力した後は、ユーザが動作を管理しなくても、自動的に、アドレスデコーダ等の格納先決定手段を有するＦＰＧＡの回路の書き換えを行うことができる。
また、アドレス管理手段が、付加手段の回路決定用アドレス及び回路決定用情報の出力タイミングを制御する制御手段を備えることから、ユーザは、書き換える回路の回路決定用情報のアドレス管理手段への入力タイミングを決定する必要がなくなる。
なお、フィールドプログラマブルゲートアレイの回路を書き換えるとは、フィールドプログラマブルゲートアレイに新規回路を追加する場合、フィールドプログラマブルゲートアレイに既に形成されている回路を修正する場合、フィールドプログラマブルゲートアレイに既に形成されている回路を削除する場合、各回路を接続する配線を生成する場合のいずれか又はこれらの任意の組み合わせを含む。
また、フィールドプログラマブルゲートアレイの不具合には、フィールドプログラマブルゲートアレイの故障や動作遅延などの正常な動作以外の動作を含むことができる。
また、付加手段が、回路決定用情報に回路決定用アドレスを付加して出力するとは、回路決定用情報と、この回路決定用情報の回路決定用アドレスとを対応づけて出力することをいう。
【図面の簡単な説明】  図１は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態の全体概略図であり；
図２は、図１に示されるアドレス管理部の内部ブロック図であり；
図３は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態の書き込みタイミングの一例を示すタイミングチャートであり；
図４は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図５は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図６は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図７は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図８は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図９は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図１０は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の順序を示す表であり；
図１１は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態の全体概略図であり；
図１２は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態の書き込みタイミングの一例を示すタイミングチャートである。
【発明を実施するための最良の形態】（フィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態）
本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態について説明する。
まず、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態について図１を参照して説明する。図１は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態の全体概略図である。
図１に示されるように、本実施形態のフィールドプログラマブルゲートアレイの書き換えシステムは、アドレス管理部１００と、フィールドプログラマブルゲートアレイ１０１とから構成される。
フィールドプログラマブルゲートアレイ１０１は、アドレスデコーダ１０２と、回路決定用ＲＡＭ１０３と、接続ネット１０４と、回路生成部１０８，１０９，１１０，１１１，１１２，１１３，１１４，１１５とを備える。なお、本実施形態において、回路生成部の個数は図１に示される個数に限定されるものではなく、その他の個数であっても良い。
回路決定用ＲＡＭ１０３は、回路を生成するための回路決定用データ１０５を格納する。この回路決定用ＲＡＭ１０３に格納されている回路決定用データ１０５は、既に各回路生成部に生成されている回路のデータである。
また、回路決定用ＲＡＭ１０３は使用領域１０６と未使用領域１０７とを有する。この使用領域１０６と未使用領域１０７とにおいて、回路決定用データを格納する領域はアドレスにより指定される。
また、接続ネット１０４は、図１に示される各回路生成部を接続する配線により形成される。
なお、図１に示される各回路生成部は、それぞれ回路決定用ＲＡＭ１０３のアドレスと対応している。また、これら各回路生成部には、回路決定用ＲＡＭ１０３に格納された回路決定用データ１０５に対応した回路が生成される。
例えば、ＦＰＧＡ１０１の各回路生成部は、論理回路生成用のＳ−ＲＡＭとフリップフロップ（ＦＦ）とを備える。また、ＦＰＧＡ１０１の各回路生成部は、回路生成部を他の回路生成部に切り換えるためのＦＦも有する。
各回路生成部に、回路決定用ＲＡＭ１０３に格納された回路決定用データ１０５に対応した回路を生成する場合、Ｓ−ＲＡＭにより所定の入力に対応した出力を示すルックアップテーブルを作成し、さらにＦＦで所定の遅延を与えることにより回路決定用データに対応した回路を形成する。
Ｓ−ＲＡＭに形成されるルックアップテーブルは、回路決定用ＲＡＭ１０３に格納された回路決定用データにより定まる。
回路生成部１０８は、例えば切り換え回路として機能させることができる。また、回路生成部１０９は、例えば修正回路として機能させることができる。切り換え回路とは、不具合が発生した回路がある場合、この不具合が発生した回路を修正回路に切り換えるための回路である。また、修正回路とは、不具合が発生した回路に代えて切り換えられる回路である。
一例として、回路生成部１１０にバグ（不具合）が発生し、回路生成部１１０が不具合回路となったとして以下説明する。
図１に示されるように、アドレス管理部１００からは、回路決定用アドレス（ＦＰＧＡ  ＡＤＤＲＥＳＳ）と回路決定用データ（ＦＰＧＡ  ＤＡＴＡ）とが出力される。
ここで、回路決定用データとは、ＦＰＧＡの回路生成部に生成される回路を決定するための情報である。すなわち、回路決定用データとは、回路生成部のＳ−ＲＡＭのルックアップテーブルとＦＦとの組み合わせにより決定される論理回路を決定するための情報である。
この回路決定用データは回路決定用ＲＡＭ１０３に格納される。そして、回路決定用ＲＡＭ１０３に格納された回路決定用データ１０５に基づいて回路生成部に回路決定用データに対応した回路が生成される。
また、回路決定用アドレスとは、回路決定用ＲＡＭ１０３において回路決定用データ１０５を格納する領域を示すためのアドレスである。
アドレス管理部１００から出力された回路決定用アドレスはアドレスデコーダ１０２に入力する。
また、アドレス管理部１００から出力された回路決定用データは回路決定用ＲＡＭ１０３に入力する。
アドレスデコーダ１０２は、入力した回路決定用アドレスに基づいて、回路決定用データを回路決定用ＲＡＭ１０３の回路決定用アドレスに示されるアドレスに格納する。
ここで、本実施形態では、回路決定用データは、ＦＰＧＡ１０１の動作継続中であるか否かに関わらず、回路決定用ＲＡＭ１０３の回路決定用アドレスに示されるアドレスの領域に格納されることができる。
従来のＦＰＧＡでは、ＦＰＧＡの動作継続中に回路決定用データが書き込まれると、ＦＰＧＡを用いた装置の動作が一時中断する場合があったが、本実施形態では、回路決定用ＲＡＭ１０３の未使用領城に回路決定用データを格納するため、ＦＰＧＡを用いた装置の動作が中断することはない。
そして、回路決定用ＲＡＭ１０３に格納された回路決定用データに対応した回路が回路生成部に生成される。
次に、図１に示されるアドレス管理部１００について図２を参照してさらに詳細に説明する。図２は、図１に示されるアドレス管理部の内部ブロック図である。
図２に示されるように、アドレス管理部は、ＦＰＧＡデータインタフェース２０１と、新規データ格納部２０２と、前回書き込みアドレス格納部２０３と、書き込み順序制御部２０４と、書き込みアドレス付加部２０５と、ＦＰＧＡ書き込みインタフェース２０６とを備える。
回路決定用データは、ユーザが行おうとしているＦＰＧＡの回路の書き換えの順序にしたがって、ＦＰＧＡデータインタフェース２０１に入力される。
ＦＰＧＡデータインタフェース２０１は、ＦＰＧＡへ出力するための回路決定用データを受信し、新規データ格納部２０２に出力する。
新規データ格納部２０２は、ＦＰＧＡデータインタフェース２０１から出力された回路決定用データを格納する。
書き込み順序制御部２０４は、書き込みアドレス付加部２０５に対して、回路決定用アドレスが付加された回路決定用データを出力するタイミングを通知する。
書き込み順序制御部２０４は、回路決定用アドレスが付加された回路決定用データがＦＰＧＡに書き込まれて回路が生成された後、次の回路決定用アドレスが付加された回路決定用データをＦＰＧＡに書き込んで回路を生成するタイミングを書き込みアドレス付加部２０５に通知する。
ここで、書き込み順序制御部２０４は、書き込みクロックのクロック数をカウントすることにより、書き込みアドレス付加部２０５に対して、回路決定用アドレスが付加された回路決定用データをＦＰＧＡ書き込みインタフェース２０６に出力するタイミングを通知する。
このように、本実施形態では、書き込み順序制御部２０４が、ＦＰＧＡ１０１に回路決定用アドレスが付加された回路決定用データを書き込むタイミングを制御するため、ユーザは、回路決定用データをアドレス管理部１００に入力するタイミングを決定する必要がなくなる。
前回書き込みアドレス格納部２０３では、前回の書き換えまでに使用されているＦＰＧＡ内の回路決定用ＲＡＭの使用領域のアドレスの情報と、ＦＰＧＡ内の回路決定用ＲＡＭの未使用領域のアドレスの情報とを格納する。
書き込みアドレス付加部２０５では、前回書き込みアドレス格納部２０３より回路決定用ＲＡＭの未使用領域のアドレスを取得する。この書き込みアドレス付加部２０５が、前回書き込みアドレス格納部２０３から取得した回路決定用ＲＡＭの未使用領域のアドレスが回路決定用アドレスとなる。
そして、書き込みアドレス付加部２０５は、新規データ格納部２０２から取得した回路決定用データと、前回書き込みアドレス格納部２０３から取得した未使用領域の回路決定用アドレスとを、回路決定用データがＦＰＧＡデータインタフェース２０１に入力された順序、かつ、書き込み順序制御部２０４から通知されたタイミングにしたがい、ＦＰＧＡ書き込みインタフェース２０６に出力する。
すなわち、書き込みアドレス付加部２０５は、新規データ格納部２０２から取得した回路決定用データに、前回書き込みアドレス格納部２０３から取得した未使用領域の回路決定用アドレスを付加して出力する。
前回書き込みアドレス格納部２０３では、次回の書き込みのために、今回使用した回路決定用ＲＡＭのアドレスを、ＦＰＧＡ内の回路決定用ＲＡＭの使用領域のアドレスとして格納する。
ＦＰＧＡ書き込みインタフェース２０６では、書き込みアドレス付加部２０５から出力された順番通りに、回路決定用アドレスと回路決定用データとをＦＰＧＡ内の回路決定用ＲＡＭに出力する。
（アドレス管理部とフィールドプログラマブルゲートアレイとの間のインタフェース）
次に、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、アドレス管理部とフィールドプログラマブルゲートアレイとの間のインタフェースについて図１、図２及び図３を参照して説明する。図３は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態の書き込みタイミングの一例を示すタイミングチャートである。
図１に示されるように、アドレス管理部１００からは、回路決定用アドレスと回路決定用データとがマルチプレクスされてシリアルで出力される。
なお、回路決定用アドレスと回路決定用データとをマルチプレクスしてシリアルで出力する動作は、図２に示されるＦＰＧＡ書き込みインタフェース２０６が行う。
動作継続状態で書き換え可能なＦＰＧＡでは、追加回路や修正回路等の回路決定用データを回路決定用ＲＡＭに書き込むために、アドレスデコーダが区別できるように、回路決定用アドレスと回路決定用データとをＦＰＧＡに与える必要がある。
そこで、本実施形態では、図２及び図３に示されるように、ＦＰＧＡ書き込みインタフェース２０６は、回路決定用アドレスと回路決定用データ３０３とを、シリアルでＦＰＧＡ１０１に出力する。
ＦＰＧＡ書き込みインタフェース２０６は、回路決定用アドレスと回路決定用データ３０３とのＦＰＧＡ１０１への書き込みを、全て書き込みクロック３０２に同期して行う。
また、ＦＰＧＡ書き込みインタフェース２０６は、ＦＰＧＡ１０１に対して書き込み開始イネーブル３０１を入力してから、回路決定用アドレスと回路決定用データ３０３のＦＰＧＡへの出力を行う。
回路決定用アドレスと回路決定用データ３０３がシリアル入力の場合は、ＦＰＧＡ書き込みインタフェース２０６は、クロックの立ち上がりで最初の回路決定用アドレスの１ｂｉｔをＦＰＧＡ１０１に出力する。
そして、ＦＰＧＡ書き込みインタフェース２０６は、最初の回路決定用アドレスの全てのｂｉｔのＦＰＧＡ１０１への出力が完了していない場合は、次以降のクロックの立ち上がりで最初の回路決定用アドレスの残りのｂｉｔを、ＦＰＧＡ１０１に出力する。
そして、ＦＰＧＡ書き込みインタフェース２０６は、最初の回路決定用アドレスの全てのｂｉｔの出力が完了した後に、その最初の回路決定用アドレスの回路決定用データを同じようにクロックの立ち上がりごとにＦＰＧＡ１０１に出力する。
そしてＦＰＧＡ書き込みインタフェース２０６は、最終の回路決定用アドレスと回路決定用データを出力し終えたら、書き込みクロック３０２を止めて、書き込みを終了する。
（修正回路の起動方法について）
次に、本実施形態のフィールドプログラマブルゲートアレイの書き換えシステムにおいて、フィールドプログラマブルゲートアレイに不具合回路が発生し、それを修正回路に置き換える場合の動作について以下、説明する。
動作継続状態で書き換え可能なＦＰＧＡの場合、修正回路を起動するためには、不具合回路の動作と修正回路の動作とが一致しているタイミングで、不具合回路を修正回路へと切り換える必要がある。
しかし、不具合回路の動作はその不具合の為、修正回路の動作と一致していないタイミングも存在する。
不具合回路の動作と修正回路の動作とが一致しているタイミングを見つけて切り換える方法について以下、図４から図１０を参照して説明する。図４から図９は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり、図１０は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の順序を示す表である。
なお、図１０において、書き込みＡｄｒｅｓｓの回路生成ＸＸとは、図４から図９における、回路決定用ＲＡＭ  Ａｄｄ  ＸＸ  領域のことを意味する。
また、図４から図９に示される回路決定用ＲＡＭ  Ａｄｄ  ＸＸ  領域とは、図１に示される回路決定用ＲＡＭ１０３のアドレスＸＸに対応した回路生成部のことである。
また、以下、図４から図９における、回路決定用ＲＡＭ  Ａｄｄ  ＸＸ  領域及び図１０に示される書き込みＡｄｒｅｓｓの回路生成ＸＸのことを単にアドレスＸＸともいう。
また、図４から図９に示されるように、各回路決定用ＲＡＭ  Ａｄｄ  ＸＸ  領域の間には接続ネットが形成されている。
図４及び図５に示されるように、フィールドプログラマブルゲートアレイに不具合継続状態が発生した場合、その不具合の原因となる不具合回路４０１の最終出力に元々存在するセレクタ４０２とその制御ゲート４０３に対し、制御ゲート４０３の他方入力に対し非活性化したラッチＦＦ５０１を挿入する。（図１０、書き込み順序０，１）。
このラッチＦＦ５０１は、Ｓ−ＲＡＭによるルックアップテーブル及び論理回路を形成するＦＦとは別に、回路の切り換えのために初めから不具合回路４０１に備えられているＦＦである。
図１０に示されるように、書き込み順序０では、修正前の不具合継続状態となっている。
また、図１０に示されるように、書き込み順序１では、追加情報を現状データに上書きして、アドレス２Ｂに、非活性化したラッチＦＦ５０１を追加する。
その結果、図６に示されるように、非活性化したラッチＦＦ５０１が回路決定用ＲＡＭ１０３のアドレス２Ｂに対応した領域内において、制御ゲート４０３と接続される。
その後、図６に示されるように、ＦＰＧＡは、入力した回路決定用データに基づいて、修正回路６０１と、非活性化したラッチＦＦ５０１の入力に接続する切り換え回路６０２と、切り換えポイント情報回路６０３とを生成する。
したがって、この場合、ＦＰＧＡに入力する回路決定用データには、修正回路６０１と、非活性化したラッチＦＦ５０１の入力に接続する切り換え回路６０２と、切り換えポイント情報回路６０３とを生成するための情報が含まれる。
すなわち、図１０に示されるように、まず、アドレス１Ａに切り換えポイント情報回路６０３を生成する（書き込み順序２）。
この切り換えポイント情報回路６０３が生成されるアドレス１Ａの領域は、未使用であった回路生成部の領域である。
次に、アドレス２Ａに、切り換え回路６０２を生成する（書き込み順序３）。この切り換え回路６０２が生成されるアドレス２Ａの領域は、未使用であった領域である。
次に、アドレス１Ａとアドレス２Ａとを接続する（書き込み順序４）。このアドレス１Ａとアドレス２Ａとは、例えば図６に示される接続ネットの未配線領域に配線を形成することにより接続される。
次に、アドレス２Ｃに、修正回路６０１を生成する（書き込み順序５）。この修正回路６０１が生成されるアドレス２Ｃの領域は、回路生成部の未使用であった領域である。
次に、アドレス１Ｂとアドレス２Ｃとを接続する（書き込み順序６）。このアドレス１Ｂとアドレス２Ｃとは、例えば図６に示される接続ネットの未配線領域に形成された配線により接続される。
次に、アドレス２Ｃとアドレス２Ｂとを接続する（書き込み順序７）。このアドレス２Ｃとアドレス２Ｂとは、例えば図６に示される接続ネットの未配線領域に形成された配線により接続される。
そして、図７に示されるように、切り換え回路６０２は、切り換えポイント情報回路６０３から切り換えポイント情報を入力する。
この切り換えポイント情報は、ＦＰＧＡの動作を監視しているユーザにより入力される。
この切り換えポイント情報は、例えばそれぞれ周期的に動作している不具合回路４０１と修正回路６０１との動作が一致しているタイミングを示す。
例えば、切り換えポイント情報の一例として、切り換え回路６０２が一定周期でカウントを行っている場合、そのカウントのいずれの値で不具合回路４０１と修正回路６０１との動作が一致するのかを示す情報を挙げることができる。
そして、切り換え回路６０２は、切り換えポイント情報に示されたタイミングにおいて、一致信号を非活性化したラッチＦＦ５０１に出力する。
切り換え回路６０２が、この一致信号を非活性化したラッチＦＦ５０１に出力することで、不具合回路４０１と修正回路６０１との動作が一致しているタイミングにおいて、不具合回路４０１から修正回路６０１に動作が切り換わる。
つまり、図１０に示されるように、アドレス２Ａとアドレス２Ｂとを接続する（書き込み順序８）。このアドレス２Ａとアドレス２Ｂとは、未配線領域に配線を形成することにより接続される。
そして、図８及び図９に示されるように、制御ゲート４０３を開放し、図１０に示されるように、アドレス２Ｂにおいて、セレクタ用ＡＮＤである制御ゲート４０３のＰｕｌｌＵｐを行い（書き込み順序９）、さらにその後、非活性化しているラッチＦＦ５０１を活性化する。この制御ゲート４０３のＰｕｌｌＵｐは、再びデータをアドレス２Ｂに上書きして行う。
そして、図９に示されるように、切り換え条件が成立した時点で不具合回路４０１から修正回路６０１へ動作が切り換わるように、切り換え回路６０２が一致信号をラッチＦＦ５０１に出力する（図１０，回路修正用書き込み終了）。すなわち、所定の切り換えタイミングにて切り換えが実行される。
これら一連の動作は、ＦＰＧＡ内の回路決定用ＲＡＭへ出力される回路決定用データをアドレス順に書き込むことで行わなければ正しく動作が切り換わらない。
そして、アドレス順に回路決定用データを回路決定用ＲＡＭに書き込むためには一連の動作を行うツール等の装置又は方法が必要である。
本実施形態では、アドレス管理部１００が、修正回路６０１及び切り換え回路６０２等の回路を生成するための回路決定用データの回路決定用アドレスを決定する。
そして、本実施形態では、アドレス管理部１００が、決定された回路決定用アドレスと共に、修正回路６０１及び切り換え回路６０２等の回路を生成するための回路決定用データを、一連の順序に則ったアドレス付きデータとしてＦＰＧＡ内の回路決定用ＲＡＭ１０３に出力する。
このため、本実施形態では、ユーザが、回路決定用ＲＡＭ１０３における未使用領域のアドレスを管理しなくても良い。
また、本実施形態では、回路決定用ＲＡＭ１０３の未使用領域に追加回路や修正回路等を生成するため、回路の追加又は修正の場合でもＦＰＧＡの動作を継続した状態を維持することができる。
そのため、本実施形態は、システム停止が認められない交換装置等において運用を継続したまま機能追加、不具合修正を行う場合に適用して有効である。
また、本実施形態によれば、回路決定用アドレスと回路決定用データとをシリアルで入力させるため、パラレルの場合と比べて、アドレス管理部１００とＦＰＧＡ１０１との間の信号線を減らすことができ、コスト軽減を図ることができる。
（フィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態）
次に、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態について図１１及び図１２を参照して説明する。図１１は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態の全体概略図であり、図１２は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態の書き込みタイミングの一例を示すタイミングチャートである。
本実施形態が前述のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態と異なる点は、アドレス管理部から回路決定用ＲＡＭへと出力される回路決定用アドレスと回路決定用データのインタフェースがパラレルツインである点である。本実施形態のその他の構造及び動作については前述の第１の実施形態と同様であるため、以下主として前述の第１の実施形態と異なる点について説明する。
図１１に示されるように、本実施形態のフィールドプログラマブルゲートアレイの書き換えシステムは、アドレス管理部１１００と、フィールドプログラマブルゲートアレイ１１０１とから構成される。
フィールドプログラマブルゲートアレイ１１０１は、アドレスデコーダ１１０２と、回路決定用ＲＡＭ１１０３と、接続ネット１１０４と、回路生成部１１０８，１１０９，１１１０，１１１１，１１１２，１１１３，１１１４，１１１５とを備える。なお、本実施形態において、回路生成部の個数は図１１に示される個数に限定されるものではなく、その他の個数であっても良い。
回路決定用ＲＡＭ１１０３は、回路決定用データ１１０５を格納する。
また、回路決定用ＲＡＭ１１０３は使用領域１１０６と未使用領域１１０７とを有する。
この回路決定用ＲＡＭ１１０３の使用領域１１０６と未使用領域１１０７とにおいて、回路決定用データを格納する領域はアドレスにより指定される。
また、接続ネット１１０４は、各回路生成部を互いに接続する配線により形成される。
また、接続ネット１１０４には、使用領域として、回路生成部１１１０，１１１１，１１１２，１１１３，１１１４及び１１１５が形成されている。
図１１に示されるように、アドレス管理部１１００からは、回路決定用アドレス（ＦＰＧＡ  ＡＤＤＲＥＳＳ）と回路決定用データ（ＦＰＧＡ  ＤＡＴＡ）とがパラレルツインで出力される。
アドレス管理部１１００から出力された回路決定用アドレスはアドレスデコーダ１１０２に入力する。
また、アドレス管理部１１００から出力された回路決定用データは回路決定用ＲＡＭ１１０３に入力する。
アドレスデコーダ１１０２は、回路決定用データを、入力した回路決定用アドレスに基づいて回路決定用ＲＡＭ１１０３に格納させる。
動作継続状態で書き換え可能なＦＰＧＡでは、アドレスデコーダ１１０２が追加回路や修正回路等を回路決定用ＲＡＭ１１０３に書き込むために、回路決定用アドレスと回路決定用データとを区別可能にＦＰＧＡ１１０１に与えて書き込んでいく必要がある。
本実施形態は、回路決定用アドレスと回路決定用データとをパラレルツインでフィールドプログラマブルゲートアレイ１１０１に出力する実施形態である。
ここで、パラレルツインとは、アドレス管理部１１００とＦＰＧＡ１１０１との間において、回路決定用アドレスの信号線と回路決定用データの信号線の２本の信号線が存在することを意味する。
しかし、本発明はこのような場合に限定するものではなく、必要に応じて、回路決定用アドレスの信号線と回路決定用データの信号線の一方又はそれぞれを２本以上の任意の数にしても良い。すなわち、本発明では、回路決定用アドレスと回路決定用データとをパラレルでフィールドプログラマブルゲートアレイ１１０１に出力すれば良い。
また、回路決定用アドレスと回路決定用データとをパラレルツインでフィールドプログラマブルゲートアレイに出力するのは、図２に示されるＦＰＧＡ書き込みインタフェース２０６により行われる。
図１２に示されるように、本実施形態では、ＦＰＧＡ書き込みインタフェース２０６は、回路決定用アドレス１２０３と回路決定用データ１２０４とをＦＰＧＡ１１０１に書き込む場合、全て書き込みクロック１２０２に同期して行う。
ＦＰＧＡ書き込みインタフェース２０６は、ＦＰＧＡ１１００に対して書き込み開始イネーブル１２０１を入力してから、ＦＰＧＡ１１００への回路決定用アドレス１２０３と回路決定用データ１２０４との出力を行う。
本実施形態のように、回路決定用アドレスと回路決定用データとがパラレルでＦＰＧＡ１１０１に入力する場合は、ＦＰＧＡ書き込みインタフェース２０６は、最初の書き込みクロック１２０２の立ち上がりで回路決定用アドレス１２０３と回路決定用データ１２０４との１ｂｉｔをＦＰＧＡ１１０１に出力する。
また、ＦＰＧＡ書き込みインタフェース２０６は、最初の書き込みクロック１２０２の立ち上がりで回路決定用アドレス１２０３と回路決定用データ１２０４との全てのｂｉｔをＦＰＧＡ１１０１に出力できなかった場合は、次以降のクロックの立ち上がりで、残りの最初の回路決定用アドレス１２０３と回路決定用データ１２０４のｂｉｔをＦＰＧＡ１１０１に出力する。
そして、ＦＰＧＡ書き込みインタフェース２０６は、最終の回路決定用アドレス１２０３と回路決定用データ１２０４をＦＰＧＡ１１０１に出力し終えたら、書き込みクロック１２０１を止めて書き込みを終了する。
なお、例えば本実施形態において、ＦＰＧＡの不具合回路を修正回路に書き換える動作は、前述の第１の実施形態において図４から図１０を参照して説明した場合と同様である。
このように、フィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態においても、前述の第１の実施形態と同様の効果を得ることができる。
さらに、本実施形態では、アドレス管理部１１００から回路決定用ＲＡＭ１１０３へと出力される回路決定用アドレスと回路決定用データのインタフェースがパラレルであるため、シリアルである場合と比べて、パラレルのほうがシリアルよりも一度のクロックの立ち上がりで入力できるｂｉｔ数が多いため書き換えの完了時間が早くなる。
【産業上の利用可能性】  本発明は、システム停止が認められない交換装置等において運用を継続したままＦＰＧＡに対して機能追加、不具合修正等の回路の書き換えを行う場合に有効である。
【図１】
2005034353.tif 000003
【図２】
2005034353.tif 000004
【図３】
2005034353.tif 000005
【図４】
2005034353.tif 000006
【図５】
2005034353.tif 000007
【図６】
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【図７】
2005034353.tif 000009
【図８】
2005034353.tif 000010
【図９】
2005034353.tif 000011
【図１０】
2005034353.tif 000012
【図１１】
2005034353.tif 000013
【図１２】
2005034353.tif 000014
【手続補正書】
【提出日】平成17年12月26日(2005.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイと、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを有するアドレス管理手段とを備えるフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項２】
前記アドレス管理手段が、
前記回路決定用情報及び前記回路決定用アドレスが前記付加手段から出力されるタイミングを制御する制御手段を備える請求項１記載のフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項３】
前記フィールドプログラマブルゲートアレイの動作が継続している状態において前記回路決定用情報格納手段に前記回路決定用情報が格納される請求項１記載のフィールドプログラマブルゲートアレイの書き換えシステム。
【請求項４】
生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイに接続されるアドレス管理装置であって、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回
路決定用情報及び前記回路決定用アドレスを出力する付加手段とを備えるアドレス管理装置。
【請求項５】
フィールドプログラマブルゲートアレイに生成される回路を決定する回路決定用情報を格納手段に格納する格納ステップと、
前記フィールドプログラマブルゲートアレイの回路決定用情報格納手段において使用されていないアドレスの情報をアドレス格納手段に格納するアドレス格納ステップと、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加ステップと、
前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納する回路決定用情報格納ステップとを備えるフィールドプログラマブルゲートアレイの書き換え方法。
【国際調査報告】
2005034353.tif 000015
2005034353.tif 000016
2005034353.tif 000017
2005034353.tif 000018