(57)【要約】アナログ回路とデジタル回路との混載チップなどの半導体装置において、半導体装置の内部に位置する入出力回路（デジタル回路）へ電源供給する第１の電源配線２０と、この電源配線２０に接続された電源配線であって半導体チップ２００内に位置するアナログ回路などのセル化された内部回路３００へ電源供給する第３の電源配線３０とを多層配線構造で形成する。これにより、これ等電源配線２０、３０の合成インピーダンスが下がるので、デジタル回路の動作に起因する電源ノイズが半導体チップ内のアナログ回路に与える影響が軽減される。
2004068577.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの内部に配置され、セル化された内部回路とを備えた半導体装置であって、
半導体チップの内部に位置する第４の電源配線と、
前記内部回路の内部に位置し、前記第１の電源配線と同電位の別電源配線から構成され、前記内部回路に電源電圧を供給する第２の電源配線と、
前記第１の電源配線に接続され、前記内部回路に電源電圧を供給する第３の電源配線とを備え、
前記第２の電源配線は、第１のパッド及び第１のワイヤーにより電源供給用のリード端子と接続され、
前記第１及び第３の電源配線は、この両電源配線で共用される第２のパッド及び第２のワイヤーにより前記電源供給用のリード端子と接続され、
前記第１及び第３の電源配線は、異なる配線層に配線された多層配線により構成される
ことを特徴とする半導体装置。
【請求項２】
前記請求項１記載の半導体装置において、
前記第１及び第３の電源配線の多層配線は、
前記第２の電源配線が配線された配線層よりも上位の配線層に形成される
ことを特徴とする半導体装置。
【請求項３】
前記請求項１記載の半導体装置において、
前記内部回路は、半導体基板とその上方のウェルとの間に、この両者を分離する分離層を有する
ことを特徴とする半導体装置。
【請求項４】
前記請求項１記載の半導体装置において、
前記内部回路は、アナログ回路であり、
前記第１の電源配線から電源供給を受ける回路は、デジタル回路である
ことを特徴とする半導体装置。
【請求項５】
前記請求項１記載の半導体装置において、
前記第１の電源配線と前記第２のパッドとは、セル化されている
ことを特徴とする半導体装置。
【請求項６】
前記請求項１記載の半導体装置において、
前記第２の電源配線と前記第１のパッドとは、セル化されている
ことを特徴とする半導体装置。
【請求項７】
前記請求項１記載の半導体装置において、
前記第２の電源配線と前記半導体チップの半導体基板の上方に位置するウェルとの間の距離は、前記第２の電源配線と前記第３の電源配線との間の距離よりも短く設定される
ことを特徴とする半導体装置。
【請求項８】
前記請求項１記載の半導体装置において、
前記第１、第２及び第３の電源配線は、第１、第２及び第３の接地配線であり、
前記電源電圧供給用のリード端子は、接地電圧供給用のリード端子である
ことを特徴とする半導体装置。
【請求項９】
前記請求項８記載の半導体装置において、
前記第１及び第３の接地配線の多層配線は、
前記第２の接地配線が配線された配線層よりも上位の配線層に形成される
ことを特徴とする半導体装置。
【請求項１０】
前記請求項８記載の半導体装置において、
前記内部回路は、半導体基板とその上方のウェルとの間に、この両者を分離する分離層を有する
ことを特徴とする半導体装置。
【請求項１１】
前記請求項８記載の半導体装置において、
前記内部回路は、アナログ回路であり、
前記第１の接地配線から接地電圧の供給を受ける回路は、デジタル回路である
ことを特徴とする半導体装置。
【請求項１２】
前記請求項８記載の半導体装置において、
前記第１の接地配線と前記第２のパッドとは、セル化されている
ことを特徴とする半導体装置。
【請求項１３】
前記請求項８記載の半導体装置において、
前記第２の接地配線と前記第１のパッドとは、セル化されている
ことを特徴とする半導体装置。
【請求項１４】
前記請求項８記載の半導体装置において、
前記第２の接地配線と前記半導体チップの半導体基板の上方に位置するウェルとの間の距離は、前記第２の接地配線と前記第３の接地配線との間の距離よりも短く設定される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は半導体装置に関し、特に、アナログ回路とデジタル回路とが混載された半導体装置のレイアウトパターンに関するものである。
【背景技術】  近年、アナログ回路とデジタル回路とを混載した半導体装置において、デジタル回路の動作速度の高速化が進んでおり、特に、デジタル回路からアナログ回路に与える影響に対する対策が必要である。
従来、このような半導体装置として、特開平７−１５３９１５号公報に記載されるものがある。このものは、電源用リード端子にワイヤーを介して接続された入出力回路用の第１の電源配線を有すると共に、半導体チップの内部回路に電源供給する第２の電源配線とを有し、この第２の電源配線を電源パッド及びワイヤーを介して前記電源用リード端子に接続することにより、第２の電源配線を第１の電源配線とは独立させて、半導体チップの周辺部に配置された入出力回路の動作に起因する電源ノイズが半導体チップ内の内部回路に影響を及ぼすことを軽減している。
解決課題
しかしながら、前記従来の半導体装置の構成では、第１及び第２の電源配線が単層配線であるため、電圧降下が生じ、アナログ回路などの半導体チップの内部回路の特性劣化が発生し易い欠点がある。
また、半導体装置として、図７に示されるものが提案できる。この半導体装置を説明すると、図７において、１００は半導体装置、２００は半導体装置１００に含まれる半導体チップ、３００は半導体チップ２００内に備えられるアナログ回路などの内部回路、１１は半導体装置１００のリード端子、２０は前記半導体チップ２００の外周囲に位置するデジタル回路である入出力回路（図示せず）に電源供給する第１の電源配線、３１、３０は第１の電源配線２０に接続された第２及び第３の電源配線であって、内部回路の外周囲に配線される。半導体装置１００において破線で囲む部分を図８に拡大して示すように、第１、第２及び第３の電源配線２０、３０、３１は、共通接続され、第１の電源配線２０は、パッド２１及びワイヤー２１ａを介して電源供給用のリード端子１１に接続される。
また、図９に示すように、第１の電源配線２０は２層構造であり、その下層に第２の電源配線３１が配置されている。上下層の第１の電源配線２０同士はビィア５１で電気的に接続され、下層の第１の電源配線２０と第２の電源配線３１とはビィア５０により電気的に接続されている。図９において、８０は半導体基板、６０は半導体チップ２００の内部回路が構成されるウェルである。
しかしながら、図７〜図９に示した半導体装置では、半導体チップ２００の外周囲に位置する入出力回路（図示せず）の動作に起因して発生した第１の電源配線２０の電源ノイズが、第１の電源配線２０からビィア５０を介して第２の電源配線３１に伝播し、更に、第２の電源配線３１とウェル６０との間の配線間容量Ｃを介して半導体基板８０上のウェル６０に伝播し、内部回路を構成するアナログ素子に影響を与えるという欠点が生じる。
更に、ウェル６０が半導体基板８０上に直接に形成されているため、半導体基板８０からノイズがウェル６０に伝播し、アナログ素子に影響を与えるという懸念もある。
【発明の開示】
本発明の目的は、アナログ回路とデジタル回路との混載チップなどの半導体装置において、半導体チップの内部回路（アナログ回路等）の動作特性の電源ノイズに起因する劣化を軽減すると共に、デジタル回路（入出力回路）等からのノイズがアナログ回路等の内部回路に伝播するのを有効に抑制することにある。
以上の目的を達成するため、本発明では、アナログ回路とデジタル回路との混載チップなどの半導体装置において、電源配線や接地配線のインピーダンスを従来に比してより一層小さくし、これにより、電源ノイズがアナログ回路などの内部回路に伝搬することを有効に抑えると共に、電源ノイズの伝搬経路を長くして、電源ノイズを有効に低減することとする。
すなわち、本発明の半導体装置は、半導体チップと、前記半導体チップの内部に配置され、セル化された内部回路とを備えた半導体装置であって、半導体チップの内部に位置する第１の電源配線と、前記内部回路の内部に位置し、前記第１の電源配線と同電位の別電源配線から構成され、前記内部回路に電源電圧を供給する第２の電源配線と、前記第１の電源配線に接続され、前記内部回路に電源電圧を供給する第３の電源配線とを備え、前記第２の電源配線は、第１のパッド及び第１のワイヤーにより電源供給用のリード端子と接続され、前記第１及び第３の電源配線は、この両電源配線で共用される第２のパッド及び第２のワイヤーにより前記電源供給用のリード端子と接続され、前記第１及び第３の電源配線は、異なる配線層に配線された多層配線により構成されることを特徴とする。
本発明は、前記半導体装置において、前記第１及び第３の電源配線の多層配線は、前記第２の電源配線が配線された配線層よりも上位の配線層に形成されることを特徴とする。
本発明は、前記半導体装置において、前記内部回路は、半導体基板とその上方のウェルとの間に、この両者を分離する分離層を有することを特徴とする。
本発明は、前記半導体装置において、前記内部回路は、アナログ回路であり、前記第１の電源配線から電源供給を受ける回路は、デジタル回路であることを特徴とする。
本発明は、前記半導体装置において、前記第１の電源配線と前記第２のパッドとは、セル化されていることを特徴とする。
本発明は、前記半導体装置において、前記第２の電源配線と前記第１のパッドとは、セル化されていることを特徴とする。
本発明は、前記半導体装置において、前記第２の電源配線と前記半導体チップの半導体基板の上方に位置するウェルとの間の距離は、前記第２の電源配線と前記第３の電源配線との間の距離よりも短く設定されることを特徴とする。
本発明は、前記半導体装置において、前記第１、第２及び第３の電源配線は、第１、第２及び第３の接地配線であり、前記電源電圧供給用のリード端子は、接地電圧供給用のリード端子であることを特徴とする。
本発明は、前記半導体装置において、前記第１及び第３の接地配線の多層配線は、前記第２の接地配線が配線された配線層よりも上位の配線層に形成されることを特徴とする。
本発明は、前記半導体装置において、前記内部回路は、半導体基板とその上方のウェルとの間に、この両者を分離する分離層を有することを特徴とする。
本発明は、前記半導体装置において、前記内部回路は、アナログ回路であり、前記第１の接地配線から接地電圧の供給を受ける回路は、デジタル回路であることを特徴とする。
本発明は、前記半導体装置において、前記第１の接地配線と前記第２のパッドとは、セル化されていることを特徴とする。
本発明は、前記半導体装置において、前記第２の接地配線と前記第１のパッドとは、セル化されていることを特徴とする。
本発明は、前記半導体装置において、前記第２の接地配線と前記半導体チップの半導体基板の上方に位置するウェルとの間の距離は、前記第２の接地配線と前記第３の接地配線との間の距離よりも短く設定されることを特徴とする。
以上により、本発明では、第１及び第３の電源配線又は接地配線が多層構造で形成されていて、内部回路へのこれら電源配線又は接地配線の合成インピーダンスが低くなるので、従来の単層配線構造と比べて、内部回路への電源供給が安定して、アナログ回路などの内部回路の特性劣化が有効に抑制される。
また、第２の電源又は接地配線が、第１及び第３の電源又は接地配線とは別配線構造となっているので、半導体チップ内部に位置する例えばデジタル入出力回路や、ＡＤ変換回路にクロック信号を与えるクロック生成回路の動作に起因する電源ノイズが第１及び第３の電源又は接地配線に伝搬しても、その電源ノイズは、第２のパッド及び第２のワイヤを介して電源供給用のリード端子に伝播した後、第１のワイヤ及び第１のパッドを介して第２の電源配線に伝播するので、その間に電源ノイズは減衰し、アナログ回路などの内部回路に影響を与えることが有効に抑制される。
特に、本発明では、第１及び第３の電源又は接地配線が第２の電源又は接地配線よりも上層に形成されていて、第２の電源又は接地配線と内部回路との間に形成される容量が大きいので、電源ノイズの影響がより一層有効に抑制される。
更に、本発明では、内部回路において、半導体基板とウェルとが分離層で分離されているので、半導体基板からウェルへの電源ノイズの伝播も有効に抑制される。
加えて、本発明では、ウェルと第２の電源（又は接地）配線との間の容量が、第２の電源（又は接地）配線と第３の電源（又は接地）配線との間の容量よりも大きくなって、ウェルと第２の電源（又は接地）配線との間の結合インピーダンスが下がるので、第１の電源（又は接地）配線や第３の電源（又は接地）配線で生じたノイズがウェルに伝搬する量が低減される。
【図面の簡単な説明】  図１は本発明の実施の形態の半導体装置を示す全体構成図である。
図２は同半導体装置の要部を拡大した図である。
図３は同半導体装置の要部の断面図である。
図４は同半導体装置の要部をセル化した図２相当図である。
図５は本発明の他の実施の形態の要部を拡大した図である。
図６は同半導体装置の要部をセル化した図５相当図である。
図７は提案される半導体装置を示す全体構成図である。
図８は提案される半導体装置の要部を示す拡大図である。
図９は提案される半導体装置の要部の断面図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明の実施の形態を示す半導体装置の全体概略構成を示す。図２は、図１に示した半導体装置において点線で囲んだ部分の拡大図である。
図１及び図２において、１００は半導体装置であって、半導体チップ２００が含まれる。半導体装置１００の外周には、多数個の外部端子１１が配置され、そのうち外部端子１１ａは外部電源と接続するリード端子である。
前記半導体チップ２００の内部には、内部回路として、セル化されたアナログ回路３００が配置される。また、前記半導体チップ２００の内部には、図示しないが、半導体チップ２００の外周囲に配置された入出力回路としてのデジタル回路が存在する。半導体チップ２００の内部には、半導体チップ２００の外周囲において第１の電源配線２０が配置され、この電源配線２０を介してデジタル回路（入出力回路）に電源供給が行われる。また、アナログ回路（内部回路）３００の外周には、このアナログ回路３００への電源ノイズを抑制するために、第２の電源配線３１が配置され、その内周には、第３の電源配線３０が配置される。これ等の第２及び第３の電源配線３０、３１は、共に、アナログ回路３００への電源供給用である。
前記第２の電源配線３１は、第１のパッド２２及び第１のワイヤー２２ａを介して前記電源供給用のリード端子１１ａに接続される。また、前記第３の電源配線３０は、第１の電源配線２０に接続されて、第１の電源配線２０と同電位を持ち、この第１の電源配線２０と共に、共通の第２のパッド２１及び第２のワイヤー２１ａを介して前記電源供給用のリード端子１１ａに接続される。前記第２の電源配線３１は、電源供給用のリード端子１１ａに接続されるが、同リード端子１１ａに接続される第１及び第３の電源配線２０、３０とは別電源配線である。
図３は、前記半導体装置１００の要部の断面図を示す。同図において、半導体基板８０と、その上方で内部回路３００が形成されるウェル６０との間には、この両者を分離する分離層７０が配置される。ウェル６０の上方には第２の電源配線３１が配置される。前記第２の電源配線３１の上位の配線層には、アナログ回路３００の外周囲に位置する第３の電源配線３０が配置され、第３の電源配線３０の上位の配線層には、第１の電源配線２０が配置され、これらの同電位の第１の電源配線２０及び第３の電源配線３０は、ビィア５０で接続されていて、この第１及び第３の電源配線２０、３０が異なる配線層に配線された多層配線構造となっている。
図４に示すように、第１の電源配線２０と第２のパッド２１とは、レイアウト上許される最短距離で接続されて、セル４０ａを構成している。同様に、第２の電源配線３１と第１のパッド２２とも、レイアウト上許される最短距離で接続されていて、セル４０ｂを構成している。
本実施の形態の半導体装置では、第１の電源配線２０と第３の電源配線３０とが多層配線構造で形成されて、電源供給用のリード端子１１ａと半導体チップ２００内のアナログ回路３００との間には、これら電源配線２０、３０の並列回路が存在して、これ等の電源配線２０、３０の合成インピーダンスを下げることができるので、アナログ回路３００への電源供給が安定して、アナログ回路３００の特性劣化が有効に抑制される。
しかも、入出力回路（デジタル回路）から発生した電源ノイズが第１の電源配線２０に伝播しても、この電源ノイズは、第２のパッド２１及び第２のワイヤー２１ａを介して電源供給用のリード端子１１ａへと一旦外部へ逃がし、その後、この電源供給用のリード端子１１ａから第１のパッド２２及び第２のワイヤー２２ａを介して第２の電源配線３１に伝搬されるので、電源ノイズはこの間に大きく減衰して、電源ノイズがアナログ回路３００に影響を及ぼすことが効果的に抑制される。
更に、半導体チップ２００の外周囲に位置する入出力回路（図示せず）へ電源供給する第１の電源配線２０と、アナログ回路３００へ電源供給する第３の電源配線３０とが、第２の電源配線３１よりも上位の配線層に配置される。加えて、ウェル６０と第２の電源配線３１との間隔ｄ１は、第２の電源配線３１と第３の電源配線３０との間隔ｄ２よりも小さく設定される。更に、ウェル６０と第２の電源配線３１との間に位置する絶縁膜９０の比透磁率と、第２の電源配線３１と第３の電源配線３０との間に位置する絶縁膜９０の比透磁率とを同一値とすると共に、第２の電源配線３１と第３の電源配線３０との相互間で配線幅を等しくし、且つこれ等電源配線３１、３０同士の配線経路をも同一として、それ等の配線面積同士は等しく設定される。このようなレイアウトでは、ウェル６０と第２の電源配線３１との間の容量Ｃ１は、第２の電源配線３１と第３の電源配線３０との間の容量Ｃ２よりも大きくなる（Ｃ１＞Ｃ２）。その結果、ウェル６０と第２の電源配線３１との間の結合インピーダンスが下がるので、第１の電源配線２０や第３の電源配線３０で生じたノイズがウェル６０に伝搬する量を低減することができ、電源ノイズの影響をより一層低減できる。
加えて、図３に示したように、半導体基板８０と、アナログ回路（内部回路）３００が形成されるウェル６０との間には、分離層７０が形成されているので、半導体基板８０からウェル６０へのノイズも有効に抑制される。
図５及び図６は、本発明の他の実施の形態の半導体装置を説明した図であり、既述した実施の形態と異なる点は、第１の電源配線２０を第１の接地配線２０’に、第２の電源配線３１を第２の接地配線３１’に、第３の電源配線３０を第３の接地配線３０’に置き換えた構成であり、その他の構成は既述した実施の形態と同様である。従って、本実施の形態においても、既述した実施の形態と同様の作用及び効果が得られる。
尚、以上の説明では、半導体チップ２００の外周囲に入出力回路（デジタル回路）を配置したが、内部回路（アナログ回路）３００の外周囲に入出力回路（デジタル回路）を配置して、アナログ回路３００のデータをこの入出力回路（デジタル回路）を介して半導体チップ２００の外部に入出力するように構成しても良いのは、勿論である。この場合には、この入出力回路に電源供給する第１の電源配線２０も内部回路（アナログ回路）３００の内部に配置される。
【産業上の利用可能性】  以上説明したように、本発明によれば、半導体チップの内部回路への電源配線のインピーダンスを下げたので、内部回路の電圧降下による特性劣化を抑制できると共に、内部回路への電源ノイズの伝搬を抑制して、電源ノイズの影響を効果的に抑制するこができる半導体装置として、有用である。
【図１】
2004068577.tif 000003
【図２】
2004068577.tif 000004
【図３】
2004068577.tif 000005
【図４】
2004068577.tif 000006
【図５】
2004068577.tif 000007
【図６】
2004068577.tif 000008
【図７】
2004068577.tif 000009
【図８】
2004068577.tif 000010
【図９】
2004068577.tif 000011
【手続補正書】
【提出日】平成17年3月16日(2005.3.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの内部に配置され、セル化された内部回路とを備えた半導体装置であって、
半導体チップの内部に位置する第１の電源配線と、
前記内部回路の内部に位置し、前記第１の電源配線と同電位の別電源配線から構成され、前記内部回路に電源電圧を供給する第２の電源配線と、
前記第１の電源配線に接続され、前記内部回路に電源電圧を供給する第３の電源配線とを備え、
前記第２の電源配線は、第１のパッド及び第１のワイヤーにより電源供給用のリード端子と接続され、
前記第１及び第３の電源配線は、この両電源配線で共用される第２のパッド及び第２のワイヤーにより前記電源供給用のリード端子と接続され、
前記第１及び第３の電源配線は、異なる配線層に配線された多層配線により構成される
ことを特徴とする半導体装置。
【請求項２】
前記請求項１記載の半導体装置において、
前記第１及び第３の電源配線の多層配線は、
前記第２の電源配線が配線された配線層よりも上位の配線層に形成される
ことを特徴とする半導体装置。
【請求項３】
前記請求項１記載の半導体装置において、
前記内部回路は、半導体基板とその上方のウェルとの間に、この両者を分離する分離層を有する
ことを特徴とする半導体装置。
【請求項４】
前記請求項１記載の半導体装置において、
前記内部回路は、アナログ回路であり、
前記第１の電源配線から電源供給を受ける回路は、デジタル回路である
ことを特徴とする半導体装置。
【請求項５】
前記請求項１記載の半導体装置において、
前記第１の電源配線と前記第２のパッドとは、セル化されている
ことを特徴とする半導体装置。
【請求項６】
前記請求項１記載の半導体装置において、
前記第２の電源配線と前記第１のパッドとは、セル化されている
ことを特徴とする半導体装置。
【請求項７】
前記請求項１記載の半導体装置において、
前記第２の電源配線と前記半導体チップの半導体基板の上方に位置するウェルとの間の距離は、前記第２の電源配線と前記第３の電源配線との間の距離よりも短く設定される
ことを特徴とする半導体装置。
【請求項８】
前記請求項１記載の半導体装置において、
前記第１、第２及び第３の電源配線は、第１、第２及び第３の接地配線であり、
前記電源電圧供給用のリード端子は、接地電圧供給用のリード端子である
ことを特徴とする半導体装置。
【請求項９】
前記請求項８記載の半導体装置において、
前記第１及び第３の接地配線の多層配線は、
前記第２の接地配線が配線された配線層よりも上位の配線層に形成される
ことを特徴とする半導体装置。
【請求項１０】
前記請求項８記載の半導体装置において、
前記内部回路は、半導体基板とその上方のウェルとの間に、この両者を分離する分離層を有する
ことを特徴とする半導体装置。
【請求項１１】
前記請求項８記載の半導体装置において、
前記内部回路は、アナログ回路であり、
前記第１の接地配線から接地電圧の供給を受ける回路は、デジタル回路である
ことを特徴とする半導体装置。
【請求項１２】
前記請求項８記載の半導体装置において、
前記第１の接地配線と前記第２のパッドとは、セル化されている
ことを特徴とする半導体装置。
【請求項１３】
前記請求項８記載の半導体装置において、
前記第２の接地配線と前記第１のパッドとは、セル化されている
ことを特徴とする半導体装置。
【請求項１４】
前記請求項８記載の半導体装置において、
前記第２の接地配線と前記半導体チップの半導体基板の上方に位置するウェルとの間の距離は、前記第２の接地配線と前記第３の接地配線との間の距離よりも短く設定される
ことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、アナログ回路とデジタル回路とが混載された半導体装置のレイアウトパターンに関するものである。
【背景技術】
【０００２】
近年、アナログ回路とデジタル回路とを混載した半導体装置において、デジタル回路の動作速度の高速化が進んでおり、特に、デジタル回路からアナログ回路に与える影響に対する対策が必要である。
【０００３】
従来、このような半導体装置として、特許文献１に記載されるものがある。このものは、電源用リード端子にワイヤーを介して接続された入出力回路用の第１の電源配線を有すると共に、半導体チップの内部回路に電源供給する第２の電源配線とを有し、この第２の電源配線を電源パッド及びワイヤーを介して前記電源用リード端子に接続することにより、第２の電源配線を第１の電源配線とは独立させて、半導体チップの周辺部に配置された入出力回路の動作に起因する電源ノイズが半導体チップ内の内部回路に影響を及ぼすことを軽減している。
【特許文献１】特開平７−１５３９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の半導体装置の構成では、第１及び第２の電源配線が単層配線であるため、電圧降下が生じ、アナログ回路などの半導体チップの内部回路の特性劣化が発生し易い欠点がある。
【０００５】
また、半導体装置として、図７に示されるものが提案できる。この半導体装置を説明すると、図７において、１００は半導体装置、２００は半導体装置１００に含まれる半導体チップ、３００は半導体チップ２００内に備えられるアナログ回路などの内部回路、１１は半導体装置１００のリード端子、２０は前記半導体チップ２００の外周囲に位置するデジタル回路である入出力回路（図示せず）に電源供給する第１の電源配線、３１、３０は第１の電源配線２０に接続された第２及び第３の電源配線であって、内部回路の外周囲に配線される。半導体装置１００において破線で囲む部分を図８に拡大して示すように、第１、第２及び第３の電源配線２０、３０、３１は、共通接続され、第１の電源配線２０は、パッド２１及びワイヤー２１ａを介して電源供給用のリード端子１１に接続される。
【０００６】
また、図９に示すように、第１の電源配線２０は２層構造であり、その下層に第２の電源配線３１が配置されている。上下層の第１の電源配線２０同士はビィア５１で電気的に接続され、下層の第１の電源配線２０と第２の電源配線３１とはビィア５０により電気的に接続されている。図９において、８０は半導体基板、６０は半導体チップ２００の内部回路が構成されるウェルである。
【０００７】
しかしながら、図７〜図９に示した半導体装置では、半導体チップ２００の外周囲に位置する入出力回路（図示せず）の動作に起因して発生した第１の電源配線２０の電源ノイズが、第１の電源配線２０からビィア５０を介して第２の電源配線３１に伝播し、更に、第２の電源配線３１とウェル６０との間の配線間容量Ｃを介して半導体基板８０上のウェル６０に伝播し、内部回路を構成するアナログ素子に影響を与えるという欠点が生じる。
【０００８】
更に、ウェル６０が半導体基板８０上に直接に形成されているため、半導体基板８０からノイズがウェル６０に伝播し、アナログ素子に影響を与えるという懸念もある。
【０００９】
本発明の目的は、アナログ回路とデジタル回路との混載チップなどの半導体装置において、半導体チップの内部回路（アナログ回路等）の動作特性の電源ノイズに起因する劣化を軽減すると共に、デジタル回路（入出力回路）等からのノイズがアナログ回路等の内部回路に伝播するのを有効に抑制することにある。
【課題を解決するための手段】
【００１０】
以上の目的を達成するため、本発明では、アナログ回路とデジタル回路との混載チップなどの半導体装置において、電源配線や接地配線のインピーダンスを従来に比してより一層小さくし、これにより、電源ノイズがアナログ回路などの内部回路に伝搬することを有効に抑えると共に、電源ノイズの伝搬経路を長くして、電源ノイズを有効に低減することとする。
【００１１】
すなわち、請求項１記載の発明の半導体装置は、半導体チップと、前記半導体チップの内部に配置され、セル化された内部回路とを備えた半導体装置であって、半導体チップの内部に位置する第１の電源配線と、前記内部回路の内部に位置し、前記第１の電源配線と同電位の別電源配線から構成され、前記内部回路に電源電圧を供給する第２の電源配線と、前記第１の電源配線に接続され、前記内部回路に電源電圧を供給する第３の電源配線とを備え、前記第２の電源配線は、第１のパッド及び第１のワイヤーにより電源供給用のリード端子と接続され、前記第１及び第３の電源配線は、この両電源配線で共用される第２のパッド及び第２のワイヤーにより前記電源供給用のリード端子と接続され、前記第１及び第３の電源配線は、異なる配線層に配線された多層配線により構成されることを特徴とする。
【００１２】
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記第１及び第３の電源配線の多層配線は、前記第２の電源配線が配線された配線層よりも上位の配線層に形成されることを特徴とする。
【００１３】
請求項３記載の発明は、前記請求項１記載の半導体装置において、前記内部回路は、半導体基板とその上方のウェルとの間に、この両者を分離する分離層を有することを特徴とする。
【００１４】
請求項４記載の発明は、前記請求項１記載の半導体装置において、前記内部回路は、アナログ回路であり、前記第１の電源配線から電源供給を受ける回路は、デジタル回路であることを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項１記載の半導体装置において、前記第１の電源配線と前記第２のパッドとは、セル化されていることを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項１記載の半導体装置において、前記第２の電源配線と前記第１のパッドとは、セル化されていることを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項１記載の半導体装置において、前記第２の電源配線と前記半導体チップの半導体基板の上方に位置するウェルとの間の距離は、前記第２の電源配線と前記第３の電源配線との間の距離よりも短く設定されることを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項１記載の半導体装置において、前記第１、第２及び第３の電源配線は、第１、第２及び第３の接地配線であり、前記電源電圧供給用のリード端子は、接地電圧供給用のリード端子であることを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項８記載の半導体装置において、前記第１及び第３の接地配線の多層配線は、前記第２の接地配線が配線された配線層よりも上位の配線層に形成されることを特徴とする。
【００２０】
請求項１０記載の発明は、前記請求項８記載の半導体装置において、前記内部回路は、半導体基板とその上方のウェルとの間に、この両者を分離する分離層を有することを特徴とする。
【００２１】
請求項１１記載の発明は、前記請求項８記載の半導体装置において、前記内部回路は、アナログ回路であり、前記第１の接地配線から接地電圧の供給を受ける回路は、デジタル回路であることを特徴とする。
【００２２】
請求項１２記載の発明は、前記請求項８記載の半導体装置において、前記第１の接地配線と前記第２のパッドとは、セル化されていることを特徴とする。
【００２３】
請求項１３記載の発明は、前記請求項８記載の半導体装置において、前記第２の接地配線と前記第１のパッドとは、セル化されていることを特徴とする。
【００２４】
請求項１４記載の発明は、前記請求項８記載の半導体装置において、前記第２の接地配線と前記半導体チップの半導体基板の上方に位置するウェルとの間の距離は、前記第２の接地配線と前記第３の接地配線との間の距離よりも短く設定されることを特徴とする。
【００２５】
以上により、請求項１〜１４記載の発明では、第１及び第３の電源配線又は接地配線が多層構造で形成されていて、内部回路へのこれら電源配線又は接地配線の合成インピーダンスが低くなるので、従来の単層配線構造と比べて、内部回路への電源供給が安定して、アナログ回路などの内部回路の特性劣化が有効に抑制される。
【００２６】
また、第２の電源又は接地配線が、第１及び第３の電源又は接地配線とは別配線構造となっているので、半導体チップ内部に位置する例えばデジタル入出力回路や、ＡＤ変換回路にクロック信号を与えるクロック生成回路の動作に起因する電源ノイズが第１及び第３の電源又は接地配線に伝搬しても、その電源ノイズは、第２のパッド及び第２のワイヤを介して電源供給用のリード端子に伝播した後、第１のワイヤ及び第１のパッドを介して第２の電源配線に伝播するので、その間に電源ノイズは減衰し、アナログ回路などの内部回路に影響を与えることが有効に抑制される。
【００２７】
特に、請求項２及び９記載の発明では、第１及び第３の電源又は接地配線が第２の電源又は接地配線よりも上層に形成されていて、第２の電源又は接地配線と内部回路との間に形成される容量が大きいので、電源ノイズの影響がより一層有効に抑制される。
【００２８】
更に、請求項３及び１０記載の発明では、内部回路において、半導体基板とウェルとが分離層で分離されているので、半導体基板からウェルへの電源ノイズの伝播も有効に抑制される。
【００２９】
加えて、請求項７及び１４記載の発明では、ウェルと第２の電源（又は接地）配線との間の容量が、第２の電源（又は接地）配線と第３の電源（又は接地）配線との間の容量よりも大きくなって、ウェルと第２の電源（又は接地）配線との間の結合インピーダンスが下がるので、第１の電源（又は接地）配線や第３の電源（又は接地）配線で生じたノイズがウェルに伝搬する量が低減される。
【発明の効果】
【００３０】
以上説明したように、請求項１〜１４記載の発明によれば、半導体チップの内部回路への電源配線又は接地配線の合成インピーダンスを下げたので、内部回路への電源供給を安定させて、アナログ回路などの内部回路の特性劣化を有効に抑制できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３２】
図１は、本発明の実施の形態を示す半導体装置の全体概略構成を示す。図２は、図１に示した半導体装置において点線で囲んだ部分の拡大図である。
【００３３】
図１及び図２において、１００は半導体装置であって、半導体チップ２００が含まれる。半導体装置１００の外周には、多数個の外部端子１１が配置され、そのうち外部端子１１ａは外部電源と接続するリード端子である。
【００３４】
前記半導体チップ２００の内部には、内部回路として、セル化されたアナログ回路３００が配置される。また、前記半導体チップ２００の内部には、図示しないが、半導体チップ２００の外周囲に配置された入出力回路としてのデジタル回路が存在する。半導体チップ２００の内部には、半導体チップ２００の外周囲において第１の電源配線２０が配置され、この電源配線２０を介してデジタル回路（入出力回路）に電源供給が行われる。また、アナログ回路（内部回路）３００の外周には、このアナログ回路３００への電源ノイズを抑制するために、第２の電源配線３１が配置され、その内周には、第３の電源配線３０が配置される。これ等の第２及び第３の電源配線３０、３１は、共に、アナログ回路３００への電源供給用である。
【００３５】
前記第２の電源配線３１は、第１のパッド２２及び第１のワイヤー２２ａを介して前記電源供給用のリード端子１１ａに接続される。また、前記第３の電源配線３０は、第１の電源配線２０に接続されて、第１の電源配線２０と同電位を持ち、この第１の電源配線２０と共に、共通の第２のパッド２１及び第２のワイヤー２１ａを介して前記電源供給用のリード端子１１ａに接続される。前記第２の電源配線３１は、電源供給用のリード端子１１ａに接続されるが、同リード端子１１ａに接続される第１及び第３の電源配線２０、３０とは別電源配線である。
【００３６】
図３は、前記半導体装置１００の要部の断面図を示す。同図において、半導体基板８０と、その上方で内部回路３００が形成されるウェル６０との間には、この両者を分離する分離層７０が配置される。ウェル６０の上方には第２の電源配線３１が配置される。前記第２の電源配線３１の上位の配線層には、アナログ回路３００の外周囲に位置する第３の電源配線３０が配置され、第３の電源配線３０の上位の配線層には、第１の電源配線２０が配置され、これらの同電位の第１の電源配線２０及び第３の電源配線３０は、ビィア５０で接続されていて、この第１及び第３の電源配線２０、３０が異なる配線層に配線された多層配線構造となっている。
【００３７】
図４に示すように、第１の電源配線２０と第２のパッド２１とは、レイアウト上許される最短距離で接続されて、セル４０ａを構成している。同様に、第２の電源配線３１と第１のパッド２２とも、レイアウト上許される最短距離で接続されていて、セル４０ｂを構成している。
【００３８】
本実施の形態の半導体装置では、第１の電源配線２０と第３の電源配線３０とが多層配線構造で形成されて、電源供給用のリード端子１１ａと半導体チップ２００内のアナログ回路３００との間には、これら電源配線２０、３０の並列回路が存在して、これ等の電源配線２０、３０の合成インピーダンスを下げることができるので、アナログ回路３００への電源供給が安定して、アナログ回路３００の特性劣化が有効に抑制される。
【００３９】
しかも、入出力回路（デジタル回路）から発生した電源ノイズが第１の電源配線２０に伝播しても、この電源ノイズは、第２のパッド２１及び第２のワイヤー２１ａを介して電源供給用のリード端子１１ａへと一旦外部へ逃がし、その後、この電源供給用のリード端子１１ａから第１のパッド２２及び第２のワイヤー２２ａを介して第２の電源配線３１に伝搬されるので、電源ノイズはこの間に大きく減衰して、電源ノイズがアナログ回路３００に影響を及ぼすことが効果的に抑制される。
【００４０】
更に、半導体チップ２００の外周囲に位置する入出力回路（図示せず）へ電源供給する第１の電源配線２０と、アナログ回路３００へ電源供給する第３の電源配線３０とが、第２の電源配線３１よりも上位の配線層に配置される。加えて、ウェル６０と第２の電源配線３１との間隔ｄ１は、第２の電源配線３１と第３の電源配線３０との間隔ｄ２よりも小さく設定される。更に、ウェル６０と第２の電源配線３１との間に位置する絶縁膜９０の比透磁率と、第２の電源配線３１と第３の電源配線３０との間に位置する絶縁膜９０の比透磁率とを同一値とすると共に、第２の電源配線３１と第３の電源配線３０との相互間で配線幅を等しくし、且つこれ等電源配線３１、３０同士の配線経路をも同一として、それ等の配線面積同士は等しく設定される。このようなレイアウトでは、ウェル６０と第２の電源配線３１との間の容量Ｃ１は、第２の電源配線３１と第３の電源配線３０との間の容量Ｃ２よりも大きくなる（Ｃ１＞Ｃ２）。その結果、ウェル６０と第２の電源配線３１との間の結合インピーダンスが下がるので、第１の電源配線２０や第３の電源配線３０で生じたノイズがウェル６０に伝搬する量を低減することができ、電源ノイズの影響をより一層低減できる。
【００４１】
加えて、図３に示したように、半導体基板８０と、アナログ回路（内部回路）３００が形成されるウェル６０との間には、分離層７０が形成されているので、半導体基板８０からウェル６０へのノイズも有効に抑制される。
【００４２】
図５及び図６は、本発明の他の実施の形態の半導体装置を説明した図であり、既述した実施の形態と異なる点は、第１の電源配線２０を第１の接地配線２０’に、第２の電源配線３１を第２の接地配線３１’に、第３の電源配線３０を第３の接地配線３０’に置き換えた構成であり、その他の構成は既述した実施の形態と同様である。従って、本実施の形態においても、既述した実施の形態と同様の作用及び効果が得られる。
【００４３】
尚、以上の説明では、半導体チップ２００の外周囲に入出力回路（デジタル回路）を配置したが、内部回路（アナログ回路）３００の外周囲に入出力回路（デジタル回路）を配置して、アナログ回路３００のデータをこの入出力回路（デジタル回路）を介して半導体チップ２００の外部に入出力するように構成しても良いのは、勿論である。この場合には、この入出力回路に電源供給する第１の電源配線２０も内部回路（アナログ回路）３００の内部に配置される。
【産業上の利用可能性】
【００４４】
以上説明したように、本発明によれば、半導体チップの内部回路への電源配線のインピーダンスを下げたので、内部回路の電圧降下による特性劣化を抑制できると共に、内部回路への電源ノイズの伝搬を抑制して、電源ノイズの影響を効果的に抑制するこができる半導体装置として、有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態の半導体装置を示す全体構成図である。
【図２】同半導体装置の要部を拡大した図である。
【図３】同半導体装置の要部の断面図である。
【図４】同半導体装置の要部をセル化した図２相当図である。
【図５】本発明の他の実施の形態の要部を拡大した図である。
【図６】同半導体装置の要部をセル化した図５相当図である。
【図７】提案される半導体装置を示す全体構成図である。
【図８】提案される半導体装置の要部を示す拡大図である。
【図９】提案される半導体装置の要部の断面図である。
【符号の説明】
【００４６】
１１            外部端子
１１ａ          電源供給用のリード端子
２１            第２のパッド
２２            第１のパッド
２１ａ          第２のワイヤ
２１ｂ          第１のワイヤ
２０            第１の電源配線
２０’          第１の接地配線
３０            第３の電源配線
３０’          第３の接地配線
３１            第２の電源配線
３１’          第２の接地配線
４０ａ、４０ｂ  セル
５０            ビィア
６０            ウェル
７０            分離層
８０            半導体基板
１００          半導体装置
２００          半導体チップ
３００          アナログ回路（内部回路）
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004068577.tif 000012
【図２】
2004068577.tif 000013
【図３】
2004068577.tif 000014
【図４】
2004068577.tif 000015
【図５】
2004068577.tif 000016
【図６】
2004068577.tif 000017
【図７】
2004068577.tif 000018
【図８】
2004068577.tif 000019
【図９】
2004068577.tif 000020
【国際調査報告】
2004068577.tif 000021
2004068577.tif 000022
2004068577.tif 000023
2004068577.tif 000024