(57)【特許請求の範囲】
【請求項１】
基板と、
この基板上に形成され、上面がゲート絶縁膜に覆われ、かつ、側面が陽極酸化されることにより絶縁されたゲート電極及びゲート配線と、
前記ゲート電極、及び、該ゲート電極の側面に前記陽極酸化により形成された陽極酸化部上の前記ゲート絶縁膜上のみに形成された第一の酸化物層と、
前記第一の酸化物層上に、チャンネル部によって隔てられて形成された第二の酸化物層と
を具備し、
前記第一の酸化物層が、ｎ型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層であり、
前記第二の酸化物層が、少なくとも画素電極を兼ねることを特徴とするＴＦＴ基板。
【請求項２】
前記ＴＦＴ基板の上方が保護用絶縁膜によって覆われ、かつ、前記保護用絶縁膜が、各画素電極，ソース・ドレイン配線パッド及びゲート配線パッドに対応する位置に開口部を有することを特徴とする請求項１に記載のＴＦＴ基板。
【請求項３】
前記第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上であることを特徴とする請求項１又は２に記載のＴＦＴ基板。
【請求項４】
ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成したことを特徴とする請求項１〜３のいずれか一項に記載のＴＦＴ基板。
【請求項５】
前記補助導電層が、上部に、該補助導電層を保護する補助導電層用金属酸化物層を有することを特徴とする請求項４に記載のＴＦＴ基板。
【請求項６】
基板上に、ゲート電極及びゲート配線となるゲート電極・配線用薄膜，ゲート絶縁膜，第一の酸化物層、並びに、第一のレジストを順次積層する工程と、
第一のハーフトーンマスクを用いて、ハーフトーン露光により前記第一のレジストを所定の形状に形成する工程と、
前記ゲート電極・配線用薄膜，ゲート絶縁膜及び第一の酸化物層をエッチングして、前記ゲート電極及びゲート配線を形成する工程と、
前記第一のレジストのうち前記ハーフトーン露光により薄く形成された前記ゲート配線上のレジストをアッシングし、前記第一のレジストを所定の形状に再形成する工程と、
前記ゲート配線の上方の前記第一の酸化物層をエッチングする工程と、
前記ゲート電極及びゲート配線を陽極酸化により酸化させる工程と、
第二の酸化物層，補助導電層及び第二のレジストを順次積層する工程と、
第二のハーフトーンマスクを用いて、ハーフトーン露光により前記第二のレジストを所定の形状に形成する工程と、
前記補助導電層及び第二の酸化物層をエッチングして、ソース電極，ドレイン電極，ソース配線，ドレイン配線及び画素電極、並びに、チャンネル部を形成する工程と、
前記第二のレジストのうち前記ハーフトーン露光により薄く形成された前記画素電極上のレジストをアッシングし、前記第二のレジストを所定の形状に再形成する工程と、
前記画素電極上の補助導電層を選択エッチングして、前記画素電極を露出させる工程と、
保護用絶縁膜及び第三のレジストを順次積層する工程と、
第三のマスクを用いて、前記保護用絶縁膜をエッチングして、ソース・ドレイン配線パッド，ゲート配線パッド及び前記画素電極を露出させる工程と
を有することを特徴とするＴＦＴ基板の製造方法。
【請求項７】
基板上に、ゲート電極及びゲート配線となるゲート電極・配線用薄膜，ゲート絶縁膜，第一の酸化物層，第二の酸化物層、並びに、第一のレジストを順次積層する工程と、
第一のハーフトーンマスクを用いて、ハーフトーン露光により前記第一のレジストを所定の形状に形成する工程と、
前記ゲート電極・配線用薄膜，ゲート絶縁膜，第一の酸化物層及び第二の酸化物層をエッチングして、前記ゲート電極及びゲート配線を形成する工程と、
前記第一のレジストのうち前記ハーフトーン露光により薄く形成された前記ゲート配線上のレジストをアッシングし、前記第一のレジストを所定の形状に再形成する工程と、
前記ゲート配線の上方の前記第二の酸化物層及び第一の酸化物層をエッチングする工程と、
前記ゲート電極及びゲート配線を陽極酸化により酸化させる工程と、
第三の酸化物層，補助導電層及び第二のレジストを順次積層する工程と、
第二のハーフトーンマスクを用いて、ハーフトーン露光により前記第二のレジストを所定の形状に形成する工程と、
前記補助導電層，第三の酸化物層及び第二の酸化物層をエッチングして、ソース電極，ドレイン電極，ソース配線，ドレイン配線及び画素電極、並びに、チャンネル部を形成する工程と、
前記第二のレジストのうち前記ハーフトーン露光により薄く形成された前記画素電極上のレジストをアッシングし、前記第二のレジストを所定の形状に再形成する工程と、
前記画素電極上の補助導電層を選択エッチングして、前記画素電極を露出させる工程と、
保護用絶縁膜及び第三のレジストを順次積層する工程と、
第三のマスクを用いて、前記保護用絶縁膜をエッチングして、ソース・ドレイン配線パッド，ゲート配線パッド及び前記画素電極を露出させる工程と
を有することを特徴とするＴＦＴ基板の製造方法。
【請求項８】
前記補助導電層の上部に、該補助導電層を保護する補助導電層用金属酸化物層を形成することを特徴とする請求項６又は７に記載のＴＦＴ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ基板及びＴＦＴ基板の製造方法に関し、特に、ＴＦＴ（薄膜トランジスタ）の活性層として酸化物半導体（ｎ型酸化物半導体層）を備え、第二の酸化物層（酸化物導電体層）が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねることにより、製造工程を削減して製造原価のコストダウンを図ることができるＴＦＴ基板及びＴＦＴ基板の製造方法に関する。
【背景技術】
【０００２】
ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置は、表示性能、省エネルギー等の理由から広く利用されている。特に、携帯電話やＰＤＡ（個人向け携帯情報端末）、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流を占めるに至っている。これらの表示装置には、一般に、ＴＦＴ基板が用いられている。
【０００３】
例えば、液晶表示装置は、ＴＦＴ基板と対向基板との間に液晶などの表示材料を充填し、この表示材料に対して画素ごとに選択的に電圧を印加するように構成されている。ここで、ＴＦＴ基板とは、半導体薄膜（半導体膜とも呼ばれる）などからなるＴＦＴ（薄膜トランジスタ）が配置されている基板をいう。一般に、ＴＦＴ基板は、アレイ状にＴＦＴが配置されているので、「ＴＦＴアレイ基板」とも呼ばれる。
【０００４】
なお、液晶表示装置などに用いられるＴＦＴ基板は、ＴＦＴと液晶表示装置の画面の１画素との組（これを１ユニットと呼ぶ）が、ガラス基板上に縦横に配設されている。ＴＦＴ基板は、ガラス基板上に、ゲート配線が例えば縦方向に等間隔で配置されており、ソース配線又はドレイン配線が横方向に等間隔で配置されている。また、ゲート電極，ソース電極及びドレイン電極が、各画素を構成する上記ユニット中にそれぞれ設けられている。
【０００５】
＜ＴＦＴ基板の従来の製造方法＞
さて、このＴＦＴ基板の製造法としては、通常、５枚のマスクを使用する５マスクプロセスや、ハーフトーン露光を利用してマスクを４枚に減らした４枚マスクプロセス等が知られている。
ところで、このようなＴＦＴ基板の製造法は、５枚ないし４枚のマスクを使用することから、その製造プロセスは工程数が多くなりがちである。たとえば、４枚マスクプロセスの場合でも３５ステップ（工程）、５枚マスクプロセスの場合では、４０ステップ（工程）を超える工程が必要であることが知られている。このように工程数が多くなると、製造歩留りが低下する恐れがある。また、工程数が多いと、工程が複雑となりがちであり、製造コストが増大する恐れもある。
【０００６】
（５枚のマスクを用いた製造方法）
図１９は、従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を、（ｂ）はエッチストッパーが成形された断面図を、（ｃ）はソース電極及びドレイン電極が形成された断面図を、（ｄ）は層間絶縁膜が形成された断面図を、（ｅ）は透明電極が形成された断面図を示している。
同図（ａ）において、ガラス基板２１０上に、第一のマスク（図示せず）を用いて、ゲート電極２１２が形成されている。すなわち、まず、ガラス基板２１０上に、スパッタリングによって金属（たとえば、Ａｌなどの）を堆積させ、その後、第一のマスクを用いてホトリソグラフィー法によりレジストを形成し、所望形状にエッチングすることによってゲート電極２１２を形成し、レジストをアッシングする。
【０００７】
次に、同図（ｂ）に示すように、ガラス基板２１０及びゲート電極２１２上に、ＳｉＮ膜（窒化シリコン膜）となるゲート絶縁膜２１３，及び，α−Ｓｉ：Ｈ（ｉ）膜２１４を順に積層する。続いて、チャンネル保護層であるＳｉＮ膜（窒化シリコン膜）を堆積させ、さらに、第二のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、ＣＨＦガスを用いてＳｉＮ膜を所望の形状にドライエッチングし、エッチストッパー２１５を形成し、レジストをアッシングする。
【０００８】
次に、同図（ｃ）に示すように、α−Ｓｉ：Ｈ（ｉ）膜２１４及びエッチストッパー２１５上に、α−Ｓｉ：Ｈ（ｎ）膜２１６を堆積させ、さらに、その上にＣｒ／Ａｌ二層膜を真空蒸着、あるいは、スパッタリング法を用いて堆積させる。続いて、第三のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、Ｃｒ／Ａｌ二層膜をエッチングし、所望の形状のソース電極２１７ａ及びドレイン電極２１７ｂを形成する。このエッチングは、Ａｌに対しては、Ｈ３ＰＯ４−ＣＨ３ＣＯＯＨ−ＨＮＯ３を用いたホトエッチングによって行われ、また、Ｃｒに対しては、硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングによって行われる。さらに、α−Ｓｉ：Ｈ膜（２１６及び２１４）に対して、ＣＨＦガスを用いたドライエッチングとヒドラジン水溶液（ＮＨ２ＮＨ２・Ｈ２０）を用いたウェットエッチングを併用してエッチングし、所望の形状のα−Ｓｉ：Ｈ（ｎ）膜２１６及びα−Ｓｉ：Ｈ（ｉ）膜２１４を成形し、レジストをアッシングする。
【０００９】
次に、同図（ｄ）に示すように、透明電極２１９を形成する前に、ゲート絶縁膜２１３，エッチストッパー２１５，ソース電極２１７ａ及びドレイン電極２１７ｂ上に、層間絶縁膜２１８を堆積させる。続いて、第四のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、層間絶縁膜２１８をエッチングし、ソース電極２１７ａと次に述べる透明電極２１９とを電気的に接続するためのスルーホール２１８ａを形成し、レジストをアッシングする。
【００１０】
次に、同図（ｅ）に示すように、ソース電極２１７ａ及びドレイン電極２１７ｂのパターンが形成された領域の層間絶縁膜２１８上に、酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜をスパッタリング法で堆積させる。続いて、第五のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、非晶質透明導電膜を蓚酸４重量％の水溶液をエッチャントとして用いてホトエッチングを行い、ソース電極２１７ａと電気的に接続するような形状にパターニングし、レジストをアッシングする。これによって、透明電極２１９が形成される。
このように、本従来例によるＴＦＴ基板の製造方法によれば、５枚のマスクが必要である。
【００１１】
（３枚のマスクを用いた製造方法）
上記従来の技術を改良する技術として、マスクの数を（例えば、５枚から３枚に）減らし、より製造工程を削減した方法でＴＦＴ基板を製造する技術が種々提案されている。たとえば、下記特許文献１〜７には、３枚のマスクを用いたＴＦＴ基板の製造方法が記載されている。
【特許文献１】特開２００４−３１７６８５号公報
【特許文献２】特開２００４−３１９６５５号公報
【特許文献３】特開２００５−０１７６６９号公報
【特許文献４】特開２００５−０１９６６４号公報
【特許文献５】特開２００５−０４９６６７号公報
【特許文献６】特開２００５−１０６８８１号公報
【特許文献７】特開２００５−１０８９１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献１〜７に記載された３枚のマスクを用いたＴＦＴ基板の製造方法は、非常に煩雑な製造プロセスであり、実用に供することが困難な技術であるといった問題があった。
また、実際の製造ラインにおいては、品質すなわち歩留まりの向上が極めて重要であり、品質を向上させるとともに、生産性をも向上させることの可能な実用的な技術が要望されていた。
【００１３】
本発明は、係る課題に鑑みなされたものであり、動作安定性などの品質を向上させるとともに、製造工程の工程数を削減することによって、製造コストを大幅に低減できることが可能なＴＦＴ基板及びＴＦＴ基板の製造方法の提案を目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明のＴＦＴ基板は、基板と、この基板上に形成され、上面がゲート絶縁膜に覆われ、かつ、側面が陽極酸化されることにより絶縁されたゲート電極及びゲート配線と、前記ゲート電極上の前記ゲート絶縁膜上に形成された第一の酸化物層と、前記第一の酸化物層上に、チャンネル部によって隔てられて形成された第二の酸化物層とを具備する構成としてある。
このようにすると、通常、基板上に少なくともゲート電極・配線用薄膜，ゲート絶縁膜及び第一の酸化物層が一括成膜され、ゲート絶縁膜と第一の酸化物層の界面に不純物が混入されないので、活性層となる第一の酸化物層の品質が向上し、動作安定性を高めることができる。
【００１５】
また、本発明のＴＦＴ基板は、前記第二の酸化物層が、少なくとも画素電極を兼ねる構成としてある。
このようにすると、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。また、通常、第二の酸化物層が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねる構造とされるので、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を効率よく製造することができる。
【００１６】
また、本発明のＴＦＴ基板は、前記ＴＦＴ基板の上方が保護用絶縁膜によって覆われ、かつ、前記保護用絶縁膜が、各画素電極，ソース・ドレイン配線パッド及びゲート配線パッドに対応する位置に開口部を有する構成としてある。
このようにすると、チャンネル部の第一の酸化物層の上部が、保護用絶縁膜により保護されているので、長期間にわたり安定に作動することができる。また、ＴＦＴ基板自体が保護用絶縁膜を備えた構造となるので、液晶や有機ＥＬ材料などを利用した表示手段や発光手段を容易に製造可能なＴＦＴ基板を提供することができる。
なお、ソース・ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをいう。
【００１７】
また、本発明のＴＦＴ基板は、前記第一の酸化物層が、ｎ型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層である。
このように、ＴＦＴの活性層として酸化物半導体層を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。また、チャンネル部，ソース電極及びドレイン電極を容易に形成することができる。
なお、第一の酸化物層及び第二の酸化物層の材料は、通常、半導体特性を有する金属酸化物及び導電性を有する金属酸化物であることから、第一の酸化物層及び第二の酸化物層を、それぞれ第一の金属酸化物層及び第二の金属酸化物層と呼ぶこともできる。
【００１８】
また、本発明のＴＦＴ基板は、前記第一の酸化物層が、前記チャンネル部に対応する所定の位置に形成された構成としてある。
このようにすると、通常、第一の酸化物層が、所定の位置にのみ形成されることとなるので、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができる。
【００１９】
また、本発明のＴＦＴ基板は、前記第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上である。
このように、エネルギーギャップを３．０ｅＶ以上とすることにより、光による誤動作を防止することができる。なお、通常、エネルギーギャップは、３．０ｅＶ以上あればよいが、好ましくは、３．２ｅＶ以上とするとよく、さらに、好ましくは、３．４ｅＶ以上とするとよい。このように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に防止することができる。
【００２０】
また、本発明のＴＦＴ基板は、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成した構成としてある。
このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
【００２１】
また、本発明のＴＦＴ基板は、前記補助導電層が、上部に、該補助導電層を保護する補助導電層用金属酸化物層を有する構成としてある。
このようにすると、補助導電層の腐蝕を防ぐとともに、耐久性を向上させることができる。
【００２２】
また、上記目的を達成するために、本発明のＴＦＴ基板の製造方法は、基板上に、ゲート電極及びゲート配線となるゲート電極・配線用薄膜，ゲート絶縁膜，第一の酸化物層、並びに、第一のレジストを順次積層する工程と、第一のハーフトーンマスクを用いて、ハーフトーン露光により前記第一のレジストを所定の形状に形成する工程と、前記ゲート電極・配線用薄膜，ゲート絶縁膜及び第一の酸化物層をエッチングして、前記ゲート電極及びゲート配線を形成する工程と、前記第一のレジストのうち前記ハーフトーン露光により薄く形成された前記ゲート配線上のレジストをアッシングし、前記第一のレジストを所定の形状に再形成する工程と、前記ゲート配線の上方の前記第一の酸化物層をエッチングする工程と、前記ゲート電極及びゲート配線を陽極酸化により酸化させる工程と、第二の酸化物層，補助導電層及び第二のレジストを順次積層する工程と、第二のハーフトーンマスクを用いて、ハーフトーン露光により前記第二のレジストを所定の形状に形成する工程と、前記補助導電層及び第二の酸化物層をエッチングして、ソース電極，ドレイン電極，ソース配線，ドレイン配線及び画素電極、並びに、チャンネル部を形成する工程と、前記第二のレジストのうち前記ハーフトーン露光により薄く形成された前記画素電極上のレジストをアッシングし、前記第二のレジストを所定の形状に再形成する工程と、前記画素電極上の補助導電層を選択エッチングして、前記画素電極を露出させる工程と、保護用絶縁膜及び第三のレジストを順次積層する工程と、第三のマスクを用いて、前記保護用絶縁膜をエッチングして、ソース・ドレイン配線パッド，ゲート配線パッド及び前記画素電極を露出させる工程とを有する方法としてある。
このように本発明は、ＴＦＴ基板の製造方法としても有効であり、通常、基板上にゲート電極・配線用薄膜，ゲート絶縁膜，第一の酸化物層及び第一のレジストが一括成膜され、ゲート絶縁膜と第一の酸化物層の界面に不純物が混入されないので、活性層となる第一の酸化物層の品質が向上し、動作安定性を高めることができる。また、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。さらに、通常、第一の酸化物層が、所定の位置（ゲート電極の上方）にのみ形成されることとなるので、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができる。また、補助導電層により各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。さらに、また、ＴＦＴ基板自体が保護用絶縁膜を備えることとなるので、液晶や有機ＥＬ材料などを利用した表示手段や発光手段を容易に製造可能なＴＦＴ基板を提供することができる。
【００２３】
また、本発明のＴＦＴ基板の製造方法は、基板上に、ゲート電極及びゲート配線となるゲート電極・配線用薄膜，ゲート絶縁膜，第一の酸化物層，第二の酸化物層、並びに、第一のレジストを順次積層する工程と、第一のハーフトーンマスクを用いて、ハーフトーン露光により前記第一のレジストを所定の形状に形成する工程と、前記ゲート電極・配線用薄膜，ゲート絶縁膜，第一の酸化物層及び第二の酸化物層をエッチングして、前記ゲート電極及びゲート配線を形成する工程と、前記第一のレジストのうち前記ハーフトーン露光により薄く形成された前記ゲート配線上のレジストをアッシングし、前記第一のレジストを所定の形状に再形成する工程と、前記ゲート配線の上方の前記第二の酸化物層及び第一の酸化物層をエッチングする工程と、前記ゲート電極及びゲート配線を陽極酸化により酸化させる工程と、第三の酸化物層，補助導電層及び第二のレジストを順次積層する工程と、第二のハーフトーンマスクを用いて、ハーフトーン露光により前記第二のレジストを所定の形状に形成する工程と、前記補助導電層，第三の酸化物層及び第二の酸化物層をエッチングして、ソース電極，ドレイン電極，ソース配線，ドレイン配線及び画素電極、並びに、チャンネル部を形成する工程と、前記第二のレジストのうち前記ハーフトーン露光により薄く形成された前記画素電極上のレジストをアッシングし、前記第二のレジストを所定の形状に再形成する工程と、前記画素電極上の補助導電層を選択エッチングして、前記画素電極を露出させる工程と、保護用絶縁膜及び第三のレジストを順次積層する工程と、第三のマスクを用いて、前記保護用絶縁膜をエッチングして、ソース・ドレイン配線パッド，ゲート配線パッド及び前記画素電極を露出させる工程とを有する方法としてある。
このようにすると、第一の酸化物層の下面及び上面の界面に不純物が混入されないので、活性層となる第一の酸化物層の品質がさらに向上し、耐久性及び動作安定性をさらに向上させることができる。
【００２４】
また、本発明のＴＦＴ基板の製造方法は、前記補助導電層の上部に、該補助導電層を保護する補助導電層用金属酸化物層を形成する方法としてある。
このようにすると、補助導電層の腐蝕を防ぐとともに、耐久性を向上させることができる。
【発明の効果】
【００２５】
本発明におけるＴＦＴ基板及びＴＦＴ基板の製造方法によれば、ゲート絶縁膜と第一の酸化物層の界面に不純物が混入されないので、活性層となる第一の酸化物層の品質が向上し、動作安定性を高めることができる。また、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。さらに、通常、第一の酸化物層が、所定の位置（ゲート電極の上方）にのみ形成されることとなるので、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができる。
【発明を実施するための最良の形態】
【００２６】
［ＴＦＴ基板の製造方法における第一実施形態］
図１は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
同図において、まず、基板１０上に、ゲート電極・配線用薄膜２０，ゲート絶縁膜３０，第一の酸化物層としてのｎ型酸化物半導体層４０及び第一のレジスト４１を順次積層し（ステップＳ１）、次に、第一のハーフトーンマスク４２を用いて、ゲート電極２３及びゲート配線２４を形成し（ステップＳ２）、続いて、第一のレジスト４１を再形成し、ゲート配線２４上方のｎ型酸化物半導体層４０をエッチングし、さらに、ゲート電極２３及びゲート配線２４を陽極酸化により酸化させる（ステップＳ３）。
次に、第一のハーフトーンマスク４２を用いた処理について、図面を参照して説明する。
【００２７】
（第一のハーフトーンマスクを用いた処理）
図２は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を、（ｂ）はゲート電極・配線用薄膜成膜／ゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／第一のレジスト塗布された断面図を、（ｃ）はハーフトーン露光／現像された断面図を示している。
同図（ａ）において、まず、透光性のガラス基板１０が用意される。
なお、ＴＦＴ基板１の基材となる板状部材は、上記ガラス基板１０に限定されるものではなく、たとえば、樹脂製の板状部材やシート状部材などでもよい。
【００２８】
次に、同図（ｂ）に示すように、ガラス基板１０上に、ゲート電極２３及びゲート配線２４となるゲート電極・配線用薄膜２０，ゲート絶縁膜３０，第一の酸化物層としてのｎ型酸化物半導体層４０、並びに、第一のレジスト４１を順次積層する（ステップＳ１）。
すなわち、ガラス基板１０上に、高周波スパッタリング法を用いて、Ａｌ（アルミニウム）−Ｎｄ（ネオジム）を積層し、膜厚約３００ｎｍの金属薄膜からなるゲート電極・配線用薄膜（ゲート電極及びゲート配線用薄膜）２０を形成する。
【００２９】
Ａｌに混合されたＮｄは、ヒロック（半球状突起物）の発生を抑えるために混入されている。ヒロックを抑える金属は、Ｎｄに限定されるものではなく、たとえば、Ｃｅ（セリウム）などのランタノイド系元素や、高融点金属であるＷ（タングステン），Ｎｂ（ニオブ），Ｍｏ（モリブデン）などでもよい。
また、ゲート配線パッド２５における接触抵抗を下げる目的で、Ａｌの代わりに、例えば、Ｎｉ（ニッケル），Ｗ，Ｍｏ，Ｎｂ，Ｔｉ（チタン），Ｃｒ（クロム）なども使用可能であり、接触抵抗が気にならない程度に低い場合は、一般的に、Ａｌが用いられる。また、ゲート電極２３形成後、熱処理によりＡｌの抵抗値を下げてもよい。
【００３０】
続いて、ゲート電極・配線用薄膜２０上に、グロー放電ＣＶＤ（化学蒸着法）法により、窒化シリコン（たとえば、ＳｉＮＸなど）膜であるゲート絶縁膜３０を膜厚約３００ｎｍ堆積させる。この際、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。
なお、ゲート絶縁膜３０として、ＳｉＮＸＯＹなどの膜や、酸化物絶縁膜を使うことも可能である。酸化物絶縁膜としては、Ａｉ２Ｏ３、Ｙ２Ｏ３、Ｈｆ２Ｏ３、ランタノイド元素の酸化物、又は、ＴｉＯ２などや、これらの混合物、積層膜、超格子薄膜なども使用できる。また、ゲート絶縁膜３０としては、絶縁性が高く、誘電率が高い薄膜が有利である。
【００３１】
次に、第一の酸化物層として、ゲート絶縁膜３０上に、酸化インジウム−酸化亜鉛−酸化ガリウム（Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝約９０：３：７ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１０％、アルゴン約９０％、基板温度約２００℃を超えない条件で（すなわち、ｎ型酸化物半導体層４０を結晶化させない条件で）厚み約１００ｎｍのｎ型酸化物半導体層（活性層）４０を形成する。続いて、ｎ型酸化物半導体層４０上に、第一のレジスト４１を積層する（ステップＳ１）。
また、ｎ型酸化物半導体層４０の材料は、上記酸化インジウム−酸化亜鉛−酸化ガリウムに限定されるものではなく、たとえば、キャリヤー濃度が１０＋１６／ｃｍ３未満の金属酸化物であれば使用可能である。また、この金属酸化物の移動度は、０．１ｃｍ２／Ｖ・ｓｅｃ以上、好ましくは１ｃｍ２／Ｖ・ｓｅｃ以上、より好ましくは１０ｃｍ２／Ｖ・ｓｅｃ以上がよい。
【００３２】
さらに、ｎ型酸化物半導体層４０は、酸化物導電体層５０を選択エッチングする前に、加熱により結晶化させ、蓚酸水溶液や、燐酸，酢酸及び硝酸からなる混酸に耐性を持つようにするとよい。たとえば、ｎ型酸化物半導体層４０の材料を酸化インジウム−酸化亜鉛とした場合、酸化亜鉛の含有量を約１〜６重量％に制御するとよい。このようにすると、ゲート電極・配線用薄膜２０などのＡｌの抵抗値を下げるために加熱した際、結晶化し、蓚酸水溶液や、燐酸，酢酸及び硝酸からなる混酸に耐性を持つようになる。さらに、酸化亜鉛の含有量は、好ましくは約２〜５重量％とするとよい。また、酸化インジウムに混合される材料は、上記酸化亜鉛に限定されるものではなく、たとえば、絶縁性の金属酸化物を混合させることもできる。
また、ｎ型酸化物半導体層４０は、酸化インジウム−酸化亜鉛に限定されるものではない。すなわち、加熱により結晶化させると、蓚酸水溶液や、燐酸，酢酸及び硝酸からなる混酸に耐性を持つようになる金属酸化物膜であり、かつ、半導体特性を有していれば、ｎ型酸化物半導体層４０として用いることができる。
【００３３】
次に、同図（ｃ）に示すように、第一のハーフトーンマスク４２及びハーフトーン露光によって、第一のレジスト４１を所定の形状に形成する（ステップＳ２）。第一のレジスト４１は、ゲート電極２３及びゲート配線２４を覆い、かつ、ハーフトーンマスク部４２１によって、ゲート配線２４を覆う部分が他の部分より薄い形状に形成される。
【００３４】
図３は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第一のエッチング／第一のレジスト再形成された断面図を、（ｂ）は第二のエッチング／第一のレジスト剥離された断面図を、（ｃ）はゲート配線・電極の陽極酸化された断面図を示している。
同図（ａ）において、まず、第一のエッチングとして、第一のレジスト４１（図２の（ｃ）参照）を用いて、蓚酸水溶液によりｎ型酸化物半導体層４０をエッチングし、次に、ＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いたリアクティブイオンエッチング法（ドライエッチング）によりゲート絶縁膜３０をエッチングし、続いて、燐酸，酢酸及び硝酸からなる混酸により、ゲート電極・配線用薄膜２０をエッチングする。上記エッチングによって、ゲート電極２３及びゲート配線２４を形成する（ステップＳ２）。続いて、第一のレジスト４１のうちハーフトーン露光により薄く形成されたゲート配線２４上のレジストをアッシングし、第一のレジスト４１を再形成する（図１のステップＳ３）。
【００３５】
次に、同図（ｂ）に示すように、第二のエッチングとして、再形成された第一のレジスト４１及び蓚酸水溶液を用いて、ゲート配線２４の上方のｎ型酸化物半導体層４０をエッチングし、続いて、再形成された第一のレジスト４１をアッシングする。
【００３６】
次に、同図（ｃ）に示すように、ゲート電極２３及びゲート配線２４を陽極酸化させる（ステップＳ３）。すなわち、同図（ｂ）における、上面がゲート絶縁膜３０で覆われ側面が露出したゲート電極２３及びゲート配線２４は、側面が所定の深さまで酸化され、絶縁性を有する陽極酸化部２６が形成される。これにより、ゲート電極２３及びゲート配線２４は、酸化物導電体層５０に対して絶縁される。なお、ゲート電極２３及びゲート配線２４は、陽極酸化部２６が形成されるので、その分横幅が狭くなる（同図（ｃ）参照）。図３（ｃ）に示す、ゲート電極２３は、図４におけるＡ−Ａ断面を示しており、ゲート配線２４は、Ｂ−Ｂ断面を示している。
また、本実施形態では、基板１０上に、ゲート電極・配線用薄膜２０，ゲート絶縁膜３０，第一の酸化物層としてのｎ型酸化物半導体層４０及び第一のレジスト４１を一括成膜するので、ゲート絶縁膜３０とｎ型酸化物半導体層４０の界面に不純物が混入されず、活性層となるｎ型酸化物半導体層４０の品質が向上し、ＴＦＴ基板１の動作安定性を高めることができる。
【００３７】
次に、図１に示すように、第二の酸化物層としての酸化物導電体層５０，補助導電層としての金属層６０及び第二のレジスト６１を順次積層し（ステップＳ４）、次に、第二のハーフトーンマスク６２を用いて、ソース電極５３，ドレイン電極５４，ソース配線５５，ドレイン配線５６及び画素電極５７、並びに、チャンネル部４６を形成し（ステップＳ５）、続いて、第二のレジスト６１を再形成し、画素電極５７上の金属層６０を選択エッチングして、画素電極５７を露出させる（ステップＳ６）。
次に、第二のハーフトーンマスク６２を用いた処理について、図面を参照して説明する。
【００３８】
（第二のハーフトーンマスクを用いた処理）
図５は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／金属層成膜／金属酸化物層成膜／第二のレジスト塗布された断面図を、（ｂ）はハーフトーン露光／現像された断面図を示している。
同図（ａ）において、まず、ガラス基板１０、並びに、露出したｎ型酸化物半導体層４０及びゲート絶縁膜３０上に、酸化インジウム−酸化亜鉛−酸化スズ（Ｉｎ２Ｏ３：ＺｎＯ：ＳｎＯ２＝約６０：２０：２０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％、さらに、酸化物導電体層５０を結晶化させない条件で厚み約１２０ｎｍの酸化物半導体層５０を形成する。なお、この酸化物導電体層５０のエネルギーギャップは、約３．２ｅＶであった。
【００３９】
ここで、本実施形態の酸化物導電体層５０として用いた酸化インジウム−酸化スズ−酸化亜鉛（Ｉｎ２Ｏ３：ＳｎＯ２：ＺｎＯ＝約６０：２０：２０ｗｔ％）薄膜は、３５０℃の加熱でも結晶化しない。この酸化物導電体層５０は結晶化させないほうがよく、これにより、蓚酸水溶液でのエッチングが可能となる。また、上記酸化物導電体層５０の組成では、結晶化されていなくても、燐酸，酢酸及び硝酸の混酸により、エッチングされることはない。すなわち、酸化物導電体層５０は、画素電極５７上の金属層６０をエッチングする液（混酸）に対して耐性があり、一方、結晶化されたｎ型酸化物半導体層４０に影響を与えないエッチング液（蓚酸水溶液）で、エッチングできるなどの選択エッチング特性を有している。これにより、後述する第四のエッチングの際、画素電極５７上の金属酸化物層６８及び金属層６０をエッチングしても、画素電極５７はエッチングされず、画素電極５７を露出させることができる。
また、酸化物導電体層５０をＩＴＯ（酸化インジウムスズ）とした場合、Ａｌなどが積層された膜を電解質中に存在させると、電池反応によりＡｌ膜が腐食される現象（電蝕反応）が起きるが、本実施形態における酸化インジウム−酸化亜鉛−酸化スズ系の酸化物導電体層５０では、上記電蝕反応は観察されなかった。
【００４０】
また、好ましくは、酸化物導電体層５０に酸化インジウム−酸化亜鉛−酸化スズ系を用いる場合、酸化亜鉛を約６〜３０重量％、酸化スズを約５〜３０重量％、残りを酸化インジウムとするとよい。さらに好ましくは、酸化亜鉛を約１０〜２５重量％、酸化スズを約８〜２５重量％、残りを酸化インジウムにするとよい。この理由は、酸化亜鉛が約６重量％未満、又は、酸化スズが５重量％未満では、酸化物導電体層５０を成膜する際に、酸化物導電体層５０が結晶化したり、あるいは、ｎ型酸化物半導体層４０を熱処理する際に、酸化物導電体層５０が結晶化したりすることがある。この結晶化により、酸化物導電体層５０は、蓚酸水溶液によりエッチングができ、かつ、燐酸，酢酸及び硝酸からなる混酸に対して耐性を有する膜とならず、再形成された第二のレジスト６１を用いたエッチング工程が機能しなくなることがあるからである。また、酸化亜鉛が約３０重量％を超え、又は、酸化スズが約３０重量％を超えると、得られる酸化物導電体層５０の抵抗値が大きくなったり、あるいは、蓚酸水溶液によりエッチングができ、かつ、燐酸，酢酸及び硝酸からなる混酸に対して耐性を有する膜にならないことがあるからである。
なお、ｎ型酸化物半導体層４０は、酸化インジウム−酸化亜鉛−酸化スズ系に限定されるものではなく、たとえば、蓚酸水溶液によりエッチングができ、かつ、燐酸，酢酸及び硝酸からなる混酸に対して耐性を有する膜であり、さらに、電蝕反応などを起さない透明導電膜であれば使用可能である。
【００４１】
次に、酸化物導電体層５０上に、補助導電層となる金属層（Ｍｏ／Ａｌ／Ｍｏ）６０を、約３００ｎｍ（Ｍｏ／Ａｌ／Ｍｏ層がそれぞれ厚さ約５０ｎｍ／２００ｎｍ／５０ｎｍ）に成膜する。すなわち、まず、酸化物導電体層５０上に、Ｍｏ／Ａｌ／Ｍｏ層を室温で成膜する。なお、金属層６０は、Ｍｏ／Ａｌ／Ｍｏの積層膜に限定されるものではなく、たとえば、Ｔｉ／Ａｌ／Ｔｉなどの金属薄膜の積層膜を使用してもよい。また、Ａｌ，Ｍｏ，Ａｇ，Ｃｕ，Ｔｉ，Ｃｒなどの金属や合金の単層又は多層の積層膜を使用してもよい。
【００４２】
また、本実施形態では、金属層６０上に、金属層６０を保護するとともに導電性を有する、補助導電層用金属酸化物層としての金属酸化物層６８を形成する。この金属酸化物層６８は、金属層６０上に、酸化インジウム−酸化亜鉛（Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約５０ｎｍに形成される。
なお、金属酸化物層６８を形成しないことも可能ではあるが、金属層６０の腐蝕を防ぐとともに、耐久性を向上させる効果があることから、通常、金属酸化物層６８が形成される。本実施形態では、酸化インジウム−酸化亜鉛（Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）ターゲットを用いて成膜したが、燐酸，酢酸及び硝酸からなる混酸に可溶であれば、様々な透明導電膜を使用することができる。また、Ａｌなどと積層する場合は、電蝕反応の小さな透明導電膜を使用するとよい。たとえば、酸化亜鉛−酸化スズ系では、好ましくは、酸化亜鉛含有量を約７０〜９５重量％とするとよい。さらに好ましくは、酸化亜鉛含有量を約８０〜９０重量％とするとよい。この理由は、酸化亜鉛含有量が約７０重量％未満では、燐酸，酢酸及び硝酸からなる混酸に溶解しない場合があったり、約９５重量％を超えると燐酸，酢酸及び硝酸からなる混酸によるエッチング速度が速すぎて制御できない場合があるからである。また、金属酸化物層６８は、補助導電層としてある、すなわち、本実施形態の補助導電層は、金属層６０とこの金属層６０上に形成された金属酸化物層６８とからなっている。
続いて、金属酸化物層６８上に、第二のレジスト６１を積層する（ステップＳ４）。
【００４３】
次に、同図（ｂ）に示すように、第二のハーフトーンマスク６２及びハーフトーン露光によって、第二のレジスト６１を所定の形状に形成する（図１のステップＳ５）。第二のレジスト６１は、ソース電極５３，ドレイン電極５４，ソース配線５５，ドレイン配線５６及び画素電極５７の上方を覆い、かつ、ハーフトーンマスク部６２１によって、画素電極５７の上方を覆う部分が他の部分より薄い形状に形成される。
【００４４】
図６は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第三のエッチングされた断面図を、（ｂ）は第二のレジストの再形成された断面図を示している。
同図（ａ）において、まず、第三のエッチングとして、第二のレジスト６１、並びに、燐酸，酢酸及び硝酸からなる混酸を用いて、金属酸化物層６８及び金属層６０をエッチングし、次に、第二のレジスト６１及び蓚酸水溶液を用いて、酸化物導電体層５０を選択エッチングする。これにより、所望するドレイン電極５４，チャンネル部４６，ソース電極５３，ソース配線５５，ドレイン配線５６及び画素電極５７を形成するとともに、金属酸化物層６８及び金属層６０からなるソース電極用補助電極５３１，ドレイン電極用補助電極５４１，ソース配線用補助配線５５１，ドレイン配線用補助配線５６１を形成する（図１のステップＳ５）。上記エッチングによって、ゲート電極２３の上方のｎ型酸化物半導体層４０にチャンネル部４６が形成される。これにより、ＴＦＴ基板１は、チャンネルエッチング型と呼ばれる。
【００４５】
なお、上記蓚酸水溶液によるエッチングを行う前に、（たとえば、２００℃以上３５０℃以下で）ｎ型酸化物半導体層４０を加熱し、結晶化させる。すなわち、本実施形態のｎ型酸化物半導体層４０として用いた酸化インジウム−酸化亜鉛−酸化ガリウム（Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝約９０：３：７ｗｔ％）は、アモルファス状態（結晶化されていない状態）では、蓚酸水溶液によりエッチングされるが、結晶化させると、蓚酸水溶液や燐酸，酢酸及び硝酸からなる混酸によりエッチングされることはない。これにより、上方に存在する酸化物導電体層５０をエッチングする薬液（本実施形態では、蓚酸水溶液）に対して、ｎ型酸化物半導体層４０が耐性を有するようになるので、チャンネル部４６となるｎ型酸化物半導体層４０が浸食されるといった不具合を防止することができる。さらに、ｎ型酸化物半導体層４０（活性層）は、結晶化されることにより、安定した半導体特性を示すようになる。
【００４６】
次に、同図（ｂ）に示すように、上記第二のレジスト６１を再形成する（図１のステップＳ６）。すなわち、まず、同図（ｂ）に示すように、第二のレジスト６１のうちハーフトーン露光により薄く形成された画素電極５７上のレジストをアッシングし、第二のレジスト６１を再形成する。
【００４７】
図７は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第四のエッチングされた断面図を、（ｂ）は第二のレジスト剥離された断面図を示している。
同図（ａ）において、第四のエッチングとして、再形成された第二のレジスト６１、並びに、燐酸，酢酸及び硝酸からなる混酸を用いて、画素電極５７上の金属酸化物層６８及び金属層６０に対して選択エッチングを行い、画素電極５７を露出させる（図１におけるステップＳ６）。すなわち、結晶化されていない酸化物導電体層５０（画素電極５７）は、燐酸，酢酸及び硝酸からなる混酸に対して耐性を有しているので、画素電極５７を溶解させることなく、画素電極５７上の金属酸化物層６８及び金属層６０を選択エッチングする。
【００４８】
続いて、同図（ｂ）に示すように、再形成された第二のレジスト６１を全てアッシングし、ソース電極５３上，ドレイン電極５４上，ソース配線５５上，ドレイン配線５６上及び画素電極５７上に形成された、金属酸化物層６８及び金属層６０からなる補助導電層を露出させる（図１のステップＳ６）。すなわち、金属酸化物層６８及び金属層６０からなるソース電極用補助電極５３１，ドレイン電極用補助電極５４１，ソース配線用補助配線５５１，ドレイン配線用補助配線５６１が露出する（図８参照）。図７（ｂ）に示す、ドレイン電極５４，チャンネル部４６，ソース電極５３，ソース配線５５及び画素電極５７は、図８におけるＣ−Ｃ断面を示しており、ドレイン配線５６は、Ｄ−Ｄ断面を示している。
【００４９】
次に、図１に示すように、保護用絶縁膜７０及び第三のレジスト７１を順次積層し（ステップＳ７）、第三のマスク７２を用いて、ドレイン配線パッド５８，ゲート配線パッド２５及び画素電極５７を露出させる（ステップＳ８）。
次に、第三のハーフトーンマスク７２を用いた処理について、図面を参照して説明する。
【００５０】
図９は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／第三のレジスト塗布された断面図を、（ｂ）は露光／現像された断面図を示している。
同図（ａ）において、まず、再形成された第二のレジスト６１がアッシングされたＴＦＴ基板１に（通常、ＴＦＴ基板１の上方全面に）、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である保護用絶縁膜７０を膜厚約２００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。続いて、保護用絶縁膜７０上に、第三のレジスト７１を積層する（ステップＳ７）。
【００５１】
次に、同図（ｂ）に示すように、第三のマスク７２によって、第三のレジスト７１を所定の形状に形成する（ステップＳ８）。第三のレジスト７１は、画素電極５７，ドレイン配線パッド５８及びゲート配線パッド２５上を除く全ての保護用絶縁膜７０を覆う形状に形成される。
【００５２】
図１０は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は第五のエッチングされた断面図を、（ｂ）は第三のレジスト剥離された断面図を示している。
同図（ａ）において、第五のエッチングとして、第三のレジスト７１及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、画素電極５７及びドレイン配線パッド５８上の保護用絶縁膜７０、並びに、ゲート配線パッド２５上の保護用絶縁膜７０及びゲート絶縁膜３０をドライエッチングし、画素電極５７，ドレイン配線パッド５８及びゲート配線パッド２５を露出させる（図１のステップＳ８）。
【００５３】
次に、同図（ｂ）に示すように、第三のレジスト７１をアッシングすると、基板１０上に、画素電極５７，ドレイン配線パッド５８及びゲート配線パッド２５上を除き、保護用絶縁膜７０が露出する（図１１参照）。図１０（ｂ）に示す、ドレイン電極５４，チャンネル部４６，ゲート電極２３，ソース電極５３，ソース配線５５及び画素電極５７は、図１１におけるＥ−Ｅ断面を示しており、ドレイン配線パッド５８は、Ｆ−Ｆ断面を示しており、ゲート配線パッド２５は、Ｇ−Ｇ断面を示している。
【００５４】
このように、本実施形態のＴＦＴ基板１の製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、また、チャンネル部４６のｎ型酸化物半導体層４０の上部が、保護用絶縁膜７０により保護されているので、長期間にわたり安定に作動させることができる。さらに、基板１０上に、ゲート電極・配線用薄膜２０，ゲート絶縁膜３０，第一の酸化物層としてのｎ型酸化物半導体層４０及び第一のレジスト４１を一括成膜するので、ゲート絶縁膜３０とｎ型酸化物半導体層４０の界面に不純物が混入するといった不具合を防止でき、活性層となるｎ型酸化物半導体層４０の品質が向上し、ＴＦＴ基板１の動作安定性を高めることができる。
また、ｎ型酸化物半導体層４０が、所定の位置、すなわち、ゲート電極２３、及び、該ゲート電極２３の側面に陽極酸化により形成された陽極酸化部２６上のゲート絶縁膜３０上のみ形成されることとなるので、ゲート配線２４どうしが干渉する（クロストーク）といった心配を排除することができる。さらに、保護用絶縁膜７０が形成されているので、ＴＦＴ基板１に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。
さらに、金属酸化物層６８及び金属層６０からなるソース電極用補助電極５３１，ドレイン電極用補助電極５４１，ソース配線用補助配線５５１及びドレイン配線用補助配線５６１を形成することにより、ソース電極５３，ドレイン電極５４，ソース配線５５及びドレイン配線５６の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
【００５５】
［ＴＦＴ基板の製造方法における第二実施形態］
図１２は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
同図において、まず、基板１０上に、ゲート電極・配線用薄膜２０，ゲート絶縁膜３０，第一の酸化物層としてのｎ型酸化物半導体層４０，第二の酸化物層としての酸化物導電体層５０及び第一のレジスト５１を順次積層し（ステップＳ１１）、次に、第一のハーフトーンマスク５２を用いて、ゲート電極２３及びゲート配線２４を形成し（ステップＳ１２）、続いて、第一のレジスト５１を再形成し、ゲート配線２４上方の酸化物導電体層５０及びｎ型酸化物半導体層４０をエッチングし、さらに、ゲート電極２３及びゲート配線２４を陽極酸化により酸化させる（ステップＳ１３）。
次に、第一のハーフトーンマスク５２を用いた処理について、図面を参照して説明する。
【００５６】
（第一のハーフトーンマスクを用いた処理）
図１３は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を、（ｂ）はゲート電極・配線用薄膜成膜／ゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／第一のレジスト塗布された断面図を、（ｃ）はハーフトーン露光／現像された断面図を示している。
同図（ａ）において、まず、透光性のガラス基板１０が用意される。
【００５７】
次に、同図（ｂ）に示すように、ガラス基板１０上に、ゲート電極２３及びゲート配線２４となるゲート電極・配線用薄膜２０，ゲート絶縁膜３０，第一の酸化物層としてのｎ型酸化物半導体層４０，第二の酸化物層としての酸化物導電体層５０、並びに、第一のレジスト４１を順次積層する（ステップＳ１）。
すなわち、ガラス基板１０上に、高周波スパッタリング法を用いて、Ａｌ（アルミニウム）−Ｃｅ（セリウム）を積層し、膜厚約３００ｎｍの金属薄膜からなるゲート電極・配線用薄膜（ゲート電極及びゲート配線用薄膜）２０を形成する。
【００５８】
続いて、ゲート電極・配線用薄膜２０上に、グロー放電ＣＶＤ（化学蒸着法）法により、窒化シリコン（たとえば、ＳｉＮＸなど）膜であるゲート絶縁膜３０を膜厚約３００ｎｍ堆積させる。この際、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。
【００５９】
次に、第一の酸化物層として、ゲート絶縁膜３０上に、酸化インジウム−酸化亜鉛−酸化ガリウム（Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝約９０：３：７ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１０％、アルゴン約９０％、基板温度約２００℃を超えない条件で（すなわち、ｎ型酸化物半導体層４０を結晶化させない条件で）厚み約１００ｎｍのｎ型酸化物半導体層（活性層）４０を形成する。続いて、ｎ型酸化物半導体層４０上に、酸化インジウム−酸化亜鉛−酸化スズ（Ｉｎ２Ｏ３：ＺｎＯ：ＳｎＯ２＝約６０：２０：２０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％、さらに、酸化物導電体層５０を結晶化させない条件で厚み約１２０ｎｍの酸化物半導体層５０を形成する。なお、この酸化物導電体層５０のエネルギーギャップは、約３．２ｅＶであった。
次に、酸化物導電体層５０上に、第一のレジスト５１を積層する（ステップＳ１）。
【００６０】
次に、同図（ｃ）に示すように、第一のハーフトーンマスク５２及びハーフトーン露光によって、第一のレジスト５１を所定の形状に形成する（ステップＳ１２）。第一のレジスト５１は、ゲート電極２３及びゲート配線２４を覆い、かつ、ハーフトーンマスク部５２１によって、ゲート配線２４を覆う部分が他の部分より薄い形状に形成される。
【００６１】
図１４は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第一のエッチング／第一のレジスト再形成された断面図を、（ｂ）は第二のエッチング／第一のレジスト剥離された断面図を、（ｃ）はゲート配線・電極の陽極酸化された断面図を示している。
同図（ａ）において、まず、第一のエッチングとして、第一のレジスト４１（図１３の（ｃ）参照）を用いて、蓚酸水溶液により（結晶化されていない）酸化物導電体層５０及び（結晶化されていない）ｎ型酸化物半導体層４０をエッチングし、次に、ＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いたリアクティブイオンエッチング法（ドライエッチング）によりゲート絶縁膜３０をエッチングし、続いて、燐酸，酢酸及び硝酸からなる混酸により、ゲート電極・配線用薄膜２０をエッチングする。上記エッチングによって、ゲート電極２３及びゲート配線２４を形成する（ステップＳ１２）。続いて、第一のレジスト５１（図１３の（ｃ）参照）のうちハーフトーン露光により薄く形成されたゲート配線２４上のレジストをアッシングし、第一のレジスト５１を再形成する（図１のステップＳ１３）。
【００６２】
次に、同図（ｂ）に示すように、第二のエッチングとして、再形成された第一のレジスト４１及び蓚酸水溶液を用いて、ゲート配線２４の上方の酸化物導電体層５０及びｎ型酸化物半導体層４０をエッチングし、続いて、再形成された第一のレジスト５１をアッシングする。
【００６３】
次に、同図（ｃ）に示すように、ゲート電極２３及びゲート配線２４を陽極酸化させる（ステップＳ１３）。すなわち、同図（ｂ）における、上面がゲート絶縁膜３０で覆われ側面が露出したゲート電極２３及びゲート配線２４は、側面が所定の深さまで酸化され、絶縁性を有する陽極酸化部２６が形成される。これにより、ゲート電極２３及びゲート配線２４は、後工程においてさらに積層される（第三の酸化物層としての）酸化物導電体層５０に対して絶縁される。なお、図１４（ｃ）に示す、ゲート電極２３は、図１５におけるＨ−Ｈ断面を示しており、ゲート配線２４は、Ｉ−Ｉ断面を示している。
続いて、図示してないが、ゲート絶縁膜３０及び陽極酸化部２６により絶縁されたゲート電極２３及びゲート配線２４を形成した後、熱処理（たとえば、２００℃以上３５０℃以下で）によりゲート電極・配線用薄膜２０のＡｌの抵抗値を下げ、かつ、ｎ型酸化物半導体層４０を結晶化させる。
【００６４】
また、本実施形態では、基板１０上に、ゲート電極・配線用薄膜２０，ゲート絶縁膜３０，ｎ型酸化物半導体層４０，酸化物導電体層５０及び第一のレジスト５１を一括成膜する。これにより、ゲート絶縁膜３０とｎ型酸化物半導体層４０の界面及びｎ型酸化物半導体層４０と酸化物導電体層５０の界面に不純物が混入されないので、活性層となるｎ型酸化物半導体層４０の品質が向上し、ＴＦＴ基板１ａの動作安定性を高めることができる。すなわち、本実施形態のＴＦＴ基板１ａは、上記ＴＦＴ基板１と比べて、ｎ型酸化物半導体層４０の下面及び上面の界面に不純物が混入されないので、活性層となるｎ型酸化物半導体層４０の品質がさらに向上し、耐久性及び動作安定性をさらに向上させることができる。
【００６５】
次に、図１２に示すように、第三の酸化物層としての酸化物導電体層５０，補助導電層としての金属層６０及び金属酸化物層６８、並びに、第二のレジスト６１を順次積層し（ステップＳ１４）、次に、第二のハーフトーンマスク６２を用いて、ソース電極５３，ドレイン電極５４，ソース配線５５，ドレイン配線５６及び画素電極５７、並びに、チャンネル部４６を形成し（ステップＳ１５）、続いて、第二のレジスト６１を再形成し、画素電極５７上の金属層６０を選択エッチングして、画素電極５７を露出させる（ステップＳ１６）。
次に、第二のハーフトーンマスク６２を用いた処理について、図面を参照して説明する。
【００６６】
（第二のハーフトーンマスクを用いた処理）
図１６は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／金属層成膜／金属酸化物層成膜／第二のレジスト塗布された断面図を、（ｂ）はハーフトーン露光／現像された断面図を示している。
同図（ａ）において、まず、ガラス基板１０、並びに、先に積層され露出した酸化物導電体層５０及びゲート絶縁膜３０上に、先に積層した酸化物導電体層５０と同じ条件で、新たな酸化物導電体層５０を積層する。すなわち、酸化インジウム−酸化亜鉛−酸化スズ（Ｉｎ２Ｏ３：ＺｎＯ：ＳｎＯ２＝約６０：２０：２０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％、さらに、酸化物導電体層５０を結晶化させない条件で厚み約１２０ｎｍの新たな酸化物半導体層５０を形成する。これにより、ゲート電極２３の上方の（二度の積層により形成された）酸化物導電体層５０の厚さは、約２４０ｎｍとなる。
【００６７】
次に、酸化物導電体層５０上に、上記実施形態と同様な方法により、補助導電層となる金属層（Ｍｏ／Ａｌ／Ｍｏ）６０を、約３００ｎｍ（Ｍｏ／Ａｌ／Ｍｏ層がそれぞれ厚さ約５０ｎｍ／２００ｎｍ／５０ｎｍ）に成膜し、続いて、金属層６０を保護するとともに導電性を有する金属酸化物層６８（厚み約５０ｎｍ）を成膜する。
次に、金属酸化物層６８上に、第二のレジスト６１を積層する（ステップＳ１４）。
【００６８】
次に、同図（ｂ）に示すように、第二のハーフトーンマスク６２及びハーフトーン露光によって、第二のレジスト６１を所定の形状に形成する（図１２のステップＳ１５）。第二のレジスト６１は、ソース電極５３，ドレイン電極５４，ソース配線５５，ドレイン配線５６及び画素電極５７の上方を覆い、かつ、ハーフトーンマスク部６２１によって、画素電極５７の上方を覆う部分が他の部分より薄い形状に形成される。
【００６９】
図１７は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第三のエッチングされた断面図を、（ｂ）は第二のレジストの再形成／第四のエッチング／第二のレジスト剥離された断面図を示している。
同図（ａ）において、上記実施形態と同様の方法にて、まず、第三のエッチングとして、第二のレジスト６１、並びに、燐酸，酢酸及び硝酸からなる混酸を用いて、金属酸化物層６８及び金属層６０をエッチングし、次に、第二のレジスト６１及び蓚酸水溶液を用いて、酸化物導電体層５０を選択エッチングする。これにより、所望するドレイン電極５４，チャンネル部４６，ソース電極５３，ソース配線５５，ドレイン配線５６及び画素電極５７を形成するとともに、金属酸化物層６８及び金属層６０からなるソース電極用補助電極５３１，ドレイン電極用補助電極５４１，ソース配線用補助配線５５１，ドレイン配線用補助配線５６１を形成する（図１２のステップＳ１５）。
【００７０】
次に、同図（ｂ）に示すように、上記第二のレジスト６１を再形成し（すなわち、第二のレジスト６１のうちハーフトーン露光により薄く形成された画素電極５７上のレジストをアッシングし）、続いて、第四のエッチングとして、再形成された第二のレジスト６１、並びに、燐酸，酢酸及び硝酸からなる混酸を用いて、画素電極５７上の金属酸化物層６８及び金属層６０に対して選択エッチングを行い、画素電極５７を露出させ（図１２におけるステップＳ１６）、さらに、再形成された第二のレジスト６１を全てアッシングする。これにより、金属酸化物層６８及び金属層６０からなるソース電極用補助電極５３１，ドレイン電極用補助電極５４１，ソース配線用補助配線５５１，ドレイン配線用補助配線５６１が露出する（図８参照）。図１７（ｂ）に示す、ドレイン電極５４，チャンネル部４６，ソース電極５３，ソース配線５５及び画素電極５７は、図８におけるＣ−Ｃ断面を示しており、ドレイン配線５６は、Ｄ−Ｄ断面を示している。
【００７１】
次に、図１２に示すように、保護用絶縁膜７０及び第三のレジスト７１を順次積層し（ステップＳ１７）、第三のマスク７２を用いて、ドレイン配線パッド５８，ゲート配線パッド２５及び画素電極５７を露出させる（ステップＳ１８）。
次に、第三のハーフトーンマスク７２を用いた処理について、図面を参照して説明する。
【００７２】
図１８は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／第三のレジスト塗布／露光／現像された断面図を、（ｂ）は第五のエッチング／第三のレジスト剥離された断面図を示している。
同図（ａ）において、上記実施形態と同様な方法にて、まず、再形成された第二のレジスト６１がアッシングされたＴＦＴ基板１ａに、保護用絶縁膜７０を膜厚約２００ｎｍ堆積し、続いて、保護用絶縁膜７０上に、第三のレジスト７１を積層する（ステップＳ１７）。次に、第三のマスク７２によって、第三のレジスト７１を所定の形状に形成する（ステップＳ１８）。第三のレジスト７１は、画素電極５７，ドレイン配線パッド５８及びゲート配線パッド２５上を除く全ての保護用絶縁膜７０を覆う形状に形成される。
【００７３】
次に、同図（ｂ）に示すように、第五のエッチングとして、第三のレジスト７１及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、画素電極５７及びドレイン配線パッド５８上の保護用絶縁膜７０、並びに、ゲート配線パッド２５上の保護用絶縁膜７０及びゲート絶縁膜３０をドライエッチングし、画素電極５７，ドレイン配線パッド５８及びゲート配線パッド２５を露出させる（図１２のステップＳ１８）。続いて、第三のレジスト７１をアッシングすると、図１１に示すように、基板１０上に、画素電極５７，ドレイン配線パッド５８及びゲート配線パッド２５上を除き、保護用絶縁膜７０が露出する。図１８（ｂ）に示す、ドレイン電極５４，チャンネル部４６，ゲート電極２３，ソース電極５３，ソース配線５５及び画素電極５７は、図１１におけるＥ−Ｅ断面を示しており、ドレイン配線パッド５８は、Ｆ−Ｆ断面を示しており、ゲート配線パッド２５は、Ｇ−Ｇ断面を示している。
【００７４】
このように、本実施形態のＴＦＴ基板１ａの製造方法によれば、上記第一実施形態と比べて、ｎ型酸化物半導体層４０の下面及び上面の界面に不純物が混入されないので、活性層となるｎ型酸化物半導体層４０の品質がさらに向上し、耐久性及び動作安定性をさらに向上させることができる。なお、その他の効果は、ほぼ第一実施形態の効果と同様である。
【００７５】
［ＴＦＴ基板における第一実施形態］
また、本発明は、ＴＦＴ基板１の発明としても有効である。
第一実施形態にかかるＴＦＴ基板１は、図１０（ｂ）及び図１１に示すように、ガラス基板１０と、このガラス基板１０上に形成され、上面がゲート絶縁膜３０に覆われ、かつ、側面が陽極酸化されることにより（陽極酸化部２６により）絶縁されたゲート電極２３及びゲート配線２４と、ゲート電極２３上のゲート絶縁膜３０上に形成された第一の酸化物層としてのｎ型酸化物半導体層４０と、ｎ型酸化物半導体層４０上に、チャンネル部４６によって隔てられて形成された第二の酸化物層としての酸化物導電体層５０を備えている。このようにすると、通常、ガラス基板１０上に少なくともゲート電極・配線用薄膜２０，ゲート絶縁膜３０及びｎ型酸化物半導体層４０が一括成膜され、ゲート絶縁膜３０とｎ型酸化物半導体層４０の界面に不純物が混入されないので、活性層となるｎ型酸化物半導体層４０の品質が向上し、動作安定性を高めることができる。また、ＴＦＴの活性層としてｎ型酸化物半導体層４０を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。
【００７６】
また、ＴＦＴ基板１は、酸化物導電体層５０が、ソース配線５５，ドレイン配線５６，ソース電極５３，ドレイン電極５４及び画素電極５７を兼ねている。このようにすると、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。
さらに、ＴＦＴ基板１は、ＴＦＴ基板１の上方が保護用絶縁膜７０によって覆われ、かつ、保護用絶縁膜７０が、画素電極５７，ドレイン配線パッド５８及びゲート配線パッド２５に対応する位置に開口部を有しており、チャンネル部４６となるｎ型酸化物半導体層４０の上部が、保護用絶縁膜７０により保護されているので、長期間にわたり安定に作動することができる。また、ＴＦＴ基板１自体が保護用絶縁膜７０を備えた構造となるので、液晶や有機ＥＬ材料などを利用した表示手段や発光手段を容易に製造可能なＴＦＴ基板１を提供することができる。
【００７７】
また、ＴＦＴ基板１は、ｎ型酸化物半導体層４０が、チャンネル部４６に対応する所定の位置に形成されており、通常上述したように、ｎ型酸化物半導体層４０が、所定の位置にのみ形成されることとなるので、ゲート配線２４どうしが干渉する（クロストーク）といった心配を排除することができる。
さらに、酸化物導電体層５０のエネルギーギャップが、３．０ｅＶ以上としてあり、画素電極５７における光による誤動作を防止することができる。
【００７８】
また、ＴＦＴ基板１は、ソース配線５５，ドレイン配線５６，ソース電極５３及びドレイン電極５４上に、金属酸化物層６８及び金属層６０からなるソース配線用補助配線５５１，ドレイン配線用補助配線５６１，ソース電極用補助電極５３１及びドレイン電極用補助電極５４１が形成されている。このようにすると、各配線５５，５６や電極５３，５４の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
ここで、ＴＦＴ基板１は、補助導電層が、金属層６０と、この金属層６０の上部に、金属層６０を保護する補助導電層用金属酸化物層としての金属酸化物層６８とを有する構成としてある。このようにすると、金属層６０の腐蝕を防ぐとともに、耐久性を向上させることができる。
【００７９】
このように、本実施形態のＴＦＴ基板１によれば、ゲート絶縁膜３０とｎ型酸化物半導体層４０の界面に不純物が混入されないので、活性層となるｎ型酸化物半導体層４０の品質が向上し、動作安定性を高めることができる。また、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。さらに、通常、ｎ型酸化物半導体層４０が、ゲート電極２３の上方にのみ形成されることとなるので、ゲート配線２４どうしが干渉する（クロストーク）といった心配を排除することができる。
【００８０】
［ＴＦＴ基板における第二実施形態］
また、本発明は、ＴＦＴ基板１ａの発明としても有効である。
第二実施形態にかかるＴＦＴ基板１ａは、ＴＦＴ基板１と比べると、図１８（ｂ）に示すように、ゲート電極２３の上方における酸化物導電体層５０の下部が、ｎ型酸化物半導体層４０とともに一括成膜される。これにより、ｎ型酸化物半導体層４０の下面及び上面の界面に不純物が混入されないので、活性層となるｎ型酸化物半導体層４０の品質がさらに向上し、耐久性及び動作安定性をさらに向上させることができる。なお、その他の効果は、上記第一実施形態のＴＦＴ基板１の効果とほぼ同様である。
【００８１】
以上、本発明のＴＦＴ基板及びＴＦＴ基板の製造方法について、好ましい実施形態を示して説明したが、本発明に係るＴＦＴ基板及びＴＦＴ基板の製造方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
【産業上の利用可能性】
【００８２】
本発明のＴＦＴ基板及びＴＦＴ基板の製造方法は、ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置に使用されるＴＦＴ基板及びＴＦＴ基板の製造方法に限定されるものではなく、たとえば、ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置以外の表示装置、あるいは、他の用途に使用されるＴＦＴ基板及びＴＦＴ基板の製造方法としても、本発明を適用することが可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
【図２】本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を、（ｂ）はゲート電極・配線用薄膜成膜／ゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／第一のレジスト塗布された断面図を、（ｃ）はハーフトーン露光／現像された断面図を示している。
【図３】本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第一のエッチング／第一のレジスト再形成された断面図を、（ｂ）は第二のエッチング／第一のレジスト剥離された断面図を、（ｃ）はゲート配線・電極の陽極酸化された断面図を示している。
【図４】本発明の第一実施形態にかかるＴＦＴ基板の製造方法において、ゲート電極及びゲート配線が形成されたＴＦＴ基板の要部の概略平面図を示している。
【図５】本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／金属層成膜／金属酸化物層成膜／第二のレジスト塗布された断面図を、（ｂ）はハーフトーン露光／現像された断面図を示している。
【図６】本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第三のエッチングされた断面図を、（ｂ）は第二のレジストの再形成された断面図を示している。
【図７】本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第四のエッチングされた断面図を、（ｂ）は第二のレジスト剥離された断面図を示している。
【図８】本発明の第一実施形態にかかるＴＦＴ基板の製造方法において、ソース電極用補助電極，ドレイン電極用補助電極，ソース配線用補助配線，ドレイン配線用補助配線及び画素電極が露出したガラス基板の要部の概略平面図を示している。
【図９】本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／第三のレジスト塗布された断面図を、（ｂ）は露光／現像された断面図を示している。
【図１０】本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は第五のエッチングされた断面図を、（ｂ）は第三のレジスト剥離された断面図を示している。
【図１１】本発明の第一実施形態にかかるＴＦＴ基板の製造方法において、保護用絶縁膜，ソース・ドレイン配線パッド，ゲート配線パッド及び画素電極が露出したＴＦＴ基板の要部の概略平面図を示している。
【図１２】本発明の第二実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
【図１３】本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を、（ｂ）はゲート電極・配線用薄膜成膜／ゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／第一のレジスト塗布された断面図を、（ｃ）はハーフトーン露光／現像された断面図を示している。
【図１４】本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第一のエッチング／第一のレジスト再形成された断面図を、（ｂ）は第二のエッチング／第一のレジスト剥離された断面図を、（ｃ）はゲート配線・電極の陽極酸化された断面図を示している。
【図１５】本発明の第二実施形態にかかるＴＦＴ基板の製造方法において、ゲート電極及びゲート配線が形成されたＴＦＴ基板の要部の概略平面図を示している。
【図１６】本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／金属層成膜／金属酸化物層成膜／第二のレジスト塗布された断面図を、（ｂ）はハーフトーン露光／現像された断面図を示している。
【図１７】本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第三のエッチングされた断面図を、（ｂ）は第二のレジストの再形成／第四のエッチング／第二のレジスト剥離された断面図を示している。
【図１８】本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／第三のレジスト塗布／露光／現像された断面図を、（ｂ）は第五のエッチング／第三のレジスト剥離された断面図を示している。
【図１９】従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を、（ｂ）はエッチストッパーが形成された断面図を、（ｃ）はソース電極及びドレイン電極が形成された断面図を、（ｄ）は層間絶縁膜が形成された断面図を、（ｅ）は透明電極が形成された断面図を示している。
【符号の説明】
【００８４】
１，１ａ  ＴＦＴ基板
１０  ガラス基板
２０  ゲート電極・配線用薄膜
２３  ゲート電極
２４  ゲート配線
２５  ゲート配線パッド
２６  陽極酸化部
３０  ゲート絶縁膜
４０  ｎ型酸化物半導体層
４１  第一のレジスト
４２  第一のハーフトーンマスク
４６  チャンネル部
４０  ｎ型酸化物半導体層
４６  チャンネル部
５０  酸化物導電体層
５１  第一のレジスト
５２  第一のハーフトーンマスク
５３  ソース電極
５４  ドレイン電極
５５  ソース配線
５６  ドレイン配線
５７  画素電極
６０  金属層
６１  第二のレジスト
６２  第二のハーフトーンマスク
６８  金属酸化物層
７０  保護用絶縁膜
７１  第三のレジスト
７２  第三のマスク
２１０  ガラス基板
２１２  ゲート電極
２１３  ゲート絶縁膜
２１４  α−Ｓｉ：Ｈ（ｉ）膜
２１５  エッチストッパー
２１６  α−Ｓｉ：Ｈ（ｎ）膜
２１７ａ  ソース電極
２１７ｂ  ドレイン電極
２１８  層間絶縁膜
２１８ａ  スルーホール
２１９  透明電極
５３１  ソース電極用補助電極
５４１  ドレイン電極用補助電極
５５１  ソース配線用補助配線
５６１  ドレイン配線用補助配線
４２１  ハーフトーンマスク部
５２１  ハーフトーンマスク部
６２１  ハーフトーンマスク部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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