(57)【要約】半導体集積回路において、主回路２は、ソースと基板とが分離されたＭＯＳトランジスタで構成される。基板電位制御回路１は、主回路２を構成するＭＯＳトランジスタの実際飽和電流値が、主回路２の動作電源電圧Ｖｄｄの下での目標飽和電流値Ｉｄｓとなるように、主回路２のＭＯＳトランジスタの基板電位を制御する。従って、半導体集積回路の動作電源電圧が低電圧化しても、動作速度のばらつきを小さく抑制できる。
2004077673.tif 000002
【特許請求の範囲】
【請求項１】
ソース電位と基板電位とが分離されたＭＯＳ構造の複数個のトランジスタにより構成され、所定動作電源電圧を受けて動作する主回路と、
前記主回路を構成する各ＭＯＳトランジスタの基板電位を制御する基板電位制御回路とを備え、
前記基板電位制御回路は、
前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの目標飽和電流値が設定され、
前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの実際飽和電流値が、前記目標飽和電流値と一致するように、前記主回路の各ＭＯＳトランジスタの基板電位を制御する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記動作電圧範囲内の動作電源電圧値と比例関係にある
ことを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記動作電圧範囲内の動作電源電圧値と１次関数の関係にある
ことを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記主回路は、複数の動作電源電圧範囲を持ち、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、
前記目標飽和電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なる
ことを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記基板電位制御回路は、
前記主回路を構成するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタの基板電位又はｐＭＯＳトランジスタの基板電位を制御する
ことを特徴とする半導体集積回路。
【請求項６】
ソース電位と基板電位とが分離されたＭＯＳ構造の複数個のトランジスタにより構成され、所定動作電源電圧を受けて動作する主回路と、
前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの実際飽和電流値が目標飽和電流値と一致するように、前記主回路を構成する各ＭＯＳトランジスタの基板電位を制御する基板電位制御回路とを備え、
前記基板電位制御回路は、
定電流発生回路と、
ＭＯＳトランジスタを内蔵し、前記内蔵ＭＯＳトランジスタの基板電位に応じて変化する電流−電圧変換特性を有し、前記定電流発生回路の定電流値を電圧値に変換する電流−電圧変換回路と、
前記電流−電圧変換回路により変換された電圧値が、前記主回路の所定動作電源電圧値に等しくなるように、前記電流−電圧変換回路の基板電位を制御する差動増幅回路とを備えて、
前記主回路を構成する各ＭＯＳトランジスタの基板電位を、前記差動増幅回路により制御された前記電流−電圧変換回路の基板電位と等しくなるように制御する
ことを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、
前記定電流発生回路の定電流値は、前記動作電圧範囲内の動作電源電圧値と比例関係にある
ことを特徴とする半導体集積回路。
【請求項８】
請求項６記載の半導体集積回路において、
前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、
前記定電流発生回路の定電流値は、前記動作電圧範囲内の動作電源電圧値と１次関数の関係にある
ことを特徴とする半導体集積回路。
【請求項９】
請求項６記載の半導体集積回路において、
前記主回路は、複数の動作電源電圧範囲を持ち、
前記定電流発生回路の定電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、
前記定電流発生回路の定電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なる
ことを特徴とする半導体集積回路。
【請求項１０】
請求項６記載の半導体集積回路において、
前記定電流発生回路は、複数種類の定電流値を発生し、この複数種類の定電流値の中から１つを選択して出力する
ことを特徴とする半導体集積回路。
【請求項１１】
請求項６記載の半導体集積回路において、
前記定電流発生回路は、
前記主回路を構成するＭＯＳトランジスタの実際飽和電流値のばらつき割合よりも小さいばらつき割合で、定電流を発生する
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１記載の半導体集積回路において、
前記定電流発生回路は、
発生する定電流値のばらつきを小さくする調整回路を備える
ことを特徴とする半導体集積回路。
【請求項１３】
ＭＯＳ構造の複数個のトランジスタにより構成され、動作電源電圧を受けて動作する主回路と、
前記主回路に与える動作電源電圧を制御する電源電圧制御回路とを備え、
前記電源電圧制御回路は、
前記主回路のＭＯＳトランジスタの目標飽和電流値が設定され、
前記主回路のＭＯＳトランジスタの実際飽和電流値が、前記目標飽和電流値と一致するように、前記主回路に与える動作電源電圧の電圧値を制御する
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１３記載の半導体集積回路において、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、
前記主回路を構成するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタの目標飽和電流値、ｐＭＯＳトランジスタの目標飽和電流値、又はこのｎＭＯＳ及びｐＭＯＳトランジスタの両目標飽和電流値の平均値である
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１３又は１４記載の半導体集積回路において、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、
前記主回路に与える動作電源電圧と１次関係にある
ことを特徴とする半導体集積回路。
【請求項１６】
請求項１３又は１４記載の半導体集積回路において、
前記主回路は、複数の動作電源電圧範囲を持ち、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、
前記目標飽和電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なる
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】  本発明は、ソースと基板とが分離された複数のＭＯＳトランジスタにより構成される各種半導体集積回路において、その動作速度ばらつきを抑制する技術に関する。
【背景技術】  ＭＯＳトランジスタにより構成された半導体集積回路は、製造プロセスの微細化に伴うトランジスタ耐圧の低下や、低消費電力化の要望から、より低電圧動作が求められる。しかし、半導体集積回路の動作速度ばらつきは、一般に、低電圧動作を行うほど、トランジスタのしきい値電圧、酸化膜厚、移動度、加工精度といった製造プロセスのばらつき要因や、周囲温度の変動等により、大きくなる。この動作速度ばらつきは、半導体集積回路の歩留まりの劣化を引き起こし、コスト増を招くこととなる。
製造プロセスによって生じたしきい値電圧のばらつきを低減する方法としては、例えば特開平９−１２９８３１号公報に示されるトランジスタの基板電圧制御技術がある。この技術は、ＭＯＳトランジスタの基板電位を制御することにより、しきい値電圧を予め設定した電圧値に近づける技術である。
式１に、ＭＯＳトランジスタのしきい値電圧Ｖｔと基板電位Ｖｂの関係を示す。
Ｖｔ＝Ｖｔｏ＋γ（√（α−Ｖｂ））                    …（式１）
前記式１において、Ｖｔｏ、α、γは製造プロセスの出来栄えに応じた定数である。ＶｂはＭＯＳトランジスタのソースと基板との電圧差であり、基板電位と呼ぶ。式１から、基板電位Ｖｂを負の電圧に制御すれば、しきい値電圧Ｖｔは大きくなり、正の電圧に制御すれば、小さくなることが判る。図１４を用いて、しきい値電圧Ｖｔのばらつきに対する基板電位Ｖｂの制御電圧の関係を簡単に説明する。しきい値電圧Ｖｔのばらつき範囲（Ｖ１−〜Ｖ１＋）に対して、しきい値電圧Ｖｔを全て所定値Ｖ１となるように制御する場合を考える。この場合、しきい値電圧Ｖｔが所定値Ｖ１のときには基板電位Ｖｂを０Ｖに、ばらつき下限値Ｖ１−のときには基板電位ＶｂをＶ−（Ｖ）に、ばらつき上限値Ｖ１＋のときには基板電位ＶｂをＶ＋（Ｖ）に設定すれば、しきい値電圧Ｖｔを所定値Ｖ１に調整することができる。回路構成としては、レファレンス電圧として所定値Ｖ１を生成し、ＭＯＳトランジスタのしきい値電圧Ｖｔがこの所定値Ｖ１となるように、基板電位Ｖｂをフィードバック制御すれば良い。
このように前記従来技術によれば、これに示される構成を採用して、しきい値電圧Ｖｔのばらつきを抑制することができる。
解決課題
しかし、ＭＯＳトランジスタを用いた半導体集積回路の動作速度ばらつきは、このしきい値電圧Ｖｔ以外にも、酸化膜厚、移動度、加工精度といった他の製造プロセスのばらつき要因や、半導体集積回路の周囲温度の変動、動作電源電圧の精度ばらつきによっても生じる。
以下、ＭＯＳトランジスタ回路の動作速度ばらつきについて簡単に説明する。
ＭＯＳトランジスタ回路の動作速度（遅延時間）は、式２で示される。
τ＝Ｃ・Ｖｄｄ／Ｉｄｓ                            …（式２）
前記式２において、τは論理ゲート等のＭＯＳトランジスタ回路の遅延時間、Ｃは負荷容量、ＶｄｄはＭＯＳトランジスタ回路の動作電源電圧、Ｉｄｓはその動作電源電圧の下でのＭＯＳトランジスタの飽和電流値である。従って、ＭＯＳトランジスタ回路の動作速度を一定とするためには、ＭＯＳトランジスタの飽和電流値Ｉｄｓのばらつきを抑えることが、重要課題となる。
ところで、一般に、ＭＯＳトランジスタの飽和電流の式は、式３で示される。
Ｉｄｓ＝（１／２）μＣｏｘ（Ｗ／Ｌ）（Ｖｄｄ−Ｖｔ）２  …（式３）
前記式３において、ＩｄｓはＭＯＳトランジスタの飽和電流値、μは移動度、Ｃｏｘは単位面積当りのゲート容量、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長、ＶｄｄはＭＯＳトランジスタ回路の動作電源電圧、ＶｔはＭＯＳトランジスタのしきい値電圧である。
前記式３から判るように、ＭＯＳトランジスタの飽和電流Ｉｄｓがばらつく要因としては、しきい値電圧Ｖｔのばらつき以外にも、イオン注入量精度による移動度μのばらつき、ゲート酸化膜厚精度によるゲート容量Ｃｏｘのばらつき、加工精度によるＷ／Ｌのばらつき等があり、更には動作時の周囲温度によるしきい値電圧Ｖｔ変動や移動度μの変動も挙げられる。
図１３（ａ）、（ｂ）及び（ｃ）を用いて、各ばらつきに起因するＭＯＳトランジスタの飽和電流Ｉｄｓの変動について説明する。
図１３（ａ）は、式３におけるしきい値電圧Ｖｔのみが変動した場合の動作電源電圧Ｖｄｄに対するＭＯＳトランジスタの飽和電流Ｉｄｓの特性を示す。所定の中電圧のしきい値電圧Ｖｔに対してしきい値電圧Ｖｔが大きい場合には、グラフは動作電源電圧Ｖｄｄの正の方向にシフトし、動作電源電圧Ｖｄｄ１でのＭＯＳトランジスタの飽和電流値Ｉｄｓは減少する。一方、逆に、しきい値電圧Ｖｔが小さい場合には、グラフは動作電源電圧Ｖｄｄの負の方向にシフトし、動作電源電圧Ｖｄｄ１でのＭＯＳトランジスタの飽和電流値Ｉｄｓは増大する。
図１３（ｂ）は、前記式３における値μＣｏｘ（Ｗ／Ｌ）が変動した場合の動作電源電圧Ｖｄｄに対するＭＯＳトランジスタの飽和電流Ｉｄｓの特性である。中程度の値μＣｏｘ（Ｗ／Ｌ）に対して値μＣｏｘ（Ｗ／Ｌ）が大きい場合には、放物線の傾きが大きくなり、動作電源電圧Ｖｄｄ１でのＭＯＳトランジスタの飽和電流値Ｉｄｓは増大する。また、逆に、値μＣｏｘ（Ｗ／Ｌ）が小さい場合には、放物線の傾きが小さくなり、動作電源電圧Ｖｄｄ１でのＭＯＳトランジスタの飽和電流値Ｉｄｓは減少する。
図１３（ｃ）は、周囲温度が変動した場合の動作電源電圧Ｖｄｄに対するＭＯＳトランジスタの飽和電流Ｉｄｓの特性を示す。前記式３において、移動度μ及びしきい値電圧Ｖｔは温度特性を有し、一般に、温度が高くなると移動度μ及びしきい値電圧Ｖｔは共に減少する。従って、比較的高い動作電源電圧Ｖｄｄ１の下では、温度が高くなると、移動度μの減少の影響が大きいため、ＭＯＳトランジスタの飽和電流値Ｉｄｓは減少する。しかし、低い動作電源電圧Ｖｄｄ２の下では、温度が高くなると、しきい値電圧Ｖｔの減少の影響が大きいため、ＭＯＳトランジスタの飽和電流値Ｉｄｓは増大する。このように飽和電流値Ｉｄｓは、温度変動に対しては、動作電源電圧値Ｖｄｄの違いによって相反した特性を示す。
このように、ＭＯＳトランジスタの飽和電流値Ｉｄｓの特性は、しきい値電圧Ｖｔ以外にも様々なばらつき要因があり、前記従来技術に記載されたしきい値電圧Ｖｔのばらつき抑制技術だけでは、ＭＯＳトランジスタ回路の動作速度ばらつきを十分に抑制することができないことが判る。
【発明の開示】
以上のことから、本発明の目的は、半導体集積回路において、しきい値電圧Ｖｔだけでなく、例えば移動度μ、単位面積当たりのゲート容量Ｃｏｘ、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌの変動等のＭＯＳトランジスタの製造プロセスのばらつきや、動作時での周囲温度の変化に拘わらず、ＭＯＳトランジスタを備えた主回路の動作速度のばらつきを効果的に抑制して、半導体集積回路の歩留まりの向上、及び動作速度仕様の向上を図ることにある。
前記の目的を達成するため、本発明では、主回路を構成するＭＯＳトランジスタの実際飽和電流値をほぼ一定値に制御し、そのばらつき自体を抑制して、半導体集積回路の動作速度仕様の向上を図る。
具体的に、本発明の半導体集積回路は、ソース電位と基板電位とが分離されたＭＯＳ構造の複数個のトランジスタにより構成され、所定動作電源電圧を受けて動作する主回路と、前記主回路を構成する各ＭＯＳトランジスタの基板電位を制御する基板電位制御回路とを備え、前記基板電位制御回路は、前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの目標飽和電流値が設定され、前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの実際飽和電流値が、前記目標飽和電流値と一致するように、前記主回路の各ＭＯＳトランジスタの基板電位を制御することを特徴とする。
本発明は、前記半導体集積回路において、前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記動作電圧範囲内の動作電源電圧値と比例関係にあることを特徴とする。
本発明は、前記半導体集積回路において、前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記動作電圧範囲内の動作電源電圧値と１次関数の関係にあることを特徴とする。
本発明は、前記半導体集積回路において、前記主回路は、複数の動作電源電圧範囲を持ち、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、前記目標飽和電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なることを特徴とする。
本発明は、前記半導体集積回路において、前記基板電位制御回路は、前記主回路を構成するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタの基板電位又はｐＭＯＳトランジスタの基板電位を制御することを特徴とする。
本発明の半導体集積回路は、ソース電位と基板電位とが分離されたＭＯＳ構造の複数個のトランジスタにより構成され、所定動作電源電圧を受けて動作する主回路と、前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの実際飽和電流値が目標飽和電流値と一致するように、前記主回路を構成する各ＭＯＳトランジスタの基板電位を制御する基板電位制御回路とを備え、前記基板電位制御回路は、定電流発生回路と、ＭＯＳトランジスタを内蔵し、前記内蔵ＭＯＳトランジスタの基板電位に応じて変化する電流−電圧変換特性を有し、前記定電流発生回路の定電流値を電圧値に変換する電流−電圧変換回路と、前記電流−電圧変換回路により変換された電圧値が、前記主回路の所定動作電源電圧値に等しくなるように、前記電流−電圧変換回路の基板電位を制御する差動増幅回路とを備えて、前記主回路を構成する各ＭＯＳトランジスタの基板電位を、前記差動増幅回路により制御された前記電流−電圧変換回路の基板電位と等しくなるように制御することを特徴とする。
本発明は、前記半導体集積回路において、前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、前記定電流発生回路の定電流値は、前記動作電圧範囲内の動作電源電圧値と比例関係にあることを特徴とする。
本発明は、前記半導体集積回路において、前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、前記定電流発生回路の定電流値は、前記動作電圧範囲内の動作電源電圧値と１次関数の関係にあることを特徴とする。
本発明は、前記半導体集積回路において、前記主回路は、複数の動作電源電圧範囲を持ち、前記定電流発生回路の定電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、前記定電流発生回路の定電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なることを特徴とする。
本発明は、前記半導体集積回路において、前記定電流発生回路は、複数種類の定電流値を発生し、この複数種類の定電流値の中から１つを選択して出力することを特徴とする。
本発明は、前記半導体集積回路において、前記定電流発生回路は、前記主回路を構成するＭＯＳトランジスタの実際飽和電流値のばらつき割合よりも小さいばらつき割合で、定電流を発生することを特徴とする。
本発明は、前記半導体集積回路において、前記定電流発生回路は、発生する定電流値のばらつきを小さくする調整回路を備えることを特徴とする。
本発明の半導体集積回路は、ＭＯＳ構造の複数個のトランジスタにより構成され、動作電源電圧を受けて動作する主回路と、前記主回路に与える動作電源電圧を制御する電源電圧制御回路とを備え、前記電源電圧制御回路は、前記主回路のＭＯＳトランジスタの目標飽和電流値が設定され、前記主回路のＭＯＳトランジスタの実際飽和電流値が、前記目標飽和電流値と一致するように、前記主回路に与える動作電源電圧の電圧値を制御することを特徴とする。
本発明は、前記半導体集積回路において、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路を構成するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタの目標飽和電流値、ｐＭＯＳトランジスタの目標飽和電流値、又はこのｎＭＯＳ及びｐＭＯＳトランジスタの両目標飽和電流値の平均値であることを特徴とする。
本発明は、前記半導体集積回路において、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路に与える動作電源電圧と１次関係にあることを特徴とする。
本発明は、前記半導体集積回路において、前記主回路は、複数の動作電源電圧範囲を持ち、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、前記目標飽和電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なることを特徴とする。
以上により、本発明では、主回路のＭＯＳトランジスタの動作速度（遅延時間）は、ＭＯＳトランジスタの飽和電流の関数であるところ、主回路の動作時には、基板電位制御回路がＭＯＳトランジスタの基板電位を制御して、ＭＯＳトランジスタの実際飽和電流を目標飽和電流値に一致させる。従って、ＭＯＳトランジスタの製造プロセスのばらつきに起因して、しきい値電圧や、移動度μ、単位面積当たりのゲート容量Ｃｏｘ、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌの変動があったり、主回路の動作時での周囲温度の変化があっても、これの変動や変化に起因して本来は変動するＭＯＳトランジスタの飽和電流が前記目標値にほぼ一定制御されるので、主回路のＭＯＳトランジスタの動作速度のばらつきを有効に抑制することができる。
また、本発明では、ＭＯＳトランジスタの動作速度は、式２から判るように、動作電源電圧ＶｄｄとＭＯＳトランジスタの実際飽和電流Ｉｄｓとの関係（Ｖｄｄ／Ｉｄｓ）に比例するが、主回路の動作電源電圧が変動しても、この変動に比例して目標飽和電流値が変更されるので、主回路の動作電源電圧の変動に対するＭＯＳトランジスタの動作速度のばらつきをも有効に抑制することができる。この効果は、特に、インバータ回路に対して有効である。
特に、本発明では、目標飽和電流値と主回路の動作電源電圧との関係が１次関数の関係に設定されているので、主回路の動作速度をほぼ一定値とすることができ、動作速度のばらつきをより一層有効に抑制することができる。この効果は、特に、メモリや多段積みされた論理回路に対して有効である。
更に、本発明では、主回路の動作電源電圧範囲が、その動作モードなどに応じて複数存在する場合には、その各動作電源電圧範囲毎に、目標飽和電流値と主回路の動作電源電圧との関係が１次関数の関係に設定されているので、主回路の動作電源電圧範囲毎に、その動作速度のばらつきを有効に抑制することが可能である。特に、各種動作モード別に動作電源電圧が異なる主回路に対して、有効である。
加えて、本発明では、制御されない場合のＭＯＳトランジスタの飽和電流のばらつき割合に対して、目標飽和電流値のばらつき割合が十分小さいので、主回路の動作速度のばらつきを小さく抑制できる効果が得られる。
また、本発明では、目標飽和電流値のばらつきを小さくする調整回路が備えられるので、この調整回路により、目標飽和電流値のばらつきが一層小さく制限されて、主回路の動作速度のばらつきをより一層小さく抑制できる。
更に、本発明では、主回路に備えるＭＯＳトランジスタの製造ばらつきに起因して単位面積当りのゲート容量やゲート幅、移動度などが種々ばらついても、遅延時間を一定にできて、少ないマージン設計が可能となるので、従来のように移動度などの各種ばらつきを考慮して主回路の動作電源電圧を高く設定する必要がなく、小さな電源マージンのみを確保した動作電源電圧とすることができて、主回路の低電圧での動作を可能にでき、より一層の低電力化が図れる。特に、本発明では、主回路の各動作モードに対応する各動作電源電圧範囲毎に、小さな電源マージンの動作電源電圧が設定されるので、主回路の低電圧動作が全ての動作モードで可能になって、より一層の低電力動作が可能である。
【図面の簡単な説明】  図１は本発明の第１の実施の形態の半導体集積回路の基本構成を示す図である。
図２は目標飽和電流値と主回路の動作電源電圧との関係を示し、（ａ）は主回路の動作電圧範囲内で目標飽和電流値が一定の場合を示す図、（ｂ）は主回路の動作電圧範囲内で目標飽和電流値が動作電源電圧に対して比例関係にある場合を示す図、（ｃ）は主回路の動作電圧範囲内で目標飽和電流値が所定のオフセットを持って動作電源電圧に対して比例関係にある場合を示す図、（ｄ）は主回路の動作電圧範囲が２種類ある場合を示す図である。
図３は同実施の形態の半導体集積回路に備える基板電位制御回路の具体的構成を示す図である。
図４は同半導体集積回路に備える主回路の具体的構成の一例を示す図である。
図５は同半導体集積回路の主回路を構成するｎＭＯＳトランジスタの実際飽和電流をその基板電位によって制御する基板電位制御回路を示す図である。
図６は同半導体集積回路の主回路を構成するｐＭＯＳトランジスタの実際飽和電流をその基板電位によって制御する基板電位制御回路を示す図である。
図７（ａ）は同基板電位制御回路に備える定電流発生回路の内部構成を示す図、同図（ｂ）は同定電流発生回路の第１の変形例を示す図、同図（ｃ）は同定電流発生回路の第２の変形例を示す図、同図（ｄ）は同定電流発生回路の第３の変形例を示す図である。
図８は同定電流発生回路の定電流値と主回路の動作電源電圧との関係を示し、同図（ａ）は主回路の動作電圧範囲内で定電流値が一定の場合を示す図、同図（ｂ）は主回路の動作電圧範囲内で定電流値が動作電源電圧に対して比例関係にある場合を示す図、同図（ｃ）は主回路の動作電圧範囲内で定電流値が所定のオフセットを持って動作電源電圧に対して比例関係にある場合を示す図、同図（ｄ）は主回路の動作電圧範囲が２種類ある場合を示す図である。
図９（ａ）は出力電流値の調整機能を持った定電流発生回路の内部構成を示す図、同図（ｂ）は同定電流発生回路の第１の変形例を示す図である。
図１０は主回路を構成するｎＭＯＳトランジスタの基板電圧を制御する基板電位制御回路に備える電流−電圧変換回路の構成を示し、同図（ａ）は基本構成を示す図、同図（ｂ）は第１の変形例を示す図、同図（ｃ）は第２の変形例を示す図である。
図１１（ａ）は主回路を構成するＭＯＳトランジスタの実際飽和電流を一定値とした場合において、温度等の各種ばらつき要因に対する同ＭＯＳトランジスタの基板電位と主回路の動作電源電圧との関係を示す図、同図（ｂ）は電流−電圧変換回路に備えるＭＯＳトランジスタの飽和電流を一定値とした場合において、温度等の各種ばらつき要因に対して同電流−電圧変換回路に求められる同ＭＯＳトランジスタの基板電位と出力電圧との関係を示す図である。
図１２は主回路を構成するｐＭＯＳトランジスタ用の基板電位制御回路の電流−電圧変換回路の構成を示し、同図（ａ）は基本構成を示す図、同図（ｂ）は第１の変形例を示す図、同図（ｃ）は第２の変形例を示す図である。
図１３はＭＯＳトランジスタにおける電源電圧に対する飽和電流特性を示し、同図（ａ）はしきい値電圧が変動した場合の特性図、同図（ｂ）はμＣｏｘ（Ｗ／Ｌ）（μは移動度、Ｃｏｘは単位面積当りのゲート容量、Ｗ及びＬは各々ＭＯＳトランジスタのゲート幅及びゲート長）が変動した場合の特性図、同図（ｃ）は周囲温度が変動した場合の特性図を示す。
図１４はＭＯＳトランジスタのしきい値電圧と基板電位との関係を示す図である。
図１５は本発明の第２の実施の形態の半導体集積回路の基本構成を示す図である。
図１６は同実施の形態の半導体集積回路に備える電源電圧制御回路の内部構成を示す図である。
図１７は同電源電圧制御回路の具体的構成の一例を示す図である。
図１８は同電源電圧制御回路の具体的構成の他の例を示す図である。
図１９は同電源電圧制御回路の具体的構成の更に他の例を示す図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態の半導体集積回路を図面を参照しながら説明する。
（第１の実施の形態）
図１は本実施の形態の半導体集積回路の構成を示す。同図において、２は主回路であって、動作電源電圧Ｖｄｄを受けて動作すると共に、多数のＭＯＳトランジスタ（図示せず）を備えて構成される。これ等のＭＯＳトランジスタは、各々、そのソースと基板が電気的に接続されずに、ソース電位と基板電位とが分離されている。
また、１は基板電位制御回路であって、前記主回路２の動作電源電圧Ｖｄｄの情報と、この動作電源電圧Ｖｄｄの下で動作する主回路２のＭＯＳトランジスタの目標飽和電流値Ｉｄｓの情報とが与えられている。この基板電位制御回路１は、主回路２の動作電源電圧Ｖｄｄの下での主回路２のＭＯＳトランジスタの実際飽和電流が、前記与えられた目標飽和電流値Ｉｄｓとなるように、主回路２を構成するＭＯＳトランジスタの基板電位Ｖｂを制御する。
従って、基板電位制御回路１は、主回路２のＭＯＳトランジスタの実際飽和電流値が常に目標飽和電流値Ｉｄｓとなるように、基板電位Ｖｂを制御するので、ＭＯＳトランジスタの製造プロセスのばらつきや、温度変動が生じても、主回路２は常に一定の動作速度で動作する。
このように、本実施の形態では、前記式２に示す遅延時間τを決定するＭＯＳトランジスタの飽和電流値Ｉｄｓのばらつきそのものを、ＭＯＳトランジスタの基板電位制御により抑制することに特徴がある。
図２（ａ）〜（ｄ）は、図１に示した半導体集積回路における主回路２の動作電源電圧Ｖｄｄと目標飽和電流値Ｉｄｓとの関係の各種バリエーションを示す。
図２（ａ）は、ＭＯＳトランジスタの目標飽和電流値Ｉｄｓを主回路２の動作電源電圧Ｖｄｄに関係なく一定とした例を示す。前記式２で示されるように、ＭＯＳトランジスタの飽和電流値Ｉｄｓが一定であると仮定した場合、ＭＯＳトランジスタ回路の遅延時間τは、動作電源電圧Ｖｄｄに比例して増大する。しかし、主回路２の電源電圧の精度が高い場合には、遅延ばらつきは小さく、従って本実施の形態は非常に有効である。
図２（ｂ）は、ＭＯＳトランジスタの目標飽和電流値Ｉｄｓと主回路２の動作電源電圧Ｖｄｄとの関係を比例関係とした例を示す。本関係では、主回路２の動作電源電圧Ｖｄｄが変化しても、主回路２の動作速度をほぼ一定にできるという格別の効果を持つ。前記式２から判るように、ＭＯＳトランジスタ回路の動作速度を一定とするには、ＭＯＳトランジスタの飽和電流値Ｉｄｓのばらつきを少なくすることは勿論であるが、式５に示すように、動作電源電圧Ｖｄｄと比例関係にある飽和電流値Ｉｄｓを目標値とすることがより望ましい。
Ｉｄｓ＝ｋ・Ｖｄｄ                  （５）
式５において、ＩｄｓはＭＯＳトランジスタの飽和電流値、ｋは定数、Ｖｄｄは主回路２の動作電源電圧である。式５を式２に代入すると、遅延時間τは、Ｃ／ｋとなり、ＭＯＳトランジスタの特性ばらつきや温度変動、更には動作電源電圧Ｖｄｄにも依存せず、一定の動作速度が得られることが判る。但し、式２は、インバータ回路等の単純なロジック回路に対して有効な近似式である。
メモリや、多段積みしたロジック回路等では、遅延時間τが、多段積みされたＭＯＳトランジスタの飽和電流だけでなく、オン抵抗にも影響するので、図２（ｃ）に示すように、各回路毎に、動作電源電圧の変動に対して一定の動作速度を得るための最適な１次関数の関係を設定するのが良い。図２（ｃ）は、ＭＯＳトランジスタの目標飽和電流値Ｉｄｓと主回路２の動作電源電圧Ｖｄｄとの関係を、オフセット電流Ｉｄｓ０を加えた比例関係とした例を示す。
図２（ｄ）は、主回路２が複数の（同図では２つ）の異なる動作電源電圧範囲を有する場合に、第１及び第２の各動作電源電圧範囲毎に、目標飽和電流値Ｉｄｓが主回路２の動作電源電圧Ｖｄｄに対して１次関数の関係にあり、且つこの各動作電源電圧範囲毎の１次関数の関係（１次関数の傾き）が相互に異なることを例示している。主回路２に与える動作電源電圧Ｖｄｄが例えば２種類あり、各々の動作電源電圧に対して動作速度仕様が異なる場合には、図２（ｄ）で例示するグラフの関係に設定すれば、消費電力の面、特にトランジスタのリーク電流の削減の面でより効果的である。
図３は、図１に示した半導体集積回路における基板電位制御回路１の具体的な構成例を示す。図３に示した半導体集積回路は、図１と同様に、基板電位制御回路１と、主回路２とを備える。
そして、前記基板電位制御回路１は、定電流発生回路１−１と、基板電位発生回路１−２と、電流−電圧変換回路１−３とを備える。電流−電圧変換回路１−３は、ＭＯＳトランジスタを内蔵し、その基板電位Ｖｂを変更して、電流−電圧変換特性を変更することが可能である。定電流発生回路１−１は定電流Ｉｄを出力し、定電流Ｉｄは前記電流−電圧変換回路１−３に入力される。電流−電圧変換回路１−３は、この定電流Ｉｄを電圧Ｖｄに変換して、基板電位発生回路１−２に出力する。基板電位発生回路１−２は、主回路２の動作電源電圧Ｖｄｄと、前記電流−電圧変換回路１−３の変換電圧Ｖｄとを受け、この動作電源電圧Ｖｄｄと変換電圧Ｖｄとが一致するように、電流−電圧変換回路１−３に対し基板電位Ｖｂの信号を出力し、電流−電圧変換回路１−３は、この受けた基板電位Ｖｂに基づいて電流−電圧変換特性を変更する。基板電位発生回路１−２が発生した基板電位Ｖｂは、主回路２を構成するＭＯＳトランジスタの基板電位Ｖｂとして、主回路２に供給される。
図３に示した基板電位制御回路１は、主回路２を構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの両方の基板電位制御に対して有効である。次に、説明を簡単化するために、主回路２を構成するｎＭＯＳトランジスタに対する基板電位制御回路と、ｐＭＯＳトランジスタに対する基板電位制御回路とに分けて、以下説明する。
先ず、主回路２の内部構成例を図４を用いて説明する。同図は、主回路２が複数個のインバータ回路Ｉ１、Ｉ２…で構成される場合を例示している。２ｎ−１〜２ｎ−２はソース電位と基板電位とが分離されたｎＭＯＳトランジスタを、２ｐ−１〜２ｐ−２は同様にソース電位と基板電位とが分離されたｐＭＯＳトランジスタを各々示している。ｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の基板電位には電位Ｖｂｎが、ｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の基板電位には電位Ｖｂｐが各々与えられている。既述した式１に示したように、ｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２のしきい値電圧Ｖｔｎは、基板電位Ｖｂｎを制御することにより変更可能であり、またｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２のしきい値電圧Ｖｔｐは、基板電位Ｖｂｐを制御することにより変更可能である。従って、ｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の飽和電流Ｉｄｓ（ｎ）、及びｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の飽和電流Ｉｄｓ（ｐ）もまた、各々、基板電位Ｖｂｎ、Ｖｂｐを制御することにより、変更することが可能である。
次に、図５は、主回路２のｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の飽和電流を制御するための基板電位制御回路１−１の内部構成例を示した半導体集積回路を示す。図５は、図１と同様に、ｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２を備えた主回路２と、この主回路２のｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２用の基板電位制御回路１ｎとから構成されている。基板電位制御回路１ｎは、定電流源（定電流発生回路）１ｎ−１と、オペアンプ（差動増幅器）１ｎ−２と、電流−電圧変換回路１ｎ−３とを備える。定電流源１ｎ−１から出力される定電流Ｉｄｎは電流−電圧変換回路１ｎ−３に与えられる。この電流−電圧変換回路１ｎ−３は、前記定電流源１ｎ−１が出力した定電流Ｉｄｎを所定の電流−電圧変換特性に基づいて電圧Ｖｄｎに変換する。前記オペアンプ１ｎ−２は、前記電流−電圧変換回路１ｎ−３によって変換された変換電圧Ｖｄｎと、主回路２の動作電源電圧Ｖｄｄとを受け、この両電圧Ｖｄｎ、Ｖｄｄが一致するように、電流−電圧変換回路１ｎ−３の基板電位Ｖｂｎを制御すると共に、この制御した基板電位Ｖｂｎを主回路２のｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の基板電位Ｖｂｎとして、主回路２にも供給する。
前記電流−電圧変換回路１ｎ−３は、ｎＭＯＳトランジスタ３ｎ−１により構成されている。このｎＭＯＳトランジスタ３ｎ−１は、その基板電位Ｖｂｎと動作電源電圧Ｖｄｄとの間の特性が、主回路２で使用されるｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２と等しいことが望ましい。例えば、主回路２を構成するｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２において、そのゲート長Ｌが０．１３ｕｍ、動作電源電圧Ｖｄｄが１．５Ｖ、Ｗ／Ｌ＝３ｕｍ／０．１３ｕｍである場合に、その飽和電流値Ｉｄｓ（ｎ）が２ｍＡであったとすると、電流−電圧変換回路１ｎ−３で使用するｎＭＯＳトランジスタ３ｎ−１としては、Ｗ／Ｌ＝３ｕｍ／０．１３ｕｍのサイズのものを用いることが望ましい。前記電流−電圧変換回路１ｎ−３のｎＭＯＳトランジスタ３ｎ−１は、そのゲートとドレインとが直結され、そのドレイン側から定電流源回路１ｎ−１で発生した定電流Ｉｄｎを流す。この定電流値Ｉｄｎは、前記数値例示では、主回路２を構成するｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の飽和電流値Ｉｄｓ（ｎ）が２ｍＡ＠１．５Ｖであるので、目標飽和電流値として、この２ｍＡ＠１．５Ｖを設定する。
オペアンプ１ｎ−２は、電流−電圧変換回路１ｎ−３から出力された変換電圧Ｖｄｎが主回路２の動作電源電圧Ｖｄｄと等しくなるように、電流−電圧変換回路１ｎ−３のｎＭＯＳトランジスタ３ｎ−１の基板電位Ｖｂｎを制御する。この制御された基板電位Ｖｂｎは、主回路２を構成するｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の基板電位Ｖｂｎとして、主回路２にも供給される。従って、動作電源電圧Ｖｄｄ＝１．５Ｖのときの主回路２のｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の実際飽和電流Ｉｄｓ（ｎ）が２ｍＡとなるように、主回路２のｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の基板電位Ｖｂｎが制御される。定電流源１ｎ−１の定電流Ｉｄｎが動作電源電圧Ｖｄｄの変動に依存せず、一定電流を保持する場合には、主回路２のｎＭＯＳトランジスタ２ｎ−１〜２ｎ−２の飽和電流値Ｉｄｓ（ｎ）は、動作電源電圧Ｖｄｄに依存せずに、一定値に制御される。
続いて、主回路２を構成するｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の飽和電流を制御するための基板電位制御回路１の構成を図６に基づいて説明する。
図６は、図１と同様に、ｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２を備えた主回路２と、そのｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２用の基板電位制御回路１ｐとから構成されている。基板電位制御回路１ｐは、定電流源１ｐ−１と、オペアンプ１ｐ−２と、内部にｐＭＯＳトランジスタ３ｐ−１を有する電流−電圧変換回路１ｐ−３とから構成される。定電流源１ｐ−１から出力される定電流Ｉｄｐは、電流−電圧変換回路１ｐ−３に与えられる。オペアンプ１ｐ−２は、電流−電圧変換回路１ｐ−３により変換された変換電圧Ｖｄｐと、主回路２の動作電源電圧Ｖｄｄとが等しくなるように、電流−電圧変換回路１ｐ−３のｐＭＯＳトランジスタ３ｐ−１の基板電位Ｖｂｐを制御すると共に、この制御された基板電位Ｖｂｐを、主回路２のｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の基板電位Ｖｂｐとして、主回路２にも供給する。
前記電流−電圧変換回路１ｐ−３において、ｐＭＯＳトランジスタ３ｐ−１は、その基板電位Ｖｂｐと飽和電流値Ｉｄｓ（ｐ）との関係特性が、主回路２を構成するｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の特性と等しいことが望ましい。例えば、主回路２を構成するｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２において、そのゲート長Ｌが０．１３ｕｍ、動作電源電圧Ｖｄｄが１．５Ｖ、Ｗ／Ｌ＝３ｕｍ／０．１３ｕｍである場合に、その飽和電流値Ｉｄｓ（ｐ）が１ｍＡであったとすると、電流−電圧変換回路１ｐ−３で使用するｐＭＯＳトランジスタ３ｐ−１は、Ｗ／Ｌ＝３ｕｍ／０．１３ｕｍのサイズのものを用いることが望ましい。電流−電圧変換回路１ｐ−３のｐＭＯＳトランジスタ３ｐ−１は、そのゲートとドレインとが直結され、そのソース側から、定電流源回路１ｐ−１から発生した定電流Ｉｄｐを流す。この定電流値Ｉｄｐは、主回路２のｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の飽和電流値Ｉｄｓ（ｐ）が前記数値例では１ｍＡであるので、目標飽和電流値として、１ｍＡ＠１．５Ｖを設定する。
前記基板電位制御回路１ｐにおいて、オペアンプ１ｐ−２は、電流−電圧変換回路１ｐ−３の変換電圧Ｖｄｐが動作電源電圧Ｖｄｄと等しくなるように、電流−電圧変換回路１ｐ−３のｐＭＯＳトランジスタ３ｐ−１の基板電位Ｖｂｐを制御し、この制御された基板電位Ｖｂｐは、主回路２のｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の基板電位Ｖｂｐとして、主回路２にも供給される。従って、主回路２では、動作電源電圧Ｖｄｄ＝１．５Ｖのときに、ｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の実際飽和電流Ｉｄｓ（ｐ）が１ｍＡとなるように、その基板電位Ｖｂｐが制御される。定電流源１ｐ−１の定電流Ｉｄｐが動作電源電圧Ｖｄｄの変動に依存せず、一定電流である場合は、主回路２の動作電源電圧Ｖｄｄの変動に依存せず、そのｐＭＯＳトランジスタ２ｐ−１〜２ｐ−２の飽和電流Ｉｄｓ（ｐ）は一定値に制御される。
（基板電位制御回路の定電流発生回路の変形例）
図７（ａ）〜（ｄ）は、基板電位制御回路１の定電流発生回路１−１の各種変形例を示している。これらの定電流発生回路は、前記定電流発生回路１ｎ−１、１ｐ−１の何れにも使用可能である。
図７（ａ）の定電流発生回路１−１ａは、主回路２の動作電源電圧Ｖｄｄを含む動作電源電圧範囲内で、目標飽和電流値Ｉｄｓを常に一定値とする回路例である。本回路の動作電源電圧と定電流発生回路１−１ａの定電流値Ｉｄ（目標飽和電流値）との関係を図８（ａ）に示す。図７（ａ）の定電流発生回路１−１ａは、基準電圧発生回路１１と、オペアンプ２１と、抵抗値Ｒの抵抗３１と、２個のｐＭＯＳトランジスタ４１、４２とにより構成されている。両ｐＭＯＳトランジスタ４１、４２のソースには、動作電源電圧Ｖｄｄよりも高電圧Ｖｏが供給され、一方のｐＭＯＳトランジスタ４１には前記抵抗３１の一端が接続され、その抵抗３１の他端は接地されている。他方のｐＭＯＳトランジスタ４２のドレインは、本回路１−１ａの出力端である。オペアンプ２１は、抵抗３１の接地端とは異なる一端の電圧値が、基準電圧発生回路１１の出力電圧値Ｖｒと等しくなるように、ｐＭＯＳトランジスタ４１のゲートを制御する。ｐＭＯＳトランジスタ４１、４２は同サイズであり、双方のｐＭＯＳトランジスタ４１、４２には同一値の電流が流れるので、ｐＭＯＳトランジスタ４２は、Ｉｄ＝Ｖｒ／Ｒの一定電流Ｉｄを出力する。
図７（ｂ）〜図７（ｄ）は、定電流発生回路１−１ｂ〜１−１ｄの他の変形例を示す。出力する定電流Ｉｄの値、すなわち、目標飽和電流値Ｉｄｓを、常に一定値には設定せず、主回路２の動作電源電圧Ｖｄｄの変化に応じて変更して、複数種類とし、そのうち主回路２の実際の動作電源電圧Ｖｄｄに応じた１つの定電圧値を選択して出力する構成を有するものである。
すなわち、図７（ｂ）の定電流発生回路１−１ｂは、主回路２の動作電源電圧範囲に対し、目標飽和電流値Ｉｄｓと主回路２の動作電源電圧Ｖｄｄとの関係が比例する回路例を示す。本回路の動作電源電圧Ｖｄｄと目標飽和電流（定電流発生回路１−１ａの定電流値Ｉｄ）との関係を図８（ｂ）に示す。
図７（ｂ）の定電流発生回路１−１ｂは、オペアンプ２１と、抵抗値Ｒの抵抗３１と、２個のｐＭＯＳトランジスタ４１、４２と、２個のｎＭＯＳトランジスタ５１、５２とにより構成されている。抵抗３１の一端には主回路２の動作電源電圧Ｖｄｄが供給されている。ｐＭＯＳトランジスタ４１、４２のソースには動作電源電圧Ｖｄｄよりも高電圧Ｖｏが供給され、ｎＭＯＳトランジスタ５１、５２のソースには所定の負電圧−Ｖｓが供給される。オペアンプ２１は、抵抗３１の他端が、接地電位Ｖｓｓ、つまり０Ｖとなるように、２個のｎＭＯＳトランジスタ５１、５２のゲートを制御する。このｎＭＯＳトランジスタ５１、５２は相互に同サイズ、ｐＭＯＳトランジスタ４１、４２も同サイズとした場合は、これらの全トランジスタには同一値の電流が流れるので、ｐＭＯＳトランジスタ４２は、Ｉｄ＝Ｖｄｄ／Ｒの電流Ｉｄを出力する。図７（ｂ）に示す回路の場合、目標飽和電流値Ｉｄは、主回路２の動作電源電圧Ｖｄｄに対して、比例関係となる。
図７（ｃ）の定電流発生回路１−１ｃは、主回路２の動作電源電圧範囲に対し、目標飽和電流値Ｉｄｓと主回路２の電源電圧値との関係を一次関数とする回路例である。本回路の電源電圧と飽和電流との関係を図８（ｃ）に示す。
図７（ｃ）の定電流発生回路１−１ｃは、図７（ｂ）と回路的にほぼ同等であるが、図７（ｂ）ではオペアンプ２１の入力が接地電位Ｖｓｓであったのに対し、図７（ｃ）では−Ｖ１の負電圧が供給されている点で異なる。従って、図７（ｃ）では、オペアンプ２１は、抵抗３１の他端が負電圧−Ｖ１となるように、ｎＭＯＳトランジスタ５１、５２のゲートを制御する。ｎＭＯＳトランジスタ５１、５２が同サイズ、ｐＭＯＳトランジスタ４１、４２が同サイズである場合には、それらの全トランジスタには全て同一値の電流が流れるので、ｐＭＯＳトランジスタ４２はＩｄ＝（Ｖｄｄ＋Ｖ１）／Ｒの電流Ｉｄを出力する。
図７（ｄ）の定電流発生回路１−１ｄは、主回路の２種以上の異なる動作電源電圧範囲毎に、目標飽和電流値Ｉｄｓと主回路２の動作電源電圧値との関係が比例関係であり、且つ、この比例関係（１次関数の傾き）が各動作電源電圧範囲相互間で異なる回路例を示す。本回路の動作電源電圧と飽和電流との関係を図８（ｄ）に示す。
図７（ｄ）の定電流発生回路１−１ｄは、図７（ｂ）の回路に加えて、抵抗値Ｒ１、Ｒ２（Ｒ１＜Ｒ２）を持つ２個の抵抗３２、３３と、２個のスイッチ６１、６２とが追加される。第１の動作電源電圧範囲が高電圧範囲の場合は、抵抗３２側のスイッチ６１のみをオンし、第２の動作電源電圧範囲が低電圧範囲の場合は、抵抗３３側のスイッチ６２のみをオンする動作を与える。従って、第１の動作電圧範囲の場合は、Ｉｄ＝Ｖｄｄ／Ｒ１の定電流Ｉｄが、第２の動作電圧範囲の場合は、Ｉｄ＝Ｖｄｄ／Ｒ２の定電流Ｉｄが得られる。Ｒ１＜Ｒ２であるので、図８（ｄ）に示す特性が得られる。
以上説明した図７（ａ）〜（ｄ）に示した定電流発生回路１−１ａ〜１−１ｄを図３の定電流発生回路１−１として与えることにより、図２（ａ）〜（ｄ）で示す様々な関係を実現することができる。
本発明では、ＭＯＳトランジスタの目標飽和電流値のばらつき割合を、実際飽和電流値のばらつき割合よりも小さくしなければ、意味をなさない。ところが、半導体プロセスによって形成される抵抗は、一般にプロセスの出来栄えによって２０％程度ばらつくので、回路的工夫が必要となる。
図９（ａ）及び（ｂ）は、目標飽和電流値Ｉｄｓの絶対精度をより高めることが可能な調整回路を有する定電流発生回路を示す。
図９（ａ）は、抵抗値の絶対精度を高精度化することにより、出力電流を調整可能とする定電流発生回路の構成を示す。同図（ａ）は、図７（ｂ）とほぼ同等であるが、抵抗３４は可変抵抗となっている。この可変抵抗（調整回路）３４は、係数αを調整することで任意な抵抗値にすることができる。従って、ｐＭＯＳトランジスタ４２から出力する定電流Ｉｄは、Ｉｄ＝Ｖｄｄ／αＲとなり、抵抗３４の抵抗値Ｒ自体がばらついても、係数αを調整することにより、目標飽和電流値Ｉｄはより高精度化される。
また、図９（ｂ）は、２個のｐＭＯＳトランジスタ４１、４２’のカレント比Ａによって、定電流Ｉｄを調整可能とする定電流発生回路の構成を示す。２個のｐＭＯＳトランジスタ４１、４２’間のゲート幅Ｗのサイズ比は、１：Ａに設定されており、係数Ａは調整可能である。従って、ゲート幅Ｗを調整可能なｐＭＯＳトランジスタ４２’から出力する定電流値Ｉｄは、Ｉｄ＝Ａ・Ｖｄｄ／Ｒとなり、抵抗３１の抵抗値Ｒ自体がばらついても、係数Ａを調整することにより、目標飽和電流値Ｉｄはより高精度化される。このカレント比Ａを有する２個のｐＭＯＳトランジスタ４１、４２’により、定電流値のばらつきを小さくする調整回路９０を構成する。
以上、電流−電圧変換回路１−３では、主回路２で使用するＭＯＳトランジスタを用いて、そのＭＯＳトランジスタの飽和電流値Ｉｄｓを電圧変換する方法について説明したが、電流−電圧変換回路１−３を構成するＭＯＳトランジスタに数ｍＡの電流を流し続けるのは、電力的に不利であり、また、経時変化の面からも得策でない。本発明の電流−電圧変換回路に求められる特性は、所定の目標飽和電流値を決定したときの主回路２のＭＯＳトランジスタの基板−動作電源電圧（Ｖｂ−Ｖｄｄ）特性と、電流−電圧変換回路のＶｂ−Ｖｄ特性とを、各種ばらつきに対して、ほぼ等しくすることが重要なコンセプトとなる。
図１１（ａ）及び（ｂ）は、電流−電圧変換回路１−３に求められる特性を示す。図１１（ａ）は、目標飽和電流Ｉｄｓ（ｎ）を一定とした場合に、主回路２を構成するｎＭＯＳトランジスタの基板電位Ｖｂｎと動作電源電圧Ｖｄｄとの関係を示す。符号ａは、既述した式３における、しきい値電圧Ｖｔが大、μＣｏｘ（Ｗ／Ｌ）が小、又は温度が高い際の特性を示し、符号ｂは前記式３における、しきい値電圧Ｖｔが中、μＣｏｘ（Ｗ／Ｌ）が中、又は温度が中の際の特性を示し、符号ｃは前記式３における、しきい値電圧Ｖｔが小、μＣｏｘ（Ｗ／Ｌ）が大、又は温度が低い際の特性を示している。所定値の動作電源電圧Ｖｄｄに対しては、各種ばらつきに対し、基板電位Ｖｂｎは、Ｖ−〜Ｖ＋の範囲で制御されなければならないことを示している。
図１１（ｂ）は、目標飽和電流Ｉｄｎを一定とした場合に、電流−電圧変換回路１−３が有するｎＭＯＳトランジスタの基板電位Ｖｂｎと出力変換電圧Ｖｄｎとの関係を示しており、各種ばらつきに対して、図１１（ａ）と同等の特性が実現されていれば良い。すなわち、所定値の変換電圧Ｖｄｎ（Ｖｄｎ＝Ｖｄｄ）では、各種ばらつきに対し、基板電位Ｖｂｎは、Ｖ−〜Ｖ＋の範囲で制御されていれば良い。
以上のことから、電流−電圧変換回路１−３は、図１０（ｂ）及び（ｃ）に示す構成に置換することも可能である。
図１０（ａ）は、図５に示した電流−電圧変換回路１ｎ−３を再掲している。この図１０（ａ）の回路構成、つまり、図１１（ａ）に示す各種ばらつきに対するＶｂｎ−Ｖｄｎ特性をほぼ実現できる構成であれば、電流−電圧変換回路１−３は、如何なる構成であっても良い。
ＭＯＳトランジスタの飽和電流特性は、式３で示すように、値（Ｗ／Ｌ）にも依存する。従って、動作電源電圧Ｖｄｄを一定値としたときの目標飽和電流値Ｉｄｓは、本来の目標飽和電流値がＩｄｓ（ｎ）であった場合に、電流−電圧変換回路１ｎ−３のＭＯＳトランジスタのゲート長Ｌを本来の０．１３ｕｍから１．３ｕｍへと１０倍とすることにより、Ｉｄｓ＝（１／１０）Ｉｄｓ（ｎ）としても、電流−電圧変換回路１ｎ−３のＶｂｎ−Ｖｄｎ特性に変化はなく、代用可能である。但し、（Ｗ／Ｌ）のばらつきに対する相対精度が異なるので、図１０（ｂ）に示すように、３ｕｍ／０．１３ｕｍのサイズのｎＭＯＳトランジスタ７１〜７４…を１０段多段積みする構成として、実効的なゲート長ＬをＬ＝１．３ｕｍとした方が、特性的に望ましい。実際には、電流密度の違いから移動度μが異なってくるため、図１０（ａ）の裸特性に対して特性的違いが生じる場合がある。この場合は、図１０（ｃ）に示すように、抵抗３５を挿入することにより、特性をほぼ一致させることが可能となる。
次に、ｐＭＯＳトランジスタ用の基板電位制御回路の電流−電圧変換回路の各種回路構成例を図１２（ｂ）、（ｃ）に示す。これらは、ｐＭＯＳトランジスタ８１〜８４…を１０段多段積みした構成を有する。これらの図は、既述した図１０（ｂ）、（ｃ）と同様の振る舞いであるので、ここでは、詳細説明を省略する。
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体集積回路を説明する。
図１５は、本実施の形態の半導体集積回路の概略構成を示す。前記図１に示した第１の実施の形態では、基板電位制御回路１を設けて、前記式２に示す遅延時間τを決定するＭＯＳトランジスタの飽和電流値Ｉｄｓのばらつきそのものを、ＭＯＳトランジスタの基板電位制御により抑制したが、本実施の形態では、この飽和電流値Ｉｄｓのばらつきを、主回路２に与える動作電源電圧Ｖｄｄの制御により抑制するものである。
すなわち、図１５において、１０は電源電圧制御回路であって、主回路２に含まれるＭＯＳトランジスタの目標飽和電流値Ｉｄｓの情報が与えられている。前記電源電圧制御回路１０は、主回路２内のＭＯＳトランジスタの実際飽和電流が、前記与えられた目標飽和電流値Ｉｄｓとなるように、主回路２の動作電源電圧Ｖｄｄを制御する。主回路２は、例えば既述した図４の内部構成を持つ。
図１６は、前記電源電圧制御回路１０の具体的な構成例を示す。図１６に示した半導体集積回路は、図１５と同様に、電源電圧制御回路１０と、主回路２とを備える。前記電源電圧制御回路１０は、定電流発生回路１０−１と、電源電圧発生回路１０−２と、電流−電圧変換回路１０−３とを備える。定電流発生回路１０−１は、目標飽和電流値Ｉｄｓに等しい定電流Ｉｄｓを出力し、この定電流Ｉｄは電流−電圧変換回路１０−３に入力される。この電流−電圧変換回路１０−３は、定電流発生回路１０−１からの定電流Ｉｄｓを電圧Ｖｄに変換して、参照電圧として電源電圧発生回路１０−２に出力する。電源電圧発生回路１０−２は、前記電流−電圧変換回路１０−３からの参照電圧Ｖｄと同電圧値の電圧を低インピーダンス化して動作電源電圧Ｖｄｄとして出力する。前記電源電圧発生回路１０−２が発生した動作電源電圧Ｖｄｄは、主回路２に供給される。
従って、本実施の形態では、電源電圧制御回路１０が主回路２の動作電源電圧Ｖｄｄを制御して、主回路２内のＭＯＳトランジスタの実際飽和電流値を常に目標飽和電流値Ｉｄｓにするので、主回路２内のＭＯＳトランジスタの製造プロセスのばらつきによりＭＯＳトランジスタの移動度やしきい値電圧Ｖｔがばらついたり、温度変動が生じても、主回路２のＭＯＳトランジスタの動作速度のばらつきが有効に抑制される。
図１７は、前記電源電圧制御回路１０の具体的構成を示す。同図に示した電源電圧制御回路１０ｎは、定電流源（定電圧発生回路）１０ｎ−１と、ｎＭＯＳトランジスタ１３ｎ−１で構成された電流−電圧変換回路１０ｎ−３と、オペアンプで構成された電源電圧発生回路１０ｎ−２とにより構成される。前記電流−電圧変換回路１０ｎ−３を構成するｎＭＯＳトランジスタ１３ｎ−１は、主回路２に備えるｎＭＯＳトランジスタ（図示せず）と同一特性を持つトランジスタで構成される。前記定電流源１０ｎ−１からの目標飽和電流値Ｉｄｓに等しい定電流Ｉｄｎは、電流−電圧変換回路１０ｎ−３により電圧Ｖｄｎに変換され、電源電圧発生回路１０ｎ−２は、この電圧Ｖｄｎと同電圧値の電圧を低インピーダンス化して動作電源電圧Ｖｄｄとして主回路２に供給する。この電源電圧制御回路１０ｎは、電流−電圧変換回路１０ｎ−３がｎＭＯＳトランジスタ１３ｎ−１で構成されるので、主回路２を構成するＭＯＳトランジスタのうちｎＭＯＳトランジスタの駆動能力に起因してクリティカルパスが構成される場合に、特に有効な構成である。
図１８は、前記図１６に示した電源電圧制御回路１０の他の具体的構成を示し、特に、主回路２を構成するＭＯＳトランジスタのうちｐＭＯＳトランジスタの駆動能力に起因してクリティカルパスが構成される場合に、有効な構成である。
すなわち、図１８に示した電源電圧制御回路１０ｐでは、電流−電圧変換回路１０ｐ−３が、主回路２に備えるｐＭＯＳトランジスタ（図示せず）と同一特性を持つｐＭＯＳトランジスタ１３ｐ−１で構成される。その他の構成は、図１７に示した電源電圧制御回路１０ｎと同一構成であるので、同一部分に同一の符号に添符号ｐを付してその説明を省略する。
また、図１９は、前記図１６に示した電源電圧制御回路１０の更に他の具体的構成を示し、特に、主回路２を構成するＭＯＳトランジスタのうちｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの両駆動能力に起因してクリティカルパスが構成される場合に、有効な構成である。
すなわち、図１９に示した電源電圧制御回路１０ｐでは、電流−電圧変換回路１０ｎｐ−３が、主回路２に備えるｎＭＯＳ及びｐＭＯＳトランジスタ（図示せず）と同一特性を持つｎＭＯＳ及びｐＭＯＳの２個のトランジスタ１３ｎ−１、１３ｐ−１の並列回路で構成される。この場合には、定電流源１０ｎｐ−１が供給する定電流Ｉｄｎｐは、ｎＭＯＳトランジスタの目標飽和電流Ｉｄｓｎに等しい定電流Ｉｄｎと、ｐＭＯＳトランジスタの目標飽和電流Ｉｄｓｐに等しい定電流Ｉｄｐとの合計値であり、この場合の目標飽和電流値Ｉｄｓは、前記ｎＭＯＳ及びｐＭＯＳトランジスタ１３ｎ−１、１３ｐ−１の両目標飽和電流Ｉｄｓｎ、Ｉｄｓｐの平均値となる。その他の構成は、図１７に示した電源電圧制御回路１０ｎと同一構成であるので、同一部分に同一の符号に添符号ｎｐを付してその説明を省略する。
前記図１７〜図１９に示した定電流源１０ｎ−１、１０ｐ−１、１０ｎｐ−１の内部構成は、例えば、既述した図７（ｂ）又は同図（ｃ）の構成を採用できる。これ等の内部構成では、図８（ｂ）及び（ｃ）に示した通り、供給する定電流値Ｉｄと主回路２の動作電源電圧Ｖｄｄとの関係を一次関数とすることができる。このように一次関数の関係にすれば、前記式２及び式５から判るように、遅延時間τは、主回路２のＭＯＳトランジスタのしきい値電圧の変動を含む特性ばらつきや温度変動、又は主回路２の動作電源電圧Ｖｄｄに依存せずに、所定値に固定され、主回路２の動作速度は一定値になる。従って、前記ＭＯＳトランジスタの特性ばらつきや温度変動等に対して少ないマージン設計が可能となるので、設計の容易化や出荷製品の高歩留まり化が図られる。更に、少ないマージン設計が可能となるのに伴い、主回路２の動作電源電圧Ｖｄｄは、小さな電源マージンを考慮した電圧に設定されるので、従来のようにＭＯＳトランジスタの製造プロセスのばらつき等を考慮した大きなマージンを考慮した高電圧に設定しておく必要がなく、主回路２をより一層低い動作電源電圧Ｖｄｄで動作させることができ、低消費電力化も可能である。
更に、前記定電流源１０ｎ−１、１０ｐ−１、１０ｎｐ−１の内部構成は、例えば、既述した図７（ｄ）又は図９（ａ）、（ｂ）の構成をも採用できる。これ等の内部構成では、図８（ｄ）に示した通り、主回路２を構成するＭＯＳトランジスタの目標飽和電流値Ｉｄｓと主回路２の各動作モードに対応する各動作電源電圧範囲での動作電源電圧Ｖｄｄとの関係を一次関数の関係とし、且つ、その各一次関数の傾きが主回路２の動作電源電圧範囲相互間で異なる関係とすることができる。この場合には、主回路２の各動作モード毎に、小さな電源マージンのみを考慮した動作電源電圧Ｖｄｄとすることができるので、主回路２の低電圧動作が全ての動作モードで可能となり、より一層の低消費電力化が可能である。
【産業上の利用可能性】  以上説明したように、本発明は、主回路を構成するＭＯＳトランジスタの実際飽和電流値を目標飽和電流値に制御したので、ＭＯＳトランジスタのしきい値電圧や単位面積当たりのゲート容量、Ｗ／Ｌ比などの製造プロセスのばらつきや、周囲温度の変化に拘わらず、主回路の動作ばらつきを小さく抑制でき、歩留まりの向上や動作速度仕様の向上を図る半導体集積回路等として、有用である。
【図１】
2004077673.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成17年3月11日(2005.3.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース電位と基板電位とが分離されたＭＯＳ構造の複数個のトランジスタにより構成され、所定動作電源電圧を受けて動作する主回路と、
前記主回路を構成する各ＭＯＳトランジスタの基板電位を制御する基板電位制御回路とを備え、
前記基板電位制御回路は、
前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの目標飽和電流値が設定され、
前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの実際飽和電流値が、前記目標飽和電流値と一致するように、前記主回路の各ＭＯＳトランジスタの基板電位を制御する
ことを特徴とする半導体集積回路。
【請求項２】
前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記動作電圧範囲内の動作電源電圧値と比例関係にある
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記動作電圧範囲内の動作電源電圧値と１次関数の関係にある
ことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記主回路は、複数の動作電源電圧範囲を持ち、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、
前記目標飽和電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なる
ことを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記基板電位制御回路は、
前記主回路を構成するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタの基板電位又はｐＭＯＳトランジスタの基板電位を制御する
ことを特徴とする請求項１記載の半導体集積回路。
【請求項６】
ソース電位と基板電位とが分離されたＭＯＳ構造の複数個のトランジスタにより構成され、所定動作電源電圧を受けて動作する主回路と、
前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの実際飽和電流値が目標飽和電流値と一致するように、前記主回路を構成する各ＭＯＳトランジスタの基板電位を制御する基板電位制御回路とを備え、
前記基板電位制御回路は、
定電流発生回路と、
ＭＯＳトランジスタを内蔵し、前記内蔵ＭＯＳトランジスタの基板電位に応じて変化する電流-電圧変換特性を有し、前記定電流発生回路の定電流値を電圧値に変換する電流-電圧変換回路と、
前記電流-電圧変換回路により変換された電圧値が、前記主回路の所定動作電源電圧値に等しくなるように、前記電流-電圧変換回路の基板電位を制御する差動増幅回路とを備えて、
前記主回路を構成する各ＭＯＳトランジスタの基板電位を、前記差動増幅回路により制御された前記電流-電圧変換回路の基板電位と等しくなるように制御する
ことを特徴とする半導体集積回路。
【請求項７】
前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、
前記定電流発生回路の定電流値は、前記動作電圧範囲内の動作電源電圧値と比例関係にある
ことを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、
前記定電流発生回路の定電流値は、前記動作電圧範囲内の動作電源電圧値と１次関数の関係にある
ことを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記主回路は、複数の動作電源電圧範囲を持ち、
前記定電流発生回路の定電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、
前記定電流発生回路の定電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なる
ことを特徴とする請求項６記載の半導体集積回路。
【請求項１０】
前記定電流発生回路は、複数種類の定電流値を発生し、この複数種類の定電流値の中から１つを選択して出力する
ことを特徴とする請求項６記載の半導体集積回路。
【請求項１１】
前記定電流発生回路は、
前記主回路を構成するＭＯＳトランジスタの実際飽和電流値のばらつき割合よりも小さいばらつき割合で、定電流を発生する
ことを特徴とする請求項６記載の半導体集積回路。
【請求項１２】
前記定電流発生回路は、
発生する定電流値のばらつきを小さくする調整回路を備える
ことを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
ＭＯＳ構造の複数個のトランジスタにより構成され、動作電源電圧を受けて動作する主回路と、
前記主回路に与える動作電源電圧を制御する電源電圧制御回路とを備え、
前記電源電圧制御回路は、
前記主回路のＭＯＳトランジスタの目標飽和電流値が設定され、
前記主回路のＭＯＳトランジスタの実際飽和電流値が、前記目標飽和電流値と一致するように、前記主回路に与える動作電源電圧の電圧値を制御する
ことを特徴とする半導体集積回路。
【請求項１４】
前記主回路のＭＯＳトランジスタの目標飽和電流値は、
前記主回路を構成するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタの目標飽和電流値、ｐＭＯＳトランジスタの目標飽和電流値、又はこのｎＭＯＳ及びｐＭＯＳトランジスタの両目標飽和電流値の平均値である
ことを特徴とする請求項１３記載の半導体集積回路。
【請求項１５】
前記主回路のＭＯＳトランジスタの目標飽和電流値は、
前記主回路に与える動作電源電圧と１次関係にある
ことを特徴とする請求項１３又は１４記載の半導体集積回路。
【請求項１６】
前記主回路は、複数の動作電源電圧範囲を持ち、
前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、
前記目標飽和電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なる
ことを特徴とする請求項１３又は１４記載の半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースと基板とが分離された複数のＭＯＳトランジスタにより構成される各種半導体集積回路において、その動作速度ばらつきを抑制する技術に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタにより構成された半導体集積回路は、製造プロセスの微細化に伴うトランジスタ耐圧の低下や、低消費電力化の要望から、より低電圧動作が求められる。しかし、半導体集積回路の動作速度ばらつきは、一般に、低電圧動作を行うほど、トランジスタのしきい値電圧、酸化膜厚、移動度、加工精度といった製造プロセスのばらつき要因や、周囲温度の変動等により、大きくなる。この動作速度ばらつきは、半導体集積回路の歩留まりの劣化を引き起こし、コスト増を招くこととなる。
【０００３】
製造プロセスによって生じたしきい値電圧のばらつきを低減する方法としては、特許文献１で示されるトランジスタの基板電圧制御技術がある。この技術は、ＭＯＳトランジスタの基板電位を制御することにより、しきい値電圧を予め設定した電圧値に近づける技術である。
【０００４】
式１に、ＭＯＳトランジスタのしきい値電圧Ｖｔと基板電位Ｖｂの関係を示す。
【０００５】
Ｖｔ ＝ Ｖｔｏ＋γ（√（α−Ｖｂ））                 …（式１）
前記式１において、Ｖｔｏ、α、γは製造プロセスの出来栄えに応じた定数である。ＶｂはＭＯＳトランジスタのソースと基板との電圧差であり、基板電位と呼ぶ。式１から、基板電位Ｖｂを負の電圧に制御すれば、しきい値電圧Ｖｔは大きくなり、正の電圧に制御すれば、小さくなることが判る。図１４を用いて、しきい値電圧Ｖｔのばらつきに対する基板電位Ｖｂの制御電圧の関係を簡単に説明する。しきい値電圧Ｖｔのばらつき範囲（Ｖ１-〜Ｖ１＋）に対して、しきい値電圧Ｖｔを全て所定値Ｖ１となるように制御する場合を考える。この場合、しきい値電圧Ｖｔが所定値Ｖ１のときには基板電位Ｖｂを０Ｖに、ばらつき下限値Ｖ１-のときには基板電位ＶｂをＶ-（Ｖ）に、ばらつき上限値Ｖ１＋のときには基板電位ＶｂをＶ＋（Ｖ）に設定すれば、しきい値電圧Ｖｔを所定値Ｖ１に調整することができる。回路構成としては、レファレンス電圧として所定値Ｖ１を生成し、ＭＯＳトランジスタのしきい値電圧Ｖｔがこの所定値Ｖ１となるように、基板電位Ｖｂをフィードバック制御すれば良い。
【特許文献１】特開平９−１２９８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように特許文献１によれば、これに示される構成を採用して、しきい値電圧Ｖｔのばらつきを抑制することができる。
【０００７】
しかし、ＭＯＳトランジスタを用いた半導体集積回路の動作速度ばらつきは、このしきい値電圧Ｖｔ以外にも、酸化膜厚、移動度、加工精度といった他の製造プロセスのばらつき要因や、半導体集積回路の周囲温度の変動、動作電源電圧の精度ばらつきによっても生じる。
【０００８】
以下、ＭＯＳトランジスタ回路の動作速度ばらつきについて簡単に説明する。
【０００９】
ＭＯＳトランジスタ回路の動作速度（遅延時間）は、式２で示される。
【００１０】
τ ＝ Ｃ・Ｖｄｄ／Ｉｄｓ                          …（式２）
前記式２において、τは論理ゲート等のＭＯＳトランジスタ回路の遅延時間、Ｃは負荷容量、ＶｄｄはＭＯＳトランジスタ回路の動作電源電圧、Ｉｄｓはその動作電源電圧の下でのＭＯＳトランジスタの飽和電流値である。従って、ＭＯＳトランジスタ回路の動作速度を一定とするためには、ＭＯＳトランジスタの飽和電流値Ｉｄｓのばらつきを抑えることが、重要課題となる。
【００１１】
ところで、一般に、ＭＯＳトランジスタの飽和電流の式は、式３で示される。
【００１２】
Ｉｄｓ ＝ （１／２）μＣｏｘ（Ｗ／Ｌ）（Ｖｄｄ−Ｖｔ）2   …（式３）
前記式３において、ＩｄｓはＭＯＳトランジスタの飽和電流値、μは移動度、Ｃｏｘは単位面積当りのゲート容量、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長、ＶｄｄはＭＯＳトランジスタ回路の動作電源電圧、ＶｔはＭＯＳトランジスタのしきい値電圧である。
【００１３】
前記式３から判るように、ＭＯＳトランジスタの飽和電流Ｉｄｓがばらつく要因としては、しきい値電圧Ｖｔのばらつき以外にも、イオン注入量精度による移動度μのばらつき、ゲート酸化膜厚精度によるゲート容量Ｃｏｘのばらつき、加工精度によるＷ/Ｌのばらつき等があり、更には動作時の周囲温度によるしきい値電圧Ｖｔ変動や移動度μの変動も挙げられる。
【００１４】
図１３（ａ）、（ｂ）及び（ｃ）を用いて、各ばらつきに起因するＭＯＳトランジスタの飽和電流Ｉｄｓの変動について説明する。
【００１５】
図１３（ａ）は、式３におけるしきい値電圧Ｖｔのみが変動した場合の動作電源電圧Ｖｄｄに対するＭＯＳトランジスタの飽和電流Ｉｄｓの特性を示す。所定の中電圧のしきい値電圧Ｖｔに対してしきい値電圧Ｖｔが大きい場合には、グラフは動作電源電圧Ｖｄｄの正の方向にシフトし、動作電源電圧Ｖｄｄ１でのＭＯＳトランジスタの飽和電流値Ｉｄｓは減少する。一方、逆に、しきい値電圧Ｖｔが小さい場合には、グラフは動作電源電圧Ｖｄｄの負の方向にシフトし、動作電源電圧Ｖｄｄ１でのＭＯＳトランジスタの飽和電流値Ｉｄｓは増大する。
【００１６】
図１３（ｂ）は、前記式３における値μＣｏｘ （Ｗ/Ｌ）が変動した場合の動作電源電圧Ｖｄｄに対するＭＯＳトランジスタの飽和電流Ｉｄｓの特性である。中程度の値μＣｏｘ（Ｗ/Ｌ）に対して値μＣｏｘ（Ｗ/Ｌ）が大きい場合には、放物線の傾きが大きくなり、動作電源電圧Ｖｄｄ１でのＭＯＳトランジスタの飽和電流値Ｉｄｓは増大する。また、逆に、値μＣｏｘ（Ｗ/Ｌ）が小さい場合には、放物線の傾きが小さくなり、動作電源電圧Ｖｄｄ１でのＭＯＳトランジスタの飽和電流値Ｉｄｓは減少する。
【００１７】
図１３（ｃ）は、周囲温度が変動した場合の動作電源電圧Ｖｄｄに対するＭＯＳトランジスタの飽和電流Ｉｄｓの特性を示す。前記式３において、移動度μ及びしきい値電圧Ｖｔは温度特性を有し、一般に、温度が高くなると移動度μ及びしきい値電圧Ｖｔは共に減少する。従って、比較的高い動作電源電圧Ｖｄｄ１の下では、温度が高くなると、移動度μの減少の影響が大きいため、ＭＯＳトランジスタの飽和電流値Ｉｄｓは減少する。しかし、低い動作電源電圧Ｖｄｄ２の下では、温度が高くなると、しきい値電圧Ｖｔの減少の影響が大きいため、ＭＯＳトランジスタの飽和電流値Ｉｄｓは増大する。このように飽和電流値Ｉｄｓは、温度変動に対しては、動作電源電圧値Ｖｄｄの違いによって相反した特性を示す。
【００１８】
このように、ＭＯＳトランジスタの飽和電流値Ｉｄｓの特性は、しきい値電圧Ｖｔ以外にも様々なばらつき要因があり、特許文献１で開示されたしきい値電圧Ｖｔのばらつき抑制技術だけでは、ＭＯＳトランジスタ回路の動作速度ばらつきを十分に抑制することができないことが判る。
【００１９】
以上のことから、本発明では、半導体集積回路において、しきい値電圧Ｖｔだけでなく、例えば移動度μ、単位面積当たりのゲート容量Ｃｏｘ、ゲート幅Ｗとゲート長Ｌとの比Ｗ/Ｌの変動等のＭＯＳトランジスタの製造プロセスのばらつきや、動作時での周囲温度の変化に拘わらず、ＭＯＳトランジスタを備えた主回路の動作速度のばらつきを効果的に抑制して、半導体集積回路の歩留まりの向上、及び動作速度仕様の向上を図ることを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明では、主回路を構成するＭＯＳトランジスタの実際飽和電流値をほぼ一定値に制御し、そのばらつき自体を抑制して、半導体集積回路の動作速度仕様の向上を図る。
【００２１】
具体的に、請求項１記載の発明の半導体集積回路は、ソース電位と基板電位とが分離されたＭＯＳ構造の複数個のトランジスタにより構成され、所定動作電源電圧を受けて動作する主回路と、前記主回路を構成する各ＭＯＳトランジスタの基板電位を制御する基板電位制御回路とを備え、前記基板電位制御回路は、前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの目標飽和電流値が設定され、前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの実際飽和電流値が、前記目標飽和電流値と一致するように、前記主回路の各ＭＯＳトランジスタの基板電位を制御することを特徴とする。
【００２２】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記動作電圧範囲内の動作電源電圧値と比例関係にあることを特徴とする。
【００２３】
請求項３記載の発明は、前記請求項１記載の半導体集積回路において、前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記動作電圧範囲内の動作電源電圧値と１次関数の関係にあることを特徴とする。
【００２４】
請求項４記載の発明は、前記請求項１記載の半導体集積回路において、前記主回路は、複数の動作電源電圧範囲を持ち、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、前記目標飽和電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なることを特徴とする。
【００２５】
請求項５記載の発明は、前記請求項１記載の半導体集積回路において、前記基板電位制御回路は、前記主回路を構成するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタの基板電位又はｐＭＯＳトランジスタの基板電位を制御することを特徴とする。
【００２６】
請求項６記載の発明の半導体集積回路は、ソース電位と基板電位とが分離されたＭＯＳ構造の複数個のトランジスタにより構成され、所定動作電源電圧を受けて動作する主回路と、前記主回路の前記動作電源電圧値の下での前記ＭＯＳトランジスタの実際飽和電流値が目標飽和電流値と一致するように、前記主回路を構成する各ＭＯＳトランジスタの基板電位を制御する基板電位制御回路とを備え、前記基板電位制御回路は、定電流発生回路と、ＭＯＳトランジスタを内蔵し、前記内蔵ＭＯＳトランジスタの基板電位に応じて変化する電流-電圧変換特性を有し、前記定電流発生回路の定電流値を電圧値に変換する電流-電圧変換回路と、前記電流-電圧変換回路により変換された電圧値が、前記主回路の所定動作電源電圧値に等しくなるように、前記電流-電圧変換回路の基板電位を制御する差動増幅回路とを備えて、前記主回路を構成する各ＭＯＳトランジスタの基板電位を、前記差動増幅回路により制御された前記電流-電圧変換回路の基板電位と等しくなるように制御することを特徴とする。
【００２７】
請求項７記載の発明は、前記請求項６記載の半導体集積回路において、前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、前記定電流発生回路の定電流値は、前記動作電圧範囲内の動作電源電圧値と比例関係にあることを特徴とする。
【００２８】
請求項８記載の発明は、前記請求項６記載の半導体集積回路において、前記主回路の所定動作電源電圧が所定の動作電圧範囲内で変動する場合に、前記定電流発生回路の定電流値は、前記動作電圧範囲内の動作電源電圧値と１次関数の関係にあることを特徴とする。
【００２９】
請求項９記載の発明は、前記請求項６記載の半導体集積回路において、前記主回路は、複数の動作電源電圧範囲を持ち、前記定電流発生回路の定電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、前記定電流発生回路の定電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なることを特徴とする。
【００３０】
請求項１０記載の発明は、前記請求項６記載の半導体集積回路において、前記定電流発生回路は、複数種類の定電流値を発生し、この複数種類の定電流値の中から１つを選択して出力することを特徴とする。
【００３１】
請求項１１記載の発明は、前記請求項６記載の半導体集積回路において、前記定電流発生回路は、前記主回路を構成するＭＯＳトランジスタの実際飽和電流値のばらつき割合よりも小さいばらつき割合で、定電流を発生することを特徴とする。
【００３２】
請求項１２記載の発明は、前記請求項１１記載の半導体集積回路において、前記定電流発生回路は、発生する定電流値のばらつきを小さくする調整回路を備えることを特徴とする。
【００３３】
請求項１３記載の発明の半導体集積回路は、ＭＯＳ構造の複数個のトランジスタにより構成され、動作電源電圧を受けて動作する主回路と、前記主回路に与える動作電源電圧を制御する電源電圧制御回路とを備え、前記電源電圧制御回路は、前記主回路のＭＯＳトランジスタの目標飽和電流値が設定され、前記主回路のＭＯＳトランジスタの実際飽和電流値が、前記目標飽和電流値と一致するように、前記主回路に与える動作電源電圧の電圧値を制御することを特徴とする。
【００３４】
請求項１４記載の発明は、前記請求項１３記載の半導体集積回路において、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路を構成するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタの目標飽和電流値、ｐＭＯＳトランジスタの目標飽和電流値、又はこのｎＭＯＳ及びｐＭＯＳトランジスタの両目標飽和電流値の平均値であることを特徴とする。
【００３５】
請求項１５記載の発明は、前記請求項１３又は１４記載の半導体集積回路において、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路に与える動作電源電圧と１次関係にあることを特徴とする。
【００３６】
請求項１６記載の発明は、前記請求項１３又は１４記載の半導体集積回路において、前記主回路は、複数の動作電源電圧範囲を持ち、前記主回路のＭＯＳトランジスタの目標飽和電流値は、前記主回路の各動作電源電圧範囲毎に、動作電圧範囲内の動作電源電圧値と１次関数の関係にあり、前記目標飽和電流値と動作電源電圧値との１次関数の関係は、各動作電源電圧範囲毎に、相互に異なることを特徴とする。
【００３７】
以上により、請求項１〜１６記載の発明では、主回路のＭＯＳトランジスタの動作速度（遅延時間）は、ＭＯＳトランジスタの飽和電流の関数であるところ、主回路の動作時には、基板電位制御回路がＭＯＳトランジスタの基板電位を制御して、ＭＯＳトランジスタの実際飽和電流を目標飽和電流値に一致させる。従って、ＭＯＳトランジスタの製造プロセスのばらつきに起因して、しきい値電圧や、移動度μ、単位面積当たりのゲート容量Ｃｏｘ、ゲート幅Ｗとゲート長Ｌとの比Ｗ/Ｌの変動があったり、主回路の動作時での周囲温度の変化があっても、これの変動や変化に起因して本来は変動するＭＯＳトランジスタの飽和電流が前記目標値にほぼ一定制御されるので、主回路のＭＯＳトランジスタの動作速度のばらつきを有効に抑制することができる。
【００３８】
また、請求項２及び７記載の発明では、ＭＯＳトランジスタの動作速度は、式２から判るように、動作電源電圧ＶｄｄとＭＯＳトランジスタの実際飽和電流Ｉｄｓとの関係（Ｖｄｄ／Ｉｄｓ）に比例するが、主回路の動作電源電圧が変動しても、この変動に比例して目標飽和電流値が変更されるので、主回路の動作電源電圧の変動に対するＭＯＳトランジスタの動作速度のばらつきをも有効に抑制することができる。この効果は、特に、インバータ回路に対して有効である。
【００３９】
特に、請求項３、８及び１５記載の発明では、目標飽和電流値と主回路の動作電源電圧との関係が１次関数の関係に設定されているので、主回路の動作速度をほぼ一定値とすることができ、動作速度のばらつきをより一層有効に抑制することができる。この効果は、特に、メモリや多段積みされた論理回路に対して有効である。
【００４０】
更に、請求項４、９及び１６記載の発明では、主回路の動作電源電圧範囲が、その動作モードなどに応じて複数存在する場合には、その各動作電源電圧範囲毎に、目標飽和電流値と主回路の動作電源電圧との関係が１次関数の関係に設定されているので、主回路の動作電源電圧範囲毎に、その動作速度のばらつきを有効に抑制することが可能である。特に、各種動作モード別に動作電源電圧が異なる主回路に対して、有効である。
【００４１】
加えて、請求項１１記載の発明では、制御されない場合のＭＯＳトランジスタの飽和電流のばらつき割合に対して、目標飽和電流値のばらつき割合が十分小さいので、主回路の動作速度のばらつきを小さく抑制できる効果が得られる。
【００４２】
また、請求項１２記載の発明では、目標飽和電流値のばらつきを小さくする調整回路が備えられるので、この調整回路により、目標飽和電流値のばらつきが一層小さく制限されて、主回路の動作速度のばらつきをより一層小さく抑制できる。
【００４３】
また、請求項１３記載の発明では、主回路に備えるＭＯＳトランジスタの製造ばらつきに起因して単位面積当りのゲート容量やゲート幅、移動度などが種々ばらついても、遅延時間を一定にできて、少ないマージン設計が可能となるので、従来のように移動度などの各種ばらつきを考慮して主回路の動作電源電圧を高く設定する必要がなく、小さな電源マージンのみを確保した動作電源電圧とすることができて、主回路の低電圧での動作を可能にでき、より一層の低電力化が図れる。特に、請求項１６記載の発明では、主回路の各動作モードに対応する各動作電源電圧範囲毎に、小さな電源マージンの動作電源電圧が設定されるので、主回路の低電圧動作が全ての動作モードで可能になって、より一層の低電力動作が可能である。
【発明の効果】
【００４４】
以上説明したように、請求項１〜請求項１６記載の発明の半導体集積回路によれば、主回路を構成するＭＯＳトランジスタの実際飽和電流値を目標飽和電流値に制御したので、ＭＯＳトランジスタのしきい値電圧や単位面積当たりのゲート容量、Ｗ／Ｌ比などの製造プロセスのばらつきや、周囲温度の変化に拘わらず、主回路の動作ばらつきを小さく抑制できて、半導体集積回路の歩留まりの向上及び動作速度仕様の向上を図ることが可能である。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態の半導体集積回路を図面を参照しながら説明する。
【００４６】
（第１の実施の形態）
図１は本実施の形態の半導体集積回路の構成を示す。同図において、２は主回路であって、動作電源電圧Ｖｄｄを受けて動作すると共に、多数のＭＯＳトランジスタ（図示せず）を備えて構成される。これ等のＭＯＳトランジスタは、各々、そのソースと基板が電気的に接続されずに、ソース電位と基板電位とが分離されている。
【００４７】
また、１は基板電位制御回路であって、前記主回路２の動作電源電圧Ｖｄｄの情報と、この動作電源電圧Ｖｄｄの下で動作する主回路２のＭＯＳトランジスタの目標飽和電流値Ｉｄｓの情報とが与えられている。この基板電位制御回路１は、主回路２の動作電源電圧Ｖｄｄの下での主回路２のＭＯＳトランジスタの実際飽和電流が、前記与えられた目標飽和電流値Ｉｄｓとなるように、主回路２を構成するＭＯＳトランジスタの基板電位Ｖｂを制御する。
【００４８】
従って、基板電位制御回路１は、主回路２のＭＯＳトランジスタの実際飽和電流値が常に目標飽和電流値Ｉｄｓとなるように、基板電位Ｖｂを制御するので、ＭＯＳトランジスタの製造プロセスのばらつきや、温度変動が生じても、主回路２は常に一定の動作速度で動作する。
【００４９】
このように、本実施の形態では、前記式２に示す遅延時間τを決定するＭＯＳトランジスタの飽和電流値Ｉｄｓのばらつきそのものを、ＭＯＳトランジスタの基板電位制御により抑制することに特徴がある。
【００５０】
図２（ａ）〜（ｄ）は、図１に示した半導体集積回路における主回路２の動作電源電圧Ｖｄｄと目標飽和電流値Ｉｄｓとの関係の各種バリエーションを示す。
【００５１】
図２（ａ）は、ＭＯＳトランジスタの目標飽和電流値Ｉｄｓを主回路２の動作電源電圧Ｖｄｄに関係なく一定とした例を示す。前記式２で示されるように、ＭＯＳトランジスタの飽和電流値Ｉｄｓが一定であると仮定した場合、ＭＯＳトランジスタ回路の遅延時間τは、動作電源電圧Ｖｄｄに比例して増大する。しかし、主回路２の電源電圧の精度が高い場合には、遅延ばらつきは小さく、従って本実施の形態は非常に有効である。
【００５２】
図２（ｂ）は、ＭＯＳトランジスタの目標飽和電流値Ｉｄｓと主回路２の動作電源電圧Ｖｄｄとの関係を比例関係とした例を示す。本関係では、主回路２の動作電源電圧Ｖｄｄが変化しても、主回路２の動作速度をほぼ一定にできるという格別の効果を持つ。前記式２から判るように、ＭＯＳトランジスタ回路の動作速度を一定とするには、ＭＯＳトランジスタの飽和電流値Ｉｄｓのばらつきを少なくすることは勿論であるが、式５に示すように、動作電源電圧Ｖｄｄと比例関係にある飽和電流値Ｉｄｓを目標値とすることがより望ましい。
【００５３】
Ｉｄｓ = ｋ・Ｖｄｄ                 （５）
式５において、ＩｄｓはＭＯＳトランジスタの飽和電流値、ｋは定数、Ｖｄｄは主回路２の動作電源電圧である。式５を式２に代入すると、遅延時間τは、Ｃ/ｋとなり、ＭＯＳトランジスタの特性ばらつきや温度変動、更には動作電源電圧Ｖｄｄにも依存せず、一定の動作速度が得られることが判る。但し、式２は、インバータ回路等の単純なロジック回路に対して有効な近似式である。
【００５４】
メモリや、多段積みしたロジック回路等では、遅延時間τが、多段積みされたＭＯＳトランジスタの飽和電流だけでなく、オン抵抗にも影響するので、図２（ｃ）に示すように、各回路毎に、動作電源電圧の変動に対して一定の動作速度を得るための最適な１次関数の関係を設定するのが良い。図２（ｃ）は、ＭＯＳトランジスタの目標飽和電流値Ｉｄｓと主回路２の動作電源電圧Ｖｄｄとの関係を、オフセット電流Ｉｄｓ0を加えた比例関係とした例を示す。
【００５５】
図２（ｄ）は、主回路２が複数の（同図では２つ）の異なる動作電源電圧範囲を有する場合に、第１及び第２の各動作電源電圧範囲毎に、目標飽和電流値Ｉｄｓが主回路２の動作電源電圧Ｖｄｄに対して１次関数の関係にあり、且つこの各動作電源電圧範囲毎の１次関数の関係（１次関数の傾き）が相互に異なることを例示している。主回路２に与える動作電源電圧Ｖｄｄが例えば２種類あり、各々の動作電源電圧に対して動作速度仕様が異なる場合には、図２（ｄ）で例示するグラフの関係に設定すれば、消費電力の面、特にトランジスタのリーク電流の削減の面でより効果的である。
【００５６】
図３は、図１に示した半導体集積回路における基板電位制御回路１の具体的な構成例を示す。図３に示した半導体集積回路は、図１と同様に、基板電位制御回路１と、主回路２とを備える。
【００５７】
そして、前記基板電位制御回路１は、定電流発生回路１-１と、基板電位発生回路１-２と、電流-電圧変換回路１-３とを備える。電流-電圧変換回路１-３は、ＭＯＳトランジスタを内蔵し、その基板電位Ｖｂを変更して、電流-電圧変換特性を変更することが可能である。定電流発生回路１-１は定電流Ｉｄを出力し、定電流Ｉｄは前記電流-電圧変換回路１-３に入力される。電流-電圧変換回路１-３は、この定電流Ｉｄを電圧Ｖｄに変換して、基板電位発生回路１-２に出力する。基板電位発生回路１-２は、主回路２の動作電源電圧Ｖｄｄと、前記電流-電圧変換回路１-３の変換電圧Ｖｄとを受け、この動作電源電圧Ｖｄｄと変換電圧Ｖｄとが一致するように、電流-電圧変換回路１-３に対し基板電位Ｖｂの信号を出力し、電流-電圧変換回路１-３は、この受けた基板電位Ｖｂに基づいて電流-電圧変換特性を変更する。基板電位発生回路１-２が発生した基板電位Ｖｂは、主回路２を構成するＭＯＳトランジスタの基板電位Ｖｂとして、主回路２に供給される。
【００５８】
図３に示した基板電位制御回路１は、主回路２を構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの両方の基板電位制御に対して有効である。次に、説明を簡単化するために、主回路２を構成するｎＭＯＳトランジスタに対する基板電位制御回路と、ｐＭＯＳトランジスタに対する基板電位制御回路とに分けて、以下説明する。
【００５９】
先ず、主回路２の内部構成例を図４を用いて説明する。同図は、主回路２が複数個のインバータ回路Ｉ１、Ｉ２…で構成される場合を例示している。２ｎ-１〜２ｎ-２はソース電位と基板電位とが分離されたｎＭＯＳトランジスタを、２ｐ-１〜２ｐ-２は同様にソース電位と基板電位とが分離されたｐＭＯＳトランジスタを各々示している。ｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の基板電位には電位Ｖｂｎが、ｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の基板電位には電位Ｖｂｐが各々与えられている。既述した式１に示したように、ｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２のしきい値電圧Ｖｔｎは、基板電位Ｖｂｎを制御することにより変更可能であり、またｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２のしきい値電圧Ｖｔｐは、基板電位Ｖｂｐを制御することにより変更可能である。従って、ｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の飽和電流Ｉｄｓ（ｎ）、及びｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の飽和電流Ｉｄｓ（ｐ）もまた、各々、基板電位Ｖｂｎ、Ｖｂｐを制御することにより、変更することが可能である。
【００６０】
次に、図５は、主回路２のｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の飽和電流を制御するための基板電位制御回路１-１の内部構成例を示した半導体集積回路を示す。図５は、図１と同様に、ｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２を備えた主回路２と、この主回路２のｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２用の基板電位制御回路１ｎとから構成されている。基板電位制御回路１ｎは、定電流源（定電流発生回路）１ｎ-１と、オペアンプ（差動増幅器）１ｎ-２と、電流-電圧変換回路１ｎ-３とを備える。定電流源１ｎ-１から出力される定電流Ｉｄｎは電流-電圧変換回路１ｎ-３に与えられる。この電流-電圧変換回路１ｎ-３は、前記定電流源１ｎ-１が出力した定電流Ｉｄｎを所定の電流-電圧変換特性に基づいて電圧Ｖｄｎに変換する。前記オペアンプ１ｎ-２は、前記電流-電圧変換回路１ｎ-３によって変換された変換電圧Ｖｄｎと、主回路２の動作電源電圧Ｖｄｄとを受け、この両電圧Ｖｄｎ、Ｖｄｄが一致するように、電流-電圧変換回路１ｎ-３の基板電位Ｖｂｎを制御すると共に、この制御した基板電位Ｖｂｎを主回路２のｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の基板電位Ｖｂｎとして、主回路２にも供給する。
【００６１】
前記電流-電圧変換回路１ｎ-３は、ｎＭＯＳトランジスタ３ｎ-１により構成されている。このｎＭＯＳトランジスタ３ｎ-１は、その基板電位Ｖｂｎと動作電源電圧Ｖｄｄとの間の特性が、主回路２で使用されるｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２と等しいことが望ましい。例えば、主回路２を構成するｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２において、そのゲート長Ｌが０．１３ｕｍ、動作電源電圧Ｖｄｄが１．５Ｖ、Ｗ/Ｌ＝３ｕｍ/０．１３ｕｍである場合に、その飽和電流値Ｉｄｓ（ｎ）が２ｍＡであったとすると、電流-電圧変換回路１ｎ-３で使用するｎＭＯＳトランジスタ３ｎ-１としては、Ｗ/Ｌ＝３ｕｍ/０．１３ｕｍのサイズのものを用いることが望ましい。前記電流-電圧変換回路１ｎ-３のｎＭＯＳトランジスタ３ｎ-１は、そのゲートとドレインとが直結され、そのドレイン側から定電流源回路１ｎ-１で発生した定電流Ｉｄｎを流す。この定電流値Ｉｄｎは、前記数値例示では、主回路２を構成するｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の飽和電流値Ｉｄｓ（ｎ）が２ｍＡ＠１．５Ｖであるので、目標飽和電流値として、この２ｍＡ＠１．５Ｖを設定する。
【００６２】
オペアンプ１ｎ-２は、電流-電圧変換回路１ｎ-３から出力された変換電圧Ｖｄｎが主回路２の動作電源電圧Ｖｄｄと等しくなるように、電流-電圧変換回路１ｎ-３のｎＭＯＳトランジスタ３ｎ-１の基板電位Ｖｂｎを制御する。この制御された基板電位Ｖｂｎは、主回路２を構成するｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の基板電位Ｖｂｎとして、主回路２にも供給される。従って、動作電源電圧Ｖｄｄ＝１．５Ｖのときの主回路２のｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の実際飽和電流Ｉｄｓ（ｎ）が２ｍＡとなるように、主回路２のｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の基板電位Ｖｂｎが制御される。定電流源１ｎ-１の定電流Ｉｄｎが動作電源電圧Ｖｄｄの変動に依存せず、一定電流を保持する場合には、主回路２のｎＭＯＳトランジスタ２ｎ-１〜２ｎ-２の飽和電流値Ｉｄｓ（ｎ）は、動作電源電圧Ｖｄｄに依存せずに、一定値に制御される。
【００６３】
続いて、主回路２を構成するｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の飽和電流を制御するための基板電位制御回路１の構成を図６に基づいて説明する。
【００６４】
図６は、図１と同様に、ｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２を備えた主回路２と、そのｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２用の基板電位制御回路１ｐとから構成されている。基板電位制御回路１ｐは、定電流源１ｐ-１と、オペアンプ１ｐ-２と、内部にｐＭＯＳトランジスタ３ｐ-１を有する電流-電圧変換回路１ｐ-３とから構成される。定電流源１ｐ-１から出力される定電流Ｉｄｐは、電流-電圧変換回路１ｐ-３に与えられる。オペアンプ１ｐ-２は、電流-電圧変換回路１ｐ-３により変換された変換電圧Ｖｄｐと、主回路２の動作電源電圧Ｖｄｄとが等しくなるように、電流-電圧変換回路１ｐ-３のｐＭＯＳトランジスタ３ｐ-１の基板電位Ｖｂｐを制御すると共に、この制御された基板電位Ｖｂｐを、主回路２のｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の基板電位Ｖｂｐとして、主回路２にも供給する。
【００６５】
前記電流-電圧変換回路１ｐ-３において、ｐＭＯＳトランジスタ３ｐ-１は、その基板電位Ｖｂｐと飽和電流値Ｉｄｓ（ｐ）との関係特性が、主回路２を構成するｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の特性と等しいことが望ましい。例えば、主回路２を構成するｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２において、そのゲート長Ｌが０．１３ｕｍ、動作電源電圧Ｖｄｄが１．５Ｖ、Ｗ/Ｌ＝３ｕｍ/０．１３ｕｍである場合に、その飽和電流値Ｉｄｓ（ｐ）が１ｍＡであったとすると、電流-電圧変換回路１ｐ-３で使用するｐＭＯＳトランジスタ３ｐ-１は、Ｗ/Ｌ＝３ｕｍ/０．１３ｕｍのサイズのものを用いることが望ましい。電流-電圧変換回路１ｐ-３のｐＭＯＳトランジスタ３ｐ-１は、そのゲートとドレインとが直結され、そのソース側から、定電流源回路１ｐ-１から発生した定電流Ｉｄｐを流す。この定電流値Ｉｄｐは、主回路２のｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の飽和電流値Ｉｄｓ（ｐ）が前記数値例では１ｍＡであるので、目標飽和電流値として、１ｍＡ＠１．５Ｖを設定する。
【００６６】
前記基板電位制御回路１ｐにおいて、オペアンプ１ｐ-２は、電流-電圧変換回路１ｐ-３の変換電圧Ｖｄｐが動作電源電圧Ｖｄｄと等しくなるように、電流-電圧変換回路１ｐ-３のｐＭＯＳトランジスタ３ｐ-１の基板電位Ｖｂｐを制御し、この制御された基板電位Ｖｂｐは、主回路２のｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の基板電位Ｖｂｐとして、主回路２にも供給される。従って、主回路２では、動作電源電圧Ｖｄｄ＝１．５Ｖのときに、ｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の実際飽和電流Ｉｄｓ（ｐ）が１ｍＡとなるように、その基板電位Ｖｂｐが制御される。定電流源１ｐ-１の定電流Ｉｄｐが動作電源電圧Ｖｄｄの変動に依存せず、一定電流である場合は、主回路２の動作電源電圧Ｖｄｄの変動に依存せず、そのｐＭＯＳトランジスタ２ｐ-１〜２ｐ-２の飽和電流Ｉｄｓ（ｐ）は一定値に制御される。
【００６７】
（基板電位制御回路の定電流発生回路の変形例）
図７（ａ）〜（ｄ）は、基板電位制御回路１の定電流発生回路１-１の各種変形例を示している。これらの定電流発生回路は、前記定電流発生回路１ｎ-１、１ｐ-１の何れにも使用可能である。
【００６８】
図７（ａ）の定電流発生回路１-１ａは、主回路２の動作電源電圧Ｖｄｄを含む動作電源電圧範囲内で、目標飽和電流値Ｉｄｓを常に一定値とする回路例である。本回路の動作電源電圧と定電流発生回路１−１ａの定電流値Ｉｄ（目標飽和電流値）との関係を図８（ａ）に示す。図７（ａ）の定電流発生回路１-１ａは、基準電圧発生回路１１と、オペアンプ２１と、抵抗値Ｒの抵抗３１と、２個のｐＭＯＳトランジスタ４１、４２とにより構成されている。両ｐＭＯＳトランジスタ４１、４２のソースには、動作電源電圧Ｖｄｄよりも高電圧Ｖｏが供給され、一方のｐＭＯＳトランジスタ４１には前記抵抗３１の一端が接続され、その抵抗３１の他端は接地されている。他方のｐＭＯＳトランジスタ４２のドレインは、本回路１-１ａの出力端である。オペアンプ２１は、抵抗３１の接地端とは異なる一端の電圧値が、基準電圧発生回路１１の出力電圧値Ｖｒと等しくなるように、ｐＭＯＳトランジスタ４１のゲートを制御する。ｐＭＯＳトランジスタ４１、４２は同サイズであり、双方のｐＭＯＳトランジスタ４１、４２には同一値の電流が流れるので、ｐＭＯＳトランジスタ４２は、Ｉｄ＝Ｖｒ/Ｒの一定電流Ｉｄを出力する。
【００６９】
図７（ｂ）〜図７（ｄ）は、定電流発生回路１-１ｂ〜１-１ｄの他の変形例を示す。出力する定電流Ｉｄの値、すなわち、目標飽和電流値Ｉｄｓを、常に一定値には設定せず、主回路２の動作電源電圧Ｖｄｄの変化に応じて変更して、複数種類とし、そのうち主回路２の実際の動作電源電圧Ｖｄｄに応じた１つの定電圧値を選択して出力する構成を有するものである。
【００７０】
すなわち、図７（ｂ）の定電流発生回路１-１ｂは、主回路２の動作電源電圧範囲に対し、目標飽和電流値Ｉｄｓと主回路２の動作電源電圧Ｖｄｄとの関係が比例する回路例を示す。本回路の動作電源電圧Ｖｄｄと目標飽和電流（定電流発生回路１−１ａの定電流値Ｉｄ）との関係を図８（ｂ）に示す。
【００７１】
図７（ｂ）の定電流発生回路１-１ｂは、オペアンプ２１と、抵抗値Ｒの抵抗３１と、２個のｐＭＯＳトランジスタ４１、４２と、２個のｎＭＯＳトランジスタ５１、５２とにより構成されている。抵抗３１の一端には主回路２の動作電源電圧Ｖｄｄが供給されている。ｐＭＯＳトランジスタ４１、４２のソースには動作電源電圧Ｖｄｄよりも高電圧Ｖｏが供給され、ｎＭＯＳトランジスタ５１、５２のソースには所定の負電圧−Ｖｓが供給される。オペアンプ２１は、抵抗３１の他端が、接地電位Ｖｓｓ、つまり０Ｖとなるように、２個のｎＭＯＳトランジスタ５１、５２のゲートを制御する。このｎＭＯＳトランジスタ５１、５２は相互に同サイズ、ｐＭＯＳトランジスタ４１、４２も同サイズとした場合は、これらの全トランジスタには同一値の電流が流れるので、ｐＭＯＳトランジスタ４２は、Ｉｄ＝Ｖｄｄ/Ｒの電流Ｉｄを出力する。図７（ｂ）に示す回路の場合、目標飽和電流値Ｉｄは、主回路２の動作電源電圧Ｖｄｄに対して、比例関係となる。
【００７２】
図７（ｃ）の定電流発生回路１-１ｃは、主回路２の動作電源電圧範囲に対し、目標飽和電流値Ｉｄｓと主回路２の電源電圧値との関係を一次関数とする回路例である。本回路の電源電圧と飽和電流との関係を図８（ｃ）に示す。
【００７３】
図７（ｃ）の定電流発生回路１-１ｃは、図７（ｂ）と回路的にほぼ同等であるが、図７（ｂ）ではオペアンプ２１の入力が接地電位Ｖｓｓであったのに対し、図７（ｃ）では-Ｖ１の負電圧が供給されている点で異なる。従って、図７（ｃ）では、オペアンプ２１は、抵抗３１の他端が負電圧-Ｖ１となるように、ｎＭＯＳトランジスタ５１、５２のゲートを制御する。ｎＭＯＳトランジスタ５１、５２が同サイズ、ｐＭＯＳトランジスタ４１、４２が同サイズである場合には、それらの全トランジスタには全て同一値の電流が流れるので、ｐＭＯＳトランジスタ４２はＩｄ＝（Ｖｄｄ＋Ｖ１）/Ｒの電流Ｉｄを出力する。
【００７４】
図７（ｄ）の定電流発生回路１-１ｄは、主回路の２種以上の異なる動作電源電圧範囲毎に、目標飽和電流値Ｉｄｓと主回路２の動作電源電圧値との関係が比例関係であり、且つ、この比例関係（１次関数の傾き）が各動作電源電圧範囲相互間で異なる回路例を示す。本回路の動作電源電圧と飽和電流との関係を図８（ｄ）に示す。
【００７５】
図７（ｄ）の定電流発生回路１-１ｄは、図７（ｂ）の回路に加えて、抵抗値Ｒ１、Ｒ２（Ｒ１＜Ｒ２）を持つ２個の抵抗３２、３３と、２個のスイッチ６１、６２とが追加される。第１の動作電源電圧範囲が高電圧範囲の場合は、抵抗３２側のスイッチ６１のみをオンし、第２の動作電源電圧範囲が低電圧範囲の場合は、抵抗３３側のスイッチ６２のみをオンする動作を与える。従って、第１の動作電圧範囲の場合は、Ｉｄ＝Ｖｄｄ/Ｒ１の定電流Ｉｄが、第２の動作電圧範囲の場合は、Ｉｄ＝Ｖｄｄ/Ｒ２の定電流Ｉｄが得られる。Ｒ１＜Ｒ２であるので、図８（ｄ）に示す特性が得られる。
【００７６】
以上説明した図７（ａ）〜（ｄ）に示した定電流発生回路１-１ａ〜１-１ｄを図３の定電流発生回路１-１として与えることにより、図２（ａ）〜（ｄ）で示す様々な関係を実現することができる。
【００７７】
本発明では、ＭＯＳトランジスタの目標飽和電流値のばらつき割合を、実際飽和電流値のばらつき割合よりも小さくしなければ、意味をなさない。ところが、半導体プロセスによって形成される抵抗は、一般にプロセスの出来栄えによって２０％程度ばらつくので、回路的工夫が必要となる。
【００７８】
図９（ａ）及び（ｂ）は、目標飽和電流値Ｉｄｓの絶対精度をより高めることが可能な調整回路を有する定電流発生回路を示す。
【００７９】
図９（ａ）は、抵抗値の絶対精度を高精度化することにより、出力電流を調整可能とする定電流発生回路の構成を示す。同図（ａ）は、図7（ｂ）とほぼ同等であるが、抵抗３４は可変抵抗となっている。この可変抵抗（調整回路）３４は、係数αを調整することで任意な抵抗値にすることができる。従って、ｐＭＯＳトランジスタ４２から出力する定電流Ｉｄは、Ｉｄ＝Ｖｄｄ/αＲとなり、抵抗３４の抵抗値Ｒ自体がばらついても、係数αを調整することにより、目標飽和電流値Ｉｄはより高精度化される。
【００８０】
また、図９（ｂ）は、２個のｐＭＯＳトランジスタ４１、４２’のカレント比Ａによって、定電流Ｉｄを調整可能とする定電流発生回路の構成を示す。２個のｐＭＯＳトランジスタ４１、４２’間のゲート幅Ｗのサイズ比は、１：Ａに設定されており、係数Ａは調整可能である。従って、ゲート幅Ｗを調整可能なｐＭＯＳトランジスタ４２’から出力する定電流値Ｉｄは、Ｉｄ＝Ａ・Ｖｄｄ/Ｒとなり、抵抗３１の抵抗値Ｒ自体がばらついても、係数Ａを調整することにより、目標飽和電流値Ｉｄはより高精度化される。このカレント比Ａを有する２個のｐＭＯＳトランジスタ４１、４２’により、定電流値のばらつきを小さくする調整回路９０を構成する。
【００８１】
以上、電流-電圧変換回路１-３では、主回路２で使用するＭＯＳトランジスタを用いて、そのＭＯＳトランジスタの飽和電流値Ｉｄｓを電圧変換する方法について説明したが、電流-電圧変換回路１-３を構成するＭＯＳトランジスタに数ｍＡの電流を流し続けるのは、電力的に不利であり、また、経時変化の面からも得策でない。本発明の電流-電圧変換回路に求められる特性は、所定の目標飽和電流値を決定したときの主回路２のＭＯＳトランジスタの基板−動作電源電圧（Ｖｂ−Ｖｄｄ）特性と、電流-電圧変換回路のＶｂ−Ｖｄ特性とを、各種ばらつきに対して、ほぼ等しくすることが重要なコンセプトとなる。
【００８２】
図１１（ａ）及び（ｂ）は、電流-電圧変換回路１-３に求められる特性を示す。図１１（ａ）は、目標飽和電流Ｉｄｓ（ｎ）を一定とした場合に、主回路２を構成するｎＭＯＳトランジスタの基板電位Ｖｂｎと動作電源電圧Ｖｄｄとの関係を示す。符号ａは、既述した式３における、しきい値電圧Ｖｔが大、μＣｏｘ（Ｗ/Ｌ）が小、又は温度が高い際の特性を示し、符号ｂは前記式３における、しきい値電圧Ｖｔが中、μＣｏｘ（Ｗ/Ｌ）が中、又は温度が中の際の特性を示し、符号ｃは前記式３における、しきい値電圧Ｖｔが小、μＣｏｘ（Ｗ/Ｌ）が大、又は温度が低い際の特性を示している。所定値の動作電源電圧Ｖｄｄに対しては、各種ばらつきに対し、基板電位Ｖｂｎは、Ｖ-〜Ｖ+の範囲で制御されなければならないことを示している。
【００８３】
図１１（ｂ）は、目標飽和電流Ｉｄｎを一定とした場合に、電流-電圧変換回路１-３が有するｎＭＯＳトランジスタの基板電位Ｖｂｎと出力変換電圧Ｖｄｎとの関係を示しており、各種ばらつきに対して、図１１（ａ）と同等の特性が実現されていれば良い。すなわち、所定値の変換電圧Ｖｄｎ（Ｖｄｎ＝Ｖｄｄ）では、各種ばらつきに対し、基板電位Ｖｂｎは、Ｖ-〜Ｖ+の範囲で制御されていれば良い。
【００８４】
以上のことから、電流-電圧変換回路１-３は、図１０（ｂ）及び（ｃ）に示す構成に置換することも可能である。
【００８５】
図１０（ａ）は、図５に示した電流-電圧変換回路１ｎ-３を再掲している。この図１０（ａ）の回路構成、つまり、図１１（ａ）に示す各種ばらつきに対するＶｂｎ−Ｖｄｎ特性をほぼ実現できる構成であれば、電流-電圧変換回路１-３は、如何なる構成であっても良い。
【００８６】
ＭＯＳトランジスタの飽和電流特性は、式３で示すように、値（Ｗ/Ｌ）にも依存する。従って、動作電源電圧Ｖｄｄを一定値としたときの目標飽和電流値Ｉｄｓは、本来の目標飽和電流値がＩｄｓ（ｎ）であった場合に、電流-電圧変換回路１ｎ-３のＭＯＳトランジスタのゲート長Ｌを本来の０．１３ｕｍから１．３ｕｍへと１０倍とすることにより、Ｉｄｓ＝（１/１０）Ｉｄｓ（ｎ）としても、電流-電圧変換回路１ｎ-３のＶｂｎ−Ｖｄｎ特性に変化はなく、代用可能である。但し、（Ｗ/Ｌ）のばらつきに対する相対精度が異なるので、図１０（ｂ）に示すように、３ｕｍ/０．１３ｕｍのサイズのｎＭＯＳトランジスタ７１〜７４…を１０段多段積みする構成として、実効的なゲート長ＬをＬ＝１．３ｕｍとした方が、特性的に望ましい。実際には、電流密度の違いから移動度μが異なってくるため、図１０（ａ）の裸特性に対して特性的違いが生じる場合がある。この場合は、図１０（ｃ）に示すように、抵抗３５を挿入することにより、特性をほぼ一致させることが可能となる。
【００８７】
次に、ｐＭＯＳトランジスタ用の基板電位制御回路の電流-電圧変換回路の各種回路構成例を図１２（ｂ）、（ｃ）に示す。これらは、ｐＭＯＳトランジスタ８１〜８４…を１０段多段積みした構成を有する。これらの図は、既述した図１０（ｂ）、（ｃ）と同様の振る舞いであるので、ここでは、詳細説明を省略する。
【００８８】
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体集積回路を説明する。
【００８９】
図１５は、本実施の形態の半導体集積回路の概略構成を示す。前記図１に示した第１の実施の形態では、基板電位制御回路１を設けて、前記式２に示す遅延時間τを決定するＭＯＳトランジスタの飽和電流値Ｉｄｓのばらつきそのものを、ＭＯＳトランジスタの基板電位制御により抑制したが、本実施の形態では、この飽和電流値Ｉｄｓのばらつきを、主回路２に与える動作電源電圧Ｖｄｄの制御により抑制するものである。
【００９０】
すなわち、図１５において、１０は電源電圧制御回路であって、主回路２に含まれるＭＯＳトランジスタの目標飽和電流値Ｉｄｓの情報が与えられている。前記電源電圧制御回路１０は、主回路２内のＭＯＳトランジスタの実際飽和電流が、前記与えられた目標飽和電流値Ｉｄｓとなるように、主回路２の動作電源電圧Ｖｄｄを制御する。主回路２は、例えば既述した図４の内部構成を持つ。
【００９１】
図１６は、前記電源電圧制御回路１０の具体的な構成例を示す。図１６に示した半導体集積回路は、図１５と同様に、電源電圧制御回路１０と、主回路２とを備える。前記電源電圧制御回路１０は、定電流発生回路１０-１と、電源電圧発生回路１０-２と、電流-電圧変換回路１０-３とを備える。定電流発生回路１０-１は、目標飽和電流値Ｉｄｓに等しい定電流Ｉｄｓを出力し、この定電流Ｉｄは電流-電圧変換回路１０-３に入力される。この電流-電圧変換回路１０-３は、定電流発生回路１０-１からの定電流Ｉｄｓを電圧Ｖｄに変換して、参照電圧として電源電圧発生回路１０-２に出力する。電源電圧発生回路１０-２は、前記電流-電圧変換回路１０-３からの参照電圧Ｖｄと同電圧値の電圧を低インピーダンス化して動作電源電圧Ｖｄｄとして出力する。前記電源電圧発生回路１０-２が発生した動作電源電圧Ｖｄｄは、主回路２に供給される。
【００９２】
従って、本実施の形態では、電源電圧制御回路１０が主回路２の動作電源電圧Ｖｄｄを制御して、主回路２内のＭＯＳトランジスタの実際飽和電流値を常に目標飽和電流値Ｉｄｓにするので、主回路２内のＭＯＳトランジスタの製造プロセスのばらつきによりＭＯＳトランジスタの移動度やしきい値電圧Ｖｔがばらついたり、温度変動が生じても、主回路２のＭＯＳトランジスタの動作速度のばらつきが有効に抑制される。
【００９３】
図１７は、前記電源電圧制御回路１０の具体的構成を示す。同図に示した電源電圧制御回路１０ｎは、定電流源（定電圧発生回路）１０ｎ-１と、ｎＭＯＳトランジスタ１３ｎ-１で構成された電流-電圧変換回路１０ｎ-３と、オペアンプで構成された電源電圧発生回路１０ｎ-２とにより構成される。前記電流-電圧変換回路１０ｎ-３を構成するｎＭＯＳトランジスタ１３ｎ-１は、主回路２に備えるｎＭＯＳトランジスタ（図示せず）と同一特性を持つトランジスタで構成される。前記定電流源１０ｎ-１からの目標飽和電流値Ｉｄｓに等しい定電流Ｉｄｎは、電流-電圧変換回路１０ｎ-３により電圧Ｖｄｎに変換され、電源電圧発生回路１０ｎ-２は、この電圧Ｖｄｎと同電圧値の電圧を低インピーダンス化して動作電源電圧Ｖｄｄとして主回路２に供給する。この電源電圧制御回路１０ｎは、電流-電圧変換回路１０ｎ-３がｎＭＯＳトランジスタ１３ｎ-１で構成されるので、主回路２を構成するＭＯＳトランジスタのうちｎＭＯＳトランジスタの駆動能力に起因してクリティカルパスが構成される場合に、特に有効な構成である。
【００９４】
図１８は、前記図１６に示した電源電圧制御回路１０の他の具体的構成を示し、特に、主回路２を構成するＭＯＳトランジスタのうちｐＭＯＳトランジスタの駆動能力に起因してクリティカルパスが構成される場合に、有効な構成である。
【００９５】
すなわち、図１８に示した電源電圧制御回路１０ｐでは、電流-電圧変換回路１０ｐ-３が、主回路２に備えるｐＭＯＳトランジスタ（図示せず）と同一特性を持つｐＭＯＳトランジスタ１３ｐ-１で構成される。その他の構成は、図１７に示した電源電圧制御回路１０ｎと同一構成であるので、同一部分に同一の符号に添符号ｐを付してその説明を省略する。
【００９６】
また、図１９は、前記図１６に示した電源電圧制御回路１０の更に他の具体的構成を示し、特に、主回路２を構成するＭＯＳトランジスタのうちｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの両駆動能力に起因してクリティカルパスが構成される場合に、有効な構成である。
【００９７】
すなわち、図１９に示した電源電圧制御回路１０ｐでは、電流-電圧変換回路１０ｎｐ-３が、主回路２に備えるｎＭＯＳ及びｐＭＯＳトランジスタ（図示せず）と同一特性を持つｎＭＯＳ及びｐＭＯＳの２個のトランジスタ１３ｎ-１、１３ｐ-１の並列回路で構成される。この場合には、定電流源１０ｎｐ-１が供給する定電流Ｉｄｎｐは、ｎＭＯＳトランジスタの目標飽和電流Ｉｄｓｎに等しい定電流Ｉｄｎと、ｐＭＯＳトランジスタの目標飽和電流Ｉｄｓｐに等しい定電流Ｉｄｐとの合計値であり、この場合の目標飽和電流値Ｉｄｓは、前記ｎＭＯＳ及びｐＭＯＳトランジスタ１３ｎ-１、１３ｐ-１の両目標飽和電流Ｉｄｓｎ、Ｉｄｓｐの平均値となる。その他の構成は、図１７に示した電源電圧制御回路１０ｎと同一構成であるので、同一部分に同一の符号に添符号ｎｐを付してその説明を省略する。
【００９８】
前記図１７〜図１９に示した定電流源１０ｎ-１、１０ｐ-１、１０ｎｐ-１の内部構成は、例えば、既述した図７（ｂ）又は同図（ｃ）の構成を採用できる。これ等の内部構成では、図８（ｂ）及び（ｃ）に示した通り、供給する定電流値Ｉｄと主回路２の動作電源電圧Ｖｄｄとの関係を一次関数とすることができる。このように一次関数の関係にすれば、前記式２及び式５から判るように、遅延時間τは、主回路２のＭＯＳトランジスタのしきい値電圧の変動を含む特性ばらつきや温度変動、又は主回路２の動作電源電圧Ｖｄｄに依存せずに、所定値に固定され、主回路２の動作速度は一定値になる。従って、前記ＭＯＳトランジスタの特性ばらつきや温度変動等に対して少ないマージン設計が可能となるので、設計の容易化や出荷製品の高歩留まり化が図られる。更に、少ないマージン設計が可能となるのに伴い、主回路２の動作電源電圧Ｖｄｄは、小さな電源マージンを考慮した電圧に設定されるので、従来のようにＭＯＳトランジスタの製造プロセスのばらつき等を考慮した大きなマージンを考慮した高電圧に設定しておく必要がなく、主回路２をより一層低い動作電源電圧Ｖｄｄで動作させることができ、低消費電力化も可能である。
【００９９】
更に、前記定電流源１０ｎ-１、１０ｐ-１、１０ｎｐ-１の内部構成は、例えば、既述した図７（ｄ）又は図９（ａ）、（ｂ）の構成をも採用できる。これ等の内部構成では、図８（ｄ）に示した通り、主回路２を構成するＭＯＳトランジスタの目標飽和電流値Ｉｄｓと主回路２の各動作モードに対応する各動作電源電圧範囲での動作電源電圧Ｖｄｄとの関係を一次関数の関係とし、且つ、その各一次関数の傾きが主回路２の動作電源電圧範囲相互間で異なる関係とすることができる。この場合には、主回路２の各動作モード毎に、小さな電源マージンのみを考慮した動作電源電圧Ｖｄｄとすることができるので、主回路２の低電圧動作が全ての動作モードで可能となり、より一層の低消費電力化が可能である。
【産業上の利用可能性】
【０１００】
以上説明したように、本発明は、主回路を構成するＭＯＳトランジスタの実際飽和電流値を目標飽和電流値に制御したので、ＭＯＳトランジスタのしきい値電圧や単位面積当たりのゲート容量、Ｗ／Ｌ比などの製造プロセスのばらつきや、周囲温度の変化に拘わらず、主回路の動作ばらつきを小さく抑制でき、歩留まりの向上や動作速度仕様の向上を図る半導体集積回路等として、有用である。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施の形態の半導体集積回路の基本構成を示す図である。
【図２】目標飽和電流値と主回路の動作電源電圧との関係を示し、（ａ）は主回路の動作電圧範囲内で目標飽和電流値が一定の場合を示す図、（ｂ）は主回路の動作電圧範囲内で目標飽和電流値が動作電源電圧に対して比例関係にある場合を示す図、（ｃ）は主回路の動作電圧範囲内で目標飽和電流値が所定のオフセットを持って動作電源電圧に対して比例関係にある場合を示す図、（ｄ）は主回路の動作電圧範囲が２種類ある場合を示す図である。
【図３】同実施の形態の半導体集積回路に備える基板電位制御回路の具体的構成を示す図である。
【図４】同半導体集積回路に備える主回路の具体的構成の一例を示す図である。
【図５】同半導体集積回路の主回路を構成するｎＭＯＳトランジスタの実際飽和電流をその基板電位によって制御する基板電位制御回路を示す図である。
【図６】同半導体集積回路の主回路を構成するｐＭＯＳトランジスタの実際飽和電流をその基板電位によって制御する基板電位制御回路を示す図である。
【図７】（ａ）は同基板電位制御回路に備える定電流発生回路の内部構成を示す図、（ｂ）は同定電流発生回路の第１の変形例を示す図、（ｃ）は同定電流発生回路の第２の変形例を示す図、（ｄ）は同定電流発生回路の第３の変形例を示す図である。
【図８】同定電流発生回路の定電流値と主回路の動作電源電圧との関係を示し、（ａ）は主回路の動作電圧範囲内で定電流値が一定の場合を示す図、（ｂ）は主回路の動作電圧範囲内で定電流値が動作電源電圧に対して比例関係にある場合を示す図、（ｃ）は主回路の動作電圧範囲内で定電流値が所定のオフセットを持って動作電源電圧に対して比例関係にある場合を示す図、（ｄ）は主回路の動作電圧範囲が２種類ある場合を示す図である。
【図９】（ａ）は出力電流値の調整機能を持った定電流発生回路の内部構成を示す図、（ｂ）は同定電流発生回路の第１の変形例を示す図である。
【図１０】主回路を構成するｎＭＯＳトランジスタの基板電圧を制御する基板電位制御回路に備える電流-電圧変換回路の構成を示し、（ａ）は基本構成を示す図、（ｂ）は第１の変形例を示す図、（ｃ）は第２の変形例を示す図である。
【図１１】（ａ）は主回路を構成するＭＯＳトランジスタの実際飽和電流を一定値とした場合において、温度等の各種ばらつき要因に対する同ＭＯＳトランジスタの基板電位と主回路の動作電源電圧との関係を示す図、（ｂ）は電流-電圧変換回路に備えるＭＯＳトランジスタの飽和電流を一定値とした場合において、温度等の各種ばらつき要因に対して同電流-電圧変換回路に求められる同ＭＯＳトランジスタの基板電位と出力電圧との関係を示す図である。
【図１２】主回路を構成するｐＭＯＳトランジスタ用の基板電位制御回路の電流-電圧変換回路の構成を示し、（ａ）は基本構成を示す図、（ｂ）は第１の変形例を示す図、（ｃ）は第２の変形例を示す図である。
【図１３】（ａ）はＭＯＳトランジスタにおける電源電圧に対する飽和電流特性を示し、（ａ）はしきい値電圧が変動した場合の特性図、（ｂ）はμＣｏｘ（Ｗ／Ｌ）（μは移動度、Ｃｏｘは単位面積当りのゲート容量、Ｗ及びＬは各々ＭＯＳトランジスタのゲート幅及びゲート長）が変動した場合の特性図、（ｃ）は周囲温度が変動した場合の特性図を示す。
【図１４】ＭＯＳトランジスタのしきい値電圧と基板電位との関係を示す図である。
【図１５】本発明の第２の実施の形態の半導体集積回路の基本構成を示す図である。
【図１６】同実施の形態の半導体集積回路に備える電源電圧制御回路の内部構成を示す図である。
【図１７】同電源電圧制御回路の具体的構成の一例を示す図である。
【図１８】同電源電圧制御回路の具体的構成の他の例を示す図である。
【図１９】同電源電圧制御回路の具体的構成の更に他の例を示す図である。
【符号の説明】
【０１０２】
１、１ｎ、１ｐ            基板電位制御回路
２                        主回路
１-１                     定電流発生回路
１-２                     基板電位発生回路
１-３、
１ｎ-３、１ｐ-３     電流-電圧変換回路
２ｐ-１、２ｐ-２、
４１〜４２、４２’、
８０〜８５            ｐＭＯＳトランジスタ
２ｎ-１、２ｎ-２、
５１、５２、
７０〜７４            ｎＭＯＳトランジスタ
１ｎ-１、１ｐ-１          定電流源（定電流発生回路）
１ｎ-２、１ｐ-２、２１    オペアンプ（差動増幅器）
１０、１０ｎ、１０ｐ     電源電圧制御回路
１１                     基準電圧発生回路
３１〜３３               抵抗
３４                     可変抵抗（調整回路）
６１、６２               スイッチ
９０                     調整回路
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004077673.tif 000022
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004077673.tif 000031
【図１１】
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【図１２】
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【図１３】
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【図１４】
2004077673.tif 000035
【図１５】
2004077673.tif 000036
【図１６】
2004077673.tif 000037
【図１７】
2004077673.tif 000038
【図１８】
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【図１９】
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【国際調査報告】
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2004077673.tif 000042