(57)【要約】半導体基板（１０１）上にゲート絶縁膜（１０２）を介して形成されたゲート電極（１０３）に不純物を導入し、ゲート電極（１０３）に対してレーザ光照射を行って、導入した不純物をゲート電極（１０３）のゲート絶縁膜（１０２）との界面まで拡散させるようにして、ゲート電極（１０３）の空乏化を抑制する。
2004114413.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極となる半導体膜を形成する工程と、
前記半導体膜に不純物を導入する工程と、
前記半導体膜に対してレーザ光照射を行って、前記不純物を前記半導体膜の前記ゲート絶縁膜との界面まで拡散させる工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体膜は、電極形状に加工される前のものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜は、電極形状に加工されたものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極の両側における前記半導体基板の表層に不純物を導入して、当該不純物をランプアニールにより拡散させてソース／ドレインを形成する工程を更に含み、
前記ランプアニールを酸素を含む雰囲気中で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極をパターン形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、
前記半導体層の表層に不純物を導入する工程と、
前記半導体層に対してレーザ光照射を行って、前記不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及び前記シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又は少なくとも２種の積層構造膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板及び前記半導体層が単結晶半導体で形成されており、前記半導体層の表層に不純物を導入する工程の前又は後に、前記半導体層の表面に対して斜め方向から、前記単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、予め前記ソース／ドレインの形成領域における前記単結晶半導体を非晶質化して非晶質半導体とする工程を更に含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記レーザ光照射は、前記非晶質半導体を溶融させるとともに前記単結晶半導体を溶融させない条件を満たす照射強度で照射されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記原子は、ゲルマニウムであることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上にゲート絶縁膜を介してゲート電極となる半導体膜を形成する工程と、
前記半導体膜に不純物を導入する工程と、
前記半導体膜に対してレーザ光照射を行って、前記不純物を前記半導体膜の前記ゲート絶縁膜との界面まで拡散させる工程と、
前記半導体膜をパターン形成してなる前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、
前記半導体層の表層に不純物を導入する工程と、
前記半導体層に対してレーザ光照射を行って、前記半導体層内に導入された不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記半導体基板及び前記半導体層が単結晶半導体で形成されており、前記半導体層の表層に不純物を導入する工程の前又は後に、前記半導体層の表面に対して斜め方向から、前記単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、予め前記ソース／ドレインの形成領域における前記単結晶半導体を非晶質化して非晶質半導体とする工程を更に含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板上にゲート絶縁膜を介してゲート電極となる半導体膜を形成する工程と、
前記半導体膜に不純物を導入する工程と、
前記半導体膜をパターン形成してなる前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、
前記半導体層の表層に不純物を導入する工程と、
前記ゲート電極及び前記半導体層に対してレーザ光照射を行って、前記ゲート電極内に導入された不純物を当該ゲート電極の前記ゲート絶縁膜との界面まで拡散させるとともに、前記半導体層内に導入された不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記半導体基板及び前記半導体層が単結晶半導体で形成されており、前記半導体層の表層に不純物を導入する工程の前又は後に、前記半導体層の表面に対して斜め方向から、前記単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、予め前記ソース／ドレインの形成領域における前記単結晶半導体を非晶質化して非晶質半導体とする工程を更に含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にパターン形成された半導体からなるゲート電極と
を含み、
前記ゲート電極は、レーザアニールにより前記ゲート絶縁膜との界面まで導入された不純物が拡散されていることを特徴とする半導体装置。
【請求項１５】
前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及び前記シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又は少なくとも２種の積層構造膜であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にパターン形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体層と、
前記半導体層の表層に導入された不純物をレーザアニールにより拡散させ、前記不純物が前記半導体基板の前記ゲート電極下方に回り込むように形成されたソース／ドレインと
を含むことを特徴とする半導体装置。
【請求項１７】
前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及び前記シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又は少なくとも２種の積層構造膜であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記ソース／ドレインは、導入されたゲルマニウムを含むものであることを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置及びその製造方法に関し、特に、半導体層にイオン注入された不純物のアニールに関するものである。
【背景技術】  従来、半導体層にイオン注入された不純物の活性化と半導体結晶のダメージ回復を目的として行うアニールにランプアニールがある。このランプアニールは、赤外線ランプを用いた熱処理により、窒素（Ｎ２）雰囲気中で被処理半導体層中の不純物を活性化させて、当該半導体層中に不純物拡散層を形成するものである。このランプアニールは、例えばＭＯＳトランジスタの場合には、ゲート電極及びソース／ドレインにおける寄生抵抗の低減化等の目的でのために注入された不純物の熱処理方法として用いられている。
また、近時では、ソース／ドレインを形成するためにイオン注入された不純物のアニールとしてレーザ光照射によるレーザアニールが期待されている。レーザアニールは、局所的な領域を極めて短時間に昇温させて溶融再結晶化を行う熱処理であり、通常は温度で制限される不純物の半導体中での固溶限界を超えた高い電気的活性化が得られ、また、急峻な不純物プロファイルが得られるという利点がある。
【特許文献１】          特開２００２−３２９８６４号公報
しかしながら、従来のランプアニールでは、半導体層中にイオン注入された不純物が外方拡散してしまい、その結果、不純物の絶対量が減少してしまって、ゲート電極においてはその空乏化が起こってしまい、また、ソース／ドレインにおいては寄生抵抗の増大を引き起こしてしまうという問題がある。
本発明は上述の問題点にかんがみてなされたもので、半導体層に導入された不純物のアニールを行うときに、当該不純物が外方拡散してしまうのを防止する半導体装置及びその製造方法を実現することを目的とする。
【発明の開示】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極となる半導体膜（電極形状に加工される前又は加工されたもの）を形成する工程と、前記半導体膜に不純物を導入する工程と、前記半導体膜に対してレーザ光照射を行って、前記不純物を前記半導体膜の前記ゲート絶縁膜との界面まで拡散させる工程とを含む。
また、本発明の半導体装置の製造方法における他の様態は、前記ゲート電極の両側における前記半導体基板の表層に不純物を導入して、当該不純物をランプアニールにより拡散させてソース／ドレインを形成する工程を更に含み、前記ランプアニールを酸素を含む雰囲気中で行う。
また、本発明の半導体装置の製造方法における更に他の様態は、半導体基板上にゲート絶縁膜を介してゲート電極をパターン形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、前記半導体層の表層に不純物を導入する工程と、前記半導体層に対してレーザ光照射を行って、前記不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程とを含む。
また、本発明の半導体装置の製造方法における更に他の様態は、前記半導体基板及び前記半導体層が単結晶半導体で形成されており、前記半導体層の表層に不純物を導入する工程の前又は後に、前記半導体層の表面に対して斜め方向から、前記単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、予め前記ソース／ドレインの形成領域における前記単結晶半導体を非晶質化して非晶質半導体とする工程を更に含む。
また、本発明の半導体装置の製造方法における更に他の様態は、半導体基板上にゲート絶縁膜を介してゲート電極となる半導体膜を形成する工程と、前記半導体膜に不純物を導入する工程と、前記半導体膜に対してレーザ光照射を行って、前記不純物を前記半導体膜の前記ゲート絶縁膜との界面まで拡散させる工程と、前記半導体膜をパターン形成してなる前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、前記半導体層の表層に不純物を導入する工程と、前記半導体層に対してレーザ光照射を行って、前記半導体層内に導入された不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程とを含む。
また、本発明の半導体装置の製造方法における更に他の様態は、半導体基板上にゲート絶縁膜を介してゲート電極となる半導体膜を形成する工程と、前記半導体膜に不純物を導入する工程と、前記半導体膜をパターン形成してなる前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、前記半導体層の表層に不純物を導入する工程と、前記ゲート電極及び前記半導体層に対してレーザ光照射を行って、前記ゲート電極内に導入された不純物を当該ゲート電極の前記ゲート絶縁膜との界面まで拡散させるとともに、前記半導体層内に導入された不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程とを含む。
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にパターン形成された半導体からなるゲート電極とを含み、前記ゲート電極は、レーザアニールにより前記ゲート絶縁膜との界面まで導入された不純物が拡散されている。
本発明の半導体装置における他の様態は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にパターン形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体層と、前記半導体層の表層に導入された不純物をレーザアニールにより拡散させ、前記不純物が前記半導体基板の前記ゲート電極下方に回り込むように形成されたソース／ドレインとを含む。
【図面の簡単な説明】  図１Ａ及び図１Ｂは、本発明の基本骨子を説明するための半導体装置の概略断面図である。
図２は、ソース／ドレイン形成時にランプアニール処理を行った場合のゲート電極における実効ゲート絶縁膜厚（Ｔｅｆｆ）の特性図である。
図３は、本発明の基本骨子を説明するための半導体装置の概略断面図である。
図４Ａ〜図４Ｄは、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図５Ａ〜図５Ｄは、図４Ｄに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図６Ａ〜図６Ｄは、図５Ｄに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図７は、図６Ｄに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図８は、第１の実施形態における半導体装置のソース／ドレインにおける不純物拡散の様子を示した特性図である。
図９Ａ〜図９Ｄは、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図１０Ａ〜図１０Ｄは、図９Ｄに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図１１Ａ〜図１１Ｄは、図１０Ｄに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図１２Ａ〜図１２Ｄは、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図１３Ａ〜図１３Ｄは、図１２Ｄに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図１４Ａ〜図１４Ｃは、図１３Ｄに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
図１５は、ソース／ドレインとシリサイド間におけるコンタクト抵抗を示した特性図である。
【発明を実施するための最良の形態】  −本発明の基本骨子−
本発明者は、従来のランプアニールにおける不純物の外部拡散の問題がゲートの空乏化やソース／ドレインの寄生抵抗の増大を招いてしまうということに着目し、以下に示す発明の骨子に想到した。
まず、本発明者は、不純物の活性化と半導体結晶のダメージ回復を目的として従来から行われているレーザ光照射によるレーザアニールを用いて、上述した不純物の外部拡散によるゲートの空乏化やソース／ドレインの寄生抵抗の増大を抑制することを思料した。
ゲート電極の空乏化は、近年の半導体装置の微細化を進展させていく上で顕著になってきた問題であり、半導体装置の微細化によりゲート絶縁膜の膜厚が薄くなってくると、ゲート電極における空乏層の影響が大きくなって、この空乏層を含む実効的なゲート絶縁膜の厚膜化をもたらす。この実効的なゲート絶縁膜の厚膜化は駆動電流の低下を生じさせる。
そこで、本発明者は、ゲート電極の空乏化においては、図１Ａに示すように、ゲート電極１０３となる半導体膜に対してレーザアニールを行って、当該半導体膜の全てを溶融して不純物の拡散をゲート電極１０３の全体に渡って行うようにする。すなわち、ゲート電極１０３のゲート絶縁膜１０２との界面まで不純物拡散を行うようにすることにより、実効的なゲート絶縁膜の厚膜化を防止してゲート電極の空乏化を抑制する。
また、ＭＯＳトランジスタの製造工程において、ゲート電極１０３の形成後に、当該ゲート電極１０３をマスクとして半導体基板１の表層にイオン注入した不純物をランプアニールにより活性化してソース／ドレイン１０４を形成するときに、このランプアニール処理を従来のランプアニールで行った場合には、図１Ａの工程でゲート電極１０３の全体に渡って拡散させた不純物が外方拡散してしまって結果的に不純物濃度を低下させてしまうことになる。そこで、本発明では、図１Ｂに示すように、酸素（Ｏ２）を含む雰囲気中でのランプアニールを行って、ゲート電極１０３内に拡散された不純物の外部拡散を防止する。
図２は、ソース／ドレイン形成時にランプアニール処理を行った場合のゲート電極における実効ゲート絶縁膜厚（Ｔｅｆｆ）の特性図である。図２において、横軸はソース／ドレインの不純物ドープ量を示し、また、図中の「○」は従来の窒素雰囲気中でのランプアニール処理を行った半導体装置の特性値であり、図中の「●」は酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置の特性値である。
不純物ドープ量が６Ｅ１５である場合での特性比較を行うと、従来のランプアニール処理を行った半導体装置では実効ゲート絶縁膜厚が１．９１ｎｍとなっているのに対して、酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置では実効ゲート絶縁膜厚が１．８９ｎｍである。ここで、レーザアニール処理により不純物拡散を行った半導体装置の実効ゲート絶縁膜厚は、酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置とほとんど変わらない特性となっている。従来のランプアニール処理では、ゲート電極１０３内の不純物が外部拡散をしてしまって実効ゲート絶縁膜厚が厚くなってしまうのに対して、酸素を含んだ雰囲気中でのランプアニール処理では、ゲート電極１０３内の不純物における外部拡散が抑制されて実際の不純物の量が減少しないことがわかった。
一方、ソース／ドレインの寄生抵抗の増大は、短チャネル効果を抑制するために、エクステンション領域へのイオン注入ドーズ量の低減により発生する問題である。つまり、このイオン注入ドーズ量の低減は、エクステンション領域の高抵抗化を招くからである。
そこで、本発明者は、ソース／ドレインにおける寄生抵抗の増大の抑制及び短チャネル効果の抑制という従来においては相反する目的を実現するため、図３に示す半導体装置を案出した。この半導体装置は、半導体基板１０１上にゲート絶縁膜１０２を介してゲート電極１０３がパターン形成されており、ゲート電極１０３の両側の半導体基板１０１上には一対の半導体層１０５が形成され、不純物がイオン注入された半導体層１０５に対するレーザアニールにより、当該不純物がゲート電極１０３の下方に回りこむように形成されたソース／ドレイン１０６を有する。図３の「ａ」で示す部分はエクステンション領域であり、「ｂ」で示す部分はソース／ドレイン領域である。
このソース／ドレイン１０６は、レーザアニールにおけるレーザ光照射の照射強度を調整することにより、深いソース／ドレイン領域ｂを形成するとともに、浅いエクステンション領域ａを実効的に形成することができる。さらに、これらの形成を１回のレーザアニールにより行うことができる。また、図１Ａで示したゲート電極１０３に対するレーザアニール処理を、このソース／ドレイン１０６の形成におけるレーザアニール処理で行うことも可能であり、この場合には工程を削減することができるという効果を得る。
−本発明の骨子を適用した具体的な実施形態−
次に、本発明の半導体装置及びその製造方法の基本骨子を踏まえた諸実施形態について説明する。本実施形態では、半導体装置としてＣＭＯＳ型トランジスタを適用した例で説明を行う。
（第１の実施形態）
図４Ａ〜図７は、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
まず、図４Ａに示すように、単結晶シリコンからなる半導体基板１に対して素子活性領域を画定する素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）１１の形成、不純物のイオン注入によるＮウエル１２及びＰウエル１３の形成を行う。続いて、半導体基板１の素子活性領域上にゲート絶縁膜２を形成する。このゲート絶縁膜２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びシリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらを含む積層構造膜である。続いて、成膜温度５３０℃程度のＣＶＤ法により、ゲート絶縁膜２上にアモルファスシリコン膜（又はアモルファスシリコンゲルマニウム膜）１４を堆積する。
続いて、図４Ｂに示すように、フォトリソグラフィーにより、アモルファスシリコン膜１４上にＮＭＯＳトランジスタ形成領域を開口するレジストパターン５１を形成し、続いて、例えばリン（Ｐ）をエネルギー５ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５１を除去する。
続いて、図４Ｃに示すように、フォトリソグラフィーにより、アモルファスシリコン膜１４上にＰＭＯＳトランジスタ形成領域を開口するレジストパターン５２を形成し、続いて、例えば硼素（Ｂ）をエネルギー２．５ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５２を除去する。
続いて、図４Ｄに示すように、波長３０８ｎｍのＸｅＣｌレーザを用いて、アモルファスシリコン膜１４の全てを溶融する条件、例えばエネルギー０．８Ｊ・ｃｍ−２、照射角０°の照射条件での照射を行って、不純物の拡散をゲート電極となるアモルファスシリコン膜１４の全体に渡るようにする。このとき、アモルファスシリコン膜１４は結晶化してポリシリコン膜１５となる。ここで、ゲート絶縁膜２の界面のポリシリコン膜１５には、不純物拡散が行われている。
続いて、図５Ａに示すように、ポリシリコン膜１５及びゲート絶縁膜２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極３ｐ，３ｎ（及びこれに倣った形状に加工されたゲート絶縁膜２）を形成する。本実施形態のゲート電極３ｐ，３ｎは、ゲート長４０ｎｍ程度、ゲート高さ１００ｎｍ程度で形成されている。
次に、図５Ｂに示すオフセットスペーサとなるサイドウォール４の形成を行う。
具体的には、ＣＶＤ法により、全面にシリコン酸化膜を膜厚１０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極３ｐ，３ｎの両側面にのみシリコン酸化膜を残し、薄いサイドウォール４を形成する。
次に、図５Ｃに示すように、ソース形成領域及びドレイン形成領域の半導体基板１上に一対の半導体層の形成を行う。
具体的には、エピタキシャル成長法により、半導体基板１のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン層（又はシリコンゲルマニウム層）５を膜厚２０ｎｍ程度で形成する。ここで、このエピタキシャルシリコン層は、ＣＶＤ装置を用いてそれに原料ガスとしてジクロロシラン（ＳｉＨＣｌ２）を供給し、温度７００℃程度、時間１０分程度の条件で成膜される。また、本実施形態においては、エピタキシャルシリコン層５をゲート電極３ｐ，３ｎの上面にも形成する例を示すが、必ずしもゲート電極３ｐ，３ｎの上面にエピタキシャルシリコン層５を形成する必要はない。なお、以降はエピタキシャルシリコン層５が形成されたゲート電極３ｐをゲート電極１０３ｐとし、エピタキシャルシリコン層５が形成されたゲート電極３ｎをゲート電極１０３ｎとする。
次に、図５Ｄに示す非晶質領域６の形成を行う。この非晶質領域６は、重原子を用いたイオン注入により形成される。
具体的には、エピタキシャルシリコン層５の表面に対して図５Ｄの矢印で示す斜め方向から、この単結晶シリコンを非晶質化して非晶質シリコンとするに足る程度の性質を有する原子をイオン注入する。本実施形態においては、当該原子として例えば質量の重い原子であるゲルマニウムをエネルギー２０ｋｅＶ、注入角１５°、濃度２．０×１０１４ｃｍ−２の条件でイオン注入して、深さ３０ｎｍ程度の非晶質シリコンからなる非晶質領域６を形成する。ここで、この非晶質領域６が後工程の処理を経ることによってソース／ドレイン領域となる。
次に、エクステンション領域を有するソース／ドレインの形成を行う。
具体的には、まず図６Ａに示すように、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を開口するレジストパターン５３を形成し、続いて、例えば砒素（Ａｓ）を非晶質シリコンからなる非晶質領域６に対してエネルギー１ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５３を除去する。
続いて、図６Ｂに示すように、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を開口するレジストパターン５４を形成し、続いて、例えば硼素（Ｂ）を非晶質シリコンからなる非晶質領域６に対してエネルギー０．５ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５４を除去する。
続いて、図６Ｃに示すように、波長５３２ｎｍのＹＡＧレーザを用いて、非晶質領域６の非晶質シリコンを溶融し、かつ他の単結晶シリコンを溶融しない程度の照射条件、例えばエネルギー０．３Ｊ・ｃｍ−２、照射角０°での照射を行って、イオン注入した不純物を活性化し、非晶質領域６に対応したソース／ドレイン（７ｐ，７ｎ）を形成する。
次に、シリサイド（サリサイド）の形成を行う。
具体的には、まず図６Ｄに示すように、ＣＶＤ法により、全面にシリコン酸化膜を膜厚８０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極１０３ｐ，１０３ｎの両側面にのみシリコン酸化膜を残し、サイドウォール８を形成する。
続いて、図７に示すように、スパッタリング法により、例えば高融点金属であるニッケル（又はコバルト）を堆積し、その後、熱処理を行って堆積したニッケルに対してシリサイド化反応を起こさせ、そして未反応のニッケルを例えば四フッ化炭素（ＣＦ４）によって除去し、ソース／ドレイン（７ｐ，７ｎ）及びゲート電極１０３ｐ，１０３ｎの上面にシリサイド層９を形成する。このとき形成されるシリサイド層９の膜厚は、１５ｎｍ程度である。
しかる後に、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第１の実施形態の半導体装置を完成させる。
本実施形態の半導体装置においては、図７に示す「ａ」の領域が不純物濃度の低いエクステンション領域に相当し、「ｂ」の領域が深さ方向におけるソース／ドレイン領域に相当する。このとき、形成されるエクステンション領域ａは１０ｎｍ程度と浅く、ソース／ドレイン領域ｂは３０ｎｍ程度と十分深いため、シリサイド後のリークの問題もない。また、ソース／ドレイン領域ｂとエクステンション領域ａとの差は、選択エピタキシャル成長により形成したエピタキシャルシリコン層５の膜厚（２０ｎｍ程度）に相当する。
本実施形態においては、ゲルマニウムを用いたイオン注入による非晶質領域６の形成を、ソース／ドレインを形成するための不純物（砒素、硼素）のイオン注入の前に行っているが、当該不純物のイオン注入の後に行ってもよい。
図８は、第１の実施形態における半導体装置のソース／ドレインにおける不純物拡散の様子を示した特性図である。この特性図から、エネルギー０．２５Ｊ、０．３０Ｊでは、図５Ｄの工程においてイオン注入したゲルマニウムによって非晶質化した領域にのみに硼素（Ｂ）、ゲルマニウム（Ｇｅ）が拡散していることがわかる。これにより、図５Ｄでの非晶質領域６の形成をこのエネルギー条件で行えば、非晶質領域６に対応したソース／ドレイン（７ｐ，７ｎ）を形成することができる。
本実施形態によれば、ゲート電極となるアモルファスシリコン膜１４に対してレーザアニールを行って当該シリコン膜にイオン注入された不純物をゲート絶縁膜２の界面まで拡散させるようにしたので、ゲート電極の空乏化を抑制することができる。
また、半導体基板１のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン層５を形成し、当該シリコン層５に所望の不純物をイオン注入した後、レーザアニールを行ってソース／ドレイン（７ｐ，７ｎ）を形成するようにしたので、不純物濃度が低くかつ浅く急峻なエクステンション領域ａと、十分深いソース／ドレイン領域ｂとを形成することができ、ソース／ドレイン（７ｐ，７ｎ）の寄生抵抗を減少させることができるとともに、短チャネル効果の抑制を図ることができる。さらに、エクステンション領域ａソース／ドレイン領域ｂとを１度のレーザアニールによって形成することができる。また、ランプアニールにより形成する場合と比較して、その寄生抵抗を低減させることもできる。
また、ソース／ドレイン（７ｐ，７ｎ）を形成するための不純物のイオン注入を行う前又は後に、エピタキシャルシリコン層５の表面に対して、斜め方向からゲルマニウム等の質量の重い原子をイオン注入するようにしたので、ゲート電極１０３ｐ，１０３ｎの下方の単結晶シリコン領域内に非晶質領域６を回り込むように形成することができる。これにより、ソース／ドレイン（７ｐ，７ｎ）を形成するための不純物のイオン注入を行った後に当該不純物を活性化させるためのレーザアニールを行うときに、非晶質シリコンからなる非晶質領域６のみを溶融してその領域内に当該不純物を拡散させて再結晶化をすることができるため、ソース／ドレイン（７ｐ，７ｎ）の形成領域を画定することができるとともに、より急峻なエクステンション領域ａの形成を実現することができる。
−第１の実施形態における半導体装置の製造方法の変形例−
第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法は、図４Ｄで行ったゲート電極となる半導体膜に対するレーザアニール工程を、ソース／ドレイン形成におけるレーザアニール工程で同時に行うようにしたものである。
図９Ａ〜図１１Ｄは、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
まず、図９Ａに示すように、単結晶シリコンからなる半導体基板１に対して素子活性領域を画定する素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）１１の形成、不純物のイオン注入によるＮウエル１２及びＰウエル１３の形成を行う。続いて、半導体基板１の素子活性領域上にゲート絶縁膜２を形成する。このゲート絶縁膜２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びシリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらを含む積層構造膜である。続いて、ＣＶＤ法により、ゲート絶縁膜２上にポリシリコン膜（又はポリシリコンゲルマニウム膜）１６を堆積する。
続いて、図９Ｂに示すように、フォトリソグラフィーにより、ポリシリコン膜１６上にＮＭＯＳトランジスタ形成領域を開口するレジストパターン５５を形成し、続いて、例えばリン（Ｐ）をエネルギー１ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５５を除去する。
続いて、図９Ｃに示すように、フォトリソグラフィーにより、ポリシリコン膜１６上にＰＭＯＳトランジスタ形成領域を開口するレジストパターン５６を形成し、続いて、例えば硼素（Ｂ）をエネルギー０．５ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５６を除去する。
続いて、図９Ｄに示すように、ポリシリコン膜１６及びゲート絶縁膜２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極２３ｐ，２３ｎ（及びこれに倣った形状に加工されたゲート絶縁膜２）を形成する。ゲート電極２３ｐ，２３ｎは、ゲート長４０ｎｍ程度、ゲート高さ１０ｎｍ程度で形成されている。ここで、ＰＭＯＳトランジスタ形成領域に形成されたゲート電極２３ｐには、Ｐ型の不純物ドーピングが行われており、また、ＮＭＯＳトランジスタ形成領域に形成されたゲート電極２３ｎには、Ｎ型の不純物ドーピングが行われている。
次に、図１０Ａに示すオフセットスペーサとなるサイドウォール２４の形成を行う。
具体的には、ＣＶＤ法により、全面にシリコン酸化膜を膜厚１０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極２３ｐ，２３ｎの両側面にのみシリコン酸化膜を残し、薄いサイドウォール２４を形成する。
次に、図１０Ｂに示すように、ソース形成領域及びドレイン形成領域の半導体基板１上に一対の半導体層の形成を行う。
具体的には、エピタキシャル成長法により、半導体基板１のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン層（又はシリコンゲルマニウム層）５を膜厚２０ｎｍ程度で形成する。ここで、このエピタキシャルシリコン層は、ＣＶＤ装置を用いてそれに原料ガスとしてジクロロシラン（ＳｉＨＣｌ２）を供給し、温度７００℃程度、時間１０分程度の条件で成膜される。また、本変形例においても、エピタキシャルシリコン層５をゲート電極２３ｐ，２３ｎの上面にも形成する例を示すが、必ずしもゲート電極２３ｐ，２３ｎの上面にエピタキシャルシリコン層５を形成する必要はない。なお、以降はエピタキシャルシリコン層５が形成されたゲート電極２３ｐをゲート電極２０３ｐとし、エピタキシャルシリコン層５が形成されたゲート電極２３ｎをゲート電極２０３ｎとする。
次に、図１０Ｃに示す非晶質領域６の形成を行う。この非晶質領域６は、重原子を用いたイオン注入により形成される。
具体的には、エピタキシャルシリコン層５の表面に対して図１０Ｃの矢印で示す斜め方向から、この単結晶シリコンを非晶質化して非晶質シリコンとするに足る程度の性質を有する原子をイオン注入する。本変形例においては、当該原子として例えば質量の重い原子であるゲルマニウムをエネルギー２０ｋｅＶ、注入角１５°、濃度２．０×１０１４ｃｍ−２の条件でイオン注入して、深さ３０ｎｍ程度の非晶質シリコンからなる非晶質領域６を形成する。ここで、この非晶質領域６が後工程の処理を経ることによってソース／ドレイン領域となる。このとき、ゲート電極２０３ｐ，２０３ｎの表面から３０ｎｍ程度の結晶シリコン、つまりゲート電極２０３ｐ，２０３ｎを構成する全ての結晶シリコンが非晶質化されてアモルファスシリコンとなる。
次に、エクステンション領域を有するソース／ドレインの形成を行う。
具体的には、まず図１０Ｄに示すように、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を開口するレジストパターン５７を形成し、続いて、例えば砒素（Ａｓ）を非晶質シリコンからなる非晶質領域６に対してエネルギー１ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５７を除去する。
続いて、図１１Ａに示すように、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を開口するレジストパターン５８を形成し、続いて、例えば硼素（Ｂ）を非晶質シリコンからなる非晶質領域６に対してエネルギー０．５ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５８を除去する。
続いて、図１１Ｂに示すように、波長５３２ｎｍのＹＡＧレーザを用いて、ゲート電極２０３ｐ，２０３ｎを構成する全ての非晶質シリコン及び非晶質領域６の非晶質シリコンを溶融し、かつ他の単結晶シリコンを溶融しない程度の照射条件、例えばエネルギー０．３Ｊ・ｃｍ−２、照射角０°での照射を行って、ゲート電極２０３ｐ，２０３ｎにイオン注入された不純物及び非晶質領域６にイオン注入された不純物を活性化し、ゲート電極２０３ｐ，２０３ｎの全体に予め注入された不純物を拡散させるとともに、非晶質領域６の全体に注入された不純物を拡散させてソース／ドレイン（７ｐ，７ｎ）を形成する。
次に、シリサイド（サリサイド）の形成を行う。
具体的には、まず図１１Ｃに示すように、ＣＶＤ法により、全面にシリコン酸化膜を膜厚８０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極２０３ｐ，２０３ｎの両側面にのみシリコン酸化膜を残し、サイドウォール２８を形成する。
続いて、図１１Ｄに示すように、スパッタリング法により、例えば高融点金属であるニッケル（又はコバルト）を堆積し、その後、熱処理を行って堆積したニッケルに対してシリサイド化反応を起こさせ、そして未反応のニッケルを例えば四フッ化炭素（ＣＦ４）によって除去し、ソース／ドレイン（７ｐ，７ｎ）及びゲート電極２０３ｐ，２０３ｎの上面にシリサイド層９を形成する。このとき形成されるシリサイド層９の膜厚は、１５ｎｍ程度である。
しかる後に、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第１の実施形態の変形例における半導体装置を完成させる。
本変形例の半導体装置においても、図１１Ｄに示す「ａ」の領域が不純物濃度の低いエクステンション領域に相当し、「ｂ」の領域が深さ方向におけるソース／ドレイン領域に相当する。このとき、形成されるエクステンション領域ａは１０ｎｍ程度と浅く、ソース／ドレイン領域ｂは３０ｎｍ程度と十分深いため、シリサイド後のリークの問題もない。また、ソース／ドレイン領域ｂとエクステンション領域ａとの差は、選択エピタキシャル成長により形成したエピタキシャルシリコン層５の膜厚（２０ｎｍ程度）に相当する。また、本変形例におけるゲート電極のイニシャルの膜厚は１０ｎｍ程度であり、その上に形成されるエピタキシャルシリコン層５の膜厚は２０ｎｍ程度であるため、ゲート電極２０３ｐ，２０３ｎの膜厚は３０ｎｍ程度となる。よって、本変形例で示すように、非晶質領域６の形成を３０ｎｍ程度に調整すれば、ゲート電極２０３ｐ，２０３ｎにおける不純物活性領域をゲート絶縁膜２の界面までとすることができ、予めゲート電極にドーピングされていた不純物の活性化を、ソース／ドレイン（７ｐ，７ｎ）の形成におけるレーザアニール工程で同時に行うことができる。
また、本変形例においても、ゲルマニウムを用いたイオン注入による非晶質領域６の形成を、ソース／ドレインを形成するための不純物（砒素、硼素）のイオン注入の前に行っているが、当該不純物のイオン注入の後に行ってもよい。
本変形例によれば、第１の実施形態における実施例効果に加え、予めゲート電極に導入された不純物を活性化するためのアニール工程を、ソース／ドレイン（７ｐ，７ｎ）の形成におけるレーザアニール工程で同時に行うことができ、工程の削減を図ることができる。
（第２の実施形態）
図１２Ａ〜図１４Ｃは、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
まず、図１２Ａに示すように、単結晶シリコンからなる半導体基板１に対して素子活性領域を画定する素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）１１の形成、不純物のイオン注入によるＮウエル１２及びＰウエル１３の形成を行う。続いて、半導体基板１の素子活性領域上にゲート絶縁膜２を形成する。このゲート絶縁膜２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びシリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらを含む積層構造膜である。続いて、成膜温度５３０℃程度のＣＶＤ法により、ゲート絶縁膜２上にアモルファスシリコン膜（又はアモルファスシリコンゲルマニウム膜）１４を堆積する。
続いて、図１２Ｂに示すように、フォトリソグラフィーにより、アモルファスシリコン膜１４上にＮＭＯＳトランジスタ形成領域を開口するレジストパターン５１を形成し、続いて、例えばリン（Ｐ）をエネルギー５ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５１を除去する。
続いて、図１２Ｃに示すように、フォトリソグラフィーにより、アモルファスシリコン膜１４上にＰＭＯＳトランジスタ形成領域を開口するレジストパターン５２を形成し、続いて、例えば硼素（Ｂ）をエネルギー２．５ｋｅＶ、注入角０°、濃度１．０×１０１６ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５２を除去する。
続いて、図１２Ｄに示すように、波長３０８ｎｍのＸｅＣｌレーザを用いて、アモルファスシリコン膜１４の全てを溶融する条件、例えばエネルギー０．８Ｊ・ｃｍ−２、照射角０°の照射条件での照射を行って、不純物の拡散をゲート電極となるアモルファスシリコン膜１４の全体に渡るようにする。このとき、アモルファスシリコン膜１４は結晶化してポリシリコン膜１５となる。ここで、ゲート絶縁膜２の界面のポリシリコン膜１５には、不純物拡散が行われている。
続いて、図１３Ａに示すように、ポリシリコン膜１５及びゲート絶縁膜２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極３ｐ，３ｎ（及びこれに倣った形状に加工されたゲート絶縁膜２）を形成する。
続いて、エクステンション領域を有するソース／ドレインの形成を行う。
具体的には、まず図１３Ｂに示すように、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を開口するレジストパターン５９を形成し、続いて、例えばリン（Ｐ）を半導体基板１に対してエネルギー１ｋｅＶ、注入角０°、濃度１．０×１０１５ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン５９を除去する。
続いて、図１３Ｃに示すように、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を開口するレジストパターン６０を形成し、続いて、例えば硼素（Ｂ）を半導体基板１に対してエネルギー０．３ｋｅＶ、注入角０°、濃度１．０×１０１５ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン６０を除去する。
続いて、図１３Ｄに示すように、ＣＶＤ法により、全面にシリコン酸化膜を膜厚８０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極３ｐ，３ｎの両側面にのみシリコン酸化膜を残し、サイドウォール３８を形成する。
続いて、図１４Ａに示すように、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を開口するレジストパターン６１を形成し、続いて、例えばリン（Ｐ）を半導体基板１に対してエネルギー６ｋｅＶ、注入角０°、濃度８．０×１０１５ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン６１を除去する。
続いて、図１４Ｂに示すように、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を開口するレジストパターン６２を形成し、続いて、例えば硼素（Ｂ）を半導体基板１に対してエネルギー２．５ｋｅＶ、注入角０°、濃度４．０×１０１５ｃｍ−２の条件でイオン注入する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン６２を除去する。
続いて、図１４Ｃに示すように、窒素（Ｎ２）環境下において常圧５００ｐｐｍ程度の酸素（Ｏ２）を含む雰囲気中で、温度９００℃〜１０５０℃、時間数百ｍｓ〜３ｓ程度での条件下においてランプアニールを行って、エクステンション領域３７ａを有するソース／ドレイン（３７ｐ，３７ｎ）を形成する。
しかる後に、高融点金属を堆積してシリサイド（サリサイド）の形成を行った後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第２の実施形態の半導体装置を完成させる。
本実施形態においては、アモルファスシリコン膜１４の代わりにポリシリコン膜を堆積し、図１２Ｂ及び図１２Ｃのゲートドーピング前に、非晶質化注入（Ｇｅ＋，２０ｋｅＶ，４ｅ１４）を行って、当該ポリシリコン膜を非晶質化してもよい。
ここで、図１４Ｃでのランプアニール工程において、本実施形態における常圧５００ｐｐｍ程度の酸素（Ｏ２）を含む雰囲気中でランプアニール行った半導体装置と、従来の窒素（Ｎ２）雰囲気中でランプアニール行った半導体装置との特性比較を行う。
前述したように、図２は、ソース／ドレイン形成時にランプアニール処理を行った場合のゲート電極における実効ゲート絶縁膜厚（Ｔｅｆｆ）の特性図である。図２において、横軸はＮＭＯＳトランジスタにおけるソース／ドレインのリン（Ｐ）のドープ量を示し、また、図中の「○」は従来のランプアニール処理を行った半導体装置の特性値であり、図中の「●」は本実施形態のランプアニール処理を行った半導体装置の特性値である。
リン（Ｐ）のドープ量が６Ｅ１５である場合での特性比較を行うと、従来のランプアニール処理を行った半導体装置では実効ゲート絶縁膜厚が１．９１ｎｍとなっているのに対して、酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置では実効ゲート絶縁膜厚が１．８９ｎｍである。ここで、レーザアニール処理により不純物（Ｐ）拡散を行った半導体装置の実効ゲート絶縁膜厚は、酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置とほとんど変わらない特性となっている。従来のランプアニール処理では、ゲート電極３ｐ，３ｎ内のリン（Ｐ）が外部拡散をしてしまって実効ゲート絶縁膜厚が厚くなってしまうのに対して、酸素を含んだ雰囲気中でのランプアニール処理では、ゲート電極内のリン（Ｐ）における外部拡散が抑制されて実際のリン（Ｐ）の量が減少しないことがわかる。
また、図１５は、ソース／ドレインとシリサイド間におけるコンタクト抵抗を示した特性図である。図１５において、横軸はＮＭＯＳトランジスタにおけるソース／ドレインのリン（Ｐ）のドープ量を示し、また、図中の「○」はソース／ドレインにおいて従来のランプアニール処理を行った半導体装置の特性値であり、図中の「●」は本実施形態のランプアニール処理を行った半導体装置の特性値である。本実施形態のランプアニール処理を行った半導体装置は、ソース／ドレイン中のリン（Ｐ）の量もゲート電極内と同様に外方拡散が抑制されるため、酸素を含んだ雰囲気中で行った方が、コンタクト抵抗の低減を図ることができる。
本実施形態によれば、ソース／ドレイン形成における不純物の活性化を酸素（Ｏ２）を含む雰囲気中でのランプアニールで行うようにしたので、ゲート電極となるアモルファスシリコン膜１４に対してレーザアニールを行ってゲート絶縁膜２の界面まで拡散させた不純物の外方拡散を防止することができ、ゲート電極の空乏化を抑制することができる。
【産業上の利用可能性】  本発明によれば、レーザアニールを行ってゲート電極となる半導体膜のゲート絶縁膜の界面まで拡散させた不純物の外方拡散を防止することができ、これによりゲート電極の空乏化を抑制することができる。
また、本発明によれば、不純物濃度が低くかつ浅く急峻なエクステンション領域と、十分深いソース／ドレイン領域とを形成することができ、ソース／ドレインの寄生抵抗を減少させることができるとともに、短チャネル効果の抑制を図ることができる。
2004114413.tif 000003
【図２】
2004114413.tif 000004
【図３】
2004114413.tif 000005
2004114413.tif 000006
2004114413.tif 000007
2004114413.tif 000008
【図７】
2004114413.tif 000009
【図８】
2004114413.tif 000010
2004114413.tif 000011
2004114413.tif 000012
2004114413.tif 000013
2004114413.tif 000014
2004114413.tif 000015
2004114413.tif 000016
【図１５】
2004114413.tif 000017
【手続補正書】
【提出日】平成17年6月10日(2005.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極となる半導体膜を形成する工程と、
前記半導体膜に不純物を導入する工程と、
前記半導体膜に対してレーザ光照射を行って、前記不純物を前記半導体膜の前記ゲート絶縁膜との界面まで拡散させる工程と、
前記ゲート電極の両側における前記半導体基板の表層に不純物を導入して、当該不純物をランプアニールにより拡散させてソース／ドレインを形成する工程とを含み、
前記ランプアニールを酸素を含む雰囲気中で行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体膜は、電極形状に加工される前のものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜は、電極形状に加工されたものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極をパターン形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、
前記半導体層の表層に不純物を導入する工程と、
前記半導体層に対してレーザ光照射を行って、前記不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板及び前記半導体層が単結晶半導体で形成されており、前記半導体層の表層に不純物を導入する工程の前又は後に、前記半導体層の表面に対して斜め方向から、前記単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、予め前記ソース／ドレインの形成領域における前記単結晶半導体を非晶質化して非晶質半導体とする工程を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記レーザ光照射は、前記非晶質半導体を溶融させるとともに前記単結晶半導体を溶融させない条件を満たす照射強度で照射されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板上にゲート絶縁膜を介してゲート電極となる半導体膜を形成する工程と、
前記半導体膜に不純物を導入する工程と、
前記半導体膜に対してレーザ光照射を行って、前記不純物を前記半導体膜の前記ゲート絶縁膜との界面まで拡散させる工程と、
前記半導体膜をパターン形成してなる前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、
前記半導体層の表層に不純物を導入する工程と、
前記半導体層に対してレーザ光照射を行って、前記半導体層内に導入された不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上にゲート絶縁膜を介してゲート電極となる半導体膜を形成する工程と、
前記半導体膜に不純物を導入する工程と、
前記半導体膜をパターン形成してなる前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、
前記半導体層の表層に不純物を導入する工程と、
前記ゲート電極及び前記半導体層に対してレーザ光照射を行って、前記ゲート電極内に導入された不純物を当該ゲート電極の前記ゲート絶縁膜との界面まで拡散させるとともに、前記半導体層内に導入された不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にパターン形成された半導体からなるゲート電極と
を含み、
前記ゲート電極は、レーザアニールにより前記ゲート絶縁膜との界面まで導入された不純物が拡散されていることを特徴とする半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にパターン形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体層と、
前記半導体層の表層に導入された不純物をレーザアニールにより拡散させ、前記不純物が前記半導体基板の前記ゲート電極下方に回り込むように形成されたソース／ドレインと
を含むことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体層にイオン注入された不純物のアニールに関するものである。
【背景技術】
【０００２】
従来、半導体層にイオン注入された不純物の活性化と半導体結晶のダメージ回復を目的として行うアニールにランプアニールがある。このランプアニールは、赤外線ランプを用いた熱処理により、窒素（Ｎ2）雰囲気中で被処理半導体層中の不純物を活性化させて、当該半導体層中に不純物拡散層を形成するものである。このランプアニールは、例えばＭＯＳトランジスタの場合には、ゲート電極及びソース／ドレインにおける寄生抵抗の低減化等の目的でのために注入された不純物の熱処理方法として用いられている。
【０００３】
また、近時では、ソース／ドレインを形成するためにイオン注入された不純物のアニールとしてレーザ光照射によるレーザアニールが期待されている。レーザアニールは、局所的な領域を極めて短時間に昇温させて溶融再結晶化を行う熱処理であり、通常は温度で制限される不純物の半導体中での固溶限界を超えた高い電気的活性化が得られ、また、急峻な不純物プロファイルが得られるという利点がある。
【０００４】
【特許文献１】特開２００２−３２９８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のランプアニールでは、半導体層中にイオン注入された不純物が外方拡散してしまい、その結果、不純物の絶対量が減少してしまって、ゲート電極においてはその空乏化が起こってしまい、また、ソース／ドレインにおいては寄生抵抗の増大を引き起こしてしまうという問題がある。
【０００６】
本発明は上述の問題点にかんがみてなされたもので、半導体層に導入された不純物のアニールを行うときに、当該不純物が外方拡散してしまうのを防止する半導体装置及びその製造方法を実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極となる半導体膜を形成する工程と、前記半導体膜に不純物を導入する工程と、前記半導体膜に対してレーザ光照射を行って、前記不純物を前記半導体膜の前記ゲート絶縁膜との界面まで拡散させる工程と、前記ゲート電極の両側における前記半導体基板の表層に不純物を導入して、当該不純物をランプアニールにより拡散させてソース／ドレインを形成する工程とを含み、前記ランプアニールを酸素を含む雰囲気中で行う。
【０００８】
本発明の半導体装置の製造方法における他の様態は、半導体基板上にゲート絶縁膜を介してゲート電極をパターン形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、前記半導体層の表層に不純物を導入する工程と、前記半導体層に対してレーザ光照射を行って、前記不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程とを含む。
【０００９】
また、本発明の半導体装置の製造方法における更に他の様態は、前記半導体基板及び前記半導体層が単結晶半導体で形成されており、前記半導体層の表層に不純物を導入する工程の前又は後に、前記半導体層の表面に対して斜め方向から、前記単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、予め前記ソース／ドレインの形成領域における前記単結晶半導体を非晶質化して非晶質半導体とする工程を更に含む。
【００１０】
また、本発明の半導体装置の製造方法における更に他の様態は、半導体基板上にゲート絶縁膜を介してゲート電極となる半導体膜を形成する工程と、前記半導体膜に不純物を導入する工程と、前記半導体膜に対してレーザ光照射を行って、前記不純物を前記半導体膜の前記ゲート絶縁膜との界面まで拡散させる工程と、前記半導体膜をパターン形成してなる前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、前記半導体層の表層に不純物を導入する工程と、前記半導体層に対してレーザ光照射を行って、前記半導体層内に導入された不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程とを含む。
【００１１】
また、本発明の半導体装置の製造方法における更に他の様態は、半導体基板上にゲート絶縁膜を介してゲート電極となる半導体膜を形成する工程と、前記半導体膜に不純物を導入する工程と、前記半導体膜をパターン形成してなる前記ゲート電極の両側の前記半導体基板上に一対の半導体層を形成する工程と、前記半導体層の表層に不純物を導入する工程と、前記ゲート電極及び前記半導体層に対してレーザ光照射を行って、前記ゲート電極内に導入された不純物を当該ゲート電極の前記ゲート絶縁膜との界面まで拡散させるとともに、前記半導体層内に導入された不純物を前記半導体基板の前記ゲート電極下方に回り込むように拡散させてソース／ドレインを形成する工程とを含む。
【００１２】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にパターン形成された半導体からなるゲート電極とを含み、前記ゲート電極は、レーザアニールにより前記ゲート絶縁膜との界面まで導入された不純物が拡散されている。
【００１３】
本発明の半導体装置における他の様態は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にパターン形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体層と、前記半導体層の表層に導入された不純物をレーザアニールにより拡散させ、前記不純物が前記半導体基板の前記ゲート電極下方に回り込むように形成されたソース／ドレインとを含む。
【発明の効果】
【００１４】
本発明によれば、レーザアニールを行ってゲート電極となる半導体膜のゲート絶縁膜の界面まで拡散させた不純物の外方拡散を防止することができ、これによりゲート電極の空乏化を抑制することができる。
【００１５】
また、本発明によれば、不純物濃度が低くかつ浅く急峻なエクステンション領域と、十分深いソース／ドレイン領域とを形成することができ、ソース／ドレインの寄生抵抗を減少させることができるとともに、短チャネル効果の抑制を図ることができる。
【発明を実施するための最良の形態】
【００１６】
−本発明の基本骨子−
本発明者は、従来のランプアニールにおける不純物の外部拡散の問題がゲートの空乏化やソース／ドレインの寄生抵抗の増大を招いてしまうということに着目し、以下に示す発明の骨子に想到した。
【００１７】
まず、本発明者は、不純物の活性化と半導体結晶のダメージ回復を目的として従来から行われているレーザ光照射によるレーザアニールを用いて、上述した不純物の外部拡散によるゲートの空乏化やソース／ドレインの寄生抵抗の増大を抑制することを思料した。
【００１８】
ゲート電極の空乏化は、近年の半導体装置の微細化を進展させていく上で顕著になってきた問題であり、半導体装置の微細化によりゲート絶縁膜の膜厚が薄くなってくると、ゲート電極における空乏層の影響が大きくなって、この空乏層を含む実効的なゲート絶縁膜の厚膜化をもたらす。この実効的なゲート絶縁膜の厚膜化は駆動電流の低下を生じさせる。
【００１９】
そこで、本発明者は、ゲート電極の空乏化においては、図１Ａに示すように、ゲート電極１０３となる半導体膜に対してレーザアニールを行って、当該半導体膜の全てを溶融して不純物の拡散をゲート電極１０３の全体に渡って行うようにする。すなわち、ゲート電極１０３のゲート絶縁膜１０２との界面まで不純物拡散を行うようにすることにより、実効的なゲート絶縁膜の厚膜化を防止してゲート電極の空乏化を抑制する。
【００２０】
また、ＭＯＳトランジスタの製造工程において、ゲート電極１０３の形成後に、当該ゲート電極１０３をマスクとして半導体基板１の表層にイオン注入した不純物をランプアニールにより活性化してソース／ドレイン１０４を形成するときに、このランプアニール処理を従来のランプアニールで行った場合には、図１Ａの工程でゲート電極１０３の全体に渡って拡散させた不純物が外方拡散してしまって結果的に不純物濃度を低下させてしまうことになる。そこで、本発明では、図１Ｂに示すように、酸素（Ｏ2）を含む雰囲気中でのランプアニールを行って、ゲート電極１０３内に拡散された不純物の外部拡散を防止する。
【００２１】
図２は、ソース／ドレイン形成時にランプアニール処理を行った場合のゲート電極における実効ゲート絶縁膜厚（Ｔｅｆｆ）の特性図である。図２において、横軸はソース／ドレインの不純物ドープ量を示し、また、図中の「○」は従来の窒素雰囲気中でのランプアニール処理を行った半導体装置の特性値であり、図中の「●」は酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置の特性値である。
【００２２】
不純物ドープ量が６Ｅ１５である場合での特性比較を行うと、従来のランプアニール処理を行った半導体装置では実効ゲート絶縁膜厚が１．９１ｎｍとなっているのに対して、酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置では実効ゲート絶縁膜厚が１．８９ｎｍである。ここで、レーザアニール処理により不純物拡散を行った半導体装置の実効ゲート絶縁膜厚は、酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置とほとんど変わらない特性となっている。従来のランプアニール処理では、ゲート電極１０３内の不純物が外部拡散をしてしまって実効ゲート絶縁膜厚が厚くなってしまうのに対して、酸素を含んだ雰囲気中でのランプアニール処理では、ゲート電極１０３内の不純物における外部拡散が抑制されて実際の不純物の量が減少しないことがわかった。
【００２３】
一方、ソース／ドレインの寄生抵抗の増大は、短チャネル効果を抑制するために、エクステンション領域へのイオン注入ドーズ量の低減により発生する問題である。つまり、このイオン注入ドーズ量の低減は、エクステンション領域の高抵抗化を招くからである。
【００２４】
そこで、本発明者は、ソース／ドレインにおける寄生抵抗の増大の抑制及び短チャネル効果の抑制という従来においては相反する目的を実現するため、図３に示す半導体装置を案出した。この半導体装置は、半導体基板１０１上にゲート絶縁膜１０２を介してゲート電極１０３がパターン形成されており、ゲート電極１０３の両側の半導体基板１０１上には一対の半導体層１０５が形成され、不純物がイオン注入された半導体層１０５に対するレーザアニールにより、当該不純物がゲート電極１０３の下方に回りこむように形成されたソース／ドレイン１０６を有する。図３の「ａ」で示す部分はエクステンション領域であり、「ｂ」で示す部分はソース／ドレイン領域である。
【００２５】
このソース／ドレイン１０６は、レーザアニールにおけるレーザ光照射の照射強度を調整することにより、深いソース／ドレイン領域ｂを形成するとともに、浅いエクステンション領域ａを実効的に形成することができる。さらに、これらの形成を１回のレーザアニールにより行うことができる。また、図１Ａで示したゲート電極１０３に対するレーザアニール処理を、このソース／ドレイン１０６の形成におけるレーザアニール処理で行うことも可能であり、この場合には工程を削減することができるという効果を得る。
【００２６】
−本発明の骨子を適用した具体的な実施形態−
次に、本発明の半導体装置及びその製造方法の基本骨子を踏まえた諸実施形態について説明する。本実施形態では、半導体装置としてＣＭＯＳ型トランジスタを適用した例で説明を行う。
【００２７】
（第１の実施形態）
図４Ａ〜図７は、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
【００２８】
まず、図４Ａに示すように、単結晶シリコンからなる半導体基板１に対して素子活性領域を画定する素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）１１の形成、不純物のイオン注入によるＮウエル１２及びＰウエル１３の形成を行う。続いて、半導体基板１の素子活性領域上にゲート絶縁膜２を形成する。このゲート絶縁膜２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びシリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらを含む積層構造膜である。続いて、成膜温度５３０℃程度のＣＶＤ法により、ゲート絶縁膜２上にアモルファスシリコン膜（又はアモルファスシリコンゲルマニウム膜）１４を堆積する。
【００２９】
続いて、図４Ｂに示すように、フォトリソグラフィーにより、アモルファスシリコン膜１４上にＮＭＯＳトランジスタ形成領域を開口するレジストパターン５１を形成し、続いて、例えばリン（Ｐ）をエネルギー５ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５１を除去する。
【００３０】
続いて、図４Ｃに示すように、フォトリソグラフィーにより、アモルファスシリコン膜１４上にＰＭＯＳトランジスタ形成領域を開口するレジストパターン５２を形成し、続いて、例えば硼素（Ｂ）をエネルギー２．５ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５２を除去する。
【００３１】
続いて、図４Ｄに示すように、波長３０８ｎｍのＸｅＣｌレーザを用いて、アモルファスシリコン膜１４の全てを溶融する条件、例えばエネルギー０．８Ｊ・ｃｍ-2、照射角０°の照射条件での照射を行って、不純物の拡散をゲート電極となるアモルファスシリコン膜１４の全体に渡るようにする。このとき、アモルファスシリコン膜１４は結晶化してポリシリコン膜１５となる。ここで、ゲート絶縁膜２の界面のポリシリコン膜１５には、不純物拡散が行われている。
【００３２】
続いて、図５Ａに示すように、ポリシリコン膜１５及びゲート絶縁膜２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極３ｐ，３ｎ（及びこれに倣った形状に加工されたゲート絶縁膜２）を形成する。本実施形態のゲート電極３ｐ，３ｎは、ゲート長４０ｎｍ程度、ゲート高さ１００ｎｍ程度で形成されている。
【００３３】
次に、図５Ｂに示すオフセットスペーサとなるサイドウォール４の形成を行う。
具体的には、ＣＶＤ法により、全面にシリコン酸化膜を膜厚１０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極３ｐ，３ｎの両側面にのみシリコン酸化膜を残し、薄いサイドウォール４を形成する。
【００３４】
次に、図５Ｃに示すように、ソース形成領域及びドレイン形成領域の半導体基板１上に一対の半導体層の形成を行う。
具体的には、エピタキシャル成長法により、半導体基板１のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン層（又はシリコンゲルマニウム層）５を膜厚２０ｎｍ程度で形成する。ここで、このエピタキシャルシリコン層は、ＣＶＤ装置を用いてそれに原料ガスとしてジクロロシラン（ＳｉＨＣｌ2）を供給し、温度７００℃程度、時間１０分程度の条件で成膜される。また、本実施形態においては、エピタキシャルシリコン層５をゲート電極３ｐ，３ｎの上面にも形成する例を示すが、必ずしもゲート電極３ｐ，３ｎの上面にエピタキシャルシリコン層５を形成する必要はない。なお、以降はエピタキシャルシリコン層５が形成されたゲート電極３ｐをゲート電極１０３ｐとし、エピタキシャルシリコン層５が形成されたゲート電極３ｎをゲート電極１０３ｎとする。
【００３５】
次に、図５Ｄに示す非晶質領域６の形成を行う。この非晶質領域６は、重原子を用いたイオン注入により形成される。
具体的には、エピタキシャルシリコン層５の表面に対して図５Ｄの矢印で示す斜め方向から、この単結晶シリコンを非晶質化して非晶質シリコンとするに足る程度の性質を有する原子をイオン注入する。本実施形態においては、当該原子として例えば質量の重い原子であるゲルマニウムをエネルギー２０ｋｅＶ、注入角１５°、濃度２．０×１０14ｃｍ-2の条件でイオン注入して、深さ３０ｎｍ程度の非晶質シリコンからなる非晶質領域６を形成する。ここで、この非晶質領域６が後工程の処理を経ることによってソース／ドレイン領域となる。
【００３６】
次に、エクステンション領域を有するソース／ドレインの形成を行う。
具体的には、まず図６Ａに示すように、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を開口するレジストパターン５３を形成し、続いて、例えば砒素（Ａｓ）を非晶質シリコンからなる非晶質領域６に対してエネルギー１ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５３を除去する。
【００３７】
続いて、図６Ｂに示すように、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を開口するレジストパターン５４を形成し、続いて、例えば硼素（Ｂ）を非晶質シリコンからなる非晶質領域６に対してエネルギー０．５ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５４を除去する。
【００３８】
続いて、図６Ｃに示すように、波長５３２ｎｍのＹＡＧレーザを用いて、非晶質領域６の非晶質シリコンを溶融し、かつ他の単結晶シリコンを溶融しない程度の照射条件、例えばエネルギー０．３Ｊ・ｃｍ-2、照射角０°での照射を行って、イオン注入した不純物を活性化し、非晶質領域６に対応したソース／ドレイン（７ｐ，７ｎ）を形成する。
【００３９】
次に、シリサイド（サリサイド）の形成を行う。
具体的には、まず図６Ｄに示すように、ＣＶＤ法により、全面にシリコン酸化膜を膜厚８０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極１０３ｐ，１０３ｎの両側面にのみシリコン酸化膜を残し、サイドウォール８を形成する。
【００４０】
続いて、図７に示すように、スパッタリング法により、例えば高融点金属であるニッケル（又はコバルト）を堆積し、その後、熱処理を行って堆積したニッケルに対してシリサイド化反応を起こさせ、そして未反応のニッケルを例えば四フッ化炭素（ＣＦ4）によって除去し、ソース／ドレイン（７ｐ，７ｎ）及びゲート電極１０３ｐ，１０３ｎの上面にシリサイド層９を形成する。このとき形成されるシリサイド層９の膜厚は、１５ｎｍ程度である。
【００４１】
しかる後に、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第１の実施形態の半導体装置を完成させる。
【００４２】
本実施形態の半導体装置においては、図７に示す「ａ」の領域が不純物濃度の低いエクステンション領域に相当し、「ｂ」の領域が深さ方向におけるソース／ドレイン領域に相当する。このとき、形成されるエクステンション領域ａは１０ｎｍ程度と浅く、ソース／ドレイン領域ｂは３０ｎｍ程度と十分深いため、シリサイド後のリークの問題もない。また、ソース／ドレイン領域ｂとエクステンション領域ａとの差は、選択エピタキシャル成長により形成したエピタキシャルシリコン層５の膜厚（２０ｎｍ程度）に相当する。
【００４３】
本実施形態においては、ゲルマニウムを用いたイオン注入による非晶質領域６の形成を、ソース／ドレインを形成するための不純物（砒素、硼素）のイオン注入の前に行っているが、当該不純物のイオン注入の後に行ってもよい。
【００４４】
図８は、第１の実施形態における半導体装置のソース／ドレインにおける不純物拡散の様子を示した特性図である。この特性図から、エネルギー０．２５Ｊ、０．３０Ｊでは、図５Ｄの工程においてイオン注入したゲルマニウムによって非晶質化した領域にのみに硼素（Ｂ）、ゲルマニウム（Ｇｅ）が拡散していることがわかる。これにより、図５Ｄでの非晶質領域６の形成をこのエネルギー条件で行えば、非晶質領域６に対応したソース／ドレイン（７ｐ，７ｎ）を形成することができる。
【００４５】
本実施形態によれば、ゲート電極となるアモルファスシリコン膜１４に対してレーザアニールを行って当該シリコン膜にイオン注入された不純物をゲート絶縁膜２の界面まで拡散させるようにしたので、ゲート電極の空乏化を抑制することができる。
【００４６】
また、半導体基板１のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン層５を形成し、当該シリコン層５に所望の不純物をイオン注入した後、レーザアニールを行ってソース／ドレイン（７ｐ，７ｎ）を形成するようにしたので、不純物濃度が低くかつ浅く急峻なエクステンション領域ａと、十分深いソース／ドレイン領域ｂとを形成することができ、ソース／ドレイン（７ｐ，７ｎ）の寄生抵抗を減少させることができるとともに、短チャネル効果の抑制を図ることができる。さらに、エクステンション領域ａソース／ドレイン領域ｂとを１度のレーザアニールによって形成することができる。また、ランプアニールにより形成する場合と比較して、その寄生抵抗を低減させることもできる。
【００４７】
また、ソース／ドレイン（７ｐ，７ｎ）を形成するための不純物のイオン注入を行う前又は後に、エピタキシャルシリコン層５の表面に対して、斜め方向からゲルマニウム等の質量の重い原子をイオン注入するようにしたので、ゲート電極１０３ｐ，１０３ｎの下方の単結晶シリコン領域内に非晶質領域６を回り込むように形成することができる。これにより、ソース／ドレイン（７ｐ，７ｎ）を形成するための不純物のイオン注入を行った後に当該不純物を活性化させるためのレーザアニールを行うときに、非晶質シリコンからなる非晶質領域６のみを溶融してその領域内に当該不純物を拡散させて再結晶化をすることができるため、ソース／ドレイン（７ｐ，７ｎ）の形成領域を画定することができるとともに、より急峻なエクステンション領域ａの形成を実現することができる。
【００４８】
−第１の実施形態における半導体装置の製造方法の変形例−
第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法は、図４Ｄで行ったゲート電極となる半導体膜に対するレーザアニール工程を、ソース／ドレイン形成におけるレーザアニール工程で同時に行うようにしたものである。
図９Ａ〜図１１Ｄは、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
【００４９】
まず、図９Ａに示すように、単結晶シリコンからなる半導体基板１に対して素子活性領域を画定する素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）１１の形成、不純物のイオン注入によるＮウエル１２及びＰウエル１３の形成を行う。続いて、半導体基板１の素子活性領域上にゲート絶縁膜２を形成する。このゲート絶縁膜２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びシリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらを含む積層構造膜である。続いて、ＣＶＤ法により、ゲート絶縁膜２上にポリシリコン膜（又はポリシリコンゲルマニウム膜）１６を堆積する。
【００５０】
続いて、図９Ｂに示すように、フォトリソグラフィーにより、ポリシリコン膜１６上にＮＭＯＳトランジスタ形成領域を開口するレジストパターン５５を形成し、続いて、例えばリン（Ｐ）をエネルギー１ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５５を除去する。
【００５１】
続いて、図９Ｃに示すように、フォトリソグラフィーにより、ポリシリコン膜１６上にＰＭＯＳトランジスタ形成領域を開口するレジストパターン５６を形成し、続いて、例えば硼素（Ｂ）をエネルギー０．５ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５６を除去する。
【００５２】
続いて、図９Ｄに示すように、ポリシリコン膜１６及びゲート絶縁膜２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極２３ｐ，２３ｎ（及びこれに倣った形状に加工されたゲート絶縁膜２）を形成する。ゲート電極２３ｐ，２３ｎは、ゲート長４０ｎｍ程度、ゲート高さ１０ｎｍ程度で形成されている。ここで、ＰＭＯＳトランジスタ形成領域に形成されたゲート電極２３ｐには、Ｐ型の不純物ドーピングが行われており、また、ＮＭＯＳトランジスタ形成領域に形成されたゲート電極２３ｎには、Ｎ型の不純物ドーピングが行われている。
【００５３】
次に、図１０Ａに示すオフセットスペーサとなるサイドウォール２４の形成を行う。
具体的には、ＣＶＤ法により、全面にシリコン酸化膜を膜厚１０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極２３ｐ，２３ｎの両側面にのみシリコン酸化膜を残し、薄いサイドウォール２４を形成する。
【００５４】
次に、図１０Ｂに示すように、ソース形成領域及びドレイン形成領域の半導体基板１上に一対の半導体層の形成を行う。
具体的には、エピタキシャル成長法により、半導体基板１のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン層（又はシリコンゲルマニウム層）５を膜厚２０ｎｍ程度で形成する。ここで、このエピタキシャルシリコン層は、ＣＶＤ装置を用いてそれに原料ガスとしてジクロロシラン（ＳｉＨＣｌ2）を供給し、温度７００℃程度、時間１０分程度の条件で成膜される。また、本変形例においても、エピタキシャルシリコン層５をゲート電極２３ｐ，２３ｎの上面にも形成する例を示すが、必ずしもゲート電極２３ｐ，２３ｎの上面にエピタキシャルシリコン層５を形成する必要はない。なお、以降はエピタキシャルシリコン層５が形成されたゲート電極２３ｐをゲート電極２０３ｐとし、エピタキシャルシリコン層５が形成されたゲート電極２３ｎをゲート電極２０３ｎとする。
【００５５】
次に、図１０Ｃに示す非晶質領域６の形成を行う。この非晶質領域６は、重原子を用いたイオン注入により形成される。
具体的には、エピタキシャルシリコン層５の表面に対して図１０Ｃの矢印で示す斜め方向から、この単結晶シリコンを非晶質化して非晶質シリコンとするに足る程度の性質を有する原子をイオン注入する。本変形例においては、当該原子として例えば質量の重い原子であるゲルマニウムをエネルギー２０ｋｅＶ、注入角１５°、濃度２．０×１０14ｃｍ-2の条件でイオン注入して、深さ３０ｎｍ程度の非晶質シリコンからなる非晶質領域６を形成する。ここで、この非晶質領域６が後工程の処理を経ることによってソース／ドレイン領域となる。このとき、ゲート電極２０３ｐ，２０３ｎの表面から３０ｎｍ程度の結晶シリコン、つまりゲート電極２０３ｐ，２０３ｎを構成する全ての結晶シリコンが非晶質化されてアモルファスシリコンとなる。
【００５６】
次に、エクステンション領域を有するソース／ドレインの形成を行う。
具体的には、まず図１０Ｄに示すように、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を開口するレジストパターン５７を形成し、続いて、例えば砒素（Ａｓ）を非晶質シリコンからなる非晶質領域６に対してエネルギー１ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５７を除去する。
【００５７】
続いて、図１１Ａに示すように、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を開口するレジストパターン５８を形成し、続いて、例えば硼素（Ｂ）を非晶質シリコンからなる非晶質領域６に対してエネルギー０．５ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５８を除去する。
【００５８】
続いて、図１１Ｂに示すように、波長５３２ｎｍのＹＡＧレーザを用いて、ゲート電極２０３ｐ，２０３ｎを構成する全ての非晶質シリコン及び非晶質領域６の非晶質シリコンを溶融し、かつ他の単結晶シリコンを溶融しない程度の照射条件、例えばエネルギー０．３Ｊ・ｃｍ-2、照射角０°での照射を行って、ゲート電極２０３ｐ，２０３ｎにイオン注入された不純物及び非晶質領域６にイオン注入された不純物を活性化し、ゲート電極２０３ｐ，２０３ｎの全体に予め注入された不純物を拡散させるとともに、非晶質領域６の全体に注入された不純物を拡散させてソース／ドレイン（７ｐ，７ｎ）を形成する。
【００５９】
次に、シリサイド（サリサイド）の形成を行う。
具体的には、まず図１１Ｃに示すように、ＣＶＤ法により、全面にシリコン酸化膜を膜厚８０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極２０３ｐ，２０３ｎの両側面にのみシリコン酸化膜を残し、サイドウォール２８を形成する。
【００６０】
続いて、図１１Ｄに示すように、スパッタリング法により、例えば高融点金属であるニッケル（又はコバルト）を堆積し、その後、熱処理を行って堆積したニッケルに対してシリサイド化反応を起こさせ、そして未反応のニッケルを例えば四フッ化炭素（ＣＦ4）によって除去し、ソース／ドレイン（７ｐ，７ｎ）及びゲート電極２０３ｐ，２０３ｎの上面にシリサイド層９を形成する。このとき形成されるシリサイド層９の膜厚は、１５ｎｍ程度である。
【００６１】
しかる後に、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第１の実施形態の変形例における半導体装置を完成させる。
【００６２】
本変形例の半導体装置においても、図１１Ｄに示す「ａ」の領域が不純物濃度の低いエクステンション領域に相当し、「ｂ」の領域が深さ方向におけるソース／ドレイン領域に相当する。このとき、形成されるエクステンション領域ａは１０ｎｍ程度と浅く、ソース／ドレイン領域ｂは３０ｎｍ程度と十分深いため、シリサイド後のリークの問題もない。また、ソース／ドレイン領域ｂとエクステンション領域ａとの差は、選択エピタキシャル成長により形成したエピタキシャルシリコン層５の膜厚（２０ｎｍ程度）に相当する。また、本変形例におけるゲート電極のイニシャルの膜厚は１０ｎｍ程度であり、その上に形成されるエピタキシャルシリコン層５の膜厚は２０ｎｍ程度であるため、ゲート電極２０３ｐ，２０３ｎの膜厚は３０ｎｍ程度となる。よって、本変形例で示すように、非晶質領域６の形成を３０ｎｍ程度に調整すれば、ゲート電極２０３ｐ，２０３ｎにおける不純物活性領域をゲート絶縁膜２の界面までとすることができ、予めゲート電極にドーピングされていた不純物の活性化を、ソース／ドレイン（７ｐ，７ｎ）の形成におけるレーザアニール工程で同時に行うことができる。
【００６３】
また、本変形例においても、ゲルマニウムを用いたイオン注入による非晶質領域６の形成を、ソース／ドレインを形成するための不純物（砒素、硼素）のイオン注入の前に行っているが、当該不純物のイオン注入の後に行ってもよい。
【００６４】
本変形例によれば、第１の実施形態における実施例効果に加え、予めゲート電極に導入された不純物を活性化するためのアニール工程を、ソース／ドレイン（７ｐ，７ｎ）の形成におけるレーザアニール工程で同時に行うことができ、工程の削減を図ることができる。
【００６５】
（第２の実施形態）
図１２Ａ〜図１４Ｃは、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を工程順に示した概略断面図である。
【００６６】
まず、図１２Ａに示すように、単結晶シリコンからなる半導体基板１に対して素子活性領域を画定する素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）１１の形成、不純物のイオン注入によるＮウエル１２及びＰウエル１３の形成を行う。続いて、半導体基板１の素子活性領域上にゲート絶縁膜２を形成する。このゲート絶縁膜２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びシリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらを含む積層構造膜である。続いて、成膜温度５３０℃程度のＣＶＤ法により、ゲート絶縁膜２上にアモルファスシリコン膜（又はアモルファスシリコンゲルマニウム膜）１４を堆積する。
【００６７】
続いて、図１２Ｂに示すように、フォトリソグラフィーにより、アモルファスシリコン膜１４上にＮＭＯＳトランジスタ形成領域を開口するレジストパターン５１を形成し、続いて、例えばリン（Ｐ）をエネルギー５ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５１を除去する。
【００６８】
続いて、図１２Ｃに示すように、フォトリソグラフィーにより、アモルファスシリコン膜１４上にＰＭＯＳトランジスタ形成領域を開口するレジストパターン５２を形成し、続いて、例えば硼素（Ｂ）をエネルギー２．５ｋｅＶ、注入角０°、濃度１．０×１０16ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５２を除去する。
【００６９】
続いて、図１２Ｄに示すように、波長３０８ｎｍのＸｅＣｌレーザを用いて、アモルファスシリコン膜１４の全てを溶融する条件、例えばエネルギー０．８Ｊ・ｃｍ-2、照射角０°の照射条件での照射を行って、不純物の拡散をゲート電極となるアモルファスシリコン膜１４の全体に渡るようにする。このとき、アモルファスシリコン膜１４は結晶化してポリシリコン膜１５となる。ここで、ゲート絶縁膜２の界面のポリシリコン膜１５には、不純物拡散が行われている。
【００７０】
続いて、図１３Ａに示すように、ポリシリコン膜１５及びゲート絶縁膜２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極３ｐ，３ｎ（及びこれに倣った形状に加工されたゲート絶縁膜２）を形成する。
【００７１】
続いて、エクステンション領域を有するソース／ドレインの形成を行う。
具体的には、まず図１３Ｂに示すように、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を開口するレジストパターン５９を形成し、続いて、例えばリン（Ｐ）を半導体基板１に対してエネルギー１ｋｅＶ、注入角０°、濃度１．０×１０15ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン５９を除去する。
【００７２】
続いて、図１３Ｃに示すように、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を開口するレジストパターン６０を形成し、続いて、例えば硼素（Ｂ）を半導体基板１に対してエネルギー０．３ｋｅＶ、注入角０°、濃度１．０×１０15ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン６０を除去する。
【００７３】
続いて、図１３Ｄに示すように、ＣＶＤ法により、全面にシリコン酸化膜を膜厚８０ｎｍ程度堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極３ｐ，３ｎの両側面にのみシリコン酸化膜を残し、サイドウォール３８を形成する。
【００７４】
続いて、図１４Ａに示すように、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を開口するレジストパターン６１を形成し、続いて、例えばリン（Ｐ）を半導体基板１に対してエネルギー６ｋｅＶ、注入角０°、濃度８．０×１０15ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン６１を除去する。
【００７５】
続いて、図１４Ｂに示すように、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を開口するレジストパターン６２を形成し、続いて、例えば硼素（Ｂ）を半導体基板１に対してエネルギー２．５ｋｅＶ、注入角０°、濃度４．０×１０15ｃｍ-2の条件でイオン注入する。その後、Ｏ2プラズマを用いた灰化処理等によりレジストパターン６２を除去する。
【００７６】
続いて、図１４Ｃに示すように、窒素（Ｎ2）環境下において常圧５００ｐｐｍ程度の酸素（Ｏ2）を含む雰囲気中で、温度９００℃〜１０５０℃、時間数百ｍｓ〜３ｓ程度での条件下においてランプアニールを行って、エクステンション領域３７ａを有するソース／ドレイン（３７ｐ，３７ｎ）を形成する。
【００７７】
しかる後に、高融点金属を堆積してシリサイド（サリサイド）の形成を行った後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第２の実施形態の半導体装置を完成させる。
【００７８】
本実施形態においては、アモルファスシリコン膜１４の代わりにポリシリコン膜を堆積し、図１２Ｂ及び図１２Ｃのゲートドーピング前に、非晶質化注入（Ｇｅ＋，２０ｋｅＶ，４ｅ１４）を行って、当該ポリシリコン膜を非晶質化してもよい。
【００７９】
ここで、図１４Ｃでのランプアニール工程において、本実施形態における常圧５００ｐｐｍ程度の酸素（Ｏ2）を含む雰囲気中でランプアニール行った半導体装置と、従来の窒素（Ｎ2）雰囲気中でランプアニール行った半導体装置との特性比較を行う。
【００８０】
前述したように、図２は、ソース／ドレイン形成時にランプアニール処理を行った場合のゲート電極における実効ゲート絶縁膜厚（Ｔｅｆｆ）の特性図である。  図２において、横軸はＮＭＯＳトランジスタにおけるソース／ドレインのリン（Ｐ）のドープ量を示し、また、図中の「○」は従来のランプアニール処理を行った半導体装置の特性値であり、図中の「●」は本実施形態のランプアニール処理を行った半導体装置の特性値である。
【００８１】
リン（Ｐ）のドープ量が６Ｅ１５である場合での特性比較を行うと、従来のランプアニール処理を行った半導体装置では実効ゲート絶縁膜厚が１．９１ｎｍとなっているのに対して、酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置では実効ゲート絶縁膜厚が１．８９ｎｍである。ここで、レーザアニール処理により不純物（Ｐ）拡散を行った半導体装置の実効ゲート絶縁膜厚は、酸素を常圧５００ｐｐｍ含んだ雰囲気中でのランプアニール処理を行った半導体装置とほとんど変わらない特性となっている。従来のランプアニール処理では、ゲート電極３ｐ，３ｎ内のリン（Ｐ）が外部拡散をしてしまって実効ゲート絶縁膜厚が厚くなってしまうのに対して、酸素を含んだ雰囲気中でのランプアニール処理では、ゲート電極内のリン（Ｐ）における外部拡散が抑制されて実際のリン（Ｐ）の量が減少しないことがわかる。
【００８２】
また、図１５は、ソース／ドレインとシリサイド間におけるコンタクト抵抗を示した特性図である。図１５において、横軸はＮＭＯＳトランジスタにおけるソース／ドレインのリン（Ｐ）のドープ量を示し、また、図中の「○」はソース／ドレインにおいて従来のランプアニール処理を行った半導体装置の特性値であり、図中の「●」は本実施形態のランプアニール処理を行った半導体装置の特性値である。本実施形態のランプアニール処理を行った半導体装置は、ソース／ドレイン中のリン（Ｐ）の量もゲート電極内と同様に外方拡散が抑制されるため、酸素を含んだ雰囲気中で行った方が、コンタクト抵抗の低減を図ることができる。
【００８３】
本実施形態によれば、ソース／ドレイン形成における不純物の活性化を酸素（Ｏ2）を含む雰囲気中でのランプアニールで行うようにしたので、ゲート電極となるアモルファスシリコン膜１４に対してレーザアニールを行ってゲート絶縁膜２の界面まで拡散させた不純物の外方拡散を防止することができ、ゲート電極の空乏化を抑制することができる。
【産業上の利用可能性】
【００８４】
本発明によれば、レーザアニールを行ってゲート電極となる半導体膜のゲート絶縁膜の界面まで拡散させた不純物の外方拡散を防止することができ、これによりゲート電極の空乏化を抑制することができる。
【００８５】
また、本発明によれば、不純物濃度が低くかつ浅く急峻なエクステンション領域と、十分深いソース／ドレイン領域とを形成することができ、ソース／ドレインの寄生抵抗を減少させることができるとともに、短チャネル効果の抑制を図ることができる。
【図面の簡単な説明】
【００８６】
【図１Ａ】本発明の基本骨子を説明するための半導体装置の概略断面図である。
【図１Ｂ】本発明の基本骨子を説明するための半導体装置の概略断面図である。
【図２】ソース／ドレイン形成時にランプアニール処理を行った場合のゲート電極における実効ゲート絶縁膜厚（Ｔｅｆｆ）の特性図である。
【図３】本発明の基本骨子を説明するための半導体装置の概略断面図である。
【図４Ａ】第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図４Ｂ】図４Ａに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図４Ｃ】図４Ｂに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図４Ｄ】図４Ｃに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図５Ａ】図４Ｄに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図５Ｂ】図５Ａに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図５Ｃ】図５Ｂに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図５Ｄ】図５Ｃに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図６Ａ】図５Ｄに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図６Ｂ】図６Ａに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図６Ｃ】図６Ｂに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図６Ｄ】図６Ｃに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図７】図６Ｄに引き続き、第１の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図８】第１の実施形態における半導体装置のソース／ドレインにおける不純物拡散の様子を示した特性図である。
【図９Ａ】第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図９Ｂ】図９Ａに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図９Ｃ】図９Ｂに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図９Ｄ】図９Ｃに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１０Ａ】図９Ｄに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１０Ｂ】図１０Ａに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１０Ｃ】図１０Ｂに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１０Ｄ】図１０Ｃに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１１Ａ】図１０Ｄに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１１Ｂ】図１１Ａに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１１Ｃ】図１１Ｂに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１１Ｄ】図１１Ｃに引き続き、第１の実施形態の変形例におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１２Ａ】第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１２Ｂ】図１２Ａに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１２Ｃ】図１２Ｂに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１２Ｄ】図１２Ｃに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１３Ａ】図１２Ｄに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１３Ｂ】図１３Ａに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１３Ｃ】図１３Ｂに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１３Ｄ】図１３Ｃに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１４Ａ】図１３Ｄに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１４Ｂ】図１４Ａに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１４Ｃ】図１４Ｂに引き続き、第２の実施形態におけるＣＭＯＳ型トランジスタの製造方法を示した概略断面図である。
【図１５】ソース／ドレインとシリサイド間におけるコンタクト抵抗を示した特性図である。
【国際調査報告】
2004114413.tif 000018
2004114413.tif 000019
2004114413.tif 000020
2004114413.tif 000021
2004114413.tif 000022
2004114413.tif 000023
2004114413.tif 000024
2004114413.tif 000025