(57)【特許請求の範囲】
【請求項１】
メモリのための回路及び構造であって、
少なくとも、第１の電圧範囲を有する第１の行アドレス信号と前記第１の電圧範囲を有する第２の行アドレス信号とに応答して、第２の電圧範囲を有する第１の出力信号を生成するための第１のデコーダ回路であって、前記第２の電圧範囲が、前記第１の電圧範囲の最小電位に等しい最小電位を有し、前記第１の電圧範囲の最大電位より大きい最大電位を有する、前記第１のデコーダ回路と、
少なくとも第３の行アドレス信号と第４の行アドレス信号とに応答する第２のデコーダ回路であって、前記第２のデコーダ回路が、前記第３の行アドレス信号の反対の論理状態を持つ相補型の第３の行アドレス信号を生成し、前記第４の行アドレス信号の反対の論理状態を持つ相補型の第４の行アドレス信号を生成し、少なくとも、前記第３の行アドレス信号と前記相補型の第３の行アドレス信号と前記第４の行アドレス信号と前記相補型の第４の行アドレス信号とに応答して、複数の第２の出力信号を生成し、前記複数の第２の出力信号が、第１の論理状態の前記第２の出力信号の１つと前記第１の論理状態に等しくない第２の論理状態の他の第２の出力信号とを有し、前記第３の行アドレス信号が前記第１の電圧範囲を有し、前記第４の行アドレス信号が前記第１の電圧範囲を有し、前記複数の第２の出力信号が前記第１の電圧範囲を有する、前記第２のデコーダ回路と、
前記第１のデコーダ回路にグループで結合される複数のワード線ドライバ回路であって、前記グループ内の各ワード線ドライバ回路が前記第１の出力信号を受け取るように結合され、前記グループ内の前記複数のワード線ドライバ回路が前記第２のデコーダ回路に結合され、前記グループ内の各ワード線ドライバ回路が、前記複数の第２の出力信号から前記第２の出力信号の１つのみに応答して、第３の電圧範囲を有するワード線信号を生成し、前記第３の電圧範囲が、前記第１の電圧範囲の最小電位より小さい電位を含み、前記第１の電圧範囲の最大電位より大きい電位を含む、前記複数のワード線ドライバ回路と、
半導体内に形成され、前記第１の電圧範囲の前記最小電位より小さく、接地リファレンス電位より小さい電位にバイアスされる第１のＰウェルと、
少なくとも部分的に前記第１のＰウェル内に形成される第１のトランジスタであって、前記第１のトランジスタが電流パスとゲートとを有し、前記ゲートが前記第１のＰウェルに隣接して絶縁的に配置され、ゲート電位が前記ワード線信号により制御される、前記第１のトランジスタと、
電位をストアするための蓄積キャパシタであって、前記第１のトランジスタの電流パスが結合される、前記蓄積キャパシタと、
前記半導体内に形成される第２のＰウェルであって、第１のＰウェルから間隔が開けられており、前記第１の電圧範囲の前記最小電位より小さく、接地リファレンス電位より小さい電位にバイアスされる、前記第２のＰウェルと、
少なくとも部分的に前記第２のＰウェル内に形成される第２のトランジスタであって、前記第２のトランジスタが電流パスとゲートとを有し、前記ゲートが前記第２のＰウェルに隣接して絶縁的に配置され、前記第２のトランジスタの前記電流パスが前記第１のトランジスタの前記ゲートに結合され、前記複数のワード線ドライバ回路の１つが前記第２のトランジスタを含み、前記グループ内の複数のワード線ドライバ回路の全てが少なくとも部分的に前記第２のＰウェル内に形成される少なくとも１つのトランジスタを有する、前記第２のトランジスタと、
を含む、回路及び構造。
【請求項２】
請求項１に記載の回路及び構造であって、
前記複数の第２の出力信号を受け取るように結合されるレベルトランスレータ回路を更に含み、
前記レベルトランスレータ回路が、レベル変換された複数の第２の出力信号を生成し、前記グループ内の各ワード線ドライバ回路が、前記レベル変換された複数の第２の出力信号の１つを受け取るよう結合される、回路及び構造。
【請求項３】
請求項１に記載の回路及び構造であって、
前記複数の第２の出力信号を受け取るように結合されるレベルトランスレータ回路を更に含み、
前記レベルトランスレータ回路が、レベル変換された複数の第２の出力信号を生成し、前記グループ内の各ワード線ドライバ回路が、前記レベル変換された複数の第２の出力信号の１つを受け取るよう結合され、前記レベル変換された複数の第２の出力信号が第４の電圧範囲を有し、前記第４の電圧範囲が、前記第１の電圧範囲の最大電位に等しい最大電位を有し、前記第１の電圧範囲の最小電位より小さい最小電位を有する、回路及び構造。
【請求項４】
請求項１乃至３の何れかに記載の回路及び構造であって、
前記第１のデコーダ回路が、前記第１の電圧範囲を有する選択信号に更に応答し、前記第１の出力信号が前記選択信号に応答する、回路及び構造。
【請求項５】
請求項１乃至４の何れかに記載の回路及び構造であって、
前記第１のデコーダ回路が、前記第１の電圧範囲を有するブロック選択信号に更に応答し、前記第１の出力信号が前記ブロック選択信号に応答する、回路及び構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、集積回路に関し、より詳しくは、レベル変換器を備える集積回路に関する。
【背景技術】
【０００２】
現在、相補型金属酸化物半導体（ＣＭＯＳ）のダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）回路は、デスクトップコンピュータや携帯用コンピュータなど多くの用途の主メモリとして用いられている。これらのダイナミック・ランダムアクセスメモリ回路は、１個のアクセストランジスタとデータを表す電荷を蓄える記憶コンデンサとで形成したメモリセルを用いることが多い。ダイナミック・ランダムアクセスメモリのセル密度を高めたいという要求が次第に増えたので、アクセストランジスタと記憶コンデンサとの動作電圧と大きさとを下げることにより対処してきた。このように記憶コンデンサの動作電圧と大きさを下げると、メモリセル内に蓄えられる全電荷が減る。しかし、アクセストランジスタの大きさを下げると、アクセストランジスタのしきい値電圧が下がって副しきい値（サブ・スレショルド）伝導が大きくなる。さらに、このように副しきい値伝導が大きくなると、記憶コンデンサに蓄えられている電荷はアクセストランジスタを通して急速に漏れ出す。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従来型のメモリ回路は、米国特許出願第０８／３３９，３０８号、ＴＩ−１６６６０Ｂに開示されているように、レベル変換器を備える行デコーダを用いている。図７に示す行デコーダは、レベル変換器を用いて語線（ワード線）の電圧を上げ、アクセストランジスタのために、記憶コンデンサでしきい値電圧損失が生じることのないようにする。図８に示す別の実施態様では、語線駆動回路内にレベル変換器を用いて同様な目的を達成する。しかし、どちらの実施態様も、語線の電圧を基準電圧ＶSSにしてアクセストランジスタをオフにする。したがって、アクセストランジスタの副しきい値特性のために、記憶コンデンサからやはり許容できないほど速く電荷が漏れ出す。
【課題を解決するための手段】
【０００４】
この問題を、第１電圧範囲を持つ第１入力信号に応答して第１出力信号を出すデコーダ回路を備える回路を用いて解決する。この第１出力信号に応答して、出力回路が、第２電圧範囲を持つ第２出力信号を出す。この第２電圧範囲は、第１電圧範囲の最小電圧より小さい電圧を持ち、また第１電圧範囲の最大電圧より大きい電圧を持つ。
【０００５】
この発明は、高電圧レベル変換を行って、アクセストランジスタのために、記憶コンデンサでしきい値電圧損失を生じることのないようにする。また、低電圧レベル変換を行って、アクセストランジスタを通して記憶コンデンサからの電荷の副しきい値漏れを小さくする。
【図面の簡単な説明】
【０００６】
【図１】この発明の行デコーダを用いることのできるメモリ装置のブロック図。
【図２】（Ａ）はこの発明の行デコーダおよび出力回路の一実施態様の略図。  （Ｂ）は（Ａ）の実施態様のタイミング図。
【図３】図２（Ａ）の出力回路と共に用いられる行係数発生器の略図。
【図４】別の行係数発生器の論理図。
【図５】（Ａ）は図４の行係数発生器と共に用いられる出力回路の一実施態様の略図。  （Ｂ）は（Ａ）の実施態様のタイミング図。
【図６】出力回路およびメモリセルの一部の一実施態様の断面図。
【図７】従来の行デコーダおよび出力回路の略図。
【図８】従来の行デコーダおよび出力回路の別の実施態様の略図。
【実施例】
【０００７】
図１を参照して、ダイナミック・ランダムアクセスメモリ装置を詳細に説明する。メモリ配列１３０とその関連回路は基本ブロックを表す。この基本ブロックをメモリ装置上に部分的に繰り返すと、所望の大きさのメモリができる。たとえば、メモリ配列１３０は２５６行１０２４列に配列した、参照符号４６，４８のようなメモリセルを備える。したがって、メモリ配列１３０を６４個繰り返すと、１６メガビットのダイナミック・ランダムアクセスメモリを作ることができる。
メモリ配列１３０内の各メモリセルは、たとえば記憶コンデンサ３０と記憶コンデンサ３０をビット線３８に選択的に接続するアクセストランジスタ３２とを備えている。記憶コンデンサ３０に一時的に蓄えられる電荷の量は、論理“１”か“０”のデータ状態を表す電圧に対応する。しかし、記憶コンデンサ３０に蓄えられる電荷は時間が経つと漏れて出るので、メモリセル内に適当な電荷を周期的に充電しすなわち再蓄電して、正しいデータ状態を保つ必要がある。
【０００８】
バス７８上のアドレス信号ＲＦＬに応答してブロック選択回路７９がリード線８０上にブロック選択信号を出すとき、メモリ配列１３０内のメモリセルのアドレスが指定されて読み出しまたは書き込みが行われる。ブロック選択信号により、参照符号１０，８８で表す行デコーダを使用可能にする。バス８１上のアドレス信号ＲＦＪ，ＲＦＫにより、参照符号１０，８８で表す６４個の行デコーダの中の１個、たとえば行デコーダ１０を選択する。アドレス信号ＲＦＪ，ＲＦＫの電圧範囲は、一般に、基準電圧ＶSSから供給電圧ＶDDまでで、それぞれ論理“０”と論理“１”のデータ状態を表す。ＲＦＩ係数発生器８４は、リード線８２上のアドレス信号ＲＡ０とリード線８３上のアドレス信号ＲＡ１に応答して、バス８５上にアドレス信号ＲＦＩを出し、４個の語線駆動回路の中の１個を選択する。たとえば、選択された行デコーダ１０に関連する出力回路１１の中の語線駆動回路１２を選択したとする。語線駆動回路１２は語線２０上に高電圧を出す。これは、供給電圧ＶDDに対して、アクセストランジスタ３２のしきい値電圧以上に正である。この高電圧は、アクセストランジスタ３２を含めて語線２０に接続するアクセストランジスタをすべてオンにできるので、記憶コンデンサ３０はビット線３８に結合する。記憶コンデンサ３０の電荷はビット線３８と共有になり、記憶コンデンサ３０のデータ状態を表す電圧を出す。ビット線３８上のこの電圧は、相補ビット線４０の電圧より大きいかまたは小さい。センス増幅器５０はこのビット線差電圧を増幅して、メモリセルの記憶コンデンサ３０に蓄えられたデータを表す電荷をリフレッシュする。語線２０に接続する他のメモリセルも、同様にして同時にリフレッシュされる。
【０００９】
読み出し動作中は、バス８７上のアドレス信号ＣＦＪ，ＣＦＫは２５６個の列デコーダの中の１個、たとえば列デコーダ６２を選択する。列デコーダ６２は列選択リード線６４上に信号を出して、センス増幅器５０を含む４個のセンス増幅器をそれぞれのローカルデータバス７２，７６，１０８，１１２に結合する。バス８６上のアドレス信号ＣＦＩは４個のローカル増幅器の中の１個、たとえばローカル増幅器７０を選択して、センス増幅器５０からのデータをデータＩ／Ｏバス７７に、したがって出力端子（図示せず）に出す。
【００１０】
書き込み動作中は、入力端子（図示せず）からのデータをデータＩ／Ｏバス７７に受ける。制御信号（図示せず）により、ローカル増幅器７０は、データＩ／Ｏバス７７からのデータを、ローカルデータバス７２を通してセンス増幅器５０に書き込む。センス増幅器５０は、ビット線３８とアクセストランジスタ３２を通して新しいデータを記憶コンデンサ３０に結合する。
【００１１】
最後に、選択された行デコーダ１０と語線駆動回路１２とが語線２０上の電圧を基準電圧ＶSSに対して負電圧にすると、読み出しまたは書き込み動作は終わる。語線２０が負電圧になると、アクセストランジスタ３２のチャンネル領域は多数キャリアの密度の高い、強く蓄積された状態になる。この状態は、語線を単に基準電圧ＶSSにするだけに比べて大きな利点がある。それは、アクセストランジスタ３２内の副しきい値伝導が小さくなり、したがってアクセストランジスタ３２を通して記憶コンデンサ３０から漏れる電荷が最小になるからである。
【００１２】
次に、図２（Ａ）と図２（Ｂ）を参照して、図１に用いられる行デコーダと出力回路を詳細に説明する。行デコーダ１０は、リード線８０上のブロック選択信号を受ける。ブロック選択信号は、トランジスタ２０４のソースとトランジスタ２１１のゲートに加わる。ブロック選択信号が高（ハイ）のときは行デコーダ１０は使用禁止になり、トランジスタ２０４はオフで、トランジスタ２１１はオンである。したがって、行デコーダ１０が使用禁止のときは、トランジスタ２１１により出力端子２０８は基準電圧ＶSSになる。端子２０８がこのように低出力信号のときは、出力回路１１の各語線駆動回路１２，１４，１６，１８は使用禁止になり、したがって各語線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３は低（ロウ）である。
【００１３】
ブロック選択信号が低になると行デコーダ１０は使用可能になり、トランジスタ２１１はオフになる。アドレス信号ＲＦＪ，ＲＦＫは行デコーダ１０に対して一意的である。アドレス信号ＲＦＪ，ＲＦＫの少なくとも一方が低のときは行デコーダ１０が選択されず、端子２０２は高であり、端子２０８の出力信号はトランジスタ２１０により低である。しかし、アドレス信号ＲＦＪ，ＲＦＫが共に高になると、行デコーダ１０は選択される。トランジスタ２０３，２０４はトランジスタ２００より伝導度がはるかに高いので、端子２０２は低になる。端子２０２が低になると、トランジスタ２１０はオフに、トランジスタ２０６はオンになり、出力端子２０８は高電圧供給ＶPPに接続する。端子２０８の電圧が高電圧供給ＶPPのＰチャンネルしきい値電圧以内のときはトランジスタ２００はオフになり、トランジスタ２００，２０３，２０４に電流が流れない。出力端子２０８が高電圧になると、出力回路１１は使用可能になる。
【００１４】
各語線駆動回路１２，１４，１６，１８は同じなので、語線駆動回路１８だけについて詳細に説明する。端子２０８が高電圧出力信号になると、トランジスタ２２０はオフに、トランジスタ２１２はオンになる。アドレス信号が高のときは語線駆動回路１８は選択されない。この条件では、トランジスタ２１４はオフである。端子２１８は、トランジスタ２２２，２２４，２２６により形成されるラッチで高に保たれる。したがって語線ＷＬ３は低である。
【００１５】
バス８５のアドレス信号が低電圧供給ＶBBになると、語線駆動回路１８を選択する。トランジスタ２１２，２１４はトランジスタ２２２より伝導度がはるかに高いので、端子２１８は低電圧供給ＶBBになる。端子２１８が低電圧になると、トランジスタ２２６はオフに、トランジスタ２２４はオンになって、語線ＷＬ３は高電圧供給ＶPPになる。語線ＷＬ３の電圧が高電圧供給ＶPPのＰチャンネルしきい値電圧（ＶTP) 以内のときはトランジスタ２２２はオフになり、したがってトランジスタ２２２，２１２，２１４に電流が流れない。したがって、語線ＷＬ３の電圧は高電圧供給ＶPPのレベルに達し、端子２６に接続するアクセストランジスタをすべてオンにする。語線ＷＬ３がこのように高電圧になることは大きな利点である。それは、しきい値電圧の損失なしに供給電圧ＶDDと同じ電圧を記憶コンデンサ３０（図１）に結合して、最大の初期電荷を蓄えるからである。
【００１６】
ブロック選択信号が高になって行デコーダ１０が使用禁止になり、出力端子２０８が低になると、語線ＷＬ３（図２Ａ）は低になる。端子２０８の出力信号によりトランジスタ２１２はオフに、トランジスタ２２０はオンになり、端子２１８は高電圧供給レベルＶPPになる。端子２１８が高電圧になると、トランジスタ２２４はオフになり、トランジスタ２２６は語線ＷＬ３を低電圧供給ＶBBに結合する。語線ＷＬ３が低電圧になるとトランジスタ２２２はオンになり、端子２１８を高電圧供給レベルＶPPにラッチする。語線ＷＬ３の電圧がこのように低になることは大きな利点である。それは、アクセストランジスタ３２（図１）の副しきい値伝導が小さくなるので、記憶コンデンサ３０からの電荷の漏れが小さくなるからである。
【００１７】
また、バス８５のアドレス信号が高になると、語線ＷＬ３（図２（Ａ））は低になる。バス８５のアドレス信号の電圧が供給電圧ＶDDに近づくと、ゲート対ソース電圧が小さくなるのでトランジスタ２１４はオフになる。トランジスタ２２４，２２６の幅対長さの比は、端子２１８が供給電圧ＶDDよりＮチャンネルしきい値電圧（ＶTN) だけ低くても十分語線ＷＬ３を低電圧にできるようになっている。語線ＷＬ３が低電圧になるとトランジスタ２２２はオンになり、端子２１８は高電圧供給レベルＶPPに、語線ＷＬ３は低電圧供給レベルＶBBになる。
【００１８】
次に、図３を参照して、図１のメモリ装置に用いられるＲＦＩ発生器を詳細に説明する。インバータ３１６，３２０は、アドレス信号ＲＡ０，ＲＡ１をそれぞれ反転させる。アドレス信号ＲＡ０，ＲＡ１と端子３１８，３２２におけるその補信号（補数）は、それぞれＮＡＮＤゲート３００，３０４，３０８，３１２に論理的に接続して、端子３０２，３０６，３１０，３１４にそれぞれデコードされた出力信号を出す。たとえば端子３０２の出力信号は、アドレス信号ＲＡ０，ＲＡ１の論理和の補信号である。
【００１９】
端子３０２，３０６，３１０，３１４の各出力信号を各レベル変換器に接続する。各レベル変換器回路３２４，３２６，３２８，３３０は同じなので、レベル変換器回路３２４だけを詳細に説明する。端子３０２の出力信号を、トランジスタ３３２，３３４，３３６，３３８で形成する第１ＮＡＮＤゲートの１つの入力に接続する。インバータ３５２は端子３０２の出力信号の補信号を、トランジスタ３４０，３４２，３４４，３４６で形成する第２ＮＡＮＤゲートの１つの入力に与える。各ＮＡＮＤゲートの出力を、端子３４８で他のＮＡＮＤの第２入力およびバス８５に、それぞれ交差結合する。両ＮＡＮＤゲートは、低電圧供給ＶBBと供給電圧ＶDDとの間に接続する。
【００２０】
端子３０２の出力信号が低のときは、端子３４８における第１ＮＡＮＤゲートの出力は高である。端子３５４におけるインバータ３５２の出力も高なので、第２ＮＡＮＤゲートの出力とバス８５のアドレス信号とはトランジスタ３４４，３４６により低電圧供給ＶBBに結合し、これにより語線駆動回路を選択する。端子３０２の出力信号が高のときは、端子３５４におけるインバータ３５２の出力は低になり、第２ＮＡＮＤゲートの出力とバス８５のアドレス信号とは高になる。第１ＮＡＮＤゲートの入力端子が両方とも高になると、端子３４８における出力はトランジスタ３３６，３３８により低電圧供給ＶBBに結合する。
【００２１】
次に、図４において、レベル変換器を必要としない簡単化されたＲＦＩ発生器８４’を、行デコーダおよび出力回路の別の実施態様と共に用いることができる。ＲＦＩ発生器８４’の機能はＲＦＩ発生器８４（図３）の機能と全く同じであるが、異なるところは、出力信号３０２，３０６，３１０，３１４をバス８５’に直接接続して、アドレス信号をそれぞれ与えることである。この簡単化されたＲＦＩ発生器は大きな利点を持つ。それは、バス８５’の容量性負荷を、比較的効率の低い低電圧供給ＶBBではなく、直接に基準電圧ＶSSにできるからである。
【００２２】
次に、図５（Ａ），（Ｂ）を参照して、ＲＦＩ発生器８４’（図４）と共に用いられる出力回路を詳細に説明する。各語線駆動回路１２’，１４’，１６’，１８’は同じものなので、語線駆動回路１８’だけを詳細に説明する。リード線２０８における行デコーダ出力信号が低のときは、トランジスタ５００はオフでトランジスタ５０２はオンなので、端子５０４は高電圧供給ＶPPに結合する。したがって、トランジスタ５０６はオフで、トランジスタ５０８はオンである。トランジスタ５０８により正の電圧がトランジスタ５１８のゲートにかかるので、語線ＷＬ３は低電圧供給ＶBBに結合する。語線ＷＬ３が低電圧レベルなので、トランジスタ５１６はオフである。
【００２３】
リード線２０８における行デコーダ出力信号が高になると、出力回路１１’は使用可能になる。トランジスタ５０２はオフに、トランジスタ５００はオンになる。アドレス信号が高のときは語線駆動回路１８’は選択されず、トランジスタ５０６はオフである。端子５１１は、ゲートが語線ＷＬ３に接続しているトランジスタ５１２により高にラッチされる。したがって、語線駆動回路１８’が使用禁止かまたは選択されないときは、語線ＷＬ３は低電圧供給ＶBBのレベルである。語線ＷＬ３がこのように低電圧であることは大きな利点である。それは、アクセストランジスタ３２（図１）内の副しきい値伝導が小さくなるので、記憶コンデンサ３０からの電荷の漏れが小さくなるからである。
【００２４】
アドレス信号が低になると出力回路１１’（図５（Ａ））が使用可能になり、かつ語線駆動回路１８’が選択される。トランジスタ５０６，５００はトランジスタ５１２に比べてはるかに伝導度が高くなって端子５１１を放電し、このためトランジスタ５１４はオンになり、駆動語線ＷＬ３は正になる。同時に、端子５１０はトランジスタ５０８，５００を通して部分的に放電する（ＶSS＋ＶTP) ので、トランジスタ５１８の伝導度は低くなる。語線ＷＬ３が低電圧供給ＶBBよりＮチャンネルしきい値電圧以上に正になると、トランジスタ５１６はオンになり、端子５１０は低電圧供給ＶBBに結合してトランジスタ５１８はオフになる。語線ＷＬ３の電圧が高電圧供給ＶPPのＰチャンネルしきい値電圧（ＶTP) 以内のときはトランジスタ５１２はオフなので、トランジスタ５１２，５０６，５００を電流が流れない。語線ＷＬ３の電圧は高電圧供給ＶPPのレベルに上がるので、語線ＷＬ３に接続するアクセストランジスタはすべてオンになる。この行デコーダ１０と出力回路１１’は大きな利点を持つ。それは、語線ＷＬ３の高電圧はローカルレベル変換器が生成するので、アドレス信号ＲＦＪ，ＲＦＫの電圧範囲を供給電圧ＶDDと基準電圧ＶSSとの間に制限するからである。このように電圧範囲を制限すると、バス８１，８５’の寄生コンデンサの充電や放電により消費する電力は少なくなる。
【００２５】
端子２０８における行デコーダ出力信号が低になると語線駆動回路１８’は使用禁止になり、トランジスタ５００はオフで、トランジスタ５０２はオンになる。トランジスタ５０２は端子５０４を高電圧供給ＶPPに結合する。トランジスタ５０６は正電圧（ＶDD- ＶTN) を端子５１１に加えるのでトランジスタ５１４の伝導度は減る。同時に、トランジスタ５０８は高電圧供給ＶPPを端子５１０に加えてトランジスタ５１８をオンにし、語線ＷＬ３を放電させる。語線ＷＬ３の電圧が下がるとトランジスタ５１２はオンになり、高電圧供給ＶPPがトランジスタ５１４のゲートに加わる。語線ＷＬ３の電圧が低電圧供給ＶBBよりＮチャンネルしきい値電圧（ＶTN) だけ高い電圧まで下がるとトランジスタ５１６はオフになり、トランジスタ５１６，５０８を電流が流れない。このようにして、語線ＷＬ３の電圧範囲が低電圧供給ＶBBから高電圧供給ＶPPになることの利点は、電圧範囲が基準電圧ＶSSから供給電圧ＶDDまでであるアドレス信号ＲＦＩ，ＲＦＪ，ＲＦＫをローカルレベルで変換することにより達成される。
【００２６】
行デコーダ１０と出力回路１１’では、この発明と従来の相補型金属酸化物半導体（ＣＭＯＳ）工程を共に用いてよい。端子４の低電圧供給ＶBBをＰ型バルク領域と周辺のトランジスタのＮ＋ソース領域に十分接触させて、電圧の移行中のポテンシャル差を最小にしなければならない。さもないと、このようなポテンシャル差はトランジスタ５１８のソースなどのＮ＋拡散領域をそのバルク端子に対して順バイアスして、バルクまたは基板に少数キャリアを注入する可能性がある。当業者によく知られているように、これは端子４の低電圧供給ＶBBとＰ＋バルク接点とＮ＋ソース領域の間にオーム抵抗を形成することにより行うことができる。
【００２７】
図６は図１のメモリ装置の部分的な断面図で、アクセストランジスタ３２と記憶コンデンサ３０とトランジスタ５１８（図５（Ａ））を三段ウエルＣＭＯＳ工程で構成したものを示す。行デコーダ１０と出力回路１１’の各Ｎチャンネルトランジスタ、たとえばトランジスタ５１８をＰウエル６０２内に置く。メモリ配列のアクセストランジスタ（たとえばアクセストランジスタ３２）を別のＰウエル６１８内に置く。両方のＰウエルをＮウエル６００内に置き、Ｐウエル６０２とＰウエル６１８との間に接合絶縁を与える。Ｐウエル６０２はＰ＋領域６０８に接触する。Ｐウエル６１８はＰ＋領域６１２に接触する。リード線６１０をＰ＋領域６０８，６１２のそれぞれに、また低電圧供給ＶBBに結合してオーム接触を形成する。
【００２８】
使用可能でありかつ選択された語線、たとえば語線ＷＬ２を使用禁止にして低電圧供給ＶBBに結合すると、トランジスタ５１８に隣接するＰウエル６０２の電圧は、変位電流のために少し高くなる。ソース領域６０４とドレン領域６０６は低電圧供給ＶBBなので、Ｐウエル６０２に対して順バイアス条件に近づく。このため少数キャリアがＰウエル６０２の中にいくらか注入される。しかし、少数キャリアは、離れているＰウエル６１８に移動して記憶ノード６１６の電荷と再結合することができない。したがって、この発明と三段ウエル工程とを組み合わせて得られる別の利点は、周辺に生成された少数キャリアを配列内のメモリセルから効果的に絶縁するということである。
【００２９】
この発明について、望ましい実施態様を参照して詳細に説明したが、この説明は単なる例であって制限するものではない。たとえば、トランジスタ５０２（図５（Ａ））のソースを供給電圧ＶDDに接続して、行デコーダ１０（図２（Ａ））内のレベル変換器をなくしてもよい。その場合は、出力信号の電圧範囲が基準電圧ＶSSから供給電圧ＶDDまでの従来型の行デコーダを行デコーダ１０の代わりに用いることができる。
【００３０】
さらに、この発明の実施態様の詳細をいろいろ変形できることは、この説明を参照すれば当業者には明らかである。このような変形や追加の実施態様は、特許請求の範囲に示すこの発明の精神と真の範囲内にあるものである。
【００３１】
以上の説明に関して更に以下の項を開示する。
（１）  回路であって、
第１電圧範囲を持つ第１入力信号に応答し、第１出力信号を出すデコーダ回路、
前記第１出力信号に応答して、第２電圧範囲を持つ第２出力信号を出す出力回路、ただし前記第２電圧範囲は前記第１電圧範囲の最小電圧より小さい電圧を含み、また前記第１電圧範囲の最大電圧より大きい電圧を含む、
を備える回路。
【００３２】
（２）  前記第１出力信号は前記第１電圧範囲より大きい電圧範囲を持つ、第１項記載の回路。
（３）  前記第２出力信号に応答してデータを記憶するメモリセルを更に含む、第１項記載の回路。
（４）  前記出力回路は複数の駆動回路をさらに含み、各駆動回路は、前記第１出力信号を受けるための第１入力端子を持ち、また第２入力端子を持ち、前記駆動回路の中の少なくとも１つの第２入力端子は第２入力信号を受けて前記第２出力信号を作る、第３項記載の回路。
【００３３】
（５）  前記デコーダ回路は複数のデコーディングトランジスタを更に備え、各デコーディングトランジスタは制御端子を備え、前記デコーディングトランジスタの中の少なくとも１個の制御端子は前記第１入力信号を受けて前記第１出力信号を選択的に作る、第４項記載の回路。
（６）  前記第１入力信号は複数のアドレス信号を含み、各デコーディングトランジスタの制御端子は前記アドレス信号の中の１つを受ける、第５項記載の回路。
【００３４】
（７）  前記第２入力信号は複数のアドレス信号を含み、各駆動回路の前記第２入力端子は前記アドレス信号の中の１つを受ける、第４項記載の回路。
（８）  前記第２入力信号は前記第１電圧範囲より大きい電圧範囲を持つ、第７項記載の回路。
【００３５】
（９）  メモリセル内の電荷損失を減少させる方法であって、
第２伝導型を持つ半導体領域内に、第１伝導型を持つ第１の軽くドープされた領域を形成し、
前記第１の軽くドープされた領域内に少なくとも部分的に、前記第２伝導型を持つ第２の軽くドープされた領域を形成し、
前記第２の軽くドープされた領域内に少なくとも部分的に第１トランジスタを形成し、ただし前記第１トランジスタは電流路とゲートを備え、前記ゲートは前記第２の軽くドープされた領域に隣接して絶縁して配置され、
前記第２伝導型を持ち、前記第２の軽くドープされた領域から間隔をとっている、第３の軽くドープされた領域を形成し、
前記第３の軽くドープされた領域内に少なくとも部分的に第２トランジスタを形成し、ただし前記第２トランジスタは電流路とゲートを備え、前記ゲートは前記第３の軽くドープされた領域に隣接して絶縁して配置され、
メモリセル内の電荷損失を減少させる方法。
【００３６】
（１０）  前記第１トランジスタのゲートを前記第２トランジスタの電流路に結合して前記第１トランジスタの伝導度を制御するステップを更に含み、ただし前記第１トランジスタの電流路は記憶コンデンサに結合する、第９項記載のメモリセル内の電荷損失を減少させる方法。
（１１）  前記第３の軽くドープされた領域を前記第１の軽くドープされた領域内に少なくとも部分的に形成する、第１０項記載のメモリセル内の電荷損失を減少させる方法。
（１２）  第２伝導型を持つ第４の軽くドープされた領域を形成して前記第２および第３の軽くドープされた領域を結合するステップを更に含み、ただし前記第４の軽くドープされた領域は前記第１トランジスタと第２トランジスタの間の区域から間隔をとっている、第１１項記載のメモリセル内の電荷損失を減少させる方法。
【００３７】
（１３）  前記第１伝導型を持つ第４の軽くドープされた領域を形成するステップを更に含み、ただし前記第４の軽くドープされた領域は前記第１の軽くドープされた領域から間隔をとっており、前記第３の軽くドープされた領域を前記第４の軽くドープされた領域内に少なくとも部分的に形成する、第１０項記載のメモリセルの電荷損失を減少させる方法。
（１４）  伝導路を形成して前記第２の軽くドープされた領域を前記第３の軽くドープされた領域に結合するステップを更に含む、第１３項記載のメモリセル内の電荷損失を減少させる方法。
（１５）  伝導路を形成する前記ステップは、前記第２および第３の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に導体を形成して前記第２の軽くドープされた領域を前記第３の軽くドープされた領域に結合する、ステップを更に含む、第１４項記載のメモリセル内の電荷損失を減少させる方法。
【００３８】
（１６）  伝導路を形成する前記ステップは、前記第２および第３の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に結合された電流路を備えるトランジスタを形成して前記第２の軽くドープされた領域を前記第３の軽くドープされた領域に結合する、ステップを更に含む、第１４項記載のメモリセル内の電荷損失を減少させる方法。
（１７）  前記第２トランジスタのゲートを前記第１トランジスタの電流路に結合して前記第２トランジスタの伝導度を制御するステップを更に含み、ただし前記第２トランジスタの電流路は記憶コンデンサに結合する、第９項記載のメモリセル内の電荷損失を減少させる第９項記載の方法。
（１８）  前記第３の軽くドープされた領域を前記第１の軽くドープされた領域内に少なくとも部分的に形成する、第１７項記載のメモリセル内の電荷損失を減少させる方法。
【００３９】
（１９）  前記第２伝導型を持つ第４の軽くドープされた領域を形成して前記第２および第３の軽くドープされた領域を結合するステップを更に含み、ただし前記第４の軽くドープされた領域は前記第１トランジスタと第２トランジスタの間の区域から間隔をとっている、第１８項記載のメモリセル内の電荷損失を減少させる方法。
（２０）  前記第１伝導型を持つ第４の軽くドープされた領域を形成するステップを更に含み、ただし前記第４の軽くドープされた領域は前記第１の軽くドープされた領域から間隔をとっており、前記第３の軽くドープされた領域を前記第４の軽くドープされた領域内に少なくとも部分的に形成する、第１７項記載のメモリセル内の電荷損失を減少させる方法。
（２１）  伝導路を形成して前記第２の軽くドープされた領域を前記第３の軽くドープされた領域に結合するステップを更に含む、第２０項記載のメモリセル内の電荷損失を減少させる方法。
【００４０】
（２２）  伝導路を形成する前記ステップは、前記第２および第３の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に導体を形成して前記第２の軽くドープされた領域を前記第３の軽くドープされた領域に結合する、ステップを更に含む、第２１項記載のメモリセル内の電荷損失を減少させる方法。
（２３）  伝導路を形成する前記ステップは、前記第２および第３の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に結合された電流路を備えるトランジスタを形成して前記第２の軽くドープされた領域を前記第３の軽くドープされた領域に結合する、ステップを更に含む、第２１項記載のメモリセル内の電荷損失を減少させる方法。
【００４１】
（２４）  メモリセル内のデータ保持を改善する方法であって、
あるトランジスタの電流路に、少なくとも２つのデータ状態を表す電圧範囲を持つ信号を加え、
前記トランジスタの制御端子に前記電圧範囲外の第２電圧を加えて前記トランジスタを使用可能にし、また前記信号を記憶コンデンサに結合し、
前記トランジスタの制御端子に前記電圧範囲外の第３電圧を加えて前記トランジスタを使用禁止にし、また前記信号から実質的にすべての電荷を前記記憶コンデンサに蓄える、
メモリセル内のデータ保持を改善する方法。
【００４２】
（２５）  前記第２電圧は前記電圧範囲内の最大の正電圧より正であり、前記第３電圧は前記電圧範囲内の最大の負電圧より負である、第２４項記載のメモリセル内のデータ保持を改善する方法。
（２６）  前記第２電圧は前記電圧範囲内の最大の負電圧より負であり、前記第３電圧は前記電圧範囲内の最大の正電圧より正である、第２５項記載のメモリセル内のデータ保持を改善する方法。
【００４３】
（２７）  第１電圧範囲を持つ第１入力信号８１に応答して第１出力信号を出すデコーダ回路１０を備える回路。出力回路１１は、前記第１出力信号に応答して、第２電圧範囲を持つ第２出力信号２６を出す。第２電圧範囲は、前記第１電圧範囲の最小電圧より小さい電圧と、前記第１電圧範囲の最大電圧より大きい電圧を含む。
【符号の説明】
【００４４】
１０  行デコーダ
１１  行デコーダの出力回路
１２  語線駆動回路
２０  語線
３０  記憶コンデンサ
３２  アクセストランジスタ
３８  ビット線
４０  相補ビット線
４６，３８  メモリセル
５０  センス増幅器
６２  列デコーダ
７０  ローカル増幅器
７９  ブロック選択回路
８４  ＦＲＩ係数発生器
１３０  メモリ配列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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