(57)【要約】出力信号のＤＣ成分を入力にフィードバックしてＤＣオフセットを相殺するＤＣフィードバック型のリミッタアンプは、動作状態と休止状態との切り替えが可能な差動増幅器（１，２）と、インピーダンス素子（５，６）と容量素子（３，４）とからなり、最終段の差動増幅器（２）の出力信号（ｏｕｔ＋，ｏｕｔ−）からＤＣ成分のみを取り出して入力段の差動増幅器（１）のフィードバック入力端子に入力するローパスフィルタと、インピーダンス素子（５，６）と並列に接続されたスイッチ（７，８）と、増幅器（１，２）が休止状態から動作状態になるときスイッチ（７，８）を一定時間閉状態にする制御回路（１１）とを備える。
2004077665.tif 000002
【特許請求の範囲】
【請求項１】
出力信号の直流（ＤＣ）成分を入力にフィードバックしてＤＣオフセットを相殺するＤＣフィードバック型のリミッタアンプにおいて、
信号入力端子と信号出力端子とフィードバック入力端子とを有し、動作状態と休止状態との切り替えが可能な増幅器と、
インピーダンス素子と容量素子とからなり、前記信号出力端子の出力信号からＤＣ成分のみを取り出して前記フィードバック入力端子に入力するローパスフィルタと、
前記インピーダンス素子と並列に接続されたスイッチと、
前記増幅器が前記休止状態から前記動作状態になるとき、前記スイッチを一定時間閉状態にする制御回路とを備えることを特徴とするリミッタアンプ。
【請求項２】
請求の範囲第１項記載のリミッタアンプにおいて、
前記増幅器は、ｎ（ｎは自然数）段目の差動増幅器の信号出力端子とｎ＋１段目の差動増幅器の信号入力端子とを接続することにより、多段接続された複数の差動増幅器からなり、
前記ローパスフィルタは、最終段の差動増幅器の出力信号からＤＣ成分のみを取り出して入力段の差動増幅器のフィードバック入力端子に入力することを特徴とするリミッタアンプ。
【請求項３】
請求の範囲第２項記載のリミッタアンプにおいて、
前記複数の差動増幅器の電流源トランジスタに供給するバイアス電圧を制御することにより、前記複数の差動増幅器の動作状態と休止状態との切り替えを行うバイアス電圧出力回路を備えることを特徴とするリミッタアンプ。
【請求項４】
請求の範囲第１項記載のリミッタアンプにおいて、
前記増幅器は、ｎ（ｎは自然数）段目のシングル構成増幅器の信号出力端子とｎ＋１段目のシングル構成増幅器の信号入力端子とを接続することにより、多段接続された複数のシングル構成増幅器からなり、
前記ローパスフィルタは、最終段のシングル構成増幅器の出力信号からＤＣ成分のみを取り出して入力段のシングル構成増幅器のフィードバック入力端子に入力することを特徴とするリミッタアンプ。
【請求項５】
請求の範囲第４項記載のリミッタアンプにおいて、
前記複数のシングル構成増幅器の電流源トランジスタに供給するバイアス電圧を制御することにより、前記複数のシングル構成増幅器の動作状態と休止状態との切り替えを行うバイアス電圧出力回路を備えることを特徴とするリミッタアンプ。
【発明の詳細な説明】
【技術分野】  本発明は、無線通信用送受信器に用いられるリミッタアンプに関するものである。
【背景技術】  リミッタアンプは、受信機に用いられる非常に高いゲインを持った増幅回路であり、差動増幅器を多段に接続することによって実現される（例えば、文献「クォーラム（Ｓ．Ｋｈｏｒｒａｍ）他，“シーモスリミッティングアンプリファイアアンドシグナルストレングスインディケータ（Ａ  ＣＭＯＳ  Ｌｉｍｉｔｉｎｇ  Ａｍｐｌｉｆｉｅｒ  ａｎｄ  Ｓｉｇｎａｌ−Ｓｔｒｅｎｇｔｈ  Ｉｎｄｉｃａｔｏｒ）”，シンポジウムオンブイエルエスアイサーキットダイジェストオブテクニカルペーパーズ（Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ），１９９５年，ｐ．９５−９６」参照）。リミッタアンプは非常に高いゲインを持っているため、入力される差動信号の直流（ＤＣ）レベルの差やトランジスタ対のバラツキによりＤＣオフセットが生じると、ＤＣオフセットが小さい値であっても増幅され、後段の差動増幅器がＤＣオフセットにより飽和してしまい、信号成分を増幅できなくなる。このため、差動信号のＤＣレベルをフィードバックして、ＤＣオフセットをキャンセルする方法が使用される。
図１０は従来のＤＣフィードバック型リミッタアンプの構成を示すブロック図である。図１０のリミッタアンプは、フィードバック入力端子付き差動増幅器２０、差動増幅器２１、容量素子２２，２３、抵抗素子２４，２５およびバイアス発生回路２６により構成される。ｉｎ＋，ｉｎ−は差動入力信号、ｏｕｔ＋，ｏｕｔ−は差動出力信号、ｆｉｎ＋，ｆｉｎ−はフィードバック信号、ｂｉａｓはバイアス電圧である。
前述のように、信号成分を増幅して、ＤＣオフセットをキャンセルするためにはＤＣ成分のみを入力にフィードバックする必要がある。そこで、図１０に示したリミッタアンプでは、出力信号ｏｕｔ＋のＤＣ成分のみを取り出したフィードバック信号ｆｉｎ＋を生成して差動増幅器２０に入力するローパスフィルタを、容量素子２２と抵抗素子２４とで構成し、出力信号ｏｕｔ−のＤＣ成分のみを取り出したフィードバック信号ｆｉｎ−を生成して差動増幅器２０に入力するローパスフィルタを、容量素子２３と抵抗素子２５とで構成するようにしている。信号周波数が低い場合には、ローパスフィルタのカットオフ周波数を十分低くする必要があるため、容量素子２２，２３の容量値と抵抗素子２４，２５の抵抗値とを大きな値にする必要がある。
ところで、無線の受信機に使用される回路は低消費電力化が必須である。そのため、パワーコントロールを行い、回路を動作させる必要の無い時間は回路を休止状態にすることで消費電力を低下させる手法が用いられる。図１０に示したリミッタアンプをＣＭＯＳプロセスで構成した場合、入力段の差動増幅器２０は図１１の回路で実現され、入力段以外の差動増幅器２１は図１２の回路で実現される。このようなリミッタアンプの場合、休止状態は、各差動増幅器２０，２１の電流源トランジスタＱ１，Ｑ８のバイアス電圧ｂｉａｓをグランドレベルに落とし、各差動増幅器２０，２１に電流が流れなくすることで実現できる。
図１０に示したリミッタアンプを休止状態にした場合、最終段の差動増幅器２１のトランジスタＱ１１，Ｑ１２がオンの状態で、トランジスタＱ８，Ｑ９，Ｑ１０に電流が流れなくなるため、最終段の差動増幅器２１の出力信号ｏｕｔ＋，ｏｕｔ−の電位は電源電圧ＶＤＤに近い値となり、ローパスフィルタの容量素子２２，２３の両端電圧（フィードバック信号ｆｉｎ＋，ｆｉｎ−の電位）も電源電圧ＶＤＤに近い値となる。
この休止状態から各差動増幅器２０，２１の電流源トランジスタＱ１，Ｑ８に所定のバイアス電圧ｂｉａｓを与えてリミッタアンプを動作状態にすると、初期の段階ではフィードバック信号ｆｉｎ＋，ｆｉｎ−の電位が電源電圧ＶＤＤ付近にあるため、入力段の差動増幅器２０のトランジスタＱ４，Ｑ５がオン状態となって、リミッタアンプは増幅動作をしない。その後、最終段の差動増幅器２１の出力信号ｏｕｔ＋，ｏｕｔ−の電位低下に応じてフィードバック信号ｆｉｎ＋，ｆｉｎ−の電位が徐々に低下し、一定の電圧範囲になったところで、リミッタアンプは増幅動作を始める。
しかしながら、図１０に示したリミッタアンプの場合、ローパスフィルタのカットオフ周波数が低く設定されており、時定数が長いため、パワーオンしてからフィードバック信号ｆｉｎ＋，ｆｉｎ−の電位がリミッタアンプの動作条件を満たすレベルに低下するまでに長時間を要し、その結果、パワーオンしてからリミッタアンプの増幅動作が立ち上がるまでに長時間を要するという問題点があった。また、ローパスフィルタの時定数によってはリミッタアンプの立ち上がり時間が著しく長くなり、このような場合にリミッタアンプを休止状態にすることは実用上好ましくないので、パワー制御ができないという問題点があった。
なお、図１０の例では差動増幅器を用いてリミッタアンプを構成しているが、シングル構成の増幅器を多段接続してリミッタアンプを構成することも可能である。シングル構成の増幅器を用いたリミッタアンプにおいては、設計上の入力信号のＤＣレベルが製造ばらつき等によりずれると、そのずれ分が増幅され、リミッタアンプの出力が飽和し、信号成分を増幅できない場合がある。このずれ分は、出力信号のＤＣ成分をローパスフィルタで取り出して入力にフィードバックすることにより、ある程度補正することが可能である。しかし、このようなシングル構成の増幅器を用いたリミッタアンプにおいても、ローパスフィルタの時定数が長くなるため、差動増幅器を用いる場合と同様に、リミッタアンプの増幅動作が立ち上がるまでに長時間を要するという問題点があった。
【発明の開示】
本発明は、上記課題を解決するためになされたもので、低消費電力化のためのパワー制御を行いつつ、立ち上がり時間を短縮することができるリミッタアンプを提供することを目的とする。
本発明のリミッタアンプは、信号入力端子と信号出力端子とフィードバック入力端子とを有し、動作状態と休止状態との切り替えが可能な増幅器と、インピーダンス素子と容量素子とからなり、前記信号出力端子の出力信号からＤＣ成分のみを取り出して前記フィードバック入力端子に入力するローパスフィルタと、前記インピーダンス素子と並列に接続されたスイッチと、前記増幅器が前記休止状態から前記動作状態になるとき、前記スイッチを一定時間閉状態にする制御回路とを備えるものである。
また、本発明のリミッタアンプの１構成例において、前記増幅器は、ｎ（ｎは自然数）段目の差動増幅器の信号出力端子とｎ＋１段目の差動増幅器の信号入力端子とを接続することにより、多段接続された複数の差動増幅器からなり、前記ローパスフィルタは、最終段の差動増幅器の出力信号からＤＣ成分のみを取り出して入力段の差動増幅器のフィードバック入力端子に入力するものである。
また、本発明のリミッタアンプの１構成例は、前記複数の差動増幅器の電流源トランジスタに供給するバイアス電圧を制御することにより、前記複数の差動増幅器の動作状態と休止状態との切り替えを行うバイアス電圧出力回路を備えるものである。
また、本発明のリミッタアンプの１構成例において、前記増幅器は、ｎ（ｎは自然数）段目のシングル構成増幅器の信号出力端子とｎ＋１段目のシングル構成増幅器の信号入力端子とを接続することにより、多段接続された複数のシングル構成増幅器からなり、前記ローパスフィルタは、最終段のシングル構成増幅器の出力信号からＤＣ成分のみを取り出して入力段のシングル構成増幅器のフィードバック入力端子に入力するものである。
また、本発明のリミッタアンプの１構成例は、前記複数のシングル構成増幅器の電流源トランジスタに供給するバイアス電圧を制御することにより、前記複数のシングル構成増幅器の動作状態と休止状態との切り替えを行うバイアス電圧出力回路を備えるものである。
【図面の簡単な説明】  図１は、本発明の第１実施例となるＤＣフィードバック型リミッタアンプの構成を示すブロック図である。
図２は、図１のリミッタアンプにおける制御回路の構成例を示すブロック図である。
図３は、図２の制御回路の動作を示すタイミングチャート図であり、図３Ａは、クロック信号の波形図、図３Ｂは、パワーコントロール信号の波形図、図３Ｃは、スイッチ制御信号の波形図、図３Ｄは、キャリー信号の波形図である。
図４は、図１のリミッタアンプの動作を示すタイミングチャート図であり、図４Ａは、パワーコントロール信号の波形図、図４Ｂは、スイッチ制御信号の波形図、図４Ｃは、バイアス電圧の波形図、図４Ｄは、フィードバック信号の波形図である。
図５は、図１のリミッタアンプのシミュレーション結果を示す図であり、図５Ａは、パワーコントロール信号の波形図、図５Ｂは、スイッチ制御信号の波形図、図５Ｃは、バイアス電圧の波形図、図５Ｄは、フィードバック信号の波形図、図５Ｅは、最終段の差動増幅器の出力信号の波形図、図５Ｆは、図１のリミッタアンプの消費電流の波形図である。
図６は、従来のリミッタアンプのシミュレーション結果を示す図であり、図６Ａは、パワーコントロール信号の波形図、図６Ｂは、バイアス電圧の波形図、図６Ｃは、フィードバック信号の波形図、図６Ｄは、最終段の差動増幅器の出力信号の波形図、図６Ｅは、従来のリミッタアンプの消費電流の波形図である。
図７は、本発明の第２実施例となるＤＣフィードバック型リミッタアンプの構成を示すブロック図である。
図８は、図７のリミッタアンプにおける入力段の増幅器の構成を示す回路図である。
図９は、図７のリミッタアンプにおける入力段以外の増幅器の構成を示す回路図である。
図１０は、従来のＤＣフィードバック型リミッタアンプの構成を示すブロック図である。
図１１は、図１０のリミッタアンプにおける入力段の差動増幅器の構成を示す回路図である。
図１２は、図１０のリミッタアンプにおける入力段以外の差動増幅器の構成を示す回路図である。
【発明を実施するための最良の形態】［第１実施例］
以下、本発明の実施例について図面を参照して詳細に説明する。図１は本発明の第１実施例となるＤＣフィードバック型リミッタアンプの構成を示すブロック図である。図１のリミッタアンプは、フィードバック入力端子付き差動増幅器１、差動増幅器２、容量素子３，４、インピーダンス素子５，６、スイッチ７，８、バイアス発生回路９、バイアス電圧出力回路１０および制御回路１１により構成される。
ｎ（ｎは自然数）段目の差動増幅器の信号出力端子は、ｎ＋１段目の差動増幅器の信号入力端子と接続される。差動増幅器１，２を何段接続するかは、差動増幅器１段当たりのゲインとリミッタアンプ全体で必要となるゲインで決まる。差動増幅器２は、グランドと電源電圧ＶＤＤとの間に、電流源トランジスタと差動トランジスタと負荷トランジスタとを直列に設けたもので、差動トランジスタのゲート端子が信号入力端子、差動トランジスタと負荷トランジスタとの接続点が信号出力端子となる。フィードバック入力端子付き差動増幅器１は、差動増幅器２の差動トランジスタと並列にフィードバックトランジスタを追加したもので、このフィードバックトランジスタのゲート端子がフィードバック入力端子となる。
フィードバック入力端子付き差動増幅器１を、ＣＭＯＳプロセスで実現した場合、図１１に示した回路構成となる。差動増幅器１は、ゲート端子にバイアス電圧ｂｉａｓが入力され、ソース端子が接地された電流源トランジスタとなるｎＭＯＳトランジスタＱ１と、ゲート端子が信号入力端子と接続され、ソース端子がトランジスタＱ１のドレイン端子と接続され、ドレイン端子が信号出力端子と接続された差動トランジスタとなるｎＭＯＳトランジスタＱ２，Ｑ３と、ゲート端子がフィードバック入力端子と接続され、ソース端子がトランジスタＱ１のドレイン端子と接続され、ドレイン端子が信号出力端子と接続されたフィードバック用のｎＭＯＳトランジスタＱ４，Ｑ５と、ゲート端子およびドレイン端子に電源電圧ＶＤＤが与えられ、ソース端子が信号出力端子と接続された負荷トランジスタとなるｎＭＯＳトランジスタＱ６，Ｑ７とを有している。
また、入力段以外の差動増幅器２を、ＣＭＯＳプロセスで実現した場合、図１２に示した回路構成となる。差動増幅器２は、ゲート端子にバイアス電圧ｂｉａｓが入力され、ソース端子が接地された電流源トランジスタとなるｎＭＯＳトランジスタＱ８と、ゲート端子が信号入力端子と接続され、ソース端子がトランジスタＱ８のドレイン端子と接続され、ドレイン端子が信号出力端子と接続された差動トランジスタとなるｎＭＯＳトランジスタＱ９，Ｑ１０と、ゲート端子およびドレイン端子に電源電圧ＶＤＤが与えられ、ソース端子が信号出力端子と接続された負荷トランジスタとなるｎＭＯＳトランジスタＱ１１，Ｑ１２とを有している。
最終段の差動増幅器２の信号出力端子（ｏｕｔ＋）と差動増幅器１のフィードバック入力端子（ｆｉｎ＋）との間に設けられたインピーダンス素子５と、差動増幅器１のフィードバック入力端子（ｆｉｎ＋）とグランドとの間に設けられた容量素子３とからなる第１のローパスフィルタは、出力信号ｏｕｔ＋からＤＣ成分のみを取り出したフィードバック信号ｆｉｎ＋を出力する。同様に、最終段の差動増幅器２の信号出力端子（ｏｕｔ−）と差動増幅器１のフィードバック入力端子（ｆｉｎ−）との間に設けられたインピーダンス素子６と、差動増幅器１のフィードバック入力端子（ｆｉｎ−）とグランドとの間に設けられた容量素子４とからなる第２のローパスフィルタは、出力信号ｏｕｔ−からＤＣ成分のみを取り出したフィードバック信号ｆｉｎ−を出力する。インピーダンス素子５，６としては、例えば抵抗素子あるいはインダクタンス素子がある。
スイッチ７，８は、それぞれインピーダンス素子５，６と並列に接続される。スイッチ７，８をＣＭＯＳプロセスで実現する場合、それぞれ１個のトランジスタで構成することができる。
制御回路１１は、リミッタアンプを動作状態（パワーオン）または休止状態（パワーダウン）にするパワーコントロール信号ｐｃｔｌに応じてスイッチ７，８の開閉を制御する。図２は制御回路１１の構成例を示すブロック図、図３は制御回路１１の動作を示すタイミングチャート図である。制御回路１１は、インバータ１１０と、Ｄフリップフロップ１１１と、カウンタ１１２とを有している。制御回路１１の動作を簡単に説明すると、インバータ１１０はパワーコントロール信号ｐｃｔｌを反転させるので、図３Ｂのようにパワーコントロール信号ｐｃｔｌがｄｏｗｎ（ハイレベル）からｏｎ（ローレベル）になると、インバータ１１０の出力がローレベルからハイレベルに立ち上がり、Ｄフリップフロップ１１１からハイレベルが出力される。Ｄフリップフロップ１１１からハイレベルが出力されたことにより、図３Ｃのようにスイッチ制御信号ｓｗｃｔｌもハイレベルとなり、カウンタ１１２は、図３Ａに示すクロック信号ＣＬＫのカウントを開始する。カウンタ１１２は、クロック信号ＣＬＫを予め設定された数だけカウントすると、図３Ｄのようにキャリー信号Ｃａｒｒｙを出力する。このキャリー信号Ｃａｒｒｙの出力により、Ｄフリップフロップ１１１はリセットされ、その出力はローレベルとなる。その結果、図３Ｃのようにスイッチ制御信号ｓｗｃｔｌもローレベルとなる。また、キャリー信号Ｃａｒｒｙの出力により、カウンタ１１２は、クロック信号ＣＬＫのカウントを停止し、カウント値を０にリセットする。こうして、制御回路１１は、パワーコントロール信号ｐｃｔｌがｏｎになってから一定時間だけハイレベルとなるスイッチ制御信号ｓｗｃｔｌを発生する。
バイアス発生回路９は、バイアス電圧ｂｉａｓを発生する。バイアス電圧出力回路１０は、差動増幅器１，２の電流源トランジスタＱ１，Ｑ８に供給するバイアス電圧ｂｉａｓをパワーコントロール信号ｐｃｔｌに応じて制御する。このバイアス電圧出力回路１０は、差動増幅器１，２の電流源トランジスタＱ１，Ｑ８のゲート端子とグランドとの間に設けられたスイッチ１００と、パワーコントロール信号ｐｃｔｌを反転させるインバータ１０１と、バイアス発生回路９の出力端子と差動増幅器１，２の電流源トランジスタＱ１，Ｑ８のゲート端子との間に設けられたスイッチ１０２とを有している。スイッチ７，８と同様に、スイッチ１００，１０２をＣＭＯＳプロセスで実現する場合、それぞれ１個のトランジスタで構成することができる。
次に、以上のようなリミッタアンプの動作を説明する。図４はリミッタアンプの動作を示すタイミングチャート図である。まず、パワーコントロール信号ｐｃｔｌがｄｏｗｎ（ハイレベル）の場合、すなわちリミッタアンプをパワーダウンさせる場合、制御回路１１は、スイッチ７，８を開状態（ｏｐｅｎ）にするローレベルのスイッチ制御信号ｓｗｃｔｌを出力する（図４Ｂ）。
バイアス電圧出力回路１０のスイッチ１００，１０２をそれぞれＮＭＯＳトランジスタで構成したとすると、スイッチ１００のゲート端子に供給されるパワーコントロール信号ｐｃｔｌがｄｏｗｎの場合、スイッチ１００は閉状態となる。また、インバータ１０１を介してスイッチ１０２のゲート端子にパワーコントロール信号ｐｃｔｌが入力されるので、パワーコントロール信号ｐｃｔｌがｄｏｗｎの場合、スイッチ１００は開状態となる。その結果、各差動増幅器１，２の電流源トランジスタＱ１，Ｑ８に供給されるバイアス電圧ｂｉａｓは図４Ｃのように０Ｖとなる。バイアス電圧ｂｉａｓを０Ｖにしたことにより、差動増幅器１，２内の各トランジスタには電流が流れなくなり、リミッタアンプの消費電力はほぼ０となる。このとき、最終段の差動増幅器２の出力信号ｏｕｔ＋，ｏｕｔ−のＤＣ電位は電源電圧ＶＤＤに近い値となり、フィードバック信号ｆｉｎ＋，ｆｉｎ−のＤＣ電位も電源電圧ＶＤＤに近い値となる。
このようなパワーダウンの状態でパワーコントロール信号ｐｃｔｌがｏｎ（ローレベル）になった場合、すなわちリミッタアンプをパワーオンの状態にする場合、バイアス電圧出力回路１０のスイッチ１００は開状態、スイッチ１０２は閉状態となる。これにより、差動増幅器１，２の電流源トランジスタＱ１，Ｑ８に供給されるバイアス電圧ｂｉａｓは図４Ｃのように動作時に印加すべき所定のレベルとなり、差動増幅器１，２内の各トランジスタには増幅動作に必要な電流が流れ、最終段の差動増幅器２の出力信号ｏｕｔ＋，ｏｕｔ−のＤＣ電位は動作時のレベルまで低下する。
一方、制御回路１１は、パワーコントロール信号ｐｃｔｌがｏｎになった場合、このパワーオンの立ち上がり期間で図４Ｂのようにスイッチ７，８を閉状態（ｃｌｏｓｅ）にするハイレベルのスイッチ制御信号ｓｗｃｔｌを出力する。スイッチ７を閉じたことにより、インピーダンス素子５と容量素子３とで構成される第１のローパスフィルタの抵抗成分は、インピーダンス素子５の抵抗値が０になったことから、最終段の差動増幅器２の信号出力端子（ｏｕｔ＋）から容量素子３までの配線に存在する抵抗成分のみとなり、第１のローパスフィルタの時定数が短くなる。同様に、スイッチ８を閉じたことにより、インピーダンス素子６と容量素子４とで構成される第２のローパスフィルタの抵抗成分は、最終段の差動増幅器２の信号出力端子（ｏｕｔ−）から容量素子４までの配線に存在する抵抗成分のみとなり、第２のローパスフィルタの時定数が短くなる。
したがって、第１、第２のローパスフィルタの時定数が小さいことから、フィードバック信号ｆｉｎ＋，ｆｉｎ−のＤＣ電位は、最終段の差動増幅器２の出力信号ｏｕｔ＋，ｏｕｔ−の電位低下に応じて図４Ｄに示すように速やかに動作時のレベルに低下する。
フィードバック信号ｆｉｎ＋，ｆｉｎ−のＤＣ電位が動作時のレベルで安定したとき、制御回路１１は、図４Ｂのようにスイッチ７，８を開状態にするローレベルのスイッチ制御信号ｓｗｃｔｌを出力する。スイッチ７，８を開いたことにより、第１、第２のローパスフィルタの時定数が本来の値になるので、最終段の差動増幅器２の出力信号ｏｕｔ＋，ｏｕｔ−のＤＣ成分のみを取り出したフィードバック信号ｆｉｎ＋，ｆｉｎ−が入力段の差動増幅器１に入力される。こうして、図１のリミッタアンプはＤＣフィードバック型リミッタアンプとしての動作を開始する。なお、フィードバック信号ｆｉｎ＋，ｆｉｎ−のＤＣ電位が動作時のレベルで安定したか否かは時間で管理すればよい。すなわち、制御回路１１は、パワーコントロール信号ｐｃｔｌがｏｎになってから一定時間後にスイッチ７，８を開状態にすればよい。
図５は図１のリミッタアンプをＣＭＯＳプロセスを用いて実現した時のシミュレーション結果を示す図であり、図５Ａはパワーコントロール信号ｐｃｔｌの波形図、図５Ｂはスイッチ制御信号ｓｗｃｔｌの波形図、図５Ｃはバイアス電圧ｂｉａｓの波形図、図５Ｄはフィードバック信号ｆｉｎ＋，ｆｉｎ−の波形図、図５Ｅは最終段の差動増幅器２の出力信号ｏｕｔ＋，ｏｕｔ−の波形図、図５Ｆは図１のリミッタアンプの消費電流の波形図である。ここでは、制御回路１１にパワーコントロール信号ｐｃｔｌと１ＭＨｚのクロック信号ＣＬＫを入力し、パワーコントロール信号ｐｃｔｌの立ち下がりと同時にスイッチ制御信号ｓｗｃｔｌを立ち上げ、クロック信号ＣＬＫを６４回数えた後にスイッチ制御信号ｓｗｃｔｌを立ち下げるようにした。
一方、図６は図１０に示した従来のリミッタアンプのシミュレーション結果を示す図であり、図６Ａはパワーコントロール信号の波形図、図６Ｂはバイアス電圧ｂｉａｓの波形図、図６Ｃはフィードバック信号ｆｉｎ＋，ｆｉｎ−の波形図、図６Ｄは最終段の差動増幅器２１の出力信号ｏｕｔ＋，ｏｕｔ−の波形図、図６Ｅは図１０のリミッタアンプの消費電流の波形図である。従来のリミッタアンプでは、本実施例のリミッタアンプと同様にパワーコントロール信号をロウレベルにすると、差動増幅器２０，２１の電流源トランジスタＱ１，Ｑ８にバイアス電圧ｂｉａｓが加わり、リミッタアンプに電流が流れるが、フィードバック信号ｆｉｎ＋，ｆｉｎ−が動作時のレベルに安定するのに時間がかかる。このシミュレーションでは、図１０のリミッタアンプのフィードバック信号ｆｉｎ＋，ｆｉｎ−が安定するまでに１ｍｓｅｃ以上の時間がかかっている。
図５のシミュレーション結果で示したように本実施例のリミッタアンプにおいては、従来のリミッタアンプに比べて、フィードバック信号ｆｉｎ＋，ｆｉｎ−が速やかに動作時のレベルに安定し、最終段の差動増幅器２から増幅された信号が出力されることが確認できる。
以上のように、本実施例によれば、ＤＣフィードバック型のリミッタアンプにおいてＤＣオフセットを相殺するために必要となる、フィードバックパスに挿入されるローパスフィルタに対し、このローパスフィルタのインピーダンス素子と並列にスイッチを設け、増幅器が休止状態から動作状態になるときスイッチを一定時間閉状態にする制御回路を設けることにより、増幅器が休止状態から動作状態になるとき、ローパスフィルタの大きな時定数を一時的に小さくすることができ、ローパスフィルタから出力されるフィードバック信号のＤＣ電位を動作時のレベルに速やかに安定させることができるので、リミッタアンプの立ち上がり時間を短くすることができる。その結果、ローパスフィルタの時定数の影響を受けるリミッタアンプの立ち上がり時間を考慮することなく、リミッタアンプの効果的なパワー制御を行うことができ、回路全体の低消費電力化に大きな効果がある。
［第２実施例］
第１実施例では、複数の差動増幅器を用いてリミッタアンプを構成したが、シングル構成のアンプを用いてリミッタアンプを実現することもできる。図７は本発明の第２実施例となるＤＣフィードバック型リミッタアンプの構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。図７のリミッタアンプは、フィードバック入力端子付き増幅器１ａ、増幅器２ａ、容量素子３ａ、インピーダンス素子５ａ、スイッチ７ａ、バイアス発生回路９、バイアス電圧出力回路１０および制御回路１１により構成される。
フィードバック入力端子付き増幅器１ａを、ＣＭＯＳプロセスで実現した場合、図８に示した回路構成となる。増幅器１ａは、ゲート端子にバイアス電圧ｂｉａｓが入力され、ソース端子が接地された電流源トランジスタとなるｎＭＯＳトランジスタＱ１３と、ゲート端子が信号入力端子と接続され、ソース端子がトランジスタＱ１３のドレイン端子と接続され、ドレイン端子が信号出力端子と接続されたｎＭＯＳトランジスタＱ１４と、ゲート端子がフィードバック入力端子と接続され、ソース端子がトランジスタＱ１３のドレイン端子と接続され、ドレイン端子が信号出力端子と接続されたフィードバック用のｎＭＯＳトランジスタＱ１５と、ゲート端子およびドレイン端子に電源電圧ＶＤＤが与えられ、ソース端子が信号出力端子と接続された負荷トランジスタとなるｎＭＯＳトランジスタＱ１６とを有している。
入力段以外の増幅器２ａを、ＣＭＯＳプロセスで実現した場合、図９に示した回路構成となる。増幅器２ａは、ゲート端子にバイアス電圧ｂｉａｓが入力され、ソース端子が接地された電流源トランジスタとなるｎＭＯＳトランジスタＱ１７と、ゲート端子が信号入力端子と接続され、ソース端子がトランジスタＱ１７のドレイン端子と接続され、ドレイン端子が信号出力端子と接続されたｎＭＯＳトランジスタＱ１８と、ゲート端子およびドレイン端子に電源電圧ＶＤＤが与えられ、ソース端子が信号出力端子と接続された負荷トランジスタとなるｎＭＯＳトランジスタＱ１９とを有している。
最終段の増幅器２ａの信号出力端子（ｏｕｔ）と増幅器１ａのフィードバック入力端子（ｆｉｎ）との間に設けられたインピーダンス素子５ａと、増幅器１ａのフィードバック入力端子（ｆｉｎ）とグランドとの間に設けられた容量素子３ａとからなるローパスフィルタは、出力信号ｏｕｔからＤＣ成分のみを取り出したフィードバック信号ｆｉｎを出力する。インピーダンス素子５ａとしては、例えば抵抗素子あるいはインダクタンス素子がある。
スイッチ７ａは、インピーダンス素子５ａと並列に接続される。スイッチ７ａをＣＭＯＳプロセスで実現する場合、１個のトランジスタで構成することができる。
バイアス発生回路９、バイアス電圧出力回路１０および制御回路１１の動作は第１実施例と同様である。また、バイアス電圧出力回路１０から出力されるバイアス電圧ｂｉａｓに基づく増幅器１ａ，２ａの動作は第１の実施例の差動増幅器１，２と同様であり、制御回路１１から出力されるスイッチ制御信号ｓｗｃｔｌに基づくスイッチ７ａの動作は第１実施例のスイッチ７と同様である。したがって、複数のシングル構成の増幅器１ａ，２ａを用いてリミッタアンプを構成する本実施例においても、第１実施例と同様の効果を得ることができる。
なお、入力段の増幅器１ａに図８に示したような構成のアンプを使用し、入力段以外の増幅器２ａに図９に示したような構成の反転アンプを使用した場合、増幅器１ａに入力されるフィードバック信号ｆｉｎは入力信号ｉｎと同相の信号であるため、負帰還をかけるためには、増幅器１ａと増幅器２ａの合計の個数を奇数にする必要がある。
以上のように、本発明にかかるリミッタアンプは、無線通信用送受信器に適している。
【図１】
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【図２】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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