(57)【要約】多層プリント基板において、誘電体層４とその誘電体層４を挟んで対向する電源層３およびグランド層５とを有する、そのような複数の容量結合層６と、上記複数の容量結合層６に含まれる電源層３間を接続する第１のビア７と、上記複数の容量結合層６に含まれるグランド層５間を接続する第２のビア８と、を備える。
2004068922.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する、そのような複数の容量結合層と、
前記複数の容量結合層に含まれる電源層間を接続する第１のビアと、
前記複数の容量結合層に含まれるグランド層間を接続する第２のビアと、
を備える多層プリント基板。
【請求項２】
前記第１のビアまたは第２のビアの少なくとも一方は複数備えられる請求項１に記載の多層プリント基板。
【請求項３】
前記複数の容量結合層について、前記電源層とグランド層とが同一の並び順で積層される請求項１に記載の多層プリント基板。
【請求項４】
前記複数の容量結合層のうち、第１の容量結合層と第２の容量結合層との間では、前記電源層とグランド層とが逆の並び順で積層される請求項１に記載の多層プリント基板。
【請求項５】
前記電源層およびグランド層は、前記誘電体層の全域に渡って容量結合層を形成する請求項１に記載の多層プリント基板。
【請求項６】
前記電源層およびグランド層は、前記誘電体層の一部領域に容量結合層を形成する請求項１に記載の多層プリント基板。
【請求項７】
素子の電源端子を前記電源層に接続する電源ビアが、前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成される請求項５または６に記載の多層プリント基板。
【請求項８】
前記電源層およびグランド層の少なくとも一方の平面形状は、５角形以上の概略正多角形である請求項５から７のいずれかに記載の多層プリント基板。
【請求項９】
前記電源層およびグランド層の少なくとも一方の平面形状は、概略円形である請求項５から７のいずれかに記載の多層プリント基板。
【請求項１０】
前記電源層およびグランド層の少なくとも一方の平面形状は、その平面形状の中心部から周辺部までの最短距離に対する最長距離の比が、１から１．４１の範囲となる請求項５から７のいずれかに記載の多層プリント基板。
【請求項１１】
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する容量結合層と、
前記電源層から給電される素子を搭載する素子層と、
前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成され、前記素子の電源端子を前記電源層に接続するビアとを備える多層プリント基板。
【請求項１２】
前記電源層およびグランド層は、前記誘電体層の全域に渡って容量結合層を形成する請求項１１に記載の多層プリント基板。
【請求項１３】
前記電源層およびグランド層は、前記誘電体層の一部領域に容量結合層を形成する請求項１１に記載の多層プリント基板。
【請求項１４】
前記電源層およびグランド層の少なくとも一方の平面形状は、５角形以上の概略正多角形である請求項１１から１３のいずれかに記載の多層プリント基板。
【請求項１５】
前記電源層およびグランド層の少なくとも一方の平面形状は、概略円形である請求項１１から１３のいずれかに記載の多層プリント基板。
【請求項１６】
前記電源層およびグランド層の少なくとも一方の平面形状は、その平面形状の中心部から周辺部までの最短距離に対する最長距離の比が、１から１．４１の範囲となる請求項１１から１３のいずれかに記載の多層プリント基板。
【請求項１７】
多層プリント基板を設けた電子機器であり、
前記多層プリント基板は、
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する、そのような複数の容量結合層と、
前記複数の容量結合層に含まれる電源層間を接続する第１のビアと、
前記複数の容量結合層に含まれるグランド層間を接続する第２のビアと、
を備える、電子機器。
【請求項１８】
多層プリント基板を設けた電子機器であり、
前記多層プリント基板は、
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する容量結合層と、
前記電源層から給電される素子を搭載する素子層と、
前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成され、前記素子の電源端子を前記電源層に接続するビアとを備える、電子機器。
【請求項１９】
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する、そのような複数の容量結合層を作成するステップと、
第１のビアを介して前記複数の容量結合層に含まれる電源層間を接続する第１ビア接続ステップと、
第２のビアを介して前記複数の容量結合層に含まれるグランド層間を接続する第２ビア接続ステップと、
を備える電子機器の実装方法。
【請求項２０】
前記第１ビア接続ステップまたは第２ビア接続ステップの少なくとも一方は複数回実行され、前記電源層または前記グランド層の少なくとも一方が複数箇所において接続される請求項１９に記載の電子機器の実装方法。
【請求項２１】
前記作成するステップでは、前記複数の容量結合層について、前記電源層とグランド層とが同一の並び順で積層される請求項１９または２０に記載の電子機器の実装方法。
【請求項２２】
前記作成するステップでは、前記複数の容量結合層のうち、第１の容量結合層と第２の容量結合層との間では、前記電源層とグランド層とが逆の並び順で積層される請求項１９または２０に記載の電子機器の実装方法。
【請求項２３】
前記作成するステップでは、前記容量結合層は、前記誘電体層の全域に渡って形成される請求項１９から２２のいずれかに記載の電子機器の実装方法。
【請求項２４】
前記作成するステップでは、前記容量結合層は、前記誘電体層の一部領域に形成される請求項１９から２２のいずれかに記載の電子機器の実装方法。
【請求項２５】
素子の電源端子を前記電源層に接続する電源ビアを、前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成するステップをさらに備える請求項１９から２４のいずれかに記載の電子機器の実装方法。
【請求項２６】
前記電源層およびグランド層の少なくとも一方の平面形状は、５角形以上の概略正多角形である請求項１９から２５のいずれかに記載の電子機器の実装方法。
【請求項２７】
前記電源層およびグランド層の少なくとも一方の平面形状は、概略円形である請求項１９から２５のいずれかに記載の電子機器の実装方法。
【請求項２８】
前記電源層およびグランド層の少なくとも一方の平面形状は、その平面形状の中心部から周辺部までの最短距離に対する最長距離の比が、１から１．４１の範囲となる請求項１９から２５のいずれかに記載の電子機器の実装方法。
【請求項２９】
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する容量結合層を形成する容量結合ステップと、
前記電源層から給電される素子を搭載する素子層を形成するステップと、
前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍で前記素子の電源端子を前記電源層に接続する、そのようなビアを形成するステップとを備える、電子機器の実装方法。
【請求項３０】
容量結合ステップでは、前記容量結合層は、プリント基板の全域に渡って形成される請求項２９に記載の電子機器の実装方法。
【請求項３１】
容量結合ステップでは、前記容量結合層は、プリント基板内の一部領域に形成される請求項２９に記載の電子機器の実装方法。
【請求項３２】
容量結合ステップでは、前記電源層およびグランド層の少なくとも一方の平面形状は、５角形以上の概略正多角形に形成される請求項２９から３１のいずれかに記載の電子機器の実装方法。
【請求項３３】
容量結合ステップでは、前記電源層およびグランド層の少なくとも一方の平面形状は、概略円形に形成される請求項２９から３１のいずれかに記載の電子機器の実装方法。
【請求項３４】
容量結合ステップでは、前記電源層およびグランド層の少なくとも一方の平面形状におけるその中心部から周辺部までの最短距離に対する最長距離の比が、１から１．４１の範囲に形成される請求項２９から３１のいずれかに記載の電子機器の実装方法。
【発明の詳細な説明】
【技術分野】  プリント配線基板およびプリント配線基板を含む電子機器に関するものである。
【背景技術】  高速素子を搭載したプリント基板では、電源層、グランド層に高周波電流が流れ出し、それが原因となって共振を起こし、さらには、不要電磁波を放射するという問題がある。従来はその共振を抑えるために抵抗体や磁性体を用いた回路を追加する形態がとられていた。
しかし、この方式では、狭いスペースで対策したい場合に不利である。また、抵抗体や磁性体を用いることにより、部品点数が増加する。
また、従来は、電源層とグランド層とをチップコンデンサ等によって高周波的に接続して素子へ電荷供給することにより、共振対策あるいはノイズ対策を行っていた。
しかし、近年の装置の高周波化・高密度実装化が進むにつれ、その実装を行うためのパターンやビアのインダクタンス成分のために上記対策の効果が少なくなってきている。この対応として回路基板のベタ層を電極と見立てて、コンデンサを形成する基板（埋設コンデンサ基板、省略してＢＣ基板ともいう）が注目されている。さらに、信号ラインを含む信号層を二つのグランド層により挟み込んで配置することが提案されている（例えば、下記特許文献１参照）。
なお、多層プリント基板の一般的な構成、例えば、プリント基板間を接続するビア、スルーホール、ビアとプリント基板との絶縁を確保するためのクリアランスホール等に関しては、例えば、以下の特許文献２に説明されている。
［特許文献１］日本国特開２００１−２２３４４９公報
［特許文献２］日本国特開平５−１５２７６３公報
【発明の開示】
しかし現状の埋設コンデンサ基板ではそのコンデンサとしての容量が不足しており、数１０ＭＨｚ付近のインピーダンスが高くなって、バイパス効果が少なくなる等の問題がある。これに対して以下の対策方法が考えられる。
第１の対策としては、コンデンサを形成する誘電体の誘電率を向上させることが考えられる。しかし、誘電率を向上させた材料は、一般に高価である。また、高誘電率の材料を容易に入手できない場合も多い。
第２の対策としては、コンデンサを形成する誘電体の厚さを減少させることが考えられる。しかし、誘電体が薄すぎると電源層とグランド層との耐電圧が減少し、最悪はショートする。また誘電体が薄すぎると、そのハンドリングが困難になる。
第３の対策としてコンデンサの面積を拡大することが考えられる。これは、プリント基板の面積、または、プリント基板内のコンデンサ部分の面積を大きくすることに相当する。しかし、装置の大きさの制限から、プリント基板内のコンデンサ部分の面積には制限が生じる場合が多い。
本発明はこのような従来の技術の問題点に鑑みてなされたものである。すなわち、本発明の課題は、埋設コンデンサ基板の特性を改善することにある。
より具体的には、本発明の課題は、埋設コンデンサ基板による実装方式において、コンデンサ容量を改善することにある。さらに、本発明の課題は、埋設コンデンサ基板による実装方式において、基板の共振現象を抑制することにある。
本発明は上記課題を解決するために、以下の手段を採用した。すなわち、本発明は、多層プリント基板において、誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する、そのような複数の容量結合層と、
上記複数の容量結合層に含まれる電源層間を接続する第１のビアと、
上記複数の容量結合層に含まれるグランド層間を接続する第２のビアと、
を備えるものである。
このように、本発明によれば、複数の容量結合層を設け、各容量結合層に含まれる電源層間を接続し、各容量結合層に含まれるグランド層間を接続する。これにより、容量結合層の静電容量を増加し、周波数が低い低周波領域でのインピーダンスを低減できる。
好ましくは、上記多層プリント基板は、素子の電源端子を上記電源層に接続する電源ビアが、上記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成されるものでもよい。
また、本発明は、多層プリント基板であり、誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する容量結合層と、
上記電源層から給電される素子を搭載する素子層と、
上記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成され、前記素子の電源端子を前記電源層に接続するビアとを備えるものであってもよい。
このように、本発明の多層プリント基板は、容量結合層の平面領域の略中心部を通る、そのような中心軸近傍にビアを有し、上記素子の電源端子を前記電源層に接続する。この素子は、多層プリント基板内で高速の動作周波数を有する素子が望ましい。このような素子からビアを介して電源層に高周波が供給される。しかし、上記ビアを上記中心軸近傍に形成することで、容量結合層の寸法に依存する共振を低減できる。
好ましくは、上記第１のビアまたは第２のビアの少なくとも一方は複数備えられる。このように、上記第１のビアまたは第２のビアの少なくとも一方を複数とすることで、容量結合層の静電容量増加に伴って増加する共振点を高域側にシフトすることができる。
好ましくは、上記複数の容量結合層について、上記電源層とグランド層とが同一の並び順で積層されるものでもよい。
好ましくは、上記複数の容量結合層のうち、第１の容量結合層と第２の容量結合層との間では、上記電源層とグランド層とが逆の並び順で積層されるものでもよい。すなわち、本発明は、上記電源層とグランド層との並び順に限定されることはない。
好ましくは、上記電源層およびグランド層は、上記誘電体層の全域に渡って容量結合層を形成するものでもよい。
好ましくは、上記電源層およびグランド層は、上記誘電体層の一部領域に容量結合層を形成するものでもよい。
好ましくは、上記電源層およびグランド層の少なくとも一方の平面形状は、５角形以上の概略正多角形であってもよい。
好ましくは、上記電源層およびグランド層の少なくとも一方の平面形状は、概略円形であってもよい。
好ましくは、上記電源層およびグランド層の少なくとも一方の平面形状は、その平面形状の中心部から外周部までの最短距離に対する、最長距離の比が、１から１．４１の範囲である。
また、本発明は、多層プリント基板を設けた電子機器において、上記いずれかの構成をを備えるものでもよい。
以上述べたように、本発明によれば、容量結合層の特性を改善し、共振点を高周波領域にシフトすることができる。
【図面の簡単な説明】  ＦＩＧ．１は、本発明の第１実施形態に係る多層プリント基板の斜視図であり、
ＦＩＧ．２は、本発明の第１実施形態に係る多層プリント基板の正面図であり、
ＦＩＧ．３は、実施例１の多層プリント基板の解析モデルの正面図であり、
ＦＩＧ．４は、実施例１の多層プリント基板に搭載されたＬＳＩ１の電源ピン、電源ビア７Ａ、７Ｂおよびグランドビア８の位置を示す平面図であり、
ＦＩＧ．５は、ＦＩＧ．４に示したＢＣ基板６のインピーダンスの解析結果であり、
ＦＩＧ．６は、ＢＣ層６の数を変化させた場合のインピーダンスの解析結果（１）であり、
ＦＩＧ．７は、ＢＣ層６の数を変化させた場合のインピーダンスの解析結果（２）であり、
ＦＩＧ．８は、実施例２におけるＬＳＩ１の電源ピン位置（電源ビア７Ａ）、電源ビア７Ｂおよびグランドビア８の配置位置を示す図であり、
ＦＩＧ．９は、実施例２におけるＢＣ層６のインピーダンスの周波数特性であり、
ＦＩＧ．１０は、実施例３におけるＬＳＩ１の電源ピン位置（電源ビア７Ａ）、電源ビア７Ｂおよびグランドビア８の配置位置を示す図であり、
ＦＩＧ．１１は、実施例３におけるＢＣ層６のインピーダンスの周波数特性であり、
ＦＩＧ．１２は、第１実施形態の変形例における多層プリント基板の斜視図であり、
ＦＩＧ．１３は、第１実施形態の変形例における多層プリント基板の正面図であり、
ＦＩＧ．１４は、第２実施形態に係る多層プリント基板の斜視図であり、
ＦＩＧ．１５は、第２実施形態に係る多層プリント基板の平面図であり、
ＦＩＧ．１６は、プリント基板の固有共振周波数を説明する図であり、
ＦＩＧ．１７は、本発明の実施例４の概要を示す図であり、
ＦＩＧ．１８は、実施例４の測定結果を重ね合わせた図であり、
ＦＩＧ．１９は、電流の分布の解析結果（１）であり、
ＦＩＧ．２０は、電流の分布の解析結果（２）であり、
ＦＩＧ．２１は、電流の分布の解析結果（３）であり、
ＦＩＧ．２２は、電流の分布の解析結果（４）であり、
ＦＩＧ．２３は、電流の分布の解析結果（５）であり、
ＦＩＧ．２４は、電流の分布の解析結果（６）であり、
ＦＩＧ．２５は、電源ビア７（ＬＳＩ１の電源ピン１７）を中心位置からＢＣ層を構成する矩形の１辺の方向に移動した場合のＢＣ層６の各状態を示す図であり、
ＦＩＧ．２６は、ＦＩＧ．２５の各状態に対して放射電界強度の水平偏波を解析した結果であり、
ＦＩＧ．２７は、ＦＩＧ．２５の各状態に対して放射電界強度の垂直偏波を解析した結果であり、
ＦＩＧ．２８は、電源ビア７（ＬＳＩ１の電源ピン１７）を中心位置からＢＣ層を構成する矩形の頂点方向に移動した場合のＢＣ層６の各状態を示す図であり、
ＦＩＧ．２９は、ＦＩＧ．２８の各状態に対して放射電界強度の水平偏波を解析した結果であり、
ＦＩＧ．３０は、ＦＩＧ．２８の状態に対して放射電界強度の垂直偏波を解析した結果であり、
ＦＩＧ．３１は、１辺２５ｍｍの矩形形状のＢＣ層６を有する多層プリント基板を示す図であり、
ＦＩＧ．３２は、ＦＩＧ．３１の多層プリント基板に対して放射電界強度の水平偏波を解析した結果（１）であり、
ＦＩＧ．３３は、ＦＩＧ．３１の多層プリント基板に対して放射電界強度の垂直偏波を解析した結果（１）であり、
ＦＩＧ．３４は、ＦＩＧ．３１の多層プリント基板に対して放射電界強度の水平偏波を解析した結果（２）であり、、
ＦＩＧ．３５は、ＦＩＧ．３１の多層プリント基板に対して放射電界強度の垂直偏波を解析した結果（２）であり、
ＦＩＧ．３６は、本発明の第３実施形態に係る多層プリント基板の斜視図であり、
ＦＩＧ．３７は、本発明の第３実施形態に係る多層プリント基板の平面図であり、
ＦＩＧ．３８は、本実施形態のＢＣ層１６を第１実施形態または第２実施形態のＢＣ層６と比較した図であり、
ＦＩＧ．３９は、１辺５０ｍｍの矩形からなるＢＣ層の中心軸付近に電源ビア７を配置した場合と、直径５０ｍｍの円形ＢＣ層１６の中心軸付近に電源ビア７を配意した場合のインピーダンスの解析結果であり、
ＦＩＧ．４０は、正多角形、例えば、正８角形、正１６角形、および、正３２角形の平面形状を有するＢＣ層の図であり、
ＦＩＧ．４１は、正方形、正８角形、正１６角形、および、正３２角形等の平面形状を有するＢＣ層における電源層とグランド層との間のインピーダンスの周波数特性であり、
ＦＩＧ．４２は、４角形のＢＣ層における共振点付近の電流密度の解析結果（１）であり、
ＦＩＧ．４３は、４角形のＢＣ層における共振点付近の電流密度の解析結果（２）であり、
ＦＩＧ．４４は、８角形のＢＣ層における高周波電流の電流分布を示す図であり、
ＦＩＧ．４５は、３２角形のＢＣ層における高周波電流の電流分布を示す図であり、
ＦＩＧ．４６は、４角形形、正８角形、正１６角形および正３２角形のＢＣ層における共振時の放射電界強度の解析結果を示す図であり、
ＦＩＧ．４７は、本発明の第４実施形態に係る電子機器１００の構成図をであり、
ＦＩＧ．４８は、第１実施形態〜第３実施形態の変形例に係るＢＣ層の形状を示す図であり、
ＦＩＧ．４９は、第２実施形態および第３実施形態に係る多層プリントの解析モデルにおける層構成を示す図であり、
ＦＩＧ．５０は、第２実施形態および第３実施形態に係る多層プリントの解析モデルにおける放射電界強度の観測点を示す図である。
【発明を実施するための最良の形態】  以下、図面を参照して、本発明の好適な実施の形態を説明する。
《第１実施形態》
以下、本発明の第１実施形態に係る多層プリント基板をＦＩＧ．１からＦＩＧ．１３の図面に基づいて説明する。
＜構成＞
ＦＩＧ．１は、この多層プリント基板の一例の斜視図である。また、ＦＩＧ．２は、ＦＩＧ．１の矢印Ａ方向から多層プリント基板を見た正面図である。ＦＩＧ．１またはＦＩＧ．２に示すように、この多層プリント基板は、ＬＳＩ１等の素子と、そのような素子を接続する信号層を含むプリント基板２−１、２−２、２−３等と、プリント基板２−１と２−２の間、あるいは、プリント基板２−２と２−３の間に構成されるＢＣ層６とを含む。
プリント基板２−１、２−２、２−３等は、１枚または複数枚のプリント基板であり、複数の場合には、複数層２−１、２−２、２−３等のように呼ぶ。一般的には、プリント基板２−１、２−２、２−３等は、ＬＳＩ１等の素子を接続する導電性の層（これを信号層と呼ぶ）を含む。
また、ＢＣ層６は、電源層３、薄膜誘電体４およびグランド層６から構成される。
電源層３は、多層プリント基板外部の電源と接続され、多層プリント基板に搭載された素子に電力を供給する。この電源層３は、矩形シート状の金属薄膜からなる。この金属薄膜をベタ層とも呼ぶ。電源層３の金属としては、一般的には、銅薄膜が使用される。ただし、必要に応じて、アルミニウム、銀、白金、金等の金属を使用してもよい。
グランド層５は、多層プリント基板外部のアースと接続され、多層プリント基板に搭載される素子を接地する層である。グランド層５も、電源層３と同様、銅などの金属薄膜からなる。また、グランド層も、矩形シート状であり、ベタ層と呼ばれる。
薄膜誘電体４は、電源層３とグランド層５との間に挿入される誘電体の層である。薄膜誘電体４は、電源層３とグランド層５に挟まれた部分の誘電率を増加させ、コンデンサとしての機能を高める。このような電源層３、薄膜誘電体４、およびグランド層５からなる基板は、埋設コンデンサ基板（またはＢＣ基板）として知られている。
本実施形態において、薄膜誘電体４としては、例えば、ポリイミド、Ｆｒ−４（ガラスエポキシ）、セラミック等を使用することができる。
本実施形態の多層プリント基板は、上記ＢＣ層６を複数有している（ＦＩＧ．１およびＦＩＧ．２には、ＢＣ層６が２つ例示されている。）。
ＦＩＧ．２に示すように、各ＢＣ層６に含まれる電源層３は、電源ビア７により互いに接続される。また、電源ビア７は、最上位の信号層を含むプリント基板２−１を貫通し、ＬＳＩ１の電源ピンに接続される。
ビアは、一般的には、プリント基板（金属薄膜およびその下部層の誘電体）に穴を形成し、その穴の内壁を金属で被覆することで形成される。ビアは、例えば、プリント基板２−１と他のプリント基板の間、プリント基板２−１と電源層３との間、またはプリント基板２−１とグランド層５との間等を接続するための使用される。ＬＳＩ１は、プリント基板２−１上で、その電源ピンが電源ビア７に隣接するように配置される。
また、ビアと接続しないプリント基板２−１、２−２、２−３、電源層３またはグランド層５においては、ビアが形成される位置にビアの外径より大きい形状の穴（これをクリアランスホールと呼ぶ）が設けられる。
したがって、ビアとクリアランスホールを組み合わせることにより、多層プリント基板に含まれる任意の層を他の層と接続できる（例えば、上記特許文献２参照）。本実施形態においては、電源ビア７は、外径（プリント基板の穴に接触する導体表面の直径）が０．３ミリメートルであり、クリアランスホールは、内径約０．９ミリメートルである。
また、ＦＩＧ．２に示すように、各ＢＣ層６に含まれるグランド層５は、グランドビア８により互いに接続され、プリント基板２−１、２−２、または２−３等および素子（ＬＳＩ１等）を接地する。
このような構成により、本実施形態の多層プリント基板では、複数の電源層３同士を電源ビア７により接続する。また、この多層プリント基板では、複数のグランド層５同士をグランドビア８により接続する。
これにより、本多層プリント基板は、ＢＣ基板６において十分な静電容量を確保する。また、本多層プリント基板において、電源ビア７またはグランドビア８は、単数とは限られない。すなわち、本多層プリント基板では、電源ビア７またはグランドビア８を複数設けることにより、ＢＣ基板６の周波数特性が改善される。
【実施例１】  ＦＩＧ．３およびＦＩＧ．４に本多層プリント基板の実施例１の構成を示す。本実施例では、多層プリント基板をモデル化して算出した数値解析結果を示す。ＦＩＧ．３は、ＦＩＧ．２と同様、多層プリント基板を正面（例えば、ＦＩＧ．１に示した矢印Ａ方向）から見た解析モデルの正面図である。
ＦＩＧ．３に示すように、この多層プリント基板は、絶縁物２Ａ、電源層３−１、薄膜誘電体４−１、グランド層５−１、絶縁物２Ｂ、電源層３−２、薄膜誘電体４−２、グランド層５−２、絶縁物２Ｃを含む。なお、本来の多層プリント基板では、絶縁物２Ａの上側、または、絶縁物２Ｂの下側に信号層が形成されるが、本実施例では、モデルを簡易化するため、信号層の影響は考慮していない。
絶縁体２Ａおよび２Ｃは、誘電率３．２、厚さ５０ミクロンの誘電体である。また、絶縁体２Ｂは、誘電率３．２、厚さ１００ミクロンの誘電体である。また、薄膜誘電体４−１および４−２は、誘電率３．２、厚さ２５ミクロンの誘電体である。なお、ＦＩＧ．３では、誘電率をＥｒの記号で示している。
また、本実施例１では、電源層３−１と電源層３−２の間を電源ビア７Ｂで接続した。さらに、グランド層５−１とグランド層５−２の間をグランドビア８で接続した。
電源ビア７Ｂは、電源層３−１と電源層３−２を接続する直径０．３ｍｍ、導電率５．９７７２８６×１０７の銅のワイヤである。また、グランドビア８は、グランド層５−１とグランド層５−２を接続する直径０．３ｍｍ、導電率５．９７７２８６×１０７の銅のワイヤである。
さらに、これらのビア（電源ビア７Ｂ、またはグランドビア８）と接続しない層においては、各ビアの周囲に１辺０．９８ｍｍの矩形からなるクリアランスホールを設けた。また、これらの多層プリント基板の周囲は、空気であると仮定した。
そして、電源層３−１とグランド層５−１の間に仮想的な波源（高周波電圧源）を設定し、流れる電流を求めた。このとき、波源と電源層３−１およびグランド層５−１とを接続するビアを電源ビア７Ａと呼ぶ。この電源ビア７Ａは、本来ＬＳＩ１の電源ピンを電源層３−１に接続するビアである。しかし、ここでは、簡易に電源層３−１とグランド層５−１とのインピーダンスを求めるため、波源を電源層３−１とグランド層５−１の間に設定した。
ここで、波源の高周波信号は、立ち上がり時間および立ち下がり時間が共に５００ｐｓ、周期１００ＭＨｚ、振幅３．３ボルトの台形波形である。本実施形態の解析では、この台形波形のフーリエスペクトルとして各高周波信号を注入する。
ＦＩＧ．４は、本多層プリント基板に搭載されたＬＳＩ１の電源ピン、電源ビア７Ａ、７Ｂおよびグランドビア８の位置を示す平面図（ＦＩＧ．３の矢印Ｂ方向から見た図）である。ただし、ＦＩＧ．４は、電源ビア７Ｂ、およびグランドビア８の配置を変更した５つの場合（Ｖ１Ｇ１−１からＶ１Ｇ１−５）を表示している。
ＦＩＧ．４において、Ｖ１Ｇ１−１からＶ１Ｇ１−５のいずれの場合においても、ＬＳＩ１の電源ピンは、ＢＣ層６の中央部に位置付けられる。上述のように、本実施例１の多層プリント基板では、この電源ピンの直下で、電源層３−１とグランド層５−１との間に、電源ビア７Ａおよび波源が形成されている（ＦＩＧ．３参照）。
また、Ｖ１Ｇ１−１からＶ１Ｇ１−５で示される５個の太枠矩形は、いずれもＢＣ層６の存在領域を示し、いずれも１辺２５ミリメートルの矩形である。
また、ＦＩＧ．４において、Ｖ１Ｇ１−１からＶ１Ｇ１−５で示される太枠矩形内部のメッシュ（例えば、Ｍ１、Ｍ２等）は、数値解析のための要素領域を示している。なお、太枠矩形（Ｖ１Ｇ１−１からＶ１Ｇ１−５）の４隅において、メッシュがさらにＭ２等の三角形に分割されているのは、解析精度を確保するためである。
さらに、Ｖ１Ｇ１−１は、電源ビア７Ｂとグランドビア８を各々１つ、ＬＳＩ１の電源ピンの左側位置に設けた場合を示している。ここで、左側とは、ＦＩＧ．４を正面から見て、左側（以下、右側、上側、下側も同様）である。
また、Ｖ１Ｇ１−２は、Ｖ１Ｇ１−１に対してさらに、電源ビア７Ｂとグランドビア８を各々１つ、ＬＳＩ１の電源ピンの右側位置に追加した場合を示している。
また、Ｖ１Ｇ１−３は、Ｖ１Ｇ１−２に対してさらに、電源ビア７Ｂとグランドビア８を各々１つ、ＬＳＩ１の電源ピンの上側位置に追加した場合を示している。
また、Ｖ１Ｇ１−４は、Ｖ１Ｇ１−３に対してさらに、電源ビア７−Ｂとグランドビア８を各々１つ、ＬＳＩ１の電源ピンの下側位置に追加した場合を示している。
また、Ｖ１Ｇ１−５は、Ｖ１Ｇ１−４に対してさらに、電源ビア７Ｂとグランドビア８を各々２つ追加した場合を示している。
ＦＩＧ．５に、ＦＩＧ．４に示した５つの場合（Ｖ１Ｇ１−１からＶ１Ｇ１−５）におけるＢＣ基板６（電源層３とグランド層５との間）のインピーダンスの解析結果を示す。
この解析は、ＦＩＧ．３およびＦＩＧ．４に示した解析モデルに対して、富士通株式会社製電磁波解析プログラムＡＣＣＵＦＩＥＬＤ（登録商標）を適用した解析結果である。ＡＣＣＵＦＩＥＬＤ（登録商標）は、区分正弦波モーメント法（モーメント法とも呼ばれる）と、分布定数線路理論とを結合した電磁波解析プログラムである。
この数値解析では、ＦＩＧ．３に示した電源層３−１、３−２、グランド層５−１、５−２に１辺２５ｍｍの矩形シート（導電率５．９７７２８６×１０７の導体シート）を置いた。各矩形シートは、ＦＩＧ．４に示したメッシュＭ１、Ｍ２等に分解した。
そして、ＦＩＧ．３に示した波源の位置に、高周波電源を設定し、各電源ビア７Ａ、７Ｂおよびグランドビア８を通じて、各層（各矩形シート）の各メッシュ内を流れる電流を求めた。
なお、このように、本実施例では、コンピュータ上での電磁解析プログラムにより算出した。ただし、ＢＣ層６を１層とし、電源層に電源ビアを接続し、グランド層にグランドビアを接続する構成では、電磁解析プログラムによる解析結果と実測値とが整合するとの結果を得ている。
ＦＩＧ．５にインピーダンスの解析結果を示す。ＦＩＧ．５は、横軸が周波数、縦軸がインピーダンスである。また、ここでは、ＦＩＧ．４に示したＶ１Ｇ１−１からＶ１Ｇ１−５の各解析モデルに対する解析結果が異なるグラフで示されている。
ＦＩＧ．５に示すように、Ｖ１Ｇ１−１からＶ１Ｇ１−５のいずれのモデルにおいてもＷ字形状の特性またはＶ字形状を複数接続した特性を示す。例えば、Ｖ１Ｇ１−１の場合、周波数５０ＭＨｚ付近〜２１０ＭＨｚの間、インピーダンス特性は、左端点Ｓ１を出発し、右下の位置Ｐ１まで下降する。
次に、周波数２１０ＭＨｚ付近〜３５０ＭＨｚの間、インピーダンス特性は、上方の位置Ｐ２まで上昇する。さらに、周波数３５０ＭＨｚ付近〜６５０ＭＨｚ付近の間、インピーダンス特性は、下方の位置Ｐ３まで下降する。さらに、周波数６５０ＭＨｚ付近〜８５０ＭＨｚ付近の間、インピーダンス特性は、Ｐ４まで上昇する。
このインピーダンス特性において、Ｐ１、Ｐ２、Ｐ３等のピークは、共振点を示している。一般に、基板への素子の実装において、共振周波数付近の動作周波数（例えば、クロック数）を有する素子の使用は避けるのが望ましい。誤動作等の要因になるからである。
例えば、ＦＩＧ．５に示したようなインピーダンス特性を有するＢＣ層６を含む多層プリント基板では、Ｓ１〜Ｐ１の間、Ｐ２〜Ｐ３の間、Ｐ４〜Ｐ５の間のクロック数の素子が使用される。これらの間では、周波数の増加とともにインピーダンスが低下する容量性の領域であり、特性が類似するからである。
また、例えば、Ｐ１〜Ｐ２の間、Ｐ３〜Ｐ４の間のクロック数の素子を使用してもよい。これらの間では、周波数の増加とともにインピーダンスが増加する誘導性の領域であり、特性が類似するからである。しかし、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６等のピーク近傍（特にＰ２、Ｐ４のやや低域側の領域）の周波数を有する素子を使用することはできない。この領域では、インピーダンスの周波数に対する依存性が急峻だからである。
また、ＦＩＧ．５に示されるように、Ｖ１Ｇ１−１からＶ１Ｇ１−５となるにしたがい、共振点が高域（高い周波数の方向）にシフトしていくことが分かる。例えば、Ｖ１Ｇ１−５においては、最初の共振点はＱ１となっており、この共振点Ｑ１がＶ１Ｇ１−１における共振点Ｐ１に対応する。
また、Ｖ１Ｇ１−５においては、２つ目の共振点はＱ２となっており、この共振点Ｑ２がＶ１Ｇ１−１における共振点Ｐ２に対応する。したがって、最初の共振点Ｑ１までは、４００ＭＨｚ程度の帯域が確保されている。また、共振点Ｑ１から次の共振点Ｑ２の手前の領域についても、４００ＭＨｚを超える帯域（約４１０ＭＨＺ付近〜８２０ＭＨｚ付近）が確保されている。
ＦＩＧ．６およびＦＩＧ．７にＢＣ層６の数を変化させた場合の参考特性を示す。これらの参考特性は、ＢＣ層の層数の変化に対する特性を確認するためのものである。したがって、ＦＩＧ．５の場合と、解析条件は同一ではなく、共振周波数も異なる。
ＦＩＧ．６は、１層および２層という文字列で示される２つのインピーダンス特性を示している。２層とは、本実施例１の構成（ＦＩＧ．３）によるインピーダンス特性の解析結果である。
一方、１層とは、本実施例１の構成に対して、ＢＣ層６を１層取り外した場合のインピーダンス特性である。この場合には、電源層３−１と３−２とを接続する電源ビア７Ｂ、およびグランド層５−１と５−２とを接続するグランドビア８は存在しない。
ＦＩＧ．６に示すように、１層の場合、最初の共振点Ｒ１が約２００ＭＨｚで現れ、２番目の共振点Ｒ２が約１５００ＭＨｚで現れる。一方、２層の場合、最初の共振点Ｐ１は、約１５０ＭＨｚで現れ、２番目の共振点Ｐ２は、約７００ＭＨｚで現れる。
ＦＩＧ．６より、ＢＣ層６が１層の場合と比較して、２層の場合に、低域側（ＦＩＧ．６において約５０ＭＨｚ〜１５０ＭＨｚ付近まで）の間で、容量性のインピーダンス特性が低下していることが分かる。これは、２つの電源層３同士を電源ビア７Ｂで接続し、２つのグランド層５同士をグランドビア８で接続したことにより、ＢＣ層６のコンデンサとしての容量が増加したことを示す。
なお、ＦＩＧ．６では、ＢＣ層６が１層の場合と比較して、２層の場合に、２００ＭＨｚ（１層の場合の共振点Ｒ１の付近）を超えた誘導性の帯域で、インピーダンス特性が増加しているように見える。これは、１層の場合の共振点Ｒ１の存在により、見かけ上１層の場合のインピーダンスが低くなるためである。このため、共振点Ｒ１から十分高域側に離間した領域では、２層の場合の誘導性のインピーダンスは、１層の場合とほぼ一致する。
一方、ＦＩＧ．６に示されるように、２層の場合には、１層の場合と比較して、共振点までの帯域が狭くなる。例えば、２層の場合の共振点Ｐ１は、１層の共振点Ｒ１より低域側に存在する。
ＦＩＧ．７に、参考として、１層、２層、および４層の比較結果を示す。４層とは、ＢＣ層６を４層とした場合の解析結果である。ただし、ＦＩＧ．７では、ＦＩＧ．６の場合の解析結果とは、解析条件が異なるため、ＦＩＧ．６の場合と共振周波数は異なる。このため、ＦＩＧ．６とＦＩＧ．７との間で、絶対的な周波数の比較はできない。
ＦＩＧ．７に示すように、４層の場合、最初の共振点Ｔ１が約６０ＭＨｚで現れ、２番目の共振点Ｔ２が約１２０ＭＨｚで現れる。また、２層の場合、最初の共振点Ｐ１は、約１１０ＭＨｚで現れ、２番目の共振点Ｐ２は、約２００ＭＨｚで現れる。また、１層の場合、最初の共振点Ｒ１は、約１９０ＭＨｚで現れる。
そして、ＦＩＧ．７の場合もＦＩＧ．６の場合と同様、最初の共振点（Ｔ１、Ｐ１、Ｒ１）までの容量性の領域のインピーダンスは、層数が多いほど低い。これは、ＢＣ層６の並列接続により、コンデンサとしての容量が増加したことを示す。
また、共振点までの帯域幅（例えば、最初の共振点Ｔ１、Ｐ１、およびＲ１までの帯域）は、層数が多いほど狭い。これは、ＢＣ層６を並列に接続することによって新たな共振モードが発生するからと考えられる。
以上述べたように、本実施例の構成によれば、複数の電源層３同士を電源ビア７Ｂで接続し、複数のグランド層５同士をグランドビア８で接続したことにより、ＢＣ層６のコンデンサとしての容量を増加させることができる。
この場合、共振点までの帯域は、層の数が多いほど狭くなる。しかし、ＦＩＧ．５に示したように、電源ビア７Ｂおよびグランドビア８の数を増加することにより、各共振点を高域側にシフトすることができる。すなわち、本実施例の多層プリント基板によれば、複数のＢＣ層６を接続することで低域側インピーダンスを低下させることができる。さらに、ビアの数を増加させることにより、共振点を高域にシフトさせ、広帯域化を図ることができる。
【実施例２】  ＦＩＧ．８およびＦＩＧ．９により、実施例２を示す。上記実施例１では、電源ビア７Ｂとグランドビア８とを同数設けた。そして、その数を１組（Ｖ１Ｇ１−１）から５組（Ｖ１Ｇ１−５）まで増加させてＢＣ層６のインピーダンス特性を算出した。本実施例２では、電源ビア７Ｂとグランドビア８の数の比を１：２として、このような組み合わせを１組から４組まで増加させた場合について、ＢＣ層６のインピーダンス特性を算出した。他の構成は、実施例１の場合と同様である。
ＦＩＧ．８に本実施例におけるＬＳＩ１の電源ピン位置（電源ビア７Ａ）、電源ビア７Ｂおよびグランドビア８の配置位置を示す。ＦＩＧ．８のように、Ｖ１Ｇ２−１からＶ１Ｇ２−４のいずれにおいても、電源ビア７Ｂの両側に１対のグランドビア８を設けたものを１組としている。
そして、Ｖ１Ｇ２−１では、そのような組をＬＳＩ１の電源ピンの左側に１組設けている。また、Ｖ１Ｇ２−２では、Ｖ１Ｇ２−１に対して、そのような組をＬＳＩ１の電源ピンの右側に、さらに１組追加している。また、Ｖ１Ｇ２−３では、Ｖ１Ｇ２−２に対して、そのような組をＬＳＩ１の電源ピンの上側に、さらに１組追加している。また、Ｖ１Ｇ２−４では、Ｖ１Ｇ２−３に対して、そのような組をＬＳＩ１の電源ピンの下側に、さらに１組追加している。
ＦＩＧ．９に、ＢＣ層６のインピーダンスの周波数特性を示す。ＦＩＧ．９に、おいても、ＢＣ層６のインピーダンスは、ＦＩＧ．５と同様の特性を示す。すなわち、Ｖ１Ｇ２−１からＶ１Ｇ２−４のように、電源ビア７Ｂとグランドビア８の組の数が増加するともに、共振点が高域にシフトし、高帯域化が図られることが分かる。
【実施例３】  ＦＩＧ．１０およびＦＩＧ．１１により、実施例３を示す。上記実施例１では、電源ビア７Ｂとグランドビア８とを同数設けた。そして、その数を１組（Ｖ１Ｇ１−１）から５組（Ｖ１Ｇ１−５）まで増加させてＢＣ層６のインピーダンス特性を算出した。また、上記実施例２では、電源ビア７Ｂとグランドビア８の数の比を１：２として、同様の解析を行った。
本実施例３は、電源ビア７Ｂとグランドビア８の数の比を１：３として、そのような組み合わせを１組から４組まで増加させた場合について、ＢＣ層６のインピーダンス特性を算出した。他の構成は、実施例１または実施例２の場合と同様である。
ＦＩＧ．１０に本実施例におけるＬＳＩ１の電源ピン位置（電源ビア７Ａ）、電源ビア７Ｂおよびグランドビア８の配置位置を示す。ＦＩＧ．１０のように、Ｖ１Ｇ３−１からＶ１Ｇ３−４のいずれにおいても、電源ビア７Ｂの３方にグランドビア８を設けたものを１組としている。この場合、電源ビア７Ｂの左右および下側にグランドビア８を設けたものタイプ１と呼ぶことにする。また、電源ビア７Ｂの左右および上側にグランドビア８を設けたものタイプ２と呼ぶことにする。
そして、Ｖ１Ｇ３−１では、タイプ１の組をＬＳＩ１の電源ピンの左側に設けている。また、Ｖ１Ｇ３−２では、Ｖ１Ｇ３−１に対して、タイプ２の組をＬＳＩ１の電源ピンの右側に追加している。また、Ｖ１Ｇ３−３では、Ｖ１Ｇ３−２に対して、タイプ２の組をＬＳＩ１の電源ピンの上側に追加している。また、Ｖ１Ｇ３−４では、Ｖ１Ｇ３−３に対して、タイプ１の組をＬＳＩ１の電源ピンの下側に追加している。
ＦＩＧ．１１に、ＢＣ層６のインピーダンスの周波数特性を示す。ＦＩＧ．１１に、おいても、ＢＣ層６のインピーダンスは、ＦＩＧ．５あるいは、ＦＩＧ．９と同様の特性を示す。すなわち、Ｖ１Ｇ３−１からＶ１Ｇ３−４のように、電源ビア７Ｂとグランドビア８の組の数が増加するともに、高帯域化が図られることが分かる。
＜変形例＞
上記第１実施形態では、ＦＩＧ．１またはＦＩＧ．２に示すように、電源層３、薄膜誘電体層４およびグランド層５によりＢＣ層６を構成し、この順序（例えば、ＦＩＧ．２において、プリント基板（複数層）２−１から見て電源層３、薄膜誘電体層４、グランド層５の順）で多層プリント基板を構成した。
しかし、本発明の実施はこのような構成には限定されない。例えば、ＢＣ層６において、電源層３とグランド層５との位置関係を任意に入れ替えてもよい。
ＦＩＧ．１２およびＦＩＧ．１３にそのような多層プリント基板の例を示す。ＦＩＧ．１２は、本第１実施形態の変形例に係る多層プリント基板の斜視図であり、ＦＩＧ．１３は、ＦＩＧ．１２の矢印Ｃ方向から見た多層プリント基板の正面図である。
この例では、多層プリント基板内に２つのＢＣ基板６Ａおよび６Ｂが含まれている。ＢＣ基板６Ａは、プリント基板（複数層）２−１から見て電源層３、薄膜誘電体層４、グランド層５の順にこれらの層を有している。また、ＢＣ基板６Ｂは、プリント基板（複数層）２−１から見てグランド層５、薄膜誘電体層４、電源層３の順にこれらの層を有している。そして、これらの複数のＢＣ層６Ａと６Ｂとの間で、電源ビア７Ｂにより電源層３同士を接続し、グランドビア８によりグランド層８同士を接続する。このように、ＢＣ層６Ａと６Ｂを構成しても、その解析結果は、ＦＩＧ．５−７、９、１１に示したものと同様であった。
また、多層プリント基板内に２を超えるＢＣ層６を含める場合も、そのＢＣ層６内の電源層３とグランド層５の順序に制限はない。すなわち、ＦＩＧ．１２に示したＢＣ層６Ａと６Ｂとを任意に組み合わせても、上記第１実施形態のように、ＢＣ層６Ａまたは６Ｂのいずれかを複数組み合わせた場合と、インピーダンス特性に顕著な相違はない。
また、上記第１実施形態において、ＢＣ層６と他の層、例えば、プリント基板２−１、２−２等とはほぼ同一形状で構成した。しかし、本発明の実施は、このような形状には限定されない。
ＦＩＧ．４８は、本実施形態の変形例に係る多層プリント基板を上側（例えばＦＩＧ．３の矢印Ｂ方向）から見た図である。ＦＩＧ．４８に示すように、ＢＣ層６の大きさを他のプリント基板と比較して狭く構成してもよい。すなわち、電源層３の金属被膜部分３Ａを電源層３を構成する基板の一部に形成し、グランド層５の金属被膜部分５Ａをグランド層５を構成する基板の一部に形成してもよい。これは、特定のＬＳＩ１の近傍のみをＢＣ層６とする場合である。このように、多層プリント基板の一部がＢＣ層６として構成される場合であっても、本発明の実施は可能である。
すなわち、そのような多層プリント基板に含まれる複数の電源層３同士を電源ビア７Ｂで接続すればよい。また、そのような多層プリント基板に含まれる複数のグランド層５同士をグランドビア８で接続すればよい。
《第２実施形態》
以下、本発明の第２実施形態に係る多層プリント基板をＦＩＧ．１４からＦＩＧ．３５の図面に基づいて説明する。上記第１実施形態では、複数のＢＣ層６に含まれる電源層３の間を電源ビア７（７Ｂ）で接続し、複数のＢＣ層６に含まれるグランド層５の間をグランドビア８で接続する多層プリント基板のインピーダンス特性を示した。
本実施形態では、素子に電源を供給する電源ビアをＢＣ層６の中心軸付近に設け、インピーダンス特性を改善する多層プリント基板の例を示す。他の構成および作用は第１実施形態と同様である。そこで、同一の構成要素については同一の符号を付してその説明を省略する。
＜構成＞
ＦＩＧ．１４およびＦＩＧ．１５に本発明の第２実施形態に係る多層プリント基板の概要を示す。ＦＩＧ．１４は、この多層プリント基板の斜視図であり、ＦＩＧ．１５は、この多層プリント基板をＦＩＧ．１４の矢印Ｄ方向から見た平面図である。
ＦＩＧ．１４に示したように、本多層プリント基板は、プリント基板（信号層を含む複数層）２−１、２−２または２−３等と、ＢＣ層６とを有する多層プリント基板において、ＬＳＩ１を搭載する位置を工夫したものである。ここで、ＬＳＩ１としては、本多層プリント基板において最も高速に駆動する信号を入力または出力する素子が望ましい。
また、ＦＩＧ．１４に示したように、本多層プリント基板において信号層の層数に特に限定はない。すなわち、信号層は１層でもよいし、複数でも構わない。
また、ＦＩＧ．１４では、多層プリント基板にはＢＣ層６が２層含まれている。しかし、本発明の実施において、ＢＣ層６は、単数でも構わない。また、第１実施形態のように、ＢＣ層６を２以上設け、各ＢＣ層内の電源層３と電源層３とを電源ビアで接続し、グランド層５とグランド層５とをグランドビアで接続しても構わない。
本実施形態の多層プリント基板の特徴は、ＦＩＧ．１５に示すように、ＬＳＩ１の電源ピン１７を多層プリント基板内のＢＣ層６のほぼ中央に配置することにある。このような配置により、電源ピン１７に接続される電源ビアをＢＣ層６のほぼ中央を通る中心軸付近に形成できる。また、ＦＩＧ．１５の例では、電源ピン１７に隣接してグランドピン１８が配置されている。
なお、ＦＩＧ．１４に示した多層プリントでは、各プリント基板（複数層２−１、２−２、２−３、およびＢＣ層６）は、ＦＩＧ．１４の矢印Ｄ方向から見た平面図において、ほぼ同一の寸法（１辺が５０ｍｍの矩形）を有している。
＜基板の固有共振周波数＞
ＦＩＧ．１６は、プリント基板の固有共振周波数を説明する図である。ＦＩＧ．１６は、高周波信号に対する矩形シート状の銅の固有共振周波数を示している。ここで、銅の形状は、寸法ａ（メートル）×ｂ（メートル）の矩形シート９で示される。また、銅の矩形シート９の周囲には誘電率εｒの比誘電率の誘電体が存在すると仮定する。このとき、固有共振周波数は、式１のように記述できることが経験的に知られている。
式１においてＣ０は、真空中の光速である。また、式１において、ｍおよびｎは、０以上の整数（少なくとも一方は１以上）であり、共振モードにより決定される。
例えば、比誘電率εｒ＝３．１２、ａ＝０．０５（メートル）、ｂ＝０．０５（メートル）における第１共振周波数（ｍ＝１、ｎ＝０の場合）は、ｆｃ＝１．６９ＧＨｚと算出される。
本実施形態では、ＬＳＩ１の電源ピン１７および電源ビア７をＢＣ層６の中心付近に配置することにより、このような共振を抑制できることを示す。
上記共振は、１／２波長の高周波信号が、例えば、長さａに、ほぼ一致した場合に発生すると想定される（ｍ＝１の場合）。また、上記共振は、１／２波長の高周波信号が、例えば、長さｂに、ほぼ一致した場合に発生すると想定される（ｎ＝１の場合）。ただし、実際のプリント基板では、ＦＩＧ．１６の式１に示した経験式で特定できない共振モードも存在する。
本多層プリント基板では、ＬＳＩ１の電源ピン１７および電源ビアをＢＣ層６の中心位置（電源層３およびグランド層５を形成する銅の薄板の中心軸上（銅の薄板に垂直な方向方向の軸上））に配置する。この配置により、ＢＣ層６の信号発生位置（電源ピン１７に接続される電源ビアのＢＣ層６上での位置）からＢＣ層６の端部（電源層３を形成する銅の矩形薄板の辺）までの距離が短くなる。そのため、信号発生位置からＢＣ層６の端部までの距離が当該高周波の１／２波長と一致しなくなる。これにより、ＢＣ層６における固有共振が抑制される。
なお、実際の設計では、ＬＳＩ１の電源ピン１７およびこれに接続される電源ビアをＢＣ層６の正確な中心軸付近に置けない場合がある。この場合、正確な中心位置からのずれの程度により、固有共振抑制の程度が変化する。以下の実施例に示すように、電源ビアがＢＣ層６の端部に近づくにつれて共振による放射電界強度が増加する。ただし、ＢＣ層６の中心から銅の矩形薄板端部までの距離の２０％以内の位置では、最悪値と比較して１０ｄＢ程度の放射電界強度を削減する効果が得られている。
＜実施例４：インピーダンスの測定結果＞
ＦＩＧ．１７およびＦＩＧ．１８に本発明の実施例４を示す。この多層プリント基板は、各層の平面寸法が５０ｍｍ×５０ｍｍの正方形である。この多層プリント基板は、内部にＢＣ層を１層有する。ＢＣ層は、電源層、薄膜誘電体、およびグランド層からなる。薄膜誘電体層の厚みは、第１実施形態と同様、２５ミクロンである。また、ＢＣ層の上下の各層には、各々、厚さ４０ミクロンの絶縁体を有する。
ＦＩＧ．１７において、プリント基板２−１（あるいは、ＢＣ層６）は、ＦＩＧ．１４において多層プリント基板を矢印Ｄ方向から見た形状を示している。また、ＴＨ３は、ＢＣ層６の中心位置付近を通るスルーホールを示している。このスルーホールに対応する紙面に垂直な軸をＢＣ層６の中心軸と呼ぶ。
また、ＴＨ１は、同様に、ＢＣ層６の矩形頂点付近を通るスルーホールを示している。また、ＴＨ２は、同様に、ＢＣ層６を構成する矩形の１辺の中心付近を通るスルーホールを示している。上記第１実施形態で説明したように、スルーホールには電源ビアが形成される。これらの電源ビアは、電源層３に接続される。本実施形態の電源ビアの外径は、第１実施形態と同様０．３ｍｍである。
ＦＩＧ．１７に示すように、本実施形態では、ＴＨ１〜ＴＨ３の位置にＬＳＩ１の電源ピンを配置し、各位置のビアと接続して３種類の多層プリント基板を構成する。そして、各多層プリント基板について、電源層６とグランド層７との間のインピーダンスを実測する。
測定は、ＢＣ層６を構成する電源層３とグランド層５との間をブラックボックスと見なし、ネットワークアナライザを使用してＳ（Ｓｃａｔｔｅｒｉｎｇ）パラメータを求めた。そして、Ｓパラメータの値から電源層とグランド層との間のインピーダンスを求めた。なお、Ｓパラメータを行列表現したものは、Ｓ行列と呼ばれる。また、Ｓ行列から、ブラックボックスのインピーダンスを求める手順は周知である。
このインピーダンスは、Ｇ１〜Ｇ３のグラフの横軸に示すように、周波数を０Ｈｚ付近から１０ＧＨｚ付近まで変更して測定されている。Ｇ１〜Ｇ３のグラフにおいて、山または谷のピーク（例えば、Ｇ１における１００、１０１等）は、各々共振点を示している。
ＦＩＧ．１７のＧ３のように、ＬＳＩ１の電源ピン１７をＴＨ３に置くことにより、Ｇ１において存在したピーク１００〜１０３は、消滅したことが分かる。これは、ＴＨ３の位置からＢＣ層６（電源層３の銅の薄板）の外周までの距離が高周波の１／２波長より短いためであると考えられる。すなわち、ＴＨ３の位置に形成されるビアからＢＣ層６に高周波が注入されることになるが、その共振が抑制されることになる。
また、Ｇ１において存在したピーク１０２〜１０３は、Ｇ２の測定結果においては消滅していることが分かる。これは、ＴＨ２の位置からＢＣ層６（電源層３の銅の薄板）の両側の辺（辺５０および５１）までの距離が共振周波数の高周波の１／２波長より短いためであると考えられる。一方、Ｇ１において存在したピーク１００〜１０１は、Ｇ２の測定結果においても消滅しない（ピーク１００Ａおよび１０１Ａとして存在する）。これは、ＴＨ２の位置からＢＣ層６（電源層３の銅の薄板）の対辺（辺５２）までの距離がこの共振周波数の高周波の１／２波長に近いためであると考えられる。
ＦＩＧ．１８は、ＦＩＧ．１７のＧ１からＧ３の測定結果を重ね合わせたものである。ＦＩＧ．１８に示すように、測定結果Ｇ１におけるピーク１００に比較して、測定結果Ｇ２におけるピーク１００Ａは、共振特性が弱くなっている。なお、これらのピークの周波数は、式１にしたがって計算した結果とほぼ一致し、約１６９０ＭＨｚ付近である。また、Ｇ３による測定結果では、符号１００Ｂで示すように、１．６９ＧＨｚ付近のピークが消滅する。
＜電流分布の解析結果＞
ＦＩＧ．１９から２４に、ＴＨ１からＴＨ３にＬＳＩ１の電源ピン１７を置いた場合における、共振周波数近傍での高周波電流の分布の解析結果を示す。この解析は、電源ピン１７から高周波信号が漏れだしていると仮定し、ＴＨ１〜ＴＨ３の位置から高周波電圧を給電した場合の電流の分布である。
ＦＩＧ．４９に、本実施形態の多層プリント基板の解析モデルを示す。ＦＩＧ．４９に示すように、この解析モデルは、薄膜誘電体２Ａ、電源層３、薄膜誘電体２Ｂ、グランド層５および薄膜誘電体２Ｃを含む。薄膜誘電体２Ａ、２Ｂおよび２Ｃは、厚さが各々４０ミクロン、２５ミクロンおよび４０ミクロンである。また、薄膜誘電体２Ａ、２Ｂおよび２Ｃは、いずれも比誘電率Ｅｒ＝３．１２である。
さらに、本モデルでは、電源層３とグランド層５との間に波源（高周波電源）を設定し、この波源と電源層３およびグランド層５とをビアで接続した。この波源は、本来、多層プリント基板に搭載されるＬＳＩの電源ピンと電源層とを接続する電源ビアに設定されるべきであるが、第１実施形態と同様、波源を上記位置に設定し、モデルを簡易化した。なお、簡易化したモデルを実測値に合わせるため、電源ビアに寄生インダクタを設定している。
また、高周波電源は、第１実施形態と同様、立ち上がり時間および立ち下がり時間が共に５００ｐｓ、周期１００ＭＨｚ、振幅３．３ボルトの台形波形である。
この解析も、第１実施形態と同様、区分正弦波モーメント法に基づく、電磁波解析プログラムによる。以下、ＦＩＧ．１９からＦＩＧ．２１は、周波数１６００ＭＨｚの電流分布であり、ＦＩＧ．１８に示したピーク１００付近に相当する。
ＦＩＧ．１９は、電源ピン１７をＦＩＧ．１７のＴＨ１に置いた場合の矢印Ｅ方向の電流分布の解析結果である。この解析は、波源をＴＨ１の直下で、電源層３およびグランド層５との間に設定することによる（ＦＩＧ．４９参照）。ＦＩＧ．１９のように、矢印Ｅ方向の電流は、ＢＣ層６の辺５１に対して山形の分布を形成する。山形のピークは、約０．１Ａ／ｍの電流密度である。
ＦＩＧ．２０は、電源ピン１７（電源ビア７）をＦＩＧ．１７のＴＨ２に置いた場合の矢印Ｅ方向の電流分布の解析結果である。この解析は、波源をＴＨ２の直下で、電源層３およびグランド層５との間に設定することによる（ＦＩＧ．４９参照）。ＦＩＧ．２０のように、この場合も矢印Ｅ方向の電流は、ＢＣ層６の辺５１に対して山形の分布を形成する。山形のピークは、約０．１５Ａ／ｍの電流密度である。
ＦＩＧ．２１は、電源ピン１７（電源ビア７）をＦＩＧ．１７のＴＨ３に置いた場合の矢印Ｅ方向の電流分布の解析結果である。この解析は、波源をＴＨ３の直下で、電源層３およびグランド層５との間に設定することによる（ＦＩＧ．４９参照）。ＦＩＧ．２１のように、この場合には、矢印Ｅ方向の電流は、ＬＳＩ１の電源ピン１７の位置付近に局所的に存在する。また、電源ピン１７の位置付近のごく限定された位置における電流のピークは、約０．７５Ａ／ｍ程度である。
以下、ＦＩＧ．２２からＦＩＧ．２４は、周波数２３３０ＭＨｚの電流分布であり、ＦＩＧ．１８に示したピーク１０１付近に相当する。ＦＩＧ．２２は、電源ピン１７をＦＩＧ．１７のＴＨ１に置いた場合の矢印Ｆ方向の電流分布の解析結果である。ＦＩＧ．２２のように、矢印Ｆ方向の電流は、鞍部を有する山形の分布を形成する。このような鞍部が形成されるのは、ＦＩＧ．１９の場合と比較して、共振モードが異なるためと解される。ＦＩＧ．２２において山形のピークは、約０．３Ａ／ｍの電流密度である。
ＦＩＧ．２３は、電源ピン１７をＦＩＧ．１７のＴＨ２に置いた場合の矢印Ｆ方向の電流分布の解析結果である。ＦＩＧ．２３のように、この場合には、矢印Ｆ方向の電流は、ＬＳＩ１の電源ピン１７の位置付近に局所的に存在する。また、電源ピン１７の位置付近のごく限定された位置における電流のピークは、約０．７５Ａ／ｍ程度である。これは、給電点から矢印Ｆ方向の辺５０または５１までの距離が共振周波数（２．３３３ＧＨｚ）の高周波における半波長の整数倍にないためである。
ＦＩＧ．２４は、電源ピン１７をＦＩＧ．１７のＴＨ３に置いた場合の矢印Ｆ方向の電流分布の解析結果である。ＦＩＧ．２４の解析結果は、ＦＩＧ．２１の場合とほぼ同様である。
＜放射電界強度の解析結果＞
ＦＩＧ．２５からＦＩＧ．３５に、本多層プリント基板からの電磁波による放射電界強度の解析結果を示す。この解析は、ＦＩＧ．４９に示した多層プリント基板のモデルから放射される電磁波をＦＩＧ．５０に示す各位置で解析し、電界強度の最大値をも求めたものである。電界強度の最大値を求めるのは、多層プリント基板によって構成される放射パターンの指向性が最大となる位置での電界強度を求めるためである。
この解析は、ＦＩＧ．４９の多層プリント基板のモデルにおいて、電流分布が得られた場合に、各電流分布に対して、マクスウェル方程式を解くことで算出できる。これは、例えば、ＦＩＧ．２５に示したようなメッシュ上で求めた各電流による放射電界強度を重畳としたものとなる。
ＦＩＧ．５０に、放射電界強度の観測点を示す。ＦＩＧ．５０に示すように、円筒座標系を用い、円筒の中心に多層プリント基板を置く。このとき、円筒の中心軸（Ｚ軸）が多層プリント基板の中心を通る法線に一致させる。そして、中心軸から半径１．５ｍの円筒面を円周方向に７２分割するＺ軸に平行な分割線を設定する。
また、円筒面でＺ方向に、３ｍの範囲を６等分する円周方向の分割線を設定する。円周方向の分割線の位置は、Ｚ＝１．５ｍ、０．９ｍ、０．３ｍ、−０．３ｍ、−０．９ｍ、および−１．５ｍである。この場合、多層プリント基板のＺ方向の中心位置（ＦＩＧ．４９に示したＺ０の位置）を円筒座標のＺ＝０とした。そして、上記Ｚ軸に平行な分割線と円周方向の分割線との交点を観測点とした。電界強度を実測する場合には、これらの観測点に、垂直偏波および水平偏波を測定するためのアンテナを設定すればよい。
ＦＩＧ．２５は、ＢＣ層６の中心位置と、ＬＳＩ１の電源ピン１７に接続される電源ビア７の位置（波源をＢＣ層６に投影した位置）の関係を示す図である。ただし、ＦＩＧ．２５では、電源ビア７の位置に応じて、ＢＣ層６をＢＣ層６Ａから６Ｇの符号で識別している。
ＢＣ層６Ａの図は、電源ビア７がＢＣ層の中心１１０に位置する場合である。なお、いずの場合（６Ａから６Ｇ）においても、ＢＣ層の平面の寸法は、１辺が５０ｍｍの正方形と仮定する。
ＢＣ層６Ｂの図は、電源ビア７がＢＣ層の中心１１０から３．８５ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、３．８５／２５＝１５．４％である。なお、ＦＩＧ．２５では、ずれの方向は、ＢＣ層の中心から矩形領域の１辺の中心に向かう方向である。
ＢＣ層６Ｃの図は、電源ビア７がＢＣ層の中心１１０から７．７ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、７．７／２５＝３０．８％である。
ＢＣ層６Ｄの図は、電源ビア７がＢＣ層の中心１１０から１１．６ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、１１．６／２５＝４６．４％である。
ＢＣ層６Ｅの図は、電源ビア７がＢＣ層の中心１１０から１５．４ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、１５．４／２５＝６１．６％である。
ＢＣ層６Ｆの図は、電源ビア７がＢＣ層の中心１１０から１９．３ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、１９．３／２５＝７７．２％である。
ＢＣ層６Ｇの図は、電源ビア７がＢＣ層の中心１１０から２３．１ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、２３．１／２５＝９２．４％である。
以上のように、電源ビア７（ＦＩＧ．４９に示した波源）の位置を変更した場合の放射電界強度の解析結果をＦＩＧ．２６およびＦＩＧ．２７に示す。
ＦＩＧ．２６は、ＢＣ層６における中心位置１１０と電源ビア７の位置関係に応じた放射電界強度（水平偏波成分）を周波数に応じてプロットしたものである。ただし、ＦＩＧ．２６において、中心位置１１０とＬＳＩ１の電源ビア７の位置関係は、ＢＣ層全体の大きさに対する比率で記述されている。この場合、電源ビア７がＢＣ層６（電源層およびグランド層の導体）のなす矩形の辺上にある場合が１００％である。
また、ＦＩＧ．２６の縦軸は、各位置関係での高周波信号が電源ビア７（ＦＩＧ．４９に示した波源）に給電された場合の水平偏波の放射電界強度であり、単位はｄＢμＶ／ｍである。なお、波源に設定される高周波電源は、上述同様、立ち上がり時間および立ち下がり時間が共に５００ｐｓ、周期１００ＭＨｚ、振幅３．３ボルトの台形波形である。
ＦＩＧ．２６に示すように、いずれの位置関係においても、周波数１６９０ＭＨｚ付近で放射電界強度が最大となり、すでに述べた測定結果（ＦＩＧ．１７およびＦＩＧ．１８）、あるいは解析結果（ＦＩＧ．１９−ＦＩＧ．２４）と整合する。
また、水平偏波は、電源ビア７（ＬＳＩ１の電源ピン１７）がＢＣ層の中心１１０に位置する場合には、非常に弱い。
一方、電源ビア７（ＬＳＩ１の電源ピン１７）が周辺部へシフトするにしたがい、放射電界強度は増加する。ただし、中心位置１１０から周辺に向かって９０％以上離間した場合と比較して、２０％以内の離間の場合には、電界強度は、概ね１０ｄＢ以上抑制されている。
ＦＩＧ．２７は、ＦＩＧ．２６と同様の条件で垂直偏波成分を解析したものである。ＦＩＧ．２７から垂直偏波においても、周波数１６９０ＭＨｚ付近で放射電界強度が最大となることが分かる。
また、垂直偏波は、水平偏波と比較して、電源ビア７（ＬＳＩ１の電源ピン１７）がＢＣ層の中心１１０に位置する場合にも、大きくなる。
垂直偏波の場合も、ＬＳＩ１の電源ピン１７の投影位置１７Ａが周辺部へシフトするにしたがい、放射電界強度はさらに増加する。ただし、中心位置１１０から周辺に向かって９０％以上離間した場合と比較して、２０％以内の離間の場合には、電界強度は、やはり、概ね１０ｄＢ以上抑制されている。
ＦＩＧ．２８は、電源ビア７（ＬＳＩ１の電源ピン１７）を中心位置からＢＣ層を構成する矩形の頂点方向に移動した場合のＢＣ層６の各状態（６Ｈから６Ｌ）を示している。
ＦＩＧ．２９は、ＦＩＧ．２８のように位置関係を変化させた場合の放射電界強度の水平偏波を解析した結果である。ＦＩＧ．２８のように、頂点方向へシフトしていった場合も、水平偏波は、ＦＩＧ．２６と同様の結果を示している。なお、ＦＩＧ．２９で、１００％の位置は、ＦＩＧ．２８に示したＢＣ層を構成する矩形の頂点位置（４隅の端部）の位置である。
また、ＦＩＧ．３０は、ＦＩＧ．２８のように位置関係を変化させた場合の放射電界強度の垂直偏波を解析した結果である。ＦＩＧ．２８のように頂点方向へシフトしていった場合も、垂直偏波は、ＦＩＧ．２７と同様の結果を示している。
ＦＩＧ．３１−３５は、ＦＩＧ．２５−ＦＩＧ．３０と同様の解析を１辺２５ｍｍの矩形形状のＢＣ層６を有する多層基板において解析した結果である。ＦＩＧ．３１は、ＬＳＩ１の電源ピン１７に接続される電源ビア７の位置（波源は電源層とグランド層との間に設定される）を示している。ＦＩＧ．３２は、ＢＣ層の中心１１０から矩形の１辺の中央に向かって電源ビア７を移動した場合の水平偏波の解析結果である。また、ＦＩＧ．３３は、その場合の垂直偏波の解析結果である。
ＦＩＧ．３４は、ＢＣ層の中心１１０から矩形の頂点方向に向かって電源ビア７（およびその直下の波源）を移動した場合の水平偏波の解析結果である。また、ＦＩＧ．３５は、その場合の垂直偏波の解析結果である。
ＦＩＧ．１６の式１によれば、２５ｍｍ矩形の固有共振周波数は５０ｍｍ矩形の場合の２倍となり、３．３８ＧＨｚとなる。ＦＩＧ．３２−３５に示すように、この固有共振周波数付近で、いずれも電界強度は最大となっている。また、いずれの場合も、電源ビア７が周辺部へシフトするにしたがい、放射電界強度は増加する。ただし、中心位置１１０から周辺に向かって９０％以上離間した場合と比較して、２０％以内の離間の場合には、電界強度は、やはり、概ね１０ｄＢ以上抑制されている。
以上述べたように、多層プリント基板において、信号層上のＬＳＩ１（最も高い動作周波数を有する素子が望ましい）の電源ピン１７をそのＢＣ層６上への投影位置がＢＣ層６の中央付近に位置するように配置することで、固有共振を低減することができる。例えば、信号層上のＬＳＩ１の電源ピン１７を電源ビア７により、各基板に垂直方向に接続する場合、電源ビア７をＢＣ層の中心部付近に設ければよい。
基板全体の大きさ（ＢＣ層を構成する矩形の端部位置）を１００％としたとき、中心位置１１０から２０％以内の位置であれば、ＢＣ層６の基板端部に電源ビア７を配置する場合と比較して、１０ｄＢ以上電界強度を低減できる。
＜変形例＞
上記第１実施形態および第２実施形態において、ＢＣ層６と他の層、例えば、信号層２−１等とはほぼ同一形状で構成した。しかし、本発明の実施は、このような形状には限定されない。
例えば、ＦＩＧ．４８に示すように、ＢＣ層６の大きさを他のプリント基板と比較して狭く構成してもよい。ＦＩＧ．４８は、本実施形態の変形例に係る多層プリント基板を上側（例えばＦＩＧ．１４の矢印Ｄ方向）から見た図である。
すなわち、電源層３の金属被膜部分３Ａを電源層３を構成する基板の一部に形成し、グランド層５の金属被膜部分５Ａをグランド層５を構成する基板の一部に形成してもよい。これは、多層プリント基板において特定のＬＳＩ１の近傍のみをＢＣ層６とする場合である。このように、多層プリント基板の一部がＢＣ層６として構成される場合であっても、本発明の実施は可能である。
すなわち、そのような部分的なＢＣ層６に対してＢＣ層６の中心付近にＬＳＩ１の電源ビア７を配置するようにすればよい。
《第３実施形態》
以下、本発明の第３実施形態に係る多層プリント基板をＦＩＧ．３６からＦＩＧ．４７の図面に基づいて説明する。
＜構成＞
ＦＩＧ．３６は、本発明の第３実施形態に係る多層プリント基板の斜視図である。
ＦＩＧ．３６に示すように、本実施形態の多層プリント基板は、第１実施形態（ＦＩＧ．１等）または第２実施形態（ＦＩＧ．１４）に示したものと比較して、ＢＣ層１６が円形となっている（これを円形ＢＣ層１６という）。すなわち、電源層１３およびグランド層１５を構成する各々の金属薄膜（銅薄膜）が円形となっている。
一方、本実施形態に係る多層プリント基板の他の構成要素は、第１実施形態あるいは、第２実施形態の場合と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。
なお、ＦＩＧ．３６において、薄膜誘電体４は、第１実施形態（ＦＩＧ．１等）または第２実施形態（ＦＩＧ．１２）に示したものと同様の形状である。ただし、これに代えて、薄膜誘電体４を電源層１３およびグランド層１５と同様円形形状としてもよい。
ＦＩＧ．３７は、ＦＩＧ．３６の矢印Ｇ方向から見た平面図である。ＦＩＧ．３７に示すように、本実施形態の多層プリント基板では、ＬＳＩ１の電源ピン１７の位置をＢＣ層１６（電源層１３およびグランド層１５）の中心軸を通る位置に配置する。
例えば、電源ピン１７の位置に基板面に垂直に電源ビアを形成し、その電源ビアがＢＣ層１６の中心軸を通るようにすればよい。また、ＦＩＧ．３７では、ＬＳＩ１のグランドピン１８は、電源ピン１７の近傍に位置している。
このような構成とすることで、ＢＣ層１６において、電源ビアからＢＣ層１６の周辺部（電源層１３の銅薄膜の周辺部およびグランド層１５の銅薄膜の周辺部）までの距離を等距離とすることができる。ＦＩＧ．３８は、このＢＣ層１６を第１実施形態または第２実施形態のＢＣ層６と比較した図である。
上記第２実施形態では、ＢＣ層が１辺５０ｍｍ（あるいは２５ｍｍ）の矩形で構成されていた。一方、本実施形態では、円形ＢＣ層１６とするため、電源層１３およびグランド層１５として直径５０ｍｍの銅薄膜を使用する。
ＦＩＧ．３９に、第２実施形態で用いた１辺５０ｍｍの矩形からなるＢＣ層の中心軸付近に電源ビアを配置した場合と、直径５０ｍｍの円形ＢＣ層１６の中心軸付近に電源ビアを配意した場合のインピーダンスの解析結果を示す。この解析の手順および解析条件は、第２実施形態の場合と同様である。すなわち、波源を電源層とグランド層との間に設定する。
グラフ１２０は、第２実施形態で用いた１辺５０ｍｍの矩形からなるＢＣ層の中心軸付近に電源ビア（およびその直下の波源）を配置した場合の電源層３とグランド層５との間のインピーダンスの周波数特性である。すでに、第２実施形態で述べたように、このような矩形のＢＣ層６の中心付近に電源ビアを配置（ＬＳＩ１の電源ピン１７が信号層上でＢＣ層６の中心軸付近に位置）することで、固有共振モードを抑制し、かつ、固有共振時のピークのインピーダンス値を低減できる。
そして、本実施形態の円形ＢＣ層１６を採用し、その中心軸付近に電源ビアを配置した場合には、グラフ１２１に示すように、矩形の場合と比較してさらに、固有共振モードを抑制できる。例えば、ＦＩＧ．３９のグラフ１２１の場合には、４０００ＭＨｚ付近および７１００ＭＨｚ付近の２つの共振だけが存在している。
これは、円形ＢＣ層１６の中心から見て、円形ＢＣ層１６周辺までの距離がどこもほぼ等しくなることにより、共振モードの組み合わせを削減できるからであると考えることができる。
＜変形例＞
上記第３実施形態では、円形ＢＣ層１６を採用し、その円形ＢＣ層１６の中心軸付近に電源ビアを配置することで、共振モードを抑制できることを示した。すなわち、最も高速の動作周波数を有するＩＣの電源ピン１７が、円形ＢＣ層１６の中心を通る軸近傍に位置させることで、ＢＣ層の固有共振モードを削減した。
しかし、本発明の実施は、このような構成には限定されない。例えば、ＦＩＧ．４０に示すように、ＢＣ層を正方形以外の正多角形、例えば、正８角形、正１６角形、あるいは、正３２角形等の平面形状としてもよい。
ＦＩＧ．４１は、正方形、正８角形、正１６角形、および、正３２角形等の平面形状を有するＢＣ層における電源層とグランド層との間のインピーダンスの周波数特性をプロットしたグラフである。
ＦＩＧ．４１において、４角形とは、ＢＣ層が一辺５０ｍｍの矩形の場合である。また、８角形、１６角形、あるいは、３２角形とは、ＢＣ層が各々の正多角形の場合である。その場合、正８角形、正１６角形、および、正３２角形では、対角線が５０ｍｍに設定されている。
ＦＩＧ．４１に示すように、４角形から正８角形、正１６角形、あるいは、正３２角形となるにしたがい（ＦＩＧ．４１では、各々８角形、１６角形、および３２角形で示す）、低域の共振が抑制され、共振位置が高周波側に存在するようになることが分かる。なお、ＦＩＧ．４１において、正１６角形が正３２角形より共振位置が高域側に位置するのは、モデリングに伴う解析上の誤差であると考えられる。
ＦＩＧ．４２−４３に、４角形のＢＣ層における共振点付近の電流密度の解析結果を示す。また、ＦＩＧ．４４−４５に、正８角形および正３２角形のＢＣ層における共振時の電流密度の解析結果を示す。これらは、いずれも、第２実施形態の場合と同様の高周波電圧を給電し、電流密度分布を求めた結果である。
ＦＩＧ．４２は、４角形のＢＣ層において３．２９ＧＨｚの高周波電流の電流分布を示す。これは、ＦＩＧ．４１の４角形の低域側（ＦＩＧ．４１において左寄り）の共振点付近の電流分布である。また、ＦＩＧ．４３は、４角形のＢＣ層において４．６５ＧＨｚの高周波電流の電流分布を示す。これは、ＦＩＧ．４１の４角形の高域側（ＦＩＧ．４１において右寄り）の共振点付近の電流分布である。
ＦＩＧ．４４は、８角形のＢＣ層において４．６５ＧＨｚの高周波電流の電流分布を示す。また、ＦＩＧ．４５は、３２角形のＢＣ層において４．６５ＧＨｚの高周波電流の電流分布を示す。
ＦＩＧ．４２−４５より、４角形のＢＣ層と比較して、正８角形および正３２角形のＢＣ層の場合には、電流密度が低下することが分かる。なお、正１６角形のＢＣ層の場合も、正３２角形のＢＣ層の場合と同様であった（ここでは図示しない）。
ＦＩＧ．４６に、４角形形、正８角形、正１６角形および正３２角形のＢＣ層における共振時の放射電界強度の解析結果を示す。この解析条件および測定条件は、第２実施形態の場合（ＦＩＧ．２６−２７、２９−３０）と同様である。
ＦＩＧ．４６より、４角形のＢＣ層の場合には、共振点付近（例えば、３３００ＭＨｚ、４８００ＭＨｚ付近）で放射電界強度が強くなる。一方、正８角形、正１６角形、および正３２角形では、４角形と比較して放射電界強度を抑制できることが分かる。
以上の結果を一般化すれば、ＢＣ層の平面形状を、ＢＣ層の中心からＢＣ層の周辺部までの距離の最大値Ｌｍａｘと最小値Ｌｍｉｎとの比Ｌｍａｘ／Ｌｍｉｎが、１〜１．４１の範囲となる形状とすることで共振モードを低減し、放射電界強度を低下することができる。これは、例えば、電源層およびグランド層（または少なくともその一方）を構成する導体薄膜の形状を、その形状の中心から周辺部までの距離の最大値Ｌｍａｘと最小値Ｌｍｉｎとの比Ｌｍａｘ／Ｌｍｉｎが、１〜１．４１の範囲となる形成すればよい。
例えば、正方形においては、中心から周辺部までの距離の最大値と最小値との比は、１．４１４２１３５６である。また、円の場合には、中心から周辺部までの距離の最大値と最小値との比は、１である。
《第４実施形態》
以下、本発明の第４実施形態に係る電子機器１００をＦＩＧ．４７の図面に基づいて説明する。この電子機器１００は、例えば、ルータ、パケット交換機のような通信機器、あるいはコンピュータ本体等の情報処理装置である。この電子機器１００の特徴は、その筐体内に上記第１形態から第３実施形態で述べたようないずれかの多層基板（ＦＩＧ．４７では多層基板１０１）を有しており、上記素子を搭載している。
したがって、この多層基板１０１が第１実施形態で説明したものと同様に複数のＢＣ層６を接続する構成の場合は、電源層３とグランド層５との間における低域（例えば、最初の共振点まで）でのインピーダンスを低減できる。また、その場合に、電源ビア７またはグランドビア８を複数設けることで、共振周波数を高域にシフトでき、動作周波数を広帯域化することができる。
また、この多層基板１０１において、第２実施形態で説明したものと同様に、高速（例えば、動作周波数が１ＧＨｚ以上）の素子の電源ピンをＢＣ層の中心軸付近に配置することにより、共振モードを削減し、放射電界強度を低減できる。
また、この多層基板１０１において、第３実施形態で説明したものと同様に、ＢＣ層を正５角形以上の形状で形成し、最高速の素子の電源ピンをそのＢＣ層の中心軸付近に配置することにより、さらに、共振モードを削減し、放射電界強度を低減できる。
このように、第１実施形態から第３実施形態で述べたいずれかのＢＣ層６を含む多層プリント基板を電子機器に導入することにより、不要な共振を回避し、安定した動作を得ることができる。また、そのような安定した電子機器を設計するための自由度を増加できる。
【産業上の利用可能性】  本発明は、プリント基板の製造産業、プリント基板を含む電子機器の製造産業において利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
2004068922.tif 000048
【図４７】
2004068922.tif 000049
【図４８】
2004068922.tif 000050
【図４９】
2004068922.tif 000051
【図５０】
2004068922.tif 000052
【手続補正書】
【提出日】平成17年4月28日(2005.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する、そのような複数の容量結合層と、
前記複数の容量結合層に含まれる電源層間を接続する第１のビアと、
前記複数の容量結合層に含まれるグランド層間を接続する第２のビアと、
を備える多層プリント基板。
【請求項２】
前記第２のビアの数は、前記第１のビアの数の２倍以上である請求項１に記載の多層プリント基板。
【請求項３】
最も高速に駆動する信号を入力または出力する素子の電源端子を前記電源層に接続する電源ビアが、前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成される請求項１に記載の多層プリント基板。
【請求項４】
前記電源層およびグランド層の少なくとも一方の平面形状は、その平面形状の中心部から周辺部までの最短距離に対する最長距離の比が、１から１．４１の範囲となる請求項３に記載の多層プリント基板。
【請求項５】
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する容量結合層と、
前記電源層から給電される素子を搭載する素子層と、
前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成され、前記素子の電源端子を前記電源層に接続するビアとを備える多層プリント基板。
【請求項６】
多層プリント基板を設けた電子機器であり、
前記多層プリント基板は、
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する容量結合層と、
前記電源層から給電される素子を搭載する素子層と、
前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成され、前記素子の電源端子を前記電源層に接続するビアとを備える、電子機器。
【請求項７】
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する、そのような複数の容量結合層を作成するステップと、
第１のビアを介して前記複数の容量結合層に含まれる電源層間を接続する第１ビア接続ステップと、
前記第１のビアの２倍以上の数の第２のビアを介して前記複数の容量結合層に含まれるグランド層間を接続する第２ビア接続ステップと、
を備える電子機器の実装方法。
【請求項８】
誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する容量結合層を形成する容量結合ステップと、
前記電源層から給電される素子を搭載する素子層を形成するステップと、
前記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍で前記素子の電源端子を前記電源層に接続する、そのようなビアを形成するステップとを備える、電子機器の実装方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線基板およびプリント配線基板を含む電子機器に関するものである。
【背景技術】
【０００２】
高速素子を搭載したプリント基板では、電源層、グランド層に高周波電流が流れ出し、それが原因となって共振を起こし、さらには、不要電磁波を放射するという問題がある。従来はその共振を抑えるために抵抗体や磁性体を用いた回路を追加する形態がとられていた。
【０００３】
しかし、この方式では、狭いスペースで対策したい場合に不利である。また、抵抗体や磁性体を用いることにより、部品点数が増加する。
【０００４】
また、従来は、電源層とグランド層とをチップコンデンサ等によって高周波的に接続して素子へ電荷供給することにより、共振対策あるいはノイズ対策を行っていた。
【０００５】
しかし、近年の装置の高周波化・高密度実装化が進むにつれ、その実装を行うためのパターンやビアのインダクタンス成分のために上記対策の効果が少なくなってきている。この対応として回路基板のベタ層を電極と見立てて、コンデンサを形成する基板（埋設コンデンサ基板、省略してＢＣ基板ともいう）が注目されている。さらに、信号ラインを含む信号層を二つのグランド層により挟み込んで配置することが提案されている（例えば、下記特許文献１参照）。
【０００６】
なお、多層プリント基板の一般的な構成、例えば、プリント基板間を接続するビア、スルーホール、ビアとプリント基板との絶縁を確保するためのクリアランスホール等に関しては、例えば、以下の特許文献２に説明されている。
【特許文献１】日本国特開２００１−２２３４４９号公報
【特許文献２】日本国特開平５−１５２７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし現状の埋設コンデンサ基板ではそのコンデンサとしての容量が不足しており、数１０ＭＨｚ付近のインピーダンスが高くなって、バイパス効果が少なくなる等の問題がある。これに対して以下の対策方法が考えられる。
【０００８】
第１の対策としては、コンデンサを形成する誘電体の誘電率を向上させることが考えられる。しかし、誘電率を向上させた材料は、一般に高価である。また、高誘電率の材料を容易に入手できない場合も多い。
【０００９】
第２の対策としては、コンデンサを形成する誘電体の厚さを減少させることが考えられる。しかし、誘電体が薄すぎると電源層とグランド層との耐電圧が減少し、最悪はショートする。また誘電体が薄すぎると、そのハンドリングが困難になる。
【００１０】
第３の対策としてコンデンサの面積を拡大することが考えられる。これは、プリント基板の面積、または、プリント基板内のコンデンサ部分の面積を大きくすることに相当する。しかし、装置の大きさの制限から、プリント基板内のコンデンサ部分の面積には制限が生じる場合が多い。
【００１１】
本発明はこのような従来の技術の問題点に鑑みてなされたものである。すなわち、本発明の課題は、埋設コンデンサ基板の特性を改善することにある。
【００１２】
より具体的には、本発明の課題は、埋設コンデンサ基板による実装方式において、コンデンサ容量を改善することにある。さらに、本発明の課題は、埋設コンデンサ基板による実装方式において、基板の共振現象を抑制することにある。
【課題を解決するための手段】
【００１３】
本発明は上記課題を解決するために、以下の手段を採用した。すなわち、本発明は、多層プリント基板において、誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する、そのような複数の容量結合層と、
上記複数の容量結合層に含まれる電源層間を接続する第１のビアと、
上記複数の容量結合層に含まれるグランド層間を接続する第２のビアと、
を備えるものである。
【００１４】
このように、本発明によれば、複数の容量結合層を設け、各容量結合層に含まれる電源層間を接続し、各容量結合層に含まれるグランド層間を接続する。これにより、容量結合層の静電容量を増加し、周波数が低い低周波領域でのインピーダンスを低減できる。
【００１５】
好ましくは、前記第２のビアの数は、前記第１のビアの数の２倍以上となるように構成する。
【００１６】
好ましくは、上記多層プリント基板は、最も高速に駆動する信号を入力または出力する素子の電源端子を上記電源層に接続する電源ビアが、上記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成されるものでもよい。
【００１７】
また、本発明は、多層プリント基板であり、誘電体層とその誘電体層を挟んで対向する電源層およびグランド層とを有する容量結合層と、
上記電源層から給電される素子を搭載する素子層と、
上記容量結合層の平面領域の略中心部を通る、そのような中心軸近傍に形成され、前記素子の電源端子を前記電源層に接続するビアとを備えるものであってもよい。
【００１８】
このように、本発明の多層プリント基板は、容量結合層の平面領域の略中心部を通る、そのような中心軸近傍にビアを有し、上記素子の電源端子を前記電源層に接続する。この素子は、多層プリント基板内で高速の動作周波数を有する素子が望ましい。このような素子からビアを介して電源層に高周波が供給される。しかし、上記ビアを上記中心軸近傍に形成することで、容量結合層の寸法に依存する共振を低減できる。
【００１９】
好ましくは、上記第１のビアまたは第２のビアの少なくとも一方は複数備えられる。このように、上記第１のビアまたは第２のビアの少なくとも一方を複数とすることで、容量結合層の静電容量増加に伴って増加する共振点を高域側にシフトすることができる。
【００２０】
好ましくは、上記複数の容量結合層について、上記電源層とグランド層とが同一の並び順で積層されるものでもよい。
【００２１】
好ましくは、上記複数の容量結合層のうち、第１の容量結合層と第２の容量結合層との間では、上記電源層とグランド層とが逆の並び順で積層されるものでもよい。すなわち、本発明は、上記電源層とグランド層との並び順に限定されることはない。
【００２２】
好ましくは、上記電源層およびグランド層は、上記誘電体層の全域に渡って容量結合層を形成するものでもよい。
【００２３】
好ましくは、上記電源層およびグランド層は、上記誘電体層の一部領域に容量結合層を形成するものでもよい。
【００２４】
好ましくは、上記電源層およびグランド層の少なくとも一方の平面形状は、５角形以上の概略正多角形であってもよい。
【００２５】
好ましくは、上記電源層およびグランド層の少なくとも一方の平面形状は、概略円形であってもよい。
【００２６】
好ましくは、上記電源層およびグランド層の少なくとも一方の平面形状は、その平面形状の中心部から外周部までの最短距離に対する、最長距離の比が、１から１．４１の範囲である。
【００２７】
また、本発明は、多層プリント基板を設けた電子機器において、上記いずれかの構成を備えるものでもよい。
【発明の効果】
【００２８】
以上述べたように、本発明によれば、容量結合層の特性を改善し、共振点を高周波領域にシフトすることができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して、本発明の好適な実施の形態を説明する。
《第１実施形態》
以下、本発明の第１実施形態に係る多層プリント基板をＦＩＧ．１からＦＩＧ．１３の図面に基づいて説明する。
＜構成＞
ＦＩＧ．１は、この多層プリント基板の一例の斜視図である。また、ＦＩＧ．２は、ＦＩＧ．１の矢印Ａ方向から多層プリント基板を見た正面図である。ＦＩＧ．１またはＦＩＧ．２に示すように、この多層プリント基板は、ＬＳＩ１等の素子と、そのような素子を接続する信号層を含むプリント基板２−１、２−２、２−３等と、プリント基板２−１と２−２の間、あるいは、プリント基板２−２と２−３の間に構成されるＢＣ層６とを含む。
【００３０】
プリント基板２−１、２−２、２−３等は、１枚または複数枚のプリント基板であり、複数の場合には、複数層２−１、２−２、２−３等のように呼ぶ。一般的には、プリント基板２−１、２−２、２−３等は、ＬＳＩ１等の素子を接続する導電性の層（これを信号層と呼ぶ）を含む。
【００３１】
また、ＢＣ層６は、電源層３、薄膜誘電体４およびグランド層６から構成される。
【００３２】
電源層３は、多層プリント基板外部の電源と接続され、多層プリント基板に搭載された素子に電力を供給する。この電源層３は、矩形シート状の金属薄膜からなる。この金属薄膜をベタ層とも呼ぶ。電源層３の金属としては、一般的には、銅薄膜が使用される。ただし、必要に応じて、アルミニウム、銀、白金、金等の金属を使用してもよい。
【００３３】
グランド層５は、多層プリント基板外部のアースと接続され、多層プリント基板に搭載される素子を接地する層である。グランド層５も、電源層３と同様、銅などの金属薄膜からなる。また、グランド層も、矩形シート状であり、ベタ層と呼ばれる。
【００３４】
薄膜誘電体４は、電源層３とグランド層５との間に挿入される誘電体の層である。薄膜誘電体４は、電源層３とグランド層５に挟まれた部分の誘電率を増加させ、コンデンサとしての機能を高める。このような電源層３、薄膜誘電体４、およびグランド層５からなる基板は、埋設コンデンサ基板（またはＢＣ基板）として知られている。
【００３５】
本実施形態において、薄膜誘電体４としては、例えば、ポリイミド、Ｆｒ−４（ガラスエポキシ）、セラミック等を使用することができる。
【００３６】
本実施形態の多層プリント基板は、上記ＢＣ層６を複数有している（ＦＩＧ．１およびＦＩＧ．２には、ＢＣ層６が２つ例示されている。）。
【００３７】
ＦＩＧ．２に示すように、各ＢＣ層６に含まれる電源層３は、電源ビア７により互いに接続される。また、電源ビア７は、最上位の信号層を含むプリント基板２−１を貫通し、ＬＳＩ１の電源ピンに接続される。
【００３８】
ビアは、一般的には、プリント基板（金属薄膜およびその下部層の誘電体）に穴を形成し、その穴の内壁を金属で被覆することで形成される。ビアは、例えば、プリント基板２−１と他のプリント基板の間、プリント基板２−１と電源層３との間、またはプリント基板２−１とグランド層５との間等を接続するための使用される。ＬＳＩ１は、プリント基板２−１上で、その電源ピンが電源ビア７に隣接するように配置される。
【００３９】
また、ビアと接続しないプリント基板２−１、２−２、２−３、電源層３またはグランド層５においては、ビアが形成される位置にビアの外径より大きい形状の穴（これをクリアランスホールと呼ぶ）が設けられる。
【００４０】
したがって、ビアとクリアランスホールを組み合わせることにより、多層プリント基板に含まれる任意の層を他の層と接続できる（例えば、上記特許文献２参照）。本実施形態
においては、電源ビア７は、外径（プリント基板の穴に接触する導体表面の直径）が０．３ミリメートルであり、クリアランスホールは、内径約０．９ミリメートルである。
【００４１】
また、ＦＩＧ．２に示すように、各ＢＣ層６に含まれるグランド層５は、グランドビア８により互いに接続され、プリント基板２−１、２−２、または２−３等および素子（ＬＳＩ１等）を接地する。
【００４２】
このような構成により、本実施形態の多層プリント基板では、複数の電源層３同士を電源ビア７により接続する。また、この多層プリント基板では、複数のグランド層５同士をグランドビア８により接続する。
【００４３】
これにより、本多層プリント基板は、ＢＣ基板６において十分な静電容量を確保する。また、本多層プリント基板において、電源ビア７またはグランドビア８は、単数とは限られない。すなわち、本多層プリント基板では、電源ビア７またはグランドビア８を複数設けることにより、ＢＣ基板６の周波数特性が改善される。
＜実施例１＞
ＦＩＧ．３およびＦＩＧ．４に本多層プリント基板の実施例１の構成を示す。本実施例では、多層プリント基板をモデル化して算出した数値解析結果を示す。ＦＩＧ．３は、ＦＩＧ．２と同様、多層プリント基板を正面（例えば、ＦＩＧ．１に示した矢印Ａ方向）から見た解析モデルの正面図である。
【００４４】
ＦＩＧ．３に示すように、この多層プリント基板は、絶縁物２Ａ、電源層３−１、薄膜誘電体４−１、グランド層５−１、絶縁物２Ｂ、電源層３−２、薄膜誘電体４−２、グランド層５−２、絶縁物２Ｃを含む。なお、本来の多層プリント基板では、絶縁物２Ａの上側、または、絶縁物２Ｂの下側に信号層が形成されるが、本実施例では、モデルを簡易化するため、信号層の影響は考慮していない。
【００４５】
絶縁体２Ａおよび２Ｃは、誘電率３．２、厚さ５０ミクロンの誘電体である。また、絶縁体２Ｂは、誘電率３．２、厚さ１００ミクロンの誘電体である。また、薄膜誘電体４−１および４−２は、誘電率３．２、厚さ２５ミクロンの誘電体である。なお、ＦＩＧ．３では、誘電率をＥｒの記号で示している。
【００４６】
また、本実施例１では、電源層３−１と電源層３−２の間を電源ビア７Ｂで接続した。さらに、グランド層５−１とグランド層５−２の間をグランドビア８で接続した。
【００４７】
電源ビア７Ｂは、電源層３−１と電源層３−２を接続する直径０．３ｍｍ、導電率５．９７７２８６×１０7の銅のワイヤである。また、グランドビア８は、グランド層５−１
とグランド層５−２を接続する直径０．３ｍｍ、導電率５．９７７２８６×１０7の銅の
ワイヤである。
【００４８】
さらに、これらのビア（電源ビア７Ｂ、またはグランドビア８）と接続しない層においては、各ビアの周囲に１辺０．９８ｍｍの矩形からなるクリアランスホールを設けた。また、これらの多層プリント基板の周囲は、空気であると仮定した。
【００４９】
そして、電源層３−１とグランド層５−１の間に仮想的な波源（高周波電圧源）を設定し、流れる電流を求めた。このとき、波源と電源層３−１およびグランド層５−１とを接続するビアを電源ビア７Ａと呼ぶ。この電源ビア７Ａは、本来ＬＳＩ１の電源ピンを電源層３−１に接続するビアである。しかし、ここでは、簡易に電源層３−１とグランド層５−１とのインピーダンスを求めるため、波源を電源層３−１とグランド層５−１の間に設定した。
【００５０】
ここで、波源の高周波信号は、立ち上がり時間および立ち下がり時間が共に５００ｐｓ、周期１００ＭＨｚ、振幅３．３ボルトの台形波形である。本実施形態の解析では、この台形波形のフーリエスペクトルとして各高周波信号を注入する。
【００５１】
ＦＩＧ．４は、本多層プリント基板に搭載されたＬＳＩ１の電源ピン、電源ビア７Ａ、７Ｂおよびグランドビア８の位置を示す平面図（ＦＩＧ．３の矢印Ｂ方向から見た図）である。ただし、ＦＩＧ．４は、電源ビア７Ｂ、およびグランドビア８の配置を変更した５つの場合（Ｖ１Ｇ１−１からＶ１Ｇ１−５）を表示している。
【００５２】
ＦＩＧ．４において、Ｖ１Ｇ１−１からＶ１Ｇ１−５のいずれの場合においても、ＬＳＩ１の電源ピンは、ＢＣ層６の中央部に位置付けられる。上述のように、本実施例１の多層プリント基板では、この電源ピンの直下で、電源層３−１とグランド層５−１との間に、電源ビア７Ａおよび波源が形成されている（ＦＩＧ．３参照）。
【００５３】
また、Ｖ１Ｇ１−１からＶ１Ｇ１−５で示される５個の太枠矩形は、いずれもＢＣ層６の存在領域を示し、いずれも１辺２５ミリメートルの矩形である。
【００５４】
また、ＦＩＧ．４において、Ｖ１Ｇ１−１からＶ１Ｇ１−５で示される太枠矩形内部のメッシュ（例えば、Ｍ１、Ｍ２等）は、数値解析のための要素領域を示している。なお、太枠矩形（Ｖ１Ｇ１−１からＶ１Ｇ１−５）の４隅において、メッシュがさらにＭ２等の三角形に分割されているのは、解析精度を確保するためである。
【００５５】
さらに、Ｖ１Ｇ１−１は、電源ビア７Ｂとグランドビア８を各々１つ、ＬＳＩ１の電源ピンの左側位置に設けた場合を示している。ここで、左側とは、ＦＩＧ．４を正面から見て、左側（以下、右側、上側、下側も同様）である。
【００５６】
また、Ｖ１Ｇ１−２は、Ｖ１Ｇ１−１に対してさらに、電源ビア７Ｂとグランドビア８を各々１つ、ＬＳＩ１の電源ピンの右側位置に追加した場合を示している。
【００５７】
また、Ｖ１Ｇ１−３は、Ｖ１Ｇ１−２に対してさらに、電源ビア７Ｂとグランドビア８を各々１つ、ＬＳＩ１の電源ピンの上側位置に追加した場合を示している。
【００５８】
また、Ｖ１Ｇ１−４は、Ｖ１Ｇ１−３に対してさらに、電源ビア７Ｂとグランドビア８を各々１つ、ＬＳＩ１の電源ピンの下側位置に追加した場合を示している。
【００５９】
また、Ｖ１Ｇ１−５は、Ｖ１Ｇ１−４に対してさらに、電源ビア７Ｂとグランドビア８を各々２つ追加した場合を示している。
【００６０】
ＦＩＧ．５に、ＦＩＧ．４に示した５つの場合（Ｖ１Ｇ１−１からＶ１Ｇ１−５）におけるＢＣ基板６（電源層３とグランド層５との間）のインピーダンスの解析結果を示す。
【００６１】
この解析は、ＦＩＧ．３およびＦＩＧ．４に示した解析モデルに対して、富士通株式会社製電磁波解析プログラムＡＣＣＵＦＩＥＬＤ（登録商標）を適用した解析結果である。ＡＣＣＵＦＩＥＬＤ（登録商標）は、区分正弦波モーメント法（モーメント法とも呼ばれる）と、分布定数線路理論とを結合した電磁波解析プログラムである。
【００６２】
この数値解析では、ＦＩＧ．３に示した電源層３−１、３−２、グランド層５−１、５−２に１辺２５ｍｍの矩形シート（導電率５．９７７２８６×１０7の導体シート）を置
いた。各矩形シートは、ＦＩＧ．４に示したメッシュＭ１、Ｍ２等に分解した。
【００６３】
そして、ＦＩＧ．３に示した波源の位置に、高周波電源を設定し、各電源ビア７Ａ、７Ｂおよびグランドビア８を通じて、各層（各矩形シート）の各メッシュ内を流れる電流を求めた。
【００６４】
なお、このように、本実施例では、コンピュータ上での電磁解析プログラムにより算出した。ただし、ＢＣ層６を１層とし、電源層に電源ビアを接続し、グランド層にグランドビアを接続する構成では、電磁解析プログラムによる解析結果と実測値とが整合するとの結果を得ている。
【００６５】
ＦＩＧ．５にインピーダンスの解析結果を示す。ＦＩＧ．５は、横軸が周波数、縦軸がインピーダンスである。また、ここでは、ＦＩＧ．４に示したＶ１Ｇ１−１からＶ１Ｇ１−５の各解析モデルに対する解析結果が異なるグラフで示されている。
【００６６】
ＦＩＧ．５に示すように、Ｖ１Ｇ１−１からＶ１Ｇ１−５のいずれのモデルにおいてもＷ字形状の特性またはＶ字形状を複数接続した特性を示す。例えば、Ｖ１Ｇ１−１の場合、周波数５０ＭＨｚ付近〜２１０ＭＨｚの間、インピーダンス特性は、左端点Ｓ１を出発し、右下の位置Ｐ１まで下降する。
【００６７】
次に、周波数２１０ＭＨｚ付近〜３５０ＭＨｚの間、インピーダンス特性は、上方の位置Ｐ２まで上昇する。さらに、周波数３５０ＭＨｚ付近〜６５０ＭＨｚ付近の間、インピーダンス特性は、下方の位置Ｐ３まで下降する。さらに、周波数６５０ＭＨｚ付近〜８５０ＭＨｚ付近の間、インピーダンス特性は、Ｐ４まで上昇する。
【００６８】
このインピーダンス特性において、Ｐ１、Ｐ２、Ｐ３等のピークは、共振点を示している。一般に、基板への素子の実装において、共振周波数付近の動作周波数（例えば、クロック数）を有する素子の使用は避けるのが望ましい。誤動作等の要因になるからである。
【００６９】
例えば、ＦＩＧ．５に示したようなインピーダンス特性を有するＢＣ層６を含む多層プリント基板では、Ｓ１〜Ｐ１の間、Ｐ２〜Ｐ３の間、Ｐ４〜Ｐ５の間のクロック数の素子が使用される。これらの間では、周波数の増加とともにインピーダンスが低下する容量性の領域であり、特性が類似するからである。
【００７０】
また、例えば、Ｐ１〜Ｐ２の間、Ｐ３〜Ｐ４の間のクロック数の素子を使用してもよい。これらの間では、周波数の増加とともにインピーダンスが増加する誘導性の領域であり、特性が類似するからである。しかし、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６等のピーク近傍（特にＰ２、Ｐ４のやや低域側の領域）の周波数を有する素子を使用することはできない。この領域では、インピーダンスの周波数に対する依存性が急峻だからである。
【００７１】
また、ＦＩＧ．５に示されるように、Ｖ１Ｇ１−１からＶ１Ｇ１−５となるにしたがい、共振点が高域（高い周波数の方向）にシフトしていくことが分かる。例えば、Ｖ１Ｇ１−５においては、最初の共振点はＱ１となっており、この共振点Ｑ１がＶ１Ｇ１−１における共振点Ｐ１に対応する。
【００７２】
また、Ｖ１Ｇ１−５においては、２つ目の共振点はＱ２となっており、この共振点Ｑ２がＶ１Ｇ１−１における共振点Ｐ２に対応する。したがって、最初の共振点Ｑ１までは、４００ＭＨｚ程度の帯域が確保されている。また、共振点Ｑ１から次の共振点Ｑ２の手前の領域についても、４００ＭＨｚを超える帯域（約４１０ＭＨＺ付近〜８２０ＭＨｚ付近）が確保されている。
【００７３】
ＦＩＧ．６およびＦＩＧ．７にＢＣ層６の数を変化させた場合の参考特性を示す。これらの参考特性は、ＢＣ層の層数の変化に対する特性を確認するためのものである。したがって、ＦＩＧ．５の場合と、解析条件は同一ではなく、共振周波数も異なる。
【００７４】
ＦＩＧ．６は、１層および２層という文字列で示される２つのインピーダンス特性を示している。２層とは、本実施例１の構成（ＦＩＧ．３）によるインピーダンス特性の解析結果である。
【００７５】
一方、１層とは、本実施例１の構成に対して、ＢＣ層６を１層取り外した場合のインピーダンス特性である。この場合には、電源層３−１と３−２とを接続する電源ビア７Ｂ、およびグランド層５−１と５−２とを接続するグランドビア８は存在しない。
【００７６】
ＦＩＧ．６に示すように、１層の場合、最初の共振点Ｒ１が約２００ＭＨｚで現れ、２番目の共振点Ｒ２が約１５００ＭＨｚで現れる。一方、２層の場合、最初の共振点Ｐ１は、約１５０ＭＨｚで現れ、２番目の共振点Ｐ２は、約７００ＭＨｚで現れる。
【００７７】
ＦＩＧ．６より、ＢＣ層６が１層の場合と比較して、２層の場合に、低域側（ＦＩＧ．６において約５０ＭＨｚ〜１５０ＭＨｚ付近まで）の間で、容量性のインピーダンス特性が低下していることが分かる。これは、２つの電源層３同士を電源ビア７Ｂで接続し、２つのグランド層５同士をグランドビア８で接続したことにより、ＢＣ層６のコンデンサとしての容量が増加したことを示す。
【００７８】
なお、ＦＩＧ．６では、ＢＣ層６が１層の場合と比較して、２層の場合に、２００ＭＨｚ（１層の場合の共振点Ｒ１の付近）を超えた誘導性の帯域で、インピーダンス特性が増加しているように見える。これは、１層の場合の共振点Ｒ１の存在により、見かけ上１層の場合のインピーダンスが低くなるためである。このため、共振点Ｒ１から十分高域側に離間した領域では、２層の場合の誘導性のインピーダンスは、１層の場合とほぼ一致する。
【００７９】
一方、ＦＩＧ．６に示されるように、２層の場合には、１層の場合と比較して、共振点までの帯域が狭くなる。例えば、２層の場合の共振点Ｐ１は、１層の共振点Ｒ１より低域側に存在する。
【００８０】
ＦＩＧ．７に、参考として、１層、２層、および４層の比較結果を示す。４層とは、ＢＣ層６を４層とした場合の解析結果である。ただし、ＦＩＧ．７では、ＦＩＧ．６の場合の解析結果とは、解析条件が異なるため、ＦＩＧ．６の場合と共振周波数は異なる。このため、ＦＩＧ．６とＦＩＧ．７との間で、絶対的な周波数の比較はできない。
【００８１】
ＦＩＧ．７に示すように、４層の場合、最初の共振点Ｔ１が約６０ＭＨｚで現れ、２番目の共振点Ｔ２が約１２０ＭＨｚで現れる。また、２層の場合、最初の共振点Ｐ１は、約１１０ＭＨｚで現れ、２番目の共振点Ｐ２は、約２００ＭＨｚで現れる。また、１層の場合、最初の共振点Ｒ１は、約１９０ＭＨｚで現れる。
【００８２】
そして、ＦＩＧ．７の場合もＦＩＧ．６の場合と同様、最初の共振点（Ｔ１、Ｐ１、Ｒ１）までの容量性の領域のインピーダンスは、層数が多いほど低い。これは、ＢＣ層６の並列接続により、コンデンサとしての容量が増加したことを示す。
【００８３】
また、共振点までの帯域幅（例えば、最初の共振点Ｔ１、Ｐ１、およびＲ１までの帯域）は、層数が多いほど狭い。これは、ＢＣ層６を並列に接続することによって新たな共振モードが発生するからと考えられる。
【００８４】
以上述べたように、本実施例の構成によれば、複数の電源層３同士を電源ビア７Ｂで接続し、複数のグランド層５同士をグランドビア８で接続したことにより、ＢＣ層６のコンデンサとしての容量を増加させることができる。
【００８５】
この場合、共振点までの帯域は、層の数が多いほど狭くなる。しかし、ＦＩＧ．５に示したように、電源ビア７Ｂおよびグランドビア８の数を増加することにより、各共振点を高域側にシフトすることができる。すなわち、本実施例の多層プリント基板によれば、複数のＢＣ層６を接続することで低域側インピーダンスを低下させることができる。さらに、ビアの数を増加させることにより、共振点を高域にシフトさせ、広帯域化を図ることができる。
＜実施例２＞
ＦＩＧ．８およびＦＩＧ．９により、実施例２を示す。上記実施例１では、電源ビア７Ｂとグランドビア８とを同数設けた。そして、その数を１組（Ｖ１Ｇ１−１）から５組（Ｖ１Ｇ１−５）まで増加させてＢＣ層６のインピーダンス特性を算出した。本実施例２では、電源ビア７Ｂとグランドビア８の数の比を１：２として、このような組み合わせを１組から４組まで増加させた場合について、ＢＣ層６のインピーダンス特性を算出した。他の構成は、実施例１の場合と同様である。
【００８６】
ＦＩＧ．８に本実施例におけるＬＳＩ１の電源ピン位置（電源ビア７Ａ）、電源ビア７Ｂおよびグランドビア８の配置位置を示す。ＦＩＧ．８のように、Ｖ１Ｇ２−１からＶ１Ｇ２−４のいずれにおいても、電源ビア７Ｂの両側に１対のグランドビア８を設けたものを１組としている。
【００８７】
そして、Ｖ１Ｇ２−１では、そのような組をＬＳＩ１の電源ピンの左側に１組設けている。また、Ｖ１Ｇ２−２では、Ｖ１Ｇ２−１に対して、そのような組をＬＳＩ１の電源ピンの右側に、さらに１組追加している。また、Ｖ１Ｇ２−３では、Ｖ１Ｇ２−２に対して、そのような組をＬＳＩ１の電源ピンの上側に、さらに１組追加している。また、Ｖ１Ｇ２−４では、Ｖ１Ｇ２−３に対して、そのような組をＬＳＩ１の電源ピンの下側に、さらに１組追加している。
【００８８】
ＦＩＧ．９に、ＢＣ層６のインピーダンスの周波数特性を示す。ＦＩＧ．９に、おいても、ＢＣ層６のインピーダンスは、ＦＩＧ．５と同様の特性を示す。すなわち、Ｖ１Ｇ２−１からＶ１Ｇ２−４のように、電源ビア７Ｂとグランドビア８の組の数が増加するともに、共振点が高域にシフトし、高帯域化が図られることが分かる。
＜実施例３＞
ＦＩＧ．１０およびＦＩＧ．１１により、実施例３を示す。上記実施例１では、電源ビア７Ｂとグランドビア８とを同数設けた。そして、その数を１組（Ｖ１Ｇ１−１）から５組（Ｖ１Ｇ１−５）まで増加させてＢＣ層６のインピーダンス特性を算出した。また、上記実施例２では、電源ビア７Ｂとグランドビア８の数の比を１：２として、同様の解析を行った。
【００８９】
本実施例３は、電源ビア７Ｂとグランドビア８の数の比を１：３として、そのような組み合わせを１組から４組まで増加させた場合について、ＢＣ層６のインピーダンス特性を算出した。他の構成は、実施例１または実施例２の場合と同様である。
【００９０】
ＦＩＧ．１０に本実施例におけるＬＳＩ１の電源ピン位置（電源ビア７Ａ）、電源ビア７Ｂおよびグランドビア８の配置位置を示す。ＦＩＧ．１０のように、Ｖ１Ｇ３−１からＶ１Ｇ３−４のいずれにおいても、電源ビア７Ｂの３方にグランドビア８を設けたものを１組としている。この場合、電源ビア７Ｂの左右および下側にグランドビア８を設けたも
のタイプ１と呼ぶことにする。また、電源ビア７Ｂの左右および上側にグランドビア８を設けたものタイプ２と呼ぶことにする。
【００９１】
そして、Ｖ１Ｇ３−１では、タイプ１の組をＬＳＩ１の電源ピンの左側に設けている。また、Ｖ１Ｇ３−２では、Ｖ１Ｇ３−１に対して、タイプ２の組をＬＳＩ１の電源ピンの右側に追加している。また、Ｖ１Ｇ３−３では、Ｖ１Ｇ３−２に対して、タイプ２の組をＬＳＩ１の電源ピンの上側に追加している。また、Ｖ１Ｇ３−４では、Ｖ１Ｇ３−３に対して、タイプ１の組をＬＳＩ１の電源ピンの下側に追加している。
【００９２】
ＦＩＧ．１１に、ＢＣ層６のインピーダンスの周波数特性を示す。ＦＩＧ．１１に、おいても、ＢＣ層６のインピーダンスは、ＦＩＧ．５あるいは、ＦＩＧ．９と同様の特性を示す。すなわち、Ｖ１Ｇ３−１からＶ１Ｇ３−４のように、電源ビア７Ｂとグランドビア８の組の数が増加するともに、高帯域化が図られることが分かる。
＜変形例＞
上記第１実施形態では、ＦＩＧ．１またはＦＩＧ．２に示すように、電源層３、薄膜誘電体層４およびグランド層５によりＢＣ層６を構成し、この順序（例えば、ＦＩＧ．２において、プリント基板（複数層）２−１から見て電源層３、薄膜誘電体層４、グランド層５の順）で多層プリント基板を構成した。
【００９３】
しかし、本発明の実施はこのような構成には限定されない。例えば、ＢＣ層６において、電源層３とグランド層５との位置関係を任意に入れ替えてもよい。
【００９４】
ＦＩＧ．１２およびＦＩＧ．１３にそのような多層プリント基板の例を示す。ＦＩＧ．１２は、本第１実施形態の変形例に係る多層プリント基板の斜視図であり、ＦＩＧ．１３は、ＦＩＧ．１２の矢印Ｃ方向から見た多層プリント基板の正面図である。
【００９５】
この例では、多層プリント基板内に２つのＢＣ基板６Ａおよび６Ｂが含まれている。ＢＣ基板６Ａは、プリント基板（複数層）２−１から見て電源層３、薄膜誘電体層４、グランド層５の順にこれらの層を有している。また、ＢＣ基板６Ｂは、プリント基板（複数層）２−１から見てグランド層５、薄膜誘電体層４、電源層３の順にこれらの層を有している。そして、これらの複数のＢＣ層６Ａと６Ｂとの間で、電源ビア７Ｂにより電源層３同士を接続し、グランドビア８によりグランド層８同士を接続する。このように、ＢＣ層６Ａと６Ｂを構成しても、その解析結果は、ＦＩＧ．５−７、９、１１に示したものと同様であった。
【００９６】
また、多層プリント基板内に２を超えるＢＣ層６を含める場合も、そのＢＣ層６内の電源層３とグランド層５の順序に制限はない。すなわち、ＦＩＧ．１２に示したＢＣ層６Ａと６Ｂとを任意に組み合わせても、上記第１実施形態のように、ＢＣ層６Ａまたは６Ｂのいずれかを複数組み合わせた場合と、インピーダンス特性に顕著な相違はない。
【００９７】
また、上記第１実施形態において、ＢＣ層６と他の層、例えば、プリント基板２−１、２−２等とはほぼ同一形状で構成した。しかし、本発明の実施は、このような形状には限定されない。
【００９８】
ＦＩＧ．４８は、本実施形態の変形例に係る多層プリント基板を上側（例えばＦＩＧ．３の矢印Ｂ方向）から見た図である。ＦＩＧ．４８に示すように、ＢＣ層６の大きさを他のプリント基板と比較して狭く構成してもよい。すなわち、電源層３の金属被膜部分３Ａを電源層３を構成する基板の一部に形成し、グランド層５の金属被膜部分５Ａをグランド層５を構成する基板の一部に形成してもよい。これは、特定のＬＳＩ１の近傍のみをＢＣ層６とする場合である。このように、多層プリント基板の一部がＢＣ層６として構成され
る場合であっても、本発明の実施は可能である。
【００９９】
すなわち、そのような多層プリント基板に含まれる複数の電源層３同士を電源ビア７Ｂで接続すればよい。また、そのような多層プリント基板に含まれる複数のグランド層５同士をグランドビア８で接続すればよい。
《第２実施形態》
以下、本発明の第２実施形態に係る多層プリント基板をＦＩＧ．１４からＦＩＧ．３５の図面に基づいて説明する。上記第１実施形態では、複数のＢＣ層６に含まれる電源層３の間を電源ビア７（７Ｂ）で接続し、複数のＢＣ層６に含まれるグランド層５の間をグランドビア８で接続する多層プリント基板のインピーダンス特性を示した。
【０１００】
本実施形態では、素子に電源を供給する電源ビアをＢＣ層６の中心軸付近に設け、インピーダンス特性を改善する多層プリント基板の例を示す。他の構成および作用は第１実施形態と同様である。そこで、同一の構成要素については同一の符号を付してその説明を省略する。
＜構成＞
ＦＩＧ．１４およびＦＩＧ．１５に本発明の第２実施形態に係る多層プリント基板の概要を示す。ＦＩＧ．１４は、この多層プリント基板の斜視図であり、ＦＩＧ．１５は、この多層プリント基板をＦＩＧ．１４の矢印Ｄ方向から見た平面図である。
【０１０１】
ＦＩＧ．１４に示したように、本多層プリント基板は、プリント基板（信号層を含む複数層）２−１、２−２または２−３等と、ＢＣ層６とを有する多層プリント基板において、ＬＳＩ１を搭載する位置を工夫したものである。ここで、ＬＳＩ１としては、本多層プリント基板において最も高速に駆動する信号を入力または出力する素子が望ましい。
【０１０２】
また、ＦＩＧ．１４に示したように、本多層プリント基板において信号層の層数に特に限定はない。すなわち、信号層は１層でもよいし、複数でも構わない。
【０１０３】
また、ＦＩＧ．１４では、多層プリント基板にはＢＣ層６が２層含まれている。しかし、本発明の実施において、ＢＣ層６は、単数でも構わない。また、第１実施形態のように、ＢＣ層６を２以上設け、各ＢＣ層内の電源層３と電源層３とを電源ビアで接続し、グランド層５とグランド層５とをグランドビアで接続しても構わない。
【０１０４】
本実施形態の多層プリント基板の特徴は、ＦＩＧ．１５に示すように、ＬＳＩ１の電源ピン１７を多層プリント基板内のＢＣ層６のほぼ中央に配置することにある。このような配置により、電源ピン１７に接続される電源ビアをＢＣ層６のほぼ中央を通る中心軸付近に形成できる。また、ＦＩＧ．１５の例では、電源ピン１７に隣接してグランドピン１８が配置されている。
【０１０５】
なお、ＦＩＧ．１４に示した多層プリントでは、各プリント基板（複数層２−１、２−２、２−３、およびＢＣ層６）は、ＦＩＧ．１４の矢印Ｄ方向から見た平面図において、ほぼ同一の寸法（１辺が５０ｍｍの矩形）を有している。
＜基板の固有共振周波数＞
ＦＩＧ．１６は、プリント基板の固有共振周波数を説明する図である。ＦＩＧ．１６は、高周波信号に対する矩形シート状の銅の固有共振周波数を示している。ここで、銅の形状は、寸法ａ（メートル）×ｂ（メートル）の矩形シート９で示される。また、銅の矩形シート９の周囲には誘電率εｒの比誘電率の誘電体が存在すると仮定する。このとき、固有共振周波数は、式１のように記述できることが経験的に知られている。
【０１０６】
式１においてＣ０は、真空中の光速である。また、式１において、ｍおよびｎは、０以
上の整数（少なくとも一方は１以上）であり、共振モードにより決定される。
【０１０７】
例えば、比誘電率εｒ＝３．１２、ａ＝０．０５（メートル）、ｂ＝０．０５（メートル）における第１共振周波数（ｍ＝１、ｎ＝０の場合）は、ｆｃ＝１．６９ＧＨｚと算出される。
【０１０８】
本実施形態では、ＬＳＩ１の電源ピン１７および電源ビア７をＢＣ層６の中心付近に配置することにより、このような共振を抑制できることを示す。
【０１０９】
上記共振は、１／２波長の高周波信号が、例えば、長さａに、ほぼ一致した場合に発生すると想定される（ｍ＝１の場合）。また、上記共振は、１／２波長の高周波信号が、例えば、長さｂに、ほぼ一致した場合に発生すると想定される（ｎ＝１の場合）。ただし、実際のプリント基板では、ＦＩＧ．１６の式１に示した経験式で特定できない共振モードも存在する。
【０１１０】
本多層プリント基板では、ＬＳＩ１の電源ピン１７および電源ビアをＢＣ層６の中心位置（電源層３およびグランド層５を形成する銅の薄板の中心軸上（銅の薄板に垂直な方向方向の軸上））に配置する。この配置により、ＢＣ層６の信号発生位置（電源ピン１７に接続される電源ビアのＢＣ層６上での位置）からＢＣ層６の端部（電源層３を形成する銅の矩形薄板の辺）までの距離が短くなる。そのため、信号発生位置からＢＣ層６の端部までの距離が当該高周波の１／２波長と一致しなくなる。これにより、ＢＣ層６における固有共振が抑制される。
【０１１１】
なお、実際の設計では、ＬＳＩ１の電源ピン１７およびこれに接続される電源ビアをＢＣ層６の正確な中心軸付近に置けない場合がある。この場合、正確な中心位置からのずれの程度により、固有共振抑制の程度が変化する。以下の実施例に示すように、電源ビアがＢＣ層６の端部に近づくにつれて共振による放射電界強度が増加する。ただし、ＢＣ層６の中心から銅の矩形薄板端部までの距離の２０％以内の位置では、最悪値と比較して１０ｄＢ程度の放射電界強度を削減する効果が得られている。
＜実施例４：インピーダンスの測定結果＞
ＦＩＧ．１７およびＦＩＧ．１８に本発明の実施例４を示す。この多層プリント基板は、各層の平面寸法が５０ｍｍ×５０ｍｍの正方形である。この多層プリント基板は、内部にＢＣ層を１層有する。ＢＣ層は、電源層、薄膜誘電体、およびグランド層からなる。薄膜誘電体層の厚みは、第１実施形態と同様、２５ミクロンである。また、ＢＣ層の上下の各層には、各々、厚さ４０ミクロンの絶縁体を有する。
【０１１２】
ＦＩＧ．１７において、プリント基板２−１（あるいは、ＢＣ層６）は、ＦＩＧ．１４において多層プリント基板を矢印Ｄ方向から見た形状を示している。また、ＴＨ３は、ＢＣ層６の中心位置付近を通るスルーホールを示している。このスルーホールに対応する紙面に垂直な軸をＢＣ層６の中心軸と呼ぶ。
【０１１３】
また、ＴＨ１は、同様に、ＢＣ層６の矩形頂点付近を通るスルーホールを示している。また、ＴＨ２は、同様に、ＢＣ層６を構成する矩形の１辺の中心付近を通るスルーホールを示している。上記第１実施形態で説明したように、スルーホールには電源ビアが形成される。これらの電源ビアは、電源層３に接続される。本実施形態の電源ビアの外径は、第１実施形態と同様０．３ｍｍである。
【０１１４】
ＦＩＧ．１７に示すように、本実施形態では、ＴＨ１〜ＴＨ３の位置にＬＳＩ１の電源ピンを配置し、各位置のビアと接続して３種類の多層プリント基板を構成する。そして、各多層プリント基板について、電源層６とグランド層７との間のインピーダンスを実測す
る。
【０１１５】
測定は、ＢＣ層６を構成する電源層３とグランド層５との間をブラックボックスと見なし、ネットワークアナライザを使用してＳ（Ｓｃａｔｔｅｒｉｎｇ）パラメータを求めた。そして、Ｓパラメータの値から電源層とグランド層との間のインピーダンスを求めた。なお、Ｓパラメータを行列表現したものは、Ｓ行列と呼ばれる。また、Ｓ行列から、ブラックボックスのインピーダンスを求める手順は周知である。
【０１１６】
このインピーダンスは、Ｇ１〜Ｇ３のグラフの横軸に示すように、周波数を０Ｈｚ付近から１０ＧＨｚ付近まで変更して測定されている。Ｇ１〜Ｇ３のグラフにおいて、山または谷のピーク（例えば、Ｇ１における１００、１０１等）は、各々共振点を示している。
【０１１７】
ＦＩＧ．１７のＧ３のように、ＬＳＩ１の電源ピン１７をＴＨ３に置くことにより、Ｇ１において存在したピーク１００〜１０３は、消滅したことが分かる。これは、ＴＨ３の位置からＢＣ層６（電源層３の銅の薄板）の外周までの距離が高周波の１／２波長より短いためであると考えられる。すなわち、ＴＨ３の位置に形成されるビアからＢＣ層６に高周波が注入されることになるが、その共振が抑制されることになる。
【０１１８】
また、Ｇ１において存在したピーク１０２〜１０３は、Ｇ２の測定結果においては消滅していることが分かる。これは、ＴＨ２の位置からＢＣ層６（電源層３の銅の薄板）の両側の辺（辺５０および５１）までの距離が共振周波数の高周波の１／２波長より短いためであると考えられる。一方、Ｇ１において存在したピーク１００〜１０１は、Ｇ２の測定結果においても消滅しない（ピーク１００Ａおよび１０１Ａとして存在する）。これは、ＴＨ２の位置からＢＣ層６（電源層３の銅の薄板）の対辺（辺５２）までの距離がこの共振周波数の高周波の１／２波長に近いためであると考えられる。
【０１１９】
ＦＩＧ．１８は、ＦＩＧ．１７のＧ１からＧ３の測定結果を重ね合わせたものである。ＦＩＧ．１８に示すように、測定結果Ｇ１におけるピーク１００に比較して、測定結果Ｇ２におけるピーク１００Ａは、共振特性が弱くなっている。なお、これらのピークの周波数は、式１にしたがって計算した結果とほぼ一致し、約１６９０ＭＨｚ付近である。また、Ｇ３による測定結果では、符号１００Ｂで示すように、１．６９ＧＨｚ付近のピークが消滅する。
＜電流分布の解析結果＞
ＦＩＧ．１９から２４に、ＴＨ１からＴＨ３にＬＳＩ１の電源ピン１７を置いた場合における、共振周波数近傍での高周波電流の分布の解析結果を示す。この解析は、電源ピン１７から高周波信号が漏れだしていると仮定し、ＴＨ１〜ＴＨ３の位置から高周波電圧を給電した場合の電流の分布である。
【０１２０】
ＦＩＧ．４９に、本実施形態の多層プリント基板の解析モデルを示す。ＦＩＧ．４９に示すように、この解析モデルは、薄膜誘電体２Ａ、電源層３、薄膜誘電体２Ｂ、グランド層５および薄膜誘電体２Ｃを含む。薄膜誘電体２Ａ、２Ｂおよび２Ｃは、厚さが各々４０ミクロン、２５ミクロンおよび４０ミクロンである。また、薄膜誘電体２Ａ、２Ｂおよび２Ｃは、いずれも比誘電率Ｅｒ＝３．１２である。
【０１２１】
さらに、本モデルでは、電源層３とグランド層５との間に波源（高周波電源）を設定し、この波源と電源層３およびグランド層５とをビアで接続した。この波源は、本来、多層プリント基板に搭載されるＬＳＩの電源ピンと電源層とを接続する電源ビアに設定されるべきであるが、第１実施形態と同様、波源を上記位置に設定し、モデルを簡易化した。なお、簡易化したモデルを実測値に合わせるため、電源ビアに寄生インダクタを設定している。
【０１２２】
また、高周波電源は、第１実施形態と同様、立ち上がり時間および立ち下がり時間が共に５００ｐｓ、周期１００ＭＨｚ、振幅３．３ボルトの台形波形である。
【０１２３】
この解析も、第１実施形態と同様、区分正弦波モーメント法に基づく、電磁波解析プログラムによる。以下、ＦＩＧ．１９からＦＩＧ．２１は、周波数１６００ＭＨｚの電流分布であり、ＦＩＧ．１８に示したピーク１００付近に相当する。
【０１２４】
ＦＩＧ．１９は、電源ピン１７をＦＩＧ．１７のＴＨ１に置いた場合の矢印Ｅ方向の電流分布の解析結果である。この解析は、波源をＴＨ１の直下で、電源層３およびグランド層５との間に設定することによる（ＦＩＧ．４９参照）。ＦＩＧ．１９のように、矢印Ｅ方向の電流は、ＢＣ層６の辺５１に対して山形の分布を形成する。山形のピークは、約０．１Ａ／ｍの電流密度である。
【０１２５】
ＦＩＧ．２０は、電源ピン１７（電源ビア７）をＦＩＧ．１７のＴＨ２に置いた場合の矢印Ｅ方向の電流分布の解析結果である。この解析は、波源をＴＨ２の直下で、電源層３およびグランド層５との間に設定することによる（ＦＩＧ．４９参照）。ＦＩＧ．２０のように、この場合も矢印Ｅ方向の電流は、ＢＣ層６の辺５１に対して山形の分布を形成する。山形のピークは、約０．１５Ａ／ｍの電流密度である。
【０１２６】
ＦＩＧ．２１は、電源ピン１７（電源ビア７）をＦＩＧ．１７のＴＨ３に置いた場合の矢印Ｅ方向の電流分布の解析結果である。この解析は、波源をＴＨ３の直下で、電源層３およびグランド層５との間に設定することによる（ＦＩＧ．４９参照）。ＦＩＧ．２１のように、この場合には、矢印Ｅ方向の電流は、ＬＳＩ１の電源ピン１７の位置付近に局所的に存在する。また、電源ピン１７の位置付近のごく限定された位置における電流のピークは、約０．７５Ａ／ｍ程度である。
【０１２７】
以下、ＦＩＧ．２２からＦＩＧ．２４は、周波数２３３０ＭＨｚの電流分布であり、ＦＩＧ．１８に示したピーク１０１付近に相当する。ＦＩＧ．２２は、電源ピン１７をＦＩＧ．１７のＴＨ１に置いた場合の矢印Ｆ方向の電流分布の解析結果である。ＦＩＧ．２２のように、矢印Ｆ方向の電流は、鞍部を有する山形の分布を形成する。このような鞍部が形成されるのは、ＦＩＧ．１９の場合と比較して、共振モードが異なるためと解される。ＦＩＧ．２２において山形のピークは、約０．３Ａ／ｍの電流密度である。
【０１２８】
ＦＩＧ．２３は、電源ピン１７をＦＩＧ．１７のＴＨ２に置いた場合の矢印Ｆ方向の電流分布の解析結果である。ＦＩＧ．２３のように、この場合には、矢印Ｆ方向の電流は、ＬＳＩ１の電源ピン１７の位置付近に局所的に存在する。また、電源ピン１７の位置付近のごく限定された位置における電流のピークは、約０．７５Ａ／ｍ程度である。これは、給電点から矢印Ｆ方向の辺５０または５１までの距離が共振周波数（２．３３３ＧＨｚ）の高周波における半波長の整数倍にないためである。
【０１２９】
ＦＩＧ．２４は、電源ピン１７をＦＩＧ．１７のＴＨ３に置いた場合の矢印Ｆ方向の電流分布の解析結果である。ＦＩＧ．２４の解析結果は、ＦＩＧ．２１の場合とほぼ同様である。
＜放射電界強度の解析結果＞
ＦＩＧ．２５からＦＩＧ．３５に、本多層プリント基板からの電磁波による放射電界強度の解析結果を示す。この解析は、ＦＩＧ．４９に示した多層プリント基板のモデルから放射される電磁波をＦＩＧ．５０に示す各位置で解析し、電界強度の最大値をも求めたものである。電界強度の最大値を求めるのは、多層プリント基板によって構成される放射パターンの指向性が最大となる位置での電界強度を求めるためである。
【０１３０】
この解析は、ＦＩＧ．４９の多層プリント基板のモデルにおいて、電流分布が得られた場合に、各電流分布に対して、マクスウェル方程式を解くことで算出できる。これは、例えば、ＦＩＧ．２５に示したようなメッシュ上で求めた各電流による放射電界強度を重畳としたものとなる。
【０１３１】
ＦＩＧ．５０に、放射電界強度の観測点を示す。ＦＩＧ．５０に示すように、円筒座標系を用い、円筒の中心に多層プリント基板を置く。このとき、円筒の中心軸（Ｚ軸）が多層プリント基板の中心を通る法線に一致させる。そして、中心軸から半径１．５ｍの円筒面を円周方向に７２分割するＺ軸に平行な分割線を設定する。
【０１３２】
また、円筒面でＺ方向に、３ｍの範囲を６等分する円周方向の分割線を設定する。円周方向の分割線の位置は、Ｚ＝１．５ｍ、０．９ｍ、０．３ｍ、−０．３ｍ、−０．９ｍ、および−１．５ｍである。この場合、多層プリント基板のＺ方向の中心位置（ＦＩＧ．４９に示したＺ０の位置）を円筒座標のＺ＝０とした。そして、上記Ｚ軸に平行な分割線と円周方向の分割線との交点を観測点とした。電界強度を実測する場合には、これらの観測点に、垂直偏波および水平偏波を測定するためのアンテナを設定すればよい。
【０１３３】
ＦＩＧ．２５は、ＢＣ層６の中心位置と、ＬＳＩ１の電源ピン１７に接続される電源ビア７の位置（波源をＢＣ層６に投影した位置）の関係を示す図である。ただし、ＦＩＧ．２５では、電源ビア７の位置に応じて、ＢＣ層６をＢＣ層６Ａから６Ｇの符号で識別している。
【０１３４】
ＢＣ層６Ａの図は、電源ビア７がＢＣ層の中心１１０に位置する場合である。なお、いずの場合（６Ａから６Ｇ）においても、ＢＣ層の平面の寸法は、１辺が５０ｍｍの正方形と仮定する。
【０１３５】
ＢＣ層６Ｂの図は、電源ビア７がＢＣ層の中心１１０から３．８５ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、３．８５／２５＝１５．４％である。なお、ＦＩＧ．２５では、ずれの方向は、ＢＣ層の中心から矩形領域の１辺の中心に向かう方向である。
【０１３６】
ＢＣ層６Ｃの図は、電源ビア７がＢＣ層の中心１１０から７．７ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、７．７／２５＝３０．８％である。
【０１３７】
ＢＣ層６Ｄの図は、電源ビア７がＢＣ層の中心１１０から１１．６ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、１１．６／２５＝４６．４％である。
【０１３８】
ＢＣ層６Ｅの図は、電源ビア７がＢＣ層の中心１１０から１５．４ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、１５．４／２５＝６１．６％である。
【０１３９】
ＢＣ層６Ｆの図は、電源ビア７がＢＣ層の中心１１０から１９．３ｍｍずれた位置に位置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、１９．３／２５＝７７．２％である。
【０１４０】
ＢＣ層６Ｇの図は、電源ビア７がＢＣ層の中心１１０から２３．１ｍｍずれた位置に位
置する場合である。この場合、電源ビア７の中心１１０からのずれの程度は、矩形の４辺の位置を１００％とした相対量で記述すると、２３．１／２５＝９２．４％である。
【０１４１】
以上のように、電源ビア７（ＦＩＧ．４９に示した波源）の位置を変更した場合の放射電界強度の解析結果をＦＩＧ．２６およびＦＩＧ．２７に示す。
【０１４２】
ＦＩＧ．２６は、ＢＣ層６における中心位置１１０と電源ビア７の位置関係に応じた放射電界強度（水平偏波成分）を周波数に応じてプロットしたものである。ただし、ＦＩＧ．２６において、中心位置１１０とＬＳＩ１の電源ビア７の位置関係は、ＢＣ層全体の大きさに対する比率で記述されている。この場合、電源ビア７がＢＣ層６（電源層およびグランド層の導体）のなす矩形の辺上にある場合が１００％である。
【０１４３】
また、ＦＩＧ．２６の縦軸は、各位置関係での高周波信号が電源ビア７（ＦＩＧ．４９に示した波源）に給電された場合の水平偏波の放射電界強度であり、単位はｄＢμＶ／ｍである。なお、波源に設定される高周波電源は、上述同様、立ち上がり時間および立ち下がり時間が共に５００ｐｓ、周期１００ＭＨｚ、振幅３．３ボルトの台形波形である。
【０１４４】
ＦＩＧ．２６に示すように、いずれの位置関係においても、周波数１６９０ＭＨｚ付近で放射電界強度が最大となり、すでに述べた測定結果（ＦＩＧ．１７およびＦＩＧ．１８）、あるいは解析結果（ＦＩＧ．１９−ＦＩＧ．２４）と整合する。
【０１４５】
また、水平偏波は、電源ビア７（ＬＳＩ１の電源ピン１７）がＢＣ層の中心１１０に位置する場合には、非常に弱い。
【０１４６】
一方、電源ビア７（ＬＳＩ１の電源ピン１７）が周辺部へシフトするにしたがい、放射電界強度は増加する。ただし、中心位置１１０から周辺に向かって９０％以上離間した場合と比較して、２０％以内の離間の場合には、電界強度は、概ね１０ｄＢ以上抑制されている。
【０１４７】
ＦＩＧ．２７は、ＦＩＧ．２６と同様の条件で垂直偏波成分を解析したものである。ＦＩＧ．２７から垂直偏波においても、周波数１６９０ＭＨｚ付近で放射電界強度が最大となることが分かる。
【０１４８】
また、垂直偏波は、水平偏波と比較して、電源ビア７（ＬＳＩ１の電源ピン１７）がＢＣ層の中心１１０に位置する場合にも、大きくなる。
【０１４９】
垂直偏波の場合も、ＬＳＩ１の電源ピン１７の投影位置１７Ａが周辺部へシフトするにしたがい、放射電界強度はさらに増加する。ただし、中心位置１１０から周辺に向かって９０％以上離間した場合と比較して、２０％以内の離間の場合には、電界強度は、やはり、概ね１０ｄＢ以上抑制されている。
【０１５０】
ＦＩＧ．２８は、電源ビア７（ＬＳＩ１の電源ピン１７）を中心位置からＢＣ層を構成する矩形の頂点方向に移動した場合のＢＣ層６の各状態（６Ｈから６Ｌ）を示している。
【０１５１】
ＦＩＧ．２９は、ＦＩＧ．２８のように位置関係を変化させた場合の放射電界強度の水平偏波を解析した結果である。ＦＩＧ．２８のように、頂点方向へシフトしていった場合も、水平偏波は、ＦＩＧ．２６と同様の結果を示している。なお、ＦＩＧ．２９で、１００％の位置は、ＦＩＧ．２８に示したＢＣ層を構成する矩形の頂点位置（４隅の端部）の位置である。
【０１５２】
また、ＦＩＧ．３０は、ＦＩＧ．２８のように位置関係を変化させた場合の放射電界強度の垂直偏波を解析した結果である。ＦＩＧ．２８のように頂点方向へシフトしていった場合も、垂直偏波は、ＦＩＧ．２７と同様の結果を示している。
【０１５３】
ＦＩＧ．３１−３５は、ＦＩＧ．２５−ＦＩＧ．３０と同様の解析を１辺２５ｍｍの矩形形状のＢＣ層６を有する多層基板において解析した結果である。ＦＩＧ．３１は、ＬＳＩ１の電源ピン１７に接続される電源ビア７の位置（波源は電源層とグランド層との間に設定される）を示している。ＦＩＧ．３２は、ＢＣ層の中心１１０から矩形の１辺の中央に向かって電源ビア７を移動した場合の水平偏波の解析結果である。また、ＦＩＧ．３３は、その場合の垂直偏波の解析結果である。
【０１５４】
ＦＩＧ．３４は、ＢＣ層の中心１１０から矩形の頂点方向に向かって電源ビア７（およびその直下の波源）を移動した場合の水平偏波の解析結果である。また、ＦＩＧ．３５は、その場合の垂直偏波の解析結果である。
【０１５５】
ＦＩＧ．１６の式１によれば、２５ｍｍ矩形の固有共振周波数は５０ｍｍ矩形の場合の２倍となり、３．３８ＧＨｚとなる。ＦＩＧ．３２−３５に示すように、この固有共振周波数付近で、いずれも電界強度は最大となっている。また、いずれの場合も、電源ビア７が周辺部へシフトするにしたがい、放射電界強度は増加する。ただし、中心位置１１０から周辺に向かって９０％以上離間した場合と比較して、２０％以内の離間の場合には、電界強度は、やはり、概ね１０ｄＢ以上抑制されている。
【０１５６】
以上述べたように、多層プリント基板において、信号層上のＬＳＩ１（最も高い動作周波数を有する素子が望ましい）の電源ピン１７をそのＢＣ層６上への投影位置がＢＣ層６の中央付近に位置するように配置することで、固有共振を低減することができる。例えば、信号層上のＬＳＩ１の電源ピン１７を電源ビア７により、各基板に垂直方向に接続する場合、電源ビア７をＢＣ層の中心部付近に設ければよい。
【０１５７】
基板全体の大きさ（ＢＣ層を構成する矩形の端部位置）を１００％としたとき、中心位置１１０から２０％以内の位置であれば、ＢＣ層６の基板端部に電源ビア７を配置する場合と比較して、１０ｄＢ以上電界強度を低減できる。
【０１５８】
＜変形例＞
上記第１実施形態および第２実施形態において、ＢＣ層６と他の層、例えば、信号層２−１等とはほぼ同一形状で構成した。しかし、本発明の実施は、このような形状には限定されない。
【０１５９】
例えば、ＦＩＧ．４８に示すように、ＢＣ層６の大きさを他のプリント基板と比較して狭く構成してもよい。ＦＩＧ．４８は、本実施形態の変形例に係る多層プリント基板を上側（例えばＦＩＧ．１４の矢印Ｄ方向）から見た図である。
【０１６０】
すなわち、電源層３の金属被膜部分３Ａを電源層３を構成する基板の一部に形成し、グランド層５の金属被膜部分５Ａをグランド層５を構成する基板の一部に形成してもよい。これは、多層プリント基板において特定のＬＳＩ１の近傍のみをＢＣ層６とする場合である。このように、多層プリント基板の一部がＢＣ層６として構成される場合であっても、本発明の実施は可能である。
【０１６１】
すなわち、そのような部分的なＢＣ層６に対してＢＣ層６の中心付近にＬＳＩ１の電源ビア７を配置するようにすればよい。
《第３実施形態》
以下、本発明の第３実施形態に係る多層プリント基板をＦＩＧ．３６からＦＩＧ．４７の図面に基づいて説明する。
＜構成＞
ＦＩＧ．３６は、本発明の第３実施形態に係る多層プリント基板の斜視図である。
【０１６２】
ＦＩＧ．３６に示すように、本実施形態の多層プリント基板は、第１実施形態（ＦＩＧ．１等）または第２実施形態（ＦＩＧ．１４）に示したものと比較して、ＢＣ層１６が円形となっている（これを円形ＢＣ層１６という）。すなわち、電源層１３およびグランド層１５を構成する各々の金属薄膜（銅薄膜）が円形となっている。
【０１６３】
一方、本実施形態に係る多層プリント基板の他の構成要素は、第１実施形態あるいは、第２実施形態の場合と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。
【０１６４】
なお、ＦＩＧ．３６において、薄膜誘電体４は、第１実施形態（ＦＩＧ．１等）または第２実施形態（ＦＩＧ．１２）に示したものと同様の形状である。ただし、これに代えて、薄膜誘電体４を電源層１３およびグランド層１５と同様円形形状としてもよい。
【０１６５】
ＦＩＧ．３７は、ＦＩＧ．３６の矢印Ｇ方向から見た平面図である。ＦＩＧ．３７に示すように、本実施形態の多層プリント基板では、ＬＳＩ１の電源ピン１７の位置をＢＣ層１６（電源層１３およびグランド層１５）の中心軸を通る位置に配置する。
【０１６６】
例えば、電源ピン１７の位置に基板面に垂直に電源ビアを形成し、その電源ビアがＢＣ層１６の中心軸を通るようにすればよい。また、ＦＩＧ．３７では、ＬＳＩ１のグランドピン１８は、電源ピン１７の近傍に位置している。
【０１６７】
このような構成とすることで、ＢＣ層１６において、電源ビアからＢＣ層１６の周辺部（電源層１３の銅薄膜の周辺部およびグランド層１５の銅薄膜の周辺部）までの距離を等距離とすることができる。ＦＩＧ．３８は、このＢＣ層１６を第１実施形態または第２実施形態のＢＣ層６と比較した図である。
【０１６８】
上記第２実施形態では、ＢＣ層が１辺５０ｍｍ（あるいは２５ｍｍ）の矩形で構成されていた。一方、本実施形態では、円形ＢＣ層１６とするため、電源層１３およびグランド層１５として直径５０ｍｍの銅薄膜を使用する。
【０１６９】
ＦＩＧ．３９に、第２実施形態で用いた１辺５０ｍｍの矩形からなるＢＣ層の中心軸付近に電源ビアを配置した場合と、直径５０ｍｍの円形ＢＣ層１６の中心軸付近に電源ビアを配意した場合のインピーダンスの解析結果を示す。この解析の手順および解析条件は、第２実施形態の場合と同様である。すなわち、波源を電源層とグランド層との間に設定する。
【０１７０】
グラフ１２０は、第２実施形態で用いた１辺５０ｍｍの矩形からなるＢＣ層の中心軸付近に電源ビア（およびその直下の波源）を配置した場合の電源層３とグランド層５との間のインピーダンスの周波数特性である。すでに、第２実施形態で述べたように、このような矩形のＢＣ層６の中心付近に電源ビアを配置（ＬＳＩ１の電源ピン１７が信号層上でＢＣ層６の中心軸付近に位置）することで、固有共振モードを抑制し、かつ、固有共振時のピークのインピーダンス値を低減できる。
【０１７１】
そして、本実施形態の円形ＢＣ層１６を採用し、その中心軸付近に電源ビアを配置した場合には、グラフ１２１に示すように、矩形の場合と比較してさらに、固有共振モードを
抑制できる。例えば、ＦＩＧ．３９のグラフ１２１の場合には、４０００ＭＨｚ付近および７１００ＭＨｚ付近の２つの共振だけが存在している。
【０１７２】
これは、円形ＢＣ層１６の中心から見て、円形ＢＣ層１６周辺までの距離がどこもほぼ等しくなることにより、共振モードの組み合わせを削減できるからであると考えることができる。
＜変形例＞
上記第３実施形態では、円形ＢＣ層１６を採用し、その円形ＢＣ層１６の中心軸付近に電源ビアを配置することで、共振モードを抑制できることを示した。すなわち、最も高速の動作周波数を有するＩＣの電源ピン１７が、円形ＢＣ層１６の中心を通る軸近傍に位置させることで、ＢＣ層の固有共振モードを削減した。
【０１７３】
しかし、本発明の実施は、このような構成には限定されない。例えば、ＦＩＧ．４０に示すように、ＢＣ層を正方形以外の正多角形、例えば、正８角形、正１６角形、あるいは、正３２角形等の平面形状としてもよい。
【０１７４】
ＦＩＧ．４１は、正方形、正８角形、正１６角形、および、正３２角形等の平面形状を有するＢＣ層における電源層とグランド層との間のインピーダンスの周波数特性をプロットしたグラフである。
【０１７５】
ＦＩＧ．４１において、４角形とは、ＢＣ層が一辺５０ｍｍの矩形の場合である。また、８角形、１６角形、あるいは、３２角形とは、ＢＣ層が各々の正多角形の場合である。その場合、正８角形、正１６角形、および、正３２角形では、対角線が５０ｍｍに設定されている。
【０１７６】
ＦＩＧ．４１に示すように、４角形から正８角形、正１６角形、あるいは、正３２角形となるにしたがい（ＦＩＧ．４１では、各々８角形、１６角形、および３２角形で示す）、低域の共振が抑制され、共振位置が高周波側に存在するようになることが分かる。なお、ＦＩＧ．４１において、正１６角形が正３２角形より共振位置が高域側に位置するのは、モデリングに伴う解析上の誤差であると考えられる。
【０１７７】
ＦＩＧ．４２−４３に、４角形のＢＣ層における共振点付近の電流密度の解析結果を示す。また、ＦＩＧ．４４−４５に、正８角形および正３２角形のＢＣ層における共振時の電流密度の解析結果を示す。これらは、いずれも、第２実施形態の場合と同様の高周波電圧を給電し、電流密度分布を求めた結果である。
【０１７８】
ＦＩＧ．４２は、４角形のＢＣ層において３．２９ＧＨｚの高周波電流の電流分布を示す。これは、ＦＩＧ．４１の４角形の低域側（ＦＩＧ．４１において左寄り）の共振点付近の電流分布である。また、ＦＩＧ．４３は、４角形のＢＣ層において４．６５ＧＨｚの高周波電流の電流分布を示す。これは、ＦＩＧ．４１の４角形の高域側（ＦＩＧ．４１において右寄り）の共振点付近の電流分布である。
【０１７９】
ＦＩＧ．４４は、８角形のＢＣ層において４．６５ＧＨｚの高周波電流の電流分布を示す。また、ＦＩＧ．４５は、３２角形のＢＣ層において４．６５ＧＨｚの高周波電流の電流分布を示す。
【０１８０】
ＦＩＧ．４２−４５より、４角形のＢＣ層と比較して、正８角形および正３２角形のＢＣ層の場合には、電流密度が低下することが分かる。なお、正１６角形のＢＣ層の場合も、正３２角形のＢＣ層の場合と同様であった（ここでは図示しない）。
【０１８１】
ＦＩＧ．４６に、４角形形、正８角形、正１６角形および正３２角形のＢＣ層における共振時の放射電界強度の解析結果を示す。この解析条件および測定条件は、第２実施形態の場合（ＦＩＧ．２６−２７、２９−３０）と同様である。
【０１８２】
ＦＩＧ．４６より、４角形のＢＣ層の場合には、共振点付近（例えば、３３００ＭＨｚ、４８００ＭＨｚ付近）で放射電界強度が強くなる。一方、正８角形、正１６角形、および正３２角形では、４角形と比較して放射電界強度を抑制できることが分かる。
【０１８３】
以上の結果を一般化すれば、ＢＣ層の平面形状を、ＢＣ層の中心からＢＣ層の周辺部までの距離の最大値Ｌｍａｘと最小値Ｌｍｉｎとの比Ｌｍａｘ／Ｌｍｉｎが、１〜１．４１の範囲となる形状とすることで共振モードを低減し、放射電界強度を低下することができる。これは、例えば、電源層およびグランド層（または少なくともその一方）を構成する導体薄膜の形状を、その形状の中心から周辺部までの距離の最大値Ｌｍａｘと最小値Ｌｍｉｎとの比Ｌｍａｘ／Ｌｍｉｎが、１〜１．４１の範囲となる形成すればよい。
【０１８４】
例えば、正方形においては、中心から周辺部までの距離の最大値と最小値との比は、１．４１４２１３５６である。また、円の場合には、中心から周辺部までの距離の最大値と最小値との比は、１である。
《第４実施形態》
以下、本発明の第４実施形態に係る電子機器１００をＦＩＧ．４７の図面に基づいて説明する。この電子機器１００は、例えば、ルータ、パケット交換機のような通信機器、あるいはコンピュータ本体等の情報処理装置である。この電子機器１００の特徴は、その筐体内に上記第１形態から第３実施形態で述べたようないずれかの多層基板（ＦＩＧ．４７では多層基板１０１）を有しており、上記素子を搭載している。
【０１８５】
したがって、この多層基板１０１が第１実施形態で説明したものと同様に複数のＢＣ層６を接続する構成の場合は、電源層３とグランド層５との間における低域（例えば、最初の共振点まで）でのインピーダンスを低減できる。また、その場合に、電源ビア７またはグランドビア８を複数設けることで、共振周波数を高域にシフトでき、動作周波数を広帯域化することができる。
【０１８６】
また、この多層基板１０１において、第２実施形態で説明したものと同様に、高速（例えば、動作周波数が１ＧＨｚ以上）の素子の電源ピンをＢＣ層の中心軸付近に配置することにより、共振モードを削減し、放射電界強度を低減できる。
【０１８７】
また、この多層基板１０１において、第３実施形態で説明したものと同様に、ＢＣ層を正５角形以上の形状で形成し、最高速の素子の電源ピンをそのＢＣ層の中心軸付近に配置することにより、さらに、共振モードを削減し、放射電界強度を低減できる。
【０１８８】
このように、第１実施形態から第３実施形態で述べたいずれかのＢＣ層６を含む多層プリント基板を電子機器に導入することにより、不要な共振を回避し、安定した動作を得ることができる。また、そのような安定した電子機器を設計するための自由度を増加できる。
【産業上の利用可能性】
【０１８９】
本発明は、プリント基板の製造産業、プリント基板を含む電子機器の製造産業において利用できる。
【図面の簡単な説明】
【０１９０】
【図１】本発明の第１実施形態に係る多層プリント基板の斜視図
【図２】本発明の第１実施形態に係る多層プリント基板の正面図
【図３】実施例１の多層プリント基板の解析モデルの正面図
【図４】実施例１の多層プリント基板に搭載されたＬＳＩ１の電源ピン、電源ビア７Ａ、７Ｂおよびグランドビア８の位置を示す平面図
【図５】図４に示したＢＣ基板６のインピーダンスの解析結果
【図６】ＢＣ層６の数を変化させた場合のインピーダンスの解析結果（１）
【図７】ＢＣ層６の数を変化させた場合のインピーダンスの解析結果（２）
【図８】実施例２におけるＬＳＩ１の電源ピン位置（電源ビア７Ａ）、電源ビア７Ｂおよびグランドビア８の配置位置を示す図
【図９】実施例２におけるＢＣ層６のインピーダンスの周波数特性
【図１０】実施例３におけるＬＳＩ１の電源ピン位置（電源ビア７Ａ）、電源ビア７Ｂおよびグランドビア８の配置位置を示す図
【図１１】実施例３におけるＢＣ層６のインピーダンスの周波数特性
【図１２】第１実施形態の変形例における多層プリント基板の斜視図
【図１３】第１実施形態の変形例における多層プリント基板の正面図
【図１４】第２実施形態に係る多層プリント基板の斜視図
【図１５】第２実施形態に係る多層プリント基板の平面図
【図１６】プリント基板の固有共振周波数を説明する図
【図１７】本発明の実施例４の概要を示す図
【図１８】実施例４の測定結果を重ね合わせた図
【図１９】電流の分布の解析結果（１）
【図２０】電流の分布の解析結果（２）
【図２１】電流の分布の解析結果（３）
【図２２】電流の分布の解析結果（４）
【図２３】電流の分布の解析結果（５）
【図２４】電流の分布の解析結果（６）
【図２５】電源ビア７（ＬＳＩ１の電源ピン１７）を中心位置からＢＣ層を構成する矩形の１辺の方向に移動した場合のＢＣ層６の各状態を示す図
【図２６】図２５の各状態に対して放射電界強度の水平偏波を解析した結果
【図２７】図２５の各状態に対して放射電界強度の垂直偏波を解析した結果
【図２８】電源ビア７（ＬＳＩ１の電源ピン１７）を中心位置からＢＣ層を構成する矩形の頂点方向に移動した場合のＢＣ層６の各状態を示す図
【図２９】図２８の各状態に対して放射電界強度の水平偏波を解析した結果
【図３０】図２８の状態に対して放射電界強度の垂直偏波を解析した結果
【図３１】１辺２５ｍｍの矩形形状のＢＣ層６を有する多層プリント基板を示す図
【図３２】図３１の多層プリント基板に対して放射電界強度の水平偏波を解析した結果（１）
【図３３】図３１の多層プリント基板に対して放射電界強度の垂直偏波を解析した結果（１）
【図３４】図３１の多層プリント基板に対して放射電界強度の水平偏波を解析した結果（２）
【図３５】図３１の多層プリント基板に対して放射電界強度の垂直偏波を解析した結果（２）
【図３６】本発明の第３実施形態に係る多層プリント基板の斜視図
【図３７】本発明の第３実施形態に係る多層プリント基板の平面図
【図３８】本実施形態のＢＣ層１６を第１実施形態または第２実施形態のＢＣ層６と比較した図
【図３９】１辺５０ｍｍの矩形からなるＢＣ層の中心軸付近に電源ビア７を配置した場合と、直径５０ｍｍの円形ＢＣ層１６の中心軸付近に電源ビア７を配意した場合のインピーダンスの解析結果
【図４０】正多角形、例えば、正８角形、正１６角形、および、正３２角形の平面形状を有するＢＣ層の図
【図４１】正方形、正８角形、正１６角形、および、正３２角形等の平面形状を有するＢＣ層における電源層とグランド層との間のインピーダンスの周波数特性
【図４２】４角形のＢＣ層における共振点付近の電流密度の解析結果（１）
【図４３】４角形のＢＣ層における共振点付近の電流密度の解析結果（２）
【図４４】８角形のＢＣ層における高周波電流の電流分布を示す図
【図４５】３２角形のＢＣ層における高周波電流の電流分布を示す図
【図４６】４角形形、正８角形、正１６角形および正３２角形のＢＣ層における共振時の放射電界強度の解析結果を示す図
【図４７】本発明の第４実施形態に係る電子機器１００の構成図を
【図４８】第１実施形態〜第３実施形態の変形例に係るＢＣ層の形状を示す図
【図４９】第２実施形態および第３実施形態に係る多層プリントの解析モデルにおける層構成を示す図
【図５０】第２実施形態および第３実施形態に係る多層プリントの解析モデルにおける放射電界強度の観測点を示す図
【国際調査報告】
2004068922.tif 000053
2004068922.tif 000054