(57)【要約】入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器において、前記入力光の変調に用いるデータ信号のパルス幅をパルス幅可変回路（８）によって変化させ、その状態で光変調器の光出力パワーに基づき、クロック信号とデータ信号の位相差が最小となるように遅延制御部（５）によって制御する。これにより、クロック信号とデータ信号の位相を常に最適位相に制御でき、良好な光出力波形を安定して得ることができる。
2004056016.tif 000002
【特許請求の範囲】
【請求項１】
入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動回路であって、
該クロック信号と該データ信号の位相差を調整する可変遅延回路（７）と、
該入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回路（８）と、
該パルス幅可変回路（８）によってパルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該位相差が最小となるように該可変遅延回路（７）を制御する遅延制御部（５）とをそなえたことを特徴とする、光変調器の駆動回路。
【請求項２】
該遅延制御部（５）が、
該パルス幅可変回路（８）において該パルス幅を周期的に変化させるための発振器（５３）と、
該発振器（５３）によって該パルス幅を周期的に変化させた状態で該光変調器の光出力パワーの変化量を検出する変化量検出回路（５１）と、
該変化量検出回路（５１）で検出された該変化量が最小となるように該可変遅延回路（７）を制御する最小値制御回路（５２）とをそなえて構成されたことを特徴とする、請求の範囲第１項に記載の光変調器の駆動回路。
【請求項３】
該変化量検出回路（５１）が、該光変調器の光出力パワーを微分することにより該変化量を検出する微分検出回路により構成されたことを特徴とする、請求の範囲第２項に記載の光変調器の駆動回路。
【請求項４】
該遅延制御部（５Ａ）が、
該パルス幅可変回路（８）において該パルス幅を基準パルス幅以外の幅に設定するパルス幅設定回路（５４）と、
該パルス幅設定回路（５４）により該パルス幅が該基準パルス幅以外の幅に設定された状態で該光変調器の該光出力パワーが最小又は最大となるように該可変遅延回路（７）を制御する最小値／最大値制御回路（５２）とをそなえて構成されたことを特徴とする、請求の範囲第１項に記載の光変調器の駆動回路。
【請求項５】
該パルス幅設定回路（５４）が、該パルス幅可変回路（８）において該パルス幅を基準パルス幅よりも広く設定するように構成されるとともに、
該最小値／最大値制御回路（５２）が、該パルス幅設定回路（５４）により該パルス幅が該基準パルス幅よりも広く設定された状態で該光変調器の該光出力パワーが最小となるように該可変遅延回路（７）を制御するように構成されたことを特徴とする、請求の範囲第４項に記載の光変調器の駆動回路。
【請求項６】
該パルス幅調整回路（５４）が、該パルス幅可変回路（８）において該パルス幅を該基準パルス幅よりも狭く設定するように構成されるとともに、
該最小値／最大値制御回路（５２）が、該パルス幅設定回路（５４）により該パルス幅が該基準パルス幅よりも狭く設定された状態で該光変調器の該光出力パワーが最大となるように該可変遅延回路（７）を制御するように構成されたことを特徴とする、請求の範囲第４項に記載の光変調器の駆動回路。
【請求項７】
該遅延制御部（５）が、
該パルス幅可変回路（８）において該パルス幅を周期的に変化させるための発振器（５３）と、
該発振器（５３）の出力に基づいて該パルス幅の変化周期に同期して基準パルス幅以外の特定のパルス幅での該光変調器の該光出力パワーが最小又は最大となるように該可変遅延回路（７）を制御する最小値／最大値制御回路（５２）とをそなえて構成されたことを特徴とする、請求の範囲第１項に記載の光変調器の駆動回路。
【請求項８】
該最小値／最大値制御回路（５２）が、該パルス幅が基準パルス幅よりも広いときの該光出力パワーが最小となるように該可変遅延回路（７）を制御するように構成されたことを特徴とする、請求の範囲第７項に記載の駆動回路。
【請求項９】
該最小値／最大値制御回路（５２）が、該パルス幅が基準パルス幅よりも小さいときの該光出力パワーが最大となるように該可変遅延回路（７）を制御するように構成されたことを特徴とする、請求の範囲第７項に記載の光変調器の駆動回路。
【請求項１０】
該可変遅延回路（７）が、インターポレーター型の位相可変回路を用いて構成されたことを特徴とする、請求の範囲第１〜９項のいずれか１項に記載の光変調器の駆動回路。
【請求項１１】
該遅延制御部（５又は５Ａ）が、外部タイマからのタイマ信号によって該可変遅延回路（７）に対する制御を間欠的に行なうように構成されたことを特徴とする、請求の範囲第１〜１０項のいずれか１項に記載の光変調器の駆動回路。
【請求項１２】
該光変調器が、
該クロック信号により該入力光を変調するクロック信号用マッハツェンダ型光変調器（１）と、該データ信号により該クロック信号用マッハツェンダ型光変調器（１）の出力を変調するデータ信号用マッハツェンダ型光変調器（２）とをそなえて構成されるとともに、
該クロック信号用マッハツェンダ型光変調器（１）が、
該データ信号のビットレートの１／２の差動信号を受けて当該差動信号により該入力光の変調を行なうように構成されたことを特徴とする、請求の範囲１〜１１のいずれか１項に記載の光変調器の駆動回路。
【請求項１３】
該クロック信号用マッハツェンダ型光変調器（１）と、該データ信号用マッハツェンダ型光変調器（２）とが一体に集積化されていることを特徴とする、請求の範囲第１２項に記載の光変調器の駆動回路。
【請求項１４】
入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動方法であって、
該入力光の変調に用いる該データ信号のパルス幅を変化させ、
パルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該クロック信号と該データ信号の位相差が最小となるように調整することを特徴とする、光変調器の駆動方法。
【請求項１５】
該パルス幅を発振器（５３）によって周期的に変化させ、
該パルス幅を該発振器（５３）によって周期的に変化させた状態で該光変調器の光出力パワーの変化量を検出し、
検出した変化量が最小となるように該位相差を制御することを特徴とする、請求の範囲第１４項に記載の光変調器の駆動方法。
【請求項１６】
該パルス幅を基準パルス幅以外の幅に設定し、
該パルス幅を該基準パルス幅以外の幅に設定した状態で該光変調器の該光出力パワーが最小又は最大となるように該位相差を制御することを特徴とする、請求の範囲第１４項に記載の光変調器の駆動方法。
【請求項１７】
該パルス幅を基準パルス幅よりも広く設定し、
該パルス幅を該基準パルス幅よりも広く設定した状態で該光変調器の該光出力パワーが最小となるように該位相差を調整することを特徴とする、請求の範囲第１６項に記載の光変調器の駆動方法。
【請求項１８】
該パルス幅を基準パルス幅よりも狭く設定し、
該パルス幅を該基準パルス幅よりも狭く設定した状態で該光変調器の該光出力パワーが最大となるように該位相差を調整することを特徴とする、請求の範囲第１６項に記載の光変調器の駆動方法。
【請求項１９】
該パルス幅を発振器によって周期的に変化させ、
該発振器の出力に基づいて該パルス幅の可変周期に同期して特定のパルス幅での該光変調器の該光出力パワーが最小又は最大となるように該位相差を調整することを特徴とする、請求の範囲第１４項に記載の光変調器の駆動方法。
【請求項２０】
該パルス幅が基準パルス幅よりも広いときの該光出力パワーが最小となるように該位相差を調整することを特徴とする、請求の範囲第１９項に記載の駆動方法。
【請求項２１】
該パルス幅が基準パルス幅よりも狭いときの該光出力パワーが最大となるように該位相差を調整することを特徴とする、請求の範囲第１９項に記載の光変調器の駆動方法。
【発明の詳細な説明】
【技術分野】  本発明は、光変調器の駆動回路及び駆動方法に関し、特に、ＲＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号を送信する光送信器に使用されるマッハツェンダ型光変調器に用いて好適な駆動回路及び駆動方法に関する。
【背景技術】  図１８は従来のＲＺ信号生成用のマッハツェンダ型光変調器とその駆動回路の要部を示すブロック図で、この図１８に示すマッハツェンダ型光変調器は、ＲＺ信号を送信する光送信器に用いられるものであって、クロック信号用のマッハツェンダ型光変調器（以下、クロック変調器という）１００と、データ信号用のマッハツェンダ型光変調器（以下、データ変調器という）２００と、可変遅延回路３００と、増幅器４００，５００とをそなえて構成されている。
ここで、クロック変調器１００は、レーザダイオード等の光源（図示省略）からの入力光を受けて、その入力光を可変遅延回路３００及び増幅器４００を通じて供給されるクロック（ＣＬＫ）信号（ＲＺ信号）によって変調するもので、具体的には、入力側Ｙ分岐光導波路１０１で分岐された各入力光の一方の位相を、各電極１０１の一方にクロック信号電圧を印加して、その部分の光屈折率を変化させることにより、出力側Ｙ分岐光導波路１０３において各入力光の干渉（強め合い／弱め合い）を引き起こさせて、光クロック信号（光の点滅）を生成するようになっている。
また、データ変調器２００は、このクロック変調器１００によって得られた光クロック信号をさらにデータ（ＤＡＴＡ）信号〔ＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号〕によって変調するもので、上記クロック変調器１００と同様に、入力側Ｙ分岐光導波路２０１で分岐された各入力光の一方の位相を、各電極２０１の一方にデータ信号電圧を印加して、その部分の光屈折率を変化させることにより、出力側Ｙ分岐光導波路２０３において各入力光の干渉（強め合い／弱め合い）を引き起こさせるようになっている。
つまり、この図１８に示す光変調器は、クロック変調器１００で入力光をクロック信号を用いて変調することにより光クロック信号を生成し、その光クロック信号をさらにデータ変調器２００でデータ信号を用いて変調することにより光クロック信号にデータ信号を重畳するようになっているのである。
このため、上記のクロック信号とデータ信号の位相は最適位相、即ち、データ信号のクロスポイントがクロック信号の消光時と一致している必要がある。そこで、従来は、例えば、可変遅延回路３００をクロック信号ライン（又はデータ信号ライン）に介装して、上記のクロック信号とデータ信号の位相差を最適な位相状態に調整（設定）するようになっている。なお、可変遅延回路３００を設けずに、クロック信号−データ信号間の位相が最適位相となるように、クロック信号ライン及びデータ信号ラインの各線路長を予め調整しておく場合もある。
これにより、ＣＬＫ−ＤＡＴＡ間の位相が最適位相に設定され、良好な光出力波形が得られる。なお、図１８において、符号４００，５００は、それぞれ、クロック信号，データ信号を所定レベルに増幅する増幅器を示す。
しかしながら、このような従来の光変調器では、近年の伝送信号の高速化に伴い１タイムスロットが短くなるため、ＣＬＫ−ＤＡＴＡ間の位相調整を高精度に行なう必要があり（例えば、４０Ｇｂ／ｓの伝送信号の１タイムスロットは真空中では７．５ｍｍに相当）、コストアップの要因となっている。また、クロック信号又はデータ信号の遅延量が経年変化等によって動作中に変動した場合には、光出力波形が劣化するため、伝送特性を劣化させてしまう。
なお、データ信号と光パルス列の相対位相を最適化する公知技術として、例えば、特開平９−１８１６８３号公報に記載された技術がある。この公知技術は、その図１等に示されるように、入射光パルス列をクロック信号に同期したデータ信号によって変調するデータ変調器からの出力光パルス列の一部を光カプラで分岐して電界吸収形変調器に入射し、この電界吸収形変調器で出力光パルス列の位相を変調光電流として検出し、この変調光電流に基づいて制御器により可変位相器の位相シフト量を制御することで、データ信号の位相と入射光パルス列の相対位相を最適化するものである。
しかしながら、かかる公知技術では、データ変調器の出力光パルスの位相を、高価な電界吸収形変調器で検出しているため、大幅はコストアップにつながる。
本発明は、以上のような課題に鑑み創案されたもので、入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器において、クロック信号とデータ信号の位相を簡素な構成で精度良く最適化できるようにすることを目的とする。
【発明の開示】
上記の目的を達成するために、本発明の光変調器の駆動回路は、クロック信号とデータ信号の位相差を調整する可変遅延回路と、入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回路と、該パルス幅可変回路によってパルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該位相差が最小となるように該可変遅延回路を制御する遅延制御部とをそなえたことを特徴としている。
また、本発明の光変調器の駆動方法は、入力光の変調に用いるデータ信号のパルス幅を変化させ、その状態で、該光変調器の光出力パワーに基づき、該クロック信号と該データ信号の位相差が最小となるように調整することを特徴としている。
【図面の簡単な説明】  図１は本発明の第１実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図である。
図２Ａは本実施形態に係るクロック信号（４０ＧＨｚ，ＲＺ信号）の一例を示す図である。
図２Ｂは本実施形態に係るデータ信号（４０ＧＨｚ，ＮＲＺ信号）の一例を示す図である。
図２Ｃは本実施形態に係る光出力（４０ＧＨｚ，光ＲＺ信号）の一例を示す図である。
図３Ａは本実施形態に係る光変調器におけるクロック信号とデータ信号の位相が最適位相になっていないときの光出力波形を示す図である。
図３Ｂは本実施形態に係る光変調器におけるクロック信号とデータ信号の位相が最適位相になっているときの光出力波形を示す図である。
図４Ａは本実施形態に係る光変調器においてデータ信号のパルス幅が基準パルス幅であるときの光出力波形を示す図である。
図４Ｂは本実施形態に係る光変調器においてクロック信号とデータ信号の位相差がデータ信号周期の１／２であり、且つ、データ信号のパルス幅が基準パルス幅よりも広いときの光出力波形を示す図である。
図４Ｃは本実施形態に係る光変調器においてクロック信号とデータ信号の位相差がデータ信号周期の１／２であり、且つ、データ信号のパルス幅が基準パルス幅よりも狭いときの光出力波形を示す図である。
図５は本実施形態に係る光変調器においてクロック信号とデータ信号の位相差をパラメータとしたときのデータパルス幅に対する光出力平均パワーの計算値を示す図である。
図６は図１に示す変化量検出回路の構成を示すブロック図である。
図７は図１に示すパルス幅可変回路の構成を示すブロック図である。
図８Ａは図１に示す遅延制御部の発振器の出力を示す図である。
図８Ｂは図１及び図７に示すパルス幅可変回路でのデータパルス幅変化を示す図である。
図９は図１に示す制御回路の構成を示すブロック図である。
図１０は図９に示す制御回路（最小値制御回路）の動作を説明するためのタイムチャートである。
図１１は図９に示す制御回路（最大値制御回路）の動作を説明するためのタイムチャートである。
図１２Ａは本実施形態に係るインターポレーター型の位相可変回路の構成を示す図である。
図１２Ｂは図１２Ａに示す位相可変回路に入力するクロック信号を示す図である。
図１３は本発明の第２実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図である。
図１４は図１に示す遅延制御部の変形例を示すブロック図である。
図１５Ａは図１４に示す発振器の出力を示す図である。
図１５Ｂは図１４に示すπ／２遅延回路の出力を示す図である。
図１５Ｃは図１に示すパルス幅可変回路でのデータパルス幅変化を示す図である。
図１６は図１に示す遅延制御部の変形例を示すブロック図である。
図１７は図１及び図１３に示す光変調器の変形例を示すブロック図である。
図１８は従来のＲＺ信号生成用のマッハツェンダ型光変調器とその駆動回路の要部を示すブロック図である。
【発明を実施するための最良の形態】  〔Ａ〕第１実施形態の説明
図１は本発明の第１実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図で、この図１に示す光変調器は、クロック信号（ＣＬＫ）用のマッハツェンダ型光変調器（以下、クロック変調器という）１と、データ信号（ＤＡＴＡ）用のマッハツェンダ型光変調器（以下、データ変調器という）２と、光分波器３とそなえて構成されるとともに、駆動回路として、フォトダイオード４，遅延制御部５，増幅器６，可変遅延回路７及びパルス幅可変回路８等をそなえて構成されている。
ここで、クロック変調器１及びデータ変調器２は、それぞれ、図１８により前述したものと同様のもので、クロック変調器１は、入力側Ｙ分岐光導波路１０１，電極１０２及び出力側Ｙ分岐光導波路１０３をそなえ、可変遅延回路７及び増幅器６を通じて一方の電極１０２に供給されるクロック信号により入力光を変調して光クロック信号を出力し、データ変調器２は、入力側Ｙ分岐光導波路２０１，電極２０２及び出力側Ｙ分岐光導波路２０３をそなえ、クロック変調器１からの光クロック信号を、パルス幅可変回路８を通じて一方の電極２０２に供給されるデータ信号によりさらに変調するものである。
例えば、クロック信号として図２Ａに示すような波形をもつ４０ＧＨｚのＲＺ信号を用い、データ信号として図２Ｂに示すような波形をもつ４０ＧＨｚのＮＲＺ信号を用いるとすると、データ変調器２の出力としては図２Ｃに示すような波形をもつ光出力（４０ＧＨｚ，光ＲＺ信号）が得られることになる。
また、可変遅延回路７は、クロック信号の遅延量を変化させることによりデータ信号との相対位相（位相差）を調整するものであり、パルス幅可変回路８は、遅延制御部５の後述する発振器５３の出力に従ってデータ変調器２へ供給すべきデータ信号のパルス幅を周期的に変化させるものである。なお、発振器５３の出力は後述する制御回路５２の動作クロックとしても供給されている。つまり、発振器５３は、パルス幅可変回路８と制御回路５２とで共用化されている。ただし、勿論、独立して用意してもよい。各増幅器６は、それぞれ、クロック信号，データ信号をそれぞれ所定レベルに増幅するものである。
ここで、上述のごとくパルス幅可変回路８によってデータ信号のパルス幅を変化させることの意義について説明する。
図３Ｂに示すように、ＣＬＫ−ＤＡＴＡ間の位相差が最適な場合は、データ信号のクロスポイントがクロック信号の消光時と一致するため、光出力波形に波形劣化は生じないが、図３Ａに示すように、ＣＬＫ−ＤＡＴＡ間の位相差が最適でない場合は、データ信号のクロスポイントがクロック信号の消光時からずれるため、光出力波形に波形劣化が生じることが分かる。なお、これらの図３Ａ及び図３Ｂにおいて、「Ｖπ」はクロック信号及びデータ信号としてクロック変調器１及びデータ変調器２に与える電圧値を表す。
そして、ＣＬＫ−ＤＡＴＡ間の位相差Δτ≒Ｔ０／２（Ｔ０はＤＡＴＡの１周期を表す）とし、データ信号のパルス幅（以下、データパルス幅という）を基準パルス幅以外の幅（≠１００％）とすると、そのパルス幅に応じてデータ変調器２の光出力波形も変化する。
例えば、データパルス幅を基準パルス幅よりも広く（＞１００％）すると、図４Ｂに模式的に示すように、データ信号のクロスポイントが図３Ａ及び図３Ｂの場合に比して上側にずれるので、データ変調器２の光出力パワーは増大し、逆に、データパルス幅を基準パルス幅よりも狭く（＜１００％）すると、図４Ｃに模式的に示すように、データ信号のクロスポイントが図３Ａ及び図３Ｂの場合に比して下側にずれるので、データ変調器２の光出力パワーは減少することになる。
これに対し、Δτ＝０あるいはΔτ≒０では、データ信号のクロスポイントが光クロック信号の消光時と一致するため、図４Ａに模式的に示すように、データパルス幅のずれは殆ど観測されない。以上の関係を図５に示す。即ち、図５は位相差Δτをパラメータとした時のデータパルス幅に対する光出力平均パワーの計算値を示しており、この図５に示すように、Δτ＝０あるいはΔτ≒０付近ではデータパルス幅のずれは光出力波形に現れないため、光平均パワーも変化しないが、Δτ≠０の場合は、データパルス幅のずれが光出力波形上で観測できるようになり、通常のＮＲＺ信号での光平均パワーと同様に、パルス幅のずれに応じて光出力パワーが変化する。
従って、この図５に示す関係から、データパルス幅を１００％からずらした際に、光出力パワーの変化量が最も少なくなる値（即ち、図５に示す直線の傾きが最小となるよう）に可変遅延回路７の遅延量を設定すれば、Δτ＝０あるいはΔτ≒０となるため、ＣＬＫ−ＤＡＴＡ間の相対位相を最適位相に制御することができ、また、データパルス幅を周期的に変化させて、光出力パワーの変化量を０に近づけることによっても、ＣＬＫ−ＤＡＴＡ間の相対位相を最適位相に制御することができることが分かる。
そこで、本実施形態では、パルス幅可変回路８によってデータパルス幅をずらしながら、光分波器３によりデータ変調器２の出力の一部を分岐し、その分岐光をフォトダイオード（受光素子）４で受光し、その受光量に応じた電流値を光出力パワーのモニタ信号として遅延制御部５へ出力し、遅延制御部５において、このモニタ信号（光出力パワー）の変化量を検出し、検出した変化量が最小となるように可変遅延回路７の遅延量を制御する構成としているのである。
このため、遅延制御部５は、例えば、モニタ信号の変化量を検出する変化量検出回路５１と、この変化量検出回路５１で検出されたモニタ信号の変化量が最小となるように可変遅延回路７の遅延量を制御する制御回路５２と、パルス幅可変回路８においてデータ信号のパルス幅を周期的に変化（拡大／縮小）させるための発振器５３とをそなえて構成されている。
ここで、上記の変化量検出回路５１は、例えば図６に示すように、コンデンサ５１１を用い、上記モニタ信号を微分することにより図５に示す直線の傾きを検出する微分検出回路として構成することができる。また、パルス幅可変回路８は、公知のものでよいが、例えば図７に示すように、トランジスタＴｒ１，Ｔｒ２の共通エミッタに電流源８１が接続されるとともに、各トランジスタＴｒ１，Ｔｒ２のコレクタにそれぞれ抵抗Ｒ１，Ｒ２が接続されて成る差動論理回路と、トランジスタＴｒ２のコレクタに並列接続されたコンデンサＣと、トランジスタＴｒ２のコレクタにベースが接続されるとともにエミッタに電流源８２が接続されたトランジスタＴｒ３とを用いて構成される。
そして、遅延制御部５（発振器５３）からの信号によりトランジスタＴｒ２のベース電位が調整されることによって、各トランジスタＴｒ１，Ｔｒ２のコレクタに現われる相対電位が変化し、これに応じてトランジスタＴｒ３のベース電位が変化するので、入力データパルスのクロスポイントを基準データパルス（例えば、上記相対電位の差が無い状態）のものからずらして、データパルス幅を拡大／縮小することができる。
例えば、発振器５３の出力波形が図８Ａに示すような波形であったとすると、パルス幅可変回路８の出力は、図８Ｂに示すようになる。即ち、図８Ａに示す波形のＨレベルの区間においてはデータパルス幅が拡大し、Ｌレベルの区間においてはデータパルス幅が縮小することになる。なお、上記のコンデンサＣは、トランジスタＴｒ２のコレクタに現われるデータパルスのノイズ成分（直流成分）をカットする役割を果たす。
次に、制御回路（最小値／最大値制御回路）５２は、例えば図９に示すように、リセット付きのサンプルホールド回路５２０，Ｔフリップフロップ（Ｔｏｇｇｌｅ  ｆｌｉｐ−ｆｌｏｐ）回路５２１，スイッチ回路５２２Ａ，５２４Ｂ，５２９，インバータ付きスイッチ回路５２２Ｂ，５２４Ａ，レジスタ５２３Ａ，５２３Ｂ，ＡＮＤ回路５２６，１入力反転型のＡＮＤ（論理積）回路５２７，コンパレータ５２８，フリップフロップ回路５３０，Ｒ／Ｓフリップフロップ回路５３１，アップダウン（Ｕ／Ｄ）カウンタ５３２及びディジタル／アナログ（Ｄ／Ａ）コンバータ５３３，インバータ５３４，５３５，遅延回路５３６等をそなえて構成される。
そして、この制御回路５２は、スイッチ５２９の切り替えによって最小値又は最大値制御回路として機能させることができる。例えば、スイッチ５２９を図９に示す接続状態にすると、最小値制御回路として機能し図１０に示す動作を行ない、スイッチ５２９を逆の接続状態にすると、最大値制御回路として機能し図１１に示す動作を行なう。
なお、これらの図１０，図１１に示す信号４０〜４７は、それぞれ順に、発振器５３の出力信号４０、Ｔフリップフロップ回路５２１の出力信号４１、サンプルホールド回路５２０の出力信号４２、レジスタ５２３Ａの出力信号４３、レジスタ５２３Ｂの出力信号４４、Ｒ／Ｓフリップフロップ回路５３１の入力信号４５、アップダウンカウンタ５３２の入力信号（Ｒ／Ｓフリップフロップ回路５３１の出力信号）４６及びＤ／Ａコンバータ５３３の出力信号（遅延制御信号）４７を示している。
これらの図９及び図１０から分かるように、サンプルホールド回路５２０にてクロック周期でホールドされる変化量検出回路（微分検出回路）５１の検出結果と、スイッチ回路５２２Ａ，５２４Ｂ，インバータ付きスイッチ回路５２４Ａ，５２２Ｂにより、レジスタ５２３Ａ，５２３Ｂに異なる周期で交互に書き込まれ異なる周期で交互に読み出される過去の微分検出回路５１の検出結果とが、コンパレータ５２８にて比較される。
そして、その比較結果に応じてアップダウンカウンタ５３２のカウント値がアップ／ダウンされて、Ｄ／Ａコンバータ５３３の出力信号（レベル）が増減され、最終的に、微分検出回路５１の検出結果が最小又は最大となる値で安定することになる。なお、上述した制御回路５２は、公知のディザリング回路を適用して上記と同等の機能を実現してもよい。
上述の構成により、本実施形態の光変調器では、入力光の変調に用いるデータ信号及びクロック信号のうちデータ信号のパルス幅を発振器５３及びパルス幅可変回路８により周期的に変化させ、その状態で、変化量検出回路５１で検出される光出力パワーの変化量が最小（図５に示す直線の傾きが最小となるよう）に可変遅延回路７の遅延量を制御回路５２が制御する。
これにより、データ信号のクロスポイントとクロック信号の消光時とを一致させて、ＣＬＫ−ＤＡＴＡ間の相対位相を最適位相に制御することができるので、良好な光出力波形を安定して得ることができる。
なお、上述した可変遅延回路７の代わりに、例えば図１２Ａ及び図１２Ｂに示すように、差動対のトランジスタＴｒ４，Ｔｒ５，差動対のトランジスタＴｒ６，Ｔｒ７，トランジスタＴｒ４，Ｔｒ５のコレクタに接続された抵抗Ｒ３，Ｒ４，トランジスタＴｒ４，ＴＲ５の共通エミッタに接続された可変電流源７１及びトランジスタＴｒ６，Ｔｒ７の共通エミッタに接続された可変電流源７２をそなえて構成され、互いにπ／２だけ位相をずらしたクロック信号をそれぞれトランジスタＴｒ３，Ｔｒ４及びＴｒ５，Ｔｒ６のベース入力とする、インターポレーター型の位相可変回路を適用してもよい。かかる位相可変回路は位相可変量が広く、一般の可変遅延回路７を用いる場合に比して、より広範囲なＣＬＫ−ＤＡＴＡ間の位相調整を実現することができる。
〔Ｂ〕第２実施形態の説明
図１３は本発明の第２実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図で、この図１３に示す光変調器は、図１に示すものに比して、制御回路５に代えて制御回路５Ａが設けられるとともに、電流／電圧（Ｉ／Ｖ）変換回路９が設けられ、且つ、制御回路５Ａにおいて、変化量検出回路５１が不要であるとともに、パルス幅設定回路５４が設けられている点が異なる。なお、他の既述の符号を付したものは、それぞれ既述のものと同一もしくは同様のものである。
ここで、パルス幅設定回路５４は、データ変調器２に供給されるデータ信号のパルス幅をパルス幅可変回路８において固定的に基準パルス幅以外の幅に設定するためのもので、Ｉ／Ｖ変換回路９は、フォトダイオード４で受けた光量に応じて発生する電流値を電圧値に変換するものである。
つまり、本第２実施形態の構成は、パルス幅設定回路５４及びパルス幅可変回路８によってデータパルス幅を固定的に基準パルス幅以外の幅（データパルス幅≠１００％）に拡大又は縮小させ、その状態でモニタされる光出力レベルが最小又は最大となるように制御回路５２が可変遅延回路７でのクロック信号の遅延量を制御するようになっているのである。
具体的には、図５に示す特性から、制御回路５２は、パルス幅設定回路５４によってデータパルス幅＞１００％（拡大）に設定したときは第１実施形態と同様に最小値検出回路（図１０参照）として、逆に、データパルス幅＜１００％（縮小）に設定したときは図９に示すスイッチ回路５２９を切り替えて最大値検出回路（図１１参照）として使用する。
このような構成によっても、第１実施形態と同様に、ＣＬＫ−ＤＡＴＡ間の位相を常に最適位相に調整することができる。特に、本実施形態では、変化量検出回路５１が不要になるので、第１実施形態の場合よりも遅延制御部５Ａの簡素化を図ることが可能である。
なお、本例においても、可変遅延回路７は、図１２により上述したインターポレーター型の位相可変回路としてもよい。
（Ｃ）変形例の説明
図１４は第１実施形態により前述した遅延制御部５の変形例を示すブロック図で、この図１４に示す遅延制御部５は、発振器５３の出力が、パルス幅可変回路８に加えて、π／２遅延回路５５を介して制御回路５２に入力されるようになっている点が異なる。
即ち、この場合、遅延制御部５の制御回路５２は、例えば図１５Ａ，図１５Ｂ及び図１５Ｃに示すように、最小値又は最大値の検出を発振器５３の出力とπ／２ずれた信号（パルス幅の変化周期）に同期させて、或る特定のパルス幅（＞１００％又は＜１００％）での光出力パワーが最小又は最大になるように可変遅延回路７の遅延量を制御することによって、ＣＬＫ−ＤＡＴＡ間の位相を常に最適位相に調整するようになっているのである。このようにしても、第１実施形態と同様の作用効果を得ることができる。
他に、例えば図１６に示すように、発振器５３の出力に同期してモニタ信号の利得の極性を反転する位相比較器（パワー検出器）５６を制御回路５２の前段に設ける構成とし、特定のパルス幅（＞１００％又は＜１００％）での光出力パワーが最小又は最大になるように可変遅延回路７の遅延量を制御することによっても、ＣＬＫ−ＤＡＴＡ間の位相を常に最適位相に調整することができる。なお、この図１６において、５７はモニタ信号のノイズ成分（直流成分）をカットする役割を果たすコンデンサを示す。
また、クロック変調器１の変形例として、例えば図１７に示すように、クロック信号とその反転信号とを１出力反転型の増幅器６′を介してクロック変調器１（各電極１０２）に入力（差動入力）し、ＲＺフォーマットの光出力信号を得るＣＳ（Ｃａｒｒｉｅｒ  Ｓｕｐｐｒｅｓｓｅｄ）−ＲＺ変調方式〔例えば、特開２００１−１１９３４４号公報参照〕を採用した場合であっても、上述した例と同様に、ＣＬＫ−ＤＡＴＡ間の位相を常に最適位相に調整することができる。
なお、このようにクロック変調器１の各電極１０２にクロック信号を差動入力する場合は、クロック信号に必要なビットレートを図１や図１３に示す構成に比して半分にすることができる（例えば、４０ＧｂｐｓのＲＺ信号を得たい場合なら、クロック信号は２０Ｇｂｐｓのビットレートで済む）。つまり、この場合、クロック変調器１は、データ信号のビットレートの１／２の差動信号を受けてそれらの差動信号により入力光の変調を行なうのである。
また、本発明は、データ変調器２の各電極２０２にデータ信号を差動入力するタイプの光変調器（例えば、特開平５−２２４１６３号公報参照）にも適用することができる。さらに、本発明は、クロック変調器１とデータ変調器２とが一体に集積化されているものにも当然に適用することができる。
また、上述した遅延制御部５（又は５Ａ）による可変遅延回路７に対する制御（位相調整）は、必ずしも常時行なう必要はなく、図示しない外部タイマからのタイマ信号によって間欠的に行なうようにしてもよい。この場合は、例えば、遅延制御部５（又は５Ａ）と可変遅延回路７及びパルス幅可変回路８との間にスイッチを介装して、上記タイマ信号により可変遅延回路７及びパルス幅可変回路８への信号供給を停止しうる構成を採ればよい。また、制御回路５２から可変遅延回路７への信号供給停止は、例えば、制御回路５２のＤ／Ａコンバータ５３３を上記タイマ信号により制御することでも実現できる。
さらに、上述した例では、可変遅延回路７をクロック信号ラインに設けて、クロック信号の遅延量を制御することでＣＬＫ−ＤＡＴＡ間の位相調整を行なっているが、勿論、可変遅延回路７をデータ信号ラインに設けてデータ信号の遅延量を制御することでも同様の位相調整が可能である。また、可変遅延回路７は、信号源と光変調器との間のどの位置に挿入しても良い。
【産業上の利用可能性】  以上のように、本発明によれば、入力光の変調に用いるデータ信号のパルス幅を意図的に変化させ、その状態での光変調器の光出力パワーに基づき、クロック信号とデータ信号との位相差が最小となるように制御するので、安価な方法で、クロック信号とデータ信号との間の位相を最適位相に制御することができる。したがって、良好な光出力波形を安定して得ることができ、信頼性の高い光通信を安価に実現でき、その有用性は極めて高いものと考えられる。
【図１】
2004056016.tif 000003
2004056016.tif 000004
2004056016.tif 000005
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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2004056016.tif 000014
【図１３】
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【図１４】
2004056016.tif 000016
2004056016.tif 000017
【図１６】
2004056016.tif 000018
【図１７】
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【図１８】
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【手続補正書】
【提出日】平成16年11月4日(2004.11.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動回路であって、
該クロック信号と該データ信号の位相差を調整する可変遅延回路と、
該入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回路と、
該パルス幅可変回路によってパルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該位相差が最小となるように該可変遅延回路を制御する遅延制御部とをそなえたことを特徴とする、光変調器の駆動回路。
【請求項２】  該遅延制御部が、
該パルス幅可変回路において該パルス幅を周期的に変化させるための発振器と、
該発振器によって該パルス幅を周期的に変化させた状態で該光変調器の光出力パワーの変化量を検出する変化量検出回路と、
該変化量検出回路で検出された該変化量が最小となるように該可変遅延回路を制御する最小値制御回路とをそなえて構成されたことを特徴とする、請求の範囲第１項に記載の光変調器の駆動回路。
【請求項３】  該変化量検出回路が、該光変調器の光出力パワーを微分することにより該変化量を検出する微分検出回路により構成されたことを特徴とする、請求の範囲第２項に記載の光変調器の駆動回路。
【請求項４】  該遅延制御部が、
該パルス幅可変回路において該パルス幅を基準パルス幅以外の幅に設定するパルス幅設定回路と、
該パルス幅設定回路により該パルス幅が該基準パルス幅以外の幅に設定された状態で該光変調器の該光出力パワーが最小又は最大となるように該可変遅延回路を制御する最小値／最大値制御回路とをそなえて構成されたことを特徴とする、請求の範囲第１項に記載の光変調器の駆動回路。
【請求項５】  入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動方法であって、
該入力光の変調に用いる該データ信号のパルス幅を変化させ、
パルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該クロック信号と該データ信号の位相差が最小となるように調整することを特徴とする、光変調器の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【０００１】
技術分野
本発明は、光変調器の駆動回路及び駆動方法に関し、特に、RZ(Return to Zero)信号を送信する光送信器に使用されるマッハツェンダ型光変調器に用いて好適な駆動回路及び駆動方法に関する。
【０００２】
背景技術
図１８は従来のRZ信号生成用のマッハツェンダ型光変調器とその駆動回路の要部を示すブロック図で、この図１８に示すマッハツェンダ型光変調器は、RZ信号を送信する光送信器に用いられるものであって、クロック信号用のマッハツェンダ型光変調器（以下、クロック変調器という）１００と、データ信号用のマッハツェンダ型光変調器（以下、データ変調器という）２００と、可変遅延回路３００と、増幅器４００，５００とをそなえて構成されている。
【０００３】
ここで、クロック変調器１００は、レーザダイオード等の光源（図示省略）からの入力光を受けて、その入力光を可変遅延回路３００及び増幅器４００を通じて供給されるクロック（CLK）信号（RZ信号）によって変調するもので、具体的には、入力側Ｙ分岐光導波路１０１で分岐された各入力光の一方の位相を、各電極１０１の一方にクロック信号電圧を印加して、その部分の光屈折率を変化させることにより、出力側Ｙ分岐光導波路１０３において各入力光の干渉（強め合い／弱め合い）を引き起こさせて、光クロック信号（光の点滅）を生成するようになっている。
【０００４】
また、データ変調器２００は、このクロック変調器１００によって得られた光クロック信号をさらにデータ（DATA）信号〔NRZ（Non-Return to Zero）信号〕によって変調するもので、上記クロック変調器１００と同様に、入力側Ｙ分岐光導波路２０１で分岐された各入力光の一方の位相を、各電極２０１の一方にデータ信号電圧を印加して、その部分の光屈折率を変化させることにより、出力側Ｙ分岐光導波路２０３において各入力光の干渉（強め合い／弱め合い）を引き起こさせるようになっている。
【０００５】
つまり、この図１８に示す光変調器は、クロック変調器１００で入力光をクロック信号を用いて変調することにより光クロック信号を生成し、その光クロック信号をさらにデータ変調器２００でデータ信号を用いて変調することにより光クロック信号にデータ信号を重畳するようになっているのである。
このため、上記のクロック信号とデータ信号の位相は最適位相、即ち、データ信号のクロスポイントがクロック信号の消光時と一致している必要がある。そこで、従来は、例えば、可変遅延回路３００をクロック信号ライン（又はデータ信号ライン）に介装して、上記のクロック信号とデータ信号の位相差を最適な位相状態に調整（設定）するようになっている。なお、可変遅延回路３００を設けずに、クロック信号−データ信号間の位相が最適位相となるように、クロック信号ライン及びデータ信号ラインの各線路長を予め調整しておく場合もある。
【０００６】
これにより、CLK−DATA間の位相が最適位相に設定され、良好な光出力波形が得られる。なお、図１８において、符号４００，５００は、それぞれ、クロック信号，データ信号を所定レベルに増幅する増幅器を示す。
しかしながら、このような従来の光変調器では、近年の伝送信号の高速化に伴い１タイムスロットが短くなるため、CLK-DATA間の位相調整を高精度に行なう必要があり(例えば、40Gb/sの伝送信号の１タイムスロットは真空中では7.5mmに相当)、コストアップの要因となっている。また、クロック信号又はデータ信号の遅延量が経年変化等によって動作中に変動した場合には、光出力波形が劣化するため、伝送特性を劣化させてしまう。
【０００７】
なお、データ信号と光パルス列の相対位相を最適化する公知技術として、例えば、特開平9-181683号公報に記載された技術がある。この公知技術は、その図１等に示されるように、入射光パルス列をクロック信号に同期したデータ信号によって変調するデータ変調器からの出力光パルス列の一部を光カプラで分岐して電界吸収形変調器に入射し、この電界吸収形変調器で出力光パルス列の位相を変調光電流として検出し、この変調光電流に基づいて制御器により可変位相器の位相シフト量を制御することで、データ信号の位相と入射光パルス列の相対位相を最適化するものである。
【０００８】
しかしながら、かかる公知技術では、データ変調器の出力光パルスの位相を、高価な電界吸収形変調器で検出しているため、大幅はコストアップにつながる。
本発明は、以上のような課題に鑑み創案されたもので、入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器において、クロック信号とデータ信号の位相を簡素な構成で精度良く最適化できるようにすることを目的とする。
【０００９】
発明の開示
上記の目的を達成するために、本発明の光変調器の駆動回路は、クロック信号とデータ信号の位相差を調整する可変遅延回路と、入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回路と、該パルス幅可変回路によってパルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該位相差が最小となるように該可変遅延回路を制御する遅延制御部とをそなえたことを特徴としている。
【００１０】
また、本発明の光変調器の駆動方法は、入力光の変調に用いるデータ信号のパルス幅を変化させ、その状態で、該光変調器の光出力パワーに基づき、該クロック信号と該データ信号の位相差が最小となるように調整することを特徴としている。
【００１１】
発明を実施するための最良の形態
〔Ａ〕第１実施形態の説明
図１は本発明の第１実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図で、この図１に示す光変調器は、クロック信号（CLK）用のマッハツェンダ型光変調器（以下、クロック変調器という）１と、データ信号（DATA）用のマッハツェンダ型光変調器（以下、データ変調器という）２と、光分波器３とそなえて構成されるとともに、駆動回路として、フォトダイオード４，遅延制御部５，増幅器６，可変遅延回路７及びパルス幅可変回路８等をそなえて構成されている。
【００１２】
ここで、クロック変調器１及びデータ変調器２は、それぞれ、図１８により前述したものと同様のもので、クロック変調器１は、入力側Ｙ分岐光導波路１０１，電極１０２及び出力側Ｙ分岐光導波路１０３をそなえ、可変遅延回路７及び増幅器６を通じて一方の電極１０２に供給されるクロック信号により入力光を変調して光クロック信号を出力し、データ変調器２は、入力側Ｙ分岐光導波路２０１，電極２０２及び出力側Ｙ分岐光導波路２０３をそなえ、クロック変調器１からの光クロック信号を、パルス幅可変回路８を通じて一方の電極２０２に供給されるデータ信号によりさらに変調するものである。
【００１３】
例えば、クロック信号として図２Ａに示すような波形をもつ40GHzのRZ信号を用い、データ信号として図２Ｂに示すような波形をもつ40GHzのNRZ信号を用いるとすると、データ変調器２の出力としては図２Ｃに示すような波形をもつ光出力（40GHz，光RZ信号）が得られることになる。
また、可変遅延回路７は、クロック信号の遅延量を変化させることによりデータ信号との相対位相（位相差）を調整するものであり、パルス幅可変回路８は、遅延制御部５の後述する発振器５３の出力に従ってデータ変調器２へ供給すべきデータ信号のパルス幅を周期的に変化させるものである。なお、発振器５３の出力は後述する制御回路５２の動作クロックとしても供給されている。つまり、発振器５３は、パルス幅可変回路８と制御回路５２とで共用化されている。ただし、勿論、独立して用意してもよい。各増幅器６は、それぞれ、クロック信号，データ信号をそれぞれ所定レベルに増幅するものである。
【００１４】
ここで、上述のごとくパルス幅可変回路８によってデータ信号のパルス幅を変化させることの意義について説明する。
図３Ｂに示すように、CLK-DATA間の位相差が最適な場合は、データ信号のクロスポイントがクロック信号の消光時と一致するため、光出力波形に波形劣化は生じないが、図３Ａに示すように、CLK-DATA間の位相差が最適でない場合は、データ信号のクロスポイントがクロック信号の消光時からずれるため、光出力波形に波形劣化が生じることが分かる。なお、これらの図３Ａ及び図３Ｂにおいて、「Ｖπ」はクロック信号及びデータ信号としてクロック変調器１及びデータ変調器２に与える電圧値を表す。
【００１５】
そして、CLK-DATA間の位相差Δτ≒T0/2（T0はDATAの１周期を表す）とし、データ信号のパルス幅（以下、データパルス幅という）を基準パルス幅以外の幅（≠100%）とすると、そのパルス幅に応じてデータ変調器２の光出力波形も変化する。
例えば、データパルス幅を基準パルス幅よりも広く（＞100%）すると、図４Ｂに模式的に示すように、データ信号のクロスポイントが図３Ａ及び図３Ｂの場合に比して上側にずれるので、データ変調器２の光出力パワーは増大し、逆に、データパルス幅を基準パルス幅よりも狭く（＜100%）すると、図４Ｃに模式的に示すように、データ信号のクロスポイントが図３Ａ及び図３Ｂの場合に比して下側にずれるので、データ変調器２の光出力パワーは減少することになる。
【００１６】
これに対し、Δτ＝０あるいはΔτ≒０では、データ信号のクロスポイントが光クロック信号の消光時と一致するため、図４Ａに模式的に示すように、データパルス幅のずれは殆ど観測されない。以上の関係を図５に示す。即ち、図５は位相差Δτをパラメータとした時のデータパルス幅に対する光出力平均パワーの計算値を示しており、この図５に示すように、Δτ＝０あるいはΔτ≒0付近ではデータパルス幅のずれは光出力波形に現れないため、光平均パワーも変化しないが、Δτ≠０の場合は、データパルス幅のずれが光出力波形上で観測できるようになり、通常のNRZ信号での光平均パワーと同様に、パルス幅のずれに応じて光出力パワーが変化する。
【００１７】
従って、この図５に示す関係から、データパルス幅を100%からずらした際に、光出力パワーの変化量が最も少なくなる値（即ち、図５に示す直線の傾きが最小となるよう）に可変遅延回路７の遅延量を設定すれば、Δτ＝０あるいはΔτ≒0となるため、CLK-DATA間の相対位相を最適位相に制御することができ、また、データパルス幅を周期的に変化させて、光出力パワーの変化量を０に近づけることによっても、CLK-DATA間の相対位相を最適位相に制御することができることが分かる。
【００１８】
そこで、本実施形態では、パルス幅可変回路８によってデータパルス幅をずらしながら、光分波器３によりデータ変調器２の出力の一部を分岐し、その分岐光をフォトダイオード（受光素子）４で受光し、その受光量に応じた電流値を光出力パワーのモニタ信号として遅延制御部５へ出力し、遅延制御部５において、このモニタ信号（光出力パワー）の変化量を検出し、検出した変化量が最小となるように可変遅延回路７の遅延量を制御する構成としているのである。
【００１９】
このため、遅延制御部５は、例えば、モニタ信号の変化量を検出する変化量検出回路５１と、この変化量検出回路５１で検出されたモニタ信号の変化量が最小となるように可変遅延回路７の遅延量を制御する制御回路５２と、パルス幅可変回路８においてデータ信号のパルス幅を周期的に変化（拡大／縮小）させるための発振器５３とをそなえて構成されている。
【００２０】
ここで、上記の変化量検出回路５１は、例えば図６に示すように、コンデンサ５１１を用い、上記モニタ信号を微分することにより図５に示す直線の傾きを検出する微分検出回路として構成することができる。また、パルス幅可変回路８は、公知のものでよいが、例えば図７に示すように、トランジスタTr1，Tr2の共通エミッタに電流源８１が接続されるとともに、各トランジスタTr1，Tr2のコレクタにそれぞれ抵抗R1，R2が接続されて成る差動論理回路と、トランジスタTr2のコレクタに並列接続されたコンデンサＣと、トランジスタTr2のコレクタにベースが接続されるとともにエミッタに電流源８２が接続されたトランジスタTr3とを用いて構成される。
【００２１】
そして、遅延制御部５（発振器５３）からの信号によりトランジスタTr2のベース電位が調整されることによって、各トランジスタTr1，Tr2のコレクタに現われる相対電位が変化し、これに応じてトランジスタTr3のベース電位が変化するので、入力データパルスのクロスポイントを基準データパルス（例えば、上記相対電位の差が無い状態）のものからずらして、データパルス幅を拡大／縮小することができる。
【００２２】
例えば、発振器５３の出力波形が図８Ａに示すような波形であったとすると、パルス幅可変回路８の出力は、図８Ｂに示すようになる。即ち、図８Ａに示す波形のＨレベルの区間においてはデータパルス幅が拡大し、Ｌレベルの区間においてはデータパルス幅が縮小することになる。なお、上記のコンデンサＣは、トランジスタTr2のコレクタに現われるデータパルスのノイズ成分（直流成分）をカットする役割を果たす。
【００２３】
次に、制御回路（最小値／最大値制御回路）５２は、例えば図９に示すように、リセット付きのサンプルホールド回路５２０，Ｔフリップフロップ（Toggle flip-flop）回路５２１，スイッチ回路５２２Ａ，５２４Ｂ，５２９，インバータ付きスイッチ回路５２２Ｂ，５２４Ａ，レジスタ５２３Ａ，５２３Ｂ，ＡＮＤ回路５２６，１入力反転型のＡＮＤ（論理積）回路５２７，コンパレータ５２８，フリップフロップ回路５３０，Ｒ／Ｓフリップフロップ回路５３１，アップダウン（Ｕ／Ｄ）カウンタ５３２及びディジタル／アナログ（Ｄ／Ａ）コンバータ５３３，インバータ５３４，５３５，遅延回路５３６等をそなえて構成される。
【００２４】
そして、この制御回路５２は、スイッチ５２９の切り替えによって最小値又は最大値制御回路として機能させることができる。例えば、スイッチ５２９を図９に示す接続状態にすると、最小値制御回路として機能し図１０に示す動作を行ない、スイッチ５２９を逆の接続状態にすると、最大値制御回路として機能し図１１に示す動作を行なう。
【００２５】
なお、これらの図１０，図１１に示す信号４０〜４７は、それぞれ順に、発振器５３の出力信号４０、Ｔフリップフロップ回路５２１の出力信号４１、サンプルホールド回路５２０の出力信号４２、レジスタ５２３Ａの出力信号４３、レジスタ５２３Ｂの出力信号４４、Ｒ／Ｓフリップフロップ回路５３１の入力信号４５、アップダウンカウンタ５３２の入力信号（Ｒ／Ｓフリップフロップ回路５３１の出力信号）４６及びＤ／Ａコンバータ５３３の出力信号（遅延制御信号）４７を示している。
【００２６】
これらの図９及び図１０から分かるように、サンプルホールド回路５２０にてクロック周期でホールドされる変化量検出回路（微分検出回路）５１の検出結果と、スイッチ回路５２２Ａ，５２４Ｂ，インバータ付きスイッチ回路５２４Ａ，５２２Ｂにより、レジスタ５２３Ａ，５２３Ｂに異なる周期で交互に書き込まれ異なる周期で交互に読み出される過去の微分検出回路５１の検出結果とが、コンパレータ５２８にて比較される。
【００２７】
そして、その比較結果に応じてアップダウンカウンタ５３２のカウント値がアップ／ダウンされて、Ｄ／Ａコンバータ５３３の出力信号（レベル）が増減され、最終的に、微分検出回路５１の検出結果が最小又は最大となる値で安定することになる。なお、上述した制御回路５２は、公知のディザリング回路を適用して上記と同等の機能を実現してもよい。
【００２８】
上述の構成により、本実施形態の光変調器では、入力光の変調に用いるデータ信号及びクロック信号のうちデータ信号のパルス幅を発振器５３及びパルス幅可変回路８により周期的に変化させ、その状態で、変化量検出回路５１で検出される光出力パワーの変化量が最小（図５に示す直線の傾きが最小となるよう）に可変遅延回路７の遅延量を制御回路５２が制御する。
【００２９】
これにより、データ信号のクロスポイントとクロック信号の消光時とを一致させて、CLK-DATA間の相対位相を最適位相に制御することができるので、良好な光出力波形を安定して得ることができる。
なお、上述した可変遅延回路７の代わりに、例えば図１２Ａ及び図１２Ｂに示すように、差動対のトランジスタTr4，Tr5，差動対のトランジスタTr6，Tr7，トランジスタTr4，Tr5のコレクタに接続された抵抗R3，R4，トランジスタTr4，TR5の共通エミッタに接続された可変電流源７１及びトランジスタTr6，Tr7の共通エミッタに接続された可変電流源７２をそなえて構成され、互いにπ／２だけ位相をずらしたクロック信号をそれぞれトランジスタTr3，Tr4及びTr5，Tr6のベース入力とする、インターポレーター型の位相可変回路を適用してもよい。かかる位相可変回路は位相可変量が広く、一般の可変遅延回路７を用いる場合に比して、より広範囲なCLK-DATA間の位相調整を実現することができる。
【００３０】
〔Ｂ〕第２実施形態の説明
図１３は本発明の第２実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図で、この図１３に示す光変調器は、図１に示すものに比して、制御回路５に代えて制御回路５Ａが設けられるとともに、電流／電圧（Ｉ／Ｖ）変換回路９が設けられ、且つ、制御回路５Ａにおいて、変化量検出回路５１が不要であるとともに、パルス幅設定回路５４が設けられている点が異なる。なお、他の既述の符号を付したものは、それぞれ既述のものと同一もしくは同様のものである。
【００３１】
ここで、パルス幅設定回路５４は、データ変調器２に供給されるデータ信号のパルス幅をパルス幅可変回路８において固定的に基準パルス幅以外の幅に設定するためのもので、Ｉ／Ｖ変換回路９は、フォトダイオード４で受けた光量に応じて発生する電流値を電圧値に変換するものである。
つまり、本第２実施形態の構成は、パルス幅設定回路５４及びパルス幅可変回路８によってデータパルス幅を固定的に基準パルス幅以外の幅（データパルス幅≠100%）に拡大又は縮小させ、その状態でモニタされる光出力レベルが最小又は最大となるように制御回路５２が可変遅延回路７でのクロック信号の遅延量を制御するようになっているのである。
【００３２】
具体的には、図５に示す特性から、制御回路５２は、パルス幅設定回路５４によってデータパルス幅＞100%（拡大）に設定したときは第１実施形態と同様に最小値検出回路（図１０参照）として、逆に、データパルス幅＜100%（縮小）に設定したときは図９に示すスイッチ回路５２９を切り替えて最大値検出回路（図１１参照）として使用する。
【００３３】
このような構成によっても、第１実施形態と同様に、CLK-DATA間の位相を常に最適位相に調整することができる。特に、本実施形態では、変化量検出回路５１が不要になるので、第１実施形態の場合よりも遅延制御部５Ａの簡素化を図ることが可能である。
なお、本例においても、可変遅延回路７は、図１２により上述したインターポレーター型の位相可変回路としてもよい。
【００３４】
〔Ｃ〕変形例の説明
図１４は第１実施形態により前述した遅延制御部５の変形例を示すブロック図で、この図１４に示す遅延制御部５は、発振器５３の出力が、パルス幅可変回路８に加えて、π／２遅延回路５５を介して制御回路５２に入力されるようになっている点が異なる。
【００３５】
即ち、この場合、遅延制御部５の制御回路５２は、例えば図１５Ａ，図１５Ｂ及び図１５Ｃに示すように、最小値又は最大値の検出を発振器５３の出力とπ／２ずれた信号（パルス幅の変化周期）に同期させて、或る特定のパルス幅（＞100%又は＜100%）での光出力パワーが最小又は最大になるように可変遅延回路７の遅延量を制御することによって、CLK-DATA間の位相を常に最適位相に調整するようになっているのである。このようにしても、第１実施形態と同様の作用効果を得ることができる。
【００３６】
他に、例えば図１６に示すように、発振器５３の出力に同期してモニタ信号の利得の極性を反転する位相比較器（パワー検出器）５６を制御回路５２の前段に設ける構成とし、特定のパルス幅（＞100%又は＜100%）での光出力パワーが最小又は最大になるように可変遅延回路７の遅延量を制御することによっても、CLK-DATA間の位相を常に最適位相に調整することができる。なお、この図１６において、５７はモニタ信号のノイズ成分（直流成分）をカットする役割を果たすコンデンサを示す。
【００３７】
また、クロック変調器１の変形例として、例えば図１７に示すように、クロック信号とその反転信号とを１出力反転型の増幅器６′を介してクロック変調器１（各電極１０２）に入力（差動入力）し、RZフォーマットの光出力信号を得るCS(Carrier Suppressed)-RZ変調方式〔例えば、特開2001-119344号公報参照〕を採用した場合であっても、上述した例と同様に、CLK-DATA間の位相を常に最適位相に調整することができる。
【００３８】
なお、このようにクロック変調器１の各電極１０２にクロック信号を差動入力する場合は、クロック信号に必要なビットレートを図１や図１３に示す構成に比して半分にすることができる（例えば、40GbpsのRZ信号を得たい場合なら、クロック信号は20Gbpsのビットレートで済む）。つまり、この場合、クロック変調器１は、データ信号のビットレートの１／２の差動信号を受けてそれらの差動信号により入力光の変調を行なうのである。
【００３９】
また、本発明は、データ変調器２の各電極２０２にデータ信号を差動入力するタイプの光変調器(例えば、特開平5-224163号公報参照)にも適用することができる。さらに、本発明は、クロック変調器１とデータ変調器２とが一体に集積化されているものにも当然に適用することができる。
また、上述した遅延制御部５（又は５Ａ）による可変遅延回路７に対する制御（位相調整）は、必ずしも常時行なう必要はなく、図示しない外部タイマからのタイマ信号によって間欠的に行なうようにしてもよい。この場合は、例えば、遅延制御部５（又は５Ａ）と可変遅延回路７及びパルス幅可変回路８との間にスイッチを介装して、上記タイマ信号により可変遅延回路７及びパルス幅可変回路８への信号供給を停止しうる構成を採ればよい。また、制御回路５２から可変遅延回路７への信号供給停止は、例えば、制御回路５２のＤ／Ａコンバータ５３３を上記タイマ信号により制御することでも実現できる。
【００４０】
さらに、上述した例では、可変遅延回路７をクロック信号ラインに設けて、クロック信号の遅延量を制御することでCLK-DATA間の位相調整を行なっているが、勿論、可変遅延回路７をデータ信号ラインに設けてデータ信号の遅延量を制御することでも同様の位相調整が可能である。また、可変遅延回路７は、信号源と光変調器との間のどの位置に挿入しても良い。
【００４１】
〔Ｄ〕付記
（付記１）  入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動回路であって、
該クロック信号と該データ信号の位相差を調整する可変遅延回路と、
該入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回路と、
該パルス幅可変回路によってパルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該位相差が最小となるように該可変遅延回路を制御する遅延制御部とをそなえたことを特徴とする、光変調器の駆動回路。
【００４２】
（付記２）  該遅延制御部が、
該パルス幅可変回路において該パルス幅を周期的に変化させるための発振器と、
該発振器によって該パルス幅を周期的に変化させた状態で該光変調器の光出力パワーの変化量を検出する変化量検出回路と、
該変化量検出回路で検出された該変化量が最小となるように該可変遅延回路を制御する最小値制御回路とをそなえて構成されたことを特徴とする、付記１記載の光変調器の駆動回路。
【００４３】
（付記３）  該変化量検出回路が、該光変調器の光出力パワーを微分することにより該変化量を検出する微分検出回路により構成されたことを特徴とする、付記２記載の光変調器の駆動回路。
（付記４）  該遅延制御部が、
該パルス幅可変回路において該パルス幅を基準パルス幅以外の幅に設定するパルス幅設定回路と、
該パルス幅設定回路により該パルス幅が該基準パルス幅以外の幅に設定された状態で該光変調器の該光出力パワーが最小又は最大となるように該可変遅延回路を制御する最小値／最大値制御回路とをそなえて構成されたことを特徴とする、付記１記載の光変調器の駆動回路。
【００４４】
（付記５）  該パルス幅設定回路が、該パルス幅可変回路において該パルス幅を基準パルス幅よりも広く設定するように構成されるとともに、
該最小値／最大値制御回路が、該パルス幅設定回路により該パルス幅が該基準パルス幅よりも広く設定された状態で該光変調器の該光出力パワーが最小となるように該可変遅延回路を制御するように構成されたことを特徴とする、付記４記載の光変調器の駆動回路。
【００４５】
（付記６）  該パルス幅調整回路が、該パルス幅可変回路において該パルス幅を該基準パルス幅よりも狭く設定するように構成されるとともに、
該最小値／最大値制御回路が、該パルス幅設定回路により該パルス幅が該基準パルス幅よりも狭く設定された状態で該光変調器の該光出力パワーが最大となるように該可変遅延回路を制御するように構成されたことを特徴とする、付記４記載の光変調器の駆動回路。
【００４６】
（付記７）  該遅延制御部が、
該パルス幅可変回路において該パルス幅を周期的に変化させるための発振器と、
該発振器の出力に基づいて該パルス幅の変化周期に同期して基準パルス幅以外の特定のパルス幅での該光変調器の該光出力パワーが最小又は最大となるように該可変遅延回路を制御する最小値／最大値制御回路とをそなえて構成されたことを特徴とする、付記１記載の光変調器の駆動回路。
【００４７】
（付記８）  該最小値／最大値制御回路が、該パルス幅が基準パルス幅よりも広いときの該光出力パワーが最小となるように該可変遅延回路を制御するように構成されたことを特徴とする、付記７記載の駆動回路。
（付記９）  該最小値／最大値制御回路が、該パルス幅が基準パルス幅よりも小さいときの該光出力パワーが最大となるように該可変遅延回路を制御するように構成されたことを特徴とする、付記７記載の光変調器の駆動回路。
【００４８】
（付記１０）  該可変遅延回路が、インターポレーター型の位相可変回路を用いて構成されたことを特徴とする、付記１〜９のいずれか１項に記載の光変調器の駆動回路。
（付記１１）  該遅延制御部が、外部タイマからのタイマ信号によって該可変遅延回路に対する制御を間欠的に行なうように構成されたことを特徴とする、付記１〜１０のいずれか１項に記載の光変調器の駆動回路。
【００４９】
（付記１２）  該光変調器が、
該クロック信号により該入力光を変調するクロック信号用マッハツェンダ型光変調器と、該データ信号により該クロック信号用マッハツェンダ型光変調器の出力を変調するデータ信号用マッハツェンダ型光変調器とをそなえて構成されるとともに、
該クロック信号用マッハツェンダ型光変調器が、
該データ信号のビットレートの１／２の差動信号を受けて当該差動信号により該入力光の変調を行なうように構成されたことを特徴とする、付記１〜１１のいずれか１項に記載の光変調器の駆動回路。
【００５０】
（付記１３）  該クロック信号用マッハツェンダ型光変調器と、該データ信号用マッハツェンダ型光変調器とが一体に集積化されていることを特徴とする、付記１２記載の光変調器の駆動回路。
（付記１４）  入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動方法であって、
該入力光の変調に用いる該データ信号のパルス幅を変化させ、
パルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該クロック信号と該データ信号の位相差が最小となるように調整することを特徴とする、光変調器の駆動方法。
【００５１】
（付記１５）  該パルス幅を発振器によって周期的に変化させ、
該パルス幅を該発振器によって周期的に変化させた状態で該光変調器の光出力パワーの変化量を検出し、
検出した変化量が最小となるように該位相差を制御することを特徴とする、付記１４記載の光変調器の駆動方法。
【００５２】
（付記１６）  該パルス幅を基準パルス幅以外の幅に設定し、
該パルス幅を該基準パルス幅以外の幅に設定した状態で該光変調器の該光出力パワーが最小又は最大となるように該位相差を制御することを特徴とする、付記１４記載の光変調器の駆動方法。
（付記１７）  該パルス幅を基準パルス幅よりも広く設定し、
該パルス幅を該基準パルス幅よりも広く設定した状態で該光変調器の該光出力パワーが最小となるように該位相差を調整することを特徴とする、付記１６記載の光変調器の駆動方法。
【００５３】
（付記１８）  該パルス幅を基準パルス幅よりも狭く設定し、
該パルス幅を該基準パルス幅よりも狭く設定した状態で該光変調器の該光出力パワーが最大となるように該位相差を調整することを特徴とする、付記１６載の光変調器の駆動方法。
（付記１９）  該パルス幅を発振器によって周期的に変化させ、
該発振器の出力に基づいて該パルス幅の可変周期に同期して特定のパルス幅での該光変調器の該光出力パワーが最小又は最大となるように該位相差を調整することを特徴とする、付記１４記載の光変調器の駆動方法。
【００５４】
（付記２０）  該パルス幅が基準パルス幅よりも広いときの該光出力パワーが最小となるように該位相差を調整することを特徴とする、付記１９記載の駆動方法。
（付記２１）  該パルス幅が基準パルス幅よりも狭いときの該光出力パワーが最大となるように該位相差を調整することを特徴とする、付記１９記載の光変調器の駆動方法。
【００５５】
産業上の利用可能性
以上のように、本発明によれば、入力光の変調に用いるデータ信号のパルス幅を意図的に変化させ、その状態での光変調器の光出力パワーに基づき、クロック信号とデータ信号との位相差が最小となるように制御するので、安価な方法で、クロック信号とデータ信号との間の位相を最適位相に制御することができる。したがって、良好な光出力波形を安定して得ることができ、信頼性の高い光通信を安価に実現でき、その有用性は極めて高いものと考えられる。
【手続補正書】
【提出日】平成17年3月30日(2005.3.30)
【手続補正１】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正１
【補正方法】変更
【補正の内容】
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動回路であって、
該クロック信号と該データ信号の位相差を調整する可変遅延回路と、
該入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回路と、
該パルス幅可変回路によってパルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該位相差が最小となるように該可変遅延回路を制御する遅延制御部とをそなえたことを特徴とする、光変調器の駆動回路。
【請求項２】
該遅延制御部が、
該パルス幅可変回路において該パルス幅を周期的に変化させるための発振器と、
該発振器によって該パルス幅を周期的に変化させた状態で該光変調器の光出力パワーの変化量を検出する変化量検出回路と、
該変化量検出回路で検出された該変化量が最小となるように該可変遅延回路を制御する最小値制御回路とをそなえて構成されたことを特徴とする、請求の範囲第１項に記載の光変調器の駆動回路。
【請求項３】
該変化量検出回路が、該光変調器の光出力パワーを微分することにより該変化量を検出する微分検出回路により構成されたことを特徴とする、請求の範囲第２項に記載の光変調器の駆動回路。
【請求項４】
該遅延制御部が、
該パルス幅可変回路において該パルス幅を基準パルス幅以外の幅に設定するパルス幅設定回路と、
該パルス幅設定回路により該パルス幅が該基準パルス幅以外の幅に設定された状態で該光変調器の該光出力パワーが最小又は最大となるように該可変遅延回路を制御する最小値／最大値制御回路とをそなえて構成されたことを特徴とする、請求の範囲第１項に記載の光変調器の駆動回路。
【請求項５】
入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動方法であって、
該入力光の変調に用いる該データ信号のパルス幅を変化させ、
パルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該クロック信号と該データ信号の位相差が最小となるように調整することを特徴とする、光変調器の駆動方法。
【手続補正２】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正２
【補正方法】変更
【補正の内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光変調器の駆動回路及び駆動方法に関し、特に、RZ(Return to Zero)信号を送信する光送信器に使用されるマッハツェンダ型光変調器に用いて好適な駆動回路及び駆動方法に関する。
【背景技術】
【０００２】
図１８は従来のRZ信号生成用のマッハツェンダ型光変調器とその駆動回路の要部を示すブロック図で、この図１８に示すマッハツェンダ型光変調器は、RZ信号を送信する光送信器に用いられるものであって、クロック信号用のマッハツェンダ型光変調器（以下、クロック変調器という）１００と、データ信号用のマッハツェンダ型光変調器（以下、データ変調器という）２００と、可変遅延回路３００と、増幅器４００，５００とをそなえて構成されている。
【０００３】
ここで、クロック変調器１００は、レーザダイオード等の光源（図示省略）からの入力光を受けて、その入力光を可変遅延回路３００及び増幅器４００を通じて供給されるクロック（CLK）信号（RZ信号）によって変調するもので、具体的には、入力側Ｙ分岐光導波路１０１で分岐された各入力光の一方の位相を、各電極１０１の一方にクロック信号電圧を印加して、その部分の光屈折率を変化させることにより、出力側Ｙ分岐光導波路１０３において各入力光の干渉（強め合い／弱め合い）を引き起こさせて、光クロック信号（光の点滅）を生成するようになっている。
【０００４】
また、データ変調器２００は、このクロック変調器１００によって得られた光クロック信号をさらにデータ（DATA）信号〔NRZ（Non-Return to Zero）信号〕によって変調するもので、上記クロック変調器１００と同様に、入力側Ｙ分岐光導波路２０１で分岐された各入力光の一方の位相を、各電極２０１の一方にデータ信号電圧を印加して、その部分の光屈折率を変化させることにより、出力側Ｙ分岐光導波路２０３において各入力光の干渉（強め合い／弱め合い）を引き起こさせるようになっている。
【０００５】
つまり、この図１８に示す光変調器は、クロック変調器１００で入力光をクロック信号を用いて変調することにより光クロック信号を生成し、その光クロック信号をさらにデータ変調器２００でデータ信号を用いて変調することにより光クロック信号にデータ信号を重畳するようになっているのである。
このため、上記のクロック信号とデータ信号の位相は最適位相、即ち、データ信号のクロスポイントがクロック信号の消光時と一致している必要がある。そこで、従来は、例えば、可変遅延回路３００をクロック信号ライン（又はデータ信号ライン）に介装して、上記のクロック信号とデータ信号の位相差を最適な位相状態に調整（設定）するようになっている。なお、可変遅延回路３００を設けずに、クロック信号−データ信号間の位相が最適位相となるように、クロック信号ライン及びデータ信号ラインの各線路長を予め調整しておく場合もある。
【０００６】
これにより、CLK−DATA間の位相が最適位相に設定され、良好な光出力波形が得られる。なお、図１８において、符号４００，５００は、それぞれ、クロック信号，データ信号を所定レベルに増幅する増幅器を示す。
しかしながら、このような従来の光変調器では、近年の伝送信号の高速化に伴い１タイムスロットが短くなるため、CLK-DATA間の位相調整を高精度に行なう必要があり(例えば、40Gb/sの伝送信号の１タイムスロットは真空中では7.5mmに相当)、コストアップの要因となっている。また、クロック信号又はデータ信号の遅延量が経年変化等によって動作中に変動した場合には、光出力波形が劣化するため、伝送特性を劣化させてしまう。
【０００７】
なお、データ信号と光パルス列の相対位相を最適化する公知技術として、例えば、特開平9-181683号公報に記載された技術がある。この公知技術は、その図１等に示されるように、入射光パルス列をクロック信号に同期したデータ信号によって変調するデータ変調器からの出力光パルス列の一部を光カプラで分岐して電界吸収形変調器に入射し、この電界吸収形変調器で出力光パルス列の位相を変調光電流として検出し、この変調光電流に基づいて制御器により可変位相器の位相シフト量を制御することで、データ信号の位相と入射光パルス列の相対位相を最適化するものである。
【０００８】
しかしながら、かかる公知技術では、データ変調器の出力光パルスの位相を、高価な電界吸収形変調器で検出しているため、大幅はコストアップにつながる。
本発明は、以上のような課題に鑑み創案されたもので、入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器において、クロック信号とデータ信号の位相を簡素な構成で精度良く最適化できるようにすることを目的とする。
【発明の開示】
【０００９】
上記の目的を達成するために、本発明の光変調器の駆動回路は、クロック信号とデータ信号の位相差を調整する可変遅延回路と、入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回路と、該パルス幅可変回路によってパルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該位相差が最小となるように該可変遅延回路を制御する遅延制御部とをそなえたことを特徴としている。
【００１０】
また、本発明の光変調器の駆動方法は、入力光の変調に用いるデータ信号のパルス幅を変化させ、その状態で、該光変調器の光出力パワーに基づき、該クロック信号と該データ信号の位相差が最小となるように調整することを特徴としている。
【発明を実施するための最良の形態】
【００１１】
〔Ａ〕第１実施形態の説明
図１は本発明の第１実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図で、この図１に示す光変調器は、クロック信号（CLK）用のマッハツェンダ型光変調器（以下、クロック変調器という）１と、データ信号（DATA）用のマッハツェンダ型光変調器（以下、データ変調器という）２と、光分波器３とそなえて構成されるとともに、駆動回路として、フォトダイオード４，遅延制御部５，増幅器６，可変遅延回路７及びパルス幅可変回路８等をそなえて構成されている。
【００１２】
ここで、クロック変調器１及びデータ変調器２は、それぞれ、図１８により前述したものと同様のもので、クロック変調器１は、入力側Ｙ分岐光導波路１０１，電極１０２及び出力側Ｙ分岐光導波路１０３をそなえ、可変遅延回路７及び増幅器６を通じて一方の電極１０２に供給されるクロック信号により入力光を変調して光クロック信号を出力し、データ変調器２は、入力側Ｙ分岐光導波路２０１，電極２０２及び出力側Ｙ分岐光導波路２０３をそなえ、クロック変調器１からの光クロック信号を、パルス幅可変回路８を通じて一方の電極２０２に供給されるデータ信号によりさらに変調するものである。
【００１３】
例えば、クロック信号として図２Ａに示すような波形をもつ40GHzのRZ信号を用い、データ信号として図２Ｂに示すような波形をもつ40GHzのNRZ信号を用いるとすると、データ変調器２の出力としては図２Ｃに示すような波形をもつ光出力（40GHz，光RZ信号）が得られることになる。
また、可変遅延回路７は、クロック信号の遅延量を変化させることによりデータ信号との相対位相（位相差）を調整するものであり、パルス幅可変回路８は、遅延制御部５の後述する発振器５３の出力に従ってデータ変調器２へ供給すべきデータ信号のパルス幅を周期的に変化させるものである。なお、発振器５３の出力は後述する制御回路５２の動作クロックとしても供給されている。つまり、発振器５３は、パルス幅可変回路８と制御回路５２とで共用化されている。ただし、勿論、独立して用意してもよい。各増幅器６は、それぞれ、クロック信号，データ信号をそれぞれ所定レベルに増幅するものである。
【００１４】
ここで、上述のごとくパルス幅可変回路８によってデータ信号のパルス幅を変化させることの意義について説明する。
図３Ｂに示すように、CLK-DATA間の位相差が最適な場合は、データ信号のクロスポイントがクロック信号の消光時と一致するため、光出力波形に波形劣化は生じないが、図３Ａに示すように、CLK-DATA間の位相差が最適でない場合は、データ信号のクロスポイントがクロック信号の消光時からずれるため、光出力波形に波形劣化が生じることが分かる。なお、これらの図３Ａ及び図３Ｂにおいて、「Ｖπ」はクロック信号及びデータ信号としてクロック変調器１及びデータ変調器２に与える電圧値を表す。
【００１５】
そして、CLK-DATA間の位相差Δτ≒T0/2（T0はDATAの１周期を表す）とし、データ信号のパルス幅（以下、データパルス幅という）を基準パルス幅以外の幅（≠100%）とすると、そのパルス幅に応じてデータ変調器２の光出力波形も変化する。
例えば、データパルス幅を基準パルス幅よりも広く（＞100%）すると、図４Ｂに模式的に示すように、データ信号のクロスポイントが図３Ａ及び図３Ｂの場合に比して上側にずれるので、データ変調器２の光出力パワーは増大し、逆に、データパルス幅を基準パルス幅よりも狭く（＜100%）すると、図４Ｃに模式的に示すように、データ信号のクロスポイントが図３Ａ及び図３Ｂの場合に比して下側にずれるので、データ変調器２の光出力パワーは減少することになる。
【００１６】
これに対し、Δτ＝０あるいはΔτ≒０では、データ信号のクロスポイントが光クロック信号の消光時と一致するため、図４Ａに模式的に示すように、データパルス幅のずれは殆ど観測されない。以上の関係を図５に示す。即ち、図５は位相差Δτをパラメータとした時のデータパルス幅に対する光出力平均パワーの計算値を示しており、この図５に示すように、Δτ＝０あるいはΔτ≒0付近ではデータパルス幅のずれは光出力波形に現れないため、光平均パワーも変化しないが、Δτ≠０の場合は、データパルス幅のずれが光出力波形上で観測できるようになり、通常のNRZ信号での光平均パワーと同様に、パルス幅のずれに応じて光出力パワーが変化する。
【００１７】
従って、この図５に示す関係から、データパルス幅を100%からずらした際に、光出力パワーの変化量が最も少なくなる値（即ち、図５に示す直線の傾きが最小となるよう）に可変遅延回路７の遅延量を設定すれば、Δτ＝０あるいはΔτ≒0となるため、CLK-DATA間の相対位相を最適位相に制御することができ、また、データパルス幅を周期的に変化させて、光出力パワーの変化量を０に近づけることによっても、CLK-DATA間の相対位相を最適位相に制御することができることが分かる。
【００１８】
そこで、本実施形態では、パルス幅可変回路８によってデータパルス幅をずらしながら、光分波器３によりデータ変調器２の出力の一部を分岐し、その分岐光をフォトダイオード（受光素子）４で受光し、その受光量に応じた電流値を光出力パワーのモニタ信号として遅延制御部５へ出力し、遅延制御部５において、このモニタ信号（光出力パワー）の変化量を検出し、検出した変化量が最小となるように可変遅延回路７の遅延量を制御する構成としているのである。
【００１９】
このため、遅延制御部５は、例えば、モニタ信号の変化量を検出する変化量検出回路５１と、この変化量検出回路５１で検出されたモニタ信号の変化量が最小となるように可変遅延回路７の遅延量を制御する制御回路５２と、パルス幅可変回路８においてデータ信号のパルス幅を周期的に変化（拡大／縮小）させるための発振器５３とをそなえて構成されている。
【００２０】
ここで、上記の変化量検出回路５１は、例えば図６に示すように、コンデンサ５１１を用い、上記モニタ信号を微分することにより図５に示す直線の傾きを検出する微分検出回路として構成することができる。また、パルス幅可変回路８は、公知のものでよいが、例えば図７に示すように、トランジスタTr1，Tr2の共通エミッタに電流源８１が接続されるとともに、各トランジスタTr1，Tr2のコレクタにそれぞれ抵抗R1，R2が接続されて成る差動論理回路と、トランジスタTr2のコレクタに並列接続されたコンデンサＣと、トランジスタTr2のコレクタにベースが接続されるとともにエミッタに電流源８２が接続されたトランジスタTr3とを用いて構成される。
【００２１】
そして、遅延制御部５（発振器５３）からの信号によりトランジスタTr2のベース電位が調整されることによって、各トランジスタTr1，Tr2のコレクタに現われる相対電位が変化し、これに応じてトランジスタTr3のベース電位が変化するので、入力データパルスのクロスポイントを基準データパルス（例えば、上記相対電位の差が無い状態）のものからずらして、データパルス幅を拡大／縮小することができる。
【００２２】
例えば、発振器５３の出力波形が図８Ａに示すような波形であったとすると、パルス幅可変回路８の出力は、図８Ｂに示すようになる。即ち、図８Ａに示す波形のＨレベルの区間においてはデータパルス幅が拡大し、Ｌレベルの区間においてはデータパルス幅が縮小することになる。なお、上記のコンデンサＣは、トランジスタTr2のコレクタに現われるデータパルスのノイズ成分（直流成分）をカットする役割を果たす。
【００２３】
次に、制御回路（最小値／最大値制御回路）５２は、例えば図９に示すように、リセット付きのサンプルホールド回路５２０，Ｔフリップフロップ（Toggle flip-flop）回路５２１，スイッチ回路５２２Ａ，５２４Ｂ，５２９，インバータ付きスイッチ回路５２２Ｂ，５２４Ａ，レジスタ５２３Ａ，５２３Ｂ，ＡＮＤ回路５２６，１入力反転型のＡＮＤ（論理積）回路５２７，コンパレータ５２８，フリップフロップ回路５３０，Ｒ／Ｓフリップフロップ回路５３１，アップダウン（Ｕ／Ｄ）カウンタ５３２及びディジタル／アナログ（Ｄ／Ａ）コンバータ５３３，インバータ５３４，５３５，遅延回路５３６等をそなえて構成される。
【００２４】
そして、この制御回路５２は、スイッチ５２９の切り替えによって最小値又は最大値制御回路として機能させることができる。例えば、スイッチ５２９を図９に示す接続状態にすると、最小値制御回路として機能し図１０に示す動作を行ない、スイッチ５２９を逆の接続状態にすると、最大値制御回路として機能し図１１に示す動作を行なう。
なお、これらの図１０，図１１に示す信号４０〜４７は、それぞれ順に、発振器５３の出力信号４０、Ｔフリップフロップ回路５２１の出力信号４１、サンプルホールド回路５２０の出力信号４２、レジスタ５２３Ａの出力信号４３、レジスタ５２３Ｂの出力信号４４、Ｒ／Ｓフリップフロップ回路５３１の入力信号４５、アップダウンカウンタ５３２の入力信号（Ｒ／Ｓフリップフロップ回路５３１の出力信号）４６及びＤ／Ａコンバータ５３３の出力信号（遅延制御信号）４７を示している。
【００２５】
これらの図９及び図１０から分かるように、サンプルホールド回路５２０にてクロック周期でホールドされる変化量検出回路（微分検出回路）５１の検出結果と、スイッチ回路５２２Ａ，５２４Ｂ，インバータ付きスイッチ回路５２４Ａ，５２２Ｂにより、レジスタ５２３Ａ，５２３Ｂに異なる周期で交互に書き込まれ異なる周期で交互に読み出される過去の微分検出回路５１の検出結果とが、コンパレータ５２８にて比較される。
【００２６】
そして、その比較結果に応じてアップダウンカウンタ５３２のカウント値がアップ／ダウンされて、Ｄ／Ａコンバータ５３３の出力信号（レベル）が増減され、最終的に、微分検出回路５１の検出結果が最小又は最大となる値で安定することになる。なお、上述した制御回路５２は、公知のディザリング回路を適用して上記と同等の機能を実現してもよい。
【００２７】
上述の構成により、本実施形態の光変調器では、入力光の変調に用いるデータ信号及びクロック信号のうちデータ信号のパルス幅を発振器５３及びパルス幅可変回路８により周期的に変化させ、その状態で、変化量検出回路５１で検出される光出力パワーの変化量が最小（図５に示す直線の傾きが最小となるよう）に可変遅延回路７の遅延量を制御回路５２が制御する。
【００２８】
これにより、データ信号のクロスポイントとクロック信号の消光時とを一致させて、CLK-DATA間の相対位相を最適位相に制御することができるので、良好な光出力波形を安定して得ることができる。
なお、上述した可変遅延回路７の代わりに、例えば図１２Ａ及び図１２Ｂに示すように、差動対のトランジスタTr4，Tr5，差動対のトランジスタTr6，Tr7，トランジスタTr4，Tr5のコレクタに接続された抵抗R3，R4，トランジスタTr4，TR5の共通エミッタに接続された可変電流源７１及びトランジスタTr6，Tr7の共通エミッタに接続された可変電流源７２をそなえて構成され、互いにπ／２だけ位相をずらしたクロック信号をそれぞれトランジスタTr3，Tr4及びTr5，Tr6のベース入力とする、インターポレーター型の位相可変回路を適用してもよい。かかる位相可変回路は位相可変量が広く、一般の可変遅延回路７を用いる場合に比して、より広範囲なCLK-DATA間の位相調整を実現することができる。
【００２９】
〔Ｂ〕第２実施形態の説明
図１３は本発明の第２実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図で、この図１３に示す光変調器は、図１に示すものに比して、制御回路５に代えて制御回路５Ａが設けられるとともに、電流／電圧（Ｉ／Ｖ）変換回路９が設けられ、且つ、制御回路５Ａにおいて、変化量検出回路５１が不要であるとともに、パルス幅設定回路５４が設けられている点が異なる。なお、他の既述の符号を付したものは、それぞれ既述のものと同一もしくは同様のものである。
【００３０】
ここで、パルス幅設定回路５４は、データ変調器２に供給されるデータ信号のパルス幅をパルス幅可変回路８において固定的に基準パルス幅以外の幅に設定するためのもので、Ｉ／Ｖ変換回路９は、フォトダイオード４で受けた光量に応じて発生する電流値を電圧値に変換するものである。
つまり、本第２実施形態の構成は、パルス幅設定回路５４及びパルス幅可変回路８によってデータパルス幅を固定的に基準パルス幅以外の幅（データパルス幅≠100%）に拡大又は縮小させ、その状態でモニタされる光出力レベルが最小又は最大となるように制御回路５２が可変遅延回路７でのクロック信号の遅延量を制御するようになっているのである。
【００３１】
具体的には、図５に示す特性から、制御回路５２は、パルス幅設定回路５４によってデータパルス幅＞100%（拡大）に設定したときは第１実施形態と同様に最小値検出回路（図１０参照）として、逆に、データパルス幅＜100%（縮小）に設定したときは図９に示すスイッチ回路５２９を切り替えて最大値検出回路（図１１参照）として使用する。
このような構成によっても、第１実施形態と同様に、CLK-DATA間の位相を常に最適位相に調整することができる。特に、本実施形態では、変化量検出回路５１が不要になるので、第１実施形態の場合よりも遅延制御部５Ａの簡素化を図ることが可能である。
【００３２】
なお、本例においても、可変遅延回路７は、図１２により上述したインターポレーター型の位相可変回路としてもよい。
〔Ｃ〕変形例の説明
図１４は第１実施形態により前述した遅延制御部５の変形例を示すブロック図で、この図１４に示す遅延制御部５は、発振器５３の出力が、パルス幅可変回路８に加えて、π／２遅延回路５５を介して制御回路５２に入力されるようになっている点が異なる。
【００３３】
即ち、この場合、遅延制御部５の制御回路５２は、例えば図１５Ａ，図１５Ｂ及び図１５Ｃに示すように、最小値又は最大値の検出を発振器５３の出力とπ／２ずれた信号（パルス幅の変化周期）に同期させて、或る特定のパルス幅（＞100%又は＜100%）での光出力パワーが最小又は最大になるように可変遅延回路７の遅延量を制御することによって、CLK-DATA間の位相を常に最適位相に調整するようになっているのである。このようにしても、第１実施形態と同様の作用効果を得ることができる。
【００３４】
他に、例えば図１６に示すように、発振器５３の出力に同期してモニタ信号の利得の極性を反転する位相比較器（パワー検出器）５６を制御回路５２の前段に設ける構成とし、特定のパルス幅（＞100%又は＜100%）での光出力パワーが最小又は最大になるように可変遅延回路７の遅延量を制御することによっても、CLK-DATA間の位相を常に最適位相に調整することができる。なお、この図１６において、５７はモニタ信号のノイズ成分（直流成分）をカットする役割を果たすコンデンサを示す。
【００３５】
また、クロック変調器１の変形例として、例えば図１７に示すように、クロック信号とその反転信号とを１出力反転型の増幅器６′を介してクロック変調器１（各電極１０２）に入力（差動入力）し、RZフォーマットの光出力信号を得るCS(Carrier Suppressed)-RZ変調方式〔例えば、特開2001-119344号公報参照〕を採用した場合であっても、上述した例と同様に、CLK-DATA間の位相を常に最適位相に調整することができる。
【００３６】
なお、このようにクロック変調器１の各電極１０２にクロック信号を差動入力する場合は、クロック信号に必要なビットレートを図１や図１３に示す構成に比して半分にすることができる（例えば、40GbpsのRZ信号を得たい場合なら、クロック信号は20Gbpsのビットレートで済む）。つまり、この場合、クロック変調器１は、データ信号のビットレートの１／２の差動信号を受けてそれらの差動信号により入力光の変調を行なうのである。
【００３７】
また、本発明は、データ変調器２の各電極２０２にデータ信号を差動入力するタイプの光変調器(例えば、特開平5-224163号公報参照)にも適用することができる。さらに、本発明は、クロック変調器１とデータ変調器２とが一体に集積化されているものにも当然に適用することができる。
また、上述した遅延制御部５（又は５Ａ）による可変遅延回路７に対する制御（位相調整）は、必ずしも常時行なう必要はなく、図示しない外部タイマからのタイマ信号によって間欠的に行なうようにしてもよい。この場合は、例えば、遅延制御部５（又は５Ａ）と可変遅延回路７及びパルス幅可変回路８との間にスイッチを介装して、上記タイマ信号により可変遅延回路７及びパルス幅可変回路８への信号供給を停止しうる構成を採ればよい。また、制御回路５２から可変遅延回路７への信号供給停止は、例えば、制御回路５２のＤ／Ａコンバータ５３３を上記タイマ信号により制御することでも実現できる。
【００３８】
さらに、上述した例では、可変遅延回路７をクロック信号ラインに設けて、クロック信号の遅延量を制御することでCLK-DATA間の位相調整を行なっているが、勿論、可変遅延回路７をデータ信号ラインに設けてデータ信号の遅延量を制御することでも同様の位相調整が可能である。また、可変遅延回路７は、信号源と光変調器との間のどの位置に挿入しても良い。
【００３９】
〔Ｄ〕付記
（付記１）  入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動回路であって、
該クロック信号と該データ信号の位相差を調整する可変遅延回路と、
該入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回路と、
該パルス幅可変回路によってパルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該位相差が最小となるように該可変遅延回路を制御する遅延制御部とをそなえたことを特徴とする、光変調器の駆動回路。
【００４０】
（付記２）  該遅延制御部が、
該パルス幅可変回路において該パルス幅を周期的に変化させるための発振器と、
該発振器によって該パルス幅を周期的に変化させた状態で該光変調器の光出力パワーの変化量を検出する変化量検出回路と、
該変化量検出回路で検出された該変化量が最小となるように該可変遅延回路を制御する最小値制御回路とをそなえて構成されたことを特徴とする、付記１記載の光変調器の駆動回路。
【００４１】
（付記３）  該変化量検出回路が、該光変調器の光出力パワーを微分することにより該変化量を検出する微分検出回路により構成されたことを特徴とする、付記２記載の光変調器の駆動回路。
（付記４）  該遅延制御部が、
該パルス幅可変回路において該パルス幅を基準パルス幅以外の幅に設定するパルス幅設定回路と、
該パルス幅設定回路により該パルス幅が該基準パルス幅以外の幅に設定された状態で該光変調器の該光出力パワーが最小又は最大となるように該可変遅延回路を制御する最小値／最大値制御回路とをそなえて構成されたことを特徴とする、付記１記載の光変調器の駆動回路。
【００４２】
（付記５）  該パルス幅設定回路が、該パルス幅可変回路において該パルス幅を基準パルス幅よりも広く設定するように構成されるとともに、
該最小値／最大値制御回路が、該パルス幅設定回路により該パルス幅が該基準パルス幅よりも広く設定された状態で該光変調器の該光出力パワーが最小となるように該可変遅延回路を制御するように構成されたことを特徴とする、付記４記載の光変調器の駆動回路。
【００４３】
（付記６）  該パルス幅調整回路が、該パルス幅可変回路において該パルス幅を該基準パルス幅よりも狭く設定するように構成されるとともに、
該最小値／最大値制御回路が、該パルス幅設定回路により該パルス幅が該基準パルス幅よりも狭く設定された状態で該光変調器の該光出力パワーが最大となるように該可変遅延回路を制御するように構成されたことを特徴とする、付記４記載の光変調器の駆動回路。
【００４４】
（付記７）  該遅延制御部が、
該パルス幅可変回路において該パルス幅を周期的に変化させるための発振器と、
該発振器の出力に基づいて該パルス幅の変化周期に同期して基準パルス幅以外の特定のパルス幅での該光変調器の該光出力パワーが最小又は最大となるように該可変遅延回路を制御する最小値／最大値制御回路とをそなえて構成されたことを特徴とする、付記１記載の光変調器の駆動回路。
【００４５】
（付記８）  該最小値／最大値制御回路が、該パルス幅が基準パルス幅よりも広いときの該光出力パワーが最小となるように該可変遅延回路を制御するように構成されたことを特徴とする、付記７記載の駆動回路。
（付記９）  該最小値／最大値制御回路が、該パルス幅が基準パルス幅よりも小さいときの該光出力パワーが最大となるように該可変遅延回路を制御するように構成されたことを特徴とする、付記７記載の光変調器の駆動回路。
【００４６】
（付記１０）  該可変遅延回路が、インターポレーター型の位相可変回路を用いて構成されたことを特徴とする、付記１〜９のいずれか１項に記載の光変調器の駆動回路。
（付記１１）  該遅延制御部が、外部タイマからのタイマ信号によって該可変遅延回路に対する制御を間欠的に行なうように構成されたことを特徴とする、付記１〜１０のいずれか１項に記載の光変調器の駆動回路。
【００４７】
（付記１２）  該光変調器が、
該クロック信号により該入力光を変調するクロック信号用マッハツェンダ型光変調器と、該データ信号により該クロック信号用マッハツェンダ型光変調器の出力を変調するデータ信号用マッハツェンダ型光変調器とをそなえて構成されるとともに、
該クロック信号用マッハツェンダ型光変調器が、
該データ信号のビットレートの１／２の差動信号を受けて当該差動信号により該入力光の変調を行なうように構成されたことを特徴とする、付記１〜１１のいずれか１項に記載の光変調器の駆動回路。
【００４８】
（付記１３）  該クロック信号用マッハツェンダ型光変調器と、該データ信号用マッハツェンダ型光変調器とが一体に集積化されていることを特徴とする、付記１２記載の光変調器の駆動回路。
（付記１４）  入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の駆動方法であって、
該入力光の変調に用いる該データ信号のパルス幅を変化させ、
パルス幅を変化させた状態で、該光変調器の光出力パワーに基づき、該クロック信号と該データ信号の位相差が最小となるように調整することを特徴とする、光変調器の駆動方法。
【００４９】
（付記１５）  該パルス幅を発振器によって周期的に変化させ、
該パルス幅を該発振器によって周期的に変化させた状態で該光変調器の光出力パワーの変化量を検出し、
検出した変化量が最小となるように該位相差を制御することを特徴とする、付記１４記載の光変調器の駆動方法。
【００５０】
（付記１６）  該パルス幅を基準パルス幅以外の幅に設定し、
該パルス幅を該基準パルス幅以外の幅に設定した状態で該光変調器の該光出力パワーが最小又は最大となるように該位相差を制御することを特徴とする、付記１４記載の光変調器の駆動方法。
（付記１７）  該パルス幅を基準パルス幅よりも広く設定し、
該パルス幅を該基準パルス幅よりも広く設定した状態で該光変調器の該光出力パワーが最小となるように該位相差を調整することを特徴とする、付記１６記載の光変調器の駆動方法。
【００５１】
（付記１８）  該パルス幅を基準パルス幅よりも狭く設定し、
該パルス幅を該基準パルス幅よりも狭く設定した状態で該光変調器の該光出力パワーが最大となるように該位相差を調整することを特徴とする、付記１６載の光変調器の駆動方法。
（付記１９）  該パルス幅を発振器によって周期的に変化させ、
該発振器の出力に基づいて該パルス幅の可変周期に同期して特定のパルス幅での該光変調器の該光出力パワーが最小又は最大となるように該位相差を調整することを特徴とする、付記１４記載の光変調器の駆動方法。
【００５２】
（付記２０）  該パルス幅が基準パルス幅よりも広いときの該光出力パワーが最小となるように該位相差を調整することを特徴とする、付記１９記載の駆動方法。
（付記２１）  該パルス幅が基準パルス幅よりも狭いときの該光出力パワーが最大となるように該位相差を調整することを特徴とする、付記１９記載の光変調器の駆動方法。
【産業上の利用可能性】
【００５３】
以上のように、本発明によれば、入力光の変調に用いるデータ信号のパルス幅を意図的に変化させ、その状態での光変調器の光出力パワーに基づき、クロック信号とデータ信号との位相差が最小となるように制御するので、安価な方法で、クロック信号とデータ信号との間の位相を最適位相に制御することができる。したがって、良好な光出力波形を安定して得ることができ、信頼性の高い光通信を安価に実現でき、その有用性は極めて高いものと考えられる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図である。
【図２】Ａは本実施形態に係るクロック信号（40GHz，RZ信号）の一例を示す図、Ｂは本実施形態に係るデータ信号（40GHz，NRZ信号）の一例を示す図、Ｃは本実施形態に係る光出力（40GHz，光RZ信号）の一例を示す図である。
【図３】Ａは本実施形態に係る光変調器におけるクロック信号とデータ信号の位相が最適位相になっていないときの光出力波形を示す図、Ｂは本実施形態に係る光変調器におけるクロック信号とデータ信号の位相が最適位相になっているときの光出力波形を示す図である。
【図４】Ａは本実施形態に係る光変調器においてデータ信号のパルス幅が基準パルス幅であるときの光出力波形を示す図、Ｂは本実施形態に係る光変調器においてクロック信号とデータ信号の位相差がデータ信号周期の１／２であり、且つ、データ信号のパルス幅が基準パルス幅よりも広いときの光出力波形を示す図、Ｃは本実施形態に係る光変調器においてクロック信号とデータ信号の位相差がデータ信号周期の１／２であり、且つ、データ信号のパルス幅が基準パルス幅よりも狭いときの光出力波形を示す図である。
【図５】本実施形態に係る光変調器においてクロック信号とデータ信号の位相差をパラメータとしたときのデータパルス幅に対する光出力平均パワーの計算値を示す図である。
【図６】図１に示す変化量検出回路の構成を示すブロック図である。
【図７】図１に示すパルス幅可変回路の構成を示すブロック図である。
【図８】Ａは図１に示す遅延制御部の発振器の出力を示す図、Ｂは図１及び図７に示すパルス幅可変回路でのデータパルス幅変化を示す図である。
【図９】図１に示す制御回路の構成を示すブロック図である。
【図１０】図９に示す制御回路（最小値制御回路）の動作を説明するためのタイムチャートである。
【図１１】図９に示す制御回路（最大値制御回路）の動作を説明するためのタイムチャートである。
【図１２】Ａは本実施形態に係るインターポレーター型の位相可変回路の構成を示す図、Ｂは図１２Ａに示す位相可変回路に入力するクロック信号を示す図である。
【図１３】本発明の第２実施形態に係る光変調器及びその駆動回路の要部の構成を示すブロック図である。
【図１４】図１に示す遅延制御部の変形例を示すブロック図である。
【図１５】Ａは図１４に示す発振器の出力を示す図、Ｂは図１４に示すπ／２遅延回路の出力を示す図、Ｃは図１に示すパルス幅可変回路でのデータパルス幅変化を示す図である。
【図１６】図１に示す遅延制御部の変形例を示すブロック図である。
【図１７】図１及び図１３に示す光変調器の変形例を示すブロック図である。
【図１８】従来のRZ信号生成用のマッハツェンダ型光変調器とその駆動回路の要部を示すブロック図である。
【国際調査報告】
2004056016.tif 000021
2004056016.tif 000022
2004056016.tif 000023
2004056016.tif 000024