(57)【要約】本発明は半導体装置に関し、特に、半導体基板の厚み方向に主電流が流れる半導体装置に関する。  半導体基板の厚み方向に主電流が流れる半導体装置において、機能の異なる半導体素子を隣接して配置する場合に、所期の電気的特性を達成できる半導体装置を提供することを目的とする。  そして、上記目的を達成するために、半導体基板（９０１）の第２の主面（ＭＳ２）の表面内に、互いに間隔を開けて交互に形成されたＰ型半導体領域（９１２）とＮ型半導体領域（９１３）とが設けられ、両者の間の半導体基板（９０１）の表面内にはトレンチ内に絶縁体（９１４）を埋め込んで形成したトレンチ分離構造（９１１）が配設されている。また、Ｐ型半導体領域（９１２）およびＮ型半導体領域（９１３）に共通に接するように第２の主電極（９１６）が配設されている。
2004109808.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（９０１）の第１の主面（ＭＳ１）に設けられた第１の主電極（９０８）と、
前記半導体基板（９０１）の第２の主面（ＭＳ２）に設けられた第２の主電極（９１６）と、
前記第１の主面（ＭＳ２）の表面内に設けられた少なくとも１つのトレンチ型ゲート電極（９０５）と、を備え、前記半導体基板（９０１）の厚み方向に主電流が流れる半導体装置であって、
前記半導体基板（９０１）は、
前記第２の主面（ＭＳ２）の表面内に設けられた少なくとも１つのトレンチ分離構造（９１１）と、
前記第２の主面（ＭＳ２）の表面内に配設された、第１導電型の第１の不純物領域（９１３）および第２導電型の第２の不純物領域（９１２）とを有し、
前記少なくとも１つのトレンチ分離構造（９１１）は、
前記第２の主面（ＭＳ２）の表面内に設けたトレンチ内部に、絶縁体または前記半導体基板とは反対導電型の半導体を埋め込んで構成され、前記第１の不純物領域と前記第２の不純物領域とを隔てるように配設されることを特徴とする、半導体装置。
【請求項２】
前記第２の主面（ＭＳ２）における前記少なくとも１つのトレンチ分離構造（９１１）、前記第１および第２の不純物領域（９１３，９１２）の露出面は、同一平面をなし、
前記第２の主電極（９１６）は、前記少なくとも１つのトレンチ分離構造（９１１）、前記第１および第２の不純物領域（９１３，９１２）上を共通に覆うように配設される、請求の範囲１記載の半導体装置。
【請求項３】
前記第２の主電極（９１６ａ，９１６ｂ）は、前記第１および第２の不純物領域を個々に覆うように配設され、
前記第２の不純物領域（９１３）を覆う前記第２の主電極（９１６ｂ）は、抵抗素子（９１５）を介して主電極端子に接続される、請求の範囲１記載の半導体装置。
【請求項４】
前記少なくとも１つのトレンチ分離構造（９１１）は、
前記絶縁体内部の電荷が、前記半導体基板（９０１）内の電荷に対して極性が逆で、前記少なくとも１つのトレンチ分離構造（９１１）の電荷量の合計が、前記半導体基板（９０１）の前記第２の主面（ＭＳ２）から前記少なくとも１つのトレンチ分離構造（９１１）の底面までの領域での前記半導体基板（９０１）内の電荷量とほぼ等しい、請求の範囲１記載の半導体装置。
【請求項５】
前記少なくとも１つのトレンチ分離構造（９１１）の幅は、０．２μｍ〜１００μｍの範囲に設定され、配設間隔は０．５μｍ〜５００μｍの範囲に設定される、請求の範囲１記載の半導体装置。
【請求項６】
半導体基板（９０１）の第１の主面（ＭＳ１）に設けられた第１の主電極（９０８）と、前記半導体基板（９０１）の第２の主面（ＭＳ２）に設けられた第２の主電極（９１６）と、前記第１の主面（ＭＳ２）の表面内に設けられた少なくとも１つのトレンチ型ゲート電極（９０５）と、を備え、前記半導体基板（９０１）の厚み方向に主電流が流れる半導体装置の製造方法であって、
（ａ）半導体ウェハの状態で前記第１の主面（ＭＳ１）側の構成を形成した後、前記第２の主面（ＭＳ２）の表面内に少なくとも１つのトレンチ（ＴＲ）を形成する工程と、
（ｂ）前記半導体ウェハの状態で、前記第２の主面（ＭＳ２）の全面に絶縁体層または前記半導体基板とは反対導電型の半導体層を形成して、前記少なくとも１つのトレンチ（ＴＲ）内に前記絶縁体層または前記半導体層を埋め込む工程と、
（ｃ）前記第２の主面（ＭＳ２）上の前記絶縁体層または前記半導体層を除去して少なくとも１つのトレンチ分離構造（９１１）を得る工程と、を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は半導体装置に関し、特に半導体基板の厚み方向に主電流が流れる半導体装置に関する。
【背景技術】  半導体基板の厚み方向に主電流が流れる半導体装置の一例として、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）素子と、当該ＩＧＢＴ素子に逆並列に接続されたダイオード素子とを隣接して形成する構成が提案されている。
例えば、特開平１１−９７７１５号公報には、半導体基板の第１の主面側にゲート電極構造を形成し、第２の主面の表面内に、Ｐ型不純物領域およびＮ型不純物領域とを交互に隣接して形成し、Ｐ型不純物領域とゲート電極構造とでＩＧＢＴ領域を構成し、Ｎ型不純物領域とゲート電極構造とでダイオード領域とを構成する例が開示されている。
このような構成においては、第２の主面側のＰ型不純物領域とＮ型不純物領域とが接触しているので、例えばスナップバックと呼称される現象が発生し、ＩＧＢＴ素子のスッイチング動作においてエネルギー損失が生じ、所期の電気的特性が得られないという問題があった。
【発明の開示】
本発明は、半導体基板の厚み方向に主電流が流れる半導体装置において、機能の異なる半導体素子を隣接して配置する場合に、所期の電気的特性を達成できる半導体装置を提供することを目的とする。
本発明に係る半導体装置の態様は、半導体基板の第１の主面に設けられた第１の主電極と、前記半導体基板の第２の主面に設けられた第２の主電極と、前記第１の主面の表面内に設けられた少なくとも１つのトレンチ型ゲート電極とを備え、前記半導体基板の厚み方向に主電流が流れる半導体装置であって、前記半導体基板は、前記第２の主面の表面内に設けられた少なくとも１つのトレンチ分離構造と、前記第２の主面の表面内に配設された、第１導電型の第１の不純物領域および第２導電型の第２の不純物領域とを有し、前記少なくとも１つのトレンチ分離構造は、前記第２の主面の表面内に設けたトレンチ内部に、絶縁体または前記半導体基板とは反対導電型の半導体を埋め込んで構成され、前記第１の不純物領域と前記第２の不純物領域とを隔てるように配設される。
本発明に係る半導体装置の態様によれば、例えば第１の不純物領域をＭＯＳＦＥＴ素子のドレイン領域およびダイオード素子のカソード領域として使用し、第２の不純物領域をＩＧＢＴ素子のコレクタ領域として使用する場合、少なくとも１つのトレンチ分離構造の存在によりＩＧＢＴ素子の動作時に流れる電流経路の抵抗値が増加し、当該電流経路にモデュレーションに際して流れる電流を低減できるので、スナップバックを抑制できる。また、少なくとも１つのトレンチ分離構造を設けることで、第２の主面に占める有効領域の面積（第１の不純物領域と第２の不純物領域の面積の和）を小さくせずともスナップバックを抑制できるので、ＩＧＢＴ素子の動作時のオン電圧やダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、それぞれの動作時の局所的電流密度が高くなることが防止される。
本発明に係る半導体装置の製造方法の態様は、半導体基板の第１の主面に設けられた第１の主電極と、前記半導体基板の第２の主面に設けられた第２の主電極と、前記第１の主面の表面内に設けられた少なくとも１つのトレンチ型ゲート電極とを備え、前記半導体基板の厚み方向に主電流が流れる半導体装置であって、半導体ウェハの状態で前記第１の主面側の構成を形成した後、前記第２の主面の表面内に少なくとも１つのトレンチを形成する工程（ａ）と、前記半導体ウェハの状態で、前記第２の主面の全面に絶縁体層または前記半導体基板とは反対導電型の半導体層を形成して、前記少なくとも１つのトレンチ内に前記絶縁体層または前記半導体層を埋め込む工程（ｂ）と、前記第２の主面上の前記絶縁体層または前記半導体層を除去して少なくとも１つのトレンチ分離構造を得る工程（ｃ）とを備えている。
本発明に係る半導体装置の製造方法の態様によれば、少なくとも１つのトレンチ分離構造により、例えばＭＯＳＦＥＴ素子のドレイン領域およびダイオード素子のカソード領域とし機能する不純物領域と、ＩＧＢＴ素子のコレクタ領域として機能する不純物領域を隔てる構成とすることで、少なくとも１つのトレンチ分離構造の存在によりＩＧＢＴ素子の動作時に流れる電流経路の抵抗値が増加し、当該電流経路にモデュレーションに際して流れる電流を低減できるので、スナップバックを抑制できる。また、少なくとも１つのトレンチ分離構造を設けることで、第２の主面に占める有効領域の面積（不純物領域の面積の和）を小さくせずともスナップバックを抑制できるので、ＩＧＢＴ素子の動作時のオン電圧やダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、それぞれの動作時の局所的電流密度が高くなることが防止される。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】  図１は、本発明の経緯を説明するための導体装置の構成を示す断面図である。
図２は、本発明の経緯を説明するための導体装置の動作を説明する等価回路を示す図である。
図３は、本発明の経緯を説明するための導体装置の動作特性を説明する図である。
図４は、本発明に係る半導体装置の実施の形態の構成を示す断面図である。
図５は、本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
図６は、本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
図７は、本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
図８は、本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
図９は、本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
図１０は、本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
図１１は、本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
図１２は、本発明に係る半導体装置に使用される半導体基板のウエハ状態での構成を示す平面図である。
図１３は、本発明に係る半導体装置の実施の形態の動作を説明する等価回路を示す図である。
図１４は、本発明に係る半導体装置の実施の形態の動作特性を説明する図である。
図１５は、本発明に係る半導体装置の実施の形態の製造工程を説明する断面図である。
図１６は、本発明に係る半導体装置の実施の形態の製造工程を説明する断面図である。
図１７は、本発明に係る半導体装置の実施の形態の製造工程を説明する断面図である。
図１８は、本発明に係る半導体装置の実施の形態の製造工程を説明する断面図である。
図１９は、本発明に係る半導体装置の実施の形態の変形例の構成を示す断面図である。
【発明を実施するための最良の形態】  本発明に係る実施の形態の説明に先立って、本発明の技術思想に到達するまでの経緯について図１〜図３を用いて説明する。
図１は、従来の半導体装置の問題点を解消するために考案された半導体装置９０の基本構成を示す断面図である。
図１に示す半導体装置９０においては、高比抵抗のＮ型基板（Ｎ−）である半導体基板９０１の第１の主面ＭＳ１の表面内に全面に渡ってＰ型半導体領域９０２が形成されている。
そして、第１の主面ＭＳ１の表面からＰ型半導体領域９０２を貫通して半導体基板９０１内に達する２つのトレンチ９０３が設けられ、トレンチ９０３の内壁面はゲート絶縁膜９０４によって覆われている。さらに、ゲート絶縁膜９０４によって囲まれたトレンチ９０３内の領域には導電体材料が埋め込まれてトレンチ型ゲート電極９０５を構成している。
また、Ｐ型半導体領域９０２の表面内には、ゲート絶縁膜９０４に少なくとも一部が接するように選択的に形成された比較的高濃度（Ｎ＋）のＮ型半導体領域９０６が配設されている。Ｎ型半導体領域９０６は２つのトレンチ９０３のそれぞれの両サイドに設けられているが、トレンチ間において対向するＮ型半導体領域９０６の間には比較的高濃度（Ｐ＋）のＰ型半導体領域９０７が設けられている。なお、Ｐ型半導体領域９０７は、Ｐ型半導体領域９０２に対する良好な電気的コンタクトを得るための構成である。
そして、互いに隣接するＮ型半導体領域９０６およびＰ型半導体領域９０７の上部に接するように第１の主電極９０８が配設されている。
第１の主電極９０８はＮ型半導体領域９０６およびＰ型半導体領域９０７に、外部端子ＥＴから電位を与える電極である。なお、第１の主電極９０８は半導体装置９０の動作に応じて、エミッタ電極として機能する場合もあれば、アノード電極またはソース電極として機能する場合もある。また、トレンチ型ゲート電極９０５には外部端子ＧＴから制御電圧が与えられる。
また、半導体基板９０１の第２の主面ＭＳ２の表面内には、互いに間隔を開けて交互に形成されたＰ型半導体領域９１２とＮ型半導体領域９１３とが設けられている。そして、Ｐ型半導体領域９１２およびＮ型半導体領域９１３に共通に接するように第２の主電極９１６が配設されている。
このように、Ｐ型半導体領域９１２とＮ型半導体領域９１３とを接触させずに配設することで、電気的特性の改善を図る構成とした。
第２の主電極９１６は、Ｐ型半導体領域９１２およびＮ型半導体領域９１３に外部端子ＣＴから電位を与える電極である。なお、第２の主電極９１６は、コレクタ電極として機能する場合もあればカソード電極またはドレイン電極として機能する場合もある。
次に、図２および図３を用いて半導体装置９０の動作について説明する。図２は半導体装置９０の機能を等価回路として模式的に示す図であり、半導体装置９０は、ＩＧＢＴ素子と、それに逆並列に接続されたダイオード素子として機能することが示されている。また、図３は半導体装置９０の電流電圧特性を示す図である。
図２に示すように、第２主面ＭＳ２の表面内に、Ｐ型半導体領域９１２およびＮ型半導体領域９１３を間隔を開けて配設した場合、外部端子ＥＴに接地電位が与えられ、外部端子ＣＴに正電位が与えられ、外部端子ＧＴにオン信号が与えられた場合、第１主面ＭＳ１側までの電流パスとして、Ｎ型半導体領域９１３から抵抗Ｒ１およびＲ２を有する半導体基板９０１内の経路およびゲート絶縁膜９０４に接するＰ型半導体領域９０２内に形成されるチャネル領域を通ってＮ型半導体領域９０６に達する電流経路（１）と、Ｐ型半導体領域９１２から抵抗Ｒ２を有する半導体基板９０１内の経路およびゲート絶縁膜９０４に接するＰ型半導体領域９０２内に形成されるチャネル領域を通ってＮ型半導体領域９０６に達する電流経路（２）が形成される。
ここで、電流経路（１）は、いわゆるＭＯＳＦＥＴ素子として動作する際の経路であり、電流経路（２）は、いわゆるＩＧＢＴ素子として動作する際の経路である。
なお、半導体装置９０は、外部端子ＥＴに接地電位が与えられ、外部端子ＣＴに負電位が与えられ、外部端子ＧＴにオフ信号が与えられた場合はダイオード素子として動作し、抵抗Ｒ３を有する半導体基板９０１内の経路を通ってＮ型半導体領域９１３に電流が流れる。
Ｐ型半導体領域９１２の近傍の半導体基板９０１内の部分をＸ点と呼称すると、Ｎ型半導体領域９１３との間の抵抗Ｒ１の抵抗値は、Ｎ型半導体領域９１３とＰ型半導体領域９１２とが接近している場合には非常に小さくなる。
なお、図２においては、半導体基板９０１内の抵抗Ｒ２およびＲ３は、それぞれＩＧＢＴ素子として動作する場合およびダイオード素子として動作する場合、モデュレーションが発生し、電圧が高くなるにつれて抵抗値は低くなるので、可変抵抗の記号を用いたが、ＭＯＳＦＥＴ素子として動作する場合は、ほぼ一定の抵抗値になる。
図３には、半導体装置９０の電流電圧特性を概念的に示している。すなわち、図３においては、横軸に電圧値を、縦軸に電流値を示し、特性Ａ、特性Ｂ、特性Ｃおよび特性Ｄの４種類の電流電圧特性を示している。
特性Ａは、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ点との間の電位差の関係を示す特性である。
特性Ｂは、Ｐ型半導体領域９１２を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ点との間の電位差の関係を示す特性である。
特性Ｃは、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴと外部端子ＥＴとの間の電位差の関係を示す特性である。
特性Ｄは、Ｐ型半導体領域９１２を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴと外部端子ＥＴとの間の電位差の関係を示す特性である。
ここで、特性Ｂは、傾き１／Ｒ１の直線を示し、特性Ａは外部端子ＣＴとＸ点との間の電位差がおよそ０．６Ｖになるまでは電流が殆ど流れない特性を示す。
次に、Ｎ型半導体領域９１３とＰ型半導体領域９１２とを外部端子ＣＴに共通に接続した場合について説明する。
電流が少ない場合、外部端子ＣＴとＸ点との間の電位差は小さく、ＩＧＢＴ素子が動作しないため、ＭＯＳＦＥＴ素子の動作が主となり、ほぼ電流経路（１）に電流が流れる。
そして、モデュレーションが起こりＩＧＢＴ素子が動作して電流が流れ始める時、すなわち外部端子ＣＴとＸ点との間の電位差がおよそ０．６Ｖに達した時、特性Ｄにおける電流値および電圧値は、Ｚ点で示される値になっている。
以後、ＩＧＢＴ素子が動作して電流が流れる電圧、すなわちモデュレーションが起こり始める電圧をモデュレーション電圧Ｖｍｏｄと定義する。
そして、Ｚ点で示される電流以上の電流を流そうとした場合、電流経路（２）を通るＩＧＢＴ素子としての動作が徐々に主流になってくる。ＩＧＢＴ素子としての動作で流れる電流は指数関数的に増加する一方、ＭＯＳＦＥＴ素子としての動作で流れる電流は、一次関数でしか増加しないため、電流をＺ点で示される電流以上に流すと、外部端子ＣＴと外部端子ＥＴとの間の電位差が小さくなる現象、すなわちスナップバック現象が観測される。
図３では、特性ＤにおけるＺ点を折り返し点として、電圧の低下に伴って電流が急激に増加する特性Ｅが示されておりこの特性がスナップバック現象に対応する。
なお、スナップバック現象が観測される負性抵抗領域をスナップバック領域と呼称する。
スッチング動作を経時的に見た場合、スナップバック現象が生じると、電流および電圧が共に大きくなる時間帯が生じ、エネルギー損失が生じる。
このように、Ｐ型半導体領域９１２とＮ型半導体領域９１３とを接触させずに配設した構成においても、Ｐ型半導体領域９１２とＮ型半導体領域９１３とが接近している場合にはスナップバック現象が生じる。そこで、Ｎ型半導体領域９１３とＰ型半導体領域９１２との間隔をさらに広げることにより、第２の主面ＭＳ２に占める有効領域の面積（Ｐ型半導体領域９１２とＮ型半導体領域９１３の面積の和）が小さくなり、特性Ａおよび特性Ｃは、僅かに高電圧側（図３に向かって右側）にシフトする。
また、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間隔が広くなったことで、抵抗Ｒ１（図２）の抵抗値が大きくなり、特性Ｂの傾きが緩やかになる。
そして、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間隔を広くしても、半導体チップの面積は大きくしない場合、必然的にＮ型半導体領域９１２の面積は小さくなり、半導体チップに占めるＮ型半導体領域９１２の面積の比率は小さくなるので、特性Ｄの傾きは僅かに小さくなる。
そして、Ｐ型半導体領域９１２とＮ型半導体領域９１３間の抵抗Ｒ１が大きくなることで特性Ｂの傾きが緩やかになり、外部端子ＣＴとＸ点との間の電位差がおよそ０．６Ｖに達した時でも、ＭＯＳＦＥＴ素子の動作電流はさほど流れず、外部端子ＣＴと外部端子ＥＴとの間の電位差も小さくスナップバックを抑制できる。ここで、外部端子ＣＴとＸ点との間の電位差がおよそ０．６Ｖに達した時点、すなわちＺ点では、Ｖｍｏｄ＝Ｒ１×ｉｄの関係が成立している。なお、ｉｄは、ＭＯＳＦＥＴ素子の動作電流、すなわち電流経路（１）に流れる電流であり、ここでは、特にＺ点での電流値を指す。
しかし、上述したように、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間隔を広げることにより、第２の主面ＭＳ２に占める有効領域の面積が小さくなるので、ＩＧＢＴ素子の動作時のオン電圧やダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、それぞれの動作時の局所的電流密度が高くなる。
また、Ｎ型半導体領域９１３の面積をＰ型半導体領域９１２に比べて小さくすることによってもスナップバックを抑制でき、Ｎ型半導体領域９１３の面積をＰ型半導体領域９１２に比べて極めて小さくすると、スナップバックが観測されないようにすることも可能であるが、Ｎ型半導体領域９１３の面積を小さくすることにより、ダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、電流密度が非常に大きくなってダイオード素子が損傷する可能性がある。
そこで発明者達は、Ｎ型半導体領域９１３とＰ型半導体領域９１２との間の半導体基板９０１の表面内にトレンチを設けるという技術思想に到達した。  以下、本発明に係る実施の形態として、上記技術思想に基づいて得られた半導体装置１００の構成および動作について説明する。
Ａ．装置構成
Ａ−１．断面構成
図４は半導体装置１００の基本構成を示す断面図である。
図４に示す半導体装置１００においては、高比抵抗のＮ型基板（Ｎ−）である半導体基板９０１の第１の主面ＭＳ１の表面内に全面に渡ってＰ型半導体領域９０２が形成されている。ここで、Ｎ型半導体基板９０１は、耐圧クラスによってその比抵抗や、Ｐ型半導体領域９１２の底部とトレンチ９０３の底部との距離Ｌが異なるが、例えば耐圧１２００Ｖクラスの場合は、比抵抗は４０〜６０Ωｃｍ、距離Ｌは１００〜２００μｍ程度に設定され、それよりも耐圧クラスが低ければ比抵抗は低くなり、距離Ｌは短くなる。
そして、第１の主面ＭＳ１の表面からＰ型半導体領域９０２を貫通して半導体基板９０１内に達する２つのトレンチ９０３が設けられ、トレンチ９０３の内壁面はゲート絶縁膜９０４によって覆われている。さらに、ゲート絶縁膜９０４によって囲まれたトレンチ９０３内の領域には導電体材料が埋め込まれてトレンチ型ゲート電極９０５を構成している。
Ｐ型半導体領域９０２は、半導体装置１００が、ＭＯＳＦＥＴ素子およびＩＧＢＴ素子として動作する場合は、チャネル領域を含んだボディ領域となるので、ＭＯＳＦＥＴまたはＩＧＢＴの閾値電圧に基づいて不純物濃度や深さが設定される。
なお、不純物濃度や拡散深さは、イオン注入条件や、熱拡散条件により決定される。例えば、不純物濃度は、通常はＭＯＳＦＥＴのソース電極またはＩＧＢＴのエミッタ電極と接する領域で、１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０１８ａｔｏｍｓ／ｃｍ３となるように設定され、拡散深さはトレンチ溝９０３を越えない程度に、数μｍの深さに設定される。
また、トレンチ９０３は、２〜１０μｍのピッチでエッチングにより設けられ、幅は０．５〜３．０μｍ、深さは３〜２０μｍに設定される。
トレンチ９０３の内壁表面に配設されるゲート絶縁膜９０４は、ＭＯＳＦＥＴを構成する絶縁膜であり、ゲート駆動電圧や飽和電流、容量等に基づいて最適な厚みとなるように設定される。一般的には１０〜２００ｎｍの厚さのシリコン酸化膜が使用され、熱酸化や堆積等により形成される。
トレンチ９０３内に埋め込まれたトレンチ型ゲート電極９０５は、高不純物濃度の多結晶シリコン膜や、例えばタングステンシリサイド等の高融点金属材料、あるいはそれらの多層膜で構成される。一般的には、トレンチ９０３の幅の半分以上の厚さの導電膜を第１の主面ＭＳ１上に堆積した後、異方性エッチング等により平坦化して得られるが、写真製版により所定パターンのマスクを形成した後、導電膜を堆積し、エッチングを行って得ることもできる。
ここで、トレンチ型ゲート電極９０５の材料の仕事関数値により、Ｐ型半導体領域９０２の最適濃度は変わり、極端な場合、トレンチ９０３側面に沿ってＮ型半導体領域を設け、ゲート絶縁膜に接した領域に、エミッタ領域と同一導電型（Ｎ型）の薄い層を設けたベリッドチャネル構造とする場合もある。
また、Ｐ型半導体領域９０２の表面内には、ゲート絶縁膜９０４に少なくとも一部が接するように選択的に形成された比較的高濃度（Ｎ＋）のＮ型半導体領域９０６が配設されている。Ｎ型半導体領域９０６は２つのトレンチ９０３のそれぞれの両サイドに設けられているが、トレンチ間において対向するＮ型半導体領域９０６の間には比較的高濃度（Ｐ＋）のＰ型半導体領域９０７が設けられている。なお、Ｐ型半導体領域９０７は、Ｐ型半導体領域９０２に対する良好な電気的コンタクトを得るための構成である。
なお、Ｎ型半導体領域９０６およびＰ型半導体領域９０７は、何れも写真製版によるパターニングとイオン注入によって形成され、表面濃度が例えば１×１０２０ａｔｏｍｓ／ｃｍ３以上に設定される。
そして、互いに隣接するＮ型半導体領域９０６およびＰ型半導体領域９０７の上部に接するように第１の主電極９０８が配設されている。
第１の主電極９０８はＮ型半導体領域９０６およびＰ型半導体領域９０７に、外部端子ＥＴから電位を与える電極である。なお、第１の主電極９０８は半導体装置９０の動作に応じて、エミッタ電極として機能する場合もあれば、アノード電極またはソース電極として機能する場合もある。また、トレンチ型ゲート電極９０５には外部端子ＧＴから制御電圧が与えられる。
第１の主電極９０８は、Ｎ型半導体領域９０６およびＰ型半導体領域９０７を覆うように形成された層間絶縁膜（図示せず）を写真製版とエッチングにより選択的に開口し、例えばアルミニウムとシリコンの化合物で構成される導電膜を堆積して形成される。
また、第１の主電極９０８上に図示していない保護膜が形成され、上記保護膜の所定部分に設けられた開口孔部を介して外部電源に接続される。
半導体基板９０１の第２の主面ＭＳ２の表面内には、互いに間隔を開けて交互に形成されたＰ型半導体領域９１２とＮ型半導体領域９１３とが設けられ、両者の間の半導体基板９０１の表面内にはトレンチ内に絶縁体９１４を埋め込んで形成したトレンチ分離構造９１１が配設されている。
ここで、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３の不純物濃度は、何れも１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３であり、例えば、イオン注入によって所定の不純物を注入した後、アニールによって活性化することで形成されるが、半導体装置の特性によっては、上記濃度範囲以外であっても良く、アニールを行わなくても良い場合もある。
そして、Ｐ型半導体領域９１２およびＮ型半導体領域９１３に共通に接するように第２の主電極９１６が配設されている。なお、トレンチ分離構造９１１は、その露出面がＰ型半導体領域９１２およびＮ型半導体領域９１３の露出面とともに同一平面をなすように第２の主面内に設けられており、第２の主電極９１６はトレンチ分離構造９１１上も併せて覆うように配設されている。
第２の主電極９１６は、Ｐ型半導体領域９１２およびＮ型半導体領域９１３に外部端子ＣＴから電位を与える電極である。なお、第２の主電極９１６は、コレクタ電極として機能する場合もあればカソード電極またはドレイン電極として機能する場合もある。
トレンチ分離構造９１１の深さは、半導体基板９０１の比抵抗、Ｎ型半導体領域９１３およびＰ型半導体領域９１２の不純物濃度、両者の面積比、トレンチ分離構造９１１を構成する絶縁体９１４の材質およびスループットに基づいて最適化された値に設定され、異方性エッチング等によって形成される。
また、トレンチ分離構造９１１の幅や配設間隔は任意に設定でき、例えば、幅０．２μｍ〜１００μｍ、配設間隔は０．５μｍ〜５００μｍに設定される。
ここで、トレンチ分離構造９１１を構成する絶縁体９１４は、その内部の電荷が、半導体基板９０１内の電荷に対して極性が逆で、全てのトレンチ分離構造９１１の電荷量の合計が、半導体基板９０１の第２の主面ＭＳ２からトレンチ分離構造９１１の底面までの領域での半導体基板９０１内の電荷量とほぼ等しくなるように材質や寸法が設定される。例えば、半導体基板９０１のＮ型の不純物濃度がｎ（ａｔｏｍｓ／ｃｍ３）であって、トレンチ分離構造９１１の幅寸法がＷ、深さがｔ、奥行き寸法がｘ、トレンチ分離構造９１１の中心線間の距離（トレンチ配設ピッチ）がＰである場合、電気素量をｑとすると２つのトレンチ分離構造９１１で挟まれる半導体基板９０１の領域内にはｑｎ・（Ｐ−Ｗ）ｔｘの負電荷が存在することになるので、１つのトレンチ分離構造９１１の内部に上記負電荷と同量の正電荷が存在するように絶縁体９１４の材質を設定する。より具体的には、固定電荷密度ｎ・（Ｐ−Ｗ）／Ｗの絶縁体を使用する。
このように設定することで、リサーフ（ＲＥＳＵＲＦ）効果により耐電圧を安定に高めることができ、半導体基板９０１の厚みを薄くすることができる。また、半導体基板９０１の濃度を高くすることができるため、ＩＧＢＴ素子のオン電圧、およびダイオード素子の順方向電圧Ｖｆを小さくでき、エネルギー損失の低下を図ることができる。
ここで、半導体装置１００がＩＧＢＴ素子として動作する場合、第１の主電極９０８はエミッタ電極となり、第２の主電極９１６はコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
また、ダイオード素子として動作する場合、第１の主電極９０８はアノード電極となり、第２の主電極９１６はカソード電極となり、第１の主面ＭＳ１に形成されＰ型半導体領域９０２はアノード領域、Ｐ型半導体領域９０７はアノードコンタクト領域、第２の主面ＭＳ２側に設けられたＮ型半導体領域９１３はカソード領域となる。
また、ＭＯＳＦＥＴ素子として動作する場合、第１の主電極９０８は、ソース電極となり、第２の主電極９１６はドレイン電極となり、Ｎ型半導体領域９０６はソース領域となり、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域、Ｎ型半導体領域９１３はドレイン領域となる。
Ａ−２．平面構成
次に、トレンチ分離構造９１１、Ｐ型半導体領域９１２およびＮ型半導体領域９１３の平面形状について図５〜図１１を用いて説明する。なお、図５、図８〜図１１は、半導体装置１００を半導体チップの状態で第２の主面ＭＳ２側から見た場合の平面図である。
図５は、輪郭形状が矩形をなすループ状の複数のトレンチ分離構造９１１を間隔を開けて並列に配設した例を示し、ループ状のトレンチ分離構造９１１で囲まれる領域にＮ型半導体領域９１３が配設され、トレンチ分離構造９１１を囲むようにＰ型半導体領域９１２が配設されている。
ここで、図６および図７に、第１の主面ＭＳ１側から見た場合のトレンチ９０３の平面形状の例を示す。図６に示す例では、ストライプ状の複数のトレンチ９０３が、Ｐ型半導体領域９０２の表面内に間隔を開けて並列して配設されており、その配列方向はトレンチ分離構造９１１の配列方向と一致している。
一方、図７に示す例でも、ストライプ状の複数のトレンチ９０３が、Ｐ型半導体領域９０２の表面内に間隔を開けて並列して配設されているが、その配列方向はトレンチ分離構造９１１の配列方向に対して９０度の角度をなしている。なお、図６および図７では便宜的にＮ型半導体領域９０６等は省略している。このように、トレンチ９０３の配列方向とトレンチ分離構造９１１の配列方向とが９０度をなすように両者を配設することで、電流の分布を均一できるという利点がある。
図８は、輪郭形状が矩形をなすループ状の複数のトレンチ分離構造９１１が、同心をなすように間隔を開けて配設した例を示し、中央のトレンチ分離構造９１１のループが最も小さく、外側に向かうにつれてトレンチ分離構造９１１のループが大きくなるように構成されている。そして、中央のトレンチ分離構造９１１で囲まれる領域にＰ型半導体領域９１２が配設され、中央のトレンチ分離構造９１１を囲むようにＮ型半導体領域９１３が配設されている。以後、同様に各トレンチ分離構造９１１を囲むようにＰ型半導体領域９１２とＮ型半導体領域９１３とが交互に配設されている。
図９は、ストライプ状の複数のトレンチ分離構造９１１が、間隔を開けて並列して配設された例を示し、複数のトレンチ分離構造９１１間には、Ｐ型半導体領域９１２およびＮ型半導体領域９１３が交互に配設されているが、Ｐ型半導体領域９１２およびＮ型半導体領域９１３が交互に配設されている領域は、トレンチ分離構造９１１の配列の中央部だけであり、トレンチ分離構造９１１の配列の両端部は不純物濃度の低い半導体基板９０１の表面内に設けられており、半導体チップの外周領域にはＰ型半導体領域９１２が配設されている。
図１０は、輪郭形状が矩形をなすループ状の複数のトレンチ分離構造９１１（小ループ）を間隔を開けて並列に配設し、この配列の外周を囲むように、輪郭形状が矩形をなすさらに大きなループ状のトレンチ分離構造９１１（大ループ）を配設した例を示し、小ループをなすトレンチ分離構造９１１で囲まれる領域にＮ型半導体領域９１３が配設され、小ループをなすトレンチ分離構造９１１を囲むようにＰ型半導体領域９１２が配設されている。また、大ループをなすトレンチ分離構造９１１を囲むようにＮ型半導体領域９１３が配設されている。
また図１１は、ストライプ状の複数のトレンチ分離構造９１１が、間隔を開けて並列して配設された例を示し、複数のトレンチ分離構造９１１間には、Ｐ型半導体領域９１２およびＮ型半導体領域９１３が交互に配設されている。ここで、トレンチ分離構造９１１は半導体チップの端縁部まで延在するように配設され、Ｐ型半導体領域９１２とＮ型半導体領域９１３とは、トレンチ分離構造９１１とチップエッジとにより分離されている。
ここで、図５〜図１１に示したような半導体チップを得るための半導体ウエハの平面構成を図１２に示す。図１２には、半導体ウエハＷＦにおいてストライプ状の複数のトレンチ分離構造９１１を設けた状態を示しており、縦横に設けたダイシングラインＤＬに従ってダイシングすることで、半導体ウエハＷＦを複数の半導体チップに分割できる。
Ｂ．動作
次に、図１３および図１４を用いて半導体装置１００の動作について説明する図１３は半導体装置１００の機能を等価回路として模式的に示す図であり、半導体装置１００は、ＩＧＢＴ素子と、それに逆並列に接続されたダイオード素子として機能することが示されている。また、図１４は半導体装置１００の電流電圧特性を示す図である。
図１３に示すように、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間の半導体基板９０１の表面内にトレンチ分離構造９１１を配設した場合、外部端子ＥＴに接地電位が与えられ、外部端子ＣＴに正電位が与えられ、外部端子ＧＴにオン信号が与えられた場合、第１主面ＭＳ１側までの電流パスとして、Ｎ型半導体領域９１３から抵抗Ｒ１１、Ｒ１およびＲ１２を有する半導体基板９０１内の経路およびゲート絶縁膜９０４に接するＰ型半導体領域９０２内に形成されるチャネル領域を通ってＮ型半導体領域９０６に達する電流経路（１）と、Ｐ型半導体領域９１２から抵抗Ｒ１３およびＲ１２を有する半導体基板９０１内の経路およびゲート絶縁膜９０４に接するＰ型半導体領域９０２内に形成されるチャネル領域を通ってＮ型半導体領域９０６に達する電流経路（２）が形成される。
ここで、電流経路（１）は、いわゆるＭＯＳＦＥＴ素子として動作する際の経路であり、電流経路（２）は、いわゆるＩＧＢＴ素子として動作する際の経路である。
なお、外部端子ＥＴに接地電位が与えられ、外部端子ＣＴに負電位が与えられ、外部端子ＧＴにオフ信号が与えられた場合はダイオード素子として動作し、抵抗Ｒ１４を有する半導体基板９０１内の経路を通ってＮ型半導体領域９１３に達する電流経路（３）が形成される。
ここで、半導体装置１００がＩＧＢＴ素子として動作する場合の電流と、ＭＯＳＦＥＴ素子として動作する場合の電流が合流する部分をＸ１点と呼称すると、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間をトレンチ分離構造９１１で分離することで、Ｐ型半導体領域９１２とＸ１点との間には抵抗Ｒ１３を有することになり、Ｎ型半導体領域９１３とＸ１点との間には抵抗Ｒ１１およびＲ１を有することになり、外部端子ＣＴとＸ１点との間の抵抗値を大きくし、外部端子ＣＴとＸ１点との間の電位差を容易に大きくすることができる。なお、抵抗Ｒ１の抵抗値は、図２に示した半導体装置９０と同様に小さいが、抵抗Ｒ１１の抵抗値は抵抗Ｒ１に比べて十分大きい。
なお、図２においては、半導体基板９０１内の抵抗Ｒ１２およびＲ１３は、半導体層１００がＩＧＢＴ素子として動作する場合に、また抵抗Ｒ１４はダイオード素子として動作する場合にモデュレーションが発生し、電圧が高くなるにつれて抵抗値は低くなるので、可変抵抗の記号を用いたが、ＭＯＳＦＥＴ素子として動作する場合は、ほぼ一定の抵抗値になる。
図１４には、半導体装置１００の電流電圧特性を概念的に示している。すなわち、図１４においては、横軸に電圧値を、縦軸に電流値を示し、特性Ａ１、特性Ｂ１、特性Ｃ１および特性Ｄ１の４種類の電流電圧特性を示している。また、比較のため、図３に示した特性Ａ、Ｂ、ＣおよびＤも併せて示している。
特性Ａ１は、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ１点との間の電位差の関係を示す特性である。
特性Ｂ１は、Ｐ型半導体領域９１２を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ１点との間の電位差の関係を示す特性である。
特性Ｃ１は、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴと外部端子ＥＴとの間の電位差の関係を示す特性である。
特性Ｄ１は、Ｐ型半導体領域９１２を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴと外部端子ＥＴとの間の電位差の関係を示す特性である。
また、特性Ａ’は、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合のＸ’点での電流電圧の関係である。
ここで、Ｐ型半導体領域９１２の面積およびＮ型半導体領域９１３の面積は、共に図２に示した半導体装置９０と同じに設定しているので、特性Ｃ１およびＤ１は、それぞれ図３に示した特性ＣおよびＤと同じである。
一方、Ｘ１点とＮ型半導体領域９１３との間の距離が大きくなったことで、その間の抵抗値（抵抗Ｒ１と抵抗Ｒ１１との抵抗値の合計）が大きくなり、特性Ｂ１の傾きは、特性Ｂよりもかなり緩やかになる。
この結果、外部端子ＣＴとＸ１点との間の電位差がおよそ０．６Ｖに達し、モデュレーションが起こり始めるモデュレーション電圧Ｖｍｏｄ（Ｚ点で示される電圧）に達しても、電流は殆ど流れず、外部端子ＣＴと外部端子ＥＴとの間の電位差も小さくスナップバックを抑制できる。ここで、抵抗Ｒ１３を流れる電流ｉｃは０であるので、Ｚ点では、Ｖｍｏｄ＝Ｒ１３×ｉｄの関係が成り立っており、抵抗Ｒ１３の抵抗値が大きいため、少ない電流ｉｄでＩＧＢＴのコレクタをオンできる。ここで、ｉｄは、ＭＯＳＦＥＴ素子の動作電流、すなわち電流経路（１）に流れる電流であり、ここでは、特にＺ点での電流値を指す。また、電流ｉｃは、ＩＧＢＴ素子の動作電流、すなわち電流経路（２）に流れる電流であり、Ｚ点では０である。
以上説明したように、半導体装置１００においてはスナップバックを抑制でき、かつ、そのために第２の主面ＭＳ２に占める有効領域の面積（Ｐ型半導体領域９１２とＮ型半導体領域９１３の面積の和）を小さくする必要がないので、ＩＧＢＴ素子の動作時のオン電圧やダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、それぞれの動作時の局所的電流密度が高くなることが防止される。
Ｃ．製造方法
次に、半導体装置１００の製造方法について図１５〜図１８を用いて説明する。なお、第１の主面ＭＳ１側の構成は、従来より公知の一般的なＩＧＢＴまたはＭＯＳＦＥＴと同様の製造工程を経て形成されるので、公知の技術については説明を省略する。
図１５〜図１８は、第２の主面ＭＳ２側の構造を得るための製造工程を順に示す断面図である。なお、以下の説明では、第１の主面ＭＳ１側においては、第１の主電極９０８より下層の構成は形成済みであるものとする。
まず、半導体基板９０１の第１の主面ＭＳ１側に第１の主電極９０８より下層の構成（当該構成については図示は省略）を形成した後、図１５に示す工程において、半導体基板９０１の第２の主面ＭＳ２に写真製版と異方性エッチングによってトレンチＴＲを形成する。
ここで、半導体基板９０１の厚みＴは、半導体装置の製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、写真製版工程において、露光装置等における特別な焦点深度調整を必要としない程度の厚みに設定されている。例えば、６インチの半導体ウエハを例に採れば、５００〜６５０μｍに設定されている。一方、トレンチＴＲの底部から、第１の主面ＭＳ１までの厚みＳは、オン抵抗の低減と耐圧とを考慮して決定され、例えば、６００Ｖの耐圧の半導体装置を想定した場合、６０μｍに設定される。
なお、トレンチＴＲの幅や配設間隔は任意に設定でき、例えば、幅０．２μｍ〜１００μｍ、配設間隔は０．５μｍ〜５００μｍに設定される。
次に、図１６に示す工程において、ＣＶＤ法等により、第２の主面ＭＳ２の全面に、トレンチＴＲの幅以上の厚さの絶縁膜ＺＬを堆積することにより、トレンチＴＲに絶縁膜ＺＬを埋め込む。
次に、図１７に示す工程において、異方性エッチング等により、エッチバックを行い、第１の主面ＭＳ１の表面の絶縁膜ＺＬを取り除くことで、絶縁体９１４によって構成されるトレンチ分離構造９１１を得る。
なお、所望の特性を得るために必要であれば、図１８に示す工程において、異方性エッチングやＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の研磨技術により第２の主面ＭＳ２側を研磨して、所望の基板厚みを得るようにしても良い。この場合、研磨後の基板厚みＭと、厚みＴおよびＳとの大小関係は、Ｓ＜Ｍ＜Ｔとなることは言うまでもない。
ここで、Ｐ型半導体領域９１２およびＮ型半導体領域９１３は、トレンチ分離構造９１１を形成する前に形成され、Ｐ型半導体領域９１２およびＮ型半導体領域９１３の境界部分にトレンチ分離構造９１１を形成することが一般的であるが、図１８を用いて説明した研磨を行う場合は、研磨後にＰ型半導体領域９１２およびＮ型半導体領域９１３を形成する。
その後、第２の主電極９１６を構成する導電体材料を、蒸着法などにより堆積することで、第２の主面ＭＳ２側の構造を得ることができる。
なお、上記説明では、第２の主面ＭＳ２側の構成は、第１の主面ＭＳ１側の構成を形成した後に形成するとしたが、これに限定されるものではなく、トレンチＴＲが、第１の主面ＭＳ１側の構成の形成に際して支障を及ぼさないのであれば、第２の主面ＭＳ２側の構成は、第１の主面ＭＳ１側の構成の形成途中で形成しても良い。
また、Ｐ型半導体領域９１２およびＮ型半導体領域９１３がアニールにより十分に活性化されることが望ましいので、Ｐ型半導体領域９１２およびＮ型半導体領域９１３の形成後にアニール工程が実施されることが望ましい。
また、第２の主電極９１６の形成のタイミングは上記に限定されるものではないが、金や銀を含む多層金属膜で構成するので、金属汚染を防止するため、ウエハプロセスの最終工程で形成することが望ましい。
Ｄ．変形例
以上説明した半導体装置１００では、半導体基板９０１が、Ｎ型半導体基板で構成された例について説明したが、Ｐ型半導体基板の場合であっても同様の効果が得られることは言うまでもない。
また、半導体装置１００では、第２の主電極９１６にＰ型半導体領域９１２およびＮ型半導体領域９１３を共通に接続した構成を有し、第２の主電極９１６がＰ型半導体領域９１２およびＮ型半導体領域９１３を覆う構成であったので、構造が簡単であり、外部端子ＣＴに接続するための複雑な配線等は不要な構成を示した。しかし、図１９に示す半導体装置１００Ａのように、Ｐ型半導体領域９１２に接続される第２の主電極９１６ａと、Ｎ型半導体領域９１３に接続される第２の主電極９１６ｂとを設け、Ｐ型半導体領域９１２とＮ型半導体領域９１３とで、それぞれ別個の主電極に接続される構成としても良い。
この場合、第２の主電極９１６ａは抵抗素子９１５を介して外部端子ＣＴに接続される構成とすることで、Ｎ型半導体領域９１３とＰ型半導体領域９１２との間の半導体基板９０１内での抵抗は、半導体装置１００よりも小さくて済むので、トレンチ分離構造９１１の深さを浅くすることができる。なお、第２の主電極９１６ａには抵抗素子９１５の代わりの電流制限素子として、ダイオード素子やトランジスタ素子を接続しても良い。このように、Ｐ型半導体領域９１２とＮ型半導体領域９１３とで、それぞれ別個の主電極に接続される構成とすることで、多様な構成を採用することが可能となる。
また、半導体装置１００のように、第２の主電極９１６により、Ｐ型半導体領域９１２およびＮ型半導体領域９１３を覆う構成においては、Ｎ型半導体領域９１３へのコンタクト抵抗をＰ型半導体領域９１２へのコンタクト抵抗よりも高くなるように第２の主電極９１６の材質を選択することで、図１９に示す半導体装置１００Ａと同様の効果を得ることができる。例えば、第２の主電極９１６として金、銀および白金などの仕事関数の大きな金属を使用する。
また、実施の形態においては、トレンチ分離構造９１１をトレンチ内に絶縁体を埋め込んで構成した例を示したが、半導体基板９０１と反対導電型で、半導体基板９０１とほぼ等しい不純物濃度を有する高抵抗半導体（例えば、１２００Ｖ耐圧の素子では不純物濃度１×１０１４ａｔｏｍｓ／ｃｍ３、比抵抗５０〜６０オーム）を埋め込んで構成しても良い。
また、トレンチ分離構造９１１を高抵抗半導体で構成する場合、高抵抗半導体とＮ型半導体領域９１３とＰ型半導体領域９１２との間に絶縁膜を形成しても良く、上記絶縁膜は、トレンチ分離構造９１１底部には、あっても無くても良い。
また、トレンチ分離構造９１１は、トレンチＴＲ内に絶縁物も高抵抗半導体材料も埋め込まず、トレンチだけで構成しても良い。
また、本発明の適用はＩＧＢＴ素子やダイオード素子に限定されるものではなく、サイリスタ素子への適用も可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成17年6月20日(2005.6.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体基板の厚み方向に主電流が流れる半導体装置に関する。
【背景技術】
【０００２】
半導体基板の厚み方向に主電流が流れる半導体装置の一例として、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：insulated gate bipolar transistor）素子と、当該ＩＧＢＴ素子に逆並列に接続されたダイオード素子とを隣接して形成する構成が提案されている。
【０００３】
例えば、特開平１１−９７７１５号公報には、半導体基板の第１の主面側にゲート電極構造を形成し、第２の主面の表面内に、Ｐ型不純物領域およびＮ型不純物領域とを交互に隣接して形成し、Ｐ型不純物領域とゲート電極構造とでＩＧＢＴ領域を構成し、Ｎ型不純物領域とゲート電極構造とでダイオード領域を構成する例が開示されている。
【０００４】
このような構成においては、第２の主面側のＰ型不純物領域とＮ型不純物領域とが接触しているので、例えばスナップバックと呼称される現象が発生し、ＩＧＢＴ素子のスッイチング動作においてエネルギー損失が生じ、所期の電気的特性が得られないという問題があった。
【発明の開示】
本発明は、半導体基板の厚み方向に主電流が流れる半導体装置において、機能の異なる半導体素子を隣接して配置する場合に、所期の電気的特性を達成できる半導体装置を提供することを目的とする。
【０００５】
本発明に係る半導体装置の態様は、半導体基板の第１の主面に設けられた第１の主電極と、前記半導体基板の第２の主面に設けられた第２の主電極と、前記第１の主面の表面内に設けられた少なくとも１つのトレンチ型ゲート電極とを備え、前記半導体基板の厚み方向に主電流が流れる半導体装置であって、前記半導体基板は、前記第２の主面の表面内に設けられた少なくとも１つのトレンチ分離構造と、前記第２の主面の表面内に配設された、第１導電型の第１の不純物領域および第２導電型の第２の不純物領域とを有し、前記少なくとも１つのトレンチ分離構造は、前記第２の主面の表面内に設けたトレンチ内部に、絶縁体または前記半導体基板とは反対導電型の半導体を埋め込んで構成され、前記第１の不純物領域と前記第２の不純物領域とを隔てるように配設される。
【０００６】
本発明に係る半導体装置の態様によれば、例えば第１の不純物領域をＭＯＳＦＥＴ素子のドレイン領域およびダイオード素子のカソード領域として使用し、第２の不純物領域をＩＧＢＴ素子のコレクタ領域として使用する場合、少なくとも１つのトレンチ分離構造の存在によりＩＧＢＴ素子の動作時に流れる電流経路の抵抗値が増加し、当該電流経路にモデュレーションに際して流れる電流を低減できるので、スナップバックを抑制できる。また、少なくとも１つのトレンチ分離構造を設けることで、第２の主面に占める有効領域の面積（第１の不純物領域と第２の不純物領域の面積の和）を小さくせずともスナップバックを抑制できるので、ＩＧＢＴ素子の動作時のオン電圧やダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、それぞれの動作時の局所的電流密度が高くなることが防止される。
【０００７】
本発明に係る半導体装置の製造方法の態様は、半導体基板の第１の主面に設けられた第１の主電極と、前記半導体基板の第２の主面に設けられた第２の主電極と、前記第１の主面の表面内に設けられた少なくとも１つのトレンチ型ゲート電極とを備え、前記半導体基板の厚み方向に主電流が流れる半導体装置であって、半導体ウェハの状態で前記第１の主面側の構成を形成した後、前記第２の主面の表面内に少なくとも１つのトレンチを形成する工程(ａ)と、前記半導体ウェハの状態で、前記第２の主面の全面に絶縁体層または前記半導体基板とは反対導電型の半導体層を形成して、前記少なくとも１つのトレンチ内に前記絶縁体層または前記半導体層を埋め込む工程(ｂ)と、前記第２の主面上の前記絶縁体層または前記半導体層を除去して少なくとも１つのトレンチ分離構造を得る工程(ｃ)とを備えている。
【０００８】
本発明に係る半導体装置の製造方法の態様によれば、少なくとも１つのトレンチ分離構造により、例えばＭＯＳＦＥＴ素子のドレイン領域およびダイオード素子のカソード領域として機能する不純物領域と、ＩＧＢＴ素子のコレクタ領域として機能する不純物領域を隔てる構成とすることで、少なくとも１つのトレンチ分離構造の存在によりＩＧＢＴ素子の動作時に流れる電流経路の抵抗値が増加し、当該電流経路にモデュレーションに際して流れる電流を低減できるので、スナップバックを抑制できる。また、少なくとも１つのトレンチ分離構造を設けることで、第２の主面に占める有効領域の面積（不純物領域の面積の和）を小さくせずともスナップバックを抑制できるので、ＩＧＢＴ素子の動作時のオン電圧やダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、それぞれの動作時の局所的電流密度が高くなることが防止される。
【０００９】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【発明を実施するための最良の形態】
【００１０】
本発明に係る実施の形態の説明に先立って、本発明の技術思想に到達するまでの経緯について図１〜図３を用いて説明する。
【００１１】
図１は、従来の半導体装置の問題点を解消するために考案された半導体装置９０の基本構成を示す断面図である。
【００１２】
図１に示す半導体装置９０においては、高比抵抗のＮ型基板（Ｎ-）である半導体基板９０１の第１の主面ＭＳ１の表面内に全面に渡ってＰ型半導体領域９０２が形成されている。
【００１３】
そして、第１の主面ＭＳ１の表面からＰ型半導体領域９０２を貫通して半導体基板９０１内に達する２つのトレンチ９０３が設けられ、トレンチ９０３の内壁面はゲート絶縁膜９０４によって覆われている。さらに、ゲート絶縁膜９０４によって囲まれたトレンチ９０３内の領域には導電体材料が埋め込まれてトレンチ型ゲート電極９０５を構成している。
【００１４】
また、Ｐ型半導体領域９０２の表面内には、ゲート絶縁膜９０４に少なくとも一部が接するように選択的に形成された比較的高濃度（Ｎ+）のＮ型半導体領域９０６が配設されている。Ｎ型半導体領域９０６は２つのトレンチ９０３のそれぞれの両サイドに設けられているが、トレンチ間において対向するＮ型半導体領域９０６の間には比較的高濃度（Ｐ+）のＰ型半導体領域９０７が設けられている。なお、Ｐ型半導体領域９０７は、Ｐ型半導体領域９０２に対する良好な電気的コンタクトを得るための構成である。
【００１５】
そして、互いに隣接するＮ型半導体領域９０６およびＰ型半導体領域９０７の上部に接するように第１の主電極９０８が配設されている。
【００１６】
第１の主電極９０８はＮ型半導体領域９０６およびＰ型半導体領域９０７に、外部端子ＥＴから電位を与える電極である。なお、第１の主電極９０８は半導体装置９０の動作に応じて、エミッタ電極として機能する場合もあれば、アノード電極またはソース電極として機能する場合もある。また、トレンチ型ゲート電極９０５には外部端子ＧＴから制御電圧が与えられる。
【００１７】
また、半導体基板９０１の第２の主面ＭＳ２の表面内には、互いに間隔を開けて交互に形成されたＰ型半導体領域９１２とＮ型半導体領域９１３とが設けられている。そして、Ｐ型半導体領域９１２およびＮ型半導体領域９１３に共通に接するように第２の主電極９１６が配設されている。
【００１８】
このように、Ｐ型半導体領域９１２とＮ型半導体領域９１３とを接触させずに配設することで、電気的特性の改善を図る構成とした。
【００１９】
第２の主電極９１６は、Ｐ型半導体領域９１２およびＮ型半導体領域９１３に外部端子ＣＴから電位を与える電極である。なお、第２の主電極９１６は、コレクタ電極として機能する場合もあればカソード電極またはドレイン電極として機能する場合もある。
【００２０】
次に、図２および図３を用いて半導体装置９０の動作について説明する。図２は半導体装置９０の機能を等価回路として模式的に示す図であり、半導体装置９０は、ＩＧＢＴ素子と、それに逆並列に接続されたダイオード素子として機能することが示されている。また、図３は半導体装置９０の電流電圧特性を示す図である。
【００２１】
図２に示すように、第２主面ＭＳ２の表面内に、Ｐ型半導体領域９１２およびＮ型半導体領域９１３を間隔を開けて配設した場合、外部端子ＥＴに接地電位が与えられ、外部端子ＣＴに正電位が与えられ、外部端子ＧＴにオン信号が与えられた場合、第１主面ＭＳ１側までの電流パスとして、Ｎ型半導体領域９１３から抵抗Ｒ１およびＲ２を有する半導体基板９０１内の経路およびゲート絶縁膜９０４に接するＰ型半導体領域９０２内に形成されるチャネル領域を通ってＮ型半導体領域９０６に達する電流経路（１）と、Ｐ型半導体領域９１２から抵抗Ｒ２を有する半導体基板９０１内の経路およびゲート絶縁膜９０４に接するＰ型半導体領域９０２内に形成されるチャネル領域を通ってＮ型半導体領域９０６に達する電流経路（２）が形成される。
【００２２】
ここで、電流経路（１）は、いわゆるＭＯＳＦＥＴ素子として動作する際の経路であり、電流経路（２）は、いわゆるＩＧＢＴ素子として動作する際の経路である。
【００２３】
なお、半導体装置９０は、外部端子ＥＴに接地電位が与えられ、外部端子ＣＴに負電位が与えられ、外部端子ＧＴにオフ信号が与えられた場合はダイオード素子として動作し、抵抗Ｒ３を有する半導体基板９０１内の経路を通ってＮ型半導体領域９１３に電流が流れる。
【００２４】
Ｐ型半導体領域９１２の近傍の半導体基板９０１内の部分をＸ点と呼称すると、Ｎ型半導体領域９１３との間の抵抗Ｒ１の抵抗値は、Ｎ型半導体領域９１３とＰ型半導体領域９１２とが接近している場合には非常に小さくなる。
【００２５】
なお、図２においては、半導体基板９０１内の抵抗Ｒ２およびＲ３は、それぞれＩＧＢＴ素子として動作する場合およびダイオード素子として動作する場合、モデュレーションが発生し、電圧が高くなるにつれて抵抗値は低くなるので、可変抵抗の記号を用いたが、ＭＯＳＦＥＴ素子として動作する場合は、ほぼ一定の抵抗値になる。
【００２６】
図３には、半導体装置９０の電流電圧特性を概念的に示している。すなわち、図３においては、横軸に電圧値を、縦軸に電流値を示し、特性Ａ、特性Ｂ、特性Ｃおよび特性Ｄの４種類の電流電圧特性を示している。
【００２７】
特性Ａは、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ点との間の電位差の関係を示す特性である。
【００２８】
特性Ｂは、Ｐ型半導体領域９１２を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ点との間の電位差の関係を示す特性である。
【００２９】
特性Ｃは、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴと外部端子ＥＴとの間の電位差の関係を示す特性である。
【００３０】
特性Ｄは、Ｐ型半導体領域９１２を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴと外部端子ＥＴとの間の電位差の関係を示す特性である。
【００３１】
ここで、特性Ｂは、傾き１／Ｒ１の直線を示し、特性Ａは外部端子ＣＴとＸ点との間の電位差がおよそ０．６Ｖになるまでは電流が殆ど流れない特性を示す。
【００３２】
次に、Ｎ型半導体領域９１３とＰ型半導体領域９１２とを外部端子ＣＴに共通に接続した場合について説明する。
【００３３】
電流が少ない場合、外部端子ＣＴとＸ点との間の電位差は小さく、ＩＧＢＴ素子が動作しないため、ＭＯＳＦＥＴ素子の動作が主となり、ほぼ電流経路（１）に電流が流れる。
【００３４】
そして、モデュレーションが起こりＩＧＢＴ素子が動作して電流が流れ始める時、すなわち外部端子ＣＴとＸ点との間の電位差がおよそ０．６Ｖに達した時、特性Ｄにおける電流値および電圧値は、Ｚ点で示される値になっている。
【００３５】
以後、ＩＧＢＴ素子が動作して電流が流れる電圧、すなわちモデュレーションが起こり始める電圧をモデュレーション電圧Ｖｍｏｄと定義する。
【００３６】
そして、Ｚ点で示される電流以上の電流を流そうとした場合、電流経路（２）を通るＩＧＢＴ素子としての動作が徐々に主流になってくる。ＩＧＢＴ素子としての動作で流れる電流は指数関数的に増加する一方、ＭＯＳＦＥＴ素子としての動作で流れる電流は、一次関数でしか増加しないため、電流をＺ点で示される電流以上に流すと、外部端子ＣＴと外部端子ＥＴとの間の電位差が小さくなる現象、すなわちスナップバック現象が観測される。
【００３７】
図３では、特性ＤにおけるＺ点を折り返し点として、電圧の低下に伴って電流が急激に増加する特性Ｅが示されておりこの特性がスナップバック現象に対応する。
【００３８】
なお、スナップバック現象が観測される負性抵抗領域をスナップバック領域と呼称する。
【００３９】
スイッチング動作を経時的に見た場合、スナップバック現象が生じると、電流および電圧が共に大きくなる時間帯が生じ、エネルギー損失が生じる。
【００４０】
このように、Ｐ型半導体領域９１２とＮ型半導体領域９１３とを接触させずに配設した構成においても、Ｐ型半導体領域９１２とＮ型半導体領域９１３とが接近している場合にはスナップバック現象が生じる。そこで、Ｎ型半導体領域９１３とＰ型半導体領域９１２との間隔をさらに広げることにより、第２の主面ＭＳ２に占める有効領域の面積（Ｐ型半導体領域９１２とＮ型半導体領域９１３の面積の和）が小さくなり、特性Ａおよび特性Ｃは、僅かに高電圧側（図３に向かって右側）にシフトする。
【００４１】
また、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間隔が広くなったことで、抵抗Ｒ１（図２）の抵抗値が大きくなり、特性Ｂの傾きが緩やかになる。
【００４２】
そして、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間隔を広くしても、半導体チップの面積は大きくしない場合、必然的にＮ型半導体領域９１３の面積は小さくなり、半導体チップに占めるＮ型半導体領域９１３の面積の比率は小さくなるので、特性Ｄの傾きは僅かに小さくなる。
【００４３】
そして、Ｐ型半導体領域９１２とＮ型半導体領域９１３間の抵抗Ｒ１が大きくなることで特性Ｂの傾きが緩やかになり、外部端子ＣＴとＸ点との間の電位差がおよそ０．６Ｖに達した時でも、ＭＯＳＦＥＴ素子の動作電流はさほど流れず、外部端子ＣＴと外部端子ＥＴとの間の電位差も小さくスナップバックを抑制できる。ここで、外部端子ＣＴとＸ点との間の電位差がおよそ０．６Ｖに達した時点、すなわちＺ点では、Ｖｍｏｄ＝Ｒ１×ｉｄの関係が成立している。なお、ｉｄは、ＭＯＳＦＥＴ素子の動作電流、すなわち電流経路（１）に流れる電流であり、ここでは、特にＺ点での電流値を指す。
【００４４】
しかし、上述したように、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間隔を広げることにより、第２の主面ＭＳ２に占める有効領域の面積が小さくなるので、ＩＧＢＴ素子の動作時のオン電圧やダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、それぞれの動作時の局所的電流密度が高くなる。
【００４５】
また、Ｎ型半導体領域９１３の面積をＰ型半導体領域９１２に比べて小さくすることによってもスナップバックを抑制でき、Ｎ型半導体領域９１３の面積をＰ型半導体領域９１２に比べて極めて小さくすると、スナップバックが観測されないようにすることも可能であるが、Ｎ型半導体領域９１３の面積を小さくすることにより、ダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、電流密度が非常に大きくなってダイオード素子が損傷する可能性がある。
【００４６】
そこで発明者達は、Ｎ型半導体領域９１３とＰ型半導体領域９１２との間の半導体基板９０１の表面内にトレンチを設けるという技術思想に到達した。  以下、本発明に係る実施の形態として、上記技術思想に基づいて得られた半導体装置１００の構成および動作について説明する。
【００４７】
Ａ．装置構成
Ａ−１．断面構成
図４は半導体装置１００の基本構成を示す断面図である。
【００４８】
図４に示す半導体装置１００においては、高比抵抗のＮ型基板（Ｎ-）である半導体基板９０１の第１の主面ＭＳ１の表面内に全面に渡ってＰ型半導体領域９０２が形成されている。ここで、Ｎ型半導体基板９０１は、耐圧クラスによってその比抵抗や、Ｐ型半導体領域９１２の底部とトレンチ９０３の底部との距離Ｌが異なるが、例えば耐圧１２００Ｖクラスの場合は、比抵抗は４０〜６０Ωｃｍ、距離Ｌは１００〜２００μｍ程度に設定され、それよりも耐圧クラスが低ければ比抵抗は低くなり、距離Ｌは短くなる。
【００４９】
そして、第１の主面ＭＳ１の表面からＰ型半導体領域９０２を貫通して半導体基板９０１内に達する２つのトレンチ９０３が設けられ、トレンチ９０３の内壁面はゲート絶縁膜９０４によって覆われている。さらに、ゲート絶縁膜９０４によって囲まれたトレンチ９０３内の領域には導電体材料が埋め込まれてトレンチ型ゲート電極９０５を構成している。
【００５０】
Ｐ型半導体領域９０２は、半導体装置１００が、ＭＯＳＦＥＴ素子およびＩＧＢＴ素子として動作する場合は、チャネル領域を含んだボディ領域となるので、ＭＯＳＦＥＴまたはＩＧＢＴの閾値電圧に基づいて不純物濃度や深さが設定される。
【００５１】
なお、不純物濃度や拡散深さは、イオン注入条件や、熱拡散条件により決定される。例えば、不純物濃度は、通常はＭＯＳＦＥＴのソース電極またはＩＧＢＴのエミッタ電極と接する領域で、１×１０17atoms／ｃｍ3〜１×１０18atoms／ｃｍ3となるように設定され、拡散深さはトレンチ９０３を越えない程度に、数μｍの深さに設定される。
【００５２】
また、トレンチ９０３は、２〜１０μｍのピッチでエッチングにより設けられ、幅は０．５〜３．０μｍ、深さは３〜２０μｍに設定される。
【００５３】
トレンチ９０３の内壁表面に配設されるゲート絶縁膜９０４は、ＭＯＳＦＥＴを構成する絶縁膜であり、ゲート駆動電圧や飽和電流、容量等に基づいて最適な厚みとなるように設定される。一般的には１０〜２００ｎｍの厚さのシリコン酸化膜が使用され、熱酸化や堆積等により形成される。
【００５４】
トレンチ９０３内に埋め込まれたトレンチ型ゲート電極９０５は、高不純物濃度の多結晶シリコン膜や、例えばタングステンシリサイド等の高融点金属材料、あるいはそれらの多層膜で構成される。一般的には、トレンチ９０３の幅の半分以上の厚さの導電膜を第１の主面ＭＳ１上に堆積した後、異方性エッチング等により平坦化して得られるが、写真製版により所定パターンのマスクを形成した後、導電膜を堆積し、エッチングを行って得ることもできる。
【００５５】
ここで、トレンチ型ゲート電極９０５の材料の仕事関数値により、Ｐ型半導体領域９０２の最適濃度は変わり、極端な場合、トレンチ９０３側面に沿ってＮ型半導体領域を設け、ゲート絶縁膜９０４に接した領域に、エミッタ領域と同一導電型（Ｎ型）の薄い層を設けたベリッドチャネル構造とする場合もある。
【００５６】
また、Ｐ型半導体領域９０２の表面内には、ゲート絶縁膜９０４に少なくとも一部が接するように選択的に形成された比較的高濃度（Ｎ+）のＮ型半導体領域９０６が配設されている。Ｎ型半導体領域９０６は２つのトレンチ９０３のそれぞれの両サイドに設けられているが、トレンチ間において対向するＮ型半導体領域９０６の間には比較的高濃度（Ｐ+）のＰ型半導体領域９０７が設けられている。なお、Ｐ型半導体領域９０７は、Ｐ型半導体領域９０２に対する良好な電気的コンタクトを得るための構成である。
【００５７】
なお、Ｎ型半導体領域９０６およびＰ型半導体領域９０７は、何れも写真製版によるパターニングとイオン注入によって形成され、表面濃度が例えば１×１０20atoms／ｃｍ3以上に設定される。
【００５８】
そして、互いに隣接するＮ型半導体領域９０６およびＰ型半導体領域９０７の上部に接するように第１の主電極９０８が配設されている。
【００５９】
第１の主電極９０８はＮ型半導体領域９０６およびＰ型半導体領域９０７に、外部端子ＥＴから電位を与える電極である。なお、第１の主電極９０８は半導体装置９０の動作に応じて、エミッタ電極として機能する場合もあれば、アノード電極またはソース電極として機能する場合もある。また、トレンチ型ゲート電極９０５には外部端子ＧＴから制御電圧が与えられる。
【００６０】
第１の主電極９０８は、Ｎ型半導体領域９０６およびＰ型半導体領域９０７を覆うように形成された層間絶縁膜（図示せず）を写真製版とエッチングにより選択的に開口し、例えばアルミニウムとシリコンの化合物で構成される導電膜を堆積して形成される。
【００６１】
また、第１の主電極９０８上に図示していない保護膜が形成され、上記保護膜の所定部分に設けられた開口部を介して外部電源に接続される。
【００６２】
半導体基板９０１の第２の主面ＭＳ２の表面内には、互いに間隔を開けて交互に形成されたＰ型半導体領域９１２とＮ型半導体領域９１３とが設けられ、両者の間の半導体基板９０１の表面内にはトレンチ内に絶縁体９１４を埋め込んで形成したトレンチ分離構造９１１が配設されている。
【００６３】
ここで、Ｐ型半導体領域９１２およびＮ型半導体領域９１３の不純物濃度は、何れも１×１０16atoms／ｃｍ3〜１×１０21atoms／ｃｍ3であり、例えば、イオン注入によって所定の不純物を注入した後、アニールによって活性化することで形成されるが、半導体装置の特性によっては、上記濃度範囲以外であっても良く、アニールを行わなくても良い場合もある。
【００６４】
そして、Ｐ型半導体領域９１２およびＮ型半導体領域９１３に共通に接するように第２の主電極９１６が配設されている。なお、トレンチ分離構造９１１は、その露出面がＰ型半導体領域９１２およびＮ型半導体領域９１３の露出面とともに同一平面をなすように第２の主面ＭＳ２内に設けられており、第２の主電極９１６はトレンチ分離構造９１１上も併せて覆うように配設されている。
【００６５】
第２の主電極９１６は、Ｐ型半導体領域９１２およびＮ型半導体領域９１３に外部端子ＣＴから電位を与える電極である。なお、第２の主電極９１６は、コレクタ電極として機能する場合もあればカソード電極またはドレイン電極として機能する場合もある。
【００６６】
トレンチ分離構造９１１の深さは、半導体基板９０１の比抵抗、Ｎ型半導体領域９１３およびＰ型半導体領域９１２の不純物濃度、両者の面積比、トレンチ分離構造９１１を構成する絶縁体９１４の材質およびスループットに基づいて最適化された値に設定され、異方性エッチング等によって形成される。
【００６７】
また、トレンチ分離構造９１１の幅や配設間隔は任意に設定でき、例えば、幅０．２μｍ〜１００μｍ、配設間隔は０．５μｍ〜５００μｍに設定される。
【００６８】
ここで、トレンチ分離構造９１１を構成する絶縁体９１４は、その内部の電荷が、半導体基板９０１内の電荷に対して極性が逆で、全てのトレンチ分離構造９１１の電荷量の合計が、半導体基板９０１の第２の主面ＭＳ２からトレンチ分離構造９１１の底面までの領域での半導体基板９０１内の電荷量とほぼ等しくなるように材質や寸法が設定される。例えば、半導体基板９０１のＮ型の不純物濃度がｎ（atoms／ｃｍ3）であって、トレンチ分離構造９１１の幅寸法がＷ、深さがｔ、奥行き寸法がｘ、トレンチ分離構造９１１の中心線間の距離（トレンチ配設ピッチ）がＰである場合、電気素量をｑとすると２つのトレンチ分離構造９１１で挟まれる半導体基板９０１の領域内にはｑｎ・（Ｐ−Ｗ）ｔｘの負電荷が存在することになるので、１つのトレンチ分離構造９１１の内部に上記負電荷と同量の正電荷が存在するように絶縁体９１４の材質を設定する。より具体的には、固定電荷密度ｎ・（Ｐ−Ｗ）／Ｗの絶縁体を使用する。
【００６９】
このように設定することで、リサーフ（ＲＥＳＵＲＦ）効果により耐電圧を安定に高めることができ、半導体基板９０１の厚みを薄くすることができる。また、半導体基板９０１の濃度を高くすることができるため、ＩＧＢＴ素子のオン電圧、およびダイオード素子の順方向電圧Ｖｆを小さくでき、エネルギー損失の低下を図ることができる。
【００７０】
ここで、半導体装置１００がＩＧＢＴ素子として動作する場合、第１の主電極９０８はエミッタ電極となり、第２の主電極９１６はコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
【００７１】
また、ダイオード素子として動作する場合、第１の主電極９０８はアノード電極となり、第２の主電極９１６はカソード電極となり、第１の主面ＭＳ１に形成されたＰ型半導体領域９０２はアノード領域、Ｐ型半導体領域９０７はアノードコンタクト領域、第２の主面ＭＳ２側に設けられたＮ型半導体領域９１３はカソード領域となる。
【００７２】
また、ＭＯＳＦＥＴ素子として動作する場合、第１の主電極９０８は、ソース電極となり、第２の主電極９１６はドレイン電極となり、Ｎ型半導体領域９０６はソース領域となり、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域、Ｎ型半導体領域９１３はドレイン領域となる。
【００７３】
Ａ−２．平面構成
次に、トレンチ分離構造９１１、Ｐ型半導体領域９１２およびＮ型半導体領域９１３の平面形状について図５〜図１１を用いて説明する。なお、図５、図８〜図１１は、半導体装置１００を半導体チップの状態で第２の主面ＭＳ２側から見た場合の平面図である。
【００７４】
図５は、輪郭形状が矩形をなすループ状の複数のトレンチ分離構造９１１を間隔を開けて並列に配設した例を示し、ループ状のトレンチ分離構造９１１で囲まれる領域にＮ型半導体領域９１３が配設され、トレンチ分離構造９１１を囲むようにＰ型半導体領域９１２が配設されている。
【００７５】
ここで、図６および図７に、第１の主面ＭＳ１側から見た場合のトレンチ９０３の平面形状の例を示す。図６に示す例では、ストライプ状の複数のトレンチ９０３が、Ｐ型半導体領域９０２の表面内に間隔を開けて並列して配設されており、その配列方向はトレンチ分離構造９１１の配列方向と一致している。
【００７６】
一方、図７に示す例でも、ストライプ状の複数のトレンチ９０３が、Ｐ型半導体領域９０２の表面内に間隔を開けて並列して配設されているが、その配列方向はトレンチ分離構造９１１の配列方向に対して９０度の角度をなしている。なお、図６および図７では便宜的にＮ型半導体領域９０６等は省略している。このように、トレンチ９０３の配列方向とトレンチ分離構造９１１の配列方向とが９０度をなすように両者を配設することで、電流の分布を均一できるという利点がある。
【００７７】
図８は、輪郭形状が矩形をなすループ状の複数のトレンチ分離構造９１１が、同心をなすように間隔を開けて配設した例を示し、中央のトレンチ分離構造９１１のループが最も小さく、外側に向かうにつれてトレンチ分離構造９１１のループが大きくなるように構成されている。そして、中央のトレンチ分離構造９１１で囲まれる領域にＰ型半導体領域９１２が配設され、中央のトレンチ分離構造９１１を囲むようにＮ型半導体領域９１３が配設されている。以後、同様に各トレンチ分離構造９１１を囲むようにＰ型半導体領域９１２とＮ型半導体領域９１３とが交互に配設されている。
【００７８】
図９は、ストライプ状の複数のトレンチ分離構造９１１が、間隔を開けて並列して配設された例を示し、複数のトレンチ分離構造９１１間には、Ｐ型半導体領域９１２およびＮ型半導体領域９１３が交互に配設されているが、Ｐ型半導体領域９１２およびＮ型半導体領域９１３が交互に配設されている領域は、トレンチ分離構造９１１の配列の中央部だけであり、トレンチ分離構造９１１の配列の両端部は不純物濃度の低い半導体基板９０１の表面内に設けられており、半導体チップの外周領域にはＰ型半導体領域９１２が配設されている。
【００７９】
図１０は、輪郭形状が矩形をなすループ状の複数のトレンチ分離構造９１１（小ループ）を間隔を開けて並列に配設し、この配列の外周を囲むように、輪郭形状が矩形をなすさらに大きなループ状のトレンチ分離構造９１１（大ループ）を配設した例を示し、小ループをなすトレンチ分離構造９１１で囲まれる領域にＮ型半導体領域９１３が配設され、小ループをなすトレンチ分離構造９１１を囲むようにＰ型半導体領域９１２が配設されている。また、大ループをなすトレンチ分離構造９１１を囲むようにＮ型半導体領域９１３が配設されている。
【００８０】
また図１１は、ストライプ状の複数のトレンチ分離構造９１１が、間隔を開けて並列して配設された例を示し、複数のトレンチ分離構造９１１間には、Ｐ型半導体領域９１２およびＮ型半導体領域９１３が交互に配設されている。ここで、トレンチ分離構造９１１は半導体チップの端縁部まで延在するように配設され、Ｐ型半導体領域９１２とＮ型半導体領域９１３とは、トレンチ分離構造９１１とチップエッジとにより分離されている。
【００８１】
ここで、図５〜図１１に示したような半導体チップを得るための半導体ウエハの平面構成を図１２に示す。図１２には、半導体ウエハＷＦにおいてストライプ状の複数のトレンチ分離構造９１１を設けた状態を示しており、縦横に設けたダイシングラインＤＬに従ってダイシングすることで、半導体ウエハＷＦを複数の半導体チップに分割できる。
【００８２】
Ｂ．動作
次に、図１３および図１４を用いて半導体装置１００の動作について説明する。図１３は半導体装置１００の機能を等価回路として模式的に示す図であり、半導体装置１００は、ＩＧＢＴ素子と、それに逆並列に接続されたダイオード素子として機能することが示されている。また、図１４は半導体装置１００の電流電圧特性を示す図である。
【００８３】
図１３に示すように、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間の半導体基板９０１の表面内にトレンチ分離構造９１１を配設した場合、外部端子ＥＴに接地電位が与えられ、外部端子ＣＴに正電位が与えられ、外部端子ＧＴにオン信号が与えられた場合、第１主面ＭＳ１側までの電流パスとして、Ｎ型半導体領域９１３から抵抗Ｒ１１、Ｒ１およびＲ１２を有する半導体基板９０１内の経路およびゲート絶縁膜９０４に接するＰ型半導体領域９０２内に形成されるチャネル領域を通ってＮ型半導体領域９０６に達する電流経路（１）と、Ｐ型半導体領域９１２から抵抗Ｒ１３およびＲ１２を有する半導体基板９０１内の経路およびゲート絶縁膜９０４に接するＰ型半導体領域９０２内に形成されるチャネル領域を通ってＮ型半導体領域９０６に達する電流経路（２）が形成される。
【００８４】
ここで、電流経路（１）は、いわゆるＭＯＳＦＥＴ素子として動作する際の経路であり、電流経路（２）は、いわゆるＩＧＢＴ素子として動作する際の経路である。
【００８５】
なお、外部端子ＥＴに接地電位が与えられ、外部端子ＣＴに負電位が与えられ、外部端子ＧＴにオフ信号が与えられた場合はダイオード素子として動作し、抵抗Ｒ１４を有する半導体基板９０１内の経路を通ってＮ型半導体領域９１３に達する電流経路（３）が形成される。
【００８６】
ここで、半導体装置１００がＩＧＢＴ素子として動作する場合の電流と、ＭＯＳＦＥＴ素子として動作する場合の電流が合流する部分をＸ１点と呼称すると、Ｐ型半導体領域９１２とＮ型半導体領域９１３との間をトレンチ分離構造９１１で分離することで、Ｐ型半導体領域９１２とＸ１点との間には抵抗Ｒ１３を有することになり、Ｎ型半導体領域９１３とＸ１点との間には抵抗Ｒ１１およびＲ１を有することになり、外部端子ＣＴとＸ１点との間の抵抗値を大きくし、外部端子ＣＴとＸ１点との間の電位差を容易に大きくすることができる。なお、抵抗Ｒ１の抵抗値は、図２に示した半導体装置９０と同様に小さいが、抵抗Ｒ１１の抵抗値は抵抗Ｒ１に比べて十分大きい。
【００８７】
なお、図１３においては、半導体基板９０１内の抵抗Ｒ１２およびＲ１３は、半導体層１００がＩＧＢＴ素子として動作する場合に、また抵抗Ｒ１４はダイオード素子として動作する場合にモデュレーションが発生し、電圧が高くなるにつれて抵抗値は低くなるので、可変抵抗の記号を用いたが、ＭＯＳＦＥＴ素子として動作する場合は、ほぼ一定の抵抗値になる。
【００８８】
図１４には、半導体装置１００の電流電圧特性を概念的に示している。すなわち、図１４においては、横軸に電圧値を、縦軸に電流値を示し、特性Ａ１、特性Ｂ１、特性Ｃ１および特性Ｄ１の４種類の電流電圧特性を示している。また、比較のため、図３に示した特性Ａ、Ｂ、ＣおよびＤも併せて示している。
【００８９】
特性Ａ１は、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ１点との間の電位差の関係を示す特性である。
【００９０】
特性Ｂ１は、Ｐ型半導体領域９１２を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ１点との間の電位差の関係を示す特性である。
【００９１】
特性Ｃ１は、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴと外部端子ＥＴとの間の電位差の関係を示す特性である。
【００９２】
特性Ｄ１は、Ｐ型半導体領域９１２を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴと外部端子ＥＴとの間の電位差の関係を示す特性である。
【００９３】
また、特性Ａ’は、Ｎ型半導体領域９１３を外部端子ＣＴに接続せず、オープン状態とした場合の外部端子ＣＴに流れる電流と、外部端子ＣＴとＸ’点との間の電位差の関係である。
【００９４】
ここで、Ｐ型半導体領域９１２の面積およびＮ型半導体領域９１３の面積は、共に図２に示した半導体装置９０と同じに設定しているので、特性Ｃ１およびＤ１は、それぞれ図３に示した特性ＣおよびＤと同じである。
【００９５】
一方、Ｘ１点とＮ型半導体領域９１３との間の距離が大きくなったことで、その間の抵抗値（抵抗Ｒ１と抵抗Ｒ１１との抵抗値の合計）が大きくなり、特性Ｂ１の傾きは、特性Ｂよりもかなり緩やかになる。
【００９６】
この結果、外部端子ＣＴとＸ１点との間の電位差がおよそ０．６Ｖに達し、モデュレーションが起こり始めるモデュレーション電圧Ｖｍｏｄ（Ｚ点で示される電圧）に達しても、電流は殆ど流れず、外部端子ＣＴと外部端子ＥＴとの間の電位差も小さくスナップバックを抑制できる。ここで、抵抗Ｒ１３を流れる電流ｉｃは殆ど０であるので、Ｚ点では、Ｖｍｏｄ＝（Ｒ１１＋Ｒ１）×ｉｄの関係が成り立っており、抵抗（Ｒ１１＋Ｒ１）の抵抗値が大きいため、少ない電流ｉｄでＩＧＢＴのコレクタをオンできる。ここで、ｉｄは、ＭＯＳＦＥＴ素子の動作電流、すなわち電流経路（１）に流れる電流であり、ここでは、特にＺ点での電流値を指す。また、電流ｉｃは、ＩＧＢＴ素子の動作電流、すなわち電流経路（２）に流れる電流であり、Ｚ点では０である。
【００９７】
以上説明したように、半導体装置１００においてはスナップバックを抑制でき、かつ、そのために第２の主面ＭＳ２に占める有効領域の面積（Ｐ型半導体領域９１２とＮ型半導体領域９１３の面積の和）を小さくする必要がないので、ＩＧＢＴ素子の動作時のオン電圧やダイオード素子の動作時の順方向電圧Ｖｆが高くなったり、それぞれの動作時の局所的電流密度が高くなることが防止される。
【００９８】
Ｃ．製造方法
次に、半導体装置１００の製造方法について図１５〜図１８を用いて説明する。なお、第１の主面ＭＳ１側の構成は、従来より公知の一般的なＩＧＢＴまたはＭＯＳＦＥＴと同様の製造工程を経て形成されるので、公知の技術については説明を省略する。
【００９９】
図１５〜図１８は、第２の主面ＭＳ２側の構造を得るための製造工程を順に示す断面図である。なお、以下の説明では、第１の主面ＭＳ１側においては、第１の主電極９０８より下層の構成は形成済みであるものとする。
【０１００】
まず、半導体基板９０１の第１の主面ＭＳ１側に第１の主電極９０８より下層の構成（当該構成については図示は省略）を形成した後、図１５に示す工程において、半導体基板９０１の第２の主面ＭＳ２に写真製版と異方性エッチングによってトレンチＴＲを形成する。
【０１０１】
ここで、半導体基板９０１の厚みＴは、半導体装置の製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、写真製版工程において、露光装置等における特別な焦点深度調整を必要としない程度の厚みに設定されている。例えば、６インチの半導体ウエハを例に採れば、５００〜６５０μｍに設定されている。一方、トレンチＴＲの底部から、第１の主面ＭＳ１までの厚みＳは、オン抵抗の低減と耐圧とを考慮して決定され、例えば、６００Ｖの耐圧の半導体装置を想定した場合、６０μｍに設定される。
【０１０２】
なお、トレンチＴＲの幅や配設間隔は任意に設定でき、例えば、幅０．２μｍ〜１００μｍ、配設間隔は０．５μｍ〜５００μｍに設定される。
【０１０３】
次に、図１６に示す工程において、ＣＶＤ法等により、第２の主面ＭＳ２の全面に、トレンチＴＲの幅以上の厚さの絶縁膜ＺＬを堆積することにより、トレンチＴＲに絶縁膜ＺＬを埋め込む。
【０１０４】
次に、図１７に示す工程において、異方性エッチング等により、エッチバックを行い、第２の主面ＭＳ２の表面の絶縁膜ＺＬを取り除くことで、絶縁体９１４によって構成されるトレンチ分離構造９１１を得る。
【０１０５】
なお、所望の特性を得るために必要であれば、図１８に示す工程において、異方性エッチングやＣＭＰ（Chemical Mechanical Polishing）等の研磨技術により第２の主面ＭＳ２側を研磨して、所望の基板厚みを得るようにしても良い。この場合、研磨後の基板厚みＭと、厚みＴおよびＳとの大小関係は、Ｓ＜Ｍ＜Ｔとなることは言うまでもない。
【０１０６】
ここで、Ｐ型半導体領域９１２およびＮ型半導体領域９１３は、トレンチ分離構造９１１を形成する前に形成され、Ｐ型半導体領域９１２およびＮ型半導体領域９１３の境界部分にトレンチ分離構造９１１を形成することが一般的であるが、図１８を用いて説明した研磨を行う場合は、研磨後にＰ型半導体領域９１２およびＮ型半導体領域９１３を形成する。
【０１０７】
その後、第２の主電極９１６を構成する導電体材料を、蒸着法などにより堆積することで、第２の主面ＭＳ２側の構造を得ることができる。
【０１０８】
なお、上記説明では、第２の主面ＭＳ２側の構成は、第１の主面ＭＳ１側の構成を形成した後に形成するとしたが、これに限定されるものではなく、トレンチＴＲが、第１の主面ＭＳ１側の構成の形成に際して支障を及ぼさないのであれば、第２の主面ＭＳ２側の構成は、第１の主面ＭＳ１側の構成の形成途中で形成しても良い。
【０１０９】
また、Ｐ型半導体領域９１２およびＮ型半導体領域９１３がアニールにより十分に活性化されることが望ましいので、Ｐ型半導体領域９１２およびＮ型半導体領域９１３の形成後にアニール工程が実施されることが望ましい。
【０１１０】
また、第２の主電極９１６の形成のタイミングは上記に限定されるものではないが、金や銀を含む多層金属膜で構成するので、金属汚染を防止するため、ウエハプロセスの最終工程で形成することが望ましい。
【０１１１】
Ｄ．変形例
以上説明した半導体装置１００では、半導体基板９０１が、Ｎ型半導体基板で構成された例について説明したが、Ｐ型半導体基板の場合であっても同様の効果が得られることは言うまでもない。
【０１１２】
また、半導体装置１００では、第２の主電極９１６にＰ型半導体領域９１２およびＮ型半導体領域９１３を共通に接続した構成を有し、第２の主電極９１６がＰ型半導体領域９１２およびＮ型半導体領域９１３を覆う構成であったので、構造が簡単であり、外部端子ＣＴに接続するための複雑な配線等は不要な構成を示した。しかし、図１９に示す半導体装置１００Ａのように、Ｐ型半導体領域９１２に接続される第２の主電極９１６ａと、Ｎ型半導体領域９１３に接続される第２の主電極９１６ｂとを設け、Ｐ型半導体領域９１２とＮ型半導体領域９１３とで、それぞれ別個の主電極に接続される構成としても良い。
【０１１３】
この場合、第２の主電極９１６ｂは抵抗素子９１５を介して外部端子ＣＴに接続される構成とすることで、Ｎ型半導体領域９１３とＰ型半導体領域９１２との間の半導体基板９０１内での抵抗は、半導体装置１００よりも小さくて済むので、トレンチ分離構造９１１の深さを浅くすることができる。なお、第２の主電極９１６ａには抵抗素子９１５の代わりの電流制限素子として、ダイオード素子やトランジスタ素子を接続しても良い。このように、Ｐ型半導体領域９１２とＮ型半導体領域９１３とで、それぞれ別個の主電極に接続される構成とすることで、多様な構成を採用することが可能となる。
【０１１４】
また、半導体装置１００のように、第２の主電極９１６により、Ｐ型半導体領域９１２およびＮ型半導体領域９１３を覆う構成においては、Ｎ型半導体領域９１３へのコンタクト抵抗をＰ型半導体領域９１２へのコンタクト抵抗よりも高くなるように第２の主電極９１６の材質を選択することで、図１９に示す半導体装置１００Ａと同様の効果を得ることができる。例えば、第２の主電極９１６として金、銀および白金などの仕事関数の大きな金属を使用する。
【０１１５】
また、実施の形態においては、トレンチ分離構造９１１をトレンチ内に絶縁体を埋め込んで構成した例を示したが、半導体基板９０１と反対導電型で、半導体基板９０１とほぼ等しい不純物濃度を有する高抵抗半導体（例えば、１２００Ｖ耐圧の素子では不純物濃度１×１０14atoms／ｃｍ3、比抵抗５０〜６０オーム）を埋め込んで構成しても良い。
【０１１６】
また、トレンチ分離構造９１１を高抵抗半導体で構成する場合、高抵抗半導体とＮ型半導体領域９１３とＰ型半導体領域９１２との間に絶縁膜を形成しても良く、上記絶縁膜は、トレンチ分離構造９１１底部には、あっても無くても良い。
【０１１７】
また、トレンチ分離構造９１１は、トレンチＴＲ内に絶縁物も高抵抗半導体材料も埋め込まず、トレンチだけで構成しても良い。
【０１１８】
また、本発明の適用はＩＧＢＴ素子やダイオード素子に限定されるものではなく、サイリスタ素子への適用も可能である。
【図面の簡単な説明】
【０１１９】
【図１】本発明の経緯を説明するための半導体装置の構成を示す断面図である。
【図２】本発明の経緯を説明するための半導体装置の動作を説明する等価回路を示す図である。
【図３】本発明の経緯を説明するための半導体装置の動作特性を説明する図である。
【図４】本発明に係る半導体装置の実施の形態の構成を示す断面図である。
【図５】本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
【図６】本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
【図７】本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
【図８】本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
【図９】本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
【図１０】本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
【図１１】本発明に係る半導体装置の実施の形態の平面構成の一例を示す図である。
【図１２】本発明に係る半導体装置に使用される半導体基板のウエハ状態での構成を示す平面図である。
【図１３】本発明に係る半導体装置の実施の形態の動作を説明する等価回路を示す図である。
【図１４】本発明に係る半導体装置の実施の形態の動作特性を説明する図である。
【図１５】本発明に係る半導体装置の実施の形態の製造工程を説明する断面図である。
【図１６】本発明に係る半導体装置の実施の形態の製造工程を説明する断面図である。
【図１７】本発明に係る半導体装置の実施の形態の製造工程を説明する断面図である。
【図１８】本発明に係る半導体装置の実施の形態の製造工程を説明する断面図である。
【図１９】本発明に係る半導体装置の実施の形態の変形例の構成を示す断面図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2004109808.tif 000022
【国際調査報告】
2004109808.tif 000023
2004109808.tif 000024
2004109808.tif 000025
2004109808.tif 000026