(57)【要約】ノイズ耐性に優れ、低消費電力化、及び低コスト化のための半導体記憶装置のリフレッシュ方法。メモリセルブロック（ＢＬＫ０〜ＢＬＫ３）のうち、セルフリフレッシュモードにおいて選択されなかったメモリセルブロックの全てのワード線（ＷＬ）は、略グランドレベルのフローティング電位に制御される。この制御により、ワード線とビット線とがショートしても、ノイズによるメモリセル情報の破壊及びリーク電流の発生が防止され、リーク電流の発生を防止するためのフューズ等が不要となり低コスト化が実現される。
2004077444.tif 000002
【特許請求の範囲】
【請求項１】
リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックを選択的にリフレッシュするための方法であって、半導体記憶装置は、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路を含むものであり、
前記リフレッシュモードにおいて複数のメモリセルブロックのうちの一つを選択する工程と、
選択されなかったメモリセルブロックに関連するワード線駆動回路を非活性化して、前記ワード線をフローティング電位に制御する工程とを備える方法。
【請求項２】
前記フローティング電位は略グランドレベルを有する請求項１記載の方法。
【請求項３】
前記フローティング電位は負電位である請求項１記載の方法。
【請求項４】
前記各ワード線駆動回路は、第１の電源に基づいて対応するワード線を駆動する第１の駆動トランジスタと、前記第１の駆動トランジスタに直列に接続され、前記第１の電源の電位よりも低い第２の電源に基づいて、対応するワード線を駆動する第２の駆動トランジスタとを含み、前記フローティング電位は前記第１及び第２の駆動トランジスタのテーリング電流比によって決定される請求項１乃至３の何れか一項記載の方法。
【請求項５】
前記第１の駆動トランジスタのテーリング電流よりも前記第２の駆動トランジスタのテーリング電流が大きくなるように前記テーリング電流比が設定される請求項４記載の方法。
【請求項６】
前記ワード線駆動回路は、第１の電源に基づいて対応するワード線を駆動する第１の駆動トランジスタと、前記第１の駆動トランジスタに直列に接続され、前記第１の電源の電位よりも低い第２の電源に基づいて、対応するワード線を駆動する第２の駆動トランジスタとを含み、
前記ワード線駆動回路が非活性化されるとき、前記第１の駆動トランジスタに前記第２の電源を供給する工程を備える請求項１乃至３の何れか一項記載の方法。
【請求項７】
リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックの少なくとも１つリフレッシュするための方法であって、前記半導体記憶装置は、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路と、対応するワード線駆動回路に前記ワード線を駆動するための電源を供給する複数の電源制御回路とを含むものであり、
前記リフレッシュモードにおいて前記複数のメモリセルブロックのうちの一つを選択する工程と、
選択されなかったメモリセルブロックに関連するワード線駆動回路を活性化する工程と、
選択されなかったメモリセルブロックに関連する電源制御回路を非活性化して、選択されなかったメモリセルブロックに関連するワード線をフローティング電位に制御する工程とを備える半導体記憶装置のリフレッシュ方法。
【請求項８】
前記フローティング電位は略グランドレベルを有する請求項７記載の方法。
【請求項９】
前記フローティング電位は負電位である請求項７記載の方法。
【請求項１０】
前記各電源制御回路は、第１の電源を受け取る第１の駆動トランジスタと、前記第１の駆動トランジスタに直列に接続され、前記第１の電源の電位よりも低い第２の電源を受け取る第２の駆動トランジスタと含み、前記フローティング電位は前記第１及び第２の駆動トランジスタのテーリング電流比と前記第１の駆動トランジスタの閾値電圧とによって決定される請求項７乃至９の何れか一項記載の方法。
【請求項１１】
前記第１の駆動トランジスタのテーリング電流よりも前記第２の駆動トランジスタのテーリング電流が大きくなるように前記テーリング電流比が設定される請求項１０記載の方法。
【請求項１２】
リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックを選択的にリフレッシュするための方法であって、
リフレッシュモードにおいて複数のメモリセルブロックのうちの一つを選択して選択されたメモリセルブロックのリフレッシュを行う工程と、
選択されなかったメモリセルブロックのワード線をフローティング電位に制御する工程と、
前記選択されなかったメモリセルブロックが次に選択されたとき、前記フローティング電位を前記ワード線の非活性時に対応した電位に切り換える工程と、
前記ワード線の電位を該ワード線の活性時の電位に設定して、次に選択されたメモリセルブロックのリフレッシュを行う工程とを備える方法。
【請求項１３】
半導体記憶装置は、
各々がワード線を有し、リフレッシュモードにおいて選択的にリフレッシュされる複数のメモリセルブロックと、
リフレッシュモード信号とメモリセルブロック選択信号とに従ってリフレッシュモードにおいて選択されなかったメモリセルブロックに関連するワード線をフローティング電位に制御するための制御信号を生成するワード線制御回路とを備える半導体記憶装置。
【請求項１４】
複数のメモリセルブロックに接続され、対応するメモリセルブロックのワード線を駆動するワード線駆動回路を含む複数のワードデコーダであって、前記ワード線駆動回路は、第１の電源に基づいてワード線を駆動する第１の駆動トランジスタと、第１の駆動トランジスタに接続され、前記第１の電源の電位よりも低い第２の電源に基づいてワード線を駆動する第２の駆動トランジスタとを含むものである前記複数のワードデコーダを備え、各ワードデコーダは、リフレッシュモードにおいて対応するメモリセルブロックが選択されなかったとき、前記第１及び第２の駆動トランジスタを前記制御信号に従ってオフさせる請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１の駆動トランジスタのサイズは、前記第２の駆動トランジスタのサイズよりも小さい請求項１４記載の半導体記憶装置。
【請求項１６】
複数のワードデコーダにそれぞれ接続された複数のワードラインセレクタを備え、各ワードラインセレクタは、前記リフレッシュモードにおいて対応するメモリセルブロックが選択されなかったとき、前記制御信号に従って前記第１の駆動トランジスタに前記第１の電源を供給する請求項１４又は１５記載の半導体記憶装置。
【請求項１７】
複数のワードデコーダにそれぞれ接続された複数のワードラインセレクタを備え、各ワードラインセレクタは、前記リフレッシュモードにおいて対応するメモリセルブロックが選択されなかったとき、前記制御信号に従って前記第２の駆動トランジスタに前記第１の電源を供給する請求項１４又は１５記載の半導体記憶装置。
【請求項１８】
複数のメモリセルブロックに接続され、各々が対応するメモリセルブロックのワード線を駆動するワード線駆動回路を含む複数のワードデコーダであって、前記ワード線駆動回路は、第１の電源に基づいてワード線を駆動する第１の駆動トランジスタと、第１の駆動トランジスタに接続され、前記第１の電源の電位よりも低い第２の電源に基づいてワード線を駆動する第２の駆動トランジスタとを含むものである前記複数のワードデコーダと、
複数のワードデコーダにそれぞれ接続され、対応するワードデコーダの前記ワード線駆動回路の前記第１の駆動トランジスタに電源を供給する複数のワードラインセレクタであって、各々が前記第１の電源と前記第２の電源の間に直列に接続された第３の駆動トランジスタと第４の駆動トランジスタとを含み、前記第３の駆動トランジスタと前記第４の駆動トランジスタとの間のノードから前記電源が供給される前記複数のワードラインセレクタとを備え、
前記各ワードラインセレクタは、前記リフレッシュモードにおいて対応するメモリセルブロックが選択されなかったとき、前記制御信号に従って前記第３及び第４のトランジスタをオフさせてフローティング電位を前記第１の駆動トランジスタに供給し、前記各ワードデコーダは、前記フローティング電位を前記第１の駆動トランジスタを介してワード線に供給する請求項１３記載の半導体記憶装置。
【請求項１９】
前記第３の駆動トランジスタのサイズは、前記第４の駆動トランジスタのサイズよりも小さい請求項１８記載の半導体記憶装置。
【請求項２０】
半導体記憶装置は、
各々がワード線を有し、リフレッシュモードにおいて選択的にリフレッシュされる複数のメモリセルブロックと、
複数のメモリセルブロックに接続され、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路と、
複数のワード線駆動回路に接続され、リフレッシュモードにおいて選択されなかったメモリセルブロックに関連するワード線駆動回路を非活性化して、前記ワード線をフローティング電位に制御する複数のワード線制御回路とを備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】  本発明は、半導体記憶装置及びそのリフレッシュ方法に関するものである。
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置は低消費電力化の要求が高まっており、その中でもスタンバイ時にメモリセルのデータを保証する目的でデータ保持動作を自動で行うセルフリフレッシュ動作時の消費電流を低減することが強く望まれている。
【背景技術】  図８は、従来のセルフリフレッシュ動作を説明するための半導体記憶装置（ＤＲＡＭ）の概略的なブロック図である。
半導体記憶装置８１は、メモリセルアレイ８２、アドレスバッファ８３、内部アドレスカウンタ８４、プリデコーダ８５、ブロック選択回路８６、ブロックコントローラ８７ａ〜８７ｄ、ワードラインセレクタ８８ａ〜８８ｄ及びワードデコーダ８９ａ〜８９ｄを含む。
メモリセルアレイ８２は、複数のメモリセルを１単位とする複数（図は例えば４つ）のセルブロックＢＬＫ０〜ＢＬＫ３に分割され、ブロックコントローラ８７ａ〜８７ｄ、ワードラインセレクタ８８ａ〜８８ｄ及びワードデコーダ８９ａ〜８９ｄは、各セルブロックＢＬＫ０〜ＢＬＫ３にそれぞれ対応して設けられている。
内部アドレスカウンタ８４は、リフレッシュ時に内部アドレス信号ＩＡＤＤを供給し、通常動作時には外部から供給されるアドレス信号ＡＤＤをアドレスバッファ８３を介して入力し、内部アドレス信号ＩＡＤＤを供給する。
ブロック選択回路８６は、そのアドレス信号ＩＡＤＤに基づいて、セルフリフレッシュを行うセルブロックを選択するための選択信号φｉ（ｉ＝０〜３、以下同様）を生成する。
ブロックコントローラ８７ａ〜８７ｄは、その選択信号φｉに基づいて各セルブロックＢＬＫ０〜ＢＬＫ３に対応したワードラインセレクタ８８ａ〜８８ｄ及びワードデコーダ８９ａ〜８９ｄを選択するための制御信号ＢＬＫＥＮｉ，ＷＬＥＮｉを生成する。
ワードラインセレクタ８８ａ〜８８ｄは、制御信号ＢＬＫＥＮｉ及びプリデコーダ８５から出力されるプリデコード信号ＰＲＥｉにより活性化され、それぞれ対応するセルブロックＢＬＫ０〜ＢＬＫ３のワード線を駆動するための駆動信号ＷＬＤＲＶｉを生成する。
ワードデコーダ８９ａ〜８９ｄは、制御信号ＷＬＥＮｉ及びプリデコーダ８５から出力されるプリデコード信号ＰＲＥｉにより活性化され、それぞれ対応するセルブロックＢＬＫ０〜ＢＬＫ３のワード線をワードラインセレクタ８８ａ〜８８ｄから供給される駆動信号ＷＬＤＲＶｉにより駆動する。
各セルブロックＢＬＫ０〜ＢＬＫ３のビット線は、ブロック選択回路８６から出力される選択信号φｉに基づいて、ビット線プリチャージ回路９１及びセンスアンプ９２（図９参照）により駆動される。
上記のような構成では、例えばセルブロックＢＬＫ０が選択される場合には、そのセルブロックＢＬＫ０に含まれるメモリセルのみがリフレッシュされるようになっている。
ところで、リフレッシュ動作時に消費する電流（リフレッシュ電流）は、定常的に消費するＤＣ電流成分とメモリセルのリフレッシュ動作時に消費するＡＣ電流成分から成り立っている。因みに、ＤＣ電流成分は、周辺回路のサブスレッショルドによるテーリング電流（又はオフリーク電流ともいう）及び物理的欠陥による消費電流であり、ＡＣ電流成分は、メモリセルのリフレッシュ動作に伴う充放電電流である。
このため、リフレッシュ電流の低減化を図る上で、ＤＣ電流成分やＡＣ電流成分を低減することは重要な課題の一つとなっている。
従来より、リフレッシュ電流を増加させる要因の一つに、プロセス欠陥に起因してワード線とビット線とがショートすることで、その欠陥部位（ショート部位）を介してビット線からワード線に定常的にリーク電流（欠陥電流）が流れるという問題がある。
図９は、この欠陥電流を説明するための回路図である。
今、図９に示すように、ワード線ＷＬとビット線ＢＬがショートしている（図において一点鎖線で示す）。このビット線ＢＬに接続されるセンスアンプ９２には、ビット線プリチャージ回路９１からプリチャージ信号ＰＲが供給され、これによりビット線ＢＬはセルブロックの非選択時に所定電位（例えば１／２ＶＤＤ）にプリチャージされる。尚、電源ＶＤＤは各回路の動作電源である。一方、ワードデコーダ８９ａ（８９ｂ〜８９ｄ）は、セルブロックの非選択時にワード線ＷＬを低電位電源ＶＳＳ（例えばグランド）に接続する。従って、図に示す矢印のように、ビット線ＢＬからワード線ＷＬに向かって定常的なリーク電流が流れる。
このようなプロセス欠陥に起因する不良個所（ワード線ＷＬやビット線ＢＬ等）は、予め用意されている冗長回路によって置き換えることはできる。しかしながら、このことは欠陥部位の物理的な電気的欠陥特性を除去する訳ではない。従って、欠陥部位に流れる電流が定常的な消費電流となり、上述したＤＣ電流成分を増加させることになる。こうした欠陥部位はランダムに発生し、その個所もメモリセルの集積度が増して微細プロセスになる毎に増えていく。その結果、セルフリフレッシュ時の消費電力は定常的な欠陥電流分だけ増加し、低消費電力を図る上での大きな阻害要因となっている。
このような欠陥電流を低減させるため、例えば特開２０００−２６８５７１号公報に開示された第１の方法が提案されている。この第１の方法は、セルフリフレッシュ時にワード線とビット線がショートしている場合は、ビット線に与えるプリチャージレベルをフローティング状態（例えばグランドレベル）にすることで欠陥電流を低減している。
しかしながら、第１の方法は、セルフリフレッシュ（スタンバイ状態）からリード／ライト動作（通常状態）に戻る場合に、略グランドレベルのビット線を正常なレベル（センスレベル）に復帰させるには時間を要するため、スタンバイ状態から通常状態に早く復帰することができないという問題がある。
また、第１の方法は、欠陥電流防止のためにリフレッシュ未実行のメモリセルに接続されるビット線の電位をフローティング状態にし、リフレッシュ実行時に所定電位（１／２ＶＤＤ）に戻す制御を行うため、それに伴う充放電動作がＡＣ成分の電流増加となり、逆に消費電力の増大を招く。
さらに、第１の方法は、欠陥部位を特定するために予め全てのビット線に対してフューズや分離ゲート等の試験部を設ける必要があるとともに、それにより得た欠陥情報をもとにビット線の制御を行う制御部を設ける必要があるため、チップ面積の著しい増大を招くという問題がある。加えて、上記のような試験部を用いて欠陥部位の特定を行う試験工程と、それにより得た欠陥情報を記憶させる欠陥情報記憶工程（フューズ切断、分離ゲートをオフする等）が必要であるため、試験コストの増大を招くという問題がある。尚、これらの問題を有する他の従来構成に関連する先行技術として、例えば米国特許第６，３６６，５０９号が開示されている。
又、例えば特開平８−２０３２６８号公報には以下のような第２の方法が提案されている。第２の方法は、良品・欠陥を問わず、メモリセルの非アクセス期間（即ちセルブロックの非選択時）には全てのビット線をフローティング状態に制御することで、欠陥電流を低減している。
しかしながら、第２の方法は、現実的ではない。特にＤＲＡＭでは、限りなく小さな面積を有する容量に蓄積された微少な電荷をメモリセルの情報としてビット線に伝え、そのビット線の微少振幅を差動増幅するといった動作が行われる。そのため、全てのビット線をフローティングにすると、全てのビット線の電位が不安定となり、欠陥部位のビット線に隣接するビット線（非欠陥ビット線）にカップリングノイズによって簡単に意図しないノイズ電位が生じ、それによって、隣接するビット線に接続されたメモリセルをオンさせて記憶内容を変化させてしまう、所謂情報破壊を招く虞がある。
更に、例えば特開平８−１０２５２９号公報には以下のような第３の方法が提案されている。第３の方法は、大容量ＤＲＡＭの高速化・低消費電力化を図るべく、ワード線がメインワード線とサブワード線から成る２重ワード線方式の構成において、各メインワード線にフューズを配置し、欠陥のある個所ではフューズを切断してサブワード線をフローティング状態に制御することで欠陥電流を低減している。
しかしながら、第３の方法は、各メインワード線にフューズを配置するため、上述した第１の方法と同様に、チップ面積の問題、及び試験コストの問題を有している。
また、第３の方法は、欠陥部位のワード線をフローティング状態に制御すると、その欠陥ワード線に隣接するワード線（非欠陥ワード線）にカップリングノイズが生じるため、上述した第２の方法と同様にメモリセルの情報破壊を招く虞がある。さらに、この場合は、欠陥ワード線がフローティング制御されるために、有用なメモリセルに接続されているビット線にカップリングノイズが生じ、誤読み出しを招く虞もある。
【特許文献１】  特開２０００−２６８５７１号公報
【特許文献２】  米国特許第６，３６６，５０９号明細書
【特許文献３】  特開平８−２０３２６８号公報
【特許文献４】  特開平８−１０２５２９号公報
本発明の目的は、チップ面積を増大させることなく、ノイズ耐性に優れ、低消費電力化を実現することのできる半導体記憶装置及びそのリフレッシュ方法を提供することにある。
【発明の開示】
本発明の第１の態様において、半導体記憶装置のリフレッシュ方法が提供される。メモリセルアレイが分割されてなる複数のセルブロックのうち、リフレッシュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記憶装置のリフレッシュ方法において、前記複数のセルブロックのうち、前記リフレッシュモード時に選択されないセルブロックに含まれるワード線を駆動する全てのワード線駆動回路を非活性状態にして、前記ワード線をフローティング電位に制御するようにした。
本発明の第２の態様において、半導体記憶装置のリフレッシュ方法が提供される。メモリセルアレイが分割されてなる複数のセルブロックのうち、リフレッシュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記憶装置のリフレッシュ方法において、前記複数のセルブロックのうち、前記リフレッシュモード時に選択されないセルブロックに含まれるワード線を駆動する全てのワード線駆動回路を活性状態にするとともに、該ワード線駆動回路に前記ワード線を駆動するための電源を供給する電源制御回路を非活性状態にして、前記ワード線をフローティング電位に制御するようにした。
本発明の第３の態様において、半導体記憶装置のリフレッシュ方法が提供される。メモリセルアレイが分割されてなる複数のセルブロックのうち、リフレッシュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記憶装置のリフレッシュ方法において、前記複数のセルブロックのうち、前記リフレッシュモード時に選択されないセルブロックに含まれる全てのワード線をフローティング電位に制御する第１のステップと、前記第１のステップの後、前記フローティング電位に制御されているワード線を含むセルブロックがリフレッシュの対象として選択される場合に、そのフローティング電位を前記ワード線の非活性時に対応した電位に制御する第２のステップと、前記第２のステップの後、前記ワード線の電位を該ワード線の活性時の電位に制御してリフレッシュを行う第３のステップとを含む半導体記憶装置のリフレッシュ方法とした。
本発明の第４の態様において、半導体記憶装置が提供される。メモリセルアレイが分割されてなる複数のセルブロックのうち、リフレッシュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記憶装置において、前記リフレッシュモードか否かを示すリフレッシュモード信号と、前記リフレッシュモード時にリフレッシュを行うセルブロックを選択するための選択信号とに基づいて、前記リフレッシュモード時に選択されないセルブロックに含まれる全てのワード線をフローティング電位に制御するための制御信号を生成するワード線制御回路を備えたことを要旨とする。
【図面の簡単な説明】    図１は、本発明の第一実施形態の半導体記憶装置の概略的なブロック図である。
図２は、図１の半導体記憶装置の一部の原理的な回路図である。
図３は、図１の半導体装置におけるブロック選択回路、プリデコーダ、ブロックコントローラの回路図である。
図４は、図１の半導体装置におけるワード線制御回路、ワードラインセレクタ、ワードデコーダの回路図である。
図５は、本発明の第二実施形態の半導体記憶装置の回路図である。
図６は、本発明の第三実施形態の半導体記憶装置の原理的な回路図である。
図７は、本発明の第三実施形態の半導体記憶装置におけるワード線制御回路、ワードラインセレクタ及びワードデコーダの回路図である。
図８は、従来の半導体記憶装置の概略的なブロック図である。
図９は、図８の半導体記憶装置における欠陥電流を説明するための回路図である。
【発明を実施するための最良の形態】  以下、本発明を、半導体記憶装置１１に具体化した第一実施形態を図１〜図４に従って説明する。
図１は、第一実施形態の半導体記憶装置１１の概略的なブロック図である。
半導体記憶装置１１は、メモリセルアレイ１２、アドレスバッファ１３、内部アドレスカウンタ１４、プリデコーダ１５、ブロック選択回路１６、ブロックコントローラ１７ａ〜１７ｄ、ワード線制御回路１８ａ〜１８ｄ、ワードラインセレクタ１９ａ〜１９ｄ及びワードデコーダ２０ａ〜２０ｄを含む。尚、図８に示す従来の半導体記憶装置８１と同様な構成部分は同一名称で記載して詳細な説明を省略する。
メモリセルアレイ１２は、複数のメモリセルを１単位とする複数（図は例えば４つ）のセルブロックＢＬＫ０〜ＢＬＫ３に分割されている。ブロックコントローラ１７ａ〜１７ｄ、ワード線制御回路１８ａ〜１８ｄ、ワードラインセレクタ１９ａ〜１９ｄ及びワードデコーダ２０ａ〜２０ｄは、各セルブロックＢＬＫ０〜ＢＬＫ３にそれぞれ対応して設けられている。
ワード線制御回路１８ａ〜１８ｄは、リフレッシュモード信号ＳＥＬＦＸと、ブロック選択回路１６からの選択信号φｉ（ｉ＝０〜３、以下同様）とに基づいて、それぞれ対応するセルブロックＢＬＫ０〜ＢＬＫ３内におけるワード線電位を制御するための制御信号ＷＤＥＣｉを生成する。
ここで、リフレッシュモード信号ＳＥＬＦＸは、セルフリフレッシュモード中か否かを示し、セルフリフレッシュ時に例えばＬレベルとなる信号である。選択信号φｉは、それぞれ対応するセルブロックＢＬＫ０〜ＢＬＫ３が選択されるときに例えばＨレベルとなる信号である。
図２は、半導体記憶装置１１の動作原理を説明する回路図である。ここでは、セルブロックＢＬＫ０に含まれる１つのメモリセルＣに着目し、そのセルブロックＢＬＫ０に対応して設けられているワード線制御回路１８ａとワードデコーダ２０ａの動作について説明する。尚、各セルブロックＢＬＫ１〜ＢＬＫ３にそれぞれ対応して設けられているワード線制御回路１８ｂ〜１８ｄとワードデコーダ２０ｂ〜２０ｄの動作についても同様である。
ワード線制御回路１８ａは、ＮＯＲ回路２１及びインバータ回路２２を含み、リフレッシュモード信号ＳＥＬＦＸと選択信号φ０とに基づいて制御信号ｗｄｅｃｅｎｂ０，ｗｄｅｃｅｎ０を生成する。より詳しくは、ＮＯＲ回路２１は、リフレッシュモード信号ＳＥＬＦＸと選択信号φ０とに基づいて制御信号ｗｄｅｃｅｎｂ０を出力し、インバータ回路２２は、ＮＯＲ回路２１からの制御信号ｗｄｅｃｅｎｂ０を反転して制御信号ｗｄｅｃｅｎ０を出力する。
ワードデコーダ２０ａは、ＮＡＮＤ回路２３、ＮＯＲ回路２４及びワード線駆動回路２５を含む。ワード線駆動回路２５は、トランジスタＴｒ１（第１の駆動トランジスタ）とトランジスタＴｒ２（第２の駆動トランジスタ）とから構成されている。尚、トランジスタＴｒ１はｐチャネルＭＯＳトランジスタで構成され、トランジスタＴｒ２はｎチャネルＭＯＳトランジスタで構成されている。
トランジスタＴｒ１とトランジスタＴｒ２は直列に接続され、その接続ノードＮ１にワード線ＷＬが接続されている。トランジスタＴｒ１のソースには、ワードラインセレクタ１９ａ（図１参照）から第１の電源としての駆動電源ＶＰＰが供給される。トランジスタＴｒ２のソースには、第２の電源としての低電位電源ＶＳＳ（この場合、接地電源）が供給される。
また、第一実施形態では、トランジスタＴｒ１のテーリング電流Ａ１とトランジスタＴｒ２のテーリング電流Ａ２が、以下のような関係に設定されている。
テーリング電流Ａ１＜テーリング電流Ａ２・・・（式１）
ここで、テーリング電流Ａ１，Ａ２は、各トランジスタＴｒ１，Ｔｒ２がオフされる状態でソース・ドレイン間に流れる微少電流であり、サブスレッショルド電流とも呼ばれる。尚、上記（式１）のようなテーリング電流Ａ１，Ａ２の設定は、例えば、トランジスタＴｒ１をトランジスタＴｒ２よりも小さなトランジスタサイズで形成することで実現可能である。
ＮＡＮＤ回路２３は、アドレス信号ＩＡＤＤがデコードされて生成されるワード線選択信号ｗｌｓｅｌとインバータ回路２２から出力される制御信号ｗｄｅｃｅｎに基づいてトランジスタＴｒ１のオン／オフを制御する。ＮＯＲ回路２４は、ワード線選択信号ｗｌｓｅｌとＮＯＲ回路２１から出力される制御信号ｗｄｅｃｅｎｂに基づいてトランジスタＴｒ２のオン／オフを制御する。
詳しくは、リフレッシュモード信号ＳＥＬＦＸがＨレベルである非セルフリフレッシュモード時（即ち通常動作時）には、制御信号ｗｄｅｃｅｎｂはＬレベル、制御信号ｗｄｅｃｅｎはＨレベルとなり、ワード線駆動回路２５はワード線選択信号ｗｌｓｅｌに基づいて活性化される。即ち、通常動作時において、ワード線ＷＬは、選択信号φ０に依らず、ワード線選択信号ｗｌｓｅｌに基づいて活性化される。
具体的には、各トランジスタＴｒ１，Ｔｒ２のうち一方がオンされるとともに他方がオフされる。ここで、トランジスタＴｒ１がオンされると、そのオンしたトランジスタＴｒ１を介して駆動電源ＶＰＰがワード線ＷＬに供給され、該ワード線ＷＬが活性化される。これにより、メモリセルＣがオンされ、ビット線ＢＬを介してメモリセル１０の読み出し／書き込みが行われる。
逆に、トランジスタＴｒ２がオンされると、そのオンしたトランジスタＴｒ２を介してグランドレベルの低電位電源ＶＳＳがワード線ＷＬに供給される。従って、この場合はメモリセルＣはオンされず、そのメモリセルＣの情報は維持される。
リフレッシュモード信号ＳＥＬＦＸがＬレベルであるセルフリフレッシュモードにおいて、セルブロックＢＬＫ０がリフレッシュ対象として選択される場合（選択信号φ０がＨレベル）には、上述した通常動作時と同様、制御信号ｗｄｅｃｅｎｂはＬレベル、制御信号ｗｄｅｃｅｎはＨレベルとなる。従って、ワード線駆動回路２５は、同様にワード線選択信号ｗｌｓｅｌに基づいて活性化される。
そして、ワード線選択信号ｗｌｓｅｌに基づいて、ワード線駆動回路２５のトランジスタＴｒ１がオンされ、駆動電源ＶＰＰがワードラインセレクタ１９ａからワード線ＷＬに供給される。これにより、ワード線ＷＬが活性化されて、メモリセルＣがリフレッシュされる。
セルフリフレッシュモードにおいて、セルブロックＢＬＫ０がリフレッシュ対象ブロックとして選択されない場合（選択信号φ０がＬレベル）には、制御信号ｗｄｅｃｅｎｂはＨレベル、制御信号ｗｄｅｃｅｎはＬレベルとなる。従って、ワード線駆動回路２５の各トランジスタＴｒ１，Ｔｒ２はともにオフされる。
即ち、この場合、ワード線駆動回路２５は非活性状態に制御され、セルブロックＢＬＫ０のワード線ＷＬはワードデコーダ２０ａに対して実質的に非接続状態（所謂フローティング状態）に制御される。
ここで、フローティング状態におけるワード線ＷＬの電位について詳述する。
第一実施形態では、ワード線駆動回路２５の非活性状態における各トランジスタＴｒ１，Ｔｒ２のテーリング電流Ａ１，Ａ２が上記（式１）のように設定されている。このため、接続ノードＮ１の電位は低電位電源ＶＳＳに放電され、ワード線ＷＬは、上記（式１）の関係を満たすテーリング電流Ａ１，Ａ２の電流比に依存したフローティング電位に制御される。尚、第一実施形態では、ワード線ＷＬが略グランドレベルのフローティング電位に制御されるようにテーリング電流比が設定される。
従って、非選択のセルブロックＢＬＫ０内に、ビット線ＢＬとショートしている欠陥のあるワード線ＷＬが存在している場合、フローティング状態に制御された欠陥ワード線ＷＬを介して消費電流が流れることになるが、その時の電流はテーリング電流でリミットされるので、ＤＣ電流を低減することが可能となる。よって、非選択状態における欠陥ワード線ＷＬの欠陥電流は低減される。
因みに、この際、欠陥ワード線ＷＬのフローティング電位は、当該欠陥部位では、ショート抵抗等によって、上述したテーリング電流Ａ１，Ａ２によって決まる接続ノードＮ１の電位から若干引き上げられることになる（以下、この時の欠陥ワード線ＷＬの電位を欠陥電位という）。しかしながら、この欠陥ワード線ＷＬに接続されたメモリセルＣは、図示しない冗長メモリセルに置き換えられることになるため、万一、ノイズ等によって欠陥ワード線ＷＬに接続されたメモリセルＣがオンされることになっても問題ない。
又、第一実施形態では、非選択状態にあるセルブロックＢＬＫ０のワード線ＷＬは、欠陥・非欠陥を問わずに、全てのワード線ＷＬがフローティング電位に制御される。このため、欠陥のないワード線ＷＬについても、略グランドレベルのフローティング電位に設定される。従って、非選択状態のセルブロックＢＬＫ０のメモリセルＣがオンされて情報破壊が生じることはない。また、隣接する欠陥ワード線ＷＬとのカップリングノイズによるメモリセルＣの情報破壊も生じない。
さらに、上記のようにワード線ＷＬが略グランドレベルのフローティング電位に制御されることで、セルブロックＢＬＫ０が非選択状態から選択状態に切り替えられる際や、スタンバイ状態から通常状態に移行する際は、ワード線ＷＬの電位が低電位電源ＶＳＳ（グランドレベル）に速やかにリセットされる。
その際、セルブロックＢＬＫ０内に欠陥ワード線ＷＬが含まれている場合は、その欠陥ワード線ＷＬの電位は上記欠陥電位となるため、それにおけるリセット時間は上述した非欠陥ワード線ＷＬに比べて若干長くなる。しかしながら、一般に欠陥ワード線ＷＬが１つのセルブロック内に含まれている本数は少ないため（例えば１０２４本のワード線ＷＬに対して欠陥ワード線ＷＬは１〜２本）、その影響は殆どない。従って、非選択状態から選択状態への切り替え、スタンバイ状態から通常状態への復帰を高速に行うことが可能であり、又、ノイズ等の影響を小さくした安定的な復帰が可能である。
次に、セルフリフレッシュモード時にセルブロックＢＬＫ０が選択されている時のワード線ＷＬの電位について詳述する。
上記したように、セルブロックＢＬＫ０が選択状態のとき、ワード線、駆動回路２５はワード線選択信号ｗｌｓｅｌに基づいて活性化される。即ち、セルブロックＢＬＫ０内の全てのワード線ＷＬは、通常動作時と同様に、活性時に駆動電源ＶＰＰに制御され、非活性時に低電位電源ＶＳＳに制御される。換言すれば、セルブロックＢＬＫ０が選択されるときには、欠陥・非欠陥を問わず、ワード線ＷＬはフローティング状態に制御されない。
このため、第一実施形態では、セルブロックＢＬＫ０が選択される場合に、欠陥ワード線ＷＬが非活性状態のときは、該欠陥ワード線ＷＬの電位がグランドレベルの低電位電源ＶＳＳに制御されることにより、それに隣接する非欠陥ワード線ＷＬのノイズ耐性を向上させることができる。
つまり、欠陥ワード線ＷＬに隣接する非欠陥ワード線ＷＬにカップリングノイズが生じることを抑制することができる。従って、リフレッシュ未実行時にメモリセルＣがオンされて情報破壊が生じることはない。また、欠陥電位によってビット線ＢＬにカップリングノイズが生じることも抑制されるため、誤読み出しを防止することができる。
図３，図４は、図１に示す半導体記憶装置１１の具体例を示す回路図である。尚、各図は、セルブロックＢＬＫ０の制御に関連する構成部分について示している。
図３は、プリデコーダ１５、ブロック選択回路１６、ブロックコントローラ１７ａの具体例を示す回路図である。尚、図は省略するが、ブロックコントローラ１７ｂ〜１７ｄの構成も同様である。
プリデコーダ１５は、例えば３つのプリデコーダ３１ａ〜３１ｃを含み、内部アドレスカウンタ１４（図１参照）から出力されるワード線選択用のアドレス信号ａｄｄ０〜ａｄｄ５に基づいてプリデコード信号ｐｒａ０〜ｐｒａ３，ｐｒｂ０〜ｐｒｂ３，ｐｒｃ０〜ｐｒｃ３を生成する。
ブロック選択回路１６は、内部アドレスカウンタ１４から出力されるセルブロック選択用のアドレス信号ｂｌｋａｄｄ０，ｂｌｋａｄｄ１に基づいて選択信号ｂｌｋｓｅｌ０〜ｂｌｋｓｅｌ３を生成する。
ブロックコントローラ１７ａには、ブロック選択回路１６から出力される選択信号ｂｌｋｓｅｌ０と、図示しないメモリコントローラからの制御信号ｂｌｋｓｅｔ０，ｗｌｓｅｔ０とが入力される。
そして、ブロックコントローラ１７ａは、Ｈレベルの選択信号ｂｌｋｓｅｌ０（セルブロックＢＬＫ０の選択時）とＨレベルの制御信号ｂｌｋｓｅｔ０に基づいてワードラインセレクタ１９ａ（図４参照）を選択するためのＨレベルの制御信号ｂｌｋｅｎ０を生成する。又、ブロックコントローラ１７ａは、Ｈレベルの選択信号ｂｌｋｓｅｌ０とＨレベルの制御信号ｗｌｓｅｔ０に基づいてワードデコーダ２０ａ（図４参照）を選択するためのＨレベルの制御信号ｗｌｅｎ０を生成する。
図４は、ワード線制御回路１８ａ、ワードラインセレクタ１９ａ、ワードデコーダ２０ａの具体例を示す回路図である。尚、図は省略するが、ワード線制御回路１８ｂ〜１８ｄ、ワードラインセレクタ１９ｂ〜１９ｄ、ワードデコーダ２０ｂ〜２０ｄの構成も同様である。
ワード線制御回路１８ａは、図２に示す原理的な回路に基づいたより具体的な回路である。即ち、図において、ワード線制御回路１８ａは、ＮＯＲ回路３２と差動増幅回路３３と２つのインバータ回路３４，３５とを含む。
ワード線制御回路１８ａは、ＮＯＲ回路３２に入力されるリフレッシュモード信号ＳＥＬＦＸと前記選択信号ｂｌｋｓｅｌ０に基づいて制御信号ｗｄｅｃｅｎｂ０，ｗｄｅｃｅｎ０を生成する。具体的には、リフレッシュモード信号ＳＥＬＦＸがＬレベルであるセルフリフレッシュモードであって、選択信号ｂｌｋｓｅｌ０がＬレベルであるセルブロックＢＬＫ０の非選択時には、Ｈレベルの制御信号ｗｄｅｃｅｎｂ０とＬレベルの制御信号ｗｄｅｃｅｎ０を生成する。そして、それ以外の時は、Ｌレベルの制御信号ｗｄｅｃｅｎｂ０とＨレベルの制御信号ｗｄｅｃｅｎ０を生成する。
ワードラインセレクタ１９ａは、ラッチ回路３６とＮＯＲ回路３７とインバータ回路３８とを含む。ラッチ回路３６は、ブロックコントローラ１７ａから出力されるＨレベルの制御信号ｂｌｋｅｎ０とプリデコーダ３１ａから出力されるＨレベルのプリデコード信号ｐｒａ０によりＨレベルにセットされ、図示しないメモリコントローラからのリセット信号ｂｌｋｒｅｓｅｔ０によりＬレベルにリセットされる。
そして、ワードラインセレクタ１９ａは、ワード線制御回路１８ａから出力される制御信号ｗｄｅｃｅｎｂ０と上記ラッチ回路３６のラッチ信号とに基づいて駆動信号ｗｌｄｒｖ０，ｗｌｄｒｖｂ０を生成する。
具体的には、セルフリフレッシュモード時におけるセルブロックＢＬＫ０の非選択時には、Ｈレベルの駆動信号ｗｌｄｒｖ０（駆動電源ＶＰＰ）と、Ｌレベルの駆動信号ｗｌｄｒｖｂ０（低電位電源ＶＳＳ）を出力する。
また、セルフリフレッシュモード時あるいは通常動作時におけるワード線ＷＬの活性化時には、Ｈレベルの駆動信号ｗｌｄｒｖ０（駆動電源ＶＰＰ）と、Ｌレベルの駆動信号ｗｌｄｒｖｂ０（低電位電源ＶＳＳ）を出力する。
また、セルフリフレッシュモード時あるいは通常動作時におけるワード線ＷＬの非活性時には、Ｌレベルの駆動信号ｗｌｄｒｖ０（低電位電源ＶＳＳ）と、Ｈレベルの駆動信号ｗｌｄｒｖｂ０（駆動電源ＶＰＰ）を出力する。
ワードデコーダ２０ａは、図２に示す原理的なデコーダに基づいたより具体的なものである。尚、図４に示すワードデコーダ２０ａは、セルブロックＢＬＫ０に、例えば４本のワード線ＷＬ０〜ＷＬ３を備える場合に対応した構成である。
このワードデコーダ２０ａは、ラッチ回路３９とＮＡＮＤ回路４０とＮＯＲ回路４１と４つのワード線駆動回路４２〜４５とを含む。
各ワード線駆動回路４２〜４５は、上述した図２に示すトランジスタＴｒ１，Ｔｒ２からなり、その接続ノードＮ１には、ｎチャネルＭＯＳトランジスタから成るトランジスタＴｒ３がトランジスタＴｒ２と並列に接続されている。このトランジスタＴｒ３のゲートには、上記ワードラインセレクタ１９ａからの駆動信号ｗｌｄｒｖｂ０が入力される。
ラッチ回路３９は、ブロックコントローラ１７ａから出力されるＨレベルの制御信号ｗｌｅｎ０とプリデコーダ３１ｂ，３１ｃから出力されるＨレベルのプリデコード信号ｐｒｂ０，ｐｒｃ０とに応答して、Ｈレベルのワード線選択信号ｗｌｓｅｌを出力する。また、ラッチ回路３９は、図示しないメモリコントローラからのリセット信号ｗｌｒｅｓｅｔ０に応答して、Ｌレベルのワード線選択信号ｗｌｓｅｌを出力する。
ＮＡＮＤ回路４０及びＮＯＲ回路４１は、上述した図２に示すＮＡＮＤ回路２３及びＮＯＲ回路２４と同様、制御信号ｗｄｅｃｅｎｂ０がＨレベル、制御信号ｗｄｅｃｅｎ０がＬレベルとなる時（セルフリフレッシュモード時であってセルブロックＢＬＫ０の非選択時）に各ワード線駆動回路４２〜４５を非活性状態にする。即ち、トランジスタＴｒ１，Ｔｒ２をそれぞれオフして（尚、このときトランジスタＴｒ３は駆動信号ｗｌｄｒｖｂ０によってオフされる）、各ワード線ＷＬ０〜ＷＬ３をフローティング状態にする。
そして、ＮＡＮＤ回路４０及びＮＯＲ回路４１は、制御信号ｗｄｅｃｅｎｂ０がＬレベル、制御信号ｗｄｅｃｅｎ０がＨレベルとなる時（セルフリフレッシュモード時におけるセルブロックＢＬＫ０の選択時あるいは通常動作時）にワード線選択信号ｗｌｓｅｌに基づいて各ワード線駆動回路４２〜４５を活性化させる。
次に、本発明における第一実施形態の半導体記憶装置１１の特徴を以下に記載する。
（１）セルブロックＢＬＫ０〜ＢＬＫ３のうち、セルフリフレッシュモード時に選択されないセルブロックの全てのワード線ＷＬは、略グランドレベルのフローティング電位に制御される。従って、セルブロックＢＬＫ０−ＢＬＫ３の非選択時には、欠陥電流を削減して低消費電力化を図ることができる。
（２）セルブロックＢＬＫ０〜ＢＬＫ３を非選択状態から選択状態へ切り替える際、スタンバイ状態（セルフリフレッシュモード）から通常状態へ復帰させる際には、略グランドレベルのフローティング電位に制御されているワード線ＷＬが低電位電源ＶＳＳにリセットされる。従って、それに伴うＡＣ電流の増加も防止される。
（３）セルブロックＢＬＫ０〜ＢＬＫ３の非選択時に、ワード線ＷＬを略グランドレベルのフローティング電位に制御するため、非選択状態から選択状態への切り替え、スタンバイ状態（セルフリフレッシュモード）から通常状態への復帰を高速に行うことができる。
（４）セルフリフレッシュモード時において、セルブロックＢＬＫ０〜ＢＬＫ３が選択状態のときには、ワード線ＷＬは駆動電源ＶＰＰあるいは低電位電源ＶＳＳに制御される（即ち、ワード線ＷＬはフローティング状態に制御されない）。従って、セルブロックＢＬＫ０〜ＢＬＫ３の選択時におけるワード線ＷＬの非活性時に、欠陥ワード線からのカップリングノイズに起因したメモリセルＣの情報破壊は生じない。このため、ノイズ耐性に優れた半導体記憶装置１１を実現することができる。
（５）セルブロックＢＬＫ０〜ＢＬＫ３が非選択状態のときには、欠陥・非欠陥を問わず、全てのワード線ＷＬをフローティング電位に制御するようにしたため、各ワード線ＷＬに欠陥部位を特定するためのフューズや分離ゲート等の試験部を設ける必要はない。このため、それら試験部によって得られる欠陥情報をもとにワード線ＷＬを制御するための制御部等も当然ながら不要である。従って、チップサイズの増大を防止することができる。
（６）ワード線ＷＬに生じている欠陥部位を特定するための試験工程や、それにより得た欠陥情報を記憶させるための欠陥情報記憶工程（フューズ切断、分離ゲートをオフする等）も不要である。従って、それらに伴う試験コストを削減することができる。
以下、本発明を、半導体記憶装置５１に具体化した第二実施形態を図５に従って説明する。尚、第二実施形態は、上述した第一実施形態において、ワード線ＷＬのフローティング電位の設定方法を変更したものである。
図５は、半導体記憶装置５１を説明するための回路図である。尚、図は、セルブロックＢＬＫ０の制御に関連する構成部分を示し、同図において、第一実施形態と同様な構成部分には同一符号を付す。この半導体記憶装置５１は、第一実施形態におけるワードラインセレクタ１９ａの構成を一部変更したものであり、その他の構成は同様である。
詳しくは、図５に示すように、本実施形態のワードラインセレクタ５２ａは、ラッチ回路５３と２つのＮＯＲ回路５４，５５とを含み、第一実施形態との相違点はインバータ回路３８をＮＯＲ回路５５に変更した点である。即ち、ラッチ回路５３及びＮＯＲ回路５４の動作は、第一実施形態の図４に示すラッチ回路３６及びＮＯＲ回路３７と同様である。
このようなワードラインセレクタ５２ａでは、セルフリフレッシュモード時におけるセルブロックＢＬＫ０の非選択時に、各駆動信号ｗｌｄｒｖ０，ｗｌｄｒｖｂ０がそれぞれＬレベル（低電位電源ＶＳＳ）に制御される。即ち、この場合、ワード線駆動回路４２〜４５のトランジスタＴｒ１のソースには、グランドレベルの低電位電源ＶＳＳが供給されるようになっている。
従って、第二実施形態では、第一実施形態における（式１）に示すようなテーリング電流Ａ１，Ａ２の設定が不要であり、セルフリフレッシュモード時におけるセルブロックＢＬＫ０の非選択時には、各ワード線ＷＬ０〜ＷＬ３の電位を確実に略グランドレベルのフローティング電位に制御することが可能である。
次に、本発明における第二実施形態の半導体記憶装置５１の特徴を以下に記載する。
（１）上記（式１）に示すようなテーリング電流Ａ１，Ａ２の設定を不要としながらも、セルフリフレッシュモード時におけるセルブロックＢＬＫ０〜ＢＬＫ３の非選択時には、ワード線ＷＬが確実に略グランドレベルのフローティング電位に制御される。従って、上述した第一実施形態の（１）〜（４）の特徴に関して、より優れた効果を奏する。
以下、本発明を、半導体記憶装置６１に具体化した第三実施形態を図６及び図７に従って説明する。尚、第三実施形態は、パーシャルリフレッシュ機能を有する半導体記憶装置６１に係り、上述した第一実施形態において、ワード線ＷＬのフローティング電位の設定方法を変更したものである。
ここで、パーシャルリフレッシュ機能とは、各セルブロックＢＬＫ０〜ＢＬＫ３のうち特定のセルブロックのみをリフレッシュする機能である。このようなパーシャルリフレッシュでは、リフレッシュを行わないセルブロックはデータ保証の必要がないため、消費電力を極めて小さくすることができる。
図６は、半導体記憶装置６１の動作を説明するための原理的な回路図である。尚、図は、セルブロックＢＬＫ０の制御に関連する構成部分を示し、同図において、第一実施形態と同様な構成部分には同一符号を付す。この半導体記憶装置６１は、第一実施形態におけるワードラインセレクタ１９ａとワードデコーダ２０ａの構成を一部変更したものであり、その他の構成は同様である。
詳しくは、図６に示すように、本実施形態のワードラインセレクタ６２ａは、ＮＡＮＤ回路６４とＮＯＲ回路６５と電源制御回路６６とを含み、電源制御回路６６は、トランジスタＴｒ４（第３の駆動トランジスタ）とトランジスタＴｒ５（第４の駆動トランジスタ）とから構成されている。
ここで、本実施形態では、トランジスタＴｒ４はｐチャネルＭＯＳトランジスタで構成され、トランジスタＴｒ５はｎチャネルＭＯＳトランジスタで構成されている。
また、トランジスタＴｒ４のテーリング電流Ａ４とトランジスタＴｒ５のテーリング電流Ａ５は、
テーリング電流Ａ４＜テーリング電流Ａ５・・・（式２）
となるように設定されている。
ワードデコーダ６３ａは、ＮＯＲ回路６７とワード線駆動回路６８とを含み、該ワード線駆動回路６８はワード線ＷＬに接続されている。尚、ワード線駆動回路６８は、上記第一実施形態におけるワード線駆動回路２５と同様に構成されている。
このワード線駆動回路６８には、電源制御回路６６のトランジスタＴｒ４とトランジスタＴｒ５との接続ノードＮ２から出力される駆動信号ｗｌｄｒｖ０が供給されるようになっている。
このように構成された半導体記憶装置６１では、セルフリフレッシュモード時におけるセルブロックＢＬＫ０の非選択時にワードラインセレクタ６２ａの電源制御回路６６が非活性状態に制御される。
詳しくは、各トランジスタＴｒ４，Ｔｒ５がともにオフされ、それによって、駆動信号ｗｌｄｒｖ０は、上記（式２）の関係を満たすテーリング電流Ａ４，Ａ５の電流比とトランジスタＴｒ４の閾値電圧とによって決定されるフローティング電位に制御される。尚、本実施形態では、駆動信号ｗｌｄｒｖ０は、略グランドレベルのフローティング電位に制御されるようになっている。
これにより、ワードデコーダ６３ａのワード線駆動回路６８は、その電源制御回路６６から出力される駆動信号ｗｌｄｒｖ０を受けて、セルブロックＢＬＫ０のワード線ＷＬを略グランドレベルのフローティング電位に制御するようになっている。
図７は、図６に示すワード線制御回路１８ａ、ワードラインセレクタ６２ａ及びワードデコーダ６３ａの具体例を示す回路図である。尚、図において、ワード線制御回路１８ａの構成は、第一実施形態の図４と同様である。
ワードラインセレクタ６２ａは、図６に示す原理的なセレクタに基づいたより具体的なものである。即ち、ワードラインセレクタ６２ａは、ラッチ回路７１とＮＡＮＤ回路７２とＮＯＲ回路７３と電源制御回路７４とを含み、電源制御回路７４は上述した図６に示すトランジスタＴｒ４，Ｔｒ５から構成されている。
このワードラインセレクタ６２ａは、セルフリフレッシュモード時におけるセルブロックＢＬＫ０の非選択時には、各トランジスタＴｒ４，Ｔｒ５をそれぞれオフして、接続ノードＮ２から略グランドレベルのフローティング電位を有する駆動信号ｗｌｄｒｖ０を出力する。尚、セルフリフレッシュモード時あるいは通常動作時におけるワードラインセレクタ６２ａの動作は、第一実施形態と同様である。
ワードデコーダ６３ａは、図６に示す原理的なデコーダに基づいたより具体的なものである。尚、図７に示すワードデコーダ６３ａは、セルブロックＢＬＫ０に、例えば４本のワード線ＷＬ０〜ＷＬ３を備える場合に対応した構成である。
即ち、このワードデコーダ６３ａは、ラッチ回路７５とＮＯＲ回路７６と４つのワード線駆動回路７７〜８０とを含む。
各ワード線駆動回路７７〜８０は、上述した第一実施形態と同様、トランジスタＴｒ１，Ｔｒ２から成り、その接続ノードＮ１にはｎチャネルＭＯＳトランジスタから成るトランジスタＴｒ３がトランジスタＴｒ２と並列に接続されている（図４参照）。
このトランジスタＴｒ３のゲートには、上記ワードラインセレクタ６２ａのＮＯＲ回路７３から出力される信号が駆動信号ｗｌｄｒｖｂ０として入力される。尚、本実施形態では、各ワード線駆動回路７７〜８０を構成するトランジスタＴｒ１，Ｔｒ２において、上記（式１）のようなテーリング電流Ａ１，Ａ２の設定は不要である。
このワードデコーダ６３ａは、セルフリフレッシュモード時におけるセルブロックＢＬＫ０の非選択時には各ワード線駆動回路７７〜８０のトランジスタＴｒ１をオンして、各ワード線ＷＬ０〜ＷＬ３の電位を、上記ワードラインセレクタ６２ａから供給される略グランドレベルのフローティング電位に設定する。尚、セルフリフレッシュモード時あるいは通常動作時におけるワードデコーダ６３ａの動作は第一実施形態と同様である。
このような半導体記憶装置６１では、ワードデコーダ６３ａを、第一実施形態のワードデコーダ２０ａ（図４参照）に比べて配線数を削減して、極めて簡易な構成で実現することができる。
しかしながら、こうした構成は、パーシャルリフレッシュ機能を利用してセルフリフレッシュを行う場合にのみ有効である。これは、パーシャルリフレッシュでは、リフレッシュ対象のセルブロックを除く他のセルブロックのデータ保証を行う必要がないためである。
詳述すると、今、セルブロックＢＬＫ０〜ＢＬＫ３のうち、パーシャルリフレッシュの対象をセルブロックＢＬＫ２とする場合、非リフレッシュ対象のセルブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ３のワード線は略グランドレベルのフローティング電位に制御される。従って、第一実施形態と同様、非選択セルブロックにおける欠陥電流を削減することができる。
ここで、例えば、セルブロックＢＬＫ０のワード線ＷＬ０が欠陥ワード線であった場合、その欠陥ワード線ＷＬ０の欠陥電位に起因して、ワードラインセレクタ６２ａから出力される駆動信号ｗｌｄｒｖ０の電位が同様に略欠陥電位となる。
すると、その欠陥ワード線ＷＬ０に隣接する非欠陥ワード線ＷＬ１が同様に略欠陥電位となり、それによりワード線ＷＬ１に接続されているメモリセルがオンされて情報破壊される可能性がある。これは、セルブロックＢＬＫ０の非選択状態には、全てのワード線ＷＬ０〜ＷＬ３が同一の駆動信号ｗｌｄｒｖ０によってフローティング制御されるからである。しかしながら、上記したように、パーシャルリフレッシュでは、非リフレッシュ対象のセルブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ３はデータ保証の必要がないため、特に問題にはならない。
次に、本発明における第三実施形態の半導体記憶装置６１の特徴を以下に記載する。
（１）パーシャルリフレッシュを行う半導体記憶装置６１において、上述した第一実施形態の（１）〜（６）の特徴と同様な効果が得られるとともに、ワードデコーダ６３ａを第一実施形態のワードデコーダ２０ａに比べて配線数を削減した極めて簡易な構成で実現することが可能である。
尚、上記各実施形態は、以下の態様で実施してもよい。
各実施形態では、メモリセルアレイ１２が例として４つのセルブロックＢＬＫ０〜ＢＬＫ３に分割される場合について説明したが、勿論それ以外の複数ブロックに分割される場合であってもよい。
各実施形態では、リフレッシュモード時におけるセルブロックＢＬＫ０〜ＢＬＫ３の非選択時に、ワード線ＷＬを略グランドレベルのフローティング電位に制御するようにしたが、ワード線ＷＬのフローティング電位はメモリセルＣがオンしない電位であればよい。
各実施形態では、第２の電源としての低電位電源ＶＳＳが負電源であってもよい。
第一及び第二実施形態の構成をパーシャルリフレッシュを行う半導体記憶装置に適用しても勿論よい。
ワード線駆動回路２５，４２〜４５，６８，７７〜８０を構成するトランジスタＴｒ１，Ｔｒ２（第１及び第２の駆動トランジスタ）を他の極性で構成（例えばそれぞれｎチャネルＭＯＳトランジスタにて構成）してもよい。尚、この場合は、それに応じた論理にワードデコーダ２０ａ，６３ａの構成を変更する。
各実施形態では、スタンバイ時に行うセルフリフレッシュの制御方法について説明したが、必ずしもセルフリフレッシュのみに限定されない。
【図１】
2004077444.tif 000003
【図２】
2004077444.tif 000004
【図３】
2004077444.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004077444.tif 000009
【図８】
2004077444.tif 000010
【図９】
2004077444.tif 000011
【手続補正書】
【提出日】平成17年2月16日(2005.2.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【特許請求の範囲】
【請求項１】  リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックを選択的にリフレッシュするための方法であって、半導体記憶装置は、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路を含むものであり、
前記リフレッシュモードにおいて複数のメモリセルブロックのうちの一つを選択する工程と、
選択されなかったメモリセルブロックに関連するワード線駆動回路を非活性化して、前記ワード線をフローティング電位に制御する工程とを備える方法。
【請求項２】  リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックの少なくとも１つリフレッシュするための方法であって、前記半導体記憶装置は、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路と、対応するワード線駆動回路に前記ワード線を駆動するための電源を供給する複数の電源制御回路とを含むものであり、
前記リフレッシュモードにおいて前記複数のメモリセルブロックのうちの一つを選択する工程と、
選択されなかったメモリセルブロックに関連するワード線駆動回路を活性化する工程と、
選択されなかったメモリセルブロックに関連する電源制御回路を非活性化して、選択されなかったメモリセルブロックに関連するワード線をフローティング電位に制御する工程とを備える半導体記憶装置のリフレッシュ方法。
【請求項３】  リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックを選択的にリフレッシュするための方法であって、
リフレッシュモードにおいて複数のメモリセルブロックのうちの一つを選択して選択されたメモリセルブロックのリフレッシュを行う工程と、
選択されなかったメモリセルブロックのワード線をフローティング電位に制御する工程と、
前記選択されなかったメモリセルブロックが次に選択されたとき、前記フローティング電位を前記ワード線の非活性時に対応した電位に切り換える工程と、
前記ワード線の電位を該ワード線の活性時の電位に設定して、次に選択されたメモリセルブロックのリフレッシュを行う工程とを備える方法。
【請求項４】  半導体記憶装置は、
各々がワード線を有し、リフレッシュモードにおいて選択的にリフレッシュされる複数のメモリセルブロックと、
リフレッシュモード信号とメモリセルブロック選択信号とに従ってリフレッシュモードにおいて選択されなかったメモリセルブロックに関連するワード線をフローティング電位に制御するための制御信号を生成するワード線制御回路とを備える半導体記憶装置。
【請求項５】  半導体記憶装置は、
各々がワード線を有し、リフレッシュモードにおいて選択的にリフレッシュされる複数のメモリセルブロックと、
複数のメモリセルブロックに接続され、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路と、
複数のワード線駆動回路に接続され、リフレッシュモードにおいて選択されなかったメモリセルブロックに関連するワード線駆動回路を非活性化して、前記ワード線をフローティング電位に制御する複数のワード線制御回路とを備える半導体記憶装置。
【発明の詳細な説明】
［技術分野］
本発明は、半導体記憶装置及びそのリフレッシュ方法に関するものである。
【０００１】
近年、ＤＲＡＭ(Dynamic Random Access Memory)等の半導体記憶装置は低消費電力化の要求が高まっており、その中でもスタンバイ時にメモリセルのデータを保証する目的でデータ保持動作を自動で行うセルフリフレッシュ動作時の消費電流を低減することが強く望まれている。
【０００２】
［背景技術］
図８は、従来のセルフリフレッシュ動作を説明するための半導体記憶装置（ＤＲＡＭ）の概略的なブロック図である。
【０００３】
半導体記憶装置８１は、メモリセルアレイ８２、アドレスバッファ８３、内部アドレスカウンタ８４、プリデコーダ８５、ブロック選択回路８６、ブロックコントローラ８７ａ〜８７ｄ、ワードラインセレクタ８８ａ〜８８ｄ及びワードデコーダ８９ａ〜８９ｄを含む。
【０００４】
メモリセルアレイ８２は、複数のメモリセルを１単位とする複数（図は例えば４つ）のセルブロックBLK0〜BLK3に分割され、ブロックコントローラ８７ａ〜８７ｄ、ワードラインセレクタ８８ａ〜８８ｄ及びワードデコーダ８９ａ〜８９ｄは、各セルブロックBLK0〜BLK3にそれぞれ対応して設けられている。
【０００５】
内部アドレスカウンタ８４は、リフレッシュ時に内部アドレス信号IADDを供給し、通常動作時には外部から供給されるアドレス信号ADDをアドレスバッファ８３を介して入力し、内部アドレス信号IADDを供給する。
【０００６】
ブロック選択回路８６は、そのアドレス信号IADDに基づいて、セルフリフレッシュを行うセルブロックを選択するための選択信号φｉ（ｉ＝０〜３、以下同様）を生成する。
【０００７】
ブロックコントローラ８７ａ〜８７ｄは、その選択信号φｉに基づいて各セルブロックBLK0〜BLK3に対応したワードラインセレクタ８８ａ〜８８ｄ及びワードデコーダ８９ａ〜８９ｄを選択するための制御信号BLKENi，WLENi を生成する。
【０００８】
ワードラインセレクタ８８ａ〜８８ｄは、制御信号BLKENi及びプリデコーダ８５から出力されるプリデコード信号PREiにより活性化され、それぞれ対応するセルブロックBLK0〜BLK3のワード線を駆動するための駆動信号WLDRViを生成する。
【０００９】
ワードデコーダ８９ａ〜８９ｄは、制御信号WLENi 及びプリデコーダ８５から出力されるプリデコード信号PREiにより活性化され、それぞれ対応するセルブロックBLK0〜BLK3のワード線をワードラインセレクタ８８ａ〜８８ｄから供給される駆動信号WLDRViにより駆動する。
【００１０】
各セルブロックBLK0〜BLK3のビット線は、ブロック選択回路８６から出力される選択信号φｉに基づいて、ビット線プリチャージ回路９１及びセンスアンプ９２（図９参照）により駆動される。
【００１１】
上記のような構成では、例えばセルブロックBLK0が選択される場合には、そのセルブロックBLK0に含まれるメモリセルのみがリフレッシュされるようになっている。
【００１２】
ところで、リフレッシュ動作時に消費する電流（リフレッシュ電流）は、定常的に消費するＤＣ電流成分とメモリセルのリフレッシュ動作時に消費するＡＣ電流成分から成り立っている。因みに、ＤＣ電流成分は、周辺回路のサブスレッショルドによるテーリング電流（又はオフリーク電流ともいう）及び物理的欠陥による消費電流であり、ＡＣ電流成分は、メモリセルのリフレッシュ動作に伴う充放電電流である。
【００１３】
このため、リフレッシュ電流の低減化を図る上で、ＤＣ電流成分やＡＣ電流成分を低減することは重要な課題の一つとなっている。
従来より、リフレッシュ電流を増加させる要因の一つに、プロセス欠陥に起因してワード線とビット線とがショートすることで、その欠陥部位（ショート部位）を介してビット線からワード線に定常的にリーク電流（欠陥電流）が流れるという問題がある。
【００１４】
図９は、この欠陥電流を説明するための回路図である。
今、図９に示すように、ワード線ＷＬとビット線ＢＬがショートしている（図において一点鎖線で示す）。このビット線ＢＬに接続されるセンスアンプ９２には、ビット線プリチャージ回路９１からプリチャージ信号ＰＲが供給され、これによりビット線ＢＬはセルブロックの非選択時に所定電位（例えば１／２ＶＤＤ）にプリチャージされる。尚、電源ＶＤＤは各回路の動作電源である。一方、ワードデコーダ８９ａ（８９ｂ〜８９ｄ）は、セルブロックの非選択時にワード線ＷＬを低電位電源ＶＳＳ（例えばグランド）に接続する。従って、図に示す矢印のように、ビット線ＢＬからワード線ＷＬに向かって定常的なリーク電流が流れる。
【００１５】
このようなプロセス欠陥に起因する不良個所（ワード線ＷＬやビット線ＢＬ等）は、予め用意されている冗長回路によって置き換えることはできる。しかしながら、このことは欠陥部位の物理的な電気的欠陥特性を除去する訳ではない。従って、欠陥部位に流れる電流が定常的な消費電流となり、上述したＤＣ電流成分を増加させることになる。こうした欠陥部位はランダムに発生し、その個所もメモリセルの集積度が増して微細プロセスになる毎に増えていく。その結果、セルフリフレッシュ時の消費電力は定常的な欠陥電流分だけ増加し、低消費電力を図る上での大きな阻害要因となっている。
【００１６】
このような欠陥電流を低減させるため、例えば特開２０００−２６８５７１号公報に開示された第１の方法が提案されている。この第１の方法は、セルフリフレッシュ時にワード線とビット線がショートしている場合は、ビット線に与えるプリチャージレベルをフローティング状態（例えばグランドレベル）にすることで欠陥電流を低減している。
【００１７】
しかしながら、第１の方法は、セルフリフレッシュ（スタンバイ状態）からリード／ライト動作（通常状態）に戻る場合に、略グランドレベルのビット線を正常なレベル（センスレベル）に復帰させるには時間を要するため、スタンバイ状態から通常状態に早く復帰することができないという問題がある。
【００１８】
また、第１の方法は、欠陥電流防止のためにリフレッシュ未実行のメモリセルに接続されるビット線の電位をフローティング状態にし、リフレッシュ実行時に所定電位（１／２ＶＤＤ）に戻す制御を行うため、それに伴う充放電動作がＡＣ成分の電流増加となり、逆に消費電力の増大を招く。
【００１９】
さらに、第１の方法は、欠陥部位を特定するために予め全てのビット線に対してフューズや分離ゲート等の試験部を設ける必要があるとともに、それにより得た欠陥情報をもとにビット線の制御を行う制御部を設ける必要があるため、チップ面積の著しい増大を招くという問題がある。加えて、上記のような試験部を用いて欠陥部位の特定を行う試験工程と、それにより得た欠陥情報を記憶させる欠陥情報記憶工程（フューズ切断、分離ゲートをオフする等）が必要であるため、試験コストの増大を招くという問題がある。尚、これらの問題を有する他の従来構成に関連する先行技術として、例えば米国特許第６,３６６,５０９号が開示されている。
【００２０】
又、例えば特開平８−２０３２６８号公報には以下のような第２の方法が提案されている。第２の方法は、良品・欠陥を問わず、メモリセルの非アクセス期間（即ちセルブロックの非選択時）には全てのビット線をフローティング状態に制御することで、欠陥電流を低減している。
【００２１】
しかしながら、第２の方法は、現実的ではない。特にＤＲＡＭでは、限りなく小さな面積を有する容量に蓄積された微少な電荷をメモリセルの情報としてビット線に伝え、そのビット線の微少振幅を差動増幅するといった動作が行われる。そのため、全てのビット線をフローティングにすると、全てのビット線の電位が不安定となり、欠陥部位のビット線に隣接するビット線（非欠陥ビット線）にカップリングノイズによって簡単に意図しないノイズ電位が生じ、それによって、隣接するビット線に接続されたメモリセルをオンさせて記憶内容を変化させてしまう、所謂情報破壊を招く虞がある。
【００２２】
更に、例えば特開平８−１０２５２９号公報には以下のような第３の方法が提案されている。第３の方法は、大容量ＤＲＡＭの高速化・低消費電力化を図るべく、ワード線がメインワード線とサブワード線から成る２重ワード線方式の構成において、各メインワード線にフューズを配置し、欠陥のある個所ではフューズを切断してサブワード線をフローティング状態に制御することで欠陥電流を低減している。
【００２３】
しかしながら、第３の方法は、各メインワード線にフューズを配置するため、上述した第１の方法と同様に、チップ面積の問題、及び試験コストの問題を有している。
【００２４】
また、第３の方法は、欠陥部位のワード線をフローティング状態に制御すると、その欠陥ワード線に隣接するワード線（非欠陥ワード線）にカップリングノイズが生じるため、上述した第２の方法と同様にメモリセルの情報破壊を招く虞がある。さらに、この場合は、欠陥ワード線がフローティング制御されるために、有用なメモリセルに接続されているビット線にカップリングノイズが生じ、誤読み出しを招く虞もある。
［特許文献１］
特開２０００−２６８５７１号公報
［特許文献２］
米国特許第６,３６６,５０９号明細書
［特許文献３］
特開平８−２０３２６８号公報
［特許文献４］
特開平８−１０２５２９号公報
本発明の目的は、チップ面積を増大させることなく、ノイズ耐性に優れ、低消費電力化を実現することのできる半導体記憶装置及びそのリフレッシュ方法を提供することにある。
【００２５】
［発明の開示］
本発明の第１の態様において、半導体記憶装置のリフレッシュ方法が提供される。メモリセルアレイが分割されてなる複数のセルブロックのうち、リフレッシュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記憶装置のリフレッシュ方法において、前記複数のセルブロックのうち、前記リフレッシュモード時に選択されないセルブロックに含まれるワード線を駆動する全てのワード線駆動回路を非活性状態にして、前記ワード線をフローティング電位に制御するようにした。
【００２６】
本発明の第２の態様において、半導体記憶装置のリフレッシュ方法が提供される。メモリセルアレイが分割されてなる複数のセルブロックのうち、リフレッシュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記憶装置のリフレッシュ方法において、前記複数のセルブロックのうち、前記リフレッシュモード時に選択されないセルブロックに含まれるワード線を駆動する全てのワード線駆動回路を活性状態にするとともに、該ワード線駆動回路に前記ワード線を駆動するための電源を供給する電源制御回路を非活性状態にして、前記ワード線をフローティング電位に制御するようにした。
【００２７】
本発明の第３の態様において、半導体記憶装置のリフレッシュ方法が提供される。メモリセルアレイが分割されてなる複数のセルブロックのうち、リフレッシュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記憶装置のリフレッシュ方法において、前記複数のセルブロックのうち、前記リフレッシュモード時に選択されないセルブロックに含まれる全てのワード線をフローティング電位に制御する第１のステップと、前記第１のステップの後、前記フローティング電位に制御されているワード線を含むセルブロックがリフレッシュの対象として選択される場合に、そのフローティング電位を前記ワード線の非活性時に対応した電位に制御する第２のステップと、前記第２のステップの後、前記ワード線の電位を該ワード線の活性時の電位に制御してリフレッシュを行う第３のステップとを含む半導体記憶装置のリフレッシュ方法とした。
【００２８】
本発明の第４の態様において、半導体記憶装置が提供される。メモリセルアレイが分割されてなる複数のセルブロックのうち、リフレッシュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記憶装置において、前記リフレッシュモードか否かを示すリフレッシュモード信号と、前記リフレッシュモード時にリフレッシュを行うセルブロックを選択するための選択信号とに基づいて、前記リフレッシュモード時に選択されないセルブロックに含まれる全てのワード線をフローティング電位に制御するための制御信号を生成するワード線制御回路を備えたことを要旨とする。
【００２９】
［発明を実施するための最良の形態］
以下、本発明を、半導体記憶装置１１に具体化した第一実施形態を図１〜図４に従って説明する。
【００３０】
図１は、第一実施形態の半導体記憶装置１１の概略的なブロック図である。
半導体記憶装置１１は、メモリセルアレイ１２、アドレスバッファ１３、内部アドレスカウンタ１４、プリデコーダ１５、ブロック選択回路１６、ブロックコントローラ１７ａ〜１７ｄ、ワード線制御回路１８ａ〜１８ｄ、ワードラインセレクタ１９ａ〜１９ｄ及びワードデコーダ２０ａ〜２０ｄを含む。尚、図８に示す従来の半導体記憶装置８１と同様な構成部分は同一名称で記載して詳細な説明を省略する。
【００３１】
メモリセルアレイ１２は、複数のメモリセルを１単位とする複数（図は例えば４つ）のセルブロックBLK0〜BLK3に分割されている。ブロックコントローラ１７ａ〜１７ｄ、ワード線制御回路１８ａ〜１８ｄ、ワードラインセレクタ１９ａ〜１９ｄ及びワードデコーダ２０ａ〜２０ｄは、各セルブロックBLK0〜BLK3にそれぞれ対応して設けられている。
【００３２】
ワード線制御回路１８ａ〜１８ｄは、リフレッシュモード信号SELFX と、ブロック選択回路１６からの選択信号φｉ（ｉ＝０〜３、以下同様）とに基づいて、それぞれ対応するセルブロックBLK0〜BLK3内におけるワード線電位を制御するための制御信号WDECi を生成する。
【００３３】
ここで、リフレッシュモード信号SELFX は、セルフリフレッシュモード中か否かを示し、セルフリフレッシュ時に例えばＬレベルとなる信号である。選択信号φｉは、それぞれ対応するセルブロックBLK0〜BLK3が選択されるときに例えばＨレベルとなる信号である。
【００３４】
図２は、半導体記憶装置１１の動作原理を説明する回路図である。ここでは、セルブロックBLK0に含まれる１つのメモリセルＣに着目し、そのセルブロックBLK0に対応して設けられているワード線制御回路１８ａとワードデコーダ２０ａの動作について説明する。尚、各セルブロックBLK1〜BLK3にそれぞれ対応して設けられているワード線制御回路１８ｂ〜１８ｄとワードデコーダ２０ｂ〜２０ｄの動作についても同様である。
【００３５】
ワード線制御回路１８ａは、ＮＯＲ回路２１及びインバータ回路２２を含み、リフレッシュモード信号SELFX と選択信号φ０とに基づいて制御信号wdecenb0，wdecen0 を生成する。より詳しくは、ＮＯＲ回路２１は、リフレッシュモード信号SELFX と選択信号φ０とに基づいて制御信号wdecenb0を出力し、インバータ回路２２は、ＮＯＲ回路２１からの制御信号wdecenb0を反転して制御信号wdecen0 を出力する。
【００３６】
ワードデコーダ２０ａは、ＮＡＮＤ回路２３、ＮＯＲ回路２４及びワード線駆動回路２５を含む。ワード線駆動回路２５は、トランジスタＴｒ１（第１の駆動トランジスタ）とトランジスタＴｒ２（第２の駆動トランジスタ）とから構成されている。尚、トランジスタＴｒ１はｐチャネルＭＯＳトランジスタで構成され、トランジスタＴｒ２はｎチャネルＭＯＳトランジスタで構成されている。
【００３７】
トランジスタＴｒ１とトランジスタＴｒ２は直列に接続され、その接続ノードＮ１にワード線ＷＬが接続されている。トランジスタＴｒ１のソースには、ワードラインセレクタ１９ａ（図１参照）から第１の電源としての駆動電源ＶＰＰが供給される。トランジスタＴｒ２のソースには、第２の電源としての低電位電源ＶＳＳ（この場合、接地電源）が供給される。
【００３８】
また、第一実施形態では、トランジスタＴｒ１のテーリング電流Ａ１とトランジスタＴｒ２のテーリング電流Ａ２が、以下のような関係に設定されている。
テーリング電流Ａ１＜テーリング電流Ａ２・・・（式１）
ここで、テーリング電流Ａ１，Ａ２は、各トランジスタＴｒ１，Ｔｒ２がオフされる状態でソース・ドレイン間に流れる微少電流であり、サブスレッショルド電流とも呼ばれる。尚、上記（式１）のようなテーリング電流Ａ１，Ａ２の設定は、例えば、トランジスタＴｒ１をトランジスタＴｒ２よりも小さなトランジスタサイズで形成することで実現可能である。
【００３９】
ＮＡＮＤ回路２３は、アドレス信号IADDがデコードされて生成されるワード線選択信号wlsel とインバータ回路２２から出力される制御信号wdecenに基づいてトランジスタＴｒ１のオン／オフを制御する。ＮＯＲ回路２４は、ワード線選択信号wlsel とＮＯＲ回路２１から出力される制御信号wdecenb に基づいてトランジスタＴｒ２のオン／オフを制御する。
【００４０】
詳しくは、リフレッシュモード信号SELFX がＨレベルである非セルフリフレッシュモード時（即ち通常動作時）には、制御信号wdecenb はＬレベル、制御信号wdecenはＨレベルとなり、ワード線駆動回路２５はワード線選択信号wlsel に基づいて活性化される。即ち、通常動作時において、ワード線ＷＬは、選択信号φ０に依らず、ワード線選択信号wlsel に基づいて活性化される。
【００４１】
具体的には、各トランジスタＴｒ１，Ｔｒ２のうち一方がオンされるとともに他方がオフされる。ここで、トランジスタＴｒ１がオンされると、そのオンしたトランジスタＴｒ１を介して駆動電源ＶＰＰがワード線ＷＬに供給され、該ワード線ＷＬが活性化される。これにより、メモリセルＣがオンされ、ビット線ＢＬを介してメモリセル１０の読み出し／書き込みが行われる。
【００４２】
逆に、トランジスタＴｒ２がオンされると、そのオンしたトランジスタＴｒ２を介してグランドレベルの低電位電源ＶＳＳがワード線ＷＬに供給される。従って、この場合はメモリセルＣはオンされず、そのメモリセルＣの情報は維持される。
【００４３】
リフレッシュモード信号SELFX がＬレベルであるセルフリフレッシュモードにおいて、セルブロックBLK0がリフレッシュ対象として選択される場合（選択信号φ０がＨレベル）には、上述した通常動作時と同様、制御信号wdecenb はＬレベル、制御信号wdecenはＨレベルとなる。従って、ワード線駆動回路２５は、同様にワード線選択信号wlsel に基づいて活性化される。
【００４４】
そして、ワード線選択信号wlselに基づいて、ワード線駆動回路２５のトランジスタＴｒ１がオンされ、駆動電源ＶＰＰがワードラインセレクタ１９ａからワード線ＷＬに供給される。これにより、ワード線ＷＬが活性化されて、メモリセルＣがリフレッシュされる。
【００４５】
セルフリフレッシュモードにおいて、セルブロックBLK0がリフレッシュ対象ブロックとして選択されない場合（選択信号φ０がＬレベル）には、制御信号wdecenb はＨレベル、制御信号wdecenはＬレベルとなる。従って、ワード線駆動回路２５の各トランジスタＴｒ１，Ｔｒ２はともにオフされる。
【００４６】
即ち、この場合、ワード線駆動回路２５は非活性状態に制御され、セルブロックBLK0のワード線ＷＬはワードデコーダ２０ａに対して実質的に非接続状態（所謂フローティング状態）に制御される。
【００４７】
ここで、フローティング状態におけるワード線ＷＬの電位について詳述する。
第一実施形態では、ワード線駆動回路２５の非活性状態における各トランジスタＴｒ１，Ｔｒ２のテーリング電流Ａ１，Ａ２が上記（式１）のように設定されている。このため、接続ノードＮ１の電位は低電位電源ＶＳＳに放電され、ワード線ＷＬは、上記（式１）の関係を満たすテーリング電流Ａ１，Ａ２の電流比に依存したフローティング電位に制御される。尚、第一実施形態では、ワード線ＷＬが略グランドレベルのフローティング電位に制御されるようにテーリング電流比が設定される。
【００４８】
従って、非選択のセルブロックBLK0内に、ビット線ＢＬとショートしている欠陥のあるワード線ＷＬが存在している場合、フローティング状態に制御された欠陥ワード線ＷＬを介して消費電流が流れることになるが、その時の電流はテーリング電流でリミットされるので、ＤＣ電流を低減することが可能となる。よって、非選択状態における欠陥ワード線ＷＬの欠陥電流は低減される。
【００４９】
因みに、この際、欠陥ワード線ＷＬのフローティング電位は、当該欠陥部位では、ショート抵抗等によって、上述したテーリング電流Ａ１，Ａ２によって決まる接続ノードＮ１の電位から若干引き上げられることになる（以下、この時の欠陥ワード線ＷＬの電位を欠陥電位という）。しかしながら、この欠陥ワード線ＷＬに接続されたメモリセルＣは、図示しない冗長メモリセルに置き換えられることになるため、万一、ノイズ等によって欠陥ワード線ＷＬに接続されたメモリセルＣがオンされることになっても問題ない。
【００５０】
又、第一実施形態では、非選択状態にあるセルブロックBLK0のワード線ＷＬは、欠陥・非欠陥を問わずに、全てのワード線ＷＬがフローティング電位に制御される。このため、欠陥のないワード線ＷＬについても、略グランドレベルのフローティング電位に設定される。従って、非選択状態のセルブロックBLK0のメモリセルＣがオンされて情報破壊が生じることはない。また、隣接する欠陥ワード線ＷＬとのカップリングノイズによるメモリセルＣの情報破壊も生じない。
【００５１】
さらに、上記のようにワード線ＷＬが略グランドレベルのフローティング電位に制御されることで、セルブロックBLK0が非選択状態から選択状態に切り替えられる際や、スタンバイ状態から通常状態に移行する際は、ワード線ＷＬの電位が低電位電源ＶＳＳ（グランドレベル）に速やかにリセットされる。
【００５２】
その際、セルブロックBLK0内に欠陥ワード線ＷＬが含まれている場合は、その欠陥ワード線ＷＬの電位は上記欠陥電位となるため、それにおけるリセット時間は上述した非欠陥ワード線ＷＬに比べて若干長くなる。しかしながら、一般に欠陥ワード線ＷＬが１つのセルブロック内に含まれている本数は少ないため（例えば１０２４本のワード線ＷＬに対して欠陥ワード線ＷＬは１〜２本）、その影響は殆どない。従って、非選択状態から選択状態への切り替え、スタンバイ状態から通常状態への復帰を高速に行うことが可能であり、又、ノイズ等の影響を小さくした安定的な復帰が可能である。
【００５３】
次に、セルフリフレッシュモード時にセルブロックBLK0が選択されている時のワード線ＷＬの電位について詳述する。
上記したように、セルブロックBLK0が選択状態のとき、ワード線駆動回路２５はワード線選択信号wlsel に基づいて活性化される。即ち、セルブロックBLK0内の全てのワード線ＷＬは、通常動作時と同様に、活性時に駆動電源ＶＰＰに制御され、非活性時に低電位電源ＶＳＳに制御される。換言すれば、セルブロックBLK0が選択されるときには、欠陥・非欠陥を問わず、ワード線ＷＬはフローティング状態に制御されない。
【００５４】
このため、第一実施形態では、セルブロックBLK0が選択される場合に、欠陥ワード線ＷＬが非活性状態のときは、該欠陥ワード線ＷＬの電位がグランドレベルの低電位電源ＶＳＳに制御されることにより、それに隣接する非欠陥ワード線ＷＬのノイズ耐性を向上させることができる。
【００５５】
つまり、欠陥ワード線ＷＬに隣接する非欠陥ワード線ＷＬにカップリングノイズが生じることを抑制することができる。従って、リフレッシュ未実行時にメモリセルＣがオンされて情報破壊が生じることはない。また、欠陥電位によってビット線ＢＬにカップリングノイズが生じることも抑制されるため、誤読み出しを防止することができる。
【００５６】
図３，図４は、図１に示す半導体記憶装置１１の具体例を示す回路図である。尚、各図は、セルブロックBLK0の制御に関連する構成部分について示している。
図３は、プリデコーダ１５、ブロック選択回路１６、ブロックコントローラ１７ａの具体例を示す回路図である。尚、図は省略するが、ブロックコントローラ１７ｂ〜１７ｄの構成も同様である。
【００５７】
プリデコーダ１５は、例えば３つのプリデコーダ３１ａ〜３１ｃを含み、内部アドレスカウンタ１４（図１参照）から出力されるワード線選択用のアドレス信号add0〜add5に基づいてプリデコード信号pra0〜pra3，prb0〜prb3，prc0〜prc3を生成する。
【００５８】
ブロック選択回路１６は、内部アドレスカウンタ１４から出力されるセルブロック選択用のアドレス信号blkadd0，blkadd1に基づいて選択信号blksel0〜blksel3を生成する。
【００５９】
ブロックコントローラ１７ａには、ブロック選択回路１６から出力される選択信号blksel0 と、図示しないメモリコントローラからの制御信号blkset0，wlset0 とが入力される。
【００６０】
そして、ブロックコントローラ１７ａは、Ｈレベルの選択信号blksel0 （セルブロックBLK0の選択時）とＨレベルの制御信号blkset0 に基づいてワードラインセレクタ１９ａ（図４参照）を選択するためのＨレベルの制御信号blken0を生成する。又、ブロックコントローラ１７ａは、Ｈレベルの選択信号blksel0 とＨレベルの制御信号wlset0に基づいてワードデコーダ２０ａ（図４参照）を選択するためのＨレベルの制御信号wlen0 を生成する。
【００６１】
図４は、ワード線制御回路１８ａ、ワードラインセレクタ１９ａ、ワードデコーダ２０ａの具体例を示す回路図である。尚、図は省略するが、ワード線制御回路１８ｂ〜１８ｄ、ワードラインセレクタ１９ｂ〜１９ｄ、ワードデコーダ２０ｂ〜２０ｄの構成も同様である。
【００６２】
ワード線制御回路１８ａは、図２に示す原理的な回路に基づいたより具体的な回路である。即ち、図において、ワード線制御回路１８ａは、ＮＯＲ回路３２と差動増幅回路３３と２つのインバータ回路３４，３５とを含む。
【００６３】
ワード線制御回路１８ａは、ＮＯＲ回路３２に入力されるリフレッシュモード信号SELFX と前記選択信号blksel0 に基づいて制御信号wdecenb0，wdecen0 を生成する。具体的には、リフレッシュモード信号SELFX がＬレベルであるセルフリフレッシュモードであって、選択信号blksel0 がＬレベルであるセルブロックBLK0の非選択時には、Ｈレベルの制御信号wdecenb0とＬレベルの制御信号wdecen0 を生成する。そして、それ以外の時は、Ｌレベルの制御信号wdecenb0とＨレベルの制御信号wdecen0 を生成する。
【００６４】
ワードラインセレクタ１９ａは、ラッチ回路３６とＮＯＲ回路３７とインバータ回路３８とを含む。ラッチ回路３６は、ブロックコントローラ１７ａから出力されるＨレベルの制御信号blken0とプリデコーダ３１ａから出力されるＨレベルのプリデコード信号pra0によりＨレベルにセットされ、図示しないメモリコントローラからのリセット信号blkreset0 によりＬレベルにリセットされる。
【００６５】
そして、ワードラインセレクタ１９ａは、ワード線制御回路１８ａから出力される制御信号wdecenb0と上記ラッチ回路３６のラッチ信号とに基づいて駆動信号wldrv0，wldrvb0 を生成する。
【００６６】
具体的には、セルフリフレッシュモード時におけるセルブロックBLK0の非選択時には、Ｈレベルの駆動信号wldrv0（駆動電源ＶＰＰ）と、Ｌレベルの駆動信号wldrvb0 （低電位電源ＶＳＳ）を出力する。
【００６７】
また、セルフリフレッシュモード時あるいは通常動作時におけるワード線ＷＬの活性化時には、Ｈレベルの駆動信号wldrv0（駆動電源ＶＰＰ）と、Ｌレベルの駆動信号wldrvb0 （低電位電源ＶＳＳ）を出力する。
【００６８】
また、セルフリフレッシュモード時あるいは通常動作時におけるワード線ＷＬの非活性時には、Ｌレベルの駆動信号wldrv0（低電位電源ＶＳＳ）と、Ｈレベルの駆動信号wldrvb0 （駆動電源ＶＰＰ）を出力する。
【００６９】
ワードデコーダ２０ａは、図２に示す原理的なデコーダに基づいたより具体的なものである。尚、図４に示すワードデコーダ２０ａは、セルブロックBLK0に、例えば４本のワード線ＷＬ０〜ＷＬ３を備える場合に対応した構成である。
【００７０】
このワードデコーダ２０ａは、ラッチ回路３９とＮＡＮＤ回路４０とＮＯＲ回路４１と４つのワード線駆動回路４２〜４５とを含む。
各ワード線駆動回路４２〜４５は、上述した図２に示すトランジスタＴｒ１，Ｔｒ２からなり、その接続ノードＮ１には、ｎチャネルＭＯＳトランジスタから成るトランジスタＴｒ３がトランジスタＴｒ２と並列に接続されている。このトランジスタＴｒ３のゲートには、上記ワードラインセレクタ１９ａからの駆動信号wldrvb0 が入力される。
【００７１】
ラッチ回路３９は、ブロックコントローラ１７ａから出力されるＨレベルの制御信号wlen0 とプリデコーダ３１ｂ，３１ｃから出力されるＨレベルのプリデコード信号prb0，prc0とに応答して、Ｈレベルのワード線選択信号wlsel を出力する。また、ラッチ回路３９は、図示しないメモリコントローラからのリセット信号wlreset0に応答して、Ｌレベルのワード線選択信号wlsel を出力する。
【００７２】
ＮＡＮＤ回路４０及びＮＯＲ回路４１は、上述した図２に示すＮＡＮＤ回路２３及びＮＯＲ回路２４と同様、制御信号wdecenb0がＨレベル、制御信号wdecen0 がＬレベルとなる時（セルフリフレッシュモード時であってセルブロックBLK0の非選択時）に各ワード線駆動回路４２〜４５を非活性状態にする。即ち、トランジスタＴｒ１，Ｔｒ２をそれぞれオフして（尚、このときトランジスタＴｒ３は駆動信号wldrvb0 によってオフされる）、各ワード線ＷＬ０〜ＷＬ３をフローティング状態にする。
【００７３】
そして、ＮＡＮＤ回路４０及びＮＯＲ回路４１は、制御信号wdecenb0がＬレベル、制御信号wdecen0 がＨレベルとなる時（セルフリフレッシュモード時におけるセルブロックBLK0の選択時あるいは通常動作時）にワード線選択信号wlsel に基づいて各ワード線駆動回路４２〜４５を活性化させる。
【００７４】
次に、本発明における第一実施形態の半導体記憶装置１１の特徴を以下に記載する。
（１）セルブロックBLK0〜BLK3のうち、セルフリフレッシュモード時に選択されないセルブロックの全てのワード線ＷＬは、略グランドレベルのフローティング電位に制御される。従って、セルブロックBLK0〜BLK3の非選択時には、欠陥電流を削減して低消費電力化を図ることができる。
【００７５】
（２）セルブロックBLK0〜BLK3を非選択状態から選択状態へ切り替える際、スタンバイ状態（セルフリフレッシュモード）から通常状態へ復帰させる際には、略グランドレベルのフローティング電位に制御されているワード線ＷＬが低電位電源ＶＳＳにリセットされる。従って、それに伴うＡＣ電流の増加も防止される。
【００７６】
（３）セルブロックBLK0〜BLK3の非選択時に、ワード線ＷＬを略グランドレベルのフローティング電位に制御するため、非選択状態から選択状態への切り替え、スタンバイ状態（セルフリフレッシュモード）から通常状態への復帰を高速に行うことができる。
【００７７】
（４）セルフリフレッシュモード時において、セルブロックBLK0〜BLK3が選択状態のときには、ワード線ＷＬは駆動電源ＶＰＰあるいは低電位電源ＶＳＳに制御される（即ち、ワード線ＷＬはフローティング状態に制御されない）。従って、セルブロックBLK0〜BLK3の選択時におけるワード線ＷＬの非活性時に、欠陥ワード線からのカップリングノイズに起因したメモリセルＣの情報破壊は生じない。このため、ノイズ耐性に優れた半導体記憶装置１１を実現することができる。
【００７８】
（５）セルブロックBLK0〜BLK3が非選択状態のときには、欠陥・非欠陥を問わず、全てのワード線ＷＬをフローティング電位に制御するようにしたため、各ワード線ＷＬに欠陥部位を特定するためのフューズや分離ゲート等の試験部を設ける必要はない。このため、それら試験部によって得られる欠陥情報をもとにワード線ＷＬを制御するための制御部等も当然ながら不要である。従って、チップサイズの増大を防止することができる。
【００７９】
（６）ワード線ＷＬに生じている欠陥部位を特定するための試験工程や、それにより得た欠陥情報を記憶させるための欠陥情報記憶工程（フューズ切断、分離ゲートをオフする等）も不要である。従って、それらに伴う試験コストを削減することができる。
【００８０】
以下、本発明を、半導体記憶装置５１に具体化した第二実施形態を図５に従って説明する。尚、第二実施形態は、上述した第一実施形態において、ワード線ＷＬのフローティング電位の設定方法を変更したものである。
【００８１】
図５は、半導体記憶装置５１を説明するための回路図である。尚、図は、セルブロックBLK0の制御に関連する構成部分を示し、同図において、第一実施形態と同様な構成部分には同一符号を付す。この半導体記憶装置５１は、第一実施形態におけるワードラインセレクタ１９ａの構成を一部変更したものであり、その他の構成は同様である。
【００８２】
詳しくは、図５に示すように、本実施形態のワードラインセレクタ５２ａは、ラッチ回路５３と２つのＮＯＲ回路５４，５５とを含み、第一実施形態との相違点はインバータ回路３８をＮＯＲ回路５５に変更した点である。即ち、ラッチ回路５３及びＮＯＲ回路５４の動作は、第一実施形態の図４に示すラッチ回路３６及びＮＯＲ回路３７と同様である。
【００８３】
このようなワードラインセレクタ５２ａでは、セルフリフレッシュモード時におけるセルブロックBLK0の非選択時に、各駆動信号wldrv0，wldrvb0 がそれぞれＬレベル（低電位電源ＶＳＳ）に制御される。即ち、この場合、ワード線駆動回路４２〜４５のトランジスタＴｒ１のソースには、グランドレベルの低電位電源ＶＳＳが供給されるようになっている。
【００８４】
従って、第二実施形態では、第一実施形態における（式１）に示すようなテーリング電流Ａ１，Ａ２の設定が不要であり、セルフリフレッシュモード時におけるセルブロックBLK0の非選択時には、各ワード線ＷＬ０〜ＷＬ３の電位を確実に略グランドレベルのフローティング電位に制御することが可能である。
【００８５】
次に、本発明における第二実施形態の半導体記憶装置５１の特徴を以下に記載する。
（１）上記（式１）に示すようなテーリング電流Ａ１，Ａ２の設定を不要としながらも、セルフリフレッシュモード時におけるセルブロックBLK0〜BLK3の非選択時には、ワード線ＷＬが確実に略グランドレベルのフローティング電位に制御される。従って、上述した第一実施形態の（１）〜（４）の特徴に関して、より優れた効果を奏する。
【００８６】
以下、本発明を、半導体記憶装置６１に具体化した第三実施形態を図６及び図７に従って説明する。尚、第三実施形態は、パーシャルリフレッシュ機能を有する半導体記憶装置６１に係り、上述した第一実施形態において、ワード線ＷＬのフローティング電位の設定方法を変更したものである。
【００８７】
ここで、パーシャルリフレッシュ機能とは、各セルブロックBLK0〜BLK3のうち特定のセルブロックのみをリフレッシュする機能である。このようなパーシャルリフレッシュでは、リフレッシュを行わないセルブロックはデータ保証の必要がないため、消費電力を極めて小さくすることができる。
【００８８】
図６は、半導体記憶装置６１の動作を説明するための原理的な回路図である。尚、図は、セルブロックBLK0の制御に関連する構成部分を示し、同図において、第一実施形態と同様な構成部分には同一符号を付す。この半導体記憶装置６１は、第一実施形態におけるワードラインセレクタ１９ａとワードデコーダ２０ａの構成を一部変更したものであり、その他の構成は同様である。
【００８９】
詳しくは、図６に示すように、本実施形態のワードラインセレクタ６２ａは、ＮＡＮＤ回路６４とＮＯＲ回路６５と電源制御回路６６とを含み、電源制御回路６６は、トランジスタＴｒ４（第３の駆動トランジスタ）とトランジスタＴｒ５（第４の駆動トランジスタ）とから構成されている。
【００９０】
ここで、本実施形態では、トランジスタＴｒ４はｐチャネルＭＯＳトランジスタで構成され、トランジスタＴｒ５はｎチャネルＭＯＳトランジスタで構成されている。
【００９１】
また、トランジスタＴｒ４のテーリング電流Ａ４とトランジスタＴｒ５のテーリング電流Ａ５は、
テーリング電流Ａ４＜テーリング電流Ａ５・・・（式２）
となるように設定されている。
【００９２】
ワードデコーダ６３ａは、ＮＯＲ回路６７とワード線駆動回路６８とを含み、該ワード線駆動回路６８はワード線ＷＬに接続されている。尚、ワード線駆動回路６８は、上記第一実施形態におけるワード線駆動回路２５と同様に構成されている。
【００９３】
このワード線駆動回路６８には、電源制御回路６６のトランジスタＴｒ４とトランジスタＴｒ５との接続ノードＮ２から出力される駆動信号wldrv0が供給されるようになっている。
【００９４】
このように構成された半導体記憶装置６１では、セルフリフレッシュモード時におけるセルブロックBLK0の非選択時にワードラインセレクタ６２ａの電源制御回路６６が非活性状態に制御される。
【００９５】
詳しくは、各トランジスタＴｒ４，Ｔｒ５がともにオフされ、それによって、駆動信号wldrv0は、上記（式２）の関係を満たすテーリング電流Ａ４，Ａ５の電流比とトランジスタＴｒ４の閾値電圧とによって決定されるフローティング電位に制御される。尚、本実施形態では、駆動信号wldrv0は、略グランドレベルのフローティング電位に制御されるようになっている。
【００９６】
これにより、ワードデコーダ６３ａのワード線駆動回路６８は、その電源制御回路６６から出力される駆動信号wldrv0を受けて、セルブロックBLK0のワード線ＷＬを略グランドレベルのフローティング電位に制御するようになっている。
【００９７】
図７は、図６に示すワード線制御回路１８ａ、ワードラインセレクタ６２ａ及びワードデコーダ６３ａの具体例を示す回路図である。尚、図において、ワード線制御回路１８ａの構成は、第一実施形態の図４と同様である。
【００９８】
ワードラインセレクタ６２ａは、図６に示す原理的なセレクタに基づいたより具体的なものである。即ち、ワードラインセレクタ６２ａは、ラッチ回路７１とＮＡＮＤ回路７２とＮＯＲ回路７３と電源制御回路７４とを含み、電源制御回路７４は上述した図６に示すトランジスタＴｒ４，Ｔｒ５から構成されている。
【００９９】
このワードラインセレクタ６２ａは、セルフリフレッシュモード時におけるセルブロックBLK0の非選択時には、各トランジスタＴｒ４，Ｔｒ５をそれぞれオフして、接続ノードＮ２から略グランドレベルのフローティング電位を有する駆動信号wldrv0を出力する。尚、セルフリフレッシュモード時あるいは通常動作時におけるワードラインセレクタ６２ａの動作は、第一実施形態と同様である。
【０１００】
ワードデコーダ６３ａは、図６に示す原理的なデコーダに基づいたより具体的なものである。尚、図７に示すワードデコーダ６３ａは、セルブロックBLK0に、例えば４本のワード線ＷＬ０〜ＷＬ３を備える場合に対応した構成である。
【０１０１】
即ち、このワードデコーダ６３ａは、ラッチ回路７５とＮＯＲ回路７６と４つのワード線駆動回路７７〜８０とを含む。
各ワード線駆動回路７７〜８０は、上述した第一実施形態と同様、トランジスタＴｒ１，Ｔｒ２から成り、その接続ノードＮ１にはｎチャネルＭＯＳトランジスタから成るトランジスタＴｒ３がトランジスタＴｒ２と並列に接続されている（図４参照）。
【０１０２】
このトランジスタＴｒ３のゲートには、上記ワードラインセレクタ６２ａのＮＯＲ回路７３から出力される信号が駆動信号wldrvb0 として入力される。尚、本実施形態では、各ワード線駆動回路７７〜８０を構成するトランジスタＴｒ１，Ｔｒ２において、上記（式１）のようなテーリング電流Ａ１，Ａ２の設定は不要である。
【０１０３】
このワードデコーダ６３ａは、セルフリフレッシュモード時におけるセルブロックBLK0の非選択時には各ワード線駆動回路７７〜８０のトランジスタＴｒ１をオンして、各ワード線ＷＬ０〜ＷＬ３の電位を、上記ワードラインセレクタ６２ａから供給される略グランドレベルのフローティング電位に設定する。尚、セルフリフレッシュモード時あるいは通常動作時におけるワードデコーダ６３ａの動作は第一実施形態と同様である。
【０１０４】
このような半導体記憶装置６１では、ワードデコーダ６３ａを、第一実施形態のワードデコーダ２０ａ（図４参照）に比べて配線数を削減して、極めて簡易な構成で実現することができる。
【０１０５】
しかしながら、こうした構成は、パーシャルリフレッシュ機能を利用してセルフリフレッシュを行う場合にのみ有効である。これは、パーシャルリフレッシュでは、リフレッシュ対象のセルブロックを除く他のセルブロックのデータ保証を行う必要がないためである。
【０１０６】
詳述すると、今、セルブロックBLK0〜BLK3のうち、パーシャルリフレッシュの対象をセルブロックBLK2とする場合、非リフレッシュ対象のセルブロックBLK0，BLK1，BLK3のワード線は略グランドレベルのフローティング電位に制御される。従って、第一実施形態と同様、非選択セルブロックにおける欠陥電流を削減することができる。
【０１０７】
ここで、例えば、セルブロックBLK0のワード線ＷＬ０が欠陥ワード線であった場合、その欠陥ワード線ＷＬ０の欠陥電位に起因して、ワードラインセレクタ６２ａから出力される駆動信号wldrv0の電位が同様に略欠陥電位となる。
【０１０８】
すると、その欠陥ワード線ＷＬ０に隣接する非欠陥ワード線ＷＬ１が同様に略欠陥電位となり、それによりワード線ＷＬ１に接続されているメモリセルがオンされて情報破壊される可能性がある。これは、セルブロックBLK0の非選択状態には、全てのワード線ＷＬ０〜ＷＬ３が同一の駆動信号wldrv0によってフローティング制御されるからである。しかしながら、上記したように、パーシャルリフレッシュでは、非リフレッシュ対象のセルブロックBLK0，BLK1，BLK3はデータ保証の必要がないため、特に問題にはならない。
【０１０９】
次に、本発明における第三実施形態の半導体記憶装置６１の特徴を以下に記載する。
（１）パーシャルリフレッシュを行う半導体記憶装置６１において、上述した第一実施形態の（１）〜（６）の特徴と同様な効果が得られるとともに、ワードデコーダ６３ａを第一実施形態のワードデコーダ２０ａに比べて配線数を削減した極めて簡易な構成で実現することが可能である。
【０１１０】
尚、上記各実施形態は、以下の態様で実施してもよい。
各実施形態では、メモリセルアレイ１２が例として４つのセルブロックBLK0〜BLK3に分割される場合について説明したが、勿論それ以外の複数ブロックに分割される場合であってもよい。
【０１１１】
各実施形態では、リフレッシュモード時におけるセルブロックBLK0〜BLK3の非選択時に、ワード線ＷＬを略グランドレベルのフローティング電位に制御するようにしたが、ワード線ＷＬのフローティング電位はメモリセルＣがオンしない電位であればよい。
【０１１２】
各実施形態では、第２の電源としての低電位電源ＶＳＳが負電源であってもよい。
第一及び第二実施形態の構成をパーシャルリフレッシュを行う半導体記憶装置に適用しても勿論よい。
【０１１３】
ワード線駆動回路２５，４２〜４５，６８，７７〜８０を構成するトランジスタＴｒ１，Ｔｒ２（第１及び第２の駆動トランジスタ）を他の極性で構成（例えばそれぞれｎチャネルＭＯＳトランジスタにて構成）してもよい。尚、この場合は、それに応じた論理にワードデコーダ２０ａ，６３ａの構成を変更する。
【０１１４】
各実施形態では、スタンバイ時に行うセルフリフレッシュの制御方法について説明したが、必ずしもセルフリフレッシュのみに限定されない。
上記各実施形態から把握できる技術思想を以下に記載する。
【０１１５】
（付記１）  リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックを選択的にリフレッシュするための方法であって、半導体記憶装置は、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路を含むものであり、
前記リフレッシュモードにおいて複数のメモリセルブロックのうちの一つを選択する工程と、
選択されなかったメモリセルブロックに関連するワード線駆動回路を非活性化して、前記ワード線をフローティング電位に制御する工程とを備える方法。
【０１１６】
（付記２）  前記フローティング電位は略グランドレベルを有する付記１記載の方法。
（付記３）  前記フローティング電位は負電位である付記１記載の方法。
【０１１７】
（付記４）  前記各ワード線駆動回路は、第１の電源に基づいて対応するワード線を駆動する第１の駆動トランジスタと、前記第１の駆動トランジスタに直列に接続され、前記第１の電源の電位よりも低い第２の電源に基づいて、対応するワード線を駆動する第２の駆動トランジスタとを含み、前記フローティング電位は前記第１及び第２の駆動トランジスタのテーリング電流比によって決定される付記１乃至３の何れか一項記載の方法。
【０１１８】
（付記５）  前記第１の駆動トランジスタのテーリング電流よりも前記第２の駆動トランジスタのテーリング電流が大きくなるように前記テーリング電流比が設定される付記４記載の方法。
【０１１９】
（付記６）  前記ワード線駆動回路は、第１の電源に基づいて対応するワード線を駆動する第１の駆動トランジスタと、前記第１の駆動トランジスタに直列に接続され、前記第１の電源の電位よりも低い第２の電源に基づいて、対応するワード線を駆動する第２の駆動トランジスタとを含み、
前記ワード線駆動回路が非活性化されるとき、前記第１の駆動トランジスタに前記第２の電源を供給する工程を備える付記１乃至３の何れか一項記載の方法。
【０１２０】
（付記７）  リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックの少なくとも１つリフレッシュするための方法であって、前記半導体記憶装置は、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路と、対応するワード線駆動回路に前記ワード線を駆動するための電源を供給する複数の電源制御回路とを含むものであり、
前記リフレッシュモードにおいて前記複数のメモリセルブロックのうちの一つを選択する工程と、
選択されなかったメモリセルブロックに関連するワード線駆動回路を活性化する工程と、
選択されなかったメモリセルブロックに関連する電源制御回路を非活性化して、選択されなかったメモリセルブロックに関連するワード線をフローティング電位に制御する工程とを備える半導体記憶装置のリフレッシュ方法。
【０１２１】
（付記８）  前記フローティング電位は略グランドレベルを有する付記７記載の方法。
（付記９）  前記フローティング電位は負電位である付記７記載の方法。
【０１２２】
（付記１０）  前記各電源制御回路は、第１の電源を受け取る第１の駆動トランジスタと、前記第１の駆動トランジスタに直列に接続され、前記第１の電源の電位よりも低い第２の電源を受け取る第２の駆動トランジスタと含み、前記フローティング電位は前記第１及び第２の駆動トランジスタのテーリング電流比と前記第１の駆動トランジスタの閾値電圧とによって決定される付記７乃至９の何れか一項記載の方法。
【０１２３】
（付記１１）  前記第１の駆動トランジスタのテーリング電流よりも前記第２の駆動トランジスタのテーリング電流が大きくなるように前記テーリング電流比が設定される付記１０記載の方法。
【０１２４】
（付記１２）  リフレッシュモードにおいて半導体記憶装置の複数のメモリセルブロックを選択的にリフレッシュするための方法であって、
リフレッシュモードにおいて複数のメモリセルブロックのうちの一つを選択して選択されたメモリセルブロックのリフレッシュを行う工程と、
選択されなかったメモリセルブロックのワード線をフローティング電位に制御する工程と、
前記選択されなかったメモリセルブロックが次に選択されたとき、前記フローティング電位を前記ワード線の非活性時に対応した電位に切り換える工程と、
前記ワード線の電位を該ワード線の活性時の電位に設定して、次に選択されたメモリセルブロックのリフレッシュを行う工程とを備える方法。
【０１２５】
（付記１３）  半導体記憶装置は、
各々がワード線を有し、リフレッシュモードにおいて選択的にリフレッシュされる複数のメモリセルブロックと、
リフレッシュモード信号とメモリセルブロック選択信号とに従ってリフレッシュモードにおいて選択されなかったメモリセルブロックに関連するワード線をフローティング電位に制御するための制御信号を生成するワード線制御回路とを備える半導体記憶装置。
【０１２６】
（付記１４）  複数のメモリセルブロックに接続され、対応するメモリセルブロックのワード線を駆動するワード線駆動回路を含む複数のワードデコーダであって、前記ワード線駆動回路は、第１の電源に基づいてワード線を駆動する第１の駆動トランジスタと、第１の駆動トランジスタに接続され、前記第１の電源の電位よりも低い第２の電源に基づいてワード線を駆動する第２の駆動トランジスタとを含むものである前記複数のワードデコーダを備え、各ワードデコーダは、リフレッシュモードにおいて対応するメモリセルブロックが選択されなかったとき、前記第１及び第２の駆動トランジスタを前記制御信号に従ってオフさせる付記１３記載の半導体記憶装置。
【０１２７】
（付記１５）  前記第１の駆動トランジスタのサイズは、前記第２の駆動トランジスタのサイズよりも小さい付記１４記載の半導体記憶装置。
（付記１６）  複数のワードデコーダにそれぞれ接続された複数のワードラインセレクタを備え、各ワードラインセレクタは、前記リフレッシュモードにおいて対応するメモリセルブロックが選択されなかったとき、前記制御信号に従って前記第１の駆動トランジスタに前記第１の電源を供給する付記１４又は１５記載の半導体記憶装置。
【０１２８】
（付記１７）  複数のワードデコーダにそれぞれ接続された複数のワードラインセレクタを備え、各ワードラインセレクタは、前記リフレッシュモードにおいて対応するメモリセルブロックが選択されなかったとき、前記制御信号に従って前記第２の駆動トランジスタに前記第１の電源を供給する付記１４又は１５記載の半導体記憶装置。
【０１２９】
（付記１８）  複数のメモリセルブロックに接続され、各々が対応するメモリセルブロックのワード線を駆動するワード線駆動回路を含む複数のワードデコーダであって、前記ワード線駆動回路は、第１の電源に基づいてワード線を駆動する第１の駆動トランジスタと、第１の駆動トランジスタに接続され、前記第１の電源の電位よりも低い第２の電源に基づいてワード線を駆動する第２の駆動トランジスタとを含むものである前記複数のワードデコーダと、
複数のワードデコーダにそれぞれ接続され、対応するワードデコーダの前記ワード線駆動回路の前記第１の駆動トランジスタに電源を供給する複数のワードラインセレクタであって、各々が前記第１の電源と前記第２の電源の間に直列に接続された第３の駆動トランジスタと第４の駆動トランジスタとを含み、前記第３の駆動トランジスタと前記第４の駆動トランジスタとの間のノードから前記電源が供給される前記複数のワードラインセレクタとを備え、
前記各ワードラインセレクタは、前記リフレッシュモードにおいて対応するメモリセルブロックが選択されなかったとき、前記制御信号に従って前記第３及び第４のトランジスタをオフさせてフローティング電位を前記第１の駆動トランジスタに供給し、前記各ワードデコーダは、前記フローティング電位を前記第１の駆動トランジスタを介してワード線に供給する付記１３記載の半導体記憶装置。
【０１３０】
（付記１９）  前記第３の駆動トランジスタのサイズは、前記第４の駆動トランジスタのサイズよりも小さい付記１８記載の半導体記憶装置。
（付記２０）  半導体記憶装置は、
各々がワード線を有し、リフレッシュモードにおいて選択的にリフレッシュされる複数のメモリセルブロックと、
複数のメモリセルブロックに接続され、対応するメモリセルブロックのワード線を駆動する複数のワード線駆動回路と、
複数のワード線駆動回路に接続され、リフレッシュモードにおいて選択されなかったメモリセルブロックに関連するワード線駆動回路を非活性化して、前記ワード線をフローティング電位に制御する複数のワード線制御回路とを備える半導体記憶装置。
【図面の簡単な説明】
【図１】  本発明の第一実施形態の半導体記憶装置の概略的なブロック図である。
【図２】  図１の半導体記憶装置の一部の原理的な回路図である。
【図３】  図１の半導体装置におけるブロック選択回路、プリデコーダ、ブロックコントローラの回路図である。
【図４】  図１の半導体装置におけるワード線制御回路、ワードラインセレクタ、ワードデコーダの回路図である。
【図５】  本発明の第二実施形態の半導体記憶装置の回路図である。
【図６】  本発明の第三実施形態の半導体記憶装置の原理的な回路図である。
【図７】  本発明の第三実施形態の半導体記憶装置におけるワード線制御回路、ワードラインセレクタ及びワードデコーダの回路図である。
【図８】  従来の半導体記憶装置の概略的なブロック図である。
【図９】  図８の半導体記憶装置における欠陥電流を説明するための回路図である。
【国際調査報告】
2004077444.tif 000012
2004077444.tif 000013
2004077444.tif 000014
2004077444.tif 000015
2004077444.tif 000016
2004077444.tif 000017