(57)【特許請求の範囲】
【請求項１】
入力電圧を受け入れる降圧制御スイッチと、
前記降圧制御スイッチに接続される第１のダイオードと、
前記降圧制御スイッチと前記第１のダイオードに接続されるコイルと、
前記コイルに接続される昇圧制御スイッチと、
前記コイルと前記昇圧制御スイッチに接続される第２のダイオードと、
前記第２のダイオードに接続されるコンデンサと、
前記コンデンサに接続され、前記コンデンサの端子間電圧と目標電圧との差である誤差信号を出力するエラー信号生成部と、
前記誤差信号を受けてＰＷＭ制御信号を生成して前記降圧制御スイッチを制御する降圧ＰＷＭ制御部と、
前記誤差信号を受けてＰＷＭ制御信号を生成して前記昇圧制御スイッチを制御する昇圧ＰＷＭ制御部と、
前記降圧ＰＷＭ制御部と前記降圧制御スイッチとの間に接続される降圧ＰＷＭ制御スイッチと、
前記昇圧ＰＷＭ制御部と前記昇圧制御スイッチとの間に接続される昇圧ＰＷＭ制御スイッチと、
前記降圧ＰＷＭ制御スイッチと前記昇圧ＰＷＭ制御スイッチとに接続され、前記降圧ＰＷＭ制御部による前記降圧制御スイッチの制御と、前記昇圧ＰＷＭ制御部による前記昇圧制御スイッチの制御を排他的に行わせるＭＩＸ制御部と
を具備するＤＣ−ＤＣコンバータ。
【請求項２】
前記ＭＩＸ制御部は、前記入力電圧が所定範囲内であることを検出して動作することを特徴とする、請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記ＭＩＸ制御部は、前記入力電圧と前記コンデンサの端子間電圧との電位差が所定範囲内であることを検出して動作することを特徴とする、請求項１記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記ＭＩＸ制御部は、前記降圧ＰＷＭ制御部が前記降圧制御スイッチにて行う降圧ＰＷＭ制御の降圧効果が最小になるデューティ比の降圧ＰＷＭ制御信号を発すると共に、前記昇圧ＰＷＭ制御部が前記昇圧制御スイッチにて行う昇圧ＰＷＭ制御の昇圧効果が最小になるデューティ比の昇圧ＰＷＭ制御信号を発する状態において、前記降圧ＰＷＭ制御スイッチと前記昇圧ＰＷＭ制御スイッチを交互に切り替えることを特徴とする、請求項１記載のＤＣ−ＤＣコンバータ。
【請求項５】
更に、
前記降圧ＰＷＭ制御部は、前記誤差信号をホールドするサンプル・ホールド回路を備え、
前記ＭＩＸ制御部は、前記入力電圧が所定電圧を下回ったことを検出して、前記サンプル・ホールド回路を駆動制御することを特徴とする、請求項１記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータに関する。
より詳細には、降圧制御と昇圧制御を兼ね、入力電圧の緩やかな低下に対して常に一定の電圧の出力を保障することができると共に、電圧変換損失が少ないＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
今日、携帯電話や携帯オーディオプレーヤ等の、携帯型電子機器が広く普及している。これら携帯型電子機器にはリチウムイオン二次電池が多く用いられている。
携帯型電子機器の多機能化等に伴い、消費電力が増大し、これを支える電池の長寿命化が望まれている。
こうした市場の要求に応えるべく、従来のリチウムイオン二次電池を改良した、新たなリチウムイオン二次電池が登場した（非特許文献１参照）。この新型電池は従来のリチウムイオン電池に比べ、電流容量が約３０％増えている。【０００３】
この新型電池の放電特性を、図２１のグラフに示す。新型電池は従来の電池に比べて放電容量が増えて長寿命化に貢献している。その一方で、安定に出力される放電電圧は２Ｖ付近まで拡大されている。
従来のリチウムイオン電池の場合、放電時の電圧は高いが３Ｖ以下では電圧が急激に低下する（図２１のＥ１）ことから、過放電対策として放電終止電圧を３Ｖに設定していた。この場合、出力電圧は２．５Ｖであるので、電源回路は降圧型制御のみのＤＣ−ＤＣコンバータを用意すればよかった。
これに対し、新型のリチウムイオン電池を使いこなすには、出力電圧よりも低い２．０Ｖ付近までの入力電圧に対しても対応をしなければならない。すなわち、ＤＣ−ＤＣコンバータは従来の降圧型制御に加えて昇圧型制御も行う必要があり、更にはこれら両方の制御方式を連続的に滑らかに切り替え制御して、従来の負荷の仕様である２．５Ｖの出力に対応する必要がある。
【特許文献１】特開２００２−２３３１３９号公報
【特許文献２】特公昭５８−４０９１３号公報
【非特許文献１】日経エレクトロニクス”負極を変えて容量３０％増  ソニーが新型Ｌｉイオン電池”pp.34-35(2005.02.28)
【非特許文献２】電気情報通信学会論文「ΔΣ変調制御を用いたＤＣ−ＤＣコンバータの特性について」今村康秀、田中哲郎、吉田宏、信学技報ＥＥ２００２−７８
【発明の開示】
【０００４】
昇圧型制御と降圧型制御を兼ねるＤＣ−ＤＣコンバータは従来にも多くあったが、それらは必ずしも携帯型機器に求められる性能を満足しているとは言えなかった。
一例として、特許文献１を示す。特許文献１には、昇圧型コンバータの後に降圧型コンバータを直列に接続している。このような構成では、一目してわかるようにコイルやコンデンサ等の部品点数が多く、それら部品に由来するコンバータ自体の電圧変換ロスが従属接続されるので、電圧変換効率が悪化する。また、特許文献１の回路では昇圧型コンバータが電圧をほぼ倍に昇圧してから降圧型コンバータで降圧しているので、不必要な電圧の上げ下げが行われることとなる。
【０００５】
本発明はかかる点に鑑みてなされたものであり、入力電圧の緩やかな低下に対して常に一定の電圧の出力を保障すると共に、電圧変換損失が少ないＤＣ−ＤＣコンバータを提供することを目的とする。
【０００６】
上記課題を解決するための本発明は、降圧制御スイッチと、第１のダイオードと、コイルと、昇圧制御スイッチと、第２のダイオードと、コンデンサにて回路を構成する。エラー信号生成部は、この回路の電圧と目標電圧との差を取って、誤差信号を出力する。
降圧ＰＷＭ制御部は、誤差信号を受けてＰＷＭ制御信号を生成して降圧制御スイッチを制御する。
昇圧ＰＷＭ制御部は、誤差信号を受けてＰＷＭ制御信号を生成して昇圧制御スイッチを制御する。
更に、降圧ＰＷＭ制御部と降圧制御スイッチとの間に接続される降圧ＰＷＭ制御スイッチと、昇圧ＰＷＭ制御部と昇圧制御スイッチとの間に接続される昇圧ＰＷＭ制御スイッチと、降圧ＰＷＭ制御スイッチと昇圧ＰＷＭ制御スイッチとに接続され、降圧ＰＷＭ制御部による降圧制御スイッチの制御と、昇圧ＰＷＭ制御部による昇圧制御スイッチの制御を排他的に行わせるＭＩＸ制御部とを有する。
以上のような構成を具備することを特徴とするＤＣ−ＤＣコンバータにかかるものである。
【０００７】
入力電圧が徐々に下がるに連れて、出力したい電圧との電位差は小さくなっていく。つまり、降圧制御が行う電位差が小さくなる。しかし、降圧制御スイッチ及び昇圧制御スイッチによって形成するスイッチング制御のデューティ比には限界がある。入力電圧と出力電圧の差が殆どなくなったときに降圧制御から昇圧制御に切り替えると、スイッチングのデューティ比の限界から、どうしても出力電圧が不連続になってしまう。そこで、降圧のみ、或は昇圧のみの制御では不可能な制御不能電圧範囲については、極僅かな降圧制御と極僅かな昇圧制御を交互に行う。つまり、降圧制御で下がり過ぎる分を昇圧制御で補う、という動作を高速に行う。
【０００８】
本発明により、二次電池の端子間電圧の緩やかな低下に対して常に一定の電圧の出力を保障すると共に、電圧変換損失の少ないＤＣ−ＤＣコンバータが実現できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態及び第２の実施の形態に共通する技術思想を開示するブロック図である。
【図２】本発明の第１の実施の形態によるＤＣ−ＤＣコンバータのブロック図である。
【図３】本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの動作を説明するためのグラフである。
【図４】ＭＩＸ制御期間における制御信号のタイムチャートである。
【図５】本発明の第１の実施の形態及び第２の実施の形態に用いられている、ステップダウンコンバータとステップアップコンバータの原理図である。
【図６】本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの回路図である。
【図７】本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの制御動作を説明する電圧イメージ図である。
【図８】鋸歯状波信号及び誤差信号の電圧と、ＰＷＭ制御信号の関係を示すグラフである。
【図９】ＭＩＸ制御期間内における、回路の各部の波形を概略的に示すタイムチャートである。
【図１０】本発明の第１の実施の形態によるＭＩＸ制御を用いない降圧・昇圧制御と、ＭＩＸ制御を行った降圧・昇圧制御との、出力電圧の変化を計算機シミュレーションにて解析した結果のグラフである。
【図１１】本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの回路図である。
【図１２】本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの回路図である。
【図１３】本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの回路図である。
【図１４】本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの回路図である。
【図１５】本発明の第２の実施の形態によるＤＣ−ＤＣコンバータのブロック図である。
【図１６】本発明の第２の実施の形態によるＤＣ−ＤＣコンバータの回路図である。
【図１７】本発明の第２の実施の形態によるＤＣ−ＤＣコンバータの動作を説明する図である。
【図１８】ＤＣ−ＤＣコンバータの回路を計算機にてシミュレーションを行った結果を示す図である。
【図１９】ＤＣ−ＤＣコンバータの、負荷変動に対する出力の過渡応答特性を計算機シミュレーションにて得た図である。
【図２０】本発明の第２の実施の形態によるＤＣ−ＤＣコンバータの回路図である。
【図２１】新型電池の放電特性を示すグラフである。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を、図１〜図２１を参照して説明する。【００１１】
図１は、後述する第１の実施の形態及び第２の実施の形態に共通する技術思想を開示するブロック図である。
このブロック図は、回路素子と機能を示すブロックとが混在する回路図のような形態である。
ＤＣ−ＤＣコンバータ１０１は、コンバータ回路部１０２と、エラー信号生成部１０３と、昇降圧制御部１０４に分けられる。後述する二つの実施形態は、主に昇降圧制御部１０４に係るものである。【００１２】
コンバータ回路部１０２は、バッテリ１０５の電圧（入力電圧）を一定の電圧（出力電圧）に変換する。
バッテリ１０５は周知の電池である。一次電池でも二次電池でもよい。バッテリ１０５は電圧源１１９と内部抵抗１１８として等価的に記述される。つまり、電池の消耗に伴って、内部抵抗１１８が増える。
エラー信号生成部１０３は、主に抵抗Ｒ１２５とＲ１２６、コンデンサＣ１２７、そしてオペアンプ１０６よりなる差動増幅器よりなる。コンバータ回路部１０２から出力される出力電圧を抵抗Ｒ１２１及びＲ１２２で分圧し、抵抗Ｒ１２３及びＲ１２４から得られる基準電圧と比較して、その差の信号を出力するものである。この信号、すなわちオペアンプ１０６が出力する信号は、昇降圧制御部１０４のフィードバック制御のための制御信号（以下「誤差信号」と略）となる。【００１３】
昇降圧制御部１０４は、降圧スイッチング制御部１０７と、昇圧スイッチング制御部１０８よりなる。
降圧スイッチング制御部１０７は、誤差信号を受けて、パルス状の電圧よりなる制御信号を出力する。この信号は、第１のＦＥＴ１１１のゲートに加えられ、第１のＦＥＴ１１１をオン／オフ制御する。
昇圧スイッチング制御部１０８は、誤差信号を受けて、パルス状の電圧よりなる制御信号を出力する。この信号は、第２のＦＥＴ１１０のゲートに加えられ、第２のＦＥＴ１１０をオン／オフ制御する。
第１のＦＥＴ１１１のオン／オフ制御のデューティ比によって、バッテリ１０５の電圧は下げられる。
第２のＦＥＴ１１０のオン／オフ制御のデューティ比によって、バッテリ１０５の電圧は上げられる。【００１４】
バッテリ１０５は、使用するに連れて消耗し、内部抵抗１１８が増加する。すると、バッテリ１０５の端子間電圧は低下する。
従来技術では、降圧制御と昇圧制御が時間的に分離していたため、降圧制御から昇圧制御に移行する際に、ＤＣ−ＤＣコンバータの出力電圧に不連続な状態が生じていた。
本実施形態では、降圧制御から昇圧制御に移行する際に、降圧制御と昇圧制御が同時に行われる期間を設けた。【００１５】
［第１の実施形態］
図２は、第１の実施の形態の例である、ＤＣ−ＤＣコンバータのブロック図を示す。
このブロック図は、回路素子と機能を示すブロックとが混在する回路図のような形態である。
ＤＣ−ＤＣコンバータ２０１は、コンバータ回路部１０２と、エラー信号生成部１０３と、昇降圧制御部１０４に分けられる。
バッテリ１０５は周知の電池である。一次電池でも二次電池でもよい。
コンバータ回路部１０２はステップダウンコンバータとステップアップコンバータを複合した形式の回路であり、特許文献２等にて周知である。ステップダウンコンバータとステップアップコンバータの詳細については非特許文献１および非特許文献２等にて周知である。
降圧制御スイッチともいえる第１のＦＥＴ１１１は、コンバータ回路部１０２において電圧を下げる制御を行うためのスイッチである。第１のＦＥＴ１１１のオン／オフ動作のデューティ比を変化させることにより、出力電圧の下げ幅を制御できる。
第１のダイオードＤ１１２は第１のＦＥＴ１１１がオフの期間において、後続のコイルＬ１１３を含む電流路を形成するためのものである。
コイルＬ１１３は周知のインダクタンス素子である。後続のコンデンサＣ１１５と共にＬＣフィルタを構成し、矩形波状の電流を平滑化すると共に、前述の第１のＦＥＴ１１１と第１のダイオードＤ１１２と後続のコンデンサＣ１１５よりなるステップダウンコンバータの蓄電作用をもたらす素子として、また後続の第２のＦＥＴ１１０と第２のダイオードＤ１１４とコンデンサＣ１１５よりなるステップアップコンバータの蓄電作用をもたらす素子として、重要な役目を持つ。
昇圧制御スイッチともいえる第２のＦＥＴ１１０は、コンバータ回路部１０２において電圧を上げる制御を行うためのスイッチである。第２のＦＥＴ１１０のオン／オフ動作のデューティ比を変化させることにより、出力電圧の上げ幅を制御できる。
第２のダイオードＤ１１４は、第２のＦＥＴ１１０がオンの期間において、後続のコンデンサＣ１１５から生じる電流を第２のＦＥＴ１１０に通さないためのものである。
コンデンサＣ１１５は前述の通り、ＬＣフィルタを構成すると共に、蓄電作用をもたらす素子として重要な役目を持つ。
ＤＣ−ＤＣコンバータ２０１の出力は、負荷１１６に供給される。【００１６】
降圧ＰＷＭ制御部２０２は、第１のＦＥＴ１１１をオン／オフ制御するべく、降圧制御信号Ｓ２を与える。オン／オフ期間のデューティ比を変化させると、降圧制御の電圧が変化する。
昇圧ＰＷＭ制御部２０３は、第２のＦＥＴ１１０をオン／オフ制御するべく、昇圧制御信号Ｓ３を与える。オン／オフ期間のデューティ比を変化させると、昇圧制御の電圧が変化する。
降圧ＰＷＭ制御スイッチ２０４は、第１のＦＥＴ１１１に降圧ＰＷＭ制御部２０２から発される降圧制御信号を与えるか或は遮断するかを選択するスイッチである。
昇圧ＰＷＭ制御スイッチ２０５は、第２のＦＥＴ１１０に昇圧ＰＷＭ制御部２０３から発される昇圧制御信号を与えるか或は遮断するかを選択するスイッチである。
ＭＩＸ制御部２０６は、本発明の中心的役割を担う機能を提供するものであり、降圧ＰＷＭ制御スイッチ２０４と昇圧ＰＷＭ制御スイッチ２０５を排他的にオン／オフ制御する。この制御動作により、降圧ＰＷＭ制御動作と昇圧ＰＷＭ制御動作が交互に行われる。この、ＭＩＸ制御部２０６によりもたらされる制御動作（以下「ＭＩＸ制御」と呼ぶ）については後程詳述する。【００１７】
図３（ａ）及び（ｂ）は、図２のＤＣ−ＤＣコンバータ２０１の動作を説明するためのグラフである。
図３（ａ）は時間軸上のバッテリ１０５の電圧変化を示したものである。このバッテリ１０５の電圧変化は、通常は時間軸に対して非直線となるが、ここでは説明の便宜上直線にしている。図３（ａ）に示す電圧Ｖｉｎは、バッテリ１０５の端子間電圧であり、バッテリ１０５は消耗すると内部抵抗が増大して端子間電圧が降下することを示している。
図３（ｂ）は、図３（ａ）と同一の時間軸上における、降圧及び昇圧制御を説明するための図である。ここで、状態Ｓ１は、降圧ＰＷＭ制御スイッチ２０４および昇圧ＰＷＭ制御スイッチ２０５のオン／オフ制御の状態を示している。つまり、図３（ｂ）では、降圧ＰＷＭ制御部２０２から発生される降圧制御信号Ｓ２の波形と、昇圧ＰＷＭ制御部２０３から発生される昇圧制御信号Ｓ３の波形が時間軸を拡大するような形態で示されている。【００１８】
図３（ｂ）において、状態Ｓ１がＨのとき、つまり電圧Ｖｉｎが降圧制御限界電圧Ｖｔ１に降下するまでの期間（時間ｔ０〜時間ｔ１までの間）は、降圧ＰＷＭ制御スイッチ２０４がオンとなり、昇圧ＰＷＭ制御スイッチ２０５がオフとなる期間である。この期間は降圧ＰＷＭ制御が行われる。
この降圧ＰＷＭ制御が行われている期間は、ＭＩＸ制御部２０６から降圧ＰＷＭ制御スイッチ２０４に制御信号が送られ、降圧ＰＷＭ制御スイッチ２０４がオン状態になっている。そして、降圧ＰＷＭ制御部２０２からの降圧制御信号Ｓ２（図２参照）が降圧ＰＷＭ制御スイッチ２０４を介してコンバータ回路部１０２の第１のＦＥＴ１１１に供給される。そして、この降圧制御信号Ｓ２のデューティ比によって、第１のＦＥＴ１１１のスイッチング制御がなされる。
ここで、降圧制御信号Ｓ２は、図２（ｂ）に示されるように、最初はデューティ比が例えば５０％であるが、徐々にデューティ比が変化していく。つまり、電圧Ｖｉｎが降下するに連れて、第１のＦＥＴ１１１のオン状態が長くなるように制御される。【００１９】
次に、状態Ｓ１がＬのとき、つまり電圧Ｖｉｎが昇圧制御限界電圧Ｖｔ２以下に降下した後の期間（時間ｔ２を超えた期間）は、降圧ＰＷＭ制御スイッチ２０４がオフとなり、昇圧ＰＷＭ制御スイッチ２０５がオンとなる期間である。この期間は昇圧ＰＷＭ制御が行われる期間である。
これを図２に基づいて説明すると、この時間ｔ２を超えた期間は、ＭＩＸ制御部２０６から昇圧ＰＷＭ制御スイッチ２０５に制御信号が送られ、昇圧ＰＷＭ制御スイッチ２０５がオン状態になる。そして、昇圧ＰＷＭ制御部２０３からの昇圧制御信号Ｓ３（図２参照）が昇圧ＰＷＭ制御スイッチ２０５を介してコンバータ回路部１０２の第２のＦＥＴ１１０に供給される。この状態では降圧ＰＷＭ制御スイッチ２０４はオフ状態となっている。そして、この昇圧制御信号Ｓ３のデユーティ比によって第２のＦＥＴ１１０のスイッチング制御がなされる。
ここで、昇圧制御信号Ｓ３は、図２（ｂ）に示されるように、最初はデューティ比が例えば５％と小さいが、徐々にデューティ比が大きく変化していく。つまり、電圧Ｖｉｎが降下するに連れて、第２のＦＥＴ１１０のオン状態が長くなるように制御される。【００２０】
次に、本発明の実施形態において、最も重要なＭＩＸ制御について説明する。図３（ｂ）に示すＭＩＸ制御の期間（時間ｔ1〜ｔ２までの期間）は、降圧制御と昇圧制御が混在する期間である。
すなわち、このＭＩＸ制御は、電圧Ｖｉｎが降圧制御限界電圧Ｖｔ１にさしかかるとＭＩＸ制御部２０６（図２参照）において開始される。このＭＩＸ制御期間中は、降圧ＰＷＭ制御部２０２から発生される降圧制御信号Ｓ２のデューティ比は最大の値である９５：５に固定され、同様に昇圧ＰＷＭ制御部２０３から発生される昇圧制御信号Ｓ３のデューティ比は最小の値５：９５に固定されている。
そして、時間ｔ１近郊では降圧制御「４」に対して、昇圧制御「１」の割合でＭＩＸ制御がなされ、時間ｔ２に近づくに従ってその割合が逆転する。つまり、時間ｔ１から時間ｔ２に進むにつれて、降圧制御が行われる期間「４：１」、「３：１」、「２：１」、「１：１」と次第に減少し、逆に昇圧制御が行われる期間が、「１：１」、「２：１」、「３：１」、「４：１」と次第に増大するようにＭＩＸ制御が行われる。このＭＩＸ制御が終了すると、上述した昇圧ＰＷＭ制御部２０３による昇圧ＰＷＭ制御に移行することになる。【００２１】
なお、降圧ＰＷＭ制御部２０２から発生される降圧制御信号Ｓ２のデューティ比が、最大の値である９５：５に固定されているときは、最も小さな降圧制御がなされている状態である。
同様に、昇圧ＰＷＭ制御部２０３から発生される昇圧制御信号Ｓ３のデューティ比が、最小の値である５：９５に固定されているときは、最も小さな昇圧制御がなされている状態である。【００２２】
図４（ａ）、（ｂ）及び（ｃ）は図３のＭＩＸ制御期間（ｔ１〜ｔ２期間）における制御信号のタイムチャートである。
図４（ａ）は、降圧ＰＷＭ制御部２０２から発生される降圧制御信号Ｓ２が、降圧ＰＷＭ制御スイッチ２０４を通じて出力され、第１のＦＥＴ１１１のゲートに印加される際の、時間軸上の電圧変化を示すタイムチャートである。
図４（ｂ）は、（ａ）と同一の時間軸上における、状態Ｓ１の状態変化を示すタイムチャートである。
図４（ｃ）は、（ａ）及び（ｂ）と同一の時間軸上における、昇圧ＰＷＭ制御部２０３から発生される昇圧制御信号Ｓ３が、昇圧ＰＷＭ制御スイッチ２０５を通じて出力され、第２のＦＥＴ１１０のゲートに印加される際の、時間軸上の電圧変化を示すタイムチャートである。【００２３】
図４（ａ）において、降圧制御信号Ｓ２は第１のＦＥＴ１１１に印加される制御信号であり、Ｈでオンである。
図４（ｃ）において、昇圧制御信号Ｓ３は第２のＦＥＴ１１０に印加される制御信号であり、Ｈでオンである。
図４（ｂ）において、状態Ｓ１がＨのときは、降圧ＰＷＭ制御スイッチ２０４がオンされていると共に、昇圧ＰＷＭ制御スイッチ２０５がオフされている状態である。
逆に、状態Ｓ１がＬのときは、昇圧ＰＷＭ制御スイッチ２０５がオンされていると共に、降圧ＰＷＭ制御スイッチ２０４がオフされている状態である。
なお、図４（ａ）、（ｂ）及び（ｃ）では、説明の便宜のために、タイムチャート内に数値でデューティ比を記入している。
降圧制御信号Ｓ２は、状態Ｓ１がＨのときに９５：５のデューティ比の制御信号である。この降圧制御信号Ｓ２は、状態Ｓ１がＬのときにはオフ状態になり、１００：０のデューティ比になる。このとき、第１のＦＥＴ１１１は常時オン状態となる。【００２４】
昇圧制御信号Ｓ３は、状態Ｓ１がＬのときに５：９５のデューティ比の制御信号である。この昇圧制御信号Ｓ３は、状態Ｓ１がＨのときにはオフ状態になり、０：１００のデューティ比になる。このとき、第２のＦＥＴ１１０は常時オフ状態となる。
図４から分かるように、状態Ｓ１は、電圧Ｖｉｎが降下するにしたがって、徐々に降圧制御から昇圧制御へとスイッチングの割合を変える機能を有している。【００２５】
以上に説明したことをまとめる。
バッテリ１０５の電圧が徐々に下がるに連れて、出力したい電圧との電位差は小さくなっていく。つまり、降圧制御をしなければならない電位差が小さくなる。
しかし、一方でスイッチング素子によって制御することが可能なデューティ比は限界がある。
スイッチングパルスの時間幅が微小になると、回路素子や回路配線の浮遊容量によってパルスのエッジがなまり、潰れてしまう。すると、スイッチングが行われてなくなってしまい、オフ期間がなくなってしまう。スイッチング素子のオフ期間がなくなると、コイル及びコンデンサに過大な電流が流れ、最悪の場合は回路の破壊に繋がりかねない。このため、最小限のパルス幅を確保する必要がある。
このため、入力電圧と出力電圧の差が殆どなくなったときに降圧制御から昇圧制御に切り替えると、ＰＷＭスイッチングのデューティ比の限界から、出力電圧が不連続になってしまうという問題が生じる。
そこで、降圧のみ、或は昇圧のみの制御では不可能な制御電圧範囲（以下、「制御不能電圧範囲」という）について、極僅かな降圧制御と極僅かな昇圧制御を交互に行うものである。これが、本実施形態のＭＩＸ制御である。
本実施の形態によれば、降圧制御で下がり過ぎる分を昇圧制御で補う、という動作を高速に行うことにより、極僅かな降圧・昇圧制御を滑らかに行うことができる。【００２６】
ここで、「制御不能電圧範囲」は、前述の理由によって、ＰＷＭ制御にて作成可能な最大デューティ比（一例として、図２においては、降圧の場合は「９５：５」で、昇圧の場合は「５：９５」となる）と、コンバータ回路部１０２を構成する回路素子の直流抵抗分、すなわちコンバータ回路部１０２の電力変換効率によって一意的に決まる。ＰＷＭ制御の最小パルス幅は、パルスが消滅しないように、回路設計者等が決定する。
例えば、降圧ＰＷＭ制御にて作成可能な最大デューティ比が９５：５である場合、入力電圧と出力電圧との関係は、【００２７】
【数１】
0005172669.tif 000002
となる。したがって、降圧制御が不能になる入力電圧は【００２８】
【数２】
0005172669.tif 000003
となる。しかし、この演算結果はコンバータ回路部１０２を構成する回路素子の直流抵抗によってもたらされる電圧降下分を考慮していない。したがって、上記結果に第１のＦＥＴ１１１、第２のＦＥＴ１１０、コイルＬ１１３にコンデンサＣ１１５、第１のダイオードＤ１１２及び第２のダイオードＤ１１４等の合成抵抗による損失分を考慮しなければならない。【００２９】
ここで、本実施形態のコンバータ回路部１０２を構成する、ステップダウンコンバータとステップアップコンバータの動作について説明する。
図５（ａ）及び（ｂ）は、本実施形態のコンバータ回路部１０２を構成する、ステップダウンコンバータとステップアップコンバータの回路である。図５（ａ）はステップダウンコンバータの回路を示し、図５（ｂ）はステップアップコンバータの回路を示している。【００３０】
まず、図５（ａ）に基づいてステップダウンコンバータ回路の動作について説明する。
図５（ａ）において、スイッチＳＷ１は、図２の第１のＦＥＴ１１１に該当する。
ダイオードＤ１は、図２の第１のダイオードＤ１１２に該当する。
コイルＬは図２のコイルＬ１１３に、コンデンサＣはコンデンサＣ１１５に、それぞれ該当する。
図５（ａ）において、スイッチＳＷ１がオンの時、電源Ｖｉｎから送出される電力は、コイルＬを通して、コンデンサＣおよび負荷Ｒに供給される。すなわち、コイルＬを通してコンデンサＣと負荷Ｒの並列回路に電流Ｉｏｎが流れる。このとき、コイルＬおよびコンデンサＣには電気エネルギーが蓄積される。【００３１】
スイッチＳＷ１がオフになると、コイルＬはレンツの法則によって電流を流し続けようとして、蓄えた電気エネルギーを放出する。このため、コイルＬに蓄えられた電気エネルギーは、負荷ＲとダイオードＤ１を通して流れる。すなわち、スイッチＳＷ１がオフのときの電流路Ｉｏｆｆを確保するために、ダイオードＤ１が必要である。この時、コンデンサＣに蓄えられた電気エネルギーも負荷Ｒに供給される。
そして、再びスイッチＳＷ１がオンになると、スイッチＳＷ１を通じて電源Ｖｉｎから送出される電力が各回路素子に加わり、電流Ｉｏｎが流れる。この電力は負荷Ｒに供給されるが、一部はコイルＬとコンデンサＣにも蓄えられる。
以上のようなスイッチＳＷ１のスイッチング動作によって、電源Ｖｉｎの電圧は負荷Ｒに対して、以下のような式にてＶｏｕｔに変換される。【００３２】
【数３】
0005172669.tif 000004
すなわち、スイッチＳＷ１のオン期間が短ければ短いほど、入力電圧は降圧される。【００３３】
次に、図５（ｂ）に基づいてステップアップコンバータ回路の動作について説明する。
図５（ｂ）において、スイッチＳＷ２は、図２の第２のＦＥＴ１１０に該当する。
ダイオードＤ１は、図２の第２のダイオードＤ１１４に該当する。
コイルＬは図２のコイルＬ１１３に、コンデンサＣはコンデンサＣ１１５に、それぞれ該当する。
図５（ｂ）において、スイッチＳＷ２がオンの時、電源Ｖｉｎから送出される電力はコイルＬに蓄えられる。すなわち、点線で示すようにコイルＬに電流Ｉｏｎが流れる。【００３４】
次に、スイッチＳＷ２がオフになると、コイルＬはレンツの法則によって電流を流し続けようとして、蓄えた電気エネルギーを放出する。このとき、コイルＬに蓄えられた電気エネルギーと電源Ｖｉｎから送出される電力は、ダイオードＤ２を通して負荷Ｒに供給される。すなわち、ダイオードＤ２を介して負荷ＲとコンデンサＣの並列回路に電流Ｉｏｆｆが流れる。この時、コンデンサＣに電気エネルギーが蓄積される。
そして、再びスイッチＳＷがオンになると、電源ＶｉｎによりコイルＬに電流Ｉｏｎが流れ、コイルＬに電気エネルギーが蓄積される。一方、負荷ＲにはコンデンサＣに蓄えられた電気エネルギーにより電流Ｉｏｎ’が流れる。このとき、ダイオードＤ２が逆流電流を阻止するため、コンデンサＣに蓄えられた電気エネルギーは、スイッチＳＷ２には流れない。コンデンサＣからの電流Ｉｏｎ’は負荷Ｒのみに流れることになる。
以上のようなスイッチＳＷ２のスイッチング動作によって、電源Ｖｉｎの電圧は負荷Ｒに対して、以下のような式にてＶｏｕｔに変換される。【００３５】
【数４】
0005172669.tif 000005
すなわち、スイッチＳＷ２のオン期間が長ければ長いほど、入力電圧は昇圧される。【００３６】
図６は、本発明の一実施の形態によるＤＣ−ＤＣコンバータの回路図を示す。図２の昇降圧制御部１０４をより具体的な回路にした一例である。なお、コンバータ回路部１０２、エラー信号生成部１０３及びバッテリ１０５の内部は、図２と全く同じである。【００３７】
エラー信号生成部１０３において、コンデンサＣ１１５を通じて得られる出力電圧は、抵抗Ｒ１２１とＲ１２２によって分圧され、抵抗Ｒ１２５を介してオペアンプ１０６の反転入力端子に印加される。
オペアンプ１０６はフィードバック制御のための誤差信号を形成する反転増幅器である。非反転入力端子に抵抗Ｒ１２３とＲ１２４で分圧された基準電圧が印加され、この基準電圧との差動増幅にて所望の誤差信号を出力する。【００３８】
一方、昇降圧制御部１０４において、鋸歯状波発振回路６１５は鋸歯状波信号を出力する。鋸歯状波信号はおよそ２００ｋＨｚ程度、或はそれ以上の周波数の信号であり、ＰＷＭ制御の基となる信号である。
鋸歯状波発振回路６１５から出力される鋸歯状波信号は、コンデンサＣ６２７を介して分圧抵抗Ｒ６２８とＲ６２９で直流オフセット電圧を与えられた後、コンパレータ６３０の反転入力端子に入力される。
コンパレータ６３０の非反転入力端子にはオペアンプ１０６から出力される誤差信号が印加される。
コンパレータ６３０は、誤差信号と鋸歯状波信号を電圧比較して、誤差信号が鋸歯状波信号よりも電圧が高いときにＨを出力し、逆に誤差信号が鋸歯状波信号よりも電圧が低いときにＬを出力する。これが降圧ＰＷＭ制御信号の基になる。【００３９】
一方、鋸歯状波信号はオペアンプ６３１の反転入力端子に印加され、反転増幅される。反転増幅された鋸歯状波信号は、モノマルチ６３４に入力される。モノマルチ６３４は入力信号のアップエッジを受けて、鋸歯状波信号の１周期のおよそ５％程度の幅のワンショットパルス信号を出力する。このワンショットパルス信号はＭＩＸ制御期間内に行われるＰＷＭ制御信号の、最低限のデューティ比を確保するための信号である。このワンショットパルスの詳細は後述する。
モノマルチ６３４から出力されるワンショットパルス信号は、ＮＯＴゲート６３５を介してＡＮＤゲート６３６に入力される。ＡＮＤゲート６３６のもう片方の入力端子にはコンパレータ６３０の出力信号が印加される。【００４０】
また、ＮＯＴゲート６３５にて反転されるワンショットパルス信号は、Ｄ型フリップフロップ（以下「Ｄ−ＦＦ」と略）６３７のＣｐ端子に入力される。Ｄ−ＦＦ６３７は、アップダウン制御部（以下「Ｕ／Ｄ制御部」と略）６３８から発される、昇圧・降圧切り替え制御信号の基になる信号を、ＮＯＴゲート６３５で反転したワンショットパルス信号のアップエッジに同期させ、昇圧・降圧切り替え制御信号とする。つまり、Ｃｐ端子にアップエッジが印加された瞬間のＤ端子の論理値がＱ端子に出力されるので、昇圧・降圧切り替え制御信号がＰＷＭ制御信号と同期する。このＭＩＸ制御における同期処理の詳細は後述する。【００４１】
ここでＵ／Ｄ制御部６３８の動作説明をする。
バッテリ１０５の電圧はＡ／Ｄコンバータ６３９を介してＵ／Ｄ制御部６３８に入力される。つまり、バッテリ１０５の電圧を測定し、測定した電圧データを入力していることとなる。
Ｕ／Ｄ制御部６３８はマイコンよりなり、予めコンバータ回路部１０２の出力電圧、すなわち目標電圧が記憶されている。
Ｕ／Ｄ制御部６３８は、目標電圧に対して測定したバッテリ１０５の電圧がどの範囲にあるかを検出して、その電圧範囲に応じた制御信号を発する。【００４２】
Ｄ−ＦＦ６３７のＱ端子から得られる昇圧・降圧切り替え制御信号は、ＯＲゲート６４６に入力される。
ＯＲゲート６４６にはＡＮＤゲート６３６の出力信号も印加される。
Ｄ−ＦＦ６３７のＱ端子から出力される昇圧・降圧切り替え制御信号がＨの場合は、ＡＮＤゲート６３６の出力信号の論理にかかわらず、第１のＦＥＴ１１１がオンとなる。
すなわち、昇圧・降圧切り替え制御信号がＨのときは、ＡＮＤゲート６３６から出力される降圧ＰＷＭ制御信号の状態にかかわらず第１のＦＥＴ１１１はオン状態であるので、降圧スイッチング制御は行われない。
Ｄ−ＦＦ６３７のＱ端子から出力される昇圧・降圧切り替え制御信号がＬの場合は、ＡＮＤゲート６３６の出力信号の論理がそのまま第１のＦＥＴ１１１のオンオフ動作となる。
すなわち、昇圧・降圧切り替え制御信号がＬのときは、ＡＮＤゲート６３６から出力される降圧ＰＷＭ制御信号が第１のＦＥＴ１１１に印加され、降圧スイッチング制御が行われる。【００４３】
一方、鋸歯状波発振回路６１５から出力される鋸歯状波信号は、コンデンサＣ６４０を介して分圧抵抗Ｒ６４１とＲ６４２で直流オフセット電圧を与えられた後、コンパレータ６４３の反転入力端子に入力される。
コンパレータ６４３の非反転入力端子にはオペアンプ１０６から出力される誤差信号が印加される。
コンパレータ６４３は、誤差信号と鋸歯状波信号を電圧比較して、誤差信号が鋸歯状波信号よりも電圧が高いときにＨを出力し、逆に誤差信号が鋸歯状波信号よりも電圧が低いときにＬを出力する。これが昇圧ＰＷＭ制御信号の基になる。【００４４】
モノマルチ６３４から出力されるワンショットパルス信号は、ＯＲゲート６４４に入力される。ＯＲゲート６４４のもう片方の入力端子にはコンパレータ６４３の出力信号が印加される。【００４５】
Ｄ−ＦＦ６３７のＱ端子から得られる昇圧・降圧切り替え制御信号は、ＡＮＤゲート６４５に入力される。
ＡＮＤゲート６４５にはＯＲゲート６４４の出力信号も印加される。
Ｄ−ＦＦ６３７のＱ端子から出力される昇圧・降圧切り替え制御信号がＬの場合は、ＯＲゲート６４４の出力信号の論理にかかわらず、第２のＦＥＴ１１０がオフとなる。
すなわち、昇圧・降圧切り替え制御信号がＬのときは、ＯＲゲート６４４から出力される昇圧ＰＷＭ制御信号の状態にかかわらず第２のＦＥＴ１１０はオフ状態であるので、昇圧スイッチング制御は行われない。
Ｄ−ＦＦ６３７のＱ端子から出力される昇圧・降圧切り替え制御信号がＨの場合は、ＯＲゲート６４４の出力信号の論理がそのまま第２のＦＥＴ１１０のオンオフ動作となる。
すなわち、昇圧・降圧切り替え制御信号がＨのときは、ＯＲゲート６４４から出力される昇圧ＰＷＭ制御信号が第２のＦＥＴ１１０に印加され、昇圧スイッチング制御が行われる。【００４６】
以上の説明より、降圧ＰＷＭ制御部は、鋸歯状波発振回路６１５とコンパレータ６３０が相当する。
昇圧ＰＷＭ制御部は、鋸歯状波発振回路６１５とコンパレータ６４３が相当する。
降圧ＰＷＭ制御スイッチは、ＯＲゲート６４６が相当する。
昇圧ＰＷＭ制御スイッチは、ＡＮＤゲート６４５が相当する。
ＭＩＸ制御部は、Ｕ／Ｄ制御部６３８とＤ−ＦＦ６３７が相当する。【００４７】
図７（ａ）及び（ｂ）は、図６のＤＣ−ＤＣコンバータ６０１の制御動作を説明する電圧イメージ図である。縦軸は電圧、横軸は時間をとっている。但し、この時間軸はあくまでも説明の都合上、便宜的に示したもので、実際の回路の動作の時間スケールを示していないことに注意されたい。
図７（ａ）はバッテリ１０５の端子間電圧Ｖｉｎの時間軸上の遷移を示すグラフである。
図７（ｂ）はオペアンプ１０６の出力電圧の時間軸上の遷移を示すグラフである。
図７（ａ）において、バッテリ１０５の端子間電圧Ｖｉｎが降下すると、オペアンプ１０６の出力信号は上昇する。
電圧Ｖｉｎが降圧制御限界電圧Ｖｔ１にさしかかると、ＭＩＸ制御を開始する必要がある。
このとき、降圧ＰＷＭ制御信号は最小限の降圧制御をすべく、９５：５のパルスにならなければならない。
すなわち、オペアンプ１０６の出力信号は、後続のコンパレータ６３０において、鋸歯状波信号と電圧比較された結果、９５：５のパルスを形成しなければならない。これを表すのが図７（ｂ）である。この図では時間軸を無視した形で鋸歯状波信号の一周期分の信号波形をオペアンプ１０６の出力信号と重ね合わせている。鋸歯状波信号とオペアンプ１０６の出力信号とが図７（ｂ）に示すコンパレータ６３０の反転入力端子の鋸歯状波イメージのような関係とするために、分圧抵抗Ｒ６２８とＲ６２９（図６参照）によって鋸歯状波信号にオフセット電圧が与えられる。
同様に、オペアンプ１０６の出力信号は、後続のコンパレータ６４３において、鋸歯状波信号と電圧比較された結果、５：９５のパルスを形成しなければならない。鋸歯状波信号とオペアンプ１０６の出力信号とが図７（ｂ）に示すコンパレータ６４３の反転入力端子の鋸歯状波イメージのような関係とするために、分圧抵抗Ｒ６４１とＲ６４２（図７参照）によって鋸歯状波信号にオフセット電圧が与えられる。【００４８】
図７（ｂ）のＭＩＸ制御範囲内において、コンパレータ６３０とコンパレータ６４３からＰＷＭ制御信号が出力されない可能性があることがわかる。つまり、鋸歯状波信号の電圧範囲を誤差信号が超えてしまうのである。
ＭＩＸ制御範囲内では最小限の降圧制御と昇圧制御が行われていなければならない。
そこで、最小限のＰＷＭ制御信号を作成するために、モノマルチ６３４で補助的なパルスを作成し、コンパレータ６３０の出力及びコンパレータ６４３の出力と重ねることにより、ＭＩＸ制御期間内にＰＷＭ制御信号が生じなくなる虞を排除しているのである。【００４９】
図８（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、鋸歯状波信号及び誤差信号の電圧と、コンパレータ６３０及び６４３から出力されるＰＷＭ制御信号の関係を示すグラフである。なお、説明の都合上、このグラフでは鋸歯状波信号に印加されるオフセット電圧については考慮から外し、鋸歯状波信号と誤差信号とを、あくまでも相対的な電位差として考察していることに注意されたい。【００５０】
図８（ａ）は、鋸歯状波信号と誤差信号の電圧を示すグラフである。鋸歯状波信号は、鋸歯状波発振回路６１５が出力する鋸歯状波である。縦軸のＶｓ１、Ｖｓ２、Ｖｓ３及びＶｓ４は、コンパレータ６３０及び６４３にて比較される、誤差信号の電圧である。
図８（ｂ）は、（ａ）において、誤差信号の電圧がＶｓ１である場合の、ＰＷＭ制御信号の波形を表すグラフである。すなわち、誤差信号の電圧がＶｓ１である場合の、コンパレータ６３０或は６４３の出力である。誤差信号の電圧が鋸歯状波の電圧よりも高い範囲においてのみ、コンパレータは高電位（Ｈ）を出力する。それ以外の範囲では、コンパレータは低電位（Ｌ）を出力する。
図８（ｃ）は、（ａ）において、誤差信号の電圧がＶｓ２である場合の、ＰＷＭ制御信号の波形を表すグラフである。すなわち、誤差信号の電圧がＶｓ２である場合の、コンパレータ６３０或は６４３の出力である。オペアンプ１０６の電圧がＶｓ１のときよりも、コンパレータの高電位出力期間が長くなっている。
図８（ｄ）は、（ａ）において、誤差信号の電圧がＶｓ３である場合の、ＰＷＭ制御信号の波形を表すグラフである。すなわち、誤差信号の電圧がＶｓ３である場合の、コンパレータ６３０或は６４３の出力である。誤差信号の電圧がＶｓ３になると、鋸歯状波のピーク電圧とほぼ同電位となる。このため、コンパレータの高電位出力期間は１周期中の全期間に渡る。
図８（ｅ）は、（ａ）において、誤差信号の電圧がＶｓ４である場合の、ＰＷＭ制御信号の波形を表すグラフである。すなわち、誤差信号の電圧がＶｓ４である場合の、コンパレータ６３０或は６４３の出力である。誤差信号の電圧がＶｓ４になると、鋸歯状波のボトム電圧よりも低い。このため、コンパレータの高電位出力期間は全くなくなる。【００５１】
図８（ａ）、（ｂ）及び（ｃ）より、誤差信号の電圧がＶｓ１の場合よりも、Ｖｓ２の場合の方が、ＰＷＭ制御信号のオン状態のデューティ比は大きくなっていることが判る。
図８（ａ）及び（ｄ）より、誤差信号の電圧がＶｓ３の場合になると、鋸歯状波信号のピーク電圧とほぼ同一となってしまい、出力される信号はＰＷＭ制御信号とは呼べない、単なる直流電圧となってしまうことが判る。
図８（ａ）及び（ｅ）より、誤差信号の電圧がＶｓ４の場合になると、鋸歯状波信号のボトム電圧を下回ってしまい、出力される信号はＰＷＭ制御信号とは呼べない、単なる無信号状態となってしまうことが判る。
前述の図７（ｂ）の説明における「鋸歯状波信号の電圧範囲を誤差信号が超えてしまう」という現象によって、コンパレータ６３０は図８（ｄ）のような制御信号を出力してしまうことになる。
同様に、前述の図７（ｂ）の説明における「鋸歯状波信号の電圧範囲を誤差信号が超えてしまう」という現象によって、コンパレータ６４３は図８（ｅ）のような制御信号を出力してしまうことになる。【００５２】
図９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）は、ＭＩＸ制御期間内における、図６の回路の各部の波形を概略的に示すタイムチャートである。
図９（ａ）は、鋸歯状波発振回路６１５から発生される鋸歯状波信号である。図９（ａ）において、一点鎖線で示すＶｓ５はコンパレータ６３０の非反転入力端子に印加される誤差信号を模式的に示す。二点鎖線で示すＶｓ６はコンパレータ６４３の非反転入力端子に印加される誤差信号を模式的に示す。本来、これら誤差信号は図９の回路図上では共通の信号であるのだが、コンパレータ６３０とコンパレータ６４３とでは、鋸歯状波信号に異なる直流オフセット電圧を与えている。そこで、この鋸歯状波信号を共通の基準にして、逆にオペアンプ１０６の出力信号に異なる直流オフセット電圧が加わっているものと想定した状態のタイムチャートが、図９（ａ）である。【００５３】
図９（ｂ）は、ＭＩＸ制御期間内における、コンパレータ６４３から発生される出力信号である。この信号は、誤差信号と鋸歯状波発振回路６１５から発される鋸歯状波信号とを電圧比較して、ＰＷＭ信号として出力したものである。図９（ａ）において、鋸歯状波の波形と二点鎖線との交点が、この出力信号のダウンエッジとなる。
図９（ｃ）は、ＭＩＸ制御期間内における、コンパレータ６３０から発生される出力信号である。この信号は、誤差信号と鋸歯状波発振回路６１５から発される鋸歯状波信号とを電圧比較して、ＰＷＭ信号として出力したものである。図９（ａ）において、鋸歯状波の波形と一点鎖線との交点が、この出力信号のダウンエッジとなる。（ｂ）と（ｃ）を比較するとわかるように、コンパレータ６３０では、コンパレータ６４３と比較すると、鋸歯状波信号に加えられている直流オフセット電圧を異ならせているために、コンパレータ６４３の出力信号（ｂ）とは異なるデューティ比の信号が出力されるようになっている。【００５４】
図９（ｄ）は、オペアンプ６３１によって反転増幅された鋸歯状波信号である。
図９（ｅ）は、モノマルチ６３４の出力信号である。オペアンプ６３１によって反転増幅された鋸歯状波信号（ｄ）のアップエッジに応答して、約５％のデューティ比のワンショットパルスを出力している。
図９（ｆ）は、モノマルチ６３４の出力信号（ｅ）をＮＯＴゲート６３５で反転した信号である。
図９（ｇ）は、ＡＮＤゲート６４５の出力信号である。すなわち、コンパレータ６３０から発される出力信号（ｃ）と、モノマルチ６３４の出力信号をＮＯＴゲート６３５で反転した信号（ｆ）との論理積が出力されたものである。
図９（ｈ）は、ＯＲゲート６４６の出力信号である。すなわち、コンパレータ６４３から発される出力信号（ｂ）と、モノマルチ６３４の出力信号（ｅ）との論理和が出力されたものである。【００５５】
図７（ｂ）において、ＭＩＸ制御期間中にコンパレータ６３０がＰＷＭパルスを生成し得ない電圧範囲（図７（ｂ）中の「パルス生成不可」）を生じる可能性がある、ということを既に説明した。このことは、降圧制御において図９（ｃ）のパルス幅が１００％になってしまうことを意味する。
具体的には、図９（ａ）中の誤差信号電圧Ｖｓ５が、矢印９０２の方向に移動する、つまり上昇して、鋸歯状波のピーク電圧以上になってしまう状態である。
すると、点線９０４に示すように、図９（ｃ）のパルス幅が１００％になってしまう。
こうなると最小限の降圧制御ができなくなる。
そこで、最小限の降圧制御ＰＷＭ信号を生成するために、モノマルチ６３４から最小限の幅のワンショットパルスを生成し（ｅ）、これをＮＯＴゲート６３５で反転し（ｆ）、元のＰＷＭ信号（ｃ）との論理積を取って（ｇ）、元のＰＷＭ信号がなくなってしまっても（点線９０４）、最小限のＰＷＭ信号が得られるように工夫している（点線９０６）。
ここで、デューティ比９５％のＰＷＭ信号を作成するために、モノマルチ６３４のワンショットパルス（ｅ）という極小幅のパルスをＮＯＴゲート６３５にて反転している（ｆ）。このため、得られるＰＷＭ信号の立ち上がりのタイミングはワンショットパルス（ｅ）の時間間隔だけずれる。すなわち、昇圧・降圧切り替え制御信号はこのずれに同期させる必要が生じる。そこで、ＮＯＴゲート６３５の出力（ｆ）をＤ−ＦＦ６３７のＣｐ端子に入力させている。【００５６】
同様に、昇圧制御の方も、ＭＩＸ制御期間中にコンパレータ６４３がＰＷＭパルスを生成し得ない電圧範囲（図７（ｂ）中の「パルス生成不可」）を生じる可能性がある。このことは、昇圧制御において図９（ｂ）のパルス幅が０％になってしまうことを意味する。
具体的には、図９（ａ）中の誤差信号電圧Ｖｓ６が、矢印９０３の方向に移動する、つまり下降して、鋸歯状波のボトム電圧以下になってしまう状態である。すると、点線９０５に示すように、図９（ｂ）のパルス幅が０％になってしまう。
こうなると最小限の昇圧制御ができなくなる。
そこで、最小限の昇圧制御ＰＷＭ信号を生成するために、モノマルチ６３４から最小限の幅のパルスを生成し（ｅ）、元のＰＷＭ信号（ｂ）との論理和を取って（ｈ）、元のＰＷＭ信号がなくなってしまっても最小限のＰＷＭ信号が得られるように工夫している。
極小幅のパルス同士の論理和がとられているために、降圧ＰＷＭ信号の場合とは異なり、得られるＰＷＭ信号の立ち上がりのタイミングはずれない。したがって、ＮＯＴゲート６３５の出力（ｆ）をＤ−ＦＦ６３７のＣｐ端子に入力させてタイミングをずらしても影響はない。【００５７】
本実施形態におけるＭＩＸ制御を実施することにより、従来のＰＷＭ制御によるＤＣ−ＤＣコンバータでは実現し得なかった、入力電圧と出力電圧の電位差がＰＷＭ制御のデューティ比によって作成される電位差よりも僅少である場合においても、電源変換効率の良い電圧変換を実現することができる。
なお、本実施形態よりなる回路を計算機シミュレーションにて解析すると、ＭＩＸ制御の割合の切り替えの際に発生する電圧のオーバシュートを、従来の制御方式と比べてより小さくすることができることがわかる。したがって、本実施形態によれば、電圧制御切り替えの際に発生するオーバシュートパルスは、負荷の回路に与える影響が小さい、という効果もある。【００５８】
図１０は入力電圧を３．７Ｖの固定にしたときの、従来技術、すなわちＭＩＸ制御を用いない降圧・昇圧制御と、本実施形態によるＭＩＸ制御を行った際の、出力電圧の変化を計算機シミュレーションにて解析した結果のグラフである。
従来技術による出力電圧Ｖｓ２は、デューティ９５％の降圧制御からデューティ５％の昇圧制御に移行する際、約１００ｍＶ程度のオーバシュートパルスが発生する。
本実施形態による出力電圧Ｖｓ１では、ＭＩＸ制御において降圧・昇圧の混合比率を徐々に変化させると、最大でも１８ｍＶ程度のオーバシュートパルスしか発生し得ない。したがって、オーバシュートパルスによる負荷への悪影響は従来技術と比べて僅少である。【００５９】
以上に説明した実施形態には、以下のような応用例が考えられる。
［応用例１］
図６では、最小限のパルス幅のＰＷＭ信号を得るためにモノマルチ６３４を使用した。しかし、コンパレータの入力電圧のダイナミックレンジやバイアス等の回路設計を適切に行うことによって、図７（ｂ）にあるようなパルス生成不可となる電圧範囲を生じさせないようにすることができる。この場合、モノマルチ６３４、ＮＯＴゲート６３５、ＡＮＤゲート６３６、ＯＲゲート６４４は不要となり、オペアンプ６３１の出力を直接Ｄ−ＦＦ６３７のＣｐ端子に接続して、コンパレータ６３０の出力を直接ＯＲゲート６４６に接続して、コンパレータ６４３の出力を直接ＡＮＤゲート６４５に接続する。【００６０】
［応用例２］
図６では、最小限のパルス幅のＰＷＭ信号を得るためにモノマルチ６３４を使用した。この代わりに、ＭＩＸ制御が始まった時点のオペアンプ１０６の出力電圧を、Ｕ／Ｄ制御部６３８からの制御信号にてサンプル・ホールド回路でホールドし、ＭＩＸ制御期間中は常にコンパレータ６３０から９５％のデューティ比のパルスが得られるように構成することもできる。
図１１はこの応用例による回路図であり、図６の一部を変更したものである。
サンプル・ホールド回路１１３０は、Ｕ／Ｄ制御部６３８から出力されるＭＩＸ制御期間を示す信号によってオペアンプ１０６の電圧をホールドする。これがデューティ比９５％のパルスを生成するための基準電圧となり、この結果デューティ比９５％のパルスがコンパレータ６３０から出力される。
この場合、図６におけるＡＮＤゲート６３６は不要になり、コンパレータ６３０の出力をＮＯＴゲート１１３５で反転させた出力をＯＲゲート６４４に与えると共に、これをＤ−ＦＦ６３７のＣｐ端子に入力してタイミングを整合する。【００６１】
［応用例３］
図６において、ＡＮＤゲート６３６及びＯＲゲート６４４を用いる代わりに、Ｕ／Ｄ制御部６３８からの制御信号にてモノマルチ６３４の出力信号と第１及びコンパレータ６４３の出力信号とを切り替えスイッチにて選択的に出力するように構成することもできる。
図１２はこの応用例による回路図であり、図６の一部を変更したものである。
第１のスイッチ１２１１は、Ｕ／Ｄ制御部６３８から出力されるＭＩＸ制御期間を示す信号によってコンパレータ６３０の出力信号からモノマルチ６３４をＮＯＴゲート６３５で反転した出力信号へ切り替えて出力する。
同様に、第２のスイッチ１２１２は、Ｕ／Ｄ制御部６３８から出力されるＭＩＸ制御期間を示す信号によってコンパレータ６４３の出力信号からモノマルチ６３４の出力信号へ切り替えて出力する。
この場合、Ｄ−ＦＦ６３７のＣｐ端子にはモノマルチ６３４の出力パルスをそのまま入力して、タイミングを整合する。【００６２】
［応用例４］
図６において、昇降圧制御部１０４のアナログ回路部分をデジタル化することが可能である。
図１３は、図６の昇降圧制御部１０４のうち、鋸歯状波発振回路６１５、コンパレータ６３０及び６４３、オペアンプ６３１及びモノマルチ６３４をデジタル回路に置き換えたものである。
オペアンプ１０６から出力される誤差信号は、Ａ／Ｄコンバータ１３０２にてデジタル変換される。
一方、クロック生成器１３０３はデジタル回路全体に動作クロックを提供する。
クロック生成器１３０３の動作クロックは、バイナリカウンタ１３０４及び１３０５にそれぞれ入力される。
バイナリカウンタ１３０４及び１３０５は、周知のループカウンタである。
バイナリカウンタ１３０４の計数出力値は、加減算器１３１４に与えられる。
一方、加減算器１３１４には第１オフセット値１３０６も与えられており、加減算器１３１４は両者の数値を加算した値を出力する。
同様に、バイナリカウンタ１３０５の計数出力値は、加減算器１３１５に与えられており、加減算器１３１５は、第２オフセット値１３０７の値とバイナリカウンタ１３０５の、両者の数値を加算した値を出力する。
すなわち、バイナリカウンタ１３０４及び１３０５は、鋸歯状波を生成する機能（鋸歯状波発振回路６１５）を担う。そして、第１オフセット値１３０６は、抵抗Ｒ６２８及びＲ６２９によるオフセット電圧に相当し、第２オフセット値１３０７は、抵抗Ｒ６４１及びＲ６４２によるオフセット電圧に相当する。
一方、リセット信号発生器１３１６は、クロックを計数し、計数した値が所定の値に至るとリセットパルスを出力する、ループカウンタよりなる。このリセットパルスは、バイナリカウンタ１３０４及び１３０５のリセット信号の役目を担っており、転じて鋸歯状波の周期を決定する機能を有する。リセット信号発生器１３１６、すなわちループカウンタの計数値が大きければ大きいほど、鋸歯状波の周期が長くなる。【００６３】
一致検出器１３０８及び１３０９は、バイナリカウンタ１３０４及び１３０５の値と、Ａ／Ｄコンバータ１３０２の値が一致したときに、Ｈを出力する。この機能を実現するために、二つの並列入力の各ビット毎に、排他的論理和ゲートを設け、その全ての出力をＯＲゲートに入力させ、最後に論理を反転する。【００６４】
リセット信号発生器１３１６のリセットパルスは、ＲＳフリップフロップ（以下「ＲＳ−ＦＦ」）１３１０のＳ端子及びＲＳ−ＦＦ１３１１のＳ端子に入力される。
ここで、バイナリカウンタ１３０４及び１３０５のカウント値は、Ａ／Ｄコンバータ１３０２の出力ビット範囲よりも広く設定されている。これら２つのバイナリカウンタの動作がアップカウンタの場合、これらのカウント値の上限は同一であり、Ａ／Ｄコンバータ１３０２の出力ビットの最大値よりわずかに大きく設定してある。【００６５】
リセット信号発生器１３１６がリセットパルスを発する（Ｈ）とき、一致検出器１３０８の出力はＬであるので、この時点でＲＳ−ＦＦ１３１０のＱ端子はＨ（セット状態）になる。
リセット信号発生器１３１６が次にクロックを一つ計数すると、リセットパルスは発されず、ＲＳ−ＦＦ１３１０のＳ端子はＬになる。一致検出器１３０８の出力はＬのままなので、ＲＳ−ＦＦ１３１０のＱ端子はＨのまま保持される。
バイナリカウンタ１３０４の計数が進行しているが、一致検出器１３０８が二つの入力情報の一致を検出していない状態では、一致検出器１３０８はＬのままである。
一致検出器１３０８が二つの入力情報の一致を検出すると、ＲＳ−ＦＦ１３１０のＲ端子にＨを出力する。ＲＳ−ＦＦ１３１０のＱ端子は、この時点でＬになる。
次にクロックが入る瞬間、、一致検出器１３０８は再びＬを出力する。よって、ＲＳ−ＦＦ１３１０のＱ端子はＬのまま保持される。
ＲＳ−ＦＦ１３１１の動作も、上述のＲＳ−ＦＦ１３１０の動作と全く同じなので、説明は割愛する。
以上より、ＲＳ−ＦＦ１３１０及び１３１１は、コンパレータ６３０及び６４３による、ＰＷＭ制御信号出力機能をほぼそのまま置換する。【００６６】
バイナリカウンタ１３１２は、プリセット値１３１３によって、所定の幅のパルスを出力する。これは、モノマルチ６３４の機能に等しい。【００６７】
［応用例５］
図６において、昇降圧制御部１０４のアナログ回路部分をデジタル化することが可能である。
図１４は、図６の昇降圧制御部１０４のうち、ＰＷＭ変調回路を構成する鋸歯状波発振回路６１５、コンパレータ６３０及び６４３をデルタシグマ変調回路（以下「ΔΣ変調回路」）に置き換えたものである。
オペアンプ１０６から出力される誤差信号は、昇圧デルタシグマ制御部ともいえる第１のΔΣ変調回路１４２１と、降圧デルタシグマ制御部ともいえる第２のΔΣ変調回路１４２２にそれぞれ入力される。
第１のΔΣ変調回路１４２１の制御信号出力は、昇圧デルタシグマ制御スイッチともいえるＡＮＤゲート６４５に入力される。
第２のΔΣ変調回路１４２２の制御信号出力は、降圧デルタシグマ制御スイッチともいえるＯＲゲート６４６に入力される。
Ｄ−ＦＦ６３７とＵ／Ｄ制御部６３８は、ＭＩＸ制御部を構成し、ＡＮＤゲート６４５とＯＲゲート６４６を排他的に制御する。【００６８】
以下、第１のΔΣ変調回路１４２１のみ説明し、全く同じ回路構成である第２のΔΣ変調回路１４２２については説明を省略する。
オペアンプ１４０２は、コンデンサＣ１４０３と抵抗Ｒ１４０４によって積分器を構成する。
後続のＤ型フリップフロップ（以下「Ｄ−ＦＦ」）１４０５の¬Ｑ（Ｑバー、Ｑの否定）端子とオペアンプ１４０２の反転入力端子との間に接続される抵抗Ｒ１４０６は、差動増幅器の出力とオペアンプ１４０２の反転入力端子との間に接続される抵抗Ｒ１４０４と共に、加算器を構成する。
オペアンプ１４０２の出力信号は、コンパレータ１４０７の反転入力端子に供給される。コンパレータ１４０７は接地電位と入力信号の電圧とを比較して、１か０かを出力する。
コンパレータ１４０７の出力はＤ−ＦＦ１４０５のＤ端子に供給される。Ｄ−ＦＦ１４０５はＣｐ端子に供給されるクロックのアップエッジの時点におけるＤ端子の論理をＱ端子に出力すると共に、その反転論理を¬Ｑ端子に出力する。なお、クロックはクロック生成器１４０９によって生成される。【００６９】
第１のΔΣ変調回路１４２１と第２のΔΣ変調回路１４２２は、その動作がＮＯＴゲート１４１０を通じて、クロックの表の周期と裏の周期とで交互に動作する。そして、それぞれが独立して誤差信号を収束させる方向に動作する。
ＰＷＭ変調回路とは異なり、ΔΣ変調回路はその特性上、最小限幅のパルスが必ず保障されるので、モノマルチ６３４に相当する回路を設ける必要がない。【００７０】
［応用例６］
また、図９の回路構成に代えて、ＤＳＰ（Digital Signal Processor: 音声や画像などの処理に特化した演算処理集積回路装置）によるデジタル制御にて構成することも可能である。ＰＷＭ信号は矩形波発振回路ではなく、クロックをカウンタにて計数してカウンタの出力をＰＷＭ信号とする。制御電圧はＡ／Ｄ変換し、得られた電圧データを基にＰＷＭのデューティ比を演算処理して作成する。【００７１】
［応用例７］
これまで説明した内容では、ＭＩＸ制御の降圧・昇圧制御の周期の割合を、ｎ：１から１：１に遷移したら、次は１：ｎ（ｎは自然数）という変化をさせていた。これを、ｎ：ｍ（ｍもｎと同じく１以上の自然数）という割合を用いて、目標電圧に近似させる処理を行ってもよい。例えば、
１０：４→９：４→１０：５→９：５→１０：６→８：５→９：６→１０：７→９：７→１０：８→８：７→９：８→１０：９→１：１
という周期の割合にて制御することにより、より精緻な制御を可能とする。
なお、このような降圧・昇圧制御の割合を設定する際には、１０：４であれば１０周期の降圧制御の後に４周期の昇圧制御をするのではなく、
降圧２→昇圧１→降圧２→昇圧１→降圧２→昇圧１→降圧２→昇圧１→降圧２
と、できるだけ出力電圧が平準化されるべく制御の周期の割合を設定することが望ましい。【００７２】
［第２の実施形態］
図１５は、第２の実施の形態の例である、ＤＣ−ＤＣコンバータのブロック図を示す。
このブロック図は、回路素子と機能を示すブロックとが混在する回路図のような形態である。
ＤＣ−ＤＣコンバータ１５０１はコンバータ回路部１０２とエラー信号生成部１０３と昇降圧制御部１０４に分けられる。本発明は主に昇降圧制御部１０４に係るものである。
コンバータ回路部１０２は、バッテリ１０５の電圧（入力電圧）を一定の電圧（出力電圧）に変換する。
バッテリ１０５は周知の電池である。一次電池でも二次電池でもよい。バッテリ１０５は電圧源１１９と内部抵抗１１８として等価的に記述される。つまり、電池の消耗に伴って、内部抵抗１１８が増える。
エラー信号生成部１０３は、主に抵抗Ｒ１２５とＲ１２６、コンデンサＣ１２７、そしてオペアンプ１０６よりなる差動増幅器よりなる。コンバータ回路部１０２から出力される出力電圧を抵抗Ｒ１２１及びＲ１２２で分圧し、抵抗Ｒ１２３及びＲ１２４から得られる基準電圧と比較して、その差の信号を出力するものである。
昇降圧制御部１０４は、第１のデルタシグマ変調器（以下「第１ΔΣ変調器」）１５０７と、第２のデルタシグマ変調器（以下「第２ΔΣ変調器」）１５０８と、クロック源１５０９よりなる。
第１ΔΣ変調器１５０７と第２ΔΣ変調器１５０８は、中身は同じΔΣ変調器である。
第１ΔΣ変調器１５０７は、昇圧制御スイッチを構成する第２のＦＥＴ１１０のゲートに接続され、第２のＦＥＴ１１０のオン／オフ制御を行う。
第２ΔΣ変調器１５０８は、降圧制御スイッチを構成する第１のＦＥＴ１１１のゲートに接続され、第１のＦＥＴ１１１のオン／オフ制御を行う。【００７３】
コンバータ回路部１０２は、降圧制御スイッチを構成する第１のＦＥＴ１１１、第１のダイオードＤ１１２、コイルＬ１１３、昇圧制御スイッチを構成する第２のＦＥＴ１１０、第２のダイオードＤ１１４そしてコンデンサＣ１１５よりなる。
第１のＦＥＴ１１１は、コンバータ回路部１０２において、バッテリ１０５からの電力供給を制御して、主に電圧を下げる制御を行うためのスイッチである。
第１のダイオードＤ１１２は降圧制御スイッチがオフの期間において、後続のコイルＬ１１３を含む電流路を形成するためのものである。
コイルＬ１１３は周知のインダクタンス素子である。後続のコンデンサＣ１１５と共にＬＣフィルタを構成し、矩形波状の電流を平滑化する。また、前述の降圧制御スイッチと第１のダイオードＤ１１２と後続のコンデンサＣ１１５よりなるステップダウンコンバータの蓄電作用をもたらす素子として、更には後続の昇圧制御スイッチと第２のダイオードＤ１１４とコンデンサＣ１１５よりなるステップアップコンバータの蓄電作用をもたらす素子として、機能する。
第２のＦＥＴ１１０はコンバータ回路部１０２において電圧を上げる制御を行うためのスイッチである。
第２のダイオードＤ１１４は昇圧制御スイッチがオンの期間において、後続のコンデンサＣ１１５から生じる電流を昇圧制御スイッチに通さないためのものである。
コンデンサＣ１１５は前述の通り、コイルＬ１１３と共にＬＣフィルタを構成すると共に、蓄電作用をもたらす素子として機能する。
コンバータ回路部１０２の出力は、負荷１１６に供給される。【００７４】
コンデンサＣ１１５を通じて得られる出力電圧は、抵抗Ｒ１２１とＲ１２２によって分圧され、抵抗Ｒ１２５を介してオペアンプ１０６の反転入力端子に印加される。
オペアンプ１０６はフィードバック制御のための制御信号を形成する反転増幅器を構成する。非反転入力端子に抵抗Ｒ１２３とＲ１２４で分圧された基準電圧が印加され、この基準電圧との差動増幅にて所望の制御信号を出力する。【００７５】
差動増幅器の出力信号、つまりエラー信号は、第１ΔΣ変調器１５０７と第２ΔΣ変調器１５０８にそれぞれ印加される。
第１ΔΣ変調器１５０７と第２ΔΣ変調器１５０８は、エラー信号を受けて、それぞれ第２のＦＥＴ１１０と第１のＦＥＴ１１１をオン／オフ制御する。
クロック源１５０９は第１ΔΣ変調器１５０７と第２ΔΣ変調器１５０８のそれぞれに入力される。但し、第２ΔΣ変調器１５０８とクロック源１５０９の間にはＮＯＴゲート１５１０が挿入されている。これは、ＤＣ−ＤＣコンバータ１５０１全体の電圧制御の分解能を向上させる目的で設けられている。ＮＯＴゲート１５１０が介在することにより、第１ΔΣ変調器１５０７がクロックのアップエッジで動作するのに対し、第２ΔΣ変調器１５０８はクロックのダウンエッジで動作する。【００７６】
図１６は、図１５のブロック図をより具体的に示したＤＣ−ＤＣコンバータの回路図である。
第１ΔΣ変調器１５０７と第２ΔΣ変調器１５０８以外は図１５と同じなので、第１ΔΣ変調器１５０７と第２ΔΣ変調器１５０８以外の説明は割愛する。また、第１ΔΣ変調器１５０７と第２ΔΣ変調器１５０８は回路構成も、制御するＦＥＴの動作特性に合わせて回路素子は少し違っているが、基本的な回路動作は同じなので、以下は第１ΔΣ変調器１５０７の説明のみ記す。
オペアンプ１６０２は、コンデンサＣ１６０３と抵抗Ｒ１６０４によって積分器を構成する。
後続のＤ−ＦＦ１６０５の¬Ｑ（Ｑバー、Ｑの否定）端子とオペアンプ１６０２の反転入力端子との間に接続される抵抗Ｒ１６０６は、差動増幅器の出力とオペアンプ１６０２の反転入力端子との間に接続される抵抗Ｒ１６０４と共に、加算器を構成する。
積分器を構成するオペアンプ１６０２の出力信号はコンパレータ１６０７の反転入力端子に供給される。コンパレータ１６０７は接地電位と入力信号の電圧とを比較して、１か０かを出力する。
コンパレータ１６０７の出力はＤ−ＦＦ１６０５のＤ端子に供給される。Ｄ−ＦＦ１６０５はＣｐ端子に供給されるクロックのアップエッジの時点におけるＤ端子の論理をＱ端子に出力すると共に、その反転論理を¬Ｑ端子に出力する。【００７７】
ここで、本実施形態のコンバータ回路部１０２を構成する、ステップダウンコンバータとステップアップコンバータの動作について説明する。
図５（ａ）及び（ｂ）は、本実施形態のコンバータ回路部１０２を構成する、ステップダウンコンバータとステップアップコンバータの回路である。
図５（ａ）はステップダウンコンバータの回路を示し、図５（ｂ）はステップアップコンバータの回路を示している。【００７８】
まず、図５（ａ）に基づいてステップダウンコンバータ回路の動作について説明する。図５（ａ）において、スイッチＳＷ１がオンの時、電源Ｖｉｎから送出される電力は、コイルＬを通して、コンデンサＣおよび負荷Ｒに供給される。すなわち、コイルＬを通してコンデンサＣと負荷Ｒの並列回路に電流Ｉｏｎが流れる。このとき、コイルＬおよびコンデンサＣには電気エネルギーが蓄積される。
スイッチＳＷ１がオフになると、コイルＬはレンツの法則によって電流を流し続けようとして、蓄えた電気エネルギーを放出する。このため、コイルＬに蓄えられた電気エネルギーは、負荷ＲとダイオードＤ１を通して流れる。すなわち、スイッチＳＷ１がオフのときの電流路Ｉｏｆｆを確保するために、ダイオードＤ１が必要である。この時、コンデンサＣに蓄えられた電気エネルギーも負荷Ｒに供給される。
そして、再びスイッチＳＷ１がオンになると、スイッチＳＷ１を通じて電源Ｖｉｎから送出される電力が各回路素子に加わり、電流Ｉｏｎが流れる。この電力は負荷Ｒに供給されるが、一部はコイルＬとコンデンサＣにも蓄えられる。
以上のようなスイッチＳＷ１のスイッチング動作によって、電源Ｖｉｎの電圧は負荷Ｒに対して、以下のような式にてＶｏｕｔに変換される。【００７９】
【数５】
0005172669.tif 000006
すなわち、スイッチＳＷ１のオン期間が短ければ短いほど、入力電圧は降圧される。【００８０】
次に、図５（ｂ）に基づいてステップアップコンバータ回路の動作について説明する。図５（ｂ）において、スイッチＳＷ２がオンの時、電源Ｖｉｎから送出される電力はコイルＬに蓄えられる。すなわち、点線で示すようにコイルＬに電流Ｉｏｎが流れる。
次に、スイッチＳＷ２がオフになると、コイルＬはレンツの法則によって電流を流し続けようとして、蓄えた電気エネルギーを放出する。このとき、コイルＬに蓄えられた電気エネルギーと電源Ｖｉｎから送出される電力は、ダイオードＤ２を通して負荷Ｒに供給される。すなわち、ダイオードＤ２を介して負荷ＲとコンデンサＣの並列回路に電流Ｉｏｆｆが流れる。この時、コンデンサＣに電気エネルギーが蓄積される。
そして、再びスイッチＳＷがオンになると、電源ＶｉｎによりコイルＬに電流Ｉｏｎが流れ、コイルＬに電気エネルギーが蓄積される。一方、負荷ＲにはコンデンサＣに蓄えられた電気エネルギーにより電流Ｉｏｎ’が流れる。このとき、ダイオードＤ２が逆流電流を阻止するため、コンデンサＣに蓄えられた電気エネルギーは、スイッチＳＷ２には流れない。コンデンサＣからの電流Ｉｏｎ’は負荷Ｒのみに流れることになる。
以上のようなスイッチＳＷ２のスイッチング動作によって、電源Ｖｉｎの電圧は負荷Ｒに対して、以下のような式にてＶｏｕｔに変換される。【００８１】
【数６】
0005172669.tif 000007
すなわち、スイッチＳＷ２のオン期間が長ければ長いほど、入力電圧は昇圧される。【００８２】
図１７（ａ）、（ｂ）、（ｃ）及び（ｄ）は本実施形態によるＤＣ−ＤＣコンバータの動作を説明する図である。
図５において、第１のスイッチと第２のスイッチのオン−オフには、以下の組み合わせがあった。
第１のスイッチ：オフ、第２のスイッチ：オフ
第１のスイッチ：オン、第２のスイッチ：オフ
第１のスイッチ：オン、第２のスイッチ：オン
これに加え、本実施形態では、
第１のスイッチ：オフ、第２のスイッチ：オン
という動作状態が発生する。
以下、第１のスイッチがオフ且つ第２のスイッチがオフの状態を、モード１（図１７（ａ））と呼ぶ。
また、第１のスイッチがオン且つ第２のスイッチがオフの状態を、モード２（図１７（ｂ））と呼ぶ。
また、第１のスイッチがオン且つ第２のスイッチがオンの状態を、モード３（図１７（ｃ））と呼ぶ。
また、第１のスイッチがオフ且つ第２のスイッチがオンの状態を、モード４（図１７（ｄ））と呼ぶ。【００８３】
図１８は、図１６の回路を計算機にてシミュレーションを行った結果を示す。
図１８では、差動増幅器の出力信号の代わりに、サイン波の信号を印加した際の、シミュレーション結果である。
Ｖｃは二つのΔΣ変調器への入力電圧である。
Ｉｄ２は第２のダイオードＤ１１４の電流である。
ＳＷ１は、第１のＦＥＴ１１１のオン／オフ制御状態を示す。ＳＷ２は、第２のＦＥＴ１１０のオン／オフ制御状態を示す。それぞれ、高電位（論理のＨ）でオン、低電位（論理のＬ）でオフである。
モードは、ＳＷ１とＳＷ２の論理状態から、図１７に示したどのモードであるかを示したものである。【００８４】
Ｉｄ２は、第２のダイオードＤ１１４が通電しているときにのみ流れる。つまり、モード１とモード２のときにのみ流れる。但し、図１８を見ると、必ずしもモード１或はモード２の状態の時間において常に電流が流れている訳ではなく、時々電流が途中で途切れる現象が見受けられる。これは、コンデンサＣ１１５の電位と第２のダイオードＤ１１４の電位が等しくなり、コンデンサＣ１１５への蓄電状態が飽和した結果である。【００８５】
第１のＦＥＴ１１１と第２のＦＥＴ１１０とは、クロックのアップエッジとダウンエッジとで交互にスイッチング動作が行われるため、モード１からモード４まででモードが回転するような状態で遷移する。
つまり、モード１からはモード２或はモード４にしか移行しない。
同様に、モード２からはモード１或はモード３にしか移行しない。
同様に、モード３からはモード２或はモード４にしか移行しない。
同様に、モード４からはモード３或はモード１にしか移行しない。
モード１から直接モード３には移行し得ない。また、逆も然りである。
モード２から直接モード４には移行し得ない。また、逆も然りである。【００８６】
モード１とモード２を交互に制御すると、図５（ａ）のステップダウンコンバータの動作と等しい。
モード２とモード３を交互に制御すると、図５（ｂ）のステップアップコンバータの動作と等しい。
モード３とモード４を交互に制御すると、コイルＬ１１３には誘導電荷が蓄積されると共に、負荷に供給される電流はコンデンサＣ１１５の電荷でのみ形成される。
モード４とモード１を交互に制御すると、コイルＬ１１３の電流がコンデンサＣ１１５と負荷に供給される。
最終的には、負荷にかかる電圧（コンデンサＣ１１５の電位）は、コンデンサＣ１１５に電流が供給される時に上昇し、コンデンサＣ１１５への電流供給が遮断される時に下降する。
モード２の時間が多いと、電圧は上昇する。
モード３及び４の時間が多いと、電圧は下降する。【００８７】
以上より、ＤＣ−ＤＣコンバータ１６０１の出力電圧は、以下の式によって求まる。ここで、Ｉｏは、負荷１１６の電流である。【００８８】
【数７】
0005172669.tif 000008
【００８９】
図１９は、負荷変動に対する出力の過渡応答特性を計算機シミュレーションにて得た図である。
電流変化に対し、出力電圧は一瞬変動し、すぐに追従する。
図１９において、負荷が軽くなり、電流が１Ａから０．５Ａへ減ると、電圧は一瞬上昇する。しかし、ΔΣ変調器はその電圧変化を受けて、電圧を減らす方向に制御を行い、結果として電圧は目標電圧へ収束する。
逆に、負荷が重くなり、電流が０．５Ａから１Ａへ減ると、電圧は一瞬下降する。しかし、ΔΣ変調器はその電圧変化を受けて、電圧を増やす方向に制御を行い、結果として電圧は目標電圧へ収束する。
この制御の過程において、上昇したり下降したりする電圧がオーバシュートであり、このオーバシュートが小さければ小さいほど良い電源であると評価される。【００９０】
このオーバシュートであるが、ΔΣ変調器内部の積分器の時定数を小さくすることで、オーバシュートを小さくすることができる。しかし、時定数を小さくするには限界がある。そこで、クロックの周波数を上げて分解能を向上させることで、オーバシュートを小さくすることができる。但し、回路素子の特性等から、クロック周波数を上昇させることにも限界がある。特に、スイッチング素子である第１のＦＥＴ１１１及び第２のＦＥＴ１１０のスイッチング制御が可能な周波数の上限で、クロックの周波数は決定される。
実際の装置への実装では、生じる負荷の変動、負荷が許容できるオーバシュートの範囲と、素子の定数の許容範囲、そしてコストとの兼ね合いによって、適切なクロック周波数及び積分器の時定数が決定される。【００９１】
図１６を参照して説明する。
抵抗Ｒ１６０４を調節することで、オペアンプ１６０２よりなる積分器のゲインを調整できる。
コンデンサＣ１６０３を調節することで、積分器の周波数特性を調整できる。
抵抗Ｒ１６０６を調節することで、積分器のゲイン及び周波数特性を調整できる。
これら素子の値を適切に選定することで、負荷変動に対する追従特性と電源電圧の安定性を両立させることができる。【００９２】
本実施形態には、以下のような応用例が考えられる。
（１）上記実施形態では、クロック源１５０９のアップエッジとダウンエッジにて、第１ΔΣ変調器１５０７と第２ΔΣ変調器１５０８を交互に駆動していたが、アップエッジのみ、或はダウンエッジのみでも動作する。この場合は、所望の分解能を得るために、交互に駆動するときと比べて倍の周波数のクロックにて稼動させる必要がある。【００９３】
（２）図１６のコンパレータ１６０７及び１６１７は、単純に省略することもできる。この場合、コンパレータの機能はＤ−ＦＦ１６０５及び１６１５のＤ端子そのものが担うこととなる。そして、基準電圧はＤ端子のスレッショルドレベルに置き換わる。【００９４】
（３）図１６では、入力電圧がどのような電圧であっても、降圧制御と昇圧制御の両方が有効に働いている。このことは、例え出力電圧に比べて入力電圧が十分に高い場合でも、僅かながら昇圧制御が働いていることを示す。そこで、入力電圧と出力電圧の差が十分大きい場合は、不必要な昇圧制御或は降圧制御を行わないように、昇降圧制御部１０４を構成することで、電圧変換効率を向上させることが考えられる。
図２０は、本実施形態によるＤＣ−ＤＣコンバータの回路図を示す。昇降圧制御部１０４の、第１ΔΣ変調器１５０７及び第２ΔΣ変調器１５０８の制御出力に回路を追加した一例である。
コンパレータ２００２には、バッテリ１０５の電圧を分圧する抵抗Ｒ２００３及びＲ２００４による電圧がマイナス側入力に、コンバータ回路部１０２の出力電圧を分圧する抵抗Ｒ２００５及びＲ２００６による電圧がプラス側入力に、それぞれ入力される。
コンパレータ２０１２には、バッテリ１０５の電圧を分圧する抵抗Ｒ２０１３及びＲ２０１４による電圧がマイナス側入力に、コンバータ回路部１０２の出力電圧を分圧する抵抗Ｒ２０１５及びＲ２０１６による電圧がプラス側入力に、それぞれ入力される。【００９５】
コンパレータ２００２の出力は、第２ΔΣ変調器１５０８の出力と共にＯＲゲート２００７に入力される。
コンパレータ２０１２の出力は、第１ΔΣ変調器１５０７の出力と共にＡＮＤゲート２０１７に入力される。
ＯＲゲート２００７の出力は第１のＦＥＴ１１１のゲート端子に供給され、降圧スイッチング制御を行う。
ＡＮＤゲート２０１７の出力は第２のＦＥＴ１１０のゲート端子に供給され、昇圧スイッチング制御を行う。【００９６】
コンパレータ２００２は、バッテリ１０５の電圧がコンバータ回路部１０２の出力電圧より十分低いときに、Ｈを出力する。したがって、降圧制御が不必要なほど、バッテリ１０５の電圧が低いときには、コンパレータ２００２はＨを出力するので、ＯＲゲート２００７は第２ΔΣ変調器１５０８の出力に関係なく、Ｈを出力する。このため、第１のＦＥＴ１１１はオン状態を維持する。即ち、降圧制御が行われなくなる。
コンパレータ２０１２は、バッテリ１０５の電圧がコンバータ回路部１０２の出力電圧より十分高いときに、Ｌを出力する。したがって、昇圧制御が不必要なほど、バッテリ１０５の電圧が高いときには、コンパレータ２０１２はＬを出力するので、ＡＮＤゲート２０１７は第１ΔΣ変調器１５０７の出力に関係なく、Ｌを出力する。このため、第２のＦＥＴ１１０はオフ状態を維持する。即ち、昇圧制御が行われなくなる。【００９７】
本実施形態においては、ΔΣ変調器を採用した降圧・昇圧兼用ＤＣ−ＤＣコンバータを開示した。
本実施形態のＤＣ−ＤＣコンバータは、従来技術のＰＷＭ制御と比べると、回路構成が極めて簡単で、且つ出力電圧を決定する際に回路定数を微調整する等の必要が殆どない。微調整の必要があるとするならば、エラー信号生成部１０３の分圧抵抗の抵抗値と、オーバシュートを低減させるための積分器の時定数やクロック周波数である。よって、携帯型電子機器に好適で、ほぼ無調整且つ安定した性能のＤＣ−ＤＣコンバータを提供できる。【００９８】
以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含むことは言うまでもない。
【引用符号の説明】
【００９９】
１０１…ＤＣ−ＤＣコンバータ、１０２…コンバータ回路部、１０３…エラー信号生成部、１０４…昇降圧制御部、１０５…バッテリ、１０６…オペアンプ、１０７…降圧スイッチング制御部、１０８…昇圧スイッチング制御部、１１０…第２のＦＥＴ、１１１…第１のＦＥＴ、１１８…内部抵抗、１１９…電圧源、２０２…降圧ＰＷＭ制御部、２０３…昇圧ＰＷＭ制御部、２０４…降圧ＰＷＭ制御スイッチ、２０５…昇圧ＰＷＭ制御スイッチ、２０６…ＭＩＸ制御部、６１５…鋸歯状波発振回路、６３０、６４３、１４０７、１６０７、２００２、２０１２…コンパレータ、６３１、１４０２、１６０２…オペアンプ、６３４…モノマルチ、６３５、１４１０、１５１０…ＮＯＴゲート、６３６、６４５、２０１７…ＡＮＤゲート、６４４、６４６、２００７…ＯＲゲート、６３７、１４０５、１６０５…Ｄ型フリップフロップ、６３８…アップダウン制御部、６３９…Ａ／Ｄコンバータ、９０２、９０３…矢印、９０４、９０５、９０６…点線、１１３０…サンプル・ホールド回路、１１３５…ＮＯＴゲート、１２１１…第１のスイッチ、１２１２…第２のスイッチ、１３０２…Ａ／Ｄコンバータ、１３０３…クロック生成器、１３０４、１３０５、１３１２…バイナリカウンタ、１３０６…第１オフセット値、１３０７…第２オフセット値、１３０８、１３０９…一致検出器、１３１０、１３１１…ＲＳフリップフロップ、１３１３…プリセット値、１４０９…クロック生成器、１４２１…第１のΔΣ変調回路、１４２２…第２のΔΣ変調回路、１５０７…第１のデルタシグマ変調器、１５０８…第２のデルタシグマ変調器、１５０９…クロック源、Ｄ１１２…第１のダイオード、Ｌ１１３…コイル、Ｄ１１４…第２のダイオード、Ｃ１１５、Ｃ１２７、Ｃ６２７、Ｃ６４０、Ｃ１４０３、Ｃ１６０３…コンデンサ、Ｒ１２５、Ｒ１２６、Ｒ１２１、Ｒ１２２、Ｒ１２３、Ｒ１２４、Ｒ６２８、Ｒ６２９、Ｒ６４１、Ｒ６４２、Ｒ１４０４、Ｒ１４０６、Ｒ１６０４、Ｒ１６０６、Ｒ２００３、Ｒ２００４、Ｒ２００５、Ｒ２００６、Ｒ２０１３、Ｒ２０１４、Ｒ２０１５、Ｒ２０１６…抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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