(57)【要約】サスティン電圧印加回路が、サスティンパルスを発生させるサスティンパルス発生回路と、サスティンパルスよりも波高値の高いオフセットパルスを発生させるオフセットパルス発生回路とを並列に接続した回路を含み、オフセットパルス発生回路が、第１電圧源と、第１スイッチング回路と、オフセットパルス用の共振電圧を発生させるインダクタンス成分と、表示電極に流す電流を順方向に規制して共振電圧の電位をサスティン電圧よりも高い一定のレベルに一定時間保持する順方向ダイオードから構成され、サスティンパルス発生回路が、第２電圧源と、第２スイッチング回路から構成される。
2005006289.tif 000002
【特許請求の範囲】
【請求項１】
多数のセルを有し、各セルには一対の表示電極が設けられ、それらの表示電極が誘電体層によって被覆されたプラズマディスプレイパネルの駆動回路であって、
駆動回路が、発光させるべきセルを選択するスキャン回路と、選択したセルの表示電極間にサスティン電圧を印加して、輝度に応じた回数だけ表示電極間でサスティン放電を発生させるサスティン電圧印加回路を有し、
サスティン電圧印加回路が、所定波形のサスティンパルスを発生させるサスティンパルス発生回路と、サスティンパルスよりも波高値の高いオフセットパルスを発生させるオフセットパルス発生回路とを並列に接続した回路からなり、
オフセットパルス発生回路が、オフセット電圧印加用の第１電圧源と、第１電圧を表示電極間に印加する第１スイッチング回路と、オフセット電圧印加用の共振電圧を発生させるインダクタンス成分と、表示電極に流す電流を順方向に規制して共振電圧の電位をサスティン電圧よりも高いレベルに一定時間保持する順方向ダイオードから構成され、
サスティンパルス発生回路が、サスティン電圧印加用の第２電圧源と、第２電圧を表示電極間に印加する第２スイッチング回路から構成されてなるプラズマディスプレイパネルの駆動回路。
【請求項２】
共振電圧の電位がサスティン電圧のレベルよりも高くかつ共振電圧の最高値よりも低い任意のレベルに達したタイミングで第１スイッチング回路がオフにされ、その所定時間後に第２スイッチング回路がオンにされる請求項１記載のプラズマディスプレイパネルの駆動回路。
【請求項３】
オフセットパルス発生回路が、第１スイッチング回路と順方向ダイオードからなる直列回路に並列に接続され、表示電極に流す電流を逆方向に導通させて共振電圧の電位をサスティン電圧のレベルまで引下げる逆方向ダイオードと、逆方向ダイオードに電流を導く第３スイッチング回路をさらに備えてなる請求項１記載のプラズマディスプレイパネルの駆動回路。
【請求項４】
オフセットパルス発生回路が、第１スイッチング回路とインダクターと順方向ダイオードからなる直列回路に並列に接続され、表示電極に流す電流を逆方向に導通させて共振電圧の電位をサスティン電圧のレベルまで引下げる逆方向ダイオードと共振電圧の電位の引下げを共振により行う減衰用インダクタンス成分と、逆方向ダイオードと減衰用インダクターに電流を導く第３スイッチング回路をさらに備えてなる請求項１記載のプラズマディスプレイパネルの駆動回路。
【請求項５】
第２電圧源と第２スイッチング回路からなる直列回路に並列に接続され、表示電極に印加する電圧の電位をゼロレベルに保持する短絡用の第５スイッチング回路をさらに備え、
オフセットパルス発生回路が、第１電圧源に並列に接続された２つの直列接続コンデンサと、２つの直列接続コンデンサの中間点と表示電極とを接続する直列回路をさらに備え、
その直列回路が、表示電極に流す電流を逆方向に導通させてサスティン電圧の電位をゼロレベルまで引下げるゼロレベル用逆方向ダイオードと、サスティン電圧の電位の引下げを共振により行うゼロレベル減衰用インダクタンス成分と、ゼロレベル用逆方向ダイオードとゼロレベル減衰用インダクタンス成分に電流を導く第４スイッチング回路からなり、
２つの直列接続コンデンサの中間点の電位が第２電圧と第１電圧の中間の電位と略等しくなるように、２つの直列接続コンデンサの容量がそれぞれ設定されてなる請求項４記載のプラズマディスプレイパネルの駆動回路。
【請求項６】
第１電圧源と第２電圧源を共通にしてなる請求項５記載のプラズマディスプレイパネルの駆動回路。
【請求項７】
オフセットパルス発生回路が、第１スイッチング回路とインダクターと順方向ダイオードからなる直列回路に並列に接続され、共振電圧の電位がサスティン電圧のレベルよりも高くかつ共振電圧の最高値よりも低い一定のレベルに達したときに共振電圧の電位をその一定のレベルに保持するツェナーダイオードをさらに備えてなる請求項１記載のプラズマディスプレイパネルの駆動回路。
【請求項８】
オフセットパルス発生回路が、第１電圧源と第１スイッチング回路とインダクターと順方向ダイオードからなる直列回路に並列に接続され、共振電圧の最高値よりも高い出力電位を有する第３電圧源と、第３電圧を表示電極間に印加する第３スイッチング回路とをさらに備え、
共振電圧の電位がサスティン電圧のレベルよりも高くかつ共振電圧の最高値かそれよりも低い任意のレベルに達したタイミングで、第１スイッチング回路がオフにされるとともに第３スイッチング回路がオンにされ、その所定時間後に、第３スイッチング回路がオフにされるとともに第２スイッチング回路がオンにされる請求項１記載のプラズマディスプレイパネルの駆動回路。
【発明の詳細な説明】
【技術分野】  本発明は、プラズマディスプレイパネル（以後「ＰＤＰ」と記す）の駆動回路に関し、さらに詳しくは、サスティン放電の際に表示電極に印加する電圧パルスにオフセット電圧を重畳するようにしたＰＤＰの駆動回路に関する。ＰＤＰは薄型大画面という特徴を持ち、テレビ、公衆表示モニターとして商品化されている。
【背景技術】  ＰＤＰとして、ＡＣ型３電極面放電形式のＰＤＰが広く知られている。このＰＤＰは、前面側（表示面側）の基板の内側面に面放電が可能な表示電極を水平方向に多数設け、背面側の基板の内側面に多数の選択用電極（アドレス電極やデータ電極とも呼ばれる）を垂直方向に設ける。そして、前面側の基板と背面側の基板を対向配置して周辺を封止し、内部に放電空間を形成して、表示電極とアドレス電極との交差部をセルとするものである。
表示電極は、発光させるべきセルを選択する際に用いるＹ電極と、全てのセルに同じ電圧を印加するためのＸ電極とを交互に配置した構成となっている。
この構造のＰＤＰでは、階調表示のため、一般にアドレス・表示分離方式と呼ばれる駆動方式で表示が行われている。すなわち、１フレームを、重み付けをした複数のサブフィールドに分割し、各サブフィールドを、発光させるべきセルを選択するアドレス期間と、選択したセルを発光させるサスティン期間とで構成する。
そして、表示の際には、Ｙ電極をスキャン電極として用いて画面の走査を行い、その間に所望のアドレス電極に電圧（一般に「アドレス電圧」と呼ばれる）を印加して、表示電極とアドレス電極との間でアドレス放電を発生させて、発光させるべきセル内に電荷を形成する。次に、Ｘ電極とＹ電極に表示用の電圧（一般に「サスティン電圧」と呼ばれる）を交互に印加して、Ｘ，Ｙ電極間で重み付けの回数だけサスティン放電を継続することで、表示を行うようにしている。
このサスティン放電の際に印加する電圧の波形は、図２７に示したような矩形波を用い、この矩形波を交互に印加する方法が一般的であるが、この変形例として、駆動マージンを広げる目的あるいは発光効率を向上させる目的で、図２８に示したオフセット波形が用いられることがある。
このオフセット波形は、矩形波にオフセット電圧を重畳した電圧波形であり、例えば特開昭５２−１５０９４１号公報、特開昭５２−１５０９４０号公報、特開昭５０−３９０２４号公報、特開平３−２５９１８３号公報、特開平４−２６７２９３号公報等により知られている。
また、それらのオフセット波形を形成するための回路が特開２００１−１３９１９号公報などに示されている。この回路は図２９に示すような回路である。以下、このオフセット波形を形成するための回路について説明する。
図２９の回路において、コンデンサＣはＰＤＰのパネル容量である。抵抗Ｒは配線抵抗である。インダクタンターＬ１はコンデンサＣとで共振回路を構成するためのものである。電圧Ｖｏはオフセット電圧を印加するためのものであり、電圧Ｖｓは矩形波を印加するためのものである。スイッチＳＷ１は電圧Ｖｏの印加タイミングを制御するためのものであり、スイッチＳＷ２は電圧Ｖｓの印加タイミングを制御するためのものである。
図３０はスイッチＳＷ１とスイッチＳＷ２のスイッチタイミングを示す説明図である。
図中、ｔ１は波形の立ち上がり開始時間を、ｔ２は最大電圧となる時間を、ｔ３は電圧がＶｓになる時間を、それぞれ示している。
最大の発光効率が得られる条件は、電圧が最大の状態で放電が開始されることであり、放電の開始時間をｔｆとした場合、ｔｆ＝ｔ２となる一瞬のみが最適値である。
最適値から外れた例を図３１および図３２に示す。
図３１はｔｆ＞ｔ３の場合のタイミング図で、この場合、放電は電圧Ｖｓで発生するため、オフセット波形を印加せずに、通常の矩形波形を印加した場合と発光効率は同等であり、ｔｆ＝ｔ２の場合と比較して、発光効率は低下する。
また、図３２はｔｆ＜ｔ３の場合のタイミング図で、この場合、波形の立ち上がり途中で放電が開始され、放電による電圧ドロップによって十分な電圧がかかることなく放電が行われる。このため、ｔｆ＝ｔ２の場合と比較して、発光効率は低下する。
なお、ｔ２＞ｔｆ＞ｔ３の場合、発光効率はｔｆ＝ｔ２の場合を最高として、放電開始時間ｔｆが遅くなるほど発光効率が低下する。
以上説明した通り、オフセット電圧を利用するプラズマディスプレイにおいては、オフセット波形の印加タイミングと放電開始時間との関係には、最適範囲が存在し、この関係が適切でない場合には発光効率が低下する。
このオフセット波形の印加タイミングと放電開始時間との関係について、従来の回路では、オフセット波形の上昇タイミングと下降タイミングがＬＣ共振の時定数に依存し、調整が難しいという問題があった。また、放電開始時間ｔｆは、表示状態によって変動するプライミング粒子量に依存して変動するため、従来の回路では、動作が不安定になるという問題があった。
本発明は、このような事情を考慮してなされたもので、オフセット電圧波形の上昇タイミングと下降タイミングを放電タイミングに合わせて任意に調整する機構を付加することで、プラズマディスプレイパネルの発光効率を向上させることを目的とするものである。
【発明の開示】
本発明は、多数のセルを有し、各セルには一対の表示電極が設けられ、それらの表示電極が誘電体層によって被覆されたプラズマディスプレイパネルの駆動回路であって、駆動回路が、発光させるべきセルを選択するスキャン回路と、選択したセルの表示電極間にサスティン電圧を印加して、輝度に応じた回数だけ表示電極間でサスティン放電を発生させるサスティン電圧印加回路を有し、サスティン電圧印加回路が、所定波形のサスティンパルスを発生させるサスティンパルス発生回路と、サスティンパルスよりも波高値の高いオフセットパルスを発生させるオフセットパルス発生回路とを並列に接続した回路からなり、オフセットパルス発生回路が、オフセット電圧印加用の第１電圧源と、第１電圧を表示電極間に印加する第１スイッチング回路と、オフセット電圧印加用の共振電圧を発生させるインダクタンス成分と、表示電極に流す電流を順方向に規制して共振電圧の電位をサスティン電圧よりも高いレベルに一定時間保持する順方向ダイオードから構成され、サスティンパルス発生回路が、サスティン電圧印加用の第２電圧源と、第２電圧を表示電極間に印加する第２スイッチング回路から構成されてなるプラズマディスプレイパネルの駆動回路である。
本発明によれば、オフセットパルス発生回路に、共振電圧の電位をサスティン電圧よりも高いレベルに一定期間保持する順方向ダイオードを設けたので、第１および第２スイッチング回路のスイッチングの時期を適切に設定することにより、オフセットパルスの電位を任意の期間保持させることができる。したがって、表示電極に印加する電圧が最大の状態（オフセットパルスが印加されている状態）で放電が開始されるようにすることができ、これにより表示電極間の放電を高い発光効率で発生させることができる。
【図面の簡単な説明】  図１は本発明の駆動回路を適用するＰＤＰの構成を示す部分分解斜視図であり、
図２はＰＤＰを平面的に見た状態を示す説明図であり、
図３は駆動装置の配置を示す説明図であり、
図４は駆動装置のブロック図であり、
図５はサステナ回路の実施形態１の回路原理を示す説明図であり、
図６はスイッチＳＷ１とスイッチＳＷ２のスイッチタイミングを示す説明図であり、
図７はスイッチＳＷ１とスイッチＳＷ２のスイッチタイミングの他の例を示す説明図であり、
図８はサステナ回路の具体的な回路構成例を示す説明図であり、
図９はサステナ回路の実施形態２の回路原理を示す説明図であり、
図１０はスイッチＳＷ１，ＳＷ２，ＳＷ３のスイッチタイミングを示す説明図であり、
図１１はサステナ回路の具体的な回路構成例を示す説明図であり、
図１２はサステナ回路の実施形態３の回路原理を示す説明図であり、
図１３はスイッチＳＷ１〜ＳＷ３のスイッチタイミングを示す説明図であり、
図１４はサステナ回路の具体的な回路構成例を示す説明図であり、
図１５はサステナ回路の実施形態４の回路原理を示す説明図であり、
図１６はスイッチＳＷ１〜ＳＷ５のスイッチタイミングを示す説明図であり、
図１７はサステナ回路の具体的な回路構成例を示す説明図であり、
図１８はサステナ回路の実施形態５の回路原理を示す説明図であり、
図１９はスイッチＳＷ１〜ＳＷ５のスイッチタイミングを示す説明図であり、
図２０はサステナ回路の具体的な回路構成例を示す説明図であり、
図２１はサステナ回路の実施形態６の回路原理を示す説明図であり、
図２２はスイッチＳＷ１，ＳＷ２のスイッチタイミングを示す説明図であり、
図２３はサステナ回路の具体的な回路構成例を示す説明図であり、
図２４はサステナ回路の実施形態７の回路原理を示す説明図であり、
図２５はスイッチＳＷ１，ＳＷ２，ＳＷ７のスイッチタイミングを示す説明図であり、
図２６はサステナ回路の具体的な回路構成例を示す説明図であり、
図２７は従来のサスティン放電の際に印加する電圧の波形を示す説明図であり、
図２８は従来のオフセット波形を示す説明図であり、
図２９は従来のオフセット波形を形成するための回路を示す説明図であり、
図３０は従来のオフセット波形を形成するための回路のスイッチタイミングを示す説明図であり、
図３１は従来の放電開始の時期が最大電圧の時期よりも遅い場合の例を示す説明図であり、
図３２は従来の放電開始の時期が最大電圧の時期よりも早い場合の例を示す説明図である。
【発明を実施するための最良の形態】  本発明において、多数のセルは、基板上に電極を形成しその電極を誘電体層で覆った前面側と背面側のパネルアセンブリを対向配置し、内部の放電空間を隔壁で仕切ることにより形成することができる。これにより各セル内に誘電体層で被覆した一対の表示電極を設けた構成とすることができる。
上記の基板としては、ガラス、石英、セラミック等の基板や、これらの基板上に、電極、絶縁膜、誘電体層、保護膜等の所望の構成物を形成した基板が含まれる。
電極は、当該分野で公知の各種の材料と方法を用いて形成することができる。電極に用いられる材料としては、例えば、ＩＴＯ、ＳｎＯ２などの透明な導電性材料や、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属の導電性材料が挙げられる。電極の形成方法としては、当該分野で公知の各種の方法を適用することができる。たとえば、印刷などの厚膜形成技術を用いて形成してもよいし、物理的堆積法または化学的堆積法からなる薄膜形成技術を用いて形成してもよい。厚膜形成技術としては、スクリーン印刷法などが挙げられる。薄膜形成技術の内、物理的堆積法としては、蒸着法やスパッタ法などが挙げられる。化学的堆積方法としては、熱ＣＶＤ法や光ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。
駆動回路は、発光させるべきセルを選択するスキャン回路と、選択したセルの表示電極間にサスティン電圧を印加して、輝度に応じた回数だけ表示電極間でサスティン放電を発生させるサスティン電圧印加回路を有していればよい。
サスティン電圧印加回路は、所定波形のサスティンパルスを発生させるサスティンパルス発生回路と、サスティンパルスよりも波高値の高いオフセットパルスを発生させるオフセットパルス発生回路とを並列に接続した回路であればよい。
オフセットパルス発生回路は、オフセット電圧印加用の第１電圧源と、第１電圧を表示電極間に印加する第１スイッチング回路と、オフセット電圧印加用の共振電圧を発生させるインダクタンス成分と、表示電極に流す電流を順方向に規制して共振電圧の電位をサスティン電圧よりも高いレベルに一定時間保持する順方向ダイオードから構成されていればよい。
サスティンパルス発生回路は、サスティン電圧印加用の第２電圧源と、第２電圧を表示電極間に印加する第２スイッチング回路から構成されていればよい。
オフセット電圧印加用の第１電圧源およびサスティン電圧印加用の第２電圧源は、当該分野で公知の電圧源を適用することができる。
第１スイッチング回路および第２スイッチング回路も、当該分野で公知のトランジスタを用いたスイッチング回路を適用することができる。
インダクタンス成分は、オフセットパルス用の共振電圧を発生させることができるものであればよい。この共振電圧とは、本インダクタンス成分Ｌと表示電極のキャパシタンス成分Ｃとの作用によって生ずるＬＣ共振の電圧を意味する。
順方向ダイオードは、表示電極に流す電流を順方向に規制して共振電圧の電位をサスティン電圧よりも高いレベルに一定時間保持できるものであればよい。この順方向ダイオードは、上記の機能を満たすものであれば特に限定されず、どのようなダイオードを適用してもよい。
以下、図面に示す実施の形態に基づいて本発明を詳述する。なお、本発明はこれによって限定されるものではなく、各種の変形が可能である。
図１は本発明の駆動回路を適用するＰＤＰの構成を示す部分分解斜視図である。このＰＤＰはカラー表示用のＡＣ型３電極面放電形式のＰＤＰである。
本ＰＤＰは、前面側（表示面側）の基板１１を含む前面側のパネルアセンブリと、背面側の基板２１を含む背面側のパネルアセンブリから構成されている。前面側の基板１１と背面側の基板２１としては、ガラス基板、石英基板、セラミック基板等を使用することができる。
前面側の基板１１の内側面には、水平方向に表示電極Ｘと表示電極Ｙが等間隔に形成されている。表示電極Ｘと表示電極Ｙの間、および表示電極Ｙと表示電極Ｘの間の、全てのラインが表示ラインＬとなる。各表示電極Ｘ，Ｙは、ＩＴＯ、ＳｎＯ２などの幅の広い透明電極１２と、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等からなる金属製の幅の狭いバス電極１３から構成されている。表示電極Ｘ，Ｙは、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。
表示電極Ｘ，Ｙの上には、表示電極Ｘ，Ｙを覆うように交流（ＡＣ）駆動用の誘電体層１７が形成されている。誘電体層１７は、低融点ガラスペーストを、前面側の基板１１上にスクリーン印刷法で塗布し、焼成することにより形成している。
誘電体層１７の上には、表示の際の放電により生じるイオンの衝突による損傷から誘電体層１７を保護するための保護膜１８が形成されている。この保護膜は、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等からなる。
背面側の基板２１の内側面には、平面的にみて表示電極Ｘ，Ｙと交差する方向に複数のアドレス電極Ａが形成され、そのアドレス電極Ａを覆って誘電体層２４が形成されている。アドレス電極Ａは、スキャン用の表示電極との交差部で発光セルを選択するためのアドレス放電を発生させるものであり、Ｃｒ／Ｃｕ／Ｃｒの３層構造で形成されている。このアドレス電極Ａは、その他に、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ等で形成することもできる。アドレス電極Ａも、表示電極Ｘ，Ｙと同様に、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。誘電体層２４は、誘電体層１７と同じ材料、同じ方法を用いて形成することができる。
隣接するアドレス電極Ａとアドレス電極Ａとの間の誘電体層２４上には、複数の隔壁２９が形成されている。隔壁２９は、サンドブラスト法、印刷法、フォトエッチング法等により形成することができる。例えば、サンドブラスト法では、低融点ガラスフリット、バインダー樹脂、溶媒等からなるガラスペーストを誘電体層２４上に塗布して乾燥させた後、そのガラスペースト層上に隔壁パターンの開口を有する切削マスクを設けた状態で切削粒子を吹きつけて、マスクの開口に露出したガラスペースト層を切削し、さらに焼成することにより形成する。また、フォトエッチング法では、切削粒子で切削することに代えて、バインダー樹脂に感光性の樹脂を使用し、マスクを用いた露光及び現像の後、焼成することにより形成する。
隔壁２９の側面及び隔壁間の誘電体層２４上には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層２８Ｒ、２８Ｇ、２８Ｂが形成されている。蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末とバインダー樹脂と溶媒とを含む蛍光体ペーストを隔壁２９間の凹溝状の放電空間内にスクリーン印刷、又はディスペンサーを用いた方法などで塗布し、これを各色毎に繰り返した後、焼成することにより形成している。この蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末と感光性材料とバインダー樹脂とを含むシート状の蛍光体層材料（いわゆるグリーンシート）を使用し、フォトリソグラフィー技術で形成することもできる。この場合、所望の色のシートを基板上の表示領域全面に貼り付けて、露光、現像を行い、これを各色毎に繰り返すことで、対応する隔壁間に各色の蛍光体層を形成することができる。
ＰＤＰは、上記した前面側のパネルアセンブリと背面側のパネルアセンブリとを、表示電極Ｘ，Ｙとアドレス電極Ａとが交差するように対向配置し、周囲を封止し、隔壁２９で囲まれた放電空間３０に例えばＮｅガスとＸｅガスとの混合ガスからなる放電ガスを充填することにより作製されている。このＰＤＰでは、表示電極Ｘ，Ｙとアドレス電極Ａとの交差部の放電空間３０が表示の最小単位である１つのセル領域（単位発光領域）となる。１画素はＲ、Ｇ、Ｂの３つのセルで構成される。
画面表示においては、１フレームを複数のサブフィールドで構成するとともに、各サブフィールドの表示期間を、発光させるべきセルを選択する選択期間（以後、「アドレス期間」ともいう）と、選択したセルを発光させるサスティン期間とで構成する。
そして、アドレス期間にはＹ電極を順次走査して発光させるべきセル内に壁電荷を蓄積し、サスティン期間には全てのセルの表示電極間にパルス状の電圧を印加して画面表示を行う。具体的には、まず、アドレス期間においては、Ｙ電極群をスキャン電極として用いて、順次スキャン電圧を印加してゆき、その間に所望のアドレス電極Ａにアドレス電圧を印加し、選択されたアドレス電極ＡとＹ電極との間でアドレス放電を発生させることで発光すべきセルを選択する。この発光セル対応の誘電体層上には壁電荷が形成されるので、次に、Ｙ電極群とＸ電極群との間に交互にサスティン電圧を印加して、当該壁電荷の蓄積されたセルにおいて再び放電（サスティン放電または表示放電と呼称）を発生させることで、セルを発光させる。このセルの発光は、表示放電によって発生された紫外線で蛍光体を励起して、蛍光体から所望の色の可視光を発生させることにより行われる。
図２はＰＤＰを平面的に見た状態を示す説明図である。
本ＰＤＰは、平面的にみた場合、隔壁２９が蛇行状に形成され、三角形に配置されたＲ，Ｇ，Ｂの３つのセルで１つの画素を構成するデルタ配置のＰＤＰである。Ｒ，Ｇ，Ｂの各セルはほぼ六角形のハニカム構造となっている。
Ｘ電極とＹ電極は等間隔に配置され、Ｘ電極とＹ電極間、およびＹ電極とＸ電極間のすべての透明電極どうしで面放電が可能な構成となっている。
図３は駆動装置の配置を示す説明図である。この図はＰＤＰを裏面から見た状態を示している。本駆動装置は、ＰＤＰの裏面に配置され、Ｘ側駆動回路３１、Ｙ側駆動回路３２、アドレス側駆動回路３３、制御回路３４、および電源回路３５から構成されている。
図４は駆動装置のブロック図である。Ｘ側駆動回路３１は、サステナ回路３１ａ、リセット回路３１ｂ、スキャン電位発生回路３１ｃから構成されている。サステナ回路３１ａはＸ電極にサスティン電圧を印加するための回路である。リセット回路３１ｂは全てのセルを同時に初期化するための回路である。
Ｙ側駆動回路３２は、サステナ回路３２ａ、リセット回路３２ｂ、スキャン電位発生回路３２ｃ、スキャンドライバ３２ｄから構成されている。サステナ回路３２ａはＹ電極にサスティン電圧を印加するための回路である。リセット回路３２ｂは全てのセルを同時に初期化するための回路である。スキャンドライバ３２ｄはＹ電極をスキャンするための回路である。
上記構成の内、サステナ回路３１ａ，３２ａが本発明に係る回路である。他の回路については、従来公知の回路を適用する。
以下、サステナ回路３１ａ，３１ｂの実施形態を説明する。サステナ回路３２ａとサステナ回路３２ｂとは同じ回路であり、以下では単にサステナ回路として説明する。
実施形態１
図５はサステナ回路の実施形態１の回路原理を示す説明図である。
図において、コンデンサＣはキャパシタンス成分であり、ＰＤＰのパネル容量である。抵抗Ｒは配線抵抗である。インダクタンターＬ１はインダクタンス成分であり、コンデンサＣとで共振回路を構成するためのものである。電圧Ｖｏはオフセット電圧を印加するためのものであり、電圧Ｖｓは矩形波を印加するためのものである。スイッチＳＷ１は電圧Ｖｏの印加タイミングを制御するためのものであり、スイッチＳＷ２は電圧Ｖｓの印加タイミングを制御するためのものである。
本実施形態では、図３０で示した従来回路の構成と比較して、スイッチＳＷ１とインダクターＬ１に対して直列に、ダイオードＤ１を挿入した構成となっている。
ダイオードＤ１の挿入位置は、電圧ＶｏとスイッチＳＷ２の接続点Ｐとの間であれば、スイッチＳＷ１、インダクターＬ１の前後どこでも効果は同じである。
図６はスイッチＳＷ１とスイッチＳＷ２のスイッチタイミングを示す説明図である。
図中、ｔ１は波形の立ち上がり開始時間を、ｔ２は最大電圧となる時間を、ｔ３は最大電圧からの立ち下がり開始時間を、ｔ４は電圧がＶｓになる時間を、それぞれ示している。
時間ｔ１においてスイッチＳＷ１をＯＮにすると、コンデンサＣ、抵抗Ｒ、インダクターＬ１による共振現象によって波形が立ち上がり、時間ｔ２に最大電圧ＶＴＯＰに到達する。従来構成ではこの後、インダクターＬ１を通して電圧が下降段階に入るが、本実施形態においては、ダイオードＤ１の効果で電圧が最大電圧ＶＴＯＰに維持される。その後、時間ｔ３においてスイッチＳＷ２をＯＮにすることで電圧を下降させ、時間ｔ４に電圧をＶｓにする。
本実施形態においては、スイッチＳＷ２のＯＮタイミングの設定により、最大電圧ＶＴＯＰの維持時間（時間ｔ２から時間ｔ３までの間）を任意に調整することが可能である。上述したように、最大の発光効率が得られる条件は、電圧が最大の状態で放電が開始されることである。したがって、最大電圧ＶＴＯＰが放電の開始時間ｔｆまで維持されるように、スイッチＳＷ２のＯＮのタイミングを設定することで、高効率の放電状態を安定して形成することができる。
図７はスイッチＳＷ１とスイッチＳＷ２のスイッチタイミングの他の例を示す説明図である。
本例では、時間ｔ１においてＳＷ１をＯＮにすると波形が立ち上がり、時間ｔ２に最大電圧ＶＴＯＰに到達しようとするが、時間ｔ２よりも早い時間ｔ２’においてＳＷ１をＯＦＦにする。従来構成ではこの後、インダクターＬ１を通して電圧が下降段階に入るが、本例においては、ダイオードＤ１の効果で電圧が最大電圧ＶＴＯＰ’維持される。その後、時間ｔ３においてスイッチＳＷ２をＯＮにすることで電圧を下降させ、時間ｔ４に電圧をＶｓにする。
本例においては、先述の例と比較して、最大電圧に達するまでの時間が早く、放電のタイミングに対応して波形タイミングを調整するという目的に関し、波形タイミングの選択幅を広くすることができる。例えば、放電開始タイミングが早いパネルを駆動する場合には、先述の例よりも、本例を採用するほうが発光効率を高くすることができる。
図８はサステナ回路の具体的な回路構成例を示す説明図である。
本回路は、電圧Ｖｏに接続されたトランジスタＴ１、インダクターＬ１０、ダイオードＤ１０からなる電圧０（Ｖ）から最大電圧ＶＴＯＰへの引上げ回路と、ダイオードＤ１２、トランジスタＴ３からなる最大電圧ＶＴＯＰから電圧Ｖｓへの引下げ回路と、トランジスタＴ５、ダイオードＤ１４からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ２、ダイオードＤ１１からなる電圧Ｖｓへの引上げ回路と、トランジスタＴ４、ダイオードＤ１３からなる電圧０（Ｖ）への引上げ回路から構成されている。
電圧Ｖｓへの引上げ回路は、最大電圧ＶＴＯＰから電圧Ｖｓへ引下げる際、放電時の電圧ドロップやオーバーシュートによって電圧がＶｓ以下になった際にＶｓへ戻す役割を持つ。また、電圧０（Ｖ）への引上げ回路は、電圧Ｖｓから電圧０（Ｖ）へ引下げる際、オーバーシュートによって電圧が０（Ｖ）以下になった際に０（Ｖ）へ戻す役割を持つ。
実施形態２
図９はサステナ回路の実施形態２の回路原理を示す説明図である。
本実施形態では、スイッチＳＷ１、ダイオードＤ１と並列して、スイッチＳＷ３と、ダイオードＤ１とは逆極性のダイオードＤ２を接続し、それらの片側を電圧Ｖｏに、反対側をインダクターＬ１に接続した構成となっている。
図１０はスイッチＳＷ１，ＳＷ２，ＳＷ３のスイッチタイミングを示す説明図である。
時間ｔ１においてスイッチＳＷ１をＯＮにすることで波形が立ち上がり、時間ｔ２に最大電圧ＶＴＯＰに到達する。本実施形態においては、ダイオードＤ１の効果で電圧が最大電圧ＶＴＯＰに維持される。その後、時間ｔ３においてスイッチＳＷ３をＯＮにすることで電圧を下降させ、時間ｔ４にスイッチＳＷ３をＯＦＦにし、スイッチＳＷ２をＯＮにすることで電圧をＶｓにする。
本実施形態においては、発光効率や放電タイミングについては実施形態１と同じ効果が得られる。また、この効果に加えて、実施形態１では、スイッチＳＷ２によって電圧をＶＴＯＰよりＶｓへ引下げる際、電力を捨てることになるが、本実施形態では、インダクターＬ１による共振現象を利用するため、無効な電力を削減することができる。
図１１はサステナ回路の具体的な回路構成例を示す説明図である。
本回路は、電圧Ｖｏに接続されたトランジスタＴ６、インダクターＬ１１、ダイオードＤ１５からなる電圧０（Ｖ）から最大電圧ＶＴＯＰへの引上げ回路と、ダイオードＤ１６、トランジスタＴ７、インダクターＬ１１からなる最大電圧ＶＴＯＰからの引下げ回路と、ダイオードＤ１８、トランジスタＴ９からなる電圧Ｖｓへの引下げ回路と、トランジスタＴ１１、ダイオードＤ２０からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ８、ダイオードＤ１７からなる電圧Ｖｓへの引上げ回路と、トランジスタＴ１０、ダイオードＤ１９からなる電圧０（Ｖ）への引上げ回路から構成されている。
電圧Ｖｓへの引上げ回路、および電圧０（Ｖ）への引上げ回路は、実施形態１と同じ役割を持つ。
実施形態３
図１２はサステナ回路の実施形態３の回路原理を示す説明図である。
本実施形態では、スイッチＳＷ１、ダイオードＤ１、インダクターＬ１と並列して、スイッチＳＷ３と、ダイオードＤ１とは逆極性のダイオードＤ２と、インダクターＬ２を接続し、それらの片側を電圧Ｖｏに、反対側を抵抗Ｒ、コンデンサＣに向かう電極ラインに接続した構成となっている。
図１３はスイッチＳＷ１〜ＳＷ３のスイッチタイミングを示す説明図である。
時間ｔ１においてスイッチＳＷ１をＯＮにすることで波形が立ち上がり、時間ｔ２に最大電圧ＶＴＯＰに到達する。本実施形態においては、ダイオードＤ１の効果で電圧が最大電圧ＶＴＯＰに維持される。その後、時間ｔ３においてスイッチＳＷ３をＯＮにすることで電圧を下降させ、時間ｔ４にスイッチＳＷ３をＯＦＦにし、スイッチＳＷ２をＯＮにすることで電圧をＶｓにする。
本実施形態においては、発光効率や放電タイミングについては実施形態１と同じ効果が得られる。また、実施形態２と同じく、最大電圧ＶＴＯＰから電圧Ｖｓの電圧変動にインダクターＬ２による共振現象を利用するため、無効な電力を削減することができる。さらに、実施形態２と比較して、インダクターを２種類持つことで、波形立ち上がりの時定数と波形立下がりの時定数を任意に設定することができ、より効率の良い回路設計条件に調整することが可能となる。
また、本実施形態では、ダイオードＤ１、Ｄ２の位置をインダクターＬ１、Ｌ２よりもパネル側に配置している。この場合、実施形態２のように、ダイオードがインダクターよりも電源側に配置されると、時間ｔ２のタイミングでダイオードへの引き戻しの逆電流が微量に流れ、それがインダクターを通して大きな電圧ノイズに拡大されるという問題が発生するが、本実施形態ではそれが改善される。
図１４はサステナ回路の具体的な回路構成例を示す説明図である。
本回路は、電圧Ｖｏに接続されたトランジスタＴ１２、インダクターＬ１２、ダイオードＤ２１からなる電圧０（Ｖ）から最大電圧ＶＴＯＰへの引上げ回路と、ダイオードＤ２２、トランジスタＴ１３、インダクターＬ１３からなる最大電圧ＶＴＯＰからの引下げ回路と、ダイオードＤ２４、トランジスタＴ１５からなる電圧Ｖｓへの引下げ回路と、トランジスタＴ１７、ダイオードＤ２６からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ１４、ダイオードＤ２３からなる電圧Ｖｓへの引上げ回路と、トランジスタＴ１６、ダイオードＤ２５からなる電圧０（Ｖ）への引上げ回路から構成されている。
電圧Ｖｓへの引上げ回路、および電圧０（Ｖ）への引上げ回路は、実施形態１と同じ役割を持つ。
実施形態４
図１５はサステナ回路の実施形態４の回路原理を示す説明図である。
本実施形態では、スイッチＳＷ１、ダイオードＤ１、インダクターＬ１と並列して、スイッチＳＷ３と、ダイオードＤ１とは逆極性のダイオードＤ２と、インダクターＬ２を接続し、それらの片側を電圧Ｖｏに、反対側を抵抗Ｒ、コンデンサＣに向かう電極ラインに接続する。また、直列接続された２個のコンデンサＣ１、Ｃ２が電圧Ｖｏと並列して接続されており、コンデンサＣ１、Ｃ２の中間点と抵抗Ｒ、コンデンサＣに向かう電極ラインが、スイッチＳＷ４、インダクターＬ４、ダイオードＤ４によって接続されている。
また、抵抗Ｒ、コンデンサＣに向かう電極ラインとグランドラインの間にスイッチＳＷ５が設けられている。
図１６はスイッチＳＷ１〜ＳＷ５のスイッチタイミングを示す説明図である。
時間ｔ１の直前にスイッチＳＷ５をＯＦＦにし、時間ｔ１においてスイッチＳＷ１をＯＮにすることで波形が立ち上がり、時間ｔ２に最大電圧ＶＴＯＰに到達する。その後、時間ｔ３においてスイッチＳＷ３をＯＮにすることで電圧を下降させ、時間ｔ４にスイッチＳＷ３をＯＦＦにし、スイッチＳＷ２をＯＮにすることで電圧をＶｓに維持する。また、その後、時間ｔ５においてスイッチＳＷ２をＯＦＦにし、スイッチＳＷ４をＯＮにすることで電圧を下降させ、時間ｔ６にＳＷ４をＯＦＦにし、スイッチＳＷ５をＯＮすることで電圧を０（Ｖ）にする。
本実施形態においては、発光効率や放電タイミングについては実施形態１と同じ効果が得られる。また、実施形態２と同じく、最大電圧ＶＴＯＰから電圧Ｖｓの電圧変動にインダクターＬ２による共振現象を利用するため、無効な電力を削減することができる。さらに、電圧Ｖｓから電圧０（Ｖ）の電圧降下にインダクターＬ４による共振現象を利用するため、無効電力をさらに削減する効果がある。
図１７はサステナ回路の具体的な回路構成例を示す説明図である。
本回路は、電圧Ｖｏに接続されたトランジスタＴ１８、インダクターＬ１４、ダイオードＤ２７からなる電圧０（Ｖ）から最大電圧ＶＴＯＰへの引上げ回路と、ダイオードＤ２８、トランジスタＴ１９、インダクターＬ１５からなる最大電圧ＶＴＯＰからの引下げ回路と、ダイオードＤ３０、トランジスタＴ２１からなる電圧Ｖｓへの引下げ回路と、電圧０（Ｖ）と電圧Ｖｏに並列に接続された２個のコンデンサＣ１０、Ｃ１１の中間点に接続されたトランジスタＴ２２、インダクターＬ１６、ダイオードＤ３１からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ２４、ダイオードＤ３３からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ２０、ダイオードＤ２９からなる電圧Ｖｓへの引上げ回路と、トランジスタＴ２３、ダイオードＤ３２からなる電圧０（Ｖ）への引上げ回路から構成されている。
電圧Ｖｓへの引上げ回路、および電圧０（Ｖ）への引上げ回路は、実施形態１と同じ役割を持つ。
実施形態５
図１８はサステナ回路の実施形態５の回路原理を示す説明図である。
本実施形態では、スイッチＳＷ１、ダイオードＤ１、インダクターＬ１と並列して、スイッチＳＷ３と、ダイオードＤ１とは逆極性のダイオードＤ２と、インダクターＬ２が直列接続された回路に対してスイッチＳＷ２を接続し、それらの片側を電圧Ｖｏ（＝Ｖｓ）に、反対側を抵抗Ｒ、コンデンサＣに向かう電極ラインに接続する。また、直列接続された２個のコンデンサＣ１、Ｃ２が電圧Ｖｏと並列して接続されており、コンデンサＣ１、Ｃ２の中間点と抵抗Ｒ、コンデンサＣに向かう電極ラインが、スイッチＳＷ４、インダクターＬ４、ダイオードＤ４によって接続されている。また、抵抗Ｒ、コンデンサＣに向かう電極ラインとグランドラインの間にスイッチＳＷ５が設けられている。
図１９はスイッチＳＷ１〜ＳＷ５のスイッチタイミングを示す説明図である。
時間ｔ１の直前にスイッチＳＷ５をＯＦＦにし、時間ｔ１においてスイッチＳＷ１をＯＮにすることで波形が立ち上がり、時間ｔ２に最大電圧ＶＴＯＰに到達する。その後、時間ｔ３においてスイッチＳＷ３をＯＮにすることで電圧を下降させ、時間ｔ４にスイッチＳＷ３をＯＦＦにし、スイッチＳＷ６をＯＮにすることで電圧をＶｏ（＝Ｖｓ）に維持する。その後、時間ｔ５においてスイッチＳＷ６をＯＦＦにし、スイッチＳＷ４をＯＮにすることで電圧を下降させ、時間ｔ６にスイッチＳＷ４をＯＦＦにし、スイッチＳＷ５をＯＮにすることで電圧を０（Ｖ）にする。
本実施形態においては、発光効率や放電タイミングについては実施形態１と同じ効果が得られる。また、実施形態２と同じく、最大電圧ＶＴＯＰから電圧Ｖｓの電圧変動にインダクターＬ２による共振現象を利用するため、無効な電力を削減することができる。また、電圧Ｖｓから電圧０（Ｖ）の電圧降下にインダクターＬ４による共振現象を利用するため、無効電力をさらに削減する効果がある。しかも、電圧Ｖｓと電圧Ｖｏを同じ電圧にして、同一の電源でまかなうので、実施形態４と比較して、回路を簡略化できる。
図２０はサステナ回路の具体的な回路構成例を示す説明図である。
本回路は、電圧Ｖｓに接続されたトランジスタＴ２７、インダクターＬ１７、ダイオードＤ３６からなる電圧０（Ｖ）から最大電圧ＶＴＯＰへの引上げ回路と、ダイオードＤ３７、トランジスタＴ２８、インダクターＬ１８からなる最大電圧ＶＴＯＰからの引下げ回路と、ダイオードＤ３５、トランジスタＴ２６からなる電圧Ｖｓへの引下げ回路と、電圧０（Ｖ）と電圧Ｖｓに並列に接続された２個のコンデンサＣ１２、Ｃ１３の中間点に接続されたトランジスタＴ２９、インダクターＬ１９、ダイオードＤ３８からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ３１、ダイオードＤ４０からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ２５、ダイオードＤ３４からなる電圧Ｖｓへの引上げ回路と、トランジスタＴ３０、ダイオードＤ３９からなる電圧０（Ｖ）への引上げ回路から構成されている。
電圧Ｖｓへの引上げ回路、および電圧０（Ｖ）への引上げ回路は、実施形態１と同じ役割を持つ。
実施形態６
図２１はサステナ回路の実施形態６の回路原理を示す説明図である。
本実施形態では、スイッチＳＷ１、ダイオードＤ１、インダクターＬ１と並列して、ツェナーダイオードＺＤ１を接続し、それらの片側を電圧Ｖｏに、反対側を抵抗Ｒ、コンデンサＣに向かう電極ラインに接続する。また、抵抗Ｒ、コンデンサＣに向かう電極ラインとグランドラインの間にスイッチＳＷ２と電圧Ｖｓが設けられている。
図２２はスイッチＳＷ１，ＳＷ２のスイッチタイミングを示す説明図である。
時間ｔ１においてスイッチＳＷ１をＯＮにすることで波形が立ち上がり、時間ｔ２に最大電圧ＶＴＯＰに到達しようとする。しかし、時間ｔ２よりも早い時間ｔ２’において、ツェナーダイオードＺＤ１のブレークダウン電圧ＶＺＤを超えると、それ以上電圧が上がらず、一定電圧に維持される。その後、スイッチＳＷ１をＯＦＦにし、スイッチＳＷ２をＯＮにすることで電圧をＶｓに低下させる。
本実施形態においては、実施形態１と比較して、最高電圧に達するまでの時間が早く、放電のタイミングに対応して波形タイミングを調整するという目的に関し、波形タイミングの選択幅を広くすることができる。また、実施形態１のスイッチタイミングの変形例では、スイッチのタイミングで到達電圧が変化するため、到達電圧の調整が困難であるが、本実施形態では、ツェナーダイオードの選択によって到達電圧を任意に設計することができる。
図２３はサステナ回路の具体的な回路構成例を示す説明図である。
本回路は、電圧Ｖｓに接続されたトランジスタＴ３４、インダクターＬ２０、ダイオードＤ４３からなる電圧０（Ｖ）から最大電圧ＶＴＯＰへの引上げ回路と、ダイオードＤ４４、トランジスタＴ３５、インダクターＬ２１からなる最大電圧ＶＴＯＰからの引下げ回路と、ダイオードＤ４２、トランジスタＴ３３からなる電圧Ｖｓへの引下げ回路と、電圧０（Ｖ）と電圧Ｖｓに並列に接続された２個のコンデンサＣ１４、Ｃ１５の中間点に接続されたトランジスタＴ３６、インダクターＬ２２、ダイオードＤ３８からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ３８、ダイオードＤ４６からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ３２、ダイオードＤ４１からなる電圧Ｖｓへの引上げ回路と、トランジスタＴ３７、ダイオードＤ４５からなる電圧０（Ｖ）への引上げ回路と、電圧Ｖｓと出力の間に接続されたツェナーダイオードＺＤ１０から構成されている。
電圧Ｖｓへの引上げ回路、および電圧０（Ｖ）への引上げ回路は、実施形態１と同じ役割を持つ。
実施形態７
図２４はサステナ回路の実施形態７の回路原理を示す説明図である。
本発実施形態では、スイッチＳＷ１、ダイオードＤ１、インダクターＬ１が直列に接続され、それらの片側を電圧Ｖｏに、反対側を抵抗Ｒ、コンデンサＣに向かう電極ラインに接続している。また、抵抗Ｒ、コンデンサＣに向かう電極ラインとグランドラインの間にスイッチＳＷ７と電圧ＶＴＯＰが直列接続された回路と、スイッチＳＷ２と電圧Ｖｓが直列接続された回路を設けた構成となっている。
図２５はスイッチＳＷ１，ＳＷ２，ＳＷ７のスイッチタイミングを示す説明図である。
時間ｔ１においてスイッチＳＷ１をＯＮにすることで波形が立ち上がり、時間ｔ２に最大電圧ＶＴＯＰに到達しようとする。しかし、時間ｔ２よりも早い時間ｔ１’においてスイッチＳＷ７をＯＮにすると、時間ｔ２よりも早い時間ｔ２’において電圧はＶＴＯＰに達する。その後、スイッチＳＷ１をＯＦＦにし、スイッチＳＷ７をＯＦＦにして、スイッチＳＷ２をＯＮにすることで電圧をＶｓに低下させる。
本実施形態においては、実施形態１と比較して、最高電圧に達するまでの時間が早く、放電のタイミングに対応して波形タイミングを調整するという目的に関し、波形タイミングの選択幅を広くすることができる。また、実施形態６では、市販されているツェナーダイオードの種類が少なく、ブレークダウン電圧の選択肢が制限されるが、本実施形態では任意の電圧に設計することができる。
図２６はサステナ回路の具体的な回路構成例を示す説明図である。
本回路は、電圧Ｖｓに接続されたトランジスタＴ４１、インダクターＬ２３、ダイオードＤ４９からなる電圧０（Ｖ）から最大電圧ＶＴＯＰへの引上げ回路と、トランジスタＴ４３、ダイオードＤ５２からなる電圧０（Ｖ）から最大電圧ＶＴＯＰへの引上げ回路と、ダイオードＤ５０、トランジスタＴ４２、インダクターＬ２４からなる最大電圧ＶＴＯＰからの引下げ回路と、ダイオードＤ４８、トランジスタＴ４０からなる電圧Ｖｓへの引下げ回路と、電圧０（Ｖ）と電圧Ｖｓに並列に接続された２個のコンデンサＣ１６、Ｃ１７の中間点に接続されたトランジスタＴ４５、インダクターＬ２５、ダイオードＤ５１からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ４７、ダイオードＤ５５からなる電圧Ｖｓから電圧０（Ｖ）への引下げ回路と、トランジスタＴ３９、ダイオードＤ４７からなる電圧Ｖｓへの引上げ回路と、トランジスタＴ４６、ダイオードＤ５４からなる電圧０（Ｖ）への引上げ回路と、トランジスタＴ４４、ダイオードＤ５３からなる最大電圧ＶＴＯＰへの引下げ回路からなる。
電圧Ｖｓへの引上げ回路、および電圧０（Ｖ）への引上げ回路は、実施形態１と同じ役割を持つ。また、最大電圧ＶＴＯＰへの引下げ回路は、電圧０（Ｖ）から最大電圧ＶＴＯＰへ引上げる際、オーバーシュートによって電圧がＶＴＯＰ以上になった際にＶＴＯＰへ戻す役割を持つ。
上記実施形態１〜７において、印加される電圧の例としては例えば、Ｖｓ＝１８０（Ｖ）、Ｖｏ＝２００（Ｖ）、ＶＴＯＰ＝４００（Ｖ）が挙げられる。
以上述べた本発明の駆動回路を用いることにより、最大電圧の維持時間を任意に調整することが可能となり、これにより、電圧が最大の状態で放電が開始されるようにすることができるので、高効率の放電状態を安定して形成することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005006289.tif 000018
【図１７】
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【図１８】
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【図１９】
2005006289.tif 000021
【図２０】
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【図２１】
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【図２２】
2005006289.tif 000024
【図２３】
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【図２４】
2005006289.tif 000026
【図２５】
2005006289.tif 000027
【図２６】
2005006289.tif 000028
【図２７】
2005006289.tif 000029
【図２８】
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【図２９】
2005006289.tif 000031
【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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2005006289.tif 000036
2005006289.tif 000037
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