(57)【要約】ＮＭＯＳ（２２）がオン、オフすることで、直流電圧Ｅ０がコンデンサ（２４）に充電され、ＤＣ／ＤＣ変換回路（３０）が負荷Ｌに供給する直流出力電圧Ｖ０をコンデンサ（３４）に充電する。負荷状態検出回路（４０）は、負荷Ｌが軽負荷状態か非軽負荷状態かを判別し、判別信号として信号（Ｓ４０）を出力する。負荷状態検出回路（４０）が、軽負荷状態であることを示す信号として“Ｌ”の信号（Ｓ４１）を出力すると、期間設定回路（４１）は、予め設定された時間経過後に、“Ｌ”の信号（Ｓ４１）を出力する。ＰＦＣオンオフ切換回路（４２）は、“Ｌ”の信号（Ｓ４１）が供給されて、“Ｌ”の制御信号（Ｓ２５）を力率改善回路（２０）に出力する。従って、負荷Ｌが軽負荷状態になったときは、予め設定された時間が経過したときに、力率改善回路（２０）の動作が停止する。
2004059822.tif 000002
【特許請求の範囲】
【請求項１】
起動されて充電素子（２４，５４）を充電する充電部（２０，５０）と、
前記充電素子（２４，５４）の第１の直流電圧に基づいて第２の直流電圧を生成し、生成した第２の直流電圧を負荷（Ｌ）に印加する直流電圧生成部（３０，６０）と、
前記充電部（２０，５０）を起動するとともに、前記直流電圧生成部（３０，６０）が前記第２の直流電圧を印加する前記負荷（Ｌ）の状態が軽負荷状態か否かを判別し、前記負荷（Ｌ）が軽負荷状態になったと判別すると、前記負荷（Ｌ）が軽負荷状態になったと判別してから、予め設定された時間が経過したときに、前記充電部（２０，５０）の前記充電素子（２４，５４）への充電動作を停止させる動作制御部（４０，４１，４２，７０，７１，７２，８０，９０，１００）と、を備えた、
ことを特徴とする電源装置。
【請求項２】
前記負荷（Ｌ）が軽負荷状態になったと判別してから、前記動作制御部（４０，４１，４２，７０，７１，７２，８０，９０，１００）が前記充電部（２０，５０）の動作を停止させるまでの時間は、前記充電部（２０，５０）が起動されてから、前記第１の直流電圧が前記充電部（２０，５０）の非軽負荷状態で動作しているときの電圧になるまでの起動時間に基づいて予め設定される、
ことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記動作制御部は、
前記負荷（Ｌ）の負荷状態を検出し、前記負荷（Ｌ）が軽負荷状態か否かを示す判別信号を出力する負荷状態検出部（４０，７０，８０）と、
前記負荷状態検出部（４０，７０，８０）から前記負荷（Ｌ）が軽負荷状態になったことを示す判別信号が出力されたとき、当該判別信号が出力されたときからのタイミングを設定して出力する出力タイミング設定部（４１，７１）と、
前記出力タイミング設定部（４１，７１）から前記負荷（Ｌ）が軽負荷状態になったことを示す判別信号が出力されたときに、前記充電部（２０，５０）の前記充電素子（２４，５４）への充電動作を停止させる動作停止部（４２，７２，９０，１００）と、を備えた、
ことを特徴とする請求項１に記載の電源装置。
【請求項４】
前記直流電圧生成部（３０，６０）は、スイッチング素子（３２）を備えたスイッチング電源回路によって構成され、
前記負荷状態検出部（４０，７０，８０）は、前記スイッチング素子（３２）をオン、オフする制御信号を取得し、取得した制御信号のデューティ比に基づいて、前記負荷（Ｌ）が軽負荷状態になったか否かを判別する、
ことを特徴とする請求項３に記載の電源装置。
【請求項５】
前記出力タイミング設定部（４１，７１）は、前記負荷状態検出部（４０，７０，８０）から出力された判別信号のレベルと比較するための２つの閾値を有し、前記負荷（Ｌ）が軽負荷状態になったことを示す判別信号のレベルと比較するための第１の閾値が、前記負荷（Ｌ）が非軽負荷状態になったことを示す判別信号のレベルと比較するための第２の閾値よりも高く設定されることにより、ヒステリシスを有する、
ことを特徴とする請求項３に記載の電源装置。
【請求項６】
前記充電部（２０，５０）は、
前記充電素子（２４，５４）と、
コイル（２１，５１）と、
前記動作制御部（４０，４１，４２，７０，７１，７２，８０，９０，１００）によって制御されてオン・オフするスイッチング動作を繰り返し、前記コイル（２１，５１）に前記コイル（２１，５１）の入力電圧に対応するスイッチング電流を繰り返して流すスイッチング素子（２２，５２）と、
前記コイル（２１，５１）に蓄えられたエネルギーに従って流れるスイッチング電流を整流して、前記充電素子（２４，５４）に供給するダイオード（２３，５３）と、
を備える力率改善回路である、
ことを特徴とする請求項１に記載の電源装置。
【請求項７】
前記負荷（Ｌ）が軽負荷状態になってから、前記動作制御部（４０，４１，４２，７０，７１，７２，８０，９０，１００）が前記充電部（２０，５０）の動作を停止させるまでの時間は、１００μｓｅｃから１０ｓｅｃの範囲で設定される、
ことを特徴とする請求項２に記載の電源装置。
【請求項８】
起動されて充電素子（２４，５４）を充電する充電部（２０，５０）と、
前記充電素子（２４，５４）の第１の直流電圧に基づいて第２の直流電圧を生成し、生成した第２の直流電圧を負荷（Ｌ）に印加する直流電圧生成部（３０，６０）と、を備えた電源装置を制御する制御方法であって、
前記負荷（Ｌ）の軽負荷状態か否かを判別するステップと、
前記負荷（Ｌ）が軽負荷状態になったと判別すると、前記予め設定された時間が経過したときに、前記充電部（２０，５０）の動作を停止させるステップと、を備えた、
ことを特徴とする電源装置の制御方法。
【発明の詳細な説明】
【技術分野】  本発明は、力率改善回路を搭載したスイッチング電源装置に関するものである。
【背景技術】  図１１は、従来のスイッチング電源装置を示す回路図である。
このスイッチング電源装置では、交流電源１に接続された全波整流回路２の出力側に設けられた力率改善回路（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｉｍｐｒｏｖｅｍｅｎｔ  Ｃｉｒｃｕｉｔ）と、力率改善回路の出力側に設けられたＤＣ／ＤＣ変換回路とを有する。スイッチング電源装置が力率改善回路を備えることにより、ＤＣ／ＤＣ変換回路の入力電解コンデンサの容量を小さくすることができる。
力率改善回路は、コイル３と、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳという）４と、ダイオード５と、コンデンサ６と、ＰＦＣ部制御回路７とを備えている。
力率改善回路では、ＰＦＣ部制御回路７の出力する制御信号によってＮＭＯＳ４がオン、オフし、コイル３にスイッチング電流を繰り返して流す。スイッチング電流は、全波整流回路２が発生する脈動電圧の瞬時値に比例する。スイッチング電流が流れることにより、コイル３にエネルギーが蓄えられ、そのエネルギーがダイオード５を介して直流電圧化されてコンデンサ６に充電される。
ＤＣ／ＤＣ変換回路は、トランス８と、ＮＭＯＳ９と、ダイオード１０と、コンデンサ１１と、ＤＣ／ＤＣ部制御回路１２と、出力電圧検出回路１３とを備えている。
ＤＣ／ＤＣ部制御回路１２は、ＮＭＯＳ９のオン、オフを制御する回路であり、ＤＣ／ＤＣ部制御回路１２の出力端子は、ＮＭＯＳ９のゲートと接続されている。出力電圧検出回路１３は、コンデンサ１１の充電電圧を検出してＤＣ／ＤＣ部制御回路１２に与える回路である。
このスイッチング電源装置には、さらに、負荷状態検出回路１４と、ＰＦＣオンオフ切換回路１５とが、設けられている。負荷状態検出回路１４は、ＤＣ／ＤＣ部制御回路１２に接続されている。負荷状態検出回路１４と力率改善回路のＰＦＣ部制御回路７との間にＰＦＣオンオフ切換回路１５が配備されている。ＰＦＣオンオフ切換回路１５は、ＰＦＣ部制御回路７を起動させるか、停止させるものである。
このスイッチング電源装置では、ＰＦＣ部制御回路７が発生する制御信号に基づき、ＮＭＯＳ４がオン、オフする。ＮＭＯＳ４がオンしたときに、コイル３にスイッチング電流が流れてエネルギーが蓄積される。ＮＭＯＳ４がオフした期間に、そのエネルギーがダイオード５を介してコンデンサ６に供給され、コンデンサ６が充電される。コンデンサ６には、交流電源１が発生する交流電圧よりも高い電圧Ｅ０で充電される。
一方、ＤＣ／ＤＣ部制御回路１２がＮＭＯＳ９のゲートに与える制御信号により、ＮＭＯＳ９がオン、オフする。ＮＭＯＳ９がオンしたときに、コンデンサ６からトランス８の一次巻線８ａにスイッチング電流が流れてエネルギーが蓄積される。ＮＭＯＳ９がオフしたときに、そのエネルギーがダイオード１０を介してコンデンサ１１に充電される。コンデンサ１１には、負荷１６に供給するための直流電圧Ｖ０が充電される。
出力電圧検出回路１３は、直流電圧Ｖ０のレベルを検出し、直流電圧Ｖ０のレベルを示す電圧信号を、ＤＣ／ＤＣ部制御回路１２に与える。ＤＣ／ＤＣ部制御回路１２は、出力電圧検出回路１３から与えられた電圧信号に基づき、ＮＭＯＳ９をオン、オフするタイミングを設定する制御信号を発生する。この制御信号により、ＮＭＯＳ９はオン、オフする。負荷状態検出回路１４は、この制御信号のデューティ比に基づいて負荷１６の負荷状態が軽負荷か、重負荷かを示す検出結果を出力する。
検出結果が重負荷であることを示すときには、ＰＦＣオンオフ切換回路１５は、ＰＦＣ部制御回路７から制御信号を発生させてスイッチング動作を継続させ、その結果で得られるエネルギーをコンデンサ６に充電させる。
逆に、検出結果が軽負荷であることを示すときには、ＰＦＣオンオフ切換回路１５は、ＰＦＣ部制御回路７からの制御信号を低レベル（“Ｌ”）に固定させ、スイッチング動作を停止させる。これにより、スイッチング電流によって生じたエネルギーのコンデンサ６への充電が停止する。力率改善回路の動作が停止すれば、その分、消費電力は低下する。この状態では、ＤＣ／ＤＣ変換回路のみが動作する。
このように、従来の力率改善回路を搭載したスイッチング電源装置には、負荷の状態に基づいて力率改善回路の動作を停止させる装置があった（例えば、特開平８−１１１９７５号公報参照）。
前述したように、従来のスイッチング電源装置では、負荷１６が軽い場合には力率改善回路の動作が停止するので、低消費電力化を実現できる。しかし、力率改善回路が起動を開始してから、力率改善回路の出力電圧が所定電圧に達するまでに、一定の起動時間を要するため、軽負荷と重負荷とが交互に繰り返されると、不都合が生じる。その内容を図１２を参照しつつ、説明する。
図１２は、従来のスイッチング電源装置の課題を説明するためのタイミングチャートである。
負荷１６の消費電力が多く負荷１６が重いときには、負荷１６に流れる負荷電流Ｉ０が増加し、負荷１６の消費電力が少なく負荷１６が軽いときには、負荷１６に流れる負荷電流Ｉ０が減少し、コンデンサ１１の充電電圧Ｖ０が変動しようとする。ＤＣ／ＤＣ部制御回路１２は、出力電圧検出回路１３で検出される電圧が一定になるような制御信号を発生し、ＮＭＯＳ９のオン、オフするタイミングを設定する。
ここで、例えば時刻ｔ１で負荷１６が所定値を下回れば、制御信号のデューティ比が変化する。負荷状態検出回路１４は、そのデューティ比から負荷１６の状態を検出し、負荷１６が軽い期間に、例えば低レベル（以下、“Ｌ”という）の信号Ｓ１４を発生する。“Ｌ”の信号Ｓ１４が発生している期間には、ＰＦＣオンオフ切換回路１５により、ＰＦＣ部制御回路７からＮＭＯＳ４に与える制御信号が“Ｌ”に固定され、力率改善回路が停止する。即ち、ＮＭＯＳ４のスイッチングが停止される。
力率改善回路が停止することにより、コンデンサ６の充電電圧Ｅ０が降下する。力率改善回路が停止したままであれば、コンデンサ６の充電電圧Ｅ０は、全波整流回路２の発生する脈動電圧のほぼ実効値Ｅ１になる。
時刻ｔ２で負荷１６が再び重くなって力率改善回路が動作を開始しても、力率改善回路の出力電圧が所定電圧に達するまでに、一定の起動時間を要する。この間、スイッチング電源装置の負荷は重いので、時刻ｔ２からコンデンサ６の充電電圧Ｅ０は、急激に降下する。充電電圧Ｅ０は、その後の時刻ｔ３から、緩やかに上昇する。
コンデンサ６の充電電圧Ｅ０が完全に上昇するまでに、再び時刻ｔ４で負荷１６が軽くなると、再び力率改善回路の動作が停止してコンデンサ６の充電電圧Ｅ０がそのときの電圧から降下を開始する。
以上のように、負荷１６が軽くなる状態と重くなる状態とが交互に現れると、コンデンサ６の充電電圧Ｅ０が、大幅に落ち込む期間ｔ１２〜ｔ１３，ｔ１５〜ｔ１６，ｔ１７〜ｔ１８が発生する。電圧値Ｅ２［Ｖ］をＤＣ／ＤＣ変換回路が出力電圧Ｖ０を一定に保持するための最低限必要な電圧とすると、期間ｔ１２〜ｔ１３，ｔ１５〜ｔ１６，ｔ１７〜ｔ１８において、コンデンサ６の充電電圧Ｅ０が、この充電電圧値Ｅ２［Ｖ］を下回り、ＤＣ／ＤＣ変換回路の出力電圧は、低下（ディップ）する。
【発明の開示】
本発明は、負荷が変動しても、出力電圧を維持することが可能なスイッチング電源装置及びスイッチング電源装置の制御方法を提供することを目的とする。
上記目的を達成するために、本発明の第１の観点に係る電源装置は、
起動されて充電素子（２４，５４）を充電する充電部（２０，５０）と、
前記充電素子（２４，５４）の第１の直流電圧に基づいて第２の直流電圧を生成し、生成した第２の直流電圧を負荷（Ｌ）に印加する直流電圧生成部（３０，６０）と、
前記充電部（２０，５０）を起動するとともに、前記直流電圧生成部（３０，６０）が前記第２の直流電圧を印加する前記負荷（Ｌ）の状態が軽負荷状態か否かを判別し、前記負荷（Ｌ）が軽負荷状態になったと判別すると、前記負荷（Ｌ）が軽負荷状態になったと判別してから、予め設定された時間が経過したときに、前記充電部（２０，５０）の前記充電素子（２４，５４）への充電動作を停止させる動作制御部（４０，４１，４２，７０，７１，７２，８０，９０，１００）と、を備えた、
ことを特徴とする。
本発明の第２の観点に係る電源装置の制御方法は、
起動されて充電素子（２４，５４）を充電する充電部（２０，５０）と、
前記充電素子（２４，５４）の第１の直流電圧に基づいて第２の直流電圧を生成し、生成した第２の直流電圧を負荷（Ｌ）に印加する直流電圧生成部（３０，６０）と、を備えた電源装置を制御する制御方法であって、
前記負荷（Ｌ）の軽負荷状態か否かを判別するステップと、
前記負荷（Ｌ）が軽負荷状態になったと判別すると、前記予め設定された時間が経過したときに、前記充電部（２０，５０）の動作を停止させるステップと、を備えた、
ことを特徴とする。
【図面の簡単な説明】  図１は、本発明の第１の実施形態に係るスイッチング電源装置を示す構成図である。
図２は、図１中のＤＣ／ＤＣ部制御回路、出力電圧検出回路及び負荷状態検出回路を示す回路図である。
図３は、図１中の期間設定回路を示す回路図である。
図４は、図１中のＰＦＣオンオフ切換回路を示す回路図である。
図５は、図１のＤＣ／ＤＣ変換回路３０の出力電圧の状態を説明するためのタイミングチャートである。
図６は、本発明の第２の実施形態に係るスイッチング電源装置を示す構成図である。
図７は、期間設定回路の変形例を示す回路図である。
図８は、負荷状態検出回路の変形例を示す回路図である。
図９は、ＰＦＣオンオフ切換回路の変形例を示す回路図である。
図１０は、ＰＦＣオンオフ切換回路の他の変形例を示す回路図である。
図１１は、従来のスイッチング電源装置を示す構成図である。
図１２は、従来のスイッチング電源装置の課題を説明するためめタイミングチャートである。
【発明を実施するための最良の形態】  （第１の実施形態）
本発明の第１の実施形態に係るスイッチング電源装置は、図１に示すように、力率改善回路２０と、ＤＣ／ＤＣ変換回路３０と、負荷状態検出回路４０と、期間設定回路４１と、ＰＦＣオンオフ切換回路４２とを備え、負荷Ｌに直流電圧Ｖ０を供給する。
全波整流回路２は、交流電源１が発生する交流電圧を整流して力率改善回路２０に脈流電圧を印加する。
力率改善回路２０は、全波整流回路２の出力端に接続され、スイッチング電流を、脈流電圧に追従するように制御することにより力率を改善する回路である。力率改善回路２０は、非絶縁形であり、コイル２１と、ＮＭＯＳ２２と、ダイオード２３と、コンデンサ２４と、ＰＦＣ部制御回路２５とを備えている。
コイル２１の一端は、全波整流回路２の正極に接続され、コイル２１の他端が、スイッチング素子であるＮＭＯＳ２２のドレインとダイオード２３のアノードとに接続されている。ＮＭＯＳ２２のソースは、全波整流回路２の負極に接続されている。ダイオード２３のカソードは、充電素子としてのコンデンサ２４の一方の電極に接続され、コンデンサ２４の他方の電極は、全波整流回路２の負極に接続されている。
ＰＦＣ部制御回路２５は、ＮＭＯＳ２２に制御信号Ｓ２５を供給して、力率改善回路２０全体を制御するための回路であり、図４に示すように、タイミング制御回路２５ａを備えている。タイミング制御回路２５ａは、ＮＭＯＳ２２に供給する制御信号Ｓ２５を生成する回路であり、その出力端子は、図１に示すように、ＮＭＯＳ２２のゲートに接続されている。コンデンサ２４の充電電圧Ｅ０が、力率改善回路２０の出力電圧になる。
ＮＭＯＳ２２は、ＰＦＣ部制御回路２５から出力された制御信号Ｓ２５のレベルが高レベル（以下、“Ｈ”という）になるとオンし、低レベル（以下、“Ｌ”という）になるとオフする。ＮＭＯＳ２２がオン、オフすると、力率改善回路２０は、動作を開始して、コンデンサ２４を充電する。
コンデンサ２４は、ＤＣ／ＤＣ変換回路３０の入力電解コンデンサであり、力率改善回路２０によって充電される充電素子である。コンデンサ２４の充電電圧Ｅ０は、力率改善回路２０の動作が停止している場合、全波整流回路２が印加した脈流電圧のピーク値付近で充電される。コンデンサ２４の充電電圧Ｅ０は、ほぼ脈流電圧の実効値になる。
力率改善回路２０は、動作して起動時間を経過すると、コンデンサ２４を、交流電源１で発生する交流電圧よりも高い電圧で充電する。このときのコンデンサ２４の充電電圧Ｅ０を電圧Ｅ１とする。
ＤＣ／ＤＣ変換回路３０は、力率改善回路２０の出力電圧Ｅ０を電圧変換して、この電圧を負荷Ｌに印加するための回路である。ＤＣ／ＤＣ変換回路３０は、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御により、負荷Ｌに供給する電圧を安定化させる。ＤＣ／ＤＣ変換回路３０は、トランス３１と、ＮＭＯＳ３２と、ダイオード３３と、コンデンサ３４と、ＤＣ／ＤＣ部制御回路３５と、出力電圧検出回路３６とを備えている。
トランス３１は、互いに電磁結合する一次巻線３１ａと二次巻線３１ｂとを有し、一次巻線３１ａの一端が、力率改善回路２０のダイオード２３のカソードとコンデンサ２４の一方の電極との接続点に接続されている。
トランス３１の一次巻線３１ａの他端には、ＮＭＯＳ３２のドレインが接続されている。ＮＭＯＳ３２のソースは、コンデンサ２４の他方の電極に接地されている。
トランス３１の二次巻線３１ｂの一端には、ダイオード３３のアノードが接続されている。ダイオード３３のカソードは、コンデンサ３４の一方の電極に接続されている。コンデンサ３４の他方の電極は、二次巻線３１ｂの他端と共に接地されている。
トランス３１の一次巻線３１ａと二次巻線３１ｂとの巻数比は、コンデンサ２４の充電電圧Ｅ０が、動作に必要な最低電圧になっても、ＤＣ／ＤＣ変換回路３０が負荷Ｌに印加する出力電圧を維持できるような比に設定される。
このコンデンサ２４の充電電圧Ｅ０の最低電圧は、交流電源１の交流電圧が最低入力電圧、負荷Ｌの負荷状態、コンデンサ２４の容量値、マージン等によって決定される。この最低電圧をＥ２とする。
ＮＭＯＳ３２は、Ｎチャネル型ＭＯＳＦＥＴからなるスイッチング素子であり、ＮＭＯＳ３２のゲートは、ＤＣ／ＤＣ部制御回路３５の出力端子と接続されている。
ＤＣ／ＤＣ部制御回路３５は、ＤＣ／ＤＣ変換回路３０をＰＷＭ制御するための回路であり、図２に示すように、制御信号発生部３５ａを備えている。制御信号発生部３５ａは、出力電圧検出回路３６から出力された信号のレベルに基づいてデューティ比（ｄｕｔｙ  ｒａｔｉｏ）を設定し、このデューティ比を設定した制御信号Ｓ３５を生成するものである。デューティ比は、１サイクルを全期間として、全期間に対する“Ｈ”期間の比である。ＤＣ／ＤＣ部制御回路３５は、制御信号発生部３５ａが生成した制御信号Ｓ３５をＮＭＯＳ３２に供給する。ＮＭＯＳ３２は、ＤＣ／ＤＣ部制御回路３５の出力する制御信号Ｓ３５が“Ｈになるとオンし、制御信号Ｓ３５が“Ｌ”になるとオフする。
ダイオード３３は、二次巻線３１ｂに発生した電圧を整流するためのものである。コンデンサ３４は、ダイオード３３から出力された整流電圧を平滑化して直流電圧Ｖ０を生成するものである。この直流電圧Ｖ０は、ＤＣ／ＤＣ変換回路３０の出力電圧であると共に、スイッチング電源装置の出力電圧となる。コンデンサ３４の一方の電極とダイオード３３のカソードとの接続点に、出力電圧検出回路３６が接続されている。
出力電圧検出回路３６は、例えば図２に示すように、直列に接続された抵抗３６ａ，３６ｂで構成されている。抵抗３６ａの一端がコンデンサ３４の一方の電極とダイオード３３のカソードとの接続点に接続され、抵抗３６ｂの一端がグランドに接地されている。抵抗３６ａ及び抵抗３６ｂの接続点が、出力電圧検出回路３６の出力端子になる。出力電圧検出回路３６は、抵抗３６ａと抵抗３６ｂとによって分圧された直流電圧Ｖ０の分圧信号を、ＤＣ／ＤＣ部制御回路３５へ出力する。
負荷状態検出回路４０と、期間設定回路４１と、ＰＦＣオンオフ切換回路４２とは、負荷Ｌの状態が軽負荷状態か否かを判別し、前記負荷Ｌが軽負荷状態になったと判別すると、前記負荷Ｌが軽負荷状態になってから、予め設定された時間が経過したときに、力率改善回路２０のコンデンサ２４への充電動作を停止させるためのものである。
負荷状態検出回路４０は、制御信号Ｓ３５のデューティ比に基づいて負荷Ｌの負荷状態を検出し、負荷Ｌが軽負荷状態か否かを示す判別信号を出力する回路である。
負荷状態検出回路４０は、図２に示すように、ＤＣ／ＤＣ部制御回路３５の出力端子に接続され、ＤＣ／ＤＣ部制御回路３５の制御信号発生部３５ａが生成した制御信号Ｓ３５を取得する。
負荷状態検出回路４０は、直列の抵抗４０ａ及び抵抗４０ｂと、コンデンサ４０ｃと、比較器４０ｄと、基準電源４０ｅとを備えている。抵抗４０ａの一端がＤＣ／ＤＣ部制御回路３５の出力端子に接続され、抵抗４０ｂの他端が接地されている。抵抗４０ａと抵抗の４０ｂとの接続点が、コンデンサ４０ｃの一方の電極と比較器４０ｄの入力端子（＋）とに接続されている。コンデンサ４０ｃの他方の電極が接地されている。
比較器４０ｄの他方の入力端子（−）には、基準電源４０ｅが接続されている。この基準電源４０ｅの基準電圧は、負荷Ｌが軽負荷状態か非軽負荷状態かを判別するために、予め設定された電圧である。
比較器４０ｄは、入力端子（＋）に供給される電圧と入力端子（−）に供給される基準電源４０ｅの電圧との比較結果を示す信号Ｓ４０を出力端子から出力する。
負荷Ｌの負荷電流が小さければ、制御信号Ｓ３５のデューティ比は小さくなり、入力端子（＋）に供給される電圧が低くなる。入力端子（＋）に供給される電圧が基準電源４０ｅの電圧未満であれば、比較器４０ｄは、出力端子から“Ｌ”の信号Ｓ４０を出力する。比較器４０ｄの出力端子が、負荷状態検出回路４０の出力端子となり、負荷状態検出回路４０は、軽負荷状態になったことを示す判別信号として、この“Ｌ”の信号Ｓ４０を期間設定回路４１に出力する。
一方、負荷Ｌの消費電流が増えると制御信号Ｓ３５のデューティ比は大きくなる。このため、比較器４０ｄの入力端子（＋）に供給される電圧が上昇する。入力端子（＋）に供給される電圧が基準電源４０ｅの電圧以上になると、比較器４０ｄは、出力端子から“Ｈ”の信号Ｓ４０を出力する。負荷状態検出回路４０は、非軽負荷状態になったことを示す判別信号として、この“Ｈ”の信号Ｓ４０を期間設定回路４１に出力する。
期間設定回路４１は、負荷状態検出回路４０から負荷Ｌが軽負荷状態になったことを示す判別信号として、“Ｌ”の信号Ｓ４０が出力されたときに、タイミングを設定して軽負荷状態になったことを示す“Ｌ”の信号Ｓ４１を出力する回路である。
期間設定回路４１は、図３に示すように、ＮＭＯＳ４１ａと、コンデンサ４１ｂと、定電流源４１ｃと、シュミットトリガ回路４１ｄとを、備えている。
ＮＭＯＳ４１ａは、オンしてコンデンサ４１ｂを放電するためのＮチャネル型ＭＯＳＦＥＴであり、ゲートに負荷状態検出回路４０からの信号Ｓ４０が供給される。ＮＭＯＳ４１ａのソースは接地されている。ＮＭＯＳ４１ａは、負荷状態検出回路４０からゲートに、“Ｈ”の信号Ｓ４０が供給されてオンし、“Ｌ”の信号Ｓ４０が供給されてオフする。
コンデンサ４１ｂは、シュミットトリガ回路４１ｄに供給する信号のレベルを設定するためのものであり、ＮＭＯＳ４１ａのドレインが、コンデンサ４１ｂの一方の電極に接続されている。コンデンサ４１ｂの他方の電極は、接地されている。
定電流源４１ｃは、コンデンサ４１ｂを充電するためのものであり、コンデンサ４１ｂの一方の電極とＮＭＯＳ４１ａのソースとの接続点に接続されている。
シュミットトリガ回路４１ｄの入力端子はコンデンサ４１ｂの一方の電極に接続されている。シュミットトリガ回路４１ｄは、コンデンサ４１ｂの一方の電極の電圧Ｖｃと予め設定された閾値とを比較し、比較結果に基づいて出力信号Ｓ４１を出力する。シュミットトリガ回路４１ｄは、２つの閾値Ｖｔｈ１，Ｖｔｈ２を有している。閾値Ｖｔｈ１は、電圧Ｖｃが低い方から立ち上がるときに比較するための閾値である。閾値Ｖｔｈ２は、電圧Ｖｃが高い方から立ち下がるときに比較するための閾値である。信号Ｓ４０のレベルが“Ｈ”から“Ｌ”に遷移して、電圧Ｖｃが低い方から閾値Ｖｔｈ１を超えると、インバータ付きのシュミットトリガ回路４１ｄは、“Ｌ”の信号Ｓ４１を出力する。信号Ｓ４０のレベルが“Ｌ”から“Ｈ”に遷移して、電圧Ｖｃが高い方から閾値Ｖｔｈ２を超えると、シュミットトリガ回路４１ｄは、“Ｈ”の信号Ｓ４１を出力する。
閾値Ｖｔｈ１は、閾値Ｖｔｈ２よりも高く設定される（Ｖｔｈ１＞ｔｈ２）。２つの閾値Ｖｔｈ１，Ｖｔｈ２がこのように設定されることにより、シュミットトリガ回路４１ｄは、入力された電圧Ｖｃと出力する信号Ｓ４１の信号レベルとの間にヒステリシスを有することになり、ノイズ等の影響を受けずに安定して動作する。
尚、コンデンサ４１ｂの容量値と定電流源４１ｃの電流供給能力とは、ＮＭＯＳ４１ａがオフしてから、コンデンサ４１ｂの一方の電極の電圧が閾値Ｖｔｈ１を超えるまでの時間Ｔが予め設定された時間となるように設定される。
時間Ｔは、力率改善回路２０が起動を開始してから力率改善回路の出力電圧であるコンデンサ２４の充電電圧Ｅ０が電圧Ｅ１に達するまでの起動時間及び消費電力の低減効果に基づいて設定され、実用上１００μｓｅｃ〜１０ｓｅｃが好ましい。
ＰＦＣオンオフ切換回路４２は、期間設定回路４１から“Ｌ”の信号Ｓ４１が出力されたとき、タイミング制御回路２５ａの制御信号Ｓ２５のＮＭＯＳ２２への出力を停止させて力率改善回路２０の動作を停止させるための回路である。
ＰＦＣオンオフ切換回路４２は、図４に示すように、ＰＭＯＳ４２ａを備える。ＰＭＯＳ４２ａは、Ｐチャネル型ＭＯＳＦＥＴであり、ゲートに期間設定回路４１の信号Ｓ４１が入力される。ＰＭＯＳ４２ａのソースは、ＰＦＣ部制御回路２５の出力端子に接続され、ＰＭＯＳ４２ａのドレインが、接地されている。ＰＭＯＳ４２ａは、ゲートに“Ｌ”の信号Ｓ４１が与えられるとオンする。ＰＭＯＳ４２ａがオンすると、ＰＦＣ部制御回路２５で出力する制御信号Ｓ２５は“Ｌ”になり、ＮＭＯＳ２２はオフし、力率改善回路２０の動作は停止する。
次に、このスイッチング電源装置の動作を説明する。
全波整流回路２は、交流電源１から交流電圧が供給されると、供給された交流電圧を整流して力率改善回路２０に脈流電圧を印加する。
ＰＦＣオンオフ切換回路４２のＰＭＯＳ４２ａがオフであれば、ＰＦＣ部制御回路２５は、タイミング制御回路２５ａが生成した交互に“Ｈ”，“Ｌ”になる制御信号Ｓ２５を力率改善回路２０に出力する。
力率改善回路２０のＮＭＯＳ２２は、制御信号Ｓ２５がゲートに供給され、制御信号Ｓ２５のレベルに従って、オン、オフする。
制御信号Ｓ２５が“Ｈ”になれば、ＮＭＯＳ２２はオンし、ＮＭＯＳ２２がオンしている期間に、コイル２１にスイッチング電流が流れてエネルギーが蓄積される。制御信号Ｓ２５が“Ｌ”になれば、ＮＭＯＳ２２はオフし、ＮＭＯＳ２２がオフした期間に、オン期間に蓄積されたエネルギーに従って電流がダイオード２３を介してコンデンサ２４に流れる。コンデンサ２４は、この電流によって充電され、力率改善回路２０に印加された脈流電圧を平滑化する。力率改善回路２０は、コンデンサ２４を、交流電源１で発生する交流電圧よりも高い電圧で充電する。コンデンサ２４の充電電圧Ｅ０は、電圧Ｅ１になる。
ＤＣ／ＤＣ部制御回路３５は、動作を開始して、ＮＭＯＳ３２のゲートに、“Ｈ”又は“Ｌ”の制御信号Ｓ３５を供給する。
制御信号Ｓ３５が“Ｈ”のときに、ＮＭＯＳ３２はオンし、ＮＭＯＳ２２がオンしている期間に、コンデンサ２４からトランス３１の一次巻線３１ａにスイッチング電流が流れてエネルギーが蓄積される。
制御信号Ｓ３５が“Ｌ”のときにＮＭＯＳ３２はオフし、ＮＭＯＳ３２がオフしたときに、オン期間で蓄積されたエネルギーに従って電流が二次巻線３１ｂ及びダイオード３３を介してコンデンサ３４に流れる。コンデンサ３４は、この電流によって充電され、ダイオード３３の整流電圧を平滑化する。コンデンサ３４は、負荷Ｌに供給するための直流電圧Ｖ０で充電される。
出力電圧検出回路３６は、直流電圧Ｖ０に比例する電圧を抵抗３６ａ及び３６ｂで生成し、直流電圧Ｖ０のレベルを示す信号をＤＣ／ＤＣ部制御回路３５に与える。ＤＣ／ＤＣ部制御回路３５は、出力電圧検出回路３６から与えられた信号のレベルに基づいてＰＷＭ制御を行う。
即ち、直流電圧Ｖ０が予め設定された電圧よりもわずかに高くなれば、ＤＣ／ＤＣ部制御回路３５は、制御信号Ｓ３５のデューティ比をわずかに小さくする。制御信号Ｓ３５のデューティ比がわずかに小さくなれば、直流電圧Ｖ０は低下する。
一方、直流電圧Ｖ０が予め設定された電圧よりわずかに低下すれば、ＤＣ／ＤＣ部制御回路３５は、制御信号Ｓ３５のデューティ比をわずかに大きくする。制御信号Ｓ３５のデューティ比をわずかに大きくすれば、直流電圧Ｖ０は上昇する。このようにして、直流電圧Ｖ０は予め設定された電圧になるように制御され、ほぼ一定になる。
負荷Ｌに流れる負荷電流Ｉ０の増減に伴って、負荷Ｌは軽負荷状態になったり、非軽負荷状態になったりする。この負荷状態の変化に伴って、直流電圧Ｖ０もわずかに変化する。
負荷状態検出回路４０は、ＤＣ／ＤＣ部制御回路３５が発生する制御信号Ｓ３５のデューティ比に基づいて負荷Ｌの負荷状態を検出する。
負荷状態検出回路４０の抵抗４０ａ及び抵抗４０ｂは、“Ｈ”と“Ｌ”が繰り返される制御信号Ｓ３５のレベルを分圧する。コンデンサ４０ｃは、この制御信号Ｓ３５の分圧信号によって充電されて、この分圧信号を平滑化する。負荷状態検出回路４０は、平滑化したレベルの信号を比較器４０ｄの入力端子（＋）に供給する。
比較器４０ｄは、コンデンサ４０ｃから与えられた信号のレベルと基準電源４０ｅから与えられた基準電圧とを比較する。
図５に示すように、時刻ｔ２〜ｔ３において、負荷Ｌに一定の負荷電流Ｉ０が流れ、比較器４０ｄの入力端子（＋）に与えられたコンデンサ４０ｃの信号レベルが基準電圧よりも高くなると、比較器４０ｄは、“Ｈ”の信号Ｓ４０を出力する。負荷状態検出回路４０は、負荷Ｌが非軽負荷状態であることを示す判別信号として、この“Ｈ”の信号Ｓ４０を期間設定回路４１に出力する。
期間設定回路４１のＮＭＯＳ４１ａのゲートに供給される信号Ｓ４０のレベルが“Ｈ”であれば、ＮＭＯＳ４１ａはオンする。ＮＭＯＳ４１ａがオンすると、コンデンサ４１ｂの一方の電極は接地され、コンデンサ４１ｂの充電電圧Ｖｃは、ほぼ０になる。シュミットトリガ回路４１ｄに供給される信号のレベルは閾値Ｖｔｈ１以下になるので、シュミットトリガ回路４１ｄは、“Ｈ”の信号Ｓ４１をＰＦＣオンオフ切換回路４２に供給する。
ＰＦＣオンオフ切換回路４２のＰＭＯＳ４２ａは、ゲートに“Ｈ”の信号Ｓ４１が供給されて、オフする。ＰＭＯＳ４２ａがオフすると、ＰＦＣ部制御回路２５は、タイミング制御回路２５ａが生成した制御信号Ｓ２５を力率改善回路２０に出力する。力率改善回路２０は、コンデンサ２４を、交流電源１で発生する交流電圧よりも高い電圧で充電し、コンデンサ２４の充電電圧Ｅ０は、電圧Ｅ１になる。
時刻ｔ３になって、負荷Ｌに流れる負荷電流Ｉ０が減少すると、制御信号Ｓ３５のデューティ比は小さくなる。制御信号Ｓ３５のデューティ比が小さくなって、コンデンサ４０ｃから与えられた信号のレベルが基準電圧よりも低くなると、比較器４０ｄが出力する信号Ｓ４０のレベルは、“Ｈ”から“Ｌ”に変化する。負荷状態検出回路４０は、負荷Ｌが軽負荷状態になったことを示す信号として、この“Ｌ”の信号Ｓ４０を期間設定回路４１に出力する。
期間設定回路４１のＮＭＯＳ４１ａのゲートに供給される信号Ｓ４０のレベルが“Ｈ”から“Ｌ”に変化すると、オンしていたＮＭＯＳ４１ａはオフする。ＮＭＯＳ４１ａがオフすると、コンデンサ４１ｂは、定電流源４１ｃの電流によって充電され、コンデンサ４１ｂの充電電圧Ｖｃは、０から上昇する。
コンデンサ４１ｂの充電電圧Ｖｃが上昇しても、シュミットトリガ回路４１ｄの閾値Ｖｔｈ１を超える前の時刻ｔ４において、非軽負状態に戻れば、負荷状態検出回路４０は、“Ｈ”の信号Ｓ４０を期間設定回路４１に出力する。そして、期間設定回路４１のＮＭＯＳ４１ａは、ゲートに“Ｈ”の信号Ｓ４０が供給されてオンし、コンデンサ４１ｂの充電電圧Ｖｃは閾値ｔｈ１を超えないまま、コンデンサ４１ｂは、再び接地される。このため、シュミットトリガ回路４１ｄは、“Ｈ”の信号Ｓ４１を継続してＰＦＣオンオフ切換回路４２のＰＭＯＳ４２ａのＰＭＯＳ４２ａに供給する。
ＰＭＯＳ４２ａは、オフしたままとなり、力率改善回路２０のＮＭＯＳ２２は、ＰＦＣ部制御回路２５が出力した制御信号Ｓ２５のレベルに従って、オン、オフする。このように、負荷Ｌが軽負荷状態になっても、予め設定された時間Ｔが経過する前に非軽負荷状態に切り換われば、力率改善回路２０は、そのまま、動作を継続する。
力率改善回路２０が動作を継続して、時刻ｔ９になり、負荷Ｌに流れる負荷電流Ｉ０が減少し、比較器４０ｄの入力端子（＋）の電圧が基準電圧未満になると、負荷状態検出回路４０は、同じように負荷Ｌが軽負荷状態になったことを示す信号として、“Ｌ”の信号Ｓ４０を期間設定回路４１に出力する。
期間設定回路４１のＮＭＯＳ４１ａはオフして、コンデンサ４１ｂの充電電圧Ｖｃは、０から上昇する。時刻ｔ９から時間Ｔが経過して、時刻ｔ１０になっても、非軽負荷状態が継続していると、コンデンサ４１ｂの充電電圧Ｖｃは、シュミットトリガ回路４１ｄの閾値Ｖｔｈ１を超える。
シュミットトリガ回路４１ｄに供給される信号のレベルが閾値Ｖｔｈ１を超えると、シュミットトリガ回路４１ｄは、“Ｌ”の信号Ｓ４１をＰＦＣオンオフ切換回路４２に供給する。
ＰＦＣオンオフ切換回路４２のＰＭＯＳ４２ａは、ゲートに“Ｌ”の信号Ｓ４１が供給されてオンする。ＰＭＯＳ４２ａがオンすると、ＰＦＣ部制御回路２５は、“Ｌ”の制御信号Ｓ２５を力率改善回路２０に供給する。力率改善回路２０のＮＭＯＳ２２は、ゲートに“Ｌ”の制御信号Ｓ２５が供給されて、オフしたままになる。即ち、力率改善回路２０の動作は停止する。力率改善回路２０の動作が停止すると、その分、消費電力は低下する。そして、コンデンサ２４の充電電圧Ｅ０は低下する。
時刻ｔ１１において、負荷Ｌが非軽負荷状態になった場合、力率改善回路２０は、動作を開始する。負荷Ｌが非軽負荷状態になった場合、スイッチング電源装置の負荷が増大するため、コンデンサ２４の充電電圧Ｅ０は、さらに低下する。しかし、力率改善回路２０が動作を停止した時刻ｔ１０におけるコンデンサ２４の充電電圧Ｅ０が電圧Ｅ１になっているので、力率改善回路２０が動作を開始しても、充電電圧Ｅ０は、電圧Ｅ２以下には低下しない。従って、ＤＣ／ＤＣ変換回路３０は、出力電圧Ｖ０を維持することができ、ほぼ一定の出力電圧Ｖ０を負荷Ｌに印加する。
そして、力率改善回路２０は、動作を開始してから、起動時間が経過すると、コンデンサ２４を充電し、充電電圧Ｅ０を電圧Ｅ１まで上昇させる。
以上説明したように、この実施形態のスイッチング電源装置では、負荷Ｌが軽負荷状態になっても、予め設定された時間Ｔが経過するまでは、起動に一定の時間を要する力率改善回路２０の動作を継続させるようにした。
従って、負荷Ｌが軽負荷状態と非軽負荷状態を繰り返しても、コンデンサ２４の充電電圧Ｅ０が、ＤＣ／ＤＣ変換回路３０の最低動作電圧Ｅ２以下になることを防止することができ、ＤＣ／ＤＣ変換回路３０の出力電圧Ｖ０を予め設定された電圧に維持することができる。このため、負荷Ｌの誤動作を防止することもできる。
（第２の実施形態）
図６は、本発明の第２の実施形態に係るスイッチング電源装置を示す構成図である。
前述の第１の実施形態では、コイル２１を用いた非絶縁形力率改善回路２０を搭載したスイッチング電源装置を説明したが、種々の力率改善回路を搭載することが可能である。また、第１の実施形態のスイッチング電源装置のＤＣ／ＤＣ変換回路３０は、トランス３１を使用しているが、トランスを使用しないＤＣ／ＤＣ変換回路を搭載してもよい。本実施形態のスイッチング装置は、絶縁形の力率改善回路５０と昇圧型のＤＣ／ＤＣ変換回路６０とを搭載すると共に、負荷状態検出回路７０と、期間設定回路７１と、ＰＦＣオンオフ切換回路７２とを備えている。
力率改善回路５０は、トランス５１と，ＮＭＯＳ５２と、ダイオード５３と、コンデンサ５４と、ＰＦＣ部制御回路５５とを備えている。
交流電源１が発生する交流電圧を整流する全波整流回路２の正極に、トランス５１の一次巻線の一端が接続され、一次巻線の他端にＮＭＯＳ５２のドレインが接続されている。ＮＭＯＳ５２のソースは、全波整流回路２の負極に接続されている。
トランス５１の二次巻線の一端に、ダイオード５３のアノードが接続され、ダイオード５３のカソードにコンデンサ５４の一方の電極が接続されている。コンデンサ５４の他方の電極は、トランス５１の二次巻線の他端と共に接地されている。ＮＭＯＳ５２のゲートにＰＦＣ部制御回路５５の出力端子が接続されている。ＰＦＣ部制御回路５５は、第１の実施形態のＰＦＣ部制御回路２５と同様の回路である。
ＤＣ／ＤＣ変換回路６０は、コイル６１と、ＮＭＯＳ６２と、ダイオード６３と、コンデンサ６４と、ＤＣ／ＤＣ部制御回路６５と、出力電圧検出回路６６とを備えている。
コイル６１の一端は、力率改善回路５０のコンデンサ５４とダイオード５３との接続点に接続されている。コイル６１の他端には、ＮＭＯＳ６２のドレインとダイオード６３のアノードとに接続されている。ダイオード６３のカソードが、コンデンサ６４の一方の電極に接続されている。コンデンサ６４の他方の電極は、ＮＭＯＳ６２のソースと共に接地されている。コンデンサ６４の両電極間に負荷Ｌが接続される。
ＤＣ／ＤＣ部制御回路６５は、第１の実施形態のＤＣ／ＤＣ部制御回路３５と同様の回路であり、ＤＣ／ＤＣ部制御回路６５の出力端子がＮＭＯＳ６２のゲートに接続されている。出力電圧検出回路６６は、出力電圧検出回路３６と同様の回路であり、コンデンサ６４の一方の電極とダイオード６３のカソードとの接続点に接続されている。出力電圧検出回路６６の出力端子がＤＣ／ＤＣ部制御回路６５に接続されている。
負荷状態検出回路７０、期間設定回路７１及びＰＦＣオンオフ切換回路７２は、第１の実施形態の負荷状態検出回路４０、期間設定回路４１及びＰＦＣオンオフ切換回路４２とそれぞれ同様の回路であり、同様に接続されている。
力率改善回路５０は、ＰＦＣ部制御回路５５の発生する制御信号により、ＮＭＯＳ５２をオン、オフさせる。ＮＭＯＳ５２がオンしたときに、トランス５１の一次巻線にスイッチング電流が流れる。このスイッチング電流が流れることにより、トランス５１にエネルギーが蓄積され、ＮＭＯＳ５２がオフしたときに、そのエネルギーがトランス５１の二次巻線及びダイオード５３を介してコンデンサ５４に充電される。
ＤＣ／ＤＣ変換回路６０のＮＭＯＳ６２は、ＤＣ／ＤＣ部制御回路６５が発生する制御信号のレベルに基づきオン、オフし、ＮＭＯＳ６２がオンしたときにコイル６１にスイッチング電流が流れる。スイッチング電流が流れることにより、コイル６１に蓄積されたエネルギーが、ＮＭＯＳ６２がオフしている期間に、ダイオード６３を介してコンデンサ６４に蓄積される。コンデンサ６４に蓄積されたエネルギーが、負荷Ｌに供給する直流出力電圧Ｖ０になる。
負荷状態検出回路７０、期間設定回路７１及びＰＦＣオンオフ切換回路７２は、第１の実施形態の負荷状態検出回路４０、期間設定回路４１及びＰＦＣオンオフ切換回路４２とそれぞれ同様に動作する。
以上のように、本実施形態のスイッチング電源装置は、第１の実施形態とは異なる力率改善回路５０及びＤＣ／ＤＣ変換回路６０を搭載しているが、負荷状態検出回路７０、期間設定回路７１及びＰＦＣオンオフ切換回路７２が、第１の実施形態の負荷状態検出回路４０、期間設定回路４１及びＰＦＣオンオフ切換回路４２とそれぞれ同様に動作する。そのため、第１の実施形態と同様に、負荷Ｌに与える直流出力電圧Ｖ０の変動が抑制され、負荷Ｌの誤動作等を防止できる。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。その変形例としては、次のようなものがある。
（１）  本発明は、力率改善回路２０，５０に限られるものではなく、力率改善回路２０，５０とは異なる昇圧型のスイッチング電源回路であってもよいし、倍電圧整流回路のようなものであってもよい。
（２）  本発明は、ＤＣ／ＤＣ変換回路３０，６０ばかりでなく、種々のＤＣ／ＤＣ変換回路を搭載するスイッチング電源装置に適用できる。
（３）  図３の期間設定回路４１は、シュミットトリガ回路４１ｄを備えていたが、シュミットトリガ回路４１ｄの代わりに、図７に示すように直流電源４１ｅ及び比較器４１ｆを備えてもよい。
図７は、期間設定回路４１の変形例を示す回路図である。
この場合、コンデンサ４１ｂの一方の電極とＮＭＯＳ４１ａのドレインとの接続点を比較器４１ｆの入力端子（−）に接続し、直流電源４１ｅを比較器４１ｆの入力端子（＋）に接続すればよい。また、比較器４１ｆの出力に応じて直流電源４１ｅの発生する基準電圧を可変にし、シュミットインバータであるシュミットトリガ回路４１ｄを設けた場合と同様に、ヒステリシスを持たせてもよい。
（４）  第１の実施形態では、シュミットトリガ回路を有する期間設定回路４１を使用し、負荷状態検出回路４０の出力信号Ｓ４０と期間設定回路４１の出力信号Ｓ４１との間にヒステリシスを設け、力率改善回路２０での充電の実施と停止とが安定して切替るようにした。これに対し、負荷状態検出回路４０にシュミットトリガ回路等のヒステリシスを持たせる回路を設け、力率改善回路２０での充電の実施と停止とが安定して切替るようにしてもよい。
（５）  負荷状態検出回路４０では、軽負荷状態か非軽負状態かを制御信号Ｓ３５のデューティ比に基づいて判定しているが、直流出力電圧Ｖ０から判定する構成、或いは帰還信号から判定する構成にしてもよい。
（６）  ＰＦＣオンオフ切換回路４２をＰＭＯＳ４２ａで構成して、制御信号Ｓ２５を“Ｌ”に固定する構成にしたが、ＰＦＣオンオフ切換回路４２が発生する信号でＰＦＣ部制御回路２５を活性化させたり、非活性にする構成にしてもよい。
（７）  負荷状態検出回路４０は、次の図８に示す負荷状態検出回路８０に変更することが可能である。
図８は、負荷状態検出回路４０の変形例の負荷状態検出回路８０を示す回路図である。
この負荷状態検出回路８０は、オン期間比較回路８０Ａと、基準期間発生回路８０Ｂとを備えている。
オン期間比較回路８０Ａは、遅延型フリップフロップ（以下、Ｄ−ＦＦという）８１で構成されている。Ｄ−ＦＦ８１のデータ入力端子Ｄには、ＤＣ／ＤＣ部制御回路３５からＮＭＯＳ３２のゲートに与える制御信号Ｓ３５が入力される。Ｄ−ＦＦ８１の正相出力端子Ｑが、この負荷状態検出回路８０の出力端子となり、負荷状態検出回路８０は、負荷Ｌが軽負荷状態か非軽負荷状態かを示す信号Ｓ４０を出力する。
基準期間発生回路８０Ｂは、第１の基準期間発生回路８２と第２の基準期間発生回路８３と、切替えスイッチ回路８４とを備えている。第１の基準期間発生回路８２は、図示しない内部発振器等が発生する周期波信号に同期し、第１の基準期間（Ｔ１）の幅を有するパルス信号Ｐ１を発生する回路である。第２の基準期間発生回路８３は、その周期波信号に同期し、且つ、第１の基準期間より短い第２の基準期間（Ｔ２）の幅を有するパルス信号Ｐ２を発生する回路である。
切替えスイッチ回路８４は、２入力ＡＮＤゲート８４ａと、２入力ＡＮＤゲート８４ｂと、２入力ＯＲゲート８４ｃとを備えている。ＡＮＤゲート８４ａの一方の入力端子は、第１の基準期間発生回路８２の出力端子に接続され、ＡＮＤゲート８４ａの他方の入力端子は、Ｄ−ＦＦ８１の逆相出力端子Ｑバーに接続されている。ＡＮＤゲート８４ａの出力端子が、ＯＲゲート８４ｃの一方の入力端子に接続されている。
ＡＮＤゲート８４ｂの一方の入力端子は、第２の基準期間発生回路８３の出力端子に接続されている。ＡＮＤゲート８４ｂの他方の入力端子は、Ｄ−ＦＦ８１の正相出力端子Ｑに接続されている。ＡＮＤゲート８４ｂの出力端子が、ＯＲゲート８４ｃの他方の入力端子に接続されている。ＯＲゲート８４ｃの出力端子が、切替えスイッチ回路８４の出力端子になり、Ｄ−ＦＦ８１のクロック端子に接続されている。
負荷状態検出回路８０の動作を説明する。
第１の基準期間発生回路８２は、図示しない発振器が発生する周期波信号に同期して、パルス幅がＴ１のパルス信号Ｐ１を発生する。第２の基準期間発生回路８３は、パルス幅がＴ１よりも短いＴ２のパルス信号Ｐ２をその周期波信号に同期して発生する。
Ｄ−ＦＦ８１の正相出力端子Ｑと逆相出力端子Ｑバーとは、論理レベルが相補的な信号をそれぞれ出力する。Ｄ−ＦＦ８１の逆相出力端子Ｑバーが“Ｈ”のときには、切替えスイッチ回路８４のＡＮＤゲート８４ａは、第１の基準期間発生回路８２が発生するパルス信号Ｐ１を通過させる。Ｄ−ＦＦ８１の正相出力端子Ｑが“Ｈ”のときには、ＡＮＤゲート８４ｂは第２の基準期間発生回路８３が発生するパルス信号Ｐ２を通過させる。ＯＲゲート８４ｃは、ＡＮＤゲート８４ａ，８４ｂの出力信号の論理和を求めて、Ｄ−ＦＦ８１のクロック端子に与える。即ち、切替えスイッチ回路８４は、Ｄ−ＦＦ８１の正相出力端子Ｑが“Ｈ”のときには第２の基準期間発生回路８３を選択し、その出力信号をＤ−ＦＦ８１のクロック端子に与え、Ｄ−ＦＦ８１の逆相出力端子Ｑバーが“Ｈ”のときには、第１の基準期間発生回路８２を選択してその出力信号をＤ−ＦＦ８１のクロック端子に与える。
Ｄ−ＦＦ８１は、クロック端子のレベルが立ち下がったとき、ＤＣ／ＤＣ部制御回路３５がＮＭＯＳ３２のゲートに与えている制御信号Ｓ３５の信号レベルの状態をラッチする。
例えば、Ｄ−ＦＦ８１の逆相出力端子Ｑバー“Ｈ”になっているときに、切替えスイッチ回路８４が第１の基準期間発生回路８２を選択し、Ｄ−ＦＦ８１のクロック端子にパルス信号Ｐ１を与える。パルス信号Ｐ１が立下がったときに、制御信号Ｓ３５が“Ｈ”でＮＭＯＳ３２がオンしている状態であれば、Ｄ−ＦＦ８１が“Ｈ”をラッチし、正相出力端子Ｑから“Ｈ”を出力する。
制御信号Ｓ３５が、パルス信号Ｐ１の立下がる以前に“Ｌ”になっていれば、Ｄ−ＦＦ８１が“Ｌ”をラッチし、正相出力端子Ｑから“Ｌ”出力する。即ち、Ｄ−ＦＦ８１は、ＮＭＯＳ３２がオンしている期間と第１の基準期間発生回路８２が発生する期間と比較し、その結果を信号Ｓ４０に示す。負荷Ｌが軽負荷状態のときには、ＮＭＯＳ３２がオフするタイミングが早いので、信号Ｓ４０が“Ｌ”になる。負荷Ｌが非軽負荷状態のときには、ＮＭＯＳ３２がオフするタイミングが遅いので、信号Ｓ４０が“Ｈ”になる。
Ｄ−ＦＦ８１の正相出力端子Ｑが“Ｈ”になっているときに、切替えスイッチ回路８４は第２の基準期間発生回路８３を選択し、Ｄ−ＦＦ８１のクロック端子にパルス信号Ｐ２を与える。パルス信号Ｐ２が立下がったときに、制御信号Ｓ３５が“Ｈ”でＮＭＯＳ３２がオンしている状態であれば、Ｄ−ＦＦ８１が“Ｈ”をラッチし、正相出力端子Ｑのレベルが“Ｈ”になる。制御信号Ｓ３５が、パルス信号Ｐ２の立下がる以前に“Ｌ”になっていれば、Ｄ−ＦＦ８１が“Ｌ”をラッチし、正相出力端子Ｑのレベルを出力する。
即ち、Ｄ−ＦＦ８１は、ＮＭＯＳ３２がオンしている期間と、第２の基準期間発生回路８３が発生する期間と比較し、その結果を示す信号Ｓ４０を出力する。負荷Ｌが軽負荷状態のときには、ＮＭＯＳ３２がオフするタイミングが早いので、信号Ｓ４０のレベルは“Ｌ”になる。負荷Ｌが非軽負荷状態のときには、ＮＭＯＳ３２がオフするタイミングが遅いので、信号Ｓ４０のレベルは“Ｈ”になる。
なお、第１の基準期間発生回路８２で設定する期間（Ｔ１）を、第２の基準期間回路８３で設定する基準期間（Ｔ２）よりも長くしたことにより、切替えスイッチ回路８４は、選択切替えにヒステリシスを有する。
（８）  図４のＰＦＣオンオフ切換回路４２は、ＰＭＯＳ４２ａをオンして、ＰＦＣ部制御回路２５の出力端子を接地させることにより、スイッチング素子のＮＭＯＳ２２のスイッチング動作を停止させている。この方法では、ＰＦＣ部制御回路２５を駆動する図示しない制御電源が接地されることになり、損失が大きくなる。このような損失を防ぐために、次の図９及び図１０のＰＦＣオンオフ切換回路９０，１００を用いてもよい。
図９は、ＰＦＣオンオフ切換回路４２の変形例のＰＦＣオンオフ切換回路９０を示す回路図である。
このＰＦＣオンオフ切換回路９０は、インバータ９１と、３個のＮＰＮ型トランジスタ９２，９３，９４と、２個のＰＮＰ型トランジスタ９５，９６と、定電流源９７とを備えている。インバータ９１の入力端子には、期間設定回路４１より、信号Ｓ４１が入力される。インバータ９１の出力端子が、トランジスタ９２のベースに接続されている。トランジスタ９２のエミッタは接地されている。
トランジスタ９２のコレクタと、トランジスタ９３のコレクタ及びベースと、トランジスタ９４のベースとは、定電流源９７に接続されている。トランジスタ９３，９４のエミッタは共に接地されている。トランジスタ９３，９４は、カレントミラー回路を構成している。
トランジスタ９４のコレクタが、トランジスタ９５のコレクタ及びベースと、トランジスタ９６のベースとに接続されている。トランジスタ９５，９６のエミッタは、電源に共通に接続されている。トランジスタ９５，９６によって、カレントミラー回路が構成される。トランジスタ９６のコレクタが、ＰＦＣ部制御回路２５の駆動電流Ｉｂａｉｓ入力端子に接続されている。
図９のＰＦＣオンオフ切換回路９０では、期間設定回路４１から与えられた信号Ｓ４１のレベルが高ければ、インバータ９１が“Ｌ”を出力し、トランジスタ９２がオフする。これにより、トランジスタ９３及びトランジスタ９４のベース電圧が上昇し、トランジスタ９３及びトランジスタ９４がオンする。つまり、トランジスタ９３，９４からなるカレントミラー回路がオンする。トランジスタ９４がオンすることにより、トランジスタ９５及びトランジスタ９６のベース電圧が降下し、トランジスタ９５及びトランジスタ９６からなるカレントミラー回路がオンする。これにより、ＰＦＣ部制御回路２５に駆動電流Ｉｂｉａｓが、トランジスタ９６を介して流入する。駆動電流Ｉｂｉａｓが与えられたＰＦＣ部制御回路２５は動作を開始し、ＮＭＯＳ２２をオン、オフする制御信号Ｓ２５を発生する。
期間設定回路４１から与えられた信号Ｓ４１のレベルが低ければ、インバータ９１が“Ｈ”を出力し、トランジスタ９２がオンする。トランジスタ９２がオンすることにより、トランジスタ９３及びトランジスタ９４のベース電圧が低下し、トランジスタ９３，９４で構成されるカレントミラー回路がオフ状態になる。トランジスタ９４がオフすることにより、カレントミラー回路を構成するトランジスタ９５，９６のベース電圧が上昇し、トランジスタ９６がオフする。トランジスタ９６がオフすることにより、ＰＦＣ部制御回路２５には駆動電流Ｉｂｉａｓが流入しなくなり、ＰＦＣ部制御回路２５の動作は、停止する。即ち、ＮＭＯＳ２２のオンオフを制御する制御信号Ｓ２５が“Ｌ”に固定され、ＮＭＯＳ２２のオン、オフが停止される。
この図９のＰＦＣオンオフ切換回路９０では、ＰＦＣ部制御回路２５の内部の駆動電流ＩｂｉａｓをＰＦＣ部制御回路２５に流入させないことにより、ＮＭＯＳ２２のオン、オフを停止するので、ＰＦＣ部制御回路２５での電力消費を大幅に抑制できる。
図１０は、ＰＦＣオンオフ切換回路４２の他の変形例のＰＦＣオンオフ切換回路１００を示す回路図である。
このＰＦＣオンオフ切換回路１００は、抵抗１０１と、ＮＰＮ型トランジスタ１０２と、抵抗１０３と、ＰＮＰ型トランジスタ１０４とで構成されている。抵抗１０１の一端には、期間設定回路４１から信号Ｓ４１が入力される。抵抗１０１の他端がトランジスタ１０２のベースに接続されている。トランジスタ１０２のエミッタが接地され、トランジスタ１０２のコレクタが抵抗１０３の一端に接続されている。抵抗１０３の他端がトランジスタ１０４のベースに接続されている。
トランジスタ１０４のエミッタが電源に接続され、トランジスタ１０４のコレクタがＰＦＣ部制御回路２５の電源端子に接続されている。トランジスタ１０４は、ＰＦＣ部制御回路２５に供給される電力を遮断するスイッチとなる。
期間設定回路４１が出力する信号Ｓ４１のレベルが高いときには、トランジスタ１０２がオン状態であり、トランジスタ１０４のベース電圧を降下させている。よって、トランジスタ１０４がオン状態であり、ＰＦＣ部制御回路２５に電力が供給され、ＰＦＣ部制御回路２５が動作する。これにより、ＮＭＯＳ２２がオン、オフする。期間設定回路４１の出力信号Ｓ４１のレベルが低下すると、トランジスタ１０２がオフし、トランジスタ１０４がオフする。この状態では、ＰＦＣ部制御回路２５に電力が供給されず、ＰＦＣ部制御回路２５は動作せず、ＮＭＯＳ２２はオン、オフしない。
この図１０のＰＦＣオンオフ切換回路１００では、トランジスタ１０４がＰＦＣ部制御回路２５の電源を遮断するため、ＰＦＣ部制御回路２５での電力損失を最小限に抑制できる。
本発明は、２００２年１２月２４日に出願された特願２００２−３７３０２７を基礎とするものであり、本明細書中にその明細書、特許請求の範囲、図面全体を参考として取り込むものとする。
【産業上の利用の可能性】
本発明は、電源装置を使用する産業分野に利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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