(57)【要約】レジスト（３）をマスクとして表面構成膜（２）をエッチングし、表面構成膜（２）に開口（３ａ）の形状に倣ったパターニングをする。これにより、開口（３ａ）と同一形状をなす段差部位（４）が形成され、開口（３ａ）から段差部位（４）の側壁（４ａ）が露出する。そして、シュリンク剤をスピンコートし、第１の温度で反応させた後に現像して開口（３ａ）をシュリンクさせる。この場合、シュリンク量を高精度に制御するため、１回目の反応では目標のシュリンク量の例えば１／２程度の開口縮小を行う。更に、シュリンク剤をスピンコートし、第２の温度で反応させた後に現像して開口（３ａ）をシュリンクさせる。本例では、この２回目のシュリンク工程で所期の開口長を得る。第２の温度は１回目のシュリンク量により加減される。これにより、短波長光を用いるレジスト（短波長レジスト）や電子線を用いるレジスト（電子線レジスト）等について、安定なシュリンク効果をもって微細開口を得ることができ、しかも開口長の正確な制御が実現する。
2004100235.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方にレジストを形成する工程と、
前記レジストに開口を形成する工程と、
前記レジストをマスクとして前記開口からの露出部位を加工し、前記基板の表面を基準として前記開口形状に倣った相対的な段差部位を形成する工程と、
前記開口を縮小させる処理を複数回前記レジストに施す工程と
を含むことを特徴とするレジストの加工方法。
【請求項２】
前記レジストを形成する前に、前記基板の上方に表面構成膜を形成する工程を更に含み、
前記段差部位を形成するに際して、前記レジストをマスクとして前記表面構成膜を加工し、前記段差部位を形成することを特徴とする請求項１に記載のレジストの加工方法。
【請求項３】
前記段差部位を形成するに際して、前記レジストをマスクとして前記基板を加工し、前記基板に前記開口形状に倣った前記段差部位を形成することを特徴とする請求項１に記載のレジストの加工方法。
【請求項４】
前記開口を縮小させる処理の前に、前記レジストの前記開口側壁の一部又は全部に、電子線照射又は光照射し、変性領域を形成する工程を更に含むことを特徴とする請求項１に記載のレジストの加工方法。
【請求項５】
前記開口を縮小させる処理の前に、前記レジストの前記開口側壁を順テーパ化する工程を更に含むことを特徴とする請求項１に記載のレジストの加工方法。
【請求項６】
前記レジストに前記開口を形成した際に、前記開口から前記段差部位の側壁が露出することを特徴とする請求項１に記載のレジストの加工方法。
【請求項７】
複数回の前記開口縮小処理を行う際に、少なくともいずれか１回の前記開口縮小処理を他の前記開口縮小処理と異なる処理温度で実行することを特徴とする請求項１に記載のレジストの加工方法。
【請求項８】
複数回の前記開口縮小処理の後、前記開口の縮小領域を形成する有機物の軟化温度以上の熱処理を加えることを特徴とする請求項１に記載のレジストの加工方法。
【請求項９】
複数回の前記開口縮小処理を行う際に、開口縮小を生ぜしめる縮小剤の濃度について、少なくともいずれか１回の前記開口縮小処理を他の前記開口縮小処理と異なる前記濃度で実行することを特徴とする請求項１に記載のレジストの加工方法。
【請求項１０】
基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストを形成する工程と、
前記レジストに開口を形成する工程と、
前記レジストをマスクとして前記層間絶縁膜を加工し、前記層間絶縁膜の表面を基準とした溝を前記層間絶縁膜に形成する工程と、
前記開口を縮小させる処理を複数回前記レジストに施す工程と、
縮小した後の前記レジストをマスクとして前記層間絶縁膜を加工し、縮小した後の前記開口形状に倣った接続孔を前記層間絶縁膜に形成する工程と、
前記レジストを除去する工程と、
少なくとも前記接続孔を埋め込むように、前記層間絶縁膜上に導電材料を堆積する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜を材質の異なる少なくとも２層の多層絶縁膜として形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記開口を縮小させる処理の前に、前記レジストの前記開口側壁の一部又は全部に、電子線照射又は光照射し、変性領域を形成する工程を更に含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記開口を縮小させる処理の前に、前記レジストの前記開口側壁を順テーパ化する工程を更に含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記溝を形成した後に、前記レジストを形成し、
前記開口を形成した際に、前記開口から前記溝の側壁が露出することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１５】
複数回の前記開口縮小処理を行う際に、少なくともいずれか１回の前記開口縮小処理を他の前記開口縮小処理と異なる処理温度で実行することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１６】
複数回の前記開口縮小処理の後、前記開口の縮小領域を形成する有機物の軟化温度以上の熱処理を加えることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１７】
複数回の前記開口縮小処理を行う際に、開口縮小を生ぜしめる縮小剤の濃度について、少なくともいずれか１回の前記開口縮小処理を他の前記開口縮小処理と異なる前記濃度で実行することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１８】
基板の上方にレジストを形成する工程と、
前記レジストに開口を形成する工程と、
前記レジストをマスクとして前記開口からの露出部位を加工し、前記基板の表面を基準として前記開口形状に倣った相対的な段差部位を形成する工程と、
前記開口を縮小させる処理を複数回前記レジストに施す工程と、
前記開口を埋め込むように導電材料を堆積する工程と、
前記レジストを除去し、前記導電材料からなるゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記レジストを下層レジスト及び上層レジストを含む少なくとも２層から構成し、
前記下層レジストには前記開口として第１の開口を形成し、前記上層レジストにはリフトオフ法により前記ゲート電極を形成するための庇構造となる第２の開口を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記レジストを下層レジスト及び上層レジストを含む少なくとも２層から構成するとともに、前記レジスト上に第３の開口を有する他のレジストを形成し、
前記他のレジストをマスクとして前記レジストを加工し、前記下層レジストには前記開口として第１の開口を形成し、前記上層レジストにはリフトオフ法により前記ゲート電極を形成するための庇構造となる第２の開口を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２１】
前記基板の上方に表面構成膜を形成する工程を更に含み、
前記段差部位を形成するに際して、前記レジストをマスクとして前記表面構成膜を加工し、前記表面構成膜に前記開口形状に倣った前記段差部位を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２２】
前記段差部位を形成するに際して、前記レジストをマスクとして前記基板を加工し、前記基板に前記開口形状に倣った前記段差部位を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２３】
前記開口を縮小させる処理の前に、前記レジストの前記開口側壁の一部又は全部に、電子線照射又は光照射し、変性領域を形成する工程を更に含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２４】
前記開口を縮小させる処理の前に、前記レジストの前記開口側壁を順テーパ化する工程を更に含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２５】
前記開口を形成した際に、前記開口から前記段差部位の側壁が露出することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２６】
複数回の前記開口縮小処理を行う際に、少なくともいずれか１回の前記開口縮小処理を他の前記開口縮小処理と異なる処理温度で実行することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２７】
複数回の前記開口縮小処理の後、前記開口の縮小領域を形成する有機物の軟化温度以上の熱処理を加えることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２８】
複数回の前記開口縮小処理を行う際に、開口縮小を生ぜしめる縮小剤の濃度について、少なくともいずれか１回の前記開口縮小処理を他の前記開口縮小処理と異なる前記濃度で実行することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２９】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記半導体基板上において、前記ゲート電極の前記半導体基板との接合部の近傍に沿って開口するように形成されてなる表面構成膜と
を含むことを特徴とする半導体装置。
【請求項３０】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記半導体基板上に形成され、表層に形成された溝及び前記溝と一体形成されてなる接続孔を有する層間絶縁膜と、
少なくとも前記接続孔を埋め込み、前記層間絶縁膜上で延在する配線と
を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、レジストの加工方法、半導体装置及びその製造方法に関し、レジスト開口を安定且つ大幅に縮小化（シュリンク）させて微細パターンを得る技術を対象とする。
【背景技術】  近時では、半導体メモリ及びシステムＬＳＩ等に対する回路面積縮小及び高性能化の要請から、配線等の微細化が盛んに行われており、特に配線層間を接続するコンタクトホールの微細化のために最新のリソグラフ技術が用いられようとしている。一方、高周波特性の優れたトランジスタでは、微細なゲート電極が必須であるが、特に化合物半導体分野では、微細ゲート電極を有するトランジスタは準ミリ・ミリ波帯電波の送受信ばかりか、信号処理用（光通信）用デバイスとして有用である。特に、優れた高周波特性が要求させるデバイスについては、電子線描画によるゲート長短縮が盛んに行われてきた。
従来は、露光光源波長の短波長化や電子ビームの大きさを微細化することにより微細開口を形成してきた。また、レジストを熱処理することにより開口長を短縮したり、種類の異なるレジストをミキシングさせる等が行われてきた。
しかしながら、光源を短波長化することによりレジスト開口の微細化を行う場合、装置及びマスクが高価なため、製造コストに対して負担となっている。
また、電子ビーム露光技術を用いた開口微細化に関しては、ビーム成形精度を向上させることにより開口長が０．０５μｍ以下の開口を得ることができつつあるが、スループット及び安定性の観点から問題も少なくない。そこで、安価な光源または安定技術水準の電子線描画装置により極微細な開口を形成する手法が必要となるが、従来のレジスト変形（熱処理、ミキシング）技術では０．０５μｍ程度の開口長の縮小量が限界である。
本発明は、短波長光を用いるレジスト（短波長レジスト）や電子線を用いるレジスト（電子線レジスト）等について、安定なシュリンク効果をもって微細開口を得ることができ、しかも開口長の正確な制御を実現するレジストの形成方法、当該形成方法を適用してなる半導体装置及びその製造方法を提供することを目的とする。具体的には、短波長レジストでは０．１μｍを超える正確な開口縮小を実現し、電子線レジストでは開口長が０．０５μｍ以下の開口を得ることを目的とする。
【発明の開示】
本発明のレジストの加工方法は、基板の上方にレジストを形成する工程と、前記レジストに開口を形成する工程と、前記レジストをマスクとして前記開口からの露出部位を加工し、前記基板の表面を基準として前記開口形状に倣った相対的な段差部位を形成する工程と、前記開口を縮小させる処理を複数回前記レジストに施す工程とを含む。
本発明の半導体装置の製造方法は、基板の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜上にレジストを形成する工程と、前記レジストに開口を形成する工程と、前記レジストをマスクとして前記層間絶縁膜を加工し、前記基板の表面を基準として前記開口形状に倣った溝を前記層間絶縁膜に形成する工程と、前記開口を縮小させる処理を複数回前記レジストに施す工程と、縮小した後の前記レジストをマスクとして前記層間絶縁膜を加工し、縮小した後の前記開口形状に倣った接続孔を前記層間絶縁膜に形成する工程と、前記レジストを除去する工程と、前記溝及び前記接続孔を埋め込むように、前記層間絶縁膜上に導電材料を堆積する工程とを含む。
本発明の半導体装置の製造方法の他の態様は、基板の上方にレジストを形成する工程と、前記レジストに開口を形成する工程と、前記レジストをマスクとして前記開口からの露出部位を加工し、前記基板の表面を基準として前記開口形状に倣った相対的な段差部位を形成する工程と、前記開口を縮小させる処理を複数回前記レジストに施す工程と、前記開口を埋め込むように導電材料を堆積する工程と、前記レジストを除去し、前記導電材料からなるゲート電極を形成する工程とを含む。
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記半導体基板上において、前記ゲート電極の前記半導体基板との接合部の近傍に沿って開口するように形成されてなる表面構成膜とを含む。
本発明の半導体装置の他の態様は、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極を覆うように前記半導体基板上に形成され、表層に形成された溝及び前記溝と一体形成されてなる接続孔を有する層間絶縁膜と、前記溝及び前記接続孔を埋め込み、前記層間絶縁膜上で延在する配線とを含む。
【図面の簡単な説明】  図１Ａ〜図１Ｄは、この基本原理を説明するために単純化した概略断面図である。
図２は、複数回のシュリンク工程によりレジスト開口をシュリンクさせたときの開口長を調べた実験結果を示す特性図である。
図３Ａ〜図３Ｃは、実施形態１によるトランジスタの製造方法を工程順に示す概略断面図である。
図４Ａ〜図４Ｄは、実施形態１によるトランジスタの製造方法を工程順に示す概略断面図である。
図５Ａ〜図５Ｄは、実施形態２によるトランジスタの製造方法を工程順に示す概略断面図である。
図６Ａ〜図６Ｄは、実施形態２によるトランジスタの製造方法を工程順に示す概略断面図である。
図７Ａ〜図７Ｄは、実施形態２の変形例によるトランジスタの製造方法を工程順に示す概略断面図である。
図８Ａ〜図８Ｄは、実施形態２の変形例によるトランジスタの製造方法を工程順に示す概略断面図である。
図９Ａ〜図９Ｅは、実施形態３によるトランジスタの製造方法を工程順に示す概略断面図である。
図１０Ａ〜図１０Ｅは、実施形態３によるトランジスタの製造方法を工程順に示す概略断面図である。
【発明を実施するための最良の形態】  −本発明の基本骨子−
通常のシュリンク剤を用いた場合では、開口形成後、開口シュリンク剤を作用させて概ね０．０５μｍ以下の開口縮小を得る。シュリンク量を増大させるためには、反応温度や薬剤濃度を高めることが必要であるが、開口長０．１μｍ以下または、一回当たり０．０５μｍ以上のシュリンク量で開口の閉塞現象が出現する。目標のシュリンク量を複数回の反応によって得た場合でも、開口が閉塞しやすい傾向が残る。この閉塞現象は、数十μｍ以上の開口幅を持つゲートフィンガー用開口で特に影響が大きく、デバイス歩留まりを著しく低下させる主原因とされている。
本発明者は、大幅な開口縮小（シュリンク）効果を安定して得るには、基板表面を基準としてレジストの開口直下に相対的な段差を設け、開口の底部位にレジストの下方構成物（絶縁膜や基板等であり、材質は問わない。）の端面を露出させ、この状態でシュリンクを進行させれば良いことを見出した。要求される開口縮小効果は、単層レジスト、多層レジスト等の被作用レジストの構造により異なる。例えば多層レジストの場合には、特定層に対して大幅なシュリンク効果を選択的に呈するようにしなくてはならない。また、従来技術では困難であった、大幅な安定シュリンクを得るための手法の確立が必要である。本発明では、レジストの開口直下に相対的な段差を設けてシュリンクさせることにより、例えば０．２μｍを超える大幅なシュリンクを安定して行うことが可能となる。
更に本発明では、レジスト開口のシュリンク工程を一回の処理ではなく複数回に分けて実行する。これにより、シュリンク量及び開口状態を高精度に制御することができる。また、シュリンクした開口が例えばドライエッチング等の後工程に晒されることを考慮すれば、上記の複数回処理を採用することにより、レジストの少なくともシュリンク領域の最表面に十分な耐性を持たせることができる。この場合、例えばシュリンク剤の反応温度を変化させながらシュリンクさせることにより、所期の開口長を安定して得ることができ、最終回のシュリンク反応を高温で行うことにより、より緻密な表面領域を形成することができる。他方、シュリンク領域の最表面を緻密化するように薬剤組成を変化させながら複数回のシュリンクを行うようにしても好適である。
更に本発明では、同一基板上（回路内）でシュリンク量を個別に制御するため、同一のレジスト樹脂であっても分子状態または表面状態によりシュリンク量が異なる現象を利用し、基板面内や回路内部の特定部位のシュリンクを可能にする手法を確立する。ここで特定部位とは、特定のレジスト開口や同一のレジスト開口内の特定側壁を指す。特定部位のレジスト分子状態または表面状態を選択的に変化させる手法としては、電子線照射または光照射等によりレジスト樹脂の特定部位を変質させることが有効である。この特定部位を変性領域と呼ぶ。
上記した本発明の基本原理を具体的に説明する。図１Ａ〜図１Ｄは、この基本原理を説明するために単純化した概略断面図である。
先ず、基板上に基板表面を基準とした相対的な段差を形成する。
ここでは、図１Ａに示すように、例えば半導体基板１上に表面構成膜２を形成する。表面構成膜２の材質は問わない。次に、表面構成膜２上にレジスト３を塗布し、例えばフォトリソグラフィーにより開口３ａを形成する。
続いて、図１Ｂに示すように、レジスト３をマスクとして表面構成膜２をエッチングし、表面構成膜２に開口３ａの形状に倣ったパターニングをする。これにより、開口３ａと同一形状をなす段差部位４が形成され、開口３ａから段差部位４の側壁４ａが露出する。なお、この側壁４ａの露出状態が実現できれば、レジストの開口形成と表面構成膜の開口形成との順序は問わない。
続いて、図１Ｃに示すように、レジスト３の開口３ａの周辺部位に必要に応じて光照射又は電子線照射して、当該周辺部位のレジスト分子状態または表面状態を選択的に変化させ、変性領域３ｂを形成する。なお、変性領域３ｂの形成は本発明に必須ではない。
続いて、図１Ｄに示すように、熱処理により開口３ａの壁面形状を順テーパ状とした後、シュリンク剤をスピンコートし、第１の温度で反応させた後に現像して開口３ａをシュリンクさせる。この場合、シュリンク量を高精度に制御するため、１回目の反応では目標のシュリンク量の例えば１／２程度の開口縮小を行う。更に、シュリンク剤をスピンコートし、第２の温度で反応させた後に現像して開口３ａをシュリンクさせる。本例では、この２回目のシュリンク工程で所期の開口長を得る。本例では、少なくともいずれか１回のシュリンク工程を他のシュリンク工程と異なる処理温度で実行する。ここでは、第２の温度が１回目のシュリンク量に基づき加減される。複数回のシュリンク工程において、徐々に開口長を狭くするには、主に各工程毎に順次処理温度を高く設定すれば良い。但し、例えば最終工程でシュリンク量を調節したい場合に、順次高く設定した処理温度を低く設定する必要がある。このように、複数回のシュリンク工程により所望のシュリンク量を得る本手法は、目標の縮小開口長を精度よく得るために有効である。
ここで、本発明の主要構成である前記段差形成の効果を調べた。この実験は、前記段差を設けた場合と設けない場合について、複数回のシュリンク工程によりレジスト開口をシュリンクさせたときの開口長を調べたものである。実験結果を図２に示す。このように、如何にシュリンク工程を複数回に分けて実行しようとも、前記段差を設けなければ２回目のシュリンクで制御性を失い開口が閉塞してしまう。これに対して、前記段差を設けることにより、各回のシュリンク毎に略同量の開口縮小が認められ、３回目で０．０５μｍ程度の開口長の開口が制御性良く得られることが判った。
なお、開口のシュリンク後に、開口がドライエッチングガス等に晒される場合には、少なくともいずれか１回の前記開口縮小処理を他の前記開口縮小処理と異なるシュリンク剤の濃度で実行することが好ましい．具体的には、２回目もしくは最終回のシュリンク時に架橋成分を多く含んだシュリンク剤を用いてシュリンク表面領域に比較的強固な表面層を形成することが考えられる。また、最終回のシュリンク時に反応温度を高めることにより、比較的強固な表面層を形成することもできる。他方、シュリンクを選択的に作用させたい場合、例えば回路内部の特に高速動作部分ゲートフィンガー用の開口や回路素子密集部分のコンタクトホール用の開口を選択的に縮小させたい場合には、シュリンク量を大きくしたい部分に電子線照射または光照射を行う。対象レジストが電子線レジストの場合、電子照射により分子構造の緻密さが損なわれた部分に選択的に大きなシュリンクが生じる。また、対象レジストが紫外線感光性レジストの場合、光照射によりレジスト表面の親水性が増大することにより、シュリンク剤の親和性が増し選択的に大きなシュリンク量が得られる。
このようにして得られた開口３ａを有するレジストを用いて、例えば金属膜を加工することにより、微細なゲート電極等を極めて精度良く形成することが可能であり、高性能のトランジスタを得ることができる。
−本発明の具体的な実施形態−
（シュリンク剤の具体例）
始めに、本実施形態において用いるシュリンク剤の具体例について説明する。
従来より、フォトレジストの露光光には深紫外線が実用化され、ＫｒＦ（フッ化クリプトン）エキシマレーザー光（波長２４８ｎｍ）を採用すれば、ある程度微細なパターンは描画可能であった。このＫｒＦ（フッ化クリプトン）エキシマレーザー光を採用してその性能以上に微細なレジストパターンを容易な手法で描画可能にしたＲＥＬＡＣＳと呼ばれる技術が公知であるので、以下において紹介する。
特開平１０−７３９２７号公報の開示によれば、ＫｒＦ（フッ化クリプトン）エキシマレーザー光にて露光可能なフォトレジストを露光して先ずレジストパターンを得る。次いで、当該レジストパターンを覆うように塗膜を設け、この塗膜とレジスト材料とを界面において相互反応させることによりレジスト材料を膨潤させ、もって例えばホールパターンであれば、露光限界を越えてホールがより微小に形成可能、というものである。なお、上記した先行技術には、レジスト材料としては、ポジ型，ネガ型いずれでもよく、ノボラック樹脂，ナフトキノンジアジド系感光剤などを挙げることができ、酸発生機構を有した化学増幅型レジストの適用も可能であるとの開示があり、また、塗膜に用いる樹脂組成物に関し、ポリアクリル酸，ポリビニルアセタール，ポリビニルピロリドン，ポリビニルアルコール，ポリエチレンイミン、ポリエチレンオキシド，スチレン−マレイン酸共重合体，ポリビニルアミン樹脂，ポリアリルアミン，オキサゾリン基含有水溶性樹脂，水溶性メラミン樹脂，水溶性尿素樹脂，アルキッド樹脂，スルホンアミド樹脂などが有効に適用可能であり、酸性成分存在下で架橋反応を生じる，あるいは、架橋反応を生じない場合には、水溶性の架橋剤と混合が可能であれば特に限定されない、またこれらを単独で用いても、混合物として用いても有効である、との開示がある。さらに、塗膜の架橋剤に関しては、尿素，アルコキシメチレン尿素，Ｎ−アルコキシメチレン尿素，エチレン尿素，エチレン尿素カルボン酸などの尿素系架橋剤，メチレン，アルコキシメチレンメラミン、などのメラミン系架橋剤，ベンゾグアナミン，グルコールウリル等のアミノ系架橋剤などが適用可能である、しかしアミノ系架橋剤に特に限定されるものではなく、酸によって架橋を生じる水溶性の架橋剤であれば特に限定されるものではない、との開示がある。
上記の手法は製造者にとっては簡便に用いうると期待できるところ、上記の材料の組み合わせによってレジストパターン膨潤化の効果が期待できるのは、あくまでＫｒＦ（フッ化クリプトン）エキシマレーザー光を用いての露光までで、それよりさらに短い波長域で上記の先行技術を採用しようとしても、全く効果がみられないことが見出されている。
ＫｒＦ（フッ化クリプトン）エキシマレーザー光（波長２４８ｎｍ）の次の世代として既に実用化が進んでいるＡｒＦ（フッ化アルゴン）エキシマレーザー光（波長１９３ｎｍ）では、まずノボラック樹脂のような芳香族系の樹脂組成物をレジスト材料として採用することができない。その理由は、ＡｒＦ（フッ化アルゴン）エキシマレーザー光より低い波長域の紫外線に対しては、芳香環自体が強く吸光するため、レジスト膜が露光光を透過しなくなるためである。このため、ＡｒＦ（フッ化アルゴン）エキシマレーザー光世代では、先ずレジスト組成物として芳香環を含まないような新たな組成物を採用せざるを得ず、したがって、かかる全く新しいレジスト組成物に対して、上記した先行技術が開示する組成物によって塗膜を構成したところで、パターン膨潤化の反応は進まないのである。
以上のように、従来技術によっては、ＡｒＦ（フッ化アルゴン）エキシマレーザー光（波長１９３ｎｍ）以降の短波長光に対してパターン膨潤の効果が得られない。そこで本実施形態では、従来のＲＥＬＡＣＳ技術にも似たパターン形成後のレジスト膜に対して塗膜を形成することでパターン膨潤を図るという手法を、例えばＡｒＦ（フッ化アルゴン）エキシマレーザー光露光向けに実現可能とするシュリンク剤を用いる。
シュリンク剤には、ポリビニルアルコール，ポリビニルアセタール，ポリビニルアセテートから選ばれた樹脂のうち、少なくともいずれか１種類からなる樹脂組成物と、メラミン誘導体，ユリア誘導体，ウリル誘導体からなる架橋剤群から選ばれた少なくとも１つの架橋剤を含む水溶性組成物に加え、ポリオキシエチレン−ポリオキシプロピレン縮合物系，ポリオキシアルキレンアルキルエーテル系，ポリオキシエチレンアルキルエーテル系，ポリオキシエチレン誘導体系，ソルビタン脂肪酸エステル系，グリセリン脂肪酸エステル系，第１級アルコールエトキシレート系，フェノールエキトシレート系の界面活性剤群の中から選ばれた界面活性剤を少なくとも一種類含んで構成するものを用いる。
具体的には、ポリビニルアセタールとポリビニルアルコールとを混合した樹脂基材に数％の界面活性剤を加えたものを用いる。詳しくは、ポリビニルアセタールとポリビニルアルコールとを互いの重量比で７：３で含む樹脂組成物と、メラミン誘導体，ユリア誘導体，ウリル誘導体からなる架橋剤群から選ばれた少なくとも１つの架橋剤を含む水溶性組成物に加え、ポリオキシエチレン−ポリオキシプロピレン縮合物系等の界面活性剤を少なくとも一種類含んで構成する。この際の被膜には周知のスピンコートを用いれば良く、厚さは少なくとも１０００Å程度，好ましくは２００ｎｍ〜５００ｎｍ程度の膜厚であることが良い。
この場合、パターン膨潤化膜を塗布形成〜純水現像後には、膜厚が例えば４％増加することが判っており、従ってパターンの膨潤は確かに生じたことがうかがえる。露光前ベーク／露光後ベークをそれぞれ１３０℃，１４０℃で行うこととして、露光量を５０ｍＪ／ｃｍ２に設定した場合、現像直後に比べてレジストパターン膨潤化膜を作用させた後２分間放置したところ、３．５％の膜厚増加が認められた。同条件の下で、露光後ベークを施したところ、レジストパターン膨潤化膜を作用させ、純水現像を行った後２分間放置したところ、３．４％の膜厚増加が認められた。純水を採用してレジストパターンの非膨潤部（残余のレジストパターン膨潤化膜も）を除去することによれば、水溶性アルカリ現像液を用いた場合のような現像液処理後の水洗工程は省くことができて、工程簡略化が可能となる。
以上述べたように、ＫｒＦ用レジスト等のような酸発生機構を有しない非芳香環系ＡｒＦ用レジストにさえも作用する前記シュリンク剤を用い、且つ本実施形態にあたり、適切なシュリンク量（膜厚増加率）を得るために、樹脂、界面活性剤及び架橋剤の濃度を適切に選んだ。
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
（実施形態１）
本実施形態では、本発明を、層間絶縁膜に微細径のコンタクトホールを形成する場合に適用し、トランジスタを作製する場合について説明する。
図３Ａ〜図３Ｃ及び図４Ａ〜図４Ｃは、実施形態１によるトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図３Ａに示すように、半導体基板１１上に、ゲート電極１２及び一対のオーミック電極であるソース／ドレイン１３をパターン形成する。
続いて、ゲート電極１２及びソース／ドレイン１３を覆うように、ポリイミド樹脂をスピンコート法により膜厚１．０μｍ程度に塗布し、熱処理することにより層間絶縁膜１４を形成する。ここで、層間絶縁膜１４としては、ポリイミド樹脂のみからなる単層のもの以外でも、これを材質の異なる２層以上の多層、例えばポリイミド樹脂上に窒化膜を堆積してなる多層の層間絶縁膜として形成しても良い。そして、層間絶縁膜１４上にレジスト（例えば、住友化学製の製品名ＰＦＩ−３２Ａ）を塗布し、レジスト膜１５を形成した後、このレジスト膜１５のソース／ドレイン１３の上方でこれらに整合する部位に、紫外線露光法により０．４μｍ□程度の開口１５ａをそれぞれ形成する。
続いて、図３Ｂに示すように、レジスト膜１５をマスクとして層間絶縁膜１４をドライエッチングし、開口１５ａの形状に倣った深さ０．０５μｍ程度の溝１６を形成する。この溝１６により、層間絶縁膜１４の表面を基準とした相対的な段差が構成される。
続いて、開口１５ａを複数回、ここでは２回のシュリンク工程により開口縮小させる。
具体的には、図３Ｃに示すように、レジスト膜１５にスピンコート法によりシュリンク剤を塗布し、１００℃で１分間の熱処理及び１分間の水洗処理により、開口１５ａの開口長を０．４μｍ程度から０．２μｍ程度まで縮小させる（１回目のシュリンク工程）。更に、９５℃で１分間の熱処理及び１分間の水洗処理により、開口１５ａの開口長を０．２μｍ程度から０．１μｍ程度まで縮小させる（２回目のシュリンク工程）。
ここで、レジスト膜１５のシュリンクした領域（シュリンク領域１５ｂ）は、その下部が溝１６の存在により溝壁面から離間した庇構造を形成するが、図４Ａに示すように、工程上の諸要請からシュリンク領域１５ｂの下部を溝壁に接触させる必要がある場合には、例えばシュリンク工程後にシュリンク剤の軟化点以上の温度に設定して熱処理を実行すれば良い。
続いて、図４Ｂに示すように、縮小した開口１５ａを有するレジスト膜１５をマスクとして層間絶縁膜１４を異方性ドライエッチングし、ソース／ドレイン１３の表面の一部を露出させるコンタクトホール１７を形成する。
続いて、図４Ｃに示すように、レジスト膜１５を灰化処理等により除去することによって、層間絶縁膜１４には溝１６と一体形成されてなるコンタクトホール１７が残る。
続いて、図４Ｄに示すように、溝１６及びコンタクトホール１７の側壁を覆うように、メッキ被膜の種（シード）となる例えばＴｉ／Ａｕ膜（不図示）を膜厚１０ｎｍ／２０ｎｍ程度にスパッタ法等により形成した後、レジスト膜（不図示）を塗布形成し、このレジスト膜にフォトリソグラフィーにより電極形状の開口を形成する。そして、例えばＡｕ電解メッキ処理により、最低限コンタクトホール１７を埋め込むようにＡｕを堆積し、レジスト膜を除去し、不要なシードを除去する。これにより、最低限コンタクトホール１７を埋め込みソース／ドレイン１３と電気的に接続されてなり、層間絶縁膜１４上で延在する配線１８が形成される。ここでは、配線１８をその層間絶縁膜１４から突出する部位の幅を溝１６の幅よりも狭く形成する場合を例示する。なお、本実施形態ではゲート電極の配線工程を図示していないが、配線１８と同様に、層間絶縁膜１４に形成されたコンタクトホールを介してゲート電極１２と電気的に接続される配線が形成される。
しかる後、更なる層間絶縁膜や上層配線、保護膜等の形成を経て、集積回路を完成させる。
以上説明したように、本実施形態によれば、安定なシュリンク効果をもって開口長を正確に制御してなるレジスト開口を形成し、これを用いて微細なコンタクトホール１７を実現する。これにより、従来ではＡｒＦ等の露光技術でしか得られない開口長が０．１μｍクラスのコンタクトホールが安価な紫外線露光法により得られ、このコンタクトホールを通じて接続される微細な配線を実現することができる。
（実施形態２）
本実施形態では、本発明を、電子線描画を用いたいわゆるマッシュルーム型ゲート電極を形成する場合に適用し、トランジスタを作製する場合について説明する。
図５Ａ〜図５Ｄ及び図６Ａ〜図６Ｄは、実施形態２によるトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図５Ａに示すように、半絶縁性のＧａＡｓ基板上に、バッファ層、ＩｎＧａＡｓ電子走行層、ＡｌＧａＡｓ電子供給層、ＧａＡｓ低抵抗層を順次ＭＯＣＶＤ法により成長して化合物半導体基板２１を作製した後、酸素注入により活性領域を形成し、例えばＡｕＧｅ／Ａｕからなり膜厚が２０ｎｍ／２００ｎｍ程度の一対のオーミック電極であるソース／ドレイン２２を形成する。
続いて、活性領域におけるゲートフィンガー両端に位置する幅０．１μｍ程度の低抵抗層をエッチングにより除去して溝４２を形成した後、化合物半導体基板２１上にソース／ドレイン２２を覆うように、例えばシリコン窒化物からなる表面構成膜２３を形成する。
続いて、図５Ｂに示すように、多層レジスト膜２０を塗布形成する。
具体的には、先ずポジ型電子線レジストであるポリメチルメタクリレート（ＰＭＭＡ）をスピンコート法により膜厚３００ｎｍ程度に塗布し、１８０℃で５分間の熱処理を行って下層レジスト膜２４を形成する。次に、アルカリ可溶性樹脂であるポリメチルグルタルイミド（ＰＭＧＩ）をスピンコート法により膜厚５００ｎｍ程度に塗布し、１８０℃で３分間の熱処理を行って中間層レジスト膜２５を形成する。そして、ポジ型電子線レジスト（例えば日本ゼオン製の製品名ＺＥＰ５２０）をスピンコート法により塗布し、１８０℃で３分間の熱処理を行って上層レジスト膜２６を形成する。以上より、化合物半導体２１の表面側から、下層レジスト膜２４、中間層レジスト膜２５及び上層レジスト膜２６が順次積層されてなる多層レジスト膜２０が形成される。
続いて、マッシュルーム型ゲート電極を形成するため、化合物半導体基板２１の表面にリフトオフ可能な庇状レジスト開口を形成する。
具体的には、電子線描画法により電流方向に例えば０．７μｍ長のパターン及び０．１μｍ長のパターンを連続して描画する。その後、上層レジスト膜２６をＭＩＢＫ／ＩＰＡ等の混合液により現像して上層レジスト膜２６に電極長の大きなオーバーゲート部分を形成するためのオーバーゲート開口２６ａを形成し、上層レジスト膜２６をマスクとして中間層レジスト膜２５をＴＭＡＨ等のアルカリ現像液によりサイドエッチングして、中間層レジスト膜２５に開口２５ａを形成する。そして、上層レジスト膜２６に用いた現像液よりもＭＩＢＫ濃度の低いＭＩＢＫ／ＩＰＡ等の混合液により、下層レジスト膜２４に電界効果トランジスタのチャネル制御を行うファインゲート部を形成するための開口、即ちファインゲート開口２４ａを電流方向に０．２μｍ長に形成する。
なお通常、レジストに本例のような庇状構造を形成するには、２回の独立した描画が必要となるが、スループットを低下させる懸念がある。そこで、本例では、レジスト構造を適切に選択し、オーバーゲート描画とファインゲート描画とを同時に行い、その後上層レジスト膜２６から順次現像し開口形成を行うことができる。但しこの場合、電子線散乱の影響から、得られるファインゲート開口は拡張し、安定して得られる開口長としては０．２μｍ程度となる。
続いて、図５Ｃに示すように、ファインゲート開口２４ａのシュリンク効果を高めるため、下層レジスト膜２４のファインゲート開口２４ａの周辺部位に電子線照射し、現像Ｅｔｈ以下のドーズを入射し、変性領域２４ｂを形成する。これにより、ファインゲート開口２４ａにのみにより大きなシュリンク反応が生じる。また、本発明のレジスト構成では、本来、他のレジスト膜にはシュリンク反応は生じない。通常、開口縮小は、ファインゲート開口のみに作用させるため、オーバーゲート部分（庇部を含む）にはシュリンク剤との親和性が低い樹脂、ファインゲート部分にはシュリンク剤と親和性の高い樹脂を用いる。
続いて、図５Ｄに示すように、下層レジスト膜２４をマスクとして、エッチングガスとしてＳＦ６を用いて表面構成膜２３をドライエッチングし、表面構成膜２３にファインゲート開口２４ａと同一形状をなす段差部位が形成され、開口２４ａから段差部位の側壁２７が露出する。
続いて、図６Ａに示すように、１３０℃で１０分間の熱処理により、ファインゲート開口２４ａの側壁を水平面（例えば基板表面）を基準として約７０°をなす順テーパ状に加工する。
続いて、図６Ｂに示すように、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、９５℃で７０秒間の熱処理及び１分間の水洗処理を施して、下層レジスト層２４の特定のファインゲート開口２４ａの開口長を０．２μｍ程度から０．１μｍ程度まで縮小させる（１回目のシュリンク工程）。更に、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、１００℃で７０秒間の熱処理及び１分間の水洗処理を施して、当該ファインゲート開口２４ａの開口長を０．１μｍ程度から０．０５μｍ程度まで縮小させる（２回目のシュリンク工程）。
ここで、下層レジスト膜２４のシュリンクした領域（シュリンク領域２４ｃ）は図示するように化合物半導体基板２１の表面との間に隙間を生じている。この状態で金属蒸着を行えば、隙間のために電極金属が横方向に広がり、ゲート長の拡張やバラツキを生じる。そのため、図６Ｃに示すように、シュリンク剤の軟化点以上の温度、ここでは１２５℃で５分間の熱処理により、シュリンク領域２４ｃと化合物半導体基板２１の表面との間隙を塞ぐ。本実施形態における多層レジスト構造では、中間層レジスト膜２５の開口２５ａ及び上層レジスト膜２６のオーバーゲート開口２６ａは変化しない。
続いて、図６Ｄに示すように、例えばＴｉ／Ｐｔ／Ａｕからなる金属膜（不図示）を膜厚１０ｎｍ／１０ｎｍ／３００ｎｍ程度に蒸着し、リフトオフ法によりマッシュルーム型のゲート電極２８を形成する。このとき図示のように、表面構成膜２３は、化合物半導体基板２１上において、ゲート電極２８の化合物半導体基板２１との接合部の近傍、即ち段差部位の側壁２７に沿って開口する形状を示すことになる。
しかる後、ゲート電極２８を覆う層間絶縁膜や各種配線等の形成を経て、集積回路を完成させる。
以上説明したように、本実施形態によれば、安定なシュリンク効果をもって開口長を正確に制御してなるレジスト開口を形成し、これを用いて微細な下部形状を有するマッシュルーム型のゲート電極２８を実現する。これにより、回路内部特定部分（高速動作回路部）にのみ、量産型の電子線描画では高精度及び高均一な作製ができない０．０５μｍ長のマッシュルームゲートを安価に実現することができる。
（変形例）
本例は、実施形態２の別態様である。即ち、本発明を、電子線描画を用いたいわゆるマッシュルーム型ゲート電極を形成する場合に適用し、トランジスタを作製する場合について説明する。
図７Ａ〜図７Ｄ及び図８Ａ〜図８Ｄは、実施形態２の変形例によるトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図７Ａに示すように、半絶縁性のＧａＡｓ基板上に、バッファ層、ＩｎＧａＡｓ電子走行層、ＡｌＧａＡｓ電子供給層、ＧａＡｓ低抵抗層を順次ＭＯＣＶＤ法により成長して化合物半導体基板２１を作製した後、酸素注入により活性領域を形成し、例えばＡｕＧｅ／Ａｕからなり膜厚が２０ｎｍ／２００ｎｍ程度の一対のオーミック電極であるソース／ドレイン２２を形成する。
続いて、化合物半導体基板２１上にソース／ドレイン２２を覆うように、例えばシリコン窒化物からなる表面構成膜２３を形成する。
続いて、図７Ｂに示すように、多層レジスト膜２０を塗布形成する。
具体的には、先ずポジ型電子線レジストであるＰＭＭＡをスピンコート法により膜厚３００ｎｍ程度に塗布し、１８０℃で５分間の熱処理を行って下層レジスト膜２４を形成する。次に、アルカリ可溶性樹脂であるＰＭＧＩをスピンコート法により膜厚５００ｎｍ程度に塗布し、１８０℃で３分間の熱処理を行って中間層レジスト膜２５を形成する。そして、ポジ型電子線レジスト（例えば日本ゼオン製の製品名ＺＥＰ５２０）をスピンコート法により塗布し、１８０℃で３分間の熱処理を行って上層レジスト膜２６を形成する。以上より、化合物半導体２１の表面側から、下層レジスト膜２４、中間層レジスト膜２５及び上層レジスト膜２６が順次積層されてなる多層レジスト膜２０が形成される。
続いて、マッシュルーム型ゲート電極を形成するため、化合物半導体基板２１の表面にリフトオフ可能な庇状レジスト開口を形成する。
具体的には、電子線描画法により電流方向に例えば０．７μｍ長のパターン及び０．１μｍ長のパターンを連続して描画する。その後、上層レジスト膜２６をＭＩＢＫ／ＩＰＡ等の混合液により現像して上層レジスト膜２６に電極長の大きなオーバーゲート部分を形成するためのオーバーゲート開口２６ａを形成し、上層レジスト膜２６をマスクとして中間層レジスト膜２５をＴＭＡＨ等のアルカリ現像液によりサイドエッチングして、中間層レジスト膜２５に開口２５ａを形成する。そして、上層レジスト膜２６に用いた現像液よりもＭＩＢＫ濃度の低いＭＩＢＫ／ＩＰＡ等の混合液により、下層レジスト膜２４に電界効果トランジスタのチャネル制御を行うファインゲート部を形成するための開口、即ちファインゲート開口２４ａを電流方向に０．４μｍ長に形成する。
続いて、図７Ｃに示すように、ファインゲート開口２４ａのシュリンク効果を高めるため、下層レジスト膜２４のファインゲート開口２４ａの周辺部位に電子線照射し、現像Ｅｔｈ以下のドーズを入射し、変性領域２４ｂを形成する。これにより、電子線照射を行ったファインゲート開口２４ａに選択的により大きなシュリンク反応が生じ、ファインゲート開口２４ａの形成されている他の部位には比較的小さなシュリンク反応しか起こらない。通常、開口縮小は、ファインゲート開口のみに作用させるため、オーバーゲート部分（庇部含む）にはシュリンク剤との親和性が低い樹脂、ファインゲート部分にはシュリンク剤と親和性の高い樹脂を用いる。シュリンク反応を選択的にファインゲート開口に作用させることが可能となる。
続いて、図７Ｄに示すように、下層レジスト膜２４をマスクとして、エッチングガスとしてＳＦ６を用いて表面構成膜２３をドライエッチングし、引き続いてエッチングガスとしてＳｉＣｌ４を用いて化合物半導体基板２１のＧａＡｓ低抵抗層の表層をドライエッチングする。これにより、表面構成膜２３にはファインゲート開口２４ａと同一形状をなす開口２３ａが、ＧａＡｓ低抵抗層には開口２４ａと同一形状をなす溝２１ａがそれぞれ形成され、開口２３ａ及び溝２１ａにより、溝２１ａの底面を基準とする相対的な段差部位が形成され、開口２４ａから段差部位の側壁２９が露出する。
続いて、図８Ａに示すように、１３０℃で１０分間の熱処理により、ファインゲート開口２４ａの側壁を水平面（例えば基板表面）を基準として約７０°をなす順テーパ状に加工する。
続いて、図８Ｂに示すように、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、１００℃で７０秒間の熱処理を施して、下層レジスト層２４の特定のファインゲート開口２４ａの開口長を０．４μｍ程度から０．２μｍ程度まで縮小させる（１回目のシュリンク工程）。更に、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、１１０℃で７０秒間の熱処理を施して、当該ファインゲート開口２４ａの開口長を０．２μｍ程度から０．１μｍ程度まで縮小させる（２回目のシュリンク工程）。しかる後、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、１１０℃で７０秒間の熱処理を施して、当該ファインゲート開口２４ａの開口長を０．１μｍ程度から０．０５μｍ程度まで縮小させる（３回目のシュリンク工程）。このように、シュリンク工程を複数回（本例では３回）に分けて実行することにより、０．２μｍを上回る大幅なシュリンク量を高精度に実現できる。
ここで、下層レジスト膜２４のシュリンクした領域（シュリンク領域２４ｃ）は図示するように溝２１ａの底面との間に隙間を生じている。この状態で金属蒸着を行えば、隙間のために電極金属が横方向に広がり、ゲート長の拡張やバラツキを生じる。そのため、図８Ｃに示すように、シュリンク剤の軟化点以上の温度、ここでは１２５℃で５分間の熱処理により、シュリンク領域２４ｃと溝２１ａの底面との間隙を塞ぐ。本例における多層レジスト構造では、中間層レジスト膜２５の開口２５ａ及び上層レジスト膜２６のオーバーゲート開口２６ａは変化しない。
続いて、図８Ｄに示すように、例えばＴｉ／Ｐｔ／Ａｕからなる金属膜（不図示）を膜厚１０ｎｍ／１０ｎｍ／３００ｎｍ程度に蒸着し、リフトオフ法によりマッシュルーム型のゲート電極２８を形成する。このとき図示のように、表面構成膜２３は、化合物半導体基板２１上において、ゲート電極２８の化合物半導体基板２１との接合部の近傍、即ち段差部位の側壁２９に沿って開口する形状を示すことになる。
しかる後、ゲート電極２８を覆う層間絶縁膜や各種配線等の形成を経て、集積回路を完成させる。
なお本例では、レジスト開口を確実にシュリンクさせるための相対的な段差部位を、表面構成膜２３及び基板の溝２１で構成したが、表面構成膜を形成することなく、基板の溝のみで段差部位を構成することもできる。
以上説明したように、本変形例によれば、安定なシュリンク効果をもって開口長を正確に制御してなるレジスト開口を形成し、これを用いて微細な下部形状を有するマッシュルーム型のゲート電極２８を実現する。これにより、回路内部特定部分（高速動作回路部）にのみ、量産型の電子線描画では高精度及び高均一な作製ができない０．０５μｍ長のマッシュルームゲートを安価に実現することができる。
（実施形態３）
本実施形態では、本発明を、ｉ線露光を用いたいわゆるマッシュルーム型ゲート電極を形成する場合に適用し、トランジスタを作製する場合について説明する。
図９Ａ〜図９Ｅ及び図１０Ａ〜図１０Ｅは、実施形態３によるトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図９Ａに示すように、半絶縁性のＧａＡｓ基板上に、バッファ層、ＩｎＧａＡｓ電子走行層、ＡｌＧａＡｓ電子供給層、ＧａＡｓ低抵抗層を順次ＭＯＣＶＤ法により成長して化合物半導体基板３１を作製した後、酸素注入により活性領域を形成し、例えばＡｕＧｅ／Ａｕからなり膜厚が２０ｎｍ／２００ｎｍ程度の一対のオーミック電極であるソース／ドレイン３２を形成する。
続いて、化合物半導体基板３１上にソース／ドレイン３２を覆うように、例えばシリコン窒化物からなる表面構成膜３３を形成する。
続いて、図９Ｂに示すように、多層レジスト膜３０を塗布形成する。
具体的には、先ずポジ型電子線レジストであるＰＭＭＡをスピンコート法により膜厚３００ｎｍ程度に塗布し、１８０℃で５分間の熱処理を行って下層レジスト膜３４を形成する。次に、アルカリ可溶性樹脂であるＰＭＧＩをスピンコート法により膜厚５００ｎｍ程度に塗布し、１８０℃で３分間の熱処理を行って中間層レジスト膜３５を形成する。そして、ポジ型電子線レジスト（例えば日本ゼオン製の製品名ＺＥＰ５２０）をスピンコート法により塗布し、１８０℃で３分間の熱処理を行って上層レジスト膜３６を形成する。以上より、化合物半導体３１の表面側から、下層レジスト膜３４、中間層レジスト膜３５及び上層レジスト膜３６が順次積層されてなる多層レジスト膜３０が形成される。
続いて、上層レジスト膜３６上にｉ線レジスト膜４１を塗布形成し、ｉ線レジスト膜４１のゲート電極の形成部位に相当する部分に紫外線露光により開口長が０．４μｍ程度の開口４１ａを形成する。そして、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、１００℃で７０秒間の熱処理及び１分間の水洗処理を施して、ｉ線レジスト膜４１の開口４１ａの開口長を０．４μｍ程度から０．２５μｍ程度まで縮小させる。この場合、開口長が大きいために開口閉塞の可能性は低い。ここで、スカムが生じるものの、開口４１ａは転写用開口であるために問題とはならない。
続いて、図９Ｃに示すように、酸素を主体とする成分構成のエッチングガスを用いて、開口４１ａの形成されたｉ線レジスト膜４１をマスクとして、ドライエッチングにより多層レジスト膜３０をパターニングし、表面構成膜３３の表面の一部を露出させる。このとき、上層レジスト膜３６にはオーバーゲート開口３６ａが、中間層レジスト膜３５には開口３５ａが、下層レジスト膜３４には開口長が０．４μｍ程度のファインゲート開口３４ａがそれぞれ形成される。そして、ｉ線レジスト膜４１をアセトンを用いて剥離除去する。
続いて、図９Ｄに示すように、上層レジスト膜３６をマスクとして中間層レジスト膜３５をＴＭＡＨ等のアルカリ現像液によりサイドエッチングし、開口３５ａを拡張させる。
ここで、図９Ｅに示すように、ファインゲート開口３４ａのシュリンク効果を高めるため、下層レジスト膜３４のファインゲート開口３４ａの周辺部位に電子線照射し、現像Ｅｔｈ以下のドーズを入射し、変性領域３４ｂを形成しても良い。これにより、変性領域３４ｂを導入したファインゲート開口３４ａにより、より大きなシュリンク反応が生じる。なお、以下の説明及び図示の例では、変性領域３４ｂを形成した場合を例示するが、本実施形態は勿論これに限定されるものではない。
通常、開口縮小は、ファインゲート開口のみに作用させるため、オーバーゲート部分（庇部含む）にはシュリンク剤との親和性が低い樹脂、ファインゲート部分にはシュリンク剤と親和性の高い樹脂を用いる。
続いて、図１０Ａに示すように、下層レジスト膜３４をマスクとして、エッチングガスとしてＳＦ６を用いて表面構成膜３３をドライエッチングし、引き続いてエッチングガスとしてＳｉＣｌ４を用いて化合物半導体基板３１のＧａＡｓ低抵抗層の表層をドライエッチングする。これにより、表面構成膜３３にはファインゲート開口３４ａと同一形状をなす開口３３ａが、ＧａＡｓ低抵抗層には開口３４ａと同一形状をなす溝３１ａがそれぞれ形成され、開口３３ａ及び溝３１ａにより、溝３１ａの底面を基準とする相対的な段差部位３７が形成され、開口３４ａから段差部位３７の側壁３７ａが露出する。
続いて、図１０Ｂに示すように、１３０℃で１０分間の熱処理により、ファインゲート開口３４ａの側壁を水平面（例えば基板表面）を基準として約７０°をなす順テーパ状に加工する。
続いて、図１０Ｃに示すように、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、１００℃で７０秒間の熱処理及び１分間の水洗処理を施して、下層レジスト層３４の特定のファインゲート開口３４ａの開口長を０．４μｍ程度から０．２μｍ程度まで縮小させる（１回目のシュリンク工程）。更に、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、１１０℃で７０秒間の熱処理及び１分間の水洗処理を施して、当該ファインゲート開口３４ａの開口長を０．２μｍ程度から０．１μｍ程度まで縮小させる（２回目のシュリンク工程）。しかる後、シュリンク剤をスピンコート法により２００ｎｍ程度の膜厚に塗布し、１１０℃で７０秒間の熱処理及び１分間の水洗処理を施して、当該ファインゲート開口３４ａの開口長を０．１μｍ程度から０．０５μｍ程度まで縮小させる（３回目のシュリンク工程）。このように、シュリンク工程を複数回（本例では３回）に分けて実行することにより、０．２μｍを上回る大幅なシュリンク量を高精度に実現できる。
ここで、下層レジスト膜３４のシュリンクした領域（シュリンク領域３４ｃ）は図示するように溝３１ａの底面との間に隙間を生じている。この状態で金属蒸着を行えば、隙間のために電極金属が横方向に広がり、ゲート長の拡張やバラツキを生じる。そのため、図１０Ｄに示すように、シュリンク剤の軟化点以上の温度、ここでは１２５℃で５分間の熱処理により、シュリンク領域３４ｃと溝３１ａの底面との間隙を塞ぐ。本実施形態における多層レジスト構造では、中間層レジスト膜３５の開口３５ａ及び上層レジスト膜３６のオーバーゲート開口３６ａは変化しない。
続いて、図１０Ｅに示すように、例えばＴｉ／Ｐｔ／Ａｕからなる金属膜（不図示）を膜厚１０ｎｍ／１０ｎｍ／３００ｎｍ程度に蒸着し、リフトオフ法によりマッシュルーム型のゲート電極３８を形成する。このとき図示のように、表面構成膜３３は、化合物半導体基板３１上において、ゲート電極３８の化合物半導体基板３１との接合部の近傍、即ち段差部位３７の側壁３７ａに沿って開口する形状を示すことになる。
しかる後、ゲート電極３８を覆う層間絶縁膜や各種配線等の形成を経て、集積回路を完成させる。
以上説明したように、本実施形態によれば、安定なシュリンク効果をもって開口長を正確に制御してなるレジスト開口を形成し、これを用いて微細な下部形状を有するマッシュルーム型のゲート電極３８を実現する。これにより、ｉ線露光技術を用いて、しかも必要に応じて回路内部特定部分（高速動作回路部）にのみ、量産型の電子線描画では高精度及び高均一な作製ができない０．０５μｍ長のマッシュルームゲートを安価に実現することができる。
【産業上の利用可能性】  本発明によれば、短波長光を用いるレジスト（短波長レジスト）や電子線を用いるレジスト（電子線レジスト）等について、安定なシュリンク効果をもって微細開口を得ることができ、しかも開口長の正確な制御が実現する。
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【図２】
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【手続補正書】
【提出日】平成17年9月15日(2005.9.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上方にレジストを形成する工程と、
前記レジストに開口を形成する工程と、
前記レジストをマスクとして前記開口からの露出部位を加工し、前記基板の表面を基準として前記開口形状に倣った相対的な段差部位を形成する工程と、
前記開口を縮小させる処理を複数回前記レジストに施す工程と
を含むことを特徴とするレジストの加工方法。
【請求項２】
前記レジストを形成する前に、前記基板の上方に表面構成膜を形成する工程を更に含み、
前記段差部位を形成するに際して、前記レジストをマスクとして前記表面構成膜を加工し、前記段差部位を形成することを特徴とする請求項１に記載のレジストの加工方法。
【請求項３】
前記段差部位を形成するに際して、前記レジストをマスクとして前記基板を加工し、前記基板に前記開口形状に倣った前記段差部位を形成することを特徴とする請求項１に記載のレジストの加工方法。
【請求項４】
前記開口を縮小させる処理の前に、前記レジストの前記開口側壁の一部又は全部に、電子線照射又は光照射し、変性領域を形成する工程を更に含むことを特徴とする請求項１に記載のレジストの加工方法。
【請求項５】
前記開口を縮小させる処理の前に、前記レジストの前記開口側壁を順テーパ化する工程を更に含むことを特徴とする請求項１に記載のレジストの加工方法。
【請求項６】
前記レジストに前記開口を形成した際に、前記開口から前記段差部位の側壁が露出することを特徴とする請求項１に記載のレジストの加工方法。
【請求項７】
複数回の前記開口縮小処理を行う際に、少なくともいずれか１回の前記開口縮小処理を他の前記開口縮小処理と異なる処理温度で実行することを特徴とする請求項１に記載のレジストの加工方法。
【請求項８】
基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストを形成する工程と、
前記レジストに開口を形成する工程と、
前記レジストをマスクとして前記層間絶縁膜を加工し、前記層間絶縁膜の表面を基準とした溝を前記層間絶縁膜に形成する工程と、
前記開口を縮小させる処理を複数回前記レジストに施す工程と、
縮小した後の前記レジストをマスクとして前記層間絶縁膜を加工し、縮小した後の前記開口形状に倣った接続孔を前記層間絶縁膜に形成する工程と、
前記レジストを除去する工程と、
少なくとも前記接続孔を埋め込むように、前記層間絶縁膜上に導電材料を堆積する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記半導体基板上において、前記ゲート電極の前記半導体基板との接合部の近傍に沿って開口するように形成されてなる表面構成膜と
を含むことを特徴とする半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記半導体基板上に形成され、表層に形成された溝及び前記溝と一体形成されてなる接続孔を有する層間絶縁膜と、
少なくとも前記接続孔を埋め込み、前記層間絶縁膜上で延在する配線と
を含むことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１Ｂ
【補正方法】変更
【補正の内容】
【図１Ｂ】
2004100235.tif 000013
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１Ｃ
【補正方法】変更
【補正の内容】
【図１Ｃ】
2004100235.tif 000014
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１Ｄ
【補正方法】変更
【補正の内容】
【図１Ｄ】
2004100235.tif 000015
【国際調査報告】
2004100235.tif 000016
2004100235.tif 000017
2004100235.tif 000018
2004100235.tif 000019
2004100235.tif 000020
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