(57)【要約】高閾値を有する第１導電型トランジスタおよび低閾値を有する第２導電型トランジスタは、電源電圧が供給される第１実電源線と、低閾値を有するトランジスタで構成される回路ブロックの電源端子に接続される仮想電源線との間に直列に接続されている。第１および第２導電型トランジスタは、互いに逆の極性を有している。電源制御回路は、第１および第２導電型トランジスタを、回路ブロックの動作中にオンさせるとともに、回路ブロックの非動作中にオフさせる。高閾値を有する第１導電型トランジスタに低閾値を有する第２導電型トランジスタを直列に接続することで、第１および第２導電型トランジスタのオン抵抗の増加を最小限にするとともに、オフ抵抗を増加させることができる。このため、第１および第２導電型トランジスタのサブスレッショルド電流を抑制できる。この結果、半導体集積回路のスタンバイ期間の消費電力を削減できる。
2004079908.tif 000002
【特許請求の範囲】
【請求項１】
低閾値を有するトランジスタで構成される回路ブロックと、
電源電圧が供給される第１実電源線と、
前記回路ブロックの電源端子に接続される仮想電源線と、
前記第１実電源線と前記仮想電源線との間に直列接続され、高閾値を有する第１導電型トランジスタおよび前記第１導電型トランジスタとは逆極性の低閾値を有する第２導電型トランジスタと、
前記第１および第２導電型トランジスタを、前記回路ブロックの動作中にオンさせるとともに、前記回路ブロックの非動作中にオフさせる電源制御回路とを備えていることを特徴とする半導体集積回路。
【請求項２】
請求の範囲１記載の半導体集積回路において、
前記電源電圧より高い高電源電圧が供給される第２実電源線を備え、
前記第１導電型トランジスタは、ｎＭＯＳトランジスタであり、
前記第２導電型トランジスタは、ｐＭＯＳトランジスタであり、
前記電源制御回路は、
前記回路ブロックの動作中に前記高電源電圧に固定されるとともに、前記回路ブロックの非動作中に接地電圧に固定される第１トランジスタ制御信号を、前記ｎＭＯＳトランジスタのゲートに印加し、
前記回路ブロックの動作中に前記接地電圧に固定されるとともに、前記回路ブロックの非動作中に前記電源電圧に固定される第２トランジスタ制御信号を、前記ｐＭＯＳトランジスタのゲートに印加することを特徴とする半導体集積回路。
【請求項３】
請求の範囲２記載の半導体集積回路において、
前記電源制御回路は、
前記回路ブロックを動作させるために活性化される回路ブロック制御信号の活性化に応答して、前記第１トランジスタ制御信号を前記接地電圧から前記高電源電圧に変化させるとともに、前記第２トランジスタ制御信号を前記電源電圧から前記接地電圧に変化させ、
前記回路ブロック制御信号の非活性化に応答して、前記第１トランジスタ制御信号を前記高電源電圧から前記接地電圧に変化させるとともに、前記第２トランジスタ制御信号を前記接地電圧から前記電源電圧に変化させることを特徴とする半導体集積回路。
【請求項４】
請求の範囲２記載の半導体集積回路において、
前記電源制御回路は、高論理レベルに対応する出力電圧を前記電源電圧から前記高電源電圧に変換するレベル変換回路を備えていることを特徴とする半導体集積回路。
【請求項５】
請求の範囲２記載の半導体集積回路において、
前記高電源電圧を降圧し、前記電源電圧として前記第１実電源線に供給する降圧回路を備え、
前記高電源電圧は、外部電源端子を介して前記第２実電源線に供給されることを特徴とする半導体集積回路。
【請求項６】
請求の範囲２記載の半導体集積回路において、
前記ｎＭＯＳトランジスタのバックゲートは、接地線に接続され、
前記ｐＭＯＳトランジスタのバックゲートは、前記第１実電源線に接続されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】  本発明は、低閾値を有するトランジスタで構成され、非動作中に電源電圧の供給が遮断される回路ブロックを有する半導体集積回路に関する。
【背景技術】  半導体の素子構造の微細化に伴い、半導体集積回路に供給される電源電圧は、年々低くなっている。電源電圧が低くなり、電源電圧とトランジスタの閾値電圧との差が小さくなると、トランジスタはオンしにくくなり、動作速度が低下する。これを防ぐために、トランジスタの閾値電圧は、電源電圧とともに低くなる傾向にある。
さらに、トランジスタの微細化に伴い、トランジスタの非動作時のリーク電流（サブスレッショルド電流）は、大きくなる傾向にある。サブスレッショルド電流の増加は、半導体集積回路のスタンバイ期間における消費電力を増加させる。従って、バッテリーを使用する携帯機器では、消費電力の増加は深刻な問題である。
近時、サブスレッショルド電流を削減するため、ＭＴＣＭＯＳ（マルチ閾値電圧ＣＭＯＳ：Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ＣＭＯＳ）と称する技術が開発されている。この種の技術は、例えば、特開平５−２１０９７６号公報、特開平７−２１２２１７号公報などに開示されている。ＭＴＣＭＯＳ技術では、高速動作が必要な回路ブロック内のトランジスタの閾値電圧を低く設定するとともに、回路ブロックの電源端子を閾値電圧の高いスイッチトランジスタを介して電源線に接続する。そして、スイッチトランジスタを、回路ブロックの動作中にオンし、回路ブロックの非動作中にオフすることで、スタンバイ期間の消費電力が削減される。
しかしながら、半導体の素子構造の微細化に伴い、半導体集積回路の集積度が高くなると、スイッチトランジスタのサブスレッショルド電流により、ＭＴＣＭＯＳ技術を採用した場合でも、消費電力が十分に削減されなくなってしまう。従って、スイッチトランジスタのサブスレッショルド電流をさらに抑制する必要がある。
以下に、本発明に関連する先行技術文献を列記する。
【特許文献】（１）特開平５−２１０９７６号公報
（２）特開平７−２１２２１７号公報
【発明の開示】
本発明の目的は、半導体集積回路のスタンバイ期間の消費電力を削減することにある。特に、デバイス構造を複雑にすることなく、半導体集積回路のスタンバイ期間の消費電力を削減することにある。また、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力を削減することにある。
本発明の半導体集積回路の一形態では、半導体集積回路は、低閾値を有するトランジスタで構成される回路ブロックを有している。高閾値を有する第１導電型トランジスタおよび低閾値を有する第２導電型トランジスタは、電源電圧が供給される第１実電源線と回路ブロックの電源端子に接続される仮想電源線との間に直列に接続されている。第１および第２導電型トランジスタは、互いに逆の極性を有している。電源制御回路は、第１および第２導電型トランジスタを、回路ブロックの動作中にオンさせるとともに、回路ブロックの非動作中にオフさせる。
第１および第２導電型トランジスタは、回路ブロックの非動作中にオフするため、回路ブロックへの電源電圧の供給が遮断される。このため、半導体集積回路のスタンバイ期間の消費電力が削減できる。また、高閾値を有する第１導電型トランジスタに低閾値を有する第２導電型トランジスタを直列に接続することで、第１および第２導電型トランジスタのオン抵抗の増加を最小限にするとともに、オフ抵抗を増加させることができる。このため、第１および第２導電型トランジスタのサブスレッショルド電流をさらに抑制できる。この結果、半導体集積回路のスタンバイ期間の消費電力をさらに削減できる。
本発明の半導体集積回路の別の一形態では、第１および第２導電型トランジスタは、それぞれｎＭＯＳおよびｐＭＯＳトランジスタ（ＭＯＳ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。電源制御回路は、第１および第２トランジスタ制御信号を、ｎＭＯＳおよびｐＭＯＳトランジスタのゲートにそれぞれ印加する。第１トランジスタ制御信号は、回路ブロックの動作中に高電源電圧に固定されるとともに、回路ブロックの非動作中に接地電圧に固定される。高電源電圧は、電源電圧より高く、第２実電源線に供給されている。第２トランジスタ制御信号は、回路ブロックの動作中に接地電圧に固定されるとともに、回路ブロックの非動作中に電源電圧に固定される。
回路ブロックの非動作中に、ｎＭＯＳおよびｐＭＯＳトランジスタはオフするが、ｎＭＯＳおよびｐＭＯＳトランジスタの接続ノードの電圧（ソース電圧）は、微少なリーク電流により、徐々に電源電圧と接地電圧との中間電圧となる。一方、このときのｎＭＯＳおよびｐＭＯＳトランジスタのゲート電圧は、それぞれ接地電圧および電源電圧である。このため、このときのｎＭＯＳおよびｐＭＯＳトランジスタのゲート・ソース間電圧は、それぞれ負電圧および正電圧にできる。この結果、特別な負電圧の供給源を用意することなく、ｎＭＯＳおよびｐＭＯＳトランジスタを確実にオフでき、サブスレッショルド電流を抑制できる。従って、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力を削減できる。
また、回路ブロックの動作中に、高電源電圧に固定された第１トランジスタ制御信号がｎＭＯＳトランジスタのゲートに印加されるため、第１実電源線と仮想電源線との間に配置して構成されるスイッチ回路にｎＭＯＳトランジスタを付加しても、電源抵抗の上昇を最小限にできる。
本発明の半導体集積回路の別の一形態では、電源制御回路は、回路ブロックを動作させるために活性化される回路ブロック制御信号の活性化に応答して、第１トランジスタ制御信号を接地電圧から高電源電圧に変化させるとともに、第２トランジスタ制御信号を電源電圧から接地電圧に変化させる。電源制御回路は、回路ブロック制御信号の非活性化に応答して、第１トランジスタ制御信号を高電源電圧から接地電圧に変化させるとともに、第２トランジスタ制御信号を接地電圧から電源電圧に変化させる。
回路ブロック制御信号を利用することで、回路ブロックの動作に連動して、ｎＭＯＳおよびｐＭＯＳトランジスタの導通を制御できる。すなわち、回路ブロックの動作に応じて、回路ブロックへの電源電圧の供給を制御できる。
本発明の半導体集積回路の別の一形態では、電源制御回路のレベル変換回路は、高論理レベルに対応する出力電圧を電源電圧から高電源電圧に変換する。
レベル変換回路を設けることで、第１トランジスタ制御信号の高レベル電圧を容易に高電源電圧に変換できる。
本発明の半導体集積回路の別の一形態では、降圧回路は、外部電源端子を介して第２実電源線に供給される高電源電圧を降圧し、電源電圧として第１実電源線に供給する。
降圧回路を設けることで、二種類の電圧供給源を用意する必要がない。このため、電源電圧を供給する外部電源端子の形成などによる製品コストの増大を抑制できる。
本発明の半導体集積回路の別の一形態では、ｎおよびｐＭＯＳトランジスタのバックゲートは、それぞれ接地線および第１実電源線に接続されている。
回路ブロックの非動作中に、ｎＭＯＳおよびｐＭＯＳトランジスタのソース電圧は、徐々に電源電圧と接地電圧の中間電圧となる。このため、ｎＭＯＳトランジスタのバックゲート電圧（基板電圧）を接地電圧にするだけで、ｎＭＯＳトランジスタのバックゲート電圧をソース電圧より低くできる。また、ｐＭＯＳトランジスタのバックゲート電圧を電源電圧にするだけで、ｐＭＯＳトランジスタのバックゲート電圧をソース電圧より高くできる。この結果、特別な負電圧の供給源を用意することなく、ｎＭＯＳおよびｐＭＯＳトランジスタのサブスレッショルド電流をさらに抑制できる。従って、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力をさらに削減できる。
前述のように、第１実電源線と仮想電源線との間に配置されるｎＭＯＳトランジスタのバックゲートは、その他のｎＭＯＳトランジスタと同様に、接地線に接続できる。このため、半導体集積回路に構成されるすべてのｎＭＯＳトランジスタのバックゲートを共通に接地することが可能になる。従って、第１実電源線と仮想電源線との間に配置されるｎＭＯＳトランジスタのバックゲートとその他のｎＭＯＳトランジスタのバックゲートとを電気的に遮断する必要がなくなる。この結果、デバイス構造（ウェル構造）を複雑にすることなく、半導体集積回路のスタンバイ期間の消費電力を削減できる。
【図面の簡単な説明】  図１は、本発明の半導体集積回路の一実施形態を示す説明図である。
図２は、図１の電源制御回路の詳細を示す説明図である。
図３は、図１の断面構造の一部を示す説明図である。
図４は、第１の比較例を示す説明図である。
図５は、図４の断面構造の一部を示す説明図である。
図６は、第２の比較例を示す説明図である。
図７は、図６の断面構造の一部を示す説明図である。
図８は、第３の比較例を示す説明図である。
図９は、図８の断面構造の一部を示す説明図である。
図１０は、本発明の半導体集積回路および比較例の半導体集積回路の主要な性能を示す説明図である。
【発明を実施するための最良の形態】  以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の半導体集積回路の一実施形態を示している。以下の説明では、電源線に供給される電圧には、電源線と同一の符号を使用する。
半導体集積回路１０は、降圧回路ＶＳＤＣ、回路ブロック制御回路ＣＰＵ、電源制御回路ＣＴＬ（ＣＴＬ１〜ＣＴＬｍ）、回路ブロックＢＬＫ（ＢＬＫ１〜ＢＬＫｍ）、ｎＭＯＳトランジスタ（第１導電型トランジスタ）Ｎ（Ｎ１〜Ｎｍ）、ｐＭＯＳトランジスタ（第２導電型トランジスタ）Ｐ（Ｐ１〜Ｐｍ）、第１実電源線ＶＤＤＩ、第２実電源線ＶＤＤＥ、仮想電源線ＶＤＤＶ（ＶＤＤＶ１〜ＶＤＤＶｍ）および接地線ＶＳＳを有している。なお、電源制御回路ＣＴＬ２〜ＣＴＬｍ、回路ブロックＢＬＫ２〜ＢＬＫｍ、ｎＭＯＳトランジスタＮ２〜Ｎｍ、ｐＭＯＳトランジスタＰ２〜Ｐｍおよび仮想電源線ＶＤＤＶ２〜ＶＤＤＶｍは、それぞれ電源制御回路ＣＴＬ１、回路ブロックＢＬＫ１、ｎＭＯＳトランジスタＮ１、ｐＭＯＳトランジスタＰ１および仮想電源線ＶＤＤＶ１と同様に構成されており、基本動作も同一である。このため、電源制御回路ＣＴＬ１、回路ブロックＢＬＫ１、ｎＭＯＳトランジスタＮ１、ｐＭＯＳトランジスタＰ１および仮想電源線ＶＤＤＶ１についてのみ詳細を説明する。
降圧回路ＶＳＤＣは、外部電源端子ＥＰＰを介して第２実電源線ＶＤＤＥに供給される高電源電圧ＶＤＤＥ（３Ｖ）を降圧し、電源電圧ＶＤＤＩ（１．５Ｖ）として第１実電源線ＶＤＤＩに供給する。
回路ブロック制御回路ＣＰＵは、回路ブロックＢＬＫ１を動作させるために活性化される回路ブロック制御信号ＢＣ１を、電源制御回路ＣＴＬ１および回路ブロックＢＬＫ１に出力する。回路ブロック制御信号ＢＣ１は、活性化により、接地電圧ＶＳＳ（０Ｖ）から電源電圧ＶＤＤＩに変化する。回路ブロック制御信号ＢＣ１は、非活性化により、電源電圧ＶＤＤＩから接地電圧ＶＳＳに変化する。
回路ブロックＢＬＫ１は、低閾値（｜０．３Ｖ｜）を有するＭＯＳトランジスタで構成されたＣＭＯＳ回路である。回路ブロックＢＬＫ１は、回路ブロック制御信号ＢＣ１の活性化（立ち上がりエッジ）に同期して、動作を開始するとともに、回路ブロック制御信号の非活性化（立ち下がりエッジ）に同期して、動作を停止する。
ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１は、第１実電源線ＶＤＤＩと、回路ブロックＢＬＫ１の電源端子ＢＰＰ１に接続される仮想電源線ＶＤＤＶ１との間に直列に接続されている。ｎＭＯＳトランジスタＮ１は、高閾値（０．６Ｖ）を有している。ｎＭＯＳトランジスタＮ１のドレインおよびバックゲートは、それぞれ第１実電源線ＶＤＤＩおよび接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＰ１は、低閾値（−０．３Ｖ）を有している。ｐＭＯＳトランジスタＰ１のドレインおよびバックゲートは、それぞれ仮想電源線ＶＤＤＶ１および第１実電源線ＶＤＤＩに接続されている。また、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１のソースは、相互に接続されている。本発明の半導体集積回路１０では、従来のように高閾値を有するｐＭＯＳトランジスタを配置するのではなく、高閾値を有するｎＭＯＳトランジスタＮ１に低閾値を有するｐＭＯＳトランジスタＰ１を直列に接続することで、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１のオン抵抗の増加が抑制されるとともに、オフ抵抗が増加する。
電源制御回路ＣＴＬ１は、第１トランジスタ制御信号ＴＣＮ１および第２トランジスタ制御信号ＴＣＰ１を、それぞれｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１のゲートに出力する。電源制御回路ＣＴＬ１は、回路ブロック制御信号ＢＣ１の活性化（立ち上がりエッジ）に同期して、第１トランジスタ制御信号ＴＣＮ１を接地電圧ＶＳＳから高電源電圧ＶＤＤＥに変化させるとともに、第２トランジスタ制御信号ＴＣＰ１を電源電圧ＶＤＤＩから接地電圧ＶＳＳに変化させる。電源制御回路ＣＴＬ１は、回路ブロック制御信号ＢＣ１の非活性化（立ち下がりエッジ）に同期して、第１トランジスタ制御信号ＴＣＮ１を高電源電圧ＶＤＤＥから接地電圧ＶＳＳに変化させるとともに、第２トランジスタ制御信号ＴＣＰ１を接地電圧ＶＳＳから電源電圧ＶＤＤＩに変化させる。すなわち、電源制御回路ＣＴＬ１は、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１を、回路ブロックＢＬＫ１の動作中（アクティブ期間）にオンさせるとともに、回路ブロックＢＬＫ１の非動作中（スタンバイ期間）にオフさせる。このため、回路ブロックＢＬＫ１の動作に連動して、回路ブロックＢＬＫ１への電源電圧の供給が制御される。また、回路ブロックＢＬＫ１の動作中に、高電源電圧ＶＤＤＥに固定された第１トランジスタ制御信号ＴＣＮ１がｎＭＯＳトランジスタＮ１のゲートに印加されるため、ｎＭＯＳトランジスタＮ１のオン抵抗が下がり、電源抵抗の上昇が抑制される。
図２は、図１の電源制御回路ＣＴＬ１の詳細を示している。
電源制御回路ＣＴＬ１は、インバータ回路ＩＮＶ１〜ＩＮＶ４およびレベル変換回路ＬＣから構成されている。
インバータ回路ＩＮＶ１は、ｐＭＯＳトランジスタＣＰ１およびｎＭＯＳトランジスタＣＮ１から構成されている。インバータ回路ＩＮＶ１は、回路ブロック制御回路ＣＰＵ（図１）から出力される回路ブロック制御信号ＢＣ１を反転し、内部信号／ＢＣ１として出力する。
インバータ回路ＩＮＶ２は、ｐＭＯＳトランジスタＣＰ２およびｎＭＯＳトランジスタＣＮ２から構成されている。インバータ回路ＩＮＶ２は、内部信号／ＢＣ１を反転し、内部信号／ＴＣＰ１として出力する。
インバータ回路ＩＮＶ３は、ｐＭＯＳトランジスタＣＰ３およびｎＭＯＳトランジスタＣＮ３から構成されている。インバータ回路ＩＮＶ３は、内部信号／ＴＣＰ１を反転し、第２トランジスタ制御信号ＴＣＰ１としてｐＭＯＳトランジスタＰ１（図１）のゲートに出力する。これにより、ｐＭＯＳトランジスタＰ１は、回路ブロックＢＬＫ１の動作中にオンするとともに、回路ブロックＢＬＫ１の非動作中にオフする。
レベル変換回路ＬＣは、内部信号／ＢＣ１の高レベル電圧を電源電圧ＶＤＤＩから高電源電圧ＶＤＤＥに変換し、内部信号／ＴＣＮ１として出力する。
インバータ回路ＩＮＶ４は、ｐＭＯＳトランジスタＣＰ３およびｎＭＯＳトランジスタＣＮ４から構成されている。インバータ回路ＩＮＶ４は、内部信号／ＴＣＮ１を反転し、第１トランジスタ制御信号ＴＣＮ１としてｎＭＯＳトランジスタＮ１（図１）のゲートに出力する。これにより、ｎＭＯＳトランジスタＮ１は、回路ブロックＢＬＫ１の動作中にオンするとともに、回路ブロックＢＬＫ１の非動作中にオフする。
回路ブロックＢＬＫ１の非動作中に、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１はオフするが、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１の接続ノードの電圧（ソース電圧）は、微少なリーク電流により、徐々に電源電圧ＶＤＤＩと接地電圧ＶＳＳとの中間電圧となる。一方、このときのｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１のゲート電圧は、それぞれ接地電圧ＶＳＳおよび電源電圧ＶＤＤＩである。このため、このときのｎＭＯＳトランジスタＮ１のゲート・ソース間電圧は、負電圧となる。また、このときのｐＭＯＳトランジスタＰ１のゲート・ソース間電圧は、正電圧となる。この結果、特別な負電圧の供給源を設けることなく、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１は確実にオフし、サブスレッショルド電流が抑制される。
また、回路ブロックＢＬＫ１の非動作中に、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１の接続ノードの電圧（ソース電圧）は、徐々に電源電圧と接地電圧との中間電圧となるため、ｎＭＯＳトランジスタＮ１のバックゲートを接地するだけで、ｎＭＯＳトランジスタＮ１のバックゲート電圧はソース電圧より低くなる。また、ｐＭＯＳトランジスタＰ１のバックゲートを第１実電源線ＶＤＤＩに接続するだけで、ｐＭＯＳトランジスタＰ１のバックゲート電圧はソース電圧より高くなる。このため、特別な負電圧の供給源を設けることなく、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１の閾値電圧が高くなる。この結果、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１のサブスレッショルド電流がさらに抑制される。
前述したように、電源制御回路ＣＴＬ２〜ＣＴＬｍ、回路ブロックＢＬＫ２〜ＢＬＫｍ、ｎＭＯＳトランジスタＮ２〜Ｎｍ、ｐＭＯＳトランジスタＰ２〜Ｐｍおよび仮想電源線ＶＤＤＶ２〜ＶＤＤＶｍは、それぞれ電源制御回路ＣＴＬ１、回路ブロックＢＬＫ１、ｎＭＯＳトランジスタＮ１、ｐＭＯＳトランジスタＰ１および仮想電源線ＶＤＤＶ１と同様に構成されており、基本動作も同一である。このため、半導体集積回路１０では、活性化された回路ブロック制御信号ＢＣに対応する回路ブロックＢＬＫにのみ電源電圧ＶＤＤＩが供給される。動作しない回路ブロックＢＬＫへの電源電圧ＶＤＤＩの供給は遮断されるため、半導体集積回路１０の消費電力が削減される。前述したようにｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１のサブスレッショルド電流が抑制されるため、特に、半導体集積回路１０のスタンバイ期間（すべての回路ブロックＢＬＫが動作しない期間）の消費電力が大幅に削減される。
図３は、図１の断面構造の一部を示している。
ｐ形の基板ＰＳＵＢには、ｎ形不純物の導入によりｎウェルＮＷが形成され、ｐ形不純物の導入によりｐウェルＰＷが形成されている。ｎＭＯＳトランジスタのソースおよびドレイン（共にＮ＋層）は、ｐウェルＰＷにｎ形不純物を導入して形成されている。ｎＭＯＳトランジスタのバックゲート（Ｐ＋層）は、ｐウェルＰＷにｐ形不純物を導入して形成されている。ｐＭＯＳトランジスタのソースおよびドレイン（共にＰ＋層）は、ｎウェルＮＷにｐ形不純物を導入して形成されている。ｐＭＯＳトランジスタのバックゲート（Ｎ＋層）は、ｎウェルＰＷにｎ形不純物を導入して形成されている。ｎＭＯＳおよびｐＭＯＳトランジスタのゲート（図中の黒四角）は、ソースとドレインとの間のチャネル領域上に、酸化膜（図示せず）を介して形成されている。
ｎＭＯＳトランジスタＮ１のバックゲートは、ｎＭＯＳトランジスタＣＮ３、ＣＮ４、ＢＮ１と同様に、共通の接地線ＶＳＳに接続されている。このため、ｎＭＯＳトランジスタＮ１のバックゲートとｎＭＯＳトランジスタＣＮ３、ＣＮ４、ＢＮ１のバックゲートとを電気的に遮断する必要がなくなる。このため、半導体集積回路１０は、簡易なツインウェル構造で実現されている。
次に、本発明者が本発明をする前に検討した回路について説明する。
図４は、第１実電源線ＶＤＤＩと仮想電源線ＶＤＤＶ（ＶＤＤＶ１〜ＶＤＤＶｍ）との間にｎＭＯＳトランジスタＮ（Ｎ１〜Ｎｍ）のみをそれぞれ配置した例（第１の比較例）を示している。図５は、図４の断面構造の一部を示している。図６は、第１実電源線ＶＤＤＩと仮想電源線ＶＤＤＶ（ＶＤＤＶ１〜ＶＤＤＶｍ）との間に高閾値（−０．５Ｖ）を有するｐＭＯＳトランジスタＰｂ（Ｐ１ｂ〜Ｐｍｂ）のみをそれぞれ配置した例（第２の比較例）を示している。図７は、図６の断面構造の一部を示している。図８は、図４のｎＭＯＳトランジスタＮ（Ｎ１〜Ｎｍ）のバックゲートに負電圧を印加した例（第３の比較例）を示している。図９は、図８の断面構造の一部を示している。図１〜３で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。図４、５、８、９に示した回路は、未だ公知ではない。
図４では、ｎＭＯＳトランジスタＮ１がオフすると、ｎＭＯＳトランジスタＮ１のソース電圧は、回路ブロックＢＬＫ１の微少なリーク電流により、徐々に接地電圧ＶＳＳと等しくなる。このため、回路ブロックＢＬＫ１のスタンバイ期間中に、ｎＭＯＳトランジスタＮ１のゲート・ソース電圧を、負電圧にできない。同様に、ｎＭＯＳトランジスタＮ１のバックゲートを、ソース電圧より低くできない。この結果、ｎＭＯＳトランジスタＮ１のサブスレッショルド電流の抑制効果は低くなる。
図６では、ｐＭＯＳトランジスタＰ１のソース電圧は、常に電源電圧ＶＤＤＩであるため、回路ブロックＢＬＫ１のスタンバイ期間中に、ｐＭＯＳトランジスタＰ１のゲート・ソース電圧を、正電圧にできない。同様に、ｐＭＯＳトランジスタＰ１のバックゲートを、ソース電圧より高くできない。この結果、ｐＭＯＳトランジスタＰ１のサブスレッショルド電流の抑制効果は低くなる。
図８では、ｎＭＯＳトランジスタＮ１がオフすると、ｎＭＯＳトランジスタＮ１のソース電圧は、回路ブロックＢＬＫ１の微少なリーク電流により、徐々に接地電圧ＶＳＳと等しくなる。このため、回路ブロックＢＬＫ１のスタンバイ期間中に、ｎＭＯＳトランジスタＮ１のゲート・ソース電圧を、負電圧にできない。この結果、ｎＭＯＳトランジスタＮ１のサブスレッショルド電流の抑制効果は低くなる。
また、ｎＭＯＳトランジスタＮ１のバックゲートは、負電圧生成回路から供給される負電圧の供給線ＶＳＳＡに接続されている。このため、ｎＭＯＳトランジスタＮ１のバックゲート電圧は、ｎＭＯＳトランジスタＮ１がオフしたときにソース電圧より低くなる。しかしながら、特別な負電圧の供給源が必要であるため、製品コストが増大してしまう。
図９では、ｎＭＯＳトランジスタＮ１のバックゲートは、負電圧の供給線ＶＳＳＡに接続されている。接地線ＶＳＳから負電圧の供給線ＶＳＳＡへの電流リークを防止するために、ｎＭＯＳトランジスタＮ１のバックゲートとｎＭＯＳトランジスタＣＮ４、ＢＮ１のバックゲートとを電気的に遮断しなければならない。このため、半導体集積回路１０ｃは、ｎＭＯＳトランジスタＮ１のｐウェルＰＷと基板ＰＳＵＢとを分離するトリプルウェル構造を必要とする。この結果、製品コストが増大してしまう。
図１０は、本発明の半導体集積回路１０および図４、図６、図８に示した半導体集積回路１０ａ、１０ｂ、１０ｃの主要な性能を示している。オン電流（またはオフ電流）は、第１実電源線ＶＤＤＩと仮想電源線ＶＤＤＶとの間に配置されたＭＯＳトランジスタがオン（またはオフ）したときの電流値（シミュレーション）である。図中では、オン電流およびオフ電流は、第１の比較例のワースト値を１とするときの相対値を示している。第１実電源線ＶＤＤＩと仮想電源線ＶＤＤＶとの間に配置されたＭＯＳトランジスタのトランジスタサイズ（チャネル長およびチャネル幅）は、すべて同一である。
図１０に示すように、第１実電源線ＶＤＤＩと仮想電源線ＶＤＤＶとの間に配置されるスイッチング素子にｐＭＯＳトランジスタを使用する本発明の半導体集積回路１０と、第２の比較例の半導体集積回路１０ｂとを比較すると、本発明の半導体集積回路１０は、第２の比較例の半導体集積回路１０ｂに比べて、オン電流を倍増させることができる。すなわち、第１実電源線ＶＤＤＩと仮想電源線ＶＤＤＶとの間に配置されるＭＯＳトランジスタのオン抵抗の増加を最小限にできる。また、本発明の半導体集積回路１０は、第１〜３の比較例の半導体集積回路１０ａ、１０ｂ、１０ｃに比べて、オフ電流（サブスレッショルド電流）を大幅に削減できる。すなわち、半導体集積回路１０のスタンバイ期間の消費電力を大幅に削減できる。さらに、本発明の半導体集積回路１０は、簡易なツインウェル構想で実現でき、かつ負電圧の供給源を必要としないため、製品コストの増加を最小限にできる。
以上、本実施形態では、次の効果が得られる。
ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰは、回路ブロックＢＬＫの非動作中にオフするため、回路ブロックＢＬＫへの電源電圧の供給が遮断される。このため、半導体集積回路１０のスタンバイ期間の消費電力が削減できる。また、高閾値を有するｎＭＯＳトランジスタＮに低閾値を有するｐＭＯＳトランジスタＰを直列に接続することで、ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰのオン抵抗の増加を最小限にするとともに、オフ抵抗を増加させることができる。このため、ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰのサブスレッショルド電流をさらに抑制できる。この結果、半導体集積回路１０のスタンバイ期間の消費電力をさらに削減できる。
回路ブロックＢＬＫの非動作中に、ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰのソース電圧は、徐々に電源電圧と接地電圧の中間電圧となるため、ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰのゲート・ソース間電圧は、それぞれ負電圧および正電圧にできる。このため、特別な負電圧の供給源を用意することなく、ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰを確実にオフでき、サブスレッショルド電流を抑制できる。この結果、製品コストを増大させることなく、半導体集積回路１０のスタンバイ期間の消費電力を削減できる。
回路ブロックＢＬＫの動作中に、高電源電圧ＶＤＤＥに固定された第１トランジスタ制御信号ＴＣＮがｎＭＯＳトランジスタＮのゲートに印加されるため、第１実電源線ＶＤＤＩと仮想電源線ＶＤＤＶとの間に配置して構成されるスイッチ回路にｎＭＯＳトランジスタＮを付加しても、電源抵抗の上昇を最小限にできる。
回路ブロック制御信号ＢＣを利用することで、回路ブロックＢＬＫの動作に連動して、ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰの導通を制御できる。すなわち、回路ブロックＢＬＫの動作に応じて、回路ブロックＢＬＫへの電源電圧ＶＤＤＩの供給を制御できる。
レベル変換回路ＬＣを設けることで、第１トランジスタ制御信号ＴＣＮの高レベル電圧を、容易に高電源電圧ＶＤＤＥに変換できる。
降圧回路ＶＳＤＣを設けることで、二種類の電圧供給源を用意する必要がない。このため、電源電圧ＶＤＤＩを供給する外部電源端子の形成などによる製品コストの増大を抑制できる。
回路ブロックＢＬＫの非動作中に、ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰのソース電圧は、徐々に電源電圧と接地電圧の中間電圧となるため、ｎＭＯＳトランジスタＮのバックゲート電圧を接地電圧ＶＳＳにするだけで、ｎＭＯＳトランジスタＮのバックゲート電圧をソース電圧より低くできる。また、ｐＭＯＳトランジスタＰのバックゲート電圧を電源電圧ＶＤＤＩにするだけで、ｐＭＯＳトランジスタＰのバックゲート電圧をソース電圧より高くできる。この結果、特別な負電圧の供給源を用意することなく、ｎＭＯＳトランジスタＮおよびｐＭＯＳトランジスタＰのサブスレッショルド電流をさらに抑制できる。従って、製品コストを増大させることなく、半導体集積回路１０のスタンバイ期間の消費電力をさらに削減できる。
ｎＭＯＳトランジスタＮのバックゲートは、その他のｎＭＯＳトランジスタと同様に、接地線に接続できる。このため、半導体集積回路１０に構成されるすべてのｎＭＯＳトランジスタのバックゲートを共通に接地できる。従って、ｎＭＯＳトランジスタＮのバックゲートとその他のｎＭＯＳトランジスタのバックゲートとを電気的に遮断する必要がなくなる。この結果、デバイス構造（ウェル構造）を複雑にすることなく、半導体集積回路１０のスタンバイ期間の消費電力を削減できる。
なお、前述の実施形態では、回路ブロック制御信号ＢＣ（ＢＣ１〜ＢＣｍ）は、回路ブロック制御回路ＣＰＵから供給される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、回路ブロックＢＬＫ（ＢＬＫ１〜ＢＬＫｍ）の動作を外部から制御するために外部信号端子を介して供給される信号を、回路ブロック制御信号ＢＣ（ＢＣ１〜ＢＣｍ）として利用してもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用の可能性】
本発明の半導体集積回路では、第１および第２導電型トランジスタのサブスレッショルド電流を抑制できる。このため、半導体集積回路のスタンバイ期間の消費電力をさらに削減できる。
本発明の半導体集積回路では、ｎＭＯＳトランジスタのゲート・ソース間電圧を負電圧にできるため、特別な負電圧の供給源を用意することなく、ｎＭＯＳトランジスタを確実にオフでき、サブスレッショルド電流を抑制できる。従って、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力を削減できる。
また、高電源電圧がｎＭＯＳトランジスタのゲートに印加されるため、第１実電源線と仮想電源線との間に配置して構成されるスイッチ回路にｎＭＯＳトランジスタを付加しても、電源抵抗の上昇を最小限にできる。
本発明の半導体集積回路では、回路ブロックの動作に応じて、回路ブロックへの電源電圧の供給を制御できる。
本発明の半導体集積回路では、レベル変換回路により、第１トランジスタ制御信号の高レベル電圧を容易に高電源電圧に変換できる。
本発明の半導体集積回路では、降圧回路を設けることで、二種類の電圧供給源を用意する必要がない。このため、電源電圧を供給する外部電源端子の形成などによる製品コストの増大を抑制できる。
本発明の半導体集積回路では、回路ブロックの非動作中に、ｎＭＯＳトランジスタのバックゲート電圧をソース電圧より低くでき、ｐＭＯＳトランジスタのバックゲート電圧をソース電圧より高くできる。この結果、特別な負電圧の供給源を用意することなく、ｎおよびｐＭＯＳトランジスタのサブスレッショルド電流をさらに抑制できる。従って、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力をさらに削減できる。
また、第１実電源線と仮想電源線との間に配置されるｎＭＯＳトランジスタのバックゲートは、その他のｎＭＯＳトランジスタと同様に、共通の接地線に接続できる。このため、第１実電源線と仮想電源線との間に配置されるｎＭＯＳトランジスタのバックゲートとその他のｎＭＯＳトランジスタのバックゲートとを電気的に遮断する必要がなくなる。この結果、デバイス構造（ウェル構造）を複雑にすることなく、半導体集積回路のスタンバイ期間の消費電力を削減できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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