(57)【要約】高速で高集積が可能な論理演算素子および論理演算回路を提供する。  論理演算回路において、論理演算素子として、第１及び第２の電界放射型微小電子エミッタのアノードを同電位とし、該エミッタに対応するゲート電極に２系統以上の信号電圧を入力する構造であって、２系統のどちらかに高電位の入力信号が入るとエミッタから電子放出が起こり、前記アノードの電位を低下させるようにしたＮＯＲ素子並びに第１及び第２の電界放射型微小電子エミッタのカソードを直列接続し、第１及び第２エミッタに対応するゲート電極には２系統の信号電圧が加えられており、両入力信号が高電位のときに第２エミッタのアノード電位を低下させるＮＡＮＤ素子を用いる。
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【特許請求の範囲】
【請求項１】
２つ以上の電界放射型微小電子エミッタのカソードを低電位電源もしくはグラウンドに並列に接続し、前記エミッタに対応する２つ以上のアノードを受動素子または能動素子を介して高電位電源に並列に接続し、２つ以上のアノードが実質的に同電位であり、前記エミッタに対応するゲート電極に２系統以上の信号電圧を入力する構造であって、２系統のどちらかに高電位の入力信号が入るとエミッタから電子放出が起こり、前記アノードの電位を低下させることを特徴とするＮＯＲ素子。
【請求項２】
前記２つ以上の電界放射型微小電子エミッタのそれぞれに対応するアノード電極が単一の平面で構成されることを特徴とする請求項１記載のＮＯＲ素子。
【請求項３】
１０Ｖ以下の電圧で動作することを特徴とする請求項１又は２記載のＮＯＲ素子。
【請求項４】
第１の電界放射型微小電子エミッタのアノードと第２の電界放射型微小電子エミッタのカソードとが直列接続されており、第１エミッタと第２エミッタに対応するゲート電極には２系統の信号電圧が加えられており、両入力信号が高電位のときに第２エミッタのアノード電位を低下させることを特徴とするＮＡＮＤ素子。
【請求項５】
第１の電界放射型微小電子エミッタのカソードと第２の電界放射型微小電子エミッタのカソードとが同一平面にあり、該第１のエミッタと該第２のエミッタとの間に垂直に形成された柱状電極によって該第１のエミッタのアノードと該第２のエミッタのカソードとが直列接続されることを特徴とする請求項４に記載のＮＡＮＤ素子。
【請求項６】
第１の電界放射型微小電子エミッタのアノードと第２の電界放射型微小電子エミッタのカソードとを一体として直列接続したことを特徴とする請求項４に記載のＮＡＮＤ素子。
【請求項７】
前記ＮＡＮＤ素子の前記第１の電界放射型微小電子エミッタのアノードとゲート電極を素子平面に投影したときに重なり面積がないことを特徴とする請求項４〜６のいずれかに記載のＮＡＮＤ素子。
【請求項８】
１０Ｖ以下の電圧で動作することを特徴とする請求項４〜７のいずれかに記載のＮＡＮＤ素子。
【請求項９】
請求項１〜３のいずれかに記載のＮＯＲ素子および／または請求項４〜８のいずれかに記載のＮＡＮＤ素子を論理演算素子として含む論理演算回路。
【請求項１０】
界放射型微小電子エミッタのカソードを低電位電源もしくはグラウンドに接続し、アノードを受動素子または能動素子を介して高電位電源に接続し、ゲートに入力する電位で出力のアノード電位を変化させるＮＯＴ素子を論理演算素子として含むことを特徴とする請求項９に記載の論理演算回路。
【請求項１１】
ＮＯＴ素子とＮＯＲ素子とからなり、それらのエミッタのカソードを同電位にして論理演算を接続することを特徴とする請求項９または１０に記載の論理演算回路。
【請求項１２】
各素子の出力のアノードを受動素子を介するか、または直接に別の素子のゲートに接続させて論理演算の接続していることを特徴とする請求項９〜１１のいずれかに記載の論理演算回路。
【請求項１３】
隣り合う二つの電界放射型微小電子エミッタが、一方のエミッタのアノードと他のエミッタのゲートとが同一平面となる構造、一方のエミッタのアノードと他のエミッタのカソードとが同一平面となる構造または前記両者の構造を併せ持つ構造を有することを特徴とする請求項９〜１２のいずれかに記載の論理演算回路。
【請求項１４】
カソード・ゲート・アノードが同一の基板平面にあり、基板表面と平行方向に電子を放出することを特徴とする請求項９〜１３のいずれかに記載の論理演算回路。
【請求項１５】
前記素子の基板としてノンドープの半導体基板を用い、各エミッタの突起部分もしくは周辺にのみ導電性のドーピング領域を作って各エミッタを電気的に分離していることを特徴とする請求項９〜１４のいずれかに記載の論理演算回路。
【請求項１６】
前記素子の絶縁層が４より小さい比誘電率を持つ材料からなることを特徴とする請求項９〜１５のいずれかに記載の論理演算回路。
【請求項１７】
前記素子のカソードがダイヤモンド、もしくはダイヤモンド薄膜を被覆した導電性材料であることを特徴とする請求項９〜１６のいずれかに記載の論理演算回路。
【請求項１８】
前記素子のカソードがカーボンナノチューブ、もしくはカーボンナノチューブを被覆した導電性材料であることを特徴とする請求項９〜１６のいずれかに記載の論理演算回路。
【請求項１９】
前記素子のカソードがＢＮ、ＡｌＮもしくはＧａＮ、もしくはそれらの薄膜を被覆した導電性材料であることを特徴とする請求項９〜１６のいずれかに記載の論理演算回路。
【請求項２０】
前記素子が１０Ｖ以下の電圧で動作することを特徴とする請求項９〜１９のいずれかに記載の論理演算回路。
【発明の詳細な説明】
【技術分野】  本発明は、電子ビームを放出する冷陰極素子を用いた論理演算素子およびこれを用いた論理演算回路に関するものである。
【背景技術】  従来、論理演算にはＳｉ基板を用いたＭＯＳＦＥＴの集積回路が用いられている。これらは固体デバイスであるためハンドリングしやすく、その動作周波数は微細化技術の進展によりＧＨｚに達している。またＮＯＴ、ＮＯＲ、ＮＡＮＤなどの論理演算素子およびそれらを結合して接続される論理演算回路はＭＯＳデバイスを中心に想定して作られている。
Ｓｉ基板を用いたＭＯＳＦＥＴ以上の周波数で動作させる場合にはＧａＡｓ等の化合物半導体が使われ、特定の高周波増幅には真空管が使われている。真空管を用いるのは、真空中における方が固体中におけるよりもキャリアの電子の移動度が早いことを利用している。
真空管においては熱電子放出を利用する場合が多いが、低消費電流で大電流密度が得られることからＳｐｉｎｄｔ型の電界放射型冷陰極を用いる場合がある。その高周波動作は、Ｊｏｕｒｎａｌ  ｏｆ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｂ，１４（１９９６）１９８６などに示されている。また、このような電界放射型冷陰極を集積回路に用いる例は特開平１１−３２９２６３号公報などに示されている。
しかしながら、現在論理演算に広く用いられているＳｉなどの固体デバイスでは電子・ホールの移動度に制限がある。リソグラフィーなど微細化技術の進展により高速化が進められているが、その動作周波数には限界がきている。
一方、高周波動作が可能な真空管はその集積度に問題がある。また、小面積内に多数の素子を有するＳｐｉｎｄｔ型の微小冷陰極は大電流密度という特性があることから論理演算よりはマイクロ波管やディスプレイなどに用途が集中している。
またこれらは動作電圧が高かった。そのため消費電力が大きくなると共に、逆バイアスがかかった場合の耐圧に問題が生じた。さらに電池駆動が出来ないなど、携帯性を持たせることも出来なかった。
前記の特開平１１−３２９２６３号公報に記載の電界放射型冷陰極を集積回路に用いるものでは素子が平面構造であるため、素子構成には面積が必要となる。また電子放出素子で多段の演算を接続した場合の具体的な集積方法については特開平１１−３２９２６３号公報では触れられていない。
【発明の開示】
そこで本発明はこのような従来技術の問題点を克服するためになされたもので、その目的は高速で高集積が可能な論理演算素子および論理演算回路を提供することにある。
すなわち、本発明は次に記載する構成を備えることにより、上記課題を解決することができた。
（１）２つ以上の電界放射型微小電子エミッタのカソードを低電位電源もしくはグラウンドに並列に接続し、前記エミッタに対応する２つ以上のアノードを受動素子または能動素子を介して高電位電源に並列に接続し、２つ以上のアノードが実質的に同電位であり、前記エミッタに対応するゲート電極に２系統以上の信号電圧を入力する構造であって、２系統のどちらかに高電位の入力信号が入るとエミッタから電子放出が起こり、前記アノードの電位を低下させることを特徴とするＮＯＲ素子。
（２）前記２つ以上の電界放射型微小電子エミッタのそれぞれに対応するアノード電極が単一の平面で構成されることを特徴とする（１）に記載のＮＯＲ素子。
（３）１０Ｖ以下の電圧で動作することを特徴とする（１）又は（２）に記載のＮＯＲ素子。
（４）第１の電界放射型微小電子エミッタのアノードと第２の電界放射型微小電子エミッタのカソードとが直列接続されており、第１エミッタと第２エミッタに対応するゲート電極には２系統の信号電圧が加えられており、両入力信号が高電位のときに第２エミッタのアノード電位を低下させることを特徴とするＮＡＮＤ素子。
（５）第１の電界放射型微小電子エミッタのカソードと第２の電界放射型微小電子エミッタのカソードとが同一平面にあり、該第１のエミッタと該第２のエミッタとの間に垂直に形成された柱状電極によって該第１のエミッタのアノードと該第２のエミッタのカソードとが直列接続されることを特徴とする（４）に記載のＮＡＮＤ素子。
（６）第１の電界放射型微小電子エミッタのアノードと第２の電界放射型微小電子エミッタのカソードとを一体として直列接続したことを特徴とする（４）に記載のＮＡＮＤ素子。
（７）前記ＮＡＮＤ素子の前記第１の電界放射型微小電子エミッタのアノードとゲート電極を素子平面に投影したときに重なり面積がないことを特徴とする（４）〜（６）のいずれかに記載のＮＡＮＤ素子。
（８）１０Ｖ以下の電圧で動作することを特徴とする（４）〜（７）のいずれかに記載のＮＡＮＤ素子。
（９）上記（１）〜（３）のいずれかに記載のＮＯＲ素子および／または上記（４）〜（８）のいずれかに記載のＮＡＮＤ素子を論理演算素子として含む論理演算回路。
（１０）界放射型微小電子エミッタのカソードを低電位電源もしくはグラウンドに接続し、アノードを受動素子または能動素子を介して高電位電源に接続し、ゲートに入力する電位で出力のアノード電位を変化させるＮＯＴ素子を論理演算素子として含むことを特徴とする（９）に記載の論理演算回路。
（１１）ＮＯＴ素子とＮＯＲ素子とからなり、それらのエミッタのカソードを同電位にして論理演算を接続することを特徴とする（９）または（１０）に記載の論理演算回路。
（１２）各素子の出力のアノードを受動素子を介するか、または直接に別の素子のゲートに接続させて論理演算の接続していることを特徴とする（９）〜（１１）のいずれかに記載の論理演算回路。
（１３）隣り合う二つの電界放射型微小電子エミッタが、一方のエミッタのアノードと他のエミッタのゲートとが同一平面となる構造、一方のエミッタのアノードと他のエミッタのカソードとが同一平面となる構造または前記両者の構造を併せ持つ構造を有することを特徴とする（９）〜（１２）のいずれかに記載の論理演算回路。
（１４）カソード・ゲート・アノードが同一の基板平面にあり、基板表面と平行方向に電子を放出することを特徴とする（９）〜（１３）のいずれかに記載の論理演算回路。
（１５）前記素子の基板としてノンドープの半導体基板を用い、各エミッタの突起部分もしくは周辺にのみ導電性のドーピング領域を作って各エミッタを電気的に分離していることを特徴とする（９）〜（１４）のいずれかに記載の論理演算回路。
（１６）前記素子の絶縁層が４より小さい比誘電率を持つ材料からなることを特徴とする（９）〜（１５）のいずれかに記載の論理演算回路。
（１７）前記素子のカソードがダイヤモンド、もしくはダイヤモンド薄膜を被覆した導電性材料であることを特徴とする（９）〜（１６）のいずれかに記載の論理演算回路。
（１８）前記素子のカソードがカーボンナノチューブ、もしくはカーボンナノチューブを被覆した導電性材料であることを特徴とする（９）〜（１６）のいずれかに記載の論理演算回路。
（１９）前記素子のカソードがＢＮ、ＡｌＮもしくはＧａＮ、もしくはそれらの薄膜を被覆した導電性材料であることを特徴とする（９）〜（１６）のいずれかに記載の論理演算回路。
（２０）前記素子が１０Ｖ以下の電圧で動作することを特徴とする（９）〜（１９）のいずれかに記載の論理演算回路。
【図面の簡単な説明】  図１は、電界放射型微小電子エミッタを用いたＮＯＴ素子の構成およびその回路を示す図である。
図２は、本発明のＮＯＲ素子の構成例およびその回路を示す図である。
図３は、本発明のＮＡＮＤ素子の構成例およびその回路を示す図である。
図４は、本発明の素子を用いたエミッタの電界電子放出の電流特性を示す図である。
図５は、本発明のＮＯＲ素子の構成例を示す図である。
図６は、本発明のＮＡＮＤ素子の構成例を示す図である。
図７は、本発明のＮＡＮＤ素子を複数のエミッタから構成した例およびその回路を示す図である。
図８は、本発明のＮＡＮＤ素子であって、アノードとゲートとに重なり面積のないようにした例を示す図である。
図９は、本発明のＮＡＮＤ素子であって、アノードとカソードとを一体とした例を示す図である。
図１０は、本発明のＯＲ演算を行う論理演算回路を示す図である。
図１１は、本発明のＡＮＤ演算を行う論理演算回路を示す図である。
図１２は、本発明の論理演算回路であって、素子同士の異なる電極を同一平面に置いた構造を有する例を示す図である。
図１３は、本発明の論理演算回路であって、カソード・ゲート・アノードが同一の基板平面にあり、基板表面と平行方向に電子を放出するようにした例を示す図である。
【符号の説明】
Ａ  入力用ゲート
Ｂ  入力用ゲート
Ｚ  出力用アノード
Ｚ′端子
【発明を実施するための最良の形態】  以下に本発明を実施形態に基づき説明する。
本発明の論理演算回路を構成する論理演算素子であるＮＯＴ素子、ＮＯＲ素子およびＮＡＮＤ素子はＳｐｉｎｄｔ型の電界放射型冷陰極を用いる。
まず、本発明の論理演算回路を構成する基本論理素子となる電界放射型微小電子エミッタの構成を図１に基づいて説明する。
図１に示すように、基板上に、カソード、絶縁層、ゲート及びアノード電極を形成して電界放射型微小電子エミッタを形成する。カソードの材質としては、Ｍｏ、Ｗなどの高融点金属やＳｉなどの他に、カーボンナノチューブや、負性電子親和力を持つダイヤモンドや、ＢＮ、ＡｌＮ、ＧａＮ等の窒化物半導体などが用いられる。また、ＭｏやＳｉ等の導電性材料の表面にカーボンナノチューブ、ダイヤモンド、ＢＮ、ＡｌＮ、ＧａＮ等の窒化物半導体を被覆したものを用いても良い。これら半導体の導電性の付与の仕方には特に制限はなく、ｐ型不純物、ｎ型不純物、あるいは欠陥に起因するｎ型キャリアなどを用いることができる。絶縁層の材料としてはＳｉＯ２、窒化ケイ素、酸窒化ケイ素、Ａｌ２Ｏ３、ＣａＦ２などが用いられる。ゲート及びアノード電極にはＭｏ、Ｎｂ、Ｔａなどの高融点金属やＷＳｉ２などの高融点金属シリサイドなどが用いられる。
カソードは特にダイヤモンドが望ましい。ダイヤモンドは負性電子親和力を有するため、低電圧で動作し、低消費電力の論理回路を作製できる。また逆に放出電子電流を大きく取ることもでき、この場合には後に述べるＮＡＮＤ素子の緩和時間を低減できる。またダイヤモンド及びカーボンナノチューブは表面に絶縁性の酸化層が形成されないため、１０−６Ｔｏｒｒ程度の比較的低真空でも電子放出素子として動作させることが出来る。
上記の電界放射型微小電子エミッタを用いてＮＯＴ素子を構成するために以下のように配線する。アノードは受動素子または能動素子を介して高電位電源に接続する。本発明における受動素子とは抵抗、キャパシタなどであり、抵抗としては例えばポリシリコンや窒化タンタルなどを用いることができるが、これらの材料に限定されない。また能動素子にはトランジスタや動作特性の異なる電界放射型微小電子エミッタを配しても良い。カソードは低電位電源もしくはグラウンドに接続する。この際、基板が導電性であって、基板を通してカソードを接続しても良い。また、基板が絶縁性でカソードまで電極を配して接続しても良い。図１は前者の例を示したものである。これらのカソードは単数でも、複数でよい。
以上のように構成されたＮＯＴ素子の動作について説明する。ゲート電極に電圧信号を入力し、ゲートが高電位のときカソードから電子放出が起こり、アノード電位を低下させる。逆にゲートが低電位のときはカソードから電子放出が起こらず、アノードは高電位となる。このように入力値の否定がアノード電位として出力される。
次に本発明のＮＯＲ素子を図２に基づいて説明する。
ＮＯＲ素子は上記ＮＯＴ素子のエミッタの部分を、アノードとカソードを並列につないだ２つ以上のエミッタで置き換えることによって得られる。このとき、片方、もしくは両方の入力用ゲートが高電位のときカソードから電子放出が起こり、出力のアノードは低電位となる。両方の入力用ゲートが低電位のときカソードから電子放出が起こらないため、出力のアノードは高電位となり、ＮＯＲ素子として機能する。
次に本発明のＮＡＮＤ素子を図３〜図９に基づいて説明する。
ＮＡＮＤ素子は、図３に示すように、上記ＮＯＴ素子のエミッタ部分を、アノードとカソードとを直列につないだ２つ以上のエミッタで置き換えることによって得られる。このとき、２つのエミッタのカソード間は電気的に絶縁されている必要がある。また、アノードとカソードとを、第１エミッタと第２エミッタとの間に垂直に形成された柱状電極を用いて直列接続する。この形状の接続電極は表面積の大きい平面上電極と比べて静電容量を減少させて動作をより高速化することができる。
絶縁性基板にはＳｉＯ２、Ａｌ２Ｏ３、等の基板を用い、その上にＭｏ、Ｗ等の金属や、Ｓｉ、カーボンナノチューブなどのカソードを形成する。また、Ｍｏ、Ｗ、Ｓｉ等の導電性材料の表面にカーボンナノチューブ、ダイヤモンド、ＢＮ、ＡｌＮ、ＧａＮなどの薄膜を形成しても良い。また、図６に示すように、基板をダイヤモンド等のノンドープで大きい抵抗を持つ半導体とし、そのカソードの部分にだけドーピングして電気伝導性を持たせても良い。
このＮＡＮＤ素子の動作は、両方の入力用ゲートが高電位のとき、全てのカソードから電子放出が起こり、出力のアノードは低電位となる。片方、もしくは両方の入力用ゲートが低電位のときカソードから電子放出が起こらず、出力のアノードは高電位となり、ＮＡＮＤ素子として機能する。
以上のようにして基本論理回路であるＮＯＴ素子、ＮＯＲ素子およびＮＡＮＤ素子を形成することができる。なお、これらの素子を構成するエミッタは単数でも、複数でも良い。図７に複数のエミッタから構成されたＮＡＮＤ素子の例を示す。
また、本発明者らが検討を重ねた結果、ＮＡＮＤ素子は入力電圧によっては動作に遅延が起こることが分かった。例えば図３に示すものにおいて、入力用ゲートＡが高電位であり、入力用ゲートＢが低電位のとき、理想的には電子放出が起こらないはずであるが、実際にはＡに属するカソードから電子放出が起こり、カソードが帯電して電位が上昇して定常状態になるまで緩和時間が必要になる。したがって、緩和時間を低下させるには静電容量を低下させる必要がある。緩和時間を短縮して高速動作を行うために、本発明者らは特にカソードに接続されているアノードとゲートの間の静電容量を小さくすれば良いことを見出した。
一般に平行平板の電極の静電容量ＣはＣ＝εＳ／ｄで表される。εは誘電率、Ｓは面積、ｄは電極間距離である。ｄは素子構造上、変化させるのは難しい。また、従来はカソードとゲートの重なり面積Ｓを小さくして静電容量を下げる例［ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．，３８（１９９１）２３６８］が見られたが、充分に静電容量を小さくできるとは言えない。そこで図８に示すようにゲートとアノードを基板表面に投影した場合に重なり面積が無い構造にすれば静電容量を小さくし、電荷量を小さくすることができる。なお、図８の平面図は、重なり面積の無い方だけの平面図を示す。
また、従来のＳｐｉｎｄｔ型冷陰極は絶縁層にＳｉＯ２やＡｌ２Ｏ３などが用いられてきたが、それらは比誘電率が４以上であった。しかし、ＳｉＯＦやＳｉＯＣＨ、ポーラス状誘電体や有機ポリマーなど比誘電率が４より小さい材料を絶縁層に用いれば、従来より静電容量が小さくなり、ＮＡＮＤ素子を高速に動作させることができる。また、誘電率を極限まで下げるために、電極間には絶縁層の代わりに真空を配置しても良い。
さらに、図９に示すように、第１エミッタのアノードと第２エミッタのカソードとを一体とする構造を取れば、余分な配線による静電容量が発生しないため、ＮＡＮＤ素子を高速に動作させることができる。
以上のような方法によりＮＡＮＤ素子を高速に動作させることができるが、ＮＡＮＤ素子には必ず動作の遅延が発生する。そこでＮＡＮＤ素子を用いずにＮＯＴ素子とＮＯＲ素子のみで論理演算回路を構成するようにしても良い。この場合、高速で動作できるという機能の他に、図１、２で見られるようにカソードを全て同電位にすることが可能になる。従って、従来の電子放出素子ではカソードを保持する基板に絶縁性材料を用いる必要があったが、本発明においては金属等の導電性材料を用いることができる。
また、ダイヤモンド等の半導体材料をカソード材料にする場合、カソード及び下部の基板全体に一括してドーピングして導電状態にすることができる。従来、このように基板が導電性を持つ場合は、電子ビーム装置など全てのカソードが同じ機能をする大電流用途に用いられてきた。しかし、本発明の構成であれば、基板が導電性を持ちつつ個々のカソードが独立して機能するという、従来にない特徴を有する。
論理演算を接続するには、図１０や図１１に示すように、各電極の位置が合うように電極位置をずらす構造を各エミッタの間に作る。
しかしこの構成では電極の絶縁性を確保するために各エミッタとの位置関係に工夫が必要であったり、電極が近接するため動作遅延の原因となる静電容量の発生が起こる。そこで、図１２の（ａ）に示すように、接続すべきアノードとゲートとが同一平面になるか、（ｂ）に示すようにアノードとカソードとが同一平面になるように各電極を作製する。このようにすれば、前述の静電容量が発生しないほか、位置合わせのための電極配線が要らないため、カソードの面密度を増やすことができる。したがって、従来より面密度の高い回路を作製することができる。
これらの構造はＳｐｉｎｄｔ型のようにカソードを平面上に多数配置して基板平面に垂直に電子を放出する場合のほか、図１３に示すように基板平面に平行に電子を放出する場合でも良い。このようにすればゲート・アノード等の電極を一括して形成することができ、複雑な論理演算回路を作製する工程を簡略化できる。さらにこの構成では絶縁に真空を使えるため、誘電率が小さく、動作遅延を抑えることができる。また、基板にダイヤモンドなどの熱伝導率の高い材料を用いれば、演算の駆動電力で発生する熱のヒートシンクとして機能し、論理演算回路の熱対策となる。
【実施例】  以下、実施例に基づいて本発明の実施形態を説明する。なお、これらの実施例は本発明の範囲を制限するものではない。
【実施例１】  本実施例では、図１〜３に示す基本の断面構造及び電気回路のＮＯＴ、ＮＯＲ、ＮＡＮＤ素子を作成した。ＮＯＴとＮＯＲはカソードを接地し、ＮＡＮＤの第２エミッタのカソードは、第１のエミッタのアノードと柱状Ｍｏ電極を介して接続した。柱状Ｍｏ電極は直径０．５μｍとした。１つの電子エミッタはＳｐｉｎｄｔ型の冷陰極、基板はＳｉＯ２、カソードは突起形状のＭｏ、絶縁層はＳｉＯ２、ゲート電極及びアノード電極はＭｏとした。エミッタ高さは２μｍ、直径０．５μｍ、ゲート開口径０．８μｍ、ゲート電極高さ０．８μｍ、ゲートとアノードの距離は、０．５μｍとした。この構造で、ゲート容量Ｃｇは２．２ｐＦ、相互コンダクタンスは３５ｍｓであった。各エミッタの間隔は５μｍとし、エミッタ密度は４ｘ１０６本／ｃｍ２として、図１〜３の基本構造のエミッタを集積した素子を作成した。各素子は、周波数１０ＧＨｚで動作可能であった。
【実施例２】  本実施例では、基板として（１１１）面を表面に持つ高圧合成のＩｂ単結晶からなるダイヤモンド基板を用いた。該ダイヤモンド基板の上にマイクロ波プラズマＣＶＤ法を用いて水素２００ｓｃｃｍ、メタン１ｓｃｃｍ、ホスフィン流量をＰＨ３／ＣＨ４＝０．１％、圧力１００Ｔｏｒｒ、試料温度８７０℃で膜厚１μｍのリンドープダイヤモンドを成膜した。
次にスパッタ法でＡｌを成膜し、フォトリソプロセスで１μｍφのドットパターンを作製した。これをＲＩＥ法で酸素を５０ｓｃｃｍ、ＣＦ４ガスを０．５ｓｃｃｍ流し、圧力５０ｍＴｏｒｒで１．５μｍエッチングした。高さ１μｍの突起が形成され、電気伝導するＰドープ部分は突起先端から０．５μｍまでで、各エミッタを電気的に分離することができた。
このようにして作成した図１に示すエミッタの電界電子放出の電流電圧特性を、図４に示す。なお、負荷抵抗は１０ＭΩとした。ゲート電圧２Ｖ（Ｖｇ＝２Ｖ）以下では、電子が放出されずＯＦＦ状態になり、ゲート電圧１０Ｖ（Ｖｇ＝１０Ｖ）では、電子が放出されたＯＮの状態になることが判った。
次に図５、６に示すＮＯＲとＮＡＮＤ素子を作成した。ＮＯＲ素子では、エミッタの上下にＭｏ電極を配し、ＮＡＮＤ素子では、第１エミッタと第２エミッタとの間に柱状のＭｏ電極を垂直に配置し、該柱状Ｍｏ電極により第１のエミッタのアノード電極を第２のエミッタのカソードのドーピング部分に接続した。それぞれの素子の動作電圧を表１、２に示す。表１から判るように、ＮＯＲ素子では、片方もしくは両方のゲート電圧を１０Ｖとすることによって、出力電圧は、２Ｖ以下の低電圧状態になり、両方のゲート電圧が低電圧状態の時、出力電圧は、１０Ｖの高電圧状態となる。また、表２から、ＮＡＮＤ素子では、両方のゲート電圧が１０Ｖの高電圧状態の時に出力電圧が、低電圧状態になる。このように、エミッタの材質をダイヤモンドとすれば、１０Ｖ以下の低電圧動作が可能であることが確認された。
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【実施例３】  ＮＡＮＤ素子は前述の通り入力値によっては緩和時間が必要になる。そこで実施例１のＮＡＮＤ素子において、その静電容量を小さくし、緩和時間を減少させるために、電極パターンを図８で示したものに変えた。ここでは、第１エミッタのアノードとゲート電極とを素子平面に投影したときに重なり面積がないようにした。これによって従来の重なりがある構造と比較して静電容量が１．１ｐＦに下がり、緩和時間が減少した。
【実施例４】  実施例１と同様にＳｉＯ２基板の上にＭｏでカソード・アノード・ゲートを形成し、電極間の絶縁材料にはＳｉＯＦを用いてＮＯＴ素子、ＮＯＲ素子およびＮＡＮＤ素子を作製した。このＳｉＯＦは比誘電率が３．６であるため、実施例１と同じ素子構成で静電容量を２．０ｐＦに低減することができた。
【実施例５】  実施例３、４により動作速度の上昇が可能となったが、第１エミッタから第２エミッタまで通電するため電極と近傍のゲートとの間に静電容量を発生してしまう。そこで、極限まで配線を短くするために、実施例３のＮＡＮＤ素子を変形して図９に示すようにアノードとエミッタとを一体にした。これによって、第１のエミッタのゲート・アノード間の静電容量と、第２エミッタのカソード・ゲート間の静電容量、および上部と下部の電極をつなぐ柱状電極と周辺電極で発生する静電容量を同時に低減し、緩和時間を下げることができた。
【実施例６】  基板として、（１００）面を表面に持つ高圧合成のＩｂ単結晶からなるダイヤモンド基板を用いた。このダイヤモンド基板の上にマイクロ波プラズマＣＶＤ法を用いて水素１００ｓｃｃｍ、メタン６ｓｃｃｍ、ジボランガスをＢ２Ｈ６／ＣＨ４＝１６７ｐｐｍの流量とし、圧力４０Ｔｏｒｒ、試料温度８３０℃で膜厚１０μｍのホウ素ドープダイヤモンドを成膜した。
この上に、スパッタ法でＡｌを成膜し、フォトリソプロセスで１μｍφのドットパターンを作製した。これを酸素とＣＦ４ガスで１．５μｍエッチングし、高さ１μｍの突起を形成した。ダイヤモンド基板の側面に電極を取り、カソード全体を接地した。その後、ＭｏとＳｉＯ２でゲート電極、アノード電極および絶縁層を形成し、ＮＯＴ素子とＮＯＲ素子とからなる論理演算回路を形成した。
実施例２で作製したものよりも素子構造が簡易であるため、工程数を削減できた。
同様に、膜厚１μｍのホウ素ドープダイヤモンドを成膜し、実施例２と同様の工程でＮＯＴ素子とＨＡＮＤ素子とからなる論理演算回路を構成した。得られた論理演算回路と先に作製した論理演算回路との演算時間を比較したところ、ＮＯＴ素子とＮＯＲ素子だけを用いた方が合計緩和時間が短かった。
【実施例７】  実施例１のＮＯＲ素子及びＮＡＮＤ素子を変形して、図１２に示したようにエミッタの高さを変え、第１素子の出力アノードが次の素子のゲートもしくはカソードに同一平面で接続できるようにした。このようにすることにより、絶縁性確保のために横方向に絶縁層マージンをとる必要が無く、面積あたりの素子数を増加することができた。
各素子や電極の間に１μｍの絶縁層を取るとして、ＮＯＴ素子を１００個つなげた演算回路を作製した。従来構造で作製した場合は面積が２５００μｍ２必要だったのに対し、新構造では９００μｍ２の小面積に削減された。
【実施例８】  基板の上に絶縁層のＳｉＯ２と金属電極のＭｏを成膜した後、フォトリソプロセスとエッチングにより図１３に示すようにエミッタ、ゲート、アノードを基板表面から同じ高さになるように形成した。このときの電極パターンとして図の下段に示したようなＮＯＴ素子、ＮＯＲ素子、ＮＡＮＤ素子を形成した。
実施例１では絶縁層・ゲート電極・絶縁層・アノード電極の最低４回の成膜プロセスが必要であったが、本実施例の構造では絶縁層と電極の２回の成膜で論理演算回路を形成することができた。
さらに横向きでは各電極の間が真空であっても充分強度を持つため、電極間の静電容量を減少させ、高速動作を行うことができた。
【実施例９】  実施例１の構成の論理素子を作製した。さらに触媒としてＦｅをカソードの突起部分に蒸着し、マイクロ波プラズマＣＶＤ法を用いて水素１００ｓｃｃｍ、ＣＨ４を２０ｓｃｃｍ、圧力を２Ｔｏｒｒ、基板温度６００℃の条件で突起上にカーボンナノチューブを形成した。得られた論理演算回路は、同じ回路構成を持つＭｏカソードを用いた論理演算回路よりも低電圧で動作し、演算に要する電力を削減することができた。
【実施例１０】  表面に実施例１と同じ形状の突起を加工したｎ型Ｓｉを基板に用い、プラズマアシストＣＶＤ法でＢＣｌ３、Ｎ２ガスを用いてＳｉ表面にＢＮ薄膜を２０ｎｍの膜厚で形成した。その後、絶縁層、ゲート・アノード電極を形成し、論理演算回路を作製した。得られた論理演算回路は、同じ回路構成を持ちＢＮ薄膜をコーティングしていないＳｉカソードを用いた論理演算回路よりも低電圧で動作し、演算に要する電力を削減することができた。
【産業上の利用可能性】  以上詳述したように、本発明の論理演算回路は電子移動度が高速な電界放射型冷陰極を用いた高密度の基本論理素子を用いているため、個々の素子が演算の際に発生させる緩和時間を低減することが出来ると共に消費電力が少なくかつ高速で動作可能なものであり、またその製造工程も簡便で工程数が少ないため製造コストを低減することが出来るという、単に真空管と冷陰極素子の組合せでは実現できない効果を得ることが出来る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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