(57)【要約】行範囲設定部（１７２）に設定されている行に対応し、行デコード回路（１７１）よりセレクト信号が出力されていずれかのセレクト信号線（１０３）を選択し、この行の処理回路（１０２）の処理結果をデータ出力線（１０４）に出力させ、列範囲選択部（１０５）に設定されている列のデータ出力線（１０４）に出力された処理結果を行加算器（１０６）で加算する。
2004104819.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数のセルと、
前記配列の行毎に設けられた複数のセレクト信号線と、
設定されている行範囲に従っていずれかの前記セレクト信号線を選択する行範囲設定手段と、
この行範囲設定手段によって選択されたセレクト信号線を選択するためのアドレス信号を所定の間隔で出力する行アドレス信号発生手段と、
この行アドレス信号発生手段が出力したアドレス信号により指定されるセレクト信号線に対してセレクト信号を出力する行デコード手段と、
前記セル毎に設けられ、前記配列の行毎に前記セレクト信号線に接続し、所定の処理を行って前記セレクト信号線を介した前記セレクト信号の入力により前記処理の結果を出力する処理部と、
前記配列の列毎に設けられて各列の前記処理部に共通に接続し、前記処理部より出力される前記処理の結果を伝搬するデータ出力線と、
設定されている列範囲に従っていずれかの前記データ出力線を選択する列範囲選択手段と、
この列範囲選択手段によって選択されたデータ出力線に出力された処理結果を前記配列の行毎に加算して行加算結果を出力する行加算手段と、
この行加算手段が出力した各行の行加算結果を、前記所定の間隔に同期して加算し、この加算結果を集計結果として出力する蓄積加算手段と
を少なくとも備えることを特徴とする並列処理装置。
【請求項２】
請求の範囲第１項に記載の並列処理装置において、
前記列範囲選択手段は、
前記配列の列毎に配置され、前記データ出力線から前記行加算手段への信号出力を制御する出力許可回路と、
前記列範囲が設定されている列範囲設定手段と、
この列範囲設定手段に設定されている列範囲に従って、前記出力許可回路の出力を制御する出力許可信号を生成して出力する出力許可信号生成回路と
を備え、
前記出力許可回路は、
前記出力許可信号により、前記データ出力線からの信号の前記行加算手段への出力を制御する
ことを特徴とする並列処理装置。
【請求項３】
請求の範囲第２項に記載の並列処理装置において、
前記出力許可信号生成回路は、
前記配列の列毎に設けられて設定されている出力許可信号を同一列の前記出力許可回路に出力する記憶回路と、
この記憶回路を初期化する初期化回路と、
前記記憶回路に出力許可信号を設定する列デコード回路と、
前記列範囲設定手段に設定されている前記列範囲に従って列アドレスを指定する列アドレス信号を発生する列アドレス信号発生回路と
を備え、
前記列デコード回路は、前記列アドレス信号発生回路が発生した列アドレス信号に対応する前記記憶回路に対して設定する出力許可信号と、他の前記記憶回路に対して設定する出力許可信号と異なる状態とする
ことを特徴とする並列処理装置。
【請求項４】
請求の範囲第２項に記載の並列処理装置において、
前記出力許可信号生成回路は、
前記配列の列毎に設けられて設定されている反転許可信号を出力する記憶回路と、
この記憶回路を初期化する初期化回路と、
前記記憶回路に反転許可信号を設定する列デコード回路と、
前記配列毎に設けられ、同一の列の前記記憶回路より出力された反転許可信号を一方の入力信号とした２つの入力信号を入力し、前記一方の入力信号として入力した前記反転許可信号をもとに他方の入力を反転して前記出力許可回路に前記出力許可信号として出力する反転回路と、
前記配列の一端の前記反転回路の他方の入力信号として初期値を出力する初期値設定回路と、
前記列範囲設定手段に設定されている前記列範囲に従って列アドレスを指定する列アドレス信号を発生する列アドレス信号発生回路と
を備え、
前記列デコード回路は、前記列アドレス信号発生回路が発生した列アドレス信号に対応する前記記憶回路に対応して設定する反転許可信号と、他の前記記憶回路に対して設定する反転許可信号とを異なる状態とし、
前記反転回路は、出力する信号を前記配列の他端側の次の列の反転回路の他方の入力信号とし、前記配列の一端側の前の列の反転回路より出力された出力許可信号を前記他方の入力信号として入力する
ことを特徴とする並列処理装置。
【請求項５】
請求の範囲第２項に記載の並列処理装置において、
前記出力許可信号生成回路は、
反転許可信号を出力する記憶回路と、
この記憶回路を初期化する初期化回路と、
前記記録回路に前記反転許可信号を設定する列デコード回路と、
同一の列の前記記憶回路より出力された反転許可信号を一方の入力信号とした２つの入力信号を入力し、前記一方の入力信号として入力した前記反転許可信号をもとに他方の入力を反転した反転信号を出力する反転回路と、
前記反転許可信号と前記反転信号とを論理演算した結果を前記出力許可回路に出力許可信号として出力する論理回路と、
前記配列の一端の前記反転回路の他方の入力信号として初期値を出力する初期値設定回路と、
前記列範囲設定手段に設定されている前記列範囲に従って列アドレスを指定する列アドレス信号を発生する列アドレス信号発生回路と
を備え、
前記列デコード回路は、前記列アドレス信号発生回路が発生した列アドレス信号に対応する前記記憶回路に対応して設定する反転許可信号と、他の前記記憶回路に対して設定する反転許可信号とを異なる状態とし、
前記反転回路は、出力する信号を前記配列の他端側の次の列の反転回路の他方の入力信号とし、前記配列の一端側の前の列の反転回路より出力された反転信号を前記他方の入力信号として入力する
ことを特徴とする並列処理装置。
【請求項６】
請求の範囲第１項に記載の並列処理装置において、
前記行加算手段は、複数の前記データ出力線より入力した処理結果を集計する複数のツリー型加算器と、このツリー型加算器毎に設けられ、前記ツリー型加算器より出力される複数の集計結果を加算する桁上げ型加算器とから構成されるものであることを特徴とする並列処理装置。
【請求項７】
請求の範囲第１項に記載の並列処理装置において、
前記行加算手段は、複数の前記データ出力線より入力した処理結果を集計する複数のツリー型加算器と、この複数のツリー型加算器より出力される複数の集計結果を加算するキャリーセーブ型加算器と、このキャリーセーブ型加算器より出力される和信号及び桁上げ信号を加算する桁上げ型加算器とから構成されるものであることを特徴とする並列処理装置。
【請求項８】
請求の範囲第１項に記載の並列処理装置において、
前記行加算手段は、複数の前記データ出力線より入力した処理結果を集計する複数のツリー型加算器と、この複数のツリー型加算器より出力される複数の集計結果を加算する第１キャリーセーブ型加算器とから構成され、
前記蓄積加算手段は、加算結果が格納されるレジスタと、このレジスタから出力させる信号，第１キャリーセーブ型加算器より出力された和信号，及び桁上げ信号を加算する第２キャリーセーブ型加算器と、この第２キャリーセーブ型加算器が出力する和信号及び桁上げ信号を加算する桁上げ型加算器とから構成され、
前記桁上げ型加算器による加算結果は、前記レジスタに出力されることを特徴とする並列処理装置。
【請求項９】
マトリクス状に配列された複数のセルに設けられた処理部が所定の処理を行う第１ステップと、
前記配列の行毎に設けられた複数のセレクト信号線の中より設定されている行範囲に従っていずれかのセレクト信号線を選択する第２ステップと、
選択されたセレクト信号線を選択するためのアドレス信号を生成する第３ステップと、
生成されたアドレス信号により指定されるセレクト信号線に対してセレクト信号を出力する第４ステップと、
前記セレクト信号が出力された前記セレクト信号線に接続する複数の前記処理部より、前記配列の列毎に設けられた複数のデータ出力線に前記処理の結果を出力する第５ステップと、
設定されている列範囲に従っていずれかの前記データ出力線を選択し、選択したデータ出力線に出力された処理結果を加算して行加算結果を出力する第６ステップと
を少なくとも備え、
前記第２〜第６ステップを前記配列の行毎に繰り返し、前記行毎に得られた前記行加算結果を加算する
ことを特徴とする並列処理方法。
【請求項１０】
請求の範囲第１項に記載の並列処理装置において、
前記処理部は、
静電容量を検出するセンサ素子と、
このセンサ素子で検出された容量を電気信号に変換してデジタルデータを出力するセンサ回路と、
登録形状が記録された記録部と、
前記センサ回路の出力と前記記録部に記録された登録形状とを比較して比較結果を出力する比較回路と
から構成されたものであることを特徴とする並列処理装置。
【発明の詳細な説明】
【技術分野】  本発明は、マトリクス状に配列された複数のセルに備えられた処理部による複数の処理結果を集計することで並列処理を行う並列処理装置に関わり、特に、高速にかつ正確に集計結果を集計する並列処理装置及び並列処理方法に関する。
【背景技術】  高速な情報処理を行うために、個別の処理を単純化して並列に処理する並列処理装置が開発されている。並列処理装置の一例として、単体で簡易な処理を行うセルをマトリクス状に配置したセルアレイとし、このセルアレイ内の各セルを並列に動作させるものがある。このような並列処理装置の応用例として、各セル内に指紋センサと指紋認証回路を持ち、全セルの並列動作により指紋センサで採取した指紋が登録されている指紋と同一であるかを判定する処理装置（特開２００１−２４２７７１号公報参照）がある。また、各セルが画像処理回路を持ち、全セルの並列動作で、光学センサ等により取得した画像に対する各種画像処理を行う装置（Ｊ．Ｃ．Ｇｅａｌｏｗら″Ｓｙｓｔｅｍ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｐｉｘｅｌ−Ｐａｒａｌｌｅｌ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｉｎｇ″，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  ｖｅｒｙ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ  ｓｙｓｔｅｍｓ，ｖｏｌ．４，ｎｏ．１，１９９６参照）などがある。
上記のセルアレイで構成された並列処理装置に関して簡単に説明する。この並列処理装置は図２１に示すように、処理回路を備えたセルがマトリクス状に複数配置され、各セルは制御回路から与えられたデータと命令を元に並列に処理を行う。各セルの並列処理が終了すると、制御回路は各セルの処理回路が出力した処理結果を集計し、全体の処理結果を生成して出力する。
セルを大量に備えている場合、各セル内の処理回路は簡略化され、各セル内の処理回路の処理結果は、真・偽もしくは数ビット程度のデータとなる。
セルアレイ構成の並列処理装置がよく用いられる応用例としては、画像処理がある。画像処理に並列処理を適用する場合、各セルが処理対象の画像を構成している数ドットに対して所定の処理を行う。例えば、パタンマッチングなどの画像処理を行う場合、各セルは、各セルに割り当てられた画像内のドットに対して画像処理を行い、照合結果として真・偽などを出力する。各処理の並列処理が終了した後、制御回路は、真の出力数を計数して集計し、集計した真の数により画像の一致率などを計算し、パタンマッチング処理結果を生成する。
このように、大量の処理回路が独立・分散している並列処理装置では、各処理回路が処理した結果を収集する必要がある。このため、並列処理では、真・偽の集計などの収集を行う処理が高速でない場合、並列処理による演算高速化の効果が失われてしまう。
処理したデータを収集する並列処理装置の集計処理には、まず、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などと同様にし、各セルから処理結果を読み出して集計する第１の方式がある。また、可変遅延時間回路を搭載したセルを直列に接続し、処理結果が出力される可変遅延回路の遅延時間をまとめて計測することで、処理結果の集計処理を高速に行う第２の方式（特開２００１−１６６９１７号公報参照）も提案されている。
まず、ＤＲＡＭなどと同様にして各セルから処理結果を読み出して集計する第１の方式について説明する。この方式では、図２２に示すように、ｎ行ｍ列に配列された複数のセル２２０１を備えている。各セル２２０１の処理回路２２０２の入力が、セレクト信号線２２０３に接続され、出力がデータバス２２０４に接続されている。セレクト信号線２２０３は、配列された処理回路２２０２の行毎に共通に接続され、データバス２２０４は、配列された処理回路２２０２の列毎に共通に接続されている。
行選択制御部２２０５内のアドレス信号発生回路２２０６では、クロック発生回路２２１０が出力するクロック信号に合わせ、１行ずつ異なる行を逐次指定するアドレス信号を生成する。このようにして生成されるアドレス信号が、デコード回路２２０７を介して所定セレクト信号線２２０３に送出されることで、アドレス信号が送出されたセレクト信号線２２０３のある行のセルが選択される。選択された行においては、各々の処理回路２２０２より、処理回路２２０２の処理結果（真ＯＲ偽）が出力され、データバス２２０４を介してセレクタ回路２２０８に入力される。従って、上記行クロック信号に合わせ、一行毎に複数の処理回路２２０２から処理結果が出力される。
以上のように各処理回路２２０２より出力された処理結果は、データバス２２０４によりセレクタ回路２２０８に送出される。セレクタ回路２２０８では、データバス２２０４より１行毎に複数の処理結果を受け付け、受け付けた複数の処理結果を、１行毎にカウンタ２２０９に送出する。このようにして送出された各処理回路２２０２の処理結果は、カウンタ２２０９にカウントされる。カウンタ２２０９では、各処理回路２２０２の処理結果（例えば真）を全て集計し、処理結果の加算結果を出力する。
これらのことにより、カウンタ２２０９より、各処理回路２２０２より出力された処理結果（例えば真の数）の合計が得られる。
例えば、予め記録されている基準凹凸と検出した凹凸とが一致した場合、処理回路２２０２が上述した真を出力するようにすれば、図２２に示す構成により、セル２２０１を配列した領域で検出される表面（指紋）形状を照合することができる。この場合、真が出力されたセルの数が、全セルの８０％を超えていれば、検出された指紋形状と、予め記録されている指紋データとが一致したものと判断（認証）できる。なお、全てのセルの基準凹凸を合わせたものが、指紋データである。
次に、前述した第２の方式について説明する。この方式では、図２３に示すように、各セル２３０１は、処理回路２３０２とこの処理結果により進行の通過時間を変化させる可変遅延回路２３０３とを備えている。複数のセル２３０１は、可変遅延回路２３０３を介して直列に接続されている。可変遅延回路２３０３は、例えば、駆動力の異なるインバータ回路で構成され、各セル２３０１の処理回路２３０２の出力結果（真ＯＲ偽）は、各遅延回路２３０３の信号伝播時間に反映される。
このように直接に接続された複数のセル２３０１に対し、制御回路２３０４より測定入力信号が送出されると、送出された測定入力信号は、まず、先頭のセル２３０１の可変遅延回路２３０３に入力され、各セル２３０１の可変遅延回路２３０３を通過し、最後のセル２３０１の可変遅延回路２３０３を通過し、測定出力信号として遅延カウンタ２３０５に入力する。
ここで、可変遅延回路２３０３は、処理回路２３０２の処理結果が真のとき、通過する信号の基本遅延に、所定の追加遅延を与えるものとする。すると、全てのセル２３０１を通過した測定出力信号は、上記基本遅延時間に全てのセルの数を乗じた基本遅延時間に、上記追加遅延に「処理回路２３０２が真を出力したセル２３０１の数（真のセル数）」を乗じた追加遅延時間だけ遅れて、遅延カウンタ２３０５に入力されることになる。一方、制御回路２３０４より出力される測定入力信号は、セル２３０１を通過せずに、遅延カウンタ２３０５にも出力される。
遅延カウンタ２３０５では、直接入力される測定入力信号の入力時刻と、最後のセル２３０１を通過した測定出力信号と入力時刻との差を取り、この時間差により真となったセル２３０１の数を計数する。
測定出力信号が遅延カウンタ２３０５に入力する時刻は、測定入力信号が出力されてから、基本遅延×セル数＋追加遅延×真のセル数だけ遅れることになり、この遅れが計測されることになる。基本遅延，追加遅延，セルの数は予め既知であるので、計測された遅れから基本遅延×セル数を減じ、この値を追加遅延で除すれば、真のセル数が算出できる。
例えば、処理回路２３０２が、予め記録されている基準凹凸と、検出した凹凸とが一致した場合、上述した真を出力するようにすれば、図２３に示す構成により、セル２３０１を配列した領域で検出される表面（指紋）形状を照合することができる。この場合、真が出力されたセルの数が、全セルの８０％を超えていれば、検出された指紋形状と、予め記録されている指紋データとが一致したものと判断（認証）できる。なお、全てのセルの基準凹凸を合わせたものが指紋データである。
しかしながら、前述した従来の第１の方式では、各行毎にセルの処理結果をカウンタに転送しているが、カウンタではセル毎に処理結果を集計していることになる。このため、従来の第１の方式では、配列の数が増えてセルの数が増加すれば、これに連動して集計のためにより多くの時間が必要になる。例えば、第１の方式を、前述したように指紋の認証を行う装置に適用した場合、精度を上げるためにセル数を増加させると、真となったセルの集計に要する時間が増大して認証処理に多くの時間を要し、利便性が低下するという問題があった。
また、上記の第２の方式では、可変遅延回路に駆動力の異なるインバータ回路の信号伝播の違いを利用しているため、精度を確保するのが困難であり、集計結果に誤差が生じていた。例えば、図２３に示した第２の方式を指紋認証を行う装置に適用した場合、真となったセルの数により認証を行っているため、集計結果に誤差が生じると、認証率を低下させ、高いセキュリティーを保てなくなるという問題があった。
さらに、上述したいずれの方式においても、配列された複数のセルの任意のセルを対象として集計を行うことができない。従って、上述した従来の技術では、例えば指紋認証に適用させた場合、検出した指紋の一部の範囲を比較照合することができない。
本発明は、以上のような問題点を解消するためになされたものであり、並列処理される複数のセルの処理結果を、従来より高速にかつ正確に集計できるようにし、また、任意のセルを対象とした処理の集計を可能とすることを目的とする。
【発明の開示】
本発明に係る並列処理装置は、マトリクス状に配列された複数のセルと、配列の行毎に設けられた複数のセレクト信号線と、設定されている行範囲に従っていずれかのセレクト信号線を選択する行範囲設定手段と、この行範囲設定手段によって選択されたセレクト信号線を選択するためのアドレス信号を所定の間隔で出力する行アドレス信号発生手段と、この行アドレス信号発生手段が出力したアドレス信号により指定されるセレクト信号線に対してセレクト信号を出力する行デコード手段と、セル毎に設けられ、配列の行毎にセレクト信号線に接続し、所定の処理を行ってセレクト信号線を介したセレクト信号の入力により処理の結果を出力する処理部と、配列の列毎に設けられて各列の処理部に共通に接続し、処理部より出力される処理の結果を伝搬するデータ出力線と、設定されている列範囲に従っていずれかのデータ出力線を選択する列範囲選択手段と、この列範囲選択手段によって選択されたデータ出力線に出力された処理結果を配列の行毎に加算して行加算結果を出力する行加算手段と、この行加算手段が出力した各行の行加算結果を、所定の間隔に同期して加算し、この加算結果を集計結果として出力する蓄積加算手段とを少なくとも備えるようにしたものである。
この装置によれば、マトリクス状に配列されたセルが備える処理部の処理結果が、所定の間隔で各セル毎に加算されるのではなく、所定の間隔で配列の行毎に一度加算され、これら行加算結果が上記所定の間隔に同期して加算されることで、処理部の処理結果が集計される。加えて、配列されたセルの中で、設定されている行範囲及び列範囲の中の処理部の処理結果が、集計される。
また、本発明に係る並列処理方法は、マトリクス状に配列された複数のセルに設けられた処理部が所定の処理を行う第１ステップと、上記配列の行毎に設けられた複数のセレクト信号線の中より設定されている行範囲に従っていずれかのセレクト信号線を選択する第２ステップと、選択されたセレクト信号線を選択するためのアドレス信号を生成する第３ステップと、生成されたアドレス信号により指定されるセレクト信号線に対してセレクト信号を出力する第４ステップと、セレクト信号が出力されたセレクト信号線に接続する複数の処理部より、配列の列毎に設けられた複数のデータ出力線に処理の結果を出力する第５ステップと、設定されている列範囲に従っていずれかのデータ出力線を選択し、選択したデータ出力線に出力された処理結果を加算して行加算結果を出力する第６ステップとを少なくとも備え、第２〜第６ステップを配列の行毎に繰り返し、行毎に得られた行加算結果を加算するようにしてものである。
この方法によれば、マトリクス状に配列されたセルが備える処理部の処理結果が、所定の間隔で各セル毎に加算されるのではなく、所定の間隔で配列の行毎に一度加算され、これら行加算結果が所定の間隔に同期して加算されることで、全ての処理部の処理結果が集計されるようになる。加えて、配列されたセルの中で、設定されている行範囲及び列範囲の中の処理部の処理結果が、集計される。
【図面の簡単な説明】  図１は、本発明の実施例における並列処理装置の構成例を示す構成図である。
図２は、図１の処理回路１０２の構成例を示す構成図である。
図３は、図１の並列処理装置の動作例を示すタイミングチャートである。
図４は、図１の列範囲選択部１０５の構成例を示す構成図である。
図５Ａは、図４の出力許可回路１５３の構成例を示す回路図である。
図５Ｂは、図４の出力許可回路１５３の構成例を示す回路図である。
図６は、図４の出力許可信号生成回路１５１の構成例を示す構成図である。
図７は、図６の記憶回路５０４の構成例を示す回路図である。
図８は、出力許可信号生成回路の他の構成例を示す構成図である。
図９は、反転回路７０１の構成例を示す回路図である。
図１０は、出力許可信号生成回路の一部構成例を示す回路図である。
図１１は、図１の行加算器１０６の構成例を示す構成図である。
図１２は、ツリー型加算器の構成例を示す構成図である。
図１３は、桁上げ加算器の構成例を示す構成図である。
図１４は、行加算器の構成例を示す構成図である。
図１５は、ＣＳ型加算器の構成例を示す構成図である
図１６は、蓄積加算器の構成例を示す構成図である。
図１７は、桁上げ加算器の構成例を示す構成図である。
図１８は、行加算器と蓄積加算器の構成例を示す構成図である。
図１９は、蓄積加算器のより詳細な構成例を示す構成図である
図２０は、蓄積加算器のより詳細な構成例を示す構成図である
図２１は、一般的な並列処理装置の構成を簡単に示す構成図である。
図２２は、マトリクスに配列されたセルから構成された従来よりある並列処理装置の構成を示す構成図である。
図２３は、従来よりある並列処理装置の構成を示す構成図である。
【発明を実施するための最良の形態】  以下、本発明の実施例について図を参照して説明する。
【実施例１】  図１は、本発明の第１の実施例における並列処理装置の構成例を示す構成図である。この並列処理装置は、まず、ｍ行ｎ列配列されたセル１０１，列範囲選択部１０５，行加算器１０６，行選択制御部１０７，及び蓄積加算器１１０から構成されている。各セル１０１は、所定の処理を行う処理回路１０２を備えている。行選択制御部１０７は、各セレクト信号線１０３に接続する行デコード回路１７１と、行範囲設定部１７２と行アドレス信号発生回路１７３とを備えている。また、各処理回路１０２の入力が、セレクト信号線１０３に接続され、出力がデータバス（データ出力線）１０４に接続されている。
行毎に設けられたセレクト信号線１０３は、行選択制御部１０７が備える行デコード回路１７１に接続し、列ごとに設けられたデータバス１０４は、列範囲選択部１０５を介して行加算器１０６に接続している。
処理回路１０２の例を示す。処理回路１０２は、図２に示すように、静電容量を検出するセンサ素子２０１と、センサ素子２０１で検出された容量を電気信号に変換してデジタルデータを出力するセンサ回路２０２と、登録形状（画像）の１セル（画素）分のデータを記憶するフリップ・フロップ２０４と、センサ回路２０２の出力およびフリップ・フロップの出力を比較して同一である場合「真」，異なる場合「偽」を出力する比較回路２０３とから構成されている。センサ素子２０１が検出した部分と、フリップ・フロップ２０４に記憶されている登録部分データとは、各セル毎に並列に比較され、この比較結果が、セレクト信号により制御されるスイッチ素子２０５を介してデータバス１０４に出力される。各セル１０１より得られる上述した処理結果を集計することで、例えば、指紋形状の一致度を求めることができる。
図１に示すように、複数のセル１０１は、マトリクス状に配列されており、センサ素子２０１も、マトリクス状に配列されることになる。したがって、これらで、２次元のセンサとなる。センサ素子２０１は、例えば、５０μｍ角程度の寸法の静電容量型のセンサ素子であり、図１に示す並列処理装置は、複数のセンサ素子２０１がマトリクス状に配列された検出面を備えた指紋認証装置である。
マトリクス状に配列された複数の静電容量型のセンサ素子から検出面が構成された表面形状認識用センサによれば、検出面に接触している指の表面（指紋）の各部分と、各センサ素子との間には各々容量が形成され、形成された容量がセンサ素子に検出される。各センサ素子に検出される容量は、指紋の凹凸に対応して変化し、センサ素子の配列に対応して凹凸による容量が検出される。従って、各センサ素子の箇所で検出されて各々の容量に対応して濃淡データを設ければ、指紋形状が再現できることになる。
ここで、センサ素子が配置されている各セル毎に、センサ素子が検出した値と登録されている値とを比較し、これら比較結果を集計することで、検出面により検出した指紋（形状）の認証を行うことが可能となる。
従って、図１，２に示す装置によれば、１チップで指紋認証装置が構成できる。また、本装置によれば、加算機能を各セル毎に設ける必要がないので、セルサイズの増大を抑制でき、一定面積内により多くのセル（センサ素子）を配置させることが可能となる。
以下、ｍ行ｎ列配列された複数のセルの中で、ｍ’行ｎ’列の範囲（図中点線で示す矩形の領域）で集計する場合について説明する。
セレクト信号線１０３に送出されるセレクト信号は、行選択制御部１０７内の行アドレス信号発生回路１７３から出力される行アドレス信号（ＲＡ）により
行アドレス信号発生回路１７３は、図３に示すように、クロック発生回路１０９より出力されるクロック信号（ＣＫ）に同期し、配列されているセル１０１の行を選択するための行アドレス信号（ＲＡ）を、行範囲設定部１７２に設定されている範囲内で、逐次選択して生成して出力する。出力された行アドレス信号（ＲＡ）は、行デコード回路１７１に入力する。行アドレス信号（ＲＡ）を入力した行デコード回路１７１は、行アドレス信号により指定される行に対してセレクト信号を出力する。
従って、行範囲設定部１７２に設定されている範囲外のセレクト信号線１０３は、選択対象外となる。ここでは、点線で示す集計範囲以外のセレクト信号線１０３が、選択対象外となる。
以上のようにしてセレクト信号が出力されたセレクト信号線１０３の行では、各セル１０１の処理回路１０２から、接続しているデータバス１０４に処理結果が出力される。この処理結果は、例えば真・偽のいずれかに対応する信号である。
以上のことにより、１行目の各処理回路１０２の処理結果，２行目の各処理回路１０２の処理結果，・・・が、クロック信号（ＣＫ）に同期して行毎に、列範囲選択部１０５を介して行加算器１０６に出力される。列範囲選択部１０５は、予め設定されている、選択された列だけのデータバスの値を出力する。各データバス１０４が接続している行加算器１０６は、同じ行の中の列範囲選択部１０５に選択された列にあるセル１０１の処理結果を、データバス１０４を介して受け付けて加算し、加算した結果を蓄積加算器１１０に出力する。従って、行加算器１０６は、図３に示すように、クロック信号（ＣＫ）に同期し、行毎の加算結果（行加算結果：ＣＳＯ）を出力する。
また、蓄積加算器１１０は、図３に示すように、クロック信号（ＣＫ）に同期し、行加算器１０６よりクロック信号（ＣＫ）に同期して出力される行加算結果を加算する。行アドレス信号発生回路１７３から、最後の行を選択するための行アドレス信号（ＲＡ）が出力されると、蓄積加算器１１０より、設定された範囲内（ｍ’行×ｎ’列）のセル１０１の処理回路１０２より出力された処理結果の集計結果（最終結果）が出力される。
以下、図３に従って動作例を説明する。以下では、行範囲設定部１７２には、アドレスａの行からｍ’行選択することが設定されているものとし、列範囲選択部１０５には、アドレスｂの列からｎ’列選択することが設定されているものとする  クロック発生回路１０９より出力されるクロック信号に同期し、行アドレス信号（ＲＡ）が変更され、行アドレスａから、セレクト信号線１０３（行）が選択されていく。
行アドレスが変更された後、行加算器１０６の処理時間の経過後に、行加算結果（ＣＳＯ）が確定する。ここで、列範囲選択部１０５は、アドレスｂの列からｎ’列選択し、選択した列の出力のみを行加算器１０６に出力する。従って、行加算器１０６は、アドレスｂの列からｎ’列の範囲のみの加算結果を出力する。
蓄積加算器１１０は、行アドレス変更前までの加算結果（ＳＯ）に、行アドレスが変更されたときの行加算結果（ＣＳＯ）を加算する。以上のことを、行アドレスａ＋ｍ’−１まで行うことで、ｍ’行×ｎ’列の範囲の集計結果が確定される。
なお、例えば、行範囲設定部１７２には、行アドレス信号発生回路１７３によるスタートアドレスと行範囲ｍ’とが設定されていても良く、終了アドレスと行範囲ｍ’とが設定されていても良い。行範囲設定部１７２は、上述した範囲を示す設定値を保持するレジスタ回路などで構成できる。また、論理回路とカウンタ回路などにより、行アドレス信号発生回路１７３を構成することが可能である。
以上に説明したように、本実施例によれば、配列された各セル１０１の処理回路１０２より出力される処理結果を、クロック信号に同期して行毎に加算し、行毎の加算結果をさらに加算するようにした。この結果、従来のように、クロック信号に同期してセル毎に加算する場合に比較し、処理時間を１／（１行のセル数）すなわち１／列数に低減することができる。また、ディジタル信号のみで処理することで、集計結果の誤差を生じることなく、集計処理を行うことができる。
また、任意の（所定の）範囲のセルを選択して集計することが可能である。なお、上述では、ｍ’行×ｎ’行の範囲で集計する場合を例に説明したが、これに限るものではない。行範囲設定部１７２及び列範囲選択部１０５への設定により、分割された複数の範囲を集計することも可能である。
【実施例２】  次に、列範囲選択部１０５についてより詳細に説明する。図４は、図１に示した並列処理回路における列選範囲択部１０５の構成例を示す構成図である。図４に示す列範囲選択部１０５は、出力許可信号生成回路１５１と、列範囲設定部１５２と、各データバス１０４毎に対応して設けられた出力許可回路１５３とから構成されていることが特徴である。
出力許可回路１５３は、出力許可信号生成回路１５１から出力される出力許可信号に従い、データバス１０４からの信号の出力を制御する。出力許可信号が「許可」のときは、データバス１０４からの信号をこのまま出力し、出力許可信号が「不許可」の場合は、「０」（零）を出力する。これらのことにより、行加算器１０６の構成を変更することなく、指定された集計範囲（列範囲）のセル１０１の処理回路１０２の処理結果だけを加算することができる。
出力許可信号生成回路１５１は、列範囲設定部１５２に設定されている集計範囲に対応し、「許可」もしくは「不許可」のいずれかの出力許可信号を出力許可回路１５３に出力する。図５Ａ，図５Ｂに、出力許可回路１５３の回路例を示す。図５Ａ，図５Ｂに示すように出力許可回路１５３は、ＡＮＤゲートを用いて実現できる。図５Ａは、出力が許可される場合の状態を示し、図５Ｂは、出力が許可されない場合を示している。図５Ａに示すように、出力許可信号が「１」のときは、データバスからの信号「ａ」が出力され、図５Ｂに示すように、出力許可信号が「０」のときは、信号「０」が出力されてデータバスからの信号「ａ」は出力されない。
なお、列範囲設定部１５２は、上述した列範囲の設定値を保持するレジスタ回路などで構成できる。また、出力許可信号生成回路１５１は、列範囲設定部１５２に設定されている設定値に対応した列の出力許可回路１５３のみが、「１」を出力するような回路を構成すればよい。
図４に示す列範囲選択部１０５により、列範囲設定部１５２に設定された列範囲のデータバス１０４のみの値だけを行加算器１０６に出力し、これら以外の列は「０」を出力するようにしたので、行加算器１０６の構成を変更することなく、指定された列のセルのデータだけを加算することができる。
【実施例３】  次に、出力許可信号生成回路について、より詳細に説明する。図６は、図４に示した列範囲選択部１０５における出力許可信号生成回路１５１の構成例を示す構成図である。図６に示す出力許可信号生成回路１５１は、列デコード回路５０１と列アドレス信号発生回路５０２と初期化回路５０３と、各々の出力許可回路１５３に対応する複数の記憶回路５０４とから構成されていることが特徴である。
各記憶回路５０４は、出力許可回路１５３への出力許可信号を保持する。記憶回路５０４への出力許可信号の設定は、次に示すことにより行うことができる。まず記憶回路５０４を初期化回路５０３で初期化する。この後、出力を許可する列を列デコード回路５０１により選択することで、対応する記憶回路５０４へ各々の出力許可信号を設定する。出力を許可する列は、列範囲設定部１５２に設定されており、この設定値に対応した列アドレスが、列アドレス信号発生回路５０２から出力される。この出力される列アドレスに対応し、列デコード回路５０１は、例えば、出力を許可する制御の出力許可信号を記憶回路５０４に設定する。
図７に、記憶回路５０４の構成例を示す。図７に示すように、記憶回路５０４は、ＳＲフリップフロップから構成することが可能である。ＳＲフリップフロップは、リセット端子（Ｒ）に「１」が入力されると「０」が書き込まれ、出力（Ｑ）からは「０」が出力される。また、セット端子（Ｓ）に「１」が入力されると、「１」が書き込まれて出力（Ｑ）からは「１」が出力される。
このような記憶回路５０４を用いれば、列デコード回路５０１により選択された記憶回路５０４に、「１」を書き込むことで、対応する出力許可回路１５３に所定の出力許可信号を設定することができる。
なお、上述では、出力を許可する列の出力許可回路１５３に対し、列を特定するための信号として、出力許可信号「１」を設定する例を示したが、これらに限るものではない。例えば、初期化をするときに、全ての列が出力が許可された状態とし、出力を許可しない列に対応する出力許可回路だけに、所定の出力許可信号を設定するようにしてもよい。列範囲設定部１５２に設定されている状態に従い、選択された列に対応する記憶回路５０４と、他の記憶回路５０４とに設定する出力許可信号の状態が異なっていればよい。
以上に説明した本実施例の並列処理装置によれば、規則的なレイアウトが可能な列デコード回路を用い、また各列毎に記憶回路を配設するようにしたので、規則的なレイアウトが可能になり、小面積かつ簡略に出力許可信号生成回路を実現することができる。
【実施例４】  次に、他の形態の出力許可信号生成回路について、図８を用いて説明する。図８に示す出力許可信号生成回路１５１ａは、図６の出力許可信号生成回路１５１に、反転回路７０１と初期値設定回路７０３を加えたものである。反転回路７０１は、記憶回路５０４より出力された反転許可信号が「許可」すなわち「１」のとき、入力した信号を反転して出力する。また、反転回路７０１は、記憶回路５０４より出力された反転許可信号が「不許可」すなわち「０」のとき、入力した信号と同じ信号を出力する。
反転回路７０１は、例えば、図９に示すように、排他的論理和（ＥＯＲ）ゲートにより実現できる。図９に示すように各記憶回路より反転許可信号が出力される場合、出力許可信号が連続する列で比較した場合に変化する列に対応する反転回路７０１に、「許可」すなわち「１」の反転許可信号を設定すればよい。これら以外の列に対応する反転回路７０１には、「不許可」すなわち「０」の反転許可信号を設定する。
このようにすることで、出力許可をする全ての列の記憶回路に対して「１」を設定する必要が無くなる。
従って、例えば、ｎ’列の範囲を選択する場合、この範囲の境界領域の列に対応する２つの記憶回路にのみ「１」を設定すれば良く、図６に示した例に比較して、設定回数が２／ｎ’に低減できる。このように、本実施例によれば、列範囲設定部１５２に設定されている状態に従い、選択された列に対応する記憶回路５０４と、他の記憶回路５０４とに設定する反転許可信号の状態が異なるようにすることで、反転回路７０１を制御するようにしたので、出力許可信号生成回路の選択範囲の設定手順を、簡略化することが可能となる。
ところで、初期値設定回路７０３は、フリップフロップなどで実現することができ、信号の極性が予め決定されていれば、「０」又は「１」に対応する電位、すなわち接地電位や電源電位に短絡しておくようにしてもよい。なお、上述した実施例では、信号の極性が限定されるものではない。
また、図１０に示すように、反転回路８０１に加えて論理回路８０２を設け、論理回路８０２により、反転許可信号と反転信号とを論理演算した結果を、出力許可回路に出力許可信号として出力してもよい。このようにすることで、列アドレスの設定範囲と列デコード回路の指定範囲とを同一とすることができ、利便性が向上する。論理回路８０２は、ＯＲゲートに限らず他の回路構成としてもよい。
次に、行加算器についてより詳細に説明する。図１１は、図１に示した並列処理回路における行加算器の構成例を示す構成図である。図１１に示す行加算器１０６は、ツリー型加算器１１０１と桁上げ型加算器１１０２とから構成されていることが特徴である。行加算器１０６は、配列された各セル１０１が接続する各データバス１０４に出力される１ビット信号を加算する。
配列されたセル１０１の列数をｎ列とすると、行加算器１０６には、ｎビットの２進数の各ビットを加算して、ｎｂ＋１（＝ｌｏｇ２（ｎ）＋１）ビットの結果を出力する機能が必要とされる。
ツリー型加算器１１０１は、この機能を満たすものである。図１２は、ｎ＝１６とした場合のツリー型加算器１１０１の構成例を示す構成図である。ツリー型加算器１１０１は、入力側の１段目に８個の全加算器１１１１を備え、２段目に４個の全加算器１１１２を備え、３段目に２個の全加算器１１１３を備え、４段目に１個の全加算器１１１４を備える。
ツリー型加算器１１０１において、入力側より入力される１６ビットの入力信号の各ビットは、８個の全加算器１１１１の各々の入力端子（Ｘ、Ｙ、Ｃｉのいずれか）に入力される。この中の７個の全加算器１１１１より出力される和信号（Ｓ）は、隣の全加算器１１１１の入力端子に入力し、残りの１個の全加算器１１１１より出力される和信号（Ｓ）は、ツリー型加算器１１０１より出力される信号の最下位ビット（Ｓ０）となる。
１段目の８個の全加算器１１１１より出力される点線で示す桁上げ信号（Ｃｏ）は、２段目の４個の全加算器１１１２の入力端子に入力される。これらは、前述した１段目の全加算器１１１１と同様に接続され、２段目の中の３個の全加算器１１１２より出力される和信号（Ｓ）は、隣（３段目）の全加算器１１１３の入力端子に入力し、残りの１個の全加算器１１１２より出力される和信号（Ｓ）は、ツリー型加算器１１０１より出力される信号の２ビット目の出力（Ｓ１）となる。
ツリー型加算器１１０１は、このように桁上げ信号を加算するために、３段目は２個の全加算器１１１３、４段目は１個の全加算器１１１４で構成する。ｎ＝１６とする場合のツリー型加算器１１０１は、合計１５個の全加算器で構成すればよく、１６ビットの入力に対し、５ビット（＝ｌｏｇ２（１６）＋１）を出力する。
ところで、ツリー型加算器は、全加算器の接続に規則性がないため、設計者が全ての配線を結線しなければならない。上述では、ｎ＝１６の場合について例示したが、画像処理等に用いられる並列処理装置では、ｎが数百から数千となるため、これに対応するツリー型加算器の回路は複雑となり、設計時間が膨大となるだけでなく、設計者のミスが入りやすくなるという問題がある。
この問題を解決するために、図１１に示すように、ｎ列のデータバスを、ａ列を１組としてｂ組に分割し、１組毎に、ａビット入力，ａｂ＋１（＝ｌｏｇ２（ａ）＋１）ビット出力のツリー型加算器１１０１と、ｎｂ＋１（＝ｌｏｇ２（ｎ）＋１）ビットの桁上げ型加算器１１０２とを設けるようにした。図１３は、ｎｂ＋１ビットの桁上げ型加算器１１０２の構成例を示す構成図である。桁上げ型加算器１１０２は、ｎｂ＋１個の全加算器１１２１から構成されている。各々の全加算器１１２１の和信号（実線）は、このまま各ビットの出力信号となり、各々の全加算器１１２１の桁上げ信号（点線）は、下位ビットの全加算器１１２１から順に上位ビットの全加算器１１２１に伝播する。また、ツリー型加算器１１０１の出力は、最下位ビットからａｂ＋１ビットまでの全加算器１１２１に入力される。
図１１に示す行加算器１０６では、ａ列のデータバスの組からの各信号を、各々ツリー型加算器１１０１でａｂ＋１ビットの信号にまとめ、これらの各信号をｎｂ＋１ビットの桁上げ型加算器１１０２により、図１１の右側から順に加算することで、ｍ行ｎ列に配列されたセル１０１の処理結果を加算している。なお、全加算器の入力端子が１つあまる場合は、半加算器から構成するようにしても良い。また、全ての桁上げ型加算器１１０２が、ｎｂ＋１ビットである必要はなく、例えば、図１１において、最も右側の桁上げ型加算器１１０２はａｂ＋１ビットととし、右から２組目の桁上げ型加算器１１０２を（ｌｏｇ２（２×ａ）＋１）ビットとし、ｂ組目の桁上げ型加算器１１０２を（ｌｏｇ２（ｂ×ａ）＋１）ビット、すなわち、ｎｂ＋１ビットとしても良い。
次に、他の行加算器の構成例について説明する。図１４は、図１に示した並列処理装置を構成する行加算器の他の構成例を示す構成図である。図１４に示す行加算器１０６ａは、複数のツリー型加算器１１０１と、ＣＳ型（キャリーセーブ型）加算器１４０１と、桁上げ型加算器１１０２とから構成したものである。ツリー型加算器１１０１及び桁上げ型加算器１１０２は、図１１，１２，１３と同様であり、ここでは説明を省略する。
以下、ＣＳ型加算器１４０１について説明する。ＣＳ型加算器１４０１は、図１５に示すように、１つのツリー型加算器１１０１の出力に対して、ｎｂ＋１個の全加算器１４１１を備えるようにしたものである。また、１つのツリー型加算器１１０１の出力に対応する各全加算器１４１１より出力される和信号（実線）は、同じビットとなる左隣の全加算器１４１１に入力される。また、１つのツリー型加算器１１０１の出力に対応する各全加算器１４１１より出力される桁上げ信号（点線）は、１ビット上位となる左隣の全加算器１４１１に入力される。各ツリー型加算器１１０１の出力は、最下位ビットからａｂ＋１ビットまでの全加算器１４１１に入力される。
図１４に示すように、桁上げ型加算器１１０２は、ＣＳ型加算器１４０１の出力の和信号（ｎｂビット）と，桁上げ信号（ｎｂビット）とを入力し、ｎｂ＋１ビットの行加算結果を出力する。図１４に示す行加算器１０６ａは、ＣＳ型加算器１４０１を用いる。このため、図１１に示した行加算器１０６のように、桁上げ型加算器１１０２の桁上げ信号を下位ビットから上位ビットまで伝播させることがない。この結果、ＣＳ型加算器１４０１では、クリティカルパスを大幅に短くすることができ、図１１に示す行加算器１０６に比べて高速化を図ることができる。
また、ＣＳ型加算器１４０１は、結線に規則性があるため、図１１に示した行加算器１０６のように構成する場合に比べて、設計作業が行いやすいという特徴も有する。なお、全加算器１４１１の入力端子が１つあまる場合は、これらを半加算器にしても良い。また、ＣＳ型加算器１４０１の全ての段をｎｂ＋１ビットとする必要はなく、例えば、図１５の最も右側の段の全加算器１４１１の列をａｂ＋１ビットとし、右から２番目の段の全加算器１４１１の列を（ｌｏｇ２（２×ａ）＋１）ビットとし、ｂ番目の段の全加算器１４１１の列を（ｌｏｇ２（ｂ×ａ）＋１）ビット、すなわち、ｎｂ＋１ビットとしても良い。
ところで、上述した各構成において、蓄積加算器１１０は、図１６に示すように、桁上げ型加算器１６０１とレジスタ１６０２とから構成すればよい。配列されたセル１０１のセル数をＰとすると、桁上げ型加算器１６０１は、Ｐｂ＋１（＝ｌｏｇ２（Ｐ）＋１）ビットの桁上げ型加算器であり、レジスタ１６０２は、Ｐｂ＋１ビットのレジスタである。
行加算器１０６（行加算器１０６ａ）より出力された行加算結果は、桁上げ型加算器１６０１により、レジスタ１６０２の出力とクロック発生回路出力（ＣＫ）に同期し、逐次加算される。ＣＫをレジスタ１６０２に入力し、ＣＫに同期して行加算結果が変化する毎に、レジスタ１６０２に一時的に保存されるデータを更新することで、各行の行加算結果を加算していき、複数のセル１０１の処理結果を加算する。
桁上げ型加算器１６０１は、例えば図１７に示すように、Ｐｂ＋１個の全加算器１６１１から構成すればよい。桁上げ型加算器１６０１において、まず、行加算器１０６（行加算器１０６ａ）より出力された行加算結果は、最下位ビットからｎｂ＋１ビットまでの全加算器１６１１に入力される。各々の全加算器１６１１の和信号（実線）は、このまま各ビットの出力信号となり、各々の全加算器１６１１の桁上げ信号（点線）は、下位ビットの全加算器１６１１から順に上位ビットの全加算器１６１１に伝播する。また、レジスタ１６０２より出力されたＰｂ＋１ビットの信号が、Ｐｂ＋１個の全加算器１６１１に入力される。
また、図１に示した並列処理装置の行加算器１０６と蓄積加算器１１０とを、図１８に示すように、複数のツリー型加算器１１０１及びＣＳ型加算器１４０１から構成された行加算器１０６ｂと、桁上げ型加算器１６０１とレジスタ１６０２とＣＳ型加算器１６０３とから構成された蓄積加算器１１０ａから構成してもよい。ツリー型加算器１１０１，ＣＳ型加算器１４０１，桁上げ型加算器１６０１は、図１２，図１５，図１７に示した構成と同様である。
図１８に示すように、蓄積加算器１１０ａは、図１６に示した蓄積加算器１１０にＣＳ型加算器１６０３を加えたものである。蓄積加算器１１０ａでは、まず、行加算器１０６ａにおけるＣＳ型加算器１４０１から出力された和信号と桁上げ信号、及び、レジスタ１６０２より出力された信号の３つのデータをＣＳ型加算器１６０３で処理する。
ＣＳ型加算器１６０３は、図１９に示すように、Ｐｂ＋１個の全加算器１６３１から構成されたものである。
まず、行加算器１０６ｂのＣＳ型加算器１４０１より出力された各々ｎｂビットの和信号（実線）と桁上げ信号（点線）とが、ＣＳ型加算器１６０３の最下位ビットからｎｂ＋１ビットまでの全加算器１６３１に入力される。また、レジスタ１６０２より出力されたＰｂ＋１ビットの信号が、全ての全加算器１６３１に入力される。
全加算器１６３１から出力される和信号（実線）と桁上げ信号（点線）とは、桁上げ型加算器１６０１のＰｂ＋１個の全加算器１６１１に入力する。なお、最下位ビットの和信号は、このまま出力されてレジスタ１６０２に入力される。
全加算器１６３１からの信号を入力した全加算器１６１１では、各々の全加算器１６１１の桁上げ信号（点線）が、下位ビットの全加算器１６１１から順に上位ビットの全加算器１６１１に伝播し、各々の全加算器１６１１の和信号（実線）が、各ビットの信号としてレジスタ１６０２に出力される。
図１８に示す行加算器１０６ｂと蓄積加算器１１０ａとの構成では、蓄積加算器１１０ａがＣＳ型加算器１６０３を備えているため、図１４に示した行加算器１０６ａに比較し、桁上げ型加算器１１０２が不要となる。このように、図１８に示す構成によれば、桁上げ型加算器をＣＳ型加算器で置き換えることができるため、クリティカルパスを短くすることができ、より加算処理を高速化できるようになる。
なお、図１９に示す蓄積加算器１１０ａにおいて、全加算器の入力端子が１つあまる場合は、半加算器から構成しても良い。また、図２０示すように、ｎｂ個の全加算器１６３１から構成されたＣＳ型加算器１６０３ａを用いるようにしても良い。図１９に示すように、ＣＳ型加算器１６０３のｎｂ＋１個目からＰｂ＋１個目までの全加算器１６３１は加算処理をしていないため、これらを除く図２０に示すような構成としても良い。
以上に説明したように、本発明では、設定されている行のセレクト信号線を選択してこの行の処理部の処理結果をデータ出力線に出力させ、設定されている列のデータ出力線に出力された処理結果を加算するようにした。この結果、本発明によれば、並列処理される複数のセルの処理結果を、従来より高速にかつ正確に集計でき、任意のセルを対象とした処理の集計ができるという優れた効果が得られる。
以上に説明した本発明に係る並列処理装置は、例えば、指紋の形状を検出して検出した形状と登録されている形状とを比較する指紋認証装置に適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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