(57)【要約】不純物のゲート絶縁膜突き抜けを抑制できると共にソース／ドレイン領域の容量増大、リーク電流増大を抑制できる半導体装置の製造方法を提供する。  半導体装置の製造方法は、ｎ型ウェル内にｎ型閾値調整領域を有する半導体基板上にゲート絶縁膜を介して、ゲート電極を形成し、低い加速エネルギで、ｐ型不純物をイオン注入してゲート電極両側の半導体基板内にエクステンション領域を形成し、ゲート電極の側壁上に、サイドウォールスペーサを形成し、ゲート電極内で実質的異常テーリングを生じない低いドーズ量、比較的高い加速エネルギで、ｐ型不純物をイオン注入して閾値調整領域より深いｐ型ソース／ドレイン領域を形成し、半導体基板に原子をイオン注入し、ゲート電極とソース・ドレイン領域の上層をアモルファス化し、高ドーズ量で、ｐ型不純物をイオン注入し、ソース／ドレイン領域内に高濃度領域を形成し、イオン注入した不純物を活性化する。
2004097942.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の第１の深さのウェルと、前記ウェル内の第１の深さより浅い第２の深さの閾値調整領域とを有する半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を介して、ゲート電極を形成する工程と、
（ｃ）前記半導体基板に浅い低抵抗領域を実現する第１のドーズ量、第１の加速エネルギで、第２導電型の不純物をイオン注入し、前記ゲート電極両側の半導体基板内にエクステンション領域を形成する工程と、
（ｄ）前記ゲート電極の側壁上に、サイドウォールスペーサを形成する工程と、
（ｅ）前記第１の加速エネルギより高い第２の加速エネルギと、第２のドーズ量で、第２導電型の不純物をイオン注入し、前記第２の深さより深い第３の深さの接合を形成するソース／ドレイン領域を形成する工程と、
（ｆ）前記半導体基板にイオンを注入し、前記ゲート電極の上層と前記ソース／ドレイン領域の上層をアモルファス化する工程と、
（ｇ）第３の加速エネルギ、前記第２のドーズ量より高い第３のドーズ量で、第２導電型の不純物をイオン注入し、前記ソース／ドレイン領域内に高濃度領域を形成する工程と、
（ｈ）イオン注入した不純物を活性化する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記ゲート電極は、多結晶半導体層を含む請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
前記第３の加速エネルギは、前記第２の加速エネルギより低い請求の範囲第１項記載の半導体装置の製造方法。
【請求項４】
前記工程（ａ）は、前記半導体基板の深さ方向に２つのピークとその間の極小値を有する第１導電型不純物の濃度分布を形成し、前記工程（ｄ）は、前記極小値からその２倍の濃度までの深さに接合を形成する請求の範囲第１項記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）は、前記ゲート電極下のチャネル領域の閾値を実質的に変更しない条件で行う請求の範囲第１項記載の半導体装置の製造方法。
【請求項６】
前記閾値を実質的に変更しないとは、工程（ｅ）を行わない場合の閾値のメディアン値がＶｔｈ０、標準偏差がσ０とした時、工程（ｅ）を行った時の閾値のメディアン値がＶｔｈ０−０．５σ０からＶｔｈ０＋０．５σ０までの範囲内にあることである請求の範囲第５項記載の半導体装置の製造方法。
【請求項７】
前記工程（ｆ）で用いる原子がＧｅである請求の範囲第１項記載の半導体装置の製造方法。
【請求項８】
前記第２導電型の不純物がＢであり、前記第１の加速エネルギは、０．３ｅＶ〜０．５ｅＶの範囲である請求の範囲第１項記載の半導体装置の製造方法。
【請求項９】
前記第２導電型の不純物がＢであり、前記第２の加速エネルギは、６ｅＶ〜１０ｅＶの範囲であリ、前記第２のドーズ量は１ｘ１０１２ｃｍ−２〜１ｘ１０１４ｃｍ−２の範囲である請求の範囲第１項記載の半導体装置の製造方法。
【請求項１０】
前記第２のドーズ量は、３ｘ１０１２ｃｍ−２〜４ｘ１０１３ｃｍ−２の範囲である請求の範囲第９項記載の半導体装置の製造方法。
【請求項１１】
前記第２導電型の不純物がＢであり、前記第３の加速エネルギは、２ｋｅＶ〜５ｋｅＶの範囲、前記第３のドーズ量は、１ｘ１０１５ｃｍ−２〜８ｘ１０１５ｃｍ−２の範囲である請求の範囲第１項記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｈ）は、ランプ加熱のスパイクアニールで行う請求の範囲第１項記載の半導体装置の製造方法。
【請求項１３】
さらに、
（ａ１）第２導電型の第４の深さの他のウェルと、前記他のウェル内の第４の深さより浅い第５の深さの閾値調整領域とを有する半導体基板を準備する工程、
を含み、前記工程（ｂ）が前記他のウェル上にもゲート絶縁膜を介して他のゲート電極を形成し、さらに、
（ｃ１）前記他のウェルに浅い低抵抗領域を実現する第４のドーズ量、前記他のゲート電極下の絶縁膜を突き抜けない第４の加速エネルギで、第１導電型の不純物をイオン注入し、前記他のゲート電極両側の他のウェル内にエクステンション領域を形成する工程と、
（ｅ１）前記第４の加速エネルギより高い第５の加速エネルギで、第１導電型の不純物をイオン注入し、前記他のウェル内に前記第５の深さより深い第６の深さの接合を形成する他のソース／ドレイン領域を形成する工程と、
（ｇ１）第６の加速エネルギ、前記第５のドーズ量より高い第６のドーズ量で、第１導電型の不純物をイオン注入し、前記他のソース／ドレイン領域内に高濃度領域を形成する工程と、
を含み、前記工程（ｄ）は、前記他のゲート電極の側壁上にもサイドウォールスペーサを形成し、前記工程（ｆ）は、前記他のゲート電極の上層、前記他のウェルの上層もアモルファス化し、前記工程（ｈ）は、前記他のウェルの不純物も活性化する請求の範囲第１項記載の半導体装置の製造方法。
【請求項１４】
前記工程（ａ）、（ａ１）は、前記半導体基板の深さ方向に２つのピークとその間の極小値を有する不純物の濃度分布を形成し、前記工程（ｄ）、（ｄ１）は、前記極小値からその２倍の濃度までの深さに接合を形成する請求の範囲第１３項記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｅ）、（ｅ１）は、ゲート電極下のチャネル領域の閾値を実質的に変更しない条件で行う請求の範囲第１３項記載の半導体装置の製造方法。
【請求項１６】
前記閾値を実質的に変更しないとは、工程（ｅ）、（ｅ１）を行わない場合の閾値のメディアン値がＶｔｈ０、標準偏差がσ０とした時、工程（ｅ）、（ｅ１）を行った時の閾値のメディアン値がＶｔｈ０−σ０からＶｔｈ０＋σ０までの範囲内にあることである請求の範囲第１５項記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｈ）は、ランプ加熱のスパイクアニールで行う請求の範囲第１３項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置の製造方法に関し、特に微細化されたトランジスタを含む半導体装置の製造方法に関する。
【背景技術】  半導体集積回路装置は、さらに集積度、動作速度を向上させている。このため、構成要素のＭＯＳトランジスタはスケーリング則に従って微細化されている。ゲート絶縁膜は薄くなり、ゲート長は短くなる。ゲート電極の高さも制限される。
ゲート長が短くなると、ソースからドレインにキャリアがパンチスルー可能となり、短チャネル効果が生じ得る。短チャネル効果を防止するために、ソース／ドレイン領域の対向端部に接合深さの浅いエクステンション領域を形成するようになった。
素子分離を局所酸化（ＬＯＣＯＳ）で行うと、酸化膜厚が徐々に増加するバーズビークが形成され、活性領域の面積、ないし集積度が制限される。ＬＯＣＯＳに代わって、基板に溝（トレンチ）を切り込み、絶縁層で埋め込むシャロートレンチアイソレーション（ＳＴＩ）が採用されるようになった。ＳＴＩを用いると、基板表面の凹凸も低減する。
ゲート絶縁膜が薄くなると、ゲート電極内の不純物がゲート絶縁膜を突き抜けて、チャネル領域に侵入する現象が無視できなくなる。不純物が突き抜けると、チャネル領域の閾値が変動してしまう。特に、ｐチャネルトランジスタのゲート電極にイオン注入されるボロン（Ｂ）がゲート電極を突き抜け易い。不純物の突き抜けは、ゲート電極に対するイオン注入とその後の熱処理の条件に影響される。ゲート電極への不純物のイオン注入を低加速エネルギで行い、活性化アニールを極短時間で行えば、不純物の突き抜けは低減できる。
しかし、ゲート電極に対するイオン注入は、同時にソース／ドレインに対するイオン注入でもある。加速エネルギを低くすれば、ソース／ドレイン領域も浅くなってしまう。活性領域にはウェル形成用イオン注入と閾値調整用イオン注入が行われる。ソース／ドレイン接合が浅くなると、閾値調整用イオン注入により不純物濃度が高くなった領域内にソース／ドレイン接合が位置するようになり接合容量が増加してしまう。容量の増加は動作速度の低減となる。さらに、接合が浅くなるとリーク電流も増加する。
ＦＩＧ．４Ａは、ｎチャネルＭＯＳトランジスタの構成例を示す。なお、導電型を反転すれば、ｐチャネルＭＯＳトランジスタとなる。シリコン基板１０１の表面に素子分離用溝を形成し、絶縁物を埋め込んでＳＴＩから成る素子分離領域１０２を形成する。素子分離領域１０２で画定された活性領域にｐ型不純物をイオン注入し、ｐ型ウェル１０３を形成する。さらに、ｐ型ウェル表面部にｐ型不純物をイオン注入し、不純物濃度を増加した閾値調整領域１０４を形成する。
シリコン基板表面を熱酸化し、ゲート絶縁膜１０５を形成し、その上に多結晶シリコン層１０６を堆積する。多結晶シリコン層をその下のゲート絶縁膜と共にパターニングして、ゲート電極を形成する。ゲート電極をマスクとしてｎ型不純物をイオン注入し、ｎ型エクステンション領域１０７を形成する。ゲート電極を覆って酸化シリコン層を堆積する。酸化シリコン層をエッチバックすることによりゲート電極側壁上にサイドウォールスペーサ１０８を形成する。
再びｎ型不純物をイオン注入し、深いソース／ドレイン領域１０９を形成すると共に、ゲート電極にも十分な濃度の不純物を添加する。基板表面上にＣｏまたはＮｉの金属層をスパッタリングで堆積し、シリサイド反応を行わせることにより、ソース／ドレイン領域表面とゲート電極表面にシリサイド層１１０を形成する。
ゲート電極を覆って酸化シリコン等の絶縁層１１２を堆積し、コンタクト孔を開口する。コンタクト孔に導電性プラグ１１４を埋め込む。
ＳＴＩ形成工程において化学機械研磨（ＣＭＰ）のストッパ層として、酸化シリコン層を下地とした窒化シリコン層を用いる。窒化シリコン層、酸化シリコン層を除去する工程において、ＳＴＩの肩部１２０も若干エッチされる。このため、活性領域と接するＳＴＩ端部に凹み１２２が生じる。この凹部の存在によりシリサイド層１１０が下方に膨らむと共に、導電性プラグ１１４も活性領域表面より下方に侵入し得る。ソース／ドレイン領域の実効的厚さが減少すると、ソース／ドレイン接合はリークし易くなる。
ＦＩＧ．４Ｂは、ゲート絶縁膜の突き抜けを防止するため、イオン注入の加速エネルギを減少させた場合の構成を示す。ゲート電極に対するイオン注入は、ソース／ドレイン領域に対するイオン注入でもあり、ソース／ドレイン領域１０９の接合深さが浅くなる。シリコン基板の表面には、閾値調整領域１０４が形成され、不純物濃度が増加している。
ソース／ドレイン領域１０９と閾値調整領域１０４がｐｎ接合を形成すると、接合容量は大きくなる。又、ソース／ドレイン領域の接合面が浅くなり、シリサイド領域１１０の深さが変わらないと、シリサイド領域１１０とｐｎ接合との間の距離が低減し、リーク電流が流れ易くなる。このように、ソース／ドレイン領域を浅くすることは、容量の増大、リーク電流の増大を招き、回路動作に大きな妨げとなる。
特に、ＳＴＩ領域表面に凹部が存在し、その影響でシリサイド領域１１０が下方に突出したり、導電性プラグ１１４が活性領域表面より下方まで延在している場合、これらの導電領域とｐｎ接合との間の距離が減少し、リーク電流の原因となる。
シリコン結晶においては、チャネリングと呼ばれる現象が知られている。シリコン結晶の特定の方法からイオン注入を行なうと、他の方法と比べ、イオン注入された原子がより深くまで到達する。これは、結晶中にチャネルと呼ばれる原子が通過しやすい構造が形成されているためであると説明されている。
シリコン結晶をアモルファス化すると、結晶に特有のチャネルが消滅し、チャネリングが阻止される。シリコン結晶に対するイオン注入において、あらかじめ結晶をアモルファス化することにより、イオン注入された原子の到達深さを制限する提案が種々なされている。例えば、Ｓｉの同族元素であるＧｅをイオン注入することにより、Ｓｉ結晶をアモルファス化できることが知られている。Ｇｅは、同族元素であるので、基本的に電気的特性に影響は与えない。
特開平９−２３００３号公報は、エクステンション領域をイオン注入した後、サイドウォールスペーサを形成し、ｎチャネルトランジスタに対しては燐イオンを２０ｋｅＶ〜６０ｋｅＶの加速エネルギ、ドーズ量１×１０１３ｃｍ−３〜３×１０１４ｃｍ−３程度イオン注入し、ｐチャネルトランジスタに対しては、先ずシリコンイオンをイオン注入してチャネリング防止のためのプリアモルファス化を行ない、その後ボロンイオンを１０ｋｅＶ〜３０ｋｅＶの加速エネルギ、ドーズ量１×１０１３ｃｍ−３〜３×１０１４ｃｍ−３程度注入し、深いソース／ドレイン領域を形成することを開示している。
なお、深いソース／ドレイン領域を形成した後、シリサイド化を行ない、さらにイオン注入を行うことにより、シリサイド層下の不純物濃度を増加させ、寄生抵抗を低減している。
特開平１０−２２５０３号公報は、ｎチャネルトランジスタのソース／ドレイン領域を形成する際、先ずＡｓイオンをイオン注入し、シリコン結晶をプリアモルファス化し、その後燐（Ｐ）イオンをイオン注入し、アモルファス層によるチャネリング防止を用い、Ｐイオンの侵入深さを抑制することを提案している。
【特許文献】  特開平９−２３００３号公報
特開平１０−２２５０３号公報
【発明の開示】
本発明の目的は、ゲート電極にイオン注入される不純物のゲート絶縁膜突き抜けを抑制できると共にソース／ドレイン領域の容量増大、リーク電流増大を抑制することができる半導体装置の製造方法を提供することである。
本発明の他の目的は、高さを制限したゲート電極にイオン注入される不純物のゲート絶縁膜突き抜けを抑制しつつ、ソース／ドレイン領域の接合面を深く形成することが可能な半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、閾値変動が少なく、ソース／ドレイン領域の寄生容量を小さく、リーク電流を小さくすることのできる半導体装置の製造方法を提供することである。
本発明の１観点によれば、（ａ）第１導電型の第１の深さのウェルと、前記ウェル内の第１の深さより浅い第２の深さの閾値調整領域とを有する半導体基板を準備する工程と、（ｂ）前記半導体基板上にゲート絶縁膜を介して、多結晶半導体のゲート電極を形成する工程と、（ｃ）前記半導体基板に浅い低抵抗領域を実現する第１のドーズ量、前記ゲート絶縁膜を突き抜けない第１の加速エネルギで、第２導電型の不純物をイオン注入し、前記ゲート電極両側の半導体基板内にエクステンション領域を形成する工程と、（ｄ）前記ゲート電極の側壁上に、サイドウォールスペーサを形成する工程と、（ｅ）前記第１の加速エネルギより高い第２の加速エネルギと、前記ゲート電極内で実質的異常テーリングを生じない第２のドーズ量で、第２導電型の不純物をイオン注入し、前記第２の深さより深い第３の深さの接合を形成するソース／ドレイン領域を形成する工程と、（ｆ）前記半導体をアモルファス化できる質量、大きさを有する原子をイオン注入し、前記ゲート電極の上層と露出している前記半導体基板の表面層をアモルファス化する工程と、（ｇ）第３の加速エネルギ、前記第２のドーズ量より高い第３のドーズ量で、第２導電型の不純物をイオン注入し、前記ソース／ドレイン領域内に高濃度領域を形成する工程と、（ｈ）イオン注入した不純物を活性化する工程と、を含む半導体装置の製造方法が提供される。
本発明の他の観点によれば、さらに、（ａ１）第２導電型の第４の深さの他のウェルと、前記他のウェル内の第４の深さより浅い第５の深さの閾値調整領域とを有する半導体基板を準備する工程、を含み、前記工程（ｂ）が前記他のウェル上にもゲート絶縁膜を介して他のゲート電極を形成し、さらに、（ｃ１）前記他のウェルに浅い低抵抗領域を実現する第４のドーズ量、前記他のゲート電極下の絶縁膜を突き抜けない第４の加速エネルギで、第１導電型の不純物をイオン注入し、前記他のゲート電極両側の他のウェル内にエクステンション領域を形成する工程と、（ｅ１）前記第４の加速エネルギより高い第５の加速エネルギで、第１導電型の不純物をイオン注入し、前記他のウェル内に前記第５の深さより深い第６の深さの接合を形成する他のソース／ドレイン領域を形成する工程と、（ｇ１）第６の加速エネルギ、前記第５のドーズ量より高い第６のドーズ量で、第１導電型の不純物をイオン注入し、前記他のソース／ドレイン領域内に高濃度領域を形成する工程と、を含み、前記工程（ｄ）は、前記他のゲート電極の側壁上にもサイドウォールスペーサを形成し、前記工程（ｆ）は、前記他のゲート電極の上層、前記他のウェルの上層もアモルファス化し、前記工程（ｈ）は、前記他のウェルの不純物も活性化する請求の範囲第１項記載の半導体装置の製造方法が提供される。
【図面の簡単な説明】  ＦＩＧｓ．１Ａ−１Ｌは、本発明の実施例による半導体装置の製造方法の主要工程を概略的に示す半導体基板の断面図である。
ＦＩＧ．２Ａ〜２Ｃは、ＦＩＧ．１Ａ〜１Ｌに示した工程で作成した半導体装置の特性を説明するためのグラフである。
ＦＩＧ．３Ａ、３Ｂは、イオン注入におけるパラメータ選択の基準を説明するためのグラフである。
ＦＩＧｓ．４Ａ、４Ｂは、従来技術による短チャネルＭＯＳトランジスタの構成を説明するための概略断面図である。
ＦＩＧｓ．５Ａ、５Ｂは、単結晶シリコンと多結晶シリコンに対するイオン注入の特性を説明するためのグラフである。
【発明を実施するための最良の形態】  本発明の実施例の説明に先立ち、背景技術となるイオン注入の特性を説明する。
ＦＩＧ．５Ａは、単結晶シリコンと多結晶シリコンに対するイオン注入の特性を示すグラフである。例えば加速エネルギ３〜５ｋｅＶのような比較的低加速エネルギにおいて、単結晶シリコンと多結晶シリコンとに高濃度にイオン注入を行なうと、異なる振舞いを示すことが判る。
ＦＩＧ．５Ａは、加速エネルギ５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で単結晶シリコンと多結晶シリコンとにＢイオンをイオン注入した時の不純物濃度分布を示すグラフである。図中横軸は表面からの深さを単位ｎｍで示し、縦軸はイオン注入したＢの濃度を単位ｃｍ−３で対数スケールで示す。
曲線ｓ１は、単結晶シリコン基板に対し、面法線方向からＢイオンをイオン注入したときの不純物濃度分布を示す。表面からある深さでピークを示した後、不純物濃度は減少するが、ある深さにおいて、減少速度は低下し、肩を示すような形状を示す。
曲線ｓ２は、イオン注入の角度を基板面法線から７度傾けた時の不純物濃度分布を示す。曲線ｓ１で示された肩部が消滅し、不純物濃度はより急速に減少している。不純物濃度の低いレベルにおいては、曲線ｓ１と曲線ｓ２は再び一致する。
シリコン単結晶に対し、基板面法線から０度の入射角度でイオン注入を行なうと、ある程度のチャネリングが生じるが、面法線からイオン注入方向を傾けることにより、チャネリングが減少していることが窺える。
曲線ｓ３は、多結晶シリコンに対するＢイオンのイオン注入を行なった時のＢの濃度分布プロファイルを示す。サンプル基板は、シリコン基板に酸化シリコン層を形成し、その上に十分厚い（４００ｎｍ）多結晶シリコン層を堆積して作成した。基板面法線方向からＢイオンを加速エネルギ５ｋｅＶ、ドーズ量１ｘ１０１５ｃｍ−２でイオン注入した。
ある深さまでは、単結晶シリコンに対し面法線から７度傾けたイオン注入同様の濃度分布を示す。ある深さ以上の深さになると、単結晶に対するイオン注入とは振舞いを異にし、多結晶シリコン中のＢ濃度は著しいテーリングを示している。すなわち、予想される深さより深い位置までＢが分布する。多結晶シリコン層に対するイオン注入角度を面法線から７度傾けても、Ｂ濃度プロファイルに変化は見られなかった。
この結果は、単結晶シリコンと多結晶シリコンとに同時にイオン注入を行なうと、多結晶シリコン中においてはより深い深さまで不純物が分布することを示している。
ＭＯＳトランジスタの場合、多結晶シリコンで形成されるゲート電極に対するイオン注入は、ある深さで制限することが望ましく、ソース／ドレイン領域に対するイオン注入は、ゲート電極内と同等か、より深い深さまで到達することが望ましい。しかしながら、単結晶シリコンと多結晶シリコンに対するＢイオンのイオン注入は、逆の傾向を示す。
不純物のゲート絶縁膜突抜けを抑制するため、多結晶シリコンに対しＢイオンをイオン注入した時の異常テーリングを防止することが望まれる。単結晶シリコンをアモルファス化すると、イオン注入深さを制限できることが知られていたが、多結晶シリコンに対するアモルファス化の効果は今まで知られていなかった。
ＦＩＧ．５Ｂは、多結晶シリコンに対するアモルファス化の効果を示すグラフである。図中横軸は、多結晶シリコン表面からの深さを単位ｎｍで示し、縦軸はＢ濃度を単位ｃｍ−３で対数スケールで示す。シリコン基板上に酸化シリコン層を形成し、その上に厚い多結晶シリコン層を形成し、ＧｅイオンをＦＩＧ．５Ａの場合よりも高濃度でイオン注入し、その後Ｂイオンをイオン注入した。
曲線ｓ４は、Ｇｅのイオン注入を行なわなかった場合の特性を示す。Ｂイオンを高濃度にイオン注入した時、Ｂ濃度分布は強い異常テーリングを示している。
曲線ｓ５は、Ｇｅイオンを加速エネルギ５ｋｅＶでイオン注入した後、Ｂイオンをイオン注入した時のＢ濃度分布を示す。Ｇｅをイオン注入しなかった時の特性ｓ４と較べると、異常テーリングが若干抑制されていることが観察される。
曲線ｓ６、ｓ７は、Ｇｅのイオン注入を、１０ｋｅＶ及び２０ｋｅＶの加速エネルギーで行なった後、Ｂイオンをイオン注入した時のＢの濃度分布を示す。Ｂ元素の異常テーリングは大幅に減少されている。加速エネルギを増大すると、その効果も大きくなる。
曲線ｓ８は、アモルファスシリコンに対するＢのイオン注入を行なった時のＢの濃度分布を示す。曲線ｓ７と曲線ｓ８とはほぼ一致している。すなわち、加速エネルギ２０ｋｅＶでＧｅをイオン注入すると、ほぼアモルファス状態となることが窺える。Ｇｅイオンを加速エネルギ１０〜２０ｋｅＶの加速エネルギでイオン注入すると、Ｂの異常テーリングを大幅に減少することができる。加速エネルギ２０ｋｅＶよりも増加してもよいが、その効果は特に望めないであろう。
Ｓｉ結晶のアモルファス化は、Ｇｅの他Ｓｉ，Ａｓ等でも行えることが知られている。多結晶シリコンに対し、Ｓｉ結晶をアモルファス化できる質量、大きさを持つ原子をイオン注入すると、多結晶シリコンをアモルファス化できる。その後行なわれるＢイオン等のイオン注入における異常テーリングを抑制できるであろう。
Ｂイオンのイオン注入に先立ち、プリアモルファス化を行なうと、ソース／ドレイン領域に対するイオン注入に対しても注入深さの抑制が働きソース／ドレイン領域の接合深さが浅くなってしまう。
ソース／ドレインの接合面は深くし、かつゲート電極においてはイオン注入された不純物のゲート絶縁膜突き抜けを防止することが望まれる。
なお、ＦＩＧ．５Ｂに示すようなＢ濃度の異常テーリングは、３〜５ｋｅＶ程度の比較的低エネルギの加速エネルギにおいて高ドーズのイオン注入を行なうと表われるが、加速エネルギをさらに著しく低くすると、異常テーリングの程度も変化する。
以下、本発明の実施例による半導体装置の製造方法の主要工程をＦＩＧｓ．１Ａ−１Ｌを参照して説明する。
ＦＩＧ．１Ａに示すように、シリコン基板１の表面にＳＴＩによる素子分離領域２を形成する。ＳＴＩによる素子分離形成工程は、公知のいずれの方法を用いてもよい。
素子分離領域２が画定する活性領域をレジストマスクで分離し、ｐチャネルトランジスタ領域、ｎチャネルトランジスタ領域に対し、それぞれ別のイオン注入を行なう。ｐチャネルトランジスタ領域に対しては、例えばＰイオンを加速エネルギ３００〜５００ｋｅＶ、ドーズ量２×１０１３ｃｍ−２〜４×１０１３ｃｍ−２でイオン注入し、ｎ型ウエル３を形成する。
さらに、同一領域に対してＡｓイオンを加速エネルギ６０ｋｅＶ〜１５０ｋｅＶ、又はＳｂイオンを加速エネルギ１００ｋｅＶ〜２００ｋｅＶで、ドーズ量１×１０１２ｃｍ−２〜２×１０１３ｃｍ−２でイオン注入し、閾値調整領域４を形成する。
ｎチャネルトランジスタ形成領域に対しては、例えばＢイオンを加速エネルギ１００ｋｅＶ〜２００ｋｅＶ、ドーズ量２×１０１３ｃｍ−２〜４×１０１３ｃｍ−２でイオン注入し、ｐウエル５を形成する。さらに、Ｂイオンを加速エネルギ１０ｋｅＶ〜３０ｋｅＶ、又はＩｎイオンを加速エネルギ６０ｋｅＶ〜２００ｋｅＶで、ドーズ量１ｘ１０１２ｃｍ−２〜３×１０１３ｃｍ−２でイオン注入し、閾値調整領域６を形成する。
ウエル３、５においては、閾値調整領域４，６よりも深い深さにおいて、不純物濃度のピークが形成される。閾値調整領域４、６においては浅い領域において不純物濃度のピークが形成される。これらの不純物濃度ピークの深さを、これらの領域の深さと呼ぶ。
ＦＩＧ．１Ｂを参照する。露出したシリコン基板のウエル表面に、熱酸化により厚さ１．５ｎｍ〜１０ｎｍのゲート酸化膜７を形成し、その上に厚さ６０ｎｍ〜１３０ｎｍの多結晶シリコン層８をＣＶＤにより堆積する。多結晶シリコン層８の上にレジストマスクを形成し、多結晶シリコン層８、ゲート絶縁層７をパターニングし、例えばゲート長６５ｎｍのゲート電極Ｇｐ、Ｇｎを形成する。なお、ゲート長は微細化と共に短くなる。例えば、２０ｎｍのゲート長を有するゲート電極を作成することも可能である。
ｎチャネルトランジスタ領域を覆うレジストマスク９を形成し、ｐチャネルトランジスタ領域に対してＢイオンを加速エネルギ０．３ｋｅＶ〜０．５ｋｅＶ、ドーズ量０．５×１０１５ｃｍ−２〜２×１０１５ｃｍ−２でイオン注入し、ｐチャネルトランジスタのｐ型エクステンション領域１０を形成する。その後レジストマスク９は除去する。
ゲート電極Ｇｐの多結晶シリコン層８にも同時にＢイオンが注入される。加速エネルギが０．３ｋｅＶ〜０．５ｋｅＶと低いため、Ｂイオンのゲート絶縁層突き抜けはほとんど無視できる。
例えば、厚さ７５ｎｍの多結晶シリコン層に対し、加速エネルギ０．５ｋｅＶでＢイオンをイオン注入した時はドーズ量２×１０１５ｃｍ−２まで、加速エネルギ０．３ｋｅＶでイオン注入した時はドーズ量２．５×１０１５ｃｍ−２まで、実質的な閾値シフトは生じなかった。実質的閾値シフトがない場合、Ｂイオンのゲート絶縁層突き抜けは実質的にないと判断できる。
ＦＩＧ．１Ｃに示すように、ｐチャネルトランジスタ領域を覆うレジストマスク１１を形成し、ｎチャネルトランジスタ領域に対してＡｓイオンを加速エネルギ０．５ｋｅＶ〜３ｋｅＶ、ドーズ量０．５×１０１５ｃｍ−２〜２×１０１５ｃｍ−２でイオン注入する。Ａｓはイオン注入される深さが浅いので、このようなイオン注入条件であれば浅いエクステンション領域１１を形成し、ゲート絶縁膜７の突き抜けを防止することができる。その後レジストマスク１１は除去する。
ＦＩＧ．１Ｄに示すように、ゲート電極Ｇｐ、Ｇｎを覆って、厚さ６０ｎｍ〜１５０ｎｍのＴＥＯＳ（テトラエトキシシリケート）酸化膜１３をＣＶＤにより堆積する。この酸化シリコン膜１３をエッチバックすることにより、ゲート電極側壁上にのみサイドウォールスペーサＳＷを残す。
ＦＩＧ．１Ｅに示すように、ｎチャネルトランジスタ領域を覆うレジストマスク１４を形成する。ｐチャネルトランジスタ領域に対してＢイオンを加速エネルギ６ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、より好ましくは量３×１０１２ｃｍ−２〜４×１０１３ｃｍ−２でイオン注入し、深いソース／ドレイン領域１５を形成する。その後レジストマスク１４は除去する。
このような中程度の加速エネルギ、比較的低いドーズ量のイオン注入条件は、多結晶シリコン層内において異常テーリングを生じさせない。但し、イオン注入されたＢイオンが多結晶シリコン層８を通過し、ゲート絶縁膜７を突き抜ける可能性はあるため、ｐチャネルトランジスタの閾値が実質的に変動しないような条件を選択する。
ＦＩＧ．１Ｆに示すように、ｐチャネルトランジスタ領域を覆うレジストマスク１６を形成する。ｎチャネルトランジスタ領域に対しＰイオンを加速エネルギ１０ｋｅＶ〜２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜１×１０１４ｃｍ−２でイオン注入し、深いソース／ドレイン領域１７を形成する。このイオン注入も、実質的に閾値が変動しない範囲に選択する。その後レジストマスク１６は除去する。
ＦＩＧｓ．１Ｅ、１Ｆに示すイオン注入工程により、十分深いソース／ドレイン領域１５、１７が形成され、ソース／ドレイン領域の容量を小さくすることができる。但し、この状態ではソース／ドレイン領域の不純物濃度が低く、抵抗が十分低減されていない。
ＦＩＧ．１Ｇに示すように、ｐチャネルトランジスタ領域、ｎチャネルトランジスタ領域共通に、Ｇｅイオンを加速エネルギ１０ｋｅＶ〜２０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２〜４×１０１５ｃｍ−２でイオン注入し、ゲート電極の多結晶シリコン層８及びソース／ドレイン領域１５、１７それぞれの上層部にアモルファス化された領域Ａ１、Ａ２を形成する。
ＦＩＧ．５Ｂに示すように、加速エネルギ１０ｋｅＶ〜２０ｋｅＶのＧｅイオン注入は、有効なアモルファス化を生じさせ、その後のイオン注入において異常テーリング等の異常分布を著しく減少させる。
ＦＩＧ．１Ｈに示すように、ｎチャネルトランジスタ領域を覆うレジストマスク２１を形成する。ｐチャネルトランジスタ領域に対して、Ｂイオンを加速エネルギ２ｋｅＶ〜５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２〜８×１０１５ｃｍ−２でイオン注入し、ソース／ドレイン領域１５に高濃度領域２２、ゲート電極の多結晶シリコン層８に高濃度領域２３を形成する。その後レジストマスク２１は除去する。
ソース／ドレイン領域１５、多結晶シリコン層８のそれぞれの上層部はアモルファス化されているため、Ｂイオンが注入される深さは制限される。高濃度のＢを添加することにより、ソース／ドレイン領域の低抵抗化が確保される。
ＦＩＧ．１Ｉに示すように、ｐチャネルトランジスタ領域を覆うレジストマスク２４を形成する。ｎチャネルトランジスタ領域に対し、Ｐイオンを加速エネルギ６ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２〜２×１０１６ｃｍ−２でイオン注入し、ソース／ドレイン領域１７に高濃度領域２５、ゲート電極の多結晶シリコン層８に高濃度領域２６を形成する。その後レジストマスク２４は除去する。高濃度のＰ添加により、ソース／ドレイン領域の低抵抗化が確保される。
ＦＩＧ．１Ｊに示すように、半導体ウエハの上下面からランプ光３０を照射し、１０００℃〜１１００℃、持続時間０秒のスパイクアニールを行なう。このスパイクアニールにより、イオン注入された不純物は実質的な拡散を生じることなく、活性化される。
このようにして、ｐチャネルトランジスタ領域には十分不純物を添加されたゲート電極３１、深く十分に不純物を添加されたソース／ドレイン領域３２が形成され、ｎチャネルトランジスタ領域には十分な不純物を添加されたゲート電極３６、深く十分な不純物を添加されたソース／ドレイン領域３７が形成される。
ＦＩＧ．１Ｋに示すように、基板全表面にＣｏ又はＮｉの金属層４１をスパッタリングする。必要に応じ、さらにＴｉＮ等の酸化防止層を積層してもよい。金属層４１とシリコン層とが接している領域においてシリサイド反応を生じさせる。例えば、１次アニール工程により１次シリサイド反応を生じさせ、余分の金属層４１を除去した後、２次シリサイド反応を行なわせ、低抵抗のシリサイド層を形成する。シリサイド層を形成した各領域の実効抵抗が低減化する。
ＦＩＧ．１Ｌに示すように、ｐチャネルトランジスタのゲート電極３１表面にシリサイド層３３が形成され、ソース／ドレイン領域３２の表面にシリサイド層３４が形成される。同様、ｎチャネルトランジスタ領域においてはゲート電極３６の表面にシリサイド層３８が形成され、ソース／ドレイン領域３７の表面にシリサイド層３９が形成される。ソース／ドレイン領域３２、３７が十分な深さを有するため、シリサイド層を形成してもリーク電流が増大することを抑制できる。又、ソース／ドレイン領域３２、３７は閾値調整領域４、７よりも十分深く形成され、接合容量を低減することができる。
ゲート電極Ｇｐ，Ｇｎを覆って酸化シリコン等の絶縁層４０を堆積し、コンタクト孔を開口し、導電性プラグ４１を埋め込む。なお、図示の状態においては、導電性プラグ４１はボーダレスコンタクトを形成している。ソース／ドレイン領域３２、３７が十分深く形成されているため、ＳＴＩ領域２の上端部に凹みが存在しても、リーク電流の増大は抑制される。
絶縁層４０の上にさらに絶縁層４２を形成し、ダマシンプロセスにより配線４３を形成する。さらに絶縁層４５を積層し、必要な配線を形成する。配線層の形成は公知の技術に従って行なうことができる。必要数の配線層を形成し、半導体装置を完成する。
ＦＩＧｓ．２Ａ〜２Ｃは、上述の実施例においてイオン注入条件をどのように選択することが好ましいかを説明するグラフである。Ｂイオンのゲート絶縁膜突き抜けが問題となるｐチャネルトランジスタを例にとって説明する。
ＦＩＧ．２Ａは、基板の深さ方向に対する不純物濃度の分布を示すグラフである。横軸は表面からの深さをリニアスケールで、縦軸はＢ濃度を対数スケールで示す。曲線ｗは、ｎ型ウエル内のｎ型不純物濃度分布を示す。
ウエル形成用イオン注入（必要に応じさらに寄生トランジスタ抑止用イオン注入）により、基板の深い位置にピークＩＩ（Ｗ）を有するｎ型不純物濃度分布が形成されている。この不純物濃度分布は、深さが浅くなるにつれ次第に減少する。表面近傍においては、閾値調整用イオン注入により、より高いピーク濃度ＩＩ（Ｖｔｈ）が形成されている。２種類のイオン注入によるピークの中間に、ｎ型不純物濃度の極小点Ｍｉｎ（ｗ）が形成される。
曲線１ｓｄは、ＦＩＧ．１Ｅに示す深いイオン注入によるｐ型不純物濃度分布を示す。曲線２ｓｄは、アモルファス化の後行なわれる高濃度のイオン注入によるｐ型不純物濃度分布を示す。ソース／ドレイン領域のｐ型不純物濃度分布は、不純物濃度分布１ｓｄと２ｓｄとを加えたものとなる。
ｎ型ウエルｗとの接合は、深い不純物濃度分布１ｓｄとウェル濃度分布ｗとの交点となる。この交点が不純物濃度分布の極小点Ｍｉｎ（ｗ）と一致した時、接合容量は極小化する。この位置から浅い方向にずれると、ウエルの不純物濃度は急激に上昇するため、接合容量も急激に増大する。極小点Ｍｉｎ（ｗ）から深い方向に交点が移動しても、ウエル形成用のイオン注入によりｎ型不純物濃度は次第に増加しているため、接合容量も増大する。
ＦＩＧ．２Ｂの左側は、ＦＩＧ．１Ｅに示す１回目のソース／ドレイン領域のイオン注入を加速エネルギ８ｋｅＶで行なった場合、そのＢドーズ量による接合容量の変化を示すグラフである。曲線ｓ１１は、ドーズ量に対する容量Ｃｊの変化を示す。高ドーズ量から徐々にドーズ量を減少させると、容量が減少している。
これは、ｐｎ接合がウエルの深い位置から次第に不純物濃度分布の極小点Ｍｉｎ（ｗ）に近づいていることを示す。図においては、ドーズ量１×１０１３ｃｍ−２近傍で容量Ｃｊは極小値を示す。
さらにドーズ量を減少させると容量は増大する。これは、ｐｎ接合が極小点Ｍｉｎ（ｗ）を越え、さらに表面に近づいたことを示す。容量を低く抑えるためには、ドーズ量を１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、より好ましくは３×１０１２ｃｍ−２〜４×１０１３ｃｍ−２に選択することが望ましい。
ＦＩＧ．２Ｂの右側は、同じサンプルにおいて閾値Ｖｔｈがどのように変化するかをするかを見たグラフである。曲線ｓ１２は、曲線ｓ１１と対応し、容量Ｃｊと閾値の変化ΔＶｔｈの関係を示す。なお、ソース／ドレイン領域に対する深いイオン注入を行なわなかった参照サンプルＲの閾値も示す。この参照サンプルＲの閾値に対し、変化がなければ閾値の変化が生じていず、不純物のゲート絶縁膜突抜けは生じていないと見なすことができる。
ドーズ量を高ドーズ量から次第に減少させると、閾値の変化ΔＶｔｈは次第に０に近づき、やがて参照サンプルＲの閾値と同一の値となる。ドーズ量を減少させると、同一の閾値を保ったまま容量が減少し、極小値を示した後容量は増大する。
実質的に閾値が変化しない領域を選択すれば、不純物のゲート絶縁膜突き抜けは生じていないと判断できる。
ＦＩＧ．２Ｃは、深いＢイオン注入のドーズ量に対し、接合リーク電流がどのように変化するかを示すグラフである。曲線ｓ１３は加速エネルギ６ｋｅＶの場合を示し、曲線ｓ１４は加速エネルギが８ｋｅＶの場合、曲線ｓ１５は加速エネルギが１０ｋｅＶの場合を示す。
ドーズ量が少ないと、リーク電流が大きく、接合が浅い位置に形成されていることを示す。ドーズ量を増大して行くと、リーク電流が減少し、接合が次第に深い位置に移動することが示されている。ある程度以上ドーズ量を増大すると、リーク電流はほぼ一定値を取る。これはシリサイド領域又は導電性プラグと接合面との間のリーク電流の影響が消失し、接合自身のリーク電流が支配するようになったことを示している。
ＦＩＧ．３Ａは、イオン注入した不純物濃度分布を２次イオン質量分析（ＳＩＭＳ）で測定した結果を示すグラフである。横軸が基板表面からの深さを単位ｎｍで示し、縦軸がＢ濃度を単位ｃｍ−３の対数スケールで示す。曲線ｄｐは、ウエル形成用の深いイオン注入による不純物濃度分布を示し、曲線ｓｐは、閾値調整用の浅いイオン注入による不純物濃度分布を示す。ウエル内のｎ型不純物濃度分布は、これら２つの分布ｄｐ、ｓｐを加算したものとなる。
Ｍｉｎ（ｗ）は、ｎ型不純物濃度分布の極小点を示す。曲線１ｓｄは、ソース／ドレイン領域に対する深いイオン注入により形成された不純物濃度分布を示す。この不純物濃度分布がウエル内のｎ型不純物濃度分布と交差する点が、ｐｎ接合の位置を示す。ｐｎ接合の位置を、ｎ型不純物濃度分布の極小点Ｍｉｎ（ｗ）近傍に設定することにより、接合容量を極小化できる。ｐｎ接合位置がウエル内の不純物濃度分布の極小値Ｍｉｎ（ｗ）からその２倍、２Ｍｉｎ（ｗ）の間の領域に存在すれば、接合容量を極小化できたと考えられる。
閾値は、同一工程で作成したサンプルにおいても分布を有する。閾値が変動したか否かは参照サンプルの閾値のメディアン値と標準偏差との関係から判断することができる。
ＦＩＧ．３Ｂは、閾値Ｖｔｈに対する累積確率分布を示すグラフである。曲線ｓ１６、ｓ１７はソース／ドレイン領域に対する深いイオン注入を行なわなかった参照サンプルの曲線である。この分布のメディアン値がＶｔｈ０であり、その両側に標準偏差σ０の０．５倍の範囲、Ｖｔｈ０−０．５σ０≦Ｖｔｈ≦Ｖｔｈ０＋０．５σ０が閾値Ｖｔｈが変動していない領域と考えることができる。
個々の半導体装置に対してはその閾値を基に、多数の半導体装置を製造した場合にはそれらの閾値のメディアン値を基に判断することができよう。曲線ｓ１８、ｓ１９は、深いＢイオン注入を低いドーズ量、中くらいのドーズ量行なった場合の累積確率分布であリ、閾値のメディアン値Ｖｔｈは、Ｖｔｈ０−０．５σ０≦Ｖｔｈ≦Ｖｔｈ０＋０．５σ０の範囲内にある。曲線ｓ２０は、深いイオン注入を高ドーズで行ない、閾値が大きくずれ、閾値のメディアン値ＶｔｈがＶｔｈ０−０．５σ０≦Ｖｔｈ≦Ｖｔｈ０＋０．５σ０の範囲から外れた例を示す。
ｎチャネルトランジスタにおいて、ソース／ドレイン領域を形成するために用いられるｎ型不純物、Ｐ，Ａｓ、はＢと較べるとゲート絶縁膜突抜けを生じにくい。しかし、ゲート高さを減少し、ゲート絶縁膜を薄くすると同様のゲート絶縁膜突抜けが生じることが考えられる。このような場合には、ｐチャネルトランジスタ同様、ｎチャネルトランジスタに対しても不純物のゲート絶縁膜突抜けを抑制しつつ、ソース／ドレイン領域の接合深さを確保することが望ましい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【産業上の利用の可能性】
微細化が進み、ゲート電極が薄くされたトランジスタを有する半導体装置の製造に利用される。
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【手続補正書】
【提出日】平成17年3月31日(2005.3.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（a）第１導電型の第１の深さのウェルと、前記ウェル内の第１の深さより浅い第２の深さの閾値調整領域とを有する半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を介して、ゲート電極を形成する工程と、
（ｃ）前記半導体基板に浅い低抵抗領域を実現する第１のドーズ量、第１の加速エネルギで、第２導電型の不純物をイオン注入し、前記ゲート電極両側の半導体基板内にエクステンション領域を形成する工程と、
（ｄ）前記ゲート電極の側壁上に、サイドウォールスペーサを形成する工程と、
（ｅ）前記第１の加速エネルギより高い第２の加速エネルギと、第２のドーズ量で、第２導電型の不純物をイオン注入し、前記第２の深さより深い第３の深さの接合を形成するソース／ドレイン領域を形成する工程と、
（ｆ）前記半導体基板にイオンを注入し、前記ゲート電極の上層と前記ソース／ドレイン領域の上層をアモルファス化する工程と、
（ｇ）第３の加速エネルギ、前記第２のドーズ量より高い第３のドーズ量で、第２導電型の不純物をイオン注入し、前記ソース／ドレイン領域内に高濃度領域を形成する工程と、
（ｈ）イオン注入した不純物を活性化する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記ゲート電極は、多結晶半導体層を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３の加速エネルギは、前記第２の加速エネルギより低い請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（a）は、前記半導体基板の深さ方向に２つのピークとその間の極小値を有する第１導電型不純物の濃度分布を形成し、前記工程（ｄ）は、前記極小値からその２倍の濃度までの深さに接合を形成する請求項１記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）は、前記ゲート電極下のチャネル領域の閾値を実質的に変更しない条件で行う請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ｆ）で用いる原子がＧｅである請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２導電型の不純物がＢであり、前記第１の加速エネルギは、０．３ｅＶ〜０．５ｅＶの範囲である請求項１記載の半導体装置の製造方法。
【請求項８】
前記第２導電型の不純物がＢであり、前記第２の加速エネルギは、６ｅＶ〜１０ｅＶの範囲であリ、前記第２のドーズ量は１ｘ１０１２ｃｍ−２〜１ｘ１０１４ｃｍ−２の範囲である請求項１記載の半導体装置の製造方法。
【請求項９】
前記第２導電型の不純物がＢであり、前記第３の加速エネルギは、２ｋeＶ〜５ｋｅＶの範囲、前記第３のドーズ量は、１ｘ１０１５ｃｍ−２〜８ｘ１０１５ｃｍ−２の範囲である請求項１記載の半導体装置の製造方法。
【請求項１０】
（a１）第２導電型の第４の深さの他のウェルと、前記他のウェル内の第４の深さより浅い第５の深さの閾値調整領域とを有する半導体基板を準備する工程、
をさらに含み、前記工程（ｂ）が前記他のウェル上にもゲート絶縁膜を介して他のゲート電極を形成し、
（ｃ１）前記他のウェルに浅い低抵抗領域を実現する第４のドーズ量、前記他のゲート電極下の絶縁膜を突き抜けない第４の加速エネルギで、第１導電型の不純物をイオン注入し、前記他のゲート電極両側の他のウェル内にエクステンション領域を形成する工程と、
（ｅ１）前記第４の加速エネルギより高い第５の加速エネルギで、第１導電型の不純物をイオン注入し、前記他のウェル内に前記第５の深さより深い第６の深さの接合を形成する他のソース／ドレイン領域を形成する工程と、
（ｇ１）第６の加速エネルギ、前記第５のドーズ量より高い第６のドーズ量で、第１導電型の不純物をイオン注入し、前記他のソース／ドレイン領域内に高濃度領域を形成する工程と、
をさらに含み、前記工程（ｄ）は、前記他のゲート電極の側壁上にもサイドウォールスペーサを形成し、前記工程（ｆ）は、前記他のゲート電極の上層、前記他のウェルの上層もアモルファス化し、前記工程（ｈ）は、前記他のウェルの不純物も活性化する請求項１記載の半導体装置の製造方法。
【国際調査報告】
2004097942.tif 000011
2004097942.tif 000012
2004097942.tif 000013
2004097942.tif 000014