(57)【要約】半導体記憶装置は、ビット線と、ビット線に接続されるトランジスタと、ビット線にトランジスタを介して接続される強誘電体メモリセルと、ビット線に接続され、メモリセルの記憶データに応じてビット線に現れるデータ電位を引き下げるシフト回路と、ビット線及びグラウンド電位に接続され、シフト回路により引き下げられたデータ電位とグラウンド電位との電位差を増幅するセンスアンプを含むことを特徴とする。
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【特許請求の範囲】
【請求項１】
ビット線と、
該ビット線に接続されるトランジスタと、
該ビット線に該トランジスタを介して接続される強誘電体メモリセルと、
該ビット線に接続され、該メモリセルの記憶データに応じて該ビット線に現れるデータ電位を引き下げるシフト回路と、
該ビット線及びグラウンド電位に接続され、該シフト回路により引き下げられたデータ電位と該グラウンド電位との電位差を増幅するセンスアンプ
を含むことを特徴とする半導体記憶装置。
【請求項２】
該シフト回路は導通時に該ビット線を該グラウンド電位に接続するＮＭＯＳトランジスタであり、該ＮＭＯＳトランジスタのゲートに印加するシフト信号を生成するシフト信号生成回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該シフト信号生成回路は、該シフト信号のパルス幅を調整可能に構成されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
該シフト信号生成回路は、該シフト信号のパルス幅を経時変化させることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
該シフト信号生成回路は、強誘電体メモリセルの容量の経時変化により該シフト信号のパルス幅を経時変化させることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
該シフト回路は、導通時に該ビット線を該グラウンド電位に接続するデプリーション型のトランジスタであり、該デプリーション型のトランジスタのゲートは該ビット線に接続されることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
該メモリセルに接続されるプレート線を更に含み、該シフト回路は該プレート線が活性化されている間に該ビット線を該グラウンド電位に接続することを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
該シフト回路により引き下げられたデータ電位は、該メモリセルの記憶データが１の場合に該グラウンド電位よりも高い電位であり、該メモリセルの記憶データが０の場合に該グラウンド電位よりも低い電位であることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
該センスアンプは、正の電源電圧と負の電源電圧とに基づいて駆動することを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
強誘電体メモリセルからビット線にデータを読み出し、
該ビット線から電荷を引き抜くことにより該ビット線に現れたデータ電位を引き下げ、
該引き下げられたデータ電位とグラウンド電位との電位差を増幅することでデータをセンスする
各段階を含むことを特徴とする半導体記憶装置におけるデータ読み出し方法。
【発明の詳細な説明】
【技術分野】  本発明は、一般に半導体記憶装置に関し、詳しくは強誘電体メモリセルにデータを記憶する半導体記憶装置に関する。
【背景技術】  １Ｔ１Ｃ（１トランジスタ・１キャパシタ）方式の強誘電体メモリでは、１ビットの情報は単一のメモリセルに格納される。データ“１”の場合にはメモリセルに電荷を蓄え、データの場合にはメモリセルに電荷を蓄えない状態とする。このメモリセルの記憶データを検出するために、“０”データより大きく且つ“１”データより小さい基準電位を発生させ、基準電位とデータ電位との大小関係をセンスアンプにより増幅する。
基準電圧発生としては、メモリセルと同様の回路構成であり且つ面積をメモリセルよりも大きくしたリファレンスセルを用いる。強誘電体を用いたメモリセルは分極反転を繰り返すことや、同一データを長期間保持し続けることによりその電気的特性が劣化する。基準電圧発生回路に用いられるリファレンスセルについても同様に電気的特性が劣化する。
経時劣化の仕方は“１”データを保持しているメモリセルと“０”データを保持しているメモリセルとで異なる。一般に、リファレンスセルは“０”データを保持しているメモリセルと同様の劣化特性を有する。従って、“０”データをセンスするために必要なセンスマージンは経時劣化の度合いによらず一定だが、“１”データに対しては経時劣化が進むにつれてセンスマージンが減少することになる。またメモリセルとリファレンスセルとではアクセスの頻度が異なるので、“０”データを保持するメモリセルとリファレンスセルとでは、劣化特性が完全に同一とはならない。
従って、強誘電体メモリの工場出荷時に、将来の特性劣化を見越して基準電圧を適切な値に設定しておくことが難しいという問題がある。
以上を鑑みて、本発明は、リファレンスセルによる基準電圧を使用することなく“０”データと“１”データを検出することが可能な１Ｔ１Ｃ型の強誘電体メモリを提供することを目的とする。
【特許文献１】    特開２００１−２０２７７６号公報
【特許文献２】    特開２０００−２８５６８２号公報
【発明の開示】
本発明による半導体記憶装置は、ビット線と、該ビット線に接続されるトランジスタと、該ビット線に該トランジスタを介して接続される強誘電体メモリセルと、該ビット線に接続され、該メモリセルの記憶データに応じて該ビット線に現れるデータ電位を引き下げるシフト回路と、該ビット線及びグラウンド電位に接続され、該シフト回路により引き下げられたデータ電位と該グラウンド電位との電位差を増幅するセンスアンプを含むことを特徴とする。
また本発明による半導体記憶装置におけるデータ読み出し方法は、強誘電体メモリセルからビット線にデータを読み出し、該ビット線から電荷を引き抜くことにより該ビット線に現れたデータ電位を引き下げ、該引き下げられたデータ電位とグラウンド電位との電位差を増幅することでデータをセンスする各段階を含むことを特徴とする。
本発明においてはシフト回路が設けられ、このシフト回路がビット線の電位を引き下げる動作を実行する。これにより、データ“０”のメモリセルに接続されるビット線の電位は、グラウンド電位より低い電位に落ち着く。またビット線電位の引き下げ量を適切な量に設定することにより、データ“１”のメモリセルに接続されるビット線の電位については、グラウンド電位よりも高い電位に落ち着くようにする。
センスアンプは、グラウンド電位を参照電位として用いることで、ビット線の電位と参照電位との電位差を増大し、読み出しデータを確定させる。従って、基準電圧をグラウンド電位とするセンスアンプによって、正電位の場合は“１”データ、負電位の場合は“０”データであると判断することが可能になる。このように本発明の構成においては、リファレンスセルによる基準電圧を使用することなく、“０”データと“１”データとを適切に検出することが可能となる。
【図面の簡単な説明】  図１は、本発明による半導体記憶装置の構成の一例を示す図である。
図２は、本発明による強誘電体半導体記憶装置の読み出し動作を説明するための図である。
図３は、図２の回路の動作を説明するためのタイミング図である。
図４Ａはデータ“０”の場合のメモリセルの分極量の変化を示す図であり、図４Ｂはデータ“１”の場合のメモリセルの分極量の変化を示す図である。
図５は、本発明に使用するセンスアンプ回路の回路構成の一例を示す図である。
図６は、ビット線電位を引き下げるシフト信号を生成する回路構成の一例を示す図である。
図７は、ビットラインシフトイネーブル信号ＢＬＳＥとシフト信号ｓｈｉｆｔとの関係を示す図である。
図８は、メモリセルの経時劣化を示す図である。
図９は、図６のシフト信号生成回路により生成されるシフト信号のパルス幅の経時変化を示す図である。
図１０は、図６のシフト信号生成回路を使用した場合のビット線電位の経時変化を示す図である。
図１１は、本発明による強誘電体半導体記憶装置の読み出し動作の別の実施例を説明するための図である。
図１２は、図１１の回路の動作を説明するためのタイミング図である。
【発明を実施するための最良の形態】  以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明による半導体記憶装置の構成の一例を示す図である。
図１の半導体記憶装置は、ローアドレスバッファ１１、コラムアドレスバッファ１２、クロックバッファ１３、ローデコーダ１４、コラムデコーダ１５、ワード線ドライバ／プレート線ドライバ１６、メモリセル配列１７、ＷＥバッファ１８、入力バッファ１９、ライトアンプ２０、ビット線レベルシフタ２１、センスアンプ２２、及び出力バッファ２３を含む。
メモリセル配列１７には、強誘電体をメモリ素子とする複数のメモリセルが縦横に配置され、各メモリセルに対して１ビットのデータを読み書きするためのアドレス指定やデータ伝送等のための回路や配線が設けられている。各メモリセルは、ワード線によりオン・オフが制御されるセルトランジスタを介してビット線に接続され、このビット線がセンスアンプ２２に接続されている。センスアンプ２２は、メモリセルからビット線上に読み出されるデータ電位と参照電位との差電位を増幅することによりデータを検出する。
ローアドレスバッファ１１は、外部からローアドレス信号を受け取り、適当なタイミングでローアドレスをローデコーダ１４に供給する。コラムアドレスバッファ１２は、外部からコラムアドレス信号を受け取り、適当なタイミングでコラムアドレスをコラムデコーダ１５に供給する。アドレスを供給するタイミングは、クロックバッファ１３から供給されるタイミング信号により制御される。このクロックバッファ１３は、外部からクロック信号ＣＫを受け取り、各種タイミング信号を生成する。半導体記憶装置の各ユニットは、これらタイミング信号に応じて適切なタイミングで動作する。
入力バッファ１９は、ライトイネーブル信号ＷＥを外部から受け取るＷＥバッファ１８がデータ書き込みを指示する場合に、外部から書き込まれる入力データをライトアンプ２０に供給する。ライトアンプ２０は、書き込みデータを増幅してメモリセル配列１７に供給する。センスアンプ２２は、メモリセル配列１７から読み出されるデータを増幅することで、読み出しデータを検出する。出力バッファ２３は、センスアンプ２２から供給される読み出しデータを、適切なタイミングで外部に出力する。
ローデコーダ１４は、ローアドレスバッファ１１から供給されたローアドレスをデコードし、複数のワード線のうち一つのローアドレスに対応するワード線を選択する。ワード線ドライバ／プレート線ドライバ１６は、選択ワードに対応するワード線及びプレート線を選択的に活性化する。活性化ワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルに対するデータ書き込み動作・データ読み出し動作が実行される。このとき、選択ワードアドレスに対応するプレート線もまた選択的に活性化される。
強誘電体メモリにおいては、ＨＩＧＨ又はＬＯＷのデータ電圧を強誘電体素子の一端に印加しながら、プレート線に接続される他端にＨＩＧＨ電圧を印加することでデータ書き込みが行なわれる。ワード線によるワード選択と共に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
コラムデコーダ１５は、コラムアドレスバッファ１２から供給されたコラムアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。これによって対応するコラムトランジスタが導通され、メモリセル配列１７の対応するビット線を介してのメモリセルへのアクセスが可能となる。
読み出し動作の場合、活性化されたワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプ２２によってビット線のデータが検出される。活性化されたコラム線に対応する読み出しデータが、出力バッファ２３を介して外部に出力される。書き込み動作の場合は、外部から入力バッファ１９に供給されるデータが、活性化されたコラム線に対応するビット線を介して、活性化されたワード線に接続されるメモリセルに書き込まれる。読み出し動作及び書き込み動作の両方の場合において、活性化されたワード線に対応して、メモリセルに接続されたプレート線を選択活性化する。
本発明においては、ビット線レベルシフタ２１が設けられている。このビット線レベルシフタ２１は、読み出し動作の際ワード線及びプレート線の両方が選択活性化されている期間中に、ビット線の電位を引き下げる動作を実行する。これにより、データ“０”のメモリセルに接続されるビット線の電位は、プレート線を非活性化した後にグラウンド電位より低い電位に落ち着く。またビット線電位の引き下げ量を適切な量に設定することにより、データ“１”のメモリセルに接続されるビット線の電位については、プレート線を非活性化した後にグラウンド電位よりも高い電位に落ち着くようにする。
センスアンプ２２は、グラウンド電位を参照電位として用いることで、ビット線の電位と参照電位との電位差を増大し、読み出しデータを確定させる。
図２は、本発明による強誘電体半導体記憶装置の読み出し動作を説明するための図である。図２に示される構成は、図１のメモリセル配列１７、ビット線レベルシフタ２１、及びセンスアンプ２２に関連する部分に対応する。
ローアドレスに応じて選択的に活性化されるワード線ＷＬは、ＮＭＯＳトランジスタ３２のゲートに接続される。ＮＭＯＳトランジスタ３２のソース端は強誘電体メモリセル３１の一端に接続され、ドレイン端はビット線ＢＬ０又はＢＬ１に接続される。メモリセル３１の他の一端は、ワード線と共に選択活性化されるプレート線ＰＬに接続される。
ビット線ＢＬ０及びＢＬ１は、センスアンプ回路３４に接続される。センスアンプ回路３４は更に参照電位（基準電位）としてグラウンドに接続されている。またビット線ＢＬ０及びＢＬ１は、シフト信号ｓｈｉｆｔに応じてビット線の電位レベルを引き下げるＮＭＯＳトランジスタ３３に接続される。
従来のＵｐ−Ｄｏｗｎセンシング方式においては、ワード線を選択活性化してメモリセルにアクセスしている間に、プレート線をＬＯＷ（グラウンド電位）からＨＩＧＨ（電源電位ＶＤＤ）に駆動した後にＬＯＷに戻し、その結果ビット線に出現したレベルをセンスする。プレート線がＬＯＷに戻った時点で、ビット線に出現する電位は、“１”データの場合には正電位になり、“０”データの場合にはグラウンド電位になる。
本発明においては、ワード線ＷＬが選択活性化され且つプレート線ＰＬがＨＩＧＨである間に、シフト信号ｓｈｉｆｔをＨＩＧＨにしてＮＭＯＳトランジスタ３３を導通させる。これにより、ビット線ＢＬ０及びＢＬ１から電荷を引き抜いて、ビット線ＢＬ０及びＢＬ１の電位を引き下げる。その後プレート線ＰＬをＬＯＷに戻すと、ビット線ＢＬ０及びＢＬ１の電位は、メモリセル３１のデータが“１”である場合には正電位、“０”である場合には負電位に落ち着く。
従って、基準電圧をグラウンド電位とするセンスアンプ回路３４によって、正電位の場合は“１”データ、負電位の場合は“０”データであると判断することが可能になる。このように、本発明の構成においては、基準電位発生のためのリファレンスセルを用いる必要がない。
図３は、図２の回路の動作を説明するためのタイミング図である。
まずワード線ＷＬを選択活性化してＨＩＧＨに設定する。その後、プレート線ＰＬを選択活性化してＨＩＧＨにすると、メモリセル３１の記憶データに応じた電位がビット線ＢＬ０及びＢＬ１に現れる。この例では、ビット線ＢＬ０に接続されるメモリセル３１には“０”のデータが記憶され、ビット線ＢＬ１に接続されるメモリセル３１には“１”のデータが記憶されている。
次に、プレート線ＰＬが選択活性化されている間に、シフト信号ｓｈｉｆｔをＨＩＧＨにする。これによりビット線ＢＬ０及びＢＬ１の電荷が引き抜かれ、シフト信号ｓｈｉｆｔがＨＩＧＨである期間に応じて電位が下がる。その後、プレート線ＰＬをＬＯＷに戻すと、ビット線ＢＬ０及びＢＬ１の電位は、それぞれ負電位及び正電位に落ち着く。
プレート線ＰＬをＬＯＷに戻した後、センスアンプを活性化するセンスアンプ活性化信号ＳＡＥＮをアサートし、センスアンプ回路３４を駆動する。これにより負電位であるビット線ＢＬ０の電位は、グラウンド電位ＧＮＤとの差が増幅されて所定の負側電源電圧ＶＢＢとなる。また、正電位であるビット線ＢＬ１の電位は、グラウンド電位ＧＮＤとの差が増幅されて所定の正側電源電圧ＶＤＤとなる。
図４Ａはデータ“０”の場合のメモリセルの分極量の変化を示し、図４Ｂはデータ“１”の場合のメモリセルの分極量の変化を示す。
図４Ａ及び図４Ｂに示される状態▲１▼乃至▲４▼は、図３に示される期間▲１▼乃至▲４▼に相当する。横軸Ｖはプレート線ＰＬに印加する電圧を示し、縦軸Ｐｒがメモリセルの分極量を示す。図中の曲線はメモリセルのヒステリシス特性を示す。記憶データが“０”の場合には、メモリセルの状態は上側のヒステリシス曲線上に位置する。記憶データが“１”の場合には、メモリセルの状態は下側のヒステリシス曲線上に位置する。
プレート線ＰＬの電位がゼロのとき、メモリセルは▲１▼の状態の位置にある。プレート線電位をＨＩＧＨにすると、メモリセルは▲２▼の状態となる。このときヒステリシス曲線の右端に対応する電位ＶＯと、メモリセルの▲２▼の状態の横軸位置との差が、ビット線に現れる電位となる。その後ビット線の電荷を引き抜くことで、ビット線の電位が減少し、メモリセルの状態は▲３▼の位置に移動する。このとき電位ＶＯとメモリセルの▲３▼の状態の横軸位置との差が、ビット線に現れる電位である。更にプレート線ＰＬの電位をゼロに戻すと、メモリセルの状態は▲４▼の位置に移動する。このとき原点Ｏの横軸位置と、メモリセルの▲４▼の状態の横軸位置との差がビット線に現れる電位である。
即ち図４Ａに示すデータ“０”の場合にビット線電位は負のレベルとなり、図４Ｂに示すデータ“１”の場合にビット線電位は正のレベルとなる（プレート線電位の負の方向がビット線電位の正の方向に対応する）。
ビット線の電位が記憶データに応じて正負の電圧となる▲４▼の状態で、図２に示したセンスアンプ回路３４によりビット線とグラウンド電位との差を増幅してデータを検出（センス）する。
図５は、本発明に使用するセンスアンプ回路３４の回路構成の一例を示す図である。本発明に使用するセンスアンプ回路３４は、センス対象の電位が正負何れにもなるので、正の電位だけでなく負の電位も問題なく検知可能な構成である必要がある。
図５のセンスアンプ回路３４は、ＮＭＯＳトランジスタ４１乃至４５、ＰＭＯＳトランジスタ４６乃至４８、及びインバータ４９を含む。このセンスアンプ回路３４は、通常のセンスアンプの構成と同様であるが、駆動用の電圧として正の電源電圧ＶＤＤと負の電源電圧ＶＢＢとを使用する。負の電源電圧ＶＢＢは、例えば、容量結合のポンプ動作により降圧電圧を発生する降圧電圧生成回路により生成される。
センスアンプ活性化信号ＳＡＥＮがＨＩＧＨになると、ＮＭＯＳトランジスタ４５及びＰＭＯＳトランジスタ４８が導通してセンスアンプが活性化され、ビット線ＢＬとグランド電位との差が増幅される。
図６は、ビット線電位を引き下げるシフト信号ｓｈｉｆｔを生成する回路構成の一例を示す図である。
図６のシフト信号生成回路は、ＮＡＮＤ回路５１、インバータ５２及び５３、強誘電体メモリセル５４、及び抵抗５５を含む。メモリセル５４は、メモリセル配列１７のデータ記憶用のメモリセルと同様の構成の素子である。このメモリセル５４の容量はＣであり、抵抗５５の抵抗値はＲである。
ビットラインシフトイネーブル信号ＢＬＳＥがＨＩＧＨになると、ＮＡＮＤ回路５１の両方の入力がＨＩＧＨになり、シフト信号ｓｈｉｆｔはＨＩＧＨになる。その後、抵抗Ｒ及び容量Ｃにより定まる時定数τＣＲだけ遅れて、インバータ５２の入力がＨＩＧＨになる。これによりインバータ５２の出力がＬＯＷになり、シフト信号ｓｈｉｆｔはＬＯＷになる。
図７は、ビットラインシフトイネーブル信号ＢＬＳＥとシフト信号ｓｈｉｆｔとの関係を示す図である。
図７に示されるように、シフト信号ｓｈｉｆｔは、ビットラインシフトイネーブル信号ＢＬＳＥがＨＩＧＨになってから期間Ｔの間、ＨＩＧＨとなる信号である。ここで期間Ｔは時定数τＣＲに比例する。
図８は、メモリセル５４の経時劣化を示す図である。メモリセル５４は、同一データを長期間保持し続けることにより電気的特性が劣化し、その容量Ｃは図８に示されるように時間ｔと共に減少する。これに応じて、抵抗Ｒ及び容量Ｃにより定まる時定数τＣＲも減少することになる。
図９は、図６のシフト信号生成回路により生成されるシフト信号のパルス幅の経時変化を示す図である。
図８のようにメモリセル５４の容量Ｃが時間と共に減少し、これに応じて抵抗Ｒ及び容量Ｃにより定まる時定数τＣＲが減少すると、図９に示されるように、シフト信号生成回路により生成されるシフト信号ｓｈｉｆｔは、そのパルス幅が徐々に減少していく。これによって、メモリセル配列１７（図１）のメモリセル３１（図２）の経時劣化に対応して、ビット線の電位引き下げ量を適宜減少させることが可能になる。
図１０は、図６のシフト信号生成回路を使用した場合のビット線電位の経時変化を示す図である。
図１０において、横軸はメモリセルに対する読み出し／書き込み回数を示し、縦軸はデータ“０”の場合とデータ“１”の場合のビット線電位を示す。点線６１はデータ“１”の場合にビット線に読み出される電位を示し、実線６３は“１”のデータ電位を読み出してからシフト信号ｓｈｉｆｔにより電荷を引き抜いた後のビット線電位を示す。また点線６２はデータ“０”の場合にビット線に読み出される電位を示し、実線６４は“０”のデータ電位を読み出してからシフト信号ｓｈｉｆｔにより電荷を引き抜いた後のビット線電位を示す。
シフト信号ｓｈｉｆｔにより電位を引き下げた後において、データ“１”の電位６３とデータ“０”の電位６４との中間位置は、参照電位であるグラウンド電位にあることが望ましい。中間位置がグラウンド電位にあれば、マージンが最も大きく信頼性のあるデータ読み出しができるからである。
図１０において点線６１及び点線６２に示されるように、読み出し／書き込み回数が増加するにつれて、“１”のデータ電位は徐々に下降し、“０”のデータ電位は徐々に上昇する。“１”のデータ電位が下降する傾斜の方が、“０”のデータ電位が上昇する傾斜よりも大きい。従って、シフト信号ｓｈｉｆｔにより引き下げる電位のシフト量が固定であるとすると、シフト信号ｓｈｉｆｔにより電位を引き下げた後において、データ“１”の電位とデータ“０”の電位との中間位置は、時間が経過するにつれて徐々に下降することになる。
これに対して、図１０に示されるように電位シフト量をＡ→Ｂ→Ｃのように徐々に少なくすると、シフト信号ｓｈｉｆｔにより電位を引き下げた後において、データ“１”の電位６３とデータ“０”の電位６４との中間位置は、経時変化に関らず常にグラウンド電位（電位０）付近に位置される。
従って、図６のようなシフト信号生成回路を使用すれば、図９に示されるようにシフト信号ｓｈｉｆｔのパルス幅が経時変化して徐々に減少し、メモリセル配列１７のビット線の電位引き下げ量が適宜減少する。これによって、図１０のようにデータ“１”の電位とデータ“０”の電位との中間位置を、経時変化に関らず常にグラウンド電位（電位０）付近に位置させることが可能となり、充分なマージンを確保して信頼性のあるデータ読み出しを実現することができる。
なお図６の構成において、容量Ｃはメモリセル５４により実現されているが、通常のキャパシタにより実現してもよい。この場合、シフト信号ｓｈｉｆｔのパルス幅は固定となり、時間が経過してもビット線の電位シフト量は一定となる。この場合、マージンは図１０の場合と比較して小さくなるが、データ電位の経時変化を見越してシフト信号ｓｈｉｆｔのパルス幅を適切に設定しておけば、正常なデータ読み出しが可能な状態を長期間に渡り維持することが可能である。
またシフト信号のパルス幅を変化させる構成は、図６の構成のようにメモリセル５４の経時変化によって実現する構成に限られることなく、例えばレジスタに設定した値に基づいてパルス幅を調整し、該レジスタ値を適宜設定する構成とする等、種々の回路実現手段が考えられる。
図１１は、本発明による強誘電体半導体記憶装置の読み出し動作の別の実施例を説明するための図である。図１１に示される構成は、図２に示される構成と比較して、ＮＭＯＳトランジスタ３３がデプリーション型のトランジスタ３３Ａに置き換えられている。トランジスタ３３Ａのゲート端子はビット線に接続され、ダイオード接続を形成している。
ワード線ＷＬが選択活性化され且つプレート線ＰＬがＨＩＧＨである間に、ビット線の電位がゼロから正の方向に上昇すると、トランジスタ３３Ａが導通して電荷を抜くように動作する。これによりプレート線ＰＬが再びグラウンドレベルＧＮＤに戻ったとき、ビット線ＢＬ０及びＢＬ１の電位は、メモリセル３１のデータが“１”である場合には正電位、“０”である場合には負電位に落ち着く。
従って、基準電圧をグラウンド電位とするセンスアンプ回路３４によって、正電位の場合は“１”データ、負電位の場合は“０”データであると判断することが可能になる。このように、本実施例の構成においては、シフト信号ｓｈｉｆｔを使用しないので、シフト信号を発生する回路を設ける必要がない。
図１２は、図１１の回路の動作を説明するためのタイミング図である。
まずワード線ＷＬを選択活性化してＨＩＧＨに設定する。その後、プレート線ＰＬを選択活性化してＨＩＧＨにすると、メモリセル３１の記憶データに応じた電位がビット線ＢＬ０及びＢＬ１に現れる。この例では、ビット線ＢＬ０に接続されるメモリセル３１には“０”のデータが記憶され、ビット線ＢＬ１に接続されるメモリセル３１には“１”のデータが記憶されている。
データ電位がビット線ＢＬ０及びＢＬ１に現れると、トランジスタ３３Ａが導通し、ビット線ＢＬ０及びＢＬ１の電荷が引き抜かれてその電位が下がる。その後、プレート線ＰＬをＬＯＷに戻すと、ビット線ＢＬ０及びＢＬ１の電位は、それぞれ負電位及び正電位に落ち着く。
プレート線ＰＬをＬＯＷに戻した後、センスアンプを活性化するセンスアンプ活性化信号ＳＡＥＮをアサートし、センスアンプ回路３４を駆動する。これにより負電位であるビット線ＢＬ０の電位は、グラウンド電位ＧＮＤとの差が増幅されて所定の負側電源電圧ＶＢＢとなる。また、正電位であるビット線ＢＬ１の電位は、グラウンド電位ＧＮＤとの差が増幅されて所定の正側電源電圧ＶＤＤとなる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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2004077442.tif 000016