(57)【特許請求の範囲】
【請求項１】
半導体基板と，
前記半導体基板上に形成され，素子分離領域によって定義された第１導電型の活性化領域と，
前記活性化領域内に形成されたソース領域およびドレイン領域と，
前記ソース領域と前記ドレイン領域間に形成された第２導電型の第１の不純物領域と，
前記第１の不純物領域を囲むように，前記ソース領域と前記ドレイン領域間に形成された第２導電型の第２の不純物領域と，
前記第２の不純物領域に隣接して形成された第２導電型の第３の不純物領域と，
前記ソース領域および前記ドレイン領域によって定義されるとともに，前記第２の不純物領域上に前記第１の不純物領域を露出するように形成されたゲート電極と，
前記ゲート電極，前記第１の不純物領域，前記第２の不純物領域および前記第３の不純物領域を覆うように配置され，前記ゲート電極，前記第１の不純物領域，前記第２の不純物領域および前記第３の不純物領域それぞれに電気的に接続された導電層と，
前記ゲート電極の延在方向に沿って，前記ゲート電極を貫通するとともに，前記ゲート電極の下に設けられ，前記導電層と前記第１及び第２の不純物領域とを電気的に接続する複数のゲート−ボディ接続孔と、
を有する
ことを特徴とする，半導体装置。
【請求項２】
前記導電層は，前記活性化領域内において前記ゲート電極と同一方向に延在する
ことを特徴とする，請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記導電層は，前記素子分離領域上で電気的に接続されている
ことを特徴とする，請求項１に記載の半導体装置。
【請求項４】
前記ソース領域および前記ドレイン領域と前記第１の不純物領域の間にはそれぞれ，領域を分離するための遮断領域が配置されている
ことを特徴とする，請求項１に記載の半導体装置。
【請求項５】
前記素子分離領域は，前記第１の不純物領域の前記ソース領域および前記ドレイン領域に対向する側面まで延在している
ことを特徴とする，請求項１に記載の半導体装置。
【請求項６】
半導体基板と，
前記半導体基板上に形成され，素子分離領域によって定義された第１導電型の活性化領域およびその周囲に形成された第２導電型の第１の不純物領域と，
前記活性化領域内に形成されたソース領域およびドレイン領域と，
前記ソース領域と前記ドレイン領域間に形成された第２導電型の第２の不純物領域と，
前記ソース領域および前記ドレイン領域によって定義されるとともに，前記第２の不純物領域上に形成されたゲート電極と，
前記第１の不純物領域および前記ゲート電極を覆うように配置され，前記第１の不純物領域および前記ゲート電極それぞれに電気的に接続された導電層と，
前記ゲート電極の延在方向に沿って，前記ゲート電極を貫通するとともに，前記ゲート電極の下に設けられ，前記導電層と前記第１及び第２の不純物領域とを電気的に接続する複数のゲート−ボディ接続孔と、
を有し，
前記第１の不純物領域濃度は，前記第２の不純物領域の濃度より高い
ことを特徴とする，半導体装置。
【請求項７】
前記ゲート電極と前記導電層は，前記素子分離領域上で電気的に接続されている
ことを特徴とする，請求項６に記載の半導体装置。
【請求項８】
半導体基板と，
前記半導体基板上に形成され，素子分離領域によって定義された第１導電型の活性化領域と，
前記活性化領域内に形成されたソース領域およびドレイン領域と，
前記ソース領域と前記ドレイン領域間に形成された第２導電型の不純物領域と，
前記ソース領域および前記ドレイン領域によって定義されるとともに，前記不純物領域上に形成されたゲート電極と，
前記ゲート電極を覆うように配置され，前記前記ゲート電極および前記不純物領域それぞれに電気的に接続された導電層と，
前記ゲート電極の延在方向に沿って，前記ゲート電極を貫通するとともに，前記ゲート電極の下に設けられ，前記導電層と前記第１及び第２の不純物領域とを電気的に接続する複数のゲート−ボディ接続孔と、
を有する
ことを特徴とする，半導体装置。
【請求項９】
前記ゲート電極と前記導電層は，前記素子分離領域上で電気的に接続されている
ことを特徴とする，請求項８に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置にかかり，特に，トランジスタ素子の静電破壊防止保護回路を有する半導体装置に関する。
【０００２】
【従来の技術】
近年，高速化・低消費電力化に向けてＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）デバイスの開発が進んでいる。ＳＯＩデバイスにおいては，埋め込み酸化膜（ＢＯＸ膜：Ｂｕｒｉｅｄ  ＯＸｉｄｅ膜）の上に薄いシリコン層（ＳＯＩ層）があり，ＢＯＸ膜とフィールド膜（Ｆｉｅｌｄ膜）により素子が完全に分離されている。この完全素子分離により寄生容量が低減し，また薄いＳＯＩ層によりボディ領域（Ｂｏｄｙ領域：ＮＭＯＳトランジスタの場合Ｐ‐，ＰＭＯＳトランジスタの場合Ｎ‐）が完全または部分的に空乏化し，急峻なサブスレッショルド（Ｓｕｂｔｈｒｅｓｈｏｌｄ）特性を得られることで，高速，低消費電力を実現している。また完全素子分離構造で寄生バイボーラが形成されないため，ラッチアップを誘発しないメリットもある。
【０００３】
一方，ＳＯＩデバイスのデメリットの一つとして，キンク現象が知られている。キンクとは，ドレイン電圧が上昇した際にインパクトイオン化によるホールがボディ領域に発生することでボディ電位が上昇し，バイポーラ電流が大きくなり，ドレイン電流が増大する現象であり，ボディ領域が浮いているＳＯＩデバイス（特に部分空乏型ＳＯＩ）特有の現象である。この基板浮遊効果の対策の一つとしてボディコンタクト（Ｂｏｄｙ  Ｃｏｎｔａｃｔ）というボディ電位を固定する方法が一般に知られている。
【０００４】
ＳＯＩプロセスにおけるボディコンタクト型のＮＭＯＳトランジスタの例を図１６に示す。ゲート電極６０Ｇは，ゲート上接続孔６１Ｃを介して，ゲート電位供給メタル６０Ｍと接続されている。ゲート電極６０Ｇ端部に活性領域を引き出し，その領域をソース・ドレイン領域とは反対のＰ型拡散層６０Ｐとし，活性領域上接続孔６０Ｃによりボディ電位供給メタル６３Ｍと接続している。未説明の符号６１Ｍはソース電位供給メタルを示し，符号６２Ｍはドレインメタルを示す。ボディ電位をソース電位または負の電位に固定することでキンクを抑制することが可能である。
【０００５】
また近年，ＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  ＭＯＳ）と称される，ゲートとボディ領域を接続する構造（ボディコンタクト型）のＭＯＳトランジスタも注目されている。図１７にＤＴＭＯＳの例を示す。ゲート電極７０Ｇは，ゲート上接続孔７１Ｃを介して，ゲート電位供給メタル７０Ｍと接続されている。そして，上述の図１６に示したボディ電位供給メタル６３Ｍに相当する部分と，ゲート電極７０Ｇとを接続している。ゲート電極７０Ｇ端部に活性領域を引き出し，その領域をソース・ドレイン領域とは反対のＰ型拡散層７０Ｐとしている。未説明の符号７１Ｍはソース電位供給メタルを示し，符号７２Ｍはドレインメタルを示す。ゲート電圧印加時に基板バイアス効果により，しきい値電圧が低下し，低電源電圧で高駆動化が期待できる。
【０００６】
【発明が解決しようとする課題】
ところで，一般に半導体装置の出力端子には，出力電流値を増幅するためにゲート幅の大きな出力バッファと呼ばれる出力トランジスタが配置される。静電気を中心とした外乱サージが侵入する出力端子では，この出力トランジスタに，ゲートをオフ状態すなわち，ゲートをソース電位に固定した保護トランジスタを並列に接続し，必要な静電破壊耐性を確保している。
【０００７】
ここで，上記ＤＴＭＯＳをＮＭＯＳ出力トランジスタに用いた場合の静電気サージに対する振る舞いを説明する。ドレインより静電気サージが印加されると，ブレークダウンによりボディ領域内でホールが注入されてボディ電位が上昇し，ボディ−ソース間が順方向バイアスになるとバイポーラ動作でサージ電流をソースに流すのだが，ブレークダウンと同時にゲート電位も上昇することでボディ界面にチャネルができ，キャリアの再結合によりベース電流が大きくなり，バイポーラ動作を起こしやすくすることができる。
【０００８】
従来型のＤＴＭＯＳ構造はボディ電位固定層がトランジスタの終端部にあるので，ボディ電位の固定が片側に集中し，静電気サージが侵入した際の応答性が同一アクティブに構成したトランジスタ間で異なり，静電破壊耐性が低下することが想定される。特に，出力トランジスタのゲート幅は大きいため，その効果が大きくなるものと思われる。
【０００９】
本発明は，従来の半導体装置が有する上記問題点に鑑みてなされたものであり，本発明の目的は，ＤＴＭＯＳを使用した出力トランジスタの静電気サージに対する応答性を同一トランジスタ内で均一にし，静電破壊耐性を向上させることの可能な，新規かつ改良された半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，半導体基板（１０Ｓ）と，半導体基板上に形成され，素子分離領域によって定義された第１導電型の活性化領域（１０Ｎ）と，活性化領域内に形成されたソース領域（１１Ｎ）およびドレイン領域（１２Ｎ）と，ソース領域とドレイン領域間に形成された第２導電型の第１の不純物領域（１１Ｐ）と，第１の不純物領域を囲むように，ソース領域とドレイン領域間に形成された第２導電型の第２の不純物領域（１２Ｐ）と，第２の不純物領域に隣接して形成された第２導電型の第３の不純物領域（１３Ｐ）と，ソース領域およびドレイン領域によって定義されるとともに，第２の不純物領域上に第１の不純物領域を露出するように形成されたゲート電極（１０Ｇ）と，ゲート電極，および第１の不純物領域および第３の不純物領域を覆うように配置され，ゲート電極，第１の不純物領域および第３の不純物領域それぞれに電気的に接続された導電層（１０Ｍ）とを有することを特徴とする半導体装置が提供される。
【００１１】
かかる構成によれば，ソース領域（１１Ｎ）とドレイン領域（１２Ｎ）間に形成された第１の不純物領域（１１Ｐ）と，第２の不純物領域（１２Ｐ）に隣接して形成された第３の不純物領域（１３Ｐ）とをボディ電位固定層にすることで，同一活性領域内のボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして，静電破壊耐性を向上させることができる。
【００１２】
また，本発明の第２の観点によれば，半導体基板（４０Ｓ）と，半導体基板上に形成され，素子分離領域によって定義された第１導電型の活性化領域（４０Ｎ）およびその周囲に形成された第２導電型の第１の不純物領域（４０Ｐ）と，活性化領域内に形成されたソース領域（４１Ｎ）およびドレイン領域（４２Ｎ）と，ソース領域とドレイン領域間に形成された第２導電型の第２の不純物領域（４１Ｐ）と，ソース領域およびドレイン領域によって定義されるとともに，第２の不純物領域上に形成されたゲート電極（４０Ｇ）と，第１の不純物領域およびゲート電極を覆うように配置され，第１の不純物領域およびゲート電極それぞれに電気的に接続された導電層（４０Ｍ）とを有することを特徴とする半導体装置が提供される。
【００１３】
かかる構成によれば，第１導電型の活性化領域（４１Ｎ）の周囲に第２導電型の第１の不純物領域（４０Ｐ）を設け，この第１の不純物領域（４０Ｐ）をボディ電位固定層にすることで，同一活性領域内のボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして，静電破壊耐性を向上させることができる。また上記本発明の第１の観点よりも均一にボディ電位を印加できる。
【００１４】
また，本発明の第３の観点によれば，半導体基板（５０Ｓ）と，半導体基板上に形成され，素子分離領域によって定義された第１導電型の活性化領域（５０Ｎ）と，活性化領域内に形成されたソース領域（５１Ｎ）およびドレイン領域（５２Ｎ）と，ソース領域とドレイン領域間に形成された第２導電型の不純物領域（５２Ｐ）と，ソース領域およびドレイン領域によって定義されるとともに，不純物領域上に形成されたゲート電極（５０Ｇ）と，ゲート電極を覆うように配置され，ゲート電極および不純物領域それぞれに電気的に接続された導電層（５０Ｍ）とを有することを特徴とする半導体装置が提供される。
【００１５】
かかる構成によれば，ゲート電極（５０Ｇ）と，ゲート電極下の不純物領域（５２Ｐ）とを電気的に接続するだけで，同一活性領域内のボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして，静電破壊耐性を向上させることができる。また，上記本発明の第１，第２の観点よりも素子面積を小さくできる。
【００１６】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置の好適な実施の形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１７】
（第１の実施の形態）
図１は本発明の第１の実施の形態にかかる半導体装置１０の平面図である。図２は図１のＡ−Ａ’断面図であり，図３は図１のＢ−Ｂ’断面図である。
【００１８】
まず，半導体装置１０の構造を説明する。
図１，図２に示したように，シリコン基板１０Ｓ上にＢＯＸ膜１０Ｂを介して，フィールド膜１０Ｆにより分離された領域にＮ型拡散層（第１導電型の活性化領域）１０Ｎが形成されている。Ｎ型拡散層１０Ｎ内には，図３に示したように，ソース領域１１Ｎおよびドレイン領域１２Ｎが形成されている。図３に示した符号１１Ｍはソース電位供給メタルであり，接続孔１１Ｃを介してソース領域１１Ｎと電気的に接続されている。また，符号１２Ｍはドレインメタルであり，接続孔１２Ｃを介してドレイン領域１２Ｎと電気的に接続されている。
【００１９】
ソース領域１１Ｎとドレイン領域１２Ｎ間には，図３に示したように，高濃度のＰ型拡散層（第２導電型の第１の不純物領域）１１Ｐが形成されている。このＰ型拡散層１１Ｐを囲むように，ソース領域１１Ｎとドレイン領域１２Ｎ間に低濃度のＰ型拡散層（第２導電型の第２の不純物領域）１２Ｐが形成されている。さらに，図２に示したように，このＰ型拡散層１２Ｐに隣接して高濃度のＰ型拡散層（第２導電型の第３の不純物領域）１３Ｐが形成されている。
【００２０】
Ｐ型拡散層１２Ｐ上には，図１，図２に示したように，Ｐ型拡散層１１Ｐを露出するようにゲート電極１０Ｇが形成されている。さらに，ゲート電極１０Ｇ，Ｐ型拡散層１１ＰおよびＰ型拡散層１３Ｐを覆うようにゲート電極１０Ｇと同一方向に延在するゲート電位供給メタル（導電層）１０Ｍが形成されている。ゲート電位供給メタル１０Ｍと，ゲート電極１０Ｇとは，図２に示したように，フィールド膜１０Ｆ上において接続孔１３Ｃを介して電気的に接続されている。また，ゲート電位供給メタル１０Ｍと，Ｐ型拡散層１１ＰおよびＰ型拡散層１３Ｐとは，接続孔１４Ｃを介して電気的に接続されている。
【００２１】
上記構成から成る半導体装置１０の動作を説明する。
ドレインメタル１２Ｍから静電気サージが侵入すると，ソース−ドレイン間ブレークダウンによりボディ電位が上昇し，Ｐ型拡散層１１Ｐ，１３Ｐを介してゲート電位も上昇する。チャネル形成によるキャリアの再結合によりベース電流が大きくなり，バイボーラ動作が加速され，サージ電流をソースラインへ流す。
【００２２】
本実施の形態では，ソース領域１１Ｎとドレイン領域１２Ｎ間に形成されたＰ型拡散層１１Ｐと，Ｐ型拡散層１２Ｐに隣接して形成されたＰ型拡散層１３Ｐとをボディ電位固定層にすることで，同一活性領域内のボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして，静電破壊耐性を向上させることができる。また，本実施の形態では，従来型の素子構造に必要な数だけ高濃度のＰ型拡散層１１Ｐを設け，ゲート電極１０Ｇから露出させるようにすればよいので，従来型の半導体装置とほぼ同等の面積で素子を作り込むことができる。
【００２３】
（第２の実施の形態）
図４は本発明の第２の実施の形態にかかる半導体装置２０の平面図である。図５は図４のＡ−Ａ’断面図であり，図６は図４のＢ−Ｂ’断面図である。
【００２４】
まず，半導体装置２０の構造を説明する。
図４に示したように，シリコン基板２０Ｓ上にＢＯＸ膜２０Ｂを介して，フィールド膜２０Ｆにより分離された領域にＮ型拡散層（第１導電型の活性化領域）２０Ｎが形成されている。Ｎ型拡散層２０Ｎ内には，図６に示したように，ソース領域２１Ｎおよびドレイン領域２２Ｎが形成されている。図６に示した符号２１Ｍはソース電位供給メタルであり，接続孔２１Ｃを介してソース領域２１Ｎと電気的に接続されている。また，符号２２Ｍはドレインメタルであり，接続孔２２Ｃを介してドレイン領域２２Ｎと電気的に接続されている。
【００２５】
ソース領域２１Ｎとドレイン領域２２Ｎ間には，図６に示したように，高濃度のＰ型拡散層（第２導電型の第１の不純物領域）２１Ｐが形成されている。このＰ型拡散層２１Ｐを囲むように，低濃度のＰ型拡散層（第２導電型の第２の不純物領域）２２Ｐと，ソース領域２１Ｎとドレイン領域２２Ｎ間にフィールド膜（遮断領域）２１Ｆとが形成されている。さらに，図５に示したように，Ｐ型拡散層２２Ｐに隣接して高濃度のＰ型拡散層（第２導電型の第３の不純物領域）２３Ｐが形成されている。
【００２６】
本実施の形態では，ソース領域２１Ｎおよびドレイン領域２２ＮとＰ型拡散層２１との間にはそれぞれ，フィールド膜２１Ｆが配置されていることを特徴としている。
【００２７】
Ｐ型拡散層２２Ｐ上には，図４，図５に示したように，Ｐ型拡散層２１Ｐを露出するようにゲート電極２０Ｇが形成されている。さらに，ゲート電極２０Ｇ，Ｐ型拡散層２１ＰおよびＰ型拡散層２３Ｐを覆うようにゲート電極２０Ｇと同一方向に延在するゲート電位供給メタル（導電層）２０Ｍが形成されている。ゲート電位供給メタル２０Ｍと，ゲート電極２０Ｇとは，図５に示したように，フィールド膜２０Ｆ上において接続孔２３Ｃを介して電気的に接続されている。また，ゲート電位供給メタル２０Ｍと，Ｐ型拡散層２１ＰおよびＰ型拡散層２３Ｐとは，接続孔２４Ｃを介して電気的に接続されている。
【００２８】
上記構成から成る半導体装置２０の動作を説明する。
ドレインメタル２２Ｍから静電気サ−ジが侵入すると，ソース−ドレイン間ブレークダウンによりボディ電位が上昇し，Ｐ型拡散層２１Ｐ，２３Ｐを介してゲート電位も上昇する。チャネル形成によるキャリアの再結合によりベース電流が大きくなり，バイポーラ動作が加速され，サージ電流をソースラインへ流す。
【００２９】
本実施の形態では，ソース領域２１Ｎとドレイン領域２２Ｎ間にフィールド膜２１Ｆで分離して形成されたＰ型拡散層２１Ｐと，Ｐ型拡散層２２Ｐに隣接して形成されたＰ型拡散層２３Ｐとをボディ電位固定層にすることで，同一活性領域内のボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして，静電破壊耐性を向上させることができる。また，本実施の形態では，寄生ダイオードが形成される第１の実施の形態と比較して，ダイオード電流成分をなくすことができる。また，第１の実施の形態と同等の面積で素子を作り込むことができる。
【００３０】
（第３の実施の形態）
図７は本発明の第３の実施の形態にかかる半導体装置３０の平面図である。図８は図７のＡ−Ａ’断面図であり，図９は図７のＢ−Ｂ’断面図である。
【００３１】
まず，半導体装置３０の構造を説明する。
図７，図８に示したように，シリコン基板３０Ｓ上にＢＯＸ膜３０Ｂを介して，フィールド膜３０Ｆにより分離された領域にＮ型拡散層（第１導電型の活性化領域）３０Ｎが形成されている。Ｎ型拡散層３０Ｎ内には，ソース領域３１Ｎ，３３Ｎおよびドレイン領域３２Ｎ，３４Ｎが形成されている。図９に示した符号３１Ｍはソース電位供給メタルであり，接続孔３１Ｃを介してソース領域３１Ｎ，３３Ｎと電気的に接続されている。また，符号３２Ｍはドレインメタルであり，接続孔３２Ｃを介してドレイン領域３２Ｎ，３４Ｎと電気的に接続されている。
【００３２】
本実施の形態では，図７，図９に示したように，フィールド膜３０Ｆが，Ｎ型拡散領域層３０Ｎのソース領域３１Ｎ，３３Ｎおよびドレイン領域３２Ｎ，３４Ｎに対向する側面まで延在していることを特徴としている。
【００３３】
ソース領域３１Ｎ，３３Ｎおよびドレイン領域３２Ｎ，３４Ｎに対向する側面まで延在したフィールド膜３０Ｆの間には，図９に示したように，高濃度のＰ型拡散層（第２導電型の第１の不純物領域）３１Ｐが形成されている。そして，図８に示したように，Ｐ型拡散層３１Ｐを囲むように，低濃度のＰ型拡散層（第２導電型の第２の不純物領域）３２Ｐが形成されている。さらに，このＰ型拡散層１２Ｐに隣接して高濃度のＰ型拡散層（第２導電型の第３の不純物領域）３３Ｐが形成されている。
【００３４】
Ｐ型拡散層３２Ｐ上には，図７，図８に示したように，Ｐ型拡散層３１Ｐを露出するようにゲート電極３０Ｇが形成されている。さらに，ゲート電極３０Ｇ，Ｐ型拡散層３１ＰおよびＰ型拡散層３３Ｐを覆うようにゲート電極３０Ｇと同一方向に延在するゲート電位供給メタル（導電層）３０Ｍが形成されている。ゲート電位供給メタル３０Ｍと，ゲート電極３０Ｇとは，図８に示したように，フィールド膜３０Ｆ上において接続孔３３Ｃを介して電気的に接続されている。また，ゲート電位供給メタル３０Ｍと，Ｐ型拡散層３１ＰおよびＰ型拡散層３３Ｐとは，接続孔３４Ｃを介して電気的に接続されている。
【００３５】
上記構成から成る半導体装置３０の動作を説明する。
ドレインメタル３２Ｍから静電気サージが侵入すると，ソース−ドレイン間ブレークダウンによりボディ電位が上昇し，Ｐ型拡散層３１Ｐ，３３Ｐを介してゲート電位も上昇する。チャネル形成によるキャリアの再結合によりベース電流が大きくなり，バイポーラ動作が加速され，サージ電流をソースラインへ流す。
【００３６】
本実施の形態では，フィールド膜３０Ｆの間に形成されたＰ型拡散層３１Ｐと，Ｐ型拡散層３２Ｐに隣接して形成されたＰ型拡散層３３Ｐとをボディ電位固定層にすることで，同一活性領域内のボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして，静電破壊耐性を向上させることができる。また本実施の形態では，第２の実施の形態よりも寄生容量を小さくすることができる。
【００３７】
（第４の実施の形態）
図１０は本発明の第４の実施の形態にかかる半導体装置４０の平面図である。図１１は図１０のＡ−Ａ’断面図であり，図１２は図１０のＢ−Ｂ’断面図である。
【００３８】
まず，半導体装置４０の構造を説明する。
図１０，図１１に示したように，シリコン基板４０Ｓ上にＢＯＸ膜４０Ｂを介して，フィールド膜４０Ｆにより分離された領域にＮ型拡散層（第１導電型の活性化領域）４０Ｎおよびその周囲に高濃度のＰ型拡散層（第２導電型の第１の不純物領域）４０Ｐが形成されている。Ｎ型拡散層４０Ｎ内には，図１２に示したように，ソース領域４１Ｎ，４３Ｎおよびドレイン領域４２Ｎ，４４Ｎが形成されている。図１２に示した符号４１Ｍはソース電位供給メタルであり，図１２に示したように，接続孔４１Ｃを介してソース領域４１Ｎ，４３Ｎと電気的に接続されている。また，符号４２Ｍはドレインメタルであり，図１２に示したように，接続孔４２Ｃを介してドレイン領域４２Ｎ，４４Ｎと電気的に接続されている。
【００３９】
ソース領域４１Ｎとドレイン領域４２Ｎ間には，図１２に示したように，低濃度のＰ型拡散層（第２導電型の第２の不純物領域）４１Ｐが形成されている。同様に，ソース領域４３Ｎとドレイン領域４４Ｎ間，ソース領域４１Ｎとソース領域４３Ｎ間，ドレイン領域４２Ｎとドレイン領域４４Ｎ間にもＰ型拡散層４１Ｐが形成されている。さらに，ソース領域４１Ｎ，４３Ｎ，ドレイン領域４２Ｎ，４４Ｎを囲むように，Ｐ型拡散層４１Ｐが形成されている。
【００４０】
Ｐ型拡散層４１Ｐ上には，図１０，図１１に示したように，ゲート電極４０Ｇが形成されている。さらに，ゲート電極４０Ｇ，Ｐ型拡散層４０Ｐを覆うようにゲート電位供給メタル（導電層）４０Ｍが形成されている。ゲート電位供給メタル４０Ｍと，ゲート電極４０Ｇとは，図１１に示したように，フィールド膜４０Ｆ上において接続孔４３Ｃを介して電気的に接続されている。また，ゲート電位供給メタル４０Ｍと，Ｐ型拡散層４０Ｐとは，接続孔４４Ｃを介して電気的に接続されている。
【００４１】
上記構成から成る半導体装置４０の動作を説明する。
ドレインメタル４２Ｍから静電気サージが侵入すると，ソース−ドレイン間ブレークダウンによりボディ電位が上昇し，Ｐ型拡散層４０Ｐを介してゲート電位も上昇する。チャネル形成によるキャリアの再結合によりベース電流が大きくなり，バイボーラ動作が加速され，サージ電流をソースラインへ流す。
【００４２】
本実施の形態では，Ｎ型拡散層４０Ｎの周囲にＰ型拡散層４０Ｐを設け，このＰ型拡散層４０Ｐをボディ電位固定層にすることで，同一活性領域内のボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして，静電破壊耐性を向上させることができる。また本実施の形態では，第１〜第３の実施の形態よりも均一にボディ電位を印加できる。
【００４３】
（第５の実施の形態）
図１３は本発明の第５の実施の形態にかかる半導体装置５０の平面図である。図１４は図１３のＡ−Ａ’断面図であり，図１５は図１３のＢ−Ｂ’断面図である。
【００４４】
まず，半導体装置５０の構造を説明する。
図１３，図１４に示したように，シリコン基板５０Ｓ上にＢＯＸ膜５０Ｂを介して，フィールド膜５０Ｆにより分離された領域にＮ型拡散層（第１導電型の活性化領域）５０Ｎが形成されている。Ｎ型拡散層５０Ｎ内には，図１５に示したように，ソース領域５１Ｎおよびドレイン領域５２Ｎが形成されている。図１５に示した符号５１Ｍはソース電位供給メタルであり，接続孔５１Ｃを介してソース領域５１Ｎと電気的に接続されている。また，符号５２Ｍはドレインメタルであり，接続孔５２Ｃを介してドレイン領域５２Ｎと電気的に接続されている。
【００４５】
ソース領域５１Ｎとドレイン領域５２Ｎ間には，図１５に示したように，低濃度のＰ型拡散層（第２導電型の不純物領域）５２Ｐが形成されている。
【００４６】
Ｐ型拡散層５２Ｐ上には，図１３，図１５に示したように，ゲート電極５０Ｇが形成されている。さらに，ゲート電極５０Ｇを覆うように，ゲート電極５０Ｇと同一方向に延在するゲート電位供給メタル（導電層）５０Ｍが形成されている。ゲート電位供給メタル５０Ｍとゲート電極５０Ｇとは接続孔５３Ｃを介して電気的に接続され，ゲート電位供給メタル５０ＭとＰ型拡散層５２Ｐとは，ゲート電極５０Ｇを貫通するゲート−ボディ接続孔５４Ｃを介して電気的に接続されている。図１４ではゲート−ボディ接続孔５４Ｃを５つ有する場合の構成を示しているが，ゲート−ボディ接続孔５４Ｃの数はこれに限定されず任意である。
【００４７】
上記構成から成る半導体装置５０の動作を説明する。
ドレインメタル５２Ｍから静電気サージが侵入すると，ソース−ドレイン間ブレークダウンによりボディ電位が上昇し，ゲート−ボディ接続孔５４Ｃを介してゲート電位も上昇する。チャネル形成によるキャリアの再結合によりベース電流が大きくなり，バイボーラ動作が加速され，サージ電流をソースラインへ流す。
【００４８】
本実施の形態では，ゲート電極５０Ｇ下にゲート−ボディ接続孔５４Ｃを設置するだけで，同一活性領域内のボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして，静電破壊耐性を向上させることができる。また本実施の形態では，第１〜第４の実施の形態よりも均一にボディ電位を印加できる。また，素子面積も小さくできる。
【００４９】
以上，添付図面を参照しながら本発明にかかる半導体装置の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５０】
例えば，上記実施の形態ではＳＯＩプロセスで製造される半導体装置について説明したが，本発明はこれに限定されず，バルク（Ｂｕｌｋ）プロセスで製造される半導体装置にも適用可能である。
【００５１】
また，ゲート電極素材としては，ポリシリコン，ポリサイド，シリサイドのいずれをも採用することができる。
【００５２】
【発明の効果】
以上説明したように，本発明によれば，同一活性領域内のトランジスタのボディ領域に均一にゲート電位を印加し，静電気サージに対する応答性を等しくして静電破壊耐性を向上させることができる。また，従来型のトランジスタ素子と同等の面積で素子を作り込むことができる。また，上記実施の形態で示した応用例の如く，ダイオード電流成分をなくすことや，寄生容量を小さくすることや，均一にボディで電位を印加すること，あるいは，素子面積を小さくすることも同時に実現可能である。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体装置の平面図である。
【図２】図１の半導体装置のＡ−Ａ’断面図である。
【図３】図１の半導体装置のＢ−Ｂ’断面図である。
【図４】第２の実施の形態にかかる半導体装置の平面図を示す説明図である。
【図５】図４の半導体装置のＡ−Ａ’断面図である。
【図６】図４の半導体装置のＢ−Ｂ’断面図である。
【図７】第３の実施の形態にかかる半導体装置の平面図である。
【図８】図７の半導体装置のＡ−Ａ’断面図である。
【図９】図７の半導体装置のＢ−Ｂ’断面図である。
【図１０】第４の実施の形態にかかる半導体装置の平面図である。
【図１１】図１０の半導体装置のＡ−Ａ’断面図である。
【図１２】図１０の半導体装置のＢ−Ｂ’断面図である。
【図１３】第５の実施の形態にかかる半導体装置の平面図である。
【図１４】図１３の半導体装置のＡ−Ａ’断面図である。
【図１５】図１３の半導体装置のＢ−Ｂ’断面図である。
【図１６】従来のボディコンタクト型のＮＭＯＳトランジスタの平面図である。
【図１７】従来のＤＴＭＯＳ（ＮＭＯＳトランジスタの場合）の平面図である。
【符号の説明】
１０  半導体装置
１０Ｂ  ＢＯＸ膜（埋め込み酸化膜）
１０Ｃ  活性領域上接続孔
１０Ｆ  フィールド膜
１０Ｇ  ゲート電極
１０Ｍ  ゲート電位供給メタル
１０Ｎ  Ｎ型拡散層（第１導電型の活性化領域）
１０Ｐ  Ｐ型拡散層（第２の高濃度第２導電型の活性領域）
１０Ｓ  シリコン基板
１１Ｃ  ゲート上接続孔
１１Ｍ  ソース電位供給メタル
１１Ｐ  Ｐ型拡散層（第１の高濃度第２導電型の活性領域）
１２Ｍ  ドレインメタル
１２Ｐ  低濃度のＰ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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