(57)【要約】入力分離回路により単線回路の信号を入力して２つの信号に分離して、サイズの異なるＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタを相補的に接続した少なくとも一組のロジックゲートを備えた２線式伝送回路に並列的に入力する。２線式伝送回路はロジックゲートの一方から立上がり遷移時間を高速化した第１信号を出力すると共に、ロジックゲートの他方から立下がり遷移時間を高速化した第２信号を出力する。出力変換回路は２線式伝送回路から出力された第１信号と第２信号を並列に入力して単線式回路の信号に変換する。
2004054106.tif 000002
【特許請求の範囲】
【請求項１】
単線式回路の信号を入力して２つの信号に分離する入力分離回路と、
サイズの異なるＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタを相補的に接続した少なくとも一組のロジックゲートを備え、前記ロジックゲートの一方から立上がり遷移時間を高速化した第１信号を出力すると共に、前記ロジックゲートの他方から立下がり遷移時間を高速化した第２信号を出力する２線式伝送回路と、
前記２線式伝送回路から出力される第１信号と第２信号を並列に入力して単線式回路の信号に変換する出力変換回路と、
を備えたことを特徴とする高速伝送回路。
【請求項２】
請求の範囲１の高速伝送回路に於いて、前記２線式伝送回路は、
サイズの大きなＰチャネルＣＭＯＳトランジスタとサイズの小さなＮチャネルＣＭＯＳトランジスタを少なくとも一組備え、入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ロジックゲートと、
サイズの小さなＰチャネルＣＭＯＳトランジスタとサイズの大きなＮチャネルＣＭＯＳトランジスタを少なくとも一組備え、入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ロジックゲートと、
を備えたことを特徴とする高速伝送回路。
【請求項３】
請求の範囲２の高速伝送回路に於いて、ＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタは、大きい方のサイズを１とした場合、小さい方のサイズは１未満のサイズ比をもつことを特徴とする高速伝送回路。
【請求項４】
請求の範囲２の高速伝送回路に於いて、ＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタは、大きい方のサイズを１とした場合、小さい方のサイズは０．３乃至０．５のサイズ比をもつことを特徴とする高速伝送回路。
【請求項５】
請求の範囲２の高速伝送回路に於いて、前記２線式伝送回路は、
サイズの大きなＰチャネルＣＭＯＳトランジスタとサイズの小さなＮチャネルＣＭＯＳトランジスタを相補的に接続し、入力信号の立下がりに対する出力信号の立上がり遷移時間を高速化した第１インバータと、
サイズの小さなＰチャネルＣＭＯＳトランジスタとサイズの大きなＮチャネルＣＭＯＳトランジスタを相補的に接続し、入力信号の立上がりに対する出力信号の立下がり遷移時間を高速化した第２インバータと、
を備えた２線式インバータであることを特徴とする高速伝送回路。
【請求項６】
請求の範囲５の高速伝送回路に於いて、前記２線式インバータを相補的に多段接続したことを特徴とする高速伝送回路。
【請求項７】
請求の範囲６の高速伝送回路に於いて、前記２線式インバータの相補的な多段接続は、前段の第１インバータの出力を次段の第２インバータの入力に接続すると共に、前段の第２インバータの出力を次段の第１インバータの入力に接続することを特徴とする高速伝送回路。
【請求項８】
請求の範囲２の高速伝送回路に於いて、前記２線式伝送回路は、
複数の入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ＡＮＤゲートと、
複数の入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ＡＮＤゲートと、
を備えた２線式ＡＮＤゲートであることを特徴とする高速伝送回路。
【請求項９】
請求の範囲２の高速伝送回路に於いて、前記２線式伝送回路は、
複数の入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ＮＡＮＤゲートと、
複数の入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ＮＡＮＤゲートと、
を備えた２線式ＮＡＮＤゲートであることを特徴とする高速伝送回路。
【請求項１０】
請求の範囲２の高速伝送回路に於いて、前記２線式伝送回路は、
複数の入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ＯＲゲートと、
複数の入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ＯＲゲートと、
を備えた２線式ＯＲゲートであることを特徴とする高速伝送回路。
【請求項１１】
請求の範囲２の高速伝送回路に於いて、前記２線式伝送回路は、
複数の入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ＮＯＲゲートと、
複数の入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ＮＯＲゲートと、
を備えた２線式ＮＯＲゲートであることを特徴とする高速伝送回路。
【請求項１２】
請求の範囲２の高速伝送回路に於いて、前記出力変換回路は、前記第１ロジックゲートの遷移時間を高速化した立上がり出力信号のエッジと前記第２ロジックゲートの遷移時間を高速化した立下がり出力信号のエッジとを各々取り出して単線式信号に変換することを特徴とする高速伝送回路。
【請求項１３】
請求の範囲１２の高速伝送回路に於いて、前記出力変換回路は、
前記第１ロジックゲートの立上がり遷移時間を高速化した出力信号の立上がりエッジを通過させて単線出力端子に供給する第１トランスファゲートと、
前記第２ロジックゲートの立下がり遷移時間を高速化した出力信号の立下がりエッジを通過させて前記単線出力端子に供給する第２トランスファゲートと、
前記第１及び第２ロジックゲートの出力信号が共に０の状態で前記第１トランスファゲートを開放状態にすると共に該開放状態をラッチし、次に前記第１ロジックゲートの出力信号の１への立上りエッジを前記開放状態にあるトランスファゲートから前記単線出力端子に供給し、然る後に前記第１トランスファゲートを閉鎖し、交代に前記第２トランスファゲートを開放することによって後続の前記第２ロジックゲートの出力信号によるレベル１の信号を単線出力端子に供給し、更に前記第１及び第２ロジックゲートの出力信号が共に１の状態で前記第２トランスファゲートを開放状態にすると共に該開放状態をラッチし、次に前記第２ロジックゲートの出力信号の０への立下りエッジを前記開放状態にある前記第２トランスファゲートから前記単線出力端子に供給し、然る後に前記第２トランスファゲートを閉鎖し、交代に前記第１トランスファゲートを開放することによって後続の前記第１ロジックゲートの出力信号によるレベル０の信号を単線出力端子に供給することを繰り返す制御回路と、
を備えたことを特徴とする高速伝送回路。
【請求項１４】
サイズの異なるＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタを相補的に接続した少なくとも一組のロジックゲートを備え、前記ロジックゲートの一方から立上がり遷移時間を高速化した第１信号を出力すると共に、前記ロジックゲートの他方から立下がり遷移時間を高速化した第２信号を出力することを特徴とする高速伝送回路。
【請求項１５】
請求の範囲１４の２線式伝送回路に於いて、前記一組のロジックゲートは、
サイズの大きなＰチャネルＣＭＯＳトランジスタとサイズの小さなＮチャネルＣＭＯＳトランジスタを少なくとも一組備え、入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ロジックゲートと、
サイズの小さなＰチャネルＣＭＯＳトランジスタとサイズの大きなＮチャネルＣＭＯＳトランジスタを少なくとも一組備え、入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ロジックゲートと、
を備えたことを特徴とする高速伝送回路。
【請求項１６】
請求の範囲１５の高速伝送回路に於いて、ＰチャネルＣＭＯＳトランジスタは、大きい方のサイズを１とした場合、小さい方のサイズは１未満のサイズ比をもち、ＮチャネルＣＭＯＳトランジスタは、大きい方のサイズを１とした場合、小さい方のサイズは１未満のサイズ比をもつことを特徴とする高速伝送回路。
【請求項１７】
請求の範囲１５の高速伝送回路に於いて、ＰチャネルＣＭＯＳトランジスタは、大きい方のサイズを１とした場合、小さい方のサイズは０．３乃至０．５のサイズ比をもち、ＮチャネルＣＭＯＳトランジスタは、大きい方のサイズを１とした場合、小さい方のサイズは０．３乃至０．５のサイズ比をもつことを特徴とする高速伝送回路。
【請求項１８】
請求の範囲１５の高速伝送回路に於いて、前記一組のロジックゲートは、
サイズの大きなＰチャネルＣＭＯＳトランジスタとサイズの小さなＮチャネルＣＭＯＳトランジスタを相補的に接続し、入力信号の立下がりに対する出力信号の立上がり遷移時間を高速化した第１インバータと、
サイズの小さなＰチャネルＣＭＯＳトランジスタとサイズの大きなＮチャネルＣＭＯＳトランジスタを相補的に接続し、入力信号の立上がりに対する出力信号の立下がり遷移時間を高速化した第２インバータと、
を備えた２線式インバータであることを特徴とする高速伝送回路。
【請求項１９】
請求の範囲１８の高速伝送回路に於いて、前記２線式インバータを相補的に多段接続したことを特徴とする高速伝送回路。
【請求項２０】
請求の範囲１９の高速伝送回路に於いて、前記２線式インバータの相補的な多段接続は、前段の第１インバータの出力を次段の第２インバータの入力に接続すると共に、前段の第２インバータの出力を次段の第２インバータの入力に接続することを特徴とする高速伝送回路。
【請求項２１】
請求の範囲１５の高速伝送回路に於いて、前記一組のロジックゲートは、
複数の入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ＮＡＮＤゲートと、
複数の入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ＮＡＮＤゲートと、
を備えた２線式ＮＡＮＤゲートであることを特徴とする高速伝送回路。
【請求項２２】
請求の範囲１５の高速伝送回路に於いて、前記一組のロジックゲートは、
複数の入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ＮＯＲゲートと、
複数の入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ＮＯＲゲートと、
を備えた２線式ＮＯＲゲートであることを特徴とする高速伝送回路。
【請求項２３】
請求の範囲１５の高速伝送回路に於いて、更に、前記２線式伝送回路から出力される第１信号と第２信号を並列に入力して単線回路の信号に変換する出力変換回路を設けたことを特徴とする高速伝送回路。
【請求項２４】
請求の範囲２３の高速伝送回路に於いて、前記出力変換回路は、前記第１ロジックゲートの立上がり遷移時間を高速化したり出力信号の立上がりエッジと前記第２ロジックゲートの立下がり遷移時間を高速化した出力信号の立下がりエッジとを各々取り出して単線式回路の出力信号に変換することを特徴とする高速高速伝送回路。
【請求項２５】
請求の範囲２３の高速伝送回路に於いて、前記出力変換回路は、
前記第１ロジックゲートの立上がり遷移時間を高速化した出力信号の立上がりエッジを通過させて単線出力端子に供給する第１トランスファゲートと、
前記第２ロジックゲートの立下がり遷移時間を高速化した出力信号の立下がりエッジを通過させて前記単線出力端子に供給する第２トランスファゲートと、
前記第１及び第２ロジックゲートの出力信号が共に０の状態で前記第１トランスファゲートを開放状態にすると共に該開放状態をラッチし、次に前記第１ロジックゲートの出力信号の１への立上がりエッジを前記開放状態にあるトランスファゲートから前記単線出力端子に供給し、更に前記第１及び第２ロジックゲートの出力信号が共に１の状態で前記第２トランスファゲートを開放状態にすると共に該開放状態をラッチし、次に前記第２ロジックゲートの出力信号の０への立下がりエッジを前記開放状態にある前記第２トランスファゲートから前記単線出力端子に供給することを繰り返す制御回路と、
を備えたことを特徴とする高速伝送回路。
【発明の詳細な説明】
【技術分野】  本発明は、半導体上に集積されたＣＭＯＳトランジスタを用いた高速伝送回路に関し、特にゲート回路の２線化によりＣＭＯＳトランジスタの寄生容量を低減して高速化するための高速伝送回路に関する。
【背景技術】  半導体集積回路に使用される一般のＣＭＯＳゲート回路では、前段ゲートの出力電圧信号が立上がり遷移すると、配線が持つ容量と後段ゲートの入力容量を充電することによって、後段ゲートの出力電圧信号を立下げている。また前段ゲートの出力電圧信号が立下がり遷移すると、配線が持つ容量と後段ゲートの入力容量を放電することによって、後段ゲートの出力電圧信号を立ち上げている。
図１は従来のＣＭＯＳトランジスタを用いたインバータである。このインバータはＰチャネルＣＭＯＳトランジスタ２００とＮチャネルＣＭＯＳトランジスタ２０２を相補的に接続しており、例えば前段のインバータ２０４の出力が０に立下がり遷移するとＰチャネルＣＭＯＳトランジスタ２００がオン、ＮチャネルＣＭＯＳトランジスタ２０２がオフに遷移し、出力が１に遷移する。また前段のインバータ２０４の出力が１に立上がり遷移すると逆にＰチャネルＣＭＯＳトランジスタ２００がオフ、ＮチャネルＣＭＯＳトランジスタ２０２がオンに遷移し、出力が０に遷移する。
このような従来のインバータにあっては、立上がり遷移および立下がり遷移の両方に対して出力の立下がり遷移および立上がり遷移を高速にするため、ＰチャネルＣＭＯＳトランジスタ２００とＮチャネルＣＭＯＳトランジスタ２０２の両方のトランジスタサイズを大きくしている。
ここで、図２のように、ＰチャネルＣＭＯＳトランジスタ２００がオン、ＮチャネルＣＭＯＳトランジスタ２０２がオフにするタイミングに着目した場合、オンする側のＰチャネルＣＭＯＳトランジスタ２００を通過する電圧波形は高速に遷移することが要求されるので、そのトランジスタサイズは必要に応じた大きさに設計する。これに対しオフする側のＮチャネルＣＭＯＳトランジスタ２０２は、この時点ではサイズが小さい方がオフしやすい。
しかしながら、従来回路では、次に続く逆相入力遷移でＰチャネルＣＭＯＳトランジスタ２００がオフ、ＮチャネルＣＭＯＳトランジスタ２０２がオンするときにも、高速に遷移することが要求されるので、結果的に出力の立上がり時と立下がり時ともに高速遷移が可能となるよう、通常はＰ／Ｎ＝２程度のトランジスタサイズで設計されることになる。このため従来のＣＭＯＳ回路では、オフする側のトランジスタはもっと小さなサイズでも良いにもかかわらず、次にオンする側となるためにサイズは小さくできず、サイズが大きい分、無駄な容量が潜んでおり、これが通過ディレイを大きくして高速化を妨げている。ここで、ゲートの通過ディレイＴｐｄは本質的に次式で表される。
2004054106.tif 000003
但し、Ｃは容量、Ｖは電圧、Ｉはトランジスタのオン電流
この関係式からゲートの通過ディレイＴｐｄは容量Ｃもしくは電圧Ｖを小さくするか、オン電流Ｉを大きくすることによって削減できる。ここで容量ＣはＣＭＯＳトランジスタ自体が持つゲート容量や接合容量等の寄生容量や配線などの負荷容量を意味し、トランジスタサイズが大きいほどトランジスタ自体が持つ寄生容量が増加し、これが高速伝送を妨げる要因となっている。
【発明の開示】
本発明は、トランジスタサイズを小さくすることにより無駄な容量を削減して回路動作を高速化する高速伝送回路を提供することを目的とする。
本発明の高速伝送回路は、単線式回路の信号を入力して２つの信号に分離する入力分離回路と、サイズの異なるＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタを相補的に接続した少なくとも一組のロジックゲートを備え、ロジックゲートの一方から立上がり遷移時間を高速化した第１信号を出力すると共に、ロジックゲートの他方から立下がり遷移時間を高速化した第２信号を出力する２線式伝送回路と、２線式伝送回路から出力される第１信号と第２信号を並列に入力して単線式回路の信号に変換する出力変換回路とを備えたことを特徴とする。
このように本発明は、ＰチャネルＣＭＯＳトランジスタ又はＮチャネルＣＭＯＳトランジスタのどちらかのトランジスタサイズを小さくしたロジックゲートにすることによって、ゲート入力部に寄生するトランジスタの負荷ゲート容量およびゲート出力部に寄生するトランジスタの接合容量を低減できる。この場合、ロジックゲートとしては単線当たりの負荷駆動能力は変わらないままゲート全体の容量は小さくなるので、大きいほうのサイズ側のＣＭＯＳトランジスタがオンしたときの出力電圧波形は高速に遷移する。また多段接続したときには次段の負荷容量が従来ＣＭＯＳ回路より軽減されることになり、高速伝送が可能になる。
ここで２線式伝送回路は、サイズの大きなＰチャネルＣＭＯＳトランジスタとサイズの小さなＮチャネルＣＭＯＳトランジスタを少なくとも一組備え、入力信号の変化に対する出力信号（出力電圧波形）の立上がり遷移時間を高速化した第１ロジックゲートと、サイズの小さなＰチャネルＣＭＯＳトランジスタとサイズの大きなＮチャネルＣＭＯＳトランジスタを少なくとも一組備え、入力信号の変化に対する出力信号（出力電圧波形）の立下がり遷移時間を高速化した第２ロジックゲートとを備える。ＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタは、大きい方のサイズを１とした場合、小さい方のサイズは１未満のサイズ比をもつ。より具体的には、ＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタは、大きい方のサイズを１とした場合、小さい方のサイズは例えば０．３乃至０．５のサイズ比をもつ。
２線式伝送回路は、例えば２線式インバータであり、サイズの大きなＰチャネルＣＭＯＳトランジスタとサイズの小さなＮチャネルＣＭＯＳトランジスタを相補的に接続し、入力信号の立下がりに対する出力信号の立上がり遷移時間を高速化した第１インバータと、サイズの小さなＰチャネルＣＭＯＳトランジスタとサイズの大きなＮチャネルＣＭＯＳトランジスタを相補的に接続し、入力信号の立上がりに対する出力信号の立下がり遷移時間を高速化した第２インバータとを備える。この２線式インバータは相補的に多段接続される。即ち、２線式インバータの相補的な多段接続は、前段の第１インバータの出力を次段の第２インバータの入力に接続すると共に、前段の第２インバータの出力を次段の第２インバータの入力に接続する。
２線式伝送回路は、２線式ＮＡＮＤゲートであり、複数の入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ＮＡＮＤゲートと、複数の入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ＮＡＮＤゲートとを備える。
２線式伝送回路は、２線式ＮＯＲゲートであり、複数の入力信号の変化に対する出力信号の立上がり遷移時間を高速化した第１ＮＯＲゲートと、複数の入力信号の変化に対する出力信号の立下がり遷移時間を高速化した第２ＮＯＲゲートとを備える。
出力変換回路は、第１ロジックゲートの立上がり遷移時間を高速化した出力信号の立上がりエッジと第２ロジックゲートの立下がり遷移時間を高速化した出力信号の立下がりエッジとを各々取り出して単線式回路の出力信号に変換する。本発明による２線式伝送回路の出力端子どうしを単純に短絡してしまうと、立上がりまたは立下がりの低速側のエッジを取り出してしまうことがあるため、それを防ぎ、確実に高速エッジだけを取出し、単線式回路、即ち従来のＣＭＯＳ回路と接続する。
このための出力変換回路は、例えば、第１ロジックゲートの立上がり遷移時間を高速化した出力信号の立上がりエッジを通過させて単線出力端子に供給する第１トランスファゲートと、第２ロジックゲートの立下がり遷移時間を高速化した出力信号の立下がりエッジを通過させて単線出力端子に供給する第２トランスファゲートと、第１及び第２ロジックゲートの出力信号が共に０の状態で第１トランスファゲートを開放状態にすると共にその開放状態をラッチし、次に第１ロジックゲートの出力信号の１への立上りエッジを開放状態にあるトランスファゲートから単線出力端子に供給し、然る後に第１トランスファゲートを閉鎖し、交代に第２トランスファゲートを開放することによって後続の第２ロジックゲートの出力信号によるレベル１の信号を単線出力端子に供給し、更に第１及び第２ロジックゲートの出力信号が共に１の状態で第２トランスファゲートを開放状態にすると共にその開放状態をラッチし、次に第２ロジックゲートの出力信号の０への立下りエッジを開放状態にある第２トランスファゲートから単線出力端子に供給し、然る後に第２トランスファゲートを閉鎖し、交代に第１トランスファゲートを開放することによって後続の第１ロジックゲートの出力信号によるレベル０の信号を単線出力端子に供給することを繰り返す制御回路とを備える。
また本発明は、２線式伝送回路を提供する。この２線式伝送回路のサイズの異なるＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタを相補的に接続した少なくとも一組のロジックゲートを備え、ロジックゲートの一方から立上がり遷移時間を高速化した第１信号を出力すると共に、ロジックゲートの他方から立下がり遷移時間を高速化した第２信号を出力することを特徴とする。この２線式伝送回路の詳細は、高速伝送回路の場合と同じになる。
【図面の簡単な説明】図１は従来ＣＭＯＳインバータのスイッチング動作の説明図；
図２は出力立上がり遷移を高速化したＣＭＯＳインバータのスイッチング動作の説明図；
図３はインバータチェーンを備えた本発明の高速伝送回路の回路図；
図４は図３のインバータチェーンを取出した回路図；
図５は図３の出力変換回路を取出した回路図；
図６は高速に遷移する立上がりエッジを取り出す出力変換回路の動作回路図；
図７は高速に遷移する立下がりエッジを取り出す出力変換回路の動作回路図；
図８は図３の各部の電圧信号波形のタイムチャート；
図９は図８の各部の電圧信号波形を重ねて表したタイムチャート；
図１０は本発明による通過ディレイを従来回路と対比したシミュレーション結果の説明図；
図１１は図１０に基づきファンアウト数を１に固定した場合の本発明における配線長に対する通過ディレイの関係を従来回路と対比して表したグラフ図；
図１２は図１０に基づき配線長を１００グリッドに固定した場合の本発明におけるファンアウト数に対する通過ディレイの関係を従来回路と対比して表したグラフ図；
図１３はインバータゲートへの適用例の回路図；
図１４はＮＡＮＤゲートへの適用例の回路図；
図１５はＮＯＲゲートへの適用例の回路図；
図１６はＡＮＤ、ＯＲ及びインバータを備えた複合ゲートへの適用例の回路図；
図１７はＯＲ、ＡＮＤ及びインバータを備えた複合ゲートへの適用例の回路図＋
図１８は一般的なＣＭＯＳ回路への適用例の回路図；
【発明を実施するための最良の形態】  図３は、本発明による高速伝送回路の実施形態を示した回路図である。図３において、本発明の高速伝送回路は、単線式インバータ１０、入力分離回路１２、２線式インバータ１４，１６、出力変換回路１８及び単線式インバータ２０で構成されている。このうち、入力側に設けた単線式インバータ１０と出力側に設けた単線式インバータ２０は、従来のＣＭＯＳ回路を用いたインバータであり、その間に本発明による高速伝送回路が設けられている。入力側の単線式インバータ１０は入力端子２２と出力端子２８を持ち、その間にＰチャネルＣＭＯＳ電界効果トランジスタ２４とＮチャネルＣＭＯＳ電界効果トランジスタ２６を相補的に接続しており、この２つのトランジスタのサイズはＰ／Ｎ＝２程度である。尚、以下の実施形態にあってはＰチャネルＣＭＯＳ電界効果トランジスタ（ＰチャネルＭＯＳＦＥＴ）をＰトランジスタと略称し、またＮチャネルＣＭＯＳ電界効果トランジスタ（ＮチャネルＭＯＳＦＥＴ）をＮトランジスタと略称する。
入力分離回路１２は単線式インバータ１０の出力を端子２８により入力接続し、端子３０，３２への２つの信号に分離する。２線式インバータ１４は第１ロジックゲート１４−１と第２ロジックゲート１４−２を備える。第１ロジックゲート１４−１は、従来と同じサイズのＰトランジスタ３４と従来より小さいサイズのＮトランジスタ３６を相補的に接続してインバータを構成している。一方、第２ロジックゲート１４−２は従来よりサイズの小さなＰトランジスタ３８と従来サイズと同じＮトランジスタ４０を相補的に接続してインバータを構成している。ここで第１ロジックゲート１４−１に着目すると、入力端子３０の１から０への立下がり変化に対し、Ｐトランジスタ３４がオンすると共にＮトランジスタ３６がオフし、これによって出力端子４２の信号状態が０から１に立上がる。この時、入力の０への立下がりでオンするＰトランジスタ３４はそのサイズが大きいことから十分な電流が流れ、一方、入力の０への立下がりでオフするＮトランジスタ３６はサイズが小さいことからゲート容量が小さいので高速にオフすることができる。即ち第１ロジックゲート１４−１は入力信号が１から０に立下ったときの出力信号、より具体的に出力電圧波形信号の立上がり遷移時間が高速化されている。
ここで単線式インバータ１０，２０における従来型のＣＭＯＳインバータにおけるトランジスタサイズは通常Ｐ／Ｎ＝２程度になるサイズが使用されるが、サイズ比においてＰトランジスタ、Ｎトランジスタのそれぞれを１とした時、２線式インバータ１４の第１ロジックゲート１４−１に設けているＰトランジスタ３４は従来サイズと同じであることから、サイズ比γはγ＝１であり、Ｎトランジスタ３６は従来サイズに比べ小さいことから、サイズ比γは１未満で０を超える範囲の値を持つ。同様に第２ロジックゲート１４−２に設けているＮトランジスタ４０は従来サイズと同じであることから、サイズ比γはγ＝１であり、Ｐトランジスタ３８は従来サイズに比べ小さいことから、サイズ比γは１未満で０を超える範囲の値を持つ。具体的にはサイズ比γとしてはγ＝０．３〜０．５といった範囲の値が使用される。従って、従来回路である単線式インバータ１０において、Ｐトランジスタ２４及びＮトランジスタ２６のトランジスタサイズの合計を１としたとき、それに対して、本発明における２線式インバータ１４の全トランジスタの合計サイズ比は１＋γとなっている。このとき第１ロジックゲートもしくは第２ロジックゲートのみのＰトランジスタ及びＮトランジスタサイズの合計サイズ比を単純平均すると（１＋γ）／２となる。
ここでＣＭＯＳゲートにおける通過ディレイＴｐｄは詳細に表すと次式で与えられる。
2004054106.tif 000004
但し、Ｃ１：駆動ゲートのゲート容量
Ｃ２：駆動ゲートの接合容量
Ｃ３：配線負荷容量
Ｃ４：１個当たりの負荷ゲート入力容量
ｎ：ファンアウト数
この（２）式から明らかなように、従来回路である単線式インバータ１０に比べ、本発明における２線式インバータ１４における第１ロジックゲート１４−１にあっては、トランジスタサイズを１より小さいサイズ比γとしたＮトランジスタ３６にあっては、サイズを小さくしたことによって駆動ゲートのゲート容量Ｃ１、駆動ゲートの接合容量Ｃ２が低減できる。そしてロジックゲートとしては単線あたりの負荷駆動能力は変わらないままゲート全体の容量は小さくなるため、サイズ比１のＰトランジスタ３４がオンした時の出力電圧波形は高速に立上がり遷移することになる。
一方、２線式インバータ１４に設けている第２ロジックゲート１４−２は、第１ロジックゲート１４−１とは逆に、サイズの小さなＰトランジスタ３８とサイズの大きなＮトランジスタ４０を相補的に接続している。例えば、Ｎトランジスタ４０のサイズ比を従来のトランジスタと同じ１とすると、Ｐトランジスタ３８のサイズ比γは１より小さい値であり、例えばγ＝０．３〜０．５といった値をとる。もちろんＰトランジスタ３８のサイズは第１ロジックゲート１４−１側に設けているＮトランジスタ３６と同じサイズとする。このサイズの小さなＰトランジスタ３８とサイズの大きなＮトランジスタ４０を備えた第２ロジックゲート１４−２にあっては、入力端子３２が０から１に立上がり変化したときに、Ｎトランジスタ４０がオンすると同時にＰトランジスタ３８がオフすることとなり、オフに遷移するＰトランジスタ３８のサイズが小さくゲート容量が少ないため、出力端子４４を１から０への立下がり出力電圧波形を高速に遷移させることができる。
これに対し、第１ロジックゲート１４−１は入力が０から１に立上ってＮトランジスタ３６がオンし、Ｐトランジスタ３４がオフする場合には、高速化された立上がり出力の遷移とは逆に立下がり出力電圧波形の遷移には時間がかかる。この点は第２ロジックゲート１４−２も同様であり、入力が１から０に立下がり変化してＰトランジスタ３８がオンし、Ｎトランジスタ４０がオフする場合には、高速化された出力電圧波形の遷移とは逆に、立上がり出力電圧波形の遷移に時間がかかる。
２線式インバータ１４に続いて設けた２線式インバータ１６は、第１ロジックゲート１６−１，１６−２を持ち、この回路構成は２線式インバータ１４の第１ロジックゲート１４−１及び第２ロジックゲート１４−２と同じになる。即ち、第１ロジックゲート１６−１は入力の１から０の立下がり変化に対し、出力が０から１に高速に立上がり遷移し、これに対し第２ロジックゲート１６−２は入力の０から１の立上がり変化に対し、出力が０から１に高速に立下がり遷移する。このため前段の２線式インバータ１４の第１ロジックゲート１４−１が出力電圧波形の立上がり遷移時間を高速化していることから、この出力端子４２を次段の２線式インバータ１６の第２ロジックゲート１６−２の入力端子４８に接続し、第２ロジックゲート１６−２により出力電圧波形の立下がり遷移時間を高速化させて出力するようにしている。同様に２線式インバータ１４の第２ロジックゲート１４−２による出力電圧波形の立下がり遷移時間を高速化した出力については、２線式インバータ１６の第１ロジックゲート１６−１の入力端子４６に接続し、第１ロジックゲート１６−１による出力電圧波形の立上がり遷移時間を高速化して出力するようにしている。なお、この実施形態にあっては入力分離回路１２に続いて２段に２線式インバータ１４，１６を設けているが、このインバータチェーンの段数は必要に応じて任意の複数段を設けることができ、各インバータ間の入出力接続は前段の第１ロジックゲートの出力が次段の第２ロジックゲートの入力に、また前段の第２ロジックゲートの出力が次段の第１ロジックゲートの入力にクロス接続するようにインバータチェーンを接続する。
図４は、図３の２線式インバータ１４，１６の部分を図４（Ａ）に取り出しており、これをインバータの回路符号で表すと図４（Ｂ）のように出力電圧波形の立上がり遷移時間を高速化したインバータ９６，１００と出力電圧波形の立下がり遷移時間を高速化したインバータ９８，１０２で表すことができる。
次に図３の出力変換回路１８を説明する。出力変換回路１８は２線式インバータ１６から出力される２つの信号Ｅ３，Ｅ５を並列に入力して、単線式インバータ２０に対する１つの信号Ｅ６に変換する。
図５は、図３の出力変換回路１８を取り出している。図５において、出力変換回路１８は入力端子６２，６４を有し、入力端子６２に前段の２線式インバータ１６からの立上がり遷移時間を高速化した信号Ｅ３を入力し、入力端子６４に立下がり遷移時間を高速化した信号Ｅ５を入力する。入力端子６２はＮトランジスタ６６とＰトランジスタ６８を並列接続したトランスファゲート６５を介して出力端子８８に接続される。また、入力端子６４はＰトランジスタ７１とＮトランジスタ７２を並列接続したトランスファゲート７０を介して出力端子８８に接続される。トランスファゲート６５，７０はＰトランジスタ７４，８０，８４及びＮトランジスタ７６，８２，８６を備えた制御回路により開閉制御される。
図６は、図５の出力変換回路１８における入力信号Ｅ３が高速に立上がり、入力信号Ｅ５が低速に立上った場合の動作を時系列的に表している。なお、破線で囲んだトランジスタがオンしており、それ以外のトランジスタはオフであることを表している。ここで入力端子６２に対する入力信号Ｅ３が０から１に高速で立上がる時、入力端子６４に対する入力信号Ｅ５は０から１に低速で立上がる。従って入力信号Ｅ３，Ｅ５の立上がりのレベル変化は
Ｅ３＝０，１，０
Ｅ５＝０，０，１
の３状態に分けて考えることができる。
図６（Ａ）は入力信号Ｅ３，Ｅ５が共に０の場合である。入力信号Ｅ３＝０であることからＰトランジスタ７４がオンし、これに対し入力信号Ｅ５＝０であることからＮトランジスタ７６はオフしており、トランスファゲート６５，７０の一方のゲート側となるＡ点は１となる。このためトランスファゲート６５のＮトランジスタ６６はオン、トランスファゲート７０のＰトランジスタ７１はオフとなる。またＡ点が１となることで、Ｐトランジスタ８０とＮトランジスタ８２に対するゲート入力は１となり、Ｐトランジスタ８０はオフ、Ｎトランジスタ８２はオンとなる。Ｎトランジスタ８２がオンすると、トランスファゲート６５，７０の他方のゲート側となるＢ点は０となるため、Ｐトランジスタ６６はオン、Ｎトランジスタ７２はオフとなる。このためＮトランジスタ６６とＰトランジスタ６８がオンすることで、トランスファゲート６５は開放状態となり、一方、トランスファゲート７０は閉鎖状態となっている。更にＢ点が０となることで、Ｐトランジスタ８４とＮトランジスタ８６のゲート入力が０となる。これによりＡ点の状態にかかわらず、Ｎトランジスタ８２とＰトランジスタ８４がオンし、Ｐトランジスタ８０とＮトランジスタ８６がオフとなる状態を保持するラッチ動作が行われる。
続いて図６（Ｂ）のように入力信号Ｅ３が０から１に高速に立上がり遷移したとすると、これに対し入力信号Ｅ５は立上がりが遅いことから依然として０のままである。この時、トランスファゲート６５は開放状態にあるため、入力信号Ｅ３の０から１への立上がりエッジの電圧波形変化がトランスファゲート６５を通って出力端子８８に伝えられ、出力端子８８の出力信号Ｅ６が０から１に高速に立上がり遷移する。一方、入力信号Ｅ３が０から１に変化することで、それまでオンしていたＰトランジスタ７４がオフするが、この時、Ｐトランジスタ８４のオンによりラッチ動作が行われているため、Ｐトランジスタ７４がオフになってもＡ点は１、Ｂ点は０に維持され、従ってトランスファゲート６５のＮトランジスタ６６とＰトランジスタ６８のオン状態が維持される。
続いて図６（Ｃ）のように、１に立上った入力信号Ｅ３に続いて入力信号Ｅ５が０から１に立上がる。入力信号Ｅ５＝１になることからＮトランジスタ７６がオンし、これに対し入力信号Ｅ３＝１であることからＰトランジスタ７４はオフしており、トランスファゲート６５，７０の一方のゲート側となるＡ点は０となる。このためトランスファゲート６５のＮトランジスタ６６はオフ、トランスファゲート７０のＰトランジスタ７１はオンとなる。またＡ点が０となることで、Ｐトランジスタ８０とＮトランジスタ８２に対するゲート入力は０となり、Ｐトランジスタ８０はオン、Ｎトランジスタ８２はオフとなる。Ｐトランジスタ８０がオンすると、トランスファゲート６５，７０の他方のゲート側となるＢ点は１となるため、Ｐトランジスタ６８はオフ、Ｎトランジスタ７２はオンとなる。このためＰトランジスタ７１とＮトランジスタ７２がオンすることで、トランスファゲート７０は開放状態となり、一方、トランスファゲート６５は閉鎖状態となっている。更にＢ点が１となることで、Ｐトランジスタ８４とＮトランジスタ８６のゲート入力が０となり、Ｐトランジスタ８４がオフ、Ｎトランジスタ８６がオンとなる。これによりＡ点の状態にかかわらず、Ｐトランジスタ８０とＮトランジスタ８６がオンし、Ｎトランジスタ８２とＰトランジスタ８４がオフとなる状態を保持するラッチ動作が行われる。つまり、出力端子８８に１を出力していたトランスファゲート６５は閉鎖されるが、交代に開いたトランスファゲート７０が１を出力する。
図７は、入力端子６４に対する入力信号Ｅ５が高速に立下がり、これと同時に入力端子６２に対する入力信号Ｅ３がゆっくりと立下がった時の出力変換回路１８の動作を時系列に分けて示している。
ここで信号立下がりにおける入力信号Ｅ３，Ｅ５の信号状態の変化は
Ｅ３＝１，１，０
Ｅ５＝１，０，０
の３つの状態に分けて考えることができ、入力信号Ｅ５が高速に立下がり遷移しており、これに遅れて入力信号Ｅ３が立下がり遷移している。
図７（Ａ）は、入力信号Ｅ３，Ｅ５が立下がり前の共に１の状態での動作である。この動作状態は図６（Ｃ）と同じである。即ち入力信号Ｅ３，Ｅ５が共に１となることで制御回路のＮトランジスタ７６、Ｐトランジスタ８０、Ｎトランジスタ８６がオンし、Ａ点が０となることでトランスファゲート７０のＰトランジスタ７１がオンし、またＢ点が１となることでトランスファゲート７０のＮトランジスタ７１がオンし、トランスファゲート７０側が開放状態となっている。
この状態で図７（Ｂ）のように入力信号Ｅ５が１から０に高速に立下がると、この立下がりエッジが開放状態にあるトランスファゲート７０を通って出力端子８８に供給され、出力信号Ｅ６が１から０に高速に立下がる。この時、Ｅ５信号が０に立下がることで、Ｎトランジスタ７６がオフするが、Ｐトランジスタ８０とＮトランジスタ８６のオンによるラッチ動作でＡ点は０、Ｂ点は１に維持され、従ってトランスファゲート７０のＰトランジスタ７１およびＮトランジスタ７２のオンが維持され、トランスファゲート７０は開放状態を維持している。
次に図７（Ｃ）のように入力信号Ｅ５が高速に０に立下った後、遅れて入力信号Ｅ３が１から０に立下がるとＰトランジスタ７４がオンして、Ａ点を１とし、これによりＮトランジスタ８２をオンし、Ｂ点を０とし、またＢ点が０となることでＰトランジスタ８４がオンして、Ａ点を１にラッチする。この状態ではＡ点の１によりトランスファゲート６５のＮトランジスタ６６がオンし、またＢ点の０によりＰトランジスタ６８がオンし、これによってトランスファゲート６５が開放状態となる。この図７（Ｃ）の状態は図６（Ａ）と同じ状態である。従って、図５に示した本発明の出力変換回路１８は、入力端子６２，６４に対する立上がりが高速化された入力信号Ｅ３と立下がりが高速化されたＥ５の並列入力に対し、図６（Ａ），図６（Ｂ），図６（Ｃ），図７（Ｂ）の動作を繰り返すことになる。
図８は、図３の実施形態における入力分離回路１２に対する入力信号Ｅ１、２線式インバータ１４からの出力信号Ｅ２，Ｅ４、２線式インバータ１６からの出力信号Ｅ３，Ｅ５、更に出力変換回路１８の出力信号Ｅ６の信号波形を示したタイムチャートである。
図８（Ａ）は入力分離回路１２に対する単線式インバータ１０からの入力信号Ｅ１であり、立上がり及び立下がりが同じ遷移時間を持っている。この入力信号Ｅ１が入力分離回路１２に２つに分離され、２線式インバータ１４の第１ロジックゲート１４−１と第２ロジックゲート１４−２のそれぞれに並列的に入力される。ここで入力信号Ｅ１の立上がりエッジに着目すると、この立上がりエッジは２線式インバータ１４の第２ロジックゲート１４−２で立下がりを高速化した波形となり、次の２線式インバータ１６の第１ロジックゲート１６−１で立上がりを高速化した波形となる。即ち、２線式インバータ１４における第２ロジックゲート１４−２の出力信号Ｅ２は、図８（Ｂ）のように立下がりが高速化された波形として出力される。また２線式インバータ１６の第１ロジックゲート１６−１の出力信号Ｅ３は図８（Ｃ）のように入力信号Ｅ２を反転して立上がりを高速化した信号として出力される。一方、２線式インバータ１４の第１ロジックゲート１４−１にあっては、入力信号Ｅ１の立下がりを反転して図８（Ｄ）のように立上がりを高速化した信号Ｅ４を出力する。次の２線式インバータ１６の第２ロジックゲート１６−２は入力信号Ｅ４の立上がりを反転して、立下がりを高速化した図８（Ｅ）の信号Ｅ５を出力する。そして出力変換回路１８は図８（Ｃ）の信号Ｅ３と図８（Ｅ）の信号Ｅ５を入力し、入力信号Ｅ３の高速化された立上がりエッジのみと入力信号Ｅ５の高速化された立下がりエッジのみを取り出して合成した立上がり、立下がり共に高速化された１つの信号、即ち単線式回路に出力されるための信号Ｅ６を出力する。
ここで図８（Ａ）（Ｂ）（Ｃ）（Ｆ）の入力信号Ｅ１における立上がりエッジ側を見た各信号Ｅ１，Ｅ２，Ｅ３，Ｅ６間における通過ディレイＴｐｄ１，Ｔｐｄ２，Ｔｐｄ３は本発明による２線式インバータ１４，１６におけるサイズの異なるＰトランジスタとＮトランジスタにおける相補的な接続によって、全体的の容量が低下することで、より短い通過ディレイとなっている。この点は図８（Ａ）の入力信号Ｅ１における立下がりから見た図８（Ｄ）（Ｅ）（Ｆ）の信号Ｅ４，Ｅ５，Ｅ６の相互間における通過ディレイＴｐｄ４，Ｔｐｄ５，Ｔｐｄ６についても同様に短時間の通過ディレイとなっている。
図９は、図８（Ａ）〜（Ｆ）の信号Ｅ１〜Ｅ６を同じ時間軸上に重ねて表したものであり、信号Ｅ１〜Ｅ６のタイミング関係が容易に把握できる。
次に、本発明による２線式の伝送回路における通過ディレイの短縮効果を、図３における２線式インバータ１４，１６を複数接続したインバータチェーンを例にとって、従来のＣＭＯＳインバータと対比して説明する。前にも説明したように、従来のインバータのＰトランジスタとＮトランジスタのサイズ比においてそれぞれを１とすると、本発明の２線式インバータにあっては、ＮトランジスタまたはＰトランジスタのいずれか一方のサイズを小さくし、サイズ比を１より小さいγとしており、したがって従来のＣＭＯＳインバータの全トランジスタサイズの合計を１としたとき、本発明による２線式インバータの全トランジスタサイズの合計は（１＋γ）となっている。ここで仮にγ＝１とした場合には、トランジスタサイズは２となり、これは従来のＣＭＯＳインバータチェーンを２系統構成したことに相当する。
ＣＭＯＳトランジスタを使用したインバータチェーンにおけるゲートの通過ディレイＴｐｄは前記（２）式で与えられており、インバータチェーンによる伝送系全体に本発明を適用した場合、駆動ゲートのゲート容量Ｃ１の低減効果は負荷ゲートのファンアウトｎに対しても効果を持つことになる。そこで、ファンアウト数ｎの大きな回路に対しても立上がり及び立下がりの高速化による高速伝送の効果が期待できるので、ファンアウト数ｎに対する感度も比較対象とする。ただし本発明の２線式インバータチェーンにあっては、配線負荷容量に対しては格別な効果はなく、配線長が長いほど高速化の効果が薄れると思われることから、配線長に対する感度も比較する。ここで比較対象として次のような条件を設定する。
（１）ゲート段数は、従来のＣＭＯＳインバータチェーンは１１段とし、本発明による２線式インバータチェーンは、図３の従来の単線式インバータ１０に続いて２線式インバータチェーンを１０段設け、それに出力変換回路１８を設ける。
（２）配線長は１０，２０，５０，１００グリッドとする。
（３）ファンアウト数ｎは１，２，４，８とする。
（４）サイズγはγ＝０．３，０．４，０．５の３種類とする。
図１０は、前記（１）〜（４）の条件を持つ従来回路と本発明の回路について、シミュレーションによる通過ディレイＴｐｄの結果をまとめている。即ち、縦軸にファンアウト数ｎとして１，２，４，８をとり、横軸に配線長１０，２０，５０，１００グリッドに分けて、従来回路と本発明の回路における通過ディレイの値を示している。また、従来回路についてはトランジスタサイズを１，２とした場合について示しており、これに対し本発明の回路にあってはγ＝０．５，０．４，０．３に対応してトランジスタサイズが１．５，１．４，１．３とした場合について表わしている。
図１１は、図１０のシミュレーション結果に基づく配線長に対する通過ディレイＴｐｄの関係を比較したグラフ図である。このグラフ図にあっては、ファンアウト数ｎをｎ＝１に固定している。特性１００は、従来回路でトランジスタサイズを１とした場合である。特性１０２は、従来回路でトランジスタサイズを２とした場合である。これに対し、特性１０４は本発明の回路でγ＝０．５とした場合であり、特性１０６は本発明の回路でγ＝０．４とした場合であり、更に特性１０８は本発明の回路でγ＝０．３とした場合である。この図１１において、γ＝０．５とした特性１０４を与える本発明の回路は、トランジスタサイズを１とした特性１００の従来回路より１０％高速である。また配線長が５０グリッド以下の範囲では、γ＝０．５とした特性１０２の本発明の回路の方がトランジスタサイズを２とした特性１０２の従来回路より高速である。加えて特性１００，１０２のように、従来回路にあっては、トランジスタサイズを大きくすると通過ディレイＴｐｄが減って高速になっているのに対し、本発明の回路にあっては逆に、トランジスタサイズを小さくすると高速になっている点が注目される。これは、本発明の回路においてはγ＝１の場合、トランジスタサイズ１の特性１００の従来型回路に一致し、そこからγを小さくすることで高速化を図っていることを表わしている。更に、負荷配線長がばらばらになる多段回路の場合には、長い配線部分についてはγを１にすれば、従来回路以上に遅くならないことを示している。
図１２は、図１０に基づいて配線長を１００グリッドに固定した状態で、ファンアウト数ｎに対する通過ディレイＴｐｄの変化を従来回路と本発明の回路について対比したグラフ図である。図１２において、トランジスタサイズ１の従来回路は特性１１０、トランジスタサイズ２の従来回路は特性１１２となる。これに対し本発明の回路は、γ＝０．５で特性１１４、γ＝０．４で特性１１６、γ＝０．３で特性１１８となる。この図１２のグラフから、γ＝０．５の特性１１４を持つ本発明の回路はトランジスタサイズ１となる特性１１０の従来回路よりも高速であり、その度合いは、ファンアウト数が１のときは８％の高速回路に過ぎないが、ファンアウト数が８のときは１８％の高速化率に向上する。またトランジスタサイズ２の特性１１２を持つ従来回路との比較では、図１１に示した配線長に対する感度比較の結果から、ファンアウト数が１のときに配線長が５０グリッドを超すとγ＝０．５となる特性１１４の本発明の回路の方が遅くなったが、図１２の配線長１００グリッドの場合については、ファンアウト数が３付近で特性１１４のγ＝０．５の本発明の回路の方がトランジスタサイズ２の特性１１２の従来回路より高速になっている。これは、ファンアウト数が大きい場合の方が本発明の回路における高速化のメリットが大きいことを実証していると考えられる。
一方、本発明の回路における高速化限界を与える制限的事項としては、γが小さいゲート構成では高速エッジの反対側の逆相となる低速エッジの遷移において、次の高速遷移のタイミングまでに波形がグランドレベルまたは電源電圧レベルまで振れることができずに、動作不良を起こす可能性がある。したがって、高速化の限界は、配線長やファンアウトの負荷条件によって変わることになる。
結論的には、本発明の高速伝送回路にあっては、出力電圧波形の立上がり遷移時間と立下がり遷移時間のいずれかを高速化することによって寄生容量を低減したゲートを構成することができ、立上がり高速化用のゲートと立下がり高速化用のゲートを対にして用いる２線式回路とすることで、従来回路に対し、より高速な伝送回路を構成することができる。この場合、負荷配線長やファンアウト数によって高速化率は変動するが、配線長が短い場合には、単純に従来回路のトランジスタサイズを２倍にするよりは、１．５倍程度のサイズで、より高速化することができる。また、従来回路と本発明による２線式伝送回路の混在も可能であり、このためテクノロジーの変更や論理変更をすることなく、単線式のＣＭＯＳ回路について本発明を適用することで高速化することができる。
次に従来回路を本発明の高速伝送回路に変換する基本的なゲート回路の対応関係を説明する。
図１３は、インバータについて従来回路と本発明の新回路の対応関係を表わしている。図１３（Ａ）は従来型のインバータであり、トランジスタサイズがＰ／Ｎ＝２程度のＰトランジスタ１２０とＮトランジスタ１２２を備えている。図１３（Ｂ）は本発明による２線式インバータであり、トランジスタサイズは従来型と同じくＰ／Ｎ＝２程度のサイズ比を持つ。高速立上り出力Ｘ（ｕｐ）のロジックゲートを、サイズ１のＰトランジスタ１２０−１とサイズがγと小さいＮトランジスタ１２２−１で構成し、同時に高速立下り出力Ｘ（ｄｏｗｎ）を得るためのロジックゲートとして、トランジスタサイズがγのＰトランジスタ１２０−２とサイズ１のＮトランジスタ１２２−２で構成している。ただし、Ｎトランジスタ１２２−１のサイズ比γはＮトランジスタ１２２−２に対して取り、Ｐトランジスタ１２０−２のサイズ比γはＰトランジスタ１２０−１に対して取るように構成する。
図１４は、ＮＡＮＤゲートについて、従来回路と本発明の回路を表わしている。図１４（Ａ）の従来のＮＡＮＤゲートは、Ｐトランジスタ１２４，１２６とＮトランジスタ１２８，１３０で構成され、トランジスタサイズはＰ／Ｎ＝２程度である。これに対し図１４（Ｂ）の本発明による２線式ＮＡＮＤゲートは、図１４（Ａ）と同じ回路構成の回路を２回路設けているが、高速立上がり出力Ｘ（ｕｐ）を構成するＰトランジスタ１２４−１，１２６−１とＮトランジスタ１２８−１，１３０−１のうち、Ｎトランジスタ１２８−１，１３０−１のサイズを小さくしてγとしている。また高速立下がり出力Ｘ（ｄｏｗｎ）を取り出す回路は、Ｐトランジスタ１２４−２，１２６−２とＮトランジスタ１２８−２，１３０−２で構成されているが、このうちＰトランジスタ１２４−２，１２６−２がサイズの小さいγとしている。
図１５はＮＯＲゲートについて従来回路と本発明の回路を示している。図１５（Ａ）は従来のＮＯＲゲートであり、Ｐトランジスタ１３２，１３４とＮトランジスタ１３６，１３８を備えており、トランジスタサイズはＰ／Ｎ＝２程度である。これに対し図１５（Ｂ）は本発明による２線式ＮＯＲゲートであり、従来回路と同じ回路構成のゲート回路を２系統設けている。このうち高速立上がり出力Ｘ（ｕｐ）を取り出すＮＯＲゲートは、Ｐトランジスタ１３２−１，１３４−１とＮトランジスタ１３６−１，１３８−１で構成され、このうちＮトランジスタ１３６−１，１３８−１が小さいサイズγのトランジスタとしている。一方、高速立下がり出力Ｘ（ｄｏｗｎ）を取り出すＮＯＲゲート側は、Ｐトランジスタ１３２−２，１３４−２とＮトランジスタ１３６−２，１３８−２で構成され、このうちＰトランジスタ１３２−２，１３４−２が小さいサイズγのトランジスタとしている。
図１６はＡＮＤゲート、ＯＲゲート及びインバータを備えた複合ゲートの従来回路と本発明の回路を表わしている。図１６（Ａ）は従来回路であり、Ｐトランジスタ１４０，１４２，１４４及びＮトランジスタ１４６，１４８，１５０で構成され、出力Ｘは
（ＡａｎｄＢ）ｏｒＣ
の反転出力を取り出している。図１６（Ｂ）は従来回路に対応した本発明の２線式複合ゲートであり、高速立上がり出力Ｘ（ｕｐ）を取り出す複合ゲートと高速立下がり出力Ｘ（ｄｏｗｎ）を取り出す複合ゲートの２系統の回路を備えており、各回路構成そのものは図１６（Ａ）の従来回路と同じであるが、上側の複合ゲートにあってはＮトランジスタ１４６−１，１４８−１，１５０−１を小さなサイズγとしており、下側の複合ゲートにあってはＰトランジスタ１４０−２，１４２−２，１４４−２を小さいサイズγのトランジスタとし、それ以外のトランジスタは従来のトランジスタサイズと同じトランジスタとしている。
図１７は、ＯＲゲート、ＡＮＤゲート及びインバータを組み合わせた複合ゲートについて、従来回路と本発明の回路を示している。図１７（Ａ）の複合ゲートにあっては、Ｐトランジスタ１５２，１５４，１５６とＮトランジスタ１５８，１６０，１６２を備え、出力Ｘは
（ＡｏｒＢ）ａｎｄＣ
の反転出力を取り出している。図１７（Ｂ）は、これに対応した本発明の回路であり、高速立上がり出力Ｘ（ｕｐ）の複合ゲートと高速立下がり出力Ｘ（ｄｏｗｎ）の複合ゲートの２系統を備えており、各系統の複合ゲートの回路構成は図１７（Ａ）の従来回路と同じであるが、上側の複合ゲートにあってはＮトランジスタ１５８−１，１６０−１，１６２−１を小さなサイズγとしており、下側の複合ゲートにあってはＰトランジスタ１５２−２，１５４−２，１５６−２を小さなサイズγのトランジスタとしている。
更に図１８は本発明による２線式回路を一般的なＣＭＯＳ回路に適用した例である。図１８（Ａ）は本発明を適用した伝送回路であり、２線式インバータ１６４、２線式ＮＡＮＤゲート１６８及び２線式インバータ１７０を備え、中段の２線式ＮＡＮＤゲート１６８に対しては従来型のインバータ１６６から入力分離により入力が行われている。即ち、２線式インバータ１６４，１７０は、高速立上がり出力を取り出す第１インバータ１６４−１，１７０−１と高速立下がり出力を取り出す第２インバータ１６４−２，１７０−２を備えている。また２線式ＮＡＮＤゲート１６８は、高速立上がりを取り出す第１ＮＡＮＤゲート１６８−１と高速立下がりを取り出す第２ＮＡＮＤゲート１６８−２を備えている。この図１８（Ａ）の高速伝送回路を回路符号で表わすと図１８（Ｂ）のようになる。即ち、高速立上がり出力の第１インバータ１６４−１、高速立下がり出力の第２ＮＡＮＤゲート１６８−２及び高速立上がり出力の第１インバータ１７０−１によって２線式の一方を構成し、また高速立上がり出力の第２インバータ１６４−２、高速立上がり出力の第１ＮＡＮＤゲート１６８−１及び高速立下がり出力の第２インバータ１７０−２で他方のゲートを構成し、中段の第１ＮＡＮＤゲート１６８−１，第２ＮＡＮＤゲート１６８−２に従来型のインバータ１６６の出力を分離した入力を並列的に接続している。
このように本発明にあっては、従来の単線式のＣＭＯＳ回路につき本発明の回路を適用する場合には、従来回路と同じ回路を２系統設けて２線式とし、一方については立上がり出力を高速化するようにＮトランジスタのサイズを小さくし、他方については立下がり出力を高速化するようにＰトランジスタのサイズを小さくするように構成することで、適宜の従来型のＣＭＯＳ回路を本発明による２線式高速伝送回路に変換することができる。
【産業上の利用可能性】  以上説明してきたように本発明によれば、ＰチャネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトランジスタで構成されるロジックゲートについて、ＮチャネルＣＭＯＳトランジスタのサイズを小さくした高速立上がり用のロジックゲートと、ＰチャネルＣＭＯＳトランジスタのサイズを小さくした高速立下がり用のロジックゲートの対でなる２線式回路とすることにより、ゲート入力部に寄生するトランジスタのゲート容量及びゲート出力部に寄生するトランジスタの接合容量を低減し、ロジックゲートとしての単線当たりの負荷駆動能力を変えることなくゲート全体の容量を小さくし、入力変化に対しサイズの大きい方のトランジスタのオンとサイズの小さい方のトランジスタのオフにより、出力の立上がりまたは立下がりの出力電圧波形の遷移を高速化し、２線式ロジックゲートを多段接続した際の高速伝送を可能とする。
また２線式ロジックゲートの最終段に単線式回路の信号に変換する出力変換回路を設けることで、本発明の２線式伝送回路を従来の単線式のＣＭＯＳ回路と適宜に組み合わせて、必要に応じて本発明による高速伝送回路を混在させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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