(57)【要約】半導体基板１の上方に第１の絶縁膜（９），（１０）を形成する工程と、第１の絶縁膜（９），（１０）上に下部電極（１１ａ）と誘電体膜（１３ａ）と上部電極（１４ｃ）とを有するキャパシタＱを形成する工程と、キャパシタＱを被覆する第２の絶縁膜（１５），（１５ａ），（１６）を形成する工程と、第２の絶縁膜（１５），（１５ａ），（１６）を形成した後、半導体基板１の裏面に応力制御絶縁膜（３０）を形成する工程とを有する。
2004059736.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に下部電極と誘電体膜と上部電極とを有するキャパシタを形成する工程と、
前記キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後、前記半導体基板の裏面に応力制御絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜及び前記応力制御絶縁膜は、ともに同じ圧縮応力、又は同じ引張応力を有することを特徴とする付記１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜及び応力制御絶縁膜は、それぞれ２層以上の多層構造を有することを特徴とする付記１又は２記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜及び応力制御絶縁膜はシリコンを含む絶縁膜の単層又は多層構造であることを特徴とする付記１乃至３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜及び応力制御絶縁膜を化学気相成長法により成膜することを特徴とする付記１乃至４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁膜及び応力制御絶縁膜を４００℃以下の成膜温度で形成することを特徴とする付記５記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁膜及び応力制御絶縁膜を同じ化学気相成長法及び成膜条件で成膜することを特徴とする付記５又は６に記載の半導体装置の製造方法。
【請求項８】
前記キャパシタの誘電体膜の材料は強誘電体であることを特徴とする付記１乃至７の何れか一に記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜を形成する工程の前に、前記半導体基板の上にトランジスタを形成する工程を有することを特徴とする付記１乃至８の何れか一に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極上に複数のキャパシタが形成されており、前記下部電極は前記複数のキャパシタについて共通となっていることを特徴とする付記９記載の半導体装置の製造方法。
【請求項１１】
前記キャパシタの下部電極は前記誘電体膜及び上部電極で覆われていないコンタクト領域を有し、前記第２の絶縁膜を形成した後に、前記トランジスタの上方に前記第１及び第２の絶縁膜を貫通する第１のホールを形成する工程と、
前記コンタクト領域の上方に前記第２の絶縁膜を貫通する第２のホールを形成する工程と、
前記キャパシタの上部電極の上方に前記第２の絶縁膜を貫通する第３のホールを形成する工程と、
前記第１及び第２のホールを介して前記下部電極と前記トランジスタとを接続する配線を前記第２の絶縁膜上に形成する工程と、
前記第３のホールを介して前記上部電極と前記トランジスタとを接続する配線を前記第２の絶縁膜上に形成する工程と
を有することを特徴とする付記１０記載の半導体装置の製造方法。
【請求項１２】
前記キャパシタの下部電極直下の第１の絶縁膜を貫通するホールを介して前記下部電極と前記トランジスタとが接続されており、前記第２の絶縁膜を形成した後に、前記キャパシタの上部電極の上方に前記第２の絶縁膜を貫通する第４のホールを形成する工程と、前記第４のホールを介して前記上部電極と接続する配線を前記第２の絶縁膜上に形成する工程とを有することを特徴とする付記９乃至１１の何れか一に記載の半導体装置の製造方法。
【請求項１３】
前記キャパシタを形成する工程の後に、前記キャパシタをアニールする工程を有することを特徴とする付記１１又は１２記載の半導体装置の製造方法。
【請求項１４】
前記キャパシタをアニールする工程は、前記キャパシタの上部電極の上方に前記第２の絶縁膜を貫通する第３又は第４のホールを形成する工程の後であって、該第３又は第４のホールを通して酸素雰囲気中で行われることを特徴とする付記１３記載の半導体装置の製造方法。
【請求項１５】
前記配線を形成する工程よりも後に、前記応力制御絶縁膜を除去する工程を有することを特徴とする付記１１乃至１４の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【背景技術】  電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧に応じて分極を生じ、印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点がある。
ＦｅＲＡＭのメモリセルは、例えば文献１（特開２００１−６０６６９号公報）に記載されているように、シリコン基板に形成されたＭＯＳトランジスタと、シリコン基板及びＭＯＳトランジスタ上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成された強誘電体キャパシタと、強誘電体キャパシタ及び第１の層間絶縁膜上に形成された第２の層間絶縁膜と、第１及び第２の層間絶縁膜に形成されたホール内に埋め込まれてＭＯＳトランジスタに接続される導電性プラグと、導電性プラグと強誘電体キャパシタの上部電極を接続する第１の配線パターンと、第１の配線パターン及び第２の層間絶縁膜の上に形成された第３の層間絶縁膜と、第３の層間絶縁膜上に形成された第２の配線パターンとを有している。
ところで、第１の配線パターンをアルミニウムから形成する場合には、第１の配線パターンの引張応力によって強誘電体キャパシタの残留分極特性が劣化する。これを改善するため、強誘電体キャパシタを構成する強誘電体膜のキュリー点を超える温度でアルミニウム膜を加熱して引張応力を緩和した後に、アルミニウム膜をパターニングして配線パターンを形成することが、文献２（特開２００１−３６０２５号公報）に記載されている。
また、強誘電体キャパシタに対して引張応力となるように層間絶縁膜を形成することが文献３（特開平１１−３３０３９０号公報）に記載されている。
さらに、キャパシタを形成する前に基板表面に形成したＳｉＮ膜の組成及び膜厚と同じ組成及び膜厚を有するＳｉＮ膜を基板の裏面に形成することにより、基板の反りを抑える方法が文献４（特開平６−１８８２４９号公報）に記載されている。
文献１によれば、強誘電体キャパシタを覆う層間絶縁膜は、圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）応力が強く、自らが膨張しようとする方向の力が働く。従って、強誘電体キャパシタの上に層間絶縁膜を複数重ねて形成する場合、成膜毎に、強誘電体キャパシタには収縮力が加わることになり、強誘電体キャパシタを劣化させる。
また、文献２によれば、第１の配線パターン同士の隙間には依然として層間絶縁膜が存在するので、第１の配線パターンの応力の如何に関わらず、層間絶縁膜の圧縮応力が強誘電体キャパシタを劣化させるという問題は残っている。
また、文献３によれば、引張応力を有する層間絶縁膜は水分量が多く、水分により強誘電体キャパシタを劣化させてしまうという別の問題が生じてしまう。
さらに、文献４の方法では、ウエハ内でキャパシタにかかる応力のばらつきが大きく、均一な応力調整が難しいことが本願発明者の調査で分かった。
【発明の開示】
本発明の目的は、層間絶縁膜に覆われるキャパシタの特性を良好に、かつ均一に維持し、或いは向上させることができる半導体装置及びその製造方法を提供することにある。
上記した課題は、半導体基板の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に下部電極と誘電体膜と上部電極とを有するキャパシタを形成する工程と、前記キャパシタを被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜を形成した後、前記半導体基板の裏面に応力制御絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
本発明によれば、キャパシタを被覆する第２の絶縁膜を形成した後に、基板の裏面に応力制御絶縁膜を成膜している。例えば、第２の絶縁膜と同じ圧縮応力、又は同じ引張応力を有するように応力制御絶縁膜を形成する。これにより、第２の絶縁膜によって生じる応力が緩和されるとともに、均一な応力調整が可能となり、その結果キャパシタの特性を良好に、かつ均一に維持でき、或いはその向上を図ることができる。本願発明者の実験によれば、本願発明を、強誘電体のキャパシタ絶縁膜を備えたＦｅＲＡＭの製造方法に適用したとき、スイッチングチャージの特性及びそのばらつきの向上を図ることができた。
さらに、ウエハ全体として応力を低減することができるので、プレーナ構造のＦｅＲＡＭに顕著に生じていた所謂端劣化を防止することができる。端劣化とは、複数のキャパシタに共通する下部電極上の端部のキャパシタの誘電体膜の側部に応力が集中することによってキャパシタ特性が劣化しやすくなるという現象をいう。これは、ＴＥＯＳを原料として形成される絶縁膜をキャパシタ上に形成した場合に起こることがある。
また、本願発明では、特に、第２の絶縁膜と応力制御絶縁膜とに同じ圧縮応力を付与することができるが、この場合、水分含有量の少ない、良質な絶縁膜でキャパシタを被覆することができるため、好ましい。
また、半導体基板の裏面に形成した応力制御絶縁膜は、不要であれば除去することができる。この場合、第２の絶縁膜を貫通するホールを通してキャパシタの上部電極と接続する配線を第２の絶縁膜上に形成する工程よりも後に、応力制御絶縁膜を除去するとよい。これは、エッチングによりキャパシタの上部電極の上方の第２の絶縁膜に形成したホールを通して、キャパシタの誘電体膜の膜質を改善するために、高温でアニールする工程が行われるが、このアニールが終了した後ではそれ以上の高温の熱処理工程はなく、かつ第２の絶縁膜上に配線を形成した後では、応力制御絶縁膜を除去しても一旦調整した応力の変化が少ないからである。
【図面の簡単な説明】  図１は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
図２（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
図３（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
図４（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
図５（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
図６（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
図７（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
図８（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
図９（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その９）である。
図１０は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１０）である。
図１１は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１１）である。
図１２は、本発明の実施形態に係る半導体装置の製造方法により形成されるキャパシタ及びトランジスタと配線や導電性パッドとの配置関係を示す平面図である。
図１３は、本発明の実施形態に係る半導体装置の製造方法により作成されたＦｅＲＡＭのキャパシタのスイッチングチャージ分布を示すグラフである。
発明の実施をするための最良の形態
以下に、本発明の実施形態を図面に基づいて説明する。
図１〜図１１は、本発明の実施形態に係るプレーナ構造のＦｅＲＡＭの製造工程を示す断面図である。
図１に示す構造を形成するまでの工程について説明する。
まず、図１に示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に素子分離絶縁膜２をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。素子分離絶縁膜２としては、ＬＯＣＯＳ法により形成される構造の他に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を採用してもよい。
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物、ｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成する。なお、周辺回路領域ＢではＣＭＯＳを形成するためにｎウェル３ｂのみならず、ｐウェル（不図示）も形成される。
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、次いで、不純物のイオン注入によりシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィ法により所定の形状にパターンニングして、ゲート電極５ａ，５ｂ，５ｃ及び配線５ｄを形成する。
メモリセル領域Ａでは、１つのｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて配置され、図の紙面に垂直な方向に延びている。それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を形成している。
次に、メモリセル領域Ａにおいて、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャンネルＭＯＳトランジスタのソース／ドレインとなる３つのｎ型不純物拡散領域６ａを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成する。
続いて、周辺回路領域Ｂにおいて、ｎウェル３ｂのうちゲート電極５ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｂを形成する。
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ〜５ｃの両側部分にのみ側壁絶縁膜７として残す。その絶縁膜として、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン（ＳｉＯ２）を形成する。
さらに、ゲート電極５ａ〜５ｃと側壁絶縁膜７をマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することにより、ｎ型不純物拡散領域６ａをＬＤＤ構造にし、更にｎウェル３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域６ｂもＬＤＤ構造とする。
なお、ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ，５ｂとその両側のｎ型不純物拡散領域６ａ等によってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構成される。
次に、全面に高融点金属膜、例えば、Ｔｉ、Ｃｏの膜を形成した後に、この高融点金属膜を加熱してｎ型不純物拡散領域６ａ、ｐ型不純物拡散領域６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウェットエッチにより未反応の高融点金属膜を除去する。
次に、プラズマＣＶＤ法により、シリコン基板１の全面にカバー膜９として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁膜１０として二酸化シリコン（ＳｉＯ２）をカバー膜９上に約１．０μｍの厚さに成長する。なお、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成される絶縁膜を、以下に、ＰＥ−ＴＥＯＳ膜ともいう。
続いて、第１の層間絶縁膜１０上面を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨して平坦化する。
次に、図２（ａ）に示す構造を形成するまでの工程を説明する。
まず、アンモニア（ＮＨ３）ガスのプラズマにより、平坦化された第１の層間絶縁膜１０表面を改質する。なお、ＮＨ３ガスのプラズマにより絶縁膜の表面を改質する処理を、以下にＮＨ３プラズマ処理ともいう。
この工程におけるＮＨ３プラズマ処理の条件として、例えば、チャンバ内に導入されるＮＨ３のガス流量を３５０ｓｃｃｍ、チャンバ内の圧力を１Ｔｏｒｒ、基板温度を４００℃、基板に供給される１３．５６ＭＨｚの高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される３５０ｋＨｚの高周波電源のパワーを５５Ｗ、電極・第１の層間絶縁膜間の距離を３５０ｍｉｌｓ、プラズマ照射時間を６０秒に設定する。
その後に、図２（ｂ）に示すように、第１の層間絶縁膜１０の上に自己配向性を有する物質からなる中間層（自己配向層）１１を形成する。中間層１１は例えば次のような工程により形成される。
まず、ＤＣスパッタ法によって厚さ２０ｎｍのチタン（Ｔｉ）膜を第１の層間絶縁膜１０上に形成し、続いて、ＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）によりＴｉ膜を酸化して酸化チタン（ＴｉＯｘ）膜を形成し、このＴｉＯｘ膜を中間層１１とする。
Ｔｉ膜の酸化条件として、例えば、基板温度を７００℃、酸化時間を６０秒間、酸化雰囲気中の酸素（Ｏ２）とアルゴン（Ａｒ）をそれぞれ１％、９９％に設定する。なお、Ｔｉ膜は酸化されずにそのままの状態で中間層１１として使用されてもよい。
この中間層１１は、この後に形成される第１の導電膜の配向強度を高める要素と、さらに第１の導電膜の上に成膜されるＰＺＴ系強誘電体膜中のＰｂが下層へ拡散するのをブロックする働きがある。また、中間層１１は、次に形成される第１の導電膜１２と第１の層間絶縁膜１０との密着性を向上する働きもある。
中間層１１を構成する自己配向性を有する物質としては、Ｔｉの他に、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯｘ）、プラチナ（Ｐｔ）などがある。以下の実施形態においても、中間層はこれらのいずれかの材料から選択される。
次に、図３（ａ）に示す構造を形成するまでの工程を説明する。
まず、中間層１１上に、第１の導電膜１２としてＰｔ膜をスパッタ法で１７５ｎｍの厚さに成膜する。Ｐｔ膜の成膜条件として、Ａｒガス圧を０．６Ｐａ、ＤＣパワーを１ｋＷ、基板温度を１００℃に設定する。ターゲットはプラチナである。
なお、第１の導電膜１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化ルテニウムストロンチウム（ＳｒＲｕＯ３）等の膜を形成しても良い。本実施形態及び以下の実施形態において、第１の導電膜は自己配向性を有する物質から構成する。
次に、スパッタリング法により、ＰＺＴ（（Ｐｂ（Ｚｒｌ−ｘＴｉｘ）Ｏ３）にランタン（Ｌａ）が添加されたＰＬＺＴ（ｌｅａｄ  ｌａｎｔｈａｎｕｍ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ；（Ｐｂ１−３ｘ／２Ｌａｘ）（Ｚｒ１−ｙＴｉｙ）Ｏ３））膜を第１の導電膜１２の上に１００〜３００ｎｍ、例えば２４０ｎｍの厚さに形成し、これを強誘電体膜１３として使用する。なお、ＰＬＺＴ膜にはカルシウム（Ｃａ）とストロンチウム（Ｓｒ）を添加することもある。
続いて、酸素雰囲気中にシリコン基板１を置き、ＲＴＡによってＰＬＺＴ膜を結晶化する。その結晶化の条件として、例えば、基板温度を５８５℃、処理時間を２０秒間、昇温速度を１２５℃／ｓｅｃに設定し、酸素雰囲気に導入されるＯ２とＡｒの割合を２．５％と９７．５％とする。
強誘電体膜１３の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾルゲル法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅ  ｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ法がある。また、強誘電体膜１３の材料としてはＰＬＺＴの他に、ＰＺＴ、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（但し、０＜ｘ≦１）、Ｂｉ４Ｔｉ２Ｏ１２などがある。なお、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて（ＢａＳｒ）ＴｉＯ３（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
次に、図３（ｂ）に示すように、強誘電体膜１３上に第２の導電膜１４を形成する。第２の導電膜１４は、以下の２ステップによって形成される。
まず、強誘電体膜１３上に、第２の導電膜１４の下側導電層１４ａとして酸化イリジウム（ＩｒＯｘ）膜をスパッタリング法により２０〜７５ｎｍ、例えば５０ｎｍの厚さに形成する。その後、酸素雰囲気内でＲＴＡにより強誘電体膜１３の結晶化と下側導電層１４ａへのアニール処理とを行う。ＲＴＡの条件として、基板温度を７２５℃、処理時間を１分間とするとともに、酸素雰囲気に導入されるＯ２とＡｒの割合をそれぞれ１％と９９％とする。
続いて、第２の導電膜１４の上側導電層１４ｂとして酸化イリジウム（ＩｒＯｘ）膜を下側導電層１４ａ上にスパッタリング法により１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成する。
なお、第２の導電膜１４の上側導電層１４ｂとして、プラチナ膜又は酸化ルテニウムストロンチウム（ＳＲＯ）膜をスパッタ法により形成してもよい。
次に、図４（ａ）に示す構造を形成するまでの工程を説明する。
まず、上部電極平面形状のレジストパターン（不図示）を第２の導電膜１４上に形成した後に、そのレジストパターンをマスクに使用して第２の導電膜１４をエッチングし、残された第２の導電膜１４のパターンをキャパシタの上部電極１４ｃとして使用する。
そして、そのレジストパターンを除去した後に、６５０℃、６０分間の条件で、強誘電体膜１３を酸素雰囲気中でアニールする。このアニールは、第２の導電膜１４の上側導電層１４ｂのスパッタリング時及び第２の導電膜１４のエッチング時に強誘電体膜１３に入ったダメージを元に回復させるために行われる。
続いて、メモリセル領域Ａにおいてキャパシタ上部電極１４ｃ及びその周辺にレジストパターン（不図示）を形成した状態で、強誘電体１３をエッチングし、これにより上部電極１４ｃの下に残った強誘電体膜１３をキャパシタの誘電体膜１３ａとして使用する。
そして、レジストパターン（不図示）を除去した状態で強誘電体膜１３を窒素酸素雰囲気中でアニールする。例えばこのアニールは、強誘電体膜１３及びその下の膜に吸収された水分等を脱ガスするために行われる。
次に、図４（ｂ）に示すように、上部電極１４ｃ、誘電体膜１３ａ及び第１の導電膜１２の上に、第１のエンキャップ層１５としてＡｌ２Ｏ３膜をスパッタリング法により５０ｎｍの厚さに常温下で形成する。この第１のエンキャップ層１５は、還元され易い誘電体膜１３ａを水素から保護して、水素がその内部に入ることをブロックするために形成される。
なお、第１のエンキャップ層１５として、ＰＺＴ膜、ＰＬＺＴ膜または酸化チタンを成膜してもよい。エンキャップ層としてのＡｌ２Ｏ３膜、ＰＺＴ膜、ＰＬＺＴ膜または酸化チタン膜は、ＭＯＣＶＤにて成膜しても良く、またスパッタリングとＭＯＣＶＤといった２つの方法により形成した積層膜にしても良い。第１のエンキャップ層１５が積層膜の場合は、キャパシタの劣化を考慮して、スパッタリングでＡｌ２Ｏ３膜を先に形成することが好ましい。
その後に、酸素雰囲気中で５５０℃、６０分間の条件で、第１のエンキャップ層１５を熱処理してその膜質を改善する。
次に、第１のエンキャップ層１５の上にレジスト（不図示）を塗布し、これを露光、現像して上部電極１４ｃ及び誘電体膜１３ａの上と、その周辺に下部電極平面形状に残す。そして、レジスト膜をマスクに使用して、第１のエンキャップ層１５、第１の導電膜１２及び中間層１１をエッチングし、これにより残った第１の導電膜１２のパターンをキャパシタの下部電極１１ａとして使用する。なお、中間層１１も下部電極１１ａを構成する。エンキャップ層１５、第１の導電膜１２及び中間層１１のエッチングは、塩素、臭素などのハロゲン元素を用いたドライエッチングにより行われる。
レジストを除去した後に、上部電極１４ｃ、誘電体膜１３ａ等を酸素雰囲気中で３５０℃、３０分間の条件でアニールする。これは、後工程で形成される膜のはがれ防止を目的としている。
これにより、図５（ａ）に示すように、第１の層間絶縁膜１０の上には、下部電極１１ａ（第１の導電膜１２／中間層１１）、誘電体膜１３ａ、上部電極１４ｃ（第２の導電膜）からなるキャパシタＱが形成されることになる。
次に、図５（ｂ）に示す構造を形成するまでの工程を説明する。
まず、第２のエンキャップ層１５ａとしてＡｌ２Ｏ３膜をスパッタリング法により２０ｎｍの厚さに成膜して、キャパシタＱ及び第１の層間絶縁膜１０を覆う。第２のエンキャップ層１５ａとして、第１のエンキャップ層１５で採用される他の材料を用いてもよい。続いて、酸素雰囲気中で６５０℃、６０分間の条件で、強誘電体膜１３ａをアニールしてダメージから回復させる。
続いて、エンキャップ層１５ａの上に、第２の層間絶縁膜１６として膜厚１５００ｎｍのＳｉＯ２膜をＣＶＤ法により成膜する。第２の層間絶縁膜１６の成長は、成膜ガスとしてシラン（ＳｉＨ４）やポリシラン化合物（Ｓｉ２Ｆ６，Ｓｉ３Ｆ８，Ｓｉ２Ｆ３Ｃｌ等）およびＳｉＦ４を用いても良いし、ＴＥＯＳを用いても良い。成膜方法であるＣＶＤ法は、プラズマ励起（ＥＣＲ法：Ｅｌｅｃｔｒｏｎ  ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ、ＩＣＰ法：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ、ＨＤＰ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ、ＥＭＳ：Ｅｌｅｃｔｒｏｎ  Ｍａｇｎｅｔｏ−Ｓｏｎｉｃ）や、熱励起、レーザー光による励起方式でも良い。プラズマＣＶＤ法を用いた第２の層間絶縁膜１６の成膜条件の一例を以下に示す。
ＴＥＯＳガス流量・・・４６０ｓｃｃｍ
Ｈｅ（ＴＥＯＳのキャリアガス）流量・・・４８０ｓｃｃｍ
Ｏ２流量・・・７００ｓｃｃｍ
圧力・・・９．０Ｔｏｒｒ
高周波電源の周波数・・・１３．５６ＭＨｚ
高周波電源のパワー・・・４００Ｗ
成膜温度・・・３９０℃
次に、図６（ａ）に示すように、第２の層間絶縁膜１６の成膜方法及び条件と同じ成膜方法及び条件で、シリコン基板１の裏面に膜厚１５００ｎｍのＳｉＯ２膜からなる応力制御絶縁膜３０を成膜する。
その後、図６（ｂ）に示すように、第２の層間絶縁膜１６上面をＣＭＰ法により平坦化する。第２の層間絶縁膜１６の表面の平坦化は、上部電極１４ａの上面から４００ｎｍの厚さとなるまで行われる。このＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第２の層間絶縁膜１５表面に付着したりその内部に吸収される。
そこで、真空チャンバ（不図示）中で温度３９０℃で第２の層間絶縁膜１６を加熱することにより、その表面および内部の水分を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１６を加熱しながらＮ２Ｏプラズマに曝して脱水とともに膜質を改善する。これにより、後工程での加熱と水によるキャパシタの劣化が防止される。そのような脱水処理とプラズマ処理は同じチャンバ（不図示）内において行ってもよい。そのチャンバ内には、シリコン基板１を載せる支持電極とこれに対向する対向電極が配置され、対向電極には高周波電源が接続可能な状態となっている。そして、チャンバ内にＮ２Ｏガスを導入した状態で、対向電極に高周波電源を印加し、電極間にＮ２Ｏプラズマを発生させて絶縁膜のＮ２Ｏプラズマ処理を行う。そのＮ２Ｏプラズマ処理によれば、絶縁膜の少なくとも表面には窒素が含まれる。そのような方法は以下の工程において採用されてもよい。脱水処理に続くプラズマ処理の際にはＮ２Ｏプラズマを使用することが好ましいが、ＮＯプラズマ、Ｎ２プラズマ等を使用してもよく、このことについては後述する工程でも同様である。なお、脱水処理の基板温度とプラズマ処理の基板温度はほぼ同じとなる。
次に、図７（ａ）に示すように、レジストパターン（不図示）を用いるフォトリソグラフィ法により第１の層間絶縁膜１０、第２のエンキャップ層１５ａ、第２の層間絶縁膜１６及びカバー膜９をエッチングして、メモリセル領域Ａの不純物拡散層６ａの上にそれぞれコンタクトホール１６ａ〜１６ｃを形成すると同時に、周辺回路領域Ｂの不純物拡散層６ｂの上にコンタクトホール１６ｄ，１６ｅを形成し、また、素子分離絶縁層２上の配線５ｄ上にコンタクトホール１６ｆを形成する。
第２の層間絶縁膜１６、第２のエンキャップ層１５ａ、第１の層間絶縁膜１０、カバー膜９は、ＣＦ系ガス、例えばＣＨＦ３にＣＦ４、Ａｒを加えた混合ガスを用いてエッチングされる。
次に、図７（ｂ）に示すように、第２の層間絶縁膜１６の上とコンタクトホール１６ａ〜１６ｆの内面を前処理するために、ＲＦ（高周波）エッチングを行った後、それらの上にスパッタリング法によりチタン（Ｔｉ）膜を２０ｎｍ、窒化チタン（ＴｉＮ）膜を５０ｎｍ連続で成膜し、これらの膜をグルー層１７とする。さらに、六フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、グルー層１７の上にタングステン（Ｗ）膜１８を形成する。なお、タングステン膜１８の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン膜１８は、各コンタクトホール１６ａ〜１６ｆを完全に埋め込む厚さ、例えばグルー層１７の最上面上で５００ｎｍ程度とする。
続いて、図８（ａ）に示すように、第２の層間絶縁膜１６上面上のタングステン膜１８とグルー層１７をＣＭＰ法により除去し、各コンタクトホール１６ａ〜１６ｆ内にのみ残す。これにより、コンタクトホール１６ａ〜１６ｆ内のそれぞれのタングステン膜１８とグルー層１７を導電性プラグ１７ａ〜１７ｆとして使用する。
その後に、コンタクトホール１６ａ〜１６ｆ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第２の層間絶縁膜１６表面に付着したり、その内部に浸透したりした水分を除去するために、再び、真空チャンバ中で３９０℃の温度で第２の層間絶縁膜１６を加熱して水を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１６を加熱しながらＮ２Ｏプラズマに曝して、膜質を改善するアニールを、例えば２分間行う。
次に、図８（ｂ）に示すように、第２の層間絶縁膜１６上と導電性プラグ１７ａ〜１７ｆ上にタングステンの酸化防止膜１９としてプラズマＣＶＤ法によりＳｉＯＮ膜を約１００ｎｍの厚さに成膜する。
次に、図９（ａ）に示すように、レジストパターン（不図示）をマスクに使用して上部電極１４ｃ上の第２の層間絶縁膜１６及びエンキャップ層１５，１５ａをエッチングしてホール１６ｇを形成する。同時に、ワード線ＷＬの延在方向で上部電極１４ｃからはみ出している下部電極１１ａ上にもホールを形成する。なお、図９（ａ）では下部電極１１ａ上のホールを図示していないが、図１２中、符号２０ｇで示す。
そのエッチングは、ＣＦ系ガス、例えばＣＨＦ３にＣＦ４とＡｒを加えた混合ガスを用いてエッチングされる。その後、レジストパターンは除去される。
その後に、図９（ａ）に示した状態で、酸素雰囲気中、５５０℃、６０分間のアニールを行い、ホール１６ｇを通して誘電体膜１３ａの膜質を改善する。この場合、酸化され易いタングステンからなる導電性プラグ１７ａ〜１７ｆは、酸化防止膜１９で覆われているため、酸化されない。
次に、図９（ｂ）に示すように、第２の層間絶縁膜１６上と導電性プラグ１７ａ〜１７ｆ上にあった酸化防止膜１９をエッチバック法によりエッチングし、導電性プラグ１７ａ〜１７ｆを露出させる。その場合、導電性プラグ１７ａ〜１７ｆの上端は、第２の層間絶縁膜１６から上に露出する。
続いて、導電性プラグ１７ａ〜１７ｆ及び上部電極１４ｃが露出した状態で、ＲＦエッチング法によりそれらの表面を約１０ｎｍエッチング（ＳｉＯ２換算）して清浄面を露出させる。
その後に、第２の層間絶縁膜１６、導電性プラグ１７ａ〜１７ｆ上に、アルミニウムを含む４層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚１５０ｎｍの窒化チタン膜、膜厚５５０ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１５０ｎｍの窒化チタン膜である。
ついで、図１０（ａ）に示すように、その導電膜をフォトリソグラフィ法によりパターニングすることにより第１〜第５の配線２０ａ，２０ｃ，２０ｄ〜２０ｅと導電性パッド２０ｂを形成する。なお、このとき同時に、ホール１６ｈ内にも下部電極１１ａと接続する配線を形成する。
メモリセル領域Ａにおいて、第１の配線２０ａは、ｐウェル３ａの一側方にある上部電極１４ａにホール１６ｇを通して接続され、かつ上部電極１４ａに最も近いｐウェル３ａ上の導電性プラグ１７ｃに接続される。第２の配線２０ｃは、ｐウェル３ａの他側方にある上部電極１４ａにホール１６ｇを通して接続され、かつ上部電極１４ａに最も近いｐウェル３ａ上の導電性プラグ１７ａに接続される。導電性パッド２０ｂは、ｐウェル３ａの中央の上に形成された導電性パッド１７ｂの上に島状に形成される。第３〜第５の配線２０ｄ〜２０ｅは、周辺回路領域Ｂにおける導電性プラグ１７ｄ〜１７ｆに接続される。
この工程により形成された配線２０ａ、２０ｃと、導電性パッド２０ｂと、キャパシタ及びトランジスタの平面的な配置関係を示すと、図１２のようになる。図１０は、図１２のＩ−Ｉ線に沿う断面図に相当する。図１２に示すように、連続して帯状に延びた下部電極１１ａ上に誘電体膜１３ａも連続して帯状に延び、上部電極１４ｃは一つの誘電体膜１３ａ上に間隔を置いて複数形成されている。他の符号で示すものは、図１乃至図１０中の同じ符号で示すものと同じである。
次に、図１１に示す構造を形成するまでの工程を説明する。
まず、第１〜第５の配線２０ａ，２０ｃ，２０ｄ〜２０ｅと導電性パッド２０ｂの上に第３の層間絶縁膜２１を形成した後に、第３の層間絶縁膜２１の上面をＣＭＰにより平坦化する。
ついで、マスク（不図示）を使用して第３の層間絶縁膜２１にビアホール２２ａ，２２ｂを形成する。ビアホール２２ａ，２２ｂは、メモリセル領域Ａのｐウェル３ａの上の導電性パッド２０ｂの上や、周辺回路領域Ｂの配線２０ｅの上、その他の位置に形成される。
さらに、ビアホール２２ａ，２２ｂ内に、ＴｉＮ層とＷ層からなるビア２３ａ、２３ｂを形成する。それらのビア２３ａ，２３ｂは、ビアホール２２ａ，２２ｂ内と第３の層間絶縁膜２１上にＴｉＮ層とＷ層をスパッタ法とＣＶＤ法により形成した後に、第３の層間絶縁膜２１上からＴｉＮ層とＷ層をＣＭＰにより除去し、これによりビアホール２２ａ，２２ｂ内にビア２３ａ，２３ｂを残すことによって形成される。
続いて、第３の層間絶縁膜２１上に二層目の配線２４ａ〜２４ｅを形成した後に、第３の層間絶縁膜２１及び二層目の配線２４ａ〜２４ｅの上に第４の層間絶縁膜２５を形成する。さらに、第４の層間絶縁膜２５を平坦化した後に、第４の層間絶縁膜２５上に、アルミニウムよりなる導電パターン２６を形成する。その後に、第４の層間絶縁膜２５及び導電パターン２６の上に、酸化シリコンよりなる第１のカバー絶縁膜２７と窒化シリコンよりなる第２のカバー絶縁膜２８を順に形成する。
その後、表面に樹脂等により保護膜（不図示）を形成する。なお、基板の厚さを調整する必要がある場合、保護膜を形成した後、バックグラインダ処理により基板裏面を削る。以上によりＦｅＲＡＭの基本的な構造が形成される。
なお、応力制御絶縁膜３０はそのまま残してチップ化してもよいし、図１０の配線２０ａ等や導電性パッド２０ｂを形成する工程の後であって、バックグラインダ処理により基板裏面を削る工程の前までのどの工程でも、バックグラインダ処理などにより除去することができる。応力制御絶縁膜３０を除去した場合でも、キャパシタの誘電体膜の膜質改善のためのアニールが終了した後は以降の工程でそれ以上の高温で熱処理する工程はなく、かつ配線２０ａ等を形成した後であれば、以降の工程であまり大きな応力がかかる工程はないため、基板に対して小さい応力を維持できるからである。
上記した実施形態により形成されたキャパシタＱは、その特性が従来よりも改善された。
そこで、上記した実施形態により形成されたキャパシタＱの特性を調査した結果について、以下に詳細に説明する。なお、以下に述べる層間絶縁膜及び応力制御絶縁膜は原則的に酸化シリコン膜である。場合により、他の種類の絶縁膜、例えば窒化シリコン膜、酸窒化シリコン膜、アルミナ膜などを用いてもよい。
まず、上記した工程によって表面（Ｓ）→裏面（Ｒ）という順序で第２の層間絶縁膜１６及び応力制御絶縁膜３０を形成した本実施形態に係るＦｅＲＡＭを用意する。さらに、比較試料として、表面（Ｓ）のみに層間絶縁膜を形成したＦｅＲＡＭと、表面（Ｓ）→裏面（Ｒ）→表面（Ｓ）という順序で薄い層間絶縁膜、厚い応力制御絶縁膜、及び厚い層間絶縁膜を形成したＦｅＲＡＭと、裏面（Ｒ）→表面（Ｓ）という順序で応力制御絶縁膜及び層間絶縁膜を形成したＦｅＲＡＭとを用意する。
比較試料の層間絶縁膜及び応力制御絶縁膜の成膜方法及び成膜条件は、上記した本実施形態の第２の層間絶縁膜１６及び応力制御絶縁膜３０の成膜方法及び成膜条件と同じとする。但し、表面（Ｓ）→裏面（Ｒ）→表面（Ｓ）の試料では、表面に薄い層間絶縁膜と厚い層間絶縁膜を２層成膜しているが、２層の層間絶縁膜の膜厚を他の試料の一層の層間絶縁膜の膜厚と同じとした。
図１３は、上記各ＦｅＲＡＭについてキャパシタＱのスイッチングチャージ（Ｑｓｗ）分布を調査した結果を示すグラフである。図１３の縦軸は累積発生率（％）を示し、横軸は線型目盛りで表したスイッチングチャージ（Ｑｓｗ）（μＣ／ｃｍ２）を示す。
図中、○印は、表面（Ｓ）のみに層間絶縁膜を形成したＦｅＲＡＭに係る特性を示し、□印は、上記した工程によって表面（Ｓ）→裏面（Ｒ）という順序で層間絶縁膜及び応力制御絶縁膜を形成した本実施形態のＦｅＲＡＭに係る特性を示し、△印は、表面（Ｓ）→裏面（Ｒ）→表面（Ｓ）という順序で層間絶縁膜、応力制御絶縁膜、及び層間絶縁膜を形成したＦｅＲＡＭに係る特性を示し、◇印は、裏面（Ｒ）→表面（Ｓ）という順序で応力制御絶縁膜及び層間絶縁膜を形成したＦｅＲＡＭに係る特性を示す。
図１３によれば、表面（Ｓ）→裏面（Ｒ）という順序で成膜した本実施形態のＦｅＲＡＭ（□印）の場合、表面のみに成膜したＦｅＲＡＭ（○印）の場合と比べて、１μＣ／ｃｍ２以上スイッチングチャージ（Ｑｓｗ）特性が向上するとともに、ばらつきも１３％から９．９７％に改善した。
また、裏面（Ｒ）→表面（Ｓ）という順序で成膜したＦｅＲＡＭ（◇印）の場合、スイッチングチャージ（Ｑｓｗ）の分布が低い方に広がり、ばらつきが３６％と悪化した。
以上のように、本実施形態の半導体装置の製造方法によれば、キャパシタを被覆する第２の層間絶縁膜１６を形成した後に、シリコン基板１の裏面に応力制御絶縁膜３０を成膜しているので、第２の層間絶縁膜１６の応力を緩和することができるとともに、均一な応力の調整を行うことができる。その結果、スイッチングチャージをはじめとするキャパシタの特性を良好に、かつ均一に維持でき、或いはその向上を図ることができる。
さらに、ウエハ全体として応力を低減することができるので、プレーナ構造のＦｅＲＡＭに顕著に生じていた所謂端劣化を防止することができた。端劣化とは、複数のキャパシタに共通する下部電極１１ａ上の端部のキャパシタの誘電体膜１３ａの側部に応力が集中することによってキャパシタ特性が劣化しやすくなる現象をいう。これは、ＴＥＯＳを原料として形成される絶縁膜をキャパシタ上に形成した場合に起こることがある。
また、第２の層間絶縁膜１６の応力と同じタイプの応力を応力制御絶縁膜３０に付与すればよいため、膜中の水分含有量により相互に逆の応力となるように膜応力を調整する必要がなく、第２の層間絶縁膜１６及び応力制御絶縁膜３０としてともに、水分含有量の少ない、例えば圧縮応力を有する良質な絶縁膜を用いることができる。
以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
例えば、上記の実施形態では、キャパシタＱの上部からキャパシタＱの下部電極１１ａと下部電極１１ａ下のトランジスタとの接続をとることを特徴とするプレーナ構造のＦｅＲＡＭに関して説明したが、キャパシタの下部電極１１ａ直下から導電性プラグを介して直接下部電極１１ａ下のトランジスタとの接続をとることを特徴とするスタック構造のＦｅＲＡＭにも適用可能である。
また、第２の層間絶縁膜１６及び応力制御絶縁膜３０の成膜方法及び成膜条件は、積層構造や使用材料、その他を考慮して適宜選択できる。
また、上記の実施形態では、キャパシタ直上の第２の層間絶縁膜１６の応力の影響が最も大きいので、主としてキャパシタ直上の第２の層間絶縁膜１６に対して、その応力を相殺するにように、応力制御絶縁膜３０の成膜方法及び成膜条件を第２の層間絶縁膜１６の成膜方法及び成膜条件と同じにしている。しかし、実際には、配線層２０ａ等や導電性パッド２０ｂ、第３及び第４の層間絶縁膜２１、２５の応力の影響があるので、応力制御絶縁膜３０の成膜方法及び成膜条件は、第２の層間絶縁膜１６の成膜方法及び成膜条件と同じにする必要はなく、最終的にキャパシタにかかる応力が小さくなるように適宜選択することができる。
また、第２の層間絶縁膜１６及び応力制御絶縁膜３０をそれぞれＳｉＯ２膜単層で構成しているが、それぞれＳｉＯ２膜の代わりに、シリコン窒化膜、アルミナ膜等の単層で構成することも可能である。
また、第２の層間絶縁膜１６及び応力制御絶縁膜３０をそれぞれ単層で構成しているが、それぞれ同じ種類の絶縁膜又は異なる種類の絶縁膜からなる２層以上の多層構造で構成することも可能である。
また、第２の層間絶縁膜１６及び応力制御絶縁膜３０を成膜温度３９０℃条件の化学的気相成長方法で形成しているが、４００℃以下であって、成膜可能な成膜温度条件の化学的気相成長方法で形成することが可能である。
以上述べたように本発明によれば、キャパシタを被覆する第２の絶縁膜を形成した後に、基板の裏面に応力制御絶縁膜を成膜している。これにより、第２の絶縁膜によって生じる応力が緩和されるとともに、均一な応力調整が可能となり、その結果キャパシタの特性を良好に、かつ均一に維持でき、或いはその向上を図ることができる。
さらに、ウエハ全体として応力を低減することができるので、プレーナ構造のＦｅＲＡＭに顕著に生じていた所謂端劣化を防止することができる。
【図１】
2004059736.tif 000003
2004059736.tif 000004
2004059736.tif 000005
2004059736.tif 000006
2004059736.tif 000007
2004059736.tif 000008
2004059736.tif 000009
2004059736.tif 000010
2004059736.tif 000011
【図１０】
2004059736.tif 000012
【図１１】
2004059736.tif 000013
【図１２】
2004059736.tif 000014
【図１３】
2004059736.tif 000015
【手続補正書】
【提出日】平成17年1月27日(2005.1.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に下部電極と誘電体膜と上部電極とを有するキャパシタを形成する工程と、
前記キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後、前記半導体基板の裏面に応力制御絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜及び前記応力制御絶縁膜は、ともに同じ圧縮応力、又は同じ引張応力を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜及び応力制御絶縁膜は、それぞれ２層以上の多層構造を有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜及び応力制御絶縁膜はシリコンを含む絶縁膜の単層又は多層構造であることを特徴とする請求項１乃至３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜及び応力制御絶縁膜を化学気相成長法により成膜することを特徴とする請求項１乃至４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁膜及び応力制御絶縁膜を４００℃以下の成膜温度で形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁膜及び応力制御絶縁膜を同じ化学気相成長法及び成膜条件で成膜することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記キャパシタの誘電体膜の材料は強誘電体であることを特徴とする請求項１乃至７の何れか一に記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜を形成する工程の前に、前記半導体基板の上にトランジスタを形成する工程を有することを特徴とする請求項１乃至８の何れか一に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極上に複数のキャパシタが形成されており、前記下部電極は前記複数のキャパシタについて共通となっていることを特徴とする請求項９記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧に応じて分極を生じ、印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルは、例えば文献１（特開２００１−６０６６９号公報）に記載されているように、シリコン基板に形成されたＭＯＳトランジスタと、シリコン基板及びＭＯＳトランジスタ上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成された強誘電体キャパシタと、強誘電体キャパシタ及び第１の層間絶縁膜上に形成された第２の層間絶縁膜と、第１及び第２の層間絶縁膜に形成されたホール内に埋め込まれてＭＯＳトランジスタに接続される導電性プラグと、導電性プラグと強誘電体キャパシタの上部電極を接続する第１の配線パターンと、第１の配線パターン及び第２の層間絶縁膜の上に形成された第３の層間絶縁膜と、第３の層間絶縁膜上に形成された第２の配線パターンとを有している。
【０００７】
ところで、第１の配線パターンをアルミニウムから形成する場合には、第１の配線パターンの引張応力によって強誘電体キャパシタの残留分極特性が劣化する。これを改善するため、強誘電体キャパシタを構成する強誘電体膜のキュリー点を超える温度でアルミニウム膜を加熱して引張応力を緩和した後に、アルミニウム膜をパターニングして配線パターンを形成することが、文献２（特開２００１−３６０２５号公報）に記載されている。
【０００８】
また、強誘電体キャパシタに対して引張応力となるように層間絶縁膜を形成することが文献３（特開平１１−３３０３９０号公報）に記載されている。
【０００９】
さらに、キャパシタを形成する前に基板表面に形成したＳｉＮ膜の組成及び膜厚と同じ組成及び膜厚を有するＳｉＮ膜を基板の裏面に形成することにより、基板の反りを抑える方法が文献４（特開平６−１８８２４９号公報）に記載されている。
【００１０】
文献１によれば、強誘電体キャパシタを覆う層間絶縁膜は、圧縮 (compressive) 応力が強く、自らが膨張しようとする方向の力が働く。従って、強誘電体キャパシタの上に層間絶縁膜を複数重ねて形成する場合、成膜毎に、強誘電体キャパシタには収縮力が加わることになり、強誘電体キャパシタを劣化させる。
【００１１】
また、文献２によれば、第１の配線パターン同士の隙間には依然として層間絶縁膜が存在するので、第１の配線パターンの応力の如何に関わらず、層間絶縁膜の圧縮応力が強誘電体キャパシタを劣化させるという問題は残っている。
【００１２】
また、文献３によれば、引張応力を有する層間絶縁膜は水分量が多く、水分により強誘電体キャパシタを劣化させてしまうという別の問題が生じてしまう。
【００１３】
さらに、文献４の方法では、ウエハ内でキャパシタにかかる応力のばらつきが大きく、均一な応力調整が難しいことが本願発明者の調査で分かった。
【発明の開示】
【００１４】
本発明の目的は、層間絶縁膜に覆われるキャパシタの特性を良好に、かつ均一に維持し、或いは向上させることができる半導体装置の製造方法を提供することにある。
【００１５】
上記した課題は、半導体基板の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に下部電極と誘電体膜と上部電極とを有するキャパシタを形成する工程と、前記キャパシタを被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜を形成した後、前記半導体基板の裏面に応力制御絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１６】
本発明によれば、キャパシタを被覆する第２の絶縁膜を形成した後に、基板の裏面に応力制御絶縁膜を成膜している。例えば、第２の絶縁膜と同じ圧縮応力、又は同じ引張応力を有するように応力制御絶縁膜を形成する。これにより、第２の絶縁膜によって生じる応力が緩和されるとともに、均一な応力調整が可能となり、その結果キャパシタの特性を良好に、かつ均一に維持でき、或いはその向上を図ることができる。本願発明者の実験によれば、本願発明を、強誘電体のキャパシタ絶縁膜を備えたＦｅＲＡＭの製造方法に適用したとき、スイッチングチャージの特性及びそのばらつきの向上を図ることができた。
【００１７】
さらに、ウエハ全体として応力を低減することができるので、プレーナ構造のＦｅＲＡＭに顕著に生じていた所謂端劣化を防止することができる。端劣化とは、複数のキャパシタに共通する下部電極上の端部のキャパシタの誘電体膜の側部に応力が集中することによってキャパシタ特性が劣化しやすくなるという現象をいう。これは、ＴＥＯＳを原料として形成される絶縁膜をキャパシタ上に形成した場合に起こることがある。
【００１８】
また、本願発明では、特に、第２の絶縁膜と応力制御絶縁膜とに同じ圧縮応力を付与することができるが、この場合、水分含有量の少ない、良質な絶縁膜でキャパシタを被覆することができるため、好ましい。
【００１９】
また、半導体基板の裏面に形成した応力制御絶縁膜は、不要であれば除去することができる。この場合、第２の絶縁膜を貫通するホールを通してキャパシタの上部電極と接続する配線を第２の絶縁膜上に形成する工程よりも後に、応力制御絶縁膜を除去するとよい。これは、エッチングによりキャパシタの上部電極の上方の第２の絶縁膜に形成したホールを通して、キャパシタの誘電体膜の膜質を改善するために、高温でアニールする工程が行われるが、このアニールが終了した後ではそれ以上の高温の熱処理工程はなく、かつ第２の絶縁膜上に配線を形成した後では、応力制御絶縁膜を除去しても一旦調整した応力の変化が少ないからである。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施形態を図面に基づいて説明する。
【００２１】
図１〜図１１は、本発明の実施形態に係るプレーナ構造のＦｅＲＡＭの製造工程を示す断面図である。
【００２２】
図１に示す構造を形成するまでの工程について説明する。
【００２３】
まず、図１に示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に素子分離絶縁膜２をＬＯＣＯＳ(Local Oxidation of Silicon)法により形成する。素子分離絶縁膜２としては、ＬＯＣＯＳ法により形成される構造の他に、ＳＴＩ（Shallow Trench Isolation）構造を採用してもよい。
【００２４】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物、ｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成する。なお、周辺回路領域ＢではＣＭＯＳを形成するためにｎウェル３ｂのみならず、ｐウェル（不図示）も形成される。
【００２５】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００２６】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、次いで、不純物のイオン注入によりシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィ法により所定の形状にパターンニングして、ゲート電極５ａ，５ｂ，５ｃ及び配線５ｄを形成する。
【００２７】
メモリセル領域Ａでは、１つのｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて配置され、図の紙面に垂直な方向に延びている。それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を形成している。
【００２８】
次に、メモリセル領域Ａにおいて、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャンネルＭＯＳトランジスタのソース／ドレインとなる３つのｎ型不純物拡散領域６ａを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成する。
【００２９】
続いて、周辺回路領域Ｂにおいて、ｎウェル３ｂのうちゲート電極５ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｂを形成する。
【００３０】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ〜５ｃの両側部分にのみ側壁絶縁膜７として残す。その絶縁膜として、たとえばＣＶＤ(Chemical Vapor Deposition)法により酸化シリコン（SiO2）を形成する。
【００３１】
さらに、ゲート電極５ａ〜５ｃと側壁絶縁膜７をマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することにより、ｎ型不純物拡散領域６ａをＬＤＤ構造にし、更にｎウェル３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域６ｂもＬＤＤ構造とする。
【００３２】
なお、ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００３３】
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ, ５ｂとその両側のｎ型不純物拡散領域６ａ等によってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構成される。
【００３４】
次に、全面に高融点金属膜、例えば、Ti、Coの膜を形成した後に、この高融点金属膜を加熱してｎ型不純物拡散領域６ａ、ｐ型不純物拡散領域６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウェットエッチにより未反応の高融点金属膜を除去する。
【００３５】
次に、プラズマＣＶＤ法により、シリコン基板１の全面にカバー膜９として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁膜１０として二酸化シリコン（SiO2）をカバー膜９上に約１．０μｍの厚さに成長する。なお、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成される絶縁膜を、以下に、ＰＥ−ＴＥＯＳ膜ともいう。
【００３６】
続いて、第１の層間絶縁膜１０上面を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により研磨して平坦化する。
【００３７】
次に、図２(a) に示す構造を形成するまでの工程を説明する。
【００３８】
まず、アンモニア（NH3）ガスのプラズマにより、平坦化された第１の層間絶縁膜１０表面を改質する。なお、NH3ガスのプラズマにより絶縁膜の表面を改質する処理を、以下にNH3プラズマ処理ともいう。
【００３９】
この工程におけるNH3プラズマ処理の条件として、例えば、チャンバ内に導入されるNH3のガス流量を３５０sccm、チャンバ内の圧力を１Torr、基板温度を４００℃、基板に供給される１３．５６MHzの高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される３５０kHzの高周波電源のパワーを５５Ｗ、電極・第１の層間絶縁膜間の距離を３５０mils、プラズマ照射時間を６０秒に設定する。
【００４０】
その後に、図２(b) に示すように、第１の層間絶縁膜１０の上に自己配向性を有する物質からなる中間層（自己配向層）１１を形成する。中間層１１は例えば次のような工程により形成される。
【００４１】
まず、ＤＣスパッタ法によって厚さ２０ｎｍのチタン(Ti)膜を第１の層間絶縁膜１０上に形成し、続いて、ＲＴＡ(rapid thermal annealing) によりTi膜を酸化して酸化チタン(TiOx) 膜を形成し、このTiOx膜を中間層１１とする。
【００４２】
Ti膜の酸化条件として、例えば、基板温度を７００℃、酸化時間を６０秒間、酸化雰囲気中の酸素（O2）とアルゴン（Ａr）をそれぞれ１％、９９％に設定する。なお、Ti膜は酸化されずにそのままの状態で中間層１１として使用されてもよい。
【００４３】
この中間層１１は、この後に形成される第１の導電膜の配向強度を高める要素と、さらに第１の導電膜の上に成膜されるＰＺＴ系強誘電体膜中のPbが下層へ拡散するのをブロックする働きがある。また、中間層１１は、次に形成される第１の導電膜１２と第１の層間絶縁膜１０との密着性を向上する働きもある。
【００４４】
中間層１１を構成する自己配向性を有する物質としては、Tiの他に、アルミニウム（Al）、シリコン（Si）、銅（Cu）、タンタル（Ta）、窒化タンタル（TaN）、イリジウム（Ir）、酸化イリジウム（IrOx）、プラチナ（Pt）などがある。以下の実施形態においても、中間層はこれらのいずれかの材料から選択される。
【００４５】
次に、図３(a) に示す構造を形成するまでの工程を説明する。
【００４６】
まず、中間層１１上に、第１の導電膜１２としてPt膜をスパッタ法で１７５ｎｍの厚さに成膜する。Pt膜の成膜条件として、Arガス圧を０．６Pa、ＤＣパワーを１kW、基板温度を１００℃に設定する。ターゲットはプラチナである。
【００４７】
なお、第１の導電膜１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化ルテニウムストロンチウム（SrRuO3）等の膜を形成しても良い。本実施形態及び以下の実施形態において、第１の導電膜は自己配向性を有する物質から構成する。
【００４８】
次に、スパッタリング法により、ＰＺＴ((Pb(Zr1-xTix)O3)にランタン（La）が添加されたＰＬＺＴ(lead lanthanum zirconate titanate;(Pb1-3x/2Lax)(Zr1-yTiy)O3))膜を第１の導電膜１２の上に１００〜３００ｎｍ、例えば２４０ｎｍの厚さに形成し、これを強誘電体膜１３として使用する。なお、ＰＬＺＴ膜にはカルシウム（Ca）とストロンチウム（Sr）を添加することもある。
【００４９】
続いて、酸素雰囲気中にシリコン基板１を置き、ＲＴＡによってＰＬＺＴ膜を結晶化する。その結晶化の条件として、例えば、基板温度を５８５℃、処理時間を２０秒間、昇温速度を１２５℃/secに設定し、酸素雰囲気に導入されるO2とArの割合を２．５％と９７．５％とする。
【００５０】
強誘電体膜１３の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾルゲル法、ＭＯＤ(Metal Organic Deposition)法、ＭＯＣＶＤ法がある。また、強誘電体膜１３の材料としてはＰＬＺＴの他に、ＰＺＴ、SrBi2(TaxNb1-x)2O9( 但し、0＜x≦1）、Bi4Ti2O12などがある。なお、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００５１】
次に、図３(b) に示すように、強誘電体膜１３上に第２の導電膜１４を形成する。第２の導電膜１４は、以下の２ステップによって形成される。
【００５２】
まず、強誘電体膜１３上に、第２の導電膜１４の下側導電層１４ａとして酸化イリジウム（IrOx）膜をスパッタリング法により２０〜７５ｎｍ、例えば５０ｎｍの厚さに形成する。その後、酸素雰囲気内でＲＴＡにより強誘電体膜１３の結晶化と下側導電層１４ａへのアニール処理とを行う。ＲＴＡの条件として、基板温度を７２５℃、処理時間を１分間とするとともに、酸素雰囲気に導入されるO2とArの割合をそれぞれ１％と９９％とする。
【００５３】
続いて、第２の導電膜１４の上側導電層１４ｂとして酸化イリジウム（IrOx）膜を下側導電層１４ａ上にスパッタリング法により１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成する。
【００５４】
なお、第２の導電膜１４の上側導電層１４ｂとして、プラチナ膜又は酸化ルテニウムストロンチウム（ＳＲＯ）膜をスパッタ法により形成してもよい。
【００５５】
次に、図４(a) に示す構造を形成するまでの工程を説明する。
【００５６】
まず、上部電極平面形状のレジストパターン（不図示）を第２の導電膜１４上に形成した後に、そのレジストパターンをマスクに使用して第２の導電膜１４をエッチングし、残された第２の導電膜１４のパターンをキャパシタの上部電極１４ｃとして使用する。
【００５７】
そして、そのレジストパターンを除去した後に、６５０℃、６０分間の条件で、強誘電体膜１３を酸素雰囲気中でアニールする。このアニールは、第２の導電膜１４の上側導電層１４ｂのスパッタリング時及び第２の導電膜１４のエッチング時に強誘電体膜１３に入ったダメージを元に回復させるために行われる。
【００５８】
続いて、メモリセル領域Ａにおいてキャパシタ上部電極１４ｃ及びその周辺にレジストパターン（不図示）を形成した状態で、強誘電体１３をエッチングし、これにより上部電極１４ｃの下に残った強誘電体膜１３をキャパシタの誘電体膜１３ａとして使用する。
【００５９】
そして、レジストパターン（不図示）を除去した状態で強誘電体膜１３を窒素酸素雰囲気中でアニールする。例えばこのアニールは、強誘電体膜１３及びその下の膜に吸収された水分等を脱ガスするために行われる。
【００６０】
次に、図４(b) に示すように、上部電極１４ｃ、誘電体膜１３ａ及び第１の導電膜１２の上に、第１のエンキャップ層１５としてAl2O3膜をスパッタリング法により５０ｎｍの厚さに常温下で形成する。この第１のエンキャップ層１５は、還元され易い誘電体膜１３ａを水素から保護して、水素がその内部に入ることをブロックするために形成される。
【００６１】
なお、第１のエンキャップ層１５として、ＰＺＴ膜、ＰＬＺＴ膜または酸化チタンを成膜してもよい。エンキャップ層としてのAl2O3膜 、ＰＺＴ膜、ＰＬＺＴ膜または酸化チタン膜は、ＭＯＣＶＤにて成膜しても良く、またスパッタリングとＭＯＣＶＤといった２つの方法により形成した積層膜にしても良い。第１のエンキャップ層１５が積層膜の場合は、キャパシタの劣化を考慮して、スパッタリングでAl2O3膜を先に形成することが好ましい。
【００６２】
その後に、酸素雰囲気中で５５０℃、６０分間の条件で、第１のエンキャップ層１５を熱処理してその膜質を改善する。
【００６３】
次に、第１のエンキャップ層１５の上にレジスト（不図示）を塗布し、これを露光、現像して上部電極１４ｃ及び誘電体膜１３ａの上と、その周辺に下部電極平面形状に残す。そして、レジスト膜をマスクに使用して、第１のエンキャップ層１５、第１の導電膜１２及び中間層１１をエッチングし、これにより残った第１の導電膜１２のパターンをキャパシタの下部電極１１ａとして使用する。なお、中間層１１も下部電極１１ａを構成する。エンキャップ層１５、第１の導電膜１２及び中間層１１のエッチングは、塩素、臭素などのハロゲン元素を用いたドライエッチングにより行われる。
【００６４】
レジストを除去した後に、上部電極１４ｃ、誘電体膜１３ａ等を酸素雰囲気中で３５０℃、３０分間の条件でアニールする。これは、後工程で形成される膜のはがれ防止を目的としている。
【００６５】
これにより、図５(a) に示すように、第１の層間絶縁膜１０の上には、下部電極１１ａ( 第１の導電膜１２/ 中間層１１) 、誘電体膜１３ａ、上部電極１４ｃ( 第２の導電膜) からなるキャパシタＱが形成されることになる。
【００６６】
次に、図５(b) に示す構造を形成するまでの工程を説明する。
【００６７】
まず、第２のエンキャップ層１５ａとしてAl2O3膜をスパッタリング法により２０ｎｍの厚さに成膜して、キャパシタＱ及び第１の層間絶縁膜１０を覆う。第２のエンキャップ層１５ａとして、第１のエンキャップ層１５で採用される他の材料を用いてもよい。続いて、酸素雰囲気中で６５０℃、６０分間の条件で、強誘電体膜１３ａをアニールしてダメージから回復させる。
【００６８】
続いて、エンキャップ層１５ａの上に、第２の層間絶縁膜１６として膜厚１５００ｎｍのSiO2膜をＣＶＤ法により成膜する。第２の層間絶縁膜１６の成長は、成膜ガスとしてシラン（SiH4）やポリシラン化合物（Si2F6，Si3F8，Si2F3Cl等）およびSiF4を用いても良いし、ＴＥＯＳを用いても良い。成膜方法であるＣＶＤ法は、プラズマ励起（ECR 法: Electron cyclotron Resonance、ICP法:Inductively Coupled Plasma、HDP：High Density Plasma、EMS：Electron Magneto-Sonic）や、熱励起、レーザー光による励起方式でも良い。プラズマＣＶＤ法を用いた第２の層間絶縁膜１６の成膜条件の一例を以下に示す。
【００６９】
ＴＥＯＳガス流量・・・４６０sccm
He（ＴＥＯＳのキャリアガス）流量・・・４８０sccm
O2流量・・・７００sccm
圧力・・・９．０Torr
高周波電源の周波数・・・１３．５６ＭＨｚ
高周波電源のパワー・・・４００Ｗ
成膜温度・・・３９０℃
次に、図６(a) に示すように、第２の層間絶縁膜１６の成膜方法及び条件と同じ成膜方法及び条件で、シリコン基板１の裏面に膜厚１５００ｎｍのSiO2膜からなる応力制御絶縁膜３０を成膜する。
【００７０】
その後、図６(b) に示すように、第２の層間絶縁膜１６上面をＣＭＰ法により平坦化する。第２の層間絶縁膜１６の表面の平坦化は、上部電極１４ｃの上面から４００ｎｍの厚さとなるまで行われる。このＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第２の層間絶縁膜１６表面に付着したりその内部に吸収される。
【００７１】
そこで、真空チャンバ（不図示）中で温度３９０℃で第２の層間絶縁膜１６を加熱することにより、その表面および内部の水分を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１６を加熱しながらN2O プラズマに曝して脱水とともに膜質を改善する。これにより、後工程での加熱と水によるキャパシタの劣化が防止される。そのような脱水処理とプラズマ処理は同じチャンバ（不図示）内において行ってもよい。そのチャンバ内には、シリコン基板１を載せる支持電極とこれに対向する対向電極が配置され、対向電極には高周波電源が接続可能な状態となっている。そして、チャンバ内にN2Oガスを導入した状態で、対向電極に高周波電源を印加し、電極間にN2Oプラズマを発生させて絶縁膜のN2Oプラズマ処理を行う。そのN2Oプラズマ処理によれば、絶縁膜の少なくとも表面には窒素が含まれる。そのような方法は以下の工程において採用されてもよい。脱水処理に続くプラズマ処理の際にはN2Oプラズマを使用することが好ましいが、NOプラズマ、N2プラズマ等を使用してもよく、このことについては後述する工程でも同様である。なお、脱水処理の基板温度とプラズマ処理の基板温度はほぼ同じとなる。
【００７２】
次に、図７(a) に示すように、レジストパターン（不図示）を用いるフォトリソグラフィ法により第１の層間絶縁膜１０、第２のエンキャップ層１５ａ、第２の層間絶縁膜１６及びカバー膜９をエッチングして、メモリセル領域Ａの不純物拡散層６ａの上にそれぞれコンタクトホール１６ａ〜１６ｃを形成すると同時に、周辺回路領域Ｂの不純物拡散層６ｂの上にコンタクトホール１６ｄ，１６ｅを形成し、また、素子分離絶縁層２上の配線５ｄ上にコンタクトホール１６f を形成する。
【００７３】
第２の層間絶縁膜１６、第２のエンキャップ層１５ａ、第１の層間絶縁膜１０、カバー膜９は、CF系ガス、例えばCHF3にCF4、Arを加えた混合ガスを用いてエッチングされる。
【００７４】
次に、図７(b) に示すように、第２の層間絶縁膜１６の上とコンタクトホール１６ａ〜１６ｆの内面を前処理するために、ＲＦ（高周波）エッチングを行った後、それらの上にスパッタリング法によりチタン（Ti）膜を２０ｎｍ、窒化チタン（TiN）膜を５０ｎｍ連続で成膜し、これらの膜をグルー層１７とする。さらに、六フッ化タングステンガス（WF6）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、グルー層１７の上にタングステン(Ｗ)膜１８を形成する。なお、タングステン膜１８の成長初期にはシラン（SiH4）ガスも使用する。タングステン膜１８は、各コンタクトホール１６ａ〜１６ｆを完全に埋め込む厚さ、例えばグルー層１７の最上面上で５００ｎｍ程度とする。
【００７５】
続いて、図８(a) に示すように、第２の層間絶縁膜１６上面上のタングステン膜１８とグルー層１７をＣＭＰ法により除去し、各コンタクトホール１６ａ〜１６ｆ内にのみ残す。これにより、コンタクトホール１６ａ〜１６ｆ内のそれぞれのタングステン膜１８とグルー層１７を導電性プラグ１７ａ〜１７ｆとして使用する。
【００７６】
その後に、コンタクトホール１６ａ〜１６ｆ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第２の層間絶縁膜１６表面に付着したり、その内部に浸透したりした水分を除去するために、再び、真空チャンバ中で３９０℃の温度で第２の層間絶縁膜１６を加熱して水を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１６を加熱しながらN2Oプラズマに曝して、膜質を改善するアニールを、例えば２分間行う。
【００７７】
次に、図８(b) に示すように、第２の層間絶縁膜１６上と導電性プラグ１７ａ〜１７ｆ上にタングステンの酸化防止膜１９としてプラズマＣＶＤ法によりSiON膜を約１００ｎｍの厚さに成膜する。
【００７８】
次に、図９(a) に示すように、レジストパターン（不図示）をマスクに使用して上部電極１４ｃ上の第２の層間絶縁膜１６及びエンキャップ層１５，１５ａをエッチングしてホール１６ｇを形成する。同時に、ワード線ＷＬの延在方向で上部電極１４ｃからはみ出している下部電極１１ａ上にもホールを形成する。なお、図９（ａ）では下部電極１１ａ上のホールを図示していないが、図１２中、符号２０ｇで示す。
【００７９】
そのエッチングは、CF系ガス、例えばCHF3にCF4とＡrを加えた混合ガスを用いてエッチングされる。その後、レジストパターンは除去される。
【００８０】
その後に、図９(a) に示した状態で、酸素雰囲気中、５５０℃、６０分間のアニールを行い、ホール１６ｇを通して誘電体膜１３ａの膜質を改善する。この場合、酸化され易いタングステンからなる導電性プラグ１７ａ〜１７ｆは、酸化防止膜１９で覆われているため、酸化されない。
【００８１】
次に、図９(b) に示すように、第２の層間絶縁膜１６上と導電性プラグ１７ａ〜１７ｆ上にあった酸化防止膜１９をエッチバック法によりエッチングし、導電性プラグ１７ａ〜１７ｆを露出させる。その場合、導電性プラグ１７ａ〜１７ｆの上端は、第２の層間絶縁膜１６から上に露出する。
【００８２】
続いて、導電性プラグ１７ａ〜１７ｆ及び上部電極１４ｃが露出した状態で、ＲＦエッチング法によりそれらの表面を約１０ｎｍエッチング（SiO2換算）して清浄面を露出させる。
【００８３】
その後に、第２の層間絶縁膜１６、導電性プラグ１７ａ〜１７ｆ上に、アルミニウムを含む４層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚１５０ｎｍの窒化チタン膜、膜厚５５０ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１５０ｎｍの窒化チタン膜である。
【００８４】
ついで、図１０ に示すように、その導電膜をフォトリソグラフィ法によりパターニングすることにより第１〜第５の配線２０ａ，２０ｃ，２０ｄ〜２０ｆと導電性パッド２０ｂを形成する。なお、このとき同時に、ホール２０ｇ内にも下部電極１１ａと接続する配線を形成する。
【００８５】
メモリセル領域Ａにおいて、第１の配線２０ａは、ｐウェル３ａの一側方にある上部電極１４ｃにホール１６ｇを通して接続され、かつ上部電極１４ｃに最も近いｐウェル３ａ上の導電性プラグ１７ａに接続される。第２の配線２０ｃは、ｐウェル３ａの他側方にある上部電極１４ａにホール１６ｇを通して接続され、かつ上部電極１４ｃに最も近いｐウェル３ａ上の導電性プラグ１７ｃに接続される。導電性パッド２０ｂは、ｐウェル３ａの中央の上に形成された導電性パッド１７ｂの上に島状に形成される。第３〜第５の配線２０ｄ〜２０ｆは、周辺回路領域Ｂにおける導電性プラグ１７ｄ〜１７ｆに接続される。
【００８６】
この工程により形成された配線２０ａ、２０ｃと、導電性パッド２０ｂと、キャパシタ及びトランジスタの平面的な配置関係を示すと、図１２のようになる。図１０は、図１２のＩ−Ｉ線に沿う断面図に相当する。図１２に示すように、連続して帯状に延びた下部電極１１ａ上に誘電体膜１３ａも連続して帯状に延び、上部電極１４ｃは一つの誘電体膜１３ａ上に間隔を置いて複数形成されている。他の符号で示すものは、図１乃至図１０中の同じ符号で示すものと同じである。
【００８７】
次に、図１１に示す構造を形成するまでの工程を説明する。
【００８８】
まず、第１〜第５の配線２０ａ，２０ｃ，２０ｄ〜２０ｆと導電性パッド２０ｂの上に第３の層間絶縁膜２１を形成した後に、第３の層間絶縁膜２１の上面をＣＭＰにより平坦化する。
【００８９】
ついで、マスク（不図示）を使用して第３の層間絶縁膜２１にビアホール２２ａ，２２ｂを形成する。ビアホール２２ａ，２２ｂは、メモリセル領域Ａのｐウェル３ａの上の導電性パッド２０ｂの上や、周辺回路領域Ｂの配線２０ｅの上、その他の位置に形成される。
【００９０】
さらに、ビアホール２２ａ，２２ｂ内に、TiN層とＷ層からなるビア２３ａ、２３ｂを形成する。それらのビア２３ａ，２３ｂは、ビアホール２２ａ，２２ｂ内と第３の層間絶縁膜２１上にTiN層とＷ層をスパッタ法とＣＶＤ法により形成した後に、第３の層間絶縁膜２１上からTiN層とＷ層をＣＭＰにより除去し、これによりビアホール２２ａ，２２ｂ内にビア２３ａ，２３ｂを残すことによって形成される。
【００９１】
続いて、第３の層間絶縁膜２１上に二層目の配線２４ａ〜２４ｅを形成した後に、第３の層間絶縁膜２１及び二層目の配線２４ａ〜２４ｅの上に第４の層間絶縁膜２５を形成する。さらに、第４の層間絶縁膜２５を平坦化した後に、第４の層間絶縁膜２５上に、アルミニウムよりなる導電パターン２６を形成する。その後に、第４の層間絶縁膜２５及び導電パターン２６の上に、酸化シリコンよりなる第１のカバー絶縁膜２７と窒化シリコンよりなる第２のカバー絶縁膜２８を順に形成する。
【００９２】
その後、表面に樹脂等により保護膜（不図示）を形成する。なお、基板の厚さを調整する必要がある場合、保護膜を形成した後、バックグラインダ処理により基板裏面を削る。以上によりＦｅＲＡＭの基本的な構造が形成される。
【００９３】
なお、応力制御絶縁膜３０はそのまま残してチップ化してもよいし、図１０の配線２０ａ等や導電性パッド２０ｂを形成する工程の後であって、バックグラインダ処理により基板裏面を削る工程の前までのどの工程でも、バックグラインダ処理などにより除去することができる。応力制御絶縁膜３０を除去した場合でも、キャパシタの誘電体膜の膜質改善のためのアニールが終了した後は以降の工程でそれ以上の高温で熱処理する工程はなく、かつ配線２０ａ等を形成した後であれば、以降の工程であまり大きな応力がかかる工程はないため、基板に対して小さい応力を維持できるからである。
【００９４】
上記した実施形態により形成されたキャパシタＱは、その特性が従来よりも改善された。
【００９５】
そこで、上記した実施形態により形成されたキャパシタＱの特性を調査した結果について、以下に詳細に説明する。なお、以下に述べる層間絶縁膜及び応力制御絶縁膜は原則的に酸化シリコン膜である。場合により、他の種類の絶縁膜、例えば窒化シリコン膜、酸窒化シリコン膜、アルミナ膜などを用いてもよい。
【００９６】
まず、上記した工程によって表面(Ｓ)→裏面(Ｒ)という順序で第２の層間絶縁膜１６及び応力制御絶縁膜３０を形成した本実施形態に係るＦｅＲＡＭを用意する。さらに、比較試料として、表面(Ｓ)のみに層間絶縁膜を形成したＦｅＲＡＭと、表面(Ｓ)→裏面(Ｒ)→表面(Ｓ)という順序で薄い層間絶縁膜、厚い応力制御絶縁膜、及び厚い層間絶縁膜を形成したＦｅＲＡＭと、裏面(Ｒ)→表面(Ｓ)という順序で応力制御絶縁膜及び層間絶縁膜を形成したＦｅＲＡＭとを用意する。
【００９７】
比較試料の層間絶縁膜及び応力制御絶縁膜の成膜方法及び成膜条件は、上記した本実施形態の第２の層間絶縁膜１６及び応力制御絶縁膜３０の成膜方法及び成膜条件と同じとする。但し、表面(Ｓ)→裏面(Ｒ)→表面(Ｓ)の試料では、表面に薄い層間絶縁膜と厚い層間絶縁膜を２層成膜しているが、２層の層間絶縁膜の膜厚を他の試料の一層の層間絶縁膜の膜厚と同じとした。
【００９８】
図１３は、上記各ＦｅＲＡＭについてキャパシタＱのスイッチングチャージ（Ｑsw）分布を調査した結果を示すグラフである。図１３の縦軸は累積発生率（％）を示し、横軸は線型目盛りで表したスイッチングチャージ（Ｑsw）（μＣ／ｃｍ2）を示す。
【００９９】
図中、○印は、表面(Ｓ)のみに層間絶縁膜を形成したＦｅＲＡＭに係る特性を示し、□印は、上記した工程によって表面(Ｓ)→裏面(Ｒ)という順序で層間絶縁膜及び応力制御絶縁膜を形成した本実施形態のＦｅＲＡＭに係る特性を示し、△印は、表面(Ｓ)→裏面(Ｒ)→表面(Ｓ)という順序で層間絶縁膜、応力制御絶縁膜、及び層間絶縁膜を形成したＦｅＲＡＭに係る特性を示し、◇印は、裏面(Ｒ)→表面(Ｓ)という順序で応力制御絶縁膜及び層間絶縁膜を形成したＦｅＲＡＭに係る特性を示す。
【０１００】
図１３によれば、表面(Ｓ)→裏面(Ｒ)という順序で成膜した本実施形態のＦｅＲＡＭ（□印）の場合、表面のみに成膜したＦｅＲＡＭ（○印）の場合と比べて、１μＣ／ｃｍ2以上スイッチングチャージ（Ｑsw）特性が向上するとともに、ばらつきも１３％から９．９７％に改善した。
【０１０１】
また、裏面(Ｒ)→表面(Ｓ)という順序で成膜したＦｅＲＡＭ（◇印）の場合、スイッチングチャージ（Ｑsw）の分布が低い方に広がり、ばらつきが３６％と悪化した。
【０１０２】
以上のように、本実施形態の半導体装置の製造方法によれば、キャパシタを被覆する第２の層間絶縁膜１６を形成した後に、シリコン基板１の裏面に応力制御絶縁膜３０を成膜しているので、第２の層間絶縁膜１６の応力を緩和することができるとともに、均一な応力の調整を行うことができる。その結果、スイッチングチャージをはじめとするキャパシタの特性を良好に、かつ均一に維持でき、或いはその向上を図ることができる。
【０１０３】
さらに、ウエハ全体として応力を低減することができるので、プレーナ構造のＦｅＲＡＭに顕著に生じていた所謂端劣化を防止することができた。端劣化とは、複数のキャパシタに共通する下部電極１１ａ上の端部のキャパシタの誘電体膜１３ａの側部に応力が集中することによってキャパシタ特性が劣化しやすくなる現象をいう。これは、ＴＥＯＳを原料として形成される絶縁膜をキャパシタ上に形成した場合に起こることがある。
【０１０４】
また、第２の層間絶縁膜１６の応力と同じタイプの応力を応力制御絶縁膜３０に付与すればよいため、膜中の水分含有量により相互に逆の応力となるように膜応力を調整する必要がなく、第２の層間絶縁膜１６及び応力制御絶縁膜３０としてともに、水分含有量の少ない、例えば圧縮応力を有する良質な絶縁膜を用いることができる。
【０１０５】
以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
【０１０６】
例えば、上記の実施形態では、キャパシタＱの上部からキャパシタＱの下部電極１１ａと下部電極１１ａ下のトランジスタとの接続をとることを特徴とするプレーナ構造のＦｅＲＡＭに関して説明したが、キャパシタの下部電極１１ａ直下から導電性プラグを介して直接下部電極１１ａ下のトランジスタとの接続をとることを特徴とするスタック構造のＦｅＲＡＭにも適用可能である。
【０１０７】
また、第２の層間絶縁膜１６及び応力制御絶縁膜３０の成膜方法及び成膜条件は、積層構造や使用材料、その他を考慮して適宜選択できる。
【０１０８】
また、上記の実施形態では、キャパシタ直上の第２の層間絶縁膜１６の応力の影響が最も大きいので、主としてキャパシタ直上の第２の層間絶縁膜１６に対して、その応力を相殺するにように、応力制御絶縁膜３０の成膜方法及び成膜条件を第２の層間絶縁膜１６の成膜方法及び成膜条件と同じにしている。しかし、実際には、配線層２０ａ等や導電性パッド２０ｂ、第３及び第４の層間絶縁膜２１、２５の応力の影響があるので、応力制御絶縁膜３０の成膜方法及び成膜条件は、第２の層間絶縁膜１６の成膜方法及び成膜条件と同じにする必要はなく、最終的にキャパシタにかかる応力が小さくなるように適宜選択することができる。
【０１０９】
また、第２の層間絶縁膜１６及び応力制御絶縁膜３０をそれぞれＳｉＯ2膜単層で構成しているが、それぞれＳｉＯ2膜の代わりに、シリコン窒化膜、アルミナ膜等の単層で構成することも可能である。
【０１１０】
また、第２の層間絶縁膜１６及び応力制御絶縁膜３０をそれぞれ単層で構成しているが、それぞれ同じ種類の絶縁膜又は異なる種類の絶縁膜からなる２層以上の多層構造で構成することも可能である。
【０１１１】
また、第２の層間絶縁膜１６及び応力制御絶縁膜３０を成膜温度３９０℃条件の化学的気相成長方法で形成しているが、４００℃以下であって、成膜可能な成膜温度条件の化学的気相成長方法で形成することが可能である。
【０１１２】
以上述べたように本発明によれば、キャパシタを被覆する第２の絶縁膜を形成した後に、基板の裏面に応力制御絶縁膜を成膜している。これにより、第２の絶縁膜によって生じる応力が緩和されるとともに、均一な応力調整が可能となり、その結果キャパシタの特性を良好に、かつ均一に維持でき、或いはその向上を図ることができる。
【０１１３】
さらに、ウエハ全体として応力を低減することができるので、プレーナ構造のＦｅＲＡＭに顕著に生じていた所謂端劣化を防止することができる。
【０１１４】
以上、本発明の特徴をまとめると以下の通り列挙される。
付記１．半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に下部電極と誘電体膜と上部電極とを有するキャパシタを形成する工程と、
前記キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後、前記半導体基板の裏面に応力制御絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
付記２．前記第２の絶縁膜及び前記応力制御絶縁膜は、ともに同じ圧縮応力、又は同じ引張応力を有することを特徴とする付記１記載の半導体装置の製造方法。
付記３．前記第２の絶縁膜及び応力制御絶縁膜は、それぞれ２層以上の多層構造を有することを特徴とする付記１又は２記載の半導体装置の製造方法。
付記４．前記第２の絶縁膜及び応力制御絶縁膜はシリコンを含む絶縁膜の単層又は多層構造であることを特徴とする付記１乃至３の何れか一に記載の半導体装置の製造方法。
付記５．前記第２の絶縁膜及び応力制御絶縁膜を化学気相成長法により成膜することを特徴とする付記１乃至４の何れか一に記載の半導体装置の製造方法。
付記６．前記第２の絶縁膜及び応力制御絶縁膜を４００℃以下の成膜温度で形成することを特徴とする付記５記載の半導体装置の製造方法。
付記７．前記第２の絶縁膜及び応力制御絶縁膜を同じ化学気相成長法及び成膜条件で成膜することを特徴とする付記５又は６に記載の半導体装置の製造方法。
付記８．前記キャパシタの誘電体膜の材料は強誘電体であることを特徴とする付記１乃至７の何れか一に記載の半導体装置の製造方法。
付記９．前記第１の絶縁膜を形成する工程の前に、前記半導体基板の上にトランジスタを形成する工程を有することを特徴とする付記１乃至８の何れか一に記載の半導体装置の製造方法。
付記１０．前記下部電極上に複数のキャパシタが形成されており、前記下部電極は前記複数のキャパシタについて共通となっていることを特徴とする付記９記載の半導体装置の製造方法。
付記１１．前記キャパシタの下部電極は前記誘電体膜及び上部電極で覆われていないコンタクト領域を有し、前記第２の絶縁膜を形成した後に、前記トランジスタの上方に前記第１及び第２の絶縁膜を貫通する第１のホールを形成する工程と、
前記コンタクト領域の上方に前記第２の絶縁膜を貫通する第２のホールを形成する工程と、
前記キャパシタの上部電極の上方に前記第２の絶縁膜を貫通する第３のホールを形成する工程と、
前記第１及び第２のホールを介して前記下部電極と前記トランジスタとを接続する配線を前記第２の絶縁膜上に形成する工程と、
前記第３のホールを介して前記上部電極と前記トランジスタとを接続する配線を前記第２の絶縁膜上に形成する工程と
を有することを特徴とする付記９又は１０記載の半導体装置の製造方法。
付記１２．前記キャパシタの下部電極直下の第１の絶縁膜を貫通するホールを介して前記下部電極と前記トランジスタとが接続されており、前記第２の絶縁膜を形成した後に、前記キャパシタの上部電極の上方に前記第２の絶縁膜を貫通する第４のホールを形成する工程と、前記第４のホールを介して前記上部電極と接続する配線を前記第２の絶縁膜上に形成する工程とを有することを特徴とする付記９又は１０の何れか一に記載の半導体装置の製造方法。
付記１３．前記キャパシタを形成する工程の後に、前記キャパシタをアニールする工程を有することを特徴とする付記１１又は１２記載の半導体装置の製造方法。
付記１４．前記キャパシタをアニールする工程は、前記キャパシタの上部電極の上方に前記第２の絶縁膜を貫通する第３又は第４のホールを形成する工程の後であって、該第３又は第４のホールを通して酸素雰囲気中で行われることを特徴とする付記１３記載の半導体装置の製造方法。
付記１５．前記配線を形成する工程よりも後に、前記応力制御絶縁膜を除去する工程を有することを特徴とする付記１１乃至１４の何れか一に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】(a)、(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】(a)、(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】(a)、(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】(a)、(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】(a)、(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図７】(a)、(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図８】(a)、(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図９】(a)、(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１０】本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１１】本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図１２】本発明の実施形態に係る半導体装置の製造方法により形成されるキャパシタ及びトランジスタと配線や導電性パッドとの配置関係を示す平面図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法により作成されたＦｅＲＡＭのキャパシタのスイッチングチャージ分布を示すグラフである。
【国際調査報告】
2004059736.tif 000016
2004059736.tif 000017
2004059736.tif 000018
2004059736.tif 000019