(57)【要約】本発明は、所定ビット長のデータの先頭にスタートビットを挿入し、かつ、末尾にストップビットを挿入してシリアル伝送する非同期伝送方法において、前記データの所定ビット数毎に所定論理値のフィックストビットを挿入して伝送することにより、アイドル状態期間を最小で所定ビット数＋１ビットに削減でき、伝送効率を大幅に向上することができる。
2004064351.tif 000002
【特許請求の範囲】
【請求項１】
所定ビット長のデータの先頭にスタートビットを挿入し、かつ、末尾にストップビットを挿入してシリアル伝送する非同期伝送方法において、
前記データの所定ビット数毎に所定論理値のフィックストビットを挿入して伝送する非同期伝送方法。
【請求項２】
請求項１記載の非同期伝送方法において、
前記フィックストビットの論理値は、前記スタートビットと同一である非同期伝送方法。
【請求項３】
少なくとも所定ビット長のデータとスタートビットとストップビットとフィックストビットを格納し、格納している内容をクロックに従ってシフトしシリアルに出力する送信シフトレジスタ手段と、
前記のデータの先頭にスタートビットを挿入し、かつ、末尾にストップビットを挿入し、かつ、前記データの所定ビット数毎に所定論理値のフィックストビットを挿入した状態で前記送信シフトレジスタ手段に格納する格納制御手段を有する非同期伝送送信回路。
【請求項４】
シリアルに入力される少なくとも所定ビット長のデータとスタートビットとストップビットと前記データの所定ビット数毎に挿入されたフィックストビットをクロックに従ってシフトして格納し、格納している内容をパラレルに出力する受信シフトレジスタ手段と、
前記フィックストビットが挿入された所定ビット数を超えるアイドル状態期間に前記スタートビットが続いた状態で前記受信シフトレジスタ手段に格納されていることを判別し、前記スタートビットに続く前記データのみをパラレルに出力させる出力制御手段を
有する非同期伝送受信回路。
【請求項５】
少なくとも所定ビット長のデータとスタートビットとストップビットとフィックストビットを格納し、格納している内容をクロックに従ってシフトしシリアルに出力する送信シフトレジスタ手段と、
前記のデータの先頭にスタートビットを挿入し、かつ、末尾にストップビットを挿入し、かつ、前記データの所定ビット数毎に所定論理値のフィックストビットを挿入した状態で前記送信シフトレジスタ手段に格納する格納制御手段と、
シリアルに入力される少なくとも所定ビット長のデータとスタートビットとストップビットとフィックストビットをクロックに従ってシフトして格納し、格納している内容をパラレルに出力する受信シフトレジスタ手段と、
前記フィックストビットが挿入された所定ビット数を超えるアイドル状態期間に前記スタートビットが続いた状態で前記受信シフトレジスタ手段に格納されていることを判別し、前記スタートビットに続く前記データのみをパラレルに出力させる出力制御手段を
有する非同期伝送送受信回路。
【発明の詳細な説明】
【技術分野】  本発明は、非同期伝送方法及びその回路に関し、シリアルデータ通信に用いる非同期伝送方法及びその回路に関する。
【背景技術】  非同期伝送方法の一つとして調歩同期方式がある。この従来の非同期伝送方法を用いたデータ通信は、送信するデータの先頭にスタートビットＦ−Ｔｏｐを挿入し、データの末尾にストップビットを挿入することによって、同期信号を用いることなく個々の受信データの始まりと終わりを認識する（例えば、特許文献１：特開平９−８８６３号参照）。
ここで、このスタートビットに始まり、ストップビットに終わるブロック単位を「フレーム」と呼ぶ。受信側では、伝送路に何もデータが送られていない状態（「アイドル状態」と呼ぶ、論理値は”１”）から、スタートビットＦ−Ｔｏｐ（論理値”０”）が感知されると、受信データの始まりと感知してデータのサンプリングを開始する。データのサンプリングはあらかじめ送受信側で決められているデータ長の分だけ行い、末尾のストップビット（論理値”１”）で強制的にアイドル状態に戻す。以下同様に、送信されてくるフレームに対してデータを受信していく。
なお、この方式では送信側と受信側であらかじめ、ビットレート、データ長、ストップビット長、パリティビットやＣＲＣなどの誤り検出の有無を取り決めておく必要がある。
従来の非同期方式によるデータ通信では、高信頼の通信を行うためには、すなわち、誤り無く確実にスタートビットを検出しデータを受信するためには、１データ長の伝送時間より長いアイドル状態期間が必要である。なぜなら、スタートビットを認識する条件（通信プロトコル）を「送信データ長より長い期間のアイドル状態（論理値”１”の連続）から論理値”０”に移り変わる」と決めておかないと、仮に送信データ内にアイドル状態と同じ”１”の連続から”０”に移り変わるビット列が含まれているとすると、その部分をスタートビットとして誤検出し、正しいデータの受信が不可能となってしまうからである。
図１に、従来の非同期伝送方法による信号波形を示す。同図中、１ビットのスタートビットＦ−Ｔｏｐと、３２ビットのデータと、１ビットのストップビットでフレームが構成されている。これに続けて３３ビット以上のアイドル状態期間が設けられている。
したがって、伝送路には、データフレームを送信する毎に、それより長いビット長のアイドル状態期間が存在することになり、伝送効率が非常に悪くなるという問題があった。
【発明の開示】
本発明は、アイドル状態期間を削減でき、伝送効率を大幅に向上することができる非同期伝送方法及びその回路を提供することを総括的な目的とする。
この目的を達成するため、本発明は、所定ビット長のデータの先頭にスタートビットを挿入し、かつ、末尾にストップビットを挿入してシリアル伝送する非同期伝送方法において、前記データの所定ビット数毎に所定論理値のフィックストビットを挿入して伝送するよう構成される。
このような非同期伝送方法によれば、アイドル状態期間を最小で所定ビット数＋１ビットに削減でき、伝送効率を大幅に向上することができる。
【図面の簡単な説明】  本発明の他の目的、特徴及び利点は添付の図面を参照しながら以下の詳細な説明を読むことにより一層明瞭となるであろう。
図１は、従来の非同期伝送方法による信号波形を示す図である。
図２は、本発明の非同期伝送方法による信号波形を示す図である。
図３は、本発明の非同期伝送方法を適用したデータ通信インタフェース回路の一実施例のブロック図である。
図４は、送受信コントロール部が実行する送信処理のフローチャートである。
図５は、送受信コントロール部が実行する受信処理のフローチャートである。
図６は、２つのユニット間で設定情報を受け渡す実施例のブロック図である。
【発明を実施するための最良の形態】  以下、本発明の実施例を図面に基づいて説明する。
図２に、本発明の非同期伝送方法による信号波形を示す。ここでは、送信データ長を例えば３２ビットとする。同図中、先頭にスタートビットＦ−Ｔｏｐ（論理値”０”の１ビット）、末尾にストップビット（論理値”１”の１ビット）、そしてデータを１６ビットのブロックに分割し、１６ビット目と１７ビット目の間にフィックストビット（論理値”０”の１ビット）を挿入してデータフレームを構成する。これに続けて１７ビット以上のアイドル状態期間が設けられている。
このとき、１フレーム長は、次のようになる。
１（スタートビット）＋１６（第１データブロック）＋１（フィックストビット）＋１６（第２データブロック）＋１（ストップビット）＝３５ビット
このフレーム構成をとることにより、スタートビットＦ−Ｔｏｐを認識するプロトコルを「１６ビットより長い（１７ビット以上）のアイドル状態期間から論理値”０”に移り変わる」と決めることができる。
これにより、従来は３３ビット以上必要であったアイドル状態期間をほぼ半分の１７ビットにまで減らすことができる。つまり、フィックストビットを１ビット追加するだけで通信効率を大幅に改善することができる。
ここで、送信データ長を長く（例えば９６ビット、または１２８ビット）設定した場合でも、１６ビット毎にフィックストビットを挿入してやれば、送信データ間に最小１７ビットのアイドル状態期間があれば良い。なお、受信の際にはこの１６ビット毎に挿入されるフィックストビットを取り除く。
図３は、本発明の非同期伝送方法を適用したデータ通信インタフェース回路の一実施例のブロック図を示す。同図中、ビットレートジェネレータ１０は、外部より供給されるシステムクロックを所定の分周比で分周してビットレートクロック及びサンプリングクロックを生成し、これらのクロックを送受信コントロール部１２に供給する。
送受信コントロール部１２は、ビットレートクロックを送信シフトレジスタ１４に供給し、サンプリングクロックを受信シフトレジスタ１６に供給する。また、送受信コントロール部１２は上位装置からデータバス２２を介して送信要求を供給されると、送信データレジスタ１８に書き込み／読み出し指示信号を供給し、受信データのアイドル状態に続くスタートビットを検出すると、受信データレジスタ２０に書き込み／読み出し指示信号を供給する。
送信データレジスタ１８は、後述するメモリからデータバス２２を介して転送される３２ビットパラレルの送信データを送受信コントロール部１２からの書き込み指示に従って格納し、また、送受信コントロール部１２からの読み出し指示に従って読み出し、送信シフトレジスタ１４に供給する。
送信シフトレジスタ１４は、少なくとも３５ビットのデータを格納でき、送信データレジスタ１８から３２ビットパラレルの送信データを供給されると、送受信コントロール部１２からの書き込み指示に従って、送信データの上位１６ビットを第２〜第１７ビットに格納し、送信データの下位１６ビットを第１９〜第３４ビットに格納し、第１，第１８ビットにフィックストビット”０”をセットし、第３５ビットにストップビット”１”をセットする。そして、送受信コントロール部１２からのビットレートクロックでパラレル／シリアル変換してシリアル出力する。
受信シフトレジスタ１６は、シリアル入力データを送受信コントロール部１２からのサンプリングクロックにより取り込んでシフトする。受信シフトレジスタ１６は少なくとも５１ビットのデータを格納でき、格納しているデータの第１〜第１８ビットをパラレルに送受信コントロール部１２に供給する。また、送受信コントロール部１２から読み出し指示信号を供給されると、格納しているデータの第１９〜第３４ビット及び第３６〜第５１ビットの合計３２ビットをパラレルに受信データレジスタ２０に供給する。
受信データレジスタ２０は、受信シフトレジスタ１６から供給される３２ビットパラレルの受信データを送受信コントロール部１２からの書き込み指示に従って格納し、送受信コントロール部１２からの読み出し指示に従って読み出し、データバス２２を介して後述するメモリに転送する。
図４は、送受信コントロール部１２が実行する送信処理のフローチャートを示す。この処理は上位装置から送信要求を受信すると開始される。同図中、送受信コントロール部１２はステップＳ１０で既に１７ビット以上のアイドル状態（”１”の出力状態）を持続しているか否かを判別する。この判別を満足しない場合には、満足するまでステップＳ１０を繰り返す。
ステップＳ１０の判別を満足した場合には、ステップＳ１２で送信データレジスタ１８に書き込み指示信号を供給して送信データを格納させる。そして、ステップＳ１４で送信データレジスタ１８に読み出し指示信号を供給して送信データを読み出させると共に、送信シフトレジスタ１４に書き込み指示信号を供給して送信データの上位１６ビットを送信シフトレジスタ１４の第２〜第１７ビットにセットし、送信データの下位１６ビットを第１９〜第３４ビットにセットし、第１，第１８ビットにフィックストビット”０”をセットし、第３５ビットにストップビット”１”をセットして、送信シフトレジスタ１４に格納させる。
次に、ステップＳ１６でビットレートクロックを送信シフトレジスタ１４に供給し、送信シフトレジスタ１４の内容をパラレル／シリアル変換してシリアル出力させ、この処理サイクルを終了する。
図５は、送受信コントロール部１２が実行する受信処理のフローチャートを示す。この処理はサンプリングクロック周期で繰り返し実行される。同図中、送受信コントロール部１２はステップＳ２０で受信シフトレジスタ１６から供給される１８ビットパラレルの受信データを受け取り、ステップＳ２２でこの受信データの第１〜第１８ビットが所定パターン”１１１１１１１１１１１１１１１１１０”であるか否かを判別する。
ステップＳ２２を満足した場合には、ステップＳ２４で読み出し指示信号を受信シフトレジスタ１６に供給して、その格納データの第１９〜第３４ビット及び第３６〜第５１ビットの合計３２ビットをパラレルに出力させ、かつ、受信データレジスタ２０に書き込み指示信号を供給して上記３２ビットの受信データを格納させる。そして、ステップＳ２６で受信データレジスタ２０に読み出し指示信号を供給して格納している３２ビットの受信データをデータバス２２に送出する。ステップＳ２２を満足しない場合には、この処理サイクルを終了する。
従来はデータフレームの間隔としてそのデータ長より大きなアイドル状態期間が必要であったが、ｎ（ｎは例えば１６ビット）毎にフィックストビットを挿入することにより、アイドル状態期間を最小ｎ＋１ビットまで削減できる。したがって、伝送効率を大幅に向上することができる。
また、送信データのデータ長が大きくても、フレーム間隔を最小ｎ＋１ビットまで削減できるため、ｎビット毎にフィックストビットを挿入していっても送信データの大きさから効率面での影響は小さく、ビットレートを上げれば大容量の伝送が可能となる。
ここで、交換機等の装置内の複数ユニット間で、情報量の大きなデータ通信を追加したいが、両ユニット間の伝送路にほとんど空きが無い場合などに、両ユニットに図３のデータ通信インタフェース回路を実装することにより、少ない伝送路で、簡潔な通信プロトコルを用いた大容量の通信が実現できる。
図６は、２つのユニット３０，４０間で６４ビットの設定情報を受け渡す実施例のブロック図を示す。同図中、ユニット３０，４０内のデータ通信インタフェース３２，４２は図３に示す構成である。
メモリ３４には２ワード６４ビットの設定情報が格納されており、この設定情報がユニット３０の制御により送信要求と共にワード単位でデータ通信インタフェース３２のデータバス２２に供給される。
データ通信インタフェース３２の送信シフトレジスタ１４からシリアルに出力される設定情報はデータ線３５を通してデータ通信インタフェース４２の受信シフトレジスタ１６に転送され、データ通信インタフェース４２のデータバスを通してワード単位でメモリ４４に格納される。
これにより、１本のシリアル線にて、６４ビットの大容量情報の受け渡しが効率よく行える。
ところで、ユニット３０，４０それぞれのシステムクロックの周波数が異なる場合には、例えばユニット３０内にクロック発生器を設け、その発生クロックをシステムクロックとしてデータ通信インタフェース３２に供給すると共に、ユニット３０，４０を接続する制御線を通してユニット４０のデータ通信インタフェース４２に供給して、ユニット３０，４０それぞれのシステムクロックを一致させる。
なお、送信シフトレジスタ１４が請求項記載の送信シフトレジスタ手段に対応し、送受信コントロール部１２が格納制御手段に対応し、受信シフトレジスタ１６が受信シフトレジスタ手段に対応し、送受信コントロール部１２が出力制御手段に対応する。
【図１】
2004064351.tif 000003
【図２】
2004064351.tif 000004
【図３】
2004064351.tif 000005
【図４】
2004064351.tif 000006
【図５】
2004064351.tif 000007
【図６】
2004064351.tif 000008
【国際調査報告】
2004064351.tif 000009
2004064351.tif 000010
2004064351.tif 000011