(57)【要約】この駆動回路（１）は、電源電位（ＶＤＤ）のラインと出力ノード（Ｎ２）との間に接続された第１Ｎ型トランジスタ（１０）と、電源電位（ＶＤＤ）のラインと第１Ｎ型トランジスタ（１０）のゲートとの間に接続されたＰ型トランジスタ（８）と、第１Ｎ型トランジスタ（１０）のゲートと所定のノード（Ｎ９）との間にダイオード接続された第２Ｎ型トランジスタ（９）と、所定のノード（９）の電位（ＶＭ）が入力電位（ＶＩ）に一致するようにＰ型トランジスタ（８）のゲート電位を制御する差動増幅回路（２）とを備える。
2004049562.tif 000002
【特許請求の範囲】
【請求項１】
入力電位（ＶＩ）に応じた電位（ＶＯ）を出力ノード（Ｎ２）に出力する駆動回路であって、
第１の電源電位（ＶＤＤ）のラインと前記出力ノード（Ｎ２）との間に接続された第１のトランジスタ（１０）、
そのゲートおよび第１の電極が前記第１のトランジスタ（１０）のゲートに接続され、その第２の電極が第１のノード（Ｎ９）に接続された第２のトランジスタ（９）、
第２および第３の電源電位（ＶＤＤ，ＧＮＤ）のライン間に前記第２のトランジスタ（９）と直列接続された第３のトランジスタ（８）、および
前記第１のノード（Ｎ９）の電位が前記入力電位（ＶＩ）に一致するように前記第３のトランジスタ（８）のゲート電位を制御する第１の差動増幅回路（２）を備える、駆動回路。
【請求項２】
前記第３のトランジスタ（８）は、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（９）の第１の電極との間に接続され、
さらに、前記第１のノード（Ｎ９）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続された電流制限素子（１１）を備える、請求の範囲第１項に記載の駆動回路。
【請求項３】
さらに、前記電流制限素子（１１）に並列接続され、前記入力電位（ＶＩ）が前記第２の電源電位（ＶＤＤ）側から前記第１の電源電位（ＧＮＤ）側に変化したことに応じてパルス的に導通するスイッチング素子（７６）を備える、請求の範囲第２項に記載の駆動回路。
【請求項４】
前記第３のトランジスタ（３５）は、前記第１のノード（Ｎ３４）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続され、
さらに、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（３４）の第１の電極との間に接続された電流制限素子（３２）を備える、請求の範囲第１項に記載の駆動回路。
【請求項５】
さらに、前記電流制限素子（３２）に並列接続され、前記入力電位（ＶＩ）が前記第３の電源電位（ＧＮＤ）側から前記第２の電源電位（ＶＤＤ）側に変化したことにおいてパルス的に導通するスイッチング素子（８１）を備える、請求の範囲第４項に記載の駆動回路。
【請求項６】
さらに、前記出力ノード（Ｎ２）と第４の電源電位（ＧＮＤ）のラインとの間に接続された電流制限素子（１２）を備える、請求の範囲第１項に記載の駆動回路。
【請求項７】
前記第３のトランジスタ（８）は、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（９）の第１の電極との間に接続され、
さらに、第４の電源電位（ＧＮＤ）のラインと前記出力ノード（Ｎ２）との間に接続された第４のトランジスタ（１０２）、
そのゲートおよび第１の電極が前記第４のトランジスタ（１０２）のゲートに接続され、その第２の電極が前記第１のノード（Ｎ９）に接続された第５のトランジスタ（１０１）、および
前記第５のトランジスタ（１０１）の第１の電極と前記第３の電源電位（ＧＮＤ）のラインとの間に接続された電流制限素子（１１）を備え、
前記第１および第２のトランジスタは第１の導電形式であり、
前記第４および第５のトランジスタは第２の導電形式である、請求の範囲第１項に記載の駆動回路。
【請求項８】
さらに、前記駆動回路のオフセット電圧を打ち消すオフセット補償回路（７１，Ｓ１〜Ｓ３）を備える、請求の範囲第１項に記載の駆動回路。
【請求項９】
前記オフセット補償回路（７１，Ｓ１〜Ｓ３）は、
キャパシタ（７１）、
前記キャパシタ（７１）の一方電極に前記入力電位（ＶＩ）を与えるとともに前記キャパシタ（７１）の他方電極を前記出力ノード（Ｎ２）に接続する第１の切換回路（Ｓ１，Ｓ２）、および
前記キャパシタ（７１）の他方電極に前記入力電位（ＶＩ）を与えるとともに前記キャパシタ（７１）の一方電極の電位を前記入力電位（ＶＩ）の代わりに前記第１の差動増幅回路（２）に与える第２の切換回路（Ｓ３）を含む、請求の範囲第８項に記載の駆動回路。
【請求項１０】
前記第１および第２のトランジスタ（１０，９）は第１の導電形式であり、
さらに、第４の電源電位（ＧＮＤ）のラインと前記出力ノード（Ｎ２）との間に接続された第２の導電形式の第４のトランジスタ（５８）、
そのゲートおよび第１の電極が前記第４のトランジスタ（５８）のゲートに接続され、その第２の電極が第２のノード（Ｎ５６）に接続された第２の導電形式の第５のトランジスタ（５７）、
前記第２および第３の電源電位（ＶＤＤ，ＧＮＤ）のライン間に前記第５のトランジスタ（５７）と直列接続された第６のトランジスタ（６７）、および
前記第２のノード（Ｎ５６）の電位が前記入力電位（ＶＩ）に一致するように前記第６のトランジスタ（６７）のゲート電位を制御する第２の差動増幅回路（２６）を備える、請求の範囲第１項に記載の駆動回路。
【請求項１１】
前記第３のトランジスタ（８）は、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（９）の第１の電極との間に接続され、
前記第６のトランジスタ（６７）は、前記第３の電源電位（ＧＮＤ）のラインと前記第５のトランジスタ（５７）の第１の電極との間に接続され、
さらに、前記第１のノード（Ｎ９）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続された第１の電流制限素子（１１）、および
前記第２のノード（Ｎ５６）と前記第２の電源電位（ＶＤＤ）のラインとの間に接続された第２の電流制限素子（６６）を備える、請求の範囲第１０項に記載の駆動回路。
【請求項１２】
前記第３のトランジスタ（３５）は、前記第１のノード（Ｎ３４）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続され、
前記第６のトランジスタ（５６）は、前記第２のノード（Ｎ５７）と前記第２の電源電位（ＶＤＤ）のラインとの間に接続され、
さらに、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（３４）の第１の電極との間に接続された第１の電流制限素子（３２）、および
前記第３の電源電位（ＶＤＤ）のラインと前記第５のトランジスタ（５７）の第１の電極との間に接続された第２の電流制限素子（５９）を備える、請求の範囲第１０項に記載の駆動回路。
【請求項１３】
前記第３のトランジスタ（８）は、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（９）の第１の電極との間に接続され、
前記第６のトランジスタ（５６）は、前記第２のノード（Ｎ５６）と前記第２の電源電位（ＶＤＤ）のラインとの間に接続され、
さらに、前記第１のノード（Ｎ９）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続された第１の電流制限素子（１１）、および
前記第３の電源電位（ＧＮＤ）のラインと前記第５のトランジスタ（５７）の第１の電極との間に接続された第２の電流制限素子（５９）を備える、請求の範囲第１０項に記載の駆動回路。
【請求項１４】
さらに、前記第１〜第３のトランジスタ（８〜１０）および前記第１の差動増幅回路（２）のオフセット電圧（ＶＯＦａ）を打ち消す第１のオフセット補償回路（１２，１１１ａ，Ｓ１ａ〜Ｓ４ａ）、および
前記第４〜第６のトランジスタ（５６〜５８）および前記第２の差動増幅回路（２）のオフセット電圧（ＶＯＦｂ）を打ち消す第２のオフセット補償回路（６０，１１１ｂ，Ｓ１ｂ〜Ｓ４ｂ）を備える、請求の範囲第１０項に記載の駆動回路。
【請求項１５】
前記第１および第４のトランジスタ（１０，５８）の一方電極は、前記出力ノード（Ｎ２）に接続される代わりに、それぞれ第３および第４のノード（Ｎ１０，Ｎ６０）に接続され、
前記第１のオフセット補償回路（１２，１１１ａ，Ｓ１ａ〜Ｓ４ａ）は、
前記第３のノード（Ｎ１０）と第６の電源電位（ＧＮＤ）のラインとの間に接続された第１の電流制限素子（１２）、
第１のキャパシタ（１１１ａ）、
前記第１のキャパシタ（１１１ａ）の一方電極に前記入力電位（ＶＩ）を与えるとともに前記第１のキャパシタ（１１１ａ）の他方電極を前記第３のノード（Ｎ１０）に接続する第１の切換回路（Ｓ１ａ，Ｓ２ａ）、
前記第１のキャパシタ（１１１ａ）の他方電極に前記入力電位（ＶＩ）を与えるとともに前記第１のキャパシタ（１１１ａ）の一方電極の電位を前記入力電位（ＶＩ）の代わりに前記第１の差動増幅回路（２）に与える第２の切換回路（Ｓ３ａ）、および
前記第３のノード（Ｎ１０）の電位を前記出力ノード（Ｎ２）に与える第３の切換回路（Ｓ４ａ）を含み、
前記第２のオフセット補償回路（６０，１１１ｂ，Ｓ１ｂ〜Ｓ４ｂ）は、
前記第４のノード（Ｎ６０）と第７の電源電位（ＶＤＤ）のラインとの間に接続された第２の電流制限素子（６０）、
第２のキャパシタ（１１１ｂ）、
前記第２のキャパシタ（１１１ｂ）の一方電極に前記入力電位（ＶＩ）を与えるとともに前記第２のキャパシタ（１１１ｂ）の他方電極を前記第４のノード（Ｎ６０）に接続する第４の切換回路（Ｓ１ｂ，Ｓ２ｂ）、
前記第２のキャパシタ（１１１ｂ）の他方電極に前記入力電位（ＶＩ）を与えるとともに前記第２のキャパシタ（１１１ｂ）の一方電極を前記入力電位（ＶＩ）の代わりに前記第２の差動増幅回路（２）に与える第５の切換回路（Ｓ３ｂ）、および
前記第４のノード（Ｎ６０）の電位を前記出力ノード（Ｎ２）に与える第６の切換回路（Ｓ４ｂ）を備える、請求の範囲第１４項に記載の駆動回路。
【請求項１６】
前記第１の差動増幅回路（２）は、
それらのゲートがそれぞれ入力電位（ＶＩ）および前記第１のノード（Ｎ９）の電位を受け、それらの第１の電極が互いに接続された第１の導電形式の第４および第５のトランジスタ（５，６）、
それぞれ第４の電源電位（ＶＤＤ）のラインと前記第４および第５のトランジスタ（５，６）の第２の電極との間に接続され、それらのゲートが共に前記第５のトランジスタ（６）の第２の電極に接続された第２の導電形式の第６および第７のトランジスタ（３，４）、および
前記第４および第５のトランジスタ（５，６）の第１の電極と第５の電源電位（ＧＮＤ）のラインとの間に接続された電流制限素子（７）を備える、請求の範囲第１項に記載の駆動回路。
【請求項１７】
前記第１、第２および第４の電源電位は同じ電位（ＶＤＤ）であり、
前記第３および第５の電位は同じ電位（ＧＮＤ）である、請求の範囲第１６項に記載の駆動回路。
【請求項１８】
前記第１、第２および第５の電源電位は同じ電位（ＶＤＤ）であり、
前記第３および第４の電源電位は同じ電位（ＧＮＤ）である、請求の範囲第１６項に記載の駆動回路。
【請求項１９】
前記第１の差動増幅回路（２１）は、
それらのゲートがそれぞれ前記入力電位（ＶＩ）および前記第１のノード（Ｎ９）の電位を受け、それらの第１の電極が互いに接続された第４および第５のトランジスタ（５，６）、
それぞれ第４の電源電位（ＶＤＤ）のラインと前記第４および第５のトランジスタ（５，６）の第２の電極との間に接続された第１および第２の抵抗素子（２２，２３）、および
前記第４および第５のトランジスタ（５，６）の第１の電極と第５の電源電位（ＧＮＤ）のラインとの間に接続された電流制限素子（７）を備える、請求の範囲第１項に記載の駆動回路。
【請求項２０】
前記第１〜第３のトランジスタ（８〜１０）の各々は、薄膜トランジスタである、請求の範囲第１項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】  この発明は駆動回路に関し、特に、入力電位に応じた電位を出力ノードに出力する駆動回路に関する。
【背景技術】  図２２は、従来の駆動回路１３０の構成を示す回路図である。図２２において、この駆動回路１３０は、差動増幅回路１３１、Ｐ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）１３２および定電流回路１３３を備える。Ｐ型トランジスタ１３２は、電源電位ＶＤＤのラインと出力ノードＮ１３２との間に接続される。定電流回路１３３は、出力ノードＮ１３２から接地電位ＧＮＤのラインに一定の電流を流出させる。差動増幅回路１３１の非反転入力端子は入力ノードＮ１３１の電位ＶＩを受け、その反転入力端子は出力ノードＮ１３２の電位ＶＯを受け、その出力端子はＰ型トランジスタ１３２のゲートに接続される。
出力電位ＶＯが入力電位ＶＩよりも高い場合は、差動増幅回路１３１の出力電位が上昇してＰ型トランジスタ１３２に流れる電流が減少し、出力電位ＶＯが低かする。出力電位ＶＯが入力電位ＶＩよりも低い場合は、差動増幅回路１３１の出力電位が低下してＰ型トランジスタ１３２に流れる電流が増加し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩになる。
しかし、従来の駆動回路１３０では、出力電位ＶＯが差動増幅回路１３１に直接フィードバックされているので、負荷容量が大きい場合に負荷容量が変動したり、入力電位ＶＩが変動すると、発振現象が生じてしまうという問題があった。
【発明の開示】
それゆえに、この発明の主たる目的は、発振現象が生じにくい駆動回路を提供することである。
この発明に係る駆動回路は、入力電位に応じた電位を出力ノードに出力する駆動回路であって、第１の電源電位のラインと出力ノードとの間に接続された第１のトランジスタと、そのゲートおよび第１の電極が第１のトランジスタのゲートに接続され、その第２の電極が第１のノードに接続された第２のトランジスタと、第２および第３の電源電位のライン間に第２のトランジスタと直列接続された第３のトランジスタと、第１のノードの電位が入力電位に一致するように第３のトランジスタのゲート電位を制御する第１の差動増幅回路とを備えたものである。したがって、第１のノードの容量は出力ノードに接続される負荷容量に比べて十分に小さいので、発振現象は生じにくくなる。
【図面の簡単な説明】  図１は、この発明の実施の形態１によるプッシュ型駆動回路の構成を示す回路図である。
図２Ａ〜２Ｃの各々は、図１に示した定電流回路の構成を例示する回路図である。
図３は、実施の形態１の変更例を示す回路図である。
図４は、実施の形態１の他の変更例を示す回路図である
図５は、この発明の実施の形態２によるプッシュ型駆動回路の構成を示す回路図である。
図６Ａ〜６Ｃの各々は、図５に示した定電流回路の構成を例示する回路図である。
図７は、実施の形態２の変更例を示す回路図である。
図８は、実施の形態２の他の変更例を示す回路図である。
図９は、この発明の実施の形態３によるプル型駆動回路の構成を示す回路図である。
図１０は、実施の形態３の変更例を示す回路図である。
図１１は、実施の形態３の他の変更例を示す回路図である
図１２は、オフセット補償機能付プッシュ型駆動回路の構成を示す回路図である。
図１３は、この発明の実施の形態５によるプッシュ型駆動回路の構成を示す回路図である。
図１４は、この発明の実施の形態６によるプッシュ型駆動回路の構成を示す回路図である。
図１５は、この発明の実施の形態７によるプッシュプル型駆動回路の構成を示す回路図である。
図１６は、実施の形態７の変更例を示す回路図である。
図１７は、実施の形態７の他の変更例を示す回路図である。
図１８は、実施の形態７のさらに他の変更例を示す回路図である。
図１９は、この発明の実施の形態８によるプッシュプル型駆動回路の構成を示す回路図である。
図２０は、この発明の実施の形態９によるプッシュプル型駆動回路の構成を示す回路図である。
図２１は、この発明の実施の形態１０によるオフセット補償機能付プッシュプル型駆動回路の構成を示す回路図である。
図２２は、従来の駆動回路の構成を示す回路図である。
【発明を実施するための最良の形態】  ［実施の形態１］
図１は、この発明の実施の形態１によるプッシュ型駆動回路１の構成を示す回路図である。図１において、この駆動回路１は、差動増幅回路２、Ｐ型トランジスタ８、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）９，１０および定電流回路１１，１２を備える。
差動増幅回路２は、Ｐ型トランジスタ３，４、Ｎ型トランジスタ５，６および定電流回路７を含む。Ｐ型トランジスタ３，４は、それぞれ電源電位ＶＤＤのラインとノードＮ３，Ｎ４との間に接続され、それらのゲートは共にノードＮ４に接続される。Ｐ型トランジスタ３，４は、カレントミラー回路を構成する。Ｎ型トランジスタ５，６は、それぞれノードＮ３，Ｎ４とノードＮ５との間に接続され、それらのゲートはそれぞれ入力ノードＮ１の電位ＶＩおよびノードＮ９の電位ＶＭを受ける。定電流回路７は、ノードＮ５と接地電位ＧＮＤのラインとの間に接続され、ノードＮ５から接地電位ＧＮＤのラインに所定値の定電流Ｉ１を流出させる。
Ｐ型トランジスタ８、Ｎ型トランジスタ９および定電流回路１１は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ８のゲートは、差動増幅回路２の出力ノードＮ３の電位Ｖ３を受ける。Ｎ型トランジスタ９のゲートは、そのドレインに接続される。Ｎ型トランジスタ９は、ダイオード素子を構成する。定電流回路１１は、ノードＮ９から接地電位ＧＮＤのラインに所定値の定電流Ｉ２を流出させる。Ｎ型トランジスタ９のソース（ノードＮ９）の電位ＶＭは、Ｎ型トランジスタ６のゲートに与えられる。Ｎ型トランジスタ１０は、電源電位ＶＤＤのラインと駆動回路１の出力ノードＮ２との間に接続され、そのゲートはトランジスタ８と９の間のノードＮ８の電位ＶＣを受ける。定電流回路１２は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、出力ノードＮ２から接地電位ＧＮＤのラインに所定値の定電流Ｉ３を流出させる。
次に、この駆動回路１の動作について説明する。この駆動回路１では、差動増幅回路２の動作により、ノードＮ９の電位ＶＭは入力ノードＮ１の電位に等しくなる。すなわち、Ｎ型トランジスタ６とＰ型トランジスタ４は直列接続され、Ｐ型トランジスタ３と４はカレントミラー回路を構成しているので、Ｐ型トランジスタ３にはモニタ電位ＶＭに応じた値の電流が流れる。
モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ３に流れる電流がＮ型トランジスタ５に流れる電流よりも大きくなってノードＮ３の電位Ｖ３が上昇する。これにより、Ｐ型トランジスタ８に流れる電流が小さくなってモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ３に流れる電流がＮ型トランジスタに流れる電流よりも小さくなってノードＮ３の電位Ｖ３が低下する。これにより、Ｐ型トランジスタ８に流れる電流が大きくなってモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩになる。
定電流回路１１の電流Ｉ２は小さな値に設定されているので、ノードＮ８の電位ＶＣはＶＣ＝ＶＭ＋ＶＴＮとなる。ここで、ＶＴＮはＮ型トランジスタのしきい値電圧である。また、Ｎ型トランジスタ１０の電流駆動能力を定電流回路１２の電流駆動能力よりも十分に大きくすると、Ｎ型トランジスタ１０がソースフォロワ動作をし、出力ノードＮ２の電位ＶＯはＶＯ＝ＶＣ−ＶＴＮ＝ＶＭ＝ＶＩとなる。したがって、入力電位ＶＩと等しい出力電位ＶＯが得られる。
なお、Ｎ型トランジスタ９，１０と定電流回路１１，１２の電流Ｉ２，Ｉ３との関係についてより詳細に説明すると、以下のようになる。Ｎ型トランジスタ９，１０の電流増幅係数をそれぞれβ９，β１０とすると、Ｎ型トランジスタ９，１０と定電流回路１１，１２の電流Ｉ２，Ｉ３との間には次式が成立する。
Ｉ２＝β９（ＶＣ−ＶＭ−ＶＴＮ）２／２  …（１）
Ｉ３＝β１０（ＶＣ−ＶＯ−ＶＴＮ）２／２  …（２）
ここで、ＶＭ（＝ＶＩ）＝ＶＯと仮定すると（１）式より次式が成立する。
Ｉ２＝β９（ＶＣ−ＶＯ−ＶＴＮ）２／２  …（３）
さらに、（３）および（２）式より次式が成立する。
Ｉ２／Ｉ３＝β９／β１０  …（４）
つまり、ＶＩ＝ＶＯとなるように、（４）式を満足するＩ２，Ｉ３，β９，β１０を設定すればよい。
この実施の形態１では、差動増幅回路２へのフィードバックループの容量がＮ型トランジスタ６，９，１０のゲート容量になるので、差動増幅回路１３１に負荷容量が直接接続されていた従来に比べ、差動増幅回路２へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路１において発振現象が生じることはない。
なお、電界効果トランジスタ３〜６，８〜１０の各々は、ＭＯＳトランジスタであってもよいし、薄膜トランジスタ（ＴＦＴ）でもよい。薄膜トランジスタは、ポリシリコン薄膜、アモルファスシリコン薄膜などのどのような半導体薄膜で形成されたものでもよいし、樹脂基板、ガラス基板などのどのような絶縁基板上に形成されたものでもよい。
また、図２Ａ〜２Ｃの各々は、図１に示した定電流回路７の構成を例示する回路図である。図２Ａでは、定電流回路７は、抵抗素子１３およびＮ型トランジスタ１４，１５を含む。抵抗素子１３およびＮ型トランジスタ１４は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ１５はノードＮ５と接地電位ＧＮＤのラインとの間に接続される。Ｎ型トランジスタ１４，１５のゲートは、共にＮ型トランジスタ１４のドレインに接続される。Ｎ型トランジスタ１４と１５は、カレントミラー回路を構成する。抵抗素子１３およびＮ型トランジスタ１４には、抵抗素子１３の抵抗値に応じた値の一定電流が流れる。Ｎ型トランジスタ１５には、Ｎ型トランジスタ１４に流れる電流に応じた値の一定電流Ｉ１が流れる。
図２Ｂでは、定電流回路７はＮ型トランジスタ１６を含む。Ｎ型トランジスタ１６は、ノードＮ５と接地電位ＧＮＤのラインとの間に接続され、そのゲートは一定のバイアス電位ＶＢＮを受ける。バイアス電位ＶＢＮは、Ｎ型トランジスタ１６が飽和領域で動作するような所定のレベルに設定される。これにより、Ｎ型トランジスタ１６には、一定の電流Ｉ１が流れる。
図２Ｃでは、定電流回路７は、デプレッション型のＮ型トランジスタ１７を含む。Ｎ型トランジスタ１７は、ノードＮ５と接地電位ＧＮＤとのラインとの間に接続され、そのゲートは接地電位ＧＮＤのラインに接続される。Ｎ型トランジスタ１７は、ゲート−ソース間電圧が０Ｖのときでも一定の電流Ｉ１を流すように形成されている。なお、定電流回路１１は、定電流回路７と同じ構成にしてもよいし、電流Ｉ２を流す抵抗素子で構成してもよい。また、定電流回路１２は、定電流回路７と同じ構成にしてもよいし、電流Ｉ３を流す抵抗素子で構成してもよい。
また、図３の駆動回路１８では、Ｐ型トランジスタ３，４のソースとＰ型トランジスタ８のソースとＮ型トランジスタ１０のドレインとにそれぞれ互いに異なる電源電位Ｖ１，Ｖ２，Ｖ３が与えられる。また、定電流回路７，１１，１２の低電位側端子がそれぞれ互いに異なる電源電位Ｖ４，Ｖ５，Ｖ６に接続される。この変更例でも、図１の駆動回路１と同じ効果が得られる。
また、図４の駆動回路２０は、図１の駆動回路１の差動増幅回路２を差動増幅回路２１で置換したものである。差動増幅回路２１は、差動増幅回路２のＰ型トランジスタ３，４をそれぞれ抵抗素子２２，２３で置換したものである。抵抗素子２２，２３は、それぞれ電源電位ＶＤＤのラインとノードＮ３，Ｎ４との間に接続される。
Ｎ型トランジスタ５に流れる電流とＮ型トランジスタ６に流れる電流との合計は、定電流回路７に流れる電流Ｉ１に等しくなる。モニタ電位ＶＭが入力電位ＶＩに等しい場合は、Ｎ型トランジスタ５に流れる電流とＮ型トランジスタ６に流れる電流とが等しくなっている。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、Ｎ型トランジスタ６の電流が増加するとともにＮ型トランジスタ５の電流が減少し、ノードＮ３の電位Ｖ３が上昇してＰ型トランジスタ８の電流が減少し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、Ｎ型トランジスタ６の電流が減少するとともにＮ型トランジスタ５の電流が増加し、ノードＮ３の電位Ｖ３が低下してＰ型トランジスタ８の電流が増加し、モニタ電位ＶＭが上昇する。したがって、モニタ電位ＶＭは入力電位ＶＩと同じレベルに保持され、ＶＯ＝ＶＩとなる。この変更例でも、図１の駆動回路１と同じ効果が得られる。
［実施の形態２］
図５は、この発明の実施の形態２によるプッシュ型駆動回路２５の構成を示す回路図である。図５において、この駆動回路２５は、差動増幅回路２６、定電流回路３２，３３およびＮ型トランジスタ３４〜３６を備える。
差動増幅回路２６は、定電流回路２７、Ｐ型トランジスタ２８，２９およびＮ型トランジスタ３０，３１を含む。定電流回路２７は、電源電位ＶＤＤのラインとノードＮ２７との間に接続され、電源電位ＶＤＤのラインからノードＮ２７に所定値の定電流Ｉ１を流入させる。Ｐ型トランジスタ２８，２９は、それぞれノードＮ２７とノードＮ２８，Ｎ２９の間に接続され、それらのゲートはそれぞれ入力電位ＶＩおよびモニタ電位ＶＭを受ける。Ｎ型トランジスタ３０，３１は、それぞれノードＮ２８，Ｎ２９と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともにノードＮ２９に接続される。Ｎ型トランジスタ３０と３１は、カレントミラー回路を構成する。
定電流回路３２およびＮ型トランジスタ３４，３５は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。定電流回路３２は、電源電位ＶＤＤのラインからノードＮ３２に所定値の定電流Ｉ２を流入させる。Ｎ型トランジスタ３４のゲートは、そのドレイン（ノードＮ３２）に接続される。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｎ型トランジスタ３４と３５の間のノードＮ３４の電位がモニタ電位ＶＭとなる。Ｎ型トランジスタ３５のゲートは、差動増幅回路２６の出力ノードＮ２８の電位Ｖ２８を受ける。Ｎ型トランジスタ３６は、電源電位ＶＤＤのラインと出力ノードＮ２との間に接続され、そのゲートはノードＮ３２の電位ＶＣを受ける。定電流回路３３は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、出力ノードＮ２から接地電位ＧＮＤのラインに所定値の定電流Ｉ３を流出させる。
次に、この駆動回路２５の動作について説明する。この駆動回路２５では、差動増幅回路２６の動作により、モニタ電位ＶＭは入力電位ＶＩに等しくなる。すなわち、Ｐ型トランジスタ２９とＮ型トランジスタ３１は直列接続され、Ｎ型トランジスタ３０と３１はカレントミラー回路を構成しているので、Ｎ型トランジスタ３０にはモニタ電位ＶＭに応じた値の電流が流れる。
モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ３０に流れる電流がＰ型トランジスタ２９に流れる電流よりも小さくなってノードＮ２８の電位Ｖ２８が上昇する。これにより、Ｎ型トランジスタ３５に流れる電流が大きくなってモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ３０に流れる電流がＰ型トランジスタ２８に流れる電流よりも大きくなってノードＮ２８の電位Ｖ２８が低下する。これにより、ＭＯＳトランジスタ３５に流れる電流が小さくなってモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩになる。
定電流回路３２の電流Ｉ２は十分に小さい値に設定されているので、ノードＮ３２の電位ＶＣはＶＣ＝ＶＭ＋ＶＴＮとなる。また、Ｎ型トランジスタ３６の電流駆動能力を定電流回路３３の電流駆動能力よりも十分に大きくすると、Ｎ型トランジスタがソースフォロワ動作をし、出力ノードＮ２の電位ＶＯはＶＯ＝ＶＣ−ＶＴＮ＝ＶＭ＝ＶＩとなる。したがって、入力電位ＶＩに等しいレベルの出力電位ＶＯが得られる。
この実施の形態２では、差動増幅回路２６へのフィードバックループの容量がトランジスタ２９，３４，３６のゲート容量になるので、負荷容量が差動増幅回路１３１に直接接続されていた従来に比べ、差動増幅回路２６へのフィードバックループの容量が十分小さくなる。したがって、駆動回路２５において発振現象が生じることはない。
また、図６Ａ〜６Ｃの各々は、図５に示した定電流回路２７の構成を例示する回路図である。図６Ａでは、定電流回路２７は、Ｐ型トランジスタ３７，３８および抵抗素子３９を含む。Ｐ型トランジスタ３７および抵抗素子３９は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ３８は電源電位ＶＤＤのラインとノードＮ２７との間に接続される。Ｐ型トランジスタ３７，３８のゲートは、共にＰ型トランジスタ３７のドレインに接続される。Ｐ型トランジスタ３７と３８は、カレントミラー回路を構成する。Ｐ型トランジスタ３７および抵抗素子３９には、抵抗素子３９の抵抗値に応じた値の一定電流が流れる。Ｐ型トランジスタ３８には、Ｐ型トランジスタ３７に流れる電流に応じた値の一定電流Ｉ１が流れる。
図６Ｂでは、定電流回路２７はＰ型トランジスタ４０を含む。Ｐ型トランジスタ４０は、電源電位ＶＤＤのラインとノードＮ２７との間に接続され、そのゲートは一定のバイアス電位ＶＢＰを受ける。バイアス電位ＶＢＰは、Ｐ型トランジスタ４０が飽和領域で動作するような所定のレベルに設定される。これにより、Ｐ型トランジスタ４０には、一定電流Ｉ１が流れる。
図６Ｃでは、定電流回路２７は、デプレッション型のＰ型トランジスタ４１を含む。Ｐ型トランジスタ４１は、電源電位ＶＤＤのラインとノードＮ２７との間に接続され、そのゲートが電源電位ＶＤＤのラインに接続される。Ｐ型トランジスタ４１は、ゲート−ソース間電圧が０Ｖのときにも一定電流Ｉ１を流すように形成されている。なお、定電流回路３２は、定電流回路２７と同じ構成にしてもよいし、電流Ｉ２を流す抵抗素子で構成してもよい。
また、図７の駆動回路４５は、図５の駆動回路２５の差動増幅回路２６を差動増幅回路４６で置換したものである。差動増幅回路４６は、差動増幅回路２６のＮ型トランジスタ３０，３１を抵抗素子４７，４８で置換したものである。抵抗素子４７，４８は、それぞれノードＮ２８，Ｎ２９と接地電位ＧＮＤとの間に接続される。Ｐ型トランジスタ２８に流れる電流とＰ型トランジスタ２９に流れる電流との合計は、定電流回路２７に流れる電流Ｉ１に等しくなる。モニタ電位ＶＭが入力電位ＶＩに等しい場合は、Ｐ型トランジスタ２８の電流とＰ型トランジスタ２９の電流とは等しくなっている。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、Ｐ型トランジスタ２９の電流が減少するとともにＰ型トランジスタ２８の電流が増加し、ノードＮ２８の電位Ｖ２８が上昇してＮ型トランジスタ３５の電流が増加し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、Ｐ型トランジスタ２９の電流が増加するとともにＰ型トランジスタ２８の電流が減少し、ノードＮ２８の電位Ｖ２８が低下してＮ型トランジスタ３５の電流が減少し、モニタ電位ＶＭが上昇する。したがって、モニタ電位ＶＭは入力電位ＶＩに保持され、ＶＯ＝ＶＩとなる。この変更例では、図１の駆動回路１と同じ効果が得られる。
また、図８の駆動回路５０は、図５の駆動回路２５の差動増幅回路２６を図１の差動増幅回路２で置換したものである。Ｎ型トランジスタ３５のゲートはノードＮ３の電位Ｖ３を受け、Ｎ型トランジスタ６のゲートはモニタ電位ＶＭを受ける。モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ３に流れる電流がＮ型トランジスタ５に流れる電流よりも大きくなってノードＮ３の電位Ｖ３が上昇し、Ｎ型トランジスタ３５の電流が増加してモニタ電位ＶＭは低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ３に流れる電流がＮ型トランジスタ５に流れる電流よりも小さくなってノードＮ３の電位Ｖ３が低下し、Ｎ型トランジスタ３５の電流が減少してモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図５の駆動回路２５と同じ効果が得られる。
［実施の形態３］
図９は、この発明の実施の形態３によるプル型駆動回路５５の構成を示す回路図である。図９において、この駆動回路５５は、差動増幅回路２、Ｐ型トランジスタ５６〜５８および定電流回路５９，６０を備える。差動増幅回路２は、図１で示したものと同じである。Ｐ型トランジスタ５６，５７および定電流回路５９は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ５６のゲートは、ノードＮ３の電位Ｖ３を受ける。Ｎ型トランジスタ６のゲートは、Ｐ型トランジスタ５６と５７の間のノードＮ５６の電位ＶＭを受ける。Ｐ型トランジスタ５７のゲートは、そのドレイン（ノードＮ５７）に接続される。Ｐ型トランジスタ５７は、ダイオード素子を構成する。定電流回路５９は、ノードＮ５７から接地電位ＧＮＤのラインに所定値の定電流Ｉ２を流出させる。定電流回路６０は、電源電位ＶＤＤのラインから出力ノードＮ２に所定値の定電流Ｉ３を流入させる。Ｐ型トランジスタ５８は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ５７の電位ＶＣを受ける。
モニタ電位ＶＭは、差動増幅回路２の動作によって入力電位ＶＩに保持される。定電流回路５９の定電流Ｉ２に比べてＰ型トランジスタ５７の電流駆動能力を十分に大きくすると、ノードＮ５７の電位ＶＣはＶＣ＝ＶＭ−｜ＶＴＰ｜となる。ここで、ＶＴＰはＰ型トランジスタのしきい値電圧である。定電流回路６０の定電流Ｉ３に比べてＰ型トランジスタ５８の電流駆動能力を十分に大きくすると、出力電位ＶＯはＶＯ＝ＶＣ＋｜ＶＴＰ｜＝ＶＭ−｜ＶＴＭ｜＋｜ＶＴＰ｜＝ＶＭ＝ＶＩとなる。
この実施の形態３では、差動増幅回路２へのフィードバックループの容量がトランジスタ６，５７，５８のゲート容量になるので、負荷容量が差動増幅回路１３１に直接接続されていた従来に比べ、差動増輻回路２へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路５５において発振現象が生じることはない。
図１０の駆動回路６１は、図９の駆動回路５５の差動増幅回路２を差動増幅回路２６で置換したものである。Ｐ型トランジスタ５６のゲートは、ノードＮ２８の電位Ｖ２８を受ける。Ｐ型トランジスタ２９のゲートは、モニタ電位ＶＭを受ける。モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ３０の電流がＰ型トランジスタ２８の電流よりも小さくなってノードＮ２８の電位Ｖ２８が上昇し、Ｐ型トランジスタ５６を流れる電流が減少してモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ３０の電流がＰ型トランジスタ２８の電流よりも大きくなってノードＮ２８の電位Ｖ２８が低下し、Ｐ型トランジスタ５６を流れる電流が増加してモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図９の駆動回路５５と同じ効果が得られる。
図１１の駆動回路６５は、図１０の駆動回路６１のＰ型トランジスタ５６および定電流回路５９それぞれ定電流回路６６およびＮ型トランジスタ６７で置換したものである。定電流回路６６は、電源電位ＶＤＤのラインからノードＮ５６に所定値の定電流Ｉ２を流入させる。Ｎ型トランジスタ６７は、ノードＮ５７と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ２８の電位Ｖ２８を受ける。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、ノードＮ２８の電位Ｖ２８が上昇してＮ型トランジスタ６７に流れる電流が増加し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、ノードＮ２８の電位Ｖ２８が低下してＮ型トランジスタ６７に流れる電流が減少し、モニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図９の駆動回路５５と同じ効果が得られる。
［実施の形態４］
図１２は、この発明の実施の形態４によるオフセット補償機能付プッシュ型駆動回路７０の構成を示す回路図である。図１２において、このオフセット補償機能付プッシュ型駆動回路７０は、駆動回路１、キャパシタ７１およびスイッチＳ１〜Ｓ３を含む。駆動回路１は、図１で示したものと同じである。キャパシタ７１およびスイッチＳ１〜Ｓ３は、駆動回路１のトランジスタのしきい値電圧のばらつきなどによって駆動回路１の入力電位ＶＩおよび出力電位ＶＯの間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。
すなわち、スイッチＳ１は、入力ノードＮ１とＮ型トランジスタ５のゲートとの間に接続される。キャパシタ７１およびスイッチＳ２は、Ｎ型トランジスタ５のゲートと出力ノードＮ２との間に直列接続され、スイッチＳ３は、入力ノードＮ１のキャパシタ７１およびスイッチＳ２間のノードとの間に接続される。スイッチＳ１〜Ｓ３の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１〜Ｓ３の各々は、制御信号（図示せず）によってオン／オフ制御される。
今、駆動回路１の出力電位ＶＯが入力電位ＶＩよりもオフセット電圧ＶＯＦだけ低い場合について説明する。初期状態では、すべてのスイッチＳ１〜Ｓ３はオフ状態にされ、ある時刻においてスイッチＳ１，Ｓ２がオン状態にされると、出力電位ＶＯはＶＯ＝ＶＩ−ＶＯＦとなり、キャパシタ７１はオフセット電圧ＶＯＦに充電される。
次に、スイッチＳ１，Ｓ２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ７１に保持される。次いでスイッチＳ３がオン状態であると、Ｎ型トランジスタ５のゲート電位はＶＩ＋ＶＯＦとなる。この結果、駆動回路１の出力電位ＶＯはＶＯ＝ＶＩ＋ＶＯＦ−ＶＯＦ＝ＶＩとなり、駆動回路１のオフセット電圧ＶＯＦは打ち消されたことになる。
この実施の形態４では、駆動回路１のオフセット電圧ＶＯＦを打ち消すことができ、出力電位ＶＯと入力電位ＶＩを精度よく一致させることができる。
なお、この実施の形態４では、駆動回路１のオフセット電圧ＶＯＦを打ち消す場合について説明したが、同じ方法により駆動回路１８，２０，２５，４５，５０，５５，６１，６５のオフセット電圧ＶＯＦを打ち消すことができることは言うまでもない。
［実施の形態５］
図１の駆動回路１では、定電流回路１１の電流Ｉ１１は小さな値に設定されているので、入力電位ＶＩが低下したとき、ノードＮ８の電位ＶＣの低下に時間がかかり、出力電位ＶＯの低下が遅くなる。この実施の形態５では、この問題が解決される。
図１３は、この発明の実施の形態５による駆動回路７５の構成を説明する回路図である。図１３を参照して、この駆動回路７５が図１の駆動回路１と異なる点は、Ｎ型トランジスタ７６が追加されている点である。Ｎ型トランジスタ７６は、定電流回路１１に並列接続され、そのゲートは信号φＰＤを受ける。
信号φＰＤは、入力電位ＶＩの低下に応答してパルス的に「Ｈ」レベルにされる。これにより、Ｎ型トランジスタ７６がパルス的に導通してノードＮ８の電位ＶＣが迅速に低下し、出力電位ＶＯも迅速に低下する。
なお、この実施の形態５では、Ｎ型トランジスタ７６のソースを接地電位ＧＮＤのラインに接続したが、これに限るものではなく、ノードＮ８を所定の電位に低下させることができればＮ型トランジスタ７６のソースを他の電位のラインに接続してもよい。
また、Ｎ型トランジスタ７６をＰ型トランジスタで置換してもよい。但し、この場合は、入力電位ＶＩの低下に応答して信号φＰＤをパルス的に「Ｌ」レベルにする必要がある。
また、図９の駆動回路５５の定電流回路５９にＮ型トランジスタ７６を接続しても同じ効果が得られる。
［実施の形態６］
図５の駆動回路２５では、定電流回路３２の電流Ｉ２は小さな値に設定されているので、入力電位ＶＩが上昇したとき、ノードＮ３２の電位ＶＣの上昇に時間がかかり、出力電位ＶＯの上昇が遅くなる。この実施の形態６では、この問題の解決が図られる。
図１４は、この発明の実施の形態６による駆動回路８０の構成を示す回路図である。図１４を参照して、この駆動回路８０が図５の駆動回路２５と異なる点は、Ｐ型トランジスタ８１が追加されている点である。Ｐ型トランジスタ８１は、定電流回路３２に並列接続され、そのゲートは信号φＰＵを受ける。信号φＰＵは、入力電位ＶＩの上昇に応答してパルス的に「Ｌ」レベルにされる。これにより、Ｐ型トランジスタ８１がパルス的に導通してノードＮ３２の電位ＶＣが迅速に上昇し、出力電位ＶＯも迅速に上昇する。
なお、この実施の形態６では、Ｐ型トランジスタ８１のソースを電源電位ＶＤＤのラインに接続したが、これに限るものではなく、ノードＮ３２を所定の電位に上昇させることができればＰ型トランジスタ８１のソースを他の電位のラインに接続してもよい。
また、Ｐ型トランジスタ８１をＮ型トランジスタで置換してもよい。但し、この場合は、入力電位ＶＩの低下に応答して信号φＰＵをパルス的に「Ｈ」レベルにする必要がある。
また、図１１の駆動回路６５の定電流回路６６にＰ型トランジスタ８１を接続しても同じ効果が得られる。
［実施の形態７］
図１５は、この発明の実施の形態７によるプッシュプル型駆動回路８５の構成を示す回路図である。図１５において、この駆動回路８５は、図１のプッシュ型駆動回路１と図１１のプル型駆動回路６５とを組合せたものである。プッシュ型駆動回路１の入力ノードＮ１とプル型駆動回路６５の入力ノードＮ１が互いに接続され、プッシュ型駆動回路１の出力ノードＮ２とプル型駆動回路６５の出力ノードＮ２とが互いに接続される。
出力電位ＶＯが入力電位ＶＩよりも高い場合は、プッシュ型駆動回路１のＮ型トランジスタ１０のゲート−ソース間電圧がＮ型トランジスタ８６のしきい値電圧ＶＴＮよりも小さくなってＮ型トランジスタ１０が非導通になるとともに、プル型駆動回路６５のＰ型トランジスタ５８のソース−ゲート間電圧がＰ型トランジスタ５８のしきい値電圧ＶＴＰの絶対値よりも大きくなってＰ型トランジスタ５８が導通し、出力電位ＶＯが低下する。
出力電位ＶＯが入力電位ＶＩよりも低い場合は、プッシュ型駆動回路１のＰ型トランジスタ５８のソース−ゲート間電圧がＰ型トランジスタ５８のしきい値ＶＴＰの絶対値よりも小さくなってＰ型トランジスタ５８が非導通になるとともに、プル型駆動回路６５のＮ型トランジスタ１０のゲート−ソース間電圧がＮ型トランジスタ１０のしきい値ＶＴＮよりも大きくなってＮ型トランジスタ１０が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
この実施の形態７では、実施の形態１と同じ効果が得られる他、出力ノードＮ２を充電する場合と放電する場合の両方で大きな電流駆動能力が得られる。
以下、種々の変更例について説明する。図１６のプッシュプル型駆動回路９０は、図５のプッシュ型駆動回路２５と図９のプル型駆動回路５５とを組合せたものである。プッシュ型駆動回路２５の入力ノードＮ１とプル型駆動回路５５の入力ノードＮ１とは互いに接続され、プッシュ型駆動回路２５の出力ノードＮ２とプル型駆動回路５５の出力ノードＮ２とは互いに接続される。この変更例でも、図１５の駆動回路８５と同じ効果が得られる。
図１７のプッシュプル型駆動回路９５は、図１のプッシュ型駆動回路１と図９のプル型駆動回路５５とを組合せたものである。図１８のプッシュプル型駆動回路９６は、図５のプッシュ型駆動回路２５と図１１のプル型駆動回路６５とを組合せたものである。これらの変更例でも、図１５の駆動回路８５と同じ効果が得られる。
［実施の形態８］
図１９は、この発明の実施の形態８によるプッシュプル型駆動回路１００の構成を示す回路図である。図１９を参照して、この駆動回路１００は、図１の駆動回路１にＰ型トランジスタ１０１，１０２を追加したものである。Ｐ型トランジスタ１０１および定電流回路１１はノードＮ９と接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ１０１のゲートはそのドレイン（ノードＮ１０１）に接続される。Ｐ型トランジスタ１０１はダイオード素子を構成する。Ｐ型トランジスタ１０２は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ１０１の電位ＶＣ１を受ける。
差動増幅回路２の動作により、ノードＮ９の電位ＶＭはＶＭ＝ＶＩになる。したがって、ノードＮ８の電位ＶＣはＶＣ＝ＶＩ＋ＶＴＮになり、ノードＮ１０１の電位ＶＣ１はＶＣ１＝ＶＩ−｜ＶＴＰ｜になる。出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ１０が非導通になるとともにＰ型トランジスタ１０２が導通する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ１０２が非導通になるとともにＮ型トランジスタ１０が導通する。したがって、ＶＯ＝ＶＩになる。
この実施の形態８では、実施の形態７と同じ効果が得られる他、差動増幅回路を１つにしたので、レイアウト面積が小さくて済む。
［実施の形態９］
図２０は、この発明の実施の形態９によるプッシュプル型駆動回路１０５の構成を示す回路図である。図２０を参照して、この駆動回路１０５は、図１１の駆動回路６５にＮ型トランジスタ１０６，１０７を追加したものである。定電流回路６６およびＮ型トランジスタ１０６は電源電位ＶＤＤのラインとノードＮ５６との間に直列接続され、Ｎ型トランジスタ１０６のゲートはそのドレイン（ノードＮ６６）に接続される。Ｎ型トランジスタ１０６は、ダイオード素子を構成する。Ｎ型トランジスタ１０７は、電源電位ＶＤＤのラインと出力ノードＮ２との間に接続され、そのゲートはノードＮ６６の電位ＶＣ１を受ける。差動増幅回路２６の動作により、ノードＮ５６の電位ＶＭはＶＭ＝ＶＩになる。したがって、ノードＮ６６の電位ＶＣ１はＶＣ１＝ＶＩ＋ＶＴＮになり、ノードＮ５７の電位ＶＣはＶＣ＝ＶＩ−｜ＶＴＰ｜になる。出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ１０７が非導通になるとともに、Ｐ型トランジスタ５８が導通する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ５８が非導通になるとともにＮ型トランジスタ１０７が導通する。したがって、ＶＯ＝ＶＩになる。
この実施の形態９でも、実施の形態８と同じ効果が得られる。
［実施の形態１０］
図２１は、この発明の実施の形態１０によるオフセット補償機能付プッシュプル型駆動回路１１０の構成を示す回路図である。図２１において、この駆動回路１１０は、図１の駆動回路１と、図１１の駆動回路６５と、キャパシタ１１１ａ，１１１ｂと、スイッチＳ１ａ〜Ｓ４ａ、Ｓ１ｂ〜Ｓ４ｂとを備える。
スイッチＳ１ａ，Ｓ１ｂは、それぞれ入力ノードＮ１と駆動回路１，６５のＮ型トランジスタ５のゲートとの間に接続される。キャパシタ１１１ａおよびスイッチＳ２ａは、駆動回路１のＮ型トランジスタ５のゲートとＮ型トランジスタ１０のソース（ノードＮ１０）との間に直列接続される。キャパシタ１１１ｂおよびスイッチＳ２ｂは、駆動回路６５のＮ型トランジスタ５のゲートとＰ型トランジスタ５８のソース（ノードＮ６０）との間に直列接続される。スイッチＳ３ａは、入力ノードＮ１とキャパシタ１１１ａおよびスイッチＳ２ａ間のノードとの間に接続される。スイッチＳ３ｂは、入力ノードＮ１とキャパシタ１１１ｂおよびスイッチＳ２ｂ間のノードとの間に接続される。スイッチＳ４ａ，Ｓ４ｂは、それぞれノードＮ１０，Ｎ６０と出力ノードＮ２との間に接続される。
次に、この駆動回路１１０の動作について説明する。初期状態では、すべてのスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂはオフ状態にされている。ある時刻においてスイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオン状態にされると、ノードＮ１０，Ｎ６０の電位Ｖ１０，Ｖ６０がそれぞれＶ１０＝ＶＩ−ＶＯＦａ，Ｖ６０＝ＶＩ−ＶＯＦｂとなり、キャパシタ１１１ａ、１１１ｂはそれぞれオフセット電圧ＶＯＦａ，ＶＯＦｂに充電される。
次に、スイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオフ状態にされると、オフセット電圧ＶＯＦａ，ＶＯＦｂがそれぞれキャパシタ１１１ａ，１１１ｂに保持される。次いでスイッチＳ３ａ，Ｓ３ｂがオン状態にされると、駆動回路１，６５のＮ型トランジスタ５のゲート電位がそれぞれＶＩ＋ＶＯＦａ，ＶＩ＋ＶＯＦｂとなる。この結果、駆動回路１，６５の出力電位Ｖ１０，Ｖ６０がそれぞれＶ１０＝ＶＩ＋ＶＯＦａ−ＶＯＦａ＝ＶＩ，Ｖ６０＝ＶＩ＋ＶＯＦｂ−ＶＯＦｂ＝ＶＩとなり、駆動回路１，６５のオフセット電圧ＶＯＦａ、ＶＯＦｂは打ち消されたことになる。最後にスイッチＳ４ａ，Ｓ４ｂがオン状態にされて、ＶＯ＝ＶＩとなる。
この実施の形態１０では、オフセット電圧がなく、かつ充放電の電流駆動能力の高い駆動回路１１０が得られる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図１】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成15年4月22日(2003.4.22)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（補正後）入力電位（ＶＩ）に応じた電位（ＶＯ）を出力ノード（Ｎ２）に出力する駆動回路であって、
第１の電源電位（ＶＤＤ）のラインと第１のノード（Ｎ１０）との間に接続された第１の導電形式の第１のトランジスタ（１０または３６）、
そのゲートおよび第１の電極が前記第１のトランジスタ（１０または３６）のゲートに接続され、その第２の電極が第２のノード（Ｎ９）に接続された第１の導電形式の第２のトランジスタ（９または３４）、
第２および第３の電源電位（ＶＤＤ，ＧＮＤ）のライン間に前記第２のトランジスタ（９）と直列接続された第３のトランジスタ（８または３５）、および
前記第２のノード（Ｎ９）の電位が前記入力電位（ＶＩ）に一致するように前記第３のトランジスタ（８または３５）のゲート電位を制御する第１の差動増幅回路（２，２１，２６，または４６）を含む第１の副駆動回路（１，１８，２０，２５，４５，５０，７５，または８０）と、
前記第１の電源電位（ＶＤＤ）と異なる第４の電源電位（ＧＮＤ）のラインと第３のノード（Ｎ６０）との間に接続された第２の導電形式の第４のトランジスタ（５８）、
そのゲートおよび第１の電極が前記第４のトランジスタ（５８）のゲートに接続され、その第２の電極が第４のノード（Ｎ５６）に接続された第２の導電形式の第５のトランジスタ（５７）、
前記第２および第３の電源電位（ＶＤＤ，ＧＮＤ）のライン間に前記第５のトランジスタ（５７）と直列接続された第６のトランジスタ（５６または６７）、および
前記第４のノード（Ｎ５６）の電位が前記入力電位（ＶＩ）に一致するように前記第６のトランジスタ（５６または６７）のゲート電位を制御する第２の差動増幅回路（２または２６）を含む第２の副駆動回路（５５，６１，または６５）と、
前記第１の副駆動回路（１，１８，２０，２５，４５，５０，７５，または８０）のオフセット電圧（ＶＯＦａ）を打ち消し、前記第１のノード（Ｎ１０）を前記出力ノード（Ｎ２）に接続する第１のオフセット補償回路（１２，１１１ａ，およびＳ１ａ〜Ｓ４ａ）と、
前記第２の副駆動回路（５５，６１，または６５）のオフセット電圧（ＶＯＦｂ）を打ち消し、前記第３のノード（Ｎ６０）を前記出力ノード（Ｎ２）に接続する第２のオフセット補償回路（６０，１１１ｂ，およびＳ１ｂ〜Ｓ４ｂ）とを備える、駆動回路。
【請求項２】
（補正後）前記第３のトランジスタ（８）は、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（９）の第１の電極との間に接続され、
前記第１の副駆動回路（１，１８，２０，または７５）は、さらに、前記第２のノード（Ｎ９）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続された電流制限素子（１１）を含む、請求の範囲第１項に記載の駆動回路。
【請求項３】
（補正後）前記前記第１の副駆動回路（７５）は、さらに、前記電流制限素子（１１）に並列接続され、所定のタイミングでパルス的に導通するスイッチング素子（７６）を含む、請求の範囲第２項に記載の駆動回路。
【請求項４】
（補正後）前記第３のトランジスタ（３５）は、前記第２のノード（Ｎ３４）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続され、
前記前記第１の副駆動回路（２５，４５，５０，または８０）は、さらに、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（３４）の第１の電極との間に接続された電流制限素子（３２）を含む、請求の範囲第１項に記載の駆動回路。
【請求項５】
（補正後）前記前記第１の副駆動回路（８０）は、さらに、前記電流制限素子（３２）に並列接続され、所定のタイミングでパルス的に導通するスイッチング素子（８１）を含む、請求の範囲第４項に記載の駆動回路。
【請求項６】
（削除）
【請求項７】
（削除）
【請求項８】
（削除）
【請求項９】
（削除）
【請求項１０】
（削除）
【請求項１１】
（補正後）前記第３のトランジスタ（８）は、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（９）の第１の電極との間に接続され、
前記第６のトランジスタ（６７）は、前記第３の電源電位（ＧＮＤ）のラインと前記第５のトランジスタ（５７）の第１の電極との間に接続され、
前記第１の副駆動回路（１，１８，２０，または７５）は、さらに、前記第２のノード（Ｎ９）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続された第１の電流制限素子（１１）を含み、
前記第２の副駆動回路（６５）は、さらに、前記第４のノード（Ｎ５６）と前記第２の電源電位（ＶＤＤ）のラインとの間に接続された第２の電流制限素子（６６）を含む、請求の範囲第１項に記載の駆動回路。
【請求項１２】
（補正後）前記第３のトランジスタ（３５）は、前記第２のノード（Ｎ３４）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続され、
前記第６のトランジスタ（５６）は、前記第４のノード（Ｎ５６）と前記第２の電源電位（ＶＤＤ）のラインとの間に接続され、
前記第１の副駆動回路（２５，４５，５０，または８０）は、さらに、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（３４）の第１の電極との間に接続された第１の電流制限素子（３２）を含み、
前記第２の副駆動回路（５５）は、さらに、前記第３の電源電位（ＧＮＤ）のラインと前記第５のトランジスタ（５７）の第１の電極との間に接続された第２の電流制限素子（５９）を含む、請求の範囲第１項に記載の駆動回路。
【請求項１３】
（補正後）前記第３のトランジスタ（８）は、前記第２の電源電位（ＶＤＤ）のラインと前記第２のトランジスタ（９）の第１の電極との間に接続され、
前記第６のトランジスタ（５６）は、前記第４のノード（Ｎ５６）と前記第２の電源電位（ＶＤＤ）のラインとの間に接続され、
前記第１の副駆動回路（１，１８，２０，または７５）は、さらに、前記第２のノード（Ｎ９）と前記第３の電源電位（ＧＮＤ）のラインとの間に接続された第１の電流制限素子（１１）を含み、
前記第２の副駆動回路（５５）は、さらに、前記第３の電源電位（ＧＮＤ）のラインと前記第５のトランジスタ（５７）の第１の電極との間に接続された第２の電流制限素子（５９）を備える、請求の範囲第１項に記載の駆動回路。
【請求項１４】
（削除）
【請求項１５】
（補正後）前記第１のオフセット補償回路（１２，１１１ａ，およびＳ１ａ〜Ｓ４ａ）は、
前記第１のノード（Ｎ１０）と第６の電源電位（ＧＮＤ）のラインとの間に接続された第１の電流制限素子（１２）、
第１のキャパシタ（１１１ａ）、
前記第１のキャパシタ（１１１ａ）の一方電極に前記入力電位（ＶＩ）を与えるとともに前記第１のキャパシタ（１１１ａ）の他方電極を前記第１のノード（Ｎ１０）に接続する第１の切換回路（Ｓ１ａ，Ｓ２ａ）、
前記第１のキャパシタ（１１１ａ）の他方電極に前記入力電位（ＶＩ）を与えるとともに前記第１のキャパシタ（１１１ａ）の一方電極の電位を前記入力電位（ＶＩ）の代わりに前記第１の差動増幅回路（２，２１，２６，または４６）に与える第２の切換回路（Ｓ３ａ）、および
前記第１のノード（Ｎ１０）の電位を前記出力ノード（Ｎ２）に与える第３の切換回路（Ｓ４ａ）を含み、
前記第２のオフセット補償回路（６０，１１１ｂ，Ｓ１ｂ〜Ｓ４ｂ）は、
前記第３のノード（Ｎ６０）と第７の電源電位（ＶＤＤ）のラインとの間に接続された第２の電流制限素子（６０）、
第２のキャパシタ（１１１ｂ）、
前記第２のキャパシタ（１１１ｂ）の一方電極に前記入力電位（ＶＩ）を与えるとともに前記第２のキャパシタ（１１１ｂ）の他方電極を前記第３のノード（Ｎ６０）に接続する第４の切換回路（Ｓ１ｂ，Ｓ２ｂ）、
前記第２のキャパシタ（１１１ｂ）の他方電極に前記入力電位（ＶＩ）を与えるとともに前記第２のキャパシタ（１１１ｂ）の一方電極を前記入力電位（ＶＩ）の代わりに前記第２の差動増幅回路（２）に与える第５の切換回路（Ｓ３ｂ）、および
前記第３のノード（Ｎ６０）の電位を前記出力ノード（Ｎ２）に与える第６の切換回路（Ｓ４ｂ）を含む、請求の範囲第１項に記載の駆動回路。
【請求項１６】
（補正後）前記第１の差動増幅回路（２または２６）は、
それらのゲートがそれぞれ入力電位（ＶＩ）および前記第２のノード（Ｎ９またはＮ３４）の電位を受け、それらの第１の電極が互いに接続された第７および第８のトランジスタ（５，６または２８，２９）、
それぞれ第４の電源電位（ＶＤＤまたはＧＮＤ）のラインと前記第７および第８のトランジスタ（５，６または２８，２９）の第２の電極との間に接続され、それらのゲートが共に前記第８のトランジスタ（６または２９）の第２の電極に接続され、前記第７および第８のトランジスタ（５，６または２８，２９）と異なる導電形式の第９および第１０のトランジスタ（３，４または３０，３１）、および
前記第７および第８のトランジスタ（５，６または２８，２９）の第１の電極と第５の電源電位（ＧＮＤまたはＶＤＤ）のラインとの間に接続された電流制限素子（７または２７）を含む、請求の範囲第１項に記載の駆動回路。
【請求項１７】
前記第１、第２および第４の電源電位は同じ電位（ＶＤＤ）であり、
前記第３および第５の電位は同じ電位（ＧＮＤ）である、請求の範囲第１６項に記載の駆動回路。
【請求項１８】
前記第１、第２および第５の電源電位は同じ電位（ＶＤＤ）であり、
前記第３および第４の電源電位は同じ電位（ＧＮＤ）である、請求の範囲第１６項に記載の駆動回路。
【請求項１９】
（補正後）前記第１の差動増幅回路（２１または４６）は、
それらのゲートがそれぞれ前記入力電位（ＶＩ）および前記第２のノード（Ｎ９またはＮ３４）の電位を受け、それらの第１の電極が互いに接続された第７および第８のトランジスタ（５，６または２８，２９）、
それぞれ第４の電源電位（ＶＤＤまたはＧＮＤ）のラインと前記第７および第８のトランジスタ（５，６または２８，２９）の第２の電極との間に接続された第１および第２の抵抗素子（２２，２３または４７，４８）、および
前記第７および第８のトランジスタ（５，６または２８，２９）の第１の電極と第５の電源電位（ＧＮＤまたはＶＤＤ）のラインとの間に接続された電流制限素子（７または２７）を含む、請求の範囲第１項に記載の駆動回路。
【請求項２０】
（補正後）前記第１〜第６のトランジスタ（８〜１０，２４，３５，５６〜５８，６７）の各々は、薄膜トランジスタである、請求の範囲第１項に記載の駆動回路。
【手続補正書】
【提出日】平成16年4月14日(2004.4.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【特許請求の範囲】
【請求項１】  入力電位に応じた電位を出力ノードに出力する駆動回路であって、
第１の電源電位のラインと第１のノードとの間に接続された第１の導電形式の第１のトランジスタ、
そのゲートおよび第１の電極が前記第１のトランジスタのゲートに接続され、その第２の電極が第２のノードに接続された第１の導電形式の第２のトランジスタ、
第２および第３の電源電位のライン間に前記第２のトランジスタと直列接続された第３のトランジスタ、および
前記第２のノードの電位が前記入力電位に一致するように前記第３のトランジスタのゲート電位を制御する第１の差動増幅回路を含む第１の副駆動回路と、
前記第１の電源電位と異なる第４の電源電位のラインと第３のノードとの間に接続された第２の導電形式の第４のトランジスタ、
そのゲートおよび第１の電極が前記第４のトランジスタのゲートに接続され、その第２の電極が第４のノードに接続された第２の導電形式の第５のトランジスタ、
前記第２および第３の電源電位のライン間に前記第５のトランジスタと直列接続された第６のトランジスタ、および
前記第４のノードの電位が前記入力電位に一致するように前記第６のトランジスタのゲート電位を制御する第２の差動増幅回路を含む第２の副駆動回路と、
前記第１の副駆動回路のオフセット電圧を打ち消し、前記第１のノードを前記出力ノードに接続する第１のオフセット補償回路と、
前記第２の副駆動回路のオフセット電圧を打ち消し、前記第３のノードを前記出力ノードに接続する第２のオフセット補償回路とを備える、駆動回路。
【請求項２】  前記第３のトランジスタは、前記第２の電源電位のラインと前記第２のトランジスタの第１の電極との間に接続され、
前記第１の副駆動回路は、さらに、前記第２のノードと前記第３の電源電位のラインとの間に接続された電流制限素子を含む、請求項１に記載の駆動回路。
【請求項３】  前記第１の副駆動回路は、さらに、前記電流制限素子に並列接続され、所定のタイミングでパルス的に導通するスイッチング素子を含む、請求項２に記載の駆動回路。
【請求項４】  前記第３のトランジスタは、前記第２のノードと前記第３の電源電位のラインとの間に接続され、
前記第１の副駆動回路は、さらに、前記第２の電源電位のラインと前記第２のトランジスタの第１の電極との間に接続された電流制限素子を含む、請求項１に記載の駆動回路。
【請求項５】  前記第１の副駆動回路は、さらに、前記電流制限素子に並列接続され、所定のタイミングでパルス的に導通するスイッチング素子を含む、請求項４に記載の駆動回路。
【請求項６】  前記第３のトランジスタは、前記第２の電源電位のラインと前記第２のトランジスタの第１の電極との間に接続され、
前記第６のトランジスタは、前記第３の電源電位のラインと前記第５のトランジスタの第１の電極との間に接続され、
前記第１の副駆動回路は、さらに、前記第２のノードと前記第３の電源電位のラインとの間に接続された第１の電流制限素子を含み、
前記第２の副駆動回路は、さらに、前記第４のノードと前記第２の電源電位のラインとの間に接続された第２の電流制限素子を含む、請求項１に記載の駆動回路。
【請求項７】  前記第３のトランジスタは、前記第２のノードと前記第３の電源電位のラインとの間に接続され、
前記第６のトランジスタは、前記第４のノードと前記第２の電源電位のラインとの間に接続され、
前記第１の副駆動回路は、さらに、前記第２の電源電位のラインと前記第２のトランジスタの第１の電極との間に接続された第１の電流制限素子を含み、
前記第２の副駆動回路は、さらに、前記第３の電源電位のラインと前記第５のトランジスタの第１の電極との間に接続された第２の電流制限素子を含む、請求項１に記載の駆動回路。
【請求項８】  前記第３のトランジスタは、前記第２の電源電位のラインと前記第２のトランジスタの第１の電極との間に接続され、
前記第６のトランジスタは、前記第４のノードと前記第２の電源電位のラインとの間に接続され、
前記第１の副駆動回路は、さらに、前記第２のノードと前記第３の電源電位のラインとの間に接続された第１の電流制限素子を含み、
前記第２の副駆動回路は、さらに、前記第３の電源電位のラインと前記第５のトランジスタの第１の電極との間に接続された第２の電流制限素子を備える、請求項１に記載の駆動回路。
【請求項９】  前記第１のオフセット補償回路は、
前記第１のノードと第６の電源電位のラインとの間に接続された第１の電流制限素子、
第１のキャパシタ、
前記第１のキャパシタの一方電極に前記入力電位を与えるとともに前記第１のキャパシタの他方電極を前記第１のノードに接続する第１の切換回路、
前記第１のキャパシタの他方電極に前記入力電位を与えるとともに前記第１のキャパシタの一方電極の電位を前記入力電位の代わりに前記第１の差動増幅回路に与える第２の切換回路、および
前記第１のノードの電位を前記出力ノードに与える第３の切換回路を含み、
前記第２のオフセット補償回路は、
前記第３のノードと第７の電源電位のラインとの間に接続された第２の電流制限素子、
第２のキャパシタ、
前記第２のキャパシタの一方電極に前記入力電位を与えるとともに前記第２のキャパシタの他方電極を前記第３のノードに接続する第４の切換回路、
前記第２のキャパシタの他方電極に前記入力電位を与えるとともに前記第２のキャパシタの一方電極の電位を前記入力電位の代わりに前記第２の差動増幅回路に与える第５の切換回路、および
前記第３のノードの電位を前記出力ノードに与える第６の切換回路を含む、請求項１に記載の駆動回路。
【請求項１０】  前記第１の差動増幅回路は、
それらのゲートがそれぞれ入力電位および前記第２のノードの電位を受け、それらの第１の電極が互いに接続された第７および第８のトランジスタ、
それぞれ第４の電源電位のラインと前記第７および第８のトランジスタの第２の電極との間に接続され、それらのゲートが共に前記第８のトランジスタの第２の電極に接続され、前記第７および第８のトランジスタと異なる導電形式の第９および第１０のトランジスタ、および
前記第７および第８のトランジスタの第１の電極と第５の電源電位のラインとの間に接続された電流制限素子を含む、請求項１に記載の駆動回路。
【請求項１１】  前記第１、第２および第４の電源電位は同じ電位であり、
前記第３および第５の電源電位は同じ電位である、請求項１０に記載の駆動回路。
【請求項１２】  前記第１、第２および第５の電源電位は同じ電位であり、
前記第３および第４の電源電位は同じ電位である、請求項１０に記載の駆動回路。
【請求項１３】  前記第１の差動増幅回路は、
それらのゲートがそれぞれ前記入力電位および前記第２のノードの電位を受け、それらの第１の電極が互いに接続された第７および第８のトランジスタ、
それぞれ第４の電源電位のラインと前記第７および第８のトランジスタの第２の電極との間に接続された第１および第２の抵抗素子、および
前記第７および第８のトランジスタの第１の電極と第５の電源電位のラインとの間に接続された電流制限素子を含む、請求項１に記載の駆動回路。
【請求項１４】  前記第１〜第６のトランジスタの各々は、薄膜トランジスタである、請求項１に記載の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は駆動回路に関し、特に、入力電位に応じた電位を出力ノードに出力する駆動回路に関する。
【０００２】
【従来の技術】
図２２は、従来の駆動回路１３０の構成を示す回路図である。図２２において、この駆動回路１３０は、差動増幅回路１３１、Ｐ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）１３２および定電流回路１３３を備える。Ｐ型トランジスタ１３２は、電源電位ＶＤＤのラインと出力ノードＮ１３２との間に接続される。定電流回路１３３は、出力ノードＮ１３２から接地電位ＧＮＤのラインに一定の電流を流出させる。差動増幅回路１３１の非反転入力端子は入力ノードＮ１３１の電位ＶＩを受け、その反転入力端子は出力ノードＮ１３２の電位ＶＯを受け、その出力端子はＰ型トランジスタ１３２のゲートに接続される。
【０００３】
出力電位ＶＯが入力電位ＶＩよりも高い場合は、差動増幅回路１３１の出力電位が上昇してＰ型トランジスタ１３２に流れる電流が減少し、出力電位ＶＯが低かする。出力電位ＶＯが入力電位ＶＩよりも低い場合は、差動増幅回路１３１の出力電位が低下してＰ型トランジスタ１３２に流れる電流が増加し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩになる。
【０００４】
【発明が解決しようとする課題】
しかし、従来の駆動回路１３０では、出力電位ＶＯが差動増幅回路１３１に直接フィードバックされているので、負荷容量が大きい場合に負荷容量が変動したり、入力電位ＶＩが変動すると、発振現象が生じてしまうという問題があった。
【０００５】
それゆえに、この発明の主たる目的は、発振現象が生じにくい駆動回路を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
この発明に係る駆動回路は、入力電位に応じた電位を出力ノードに出力する駆動回路であって、第１の副駆動回路、第２の副駆動回路、第１のオフセット補償回路および第２のオフセット補償回路を備えたものである。第１の副駆動回路は、第１の電源電位のラインと第１のノードとの間に接続された第１の導電形式の第１のトランジスタと、そのゲートおよび第１の電極が第１のトランジスタのゲートに接続され、その第２の電極が第２のノードに接続された第１の導電形式の第２のトランジスタと、第２および第３の電源電位のライン間に第２のトランジスタと直列接続された第３のトランジスタと、第２のノードの電位が入力電位に一致するように第３のトランジスタのゲート電位を制御する第１の差動増幅回路とを含む。第２の副駆動回路は、第１の電源電位と異なる第４の電源電位のラインと第３のノードとの間に接続された第２の導電形式の第４のトランジスタと、そのゲートおよび第１の電極が第４のトランジスタのゲートに接続され、その第２の電極が第４のノードに接続された第２の導電形式の第５のトランジスタと、第２および第３の電源電位のライン間に第５のトランジスタと直列接続された第６のトランジスタと、第４のノードの電位が入力電位に一致するように第６のトランジスタのゲート電位を制御する第２の差動増幅回路とを含む。第１のオフセット補償回路は、第１の副駆動回路のオフセット電圧を打ち消し、第１のノードを出力ノードに接続する。第２のオフセット補償回路は、第２の副駆動回路のオフセット電圧を打ち消し、第３のノードを出力ノードに接続する。したがって、第２および第４のノードの容量は出力ノードに接続される負荷容量に比べて十分に小さいので、発振現象は生じにくくなる。
【０００７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるプッシュ型駆動回路１の構成を示す回路図である。図１において、この駆動回路１は、差動増幅回路２、Ｐ型トランジスタ８、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）９，１０および定電流回路１１，１２を備える。
【０００８】
差動増幅回路２は、Ｐ型トランジスタ３，４、Ｎ型トランジスタ５，６および定電流回路７を含む。Ｐ型トランジスタ３，４は、それぞれ電源電位ＶＤＤのラインとノードＮ３，Ｎ４との間に接続され、それらのゲートは共にノードＮ４に接続される。Ｐ型トランジスタ３，４は、カレントミラー回路を構成する。Ｎ型トランジスタ５，６は、それぞれノードＮ３，Ｎ４とノードＮ５との間に接続され、それらのゲートはそれぞれ入力ノードＮ１の電位ＶＩおよびノードＮ９の電位ＶＭを受ける。定電流回路７は、ノードＮ５と接地電位ＧＮＤのラインとの間に接続され、ノードＮ５から接地電位ＧＮＤのラインに所定値の定電流Ｉ１を流出させる。
【０００９】
Ｐ型トランジスタ８、Ｎ型トランジスタ９および定電流回路１１は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ８のゲートは、差動増幅回路２の出力ノードＮ３の電位Ｖ３を受ける。Ｎ型トランジスタ９のゲートは、そのドレインに接続される。Ｎ型トランジスタ９は、ダイオード素子を構成する。定電流回路１１は、ノードＮ９から接地電位ＧＮＤのラインに所定値の定電流Ｉ２を流出させる。Ｎ型トランジスタ９のソース（ノードＮ９）の電位ＶＭは、Ｎ型トランジスタ６のゲートに与えられる。Ｎ型トランジスタ１０は、電源電位ＶＤＤのラインと駆動回路１の出力ノードＮ２との間に接続され、そのゲートはトランジスタ８と９の間のノードＮ８の電位ＶＣを受ける。定電流回路１２は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、出力ノードＮ２から接地電位ＧＮＤのラインに所定値の定電流Ｉ３を流出させる。
【００１０】
次に、この駆動回路１の動作について説明する。この駆動回路１では、差動増幅回路２の動作により、ノードＮ９の電位ＶＭは入力ノードＮ１の電位に等しくなる。すなわち、Ｎ型トランジスタ６とＰ型トランジスタ４は直列接続され、Ｐ型トランジスタ３と４はカレントミラー回路を構成しているので、Ｐ型トランジスタ３にはモニタ電位ＶＭに応じた値の電流が流れる。
【００１１】
モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ３に流れる電流がＮ型トランジスタ５に流れる電流よりも大きくなってノードＮ３の電位Ｖ３が上昇する。これにより、Ｐ型トランジスタ８に流れる電流が小さくなってモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ３に流れる電流がＮ型トランジスタ５に流れる電流よりも小さくなってノードＮ３の電位Ｖ３が低下する。これにより、Ｐ型トランジスタ８に流れる電流が大きくなってモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩになる。
【００１２】
定電流回路１１の電流Ｉ２は小さな値に設定されているので、ノードＮ８の電位ＶＣはＶＣ＝ＶＭ＋ＶＴＮとなる。ここで、ＶＴＮはＮ型トランジスタのしきい値電圧である。また、Ｎ型トランジスタ１０の電流駆動能力を定電流回路１２の電流駆動能力よりも十分に大きくすると、Ｎ型トランジスタ１０がソースフォロワ動作をし、出力ノードＮ２の電位ＶＯはＶＯ＝ＶＣ−ＶＴＮ＝ＶＭ＝ＶＩとなる。したがって、入力電位ＶＩと等しい出力電位ＶＯが得られる。
【００１３】
なお、Ｎ型トランジスタ９，１０と定電流回路１１，１２の電流Ｉ２，Ｉ３との関係についてより詳細に説明すると、以下のようになる。Ｎ型トランジスタ９，１０の電流増幅係数をそれぞれβ９，β１０とすると、Ｎ型トランジスタ９，１０と定電流回路１１，１２の電流Ｉ２，Ｉ３との間には次式が成立する。
Ｉ２＝β９（ＶＣ−ＶＭ−ＶＴＮ）2／２  …（１）
Ｉ３＝β１０（ＶＣ−ＶＯ−ＶＴＮ）2／２  …（２）
ここで、ＶＭ（＝ＶＩ）＝ＶＯと仮定すると（１）式より次式が成立する。
Ｉ２＝β９（ＶＣ−ＶＯ−ＶＴＮ）2／２  …（３）
さらに、（３）および（２）式より次式が成立する。
Ｉ２／Ｉ３＝β９／β１０  …（４）
つまり、ＶＩ＝ＶＯとなるように、（４）式を満足するＩ２，Ｉ３，β９，β１０を設定すればよい。
【００１４】
この実施の形態１では、差動増幅回路２へのフィードバックループの容量がＮ型トランジスタ６，９，１０のゲート容量になるので、差動増幅回路１３１に負荷容量が直接接続されていた従来に比べ、差動増幅回路２へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路１において発振現象が生じることはない。
【００１５】
なお、電界効果トランジスタ３〜６，８〜１０の各々は、ＭＯＳトランジスタであってもよいし、薄膜トランジスタ（ＴＦＴ）でもよい。薄膜トランジスタは、ポリシリコン薄膜、アモルファスシリコン薄膜などのどのような半導体薄膜で形成されたものでもよいし、樹脂基板、ガラス基板などのどのような絶縁基板上に形成されたものでもよい。
【００１６】
また、図２Ａ〜２Ｃの各々は、図１に示した定電流回路７の構成を例示する回路図である。図２Ａでは、定電流回路７は、抵抗素子１３およびＮ型トランジスタ１４，１５を含む。抵抗素子１３およびＮ型トランジスタ１４は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ１５はノードＮ５と接地電位ＧＮＤのラインとの間に接続される。Ｎ型トランジスタ１４，１５のゲートは、共にＮ型トランジスタ１４のドレインに接続される。Ｎ型トランジスタ１４と１５は、カレントミラー回路を構成する。抵抗素子１３およびＮ型トランジスタ１４には、抵抗素子１３の抵抗値に応じた値の一定電流が流れる。Ｎ型トランジスタ１５には、Ｎ型トランジスタ１４に流れる電流に応じた値の一定電流Ｉ１が流れる。
【００１７】
図２Ｂでは、定電流回路７はＮ型トランジスタ１６を含む。Ｎ型トランジスタ１６は、ノードＮ５と接地電位ＧＮＤのラインとの間に接続され、そのゲートは一定のバイアス電位ＶＢＮを受ける。バイアス電位ＶＢＮは、Ｎ型トランジスタ１６が飽和領域で動作するような所定のレベルに設定される。これにより、Ｎ型トランジスタ１６には、一定の電流Ｉ１が流れる。
【００１８】
図２Ｃでは、定電流回路７は、デプレッション型のＮ型トランジスタ１７を含む。Ｎ型トランジスタ１７は、ノードＮ５と接地電位ＧＮＤとのラインとの間に接続され、そのゲートは接地電位ＧＮＤのラインに接続される。Ｎ型トランジスタ１７は、ゲート−ソース間電圧が０Ｖのときでも一定の電流Ｉ１を流すように形成されている。なお、定電流回路１１は、定電流回路７と同じ構成にしてもよいし、電流Ｉ２を流す抵抗素子で構成してもよい。また、定電流回路１２は、定電流回路７と同じ構成にしてもよいし、電流Ｉ３を流す抵抗素子で構成してもよい。
【００１９】
また、図３の駆動回路１８では、Ｐ型トランジスタ３，４のソースとＰ型トランジスタ８のソースとＮ型トランジスタ１０のドレインとにそれぞれ互いに異なる電源電位Ｖ１，Ｖ２，Ｖ３が与えられる。また、定電流回路７，１１，１２の低電位側端子がそれぞれ互いに異なる電源電位Ｖ４，Ｖ５，Ｖ６に接続される。この変更例でも、図１の駆動回路１と同じ効果が得られる。
【００２０】
また、図４の駆動回路２０は、図１の駆動回路１の差動増幅回路２を差動増幅回路２１で置換したものである。差動増幅回路２１は、差動増幅回路２のＰ型トランジスタ３，４をそれぞれ抵抗素子２２，２３で置換したものである。抵抗素子２２，２３は、それぞれ電源電位ＶＤＤのラインとノードＮ３，Ｎ４との間に接続される。
【００２１】
Ｎ型トランジスタ５に流れる電流とＮ型トランジスタ６に流れる電流との合計は、定電流回路７に流れる電流Ｉ１に等しくなる。モニタ電位ＶＭが入力電位ＶＩに等しい場合は、Ｎ型トランジスタ５に流れる電流とＮ型トランジスタ６に流れる電流とが等しくなっている。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、Ｎ型トランジスタ６の電流が増加するとともにＮ型トランジスタ５の電流が減少し、ノードＮ３の電位Ｖ３が上昇してＰ型トランジスタ８の電流が減少し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、Ｎ型トランジスタ６の電流が減少するとともにＮ型トランジスタ５の電流が増加し、ノードＮ３の電位Ｖ３が低下してＰ型トランジスタ８の電流が増加し、モニタ電位ＶＭが上昇する。したがって、モニタ電位ＶＭは入力電位ＶＩと同じレベルに保持され、ＶＯ＝ＶＩとなる。この変更例でも、図１の駆動回路１と同じ効果が得られる。
【００２２】
［実施の形態２］
図５は、この発明の実施の形態２によるプッシュ型駆動回路２５の構成を示す回路図である。図５において、この駆動回路２５は、差動増幅回路２６、定電流回路３２，３３およびＮ型トランジスタ３４〜３６を備える。
【００２３】
差動増幅回路２６は、定電流回路２７、Ｐ型トランジスタ２８，２９およびＮ型トランジスタ３０，３１を含む。定電流回路２７は、電源電位ＶＤＤのラインとノードＮ２７との間に接続され、電源電位ＶＤＤのラインからノードＮ２７に所定値の定電流Ｉ１を流入させる。Ｐ型トランジスタ２８，２９は、それぞれノードＮ２７とノードＮ２８，Ｎ２９の間に接続され、それらのゲートはそれぞれ入力電位ＶＩおよびモニタ電位ＶＭを受ける。Ｎ型トランジスタ３０，３１は、それぞれノードＮ２８，Ｎ２９と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともにノードＮ２９に接続される。Ｎ型トランジスタ３０と３１は、カレントミラー回路を構成する。
【００２４】
定電流回路３２およびＮ型トランジスタ３４，３５は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。定電流回路３２は、電源電位ＶＤＤのラインからノードＮ３２に所定値の定電流Ｉ２を流入させる。Ｎ型トランジスタ３４のゲートは、そのドレイン（ノードＮ３２）に接続される。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｎ型トランジスタ３４と３５の間のノードＮ３４の電位がモニタ電位ＶＭとなる。Ｎ型トランジスタ３５のゲートは、差動増幅回路２６の出力ノードＮ２８の電位Ｖ２８を受ける。Ｎ型トランジスタ３６は、電源電位ＶＤＤのラインと出力ノードＮ２との間に接続され、そのゲートはノードＮ３２の電位ＶＣを受ける。定電流回路３３は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、出力ノードＮ２から接地電位ＧＮＤのラインに所定値の定電流Ｉ３を流出させる。
【００２５】
次に、この駆動回路２５の動作について説明する。この駆動回路２５では、差動増幅回路２６の動作により、モニタ電位ＶＭは入力電位ＶＩに等しくなる。すなわち、Ｐ型トランジスタ２９とＮ型トランジスタ３１は直列接続され、Ｎ型トランジスタ３０と３１はカレントミラー回路を構成しているので、Ｎ型トランジスタ３０にはモニタ電位ＶＭに応じた値の電流が流れる。
【００２６】
モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ３０に流れる電流がＰ型トランジスタ２９に流れる電流よりも小さくなってノードＮ２８の電位Ｖ２８が上昇する。これにより、Ｎ型トランジスタ３５に流れる電流が大きくなってモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ３０に流れる電流がＰ型トランジスタ２８に流れる電流よりも大きくなってノードＮ２８の電位Ｖ２８が低下する。これにより、ＭＯＳトランジスタ３５に流れる電流が小さくなってモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩになる。
【００２７】
定電流回路３２の電流Ｉ２は十分に小さい値に設定されているので、ノードＮ３２の電位ＶＣはＶＣ＝ＶＭ＋ＶＴＮとなる。また、Ｎ型トランジスタ３６の電流駆動能力を定電流回路３３の電流駆動能力よりも十分に大きくすると、Ｎ型トランジスタがソースフォロワ動作をし、出力ノードＮ２の電位ＶＯはＶＯ＝ＶＣ−ＶＴＮ＝ＶＭ＝ＶＩとなる。したがって、入力電位ＶＩに等しいレベルの出力電位ＶＯが得られる。
【００２８】
この実施の形態２では、差動増幅回路２６へのフィードバックループの容量がトランジスタ２９，３４，３６のゲート容量になるので、負荷容量が差動増幅回路１３１に直接接続されていた従来に比べ、差動増幅回路２６へのフィードバックループの容量が十分小さくなる。したがって、駆動回路２５において発振現象が生じることはない。
【００２９】
また、図６Ａ〜６Ｃの各々は、図５に示した定電流回路２７の構成を例示する回路図である。図６Ａでは、定電流回路２７は、Ｐ型トランジスタ３７，３８および抵抗素子３９を含む。Ｐ型トランジスタ３７および抵抗素子３９は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ３８は電源電位ＶＤＤのラインとノードＮ２７との間に接続される。Ｐ型トランジスタ３７，３８のゲートは、共にＰ型トランジスタ３７のドレインに接続される。Ｐ型トランジスタ３７と３８は、カレントミラー回路を構成する。Ｐ型トランジスタ３７および抵抗素子３９には、抵抗素子３９の抵抗値に応じた値の一定電流が流れる。Ｐ型トランジスタ３８には、Ｐ型トランジスタ３７に流れる電流に応じた値の一定電流Ｉ１が流れる。
【００３０】
図６Ｂでは、定電流回路２７はＰ型トランジスタ４０を含む。Ｐ型トランジスタ４０は、電源電位ＶＤＤのラインとノードＮ２７との間に接続され、そのゲートは一定のバイアス電位ＶＢＰを受ける。バイアス電位ＶＢＰは、Ｐ型トランジスタ４０が飽和領域で動作するような所定のレベルに設定される。これにより、Ｐ型トランジスタ４０には、一定電流Ｉ１が流れる。
【００３１】
図６Ｃでは、定電流回路２７は、デプレッション型のＰ型トランジスタ４１を含む。Ｐ型トランジスタ４１は、電源電位ＶＤＤのラインとノードＮ２７との間に接続され、そのゲートが電源電位ＶＤＤのラインに接続される。Ｐ型トランジスタ４１は、ゲート−ソース間電圧が０Ｖのときにも一定電流Ｉ１を流すように形成されている。なお、定電流回路３２は、定電流回路２７と同じ構成にしてもよいし、電流Ｉ２を流す抵抗素子で構成してもよい。
【００３２】
また、図７の駆動回路４５は、図５の駆動回路２５の差動増幅回路２６を差動増幅回路４６で置換したものである。差動増幅回路４６は、差動増幅回路２６のＮ型トランジスタ３０，３１を抵抗素子４７，４８で置換したものである。抵抗素子４７，４８は、それぞれノードＮ２８，Ｎ２９と接地電位ＧＮＤとの間に接続される。Ｐ型トランジスタ２８に流れる電流とＰ型トランジスタ２９に流れる電流との合計は、定電流回路２７に流れる電流Ｉ１に等しくなる。モニタ電位ＶＭが入力電位ＶＩに等しい場合は、Ｐ型トランジスタ２８の電流とＰ型トランジスタ２９の電流とは等しくなっている。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、Ｐ型トランジスタ２９の電流が減少するとともにＰ型トランジスタ２８の電流が増加し、ノードＮ２８の電位Ｖ２８が上昇してＮ型トランジスタ３５の電流が増加し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、Ｐ型トランジスタ２９の電流が増加するとともにＰ型トランジスタ２８の電流が減少し、ノードＮ２８の電位Ｖ２８が低下してＮ型トランジスタ３５の電流が減少し、モニタ電位ＶＭが上昇する。したがって、モニタ電位ＶＭは入力電位ＶＩに保持され、ＶＯ＝ＶＩとなる。この変更例では、図１の駆動回路１と同じ効果が得られる。
【００３３】
また、図８の駆動回路５０は、図５の駆動回路２５の差動増幅回路２６を図１の差動増幅回路２で置換したものである。Ｎ型トランジスタ３５のゲートはノードＮ３の電位Ｖ３を受け、Ｎ型トランジスタ６のゲートはモニタ電位ＶＭを受ける。モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｐ型トランジスタ３に流れる電流がＮ型トランジスタ５に流れる電流よりも大きくなってノードＮ３の電位Ｖ３が上昇し、Ｎ型トランジスタ３５の電流が増加してモニタ電位ＶＭは低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ３に流れる電流がＮ型トランジスタ５に流れる電流よりも小さくなってノードＮ３の電位Ｖ３が低下し、Ｎ型トランジスタ３５の電流が減少してモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図５の駆動回路２５と同じ効果が得られる。
【００３４】
［実施の形態３］
図９は、この発明の実施の形態３によるプル型駆動回路５５の構成を示す回路図である。図９において、この駆動回路５５は、差動増幅回路２、Ｐ型トランジスタ５６〜５８および定電流回路５９，６０を備える。差動増幅回路２は、図１で示したものと同じである。Ｐ型トランジスタ５６，５７および定電流回路５９は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ５６のゲートは、ノードＮ３の電位Ｖ３を受ける。Ｎ型トランジスタ６のゲートは、Ｐ型トランジスタ５６と５７の間のノードＮ５６の電位ＶＭを受ける。Ｐ型トランジスタ５７のゲートは、そのドレイン（ノードＮ５７）に接続される。Ｐ型トランジスタ５７は、ダイオード素子を構成する。定電流回路５９は、ノードＮ５７から接地電位ＧＮＤのラインに所定値の定電流Ｉ２を流出させる。定電流回路６０は、電源電位ＶＤＤのラインから出力ノードＮ２に所定値の定電流Ｉ３を流入させる。Ｐ型トランジスタ５８は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ５７の電位ＶＣを受ける。
【００３５】
モニタ電位ＶＭは、差動増幅回路２の動作によって入力電位ＶＩに保持される。定電流回路５９の定電流Ｉ２に比べてＰ型トランジスタ５７の電流駆動能力を十分に大きくすると、ノードＮ５７の電位ＶＣはＶＣ＝ＶＭ−｜ＶＴＰ｜となる。ここで、ＶＴＰはＰ型トランジスタのしきい値電圧である。定電流回路６０の定電流Ｉ３に比べてＰ型トランジスタ５８の電流駆動能力を十分に大きくすると、出力電位ＶＯはＶＯ＝ＶＣ＋｜ＶＴＰ｜＝ＶＭ−｜ＶＴＭ｜＋｜ＶＴＰ｜＝ＶＭ＝ＶＩとなる。
【００３６】
この実施の形態３では、差動増幅回路２へのフィードバックループの容量がトランジスタ６，５７，５８のゲート容量になるので、負荷容量が差動増幅回路１３１に直接接続されていた従来に比べ、差動増幅回路２へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路５５において発振現象が生じることはない。
【００３７】
図１０の駆動回路６１は、図９の駆動回路５５の差動増幅回路２を差動増幅回路２６で置換したものである。Ｐ型トランジスタ５６のゲートは、ノードＮ２８の電位Ｖ２８を受ける。Ｐ型トランジスタ２９のゲートは、モニタ電位ＶＭを受ける。モニタ電位ＶＭが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ３０の電流がＰ型トランジスタ２８の電流よりも小さくなってノードＮ２８の電位Ｖ２８が上昇し、Ｐ型トランジスタ５６を流れる電流が減少してモニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低い場合は、Ｎ型トランジスタ３０の電流がＰ型トランジスタ２８の電流よりも大きくなってノードＮ２８の電位Ｖ２８が低下し、Ｐ型トランジスタ５６を流れる電流が増加してモニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図９の駆動回路５５と同じ効果が得られる。
【００３８】
図１１の駆動回路６５は、図１０の駆動回路６１のＰ型トランジスタ５６および定電流回路５９それぞれ定電流回路６６およびＮ型トランジスタ６７で置換したものである。定電流回路６６は、電源電位ＶＤＤのラインからノードＮ５６に所定値の定電流Ｉ２を流入させる。Ｎ型トランジスタ６７は、ノードＮ５７と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ２８の電位Ｖ２８を受ける。モニタ電位ＶＭが入力電位ＶＩよりも高くなると、ノードＮ２８の電位Ｖ２８が上昇してＮ型トランジスタ６７に流れる電流が増加し、モニタ電位ＶＭが低下する。モニタ電位ＶＭが入力電位ＶＩよりも低くなると、ノードＮ２８の電位Ｖ２８が低下してＮ型トランジスタ６７に流れる電流が減少し、モニタ電位ＶＭが上昇する。したがって、ＶＭ＝ＶＩとなり、ＶＯ＝ＶＩとなる。この変更例でも、図９の駆動回路５５と同じ効果が得られる。
【００３９】
［実施の形態４］
図１２は、この発明の実施の形態４によるオフセット補償機能付プッシュ型駆動回路７０の構成を示す回路図である。図１２において、このオフセット補償機能付プッシュ型駆動回路７０は、駆動回路１、キャパシタ７１およびスイッチＳ１〜Ｓ３を含む。駆動回路１は、図１で示したものと同じである。キャパシタ７１およびスイッチＳ１〜Ｓ３は、駆動回路１のトランジスタのしきい値電圧のばらつきなどによって駆動回路１の入力電位ＶＩおよび出力電位ＶＯの間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。
【００４０】
すなわち、スイッチＳ１は、入力ノードＮ１とＮ型トランジスタ５のゲートとの間に接続される。キャパシタ７１およびスイッチＳ２は、Ｎ型トランジスタ５のゲートと出力ノードＮ２との間に直列接続され、スイッチＳ３は、入力ノードＮ１のキャパシタ７１およびスイッチＳ２間のノードとの間に接続される。スイッチＳ１〜Ｓ３の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１〜Ｓ３の各々は、制御信号（図示せず）によってオン／オフ制御される。
【００４１】
今、駆動回路１の出力電位ＶＯが入力電位ＶＩよりもオフセット電圧ＶＯＦだけ低い場合について説明する。初期状態では、すべてのスイッチＳ１〜Ｓ３はオフ状態にされ、ある時刻においてスイッチＳ１，Ｓ２がオン状態にされると、出力電位ＶＯはＶＯ＝ＶＩ−ＶＯＦとなり、キャパシタ７１はオフセット電圧ＶＯＦに充電される。
【００４２】
次に、スイッチＳ１，Ｓ２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ７１に保持される。次いでスイッチＳ３がオン状態であると、Ｎ型トランジスタ５のゲート電位はＶＩ＋ＶＯＦとなる。この結果、駆動回路１の出力電位ＶＯはＶＯ＝ＶＩ＋ＶＯＦ−ＶＯＦ＝ＶＩとなり、駆動回路１のオフセット電圧ＶＯＦは打ち消されたことになる。
【００４３】
この実施の形態４では、駆動回路１のオフセット電圧ＶＯＦを打ち消すことができ、出力電位ＶＯと入力電位ＶＩを精度よく一致させることができる。
【００４４】
なお、この実施の形態４では、駆動回路１のオフセット電圧ＶＯＦを打ち消す場合について説明したが、同じ方法により駆動回路１８，２０，２５，４５，５０，５５，６１，６５のオフセット電圧ＶＯＦを打ち消すことができることは言うまでもない。
【００４５】
［実施の形態５］
図１の駆動回路１では、定電流回路１１の電流Ｉ１１は小さな値に設定されているので、入力電位ＶＩが低下したとき、ノードＮ８の電位ＶＣの低下に時間がかかり、出力電位ＶＯの低下が遅くなる。この実施の形態５では、この問題が解決される。
【００４６】
図１３は、この発明の実施の形態５による駆動回路７５の構成を説明する回路図である。図１３を参照して、この駆動回路７５が図１の駆動回路１と異なる点は、Ｎ型トランジスタ７６が追加されている点である。Ｎ型トランジスタ７６は、定電流回路１１に並列接続され、そのゲートは信号φＰＤを受ける。
【００４７】
信号φＰＤは、入力電位ＶＩの低下に応答してパルス的に「Ｈ」レベルにされる。これにより、Ｎ型トランジスタ７６がパルス的に導通してノードＮ８の電位ＶＣが迅速に低下し、出力電位ＶＯも迅速に低下する。
【００４８】
なお、この実施の形態５では、Ｎ型トランジスタ７６のソースを接地電位ＧＮＤのラインに接続したが、これに限るものではなく、ノードＮ８を所定の電位に低下させることができればＮ型トランジスタ７６のソースを他の電位のラインに接続してもよい。
【００４９】
また、Ｎ型トランジスタ７６をＰ型トランジスタで置換してもよい。但し、この場合は、入力電位ＶＩの低下に応答して信号φＰＤをパルス的に「Ｌ」レベルにする必要がある。
【００５０】
また、図９の駆動回路５５の定電流回路５９にＮ型トランジスタ７６を接続しても同じ効果が得られる。
【００５１】
［実施の形態６］
図５の駆動回路２５では、定電流回路３２の電流Ｉ２は小さな値に設定されているので、入力電位ＶＩが上昇したとき、ノードＮ３２の電位ＶＣの上昇に時間がかかり、出力電位ＶＯの上昇が遅くなる。この実施の形態６では、この問題の解決が図られる。
【００５２】
図１４は、この発明の実施の形態６による駆動回路８０の構成を示す回路図である。図１４を参照して、この駆動回路８０が図５の駆動回路２５と異なる点は、Ｐ型トランジスタ８１が追加されている点である。Ｐ型トランジスタ８１は、定電流回路３２に並列接続され、そのゲートは信号φＰＵを受ける。信号φＰＵは、入力電位ＶＩの上昇に応答してパルス的に「Ｌ」レベルにされる。これにより、Ｐ型トランジスタ８１がパルス的に導通してノードＮ３２の電位ＶＣが迅速に上昇し、出力電位ＶＯも迅速に上昇する。
【００５３】
なお、この実施の形態６では、Ｐ型トランジスタ８１のソースを電源電位ＶＤＤのラインに接続したが、これに限るものではなく、ノードＮ３２を所定の電位に上昇させることができればＰ型トランジスタ８１のソースを他の電位のラインに接続してもよい。
【００５４】
また、Ｐ型トランジスタ８１をＮ型トランジスタで置換してもよい。但し、この場合は、入力電位ＶＩの低下に応答して信号φＰＵをパルス的に「Ｈ」レベルにする必要がある。
【００５５】
また、図１１の駆動回路６５の定電流回路６６にＰ型トランジスタ８１を接続しても同じ効果が得られる。
【００５６】
［実施の形態７］
図１５は、この発明の実施の形態７によるプッシュプル型駆動回路８５の構成を示す回路図である。図１５において、この駆動回路８５は、図１のプッシュ型駆動回路１と図１１のプル型駆動回路６５とを組合せたものである。プッシュ型駆動回路１の入力ノードＮ１とプル型駆動回路６５の入力ノードＮ１が互いに接続され、プッシュ型駆動回路１の出力ノードＮ２とプル型駆動回路６５の出力ノードＮ２とが互いに接続される。
【００５７】
出力電位ＶＯが入力電位ＶＩよりも高い場合は、プッシュ型駆動回路１のＮ型トランジスタ１０のゲート−ソース間電圧がＮ型トランジスタ１０のしきい値電圧ＶＴＮよりも小さくなってＮ型トランジスタ１０が非導通になるとともに、プル型駆動回路６５のＰ型トランジスタ５８のソース−ゲート間電圧がＰ型トランジスタ５８のしきい値電圧ＶＴＰの絶対値よりも大きくなってＰ型トランジスタ５８が導通し、出力電位ＶＯが低下する。
【００５８】
出力電位ＶＯが入力電位ＶＩよりも低い場合は、プッシュ型駆動回路１のＰ型トランジスタ５８のソース−ゲート間電圧がＰ型トランジスタ５８のしきい値ＶＴＰの絶対値よりも小さくなってＰ型トランジスタ５８が非導通になるとともに、プル型駆動回路６５のＮ型トランジスタ１０のゲート−ソース間電圧がＮ型トランジスタ１０のしきい値ＶＴＮよりも大きくなってＮ型トランジスタ１０が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
【００５９】
この実施の形態７では、実施の形態１と同じ効果が得られる他、出力ノードＮ２を充電する場合と放電する場合の両方で大きな電流駆動能力が得られる。
【００６０】
以下、種々の変更例について説明する。図１６のプッシュプル型駆動回路９０は、図５のプッシュ型駆動回路２５と図９のプル型駆動回路５５とを組合せたものである。プッシュ型駆動回路２５の入力ノードＮ１とプル型駆動回路５５の入力ノードＮ１とは互いに接続され、プッシュ型駆動回路２５の出力ノードＮ２とプル型駆動回路５５の出力ノードＮ２とは互いに接続される。この変更例でも、図１５の駆動回路８５と同じ効果が得られる。
【００６１】
図１７のプッシュプル型駆動回路９５は、図１のプッシュ型駆動回路１と図９のプル型駆動回路５５とを組合せたものである。図１８のプッシュプル型駆動回路９６は、図５のプッシュ型駆動回路２５と図１１のプル型駆動回路６５とを組合せたものである。これらの変更例でも、図１５の駆動回路８５と同じ効果が得られる。
【００６２】
［実施の形態８］
図１９は、この発明の実施の形態８によるプッシュプル型駆動回路１００の構成を示す回路図である。図１９を参照して、この駆動回路１００は、図１の駆動回路１にＰ型トランジスタ１０１，１０２を追加したものである。Ｐ型トランジスタ１０１および定電流回路１１はノードＮ９と接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ１０１のゲートはそのドレイン（ノードＮ１０１）に接続される。Ｐ型トランジスタ１０１はダイオード素子を構成する。Ｐ型トランジスタ１０２は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートはノードＮ１０１の電位ＶＣ１を受ける。
【００６３】
差動増幅回路２の動作により、ノードＮ９の電位ＶＭはＶＭ＝ＶＩになる。したがって、ノードＮ８の電位ＶＣはＶＣ＝ＶＩ＋ＶＴＮになり、ノードＮ１０１の電位ＶＣ１はＶＣ１＝ＶＩ−｜ＶＴＰ｜になる。出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ１０が非導通になるとともにＰ型トランジスタ１０２が導通する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ１０２が非導通になるとともにＮ型トランジスタ１０が導通する。したがって、ＶＯ＝ＶＩになる。
【００６４】
この実施の形態８では、実施の形態７と同じ効果が得られる他、差動増幅回路を１つにしたので、レイアウト面積が小さくて済む。
【００６５】
［実施の形態９］
図２０は、この発明の実施の形態９によるプッシュプル型駆動回路１０５の構成を示す回路図である。図２０を参照して、この駆動回路１０５は、図１１の駆動回路６５にＮ型トランジスタ１０６，１０７を追加したものである。定電流回路６６およびＮ型トランジスタ１０６は電源電位ＶＤＤのラインとノードＮ５６との間に直列接続され、Ｎ型トランジスタ１０６のゲートはそのドレイン（ノードＮ６６）に接続される。Ｎ型トランジスタ１０６は、ダイオード素子を構成する。Ｎ型トランジスタ１０７は、電源電位ＶＤＤのラインと出力ノードＮ２との間に接続され、そのゲートはノードＮ６６の電位ＶＣ１を受ける。差動増幅回路２６の動作により、ノードＮ５６の電位ＶＭはＶＭ＝ＶＩになる。したがって、ノードＮ６６の電位ＶＣ１はＶＣ１＝ＶＩ＋ＶＴＮになり、ノードＮ５７の電位ＶＣはＶＣ＝ＶＩ−｜ＶＴＰ｜になる。出力電位ＶＯが入力電位ＶＩよりも高い場合は、Ｎ型トランジスタ１０７が非導通になるとともに、Ｐ型トランジスタ５８が導通する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、Ｐ型トランジスタ５８が非導通になるとともにＮ型トランジスタ１０７が導通する。したがって、ＶＯ＝ＶＩになる。
【００６６】
この実施の形態９でも、実施の形態８と同じ効果が得られる。
【００６７】
［実施の形態１０］
図２１は、この発明の実施の形態１０によるオフセット補償機能付プッシュプル型駆動回路１１０の構成を示す回路図である。図２１において、この駆動回路１１０は、図１の駆動回路１と、図１１の駆動回路６５と、キャパシタ１１１ａ，１１１ｂと、スイッチＳ１ａ〜Ｓ４ａ、Ｓ１ｂ〜Ｓ４ｂとを備える。
【００６８】
スイッチＳ１ａ，Ｓ１ｂは、それぞれ入力ノードＮ１と駆動回路１，６５のＮ型トランジスタ５およびＰ型トランジスタ２８のゲートとの間に接続される。キャパシタ１１１ａおよびスイッチＳ２ａは、駆動回路１のＮ型トランジスタ５のゲートとＮ型トランジスタ１０のソース（ノードＮ１０）との間に直列接続される。キャパシタ１１１ｂおよびスイッチＳ２ｂは、駆動回路６５のＰ型トランジスタ２８のゲートとＰ型トランジスタ５８のソース（ノードＮ６０）との間に直列接続される。スイッチＳ３ａは、入力ノードＮ１とキャパシタ１１１ａおよびスイッチＳ２ａ間のノードとの間に接続される。スイッチＳ３ｂは、入力ノードＮ１とキャパシタ１１１ｂおよびスイッチＳ２ｂ間のノードとの間に接続される。スイッチＳ４ａ，Ｓ４ｂは、それぞれノードＮ１０，Ｎ６０と出力ノードＮ２との間に接続される。
【００６９】
次に、この駆動回路１１０の動作について説明する。初期状態では、すべてのスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂはオフ状態にされている。ある時刻においてスイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオン状態にされると、ノードＮ１０，Ｎ６０の電位Ｖ１０，Ｖ６０がそれぞれＶ１０＝ＶＩ−ＶＯＦａ，Ｖ６０＝ＶＩ−ＶＯＦｂとなり、キャパシタ１１１ａ、１１１ｂはそれぞれオフセット電圧ＶＯＦａ，ＶＯＦｂに充電される。
【００７０】
次に、スイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオフ状態にされると、オフセット電圧ＶＯＦａ，ＶＯＦｂがそれぞれキャパシタ１１１ａ，１１１ｂに保持される。次いでスイッチＳ３ａ，Ｓ３ｂがオン状態にされると、駆動回路１，６５のＮ型トランジスタ５およびＰ型トランジスタ２８のゲート電位がそれぞれＶＩ＋ＶＯＦａ，ＶＩ＋ＶＯＦｂとなる。この結果、駆動回路１，６５の出力電位Ｖ１０，Ｖ６０がそれぞれＶ１０＝ＶＩ＋ＶＯＦａ−ＶＯＦａ＝ＶＩ，Ｖ６０＝ＶＩ＋ＶＯＦｂ−ＶＯＦｂ＝ＶＩとなり、駆動回路１，６５のオフセット電圧ＶＯＦａ、ＶＯＦｂは打ち消されたことになる。最後にスイッチＳ４ａ，Ｓ４ｂがオン状態にされて、ＶＯ＝ＶＩとなる。
【００７１】
この実施の形態１０では、オフセット電圧がなく、かつ充放電の電流駆動能力の高い駆動回路１１０が得られる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるプッシュ型駆動回路の構成を示す回路図である。
【図２】  図１に示した定電流回路の構成を例示する回路図である。
【図３】  実施の形態１の変更例を示す回路図である。
【図４】  実施の形態１の他の変更例を示す回路図である
【図５】  この発明の実施の形態２によるプッシュ型駆動回路の構成を示す回路図である。
【図６】  図５に示した定電流回路の構成を例示する回路図である。
【図７】  実施の形態２の変更例を示す回路図である。
【図８】  実施の形態２の他の変更例を示す回路図である。
【図９】  この発明の実施の形態３によるプル型駆動回路の構成を示す回路図である。
【図１０】  実施の形態３の変更例を示す回路図である。
【図１１】  実施の形態３の他の変更例を示す回路図である
【図１２】  オフセット補償機能付プッシュ型駆動回路の構成を示す回路図である。
【図１３】  この発明の実施の形態５によるプッシュ型駆動回路の構成を示す回路図である。
【図１４】  この発明の実施の形態６によるプッシュ型駆動回路の構成を示す回路図である。
【図１５】  この発明の実施の形態７によるプッシュプル型駆動回路の構成を示す回路図である。
【図１６】  実施の形態７の変更例を示す回路図である。
【図１７】  実施の形態７の他の変更例を示す回路図である。
【図１８】  実施の形態７のさらに他の変更例を示す回路図である。
【図１９】  この発明の実施の形態８によるプッシュプル型駆動回路の構成を示す回路図である。
【図２０】  この発明の実施の形態９によるプッシュプル型駆動回路の構成を示す回路図である。
【図２１】  この発明の実施の形態１０によるオフセット補償機能付プッシュプル型駆動回路の構成を示す回路図である。
【図２２】  従来の駆動回路の構成を示す回路図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
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【国際調査報告】
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