(57)【要約】半導体基板（１０）上に導体配線を渦巻き状に形成してなるインダクタ（１）と、インダクタ（１）の渦巻きパターンの外周に沿って設けた一部を開放した一連続の導体配線からなり、接地電位と電気的に接続するシールド（６ａ）とを備える半導体装置。
2004107444.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に導体配線を渦巻き状に形成してなるインダクタと、上記インダクタの渦巻きパターンの外周に沿って設けた一部を開放した一連続の導体配線からなり、接地電位と電気的に接続するシールドとを備えた半導体装置。
【請求項２】
シールドの配線幅及びシールドとインダクタの配線の外縁間の距離を、少なくともインダクタの渦巻きパターンの間隔と同じ大きさとすることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項３】
半導体基板上に複数層の配線層を有し、これら配線層のいずれかにインダクタを設け、
シールドは、上記インダクタを設けた配線層と同一及び／又は異なる配線層に設けたことを特徴とする請求の範囲第１項記載の半導体装置。
【請求項４】
半導体基板上に導体配線を渦巻き状に形成してなるインダクタと、上記インダクタの渦巻きパターンの内周に沿って設けた一部を開放した一連続の導体配線からなり、接地電位に電気的に接続したシールドとを備えた半導体装置。
【請求項５】
シールドの配線幅を多くともインダクタの配線幅と同じ大きさとすることを特徴とする請求の範囲第４項記載の半導体装置。
【発明の詳細な説明】
【技術分野】  この発明は半導体装置に係り、特にインダクタを有した高周波回路を備えた半導体装置に関するものである。
【背景技術】  高周波回路を備えた半導体装置では、抵抗やキャパシタの他にインダクタを備えている。このインダクタの作用とキャパシタの作用を組み合わせることで高周波回路の整合をとることができる。ここで、インダクタに高周波電流が流れると、インダクタから電磁波が放射される。従って、インダクタ周囲に他の素子（伝送線路、キャパシタ、抵抗、他のインダクタ）が存在すると、当該素子とインダクタとの間で電磁的結合（電磁干渉）が生じる。例えば、インダクタ同士が電磁干渉すると、相互インダクタンスが生じて所望のインダクタンスの大きさから変化してしまう。この場合、インダクタは本来持ってる性能を発揮することができない。このような現象は、基板が導電性基板である場合に顕著に現れることがわかっている。
このような不具合を解消するために、一般的には電磁的結合が小さくなるようにインダクタと他の素子との間に距離を設けている。しかしながら、この方法では、電磁干渉の低減を図ることができるものの、素子間を接続する線路長が長くなってしまう。このため、線路損失が大きくなるという別の不具合が生じてしまう。また、回路の大きさを縮小することが困難であることから、高集積化を図ることができない。
そこで、上述した方法の他に、インダクタ周囲に広範囲にわたってガードリングを配置して電磁干渉を抑制しようとする技術が提案されている。具体的には、ガードリングを半導体の活性化領域（例えば、シリコン基板そのもの、あるいは、電子又は正孔を注入したシリコン基板ではその注入層）に形成して活性化領域を分離させる。これにより、シリコン基板を介してインダクタ周囲の他の素子とインダクタとが電磁干渉することを抑制することができ、当該電磁干渉によるノイズを低減させることができる。
しかしながら、ガードリングはインダクタを囲むように形成されるため、その大きさはインダクタの渦巻きパターンの直径の１．５倍以上にもなる。このため、上記半導体装置では、ガードリングによる占有面積が大きくなってしまう。また、ガードリング内の領域上には他の素子を配置することができない。従って、回路の大きさの縮小や高集積化を図ることができなくなるという不具合が発生する。
また、上記構成では、シリコン基板を介した電磁干渉に対して効果はあるが、基板水平方向における電磁干渉を防ぐことは困難である。さらに、ガードリングはシリコン基板やグランドに接続されることが多く、インダクタ周囲の他の素子がガードリングによって電磁的な影響を受ける場合がある。例えば、インダクタ周囲の素子は、当該インダクタを囲むように形成されたガードリングとの距離も近くなる。ここで、インダクタや当該素子を流れる高周波信号は、伝播経路の近傍にグランドが存在すると、この電位を基準として伝播する。このため、インダクタやこの周囲の素子とガードリングとの間で浮遊容量が増加してしまう。
また、インダクタよりも大きいガードリングを設けたことから、リード線や引き出し線の長さも長くする必要があり、その分だけ高周波信号が伝播する距離も伸びる。このため、ガードリングを介してグランドから影響を受け易くなり、特性インピーダンスが変化するなどの不具合が生じる可能性があった。
さらに、上述したように、半導体の活性化領域を用いてガードリングを形成すると、その抵抗はアルミニウムや銅などの配線材料よりも非常に大きくなってしまう。従って、ガードリングをグランドに接続してもそれ自体の抵抗がグランドとの間に入り、ガードリングは、グランドに接続した他の素子と比較して電位が高くなる。この場合、高周波信号はグランドより若干高い電位を基準に伝播することから、インダクタの特性が劣化する要因となる。
上述したようなガードリングを用いずに電磁干渉を抑制する技術として、シリコン基板とインダクタとの間にパターンド・グランド・シールド層を設ける方法がある（例えば、特開２００１−３０８２７３号参照）。シリコン基板は、他の化合物半導体と比較して比抵抗が低い。このため、基板に起因した寄生効果によって信号損失が大きくなる不具合があった。そこで、上述のようなパターンド・グランド・シールド層を設けることで、シリコン基板における電磁誘導損失を抑制することができる上に、シリコン基板へ放射された電磁波が他の素子に回り込むことも防ぐことができる。
しかしながら、この構成では、シリコン基板を介してのノイズや電磁干渉を防ぐことができるが、基板と水平方向の電磁干渉を防ぐことはできない。また、インダクタンスの大きさによっては、パターンド・グランド・シールドによりＱ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）が悪化したり、自己共振周波数（Ｑ値がゼロになる周波数）が低下してインダクタとしての適用周波数範囲が狭くなるという問題があった。
この他の電磁干渉を抑制する技術として、インダクタの側方にグランド電極を設ける方法がある（例えば、特開２００２−９３６２２号参照）。この構成では、高周波信号のリターンとしてインダクタの側方に設けたグランド電極を規定することができるが、インダクタの入力端子側と出力端子側にリターンを規定することができない。このため、インダクタからの電磁波の放射を抑制することができず、インダクタ周囲に存在する他の素子に影響を与えるという不具合があった。
また、インダクタとシリコン基板との間に抵抗層を設け、インダクタの外周やその渦巻きパターンの間に、アースに接続した不連続の導電性パターンを配置する方法もある（例えば、特開２００２−３０５１１０号参照）。この構成によれば、インダクタとシリコン基板との間の浮遊容量を低減させることができる。しかしながら、不連続な導電性部分が高抵抗の半導体層を介してアースに接続されるため、半導体層の電位はアースに比べて高くなる。これにより、インダクタの浮遊容量を低下させることはできてもインダクタの抵抗成分が増加するので、結果的にインダクタ性能（Ｑ値や自己共振周波数）が悪化してしまうという課題があった。
【発明の開示】
この発明に係る半導体装置は、半導体基板上に導体配線を渦巻き状に形成してなるインダクタと、インダクタの渦巻きパターンの外周に沿って設けた一部を開放した一連続の導体配線からなり、接地電位と電気的に接続するシールドとを備える。この構成を有することにより、シールドをインダクタを伝播する高周波信号のリターン経路として機能させることができる。この結果、インダクタの周囲に配置される他の素子とインダクタとの電磁干渉を低減させることができる。
また、上記半導体装置について、シールドの配線幅及びシールドとインダクタの配線の外縁間の距離が、少なくともインダクタの渦巻きパターンの間隔と同じ大きさを有するよう構成する。この構成を有することにより、インダクタの端子間容量を格段に低減させることができ、シールドをインダクタを伝播する高周波信号のリターン経路として機能させることができる。この結果、インダクタの周囲に配置される他の素子とインダクタとの電磁干渉を低減させることができる。
この発明に係る半導体装置は、半導体基板上に複数層の配線層を有し、これら配線層のいずれかにインダクタを設け、シールドがインダクタを設けた配線層と同一及び／又は異なる配線層に設けられる。この構成を有することにより、インダクタの端子間容量を格段に低減させることができ、シールドをインダクタを伝播する高周波信号のリターン経路として機能させることができる。この結果、インダクタの周囲に配置される他の素子とインダクタとの電磁干渉を低減させることができる。
この発明に係る半導体装置は、半導体基板上に導体配線を渦巻き状に形成してなるインダクタと、インダクタの渦巻きパターンの内周に沿って設けた一部を開放した一連続の導体配線からなり、接地電位に電気的に接続したシールドとを備える。この構成を有することにより、シールドをインダクタを伝播する高周波信号のリターン経路として機能させることができる。この結果、インダクタの周囲に配置される他の素子とインダクタとの電磁干渉を低減させることができる。
また、この半導体装置では、シールドの配線幅が多くともインダクタの配線幅と同じ大きさを有するよう構成する。このようにすることで、インダクタの端子間容量を格段に低減させることができ、シールドをインダクタを伝播する高周波信号のリターン経路として機能させることができる。この結果、インダクタの周囲に配置される他の素子とインダクタとの電磁干渉を低減させることができる。
【図面の簡単な説明】  第１図はこの発明の実施の形態１による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。
第２図は本半導体装置のインダクタのパターンを示す上面図である。
第３図は第１図中の半導体装置をＡ−Ａ線で切断した断面図である。
第４図はインダクタとシールドとの位置関係を示す上面図である。
第５図Ａは実施の形態１による半導体装置におけるシールド６ａの形状を示す上面図であり、第５図Ｂはシールド６ｂの形状を示す上面図であり、第５図Ｃはシールド６ｃ及びシールド６ｄの形状を示す上面図である。
第６図は第３図中の半導体装置をＢ−Ｂ線で切断した断面図である。
第７図はシリコン基板上に形成したインダクタの等価回路モデルを示す図である。
第８図はインダクタ配線における磁場作用を示す断面図である。
第９図はインダクタと同一アルミ配線層のみにシールドを設けた構成を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。
第１０図は第９図中の半導体装置をＣ−Ｃ線で切断した断面図である。
第１１図はシールド配線に設けた切り欠き部を示す図である。
第１２図は実施の形態１の構成にパターンド・グランド・シールドを設けた半導体装置を第３図と同様に切断した断面図である。
第１３図はパターンド・グランド・シールドを示す図である。
第１４図はこの発明の実施の形態２による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。
第１５図は第１４図中の半導体装置をＤ−Ｄ線で切断した断面図である。
第１６図は比較例３の第１アルミ配線層にパターンド・グランド・シールドを設けた半導体装置を第１４図中のＤ−Ｄ線と同一位置で切断した断面図である。
第１７図はこの発明の実施の形態３による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。
第１８図はこの発明の実施の形態４による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。
第１９図はこの発明の実施の形態５による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。
【発明を実施するための最良の形態】  以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従ってこれを説明する。
実施の形態１．
第１図はこの発明の実施の形態１による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図であり、第２図は本半導体装置のインダクタのパターンを示す上面図である。本実施の形態による半導体装置では、第１図に示すように、配線を渦巻き上にレイアウトしたインダクタ１を囲むようにシールド６ａが設けられている。インダクタ１の寸法としては、第２図に示すように、例えばその配線幅Ｗｉを１０μｍ、渦巻きパターンにおける間隔Ａを２μｍとし、巻数を２．５としている。入力端子２から入力した高周波信号は、リード線４、インダクタ１及び引き出し線５を通って出力端子３から出力される。また、トレンチ分離部７は、シリコン酸化膜などから構成され、シリコン基板１０と層間膜１１とを電気的に分離する。
第３図は第１図中の半導体装置をＡ−Ａ線で切断した断面図であり、第４図はインダクタとシールドとの位置関係を示す上面図である。第３図に示すように、本実施の形態による半導体装置は、ＣＭＯＳプロセスを用いてシリコン基板１０上に絶縁層を介して積層した４層のアルミニウムの配線層（以下、アルミ配線層と称する）を有している。ここで、インダクタ１及びリード線４は、パッシベーション膜によって被覆される最上層の第４アルミ配線層に形成する。また、引き出し線５は、第３アルミ配線層に形成し、インダクタ１とヴィアホール８ａを介して電気的に接続する。
インダクタ１を囲むように第４アルミ配線層にて形成したシールド６ａの下層には、シールド６ｂ，６ｃ，６ｄが設けられる。これらシールド６ｂ，６ｃ，６ｄは、第３図に示すように、それぞれ第３、第２、第１アルミ配線層に形成される。そして、シールド６ｂとシールド６ｃをヴィアホール８ｂを介して電気的に接続し、シールド６ｃとシールド６ｄをヴィアホール８ｃを介して電気的に接続している。また、シールド６ｄは、コンタクトホール９を介してシリコン基板１０と電気的に接続している。
これらシールドの寸法は、第４図に示すように、インダクタ１の配線幅Ｗｉを１０μｍとしたのに対してその配線幅Ｗｓを２μｍとする。ここでは、シールドの配線幅Ｗｓをインダクタ１の渦巻きパターンにおける間隔Ａと少なくとも同一寸法で形成している。また、インダクタ１の外縁とシールド６ａ〜６ｄの外縁との距離Ｃは、インダクタ１の間隔Ａ（２μｍ）以上の寸法である４μｍとした。さらに、シールド６ｂとシールド６ｃとの間（若しくは、シールド６ｃとシールド６ｄとの間）を電気的に接続するヴィアホール８ｂ（若しくはヴィアホール８ｃ）は、その中心からインダクタ１の外縁までの距離Ｂが５μｍである位置に配置し、隣り合ったヴィアホール間のピッチＰを２μｍとした。
このピッチＰは、ヴィアホールの間隔で共振する高周波信号の損失を防止するため、インダクタ１の間隔Ａ以上とし、高周波信号の波長の１／４以下にすることが好ましい。また、本実施の形態では、ヴィアホール８ｂ，８ｃをシールドの配線の中心線上にその中心が位置するように配置する。
第５図Ａは実施の形態１による半導体装置におけるシールド６ａの形状を示す上面図であり、第５図Ｂはシールド６ｂの形状を示す上面図であり、第５図Ｃはシールド６ｃ及びシールド６ｄの形状を示す上面図である。第５図Ａに示すように、シールド６ａは、リード線４を配置するためにその配置位置にて開放したリング形状を有している。同様に、シールド６ｂは、引き出し線５を配置するためにその配置位置にて開放したリング形状を有している（第５図Ｂ参照）。
また、シールド６ｃ，６ｄは、シールド６ａのリングの開放部分、シールド６ｂのリングの開放部分及びその他２箇所を分離した４つの部分から構成する（第５図Ｃ参照）。なお、これらのシールド６ａ〜６ｄのうちの少なくとも１つは、高周波グランドと電気的に接続する。これにより、本実施の形態における全てのシールド６ａ〜６ｄは高周波グランドと同電位になる。
第６図は第３図中の半導体装置をＢ−Ｂ線で切断した断面図であり、インダクタ１の直下に設けたトレンチ分離部７及びシールド６ｄの直下におけるシリコン基板面を示している。トレンチ分離部７は、シリコン基板１０に形成したトレンチにシリコン酸化膜などを積層し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で平坦化して形成される。
また、インダクタ１の下層の比較的広い面積領域にトレンチ分離部７を形成する場合、第６図に記載していないダミーパッドをシリコン基板１０上に設ける必要がある。このダミーパッドは、ＣＭＰプロセスにおいて研磨の進行状況や研磨完了の指標となるもので、通常シリコン酸化膜により構成される。
シールド形状に対応する部分のみを図中に示したシリコン基板１０は、コンタクトホール９を介してシールド６ｄと電気的に接続される。シリコン基板１０としてＰ型シリコン基板を使用する場合、当該シリコン基板１０とコンタクトホールの接触部の表面におけるＰ濃度をイオン注入によって高くしておく。
これにより、コンタクトホール９のコンタクト抵抗を低減させることができる。このように、シリコン基板１０は、シールド６ａ〜６ｄ、ヴィアホール８ａ〜８ｃ、及び、コンタクトホール９を介して高周波グランドと電気的に接続される。このため、シリコン基板９の電位は、高周波グランドと等しくなり安定化する。
第７図はシリコン基板上に形成したインダクタの等価回路モデルを示す図であり、本発明による半導体装置も同様のモデルで表現することができる。図示の例では、シリコン基板上に形成したインダクタの典型的なパイ型等価回路を示している。図において、Ｌｓはインダクタ１のインダクタンス、Ｒｓはインダクタ１の抵抗であり、Ｃｓは入力端子２と出力端子３との間の端子間容量である。
また、Ｃｏｘ１及びＣｏｘ２は、それぞれ入力端子２及び出力端子３の酸化膜容量である。インダクタンスＬｓ、抵抗Ｒｓ、端子間容量Ｃｓ及び酸化膜容量Ｃｏｘ１，Ｃｏｘ２で規定される構成要素は、シリコン基板１０上に形成される。一方、シリコン基板１０内部にて形成される寄生素子として、入力端子２のシリコン基板容量Ｃｓｉ１、出力端子３のシリコン基板容量Ｃｓｉ２、入力端子２のシリコン基板抵抗Ｒｓｉ１、及び、出力端子３のシリコン基板抵抗Ｒｓｉ２がある。
ここで、高周波信号が信号線を伝播する際には、当該信号線に対応するリターン経路が一般的に必要となる。本実施の形態による半導体装置では、インダクタ１周囲に近接して配置したシールド６ａが高周波信号のリターン経路の役割を担っている。つまり、入力端子２から入力した高周波信号は、インダクタ１に入った後にシールド６ａ〜６ｄがリターン経路として働いて出力端子３から出力する。
また、上述したリターン経路においても高周波電流の微少な流れが発生する。これにより、インダクタ１の特性は、シールド６ａ〜６ｄの抵抗による影響を受ける。具体的には、第７図中のインダクタ１の抵抗成分Ｒｓの値が大きくなる。一方、これらシールド６ａ〜６ｄの代わりに、従来のようにシリコン基板でガードリングを形成した場合、その抵抗はアルミ配線の抵抗と比較して非常に大きいことから、インダクタ１の抵抗成分Ｒｓの値も大きくなってしまう。このようにインダクタ１の抵抗成分Ｒｓの値が大きくなると、Ｑ値の低周波数領域における傾きが低くなり高周波信号の損失が大きくなる。
そこで、本実施の形態による半導体装置では、高い導電率（抵抗率が低い）を有するアルミ配線でシールド６ａ〜６ｃを形成する。これにより、インダクタ１の抵抗成分Ｒｓの値の上昇を抑制することができ、その特性を劣化させることがない。なお、配線材料としては、アルミニウムに限らず、基板より高い導電率（低い抵抗率）を持つ金属であればよい。例えば、銅や金などの導体で形成しても同様の効果を奏する。
また、シールド６ａ〜６ｃの各配線幅Ｗｓは、渦巻きパターンのインダクタ１の間隔Ａ以上の寸法（少なくとも間隔Ａと同一寸法）で形成する。この寸法条件に適合していれば、シールド６ａ〜６ｃの幅を全て同一にする必要はない。
シールドの配線幅Ｗｓの上限としては、インダクタ１の渦巻きパターンの半径の大きさ程度を規定する。さらに、シールド６ａ（若しくはシールド６ｂ，６ｃ）とインダクタ１の外縁との距離Ｃも、渦巻きパターンのインダクタ１の間隔Ａ以上の寸法（少なくとも間隔Ａと同一寸法）で形成するのが好ましい。
この寸法条件について説明する。インダクタ１のようなスパイラルインダクタから生じる磁場は、第８図に示すように、配線が密な部分（図中、同一記号を配線断面に付した同一方向に電流が流れる配線間）で互いに打ち消し合う方向に作用する。一方、配線が疎な部分（図中、異なる記号を配線断面に付した異なる方向に電流が流れる配線同士）では互いに同一の方向に作用する。この結果として、インダクタ１の渦巻きの中心部に強い磁束が生じる。
ここで、インダクタ１の渦巻きの最外周の配線では、外側から内側へ回り込む磁束が隣接する配線に生じた磁束によって打ち消し合う作用を受ける。一方、内側から外側への磁束については、外側に隣接する配線がないことから打ち消す方向の作用を受けない。
これに対して、インダクタ１の渦巻きの最内周の配線に発生した内側から外側へ回り込む磁束は、外側に隣接する配線に生じた磁束と打ち消し合う。また、外側から内側への磁束は、内側に隣接する配線がないことから打ち消す方向の作用を受けない。このため、インダクタ１全体では、インダクタ１の外側から中心部へ磁束が回り込み、中心部から外側へ磁束が向かう。
このようなインダクタ１において、その直径を変えずに巻線の間隔Ａを大きくすると、上述したような磁束の作用関係が崩れて磁束密度が低下する。反対に、間隔Ａを小さくしても、インダクタ１の磁束の作用関係に影響を与えない。このため、できうる限り間隔Ａの寸法を小さくすることで、結果的に本半導体装置を小型化することができる。
しかしながら、製造プロセス上のデザインルールで規定される範囲を下回る寸法を設定しても安定して規定範囲内のものを製造することは困難である。このため、間隔Ａは、少なくともデザインルールで規定される寸法以上にする必要がある。
このようにインダクタ１の間隔Ａは、インダクタ１自体の特性を決定する上で重要な因子である上に、配線の寸法やその位置関係を決定する際の最小の寸法単位として規定することもできる。
また、高周波電流は、表皮効果により導体の表面での電流密度が高くなる。このため、配線抵抗に対しては、配線層の幅方向の寸法が与える影響が大きい。例えば、インダクタ１の配線幅Ｗｉを１０μｍとし、シールドの配線幅Ｗｓを２μｍとすると、シールドの配線抵抗は、インダクタ１より５倍高い値となると考えて良い。
一方、シールドは、その配線抵抗が高くなると高周波グランドとしての機能が低下するため、インダクタ１の抵抗成分Ｒｓが大きくなってしまう。このため、シールドの配線抵抗はなるべく低くする必要があるが、配線抵抗を低くするためにシールドの配線幅Ｗｓを大きくすると、本半導体装置の小型化が制限されてしまう。
そこで、シールドを高周波グランドとして機能させることができる最小限の配線幅Ｗｓを解析・検討した結果、インダクタ１の間隔Ａと同一寸法の配線幅であれば、シールドが高周波グランドとして機能し得ることを見出した。これにより、本実施の形態１による半導体装置では、シールドの配線幅Ｗｓをインダクタ１の間隔Ａ以上の寸法（少なくとも間隔Ａと同一寸法）となるように規定した。
また、シールドの配線幅Ｗｓの上限寸法に対しても規定を設ける必要がある。例えば、シールドの配線幅Ｗｓをインダクタ１の渦巻きパターンの半径と等しい寸法で構成した場合、シールドを含むインダクタ回路部の直径は、インダクタ１本体の渦巻きパターンの２倍の大きさになる。つまり、インダクタ回路部の面積は、インダクタ１本体の渦巻きパターンが占める面積の４倍である。そこで、本実施の形態１による半導体装置では、寸法の許容範囲として多くともインダクタ１の渦巻きパターンの半径程度をシールドの配線幅Ｗｓの上限値として規定する。
一方、インダクタ１周囲に設けたシールドを高周波信号のリターン経路として機能させるためには、シールドとインダクタ１の外縁とを近接させなければならない。しかしながら、シールドとインダクタ１の外縁との距離Ｃを小さくし過ぎると、入力端子２からインダクタ１へ入る高周波信号が、インダクタ１を通して出力されるより、シールドを介する経路の方が通り易くなる。このため、インダクタンスＬｓ及びＱ値が悪化し、端子間容量Ｃｓも大きくなってしまう。
そこで、半導体装置に与えたい所望の特性条件や製造プロセス上のデザインルールなどを考慮してシールドとインダクタ１の外縁との距離Ｃの最適な寸法を解析・検討した。この結果、距離Ｃが少なくともインダクタ１の間隔Ａ程度の大きさであれば、本半導体装置の特性が劣化することがなく、且つインダクタ１を流れる高周波電流にとって当該シールドを高周波グランドとして確定し易くなることを見出した。これにより、本実施の形態１による半導体装置では、シールドとインダクタ１の外縁との距離Ｃをインダクタ１の間隔Ａ以上の寸法（少なくとも間隔Ａと同一寸法）となるように規定した。
上述したような寸法範囲とすることで、本半導体装置の特性を劣化させることなく、リターン経路として働くシールドが信号線であるインダクタ１に最も近接させることができ、入力端子２から入力した高周波信号が入力端子２及びインダクタ１からシールドへ抜け易くなるが、その高周波信号が出力端子３に戻り易くもなる。
従って、第７図に示す等価回路における端子間容量Ｃｓを無視できるくらいに小さくすることができる。つまり、入力端子２から出力端子３へ高周波信号が通過する経路を安定的に確保することができる。これにより、インダクタ１周囲に配置される素子間の電磁干渉も低減することができることになる。
第７図に示す等価回路において、高周波信号の伝播経路は、インダクタ１の端子間容量Ｃｓと、インダクタ１とその周囲に配置された素子との間に存在する寄生容量との大小により決定される。このとき、インダクタ１周囲に配置された素子の方がインダクタ１より電位が低く、さらにその素子との間における寄生容量が小さいと、高周波信号は当該素子側の経路に流れ易くなる。このため、高周波信号の伝播経路が安定せず、インダクタ１周囲に配置された素子との間で電磁干渉を起こす可能性がある。
これに対して、本実施の形態１による半導体装置では、シールドの配線幅Ｗｓ、及び、シールドとインダクタ１の外縁との距離Ｃをインダクタ１の間隔Ａ以上の大きさ（少なくとも間隔Ａと同じ大きさ）としたので、シールドが高周波グランドとして機能し、インダクタ周囲の素子との間での電磁干渉を低減させることが可能である。
ここで、上述した構成の有効性を他の様々な構成との特性測定値の比較を基にして説明する。先ず、本実施の形態１による半導体装置におけるシールドの有効性を説明するため、インダクタ１と同一の第４アルミ配線層のみにシールド６ａを設けた構成を第９図に示す。
また、第１０図は第９図中の半導体装置をＣ−Ｃ線で切断した断面図である。第４アルミ配線層で形成形成したインダクタ１は、その配線幅Ｗｉを１０μｍ、インダクタ１の間隔Ａを２μｍとしその巻数を２．５としている。引き出し線５は、第３アルミ配線層で形成し、インダクタ１とはヴィアホール８ａを介して接続されている。従って、入力端子２から入力した高周波信号は、リード線４、インダクタ１、引き出し線５を通って出力端子３から出力されることとなる。
第４アルミ配線層のシールド６ａは、第５図Ａに示す配線パターンを有し、上述した寸法条件を満たすように形成する。ここでは、シールド６ａの配線幅Ｗｓを、インダクタ１の間隔Ａ以上の寸法である１０μｍとする。また、シールド６ａとインダクタ１の外縁との距離Ｃも、インダクタ１の間隔Ａ以上の寸法範囲内である２μｍとする。
また、第９図の構成では、シールド６ａによる効果のみを示すため、第１０図に示すようにトレンチ分離部７を設けていない。また、シールド６ａは、シリコン基板１０との間で電気的な接続を有しておらず、不図示の高周波グランドに接続している。
このシールド６ａの有効性を示すため、第９図の構成と他の構成による特性の測定結果を表１に示す。他の構成としては、第９図の構成からシールド６ａを除いたものを比較例１とする。また、第９図の構成と同様の構成要素を有するが、シールド６ａとインダクタ１の外縁との距離Ｃを、インダクタ１の間隔Ａ以上の寸法範囲に無い１μｍとしたものを比較例２とする。
第９図及び比較例１，２による半導体装置は、第７図に示すような等価回路モデルで表現することができる。表１では、これらの等価回路モデルにおけるインダクタ１のインダクタンスＬｓ、抵抗Ｒｓ及び入力端子２と出力端子３との間の端子間容量Ｃｓについて測定結果から導出した値を示している。さらに、表１には、インダクタ１の５．２ＧＨｚの高周波信号における、Ｑ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）、自己共振周波数及び損失の測定値が示されている。なお、自己共振周波数は、Ｑ値がゼロになる周波数である。
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表１より、第９図の構成（表１中、Ａで示す）では、インダクタ１のインダクタンスＬｓ及び抵抗Ｒｓが比較例１，２（表１中、それぞれＢ，Ｃで示す）とほぼ同値であるが、端子間容量Ｃｓが１／５程度に小さくなる。一方、距離Ｃが上述した寸法条件にない比較例２では、第９図及び比較例１の構成と比較してインダクタンスＬｓ及びＱ値が悪化する上に、第９図の構成と比較して端子間容量Ｃｓが９倍程度も大きくなっている。
これは、距離Ｃを小さくし過ぎたことで、入力端子４からインダクタ１へ入る高周波信号が、インダクタ１を通して出力されるより、シールドを介する経路の方が通り易くなってしまったことに起因している。このように、距離Ｃは、本半導体装置の特性を決定づける重要な因子であることがわかる。
本発明では、表１に示すような実測値の比較結果などを検討して決定した上記寸法範囲内に距離Ｃを規定することで、端子間容量Ｃｓを格段に小さくしている。これにより、インダクタ１周囲の素子間の電磁干渉を低減させることができ、本半導体装置の特性の大幅な向上を望むことができる。また、この効果は、第１図に示した構成のようにシールド６ａの下層にシールドを設けることによって、さらに向上させることができる。
さらに、本実施の形態による半導体装置では、インダクタ１周囲に設けたシールド６ａを、インダクタ１を一連続で囲みその一部を開放した形状にて構成している。このようにシールドの一部を開放したのは、インダクタ１からの電磁誘導によりシールド中に誘導電流が流れる経路が形成されるのを防ぐためである。
つまり、シールド中に誘導電流が流れてインダクタ１との間で磁場の打ち消し合いが発生し、インダクタ１のインダクタンスが低下することを抑制している。また、第１１図に示すように、シールド配線に切り欠き部ａ，ｂを形成すると、インダクタ１からの電磁誘導による誘導電流の経路をより効果的に遮断することができる。
ここで、第５図Ｃに示したシールド６ｃ，６ｄのように、シールド配線を複数部分に分割した形状とすることでも誘導電流を有効に防止することができる。しかしながら、第５図Ｃのような不連続なシールド６ｃ，６ｄでは、各分割部ごとに高周波グランドと接続する経路を設けなければならない。このような経路を同一のアルミ配線層上に設けると、配線パターンが複雑化したり、配線面積が拡大することによって素子配置領域が制限される場合がある。
このため、本発明による半導体装置では、第５図Ｃのような複数に分割したシールド６ｃ，６ｄを設ける場合、シールド６ｃ，６ｄを形成したアルミ配線層の上層か下層に、第５図Ａや第５図Ｂに示したような一連続形状のシールド６ａ，６ｂを配置する。そして、シールド６ｃ，６ｄの各分割部とシールド６ａ，６ｂとの間をヴィアホールなどでアルミ配線層間をまたがって電気的に接続しておく。
シールド６ａ，６ｂは、その周囲のどの方向からでも高周波グランドと接続可能であるので、シールド６ａ，６ｂのいずれかと高周波グランドとの接続がなされていれば、シールド６ｃ，６ｄの各分割部と高周波グランドを接続する必要がない。これにより、配線パターンを複雑化することがなく、且つその素子配置面積を不要に消費することがない。
また、本実施の形態１による半導体装置では、各アルミ配線層のシールドを電気的に接続するヴィアホールは、２μｍピッチで配置している。ここで、ヴィアホールのピッチＰとしては、ヴィアホールの間隔で共振する高周波信号による損失を防止するため、インダクタ１の間隔Ａ以上、高周波信号の波長の１／４以下にすることが好ましい。
以上のように、この実施の形態１によれば、一部を開放した一連続形状を有し、高周波グランドに接続したシールド６ａ，６ｂを、スパイラルインダクタ１を囲むように配置したので、高周波信号のリターン経路を安定させることができ、インダクタ１周囲に配置された他の素子との間における電磁干渉を低減させることができる。これにより、インダクタ１周囲に配置された他の素子からの電磁的な影響によってインダクタ１の性能が変化することを抑制することができる。また、シールド６，６ｂの一部を開放したので、インダクタ１からの電磁誘導によりシールド中に誘導電流の経路が形成されるのを防止することができる。
また、この実施の形態１によれば、シールドの配線幅Ｗｓ、及び、シールドとインダクタ１の外縁との距離Ｃがインダクタ１の渦巻きパターンの間隔Ａ以上（少なくとも間隔Ａと同じ大きさ）となるように構成したので、本半導体装置の特性を劣化させることなく、シールドを高周波信号のリターン経路として安定化させることができる。これにより、インダクタ１に生じる寄生素子である端子間容量Ｃｓを低減させることができることから、入力端子２から出力端子３へ高周波信号が通過する経路が安定的に確保され、インダクタ１周囲に配置される素子間の電磁干渉も低減される。
なお、上記実施の形態１では、シリコン基板１０とシールド６ｄをコンタクトホール９を介して接続する例を示したが、シールド６ｄの配線面積が大きければ、シリコン基板１０とシールド６ｄとの間の容量成分で高周波として接続することも可能である。従って、シリコン基板とシールドを物理的に接続しなくても構わない。特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板のようにシリコン基板と直接接続できない場合、シリコン基板とシールドとの間の容量成分にて高周波的に接続する。
また、インダクタ１のようなスパイラルインダクタをＣＭＰプロセスにより作成する場合、従来ではインダクタ１の外周に近接してダミーパッドを配置していた。しかしながら、このダミーパッドは、浮遊容量の増加を招き、インダクタ１に近接して配置されるとその特性を変化させる要因となる。
これに対して、本発明の半導体装置では、シールドをインダクタ１の外周に近接して配置するので、シールドがダミーパッドの役割を担いインダクタ１の周囲に近接して配置する必要がない。これにより、ＣＭＰのダミーパッドの影響を低減することができる。
また、ダミーパッドのサイズとシールドの配線幅Ｗｓをほぼ等しく形成できる条件にあれば、本来設置すべきダミーパッド自体を省略することもできる。なお、エッチングにより配線を形成する場合に配置するダミーパッドについても同様である。
上記実施の形態１では、高周波信号を伝播させる場合を例に説明したが、これに限られるものではない。例えば、高速ディジタル信号に適用しても同様の効果が期待できることは言うまでもない。さらに、本発明は、ＣＭＯＳプロセス以外のプロセスで作成したインダクタやシリコン基板以外の基板上に作成したインダクタにおいても有効に適用することができる。
シリコン基板のような導電性基板を用いた場合、上記実施の形態１によるシールドとパターンド・グランド・シールドとを組み合わせることにより、インダクタ１周囲に配置された他の素子との電磁干渉と導電性基板による損失をより低減させることができる。
第１２図は、上記実施の形態１の構成にパターンド・グランド・シールドを設けた半導体装置を第３図と同様に切断した断面図である。パターンド・グランド・シールド１３は、複数の短冊状の配線部から構成され、トレンチ分離部７の上面に設けられる。また、その周囲には、第１３図の上面図に示すようにグランドと電気的に接続するためのコンタクトホール１４が配置される。
このように構成することで、上記実施の形態１と同様にシールドによってインダクタ１周囲に配置された他の素子との電磁的な結合を低減することができる上に、インダクタ１を伝播する高周波電流による磁場を打ち消すように作用する、シリコン基板１０中の誘導電流の発生を抑制することができる。
つまり、パターンド・グランド・シールド１３によって、シリコン基板１０内部を介してインダクタ１に与えられる電磁的な影響やシリコン基板１０面に垂直な方向の電磁的な影響を抑制することができる。また、シールド６ａ〜６ｄによって各アルミ配線層に平行な方向からの電磁的な影響を抑制することができる。
実施の形態２．
第１４図はこの発明の実施の形態２による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図であり、第１５図は第１４図中の半導体装置をＤ−Ｄ線で切断した断面図である。第１４図に示すように、本実施の形態による半導体装置には、配線を渦巻き上にレイアウトしたインダクタ１を囲むようにシールド６ｅが設けられている。ここで、インダクタ１は、その配線幅Ｗｉを１０μｍとし、渦巻きパターンの間隔Ａを２μｍとし、巻数を２．５としている。
また、第１５図に示すように、本実施の形態による半導体装置は、ＣＭＯＳプロセスを用いてシリコン基板１０上に絶縁層を介して積層した４層のアルミ配線層を有している。インダクタ１は、第４アルミ配線層と第３アルミ配線層にそれぞれ形成し、各アルミ配線層間をまたがってヴィアホール８ｂを介して電気的に接続している。
リード線４は、インダクタ１と共にパッシベーション膜１２によって被覆される最上層の第４アルミ配線層に形成する。引き出し線５は、第２アルミ配線層に形成し、第３アルミ配線層のインダクタ１とヴィアホール８ｂを介して接続する。入力端子２から入力した高周波信号は、リード線４、両アルミ配線層のインダクタ１及び引き出し線５を通って出力端子３から出力することになる。
シールド６ｅは、インダクタ１から最も離れた第１アルミ配線層で形成されており、第５図Ｂに示したシールド６ｂと同様の形状を有する。シールド６ｅの配線幅Ｗｓは、インダクタ１の渦巻きパターンの間隔Ａと等しい２μｍとする。第１５図に示すように、シールド６ｅは、コンタクトホール９を介してシリコン基板１０と電気的に接続している。また、コンタクトホール９は、その中心からインダクタ１の外縁までの距離Ｂが５μｍである位置に配置し、隣り合ったコンタクトホール間のピッチＰを２μｍとした。
このピッチＰは、ヴィアホールの間隔で共振する高周波信号による損失を防止するために、インダクタ１の間隔Ａ以上、高周波信号の波長の１／４以下にすることが好ましい。また、コンタクトホール９は、シールド６ｅの配線の中心線上にその中心が位置するように配置する。
本実施の形態では、インダクタ１を第４及び第３アルミ配線層の２層に設け、インダクタ１から最も離れた最下層の第１アルミ配線層にのみシールド６ｅを設けている。このシールド６ｅの有効性を示すため、以下に特性の測定結果を比較する。表２は、本実施の形態による半導体装置（表２中、Ｄで示す）と従来例の半導体装置との特性の測定結果を示したものである。
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ここで、比較例３の半導体装置は、本実施の形態２による半導体装置からシールド６ｅを除いた構造を有する（表２中、Ｅで示す）。
また、比較例４の半導体装置は、第１６図に示すように、比較例３の半導体装置の第１アルミ配線層にパターンド・グランド・シールド１３ａを設けた構造を有する（表２中、Ｆで示す）。なお、パターンド・グランド・シールド１３ａは、例えば第１３図と同様なパターンであるものとする。
また、本実施の形態２及び比較例３，４による半導体装置は、第７図に示すような等価回路モデルで表現することができる。表２では、これらの等価回路モデルにおけるインダクタ１のインダクタンスＬｓ、抵抗Ｒｓ及び入力端子２と出力端子３との間の端子間容量Ｃｓについて測定結果から導出した値を示している。さらに、表２には、インダクタ１の５．２ＧＨｚの高周波信号における、Ｑ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）、自己共振周波数及び損失の測定値が示されている。なお、自己共振周波数は、Ｑ値がゼロになる周波数である。
表２より、本実施の形態２のインダクタンスＬｓは、比較例３とほぼ同様であるが、インダクタ１の抵抗成分Ｒｓが若干高くなっている。しかしながら、比較例３による構成での端子間容量Ｃｓは、８ｆＦ程度であるのに対して、本実施の形態２では８ｆＦを遙かに下回り無視することができる程度に小さくなる（表２中では−記号を付している）。
一方、比較例４では、パターンド・グランド・シールド１３ａにより損失が低減する効果は得られるが、他の構成と比較して抵抗Ｒｓが高くなる。このため、Ｑ値が低下する。さらに、他の構成と比較して自己共振周波数も低下するため、インダクタ１の適用周波数範囲が狭くなるという不具合も発生する。
インダクタ１に入力した高周波信号は、シールドの抵抗に影響を受ける。本実施の形態では、インダクタ１から最も離れたアルミ配線層にのみシールド６ｅを形成しているので、表２に示したようにインダクタ１の抵抗成分Ｒｓがやや上昇する。
このため、Ｑ値がやや低くなる。しかしながら、シールド６ｅによって端子間容量Ｃｓが無視できる程度に小さくなるので、自己共振周波数に劣化が無く、インダクタ１の適用周波数範囲も変化することがない。
従って、実用上の問題は発生しない。また、インダクタ１を２層に設けたことから、１層のみに設けたインダクタ１では流すことができない大電流の高周波信号を使用することもできる。
このように、本発明の上記寸法条件で規定されたシールドは、インダクタ１から最も離れたアルミ配線層にのみ形成しても、上記実施の形態１で説明したような端子間容量Ｃｓの低下効果が得られる。これにより、他の構成と比較して電磁干渉による不具合の発生を抑制することができる。
この実施の形態２によれば、インダクタ１を２層に設けることで配線膜厚を実質的に厚くしたので、１層のみに設けたインダクタ１では流すことができない大電流の高周波信号を使用することもできる。また、配線幅Ｗｓ及び距離Ｃがインダクタ１の渦巻きパターンの間隔Ａ以上（少なくとも間隔Ａと同じ大きさ）としたシールド６ｅを設けたので、本半導体装置の特性を劣化させることなく、シールドを高周波信号のリターン経路として安定化させることができる。
なお、上記実施の形態で説明したように、本発明によるシールドは、インダクタ１から最も離れているアルミ配線層に形成しても有効である。従って、インダクタ１により近いアルミ配線層にもシールドを配置することで、より効果を向上させることができる。特に、第１アルミ配線層から第４アルミ配線層の一部あるいは全てにシールドを形成することで、高周波グランドに接続されるシールドの抵抗が低減し、インダクタ１の抵抗を低減させることができる。
実施の形態３．
第１７図はこの発明の実施の形態３による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。本実施の形態による半導体装置は、上記実施の形態１，２と同様に、ＣＭＯＳプロセスを用いてシリコン基板１０上に絶縁層を介して積層した４層のアルミ配線層を有している。インダクタ１は、パッシベーション膜１２によって被覆される最上層の第４アルミ配線層に形成する。リード線４は、インダクタ１と共に第４アルミ配線層に形成する。引き出し線５は、第３アルミ配線層に形成し、第４アルミ配線層のインダクタ１とヴィアホールを介して電気的に接続されている。入力端子２ａから入力した高周波信号は、リード線４、インダクタ１及び引き出し線５を通って出力端子３ａから出力することになる。
シールド６ｇは、上記実施の形態で示した寸法条件を満たすようにインダクタ１と同じ第４アルミ配線層に形成する。また、シールド６ｇは、入力端子２ａを介して入力し出力端子３ａから出力する高周波信号のリターン経路として機能する。この機能を持たせるために、シールド６ｇは、入力端子２ｂを設けたリード線４に沿う配線が一体に形成され、引き出し線５に沿って第３アルミ配線層に形成された出力端子３ｂを設けた配線が不図示のヴィアホールを介して電気的に接続している。
ここで、入力端子２ａが設けられた導体配線であるリード線４と入力端子２ｂが設けられた高周波グランドに接続する接地配線との断面形状、及び、出力端子３ａが設けられた導体配線である引き出し線５と出力端子３ｂが設けられた高周波グランドに接続する接地配線との断面形状は、いわゆるコプレーナストリップ線路を形成する。従って、信号線であるリード線４や引き出し線５とリターン線である上記配線との間隔を変えることで、コプレーナストリップ線路の特性インピーダンスを調整することができる。
これにより、インダクタ１の入出力をコプレーナストリップ線路の特性インピーダンスで終端することができ、インダクタ１の前後に配置する素子とのインピーダンス整合を容易に行うことができる。
さらに、リターン経路に相当する上記配線部は、高周波グランドと接続しているため、インダクタ１のシールド６ｇと高周波グランドとを入力端子２ｂや出力端子３ｂのリターンにより接続することができる。これにより、インダクタ１のシールド６ｇに対する高周波グランドの引き回しのための面積を小さくすることができる。
また、本実施の形態では、入力端子２ｂ及び出力端子３ｂをコプレーナストリップ線路としたが、コプレーナ線路、コプレーナストリップ線路あるいは単純な線路との組み合わせを用いても良い。
実施の形態４．
第１８図はこの発明の実施の形態４による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。本実施の形態による半導体装置は、上記実施の形態１，２と同様に、ＣＭＯＳプロセスを用いてシリコン基板１０上に絶縁層を介して積層した４層のアルミ配線層を有している。インダクタ１は、パッシベーション膜１２によって被覆される最上層の第４アルミ配線層に形成する。リード線４は、インダクタ１と共に第４アルミ配線層に形成する。引き出し線５は、第３アルミ配線層に形成し、第４アルミ配線層のインダクタ１とヴィアホールを介して電気的に接続されている。入力端子２から入力した高周波信号は、リード線４、インダクタ１及び引き出し線５を通って出力端子３から出力することになる。
シールド６ｈ，６ｉは、上記実施の形態で示した寸法条件を満たすようにインダクタ１と同じ第４アルミ配線層に形成し、インダクタ１を二重に取り囲むように配置される。ここで、インダクタ１の端子間容量Ｃｓは、上記実施の形態１で示したような原理でシールド６ｈによって低減される。さらに、シールド６ｈ，６ｉは、インダクタ１に入力した高周波信号によってインダクタ１から放出される不要な電磁波を受けることができる。
このように、この実施の形態４によれば、インダクタ１を多重に取り囲んだシールド６ｈ，６ｉによって、インダクタ１周囲の他の素子との電磁干渉を一巻きのシールドより効果的に低減することができる。
実施の形態５．
第１９図はこの発明の実施の形態５による半導体装置を上方からパッシベーション膜及び層間膜を透過させて見た透過平面図である。本実施の形態による半導体装置は、上記実施の形態と同様に、ＣＭＯＳプロセスを用いてシリコン基板１０上に絶縁層を介して積層した４層のアルミ配線層を有している。インダクタ１は、パッシベーション膜１２によって被覆される最上層の第４アルミ配線層に形成する。リード線４は、インダクタ１と共に第４アルミ配線層に形成する。引き出し線５は、第３アルミ配線層に形成し、第４アルミ配線層のインダクタ１とヴィアホールを介して電気的に接続されている。入力端子２から入力した高周波信号は、リード線４、インダクタ１及び引き出し線５を通って出力端子３から出力することになる。
シールド６ｊは、第１９図に示すように、インダクタ１の渦巻きパターンの内側に配置する。この構成において、インダクタ１の渦巻きパターンの直径を変えずに性能を向上させるためには、インダクタ１の渦巻きの中央スペースをできるだけ空ける必要がある。また、インダクタ１の抵抗成分が増加しないように、その配線幅Ｗｉについては、特性に影響を与えない程度の寸法でなければならない。
このため、本実施の形態では、インダクタ１の間隔Ａを製造プロセス上のデザインルールで許容される最も近接した間隔で規定する。さらに、インダクタ１の渦巻きの中央スペースを空けるために、シールド６ｊの配線幅Ｗｓもできるだけ小さくする必要がある。
そこで、シールド６ｊの配線幅Ｗｓは、インダクタ１の配線幅Ｗｉの寸法を上限値とし、少なくとも製造プロセス上のデザインルールで許容される寸法以上となるように規定する。つまり、シールド６ｊの配線幅Ｗｓは、インダクタ１の配線幅Ｗｉ以下の寸法（多くとも配線幅Ｗｉと同じ大きさ）とする。
このように構成しても、インダクタ１の端子間容量Ｃｓを低減することができ、インダクタ１周囲の素子との電磁干渉を抑制することが可能である。
なお、本実施の形態のようにインダクタ１の渦巻きの内側にシールドを配置する場合、インダクタ１の外側にシールドを配置する構成と比較して、入力端子２及び出力端子３とシールドとの距離が離れてしまう。このため、インダクタ１の端子間容量Ｃｓを低減させる度合は劣る。
但し、シールド６ｊをインダクタ１と同一層に配置し、シールド６ｊの配線幅Ｗｓをインダクタ１の配線幅Ｗｉ以下（多くとも配線幅Ｗｉと同じ大きさ）にすることで、ＣＭＰプロセスにおけるダミーパッドと同様の役割を持たせることが可能である。このため、ダミーパッドによる浮遊容量を低減させることができる。
また、上記実施の形態５の構成は、上記実施の形態１から上記実施の形態４までに適用することで、インダクタ１の端子間容量Ｃｓの低減効果をより向上させることができる。
【産業上の利用可能性】  以上のように、この発明に係る半導体装置は、インダクタの周囲に設けた一部を開放した一連続のシールドにより、小型化に制限を与えることなく、その周囲の素子との間における電磁干渉を低減することでき、高性能で小型の高周波デバイスに適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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