(57)【要約】本発明は、アクティブマトリクス型の液晶表示装置及びその駆動方法に関し、表示を滑らかに改善するための画素間での画像平均化処理において、フレームメモリを省略できる液晶表示装置及びその駆動方法を提供する。例えば画素Ｐ１１内に構成される複数のサブ画素Ｓ１１ａ、Ｓ１１ｂ、Ｓ１１ｃ、Ｓ１１ｄのうちサブ画素Ｓ１１ｄと、それに隣接する画素Ｐ１２、Ｐ２１、Ｐ２２内の隣接サブ画素Ｓ１２ｃ、Ｓ２１ｂ、Ｓ２２ａ、との蓄積電荷の平均化を行う蓄積電荷平均化用ＴＦＴ回路を設けることで、フレームメモリなしに表示画像の平滑化処理を実現する。
2004088400.tif 000002
【特許請求の範囲】
【請求項１】
画素を構成する複数のサブ画素にそれぞれ所定の階調電圧を印加し、
隣接画素の隣接サブ画素同士で蓄積電荷を平均化させること
を特徴とする液晶表示装置の駆動方法。
【請求項２】
請求の範囲１記載の液晶表示装置の駆動方法において、
前記平均化の処理は、同一画素内の前記複数のサブ画素を同一の蓄積電位に充電した後に行うこと
を特徴とする液晶表示装置の駆動方法。
【請求項３】
請求の範囲１又は２に記載の液晶表示装置の駆動方法において、
前記画素と前記隣接画素は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれか同色であること
を特徴とする液晶表示装置の駆動方法。
【請求項４】
画素を構成する複数のサブ画素と、
隣接画素の隣接サブ画素同士で蓄積電荷を平均化させる蓄積電荷平均化用ＴＦＴと
を有することを特徴とする液晶表示装置。
【請求項５】
請求の範囲４記載の液晶表示装置において、
前記サブ画素に階調電圧を印加する画素ＴＦＴと、
前記蓄積電荷平均化用ＴＦＴのゲート電極と前記画素ＴＦＴのゲート電極とが共通接続されるゲートバスラインと
を有することを特徴とする液晶表示装置。
【請求項６】
請求の範囲４記載の液晶表示装置において、
前記サブ画素に階調電圧を印加する画素ＴＦＴと、
前記画素ＴＦＴのゲート電極が接続される画素ＴＦＴ用ゲートバスラインと、
前記蓄積電荷平均化用ＴＦＴのゲート電極が接続される蓄積電荷平均化用ＴＦＴ用ゲートバスラインと
を有することを特徴とする液晶表示装置。
【請求項７】
請求の範囲５又は６に記載の液晶表示装置において、
前記画素ＴＦＴと前記蓄積電荷平均化用ＴＦＴとは、チャネルの導電型が異なること
を特徴とする液晶表示装置。
【請求項８】
請求の範囲４乃至７のいずれか１項に記載の液晶表示装置において、
前記蓄積電荷平均化用ＴＦＴは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれか同色の隣接サブ画素同士を接続していること
を特徴とする液晶表示装置。
【請求項９】
請求の範囲４乃至８のいずれか１項に記載の液晶表示装置において、
前記画素ＴＦＴと前記蓄積電荷平均化用ＴＦＴの少なくとも一方は、ＣＷラテラル結晶化技術により形成されたチャネル領域を有していること
を特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】  本発明は、アクティブマトリクス型の液晶表示装置（以下、ＬＣＤと略記する）及びその駆動方法に関する。
【背景技術】  アクティブマトリクス型のＬＣＤでは、画素に形成された画素電極毎にスイッチング素子として例えば薄膜トランジスタ（以下、ＴＦＴと略記する）が備えられている。画素電極は画素ＴＦＴを介して１本のデータバスラインに接続されている。所定のゲートバスラインに所定電圧のゲートパルスが印加されると画素ＴＦＴはオン状態になり、データバスラインに供給されている所定の階調電圧が画素電極に印加され、画素ＴＦＴがオフ状態になると当該階調電圧が保持される。これにより、画素電極及び対向電極とその間に挟まれた液晶層とで形成される液晶容量により液晶分子が所定の傾斜状態に保持され、この傾斜状態に基づく所望の光透過率を維持して画像表示が行われる。このように、１つの画素は１本のゲートバスラインと１本のデータバスラインとで駆動される。
ところで、画素間で階調が急峻に変化すると画質に滑らかさがなくなり、不自然な画像表示になってしまうことがある。これを防ぐには画素数を増やすことが考えられるが、画素数を増やした分だけ表示データも増やす必要があるので、単にＬＣＤの画素数を増やすだけでは解決できない問題である。
ＬＣＤ側だけの改良で解決する方法として、各画素に書き込まれた階調電圧を隣接画素間で平均化処理することでより滑らかな画像を表示させる画像処理方法がある。但し、この画像処理方法では各画素の書き込みデータを一時記憶するためのフレームメモリが必要となる。
【非特許文献１】  佐々木伸夫、原明人、竹内文代、菅勝行、竹井美智子、吉野健一、千田満「ＣＷラテラル結晶化（ＣＬＣ）技術による移動度５００ｃｍ▲２▼／Ｖｓを超える新低温ポリＳｉ−ＴＦＴ技術」電子情報通信学会論文誌Ｃ，Ｖｏｌ．Ｊ８５−Ｃ，Ｎｏ．８，ｐｐ．６０１−６０８（２００２）．
【非特許文献２】  Ａ．Ｈａｒａ，Ｆ．Ｔａｋｅｕｃｈｉ，ａｎｄ  Ｎ．Ｓａｓａｋｉ，“Ｓｅｌｅｃｔｉｖｅ  Ｓｉｎｇｌｅｃｒｙｓｔａｌｌｉｎｅ−ｓｉｌｉｃｏｎ  Ｇｒｏｗｔｈ  ａｔ  ｔｈｅ  Ｐｒｅ−Ｄｅｆｉｎｅｄ  Ａｃｔｉｖｅ  Ｒｅｇｉｏｎｓ  ｏｆ  ＴＦＴｓ  ｏｎ  ａ  Ｇｌａｓｓ  ｂｙ  ａ  Ｓｃａｎｎｉｎｇ  ＣＷ  Ｌａｓｅｒ  Ｉｒｒａｄｉａｔｉｏｎ，”ＩＥＥＥ  ＩＥＤＭ’００  Ｔｅｃｈ．Ｄｉｇｅｓｔ，ｐ．２０９（２０００）．
【非特許文献３】  Ａ．Ｈａｒａ，Ｙ．Ｍｉｓｈｉｍａ，Ｔ．Ｋａｋｅｈｉ，Ｆ．Ｔａｋｅｕｃｈｉ，Ｍ．Ｔａｋｅｉ，Ｋ．Ｙｏｓｈｉｎｏ，Ｋ．Ｓｕｇａ，Ｍ．Ｃｈｉｄａ，ａｎｄ  Ｎ．Ｓａｓａｋｉ，“Ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ｐｏｌｙ−Ｓｉ  ＴＦＴｓ  ｏｎ  ａ  ｇｌａｓｓ  ｂｙ  ａ  ｓｔａｂｌｅ  ｓｃａｎｎｉｎｇ  ＣＷ  ｌａｓｅｒ  ｌａｔｅｒａｌ  ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ，”ＩＥＥＥ  ＩＥＤＭ’０１  Ｔｅｃｈ．Ｄｉｇｅｓｔ，ｐ．７４７，（２００１）．
【非特許文献４】  Ｙ．Ｓａｎｏ，Ｍ．Ｔａｋｅｉ，Ａ．Ｈａｒａ，ａｎｄ  Ｎ．Ｓａｓａｋｉ，“Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ−ｓｉｌｉｃｏｎ  ＴＦＴｓ  ｏｎ  ａ  ｎｏｎ−ａｌｋａｌｉ  ｇｌａｓｓ  ｓｕｂｓｔｒａｔｅ，”ＩＥＥＥ  ＩＥＤＭ’０３，Ｔｅｃｈ．Ｄｉｇｅｓｔ．
【非特許文献５】  Ｋ．Ｙｏｓｈｉｎｏ，Ｍ．Ｔａｋｅｉ，Ｍ．Ｃｈｉｄａ，Ａ．Ｈａｒａ，ａｎｄ  Ｎ．Ｓａｓａｋｉ，“Ｅｆｆｅｃｔ  ｏｎ  ｐｏｌｙ−Ｓｉ  ｆｉｌｍ  ｕｎｉｆｏｒｍｉｔｙ  ａｎｄ  ＴＦＴ  ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  ｏｖｅｒｌａｐ  ｉｒｒａｄｉａｔｉｏｎ  ｂｙ  ａ  ｓｔａｂｌｅ  ｓｃａｎｎｉｎｇ  ＣＷ  ｌａｓｅｒ，”Ｐｒｏｃ．９▲ｔｈ▼  Ｉｎｔ．Ｄｉｓｐｌａｙ  Ｗｏｒｌｓｈｏｐｓ’０２（Ｈｉｒｏｓｈｉｍａ，Ｄｅｃ．４−６，２００２），ｐｐ．３４３−３４６（２００２）．
本発明の目的は、表示を滑らかに改善するための画素間での画像平均化処理において、フレームメモリを省略できる液晶表示装置及びその駆動方法を提供することにある。
【発明の開示】
上記目的は、画素を構成する複数のサブ画素にそれぞれ所定の階調電圧を印加し、隣接画素の隣接サブ画素同士で蓄積電荷を平均化させることを特徴とする液晶表示装置の駆動方法によって達成される。
上記本発明の液晶表示装置の駆動方法において、前記平均化の処理は、同一画素内の前記複数のサブ画素を同一の蓄積電位に充電した後に行うことを特徴とする。
上記本発明の液晶表示装置の駆動方法において、前記画素と前記隣接画素は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれか同色であることを特徴とする。
上記目的は、画素を構成する複数のサブ画素と、隣接画素の隣接サブ画素同士で蓄積電荷を平均化させる蓄積電荷平均化用ＴＦＴとを有することを特徴とする液晶表示装置によって達成される。
上記本発明の液晶表示装置において、前記サブ画素に階調電圧を印加する画素ＴＦＴと、前記蓄積電荷平均化用ＴＦＴのゲート電極と前記画素ＴＦＴのゲート電極とが共通接続されるゲートバスラインとを有することを特徴とする。
上記本発明の液晶表示装置において、前記サブ画素に階調電圧を印加する画素ＴＦＴと、前記画素ＴＦＴのゲート電極が接続される画素ＴＦＴ用ゲートバスラインと、前記蓄積電荷平均化用ＴＦＴのゲート電極が接続される蓄積電荷平均化用ＴＦＴ用ゲートバスラインとを有することを特徴とする。
上記本発明の液晶表示装置において、前記画素ＴＦＴと前記蓄積電荷平均化用ＴＦＴとは、チャネルの導電型が異なることを特徴とする。
上記本発明の液晶表示装置において、前記蓄積電荷平均化用ＴＦＴは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれか同色の隣接サブ画素同士を接続していることを特徴とする。
上記本発明の液晶表示装置において、前記画素ＴＦＴと前記蓄積電荷平均化用ＴＦＴの少なくとも一方は、ＣＷラテラル結晶化技術により形成されたチャネル領域を有していることを特徴とする。
【図面の簡単な説明】  図１は、本発明の一実施の形態による液晶表示装置及びその駆動方法の概略の構成であって、ＬＣＤ表示領域内にマトリクス状に形成された複数の画素群から２行×２列のマトリクス状に配列された４つのモノクロ画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２を選択して、その表示面の法線方向に見た状態を示す図である。
図２は、本発明の一実施の形態による液晶表示装置の駆動方法を実現するための具体的回路であって、１行×４列に配列された４つのモノクロ画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４内にそれぞれ２つのサブ画素Ｓａ、Ｓｂが形成されている構成を示す図である。
図３は、本発明の一実施の形態の実施例１による周辺駆動回路がアレイ基板２上に一体形成された液晶表示装置１の概略の構成を示す図である。
図４は、本発明の一実施の形態の実施例１による液晶表示装置１の駆動方法を実現するための具体的回路であって、２行×２列の４つの画素Ｐ２２、Ｐ２３、Ｐ３２、Ｐ３３内にそれぞれ４つのサブ画素Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが形成されている構成を示す図である。
図５は、本発明の一実施の形態の実施例２による液晶表示装置の駆動方法を実現するための具体的回路を示す図である。
図６は、本発明の一実施の形態の実施例３による液晶表示装置の駆動方法を実現するための具体的回路を示す図である。
図７は、本発明の一実施の形態の実施例４による液晶表示装置の駆動方法を実現するための具体的回路を示す図である。
図８は、本発明の一実施の形態の実施例４による液晶表示装置の駆動方法を実現するための具体的回路であって、図７の赤色の画素Ｐ２２Ｒ、Ｐ２３Ｒ、Ｐ３２Ｒ、Ｐ３３Ｒの等価回路に加えて、緑色の画素Ｐ２２Ｇ、Ｐ３２Ｇ及び青色の画素Ｐ２２Ｂ、Ｐ３２Ｂの等価回路を示す図である。
図９は、本発明の一実施の形態の実施例４による赤色の画素Ｐ２２Ｒの画素回路のパターンレイアウトの一例を示す図である。
【発明を実施するための最良の形態】  本発明の一実施の形態による液晶表示装置及びその駆動方法について図１乃至図９を用いて説明する。本実施の形態は、１画素内に構成される複数のサブ画素と、それに隣接する画素内の隣接サブ画素との蓄積電荷の平均化を行う蓄積電荷平均化用ＴＦＴ回路を設けることで、フレームメモリなしに表示画像の平滑化処理を実現する点に特徴を有している。近年、発明者らは、ＣＷ（連続波発振）ラテラル結晶化技術を用いた新規なポリシリコン（ｐ−Ｓｉ）薄膜形成方法を開発した。ＣＷラテラル結晶化技術では、ＣＷ固体レーザから射出された連続発振レーザ光をアモルファスＳｉ（ａ−Ｓｉ）層に照射してｐ−Ｓｉ層に変化させる。連続発振レーザ光はエキシマレーザ結晶化方法のパルス発振レーザ光に比べてレーザ光パワーが低下するので、ａ−Ｓｉを溶融できる領域幅は狭くなるが、逆に、多結晶化が不要な領域にレーザ光を照射してしまうこともなくなる。従って、ＣＷラテラル結晶化技術では、ＴＦＴを形成しない領域のａ−Ｓｉ層のレーザ照射を省くことにより多結晶化のスループットをあげることができる。
ＣＷラテラル結晶化技術を用いてチャネル領域を形成することにより、従来のｐ−Ｓｉ薄膜で得られる移動度（１００〜３００ｃｍ２／Ｖｓ）や従来のａ−Ｓｉで得られる移動度（０．８ｃｍ２／Ｖｓ）に比べて圧倒的に高い移動度を有する単結晶ＳｉのＭＯＳトランジスタと同等の移動度（４００〜６００ｃｍ２／Ｖｓ）を実現するＴＦＴを大型ガラス基板上に形成できる。このように、ＣＷラテラル結晶化技術を用いて形成されたＴＦＴは高い移動度を有するので、ＴＦＴサイズを小さくしても十分な駆動能力を確保することができる。そのため、ＬＣＤの画素のような小面積内に開口率への影響を小さく留めつつ、高機能の蓄積電荷平均化用ＴＦＴ回路を作り込むことができる。
次に、本実施の形態による液晶表示装置の駆動方法の概略の構成について図１を用いて説明する。図１は、ＬＣＤ表示領域内にマトリクス状に形成された複数の画素群から２行×２列のマトリクス状に配列された４つのモノクロ画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２を選択して、その表示面の法線方向に見た状態を示している。画素Ｐ１１内は２行×２列のマトリクス状に配列された４つのサブ画素Ｓ１１ａ、Ｓ１１ｂ、Ｓ１１ｃ、Ｓ１１ｄで構成されている。各サブ画素Ｓ１１ａ、Ｓ１１ｂ、Ｓ１１ｃ、Ｓ１１ｄに形成された画素電極はそれぞれ独立して形成されている。残りの画素Ｐ１２、Ｐ２１、Ｐ２２も同様の構成のサブ画素が形成されている。
図１に示す画素及びサブ画素構成を用いて本実施の形態の画素駆動方法について説明する。まず、第１段階として、不図示の画素ＴＦＴをオンにして不図示のデータバスラインから各画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２内の画素電極にそれぞれ所定の階調電圧Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２を印加する。この段階では、画素Ｐ１１内の各サブ画素Ｓ１１ａ、Ｓ１１ｂ、Ｓ１１ｃ、Ｓ１１ｄには階調電圧Ｖ１１と同一の電圧が印加されている。画素Ｐ１２、Ｐ２１、Ｐ２２内の各サブ画素にもそれぞれ階調電圧Ｖ１２、Ｖ２１、Ｖ２２と同一の電圧が印加されている。すなわち、
Ｖ１１＝Ｖ１１ａ＝Ｖ１１ｂ＝Ｖ１１ｃ＝Ｖ１１ｄ
Ｖ１２＝Ｖ１２ａ＝Ｖ１２ｂ＝Ｖ１２ｃ＝Ｖ１２ｄ
Ｖ２１＝Ｖ２１ａ＝Ｖ２１ｂ＝Ｖ２１ｃ＝Ｖ２１ｄ
Ｖ２２＝Ｖ２２ａ＝Ｖ２２ｂ＝Ｖ２２ｃ＝Ｖ２２ｄ
である。
次に、第２段階として、画素ＴＦＴをオフにして各画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２をデータバスラインから電気的に切り離す。次いで、不図示の蓄積電荷平均化用ＴＦＴをオンにして、各画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２のサブ画素のうち中央部で隣接している４つのサブ画素Ｓ１１ｄ、Ｓ１２ｃ、Ｓ２１ｂ、Ｓ２２ａ間を導通状態にする。これにより、各サブ画素Ｓ１１ｄ、Ｓ１２ｃ、Ｓ２１ｂ、Ｓ２２ａは、元の４画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２に印加されている電圧の平均の電圧となる。
すなわち、
Ｖ１１ｄ＝Ｖ１２ｃ＝Ｖ２１ｂ＝Ｖ２２ａ＝（Ｖ１１＋Ｖ１２＋Ｖ２１＋Ｖ２２）／４
となる。
この駆動方法により、２行×２列のマトリクス状に配列された４つのモノクロ画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２間で急峻な階調変化があっても、それを緩和してなだらかな画像表示を得ることができる。
次に、図２を用いて本実施の形態による液晶表示装置の駆動方法を実現するための具体的回路について説明する。図２では説明を容易にするため１行×４列に配列された４つのモノクロ画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４であって、各画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４内にそれぞれ２つのサブ画素が形成されている場合について説明する。
画素Ｐ１１は２つのサブ画素Ｓ１１ａ、Ｓ１１ｂを有している。各サブ画素Ｓ１１ａ、Ｓ１１ｂに形成された画素電極はそれぞれ独立して形成されている。サブ画素Ｓ１１ａの画素電極にはｎ−ｃｈＦＥＴの画素ＴＦＴ１１ａの例えばソース電極が接続されている。画素ＴＦＴ１１ａのドレイン電極はデータバスラインＬｄ１に接続され、ゲート電極はゲートバスラインＬｇ１に接続されている。サブ画素Ｓ１１ａの画素電極及び対向電極と、その間に挟持された液晶層（不図示）とにより液晶容量Ｃ１１ａが形成されている。
サブ画素Ｓ１１ｂの画素電極には画素ＴＦＴ１１ｂの例えばソース電極が接続されている。ｎ−ｃｈＦＥＴの画素ＴＦＴ１１ｂのドレイン電極はデータバスラインＬｄ１に接続され、ゲート電極はゲートバスラインＬｇ１に接続されている。サブ画素Ｓ１１ｂの画素電極及び対向電極と、その間に挟持された液晶層（不図示）とにより液晶容量Ｃ１１ｂが形成されている。サブ画素Ｓ１１ｂは画素Ｐ１２のサブ画素Ｓ１２ａと隣接している。
画素Ｐ１２は２つのサブ画素Ｓ１２ａ、Ｓ１２ｂを有している。各サブ画素Ｓ１２ａ、１２ｂに形成された画素電極はそれぞれ独立して形成されている。サブ画素Ｓ１２ａの画素電極にはｎ−ｃｈＦＥＴの画素ＴＦＴ１２ａの例えばソース電極が接続されている。画素ＴＦＴ１２ａのドレイン電極はデータバスラインＬｄ２に接続され、ゲート電極はゲートバスラインＬｇ１に接続されている。サブ画素Ｓ１２ａの画素電極及び対向電極と、その間に挟持された液晶層（不図示）とにより液晶容量Ｃ１２ａが形成されている。
サブ画素Ｓ１２ｂの画素電極には画素ＴＦＴ１２ｂの例えばソース電極が接続されている。ｎ−ｃｈＦＥＴの画素ＴＦＴ１２ｂのドレイン電極はデータバスラインＬｄ２に接続され、ゲート電極はゲートバスラインＬｇ１に接続されている。サブ画素Ｓ１２ｂの画素電極及び対向電極と、その間に挟持された液晶層（不図示）とにより液晶容量Ｃ１２ｂが形成されている。サブ画素Ｓ１２ａは隣接画素Ｐ１１のサブ画素Ｓ１１ｂと隣接している。サブ画素Ｓ１２ｂは隣接画素Ｐ１３のサブ画素Ｓ１３ａと隣接している。
本ＬＣＤには、サブ画素Ｓ１１ｂの画素電極とサブ画素Ｓ１２ａの画素電極とを接続する蓄積電荷平均化用ＴＦＴ１１１２ｂａが形成されている。蓄積電荷平均化用ＴＦＴ１１１２ｂａはｐ−ｃｈＦＥＴであり、ゲート電極はゲートバスラインＬｇ１に接続され、ソース／ドレイン電極はサブ画素Ｓ１１ｂの画素電極及びサブ画素Ｓ１２ａの画素電極に接続されている。
画素Ｐ１３は互いに独立したサブ画素Ｓ１３ａ、Ｓ１３ｂを有しており、画素Ｐ１４も互いに独立したサブ画素Ｓ１４ａ、Ｓ１４ｂを有している。画素Ｐ１３、Ｐ１４の具体的な回路構成は画素Ｐ１１と同様である。また、サブ画素Ｓ１２ｂの画素電極とサブ画素Ｓ１３ａの画素電極とを接続する蓄積電荷平均化用ＴＦＴ１２１３ｂａが形成されている。蓄積電荷平均化用ＴＦＴ１２１３ｂａはｐ−ｃｈＦＥＴであり、ゲート電極は、ゲートバスラインＬｇ１に接続され、ソース／ドレイン電極はサブ画素Ｓ１２ｂの画素電極及びサブ画素Ｓ１３ａの画素電極に接続されている。
また、サブ画素Ｓ１３ｂの画素電極とサブ画素Ｓ１４ａの画素電極とを接続する蓄積電荷平均化用ＴＦＴ１３１４ｂａが形成されている。蓄積電荷平均化用ＴＦＴ１３１４ｂａはｐ−ｃｈＦＥＴであり、そのゲート電極はゲートバスラインＬｇ１に接続され、ソース／ドレイン電極はサブ画素Ｓ１３ｂの画素電極及びサブ画素Ｓ１４ａの画素電極に接続されている。
次に、画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４における本実施の形態による駆動方法について説明する。まず、画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４にそれぞれ所定の階調データを書き込むためにゲートバスラインＬｇ１に正電圧のゲートパルスが印加される。画素ＴＦＴ１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂ、１４ａ、１４ｂはｎ−ｃｈＦＥＴであるため正電圧のゲートパルスが印加されている間だけオン状態になる。一方、蓄積電荷平均化用ＴＦＴ１１１２ｂａ、１２１３ｂａ、１３１４ｂａはｐ−ｃｈＦＥＴであるためオフ状態を維持する。これにより、データバスラインＬｄ１に印加されている階調電圧Ｖ１１が画素ＴＦＴ１１ａ、１１ｂを介してサブ画素Ｓ１１ａ、Ｓ１１ｂの画素電極に印加される。同様に、データバスラインＬｄ２に印加されている階調電圧Ｖ１２が画素ＴＦＴ１２ａ、１２ｂを介してサブ画素Ｓ１２ａ、Ｓ１２ｂの画素電極に印加され、データバスラインＬｄ３に印加されている階調電圧Ｖ１３が画素ＴＦＴ１３ａ、１３ｂを介してサブ画素Ｓ１３ａ、Ｓ１３ｂの画素電極に印加され、データバスラインＬｄ４に印加されている階調電圧Ｖ１４が画素ＴＦＴ１４ａ、１４ｂを介してサブ画素Ｓ１４ａ、Ｓ１４ｂの画素電極に印加される。
サブ画素Ｓ１１ａ、Ｓ１１ｂの液晶層には各サブ画素Ｓ１１ａ、Ｓ１１ｂの画素電極に印加された所定の階調電圧Ｖ１１と対向電極側電圧との電位差に基づく電界が印加され、液晶容量Ｃ１１ａ、Ｃ１１ｂには階調電圧Ｖ１１に基づく電荷が保持される。同様に、サブ画素Ｓ１２ａ、Ｓ１２ｂの液晶容量Ｃ１２ａ、Ｃ１２ｂには階調電圧Ｖ１２に基づく電荷が保持され、サブ画素Ｓ１３ａ、Ｓ１３ｂの液晶容量Ｃ１３ａ、Ｃ１３ｂには階調電圧Ｖ１３に基づく電荷が保持され、サブ画素Ｓ１４ａ、Ｓ１４ｂの液晶容量Ｃ１４ａ、Ｃ１４ｂには階調電圧Ｖ１４に基づく電荷が保持される。
次に、ゲートバスラインＬｇ１に負電圧のゲートパルスが印加される。蓄積電荷平均化用ＴＦＴ１１１２ｂａ、１２１３ｂａ、１３１４ｂａはｐ−ｃｈＦＥＴであるため負電圧のゲートパルスが印加されている間だけオン状態になる。一方、画素ＴＦＴ１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂ、１４ａ、１４ｂはｎ−ｃｈＦＥＴであるためオフ状態を維持する。
これにより、蓄積電荷平均化用ＴＦＴ１１１２ｂａを介してサブ画素Ｓ１１ｂの画素電極とサブ画素Ｓ１２ａの画素電極は導通状態になり、サブ画素Ｓ１１ｂ、Ｓ１２ａ間で電荷の再分配が行われて画素電位の平均化処理が行われる。従って、サブ画素Ｓ１１ｂの画素電極とサブ画素Ｓ１２ａの画素電極は同電位になる。
すなわち、
Ｖ１１ｂ＝Ｖ１２ａ＝（Ｖ１１＋Ｖ１２）／２
となる。
同様にして、蓄積電荷平均化用ＴＦＴ１２１３ｂａを介してサブ画素Ｓ１２ｂの画素電極とサブ画素Ｓ１３ａの画素電極は導通状態になり、サブ画素Ｓ１２ｂ、Ｓ１３ａ間で電荷の再分配が行われて画素電位の平均化処理が行われる。また、蓄積電荷平均化用ＴＦＴ１３１４ｂａを介してサブ画素Ｓ１３ｂの画素電極とサブ画素Ｓ１４ａの画素電極は導通状態になり、サブ画素Ｓ１３ｂ、Ｓ１４ａ間で電荷の再分配が行われて画素電位の平均化処理が行われる。
従って、サブ画素Ｓ１２ｂの画素電極とサブ画素Ｓ１３ａの画素電極は同電位になり、サブ画素Ｓ１３ｂの画素電極とサブ画素Ｓ１４ａの画素電極は同電位になる。
すなわち、
Ｖ１２ｂ＝Ｖ１３ａ＝（Ｖ１２＋Ｖ１３）／２
Ｖ１３ｂ＝Ｖ１４ａ＝（Ｖ１３＋Ｖ１４）／２
となる。
本実施の形態による駆動方法により、モノクロ画素Ｐ１１−Ｐ１２間、画素Ｐ１２−Ｐ１３間、画素Ｐ１３−Ｐ１４間で急峻な階調変化があっても、それを緩和してなだらかな画像表示を得ることができる。
なお、例えば液晶容量Ｃ１１ｂ、Ｃ１２ａの容量値を制御することで当該画素電位の平均化処理に重み付けを施すことができる。例えば、液晶容量Ｃ１１ｂと液晶容量Ｃ１２ａとの容量比を１：２にすればサブ画素Ｓ１１ｂの画素電極とサブ画素Ｓ１２ａの画素電極に印加される電圧を２：１にすることができる。
次に、画素ＴＦＴ１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂ、１４ａ、１４ｂのｎ−ｃｈＦＥＴ及び蓄積電荷平均化用ＴＦＴ１１１２ｂａ、１２１３ｂａ、１３１４ｂａのｐ−ｃｈＦＥＴのオン条件とオフ条件について説明する。液晶容量Ｃ１１ａ、Ｃ１１ｂ、Ｃ１２ａ、Ｃ１２ｂ、Ｃ１３ａ、Ｃ１３ｂ、Ｃ１４ａ、Ｃ１４ｂに印加される電圧は対向電極の電位を０Ｖとして−５Ｖ（負電圧）から＋５Ｖ（正電圧）であるとする。ｎ−ｃｈＦＥＴがオン状態になってｐ−ｃｈＦＥＴがオフ状態を維持する条件は、ゲートバスラインＬｇ１に印加されるゲートパルス電圧をＶｇとし、ｎ−ｃｈＦＥＴの閾値電圧をＶｔｈｎとすると、
Ｖｇ＞Ｖｔｈｎ＋５      （式１）
である。
一方、ｐ−ｃｈＦＥＴがオン状態になってｎ−ｃｈＦＥＴがオフ状態を維持する条件はゲートバスラインＬｇ１に印加されるゲートパルス電圧をＶｇとし、閾値電圧をＶｔｈｐとすると、
Ｖｇ＜Ｖｔｈｐ−５      （式２）
である。
さらに、閾値電圧のばらつきやサブスレシュホールドのリーク電流分を考慮して確実に動作させるために電圧マージンΔＶを加味すると、ｎ−ｃｈＦＥＴがオン状態になり、ｐ−ｃｈＦＥＴがオフ状態になる条件（式１）は、
Ｖｇ＞Ｖｔｈｎ＋５＋ΔＶ      （式３）
となる。
一方、ｐ−ｃｈＦＥＴがオン状態になり、ｎ−ｃｈＦＥＴがオフ状態になる条件（式２）は、
Ｖｇ＜Ｖｔｈｐ−５−ΔＶ      （式４）
となる。
なお、本実施の形態による画素電位の平均化機能を使用しない場合には、ゲートバスラインＬｇ１に以下の条件を満たすゲートパルスを印加すればよい。すなわち、画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４への書き込み動作ではｎ−ｃｈＦＥＴがオン状態でｐ−ｃｈＦＥＴがオフ状態を維持するために、
Ｖｇ＞Ｖｔｈｎ＋５      （式１）
にすればよい。
一方、ｎ−ｃｈＦＥＴがオフ状態でｐ−ｃｈＦＥＴもオフ状態を維持するためには、ゲートバスラインＬｇ１の電圧レベルＶｇを
Ｖｔｈｎ＋５＞Ｖｇ＞Ｖｔｈｐ−５      （式５）
にすればよい。
以上の説明では、画素ＴＦＴ１１ａ等はｎ−ｃｈＦＥＴで形成し、蓄積電荷平均化用ＴＦＴ１１１２ｂａ等をｐ−ｃｈＦＥＴで形成した例を示したが、画素ＴＦＴ１１ａ等をｐ−ｃｈＦＥＴで形成し、蓄積電荷平均化用ＴＦＴ１１１２ｂａ等をｎ−ｃｈＦＥＴで形成してももちろんよい。
以下実施例を用いて、本実施の形態をマトリクス型ＬＣＤに適用する方法についてより具体的に説明する。
【実施例１】  本実施の形態の実施例１による液晶表示装置の駆動方法を実現するための具体的回路について図３及び図４を用いて説明する。図３は、周辺駆動回路がアレイ基板２上に一体形成された液晶表示装置１の概略の構成を示している。アレイ基板２上には、画素ＴＦＴと画素電極（共に不図示）とを有する画素がマトリクス状に多数配置された表示領域３が画定されている。表示領域３の周囲には、低温ポリシリコン製造プロセスにより形成された周辺駆動回路の一構成要素であるゲートドライバ４及びデータドライバ５が配置されている。ゲートドライバ４は図中左方に形成され、データドライバ５は図中上方に形成されている。また、不図示のシステム側からのドットクロックやデジタル階調データ等が入力する入力端子６がアレイ基板２内の図中上方に設けられている。アレイ基板２は不図示のシール剤を介して対向基板７と対向して貼り合わされている。アレイ基板２と対向基板７との間のセルギャップに不図示の液晶が封入されている。
表示領域３内には図中左右方向に延びるゲートバスラインＬｇが図中上下方向に平行にｍ本形成されている。また、不図示の絶縁膜を介してゲートバスラインＬｇとほぼ直交する方向に延びるデータバスラインＬｄが図中左右方向に平行にｎ本形成されている。
ゲートバスラインＬｇｉとデータバスラインＬｄｊとの交差部に画素Ｐｉｊが配置されている。図３では、ｍ行×ｎ列のマトリクス状に配置された複数の画素のうち、隣接する２行×２列の４画素Ｐｉｊ、Ｐ（ｉ）（ｊ＋１）、Ｐ（ｉ＋１）（ｊ）、Ｐ（ｉ＋１）（ｊ＋１）が示されている。画素Ｐｉｊは、ゲートバスラインＬｇｉとデータバスラインＬｄｊとの交差部に配置されている。画素Ｐｉｊは独立して形成された４つのサブ画素Ｓｉｊａ、Ｓｉｊｂ、Ｓｉｊｃ、Ｓｉｊｄに分割されている。各サブ画素Ｓｉｊａ、Ｓｉｊｂ、Ｓｉｊｃ、Ｓｉｊｄは、それぞれ画素ＴＦＴを介してデータバスラインＬｄｊに接続されている。また、当該画素ＴＦＴのゲート電極はゲートバスラインＬｇｉに接続されている。画素Ｐ（ｉ）（ｊ＋１）、Ｐ（ｉ＋１）（ｊ）、Ｐ（ｉ＋１）（ｊ＋１）も画素Ｐｉｊと同様の構成を有している。画素Ｐ（ｉ）（ｊ＋１）は、ゲート電極がゲートバスラインＬｇｉに接続された所定の画素ＴＦＴを介してデータバスラインＬｄ（ｊ＋１）に接続され、画素Ｐ（ｉ＋１）（ｊ）はゲート電極がゲートバスラインＬｇ（ｉ＋１）に接続された所定の画素ＴＦＴを介してデータバスラインＬｄｊに接続されている。また、画素Ｐ（ｉ＋１）（ｊ＋１）はゲート電極がゲートバスラインＬｇ（ｉ＋１）に接続された所定の画素ＴＦＴを介してデータバスラインＬｄ（ｊ＋１）に接続されている。
さらに、各画素Ｐｉｊのサブ画素Ｓｉｊａ、Ｓｉｊｂ、Ｓｉｊｃ、Ｓｉｊｄは、隣接画素Ｐｘｙのサブ画素Ｓｘｙａ、Ｓｘｙｂ、Ｓｘｙｃ、Ｓｘｙｄのいずれかの隣接サブ画素Ｓｘｙαとの間で蓄積電荷を平均化させる蓄積電荷平均化用ＴＦＴを介して接続されている。例えば、サブ画素Ｓｉｊｄとサブ画素Ｓ（ｉ＋１）（ｊ）ｂ、サブ画素Ｓ（ｉ＋１）（ｊ）ｂとサブ画素Ｓ（ｉ＋１）（ｊ＋１）ａ、及びサブ画素Ｓ（ｉ）（ｊ＋１）ｃとサブ画素Ｓ（ｉ＋１）（ｊ＋１）ａは、それぞれ所定の蓄積電荷平均化用ＴＦＴを介して接続されている。
ｍ本のゲートバスラインＬｇ１〜Ｌｇｍは、表示領域３の図中左方に形成されたゲートドライバ４に接続されている。ゲートドライバ４は、ゲートバスラインＬｇ１〜Ｌｇｍに所定電圧のパルスを順次印加するようになっている。また、ｎ本のデータバスラインＬｄ１〜Ｌｄｎは、表示領域３の図中上方に形成されたデータドライバ５に接続されている。データドライバ５は、不図示のシステム側から入力されたデジタル階調データをアナログ階調データ（階調電圧）に変換してデータバスラインＬｄ１〜Ｌｄｎに供給するようになっている。
従来の画素に対して各画素Ｐｉｊがそれぞれ４つのサブ画素Ｓｉｊａ、Ｓｉｊｂ、Ｓｉｊｃ、Ｓｉｊｄに分割されているが、各画素Ｐｉｊを駆動するゲートバスラインＬｇ１〜ＬｇｍとデータバスラインＬｄ１〜Ｌｄｎの数は増加しておらず、１画素に関しゲートバスラインＬｇｉとデータバスラインＬｄｊがそれぞれ１本ずつ対応している。
なお、ゲートドライバ４及びデータドライバ５に代えて、これらと同様の機能を有する複数のゲートドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）及びデータドライバＩＣをアレイ基板２の周辺に配置して、ゲートバスラインＬｇ１〜ＬｇｍとデータバスラインＬｄ１〜Ｌｄｎとを駆動することも可能である。
次に、図３に示した２行×２列の４つの画素Ｐｉｊ、Ｐ（ｉ）（ｊ＋１）、Ｐ（ｉ＋１）（ｊ）、Ｐ（ｉ＋１）（ｊ＋１）の駆動方法について図４を用いて説明する。図４ではｉ＝ｊ＝２の場合、すなわち、画素Ｐ２２、Ｐ２３、Ｐ３２、Ｐ３３を例として、さらに説明を容易にするため、画素Ｐ２２、Ｐ２３、Ｐ３２、Ｐ３３がモノクロ画素の場合について説明する。
画素Ｐ２２は４つのサブ画素Ｓ２２ａ、Ｓ２２ｂ、Ｓ２２ｃ、Ｓ２２ｄを有している。サブ画素Ｓ２２ａの画素電極にはｎ−ｃｈＦＥＴの画素ＴＦＴ２２ａの例えばソース電極が接続されている。画素ＴＦＴ２２ａのドレイン電極はデータバスラインＬｄ２に接続され、ゲート電極はゲートバスラインＬｇ２に接続されている。サブ画素Ｓ２２ａの画素電極及び対向電極と、その間に挟持された液晶層（不図示）とにより液晶容量（不図示）が形成されている。
同様の構成でサブ画素Ｓ２２ｂの画素電極にはｎ−ｃｈＦＥＴの画素ＴＦＴ２２ｂが接続されている。画素ＴＦＴ２２ｂのドレイン電極はデータバスラインＬｄ２に接続され、ゲート電極はゲートバスラインＬｇ２に接続されている。サブ画素２２ｂは画素Ｐ２３のサブ画素Ｓ２３ａと隣接している。
また、同様の構成でサブ画素Ｓ２２ｃの画素電極にはｎ−ｃｈＦＥＴの画素ＴＦＴ２２ｃが接続されている。画素ＴＦＴ２２ｃのドレイン電極はデータバスラインＬｄ２に接続され、ゲート電極はゲートバスラインＬｇ２に接続されている。サブ画素Ｓ２２ｃは画素Ｐ３２のサブ画素Ｓ３２ａと隣接している。
同様に、サブ画素Ｓ２２ｄの画素電極にはｎ−ｃｈＦＥＴの画素ＴＦＴ２２ｄが接続されている。画素ＴＦＴ２２ｄのドレイン電極はデータバスラインＬｄ２に接続され、ゲート電極はゲートバスラインＬｇ２に接続されている。サブ画素Ｓ２２ｄは画素Ｐ２３のサブ画素Ｓ２３ｃ及び画素Ｐ３２のサブ画素Ｓ３２ｂと隣接している。
詳細な説明は省略するが、画素Ｐ２３、Ｐ３２、Ｐ３３のいずれも、上記画素Ｐ２２と同様の回路構成を有しており、サブ画素Ｓ２３ｄはサブ画素Ｓ３３ｂと隣接し、サブ画素Ｓ３２ｄはサブ画素Ｓ３３ｃと隣接している。
また、本実施例のＬＣＤにはサブ画素Ｓ２２ｄの画素電極とサブ画素Ｓ３２ｂの画素電極とに接続された蓄積電荷平均化用ＴＦＴ２２３２ｄｂと、サブ画素Ｓ３２ｂの画素電極とサブ画素Ｓ３３ａの画素電極とに接続された蓄積電荷平均化用ＴＦＴ３２３３ｂａと、サブ画素Ｓ２３ｃの画素電極とサブ画素Ｓ３３ａの画素電極とに接続された蓄積電荷平均化用ＴＦＴ２３３３ｃａとが形成されている。同様にして、画素Ｐ内に構成される複数のサブ画素Ｓと、それに隣接する画素内の隣接サブ画素との蓄積電荷の平均化を行う蓄積電荷平均化用ＴＦＴ回路が全画素に設けられている。
次に、画素Ｐ２２、Ｐ２３、Ｐ３２、Ｐ３３における本実施の形態による駆動方法について、各画素Ｐ２２、Ｐ２３、Ｐ３２、Ｐ３３のサブ画素のうち中央部で隣接している４つのサブ画素Ｓ２２ｄ、Ｓ２３ｃ、Ｓ３２ｂ、Ｓ３３ａを例にとって説明する。まず、画素Ｐ２２、Ｐ２３にそれぞれ所定の階調データを書き込むためにゲートバスラインＬｇ２に式１に示す正電圧のゲートパルスが印加される。このときゲートバスラインＬｇ２以外の他のゲートバスラインＬｇｉに接続されている全ての画素ＴＦＴ及び蓄積電荷平均化用ＴＦＴはオフ状態を維持するように、ゲートバスラインＬｇ２以外の他のゲートバスラインＬｇｉには式５に示した電圧範囲の電圧が印加される。なお、各データバスラインＬｄｊには、対向電極の電位を０Ｖとして−５Ｖから＋５Ｖの範囲の階調電圧が印加されている。
ゲートバスラインＬｇ２に接続された画素ＴＦＴ２２ａ、２２ｂ、２２ｃ、２２ｄ、２３ａ、２３ｂ、２３ｃ、２３ｄはｎ−ｃｈＦＥＴであるため正電圧のゲートパルスが印加されている間だけオン状態になる。一方、ゲートバスラインＬｇ２に接続された蓄積電荷平均化用ＴＦＴ２２３２ｄｂ、３２３３ｂａ、２３３３ｃａはｐ−ｃｈＦＥＴであるためオフ状態を維持する。これにより、データバスラインＬｄ２に印加されている階調電圧Ｖ２２が画素ＴＦＴ２２ａ、２２ｂ、２２ｃ、２２ｄを介してサブ画素Ｓ２２ａ、Ｓ２２ｂ、Ｓ２２ｃ、Ｓ２２ｄの画素電極に印加される。同様に、データバスラインＬｄ３に印加されている階調電圧Ｖ２３が画素ＴＦＴ２３ａ、２３ｂ、２３ｃ、２３ｄを介してサブ画素Ｓ２３ａ、Ｓ２３ｂ、Ｓ２３ｃ、Ｓ２３ｄの画素電極に印加される。
サブ画素Ｓ２２ａ、Ｓ２２ｂ、Ｓ２２ｃ、Ｓ２２ｄの液晶層には各サブ画素Ｓ２２ａ、Ｓ２２ｂ、Ｓ２２ｃ、Ｓ２２ｄの画素電極に印加された所定の階調電圧Ｖ２２と対向電極側電圧との電位差に基づく電界が印加され、不図示の液晶容量には階調電圧Ｖ２２に基づく電荷が保持される。同様に、サブ画素Ｓ２３ａ、Ｓ２３ｂ、Ｓ２３ｃ、Ｓ２３ｄの液晶容量（不図示）には階調電圧Ｖ２３に基づく電荷が保持される。画素Ｐ２２、Ｐ２３の階調データの書き込み期間が終了するとゲートバスラインＬｇ２のゲート電極には式５に示した電圧範囲の電圧が印加され、画素Ｐ２２、Ｐ２３への階調データ書き込み動作が終了する。
次に、画素Ｐ３２、Ｐ３３にそれぞれ所定の階調データを書き込むために、ゲートバスラインＬｇ３に式１に示す正電圧のゲートパルスが印加される。このときゲートバスラインＬｇ３以外の他のゲートバスラインＬｇｉに接続されている全ての画素ＴＦＴ及び蓄積電荷平均化用ＴＦＴがオフ状態を維持するように、ゲートバスラインＬｇ３以外の他のゲートバスラインＬｇｉには式５に示した電圧範囲の電圧が印加されている。
画素Ｐ３２、Ｐ３３にそれぞれ所定の階調データを書き込むためにゲートバスラインＬｇ３に式１に示す正電圧のゲートパルスが印加され、サブ画素Ｓ３２ａ、Ｓ３２ｂ、Ｓ３２ｃ、Ｓ３２ｄの液晶層の液晶容量（不図示）に階調電圧Ｖ３２に基づく電荷が保持され、サブ画素Ｓ３３ａ、Ｓ３３ｂ、Ｓ３３ｃ、Ｓ３３ｄの液晶層の液晶容量（不図示）に階調電圧Ｖ３３に基づく電荷が保持される。画素Ｐ３２、Ｐ３３の階調データの書き込み期間が終了するとゲートバスラインＬｇ３のゲート電極には式５に示した電圧範囲の電圧が印加され、画素Ｐ３２、Ｐ３３への階調データの書き込み動作が終了する。
次に、サブ画素Ｓ２２ｄ、Ｓ２３ｃ、Ｓ３２ｂ、Ｓ３３ａ電位の平均化処理を行う。ゲートバスラインＬｇ２に式２に示す負電圧のゲートパルスが印加される。蓄積電荷平均化用ＴＦＴ２２３２ｄｂ、３２３３ｂａ、２３３３ｃａはｐ−ｃｈＦＥＴであるため負電圧のゲートパルスが印加されている間だけオン状態になる。一方、画素ＴＦＴ２２ａ、２２ｂ、２２ｃ、２２ｄ、２３ａ、２３ｂ、２３ｃ、２３ｄはｎ−ｃｈＦＥＴであるためオフ状態を維持する。
これにより、蓄積電荷平均化用ＴＦＴ２２３２ｄｂ、３２３３ｂａ、２３３３ｃａを介してサブ画素Ｓ２２ｄ、Ｓ２３ｃ、Ｓ３２ｂ、Ｓ３３ａの各画素電極は導通状態になり、サブ画素Ｓ２２ｄ、Ｓ２３ｃ、Ｓ３２ｂ、Ｓ３３ａ間で電荷の再分配が行われて画素電位の平均化処理が行われる。従って、サブ画素Ｓ２２ｄ、Ｓ２３ｃ、Ｓ３２ｂ、Ｓ３３ａの各画素電極は同電位になる。
すなわち、
Ｖ２２ｄ＝Ｖ２３ｃ＝Ｖ３２ｂ＝Ｖ３３ａ＝（Ｖ２２＋Ｖ２３＋Ｖ３２＋Ｖ３３）／４
となる。
本実施の形態による駆動方法により、モノクロ画素Ｐ２２−Ｐ２３間、画素Ｐ２２−Ｐ３２間、画素Ｐ２２−Ｐ３３間、画素Ｐ２３−Ｐ３２間、画素Ｐ２３−Ｐ３３間、画素Ｐ３２−Ｐ３３間で急峻な階調変化があっても、それを緩和してなだらかな画像表示を得ることができる。このように本実施例によれば、外付けのフレームメモリなしに、ＬＣＤそのものの記憶機能を利用して、画素表示の平滑化を実現することができる。
【実施例２】  次に、本実施の形態の実施例２による液晶表示装置の駆動方法を実現するための具体的回路について図５を用いて説明する。実施例１では、画素毎に４個の画素ＴＦＴｉｊａ〜ＴＦＴｉｊｄがデータバスラインＬｄｊに並列に接続されているが、本実施例では、図５に示すように、画素ＴＦＴｉｊａ〜ＴＦＴｉｊｄを直列に接続してデータバスラインＬｄｊと直接接続する画素ＴＦＴを１個にしてデータバスラインＬｄｊの負荷を減らした点に特徴を有している。
本実施例によれば、外付けのフレームメモリなしに、ＬＣＤそのものの記憶機能を利用して、画素表示の平滑化を実現することができると共に、データバスラインＬｄの負荷を低減できる。従って、階調データを生成してデータバスラインＬｄｊに出力するデータドライバ（不図示）の駆動能力を下げることができるので低消費電力化を図ることができる。
【実施例３】  次に、本実施の形態の実施例３による液晶表示装置の駆動方法を実現するための具体的回路について図６を用いて説明する。実施例１では、画素Ｐｉｊ毎に４個の画素ＴＦＴｉｊａ〜ＴＦＴｉｊｄがデータバスラインＬｄｊに接続されていると共に、１本のゲートバスラインＬｇｉに対し画素Ｐｉｊ毎に４個の画素ＴＦＴｉｊａ〜ＴＦＴｉｊｄと２個の蓄積電荷平均化用ＴＦＴ（例えば、ＴＦＴ（ｉ）（ｊ）（ｉ＋１）（ｊ）ｃａ、ＴＦＴ（ｉ）（ｊ）（ｉ＋１）（ｊ）ｄｂ）とが共通に接続されている。これに対し本実施例では、図６に示すように、４個の画素ＴＦＴｉｊａ〜ＴＦＴｉｊｄを２個ずつ（例えば、ＴＦＴｉｊａとＴＦＴｉｊｂの組と、ＴＦＴｉｊｃとＴＦＴｉｊｄの組）に分けてそれぞれ直列にデータバスラインＬｄｊに接続している。データバスラインＬｄｊと直接接続する画素ＴＦＴを２個に減らしてデータバスラインＬｄの負荷を低減させた点に特徴を有している。
また、画素ＴＦＴ用のゲートバスラインＬｇｉと、蓄積電荷平均化用ＴＦＴ用のゲートバスラインＬｇｅｉとを個別に設けてゲートバスラインＬｇの負荷を減らした点に特徴を有している。
本実施例によれば、外付けのフレームメモリなしに、ＬＣＤそのものの記憶機能を利用して、画素表示の平滑化を実現することができると共に、データバスラインＬｄ及びゲートバスラインＬｇの負荷を低減できる。従って、階調データを生成してデータバスラインＬｄｊに出力するデータドライバ（不図示）の駆動能力を下げることができるので低消費電力化を図ることができる。また、各ゲートバスラインＬｇｉを２つの電圧レベルで駆動できるので、ゲートバスラインＬｇを駆動するゲートドライバ（不図示）の回路構成を簡単にできる。また、本実施例では画素ＴＦＴ用のゲートバスラインＬｇｉと、蓄積電荷平均化用ＴＦＴ用のゲートバスラインＬｇｅｉとを個別に設けているので、画素ＴＦＴと蓄積電荷平均化用ＴＦＴのチャネルの導電型を揃えることも可能である。
【実施例４】  次に、本実施の形態の実施例４による液晶表示装置の駆動方法を実現するための具体的回路について図７を用いて説明する。実施例１乃至３ではモノクロ画素を例にとって説明したが、本実施例では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各画素を有するカラーＬＣＤの場合の蓄積電荷の平均化処理について説明する。図７は、カラーＬＣＤ表示領域内にマトリクス状に形成された複数の画素群から２行×２列のマトリクス状に配列された４つのカラー画素ＣＰ２２、ＣＰ２３、ＣＰ３２、ＣＰ３３を選択して、その表示面の法線方向に見た状態を示している。カラー画素ＣＰ２２内は、図左から順に赤色の画素Ｐ２２Ｒ、緑色の画素Ｐ２２Ｇ、青色の画素Ｐ２２Ｂが並んでいる。赤色の画素Ｐ２２Ｒ内は、２行×２列のマトリクス状に配列された４つのサブ画素Ｓ２２Ｒａ、Ｓ２２Ｒｂ、Ｓ２２Ｒｃ、Ｓ２２Ｒｄで構成されている。各サブ画素Ｓ２２Ｒａ、Ｓ２２Ｒｂ、Ｓ２２Ｒｃ、Ｓ２２Ｒｄに形成された画素電極はそれぞれ独立して形成されている。緑色の画素Ｐ２２Ｇと青色の画素Ｐ２２Ｂも同様の構成のサブ画素が形成されている。また、残りのカラー画素ＣＰ２３、ＣＰ３２、ＣＰ３３も同様の構成のＲ、Ｇ、Ｂの各画素が形成されている。
図７に示すカラー画素及びサブ画素構成においても上述の本実施の形態の画素駆動方法を用いることができる。その際には、同一色毎に本実施形態の駆動方法を適用する。図７に示す赤色の画素Ｐ２２Ｒ、Ｐ２３Ｒ、Ｐ３２Ｒ、Ｐ３３Ｒを例にとると、まず、赤色の画素Ｐ２２Ｒ、Ｐ２３Ｒにそれぞれ所定の階調データを書き込むためにゲートバスラインＬｇ２に式１に示す正電圧のゲートパルスが印加される。このときゲートバスラインＬｇ２以外の他のゲートバスラインＬｇｉに接続されている全ての画素ＴＦＴ及び蓄積電荷平均化用ＴＦＴはオフ状態を維持するように、ゲートバスラインＬｇ２以外の他のゲートバスラインＬｇｉには式５に示した電圧範囲の電圧が印加される。但し、階調データは対向電極の電位を０Ｖとして−５Ｖから＋５Ｖとする。
ゲートバスラインＬｇ２に接続された画素ＴＦＴ２２Ｒａ、２２Ｒｂ、２２Ｒｃ、２２Ｒｄ、２３Ｒａ、２３Ｒｂ、２３Ｒｃ、２３Ｒｄはｎ−ｃｈＦＥＴであるため正電圧のゲートパルスが印加されている間だけオン状態になる。一方、ゲートバスラインＬｇ２に接続された蓄積電荷平均化用ＴＦＴ２２３２Ｒｄｂ、３２３３Ｒｂａ、２３３３Ｒｃａはｐ−ｃｈＦＥＴであるためオフ状態を維持する。これにより、データバスラインＬｄＲ２に印加されている階調電圧Ｖ２２が画素ＴＦＴ２２Ｒａ、２２Ｒｂ、２２Ｒｃ、２２Ｒｄを介してサブ画素Ｓ２２Ｒａ、Ｓ２２Ｒｂ、Ｓ２２Ｒｃ、Ｓ２２Ｒｄの画素電極に印加される。同様に、データバスラインＬｄＲ３に印加されている階調電圧Ｖ２３が画素ＴＦＴ２３Ｒａ、２３Ｒｂ、２３Ｒｃ、２３Ｒｄを介してサブ画素Ｓ２３Ｒａ、Ｓ２３Ｒｂ、Ｓ２３Ｒｃ、Ｓ２３Ｒｄの画素電極に印加される。
サブ画素Ｓ２２Ｒａ、Ｓ２２Ｒｂ、Ｓ２２Ｒｃ、Ｓ２２Ｒｄの液晶層には各サブ画素Ｓ２２Ｒａ、Ｓ２２Ｒｂ、Ｓ２２Ｒｃ、Ｓ２２Ｒｄの画素電極に印加された所定の階調電圧Ｖ２２と対向電極側電圧との電位差に基づく電界が印加され、不図示の液晶容量には階調電圧Ｖ２２に基づく電荷が保持される。同様に、サブ画素Ｓ２３Ｒａ、Ｓ２３Ｒｂ、Ｓ２３Ｒｃ、Ｓ２３Ｒｄの液晶容量（不図示）には階調電圧Ｖ２３に基づく電荷が保持される。赤色の画素Ｐ２２Ｒ、Ｐ２３Ｒの階調データの書き込み期間が終了するとゲートバスラインＬｇ２のゲート電極には式５に示した電圧範囲の電圧が印加され、赤色の画素Ｐ２２Ｒ、Ｐ２３Ｒへの階調データ書き込み動作が終了する。
次に、赤色の画素Ｐ３２Ｒ、Ｐ３３Ｒにそれぞれ所定の階調データを書き込むために、ゲートバスラインＬｇ３に式１に示す正電圧のゲートパルスが印加される。このときゲートバスラインＬｇ３以外の他のゲートバスラインＬｇｉに接続されている全ての画素ＴＦＴ及び蓄積電荷平均化用ＴＦＴがオフ状態を維持するように、ゲートバスラインＬｇ３以外の他のゲートバスラインＬｇｉには式５に示した電圧範囲の電圧が印加されている。
赤色の画素Ｐ３２Ｒ、Ｐ３３Ｒにそれぞれ所定の階調データを書き込むためにゲートバスラインＬｇ３に式１に示す正電圧のゲートパルスが印加されると、画素ＴＦＴ３２Ｒａ、３２Ｒｂ、３２Ｒｃ、３２Ｒｄ、３３Ｒａ、３３Ｒｂ、３３Ｒｃ、３３Ｒｄはオン状態になる。これにより、サブ画素Ｓ３２Ｒａ、Ｓ３２Ｒｂ、Ｓ３２Ｒｃ、Ｓ３２Ｒｄの液晶層の液晶容量（不図示）には階調電圧Ｖ３２に基づく電荷が保持され、サブ画素Ｓ３３Ｒａ、Ｓ３３Ｒｂ、Ｓ３３Ｒｃ、Ｓ３３Ｒｄの液晶層の液晶容量（不図示）に階調電圧Ｖ３３に基づく電荷が保持される。赤色の画素Ｐ３２Ｒ、Ｐ３３Ｒの階調データの書き込み期間が終了するとゲートバスラインＬｇ３のゲート電極には式５に示した電圧範囲の電圧が印加され、赤色の画素Ｐ３２Ｒ、Ｐ３３Ｒへの階調データの書き込み動作が終了する。
次に、サブ画素Ｓ２２Ｒｄ、Ｓ２３Ｒｃ、Ｓ３２Ｒｂ、Ｓ３３Ｒａ電位の平均化処理を行う。ゲートバスラインＬｇ２に式２に示す負電圧のゲートパルスが印加される。蓄積電荷平均化用ＴＦＴ２２３２Ｒｄｂ、３２３３Ｒｂａ、２３３３Ｒｃａはｐ−ｃｈＦＥＴであるため負電圧のゲートパルスが印加されている間だけオン状態になる。一方、画素ＴＦＴ２２Ｒａ、２２Ｒｂ、２２Ｒｃ、２２Ｒｄ、２３Ｒａ、２３Ｒｂ、２３Ｒｃ、２３Ｒｄはｎ−ｃｈＦＥＴであるためオフ状態を維持する。
これにより、蓄積電荷平均化用ＴＦＴ２２３２Ｒｄｂ、３２３３Ｒｂａ、２３３３Ｒｃａを介してサブ画素Ｓ２２Ｒｄ、Ｓ２３Ｒｃ、Ｓ３２Ｒｂ、Ｓ３３Ｒａの各画素電極は導通状態になり、サブ画素Ｓ２２Ｒｄ、Ｓ２３Ｒｃ、Ｓ３２Ｒｂ、Ｓ３３Ｒａ間で電荷の再分配が行われて画素電位の平均化処理が行われる。従って、サブ画素Ｓ２２Ｒｄ、Ｓ２３Ｒｃ、Ｓ３２Ｒｂ、Ｓ３３Ｒａの各画素電極は同電位になる。
すなわち、
Ｖ２２Ｒｄ＝Ｖ２３Ｒｃ＝Ｖ３２Ｒｂ＝Ｖ３３Ｒａ＝（Ｖ２２＋Ｖ２３＋Ｖ３２＋Ｖ３３）／４
となる。
残りの緑色の画素Ｐ２２Ｇ、Ｐ２３Ｇ、Ｐ３２Ｇ、Ｐ３３Ｇについても、また、青色の画素Ｐ２２Ｂ、Ｐ２３Ｂ、Ｐ３２Ｂ、Ｐ３３Ｂについても同様の駆動を施すことにより、カラー画素ＣＰ２２−ＣＰ２３間、画素ＣＰ２２−ＣＰ３２間、画素ＣＰ２２−ＣＰ３３間、画素ＣＰ２３−ＣＰ３２間、画素ＣＰ２３−ＣＰ３３間、画素ＣＰ３２−ＣＰ３３間で急峻な階調変化があっても、それを緩和してなだらかな画像表示を得ることができる。
図８は、図７に示した赤色の画素Ｐ２２Ｒ、Ｐ２３Ｒ、Ｐ３２Ｒ、Ｐ３３Ｒの等価回路に加えて、緑色の画素Ｐ２２Ｇ、Ｐ３２Ｇと青色の画素Ｐ２２Ｂ、Ｐ３２Ｂの等価回路を示している。
従来の画素に対して各画素ＰｉｊＸ（但し、ＸはＲ、Ｇ、Ｂのいずれか）がそれぞれ４つのサブ画素ＳｉｊＸａ〜ＳｉｊＸｄに分割されているが、各画素ＰｉｊＸを駆動するゲートバスラインＬｇ１〜Ｌｇｍと各色毎のデータバスラインＬｄ１〜Ｌｄｎの数は増加しておらず、１画素に関しゲートバスラインＬｇｉとデータバスラインＬｄｊがそれぞれ１本ずつ対応している。
このように、本実施例の液晶表示装置は１本のゲートバスラインと３本のデータバスラインとで１つのカラー画素ＣＰを駆動できるので、従来のカラー画素を有する液晶表示装置に対して、ゲートバスライン数及びデータバスライン数は増加しない。
次に、本実施例によるＬＣＤの製造方法について図９を用いて説明する。図９は、図８に示す赤色の画素Ｐ２２Ｒの画素回路のパターンレイアウトの一例を示している。なお、図９において図８に示した構成要素と同一の構成要素には同一の符号を付している。
まず、不図示のガラス基板上にプラズマＣＶＤ法を用いてシリコン酸化膜（不図示）を形成する。次いで、ａ−Ｓｉ層（不図示）を全面に堆積する。次いで、ＣＷラテラル結晶化方法を用いてレーザ光照射を行い、図９に示す所定領域（範囲Ｘ）のａ−Ｓｉ層を多結晶化してｐ−Ｓｉ層に変える。
所定領域のａ−Ｓｉ層を多結晶化してｐ−Ｓｉ層を形成したら、ｐ−Ｓｉ層をパターニングしてアイランド化し、図９に示すように、画素ＴＦＴ２２Ｒａ、２２Ｒｂ、２２Ｒｃ、２２Ｒｄ及び蓄積電荷平均化用ＴＦＴ１２２２Ｒｃａ、１２２２Ｒｄｂ、２２３２Ｒｃａ、２２３２Ｒｄｂのチャネル用領域及びソース／ドレイン用領域を形成する。次に、プラズマＣＶＤ法によりシリコン酸化膜を成膜してゲート絶縁膜を形成する。次に、スパッタ法を用いてゲート形成金属層を成膜してパターニングし、ゲート電極を兼ねるゲートバスラインＬｇｉ（図９ではＬｇ１及びＬｇ２を示す）を形成する。また、蓄積電荷平均化用ＴＦＴ２２３２Ｒｃａ及びＴＦＴ３１３２Ｒｂａ（不図示）の接続配線とデータバスラインＬｄＲ２との交差部に配線パターンＬＰを形成する。同様に、蓄積電荷平均化用ＴＦＴ１２２２Ｒｃａ及びＴＦＴ２１２２Ｒｂａ（不図示）の接続配線とデータバスラインＬｄＲ２との交差部に配線パターンＬＰを形成する。
次に、画素ＴＦＴ２２Ｒａ、２２Ｒｂ、２２Ｒｃ、２２Ｒｄのチャネル用領域と蓄積電荷平均化用ＴＦＴ１２２２Ｒｃａ、１２２２Ｒｄｂ、２２３２Ｒｃａ、２２３２ＲｄｂのＴＦＴ領域を覆うようにレジストをパターニングし、当該レジスト層をマスクとしてｎ型不純物をドープする。次いで、画素ＴＦＴ２２Ｒａ、２２Ｒｂ、２２Ｒｃ、２２ＲｄのＴＦＴ領域を覆うようにレジスト層をパターニングし、当該レジスト層とゲートバスラインＬｇｉとをマスクとしてｐ型不純物をドープする。レジスト剥離後レーザ照射を行って不純物の活性化を行う。
次に、プラズマＣＶＤ法を用いてＳｉＮ膜からなる層間絶縁膜を形成する。次に、ソース／ドレイン領域上の層間絶縁膜を開口してコンタクトホールＨを形成する。同時に配線パターンＬＰ上の一部の層間絶縁膜を開口してコンタクトホールＨＬを形成する。
次に、層間絶縁膜上にソース／ドレイン電極形成材料を成膜してパターニングし、コンタクトホールＨを介して各画素ＴＦＴ２２Ｒａ、２２Ｒｂ、２２Ｒｃ、２２Ｒｄのドレイン領域に接続されるデータバスラインＬｄＲ２を形成し、同時にコンタクトホールＨを介してソース領域に接続されるソース電極を形成する。
また同時に、コンタクトホールＨを介して蓄積電荷平均化用ＴＦＴ１２２２Ｒｃａ、２２３２Ｒｃａのソース領域に接続されるソース電極を形成する。同時に、蓄積電荷平均化用ＴＦＴ１２２２Ｒｃａ、２２３２Ｒｃａのドレイン領域に接続される配線を形成し、当該配線を配線パターンＬＰにコンタクトホールＨＬを介して接続する。こうすることにより、配線パターンＬＰはデータバスラインＬｄＲ２に対して絶縁膜を介して下層に形成されているので、交差部での両配線の短絡を防止できる。
また同時に、蓄積電荷平均化用ＴＦＴ１２２２Ｒｄｂ、２２３２Ｒｄｂのソース領域に接続されるソース電極を形成する。同時に、蓄積電荷平均化用ＴＦＴ１２２２Ｒｄｂ、２２３２Ｒｄｂのドレイン領域に接続される接続用配線を形成する。
次に、プラズマＣＶＤ法を用いてＳｉＮ膜からなる第２層間絶縁膜を形成する。次に、各ＴＦＴのソース電極領域上の第２層間絶縁膜を開口してコンタクトホールを形成する。次に、全面に透明電極材料（例えば、ＩＴＯ（インジウム・ティン・オキサイド））を成膜してパターニングし、各サブ画素Ｓ２２Ｒａ、Ｓ２２Ｒｂ、Ｓ２２Ｒｃ、Ｓ２２Ｒｄにそれぞれ画素電極を形成する。
以上の工程を経て、図９に示すような画素ＴＦＴ及び蓄積電荷平均化用ＴＦＴが形成されたアクティブマトリクス型表示装置用アレイ基板が完成する。
ＣＷラテラル結晶化技術を用いて形成されるＴＦＴは、単結晶Ｓｉに匹敵する高い移動度を有しているので、ＴＦＴサイズを小さくしても十分な駆動能力を確保することができる。そのため図９に示すように、画素ＴＦＴ２２Ｒｃ、２２Ｒｄに加えて蓄積電荷平均化用ＴＦＴ２２２３Ｒｃａ、２２２３Ｒｄｂを画素内に形成しても、従来とほぼ同程度の領域幅Ｘに集積できるので、ＣＷ固体レーザからの光を導く光学系に変更を加えずにＴＦＴの多結晶化が可能である。
このように本実施例によれば、外付けのフレームメモリなしに、ＬＣＤそのものの記憶機能を利用して、画素表示の平滑化を実現することができる。さらに、従来の製造装置を用いて本実施例のＬＣＤを製造することができる。
【産業上の利用可能性】  本発明によれば、フレームメモリなしに画素間で画素電圧の平均化処理を行うことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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