(57)【要約】第１論理レベルの期間が一部重複する第１及び第２の入力信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力信号を出力する論理回路が、  前記第１の入力信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力信号を第２論理レベルから第１論理レベルへ遷移させる手段と、前記第１の入力信号の前記遷移の検出時に前記第２の入力信号が第１論理レベルであることを検出したとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段とを備える。
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【特許請求の範囲】
【請求項１】
第１論理レベルの期間が一部重複する第１及び第２の入力信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力信号を出力する論理回路であって、
前記第１の入力信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力信号を第２論理レベルから第１論理レベルへ遷移させる手段と、
前記第１の入力信号の前記遷移の検出時に前記第２の入力信号が第１論理レベルであることを検出したとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段と
を備えることを特徴とする論理回路。
【請求項２】
前記第２の入力信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第２の出力信号を第２論理レベルから第１論理レベルへ遷移させるとともに、前記第２の入力信号の前記遷移の検出時に前記第１の入力信号が第１論理レベルであることを検出したとき、前記第１の出力信号を第１論理レベルから第２論理レベルへ遷移させることを特徴とする請求項１記載の論理回路。
【請求項３】
前記第１の出力信号を出力する第１の出力部と、
前記第２の出力信号を出力する第２の出力部と、
前記第１及び第２の入力信号が同時に第１論理レベルとなるとき、その直前の前記第１の入力信号の状態を保持する第１の状態保持部と、
前記第１及び第２の入力信号が同時に第１論理レベルとなるとき、その直前の前記第２の入力信号の状態を保持する第２の状態保持部とを備え、
前記第１の出力部は前記第１の入力信号及び前記第２の状態保持部に保持された情報に基づいて前記第１の出力信号を出力するとともに、前記第２の出力部は前記第２の入力信号及び前記第１の状態保持部に保持された情報に基づいて前記第２の出力信号を出力することを特徴とする請求項１記載の論理回路。
【請求項４】
前記第１及び第２の入力信号は、互いに位相がずれた２つのクロック信号であることを特徴とする請求項１記載の論理回路。
【請求項５】
第１論理レベルの期間が一部重複する第１及び第２の入力クロック信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力クロック信号を出力する論理回路と、第１及び第２のデータをパラレルに受信して、シリアルに出力するパラレル−シリアル変換回路とを備え、前記論理回路からの前記第１及び第２の出力クロック信号が前記パラレル−シリアル変換回路へクロック信号として供給される半導体装置であって、
前記論理回路が、
前記第１の入力クロック信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力クロック信号を第２論理レベルから第１論理レベルへ遷移させる手段と、
前記第１の入力クロック信号の前記遷移の検出時に前記第２の入力クロック信号が第１論理レベルであることを検出したとき、前記第２の出力クロック信号を第１論理レベルから第２論理レベルへ遷移させる手段と
を備えることを特徴とする半導体装置。
【請求項６】
前記論理回路は、前記第２の入力クロック信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第２の出力クロック信号を第２論理レベルから第１論理レベルへ遷移させるとともに、前記第２の入力クロック信号の前記遷移の検出時に前記第１の入力クロック信号が第１論理レベルであることを検出したとき、前記第１の出力クロック信号を第１論理レベルから第２論理レベルへ遷移させることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記論理回路は、
前記第１の出力クロック信号を出力する第１の出力部と、
前記第２の出力クロック信号を出力する第２の出力部と、
前記第１及び第２の入力クロック信号が同時に第１論理レベルとなるとき、その直前の前記第１の入力クロック信号の状態を保持する第１の状態保持部と、
前記第１及び第２の入力クロック信号が同時に第１論理レベルとなるとき、その直前の前記第２の入力クロック信号の状態を保持する第２の状態保持部と、
を備え、前記第１の出力部が、前記第１の入力クロック信号及び前記第２の状態保持部に保持された情報に基づいて前記第１の出力クロック信号を出力するとともに、前記第２の出力部が、前記第２の入力クロック信号及び前記第１の状態保持部に保持された情報に基づいて前記第２の出力クロック信号を出力することを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置に搭載される論理回路であって、論理レベル（Ｈ）の期間が一部重複している入力信号を受信しても、論理レベル（Ｈ）の期間が重ならない信号を出力する論理回路に関するものである。
【背景技術】  論理レベル（Ｈ）の期間が重ならない信号を出力する論理回路として、ＥＸ−ＯＲ（ｅｘｃｌｕｓｉｖｅ−ｏｒ）回路がよく知られている。
ＥＸ−ＯＲ回路の場合、一方の信号の立上り時に、他方の信号の影響を受けてしまう。信号の立上りを重視するＤＬＬ（ｄｅｌａｙ−ｌｏｃｋｅｄ  ｌｏｏｐ）回路等の回路において、これは大きな問題である。クロック信号に同期させて高速動作する回路を搭載した半導体装置において、クロック信号が伝搬遅れ等により、位相のばらつきが生じることがある。このようなクロック信号の位相ばらつきをできる限り低減する目的で、その半導体装置に、論理レベル（Ｈ）の期間が重ならない信号を出力する論理回路を追加して用いる場合には、特に、信号の立上りを重視する回路との適合性が重要である。
そこで、信号の立上りに関して影響を与えず、立下りに影響を与えることで、立上りを重視するＤＬＬ回路等の回路にも使用できる、論理レベル（Ｈ）の期間が重ならない信号を出力する論理回路が求められている。
図１Ａに、従来の論理回路の一例を示す。図１Ｂは、図１Ａの論理回路に対する入力信号ＡとＢ、及び出力信号ＣとＤの信号波形を示す。
図１Ａの論理回路は、論理レベル（Ｈ）の期間が重ならない信号を出力する、一般的なＥＸ−ＯＲ回路である。このＥＸ−ＯＲ回路は、インバータ１と、インバータ２と、インバータ３と、インバータ４と、ＮＯＲゲート５と、ＮＯＲゲート６とから構成される。
図１ＡのＥＸ−ＯＲ回路において、入力信号Ａはインバータ１へ入力され、入力信号Ｂはインバータ２へ入力される。インバータ１の出力は、インバータ３へ入力されるとともに、ＮＯＲゲート５の一方の入力へ入力される。インバータ２の出力は、インバータ４へ入力されるとともに、ＮＯＲゲート６の一方の入力へ入力される。インバータ３の出力はＮＯＲゲート６の他方の入力へ入力される。インバータ４の出力はＮＯＲゲート５の他方の入力へ入力される。ＮＯＲゲート５は、インバータ１及びインバータ４からの出力を受取って出力信号Ｃを出力し、ＮＯＲゲート６は、インバータ２及びインバータ３からの出力を受取って出力信号Ｄを出力する。
図１Ｂにおいて、入力信号Ａと入力信号Ｂの位相が多少ずれている場合を考える。入力信号Ａと入力信号Ｂは、例えば、異なる位相を有する２つのクロック信号である。クロック信号に同期させて高速動作する回路を搭載した半導体装置における、クロック信号の伝搬遅れ等により、これら入力クロック信号には位相のばらつきが生じる場合がある。
図１Ｂに示したように、入力信号Ａが論理レベル（Ｌ）から論理レベル（Ｈ）へ遷移した状態で（立上り時）、入力信号Ｂが論理レベル（Ｌ）であるときは、入力信号Ａはそのまま出力信号Ｃへ伝わる。しかし、入力信号Ａの立上り時に、入力信号Ｂが論理レベル（Ｈ）であるときは、出力信号Ｃは論理レベル（Ｌ）のままである。入力信号Ｂが論理レベル（Ｈ）から論理レベル（Ｌ）へ遷移したとき、はじめて、入力信号Ａは出力信号Ｃへ伝わる。
つまり、入力信号Ａの立上りは、入力信号Ｂの論理レベル（Ｌ）への遷移を待って、出力信号Ｃとして出力されることになる。言い換えれば、図１ＡのＥＸ−ＯＲ回路は、入力信号Ａの、入力信号Ｂと論理レベル（Ｈ）が重なっている部分を、論理レベル（Ｌ）から論理レベル（Ｈ）へ遷移した部分から削ることで、出力信号の論理レベル（Ｈ）の重なりをなくすように動作する。
しかし、このＥＸ−ＯＲ回路の方式では、立上りを重視するＤＬＬ回路のような回路では、立上りの遅延が相手信号の影響を受けてしまうため、余分な遅延時間（ロス）が生じ、ＤＬＬ回路のアンダーフロー（ｄｅｌａｙ最小値で表される回路性能）を悪化させる要因になる。
また、図２は、入力信号が数サイクルに一度位相ずれを生じる場合における、図１Ａの論理回路の動作を説明するための図である。
図２に示したように、入力信号Ａに対する入力信号Ｂが、１サイクル毎に位相ずれを生じるのではなく、数サイクルに一度位相ずれを生じる場合には、入力信号Ａの位相ばらつきを生じる要因にもなる。
【発明の開示】
本発明は、上記の問題点に鑑みてなされたものであって、信号の立上りに関して影響を与えず、立下りに影響を与えることで、立上りを重視するＤＬＬ回路等の回路にも使用できる、論理レベル（Ｈ）の期間が重ならない信号を出力する論理回路を提供することを目的とする。
上記課題を解決するために、本発明の論理回路は、第１論理レベルの期間が一部重複する第１及び第２の入力信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力信号を出力する論理回路であって、前記第１の入力信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力信号を第２論理レベルから第１論理レベルへ遷移させる手段と、前記第１の入力信号の前記遷移の検出時に前記第２の入力信号が第１論理レベルであることを検出したとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段とを備えることを特徴とする。
２つの出力信号の論理レベル（Ｈ）の期間が重ならない論理回路として、ＥＸ−ＯＲ回路の場合は、一方の入力信号の立上り時に、他方の入力信号が論理レベル（Ｈ）であると出力信号が影響を受けてしまう。本発明の論理回路では、立上りに関しては、他方の入力信号の影響を受けない。
したがって、本発明の論理回路によれば、一方の入力信号の立上り時に、他方の入力信号の影響を受けることなく、論理レベル（Ｈ）の期間が重ならない信号を出力することが可能となる。信号の立上りを重視するＤＬＬ回路のような回路に、本発明の論理回路を適用することにより、一方の入力信号の立上り時に他方の入力信号のゆらぎの影響を受けずに、余分な遅延時間を短縮することができ、論理レベル（Ｈ）の期間が重ならない信号を出力することを保証できる。
【図面の簡単な説明】  本発明の他の目的、特徴及び利点については、添付の図面に基づき下記の発明の詳細な説明を参照することにより明確となる。
図１Ａは、従来の論理回路を示す回路図である。
図１Ｂは、図１Ａの論理回路に対する入力信号ＡとＢ、及び出力信号ＣとＤの信号波形を示す波形図である。
図２は、図１Ａの論理回路の動作を説明するための図である。
図３は、本発明の一実施例の論理回路を示す回路図である。
図４は、ＥＸ−ＯＲ回路を用いて、論理レベル（Ｈ）の期間が重ならない第１及び第２の信号を出力することが必要な半導体装置の構成例を示すブロック図。
図５は、図４における論理レベル（Ｈ）の期間が重ならない信号を必要とする回路の一例を示す回路図である。
図６Ａは、図３の論理回路に対する入力信号ＡとＢ及び出力信号ＣとＤの信号波形を示す波形図である。
図６Ｂは、入力信号ＡとＢに対し出力信号Ｃを出力する際の図３の論理回路の動作を説明するための図である。
図６Ｃは、入力信号ＡとＢに対し出力信号Ｄを出力する際の図３の論理回路の動作を説明するための図である。
【発明を実施するための最良の形態】  本発明の実施の形態を添付の図面を用いて説明する。
図３は、本発明の一実施例の論理回路を示す。
図３の論理回路において、出力信号Ｃを出力する上側の回路ブロックの回路要素と、出力信号Ｄを出力する下側の回路ブロックの回路要素とは対称に配置されている。
図３の論理回路の上側の回路ブロックは、出力信号Ｃを出力する出力部５１Ａと、入力信号Ｂを伝送する回路素子群５２Ａと、入力信号Ａと相手の入力信号Ｂの論理を用いて、回路素子群５２Ａの伝送路（パス）の制御を行う回路素子群５３Ａとを含む。回路素子群５２Ａと回路素子群５３Ａは、入力信号Ａと入力信号Ｂが同時に論理レベル（Ｈ）となるとき、その直前の入力信号Ｂの状態を保持する状態保持部として機能する。
同様に、図３の論理回路の下側の回路ブロックは、出力信号Ｄを出力する出力部５１Ｂと、入力信号Ａを伝送する回路素子群５２Ｂと、入力信号Ｂと相手の入力信号Ａの論理を用いて、回路素子群５２Ｂの伝送路（パス）の制御を行う回路素子群５３Ｂとを含む。回路素子群５２Ｂと回路素子群５３Ｂは、入力信号Ａと入力信号Ｂが同時に論理レベル（Ｈ）となるとき、その直前の入力信号Ａの状態を保持する状態保持部として機能する。
上側と下側の各回路ブロックの回路要素は同一であるので、ここでは便宜上、上側の回路ブロックの回路要素についてのみ説明し、下側の回路ブロックについては説明を省略する。
回路素子群５１Ａは、入力信号Ａが入力されるインバータ２１と、インバータ２１の出力及び回路素子群５２Ａの出力が入力されるＮＯＲゲート２２とを含む。
回路素子群５３Ａは、入力信号Ａと入力信号Ｂが入力されるＮＡＮＤゲート３２と、トランジスタ３３と、トランジスタ３４とを含む。トランジスタ３３は、ＮＡＮＤゲート３２の出力信号が入力されるゲートと、一端が電源電圧線と接続され、他端がトランジスタ２８のソース・ドレイン経路と接続されたソース・ドレイン経路とを有する。トランジスタ３４は、ＮＡＮＤゲート３２の出力が入力されるゲートと、一端が接地され、他端が回路素子群５２Ａの出力と接続されたソース・ドレイン経路とを有する。
回路素子群５２Ａは、入力信号Ｂが入力されるインバータ２３と、インバータ２３の出力が入力されるインバータ２４と、トランジスタ２５と、トランジスタ２６と、トランジスタ２７と、トランジスタ２８と、インバータ２９と、トランジスタ３０と、トランジスタ３１とを含む。トランジスタ２５とトランジスタ２６はそれぞれ互いに接続されたソース・ドレイン経路を有し、各ソース・ドレイン経路の一方がインバータ２４の出力へ接続され、他方がインバータ２９の入力へ接続されている。トランジスタ２５は、ＮＡＮＤゲート３２の出力が入力されるゲートを有する。トランジスタ２６は、インバータ３５の出力信号が入力されるゲートを有する。
また、回路素子群５２Ａにおいて、トランジスタ２８は、インバータ２９の出力信号が入力されるゲートと、一端がトランジスタ３３のソース・ドレイン経路と接続され、他端がトランジスタ２７のソース・ドレイン経路と接続されたソース・ドレイン経路とを有する。トランジスタ２７は、インバータ２９の出力が入力されるゲートと、一端がトランジスタ３６のソース・ドレイン経路と接続され、他端がトランジスタ２８のソース・ドレイン経路と接続されたソース・ドレイン経路とを有する。
また、回路素子群５２Ａにおいて、インバータ２９は、トランジスタ２７及び２８のソース・ドレイン経路と接続された入力と、トランジスタ３０及び３１のソース・ドレイン経路と接続された出力とを有する。トランジスタ３０とトランジスタ３１はそれぞれ互いに接続されたソース・ドレイン経路を有し、各ソース・ドレイン経路の一方がインバータ２９の出力へ接続され、他方がトランジスタ３４のソース・ドレイン経路へ接続されている。トランジスタ３０は、ＮＡＮＤゲート３２の出力信号が入力されるゲートを有する。トランジスタ３１は、インバータ３５の出力が入力されるゲートを有する。
図３の論理回路の上側の回路ブロックはさらに、ＮＡＮＤゲート３２の出力が入力されるインバータ３５と、トランジスタ３６と含む。トランジスタ３６は、インバータ３５の出力が入力されるゲートと、一端がトランジスタ２７のソース・ドレイン経路と接続され、他端が接地されたソース・ドレイン経路とを有する。
前述のように、図３の論理回路の下側の回路ブロックは、上側の回路ブロックと同一の構成を有し、出力信号Ｄを出力する出力部５１Ｂと、入力信号Ａを伝送する回路素子群５２Ｂと、入力信号Ｂと相手の入力信号Ａの論理を用いて、回路素子群５２Ｂの伝送路（パス）の制御を行う回路素子群５３Ｂとを含む。
図６Ａは、図３の論理回路に対する入力信号ＡとＢ及び出力信号ＣとＤの信号波形を示す。図６Ｂは、入力信号ＡとＢに対し出力信号Ｃを出力する際の図３の論理回路の動作を説明するための図である。図６Ｃは、入力信号ＡとＢに対し出力信号Ｄを出力する際の図３の論理回路の動作を説明するための図である。
図６Ｂ及び図６Ｃにおけるｔ１、ｔ２、ｔ３、ｔ４、ｔ５は、図６Ａの信号波形に同一の参照符号で示した、入出力信号における各タイミングとそれぞれ対応する。図６Ｂにおけるａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇは、図３の論理回路の上側回路ブロックにおいて同一の参照符号で示した各ノードとそれぞれ対応する。また、図６Ｃにおけるｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｎは、図３の論理回路の下側回路ブロックにおいて同一の参照符号で示した各ノードとそれぞれ対応する。
図６Ａの信号波形から分かるように、ｔ１のとき、入力信号Ａは論理レベル（Ｌ）であり、入力信号Ｂは論理レベル（Ｈ）である。ｔ２のとき、入力信号Ａは論理レベル（Ｈ）へ遷移し、入力信号Ａと入力信号Ｂは共に論理レベル（Ｈ）になる。ｔ３のとき、入力信号Ｂは論理レベル（Ｌ）へ遷移し、入力信号Ａは論理レベル（Ｈ）のままである。ｔ４のとき、入力信号Ａは論理レベル（Ｌ）へ遷移し、入力信号Ｂは論理レベル（Ｌ）のままである。ｔ５のとき、入力信号Ｂは論理レベル（Ｈ）へ遷移し、入力信号Ａは論理レベル（Ｌ）のままである。
図６Ａに示したように、入力信号Ａが論理レベル（Ｌ）から論理レベル（Ｈ）へ遷移したとき（ｔ２）、図３の論理回路は、相手側の入力信号Ｂが論理レベル（Ｈ）であっても、入力信号Ａをそのまま出力信号Ｃとして伝える。
一方、相手側の入力信号Ｂが論理レベル（Ｈ）から論理レベル（Ｌ）へ遷移したとき（ｔ３）、出力信号Ｄは論理レベル（Ｌ）のままであり、入力信号Ｂは出力信号Ｄとして伝わらない。入力信号に対し出力信号の立下りの位置はずれることになる。
前述のように、図１ＡのＥＸ−ＯＲ回路では、一方の入力信号の立上りが他方の入力信号の影響を受け、立下りは影響を受けない。一方、本発明の論理回路では、立上りに関しては、相手側の入力信号の影響を受けず、立下りに関しては、相手側の入力信号の状態の影響を受けることが分かる。
本発明の論理回路は、一方の入力信号の立上りが他方の入力信号の影響を与えることなく、論理レベル（Ｈ）の期間が重ならない２つの出力信号を出力するため、立上りを重視するＤＬＬ回路のような回路に適用した場合、余分な遅延時間を短縮するだけでなく、相手側の入力信号の位相ばらつきに対し、立上りが影響を受けないため、非常に適した回路となっている。
図４は、ＥＸ−ＯＲ回路を用いて論理レベル（Ｈ）の期間が重ならない信号を出力することが必要な回路を含む半導体装置の構成例を示す。
図４において、この半導体装置は、ＤＬＬのｄｅｌａｙ回路群６１と、ＤＬＬの比較回路・制御回路６２と、ＥＸ−ＯＲ回路６３と、論理レベル（Ｈ）が重ならない信号を必要とする回路６４とを含む。論理レベル（Ｈ）が重ならない信号を必要とする回路６４については図５を用いて後述する。
図４の半導体装置は、一般的なＤＬＬ回路を含む回路構成に、図１Ａの論理回路と同じ構成のＥＸ−ＯＲ回路６３を挿入したものである。
図５は、図４の半導体装置における、論理レベル（Ｈ）が重ならない信号を必要とする回路６４の一例を示す。図５の回路は、出力がワイヤード・オア（ｗｉｒｅｄ−ｏｒ）接続されている回路である。
図５の回路は、インバータ７１と、インバータ７２と、トランジスタ７３と、トランジスタ７４と、トランジスタ７５と、トランジスタ７６と、インバータ７７と、インバータ７８と、インバータ７９とを含む。
０度クロック信号は、インバータ７１へ入力されるとともに、トランジスタ７３のゲートへ入力される。インバータ７１の出力を反転させた信号が、トランジスタ７４のゲートへ入力される。トランジスタ７３及び７４の各ソース・ドレイン経路は互いに接続されており、その一端に０度クロック入力用データｄａｔａ１が入力され、もう一方の端部を介して図５の回路の出力部分へ伝送される。
１８０度クロック信号は、インバータ７２へ入力されるとともに、トランジスタ７５のゲートへ入力される。インバータ７２の出力を反転させた信号が、トランジスタ７６のゲートへ入力される。トランジスタ７５及び７６の各ソース・ドレイン経路は互いに接続されており、その一端に１８０度クロック入力用データｄａｔａ２が入力され、もう一方の端部を介して図５の回路の出力部分へ伝送される。
図５の回路では、０度クロック入力用と１８０度クロック入力用とでデータバスが分かれている。図５の回路の出力部分において、０度クロック信号と１８０度クロック信号を用いてデータをシリアルに出力する。すなわち、図５の回路は、パラレル−シリアル変換回路であり、０度クロック入力用データｄａｔａ１と１８０度クロック入力用データｄａｔａ２をパラレルに受信し、０度クロック信号と１８０度クロック信号を用いてデータをシリアルに出力する。
図５の回路において、出力制御を行っている０度クロック信号と１８０度クロック信号が同時に論理レベル（Ｈ）を出力すると、データの状態によっては、データが衝突してしまう。
このため、論理レベル（Ｈ）が重ならないことを保障する必要があるため、図４の半導体装置では、ＥＸ−ＯＲ回路６３を挿入している。
しかし、従来のＥＸ−ＯＲ回路６３では、入力信号の論理レベル（Ｌ）から論理レベル（Ｈ）への遷移部分を削って保障しているため、ＤＬＬ回路で位相を合わせて出力しているにも関わらず、ＥＸ−ＯＲ回路６３におけるクロック信号の遷移部分の削れによって、ばらつきが生じてしまう。
もちろん、ＥＸ−ＯＲ回路６３に入力される前のクロック信号に論理レベル（Ｈ）の期間の重なりが全くなければ問題ないが、ＤＬＬ＿Ｄｅｌａｙ回路群６１通過中におけるクロック信号のパルス幅の変動や、ディレイ位置の変動によるばらつきなどの影響があるため、入力クロック信号の論理レベル（Ｈ）の期間が全く重ならないという保障はできない。
このため、ＥＸ−ＯＲ回路６３においてクロック信号の削れが発生し、動作ばらつきの要因となってしまう。
このような場合、図４の半導体装置におけるＥＸ−ＯＲ回路６３の代わりに、図３の論理回路を用いることで、図６Ａに示したように、入力信号の論理レベル（Ｌ）から論理レベル（Ｈ）への遷移部分の削れが発生しないため、動作ばらつきを抑えることが可能となる。
本発明の論理回路によれば、一方の入力信号の立上り時に、他方の入力信号の影響を受けることなく、論理レベル（Ｈ）の期間が重ならない出力信号を出力することが可能となる。本発明の論理回路は、信号の立上りを重視するＤＬＬ回路のような回路に適用することにより、入力信号の立上り時に相手の入力信号のゆらぎの影響を受けることがなく、余分な遅延時間を短縮することができる。また、従来の論理回路を適用した場合のような、ＤＬＬ回路のアンダーフローを悪化させる要因は生じないので、論理レベル（Ｈ）の期間が重ならない信号を出力する論理回路として有効である。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、請求項に記載した範囲内で様々な変形が可能である。
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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