(57)【要約】受信信号の検波を高速に行う。  Ａ／Ｄ変換されたデジタル入力信号とフィードバック信号出力部２０の出力とを加えた第一信号ｓ［ｎ］を出力する第一信号出力器１６と、第一信号ｓ［ｎ］を１サンプリングタイミングだけ遅延させた第二信号ｓ［ｎ−１］を出力する第二信号出力器１８と、第二信号ｓ［ｎ−１］に所定の演算を施すフィードバック信号出力部２０を備え、ｎ＝Ｎ−１のときの、第一信号ｓ［Ｎ−１］、第二信号ｓ［Ｎ−２］をレジスタ２２、２４から周波数領域変換部７が読み出して、所定の演算を施すことで、入力信号をＤＦＴしたものが求められる。検波装置６の構成が簡易であるため、検波装置６の入力信号たる受信信号の検波を高速に行うことができる。
2004083875.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段と、
前記デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力手段と、
前記デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ前記第一信号を遅延させた第二信号を出力する第二信号出力手段と、
１タイミングの所定整数倍ごとに、前記第一信号および前記第二信号を取得して、前記入力信号を周波数領域のデータに変換したものを求める周波数領域変換手段と、
を備え、
前記所定の信号は、１タイミングだけ前記第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ前記第一信号を遅延させたものを減じた信号である、
検波装置。
【請求項２】
請求項１に記載の検波装置であって、
前記第二信号に所定係数を乗じたものから、前記第二信号を前記１タイミングだけ遅延させたものを減じたフィードバック信号を出力するフィードバック信号出力手段を備え、
前記所定の信号は、前記フィードバック信号である、
検波装置。
【請求項３】
請求項１に記載の検波装置であって、
１タイミングの時間をかけて、前記第一信号に所定係数を乗じた第一フィードバック信号を出力する第一フィードバック信号出力手段と、
前記第二信号を前記１タイミングだけ遅延させ、符号を反転させた第二フィードバック信号を出力する第二フィードバック信号出力手段と、
を備え、
前記所定の信号は、前記第一フィードバック信号および前記第二フィードバック信号である、
検波装置。
【請求項４】
請求項１に記載の検波装置であって、
前記第二信号に所定係数を乗じた第三フィードバック信号を出力する第三フィードバック信号出力手段と、
前記第二信号を前記１タイミングだけ遅延させ、符号を反転させた第二フィードバック信号を出力する第二フィードバック信号出力手段と、
を備え、
前記所定の信号は、前記第三フィードバック信号および前記第二フィードバック信号である、
検波装置。
【請求項５】
請求項１に記載の検波装置であって、
前記入力信号は、被測定物の過渡応答および前記過渡応答に引き続いて生ずる定常応答が繰り返しているものであり、
前記第一信号出力手段は、前記周波数領域変換手段が前記第一信号を取得した後は、前記過渡応答が再度生じてから終えるまで前記第一信号の出力を行わない、
検波装置。
【請求項６】
請求項５に記載の検波装置であって、
前記周波数領域変換手段が前記第一信号を取得した後から、前記過渡応答が再度生じてから終えるまでの間に、
前記所定係数の設定が行なわれる、
検波装置。
【請求項７】
請求項５に記載の検波装置であって、
前記周波数領域変換手段は、
前記周波数領域変換手段が前記第一信号を取得した後から、前記過渡応答が再度生じてから終えるまでの間に、
前記所定整数の設定を行う、
検波装置。
【請求項８】
デジタル入力信号生成手段が、入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成工程と、
第一信号出力手段が、前記デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力工程と、
第二信号出力手段が、前記デジタル入力信号生成工程におけるサンプリングタイミングの一周期分の時間である１タイミングだけ前記第一信号を遅延させた第二信号を出力する第二信号出力工程と、
周波数領域変換手段が、１タイミングの所定整数倍ごとに、前記第一信号および前記第二信号を取得して、前記入力信号を周波数領域のデータに変換したものを求める周波数領域変換工程と、
を備え、
前記所定の信号は、１タイミングだけ前記第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ前記第一信号を遅延させたものを減じた信号である、
検波方法。
【請求項９】
入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段を有する検波装置における検波処理をコンピュータに実行させるためのプログラムであって、
前記デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力処理と、
前記デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ前記第一信号を遅延させた第二信号を出力する第二信号出力処理と、
１タイミングの所定整数倍ごとに、前記第一信号および前記第二信号を取得して、前記入力信号を周波数領域のデータに変換したものを求める周波数領域変換処理と、
をコンピュータに実行させるためのプログラムであり、
前記所定の信号は、１タイミングだけ前記第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ前記第一信号を遅延させたものを減じた信号である、
プログラム。
【請求項１０】
入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段を有する検波装置における検波処理をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であって、
前記デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力処理と、
前記デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ前記第一信号を遅延させた第二信号を出力する第二信号出力処理と、
１タイミングの所定整数倍ごとに、前記第一信号および前記第二信号を取得して、前記入力信号を周波数領域のデータに変換したものを求める周波数領域変換処理と、
をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であり、
前記所定の信号は、１タイミングだけ前記第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ前記第一信号を遅延させたものを減じた信号である、
記録媒体。
【請求項１１】
入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段と、前記デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力手段と、前記デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ前記第一信号を遅延させた第二信号を出力する第二信号出力手段とを有する検波装置における検波処理をコンピュータに実行させるためのプログラムであって、
１タイミングの所定整数倍ごとに、前記第一信号および前記第二信号を取得して、前記入力信号を周波数領域のデータに変換したものを求める周波数領域変換処理をコンピュータに実行させるためのプログラムであり、
前記所定の信号は、１タイミングだけ前記第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ前記第一信号を遅延させたものを減じた信号である、
プログラム。
【請求項１２】
入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段と、前記デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力手段と、前記デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ前記第一信号を遅延させた第二信号を出力する第二信号出力手段とを有する検波装置における検波処理をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であって、
１タイミングの所定整数倍ごとに、前記第一信号および前記第二信号を取得して、前記入力信号を周波数領域のデータに変換したものを求める周波数領域変換処理をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であり、
前記所定の信号は、１タイミングだけ前記第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ前記第一信号を遅延させたものを減じた信号である、
記録媒体。
【発明の詳細な説明】
【技術分野】  本発明は受信信号の復調に関する。
【背景技術】  従来より、受信信号を直交検波することが広く行われている。従来の直交検波器については、例えば、特許文献１（特開平１０−２３０９２号公報（図２））に記載がある。図７は、従来技術の直交検波器を示す図である。
被測定信号源１４１の出力する被測定信号は、乗算器１４７、１４８に与えられる。基準信号源１４２の出力する基準信号は、乗算器１４７に与えられ、しかも９０度位相シフタ１４５を介して乗算器１４８に与えられる。乗算器１４７および１４８は、それぞれ与えられた信号を乗算して、低域通過フィルタ１５１、１５２に出力する。低域通過フィルタ１５１、１５２を通過した信号がそれぞれＩ、Ｑ信号といわれる。
上記のような直交検波により得られたＩ、Ｑ信号は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）により処理され、被測定信号の振幅および位相が求められる。また、被測定信号源１４１の出力する被測定信号をＡ／Ｄ変換しておくこともある。
しかしながら、上記のような直交検波器をハードウェアで実現すること等によって処理の高速化を図ることは困難である。例えば、基準信号源１４２にＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を使用したとすれば、基準信号源１４２は大きなサインテーブルを持たねばならない。また、低域通過フィルタ１５１、１５２を論理回路で実装した場合は、演算量が多くなる。さらに、Ｉ、Ｑ信号をＣＰＵが受けとって処理する場合、ＣＰＵの処理速度にまでＩ、Ｑ信号の生成速度を落とすためのデシメーションが必要となる。デシメーションを行うと、デシメートによる信号の折り返しが生ずる。そこで、信号の折り返しを防ぐデシメーションフィルタが必要となる。
そこで、本発明は、受信信号の検波を高速に行うことを課題とする。
【発明の開示】
本発明は、入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段と、デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力手段と、デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ第一信号を遅延させた第二信号を出力する第二信号出力手段と、１タイミングの所定整数倍ごとに、第一信号および第二信号を取得して、入力信号を周波数領域のデータに変換したものを求める周波数領域変換手段とを備え、所定の信号は、１タイミングだけ第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ第一信号を遅延させたものを減じた信号であるように構成される。
上記のように構成された発明によれば、デジタル入力信号生成手段は、入力信号をサンプリングしてデジタル入力信号を生成する。第一信号出力手段は、デジタル入力信号と所定の信号とを加算した第一信号を出力する。第二信号出力手段は、デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ第一信号を遅延させた第二信号を出力する。周波数領域変換手段は、１タイミングの所定整数倍ごとに、第一信号および第二信号を取得して、入力信号を周波数領域のデータに変換したものを求める。所定の信号は、１タイミングだけ第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ第一信号を遅延させたものを減じた信号である。
また、本発明は、第二信号に所定係数を乗じたものから、第二信号を１タイミングだけ遅延させたものを減じたフィードバック信号を出力するフィードバック信号出力手段を備え、所定の信号は、フィードバック信号であるようにしてもよい。
また、本発明は、１タイミングの時間をかけて、第一信号に所定係数を乗じた第一フィードバック信号を出力する第一フィードバック信号出力手段と、第二信号を１タイミングだけ遅延させ、符号を反転させた第二フィードバック信号を出力する第二フィードバック信号出力手段とを備え、所定の信号は、第一フィードバック信号および第二フィードバック信号であるようにしてもよい。
また、本発明は、第二信号に所定係数を乗じた第三フィードバック信号を出力する第三フィードバック信号出力手段と、第二信号を１タイミングだけ遅延させ、符号を反転させた第二フィードバック信号を出力する第二フィードバック信号出力手段とを備え、所定の信号は、第三フィードバック信号および第二フィードバック信号であるようにしてもよい。
また、本発明は、入力信号は、被測定物の過渡応答および過渡応答に引き続いて生ずる定常応答が繰り返しているものであり、第一信号出力手段は、周波数領域変換手段が第一信号を取得した後は、過渡応答が再度生じてから終えるまで第一信号の出力を行わないようにしてもよい。
ここで、本発明は、周波数領域変換手段が第一信号を取得した後から、過渡応答が再度生じてから終えるまでの間に、所定係数の設定が行なわれるようにしてもよい。
ここで、本発明は、周波数領域変換手段は、周波数領域変換手段が第一信号を取得した後から、過渡応答が再度生じてから終えるまでの間に、所定整数の設定を行うようにしてもよい。
本発明は、デジタル入力信号生成手段が、入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成工程と、第一信号出力手段が、デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力工程と、第二信号出力手段が、デジタル入力信号生成工程におけるサンプリングタイミングの一周期分の時間である１タイミングだけ第一信号を遅延させた第二信号を出力する第二信号出力工程と、周波数領域変換手段が、１タイミングの所定整数倍ごとに、第一信号および第二信号を取得して、入力信号を周波数領域のデータに変換したものを求める周波数領域変換工程とを備え、所定の信号は、１タイミングだけ第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ第一信号を遅延させたものを減じた信号であるように構成される。
本発明は、入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段を有する検波装置における検波処理をコンピュータに実行させるためのプログラムであって、デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力処理と、デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ第一信号を遅延させた第二信号を出力する第二信号出力処理と、１タイミングの所定整数倍ごとに、第一信号および第二信号を取得して、入力信号を周波数領域のデータに変換したものを求める周波数領域変換処理とをコンピュータに実行させるためのプログラムであり、所定の信号は、１タイミングだけ第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ第一信号を遅延させたものを減じた信号であるプログラムである。
本発明は、入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段を有する検波装置における検波処理をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であって、デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力処理と、デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ第一信号を遅延させた第二信号を出力する第二信号出力処理と、１タイミングの所定整数倍ごとに、第一信号および第二信号を取得して、入力信号を周波数領域のデータに変換したものを求める周波数領域変換処理とをコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であり、所定の信号は、１タイミングだけ第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ第一信号を遅延させたものを減じた信号である記録媒体である。
本発明は、入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段と、デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力手段と、デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ第一信号を遅延させた第二信号を出力する第二信号出力手段とを有する検波装置における検波処理をコンピュータに実行させるためのプログラムであって、１タイミングの所定整数倍ごとに、第一信号および第二信号を取得して、入力信号を周波数領域のデータに変換したものを求める周波数領域変換処理をコンピュータに実行させるためのプログラムであり、所定の信号は、１タイミングだけ第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ第一信号を遅延させたものを減じた信号であるプログラムである。
本発明は、入力信号をサンプリングしてデジタル入力信号を生成するデジタル入力信号生成手段と、デジタル入力信号と所定の信号とを加算した第一信号を出力する第一信号出力手段と、デジタル入力信号生成手段におけるサンプリングタイミングの一周期分の時間である１タイミングだけ第一信号を遅延させた第二信号を出力する第二信号出力手段とを有する検波装置における検波処理をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であって、１タイミングの所定整数倍ごとに、第一信号および第二信号を取得して、入力信号を周波数領域のデータに変換したものを求める周波数領域変換処理をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であり、所定の信号は、１タイミングだけ第一信号を遅延させた信号に所定係数を乗じたものから、２タイミングだけ第一信号を遅延させたものを減じた信号である記録媒体である。
【図面の簡単な説明】  図１は、本発明の実施形態にかかる検波装置６を利用したネットワークアナライザ１の構成を示すブロック図である。
図２は、本発明の第一の実施形態にかかる検波装置６の構成を示すブロック図である。
図３は、信号のタイミングチャートであり、入力信号の周波数ｆＩＦの信号の包絡線（図３（Ａ））、トリガ信号（図３（Ｂ））、サンプリングタイミング（図３（Ｃ））、周波数領域変換部７による第一信号および第二信号の取得タイミング（図３（Ｄ））を示す。
図４は、本発明の実施形態の動作を示すフローチャートである。
図５は、本発明の第二の実施形態にかかる検波装置６の構成を示すブロック図である。
図６は、本発明の第三の実施形態にかかる検波装置６の構成を示すブロック図である。
図７は、従来技術の直交検波器を示す図である。
【発明を実施するための最良の形態】  以下、本発明の実施形態を図面を参照しながら説明する。
図１は、本発明の実施形態にかかる検波装置６を利用したネットワークアナライザ１の構成を示すブロック図である。ネットワークアナライザ１は、被測定物（ＤＵＴ：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）１０の応答特性を測定する。
ネットワークアナライザ１は、周波数指定部２、発振器４、検波装置６、周波数領域変換部７、応答特性測定部８、表示装置９を備える。
周波数指定部２は、発振器４の発振する信号の周波数を指定する。
発振器４は、周波数指定部２から周波数の指定を受け、指定された周波数の信号を被測定物１０に向けて出力する。
検波装置６は、発振器４から信号を受けた結果として被測定物１０が出力した信号を受け、検波を行い、第一信号および第二信号を出力する。なお、第一信号および第二信号については後述する。
周波数領域変換部７は、検波装置６から検波結果たる第一信号および第二信号を受け、周波数領域の信号に変換する。
応答特性測定部８は、周波数領域変換部７が求めた周波数領域の信号に基づき、被測定物１０からの出力の振幅と位相を求める。これらが、被測定物１０の応答特性となる。そして、表示装置９に出力する。
表示装置９は、被測定物１０からの出力の振幅と位相を応答特性測定部８から受けて表示する。
なお、周波数指定部２、周波数領域変換部７および応答特性測定部８は、それぞれの機能を実現するプログラムをハードディスク、ＲＯＭあるいはＲＡＭなどに記録しておき、ＣＰＵがかかるプログラムを読み出して実行していくことにより実現することが可能である。ネットワークアナライザ１がメディア（フロッピーディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えていれば、プログラムを記録したメディアをメディア読み取り装置に読み取らせることにより、ハードディスク等にプログラムをインストールすることができる。
第一の実施形態
図２は、本発明の第一の実施形態にかかる検波装置６の構成を示すブロック図である。検波装置６は、Ａ／Ｄコンバータ１２、クロックジェネレータ１４、第一信号出力器１６、第二信号出力器１８、フィードバック信号出力部２０、第一レジスタ２２、第二レジスタ２４を備える。
Ａ／Ｄコンバータ１２は、被測定物１０から出力された信号を入力信号として受け、デジタル入力信号に変換して出力する。なお、入力信号は、中心周波数がｆＩＦであるものとする。デジタル入力信号の信号列をｘ［０］，ｘ［１］，…，ｘ［ｎ］，…，ｘ［Ｎ−１］と表す。
クロックジェネレータ１４は、Ａ／Ｄコンバータ１２のサンプリングタイミングを発生する。なお、サンプリング周波数はｆｓであるものとする。
第一信号出力器１６は、Ａ／Ｄコンバータ１２から出力されたデジタル入力信号と、フィードバック信号出力部２０から出力されたフィードバック信号とを加算して出力する。第一信号出力器１６の出力を第一信号という。ここで、第一信号をｓ［ｎ］という。ただし、０≦ｎ≦Ｎ−１であって、ｓ［ｎ］はｘ［ｎ］に対応する。
第二信号出力器１８は、第一信号を受け、サンプリングタイミングの一周期分の時間（以下、「１タイミング」という）だけ遅延させて出力する。第二信号出力器１８の出力を第二信号という。第二信号は、ｓ［ｎ−１］と表される。第一信号を１タイミング遅らせたので、第一信号ｓ［ｎ］のｎから１を減じたものである。
フィードバック信号出力部２０は、定数乗算器２０ａ、遅延手段２０ｂ、符号逆転器２０ｃ、加算器２０ｄを有する。定数乗算器２０ａは、第二信号に所定の係数Ｋを乗じて出力する。なお、Ｋは以下の式で表される。Ｋは、実数であることに留意されたい。
【数１】
2004083875.tif 000003
遅延手段２０ｂは、第二信号を１タイミングだけ遅延させて出力する。符号逆転器２０ｃは、遅延手段２０ｂの出力の符号を反転させる。すなわち、“−１”を乗じる。加算器２０ｄは、定数乗算器２０ａの出力と、符号逆転器２０ｃの出力とを加算して出力する。加算器２０ｄの出力がフィードバック信号である。
すなわち、フィードバック信号出力部２０は、第二信号に所定係数Ｋを乗じたものから、第二信号を１タイミングだけ遅延させたものを減じたフィードバック信号を出力する。ここで、フィードバック信号＝Ｋ・ｓ［ｎ−１］−ｓ［ｎ−２］となる。
ここで、Ａ／Ｄコンバータ１２から出力されたデジタル入力信号と、フィードバック信号出力部２０から出力されたフィードバック信号とを加算したものが第一信号であるので、ｓ［ｎ］＝ｘ［ｎ］＋Ｋ・ｓ［ｎ−１］−ｓ［ｎ−２］となる。
第一レジスタ２２は、第一信号出力器１６から第一信号を受けて記録する。第二レジスタ２４は、第二信号出力器１８から第二信号を受けて記録する。
なお、周波数領域変換部７は、第一レジスタ２２および第二レジスタ２４から、Ｎタイミング（１タイミングのＮ倍、ただしＮは整数）ごとに、第一信号および第二信号を読み出し、入力信号を周波数領域に変換したものを求める。すなわち、検波装置６および周波数領域変換部７により、入力信号に対してＤＦＴ（離散フーリエ変換）が行われる。なお、Ｎは任意に設定できる。第一信号をｓ［ｎ］、第二信号をｓ［ｎ−１］とすれば、周波数領域への変換結果ｙ［ｎ］＝ｓ［ｎ］−Ｗ・ｓ［ｎ−１］である。ただし、Ｗは、下記の式の通りである。
【数２】
2004083875.tif 000004
また、検波装置６においては、サンプリングを開始してから、周波数領域変換部７によるＤＦＴ結果の取得までの一定の時間窓内にＮ個のサンプル点がサンプリングされることになる。よって、検波装置６および周波数領域変換部７により行われるＤＦＴにおいては、０Ｈｚからサンプリング周波数ｆｓまでをＮ分割して周波数変換が行われることになる。このため、サンプル数たるＮを大きくすることにより、周波数分解能が上がる。本発明の実施形態においては入力信号の検出帯域幅を規定するものであり、測定時間と必要帯域幅との兼ね合いで決定される。例えば、サンプリング周波数ｆｓが１０ＭＨｚであり、検出帯域幅に１００ｋＨｚが必要であれば、Ｎ＝１００（＝１０ＭＨｚ÷１００ｋＨｚ）が目安となり、測定時間は１０μＳ（＝１００÷１０ＭＨｚ）となる。
ここで、検波装置６および周波数領域変換部７によりＤＦＴが行われる原理を説明する。検波装置６および周波数領域変換部７は、Ｇｏｅｒｔｚｅｌ法と呼ばれるアルゴリズムを使用してＤＦＴを行う。Ｇｏｅｒｔｚｅｌ法は以下のような計算方式である。
サンプリングされた入力信号列をｘ［０］，ｘ［１］，…，ｘ［ｎ］，…ｘ［Ｎ−１］と表す。ＮはＤＦＴ計算に使用される時間窓内の入力信号のサンプル数である。このｘ［ｎ］に対し、以下の漸化式の演算を行う。
ｓ［ｎ］＝ｘ［ｎ］＋Ｋ・ｓ［ｎ−１］−ｓ［ｎ−２］  …（１）
ｙ［ｎ］＝ｓ［ｎ］−Ｗ・ｓ［ｎ−１］                …（２）
ｓ［ｎ］は計算途中における媒介変数、ｙ［ｎ］が出力値である。ｓ［ｎ］の初期値は、ｓ［−２］＝ｓ［−１］＝０である。また、ＫとＷは定数であり、以下のようなものである。ただし、ｆＩＦ：入力信号の周波数、ｆｓ：サンプリング周波数、である。
【数３】
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（１）式，（２）式をサンプリング信号の入力からＮ回繰り返し、最終的なｙ［ｎ］を取り出すことによってＤＦＴ結果が得られる。しかし、（２）式はフィードフォワード形のフィルタ構成をしており、また必要な情報はＮ回の演算後のｙ［Ｎ−１］の値である。よって、（２）式は常に演算を行う必要がなく、Ｎ回後の演算の後に１度だけ行えばよい。よって反復計算は（１）式だけを行えばよいことになる。（２）式の演算はサンプリング速度に対して１／Ｎの速度で良い。このため、これをコンピュータ内のプログラム上で演算を行う方法を用いても速度的に十分間に合うものとなる。もちろん、（２）式も論理演算回路で実現しても特に問題は起こらない。
ここで、（１）式は第一信号出力器１６が出力する第一信号に相当する。（２）式は周波数領域変換部７により得られる、入力信号を周波数領域に変換した結果である。よって、図２に示すような構成により、ＤＦＴを行うことができる。また、（２）式の演算はサンプリング速度に対して１／Ｎの速度で良いため、周波数領域変換部７は、第一レジスタ２２および第二レジスタ２４から、Ｎタイミングごとに、第一信号および第二信号を読み出せばよいことになる。
次に、本発明の第一の実施形態の動作を図３のタイミングチャートおよび図４のフローチャートを参照して説明する。
まず、検波装置６のＡ／Ｄコンバータ１２は、被測定物１０が出力した信号を入力信号として受ける。図３（Ａ）は、検波装置６のＡ／Ｄコンバータ１２が受けた入力信号の、周波数ｆＩＦの信号の包絡線である。図３（Ａ）に示すように、入力信号の初めの部分は過渡応答であり、値が不安定である。過渡応答がおさまると、値が安定する。値が安定している部分は定常応答である。このように、過渡応答に引き続いて定常応答が生じる。
クロックジェネレータ１４は、Ａ／Ｄコンバータ１２への入力信号における過渡応答が終わったことを示すトリガ信号を受け（Ｓ１０；図４参照）、サンプリング周波数ｆｓのサンプリングタイミングを発生する。図３（Ｂ）はトリガ信号を、図３（Ｃ）はサンプリングタイミングを示す。図３（Ｂ）より、トリガ信号は、入力信号における過渡応答が終わった時点で発生していることがわかる。図３（Ｃ）より、サンプリングタイミングは、トリガ信号の発生から少なくともＮ回は発生していることがわかる。なお、サンプリングタイミングの発生は、トリガ信号の発生からＮ回目で停止させずともよく、連続して行ってもよい。
Ａ／Ｄコンバータ１２は、クロックジェネレータ１４からサンプリングタイミングを受け、入力信号をデジタル入力信号に変換して出力する。図４を参照して、デジタル入力信号と、フィードバック信号出力部２０から出力されたフィードバック信号とは、第一信号出力器１６によって加算され、第一信号が出力される（Ｓ１２）。第一信号は、第一レジスタ２２に記録される。
また、第一信号は、第二信号出力器１８に与えられ、１タイミングだけ遅延され、第二信号として出力される（Ｓ１４）。第二信号は、第二レジスタ２４に記録される。ここで、トリガ信号からＮタイミング目まで、第一信号および第二信号が出力されたか否かが判されする（Ｓ１６）。Ｎタイミング目にまで達していなければ（Ｓ１６、Ｎｏ）、フィードバック信号出力部２０が第二信号に基づき、フィードバック信号を出力する（Ｓ１８）。そして、第一信号の出力（Ｓ１２）に戻る。
なお、トリガ信号からＮタイミング目まで達したか否かは、図示省略したカウンタにより判定される。カウンタは、トリガ信号から１タイミングごとにパルスをカウントするものである。カウンタは、トリガ信号によりクリアされる。
トリガ信号からＮタイミング目まで、第一信号および第二信号が出力されたならば（Ｓ１６、Ｙｅｓ）、周波数領域変換部７は、第一レジスタ２２および第二レジスタ２４から、第一信号および第二信号を読み出し、入力信号を周波数領域に変換したものを求める（Ｓ２０）。図３（Ｄ）は、周波数領域変換部７による第一信号および第二信号の取得タイミングを示す。トリガ信号からＮタイミング目まで到達すると、周波数領域変換部７により、第一信号および第二信号の取得が行われることがわかる。
そして、さらなるトリガ信号（Ｓ１０）まで、検波装置６による第一信号および第二信号の生成は行わないようにしてもよい。図３を参照して、入力信号ｈ（図３（Ａ）参照）について第一信号および第二信号の取得が行われてから（図３（Ｄ）参照）、入力信号ｈ＋１（図３（Ａ）参照）についてトリガ信号が生成される時（図３（Ｂ）参照）までの時間Ｔは、第一信号および第二信号の生成は行わないようにしてもよい。
本発明の第一の実施形態によれば、入力信号における、ある特定の周波数点の信号のみを検出するため、他の周波数成分はキャンセルされる。すなわち、フィルタリングと同じ効果をもつ。特に、入力信号に高調波が存在する場合、高調波の周波数点がｆＩＦ／ｆｓの倍数に存在するため、入力信号の目的とする周波数信号と高調波とが完全に直交する関係となり、検波出力に影響をまったく受けない利点を持つ。このように、第一信号および第二信号をフィルタリングするためのフィルタを配置する必要がなくなる。フィルタをハードウェアで実現すべく論理回路により実装すれば演算量が多くなってしまうところ、フィルタが不要なのであるから、演算量が少なくてすみ、検波装置６の処理を高速に行うことができる。
また、本発明の第一の実施形態によれば、周波数領域変換部７がＣＰＵがプログラムを読み出して実行していくことにより実現されており、しかも検波装置６がハードウェアで実現されている場合は、周波数領域変換部７の処理速度は検波装置６の処理速度よりも遅い。しかし、検波装置６が第一信号および第二信号をＮ回計算する間に、周波数領域変換部７は周波数領域への変換を１回行えばすむ。よって、検波装置６の処理速度よりも、周波数領域変換部７の処理速度が低くても問題無い。検波装置６の処理速度を、周波数領域変換部７の処理速度にあわせて落とす必要も無い。したがって、検波装置６の処理を高速に行うことができる。
さらに、本発明の第一の実施形態によれば、信号の検出帯域幅は、サンプリング周波数ｆｓをＮで割った値となる。よって、Ｎを変更するだけで容易に検出帯域幅を変更することができる。
しかも、本発明の第一の実施形態によれば、検波装置６による第一信号および第二信号の生成は、最初のトリガ信号からＮタイミング目までの間だけ行えばよい。すなわち、一種のフレーム処理である。そこで、それ以外の時間（例えば、時間Ｔ（図３参照））は、第一信号および第二信号の生成を行わなくてよい。よって、例えば時間Ｔの内に、周波数領域変換部７におけるＮの設定や、定数乗算器２０ａにおける所定の係数Ｋの設定を行える。
また、本発明の第一の実施形態によれば、検波装置６による第一信号および第二信号の生成は、一種のフレーム処理であるため、入力信号ｈに対する測定結果が、入力信号ｈ＋１に対する測定結果に影響を及ぼすといったようなことがない。すなわち、以前の測定結果が次の測定に対して影響を与えることがなくなる。これにより、従来のように検波器の内のフィルタ応答等の検討の必要がなくなる。
なお、従来の直交検波方式では、被測定信号と参照信号との乗算が必要であり、低周波成分の他に不要な信号が発生する。しかし、本発明の第一の実施形態によればＤＦＴ（離散フーリエ変換）を行うので不要な信号を発生せず、より特性のよい検波器出力（第一信号および第二信号）が得られる。
さらに、従来の直交検波方式では参照信号として正弦波の信号を用いるが、本発明の第一の実施形態の検波装置６によれば正弦波の信号を特に使用しないため、大きなサインテーブルを持つ必要が無く、検波装置６の処理を高速に行うことができる。
第二の実施形態
第二の実施形態は、第一の実施形態におけるフィードバック信号出力部２０に替えて、第一フィードバック信号出力部６０および第二フィードバック信号出力部７０を用いるようにした点が異なる。
図５は、本発明の第二の実施形態にかかる検波装置６の構成を示すブロック図である。検波装置６は、Ａ／Ｄコンバータ１２、クロックジェネレータ１４、第一信号出力器１６、第二信号出力器１８、第一レジスタ２２、第二レジスタ２４、第一フィードバック信号出力部６０および第二フィードバック信号出力部７０を備える。以下、第一の実施形態と同一の部分は、同一の番号を付して説明を省略する。
Ａ／Ｄコンバータ１２、クロックジェネレータ１４、第二信号出力器１８、第一レジスタ２２および第二レジスタ２４は第一の実施形態と同様であり説明を省略する。
第一信号出力器１６は、Ａ／Ｄコンバータ１２から出力されたデジタル入力信号と、第一フィードバック信号出力部６０から出力された第一フィードバック信号と、第二フィードバック信号出力部７０から出力された第二フィードバック信号とを加算して出力する。第一信号出力器１６の出力を第一信号という。ここで、第一信号をｓ［ｎ］という。ただし、０≦ｎ≦Ｎ−１であって、ｓ［ｎ］はｘ［ｎ］に対応する。
第一信号出力器１６は、第一加算器１６ａ、第二加算器１６ｂを有する。第一加算器１６ａは、デジタル入力信号と、第二フィードバック信号とを加算して出力する。第二加算器１６ｂは、第一加算器１６ａの出力と、第一フィードバック信号とを加算して出力する。第二加算器１６ｂの出力が、第一信号となる。
第一フィードバック信号出力部６０は、１タイミングの時間をかけて、第一信号に所定係数Ｋを乗じた第一フィードバック信号を出力する。第一フィードバック信号出力部６０は、遅延手段６２、定数乗算器６４を有する。
遅延手段６２は、第一信号を１タイミングだけ遅延させて出力する。定数乗算器６４は、遅延手段６２の出力に、所定の係数Ｋを乗じて出力する。定数乗算器６４の出力が第一フィードバック信号となる。所定の係数Ｋは、第一の実施形態の定数乗算器２０ａにおけるＫと同じものである。ここで、第一フィードバック信号はＫ・ｓ［ｎ−１］となる。
一般に、定数乗算器を論理回路における組み合わせロジックだけで実現する場合、論理が複雑となり、定数乗算器の動作速度を上げることが難しい。よって、通常は、定数乗算器の内部にフリップフロップ回路等を持ち、演算の途中結果をこのフリップフロップ回路に持たせることによりサンプリングタイミング速度を上げることが行なわれる。この場合、定数乗算器は入力された信号に対して内部フリップフロップ分のサンプリングタイミングの遅れを伴い、信号を出力する。
内部にフリップフロップ回路等を持った定数乗算器の信号出力の際の遅れは、遅延手段と同等の機能を有する。よって、内部にフリップフロップ回路等を持った定数乗算器は、定数乗算器としてのみならず遅延手段としての機能もあわせて有するので、遅延手段６２および定数乗算器６４の組み合わせと同等の機能を有する。よって、内部にフリップフロップ回路等を持った定数乗算器を、第一フィードバック信号出力部６０として利用できる。
また、遅延手段６２は、定数乗算器６４の前にあるように図５において図示しているが、定数乗算器６４の後に配置してもかまわない。すなわち、遅延手段６２の位置は、第一フィードバック信号出力部６０内部であれば、特定の位置に限定されるものではない。
さらに、第一フィードバック信号出力部６０として、内部にフリップフロップ回路等を持った定数乗算器を利用できることは先に説明した通りであるが、１タイミング以内に数クロック分の演算動作を行なう定数乗算器を利用することも可能である。
第二フィードバック信号出力部７０は、第二信号を１タイミングだけ遅延させ、符号を反転させた第二フィードバック信号を出力する。第二フィードバック信号出力部７０は、遅延手段７２、符号逆転器７４を有する。
遅延手段７２は、第二信号を１タイミングだけ遅延させて出力する。符号逆転器７４は、遅延手段７２の出力の符号を反転させる。すなわち、“−１”を乗じる。符号逆転器７４の出力が第二フィードバック信号となる。ここで、第二フィードバック信号＝−ｓ［ｎ−２］となる。
第一信号出力器１６は、デジタル入力信号ｘ［ｎ］と、第一フィードバック信号Ｋ・ｓ［ｎ−１］と、第二フィードバック信号−ｓ［ｎ−２］とを加算して、第一信号ｓ［ｎ］＝ｘ［ｎ］＋Ｋ・ｓ［ｎ−１］−ｓ［ｎ−２］を出力する。
すなわち、第一加算器１６ａは、デジタル入力信号ｘ［ｎ］と、第二フィードバック信号−ｓ［ｎ−２］とを加算してｘ［ｎ］−ｓ［ｎ−２］を出力する。第二加算器１６ｂは、第一加算器１６ａの出力ｘ［ｎ］−ｓ［ｎ−２］と、第一フィードバック信号Ｋ・ｓ［ｎ−１］とを加算して第一信号ｓ［ｎ］＝ｘ［ｎ］＋Ｋ・ｓ［ｎ−１］−ｓ［ｎ−２］を出力する。
本発明の第二の実施形態の動作は第一の実施形態の動作と同様であり説明を省略する（図３、図４参照）。
本発明の第二の実施形態によれば、第一の実施形態と同様な効果を奏する。
しかも、本発明の第二の実施形態によれば、内部にフリップフロップ回路等を持った定数乗算器を、第一フィードバック信号出力部６０として利用できる。内部にフリップフロップ回路等を持った定数乗算器は、先に説明したように、サンプリングタイミング速度が向上する。よって、第一フィードバック信号出力部６０のサンプリングタイミング速度が向上することにより、検波装置６の検波特性が向上する。
さらに、本発明の第二の実施形態によれば、第一の実施形態よりも論理回路の負担が軽くなり、動作速度を上げることができる。
すなわち、第一の実施形態（図２参照）においては、第二信号出力器１８から出力される第二信号について、１タイミングの間に、定数乗算器２０ａ、加算器２０ｄおよび第一信号出力器１６による三つの演算が行われければならない。しかし、これにより、演算回路は非常に複雑になり動作速度が極端に落ちる可能性がある。
ここで、第二の実施形態（図５参照）においては、遅延手段６２から出力される信号について、１タイミングの間に、定数乗算器６４および第二加算器１６ｂによる二つのの演算が行われればいい。よって、演算回路が簡素になり動作速度を上げることができる。
第三の実施形態
第三の実施形態は、第一の実施形態におけるフィードバック信号出力部２０に替えて、第三フィードバック信号出力部８０および第二フィードバック信号出力部７０を用いるようにした点が異なる。
図６は、本発明の第三の実施形態にかかる検波装置６の構成を示すブロック図である。検波装置６は、Ａ／Ｄコンバータ１２、クロックジェネレータ１４、第一信号出力器１６、第二信号出力器１８、第一レジスタ２２、第二レジスタ２４、第二フィードバック信号出力部７０および第三フィードバック信号出力部８０を備える。以下、第一あるいは第二の実施形態と同一の部分は、同一の番号を付して説明を省略する。
Ａ／Ｄコンバータ１２、クロックジェネレータ１４、第二信号出力器１８、第一レジスタ２２および第二レジスタ２４は第一の実施形態と同様であり説明を省略する。第二フィードバック信号出力部７０は第二の実施形態と同様であり説明を省略する。
第一信号出力器１６は、Ａ／Ｄコンバータ１２から出力されたデジタル入力信号と、および第三フィードバック信号出力部８０から出力された第三フィードバック信号と、第二フィードバック信号出力部７０から出力された第二フィードバック信号とを加算して出力する。第一信号出力器１６の出力を第一信号という。ここで、第一信号をｓ［ｎ］という。ただし、０≦ｎ≦Ｎ−１であって、ｓ［ｎ］はｘ［ｎ］に対応する。
第一信号出力器１６は、第一加算器１６ａ、第二加算器１６ｂを有する。第一加算器１６ａは、デジタル入力信号と、第二フィードバック信号とを加算して出力する。第二加算器１６ｂは、第一加算器１６ａの出力と、第三フィードバック信号とを加算して出力する。第二加算器１６ｂの出力が、第一信号となる。
第三フィードバック信号出力部８０は、第二信号出力器１８の出力した第二信号ｓ［ｎ−１］に所定の係数Ｋを乗じた第三フィードバック信号を出力する。所定の係数Ｋは、第一の実施形態の定数乗算器２０ａにおけるＫと同じものである。ここで、第三フィードバック信号はＫ・ｓ［ｎ−１］となる。
第一信号出力器１６は、デジタル入力信号ｘ［ｎ］と、第三フィードバック信号Ｋ・ｓ［ｎ−１］と、第二フィードバック信号−ｓ［ｎ−２］とを加算して、第一信号ｓ［ｎ］＝ｘ［ｎ］＋Ｋ・ｓ［ｎ−１］−ｓ［ｎ−２］を出力する。
すなわち、第一加算器１６ａは、デジタル入力信号ｘ［ｎ］と、第二フィードバック信号−ｓ［ｎ−２］とを加算してｘ［ｎ］−ｓ［ｎ−２］を出力する。第二加算器１６ｂは、第一加算器１６ａの出力ｘ［ｎ］−ｓ［ｎ−２］と、第三フィードバック信号Ｋ・ｓ［ｎ−１］とを加算して第一信号ｓ［ｎ］＝ｘ［ｎ］＋Ｋ・ｓ［ｎ−１］−ｓ［ｎ−２］を出力する。
本発明の第三の実施形態の動作は第一の実施形態の動作と同様であり説明を省略する（図３、図４参照）。
本発明の第三の実施形態によれば、第一の実施形態と同様な効果を奏する。
さらに、本発明の第三の実施形態によれば、第一の実施形態よりも論理回路の負担が軽くなり、動作速度を上げることができる。
すなわち、第一の実施形態（図２参照）においては、第二信号出力器１８から出力される第二信号について、１タイミングの間に、定数乗算器２０ａ、加算器２０ｄおよび第一信号出力器１６による三つの演算が行われければならない。しかし、これにより、演算回路は非常に複雑になり動作速度が極端に落ちる可能性がある。
ここで、第三の実施形態（図６参照）においては、第二信号出力器１８から出力される信号について、１タイミングの間に、第三フィードバック信号出力部８０および第二加算器１６ｂによる二つのの演算が行われればいい。よって、演算回路が簡素になり動作速度を上げることができる。
また、上記の実施形態において、検波装置６をハードウェア（論理回路）で実現することを念頭において説明を行なってきた。しかし、ＣＰＵ、ハードディスク、メディア（フロッピーディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えたコンピュータのメディア読み取り装置に、検波装置６の各部分（例えば、第一信号出力器１６、第二信号出力器１８、フィードバック信号出力部２０など）を実現するプログラムを記録したメディアを読み取らせて、ハードディスクにインストールする。このような方法でも、検波装置６を実現できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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