(57)【特許請求の範囲】
【請求項１】
２層以上の積層膜からなる透明導電膜であって、
非晶質構造を有し、Ｓｉ及びＧａを含まず、かつ酸化アルミニウム、酸化チタン、酸化ジルコニウム、及び酸化ハフニウムのいずれか１種類以上が、ＺｎＯに１〜１０ｗｔ％添加されているＺｎＯ系膜である第１透明導電膜と、
前記第１透明導電膜上に形成され、結晶質構造を有するＩＴＯ膜である第２透明導電膜と、
前記第１透明導電膜と前記第２透明導電膜の間に形成され、前記第１透明導電膜及び前記第２透明導電膜より低い比抵抗値を有する金属膜と、を備える透明導電膜。
【請求項２】
２層以上の積層膜からなる透明導電膜であって、
非晶質構造を有し、酸化インジウム、及び酸化サマリウムのみからなり、酸化サマリウムの添加量が５〜１５ｗｔ％である第１透明導電膜と、
前記第１透明導電膜上に形成され、結晶質構造を有するＩＴＯ膜である第２透明導電膜と、
前記第１透明導電膜と前記第２透明導電膜の間に形成され、前記第１透明導電膜及び前記第２透明導電膜より低い比抵抗値を有する金属膜と、を備える透明導電膜。
【請求項３】
前記金属膜は、Ａｇ膜、又はＡｇを主成分とする合金膜である請求項１、又は２に記載の透明導電膜。
【請求項４】
前記金属膜の膜厚は、５ｎｍ以上２０ｎｍ以下である請求項３に記載の透明導電膜。
【請求項５】
請求項１〜４のいずれか１項に記載の透明導電膜が設けられた表示装置。
【請求項６】
請求項１〜４のいずれか１項に記載の透明導電膜の製造方法であって、
基板上に、非晶質構造が安定な第１透明導電膜を非晶質状態で成膜する工程と、
前記第１透明導電膜の上に、金属膜を形成する工程と、
前記金属膜の上に、結晶質構造が安定な第２透明導電膜を非晶質状態で成膜する工程と、
前記第１透明導電膜、前記金属膜、及び前記第２透明導電膜をエッチングする工程と、
前記エッチング工程の後、前記第２透明導電膜を結晶化させる工程と、を備える透明導電膜の製造方法。
【請求項７】
前記金属膜が、Ａｇ、又はＡｇを主成分とする合金によって形成されている請求項６に記載の透明導電膜の製造方法。
【請求項８】
前記金属膜の膜厚は、５ｎｍ以上２０ｎｍ以下である請求項７に記載の透明導電膜の製造方法。
【請求項９】
透明導電膜が設けられた表示装置の製造方法であって、
請求項６〜８のいずれか１項に記載の製造方法を用いて前記透明導電膜を形成する表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、透明導電膜、表示装置、及びこれらの製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、通常、それぞれに透明電極が形成された上下一対の電極基板を、基板の画像表示部外縁に形成されたシール材により貼り合わせ、その内部に液晶を封入するよう構成されている。また、液晶表示装置には、アクティブマトリクス型とパッシブマトリクス型のものがある。アクティブマトリクス型の液晶表示装置は、スイッチング素子である薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）がマトリクス状に形成されたＴＦＴアレイ基板を有している。そして、ＴＦＴアレイ基板と対向基板がシール材を介して貼り合わされている。そして、ＴＦＴアレイ基板と対向基板との間には液晶が封入されている。
【０００３】
ＴＦＴアレイ基板の表示領域には、走査信号線と、表示信号線と、画素電極とが形成される。走査信号線を伝播する走査信号によって、スイッチング素子であるＴＦＴがＯＮ／ＯＦＦ制御される。表示信号線を伝播する表示信号がＴＦＴを介して画素電極に供給される。そして、画素電極に表示信号が供給されると、対向電極と画素電極との間に表示信号に応じた表示電圧が印加され、液晶が駆動する。
【０００４】
この画素電極は、その下の絶縁膜に設けられたコンタクトホールを介してＴＦＴのドレイン電極と接続するよう各画素に形成されている。画素電極は、透過型液晶表示装置などに用いられる透過画素電極の場合、ＩＴＯ（Indium Tin Oxide）などの透明導電膜によって形成される。
【０００５】
また、表示領域の外側の額縁領域には、液晶駆動用のドライバＩＣと走査信号線、及び表示信号線とを電気的に接続するための端子部が設けられている。この端子部では、画素電極と同じ透明導電膜で形成された端子パッドを、その下の絶縁膜に設けられたコンタクトホールを介して、走査信号線又は表示信号線から延在された端子と接続させている。端子パッドを設けることにより、端子部のプロービング特性の安定化や端子の腐食を防止できる。
【０００６】
このように、液晶表示装置では、画素電極や端子パットなどの箇所において、コンタクトホールを介してその下のメタル膜と接続する透明導電膜が形成される。この透明導電膜には、多結晶質のＩＴＯ膜が広く用いられている（特許文献１）。一般的に、多結晶質のＩＴＯ膜のパターン加工はウェットエッチングに用いられる薬液として、塩酸＋硝酸系からなる王水などの強酸を用いる必要がある。このような場合、ＩＴＯ膜のウェットエッチング時に走査信号線、表示信号線、ドレイン電極などとしてＭｏ（モリブデン）やＡｌ（アルミニウム）等の王水に弱い低抵抗金属薄膜が共存すると、同時にこれらの金属薄膜を腐食断線させてしまうという恐れがある。
【０００７】
一方、非晶質状態のＩＴＯ膜の場合には、シュウ酸などの弱酸でウェットエッチングできる。特許文献２には、まずＩＴＯ膜を非晶質状態で成膜し、シュウ酸などの弱酸のエッチング液を用いてパターン加工を行ったのちに、例えば加熱手段などを用いて結晶化させ最終的に化学的に安定化させるというプロセスが開示されている。この方法により、ＭｏやＡｌ等の低抵抗金属薄膜が共存してもこれらの金属薄膜を腐食断線させることなく、ＩＴＯ膜をパターン加工できる。しかし、ＩＴＯ膜を非晶質状態で成膜するには、Ｈ２Ｏを添加してスパッタする必要があるため、膜のピンホールや欠陥が多くなる。また、成膜初期の界面付近では部分的な微結晶化が起こってしまうため、エッチング残りが発生しやすい。さらに、ＩＴＯ膜が非晶質状態から結晶化状態へ相変化するときに体積の収縮が起こり、特に段差部で段切れ欠陥が発生しやすくなる。このため、端子部ではＩＴＯ膜からなる端子パッドがメタル膜を十分に保護できなくなり、端子腐食を発生させてしまう恐れがあり信頼性上の問題がある。
【０００８】
そこで、特許文献２には、ＩＴＯ膜を２層以上積層して透明導電膜を形成する方法が開示されている。この方法では、まず下層ＩＴＯ膜を非晶質状態で成膜した後、この上に写真製版工程でレジストパターンを形成する。そして、このレジストパターンをマスクとして、シュウ酸を含有する薬液を用いてエッチングする。レジストパターンの除去後、熱処理を加えて非晶質ＩＴＯ膜を多結晶化する。これにより、多結晶の下層ＩＴＯ膜が形成されるが、特に段差部において上述したように結晶化に伴う体積収縮による段切れ欠陥が部分的に発生した状態となる。
【０００９】
次に、この下層ＩＴＯ膜の上から上層ＩＴＯ膜を非晶質状態で成膜する。このとき、下層ＩＴＯ膜上では、上層ＩＴＯ膜はエピタキシャル的に多結晶化され、それ以外の部分では非晶質状態の上層ＩＴＯ膜が形成される。そのため、レジストパターンを形成するための写真製版工程を行わずに、そのままシュウ酸を含有する薬液を用いてエッチングして、非晶質状態の上層ＩＴＯ膜を除去する。これにより、下層ＩＴＯ膜の段切れをカバーするように多結晶の上層ＩＴＯ膜がパターニングされ、２層の多結晶ＩＴＯ膜が積層された透明導電膜が形成される。このような方法により多結晶のＩＴＯ膜を２層以上積層して透明導電膜を形成することで、段差部における段切れ欠陥の発生を防止することができる。
【特許文献１】特開平１０−２６８３５３号公報
【特許文献２】特開２００５−２５９３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の方法によりＩＴＯ膜を２層以上積層して透明導電膜を形成する場合、次のような問題点がある。下層ＩＴＯ膜を成膜する際、成膜初期の界面付近では部分的な微結晶化が起こってしまうため、シュウ酸を含有する薬液では結晶化した部分をエッチングできずに、エッチング残りが発生しやすい。そして、下層ＩＴＯ膜にわずかでもエッチング残りがあると、このエッチング残りの上に成膜される上層ＩＴＯ膜が微結晶成長してしまうため、エッチングで除去できずにエッチング不良となる。また、上層ＩＴＯ膜が下層ＩＴＯ膜から庇状に張り出すようにパターニングされ、透明導電膜がオーバーハング状になることがある。
【００１１】
本発明は、上記のような問題点を解決するためになされたものであり、信頼性が高く、カバレッジ性の優れた所望のパターンを簡便に得ることのできる透明導電膜、表示装置、及びこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明にかかる透明導電膜（本発明にかかる画素電極１８、ゲート端子パッド１９、及びソース端子パッド２０）は、２層以上の積層膜からなる透明導電膜であって、非晶質構造を有する第１透明導電膜（本発明にかかる画素電極１８ａ、ゲート端子パッド１９ａ、及びソース端子パッド２０ａ）と、前記第１透明導電膜上に形成され、結晶質構造を有する第２透明導電膜（本発明にかかる画素電極１８ｂ、ゲート端子パッド１９ｂ、及びソース端子パッド２０ｂ）と、を備えるものである。
【００１３】
また、本発明にかかる透明導電膜の製造方法は、２層以上の積層膜からなる透明導電膜の製造方法であって、基板上に、非晶質構造が安定な第１透明導電膜を非晶質状態で成膜する工程と、前記第１透明導電膜の上に、結晶質構造が安定な第２透明導電膜を非晶質状態で成膜する工程と、前記第１透明導電膜及び前記第２透明導電膜をエッチングする工程と、前記エッチング工程の後、前記第２透明導電膜を結晶化させる工程と、を備えるものである。
【発明の効果】
【００１４】
本発明によれば、信頼性が高く、カバレッジ性の優れた所望のパターンを簡便に得ることのできる透明導電膜、表示装置、及びこれらの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００１６】
実施の形態１．
始めに、図１を用いて、本実施の形態に係る透明導電膜が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本実施の形態に係る表示装置は、透過型液晶表示装置を例として説明するが、あくまでも例示的なものであり、半透過型液晶表示装置等を用いることも可能である。この液晶表示装置の全体構成については、以下に述べる第１の実施形態及びその他の実施形態で共通である。
【００１７】
本実施の形態に係る液晶表示装置は、絶縁性を有する基板１を備えている。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１では、画素４７がマトリクス状に配列される。
【００１８】
更に、基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設されている。そして、ゲート配線４３は、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設されている。そして、ソース配線４４は、基板１の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００１９】
外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号（ソース信号）をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。なお、走査信号駆動回路４５と表示信号駆動回路４６は、基板１上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
【００２０】
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じるなお、基板１の表面には、配向膜（図示せず）が形成されている。
【００２１】
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。そして、基板１と対向基板との間に液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００２２】
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２３】
そして、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光、及び液晶表示パネルで反射される反射光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００２４】
次に、ＴＦＴアレイ基板の画素構成について、図２及び図３を用いて詳細に説明する。図２は、本実施の形態１に係るＴＦＴアレイ基板の平面図である。図３は、図２のIII−III断面図である。図２は、ＴＦＴアレイ基板上の画素４７の１つを示す平面図である。ＴＦＴアレイ基板上には、このような画素４７がマトリクス状に複数配置されている。なお、図２及び図３では、画素４７の構成とともに、ゲート端子部及びソース端子部の構成も記載している。
【００２５】
図２及び図３において、基板１上に、ゲート電極２、ゲート配線４３、ゲート端子４、及び補助容量電極５が形成されている。基板１は、ガラスやプラスチック等の透明絶縁性基板である。ゲート配線４３は表示領域４１においてゲート電極２とつながっている。また、ゲート配線４３は額縁領域４２においてゲート端子４とつながっており、ゲート端子４から映像のゲート信号（走査信号）が入力される。隣接するゲート配線４３の間に補助容量電極５が形成されている。補助容量電極５は、安定した表示を可能とするためのキャパシタを構成する電極であり、各画素４７に接続されるＴＦＴ５０がオフになった後もＴＦＴ５０からの駆動電圧を保持する。
【００２６】
ゲート電極２、ゲート配線４３、ゲート端子４、および補助容量電極５は、電気的比抵抗が低いＡｌ、Ｍｏ、Ｃｒ等の金属を主成分とする金属膜や合金膜によって形成されている。
【００２７】
これらゲート電極２、ゲート配線４３、ゲート端子４、および補助容量電極５を覆うようにゲート絶縁膜６が設けられている。ゲート絶縁膜６は、例えば窒化シリコン（ＳｉＮｘ）である。ゲート絶縁膜６を介してゲート電極２の対面には、半導体膜７が設けられている。半導体膜７は、例えばアモルファスシリコン（ａ−Ｓｉ）により形成されている。
【００２８】
半導体膜７の上には、ソース電極９、ドレイン電極１０、ソース配線４４、及びソース端子１３が形成されている。ソース電極９とドレイン電極１０とは、半導体膜７上において離間して設けられ、互いに対向するように配置されている。ソース電極９と半導体膜７との間、ドレイン電極１０と半導体膜７との間には、オーミック低抵抗膜８が形成されている。オーミック低抵抗膜８は、ソース電極９と半導体膜７とが重複する領域に設けられている。同様に、ドレイン電極１０と半導体膜７とが重複する領域に、オーミック低抵抗膜８が設けられる。オーミック低抵抗膜８は不純物が多く導入されているので、半導体膜７とオーミックコンタクトする。例えば、ここでは不純物の導入されたＳｉ膜によってオーミック低抵抗膜８が形成されている。半導体膜７のうち、ソース電極９またはドレイン電極１０に覆われていない領域が、ＴＦＴ５０のチャネル部１１となる。
【００２９】
ソース電極９は、表示領域４１においてソース配線４４とつながっている。また、ソース配線４４は額縁領域４２においてソース端子１３とつながっており、ソース端子１３から映像のソース信号（表示信号）が入力される。ソース電極９、ドレイン電極１０、ソース配線４４、及びソース端子１３は、電気的比抵抗が低いＡｌ、Ｍｏ、Ｃｒ等の金属を主成分とする金属膜や合金膜によって形成されている。
【００３０】
これらソース電極９、ドレイン電極１０、ソース配線４４、及びソース端子１３を覆うように層間絶縁膜１４が設けられている。ドレイン電極１０上には、層間絶縁膜１４を貫通するコンタクトホール１５が設けられている。また、ゲート端子４上には、ゲート絶縁膜６及び層間絶縁膜１４を貫通するコンタクトホール１６が開口されている。ソース端子１３上には、層間絶縁膜１４が除去されたコンタクトホール１７が形成されている。コンタクトホール１５、１６、１７によって、層間絶縁膜１４に段差形状を有する開口部が形成される。層間絶縁膜１４は、例えば窒化シリコン（ＳｉＮｘ）膜により形成されている。
【００３１】
層間絶縁膜１４の上には、コンタクトホール１５を介してドレイン電極１０と接続する画素電極１８が設けられている。また、額縁領域４２では、画素電極１８と同じ透明導電膜によって、ゲート端子パッド１９及びソース端子パッド２０が形成されている。ゲート端子パッド１９は、コンタクトホール１６を介してゲート端子４と接続するように設けられている。ソース端子パッド２０は、コンタクトホール１７を介してソース端子１３と接続するように配設される。
【００３２】
本実施の形態では、これら画素電極１８、ゲート端子パッド１９、及びソース端子パッド２０を構成する透明導電膜は、非晶質構造を有する第１透明導電膜の上に結晶質構造を有する第２透明導電膜が積層された積層膜となっている。ここでは、例えば、第１透明導電膜には非晶質相が安定なＩＺＯ膜、第２透明導電膜には多結晶ＩＴＯ膜が形成されている。従って、画素電極１８は、非結晶質構造を有する第１透明導電膜からなる画素電極１８ａの上に、結晶質構造を有する第２透明導電膜からなる画素電極１８ｂが積層された積層構造となる。また、ゲート端子パッド１９は、非結晶質構造を有する第１透明導電膜からなるゲート端子パッド１９ａの上に、結晶質構造を有する第２透明導電膜からなるゲート端子パッド１９ｂが積層された積層構造となる。そして、ソース端子パッド２０は、非結晶質構造を有する第１透明導電膜からなるソース端子パッド２０ａの上に、結晶質構造を有する第２透明導電膜からなるソース端子パッド２０ｂが積層された積層構造となる。
【００３３】
次に、本実施の形態におけるＴＦＴアレイ基板の製造方法について説明をする。まず初めに、ガラスなどの透明絶縁性基板からなる基板１を、洗浄液または純水を用いて洗浄する。洗浄後、基板１上に第１のメタル膜を成膜する。第１のメタル膜には、電気的比抵抗が低いＡｌ、Ｍｏ、Ｃｒ等の金属膜やこれらの金属を主成分とする合金膜を用いることが好ましい。ここでは、スパッタリング法などにより、第１のメタル膜を基板１全面に成膜する。次に、第１回目のフォトリソグラフィープロセスを行い、第１のメタル膜の上にレジストパターンを形成する。そして、エッチングを行い、第１のメタル膜をパターニングする。その後、レジストパターンを除去する。ゲート電極２、ゲート配線４３、ゲート端子４、及び補助容量電極５が形成される。
【００３４】
次に、ゲート絶縁膜６、半導体膜７、及びオーミック低抵抗膜８を成膜する。具体的には、ゲート絶縁膜６を、ゲート電極２、ゲート配線４３、ゲート端子４、及び補助容量電極５を覆うように形成する。そして、ゲート絶縁膜６の上に、半導体膜７とオーミック低抵抗膜８とを順次積層する。例えば、化学的気相成膜（ＣＶＤ）法を用いて、ゲート絶縁膜６、半導体膜７、及びオーミック低抵抗膜８をこの順に成膜する。例えば、ゲート絶縁膜６として、窒化シリコン（ＳｉＮｘ）膜を基板１全面に成膜する。そして、半導体膜７として、アモルファスシリコン（ａ−Ｓｉ）膜を基板１全面に成膜する。さらに、オーミック低抵抗膜８として、リン（Ｐ）等の不純物を添加したｎ型のアモルファスシリコン（ｎ＋ａ−Ｓｉ）膜を、基板１全面に成膜する。
【００３５】
その後、２回目のフォトリソグラフィープロセスを行い、オーミック低抵抗膜８の上にレジストパターンを形成する。そして、エッチングにより、オーミック低抵抗膜８及び半導体膜７をパターニングする。例えば、公知のフッ素系ガスを用いてドライエッチングを行う。レジストパターンを除去すると、ゲート絶縁膜６を介してゲート電極２の対面に半導体膜７及びオーミック低抵抗膜８が形成される。
【００３６】
次に、半導体膜７及びオーミック低抵抗膜８を覆うように、第２のメタル膜を成膜する。第２のメタル膜には、電気的比抵抗が低いＡｌ、Ｍｏ、Ｃｒ等の金属膜やこれらの金属を主成分とする合金膜を用いることが好ましい。ここでは、スパッタリング法などにより、第２のメタル膜を基板１全面に成膜する。第２のメタル膜成膜後、第３回目のフォトリソグラフィープロセスを行い、レジストパターンを形成する。そして、このレジストパターンをマスクとしてエッチングを行い、第２のメタル膜をパターニングする。これにより、ソース電極９、ドレイン電極１０、ソース配線４４、及びソース端子１３が形成される。
【００３７】
続いて、ソース電極９又はドレイン電極１０に覆われず表面に露出したオーミック低抵抗膜８をエッチングにより除去する。例えば、フッ素系ガスを含む公知のドライエッチング法などを用いて、ソース電極９とドレイン電極１０の間の半導体膜７を露出させる。その後レジストパターンを除去すると、チャネル部１１が形成される。なお、露出したオーミック低抵抗膜８を除去した後に、続けて、その表面に水素（Ｈ２）ガス、窒素（Ｎ２）ガス、酸素（Ｏ２）ガス、又はこれらを組み合わせた混合ガスを用いてプラズマ処理を行ってもよい。これにより、ＴＦＴ特性、特にオフ特性を改善することができる。
【００３８】
次に、これらの上に層間絶縁膜１４を成膜する。例えば、ＣＶＤ法を用いて、窒化シリコン（ＳｉＮｘ）膜を基板１全面に成膜する。続いて、第４回目のフォトリソグラフィープロセスを行い、層間絶縁膜１４上にレジストパターンを形成する。このレジストパターンをマスクとして、層間絶縁膜１４及びゲート絶縁膜６をエッチングする。例えば、公知のフッ素系ガスを用いたドライエッチング法を用いる。その後レジストパターンを除去すると、ドレイン電極１０に到達するコンタクトホール１５、ゲート端子４に到達するコンタクトホール１６、ソース端子１３に到達するコンタクトホール１７が同時に形成される。
【００３９】
その後、本実施の形態では、まず、画素電極１８ａ、ゲート端子パッド１９ａ、及びソース端子パッド２０ａとなる第１透明導電膜を基板１全面に成膜する。ここでは、ＡｒガスにＯ２ガスを添加した混合ガスを用いたＤＣマグネトロンスパッタリング法により、第１透明導電膜としてＩＺＯ膜を５０ｎｍの厚さで成膜する。このとき、成膜時の基板温度が１００℃となるように設定し、酸化インジウム（Ｉｎ２Ｏ３）と酸化亜鉛（ＺｎＯ）とを重量比率９０：１０で混合した透明導電性酸化物であるＩＺＯターゲットを用いてスパッタリングする。
【００４０】
第１透明導電膜を成膜した後、これに続けて、画素電極１８ｂ、ゲート端子パッド１９ｂ、及びソース端子パッド２０ｂとなる第２透明導電膜を基板１全面に成膜する。ここでは、ＡｒガスにＯ２ガス及びＨ２Ｏガスを添加した混合ガスを用いたＤＣマグネトロンスパッタリング法により、第２透明導電膜としてＩＴＯ膜を５０ｎｍの厚さで成膜する。このとき、成膜時の基板温度が１００℃となるように設定し、酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを重量比率９０：１０で混合した透明導電性酸化物であるＩＴＯターゲットを用いてスパッタリングする。
【００４１】
上述の連続成膜によって、例えば膜厚５０ｎｍの第１透明導電膜の上に膜厚５０ｎｍの第２透明導電膜が積層された積層膜からなる、膜厚１００ｎｍの透明導電膜を形成する。なお、このときの第１透明導電膜及び第２透明導電膜は、Ｘ線回折パターンで結晶ピークが認められず、非晶質状態である。すなわち、本実施の形態では、ＩＺＯ膜などの化学的に安定な状態が非晶質相である膜を第１透明導電膜として用いる。また、ＩＴＯ膜などの化学的に安定な状態が結晶質相である膜を第２透明導電膜として用いる。そして、これら第１透明導電膜及び第２透明導電膜を非晶質状態でこの順に積層成膜する。
【００４２】
次に、第５回目のフォトリソグラフィープロセスにより、積層膜からなる透明導電膜上にレジストパターンを形成する。このレジストパターンをマスクとしてエッチングを行い、この積層膜からなる透明導電膜のパターニングを行う。すなわち、第１透明導電膜と第２透明導電膜とを同時にエッチングしてパターニングする。例えば、公知のシュウ酸系薬液（関東化学（株）製ＴＩＯ−０５Ｎ）を用いて、第１透明導電膜のＩＺＯ膜と第２透明導電膜のＩＴＯ膜とを一括でウェットエッチングする。
【００４３】
第１透明導電膜として形成したＩＺＯ膜は、元来、非晶質相が化学的に安定状態である。そのため、一般的なスパッタリング法で略一様な非晶質相の膜を得ることができる。従って、一般のシュウ酸系のエッチング液で完全に溶解することができ、エッチング残りを発生させることがない。
【００４４】
一方、第２透明導電膜として形成したＩＴＯ膜は、元来、結晶質（多結晶体）相が安定状態である。そこで、非晶質相として成膜するために、Ｈ２ＯやＨ２等のガスをスパッタリングガスに混合させてスパッタリングする必要がある。このとき、スパッタリング時の基板温度の上昇やプロセス変動によって、Ｘ線回折パターン上では結晶ピークが認められず非晶質相を示しているのにもかかわらず、膜の下層面では部分的に微結晶粒成長していることがある。この微結晶粒が成長した部分は、シュウ酸系のエッチング液で溶解することができない。
【００４５】
しかし、本実施の形態では、このＩＴＯ膜がＩＺＯ膜の上に積層された積層膜として透明導電膜を形成しているため、シュウ酸系の薬液でエッチングすると、ＩＴＯ膜の微結晶粒が成長した部分は、その下のＩＺＯ膜が完全溶解することによりリフトオフされて除去される。そのため、エッチング直後の電子顕微鏡（ＳＥＭ）観察でも、実際に、パターン間にエッチング残りが認められることはない。従って、成膜初期の界面付近で微結晶粒が成長した部分のＩＴＯがエッチング残りとして残ることを防止することができる。
【００４６】
そして、積層膜からなる透明導電膜をエッチングした後、レジストパターンを除去する。これにより、コンタクトホール１５を介してドレイン電極１０と接続する画素電極１８が形成される。また、同時に、コンタクトホール１６を介してゲート端子４に接続するゲート端子パッド１９と、コンタクトホール１７を介してソース端子１３に接続するソース端子パッド２０とが形成される。すなわち、２層積層膜からなる透明導電膜によって画素電極１８、ゲート端子パッド１９、及びソース端子パッド２０が形成される。その後、このＴＦＴアレイ基板を３００℃の大気雰囲気中で３０分間保持してアニール処理を行う。アニール処理後は、第１透明導電膜のＩＺＯ膜は非晶質相のままであるが、第２透明導電膜のＩＴＯ膜はＸ線回折ピークを示し、多結晶相となる。多結晶相のＩＴＯ膜は優れた薬液耐性を示すことが知られている。
【００４７】
このように、アニール処理により第２透明導電膜のＩＴＯ膜は、非晶質相から多結晶相へと相変化する。相変化に伴う体積収縮によって、第２透明導電膜には応力が発生するが、相変化しない第１透明導電膜をその下層に設けることによって、第２透明導電膜に発生する応力は緩和される。従って、第２透明導電膜にクラックや段切れが発生することを低減できる。また、第１透明導電膜は相変化しないため、クラックや段切れが発生することがない。従って、仮に第２透明導電膜にクラックや段切れが発生した場合は、第１透明導電膜がバリア層となり、薬液がしみ込むことを防ぐことができる。すなわち、本実施の形態の透明導電膜は、薬液に対する高い耐食性を示す。
【００４８】
また、アニール処理後の積層膜からなる透明導電膜は、比抵抗値が３００μΩｃｍ、波長５５０ｎｍにおける透過率値が９０％であり、ＩＺＯの単体膜又はＩＴＯの単体膜と略同等の値を示す。以上の工程を経て、本実施の形態のＴＦＴアレイ基板が完成する。
【００４９】
このように、本実施の形態では、非晶質相が化学的に安定な第１透明導電膜の上に、結晶質相が化学的に安定な第２透明導電膜を非晶質状態で成膜して、積層膜からなる透明導電膜を形成する。そして、この透明導電膜をシュウ酸系薬液でエッチングしてパターニングした後、アニール処理により第２透明導電膜を非晶質状態から結晶質状態へと相変化させる。このような方法により、第１透明導電膜はアニール処理で相変化しないので、第２透明導電膜の相変化に伴うクラックや段切れ欠陥を低減することができる。万一、クラックや段切れ欠陥発生した際には、第１透明導電膜がバリアとなる。また、第１透明導電膜と第２透明導電膜とを積層することにより、スパッタリング時に発生するピンホールや膜欠陥を互いに補完することができる。さらに、第１透明導電膜と第２透明導電膜とを同時にエッチングするため、オーバーハング状になることがない。従って、信頼性が高く、カバレッジ性の優れた所望のパターンを簡便に得ることができる。よって、信頼性の高いＴＦＴアレイ基板を得ることができる。
【００５０】
また、上層の第２透明導電膜成膜時に部分的な微結晶化が発生しても、シュウ酸系のエッチング液を用いて第１透明導電膜を溶解することで除去できるため、エッチング残りが発生することを防止できる。このとき、シュウ酸系のエッチング液が用いられるので、ＭｏやＡｌ等の低抵抗金属薄膜が共存してもこれらの金属薄膜を腐食断線させることなく積層膜からなる透明導電膜をパターニングできる。従って、ゲート配線４３、ソース配線４４、ドレイン電極１０などとしてＭｏやＡｌ等の低抵抗金属薄膜を用いることができ、抵抗を低減できる。
【００５１】
その他の実施の形態．
上記例では、画素電極１８、ゲート端子パッド１９、及びソース端子パッド２０を、第１透明導電膜の上に第２透明導電膜を積層した２層積層膜からなる透明導電膜によって形成する場合について説明したが、これに限るものではない。例えば、第１透明導電膜と第２透明導電膜との間にこれらより低い比抵抗を有する金属薄膜を形成して、３層積層膜からなる透明導電膜としてもよい。
【００５２】
好適な実施例として、第１透明導電膜としてＩＺＯ膜を５０ｎｍの膜厚で成膜した後に、Ａｇ膜を５ｎｍの膜厚で成膜し、さらに第２透明導電膜として非晶質ＩＴＯ膜を５０ｎｍの膜厚で連続的に成膜して３層積層の透明導電膜を形成する。Ａｇ膜は、例えばスパッタリング法など、ＩＺＯ膜やＩＴＯ膜と同様な方法を用いて成膜することができる。
【００５３】
次に、第５回目のフォトリソグラフィープロセスにより、透明導電膜上にレジストパターンを形成する。このレジストパターンをマスクとしてエッチングを行い、積層膜からなる透明導電膜のパターニングを行う。例えば、公知のシュウ酸系薬液（関東化学（株）製ＴＩＯ−０５Ｎ）を用いて、透明導電膜を構成するＩＺＯ膜とＡｇ膜とＩＴＯ膜とを一括でウェットエッチングする。中間層のＡｇ膜は、膜厚が５ｎｍと薄いので、シュウ酸系薬液でＩＺＯ及びＩＴＯ膜と同時に一括エッチングすることができる。もし、中間層Ａｇ膜のエッチングレートが遅く、透明導電膜のパターン断面形状にくびれや突起状の段差が生じるような場合は、公知のリン酸＋硝酸＋酢酸系薬液を用いてもよい。リン酸＋硝酸＋酢酸系薬液により、透明導電膜を構成するＩＺＯ膜とＡｇ膜とＩＴＯ膜とを一括でウェットエッチングできる。
【００５４】
そして、積層膜からなる透明導電膜をエッチングした後、レジストパターンを除去する。これにより、画素電極１８、ゲート端子パッド１９、及びソース端子パッド２０が３層積層膜からなる透明導電膜によって形成される。その後、このＴＦＴアレイ基板を３００℃の大気雰囲気中で３０分間保持してアニール処理を行う。アニール処理後は、第１透明導電膜のＩＺＯ膜は非晶質相のままであるが、第２透明導電膜のＩＴＯ膜はＸ線回折ピークを示し、多結晶相となる。アニール処理後の積層膜からなる透明導電膜は、比抵抗値が１００μΩｃｍ、波長５５０ｎｍにおける透過率値が９０％であり、ＩＺＯ膜とＩＴＯ膜の間にＡｇ膜を形成することで比抵抗値が約１／３に低減する。このように、比抵抗値を低減することができるので、ＣＯＧ（Chip On Glass）実装など信号入力端子部の低抵抗化が要求されるデバイスの端子パッドとして好適である。
【００５５】
なお、中間層Ａｇ膜の膜厚を変えることによって、積層膜からなる透明導電膜の比抵抗値を調整することが可能である。例えば、Ａｇ膜の膜厚を５ｎｍから１０ｎｍに厚くして形成すると、透明導電膜の比抵抗値は１００μΩｃｍから約５０μΩｃｍへと低減する。このように、中間層Ａｇ膜の膜厚を厚くしていくと、透明導電膜の比抵抗値は徐々に低減されていくが、一方で光の透過率値が低下するため注意が必要である。透過型液晶表示装置の透過画素電極では、波長５５０ｎｍにおける透過率値が８０％以上であることが好ましく、この点から中間層Ａｇ膜の膜厚は２０ｎｍ以下にすることが好ましい。また、中間層Ａｇ膜は膜厚が５ｎｍ未満であると比抵抗値の充分な低減効果が得られなくなるため、中間層Ａｇ膜の膜厚は５ｎｍ以上にすることが好ましい。
【００５６】
上記説明では中間層としてＡｇ膜を形成する場合について説明したが、中間層は、Ａｇ膜に限らず、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）など第１透明導電膜及び第２透明導電膜より低い比抵抗値を示す金属膜やこれらの金属を主成分とする合金膜であればよい。但し、これらの金属のうち特にＡｇは、比抵抗の大きな低減効果が得られるので、中間層として用いるのに好適である。中間層は１層に限らず複数の積層膜としてもよい。
【００５７】
なお、上記説明では、第１透明導電膜として酸化亜鉛を１０ｗｔ％含むＩＺＯ膜を用いたが、酸化亜鉛の添加量はこれに限定されるものではない。酸化亜鉛の添加量が５〜１５ｗｔ％の範囲であれば、積層膜からなる透明導電膜は波長５５０ｎｍにおける透過率値が８０％以上、比抵抗値が１０００μΩｃｍ以下となり、透過型液晶表示装置の透過画素電極として用いるのに好ましい。比抵抗値が５００μΩｃｍ以下であると透過画素電極として用いるのにより好適である。
【００５８】
また、第１透明導電膜はＩＺＯ膜に限定されるものではなく、ＩＺＯ膜と同様、非晶質相が化学的に安定な膜であればよい。例えば、酸化インジウム、酸化亜鉛以外の添加元素が含まれたＩＺＯ系膜であってもよい。また、酸化インジウムに（Ｉｎ２Ｏ３）に酸化サマリウム（Ｓｍ２Ｏ３）が添加されたＩＳＯ膜を用いることもできる。酸化サマリウムの添加量が５〜１５ｗｔ％の範囲であれば、積層膜からなる透明導電膜は波長５５０ｎｍにおける透過率値が８０％以上、比抵抗値が１０００μΩｃｍ以下となり、透過型液晶表示装置の透過画素電極として用いるのに好ましい。酸化インジウム、酸化サマリウム以外の添加元素が含まれたＩＳＯ系膜であってもよい。さらに、第１透明導電膜として、酸化亜鉛（ＺｎＯ）膜を用いてもよい。なお、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）、酸化シリコン（ＳｉＯ２）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、及び酸化ハフニウム（ＨｆＯ２）のいずれか１種類以上がＺｎＯに１〜１０ｗｔ％添加されたＺｎＯ系膜を用いた場合、ＺｎＯ膜単体を用いた場合よりも積層膜からなる透明導電膜の透過率値及び比抵抗値が向上する。従って、光学特性及び電気特性が向上するため、より好ましい。このように、ＩＺＯ、ＩＳＯ、又はＺｎＯを含む膜を第１透明導電膜として用いることが可能である。
【００５９】
さらに、第２透明導電膜はＩＴＯ膜に限定されるものではなく、ＩＴＯ膜と同様、結晶相が化学的に安定な膜であればよい。また、本発明の透明導電膜は２層積層膜又は３層積層膜に限定されるものではない。すなわち、最下層に第１透明導電膜として非晶質相が化学的に安定な膜、最上層に第２透明導電膜として結晶相が化学的に安定な膜が積層された２層以上の積層膜からなる透明導電膜であればよい。非晶質状態で成膜した第２透明導電膜を、エッチング後にアニール処理により多結晶化することにより、同様の効果を得ることができる。
【００６０】
また、本発明にかかる透明導電膜を透過型の液晶表示装置に適用した例について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。さらに、本発明にかかる積層透明導電膜は、表示装置に限らず、他のデバイスにおいても好適に適用することができる。すなわち、透明導電膜がコンタクトホール等の段差部をまたぐようにして設けられたデバイスであれば、あらゆるデバイスに本発明にかかる透明導電膜を適用することができる。
【００６１】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００６２】
【図１】表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。
【図２】実施の形態１に係るＴＦＴアレイ基板の平面図である。
【図３】図２のIII−III断面図である。
【符号の説明】
【００６３】
１  基板、２  ゲート電極、４  ゲート端子、５  補助容量電極、
６  ゲート絶縁膜、７  半導体膜、８  オーミック低抵抗膜、
９  ソース電極、１０  ドレイン電極、１１  チャネル部、
１３  ソース端子、１４  層間絶縁膜、１５、１６、１７  コンタクトホール、
１８、１８ａ、１８ｂ  画素電極、１９、１９ａ、１９ｂ  ゲート端子パッド、
２０、２０ａ、２０ｂ  ソース端子パッド、
４１  表示領域、４２  額縁領域、４３  ゲート配線、４４  ソース配線、
４５  走査信号駆動回路、４６  表示信号駆動回路、４７  画素、
４８、４９  外部配線、５０  ＴＦＴ
【図１】
0005244439.tif 000002
【図２】
0005244439.tif 000003
【図３】
0005244439.tif 000004