(57)【要約】ノーマリオン型のＦＥＴＱ３と第１及び第２のノーマリオフ型のＦＥＴＱ１，Ｑ２とを直列に接続してなる半導体スイッチであって、ノーマリオン型のＦＥＴＱ３を第１のノーマリオフ型ＦＥＴＱ１と第２のノーマリオフ型のＦＥＴＱ２との間に接続してなる。
2005002054.tif 000002
【特許請求の範囲】
【請求項１】
ノーマリオン型のＦＥＴと第１及び第２のノーマリオフ型のＦＥＴとを直列に接続してなる半導体スイッチであって、
前記ノーマリオン型のＦＥＴを前記第１のノーマリオフ型ＦＥＴと前記第２のノーマリオフ型のＦＥＴとの間に接続してなることを特徴とする波導体スイッチ。
【請求項２】
直列に接続された複数個のノーマリオン型のＦＥＴと第１及び第２のノーマリオフ型のＦＥＴとを直列に接続してなる半導体スイッチであって、
前記複数個のノーマリオン型のＦＥＴを前記第１のノーマリオフ型ＦＥＴと前記第２のノーマリオフ型のＦＥＴとの間に接続してなることを特徴とする半導体スイッチ。
【請求項３】
前記第１及び第２のノーマリオフ型のＦＥＴをオン／オフすることにより前記ノーマリオン型のＦＥＴをオン／オフさせる制御手段
を更に有することを特徴とする請求項１又は２記載の半導体スイッチ。
【請求項４】
前記制御手段は、
前記第１のノーマリオフ型のＦＥＴのソースに一方の電極が接続された第１ダイオードと、
この第１ダイオードに電流を供給する第１電流供給手段と、
前記第２のノーマリオフ型のＦＥＴのソースに一方の電極が接続され他方の電極が前記第１ダイオードの他方の電極に接続された第２ダイオードと、
この第２ダイオードに電流を供給する第２電流供給手段と、
を有し、
前記第１ダイオードの他方の電極と前記第２ダイオードの他方の電極との接続点を前記ノーマリオン型のＦＥＴのゲートに接続したことを特徴とする請求項３記載の半導体スイッチ。
【請求項５】
前記制御手段は、
前記第１のノーマリオフ型のＦＥＴのソースに一方の電極が接続された第１ダイオードと、
前記第２のノーマリオフ型のＦＥＴのソースに一方の電極が接続され他方の電極が前記第１ダイオードの他方の電極に接続された第２ダイオードと、
前記第１ダイオードの他方の電極と前記第２ダイオードの他方の電極との接続点と前記ノーマリオン型のＦＥＴのゲートとの間に接続された抵抗と、
前記ノーマリオン型のＦＥＴのゲートと前記第１のノーマリオフ型のＦＥＴのゲートとの間に接続された第３ダイオードと、
前記ノーマリオン型のＦＥＴのゲートと前記第２のノーマリオフ型のＦＥＴのゲートとの間に接続された第４ダイオードと、
を有することを特徴とする請求項３記載の半導体スイッチ。
【請求項６】
前記ノーマリオン型のＦＥＴのゲートに直流電圧を印加する直流電源
を更に有することを特徴とする請求項４記載の半導体スイッチ。
【請求項７】
前記制御手段は、
前記第１のノーマリオフ型のＦＥＴのソースに第１電極が接続された第１スイッチと、
前記第２のノーマリオフ型のＦＥＴのソースに第３電極が接続され第４電極が前記第１スイッチの第２電極に接続された第２スイッチと、
を有し、
前記第１スイッチの第２電極と前記第２スイッチの第４電極との接続点を前記ノーマリオン型のＦＥＴのゲートに接続し、
前記第１スイッチ及び第２スイッチの内、前記第１及び第２のノーマリオフ型のＦＥＴの内のソース電位の低い方のＦＥＴに接続されたスイッチをオンし、前記ソース電位の高い方のＦＥＴに接続されたスイッチをオフすることを特徴とする請求項１又は請求項２記載の半導体スイッチ。
【請求項８】
前記ノーマリオン型のＦＥＴは、化合物半導体からなり、前記第１及び第２のノーマリオフ型のＦＥＴは、Ｓｉ半導体からなることを特徴とする請求項１乃至請求項７のいずれか１項記載の半導体スイッチ。
【請求項９】
前記ノーマリオン型のＦＥＴは、ＭＥＳＦＥＴからなることを特徴とする請求項１乃至請求項７のいずれか１項記載の半導体スイッチ。
【請求項１０】
前記ノーマリオン型のＦＥＴは、高圧の半導体スイッチからなり、前記第１及び第２のノーマリオフ型のＦＥＴは、低圧低オン抵抗のＦＥＴからなることを特徴とする請求項１乃至請求項７のいずれか１項記載の半導体スイッチ。
【発明の詳細な説明】
【技術分野】  本発明は、半導体スイッチに関し、化合物半導体やＳｉで形成された高耐圧のノーマリオン型のＦＥＴと２つの低オン抵抗のＭＯＳ  ＦＥＴを直列に接続し、交流で使用可能な高圧の半導体スイッチに関する。
【背景技術】  制御信号によりオン／オフして、入力された交流信号をオン／オフ制御させる交流用の半導体スイッチ（以下、交流スイッチと称する。）としては、図１、図２、図３に示すようなものがある。これらの交流スイッチは、高圧のＦＥＴを２個用いて、第１端子１１と第２端子１２との両端に印加された交流信号をオン／オフ制御させる。
図１に示す交流スイッチは、第１端子１１と第２端子１２との両端に、逆直列接続されたノーマリオフ型のＭＯＳ  ＦＥＴＱ１１（ＦＥＴＱ１１と称する。）とノーマリオフ型のＭＯＳ  ＦＥＴＱ１２（ＦＥＴＱ１２と称する。）とが接続されている。図２に示す交流スイッチも、ノーマリオフ型のＦＥＴＱ１３とノーマリオフ型のＦＥＴＱ１４とが逆直列接続され、ドレイン及びソースの接続が図１に示すものとは逆になっている。
図１に示す交流スイッチによれば、第１ゲート信号が正電圧でゲート端子Ｇ１ｔからＦＥＴＱ１１のゲートＧ１に印加され、第２ゲート信号が正電圧でゲート端子Ｇ２ｔからＦＥＴＱ１２のゲートＧ２に印加されると、ＦＥＴＱ１１及びＦＥＴＱ１２が共にオンする。このため、第１及び第２ゲート信号が正電圧である期間においては、第１端子１１に正電圧が印加されている時には第１端子１１から第２端子１２に電流が流れ、第２端子１２に正電圧が印加されている時には第２端子１２から第１端子１１に電流が流れる。
次に、第１及び第２ゲート信号が零電圧で、ＦＥＴＱ１１及びＦＥＴＱ１２のゲートに印加されると、ＦＥＴＱ１１及びＦＥＴＱ１２が共にオフする。このため、交流スイッチに電流が流れなくなる。
なお、図２に示す交流スイッチも、図１に示す交流スイッチと同様に動作する。
図３に示す交流スイッチは、第１端子１１と第２端子１２との両端に、ダイオードＤ１１とノーマリオフ型のＥＥＴＱ１５とからなる第１直列回路と、ダイオードＤ１２とノーマリオフ型のＦＥＴＱ１６とからなる第２直列回路とが並列に接続されている。ダイオードＤ１１のアノードは第１端子１１に接続され、ダイオードＤ１２のアノードは第２端子１２に接続されている。
図３に示す交流スイッチによれば、第１ゲート信号が正電圧でゲート端子Ｇ１ｔからＦＥＴＱ１５のゲートＧ１に印加され、第２ゲート信号が正電圧でゲート端子Ｇ２ｔからＦＥＴＱ１６のゲートＧ２に印加されると、ＦＥＴＱ１５及びＦＥＴＱ１６が共にオンする。このため、第１端子１１→ダイオードＤ１１→ＦＥＴＱ１５→第２端子１２と電流が流れる。即ち、第１及び第２ゲート信号が正電圧である期間においては、第１端子１１に正電圧が印加されている時には第１端子１１から第２端子１２に電流が流れる。また、第２端子１２に正電圧が印加されている時には、第２端子１２→ダイオードＤ１２→ＦＥＴＱ１６→第１端子１１と電流が流れる。即ち、第２端子１２から第１端子１１に電流が流れる。
次に、第１及び第２ゲート信号が零電圧で、ＦＥＴＱ１５及びＦＥＴＱ１６のゲートに印加されると、ＦＥＴＱ１５及びＦＥＴＱ１６が共にオフする。このため、交流スイッチに電流が流れなくなる。
しかし、図１、図２に示す交流スイッチではオン抵抗の高い高圧の素子が２個直列に接続されているため、交流の半導体スイッチとしてはオン抵抗がかなり大きくなり、ロスが増大する。また、図３に示す交流スイッチでは、部品が多くなりコストが高くなる。
一方、ＳｉＣやＧａＮ等の化合物半導体のＦＥＴは、耐圧が高くても低オン抵抗で、大電力スイッチに非常に適しているが、ノーマリオンといわれているＦＥＴ（ゲート信号が零のときドレイン電流が流れてしまうＦＥＴ）しか製造することができない。このノーマリオン型のＦＥＴでは、電源を投入した時間はゲート信号がないので、ドレイン電流が流れて破損につながり非常に使いづらい。このため、ゲート信号が零でもドレイン電流が流れないＦＥＴを開発する必要があった。
そこで、図４に示すように、第１端子１１と第２端子１２との両端に、高圧のＳｉＣからなるノーマリオン型のＦＥＴＱ１８と低圧低オン抵抗のノーマリオフ型のＦＥＴＱ１７とをカスケード接続した直流スイッチが用いられている（特開平５−７５１１０号公報）。この直流スイッチは、高圧で低オン抵抗にしたもので、第１端子１１と第２端子１２との間に直流信号が印加されるようになっている。
図４に示す直流スイッチによれば、ＦＥＴＱ１７のゲートＧ１にしきい値以上の電圧を印加すると、ＦＥＴＱ１７がオンし、ＦＥＴＱ１８もオンする。また、ＦＥＴＱ１７のゲートＧ１にしきい値未満の電圧を印加すると、ＦＥＴＱ１７がオフし、ＦＥＴＱ１８もオフする。即ち、ＦＥＴＱ１７のゲートＧ１でオン／オフし、あたかも１個の高耐圧のＦＥＴとして動作することができる。
しかしながら、図４に示す直流スイッチでは交流には使用できない。このため、図５や図６のような回路を用いて交流スイッチを実現していた。
図５に示す交流スイッチは、図４に示す直流スイッチを図３に示す交流スイッチに適用したものであり、図５に示すＦＥＴＱ１９，Ｑ２１が図３に示すＦＥＴＱ１５に対応し、図５に示すＦＥＴＱ２０，Ｑ２２が図３に示すＦＥＴＱ１６に対応し、その動作は図３及び図４に示す動作と同様である。
図６に示す交流スイッチは、図４に示す直流スイッチを図１に示す交流スイッチに適用したものであり、図６に示すＦＥＴＱ２５，Ｑ２６が図１に示すＦＥＴＱ１１に対応し、図６に示すＦＥＴＱ２３，Ｑ２４が図１に示すＦＥＴＱ１２に対応し、その動作は図１及び図４に示す動作と同様である。
【発明の開示】
しかしながら、図５に示す交流スイッチでは、図３に示す交流スイッチに比べてノーマリオン型のＦＥＴが２個必要であり、また、メイン電流を流すパワーダイオードも２個余計に必要である。即ち、部品が多くコストが高く、ダイオードによるロスが大きかった。また、図６に示す交流スイッチも部品が多くコストが高かった。
本発明は、交流信号をオン／オフ制御することによりロスを低減し、高耐圧でしかも安価な半導体スイッチを提供することにある。
本発明は、上記課題を解決するためになされたものであり、本発明の第１の側面は、ノーマリオン型のＦＥＴと第１及び第２のノーマリオフ型のＦＥＴとを直列に接続してなる半導体スイッチであって、前記ノーマリオン型のＦＥＴを前記第１のノーマリオフ型ＦＥＴと前記第２のノーマリオフ型のＦＥＴとの間に接続してなることを特徴とする。
本発明の第２の側面は、直列に接続された複数個のノーマリオン型のＦＥＴと第１及び第２のノーマリオフ型のＦＥＴとを直列に接続してなる半導体スイッチであって、前記複数個のノーマリオン型のＦＥＴを前記第１のノーマリオフ型ＦＥＴと前記第２のノーマリオフ型のＦＥＴとの間に接続してなることを特徴とする。
【図面の簡単な説明】  図１は、従来の半導体スイッチの例１の回路図である。
図２は、従来の半導体スイッチの例２の回路図である。
図３は、従来の半導体スイッチの例３の回路図である。
図４は、従来の半導体スイッチの例４の回路図である。
図５は、従来の半導体スイッチの例５の回路図である。
図６は、従来の半導体スイッチの例６の回路図である。
図７は、本発明の第１の実施の形態に係る半導体スイッチの基本回路図である。
図８は、本発明の第１の実施の形態に係る半導体スイッチの具体的な回路図である。
図９は、図８に示す半導体スイッチの第１の等価回路図である。
図１０は、図８に示す半導体スイッチの第２の等価回路図である。
図１１は、図８に示す半導体スイッチの第３の等価回路図である。
図１２は、図８に示す半導体スイッチの第４の等価回路図である。
図１３は、本発明の第２の実施の形態に係る半導体スイッチの回路図である。
図１４は、本発明の第３の実施の形態に係る半導体スイッチの回路図である。
図１５は、本発明の第４の実施の形態に係る半導体スイッチの回路図である。
図１６は、本発明の第５の実施の形態に係る半導体スイッチの回路図である。
図１７は、本発明の第６の実施の形態に係る半導体スイッチの回路図である。
図１８は、本発明の第７の実施の形態に係る半導体スイッチの回路図である。
図１９は、本発明の第８の実施の形態に係る半導体スイッチの回路図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態に係る半導体スイッチを図面を参照しながら詳細に説明する。
（第１の実施の形態）
第１の実施の形態に係る半導体スイッチは、２個のＳｉの低圧低オン抵抗のＭＯＳ  ＦＥＴの間に、高圧の化合物半導体のＦＥＴを直列に接続し、交流信号をオン／オフ制御することによりロスを低減し、高耐圧でしかも安価な半導体スイッチとしたことを特徴とする。
図７は本発明の第１の実施の形態に係る半導体スイッチの基本回路図である。
図７に示す半導体スイッチは、ノーマリオン型のＦＥＴＱ３をノーマリオフ型ＦＥＴＱ１とノーマリオフ型のＦＥＴＱ２との間に接続してなる。ＦＥＴＱ１のソースＳは第１端子１１に接続され、ＦＥＴＱ１のドレインＤはＦＥＴＱ３の第１主電極２１に接続され、ＦＥＴＱ３の第２主電極２２はＦＥＴＱ２のドレインＤに接続されＦＥＴＱ２のソースＳは第２端子１２に接続されている。
ＦＥＴＱ１，Ｑ２はＳｉからなる低圧低オン抵抗のＭＯＳＦＥＴである。ＦＥＴＱ３は、オン抵抗が小さく高耐圧であり、例えばＳｉＣやＧａＮ等の化合物半導体又はＭＥＳＦＥＴからなる。このノーマリオン型のＦＥＴＱ３は、ドレインとソースとが対称に形成されているので、第１端子１１と第２端子１２との内の電位の高い端子に接続された第１主電極２１又は第２主電極２２がドレインとなり、電位の低い端子に接続された他方の主電極がソースとなる。
また、パルス信号等からなる第１ゲート信号は、ゲート端子Ｇ１ｔを介してＦＥＴＱ１のゲートＧ１に印加され、第２ゲート信号は、ゲート端子Ｇ２ｔを介してＦＥＴＱ２のゲートＧ２に印加され、第３ゲート信号は、ゲート端子Ｇ３ｔを介してＦＥＴＱ３のゲートＧ３（制御電極）に印加されるようになっている。
次に、このように構成された第１の実施の形態に係る半導体スイッチの動作を説明する。
まず、第１端子１１及び第２端子１２間に交流信号が入力されると、第１端子１１の電位が高く第２端子１２の電位が低い場合には、ＦＥＴＱ３の第１主電極２１がドレインとなり、第２主電極２２がソースとなる。ソースとなる第２主電極２２の電位に対してゲートＧ３を高い電位又は零電位とする第３ゲート信号がゲート端子Ｇ３ｔから入力されると、ＦＥＴＱ３がオンする。また、このとき、第１ゲート信号が正電圧でゲート端子Ｇ１ｔからＦＥＴＱ１のゲートＧ１に印加され、第２ゲート信号が正電圧でゲート端子Ｇ２ｔからＦＥＴＱ２のゲートＧ２に印加されると、ＦＥＴＱ１及びＦＥＴＱ２が共にオンする。
次に、第２端子１２の電位が高く第１端子１１の電位が低い場合には、ＦＥＴＱ３の第１主電極２１がソースとなり、第２主電極２２がドレインとなる。ソースとなる第１主電極２１の電位に対してゲートＧ３を高い電位又は零電位とする第３ゲート信号がゲート端子Ｇ３ｔから入力されると、ＦＥＴＱ３がオンする。
また、このとき、第１ゲート信号が正電圧でゲート端子Ｇ１ｔからＦＥＴＱ１のゲートＧ１に印加され、第２ゲート信号が正電圧でゲート端子Ｇ２ｔからＦＥＴＱ２のゲートＧ２に印加されると、ＦＥＴＱ１及びＦＥＴＱ２が共にオンする。
さらに、第１端子１１の電位が高く第２端子１２の電位が低い場合、及び第２端子１２の電位が高く第１端子１１の電位が低い場合でも、ソースとなる主電極の電位に対してゲートＧ３を低い電位とするゲート信号が入力されると、ＦＥＴＱ３はオフする。
このように、第１の実施の形態に係る半導体スイッチによれば、２個のＳｉの低圧低オン抵抗のＭＯＳ  ＦＥＴの間に、高圧の化合物半導体のＦＥＴを直列に接続し、交流信号をオン／オフ制御することによりロスを低減し、高耐圧でしかも安価な半導体スイッチを提供することができる。
（半導体スイッチの具体的な回路）
図８は本発明の第１の実施の形態に係る半導体スイッチの具体的な回路図である。図７に示す半導体スイッチでは、ゲート端子Ｇ３ｔからの第３ゲート信号による電圧をＦＥＴＱ３のゲートＧ３に入力したが、図８に示す半導体スイッチでは、第１端子１１及び第２端子１２の交流信号による電圧を抵抗を介してＦＥＴＱ３のゲートＧ３に印加することで、第３ゲート信号の入力をなくしたものである。
ＦＥＴＱ１のソースＳにはダイオードＤ１のカソード及び第２電流供給手段としての抵抗Ｒ１の一端が接続され、ＦＥＴＱ２のソースＳにはダイオードＤ２のカソード及び第１電流供給手段としての抵抗Ｒ２の一端が接続されている。ダイオードＤ１のアノード及び抵抗Ｒ１の他端と、ダイオードＤ２のアノード及び抵抗Ｒ２の他端とは、ＦＥＴＱ３のゲートＧ３に接続されている。ダイオードＤ１，Ｄ２はＦＥＴＱ１，Ｑ２のソースの低い方の電位を選ぶダイオードである。抵抗Ｒ１，Ｒ２は、そのダイオードにバイアス電流を流す抵抗である。
なお、その他の構成は図７に示す構成と同一構成であるので、同一部分には同一符号を付し、その詳細な説明は省略する。
次に、図８に示す半導体スイッチの動作を説明する。まず、第１端子１１の電位が高く第２端子１２の電位が低い場合には、図９に示す第１の等価回路となる。このとき、ＦＥＴＱ２のゲートＧ２に入力される第２ゲート信号によりオン／オフできる。即ち、ダイオードＤ１とダイオードＤ２とで低い方の電位が選択されることにより、ダイオードＤ２がオンし、ＦＥＴＱ３のゲートＧ３は、ＦＥＴＱ２のソースＳの電位になる。このため、ＦＥＴＱ２がオンしているときには、ＦＥＴＱ３がオンになる。ＦＥＴＱ２がオフのときには、ドレイン電流が流れないので、ＦＥＴＱ３のドレイン電流も流れず、オフとなる。即ち、等価回路は図１０のようになる。このとき、ＦＥＴＱ１のゲート信号を入力していると、ＭＯＳＦＥＴによってボディダイオードＤｑ１の順方向ドロップも小さくできる。
また、図８において、第１端子１１の電位が低く第２端子１２の電位が高い場合には、等価回路は図１１に示すようになる。ＦＥＴＱ１のゲートＧ１に入力される第１ゲート信号によりオン／オフできる。即ち、ダイオードＤ１とダイオードＤ２とで低い方の電位が選択されることにより、ダイオードＤ１がオンし、ＦＥＴＱ３のゲートＧ３は、ＦＥＴＱ１のソースＳの電位になる。このため、ＦＥＴＱ１がオンしているときには、ＦＥＴＱ３がオンになる。ＦＥＴＱ１がオフのときには、ドレイン電流が流れないので、ＦＥＴＱ３のドレイン電流も流れず、オフとなる。即ち、等価回路は図１２のようになる。このとき、ＦＥＴＱ２のゲート信号を入力していると、ＭＯＳＦＥＴによってボディダイオードＤｑ２の順方向ドロップも小さくできる。即ち、第１端子１１、第２端子１２で交流信号をオン／オフすることができる。
（第２の実施の形態）
図１３は本発明の第２の実施の形態に係る半導体スイッチの回路図である。第２の実施の形態に係る半導体スイッチは、第１の実施の形態に係る半導体スイッチのダイオードＤ１，Ｄ２に代えて、ＦＥＴＱ４，Ｑ５を設けて、ノイズや漏洩電流による誤動作を防止したことを特徴とする。
図１３において、ＦＥＴＱ４，Ｑ５は、ノーマリオフ型のＭＯＳ  ＦＥＴ等のスイッチであり、ＦＥＴＱ４のドレインＤは第１端子１１に接続され、ＦＥＴＱ５のドレインＤは第２端子１２に接続されている。ＦＥＴＱ４のソースＳとＦＥＴＱ５のソースＳとはＦＥＴＱ３のゲートＧ３に接続されている。
また、ＦＥＴＱ４及びＦＥＴＱ５の内、電位の低い端子に接続されたＦＥＴのゲートに正電圧のゲート信号を入力することでオンし、電位の高い端子に接続されたＦＥＴのゲートに負電圧のゲート信号を入力することでオフするようになっている。ここでは、ＦＥＴＱ４及びＦＥＴＱ５の内、ＦＥＴＱ１，Ｑ２の内のソース電位の低い方のＦＥＴに接続されたＦＥＴをオンし、ＦＥＴＱ１，Ｑ２の内のソース電位の高い方のＦＥＴに接続されたＦＥＴをオフする。
次に、このように構成された第２の実施の形態に係る半導体スイッチの動作を説明する。
まず、第１端子１１の電位が高く第２端子１２の電位が低い場合には、ＦＥＴＱ２のゲートＧ２に入力される第２ゲート信号によりオン／オフできる。即ち、ＦＥＴＱ５のゲートに正電圧のゲート信号を入力することでオンする。このため、ＦＥＴＱ３のゲートＧ３は、ＦＥＴＱ２のソースＳの電位になる。このため、ＦＥＴＱ２がオンしているときには、ＦＥＴＱ３がオンになる。ＦＥＴＱ２がオフのときには、ドレイン電流が流れないので、ＦＥＴＱ３のドレイン電流も流れず、オフとなる。
また、第１端子１１の電位が低く第２端子１２の電位が高い場合には、ＦＥＴＱ１のゲートＧ１に入力される第１ゲート信号によりオン／オフできる。即ち、ＦＥＴＱ４のゲートに正電圧のゲート信号を入力することでオンする。ＦＥＴＱ３のゲートＧ３は、ＦＥＴＱ１のソースＳの電位になる。このため、ＦＥＴＱ１がオンしているときには、ＦＥＴＱ３がオンになる。ＦＥＴＱ１がオフのときには、ドレイン電流が流れないので、ＦＥＴＱ３のドレイン電流も流れず、オフとなる。即ち、第１端子１１、第２端子１２で交流信号をオン／オフすることができる。
このように第２の実施の形態に係る半導体スイッチによれば、第１の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、ＦＥＴＱ４，Ｑ５を安定にオンできるので、ノイズや漏洩電流による誤動作を防止できる。
（第３の実施の形態）
図１４は本発明の第３の実施の形態に係る半導体スイッチの回路図である。ノーマリオン型のＦＥＴは、ゲート電圧が零電圧で完全にオンしないで中途半端で電流が流れる現象が発生することがある。第３の実施の形態に係る半導体スイッチは、電位の高い端子からダイオード及び抵抗を介して電流をＦＥＴＱ３のゲートＧ３に流し、ゲート電圧を正電圧にしてＦＥＴＱ３を確実にオンさせるようにしたことを特微とする。
なお、図１４において、図７に示す部分と同一部分には同一符号を付し、同一部分の説明は省略する。
第１端子１１にはダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードは抵抗Ｒ１を介してダイオードＤ３のアノードとダイオードＤ４のアノードとＦＥＴＱ３のゲートＧ３とに接続されている。ダイオードＤ３のカソードはＦＥＴＱ１のゲートＧ１に接続され、ダイオードＤ４のカソードはＦＥＴＱ２のゲートＧ２に接続されている。第２端子１２にはダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードは抵抗Ｒ１の一端及びダイオードＤ１のカソードに接続されている。
次に、このように構成された第３の実施の形態に係る半導体スイッチの動作を説明する。ここでは、ダイオードＤ１〜Ｄ４によるＦＥＴＱ３のゲートＧ３への印加の動作のみを説明する。
まず、第１端子１１の電位が高く第２端子１２の電位が低い場合には、ＦＥＴＱ３の第１主電極２１がドレインとなり、第２主電極２２がソースとなる。このとき、第１端子１１→ダイオードＤ１→抵抗Ｒ１→ＦＥＴＱ３のゲートＧ３と電流が流れる。これにより、ＦＥＴＱ３のゲート電圧が確保できるので、ＦＥＴＱ３を確実にオンすることができる。なお、ダイオードＤ２はオフである。
次に、第２端子１２の電位が高く第１端子１１の電位が低い場合には、ＦＥＴＱ３の第１主電極２１がソースとなり、第２主電極２２がドレインとなる。このとき、第２端子１２→ダイオードＤ２→抵抗Ｒ１→ＦＥＴＱ３のゲートＧ３と電流が流れる。これにより、ＦＥＴＱ３のゲート電圧が確保できるので、ＦＥＴＱ３を確実にオンすることができる。なお、ダイオードＤ１はオフである。
このように、第３の実施の形態に係る半導体スイッチによれば、第１の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、電位の高い端子からダイオード及び抵抗を介して電流をＦＥＴＱ３のゲートＧ３に流し、ゲート電圧を正電圧にしてＦＥＴＱ３を確実にオンさせることができる。これにより、ノイズや漏洩電流による誤動作を防止できる。
（第４の実施の形態）
図１５は本発明の第４の実施の形態に係る半導体スイッチの回路図である。第４の実施の形態に係る半導体スイッチは、図８に示す構成に、さらに、抵抗Ｒ１と抵抗Ｒ２との接続点とＦＥＴＱ３のゲートＧ３との間に直流電源Ｅを設けたことを特徴とする。直流電源Ｅの正極はＦＥＴＱ３のゲートＧ３に接続され、直流電源Ｅの負極は抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。
なお、図１５において、図７に示す部分と同一部分には同一符号を付し、同一部分の説明は省略する。
このように構成された第４の実施の形態に係る半導体スイッチによれば、直流電源Ｅの直流電圧がバイアス電圧としてＦＥＴＱ３のゲートＧ３に常に印加されるので、ゲート電圧不足が発生しなくなり、ＦＥＴＱ３が誤動作しなくなる。
（第５の実施の形態）
図８に示す半導体スイッチでは、ＦＥＴＱ２，Ｑ３が耐圧２０Ｖでオン抵抗が１ｍΩのＳｉのＦＥＴであり、ＦＥＴＱ３は耐圧１０００Ｖの化合物半導体のノーマリオン型のＦＥＴである。ＦＥＴＱ３はゲート電圧が−２０Ｖでオフするとすれば、ＦＥＴＱ２の耐圧は２０Ｖであり、２０Ｖの耐圧があれば動作できる。
しかし、ＦＥＴＱ３がもっと耐圧が高い化合物半導体、例えば４０００Ｖの耐圧のＦＥＴであると、このＦＥＴをオフするには、ゲートに−５０Ｖ程度の電圧を印加しなければならない。このため、図８に示す半導体スイッチでオン／オフするには、ＦＥＴＱ１，Ｑ２の耐圧が５０Ｖ必要である。
ところが、５０ＶのＳｉのＦＥＴでは、２０Ｖの耐圧のＦＥＴと比べてオン抵抗が５〜１０倍程度大きくなってしまうため、全体のオン抵抗が大きくなってしまう。
そこで、第５の実施の形態に係る半導体スイッチでは、図１６に示すように、図８に示す半導体スイッチに対して、さらに、ＦＥＴＱ１とＦＥＴＱ３との間に中圧のノーマリオン型のＦＥＴＱ６を設け、ＦＥＴＱ３とＦＥＴＱ２との間に中圧のノーマリオン型のＦＥＴＱ７を設けたものである。
ＦＥＴＱ２とＦＥＴＱ７との組、及びＦＥＴＱ１とＦＥＴＱ６との組で、図１６に示すような構成にして、耐圧５０Ｖ以上のＦＥＴと同等の等価回路にすると、ＦＥＴＱ３をオン／オフできる。即ち、ＦＥＴＱ６とＦＥＴＱ７は、ゲート信号が−２０Ｖ以下でオン／オフできるノーマリオン型のＦＥＴであり、ＦＥＴＱ１及びＦＥＴＱ２のドレインＤの耐圧は、２０Ｖで良い。また、ＦＥＴＱ３は、ゲート信号が−５０Ｖ以下でオン／オフできるノーマリオン型のＦＥＴであり、ＦＥＴＱ６とＦＥＴＱ７のドレインＤの耐圧は、５０Ｖで良い。従って、全体を耐圧４０００Ｖという高圧の半導体スイッチを構成することができる。
以下、図１６に示す半導体スイッチの構成及び動作の詳細を説明する。ＦＥＴＱ６の第１主電極２３はＦＥＴＱ１のドレインＤに接続され、ＦＥＴＱ６の第２主電極２４はＦＥＴＱ３の第１主電極２１に接続されている。ＦＥＴＱ７の第１主電極２５はＦＥＴＱ３の第２主電極２２に接続され、ＦＥＴＱ７の第２主電極２６はＦＥＴＱ２のドレインＤに接続されている。ＦＥＴＱ３のゲートＧ３にはＦＥＴＱ６のゲートＧ６とＦＥＴＱ７のゲートＧ７とが共通に接続されている。
次に、このように構成された第５の実施の形態に係る半導体スイッチの動作を説明する。
まず、第１端子１１の電位が高く第２端子１２の電位が低い場合には、ＦＥＴＱ２のゲートＧ２に入力される第２ゲート信号によりオン／オフできる。即ち、ダイオードＤ２がオンし、ＦＥＴＱ３のゲートＧ３、ＦＥＴＱ６のゲートＧ６及びＦＥＴＱ７のゲートＧ７は、ＦＥＴＱ２のソースＳの電位になる。このため、ＦＥＴＱ２がオンしているときには、ＦＥＴＱ３、ＦＥＴＱ６及びＦＥＴＱ７がオンになる。ＦＥＴＱ２がオフのときには、ドレイン電流が流れないので、ＦＥＴＱ３、ＦＥＴＱ６及びＦＥＴＱ７のドレイン電流も流れず、オフとなる。
また、第１端子１１の電位が低く第２端子１２の電位が高い場合には、ＦＥＴＱ１のゲートＧ１に入力される第１ゲート信号によりオン／オフできる。即ち、ダイオードＤ１がオンし、ＦＥＴＱ３のゲートＧ３、ＦＥＴＱ６のゲートＧ６及びＦＥＴＱ７のゲートＧ７は、ＦＥＴＱ１のソースＳの電位になる。このため、ＦＥＴＱ１がオンしているときには、ＦＥＴＱ３、ＦＥＴＱ６及びＦＥＴＱ７がオンになる。ＦＥＴＱ１がオフのときには、ドレイン電流が流れないので、ＦＥＴＱ３、ＦＥＴＱ６及びＦＥＴＱ７のドレイン電流も流れず、オフとなる。即ち、第１端子１１、第２端子１２で交流信号をオン／オフすることができる。
このように第５の実施の形態に係る半導体スイッチによれば、第２の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、３個のノーマリオン型のＦＥＴと２個のノーマリオフ型のＳｉの低圧低オン抵抗のＭＯＳ  ＦＥＴで構成された高圧の半導体スイッチを提供することができる。
（第６の実施の形態）
図１７は本発明の第６の実施の形態に係る半導体スイッチの回路図である。図１７に示す半導体スイッチは、図１３に示す半導体スイッチに対して、さらに、ＦＥＴＱ１とＦＥＴＱ３との間に中圧のノーマリオン型のＦＥＴＱ６を設け、ＦＥＴＱ３とＦＥＴＱ２との間に中圧のノーマリオン型のＦＥＴＱ７を設けたものである。ＦＥＴＱ４のソースＳとＦＥＴＱ５のソースＳとはＦＥＴＱ３のゲートＧ３、ＦＥＴＱ６のゲートＧ６及びＦＥＴＱ７のゲートＧ７に接続されている。
このように構成された第６の実施の形態に係る半導体スイッチによれば、図１３に示す半導体スイッチの動作と略同様に動作する。但し、ＦＥＴＱ３のゲートＧ３、ＦＥＴＱ６のゲートＧ６及びＦＥＴＱ７のゲートＧ７が電位の低い端子に接続されたＦＥＴのソースＳの電位と同じになることで、ＦＥＴＱ３、ＦＥＴＱ６及びＦＥＴＱ７がオンになる点が異なる。
このように第６の実施の形態に係る半導体スイッチによれば、第５の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、ＦＥＴＱ４，Ｑ５を安定にオンできるので、ノイズや漏洩電流による誤動作を防止できる。
（第７の実施の形態）
図１８は本発明の第７の実施の形態に係る半導体スイッチの回路図である。図１８に示す半導体スイッチは、図１４に示す半導体スイッチに対して、さらに、ＦＥＴＱ１とＦＥＴＱ３との間に中圧のノーマリオン型のＦＥＴＱ６を設け、ＦＥＴＱ３とＦＥＴＱ２との間に中圧のノーマリオン型のＦＥＴＱ７を設けたものである。ＦＥＴＱ３のゲートＧ３には、ＦＥＴＱ６のゲートＧ６及びＦＥＴＱ７のゲートＧ７が接続されている。
このように、第７の実施の形態に係る半導体スイッチによれば、第５の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、電位の高い端子からダイオード及び抵抗を介して電流をＦＥＴＱ３のゲートＧ３、ＦＥＴＱ６のゲートＧ６及びＦＥＴＱ７のゲートＧ７に流し、ゲート電圧を正電圧にしてＦＥＴＱ３、ＦＥＴＱ６及びＦＥＴＱ７を確実にオンさせることができる。これにより、ノイズや漏洩電流による誤動作を防止できる。
（第８の実施の形態）
図１９は本発明の第８の実施の形態に係る半導体スイッチの回路図である。図１９に示す半導体スイッチは、図１５に示す半導体スイッチに対して、さらに、ＦＥＴＱ１とＦＥＴＱ３との間に中圧のノーマリオン型のＦＥＴＱ６を設け、ＦＥＴＱ３とＦＥＴＱ２との間に中圧のノーマリオン型のＦＥＴＱ７を設けたものである。ＦＥＴＱ３のゲートＧ３には、ＦＥＴＱ６のゲートＧ６及びＦＥＴＱ７のゲートＧ７が接続されている。
このように、第８の実施の形態に係る半導体スイッチによれば、第５の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、直流電源Ｅの直流電圧がバイアス電圧としてＦＥＴＱ３のゲートＧ３、ＦＥＴＱ６のゲートＧ６及びＦＥＴＱ７のゲートＧ７に常に印加されるので、ゲート電圧不足が発生しなくなり、ＦＥＴＱ３、ＦＥＴＱ６及びＦＥＴＱ７が誤動作しなくなる。
なお、第１、第３乃至第５、第７及び第８の実施の形態に係る半導体スイッチでは、電流を流すために抵抗Ｒ１を用いたが、抵抗Ｒ１に代えて、例えば定電流素子や定電流回路等を用いても良く、これらによれば、低い電圧から高い電圧まで安定に順方向電流を流すことができる。
【産業上の利用可能性】  本発明によれば、ノーマリオン型のＦＥＴを第１のノーマリオフ型ＦＥＴと第２のノーマリオフ型のＦＥＴとの間に接続することによりロスを低減し、高耐圧でしかも安価な半導体スイッチを提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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