(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１の導電型を有する第１の拡散層と、前記第１の拡散層に対峙するように前記半導体基板に設けられた前記第１の導電型を有する第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間に設けられた前記第１の導電型と逆の第２の導電型を有するチャネル領域と、少なくとも前記チャネル領域を覆うように前記半導体基板上に設けられたゲート絶縁膜とを有し、
前記第２の拡散層内に、前記第２の導電型を有する第３の拡散層が設けられ、
前記第３の拡散層と前記第２の拡散層とが交叉する接合領域の一部を含むように前記第１の導電型を有する第４の拡散層が設けられていることを特徴とする半導体装置。
【請求項２】
前記第２の拡散層と前記第３の拡散層によりダイオード素子が構成され、前記第３の拡散層に一端子が接し前記第２の拡散層に他端子が接し前記第４の拡散層を抵抗体とする抵抗素子が構成され、前記ダイオード素子と前記抵抗素子とが電気的に並列接続されるように設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、シリコン基板からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第４の拡散層の不純物濃度は、前記第２の拡散層の不純物濃度に比べて高濃度に設定され、前記第４の拡散層と前記第２の拡散層とがそれぞれの不純物濃度分布における濃度が高い領域で交わってなるＰＮ接合を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の拡散層と前記第３の拡散層により構成されたダイオード素子の一部が、抵抗素子で構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ダイオード素子が、シリコン基板と前記シリコン基板上に設けられたシリコンに比べ狭いバンドギャップを持つ第２の半導体層とにより構成されたヘテロ構造を有することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第２の半導体層が、シリコンゲルマニウム単結晶であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記抵抗素子の抵抗値をＲＮ、ゲートにより制御される前記チャネル領域の抵抗をＲＣＨ、チャネルとなる基板の不純物濃度によるフェルミレベルをφＦ、前記チャネル領域の表面ポテンシャルをφＳとしたとき、ＲＮが、ＲＣＨ（φＦ）＜ＲＮ＜ＲＣＨ（２φＦ）となるように設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記半導体基板が、絶縁層上に形成された基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）であることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１の拡散層に設けられた第１の拡散層電極が、前記第１の導電型を有する層と、前記第１の導電型と反対導電型を有する層との積層構造を有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
請求項１に記載の半導体装置を複数有し、
前記第１の拡散層電極がＮ型の導電型を有する第１の素子と、前記第１の拡散層電極がＰ型の導電型を有する第２の素子とを具備することを特徴とする集積半導体装置。
【請求項１２】
前記第１の素子と前記第２の素子とがインバータを構成していることを特徴とする請求項１１に記載の集積半導体装置。
【請求項１３】
請求項１２に記載の集積半導体装置を２つ用いてフリップフロップ回路を構成していることを特徴とする集積半導体装置。
【請求項１４】
請求項１３に記載の集積半導体装置を用いてＳＲＡＭセルを構成していることを特徴とする集積半導体記憶装置。
【請求項１５】
請求項１に記載の半導体装置と、
前記半導体基板に設けられた第１の導電型を有する第１の拡散層と前記第１の拡散層に対峙するように前記半導体基板に設けられた前記第１の導電型を有する第２の拡散層と、少なくとも前記チャネル領域を覆うように前記半導体基板上に設けられたゲート絶縁膜とを有する従来ＭＯＳＦＥＴとが前記半導体基板に集積されていることを特徴とする集積半導体装置。
【請求項１６】
半導体基板に設けられた第１の導電型を有する第１の拡散層と、前記第１の拡散層に対峙するように前記半導体基板に設けられた前記第１の導電型を有する第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間に設けられた前記第１の導電型と逆の第２の導電型を有するチャネル領域と、少なくとも前記チャネル領域を覆うように前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを有し、
前記第２の拡散層内に、前記第２の導電型を有する第３の拡散層が設けられ、
前記第３の拡散層と前記第２の拡散層とが交叉する接合領域の一部を含むように前記第１の導電型を有する第４の拡散層が設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
前記ゲート絶縁膜上に設けられたゲート電極が、電荷保持部を有することを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
【請求項１８】
前記電荷保持部が、浮遊ゲートにより形成されていることを特徴とする請求項１７に記載の不揮発性半導体記憶装置。
【請求項１９】
前記電荷保持部が、積層絶縁膜により形成されていることを特徴とする請求項１７に記載の不揮発性半導体記憶装置。
【請求項２０】
半導体基板を準備する工程と、
前記半導体基板に第１の導電型を有する不純物を導入し第１の拡散層及び第２の拡散層を形成する工程と、
前記第２の拡散層に前記第１の導電型と逆の導電型を有する第２の導電型不純物を導入し第３の拡散層を形成する工程と、
前記第３の拡散層の一部領域に選択的に前記第１の導電型を有する不純物を導入し第４の拡散層を形成する工程と、
前記第１の拡散層及び第２の拡散層の間に形成されたチャネル領域上にゲート絶縁膜を形成する工程と、を有し、
前記第３の拡散層および前記第４の拡散層の形成後に、高温短時間熱処理を行い前記第２の拡散層と前記第３の拡散層の間に高濃度抵抗素子を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２１】
前記高温短時間熱処理が、レーザー・スパイク・アニール（ＬＳＡ）処理により行われることを特徴とする請求項２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に低電圧で動作する論理回路素子、および、それを応用した半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
２０世紀末から２１世紀にかけて、ＣＭＯＳデバイスを縮小し、集積度を高めることで、飛躍的に情報処理能力を高めた半導体集積回路（チップ）が実現されてきた。ＣＭＯＳデバイスの縮小には、ＭＯＳＦＥＴデバイスの構造が極めてシンプルであったこと、また、加工に用いるプレーナ技術の継続的な進歩が大きな役割を果たしてきたものと考えることができる。この集積度の増大は、チップの消費電力を増大させることになるため、デバイスのサイズを縮小させるとともに、使用電圧を低下させる“スケーリング”が行われてきた。論理回路に用いられるいわゆる“ロジックＣＭＯＳ”の電源電圧としては、例えば、９０ｎｍプレーナ技術世代では、１．２Ｖ、さらに先の４５ｎｍ世代では１Ｖといった電圧設定が行われている。この様子は、例えばＩｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ(ＩＴＲＳ)２００５年版（非特許文献１）に見ることができる。この中にも示されているが、さらにデバイスサイズを縮小してゆくには、１Ｖ以下まで電圧を下げることが必要になるものと考えられる。
【０００３】
しかし、１Ｖ以下の電圧でＭＯＳＦＥＴを動作させるには、スイッチング特性が大きな課題になるものと考えられている。ＭＯＳＦＥＴのスイッチングは、ゲート電圧を加えることで、オン・オフを変化させている。これは、ある電圧（閾値）を境にＭＯＳＦＥＴのチャネルの伝導性が急激に変化することを用いたものである。この変化をチャネル電流の変化として評価するＳｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ（以下、Ｓ値）を用いると、Ｓ〜１００ｍＶ／桁になっている。即ち、０．１Ｖ程度のゲート電圧を加えることで、チャネル電流を一桁増大させることができる。Ｓ値が小さいほど、急峻なスイッチング特性を示すことになる。ＭＯＳＦＥＴでは、１Ｖの電圧に対して１０桁程度の変化することから、十分急峻なスイッチング特性を得ることができており、デジタル回路動作の基本素子となっている。
【０００４】
このＳ値については、ゲートの電界効果により誘起されるチャネル電荷により支配されていることが知られている。すなわち、チャネル表面状態がボルツマン分布に従うことから、理想的なＭＯＳＦＥＴデバイスが実現した場合に、
Ｓ＝２．３ｋＴ／ｑ
と表すことができる。ここにｋはボルツマン定数、Ｔは温度、ｑは電子電荷である。例えば室温（３００°Ｋ）において５９．５ｍＶをとることになる。ＭＯＳＦＥＴにおいては、Ｓ値をこれ以下にすることはできないため、ＭＯＳＦＥＴの課題のなかで、６０ｍＶの壁として知られている問題になっている。
【０００５】
先に述べたように、消費電力を低減するため、電源電圧を低下させる上で、このＳ値に下限があることは大きな障害となる。例えば電圧を０．３Ｖに設定すると、５桁のオン・オフ比をとることが限界になることを示している。実際のデバイスにおいては、これに閾値のバラツキなどの効果が加わることから、さらに、オン・オフ比が低下することになり、良好な回路動作を得ることができなくなる。
これまで、Ｓ値を改善（低減）させた低Ｓ値デバイスの新たな構造の提案が行われてきている。例えば、２００２年にＰｌｕｍｍｅｒ等は、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇにおいて、Ｉ−ＭＯＳと呼ばれる構造の提案を行っている(２００２年アイ・イー・イー  インターナショナル  エレクトロン  デバイシーズ  ミーティング  テクニカル  ダイジェスト  ２８９頁から２９１頁 (IEEE International Electron Devices Meeting Technical Digest pp. 289-292, 2002)（非特許文献２）。Ｉ−ＭＯＳでは、高電界によりアバランシェ現象を起こすことで、電荷量を増幅させ、ボルツマン分布で規定される電荷を超える電荷を得ることが行われている。
【０００６】
しかし、この原理では、増幅させて発生させた電荷のゲートによる制御性が劣化すること、また、高電界を発生させるため、高い電圧が必要になる。これらは、本発明が解決すべき課題として考えている、電力低減のための電圧低減と逆行している。そのため、これまで提案されてきた低Ｓ値デバイス構造は、本発明の取り扱う分野では用いることはできないものと考えられる。すなわち、増幅作用を用いる素子では、半導体のバンドギャップに比べ大きな電圧をかけることが通常行われることから、バンドギャップに比べ、小さな電圧下で動作する状態において、有効に働く素子を開発する必要がある。
【０００７】
【特許文献１】特開平４−３４３４７５号公報
【非特許文献１】http://www.itrs.net/“Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ(ＩＴＲＳ)”、２００５年版
【非特許文献２】「２００２年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト(2002 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．２８９―２９２
【非特許文献３】Ｓ．Ｓｚｅ著  「フィジックス  オブ  セミコンダクター  デバイシーズ第２版(Physics of Semiconductor Devices,2nd edition)」、 Ａ  Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ  ｐｕｂｌｉｃａｔｉｏｎ、ｐ．１９０―２４２
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、これまでのＣＭＯＳと同等の集積性を維持しながら、ＣＭＯＳに比べ優れたスイッチング特性をもつ、即ち、室温においてＳ値が６０ｍＶより小さな値をもつトランジスタ素子を提供することにある。
【課題を解決するための手段】
【０００９】
従来のＭＯＳＦＥＴのドレイン拡散層内にダイオード素子と抵抗素子を形成することにより、この目的を達成することができる。後で加工プロセスをもとに詳しく説明するが、この構造では、集積性の問題は生じることはない。すなわちプレーナ技術においてＭＯＳＦＥＴの拡散層は、ゲート電極に対してイオン打ち込み法を用いることで自己整合的に形成される。そのため、ゲート電極を小さく形成すれば、それに合わせて素子特性を決める拡散層も極めて小さく（近接させて）形成することができ、素子性能を向上させながら全体を小さくでき、集積性を高くできる要因になっている。現在、半導体産業において広く用いられているスペーサ技術を用いると、本発明構造のダイオードおよび抵抗素子も、ゲート電極に対して自己整合的に形成することができる。そのため、本発明構造は集積性の問題を生じないことが明らかである。
【００１０】
次に、Ｓ値が小さくなることを、図１Ａ，Ｂを用いて説明する。図１Ａは本発明素子構造の等価回路を示したものである。本発明素子は、構造としては１素子でありながら、拡散層にダイオードを組み込むことで、等価回路的には、ＭＯＳＦＥＴとダイオードと抵抗素子の３つを含むものになっている。またこの構成は、基板電極を考えると、図１Ｂの等価回路図で示すように、ＭＯＳＦＥＴとバイポーラトランジスタと抵抗素子の３つを含むものとみることもできる。ここでＭＯＳＦＥＴにはＮＭＯＳ、また、バイポーラトランジスタにＰＮＰを用いて説明する。ゲート電極に電圧を印加した場合の、ノードＡにおける電位（φＡ）変化を計算したものを図２に示す。Ｄ端子に電位ＶＤを印加し、ゲート電圧を上げてゆくと、φＡはゲート電位とは逆に、ＶＤから急激に低下することがわかる。
【００１１】
これは、図１Ｂ中の破線で囲んだＮＭＯＳと抵抗の接続はインバータを形成するものとみることができることからも理解することができる。このときバイポーラ素子のエミッタ−ベース間となるダイオードＢにおいては、ＶＤ−φＡの電圧が印加されることになる。図３にゲート電位と、ダイオードに印加されるＶＤ−φＡの関係をプロットしている。この図から明らかなように、ゲートに印加すると、ゲート電位の昇圧に比べ極めて急激に大きくなる電圧がダイオードに印加されることになる。そのため、ドレインでは、急激に増大する電流を得ることができる。後の実施例１において製造方法を詳細に説明する素子を用いて得たドレイン電流−ゲート電圧特性を図４に示した。測定はドレイン電圧０．７Ｖで行った。図中破線で示したものが、比較のために示した従来ＭＯＳＦＥＴのサブスレショルド特性である。６０ｍＶ／桁より急峻な傾きをもっていることを示している。ここで述べた動作説明からわかるように、この電流の立ち上がるゲート電位は、ＭＯＳＦＥＴの閾値に依存することになる。そのため、通常のイオン打ち込みなどの方法により立ち上がり位置の調整を容易に行うことができる。本発明によれば、６０ｍＶより小さなＳ値を得ることができるため、優れたスイッチング特性を持った素子を実現される。
【００１２】
図１Ｂの等価回路で示したように、本発明素子は、ＭＯＳＦＥＴとバイポーラトランジスタをダーリントン接続として知られている接続法によりつないだ構成になっている。ＭＯＳＦＥＴとバイポーラトランジスタを接続させることは、これまで広く用いられている。この構成をとることで、ＭＯＳＦＥＴのゲート入力応答性の良さと、バイポーラトランジスタの電流駆動能力の高さを組み合わせることができるためである。
【００１３】
しかし、素子のＳ値を向上させることを目的としたものではなかったため、これまでは、主に高耐圧ＭＯＳなどの高い電圧下で用いることが考えられてきた。そのため、動作電圧に比べて小さなサブスレショルド領域については動作上問題とならず、ＭＯＳＦＥＴがオンした状態で、バイポーラトランジスタが駆動されるような想定がなされていた。すなわち、本発明においては、ＭＯＳＦＥＴのサブスレショルド領域において、バイポーラトランジスタを駆動するように設定することが特長となる。そのため、例えば図１Ｂの構成において、抵抗素子の抵抗値ＲＮを、ＭＯＳＦＥＴのサブスレショルド領域のチャネル抵抗に合わせるように形成する。具体的には、エンハンスメント型のＭＯＳＦＥＴのサブスレショルド領域とは、チャネル表面がフラットバンド状態から弱反転する領域とみることができる。基板電位を接地状態にしたとき、表面ポテンシャル（φｓ）は、０＜φｓ＜２φＦのときと考えることができる。ここにφＦは、チャネル層のフェルミレベルである。φｓ＝０は、フラットバンド状態に対応することになる。よって、この領域での動作を考えるとき、代表的表面ポテンシャルとして１．５φＦをとることが妥当なものと考えられる。このとき、チャネル抵抗ＲＣＨを表面ポテンシャルの関数と考え、ＲＣＨ（φｓ）とすると、ＲＮ〜ＲＣＨ（１．５φＦ）となるように抵抗を形成すればよい。
【００１４】
本発明構造について接合の配置からみると、ドレイン端子側よりＰＮＰＮとＰＮ接合が重複して配置されているものとみることができる。この重畳された接合は、サイリスタ（Thyristor）として知られる高電圧素子の高速化技術と同じ構成とみることができる。サイリスタについては、例えばＳ．Ｍ．ツェー著フィジックス  オブ  セミコンダクター  デバイシーズ、第２版ウイリー  インターサイエンス出版の第１９０頁から２４２頁(S. M. Sze, Physics of Semiconductor devices, 2nd edition, A Wiley-Interscience publication) （非特許文献３）に詳しい記述がみられる。サイリスタにおいては、注入された電荷によって電位変動を起こすことが高速動作の原理になっている。電荷注入による電位変化により、さらに多くの電荷注入を行う、フィードフォワード効果が働くため、高速スイッチングができる。そのため現在、多くの駆動力が必要とされる分野で、高耐圧スイッチング素子として用いられている。
【００１５】
これに対して、本発明構造においては、電荷によって制御するのではなく、抵抗分割によって各ノードの電位が与えられる。そのため、過剰電荷を注入する必要はなく、低電圧であっても高速に動作できるところが特長となる。また、高耐圧動作で用いられている絶縁ゲート型バイポーラトランジスタにおいて、サイリスタと同様な取り組みをみることができる。例えば、特開平４−３４３４７５（特許文献１）において記述をみることができる。ここでは、重畳した接合構造上に絶縁ゲート型のゲート電極を配置した構造がとられている。注入された過剰電荷を引き抜くため、抵抗素子をつけ加えることが考えられている。これらは、能動素子部に蓄積する電荷をバイパスして外部に引き抜くために形成されているため、低い抵抗値に設定し、直接外部への端子につながるように形成される。一方、本発明構造では、電荷引き抜きを目的としたものではないため、基板内に形成されたノードに接続することで、有効に働かせることができる特徴がある。
【発明の効果】
【００１６】
本発明によれば、デジタル論理回路を構成するため用いられる高集積向け絶縁ゲート電界効果型トランジスタにおいて、ゲート電極への電圧印加に対するチャネル抵抗変化が６０ｍＶより小さな素子を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下に、図面を用いて実施例を詳細に説明する。
【実施例１】
【００１８】
以下、本発明の代表的なデバイス構造について、製造工程を含め説明する。従来のＮＭＯＳに対応する本発明素子を用いて最初に説明する。その後、ＰＭＯＳに対応する素子も同様に形成できることを示し、ＣＭＯＳ構成をとることで、電力低減に向けて好適な素子であることを示す。図１Ｂの等価回路図に対応する素子の平面配置を図５に、また、図５のＡ−Ａ断面による素子断面模式図を図６Ａに示した。図６Ａにおいて、ゲート電極５００は、ゲート絶縁膜９００を介して基板１００表面のチャネルポテンシャルφＳを制御する。基板１００はＰ型シリコンであり、ｎ型不純物拡散層２００および３００が、ＭＯＳＦＥＴにおけるソース、ドレイン電極となっている。拡散層３００の中に、Ｐ型拡散層領域３５０と、３００に比べ高濃度なＮ型領域４００が形成されている。Ｐ型拡散層４００とＮ型拡散層３００およびＰ型基板１００が連続して配置されることで、ＰＮＰバイポーラトランジスタが構成される。高濃度に形成されたＰ型３５０層と、Ｎ型４００層を近接させて形成しているため、３５０−４００間は、耐圧の低いダイオードすなわち抵抗性の強いＰＮ接合が形成されている。そのため、ＭＯＳＦＥＴのドレイン拡散層のチャネル端におけるポテンシャルφＮは、ドレイン３５０に印加された電圧が、４００を介して３００に接続されることになる。
【００１９】
よって、この３５０−４００間の抵抗と、拡散層３００の内部抵抗が、図１Ｂの等価回路に示した抵抗素子を構成する。３５０−４００間に形成される抵抗素子を説明するため、図６Ａの３５０−４００の接合の基板深さ方向での不純物分布を図６Ｂに示した。後の製造工程で説明するが、ＬＳＡにより実現した急峻なピークを持つ、Ｐ型（３５０）とＮ型（４００）不純物が、１０１９〜１０２０ｃｍ−３程度の高濃度で接する接合が形成されている。この高濃度接合の電流−電圧特性を図６Ｃに示した。図からわかるように、高濃度ＰＮ接合では、通常のＰＮ接合（図中破線で示した）とは異なり、逆バイアス状態でも電流がオフされず、抵抗素子として機能することが示されている。これより、図６Ａに模式的に示した素子構造により図１Ｂの等価回路が実現されていることがわかる。
【００２０】
以下、この図５のＡ−Ａ断面を用いて素子形成工程を図７から図１２を用いて説明する。
図７：Ｐ型シリコン基板表面に１０ｎｍの熱酸化膜を形成後、１００ｎｍのシリコン窒化膜をＣＶＤ（Chemical Vapor Deposition）法を用いて堆積し、ホトリソグラフィ法を用いて活性領域パターン（図５、１１００）により、活性領域をパターニングし、ドライエッチング法により、該シリコン窒化膜、熱酸化膜を基板面に垂直方向に異方性エッチングした後、シリコン基板に異方性エッチングを行い、３００ｎｍ溝を形成する。その後、露出したシリコン表面を酸化することで５ｎｍの酸化膜形成し、ＣＶＤ法により７００ｎｍのシリコン酸化膜を堆積したのち、ＣＭＰ(Chemical Mechanical Polishing)法を用いて、該シリコン窒化膜を下地マスクとして、堆積した酸化膜の研磨を行い、形成した溝中除いて、他の堆積した酸化膜を除去した後、マスクとして使用したシリコン窒化膜を熱リン酸を用いたウエットエッチングにより除去する。イオン打ち込み法および熱処理を用いてボロンをドーピングすることで、基板表面付近にＰ型濃度を８×１０１７ｃｍ−３に設定したウエル領域を形成する。この不純物濃度プロファイルの設定により、ＭＯＳＦＥＴの閾値を設定できる。また、フッ酸を用いてシリコン窒化膜の下に形成していた熱酸化膜を除去することでシリコン表面を露出させる。この工程は、浅溝アイソレーションとして知られる素子分離領域形成プロセスであるため、ここでは図を省略する。これにより、シリコン表面が露出した活性領域と、素子分離絶縁膜９１０に覆われた素子分離領域を形成する。
【００２１】
図８：熱酸化により活性領域に３ｎｍのゲート酸化膜９００を形成し、ＣＶＤ法を用いて結晶シリコン５００を１００ｎｍ堆積する。該多結晶シリコン層にin-situドーピング法またはイオン打ち込み法などを用いて高濃度にリンをドーピングする。ゲートパターン（図５、１５００）により、ホトリソグラフィ法を用いてパターニングし、ドライエッチング法を用いて、多結晶シリコン層を基板面に垂直方向に異方的にエッチングすることで、ゲート電極５００を形成する。
図９：ゲート電極５００をマスクにイオン打ち込み法を用いて砒素を２５ｋｅＶの加速エネルギーで５×１０１４ｃｍ−２ドーピングし熱処理による不純物の活性化を行い、拡散層電極２００および３００を形成する。このとき、ゲート５００とともにホトリソグラフィ法を用いてホトレジストをパターニングしてイオン打ち込みのマスクにすることができる。図５、１２０５および１３０５を用いることで、ソース２００とドレイン３００に異なる濃度を持った拡散層を形成することができる。
図１０：ＣＶＤ法によりシリコン酸化膜５０ｎｍを堆積し、異方的にエッチングすることで、ゲート５００側面にスペーサ９２０を形成する。該スペーサ９２０、ゲート５００およびホトリソグラフィ法により形成したパターン図５、１３０５のレジストをマスクにボロンを２ｋｅＶで２×１０１５ｃｍ−２でイオン打ち込みを行う。
図１１：更に、ＣＶＤ法によりシリコン酸化膜５０ｎｍを堆積し、異方的にエッチングすることで、スペーサ９２０の外側にスペーサ９３０を形成する。スペーサ９２０、９３０、ゲート５００およびホトリソグラフィ法により形成したパターン図５、１３０５のレジストをマスクに砒素を４０ｋｅＶで２×１０１５ｃｍ−２でイオン打ち込みを行う。Ｌａｓｅｒ  Ｓｐｉｋｅ  Ａｎｎｅａｌｉｎｇ（ＬＳＡ）を用いて短時間高温活性化を行い、Ｐ型不純物領域３５０および高濃度Ｎ型領域４００を形成する。これにより、３５０と４００は、高濃度拡散層領域が接したＰＮ接合を形成することができる。このとき、高濃度拡散層４００のイオン打ち込みエネルギーを調整することで、このＰＮ接合の抵抗を変えることができる。
図１２：以下、通常のＬＳＩで用いられている配線工程を行うことで素子を得ることができる。ここでは、ＣＶＤ法により酸化膜９４０を５００ｎｍ堆積した後、ＣＭＰ法により平坦化し、図５、１６５０で示したコンタクトパターンを用いてホトリソグラフィ法によりパターニングし、ドライエッチングにより酸化膜９４０に孔を形成するｋとで、コンタクト孔を開口させる。ここでは、図５のＡ−Ａ断面で示しているため、ゲート５００へのコンタクトは現れていないが、拡散層２００および３５０と同時にコンタクト孔を形成している。コンタクト開口後、タングステン５０ｎｍ、アルミニウム２００ｎｍの積層膜を堆積しホトリソグラフィ法を用いてパターニングし、金属積層膜を加工することで配線６００を得た。
【００２２】
これらの配線工程の形成には、これまで知られている抵抗低減プロセスなどを用いることが当然できる。たとえば、層間膜９４０堆積前に、コバルト、ニッケル、チタンなどを用いたサリサイドプロセスを行うことで、コンタクトの抵抗を下げることができる。また、配線６００は、タングステンとアルミニウムの積層膜を用いたが、銅配線技術をもちいることが出来る。必要に応じて多層配線を形成することもできる。
この形成プロセスによれば、前述したように、通常のＭＯＳＦＥＴと同じ平面レイアウトで、本発明構造が作ることができることは明らかである。そのため、集積性を損ねることなく高性能な素子を得ることができる。
【００２３】
これまで、素子構造を説明するため、ＮＭＯＳに対応する本発明素子を用いた。本発明素子では、ＰＭＯＳに対応する素子も形成できるため、従来のＭＯＳＦＥＴと同様、相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）動作する回路を構成することができる。そこで、相補動作させる場合の製造工程を示す。図２０は、デジタル回路の基本となっているＣＭＯＳインバータを、本発明素子に置き換えたものを等価回路的に示したものである。Ｍ１は、ＮＭＯＳに対応する本発明素子、Ｍ２は、ＰＭＯＳに対応する本発明素子である。図中、一般に用いられているＭＯＳＦＥＴの記号に、ダイオードを形成した拡散層、すなわちドレインに対応する電極向きを示すため、三角形による矢印をつけた素子記号により示している。ノード１は入力端子、ノード４は出力端子、ノード２は電源電位ＶＤＤ、ノード３は接地電位ＧＮＤに接続されている。これにより、入力端子と出力端子をインバータ動作させることができる。製造方法を素子断面構造図１３から図１９を用いて説明する。
【００２４】
図１３：図７において説明した素子分離領域形成プロセスを用いて活性領域と素子分離酸化膜９１０を形成する。断面構造図の左側にＮＭＯＳに対応する素子、右側にＰＭＯＳに対応する素子を形成する。そのため、基板左側にはイオン打ち込み法を用いてＰ型ウエル１０５を、右側にはＮ型ウエル１０６を形成する。
図１４：図８において説明したゲート形成プロセスと同様に、活性領域の表面シリコンを熱酸化することで３ｎｍの厚さのゲート絶縁膜９００を形成し、多結晶シリコンをＣＶＤ法により１００ｎｍ堆積する。左側にリンを、右側にボロンをイオン打ち込みすることで導電化し、ホトリソグラフィ法とドライエッチング技術を用いることで、ゲート電極５０５と５０６を形成する。
図１５：図９の拡散層形成プロセスと同様に、ゲート５０５、５０６およびホトレジストパターンをマスクに、Ｎ型拡散層を３０５，２０５，１５６に、Ｐ型拡散層を１５５、２０６，３０６に形成する。
図１６：図１０の不純物注入プロセスと同様に、スペーサ９２０を形成した後、Ｎ型拡散層２５５、３５６、Ｐ型拡散層２５６、３５５を形成する。
図１７：図１１の拡散層形成プロセスと同様に、スペーサ９３０を形成した後、ＬＳＡを用いてＮ型高濃度層４０５、Ｐ型高濃度層４０６を形成する。
図１８：公知のサリサイドプロセスを用いて、拡散層電極およびゲート電極上にニッケルシリサイド層６５０を形成する。
図１９：図１２で述べたように、公知の配線プロセスを用いて配線層を形成する。ここでは２層の金属配線層（６００、６１０）を形成した様子を示している。
ここではインバータの製造方法を示した。インバータは、デジタル回路の基本単位となっている。これを組み合わせることで、デジタル回路で用いられるＮＡＮＤなどの基本論理ゲートを構成できるため、これら基本論理ゲートに本発明素子を適応できることがわかる。
【実施例２】
【００２５】
次に、本発明素子は、従来ＭＯＳＦＥＴと同時に形成すること（集積すること）ができることを示す。集積する製造工程を図２１から図２７を用いて説明する。これら素子断面構造図において、左側にＮＭＯＳに対応した本発明素子、右に従来ＮＭＯＳが形成される様子を示す。
図２１：図７および図１３において前述した浅溝アイソレーションプロセスにより活性領域および素子分離領域９１０を形成する。
図２２：図８において説明したゲート形成プロセスと同様に、ゲート絶縁膜９００およびゲート電極５０５、５０６を形成する。但し、５０５および５０６はともにＮ型不純物をドーピングしている。
図２３：図９の拡散層形成プロセスと同様に、ゲートをマスクにイオン打ち込みすることで、拡散層電極を形成する。ここで、３０５，２０５，２０６，３０６はＮ型、Ｐ型ウエルへの給電部である１５５，１５６はＰ型拡散層を形成する。
図２４：図１０の不純物注入プロセスと同様に、スペーサ９２０を形成した後、本発明素子部の３５５に、ボロンをイオン打ち込みする。
図２５：図１１の拡散層形成プロセスと同様に、スペーサ９３０を形成した後、本発明素子部の４０５に、リンをイオン打ち込みした後、ＬＳＡにより活性化する。
図２６：シリサイド層６５０を拡散層電極およびゲート上に形成する。
図２７：図１２で述べたように、公知のバックエンドプロセスを用いることで金属配線６００を得る。
【００２６】
ここで示した様に、本発明素子と従来ＭＯＳＦＥＴは容易に集積することができる。本発明素子は、極めて優れたスイッチング特性を持っているが、ソース電極とドレイン電極が異なる構造を持っているため、非対称な構造になっている。そのため、回路構成上対称性が要求されるパストランジスタとして用いられるところでは、従来ＭＯＳＦＥＴを置き換えることができない問題がある。しかし、ここで示したように従来ＭＯＳＦＥＴと高い集積性をもつことから、対称性の必要なところに従来ＭＯＳＦＥＴを用いて、本発明素子と組み合わせることで優れた特性を得ることができる。例として、ＳＲＡＭセルに用いた場合を図２８Ａ，Ｂに示した。図２８Ａは、２つのＮＭＯＳ、およびＮＭＯＳに対応する２つの本発明素子の計４素子によるＳＲＡＭセルである。また、図２８Ｂは、基本構成は、一般に用いられている６トランジスタのＣＭＯＳ  ＳＲＡＭセルである。ここで本発明素子は図２０に用いたものと同様の表記を用いて示した。パスゲートは、従来ＮＭＯＳにより構成している。
【００２７】
図２８Ｂに示したＳＲＡＭセルの特性を、図２９にバタフライカーブを用いて示した。従来ＣＭＯＳでは動作できない電圧０．３Ｖにおいて、大きなスタティック  ノイズ  マージンをもつことから、本発明素子を用いることで極めて良好なメモリ特性を得られることがわかる。
【実施例３】
【００２８】
次に、本発明素子をＳｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板に形成する場合について説明する。ＳＯＩ基板を用いた製造工程を図３０から図３５の素子断面構造図で示した。この素子の形成にあたっては、単体素子としてみると、図５に示した平面レイアウトと同様な配置により形成することができる。
図３０：支持基板１００と埋め込み酸化膜９６０上に、５０ｎｍ厚さのＰ型１０１５ｃｍ−３薄膜単結晶シリコン１０１を持ったＳＯＩ基板を用いて、活性領域と素子分離領域を形成する。素子分離のための浅溝を、埋め込み酸化膜９６０中までエッチングすることで、単結晶シリコン基板を用いた場合と同様に、素子分離領域を作ることができる。
図３１：ゲート絶縁膜９００を形成し、高濃度に不純物をドーピングすることで導電化した多結晶シリコンをパターニングして、ゲート電極５００を形成する。
図３２：該ゲート電極をマスクにリンをイオン打ち込みすることで、Ｎ型拡散層電極２００および３００を形成する。このとき、ソース２００側の打ち込みエネルギーをドレイン側に比べ低くすることで、浅い接合を形成することができる。
図３３：ゲート５００側面にスペーサ９２０を形成し、ゲート５００、スペーサ９２０およびパターニングしたホトレジストをマスクにボロンをイオン打ち込みすることで、ドレイン側３５０、ソース側４５０に不純物を注入する。
図３４：図１１のスペーサ形成プロセスと同様に、スペーサ９３０を形成し、砒素をイオン打ち込み法を用いて注入し、ＬＳＡ法を用いて活性化することで高濃度不純物４００を形成する。
図３５：以下、配線工程により各電極に金属配線を設けたところを示したものである。
この構造では、ソース側において、Ｎ型高濃度拡散層２００と、Ｐ型高濃度拡散層４５０が接しているため、極めて耐圧の低いＰＮ接合が形成され、抵抗器として動作する。そのため、チャネル部１０１は、この抵抗を介してソース２００に接続することができる。従来ＳＯＩ−ＭＯＳＦＥＴでは、埋め込み酸化膜があるため、チャネル部に給電することができず、基板浮遊現象とよばれる不安定動作を引き起こすことが知られており、大きな課題になっている。これに対して、本実施例で示したソース側の構造を用いることで、ソース電極に接続することができるため、こうした問題を回避することができる。これは、従来ＭＯＳＦＥＴにおいても、そのまま適用することができる。この抵抗器を設けることで、ＳＯＩ基板においても、図１Ｂに等価回路により示した本発明構造が実現できる。
【実施例４】
【００２９】
これまで、シリコンのＰＮ接合を用いたダイオードをドレイン拡散層中に形成する例について述べてきた。同じようなダイオード特性は、金属−半導体界面接合（Ｓｃｈｏｔｔｋｙ接合）を用いて実現することができる。ＬＳＡを用いた実施例１に示した製造方法はそのままＳｃｈｏｔｔｋｙ接合を持つデバイス形成に置き換えることができる。すなわち、ＬＳＡによる不純物の活性化は、薄膜金属層を形成後に行うことができる。そのため、図１０で示した３５０にイオン打ち込みを行う代わりに、シリサイド反応させ３５０を形成した後、４００をイオン打ち込みし、ＬＳＡで活性化させることで、Ｓｃｈｏｔｔｋｙ接合を持った本発明素子を得ることができる。また、図３６から図４０の素子断面構造図で示す製造方法により形成することもできる。
図３６：図７と同様に、活性領域と素子分離領域を形成する。
図３７：図８と同様に、ゲート絶縁膜９００、ゲート電極５００を形成する。
図３８：図９と同様に、ゲート５００表面に３ｎｍの酸化膜９１５を成長させたのち、これらをマスクに、拡散層２００および３００を形成する。
図３９：ＣＶＤ法により多結晶シリコンを１００ｎｍ堆積し、ドライエッチすることでゲート５００側面に多結晶シリコンスペーサ５１５を形成し、高濃度層４６０をイオン注入する。
図４０：ウエットエッチング法により、多結晶シリコンスペーサ５１５を除去し、ＣＶＤ法によりシリコン酸化膜９２０を堆積後、拡散層２００側をホトレジストで覆い、拡散層３００側にスペーサ９２０を形成する。露出した拡散層３００上のシリコン表面に選択的にコバルトをシリサイド反応させ、シリサイド層３６０を形成する。このプロセスは、サリサイドプロセスをドレイン側のみに適用したものである。金属としては、Ｐｔ，Ｎｉ，Ｅｒ、Ｗ、Ｍｏなどを用いることができる。
これにより、ＰＮ接合に代え、Ｓｃｈｏｔｔｋｙ接合を持った本発明素子を得ることができる。ここでは、シリサイド反応を用いて選択的に金属層３６０を形成したが、本プロセスを応用することで、金属層３６０を堆積することで形成することができる。その製造方法を図４１、図４２を用いて示す。
図４１：ゲート電極を、導電化した１００ｎｍの多結晶シリコン５００と１００ｎｍの酸化膜９１６の積層構造にし、図３９と同様に、多結晶シリコンスペーサ５１５を形成する。このスペーサなどをマスクにイオン打ち込みすることで高濃度層４６０を形成する。
図４２：図４０と同様に、多結晶シリコンスペーサ５１５を除去した後、酸化膜スペーサ層９２０を堆積、エッチングすることで、ドレイン３００側にスペーサ９２０をつくり、露出したシリコン面に接するように、金属層３６０を堆積する。金属層には、タングステンを用いた場合、選択成長技術を用いて、開口部のみに堆積させることができる。また、この構造では、基板全面に金属層を堆積した後、ホトリソグラフィ技術を用いてパターニングすることで形成することができる。そのため、幅広くＰｔ、Ａｌ、Ａｕを用いることができる。
【実施例５】
【００３０】
ＰＮ接合特性を向上させるうえで、シリコンのＰＮ接合に代えて、バンドギャップの狭い半導体を用いたヘテロ構造を形成することにより、より低電圧での動作特性を向上させることができる。ＳｉＧｅ結晶を用いた場合の製造方法を図４３から図４７を用いて示す。
図４３：図７と同様に、活性領域と素子分離領域を形成する。
図４４：実施例４において図４１で示したように、多結晶シリコン５００と酸化膜９１６の積層構造によりゲート電極を形成する。
図４５：ゲート電極をマスクに、拡散層電極２００および３００をイオン打ち込み法により形成する。
図４６：ゲート側面に酸化膜スペーサ９２０を形成した後、１０ｎｍの酸化膜９２１を堆積し、ホトリソグラフィ法を用いてドレイン３００側を開口し、シリコン表面を露出させる。開口面に、ＳｉＧｅ層をエピ成長させ、Ｐ型にドーピングする。
図４７：更に酸化膜スペーサ９３０を形成し、該スペーサなどをマスクにイオン打ち込みすることで、高濃度層４００を得る。
ＳｉＧｅ層３５０はＳｉに比べ狭いバンドギャップをもつため、低電圧印加時のオン特性を向上させることができる。一方、オフ状態において、ゲート５００によりリークが抑えられるため、リーク電流は低減することができる。この特性は狭バンドギャップ半導体を用いるときに問題となる高温下で用いる場合に、極めて有効である。
【実施例６】
【００３１】
高濃度層を自己整合的に形成するため、スペーサを用いて形成することを示してきた。これに対して、イオン打ち込み時に角度をもった注入を行うことで、自己整合的に形成することもできる。製造方法を図４８から図５２を用いて説明する。
図４８：図７と同様に、活性領域と素子分離領域を形成する。
図４９：図８と同様に、ゲート電極５００を形成する。
図５０：図９と同様に、ゲート５００などをマスクに拡散層電極２００および３００を形成する。
図５１：図１０と同様に、ゲート５００側面にスペーサ９２０を形成し、これなどをマスクに不純物層３５０を注入する。
図５２：ゲート面に対して斜めからイオン注入を行い、拡散層４００を形成する。このとき、ソース側中にも４００が形成されるが、同じ導電型のため動作特性上問題は引き起こさない。そのため、２重のスペーサを形成することなく、自己整合的に所望の拡散層を得ることができる。
【００３２】
図５０の工程において、スペーサにより拡散層３５０を形成していたが、図５３に示すように、ゲート５００に対して斜めからイオン打ち込みすることで、自己整合的に拡散層３５０を形成することができる。図５３において８２０は、ホトレジストマスクを示している。
【実施例７】
【００３３】
本発明素子は、ゲート電極の電界効果により制御する素子のサブスレショルド領域のスイッチング特性を改善するものである。そこで、保持電荷によりゲート閾値を変化させる不揮発性メモリ素子に応用することができる。シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層膜を電荷保持膜として用いる、いわゆるＭＯＮＯＳ型の不揮発性メモリセルに応用した場合を、図５４から図５８を用いて製造工程をもとに説明する。
図５４：図７と同様に、活性領域と素子分離領域を形成する。
図５５：活性領域のシリコン表面を２ｎｍ熱酸化９７１し、ＣＶＤ法を用いてシリコン窒化膜９７２を１０ｎｍ堆積し、さらにＣＶＤ法を用いて５ｎｍのシリコン酸化膜９７３を堆積する。窒化膜９７２を厚く堆積し、Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）酸化を用いて、窒化膜９７２を酸化することで、酸化膜９７３を形成してもよい。高濃度にリンを不純物としてドーピングした多結晶シリコン５００により、ゲート電極を形成する。
図５６：ゲート５００をマスクに砒素をイオン打ち込みし、活性化することで、拡散層電極２００および３００を形成する。
図５７：ゲート５００側面に酸化膜スペーサ９２０を形成し、これなどをマスクに拡散層３５０にイオン打ち込み法によりボロンを注入する。
図５８：さらに酸化膜スペーサ９３０を形成し、これなどをマスクに砒素をイオン打ち込みし、ＬＳＡにより活性化することで、高濃度層４００を得る。以下、通常の配線工程により、配線層を形成するが、ここでは省略する。
【００３４】
この構造において、例えばゲートに１０Ｖを印加することで、基板１００表面に強反転層が形成され、ここより電子が酸化膜９７１をトンネルすることで窒化膜９７２に注入、トラップされる。また、電子をトラップした状態で、ゲート電極に−１０Ｖを印加することで、トラップされていた電子が基板側に酸化膜９７１をトンネルして抜け、また、基板形成された正孔蓄積層より正孔が酸化膜９７１をトンネルして窒化膜９７２に注入されることでトラップされていた電子が消滅し、正孔をトラップした状態をえることができる。このトラップ電荷により、電子がトラップされているときは、閾値が高く、また、正孔がトラップされているときには、閾値が低くなる。この閾値の違いを、一定電圧に対するセル電流の違いとして読み出すことで、不揮発性メモリとして動作させることができる。本発明構造をドレイン３００に適用することで、ゲート電圧に対して極めて急峻に電流を変化させることができるため、少ない電荷トラップで、大きな電流値の差を得ることができる。トラップさせる電荷量が少ないため、トンネル膜へのストレスが小さく、また、自己電界も弱いため、良好な保持特性を得ることができる。
ここでは、ＭＯＮＯＳ型のメモリセルを用いて説明したが、浮遊ゲート型のメモリセルにおいても、本発明を適用することで、同様の効果を得ることができる。
【図面の簡単な説明】
【００３５】
【図１Ａ】本発明素子動作を説明するための代表的等価回路図。
【図１Ｂ】本発明素子動作を説明するための代表的等価回路図。
【図２】本発明素子動作を説明するゲート電圧とポテンシャル変化の関係図。
【図３】本発明素子動作を説明するゲート電圧と印加バイアスの関係図。
【図４】本発明素子の特性を示したゲート電圧とドレイン電流の関係図。
【図５】本発明素子構造を説明するための平面配置図。
【図６Ａ】本発明素子構造を説明するための模式的に示した素子断面構造図。
【図６Ｂ】本発明素子構造を説明するための基板深さ方向での不純物分布図。
【図６Ｃ】本発明素子構造を説明するための抵抗素子特性。
【図７】実施例１に示した本発明素子の製造方法を説明する素子断面構造図。
【図８】実施例１に示した本発明素子の製造方法を説明する素子断面構造図。
【図９】実施例１に示した本発明素子の製造方法を説明する素子断面構造図。
【図１０】実施例１に示した本発明素子の製造方法を説明する素子断面構造図。
【図１１】実施例１に示した本発明素子の製造方法を説明する素子断面構造図。
【図１２】実施例１に示した本発明素子の製造方法を説明する素子断面構造図。
【図１３】実施例１のその他の本発明素子の製造方法を説明する素子断面構造図。
【図１４】実施例１のその他の本発明素子の製造方法を説明する素子断面構造図。
【図１５】実施例１のその他の本発明素子の製造方法を説明する素子断面構造図。
【図１６】実施例１のその他の本発明素子の製造方法を説明する素子断面構造図。
【図１７】実施例１のその他の本発明素子の製造方法を説明する素子断面構造図。
【図１８】実施例１のその他の本発明素子の製造方法を説明する素子断面構造図。
【図１９】実施例１のその他の本発明素子の製造方法を説明する素子断面構造図。
【図２０】実施例１のその他の本発明素子を説明する等価回路図。
【図２１】実施例２に示した本発明素子の製造方法を説明する素子断面構造図。
【図２２】実施例２に示した本発明素子の製造方法を説明する素子断面構造図。
【図２３】実施例２に示した本発明素子の製造方法を説明する素子断面構造図。
【図２４】実施例２に示した本発明素子の製造方法を説明する素子断面構造図。
【図２５】実施例２に示した本発明素子の製造方法を説明する素子断面構造図。
【図２６】実施例２に示した本発明素子の製造方法を説明する素子断面構造図。
【図２７】実施例２に示した本発明素子の製造方法を説明する素子断面構造図。
【図２８Ａ】実施例２に示した本発明素子を説明するＳＲＡＭセルの等価回路図。
【図２８Ｂ】実施例２に示した本発明素子を説明するＳＲＡＭセルの等価回路図。
【図２９】実施例２に示した本発明素子の効果を説明するＳＲＡＭセルの特性図。
【図３０】実施例３に示した本発明素子の製造方法を説明する素子断面構造図。
【図３１】実施例３に示した本発明素子の製造方法を説明する素子断面構造図。
【図３２】実施例３に示した本発明素子の製造方法を説明する素子断面構造図。
【図３３】実施例３に示した本発明素子の製造方法を説明する素子断面構造図。
【図３４】実施例３に示した本発明素子の製造方法を説明する素子断面構造図。
【図３５】実施例３に示した本発明素子の製造方法を説明する素子断面構造図。
【図３６】実施例４に示した本発明素子の製造方法を説明する素子断面構造図。
【図３７】実施例４に示した本発明素子の製造方法を説明する素子断面構造図。
【図３８】実施例４に示した本発明素子の製造方法を説明する素子断面構造図。
【図３９】実施例４に示した本発明素子の製造方法を説明する素子断面構造図。
【図４０】実施例４に示した本発明素子の製造方法を説明する素子断面構造図。
【図４１】実施例４のその他の本発明素子の製造方法を説明する素子断面構造図。
【図４２】実施例４のその他の本発明素子の製造方法を説明する素子断面構造図。
【図４３】実施例５に示した本発明素子の製造方法を説明する素子断面構造図。
【図４４】実施例５に示した本発明素子の製造方法を説明する素子断面構造図。
【図４５】実施例５に示した本発明素子の製造方法を説明する素子断面構造図。
【図４６】実施例５に示した本発明素子の製造方法を説明する素子断面構造図。
【図４７】実施例５に示した本発明素子の製造方法を説明する素子断面構造図。
【図４８】実施例６に示した本発明素子の製造方法を説明する素子断面構造図。
【図４９】実施例６に示した本発明素子の製造方法を説明する素子断面構造図。
【図５０】実施例６に示した本発明素子の製造方法を説明する素子断面構造図。
【図５１】実施例６に示した本発明素子の製造方法を説明する素子断面構造図。
【図５２】実施例６に示した本発明素子の製造方法を説明する素子断面構造図。
【図５３】実施例６のその他の本発明素子の製造方法を説明する素子断面構造図。
【図５４】実施例７に示した本発明素子の製造方法を説明する素子断面構造図。
【図５５】実施例７に示した本発明素子の製造方法を説明する素子断面構造図。
【図５６】実施例７に示した本発明素子の製造方法を説明する素子断面構造図。
【図５７】実施例７に示した本発明素子の製造方法を説明する素子断面構造図。
【図５８】実施例７に示した本発明素子の製造方法を説明する素子断面構造図。
【符号の説明】
【００３６】
１００，１０１：基板、
１０５，１０６：ウエル、
１５５，１５６、２００、２０５、２０６、３００、３０５、３０６、３５０、３５５，３５６、４００，４０５，４０６，４５０、４６０：拡散層電極、
３６０：シリサイド、
５００，５０５，５０６：ゲート、
５１５：多結晶シリコン、
６００、６１０：金属配線層、
６５０：シリサイド、
８２０：ホトレジスト、
９００：ゲート絶縁膜、
９１０、９１５、９１６、９２０、９２１、９３０、９４０，９６０：絶縁膜、
９７１：シリコン酸化膜、
９７２：シリコン窒化膜、
９７３：シリコン酸化膜、
１１００：活性領域パターン、
１２００、１３００、１３５０，１４００：拡散層電極パターン、
１５００：ゲートパターン、
１２０５、１３０５：イオン打ち込みマスクパターン、
１６５０：コンタクトホールパターン。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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