(57)【要約】メモリ内蔵半導体集積回路を開発するに際して、予め、メモリ用の電源発生回路とこの電源発生回路を除いたメモリ回路とを、それぞれ別個のマクロセルとして設計しておいて、論理・メモリ混載ＬＳＩの開発に際しては、所望の記憶容量が得られるように搭載するメモリマクロセルの数を決定し、これらを互いにワード線が同一方向となるようにチップ上に並べて配置すると共に、電源発生回路を含むマクロセルはこれらの複数のメモリマクロセルに対して共通のセルとしてチップの端に配置するようにしたものである。
2004013909.tif 000002
【特許請求の範囲】
【請求項１】
論理回路と複数のメモリ回路とが搭載されてなるメモリ内蔵半導体集積回路であって、前記複数のメモリ回路に対してそれらに必要な電圧を生成するメモリ用電源発生回路が共通の回路として同一基板に配置されていることを特徴とするメモリ内蔵半導体集積回路。
【請求項２】
論理回路と複数のメモリ回路とが搭載されてなるメモリ内蔵半導体集積回路であって、前記複数のメモリ回路に対してそれらに必要な電圧を生成するメモリ用電源発生回路が共通の回路として半導体基板の対向する２辺に沿って配置されていることを特徴とするメモリ内蔵半導体集積回路。
【請求項３】
前記メモリ用電源発生回路で発生された電圧は、前記半導体基板の周縁部に設けられたガードリング領域に形成された配線によって各メモリ回路に供給されるように構成されていることを特徴とする請求項２に記載のメモリ内蔵半導体集積回路。
【請求項４】
前記複数のメモリ回路は、それぞれの内部の同一行のメモリセルの選択端子が共通に接続されたワード線が互いに同一方向となるように配置されていることを特徴とする請求項２または３に記載のメモリ内蔵半導体集積回路。
【請求項５】
前記メモリ用電源発生回路は、前記メモリ回路の内部の前記ワード線と平行な辺に配置されていることを特徴とする請求項４に記載のメモリ内蔵半導体集積回路。
【請求項６】
前記メモリ用電源発生回路は、前記メモリ回路の内部の前記ワード線と直交する辺に配置されていることを特徴とする請求項４に記載のメモリ内蔵半導体集積回路。
【請求項７】
前記複数のメモリ回路が２列に配置され、これらのメモリ回路列間に論理回路が配置されていることを特徴とする請求項５または６に記載のメモリ内蔵半導体集積回路。
【請求項８】
前記メモリ用電源発生回路で発生され前記メモリ回路に供給される電圧は、前記ワード線の選択レベルを与える第１電圧と、主として同一列のメモリセルの入出力端子が共通に接続されたデータ線のプリチャージ電圧を与える第２電圧であることを特徴とする請求項２〜７のいずれかに記載のメモリ内蔵半導体集積回路。
【請求項９】
前記メモリ回路のテストの際に各メモリ回路に供給される信号を生成するテスト回路を備え、該テスト回路が前記メモリ用電源発生回路と一体的に構成され、該テスト回路で生成された信号が前記ガードリング領域に形成された配線によって各メモリ回路に供給されるように構成されていることを特徴とする請求項３〜８のいずれかに記載のメモリ内蔵半導体集積回路。
【請求項１０】
前記メモリ用電源発生回路は、前記第１電圧と第２電圧を生成するための基準となる第３電圧を生成する基準電圧生成回路を前記半導体基板のいずれか一辺に備え、該基準電圧生成回路で生成された基準電圧が前記ガードリング領域に形成された配線によって他方の辺のメモリ用電源発生回路に供給されていることを特徴とする請求項９に記載のメモリ内蔵半導体集積回路。
【請求項１１】
前記基準電圧を供給する配線は、前記ガードリング領域に形成された固定電位の供給配線およびテスト回路で生成された信号を供給する配線により囲まれるように配置されていることを特徴とする請求項１０に記載のメモリ内蔵半導体集積回路。
【請求項１２】
前記第１電圧を生成する回路は、２以上の回路として構成され、これらの回路は前記基準電圧生成回路および前記第１電圧を生成する回路を挟むように配置されていることを特徴とする請求項１０または１１に記載のメモリ内蔵半導体集積回路。
【請求項１３】
メモリを内蔵した半導体集積回路の設計方法であって、予め、メモリ用の電源発生回路とこの電源発生回路を除いたメモリ回路とを、それぞれ別個のマクロセルとして設計しておいて、新たな半導体集積回路の開発に際しては、所望の記憶容量が得られるように搭載するメモリマクロセルの数を決定し、これらを互いに内部の同一行のメモリセルの選択端子が共通に接続されたワード線が同一方向となるようにチップ上に並べて配置すると共に、前記電源発生回路を含むマクロセルをこれらの複数のメモリマクロセルに対して共通の１または２個のセルとして半導体基板の一辺または２辺に沿って配置するようにしたことを特徴とするメモリ内蔵半導体集積回路の設計方法。
【請求項１４】
前記電源発生回路を前記ワード線と平行な辺に配置し、前記メモリマクロセルの記憶容量を増加させる場合には、各メモリマクロセルのワード線およびこれに接続されたメモリセルを増加させることを特徴とする請求項１３に記載のメモリ内蔵半導体集積回路の設計方法。
【請求項１５】
前記電源発生回路を前記ワード線と直交する同一列のメモリセルの入出力端子が共通に接続されたデータ線と平行な辺に配置し、前記メモリマクロセルの記憶容量を増加させる場合には、各メモリマクロセルのデータ線およびこれに接続されたメモリセルを増加させることを特徴とする請求項１３に記載のメモリ内蔵半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】  本発明は、論理回路とメモリ回路が１つの半導体チップ上に混載して設けられているメモリ内蔵半導体集積回路（以下、論理・メモリ混載ＬＳＩと称する）に利用して有効な技術に関するものである。
【背景技術】  従来、記憶容量の大きなメモリを必要とする論理・メモリ混載ＬＳＩを開発する手法として、所定の記憶容量を有するメモリアレイやデコーダなどの周辺回路からなるいわゆるメモリ回路と共にメモリ用電源発生回路やテスト回路を含んだメモリマクロセルと呼ばれるものを設計し、このメモリマクロセルを必要な数だけ搭載することでＬＳＩを構成する手法がある（例えば特開平１１−１１０９６３，特開平１１−９６７６６，特開平１０−６５１２４号など）。
このような設計手法を採用にすることにより、論理・メモリ混載ＬＳＩの設計が容易となる。なお、メモリ用電源発生回路は、ワード線選択電圧やデータ線プリチャージ電圧、メモリセルの基板電圧、これらの電圧を生成する際の基準となる基準電圧など電源電圧ＶＤＤよりも高い電圧や接地電位ＶＳＳよりも低い電圧等を生成する回路である。
しかしながら、上記のような設計手法にあっては、必要な記憶容量を確保するのは容易であるが、本来チップに一個存在すれば足りるメモリ用電源発生回路やテスト回路が複数個存在することになるため、チップ面積が必要以上に大きくなるとともに消費電力も大きくなる。消費電力に関しては、特に待機時の電力が問題となる。
また、メモリ用電源発生回路が各メモリマクロセルごとに設けられていると、複数のメモリ用電源発生回路がチップ上に分散配置されることになり、それぞれの電源回路内にあるクロック発生回路としてのオシレータ回路が別々に動作するため、回路動作のシミュレーションが困難になるとともに、干渉によって動作が不安定になるなど好ましくない状況が発生するおそれがある。
さらに、複数のメモリ用電源発生回路がチップ上に分散していると、製造ばらつきによって各メモリ用電源発生回路内にある基準電圧回路で生成される基準電圧が互いにずれてしまい、チップ全体として所望の動作が期待できなくなるという問題があることが明らかとなった。
本発明の目的は、チップ面積が小さく消費電力が少ないメモリ内蔵半導体集積回路を提供することにある。
また、本発明の他の目的は、回路動作のシミュレーションが容易で、動作が不安定になることがなく、またチップ全体が所望の動作をすることが可能なメモリ内蔵半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【発明の開示】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、メモリ内蔵半導体集積回路を開発するに際して、予め、メモリ用の電源発生回路とこの電源発生回路を除いたメモリ回路とを、それぞれ別個のマクロセルとして設計しておいて、所望の記憶容量が得られるように搭載するメモリマクロセルの数を決定し、これらをチップ上に並べて配置すると共に、電源発生回路を含むマクロセルはこれらの複数のメモリマクロセルに対して共通の１または２個のセルとしてチップの端に配置するようにしたものである。
ここで、望ましくは、メモリマクロセルをそれぞれのワード線が互いに同一方向となるように並べる。また、電源マクロセルを２個用いる場合、上記のように配列されたメモリマクロセル列を挟むようにして上下または左右の両側に電源マクロセルを配置する。さらに、電源マクロセルには複数のメモリマクロセルに対して共通のテスト回路を設けるようにしても良い。
上記した手段によれば、複数のメモリマクロセルに対して共通の電源マクロセルを設け、そこで生成された電圧をメモリマクロセルに供給するように構成されているので、各メモリマクロセル毎に電源回路を設ける従来方式に比べてチップ面積が小さくなるとともに、チップ全体としての消費電力も減らすことができる。また、電源回路が一つであり同一の電圧が各メモリマクロセルに供給されるため、回路動作のシミュレーションが容易で、多数のオシレータの信号の干渉により動作が不安定になることがなく、また生成される電圧にバラツキが生じてチップ全体が所望の動作をしなくなるというようなおそれもない。
また、電源発生回路からなるマクロセルからメモリマクロセルへ電源発生回路で発生された電圧を供給する配線（以下、メモリ用電源供給配線と称する）及びテスト回路から出力される信号を供給する配線（以下、ＤＦＴ信号配線と称する）は、水分の侵入等を防止するためにチップ周縁に設けられるガードリングが形成される領域に配置する。この際、望ましくは、基準電圧を供給する配線は、ガードリング領域に配置される電源配線やＤＦＴ信号配線等で囲まれるように配置する。
メモリ用電源発生回路やテスト回路が複数のメモリマクロセルに共通に設けられると、これらの回路で生成された電圧や信号を供給する配線は従来の一般的な設計方法ではメモリマクロセルや論理回路部の上方を走ることになるため、本来の信号線の領域を狭めるおそれがあるが、ガードリング領域に配置することにより、本来の信号線が配置される領域が狭くなるのを回避することができる。また、基準電圧を供給する配線をガードリングに使用される配線で囲むことによりシールドすることができ、別途シールド構造を設けることなく、基準電圧の安定化を図ることができる。
【図面の簡単な説明】  図１は、本発明を適用した論理・メモリ混載ＬＳＩの一実施例を示すブロック図である。
図２は、メモリマクロセルの構成例を示すブロック図である。
図３は、本発明を適用した論理・メモリ混載ＬＳＩのレイアウト構成の第１の実施例を示す説明図である。
図４は、本発明を適用した論理・メモリ混載ＬＳＩのレイアウト構成の第２の実施例を示す説明図である。
図５は、第２実施例の論理・メモリ混載ＬＳＩにおける記憶容量の増加のさせ方の例を示す説明図である。
図６は、本発明を適用した論理・メモリ混載ＬＳＩのレイアウト構成の第３の実施例を示す説明図である。
図７は、第３実施例の論理・メモリ混載ＬＳＩにおける記憶容量の増加のさせ方の例を示す説明図である。
図８は、本発明を適用した論理・メモリ混載ＬＳＩのレイアウト構成の第４の実施例を示す説明図である。
図９は、マルチチップ・モジュールに本発明を適用した実施例を示す説明図である。
図１０は、電源＆ＤＦＴマクロセルからメモリマクロセルに電圧を供給する配線が形成されるガードリング領域の一部（チップの角部）を拡大して示す平面断面図である。
図１１は、ガードリング領域の断面構造を示す断面側面図である。
発明を実施するため最良の形態
図１に本発明を適用した論理・メモリ混載ＬＳＩの一実施例のブロック構成を示す。
図１において、符号１００は単結晶シリコンのような半導体チップ、２００は半導体チップ上に形成された論理回路部、３００Ａ〜３００Ｈはメモリマクロセル、４００は電源発生回路およびテスト回路からなる電源＆ＤＦＴマクロセルである。図１に示されているように、本実施例においては、１つの共通の電源＆ＤＦＴマクロセル４００で発生された電圧や信号が複数のメモリマクロセル３００Ａ〜３００Ｈに対してそれぞれ供給される。電源＆ＤＦＴマクロセル４００は、テスト回路４１０と、基準電圧回路４２０と、ＶＰＰ発生回路４３０と、ＶＢＢ発生回路４４０とにより構成されている。
上記メモリマクロセル３００Ａ〜３００Ｈは、それぞれ複数のメモリセルがマトリックス状に配置された１または２以上のメモリマットを備え、各メモリマットには、同一行のメモリセルの選択端子が共通に接続された複数のワード線（ＷＬ）が互いに並行に配設されているとともに、同一列のメモリセルのデータ入出力端子が共通に接続され前記ワード線と直交する方向に複数のデータ線（ＤＬ）が互いに並行に配設されている。かかる構成のメモリ回路は、汎用のＳＲＡＭやＤＲＡＭのメモリマットと同一であるので、図示および詳細な説明は省略する。
ＶＰＰ発生回路４３０は、チャージポンプ回路などからなり外部からの例えば１．５Ｖのような電源電圧ＶＤＤに基づいて３．３Ｖのような昇圧されたワード線選択電圧ＶＰＰを発生する複数のＶＰＰ電圧発生回路４３１と、ＶＰＰ電圧発生回路４３１の昇圧動作に必要なクロック信号を生成するＶＰＰオシレータ４３２と、ＶＰＰ電圧発生回路４３１で発生されたＶＰＰ電圧と基準電圧回路４２０から供給される例えば０．７５Ｖのような基準電圧ＶＲＥＦとを比較してＶＰＰオシレータ４３２の発振周波数を制御する誤差アンプなどからなるＶＰＰセンサ回路４３３とにより構成され、基準電圧ＶＲＥＦに基づいて所望の電位のＶＰＰ電圧を発生し、メモリマクロセル３００Ａ〜３００Ｈに供給する。
同様に、ＶＢＢ発生回路４４０は、チャージポンプ回路などからなり例えば−０．７Ｖのような降圧されたメモリ基板電圧ＶＢＢを発生する複数のＶＢＢ電圧発生回路４４１と、ＶＢＢ電圧発生回路４４１の昇圧動作に必要な発振信号を生成するＶＢＢオシレータ４４２と、ＶＢＢ電圧発生回路４４１で発生されたＶＢＢ電圧と基準電圧回路４２０から供給される基準電圧ＶＲＥＦとを比較してＶＢＢオシレータ４４２の発振周波数を制御する誤差アンプなどからなるＶＢＢ検出回路（ＶＢＢセンサ）４４３とから構成され、基準電圧ＶＲＥＦに基づいて所望の電位のＶＢＢ電圧を発生し、メモリマクロセル３００Ａ〜３００Ｈに供給する。
なお、図１には示されていないが、電源＆ＤＦＴマクロセル４００で生成され、メモリマクロセル３００Ａ〜３００Ｈに供給される電圧としては、データ線のプリチャージのための電圧ＶＢＬＲ、メモリセル内の情報電荷蓄積用の容量素子の一方の端子として設けられるメモリセルプレートと呼ばれる共通電極に印加されるプレート電圧ＶＰＬなどがあり、これらについても同様に共通の電源＆ＤＦＴマクロセル４００で生成された電圧がメモリマクロセル３００Ａ〜３００Ｈに供給される。
メモリマクロセル３００Ａ〜３００Ｈは、各々メモリセルが敷き詰められたメモリマット部３１０、論理回路部２００との間でアドレスやデータ、制御信号の入出力を行なう入出力バッファ３１１、ワード線ＷＬを指定するロウアドレスをデコードするロウデコーダ３１２、デコード結果に従ってワード線を選択駆動するワードドライバ３１３、データ線ＤＬに接続されてデータ線の信号を増幅するセンスアンプ３１４、データ線を指定するカラムアドレスをデコードするカラムデコーダ３１５、カラムデコーダ３１５で選択されたセンスアンプの読出し信号を増幅するメインアンプ３１６、メモリマクロセル内を制御するメモリ制御回路３１７などから構成されている。ワード線がメインワード線とこれに接続されたサブワード線とで構成されている場合、ワードドライバ３１３もメインワードドライバとサブワードドライバとで構成される。
図２に示されているように、ワード線選択電圧ＶＰＰは各メモリマクロセル３００内のワードドライバ３１３に供給され、メモリセル基板電圧ＶＢＢはメモリマット３１０の基板としてのウェル領域に供給される。図示しないが、データ線のプリチャージのための電圧ＶＢＬＲはセンスアンプ３１６に、またメモリセルプレート電圧ＶＰＬはメモリマット３１０に供給される。なお、図２に示されている実施例は概念を示したものであり、電源＆ＤＦＴマクロセル４００で生成された上記電圧ＶＰＰやＶＢＢが、図示されているような回路以外に供給されるのを否定するものではない。
テスト回路４１０は、メモリマクロセル３００内部の回路をテストに適した状態に設定する信号を生成し、供給する。テスト回路４１０で生成されたＤＦＴ信号はメモリマクロセル３００内の大部分の回路に供給される。本発明の各実施例は、テスト回路４１０が、テストパターンを発生するＡＬＰＧを備え、自己テスト可能に構成されている場合にも適用することができる。
図３〜図９には、図１のメモリ・論理混載ＬＳＩのレイアウト構成が示されている。本発明を適用した論理・メモリ混載ＬＳＩのレイアウトの第１の実施例は、図３に示されているように、論理回路部２００をチップ１００のほぼ中央に配置し、その両側（図では上下）に複数のメモリマクロセル３００を配置し、電源＆ＤＦＴマクロセル４００は一方のメモリマクロセル３００Ａ〜３００Ｄを挟んで論理回路部２００の反対側のチップの端（図では上端）に配置されている。これにより、電源＆ＤＦＴマクロセル４００がメモリマクロセル３００と論理回路部２００との間に配置されるレイアウトに比べて論理回路部２００とメモリマクロセル３００との間の信号の送受信に使用される配線長が短くなり、信号の遅延時間が短縮されて高速動作が可能となる。
また、本実施例では、メモリマクロセル３００は、内部のワード線ＷＬがメモリマクロセル３００Ａ〜３００Ｄの並び方向と平行（図では横方向）で、データ線ＤＬがメモリマクロセル３００Ａ〜３００Ｄの並び方向と直交するように配置されている。これにより、ワード線ＷＬがメモリマクロセル３００Ａ〜３００Ｄの並び方向と直交し、データ線ＤＬがメモリマクロセル３００Ａ〜３００Ｄの並び方向と並行する配置に比べて、論理回路部２００とメモリマクロセル３００との間の信号の送受信に使用されるデータ入出力線Ｉ／Ｏが短くなり、信号の遅延時間が短縮されてデータの高速書込みと読出し動作が可能となる。
さらに、本実施例では、電源＆ＤＦＴマクロセル４００で生成された電圧や信号が、チップの周縁部に沿って設けられ水分等の侵入を防止するためのガードリングと呼ばれる構造が形成されている領域５００に配置された配線によって、各メモリマクロセル３００に供給されるように構成されている。
より具体的には、ガードリング領域５００に基幹となる配線がリング状に配置されこの基幹配線のうち対向する辺（図３では左右）に配置されている配線間に、メモリマクロセル３００内のワード線ＷＬと並行に複数の分岐配線５０１が設けられ、該分岐配線５０１の配設経路の適当な部位に設けられたスルーホールやコンタクトホールを介してメモリマクロセル３００内の所望の箇所に電圧やＤＦＴ信号が供給される。
このように、ワード線ＷＬと並行に配設された分岐配線５０１により各メモリマクロ内に所望の電圧を供給する方式を採用することにより、論理回路部２００とメモリマクロセル３００との間の信号の送受信に使用されるデータ入出力線Ｉ／Ｏの配線設計の自由度を下げることなく分岐配線５０１を設けることができる。これは、多層配線技術を採用した半導体集積回路においては、互いに直交する配線は異なる導電層により形成されることが多いためである。図３においては、テスト回路４１０で生成された信号を各メモリマクロセル３００に供給する配線が１本で示されているが、複数の信号配線である場合を排除するものではない。
以上のように、図３の実施例においては、複数のメモリマクロセル３００に対して共通の電源＆ＤＦＴマクロセル４００を設け、そこで生成された電圧をメモリマクロセル３００に分配するように構成されているので、各メモリマクロセル毎に電源回路やテスト回路を設ける従来方式に比べてチップ面積が小さくなるとともに、チップ全体としての消費電力も減らすことができる。また、電源回路が一つであり同一の電圧が各メモリマクロセルに供給されるため、回路動作のシミュレーションが容易で、多数のオシレータの信号の干渉により動作が不安定になることがなく、また生成される電圧にバラツキが生じてチップ全体が所望の動作をしなくなるというようなおそれもない。
さらに、電源＆ＤＦＴマクロセル４００で生成された電圧をガードリング領域に配置された配線５００によって各メモリマクロセル３００に供給するようにしているため、論理回路部２００とメモリマクロセル３００間の信号を伝える信号線領域が狭くなることもない。また、電源＆ＤＦＴマクロセル４００において生成される電圧の中ではワード線選択電圧ＶＰＰが最も大きな電流供給能力を必要としており、これを供給する配線が長いと配線抵抗で電圧が低下するおそれがある。しかるに、図３の実施例においては、集中的に設けられた電源＆ＤＦＴマクロセル４００内おいて、ワード線選択電圧ＶＰＰを発生するＶＰＰ生成回路４３０が２つに分割され、テスト回路４１０、ＶＲＥＦ生成回路４２０およびＶＢＢ生成回路４４０を挟んでそれらの両側に配置されている。そのため、目的とするメモリマクロセルまでの配線長はＶＰＰを給電するものが最も短くなり、配線抵抗による電圧降下を小さくすることができるという利点がある。
図４には、本発明を適用した論理・メモリ混載ＬＳＩのレイアウトの第２の実施例が示されている。この実施例のレイアウトが図３のレイアウトと異なる点は、論理回路部２００およびメモリマクロセル３００を挟んでチップの反対側の辺（図では下端）にもＶＰＰ生成回路４３０’とＶＢＢ生成回路４４０’を有する電源＆ＤＦＴマクロセル４００’が設けられている点と、各電源＆ＤＦＴマクロセル４００で生成された同一種類の電圧は、ガードリング領域５００に設けられている配線のうち対応するものに共通に接続されている点である。
なお、ＶＰＰ生成回路４３０’とＶＢＢ生成回路４４０’は反対側の辺（図では上端）にある電源＆ＤＦＴマクロセル４００のＶＲＥＦ生成回路４２０で生成された基準電圧ＶＲＥＦを受けてそれぞれ所望の昇圧電圧ＶＰＰとＶＢＢを生成するように構成される。他の構成は図３と同じであるので、説明は省略する。
図４に示されているように、この実施例では、ＶＲＥＦ生成回路４２０が一つであり同一の基準電圧ＶＲＥＦに基づいて２つの電源＆ＤＦＴマクロセル４００で昇圧電圧ＶＰＰとＶＢＢが生成され、生成された同一種類の電圧が同一の配線に共通に接続されていることにより、２つの電源＆ＤＦＴマクロセル４００に製造バラツキがあったとしても各メモリマクロセル３００にはほぼ同一レベルの電圧が供給されるようになる。その結果、チップ全体として所望の動作が期待できなくなるような状態を回避できるようになる。また、同一レベルの電圧が各メモリマクロセルに供給されるため、回路動作のシミュレーションが容易で、多数のオシレータの信号の干渉により動作が不安定になることがなく、また生成される電圧にバラツキが生じてチップ全体が所望の動作をしなくなるというようなおそれもない。
なお、図４のように、対向する辺にそれぞれＶＰＰ生成回路４３０およびＶＢＢ生成回路４４０を設ける場合には、対向する辺の回路は互いに位相が相補的にずれたクロックにより昇圧動作するように制御するのが望ましい。昇圧回路がチャージポンプで構成される場合、生成される電圧はリップル（脈動）を有することになるが、互いに周期が相補的にずれた生成電圧を同一の配線にのせることにより、リップルが減少してより安定な電圧を供給することができるためである。
さらに、図３および図４の実施例では、複数のメモリマクロセル３００が、互いにワード線が同一方向となるようにチップ上に並べて配置されている。そのため、チップに内蔵されるメモリの記憶容量を増やしたい場合には、各メモリマクロセルのワード線の数を増やすかあるいはメモリマクロセルが複数のメモリマットで構成されている場合にはデータ線方向にメモリマットの数を増やすことにより、電源＆ＤＦＴマクロセル４００を変更することなく対応することができる。
つまり、メモリマクロセルの記憶容量を増やす方法としては、ワード線の数（メモリ行）を増やす方法とデータ線の数（メモリ列）を増やす方法の２つがあるが、図３や図４のようなレイアウトにおいて、データ線の数を増やしたメモリマクロセルを使用すると、メモリマクロセル３００Ａ〜３００Ｄの幅と電源＆ＤＦＴマクロセル４００と幅が合わなくなるため無駄な領域が生じる。
そして、このような無駄な領域をなくすには電源＆ＤＦＴマクロセル４００を再設計する必要が生じるという不具合があるが、メモリマクロセルのワード線の数を増加あるいはデータ線方向にメモリマットの数を増加させるようにすれば、電源＆ＤＦＴマクロセル４００を変更することなくワード線の数を増加させることができる。ただし、電源＆ＤＦＴマクロセル４００に設けられるＶＰＰ生成回路４３０やＶＢＢ生成回路４４０を予め電源供給能力の大きなものとして設計しておいたり、あるいは同時に活性化されるメモリマクロセルの数を制限するような設計手法を採用しておく必要がある。ワード線の数が増加すれば電源回路の負荷が増加するためである。
なお、ＶＰＰ生成回路４３０やＶＢＢ生成回路４４０を予め電源供給能力の大きなものとして設計しておくことは、テスト回路４１０等を用いてテストを行なうテストモードの際に複数のメモリマクロセルでテストを並行して行なうように構成したい場合に必要な設計でもあるので、そのような思想の下に設計されたチップにおいては本実施例を適用することに伴う設計負担の増加やチップ面積増加も実質的にないものとみなすことができる。
図５には、一例として、各メモリマクロセルのメモリマットの数を増やすことでチップ全体として記憶容量を増加させる場合の構成が示されている。図５において、符号ＭＡＴで示されているのが各々メモリマットであり、これらのうち破線で示されているものは図４における各マクロクロセルに設けられているメモリマット、一点鎖線で示されているものは増加されたメモリマットである。このように、データ線方向にメモリマットの数を増加させることにより、ワード線方向のメモリマクロセル列の長さは変化しないため、電源＆ＤＦＴマクロセル４００の設計変更は不要であり、図４の電源＆ＤＦＴマクロセル４００，４００’をそのまま流用することができる。
図６には、本発明を適用した論理・メモリ混載ＬＳＩのレイアウトの第３の実施例が示されている。この実施例のレイアウトが図４のレイアウトと異なる点は、論理回路部２００およびメモリマクロセル３００を挟んでチップの左右両端すなわちワード線と直交するように、テスト回路４１０とＶＲＥＦ生成回路４２０、ＶＰＰ生成回路４３０を有する電源＆ＤＦＴマクロセル４００およびＶＰＰ生成回路４３０’とＶＢＢ生成回路４４０を有する電源＆ＤＦＴマクロセル４００’が設けられている点である。
なお、この実施例でも電源＆ＤＦＴマクロセル４００’内のＶＰＰ生成回路４３０’とＶＢＢ生成回路４４０は、反対側の辺（図では右端）にある電源＆ＤＦＴマクロセル４００のＶＲＥＦ生成回路４２０で生成された電圧ＶＲＥＦを受けてそれぞれ昇圧電圧ＶＰＰとＶＢＢを生成するように構成される。他の構成は図４と同じであるので、説明は省略する。
図６の実施例は、複数のメモリマクロセル３００を、互いにワード線が同一方向となるようにチップ上に並べて配置しその両側に電源＆ＤＦＴマクロセル４００，４００’を配置した構成である。そのため、チップに内蔵されるメモリの記憶容量を増やしたい場合には、各メモリマクロセル内のデータ線の数を増やすかあるいはメモリマクロセルが複数のメモリマットで構成されている場合にはワード線方向にメモリマットの数もしくはメモリマクロセル３００の並び方向のメモリマクロセルの数を増やすことにより電源＆ＤＦＴマクロセル４００を変更することなく対応することができる。
つまり、前述したように、メモリの記憶容量を増やす方法としては、ワード線の数（メモリ行）を増やす方法とデータ線の数（メモリ列）を増やす方法の２つがあるが、図６のようなレイアウトにおいて、メモリマクロセル内のワード線の数を増やすと電源＆ＤＦＴマクロセル４００の幅とメモリマクロセル３００の幅とが合わなくなるため無駄な領域が生じる。
そして、このような無駄な領域をなくすには電源＆ＤＦＴマクロセル４００を再設計する必要が生じるという不具合があるが、データ線の数あるいはワード線方向のメモリマットの数もしくはメモリマクロセル３００の並び方向のメモリマクロセルの数を増やすようにすることで、電源＆ＤＦＴマクロセル４００を変更することなく記憶容量を増加させることができる。ただし、図５の実施例と同様に、電源＆ＤＦＴマクロセル４００に設けられるＶＰＰ生成回路４３０やＶＢＢ生成回路４４０を予め電源供給能力の大きなものとして設計しておいたり、あるいは同時に活性化されるメモリマクロセルの数を制限するような設計手法を採用しておく必要はある。
なお、メモリマクロセル内のデータ線の数を増やしたりマットの数を増やす場合にはメモリマクロセルの再設計が必要であるので、メモリマクロセルの数を増やすのが最も設計負担の少ない方法である。
図７には、一例として、メモリマクロセル３００の並び方向のメモリマクロセルの数を増やすことでチップ全体として記憶容量を増加させる場合の構成が示されている。このように、メモリマクロセル３００の並び方向にメモリマクロセルの数を増加させることにより、データ線方向のメモリマクロセルの長さは変化しないため、電源＆ＤＦＴマクロセル４００の設計変更が不要となり、図６の電源＆ＤＦＴマクロセル４００をそのまま流用することができる。ただし、各メモリマクロセルが複数のメモリマットで構成されている場合に、各マクロクロセル内のメモリマットの数をワード線方向に増加させるようにしても電源＆ＤＦＴマクロセル４００を設計変更することなくチップに内蔵されるメモリの記憶容量を増加させることができる。
記憶容量を増加させるのにメモリマットの数を増加させるかメモリマクロセルの数を増加させるかは、もともとのメモリマクロセルの形状すなわち縦と横の長さの比にも関係する。具体的には、図６のようにメモリマクロセルのワード線方向の長さがデータ線方向の長さよりも短い場合には、メモリマクロセルの数を増加させてもチップの幅がそれほど大きくならないが、メモリマクロセルのワード線方向の長さがデータ線方向の長さよりも長い場合には、メモリマクロセルの数を増加させるとチップの幅が極端に長くなることがあるので、このような場合にはメモリマットの数を増やす方が良いと考えられる。
次に、本発明を適用した論理・メモリ混載ＬＳＩのレイアウトの他の実施例を、図８および図９を用いて説明する。なお、図３と同一の回路や部位には同一の符号を付して重複した説明は省略する。
図８の実施例は、電源＆ＤＦＴマクロセル４００をチップの辺に沿って配置する代わりにチップの一箇所（図では論理回路部２００の一部）に配置したものである。このようなレイアウトにおいては、ＶＰＰ生成回路４３０から各メモリマクロセルまでの給電線の長さのばらつきが図３の実施例に比べて大きくなるという若干のデメリットはあるものの、電源＆ＤＦＴマクロセル４００が複数のメモリマクロセルに対して共通の回路として設けられるため、各メモリマクロセル毎に電源＆ＤＦＴマクロセルを設ける従来方式に比べてチップ面積が小さくなるとともにチップ全体としての消費電力も減らすことができる。また、メモリの記憶容量の変更する場合にワード線方向とデータ線方向のどちらを変更する場合であっても、論理回路部の再設計をすることで電源＆ＤＦＴマクロセルの変更が不要になる等の効果が得られる。
図９の実施例は、図３の実施例における電源＆ＤＦＴマクロセル４００を論理・メモリ混載ＬＳＩのチップ上に設ける代わりに別のチップ６００として構成し、論理・メモリ混載ＬＳＩチップ１００と共にセラミックなどから成る１つのパッケージ７００内に実装しチップ間をボンディングワイヤ８００で接続してマルチチップ・モジュールとして構成するようにしたものである。
この実施例は、メモリマクロセル３００にＶＰＰなどの電圧を供給する配線の抵抗やデバイスの体積が図３の実施例に比べて若干大きくなるというデメリットはあるものの、各メモリマクロセル毎に電源＆ＤＦＴマクロセルを設ける従来方式に比べてモジュール全体としての消費電力を減らすことができ、また各々のチップ面積を小さくできるため、チップ歩留の向上が可能であリコストを削減できる等の効果が得られる。
次に、ガードリング領域に設けられる配線５００の構造について、図１０および図１１を用いて説明する。図１０はガードリング領域の一部（チップの角部）を拡大して示す平面断面図、図１１はガードリング領域の断面構造を示す図で、図１０は図１１におけるＢ−Ｂ線に沿った断面、また図１１は図１０におけるＡ−Ａ線に沿った断面をそれぞれ示す。なお、図１０および図１１においては、配線を構成する各導電層間に介在する絶縁膜の図示が省略されている。
５１０はガードリングで、このガードリング５１０は高さ方向に沿ってほぼ一列をなすように形成された複数の導電層５１１〜５１７とこれら各導電層５１１〜５１７間の絶縁膜にチップのエッジと平行な方向に連続して形成されたコンタクトホールに充填された導電体（ビア）５２１〜５２７とにより壁状に形成され、チップの外側から水分等が侵入するのを防止する機能を有する。このガードリング５１０には接地電位ＶＳＳが印加されて、半導体チップ１００に基板電位を与える給電線を兼ねるようにされている。
ガードリング５１０の内側の最上層の導電層５３７とその下の導電層５３６は、電源＆ＤＦＴマクロセル４００で生成されたワード線選択電圧ＶＰＰをメモリマクロセルに供給するための配線である。ＶＰＰを供給する導電層５２６のすぐ下の導電層により形成されている複数の配線５４５はＤＦＴ回路で生成された信号を伝達するための配線、その内側の配線５５５は電源＆ＤＦＴマクロセル４００で生成されたメモリセル基板電圧ＶＢＢをメモリマクロセルに供給するための配線である。
上記ＤＦＴ用配線５４５の２つ下の導電層には、接地電位ＶＳＳが印加された配線５６３と、ＤＦＴ回路で生成された信号を伝達するための配線５４３が設けられている。また、上記ＶＳＳ用配線５６３とガードリング５１０を構成する導電層５１３との間には、電源＆ＤＦＴマクロセル４００で生成された基準電圧ＶＲＥＦをＶＰＰ生成回路５３０やＶＢＢ生成回路５４０に供給するための配線５７３が配置されている。そして、このＶＲＥＦ用配線５７３の下方には、ガードリング５１０を構成する導電層５１２が配線５７３の下側まで延設されている。このように、ＶＲＥＦ用配線５７３が、接地電位ＶＳＳが印加されたカードリング５１０と配線５６３と導電層５１２の延設部さらにはＤＦＴ用配線５４３、５４５によって囲まれた構造にされていることにより、配線間のカップリング容量でＶＲＥＦ用配線５７３にノイズがのるのを防止することができる。
ＶＲＥＦ用配線５７３と同一の導電層からなる上記ＤＦＴ用配線５４３に上方には、基板表面に形成されているＶＲＥＦ発生回路で生成された電圧ＶＲＥＦを上記ＶＲＥＦ用配線５７３に伝えるための配線５７４が設けられている。この配線５７４は、それよりも下層の導電層５７５，５７６，５７７を経て、基板表面のＶＲＥＦ発生回路を構成するＭＯＳＦＥＴ５８１，５８２のドレイン領域としての拡散層５８１ｄ，５８２ｄに接続されている。
なお、この配線５７４の形成部位を除いてＶＲＥＦ用配線５７３の上方に、配線５７４と同一の導電層で形成されガードリング５１０を構成する導電層５１４により形成された庇状の覆いを設けると、ノイズ防止上より望ましい結果が得られる。なお、図１０において符号ＶＩＡで示されているのは上下の配線間を接続するコンタクトホールに充填された導電体からなるビア、図１１において符号５８５で示されているのは電源電圧の変動を抑制するためのデカップリング容量である。
さらに、チップの最上方にはＰＩＱ（ポリイミド絶縁膜）からなる保護膜５９０が形成されており、上記ガードリング５１０および電源＆ＤＦＴマクロセル４００で生成された電圧ＶＰＰやＶＢＢをメモリマクロセルに供給するための配線５３７，５３６，５４５，５５５，５４３，５４２は、このＰＩＱからなる保護膜５９０から外側にはみ出さないように配置されている。言い換えると、配線５３７，５３６，５４５，５５５，５４３，５４２を完全に覆うように保護膜５９０がチップの縁部近傍まで形成されている。これにより、チップ組み立て時にチップ周辺部に形成されている配線が傷つけられるのをより確実に防止することができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施例では、メモリマクロセルに供給される電圧を生成するメモリ用電源発生回路とテスト信号を生成するテスト回路とを１つのマクロセルとして構成するようにしているが、メモリ用電源発生回路とテスト回路とを別のマクロセルとして構成することも可能である。また、本発明は、メモリ用電源発生回路のみ有しテスト回路を有しないＬＳＩにおいても適用することができる。
【産業上の利用可能性】  以上本発明を論理回路部とメモリとを有する論理・メモリ混載ＬＳＩに適用した場合を説明したが、本発明は、論理回路部とメモリ以外にアナログ回路を有するＬＳＩやメモリとアナログ回路とを有するＬＳＩなどにも利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成15年1月27日(2003.1.27)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】論理回路と複数のメモリ回路とが搭載されてなるメモリ内蔵半導体集積回路であって、前記複数のメモリ回路に対してそれらに必要な電圧を生成するメモリ用電源発生回路が共通の回路として半導体基板の一側に沿って配置されていることを特徴とするメモリ内蔵半導体集積回路。




【国際調査報告】
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