(57)【要約】不揮発性のメモリセルトランジスタは、ドレインからソースのみに電流が流れ、かつソース側のみで電荷を交換する指向性を有している。ワード線に接続される一対のメモリセルトランジスタのソースとドレインおよびドレインとソースとがそれぞれ接続されている。データの書き換え動作中に、一対のメモリセルトランジスタのソースおよびドレインには、逆の電圧が印加される。メモリセルトランジスタの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。したがって、一方のメモリセルトランジスタのデータのみを書き換えできる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを書き換えできる。
2004109806.tif 000002
【特許請求の範囲】
【請求項１】
ドレインからソースのみに電流が流れる指向性およびソース側のみで電荷交換が可能な指向性を有し、マトリックス状に配置された複数の不揮発性のメモリセルトランジスタと、
一方向に並ぶ前記メモリセルトランジスタの制御ゲート群にそれぞれ接続される複数のワード線と、
前記各ワード線に接続され互いに隣接する一対の前記メモリセルトランジスタにおける一方のメモリセルトランジスタのソースおよび他方のメモリセルトランジスタのドレインに接続される第１ビット線と、
前記一対のメモリセルトランジスタにおける一方のメモリセルトランジスタのドレインおよび他方のメモリセルトランジスタのソースに接続される第２ビット線とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求の範囲１の不揮発性半導体メモリにおいて、
前記各ワード線に接続される前記メモリセルトランジスタは、前記ドレインを一方向に向けて配置され、
前記ワード線に直交する直交方向に配列される前記メモリセルトランジスタは、前記ドレインおよび前記ソースを交互に逆向きにして配置され、
前記第１および第２ビット線は、前記ワード線に直交する方向に沿って、ツイストペア状に配線されていることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求の範囲２の不揮発性半導体メモリにおいて、
前記第１および第２ビット線は、第１配線層および第２配線層を使用して配線され、互いに向き合う前記ドレインが接続されるドレインノードおよび互いに向き合う前記ソースが接続されるソースノードで、前記配線層が入れ替えられていることを特徴とする不揮発性半導体メモリ。
【請求項４】
請求の範囲１の不揮発性半導体メモリにおいて、
前記各ワード線に接続される前記メモリセルトランジスタは、前記ドレインを一方向に向けて配置され、
前記ワード線に直交する直交方向に配列される前記メモリセルトランジスタは、前記ドレインおよび前記ソースを交互に逆向きにして配置され、
前記第１および第２ビット線は、前記ワード線に直交する方向に沿って、ジグザグ状に配線されていることを特徴とする不揮発性半導体メモリ。
【請求項５】
請求の範囲４の不揮発性半導体メモリにおいて、
前記第１および第２ビット線は、第１配線層のみを使用して配線されていることを特徴とする不揮発性半導体メモリ。
【請求項６】
請求の範囲１の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタに記憶されているデータを消去する消去動作において、前記メモリセルトランジスタの閾値電圧を、負の値に設定した後、消去状態を示す所定の正の値に設定する消去制御回路を備えていることを特徴とする不揮発性半導体メモリ。
【請求項７】
請求の範囲１の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタは、前記指向性を持たせるために、前記ドレインと制御ゲートの間にオフセット領域を有することを特徴とする不揮発性半導体メモリ。
【請求項８】
請求の範囲１の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタに保持されているデータを読み出し、再書き込みするリフレッシュ動作を、リフレッシュ要求に応じて実行するリフレッシュ制御回路を備えていることを特徴とする不揮発性半導体メモリ。
【請求項９】
請求の範囲８の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタのアクセス回数に応じて、前記リフレッシュ要求を発行するリフレッシュ要求回路を備えていることを特徴とする不揮発性半導体メモリ。
【請求項１０】
請求の範囲９の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタのアクセス回数をカウントするアクセスカウンタを備えていることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】  本発明は、不揮発性半導体メモリに関する。
【背景技術】  ＥＥＰＲＯＭ等の不揮発性半導体メモリは、メモリセルの電荷蓄積層中に電子を注入し、メモリセルの閾値電圧を変えることで、データを記憶する。一般に、閾値電圧が高く、読み出し動作中にメモリセルに電流が流れない状態が、″データ０″が書き込まれた状態（″０状態″＝プログラム状態）であり、閾値電圧が低く、読み出し動作中にメモリセルに電流が流れる状態が、″データ１″が書き込まれた状態（″１状態″＝消去状態）である。″０状態″および″１状態″は、読み出し動作中にメモリセルに流れる電流（メモリセル電流）を、リファレンスメモリセルに流れるリファレンス電流と比較することで検出される。この種の不揮発性半導体メモリの概要は、例えば、特開平６−６１５０５号公報に開示されている。
一般的なバイト書き換え型のＥＥＰＲＯＭは、メモリセル毎にデータを書き込み、あるいはデータを消去できる。しかし、ＥＥＰＲＯＭは、ゲート線（ワード線）およびビット線をメモリセルの制御ゲートにそれぞれ接続するために、メモリセル毎にセレクトゲート（セレクトトランジスタ）が必要である。このため、メモリセルの面積は大きくなり、大容量には不向きである。
一方、データの書き換え単位を大きくする代わりに、メモリセルの面積を小さくできるフラッシュメモリが開発されている。フラッシュメモリは、セレクトゲートを持たず、ワード線は複数のメモリセルの制御ゲートに共通に接続されている。また、ソース線は、書き換え単位であるブロック毎に共通に配線されている。フラッシュメモリの消去動作は、ブロック単位またはチップ一括で実施される。一般的なフラッシュメモリでは、消去の最小単位（ブロックサイズ）は、８ｋバイト程度である。
上述したフラッシュメモリでは、大容量のメモリを構成できる反面、データをメモリセル毎に書き換えができない。このため、用途が限定されてしまう。
一般に、メモリセルの特性は、全て同じではないため、メモリセルに同じ電界を与えても、閾値電圧の変化は同じにならない。すなわち、電荷交換速度は、ばらつく。フラッシュメモリでは、ブロック内のメモリセルが一括で消去される。このため、電荷蓄積層から電子を放出しやすいメモリセルが同じブロック内に存在すると、消去動作中に、そのメモリセルの閾値電圧は、負の値になってしまう（過消去セル）。
図１は、過消去セルと同じビット線に接続されたメモリセルからデータを読み出す例を示している。この例は、ＮＯＲ型のフラッシュメモリを示している。
図中、メモリセルＭＣ１は、書き込み動作によりフローティングゲートに電子が蓄積され、″論理０″を記憶している。メモリセルＭＣ２、ＭＣ３は、消去動作によりフローティングゲートから電子が放出され、″論理１″を記憶している。また、メモリセルＭＣ２は、電荷交換速度が速いため、前回の消去動作により閾値電圧が負になっている（過消去セル）。
データがメモリセルＭＣ１から読み出される場合、メモリセルＭＣ１に接続されたワード線ＷＬ１には、高電圧″Ｈ″が供給される。その他のメモリセルＭＣ２、ＭＣ３に接続されたワード線ＷＬ２、ＷＬ３には、低電圧″Ｌ″（例えば、接地電圧）が供給される。ソース線ＳＬには、接地電圧が供給される。
メモリセルＭＣ１〜ＭＣ３の閾値電圧が正しい値に設定されている場合、ワード線ＷＬ１を高電圧″Ｈ″に設定してもビット線ＢＬからソース線ＳＬに電流は流れない。このため、読み出し動作において、メモリセルＭＣ１に″論理０″が記憶されていると判定できる。しかし、メモリセルＭＣ２が過消去状態の場合、メモリセルＭＣ２のゲート電圧が０Ｖでも、メモリセルＭＣ２を介してビット線ＢＬからソース線ＳＬに電流が流れる。このため、メモリセルＭＣ１に″論理１″が記憶されていると判定される。すなわち、過消去セルの存在により、データの誤読み出しが発生する。
過消去を防止するために、消去状態のメモリセルの閾値電圧を高めに管理することが行われている。しかし、この場合、消去状態のメモリセルの閾値電圧と書き込み状態のメモリセルの閾値電圧との差は、小さくなる。このため、読み出しマージンが低下する。
また、過消去を防止するために、消去電圧を複数回に分けて与えることで、閾値電圧の変化を小さくし、多数のメモリセルが一度に過消去状態になることを防止している。また、過消去が起きた場合にも過消去状態から容易に復帰する工夫がなされている。しかし、この場合、消去時間は増加する。
以下、本発明に関連する先行技術文献を列記する。
【特許文献】（１）特開平６−６１５０５号公報
【発明の開示】
本発明の目的は、メモリセルの面積を増加させることなく、データをメモリセル毎に消去することにある。
本発明の別の目的は、データの読み出しマージンを向上し、データの誤読み出しを防止することにある。
本発明の不揮発性半導体メモリの一形態では、不揮発性のメモリセルトランジスタは、マトリックス状に配置されている。メモリセルトランジスタは、ドレインからソースのみに電流が流れ、かつ、ソース側のみで電荷が交換できる指向性を有している。一方向に並ぶメモリセルトランジスタの制御ゲート群は、ワード線にそれぞれ接続されている。
各ワード線に接続され互いに隣接する一対のメモリセルトランジスタにおける一方のメモリセルトランジスタのソースおよび他方のメモリセルトランジスタのドレインは、第１ビット線に接続されている。また、一方のメモリセルトランジスタのドレインおよび他方のメモリセルトランジスタのソースは第２ビット線に接続されている。すなわち、一方のメモリセルトランジスタのソースおよびドレインは、他方のメモリセルトランジスタのドレインおよびソースにそれぞれ接続される。このため、メモリセルトランジスタに保持されるデータの書き換え動作中に、一対のメモリセルトランジスタのソースおよびドレインには、常に逆の電圧が印加される。メモリセルトランジスタの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。したがって、同じワード線に接続された一対のメモリセルトランジスタのうち、一方のデータのみを書き換えできる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを書き換えできる。
例えば、消去動作において、メモリセル毎にデータを消去することで、各メモリセルを最適な消去状態に設定できる。例えば、データの論理をメモリセルの閾値電圧として記憶する場合、消去状態における閾値電圧の分布を狭くできる。このため、消去状態の閾値電圧と読み出しリファレンス電圧との差を大きくでき、読み出しマージンを向上できる。すなわち、データの誤読み出しを防止できる。
本発明の不揮発性半導体メモリの別の一形態では、各ワード線に接続されるメモリセルトランジスタは、ドレインを一方向に向けて配置されている。ワード線に直交する直交方向に配列されるメモリセルトランジスタは、ドレインおよびソースを交互に逆向きにして配置されている。第１および第２ビット線は、ワード線に直交する方向に沿って、ツイストペア状に配線されている。
直交方向に並ぶメモリセルトランジスタを折り返して配置することで、ドレインおよびソースをそれぞれ共通のノードに接続できる。このため、第１および第２ビット線を各ノードに接続するだけで、容易にツイストペア状に配線できる。一般に、不揮発性半導体メモリの読み出し動作では、ソースを接地電圧等に固定し、メモリセルトランジスタに流れる電流値に応じて論理値を判定する。この結果、ツイストペアビット線を構成することで、ビット線に読み出されるデータを外来ノイズから保護できる。
本発明の不揮発性半導体メモリの別の一形態では、第１および第２ビット線は、第１配線層および第２配線層を使用して配線されている。第１および第２ビット線は、互いに向き合うドレインが接続されるドレインノードおよび互いに向き合うソースが接続されるソースノードで配線層が入れ替えられている。ドレインノードおよびソースノードは、直交方向に並ぶメモリセルトランジスタの間に交互に一つずつ形成される。このため、第１および第２ビット線をツイストペア状に容易かつ効率的に配線できる。
本発明の不揮発性半導体メモリの別の一形態では、各ワード線に接続されるメモリセルトランジスタは、ドレインを一方向に向けて配置されている。ワード線に直交する直交方向に配列されるメモリセルトランジスタは、ドレインおよびソースを交互に逆向きにして配置されている。第１および第２ビット線は、ワード線に直交する方向に沿って、ジグザグ状に配線されている。
直交方向に並ぶメモリセルトランジスタを折り返して配置することで、ドレインおよびソースをそれぞれ共通のノードに接続できる。このため、第１および第２ビット線を各ノードに接続するだけで、容易にジグザグ状に配線できる。第１および第２ビット線は、交差させる必要がない。この結果、第１および第２ビット線を簡易に配線できる。
本発明の不揮発性半導体メモリの別の一形態では、第１および第２ビット線は、第１配線層のみを使用して配線されている。第１および第２ビット線をジグザグ状に配線することで、使用する配線層の数を最小にできる。この結果、チップコストを削減できる。
本発明の不揮発性半導体メモリの別の一形態では、メモリセルトランジスタに記憶されているデータを消去する消去動作において、消去制御回路は、メモリセルトランジスタの閾値電圧を負の値に設定する。この後、消去制御回路は、閾値電圧を消去状態を示す所定の正の値に設定する。
過消去を気にせずに消去動作ができるため、消去動作時間を短縮できる。より詳細には、メモリセルトランジスタを積極的に過消去状態に移行させることで、メモリセルトランジスタを徐々に消去状態に移行させる必要はない。いわゆるステップ消去は不要になる。
本発明の不揮発性半導体メモリの別の一形態では、メモリセルトランジスタのドレインと制御ゲートの間にオフセット領域を形成することで、メモリセルトランジスタに容易に指向性を持たせることができる。
本発明の不揮発性半導体メモリの別の一形態では、リフレッシュ制御回路は、リフレッシュ動作をリフレッシュ要求に応じて実行する。リフレッシュ動作は、メモリセルトランジスタに保持されているデータを読み出し、再書き込みする動作である。リフレッシュ動作により、メモリセルトランジスタに保持されているデータが、隣接するメモリセルトランジスタのアクセスによる干渉（ディスターブ）によって失われることを防止できる。本発明では、メモリセルトランジスタ毎に、消去動作を実行できるため、リフレッシュ動作を容易に実行できる。一方、一括消去型の不揮発性半導体メモリでは、リフレッシュ動作のために大きなバッファが必要になる。
本発明の不揮発性半導体メモリの別の一形態では、リフレッシュ要求回路は、メモリセルトランジスタの書き換え回数に応じて、リフレッシュ要求を発行する。所定のアクセス回数毎にリフレッシュ動作を実行することで、メモリセルトランジスタに保持されているデータが失われることを確実に防止できる。
本発明の不揮発性半導体メモリの別の一形態では、アクセスカウンタは、メモリセルトランジスタのアクセス回数をカウントする。アクセスカウンタを使用することで、所定のアクセス回数毎に容易にリフレッシュ動作を実行できる。
【図面の簡単な説明】  図１は、過消去セルが存在するときの問題点を示す回路図である。
図２は、本発明の不揮発性半導体メモリの第１の実施形態を示すブロック図である。
図３は、図２に示したメモリセルアレイの詳細を示す回路図である。
図４は、図３に示したメモリセルの構造を示す断面図である。
図５は、図３に示したメモリセルアレイの配線レイアウト図である。
図６は、消去状態および書き込み状態のメモリセルＭＣの閾値電圧を示す説明図である。
図７は、メモリセルの消去動作、書き込み動作および読み出し動作を示す説明図である。
図８は、消去動作、書き込み動作および読み出し動作においてメモリセルに与えられる電圧を示す説明図である。
図９は、本発明の不揮発性半導体メモリの第２の実施形態を示すブロック図である。
図１０は、図９に示したメモリセルアレイの詳細を示す回路図である。
図１１は、本発明の不揮発性半導体メモリの第３の実施形態を示すブロック図である。
【発明を実施するための最良の形態】  以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
図２は、本発明の不揮発性半導体メモリの第１の実施形態を示している。この不揮発性半導体メモリは、システムＬＳＩに搭載されるＮＯＲ型のＥＥＰＲＯＭコアとして形成されている。システムＬＳＩは、シリコン基板上にＣＭＯＳプロセスを使用して形成され、ＥＥＰＲＯＭコアとともにＣＰＵコアおよびＲＡＭコア等を有している。
ＥＥＰＲＯＭは、動作制御回路１０、書き込み制御回路１２、消去制御回路１４、昇圧回路１６、負電圧生成回路１８、アドレスラッチ２０、メモリコア２２および入出力バッファ２４を有している。メモリコア２２は、コラムデコーダ２６、ロウデコーダ２８、データラッチ３０、コラムゲート３２およびメモリセルアレイ３４を有している。
動作制御回路１０は、制御端子ＣＮＴを介して供給される制御信号ＣＮＴ（チップイネーブル信号、ライトイネーブル信号、出力イネーブル信号など）、およびデータ端子ＤＱを介して供給されるコマンド信号を受け、これ等信号に応じて読み出し動作、書き込み動作（プログラム動作）、および消去動作を実行するための制御信号を生成する。
書き込み制御回路１２は、動作制御回路１０から書き込み動作の指示を受けたときに動作し、メモリコア２２を書き込み動作をさせるための制御信号を出力する。消去制御回路１４は、動作制御回路１０から消去動作の指示を受けたときに動作し、メモリコア２２を消去動作をさせるための制御信号を出力する。
昇圧回路１６は、動作制御回路１０からの制御信号に応答して動作し、電源電圧を利用して昇圧電圧を生成する。生成した昇圧電圧は、後述するワード線ＷＬの電圧等に使用される。負電圧生成回路１８は、動作制御回路１０からの制御信号に応答して動作し、電源電圧を利用して負電圧を生成する。生成した負電圧は、後述するワード線ＷＬの電圧等に使用される。
アドレスラッチ２０は、アドレス端子ＡＤを介して供給されるアドレス信号ＡＤをラッチし、ラッチしたアドレスをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、アドレス信号ＡＤの上位ビットで構成され、コラムアドレス信号ＣＡＤは、アドレス信号ＡＤの下位ビットで構成される。
入出力バッファ２４は、データ端子ＤＱを介してコマンド信号を受け、受けた信号を動作制御回路１０に出力する。また、入出力バッファ２４は、データ端子ＤＱから書き込みデータを受け、また、データ端子ＤＱに読み出しデータを出力する。
コラムデコーダ２６は、コラムアドレス信号ＣＡＤをデコードし、コラムアドレス信号ＣＡＤに応じてコラム選択信号ＣＬのいずれかを選択する。ロウデコーダ２８は、ロウアドレス信号ＲＡＤをデコードし、ロウアドレス信号ＲＡＤに応じてワード線ＷＬのいずれかを選択する。選択されたワード線ＷＬは、動作モードに応じて所定の電圧に設定される。例えば、ワード線ＷＬは、消去動作中に−９Ｖに設定され、書き込み動作中に９Ｖに設定され、読み出し動作中に５Ｖに設定される。これ等電圧は、負電圧生成回路１８および昇圧回路１６により電源電圧（例えば３Ｖ）から生成される。
データラッチ３０は、メモリセルアレイ３４から読み出されるデータをラッチし、あるいはデータ端子ＤＱを介して供給されるメモリセルアレイ３４への書き込みデータをラッチする。コラムゲート３２は、コラム選択信号ＣＬに応じてオンするコラムスイッチ（図示せず）を有している。コラムスイッチのオンにより、メモリセルアレイ３４のビット線はデータラッチ３０に接続される。
図３は、図２に示したメモリセルアレイ３４の詳細を示している。
メモリセルアレイ３４は、マトリックス状に配置される複数の不揮発性のメモリセルＭＣ（ＭＣ００、ＭＣ０１、ＭＣ０２、．．．）と、メモリセルＭＣの制御ゲートＧに接続されるワード線ＷＬと、メモリセルのドレインＤまたはソースＳに接続されるビット線ＢＬ（ＢＬ０、ＢＬ１、．．．）とを有している。ワード線ＷＬは、図の横方向に向けて配線され、ビット線ＢＬは、図の縦方向に向けて配線されている。
メモリセルＭＣは、電荷を蓄積するフローティングゲートＦＧを有するトランジスタ（メモリセルトランジスタ）で構成されている。フローティングゲートＦＧは、ポリシリコン等の導電膜で形成されている。メモリセルＭＣは、ドレインからソースのみに電流が流れる指向性を有している。このため、図においては、等価的にドレインＤにダイオードを付している。フローティングゲートＦＧとソースＳとの間の丸印は、電荷交換位置を示している。メモリセルＭＣは、電流の指向性を有しているため、フローティングゲートに対して図に示した電荷交換位置でのみ電荷を出し入れできる。この実施形態では、各メモリセルＭＣは、電気的に書き換え可能な２値メモリセルとして動作する。
各ワード線ＷＬ（ＷＬ０、ＷＬ１、．．．）に制御ゲートＧが接続されるメモリセルＭＣ（図の横方向に沿って配置されるメモリセルＭＣ）は、ドレインＤが同じ向きに配置されている。例えば、ワード線ＷＬ０に接続されるメモリセルＭＣ００、ＭＣ０１、．．．のドレインＤは、図の上側に配置され、ワード線ＷＬ１に接続されるメモリセルＭＣ１０、ＭＣ１１、．．．のドレインＤは、図の下側に配置されている。
ワード線ＷＬに直交する方向（図の縦方向）に並ぶメモリセルＭＣ（例えば、ＭＣ００、ＭＣ１０、ＭＣ２０、．．．）は、ドレインＤとソースＳとを交互に逆にして配置されている。縦方向に隣接するメモリセルＭＣは、ソースＳが共通のソースノードＳＮＤを介して接続され、ドレインＤが共通のドレインノードＤＮＤを介して接続されている。
ソースノードＳＮＤおよびドレインノードＤＮＤには、ツイストペア状に配線されたビット線ＢＬ（ＢＬ０、ＢＬ１、．．．）が接続されている。より詳細には、各ワード線ＷＬ（例えば、ＷＬ１）に接続される互いに隣接する一対のメモリセル（例えば、ＭＣ１０、ＭＣ１１）に着目すると、ビット線ＢＬ１（第１ビット線）は、一方のメモリセルＭＣ１０のソースＳおよび他方のメモリセルＭＣ１１のドレインＤに接続されている。ビット線ＢＬ０（第２ビット線）は、一方のメモリセルＭＣ１０のドレインＤおよび他方のメモリセルＭＣ１１のソースＳに接続されている。縦方向に並ぶメモリセルＭＣを折り返して配置することで、ドレインＤおよびソースＳをそれぞれ共通のノードＤＮＤ、ＳＮＤに接続できる。このため、ビット線ＢＬを、各ノードに接続するだけで容易にツイストペア状に配線できる。
図４は、図３に示したメモリセルＭＣの構造を示している。
メモリセルＭＣは、上述した電流指向性を持たせるために、ドレインＤとフローティングゲートＦＧの間にオフセット領域ＯＡが形成されている。これに対して、ソースＳとフローティングゲートＦＧの一部は、オーバラップしている。
オフセット構造は、ドレインＤを形成するためのイオンを、制御ゲートＣＧおよびフローティングゲートＦＧの両側にサイドウォールを形成した後に打ち込み、熱処理することで形成される。ソースＳは、エッチングにより制御ゲートＣＧおよびフローティングゲートＦＧを形成した直後にイオンを打ち込み、熱処理することで形成される。オフセット構造により、電流がドレインＤからソースＳに向かってのみ流れる指向性と、フローティングゲートＦＧの電子がソース領域Ｓのみで交換される局所性を容易に得ることができる。
図５は、図３に示したメモリセルアレイ３４の配線レイアウトを示している。
拡散領域ＤＩＦは、図の縦方向に帯状に形成されている。メモリセルＭＣのソースＳおよびドレインＤは、ワード線ＷＬ（ＷＬ０、ＷＬ１、．．．）により覆われていない拡散領域ＤＩＦにより形成されている。図中にＸを付した四角形は、第１および第２金属配線層Ｍ１、Ｍ２と拡散領域ＤＩＦとを互いに接続するコンタクト領域を示している。コンタクト領域は、図の縦方向に隣接するメモリセルＭＣのソースＳを互いに接続するソースノードＳＮＤまたはドレインＤを互いに接続するドレインノードＤＮＤにも対応している。
ビット線ＢＬ（ＢＬ０、ＢＬ１、．．．）は、第１金属配線Ｍ１および第２金属配線層Ｍ２を使用して、ツイストペア状に配線されている。ビット線ＢＬは、コンタクト領域（ドレインノードＳＮＤおよびソースノードＤＮＤ）で、配線層が入れ替えられている。ビット線ＢＬをドレインノードＳＮＤおよびソースノードＤＮＤに交互に接続することで、ツイストペア構造を容易かつ効率的に構成できる。
後述するように、互いに隣接するビット線ＢＬ（例えば、ＢＬ０とＢＬ１）は、一方が読み出し動作中に所定の電圧に設定され、他方が接地電圧（０Ｖ）に設定される。このため、隣接するビット線ＢＬをツイストペアにすることで、シールド効果によって外来ノイズの影響を受けにくくできる。この結果、高い耐ノイズ性を有するＥＥＰＲＯＭが構成できる。
図６は、消去状態および書き迭み状態のメモリセルＭＣの閾値電圧を示している。図の上側の分布は、本発明を適用した場合を示している。図の下側の分布は、本発明の適用前を示している。
本発明において、メモリセルＭＣに″論理１″を書き込む消去動作では、まず、図１に示した消去制御回路１４は、メモリセルＭＣの閾値電圧を負の値に設定する。具体的には、消去するメモリセルＭＣの閾値電圧は、負の消去ベリファイ電圧ＶＥ１以下に設定される（図６（ａ））。次に、消去制御回路１４は、消去するメモリセルＭＣの閾値電圧を、正の消去ベリファイ電圧ＶＥ２以上に設定する。このため、メモリセルＭＣの閾値電圧は、消去状態を示す所定の正の値に再設定される（図６（ｂ））。
積極的にメモリセルトランジスタを過消去させることで、メモリセルトランジスタを徐々に消去状態に移行させる必要はない。いわゆるステップ消去は不要になる。このため、消去動作時間を短縮できる。
一般に、トンネル効果を利用したフローティングゲートＦＧからの電子の引き抜き速度は遅い。さらに、従来の消去動作では、過消去を防止するために、ゲート電圧を低くに設定し、かつ電圧の印加を複数回に分けている。このため、消去時間は数１００ｍｓを要している。本発明では、過消去を積極的に利用することでゲート電圧を従来より高く設定できる。このため、閾値電圧を負の値に設定するための時間は、数ｍｓになる。
本発明の消去動作において閾値電圧の負から正への移行は、フローティングゲートＦＧへのホットエレクトロンの注入により行う。一般に、ホットエレクトロンの注入速度は高く、数μｓ程度である。このため、本発明の消去動作時間は、数ｍｓになる。
メモリセルＭＣに″論理０″を書き込む書き込み動作（プログラム動作）では、図１に示した書き込み制御回路１２は、データを書き込むメモリセルＭＣの閾値電圧を、書き込みベリファイ電圧ＶＷ以上に設定する（図６（ｃ））。
読み出し動作では、メモリセルＭＣに保持されている論理値は、メモリセルＭＣのソース・ドレイン間を流れるメモリセル電流を、リファレンス電流と比較することで判定される。換言すれば、メモリセルＭＣの閾値電圧が、読み出しリファレンス電圧ＶＲＥＦより低いときに″論理１″と判定される。メモリセルＭＣの閾値電圧が、読み出しリファレンス電圧ＶＲＥＦより高いときに″論理０″と判定される。
″論理１″の読み出しマージンＲＭ１は、消去状態のメモリセルＭＣの閾値電圧の最大値と読み出しリファレンス電圧ＶＲＥＦとの差で表される。″論理０″の読み出しマージンＲＭ０は、プログラム状態のメモリセルＭＣの閾値電圧の最小値と読み出しリファレンス電圧ＶＲＥＦとの差で表される。この実施形態では、後述するように、メモリセルＭＣ毎にデータを消去できるため、各メモリセルＭＣを最適な閾値電圧に設定できる。すなわち、消去状態の閾値電圧の分布幅は、小さくなる。この結果、読み出しマージンＲＭ１、ＲＭ０を大きくでき、データの誤読み出しを防止できる。
一方、本発明の適用前の消去動作では、消去するメモリセルＭＣの閾値電圧は、正の消去ベリファイ電圧ＶＥ以下に設定される（図６（ｄ））。この際、消去動作は、閾値電圧が負の値に設定される過消去を防止するために、複数回に分けて実行される。このため、消去動作時間は本発明に比べ長くなる。また、フラッシュメモリでは、多数のメモリセルＭＣが一度に消去される。このため、消去状態の閾値電圧の分布は、広がってしまう。さらに、閾値電圧の最小値が負にならないようにするために、消去ベリファイ電圧ＶＥは、高く設定する必要がある。この結果、消去状態の閾値電圧の最大値は高くなり、読み出しマージンＲＭ１、ＲＭ０は小さくなる。
図７は、メモリセルＭＣの消去動作、書き込み動作および読み出し動作を示している。
消去動作では、制御ゲートＧおよびソースＳは、−９Ｖ、５Ｖにそれぞれ設定される。ドレインＤは、フローティング状態に設定される。フローティングゲートＦＧとソースＳとの間の酸化膜に高電界が印加されることで、フローティングゲートＦＧ中の電子は、トンネル効果によりソースＳに引き抜かれる。すなわち、閾値電圧は、低くなる。
プログラム動作では、制御ゲートＧ、ソースＳ、ドレインＤは、−９Ｖ、０Ｖ、５Ｖにそれぞれ設定される。高エネルギーのホットエレクトロンは、ソース・ドレイン間を流れる電流によって発生し、フローティングゲートＦＧに注入される。すなわち、閾値電圧は、高くなる。
読み出し動作では、制御ゲートＧ、ソースＳ、ドレインＤは、５Ｖ、０Ｖ、１Ｖにそれぞれ設定される。メモリセルＭＣの閾値電圧が低い場合（論理″１″の読み出し）、ソース・ドレイン間に電流が流れる。そして、ソース・ドレイン電流が、リファレンス電流より大きいことが判定され、論理″１″が読み出される。メモリセルＭＣの閾値電圧が高い場合（論理″０″の読み出し）、ソース・ドレイン間に電流は流れない。そして、ソース・ドレイン電流が、リファレンス電流より小さいことが判定され、論理″０″が読み出される。
なお、図中の括弧内に示すように、ソースＳとドレインＤが入れ替える場合、各動作は、正常に実行されない。すなわち、ソース・ドレイン電流に指向性がある。
図８は、消去動作、書き込み動作および読み出し動作において、メモリセルＭＣに与えられる電圧を示している。メモリセルＭＣの末尾の数字は、図３におけるメモリセルＭＣの位置を示している。
この例では、ワード線ＷＬ２に接続されたメモリセルＭＣ２１に対して消去動作、書き込み動作および読み出し動作が実行される。メモリセルＭＣ２１の制御ゲートＧ、ソースＳ、ドレインＤに印加される電圧は、上述した図７と同じである。
メモリセルＭＣ２０、ＭＣ２２は、メモリセルＭＣ２１と同じワード線ＷＬ２に接続されている。このため、これらの制御ゲートＧには、メモリセルＭＣ２１の制御ゲートＧと同じ電圧が印加される。メモリセルＭＣ２０では、ビット線ＢＬ０、ＢＬ１に接続されるソースＳ、ドレインＤは、メモリセルＭＣ２１と逆になる。このように、同じワード線ＷＬ２に接続される一対のメモリセルＭＣ２０、ＭＣ２１のソースＤおよびドレインＤには、常に逆の電圧が印加される。メモリセルＭＣ２０のドレインＤは、メモリセルＭＣ２１のソースＳと同じ電圧に設定される。
消去動作中に、メモリセルＭＣ２１と同じワード線ＷＬ２および同じビット線ＢＬ０、ＢＬ１に接続されるメモリセルＭＣ２０は、電流の指向性により、フローティングゲートＦＧ中の電子をドレインＤに放出しない。このため、メモリセルＭＣ２０のデータは、消去されない。すなわち、同じワード線ＷＬ２に接続された一対のメモリセルＭＣ２０、ＭＣ２１のうち一方のデータのみを消去できる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを消去できる。
メモリセルＭＣ２１と同じワード線ＷＬ２に接続されるメモリセルＭＣ２２のソースＳおよびドレインＤは、ともに０Ｖに設定される。メモリセルＭＣ２２は、ソース・ゲート間の電界強度が小さい。このため、フローティングゲートＦＧ中の電子は、ドレインＤに放出されず、メモリセルＭＣ２２のデータは、消去されない。なお、ビット線ＢＬ２、ＢＬ３を０Ｖ、５Ｖにそれぞれ設定することで、メモリセルＭＣ２１とともに、メモリセルＭＣ２２の消去動作を実行できる。メモリセルＭＣ２３、ＭＣ２４、．．．も同様である。
メモリセルＭＣ２１に対して図の縦方向に隣接するメモリセルＭＣ１１、ＭＣ３１、．．．は、メモリセルＭＣ２１と異なるワード線ＷＬ１、ＷＬ３にそれぞれ接続されている。ワード線ＷＬ１、ＷＬ３、．．．は、消去動作中に０Ｖに設定されるため、メモリセルＭＣ１１、ＭＣ３１、．．．のデータは、消去されない。メモリセルＭＣ１０、ＭＣ３０、．．．も同様である。したがって、メモリセルＭＣ２１のデータのみが消去される。
プログラム動作中に、メモリセルＭＣ２１と同じワード線ＷＬ２および同じビット線ＢＬ０、ＢＬ１に接続されるメモリセルＭＣ２０は、電流の指向性により、ドレインＤからフローティングゲートＦＧ中にホットエレクトロンを注入できない。このため、メモリセルＭＣ２０は、プログラムされない。
メモリセルＭＣ２１と同じワード線ＷＬ２に接続されるメモリセルＭＣ２２のソースＳおよびドレインＤは、ともに０Ｖに設定される。このため、ホットエレクトロンは、ドレインＤからフローティングゲートＦＧ中に注入されず、メモリセルＭＣ２２は、プログラムされない。したがって、メモリセルＭＣ２１にのみデータが書き込まれる。なお、ビット線ＢＬ２、ＢＬ３を５Ｖ、０Ｖにそれぞれ設定することで、メモリセルＭＣ２１とともに、メモリセルＭＣ２２の書き込み動作を実行できる。メモリセルＭＣ２３、ＭＣ２４、．．．も同様である。
メモリセルＭＣ２１に対して図の縦方向に隣接するメモリセルＭＣ１１、ＭＣ３１、．．．は、メモリセルＭＣ２１と異なるワード線ＷＬ１、ＷＬ３、．．．にそれぞれ接続されている。ワード線ＷＬ１、ＷＬ３、．．．は、プログラム動作中に０Ｖに設定されるため、メモリセルＭＣ１１、ＭＣ３１、．．．は、プログラムされない。メモリセルＭＣ１０、ＭＣ３０、．．．も同様である。
読み出し動作中に、メモリセルＭＣ２１と同じワード線ＷＬ２および同じビット線ＢＬ０、ＢＬ１に接続されるメモリセルＭＣ２０は、電流の指向性により、ソースＳからドレインＤに電流が流れない。このため、ビット線ＢＬ０、ＢＬ１間には、メモリセルＭＣ２１のメモリセル電流のみが流れる。すなわち、メモリセルＭＣ２１のデータは、正しく読み出される。
メモリセルＭＣ２１と同じワード線ＷＬ２に接続されるメモリセルＭＣ２２のソースＳおよびドレインＤは、ともに０Ｖに設定される。メモリセルＭＣ２２のメモリセル電流が流れないため、メモリセルＭＣ２２の読み出し動作は実行されない。なお、ビット線ＢＬ２、ＢＬ３を１Ｖ、０Ｖにそれぞれ設定することで、メモリセルＭＣ２１とともに、メモリセルＭＣ２２の読み出し動作を実行できる。
メモリセルＭＣ２１に対して図の縦方向に隣接するメモリセルＭＣ１１、ＭＣ３１、．．．は、メモリセルＭＣ２１と異なるワード線ＷＬ１、ＷＬ３、．．．にそれぞれ接続されている。ワード線ＷＬ１、ＷＬ３、．．．は、読み出し動作中に０Ｖに設定されるため、メモリセルＭＣ１１、ＭＣ３１、．．．の読み出し動作は、実行されない。メモリセルＭＣ１０、ＭＣ３０、．．．も同様である。
以上、本実施形態では、同じワード線ＷＬに接続される一対のメモリセルＭＣのソースＳとドレインＤおよびドレインＤとソースＳとがそれぞれ接続される。メモリセルＭＣは、ドレインＤからソースＳのみに電流が流れ、かつ、ソースＳ側のみで電荷が交換できる指向性を有している。データの書き換え動作中に、一対のメモリセルＭＣのソースＳおよびドレインＤには、逆の電圧が印加される。メモリセルＭＣの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。したがって、メモリセルサイズを増加させることなく、メモリセルＭＣ毎にデータを書き換えできる。
消去動作において、メモリセルＭＣ毎にデータを消去するため、消去状態における閾値電圧を所望の値に高い精度で設定できる。閾値電圧の分布を狭くできるため、読み出しマージンを向上できる。
ビット線ＢＬがツイストペア状に配線されるため、一方のビット線ＢＬに読み出されるデータを外来ノイズから保護できる。ビット線ＢＬが、第１および第２配線層Ｍ１、Ｍ２を使用して配線され、ドレインノードＤＮＤおよびソースノードＳＮＤで配線層が入れ替えられている。このため、ビット線ＢＬをツイストペア状に容易かつ効率的に配線できる。
消去動作中に、メモリセルＭＣの閾値電圧は、負の値に設定された後、消去状態を示す正の値に設定される。メモリセルの閾値電圧を少しずつ下げる必要がないため、消去動作時間を短縮できる。
ドレインＤと制御ゲートＧの間にオフセット領域を形成することで、メモリセルＭＣに容易に指向性を持たせることができる。
図９は、本発明の不揮発性半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、第１の実施形態のメモリセルアレイ３４の代わりにメモリセルアレイ３４Ａが形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この不揮発性半導体メモリは、システムＬＳＩに搭載されるＮＯＲ型のＥＥＰＲＯＭコアとして形成されている。
図１０は、図９に示したメモリセルアレイ３４Ａの詳細を示している。
メモリセルアレイ３４Ａは、ビット線ＢＬの配線が第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。ビット線ＢＬ（ＢＬ１、ＢＬ２、．．．）は、図の縦方向に沿ってジグザグ状に配線されている。より詳細には、ビット線ＢＬ１は、図の縦方向に並ぶメモリセルＭＣ００、ＭＣ１０、ＭＣ２０、．．．のソースＳおよび図の縦方向に並ぶメモリセルＭＣ０１、ＭＣ１１、ＭＣ２１、．．．のドレインＤに接続されている。ビット線ＢＬ２は、図の縦方向に並ぶメモリセルＭＣ０１、ＭＣ１１、ＭＣ２１、．．．のソースＳおよび図の縦方向に並ぶメモリセルＭＣ０２、ＭＣ１２、ＭＣ２２１、．．．のドレインＤに接続されている。ビット線ＢＬ１、ＢＬ２、．．．は、第１配線層のみを使用して配線されている。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ビット線ＢＬをジグザグ状に配線することで、ビット線ＢＬの交差をなくすことできる。この結果、ビット線ＢＬを第１配線層のみを使用して簡易に配線できる。使用する配線層の数を最小限にできるため、ＥＥＰＲＯＭコアを搭載するシステムＬＳＩのチップコストを削減できる。
図１１は、本発明の不揮発性半導体メモリの第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、第１の実施形態の動作制御回路１０の代わりに動作制御回路１０Ａが形成されている。また、アクセスカウンタ３６およびリフレッシュ要求回路３８が新たに形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この不揮発性半導体メモリは、システムＬＳＩに搭載されるＮＯＲ型のＥＥＰＲＯＭコアとして形成されている。
動作制御回路１０Ａは、第１の実施形態の動作制御回路１０の機能に、リフレッシュ要求回路３８からのリフレッシュ要求信号ＲＲＥＱを受けてリフレッシュ動作を実行するリフレッシュ制御回路の機能を付加して構成されている。また、動作制御回路１０Ａは、消去動作および書き込み動作毎にアクセス信号ＡＣＳを出力する。リフレッシュ動作は、メモリセルＭＣに保持されているデータを読み出し、読み出したデータを同じメモリセルに再書き込みする動作である。
アクセスカウンタ３６は、動作制御回路１０Ａから出力されるアクセス信号ＡＣＳを、ロウアドレス信号ＲＡＤ毎にカウントする。ロウアドレス信号ＲＡＤにより、アクセスされるワード線ＷＬが認識され、アクセスされるメモリセルＭＣが認識される。アクセスカウンタ３６は、カウンタ値が所定数を超えたときに、カウンタ信号ＣＯＵＮＴを出力する。カウンタ信号ＣＯＵＮＴは、ロウアドレス信号ＲＡＤのビット毎にそれぞれ出力される。
リフレッシュ要求回路３８は、カウンタ信号ＣＯＵＮＴに応答して、リフレッシュ要求信号ＲＲＥＱおよびリフレッシュアドレス信号ＲＥＦＡＤを出力する。リフレッシュアドレス信号ＲＥＦＡＤは、リフレッシュ動作中にロウアドレス信号ＲＡＤとして使用される。すなわち、この実施形態では、ワード線ＷＬ毎にリフレッシュ動作が実行される。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ワード線ＷＬに接続されるメモリセルＭＣが所定数アクセスされる毎にリフレッシュ動作を実行する。このため、メモリセルＭＣに保持されているデータが、隣接するメモリセルＭＣのアクセスによる干渉（ディスターブ）により失われることを防止できる。
本発明では、消去動作は、メモリセルＭＣ毎に実行される。このため、消去状態のメモリセルＭＣを選択的にリフレッシュできる。すなわち、リフレッシュ動作を容易に実行できる。これに対して、一括消去型のフラッシュメモリでは、消去動作により、プログラムされているメモリセルＭＣも消去される。このため、リフレッシュ動作のために大きなバッファが必要になる。
リフレッシュ要求回路３８は、メモリセルＭＣのアクセス回数に応じて、リフレッシュ要求信号ＲＲＥＱを発行する。所定のアクセス回数毎にリフレッシュ動作を実行することで、メモリセルＭＣに保持されているデータが失われることを確実に防止できる。
アクセスカウンタ３６により、ワード線ＷＬ毎にメモリセルＭＣのアクセス回数をカウントし、リフレッシュ要求回路３８からリフレッシュ要求信号ＲＲＥＱを発生させる。このため、所定のアクセス回数毎にリフレッシュ動作を確実に実行できる。
なお、上述した実施形態では、本発明をシステムＬＳＩに搭載されるＥＥＰＲＯＭコアに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＥＥＰＲＯＭチップに適用してもよい。
上述した実施形態では、メモリセルＭＣのゲート・ドレイン間にオフセット構造を形成することで、電流の指向性を持たせた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ドレイン領域におけるチャネル近傍に打ち込むイオンの種類および濃度に応じて、電流の指向性を持たせてもよい。
上述した第３の実施形態では、アクセス信号ＡＣＳを、アクセスカウンタ３６によりロウアドレス信号ＲＡＤ毎にカウントする例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、アクセス信号ＡＣＳを、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤ毎にカウントしてもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用の可能性】
本発明の不揮発性半導体メモリでは、データの書き換え動作中に、メモリセルトランジスタの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。このため、同じワード線に接続された一対のメモリセルトランジスタのうち、一方のデータのみを書き換えできる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを書き換えできる。
メモリセルの特性が相互にずれていても、消去動作中に過消去のメモリセルが生じることを防止でき、不揮発性半導体メモリの誤動作を防止できる。
例えば、データの論理をメモリセルの閾値電圧として記憶する場合、消去状態における閾値電圧の分布を狭くできる。このため、消去状態の閾値電圧と読み出しリファレンス電圧との差を大きくでき、読み出しマージンを向上できる。
本発明の不揮発性半導体メモリでは、第１および第２ビット線をドレインおよびソースに接続するだけで、容易にツイストペア状に配線できる。ツイストペアビット線を構成することで、ビット線に読み出されるデータを外来ノイズから保護できる。
本発明の不揮発性半導体メモリでは、第１および第２ビット線の配線層が、ドレインノードおよびソースノードで入れ替えることで、第１および第２ビット線をツイストペア状に容易かつ効率的に配線できる。
本発明の不揮発性半導体メモリでは、第１および第２ビット線を各ノードに接続するだけで、容易にジグザグ状に配線できる。第１および第２ビット線は、交差させる必要がないため、第１および第２ビット線を簡易に配線できる。
本発明の不揮発性半導体メモリでは、第１および第２ビット線をジグザグ状に配線することで、使用する配線層の数を最小にできる。この結果、チップコストを削減できる。
本発明の不揮発性半導体メモリでは、過消去を気にせずに消去動作ができるため、消去動作時間を短縮できる。
本発明の不揮発性半導体メモリでは、メモリセルトランジスタにオフセット構造を形成することで、メモリセルトランジスタに容易に指向性を持たせることができる。
本発明の不揮発性半導体メモリでは、リフレッシュ動作により、メモリセルトランジスタに保持されているデータが失われることを防止できる。メモリセルトランジスタ毎に、消去動作を実行できるため、リフレッシュ動作を容易に実行できる。
本発明の不揮発性半導体メモリでは、所定のアクセス回数毎にリフレッシュ動作を実行することで、メモリセルトランジスタに保持されているデータが失われることを確実に防止できる。
本発明の不揮発性半導体メモリでは、アクセスカウンタを使用することで、所定のアクセス回数毎に容易にリフレッシュ動作を実行できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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