(57)【特許請求の範囲】
【請求項１】
複数のメモリ装置にそれぞれ接続される複数の出力端を各々が有し、前記複数の出力端のうち指定出力端からデータを出力するデータ出力処理を各々が実行する複数の出力手段、
前記複数のメモリ装置にそれぞれ接続される複数の入力端を各々が有し、前記複数の入力端のうち指定入力端からデータを入力するデータ入力処理を各々が実行する複数の入力手段、
前記複数の出力手段にそれぞれ割り当てられかつ前記指定出力端を識別する第１識別情報を各々が保持する複数の第１保持手段、
前記複数の入力手段にそれぞれ割り当てられかつ前記指定入力端を識別する第２識別情報を各々が保持する複数の第２保持手段、および
前記複数の第１保持手段の各々によって保持された第１識別情報および前記複数の第２保持手段の各々によって保持された第２識別情報の一部をモードに応じて変更する変更手段を備える、データ処理回路。
【請求項２】
所望のデータを取り込む取り込み手段をさらに備え、
前記複数の出力手段は前記取り込み手段によって取り込まれたデータに前記データ出力処理を施す取り込みデータ出力手段を含む、請求項１記載のデータ処理回路。
【請求項３】
所望のデータに第１変換処理を施す第１変換手段をさらに備え、
前記複数の入力手段は前記第１変換手段によって変換するためのデータを入力する第１変換データ入力手段を含む、請求項１または２記載のデータ処理回路。
【請求項４】
前記複数の出力手段は前記第１変換手段によって変換されたデータに前記データ出力処理を施す第１変換データ出力手段を含む、請求項３記載のデータ処理回路。
【請求項５】
所望のデータを外部に出力する外部出力手段をさらに備え、
前記複数の入力手段は前記外部出力手段によって出力するためのデータを入力する外部出力データ入力手段を含む、請求項１ないし４のいずれかに記載のデータ処理回路。
【請求項６】
所望のデータに第２変換処理を施す第２変換手段をさらに備え、
前記複数の入力手段は前記第２変換手段によって変換するためのデータを入力する第２変換データ入力手段を含む、請求項１ないし５のいずれかに記載のデータ処理回路。
【請求項７】
前記複数の出力手段は前記第２変換手段によって変換されたデータに前記データ出力処理を施す第２変換データ出力手段を含む、請求項６記載のデータ処理回路。
【請求項８】
請求項１ないし７のいずれかに記載のデータ処理回路を備える、電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のメモリ装置のいずれかに対してデータ書き込みおよびデータ読み出しを実行する、データ処理回路に関する。
【背景技術】
【０００２】
この種の装置の一例が、特許文献１に開示されている。この背景技術によれば、画像入力装置で読み取られた原稿の画像データは、一旦メモリに保存された後、用紙へのプリントのためにプリンタエンジンに出力される。メモリに保存された画像データはまた、圧縮器で圧縮され、圧縮された画像データはメモリを介してＨＤＤに保存される。メモリは、画像入力装置で読み取られた画像データを記憶する入出力領域と、圧縮器で圧縮された画像データを記憶する保存領域とを有する。このようなメモリへの画像データの入出力はアービタによって調停される。
【特許文献１】特開２００５−３３２３７２号公報［G06F 13/36］
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、背景技術では、いずれの画像データを入出力領域に記憶し、いずれの画像データを保存領域に記憶するかは、予め固定されている。つまり、注目する画像データの記憶先が動作状況に応じて入出力領域と保存領域との間で変更されることはない。このため、背景技術では、メモリアクセス動作に掛かる負荷が一方に偏るおそれがある。
【０００４】
それゆえに、この発明の主たる目的は、複数のメモリの負荷を適応的に制御することができる、データ処理回路を提供することである。
【課題を解決するための手段】
【０００５】
請求項１の発明に従うデータ処理回路（IC1：実施例で相当する参照番号。以下同じ）は、複数のメモリ装置にそれぞれ接続される複数の出力端を各々が有し、複数の出力端のうち指定出力端からデータを出力するデータ出力処理を各々が実行する複数の出力手段(58, 78a, 78b, 108, 122)、複数のメモリ装置にそれぞれ接続される複数の入力端を各々が有し、複数の入力端のうち指定入力端からデータを入力するデータ入力処理を各々が実行する複数の入力手段(60, 80, 88, 96, 110)、複数の出力手段にそれぞれ割り当てられかつ指定出力端を識別する第１識別情報を各々が保持する複数の第１保持手段(R1, R3, R4, R8, R10)、複数の入力手段にそれぞれ割り当てられかつ指定入力端を識別する第２識別情報を各々が保持する複数の第２保持手段(R2, R5, R6, R7, R9)、および複数の第１保持手段の各々によって保持された第１識別情報および複数の第２保持手段の各々によって保持された第２識別情報の一部をモードに応じて変更する変更手段(S1, S11, S23)を備える。
【０００７】
つまり、出力手段から出力されたデータの書き込み先は第１保持手段によって保持された第１識別情報に依存し、入力手段によって入力されるデータの読み出し元は第２保持手段によって保持された第２識別情報に依存する。したがって、第１保持手段および第２保持手段によってそれぞれ保持される第１識別情報および第２識別情報を更新することで、複数のメモリの負荷を適応的に制御することができる。
【０００８】
請求項２の発明に従うデータ処理回路は、請求項１に従属し、所望のデータを取り込む取り込み手段(54)をさらに備え、複数の出力手段は取り込み手段によって取り込まれたデータにデータ出力処理を施す取り込みデータ出力手段(58)を含む。
【０００９】
請求項３の発明に従うデータ処理回路は、請求項１または２に従属し、所望のデータに第１変換処理を施す第１変換手段(66, 68, 70, 72a, 72b)をさらに備え、複数の入力手段は第１変換手段によって変換するためのデータを入力する第１変換データ入力手段(60)を含む。
【００１０】
請求項４の発明に従うデータ処理回路は、請求項３に従属し、複数の出力手段は第１変換手段によって変換されたデータにデータ出力処理を施す第１変換データ出力手段(78a, 78b)を含む。
【００１１】
請求項５の発明に従うデータ処理回路は、請求項１ないし４のいずれかに従属し、所望のデータを外部に出力する外部出力手段(26)をさらに備え、複数の入力手段は外部出力手段によって出力するためのデータを入力する外部出力データ入力手段(80)を含む。
【００１２】
請求項６の発明に従うデータ処理回路は、請求項１ないし５のいずれかに従属し、所望のデータに第２変換処理を施す第２変換手段(102, 116)をさらに備え、複数の入力手段は第２変換手段によって変換するためのデータを入力する第２変換データ入力手段(96, 110)を含む。
【００１３】
請求項７の発明に従うデータ処理回路は、請求項６に従属し、複数の出力手段は第２変換手段によって変換されたデータにデータ出力処理を施す第２変換データ出力手段(108, 122)を含む。
【００１４】
請求項８の発明に従う電子装置(10)は、請求項１ないし７のいずれかに記載のデータ処理回路を備える。
【発明の効果】
【００１５】
この発明によれば、出力手段から出力されたデータの書き込み先は第１保持手段によって保持された第１識別情報に依存し、入力手段によって入力されるデータの読み出し元は第２保持手段によって保持された第２識別情報に依存する。したがって、第１保持手段および第２保持手段によってそれぞれ保持される第１識別情報および第２識別情報を更新することで、複数のメモリの負荷を適応的に制御することができる。
【００１６】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１７】
図１を参照して、この実施例のビデオカメラ１０は、光学レンズ１２を含む。被写界の光学像は、光学レンズ１２を経てＣＭＯＳ型の撮像装置１４の撮像面に照射される。撮像面には複数の画素が２次元に配列され、各画素では光量に応じた電荷が生成される。なお、撮像面は原色ベイヤ配列の色フィルタ（図示せず）によって覆われ、各画素で生成される電荷はＲ(Red)，Ｇ(Green)またはＢ(Blue)の色情報を有する。
【００１８】
電源が投入されると、ＣＰＵ４０は、撮像タスク上でスルー画像処理を実行するべく、対応する命令を撮像装置１４，前処理回路１８，後処理回路２４およびビデオ表示回路２６に与える。
【００１９】
撮像装置１４は、ＳＧ(Signal generator)１６から出力される垂直同期信号Ｖｓｙｎｃに応答して、撮像面を露光し、かつ露光によって撮像面で生成された電荷をラスタ走査態様で読み出す。撮像面は６００万画素の解像度（画素数）を有し、垂直同期信号Ｖｓｙｎｃは１／３０秒毎に出力される。撮像装置１４からは、撮像面で生成された電荷に基づく６００万画素の生画像データが３０ｆｐｓのフレームレートで出力される。
【００２０】
データ処理回路ＩＣ１は、データバスＡおよびＢにそれぞれ接続されたメモリ装置ＭＤ１およびＭＤ２を利用して、撮像装置１４から出力された生画像データに各種のデータ処理を施す。以下では、説明の便宜上、メモリ装置ＭＤ１およびＭＤ２の割り当て状態を示す表１を参照する。
【表１】
0005142644.tif 000002
【００２１】
前処理回路１８は、撮像装置１４から出力された生画像データにディジタルクランプ，画素欠陥補正，ゲイン制御などの処理を施し、処理された生画像データを図２（Ａ）に示す要領でデータバスＡに出力する。データバスＡに出力された生画像データは、メモリ装置ＭＤ１を構成するメモリ制御回路２０ａに与えられ、メモリ制御回路２０ａによってＳＤＲＡＭ２２ａに書き込まれる。
【００２２】
後処理回路２４は、ＳＤＲＡＭ２２ａに格納された生画像データをメモリ制御回路２０ａを通して１／３０秒毎に読み出す。読み出された生画像データは、データバスＡを経て後処理回路２４の入力端子ＩＮに入力され、色分離，白バランス調整，ＹＵＶ変換，縮小ズームなどの処理を施される。この結果、２００万画素相当のＹＵＶ画像データが、図２（Ｂ）に示す要領で動画出力端子Ｍ＿ＯＵＴからデータバスＢに出力される。データバスＢに出力されたＹＵＶ画像データは、メモリ装置ＭＤ２を構成するメモリ制御回路２０ｂに与えられ、メモリ制御回路２０ｂによってＳＤＲＡＭ２２ｂに書き込まれる。
【００２３】
ビデオ表示回路２６は、ＳＤＲＡＭ２２ｂに格納されたＹＵＶ画像データをメモリ制御回路２０ｂを通して１／３０秒毎に読み出す。読み出されたＹＵＶ画像データは、データバスＢを介してビデオ表示回路２６に入力される。ビデオ表示回路２６は入力されたＹＵＶ画像データに基づいてＬＣＤモニタ３０を駆動し、これによって被写界を表すリアルタイム動画像つまりスルー画像がモニタ画面に表示される。
【００２４】
このようなスルー画像処理の途中（後述する動画記録タスクは停止状態）でキー入力装置４２によって静止画記録操作が実行されると、ＣＰＵ４０は、静止画記録処理を実行するべく、対応する命令を後処理回路２４，ＪＰＥＧエンコーダ３４およびＩ／Ｆ回路３６に与える。
【００２５】
後処理回路２４は、静止画記録操作が行われた時点の被写界像を表す１フレームのＹＵＶ画像データを抽出する。抽出されるＹＵＶ画像データは、縮小ズームを施される前の６００万画素相当の画像データであり、図２（Ｃ）に示す要領で静止画出力端子Ｓ＿ＯＵＴからデータバスＢに出力される。出力されたＹＵＶ画像データは、データバスＢを経てメモリ制御回路２０ｂに与えられ、メモリ制御回路２０ｂによってＳＤＲＡＭ２２ｂに書き込まれる。
【００２６】
ＪＰＥＧエンコーダ３４は、ＳＤＲＡＭ２２ｂに格納された１フレームのＹＵＶ画像データをメモリ制御回路２０ｂを通して読み出し、読み出されたＹＵＶ画像データをデータバスＢを介して入力し、そして入力されたＹＵＶ画像データにＪＰＥＧ方式に従う圧縮処理を施す。ＪＰＥＧ圧縮を施された画像データつまりＪＰＥＧデータは、データバスＢを介してメモリ制御回路２０ｂに与えられ、メモリ制御回路２０ｂによってＳＤＲＡＭ２２ｂに書き込まれる。
【００２７】
Ｉ／Ｆ回路３６は、ＳＤＲＡＭ２２ｂに格納された１フレームのＪＰＥＧデータをメモリ制御回路２０ｂを通して読み出し、読み出されたＪＰＥＧデータをデータバスＢから入力し、そして入力されたＪＰＥＧデータをファイル形式で記録媒体３８に記録する。こうして、静止画記録操作が行われた時点の被写界像を収納する静止画ファイルが、記録媒体３８内に得られる。
【００２８】
スルー画像処理の途中でキー入力装置４２によって動画記録開始操作が行われると、ＣＰＵ４０は、撮像タスクと並行して動画記録タスクを起動し、起動した動画記録タスク上でＨ２６４エンコーダ３２およびＩ／Ｆ３６に処理命令を与える。
【００２９】
Ｈ２６４エンコーダ３２は、ＳＤＲＡＭ２２ｂに格納された２００万画素相当のＹＵＶ画像データをメモリ制御回路２０ｂを通して１／３０秒毎に読み出し、読み出されたＹＵＶ画像データをデータバスＢから入力し、そして入力されたＹＵＶ画像データにＨ２６４フォーマットに従う圧縮処理を施す。Ｈ２６４圧縮を施された画像データつまりＨ２６４データは、データバスＢを介してメモリ制御回路２０ｂに与えられ、メモリ制御回路２０ｂによってＳＤＲＡＭ２２ｂに書き込まれる。
【００３０】
Ｉ／Ｆ回路３６は、ＳＤＲＡＭ２２ｂに蓄積された複数フレームのＨ２６４データをメモリ制御回路２０ｂを通して読み出し、読み出されたＨ２６４データをデータバスＢから入力し、そして入力されたＨ２６４データをファイル形式で記録媒体３８に記録する。動画記録開始操作に応答して生成された複数フレームのＨ２６４データは、記録媒体３８内の同じ動画ファイルに蓄積されていく。キー入力装置４２上で動画記録終了操作が行われると、動画記録タスクが停止される。動画記録タスクが停止することでＨ２６４エンコーダ３２およびＩ／Ｆ回路３６による上述の動作も停止され、これによって動画ファイルが完成する。
【００３１】
動画記録タスクが起動している途中でキー入力装置４２によって静止画記録操作が行われると、ＣＰＵ４０は、静止画記録処理を実行するべく、対応する命令を後処理回路２４，ＪＰＥＧエンコーダ３４およびＩ／Ｆ回路３６に与える。ただし、動画記録タスクの下でＨ２６４エンコーダ３２がメモリ装置ＭＤ２を使用しているため、後処理回路２４の静止画出力端子Ｓ＿ＯＵＴおよびＪＰＥＧエンコーダ３４にメモリ装置ＭＤ２を割り当てると、メモリアクセス動作に掛かる負荷がメモリ装置ＭＤ２に偏ってしまう。
【００３２】
そこで、この実施例では、動画記録タスクが起動している途中で静止画記録操作が行われた場合、メモリ装置ＭＤ１を後処理回路２４の静止画出力端子Ｓ＿ＯＵＴおよびＪＰＥＧエンコーダ３４に割り当てるようにしている。この結果、後処理回路２４，ＪＰＥＧエンコーダ３４およびＩ／Ｆ回路３６は次のように動作する。
【００３３】
後処理回路２４は、静止画記録操作が行われた時点の被写界像を表す１フレーム（解像度：６００万画素）のＹＵＶ画像データを静止画出力端子Ｓ＿ＯＵＴからデータバスＡに出力する。データバスＡに出力されたＹＵＶ画像データは、メモリ制御回路２０ａに与えられ、メモリ制御回路２０ａによってＳＤＲＡＭ２２ａに書き込まれる。
【００３４】
ＪＰＥＧエンコーダ３４は、ＳＤＲＡＭ２２ａに格納された１フレームのＹＵＶ画像データをメモリ制御回路２０ａを通して読み出し、読み出されたＹＵＶ画像データをデータバスＡから入力し、そして入力されたＹＵＶ画像データにＪＰＥＧ圧縮を施す。ＪＰＥＧ圧縮によって得られたＪＰＥＧデータは、データバスＡを介してメモリ制御回路２０ａに与えられ、メモリ制御回路２０ａによってＳＤＲＡＭ２２ａに書き込まれる。
【００３５】
Ｉ／Ｆ回路３６は、ＳＤＲＡＭ２２ａに格納されたＪＰＥＧデータをメモリ制御回路２０ａを通して読み出し、読み出されたＪＰＥＧデータをデータバスＡから入力し、そして入力されたＪＰＥＧデータを収納する静止画ファイルを記録媒体３８内に作成する。
【００３６】
ＣＰＵ４０は、撮像タスクと並列して実行されるキャラクタ制御タスクの下で、上述の各種動作に対応するキャラクタコードをメモリ制御回路２０ａ（または２０ｂ）を通してＳＤＲＡＭ２０ａ（または２０ｂ）に書き込む。キャラクタ表示回路２８は、ＳＤＲＡＭ２２ａ（または２２ｂ）に格納されたキャラクタコードをメモリ制御回路２０ａ（または２０ｂ）を通して読み出し、読み出されたキャラクタコードをデータバスＡ（またはＢ）から入力し、そして入力されたキャラクタコードに基づいてＬＣＤモニタ３０を駆動する。この結果、上述の各種動作をガイドするキャラクタがＯＳＤ態様でモニタ画面に表示される。
【００３７】
以下の説明では、スルー画像処理は起動しているものの動画記録タスクが停止しているモードを“動画表示モード”と定義し、スルー画像処理および動画記録タスクのいずれもが起動しているモードを“動画記録モード”と定義する。
【００３８】
前処理回路１８は、図３に示すように構成される。撮像装置１４からラスタ走査態様で出力された生画像データは、分配器４６に与えられる。分配器４６は、与えられた生画像データを水平方向において４分割し、分割された４ブロックの生画像データを前処理ブロックＰＢ１〜ＰＢ４にそれぞれ入力する。
【００３９】
前処理ブロックＰＢ１はディジタルクランプ回路４８ａ，画素欠陥補正回路５０ａおよびゲイン制御回路５２ａによって構成され、前処理ブロックＰＢ２はディジタルクランプ回路４８ｂ，画素欠陥補正回路５０ｂおよびゲイン制御回路５２ｂによって構成される。また、前処理ブロックＰＢ３はディジタルクランプ回路４８ｃ，画素欠陥補正回路５０ｃおよびゲイン制御回路５２ｃによって構成され、前処理ブロックＰＢ４はディジタルクランプ回路４８ｄ，画素欠陥補正回路５０ｄおよびゲイン制御回路５２ｄによって構成される。
【００４０】
したがって、いずれのブロックの生画像データも、ディジタルクランプ，画素欠陥補正およびゲイン制御を共通的に施される。前処理ブロックＰＢ１〜ＰＢ４から出力された生画像データはその後、ＳＲＡＭ５４に書き込まれる。
【００４１】
コントローラ５６は、ＳＲＡＭ５４に格納されたデータ量が閾値に達する毎に書き込み要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときに既定量の生画像データをＳＲＡＭ５４から読み出す。セレクタ５８は、データバスＡおよびＢにそれぞれ接続された２つの出力端子を有し、読み出された生画像データをこの２つの出力端子の一方から出力する。
【００４２】
コントローラ５６はレジスタＲ１を参照して書き込み要求の発行先を特定し、セレクタ５８はレジスタＲ１を参照して生画像データの出力先を特定する。レジスタＲ１には、メモリ装置ＭＤ１を識別する識別情報が登録される。したがって、書き込み要求はメモリ装置ＭＤ１を構成するメモリ制御回路２０ａに向けて発行され、ＳＲＡＭ５４から読み出された生画像データはデータバスＡに向けて出力される。
【００４３】
なお、生画像データを形成する各画素は１２ビットで表現され、前処理ブロックＰＢ１〜ＰＢ４の各々から出力された１２ビットの画素データは時分割態様でＳＲＡＭ５４に書き込まれる。ただし、ＳＲＡＭ５４からは、水平４画素に相当する４８ビットの画素データが同時に読み出される。
【００４４】
後処理回路２４は、図４に示すように構成される。コントローラ６４は、ＳＲＡＭ６２に格納されたデータ量が閾値を下回る毎に読み出し要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときにＳＲＡＭ６２へのデータ書き込みを実行する。ＳＲＡＭ６２に書き込むべき生画像データは読み出し要求の発行先から出力された既定量のデータであり、データバスＡまたはＢを転送される。セレクタ６０は、データバスＡおよびＢにそれぞれ接続された２つの入力端子を有し、ＳＲＡＭ６２に接続された１つの出力端子を有する。データバスＡまたはＢを転送された生画像データは、このようなセレクタ６０を介してＳＲＡＭ６２に与えられる。
【００４５】
コントローラ６４はレジスタＲ２を参照して読み出し要求の発行先を特定し、セレクタ６０はレジスタＲ２を参照して生画像データの入力元を特定する。レジスタＲ２には、メモリ装置ＭＤ１を示す識別情報が登録される。したがって、読み出し要求はメモリ装置ＭＤ１を構成するメモリ制御回路２０ａに向けて発行され、生画像データはデータバスＡを経てセレクタ６０に入力される。
【００４６】
色分離回路６６は、ＳＲＡＭ６２に格納された生画像データに色分離処理を施す。この結果、各画素がＲ，ＧおよびＢの全ての色情報を有するＲＧＢ画像データが生成される。白バランス調整回路６８は色分離回路６６から出力されたＲＧＢ画像データの白バランスを調整し、ＹＵＶ変換回路７０は白バランス調整回路６８から出力されたＲＧＢ画像データをＹＵＶ画像データに変換する。
【００４７】
ズーム回路７２ａは、ＹＵＶ変換回路７０から出力されたＹＵＶ画像データに縮小ズームを施し、解像度（画素数）を６００万画素から２００万画素に低減する。低減された解像度を有するＹＵＶ画像データは、ＳＲＡＭ７６ａに書き込まれる。
【００４８】
図３に示すコントローラ５４と同様、コントローラ７４ａは、ＳＲＡＭ７６ａに格納されたデータ量が閾値に達する毎に書き込み要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときに既定量のＹＵＶ画像データをＳＲＡＭ７６ａから読み出す。セレクタ７８ａは、データバスＡおよびＢにそれぞれ接続された２つの出力端子を有し、ＳＲＡＭ７６ａから読み出されたＹＵＶ画像データをこの２つの出力端子の一方から出力する。
【００４９】
コントローラ７４ａはレジスタＲ３を参照して書き込み要求の発行先を特定し、セレクタ７８ａはレジスタＲ３を参照してＹＵＶ画像データの出力先を特定する。レジスタＲ３には、メモリ装置ＭＤ２を示す識別情報が登録される。したがって、書き込み要求はメモリ装置ＭＤ２を構成するメモリ制御回路２０ｂに向けて発行され、ＳＲＡＭ５４から読み出された生画像データはデータバスＢに向けて出力される。
【００５０】
ズーム回路７２ｂは、静止画記録操作が行われた時点の１フレームのＹＵＶ画像データを抽出し、抽出されたＹＵＶ画像データを６００万画素の解像度のままＳＲＡＭ７６ｂに書き込む。上述と同様、コントローラ７４ｂは、ＳＲＡＭ７６ｂに格納されたデータ量が閾値に達する毎に書き込み要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときに既定量のＹＵＶ画像データをＳＲＡＭ７６ｂから読み出す。セレクタ７８ｂは、データバスＡおよびＢにそれぞれ接続された２つの出力端子を有し、読み出されたＹＵＶ画像データをこの２つの出力端子の一方から出力する。
【００５１】
コントローラ７４ｂはレジスタＲ４を参照して書き込み要求の発行先を特定し、セレクタ７８ｂはレジスタＲ４を参照してＹＵＶ画像データの出力先を特定する。レジスタＲ４には、動画表示モードに対応してメモリ装置ＭＤ２の識別情報が登録される一方、動画記録モードに対応してメモリ装置ＭＤ１の識別情報が登録される。したがって、動画表示モードの下では、書き込み要求はメモリ装置ＭＤ２を構成するメモリ制御回路２０ｂに向けて発行され、ＳＲＡＭ５４から読み出された生画像データはデータバスＢに向けて出力される。これに対して、動画記録モードの下では、書き込み要求はメモリ装置ＭＤ１を構成するメモリ制御回路２０ａに向けて発行され、ＳＲＡＭ５４から読み出された生画像データはデータバスＡに向けて出力される。
【００５２】
ビデオ表示回路２６は、図５に示すように構成される。図４に示すコントローラ６４と同様、コントローラ８２は、ＳＲＡＭ８４に格納されたデータ量が閾値を下回る毎に読み出し要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときにＳＲＡＭ８４へのデータ書き込みを実行する。ＳＲＡＭ８４に書き込むべきＹＵＶ画像データは読み出し要求の発行先から出力された既定量のデータであり、データバスＡまたはＢを転送される。セレクタ８０は、データバスＡおよびＢにそれぞれ接続された２つの入力端子を有し、ＳＲＡＭ８４に接続された１つの出力端子を有する。データバスＡまたはＢを転送された生画像データは、このようなセレクタ８０を介してＳＲＡＭ８４に与えられる。
【００５３】
コントローラ８２はレジスタＲ５を参照して読み出し要求の発行先を特定し、セレクタ８０はレジスタＲ５を参照してＹＵＶ画像データの入力元を特定する。レジスタＲ５には、メモリ装置ＭＤ２を示す識別情報が登録される。したがって、読み出し要求はメモリ装置ＭＤ２を構成するメモリ制御回路２０ｂに向けて発行され、ＹＵＶ画像データはデータバスＢを経てセレクタ８０に入力される。エンコーダ８６は、ＳＲＡＭ８４に格納されたＹＵＶ画像データに所定のエンコード処理を施し、エンコードされた画像信号をＬＣＤモニタ３０に向けて出力する。
【００５４】
ビデオ表示回路２６は、図６に示すように構成される。図５に示すコントローラ８２と同様、コントローラ９０は、ＳＲＡＭ９２に格納されたデータ量が閾値を下回る毎に読み出し要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときにＳＲＡＭ９２へのデータ書き込みを実行する。ＳＲＡＭ９２に書き込むべきキャラクタコードは読み出し要求の発行先から出力された既定量のコードであり、データバスＡまたはＢを転送される。セレクタ８８は、データバスＡおよびＢにそれぞれ接続された２つの入力端子を有し、ＳＲＡＭ９２に接続された１つの出力端子を有する。データバスＡまたはＢを転送されたキャラクタコードは、このようなセレクタ８８を介してＳＲＡＭ９２に与えられる。
【００５５】
コントローラ９０はレジスタＲ６を参照して読み出し要求の発行先を特定し、セレクタ８８はレジスタＲ６を参照してキャラクタコードの入力元を特定する。レジスタＲ６には、メモリ装置ＭＤ１（またはＭＤ２）を示す識別情報が登録される。したがって、読み出し要求はメモリ装置ＭＤ１（またはＭＤ２）を構成するメモリ制御回路２０ａ（または２０ｂ）に向けて発行され、キャラクタコードはデータバスＡ（またはＢ）を経てセレクタ８８に入力される。キャラクタジェネレータ９４は、ＳＲＡＭ９２に格納されたキャラクタコードに対応するキャラクタ信号を作成し、作成されたキャラクタ信号をＬＣＤモニタ３０に向けて出力する。
【００５６】
Ｈ２６４エンコーダ３２は、図７に示すように構成される。コントローラ９８は、ＳＲＡＭ１００に格納されたデータ量が閾値を下回る毎に読み出し要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときにＳＲＡＭ１００へのデータ書き込みを実行する。ＳＲＡＭ１００に書き込むべきＹＵＶ画像データは読み出し要求の発行先から出力された既定量のデータであり、データバスＡまたはＢを転送される。セレクタ９６は、データバスＡおよびＢにそれぞれ接続された２つの入力端子を有し、ＳＲＡＭ１００に接続された１つの出力端子を有する。データバスＡまたはＢを転送されたＹＵＶ画像データは、このようなセレクタ９６を介してＳＲＡＭ１００に与えられる。
【００５７】
動画圧縮回路１０２は、ＳＲＡＭ１００に格納されたＹＵＶ画像データを読み出し、読み出されたＹＵＶ画像データにＨ２６４圧縮を施し、そしてＨ２６４データをＳＲＡＭ１０６に書き込む。コントローラ１０４は、ＳＲＡＭ１０６に格納されたデータ量が閾値に達する毎に書き込み要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときに既定量のＨ２６４データをＳＲＡＭ１０６から読み出す。セレクタ１０８は、データバスＡおよびＢにそれぞれ接続された２つの出力端子を有し、読み出されたＹＵＶ画像データをこの２つの出力端子の一方から出力する。
【００５８】
コントローラ９８はレジスタＲ７を参照して読み出し要求の発行先を特定し、セレクタ９６はレジスタＲ７を参照してＹＵＶ画像データの入力先を特定する。同様に、コントローラ１０４はレジスタＲ８を参照して書き込み要求の発行先を特定し、セレクタ１０８はレジスタＲ８を参照してＨ２６４データの出力先を特定する。レジスタＲ７およびＲ８の各々には、メモリ装置ＭＤ２を示す識別情報が登録される。したがって、読み出し要求および書き込み要求は、メモリ装置ＭＤ２を構成するメモリ制御回路２０ｂに向けて発行される。また、ＹＵＶ画像データはデータバスＢを経てセレクタ９６に入力され、ＳＲＡＭ１０８から読み出されたＨ２６４データはデータバスＢに向けて出力される。
【００５９】
ＪＰＥＧエンコーダ３４は、図８に示すように構成される。コントローラ１１２は、ＳＲＡＭ１１４に格納されたデータ量が閾値を下回る毎に読み出し要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときにＳＲＡＭ１１４へのデータ書き込みを実行する。ＳＲＡＭ１１４に書き込むべきＹＵＶ画像データは読み出し要求の発行先から出力された既定量のデータであり、データバスＡまたはＢを転送される。セレクタ１１０は、データバスＡおよびＢにそれぞれ接続された２つの入力端子を有し、ＳＲＡＭ１１４に接続された１つの出力端子を有する。データバスＡまたはＢを転送されたＹＵＶ画像データは、このようなセレクタ１１０を介してＳＲＡＭ１１４に与えられる。
【００６０】
静止画圧縮回路１１６は、ＳＲＡＭ１１４に格納されたＹＵＶ画像データを読み出し、読み出されたＹＵＶ画像データにＪＰＥＧ圧縮を施し、そしてＪＰＥＧデータをＳＲＡＭ１２０に書き込む。コントローラ１１８は、ＳＲＡＭ１２０に格納されたデータ量が閾値に達する毎に書き込み要求をメモリ制御回路２０ａまたは２０ｂに向けて発行し、発行先から承認信号が返送されたときに既定量のＪＰＥＧデータをＳＲＡＭ１２０から読み出す。セレクタ１２２は、データバスＡおよびＢにそれぞれ接続された２つの出力端子を有し、読み出されたＹＵＶ画像データをこの２つの出力端子の一方から出力する。
【００６１】
コントローラ１１２はレジスタＲ９を参照して読み出し要求の発行先を特定し、セレクタ１１０はレジスタＲ９を参照してＹＵＶ画像データの入力先を特定する。同様に、コントローラ１１８はレジスタＲ１０を参照して書き込み要求の発行先を特定し、セレクタ１２２はレジスタＲ１０を参照してＪＰＥＧデータの出力先を特定する。
【００６２】
レジスタＲ９およびＲ１０の各々には、メモリ装置ＭＤ２を示す識別情報が動画表示モードに対応して登録される一方、メモリ装置ＭＤ１を示す識別情報が動画記録モードに対応して登録される。したがって、動画表示モードでは、読み出し要求および書き込み要求は、メモリ装置ＭＤ２を構成するメモリ制御回路２０ｂに向けて発行される。また、ＹＵＶ画像データはデータバスＢを経てセレクタ１１０に入力され、ＳＲＡＭ１２０から読み出されたＪＰＥＧデータはデータバスＢに向けて出力される。これに対して、動画記録モードでは、読み出し要求および書き込み要求は、メモリ装置ＭＤ１を構成するメモリ制御回路２０ａに向けて発行される。また、ＹＵＶ画像データはデータバスＡを経てセレクタ１１０に入力され、ＳＲＡＭ１２０から読み出されたＪＰＥＧデータはデータバスＡに向けて出力される。
【００６３】
ＣＰＵ４０は、図９に示す撮像タスクと図示しない動画記録タスクおよびキャラクタ制御タスクとを含む複数のタスクを並列的に実行する。なお、これらのタスクに対応する制御プログラムは、フラッシュメモリ４４に記憶される。
【００６４】
図９に示すステップＳ１ではメモリ割り当てを初期化する。メモリ装置ＭＤ１は、前処理回路１８，後処理回路２４の入力端子ＩＮおよびキャラクタ表示回路２８に割り当てられる。また、メモリ装置ＭＤ２は、後処理回路２４の動画出力端子Ｍ＿ＯＵＴおよび静止画出力端子Ｓ＿ＯＵＴ，ビデオ表示回路２６ならびにＪＰＥＧエンコーダ３４に割り当てられる。具体的には、メモリ装置ＭＤ１の識別情報がレジスタＲ１，Ｒ２およびＲ６に登録され、メモリ装置ＭＤ２の識別情報がレジスタＲ３，Ｒ４，Ｒ５，Ｒ９およびＲ１０に登録される。
【００６５】
なお、Ｈ２６４エンコーダ３２へのメモリ割り当てはこの時点では不定でよい。また、キャラクタ表示回路２８にはメモリ装置ＭＤ１の代わりにメモリ装置ＭＤ２を割り当ててもよい。
【００６６】
ステップＳ３では、スルー画像処理を実行する。この結果、被写界のスルー画像がＬＣＤモニタ３０に表示される。ステップＳ５では動画記録開始操作が行われたか否かを判別し、ステップＳ７では静止画記録操作が行われたか否かを判別する。ステップＳ７でＹＥＳと判別されると、ステップＳ９で静止画記録処理を実行する。この結果、静止画記録操作が行われた時点の被写界像がファイル形式で記録媒体３８に記録される。ステップＳ９の処理が完了すると、ステップＳ５に戻る。
【００６７】
動画記録開始操作が行われると、ステップＳ５からステップＳ１１に進み、動画記録モードに適合するようにメモリ割り当ての一部を変更する。具体的には、Ｈ２６４エンコーダ３２にメモリ装置ＭＤ２を割り当て、かつ後処理回路２４の静止画出力端子Ｓ＿ＯＵＴとＪＰＥＧエンコーダ３４とに割り当てられるメモリ装置を“ＭＤ２”から“ＭＤ１”に変更する。この変更処理は、垂直同期信号Ｖｓｙｎｃに同期して垂直ブランキング期間に実行される。この結果、メモリ装置ＭＤ２の識別情報がレジスタＲ７およびＲ８に登録され、メモリ装置ＭＤ１の識別情報がレジスタＲ４，Ｒ９およびＲ１０に登録される。メモリ割り当ての変更が完了すると、ステップＳ１３で動画記録タスクを起動する。この結果、被写界を表す動画像がファイル形式で記録媒体３８に記録される。
【００６８】
ステップＳ１５では動画記録終了操作が行われたか否かを判別し、ステップＳ１７では静止画記録操作が行われたか否かを判別する。ステップＳ１７でＹＥＳと判別されると、ステップＳ１９で上述のステップＳ９と同様の静止画記録処理を実行する。この結果、静止画記録操作が行われた時点の被写界像がファイル形式で記録媒体３８に記録される。ステップＳ１９の処理が完了すると、ステップＳ１５に戻る。
【００６９】
動画記録終了操作が行われると、ステップＳ１５でＹＥＳと判断し、ステップＳ２１で動画記録タスクを停止する。この結果、記録媒体３８への動画像の記録が終了され、動画ファイルが完成する。ステップＳ２３ではメモリ割り当てを初期化し、初期化が完了するとステップＳ５に戻る。
【００７０】
以上の説明から分かるように、前処理回路１８は、被写界を表す画像データを繰り返し取り込む。後処理回路２４，ビデオ表示回路２６およびＨ２６４エンコーダ３２は、前処理回路１８によって取り込まれた画像データに指定モード（動画表示モードまたは動画記録モード）に従う動画処理（動画表示モード：後処理およびビデオ表示，動画記録モード：後処理，ビデオ表示およびＨ２６４圧縮）を施す。また、後処理回路２４およびＪＰＥＧエンコーダ３４は、前処理回路１８によって取り込まれた画像データの一部（＝１フレーム）に静止画処理（後処理およびＪＰＥＧ圧縮）を施す。したがって、後処理回路２４，ビデオ表示回路２６およびＨ２６４エンコーダ３２の動画処理量は、動作モードによって異なる。
【００７１】
メモリ制御回路２０ａおよび２０ｂは、動画処理に係る画像データ（２００万画素のＹＵＶ画像データまたはＨ２６４データ）および静止画処理に係る画像データ（６００万画素のＹＵＶ画像データまたはＪＰＥＧデータ）の書き込みおよび／または読み出しのために、ＳＤＲＡＭ２２ａおよび２２ｂにそれぞれアクセスする。ＣＰＵ４０は、静止画処理に係る画像データのメモリアクセス動作を担うメモリ制御回路を、動画処理量に応じて（動作モードに応じて）メモリ制御回路２０ａおよび２０ｂの間で変更する(S11, S23)。
【００７２】
具体的には、動画処理に係る画像データのメモリアクセス動作は、メモリ制御回路２０ｂによって担われる。ただし、Ｈ２６４エンコーダ３２は、動画記録モードにおいて起動される一方、動画表示モードにおいて停止される。つまり、Ｈ２６４データのメモリアクセス動作は、動画記録モードにおいてのみ実行される。ＣＰＵ４０は、静止画処理に係る画像データのメモリアクセス動作を、動画表示モードに対応してメモリ制御回路２０ｂに割り当て、動画記録モードに対応してメモリ制御回路２０ａに割り当てる。
【００７３】
ＳＤＲＡＭ２２ａおよび２２ｂには、動画処理に係る画像データおよび静止画処理に係る画像データが格納される。動画処理の内容は指定モードに依存するため、動画処理に係る画像データのメモリアクセス動作に掛かる負荷はモードによって相違する。そこで、この実施例では、静止画処理に係る画像データのメモリアクセス動作を担うメモリ制御回路を指定モードに応じて変更するようにしている。この変更動作は、レジスタＲ４，Ｒ９およびＲ１０に登録された識別情報を更新することで実現される。これによって、メモリアクセス動作に掛かる負荷をメモリ制御回路２０ａおよび２０ｂの間で適応的に分散することができる。
【００７４】
なお、この実施例では、ＣＭＯＳ型の撮像装置を用いているが、これに代えてＣＣＤ型の撮像装置を用いるようにしてもよい。さらに、この実施例ではビデオカメラを想定しているが、この発明のデータ処理装置はビデオカメラ以外の装置にも適用できる。
【００７５】
また、この実施例では、表１に示す要領でメモリ割り当てを行うようにしているが、メモリ割り当ての組み合わせはこれに限られるものではない。つまり、メモリ装置ＭＤ１およびＭＤ２の一方の割り当て先とメモリ装置ＭＤ１およびＭＤ２の他方の割り当て先とを互いに入れ替えてもよいし、３つ以上のメモリ装置および３つ以上のデータバスを設けるようにしてもよい。
【００７６】
より具体的には、この実施例では、動画表示モードにおける静止画記録操作に応答して生成されたＪＰＥＧデータをＳＤＲＡＭ２２ｂに書き込み、動画記録操作に応答して生成されたＨ２６４データもまたＳＤＲＡＭ２２ｂに書き込むようにしている。しかし、動画表示モードの下で生成されたＪＰＥＧデータならびに動画記録操作に応答して生成されたＨ２６４データは、ＳＤＲＡＭ２２ａに書き込むようにしてもよい。この場合、動画記録モードにおける静止画記録操作に応答して生成されたＪＰＥＧデータの書き込み先は、ＳＤＲＡＭ２２ｂとされる。
【００７７】
また、この実施例では、１画素を１２ビットで表現するようにしているが、１画素を１４ビットで表現するようにしてもよい。
【図面の簡単な説明】
【００７８】
【図１】この実施例のビデオカメラの構成の一例を示すブロック図である。
【図２】（Ａ）は前処理回路の出力動作の一例を示すタイミング図であり、（Ｂ）は後処理回路の動画出力動作の一例を示すタイミング図であり、（Ｃ）は後処理回路の静止画出力動作の一例を示すタイミング図である。
【図３】図１実施例に適用される前処理回路の構成の一例を示すブロック図である。
【図４】図１実施例に適用される後処理回路の構成の一例を示すブロック図である。
【図５】図１実施例に適用されるビデオ表示回路の構成の一例を示すブロック図である。
【図６】図１実施例に適用されるキャラクタ表示回路の構成の一例を示すブロック図である。
【図７】図１実施例に適用されるＨ２６４エンコーダの構成の一例を示すブロック図である。
【図８】図１実施例に適用されるＪＰＥＧエンコーダの構成の一例を示すブロック図である。
【図９】図１実施例に適用されるＣＰＵの動作の一部を示すフロー図である。
【符号の説明】
【００７９】
１０  …ビデオカメラ
１４  …撮像装置
１８  …前処理回路
２４  …後処理回路
Ａ，Ｂ  …バス
２０ａ，２０ｂ  …メモリ制御回路
２２ａ，２２ｂ  …ＳＤＲＡＭ
２６  …ビデオ表示回路
３２  …Ｈ２６４エンコーダ
３４  …ＪＰＥＧエンコーダ
４０  …ＣＰＵ
【図１】
0005142644.tif 000003
【図２】
0005142644.tif 000004
【図３】
0005142644.tif 000005
【図４】
0005142644.tif 000006
【図５】
0005142644.tif 000007
【図６】
0005142644.tif 000008
【図７】
0005142644.tif 000009
【図８】
0005142644.tif 000010
【図９】
0005142644.tif 000011