(57)【要約】ヒューズ回路は、実ヒューズ回路部と、ヒューズモニター回路とを有する。実ヒューズ回路部は、ヒューズ情報を記憶し、また、ヒューズモニター回路は、電源電圧が実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターする。
2004102664.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ情報を記憶する実ヒューズ回路部と、
電源電圧が該実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路とを備えることを特徴とするヒューズ回路。
【請求項２】
請求項１に記載のヒューズ回路において、前記実ヒューズ回路部による前記ヒューズ情報の取り込みを、前記ヒューズモニター回路により前記電源電圧が前記取り込み可能電圧になったと判断された後に行うことを特徴とするヒューズ回路。
【請求項３】
請求項１に記載のヒューズ回路において、前記電源電圧に対する前記ヒューズモニター回路のヒューズ特性を、ヒューズの状態に対する前記実ヒューズ回路部のヒューズ特性と逆にしたことを特徴とするヒューズ回路。
【請求項４】
請求項３に記載のヒューズ回路において、
前記実ヒューズ回路部は、前記ヒューズが切れていなければ未切断側に情報が反転し、逆に、前記ヒューズが切れていれば切断側のままとなるヒューズ特性を有し、且つ、
前記ヒューズモニター回路は、前記電源電圧が前記取り込み可能電圧以上であれば切断側に情報が反転し、逆に、前記電源電圧が前記取り込み可能電圧よりも低ければ未切断側のままとなるヒューズ特性を有することを特徴とするヒューズ回路。
【請求項５】
請求項１に記載のヒューズ回路において、
前記ヒューズモニター回路は、前記実ヒューズ回路部に対応する回路構成を有し、該実ヒューズ回路部の前記ヒューズとして抵抗を使用することを特徴とするヒューズ回路。
【請求項６】
請求項５に記載のヒューズ回路において、
前記ヒューズモニター回路における前記抵抗を、前記実ヒューズ回路部における切断されたヒューズの抵抗値を考慮して設定することを特徴とするヒューズ回路。
【請求項７】
請求項６に記載のヒューズ回路において、
前記ヒューズモニター回路における前記抵抗を、前記実ヒューズ回路部における切断されたヒューズの抵抗値の最小値よりもさらに小さい抵抗値としたことを特徴とするヒューズ回路。
【請求項８】
請求項５に記載のヒューズ回路において、
前記ヒューズモニター回路は、該ヒューズモニター回路のヒューズとして使用する前記抵抗の抵抗値を調整して、前記取り込み可能電圧の設定を行うことを特徴とするヒューズ回路。
【請求項９】
請求項５に記載のヒューズ回路において、
前記ヒューズモニター回路は、前記実ヒューズ回路部において前記ヒューズに電流を流すためのトランジスタに対応するトランジスタのサイズを調整して、前記取り込み可能電圧の設定を行うことを特徴とするヒューズ回路。
【請求項１０】
請求項９に記載のヒューズ回路において、
前記ヒューズモニター回路においてサイズ調整を行うトランジスタとして、異なるサイズの複数のトランジスタを設け、該複数のトランジスタにおける少なくとも１つのトランジスタをテストモードで選択することを特徴とするヒューズ回路。
【請求項１１】
請求項１に記載のヒューズ回路において、
前記ヒューズモニター回路は、前記ヒューズ回路が設けられた半導体集積回路装置の電源投入時に前記実ヒューズ回路部からのヒューズ情報を取り込むために使用されることを特徴とするヒューズ回路。
【請求項１２】
請求項１に記載のヒューズ回路において、
前記ヒューズモニター回路は、スタータ信号が切れるポイントで出力信号を出力することを特徴とするヒューズ回路。
【請求項１３】
請求項１２に記載のヒューズ回路において、
前記実ヒューズ回路部は、前記ヒューズモニター回路の出力信号を取り込み信号として使用することを特徴とするヒューズ回路。
【請求項１４】
請求項１に記載のヒューズ回路において、
前記ヒューズモニター回路は、モニター動作が完了した後、モニター動作を開始した信号を止める機能を備えることを特徴とするヒューズ回路。
【請求項１５】
ヒューズ情報を記憶する実ヒューズ回路部と、
電源投入時に前記ヒューズ情報を取り込むために使用されるスタータ信号を発生するスタータ信号発生回路と、
電源電圧が前記実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路と、
該ヒューズモニター回路の出力信号から取り込み信号を生成するパルス信号発生回路とを備え、前記実ヒューズ回路部は、前記パルス信号発生回路からの取り込み信号および前記スタータ信号を受け取ってヒューズ情報を出力することを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５に記載の半導体集積回路装置において、前記実ヒューズ回路部による前記ヒューズ情報の取り込みを、前記ヒューズモニター回路により前記電源電圧が前記取り込み可能電圧になったと判断された後に行うことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１５に記載の半導体集積回路装置において、前記電源電圧に対する前記ヒューズモニター回路のヒューズ特性を、ヒューズの状態に対する前記実ヒューズ回路部のヒューズ特性と逆にしたことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７に記載の半導体集積回路装置において、
前記実ヒューズ回路部は、前記ヒューズが切れていなければ未切断側に情報が反転し、逆に、前記ヒューズが切れていれば切断側のままとなるヒューズ特性を有し、且つ、
前記ヒューズモニター回路は、前記電源電圧が前記取り込み可能電圧以上であれば切断側に情報が反転し、逆に、前記電源電圧が前記取り込み可能電圧よりも低ければ未切断側のままとなるヒューズ特性を有することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１５に記載の半導体集積回路装置において、
前記ヒューズモニター回路は、前記実ヒューズ回路部に対応する回路構成を有し、該実ヒューズ回路部の前記ヒューズとして抵抗を使用することを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９に記載の半導体集積回路装置において、
前記ヒューズモニター回路における前記抵抗を、前記実ヒューズ回路部における切断されたヒューズの抵抗値を考慮して設定することを特徴とする半導体集積回路装置。
【請求項２１】
請求項２０に記載の半導体集積回路装置において、
前記ヒューズモニター回路における前記抵抗を、前記実ヒューズ回路部における切断されたヒューズの抵抗値の最小値よりもさらに小さい抵抗値としたことを特徴とする半導体集積回路装置。
【請求項２２】
請求項１９に記載の半導体集積回路装置において、
前記ヒューズモニター回路は、該ヒューズモニター回路のヒューズとして使用する前記抵抗の抵抗値を調整して、前記取り込み可能電圧の設定を行うことを特徴とする半導体集積回路装置。
【請求項２３】
請求項１９に記載の半導体集積回路装置において、
前記ヒューズモニター回路は、前記実ヒューズ回路部において前記ヒューズに電流を流すためのトランジスタに対応するトランジスタのサイズを調整して、前記取り込み可能電圧の設定を行うことを特徴とする半導体集積回路装置。
【請求項２４】
請求項２３に記載の半導体集積回路装置において、
前記ヒューズモニター回路においてサイズ調整を行うトランジスタとして、異なるサイズの複数のトランジスタを設け、該複数のトランジスタにおける少なくとも１つのトランジスタをテストモードで選択することを特徴とする半導体集積回路装置。
【請求項２５】
請求項１５に記載の半導体集積回路装置において、
前記ヒューズモニター回路は、スタータ信号が切れるポイントで出力信号を出力することを特徴とする半導体集積回路装置。
【請求項２６】
請求項２５に記載の半導体集積回路装置において、
前記実ヒューズ回路部は、前記ヒューズモニター回路の出力信号を取り込み信号として使用することを特徴とする半導体集積回路装置。
【請求項２７】
請求項１５に記載の半導体集積回路装置において、
前記ヒューズモニター回路は、モニター動作が完了した後、モニター動作を開始した信号を止める機能を備えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】  本発明は、ヒューズ回路および半導体集積回路装置に関し、特に、低電圧で使用されるヒューズ回路および半導体集積回路装置に関する。
【背景技術】  ヒューズ回路は、ヒューズの切断の有無により、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の不良セルの冗長処理を行ったり、或いは、汎用的なＤＲＡＭをユーザの要求に応じたデータ幅やメモリ構成（例えば、×８、×１６、または、×３２）に設定するといった様々な半導体集積回路装置の内部処理や仕様の設定等を行うために利用されている。そして、このヒューズ回路の情報は、通常、半導体集積回路装置の電源起動時（パワーオン時）に読み込まれるようになっている。
ところで、一般に、ヒューズの特性としては、ヒューズの切断側にリセットするようになっており、ヒューズのセット信号によって、ヒューズが切れていなければ未切断側に情報が反転し、逆に、ヒューズが切れていれば切断側のままとなる特性を示す。
しかしながら、このような特性を有するヒューズ回路においては、低電圧での動作に問題が生じる。すなわち、ヒューズ回路が使用される電圧が低くなればなるほど、ヒューズが切断されていると判断され易く（反転する能力が足りなく）なり、その結果、誤った情報が読み込まれる恐れがある。また、その情報をラッチする回路においても、低電圧でのラッチは不安定であるため、正しくラッチされないこともあり得る。
なお、従来、メモリセルのパワーオン時にヒューズセルのデータをセンシングしてラッチするための設定時間をリファレンス回路により決定し、このリファレンス回路が工程の変化によるセンシング時間をトラッキングすることで、メモリセルのパワーオン時にヒューズセルのデータを確実にラッチするようにしたフラッシュメモリのヒューズセルセンシング回路が提案されている（例えば、特許文献１参照）。
【特許文献１】  特開平１１−２８３３８９号公報
【発明の開示】
本発明は上述した従来技術が有する問題点に鑑みてなされたものであり、低い動作電圧でもヒューズによる情報の取り込みを正確に行い、さらに、ラッチ回路によるラッチも確実に行うことのできるヒューズ回路および半導体集積回路装置の提供を目的とする。
本発明の第１の形態によれば、ヒューズ情報を記憶する実ヒューズ回路部と、電源電圧が該実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路とを備えることを特徴とするヒューズ回路が提供される。
本発明の第２の形態によれば、ヒューズ情報を記憶する実ヒューズ回路部と、電源投入時に前記ヒューズ情報を取り込むために使用されるスタータ信号を発生するスタータ信号発生回路と、電源電圧が前記実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路と、該ヒューズモニター回路の出力信号から取り込み信号を生成するパルス信号発生回路とを備え、前記実ヒューズ回路部は、前記パルス信号発生回路からの取り込み信号および前記スタータ信号を受け取ってヒューズ情報を出力することを特徴とする半導体集積回路装置が提供される。
【図面の簡単な説明】  本発明を添付の図面を参照しながら以下に説明する。
図１は従来の半導体集積回路装置（ヒューズ回路およびその周辺回路）の一例を概略的に示すブロック図、
図２は図１の半導体集積回路装置におけるスタータ信号発生回路の一例を示す回路図、
図３は図１の半導体集積回路装置におけるヒューズ回路の一例を示す回路図、
図４は図１の半導体集積回路装置におけるパルス信号発生回路の一例を示す回路図、
図５は図１の半導体集積回路装置の動作を説明するための波形図、
図６は図３のヒューズ回路のヒューズ特性を示す図、
図７は従来のヒューズ回路のＤＣ特性およびＡＣ特性を示す図、
図８は本発明に係る半導体集積回路装置（ヒューズ回路およびその周辺回路）の一例を概略的に示すブロック図、
図９は図８の半導体集積回路装置におけるスタータ信号発生回路の一例を示す回路図、
図１０は図８の半導体集積回路装置における実ヒューズ回路部の一例を示す回路図、
図１１は図８の半導体集積回路装置におけるパルス信号発生回路の一例を示す回路図、
図１２は図８の半導体集積回路装置におけるスタータ信号遅延回路の一例を示す回路図、
図１３は図８の半導体集積回路装置におけるヒューズモニター回路の一例を示す回路図、
図１４は図８の半導体集積回路装置の動作を説明するための波形図、
図１５は図１３のヒューズモニター回路の変形例を示す図、
図１６は本発明に係るヒューズ回路のＤＣ特性およびＡＣ特性を示す図（その１）、そして、
図１７は本発明に係るヒューズ回路のＤＣ特性およびＡＣ特性を示す図（その２）である。
【発明を実施するための最良の形態】  まず、本発明に係るヒューズ回路および半導体集積回路装置の実施例を説明する前に、従来のヒューズ回路および半導体集積回路装置、並びに、その問題点を、添付図面（図１〜図７）を参照して詳述する。
図１は従来の半導体集積回路装置（ヒューズ回路およびその周辺回路）の一例を概略的に示すブロック図である。
図１に示されるように、従来の半導体集積回路装置（ヒューズ回路およびその周辺回路）は、スタータ信号発生回路１０１、ヒューズ回路１０２、および、パルス信号発生回路１０３を備えている。なお、半導体集積回路装置は、例えば、ＤＲＡＭであり、ヒューズ回路１０２は、例えば、ＤＲＡＭの不良セルの冗長処理を行うための情報（欠陥セルのアドレス情報）を記憶したり、或いは、汎用的なＤＲＡＭをユーザの要求に応じたデータ幅やメモリ構成（例えば、×８、×１６、または、×３２）に設定するための情報等を記憶するために使用される。
図２は図１の半導体集積回路装置におけるスタータ信号発生回路の一例を示す回路図である。
図２に示されるように、スタータ信号発生回路１０１は、抵抗１０１１，１０１２、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１０１３、および、インバータ１０１４，１０１５を備えて構成される。このスタータ信号発生回路１０１は、例えば、半導体集積回路装置の電源がオンされて、実際の電源電圧ＰＶが低電位電源電圧Ｖｓｓ（０Ｖ）から次第に上昇して高電圧電源電圧（定常時の電源電圧）Ｖｄｄになる過程において、まず、低電位電源電圧Ｖｓｓの信号ｓｔを出力している状態から、実際の電源電圧ＰＶがｎＭＯＳトランジスタ１０１３のゲートに印加される抵抗１０１１，１０１２により分圧された電圧よりも該トランジスタ１０１３の閾値電圧（Ｖｔｈ）以上になると、トランジスタ１０１３がオンして上昇過程の電源電圧波形を含んだスタータ信号ｓｔ（図５参照）を出力する。
図３は図１の半導体集積回路装置におけるヒューズ回路の一例を示す回路図である。
図３に示されるように、ヒューズ回路１０２は、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１０２１，１０２２、ｎＭＯＳトランジスタ１０２３，１０２４，１０２５、ヒューズ１０２６、および、インバータ１０２７，１０２８を備えて構成される。ここで、ｐＭＯＳトランジスタ１０２１およびｎＭＯＳトランジスタ１０２３，１０２４、並びに、ｐＭＯＳトランジスタ１０２２，ｎＭＯＳトランジスタ１０２５およびヒューズ１０２６は、それぞれ電源電圧ＰＶが印加された高電位電源線（Ｖｄｄ）と低電位電源線（Ｖｓｓ）との間に直列に接続されている。
ｐＭＯＳトランジスタ１０２２およびｎＭＯＳトランジスタ１０２３のゲートには、スタータ信号ｓｔが供給され、また、ｎＭＯＳトランジスタ１０２５のゲートには、取り込み信号ｆｓが供給されている。さらに、ｐＭＯＳトランジスタ１０２２とｎＭＯＳトランジスタ１０２５との接続個所、および、ｐＭＯＳトランジスタ１０２１とｎＭＯＳトランジスタ１０２３との接続個所の共通接続ノードＮ０１からの信号はインバータ１０２７を介してトランジスタ１０２１および１０２４のゲートに供給されると共に、さらに、インバー１０２８を介して出力信号ｏｕｔとして出力される。
図４は図１の半導体集積回路装置におけるパルス信号発生回路の一例を示す回路図である。
図４に示されるように、パルス信号発生回路１０３は、複数（偶数個）のインバータ１０３１−１〜１０３１−ｎ、複数（奇数個）のインバータ１０３２−１〜１０３２−ｍ、ＮＡＮＤゲート１０３３、および、インバータ１０３４を備えて構成されている。ここで、インバータ１０３１−１〜１０３１−ｎは、後述する図５における遅延時間ｄｔ１を与え、また、インバータ１０３２−１〜１０３２−ｍは、取り込み信号ｆｓのパルス幅ｄｔ２を与えるためのものである。
図５は図１の半導体集積回路装置の動作を説明するための波形図である。
図５および図３に示されるように、まず、半導体集積回路装置の電源をオンすると、実際の電源電圧ＰＶはＶｓｓ（０Ｖ）から次第に上昇して定常時の電源電圧Ｖｄｄになって安定するが、この過程において、前述したスタータ信号ｓｔ（または、スタータ信号に準ずる信号）が低レベル『Ｌ』から高レベル『Ｈ』に変化する。すなわち、スタータ信号ｓｔは、トランジスタ１０２２および１０２３のゲートに供給されており、最初は低レベル『Ｌ』（Ｖｓｓ）になっている。そして、上述したように、実際の電源電圧ＰＶが抵抗１０１１，１０１２により分圧された電圧よりもトランジスタ１０１３の閾値電圧（Ｖｔｈ）以上になると、スタータ信号ｓｔは高レベル『Ｈ』（上昇過程の電源電圧波形も多少含むが実質的にはＶｄｄ）になり、トランジスタ１０２３がオンしてトランジスタ１０２２がオフする。
これにより、出力信号ｏｕｔは高レベル『Ｈ』（Ｖｄｄ）になる。この状態は、ヒューズ１０２６の切断状態と同じである。その後、取り込み信号ｆｓの高レベル『Ｈ』のパルスにより、トランジスタ１０２５がオンし、ヒューズ１０２６が切れていなければ、出力信号ｏｕｔを低レベル『Ｌ』（Ｖｓｓ）へ反転（未切断状態）させてその状態を保持し、逆に、ヒューズ１０２６が切れていれば、出力信号ｏｕｔは高レベル『Ｈ』の状態（切断状態）をそのまま保持する。
このように、従来のヒューズ回路は、通常、切断状態にリセットしておき、未切断状態に反転させることで、ヒューズ情報の取り込みを行っている。
図６は図３のヒューズ回路のヒューズ特性を示す図であり、縦軸はヒューズの抵抗値［ＫΩ］を示し、横軸は電圧（動作電圧）［Ｖ］を示している。
図６から明らかなように、従来のヒューズ回路において、ヒューズが切断されていると判断される切断判断エリアとヒューズが切断されていない（未切断である）と判断される未切断判断エリアとの境界曲線は、動作電圧が低く（例えば、１．２Ｖ程度）なると急激に高いヒューズ抵抗値となるような特性を有している。ここで、ヒューズ回路の出力ｏｕｔは、ヒューズが切断されていれば変化せず、逆に、ヒューズが未切断であれば変化するようになっており、ヒューズの動作方向は、図６中の矢印の方向になる。
このように、従来のヒューズ回路は、動作電圧が低くなればなるほど、ヒューズが未切断であると判断され易くなる。そのため、ヒューズの切断が不十分であったり、或いは、ヒューズのグローバック（Ｇｒｏｗｂａｃｋ：ヒューズが切断しているにも関わらず、ヒューズ部分の抵抗値が下がってくる現象）等により、ヒューズ情報を誤って読み込む恐れが生じ易くなる。そして、近年、半導体集積回路装置は低消費電力および高速動作等の要求に伴って、その電源電圧は益々低くなる方向にあり、より一層大きな問題となって来ている。
図７は従来のヒューズ回路のＤＣ特性およびＡＣ特性を示す図であり、図７（ａ）は、ヒューズが切断された状態で、しかも、例えば、上述したヒューズのグローバックによりヒューズの抵抗値が１００ＫΩになっているときの電源電圧（動作電圧ＶＰ）とヒューズ回路の出力電圧との関係（直流的に見た実際のヒューズ特性のＤＣ特性）を示し、図７（ｂ）は、同様に、ヒューズが切断された状態でヒューズの抵抗値が１００ＫΩになっている場合の電源をオンして動作電圧ＶＰが０ＶからＶｄｄまで上昇しているときの取り込み信号ｓｔの電圧と時間との関係（交流的に見た実際のヒューズ特性のＡＣ特性）を示している。なお、図７は、動作電圧が１．２Ｖでヒューズの抵抗値が１００ＫΩのときに、切断判断エリアと未切断範囲エリアとの境界になる場合を説明する。
すなわち、図７（ａ）に示されるように、ヒューズ回路のＤＣ特性は、実際の電源電圧（動作電圧）ＰＶが１．２Ｖを境として、ヒューズの切断か未切断かが判断される。すなわち、たとえヒューズを切断したとても、グローバック等によりヒューズの抵抗値が１００ＫΩになっていると、実際の電源電圧ＰＶが１．２Ｖよりも低い場合には、ヒューズ回路はヒューズが未切断であると判断して低レベル『Ｌ』を出力する。
そして、図７（ｂ）に示されるように、ヒューズ回路のＡＣ特性は、例えば、ヒューズ回路が設けられている半導体集積回路装置の電源がオンして実際の電源電圧ＰＶが低電位電源電圧Ｖｓｓ（０Ｖ）から次第に上昇して高電圧電源電圧（定常時の電源電圧）Ｖｄｄになる過程において、ヒューズ情報の取り込みを実際の電源電圧ＰＶが１．２Ｖよりも高くなる前（例えば、ＰＶ＝１．１Ｖ）のタイミングｆｔ１で行うと、たとえヒューズを切断していたとしても、グローバック等によりヒューズの抵抗値が１００ＫΩになっている場合には、ヒューズは未切断であると判断して誤ったヒューズ情報を取り込んでしまう（ヒューズ回路は低レベル『Ｌ』を出力してしまう）。すなわち、例えば、切断したヒューズの抵抗が１００ＫΩになっている場合、ヒューズ情報を正しく取り込むには、実際の電源電圧ＰＶが１．２Ｖよりも高くなった後（例えば、ＰＶ＝１．３Ｖ）のタイミングｆｔ２で行わなければならないことが分かる。
以下、本発明に係るヒューズ回路および半導体集積回路装置の実施例を、添付図面を参照して詳述する。
図８は本発明に係る半導体集積回路装置（ヒューズ回路およびその周辺回路）の一例を概略的に示すブロック図である。
図８に示されるように、本発明に係る半導体集積回路装置（ヒューズ回路およびその周辺回路）は、スタータ信号発生回路１、ヒューズ回路２００、および、パルス信号発生回路３を備えている。ここで、図８と前述した図１との比較から明らかなように、本発明に係るヒューズ回路２００は、従来のヒューズ回路１０２に対応するものであり、実際に情報を格納する実ヒューズ回路部２、スタータ信号遅延回路４、および、ヒューズモニター回路５を備えている。なお、実ヒューズ回路部２は、従来のヒューズ回路１０２と同様の回路構成となっている。また、半導体集積回路装置は、例えば、ＤＲＡＭであり、ヒューズ回路２００は、例えば、ＤＲＡＭの不良セルの冗長処理を行うための情報を記憶したり、或いは、汎用的なＤＲＡＭをユーザの要求に応じたデータ幅やメモリ構成（例えば、×８、×１６、または、×３２）に設定するための情報等を記憶するために使用されるのは、従来と同様である。
図９は図８の半導体集積回路装置におけるスタータ信号発生回路の一例を示す回路図である。この図９に示す本実施例のスタータ信号発生回路１は、前述した図２に示す従来のスタータ信号発生回路１０１と同様の回路構成となっている。
すなわち、図９に示されるように、スタータ信号発生回路１は、抵抗１１，１２、ｎＭＯＳトランジスタ１３、および、インバータ１４，１５を備え、半導体集積回路装置の電源がオンされて、実際の電源電圧ＰＶが低電位電源電圧Ｖｓｓから高電圧電源電圧Ｖｄｄになる過程において、所定の波形（従来のスタータ信号ｓｔと同様の波形）を有するスタータ信号ＳＴ（図１４参照）を出力する。
図１０は図８の半導体集積回路装置における実ヒューズ回路部の一例を示す回路図である。
図１０と前述した図３との比較から明らかなように、本実施例の実ヒューズ回路部２は、従来のヒューズ回路１０２と同様の回路構成とされており、ｐＭＯＳトランジスタ２１，２２、ｎＭＯＳトランジスタ２３，２４，２５、ヒューズ２６、および、インバータ２７，２８を備えて構成される。すなわち、本実施例の実ヒューズ回路部２においては、図３の従来のヒューズ回路１０２に入力される取り込み信号ｆｓが、新たな回路（スタータ信号遅延回路４およびヒューズモニター回路５）を介して処理された信号（ＭＯ）をパルス信号発生回路３に供給して得られた信号（取り込み信号ＦＳ）となっている。なお、本実施例の実ヒューズ回路部２自身の動作は、従来のヒューズ回路１０２の動作と同様である。
図１１は図８の半導体集積回路装置におけるパルス信号発生回路の一例を示す回路図である。この図１１に示す本実施例のパルス信号発生回路３も、前述した図４に示す従来のパルス信号発生回路１０３と同様の回路構成となっている。
すなわち、図１１に示されるように、パルス信号発生回路３は、複数（偶数個）のインバータ３１−１〜３１−ｎ、複数（奇数個）のインバータ３２−１〜３２−ｍ、ＮＡＮＤゲート３３、および、インバータ３４を備えて構成されている。ここで、インバータ３１−１〜３１−ｎは、後述する図１４における遅延時間ＤＴ１を与え、また、インバータ３２−１〜３２−ｍは、取り込み信号ＦＳのパルス幅ＤＴ２を与えるためのものである。
図１２は図８の半導体集積回路装置におけるスタータ信号遅延回路の一例を示す回路図である。
図１２から明らかなように、本実施例のスタータ信号遅延回路４は、複数（奇数個）のインバータ４１−１〜４１−ｋを備えて構成され、これらインバータ４１−１〜４１−ｋは、後述する図１４における遅延時間ＤＴ３を与えるためのものである。
図１３は図８の半導体集積回路装置におけるヒューズモニター回路の一例を示す回路図である。
図１３に示されるように、本実施例のヒューズモニター回路５は、ｐＭＯＳトランジスタ５１，５２、ｎＭＯＳトランジスタ５３〜５５，５７、抵抗５６、ＮＡＮＤゲート５８，５９、ＮＯＲゲート６０、および、インバータ６１〜６４を備えている。ここで、ＮＡＮＤゲート５８および５９はラッチを構成し、また、抵抗５６は、実ヒューズ回路部２におけるヒューズ２６のレプリカとしての機能を持たせるために所定の抵抗値とされている。この抵抗５６の抵抗値は、実際のヒューズ（実ヒューズ）の特性に合わせるようになっていて、具体的に、電源電圧が１．２Ｖ、実ヒューズが１００ＫΩよりも大きな抵抗値で反転するような場合、抵抗５６の抵抗値は、例えば、１００ＫΩに設定される。すなわち、ヒューズモニター回路５における抵抗５６の抵抗値は、実ヒューズ回路部２における切断されたヒューズ（２６）の抵抗値の最小値（例えば、グローバック等の影響で最も抵抗値が小さくなっている切断状態のヒューズの抵抗値）よりも余裕を持ってさらに小さい抵抗値としている。
まず、図１３と図１０との比較から明らかなように、本実施例のヒューズモニター回路５におけるｐＭＯＳトランジスタ５１，５２、ｎＭＯＳトランジスタ５３〜５５、および、インバータ６１，６２は、実質的に、それぞれ図１０に示す実ヒューズ回路部２におけるｐＭＯＳトランジスタ２１，２２、ｎＭＯＳトランジスタ２３〜２５、および、インバータ２７，２８に相当している。ただし、本ヒューズモニター回路５において、ｐＭＯＳトランジスタ５２のゲートは高電位電源線（Ｖｄｄ）に接続され、また、ｎＭＯＳトランジスタ５３のゲートは低電位電源線（Ｖｓｓ）に接続され、さらに、ｎＭＯＳトランジスタ５５のゲートには、一方の入力に出力信号ＭＯが供給され他方の入力にスタータ信号遅延回路４の出力信号（ヒューズモニター回路イネーブル信号）ＭＥが供給されたＮＯＲゲート６０の出力信号が供給されている。
また、ＮＯＲゲート６０の出力信号は、ＮＡＮＤゲート５８および５９で構成されるラッチに対してインバータ６４を介してスタータ信号ＳＴと共に入力され、このラッチの出力はｐＭＯＳトランジスタ５１のゲートに供給されている。なお、トランジスタ５１と５３の接続ノードには、ゲートにスタータ信号ＳＴをインバータ６３で反転した信号が供給されたｎＭＯＳトランジスタ５７のドレインが接続されている。このトランジスタ５７のソースは、低電位電源線（Ｖｓｓ）に接続されている。ここで、ｐＭＯＳトランジスタ５２およびｎＭＯＳトランジスタ５３，５４は、ヒューズモニター回路５の動作には直接関与しないが、ヒューズモニター回路５に実ヒューズ回路部２と同様の構成を持たせることにより、ヒューズモニター回路における寄生容量等の影響を実ヒューズ回路部に合わせるようになっている。
図１４は図８の半導体集積回路装置の動作を説明するための波形図である。
図１４および図１３に示されるように、まず、半導体集積回路装置の電源をオンすると、実際の電源電圧ＰＶはＶｓｓ（０Ｖ）から次第に上昇して定常時の電源電圧Ｖｄｄになって安定するが、この過程において、スタータ信号ＳＴが低レベル『Ｌ』から高レベル『Ｈ』に変化する。ヒューズモニター回路５においては、まず、スタータ信号ＳＴが低レベル『Ｌ』のとき、ｎＭＯＳトランジスタ５７は電源電圧ＰＶの上昇によりオンしてノードＮ１の電位を低レベル『Ｌ』（Ｖｓｓ）にリセット（初期化）する。そして、スタータ信号ＳＴが高レベル『Ｈ』に変化してインバータ６３の出力が低レベル『Ｌ』になると、トランジスタ５７はオフする。なお、ゲートに低電位電源電圧（Ｖｓｓ）が印加されたｎＭＯＳトランジスタ５３およびゲートに高電位電源電圧（Ｖｄｄ）が印加されたｐＭＯＳトランジスタ５３は、常にオフ状態を維持しており、ｎＭＯＳトランジスタ５４と共に、ヒューズモニター回路５の動作には直接関与しないが、前述したように、これらトランジスタのゲート容量等によりヒューズモニター回路５に実ヒューズ回路部２の動作を再現させるようになっている。
ところで、スタータ信号遅延回路４は、複数（奇数個）のインバータ４１−１〜４１−ｋで構成され、その出力信号ＭＥは、スタータ信号ＳＴを反転した信号であって、スタータ信号ＳＴが立ち上がるタイミングから遅延時間ＤＴ３だけ遅れて立ち下がる信号となっている。この信号（ヒューズモニター回路イネーブル信号）ＭＥは、ＮＯＲゲート６０の一方の入力に供給されており、この時点で出力信号ＭＯは低レベル『Ｌ』（Ｖｓｓ）となっているので、信号ＭＥが立ち下がると、ＮＯＲゲート６０の出力は高レベル『Ｈ』（Ｖｄｄ）となり、トランジスタ５５がオンする。さらに、ＮＯＲゲート６０の出力は、インバータ６４を介してＮＡＮＤゲート５８の一方の入力に供給され、また、ＮＡＮＤゲート５９の一方の入力に供給されているスタータ信号ＳＴは高レベル『Ｈ』となっているので、ラッチ（５８，５９）の出力は低レベル『Ｌ』に保持されてトランジスタ５１はオン状態を保持する。
これにより、オン状態のトランジスタ５１を介して高電位電源線（Ｖｄｄ）から電流が流れ込み、また、オン状態のトランジスタ５５および抵抗５６を介して低電位電源線（Ｖｓｓ）に電流が流れる。そして、実際の電源電圧ＶＰの上昇、並びに、ｐＭＯＳトランジスタ５１の駆動能力（オン抵抗）および抵抗５６の抵抗値の相関関係により、次第にノードＮ１の電位が高レベル『Ｈ』（Ｖｄｄ）になって、インバータ６１，６２を介して出力される出力信号ＭＯが高レベル『Ｈ』（Ｖｄｄ）になる。すなわち、実ヒューズ回路部２においてヒューズ２６の切断状態を再現（例えば、グローバック等により切断したヒューズ２６の抵抗値が１００ＫΩとなっているのを再現）したとき、実際の電源電圧ＶＰが、そのヒューズ２６が正しく切断状態であると判断できる電圧まで上昇したときに、ノードＮ１の電位が高レベル『Ｈ』になる。これにより、ＮＯＲゲート６０の出力が低レベル『Ｌ』になってトランジスタ５５がオフし、以後、出力信号ＭＯは高レベル『Ｈ』を保持する。
従って、ヒューズモニター回路５の出力信号ＭＯは、実際の電源電圧ＶＰが、グローバック等を考慮した実ヒューズ回路部２における切断状態のヒューズ２６を正しく切断状態であると判断できる電圧になった後に直ちに低レベル『Ｌ』から高レベル『Ｈ』に変化する信号になる。
そして、ヒューズモニター回路５の出力信号ＭＯは、パルス信号発生回路３に供給され、パルス信号発生回路３から取り込み信号ＦＳが出力される。ここで、本実施例において、パルス信号発生回路３に供給されるヒューズモニター回路５の出力信号ＭＯは、例えば、図１に示す従来の半導体集積回路装置において、パルス信号発生回路１０３に供給されるスタータ信号ｓｔに相当する。従って、本実施例の取り込み信号ＦＳは、実ヒューズ回路部２におけるヒューズ２６の切断／未切断を正しく判断できるタイミングで出力されることになる。
以上において、ヒューズモニター回路５における設定値（例えば、グローバック等により切断したヒューズ２６の抵抗値を１００ＫΩと設定）を変えるには、抵抗５６の抵抗値を変化させる以外に、例えば、ｐＭＯＳトランジスタ５７の駆動能力を変えるためにそのゲート幅／ゲート長を変化させることもできる。
図１５は図１３のヒューズモニター回路の変形例を示す図であり、図１３のヒューズモニター回路におけるｐＭＯＳトランジスタ５１を、駆動能力の異なる複数のｐＭＯＳトランジスタ５１１〜５１４から選択して使用するものである。
図１５に示されるように、本変形例のヒューズモニター回路５は、ｐＭＯＳトランジスタ５５２，５１１〜５１４、ｎＭＯＳトランジスタ５５５，５５７、抵抗５５６、ＮＡＮＤゲート５２１〜５２４、および、インバータ５６３を備えている。ここで、ｐＭＯＳトランジスタ５１１〜５１４は、それぞれ駆動能力（トランジスタサイズ）が異なっており、例えば、ｐＭＯＳトランジスタ５１１のゲート幅をＷにすると共にゲート長をＬにしたとき、ｐＭＯＳトランジスタ５１２はゲート幅がＷでゲート長が１．５×Ｌとされ、また、ｐＭＯＳトランジスタ５１３はゲート幅が１．５×Ｗでゲート長がＬとされ、そして、ｐＭＯＳトランジスタ５１４はゲート幅が１．５×Ｗでゲート長が１．５×Ｌとされている。
ｐＭＯＳトランジスタ５１１〜５１４の選択は、例えば、テストモードを設定しておき、そのテストモードにおいて、各トランジスタ５１１〜５１４に対応するＮＡＮＤゲート５２１〜５２４の一方の入力に供給される選択信号ＳＳ１〜ＳＳ４を順に切り換えて、最も好ましい状態を規定する。なお、各ＮＡＮＤゲート５２１〜５２４の他方の入力には、ヒューズモニター回路イネーブル信号（スタータ信号遅延回路４の出力信号）ＭＥが供給されている。なお、ｐＭＯＳトランジスタ５１１〜５１４の選択は、１つのトランジスタの選択に限定されるものではなく、複数のトランジスタ（例えば、ｐＭＯＳトランジスタ５１１および５１２）を選択してもよいのはもちろんである。
図１６は本発明に係るヒューズ回路のＤＣ特性およびＡＣ特性を示す図（その１）であり、図１６（ａ）および図１６（ｂ）は、ヒューズモニター回路５の特性（抵抗５６の抵抗値）を実ヒューズ回路部２の特性（切断されたヒューズ２６の抵抗値）に合わせた場合のヒューズ回路のＤＣ特性およびＡＣ特性を示すものである。なお、図１６（ａ）において、実ヒューズ回路部の特性曲線Ｌ１１とヒューズモニター回路の特性曲線Ｌ１２はほぼ一致している。
図１６（ａ）および図１６（ｂ）に示されるように、ヒューズモニター回路５のＤＣ特性（Ｌ１２）は実ヒューズ回路部２のＤＣ特性（Ｌ１１）と同じであるが、ヒューズモニター回路のＡＣ特性（Ｌ２２）は、リセット状態が未切断なので異なっている。なお、図１６（ｂ）において、曲線Ｌ２１は図７（ｂ）の特性曲線に相当する。
もし、ヒューズモニター回路５が、反転電圧（例えば、１．２Ｖ）よりも低い電圧でスタートしても、出力状態は変化せず、モニターは終了しない。すなわち、ヒューズモニター回路５は、半導体集積回路装置の電源がオンされて、実際の電源電圧（ＶＰ）が上昇して反転電圧を超え、ヒューズモニター回路５の出力信号ＭＯが反転してからモニター完了になる。
この完了動作（例えば、図１３および図１４に示されるヒューズモニター回路５の出力信号ＭＯが低レベル『Ｌ』から高レベル『Ｈ』への立ち上がり）を受けて、実ヒューズ回路部２におけるヒューズ情報の取り込み動作が開始される。これにより、半導体集積回路装置の電源がオンして実際の電源電圧ＰＶが上昇するとき、電源オンから短い時間の間でヒューズ情報を正しく取り込むことができる。
図１７は本発明に係るヒューズ回路のＤＣ特性およびＡＣ特性を示す図（その２）であり、図１７（ａ）および図１７（ｂ）は、モニター特性を悪く（例えば、ヒューズモニター回路５における抵抗５６の抵抗値を実ヒューズ回路部２の切断されたヒューズ２６の抵抗値よりも小さく（例えば、５０ＫΩ））した場合のヒューズ回路のＤＣ特性およびＡＣ特性を示すものである。
図１７（ａ）および図１７（ｂ）に示されるように、ヒューズモニター回路５のＤＣ特性（Ｌ３２）は実ヒューズ回路部２のＤＣ特性（Ｌ３１）よりも右側（高電圧側）となっており、また、ヒューズモニター回路のＡＣ特性（Ｌ４２）は、反転電圧（例えば、１．２５Ｖ）よりも電圧が高くなると切断状態になる。なお、図１７（ｂ）において、曲線Ｌ４１は図７（ｂ）の特性曲線に相当する。
すなわち、図１７（ａ）および図１７（ｂ）は、ヒューズモニター回路のモニター特性を悪くすることにより、反転電圧を上昇（例えば、１．２Ｖから１．２５Ｖへ上昇）させ、より一層、実ヒューズ（２６）の取り込み動作にマージンを持たせた場合を示している。なお、上記のモニター特性の設定は、前述したようなヒューズモニター回路５における抵抗５６の抵抗値を小さくしたり、或いは、ｐＭＯＳトランジスタ５１のゲート長Ｌを長く（または、ゲート幅Ｗを小さく）することにより行う。
すなわち、ヒューズモニター回路５のモニターの反転電圧は１．２Ｖから１．２５Ｖまで上昇し（実ヒューズ２６は、１．２Ｖが反転電圧）、ヒューズモニター回路５が、それよりも低い電圧でスタートしても、反転電圧（１．２５Ｖ）まで電圧上昇を待つことになる。そして、ヒューズモニター回路５の出力信号ＭＯは、実際の電源電圧（ＰＶ）が反転電圧（１．２５Ｖ）を超えてから低レベル『Ｌ』から高レベル『Ｈ』へ立ち上がるため、実ヒューズ回路部２によるヒューズ情報の取り込みの誤りは生じ難くなる。
以上、詳述したように、本発明によれば、低い動作電圧でもヒューズによる情報の取り込みを正確に行い、さらに、ラッチ回路によるラッチも確実に行うことのできるヒューズ回路および半導体集積回路装置を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成17年3月24日(2005.3.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ヒューズ情報を記憶する実ヒューズ回路部と、
電源電圧が該実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路とを備えることを特徴とするヒューズ回路。
【請求項２】
請求項１に記載のヒューズ回路において、前記実ヒューズ回路部による前記ヒューズ情報の取り込みを、前記ヒューズモニター回路により前記電源電圧が前記取り込み可能電圧になったと判断された後に行うことを特徴とするヒューズ回路。
【請求項３】
請求項１に記載のヒューズ回路において、前記電源電圧に対する前記ヒューズモニター回路のヒューズ特性を、ヒューズの状態に対する前記実ヒューズ回路部のヒューズ特性と逆にしたことを特徴とするヒューズ回路。
【請求項４】
請求項３に記載のヒューズ回路において、
前記実ヒューズ回路部は、前記ヒューズが切れていなければ未切断側に情報が反転し、逆に、前記ヒューズが切れていれば切断側のままとなるヒューズ特性を有し、且つ、
前記ヒューズモニター回路は、前記電源電圧が前記取り込み可能電圧以上であれば切断側に情報が反転し、逆に、前記電源電圧が前記取り込み可能電圧よりも低ければ未切断側のままとなるヒューズ特性を有することを特徴とするヒューズ回路。
【請求項５】
請求項１に記載のヒューズ回路において、
前記ヒューズモニター回路は、前記実ヒューズ回路部に対応する回路構成を有し、該実ヒューズ回路部の前記ヒューズとして抵抗を使用することを特徴とするヒューズ回路。
【請求項６】
ヒューズ情報を記憶する実ヒューズ回路部と、
電源投入時に前記ヒューズ情報を取り込むために使用されるスタータ信号を発生するスタータ信号発生回路と、
電源電圧が前記実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路と、
該ヒューズモニター回路の出力信号から取り込み信号を生成するパルス信号発生回路とを備え、前記実ヒューズ回路部は、前記パルス信号発生回路からの取り込み信号および前記スタータ信号を受け取ってヒューズ情報を出力することを特徴とする半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置において、前記実ヒューズ回路部による前記ヒューズ情報の取り込みを、前記ヒューズモニター回路により前記電源電圧が前記取り込み可能電圧になったと判断された後に行うことを特徴とする半導体集積回路装置。
【請求項８】
請求項６に記載の半導体集積回路装置において、前記電源電圧に対する前記ヒューズモニター回路のヒューズ特性を、ヒューズの状態に対する前記実ヒューズ回路部のヒューズ特性と逆にしたことを特徴とする半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ回路および半導体集積回路装置に関し、特に、低電圧で使用されるヒューズ回路および半導体集積回路装置に関する。
【背景技術】
【０００２】
ヒューズ回路は、ヒューズの切断の有無により、例えば、ＤＲＡＭ（Dynamic Random Access Memory）の不良セルの冗長処理を行ったり、或いは、汎用的なＤＲＡＭをユーザの要求に応じたデータ幅やメモリ構成（例えば、×８、×１６、または、×３２）に設定するといった様々な半導体集積回路装置の内部処理や仕様の設定等を行うために利用されている。そして、このヒューズ回路の情報は、通常、半導体集積回路装置の電源起動時（パワーオン時）に読み込まれるようになっている。
【０００３】
なお、従来、メモリセルのパワーオン時にヒューズセルのデータをセンシングしてラッチするための設定時間をリファレンス回路により決定し、このリファレンス回路が工程の変化によるセンシング時間をトラッキングすることで、メモリセルのパワーオン時にヒューズセルのデータを確実にラッチするようにしたフラッシュメモリのヒューズセルセンシング回路が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開平１１−２８３３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、一般に、ヒューズの特性としては、ヒューズの切断側にリセットするようになっており、ヒューズのセット信号によって、ヒューズが切れていなければ未切断側に情報が反転し、逆に、ヒューズが切れていれば切断側のままとなる特性を示す。
【０００６】
しかしながら、このような特性を有するヒューズ回路においては、低電圧での動作に問題が生じる。すなわち、ヒューズ回路が使用される電圧が低くなればなるほど、ヒューズが切断されていると判断され易く（反転する能力が足りなく）なり、その結果、誤った情報が読み込まれる恐れがある。また、その情報をラッチする回路においても、低電圧でのラッチは不安定であるため、正しくラッチされないこともあり得る。
【０００７】
本発明は上述した従来技術が有する問題点に鑑みてなされたものであり、低い動作電圧でもヒューズによる情報の取り込みを正確に行い、さらに、ラッチ回路によるラッチも確実に行うことのできるヒューズ回路および半導体集積回路装置の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の形態によれば、ヒューズ情報を記憶する実ヒューズ回路部と、電源電圧が該実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路とを備えることを特徴とするヒューズ回路が提供される。
【０００９】
本発明の第２の形態によれば、ヒューズ情報を記憶する実ヒューズ回路部と、電源投入時に前記ヒューズ情報を取り込むために使用されるスタータ信号を発生するスタータ信号発生回路と、電源電圧が前記実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路と、該ヒューズモニター回路の出力信号から取り込み信号を生成するパルス信号発生回路とを備え、前記実ヒューズ回路部は、前記パルス信号発生回路からの取り込み信号および前記スタータ信号を受け取ってヒューズ情報を出力することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１０】
以上、詳述したように、本発明によれば、低い動作電圧でもヒューズによる情報の取り込みを正確に行い、さらに、ラッチ回路によるラッチも確実に行うことのできるヒューズ回路および半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
まず、本発明に係るヒューズ回路および半導体集積回路装置の実施例を説明する前に、従来のヒューズ回路および半導体集積回路装置、並びに、その問題点を、添付図面（図１〜図７）を参照して詳述する。
【実施例】
【００１２】
図１は従来の半導体集積回路装置（ヒューズ回路およびその周辺回路）の一例を概略的に示すブロック図である。
【００１３】
図１に示されるように、従来の半導体集積回路装置（ヒューズ回路およびその周辺回路）は、スタータ信号発生回路１０１、ヒューズ回路１０２、および、パルス信号発生回路１０３を備えている。なお、半導体集積回路装置は、例えば、ＤＲＡＭであり、ヒューズ回路１０２は、例えば、ＤＲＡＭの不良セルの冗長処理を行うための情報（欠陥セルのアドレス情報）を記憶したり、或いは、汎用的なＤＲＡＭをユーザの要求に応じたデータ幅やメモリ構成（例えば、×８、×１６、または、×３２）に設定するための情報等を記憶するために使用される。
【００１４】
図２は図１の半導体集積回路装置におけるスタータ信号発生回路の一例を示す回路図である。
【００１５】
図２に示されるように、スタータ信号発生回路１０１は、抵抗１０１１，１０１２、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１０１３、および、インバータ１０１４，１０１５を備えて構成される。このスタータ信号発生回路１０１は、例えば、半導体集積回路装置の電源がオンされて、実際の電源電圧ＰＶが低電位電源電圧Ｖｓｓ（０Ｖ）から次第に上昇して高電圧電源電圧（定常時の電源電圧）Ｖｄｄになる過程において、まず、低電位電源電圧Ｖｓｓの信号ｓｔを出力している状態から、実際の電源電圧ＰＶがｎＭＯＳトランジスタ１０１３のゲートに印加される抵抗１０１１，１０１２により分圧された電圧よりも該トランジスタ１０１３の閾値電圧（Ｖｔｈ）以上になると、トランジスタ１０１３がオンして上昇過程の電源電圧波形を含んだスタータ信号ｓｔ（図５参照）を出力する。
【００１６】
図３は図１の半導体集積回路装置におけるヒューズ回路の一例を示す回路図である。
図３に示されるように、ヒューズ回路１０２は、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１０２１，１０２２、ｎＭＯＳトランジスタ１０２３，１０２４，１０２５、ヒューズ１０２６、および、インバータ１０２７，１０２８を備えて構成される。ここで、ｐＭＯＳトランジスタ１０２１およびｎＭＯＳトランジスタ１０２３，１０２４、並びに、ｐＭＯＳトランジスタ１０２２，ｎＭＯＳトランジスタ１０２５およびヒューズ１０２６は、それぞれ電源電圧ＰＶが印加された高電位電源線（Ｖｄｄ）と低電位電源線（Ｖｓｓ）との間に直列に接続されている。
【００１７】
ｐＭＯＳトランジスタ１０２２およびｎＭＯＳトランジスタ１０２３のゲートには、スタータ信号ｓｔが供給され、また、ｎＭＯＳトランジスタ１０２５のゲートには、取り込み信号ｆｓが供給されている。さらに、ｐＭＯＳトランジスタ１０２２とｎＭＯＳトランジスタ１０２５との接続個所、および、ｐＭＯＳトランジスタ１０２１とｎＭＯＳトランジスタ１０２３との接続個所の共通接続ノードＮ０１からの信号はインバータ１０２７を介してトランジスタ１０２１および１０２４のゲートに供給されると共に、さらに、インバー１０２８を介して出力信号ｏｕｔとして出力される。
【００１８】
図４は図１の半導体集積回路装置におけるパルス信号発生回路の一例を示す回路図である。
【００１９】
図４に示されるように、パルス信号発生回路１０３は、複数（偶数個）のインバータ１０３１−１〜１０３１−ｎ、複数（奇数個）のインバータ１０３２−１〜１０３２−ｍ、ＮＡＮＤゲート１０３３、および、インバータ１０３４を備えて構成されている。ここで、インバータ１０３１−１〜１０３１−ｎは、後述する図５における遅延時間ｄｔ１を与え、また、インバータ１０３２−１〜１０３２−ｍは、取り込み信号ｆｓのパルス幅ｄｔ２を与えるためのものである。
【００２０】
図５は図１の半導体集積回路装置の動作を説明するための波形図である。
図５および図３に示されるように、まず、半導体集積回路装置の電源をオンすると、実際の電源電圧ＰＶはＶｓｓ（０Ｖ）から次第に上昇して定常時の電源電圧Ｖｄｄになって安定するが、この過程において、前述したスタータ信号ｓｔ（または、スタータ信号に準ずる信号）が低レベル『Ｌ』から高レベル『Ｈ』に変化する。すなわち、スタータ信号ｓｔは、トランジスタ１０２２および１０２３のゲートに供給されており、最初は低レベル『Ｌ』（Ｖｓｓ）になっている。そして、上述したように、実際の電源電圧ＰＶが抵抗１０１１，１０１２により分圧された電圧よりもトランジスタ１０１３の閾値電圧（Ｖｔｈ）以上になると、スタータ信号ｓｔは高レベル『Ｈ』（上昇過程の電源電圧波形も多少含むが実質的にはＶｄｄ）になり、トランジスタ１０２３がオンしてトランジスタ１０２２がオフする。
【００２１】
これにより、出力信号ｏｕｔは高レベル『Ｈ』（Ｖｄｄ）になる。この状態は、ヒューズ１０２６の切断状態と同じである。その後、取り込み信号ｆｓの高レベル『Ｈ』のパルスにより、トランジスタ１０２５がオンし、ヒューズ１０２６が切れていなければ、出力信号ｏｕｔを低レベル『Ｌ』（Ｖｓｓ）へ反転（未切断状態）させてその状態を保持し、逆に、ヒューズ１０２６が切れていれば、出力信号ｏｕｔは高レベル『Ｈ』の状態（切断状態）をそのまま保持する。
【００２２】
このように、従来のヒューズ回路は、通常、切断状態にリセットしておき、未切断状態に反転させることで、ヒューズ情報の取り込みを行っている。
【００２３】
図６は図３のヒューズ回路のヒューズ特性を示す図であり、縦軸はヒューズの抵抗値［ＫΩ］を示し、横軸は電圧（動作電圧）［Ｖ］を示している。
【００２４】
図６から明らかなように、従来のヒューズ回路において、ヒューズが切断されていると判断される切断判断エリアとヒューズが切断されていない（未切断である）と判断される未切断判断エリアとの境界曲線は、動作電圧が低く（例えば、１．２Ｖ程度）なると急激に高いヒューズ抵抗値となるような特性を有している。ここで、ヒューズ回路の出力ｏｕｔは、ヒューズが切断されていれば変化せず、逆に、ヒューズが未切断であれば変化するようになっており、ヒューズの動作方向は、図６中の矢印の方向になる。
【００２５】
このように、従来のヒューズ回路は、動作電圧が低くなればなるほど、ヒューズが未切断であると判断され易くなる。そのため、ヒューズの切断が不十分であったり、或いは、ヒューズのグローバック（Growback：ヒューズが切断しているにも関わらず、ヒューズ部分の抵抗値が下がってくる現象）等により、ヒューズ情報を誤って読み込む恐れが生じ易くなる。そして、近年、半導体集積回路装置は低消費電力および高速動作等の要求に伴って、その電源電圧は益々低くなる方向にあり、より一層大きな問題となって来ている。
【００２６】
図７は従来のヒューズ回路のＤＣ特性およびＡＣ特性を示す図であり、図７（ａ）は、ヒューズが切断された状態で、しかも、例えば、上述したヒューズのグローバックによりヒューズの抵抗値が１００ＫΩになっているときの電源電圧（動作電圧ＶＰ）とヒューズ回路の出力電圧との関係（直流的に見た実際のヒューズ特性のＤＣ特性）を示し、図７（ｂ）は、同様に、ヒューズが切断された状態でヒューズの抵抗値が１００ＫΩになっている場合の電源をオンして動作電圧ＶＰが０ＶからＶｄｄまで上昇しているときの取り込み信号ｓｔの電圧と時間との関係（交流的に見た実際のヒューズ特性のＡＣ特性）を示している。なお、図７は、動作電圧が１．２Ｖでヒューズの抵抗値が１００ＫΩのときに、切断判断エリアと未切断範囲エリアとの境界になる場合を説明する。
【００２７】
すなわち、図７（ａ）に示されるように、ヒューズ回路のＤＣ特性は、実際の電源電圧（動作電圧）ＰＶが１．２Ｖを境として、ヒューズの切断か未切断かが判断される。すなわち、たとえヒューズを切断したとても、グローバック等によりヒューズの抵抗値が１００ＫΩになっていると、実際の電源電圧ＰＶが１．２Ｖよりも低い場合には、ヒューズ回路はヒューズが未切断であると判断して低レベル『Ｌ』を出力する。
【００２８】
そして、図７（ｂ）に示されるように、ヒューズ回路のＡＣ特性は、例えば、ヒューズ回路が設けられている半導体集積回路装置の電源がオンして実際の電源電圧ＰＶが低電位電源電圧Ｖｓｓ（０Ｖ）から次第に上昇して高電圧電源電圧（定常時の電源電圧）Ｖｄｄになる過程において、ヒューズ情報の取り込みを実際の電源電圧ＰＶが１．２Ｖよりも高くなる前（例えば、ＰＶ＝１．１Ｖ）のタイミングｆｔ１で行うと、たとえヒューズを切断していたとしても、グローバック等によりヒューズの抵抗値が１００ＫΩになっている場合には、ヒューズは未切断であると判断して誤ったヒューズ情報を取り込んでしまう（ヒューズ回路は低レベル『Ｌ』を出力してしまう）。すなわち、例えば、切断したヒューズの抵抗が１００ＫΩになっている場合、ヒューズ情報を正しく取り込むには、実際の電源電圧ＰＶが１．２Ｖよりも高くなった後（例えば、ＰＶ＝１．３Ｖ）のタイミングｆｔ２で行わなければならないことが分かる。
【００２９】
以下、本発明に係るヒューズ回路および半導体集積回路装置の実施例を、添付図面を参照して詳述する。
【００３０】
図８は本発明に係る半導体集積回路装置（ヒューズ回路およびその周辺回路）の一例を概略的に示すブロック図である。
【００３１】
図８に示されるように、本発明に係る半導体集積回路装置（ヒューズ回路およびその周辺回路）は、スタータ信号発生回路１、ヒューズ回路２００、および、パルス信号発生回路３を備えている。ここで、図８と前述した図１との比較から明らかなように、本発明に係るヒューズ回路２００は、従来のヒューズ回路１０２に対応するものであり、実際に情報を格納する実ヒューズ回路部２、スタータ信号遅延回路４、および、ヒューズモニター回路５を備えている。なお、実ヒューズ回路部２は、従来のヒューズ回路１０２と同様の回路構成となっている。また、半導体集積回路装置は、例えば、ＤＲＡＭであり、ヒューズ回路２００は、例えば、ＤＲＡＭの不良セルの冗長処理を行うための情報を記憶したり、或いは、汎用的なＤＲＡＭをユーザの要求に応じたデータ幅やメモリ構成（例えば、×８、×１６、または、×３２）に設定するための情報等を記憶するために使用されるのは、従来と同様である。
【００３２】
図９は図８の半導体集積回路装置におけるスタータ信号発生回路の一例を示す回路図である。この図９に示す本実施例のスタータ信号発生回路１は、前述した図２に示す従来のスタータ信号発生回路１０１と同様の回路構成となっている。
【００３３】
すなわち、図９に示されるように、スタータ信号発生回路１は、抵抗１１，１２、ｎＭＯＳトランジスタ１３、および、インバータ１４，１５を備え、半導体集積回路装置の電源がオンされて、実際の電源電圧ＰＶが低電位電源電圧Ｖｓｓから高電圧電源電圧Ｖｄｄになる過程において、所定の波形（従来のスタータ信号ｓｔと同様の波形）を有するスタータ信号ＳＴ（図１４参照）を出力する。
【００３４】
図１０は図８の半導体集積回路装置における実ヒューズ回路部の一例を示す回路図である。
【００３５】
図１０と前述した図３との比較から明らかなように、本実施例の実ヒューズ回路部２は、従来のヒューズ回路１０２と同様の回路構成とされており、ｐＭＯＳトランジスタ２１，２２、ｎＭＯＳトランジスタ２３，２４，２５、ヒューズ２６、および、インバータ２７，２８を備えて構成される。すなわち、本実施例の実ヒューズ回路部２においては、図３の従来のヒューズ回路１０２に入力される取り込み信号ｆｓが、新たな回路（スタータ信号遅延回路４およびヒューズモニター回路５）を介して処理された信号（ＭＯ）をパルス信号発生回路３に供給して得られた信号（取り込み信号ＦＳ）となっている。なお、本実施例の実ヒューズ回路部２自身の動作は、従来のヒューズ回路１０２の動作と同様である。
【００３６】
図１１は図８の半導体集積回路装置におけるパルス信号発生回路の一例を示す回路図である。この図１１に示す本実施例のパルス信号発生回路３も、前述した図４に示す従来のパルス信号発生回路１０３と同様の回路構成となっている。
【００３７】
すなわち、図１１に示されるように、パルス信号発生回路３は、複数（偶数個）のインバータ３１−１〜３１−ｎ、複数（奇数個）のインバータ３２−１〜３２−ｍ、ＮＡＮＤゲート３３、および、インバータ３４を備えて構成されている。ここで、インバータ３１−１〜３１−ｎは、後述する図１４における遅延時間ＤＴ１を与え、また、インバータ３２−１〜３２−ｍは、取り込み信号ＦＳのパルス幅ＤＴ２を与えるためのものである。
【００３８】
図１２は図８の半導体集積回路装置におけるスタータ信号遅延回路の一例を示す回路図である。
【００３９】
図１２から明らかなように、本実施例のスタータ信号遅延回路４は、複数（奇数個）のインバータ４１−１〜４１−ｋを備えて構成され、これらインバータ４１−１〜４１−ｋは、後述する図１４における遅延時間ＤＴ３を与えるためのものである。
【００４０】
図１３は図８の半導体集積回路装置におけるヒューズモニター回路の一例を示す回路図である。
【００４１】
図１３に示されるように、本実施例のヒューズモニター回路５は、ｐＭＯＳトランジスタ５１，５２、ｎＭＯＳトランジスタ５３〜５５，５７、抵抗５６、ＮＡＮＤゲート５８，５９、ＮＯＲゲート６０、および、インバータ６１〜６４を備えている。ここで、ＮＡＮＤゲート５８および５９はラッチを構成し、また、抵抗５６は、実ヒューズ回路部２におけるヒューズ２６のレプリカとしての機能を持たせるために所定の抵抗値とされている。この抵抗５６の抵抗値は、実際のヒューズ（実ヒューズ）の特性に合わせるようになっていて、具体的に、電源電圧が１．２Ｖ、実ヒューズが１００ＫΩよりも大きな抵抗値で反転するような場合、抵抗５６の抵抗値は、例えば、１００ＫΩに設定される。すなわち、ヒューズモニター回路５における抵抗５６の抵抗値は、実ヒューズ回路部２における切断されたヒューズ（２６）の抵抗値の最小値（例えば、グローバック等の影響で最も抵抗値が小さくなっている切断状態のヒューズの抵抗値）よりも余裕を持ってさらに小さい抵抗値としている。
【００４２】
まず、図１３と図１０との比較から明らかなように、本実施例のヒューズモニター回路５におけるｐＭＯＳトランジスタ５１，５２、ｎＭＯＳトランジスタ５３〜５５、および、インバータ６１，６２は、実質的に、それぞれ図１０に示す実ヒューズ回路部２におけるｐＭＯＳトランジスタ２１，２２、ｎＭＯＳトランジスタ２３〜２５、および、インバータ２７，２８に相当している。ただし、本ヒューズモニター回路５において、ｐＭＯＳトランジスタ５２のゲートは高電位電源線（Ｖｄｄ）に接続され、また、ｎＭＯＳトランジスタ５３のゲートは低電位電源線（Ｖｓｓ）に接続され、さらに、ｎＭＯＳトランジスタ５５のゲートには、一方の入力に出力信号ＭＯが供給され他方の入力にスタータ信号遅延回路４の出力信号（ヒューズモニター回路イネーブル信号）ＭＥが供給されたＮＯＲゲート６０の出力信号が供給されている。
【００４３】
また、ＮＯＲゲート６０の出力信号は、ＮＡＮＤゲート５８および５９で構成されるラッチに対してインバータ６４を介してスタータ信号ＳＴと共に入力され、このラッチの出力はｐＭＯＳトランジスタ５１のゲートに供給されている。なお、トランジスタ５１と５３の接続ノードには、ゲートにスタータ信号ＳＴをインバータ６３で反転した信号が供給されたｎＭＯＳトランジスタ５７のドレインが接続されている。このトランジスタ５７のソースは、低電位電源線（Ｖｓｓ）に接続されている。ここで、ｐＭＯＳトランジスタ５２およびｎＭＯＳトランジスタ５３，５４は、ヒューズモニター回路５の動作には直接関与しないが、ヒューズモニター回路５に実ヒューズ回路部２と同様の構成を持たせることにより、ヒューズモニター回路における寄生容量等の影響を実ヒューズ回路部に合わせるようになっている。
【００４４】
図１４は図８の半導体集積回路装置の動作を説明するための波形図である。
図１４および図１３に示されるように、まず、半導体集積回路装置の電源をオンすると、実際の電源電圧ＰＶはＶｓｓ（０Ｖ）から次第に上昇して定常時の電源電圧Ｖｄｄになって安定するが、この過程において、スタータ信号ＳＴが低レベル『Ｌ』から高レベル『Ｈ』に変化する。ヒューズモニター回路５においては、まず、スタータ信号ＳＴが低レベル『Ｌ』のとき、ｎＭＯＳトランジスタ５７は電源電圧ＰＶの上昇によりオンしてノードＮ１の電位を低レベル『Ｌ』（Ｖｓｓ）にリセット（初期化）する。そして、スタータ信号ＳＴが高レベル『Ｈ』に変化してインバータ６３の出力が低レベル『Ｌ』になると、トランジスタ５７はオフする。なお、ゲートに低電位電源電圧（Ｖｓｓ）が印加されたｎＭＯＳトランジスタ５３およびゲートに高電位電源電圧（Ｖｄｄ）が印加されたｐＭＯＳトランジスタ５３は、常にオフ状態を維持しており、ｎＭＯＳトランジスタ５４と共に、ヒューズモニター回路５の動作には直接関与しないが、前述したように、これらトランジスタのゲート容量等によりヒューズモニター回路５に実ヒューズ回路部２の動作を再現させるようになっている。
【００４５】
ところで、スタータ信号遅延回路４は、複数（奇数個）のインバータ４１−１〜４１−ｋで構成され、その出力信号ＭＥは、スタータ信号ＳＴを反転した信号であって、スタータ信号ＳＴが立ち上がるタイミングから遅延時間ＤＴ３だけ遅れて立ち下がる信号となっている。この信号（ヒューズモニター回路イネーブル信号）ＭＥは、ＮＯＲゲート６０の一方の入力に供給されており、この時点で出力信号ＭＯは低レベル『Ｌ』（Ｖｓｓ）となっているので、信号ＭＥが立ち下がると、ＮＯＲゲート６０の出力は高レベル『Ｈ』（Ｖｄｄ）となり、トランジスタ５５がオンする。さらに、ＮＯＲゲート６０の出力は、インバータ６４を介してＮＡＮＤゲート５８の一方の入力に供給され、また、ＮＡＮＤゲート５９の一方の入力に供給されているスタータ信号ＳＴは高レベル『Ｈ』となっているので、ラッチ（５８，５９）の出力は低レベル『Ｌ』に保持されてトランジスタ５１はオン状態を保持する。
【００４６】
これにより、オン状態のトランジスタ５１を介して高電位電源線（Ｖｄｄ）から電流が流れ込み、また、オン状態のトランジスタ５５および抵抗５６を介して低電位電源線（Ｖｓｓ）に電流が流れる。そして、実際の電源電圧ＶＰの上昇、並びに、ｐＭＯＳトランジスタ５１の駆動能力（オン抵抗）および抵抗５６の抵抗値の相関関係により、次第にノードＮ１の電位が高レベル『Ｈ』（Ｖｄｄ）になって、インバータ６１，６２を介して出力される出力信号ＭＯが高レベル『Ｈ』（Ｖｄｄ）になる。すなわち、実ヒューズ回路部２においてヒューズ２６の切断状態を再現（例えば、グローバック等により切断したヒューズ２６の抵抗値が１００ＫΩとなっているのを再現）したとき、実際の電源電圧ＶＰが、そのヒューズ２６が正しく切断状態であると判断できる電圧まで上昇したときに、ノードＮ１の電位が高レベル『Ｈ』になる。これにより、ＮＯＲゲート６０の出力が低レベル『Ｌ』になってトランジスタ５５がオフし、以後、出力信号ＭＯは高レベル『Ｈ』を保持する。
【００４７】
従って、ヒューズモニター回路５の出力信号ＭＯは、実際の電源電圧ＶＰが、グローバック等を考慮した実ヒューズ回路部２における切断状態のヒューズ２６を正しく切断状態であると判断できる電圧になった後に直ちに低レベル『Ｌ』から高レベル『Ｈ』に変化する信号になる。
【００４８】
そして、ヒューズモニター回路５の出力信号ＭＯは、パルス信号発生回路３に供給され、パルス信号発生回路３から取り込み信号ＦＳが出力される。ここで、本実施例において、パルス信号発生回路３に供給されるヒューズモニター回路５の出力信号ＭＯは、例えば、図１に示す従来の半導体集積回路装置において、パルス信号発生回路１０３に供給されるスタータ信号ｓｔに相当する。従って、本実施例の取り込み信号ＦＳは、実ヒューズ回路部２におけるヒューズ２６の切断／未切断を正しく判断できるタイミングで出力されることになる。
【００４９】
以上において、ヒューズモニター回路５における設定値（例えば、グローバック等により切断したヒューズ２６の抵抗値を１００ＫΩと設定）を変えるには、抵抗５６の抵抗値を変化させる以外に、例えば、ｐＭＯＳトランジスタ５７の駆動能力を変えるためにそのゲート幅／ゲート長を変化させることもできる。
【００５０】
図１５は図１３のヒューズモニター回路の変形例を示す図であり、図１３のヒューズモニター回路におけるｐＭＯＳトランジスタ５１を、駆動能力の異なる複数のｐＭＯＳトランジスタ５１１〜５１４から選択して使用するものである。
【００５１】
図１５に示されるように、本変形例のヒューズモニター回路５は、ｐＭＯＳトランジスタ５５２，５１１〜５１４、ｎＭＯＳトランジスタ５５５，５５７、抵抗５５６、ＮＡＮＤゲート５２１〜５２４、および、インバータ５６３を備えている。ここで、ｐＭＯＳトランジスタ５１１〜５１４は、それぞれ駆動能力（トランジスタサイズ）が異なっており、例えば、ｐＭＯＳトランジスタ５１１のゲート幅をＷにすると共にゲート長をＬにしたとき、ｐＭＯＳトランジスタ５１２はゲート幅がＷでゲート長が１．５×Ｌとされ、また、ｐＭＯＳトランジスタ５１３はゲート幅が１．５×Ｗでゲート長がＬとされ、そして、ｐＭＯＳトランジスタ５１４はゲート幅が１．５×Ｗでゲート長が１．５×Ｌとされている。
【００５２】
ｐＭＯＳトランジスタ５１１〜５１４の選択は、例えば、テストモードを設定しておき、そのテストモードにおいて、各トランジスタ５１１〜５１４に対応するＮＡＮＤゲート５２１〜５２４の一方の入力に供給される選択信号ＳＳ１〜ＳＳ４を順に切り換えて、最も好ましい状態を規定する。なお、各ＮＡＮＤゲート５２１〜５２４の他方の入力には、ヒューズモニター回路イネーブル信号（スタータ信号遅延回路４の出力信号）ＭＥが供給されている。なお、ｐＭＯＳトランジスタ５１１〜５１４の選択は、１つのトランジスタの選択に限定されるものではなく、複数のトランジスタ（例えば、ｐＭＯＳトランジスタ５１１および５１２）を選択してもよいのはもちろんである。
【００５３】
図１６は本発明に係るヒューズ回路のＤＣ特性およびＡＣ特性を示す図（その１）であり、図１６（ａ）および図１６（ｂ）は、ヒューズモニター回路５の特性（抵抗５６の抵抗値）を実ヒューズ回路部２の特性（切断されたヒューズ２６の抵抗値）に合わせた場合のヒューズ回路のＤＣ特性およびＡＣ特性を示すものである。なお、図１６（ａ）において、実ヒューズ回路部の特性曲線Ｌ１１とヒューズモニター回路の特性曲線Ｌ１２はほぼ一致している。
【００５４】
図１６（ａ）および図１６（ｂ）に示されるように、ヒューズモニター回路５のＤＣ特性（Ｌ１２）は実ヒューズ回路部２のＤＣ特性（Ｌ１１）と同じであるが、ヒューズモニター回路のＡＣ特性（Ｌ２２）は、リセット状態が未切断なので異なっている。なお、図１６（ｂ）において、曲線Ｌ２１は図７（ｂ）の特性曲線に相当する。
【００５５】
もし、ヒューズモニター回路５が、反転電圧（例えば、１．２Ｖ）よりも低い電圧でスタートしても、出力状態は変化せず、モニターは終了しない。すなわち、ヒューズモニター回路５は、半導体集積回路装置の電源がオンされて、実際の電源電圧（ＶＰ）が上昇して反転電圧を超え、ヒューズモニター回路５の出力信号ＭＯが反転してからモニター完了になる。
【００５６】
この完了動作（例えば、図１３および図１４に示されるヒューズモニター回路５の出力信号ＭＯが低レベル『Ｌ』から高レベル『Ｈ』への立ち上がり）を受けて、実ヒューズ回路部２におけるヒューズ情報の取り込み動作が開始される。これにより、半導体集積回路装置の電源がオンして実際の電源電圧ＰＶが上昇するとき、電源オンから短い時間の間でヒューズ情報を正しく取り込むことができる。
【００５７】
図１７は本発明に係るヒューズ回路のＤＣ特性およびＡＣ特性を示す図（その２）であり、図１７（ａ）および図１７（ｂ）は、モニター特性を悪く（例えば、ヒューズモニター回路５における抵抗５６の抵抗値を実ヒューズ回路部２の切断されたヒューズ２６の抵抗値よりも小さく（例えば、５０ＫΩ））した場合のヒューズ回路のＤＣ特性およびＡＣ特性を示すものである。
【００５８】
図１７（ａ）および図１７（ｂ）に示されるように、ヒューズモニター回路５のＤＣ特性（Ｌ３２）は実ヒューズ回路部２のＤＣ特性（Ｌ３１）よりも右側（高電圧側）となっており、また、ヒューズモニター回路のＡＣ特性（Ｌ４２）は、反転電圧（例えば、１．２５Ｖ）よりも電圧が高くなると切断状態になる。なお、図１７（ｂ）において、曲線Ｌ４１は図７（ｂ）の特性曲線に相当する。
【００５９】
すなわち、図１７（ａ）および図１７（ｂ）は、ヒューズモニター回路のモニター特性を悪くすることにより、反転電圧を上昇（例えば、１．２Ｖから１．２５Ｖへ上昇）させ、より一層、実ヒューズ（２６）の取り込み動作にマージンを持たせた場合を示している。なお、上記のモニター特性の設定は、前述したようなヒューズモニター回路５における抵抗５６の抵抗値を小さくしたり、或いは、ｐＭＯＳトランジスタ５１のゲート長Ｌを長く（または、ゲート幅Ｗを小さく）することにより行う。
【００６０】
すなわち、ヒューズモニター回路５のモニターの反転電圧は１．２Ｖから１．２５Ｖまで上昇し（実ヒューズ２６は、１．２Ｖが反転電圧）、ヒューズモニター回路５が、それよりも低い電圧でスタートしても、反転電圧（１．２５Ｖ）まで電圧上昇を待つことになる。そして、ヒューズモニター回路５の出力信号ＭＯは、実際の電源電圧（ＰＶ）が反転電圧（１．２５Ｖ）を超えてから低レベル『Ｌ』から高レベル『Ｈ』へ立ち上がるため、実ヒューズ回路部２によるヒューズ情報の取り込みの誤りは生じ難くなる。
【図面の簡単な説明】
【００６１】
【図１】従来の半導体集積回路装置（ヒューズ回路およびその周辺回路）の一例を概略的に示すブロック図である。
【図２】図１の半導体集積回路装置におけるスタータ信号発生回路の一例を示す回路図である。
【図３】図１の半導体集積回路装置におけるヒューズ回路の一例を示す回路図である。
【図４】図１の半導体集積回路装置におけるパルス信号発生回路の一例を示す回路図である。
【図５】図１の半導体集積回路装置の動作を説明するための波形図である。
【図６】図３のヒューズ回路のヒューズ特性を示す図である。
【図７】従来のヒューズ回路のＤＣ特性およびＡＣ特性を示す図である。
【図８】本発明に係る半導体集積回路装置（ヒューズ回路およびその周辺回路）の一例を概略的に示すブロック図である。
【図９】図８の半導体集積回路装置におけるスタータ信号発生回路の一例を示す回路図である。
【図１０】図８の半導体集積回路装置における実ヒューズ回路部の一例を示す回路図である。
【図１１】図８の半導体集積回路装置におけるパルス信号発生回路の一例を示す回路図である。
【図１２】図８の半導体集積回路装置におけるスタータ信号遅延回路の一例を示す回路図である。
【図１３】図８の半導体集積回路装置におけるヒューズモニター回路の一例を示す回路図である。
【図１４】図８の半導体集積回路装置の動作を説明するための波形図である。
【図１５】図１３のヒューズモニター回路の変形例を示す図である。
【図１６】本発明に係るヒューズ回路のＤＣ特性およびＡＣ特性を示す図（その１）である。
【図１７】本発明に係るヒューズ回路のＤＣ特性およびＡＣ特性を示す図（その２）である。
【国際調査報告】
2004102664.tif 000020
2004102664.tif 000021
2004102664.tif 000022
2004102664.tif 000023