(57)【要約】半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、半導体層の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、半導体層のうち、ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを備え、ゲート電極とボディ領域とが電気的に短絡されている電界効果トランジスタであって、半導体層からソース領域及びドレイン領域を除いた領域のうち、ソース領域またはドレイン領域との接合部の少なくとも一部は、ボディ領域のうちソース領域及びドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでいる。
2004070847.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域と
を備え、上記ゲート電極と上記ボディ領域とが電気的に短絡されている電界効果トランジスタであって、
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域との接合部の少なくとも一部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでいる電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域との接合部の少なくとも一部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項３】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域の側面部との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項４】
請求項３に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ≦１）からなるＳｉＧｅ層を有しており、
上記ＳｉＧｅ層のうち、上記ソース領域またはドレイン領域との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項５】
請求項１〜４のうちいずれか１つに記載の電界効果トランジスタにおいて、
上記半導体基板はバルク基板である、電界効果トランジスタ。
【請求項６】
請求項１〜５のうちいずれか１つに記載の電界効果トランジスタにおいて、
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域の底部との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項７】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ≦１）からなるＳｉＧｅ層を有している、電界効果トランジスタ。
【請求項８】
請求項７に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上に設けられたＳｉバッファ層と、上記Ｓｉバッファ層の上に設けられた上記ＳｉＧｅ層と、上記ＳｉＧｅ層の上で且つ上記ゲート絶縁膜の下に設けられたＳｉキャップ層とを有している、電界効果トランジスタ。
【請求項９】
請求項１に記載の電界効果トランジスタにおいて、
上記ソース領域または上記ドレイン領域との接合部であって、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含む領域の厚みは、１０ｎｍ以上８０ｎｍ以下である、電界効果トランジスタ。
【請求項１０】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＣｘ（０＜ｘ＜１）からなるシリコンカーボン層を有している、電界効果トランジスタ。
【請求項１１】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘ−ｙＧｅｘＣｙ）（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるシリコンゲルマニウムカーボン層を有している、電界効果トランジスタ。
【請求項１２】
半導体基板の上に設けられ、第１導電型の不純物を含む第１のボディ領域を有する第１の半導体層と、上記第１の半導体層の上に設けられた第１のゲート絶縁膜と、上記第１のゲート絶縁膜の上に設けられ、上記第１のボディ領域と電気的に短絡する第１のゲート電極と、上記第１の半導体層のうち、上記第１のゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含む第１のソース領域及び第１のドレイン領域とを有する第１の電界効果トランジスタと、
上記半導体基板の上に設けられ、第２導電型の不純物を含む第２のボディ領域を有する第２の半導体層と、上記第２の半導体層の上に設けられた第２のゲート絶縁膜と、上記第２のゲート絶縁膜の上に設けられ、上記第２のボディ領域と電気的に短絡する第２のゲート電極と、上記第２の半導体層のうち、上記第２のゲート電極の側下方に位置する領域に設けられ、第１導電型の不純物を含む第２のソース領域及び第２のドレイン領域とを有する第２の電界効果トランジスタと
を備えた相補型電界効果トランジスタであって、
上記第１の半導体層から上記第１のソース領域及び上記第１のドレイン領域を除いた領域のうち、上記第１のソース領域または上記第１のドレイン領域との接合部の少なくとも一部は、上記第１のボディ領域のうち上記第１のソース領域及び上記第１のドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでおり、
上記第２の半導体層から上記第２のソース領域及び上記第２のドレイン領域を除いた領域のうち、上記第２のソース領域または上記第２のドレイン領域との接合部の少なくとも一部は、上記第２のボディ領域のうち上記第２のソース領域及び上記第２のドレイン領域との接合部を除く部分よりも高濃度で第２導電型の不純物を含んでいる、相補型電界効果トランジスタ。
【請求項１３】
半導体基板の上に設けられ、第１導電型の不純物を含むボディ領域を有する半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ、上記ボディ領域と電気的に短絡するゲート電極と、上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを有する電界効果トランジスタの製造方法であって、
上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域または上記ドレイン領域の少なくとも一方の底部との接合部となる領域に、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第１の不純物領域を形成する工程（ａ）と、
上記半導体層に第２導電型の不純物を注入して上記ソース領域及び上記ドレイン領域を形成する工程（ｂ）と、
上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域または上記ドレイン領域の少なくとも一方の側面部との接合部となる領域に、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第２の不純物領域を形成する工程（ｃ）と
を含んでいる電界効果トランジスタの製造方法。
【請求項１４】
請求項１３に記載の電界効果トランジスタの製造方法において、
上記工程（ｂ）及び上記工程（ｃ）の前に、上記半導体層の上方に上記ゲート電極を形成する工程（ｄ）をさらに含み、
上記工程（ｂ）と上記工程（ｃ）では共通のレジストマスクを用い、上記ゲート電極をマスクとしたイオン注入を行なう、電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、ゲート電極とボディ領域を電気的に短絡した電界効果トランジスタとその製造方法に関するものである。
【背景技術】  昨今のＬＳＩ製造技術の進歩はめざましく、これまで特に微細化技術の進展によりＬＳＩの高速化、低電圧化及び低コスト化を実現してきた。また、携帯電話等の携帯端末の急速な普及等によってＬＳＩの低消費電力化が強く求められるようになっている。ＬＳＩの消費電力を低減するためには低電圧化、すなわち電源電圧の低減が最も有効な手段である。そして、電源電圧を低減するためには、ＬＳＩに設けられた電界効果トランジスタのしきい値電圧を低減することが必要不可欠となる。
しかしながら、従来のスケーリングによる方法でしきい値電圧の低減を図る場合、しきい値電圧の低減と共にオフ状態のトランジスタに流れるリーク電流が増大する。この不具合を解決するために、可変しきい値ＭＯＳＦＥＴ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  ＭＯＳＦＥＴ；ＤＴＭＯＳ）が考案されている。
このＤＴＭＯＳの動作原理を図１８から図２０を用いて説明する。
図１８は、ｐチャネル型の一般的なＤＴＭＯＳ５００の断面構造図を示したものである。同図に示すように、従来のＤＴＭＯＳ５００は、ｐ−型半導体基板５０１と、ｐ−型半導体基板５０１上に設けられたｎ型ボディ領域５０２と、ｎ型ボディ領域５０２上に設けられたゲート酸化膜５０６と、ゲート酸化膜５０６上に設けられたゲート電極５０７と、ゲート電極５０７の両側方にそれぞれ設けられたｐ＋型ソース領域５０８及びｐ＋型ドレイン領域５０９とを備え、ゲート電極５０７とボディ領域５０２が電気的に短絡されていることを特徴としている。
図１９は、従来のｐチャネル型のＤＴＭＯＳの動作特性を示す図である。また、図２０は、従来のＤＴＭＯＳにおけるドレイン電流とボディ電流とを示す図である。図１９，２０は、共にｐ型のＤＴＭＯＳについて特性を調べたものである。
図１９中の複数の細線はＭＯＳＦＥＴのドレイン電流−ゲート電圧特性のボディ電圧による変化を示しており、ドレイン電流はボディ電圧すなわち基板バイアスによって大きく変化することがわかる。これをＭＯＳＦＥＴの基板バイアス効果と呼ぶ。今、図１８に示すように、ゲート電極５０７とボディ領域５０２とを電気的に短絡すると、ボディ電圧はゲート電圧と同時に変化するのでＤＴＭＯＳにおけるドレイン電流−ゲート電圧特性は図１９中の太線で結んだような特性を示すことになる。この結果、ドレイン電流のゲート電圧に対する立ち上がりは急峻となり、室温で６０ｍＶ／ｄｅｃという理想値を示すことになる。また、図１９に示すように、しきい値電圧が低下してオン電流が増加するだけでなく、それと共にオフ電流をも低減することができる。このようにＤＴＭＯＳではＭＯＳＦＥＴに対して高いオン電流とオフ電流の比を保ちながらしきい値電圧を低減することができる。上述したような従来のＤＴＭＯＳは、たとえばＦ．Ａｓｓａｄｅｒａｇｈｉ  ｅｔ  ａｌ．，”Ａ  Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ（ＤＴＭＯＳ）ｆｏｒ  Ｕｌｔｒａ−Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｏｐｅｒａｔｉｏｎ，”ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．８０９−８１２，１９９４．や、Ｈ．Ｋｏｔａｋｉ  ｅｔ  ａｌ．，”Ｎｏｖｅｌ  Ｌｏｗ  Ｃａｐａｃｉｔａｎｃｅ  Ｓｉｄｅｗａｌｌ  Ｅｌｅｖａｔｅｄ  Ｄｒａｉｎ  Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ（ＬＣＳＥＤ）ｆｏｒ  Ｕｌｔｒａ  Ｌｏｗ  Ｐｏｗｅｒ  Ｄｕａｌ  Ｇａｔｅ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ，”ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．４１５−４１８，１９９８．に示されている。
解決課題
しかしながら、上述したような従来のＤＴＭＯＳは、以下に述べるような課題を有していた。すなわち、ＤＴＭＯＳではゲート電極とボディ領域を短絡しているために、ゲート電圧、すなわちボディ電圧を高めるにつれてボディ領域とソース領域、またはボディ領域とドレイン領域から形成されるダイオードに順方向の電圧が加わることになる。このため、ダイオードの順方向電流であるボディ電流が図２０に示すように急激に流れるようになり、消費電力が急激に増大することになる。これは、電圧がグラウンドに固定されているソース領域とボディ領域との接合で顕著である。図２０に示すように、高ゲート電圧下では、ボディ電流はドレイン電流と比較して無視できない大きさとなり、ボディ電流がＤＴＭＯＳ全体の消費電力に与える影響は無視できなくなる。このように、ＤＴＭＯＳでは、ボディ電流の抑制が大きな課題となっている。なお、「高ゲート電圧」とは、ゲート電圧の絶対値が大きいことを意味するものとする。
【発明の開示】
本発明は、上述したような従来の問題を解決するためになされたものであり、高ゲート電圧下でもボディ電流の増大を抑制し、消費電力の低減を実現可能なＤＴＭＯＳを提供することを目的とする。
本発明の電界効果トランジスタは、半導体基板と、上記半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを備え、上記ゲート電極と上記ボディ領域とが電気的に短絡されている電界効果トランジスタであって、上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域との接合部の少なくとも一部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでいる。
この構成により、ボディ領域とソース領域またはドレイン領域とで形成されるｐｎ接合に流れる電流や、チャネル層からソース領域へと流れる電流に対してエネルギー障壁を設けることになるので、ボディ電流を抑えることができる。これと同時に、不純物濃度を高める領域をソース領域またはドレイン領域との接合部に限定しているので、キャリア移動度の低下を抑えながら消費電力の低減を図ることができる。
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域との接合部の少なくとも一部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる。ボディ電流はボディ領域とソース領域との間で顕著に見られるので、ボディ電流を効果的に抑えながら不純物濃度の高い領域を限定してキャリア移動度の低下をより小さくすることが可能となる。
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域の側面部との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる。ボディ領域やチャネル領域などからソース領域またはドレイン領域の側面部に集中してボディ電流が流れるので、この構成により、ボディ電流を効果的に抑制することができる。
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ≦１）からなるＳｉＧｅ層を有しており、上記ＳｉＧｅ層のうち、上記ソース領域またはドレイン領域との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいることにより、ボディ電流をより効果的に抑えることができる。
上記半導体基板がバルク基板であれば、ＳＯＩ基板に比べてソース領域とボディ領域との接合面積が大きいので、ボディ電流の低減効果がより大きくなり、好ましい。
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域の底部との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいることにより、ボディ領域とソース領域及びドレイン領域との接合面積が大きい部分にエネルギー障壁を設けることができるので、効果的にボディ電流を低減することができる。
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ≦１）からなるＳｉＧｅ層を有していることにより、例えばｐチャネル型トランジスタではＳｉＧｅ層内にキャリアを閉じこめることができる。さらに、ＳｉＧｅの移動度はシリコンよりも大きいので、しきい値電圧を低減し、より性能の高い電界効果トランジスタを実現することができる。
上記半導体層は、上記ボディ領域の上に設けられたＳｉバッファ層と、上記Ｓｉバッファ層の上に設けられた上記ＳｉＧｅ層と、上記ＳｉＧｅ層の上で且つ上記ゲート絶縁膜の下に設けられたＳｉキャップ層とを有していることで、より効率的にＳｉＧｅ層にキャリアを閉じこめることができる上、結晶性が良好な領域をキャリアが通過することができるので、移動度をさらに向上させることができる。
上記ソース領域または上記ドレイン領域との接合部であって、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含む領域の厚みは、１０ｎｍ以上８０ｎｍ以下であれば好ましい。高濃度で不純物を含む領域の厚みが１０ｎｍ未満であるとボディ電流に対するエネルギー障壁として機能させることが難しく、８０ｎｍを越えると実質的にボディ領域全体に不純物を導入することと同じになり、移動度が低下してしまうためである。
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＣｘ（０＜ｘ＜１）からなるシリコンカーボン層を有していることにより、シリコンとのバンド構造の違いを利用してキャリアをシリコンカーボン層に閉じこめることができるので、移動度を向上させることができる。
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘ−ｙＧｅｘＣｙ）（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるシリコンゲルマニウムカーボン層を有していることにより、トランジスタの伝導型に関わらずシリコンとのバンド構造の違いを利用してキャリアをシリコンゲルマニウムカーボン層に閉じこめることができるので、移動度を向上させることができる。
本発明の相補型電界効果トランジスタは、半導体基板の上に設けられ、第１導電型の不純物を含む第１のボディ領域を有する第１の半導体層と、上記第１の半導体層の上に設けられた第１のゲート絶縁膜と、上記第１のゲート絶縁膜の上に設けられ、上記第１のボディ領域と電気的に短絡する第１のゲート電極と、上記第１の半導体層のうち、上記第１のゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含む第１のソース領域及び第１のドレイン領域とを有する第１の電界効果トランジスタと、上記半導体基板の上に設けられ、第２導電型の不純物を含む第２のボディ領域を有する第２の半導体層と、上記第２の半導体層の上に設けられた第２のゲート絶縁膜と、上記第２のゲート絶縁膜の上に設けられ、上記第２のボディ領域と電気的に短絡する第２のゲート電極と、上記第２の半導体層のうち、上記第２のゲート電極の側下方に位置する領域に設けられ、第１導電型の不純物を含む第２のソース領域及び第２のドレイン領域とを有する第２の電界効果トランジスタとを備えた相補型電界効果トランジスタであって、上記第１の半導体層から上記第１のソース領域及び上記第１のドレイン領域を除いた領域のうち、上記第１のソース領域または上記第１のドレイン領域との接合部の少なくとも一部は、上記第１のボディ領域のうち上記第１のソース領域及び上記第１のドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでおり、上記第２の半導体層から上記第２のソース領域及び上記第２のドレイン領域を除いた領域のうち、上記第２のソース領域または上記第２のドレイン領域との接合部の少なくとも一部は、上記第２のボディ領域のうち上記第２のソース領域及び上記第２のドレイン領域との接合部を除く部分よりも高濃度で第２導電型の不純物を含んでいる。
この構成により、第１の電流効果トランジスタと第２の電流トランジスタの両トランジスタとも、従来の電界効果トランジスタよりも消費電力が低減されているので、例えばＣＭＯＳ回路全体としても効果的に消費電力を低減することが可能となる。
本発明の電界効果トランジスタの製造方法は、半導体基板の上に設けられ、第１導電型の不純物を含むボディ領域を有する半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ、上記ボディ領域と電気的に短絡するゲート電極と、上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを有する電界効果トランジスタの製造方法であって、上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域または上記ドレイン領域の少なくとも一方の底部との接合部となる領域に、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第１の不純物領域を形成する工程（ａ）と、上記半導体層に第２導電型の不純物を注入して上記ソース領域及び上記ドレイン領域を形成する工程（ｂ）と、上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域または上記ドレイン領域の少なくとも一方の側面部との接合部となる領域に、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第２の不純物領域を形成する工程（ｃ）とを含んでいる。
この方法により、半導体層からソース領域及びドレイン領域を除いた領域のうち、ソース領域またはドレイン領域との接合部にボディ領域のうちソース領域及びドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含む領域を形成することができる。
上記工程（ｂ）及び上記工程（ｃ）の前に、上記半導体層の上方に上記ゲート電極を形成する工程（ｄ）をさらに含み、上記工程（ｂ）と上記工程（ｃ）では共通のレジストマスクを用い、上記ゲート電極をマスクとしたイオン注入を行なうことにより、セルフアライン方式で第１導電型の不純物を高濃度で含む領域を形成できるので、マスク枚数を減らし、製造コストを低減することができる。
【図面の簡単な説明】  図１（ａ）は、本発明の第１の実施形態に係るＤＴＭＯＳの構成を示す断面図であり、（ｂ）は、該ｐチャネル型ＤＴＭＯＳを示す平面図である。
図２は、第１の実施形態に係るＤＴＭＯＳに負のゲート電圧Ｖｇを加えた時のエネルギーバンド図である。
図３は、第１の実施形態に係るＤＴＭＯＳにおけるドレイン電流及びボディ電流のゲート電圧依存性を示す図である。
図４は、ＤＴＭＯＳの相互コンダクタンス−ゲート電圧特性の、ボディ濃度による変化を示す図である。
図５は、本発明の第２の実施形態に係る相補型ＤＴＭＯＳの構成を示す断面図である。
図６は、第２の実施形態に係るＤＴＭＯＳに正のゲート電圧Ｖｇを加えた時のエネルギーバンド図を示したものである。
図７は、第２の実施形態に係る相補型ＤＴＭＯＳのドレイン電流及びボディ電流とゲート電圧との関係を示す特性図である。
図８は、第２の実施形態に係る相補型ＤＴＭＯＳを用いた回路の例を示す図である。
図９は、本発明の第３の実施形態に係る相補型ＤＴＭＯＳの構成を示す断面図である。
図１０は、ＳｉＧｅ層をチャネルとするＤＴＭＯＳにおけるボディ電流について説明するための断面図である。
図１１は、本発明の第２の実施形態に係る相補型ＤＴＭＯＳの第１の製造方法を示す図である。
図１２は、第２の実施形態に係る相補型ＤＴＭＯＳの第１の製造方法を示す図である。
図１３（ａ）は、第２の実施形態に係る相補型ＤＴＭＯＳの第１の製造方法を示す図であり、（ｂ）は、第２の実施形態に係る相補型ＤＴＭＯＳの第２の製造方法を示す図である。
図１４は、第２の実施形態に係る相補型ＤＴＭＯＳの製造方法を説明するための拡大図である。
図１５は、第２の実施形態に係る相補型ＤＴＭＯＳの製造方法を説明するための拡大図である。
図１６は、第２の実施形態に係る相補型ＤＴＭＯＳの製造方法を説明するための拡大図である。
図１７は、第２の実施形態に係る相補型ＤＴＭＯＳの製造方法を説明するための拡大図である。
図１８は、従来のＤＴＭＯＳを示す断面図である。
図１９は、ＤＴＭＯＳの動作原理を説明するためのドレイン電流−ゲート電圧特性図である。
図２０は、従来のＤＴＭＯＳのドレイン電流及びボディ電流とゲート電圧との関係を示す特性図である。
最良の実施形態
−第１の実施形態−
本発明の第１の実施形態に係る電界効果トランジスタについて図１から図４を用いて説明する。図１（ａ）は、シリコンゲルマニウム（ＳｉＧｅ）を用いたｐチャネル型可変しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）１００の断面図であり、（ｂ）は、該ＤＴＭＯＳを示す平面図である。図１（ａ）は、図１（ｂ）に示すＩａ−Ｉａ線における断面を示している。
図１（ａ），（ｂ）に示すように、本実施形態のＤＴＭＯＳ１００は、バルクのｐ−型シリコン（Ｓｉ）基板１０１と、ｐ−型Ｓｉ基板１０１の上に設けられた半導体層１３０と、半導体層１３０の上に設けられ、例えばシリコン酸化膜からなるゲート絶縁膜１０６と、ゲート絶縁膜１０６上に設けられ、ｐ＋型ポリシリコンからなるゲート電極１０７と、半導体層１３０のうちゲート電極１０７の側下方に位置する領域にそれぞれ形成されたソース領域１０８及びドレイン領域１０９とを備えている。
半導体層１３０は、ｐ−型Ｓｉ基板１０１の上に設けられ、ｎ型不純物を含むボディ領域１０２と、ボディ領域１０２の上に設けられたＳｉバッファ層１０３と、Ｓｉバッファ層１０３の上に設けられたＳｉＧｅ層１０４と、ＳｉＧｅ層１０４の上で且つゲート絶縁膜１０６の下に設けられたＳｉキャップ層１０５と、ボディ領域１０２に接する上述のソース領域１０８及びドレイン領域１０９とを有している。ｐ−型Ｓｉ基板１０１に含まれる不純物の濃度は１×１０１５ｃｍ−３、ボディ領域１０２に含まれるｎ型不純物の濃度は１×１０１８ｃｍ−３である。そして、ソース領域１０８及びドレイン領域１０９に含まれるｐ型不純物の濃度は、共に約２×１０２０ｃｍ−３である。なお、ソース領域１０８及びドレイン領域１０９に接する領域に、ソース領域１０８及びドレイン領域１０９よりも低濃度のｐ型不純物を含むＬＤＤ領域をそれぞれ設けていてもよい。
また、Ｓｉバッファ層１０３、ＳｉＧｅ層１０４、Ｓｉキャップ層１０５は、それぞれ結晶成長により形成されている。これらの結晶成長層は、素子分離用酸化膜１１７で分離されたトランジスタ形成領域上（活性領域上）にのみ選択的に結晶成長される。ＳｉＧｅ層１０４のＧｅ含有率は２０％である。Ｓｉバッファ層１０３、ＳｉＧｅ層１０４及びＳｉキャップ層１０５の膜厚はそれぞれ１０ｎｍ、１５ｎｍ、５ｎｍであり、各層への意図的な不純物のドーピングは行われていない。また、ゲート絶縁膜１０６の厚みは５ｎｍで、ゲート長及びゲート幅はそれぞれ０．５μｍ及び１０μｍである。ゲート電極１０７とボディ領域１０２とは電気的に短絡されており、可変しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）を形成している。
以上の構成に加え、本実施形態のＤＴＭＯＳ１００では、ボディ領域１０２，Ｓｉバッファ層１０３，ＳｉＧｅ層１０４及びＳｉキャップ層１０５のうち、ソース領域１０８との接合部近傍の領域１１０及びドレイン領域１０９との接合部近傍の領域１１１が、ボディ領域のうちソース領域１０８及びドレイン領域１０９との接合部近傍を除く部分と比べて高濃度のｎ型不純物を含んでおり、領域１１０及び領域１１１のｎ型不純物濃度はそれぞれ約５×１０１８ｃｍ−３及び約２×１０１８ｃｍ−３である。
また、領域１１０及び領域１１１の厚み（各ｐｎ接合位置からの値）はそれぞれ８０ｎｍであるが、１０ｎｍ以上８０ｎｍ以下の範囲内であれば好ましい。これについては後述する。
また、本実施形態のＤＴＭＯＳ１００において、ソース領域１０８及びドレイン領域はそれぞれソースコンタクト１１４及びドレインコンタクト１１５を介してアルミニウム等からなる配線１１６に接続されている。そして、ゲート電極１０７及びボディ領域１０２は、それぞれゲートコンタクト１１２及びボディコンタクト１１３を介して配線１１６に接続される。
本実施形態のＤＴＭＯＳ１００は、ゲート電極１０７に電圧を印加しない状態ではソース領域１０８とドレイン領域１０９との間にドレイン電流は流れない（オフ状態）が、ゲート電極１０７に負方向に電圧を印加していくにつれてドレイン電流は増大し、あるしきい値電圧以上でドレイン電流は顕著となり、ＤＴＭＯＳ１００は導通状態（オン状態）となる。
次に、本実施形態のＤＴＭＯＳ１００のと特性について説明する。
図２は、本実施形態に係るｐチャネル型のＤＴＭＯＳに負のゲート電圧（すなわちボディ電圧）Ｖｇを加えた時のエネルギーバンド図である。
同図から、半導体層１３０（図１参照）のうち、ＳｉＧｅ層１０４はＳｉキャップ層１０５及びＳｉバッファ層１０３に比べてその価電子帯端のポテンシャルが高くなっていることが分かる。すなわち、ＳｉＧｅ層１０４はＳｉキャップ層１０５及びＳｉバッファ層１０３に比べてホールに対する価電子帯端エネルギーが低いので、Ｓｉバッファ層１０３及びＳｉキャップ層１０５よりも正孔が発生しやすくなる。そのため、本実施形態のＤＴＭＯＳは、全体がＳｉで構成されるＤＴＭＯＳよりも低い駆動電圧でトランジスタをオンさせることができる。すなわち、しきい値電圧を低減することができる。このように、本実施形態のＤＴＭＯＳでは、チャネルは主としてＳｉＧｅ層１０４に形成される。また、このＳｉＧｅ層１０４は格子定数の異なるＳｉ上に形成されているため、格子が幾分歪んでいる。このために本実施形態のＤＴＭＯＳは、通常のＳｉと比べて高い移動度を実現でき、駆動電流を大きくとることができるという長所も有している。
また、ゲート電極１０７とボディ領域１０２とは電気的に短絡されているのでゲート電圧の上昇と共にボディ電圧も上昇する。ボディ領域１０２とソース領域１０８及びドレイン領域１０９はそれぞれｐｎ接合ダイオードを形成しているのでボディ電圧の上昇に伴って、これらのダイオードには順方向の電圧が印加されることになり、ボディ電流が増大する。ｐｎ接合ダイオードを流れる電流Ｉｂは以下の式（１）で表すことが出来る。
Ｉｂ＝ｑＡ（（Ｄｅ／Ｌｅ）（ｎｉ２／ＮＡ）＋（Ｄｈ／Ｌｈ）（ｎｉ２／ＮＤ））（ｅｘｐ（ｑＶｆ／ｋＴ）−１）  ・・・（１）
上式中、ｑは電子の電荷量、Ａはｐｎ接合部の面積、Ｄｅ及びＤｈはそれぞれ電子及び正孔の拡散係数、Ｌｅ及びＬｈはそれぞれ電子及び正孔の拡散長、ｎｉは真性キャリア濃度である。そして、ＮＡはｐ型半導体におけるｎ型半導体との接合部近傍のアクセプタ濃度であり、ＮＤはｎ型半導体におけるｐ型半導体との接合部近傍におけるアクセプタ濃度である。また、ｎ型半導体におけるｐ型半導体との接合部近傍におけるドナー濃度、Ｖｆはｐｎ接合に印加される順方向電圧、ｋはボルツマン定数、Ｔは絶対温度を表す。
上式より、ｐｎ接合ダイオードを流れる電流、すなわちボディ電流Ｉｂは、順方向電圧Ｖｆの増加と共に指数関数的に増大することが分かる。また、ボディ電流Ｉｂは不純物濃度ＮＡ及びＮＤが小さいほど大きくなり（それぞれに対して反比例）、その中でもより小さい方の不純物濃度によってほぼ決定されることも分かる。ＤＴＭＯＳの場合、ボディ領域１０２の不純物濃度はソース領域１０８及びドレイン領域１０９の不純物濃度よりもはるかに小さいのでボディ電流はボディ領域１０２の不純物濃度によってほぼ決定されることになる。従ってボディ領域１０２の不純物濃度を上げることによりボディ電流Ｉｂを抑制することができる。
ＭＯＳＦＥＴの場合、ボディ領域１０２のうちソース領域の近傍及びドレイン領域の近傍での不純物濃度を局所的にコントロールする手法としていわゆるポケット注入が用いられている。この手法は、キャリアの移動度の劣化、及び、しきい値電圧の上昇を抑制しつつ短チャネル効果を抑制するために行われる。このポケット注入では、深さ方向のプロファイルが、ゲート絶縁膜近傍の浅い領域の不純物濃度を小さくして、深さ方向に不純物濃度を徐々に濃くする、いわゆるレトログレード型のプロファイルが特徴的である。
図１（ａ），（ｂ）に示す本実施形態のＤＴＭＯＳの領域１１０，１１１は、ポケット注入と同様の方法で形成してもよいが、他の方法で形成することで、さらに性能を向上させることが可能である。すなわち、本実施形態のＤＴＭＯＳにおいて、ボディ電流の抑制効果は深さ方向のプロファイルに左右されるものではなく、例えば領域１１０，１１１をゲート絶縁膜近傍の比較的浅い位置に形成し、不純物濃度を他のボディ領域より高くしても同様の効果を得ることができる。不純物濃度を高くすることにより移動度は若干劣化すると考えられるが、ＤＴＭＯＳにおいては、後述のように不純物濃度を高くすることにより相互コンダクタンスを高くできるなどのＤＴＭＯＳ特有の効果を得ることができるので装置全体としては性能の向上が期待できる。
また、ｐ型のソース領域１０８はグラウンドに接続されているが、ｐ型のドレイン領域１０９は負電源に接続されている。そのため、ボディ・ドレイン接合は逆方向にバイアスされ、ボディ電流のうちボディ領域１０２からソース領域１０８へと流れる成分の方が支配的となる。従って、ソース領域１０８との接合部近傍のボディ領域１０２の不純物濃度を増大させることがボディ電流の抑制により顕著な効果をもたらすことになる。本実施形態のＤＴＭＯＳでは、この考えに基づいて、ソース領域１０８とボディ領域１０２との接合部（領域１１０）に含まれるｎ型不純物の濃度を、ドレイン領域１０９とボディ領域１０２との接合部（領域１１１）に含まれるｎ型不純物の濃度よりも高めている。これにより、ボディ電流を効果的に抑制しつつ、領域１１１に含まれる不純物濃度を低減することができるので、キャリア移動度の低下を抑制するとともに、寄生容量の増加を抑えることができる。
上式に示すように、ボディ電流Ｉｂはｐｎ接合部の面積Ａに比例するので、本発明のＤＴＭＯＳにおいて、ｐｎ接合部の面積がＳＯＩ基板と比較して大きいバルク基板を用いた場合には、ボディ電流をより顕著に抑えることができる。また、ソース領域１０８及びドレイン領域１０９の底部における接合部の面積が接合部全体の面積の大半を占めるので、ボディ領域１０２とソース領域１０８またはドレイン領域１０９との接合部のうちソース領域１０８またはドレイン領域１０９の底部のボディ領域１０２で不純物濃度を高くすることにより、ボディ電流を効果的に抑制することができる。あるいは、ソース領域１０８の側壁部とボディ領域１０２との間に流れる電流がボディ電流の大きな部分を占めるため、ボディ領域１０２のうちソース領域１０８またはドレイン領域１０９の側面部との接合部の不純物濃度を高くしてもボディ電流を効果的に抑えられる。ここで、ソース領域の側面部とは、ソース領域のうちドレイン領域に対向する部分のことをいうものとする。これと同様に、ドレイン領域の側面部とは、ドレイン領域のうちソース領域に対向する部分のことをいうものとする。
図３は、本実施形態のＤＴＭＯＳにおけるドレイン電流及びボディ電流のゲート電圧依存性を示す図である。しきい値電圧を、「ゲート電極のゲート幅とゲート長の比（ゲート幅／ゲート長）が１あたり５０ｎＡのドレイン電流が流れる時のゲート電圧」と定義すると、本実施形態のＤＴＭＯＳの場合、（ゲート幅／ゲート長）＝２０となるので、しきい値電圧は１μＡのドレイン電流が流れる約−０．１Ｖとなる。
図３中に示した２つのボディ電流は、実線が本実施の形態のＤＴＭＯＳにおけるボディ電流、破線が従来のＤＴＭＯＳにおけるボディ電流を示す。ここで、従来のＤＴＭＯＳは、ｐｎ接合部近傍の領域においてもボディ領域１０２の不純物濃度が一定（１×１０１８ｃｍ−３）の素子であり、ボディ電流を比較するために用いた。図３に示すように、本実施形態のＤＴＭＯＳでは、ボディ領域１０２のうち、ソース領域１０８との接合部近傍の領域１１０及びドレイン領域１０９との接合部近傍の領域１１１のｎ型不純物濃度を他のボディ領域と比べて高くすることによってボディ電流が約１／５に抑制できていることがわかる。これは、式（１）からも分かる。なお、図３に示すドレイン電流は本実施形態及び従来のＤＴＭＯＳでほぼ等しくなっている。このように、本実施形態のＤＴＭＯＳは、ドレイン電流を変化させずにボディ電流を低減することができる。
また、図３に示すように、本実施形態のＤＴＭＯＳにおいて、高ゲート電圧下では、ボディ電流がドレイン電流と比較して無視できなくなるので、ボディ電流を低減することによりＤＴＭＯＳ全体の消費電力を抑制することができる。そのため、本実施形態のＤＴＭＯＳは、携帯電話等の携帯機器のバッテリーの長寿命化を可能にするなど実用上大変有益である。
さらに、上記ソース領域１０８及びドレイン領域１０９との接合部近傍の領域の不純物濃度を他のボディ領域１０２と比べて高くすることにより、ボディ領域１０２における空乏層の広がりを抑制して短チャネル効果をも抑制することができる。そのため、本実施形態のＤＴＭＯＳは、実用上大変有益である。
また、図１に示すように、本実施形態のＤＴＭＯＳでは、ｎ型ボディ領域１０２のうち、ｐ型ソース領域１０８及びドレイン領域１０９との接合部近傍１１０及び１１１でｎ型不純物濃度が高くなっている。一般に、ボディ領域１０２の不純物濃度を高くすることにより、以下に述べるようにＤＴＭＯＳを高性能化することができる。
図４は、ＤＴＭＯＳの相互コンダクタンス−ゲート電圧特性の、ボディ領域１０２中の不純物濃度（ボディ濃度；ＮＤ）による変化を示す図である。同図に示す測定において、ドレイン電圧は−３００ｍＶである。同図に示す結果から、相互コンダクタンスのピーク値は、ボディ濃度が高いほど大きくなることがわかる。これは、ボディ濃度が大きい程、前述した基板バイアス効果が大きくなる、すなわち、ボディ電圧の変化によるＭＯＳＦＥＴのしきい値電圧の変化が大きくなるためである（図１７参照）。また、ボディ濃度が大きい程しきい値電圧は負電圧側に高くなることがわかる。
このように、ボディ領域１０２の高濃度化は相互コンダクタンスの増加をもたらすが、それと同時にしきい値電圧も高くなり、電源電圧の低減が難しくなる。しかしながら、本実施形態のＤＴＭＯＳでは、ボディ領域１０２全体ではなく、ボディ領域１０２とソース領域１０８及びドレイン領域１０９との接合部近傍でのみ不純物濃度が高くなっているため、高い相互コンダクタンスを確保できる程度に全体のボディ濃度を設定しつつ、接合部近傍のみ不純物濃度を高くしてしきい値電圧の上昇を抑制しつつボディ電流を大きく低減することができる。ここで、本実施形態のＤＴＭＯＳでは、ボディ領域１０２だけでなくＳｉバッファ層１０３，ＳｉＧｅ層１０４及びＳｉキャップ層１０５とソース領域１０８及びドレイン領域１０９との接合部付近にもｎ型不純物が高濃度で含まれていてもよい。しかし、ｎ型不純物が高濃度で含まれる領域１１０、１１１はソース領域１０８及びドレイン領域１０９との接合部近傍に限られているので、高い相互コンダクタンスを確保することができる。
本実施形態のＤＴＭＯＳにおいては、ゲート長によって多少差はあるが、領域１１０及び領域１１１の厚みが、１０ｎｍ以上８０ｎｍ以下であることが好ましい。これは、領域１１０及び領域１１１の厚みが１０ｎｍ未満であるとボディ電流に対するエネルギー障壁として機能させることが難しく、８０ｎｍを越えると実質的にボディ領域全体に不純物を導入することと同じになってしまうためである。
また、領域１１０に含まれるｎ型不純物の濃度は、２×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であることが好ましい。
なお、図１に示す本実施形態のＤＴＭＯＳでは領域１１０と領域１１１とを設けていたが、上述したように、ボディ電流のうち、ボディ領域１０２からソース領域１０８へと流れる電流が支配的であるので、領域１１０のみを設けてもよい。あるいは、領域１１０をボディ領域１０２とソース領域との接合部の一部にのみ設けてもよい。これにより、図１に示すＤＴＭＯＳに比べて相互コンダクタンスを向上させることができる。
また、本実施形態のＤＴＭＯＳでは、チャネル層をＳｉ１−ｘＧｅｘ（０＜ｘ≦１）で構成したが、Ｓｉ、歪みＳｉ、シリコンゲルマニウムカーボン（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）、シリコンカーボン（Ｓｉ１−ｘＣｘ）（０＜ｘ＜１）をチャネル層の材料として用いてもよい。
また、本実施形態ではｐチャネル型のＤＴＭＯＳについて説明したが、ｎチャネル型のＤＴＭＯＳの場合には、ボディ領域のうちソース領域及びドレイン領域との接合部に高濃度のｐ型不純物を導入することで、本実施形態のＤＴＭＯＳと同様の効果を得ることができる。
また、本実施形態で述べたＤＴＭＯＳとデバイス構造の異なる、例えば縦型の電界効果トランジスタやＳＯＩ基板上の電界効果トランジスタでも同様の効果を得ることができる。
さらに、これまでの実施形態ではＤＴＭＯＳについて説明したが、本発明はｐｎ接合近傍の不純物濃度を部分的に高くしてやることにより、ダイオード電流を抑制するというものであり、ＤＴＭＯＳ以外の半導体デバイスに応用しても同様の効果を発揮することができる。
−第２の実施形態−
本発明の第２の実施形態に係る相補型電界効果トランジスタについて図を用いて説明する。
図５は、シリコンゲルマニウム（ＳｉＧｅ）を用いたＣＭＯＳ型（相補型）可変しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）４００の構成を示す断面図である。同図に示す相補型ＤＴＭＯＳ４００においては、バルクのｐ−型シリコン（Ｓｉ）基板４０１上にｐチャネル型ＤＴＭＯＳ２００及びｎチャネル型ＤＴＭＯＳ３００が形成されている。ｐ型Ｓｉ基板４０１に含まれる不純物濃度は、１×１０１５ｃｍ−３である。
これまで述べてきたようにＤＴＭＯＳでは、ボディ領域はゲート電極と短絡されており、ボディ領域に印加される電圧はゲート電圧、すなわち信号と共に変動するため、ボディ領域はデバイス毎に分離されている必要がある。そのため、バルク基板に相補型ＤＴＭＯＳを作製する際のウェル構造は、図５に示すようにトリプルウェル構造とする。そして、ｐチャネル型ＤＴＭＯＳ２００及びｎチャネル型ＤＴＭＯＳ３００の各構成は、第１のＤＴＭＯＳと同様である。
すなわち、本実施形態の相補型ＤＴＭＯＳ４００は、ｐ型Ｓｉ基板４０１の上に設けられ、第１のトランジスタ形成領域を含むｎ−型ウェル３１５と、ｎ−型ウェル３１５の上に設けられたｐ型ボディ領域（ｐ型ウェル）３０２と、ｐ型Ｓｉ基板４０１の上に設けられ、第２のトランジスタ形成領域を含むｎ型ボディ領域（ｎ型ウェル）２０２と、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを分離する素子分離用絶縁膜４１７とを備えている。
そして、相補型ＤＴＭＯＳ４００のうちｐチャネル型ＤＴＭＯＳ２００は、ｎ型ボディ領域２０２の第１のトランジスタ形成領域上に設けられた第１の半導体層２３０と、第１の半導体層２３０の上に設けられた第１のゲート絶縁膜２０６と、第１のゲート絶縁膜２０６上に設けられ、ｐ＋型ポリシリコンからなる第１のゲート電極２０７と、第１の半導体層２３０のうち第１のゲート電極２０７の側下方に位置する領域にそれぞれ形成され、共にｐ型不純物を含むソース領域２０８及びドレイン領域２０９とを有している。
また、第１の半導体層２３０は、第１のＳｉバッファ層２０３と、第１のＳｉバッファ層２０３の上に設けられた第１のＳｉＧｅ層２０４と、第１のＳｉＧｅ層２０４の上で且つ第１のゲート絶縁膜２０６の下に設けられた第１のＳｉキャップ層２０５とを有している。第１のＳｉバッファ層２０３、第１のＳｉＧｅ層２０４、第１のＳｉキャップ層２０５は、それぞれ結晶成長により第１のトランジスタ形成領域にのみ形成されている。第１のＳｉバッファ層２０３、第１のＳｉＧｅ層２０４、第１のＳｉキャップ層２０５の膜厚は、それぞれ１０ｎｍ、１５ｎｍ、５ｎｍであり、これらの層への意図的なドーピングは行われていない。なお、第１のＳｉＧｅ層２０４中のＧｅ含有率は３０％である。
本実施形態のｐチャネル型ＤＴＭＯＳ２００において、ｎ型ボディ領域２０２、第１のＳｉバッファ層２０３，第１のＳｉＧｅ層２０４及び第１のＳｉキャップ層２０５のうち、ソース領域２０８との接合部近傍の領域２１０及びドレイン領域２０９との接合部近傍の領域２１１は、ｎ型ボディ領域２０２の接合部以外の領域と比べてｎ型不純物濃度が高くなっている。領域２１０及び領域２１１のｎ型不純物濃度はそれぞれ５×１０１８ｃｍ−３及び２×１０１８ｃｍ−３である。領域２１０、２１１の厚み（ｐｎ接合位置からの値）は８０ｎｍである。
一方、ｎチャネル型ＤＴＭＯＳ３００は、ｐ型ボディ領域３０２の第２のトランジスタ形成領域上に設けられた第２の半導体層３３０と、第２の半導体層３３０の上に設けられた第２のゲート絶縁膜３０６と、第２のゲート絶縁膜３０６上に設けられ、ｎ＋型ポリシリコンからなる第２のゲート電極３０７と、第２の半導体層３３０のうち第２のゲート電極３０７の側下方に位置する領域にそれぞれ形成され、共にｎ型不純物を含むソース領域３０８及びドレイン領域３０９とを有している。
そして、第２の半導体層３３０は、第２のＳｉバッファ層３０３と、第２のＳｉバッファ層３０３の上に設けられた第２のＳｉＧｅ層３０４と、第２のＳｉＧｅ層３０４の上で且つ第２のゲート絶縁膜３０６の下に設けられた第２のＳｉキャップ層３０５とを有している。第２のＳｉバッファ層３０３、第２のＳｉＧｅ層３０４、第２のＳｉキャップ層３０５は、それぞれ結晶成長により第２のトランジスタ形成領域にのみ形成されている。第２のＳｉバッファ層３０３、第２のＳｉＧｅ層３０４、第２のＳｉキャップ層３０５の膜厚は、それぞれ１０ｎｍ、１５ｎｍ、５ｎｍであり、これらの層への意図的なドーピングは行われていない。なお、第２のＳｉＧｅ層３０４中のＧｅ含有率は、第１のＳｉＧｅ層２０４と同様に３０％である。
本実施形態のｎチャネル型ＤＴＭＯＳにおいて、ｐ型ボディ領域３０２のうち、第２のＳｉバッファ層３０３，第２のＳｉＧｅ層３０４及び第２のＳｉキャップ層３０５のうちソース領域３０８との接合部近傍の領域３１０及びドレイン領域３０９との接合部近傍の領域３１１は、ｐ型ボディ領域の該接合部近傍を除く部分に比べてｐ型不純物濃度が高くなっている。領域３１０及び領域３１１のｐ型不純物濃度は、それぞれ３×１０１８ｃｍ−３及び１×１０１８ｃｍ−３である。領域３１０、３１１の厚み（ｐｎ接合位置からの値）は８０ｎｍである。
また、本実施形態の相補型ＤＴＭＯＳ４００において、ｎ型ボディ領域２０２には１×１０１８ｃｍ−３、ｐ型ボディ領域３０２には５×１０１７ｃｍ−３、ｎ−型ウェル３１５には１×１０１７ｃｍ−３の濃度の不純物がそれぞれ含まれている。
第１のゲート絶縁膜２０６及び第２のゲート絶縁膜３０６の厚みは共に６ｎｍである。また、ｐチャネル型ＤＴＭＯＳ２００及びｎチャネル型ＤＴＭＯＳ３００は共にデュアルゲート構造を有している。ゲート長及びゲート幅はｐチャネル型ＤＴＭＯＳ２００では０．５μｍ及び１０μｍであり、ｎチャネル型ＤＴＭＯＳ３００では０．５μｍ及び５μｍである。ここで、ｐチャネル型ＤＴＭＯＳ２００のゲート幅をｎチャネル型ＤＴＭＯＳ３００のゲート幅よりも大きくしていることで、両ＤＴＭＯＳの電流駆動力を揃えることができる。
また、ソース領域２０８，３０８及びドレイン領域２０９，３０９に含まれる不純物の濃度は共に２×１０２０ｃｍ−３である。なお、図示していないが、ドレイン領域２０９とドレイン領域３０９とはコンタクト及び配線を介して互いに接続され、第１のゲート電極２０７と第２のゲート電極３０７とはコンタクト及び配線を介して互いに接続されている。
図６は、本実施形態のｎチャネル型ＤＴＭＯＳ３００に正のゲート電圧（すなわちボディ電圧）Ｖｇを加えた時のエネルギーバンド図である。このように半導体層３３０のうち第２のＳｉＧｅ層３０４の伝導帯端にはバンドの不連続がほとんど生じないので、ｎチャネル型ＤＴＭＯＳの場合、Ｓｉのみで構成したデバイスと同様に第２のＳｉキャップ層３０５の表層部分にチャネルが形成されることになる。
図７は、本実施形態のｐチャネル型ＤＴＭＯＳ及びｎチャネル型ＤＴＭＯＳそれぞれのドレイン電流及びボディ電流のゲート電圧依存性を示す図である。ここで、第１の実施形態で述べた定義により、しきい値電圧は、ｐチャネル型ＤＴＭＯＳで約−０．１Ｖ、ｎチャネル型ＤＴＭＯＳで約０．１Ｖである。図７において、実線が本実施形態のｎチャネル型ＤＴＭＯＳ及びｐチャネル型ＤＴＭＯＳにおけるボディ電流を示し、破線はｐｎ接合部近傍の領域においてもボディ領域の不純物濃度が一定である従来のＤＴＭＯＳのボディ電流を比較用に示している。同図から分かるように、ボディ領域のうち、ソース領域との接合部近傍の領域及びドレイン領域との接合部近傍の領域の不純物濃度を他のボディ領域と比べて高くすることによりボディ電流をｐチャネル型、ｎチャネル型いずれの場合でも抑制できることがわかる（縦軸は対数軸であることに注意）。
図７に示すように、高ゲート電圧下（ゲート電圧の絶対値が大きい状態）では、ボディ電流がドレイン電流と比較して無視できなくなるので、ボディ電流を低減することによりＣＭＯＳ型ＤＴＭＯＳ全体の消費電力を抑制することができる。そのため、携帯電話等の携帯機器のバッテリーの長寿命化が可能にすることができるなど、本実施形態の相補型ＤＴＭＯＳは、実用上大変有益なものである。
さらに、上記ソース領域及びドレイン領域との接合部近傍の領域の不純物濃度を他のボディ領域と比べて高くすることにより、ボディ領域における空乏層の広がりを抑制して短チャネル効果を抑制することもできる。
図８は、本実施形態の相補型ＤＴＭＯＳを用いた回路の例である、インバータを多段接続した回路を示す回路図である。同図に示す回路例では、ステージ”ｎ−１”とステージ”ｎ＋１”のインバータでは入力が１（出力が０）、ステージ：ｎのインバータでは論理状態が逆になっている。図８には、この時のそれぞれのＤＴＭＯＳのオン・オフの状態も示している。
この状態で、図８に示す回路では、破線で示すように、あるステージのＯＮ状態のＤＴＭＯＳのソース・ドレイン間チャネルと次ステージのＯＮ状態のＤＴＭＯＳでは、ボディ・ソース間に形成されるダイオードを通じた静的な電流リークパスが存在することになる。これにより、インバータの静的な消費電力が増大してしまうことになる。
しかしながら、本実施形態の相補型ＤＴＭＯＳを用いれば、上述したようにこのボディ・ソース間を流れるダイオード電流を十分に抑制することができるので、静的な消費電力の増加を最小限に抑えることが可能となり、回路全体の消費電力を大幅に削減することが可能となる。
なお、本実施形態では、相補型ＤＴＭＯＳを例にとって説明したが、相補型でなくてもｐチャネル型ＤＴＭＯＳとｎチャネル型ＤＴＭＯＳとを同一基板上に形成した半導体装置でも同様の効果を得ることができる。
また、本実施形態のＤＴＭＯＳにおいて、第１の半導体層２３０及び第２の半導体層３３０の構成材料、厚みなどの構成は、以上で説明したものに限られるものではなく、他の構成でも同様の効果を得ることができる。また、各層の不純物濃度、デバイスサイズなどのパラメータ本実施形態で説明したものに限らない。少なくとも、ボディ領域のうちソース領域またはドレイン領域との接合部に、ボディ領域の他の部分と同導電型で、より高濃度の不純物が含まれていればボディ電流の発生を抑制することができる。
また、本実施形態のＤＴＭＯＳにおいても第１の実施形態のＤＴＭＯＳと同様、ＳｉＧｅ層の代わりにシリコンカーボン（Ｓｉ１−ｘＣｘ，０＜ｘ＜１）やシリコンゲルマニウムカーボン（Ｓｉ１−ｘ−ｙＧｅｘＣｙ，０＜ｘ＜１，０＜ｙ＜１，０＜ｘ＋ｙ＜１）からなる層を用いることができる。これらの層の組成を適切なものにすることにより、接合部にバンド不連続を生じさせて電子または正孔を閉じ込めることができる。これにより、しきい値電圧の低減などＳｉＧｅを用いたＤＴＭＯＳと同様の効果を得ることができ、また本発明による効果も同等のものを得ることができる。
−第３の実施形態−
図９は、本発明の第３の実施形態に係る相補型ＤＴＭＯＳの構成を示す断面図である。本実施形態の相補型ＤＴＭＯＳは、第２の実施形態に係る相補型ＤＴＭＯＳのうち、領域２１０，２１１，３１０及び３１１を設ける位置のみを変更したものである。従って、以下の説明では本実施形態の相補型ＤＴＭＯＳが第２の実施形態に係るＤＴＭＯＳと異なる点のみ説明する。なお、図９において、図５と同じ部材には同じ符号を付している。
本実施形態のｐチャネル型ＤＴＭＯＳ２００において、チャネルとなる第１のＳｉＧｅ層２０４のうち、ソース領域２０８及びドレイン領域２０９との接合部に含まれるｎ型不純物の濃度は、ｎ型ボディ領域２０２のうちソース領域２０８及びドレイン領域２０９との接合部以外の領域に含まれるｎ型不純物の濃度より高くなっている。具体的には、第１のＳｉＧｅ層２０４のうち、ソース領域２０８との接合部である領域４１０に含まれるｎ型不純物の濃度は５×１０１８ｃｍ−３であり、第１のＳｉＧｅ層２０４のうち、ドレイン領域２０９との接合部である領域４１１に含まれるｎ型不純物の濃度は２×１０１８ｃｍ−３である。領域４１０、４１１の幅（厚み）は、１０ｎｍ以上８０ｎｍ以下である。
また、本実施形態のｎチャネル型ＤＴＭＯＳ３００において、第２のＳｉＧｅ層３０４のうちソース領域３０８及びドレイン領域３０９との接合部に含まれるｐ型不純物の濃度は、ｐ型ボディ領域３０２のうちソース領域３０８及びドレイン領域３０９との接合部以外の領域に含まれるｐ型不純物の濃度より高くなっている。
以下で説明するように、ＳｉＧｅ層を設けたＤＴＭＯＳの場合、ボディ電流のうちボディ領域とソース領域との間に流れる電流が大きな割合を占める。そのため、ボディ領域のうちソース領域との接合部に高濃度の不純物を導入することで、エネルギー障壁を設ければ、ボディ電流を効果的に低減できるのである。
図１０は、ＳｉＧｅ層をチャネルとするｐチャネル型ＤＴＭＯＳにおけるボディ電流について説明するための断面図である。同図に示すＤＴＭＯＳでは、第２の実施形態に係るＤＴＭＯＳと同じ部材には同じ符号を付しているが、領域２１０、２１１は設けられていないものとする。
ＳｉＧｅ層をチャネルとするｐチャネル型ＤＴＭＯＳにおいて、ソース領域２０８−ドレイン領域２０９間に電圧が印加されると、ソース領域２０８−第１のＳｉＧｅ層２０４間に第１ダイオードＤ１が生成され、ソース領域２０８−ｎ型ボディ領域２０２間に第２ダイオードＤ２が生成される。
このとき、第１ダイオードＤ１の単位面積当たりの逆飽和電流密度Ｊｓ１は、下記式（２）
Ｊｓ１＝ｑ｛√（Ｄｈ／τｐ）｝（ｎｉ−ＳｉＧ２／Ｎｄ−）
＋ｑ｛√（Ｄｅ／τｎ）｝（ｎｉ−ＳｉＧｅ２／Ｎａ）      ・・・（２）
で表される。ここで、ｑは電子の電荷量、Ｄｈは正孔の拡散定数、Ｄｅは電子の拡散定数、τｐはホールの寿命、τｎは電子の寿命、ｎｉ−ＳｉＧｅは第１のＳｉＧｅ層２０４の真性キャリア密度、Ｎｄ−は第１のＳｉＧｅ層２０４のドナー濃度、Ｎａはソース領域２０８及びドレイン領域２０９のアクセプタ濃度である。
式（２）における右辺第１項がホールによる電流であり、右辺第２項が電子による電流である。
式（２）の右辺第１項に示す第１ダイオードＤ１に流れるホール電流は、ｎ型不純物を含むｎ型ボディ領域２０２にほとんど流れることなくドレイン領域２０９に流れるので、基板電流には寄与しない。また、式（２）の右辺第２項に示す第１ダイオードＤ１に流れる電子電流は、ｎ型ボディ領域２０２にも流れるが、ＳｉＧｅ層における真性キャリア密度ｎｉ−ＳｉＧｅはＳｉ層に比べるとかなり大きく、電子電流を無視できない。
一方、第２ダイオードＤ２の単位面積当たりの逆飽和電流密度Ｊｓ２は、下記式（３）
Ｊｓ２＝ｑ｛√（Ｄｈ／τｐ）｝（ｎｉ−Ｓｉ２／Ｎｄ＋）
＋ｑ｛√（Ｄｅ／τｎ）｝（ｎｉ−ｓｉ２／Ｎａ）          ・・・（３）
で表される。ここで、Ｎｄ＋はｎ型ボディ領域のドナー濃度、Ｎａはソース領域及びドレイン領域のアクセプタ濃度である。式（３）における右辺第１項がホールによる電流であり、右辺第２項が電子による電流である。
このとき、Ｎａ＞Ｎｄ＋であるために、式（３）の右辺第１項に示すホール電流が支配的であるが、ｎ型ボディ領域２０２の不純物濃度を高くすれば、Ｎｄ＋が大きくなり、ホール電流を制御することができる。本実施形態のＤＴＭＯＳにおいてはソース領域２０８との接合部を除くｎ型ボディ領域２０２中の不純物濃度が１×１０１８ｃｍ−３であるので、第２ダイオードＤ１のホール電流は小さく抑えられる。
一方、式（３）の右辺第２項に示す電子電流は、ｎ型ボディ領域２０２にも流れるが、Ｓｉ層における真性キャリア密度ｎｉ−Ｓｉは小さく、且つ、ソース領域及びドレイン領域のアクセプタ濃度が大きいので、電子電流は無視しうるほど小さい。
以上により、ＳｉＧｅ層をチャネルとするＤＴＭＯＳにおいては、式（２）における電子電流を抑制できないために、基板電流（Ｊｓ１＋Ｊｓ２）全体を低く抑制することが困難となる。
また、もう１つの考え方として、ソース領域２０９では、不純物濃度が２ｘ１０２０ｃｍ−３の高濃度に設定されているため、第１のＳｉキャップ、第１のＳｉＧｅ層、及びｎ型ボディ領域のフェルミレベルが揃うことにより、伝導帯側に擬似的なポテンシャル井戸が生じる。ＳｉボディとＳｉＧｅチャネルとはいずれもｎ型層であり、Ｓｉボディの方が高濃度のｎ型不純物を含んでいることから、ＳｉボディからＳｉＧｅチャネルに電子が容易に流れる。一方、ＳｉＧｅ膜のうちＳｉＧｅチャネルは低濃度のｎ型領域であり、ソースは高濃度のｐ型領域であるので、この間にＰＮ接合部が形成されていて、第１ダイオードＤ１が存在している。従って、Ｓｉボディからボディ・ソース間の順方向電圧により、ＳｉボディからＳｉＧｅチャネルに電子が流れ、この電子がソースに引き抜かれていることも考えられる。
本発明のＤＴＭＯＳでは、第１のＳｉＧｅ層２０４のうちソース領域２０８との接合部近傍に含まれるｎ型不純物の濃度が第１のＳｉＧｅ層２０４の他の部分に比べて高くなっているので、ボディ電流の中でも支配的なソース領域２０８−第１のＳｉＧｅ層２０４間を流れる電子電流を抑えることができる。このため、本実施形態のＤＴＭＯＳではチャネル移動度などの特性を低下させることなく消費電力を低減することが可能となる。
−第４の実施形態−
本発明の第４の実施形態として、第２の実施形態に係る相補型ＤＴＭＯＳの第１の製造方法について説明する。
図１１、図１２及び図１３は、本実施形態における、シリコンゲルマニウム（ＳｉＧｅ）を用いたＣＭＯＳ型（相補型）可変しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）の製造方法を示す断面図である。
まず、図１１に示すように、１×１０１５ｃｍ−３の濃度で不純物を含むバルクのｐ−型Ｓｉ基板４０１を準備し、リソグラフィ技術により形成したマスクを用いてｐ−型Ｓｉ基板４０１の所望の領域に３価リン（Ｐ３＋）をイオン注入することによりｎチャネル型ＤＴＭＯＳ用のｎ−型ウェル３１５を形成する。この際の注入エネルギーは５４０ＫｅＶで、ドーズ量は５×１０１２ｃｍ−２とする。
次いで、ｐ−型Ｓｉ基板４０１の所望の領域にリンイオンを注入してｐチャネル型ＤＴＭＯＳ用のｎ型ボディ領域２０２を形成する。このイオン注入では、まず２価リン（Ｐ２＋）を注入エネルギー２８０ｋｅＶ、ドーズ量３．５×１０１３ｃｍ−２で注入し、その後１価リン（Ｐ＋）を注入エネルギー９０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２で注入する。
続いて、所望の領域にｎチャネル型ＤＴＭＯＳ用のｐ型ボディ領域３０２をｎ−型ウェル３１５上に形成する。このイオン注入では、まずホウ素イオン（Ｂ＋）を注入エネルギー１５０ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２で注入し、その後ホウ素イオン（Ｂ＋）を注入エネルギー３０ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２で注入する。
次に、ｎ型ボディ領域２０２及びｐ型ボディ領域３０２の一部の領域を高濃度化するための追加注入を行なう。本注入工程では、ｐチャネル型ＤＴＭＯＳ用として、砒素イオン（Ａｓ＋）を注入エネルギー４０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２でｎ型ボディ領域２０２に注入し、後にソース領域底部との接合部となる領域２１０ａ（図１４参照）を形成する。続いて、砒素イオン（Ａｓ＋）を注入エネルギー４０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２でｎ型ボディ領域２０２に注入して、後にドレイン領域底部との接合部となる領域２１１ａを形成する。その後、ｎチャネル型ＤＴＭＯＳ用として、ＢＦ２イオンを注入エネルギー３０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２でｐ型ボディ領域３０２に注入し、後にソース領域との接合部となる領域３１０ａを形成する。また、ＢＦ２イオンを注入エネルギー３０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２でｐ型ボディ領域３０２に注入し後にドレイン領域との接合部となる領域３１１ａを形成する。なお、ここではソース領域との接合部となる領域３１０ａとドレイン領域との接合部となる領域３１１ａとで注入量を変えたが、工程を簡略化するために、同一のドーズ量として一度に注入してもよい。また、第３の実施形態に係るＤＴＭＯＳを製造する場合、このイオン注入工程を省いてもよい。注入後、窒素雰囲気中で９５０℃６０分の熱処理を行い、不純物を活性化させる。
次に、図１２に示すように、周知のシャロートレンチ形成技術により基板４０１上の素子分離領域に酸化膜を埋め込み、トランジスタ形成領域を決定する。トレンチの深さは４００ｎｍである。次に、基板洗浄後、ＵＨＷ−ＣＶＤ法により基板の活性領域上に厚さ１０ｎｍのＳｉ、厚さ１５ｎｍのＳｉＧｅ（Ｇｅ含有率３０％）、厚さ１５ｎｍのＳｉを順次結晶成長させて第１のＳｉバッファ層２０３、第１のＳｉＧｅ層２０４、第１のＳｉキャップ層２０５をｎ型ボディ領域２０２上に、第２のバッファ層３０３、第２のＳｉＧｅ層３０４、第２のＳｉキャップ層３０５をｐ型ボディ領域３０２上にそれぞれ形成する。本工程では、適切な結晶成長条件を選択することにより、基板が露出したトランジスタ形成領域（活性領域）にのみ選択的にＳｉ及びＳｉＧｅを成長させることができる。Ｓｉ及びＧｅ用のソースガスとしては、それぞれＳｉ２Ｈ６（ジシラン）及びＧｅＨ４（ゲルマン）が用いられる。Ｓｉ成長時のＳｉ２Ｈ６の流量は２０ｍＬ／ｍｉｎ、成長温度は６００℃であり、成長速度は約８ｎｍ／ｍｉｎである。ＳｉＧｅ（Ｇｅ組成：３０％）成長時のＳｉ２Ｈ６及びＧｅＨ４の流量は、それぞれ２０ｍＬ／ｍｉｎ及び６０ｍＬ／ｍｉｎであり、成長温度はＳｉと同じく６００℃、成長速度は６０ｎｍ／ｍｉｎである。なお、成長の選択性を高めるために、Ｃｌ２ガスを若干添加することが望ましい。また、Ｓｉ及びＳｉＧｅ層の成長全体を通じて意図的なドーピングは行っていない。
次に、図１３（ａ）に示すように、第１のＳｉキャップ層２０５及び第２のＳｉキャップ層３０５の熱酸化により第１のゲート絶縁膜２０６及び第２のゲート絶縁膜３０６を形成する。この際の酸化温度は７５０℃、各ゲート絶縁膜の膜厚は６ｎｍである。ゲート酸化膜形成前の洗浄や熱酸化過程において第１のＳｉキャップ層２０５及び第２のＳｉキャップ層３０５は１０ｎｍ程度目減りして最終的には５ｎｍ程度の膜厚になる。
次に、ｎ型ボディ領域２０２及び３０２の一部の領域を高濃度化するための追加注入を行う。本注入工程では、ｐチャネル型ＤＴＭＯＳ用として、砒素イオン（Ａｓ＋）を注入エネルギー４０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２でｎ型ボディ領域２０２に注入し、後にソース領域との接合部となる領域２１０ｂ（図１４参照）を形成する。続いて、砒素イオン（Ａｓ＋）を注入エネルギー４０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２でｎ型ボディ領域２０２に注入して、後にドレイン領域との接合部となる領域２１１ｂを形成する。その後、ｎチャネル型ＤＴＭＯＳ用として、ＢＦ２イオンを注入エネルギー３０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２でｐ型ボディ領域３０２に注入し、後にソース領域との接合部となる領域３１０ｂを形成する。また、ＢＦ２イオンを注入エネルギー３０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２でｐ型ボディ領域３０２に注入し後にドレイン領域との接合部となる領域３１１ａを形成する。なお、ここではソース領域との接合部となる領域３１０ｂとドレイン領域との接合部となる領域３１１ｂとで注入量を変えたが、工程を簡略化するために、同一のドーズ量として一度に注入してもよい。また、本工程でイオンの注入角度や注入エネルギーを適宜選択すれば、第３の実施形態のＤＴＭＯＳのように、ボディ領域のうちソース領域またはドレイン領域との接合部の一部のみに高濃度の不純物を導入できる。
次に、多結晶シリコン膜（ドーピングなし）を基板全面にＬＰ−ＣＶＤ法により２００ｎｍ堆積する。堆積温度は６００℃とする。
次いで、ゲート電極をデュアル構造とするために、ｐチャネル型ＤＴＭＯＳ形成領域にｐ型不純物、ｎチャネル型ＤＴＭＯＳ形成領域にｎ型不純物をそれぞれイオン注入する。その後、ドライエッチングによりパターニングを行ない、デュアル構造の第１のゲート電極２０７及び第２のゲート電極３０７をそれぞれ第１のゲート絶縁膜２０６、第２のゲート絶縁膜３０６上に形成する。ゲート長及びゲート幅は、ｐチャネル型ＤＴＭＯＳでは０．５μｍ及び１０μｍ、ｎチャネル型ＤＴＭＯＳでは０．５μｍ及び５μｍである。
次に、フォトリソグラフィによるパターン形成後、ＢＦ２イオンを加速電圧３０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入して、ｐチャネル型ＤＴＭＯＳのソース領域２０８、ドレイン領域２０９及びｎチャネル型ＤＴＭＯＳのボディ用コンタクトを形成する。次いで、Ａｓイオンを加速電圧４０ｋｅＶ、ドーズ量：４×１０１５ｃｍ−２でイオン注入して、ｎチャネル型ＤＴＭＯＳのソース領域３０８、ドレイン領域３０９及びｐチャネル型ＤＴＭＯＳのボディ用コンタクトを形成する。これらのイオン注入の時には、第１のゲート電極２０７及び第２のゲート電極３０７はそれぞれマスクとなる。これにより、前述した領域２１０ａ、２１０ｂ、２１１ａ、２１１ｂ、３１０ａ、３１０ｂ、３１１ａ、３１１ｂのうち、上記ソース・ドレイン領域用高濃度注入を行った領域（図１４に示す領域２１０ｃ）の伝導型は反転される。注入後、不純物を活性化するために窒素雰囲気中で９５０℃１５秒のＲＴＡによる熱処理を行う。これにより、領域２１０、２１１、３１０及び３１１がそれぞれ形成される。なお、図１４に示される領域２１０ｃの真上には第１のゲート電極２０７は存在しない。
次に、膜厚が５００ｎｍの層間絶縁膜を基板上に堆積した後、イオン注入された不純物を活性化するための熱処理を行う。続いて、配線用のコンタクトホールを形成し、Ａｌ（アルミニウム）を堆積後、ドライエッチングにより、各電極及び配線パターンを形成する。最後に水素雰囲気中でシンターを行って図５に示した相補型ＤＴＭＯＳが完成する。
上述した製造方法により形成したＤＴＭＯＳでは、ボディ領域全体ではなく、ソース領域及びドレイン領域との接合部近傍のみ不純物濃度が高くなっている。そのため、高い相互コンダクタンスを確保できる程度にボディ領域全体の不純物濃度を設定しつつ、接合部近傍のみ不純物濃度を高くすることで、しきい値電圧の上昇を抑制しつつボディ電流を大きく低減することができる。
−第５の実施形態−
本発明の第５の実施形態として、本発明のＤＴＭＯＳの第２の製造方法について説明する。第２の製造方法は第４の実施形態で説明した第１の製造方法と一部だけが異なっている。従って、第１の製造方法との違いのみ述べる。なお、図１４〜図１７は、イオン注入を説明するために、ｐチャネル型ＤＴＭＯＳのソース領域及びボディ領域を拡大して示す図である。
図１１及び図１２に示す、ｐ型Ｓｉ基板上の各ウェルの形成から素子分離、結晶成長、及びゲート絶縁膜の形成までは上述した第１の製造方法と同じである。
第２の製造方法では、ボディ領域と、ソース領域及びドレイン領域との側壁接合部近傍の不純物濃度を高濃度化するための追加注入を行う前にゲート電極を形成し、その後にセルファライン方式により高濃度領域を形成することを特徴とする。
具体的には、図１２に示す結晶成長工程の後、第１のゲート絶縁膜２０６及び第２のゲート絶縁膜３０６を形成する。その後、ＬＰ−ＣＶＤ法により、多結晶シリコン膜（ドーピングなし）を基板全面に２００ｎｍ堆積する。堆積温度は６００℃とする。
次に、ゲート電極をデュアル構造とするために、ｐチャネル型ＤＴＭＯＳ形成領域にはｐ型不純物を、ｎチャネル型ＤＴＭＯＳ形成領域にはｎ型不純物をそれぞれイオン注入する。その後、ドライエッチングによりパターニングを行って共にデュアル構造の第１のゲート電極２０７及び第２のゲート電極３０７を形成する。ゲート長及びゲート幅はｐチャネル型ＤＴＭＯＳでは０．５μｍ及び１０μｍ、ｎチャネル型ＤＴＭＯＳでは０．５μｍ及び５μｍである。
次に、上で形成したゲート電極をマスクとするセルファライン方式により、ｎ型ボディ領域２０２及びｐ型ボディ領域３０２の一部の領域を高濃度化するための追加注入を行う。フォトレジスト用マスクはソース・ドレイン領域形成用と同一のマスクを使用する。ｐチャネル型ＤＴＭＯＳ用として、砒素イオン（Ａｓ＋）を注入エネルギー４０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２で注入する。また、ｎチャネル型ＤＴＭＯＳ用として、ＢＦ２イオンを注入エネルギー３０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２で注入する。上述した第１のゲート電極２０７及び第２のゲート電極３０７の不純物濃度は、各ボディ領域の高濃度化用の不純物濃度よりも大きいので、本工程のイオン注入によりゲート電極の伝導型が反転することはない。これにより、図１５に示す領域２１０ｄには砒素がドープされることになる。もちろん、領域２１１、領域３１０、領域３１１についても、この図１５とほぼ同様であり、以下、領域２１０ｄに対応する領域を、それぞれ領域２１１ｄ、領域３１０ｄ、領域３１１ｄと呼ぶものとする。なお、このとき、図１５に示す領域２１０ｅには意図されたドーピングはなされていない。また、図１５において、領域２１０ａの真上には第１のゲート電極２０７は位置しないが、領域２１０ｅの真上には第１のゲート電極２０７が位置している。
次に、イオン注入後窒素雰囲気中で９５０℃６０分の第１熱処理を行い、図１６に示すように、不純物をゲート電極下部にも拡散させる。ここまでの工程で図１３（ｂ）に示す状態が完成する。なお、図１６において、領域２１０ｄから領域２１０ａ及び領域２１０ｅに向いている矢印は、不純物が拡散していく様子を示している。このとき、領域２１０ａ、領域２１０ｂ、及び領域２１０ｅには、いずれも同じ導電型の不純物がドーピングされていることになる。もちろん、領域２１１、領域３１０、及び領域３１１についても、これと同様である。
次に、上述した追加注入時と同一マスクを用いたフォトリソグラフィによるパターン形成後、第１のゲート電極２０７をマスクとしてＢＦ２イオンを注入エネルギー３０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２で、ｎ型ボディ領域２０２の上部から第１のＳｉバッファ層２０３、第１のＳｉＧｅ層２０４、第１のＳｉキャップ層２０５に亘る領域に注入する。これにより、ｐチャネル型ＤＴＭＯＳのソース領域２０８及びドレイン領域２０９とｎチャネル型ＤＴＭＯＳのボディ用コンタクトとを形成する。
次に、第２のゲート電極３０７をマスクとしてＡｓイオンを加速電圧４０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入して、ｎチャネル型ＤＴＭＯＳのソース領域３０８及びドレイン領域３０９とｐチャネル型ＤＴＭＯＳのボディ用コンタクトとを形成する。これにより、領域２１０、２１１、３１０及び３１１のうち、上記ソース領域及びドレイン領域用の高濃度注入を行った領域（図１７に示す領域２１０ｃ）は伝導型が反転される。領域２１１、領域３１０、領域３１１についてもソース領域及びドレイン領域用の不純物が注入された領域（以下、領域２１０ｃに対応する領域をそれぞれ領域２１１ｃ、領域３１０ｃ、領域３１１ｃと呼ぶ）の伝導型は反転される。
上記のイオン注入後、不純物を活性化するために窒素雰囲気中で９５０℃１５秒のＲＴＡによる第２熱処理を行い、不純物の広がりを最小限に抑えることにより、先に形成した領域２１０、２１１、３１０及び３１１の一部、すなわち、ボディ領域のうちソース領域及びドレイン領域との接合部近傍領域（領域２１０においては、領域２１０ａ及び２１０ｂ）が高不純物濃度領域として残ることになる。
なお、第１熱処理の時間ｔ１と第２熱処理の時間ｔ２との関係は、ｔ１＞ｔ２とすることが好ましい。ｔ２が大きいとリンが拡散してしまうからである。
これ以後の工程は第１の製造方法と同じであり、図５に示す相補型ＤＴＭＯＳが完成する。第２の製造方法では、高不純物濃度接合領域である領域２１０、２１１、３１０及び３１１（側壁接合部）形成用の専用マスクを必要としないのでマスク枚数が削減でき、コストダウン及び工程の簡略化を実現できる。
上述した製造方法により形成したＤＴＭＯＳでは、ボディ領域全体ではなく、ボディ領域のうちソース領域及びドレイン領域との接合部近傍のみ不純物濃度が高くなっているため、高い相互コンダクタンスを確保できる程度に全体のボディ濃度を設定しつつ、接合部近傍のみ不純物濃度を高くすることができる。これにより、しきい値電圧の上昇を抑制しつつボディ電流を大きく低減することができる。
なお、本実施形態のＤＴＭＯＳの製造方法において、領域２１０、２１１、３１０及び３１１をソース領域及びドレイン領域の側面に形成するための二度目のイオン注入工程とソース領域及びドレイン領域を形成するためのイオン注入工程とはどちらを先に行ってもよい。
【産業上の利用可能性】  本発明のＤＴＭＯＳは、携帯電話など消費電力の削減が課題となる種々の電子機器に好ましく用いられる。
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成16年6月24日(2004.6.24)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（補正後）半導体基板と、
上記半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域と
を備え、上記ゲート電極と上記ボディ領域とが電気的に短絡されている電界効果トランジスタであって、
上記ソース領域と上記ボディ領域との接合部の少なくとも一部は、上記ボディ領域のうち上記ソース領域と上記ボディ領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる電界効果トランジスタ。
【請求項２】
（削除）
【請求項３】
（補正後）請求項１に記載の電界効果トランジスタにおいて、
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域の側面部との接合部は、上記ボディ領域のうち上記ソース領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項４】
（補正後）請求項３に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ≦１）からなるＳｉＧｅ層を有しており、
上記ＳｉＧｅ層のうち、上記ソース領域との接合部は、上記ボディ領域のうち上記ソース領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項５】
請求項１〜４のうちいずれか１つに記載の電界効果トランジスタにおいて、
上記半導体基板はバルク基板である、電界効果トランジスタ。
【請求項６】
（補正後）請求項１〜５のうちいずれか１つに記載の電界効果トランジスタにおいて、
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域の底部との接合部は、上記ボディ領域のうち上記ソース領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項７】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ≦１）からなるＳｉＧｅ層を有している、電界効果トランジスタ。
【請求項８】
請求項７に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上に設けられたＳｉバッファ層と、上記Ｓｉバッファ層の上に設けられた上記ＳｉＧｅ層と、上記ＳｉＧｅ層の上で且つ上記ゲート絶縁膜の下に設けられたＳｉキャップ層とを有している、電界効果トランジスタ。
【請求項９】
（補正後）請求項１に記載の電界効果トランジスタにおいて、
上記ソース領域との接合部であって、上記ボディ領域のうち上記ソース領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含む領域の厚みは、１０ｎｍ以上８０ｎｍ以下である、電界効果トランジスタ。
【請求項１０】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘＣｘ（０＜ｘ＜１）からなるシリコンカーボン層を有している、電界効果トランジスタ。
【請求項１１】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ１−ｘ−ｙＧｅｘＣｙ）（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるシリコンゲルマニウムカーボン層を有している、電界効果トランジスタ。
【請求項１２】
（補正後）半導体基板の上に設けられ、第１導電型の不純物を含む第１のボディ領域を有する第１の半導体層と、上記第１の半導体層の上に設けられた第１のゲート絶縁膜と、上記第１のゲート絶縁膜の上に設けられ、上記第１のボディ領域と電気的に短絡する第１のゲート電極と、上記第１の半導体層のうち、上記第１のゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含む第１のソース領域及び第１のドレイン領域とを有する第１の電界効果トランジスタと、
上記半導体基板の上に設けられ、第２導電型の不純物を含む第２のボディ領域を有する第２の半導体層と、上記第２の半導体層の上に設けられた第２のゲート絶縁膜と、上記第２のゲート絶縁膜の上に設けられ、上記第２のボディ領域と電気的に短絡する第２のゲート電極と、上記第２の半導体層のうち、上記第２のゲート電極の側下方に位置する領域に設けられ、第１導電型の不純物を含む第２のソース領域及び第２のドレイン領域とを有する第２の電界効果トランジスタと
を備えた相補型電界効果トランジスタであって、
上記第１の半導体層から上記第１のソース領域及び上記第１のドレイン領域を除いた領域のうち、上記第１のソース領域との接合部の少なくとも一部は、上記第１のボディ領域のうち上記第１のソース領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでおり、
上記第２の半導体層から上記第２のソース領域を除いた領域のうち、上記第２のソース領域との接合部の少なくとも一部は、上記第２のボディ領域のうち上記第２のソース領域との接合部を除く部分よりも高濃度で第２導電型の不純物を含んでいる、相補型電界効果トランジスタ。
【請求項１３】
（補正後）半導体基板の上に設けられ、第１導電型の不純物を含むボディ領域を有する半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ、上記ボディ領域と電気的に短絡するゲート電極と、上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを有する電界効果トランジスタの製造方法であって、
上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域の底部との接合部となる領域に、上記ボディ領域のうち上記ソース領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第１の不純物領域を形成する工程（ａ）と、
上記半導体層に第２導電型の不純物を注入して上記ソース領域及び上記ドレイン領域を形成する工程（ｂ）と、
上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域の側面部との接合部となる領域に、上記ボディ領域のうち上記ソース領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第２の不純物領域を形成する工程（ｃ）と
を含んでいる電界効果トランジスタの製造方法。
【請求項１４】
請求項１３に記載の電界効果トランジスタの製造方法において、
上記工程（ｂ）及び上記工程（ｃ）の前に、上記半導体層の上方に上記ゲート電極を形成する工程（ｄ）をさらに含み、
上記工程（ｂ）と上記工程（ｃ）では共通のレジストマスクを用い、上記ゲート電極をマスクとしたイオン注入を行なう、電界効果トランジスタの製造方法。
【請求項１５】
（追加）請求項１に記載の電界効果トランジスタにおいて、
上記ドレイン領域と上記ボディ領域との接合部は、上記ソース領域と上記ボディ領域との接合部の少なくとも一部よりも低濃度の第１導電型の不純物をさらに含んでいる電界効果トランジスタ。
【手続補正書】
【提出日】平成17年6月10日(2005.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域と
を備え、上記ゲート電極と上記ボディ領域とが電気的に短絡されている電界効果トランジスタであって、
上記ソース領域と上記ボディ領域との接合部の少なくとも一部は、上記ボディ領域のうち上記ソース領域と上記ボディ領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域の側面部との接合部は、上記ボディ領域のうち上記ソース領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項３】
請求項２に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ1-xＧｅx（０＜ｘ≦１）からなるＳｉＧｅ層を有しており、
上記ＳｉＧｅ層のうち、上記ソース領域との接合部は、上記ボディ領域のうち上記ソース領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項４】
請求項１〜３のうちいずれか１つに記載の電界効果トランジスタにおいて、
上記半導体基板はバルク基板である、電界効果トランジスタ。
【請求項５】
請求項１〜４のうちいずれか１つに記載の電界効果トランジスタにおいて、
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域の底部との接合部は、上記ボディ領域のうち上記ソース領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる、電界効果トランジスタ。
【請求項６】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ1-xＧｅx（０＜ｘ≦１）からなるＳｉＧｅ層を有している、電界効果トランジスタ。
【請求項７】
請求項６に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上に設けられたＳｉバッファ層と、上記Ｓｉバッファ層の上に設けられた上記ＳｉＧｅ層と、上記ＳｉＧｅ層の上で且つ上記ゲート絶縁膜の下に設けられたＳｉキャップ層とを有している、電界効果トランジスタ。
【請求項８】
請求項１に記載の電界効果トランジスタにおいて、
上記ソース領域との接合部であって、上記ボディ領域のうち上記ソース領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含む領域の厚みは、１０ｎｍ以上８０ｎｍ以下である、電界効果トランジスタ。
【請求項９】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ1-xＣx（０＜ｘ＜１）からなるシリコンカーボン層を有している、電界効果トランジスタ。
【請求項１０】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ1-x-yＧｅxＣy）（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるシリコンゲルマニウムカーボン層を有している、電界効果トランジスタ。
【請求項１１】
請求項１に記載の電界効果トランジスタにおいて、
上記ドレイン領域と上記ボディ領域との接合部は、上記ソース領域と上記ボディ領域との接合部の少なくとも一部よりも低濃度の第１導電型の不純物をさらに含んでいる電界効果トランジスタ。
【請求項１２】
半導体基板の上に設けられ、第１導電型の不純物を含む第１のボディ領域を有する第１の半導体層と、上記第１の半導体層の上に設けられた第１のゲート絶縁膜と、上記第１のゲート絶縁膜の上に設けられ、上記第１のボディ領域と電気的に短絡する第１のゲート電極と、上記第１の半導体層のうち、上記第１のゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含む第１のソース領域及び第１のドレイン領域とを有する第１の電界効果トランジスタと、
上記半導体基板の上に設けられ、第２導電型の不純物を含む第２のボディ領域を有する第２の半導体層と、上記第２の半導体層の上に設けられた第２のゲート絶縁膜と、上記第２のゲート絶縁膜の上に設けられ、上記第２のボディ領域と電気的に短絡する第２のゲート電極と、上記第２の半導体層のうち、上記第２のゲート電極の側下方に位置する領域に設けられ、第１導電型の不純物を含む第２のソース領域及び第２のドレイン領域とを有する第２の電界効果トランジスタと
を備えた相補型電界効果トランジスタであって、
上記第１の半導体層から上記第１のソース領域及び上記第１のドレイン領域を除いた領域のうち、上記第１のソース領域との接合部の少なくとも一部は、上記第１のボディ領域のうち上記第１のソース領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでおり、
上記第２の半導体層から上記第２のソース領域を除いた領域のうち、上記第２のソース領域との接合部の少なくとも一部は、上記第２のボディ領域のうち上記第２のソース領域との接合部を除く部分よりも高濃度で第２導電型の不純物を含んでいる、相補型電界効果トランジスタ。
【請求項１３】
半導体基板の上に設けられ、第１導電型の不純物を含むボディ領域を有する半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ、上記ボディ領域と電気的に短絡するゲート電極と、上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを有する電界効果トランジスタの製造方法であって、
上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域の底部との接合部となる領域に、上記ボディ領域のうち上記ソース領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第１の不純物領域を形成する工程（ａ）と、
上記半導体層に第２導電型の不純物を注入して上記ソース領域及び上記ドレイン領域を形成する工程（ｂ）と、
上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域の側面部との接合部となる領域に、上記ボディ領域のうち上記ソース領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第２の不純物領域を形成する工程（ｃ）と
を含んでいる電界効果トランジスタの製造方法。
【請求項１４】
請求項１３に記載の電界効果トランジスタの製造方法において、
上記工程（ｂ）及び上記工程（ｃ）の前に、上記半導体層の上方に上記ゲート電極を形成する工程（ｄ）をさらに含み、
上記工程（ｂ）と上記工程（ｃ）では共通のレジストマスクを用い、上記ゲート電極をマスクとしたイオン注入を行なう、電界効果トランジスタの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極とボディ領域を電気的に短絡した電界効果トランジスタとその製造方法に関するものである。
【背景技術】
【０００２】
昨今のＬＳＩ製造技術の進歩はめざましく、これまで特に微細化技術の進展によりＬＳＩの高速化、低電圧化及び低コスト化を実現してきた。また、携帯電話等の携帯端末の急速な普及等によってＬＳＩの低消費電力化が強く求められるようになっている。ＬＳＩの消費電力を低減するためには低電圧化、すなわち電源電圧の低減が最も有効な手段である。そして、電源電圧を低減するためには、ＬＳＩに設けられた電界効果トランジスタのしきい値電圧を低減することが必要不可欠となる。
【０００３】
しかしながら、従来のスケーリングによる方法でしきい値電圧の低減を図る場合、しきい値電圧の低減と共にオフ状態のトランジスタに流れるリーク電流が増大する。この不具合を解決するために、可変しきい値ＭＯＳＦＥＴ（Dynamic Threshold MOSFET;DTMOS)が考案されている。
【０００４】
このＤＴＭＯＳの動作原理を図１８から図２０を用いて説明する。
【０００５】
図１８は、ｐチャネル型の一般的なＤＴＭＯＳ５００の断面構造図を示したものである。同図に示すように、従来のＤＴＭＯＳ５００は、ｐ-型半導体基板５０１と、ｐ-型半導体基板５０１上に設けられたｎ型ボディ領域５０２と、ｎ型ボディ領域５０２上に設けられたゲート酸化膜５０６と、ゲート酸化膜５０６上に設けられたゲート電極５０７と、ゲート電極５０７の両側方にそれぞれ設けられたｐ+型ソース領域５０８及びｐ+型ドレイン領域５０９とを備え、ゲート電極５０７とボディ領域５０２が電気的に短絡されていることを特徴としている。
【０００６】
図１９は、従来のｐチャネル型のＤＴＭＯＳの動作特性を示す図である。また、図２０は、従来のＤＴＭＯＳにおけるドレイン電流とボディ電流とを示す図である。図１９，２０は、共にｐ型のＤＴＭＯＳについて特性を調べたものである。
【０００７】
図１９中の複数の細線はＭＯＳＦＥＴのドレイン電流−ゲート電圧特性のボディ電圧による変化を示しており、ドレイン電流はボディ電圧すなわち基板バイアスによって大きく変化することがわかる。これをＭＯＳＦＥＴの基板バイアス効果と呼ぶ。今、図１８に示すように、ゲート電極５０７とボディ領域５０２とを電気的に短絡すると、ボディ電圧はゲート電圧と同時に変化するのでＤＴＭＯＳにおけるドレイン電流− ゲート電圧特性は図１９中の太線で結んだような特性を示すことになる。この結果、ドレイン電流のゲート電圧に対する立ち上がりは急峻となり、室温で６０ｍＶ／ｄｅｃという理想値を示すことになる。また、図１９に示すように、しきい値電圧が低下してオン電流が増加するだけでなく、それと共にオフ電流をも低減することができる。このようにＤＴＭＯＳではＭＯＳＦＥＴに対して高いオン電流とオフ電流の比を保ちながらしきい値電圧を低減することができる。上述したような従来のＤＴＭＯＳは、たとえばF. Assaderaghi et al., "A Dynamic Threshold Voltage MOSFET (DTMOS) for
Ultra-Low Voltage Operation," IEDM Tech. Dig., pp. 809-812, 1994.や、H. Kotaki et al., "Novel Low Capacitance Sidewall Elevated Drain Dynamic Threshold Voltage MOSFET (LCSED) for Ultra Low Power Dual Gate CMOS Technology," IEDM Tech. Dig., pp. 415-418, 1998.に示されている。
【非特許文献１】F. Assaderaghi et al., "A Dynamic Threshold Voltage MOSFET (DTMOS) for Ultra-Low Voltage Operation," IEDM Tech. Dig., pp. 809-812, 1994.
【非特許文献２】H. Kotaki et al., "Novel Low Capacitance Sidewall Elevated Drain Dynamic Threshold Voltage MOSFET (LCSED) for Ultra Low Power Dual Gate CMOS Technology," IEDM Tech. Dig., pp. 415-418, 1998.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したような従来のＤＴＭＯＳは、以下に述べるような課題を有していた。すなわち、ＤＴＭＯＳではゲート電極とボディ領域を短絡しているために、ゲート電圧、すなわちボディ電圧を高めるにつれてボディ領域とソース領域、またはボディ領域とドレイン領域から形成されるダイオードに順方向の電圧が加わることになる。このため、ダイオードの順方向電流であるボディ電流が図２０に示すように急激に流れるようになり、消費電力が急激に増大することになる。これは、電圧がグラウンドに固定されているソース領域とボディ領域との接合で顕著である。図２０に示すように、高ゲート電圧下では、ボディ電流はドレイン電流と比較して無視できない大きさとなり、ボディ電流がＤＴＭＯＳ全体の消費電力に与える影響は無視できなくなる。このように、ＤＴＭＯＳでは、ボディ電流の抑制が大きな課題となっている。なお、「高ゲート電圧」とは、ゲート電圧の絶対値が大きいことを意味するものとする。
【０００９】
本発明は、上述したような従来の問題を解決するためになされたものであり、高ゲート電圧下でもボディ電流の増大を抑制し、消費電力の低減を実現可能なＤＴＭＯＳを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の電界効果トランジスタは、半導体基板と、上記半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを備え、上記ゲート電極と上記ボディ領域とが電気的に短絡されている電界効果トランジスタであって、上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域との接合部の少なくとも一部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでいる。
【００１１】
この構成により、ボディ領域とソース領域またはドレイン領域とで形成されるｐｎ接合に流れる電流や、チャネル層からソース領域へと流れる電流に対してエネルギー障壁を設けることになるので、ボディ電流を抑えることができる。これと同時に、不純物濃度を高める領域をソース領域またはドレイン領域との接合部に限定しているので、キャリア移動度の低下を抑えながら消費電力の低減を図ることができる。
【００１２】
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域との接合部の少なくとも一部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる。ボディ電流はボディ領域とソース領域との間で顕著に見られるので、ボディ電流を効果的に抑えながら不純物濃度の高い領域を限定してキャリア移動度の低下をより小さくすることが可能となる。
【００１３】
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域の側面部との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいる。ボディ領域やチャネル領域などからソース領域またはドレイン領域の側面部に集中してボディ電流が流れるので、この構成により、ボディ電流を効果的に抑制することができる。
【００１４】
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ1-xＧｅx（０＜ｘ≦１）からなるＳｉＧｅ層を有しており、上記ＳｉＧｅ層のうち、上記ソース領域またはドレイン領域との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいることにより、ボディ電流をより効果的に抑えることができる。
【００１５】
上記半導体基板がバルク基板であれば、ＳＯＩ基板に比べてソース領域とボディ領域との接合面積が大きいので、ボディ電流の低減効果がより大きくなり、好ましい。
【００１６】
上記半導体層から上記ソース領域及び上記ドレイン領域を除いた領域のうち、上記ソース領域または上記ドレイン領域の底部との接合部は、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度の第１導電型の不純物を含んでいることにより、ボディ領域とソース領域及びドレイン領域との接合面積が大きい部分にエネルギー障壁を設けることができるので、効果的にボディ電流を低減することができる。
【００１７】
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ1-xＧｅx（０＜ｘ≦１）からなるＳｉＧｅ層を有していることにより、例えばｐチャネル型トランジスタではＳｉＧｅ層内にキャリアを閉じこめることができる。さらに、ＳｉＧｅの移動度はシリコンよりも大きいので、しきい値電圧を低減し、より性能の高い電界効果トランジスタを実現することができる。
【００１８】
上記半導体層は、上記ボディ領域の上に設けられたＳｉバッファ層と、上記Ｓｉバッファ層の上に設けられた上記ＳｉＧｅ層と、上記ＳｉＧｅ層の上で且つ上記ゲート絶縁膜の下に設けられたＳｉキャップ層とを有していることで、より効率的にＳｉＧｅ層にキャリアを閉じこめることができる上、結晶性が良好な領域をキャリアが通過することができるので、移動度をさらに向上させることができる。
【００１９】
上記ソース領域または上記ドレイン領域との接合部であって、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含む領域の厚みは、１０ｎｍ以上８０ｎｍ以下であれば好ましい。高濃度で不純物を含む領域の厚みが１０ｎｍ未満であるとボディ電流に対するエネルギー障壁として機能させることが難しく、８０ｎｍを越えると実質的にボディ領域全体に不純物を導入することと同じになり、移動度が低下してしまうためである。
【００２０】
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ1-xＣx（０＜ｘ＜１）からなるシリコンカーボン層を有していることにより、シリコンとのバンド構造の違いを利用してキャリアをシリコンカーボン層に閉じこめることができるので、移動度を向上させることができる。
【００２１】
上記半導体層は、上記ボディ領域の上または上方に設けられたＳｉ1-x-yＧｅxＣy）（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるシリコンゲルマニウムカーボン層を有していることにより、トランジスタの伝導型に関わらずシリコンとのバンド構造の違いを利用してキャリアをシリコンゲルマニウムカーボン層に閉じこめることができるので、移動度を向上させることができる。
【００２２】
本発明の相補型電界効果トランジスタは、半導体基板の上に設けられ、第１導電型の不純物を含む第１のボディ領域を有する第１の半導体層と、上記第１の半導体層の上に設けられた第１のゲート絶縁膜と、上記第１のゲート絶縁膜の上に設けられ、上記第１のボディ領域と電気的に短絡する第１のゲート電極と、上記第１の半導体層のうち、上記第１のゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含む第１のソース領域及び第１のドレイン領域とを有する第１の電界効果トランジスタと、上記半導体基板の上に設けられ、第２導電型の不純物を含む第２のボディ領域を有する第２の半導体層と、上記第２の半導体層の上に設けられた第２のゲート絶縁膜と、上記第２のゲート絶縁膜の上に設けられ、上記第２のボディ領域と電気的に短絡する第２のゲート電極と、上記第２の半導体層のうち、上記第２のゲート電極の側下方に位置する領域に設けられ、第１導電型の不純物を含む第２のソース領域及び第２のドレイン領域とを有する第２の電界効果トランジスタとを備えた相補型電界効果トランジスタであって、上記第１の半導体層から上記第１のソース領域及び上記第１のドレイン領域を除いた領域のうち、上記第１のソース領域または上記第１のドレイン領域との接合部の少なくとも一部は、上記第１のボディ領域のうち上記第１のソース領域及び上記第１のドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでおり、上記第２の半導体層から上記第２のソース領域及び上記第２のドレイン領域を除いた領域のうち、上記第２のソース領域または上記第２のドレイン領域との接合部の少なくとも一部は、上記第２のボディ領域のうち上記第２のソース領域及び上記第２のドレイン領域との接合部を除く部分よりも高濃度で第２導電型の不純物を含んでいる。
【００２３】
この構成により、第１の電流効果トランジスタと第２の電流トランジスタの両トランジスタとも、従来の電界効果トランジスタよりも消費電力が低減されているので、例えばＣＭＯＳ回路全体としても効果的に消費電力を低減することが可能となる。
【００２４】
本発明の電界効果トランジスタの製造方法は、半導体基板の上に設けられ、第１導電型の不純物を含むボディ領域を有する半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ、上記ボディ領域と電気的に短絡するゲート電極と、上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを有する電界効果トランジスタの製造方法であって、上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域または上記ドレイン領域の少なくとも一方の底部との接合部となる領域に、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第１の不純物領域を形成する工程（ａ）と、上記半導体層に第２導電型の不純物を注入して上記ソース領域及び上記ドレイン領域を形成する工程（ｂ）と、上記半導体層に第１導電型の不純物を注入して上記半導体層のうち上記ソース領域または上記ドレイン領域の少なくとも一方の側面部との接合部となる領域に、上記ボディ領域のうち上記ソース領域及び上記ドレイン領域との接合部となるべき領域を除く部分よりも高濃度で第１導電型の不純物を含む第２の不純物領域を形成する工程（ｃ）とを含んでいる。
【００２５】
この方法により、半導体層からソース領域及びドレイン領域を除いた領域のうち、ソース領域またはドレイン領域との接合部にボディ領域のうちソース領域及びドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含む領域を形成することができる。
【００２６】
上記工程（ｂ）及び上記工程（ｃ）の前に、上記半導体層の上方に上記ゲート電極を形成する工程（ｄ）をさらに含み、上記工程（ｂ）と上記工程（ｃ）では共通のレジストマスクを用い、上記ゲート電極をマスクとしたイオン注入を行なうことにより、セルフアライン方式で第１導電型の不純物を高濃度で含む領域を形成できるので、マスク枚数を減らし、製造コストを低減することができる。
【発明を実施するための最良の形態】
【００２７】
−第１の実施形態−
本発明の第１の実施形態に係る電界効果トランジスタについて図１から図４を用いて説明する。図１（ａ）は、シリコンゲルマニウム(ＳｉＧｅ)を用いたｐチャネル型可変しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）１００の断面図であり、（ｂ）は、該ＤＴＭＯＳを示す平面図である。図１(ａ)は、図１(ｂ)に示すＩａ−Ｉａ線における断面を示している。
【００２８】
図１（ａ），（ｂ）に示すように、本実施形態のＤＴＭＯＳ１００は、バルクのｐ-型シリコン(Ｓｉ)基板１０１と、ｐ-型Ｓｉ基板１０１の上に設けられた半導体層１３０と、半導体層１３０の上に設けられ、例えばシリコン酸化膜からなるゲート絶縁膜１０６と、ゲート絶縁膜１０６上に設けられ、ｐ+型ポリシリコンからなるゲート電極１０７と、半導体層１３０のうちゲート電極１０７の側下方に位置する領域にそれぞれ形成されたソース領域１０８及びドレイン領域１０９とを備えている。
【００２９】
半導体層１３０は、ｐ-型Ｓｉ基板１０１の上に設けられ、ｎ型不純物を含むボディ領域１０２と、ボディ領域１０２の上に設けられたＳｉバッファ層１０３と、Ｓｉバッファ層１０３の上に設けられたＳｉＧｅ層１０４と、ＳｉＧｅ層１０４の上で且つゲート絶縁膜１０６の下に設けられたＳｉキャップ層１０５と、ボディ領域１０２に接する上述のソース領域１０８及びドレイン領域１０９とを有している。ｐ-型Ｓｉ基板１０１に含まれる不純物の濃度は１×１０15ｃｍ-3、ボディ領域１０２に含まれるｎ型不純物の濃度は１×１０18ｃｍ-3である。そして、ソース領域１０８及びドレイン領域１０９に含まれるｐ型不純物の濃度は、共に約２×１０20ｃｍ-3である。なお、ソース領域１０８及びドレイン領域１０９に接する領域に、ソース領域１０８及びドレイン領域１０９よりも低濃度のｐ型不純物を含むＬＤＤ領域をそれぞれ設けていてもよい。
【００３０】
また、Ｓｉバッファ層１０３、ＳｉＧｅ層１０４、Ｓｉキャップ層１０５は、それぞれ結晶成長により形成されている。これらの結晶成長層は、素子分離用酸化膜１１７で分離されたトランジスタ形成領域上（活性領域上）にのみ選択的に結晶成長される。ＳｉＧｅ層１０４のＧｅ含有率は２０％である。Ｓｉバッファ層１０３、ＳｉＧｅ層１０４及びＳｉキャップ層１０５の膜厚はそれぞれ１０ｎｍ、１５ｎｍ、５ｎｍであり、各層への意図的な不純物のドーピングは行われていない。また、ゲート絶縁膜１０６の厚みは５ｎｍで、ゲート長及びゲート幅はそれぞれ０．５μｍ及び１０μｍである。ゲート電極１０７とボディ領域１０２とは電気的に短絡されており、可変しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）を形成している。
【００３１】
以上の構成に加え、本実施形態のＤＴＭＯＳ１００では、ボディ領域１０２，Ｓｉバッファ層１０３，ＳｉＧｅ層１０４及びＳｉキャップ層１０５のうち、ソース領域１０８との接合部近傍の領域１１０及びドレイン領域１０９との接合部近傍の領域１１１が、ボディ領域のうちソース領域１０８及びドレイン領域１０９との接合部近傍を除く部分と比べて高濃度のｎ型不純物を含んでおり、領域１１０及び領域１１１のｎ型不純物濃度はそれぞれ約５×１０18ｃｍ-3及び約２×１０18ｃｍ-3である。
【００３２】
また、領域１１０及び領域１１１の厚み（各ｐｎ接合位置からの値）はそれぞれ８０ｎｍであるが、１０ｎｍ以上８０ｎｍ以下の範囲内であれば好ましい。これについては後述する。
【００３３】
また、本実施形態のＤＴＭＯＳ１００において、ソース領域１０８及びドレイン領域はそれぞれソースコンタクト１１４及びドレインコンタクト１１５を介してアルミニウム等からなる配線１１６に接続されている。そして、ゲート電極１０７及びボディ領域１０２は、それぞれゲートコンタクト１１２及びボディコンタクト１１３を介して配線１１６に接続される。
【００３４】
本実施形態のＤＴＭＯＳ１００は、ゲート電極１０７に電圧を印加しない状態ではソース領域１０８とドレイン領域１０９との間にドレイン電流は流れない（オフ状態）が、ゲート電極１０７に負方向に電圧を印加していくにつれてドレイン電流は増大し、あるしきい値電圧以上でドレイン電流は顕著となり、ＤＴＭＯＳ１００は導通状態（オン状態）となる。
【００３５】
次に、本実施形態のＤＴＭＯＳ１００のと特性について説明する。
【００３６】
図２は、本実施形態に係るｐチャネル型のＤＴＭＯＳに負のゲート電圧（すなわちボディ電圧）Ｖgを加えた時のエネルギーバンド図である。
【００３７】
同図から、半導体層１３０（図１参照）のうち、ＳｉＧｅ層１０４はＳｉキャップ層１０５及びＳｉバッファ層１０３に比べてその価電子帯端のポテンシャルが高くなっていることが分かる。すなわち、ＳｉＧｅ層１０４はＳｉキャップ層１０５及びＳｉバッファ層１０３に比べてホールに対する価電子帯端エネルギーが低いので、Ｓｉバッファ層１０３及びＳｉキャップ層１０５よりも正孔が発生しやすくなる。そのため、本実施形態のＤＴＭＯＳは、全体がＳｉで構成されるＤＴＭＯＳよりも低い駆動電圧でトランジスタをオンさせることができる。すなわち、しきい値電圧を低減することができる。このように、本実施形態のＤＴＭＯＳでは、チャネルは主としてＳｉＧｅ層１０４に形成される。また、このＳｉＧｅ層１０４は格子定数の異なるＳｉ上に形成されているため、格子が幾分歪んでいる。このために本実施形態のＤＴＭＯＳは、通常のＳｉと比べて高い移動度を実現でき、駆動電流を大きくとることができるという長所も有している。
【００３８】
また、ゲート電極１０７とボディ領域１０２とは電気的に短絡されているのでゲート電圧の上昇と共にボディ電圧も上昇する。ボディ領域１０２とソース領域１０８及びドレイン領域１０９はそれぞれｐｎ接合ダイオードを形成しているのでボディ電圧の上昇に伴って、これらのダイオードには順方向の電圧が印加されることになり、ボディ電流が増大する。ｐｎ接合ダイオードを流れる電流Ｉｂは以下の式（１）で表すことが出来る。
【００３９】
Ib = qA((De/Le)(ni2/NA)+(Dh/Lh)(ni2/ND))(exp(qVf/kT)-1)   ・・・（１）
上式中、ｑは電子の電荷量、Ａはｐｎ接合部の面積、Ｄｅ及びＤｈはそれぞれ電子及び正孔の拡散係数、Ｌｅ及びＬｈ はそれぞれ電子及び正孔の拡散長、ｎｉは真性キャリア濃度である。そして、ＮＡはｐ型半導体におけるｎ型半導体との接合部近傍のアクセプタ濃度であり、ＮＤはｎ型半導体におけるｐ型半導体との接合部近傍におけるアクセプタ濃度である。また、ｎ型半導体におけるｐ型半導体との接合部近傍におけるドナー濃度、Ｖｆはｐｎ接合に印加される順方向電圧、kはボルツマン定数、Ｔは絶対温度を表す。
【００４０】
上式より、ｐｎ接合ダイオードを流れる電流、すなわちボディ電流Ｉｂは、順方向電圧Ｖｆの増加と共に指数関数的に増大することが分かる。また、ボディ電流Ｉｂは不純物濃度ＮＡ及びＮＤが小さいほど大きくなり（それぞれに対して反比例）、その中でもより小さい方の不純物濃度によってほぼ決定されることも分かる。ＤＴＭＯＳの場合、ボディ領域１０２の不純物濃度はソース領域１０８及びドレイン領域１０９の不純物濃度よりもはるかに小さいのでボディ電流はボディ領域１０２の不純物濃度によってほぼ決定されることになる。従ってボディ領域１０２の不純物濃度を上げることによりボディ電流Ｉｂを抑制することができる。
【００４１】
ＭＯＳＦＥＴの場合、ボディ領域１０２のうちソース領域の近傍及びドレイン領域の近傍での不純物濃度を局所的にコントロールする手法としていわゆるポケット注入が用いられている。この手法は、キャリアの移動度の劣化、及び、しきい値電圧の上昇を抑制しつつ短チャネル効果を抑制するために行われる。このポケット注入では、深さ方向のプロファイルが、ゲート絶縁膜近傍の浅い領域の不純物濃度を小さくして、深さ方向に不純物濃度を徐々に濃くする、いわゆるレトログレード型のプロファイルが特徴的である。
【００４２】
図１（ａ），（ｂ）に示す本実施形態のＤＴＭＯＳの領域１１０，１１１は、ポケット注入と同様の方法で形成してもよいが、他の方法で形成することで、さらに性能を向上させることが可能である。すなわち、本実施形態のＤＴＭＯＳにおいて、ボディ電流の抑制効果は深さ方向のプロファイルに左右されるものではなく、例えば領域１１０，１１１をゲート絶縁膜近傍の比較的浅い位置に形成し、不純物濃度を他のボディ領域より高くしても同様の効果を得ることができる。不純物濃度を高くすることにより移動度は若干劣化すると考えられるが、ＤＴＭＯＳにおいては、後述のように不純物濃度を高くすることにより相互コンダクタンスを高くできるなどのＤＴＭＯＳ特有の効果を得ることができるので装置全体としては性能の向上が期待できる。
【００４３】
また、ｐ型のソース領域１０８はグラウンドに接続されているが、ｐ型のドレイン領域１０９は負電源に接続されている。そのため、ボディ・ドレイン接合は逆方向にバイアスされ、ボディ電流のうちボディ領域１０２からソース領域１０８へと流れる成分の方が支配的となる。従って、ソース領域１０８との接合部近傍のボディ領域１０２の不純物濃度を増大させることがボディ電流の抑制により顕著な効果をもたらすことになる。本実施形態のＤＴＭＯＳでは、この考えに基づいて、ソース領域１０８とボディ領域１０２との接合部（領域１１０）に含まれるｎ型不純物の濃度を、ドレイン領域１０９とボディ領域１０２との接合部（領域１１１）に含まれるｎ型不純物の濃度よりも高めている。これにより、ボディ電流を効果的に抑制しつつ、領域１１１に含まれる不純物濃度を低減することができるので、キャリア移動度の低下を抑制するとともに、寄生容量の増加を抑えることができる。
【００４４】
上式に示すように、ボディ電流Ｉｂはｐｎ接合部の面積Ａに比例するので、本発明のＤＴＭＯＳにおいて、ｐｎ接合部の面積がＳＯＩ基板と比較して大きいバルク基板を用いた場合には、ボディ電流をより顕著に抑えることができる。また、ソース領域１０８及びドレイン領域１０９の底部における接合部の面積が接合部全体の面積の大半を占めるので、ボディ領域１０２とソース領域１０８またはドレイン領域１０９との接合部のうちソース領域１０８またはドレイン領域１０９の底部のボディ領域１０２で不純物濃度を高くすることにより、ボディ電流を効果的に抑制することができる。あるいは、ソース領域１０８の側壁部とボディ領域１０２との間に流れる電流がボディ電流の大きな部分を占めるため、ボディ領域１０２のうちソース領域１０８またはドレイン領域１０９の側面部との接合部の不純物濃度を高くしてもボディ電流を効果的に抑えられる。ここで、ソース領域の側面部とは、ソース領域のうちドレイン領域に対向する部分のことをいうものとする。これと同様に、ドレイン領域の側面部とは、ドレイン領域のうちソース領域に対向する部分のことをいうものとする。
【００４５】
図３は、本実施形態のＤＴＭＯＳにおけるドレイン電流及びボディ電流のゲート電圧依存性を示す図である。しきい値電圧を、「ゲート電極のゲート幅とゲート長の比（ゲート幅／ゲート長）が１あたり５０ｎＡのドレイン電流が流れる時のゲート電圧」と定義すると、本実施形態のＤＴＭＯＳの場合、（ゲート幅／ゲート長）＝２０となるので、しきい値電圧は１μＡのドレイン電流が流れる約−０．１Ｖとなる。
【００４６】
図３中に示した２つのボディ電流は、実線が本実施の形態のＤＴＭＯＳにおけるボディ電流、破線が従来のＤＴＭＯＳにおけるボディ電流を示す。ここで、従来のＤＴＭＯＳは、ｐｎ接合部近傍の領域においてもボディ領域１０２の不純物濃度が一定（1×１０18ｃｍ-3）の素子であり、ボディ電流を比較するために用いた。図３に示すように、本実施形態のＤＴＭＯＳでは、ボディ領域１０２のうち、ソース領域１０８との接合部近傍の領域１１０及びドレイン領域１０９との接合部近傍の領域１１１のｎ型不純物濃度を他のボディ領域と比べて高くすることによってボディ電流が約１／５に抑制できていることがわかる。これは、式（１）からも分かる。なお、図３に示すドレイン電流は本実施形態及び従来のＤＴＭＯＳでほぼ等しくなっている。このように、本実施形態のＤＴＭＯＳは、ドレイン電流を変化させずにボディ電流を低減することができる。
【００４７】
また、図３に示すように、本実施形態のＤＴＭＯＳにおいて、高ゲート電圧下では、ボディ電流がドレイン電流と比較して無視できなくなるので、ボディ電流を低減することによりＤＴＭＯＳ全体の消費電力を抑制することができる。そのため、本実施形態のＤＴＭＯＳは、携帯電話等の携帯機器のバッテリーの長寿命化を可能にするなど実用上大変有益である。
【００４８】
さらに、上記ソース領域１０８及びドレイン領域１０９との接合部近傍の領域の不純物濃度を他のボディ領域１０２と比べて高くすることにより、ボディ領域１０２における空乏層の広がりを抑制して短チャネル効果をも抑制することができる。そのため、本実施形態のＤＴＭＯＳは、実用上大変有益である。
【００４９】
また、図１に示すように、本実施形態のＤＴＭＯＳでは、ｎ型のボディ領域１０２のうち、ｐ型のソース領域１０８及びドレイン領域１０９との接合部近傍の領域１１０及び１１１でｎ型不純物濃度が高くなっている。一般に、ボディ領域１０２の不純物濃度を高くすることにより、以下に述べるようにＤＴＭＯＳを高性能化することができる。
【００５０】
図４は、ＤＴＭＯＳの相互コンダクタンス−ゲート電圧特性の、ボディ領域１０２中の不純物濃度（ボディ濃度；ＮＤ)による変化を示す図である。同図に示す測定において、ドレイン電圧は−３００ｍＶである。同図に示す結果から、相互コンダクタンスのピーク値は、ボディ濃度が高いほど大きくなることがわかる。これは、ボディ濃度が大きい程、前述した基板バイアス効果が大きくなる、すなわち、ボディ電圧の変化によるＭＯＳＦＥＴのしきい値電圧の変化が大きくなるためである（図１７参照）。また、ボディ濃度が大きい程しきい値電圧は負電圧側に高くなることがわかる。
【００５１】
このように、ボディ領域１０２の高濃度化は相互コンダクタンスの増加をもたらすが、それと同時にしきい値電圧も高くなり、電源電圧の低減が難しくなる。しかしながら、本実施形態のＤＴＭＯＳでは、ボディ領域１０２全体ではなく、ボディ領域１０２とソース領域１０８及びドレイン領域１０９との接合部近傍でのみ不純物濃度が高くなっているため、高い相互コンダクタンスを確保できる程度に全体のボディ濃度を設定しつつ、接合部近傍のみ不純物濃度を高くしてしきい値電圧の上昇を抑制しつつボディ電流を大きく低減することができる。ここで、本実施形態のＤＴＭＯＳでは、ボディ領域１０２だけでなくＳｉバッファ層１０３，ＳｉＧｅ層１０４及びＳｉキャップ層１０５とソース領域１０８及びドレイン領域１０９との接合部付近にもｎ型不純物が高濃度で含まれていてもよい。しかし、ｎ型不純物が高濃度で含まれる領域１１０、１１１はソース領域１０８及びドレイン領域１０９との接合部近傍に限られているので、高い相互コンダクタンスを確保することができる。
【００５２】
本実施形態のＤＴＭＯＳにおいては、ゲート長によって多少差はあるが、領域１１０及び領域１１１の厚みが、１０ｎｍ以上８０ｎｍ以下であることが好ましい。これは、領域１１０及び領域１１１の厚みが１０ｎｍ未満であるとボディ電流に対するエネルギー障壁として機能させることが難しく、８０ｎｍを越えると実質的にボディ領域全体に不純物を導入することと同じになってしまうためである。
【００５３】
また、領域１１０に含まれるｎ型不純物の濃度は、２×１０18ｃｍ-3以上１×１０19ｃｍ-3以下であることが好ましい。
【００５４】
なお、図１に示す本実施形態のＤＴＭＯＳでは領域１１０と領域１１１とを設けていたが、上述したように、ボディ電流のうち、ボディ領域１０２からソース領域１０８へと流れる電流が支配的であるので、領域１１０のみを設けてもよい。あるいは、領域１１０をボディ領域１０２とソース領域との接合部の一部にのみ設けてもよい。これにより、図１に示すＤＴＭＯＳに比べて相互コンダクタンスを向上させることができる。
【００５５】
また、本実施形態のＤＴＭＯＳでは、チャネル層をＳｉ1-xＧｅx（０＜ｘ≦１）で構成したが、Ｓｉ、歪みＳｉ、シリコンゲルマニウムカーボン（Ｓｉ1-x-yＧｅxＣy）（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）、シリコンカーボン（Ｓｉ1-xＣx）（０＜ｘ＜１）をチャネル層の材料として用いてもよい。
【００５６】
また、本実施形態ではｐチャネル型のＤＴＭＯＳについて説明したが、ｎチャネル型のＤＴＭＯＳの場合には、ボディ領域のうちソース領域及びドレイン領域との接合部に高濃度のｐ型不純物を導入することで、本実施形態のＤＴＭＯＳと同様の効果を得ることができる。
【００５７】
また、本実施形態で述べたＤＴＭＯＳとデバイス構造の異なる、例えば縦型の電界効果トランジスタやＳＯＩ基板上の電界効果トランジスタでも同様の効果を得ることができる。
【００５８】
さらに、これまでの実施形態ではＤＴＭＯＳについて説明したが、本発明はｐｎ接合近傍の不純物濃度を部分的に高くしてやることにより、ダイオード電流を抑制するというものであり、ＤＴＭＯＳ以外の半導体デバイスに応用しても同様の効果を発揮することができる。
【００５９】
−第２の実施形態−
本発明の第２の実施形態に係る相補型電界効果トランジスタについて図を用いて説明する。
【００６０】
図５は、シリコンゲルマニウム(ＳｉＧｅ)を用いたＣＭＯＳ型（相補型）可変しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）４００の構成を示す断面図である。同図に示す相補型ＤＴＭＯＳ４００においては、バルクのｐ型シリコン(Ｓｉ)基板４０１上にｐチャネル型ＤＴＭＯＳ２００及びｎチャネル型ＤＴＭＯＳ３００が形成されている。ｐ型Ｓｉ基板４０１に含まれる不純物濃度は、１×１０15ｃｍ-3である。
【００６１】
これまで述べてきたようにＤＴＭＯＳでは、ボディ領域はゲート電極と短絡されており、ボディ領域に印加される電圧はゲート電圧、すなわち信号と共に変動するため、ボディ領域はデバイス毎に分離されている必要がある。そのため、バルク基板に相補型ＤＴＭＯＳを作製する際のウェル構造は、図５に示すようにトリプルウェル構造とする。そして、ｐチャネル型ＤＴＭＯＳ２００及びｎチャネル型ＤＴＭＯＳ３００の各構成は、第１のＤＴＭＯＳと同様である。
【００６２】
すなわち、本実施形態の相補型ＤＴＭＯＳ４００は、ｐ型Ｓｉ基板４０１の上に設けられ、第１のトランジスタ形成領域を含むｎ-型ウェル３１５と、ｎ-型ウェル３１５の上に設けられたｐ型ボディ領域（ｐ型ウェル）３０２と、ｐ型Ｓｉ基板４０１の上に設けられ、第２のトランジスタ形成領域を含むｎ型ボディ領域（ｎ型ウェル）２０２と、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを分離する素子分離用絶縁膜４１７とを備えている。
【００６３】
そして、相補型ＤＴＭＯＳ４００のうちｐチャネル型ＤＴＭＯＳ２００は、ｎ型ボディ領域２０２の第１のトランジスタ形成領域上に設けられた第１の半導体層２３０と、第１の半導体層２３０の上に設けられた第１のゲート絶縁膜２０６と、第１のゲート絶縁膜２０６上に設けられ、ｐ+型ポリシリコンからなる第１のゲート電極２０７と、第１の半導体層２３０のうち第１のゲート電極２０７の側下方に位置する領域にそれぞれ形成され、共にｐ型不純物を含むソース領域２０８及びドレイン領域２０９とを有している。
【００６４】
また、第１の半導体層２３０は、第１のＳｉバッファ層２０３と、第１のＳｉバッファ層２０３の上に設けられた第１のＳｉＧｅ層２０４と、第１のＳｉＧｅ層２０４の上で且つ第１のゲート絶縁膜２０６の下に設けられた第１のＳｉキャップ層２０５とを有している。第１のＳｉバッファ層２０３、第１のＳｉＧｅ層２０４、第１のＳｉキャップ層２０５は、それぞれ結晶成長により第１のトランジスタ形成領域にのみ形成されている。第１のＳｉバッファ層２０３、第１のＳｉＧｅ層２０４、第１のＳｉキャップ層２０５の膜厚は、それぞれ１０ｎｍ、１５ｎｍ、５ｎｍであり、これらの層への意図的なドーピングは行われていない。なお、第１のＳｉＧｅ層２０４中のＧｅ含有率は３０％である。
【００６５】
本実施形態のｐチャネル型ＤＴＭＯＳ２００において、ｎ型ボディ領域２０２、第１のＳｉバッファ層２０３，第１のＳｉＧｅ層２０４及び第１のＳｉキャップ層２０５のうち、ソース領域２０８との接合部近傍の領域２１０及びドレイン領域２０９との接合部近傍の領域２１１は、ｎ型ボディ領域２０２の接合部以外の領域と比べてｎ型不純物濃度が高くなっている。領域２１０及び領域２１１のｎ型不純物濃度はそれぞれ５×１０18ｃｍ-3及び２×１０18ｃｍ-3である。領域２１０、２１１の厚み（ｐｎ接合位置からの値）は８０ｎｍである。
【００６６】
一方、ｎチャネル型ＤＴＭＯＳ３００は、ｐ型ボディ領域３０２の第２のトランジスタ形成領域上に設けられた第２の半導体層３３０と、第２の半導体層３３０の上に設けられた第２のゲート絶縁膜３０６と、第２のゲート絶縁膜３０６上に設けられ、ｎ+型ポリシリコンからなる第２のゲート電極３０７と、第２の半導体層３３０のうち第２のゲート電極３０７の側下方に位置する領域にそれぞれ形成され、共にｎ型不純物を含むソース領域３０８及びドレイン領域３０９とを有している。
【００６７】
そして、第２の半導体層３３０は、第２のＳｉバッファ層３０３と、第２のＳｉバッファ層３０３の上に設けられた第２のＳｉＧｅ層３０４と、第２のＳｉＧｅ層３０４の上で且つ第２のゲート絶縁膜３０６の下に設けられた第２のＳｉキャップ層３０５とを有している。第２のＳｉバッファ層３０３、第２のＳｉＧｅ層３０４、第２のＳｉキャップ層３０５は、それぞれ結晶成長により第２のトランジスタ形成領域にのみ形成されている。第２のＳｉバッファ層３０３、第２のＳｉＧｅ層３０４、第２のＳｉキャップ層３０５の膜厚は、それぞれ１０ｎｍ、１５ｎｍ、５ｎｍであり、これらの層への意図的なドーピングは行われていない。なお、第２のＳｉＧｅ層３０４中のＧｅ含有率は、第１のＳｉＧｅ層２０４と同様に３０％である。
【００６８】
本実施形態のｎチャネル型ＤＴＭＯＳにおいて、ｐ型ボディ領域３０２のうち、第２のＳｉバッファ層３０３，第２のＳｉＧｅ層３０４及び第２のＳｉキャップ層３０５のうちソース領域３０８との接合部近傍の領域３１０及びドレイン領域３０９との接合部近傍の領域３１１は、ｐ型ボディ領域の該接合部近傍を除く部分に比べてｐ型不純物濃度が高くなっている。領域３１０及び領域３１１のｐ型不純物濃度は、それぞれ３×１０18ｃｍ-3及び１×１０18ｃｍ-3である。領域３１０、３１１の厚み（ｐｎ接合位置からの値）は８０ｎｍである。
【００６９】
また、本実施形態の相補型ＤＴＭＯＳ４００において、ｎ型ボディ領域２０２には１×１０18ｃｍ-3、ｐ型ボディ領域３０２には５×１０17ｃｍ-3、ｎ-型ウェル３１５には１×１０17ｃｍ-3の濃度の不純物がそれぞれ含まれている。
【００７０】
第１のゲート絶縁膜２０６及び第２のゲート絶縁膜３０６の厚みは共に６ｎｍである。また、ｐチャネル型ＤＴＭＯＳ２００及びｎチャネル型ＤＴＭＯＳ３００は共にデュアルゲート構造を有している。ゲート長及びゲート幅はｐチャネル型ＤＴＭＯＳ２００では０．５μｍ及び１０μｍであり、ｎチャネル型ＤＴＭＯＳ３００では０．５μｍ及び５μｍである。ここで、ｐチャネル型ＤＴＭＯＳ２００のゲート幅をｎチャネル型ＤＴＭＯＳ３００のゲート幅よりも大きくしていることで、両ＤＴＭＯＳの電流駆動力を揃えることができる。
【００７１】
また、ソース領域２０８，３０８及びドレイン領域２０９，３０９に含まれる不純物の濃度は共に２×１０20ｃｍ-3である。なお、図示していないが、ドレイン領域２０９とドレイン領域３０９とはコンタクト及び配線を介して互いに接続され、第１のゲート電極２０７と第２のゲート電極３０７とはコンタクト及び配線を介して互いに接続されている。
【００７２】
図６は、本実施形態のｎチャネル型ＤＴＭＯＳ３００に正のゲート電圧（すなわちボディ電圧）Ｖgを加えた時のエネルギーバンド図である。このように半導体層３３０のうち第２のＳｉＧｅ層３０４の伝導帯端にはバンドの不連続がほとんど生じないので、ｎチャネル型ＤＴＭＯＳの場合、Ｓｉのみで構成したデバイスと同様に第２のＳｉキャップ層３０５の表層部分にチャネルが形成されることになる。
【００７３】
図７は、本実施形態のｐチャネル型ＤＴＭＯＳ及びｎチャネル型ＤＴＭＯＳそれぞれのドレイン電流及びボディ電流のゲート電圧依存性を示す図である。ここで、第１の実施形態で述べた定義により、しきい値電圧は、ｐチャネル型ＤＴＭＯＳで約−０．１Ｖ、ｎチャネル型ＤＴＭＯＳで約０．１Ｖである。図７において、実線が本実施形態のｎチャネル型ＤＴＭＯＳ及びｐチャネル型ＤＴＭＯＳにおけるボディ電流を示し、破線はｐｎ接合部近傍の領域においてもボディ領域の不純物濃度が一定である従来のＤＴＭＯＳのボディ電流を比較用に示している。同図から分かるように、ボディ領域のうち、ソース領域との接合部近傍の領域及びドレイン領域との接合部近傍の領域の不純物濃度を他のボディ領域と比べて高くすることによりボディ電流をｐチャネル型、ｎチャネル型いずれの場合でも抑制できることがわかる（縦軸は対数軸であることに注意）。
【００７４】
図７に示すように、高ゲート電圧下（ゲート電圧の絶対値が大きい状態）では、ボディ電流がドレイン電流と比較して無視できなくなるので、ボディ電流を低減することによりＣＭＯＳ型ＤＴＭＯＳ全体の消費電力を抑制することができる。そのため、携帯電話等の携帯機器のバッテリーの長寿命化が可能にすることができるなど、本実施形態の相補型ＤＴＭＯＳは、実用上大変有益なものである。
【００７５】
さらに、上記ソース領域及びドレイン領域との接合部近傍の領域の不純物濃度を他のボディ領域と比べて高くすることにより、ボディ領域における空乏層の広がりを抑制して短チャネル効果を抑制することもできる。
【００７６】
図８は、本実施形態の相補型ＤＴＭＯＳを用いた回路の例である、インバータを多段接続した回路を示す回路図である。同図に示す回路例では、ステージ”ｎ−１”とステージ”ｎ＋１”のインバータでは入力が１（出力が０）、ステージ：ｎのインバータでは論理状態が逆になっている。図８には、この時のそれぞれのＤＴＭＯＳのオン・オフの状態も示している。
【００７７】
この状態で、図８に示す回路では、破線で示すように、あるステージのＯＮ状態のＤＴＭＯＳのソース・ドレイン間チャネルと次ステージのＯＮ状態のＤＴＭＯＳでは、ボディ・ソース間に形成されるダイオードを通じた静的な電流リークパスが存在することになる。これにより、インバータの静的な消費電力が増大してしまうことになる。
【００７８】
しかしながら、本実施形態の相補型ＤＴＭＯＳを用いれば、上述したようにこのボディ・ソース間を流れるダイオード電流を十分に抑制することができるので、静的な消費電力の増加を最小限に抑えることが可能となり、回路全体の消費電力を大幅に削減することが可能となる。
【００７９】
なお、本実施形態では、相補型ＤＴＭＯＳを例にとって説明したが、相補型でなくてもｐチャネル型ＤＴＭＯＳとｎチャネル型ＤＴＭＯＳとを同一基板上に形成した半導体装置でも同様の効果を得ることができる。
【００８０】
また、本実施形態のＤＴＭＯＳにおいて、第１の半導体層２３０及び第２の半導体層３３０の構成材料、厚みなどの構成は、以上で説明したものに限られるものではなく、他の構成でも同様の効果を得ることができる。また、各層の不純物濃度、デバイスサイズなどのパラメータ本実施形態で説明したものに限らない。少なくとも、ボディ領域のうちソース領域またはドレイン領域との接合部に、ボディ領域の他の部分と同導電型で、より高濃度の不純物が含まれていればボディ電流の発生を抑制することができる。
【００８１】
また、本実施形態のＤＴＭＯＳにおいても第１の実施形態のＤＴＭＯＳと同様、ＳｉＧｅ層の代わりにシリコンカーボン（Ｓｉ1-xＣx, ０＜ｘ＜１）やシリコンゲルマニウムカーボン（Ｓｉ1-x-yＧｅxＣy, ０＜ｘ＜１, ０＜ｙ＜１, ０＜ｘ＋ｙ＜１）からなる層を用いることができる。これらの層の組成を適切なものにすることにより、接合部にバンド不連続を生じさせて電子または正孔を閉じ込めることができる。これにより、しきい値電圧の低減などＳｉＧｅを用いたＤＴＭＯＳと同様の効果を得ることができ、また本発明による効果も同等のものを得ることができる。
【００８２】
−第３の実施形態−
図９は、本発明の第３の実施形態に係る相補型ＤＴＭＯＳの構成を示す断面図である。本実施形態の相補型ＤＴＭＯＳは、第２の実施形態に係る相補型ＤＴＭＯＳのうち、領域２１０，２１１，３１０及び３１１を設ける位置のみを変更したものである。従って、以下の説明では本実施形態の相補型ＤＴＭＯＳが第２の実施形態に係るＤＴＭＯＳと異なる点のみ説明する。なお、図９において、図５と同じ部材には同じ符号を付している。
【００８３】
本実施形態のｐチャネル型ＤＴＭＯＳ２００において、チャネルとなる第１のＳｉＧｅ層２０４のうち、ソース領域２０８及びドレイン領域２０９との接合部に含まれるｎ型不純物の濃度は、ｎ型ボディ領域２０２のうちソース領域２０８及びドレイン領域２０９との接合部以外の領域に含まれるｎ型不純物の濃度より高くなっている。具体的には、第１のＳｉＧｅ層２０４のうち、ソース領域２０８との接合部である領域４１０に含まれるｎ型不純物の濃度は５×１０18ｃｍ-3であり、第１のＳｉＧｅ層２０４のうち、ドレイン領域２０９との接合部である領域４１１に含まれるｎ型不純物の濃度は２×１０18ｃｍ-3である。領域４１０、４１１の幅（厚み）は、１０ｎｍ以上８０ｎｍ以下である。
【００８４】
また、本実施形態のｎチャネル型ＤＴＭＯＳ３００において、第２のＳｉＧｅ層３０４のうちソース領域３０８及びドレイン領域３０９との接合部に含まれるｐ型不純物の濃度は、ｐ型ボディ領域３０２のうちソース領域３０８及びドレイン領域３０９との接合部以外の領域に含まれるｐ型不純物の濃度より高くなっている。
【００８５】
以下で説明するように、ＳｉＧｅ層を設けたＤＴＭＯＳの場合、ボディ電流のうちボディ領域とソース領域との間に流れる電流が大きな割合を占める。そのため、ボディ領域のうちソース領域との接合部に高濃度の不純物を導入することで、エネルギー障壁を設ければ、ボディ電流を効果的に低減できるのである。
【００８６】
図１０は、ＳｉＧｅ層をチャネルとするｐチャネル型ＤＴＭＯＳにおけるボディ電流について説明するための断面図である。同図に示すＤＴＭＯＳでは、第２の実施形態に係るＤＴＭＯＳと同じ部材には同じ符号を付しているが、領域２１０、２１１は設けられていないものとする。
【００８７】
ＳｉＧｅ層をチャネルとするｐチャネル型ＤＴＭＯＳにおいて、ソース領域２０８−ドレイン領域２０９間に電圧が印加されると、ソース領域２０８−第１のＳｉＧｅ層２０４間に第１ダイオードＤ１が生成され、ソース領域２０８−ｎ型ボディ領域２０２間に第２ダイオードＤ２が生成される。
【００８８】
このとき、第１ダイオードＤ１の単位面積当たりの逆飽和電流密度Ｊs1は、下記式（２）
Ｊs1＝ｑ｛√（Ｄｈ／τｐ）｝（ｎi-SiGe2 ／Ｎd-）
＋ｑ｛√（Ｄｅ／τｎ）｝（ｎi-SiGe2 ／Ｎａ）        ・・・（２）
で表される。ここで、ｑは電子の電荷量、Ｄｈは正孔の拡散定数、Ｄｅは電子の拡散定数、τｐはホールの寿命、τｎは電子の寿命、ｎi-SiGeは第１のＳｉＧｅ層２０４の真性キャリア密度、Ｎd-は第１のＳｉＧｅ層２０４のドナー濃度、Ｎａはソース領域２０８及びドレイン領域２０９のアクセプタ濃度である。
【００８９】
式（２）における右辺第１項がホールによる電流であり、右辺第２項が電子による電流である。
【００９０】
式（２）の右辺第１項に示す第１ダイオードＤ１に流れるホール電流は、ｎ型不純物を含むｎ型ボディ領域２０２にほとんど流れることなくドレイン領域２０９に流れるので、基板電流には寄与しない。また、式（２）の右辺第２項に示す第１ダイオードＤ１に流れる電子電流は、ｎ型ボディ領域２０２にも流れるが、ＳｉＧｅ層における真性キャリア密度ｎi-SiGeはＳｉ層に比べるとかなり大きく、電子電流を無視できない。
【００９１】
一方、第２ダイオードＤ２の単位面積当たりの逆飽和電流密度Ｊs2は、下記式（３）
Ｊs2＝ｑ｛√（Ｄｈ／τｐ）｝（ｎi-Si2 ／Ｎd+）
＋ｑ｛√（Ｄｅ／τｎ）｝（ｎi-Si2 ／Ｎａ）          ・・・（３）
で表される。ここで、Ｎd+はｎ型ボディ領域のドナー濃度、Ｎａはソース領域及びドレイン領域のアクセプタ濃度である。式（３）における右辺第１項がホールによる電流であり、右辺第２項が電子による電流である。
【００９２】
このとき、Ｎａ＞Ｎd+であるために、式（３）の右辺第１項に示すホール電流が支配的であるが、ｎ型ボディ領域２０２の不純物濃度を高くすれば、Ｎd+が大きくなり、ホール電流を制御することができる。本実施形態のＤＴＭＯＳにおいてはソース領域２０８との接合部を除くｎ型ボディ領域２０２中の不純物濃度が１×１０18ｃｍ-3であるので、第２ダイオードＤ１のホール電流は小さく抑えられる。
【００９３】
一方、式（３）の右辺第２項に示す電子電流は、ｎ型ボディ領域２０２にも流れるが、Ｓｉ層における真性キャリア密度ｎi-Siは小さく、且つ、ソース領域及びドレイン領域のアクセプタ濃度が大きいので、電子電流は無視しうるほど小さい。
【００９４】
以上により、ＳｉＧｅ層をチャネルとするＤＴＭＯＳにおいては、式（２）における電子電流を抑制できないために、基板電流（Ｊs1＋Ｊs2）全体を低く抑制することが困難となる。
【００９５】
また、もう１つの考え方として、ソース領域２０９では、不純物濃度が２ｘ１０20ｃｍ-3の高濃度に設定されているため、第１のＳｉキャップ、第１のＳｉＧｅ層、及びｎ型ボディ領域のフェルミレベルが揃うことにより、伝導帯側に擬似的なポテンシャル井戸が生じる。ＳｉボディとＳｉＧｅチャネルとはいずれもｎ型層であり、Ｓｉボディの方が高濃度のｎ型不純物を含んでいることから、ＳｉボディからＳｉＧｅチャネルに電子が容易に流れる。一方、ＳｉＧｅ膜のうちＳｉＧｅチャネルは低濃度のｎ型領域であり、ソースは高濃度のｐ型領域であるので、この間にＰＮ接合部が形成されていて、第１ダイオードＤ１が存在している。従って、Ｓｉボディからボディ・ソース間の順方向電圧により、ＳｉボディからＳｉＧｅチャネルに電子が流れ、この電子がソースに引き抜かれていることも考えられる。
【００９６】
本発明のＤＴＭＯＳでは、第１のＳｉＧｅ層２０４のうちソース領域２０８との接合部近傍に含まれるｎ型不純物の濃度が第１のＳｉＧｅ層２０４の他の部分に比べて高くなっているので、ボディ電流の中でも支配的なソース領域２０８−第１のＳｉＧｅ層２０４間を流れる電子電流を抑えることができる。このため、本実施形態のＤＴＭＯＳではチャネル移動度などの特性を低下させることなく消費電力を低減することが可能となる。
【００９７】
−第４の実施形態−
本発明の第４の実施形態として、第２の実施形態に係る相補型ＤＴＭＯＳの第１の製造方法について説明する。
【００９８】
図１１、図１２及び図１３は、本実施形態における、シリコンゲルマニウム(ＳｉＧｅ)を用いたＣＭＯＳ型（相補型）可変しきい値ＭＯＳＦＥＴ（ＤＴＭＯＳ）の製造方法を示す断面図である。
【００９９】
まず、図１１に示すように、１×１０15ｃｍ-3の濃度で不純物を含むバルクのｐ型Ｓｉ基板４０１を準備し、リソグラフィ技術により形成したマスクを用いてｐ型Ｓｉ基板４０１の所望の領域に３価リン(Ｐ3+)をイオン注入することによりｎチャネル型ＤＴＭＯＳ用のｎ-型ウェル３１５を形成する。この際の注入エネルギーは５４０ＫｅＶで、ドーズ量は５×１０12ｃｍ-2とする。
【０１００】
次いで、ｐ型Ｓｉ基板４０１の所望の領域にリンイオンを注入してｐチャネル型ＤＴＭＯＳ用のｎ型ボディ領域２０２を形成する。このイオン注入では、まず２価リン(Ｐ2+)を注入エネルギー２８０ｋｅＶ、ドーズ量３．５×１０13ｃｍ-2で注入し、その後１価リン(Ｐ+)を注入エネルギー９０ｋｅＶ、ドーズ量２×１０13ｃｍ-2で注入する。
【０１０１】
続いて、所望の領域にｎチャネル型ＤＴＭＯＳ用のｐ型ボディ領域３０２をｎ-型ウェル３１５上に形成する。このイオン注入では、まずホウ素イオン(Ｂ+)を注入エネルギー１５０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2で注入し、その後ホウ素イオン(Ｂ＋)を注入エネルギー３０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2で注入する。
【０１０２】
次に、ｎ型ボディ領域２０２及びｐ型ボディ領域３０２の一部の領域を高濃度化するための追加注入を行なう。本注入工程では、ｐチャネル型ＤＴＭＯＳ用として、砒素イオン(Ａｓ+)を注入エネルギー４０ｋｅＶ、ドーズ量１×１０14ｃｍ-2でｎ型ボディ領域２０２に注入し、後にソース領域底部との接合部となる領域２１０ａ（図１４参照）を形成する。続いて、砒素イオン(Ａｓ+)を注入エネルギー４０ｋｅＶ、ドーズ量４×１０13ｃｍ-2でｎ型ボディ領域２０２に注入して、後にドレイン領域底部との接合部となる領域２１１ａを形成する。その後、ｎチャネル型ＤＴＭＯＳ用として、ＢＦ2イオンを注入エネルギー３０ｋｅＶ、ドーズ量６×１０13ｃｍ-2でｐ型ボディ領域３０２に注入し、後にソース領域との接合部となる領域３１０ａを形成する。また、ＢＦ2イオンを注入エネルギー３０ｋｅＶ、ドーズ量２×１０13ｃｍ-2でｐ型ボディ領域３０２に注入し後にドレイン領域との接合部となる領域３１１ａを形成する。なお、ここではソース領域との接合部となる領域３１０ａとドレイン領域との接合部となる領域３１１ａとで注入量を変えたが、工程を簡略化するために、同一のドーズ量として一度に注入してもよい。また、第３の実施形態に係るＤＴＭＯＳを製造する場合、このイオン注入工程を省いてもよい。注入後、窒素雰囲気中で９５０℃６０分の熱処理を行い、不純物を活性化させる。
【０１０３】
次に、図１２に示すように、周知のシャロートレンチ形成技術によりｐ型Ｓｉ基板４０１上の素子分離領域に酸化膜を埋め込み、トランジスタ形成領域を決定する。トレンチの深さは４００ｎｍである。次に、基板洗浄後、ＵＨＷ−ＣＶＤ法により基板の活性領域上に厚さ１０ｎｍのＳｉ、厚さ１５ｎｍのＳｉＧｅ（Ｇｅ含有率３０％）、厚さ１５ｎｍのＳｉを順次結晶成長させて第１のＳｉバッファ層２０３、第１のＳｉＧｅ層２０４、第１のＳｉキャップ層２０５をｎ型ボディ領域２０２上に、第２のＳｉバッファ層３０３、第２のＳｉＧｅ層３０４、第２のＳｉキャップ層３０５をｐ型ボディ領域３０２上にそれぞれ形成する。本工程では、適切な結晶成長条件を選択することにより、基板が露出したトランジスタ形成領域（活性領域）にのみ選択的にＳｉ及びＳｉＧｅを成長させることができる。Ｓｉ及びＧｅ用のソースガスとしては、それぞれＳｉ2Ｈ6（ジシラン）及びＧｅＨ4（ゲルマン）が用いられる。Ｓｉ成長時のＳｉ2Ｈ6の流量は２０ｍＬ／ｍｉｎ、成長温度は６００℃であり、成長速度は約８ｎｍ／ｍｉｎである。ＳｉＧｅ（Ｇｅ組成：３０％）成長時のＳｉ2Ｈ6及びＧｅＨ4の流量は、それぞれ２０ｍＬ／ｍｉｎ及び６０ｍＬ／ｍｉｎであり、成長温度はＳｉと同じく６００℃、成長速度は６０ｎｍ／ｍｉｎである。なお、成長の選択性を高めるために、Ｃｌ2ガスを若干添加することが望ましい。また、Ｓｉ及びＳｉＧｅ層の成長全体を通じて意図的なドーピングは行っていない。
【０１０４】
次に、図１３（ａ）に示すように、第１のＳｉキャップ層２０５及び第２のＳｉキャップ層３０５の熱酸化により第１のゲート絶縁膜２０６及び第２のゲート絶縁膜３０６を形成する。この際の酸化温度は７５０℃、各ゲート絶縁膜の膜厚は６ｎｍである。ゲート酸化膜形成前の洗浄や熱酸化過程において第１のＳｉキャップ層２０５及び第２のＳｉキャップ層３０５は１０ｎｍ程度目減りして最終的には５ｎｍ程度の膜厚になる。
【０１０５】
次に、ｎ型ボディ領域２０２及び３０２の一部の領域を高濃度化するための追加注入を行う。本注入工程では、ｐチャネル型ＤＴＭＯＳ用として、砒素イオン(Ａｓ+)を注入エネルギー４０ｋｅＶ、ドーズ量１×１０14ｃｍ-2でｎ型ボディ領域２０２に注入し、後にソース領域との接合部となる領域２１０ｂ（図１４参照）を形成する。続いて、砒素イオン(Ａｓ+)を注入エネルギー４０ｋｅＶ、ドーズ量４×１０13ｃｍ-2でｎ型ボディ領域２０２に注入して、後にドレイン領域との接合部となる領域２１１ｂを形成する。その後、ｎチャネル型ＤＴＭＯＳ用として、ＢＦ2イオンを注入エネルギー３０ｋｅＶ、ドーズ量６×１０13ｃｍ-2でｐ型ボディ領域３０２に注入し、後にソース領域との接合部となる領域３１０ｂを形成する。また、ＢＦ2イオンを注入エネルギー３０ｋｅＶ、ドーズ量２×１０13ｃｍ-2でｐ型ボディ領域３０２に注入し後にドレイン領域との接合部となる領域３１１ａを形成する。なお、ここではソース領域との接合部となる領域３１０ｂとドレイン領域との接合部となる領域３１１ｂとで注入量を変えたが、工程を簡略化するために、同一のドーズ量として一度に注入してもよい。また、本工程でイオンの注入角度や注入エネルギーを適宜選択すれば、第３の実施形態のＤＴＭＯＳのように、ボディ領域のうちソース領域またはドレイン領域との接合部の一部のみに高濃度の不純物を導入できる。
【０１０６】
次に、多結晶シリコン膜（ドーピングなし）を基板全面にＬＰ−ＣＶＤ法により２００ｎｍ堆積する。堆積温度は６００℃とする。
【０１０７】
次いで、ゲート電極をデュアル構造とするために、ｐチャネル型ＤＴＭＯＳ形成領域にｐ型不純物、ｎチャネル型ＤＴＭＯＳ形成領域にｎ型不純物をそれぞれイオン注入する。その後、ドライエッチングによりパターニングを行ない、デュアル構造の第１のゲート電極２０７及び第２のゲート電極３０７をそれぞれ第１のゲート絶縁膜２０６、第２のゲート絶縁膜３０６上に形成する。ゲート長及びゲート幅は、ｐチャネル型ＤＴＭＯＳでは０．５μｍ及び１０μｍ、ｎチャネル型ＤＴＭＯＳでは０．５μｍ及び５μｍである。
【０１０８】
次に、フォトリソグラフィによるパターン形成後、ＢＦ2イオンを加速電圧３０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注入して、ｐチャネル型ＤＴＭＯＳのソース領域２０８、ドレイン領域２０９及びｎチャネル型ＤＴＭＯＳのボディ用コンタクトを形成する。次いで、Ａｓイオンを加速電圧４０ｋｅＶ、ドーズ量：４×１０15ｃｍ-2でイオン注入して、ｎチャネル型ＤＴＭＯＳのソース領域３０８、ドレイン領域３０９及びｐチャネル型ＤＴＭＯＳのボディ用コンタクトを形成する。これらのイオン注入の時には、第１のゲート電極２０７及び第２のゲート電極３０７はそれぞれマスクとなる。これにより、前述した領域２１０ａ、２１０ｂ、２１１ａ、２１１ｂ、３１０ａ、３１０ｂ、３１１ａ、３１１ｂのうち、上記ソース・ドレイン領域用高濃度注入を行った領域（図１４に示す領域２１０ｃ）の伝導型は反転される。注入後、不純物を活性化するために窒素雰囲気中で９５０℃１５秒のＲＴＡによる熱処理を行う。これにより、領域２１０、２１１、３１０及び３１１がそれぞれ形成される。なお、図１４に示される領域２１０ｃの真上には第１のゲート電極２０７は存在しない。
【０１０９】
次に、膜厚が５００ｎｍの層間絶縁膜を基板上に堆積した後、イオン注入された不純物を活性化するための熱処理を行う。続いて、配線用のコンタクトホールを形成し、Ａｌ（アルミニウム）を堆積後、ドライエッチングにより、各電極及び配線パターンを形成する。最後に水素雰囲気中でシンターを行って図５に示した相補型ＤＴＭＯＳが完成する。
【０１１０】
上述した製造方法により形成したＤＴＭＯＳでは、ボディ領域全体ではなく、ソース領域及びドレイン領域との接合部近傍のみ不純物濃度が高くなっている。そのため、高い相互コンダクタンスを確保できる程度にボディ領域全体の不純物濃度を設定しつつ、接合部近傍のみ不純物濃度を高くすることで、しきい値電圧の上昇を抑制しつつボディ電流を大きく低減することができる。
【０１１１】
−第５の実施形態−
本発明の第５の実施形態として、本発明のＤＴＭＯＳの第２の製造方法について説明する。第２の製造方法は第４の実施形態で説明した第１の製造方法と一部だけが異なっている。従って、第１の製造方法との違いのみ述べる。なお、図１４〜図１７は、イオン注入を説明するために、ｐチャネル型ＤＴＭＯＳのソース領域及びボディ領域を拡大して示す図である。
【０１１２】
図１１及び図１２に示す、ｐ型Ｓｉ基板上の各ウェルの形成から素子分離、結晶成長、及びゲート絶縁膜の形成までは上述した第１の製造方法と同じである。
【０１１３】
第２の製造方法では、ボディ領域と、ソース領域及びドレイン領域との側壁接合部近傍の不純物濃度を高濃度化するための追加注入を行う前にゲート電極を形成し、その後にセルフアライン方式により高濃度領域を形成することを特徴とする。
【０１１４】
具体的には、図１２に示す結晶成長工程の後、第１のゲート絶縁膜２０６及び第２のゲート絶縁膜３０６を形成する。その後、ＬＰ−ＣＶＤ法により、多結晶シリコン膜（ドーピングなし）を基板全面に２００ｎｍ堆積する。堆積温度は６００℃とする。
【０１１５】
次に、ゲート電極をデュアル構造とするために、ｐチャネル型ＤＴＭＯＳ形成領域にはｐ型不純物を、ｎチャネル型ＤＴＭＯＳ形成領域にはｎ型不純物をそれぞれイオン注入する。その後、ドライエッチングによりパターニングを行って共にデュアル構造の第１のゲート電極２０７及び第２のゲート電極３０７を形成する。ゲート長及びゲート幅はｐチャネル型ＤＴＭＯＳでは０．５μｍ及び１０μｍ、ｎチャネル型ＤＴＭＯＳでは０．５μｍ及び５μｍである。
【０１１６】
次に、上で形成したゲート電極をマスクとするセルフアライン方式により、ｎ型ボディ領域２０２及びｐ型ボディ領域３０２の一部の領域を高濃度化するための追加注入を行う。フォトレジスト用マスクはソース・ドレイン領域形成用と同一のマスクを使用する。ｐチャネル型ＤＴＭＯＳ用として、砒素イオン(Ａｓ+)を注入エネルギー４０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で注入する。また、ｎチャネル型ＤＴＭＯＳ用として、ＢＦ2イオンを注入エネルギー３０ｋｅＶ、ドーズ量６×１０13ｃｍ-2で注入する。上述した第１のゲート電極２０７及び第２のゲート電極３０７の不純物濃度は、各ボディ領域の高濃度化用の不純物濃度よりも大きいので、本工程のイオン注入によりゲート電極の伝導型が反転することはない。これにより、図１５に示す領域２１０ｄには砒素がドープされることになる。もちろん、領域２１１、領域３１０、領域３１１についても、この図１５とほぼ同様であり、以下、領域２１０ｄに対応する領域を、それぞれ領域２１１ｄ、領域３１０ｄ、領域３１１ｄと呼ぶものとする。なお、このとき、図１５に示す領域２１０ｅには意図されたドーピングはなされていない。また、図１５において、領域２１０ａの真上には第１のゲート電極２０７は位置しないが、領域２１０ｅの真上には第１のゲート電極２０７が位置している。
【０１１７】
次に、イオン注入後窒素雰囲気中で９５０℃６０分の第１熱処理を行い、図１６に示すように、不純物をゲート電極下部にも拡散させる。ここまでの工程で図１３（ｂ）に示す状態が完成する。なお、図１６において、領域２１０ｄから領域２１０ａ及び領域２１０ｅに向いている矢印は、不純物が拡散していく様子を示している。このとき、領域２１０ａ、領域２１０ｂ、及び領域２１０ｅには、いずれも同じ導電型の不純物がドーピングされていることになる。もちろん、領域２１１、領域３１０、及び領域３１１についても、これと同様である。
【０１１８】
次に、上述した追加注入時と同一マスクを用いたフォトリソグラフィによるパターン形成後、第１のゲート電極２０７をマスクとしてＢＦ2イオンを注入エネルギー３０ｋｅＶ、ドーズ量４×１０15ｃｍ-2で、ｎ型ボディ領域２０２の上部から第１のＳｉバッファ層２０３、第１のＳｉＧｅ層２０４、第１のＳｉキャップ層２０５に亘る領域に注入する。これにより、ｐチャネル型ＤＴＭＯＳのソース領域２０８及びドレイン領域２０９とｎチャネル型ＤＴＭＯＳのボディ用コンタクトとを形成する。
【０１１９】
次に、第２のゲート電極３０７をマスクとしてＡｓイオンを加速電圧４０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注入して、ｎチャネル型ＤＴＭＯＳのソース領域３０８及びドレイン領域３０９とｐチャネル型ＤＴＭＯＳのボディ用コンタクトとを形成する。これにより、領域２１０、２１１、３１０及び３１１のうち、上記ソース領域及びドレイン領域用の高濃度注入を行った領域（図１７に示す領域２１０ｃ）は伝導型が反転される。領域２１１、領域３１０、領域３１１についてもソース領域及びドレイン領域用の不純物が注入された領域（以下、領域２１０ｃに対応する領域をそれぞれ領域２１１ｃ、領域３１０ｃ、領域３１１ｃと呼ぶ）の伝導型は反転される。
【０１２０】
上記のイオン注入後、不純物を活性化するために窒素雰囲気中で９５０℃１５秒のＲＴＡによる第２熱処理を行い、不純物の広がりを最小限に抑えることにより、先に形成した領域２１０、２１１、３１０及び３１１の一部、すなわち、ボディ領域のうちソース領域及びドレイン領域との接合部近傍領域（領域２１０においては、領域２１０ａ及び２１０ｂ）が高不純物濃度領域として残ることになる。
【０１２１】
なお、第１熱処理の時間ｔ１と第２熱処理の時間ｔ２との関係は、ｔ１＞ｔ２とすることが好ましい。ｔ２が大きいとリンが拡散してしまうからである。
【０１２２】
これ以後の工程は第１の製造方法と同じであり、図５に示す相補型ＤＴＭＯＳが完成する。第２の製造方法では、高不純物濃度接合領域である領域２１０、２１１、３１０及び３１１（側壁接合部）形成用の専用マスクを必要としないのでマスク枚数が削減でき、コストダウン及び工程の簡略化を実現できる。
【０１２３】
上述した製造方法により形成したＤＴＭＯＳでは、ボディ領域全体ではなく、ボディ領域のうちソース領域及びドレイン領域との接合部近傍のみ不純物濃度が高くなっているため、高い相互コンダクタンスを確保できる程度に全体のボディ濃度を設定しつつ、接合部近傍のみ不純物濃度を高くすることができる。これにより、しきい値電圧の上昇を抑制しつつボディ電流を大きく低減することができる。
【０１２４】
なお、本実施形態のＤＴＭＯＳの製造方法において、領域２１０、２１１、３１０及び３１１をソース領域及びドレイン領域の側面に形成するための二度目のイオン注入工程とソース領域及びドレイン領域を形成するためのイオン注入工程とはどちらを先に行ってもよい。
【産業上の利用可能性】
【０１２５】
本発明のＤＴＭＯＳは、携帯電話など消費電力の削減が課題となる種々の電子機器に好ましく用いられる。
【図面の簡単な説明】
【０１２６】
【図１】（ａ）は、本発明の第１の実施形態に係るＤＴＭＯＳの構成を示す断面図であり、（ｂ）は、該ｐチャネル型ＤＴＭＯＳを示す平面図である。
【図２】第１の実施形態に係るＤＴＭＯＳに負のゲート電圧Ｖgを加えた時のエネルギーバンド図である。
【図３】第１の実施形態に係るＤＴＭＯＳにおけるドレイン電流及びボディ電流のゲート電圧依存性を示す図である。
【図４】ＤＴＭＯＳの相互コンダクタンス−ゲート電圧特性の、ボディ濃度による変化を示す図である。
【図５】本発明の第２の実施形態に係る相補型ＤＴＭＯＳの構成を示す断面図である。
【図６】第２の実施形態に係るＤＴＭＯＳに正のゲート電圧Ｖgを加えた時のエネルギーバンド図を示したものである。
【図７】第２の実施形態に係る相補型ＤＴＭＯＳのドレイン電流及びボディ電流とゲート電圧との関係を示す特性図である。
【図８】第２の実施形態に係る相補型ＤＴＭＯＳを用いた回路の例を示す図である。
【図９】本発明の第３の実施形態に係る相補型ＤＴＭＯＳの構成を示す断面図である。
【図１０】ＳｉＧｅ層をチャネルとするＤＴＭＯＳにおけるボディ電流について説明するための断面図である。
【図１１】本発明の第２の実施形態に係る相補型ＤＴＭＯＳの第１の製造方法を示す図である。
【図１２】第２の実施形態に係る相補型ＤＴＭＯＳの第１の製造方法を示す図である。
【図１３】（ａ）は、第２の実施形態に係る相補型ＤＴＭＯＳの第１の製造方法を示す図であり、（ｂ）は、第２の実施形態に係る相補型ＤＴＭＯＳの第２の製造方法を示す図である。
【図１４】第２の実施形態に係る相補型ＤＴＭＯＳの製造方法を説明するための拡大図である。
【図１５】第２の実施形態に係る相補型ＤＴＭＯＳの製造方法を説明するための拡大図である。
【図１６】第２の実施形態に係る相補型ＤＴＭＯＳの製造方法を説明するための拡大図である。
【図１７】第２の実施形態に係る相補型ＤＴＭＯＳの製造方法を説明するための拡大図である。
【図１８】従来のＤＴＭＯＳを示す断面図である。
【図１９】ＤＴＭＯＳの動作原理を説明するためのドレイン電流−ゲート電圧特性図である。
【図２０】従来のＤＴＭＯＳのドレイン電流及びボディ電流とゲート電圧との関係を示す特性図である。
【符号の説明】
【０１２７】
１００      ＤＴＭＯＳ
１０１      ｐ-型Ｓｉ基板
１０２      ボディ領域
１０３      Ｓｉバッファ層
１０４      ＳｉＧｅ層
１０５      Ｓｉキャップ層
１０６      ゲート絶縁膜
１０７      ゲート電極
１０８      ソース領域
１０９      ドレイン領域
１１０      接合部近傍
１１２      ゲートコンタクト
１１３      ボディコンタクト
１１４      ソースコンタクト
１１５      ドレインコンタクト
１１６      配線
１１７      素子分離用酸化膜
１３０      半導体層
２００      ｐチャネル型ＤＴＭＯＳ
２０２      ｎ型ボディ領域
２０３      第１のＳｉバッファ層
２０４      第１のＳｉＧｅ層
２０５      第１のＳｉキャップ層
２０６      第１のゲート絶縁膜
２０７      第１のゲート電極
２０８，３０８    ソース領域
２０９，３０９    ドレイン領域
２１０,２１１,３１０  領域
２１０ａ,２１０ｂ,２１０ｃ,２１０ｄ,２１０ｅ  領域
２１１ａ,２１１ｂ,２１１ｃ,２１１ｄ,３１０ａ、３１０ｂ、３１１ａ、３１１ｂ      領域
２３０      第１の半導体層
３００      ｎチャネル型ＤＴＭＯＳ
３０２      ｐ型ボディ領域
３０３      第２のＳｉバッファ層
３０４      第２のＳｉＧｅ層
３０５      第２のＳｉキャップ層
３０６      第２のゲート絶縁膜
３０７      第２のゲート電極
３０８      ソース領域
３０９      ドレイン領域
３１５      ｎ-型ウェル
３３０      第２の半導体層
４００      相補型ＤＴＭＯＳ
４０１      ｐ型Ｓｉ基板
４１７      素子分離用絶縁膜
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004070847.tif 000023
【図２】
2004070847.tif 000024
【図３】
2004070847.tif 000025
【図４】
2004070847.tif 000026
【図５】
2004070847.tif 000027
【図６】
2004070847.tif 000028
【図７】
2004070847.tif 000029
【図８】
2004070847.tif 000030
【図９】
2004070847.tif 000031
【図１０】
2004070847.tif 000032
【図１１】
2004070847.tif 000033
【図１２】
2004070847.tif 000034
【図１３】
2004070847.tif 000035
【図１４】
2004070847.tif 000036
【図１５】
2004070847.tif 000037
【図１６】
2004070847.tif 000038
【図１７】
2004070847.tif 000039
【図１８】
2004070847.tif 000040
【図１９】
2004070847.tif 000041
【図２０】
2004070847.tif 000042
【手続補正書】
【提出日】平成17年6月10日(2005.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
半導体基板と、
上記半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち、上記ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域と
を備え、上記ゲート電極と上記ボディ領域とが電気的に短絡されている電界効果トランジスタであって、
上記ソース領域と上記ボディ領域との接合部の少なくとも一部は、上記ドレイン領域と上記ボディ領域との接合部よりも高濃度の第１導電型の不純物を含んでいる電界効果トランジスタ。
【国際調査報告】
2004070847.tif 000043
2004070847.tif 000044
2004070847.tif 000045
2004070847.tif 000046