(57)【要約】素子分離絶縁膜（２）により区画された素子領域内にトンネル絶縁膜（３）を形成する。その後、メモリセル毎にフローティングゲート（４）を形成し、更に、ＯＮＯ腹（５）及びコントロールゲート（６）を形成する。次いで、スタックトゲートの表面にプラズマ絶縁膜（７）を形成する。プラズマ絶縁膜は、下地膜の面方位の影響を受けない。従って、プラズマ絶縁膜（７）の厚さは、全体にわたって実質的に均一となるため、最大膜厚を熱酸化膜ほど厚くしなくても、その後に絶縁膜を形成する際の水素の侵入を防止すると共に、電子の抜けを防止することもできる。そして、この絶縁膜の膜厚を薄くすることにより、バーズビークを小さくすることができ、データの消去及び書き込み時の効率を向上させることができる。
2004023559.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に順次積層されたトンネル絶縁膜、フローティングゲート、ゲート間絶縁膜及びコントロールゲートを含むスタックトゲートと、
前記スタックトゲートを覆う被覆絶縁膜と、
前記被覆絶縁膜に覆われた前記スタックトゲートを埋め込む層間絶縁膜と、
を有する半導体記憶装置において、
前記被覆絶縁膜は、プラズマ酸化膜、プラズマ窒化膜及びプラズマ酸窒化膜からなる群から選択された１種の絶縁膜からなることを特徴とする半導体記憶装置。
【請求項２】
前記フローティングゲートにリンが導入されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記被覆絶縁膜の厚さは、９ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記フローティングゲート中の不純物濃度は、１×１０１８／ｃｍ３以上であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ゲート間絶縁膜の厚さは、４０ｎｍ以下であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記被覆絶縁膜の側方に形成されたサイドウォール絶縁膜を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含むストレージ絶縁膜と、
前記ストレージ絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記ストレージ絶縁膜及び前記ゲート電極を覆う被覆絶縁膜と、
前記被覆絶縁膜に覆われた前記ストレージ絶縁膜及び前記ゲート電極を埋め込む層間絶縁膜と、
を有する半導体記憶装置において、
前記被覆絶縁膜は、プラズマ酸化膜、プラズマ窒化膜及びプラズマ酸窒化膜からなる群から選択された１種の絶縁膜からなることを特徴とする半導体記憶装置。
【請求項８】
前記ゲート電極にリンが導入されていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記ストレージ絶縁膜は、
前記窒化膜と、
前記窒化膜と前記半導体基板との間に形成された第１の酸化膜と、
を有することを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
前記ストレージ絶縁膜は、前記窒化膜と前記ゲート電極との間に形成された第２の酸化膜を更に有することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記被覆絶縁膜の側方に形成されたサイドウォール絶縁膜を有することを特徴とする請求項７に記載の半導体記憶装置。
【請求項１２】
半導体基板上に順次積層されたトンネル絶縁膜、フローティングゲート、ゲート間絶縁膜及びコントロールゲートを含むスタックトゲートを形成する工程と、
前記スタックトゲートの表面に、プラズマ酸化法、プラズマ窒化法、又はこれらのいずれかを含む一連の工程により被覆絶縁膜を形成する工程と、
前記被覆絶縁膜に覆われた前記スタックトゲートを埋め込む層間絶縁膜を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１３】
前記被覆絶縁膜を形成する工程の前に、前記フローティングゲートにリンを導入する工程を有することを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記被覆絶縁膜の厚さを、９ｎｍ以下とすることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１５】
前記フローティングゲート中の不純物濃度を、１×１０１８／ｃｍ３以上とすることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１６】
前記ゲート間絶縁膜の厚さを、４０ｎｍ以下とすることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１７】
前記絶縁膜の側方にサイドウォール絶縁膜を形成する工程を有することを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１８】
前記被覆絶縁膜を形成する工程を、Ｏ２、Ｎ２及びＮＨ３からなる群から選択された少なくとも１種の分子を含有する原料ガスのプラズマの雰囲気中で行うことを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１９】
前記被覆絶縁膜を形成する工程を、６５０℃以下の温度範囲内で行うことを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項２０】
半導体基板上に電荷捕獲機能を有する窒化膜を含むストレージ絶縁膜を形成する工程と、
前記半導体基板上に前記ストレージ絶縁膜を介してゲート電極を形成する工程と、
前記ストレージ絶縁膜及び前記ゲート電極の表面に、プラズマ酸化法、プラズマ窒化法、又はこれらのいずれかを含む一連の工程により被覆絶縁膜を形成する工程と、
前記被覆絶縁膜に覆われた前記ストレージ絶縁膜及び前記ゲート電極を埋め込む層間絶縁膜を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２１】
前記被覆絶縁膜を形成する工程の前に、前記ゲート電極にリンを導入する工程を有することを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【請求項２２】
前記ストレージ絶縁膜を形成する工程は、
前記半導体基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に前記窒化膜を形成する工程と、
を有することを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【請求項２３】
前記ストレージ絶縁膜を形成する工程は、前記窒化膜上に第２の酸化膜を形成する工程を更に有することを特徴とする請求項２２に記載の半導体記憶装置の製造方法。
【請求項２４】
前記絶縁膜の側方にサイドウォール絶縁膜を形成する工程を有することを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【請求項２５】
前記被覆絶縁膜を形成する工程を、Ｏ２、Ｎ２及びＮＨ３からなる群から選択された少なくとも１種の分子を含有する原料ガスのプラズマの雰囲気中で行うことを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【請求項２６】
前記被覆絶縁膜を形成する工程は、前記雰囲気中で、少なくともラジカルＯ＊、ラジカルＮ＊及びラジカルＮＨ＊からなる群から選択された少なくとも１種のラジカルを発生させる工程を有することを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
【請求項２７】
前記原料ガスは、更に希ガスを含有することを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
【請求項２８】
前記希ガスは、Ｋｒ及びＡｒからなる群から選択された少なくとも１種の分子を含有することを特徴とする請求項２７に記載の半導体記憶装置の製造方法。
【請求項２９】
前記原料ガスは、更にＨ２を含有することを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
【請求項３０】
前記被覆絶縁膜を形成する工程において、前記プラズマのイオン照射エネルギを７ｅＶ以下とすることを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
【請求項３１】
前記被覆絶縁膜を形成する工程において、前記プラズマのポテンシャルエネルギを１０ｅＶ以下とすることを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
【請求項３２】
前記被覆絶縁膜を形成する工程において、複数のスリットが形成された平面アンテナから放射されるマイクロ波を用いて前記原料ガスを励起することにより、前記プラズマを発生させることを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
【請求項３３】
前記平面アンテナとして、ラジアルラインスロットアンテナを使用することを特徴とする請求項３２に記載の半導体記憶装置の製造方法。
【請求項３４】
前記被覆絶縁膜を形成する工程を、６５０℃以下の温度範囲内で行うことを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、フラッシュメモリに好適な半導体記憶装置及びその製造方法に関する。
【背景技術】  フラッシュメモリは、フローティングゲート又はゲート電極下の窒化膜等のストレージ膜に電荷を保持することにより、データを記憶する不揮発性の半導体記憶装置である。フローティングゲートに電荷を蓄積する場合には、チャネルとフローティングゲートとの間で、ゲート絶縁膜を介して電荷の授受が行われる。また、ストレージ膜としてＯＮＯ膜中の窒化膜に電荷を蓄積する場合には、絶縁膜自体に電荷が蓄積されることになる。従って、これらの絶縁膜の電気的特性は安定している必要がある。もし、これらの絶縁膜の特性が不安定な場合には、同じ制御電圧を印加しても、あるメモリセルでは「１」のデータが記憶されるのに対し、他のメモリセルでは「０」のデータが記憶されてしまうような状態が発生する可能性があり、極めて信頼性が低いものとなる。
また、これらの絶縁膜だけでなく、フローティングゲート又はゲート電極の周囲に形成される絶縁膜等にも安定した特性が要求されている。この絶縁膜は、次のような目的で形成されている。フローティングゲート又はゲート電極が形成された後、これらの側方には、後にＬＤＤ構造を構成するためのサイドウォール絶縁膜が形成され、更にフローティングゲート又はゲート電極を覆う層間絶縁膜が形成される。このとき、フローティングゲート又はゲート電極がサイドウォール絶縁膜又は層間絶縁膜と直接接触していると、フローティングゲート又はゲート電極からサイドウォール絶縁膜等に電子が抜け出すことがある。この結果、フローティングゲート又はゲート電極の電気的特性が変動してしまう。また、サイドウォール絶縁膜及び層間絶縁膜を形成するための工程では、水素を含有する気体が使用されることがある。このとき、この水素がゲート絶縁膜又はストレージ膜まで到達すると、水素劣化等が生じて、ゲート絶縁膜又はストレージ膜の特性が変動してしまう。
このような変動を防止するために、ゲート電極の周囲には絶縁膜が形成されている。そして、この絶縁膜は、このような目的を達成するために、最も厚い部分で１２ｎｍ以上の厚さとなるように、９００℃程度の熱酸化により形成されている。この絶縁膜の厚さを、最も厚い部分で１２ｎｍ以上としているのは、熱酸化により酸化膜を形成する場合には、その下地、例えばゲート電極を構成するシリコン膜の面方位によって酸化膜の成長速度が相違する。従って、この熱酸化膜の厚さは不均一であり、最も薄い部分でも十分に水素の侵入を防止するためには、この程度の厚さが必要とされるためである。
図１３は、従来のフローティングゲート型のメモリの製造方法を示す断面図である。この従来の製造方法においては、半導体基板５１上に、トンネル酸化膜５２、フローティングゲート５３、ゲート間絶縁膜５４及びコントロールゲート５５からなるスタックトゲートを形成した後、熱酸化を行う。この結果、図１３に示すように、大きな凹凸が存在し、その厚さが不均一な熱酸化膜５６が形成される。
また、図１４は、従来のＳＯＮＯＳ型のメモリの製造方法を示す断面図である。この従来の製造方法においては、半導体基板６１の表面にビットライン拡散層６２を形成し、その上に、トンネル酸化膜６３、窒化膜６４及びトップ膜６５からなるストレージ絶縁膜６６を形成する。更に、このストレージ絶縁膜６６上にゲート電極６７を形成し、その後、熱酸化を行う。この結果、図１４に示すように、大きな凹凸が存在し、その厚さが不均一な熱酸化膜６８が形成される。
しかしながら、上述のような方法により形成した半導体記憶装置においては、バーズビークが大きく、カップリングが低下してしまう。このようなカップリングの低下は、消去効率が低下するという問題に繋がる。特に、ゲート電極の端部の近傍で消去が行われるメモリ、及びチャネル全体で消去が行われるメモリにおいて、この消去効率の低下が顕著である。更に、バーズビークの発生に伴って、その部分の絶縁膜が厚くなるため、消去効率だけでなくデータの書き込みの効率も低下してしまう。
更に、最終的に製造された半導体記憶装置の特性を安定させにくいという問題点もある。この原因の一つに、熱酸化を行う際に、複数枚のウェハの処理を同時に行っているが、このときに、加熱炉内の温度を一定に保持することが極めて困難であることが挙げられる。また、熱酸化の結果、フローティングゲート等に導入されていたリン等の不純物がその周縁部に偏析しやすいことも原因の一つとして挙げられる。
本発明は、かかる問題点に鑑みてなされたものであって、データの消去及び書き込み時の効率を向上させ、特性を安定させることができる半導体記憶装置及びその製造方法を提供することを目的とする。
【発明の開示】
本願発明者は、鋭意検討の結果、従来の半導体記憶装置の製造方法では、スタックトゲート等を覆う酸化膜の形成を熱酸化により行っているため、大きなバーズビークの形成及び不純物の偏析等が発生していることを見出した。そして、本願発明者は、熱酸化を行わずに良好で緻密な絶縁膜を形成する方法としてプラズマ処理を採用することにより、上述のような不具合を解消することができることを見出し、以下に示す発明の諸態様に想到した。
本発明に係る第１の半導体記憶装置の製造方法は、半導体基板上に順次積層されたトンネル絶縁膜、フローティングゲート、ゲート間絶縁膜及びコントロールゲートを含むスタックトゲートを形成した後に、前記スタックトゲートの表面に、プラズマ酸化法、プラズマ窒化法、又はこれらのいずれかを含む一連の工程により被覆絶縁膜を形成し、更に、前記被覆絶縁膜に覆われた前記スタックトゲートを埋め込む層間絶縁膜を形成することを特徴とする。
このような方法により製造された本発明に係る第１の半導体記憶装置は、半導体基板と、前記半導体基板上に順次積層されたトンネル絶縁膜、フローティングゲート、ゲート間絶縁膜及びコントロールゲートを含むスタックトゲートと、前記スタックトゲートを覆う被覆絶縁膜と、前記被覆絶縁膜に覆われた前記スタックトゲートを埋め込む層間絶縁膜と、を有している。そして、この半導体記憶装置は、前記被覆絶縁膜が、プラズマ酸化膜、プラズマ窒化膜及びプラズマ酸窒化膜からなる群から選択された１種の絶縁膜からなることを特徴とする。
また、本発明に係る第２の半導体記憶装置の製造方法は、半導体基板上に電荷捕獲機能を有する窒化膜を含むストレージ絶縁膜を形成し、前記半導体基板上に前記ストレージ絶縁膜を介してゲート電極を形成した後に、前記ストレージ絶縁膜及び前記ゲート電極の表面に、プラズマ酸化法、プラズマ窒化法、又はこれらのいずれかを含む一連の工程により被覆絶縁膜を形成し、更に、前記被覆絶縁膜に覆われた前記ストレージ絶縁膜及び前記ゲート電極を埋め込む層間絶縁膜を形成することを特徴とする。
このような方法により製造された本発明に係る第２の半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含むストレージ絶縁膜と、前記ストレージ絶縁膜を介して前記半導体基板上に形成されたゲート電極と、前記ストレージ絶縁膜及び前記ゲート電極を覆う被覆絶縁膜と、前記被覆絶縁膜に覆われた前記ストレージ絶縁膜及び前記ゲート電極を埋め込む層間絶縁膜と、を有している。そして、この半導体記憶装置は、前記被覆絶縁膜は、プラズマ酸化膜、プラズマ窒化膜及びプラズマ酸窒化膜からなる群から選択された１種の絶縁膜からなることを特徴とする。
【図面の簡単な説明】  図１Ａ，図１Ｂは、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図２Ａ，図２Ｂは、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す図であって、図１Ａ，図１Ｂ１に示す工程の次工程を示す断面図である。
図３Ａ，図３Ｂは、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す図であって、図２Ａ，図２Ｂに示す工程の次工程を示す断面図である。
図４Ａ，図４Ｂは、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す図であって、図３Ａ，図３Ｂに示す工程の次工程を示す断面図である。
図５Ａ，図５Ｂは、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す図であって、図４Ａ，図４Ｂに示す工程の次工程を示す断面図である。
図６Ａ，図６Ｂは、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す図であって、図５Ａ，図５Ｂに示す工程の次工程を示す断面図である。
図７は、本発明の第１の実施形態におけるプラズマ絶縁膜７の状態を示す断面図である。
図８Ａ，図８Ｂは、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図９Ａ，図９Ｂは、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す図であって、図８Ａ，図８Ｂに示す工程の次工程を示す断面図である。
図１０Ａ，図１０Ｂは、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す図であって、図９Ａ，図９Ｂに示す工程の次工程を示す断面図である。
図１１は、本発明の第２の実施形態におけるプラズマ絶縁膜の状態を示す断面図である。
図１２は、本発明の実施形態で用いることができるラジアルラインスロットアンテナを備えたプラズマ処理装置の概略構成を示す模式図である。
図１３は、従来のフローティングゲート型のメモリの製造方法を示す断面図である。
図１４は、従来のＳＯＮＯＳ型のメモリの製造方法を示す断面図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態に係る半導体記憶装置及びその製造方法について添付の図面を参照して具体的に説明する。なお、便宜上、半導体記憶装置の構造については、その形成方法と共に説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。第１の実施形態は、本発明を、スタックトゲート構造の半導体記憶装置に適用したものである。図１Ａ，図１Ｂ乃至図６Ａ，図６Ｂは、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
第１の実施形態に係る半導体記憶装置においては、複数本のワード線及びビット線が互いに直交するようにして、格子状に形成されている。そして、各格子点の近傍に１個ずつメモリセルが形成されている。図１Ｂ乃至図６Ａは、ビット線に直交する断面に相当し、図１Ｂ乃至図６Ｂは、ワード線に直交する断面に相当する。従って、図１Ａと図１Ｂとでは、互いに直交する断面を示している。他の図２Ａ，図２Ｂ乃至図６Ａ，図６Ｂについても同様である。
そして、本実施形態においては、上述のようなレイアウト構成の半導体記憶装置を製造するに当たり、先ず、図１Ａ，図１Ｂに示すように、シリコン基板等の半導体基板１の表面に、例えばＬＯＣＯＳ法により、素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２の下方におけるパンチスルーを防止するために、ボロン等の不純物を全面にイオン注入することにより、拡散層１ａを形成する。更に、メモリセルの閾値電圧を調整するために、ボロン等の不純物を素子分離絶縁膜２により区画された素子領域内にイオン注入することにより、拡散層１ｂを形成する。
これらのワード線やビット線、ＬＯＣＯＳを形成するにあたり、その最小線幅が狭ければ狭いほど本発明の効果が発揮される。具体的には、０．５μｍ以下であれば効果があり、０．２５μｍ以下であれば特に顕著である。なぜなら、線幅が狭いとバーズビークの幅が無視できなくなるからである。これは、第２の実施形態においても同様である。
次いで、素子分離絶縁膜２により区画された素子領域内に、例えばシリコン酸化膜からなるトンネル絶縁膜３を形成する。その後、メモリセル毎にフローティングゲート４を形成し、更に、ＯＮＯ膜（ゲート間絶縁膜）５及びコントロールゲート（ワード線）６を形成する。フローティングゲート４の形成に際しては、例えばポリシリコン膜を形成した後に、このポリシリコン膜にボロン等の不純物を、例えばイオン注入により導入する。ＯＮＯ膜５は、順次積層されたシリコン窒化膜、シリコン酸化膜及びシリコン窒化膜から構成されている。トンネル絶縁膜３、フローティングゲート４、ＯＮＯ膜５及びコントロールゲート６の積層体から、スタックトゲートが構成されている。
このとき、フローティングゲート中の不純物濃度は、濃ければ濃いほど本発明の効果は発揮される。具体的には、１×１０１８／ｃｍ３以上であれば有効であり、１×１０１９／ｃｍ３程度であれば特に顕著である。なぜなら、高温熱処理では不純物の偏析が発生し、フローティングゲート周囲の絶縁膜に品質の低下が起こるのに対し、本発明の特徴である低温酸化・窒化・酸窒化による側壁膜形成においてはそれが起こらないからである。この偏析は不純物がリンの場合に特に顕著である。
更に、ＯＮＯ膜５の形成においては厚さが薄ければ薄いほど本発明の効果が発揮される。具体的には、トータルで物理膜厚が４０ｎｍ以下であれば有効であり、２０ｎｍ以下であると特に顕著である。なぜなら、ＯＮＯ膜が薄いと、バーズビークの厚みがＯＮＯ膜自身の厚みに比べて無視できなくなるからである。さらに具体的には、ＯＮＯ膜のボトム酸化膜は１０ｎｍ以下、特に７ｎｍ以下で顕著であり、窒化膜は２０ｎｍ以下、特に１０ｎｍ以下で顕著であり、トップ酸化膜は１０ｎｍ以下、特に７ｎｍ以下で顕著である。これは、第２の実施形態においても同様である。
次いで、図２Ａ，図２Ｂに示すように、コントロールゲート６の上面及び側面並びにＯＮＯ膜５、フローティングゲート４及びトンネル絶縁膜３の側面に、即ち、スタックトゲートの表面にプラズマ絶縁膜（被覆絶縁膜）７を形成する。このとき、半導体基板１の表面にもプラズマ絶縁膜７が形成される。プラズマ絶縁膜７としては、プラズマ酸化膜、プラズマ窒化膜又はプラズマ酸窒化膜を形成することができる。このプラズマ絶縁膜７の形成は、６５０℃以下の温度範囲で行うことが好ましく、例えば４５０℃程度で行ってもよい。また、プラズマ絶縁膜７の厚さは、９ｎｍ以下であることが好ましく、例えば８ｎｍ程度である。
続いて、スタックトゲートをマスクとしてイオン注入を行い、更に熱処理を行うことにより、図３Ａ，図３Ｂに示すように、自己整合的に低濃度拡散層９を形成する。
このとき、熱処理により低濃度拡散層をゲートの下に拡散させるが、ゲートのエッジからの到達距離は最低でもバーズビークを超えるだけを確保しなければならない。本発明では、バーズビークを抑えることにより、低濃度拡散層のゲート下への回り込みを減らすことができる。素子の微細化はこの拡散層からのパンチスルー電流により制限されているため、本発明は素子の微細化に大きく寄与する。
次に、図４Ａ，図４Ｂに示すように、スタックトゲートの側面に、サイドウォール絶縁膜１０を形成する。サイドウォール絶縁膜１０は、例えばＨＴＯ膜（高温酸化膜）を形成した後に、これに等方性エッチングを施すことにより、形成する。この等方性エッチングにより、半導体基板１の表面に形成されたプラズマ絶縁膜７のうち、最終的にサイドウォール絶縁膜１０に覆われない部分が除去され、半導体基板１の表面の一部が露出する。
その後、図５Ａ，図５Ｂに示すように、スタックトゲート及びサイドウォール絶縁膜１０をマスクとして、低濃度拡散層９を形成するときよりも高濃度でイオン注入を行い、更に熱処理を行うことにより、高濃度拡散層１１を形成する。
次いで、図６Ａ，図６Ｂに示すように、全面に層間絶縁膜１２を形成する。層間絶縁膜１２は、例えばＣＶＤ法によりシリコン酸化膜を堆積させることにより、形成する。
続いて、コンタクトホール及び配線の形成等を行って、半導体記憶装置を完成させる。
このような第１の実施形態においては、図２Ａ，図２Ｂに示すように、スタックトゲートを覆う絶縁膜をプラズマ絶縁膜７としている。プラズマ絶縁膜は、熱酸化膜とは異なり、下地膜の面方位の影響を受けない。従って、図７に示すように、プラズマ絶縁膜７の厚さは、全体にわたって実質的に均一となるため、最大膜厚を熱酸化膜ほど厚くしなくても、サイドウォール絶縁膜１０又は層間絶縁膜１２を形成する際の水素の侵入を防止すると共に、電子の抜けを防止することもできる。そして、この絶縁膜の膜厚を薄くすることにより、バーズビークを小さくすることができ、データの消去及び書き込み時の効率を向上させることができる。
フローティングゲート型の半導体記憶装置においては、データの書き込み及び消去に当たって、フローティングゲートと半導体基板との間で電荷の授受が行われ、フローティングゲートに電荷が捕獲されているか否かに応じて情報が読み出される。従って、上述のように、バーズビークを小さくすることにより、電荷の授受が行われやすくなるため、消去等の効率が向上するのである。
また、プラズマ絶縁膜７の形成に当たっては、複数枚のウェハに対して一つの加熱炉内で処理を行うことはない。従って、炉内温度の不均一性の影響を受けない。更に、プラズマ絶縁膜７は、熱酸化膜と比較すると極めて低い温度で成膜することができる。従って、フローティングゲート４中の不純物、例えばリンの偏析が極めて生じにくい。このため、複数のウェハ間で安定した特性をもった半導体記憶装置を得ることができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態は、本発明を、所謂ＳＯＮＯＳ構造の半導体記憶装置に適用したものである。図８Ａ，図８Ｂ乃至図１０Ａ，図１０Ｂは、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。ＳＯＮＯＳ構造とは、埋め込みビットライン兼用のソース／ドレインを有し、ワードライン（ゲート電極）に平行なチャネルを持つ窒化膜電荷蓄積メモリの構造であって、埋め込みビットライン構造を有している。
第２の実施形態においても、複数本のワード線及びビット線が互いに直交するようにして、格子状に形成されている。そして、各格子点の近傍に１個ずつメモリセルが形成されている。第１の実施形態と同様に、図８Ａ乃至図１０Ａは、ビット線に直交する断面に相当し、図８Ｂ乃至図１０Ｂは、ワード線に直交する断面に相当する。従って、図８Ａと図８Ｂとでは、互いに直交する断面を示している。他の図９Ａ，図９Ｂ及び図１０Ａ，図１０Ｂについても同様である。
そして、本実施形態においては、上述のようなレイアウト構成の半導体記憶装置を製造するに当たり、先ず、図８Ａ，図８Ｂに示すように、シリコン基板等の半導体基板２１の表面に、レジスト膜をマスクとしてイオン注入を行うことにより、ビットライン拡散層（ビット線）２２を形成する。
次に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜及びポリシリコン膜を順次積層し、これらをパターニングすることにより、順次積層されたトンネル絶縁膜２３、シリコン窒化膜２４、トップ膜２５及びコントロールゲート（ワード線（ゲート電極））２６からなる積層体を形成する。コントロールゲート２６の形成に際しては、例えばポリシリコン膜を形成した後に、このポリシリコン膜にボロン等の不純物を、例えばイオン注入により導入する。トンネル絶縁膜２３はシリコン酸化膜からなり、トップ膜２５はシリコン酸化膜からなる。トンネル絶縁膜２３、シリコン窒化膜２４及びトップ膜２５から、ストレージ絶縁膜２９が構成されている。また、コントロールゲート２６はポリシリコン膜からなる。
その後、図９Ａ，図９Ｂに示すように、コントロールゲート２６の上面及び側面、並びにトンネル絶縁膜２３、ストレージ膜２４及びトップ膜２５の側面にプラズマ絶縁膜（被覆絶縁膜）２７を形成する。このとき、半導体基板２１の表面にもプラズマ絶縁膜２７が形成される。プラズマ絶縁膜２７としては、第１の実施形態におけるプラズマ絶縁膜７と同様に、プラズマ酸化膜、プラズマ窒化膜又はプラズマ酸窒化膜を形成することができる。このプラズマ絶縁膜２７の形成は、６５０℃以下の温度範囲で行うことが好ましく、例えば４５０℃程度で行ってもよい。また、プラズマ絶縁膜２７の厚さは、９ｎｍ以下であることが好ましく、例えば８ｎｍ程度である。
このときの熱処理により、埋め込みビットライン中の不純物がチャネル中央へ向かって拡散してしまうが、本発明では、低温処理により、埋め込みビットライン中の不純物の拡散を減らすことができる。素子の微細化はこの拡散層からのパンチスルー電流により制限されているため、本発明は素子の微細化に大きく寄与する。
続いて、図１０Ａ，図１０Ｂに示すように、全面に層間絶縁膜２８を形成する。層間絶縁膜２８は、例えばＣＶＤ法によりシリコン酸化膜を堆積させることにより、形成する。
そして、コンタクトホール及び配線の形成等を行って、半導体記憶装置を完成させる。
このような第２の実施形態においても、図９Ａ，図９Ｂに示すように、ストレージ膜２４の側面を覆う絶縁膜をプラズマ絶縁膜２７としている。従って、図１１に示すように、プラズマ絶縁膜２７の厚さは、全体にわたって実質的に均一となるため、第１の実施形態と同様に、その最大膜厚を熱酸化膜ほど厚くしなくても、層間絶縁膜２８を形成する際の水素の侵入及び電子の抜けを防止することができる。この結果、バーズビークを小さく抑えてデータの消去及び書き込み時の効率を向上させることができる。
ＳＯＮＯＳ型の半導体記憶装置においては、データの書き込み及び消去に当たって、シリコン窒化膜からなるストレージ膜と半導体基板との間で電荷の授受が行われ、ストレージ膜とその下のトンネル絶縁膜との界面及びその近傍に電荷が捕獲されているか否かに応じて情報が読み出される。従って、上述のように、バーズビークを小さくすることにより、電荷の授受が行われやすくなるため、消去等の効率が向上するのである。
また、第１の実施形態と同様に、成膜温度の不均一性及びリンの偏析を原因とする特性の不安定化を回避することができる。
第２の実施形態においては、コントロールゲート２６の側方にサイドウォール絶縁膜を形成していないが、サイドウォール絶縁膜を形成してもよい。このようなサイドウォール絶縁膜は、例えば周辺回路を構成するトランジスタのサイドウォール絶縁膜と同時に形成してもよい。
なお、プラズマ酸化膜の形成に際しては、例えば、Ｏ２、Ｎ２又はＮＨ３を含有するガスのプラズマ雰囲気中で、ラジカルＯ＊、ラジカルＮ＊又はラジカルＮＨ＊を発生させる。このとき、プラズマ絶縁膜の成長時に使用する原料ガス中には、例えばＫｒ又はＡｒ等の希ガスを含有させてもよく、Ｈ２を含有させてもよい。
また、プラズマ酸窒化膜及びプラズマ窒化膜の形成方法及びその形成に使用するプラズマ処理装置は特に限定されるものではないが、以下のような装置を使用して、プラズマ酸窒化膜又はプラズマ窒化膜を形成してもよい。
具体的には、図１２に示すようなラジアルラインスロットアンテナを備えたプラズマ処理装置を用いてプラズマ酸窒化膜又はプラズマ窒化膜を形成する。このプラズマ処理装置１００は、クラスターツール１０１に連通されたゲートバルブ１０２と、被処理体Ｗ（本実施形態では半導体基板１）を載置し、プラズマ処理時に被処理体Ｗを冷却する冷却ジャケット１０３を備えたサセプタ１０４を収納可能な処理室１０５と、処理室１０５に接続されている高真空ポンプ１０６と、マイクロ波源１１０と、アンテナ部材１２０と、このアンテナ部材１２０と共にイオンプレーティングを構成するバイアス用高周波電源１０７及びマッチングボックス１０８と、ガス供給リング１３１，１４１を有するガス供給系１３０，１４０と、被処理体Ｗの温度制御を行う温度制御部１５０とを含み構成されている。
マイクロ波源１１０は、例えば、マグネトロンからなり、通常２．４５ＧＨｚのマイクロ波（例えば、５ｋＷ）を発生することができる。マイクロ波は、その後、モード変換器１１２により伝送形態がＴＭ、ＴＥ又はＴＥＭモードなどに変換される。
アンテナ部材１２０は、温調板１２２と、収納部材１２３と、（誘電板２３０と）を有している。温調板１２２は、温度制御装置１２１に接続され、収納部材１２３は、遅波材１２４と遅波材１２４に接触するスロット電極（不図示）とを収納している。このスロット電極は、ラジアルラインスロットアンテナ（ＲＬＳＡ）又は超高能率平面アンテナと称される。但し、本実施形態ではその他の形式のアンテナ、例えば一層構造導波管平面アンテナ、誘電体基板平行平板スロットアレーなどを適用しても良い。
このようなラジアルラインスロットアンテナを備えたプラズマ処理装置を用いて成膜を行う場合、プラズマのイオン照射エネルギを７ｅＶ以下とすることが好ましく、プラズマのポテンシャルエネルギを１０ｅＶ以下とすることが好ましい。
そして、プラズマ絶縁膜の形成は、上述のプラズマ処理装置を用いて、プラズマ酸化法、プラズマ窒化法、又は少なくともこれらのいずれかを含む一連の工程により行うことができる。
また、上述の実施形態は、フローティングゲート型又はＳＯＮＯＳ型に本発明を適用したものであるが、本発明が適用可能な形態はこれらに限定されるものではない。例えば、ＭＮＯＳ型の半導体記憶装置にも適用することができる。本発明をＭＮＯＳ型の半導体記憶装置に適用する場合、半導体基板上に、シリコン酸化膜及びシリコン窒化膜を順次積層してストレージ絶縁膜を形成した後、その上にゲート電極を形成する。続いて、ストレージ絶縁膜及びゲート電極の表面にプラズマ絶縁膜を形成する。
【産業上の利用可能性】  本発明によれば、フローティングゲート又はゲート電極を覆う被覆絶縁膜をプラズマ処理により形成しているので、高温の熱処理を不要とし、バーズビークを抑制すると共に、書き込み及び消去の効率が高く、安定した特性を得ることができる。
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【図７】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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