(57)【要約】本発明は、効果的にシステムＬＳＩの少量多品種生産を実現するための、プロセス開発期間の短縮を目的とする。本発明は、半導体ウエハ主面の複数ブロックにゲート電極パターンをドライエッチングにより形成するための半導体製造装置システムであって、ゲート電極パターン形成時におけるブロック内の被エッチング面積比に対するレシピが格納されたデータベースと、半導体ウエハに表示された被エッチング面積比の認識情報を読み取る手段と、ドライエッチング装置とを有し、前記認識情報に対するデータベースに格納されたレシピを検索し、該レシピにより前記ドライエッチング装置を制御することを特徴とする。
2004038780.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハ主面の複数ブロックにゲート電極パターンをドライエッチングにより形成するための、半導体製造装置システムであって、ゲート電極パターン形成時におけるブロック内の被エッチング面積比に対するレシピが格納されたデータベースと、半導体ウエハに表示された被エッチング面積比の認識情報を読み取る手段と、ドライエッチング装置とを有し、前記認識情報に対するデータベースに格納されたレシピを検索し、該レシピにより前記ドライエッチング装置を制御することを特徴とする半導体製造装置システム。
【請求項２】
請求の範囲第１項に記載の半導体製造装置システムにおいて、前記認識情報を読み取る手段は、位置検出機能を有する電子線顕微鏡を自動的に操作し、パターン形状を観察、及び画像解析することを特徴とする半導体製造装置システム。
【請求項３】
請求の範囲第２項に記載の半導体製造装置システムにおいて、前記位置検出機能を有する電子線顕微鏡によるパターン形状の観察は、前記ドライエッチング装置に搬入する途中で行われることを特徴とする半導体製造装置システム。
【請求項４】
請求の範囲第２項に記載の半導体製造装置システムにおいて、前記ドライエッチング装置により互いに異なる品種のシステムＬＳＩを構成する複数の半導体ウエハが処理されることを特徴とする半導体製造装置システム。
【請求項５】
半導体ウエハ表面のゲート電極マスクパターン領域とマスクされない領域との面積比に対するエッチング条件を、インターネット上のデータベースから自動的に検索し、ドライエッチング装置の制御手段に入力することを特徴とする半導体製造装置システム。
【請求項６】
請求の範囲第５項に記載の半導体製造装置システムにおいて、前記エッチング条件は、複数のシステムＬＳＩ設計会社からのマスク設計情報により設定されることを特徴とする半導体製造装置システム。
【請求項７】
ウエハ情報を蓄積するデータベースサーバ、複数のドライエッチング装置および前記データベースサーバに接続された前記複数のドライエッチング装置のそれぞれに対する制御端末で構成され、前記ドライエッチング装置のそれぞれでウエハに対するドライエッチングプロセスを実行するにあたり、前記ウエハの認識番号を前記データベースサーバに問い合わせ、前記ウエハに対応するエッチング条件を前記制御端末のそれぞれに自動的に入力することを特徴とする半導体製造装置システム。
【請求項８】
それぞれ制御端末を備えた複数のエッチング装置と、前記エッチング装置それぞれの処理室内壁に配置された、反応生成物による処理室内壁の汚れを検知するセンサと、半導体ウエハ表面のゲート電極マスクパターン領域とマスクされない領域との面積比に対するエッチング条件を決めるレシピが格納されたデータベースサーバとを有し、ネットワークを介して前記データベースサーバから自動的に検索し、前記ドライエッチング装置の制御端末に入力するステップと、前記センサによる汚れの度合を計測し、前記制御端末へフィードバックするステップを有することを特徴とする半導体製造装置システム。
【請求項９】
半導体ウエハ主面の複数ブロック内に半導体もしくは金属またはそれらの組合せから成る導体層を形成し、所望パターンマスクを用いてドライエチングにより前記導体層をゲート電極パターン形成する工程を含む半導体装置の製造方法であって、
前記それぞれのブロック内における前記導体層の被エッチング面積比をほぼ等しくするためのダミーパターンを、選択されたブロック内に形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求の範囲第９項記載の半導体装置の製造方法において、前記半導体は多結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１１】
請求の範囲第９項記載の半導体装置の製造方法において、前記ダミーパターンを、前記選択されたブロック内のフィールド酸化膜上に形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求の範囲第９項記載の半導体装置の製造方法において、前記フィールド酸化膜は浅溝分離より成ることを特徴とする半導体装置の製造方法。
【請求項１３】
請求の範囲第９項記載の半導体装置の製造方法において、前記それぞれのブロックにおける被エッチング面積比は±５％以内の差としたことを特徴とする半導体装置の製造方法。
【請求項１４】
請求の範囲第９項記載の半導体装置の製造方法において、前記半導体ウエハ主面に前記被エッチング面積比を示す認識情報を書き込むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求の範囲第９項記載の半導体装置の製造方法において、被エッチング面積比が最も小さいブロックを基準に、他のブロックにダミーパターンを形成することを特徴とする半導体装置の製造方法。
【請求項１６】
半導体ウエハ主面の複数ブロックにゲート電極パターンをドライエッチングにより形成するた半導体装置の製造方法であって、ゲート電極パターン形成時におけるブロック内の被エッチング面積比に対するレシピが格納されたデータベースと、半導体ウエハに表示された被エッチング面積比の認識情報を読み取る手段と、ドライエッチング装置とを有し、前記認識情報に対するデータベースに格納されたレシピを検索し、該レシピにより前記ドライエッチング装置を制御し、前記半導体ウエハ主面の複数ブロックにゲート電極パターンをドライエッチングすることを特徴とする半導体装置の製造方法。
【請求項１７】
請求の範囲第１６項に記載の半導体装置の製造方法において、前記認識情報を読み取る手段は、位置検出機能を有する電子線顕微鏡を自動的に操作し、パターン形状を観察、及び画像解析することを特徴とする半導体装置の製造方法。
【請求項１８】
請求の範囲第１７項に記載の半導体装置の製造方法において、前記位置検出機能を有する電子線顕微鏡によるパターン形状の観察は、前記ドライエッチング装置に搬入する途中で行うことを特徴とする半導体装置の製造方法。
【請求項１９】
請求の範囲第１６項に記載の半導体装置の製造方法において、前記ドライエッチング装置により互いに異なる品種のシステムＬＳＩを構成する複数の半導体ウエハを処理することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、半導体製造技術、特に情報、通信及び家電製品等に搭載されるシステムＬＳＩの生産に適した半導体製造装置システムに関する。
【背景技術】  近年の情報、通信及び家電製品等に搭載されるシステムＬＳＩは、要求仕様が多様化し、少量多品種生産が必須である。
このシステムＬＳＩは、メモリ、インターフェース、及び処理ロジック等の複数のブロックから構成されている。少量多品種化に伴い、これらのブロックは、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）と呼ばれる汎用性のあるシステムの設計データや仕様を再利用して製造される。これによって、開発技術等の立ち上げを排除し、少量多品種生産を目的とした開発効率の向上を実現してきた。
前述のように、システムＬＳＩに搭載する各ブロックの設計では、ＩＰ情報の活用により開発期間の短縮が図られている。
一方、各ブロックを構成する素子構造の微細化が進行するに従って、高度なプロセス技術が必要となりつつある。これにより、各ブロックのプロセス開発期間は、増加する傾向にある。
以下に、上記のプロセス開発期間の増加に関して、詳細に説明する。
システムＬＳＩの機能を実現するために、各ブロックの特性は、ＣＭＯＳ等の電子素子による回路構成により決定される。これらの回路構成を実現するために、各電子素子の構造は、イオン注入、エッチングプロセス、及び化学気相成長装置等の半導体プロセス装置を用いることによって配置される。
図１２は、代表的な電子素子であるＣＭＯＳ素子構造の断面図である。このＣＭＯＳ素子構造は、ワイヤボンディング１、第２層配線（金属）２、第１層配線（金属）３、ソース領域４、フィールド酸化膜５、ｎ型ＭＯＳ素子６、ドレイン領域７、ｐ型シリコン基板８、ｎ型ウエル領域９、ｐ型ＭＯＳ素子１０、層間絶縁膜１１、１２、多結晶シリコンゲート電極１３、そして保護膜１４から成る。多結晶シリコンゲート電極１３は、例えばドライエッチングプロセスと称された微細加工技術によって形成される。この多結晶シリコンゲート電極の形成方法を以下に詳しく述べる。
図１３および図１４は多結晶シリコンゲート電極の形成方法を説明するための概略図である。
まず、図１３に示すように、ｐ型シリコン基板１８上に、ＳｉＯ２膜１７及び多結晶シリコン膜１３Ａを順次堆積し、多結晶シリコンゲート電極用マスク１６をパターンニングする。
続いて、図１４に示すように、マスクされた領域以外の被エッチング領域はドライエッチング装置を用いたエッチングプロセスにより多結晶シリコンゲート電極パターン１３Ｂが形成される。
この時のドライエッチングプロセスの問題点は、被エッチング面積比（被エッチング面積比／全ウエハ表面積×１００（％））が異なることによって、形成される多結晶シリコンゲート電極形状１３Ｂが変化することである。これは、被エッチング面積比の相違によって、エッチング過程で発生した反応生成物の量が、異なることに起因する。この反応生成物は、多結晶シリコンゲート電極１３Ｂの側壁に付着する。これにより、図１４に示したように、多結晶シリコンゲート幅２０は、被エッチング面積毎に変化する。
図１５は、本現象をシミュレーションにより計算した結果である。横軸は、ウエハバイアスに相当し、エッチングプロセスでの制御パラメータである。ウエハバイアス（Ｖｐｐ）が２６０Ｖの場合、被エッチング面積が８０％から９５％に増加することによって、多結晶シリコンゲート電極幅２０は、１０ｎｍ程度増加した。
このシミュレーション結果から、被エッチング面積比を増加させた場合、同一の多結晶シリコンゲート電極幅２０を得るためには、ウエハバイアスを２００Ｖに低減し、エッチング条件を変更する必要がある。実際のシステムＬＳＩの製造では、上記の多結晶シリコンゲート電極幅２０の変動のみならず、ウエハ面内均一性等の歩留りを考慮し、プロセス条件を決める必要がある。
したがって、さらに他のエッチングパラメータを制御し、ブロック毎に最適なエッチング条件を決定し直していく必要がある。
上記プロセス条件を決めることは、多結晶シリコンゲート電極１３（１３Ｂ）の微細化に伴って複雑になり、プロセス開発に要する期間は、さらに増加する傾向にある。
なお、ダミーパターンを設けたマスクの設計方法は、考えられており、例えば、ローディング効果を防止するための方法（特開平３−２５３０３０号）がある。この場合のローディング効果などの抑制は、隣接するマスクパターンへの影響であり、本発明におけるウエハ全面でのエッチング形状の変化には対応していない。
【発明の開示】
本発明は効果的にシステムＬＳＩの少量多品種生産を実現するための、プロセス開発期間の短縮を目的とする。
本発明は、半導体ウエハ主面の複数ブロックにゲート電極パターンをドライエッチングにより形成するための半導体製造装置システムであって、ゲート電極パターン形成時におけるブロック内の被エッチング面積比に対するレシピが格納されたデータベースと、半導体ウエハに表示された被エッチング面積比の認識情報を読み取る手段と、ドライエッチング装置とを有し、前記認識情報に対するデータベースに格納されたレシピを検索し、該レシピにより前記ドライエッチング装置を制御することを特徴とする。
また、本発明は半導体ウエハ内の複数のブロックにおける被エッチング面積比が任意の１つとほぼ等しくなるように、他のブロック内にダミーパターンを設けることを特徴とする。
図１は、本発明を説明するためのシステムＬＳＩの概略図である。このシステムＬＳＩ（チップ：ＣＨＩＰ）は、メモリ、インターフェース、及び処理ロジック等のＩＰを含むブロックＢＬ１、ＢＬ２ＢＬ３，ＢＬ４により構成されている。
本発明を実現するために、ドライエッチング工程を施す際、各ブロックにおけるマスクパターン毎の被エッチング面積比を一定にする。この被エッチング面積比を一定化するために、図１に示すように、これまでのゲート電極パターン（細い斜線）３１と合わせ、マスク設計規則を満たしつつ、ダミーパターン（太い斜線）３２を配置する。これによって、被エッチング面積比は、ゲート電極用マスクパターン３１の領域及びダミーパターン３２領域と、これらの領域をマスクとしてエッチングされる領域の比によって決定されることになる。この被エッチング面積比の一定化によって、各ブロックＢＬ１、ＢＬ２ＢＬ３、ＢＬ４毎のエッチング時に発生する反応生成物量の変化は低減できる。
結果として、ブロックＢＬ１、ＢＬ２ＢＬ３、ＢＬ４毎の、どのマスクパターン３１、３２においても、同一のエッチング条件でエッチングプロセスが可能となる。これにより、他のブロックにおけるプロセス開発期間が短縮され、前述の課題を解決することができる。
【図面の簡単な説明】  図１は本発明の実施の形態を説明するためマスクパターンの概略図である。
図２は本発明の実施の形態を説明するためのシステムＬＳＩの具体的な構成図である。
図３は本発明の実施の形態を説明するためマスクパターンの模式図である。
図４は本発明の実施の形態を説明するためＣＭＯＳ素子の断面図である。
図５は本発明の実施の形態を説明するためのマスクパターンの模式図である。
図６は本発明の実施の形態を説明するためのウエハの平面図である。
図７は本発明の実施の形態を説明するためのウエハの平面図である。
図８は本発明の実施の形態を説明するための被エッチング面積比の認識番号を表示したパターンの模式図である。
図９は本発明の一実施の形態を説明するためのドライエッチング装置システムの構成図である。
図１０は本発明の他の実施の形態を説明するためのドライエッチング装置システムの構成図である。
図１１は本発明の他の実施の形態を説明するためのドライエッチング装置システムの構成図である。
図１２は従来の問題点を説明するためのＣＭＯＳ素子の断面図である。
図１３は多結晶シリコンゲート電極形成工程を説明するための断面図である。
図１４は、図１３に続く多結晶シリコンゲート電極形成工程を説明するための断面図である。
図１５は従来の問題点に関する現象を説明するためのシミュレーション解析結果を示す曲線図である。
【発明を実施するための最良の形態】  本発明をより詳細に説述するために、添付の図面にしたがってこれを説明する。
なお、以下に説明する各実施例で、ゲート電極パターンとはＭＯＳ素子間を電気的接続するためにフィールド酸化膜上に配置された配線部分を含むものとする。
【実施例１】  図２は、本発明の実施例を説明するためのシステムＬＳＩチップの模式図である。このシステムＬＳＩチップ（ＣＨＩＰ）は、メモリ（ＳＲＡＭ、ＦＬＡＳＨ）及びＣＰＵ、周辺ロジックなどの電子回路からなるブロック２３、２４、２６、２７、２８、２９、３０によって構成される。ＬＳＩチップ（ＣＨＩＰ）の各辺に沿って複数のボンデングパッドＢＰが配列されている。また、ＬＳＩチップ（ＣＨＩＰ）の外周には複数の外部引出し用リード２５が配置されている。そして、これらのボンデングパッドＢＰと外部引出し用リード２５とがワイヤにより接続されている。
多結晶シリコンゲート電極をパターン形成するにあたり、各ブロック２３、２４、２６、２７、２８、２９、３０内における被エッチング面積比は以下のとおりである。
ブロック２３：８０％
ブロック２４：８４％
ブロック２６：９７％
ブロック２７：８７％
ブロック２８：９０％
ブロック２９：８４％
ブロック３０：９７％
これらのブロック２３、２４、２６、２７、２８、２９、３０のうち最も被エッチング面積の小さいブロックは、ブロック２３である。被エッチング面積が小さいブロックということは、多結晶ポリシリコンゲート電極パターンが密集しており、実質、他のブロックに比べて素子数が多く配置されていることを意味する。
本実施例によれば、このブロック２３の被エッチング面積比と等しくなるように、被エッチング面積比の大きな他のブロック２４、２６、２７、２８、２９、３０内には、本来の回路機能をはたすためのゲート電極パターン形成用マスクとともに、回路機能をはたさないダミーパターン形成用マスクが形成される。そして、これらマスクを用いたドライエッチングによりゲート電極パターンおよびダミーパターンが、ブロック２３を除く、他のブロック内に形成される。ゲート電極パターンおよびダミーパターンは、半導体ウエハ主面の複数ブロック内に半導体（多結晶シリコン）もしくは金属（タングステン等の高融点金属）またはそれらの組合せから成る導体層を形成し、この導体層をプラズマ雰囲気中でのドライエッチングにより形成される。
例えば、ブロック２９の場合、被エッチング面積比は８４％である。ダミーパターン形成用マスクによりダミーパターン３４Ａ、３４Ｂ、３４Ｃを形成することで、ブロック２３の被エッチング面積比（８０％）と等しくされる。本実施例は、被エッチング面積比が同じになるように、ダミーマスクパターン３４を形成し、ドライエッチングの条件を固定した。すなわち、被エッチング面積比が最も小さいブロックを基準に、他のブロックにダミーパターンを形成する。この時のダミーパターン３４は、すべて同一形状（ドット）とし、ドット数を変化させることにより被エッチング面積比を固定する。この時のドットの形状は、製造プロセスの最小線幅の半分を、λとし、２λと１０λを辺とする長方形である。これらゲート電極パターン３３およびダミーパターン３４を有するシステムＬＳＩチップは、従来と同様のマスク設計および半導体製造プロセスによりウエハ内に製造される。
図４は、ダミーマスク３９を用いて形成したＣＭＯＳ素子構造の断面図である。このＣＭＯＳ素子構造は、ワイヤボンディング３６、第２層配線（金属）３７、第１層配線（金属）３８、ソース領域４０、フィールド酸化膜（素子分離領域）４１、ｎ型ＭＯＳ素子４２、ドレイン領域４３、ｐ型シリコン基板４４、ｎ型ウエル領域９、ｐ型ＭＯＳ素子４６、層間絶縁膜４７、４８、多結晶シリコンゲート電極４９、そして保護膜５０から成る。
図４において、フィールド酸化膜（素子分離領域）４１はＬＯＣＯＳ構造が適用されている。このフィールド酸化膜４１上の空きエリアにダミーパターン３９が形成される。このダミーゲート３９は、完成されたＩＣチップ内では回路結線機能をはたすことなく配置される。
なお、図示したフィールド酸化膜４１はＬＯＣＯＳ構造であるが、ゲート電極パターンとダミーパターンとの高さをほぼ等し、加工条件をそろえるためにはＳＴＩ（浅溝分離）構造の適用が望ましい。ＳＴＩ（浅溝分離）構造の場合、一般にＣＭＰ加工が採用され、ゲート酸化膜表面とＳＴＩ表面との高さがほぼ同じ高さになるからである。
本実施例において、全てのブロック内における被エッチング面積比を８０％と全く等しくすることは難しい場合がある。ただし、プロセスマージンの確保から各ブロック内の被エッチング面積比の差を±５％以内に収める必要がある。
本実施例によれば、各ブロック２４、２６、２７、２８、２９、３０加工条件が等しくなるため、ブロック毎のプロセス条件を得るためのプロセス開発が不要となる。このため、プロセス開発期間が短縮される。
【実施例２】  前記実施例１では、ブロック毎の被エッチング面積比を等しくしたものである。ブロックによってはダミーパターンの配置が困難な場合が考えられる。この対応として、フィールド酸化膜上に空きエリアが確保できるブロックのみに、図５に示すように幅広のゲート電極パターン５１と合わせダミーパターン５２を形成する。
すなわち、チップ内トータルの被エッチング面積比が８０％と等しくなるように、ダミーマスクパターン５２の面積を変化させ、ドライエッチングの条件を固定した。この時のドットの形状は、製造プロセスの最小線幅の半分を、λとし、２２λと１２λを辺とする長方形である。これらゲート電極パターン３３およびダミーパターン５２を有するシステムＬＳＩチップは、従来と同様のマスク設計および半導体製造プロセスによりウエハ内に製造される。すなわち、図４に示したように、本実施例によるダミーパターン（５２）は、フィールド酸化膜４１に形成される。
本実施例によれば、各ブロック２４、２６、２７、２８、２９、３０にけるゲート電極パターン形成のための被エッチング面積比は異なるが、ダミーパターン５２を形成することで、チップ内トータルの被エッチング面積比を８０％とした。各ブロック２４、２６、２７、２８、２９、３０内の加工条件が等しくなり、各ブロック毎のプロセス条件を得るためのプロセス開発が不要となる。このため、プロセス開発期間が短縮される。
【実施例３】  図６を参照し、ウエハ内のチップ取得エリア内を所定分割し、分割エリアそれぞれの被エッチング面積比を等しくした実施例を以下に説明する。
図６に示すように、例えば、ウエハ５７はチップ５６が縦方向に８チップ、横方向に８チップよりなるチップ取得エリアを有する。このチップ取得エリア内を縦方向に４分割、横方向に４分割し、その分割エリアにおけるトータル被エッチング面積比が８０％になるようにダミーパターン５２を形成した。
本実施例では、ダミーパターンの無いチップも存在することになる。このため、ダミーパターンのマスク形成は電子線描画方法により行われる。
【実施例４】  図７乃至図９を参照し、本発明の一実施例であるドライエッチング装置システムを以下に説明する。
ユーザ、あるいは構築するシステムＬＳＩ（チップ）毎にそのチップに内蔵されるそれぞれのＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）は異なる。したがって、一つのドライエッチング装置により異なる品種のシステムＬＳＩを構成する複数の半導体ウエハを処理しなければならない。
本実施例によれば、まず、これらＩＰのうち、エッチングプロセス上、寸法仕様の最も厳しいＩＰを抽出する。例えば、全ＩＰのうち、一番小さいＩＰの被エッチング面積比を抽出する。そして、他のＩＰの被エッチング面積比がその一番小さいＩＰのそれと等しくなるように、他のＩＰにダミーパターンが形成されるマスクを形成し、被エッチング面積比を示す認識番号とともにウエハにパターンをホトリゾグラフィ技術により描画する。
図７に認識番号とともにパターン（ゲート電極パターンおよびダミーパターン）が描画されたウエハを示す。ゲート電極パターン３３およびダミーパターン３４（Ａ，Ｂ，Ｃ）の設計方法は、実施例１と同様である。
ｐ型シリコン基板（ウエハ）５７に設けられている位置決め用ノッチ（またはオリエンテーションフラット）５４から１ｍｍ離れた位置に、このｐ型シリコン基板５７の被エッチング面積比の値を、図８に示すマスクパターン５５により描画する。このｐ型シリコン基板５７の被エッチング面積比は、８０％である。この被エッチング面積比の認識番号５８は、縦横幅０．５ｍｍの寸法で描画されている。認識番号５８下には被エッチング面積比８０％であることをバーコード５９で表示してもよい。
図９は、ｐ型シリコン基板５７主面に形成された多結晶シリコン層をパターンエッチングするためのドライエッチング装置システムの構成図である。
図９において、エッチングプロセスを施す前に、半導体ウエハ（ｐ型シリコン基板）６６を前室６７内のウエハステージ６４上に設置する。そして、このウエハステージ６４を左右稼動するための稼動モータ６５を制御することにより、電子線顕微鏡を構成する電子線源６８の直下に、図７に示したような認識番号が明記されているパターン５５を位置合せする。
続いて、電子線源６８の照射により発生した二次電子を二次電子検出器６９により検出し、パターン５５形状の信号をモニタ７０に伝送する。この信号に対して画像解析を施すことにより認識番号を認識する。認識番号を処理することにより、この画像解析結果から、被エッチング面積比の値を信号として、各被エッチング面積比に対するエッチング条件が蓄積されたデータベース６０に送る。データベース６０には、例えば、被エッチング面積比６０％、７０％、８０％、それぞれに対するレシピがデータベース化されている。このレシピは、例えば、ウエハに印加されるＲＦバイアス（ウエハバイアス）のパワー、真空処理室内のガス圧、真空処理室内への導入ガス流量、エッチング時間のパラメータから選択された二つ以上を制御するためのエッチング条件を言う。
データベース６０の検索により、被エッチング面積比８０％のウエハ（ｐ型シリコン基板）５７に適合するエッチング条件を抽出し、ドライエッチング装置６１にエッチングする条件として与える。
ドライエッチング装置６１は、真空処理室６２、ウエハ支持基板６３、ＵＨＦ電源（ＵＨＦ）、アンテナ６１Ａ、エッチングガス導入口６１Ｂ、真空処理室６２の外周に配置されたコイル６１Ｃ、ＲＦ電源（ＲＦ）、そして排気用ターボ分子ポンプ（ＰＵＭＰ）から成る。ＵＨＦ電源（ＵＨＦ）は４５０ＭＨｚの周波数が、ＲＦ電源（ＲＦ）は４００ＫＨｚの周波数がそれぞれ適用される。エッチングガス導入口６１Ｂから真空処理室６２へ処理ガスが導入される。多結晶シリコン層のエッチングの場合、導入ガスとして、塩素ガス、臭化水素ガスおよび酸素ガスが用いられる。
ドライエッチング装置６１を用いたエッチング処理は、ＵＨＦ電源（ＵＨＦ）からの電磁波をアンテナ６１Ａにより放射し、コイル６１Ｃによる磁場との相互作用により、真空処理室６２内にプラズマを生成することにより行われる。
本実施例によれば、プロセス開発の短期化のみならず、エッチングプロセスを自動的に行うことができ、開発効率が向上する。
【実施例５】  図１０を参照して、本発明の他の実施例であるドライエッチング装置システムを以下に説明する。
図１０に示したシステムは、ウエハ情報を蓄積するデータベースサーバ７１、７２、及び各ドライエッチング装置７７、７９、８１、及びその制御端末７３、７４、７５から構成される。
各ドライエッチング装置７７、７９、８１の基本構成は、実施例４で説明したドライエッチング装置６１と同じである。そして、特に、これらドライエッチング装置７７、７９、８１には、ドライエッチングの過程で生じる反応生成物による真空処理室６２の内壁の汚れを検知するセンサ７６、７８、８０が備えつけられている。このセンサ７６、７８、８０は、赤外線レーザと石英により構成され、赤外線の石英に対する透過率を計測することによって、汚れの度合いを計測する。
ドライエッチングを行う際、エッチングの対象となるウエハサンプル番号を、データベースサーバ７１、７２に問い合わせることにより、ウエハに対する被エッチング面積比に対応するエッチング条件を自動的に制御端末に入力する。
さらに、赤外線センサ７６、７８、８０の透過率から内壁の汚れを測定し、この汚れ分のエッチング条件をエッチングシミュレーションにより修正し、エッチング精度を高める。
上述したように、本実施例の構成は、それぞれ制御端末７３、７４、７５を備えた複数のエッチング装置７７、７９、８１、と、前記エッチング装置それぞれの処理室内壁に配置された、反応生成物による処理室内壁の汚れを検知するセンサ７６、７８、８０と、半導体ウエハ表面のゲート電極マスクパターン領域とマスクされない領域との面積比に対するエッチング条件を決めるレシピが格納されたデータベースサーバ７１、７２とを有し、ネットワークを介して前記データベースサーバから自動的に検索し、前記ドライエッチング装置の制御端末に入力するステップと、前記センサによる汚れの度合を計測し、前記制御端末へフィードバックするステップを有することを特徴とするものである。
なお、上記のマスク面積比を決定するためのダミーマスクの設計は、実施例１に記載の通りである。
本実施例によれば、プロセス開発の短期化のみならず、エッチングプロセスを自動的に行うことができ、開発効率が向上する。
【実施例６】  図１０を参照して、本発明の他の実施例であるドライエッチング装置システムを以下に説明する。
図１２に示したシステムは、複数のシステムＬＳＩ設計会社８２、８３、８４と、サーバ８５により構成される。これらのサーバ８５は、データベース８６を搭載しており、データベース８６には、各設計会社８２、８３、８４からのマスク設計情報が蓄積されている。エッチングを行うプロセスラインでは、エッチング装置８８の制御端末８７からサンプル番号を入力することにより、例えば、被エッチング面積等のマスク情報をサーバ８５へ問い合わせる。本マスク情報は、例えば、実施例１で説明したようなダミーマスク情報である。
なお、エッチング装置８８の基本構成は、実施例４で説明したドライエッチング装置６１と同じである。
本実施例によれば、プロセス開発の短期化のみならず、エッチングプロセスを自動的に行うことができ、開発効率が向上する。
【産業上の利用可能性】  本発明により、システムＬＳＩに搭載されるブロックのエッチングプロセス開発日程を短縮が可能となる。これによって、プロセス開発コストの低減化を実現できる。
【図１】
2004038780.tif 000003
【図２】
2004038780.tif 000004
【図３】
2004038780.tif 000005
【図４】
2004038780.tif 000006
【図５】
2004038780.tif 000007
【図６】
2004038780.tif 000008
【図７】
2004038780.tif 000009
【図８】
2004038780.tif 000010
【図９】
2004038780.tif 000011
【図１０】
2004038780.tif 000012
【図１１】
2004038780.tif 000013
【図１２】
2004038780.tif 000014
【図１３】
2004038780.tif 000015
【図１４】
2004038780.tif 000016
【図１５】
2004038780.tif 000017
【国際調査報告】
2004038780.tif 000018
2004038780.tif 000019
2004038780.tif 000020
2004038780.tif 000021
2004038780.tif 000022
2004038780.tif 000023