(57)【要約】本発明は半導体装置に関し、特に半導体基板の厚み方向に主電流が流れる半導体装置において、性能と耐圧だけでなく、半導体基板の機械的な強度も満足でき、また写真製版工程に際して露光装置等の調整の手間が不要な半導体装置を提供することを目的とする。  そして、上記目的を達成するために、第１の主面（ＭＳ１）とは反対側の第２の主面（ＭＳ２）に、側面（９１）および底面（９２）によって規定される凹部（９）を有した半導体基板（１）と、半導体基板（１）の凹部（９）の底面（９２）の表面内に配設された半導体領域（ＩＰ５）と、第２の主面（ＭＳ２）側の周辺領域１Ａの表面内に配設された半導体領域（ＩＰ４）と、凹部（９）の側面（９１）上に配設され、半導体領域（ＩＰ４）と（ＩＰ５）とを電気的に絶縁する絶縁膜（ＩＬ）とを備えている。
2004066394.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１〜８）の第１の主面（ＭＳ１）に設けられた第１の主電極と、
前記半導体基板（１〜８）の第２の主面（ＭＳ２）に設けられた第２の主電極とを備え、前記半導体基板（１〜８）の厚み方向に主電流が流れる半導体装置において、
前記半導体基板（１〜８）は、前記第２の主面（ＭＳ２）に設けられた少なくとも１つの凹部（９，９Ａ〜９Ｄ）を有することで、第１の厚み（Ａ）を有する第１の領域と、前記第１の厚みよりも薄い第２の厚み（Ｂ）を有する第２の領域とを少なくとも備え、
前記第２の領域は、前記少なくとも１つの凹部（９，９Ａ〜９Ｄ）の形成領域に対応し、
前記第２の主電極は前記少なくとも１つの凹部（９，９Ａ〜９Ｄ）内に配設され、
前記第２の厚みは、前記半導体装置の耐圧を維持する厚みに設定されることを特徴とする半導体装置。
【請求項２】
前記第２の主電極（ＭＬ）は、前記半導体基板（１）とオーミック接触あるいはショットキー接触する材料で構成される、請求の範囲１記載の半導体装置。
【請求項３】
前記少なくとも１つの凹部（９）の底面に対応する前記半導体基板（１）の表面内に配設され、前記半導体基板（１）の不純物濃度よりも高い不純物濃度を有する半導体領域（ＩＰ１，ＩＰ２，ＩＰ３）をさらに備える、請求の範囲１記載の半導体装置。
【請求項４】
前記半導体領域（ＩＰ２）の導電型は、前記半導体基板（１）の導電型とは逆の導電型である、請求の範囲３記載の半導体装置。
【請求項５】
前記半導体領域（ＩＰ３）の導電型は、前記半導体基板の導電型と同じ導電型である、請求の範囲３記載の半導体装置。
【請求項６】
前記凹部（９）は、前記半導体装置のほぼ中央部に配設される、請求の範囲１記載の半導体装置。
【請求項７】
前記少なくとも１つの凹部（９）の側面に対応する前記半導体基板（１）の表面に配設された絶縁膜（ＩＬ）をさらに備える、請求の範囲１記載の半導体装置。
【請求項８】
前記半導体基板（１）の前記第１の主面（ＭＳ１）の表面内に設けられ、前記半導体装置の周辺部での電界を緩和するフィールドコンタクトリング（ＦＣＲ）をさらに備え、
前記第２の領域は、前記フィールドコンタクトリング（ＦＣＲ）で囲まれる領域に配設される、請求の範囲１記載の半導体装置。
【請求項９】
前記フィールドコンタクトリング（ＦＣＲ）は、前記第１の領域に対応する前記半導体基板（１）の前記第１の主面（ＭＳ１）の表面内に配設される、請求の範囲８記載の半導体装置。
【請求項１０】
前記少なくとも１つの凹部（９Ｃ）の側面は、前記第２の主面（ＭＳ２）に対して９０°を超える角度で傾斜する、請求の範囲１記載の半導体装置。
【請求項１１】
前記半導体基板（８）は第１の導電型であって、
前記半導体基板（８）の前記第１の主面（ＭＳ１）の表面内に全面に渡って配設された第２導電型の第１の半導体領域（９０２）と、
前記第１の主面（ＭＳ１）の表面から前記第１の半導体領域（９０２）を貫通するように配設されたトレンチ（９０３）と、
前記トレンチ（９０３）の内壁面を覆うゲート絶縁膜（９０４）と、
前記ゲート絶縁膜（９０４）によって囲まれた前記トレンチ（９０３）内に埋め込まれたゲート電極（９０５）と、
前記第１の半導体領域（９０２）の表面内に選択的に配設され、前記ゲート絶縁膜（９０４）に一部が接する第１導電型の第２の半導体領域（９０６）と、
前記少なくとも１つの凹部（９Ｄ）の底面（９８）に対応する前記半導体基板（８）の表面内に設けられた、第２導電型の第３の半導体領域（９１２）と、
前記第２の主面（ＭＳ２）側の前記第１の領域の表面内に設けられた第１導電型の第４の半導体領域（９１３）と、
前記第４の半導体領域（９１３）に接するように設けられた第３の主電極（９１６ｂ）と、をさらに備え、
前記第１の主電極（９０８）は、前記第２の半導体領域（９０６）に接するように配設され、
前記第２の主電極（９１６ａ）は、前記第３の半導体領域（９１２）に電気的に接続される、請求の範囲１記載の半導体装置。
【請求項１２】
前記少なくとも１つの凹部は、導体層（９２０）によって埋め込まれ、前記第３の半導体領域（９１２）は前記導体層（９２０）に接し、前記第２の主電極（９１６ａ）は前記導体層（９２０）の表面上に配設される、請求の範囲１１記載の半導体装置。
【請求項１３】
前記第２の主電極（９１６ａ）および前記第３の主電極（９１６ｂ）は、共通主電極（９１６）として前記第４の半導体領域（９１３）の表面および前記導体層（９２０）の表面の両方に跨るように配設される、請求の範囲１２記載の半導体装置。
【請求項１４】
前記第１の領域において前記第３の半導体領域（９１２）よりも前記第２の主面（ＭＳ２）寄りの位置に設けられた、キャリアのライフタイムが短くなったライフタイム制御領域（９１５）をさらに備える、請求の範囲１１記載の半導体装置。
【請求項１５】
前記第１の領域において前記第３の半導体領域（９１２）よりも前記第１の主面（ＭＳ１）寄りの位置に設けられた、キャリアのライフタイムが短くなったライフタイム制御領域（９１５）をさらに備える、請求の範囲１１記載の半導体装置。
【請求項１６】
前記凹部（９Ｄ）の側面に対応する前記半導体基板（８）の表面に配設された絶縁膜（９１４）をさらに備える、請求の範囲１１記載の半導体装置。
【請求項１７】
前記凹部（９Ｄ）の深さは、前記第３の半導体領域（９１２）の底部と前記トレンチ（９０３）の底部との距離が１００〜２００μｍとなるように設定される、請求の範囲１１記載の半導体装置。
【請求項１８】
前記凹部（９Ｄ）の幅は、０．２〜１００μｍの範囲に設定される、請求の範囲１１記載の半導体装置。
【請求項１９】
前記第１の厚み（Ａ）は、５００〜６５０μｍの範囲に設定され、
前記第２の厚み（Ｂ）は６０μｍ程度に設定される、請求の範囲１記載の半導体装置。
【請求項２０】
半導体基板（８）の第１の主面（ＭＳ１）に設けられた第１の主電極と、
前記半導体基板（８）の第２の主面（ＭＳ２）に設けられた第２の主電極とを備え、前記半導体基板（８）の厚み方向に主電流が流れる半導体装置において、
前記半導体基板（８）は、前記第２の主面（ＭＳ２）に設けられた少なくとも１つの凹部（９Ｄ）を有することで、第１の厚みを有する第１の領域（８Ａ）と、前記第１の厚みよりも薄い第２の厚みを有する第２の領域（８Ｂ）とを少なくとも備え、
前記第２の厚みは、前記半導体装置の耐圧を維持する厚みに設定され
前記第２の領域は、前記少なくとも１つの凹部（９Ｄ）の形成領域に対応し、
前記少なくとも１つの凹部（９Ｄ）内は導体層（９２０）が埋め込まれ、
前記第２の主電極は前記導体層（９２０）の表面上に配設されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は半導体装置に関し、特に半導体基板の厚み方向に主電流が流れる半導体装置に関する。
【背景技術】  半導体基板の厚み方向に主電流が流れる半導体装置においては、一般的に、基板比抵抗によって決まる所定の厚みまでは、半導体基板の厚みが厚いほど耐圧が高くなり、上記所定の厚み以上では、ほぼ一定の耐圧になる。一方、半導体基板の厚みが厚くなるに従ってオン抵抗が高くなり、電力損失が大きくなって性能は低下する。
以上のことから、半導体基板の厚み方向に主電流が流れる半導体装置においては、性能と耐圧のバランスを考慮して最適な基板厚みを決定することになる。
一方で、半導体装置の製造においては、処理工程途中での半導体基板の割れや、欠け、半導体基板の反りなどの問題を防止する観点から、最適な基板厚みが存在する。
例えば、特開平８−２１３２９２号公報（特許文献１と呼称）には、半導体ウエハの重量を軽減する構成が開示されているが、裏面側に複数の凹部を設けることで、機械的強度を低下させず、重量を軽減する構成が開示されている。
特開平４−１９２４７４号公報（特許文献２と呼称）には、半導体チップに設けられた回路パターンの不正な解読を防止するために、半導体チップの裏面に複数の凹部を設けることで、不正な解読に際して半導体チップが破砕されやすくする構成が開示されている。
また、半導体基板上に写真製版により所定のパターンを形成する際に、半導体基板の厚みが極端に薄いと、既存の露光装置等では焦点深度を調整しなければならず、多大な手間を要するので、写真製版工程の観点からも最適な基板厚みが存在する。
従って、半導体基板の厚み方向に主電流が流れる半導体装置においては、性能と耐圧だけでなく、半導体基板の機械的な強度や、写真製版工程も考慮して基板厚みを決定しなければならない。これらの条件を満足させるために、エピタキシャル成長基板を用いることが提案されているが、エピタキシャル成長層の厚みを厚くするには時間がかかり、コスト的に高価なものとなっていた。
【発明の開示】
本発明は、半導体基板の厚み方向に主電流が流れる半導体装置において、性能と耐圧だけでなく、半導体基板の機械的な強度も満足でき、また写真製版工程に際して露光装置等の調整の手間が不要な半導体装置を提供することを目的とする。
本発明に係る半導体装置の第１の態様は、半導体基板の第１の主面に設けられた第１の主電極と、前記半導体基板の第２の主面に設けられた第２の主電極とを備え、前記半導体基板の厚み方向に主電流が流れる半導体装置において、前記半導体基板は、前記第２の主面に設けられた少なくとも１つの凹部を有することで、第１の厚みを有する第１の領域と、前記第１の厚みよりも薄い第２の厚みを有する第２の領域とを少なくとも備え、前記第２の領域は、前記少なくとも１つの凹部の形成領域に対応し、前記第２の主電極は前記凹部内に配設され、前記第２の厚みは、前記半導体装置の耐圧を満たす厚みに設定される。
本発明に係る半導体装置の第１の態様によれば、例えば、第１の厚みを、製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、露光装置等における特別な焦点深度調整を必要としない厚さに設定することで、製造時の不良発生を低減し、製造コストを低減できるとともに、オン抵抗の低減と耐圧の維持のバランスがとれた半導体装置を得ることができる。
本発明に係る半導体装置の第２の態様は、半導体基板の第１の主面に設けられた第１の主電極と、前記半導体基板の第２の主面に設けられた第２の主電極とを備え、前記半導体基板の厚み方向に主電流が流れる半導体装置において、前記半導体基板は、前記第２の主面に設けられた少なくとも１つの凹部を有することで、第１の厚みを有する第１の領域と、前記第１の厚みよりも薄い第２の厚みを有する第２の領域とを少なくとも備え、前記第２の厚みは、前記半導体装置の耐圧を維持する厚みに設定され、前記第２の領域は、前記少なくとも１つの凹部の形成領域に対応し、前記少なくとも１つの凹部内は導体層が埋め込まれ、前記第２の主電極は前記導体層の表面上に配設される。
本発明に係る半導体装置の第２の態様によれば、例えば、第１の厚みを、製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、露光装置等における特別な焦点深度調整を必要としない厚さに設定することで、製造時の不良発生を低減し、製造コストを低減できるとともに、オン抵抗の低減と耐圧の維持のバランスがとれた半導体装置を得ることができる。また、少なくとも１つの凹部内に導体層を埋め込むことで、半導体基板の機械的な強度を高めることができ、半導体装置の製造工程における半導体基板の取り扱いを容易にできる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】  図１は、本発明に係る半導体装置に使用される半導体基板の構成を示す断面図である。
図２は、本発明に係る半導体装置に使用される半導体基板の構成を示す平面図である。
図３は、本発明に係る半導体装置に使用される半導体基板のウエハ状態での構成を示す平面図である。
図４は、本発明に係る半導体装置の実施の形態１の構成を示す断面図である。
図５は、本発明に係る半導体装置の実施の形態２の構成を示す断面図である。
図６は、本発明に係る半導体装置の実施の形態３の構成を示す断面図である。
図７は、本発明に係る半導体装置の実施の形態４の構成を示す断面図である。
図８は、本発明に係る半導体装置の実施の形態５の構成を示す断面図である。
図９は、本発明に係る半導体装置の実施の形態６の構成を示す断面図である。
図１０は、本発明に係る半導体装置に使用される半導体基板の他の構成例を示す断面図である。
図１１は、本発明に係る半導体装置に使用される半導体基板の他の構成例を示す断面図である。
図１２は、本発明に係る半導体装置に使用される半導体基板の他の構成例を示す断面図である。
図１３は、本発明に係る半導体装置に使用される半導体基板の構成を示す平面図である。
図１４は、本発明に係る半導体装置に使用される半導体基板のウエハ状態での構成を示す平面図である。
図１５は、ダイシングラインの配設位置を示す平面図である。
図１６は、ダイシングラインの配設位置を示す断面図である。
図１７は、ダイシングラインを設定した状態の半導体ウエハの構成を示す平面図である。
図１８は、ダイシングラインを設定した状態の半導体ウエハの構成を示す平面図である。
図１９は、フィールドコンタクトリングの配設位置を示す平面図である。
図２０は、フィールドコンタクトリングの配設位置を示す断面図である。
図２１は、複数の凹部を有する半導体基板の構成を示す平面図である。
図２２は、複数の凹部を有する半導体基板のウエハ状態での構成を示す平面図である。
図２３は、複数の凹部を有する半導体基板の構成を示す平面図である。
図２４は、本発明に係る半導体装置に使用される半導体基板の変形例の構成例を示す断面図である。
図２５は、本発明に係る半導体装置に使用される半導体基板の構成を示す断面図である。
図２６は、本発明に係る半導体装置に使用される半導体基板の構成を示す平面図である。
図２７は、本発明に係る半導体装置に使用される半導体基板の構成を示す平面図である。
図２８は、本発明に係る半導体装置の実施の形態７の構成を示す断面図である。
図２９は、本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
図３０は、本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
図３１は、本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
図３２は、本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
図３３は、本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
図３４は、本発明に係る半導体装置の実施の形態７のより具体的な構成を示す断面図である。
図３５は、本発明に係る半導体装置の実施の形態７の構成において、より限定的な使用形態を示す断面図である。
図３６は、本発明に係る半導体装置の実施の形態７の変形例１の構成を示す断面図である。
図３７は、本発明に係る半導体装置の実施の形態７の変形例２の構成を示す断面図である。
【発明を実施するための最良の形態】  本発明に係る実施の形態の説明に先立って、実施の形態に共通する半導体基板の構成について図１〜図３を用いて説明する。
図１は、実施の形態に共通する半導体基板１を示す断面図である。
図１に示す半導体基板１は、第１の主面ＭＳ１とは反対側の第２の主面ＭＳ２に、側面９１および底面９２によって規定される凹部９を有している。半導体基板１は、凹部９を有することで、厚みＡの周辺領域１Ａ（第１の領域）と、厚みＡよりも薄い厚みＢの中央領域１Ｂ（第２の領域）とを有した構成となっている。
すなわち、凹部９の底面９２から第１の主面ＭＳ１にかけての垂直な方向の厚みが厚みＢであり、厚みＡよりも薄くなっている。
ここで、厚みＡは、半導体装置の製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、写真製版工程において、露光装置等における特別な焦点深度調整を必要としない程度の厚みに設定されている。例えば、６インチの半導体ウエハを例に採れば、５００〜６５０μｍに設定されている。
一方、厚みＢは、オン抵抗の低減と耐圧とを考慮して決定され、例えば、６００Ｖの耐圧の半導体装置を想定した場合、６０μｍに設定される。
図２に半導体基板１を、第１の主面ＭＳ１側から見た場合の平面図を示す。図２に示すように、凹部９は半導体基板１のほぼ中央部に設けられ、その平面形状は矩形である。そして凹部９の周囲が厚みＡの周辺領域１Ａとなっている。なお、図２におけるＸ−Ｘ線での矢示方向の断面が図１に相当する。もちろん、凹部９の平面形状は円形でも、楕円形でも、また、より複雑な形状であっても良いことは言うまでもない。
なお、図１および図２に示した半導体基板１は、半導体チップに加工した状態の半導体基板であるが、凹部９の形成は半導体ウエハの状態でウエハプロセスの１つとして行う。図３には、半導体ウエハＷＦ１において各チップに対応するように凹部９を設けた状態を示しており、半導体ウエハＷＦ１の一方の主面に、複数の凹部９がマトリクス状に配設されている。この半導体ウエハＷＦ１を所定のダイシングラインに従ってダイシングすることで、複数の半導体基板１を得ることができる。
このように、厚さの異なる部分を有する半導体基板１を用いて、厚み方向に主電流が流れる半導体装置を製造することで、製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、露光装置等における特別な焦点深度調整を必要とせず、オン抵抗の低減と耐圧の維持のバランスがとれた半導体装置を得るという第１の効果を奏する。
また、図３に示すように、半導体ウエハＷＦ１上においては、厚みの薄い部分の個々の面積は、ウエハの全面積に比べて小さく、厚みの薄い部分での反りを抑制することができる。また、半導体チップ対応部分が全て同じ構造であるので、例え、反りが発生しても、半導体チップ間で同様の反りになり、半導体チップ間での特性のばらつきを小さくできるという第２の効果を奏する。
また、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）を例に採れば、厚みが薄い中央領域１Ｂに、ＩＧＢＴの特性に関係する部分を形成することで、キャリアのライフタイム制御のために照射するエネルギー線（電子ビーム、イオンビーム等）の照射エネルギーを低くできる。この結果、ライフタイム制御領域の形成深さの精度を高めて、分布幅の小さいライフタイム制御領域の形成が可能となり、特性バラツキが小さい半導体装置を得るという第３の効果を奏する。
以下、本発明に係る実施の形態１〜６として、半導体基板１を用いて構成された半導体装置の構成について説明する。
Ａ．実施の形態１
図４に実施の形態１に係る半導体装置１００の構成を示す。図４に示すように半導体装置１００は、図１を用いて説明した半導体基板１と、当該半導体基板１の凹部９の側面９１上および底面９２上を含めて第２の主面ＭＳ２の全面に配設され、半導体基板１に対してオーミック接触（あるいはショットキー接触）する材料で構成された電極ＭＬとを備えている。
ここで、半導体基板１の材質がシリコンである場合、オーミック接触する材料としては、アルミニウム（Ａｌ）またはアルミニウムの合金が使用される。
また、半導体基板１の材質がシリコンである場合、ショットキー接触する材料としては、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）等が使用される。
オーミック接触では、金属と半導体層との接合部にバリアが形成されず、双方向に電流を流すことができる。一方、ショットキー接触では、金属と半導体層との接合部にバリアが形成され、一方向には電流を流すことができるが、逆の方向には電流を流すことはできない。従って、ショットキー接触は、それ自体でダイオード（ショットキーダイオード）を構成することができる。
ここで、半導体基板１の凹部９を有する第２の主面に配設される電極ＭＬを、オーミック接触する材料で構成し、当該オーミック電極をコレクタ電極とするＩＧＢＴや、当該オーミック電極をアノード電極とするダイオードを構成することで、電流が流れている状態での素子抵抗を小さくでき、動作周波数が比較的低い低周波素子に適した構成となる。
また、電極ＭＬを、ショットキー接触する材料で構成し、当該ショットキー電極をコレクタ電極とするＩＧＢＴや、当該ショットキー電極をアノード電極とするダイオードを構成することで、スイッチング時の電力損失が小さい素子を得ることができ、動作周波数が比較的高い高周波素子に適した構成となる。
なお、半導体基板１を用いることにより、先に説明した第１〜第３の効果を奏することは言うまでもない。
Ｂ．実施の形態２
図５に実施の形態２に係る半導体装置２００の構成を示す。図５に示すように半導体装置２００は、図１を用いて説明した半導体基板１と、半導体基板１の凹部９の表面内を含めて、第２の主面ＭＳ２の表面内に全面的に配設された半導体領域ＩＰ１とを有している。
ここで、半導体領域ＩＰ１の不純物濃度は、半導体基板１の不純物濃度に比べて高くなるように設定されている。
例えば、半導体基板１の不純物濃度が１×１０１３／ｃｍ３〜１×１０１５／ｃｍ３とすれば、半導体領域ＩＰ１の不純物濃度は１×１０２０／ｃｍ３以上に設定されている。
このように、高濃度の半導体領域ＩＰ１を、半導体基板１の凹部９を有する第２の主面ＭＳ２の表面内に形成することで、ショットキーバリアを薄くして、第２の主面ＭＳ２表面をオーミック接触に適した状態にすることができる。
従って、オン抵抗の低減と耐圧とを考慮して決定された厚みＢを有する中央領域１Ｂに、素子特性に関係する電極、すなわちアノード、カソード、コレクタおよびドレイン等を形成することで、動作特性に優れたＩＧＢＴやダイオード、ＭＯＳＦＥＴ（ＭＯＳ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
なお、半導体基板１を用いることにより、先に説明した第１〜第３の効果を奏することは言うまでもない。
Ｃ．実施の形態３
図６に実施の形態３に係る半導体装置３００の構成を示す。図６に示すように半導体装置３００は、図１を用いて説明した半導体基板１と、半導体基板１の凹部９の表面内を含めて、第２の主面ＭＳ２の表面内に全面的に配設された半導体領域ＩＰ２とを有している。
ここで、半導体領域ＩＰ２の不純物の導電型は、半導体基板１の不純物の導電型とは逆の導電型に設定されている。
例えば、半導体基板１の不純物の導電型がＮ型である場合には、半導体領域ＩＰ２の不純物の導電型はＰ型に設定する。これにより、第２の主面ＭＳ２側がアノードとなったダイオードを得ることができる。
なお、半導体基板１の不純物の導電型と、半導体領域ＩＰ２の不純物の導電型とを入れ替えた場合には、第２の主面ＭＳ２側がカソードとなったダイオードを得ることができる。
なお、半導体基板１を用いることにより、先に説明した第１および第２の効果を奏することは言うまでもない。
Ｄ．実施の形態４
図７に実施の形態４に係る半導体装置４００の構成を示す。図７に示すように半導体装置４００は、図１を用いて説明した半導体基板１と、半導体基板１の凹部９の表面内を含めて、第２の主面ＭＳ２の表面内に全面的に配設された半導体領域ＩＰ３とを有している。
ここで、半導体領域ＩＰ３の不純物の導電型は、半導体基板１の不純物の導電型と同じ導電型に設定されている。
例えば、半導体基板１の不純物の導電型がＮ型である場合には、半導体領域ＩＰ３の不純物の導電型はＮ型に設定する。そして、第１の主面ＭＳ１側にＰ型の半導体領域（図示せず）を設けることで、第２の主面ＭＳ２側がカソードとなったダイオードを得ることができる。
なお、半導体領域ＩＰ３の不純物濃度を半導体基板１の不純物濃度よりも高く設定すれば、図５を用いて説明した実施の形態２と同様に、第２の主面ＭＳ２表面をオーミック接触に適した状態にすることができる。
なお、半導体基板１を用いることにより、先に説明した第１および第２の効果を奏することは言うまでもない。
Ｅ．実施の形態５
図８に実施の形態５に係る半導体装置５００の構成を示す。図８に示すように半導体装置５００は、図１を用いて説明した半導体基板１と、当該半導体基板１の凹部９の底面９２上に配設された電極ＭＬ２と、第２の主面ＭＳ２側の周辺領域１Ａ上に配設された電極ＭＬ１と、凹部９の側面９１上に配設され、電極ＭＬ１とＭＬ２とを電気的に絶縁する絶縁膜ＩＬとを備えている。
このように、半導体基板１の凹部９の底面９２上に配設された電極ＭＬ２と第２の主面ＭＳ２側の周辺領域１Ａ上に配設された電極ＭＬ１とを電気的に絶縁することで、オン抵抗の低減と耐圧とを考慮して決定された厚みＢを有する中央領域１Ｂと周辺領域１Ａとで、異なる機能や特性を有する半導体素子を形成することができる。
Ｆ．実施の形態６
図９に実施の形態６に係る半導体装置６００の構成を示す。図９に示すように半導体装置６００は、図１を用いて説明した半導体基板１と、半導体基板１の凹部９の底面９２の表面内に配設された半導体領域ＩＰ５と、第２の主面ＭＳ２側の周辺領域１Ａの表面内に配設された半導体領域ＩＰ４と、凹部９の側面９１上に配設され、半導体領域ＩＰ４とＩＰ５とを電気的に絶縁する絶縁膜ＩＬとを備えている。
このように、半導体基板１の凹部９の底面９２の表面内に配設された半導体領域ＩＰ５と第２の主面ＭＳ２側の周辺領域１Ａの表面内に配設された半導体領域ＩＰ４とを電気的に絶縁することで、オン抵抗の低減と耐圧とを考慮して決定された厚みＢを有する中央領域１Ｂと周辺領域１Ａとで、異なる機能や特性を有する複数の種類の半導体素子を形成することができる。
例えば、半導体基板１を高抵抗のＮ型基板とし、第１の主面ＭＳ１上に制御電極および第１の主電極を形成し、第１の主面ＭＳ１側にＮチャネルＭＯＳトランジスタを形成する。そして、凹部９の底面９２の表面内の半導体領域ＩＰ５をＰ型半導体領域とし、周辺領域１Ａの表面内の半導体領域ＩＰ４をＮ型半導体領域とし、半導体領域ＩＰ４およびＩＰ５上にそれぞれ第２の主電極を配設する。
これにより、Ｐ型の半導体領域ＩＰ５、Ｎ型の半導体基板１およびＮチャネルＭＯＳトランジスタでＩＧＢＴが構成され、Ｎ型の半導体領域ＩＰ４、Ｎ型の半導体基板１およびＮチャネルＭＯＳトランジスタを構成するＰ型半導体領域でダイオードが構成される。
なお、上記ＩＧＢＴおよびダイオードは、第１および第２の主電極に与える電位を変えることで相補的に動作し、ハーフブリッジを構成することができる。
なお、半導体領域ＩＰ４およびＩＰ５上の第２の主電極は、それぞれカソード電極およびコレクタ電極として動作するが、凹部９の面積を変えることで、カソード電極とコレクタ電極との面積比を変えることができる。
また、周辺領域１Ａに第２の主面ＭＳ２側から、キャリアのライフタイム制御のためのエネルギー線（電子ビーム、イオンビーム等）を照射してライフタイム制御領域を形成し、周辺領域１Ａのみにおいてライフタイム制御を行うこともできる。これにより、ＩＧＢＴの動作を損ねることなく、ダイオードのリカバリを低減させることも可能となる。
なお、半導体装置６００の具体的な構成については、後に、実施の形態７においてさらに説明する。
Ｇ．半導体基板の他の構成例
以上説明した実施の形態１〜６においては、図１に示した２種類の厚みを有する半導体基板１を使用することを前提として説明したが、厚みの異なる領域を有する基板としては、図１に限定されるものではない。
例えば、図１０に示す半導体基板２のように３種類の厚みを有した構成であっても良い。すなわち、第１の主面ＭＳ１とは反対側の第２の主面ＭＳ２に、異なる深さに底面９３および９４を有する２段構造の凹部９Ａを備えている。このため、半導体基板２は、厚みＡの周辺領域２Ａ（第１の領域）と、厚みＢの第１中央領域２Ｂ（第２の領域）と、厚みＣの第２中央領域２Ｃとを有した構成となっている。
すなわち、周辺領域２Ａの厚みＡが最も厚く、凹部９Ａの底面９３から第１の主面ＭＳ１にかけての垂直な方向の厚みが、最も薄い厚みＢであり、凹部９Ａの底面９４から第１の主面ＭＳ１にかけての垂直な方向の厚みが厚みＣであり、厚みＡと厚みＢの中間の厚みとなっている。
ここで、厚みＡおよび厚みＢは、半導体基板１と同様に６インチの半導体ウエハを例に採れば、それぞれ５００〜６５０μｍおよび６０μｍに設定されており、厚みＣは、例えば、１２００Ｖの耐圧の半導体装置を想定した場合１２０μｍに設定される。
このように、半導体基板２は、異なる深さに底面９３および９４を有する凹部９Ａを備えることで３種類の厚みを有することになり、形成される半導体素子の種類を増やすことができる。
また、図１１に示す半導体基板３のように３種類の厚みを有した構成であっても良い。すなわち、第１の主面ＭＳ１とは反対側の第２の主面ＭＳ２に、深さの異なる凹部９および９Ｂを備えている。このため、半導体基板３は、厚みＡの周辺領域３Ａ（第１の領域）と、凹部９の位置に対応する厚みＢの最薄領域３Ｂ（第２の領域）と、凹部９Ｂの位置に対応する厚みＣの中間厚み領域３Ｃとを有した構成となっている。なお、厚みＡ、厚みＢおよび厚みＣの大小関係は半導体基板２と同様である。
以上、３種類の厚みを有する半導体基板について説明したが、３種類の厚みに限定されるものではなく、多段構造の凹部、あるいは深さの異なる複数の凹部を設けることで３種類以上の厚みを有した半導体基板を得ることができる。
また、２種類の厚みを有する半導体基板の構造としては、図１の半導体基板１に限定されるものでなく、図１２に示すような構造であっても良い。
すなわち、図１２に示す半導体基板４は、第２の主面ＭＳ２の一方のサイドに凹部９を有し、凹部９の位置に対応する厚みＢの最薄領域４Ｂ（第２の領域）と、第１領域４Ｂの周囲の厚みＡの周辺領域４Ａ（第１の領域）とを有している。なお、凹部９が設けられたサイドとは逆のサイドは、凹部を有さず、単一の厚み厚みＡだけの単一厚み領域４Ｃ（第１の領域）となっている。
このような構成の半導体基板４においては、最薄領域４Ｂおよび周辺領域４Ａにおいては、半導体基板１と同様に基板の厚み方向に主電流が流れる半導体装置を形成し、単一厚み領域４Ｃにおいては、基板の平面方向に主電流が流れる半導体装置を形成することで、異なる機能や特性を有する複数種類の半導体素子を形成することができる。
また、半導体基板１の凹部９の平面形状は、図２を用いて説明したように周辺領域１Ａで囲まれた矩形であったが、図１３に示すようにストライプ状の形状であっても良い。すなわち、図１３に示す半導体基板５は、その平行する２辺に沿う部分にのみ周辺領域５Ａ（第１の領域）を有し、当該周辺領域５Ａに挟まれた領域が中央領域５Ｂ（第２の領域）であり、そこが凹部９０の配設位置に対応しているので、凹部９０はストライプ状となっている。なお、図１３におけるＹ−Ｙ線での矢示方向の断面が図１に相当する。
なお、半導体基板１のように凹部９の周囲を周辺領域１Ａで囲ったり、半導体基板５のように凹部９０の両サイドに周辺領域５Ａを設けることで、凹部９や凹部９０は基板のほぼ中央に位置することになる。従って、これらの半導体基板を用いて半導体チップを製作する場合に、ダイボンド時に当該半導体チップをダイパッド上に水平に搭載できる。すなわち、４辺あるいは平行する２辺に設けられた周辺領域がダイパッドに接するので、半導体チップがダイパッドに対して傾くことがない。従って、ワイヤボンディングで配線を行う際に、ワイヤと半導体チップとを常に同じ角度でボンディングすることができ、均一なワイヤボンディングが実現できる。この結果、ボンディング部分の接触抵抗の不均一による電流集中を防止することができる。
なお、図１３に示す半導体基板５を得るための半導体ウエハの平面構成を図１４に示す。図１４には、半導体ウエハＷＦ２においてストライプ状の凹部９０を設けた状態を示しており、半導体ウエハＷＦ２の一方の主面に、ストライプ状の複数の凹部９０が並列に配設されている。
この半導体ウエハＷＦ２を所定のダイシングラインに従ってダイシングすることで、複数の半導体基板５を得ることができる。
Ｈ．ダイシングラインと凹部との関係
実施の形態１〜６において説明した半導体装置１００〜６００は、半導体ウエハの状態での製造過程（ウエハプロセス）が終了した後、所定のダイシングラインに従ってダイシングすることで個々に分割されて、独立したチップとなる。
例えば図１および図２に示した半導体基板１を用いる場合のダイシングラインと半導体基板１との位置関係は、図１５に示すような関係となる。
すなわち、半導体基板１が縦方向のダイシングラインＤＬ１と、横方向のダイシングラインＤＬ２によって囲まれている。
ここで、図１５におけるＷ−Ｗ線での断面図を図１６に示す。図１６に示すように、ダイシングラインＤＬ１およびＤＬ２の配設領域の厚みは、厚みＡとなっており、ダイシング時にダイサーの刃が当たって力が加わった場合でも、半導体基板１が撓むことが防止され、撓みによって半導体基板１が破損したり、ダイシングラインが歪んだりすることを防止できる。
図１７に半導体基板１を得るための半導体ウエハＷＦ１に対してダイシングラインＤＬ１およびＤＬ２を設定した状態の平面図を示す。
また、図１８には半導体基板５を得るための半導体ウエハＷＦ２に対してダイシングラインＤＬ１およびＤＬ２を設定した状態の平面図を示す。
なお、図１８に示す半導体ウエハＷＦ２においては、縦方向のダイシングラインＤＬ２は、ストライプ状の凹部９０上を横断しており、厚みの薄い部分を切断することになるが、先に説明したように凹部９０の両サイドは厚い周辺領域１Ａとなっているので、ダイシング時に半導体基板１が撓むことは防止される。
Ｉ．フィールドコンタクトリングと凹部との関係
実施の形態１〜６において説明した半導体装置１００〜６００では、第１の主面の構造については特に言及しなかったが、高電圧の半導体装置においては、半導体チップの周辺部での電界を緩和するために、第１の主面の表面内に、フィールドコンタクトリング（フィールドリミッティングリングとも呼称される）を有した構成が多い。
フィールドコンタクトリングは、基板との間で接合を形成するように、基板の導電型とは反対の導電型の不純物を含んで構成され、ほぼ基板形状に沿った電界を緩和する必要から、厚みの厚い領域に設けることが望ましく、凹部によって厚みが薄くなった領域が、フィールドコンタクトリングにとって必ずしも最適な領域とは言えない場合がある。
そこで、図１９に示すようにフィールドコンタクトリングＦＣＲを、凹部９を囲む周辺領域１Ａに設けることで基板主面に垂直な方向の電界の緩和を有効に行うことができる。
図１９におけるＺ−Ｚ線での断面図を図２０に示す。図２０に示すように、フィールドコンタクトリングＦＣＲの下部には、充分な厚みが確保されているので、過渡的な空乏層の延びに対するマージンを得ることができる。
なお、図１３を用いて説明したストライプ状の凹部９０を有する半導体基板５においても、フィールドコンタクトリングＦＣＲを設けることは不可能ではない。すなわち、凹部９０の位置に対応する中央領域５Ｂの厚みＢが、フィールドコンタクトリングＦＣＲの形成深さよりも厚ければフィールドコンタクトリングＦＣＲを設けることができるので、半導体基板５の周辺領域５Ａだけでなく中央領域５Ｂを横断するようにフィールドコンタクトリングＦＣＲを設けることができる。
なお、図１９においては、フィールドコンタクトリングＦＣＲによって囲まれる凹部９は１つだけであったが、図１１を用いて説明した半導体基板３のように、複数の凹部を有する構成においてもフィールドコンタクトリングを設けることは可能である。
図２１には、フィールドコンタクトリングＦＣＲによって囲まれた領域に２つの凹部１９を有した半導体基板６の構成を示す。図２１において、凹部１９の形成領域以外の領域は厚みが厚い領域であり、図２１におけるＵ−Ｕ線での矢示方向断面は図１１を用いて説明した半導体基板３の断面構造に相当し、Ｖ−Ｖ線での矢示方向断面が図１２を用いて説明した半導体基板４の断面構造に相当すると言うこともできる。
図２１に示す半導体基板６のように、複数の凹部を有する半導体基板を得るための半導体ウエハの平面構成を図２２に示す。図２２には、半導体ウエハＷＦ３において各チップに対応する位置に、それぞれ複数の凹部１９を設けた状態を示しており、半導体ウエハＷＦ３の一方の主面に、複数の凹部１９がマトリクス状に配設されている。この半導体ウエハＷＦ３を所定のダイシングラインに従ってダイシングすることで、複数の半導体基板６を得ることができる。
なお、半導体基板に設ける凹部は、２つに限定されるものでもなく、また、全てが同じ形状に限定されるものでもなく、それぞれの配設位置が対称な位置関係に限定されるものでもない。
例えば、図２３に示す半導体基板６０は、平面形状が矩形の凹部１９１および１９２、平面形状がＬ字形の凹部１９３を有している。凹部１９１と凹部１９２とは、形状は矩形でも面積は異なり、凹部１９１は１つであるが、凹部１９２は複数設けられている。
これらの凹部を有する半導体基板を得るための半導体ウエハの平面構成は、複数の点状の凹部が半導体ウエハの主面一面に密集したような構成となる。
Ｊ．半導体基板の変形例
以上説明した半導体基板１〜６においては、凹部を構成する側面が基板主面に対して垂直をなすように形成されていた。そのため、第２の主面側から凹部を見た場合、凹部の側面は見ることはできなかった。
しかし、図２４に示す半導体基板７の凹部９Ｃのように、凹部９Ｃを構成する側面９６が、基板主面に対して９０°を超える角度θをなすように構成しても良い。これにより、第２の主面側から凹部を見た場合、凹部の側面を見ることができるようになる。ここで、周辺領域７Ａ（第１の領域）は厚みＡを有し、中央領域７Ｂは厚みＢ（第２の領域）を有する。
なお、図２４においては、底面９５に対する側面９６の傾斜角度を角度θとして示しているが、これは底面９５が基板主面と平行であることを前提としての便宜的な表示である。なお、角度θの最大値は１７５°程度である。
このように、側面９６の傾斜角度を９０°を超える角度とすることで、凹部９Ｃが形成された状態の半導体ウエハをスライドさせて搬送するような場合に、凹部９Ｃの角部が搬送装置の何れかの突起部に引っかかることによる搬送エラーや、角部の欠損を防止できる。
また、凹部９Ｃの底面９５の隅に汚染物質や、余分な堆積物が蓄積することも防止できる。
また、図４に示すように、第２の主面ＭＳ２の全面に電極ＭＬを形成する場合や、図５に示すように、第２の主面ＭＳ２の表面内に半導体領域ＩＰ１を形成する場合には、側面に対する電極ＭＬや半導体領域ＩＰ１の形成が容易となる。
なお、図８に示すように、側面上に絶縁膜ＩＬを形成するような場合にも、絶縁膜ＩＬの形成が容易になることは言うまでもない。
Ｋ．実施の形態７
図１１を用いて説明した半導体基板３のように深さの異なる複数の凹部を有することで、複数の厚みを有する半導体基板を得ることができるが、図２５に示すように、同じ深さの凹部を複数設けることで、同種類の複数の素子を形成するような構成としても良い。
すなわち、図２５に示す半導体基板８は、第１の主面ＭＳ１とは反対側の第２の主面ＭＳ２に、側面９７および底面９８で規定される凹部９Ｄを複数備えている。このため、凹部９Ｄの位置に対応する厚みＢの凹部領域８Ｂ（第２の領域）と、凹部領域８Ｂ以外で厚みＡのメサ領域８Ａ（第１の領域）とを有した構成となっている。
図２６に半導体基板８を第２の主面側から見た平面形状の一例を示す。図２６に示すように、凹部９Ｄの平面形状はストライプ状であり、複数のストライプ状の凹部９Ｄが半導体基板８の主面内に並列に配設されている。なお図２６において、複数の凹部９Ｄを横切るように切断した断面が図２６の断面構造に相当する。
なお、半導体基板８の平面形状の他の例を図２７に示す。図２７に示すように、凹部９Ｄの平面形状は矩形状であり、複数の矩形状の凹部９Ｄが半導体基板８の主面内にマトリクス状に配設されている。
Ｋ−１．装置構成
以下、本発明に係る実施の形態７においては、図２５に示す半導体基板８を用いて構成された半導体装置７００の構成について説明する。なお、半導体基板８の平面形状としては図２６に示す形状を想定する。
図２８に本発明に係る実施の形態６の半導体装置７００の断面構成を示す。なお、図２８に示す断面構成は、図２５に示す半導体基板８における１つの凹部９Ｄに対応して形成される半導体装置の構成を示している。なお、半導体基板８は高比抵抗のＮ型基板として扱うものとする。
図２８に示す半導体装置７００においては、半導体基板８の第１の主面ＭＳ１の表面内に全面に渡ってＰ型半導体領域９０２が形成されている。
そして、第１の主面ＭＳ１の表面からＰ型半導体領域９０２を貫通して半導体基板８内に達する２つのトレンチ９０３が設けられ、トレンチ９０３の内壁面はゲート絶縁膜９０４によって覆われている。さらに、ゲート絶縁膜９０４によって囲まれたトレンチ９０３内の領域には導電体が埋め込まれてゲート電極９０５を構成している。
また、Ｐ型半導体領域９０２の表面内には、ゲート絶縁膜９０４に少なくとも一部が接するように選択的に形成された比較的高濃度のＮ型半導体領域９０６が配設されている。Ｎ型半導体領域９０６は２つのトレンチ９０３のそれぞれの両サイドに設けられているが、トレンチ間において対向するＮ型半導体領域９０６の間には比較的高濃度のＰ型半導体領域９０７が設けられている。なお、Ｐ型半導体領域９０７は、Ｐ型半導体領域９０２に対する良好な電気的コンタクトを得るための構成である。
そして、互いに隣接するＮ型半導体領域９０６およびＰ型半導体領域９０７の上部に接するように第１の主電極９０８が配設されている。
第１の主電極９０８はＮ型半導体領域９０６およびＰ型半導体領域９０７に、外部端子ＥＴから電位を与える電極である。なお、第１の主電極９０８は半導体装置７００の動作に応じて、エミッタ電極として機能する場合もあれば、アノード電極またはソース電極として機能する場合もある。また、ゲート電極９０５には外部端子ＧＴから制御電圧が与えられる。
また、半導体基板８の第２の主面ＭＳ２に設けられた凹部９Ｄにおいては、底面９８に対応する半導体基板８の表面内にＰ型コレクタ領域９１２が設けられている。
また、第２の主面ＭＳ２側のメサ領域８Ａの表面内には、Ｎ型半導体領域９１３が設けられている。そして、凹部９Ｄの側面には側壁絶縁膜９１４が設けられており、Ｐ型コレクタ領域９１２とＮ型半導体領域９１３との基板表面での電気的な分離を行う構成となっている。
そして、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３に接するように第２の主電極９１６ａおよび第３の主電極９１６ｂが配設されている。
第２の主電極９１６ａは、Ｐ型コレクタ領域９１２に外部端子ＣＴから電位を与える電極であり、第３の主電極９１６ｂはＮ型半導体領域９１３に外部端子ＫＴから電位を与える電極である。なお、第２の主電極９１６ａは、コレクタ電極として機能し、第３の主電極９１６ｂは、半導体装置７００の動作に応じて、カソード電極として機能する場合もあれば、ドレイン電極として機能する場合もある。
また、メサ領域８Ａ内の第２の主面ＭＳ２寄りの位置に、キャリアのライフタイムが短くなったライフタイム制御領域９１５が設けられている。当該領域は、電子ビームやプロトン、Ｈｅ等のイオンビームの照射により形成される領域である。
ここで、半導体装置７００は、第１〜第３の主電極に与える電圧条件によりＩＧＢＴ、ダイオードおよびＭＯＳＦＥＴとして動作する。すなわち、外部端子ＥＴが接地電位、外部端子ＣＴが正電位の場合、外部端子ＧＴに与えられる信号に従ってＩＧＢＴとして動作する。
また、外部端子ＥＴが接地電位、外部端子ＫＴが負電位、外部端子ＧＴにオフ信号が与えられた場合はダイオードとして動作する。
また、外部端子ＥＴが接地電位、外部端子ＫＴが正電位の場合、外部端子ＧＴに与えられる信号に従ってＭＯＳＦＥＴとして動作する。
半導体装置７００では、外部端子ＣＴと外部端子ＫＴとが同一の正電位である場合、ＩＧＢＴとして動作するようにＰ型コレクタ領域９１２とＮ型半導体領域９１３（カソード領域）との距離が離れているように設定されている。すなわち、カソードに、設定された微小電流が流れた場合に、コレクタ領域近傍での半導体基板の電位がＰＮ接合の仕事関数差以上になっているように、その間の距離（すなわち抵抗値）が設定されている。
ここで、ＩＧＢＴとして動作する場合、第１の主電極９０８はエミッタ電極となり、第２の主電極９１６ａはコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
また、ダイオードとして動作する場合、第１の主電極９０８はアノード電極となり、第３の主電極９１６ｂはカソード電極となり、第１の主面ＭＳ１に形成されＰ型半導体領域９０２はアノード領域、Ｐ型半導体領域９０７はアノードコンタクト領域、第２の主面ＭＳ２側のメサ領域８Ａの表面内に設けられたＮ型半導体領域９１３はカソード領域となる。
また、ＭＯＳＦＥＴとして動作する場合、第１の主電極９０８は、ソース電極となり、第３の主電極９１６ｂはドレイン電極となり、Ｎ型半導体領域９０６はソース領域となり、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域、Ｎ型半導体領域９１３はドレイン領域となる。
Ｋ−２．製造方法
以下、製造工程を順に示す断面図である図２９〜図３３を用いて半導体装置７００の製造方法を説明する。
まず、図２８を用いて半導体基板８および第１の主面ＭＳ１側の構成の製造工程を説明する。
なお、第１の主面ＭＳ１側の構成は、従来より公知の一般的なＩＧＢＴまたはＭＯＳＦＥＴと同様の製造工程を経て形成されるので、公知の技術について説明を省略する。
高比抵抗のＮ型の半導体基板８は、耐圧クラスによってその比抵抗や、Ｐ型コレクタ領域９１２の底部とトレンチ９０３の底部との距離Ｌが異なるが、例えば耐圧１２００Ｖクラスの場合は、比抵抗は４０〜６０Ωｃｍ、距離Ｌは１００〜２００μｍ程度に設定され、それよりも耐圧クラスが低ければ比抵抗は低くなり、距離Ｌは短くなる。
Ｐ型半導体領域９０２は、ＭＯＳＦＥＴおよびＩＧＢＴとして動作する場合は、チャネル領域を含んだボディ領域となるので、ＭＯＳＦＥＴまたはＩＧＢＴの閾値電圧に基づいて不純物濃度や深さが設定される。
なお、不純物濃度や拡散深さは、イオン注入条件や、熱拡散条件により決定される。例えば、不純物濃度は、通常はＭＯＳＦＥＴのソース電極またはＩＧＢＴのエミッタ電極と接する領域で、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３となるように設定され、拡散深さはトレンチ溝９０３を越えない程度に、数μｍの深さに設定される。
また、トレンチ９０３は、２〜１０μｍのピッチでエッチングにより設けられ、幅は０．５〜３．０μｍ、深さは３〜２０μｍに設定される。
トレンチ９０３の内壁表面に配設されるゲート絶縁膜９０４は、ＭＯＳＦＥＴを構成する絶縁膜であり、ゲート駆動電圧や飽和電流、容量等に基づいて最適な厚みとなるように設定される。一般的には１０〜２００ｎｍの厚さのシリコン酸化膜が使用され、熱酸化や堆積等により形成される。
トレンチ９０３内に埋め込まれたゲート電極９０５は、高不純物濃度の多結晶シリコン膜や、例えばタングステンシリサイド等の高融点金属材料、あるいはそれらの多層膜で構成される。一般的には、トレンチ９０３の幅の半分以上の厚さの導電膜を第１の主面ＭＳ１上に堆積した後、異方性エッチング等により平坦化して得られるが、写真製版により所定パターンのマスクを形成した後、導電膜を堆積し、エッチングを行って得ることもできる。
ここで、ゲート電極９０５の材料の仕事関数値により、Ｐ型半導体領域９０２の最適濃度は変わり、極端な場合、トレンチ９０３側面に沿ってＮ型半導体領域を設け、ゲート絶縁膜に接した領域に、エミッタ領域と同一導電型（Ｎ型）の薄い層を設けたベリッドチャネル構造とする場合もある。
Ｎ型半導体領域９０６、Ｐ型半導体領域９０７は、何れも写真製版によるパターニングとイオン注入によって形成され、表面濃度が例えば１×１０２０／ｃｍ３以上に設定される。
第１の主電極９０８は、Ｎ型半導体領域９０６およびＰ型半導体領域９０７を覆うように形成された層間絶縁膜（図示せず）を写真製版とエッチングにより選択的に開口し、例えばアルミニウムとシリコンの化合物で構成される導電膜を堆積して形成される。
また、第１の主電極９０８上に図示していない保護膜が形成され、上記保護膜の所定部分に設けられた開口孔部を介して外部電源に接続される。
次に、図２９〜図３３を用いて第２の主面ＭＳ２側の構成の製造工程を説明する。なお、以下の説明では、第１の主面ＭＳ１側においては、第１の主電極９０８より下層の構成は形成済みであるものとする。
まず、第１の主面ＭＳ１側に第１の主電極９０８より下層の構成を形成した後、図２９に示す工程において、第１の主面ＭＳ１上をレジストマスクＲＭ１で覆う。
そして、第２の主面ＭＳ２上には凹部９Ｄを設けるための開口部を有するレジストマスクＲＭ２を形成し、当該レジストマスクＲＭ２を用いて異方性エッチングにより半導体基板８をエッチングして凹部９Ｄを形成する。
凹部９Ｄの深さは、半導体装置７００の耐圧クラスや、半導体基板８の最終厚み、およびコスト等に基づいて最適化された値となるように設定される。なお、コストの許す範囲で、前述したようにＰ型コレクタ領域９１２とトレンチ９０３の底部との距離Ｌ（図２８参照）が、例えば耐圧１２００Ｖクラスでは１００〜２００μｍとなるように設定され、それよりも耐圧クラスが低ければ距離Ｌは短くなるように設定される。
なお、凹部９Ｄの深さの最小値は、ＩＧＢＴのコレクタとしてのＰ型コレクタ領域９１２、ＭＯＳＦＥＴとしてのドレイン領域９１３（図２８参照）に同一電位を与え、ゲート電極９０５にチャネルがＯＮする条件の電圧を印加した場合に、ＩＧＢＴ動作するように設定される。
従って、凹部９Ｄの深さは半導体基板８のメサ領域８Ａの比抵抗、Ｐ型コレクタ領域９１２の不純物濃度、Ｐ型コレクタ領域９１２とＮ型半導体領域９１３との面積比、定格電流密度、また、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に変化する際の電圧と電流の関係の許容範囲、すなわちスナップバックの許容範囲等に基づいて設定される。
なお、凹部９Ｄの幅やピッチは任意に設定でき、幅は０．２〜１００μｍが代表値であるが、上述したように、Ｐ型コレクタ領域９１２とＮ型半導体領域９１３との面積比にアンバランスが生じないように設定される。
また、凹部９Ｄの形成のタイミングは上記に限定されるものではないが、一般的に重金属で構成される電極材料による金属汚染等を考慮すれば、第１の主電極９０８を形成する前が望ましい。
次に、レジストマスクＲＭ２を除去した後、図３０に示す工程において、第２の主面の全面に絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、選択酸化や堆積によつて形成される。
そして、図３１に示す工程において、凹部９Ｄの側面９７のみに側壁絶縁膜９１４として残るように異方性エッチングを行う。
なお、側壁絶縁膜９１４は、Ｐ型コレクタ領域９１２やＮ型半導体領域９１３の形成前後の何れで形成しても良いが、Ｎ型半導体領域９１３およびＰ型コレクタ領域９１２の形成に際しては、凹部９Ｄの側面９７に対応する領域に、Ｎ型半導体領域９１３およびＰ型コレクタ領域９１２に注入される不純物の、数％〜数十％に相当する量の不純物が注入される可能性があるので、Ｎ型半導体領域９１３およびＰ型コレクタ領域９１２の形成前に側壁絶縁膜９１４を形成することが望ましい。
次に、第２の主面ＭＳ２側のメサ領域８Ａの表面内にイオン注入によりＮ型半導体領域９１３を形成した後、図３２に示す工程において、第２の主面ＭＳ２上に、凹部９Ｄに対応する部分か開口部となったレジストマスクＲＭ３を配設する。そして、凹部９Ｄの底面９８に対応する半導体基板８の表面内にイオン注入によりＰ型コレクタ領域９１２を形成する。Ｐ型コレクタ領域９１２の形成に際してのイオン注入は、基板を傾けて回転させることで斜め方向から注入する斜め回転イオン注入を採用することが望ましい。
なお、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３は、何れの不純物濃度も１×１０１６〜１×１０２１／ｃｍ３の範囲に設定される。また、形成順序は基本的にはどちらでも良いが、後に説明するようにＰ型コレクタ領域９１２を先に形成することが望ましい。
次に、レジストマスクＲＭ３を除去した後、図３３に示す工程において、凹部９Ｄ内をレジストマスクＲＭ４で覆った後、第２の主面ＭＳ２側から、電子線、プロトンあるいはＨｅイオン等を照射することで、メサ領域８Ａ内の第２の主面ＭＳ２寄りの位置に結晶欠陥領域を作り、キャリアのライフタイムを短くしたライフタイム制御領域９１５を形成する。
なお、ライフタイム制御領域９１５の形成のタイミングは上記に限定されるものではないが、ライフタイム制御領域９１５のアニールによる活性化の程度は、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３の活性化の程度よりも小さくて良いので、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３のアニール後に形成することが望ましい。
ライフタイム制御領域９１５は、半導体装置７００がダイオードとして動作する場合、キャリア増幅率を抑制し、リカバリ特性を向上させることができる。
以後、レジストマスクＲＭ１およびＲＭ４を除去した後、第１の主面ＭＳ１上においては第１の主電極９０８を、第２の主面上においては第２の主電極９１６ａおよび第３の主電極９１６ｂを形成することで半導体装置７００が完成する。
なお、第２の主電極９１６ａおよび第３の主電極９１６ｂは、金や銀を含む多層金属膜で構成するので、金属汚染を防止するため、ウエハプロセスの最終工程で形成することが望ましい。
なお、図２８に示した半導体装置７００においては、Ｐ型コレクタ領域９１２に直接に接するように、凹部９Ｄの底面９８に第２の主電極９１６ａが配設され、第２の主電極９１６ａが外部端子ＣＴに接続される構成を示したが、実際には凹部９Ｄの底面９８に第２の主電極９１６ａを設けるのではなく、例えば、図３４に示すように、凹部９Ｄを導体層９２０で埋め込み、導体層９２０の表面上に第２の主電極９１６ａを形成する構成を採る。このようにすることで外部端子ＣＴとの接続が容易にできるとともに、凹部９Ｄが導体層９２０で埋め込まれるので、半導体基板８の機械的強度が増し、半導体装置の製造工程における半導体基板８の取り扱いが容易となる。
ここで、導体層９２０は、タングステン（Ｗ）やチタン（Ｔｉ）などの高融点金属層で構成すれば良く、図３２を用いて説明したＰ型コレクタ領域９１２の形成後に凹部９Ｄを埋め込む。なお、凹部９Ｄの埋め込みは、製造工程の早い段階で行うことが望ましく、凹部９Ｄを埋め込んだ後に、Ｎ型半導体領域９１３やライフタイム制御領域９１５を形成することで、機械的強度が増した半導体基板８に対してイオン注入を施すことになり、半導体基板８の搬送等の取り扱いが容易となる。
また、図２８に示した半導体装置７００においては、第２の主電極９１６ａおよび第３の主電極９１６ｂを互いに独立した電極とした構成を示したが、図３５に示す半導体装置７００Ａのように、凹部９Ｄを導体層９２０で埋め込んだ構造とし、Ｎ型半導体領域９１３の表面および導体層９２０の表面上の両方に跨るように共通主電極９１６を配設した構成としても良い。なお、共通主電極９１６は外部端子ＣＴに接続される。
このような構成において、Ｎ型半導体領域９１３およびＰ型コレクタ領域９１２に同一の正電位が与えられた場合、Ｐ型コレクタ領域９１２とＮ型半導体領域９１３（カソード領域）との距離が離れているように設定されているので、半導体装置７００ＡはＩＧＢＴとして動作することができる。
なお、半導体装置７００ＡがＩＧＢＴとして動作する場合、第１の主電極９０８はエミッタ電極となり、共通主電極９１６はコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
また、外部端子ＥＴが接地電位、共通主電極９１６が負電位、外部端子ＧＴにオフ信号が与えられた場合はダイオードとして動作する。
この場合、第１の主電極９０８はアノード電極となり、共通主電極９１６はカソード電極となり、第１の主面ＭＳ１に形成されＰ型半導体領域９０２はアノード領域、Ｐ型半導体領域９０７はアノードコンタクト領域、第２の主面ＭＳ２側のメサ領域８Ａの表面内に設けられたＮ型半導体領域９１３はカソード領域となる。
また、半導体装置７００Ａにおいては、第２の主面ＭＳ２上には共通主電極９１６だけを設けることで済むので、第２の主面ＭＳ２側に複数の主電極パターンを設ける場合に比べて製造工程を簡略化できる。
Ｌ．変形例１
以上説明した実施の形態７の半導体装置７００および７００Ａにおいては、第２の主面ＭＳ２側のメサ領域８Ａの表面内には、Ｎ型半導体領域９１３を設けた構成を示したが、図３６に示す半導体装置７００Ｂのように、Ｎ型半導体領域９１３の代わりに、Ｐ型半導体領域９１２ａを設けた構成としても良い。
このような構成を採る場合、Ｐ型コレクタ領域９１２とＰ型半導体領域９１２ａとの電気的な分離を行う必要はないので、凹部９Ｄの側面に側壁絶縁膜を設ける必要はない。
そして、半導体装置７００Ｂにおいては、凹部９Ｄを導体層９２０で埋め込んだ構造とし、Ｐ型半導体領域９１２ａの表面および導体層９２０の表面上の両方に跨るように共通主電極９１６が配設されている。なお、共通主電極９１６は外部端子ＣＴに接続される。
このような構成において、Ｐ型コレクタ領域９１２およびＰ型半導体領域９１２ａに同一の正電位が与えられた場合、半導体装置７００ＢはＩＧＢＴとして動作することができる。
すなわち、半導体装置７００ＢがＩＧＢＴとして動作する場合、第１の主電極９０８はエミッタ電極となり、共通主電極９１６はコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
なお、半導体装置７００Ｂにおいては、先に説明したように、凹部９Ｄの側面には側壁絶縁膜が存在せず、凹部９Ｄを導体層９２０で埋め込むことで、凹部９Ｄの側面を規定するＮ型の半導体基板８に導体層９２０が接することになるので、ＩＧＢＴ動作に際しては電子が導体層９２０を介して外部端子ＣＴに流れやすくなるので、高速動作が可能となる。
Ｍ．変形例２
以上説明した実施の形態７の半導体装置７００および７００Ａにおいては、第２の主面ＭＳ２側のメサ領域８Ａの表面内には、Ｎ型半導体領域９１３を設けた構成を示したが、図３７に示す半導体装置７００Ｃのように、Ｎ型半導体領域９１３の代わりに、Ｐ型半導体領域９１２ａを設け、さらに凹部９Ｄの側面を規定するＮ型の半導体基板８の表面内にＰ型半導体領域９１２ｂを設け、Ｐ型コレクタ領域９１２とＰ型半導体領域９１２ａとをＰ型半導体領域９１２ｂにより電気的に接続した構成としても良い。
そして、半導体装置７００Ｃにおいては、凹部９Ｄを導体層９２０で埋め込んだ構造とし、Ｐ型半導体領域９１２ａの表面および導体層９２０の表面上の両方に跨るように共通主電極９１６が配設されている。なお、共通主電極９１６は外部端子ＣＴに接続される。
このような構成において、Ｐ型コレクタ領域９１２およびＰ型半導体領域９１２ａに同一の正電位が与えられた場合、半導体装置７００ＣはＩＧＢＴとして動作することができる。
すなわち、半導体装置７００ＣがＩＧＢＴとして動作する場合、第１の主電極９０８はエミッタ電極となり、共通主電極９１６はコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
なお、半導体装置７００Ｃにおいては、先に説明したように、凹部９Ｄの側面を規定するＮ型の半導体基板８の表面内にはＰ型半導体領域９１２ｂが配設され、凹部９Ｄが導体層９２０で埋め込まれているので、ＩＧＢＴ動作に際してはホールがＰ型半導体領域９１２ｂを介して外部端子ＣＴから半導体装置７００Ｃ内に流れ込みやすくなるので、高速動作が可能となる。
また、Ｐ型コレクタ領域９１２、Ｐ型半導体領域９１２ａおよびＰ型半導体領域９１２ｂの存在によりＰ型不純物領域の面積が増えるので、ＩＧＢＴ動作時の電流が増え、オン電圧を低減できる。
なお、Ｐ型半導体領域９１２ｂは、凹部９Ｄの底面９８に対応する半導体基板８の表面内にＰ型コレクタ領域９１２を形成する際の斜め回転イオン注入を利用することで、製造工程を複雑にすることなく形成することが可能である。この場合、Ｐ型コレクタ領域９１２の形成時よりも、さらに基板を傾けることでＰ型半導体領域９１２ｂを形成することができる。
Ｎ．応用例
実施の形態７として説明した半導体装置７００においては、第１の主面ＭＳ１側に、一般的なトレンチ型素子を形成した構成を示したが、第１の主面ＭＳ１側にトレンチ型素子を変形した構成を採用しても良く、また平面型素子を採用しても良い。また、トランジスタ構造ではなくサイリスタ構造を採用しても良い。
また、半導体装置７００においては、半導体基板８がＮ型であることを前提としたが、Ｐ型であっても良いことは言うまでもない。
さらに、半導体装置７００では凹部９Ｄの底面にＰ型コレクタ領域９１２を設けているが、凹部９Ｄの底面の結晶性の粗さ等によっては、凹部９Ｄの底面がＰ型不純物を導入しなくても実質的にＰ型領域として機能する場合には、Ｐ型コレクタ領域は省略しても良い。
なお、底面の粗さについては、その粗さが粗いほどＰ型に近い特性となり、Ｐ型不純物を導入する場合でも、凹部底面が粗いほど、鋭角部でのキャリア放出エネルギーが小さくなるので、ホールの注入が起こりやすくすることができ、オン電圧を下げることができる。
このように、Ｐ型コレクタ領域を形成する領域の表面粗さを粗くすることによるオン電圧の低減効果は、半導体基板８の第２の主面ＭＳ２に凹部がなく、Ｐ型コレクタ領域の深さが２．０μｍ以下の、いわゆるＮＰＴ（ノンパンチスルー）型ＩＧＢＴに対しても適用可能である。
また、半導体装置７００においては、第２の主電極９１６ａおよび第３の主電極９１６ｂを、それぞれ外部端子ＣＴおよび外部端子ＫＴに接続する構成を示したが、第２の主電極９１６ａと第３の主電極９１６ｂとを側壁絶縁膜９１４上を介して接続した構成としても良い。
また、半導体装置７００では、ダイオードとしてのリカバリを抑制するため、ライフタイム制御領域９１５を設けたが、半導体装置７００の仕様によっては省略できる場合もある。
逆に、Ｐ型コレクタ領域９１２の不純物濃度によっては、ライフタイム制御領域９１５をＰ型コレクタ領域９１２よりも第１の主面ＭＳ１側寄りの位置にも設けることが望ましい場合もある、また、半導体基板８のほぼ全域に渡ってライフタイム制御領域を設ける場合もある。
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【手続補正書】
【提出日】平成18年1月13日(2006.1.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（１〜８）の第１の主面（ＭＳ１）に設けられた第１の主電極と、
前記半導体基板（１〜８）の第２の主面（ＭＳ２）に設けられた第２の主電極とを備え、前記半導体基板（１〜８）の厚み方向に主電流が流れる半導体装置において、
前記半導体基板（１〜８）は、前記第２の主面（ＭＳ２）に設けられた少なくとも１つの凹部（９，９Ａ〜９Ｄ）を有することで、第１の厚み（Ａ）を有する第１の領域と、前記第１の厚みよりも薄い第２の厚み（Ｂ）を有する第２の領域とを少なくとも備え、
前記第２の領域は、前記少なくとも１つの凹部（９，９Ａ〜９Ｄ）の形成領域に対応し、
前記第２の主電極は前記少なくとも１つの凹部（９，９Ａ〜９Ｄ）内に配設され、
前記第２の厚みは、前記半導体装置の耐圧を維持する厚みに設定されることを特徴とする半導体装置。
【請求項２】
前記第２の主電極（ＭＬ）は、前記半導体基板（１）とオーミック接触あるいはショットキー接触する材料で構成される、請求項１記載の半導体装置。
【請求項３】
前記少なくとも１つの凹部（９）の底面に対応する前記半導体基板（１）の表面内に配設され、前記半導体基板（１）の不純物濃度よりも高い不純物濃度を有する半導体領域（ＩＰ１，ＩＰ２，ＩＰ３）をさらに備える、請求項１記載の半導体装置。
【請求項４】
前記半導体領域（ＩＰ２）の導電型は、前記半導体基板（１）の導電型とは逆の導電型である、請求項３記載の半導体装置。
【請求項５】
前記半導体領域（ＩＰ３）の導電型は、前記半導体基板の導電型と同じ導電型である、請求項３記載の半導体装置。
【請求項６】
前記凹部（９）は、前記半導体装置のほぼ中央部に配設される、請求項１記載の半導体装置。
【請求項７】
前記少なくとも１つの凹部（９）の側面に対応する前記半導体基板（１）の表面に配設された絶縁膜（ＩＬ）をさらに備える、請求項１記載の半導体装置。
【請求項８】
前記半導体基板（１）の前記第１の主面（ＭＳ１）の表面内に設けられ、前記半導体装置の周辺部での電界を緩和するフィールドコンタクトリング（ＦＣＲ）をさらに備え、
前記第２の領域は、前記フィールドコンタクトリング（ＦＣＲ）で囲まれる領域に配設される、請求項１記載の半導体装置。
【請求項９】
前記フィールドコンタクトリング（ＦＣＲ）は、前記第１の領域に対応する前記半導体基板（１）の前記第１の主面（ＭＳ１）の表面内に配設される、請求項８記載の半導体装置。
【請求項１０】
前記少なくとも１つの凹部（９Ｃ）の側面は、前記第２の主面（ＭＳ２）に対して９０°を超える角度で傾斜する、請求項１記載の半導体装置。
【請求項１１】
前記半導体基板（８）は第１の導電型であって、
前記半導体基板（８）の前記第１の主面（ＭＳ１）の表面内に全面に渡って配設された第２導電型の第１の半導体領域（９０２）と、
前記第１の主面（ＭＳ１）の表面から前記第１の半導体領域（９０２）を貫通するように配設されたトレンチ（９０３）と、
前記トレンチ（９０３）の内壁面を覆うゲート絶縁膜（９０４）と、
前記ゲート絶縁膜（９０４）によって囲まれた前記トレンチ（９０３）内に埋め込まれたゲート電極（９０５）と、
前記第１の半導体領域（９０２）の表面内に選択的に配設され、前記ゲート絶縁膜（９０４）に一部が接する第１導電型の第２の半導体領域（９０６）と、
前記少なくとも１つの凹部（９Ｄ）の底面（９８）に対応する前記半導体基板（８）の表面内に設けられた、第２導電型の第３の半導体領域（９１２）と、
前記第２の主面（ＭＳ２）側の前記第１の領域の表面内に設けられた第１導電型の第４の半導体領域（９１３）と、
前記第４の半導体領域（９１３）に接するように設けられた第３の主電極（９１６ｂ）と、をさらに備え、
前記第１の主電極（９０８）は、前記第２の半導体領域（９０６）に接するように配設され、
前記第２の主電極（９１６ａ）は、前記第３の半導体領域（９１２）に電気的に接続される、請求項１記載の半導体装置。
【請求項１２】
前記少なくとも１つの凹部は、導体層（９２０）によって埋め込まれ、前記第３の半導体領域（９１２）は前記導体層（９２０）に接し、前記第２の主電極（９１６ａ）は前記導体層（９２０）の表面上に配設される、請求項１１記載の半導体装置。
【請求項１３】
前記第２の主電極（９１６ａ）および前記第３の主電極（９１６ｂ）は、共通主電極（９１６）として前記第４の半導体領域（９１３）の表面および前記導体層（９２０）の表面の両方に跨るように配設される、請求項１２記載の半導体装置。
【請求項１４】
前記第１の領域において前記第３の半導体領域（９１２）よりも前記第２の主面（ＭＳ２）寄りの位置に設けられた、キャリアのライフタイムが短くなったライフタイム制御領域（９１５）をさらに備える、請求項１１記載の半導体装置。
【請求項１５】
前記第１の領域において前記第３の半導体領域（９１２）よりも前記第１の主面（ＭＳ１）寄りの位置に設けられた、キャリアのライフタイムが短くなったライフタイム制御領域（９１５）をさらに備える、請求項１１記載の半導体装置。
【請求項１６】
前記凹部（９Ｄ）の側面に対応する前記半導体基板（８）の表面に配設された絶縁膜（９１４）をさらに備える、請求項１１記載の半導体装置。
【請求項１７】
前記凹部（９Ｄ）の深さは、前記第３の半導体領域（９１２）の底部と前記トレンチ（９０３）の底部との距離が１００〜２００μｍとなるように設定される、請求項１１記載の半導体装置。
【請求項１８】
前記凹部（９Ｄ）の幅は、０．２〜１００μｍの範囲に設定される、請求項１１記載の半導体装置。
【請求項１９】
前記第１の厚み（Ａ）は、５００〜６５０μｍの範囲に設定され、
前記第２の厚み（Ｂ）は６０μｍに設定される、請求項１記載の半導体装置。
【請求項２０】
半導体基板（８）の第１の主面（ＭＳ１）に設けられた第１の主電極と、
前記半導体基板（８）の第２の主面（ＭＳ２）に設けられた第２の主電極とを備え、前記半導体基板（８）の厚み方向に主電流が流れる半導体装置において、
前記半導体基板（８）は、前記第２の主面（ＭＳ２）に設けられた少なくとも１つの凹部（９Ｄ）を有することで、第１の厚みを有する第１の領域（８Ａ）と、前記第１の厚みよりも薄い第２の厚みを有する第２の領域（８Ｂ）とを少なくとも備え、
前記第２の厚みは、前記半導体装置の耐圧を維持する厚みに設定され
前記第２の領域は、前記少なくとも１つの凹部（９Ｄ）の形成領域に対応し、
前記少なくとも１つの凹部（９Ｄ）内は導体層（９２０）が埋め込まれ、
前記第２の主電極は前記導体層（９２０）の表面上に配設されることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体基板の厚み方向に主電流が流れる半導体装置に関する。
【背景技術】
【０００２】
半導体基板の厚み方向に主電流が流れる半導体装置においては、一般的に、基板比抵抗によって決まる所定の厚みまでは、半導体基板の厚みが厚いほど耐圧が高くなり、上記所定の厚み以上では、ほぼ一定の耐圧になる。一方、半導体基板の厚みが厚くなるに従ってオン抵抗が高くなり、電力損失が大きくなって性能は低下する。
【０００３】
以上のことから、半導体基板の厚み方向に主電流が流れる半導体装置においては、性能と耐圧のバランスを考慮して最適な基板厚みを決定することになる。
【０００４】
一方で、半導体装置の製造においては、処理工程途中での半導体基板の割れや、欠け、半導体基板の反りなどの問題を防止する観点から、最適な基板厚みが存在する。
【０００５】
例えば、特許文献１には、半導体ウエハの重量を軽減する構成が開示されているが、裏面側に複数の凹部を設けることで、機械的強度を低下させず、重量を軽減する構成が開示されている。
【０００６】
特許文献２には、半導体チップに設けられた回路パターンの不正な解読を防止するために、半導体チップの裏面に複数の凹部を設けることで、不正な解読に際して半導体チップが破砕されやすくする構成が開示されている。
【０００７】
また、半導体基板上に写真製版により所定のパターンを形成する際に、半導体基板の厚みが極端に薄いと、既存の露光装置等では焦点深度を調整しなければならず、多大な手間を要するので、写真製版工程の観点からも最適な基板厚みが存在する。
【０００８】
従って、半導体基板の厚み方向に主電流が流れる半導体装置においては、性能と耐圧だけでなく、半導体基板の機械的な強度や、写真製版工程も考慮して基板厚みを決定しなければならない。これらの条件を満足させるために、エピタキシャル成長基板を用いることが提案されているが、エピタキシャル成長層の厚みを厚くするには時間がかかり、コスト的に高価なものとなっていた。
【０００９】
【特許文献１】特開平８−２１３２９２号公報
【特許文献２】特開平１１−３１２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、半導体基板の厚み方向に主電流が流れる半導体装置において、性能と耐圧だけでなく、半導体基板の機械的な強度も満足でき、また写真製版工程に際して露光装置等の調整の手間が不要な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の第１の態様は、半導体基板の第１の主面に設けられた第１の主電極と、前記半導体基板の第２の主面に設けられた第２の主電極とを備え、前記半導体基板の厚み方向に主電流が流れる半導体装置において、前記半導体基板は、前記第２の主面に設けられた少なくとも１つの凹部を有することで、第１の厚みを有する第１の領域と、前記第１の厚みよりも薄い第２の厚みを有する第２の領域とを少なくとも備え、前記第２の領域は、前記少なくとも１つの凹部の形成領域に対応し、前記第２の主電極は前記凹部内に配設され、前記第２の厚みは、前記半導体装置の耐圧を満たす厚みに設定される。
【００１２】
本発明に係る半導体装置の第２の態様は、半導体基板の第１の主面に設けられた第１の主電極と、前記半導体基板の第２の主面に設けられた第２の主電極とを備え、前記半導体基板の厚み方向に主電流が流れる半導体装置において、前記半導体基板は、前記第２の主面に設けられた少なくとも１つの凹部を有することで、第１の厚みを有する第１の領域と、前記第１の厚みよりも薄い第２の厚みを有する第２の領域とを少なくとも備え、前記第２の厚みは、前記半導体装置の耐圧を維持する厚みに設定され、前記第２の領域は、前記少なくとも１つの凹部の形成領域に対応し、前記少なくとも１つの凹部内は導体層が埋め込まれ、前記第２の主電極は前記導体層の表面上に配設される。
【発明の効果】
【００１３】
本発明に係る半導体装置の第１の態様によれば、例えば、第１の厚みを、製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、露光装置等における特別な焦点深度調整を必要としない厚さに設定することで、製造時の不良発生を低減し、製造コストを低減できるとともに、オン抵抗の低減と耐圧の維持のバランスがとれた半導体装置を得ることができる。
【００１４】
本発明に係る半導体装置の第２の態様によれば、例えば、第１の厚みを、製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、露光装置等における特別な焦点深度調整を必要としない厚さに設定することで、製造時の不良発生を低減し、製造コストを低減できるとともに、オン抵抗の低減と耐圧の維持のバランスがとれた半導体装置を得ることができる。また、少なくとも１つの凹部内に導体層を埋め込むことで、半導体基板の機械的な強度を高めることができ、半導体装置の製造工程における半導体基板の取り扱いを容易にできる。
【００１５】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【発明を実施するための最良の形態】
【００１６】
本発明に係る実施の形態の説明に先立って、実施の形態に共通する半導体基板の構成について図１〜図３を用いて説明する。
【００１７】
図１は、実施の形態に共通する半導体基板１を示す断面図である。
【００１８】
図１に示す半導体基板１は、第１の主面ＭＳ１とは反対側の第２の主面ＭＳ２に、側面９１および底面９２によって規定される凹部９を有している。半導体基板１は、凹部９を有することで、厚みＡの周辺領域１Ａ（第１の領域）と、厚みＡよりも薄い厚みＢの中央領域１Ｂ（第２の領域）とを有した構成となっている。
【００１９】
すなわち、凹部９の底面９２から第１の主面ＭＳ１にかけての垂直な方向の厚みが厚みＢであり、厚みＡよりも薄くなっている。
【００２０】
ここで、厚みＡは、半導体装置の製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、写真製版工程において、露光装置等における特別な焦点深度調整を必要としない程度の厚みに設定されている。例えば、６インチの半導体ウエハを例に採れば、５００〜６５０μｍに設定されている。
【００２１】
一方、厚みＢは、オン抵抗の低減と耐圧とを考慮して決定され、例えば、６００Ｖの耐圧の半導体装置を想定した場合、６０μｍに設定される。
【００２２】
図２に半導体基板１を、第１の主面ＭＳ１側から見た場合の平面図を示す。図２に示すように、凹部９は半導体基板１のほぼ中央部に設けられ、その平面形状は矩形である。そして凹部９の周囲が厚みＡの周辺領域１Ａとなっている。なお、図２におけるＸ−Ｘ線での矢示方向の断面が図１に相当する。もちろん、凹部９の平面形状は円形でも、楕円形でも、また、より複雑な形状であっても良いことは言うまでもない。
【００２３】
なお、図１および図２に示した半導体基板１は、半導体チップに加工した状態の半導体基板であるが、凹部９の形成は半導体ウエハの状態でウエハプロセスの１つとして行う。図３には、半導体ウエハＷＦ１において各チップに対応するように凹部９を設けた状態を示しており、半導体ウエハＷＦ１の一方の主面に、複数の凹部９がマトリクス状に配設されている。この半導体ウエハＷＦ１を所定のダイシングラインに従ってダイシングすることで、複数の半導体基板１を得ることができる。
【００２４】
このように、厚さの異なる部分を有する半導体基板１を用いて、厚み方向に主電流が流れる半導体装置を製造することで、製造過程において、半導体ウエハに割れや欠けが生じにくく、かつ、露光装置等における特別な焦点深度調整を必要とせず、オン抵抗の低減と耐圧の維持のバランスがとれた半導体装置を得るという第１の効果を奏する。
【００２５】
また、図３に示すように、半導体ウエハＷＦ１上においては、厚みの薄い部分の個々の面積は、ウエハの全面積に比べて小さく、厚みの薄い部分での反りを抑制することができる。また、半導体チップ対応部分が全て同じ構造であるので、例え、反りが発生しても、半導体チップ間で同様の反りになり、半導体チップ間での特性のばらつきを小さくできるという第２の効果を奏する。
【００２６】
また、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：insulated gate bipolar transistor）を例に採れば、厚みが薄い中央領域１Ｂに、ＩＧＢＴの特性に関係する部分を形成することで、キャリアのライフタイム制御のために照射するエネルギー線（電子ビーム、イオンビーム等）の照射エネルギーを低くできる。この結果、ライフタイム制御領域の形成深さの精度を高めて、分布幅の小さいライフタイム制御領域の形成が可能となり、特性バラツキが小さい半導体装置を得るという第３の効果を奏する。
【００２７】
以下、本発明に係る実施の形態１〜６として、半導体基板１を用いて構成された半導体装置の構成について説明する。
【００２８】
Ａ．実施の形態１
図４に実施の形態１に係る半導体装置１００の構成を示す。図４に示すように半導体装置１００は、図１を用いて説明した半導体基板１と、当該半導体基板１の凹部９の側面９１上および底面９２上を含めて第２の主面ＭＳ２の全面に配設され、半導体基板１に対してオーミック接触（あるいはショットキー接触）する材料で構成された電極ＭＬとを備えている。
【００２９】
ここで、半導体基板１の材質がシリコンである場合、オーミック接触する材料としては、アルミニウム（Ａｌ）またはアルミニウムの合金が使用される。
【００３０】
また、半導体基板１の材質がシリコンである場合、ショットキー接触する材料としては、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）等が使用される。
【００３１】
オーミック接触では、金属と半導体層との接合部にバリアが形成されず、双方向に電流を流すことができる。一方、ショットキー接触では、金属と半導体層との接合部にバリアが形成され、一方向には電流を流すことができるが、逆の方向には電流を流すことはできない。従って、ショットキー接触は、それ自体でダイオード（ショットキーダイオード）を構成することができる。
【００３２】
ここで、半導体基板１の凹部９を有する第２の主面に配設される電極ＭＬを、オーミック接触する材料で構成し、当該オーミック電極をコレクタ電極とするＩＧＢＴや、当該オーミック電極をアノード電極とするダイオードを構成することで、電流が流れている状態での素子抵抗を小さくでき、動作周波数が比較的低い低周波素子に適した構成となる。
【００３３】
また、電極ＭＬを、ショットキー接触する材料で構成し、当該ショットキー電極をコレクタ電極とするＩＧＢＴや、当該ショットキー電極をアノード電極とするダイオードを構成することで、スイッチング時の電力損失が小さい素子を得ることができ、動作周波数が比較的高い高周波素子に適した構成となる。
【００３４】
なお、半導体基板１を用いることにより、先に説明した第１〜第３の効果を奏することは言うまでもない。
【００３５】
Ｂ．実施の形態２
図５に実施の形態２に係る半導体装置２００の構成を示す。図５に示すように半導体装置２００は、図１を用いて説明した半導体基板１と、半導体基板１の凹部９の表面内を含めて、第２の主面ＭＳ２の表面内に全面的に配設された半導体領域ＩＰ１とを有している。
【００３６】
ここで、半導体領域ＩＰ１の不純物濃度は、半導体基板１の不純物濃度に比べて高くなるように設定されている。
【００３７】
例えば、半導体基板１の不純物濃度が１×１０13／ｃｍ3〜１×１０15／ｃｍ3とすれば、半導体領域ＩＰ１の不純物濃度は１×１０20／ｃｍ3以上に設定されている。
【００３８】
このように、高濃度の半導体領域ＩＰ１を、半導体基板１の凹部９を有する第２の主面ＭＳ２の表面内に形成することで、ショットキーバリアを薄くして、第２の主面ＭＳ２表面をオーミック接触に適した状態にすることができる。
【００３９】
従って、オン抵抗の低減と耐圧とを考慮して決定された厚みＢを有する中央領域１Ｂに、素子特性に関係する電極、すなわちアノード、カソード、コレクタおよびドレイン等を形成することで、動作特性に優れたＩＧＢＴやダイオード、ＭＯＳＦＥＴ（MOS field effect transistor）を得ることができる。
【００４０】
なお、半導体基板１を用いることにより、先に説明した第１〜第３の効果を奏することは言うまでもない。
【００４１】
Ｃ．実施の形態３
図６に実施の形態３に係る半導体装置３００の構成を示す。図６に示すように半導体装置３００は、図１を用いて説明した半導体基板１と、半導体基板１の凹部９の表面内を含めて、第２の主面ＭＳ２の表面内に全面的に配設された半導体領域ＩＰ２とを有している。
【００４２】
ここで、半導体領域ＩＰ２の不純物の導電型は、半導体基板１の不純物の導電型とは逆の導電型に設定されている。
【００４３】
例えば、半導体基板１の不純物の導電型がＮ型である場合には、半導体領域ＩＰ２の不純物の導電型はＰ型に設定する。これにより、第２の主面ＭＳ２側がアノードとなったダイオードを得ることができる。
【００４４】
なお、半導体基板１の不純物の導電型と、半導体領域ＩＰ２の不純物の導電型とを入れ替えた場合には、第２の主面ＭＳ２側がカソードとなったダイオードを得ることができる。
【００４５】
なお、半導体基板１を用いることにより、先に説明した第１および第２の効果を奏することは言うまでもない。
【００４６】
Ｄ．実施の形態４
図７に実施の形態４に係る半導体装置４００の構成を示す。図７に示すように半導体装置４００は、図１を用いて説明した半導体基板１と、半導体基板１の凹部９の表面内を含めて、第２の主面ＭＳ２の表面内に全面的に配設された半導体領域ＩＰ３とを有している。
【００４７】
ここで、半導体領域ＩＰ３の不純物の導電型は、半導体基板１の不純物の導電型と同じ導電型に設定されている。
【００４８】
例えば、半導体基板１の不純物の導電型がＮ型である場合には、半導体領域ＩＰ３の不純物の導電型はＮ型に設定する。そして、第１の主面ＭＳ１側にＰ型の半導体領域（図示せず）を設けることで、第２の主面ＭＳ２側がカソードとなったダイオードを得ることができる。
【００４９】
なお、半導体領域ＩＰ３の不純物濃度を半導体基板１の不純物濃度よりも高く設定すれば、図５を用いて説明した実施の形態２と同様に、第２の主面ＭＳ２表面をオーミック接触に適した状態にすることができる。
【００５０】
なお、半導体基板１を用いることにより、先に説明した第１および第２の効果を奏することは言うまでもない。
【００５１】
Ｅ．実施の形態５
図８に実施の形態５に係る半導体装置５００の構成を示す。図８に示すように半導体装置５００は、図１を用いて説明した半導体基板１と、当該半導体基板１の凹部９の底面９２上に配設された電極ＭＬ２と、第２の主面ＭＳ２側の周辺領域１Ａ上に配設された電極ＭＬ１と、凹部９の側面９１上に配設され、電極ＭＬ１とＭＬ２とを電気的に絶縁する絶縁膜ＩＬとを備えている。
【００５２】
このように、半導体基板１の凹部９の底面９２上に配設された電極ＭＬ２と第２の主面ＭＳ２側の周辺領域１Ａ上に配設された電極ＭＬ１とを電気的に絶縁することで、オン抵抗の低減と耐圧とを考慮して決定された厚みＢを有する中央領域１Ｂと周辺領域１Ａとで、異なる機能や特性を有する半導体素子を形成することができる。
【００５３】
Ｆ．実施の形態６
図９に実施の形態６に係る半導体装置６００の構成を示す。図９に示すように半導体装置６００は、図１を用いて説明した半導体基板１と、半導体基板１の凹部９の底面９２の表面内に配設された半導体領域ＩＰ５と、第２の主面ＭＳ２側の周辺領域１Ａの表面内に配設された半導体領域ＩＰ４と、凹部９の側面９１上に配設され、半導体領域ＩＰ４とＩＰ５とを電気的に絶縁する絶縁膜ＩＬとを備えている。
【００５４】
このように、半導体基板１の凹部９の底面９２の表面内に配設された半導体領域ＩＰ５と第２の主面ＭＳ２側の周辺領域１Ａの表面内に配設された半導体領域ＩＰ４とを電気的に絶縁することで、オン抵抗の低減と耐圧とを考慮して決定された厚みＢを有する中央領域１Ｂと周辺領域１Ａとで、異なる機能や特性を有する複数の種類の半導体素子を形成することができる。
【００５５】
例えば、半導体基板１を高抵抗のＮ型基板とし、第１の主面ＭＳ１上に制御電極および第１の主電極を形成し、第１の主面ＭＳ１側にＮチャネルＭＯＳトランジスタを形成する。そして、凹部９の底面９２の表面内の半導体領域ＩＰ５をＰ型半導体領域とし、周辺領域１Ａの表面内の半導体領域ＩＰ４をＮ型半導体領域とし、半導体領域ＩＰ４およびＩＰ５上にそれぞれ第２の主電極を配設する。
【００５６】
これにより、Ｐ型の半導体領域ＩＰ５、Ｎ型の半導体基板１およびＮチャネルＭＯＳトランジスタでＩＧＢＴが構成され、Ｎ型の半導体領域ＩＰ４、Ｎ型の半導体基板１およびＮチャネルＭＯＳトランジスタを構成するＰ型半導体領域でダイオードが構成される。
【００５７】
なお、上記ＩＧＢＴおよびダイオードは、第１および第２の主電極に与える電位を変えることで相補的に動作し、ハーフブリッジを構成することができる。
【００５８】
なお、半導体領域ＩＰ４およびＩＰ５上の第２の主電極は、それぞれカソード電極およびコレクタ電極として動作するが、凹部９の面積を変えることで、カソード電極とコレクタ電極との面積比を変えることができる。
【００５９】
また、周辺領域１Ａに第２の主面ＭＳ２側から、キャリアのライフタイム制御のためのエネルギー線（電子ビーム、イオンビーム等）を照射してライフタイム制御領域を形成し、周辺領域１Ａのみにおいてライフタイム制御を行うこともできる。これにより、ＩＧＢＴの動作を損ねることなく、ダイオードのリカバリを低減させることも可能となる。
【００６０】
なお、半導体装置６００の具体的な構成については、後に、実施の形態７においてさらに説明する。
【００６１】
Ｇ．半導体基板の他の構成例
以上説明した実施の形態１〜６においては、図１に示した２種類の厚みを有する半導体基板１を使用することを前提として説明したが、厚みの異なる領域を有する基板としては、図１に限定されるものではない。
【００６２】
例えば、図１０に示す半導体基板２のように３種類の厚みを有した構成であっても良い。すなわち、第１の主面ＭＳ１とは反対側の第２の主面ＭＳ２に、異なる深さに底面９３および９４を有する２段構造の凹部９Ａを備えている。このため、半導体基板２は、厚みＡの周辺領域２Ａ（第１の領域）と、厚みＢの第１中央領域２Ｂ（第２の領域）と、厚みＣの第２中央領域２Ｃとを有した構成となっている。
【００６３】
すなわち、周辺領域２Ａの厚みＡが最も厚く、凹部９Ａの底面９３から第１の主面ＭＳ１にかけての垂直な方向の厚みが、最も薄い厚みＢであり、凹部９Ａの底面９４から第１の主面ＭＳ１にかけての垂直な方向の厚みが厚みＣであり、厚みＡと厚みＢの中間の厚みとなっている。
【００６４】
ここで、厚みＡおよび厚みＢは、半導体基板１と同様に６インチの半導体ウエハを例に採れば、それぞれ５００〜６５０μｍおよび６０μｍに設定されており、厚みＣは、例えば、１２００Ｖの耐圧の半導体装置を想定した場合１２０μｍに設定される。
【００６５】
このように、半導体基板２は、異なる深さに底面９３および９４を有する凹部９Ａを備えることで３種類の厚みを有することになり、形成される半導体素子の種類を増やすことができる。
【００６６】
また、図１１に示す半導体基板３のように３種類の厚みを有した構成であっても良い。すなわち、第１の主面ＭＳ１とは反対側の第２の主面ＭＳ２に、深さの異なる凹部９および９Ｂを備えている。このため、半導体基板３は、厚みＡの周辺領域３Ａ（第１の領域）と、凹部９の位置に対応する厚みＢの最薄領域３Ｂ（第２の領域）と、凹部９Ｂの位置に対応する厚みＣの中間厚み領域３Ｃとを有した構成となっている。なお、厚みＡ、厚みＢおよび厚みＣの大小関係は半導体基板２と同様である。
【００６７】
以上、３種類の厚みを有する半導体基板について説明したが、３種類の厚みに限定されるものではなく、多段構造の凹部、あるいは深さの異なる複数の凹部を設けることで３種類以上の厚みを有した半導体基板を得ることができる。
【００６８】
また、２種類の厚みを有する半導体基板の構造としては、図１の半導体基板１に限定されるものでなく、図１２に示すような構造であっても良い。
【００６９】
すなわち、図１２に示す半導体基板４は、第２の主面ＭＳ２の一方のサイドに凹部９を有し、凹部９の位置に対応する厚みＢの最薄領域４Ｂ（第２の領域）と、第１領域４Ｂの周囲の厚みＡの周辺領域４Ａ（第１の領域）とを有している。なお、凹部９が設けられたサイドとは逆のサイドは、凹部を有さず、単一の厚み厚みＡだけの単一厚み領域４Ｃ（第１の領域）となっている。
【００７０】
このような構成の半導体基板４においては、最薄領域４Ｂおよび周辺領域４Ａにおいては、半導体基板１と同様に基板の厚み方向に主電流が流れる半導体装置を形成し、単一厚み領域４Ｃにおいては、基板の平面方向に主電流が流れる半導体装置を形成することで、異なる機能や特性を有する複数種類の半導体素子を形成することができる。
【００７１】
また、半導体基板１の凹部９の平面形状は、図２を用いて説明したように周辺領域１Ａで囲まれた矩形であったが、図１３に示すようにストライプ状の形状であっても良い。すなわち、図１３に示す半導体基板５は、その平行する２辺に沿う部分にのみ周辺領域５Ａ（第１の領域）を有し、当該周辺領域５Ａに挟まれた領域が中央領域５Ｂ（第２の領域）であり、そこが凹部９０の配設位置に対応しているので、凹部９０はストライプ状となっている。なお、図１３におけるＹ−Ｙ線での矢示方向の断面が図１に相当する。
【００７２】
なお、半導体基板１のように凹部９の周囲を周辺領域１Ａで囲ったり、半導体基板５のように凹部９０の両サイドに周辺領域５Ａを設けることで、凹部９や凹部９０は基板のほぼ中央に位置することになる。従って、これらの半導体基板を用いて半導体チップを製作する場合に、ダイボンド時に当該半導体チップをダイパッド上に水平に搭載できる。すなわち、４辺あるいは平行する２辺に設けられた周辺領域がダイパッドに接するので、半導体チップがダイパッドに対して傾くことがない。従って、ワイヤボンディングで配線を行う際に、ワイヤと半導体チップとを常に同じ角度でボンディングすることができ、均一なワイヤボンディングが実現できる。この結果、ボンディング部分の接触抵抗の不均一による電流集中を防止することができる。
【００７３】
なお、図１３に示す半導体基板５を得るための半導体ウエハの平面構成を図１４に示す。図１４には、半導体ウエハＷＦ２においてストライプ状の凹部９０を設けた状態を示しており、半導体ウエハＷＦ２の一方の主面に、ストライプ状の複数の凹部９０が並列に配設されている。
【００７４】
この半導体ウエハＷＦ２を所定のダイシングラインに従ってダイシングすることで、複数の半導体基板５を得ることができる。
【００７５】
Ｈ．ダイシングラインと凹部との関係
実施の形態１〜６において説明した半導体装置１００〜６００は、半導体ウエハの状態での製造過程（ウエハプロセス）が終了した後、所定のダイシングラインに従ってダイシングすることで個々に分割されて、独立したチップとなる。
【００７６】
例えば図１および図２に示した半導体基板１を用いる場合のダイシングラインと半導体基板１との位置関係は、図１５に示すような関係となる。
【００７７】
すなわち、半導体基板１が縦方向のダイシングラインＤＬ１と、横方向のダイシングラインＤＬ２によって囲まれている。
【００７８】
ここで、図１５におけるＷ−Ｗ線での断面図を図１６に示す。図１６に示すように、ダイシングラインＤＬ１およびＤＬ２の配設領域の厚みは、厚みＡとなっており、ダイシング時にダイサーの刃が当たって力が加わった場合でも、半導体基板１が撓むことが防止され、撓みによって半導体基板１が破損したり、ダイシングラインが歪んだりすることを防止できる。
【００７９】
図１７に半導体基板１を得るための半導体ウエハＷＦ１に対してダイシングラインＤＬ１およびＤＬ２を設定した状態の平面図を示す。
【００８０】
また、図１８には半導体基板５を得るための半導体ウエハＷＦ２に対してダイシングラインＤＬ１およびＤＬ２を設定した状態の平面図を示す。
【００８１】
なお、図１８に示す半導体ウエハＷＦ２においては、縦方向のダイシングラインＤＬ１は、ストライプ状の凹部９０上を横断しており、厚みの薄い部分を切断することになるが、先に説明したように凹部９０の両サイドは厚い周辺領域５Ａとなっているので、ダイシング時に半導体基板１が撓むことは防止される。
【００８２】
Ｉ．フィールドコンタクトリングと凹部との関係
実施の形態１〜６において説明した半導体装置１００〜６００では、第１の主面の構造については特に言及しなかったが、高電圧の半導体装置においては、半導体チップの周辺部での電界を緩和するために、第１の主面の表面内に、フィールドコンタクトリング（フィールドリミッティングリングとも呼称される）を有した構成が多い。
【００８３】
フィールドコンタクトリングは、基板との間で接合を形成するように、基板の導電型とは反対の導電型の不純物を含んで構成され、ほぼ基板形状に沿った電界を緩和する必要から、厚みの厚い領域に設けることが望ましく、凹部によって厚みが薄くなった領域が、フィールドコンタクトリングにとって必ずしも最適な領域とは言えない場合がある。
【００８４】
そこで、図１９に示すようにフィールドコンタクトリングＦＣＲを、凹部９を囲む周辺領域１Ａに設けることで基板主面に垂直な方向の電界の緩和を有効に行うことができる。
【００８５】
図１９におけるＺ−Ｚ線での断面図を図２０に示す。図２０に示すように、フィールドコンタクトリングＦＣＲの下部には、充分な厚みが確保されているので、過渡的な空乏層の延びに対するマージンを得ることができる。
【００８６】
なお、図１３を用いて説明したストライプ状の凹部９０を有する半導体基板５においても、フィールドコンタクトリングＦＣＲを設けることは不可能ではない。すなわち、凹部９０の位置に対応する中央領域５Ｂの厚みＢが、フィールドコンタクトリングＦＣＲの形成深さよりも厚ければフィールドコンタクトリングＦＣＲを設けることができるので、半導体基板５の周辺領域５Ａだけでなく中央領域５Ｂを横断するようにフィールドコンタクトリングＦＣＲを設けることができる。
【００８７】
なお、図１９においては、フィールドコンタクトリングＦＣＲによって囲まれる凹部９は１つだけであったが、図１１を用いて説明した半導体基板３のように、複数の凹部を有する構成においてもフィールドコンタクトリングを設けることは可能である。
【００８８】
図２１には、フィールドコンタクトリングＦＣＲによって囲まれた領域に２つの凹部１９を有した半導体基板６の構成を示す。図２１において、凹部１９の形成領域以外の領域は厚みが厚い領域であり、図２１におけるＵ−Ｕ線での矢示方向断面は図１１を用いて説明した半導体基板３の断面構造に相当し、Ｖ−Ｖ線での矢示方向断面が図１２を用いて説明した半導体基板４の断面構造に相当すると言うこともできる。
【００８９】
図２１に示す半導体基板６のように、複数の凹部を有する半導体基板を得るための半導体ウエハの平面構成を図２２に示す。図２２には、半導体ウエハＷＦ３において各チップに対応する位置に、それぞれ複数の凹部１９を設けた状態を示しており、半導体ウエハＷＦ３の一方の主面に、複数の凹部１９がマトリクス状に配設されている。この半導体ウエハＷＦ３を所定のダイシングラインに従ってダイシングすることで、複数の半導体基板６を得ることができる。
【００９０】
なお、半導体基板に設ける凹部は、２つに限定されるものでもなく、また、全てが同じ形状に限定されるものでもなく、それぞれの配設位置が対称な位置関係に限定されるものでもない。
【００９１】
例えば、図２３に示す半導体基板６０は、平面形状が矩形の凹部１９１および１９２、平面形状がＬ字形の凹部１９３を有している。凹部１９１と凹部１９２とは、形状は矩形でも面積は異なり、凹部１９１は１つであるが、凹部１９２は複数設けられている。
【００９２】
これらの凹部を有する半導体基板を得るための半導体ウエハの平面構成は、複数の点状の凹部が半導体ウエハの主面一面に密集したような構成となる。
【００９３】
Ｊ．半導体基板の変形例
以上説明した半導体基板１〜６においては、凹部を構成する側面が基板主面に対して垂直をなすように形成されていた。そのため、第２の主面側から凹部を見た場合、凹部の側面は見ることはできなかった。
【００９４】
しかし、図２４に示す半導体基板７の凹部９Ｃのように、凹部９Ｃを構成する側面９６が、基板主面に対して９０°を超える角度θをなすように構成しても良い。これにより、第２の主面側から凹部を見た場合、凹部の側面を見ることができるようになる。ここで、周辺領域７Ａ（第１の領域）は厚みＡを有し、中央領域７Ｂは厚みＢ（第２の領域）を有する。
【００９５】
なお、図２４においては、底面９５に対する側面９６の傾斜角度を角度θとして示しているが、これは底面９５が基板主面と平行であることを前提としての便宜的な表示である。なお、角度θの最大値は１７５°程度である。
【００９６】
このように、側面９６の傾斜角度を９０°を超える角度とすることで、凹部９Ｃが形成された状態の半導体ウエハをスライドさせて搬送するような場合に、凹部９Ｃの角部が搬送装置の何れかの突起部に引っかかることによる搬送エラーや、角部の欠損を防止できる。
【００９７】
また、凹部９Ｃの底面９５の隅に汚染物質や、余分な堆積物が蓄積することも防止できる。
【００９８】
また、図４に示すように、第２の主面ＭＳ２の全面に電極ＭＬを形成する場合や、図５に示すように、第２の主面ＭＳ２の表面内に半導体領域ＩＰ１を形成する場合には、側面に対する電極ＭＬや半導体領域ＩＰ１の形成が容易となる。
【００９９】
なお、図８に示すように、側面上に絶縁膜ＩＬを形成するような場合にも、絶縁膜ＩＬの形成が容易になることは言うまでもない。
【０１００】
Ｋ．実施の形態７
図１１を用いて説明した半導体基板３のように深さの異なる複数の凹部を有することで、複数の厚みを有する半導体基板を得ることができるが、図２５に示すように、同じ深さの凹部を複数設けることで、同種類の複数の素子を形成するような構成としても良い。
【０１０１】
すなわち、図２５に示す半導体基板８は、第１の主面ＭＳ１とは反対側の第２の主面ＭＳ２に、側面９７および底面９８で規定される凹部９Ｄを複数備えている。このため、凹部９Ｄの位置に対応する厚みＢの凹部領域８Ｂ（第２の領域）と、凹部領域８Ｂ以外で厚みＡのメサ領域８Ａ（第１の領域）とを有した構成となっている。
【０１０２】
図２６に半導体基板８を第２の主面側から見た平面形状の一例を示す。図２６に示すように、凹部９Ｄの平面形状はストライプ状であり、複数のストライプ状の凹部９Ｄが半導体基板８の主面内に並列に配設されている。なお図２５において、複数の凹部９Ｄを横切るように切断した断面が図２６の断面構造に相当する。
【０１０３】
なお、半導体基板８の平面形状の他の例を図２７に示す。図２７に示すように、凹部９Ｄの平面形状は矩形状であり、複数の矩形状の凹部９Ｄが半導体基板８の主面内にマトリクス状に配設されている。
【０１０４】
Ｋ−１．装置構成
以下、本発明に係る実施の形態７においては、図２５に示す半導体基板８を用いて構成された半導体装置７００の構成について説明する。なお、半導体基板８の平面形状としては図２６に示す形状を想定する。
【０１０５】
図２８に本発明に係る実施の形態６の半導体装置７００の断面構成を示す。なお、図２８に示す断面構成は、図２５に示す半導体基板８における１つの凹部９Ｄに対応して形成される半導体装置の構成を示している。なお、半導体基板８は高比抵抗のＮ型基板として扱うものとする。
【０１０６】
図２８に示す半導体装置７００においては、半導体基板８の第１の主面ＭＳ１の表面内に全面に渡ってＰ型半導体領域９０２が形成されている。
【０１０７】
そして、第１の主面ＭＳ１の表面からＰ型半導体領域９０２を貫通して半導体基板８内に達する２つのトレンチ９０３が設けられ、トレンチ９０３の内壁面はゲート絶縁膜９０４によって覆われている。さらに、ゲート絶縁膜９０４によって囲まれたトレンチ９０３内の領域には導電体が埋め込まれてゲート電極９０５を構成している。
【０１０８】
また、Ｐ型半導体領域９０２の表面内には、ゲート絶縁膜９０４に少なくとも一部が接するように選択的に形成された比較的高濃度のＮ型半導体領域９０６が配設されている。Ｎ型半導体領域９０６は２つのトレンチ９０３のそれぞれの両サイドに設けられているが、トレンチ間において対向するＮ型半導体領域９０６の間には比較的高濃度のＰ型半導体領域９０７が設けられている。なお、Ｐ型半導体領域９０７は、Ｐ型半導体領域９０２に対する良好な電気的コンタクトを得るための構成である。
【０１０９】
そして、互いに隣接するＮ型半導体領域９０６およびＰ型半導体領域９０７の上部に接するように第１の主電極９０８が配設されている。
【０１１０】
第１の主電極９０８はＮ型半導体領域９０６およびＰ型半導体領域９０７に、外部端子ＥＴから電位を与える電極である。なお、第１の主電極９０８は半導体装置７００の動作に応じて、エミッタ電極として機能する場合もあれば、アノード電極またはソース電極として機能する場合もある。また、ゲート電極９０５には外部端子ＧＴから制御電圧が与えられる。
【０１１１】
また、半導体基板８の第２の主面ＭＳ２に設けられた凹部９Ｄにおいては、底面９８に対応する半導体基板８の表面内にＰ型コレクタ領域９１２が設けられている。
【０１１２】
また、第２の主面ＭＳ２側のメサ領域８Ａの表面内には、Ｎ型半導体領域９１３が設けられている。そして、凹部９Ｄの側面には側壁絶縁膜９１４が設けられており、Ｐ型コレクタ領域９１２とＮ型半導体領域９１３との基板表面での電気的な分離を行う構成となっている。
【０１１３】
そして、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３に接するように第２の主電極９１６ａおよび第３の主電極９１６ｂが配設されている。
【０１１４】
第２の主電極９１６ａは、Ｐ型コレクタ領域９１２に外部端子ＣＴから電位を与える電極であり、第３の主電極９１６ｂはＮ型半導体領域９１３に外部端子ＫＴから電位を与える電極である。なお、第２の主電極９１６ａは、コレクタ電極として機能し、第３の主電極９１６ｂは、半導体装置７００の動作に応じて、カソード電極として機能する場合もあれば、ドレイン電極として機能する場合もある。
【０１１５】
また、メサ領域８Ａ内の第２の主面ＭＳ２寄りの位置に、キャリアのライフタイムが短くなったライフタイム制御領域９１５が設けられている。当該領域は、電子ビームやプロトン、Ｈｅ等のイオンビームの照射により形成される領域である。
【０１１６】
ここで、半導体装置７００は、第１〜第３の主電極に与える電圧条件によりＩＧＢＴ、ダイオードおよびＭＯＳＦＥＴとして動作する。すなわち、外部端子ＥＴが接地電位、外部端子ＣＴが正電位の場合、外部端子ＧＴに与えられる信号に従ってＩＧＢＴとして動作する。
【０１１７】
また、外部端子ＥＴが接地電位、外部端子ＫＴが負電位、外部端子ＧＴにオフ信号が与えられた場合はダイオードとして動作する。
【０１１８】
また、外部端子ＥＴが接地電位、外部端子ＫＴが正電位の場合、外部端子ＧＴに与えられる信号に従ってＭＯＳＦＥＴとして動作する。
【０１１９】
半導体装置７００では、外部端子ＣＴと外部端子ＫＴとが同一の正電位である場合、ＩＧＢＴとして動作するようにＰ型コレクタ領域９１２とＮ型半導体領域９１３（カソード領域）との距離が離れているように設定されている。すなわち、カソードに、設定された微小電流が流れた場合に、コレクタ領域近傍での半導体基板の電位がＰＮ接合の仕事関数差以上になっているように、その間の距離（すなわち抵抗値）が設定されている。
【０１２０】
ここで、ＩＧＢＴとして動作する場合、第１の主電極９０８はエミッタ電極となり、第２の主電極９１６ａはコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
【０１２１】
また、ダイオードとして動作する場合、第１の主電極９０８はアノード電極となり、第３の主電極９１６ｂはカソード電極となり、第１の主面ＭＳ１に形成されＰ型半導体領域９０２はアノード領域、Ｐ型半導体領域９０７はアノードコンタクト領域、第２の主面ＭＳ２側のメサ領域８Ａの表面内に設けられたＮ型半導体領域９１３はカソード領域となる。
【０１２２】
また、ＭＯＳＦＥＴとして動作する場合、第１の主電極９０８は、ソース電極となり、第３の主電極９１６ｂはドレイン電極となり、Ｎ型半導体領域９０６はソース領域となり、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域、Ｎ型半導体領域９１３はドレイン領域となる。
【０１２３】
Ｋ−２．製造方法
以下、製造工程を順に示す断面図である図２９〜図３３を用いて半導体装置７００の製造方法を説明する。
【０１２４】
まず、図２８を用いて半導体基板８および第１の主面ＭＳ１側の構成の製造工程を説明する。
【０１２５】
なお、第１の主面ＭＳ１側の構成は、従来より公知の一般的なＩＧＢＴまたはＭＯＳＦＥＴと同様の製造工程を経て形成されるので、公知の技術について説明を省略する。
【０１２６】
高比抵抗のＮ型の半導体基板８は、耐圧クラスによってその比抵抗や、Ｐ型コレクタ領域９１２の底部とトレンチ９０３の底部との距離Ｌが異なるが、例えば耐圧１２００Ｖクラスの場合は、比抵抗は４０〜６０Ωｃｍ、距離Ｌは１００〜２００μｍ程度に設定され、それよりも耐圧クラスが低ければ比抵抗は低くなり、距離Ｌは短くなる。
【０１２７】
Ｐ型半導体領域９０２は、ＭＯＳＦＥＴおよびＩＧＢＴとして動作する場合は、チャネル領域を含んだボディ領域となるので、ＭＯＳＦＥＴまたはＩＧＢＴの閾値電圧に基づいて不純物濃度や深さが設定される。
【０１２８】
なお、不純物濃度や拡散深さは、イオン注入条件や、熱拡散条件により決定される。例えば、不純物濃度は、通常はＭＯＳＦＥＴのソース電極またはＩＧＢＴのエミッタ電極と接する領域で、１×１０17／ｃｍ3〜１×１０18／ｃｍ3となるように設定され、拡散深さはトレンチ溝９０３を越えない程度に、数μｍの深さに設定される。
【０１２９】
また、トレンチ９０３は、２〜１０μｍのピッチでエッチングにより設けられ、幅は０．５〜３．０μｍ、深さは３〜２０μｍに設定される。
【０１３０】
トレンチ９０３の内壁表面に配設されるゲート絶縁膜９０４は、ＭＯＳＦＥＴを構成する絶縁膜であり、ゲート駆動電圧や飽和電流、容量等に基づいて最適な厚みとなるように設定される。一般的には１０〜２００ｎｍの厚さのシリコン酸化膜が使用され、熱酸化や堆積等により形成される。
【０１３１】
トレンチ９０３内に埋め込まれたゲート電極９０５は、高不純物濃度の多結晶シリコン膜や、例えばタングステンシリサイド等の高融点金属材料、あるいはそれらの多層膜で構成される。一般的には、トレンチ９０３の幅の半分以上の厚さの導電膜を第１の主面ＭＳ１上に堆積した後、異方性エッチング等により平坦化して得られるが、写真製版により所定パターンのマスクを形成した後、導電膜を堆積し、エッチングを行って得ることもできる。
【０１３２】
ここで、ゲート電極９０５の材料の仕事関数値により、Ｐ型半導体領域９０２の最適濃度は変わり、極端な場合、トレンチ９０３側面に沿ってＮ型半導体領域を設け、ゲート絶縁膜に接した領域に、エミッタ領域と同一導電型（Ｎ型）の薄い層を設けたベリッドチャネル構造とする場合もある。
【０１３３】
Ｎ型半導体領域９０６、Ｐ型半導体領域９０７は、何れも写真製版によるパターニングとイオン注入によって形成され、表面濃度が例えば１×１０20／ｃｍ3以上に設定される。
【０１３４】
第１の主電極９０８は、Ｎ型半導体領域９０６およびＰ型半導体領域９０７を覆うように形成された層間絶縁膜（図示せず）を写真製版とエッチングにより選択的に開口し、例えばアルミニウムとシリコンの化合物で構成される導電膜を堆積して形成される。
【０１３５】
また、第１の主電極９０８上に図示していない保護膜が形成され、上記保護膜の所定部分に設けられた開口孔部を介して外部電源に接続される。
【０１３６】
次に、図２９〜図３３を用いて第２の主面ＭＳ２側の構成の製造工程を説明する。なお、以下の説明では、第１の主面ＭＳ１側においては、第１の主電極９０８より下層の構成は形成済みであるものとする。
【０１３７】
まず、第１の主面ＭＳ１側に第１の主電極９０８より下層の構成を形成した後、図２９に示す工程において、第１の主面ＭＳ１上をレジストマスクＲＭ１で覆う。
【０１３８】
そして、第２の主面ＭＳ２上には凹部９Ｄを設けるための開口部を有するレジストマスクＲＭ２を形成し、当該レジストマスクＲＭ２を用いて異方性エッチングにより半導体基板８をエッチングして凹部９Ｄを形成する。
【０１３９】
凹部９Ｄの深さは、半導体装置７００の耐圧クラスや、半導体基板８の最終厚み、およびコスト等に基づいて最適化された値となるように設定される。なお、コストの許す範囲で、前述したようにＰ型コレクタ領域９１２とトレンチ９０３の底部との距離Ｌ（図２８参照）が、例えば耐圧１２００Ｖクラスでは１００〜２００μｍとなるように設定され、それよりも耐圧クラスが低ければ距離Ｌは短くなるように設定される。
【０１４０】
なお、凹部９Ｄの深さの最小値は、ＩＧＢＴのコレクタとしてのＰ型コレクタ領域９１２、ＭＯＳＦＥＴとしてのドレイン領域９１３（図２８参照）に同一電位を与え、ゲート電極９０５にチャネルがＯＮする条件の電圧を印加した場合に、ＩＧＢＴ動作するように設定される。
【０１４１】
従って、凹部９Ｄの深さは半導体基板８のメサ領域８Ａの比抵抗、Ｐ型コレクタ領域９１２の不純物濃度、Ｐ型コレクタ領域９１２とＮ型半導体領域９１３との面積比、定格電流密度、また、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に変化する際の電圧と電流の関係の許容範囲、すなわちスナップバックの許容範囲等に基づいて設定される。
【０１４２】
なお、凹部９Ｄの幅やピッチは任意に設定でき、幅は０．２〜１００μｍが代表値であるが、上述したように、Ｐ型コレクタ領域９１２とＮ型半導体領域９１３との面積比にアンバランスが生じないように設定される。
【０１４３】
また、凹部９Ｄの形成のタイミングは上記に限定されるものではないが、一般的に重金属で構成される電極材料による金属汚染等を考慮すれば、第１の主電極９０８を形成する前が望ましい。
【０１４４】
次に、レジストマスクＲＭ２を除去した後、図３０に示す工程において、第２の主面の全面に絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、選択酸化や堆積によつて形成される。
【０１４５】
そして、図３１に示す工程において、凹部９Ｄの側面９７のみに側壁絶縁膜９１４として残るように異方性エッチングを行う。
【０１４６】
なお、側壁絶縁膜９１４は、Ｐ型コレクタ領域９１２やＮ型半導体領域９１３の形成前後の何れで形成しても良いが、Ｎ型半導体領域９１３およびＰ型コレクタ領域９１２の形成に際しては、凹部９Ｄの側面９７に対応する領域に、Ｎ型半導体領域９１３およびＰ型コレクタ領域９１２に注入される不純物の、数％〜数十％に相当する量の不純物が注入される可能性があるので、Ｎ型半導体領域９１３およびＰ型コレクタ領域９１２の形成前に側壁絶縁膜９１４を形成することが望ましい。
【０１４７】
次に、第２の主面ＭＳ２側のメサ領域８Ａの表面内にイオン注入によりＮ型半導体領域９１３を形成した後、図３２に示す工程において、第２の主面ＭＳ２上に、凹部９Ｄに対応する部分か開口部となったレジストマスクＲＭ３を配設する。そして、凹部９Ｄの底面９８に対応する半導体基板８の表面内にイオン注入によりＰ型コレクタ領域９１２を形成する。Ｐ型コレクタ領域９１２の形成に際してのイオン注入は、基板を傾けて回転させることで斜め方向から注入する斜め回転イオン注入を採用することが望ましい。
【０１４８】
なお、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３は、何れの不純物濃度も１×１０16〜１×１０21／ｃｍ3の範囲に設定される。また、形成順序は基本的にはどちらでも良いが、後に説明するようにＰ型コレクタ領域９１２を先に形成することが望ましい。
【０１４９】
次に、レジストマスクＲＭ３を除去した後、図３３に示す工程において、凹部９Ｄ内をレジストマスクＲＭ４で覆った後、第２の主面ＭＳ２側から、電子線、プロトンあるいはＨｅイオン等を照射することで、メサ領域８Ａ内の第２の主面ＭＳ２寄りの位置に結晶欠陥領域を作り、キャリアのライフタイムを短くしたライフタイム制御領域９１５を形成する。
【０１５０】
なお、ライフタイム制御領域９１５の形成のタイミングは上記に限定されるものではないが、ライフタイム制御領域９１５のアニールによる活性化の程度は、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３の活性化の程度よりも小さくて良いので、Ｐ型コレクタ領域９１２およびＮ型半導体領域９１３のアニール後に形成することが望ましい。
【０１５１】
ライフタイム制御領域９１５は、半導体装置７００がダイオードとして動作する場合、キャリア増幅率を抑制し、リカバリ特性を向上させることができる。
【０１５２】
以後、レジストマスクＲＭ１およびＲＭ４を除去した後、第１の主面ＭＳ１上においては第１の主電極９０８を、第２の主面上においては第２の主電極９１６ａおよび第３の主電極９１６ｂを形成することで半導体装置７００が完成する。
【０１５３】
なお、第２の主電極９１６ａおよび第３の主電極９１６ｂは、金や銀を含む多層金属膜で構成するので、金属汚染を防止するため、ウエハプロセスの最終工程で形成することが望ましい。
【０１５４】
なお、図２８に示した半導体装置７００においては、Ｐ型コレクタ領域９１２に直接に接するように、凹部９Ｄの底面９８に第２の主電極９１６ａが配設され、第２の主電極９１６ａが外部端子ＣＴに接続される構成を示したが、実際には凹部９Ｄの底面９８に第２の主電極９１６ａを設けるのではなく、例えば、図３４に示すように、凹部９Ｄを導体層９２０で埋め込み、導体層９２０の表面上に第２の主電極９１６ａを形成する構成を採る。このようにすることで外部端子ＣＴとの接続が容易にできるとともに、凹部９Ｄが導体層９２０で埋め込まれるので、半導体基板８の機械的強度が増し、半導体装置の製造工程における半導体基板８の取り扱いが容易となる。
【０１５５】
ここで、導体層９２０は、タングステン（Ｗ）やチタン（Ｔｉ）などの高融点金属層で構成すれば良く、図３２を用いて説明したＰ型コレクタ領域９１２の形成後に凹部９Ｄを埋め込む。なお、凹部９Ｄの埋め込みは、製造工程の早い段階で行うことが望ましく、凹部９Ｄを埋め込んだ後に、Ｎ型半導体領域９１３やライフタイム制御領域９１５を形成することで、機械的強度が増した半導体基板８に対してイオン注入を施すことになり、半導体基板８の搬送等の取り扱いが容易となる。
【０１５６】
また、図２８に示した半導体装置７００においては、第２の主電極９１６ａおよび第３の主電極９１６ｂを互いに独立した電極とした構成を示したが、図３５に示す半導体装置７００Ａのように、凹部９Ｄを導体層９２０で埋め込んだ構造とし、Ｎ型半導体領域９１３の表面および導体層９２０の表面上の両方に跨るように共通主電極９１６を配設した構成としても良い。なお、共通主電極９１６は外部端子ＣＴに接続される。
【０１５７】
このような構成において、Ｎ型半導体領域９１３およびＰ型コレクタ領域９１２に同一の正電位が与えられた場合、Ｐ型コレクタ領域９１２とＮ型半導体領域９１３（カソード領域）との距離が離れているように設定されているので、半導体装置７００ＡはＩＧＢＴとして動作することができる。
【０１５８】
なお、半導体装置７００ＡがＩＧＢＴとして動作する場合、第１の主電極９０８はエミッタ電極となり、共通主電極９１６はコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
【０１５９】
また、外部端子ＥＴが接地電位、共通主電極９１６が負電位、外部端子ＧＴにオフ信号が与えられた場合はダイオードとして動作する。
【０１６０】
この場合、第１の主電極９０８はアノード電極となり、共通主電極９１６はカソード電極となり、第１の主面ＭＳ１に形成されＰ型半導体領域９０２はアノード領域、Ｐ型半導体領域９０７はアノードコンタクト領域、第２の主面ＭＳ２側のメサ領域８Ａの表面内に設けられたＮ型半導体領域９１３はカソード領域となる。
【０１６１】
また、半導体装置７００Ａにおいては、第２の主面ＭＳ２上には共通主電極９１６だけを設けることで済むので、第２の主面ＭＳ２側に複数の主電極パターンを設ける場合に比べて製造工程を簡略化できる。
【０１６２】
Ｌ．変形例１
以上説明した実施の形態７の半導体装置７００および７００Ａにおいては、第２の主面ＭＳ２側のメサ領域８Ａの表面内には、Ｎ型半導体領域９１３を設けた構成を示したが、図３６に示す半導体装置７００Ｂのように、Ｎ型半導体領域９１３の代わりに、Ｐ型半導体領域９１２ａを設けた構成としても良い。
【０１６３】
このような構成を採る場合、Ｐ型コレクタ領域９１２とＰ型半導体領域９１２ａとの電気的な分離を行う必要はないので、凹部９Ｄの側面に側壁絶縁膜を設ける必要はない。
【０１６４】
そして、半導体装置７００Ｂにおいては、凹部９Ｄを導体層９２０で埋め込んだ構造とし、Ｐ型半導体領域９１２ａの表面および導体層９２０の表面上の両方に跨るように共通主電極９１６が配設されている。なお、共通主電極９１６は外部端子ＣＴに接続される。
【０１６５】
このような構成において、Ｐ型コレクタ領域９１２およびＰ型半導体領域９１２ａに同一の正電位が与えられた場合、半導体装置７００ＢはＩＧＢＴとして動作することができる。
【０１６６】
すなわち、半導体装置７００ＢがＩＧＢＴとして動作する場合、第１の主電極９０８はエミッタ電極となり、共通主電極９１６はコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
【０１６７】
なお、半導体装置７００Ｂにおいては、先に説明したように、凹部９Ｄの側面には側壁絶縁膜が存在せず、凹部９Ｄを導体層９２０で埋め込むことで、凹部９Ｄの側面を規定するＮ型の半導体基板８に導体層９２０が接することになるので、ＩＧＢＴ動作に際しては電子が導体層９２０を介して外部端子ＣＴに流れやすくなるので、高速動作が可能となる。
【０１６８】
Ｍ．変形例２
以上説明した実施の形態７の半導体装置７００および７００Ａにおいては、第２の主面ＭＳ２側のメサ領域８Ａの表面内には、Ｎ型半導体領域９１３を設けた構成を示したが、図３７に示す半導体装置７００Ｃのように、Ｎ型半導体領域９１３の代わりに、Ｐ型半導体領域９１２ａを設け、さらに凹部９Ｄの側面を規定するＮ型の半導体基板８の表面内にＰ型半導体領域９１２ｂを設け、Ｐ型コレクタ領域９１２とＰ型半導体領域９１２ａとをＰ型半導体領域９１２ｂにより電気的に接続した構成としても良い。
【０１６９】
そして、半導体装置７００Ｃにおいては、凹部９Ｄを導体層９２０で埋め込んだ構造とし、Ｐ型半導体領域９１２ａの表面および導体層９２０の表面上の両方に跨るように共通主電極９１６が配設されている。なお、共通主電極９１６は外部端子ＣＴに接続される。
【０１７０】
このような構成において、Ｐ型コレクタ領域９１２およびＰ型半導体領域９１２ａに同一の正電位が与えられた場合、半導体装置７００ＣはＩＧＢＴとして動作することができる。
【０１７１】
すなわち、半導体装置７００ＣがＩＧＢＴとして動作する場合、第１の主電極９０８はエミッタ電極となり、共通主電極９１６はコレクタ電極となり、第１の主面ＭＳ１に形成されたＮ型半導体領域９０６はエミッタ領域、Ｐ型半導体領域９０２はチャネル領域を含むボディ領域となり、Ｐ型半導体領域９０７はボディコンタクト領域となる。
【０１７２】
なお、半導体装置７００Ｃにおいては、先に説明したように、凹部９Ｄの側面を規定するＮ型の半導体基板８の表面内にはＰ型半導体領域９１２ｂが配設され、凹部９Ｄが導体層９２０で埋め込まれているので、ＩＧＢＴ動作に際してはホールがＰ型半導体領域９１２ｂを介して外部端子ＣＴから半導体装置７００Ｃ内に流れ込みやすくなるので、高速動作が可能となる。
【０１７３】
また、Ｐ型コレクタ領域９１２、Ｐ型半導体領域９１２ａおよびＰ型半導体領域９１２ｂの存在によりＰ型不純物領域の面積が増えるので、ＩＧＢＴ動作時の電流が増え、オン電圧を低減できる。
【０１７４】
なお、Ｐ型半導体領域９１２ｂは、凹部９Ｄの底面９８に対応する半導体基板８の表面内にＰ型コレクタ領域９１２を形成する際の斜め回転イオン注入を利用することで、製造工程を複雑にすることなく形成することが可能である。この場合、Ｐ型コレクタ領域９１２の形成時よりも、さらに基板を傾けることでＰ型半導体領域９１２ｂを形成することができる。
【０１７５】
Ｎ．応用例
実施の形態７として説明した半導体装置７００においては、第１の主面ＭＳ１側に、一般的なトレンチ型素子を形成した構成を示したが、第１の主面ＭＳ１側にトレンチ型素子を変形した構成を採用しても良く、また平面型素子を採用しても良い。また、トランジスタ構造ではなくサイリスタ構造を採用しても良い。
【０１７６】
また、半導体装置７００においては、半導体基板８がＮ型であることを前提としたが、Ｐ型であっても良いことは言うまでもない。
【０１７７】
さらに、半導体装置７００では凹部９Ｄの底面にＰ型コレクタ領域９１２を設けているが、凹部９Ｄの底面の結晶性の粗さ等によっては、凹部９Ｄの底面がＰ型不純物を導入しなくても実質的にＰ型領域として機能する場合には、Ｐ型コレクタ領域は省略しても良い。
【０１７８】
なお、底面の粗さについては、その粗さが粗いほどＰ型に近い特性となり、Ｐ型不純物を導入する場合でも、凹部底面が粗いほど、鋭角部でのキャリア放出エネルギーが小さくなるので、ホールの注入が起こりやすくすることができ、オン電圧を下げることができる。
【０１７９】
このように、Ｐ型コレクタ領域を形成する領域の表面粗さを粗くすることによるオン電圧の低減効果は、半導体基板８の第２の主面ＭＳ２に凹部がなく、Ｐ型コレクタ領域の深さが２．０μｍ以下の、いわゆるＮＰＴ（ノンパンチスルー）型ＩＧＢＴに対しても適用可能である。
【０１８０】
また、半導体装置７００においては、第２の主電極９１６ａおよび第３の主電極９１６ｂを、それぞれ外部端子ＣＴおよび外部端子ＫＴに接続する構成を示したが、第２の主電極９１６ａと第３の主電極９１６ｂとを側壁絶縁膜９１４上を介して接続した構成としても良い。
【０１８１】
また、半導体装置７００では、ダイオードとしてのリカバリを抑制するため、ライフタイム制御領域９１５を設けたが、半導体装置７００の仕様によっては省略できる場合もある。
【０１８２】
逆に、Ｐ型コレクタ領域９１２の不純物濃度によっては、ライフタイム制御領域９１５をＰ型コレクタ領域９１２よりも第１の主面ＭＳ１側寄りの位置にも設けることが望ましい場合もある、また、半導体基板８のほぼ全域に渡ってライフタイム制御領域を設ける場合もある。
【０１８３】
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図面の簡単な説明】
【０１８４】
【図１】本発明に係る半導体装置に使用される半導体基板の構成を示す断面図である。
【図２】本発明に係る半導体装置に使用される半導体基板の構成を示す平面図である。
【図３】本発明に係る半導体装置に使用される半導体基板のウエハ状態での構成を示す平面図である。
【図４】本発明に係る半導体装置の実施の形態１の構成を示す断面図である。
【図５】本発明に係る半導体装置の実施の形態２の構成を示す断面図である。
【図６】本発明に係る半導体装置の実施の形態３の構成を示す断面図である。
【図７】本発明に係る半導体装置の実施の形態４の構成を示す断面図である。
【図８】本発明に係る半導体装置の実施の形態５の構成を示す断面図である。
【図９】本発明に係る半導体装置の実施の形態６の構成を示す断面図である。
【図１０】本発明に係る半導体装置に使用される半導体基板の他の構成例を示す断面図である。
【図１１】本発明に係る半導体装置に使用される半導体基板の他の構成例を示す断面図である。
【図１２】本発明に係る半導体装置に使用される半導体基板の他の構成例を示す断面図である。
【図１３】本発明に係る半導体装置に使用される半導体基板の構成を示す平面図である。
【図１４】本発明に係る半導体装置に使用される半導体基板のウエハ状態での構成を示す平面図である。
【図１５】ダイシングラインの配設位置を示す平面図である。
【図１６】ダイシングラインの配設位置を示す断面図である。
【図１７】ダイシングラインを設定した状態の半導体ウエハの構成を示す平面図である。
【図１８】ダイシングラインを設定した状態の半導体ウエハの構成を示す平面図である。
【図１９】フィールドコンタクトリングの配設位置を示す平面図である。
【図２０】フィールドコンタクトリングの配設位置を示す断面図である。
【図２１】複数の凹部を有する半導体基板の構成を示す平面図である。
【図２２】複数の凹部を有する半導体基板のウエハ状態での構成を示す平面図である。
【図２３】複数の凹部を有する半導体基板の構成を示す平面図である。
【図２４】本発明に係る半導体装置に使用される半導体基板の変形例の構成例を示す断面図である。
【図２５】本発明に係る半導体装置に使用される半導体基板の構成を示す断面図である。
【図２６】本発明に係る半導体装置に使用される半導体基板の構成を示す平面図である。
【図２７】本発明に係る半導体装置に使用される半導体基板の構成を示す平面図である。
【図２８】本発明に係る半導体装置の実施の形態７の構成を示す断面図である。
【図２９】本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
【図３０】本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
【図３１】本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
【図３２】本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
【図３３】本発明に係る半導体装置の実施の形態７の製造工程を説明する断面図である。
【図３４】本発明に係る半導体装置の実施の形態７のより具体的な構成を示す断面図である。
【図３５】本発明に係る半導体装置の実施の形態７の構成において、より限定的な使用形態を示す断面図である。
【図３６】本発明に係る半導体装置の実施の形態７の変形例１の構成を示す断面図である。
【図３７】本発明に係る半導体装置の実施の形態７の変形例２の構成を示す断面図である。
【国際調査報告】
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