(57)【特許請求の範囲】
【請求項１】
貨幣処理機を構成するマザーボードに結合された拡張基板を自動的に認識する制御回路であって、
前記拡張基板は、該拡張基板に実装されている電気回路の種類を特定するための認識コードを出力する認識コード出力手段を備え、
前記マザーボードは、前記認識コードが入力される入力手段と、該入力手段に入力された前記認識コードに基づいて前記拡張基板に実装されている電気回路の種類を判定する入力判定手段と、前記拡張基板に実装されている電気回路との結合制御を行う前記拡張基板の種類毎に設けられた複数の結合手段と、前記結合手段の出力を遅延させる出力遅延手段と、を備え、
前記拡張基板の前記認識コード出力手段は、前記拡張基板が前記マザーボードに結合されると認識コードを出力し、
前記入力判定手段は、前記入力手段に前記認識コード出力手段から認識コードが入力されると、認識コードに応じた前記結合手段をアクティブに切り替えることで前記拡張基板の自動認識を行い、
前記認識コード出力手段と前記結合手段とは双方向可能な単一の入出力信号線で接続されることを特徴とする制御回路。
【請求項２】
前記拡張基板に実装される電気回路は、貨幣の識別処理データのアップロード用、または、識別ログデータのダウンロード用の電気回路であることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記マザーボードは、前記拡張基板の動作機能に係る各種プログラムを実行する主制御手段と、前記認識コード出力手段から出力された認識コードを入力する第２入力手段を有し該第２入力手段に入力された認識コードに基づいて前記拡張基板に実装されている電気回路の種類を判定する第２入力判定手段とを備え、
前記主制御手段は、前記第２入力判定手段の判定結果に対応したプログラムを実行することを特徴とする請求項１又は２に記載の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、貨幣処理機の制御回路に関するものであり、特に拡張基板の自動認識に関する。
【背景技術】
【０００２】
従来、パーソナルコンピュータ（以下、単にＰＣと呼ぶ）もしくは、ＰＣ類を組み込んだ製品にあっては、マザーボードに拡張スロットが取り付けられており、この拡張スロットに通信用の基板やメモリ増設用の基板等の種々機能を有する拡張基板が結合可能に構成され、ＰＣ本体のローコスト化を図ると共に、使用目的に応じた機能追加の自由度を向上している。
また、ＰＣ又はＰＣ類を組み込んだ製品においては、例えば、ＩＳＡ（Industrial Standard Architecture）バスやＰＣＩ（Peripheral Components Interconnect）バスなどに代表される、マザーボードと拡張基板との間のデータ伝送方式を定めた標準規格が存在しており、この標準規格に準拠して設計されているマザーボードと拡張基板との結合は、１つのマザーボードに対して結合される拡張基板の種類に関わらず回路結合が保証される。
ところで近年、上述の標準規格のような汎用的な技術を更に発展させる技術として、複数の拡張スロットに拡張基板を結合させた際に、拡張スロットの位置および拡張基板の種類を認識する技術がある（例えば、特許文献１参照）。
さらに、１つの拡張基板に複数のバス方式のコネクタを装備することにより、マザーボードに拡張基板を結合した際に、拡張基板の側で結合したバスの種類を判別して伝送方式を切り替え、１つの拡張基板で複数のバス方式に対応させるものが提案されている（例えば、特許文献２参照）。
【０００３】
ところで、貨幣の識別処理ソフトおよび貨幣の識別ログデータのように機密性が非常に高いものを取り扱う場合、従来のような汎用的な結合方式および伝送方式では十分なセキュリティレベルが確保できないため、敢えて汎用性の低い独自設計でマザーボードと拡張基板との結合を行う場合がある。
より具体的には、上述の貨幣の識別処理ソフトおよび貨幣の識別ログデータを一例に説明すると、例えば貨幣の識別処理ソフトの場合は、保守業務を行う際に、バージョンアップした識別処理ソフトが記憶されたＲＯＭカセットの拡張基板をマザーボードに結合して、マザーボードの記憶部へＲＯＭカセットに記憶された識別処理ソフトをアップロードする。一方、識別ログデータの場合は、フラッシュＲＯＭカセットをマザーボードに結合して、マザーボードの記憶部に記憶されている識別ログデータをフラッシュＲＯＭカセットにダウンロードする。これら識別処理ソフトおよび識別ログデータは、部外者の手に渡った際に解読されないために、ファイル形式を採用せず且つ一般的なＤＯＳ形式類のようなデータ形式ともしないことが望ましく、上述の汎用的な技術を採用しないで独自の伝送方式を用いていた。
【特許文献１】特開平７−１８２０８１号公報
【特許文献２】特開平１０−３２６１３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した独自の伝送方式を採用した場合、拡張基板をマザーボードに結合する際に、事前に結合する拡張基板の種類に応じた設定をスイッチ等の操作によっておこなうため、作業が煩雑になってしまう。また、拡張基板の結合を行う保守員などが設定を誤った場合に、正常に動作しなかったり、マザーボードや拡張基板が故障する虞があるという課題がある。
【０００５】
そこで、この発明は、独自の伝送方式を採用したマザーボードおよび拡張基板の結合時に、作業が容易になると共に、誤設定を防止して信頼性を向上する制御回路を提供するものである。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、請求項１に記載した発明は、貨幣処理機を構成するマザーボード（例えば、実施の形態におけるマザーボード１００）に結合された拡張基板（例えば、実施の形態における拡張基板２００Ａ〜２００Ｇ）を自動的に認識する制御回路であって、前記拡張基板は、該拡張基板に実装されている電気回路の種類を特定するための認識コードを出力する認識コード出力手段（例えば、実施の形態における第１認識コード出力部２２０，第２認識コード出力部２３０および第３認識コード出力部２４０からなる）を備え、前記マザーボードは、前記認識コードが入力される入力手段（例えば、実施の形態における入力側端子１２０ａ，１２０ｂ，１２０ｃ）と、該入力手段に入力された前記認識コードに基づいて前記拡張基板に実装されている電気回路の種類を判定する入力判定手段（例えば、実施の形態における出力セレクト制御部１２０）と、前記拡張基板に実装されている電気回路との結合制御を行う前記拡張基板の種類毎に設けられた複数の結合手段（例えば、実施の形態における結合専用制御部１３０Ａ〜１３０Ｇ）と、前記結合手段の出力を遅延させる出力遅延手段（例えば、実施の形態における出力ディレイ制御部１４０Ａ〜１４０Ｃ）と、を備え、前記拡張基板の前記認識コード出力手段は、前記拡張基板が前記マザーボードに結合されると認識コードを出力し、前記入力判定手段は、前記入力手段に前記認識コード出力手段から認識コードが入力されると、認識コードに応じた前記結合手段をアクティブに切り替えることで前記拡張基板の自動認識を行い、前記認識コード出力手段と前記結合手段とは双方向可能な単一の入出力信号線（例えば、実施の形態における認識コード信号線２２０Ｓ，２３０Ｓ，２４０Ｓ）で接続されることを特徴とする。
【０００７】
請求項２に記載した発明は、請求項１に記載の発明において、前記拡張基板に実装される電気回路が、貨幣の識別処理データのアップロード用、または、識別ログデータのダウンロード用の電気回路（例えば、実施の形態におけるＲＯＭ３００、フラッシュＲＯＭ３５０）であることを特徴とする。
【０００９】
請求項３に記載した発明は、請求項１又は２に記載の発明において、前記マザーボードが、前記拡張基板の動作機能に係る各種プログラムを実行する主制御手段と、前記認識コード出力手段から出力された認識コードを入力する第２入力手段を有し該第２入力手段に入力された認識コードに基づいて前記拡張基板に実装されている電気回路の種類を判定する第２入力判定手段とを備え、前記主制御手段は、前記第２入力判定手段の判定結果に対応したプログラムを実行することを特徴とする。
【発明の効果】
【００１０】
請求項１に記載した発明によれば、拡張基板の認識コード出力手段から出力された認識コードに基づいて、貨幣処理機のマザーボード側の入力判定部で拡張基板に実装されている電気回路の種類を特定できるため、マザーボードへ拡張基板を結合させる際に自動的に結合手段をアクティブに切り替えることができ、とりわけ貨幣処理機のように独自設計されたマザーボードおよび拡張基板の場合において、マザーボードへの拡張基板の結合時に事前に手動で設定変更を行う場合と比較して、この設定変更を省略できる分だけ作業が容易になり、また、自動的に電気回路の種類が認識されるので誤設定を防止して信頼性を向上することができる効果がある。
さらに、出力遅延手段により結合手段の出力を遅延させることで、結合手段の出力信号と認識コードの信号との伝送を１本の信号線を介して行うことができるため、結合手段の出力と認識コードの信号とをそれぞれ個別の信号線を介して伝送する場合と比較して、信号線を省略することができる分だけ、マザーボードと拡張基板との結合に係る回路部分の小型化を図ることができる効果がある。
【００１１】
請求項２に記載した発明によれば、請求項１の効果に加え、特に、拡張基板に実装される電気回路が貨幣の識別処理データのアップロード用または識別ログデータのダウンロード用の電気回路である場合に、機密性を十分に確保しつつ拡張基板の結合作業を容易に行うことができる効果がある。
【００１３】
請求項３に記載した発明によれば、請求項１又は２の何れか一項の効果に加え、第２入力判定手段の判定結果、すなわち拡張基板に実装されている電気回路の種類の判定結果に対応したプログラムを主制御手段で実行することができるため、拡張回路に実装された電気回路と異なる電気回路用のプログラムを主制御手段で実行するのを防止して、更なる信頼性の向上を図ることができる効果がある。
【発明を実施するための最良の形態】
【００１４】
次に、この発明の実施の形態について図面を参照しながら説明する。
図１は、この発明の実施の形態における貨幣処理装置の制御回路基板等として使用するマザーボード１００と、このマザーボード１００の拡張スロット１１０に対して、拡張スロット２１０の嵌合により結合される拡張基板２００Ａとを示したものである。ここで、拡張基板は、それぞれ機能を異にするＡ〜Ｇタイプまで計７種類の拡張基板２００Ａ〜２００Ｇが存在しており、この実施の形態では主にＡタイプの拡張基板２００Ａを一例に説明する。なお、図示都合上、図１において拡張基板２００Ｂ〜２００Ｇ、ＣＰＵや各入出力ＩＯ等のＩＣ類、および、アドレスバスやデータバス等の信号線などを省略している。
【００１５】
図１に示すように、マザーボード１００は拡張スロット１１０を備えているのに対して、拡張基板２００Ａは拡張スロット２１０を備え、これら拡張スロット１１０，２１０はそれぞれ一対のオス・メス形状を呈し、例えばメス形状の拡張スロット１１０にオス形状の拡張スロット２１０を挿入して結合する嵌合構造となっている。そして拡張スロット１１０と拡張スロット２１０とが嵌合状態となることで、それぞれの拡張スロット１１０，２１０が有する１番〜７番までのピンが互いに同じ番号のピンと接触して導通するようになっている。
【００１６】
Ａタイプの拡張基板２００Ａは、拡張基板２００Ａ〜２００Ｇの全てに各々共通に設けられた第１認識コード出力部２２０、第２認識コード出力部２３０および第３認識コード出力部２４０と、拡張基板２００Ａの結合のみに利用される結合専用回路部２５０Ａと、それぞれ第１認識コード出力部２２０から拡張スロット２１０の１番ピンに至る認識コード信号線２２０Ｓと、第２認識コード出力部２３０から拡張スロット２１０の２番ピンに至る認識コード信号線２３０Ｓと、第３認識コード出力部２４０から拡張スロット２１０の３番ピンに至る認識コード信号線２４０Ｓとを備えている。さらに認識コード信号線２２０Ｓには信号線２５０Ｓが分岐接続され、この信号線２５０Ｓが結合専用回路部２５０Ａに接続されている。
【００１７】
ここで、Ｂ〜Ｇタイプの拡張基板２００Ｂ〜２００Ｇ（図示せず）とＡタイプの拡張基板２００Ａとの相違点を説明する。まず、Ａタイプの拡張基板２００ＡがＡタイプの拡張基板用の結合専用回路部２５０Ａのみを実装しているのに対して、Ｂタイプの拡張基板２００ＢにはＢタイプの拡張基板用の結合専用回路部２５０Ｂが実装されており、この結合専用回路部２５０Ｂが、認識コード信号線２３０Ｓに信号線を介して分岐接続されている。
Ｃタイプの拡張基板２００ＣにはＣタイプの拡張基板用の結合専用回路部２５０Ｃが実装されており、この結合専用回路部２５０Ｃが、認識コード信号線２４０Ｓに信号線を介して分岐接続されている。
一方、Ｄタイプの拡張基板２００Ｄには、Ｄタイプの拡張基板用の結合専用回路部２５０Ｄが実装されており、この結合専用回路部２５０Ｄが拡張スロット２１０の４番ピンに結線された信号線２６４に接続されている。同様に、Ｅタイプの拡張基板２００Ｅには、結合専用回路部２５０Ｅが実装されており、この結合専用回路部２５０Ｅが拡張スロット２１０の５番ピンに結線された信号線２６５に接続されている。さらに、Ｆタイプの拡張基板２００Ｆには、Ｆタイプの拡張基板用の結合専用回路部２５０Ｆが実装されており、この結合専用回路部２５０Ｆが拡張スロット２１０の６番ピンに結線された信号線２６６に接続されている。そして、Ｇタイプの拡張基板２００Ｇには、Ｇタイプの拡張基板用の結合専用回路部２５０Ｇが実装されており、この結合専用回路部２５０Ｇが拡張スロット２１０の７番ピンに結線された信号線２６７に接続されている。
【００１８】
第１認識コード出力部２２０、第２認識コード出力部２３０および第３認識コード出力部２４０は、拡張基板２００Ａ〜２００Ｇの種類を認識するための認識コードを生成するためのもので、拡張基板２００Ａ〜２００Ｇのいずれか一つがマザーボード１００に結合されると、拡張基板２００Ａ〜２００Ｇに実装された結合専用回路部２５０Ａ〜２５０Ｇの種類に応じて、それぞれ図示しない抵抗を介して電源（Ｖｃｃ）へ接続されて単にプルアップされるか、又は、プルアップおよびプルダウンの何れも施されていないオープン状態となる。つまり、第１認識コード出力部２２０から第３認識コード出力部２４０からは、各々実装された拡張基板の種類に応じて予め設定されたＨｉレベル信号又はオープン信号のいずれかの信号が出力されることとなる。なお、第１認識コード出力部２２０から第３認識コード出力部２４０のうち、オープン信号を出力する認識コード出力部については省略しても良い。
【００１９】
ここで、例えば、マザーボード１００の拡張スロット１１０に拡張基板２００Ａ〜２００Ｇが何も挿入されていない場合、拡張スロット１１０の１〜３番ピンの全てにオープン信号が入力されることとなる。つまり、この１〜３番ピン全てにオープン信号が入力される認識コードを何れかの拡張基板の認識コードとして割り当ててしまうと、拡張基板２００Ａ〜２００Ｇが何も挿入されていない場合と区別できなくなってしまう。そのため、拡張基板２００Ａ〜２００Ｇに割り当てられる認識コードは、第１認識コード出力部２２０〜第３認識コード出力部２４０の出力信号のうち少なくともいずれか１つの出力信号が、Ｈｉレベル信号となるように設定される。
【００２０】
また、第１認識コード出力部２２０〜第３認識コード出力部２４０の各出力信号は、Ｈｉレベル信号かオープン信号となるため、Ｈｉレベル信号が出力される認識コード信号線２２０Ｓ〜２４０Ｓのいずれかに接続されるＡタイプからＣタイプまでの各拡張基板用の結合専用回路部２５０Ａ〜２５０Ｃのイネーブル入力部（後述する）を、予めプルアップされたＨｉレベル信号そのものによるアクティブＨｉとする構成にはできず、アクティブＬｏｗとして構成するという制限が生じる。なお、第１認識コード出力部２２０〜第３認識コード出力部２４０が接続されていない信号線２６４〜２６７に接続される結合専用回路部２５０Ｄ〜２５０Ｇのイネーブル入力部に関しては上述の制限は課されずアクティブＨｉの構成としてもよい。
【００２１】
拡張基板２００Ａ〜２００Ｇの第１認識コード出力部２２０から第３認識コード出力部２４０により生成される認識コードは、例えば表１に示すようなパターンで予め設定されている。なお、表１中、「Ｈｉ」はＨｉレベル信号を示し、「−」はオープン信号を示している。
【００２２】
【表１】
0005172389.tif 000002
【００２３】
この表１に示すように、第１認識コード出力部２２０から第３認識コード出力部２４０で生成される認識コードは、予め拡張基板２００Ａ〜２００Ｇ毎に固有のパターンで設定されており、その一例としてＣタイプの拡張基板の場合には、第１認識コード出力部２２０の出力がＨｉレベル、第２認識コード出力部２３０の出力がＨｉレベル、第３認識コード出力部２４０の出力がオープンに設定される。なお、表１において未接続とは、マザーボード１００に拡張基板２００Ａ〜２００Ｇが何れも結合されていない状態であり、この状態には、認識コードを生成する全ての信号がオープン状態になるパターンが割り当てられている。
【００２４】
図２は、拡張基板２００Ａの結合専用回路部２５０Ａの構成の一例であり、Ａタイプの拡張基板２００ＡにＲＯＭ３００（電気回路）が実装されている場合を示している。このＡタイプの拡張基板２００Ａの結合専用回路部２５０Ａは、Ａ結合出力信号（及び後続して出力される後述するマザーボード１００側の出力ディレイ制御部１４０ＡからのＡ結合出力ディレイ信号）がアクティブＬｏｗで出力されると、ＲＯＭ３００のＣＥ（チップイネーブル）端子３１０が動作イネーブル状態になるようになっている。ここで、ＲＯＭ３００内には、予め貨幣の識別を行う識別処理データがインストールされており、この識別処理データが、マザーボード１００の記憶部（図示略）へアップロードされることとなる。
【００２５】
図３は、拡張基板２００Ｂの結合専用回路部２５０Ｂの構成の一例であり、Ｂタイプの拡張基板２００ＢにフラッシュＲＯＭ３５０（電気回路）が実装されている場合を示している。このＢタイプの拡張基板２００Ｂの結合専用回路部２５０Ｂは、Ｂ結合出力信号（及び後続して出力される後述するマザーボード１００側のＢ結合出力ディレイ制御部１４０ＢからのＢ結合出力ディレイ信号）がアクティブＬｏｗで出力されると、フラッシュＲＯＭ３５０のＣＥ（チップイネーブル）端子３６０が動作イネーブル状態になるようになっている。ここで、フラッシュＲＯＭ３５０内には、貨幣の識別を行った結果である識別ログデータがマザーボード１００の記憶部（図示略）からダウンロードされて記憶されるようになっている。なお、図示都合上、Ｃ〜Ｇタイプの結合専用回路部２５０Ｃ〜２５０Ｇを省略するが、例えば、Ｃタイプの拡張基板２００Ｃは、マザーボード１００からＣ結合出力信号がアクティブＬｏｗで出力されると、Ｃタイプの拡張基板２００Ｃの結合専用回路部２５０Ｃの入力端子が動作イネーブルとなるように構成される。Ｄ〜Ｇタイプの結合専用回路部２５０Ｄ〜２５０Ｇについては、アクティブＬｏｗの出力制限が無いことを除いて、Ａ〜Ｃタイプの結合専用回路部２５０Ａ〜２５０Ｃと同様に構成すればよい。また、各結合専用回路部２５０Ａ〜２５０Ｇの機能構成としては、必要とする拡張機能を満たす電気回路が実装されていれば良く、例えば、通信ポートの拡張用のＵＡＲＴ（Universal Receiver Transmitter）や、ＳＩＯ（Serial Input/Output）等の電気回路の構成を実装させるようにしても良い。
【００２６】
マザーボード１００は、貨幣処理機の主制御基板を構成するものであり、図示しないＣＰＵやメモリなどが実装されて各種プログラムが実行可能になっている。マザーボード１００には、上述したＡ〜Ｇタイプの拡張基板２００Ａ〜２００Ｇの種類を自動的に認識してマザーボード１００と拡張基板２００Ａ〜２００Ｇとを回路的に結合させるためのゲート回路１８０を備えている。
【００２７】
ゲート回路１８０は、出力セレクト制御部１２０（入力判定手段）と、Ａタイプの拡張基板２００Ａの制御を行う結合専用制御部１３０Ａ（結合手段）と、Ｂタイプの拡張基板２００Ｂの制御を行う結合専用制御部１３０Ｂ（結合手段）と、Ｃタイプの拡張基板２００Ｃの制御を行う結合専用制御部１３０Ｃ（結合手段）と、Ｄタイプの拡張基板２００Ｄの制御を行う結合専用制御部１３０Ｄ（結合手段）と、Ｅタイプの拡張基板２００Ｅの制御を行う結合専用制御部１３０Ｅ（結合手段）と、Ｆタイプの拡張基板２００Ｆの制御を行う結合専用制御部１３０Ｆ（結合手段）と、Ｇタイプの拡張基板２００Ｇの制御を行う結合専用制御部１３０Ｇ（結合手段）と、出力ディレイ制御部１４０Ａ（出力遅延手段）と、出力ディレイ制御部１４０Ｂ（出力遅延手段）と、出力ディレイ制御部１４０Ｃ（出力遅延手段）とを備えている。
【００２８】
出力セレクト制御部１２０は、拡張スロット１１０に結合された拡張基板２００Ａ〜２００Ｇから受信した認識コードに基づいて、結合専用制御部１３０Ａ〜１３０Ｇのいずれか１つを選択するものである。より具体的には、出力セレクト制御部１２０の入力側端子１２０ａには、抵抗１２１を介して拡張スロット１１０の１番ピンが接続され、入力側端子１２０ｂには、抵抗１２３を介して拡張スロット１１０の２番ピンが接続され、さらに入力側端子１２０ｃには、抵抗１２５を介して拡張スロット１１０の３番ピンが接続されている。また、１番ピンに接続された入力側端子１２０ａは抵抗１２２を介してＧＮＤにプルダウンされ、２番ピンに接続された入力側端子１２０ｂは抵抗１２４を介してＧＮＤにプルダウンされ、さらに、３番ピンに接続された入力側端子１２０ｃは抵抗１２６を介してＧＮＤにプルダウンされている。つまり、拡張スロット１１０の１番ピン〜３番ピンのそれぞれにＨｉレベル信号が入力された場合には出力セレクト制御部１２０の入力側端子１２０ａ〜１２０ｃはＨｉレベルとなり、拡張スロット１１０の１番ピン〜３番ピンのそれぞれにオープン信号が入力された場合には出力セレクト制御部１２０の入力側端子１２０ａ〜１２０ｃはＬｏｗレベルとなる。そして、出力セレクト制御部１２０では、この入力側端子１２０ａ〜１２０ｃにおけるそれぞれの入力信号がＨｉかＬｏｗかを判別できるように構成されている。
【００２９】
また、出力セレクト制御部１２０には、ラッチトリガとしてのシステムリセット信号が入力されるようになっており、電源投入後のシステムリセット終了時に出力セレクト制御部１２０は、例えば入力側端子１２０ａ〜１２０ｃの場合、入力レベルが安定してＨｉかＬｏｗかの判別が確定したときに、出力先で必要とするＡセレクト出力信号からＧセレクト出力信号までの７種類の出力信号の出力レベルをそれぞれ確定する構成となっている。そして、出力セレクト制御部１２０から出力されるＡセレクト出力信号からＧセレクト出力信号は、いずれか１つの出力信号のみがアクティブ出力となるように設定されている。
【００３０】
出力セレクト制御部１２０は、図４に示すようにデコーダ４００を実装しており、このデコーダ４００のイネーブル入力端子Ｇ１にシステムリセット信号であるアクティブＬｏｗの／ＲＥＳＥＴが入力されるようになっている。さらに、第１入力端子４００ａと第２入力端子４００ｂと第３入力端子４００ｃとのそれぞれには、上述した入力側端子１２０ａ〜１２０ｃへの入力すなわち第１認識コード出力部２２０の認識コード信号ａ、第２認識コード出力部２３０の認識コード信号ｂ、および第３認識コード出力部２４０の認識コード信号ｃが入力される。また、デコーダ４００は、出力端子として、「／Ｙ０」〜「／Ｙ７」が設けられており、「／Ｙ１」からはＡセレクト出力信号、「／Ｙ２」からはＢセレクト出力信号、「／Ｙ３」からはＣセレクト出力信号、「／Ｙ４」からはＤセレクト出力信号、「／Ｙ５」からはＥセレクト出力信号、「／Ｙ６」からはＦセレクト出力信号、「／Ｙ７」からはＧセレクト出力信号がそれぞれ出力可能になっている。なお「／Ｙ０」は拡張基板が何も結合されていない場合に信号が出力されるものであり、この実施の形態では利用していない。また、デコーダ４００の「／Ｇ２Ａ」、「／Ｇ２Ｂ」の端子には共通のＧＮＤが接続されている。
【００３１】
ここで、デコーダ４００で入力処理が行われるのは、第１入力端子４００ａ〜第３入力端子４００ｃの３端子に入力される認識コード信号ａ〜ｃが対象であり、これら３端子へ入力される認識コード信号ａ〜ｃがＨｉレベル信号かＬｏｗレベル信号かに応じて、Ａセレクト出力信号〜Ｇセレクト出力信号の７つの出力信号のいずれか１つを選択してＬｏｗレベル信号とし、残りの６つをＨｉレベル信号とする。
このデコーダ４００の入力条件と選択結果との対応関係を表２に示す。
【００３２】
【表２】
0005172389.tif 000003
【００３３】
この表２に示すように、例えば入力条件の認識コード信号ａ，ｂ，ｃが「Ｈｉ，Ｈｉ，Ｌｏｗ」の場合には、Ｃセレクト信号が選択されて、出力結果は、Ａセレクト信号が「Ｈｉ」、Ｂセレクト信号が「Ｈｉ」、Ｃセレクト信号が「Ｌｏｗ」、Ｄセレクト信号が「Ｈｉ」、Ｅセレクト信号が「Ｈｉ」、Ｆセレクト信号が「Ｈｉ」、Ｇセレクト信号が「Ｈｉ」となる。また、認識コード信号ａ，ｂ，ｃが「Ｌｏｗ，Ｌｏｗ，Ｌｏｗ」の場合、すなわち拡張基板２００Ａ〜２００Ｇが何れも結合されていない場合は、Ａセレクト信号からＧセレクト信号のすべてのセレクト信号が「Ｈｉ」となる。これは、後続に結線される回路の選択が不要であることを意味する。
【００３４】
結合専用制御部１３０Ａは、上述した出力セレクト制御部１２０のＡセレクト出力信号がアクティブ出力（Ｌｏｗ）となると、Ａ結合出力信号を出力して拡張基板２００Ａに実装された結合専用回路部２５０Ａの制御部として機能するようになっている。同様に、結合専用制御部１３０Ｂは、Ｂセレクト出力信号がアクティブ出力（Ｌｏｗ）となると、Ｂ結合出力信号を出力して結合専用回路部２５０Ｂの制御部として機能し、結合専用制御部１３０Ｃは、Ｃセレクト出力信号がアクティブ出力（Ｌｏｗ）となるとＣ結合出力信号を出力して結合専用回路部２５０Ｃの制御部として機能する。さらに、結合専用制御部１３０Ｄは、Ｄセレクト出力信号がアクティブ出力（Ｌｏｗ）となるとＤ結合出力信号を出力して結合専用回路部２５０Ｄの制御部として機能し、結合専用制御部１３０Ｅは、Ｅセレクト出力信号がアクティブ出力（Ｌｏｗ）となるとＥ結合出力信号を出力して結合専用回路部２５０Ｅの制御部として機能する。そして、結合専用制御部１３０Ｆは、Ｆセレクト出力がアクティブ出力（Ｌｏｗ）となるとＦ結合出力信号を出力して結合専用回路部２５０Ｆの制御部として機能し、結合専用制御部１３０Ｇは、Ｇセレクト出力がアクティブ出力（Ｌｏｗ）となるとＧ結合出力信号を出力して結合専用回路部２５０Ｇの制御部として機能する。
【００３５】
結合専用制御部１３０Ａには、図５に示すように、論理回路５００が実装されている。この論理回路５００には、Ａセレクト出力信号と、アドレスバスであるＡ０〜Ａ１５のうちＡ１４，Ａ１５の各出力信号とがそれぞれ入力される。例えば、Ａセレクト出力信号がアクティブ出力で、且つ、ＣＰＵが拡張基板２００ＡのＲＯＭ３００にアクセスするべくアドレス空間００００番地〜ＢＦＦＦ番地の範囲を指定した場合に、Ａ結合出力信号がアクティブ出力となり、これにより結合対象となる前述したＲＯＭ３００のＣＥ（チップイネーブル）端子が動作イネーブル状態となる。
【００３６】
結合専用制御部１３０Ｂには、図６に示すように、論理回路５５０が実装されている。この結合専用制御部１３０Ｂも、上述の結合専用制御部１３０Ａと同様な回路構成となっており、論理回路５５０には、Ｂセレクト出力信号と、アドレスバスであるＡ０〜Ａ１５のうちＡ１４，Ａ１５の各出力信号とがそれぞれ入力される。例えば、Ｂセレクト出力信号がアクティブ出力で、且つ、ＣＰＵが拡張基板２００ＢのフラッシュＲＯＭ３５０にアクセスするべくアドレス空間Ｃ０００番地〜ＦＦＦＦ番地の範囲を指定した場合に、Ｂ結合出力信号がアクティブ出力となり、これにより結合対象となる前述したフラッシュＲＯＭ３５０のＣＥ（チップイネーブル）端子が動作イネーブル状態となる。なお、拡張基板２００Ｃ〜拡張基板２００Ｇについても、上述した拡張基板２００Ａ，２００Ｂと同様な構成になっており、結合専用制御部１３０Ｃ〜１３０Ｇは、ＣＰＵが拡張基板２００Ｃ〜２００Ｇにアクセスする際に、Ｃ結合出力信号〜Ｇ結合出力信号を出力して拡張基板２００Ｃ〜２００Ｇに実装されている電気回路のＣＥ端子を動作イネーブル状態とするようになっている。また、本実施例では、拡張基板に実装される電気回路については拡張基板２００ＡではＲＯＭ３００とし、そして拡張基板２００ＢではフラッシュＲＯＭ３５０とし、ＣＥ（チップイネーブル）端子を動作イネーブル状態とする例にて示したが、他の拡張基板２００Ｃ〜２００Ｇについては各々実装される電気回路の種類によっては、ＣＥ（チップイネーブル）端子を動作イネーブル状態とするのに限るのではなく、結合対象となる該電気回路がアクティブ状態として結合されるようになっていれば良い。また同様に、本実施例では拡張基板２００Ａおよび拡張基板２００Ｂではメモリアクセスの関係により、ＣＰＵがアクセスする事を条件として例にして説明したが、他の拡張基板２００Ｃ〜２００ＧについてはＣＰＵのアクセスが条件として限られるものでもない。
【００３７】
出力ディレイ制御部１４０Ａは、上述した結合専用制御部１３０Ａから出力されるＡ結合出力信号を遅延させてＡ結合ディレイ出力信号として出力するものであり、この出力されるＡ結合ディレイ出力信号は拡張スロット１１０の１番ピンを介して拡張基板２００Ａに入力される。同様に、出力ディレイ制御部１４０Ｂは、結合専用制御部１３０Ｂから出力されるＢ結合出力信号を遅延させてＢ結合ディレイ出力信号として出力するものであり、Ｂ結合ディレイ出力信号は、拡張スロット１１０の２番ピンを介して拡張基板２００Ｂに入力される。さらに、出力ディレイ制御部１４０Ｃは、結合専用制御部１３０Ｃから出力されるＣ結合出力信号を遅延させてＣ結合ディレイ出力信号として出力するものであり、Ｃ結合ディレイ出力信号は拡張スロット１１０の３番ピンを介して拡張基板２００Ｃに入力される。ここで、出力ディレイ制御部１４０Ａ〜１４０Ｃを用いてそれぞれＡ結合出力信号〜Ｃ結合出力信号を遅延させるのは、拡張スロット１１０および拡張スロット２１０の１番ピン〜３番ピンに接続される各１本の信号線を用いて双方向に信号のやり取りを行うためであり、その理由について一番ピンを一例に説明すると、Ａ結合出力信号を直接的に結合専用回路部２５０Ａに入力する構成とした場合、Ａ結合出力信号と第１認識コード出力部２２０から出力される認識コード信号ａとが衝突して干渉してしまうため、認識コード信号ａが出力セレクト制御部１２０の入力側端子１２０ａに入力されて判別が確定するまでの間、出力ディレイ制御部１４０Ａの出力をハイインピーダンス状態として禁止することで、認識コード信号ａを優先し、認識コードの判別が確定して一定時間経過した後に遅延したＡ結合出力信号をＡ結合ディレイ出力信号として安定出力させている。なお、出力ディレイ制御部１４０Ｂと出力ディレイ制御部１４０Ｃも出力ディレイ制御部１４０Ａと同様の理由で設けられている。
【００３８】
出力ディレイ制御部１４０Ａ〜１４０Ｃは、図７に示すように、第１フリップフロップ６００および第２フリップフロップ６１０の２つのフリップフロップ回路と、１つのバッファ（ＢＵＦ）６３０とで回路が構成されている。バッファ６３０の入力信号はそれぞれＡ結合出力信号、Ｂ結合出力信号、Ｃ結合出力信号になっていればよい。
次にこの出力ディレイ制御部１４０Ａ〜１４０Ｃにおけるディレイの仕組みについて、図８を参照しながら説明する。
【００３９】
図８において、「ＣＬＫ」は第１フリップフロップ６００に入力されるシステムクロック信号を示しており、「／ＲＥＳＥＴ」は第１フリップフロップ６００に入力されるシステムリセット信号を示している。また、図７，８で示すように、「出力Ｑ１」はシステムクロック信号とシステムリセット信号とに基づいて第１フリップフロップ６００で確定されて出力される出力信号Ｑ１を示している。「出力Ｑ２」は、上述したシステムリセット信号と出力信号Ｑ１とに基づいて第２フリップフロップ６１０で確定されて出力され、バッファ６３０のイネーブル入力部６２０に入力される出力信号Ｑ２を示している。また、「ＢＵＦの入力信号」はバッファ６３０の入力部６４０に入力される入力信号を示しており、例えば、Ａ結合出力信号、Ｂ結合出力信号、およびＣ結合出力信号が入力される。さらに、「ＢＵＦの出力信号」は、出力信号Ｑ２とバッファ６３０に入力される入力信号に基づいてバッファ６３０から出力される出力信号を示している。なお、図８において、各信号の状態を「Ｈ」、「Ｚ」、「Ｌ」で示しており、「Ｈ」はＨｉ、「Ｚ」はハイインピーダンス、「Ｌ」はＬｏｗの状態をそれぞれ意味している。
【００４０】
出力ディレイ制御部１４０Ａ〜１４０Ｃによれば、図８に示すように、システムリセット信号（／ＲＥＳＥＴ）がＨｉとなった後、システムクロック信号（ＣＬＫ）がＬｏｗからＨｉとなるタイミングで出力信号Ｑ１（出力Ｑ１）をＨｉとして、この出力信号Ｑ１（出力Ｑ１）がＨｉとなった後、システムクロック信号（ＣＬＫ）が再びＬｏｗからＨｉとなるタイミングで出力信号Ｑ２（出力Ｑ２）をＨｉとする。つまり、出力ディレイ制御部１４０Ａ〜１４０Ｃに入力されるシステムリセット信号（／ＲＥＳＥＴ）がＨｉとなってから時間Ｔ１が経過した後に出力信号Ｑ２（出力Ｑ２）がＨｉとなり、バッファ６３０においては、システムリセット信号（／ＲＥＳＥＴ）がＬｏｗからＨｉとなる迄の期間、及びその期間に加えてＨｉとなってから時間Ｔ１が経過するまではハイインピーダンス状態が維持され、時間Ｔ１が経過して出力信号Ｑ２（出力Ｑ２）が入力されると、「ＢＵＦの入力信号」であるＡ結合出力信号、Ｂ結合出力信号およびＣ結合出力信号をそれぞれ、「ＢＵＦの出力信号」であるＡ結合ディレイ出力信号、Ｂ結合ディレイ出力信号、および、Ｃ結合ディレイ出力信号として出力する。つまり、出力ディレイ制御部１４０Ａ〜１４０Ｃにより、Ａ結合出力信号、Ｂ結合出力信号およびＣ結合出力信号が、それぞれシステムリセット終了時（システムリセット信号がＨｉとなった時）を起点として、時間Ｔ１だけ遅延されてＡ結合ディレイ出力信号、Ｂ結合ディレイ出力信号、および、Ｃ結合ディレイ出力信号として出力されることとなる。
【００４１】
この実施の形態の貨幣処理装置は上記構成を備えており、次に、この貨幣処理装置の動作、特に、マザーボード１００における拡張基板２００Ａ〜２００Ｇの種類を自動的に認識する動作について説明する。
まず、マザーボード１００の拡張スロット１１０に拡張基板２００Ａの拡張スロット２１０を挿入して嵌合させ、電源を投入すると、拡張基板２００Ａの第１認識コード出力部２２０、第２認識コード出力部２３０、第３認識コード出力部２４０から拡張基板の種類に応じた認識コード信号ａ〜ｃ（例えば、表１に示す「Ｈｉ，−，−」）が出力される。この認識コード信号ａ〜ｃは、電源投入後のシステムリセット終了時（システムリセット信号がＨiとなった時）に、それぞれ出力セレクト制御部１２０の入力側端子１２０ａ，１２０ｂ，１２０ｃに入力されて、出力セレクト制御部１２０にて認識コード信号ａ〜ｃに対応する拡張基板の種類が判定される。
【００４２】
この判定結果に基づいて出力セレクト制御部１２０においてＡセレクト出力信号からＧセレクト出力信号のうちいずれかのセレクト出力信号が結合専用制御部１３０Ａ〜１３０Ｇのうちいずれか１つの該当する結合専用制御部１３０Ａ〜１３０Ｇに対してアクティブ出力（Ｌｏｗ）される。つまり拡張基板２００Ａが接続された場合は、認識コード信号ａに基づいて出力セレクト制御部１２０において拡張基板２００Ａであることが判定されるから、出力セレクト制御部１２０から結合専用制御部１３０ＡにＡセレクト出力信号がアクティブ出力（Ｌｏｗ）されることとなる。
【００４３】
結合専用制御部１３０Ａに対してＡセレクト出力信号がアクティブ入力（Ｌｏｗ）されると、拡張基板２００Ａの結合専用回路部２５０Ａと回路的に結合するためのＡ結合出力信号が結合専用制御部１３０Ａからアクティブ出力（Ｌｏｗ）される。
【００４４】
出力ディレイ制御部１４０ＡにＡ結合出力信号が入力されると、このＡ結合出力信号を電源投入後のシステムリセット終了時（システムリセット信号がＨｉとなった時）を起点として、時間Ｔ１だけ遅延させたＡ結合ディレイ出力信号が出力ディレイ制御部１４０Ａから出力される。そして、出力ディレイ制御部１４０Ａから出力されたＡ結合ディレイ出力信号は、拡張スロット１１０、２１０を介して拡張基板２００Ａの結合専用回路部２５０ＡのＣＥ端子に到達して結合専用回路部２５０Ａが動作イネーブル状態とされる。そしてこの結果、マザーボード１００と拡張基板２００Ａとが回路的に結合された状態となる。なお、拡張基板２００Ａが結合された場合を一例に説明したが、拡張基板２００Ｂ、２００Ｃについても同様の動作となり、上述した説明中の「Ａ」を「Ｂ」又は「Ｃ」に読み替えるだけでよいためここでの詳細説明は省略する。また、拡張基板２００Ｄ〜２００Ｇが結合された場合については、上述した出力ディレイ制御部１４０Ａに相当する構成が省略されている事、および結合専用制御部からの出力がアクティブ出力（Ｌｏｗ）に限らずアクティブ出力（Ｌｏｗ又はＨｉ）となっている事だけであり、それ以外の動作については「Ａ」を「Ｄ」、「Ｅ」、「Ｆ」および「Ｇ」に適宜読み替えるだけでよいため、拡張基板２００Ｂ、２００Ｃと同様に、ここでの詳細説明を省略する。
【００４５】
したがって、上述の実施の形態によれば、拡張基板２００Ａ〜２００Ｇの第１認識コード出力部２２０〜第３認識コード出力部２４０から出力された認識コード信号ａ〜ｃに基づいて、貨幣処理機のマザーボード１００側の出力セレクト制御部１２０で拡張基板２００Ａ〜２００Ｇに実装されている電気回路の種類を特定できるため、マザーボード１００に拡張基板２００Ａ〜２００Ｇを結合させる際に自動的に結合専用回路部２５０Ａ〜２５０Ｇをアクティブに切り替えることができ、とりわけ貨幣処理機のように独自設計されたマザーボード１００および拡張基板２００Ａ〜２００Ｇの場合において、マザーボード１００への拡張基板２００Ａ〜２００Ｇの結合時に事前に手動で設定変更を行う場合と比較して、この設定変更を省略できる分だけ作業が容易になり、また、自動的に電気回路の種類が認識されるので誤設定を防止して信頼性を向上することができる。
【００４６】
また、拡張基板２００Ａ〜２００Ｇに実装される電気回路が貨幣の識別処理データのアップロード用または識別ログデータのダウンロード用の電気回路である場合に、機密性を十分に確保しつつ拡張基板２００Ａ〜２００Ｇのマザーボード１００への結合作業を容易に行うことができる。
【００４７】
さらに、出力ディレイ制御部１４０Ａ〜１４０Ｃにより結合専用制御部１３０Ａ〜１３０Ｃの出力を遅延させることで、結合専用制御部１３０Ａ〜１３０Ｃの出力信号と認識コード信号ａ〜ｃとの伝送を各１本の信号線２２０Ｓ，２３０Ｓ，２４０Ｓを介して行うことができる（双方向可能な単一の入出力信号線で接続される）ため、結合専用制御部１３０Ａ〜１３０Ｃの出力信号と認識コードの信号とをそれぞれ個別の信号線を介して伝送する場合と比較して、信号線を省略することができる分だけマザーボード１００と拡張基板２００Ａ〜２００Ｇとを結合に係る回路部分の小型化を図ることができる。
【００４８】
［他の態様］
なお、上述した実施の形態では、認識コード信号ａ〜ｃが抵抗１２１，１２３，１２５を通じて出力セレクト制御部１２０の入力側端子１２０ａ，１２０ｂ，１２０ｃにそれぞれ入力されると共に、プルダウン用の抵抗１２２，１２４，１２６によってＧＮＤにプルダウンされることによって出力セレクト制御部１２０のデコーダによる入力判定が可能な構成とされているが、この構成に限られず、他の態様として、例えば、上述したマザーボード１００において、出力セレクト制御部１２０とは個別に、結合された拡張基板２００Ａ〜２００Ｇに実装されている電気回路の種類を判定する第２入力判定手段としての入力判定部（図示略）を追加し、この入力判定部の入力部（第２入力手段）に拡張基板２００Ａ〜２００Ｇの第１認識コード出力部２２０〜第３認識コード出力部２４０からそれぞれ出力された認識コード信号ａ〜ｃを入力する構成とし、さらに、この入力された認識コード信号ａ〜ｃに基づいて出力セレクト制御部１２０で拡張基板２００Ａ〜２００Ｇに実装されている電気回路の種類を判定し、主制御手段であるＣＰＵにおいてこの追加した入力判定部で判定された拡張基板２００Ａ〜２００Ｇに実装されている電気回路の種類に応じた各種プログラムを自動的に実行させるようにしても良い。このように出力セレクト制御部１２０とは個別に設けられる入力判定部としては、例えば、ＣＰＵに内蔵される汎用的な入力ポートを用いることもできる。
【００４９】
上述の他の態様のように構成することで、例えば、マザーボード１００に拡張基板２００Ｂを結合し、拡張基板２００Ｂに実装されているフラッシュＲＯＭ３５０に、ＣＰＵの記憶部で記憶管理されている貨幣の識別を行った結果である識別ログデータをダウンロードする作業を行う場合、拡張基板２００Ｂの結合状態の認識がＣＰＵでなされることによって、ダウンロード作業のプログラムを安全且つ確実に実行することが可能となる。また、例えば作業員のミスにより拡張基板２００Ｂ以外の拡張基板が間違って結合された、もしくは拡張基板２００Ａ〜２００Ｇが何も結合されていない場合であっても、ＣＰＵによって拡張基板２００Ａ〜２００Ｇの結合状態が認識可能であるので、ダウンロード作業のプログラム実行を停止させたり、作業員に対して拡張基板２００Ｂの結合を促すガイダンスを液晶等の表示部へ表示する制御処理を行うことが可能となるため、作業ミスやその二次的障害を未然に防止することが可能となり、この結果、更なる信頼性の向上を図ることができる。
【００５０】
また、上述した実施の形態では、それぞれ異なる電気回路を実装した７種類の拡張基板２００Ａ〜２００Ｇの場合を説明したが、これに限られるものではなく、拡張基板の種類を減少させてもよい。例えば、拡張基板を６種類にする場合は、上述したマザーボード１００に実装された結合専用制御部１３０Ｇを省略すればよく、また、拡張基板を５種類以下にする場合も同様に結合専用制御部１３０Ｆ、１３０Ｅ、１３０Ｄを適宜削除すればよい。他方、拡張基板の種類を８種類以上にする場合は、認識コード出力部を適宜増設し、出力セレクト制御部１２０で使用するデコーダ４００の入力系統と出力系統とをそれぞれ増設し、さらに、この増設した出力系統に対して結合専用制御部と出力ディレイ制御部を増設すればよい。
【００５１】
また、認識コード出力部として第１認識コード出力部２２０〜第３認識コード出力部２４０を設けた場合について説明したが、認識コード出力部をＮ個設ける場合には、出力セレクト制御部１２０では最大で（２Ｎ−１）種類のセレクト出力信号が出力可能となり、同様に、セレクト出力信号の出力先である結合専用制御部も最大で（２Ｎ−１）個設けることが可能となるため、（２Ｎ−１）の分だけ回路の自動切換えが実現可能となる。このように構成する場合、ゲート回路１８０（図１参照）を、例えばＰＬＤ（プログラマブル・ロジック・デバイス）で構成すれば、回路設計時に適宜論理回路をプログラム化して書き込むことができるため、必要とするゲートアレイの回路が容易に実現可能となる。
【００５２】
また、認識コード出力部がＮ個設けてある場合には、マザーボード１００と拡張基板２００Ｘとの結合の際に、認識コード信号をマザーボード１００に入力するＮ本の信号線を、認識コード信号が出力セレクト制御部１２０に入力された後、マザーボード１００から拡張基板２００Ｘへの結合ディレイ出力信号を送信する用途で使用可能な双方向の入出力信号線として利用することができる。
【００５３】
なお、上述した実施の形態において、拡張スロット１１０および拡張スロット２１０のピンアサインを便宜上１番〜７番に割り当てて説明したが、このピンアサインは一例であり、このピンアサインに限定されるものではない。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態の貨幣処理機に係る拡張基板の自動認識を行う制御回路を示す構成図である。
【図２】本発明の実施の形態におけるＡタイプの拡張基板の結合専用回路部の構成図である。
【図３】本発明の実施の形態におけるＢタイプの拡張基板の結合専用回路部の構成図である。
【図４】本発明の実施の形態における出力セレクト制御部の構成図である。
【図５】本発明の実施の形態におけるＡタイプの拡張基板用の結合専用制御部の構成図である。
【図６】本発明の実施の形態におけるＢタイプの拡張基板用の結合専用制御部の構成図である。
【図７】本発明の実施の形態における出力ディレイ制御部の構成図である。
【図８】本発明の実施の形態における出力ディレイ制御部の動作を示すタイミングチャートである。
【符号の説明】
【００５５】
１００  マザーボード
２００Ａ  拡張基板
２２０  第１認識コード出力部（認識コード出力手段）
２３０  第２認識コード出力部（認識コード出力手段）
２４０  第３認識コード出力部（認識コード出力手段）
１２０ａ，１２０ｂ，１２０ｃ  入力側端子（入力手段）
１２０  出力セレクト制御部（入力判定手段）
１３０Ａ〜１３０Ｇ  結合専用制御部（結合手段）
３００  ＲＯＭ（電気回路）
３５０  フラッシュＲＯＭ（電気回路）
２２０Ｓ，２３０Ｓ，２４０Ｓ  認識コード信号線（入出力信号線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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