(57)【特許請求の範囲】
【請求項１】
２次元に配された光電変換素子と、
前記光電変換素子にて生じた電荷に基づく信号が出力される複数の垂直信号線と、
各前記垂直信号線に出力された信号を保持する信号保持部と、
複数の前記信号保持部から信号が出力されるブロック配線と、
前記ブロック配線から信号が出力される共通信号線と、
前記ブロック配線と前記共通信号線との導通を制御するスイッチと、
前記共通信号線の電位をリセット電位に設定するためのリセット手段とを有する光電変換装置において、
前記信号保持部は、前記光電変換素子にて生じた電荷に基づく信号を保持する第１の信号保持部と、前記光電変換素子にて生じた電荷に基づく信号に重畳したノイズ信号を保持する第２の信号保持部とを有し、
前記ブロック配線は、複数の前記第１の信号保持部から信号が出力される第１のブロック配線と、複数の前記第２の信号保持部から信号が出力される第２のブロック配線とをそれぞれ複数有し、
前記共通信号線は、複数の前記第１のブロック配線からの信号が転送される第１の共通信号線と、複数の前記第２のブロック配線からの信号が転送される第２の共通信号線とを有し、
前記スイッチは、前記第１のブロック配線と前記第１の共通信号線とを接続する第１のスイッチと、前記第２のブロック配線と前記第２の共通信号線とを接続する第２のスイッチとを有し、
更に、前記第１のブロック配線と前記第２のブロック配線との導通を制御するスイッチを有することを特徴とする光電変換装置。
【請求項２】
更に、前記第１の共通信号線と前記第２の共通信号線との導通を制御するスイッチを有することを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第１の共通信号線と前記第２の共通信号線との導通を制御するスイッチが複数配されていることを特徴とする請求項２に記載の光電変換装置。
【請求項４】
少なくとも、前記第１の信号保持部と前記第２の信号保持部とから信号が読み出された後には、前記リセット手段によるリセット動作と前記第１のブロック配線と前記第２のブロック配線とを導通させる制御とが同時に行われる期間を有することを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項５】
２次元に配された光電変換素子と、
前記光電変換素子にて生じた電荷に基づく信号を保持する複数のメモリから構成される第１の信号保持部と、該第１の信号保持部の各メモリに接続された第１のスイッチと、それぞれに前記第１のスイッチが複数接続された複数の第１の信号線と、前記第１の信号線を第２の信号線に接続するための第２のスイッチとを有し、前記第１の信号保持部の各メモリに保持された信号を前記第１のスイッチ、前記第１の信号線、及び前記第２のスイッチを介して前記第２の信号線に選択的に読み出す第１の信号読み出し部と、
前記光電変換素子にて生じた電荷に基づく信号に重畳したノイズ信号を保持する複数のメモリから構成される第２の信号保持部と、該第２の信号保持部の各メモリに接続された第３のスイッチと、それぞれに前記第３のスイッチが複数接続された複数の第３の信号線と、前記第３の信号線を第４の信号線に接続するための第４のスイッチとを有し、前記第２の信号保持部の各メモリに保持される信号を前記第３のスイッチ、前記第３の信号線、及び前記第４のスイッチを介して前記第４の信号線に選択的に読み出す第２の信号読み出し部と、
前記第２の信号線と前記第４の信号線の電位をリセット電位に設定するためのリセット手段とを有する光電変換装置において、
前記第１の信号線と前記第３の信号線との導通を制御する第５のスイッチを有することを特徴とする光電変換装置。
【請求項６】
前記第２の信号線と前記第４の信号線との導通を制御する第６のスイッチを有することを特徴とする請求項５に記載の光電変換装置。
【請求項７】
前記第６のスイッチが複数配されていることを特徴とする請求項６に記載の光電変換装置。
【請求項８】
前記複数の光電変換素子と、前記複数の第１の保持容量及び前記複数の第２の保持容量との間に、複数の増幅部を有することを特徴とする請求項５乃至７のいずれか１項に記載の光電変換装置。
【請求項９】
前記複数の増幅部は、クランプ動作が可能であることを特徴とする請求項８に記載の光電変換装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される画像信号を処理する画像処理部とを備えることを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置に関し、特に信号読み出し回路に関するものである。
【背景技術】
【０００２】
光電変換装置は近年デジタルカメラなどに用いられている。この光電変換装置の代表的な種類として、ＣＣＤ型やＭＯＳ型光電変換装置が挙げられる。ＭＯＳ型光電変換装置は、フォトダイオード等の光電変換素子を含む基本セル（画素）が２次元に配置された画素部と、画素部からの信号を保持する信号保持部と、信号保持部からの信号を外部へ出力するための共通信号線（水平信号線）とを有する。
【０００３】
光電変換装置は、多画素化、大判化が進んでおり、これに伴ってスイッチ用トランジスタ数の増大や信号線の長尺化によって寄生容量を含む共通信号線の配線容量が大きくなる傾向にある。また多画素化に対応して、信号読み出しの高速化が求められている。信号読み出しの速度には、共通信号線の配線容量に加えて共通信号線のリセット動作が影響を与える。ここで、共通信号線のリセットとは、信号を読み出す前もしくは読み出した後に、信号線の電位を所定の電位に設定することをいう。
【０００４】
特許文献１には、共通信号線の配線容量を低減するため、画素部からの信号をブロック配線に読み出した後、共通信号線へ出力する構成を有する光電変換装置が記載されている。
【０００５】
共通信号線のリセット動作に関しては、特許文献２には複数の共通信号線同士を接続するスイッチを有する構成が記載されている。
【特許文献１】特開２００３−２２４７７６号公報
【特許文献２】特開平１０−１９１１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、共通信号線の配線容量を低減する構成について検討されているものの、そのリセット方法、具体的にはブロック配線のリセット動作についての検討が充分ではなかった。上述したように、多画素化と信号読出しの高速化を両立するためには、共通信号線の配線容量低減だけでは充分でない場合があった。
【０００７】
このような課題に鑑み本発明は、光電変換装置においてリセット動作を高速に行うことが可能な光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の光電変換装置は、２次元に配された光電変換素子と、前記光電変換素子にて生じた電荷に基づく信号が出力される複数の垂直信号線と、各前記垂直信号線に出力された信号を保持する信号保持部と、複数の前記信号保持部から信号が出力されるブロック配線と、前記ブロック配線から信号が出力される共通信号線と、前記ブロック配線と前記共通信号線との導通を制御するスイッチと、前記共通信号線の電位をリセット電位に設定するためのリセット手段とを有する光電変換装置において、前記信号保持部は、前記光電変換素子にて生じた電荷に基づく信号を保持する第１の信号保持部と、前記光電変換素子にて生じた電荷に基づく信号に重畳したノイズ信号とを保持する第２の信号保持部を有し、前記ブロック配線は、複数の前記第１の信号保持部から信号が出力される第１のブロック配線と、複数の前記第２の信号保持部から信号が出力される第２のブロック配線とをそれぞれ複数有し、前記共通信号線は、複数の前記第１のブロック配線からの信号が転送される第１の共通信号線と、複数の前記第２のブロック配線からの信号が転送される第２の共通信号線とを有し、前記スイッチは、前記第１のブロック配線と前記第１の共通信号線とを接続する第１のスイッチと、前記第２のブロック配線と前記第２の共通信号線とを接続する第２のスイッチとを有し、更に、前記第１のブロック配線と前記第２のブロック配線との導通を制御するスイッチを有することを特徴とする。
【０００９】
本発明の光電変換装置は、２次元に配された光電変換素子と、前記光電変換素子にて生じた電荷に基づく信号を保持する複数のメモリから構成される第１の信号保持部と、該第１の信号保持部の各メモリに接続された第１のスイッチと、それぞれに前記第１のスイッチが複数接続された複数の第１の信号線と、前記第１の信号線を第２の信号線に接続するための第２のスイッチとを有し、前記第１の信号保持部の各メモリに保持された信号を前記第１のスイッチ、前記第１の信号線、及び前記第２のスイッチを介して前記第２の信号線に選択的に読み出す第１の信号読み出し部と、前記光電変換素子にて生じた電荷に基づく信号に重畳したノイズ信号を保持する複数のメモリから構成される第２の信号保持部と、該第２の信号保持部の各メモリに接続された第３のスイッチと、それぞれに前記第３のスイッチが複数接続された複数の第３の信号線と、前記第３の信号線を第４の信号線に接続するための第４のスイッチとを有し、前記第２の信号保持部の各メモリに保持される信号を前記第３のスイッチ、前記第３の信号線、及び前記第４のスイッチを介して前記第４の信号線に選択的に読み出す第２の信号読み出し部と、前記第２の信号線と前記第４の信号線の電位をリセット電位に設定するためのリセット手段とを有する光電変換装置において、前記第１の信号線と前記第３の信号線との導通を制御する第５のスイッチを有することを特徴とする。
【発明の効果】
【００１０】
本発明の光電変換装置によれば、リセット動作を高速に行うことが可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明の光電変換装置は、光電変換に基づく信号を保持する信号保持部（第１の信号保持部）と、この信号に重畳したノイズ信号を保持する信号保持部（第２の信号保持部）とを有している。そして第１の信号保持部からの信号が出力される第１のブロック配線と、第２の信号保持部からの信号が出力される第２のブロック配線およびこれらブロック配線から信号が出力される共通信号線とを有している。このような構成において、第１、第２のブロック配線同士の導通を制御するスイッチとを有する。このような構成によって、ブロック配線を所定の電位に設定するリセット動作を高速に行うことが可能となる。
【００１２】
リセット動作とは、共通信号線及びブロック配線をある所定の電位（リセット電位）に設定することであって、共通信号線及びブロック配線に充電された電荷を電源等に排出することである。ここで、リセット信号は、光電変換素子の電荷に基づく信号の振幅に比べて小さくほぼ一定の値であるため、リセット動作を短時間で行うことが可能である。つまり上述の第２のブロック配線のリセット動作は比較的短時間で行うことが可能である。しかし、光電変換素子の電荷に基づく信号の振幅はリセット信号に比べて大きく、信号を出力するために共通信号線やブロック配線に充電された電荷も多くなる。つまり、第１のブロック配線のリセット動作は第２のブロック配線のリセット動作に比べて時間がかかる。このように多くの電荷を排出する配線と、リセット動作を短時間で行うことが可能な配線とを導通させることで、配線の抵抗を低減しリセット動作を短時間で行うことが可能となる。
【００１３】
また更に、共通信号線をリセット電位に設定するためのリセット手段を共通信号線に配することで、ブロック配線を高速にリセット電位に設定することが可能となり、読み出す際の画像信号が安定し、画質の向上した画像信号を得ることが可能となる。
【００１４】
まず、光電変換装置の一例を、図６を用いて説明する。図６は、光電変換装置１００を説明する模式図である。１０１は光電変換素子を含む画素が２次元に配列する画素部であり、１０２ａ及び１０２ｂは画素部１０１からの信号を読み出すための読み出し回路部である。画素部１０１からの信号は１０２ａ及び１０２ｂへ振り分けて出力されており、１０２ａ及び１０２ｂは同一の構成を有している。１０６ａ及び１０６ｂは共通信号線部であり読み出し回路部１０２ａ及び１０２ｂからの信号が出力され、１０５ａ及び１０５ｂの読み出し増幅部を経て、１０７ａ及び１０７ｂの出力端子部からそれぞれ出力される。１０２、１０６までを含めて信号読み出し部とする。１０３ａ及び１０３ｂは水平走査回路部、１０４は垂直走査回路部であり、画素部から信号を読み出す信号を出力する部分である。
【００１５】
次に、本発明の実施形態について述べる。
【００１６】
（第１の実施形態）
本実施形態の光電変換装置を、図１を用いて説明する。図１は、図６の画素部１０１から出力端子部１０７までに対応する図面であり、簡単のため、出力端子部１０７ａへ出力される経路のみを示したものである。
【００１７】
まず、画素部１０１には画素１２６が複数配列している。画素１２６には、光電変換素子であるフォトダイオード（以下ＰＤと称する）ＰＤ、光電変換素子からの電荷を転送する転送用ＭＯＳトランジスタＴｘが含まれる。更に、光電変換素子からの電荷が転送されるフローティングディフュージョン領域（以下ＦＤと称する）ＦＤ、ＦＤとＰＤとをリセットするためのリセット用ＭＯＳトランジスタＲｅｓが含まれる。そして、ＦＤに転送された電荷に基づく信号を出力するための増幅用ＭＯＳトランジスタＳＦとが含まれる。このような構成の画素１２６からの信号が垂直出力線１２７に出力される。この垂直出力線１２７には複数の画素１２６が接続されており、更に、この垂直出力線１２７の複数が配列している。
【００１８】
垂直出力線１２７の信号は、読み出し回路部１０２ａへ出力される。１２５は各垂直出力線１２７に配された列増幅部であり、クランプ部を含んでいる場合もある。１０８は列増幅部１２５にて増幅された信号を保持するメモリ部であり、例えば、各垂直出力線１２７に対して２つのメモリＳ１とＮ１とが配されている。１２８はメモリ部１０８に信号を入力し保持させるためのスイッチ群を示しており、１０９はメモリ部１０８から信号を出力するためのスイッチ群である。メモリ部１０８からの信号はスイッチ群１０９のスイッチを経てブロック配線へ出力される。つまり、スイッチ１２８、メモリ部１０８、スイッチ群１０９、ブロック配線の順に接続されている。例えば、メモリＳ１やメモリＳ５からスイッチＭ１やスイッチＭ９を介してブロック配線１１４Ｓへ出力される。図１では、８本のブロック配線を示しており、それぞれ１１４Ｓ、１１５Ｓ、１１６Ｓ、１１７Ｓ１１４Ｎ、１１５Ｎ、１１６Ｎ、１１７Ｎである。各ブロック配線には、スイッチ群１０９中の複数のスイッチの出力端が接続されており、複数のメモリを接続からの信号が選択的に出力される。
【００１９】
そして、図６に示す読み出し回路部１０２ａから共通信号線部１０６ａへ信号が出力され、共通信号線部１０６ａからの信号は読み出し増幅部１０５ａを経て出力端子部１０７ａから出力される。図１では、４本の共通信号線１１８Ｓ、１１８Ｎ、１１９Ｓ、１１９Ｎを示している。各ブロック配線はスイッチ群１２３あるいは１２４を介してそれぞれ１つの共通信号線と接続されている。例えば、ブロック配線１１４Ｓ及び１１６Ｓは共通信号線１１８Ｓに出力される。言い換えれば、スイッチ群１２３あるいは１２４のスイッチ１つの入力端が、共通接続されたスイッチ群１０９の出力端と接続される構造である。
【００２０】
このような共通信号線までの一連の構成（読み出し部）について説明する。本実施形態では、メモリＳ１などからの信号が出力される経路である第１の信号読み出し部と、メモリＮ１などからの信号が出力される経路である第２の信号読み出し部とを有する。具体的に、第１の信号読み出し部は次に示す構成を有する。その構成とは、第１の信号保持部（Ｓ１、Ｓ２等）、第１のスイッチ（１０９の一部）、第１の信号線（ブロック配線１１４Ｓ、１１６Ｓ等）、第２のスイッチ（１２３あるいは１２４の一部）、第２の信号線（共通信号線１１８Ｓ等）である。また、第２の信号読み出し部は次に示す構成を有する。その構成とは、第２の信号保持部（Ｎ１、Ｎ２等）、第３のスイッチ（１０９の一部）、第３の信号線（ブロック配線１１４Ｎ、１１６Ｎ等）、第４のスイッチ（１２３あるいは１２４の一部）、第４の信号線（共通信号線１１８Ｎ等）である。これら読み出し部はそれぞれ示した順番に構成が配されている。
【００２１】
そして、共通信号線１１８Ｓ及び１１８Ｎからの信号が読み出し増幅部１１０から、共通信号線１１９Ｓ及び１１９Ｎからの信号が読み出し増幅部１１１からそれぞれ差動出力される。また、１２２は各共通信号線を所定の電位に設定するリセット動作のためのリセット手段を示している。本実施形態ではＭＯＳトランジスタによって構成されている。このようなブロック配線を有する構成によって共通信号線に接続するスイッチの数を削減することが可能となるため、共通信号線の配線容量を削減することが可能となり、信号読み出し及び共通信号線のリセットの高速化が図れる。
【００２２】
このような光電変換装置における画素１２６からの信号の読み出しについて説明する。本実施形態の画素１２６からは、ＰＤにて生じた電荷に基づく光信号と、光信号に重畳したＰＤ及びＦＤをリセットした際のノイズを含むリセット信号とが出力される。この光信号と光信号に重畳したリセット信号が列増幅部１２５の入力段の容量Ｃｏにてクランプ（差分）され、列増幅部１２５から出力される。ここで、メモリＮ１には、リセット状態の列増幅部１２５からの信号、即ち参照電圧Ｖｒｅｆに基づく列増幅部１２５のオフセットを含む信号が保持される。そして、メモリＳ１には、列増幅部１２５にて差分された光信号と、光信号に重畳した増幅部のオフセットが保持される。メモリＳ１に保持された信号はブロック配線１１４Ｓ及び共通信号線１１８Ｓを経て読み出し増幅部１１０に入力される。メモリＮ１に保持された信号はブロック配線１１４Ｎ及び共通信号線１１８Ｎを経て読み出し増幅部１１０に入力される。そして、メモリＳ１に保持された信号とメモリＮ１に保持された信号との差分が取られ、増幅部のオフセットなどのノイズ成分が除去された光信号が出力される。
【００２３】
ここで光信号をＳ信号とし、Ｓ信号に重畳したノイズ成分をＮ信号と称する。最終的にＳ信号からＮ信号を除去することで画像用の信号を得ることが出来る。このＮ信号とは、例えば画素のリセット信号、増幅部のオフセット、また画素のリセット信号及び増幅部のオフセットを含んでいる信号等がある。メモリ部１０８において、光信号を含む信号を保持するメモリをＳとし、増幅部のオフセットなどを含む信号を保持するメモリをＮとして示している。また、メモリ部１０８において、数字は垂直信号線の１列目、２列目といった配列を示す。更に、ブロック配線においても符号のＳはＳ信号が転送される配線であることを示しており、符号のＮはＮ信号が転送される配線であることを示している。つまり、光信号用のブロック配線１１４Ｓ、１１５Ｓ、１１６Ｓ、１１７Ｓと、ノイズ信号用のブロック配線１１４Ｎ、１１５Ｎ、１１６Ｎ、１１７Ｎとなっている。
【００２４】
ここで、本実施形態においては、上述した差分する信号の対がそれぞれ出力されるブロック配線の対の導通を制御する接続スイッチ（第５のスイッチ）１３０、１３１、１３２、１３３が配されている。例えば、ブロック配線１１４Ｓと１１４Ｎとの導通を制御する接続スイッチ１３０である。接続スイッチ１３０、１３１、１３２、１３３をオンすることで対となるブロック配線同士が導通し、ブロック配線の電位を同等にすることができる。更に、共通信号線に設けられたリセット手段１２２によってリセットされる間に接続スイッチ１３０、１３１、１３２、１３３をオンすることで、リセット手段１２２からブロック配線までの抵抗を小さくすることが可能となる。接続スイッチ１３０、１３１、１３２、１３３はスイッチ群１２３、１２４の対となるスイッチの入力端を導通させているともいえる。従って、リセット動作にかかる時間を短縮することが可能となる。また、Ｓ信号が出力されたブロック配線とＮ信号が出力されたブロック配線とを接続することで、２本のブロック配線を用いＳ信号の電荷を排出することができるため、リセット動作を高速にすることが可能となる。
【００２５】
次に、図２のパルス図を用いて、図１の構成の光電変換装置の駆動について説明する。図２のＭ１からＭ１０は、図１のスイッチ群１０９のスイッチＭ１〜Ｍ１０に入力される駆動パルスをそれぞれ示している。パルスＭ１〜Ｍ１０がＨｉになると対応するスイッチＭ１〜Ｍ１０がオン状態になり、各メモリからブロック配線に信号が読み出される。φ１２３及びφ１２４はスイッチ群１２３及びスイッチ群１２４に入力される駆動パルスであり、パルスがＨｉになると対応するスイッチ群１２３及びスイッチ群１２４がオン状態となる。φＣＨＲはリセット手段１２２に入力される駆動パルスであり、φＳＷ１及びφＳＷ２は接続スイッチ１３０、１３１、１３２、１３３に入力される駆動パルスを示している。本実施形態では、φＣＨＲとφＳＷ１とφＳＷ２とは同じタイミングで駆動している。
【００２６】
このような駆動パルスに基づいて、信号がどのように読み出されるかを説明する。パルスＭ１〜Ｍ４がＨｉになることでスイッチＭ１〜Ｍ４がオン状態になり、同時にパルスφ１２３がＨｉになっているので、スイッチ群１２３もオン状態となっている。つまり、Ｓ１、Ｎ１、Ｓ２、Ｎ２の各メモリからの信号がスイッチ群１０９を介してブロック配線１１４Ｓ、１１４Ｎ、１１５Ｓ、１１５Ｎにそれぞれ転送される。そして、ブロック配線１１４Ｓ、１１４Ｎ、１１５Ｓ、１１５Ｎに転送された信号がスイッチ群１２３を介して第１の共通信号線１１８Ｓ、第２の共通信号線１１８Ｎ、第３の共通信号線１１９Ｓ、第４の共通信号線１１９Ｎへと出力される。以降、パルスＭ５〜Ｍ８、Ｍ９〜Ｍ１２、Ｍ１３〜Ｍ１６がＨｉになるタイミングでメモリ部１０８からの信号が選択的に出力されていく。パルスＭ１３〜Ｍ１６がＨｉになると、スイッチＭ１３〜Ｍ１６がオン状態になり、メモリＳ７、Ｎ７、Ｓ８、Ｎ８から信号がそれぞれブロック配線１１６Ｓ、１１６Ｎ、１１７Ｓ、１１７Ｎへと出力される。同時にφ１２４がＨｉになっているので、ブロック配線１１６Ｓ、１１６Ｎ、１１７Ｓ、１１７Ｎから共通信号線１１８Ｓ、１１８Ｎ、１１９Ｓ、１１９Ｎへと出力される。これら対の信号は読み出し増幅部１０５に含まれる読み出し増幅部１１０、１１１にて差動増幅されて出力端子部１０７からそれぞれ出力される。
【００２７】
ここで、φＣＨＲがＨｉになるときに、共通信号線１１８Ｓ、１１８Ｎ、１１９Ｓ、１１９Ｎに設けられたリセット手段１２２が動作し、共通信号線がリセット電位に設定（リセット）される。このφＣＨＲはＭ１〜Ｍ１６がＬｏｗになるときにＨｉとなる。つまり、信号が出力されている間にφＣＨＲはＨｉにならない。また、φＣＨＲと同じタイミングでφＳＷ１がＨｉとなり、ブロック配線１１４Ｓ及び１１４Ｎを接続する接続スイッチ１３０と、ブロック配線１１５Ｓ及び１１５Ｎを接続する接続スイッチ１３１がオンとなる。更に、φＣＨＲと同じタイミングでφＳＷ２もＨｉとなり、ブロック配線１１６Ｓ及び１１６Ｎを接続するスイッチ１３２と、ブロック配線１１７Ｓ及び１１７Ｎを接続するスイッチ１３３がオンとなる。ここで、φ１２３あるいはφ１２４がＨｉとなるため、共通信号線のリセット電圧ＶＣＨＲがスイッチ群１２３あるいは１２４を介してブロック配線に供給される。φＳＷ１あるいはφＳＷ２もこれらと同じタイミングでＨｉとなるため、対となるブロック配線同士が導通するため、いずれのブロック配線も速やかにリセット電位に基づいてリセットすることが可能となる。また、ブロック配線自体にリセット手段を設ける必要がないため省スペース化を図ることが可能となる。φＳＷ１あるいはφＳＷ２は、少なくとも信号を読み出した後にφＣＨＲと同時にＨｉになる期間があればよい。
【００２８】
ここで、各ブロック配線にてリセット電位に対してオフセットが残ってしまった場合にも、対となるブロック配線が導通されていることによりそれぞれに同じオフセットがのるため、差分をとれば問題とならない。
【００２９】
以上の構成によって、ブロック配線を接続するスイッチを設けない方式に対しリセット時間を２５％程度の時間に短縮することが可能となった。
【００３０】
（第２の実施形態）
本実施形態を図２（Ｂ）を用いて説明する。図２（Ｂ）は第１の実施形態に記載の光電変換装置の、第１の実施形態とは異なる駆動を示しており、接続スイッチ１３０、１３１、１３２、１３３の駆動が異なり、φＳＷ１、φＳＷ２がＨｉとなっている時間が多くなっている。
【００３１】
具体的には、ブロック配線１１６Ｓ、１１６Ｎ、１１７Ｓ、１１７Ｎに信号が読み出されていない間には、パルスφＳＷ２がＨｉとなっており、対となるブロック配線同士が導通している。このように、対となるブロック配線の電位を一定にすることに充分に時間を取ることが可能となる。また、ブロック配線１１４Ｓ、１１４Ｎ、１１５Ｓ、１１５Ｎに信号が読み出されていない間には、パルスφＳＷ１がＨｉとなっており同様の動作を行うことができる。
【００３２】
本実施形態の動作を行うことで、信号が読み出されていない間のブロック配線のリセット動作に充分に時間をとることが可能となる。
【００３３】
（第３の実施形態）
本実施形態では、第１の実施形態及び第２の実施形態に適用可能な水平走査回路について説明する。図３は、図６の水平走査回路部１０３ａ、１０３ｂの構成を詳細に示している。まず、基準クロックが入力される水平走査回路には走査回路、論理回路、バッファ回路とを有し、最終的に各ブロック配線に対応して端子ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４があり、基準クロックに応じて出力される。水平走査回路からのパルスは基準クロックとともに論理演算部に入力され、φＣＨＲ、φ１２３、φ１２４、φＳＷ１、φＳＷ２などが出力される。本実施形態では、φＣＨＲをスイッチ群１０９を開閉するパルスを使って生成しているため、タイミングを合わせてリセット動作を行うことが可能となる。
【００３４】
（第４の実施形態）
本実施形態の光電変換装置を、図４を用いて説明する。図１と同様の構成については同じ符号を付している。本実施形態では、共通信号線１１８Ｓ、１１８Ｎ、１１９Ｓ、１１９Ｎにも、それらを導通させるためのスイッチ（第６のスイッチ）１３４、１３５が設けられている。スイッチ１３４、１３５の駆動はφＳＷ３によってなされ、φＳＷ３はφＣＨＲと同じパルスである。このような構成によって、共通信号線のリセット動作にかかる時間を短縮できると共に、リセット手段からブロック配線までの抵抗を低減することが可能となるため、ブロック配線のリセット動作にかかる時間の短縮も行うことが可能となる。
【００３５】
さらに、図５のようにスイッチ（第６のスイッチ）１３６、１３７を設けてもよい。スイッチ１３６、１３７の配置は、リセット手段１２２、その他のスイッチ１３４、１３５との配置のバランスを踏まえて配している。このような構成によって、更に共通信号線のリセット動作にかかる時間を短縮することが可能となる。スイッチ１３６、１３７の駆動もφＳＷ３によってなされる。φＳＷ３はφＣＨＲと同じパルスである。
【００３６】
以上のように、スイッチ１３４、１３５を設けて導通させることで、対となる共通信号線同士で信号出力の際に充電した電荷を平均化しつつリセット動作を行うことが可能となる。従って、リセット動作後の電荷残りの影響を抑制し、更に、信号出力の際に充電した電荷を２本の共通信号線を介して排出することで、リセット動作にかかる時間を短縮することができる。なお、ブロック配線のスイッチ１３０〜１３３を有さない場合においても、共通信号線にスイッチ１３４〜１３７を設けることによって、スイッチ１３４〜１３５を設けない場合に比べて４０％程度のリセット時間にすることが可能となる。
【００３７】
（第５の実施形態）
第１乃至第３の実施形態に記載の光電変換装置の応用例として、デジタルスチルカメラやカムコーダ−などの撮像システムに適用した場合を説明する。本実施形態では、撮像システムとしてデジタルスチルカメラに用いた場合を説明する。
【００３８】
図７はデジタルスチルカメラの構成図である。被写体の光学像は、レンズ８０２等を含む光学系によって光電変換装置８０４の撮像面に結像される。レンズ８０２の外側には、レンズ８０２のプロテクト機能とメインスイッチを兼ねるバリア８０１が設けられうる。レンズ８０２には、それから出射される光の光量を調節するための絞り８０３が設けられうる。光電変換装置８０４から複数チャンネルで出力される撮像信号は、撮像信号処理回路８０５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路８０５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器８０６でアナログ−ディジタル変換される。Ａ／Ｄ変換器８０６から出力される画像データは、信号処理部（画像処理部）８０７によって各種の補正、データ圧縮などがなされる。光電変換装置８０４、撮像信号処理回路８０５、Ａ／Ｄ変換器８０６及び信号処理部８０７は、タイミング発生部８０８が発生するタイミング信号にしたがって動作する。
【００３９】
８０５から８０８は、光電変換装置８０４と同一チップ上に形成されてもよい。また、各ブロックは、全体制御・演算部８０９によって制御される。その他、画像データを一時的に記憶するためのメモリ部８１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部８１１を備える。記録媒体８１２は、半導体メモリ等を含んで構成され、着脱が可能である。さらに、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部８１３を備えてもよい。
【００４０】
次に、図７の動作について説明する。バリア８０１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器８０６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部８０９が絞り８０３を開放にする。光電変換装置８０４から出力された信号は、撮像信号処理回路８０５をスルーしてＡ／Ｄ変換器８０６へ提供される。Ａ／Ｄ変換器８０６は、その信号をＡ／Ｄ変換して信号処理部８０７に出力する。信号処理部８０７は、そのデータを処理して全体制御・演算部８０９に提供し、全体制御・演算部８０９において露出量を決定する演算を行う。全体制御・演算部８０９は、決定した露出量に基づいて絞りを制御する。
【００４１】
次に、全体制御・演算部８０９は、光電変換装置８０４から出力され信号処理部８０７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ８０２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ８０２を駆動し、距離を演算する。
【００４２】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、光電変換装置８０４から出力された撮像信号は、撮像信号処理回路８０５において補正等がされ、Ａ／Ｄ変換器８０６でＡ／Ｄ変換され、信号処理部８０７で処理される。信号処理部８０７で処理された画像データは、全体制御・演算部８０９によりメモリ部８１０に蓄積される。
【００４３】
その後、メモリ部８１０に蓄積された画像データは、全体制御・演算部８０９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体８１２に記録される。また、画像データは、外部Ｉ／Ｆ部８１３を通してコンピュータ等に提供されて処理されうる。
【００４４】
このような撮像システムにおいて、リセット動作にかかる時間を短縮することが可能となり、画像データの高速出力が可能となった。また、高速な画像表示が容易になった。また、後段の撮像信号処理回路、Ａ／Ｄ変換器及び信号処理部などでの処理時間を取ることが出来るため、精度よい画像信号を得ることも可能となる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施形態を説明する光電変換装置の模式図
【図２】第１及び第２の実施形態を説明する駆動パルス
【図３】第３の実施形態を説明する水平走査回路部の模式図
【図４】第４の実施形態を説明する模式図
【図５】第４の実施形態を説明する模式図
【図６】本発明に係る、光電変換装置の平面模式図
【図７】第５の実施形態における撮像システムのブロック図
【符号の説明】
【００４６】
１０１  画素部
１０２  読み出し回路部
１０５  読み出し増幅部
１０６  共通信号線部
１０７  出力端子部
１０８  メモリ部
１０９、１２３、１２４  スイッチ群
１１４Ｓ、１１５Ｓ、１１６Ｓ、１１７Ｓ  光信号用ブロック配線
１１４Ｎ、１１５Ｎ、１１６Ｎ、１１７Ｎ  基準信号用ブロック配線
１３０、１３１、１３２、１３３  接続スイッチ
１２２  リセット手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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