(57)【要約】本発明の横型短チャネルＤＭＯＳ１０Ａは、Ｐ−型の半導体基体１０８の表面に形成されたＮ−型エピタキシャル層１１０と、このＮ−型エピタキシャル層１１０の表面近傍に形成されチャネル形成領域Ｃを含むＰ型ウェル１１４と、このＰ型ウェル１１４の表面近傍に形成されたＮ＋型ソース領域１１６と、Ｎ−型エピタキシャル層１１０の表面近傍に、Ｐ型ウェル１１４と接しないように形成されたオン抵抗低減用Ｎ型ウェル１３４と、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍に形成されたＮ＋型ドレイン領域１１８と、Ｎ＋型ソース領域１１６からＮ＋型ドレイン領域１１８に至る領域のうち少なくともチャネル形成領域Ｃの上部にゲート絶縁膜１２０を介して形成されたポリシリコンゲート電極１２２と、ポリシリコンゲート電極１２２と接続されたゲート抵抗低減用金属層１３０とを備えている。このため、本発明の横型短チャネルＤＭＯＳ１０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
2004038805.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体の表面に形成された第１導電型のエピタキシャル層と、
この第１導電型のエピタキシャル層の表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型のエピタキシャル層の表面近傍に、前記第２導電型のウェルと接しないように形成され、前記第１導電型のエピタキシャル層よりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項２】
請求項１に記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型のエピタキシャル層の表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項３】
請求項２に記載の横型短チャネルＤＭＯＳにおいて、前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項４】
請求項２又は３に記載の横型短チャネルＤＭＯＳにおいて、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記第１導電型のエピタキシャル層と対峙していることを特徴とする横型短チャネルＤＭＯＳ。
【請求項５】
半導体基体の表面に形成されたエピタキシャル層と、
このエピタキシャル層の表面近傍に形成された第１導電型のウェルと、
この第１導電型のウェルの表面近傍に形成されチャネル形成領域を含む、第１導電型と反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記エピタキシャル層の表面近傍に、前記第１導電型のウェルと接するように、かつ、前記第２導電型のウェルと接しないように形成され、前記第１導電型のウェルよりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項６】
請求項５に記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型のウェルの表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項７】
請求項６に記載の横型短チャネルＤＭＯＳにおいて、前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項８】
請求項６又は７に記載の横型短チャネルＤＭＯＳにおいて、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記エピタキシャル層と対峙していることを特徴とする横型短チャネルＤＭＯＳ。
【請求項９】
半導体基体の表面近傍に形成された第１導電型のウェルと、
この第１導電型のウェルの表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記半導体基体の表面近傍に、前記第１導電型のウェルと接するように、かつ、前記第２導電型のウェルと接しないように形成され、前記第１導電型のウェルよりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項１０】
請求項９に記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型のウェルの表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１１】
請求項１０に記載の横型短チャネルＤＭＯＳにおいて、
前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１２】
請求項１０又は１１に記載の横型短チャネルＤＭＯＳにおいて、
前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記半導体基体と対峙していることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１３】
請求項１に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）半導体基体の表面に第１導電型のエピタキシャル層が形成された半導体基体を準備する第一の工程と、
（ｂ）前記第１導電型のエピタキシャル層の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記第１導電型のエピタキシャル層の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記第１導電型のエピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第四の工程と、
（ｅ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第五の工程と、
（ｆ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第六の工程と、をこの順序で含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１４】
請求項１３に記載の横型短チャネルＤＭＯＳの製造方法において、前記第三の工程においては、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１５】
請求項１４に記載の横型短チャネルＤＭＯＳの製造方法において、前記第三の工程においては、前記第１導電型のオン抵抗低減用ウェルに接しないように前記第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１６】
請求項１４又は１５に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１７】
請求項５に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）半導体基体の表面にエピタキシャル層が形成された半導体基体を準備する第一の工程と、
（ｂ）前記エピタキシャル層の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記半導体基体に第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記エピタキシャル層の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第二の工程よりも高濃度の第１導電型の不純物を打ち込んで、前記第１導電型のウェルと接するように前記第１導電型のオン抵抗低減用ウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記エピタキシャル層の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第四の工程と、
（ｅ）前記第３のイオン打ち込み用マスクを除去後、前記第１導電型のエピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の工程と、
（ｆ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六の工程と、
（ｇ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第七の工程と、をこの順序で含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１８】
請求項１７に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第１導電型のウェルにおける前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１９】
請求項１８に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第１導電型のオン抵抗低減用ウェルに接しないように前記第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項２０】
請求項１８又は１９に記載の横型短チャネルＤＭＯＳの製造方法において、前記第五の工程においては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項２１】
請求項９に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）半導体基体を準備する第一の工程と、
（ｂ）この半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記半導体基体に第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第二の工程よりも高濃度の第１導電型の不純物を打ち込んで、前記第１導電型のウェルと接するように前記第１導電型のオン抵抗低減用ウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第四の工程と、
（ｅ）前記第３のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の工程と、
（ｆ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六の工程と、
（ｇ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第七の工程と、をこの順序で含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項２２】
請求項２１に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第１導電型のウェルにおける前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項２３】
請求項２２に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第１導電型のオン抵抗低減用ウェルに接しないように前記第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項２４】
請求項２２又は２３に記載の横型短チャネルＤＭＯＳの製造方法において、前記第五の工程においては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項２５】
請求項１乃至１２のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、電力用ＭＯＳＦＥＴとして好適に用いられる横型短チャネルＤＭＯＳ及びその製造方法に関する。また、本発明は、この横型短チャネルＤＭＯＳを備えた半導体装置に関する。
【背景技術】  図１３は、従来の横型短チャネルＤＭＯＳ９０の断面図である。この横型短チャネルＤＭＯＳ９０は、図１３に示すように、Ｐ−型半導体基体９０８の表面近傍に形成されたＮ−型エピタキシャル層９１０と、
Ｎ−型エピタキシャル層９１０の表面近傍に形成されチャネル形成領域Ｃを含むＰ型ウェル９１４と、
Ｐ型ウェル９１４の表面近傍に形成されたＮ＋型ソース領域９１６と、
Ｎ−型エピタキシャル層９１０の表面近傍に形成されたＮ＋型ドレイン領域９１８と、
チャネル形成領域Ｃの上部にゲート絶縁膜９２０を介して形成されたポリシリコンゲート電極９２２と、を備えている（例えば、特開平８−２１３６１７号公報（第２頁、図１）及び山崎浩著「パワーＭＯＳＦＥＴの応用技術」日刊工業新聞社（初版第８刷）、１９９８年１０月２３日、図２．１及び第９頁〜第１２頁参照。）。
そして、横型短チャネルＤＭＯＳ９０においては、Ｎ＋型ソース領域９１６はソース電極９２６を介して図示しないソース端子に接続され、Ｎ＋型ドレイン領域９１８はドレイン電極９２８を介して図示しないドレイン端子に接続され、ポリシリコンゲート電極９２２は図示しないゲート端子に接続されている。また、Ｐ−型半導体基体９０８は０Ｖに固定されたグランド９３２に接続されている。
しかしながら、この横型短チャネルＤＭＯＳ９０においては、ポリシリコンゲート電極の抵抗が高いため、高速スイッチングが容易ではないという問題点があった。
図１４は、従来の他の横型短チャネルＤＭＯＳ９２の断面図である。この横型短チャネルＤＭＯＳ９２は、図１４に示すように、層間絶縁膜９２４上に形成されたゲート抵抗低減用金属層９３０が、ポリシリコンゲート電極９２２と接続された構造を有している。このため、この横型短チャネルＤＭＯＳ９２によれば、ゲート抵抗低減用金属層９３０がポリシリコンゲート電極９２２に接続されているため、全体としてゲート電極層の抵抗が低くなり、高速スイッチングが可能となっている。
しかしながら、この横型短チャネルＤＭＯＳ９２においては、ポリシリコンゲート電極９２２とゲート抵抗低減用金属層９３０とを接続するために設けられる層間絶縁膜９２４のコンタクトホール（Ａ）、並びにゲート抵抗低減用金属層９３０とソース電極９２６及びドレイン電極９２８とを電気的に分離するための分離領域（Ｂ）が必要であるため、ポリシリコンゲート電極９２２のゲート長が長くなり、結果的にオン抵抗が大きくなってしまうという問題点があった。
そこで、本発明は上記のような問題を解決するためになされたもので、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することを目的とする。また、本発明は、そのような優れた横型短チャネルＤＭＯＳを製造することができる横型短チャネルＤＭＯＳの製造方法を提供することを目的とする。
【発明の開示】
本発明の第１の態様に係る横型短チャネルＤＭＯＳは、
半導体基体の表面に形成された第１導電型のエピタキシャル層と、
この第１導電型のエピタキシャル層の表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型のエピタキシャル層の表面近傍に、前記第２導電型のウェルと接しないように形成され、前記第１導電型のエピタキシャル層よりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする。
このため、本発明の第１の態様に係る横型短チャネルＤＭＯＳによれば、前記第１導電型のエピタキシャル層の表面近傍に前記第２導電型のウェルと接しないように第１導電型のオン抵抗低減用ウェルが形成され、この第１導電型のオン抵抗低減用ウェルの表面近傍に前記第１導電型のドレイン領域が形成されているため、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流経路の大部分は抵抗の低い第１導電型のオン抵抗低減用ウェルとなるため、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、本発明の第１の態様に係る横型短チャネルＤＭＯＳは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、本発明の第１の態様に係る横型短チャネルＤＭＯＳによれば、前記第１導電型のエピタキシャル層よりも高濃度の第１導電型の不純物を含む前記第１導電型のオン抵抗低減用ウェルを別途設けることとしたので、前記第１導電型のエピタキシャル層の不純物濃度自体を高くしなくてもオン時におけるオン抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
本発明の第１の態様に係る横型短チャネルＤＭＯＳにおいては、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、１×１０＋１８個／ｃｍ３以上であり、前記第１導電型のエピタキシャル層の不純物濃度は、１×１０＋１７個／ｃｍ３以下であることが好ましい。
このように構成することにより、第１導電型のオン抵抗低減用ウェルの抵抗を十分に低減するとともに、横型短チャネルＤＭＯＳの耐圧性能を十分維持することができる。この観点からは、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、２×１０＋１８個／ｃｍ３以上であることがより好ましく、５×１０＋１８個／ｃｍ３以上であることがさらに好ましい。また、前記第１導電型のエピタキシャル層の不純物濃度は、５×１０＋１６個／ｃｍ３以下であることがより好ましく、２×１０＋１６個／ｃｍ３以下であることがさらに好ましい。
本発明の第１の態様に係る横型短チャネルＤＭＯＳにおいては、前記第１導電型のエピタキシャル層の表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることが好ましい。
このように構成することにより、この第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、この第２導電型の拡散層を避けてこの第２導電型の拡散層より深い部分（第１導電型のエピタキシャル層）を流れるため、オン抵抗を増加させることもない。
この観点からは、前記第２導電型の拡散層の不純物濃度は、３×１０＋１６個／ｃｍ３〜５×１０＋１８個／ｃｍ３の範囲にあることがより好ましく、１×１０＋１７個／ｃｍ３〜１×１０＋１８個／ｃｍ３の範囲にあることがさらに好ましい。
本発明の第１の態様に係る横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることが好ましい。
このように構成することにより、バイアスされていない前記第２導電型の拡散層が前記第１導電型のオン抵抗低減用ウェルに接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
本発明の第１の態様に係る横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記第１導電型のエピタキシャル層と対峙していることが好ましい。
このように構成することにより、第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、ゲート絶縁膜の厚さを厚くすることができる。このため、前記ゲート電極をフィールド酸化膜を介して前記第１導電型のエピタキシャル層と対峙させるように構成することができ、その結果、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。
本発明の第２の態様に係る横型短チャネルＤＭＯＳは、
半導体基体の表面に形成されたエピタキシャル層と、
このエピタキシャル層の表面近傍に形成された第１導電型のウェルと、
この第１導電型のウェルの表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記エピタキシャル層の表面近傍に、前記第１導電型のウェルと接するように、かつ、前記第２導電型のウェルと接しないように形成され、前記第１導電型のウェルよりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする。
このため、本発明の第２の態様に係る横型短チャネルＤＭＯＳによれば、前記エピタキシャル層の表面近傍に前記第２導電型のウェルと接しないように第１導電型のオン抵抗低減用ウェルが形成され、この第１導電型のオン抵抗低減用ウェルの表面近傍に前記第１導電型のドレイン領域が形成されているため、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流経路の大部分は抵抗の低い第１導電型のオン抵抗低減用ウェルとなるため、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、本発明の第２の態様に係る横型短チャネルＤＭＯＳは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、本発明の第２の態様に係る横型短チャネルＤＭＯＳによれば、前記第１導電型のウェルよりも高濃度の第１導電型の不純物を含む前記第１導電型のオン抵抗低減用ウェルを別途設けることとしたので、前記第１導電型のウェルの不純物濃度を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
さらにまた、このような横型短チャネルＤＭＯＳと他の素子（例えば、論理回路）を集積した半導体装置などにおいては、エピタキシャル層の内部に第１導電型のウェルを形成したことにより、横型短チャネルＤＭＯＳの耐圧を第１導電型のウェルの不純物濃度で制御できるようになる結果、エピタキシャル層の不純物濃度を他の素子（例えば、論理回路）に適した濃度（例えば、第１導電型のウェルより低濃度）にすることができ、さらに特性の優れた半導体装置とすることができる。
本発明の第２の態様に係る横型短チャネルＤＭＯＳにおいては、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、１×１０＋１８個／ｃｍ３以上であり、前記第１導電型のウェルの不純物濃度は、１×１０＋１７個／ｃｍ３以下であることが好ましい。
このように構成することにより、第１導電型のオン抵抗低減用ウェルの抵抗を十分に低減するとともに、横型短チャネルＤＭＯＳの耐圧性能を十分維持することができる。この観点からは、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、２×１０＋１８個／ｃｍ３以上であることがより好ましく、５×１０＋１８個／ｃｍ３以上であることがさらに好ましい。また、前記第１導電型のウェルの不純物濃度は、５×１０＋１６個／ｃｍ３以下であることがより好ましく、２×１０＋１６個／ｃｍ３以下であることがさらに好ましい。
本発明の第２の態様に係る横型短チャネルＤＭＯＳにおいては、前記第１導電型のウェルの表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることが好ましい。
このように構成することにより、この第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、この第２導電型の拡散層を避けてこの第２導電型の拡散層より深い部分（第１導電型のウェル）を流れるため、オン抵抗を増加させることもない。
この観点からは、前記第２導電型の拡散層の不純物濃度は、３×１０＋１６個／ｃｍ３〜５×１０＋１８個／ｃｍ３の範囲にあることがより好ましく、１×１０＋１７個／ｃｍ３〜１×１０＋１８個／ｃｍ３の範囲にあることがさらに好ましい。
本発明の第２の態様に係る横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることが好ましい。
このように構成することにより、バイアスされていない前記第２導電型の拡散層が前記第１導電型のオン抵抗低減用ウェルに接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
本発明の第２の態様に係る横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記エピタキシャル層と対峙していることが好ましい。
このように構成することにより、第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、ゲート絶縁膜の厚さを厚くすることができる。このため、前記ゲート電極をフィールド酸化膜を介して前記エピタキシャル層と対峙させるように構成することができ、その結果、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。
本発明の第３の態様に係る横型短チャネルＤＭＯＳは、
半導体基体の表面近傍に形成された、第１導電型のウェルと、
この第１導電型のウェルの表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記半導体基体の表面近傍に、前記第１導電型のウェルと接するように、かつ、前記第２導電型のウェルと接しないように形成され、前記第１導電型のウェルよりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする。
このため、本発明の第３の態様に係る横型短チャネルＤＭＯＳによれば、前記半導体基体の表面近傍に、前記第１導電型のウェルと接するように、かつ、前記第２導電型のウェルと接しないように第１導電型のオン抵抗低減用ウェルが形成され、この第１導電型のオン抵抗低減用ウェルの表面近傍に前記第１導電型のドレイン領域が形成されているため、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流経路の大部分は抵抗の低い第１導電型のオン抵抗低減用ウェルとなるため、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、本発明の第３の態様に係る横型短チャネルＤＭＯＳは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、本発明の第３の態様に係る横型短チャネルＤＭＯＳによれば、前記第１導電型のウェルよりも高濃度の第１導電型の不純物を含む前記第１導電型のオン抵抗低減用ウェルを別途設けることとしたので、前記第１導電型のウェルの不純物濃度自体を高くしなくてもオン時におけるオン抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
さらにまた、第１導電型のウェルは、横型短チャネルＤＭＯＳの耐圧確保のため半導体基体表面から比較的深く形成する必要がある一方、第１導電型のオン抵抗低減用ウェルは、第１導電型のドレイン領域から第１導電型のソース領域への電流経路としての役割を果たせばよいことから、半導体基体表面から比較的浅く形成されていればよい。このため、第１導電型のオン抵抗低減用ウェルを形成する際の横方向の広がりも小さくて済み、この結果、横型短チャネルＤＭＯＳの素子面積をそれ程大きくすることもない。
また、第１導電型のオン抵抗低減用ウェルが形成されていることにより、前記第２導電型のウェルと前記第１導電型のウェルにより形成されるＰＮ接合から逆バイアス時に第１導電型のドレイン領域に向かって大きな幅で形成される空乏層の延びが抑制される結果、半導体基体表面の電界強度が高まらず耐圧の安定化を図ることができるという効果もある。
本発明の第３の態様に係る横型短チャネルＤＭＯＳにおいては、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、１×１０＋１８個／ｃｍ３以上であり、前記第１導電型のウェルの不純物濃度は、１×１０＋１７個／ｃｍ３以下であることが好ましい。
このように構成することにより、第１導電型のオン抵抗低減用ウェルの抵抗を十分に低減するとともに、横型短チャネルＤＭＯＳの耐圧性能を十分維持することができる。この観点からは、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、２×１０＋１８個／ｃｍ３以上であることがより好ましく、５×１０＋１８個／ｃｍ３以上であることがさらに好ましい。また、前記第１導電型のウェルの不純物濃度は、５×１０＋１６個／ｃｍ３以下であることがより好ましく、２×１０＋１６個／ｃｍ３以下であることがさらに好ましい。
本発明の第３の態様に係る横型短チャネルＤＭＯＳにおいては、前記第１導電型のウェルの表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることが好ましい。
このように構成することにより、この第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、この第２導電型の拡散層を避けてこの第２導電型の拡散層より深い部分（第１導電型のウェル）を流れるため、オン抵抗を増加させることもない。
この観点からは、前記第２導電型の拡散層の不純物濃度は、３×１０＋１６個／ｃｍ３〜５×１０＋１８個／ｃｍ３の範囲にあることがより好ましく、１×１０＋１７個／ｃｍ３〜１×１０＋１８個／ｃｍ３の範囲にあることがさらに好ましい。
本発明の第３の態様に係る横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることが好ましい。
このように構成することにより、バイアスされていない前記第２導電型の拡散層が前記第１導電型のオン抵抗低減用ウェルに接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
本発明の第３の態様に係る横型短チャネルＤＭＯＳにおいては、前記第２導電型拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記半導体基体と対峙していることが好ましい。
このように構成することにより、第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、ゲート絶縁膜の厚さを厚くすることができる。このため、前記ゲート電極をフィールド酸化膜を介して前記半導体基体と対峙させるように構成することができ、その結果、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。
以上のように、本発明の横型短チャネルＤＭＯＳは、第１の態様〜第３の態様に係る横型短チャネルＤＭＯＳからも明らかなように、チャネル形成領域を含む第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、第１導電型のドレイン領域との間に流れる電流を、前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極に印加される電圧によって制御可能な横型短チャネルＤＭＯＳにおいて、前記第１導電型のドレイン領域は、前記第２導電型のウェルと接しないように形成された第１導電型のオン抵抗低減用ウェルの表面近傍に形成されてなる横型短チャネルＤＭＯＳである。
本発明の第１の態様〜第３の態様に係る横型短チャネルＤＭＯＳにおいては、半導体基体としては、シリコンを好ましく用いることができる。また、ゲート電極の材料としては、ポリシリコン、タングステンシリサイド、モリブデンシリサイド、タングステン、モリブデン、銅、アルミニウムなどを好ましく用いることができる。また、ゲート抵抗低減用メタルとしては、タングステン、モリブデン、銅、アルミニウムなどを好ましく用いることができる。
なお、本発明の横型短チャネルＤＭＯＳにおいては、第２導電型をＰ型として第１導電型をＮ型とすることもできるし、第２導電型をＮ型として第１導電型をＰ型とすることもできる。
本発明の第１の態様に係る「横型短チャネルＤＭＯＳの製造方法」は、本発明の第１の態様に係る「横型短チャネルＤＭＯＳ」を製造するための製造方法であって、
（ａ）半導体基体の表面に第１導電型のエピタキシャル層が形成された半導体基体を準備する第一の工程と、
（ｂ）前記第１導電型のエピタキシャル層の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記第１導電型のエピタキシャル層の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記第１導電型のエピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第四の工程と、
（ｅ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第五の工程と、
（ｆ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第六の工程と、をこの順序で含むことを特徴とする。
このため、本発明の第１の態様に係る「横型短チャネルＤＭＯＳの製造方法」によれば、本発明の第１の態様に係る、優れた「横型短チャネルＤＭＯＳ」が得られる。
本発明の第２の態様に係る「横型短チャネルＤＭＯＳの製造方法」は、本発明の第２の態様に係る「横型短チャネルＤＭＯＳ」を製造するための製造方法であって、
（ａ）半導体基体の表面にエピタキシャル層が形成された半導体基体を準備する第一の工程と、
（ｂ）前記エピタキシャル層の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記半導体基体に第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記エピタキシャル層の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第二の工程よりも高濃度の第１導電型の不純物を打ち込んで、前記第１導電型のウェルと接するように前記第１導電型のオン抵抗低減用ウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記エピタキシャル層の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第四の工程と、
（ｅ）前記第３のイオン打ち込み用マスクを除去後、前記エピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の工程と、
（ｆ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六の工程と、
（ｇ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第七の工程と、をこの順序で含むことを特徴とする。
このため、本発明の第２の態様に係る「横型短チャネルＤＭＯＳの製造方法」によれば、本発明の第２の態様に係る、優れた「横型短チャネルＤＭＯＳ」が得られる。
本発明の第３の態様に係る「横型短チャネルＤＭＯＳの製造方法」は、本発明の第３の態様に係る「横型短チャネルＤＭＯＳ」を製造するための製造方法であって、
（ａ）半導体基体を準備する第一の工程と、
（ｂ）この半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記半導体基体に第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第二の工程よりも高濃度の第１導電型の不純物を打ち込んで、前記第１導電型のウェルと接するように前記第１導電型のオン抵抗低減用ウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第四の工程と、
（ｅ）前記第３のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の工程と、
（ｆ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六の工程と、
（ｇ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第七の工程と、をこの順序で含むことを特徴とする。
このため、本発明の第３の態様に係る「横型短チャネルＤＭＯＳの製造方法」によれば、本発明の第３の態様に係る、優れた「横型短チャネルＤＭＯＳ」が得られる。
本発明の半導体装置は、第１の態様〜第３の態様のいずれかに係る横型短チャネルＤＭＯＳを含むことを特徴とする。
このため、本発明の半導体装置によれば、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを含むため、優れたパワー制御用の半導体装置となる。
本発明の半導体装置は、さらに論理回路を含むものとすることができる。このように構成することにより、本発明の半導体装置は、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとこれを制御する論理回路とを含むため、優れたパワー制御用の半導体装置となる。
本発明の半導体装置においては、前記横型短チャネルＤＭＯＳとして、上記した第２の態様に係る横型短チャネルＤＭＯＳを採用することが特に好ましい。このように構成することにより、エピタキシャル層の内部に第１導電型のウェルを形成した横型短チャネルＤＭＯＳを採用することで、横型短チャネルＤＭＯＳの耐圧を第１導電型のウェルの不純物濃度で制御できるようになる。その結果、エピタキシャル層の不純物濃度を論理回路に適した濃度（例えば、第１導電型のウェルより低濃度）にすることができ特性の優れたパワー制御用の半導体装置とすることができる。
【図面の簡単な説明】  図１Ａは、実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。
図１Ｂは、実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。
図１Ｃは、実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。
図１Ｄは、実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。
図１Ｅは、実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。
図２Ａは、実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。
図２Ｂは、実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。
図２Ｃは、実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。
図２Ｄは、実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。
図２Ｅは、実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。
図２Ｆは、実施形態２Ｆに係る横型短チャネルＤＭＯＳの断面図である。
図３Ａは、実施形態３Ａに係る横型短チャネルＤＭＯＳの断面図である。
図３Ｂは、実施形態３Ｂに係る横型短チャネルＤＭＯＳの断面図である。
図３Ｃは、実施形態３Ｃに係る横型短チャネルＤＭＯＳの断面図である。
図３Ｄは、実施形態３Ｄに係る横型短チャネルＤＭＯＳの断面図である。
図３Ｅは、実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。
図４Ａは、実施形態３Ｄに係る横型短チャネルＤＭＯＳの平面図である。
図４Ｂは、実施形態３Ｄに係る横型短チャネルＤＭＯＳの平面図である。
図５は、実施形態３Ｄに係る横型短チャネルＤＭＯＳの断面図である。
図６は、実施形態２Ｅに係る横型短チャネルＤＭＯＳと他の素子とを集積した半導体装置の断面図である。
図７ａ〜図７ｆは、実施形態４に係る横型短チャネルＤＭＯＳの製造工程を示す図である。
図８ａ〜図８ｇは、実施形態５に係る横型短チャネルＤＭＯＳの製造工程を示す図である。
図９ａ〜図９ｇは、実施形態６に係る横型短チャネルＤＭＯＳの製造工程を示す図である。
図１０は、実施形態７Ｅに係る横型短チャネルＤＭＯＳの断面図である。
図１１Ａは、実施形態８Ｅに係る横型短チャネルＤＭＯＳの断面図である。
図１１Ｂは、実施形態８Ｆに係る横型短チャネルＤＭＯＳの断面図である。
図１２は、実施形態９Ｅに係る横型短チャネルＤＭＯＳの断面図である。
図１３は、従来の横型短チャネルＤＭＯＳの断面図である。
図１４は、従来の横型短チャネルＤＭＯＳの断面図である。
【発明を実施するための最良の形態】  以下、図面を用いて、本発明の実施の形態を詳細に説明する。
（実施形態１Ａ）
図１Ａは、実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａは、本発明の第１の態様に係る横型短チャネルＤＭＯＳであって、図１Ａに示すように、Ｐ−型の半導体基体（半導体基体）１０８の表面にはＮ−型エピタキシャル層（第１導電型のエピタキシャル層）１１０が形成されている。このＮ−型エピタキシャル層１１０の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル（第２導電型のウェル）１１４が形成され、このＰ型ウェル１１４の表面近傍にはＮ＋型ソース領域（第１導電型のソース領域）１１６が形成されている。一方、Ｎ−型エピタキシャル層１１０の表面近傍には、Ｐ型ウェル１１４と接しないようにオン抵抗低減用Ｎ型ウェル（第１導電型のオン抵抗低減用ウェル）１３４が形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にはＮ＋型ドレイン領域（第１導電型のドレイン領域）１１８が形成されている。
そして、Ｎ＋型ソース領域１１６からＮ＋型ドレイン領域１１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜１２０を介してポリシリコンゲート電極１２２が形成されている。そして、ポリシリコンゲート電極１２２はゲート抵抗低減用金属層１３０に接続されている。また、Ｎ＋型ドレイン領域１１８の右側方には、素子分離領域１４０が設けられている。
このため、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ−型エピタキシャル層１１０の表面近傍に、オン抵抗低減用Ｎ型ウェル１３４がＰ型ウェル１１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にＮ＋型ドレイン領域１１８が形成されているため、オン時におけるＮ＋型ドレイン領域１１８からＮ＋型ソース領域１１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル１３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ−型エピタキシャル層１１０よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェル１３４を別途設けることとしたので、Ｎ−型エピタキシャル層１１０の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｐ型ウェル１１４の深さは例えば１．５μｍであり、Ｎ＋型ソース領域１１６の深さは例えば０．３μｍであり、Ｎ＋型ドレイン領域１１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル１３４の深さは例えば２μｍである。
実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａにおいては、オン抵抗低減用Ｎ型ウェル１３４の不純物濃度は、例えば１×１０＋１９個／ｃｍ３であり、Ｎ−型エピタキシャル層１１０の不純物濃度は、例えば１×１０＋１６個／ｃｍ３である。
（実施形態１Ｂ）
図１Ｂは、実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂは、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図１Ｂに示すように、Ｎ−型エピタキシャル層１１０の表面近傍には、Ｐ型ウェル１１４とＮ＋型ドレイン領域１１８との間の領域に、Ｐ型ウェル１１４と接しないように、フローティング状態のＰ型拡散層（第２導電型の拡散層）１３８が形成されている点で異なっている。
このため、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂによれば、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
なお、オン時におけるＮ＋型ドレイン領域１１８からＮ＋型ソース領域１１６への電流は、このＰ型拡散層１３８を避けてこのＰ型拡散層１３８より深い部分（Ｎ−型エピタキシャル層１１０）を流れるため、Ｐ型拡散層１３８を設けることによってオン抵抗を増加させることもない。
実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂにおいては、Ｐ型拡散層１３８の不純物濃度は、例えば３×１０＋１７個／ｃｍ３である。
（実施形態１Ｃ）
図１Ｃは、実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂとよく似た構造を有しているが、Ｐ型拡散層１３８は、オン抵抗低減用Ｎ型ウェル１３４に接しないように形成されている点で異なっている。
このため、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層１３８がオン抵抗低減用Ｎ型ウェル１３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
（実施形態１Ｄ）
図１Ｄは、実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂとよく似た構造を有しているが、図１Ｄに示すように、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２はフィールド酸化膜１３６を介してＮ−型のエピタキシャル層１１０と対峙している点で異なっている。
このため、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ−型のエピタキシャル層１１０と対峙させるように構成することができるからである。
（実施形態１Ｅ）
図１Ｅは、実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅは、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃとよく似た構造を有しているが、図１Ｅに示すように、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２はフィールド酸化膜１３６を介してＮ−型のエピタキシャル層１１０と対峙している点で異なっている。
このため、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅによれば、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ−型のエピタキシャル層１１０と対峙させるように構成することができるからである。
（実施形態２Ａ）
図２Ａは、実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａは、本発明の第２の態様に係る横型短チャネルＤＭＯＳであって、図２Ａに示すように、Ｐ−型の半導体基体（半導体基体）２０８の表面にはＮ−型エピタキシャル層（エピタキシャル層）２１０が形成され、このＮ−型エピタキシャル層２１０の表面近傍にはＮ−型ウェル（第１導電型のウェル）２１２が形成されている。そして、Ｎ−型ウェル２１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル（第２導電型のウェル）２１４が形成され、このＰ型ウェル２１４の表面近傍にはＮ＋型ソース領域（第１導電型のソース領域）２１６が形成されている。一方、Ｎ−型エピタキシャル層２１０の表面近傍には、Ｐ型ウェル２１４と接しないようにオン抵抗低減用Ｎ型ウェル（第１導電型のオン抵抗低減用ウェル）２３４が形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にはＮ＋型ドレイン領域（第１導電型のドレイン領域）２１８が形成されている。
そして、Ｎ＋型ソース領域２１６からＮ＋型ドレイン領域２１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜２２０を介してポリシリコンゲート電極２２２が形成されている。そして、ポリシリコンゲート電極２２２はゲート抵抗低減用金属層２３０に接続されている。また、Ｎ＋型ドレイン領域２１８の右側方には、素子分離領域２４０が設けられている。
このため、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型エピタキシャル層２１０の表面近傍に、オン抵抗低減用Ｎ型ウェル２３４がＰ型ウェル２１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にＮ＋型ドレイン領域２１８が形成されているため、オン時におけるＮ＋型ドレイン領域２１８からＮ＋型ソース領域２１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル２３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型ウェル２１２よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェル２３４を別途設けることとしたので、Ｎ−型ウェル２１２の不純物濃度を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
さらにまた、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型エピタキシャル層２１０の内部にＮ−型ウェル２１２を形成したことにより、横型短チャネルＤＭＯＳと他の素子（例えば論理素子）を集積した半導体装置などにおいても、横型短チャネルＤＭＯＳの耐圧をＮ−型ウェル２１２の不純物濃度で制御できるようになる。その結果、Ｎ−型エピタキシャル層２１０の不純物濃度を他の素子（例えば論理素子）に適した濃度（例えば、Ｎ−型ウェル２１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。
実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａにおいては、Ｎ−型ウェル２１２の深さは例えば５μｍであり、Ｐ型ウェル２１４の深さは例えば１．５μｍであり、Ｎ＋型ソース領域２１６の深さは例えば０．３μｍであり、Ｎ＋型ドレイン領域２１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル２３４の深さは例えば２μｍである。
実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａにおいては、オン抵抗低減用Ｎ型ウェル２３４の不純物濃度は、例えば１×１０＋１９個／ｃｍ３であり、Ｎ−型エピタキシャル層２１０の不純物濃度は、例えば５×１０＋１５個／ｃｍ３であり、Ｎ−型ウェル２１２の不純物濃度は、例えば１×１０＋１６個／ｃｍ３である。
（実施形態２Ｂ）
図２Ｂは、実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂは、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａとよく似た構造を有しているが、図２Ｂに示すように、Ｎ−型ウェル２１２の表面近傍には、Ｐ型ウェル２１４とＮ＋型ドレイン領域２１８との間の領域に、Ｐ型ウェル２１４と接しないようにＰ型拡散層（第２導電型の拡散層）２３８が形成されている点で異なっている。
このため、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂによれば、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
なお、オン時におけるＮ＋型ドレイン領域２１８からＮ＋型ソース領域２１６への電流は、このＰ型拡散層２３８を避けてこのＰ型拡散層２３８より深い部分（Ｎ−型ウェル２１２）を流れるため、Ｐ型拡散層２３８を設けることによってオン抵抗を増加させることもない。
実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂにおいては、Ｐ型拡散層２３８の不純物濃度は、例えば３×１０＋１７個／ｃｍ３である。
（実施形態２Ｃ）
図２Ｃは、実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂとよく似た構造を有しているが、Ｐ型拡散層２３８は、オン抵抗低減用Ｎ型ウェル２３４に接しないように形成されている点で異なっている。
このため、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層２３８がオン抵抗低減用Ｎ型ウェル２３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
（実施形態２Ｄ）
図２Ｄは、実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｄに係る横型短チャネルＤＭＯＳ２０Ｄは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂとよく似た構造を有しているが、図２Ｄに示すように、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２はフィールド酸化膜２３６を介してＮ−型のエピタキシャル層２１０と対峙している点で異なっている。
このため、実施形態２Ｄに係る横型短チャネルＤＭＯＳ２０Ｄによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ−型のエピタキシャル層２１０と対峙させるように構成することができるからである。
（実施形態２Ｅ）
図２Ｅは、実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅは、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃとよく似た構造を有しているが、図２Ｅに示すように、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２はフィールド酸化膜２３６を介してＮ−型のエピタキシャル層２１０と対峙している点で異なっている。
このため、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅによれば、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ−型のエピタキシャル層２１０と対峙させるように構成することができるからである。
（実施形態２Ｆ）
図２Ｆは、実施形態２Ｆに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅとよく似た構造を有しているが、図２Ｆに示すように、Ｐ−型の半導体基体２０８の表面に形成されているのがＮ−型エピタキシャル層２１０ではなくＰ−型エピタキシャル層２１１である点で異なっている。
このように、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆにおいては、Ｐ−型半導体基体２０８の表面に形成されているのがＰ−型エピタキシャル層２１１であるが、このＰ−型エピタキシャル層２１１の表面近傍には、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの場合と同様に、Ｎ−型ウェル２１２が形成され、このＮ−型ウェル２１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル２１４が形成され、このＰ型ウェル２１４の表面近傍にはＮ＋型ソース領域２１６が形成されている。一方、Ｐ−型エピタキシャル層２１１の表面近傍には、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの場合と同様に、Ｐ型ウェル２１４と接しないようにオン抵抗低減用Ｎ型ウェル２３４が形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にはＮ＋型ドレイン領域２１８が形成されている。
このため、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの有する効果と同様の効果を有している。
（実施形態３Ａ）
図３Ａは、実施形態３Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａは、本発明の第３の態様に係る横型短チャネルＤＭＯＳであって、図３Ａに示すように、Ｐ−型半導体基体（半導体基体）３１０の表面近傍にＮ−型ウェル（第１導電型のウェル）３１２が形成されている。そして、このＮ−型ウェル３１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル（第２導電型のウェル）３１４が形成され、このＰ型ウェル３１４の表面近傍にはＮ＋型ソース領域（第１導電型のソース領域）３１６が形成されている。一方、Ｐ−型半導体基体３１０の表面近傍には、オン抵抗低減用Ｎ型ウェル（第１導電型のオン抵抗低減用ウェル）３３４が、Ｎ−型ウェル３１２と接するように、かつ、Ｐ型ウェル３１４と接しないように形成されている。そして、このオン抵抗低減用Ｎ型ウェル３３４の表面近傍にはＮ＋型ドレイン領域（第１導電型のドレイン領域）３１８が形成されている。
そして、Ｎ＋型ソース領域３１６からＮ＋型ドレイン領域３１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜３２０を介してポリシリコンゲート電極３２２が形成されており、このポリシリコンゲート電極３２２はゲート抵抗低減用金属層３３０に接続されている。
このため、実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａによれば、Ｐ−型の半導体基体３１０の表面近傍に、オン抵抗低減用Ｎ型ウェル３３４が、Ｎ−型ウェル３１２と接するように、かつ、Ｐ型ウェル３１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル３３４の表面近傍にＮ＋型ドレイン領域３１８が形成されているため、オン時におけるＮ＋型ドレイン領域３１８からＮ＋型ソース領域３１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル３３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａによれば、Ｎ−型ウェル３１２よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェル３３４を別途設けることとしたので、Ｎ−型ウェル３１２の不純物濃度を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
また、実施形態３Ａに係る横型短チャネルＤＭＯＳにおいては、Ｎ−型ウェル３１２は、横型短チャネルＤＭＯＳの耐圧確保のためＰ−型半導体基体３１０表面から比較的深く形成する必要がある一方、オン抵抗低減用Ｎ型ウェル３３４は、Ｎ＋型ドレイン領域３１８からＮ＋型ソース領域３１６への電流経路としての役割を果たせばよいことから、Ｐ−型半導体基体３１０表面から比較的浅く形成されていればよい。このため、オン抵抗低減用Ｎ型ウェル３３４を形成する際の横方向の広がりも小さくて済み、この結果、横型短チャネルＤＭＯＳの素子面積をそれほど大きくすることもない。
実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａにおいては、Ｎ−型ウェル３１２の深さは例えば５μｍであり、Ｐ型ウェル３１４の深さは例えば１．５μｍであり、Ｎ＋型ソース領域３１６の深さは例えば０．３μｍであり、Ｎ＋型ドレイン領域３１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル３３４の深さは例えば２μｍである。
実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａにおいては、オン抵抗低減用Ｎ型ウェル３３４の不純物濃度は、例えば１×１０＋１９個／ｃｍ３であり、Ｎ−型ウェル３１２の不純物濃度は、例えば１×１０＋１６個／ｃｍ３である。
（実施形態３Ｂ）
図３Ｂは、実施形態３Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｂに係る横型短チャネルＤＭＯＳ３０Ｂは、実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａとよく似た構造を有しているが、図３Ｂに示すように、Ｎ−型ウェル３１２の表面近傍には、Ｐ型ウェル３１４とＮ＋型ドレイン領域３１８との間の領域に、Ｐ型ウェル３１４と接しないようにＰ型拡散層（第２導電型の拡散層）３３８が形成されている点で異なっている。
このため、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３０Ｂによれば、実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
なお、オン時におけるＮ＋型ドレイン領域３１８からＮ＋型ソース領域３１６への電流は、このＰ型拡散層３３８を避けてこのＰ型拡散層３３８より深い部分（Ｎ−型ウェル３１２）を流れるため、オン抵抗を増加させることもない。
（実施形態３Ｃ）
図３Ｃは、実施形態３Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｃに係る横型短チャネルＤＭＯＳ３０Ｃは、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３０Ｂとよく似た構造を有しているが、図３Ｃに示すように、Ｐ型拡散層３３８は、オン抵抗低減用Ｎ型ウェル３３４に接しないように形成されている点で異なっている。
このため、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３０Ｃによれば、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層３３８がオン抵抗低減用Ｎ型ウェル３３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
（実施形態３Ｄ）
図３Ｄは、実施形態３Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｄに係る横型短チャネルＤＭＯＳ３０Ｄは、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３０Ｂとよく似た構造を有しているが、図３Ｄに示すように、Ｐ型拡散層３３８からＮ＋型ドレイン領域３１８に至る領域においてポリシリコンゲート電極３２２がフィールド酸化膜３３６を介してＰ−型半導体基体３１０と対峙している点で異なっている。
このため、実施形態３Ｄに係る横型短チャネルＤＭＯＳ３０Ｄによれば、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層３３８からＮ＋型ドレイン領域３１８に至る領域においては、厚いフィールド酸化膜３３６を介してポリシリコンゲート電極３２２をＰ−型半導体基体３１０と対峙させるように構成することができるからである。
（実施形態３Ｅ）
図３Ｅは、実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｅに係る横型短チャネルＤＭＯＳ３０Ｅは、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３０Ｃとよく似た構造を有しているが、図３Ｅに示すように、Ｐ型拡散層３３８からＮ＋型ドレイン領域３１８に至る領域においてポリシリコンゲート電極３２２がフィールド酸化膜３３６を介してＰ−型半導体基体３１０と対峙している点で異なっている。
このため、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３０Ｅによれば、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３０Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層３３８からＮ＋型ドレイン領域３１８に至る領域においては、厚いフィールド酸化膜３３６を介してポリシリコンゲート電極３２２をＰ−型半導体基体３１０と対峙させるように構成することができるからである。
以上のように、実施形態１Ａ〜実施形態３Ｅを例にして本発明の横型短チャネルＤＭＯＳを説明したが、図４Ａ及び図４Ｂを用いて、本発明の横型短チャネルＤＭＯＳの平面レイアウトについても説明する。図４Ａ及び図４Ｂは、実施形態３Ｄに係る横型短チャネルＤＭＯＳ３０Ｄの平面図である。図４ＡはＰ−型の半導体基体の表面及びポリシリコンゲート電極３２２における平面図であり、図４Ｂはそれにソース電極３２６、ドレイン電極３２８及びゲート抵抗低減用金属層３３０をつけたものである。この横型短チャネルＤＭＯＳ３０Ｄは、図４Ａ及び図４Ｂに示すように、中央に配置されたＮ＋型ソース領域３１６が、外周部に配置されたＮ＋型ドレイン領域３１８で囲まれた構造を有している。そして、Ｎ＋型ソース領域３１６とＮ＋型ドレイン領域３１８との間にポリシリコンゲート電極３２２が配置された構造を有している。なお、図４Ａにおける「Ｓ」はＰ型ウェルを表している。また、図４Ａ及び図４Ｂ中、オン抵抗低減用Ｎ型ウェル３３４及びＰ型拡散層３３８は省略してある。
図５は、実施形態３Ｄに係る横型短チャネルＤＭＯＳ３０Ｄの断面図である。図３Ｄにおけるより広い範囲を示してある。この横型短チャネルＤＭＯＳ３０Ｄは、図５に示すように、外周をＮ＋型ドレイン領域３１８で囲み、その内側にポリシリコンゲート電極３２２が配置され、さらにその内側にＮ＋型ソース領域３１６が配置された構造を有している。このため、この横型短チャネルＤＭＯＳ３０Ｄは、図４及び図５に示すように、ゲート幅が大きく電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
次に、本発明の横型短チャネルＤＭＯＳを他の素子と集積した例について図６を用いて説明する。図６は、横型短チャネルＤＭＯＳ２０Ｅと他の素子とを集積した半導体装置の断面図である。この半導体装置２８は、図６に示すように、Ｎチャネル横型短チャネルＤＭＯＳ２０Ｅ、Ｐチャネル横型ＭＯＳ２１、ＮチャネルＭＯＳトランジスタ２３、ＰチャネルＭＯＳトランジスタ２２、ＮＰＮバイポーラトランジスタ２５及びＰＮＰバイポーラトランジスタ２４を有している。そして、これらの素子はそれぞれ、Ｐ−型の半導体基体の表面に形成されたＮ−型エピタキシャル層２１０中に形成されている。
そして、横型短チャネルＤＭＯＳ２０Ｅにおいては、Ｎ−型ウェル２１２がＮ−型エピタキシャル層２１０中に形成され、このＮ−型ウェル中に、Ｐ型ウェル及びＮ＋型ソース領域が形成されている。このため、この半導体装置２８によれば、横型短チャネルＤＭＯＳ２０Ｅの耐圧をＮ−型ウェル２１２の不純物濃度で制御できるようになる。その結果、Ｎ−型エピタキシャル層２１０の不純物濃度を他の素子（例えば、ＮチャネルＭＯＳトランジスタ２３及びＰチャネルＭＯＳトランジスタ２２）に適した濃度（例えば、Ｎ−型ウェル２１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。
（実施形態４）
図７ａ〜図７ｆは、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」における各製造工程を示す図である。実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態１Ｄに係る「横型短チャネルＤＭＯＳ１０Ｄ」を製造するための製造方法である。図７ａ〜図７ｆを参照しながら、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、図７ａ〜図７ｆに示すように、以下の（ａ）第一の工程〜（ｆ）第六の工程を含んでいる。
（ａ）第一の工程
Ｐ−型のシリコン基板からなる半導体基体１０８の表面にＮ−型のエピタキシャル層１１０が形成された半導体基体を準備する。エピタキシャル層１１０としては不純物濃度が例えば１×１０＋１６個／ｃｍ３のものを用いる。
（ｂ）第二の工程
次に、Ｎ−型のエピタキシャル層１１０の表面に所定の開口部を有する第１のイオン打ち込み用マスク１５２を形成し、この第１のイオン打ち込み用マスク１５２をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル１３４を形成する。このときの不純物濃度は例えば１×１０＋１９個／ｃｍ３とする。
（ｃ）第三の工程
次に、第１のイオン打ち込み用マスク１５２を除去後、Ｎ−型のエピタキシャル層１１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク１５４を形成し、この第２のイオン打ち込み用マスク１５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル１３４と接しないようにＰ型ウェル１１４を形成するとともに、オン抵抗低減用Ｎ型ウェル１３４における、Ｐ型ウェル１１４と対峙する領域にＰ型拡散層１３８を形成する。このときの不純物濃度は例えば３×１０＋１７個／ｃｍ３とする。なお、Ｐ型ウェル１１４とＰ型拡散層１３８は別工程で形成することもできる。
（ｄ）第四の工程
次に、第２のイオン打ち込み用マスク１５４を除去後、Ｎ−型のエピタキシャル層１１０の表面に所定の開口部を有するフィールド酸化膜１３６を形成し、このフィールド酸化膜１３６の開口部に熱酸化によりゲート絶縁膜１２０を形成する。
（ｅ）第五の工程
次に、このゲート絶縁膜１２０及びフィールド酸化膜１３６の上面の所定領域にポリシリコンゲート電極１２２を形成する。
（ｆ）第六の工程
次に、レジスト１５６を形成後、このレジスト１５６とポリシリコンゲート電極１２２とフィールド酸化膜１３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ＋型ソース領域１１６及びＮ＋型ドレイン領域１１８を形成する。
この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜１２４を形成する。その後、層間絶縁膜１２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極１２６、ドレイン電極１２８及びゲート抵抗低減用金属層１３０とする。その後、半導体基体１０８をグランド１３２に接続して、横型短チャネルＤＭＯＳ１０Ｄとする。
以上のように、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態１Ｄに係る、優れた「横型短チャネルＤＭＯＳ１０Ｄ」を製造することができる。
なお、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂを製造する際には、上記製造方法の（ｄ）第四の工程において、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８（Ｎ＋型ドレイン領域１１８になる領域）に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａを製造する際には、さらに上記製造方法の（ｃ）第三の工程において、第２のイオン打ち込み用マスク１５４としてＰ型拡散層１３８に対応する部分が開口していないマスクを用いるようにすればよい。
また、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅを製造する際には、上記製造方法の（ｂ）第二の工程〜（ｃ）第三の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成すればよい。
また、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃを製造する際には、上記製造方法の（ｂ）第二の工程〜（ｃ）第三の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成するとともに、（ｄ）第四の工程において、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。
（実施形態５）
図８ａ〜図８ｇは、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態２Ｄに係る「横型短チャネルＤＭＯＳ２０Ｄ」を製造するための方法である。図８ａ〜図８ｇを参照しながら、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」は、図８ａ〜図８ｇに示すように、以下の（ａ）第一の工程〜（ｇ）第七の工程を含んでいる。
（ａ）第一の工程
Ｐ−型のシリコン基板からなる半導体基体２０８の表面にＮ−型のエピタキシャル層２１０が形成された半導体基体を準備する。Ｎ−型のエピタキシャル層２１０としては不純物濃度が例えば５×１０＋１５個／ｃｍ３のものを用いる。
（ｂ）第二の工程
次に、このＮ−型のエピタキシャル層２１０の表面に所定の開口部を有する第１のイオン打ち込み用マスク２５０を形成し、この第１のイオン打ち込み用マスク２５０をマスクとしてＮ−型のエピタキシャル層２１０にＮ型の不純物として例えばリンイオンを打ち込んで、Ｎ−型のウェル２１２を形成する。このときの不純物濃度は例えば１×１０＋１６個／ｃｍ３とする。
（ｃ）第三の工程
次に、第１のイオン打ち込み用マスク２５０を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク２５２を形成し、この第２のイオン打ち込み用マスク２５２をマスクとしてＮ型の不純物として例えばリンイオンを第二の工程よりも高濃度で打ち込んで、Ｎ−型ウェル２１２と接するようにオン抵抗低減用Ｎ型ウェル２３４を形成する。このときの不純物濃度は例えば１×１０＋１９個／ｃｍ３とする。
（ｄ）第四の工程
次に、第２のイオン打ち込み用マスク２５２を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク２５４を形成し、この第３のイオン打ち込み用マスク２５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル２３４と接しないようにＰ型ウェル２１４を形成するとともに、オン抵抗低減用Ｎ型ウェル２３４における、Ｐ型ウェル２１４と対峙する領域にＰ型拡散層２３８を形成する。このときの不純物濃度は例えば３×１０＋１７個／ｃｍ３とする。なお、Ｐ型ウェル２１４とＰ型拡散層２３８は別工程で形成することもできる。
（ｅ）第五の工程
次に、第３のイオン打ち込み用マスク２５４を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有するフィールド酸化膜２３６を形成し、このフィールド酸化膜２３６の開口部に熱酸化によりゲート絶縁膜２２０を形成する。
（ｆ）第六の工程
次に、このゲート絶縁膜２２０及びフィールド酸化膜２３６の上面の所定領域にポリシリコンゲート電極２２２を形成する。
（ｇ）第七の工程
次に、レジスト２５６を形成後、このレジスト２５６とポリシリコンゲート電極２２２とフィールド酸化膜２３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ＋型ソース領域２１６及びＮ＋型ドレイン領域２１８を形成する。
この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜２２４を形成する。その後、層間絶縁膜２２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極２２６、ドレイン電極２２８及びゲート抵抗低減用金属層２３０とする。その後、半導体基体２０８をグランド２３２に接続して横型短チャネルＤＭＯＳ２０Ｄとする。
以上のように、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態２Ｄに係る、優れた「横型短チャネルＤＭＯＳ２０Ｄ」を製造することができる。
なお、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂを製造する際には、上記製造方法の（ｅ）第五の工程において、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８（Ｎ＋型ドレイン領域２１８になる領域）に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。
また、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａを製造する際には、さらに上記製造方法の（ｄ）第四の工程において、第３のイオン打ち込み用マスク２５４としてＰ型拡散層２３８に対応する部分が開口していないマスクを用いるようにすればよい。
また、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成すればよい。
また、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成するとともに、（ｅ）第五の工程において、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。
また、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆを製造する際には、上記製造方法の第一の工程において、Ｐ−型のシリコン基板からなる半導体基体２０８の表面にＰ−型のエピタキシャル層２１１が形成された半導体基体を準備するようにすればよい。Ｐ−型のエピタキシャル層２１１としては不純物濃度が例えば５×１０＋１５個／ｃｍ３のものを用いる。
（実施形態６）
図９ａ〜図９ｇは、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態３Ｄに係る「横型短チャネルＤＭＯＳ３０Ｄ」を製造するための方法である。図９ａ〜図９ｇを参照しながら、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」は、図９ａ〜図９ｇに示すように、以下の（ａ）第一の工程〜（ｇ）第七の工程を含んでいる。
（ａ）第一の工程
Ｐ−型のシリコン基板からなる半導体基体３１０を準備する。
（ｂ）第二の工程
次に、この半導体基体３１０の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスク３５０を形成し、この第１のイオン打ち込み用マスク３５０をマスクとして半導体基体３１０にＮ型の不純物として例えばリンイオンを打ち込んで、Ｎ−型のウェル３１２を形成する。このときの不純物濃度は例えば１×１０＋１６個／ｃｍ３とする。
（ｃ）第三の工程
次に、第１のイオン打ち込み用マスク３５０を除去後、半導体基体３１０の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスク３５２を形成し、この第２のイオン打ち込み用マスク３５２をマスクとしてＮ型の不純物として例えばリンイオンを第二の工程よりも高濃度で打ち込んで、Ｎ−型ウェル３１２と接するようにオン抵抗低減用Ｎ型ウェル３３４を形成する。このときの不純物濃度は例えば１×１０＋１９個／ｃｍ３とする。
（ｄ）第四の工程
次に、第２のイオン打ち込み用マスク３５２を除去後、半導体基体３１０の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスク３５４を形成し、この第３のイオン打ち込み用マスク３５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル３３４と接しないようにＰ型ウェル３１４を形成するとともに、オン抵抗低減用Ｎ型ウェル３３４における、Ｐ型ウェル３１４と対峙する領域にＰ型拡散層３３８を形成する。このときの不純物濃度は例えば３×１０＋１７個／ｃｍ３とする。なお、Ｐ型ウェル３１４とＰ型拡散層３３８は別工程で形成することもできる。
（ｅ）第五の工程
次に、第３のイオン打ち込み用マスク３５４を除去後、半導体基体３１０の一方の表面に所定の開口部を有するフィールド酸化膜３３６を形成し、このフィールド酸化膜３３６の開口部に熱酸化によりゲート絶縁膜３２０を形成する。
（ｆ）第六の工程
次に、このゲート絶縁膜３２０及びフィールド酸化膜３３６の上面の所定領域にポリシリコンゲート電極３２２を形成する。
（ｇ）第七の工程
次に、レジスト３５６を形成後、このレジスト３５６とポリシリコンゲート電極３２２とフィールド酸化膜３３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ＋型ソース領域３１６及びＮ＋型ドレイン領域３１８を形成する。
この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜３２４を形成する。その後、層間絶縁膜３２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極３２６、ドレイン電極３２８及びゲート抵抗低減用金属層３３０とする。その後、半導体基体３１０をグランド３３２に接続して横型短チャネルＤＭＯＳ３０Ｄとする。
以上のように、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態３Ｄに係る、優れた「横型短チャネルＤＭＯＳ３０Ｄ」を製造することができる。
なお、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３０Ｂを製造する際には、上記製造方法の（ｅ）第五の工程において、Ｐ型拡散層３３８からＮ＋型ドレイン領域３１８（Ｎ＋型ドレイン領域３１８になる領域）に至る領域においてフィールド酸化膜３３６を開口するようにすればよい。
また、実施形態３Ａに係る横型短チャネルＤＭＯＳ３０Ａを製造する際には、さらに上記製造方法の（ｄ）第四の工程において、第３のイオン打ち込み用マスク３５４としてＰ型拡散層３３８に対応する部分が開口していないマスクを用いるようにすればよい。
また、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３０Ｅを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル３３４に接しないようにＰ型拡散層３３８を形成すればよい。
また、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３０Ｃを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル３３４に接しないようにＰ型拡散層３３８を形成するとともに、（ｅ）第五の工程において、Ｐ型拡散層３３８からＮ＋型ドレイン領域３１８に至る領域においてフィールド酸化膜３３６を開口するようにすればよい。
（実施形態７Ｅ）
図１０は、実施形態７Ｅに係る横型短チャネルＤＭＯＳ４０Ｅの断面図である。この横型短チャネルＤＭＯＳ４０Ｅは、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅにおける導電型を（半導体基体を除いて）反対にしたものである。この横型短チャネルＤＭＯＳ４０Ｅにおいても、横型短チャネルＤＭＯＳ１０Ｅで得られる効果が同様に得られる。
すなわち、オン時におけるＰ＋型ソース領域４１６からＰ＋型ドレイン領域４１８への電流経路の大部分は抵抗の低いオン抵抗低減用Ｐ型ウェル４３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、Ｐ−型エピタキシャル層４１０よりも高濃度のＰ型不純物を含むオン抵抗低減用Ｐ型ウェル４３４を別途設けることとしたので、Ｐ−型エピタキシャル層４１０の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
また、Ｐ−型エピタキシャル層４１０中にＮ型拡散層４３８を形成したため、Ｎ型拡散層４３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＰ＋型ソース領域４１６からＰ＋型ドレイン領域４１８への電流は、このＮ型拡散層４３８を避けてこのＮ型拡散層４３８より深い部分（Ｐ−型エピタキシャル層４１０）を流れるため、Ｎ型拡散層４３８を設けることによってオン抵抗を増加させることもない。
また、バイアスされていないＮ型拡散層４３８がオン抵抗低減用Ｐ型ウェル４３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
また、ポリシリコンゲート電極４２２がＮ型拡散層４３８からＰ＋型ドレイン領域４１８に至る領域においてフィールド酸化膜４３６を介してＰ−型のエピタキシャル層４１０と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくなり、高速スイッチング特性がさらに向上する。
（実施形態８Ｅ）
図１１Ａは、実施形態８Ｅに係る横型短チャネルＤＭＯＳ５０Ｅの断面図である。この横型短チャネルＤＭＯＳ５０Ｅは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅにおける導電型を（半導体基体を除いて）反対にしたものである。この横型短チャネルＤＭＯＳ５０Ｅにおいても、横型短チャネルＤＭＯＳ２０Ｅで得られる効果が同様に得られる。
すなわち、オン時におけるＰ＋型ソース領域５１６からＰ＋型ドレイン領域５１８への電流経路の大部分は抵抗の低いオン抵抗低減用Ｐ型ウェル５３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、Ｐ−型ウェル５１２よりも高濃度のＰ型不純物を含むオン抵抗低減用Ｐ型ウェル５３４を別途設けることとしたので、Ｐ−型ウェル５１２の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
また、Ｐ−型エピタキシャル層５１０の内部にＰ−型ウェル５１２を形成したことにより、横型短チャネルＤＭＯＳと他の素子（例えば論理素子）を集積した半導体装置などにおいても、横型短チャネルＤＭＯＳの耐圧をＰ−型ウェル５１２の不純物濃度で制御できるようになる。その結果、Ｐ−型エピタキシャル層５１０の不純物濃度を他の素子（例えば論理素子）に適した濃度（例えば、Ｐ−型ウェル５１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。
また、Ｐ−型ウェル５１２中にＮ型拡散層５３８を形成したため、Ｎ型拡散層５３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＰ＋型ソース領域５１６からＰ＋型ドレイン領域５１８への電流は、このＰ型拡散層５３８を避けてこのＰ型拡散層５３８より深い部分（Ｐ−型ウェル５１２）を流れるため、Ｎ型拡散層５３８を設けることによってオン抵抗を増加させることもない。
また、バイアスされていないＮ型拡散層５３８がオン抵抗低減用Ｐ型ウェル５３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
また、ポリシリコンゲート電極５２２がＮ型拡散層５３８からＰ＋型ドレイン領域５１８に至る領域においてフィールド酸化膜５３６を介してＰ−型のエピタキシャル層５１０と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくなり、高速スイッチング特性がさらに向上する。
（実施形態８Ｆ）
図１１Ｂは、実施形態８Ｆに係る横型短チャネルＤＭＯＳの断面図である。実施形態８Ｆに係る横型短チャネルＤＭＯＳ５０Ｆは、実施形態８Ｅに係る横型短チャネルＤＭＯＳ５０Ｅとよく似た構造を有しているが、図１１Ｂに示すように、Ｐ−型半導体基体５０８の表面に形成されているのがＰ−型エピタキシャル層５１０ではなくＮ−型エピタキシャル層５１１である点で異なっている。
このように、実施形態８Ｆに係る横型短チャネルＤＭＯＳ５０Ｆにおいては、Ｐ−型半導体基体５０８の表面に形成されているのがＮ−型エピタキシャル層５１１であるが、このＮ−型エピタキシャル層５１１の表面近傍には、実施形態８Ｅに係る横型短チャネルＤＭＯＳ５０Ｅの場合と同様に、Ｐ−型ウェル５１２が形成され、このＰ−型ウェル５１２の表面近傍にはチャネル形成領域Ｃを含むＮ型ウェル５１４が形成され、このＮ型ウェル５１４の表面近傍にはＰ＋型ソース領域５１６が形成されている。一方、Ｎ−型エピタキシャル層５１１の表面近傍には、実施形態８Ｅに係る横型短チャネルＤＭＯＳ５０Ｅの場合と同様に、Ｎ型ウェル５１４と接しないようにオン抵抗低減用Ｎ型ウェル５３４が形成され、このオン抵抗低減用Ｐ型ウェル５３４の表面近傍にはＰ＋型ドレイン領域５１８が形成されている。
このため、実施形態８Ｆに係る横型短チャネルＤＭＯＳ５０Ｆは、実施形態８Ｅに係る横型短チャネルＤＭＯＳ５０Ｅの有する効果と同様の効果を有している。
（実施形態９Ｅ）
図１２は、実施形態９Ｅに係る横型短チャネルＤＭＯＳ６０Ｅの断面図である。この横型短チャネルＤＭＯＳ６０Ｅは、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３０Ｅにおける導電型を（半導体基体を除いて）反対にしたものである。この横型短チャネルＤＭＯＳ６０Ｅにおいても、横型短チャネルＤＭＯＳ３０Ｅで得られる効果が同様に得られる。
すなわち、オン時におけるＰ＋型ソース領域６１６からＰ＋型ドレイン領域６１８への電流経路の大部分は抵抗の低いオン抵抗低減用Ｐ型ウェル６３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、Ｐ−型ウェル６１２よりも高濃度のＰ型不純物を含むオン抵抗低減用Ｐ型ウェル６３４を別途設けることとしたので、Ｐ−型ウェル６１２の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
なお、この横型短チャネルＤＭＯＳにおいては、Ｐ−型ウェル６１２は、横型短チャネルＤＭＯＳの耐圧確保のためＮ−型半導体基体６１０表面から比較的深く形成する必要がある一方、オン抵抗低減用Ｐ型ウェル６３４は、Ｐ＋型ソース領域６１６からＰ＋型ドレイン領域６１８への電流経路としての役割を果たせばよいことから、Ｎ−型半導体基体６１０表面から比較的浅く形成されていればよい。このため、オン抵抗低減用Ｐ型ウェル６３４を形成する際の横方向の広がりも小さくて済み、この結果、横型短チャネルＤＭＯＳの素子面積をそれほど大きくすることもない。
また、Ｐ−型ウェル６１２中にＮ型拡散層６３８を形成したため、Ｎ型拡散層６３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＰ＋型ソース領域６１６からＰ＋型ドレイン領域６１８への電流は、このＮ型拡散層６３８を避けてこのＮ型拡散層６３８より深い部分（Ｐ−型ウェル６１２）を流れるため、オン抵抗を増加させることもない。
また、バイアスされていないＮ型拡散層６３８がオン抵抗低減用Ｐ型ウェル６３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
また、ポリシリコンゲート電極６２２がＮ型拡散層６３８からＰ＋型ドレイン領域６１８に至る領域においてフィールド酸化膜６３６を介してＰ−型の半導体基体６１０と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくなり、高速スイッチング特性がさらに向上する。
以上説明したように、本発明によればゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。
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【図５】
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【図６】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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