(57)【要約】パッケージの総端子数の増加を抑えながら搭載チップのチップ固有情報を読み出すことが可能であり、またチップ固有情報読み出しに必要な回路の面積を、従来と比して削減することが可能な半導体集積回路装置およびその制御方法を提供することを目的とする。パルス信号が入力される外部端子と、チップ固有情報が出力される外部端子とは同一端子が用いられる。また、通常動作モード時において必要な電源を供給する外部端子と、情報読み出しモード時においてチップ固有情報を読み出す外部端子とが共用される。これにより外部端子数の増加が抑えられる。また、機能回路と比較判定部との間でカウンタ部を共用する。これによりチップ面積の増大を抑えることができる。
2004088749.tif 000002
【特許請求の範囲】
【請求項１】
チップ固有情報を格納するデータ保持部を備え、通常動作モードの他に前記チップ固有情報を読み出す情報読み出しモードを有する半導体集積回路装置において、
前記情報読み出しモードにおいて、外部端子から入力されるパルス信号をカウントするカウンタ部と、
前記データ保持部に格納されている前記チップ固有情報と前記カウンタ部の出力とを比較し一致するかどうかを判定する比較判定部とを備え、
前記比較判定部による一致判定結果を、前記外部端子から出力することを特徴とする半導体集積回路装置。
【請求項２】
前記比較判定部による一致判定結果に応じて、前記外部端子に対して報知電流を流す第１判定結果出力部を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１判定結果出力部は、前記外部端子と所定電位とを接続するスイッチ部を備えることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記所定電位は、前記外部端子に入力されるパルス信号の電位とは異なる電位であることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１判定結果出力部は、前記比較判定部からの一致判定結果をラッチする結果ラッチ部を備えることを特徴とする請求項２または請求項３の少なくとも何れか１項に記載の半導体集積回路装置。
【請求項６】
前記カウンタ部による所定カウント値のカウント終了に応じて、前記外部端子を、パルス信号の入力端子から前記チップ固有情報の出力端子へ切り替える入出力切替部を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
前記比較判定部により一致判定された前記チップ固有情報をラッチする情報ラッチ部を備え、
前記入出力切替部からの切替信号に応じて前記情報ラッチ部にラッチされている前記チップ固有情報を出力することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記切替信号に応じて活性化する内部発振器と、
前記内部発信器からのクロック信号を計数する計数部と、
前記情報ラッチ部に格納されている前記チップ固有情報と前記計数部の出力とを比較し一致するかどうかを判定する出力制御部とを備え、
前記クロック信号を、前記出力制御部により一致判定されるまでの間、出力することを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記入出力切替部からの切替信号に応じて、前記情報ラッチ部における各ビット位置を順次選択する出力制御部を備えることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
前記出力制御部は、前記情報ラッチ部における各ビット位置の選択に先立ち、スタートフラグを生成するスタートフラグ部を備えることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記出力制御部は、前記情報ラッチ部における各ビット位置の選択の終了後にエンドフラグを生成するエンドフラグ部を備えることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１２】
前記出力制御部は、下位ビット位置または上位ビット位置から順次選択することを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１３】
前記外部端子は、通常動作モードにおいて信号が入出力される信号端子と共用されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１４】
前記外部端子は、電源端子であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１５】
前記電源端子は、前記情報読み出しモードに関して、前記チップ固有情報を読み出すために必要とされない回路部へ電源を供給する第１電源端子であることを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項１６】
前記第１電源端子は、前記情報読み出しモードにおいてデータ保持部、カウンタ部、比較判定部に電源を供給する第２電源端子とは異なる端子であることを特徴とする請求項１５に記載の半導体集積回路装置。
【請求項１７】
チップ固有情報を格納するデータ保持部を備え、通常動作モードの他に前記チップ固有情報を読み出す情報読み出しモードを有する半導体集積回路装置において、
入力されるパルス信号をカウントするカウンタ部と、
前記データ保持部に格納されている前記チップ固有情報と前記カウンタ部の出力とを比較し一致するかどうかを判定する比較判定部と、
前記カウンタ部からの入力または前記カウンタ部への出力の少なくとも一方を必要とする、少なくとも１つの機能回路とを備え、
前記通常動作モードにおいては、前記カウンタ部は、前記機能回路に接続され、
前記情報読み出しモードにおいては、前記カウンタ部の入力は外部端子へ接続され、前記カウンタ部の出力は前記比較判定部へ接続されることにより、
前記カウンタ部を、少なくとも１つ以上の機能回路と、前記外部端子または前記比較判定部の少なくとも１つとの間で共用することを特徴とする半導体集積回路装置。
【請求項１８】
前記カウンタ部の入出力信号を切り換えるセレクタ部を備え、
前記カウンタ部の共用は、前記セレクタ部によって行われることを特徴とする、請求項１７に記載の半導体集積回路装置。
【請求項１９】
前記セレクタ部の切り換え動作は、前記通常動作モードと前記情報読み出しモードとの切り替えを制御するモード信号が入力されることにより行われることを特徴とする、請求項１８に記載の半導体集積回路装置。
【請求項２０】
前記機能回路は、リフレッシュ動作を制御する回路またはバースト動作を制御する回路であることを特徴とする、請求項１７に記載の半導体集積回路装置。
【請求項２１】
通常動作モードの他に、予め格納されているチップ固有情報を読み出す情報読み出しモードを有する半導体集積回路装置の制御方法において、
前記情報読み出しモードにおいて、外部端子から入力されるパルス信号をカウントするカウント動作ステップと、
前記チップ固有情報と前記カウント動作ステップによるカウント結果とを比較し一致するかどうかを判定する比較判定ステップとを備え、
前記比較判定ステップによる一致判定結果を、前記外部端子から出力する出力ステップを有することを特徴とする半導体集積回路装置の制御方法。
【請求項２２】
前記比較判定ステップによる一致判定結果に応じて、前記外部端子に対して報知電流を流す第１判定結果出力ステップを備えることを特徴とする請求項２１に記載の半導体集積回路装置の制御方法。
【請求項２３】
前記カウンタ部による所定カウント値のカウント終了に応じて、前記外部端子を、パルス信号の入力端子から前記チップ固有情報の出力端子へ切り替える入出力切替ステップと、
前記入出力切替ステップからの切替信号に応じて、前記外部端子から前記チップ固有情報を出力する第２判定結果出力ステップとを備えることを特徴とする請求項２１に記載の半導体集積回路装置の制御方法。
【発明の詳細な説明】
【技術分野】  本発明は、半導体集積回路装置およびその制御方法に関し、チップ毎に固有の情報を試験時または評価時に読み出すことができる半導体集積回路装置およびその制御方法に関するものである。
【背景技術】  近年の半導体装置においては、市場不良の追跡調査を確実にする為に、そのデバイス内部に様々なチップ固有のプロダクト情報（生産工場・生産ＬＯＴ番号・ウエハ番号・チップ番号など）を不揮発性デバイスにより記憶しており、それらの情報をパッケージ状態で外部から読み出しできる様にしている。
従来の技術として、特許文献１に開示される技術を第１０図を用いて説明する。クロック用パッドＰｃに入力されたパルス信号は、バッファ回路ＩＢｃを介して２進カウンタ２４でカウントされ、この２進カウンタ２４からパルス信号をカウントした２進数のデータが出力される。比較判定回路２２は、２進カウンタ２４の出力である２進数のデータと、データ保持部２１に蓄えられたデータとを比較し、両者が一致したときにはその一致した判定結果を判定結果出力回路２３を介してパッドＰ０に出力する。出力方法は、パッドＰ０に電流が流れるようにすることで比較判定回路２２による判定結果（一致）を出力する方法である。
２進カウンタ２４は、ユニット回路（不図示）を複数個直列に接続して構成される。そしてユニット回路は、データ保持部２１に蓄えられたチップ固有データのビット数に応じた数だけ設けられる。例えば、ロット番号、ウエハ番号およびチップ番号の各々の情報を１０ビットの固有データとして蓄える場合、２進カウンタ２４は、１０個のユニット回路を直列接続して構成される。
ここでパッドとは、半導体集積回路装置が外部とのインターフェースをとる外部端子である。
なお、先行技術文献を以下に示す。
特許文献１  特開２０００−３１５７７２号公報
近年のマルチチップパッケージ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ、以下ＭＣＰと記載する）やシステムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ、以下ＳＩＰと記載する）では、１つのパッケージに複数のチップが搭載される一方、パッケージの外部端子数は極力減らすことが求められている。しかし第１０図に示す従来技術では、情報読み出し専用パッドとして、クロック用パッドＰｃと出力用のパッドＰ０との２パッドがチップ毎に必要である。よって、パッケージ内の各々のチップのパッドから、パッケージの外部端子に２端子ずつ接続するとなると、パッケージの総端子数が増加し、パッケージサイズ増大やコスト上昇などを招くため問題である。
また第１０図において２進カウンタ２４は、データ保持部２１に蓄えられたデータのビット数に応じた数だけユニット回路を直列接続して構成される。そのためチップ固有データの情報量が増加すると共にデータのビット数が増加してしまい、２進カウンタ回路のサイズが大きくなり、チップサイズ増大を招くため問題である。
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、パッケージの総端子数の増加を抑えながらパッケージ状態で搭載チップの内部のチップ固有情報を読み出すことが可能であり、またチップ固有情報読み出しに必要な回路の面積を、従来と比して削減することが可能な半導体集積回路装置、およびその制御方法を提供することを目的とする。
【発明の開示】
前記目的を達成するためになされた本発明の半導体集積回路装置では、通常の動作を行う通常動作モードの他に、チップ固有情報を読み出すための情報読み出しモードを有する。ここで通常の動作とは、例えば情報の読み出し時アクセス動作、書き込み時アクセス動作、リフレッシュ動作などである。チップ固有情報とは、データ保持部によりチップ内部に記憶された、チップ固有のプロダクト情報等である。
カウンタ部またはカウント動作ステップは、外部端子から入力されるパルス信号をカウントする。データ保持部は、チップ固有情報を格納する。比較判定部または比較判定ステップは、データ保持部に格納されているチップ固有情報と前記カウンタ部の出力とを比較し、一致するかどうかを判定する。一致判定結果は外部端子から出力される。
そして、前記パルス信号が入力される外部端子と、前記チップ固有情報が出力される外部端子とは同一である。
これにより、従来例ではパルス信号入力用とチップ固有情報出力用との２つの外部端子が必要であったが、本発明の半導体集積回路装置では１つの外部端子でチップ固有情報の読み出しが可能となるため、外部端子数の削減が可能である。
また本発明の半導体集積回路装置では、通常動作モード時において必要な信号を入出力する外部端子と、情報読み出しモード時においてチップ固有情報を読み出す外部端子とが共用される。すなわち、情報読み出しモードに応じて、通常動作モードでの信号の入出力に用いられていた外部端子が、チップ固有情報読み出し用の外部端子として使用される。よって当該外部端子から信号カウンタ部へのパルス信号の入力およびチップ固有情報の読み出しの両動作が可能となる。
これにより、チップ固有情報の読み出し専用の外部端子を備える必要がなくなる。よって外部端子数の削減が可能である。
また本発明の半導体集積回路装置では、チップ固有情報の読み出しに用いられる外部端子には電源端子が使用される。さらに読み出しに用いられる電源端子には、情報読み出しモードに関してチップ固有情報を読み出すために必要とされない回路部へ電源を供給する第１電源端子が使用される。ここでチップ固有情報を読み出すために必要とされない回路部とは、少なくともデータ保持部、カウンタ部、比較判定部以外の回路部のことである。また第２電源端子はデータ保持部、カウンタ部、比較判定部に電源を供給する端子であり、第１電源端子とは異なる電源端子である。
これにより、通常動作モード時において必要な電源を供給する外部端子と、情報読み出しモード時においてチップ固有情報を読み出す外部端子とが共用される。
第１判定結果出力部または第１判定結果出力ステップは、外部端子と所定電位とを接続するスイッチ部を有する。所定電位は、外部端子に入力されるパルス信号の電位とは異なる電位である。また、結果ラッチ部は第１判定結果出力部に備えられ、比較判定部からの一致判定結果をラッチする。第１判定結果出力部または第１判定結果出力ステップは、比較判定部による一致判定結果に応じて、外部端子に対して報知電流を流す。
これにより、従来例ではパルス信号入力用とチップ固有情報出力用との２つの外部端子が必要であったが、本発明の半導体集積回路装置では、２値信号であるパルス信号が入力されている期間においても、パルス信号に重ねて報知電流を流すことができる。よってパルス信号の供給とは別に電流を検出することにより、１つの外部端子を用いて、パルス信号入力と報知電流によるチップ固有情報の出力との両者が可能であるため、外部端子数の削減が可能である。
また、結果ラッチ部に一致判定結果をラッチするようにすれば、比較判定部から一致判定結果が得られれば、その後は外部端子に対して報知電流が流れ続けるようにできるため、報知電流の検知が確実かつ容易となる。
本発明の半導体集積回路装置では、入出力切替部または入出力切替ステップはカウンタ部による所定カウント値のカウント終了に応じて、外部端子をパルス信号の入力端子から前記チップ固有情報の出力端子へ切り替える。
信号入力期間とは、外部端子からカウンタ部へパルス信号が入力される期間であり、信号出力期間とはチップ固有情報を外部端子へ出力する期間である。
情報ラッチ部は、比較判定部により一致判定されたチップ固有情報をラッチする。そして入出力切替部からの切替信号に応じて、情報ラッチ部にラッチされたチップ固有情報を出力する。
内部発振器は切替信号に応じて活性化しクロック信号を発する。計数部は、内部発信器からのクロック信号を計数する。出力制御部は、情報ラッチ部に格納されているチップ固有情報と計数部の出力とを比較し、一致するかどうかを判定する。第２判定結果出力部または第２判定結果出力ステップは、入出力切替部からの切替信号に応じて、外部端子からチップ固有情報を出力する。
すなわち、１つの外部端子が信号入力期間と信号出力期間とに分けて制御され、信号入力期間中に入力されたパルス信号に応じて確認されたチップ固有情報を情報ラッチ部に格納しておき、信号出力期間において、格納されているチップ固有情報に応じたクロック数のクロック信号が外部端子へ出力される。
これにより、第１に、信号入力期間と信号出力期間が分けて制御されるため、入力信号と出力信号のぶつかりがなく、チップ固有情報の読み出しがより確実になる利点がある。第２に、電圧出力のため低消費電流である利点がある。
本発明の半導体集積回路装置では、出力制御部は入出力切替部からの切替信号に応じて、情報ラッチ部における各ビット位置を順次選択する。
そして出力制御部には、チップ固有情報であるカウント値の出力に先立ちスタートフラグを生成するスタートフラグ部、およびカウント値の出力の終了後にエンドフラグを生成するエンドフラグ部が備えられる。出力制御部は、下位ビットまたは上位ビットから順次比較判定し、結果を出力する。
ここでスタートフラグとは、外部端子に出力が開始されたことを示すための信号であり、１クロック分のハイレベルの出力である。またエンドフラグとは、外部端子への出力が終了したことを示すための信号であり、１クロック分のハイレベルの出力である。
そして、情報ラッチ部にラッチされている、チップ固有情報であるカウント値が外部端子へ出力される。このとき、出力の開始時と終了時にはスタートフラグ信号およびエンドフラグ信号が発せられる。
これにより、チップ固有情報が２進数列として外部端子へ出力されるため、扱うデータのビット数が増加し、チップ固有情報に等しい数のクロック信号を出力すると多大な時間がかかるような場合でも、迅速かつ正確にデータの読み出しが可能であり、かつ取り扱いが容易である。また、チップ固有情報の出力開始を示すスタートフラグ信号、およびその終了を示すエンドフラグ信号が発せられるため、データ読み出し位置が確保される。
機能回路は、カウンタ部からの入力またはカウンタ部への出力の少なくとも一方を必要とする回路であり、例えばリフレッシュ動作を制御する回路またはバースト動作を制御する回路等である。セレクタ部は、前記カウンタ部の入出力信号を切り換える。モード信号は、セレクタ部の切り換え動作のための信号である。
半導体集積回路装置の通常動作モードにおいては、カウンタ部は機能回路に接続される。また情報読み出しモードにおいては、カウンタ部の入力は外部端子へ、カウンタ部の出力は比較判定部へ接続される。よってカウンタ部が少なくとも１つ以上の機能回路と、外部端子または比較判定部の少なくとも１つとの間で共用される。
これにより、機能回路と比較判定部との間でカウンタ部を共用することができるため、チップ固有情報の読み出し専用にカウンタ部を備える必要がなくなり、チップ面積の増大を抑えることができる。
【図面の簡単な説明】  第１図は、第１実施形態の半導体集積回路装置の構成を示す回路図である。
第２図は、第１実施形態の半導体集積回路装置のタイミングチャートを示す図である。
第３図は、第２実施形態の半導体集積回路装置の構成を示すブロック図である。
第４図は、第３実施形態の半導体集積回路装置の構成を示すブロック図である。
第５図は、第３実施形態の半導体集積回路装置の構成を示す回路図である。
第６図は、第３実施形態の半導体集積回路装置のタイミングチャートを示す図である。
第７図は、第４実施形態の半導体集積回路装置の構成を示す回路図である。
第８図は、第４実施形態の半導体集積回路装置のタイミンダチャートを示す図である。
第９図は、第５実施形態の半導体集積回路装置の構成を示すブロック図である。
第１０図は、従来技術の半導体集積回路装置の構成を示すブロック図である。
【発明を実施するための最良の形態】  以下、本発明の半導体集積回路装置、およびその制御方法について具体化した実施形態を第１図乃至第９図に基づき図面を参照しつつ詳細に説明する。
第１実施形態を第１図、第２図を用いて説明する。第１図は本発明に係る半導体集積回路装置の構成を示す図であり、第２図はタイミングチャートである。第１図の回路は、パッド１０１、入力バッファ１０２、２進カウンタ１０３、比較判定回路１０４、データ保持回路１０５、判定結果出力回路１０６から構成されている。またデータ保持回路１０５に保持されているデータは４ビットのデータであるとする。ここで判定結果出力回路１０６とは、第１判定結果出力部の一例である。
入力バッファ１０２のナンドゲート１１９にはパッド１０１からの入力クロック信号とデータ読み出しイネーブル信号Φｅｎとが入力され、ナンドゲート１１９の反転出力が入力信号Φｉｎとして２進カウンタ１０３へ入力される。２進カウンタ１０３は４つのＪＫフリップフロップ１０７乃至１１０の直列接続により構成されており、フリップフロップ１０７のクロック入力端子ＣＰには入力バッファ１０２の出力信号Φｉｎが入力される。
情報読み出しモード切換信号Φｔｅｓｔは２進カウンタ１０３のインバータゲート１２５に入力され、反転された出力がＪＫフリップフロップ１０７乃至１１０の入力イネーブル信号端子Ｒｄに入力される。２進カウンタ１０３から出力される信号Φｃ１乃至Φｃ４は、比較判定回路１０４の各エクスクルーシブオアゲート１２６乃至１２９に入力される。
データ保持回路１０５内のノードＮ１乃至Ｎ４は各々フューズ１１１乃至１１８を介して電源電圧Ｖｃｃおよび接地電圧Ｖｓｓへ接続されている。比較判定回路１０４からは、２進カウンタ１０３の出力信号Φｃ１乃至Φｃ４と、データ保持回路１０５の出力信号Φｆ１乃至Φｆ４とが排他的論理和演算された上で反転されて、判定比較回路出力信号Φｅ１乃至Φｅ４として出力される。判定結果出力回路１０６内のナンドゲート１２１には判定比較回路出力信号Φｅ１乃至Φｅ４が入力され、インバータゲート１２２には情報読み出しモード切換信号Φｔｅｓｔが入力される。両者の出力はノアゲート１２３に入力され、ノアゲート１２３の出力である出力制御信号ΦｏｕｔはＮＭＯＳトランジスタ１２４のゲートに入力される。トランジスタ１２４のドレイン端子は情報出力パス１３８へ、ソース端子は情報出力パス電圧Ｖｎの供給線へ接続される。
データ保持回路１０５の各ノードＮ１乃至Ｎ４は、格納すべきデータに応じて電源電圧Ｖｃｃまたは接地電圧Ｖｓｓへ接続されたフューズの一方が切断されて情報を保持する構造になっている。
すなわち、ノードＮ１では電源電圧Ｖｃｃへ接続されたフューズ１１１が切断により非導通とされ、接地電圧Ｖｓｓに接続されたフューズ１１２は導通されているため、データ保持部１０５の出力信号Φｆ１はローレベルとなる。逆にノードＮ２では電源電圧Ｖｃｃへ接続されたフューズ１１３が導通され、接地電圧Ｖｓｓに接続されたフューズ１１４は切断により非導通とされているため、データ保持部１０５の出力信号Φｆ２はハイレベルとなる。以下同様に、ノードＮ３乃至Ｎ４においても情報が保持され、出力信号Φｆ３乃至Φｆ４を発する構造になっている。
第２図のタイミングチャートを用いて動作を説明する。情報読み出しモード切換信号Φｔｅｓｔがハイレベルとされると、通常動作モードから、チップ固有情報の読み出しのための情報読み出しモードへ切り替わる。ここで通常動作モードとは、例えば情報の読み出しアクセス動作、書き込みアクセス動作、リフレッシュ動作などが行われるモードである。
２進カウンタ１０３のインバータゲート１２５にハイレベルの情報読み出しモード切換信号Φｔｅｓｔが入力されると、ローレベルの反転出力信号がフリップフロップ１０７乃至１１０の入力イネーブル信号端子Ｒｄに入力され、各フリップフロップは２進カウンタ１０３の出力信号Φｃ１乃至Φｃ４までの値を全てローレベルへリセットすると共に入力待ち受け状態となる。
またフリップフロップ１０７乃至１１０のＪおよびＫ端子には常にハイレベルの信号が入力されており、各フリップフロップは入力信号の立ち下がりエッジのタイミング毎にハイレベルとローレベルとの出力が入れ替わるトグル動作を行う。
パッド１０１にクロック信号が入力されると、入力バッファ１０２から入力信号Φｉｎが出力され、信号Φｉｎの立ち下がりエッジのタイミングに合わせて２進カウンタ１０３はカウント動作を行う。
比較判定回路１０４のエクスクルーシブオアゲート１２６には、２進カウンタ１０３の出力信号Φｃ１とデータ保持回路１０５の出力信号Φｆ１が入力され、両入力が一致するときのみエクスクルーシブオアゲート１２６からローレベル信号が出力され、その反転信号が判定比較回路出力信号Φｅ１として判定結果出力回路１０６のナンドゲート１２１へ入力される。以下、判定比較回路出力信号Φｅ２乃至Φｅ４においても同様の処理が行われる。
２進カウンタ１０３の出力信号Φｃ１乃至Φｃ４のハイ、ローレベルの組み合わせと、データ保持回路１０５の出力信号Φｆ１乃至Φｆ４のハイ、ローレベルの組み合わせが全て一致するとき、判定結果出力回路１０６のナンドゲート１２１へ入力される判定比較回路出力信号Φｅ１乃至Φｅ４が全てハイレベルとなり、その結果ナンドゲート１２１の出力はローレベルとなる。またインバータゲート１２２の出力は、情報読み出しモード切換信号Φｔｅｓｔがハイレベル中はずっとローレベルである。従って、２進カウンタ１０３とデータ保持回路１０５との２進データの値が一致した時、ノアゲート１２３の出力である出力制御信号Φｏｕｔはハイレベルとなり、ＮＭＯＳトランジスタ１２４が導通状態となる。よってパッド１０１から情報出力パス電圧Ｖｎへの情報出力パス１３８が確立し、パッド１０１に電流リークＩｌｅａｋが発生する。
例として、データ保持回路１０５のノードＮ１乃至Ｎ４に「０（ローレベル）、１（ハイレベル）、１、０」が保持されており、パッド１０１への入力クロック信号は電源電圧Ｖｃｃ−接地電圧Ｖｓｓ間で行われ、情報出力パス電圧Ｖｎは１／２Ｖｃｃ、出力制御信号Φｏｕｔのハイレベル時電圧はＶｃｃが用いられる場合を説明する。
第２図において、入力信号Φｉｎの６サイクル目の立ち下がりエッジのタイミングで２進カウンタ出力信号Φｃ１乃至Φｃ４が「０，１，１，０」の組み合わせとなり、データ保持回路の出力信号Φｆ１乃至Φｆ４の組み合わせに一致する。この時、比較判定回路の出力信号Φｅ１乃至Φｅ４は全てハイレベルとなり、出力制御信号Φｏｕｔもハイレベル（電源電圧Ｖｃｃ）となる（図中矢印Ｐ１）。よってトランジスタ１２４が導通し、情報出力パス１３８を介してパッド１０１にリーク電流Ｉｌｅａｋが流れる（図中矢印Ｐ２）。
この時第２図のように、入力信号Φｉｎのハイレベル期間中はパッド１０１の電圧は電源電圧Ｖｃｃ、情報出力パス電圧Ｖｎは１／２Ｖｃｃであるので、リーク電流Ｉｌｅａｋの正方向（パッド１０１から情報出力パス電圧Ｖｎの電源へ向かう方向）へリーク電流が流れる。逆に入力信号Φｉｎのローレベル期間中は、パッド１０１の電圧は接地電圧Ｖｓｓ、情報出力パス電圧Ｖｎは１／２Ｖｃｃであるので、リーク電流Ｉｌｅａｋの負方向へリーク電流が流れる。
入力信号Φｉｎの立ち下がりエッジのタイミングで判定結果を出力するためには、パッド１０１への入力信号Φｉｎのローレベル時電圧をＶｉｎ（ｍｉｎ）とすると、Ｖｉｎ（ｍｉｎ）の値と情報出力パス電圧Ｖｎとの値は異なる値を用いることが必要である。トランジスタ１２４のソースドレイン間電圧ＶＤＳを確保するためである。また、入力信号ローレベル時電圧Ｖｉｎ（ｍｉｎ）、情報出力パス電圧Ｖｎのいずれか低い方の電圧レベルに比して、出力制御信号Φｏｕｔのハイレベル時の電圧をトランジスタ１２４のスレッショルド電圧Ｖｔｈ以上に大きくする。トランジスタ１２４のオン、オフ動作が可能であるようにするためである。
なお、情報出力パス電圧Ｖｎの電圧レベルを入力信号Φｉｎの電圧レベルと異なる電圧レベルとすれば、入力信号Φｉｎのハイ／ローレベルの少なくともいずれかの期間でリーク電流Ｉｌｅａｋを出力することができる。
以上の様に第１実施形態は、パッド１０１にクロック信号が入力されると、パッド１０１に電流リークが発生し、これにより外部から判定結果を確認する事が可能なものである。従来例ではクロック信号入力用パッドとデータ出力用パッドの２つのパッドが必要であったが、第１実施形態では１パッドで済むため、データ出力用パッドに接続されるパッケージの外部端子を省略することが可能である。特に１つのパッケージ内に複数のチップを搭載するＭＣＰやＳＩＰにおいて、その効果を発揮する。
なお第２図に示す様に、出力制御信号Φｏｕｔがハイレベルとなる入力信号Φｉｎのクロックサイクルの間のみトランジスタ１２４が導通状態となり、リーク電流Ｉｌｅａｋ（ラッチ無し）が流れる様にしてもよい。また、ノアゲート１２３の出力信号を図示しないラッチ回路でラッチして、信号Φｏｕｔが一度ハイレベルになればその後ずっとトランジスタ１２４が導通状態となり、リーク電流Ｉｌｅａｋ（ラッチ有り）が流れる様にしてもよい。またパッド１０１はクロック信号入出力用パッドに限られない。
第２実施形態を第３図を用いて説明する。第３図において入力バッファ１０２、２進カウンタ１０３、比較判定回路１０４、データ保持回路１０５、判定結果出力回路１０６は、第１実施形態と同様の回路構成を備えている。第１実施形態と異なる点は、第１に、信号の入出力用パッドに電源パッドを用いる点である。そして第２に、回路１０２乃至１０６に電源を供給する電源パッドと、信号の入出力に用いられた電源パッドとは異なる点である。
第２実施形態では信号の入出力に電源パッド２（１３２）を用い、各回路の電源は電源パッド１（１３１）から供給される別系統の電源を用いる。
第３図において電源パッド２にクロック信号を入力すると、第１実施形態と同様に、データ保持部１０５に保持されたデータと２進カウンタ１０３のデータが一致した時に、情報出力パス１３８にリーク電流Ｉｌｅａｋが流れる。これにより外部から判定結果を確認する事が可能である。
第２実施形態では、回路１０２乃至１０６の電源として、クロック信号の入出力に用いる電源パッド２（１３２）から供給される電源を用いずに、電源パッド１（１３１）から供給される別系統の電源を用いている。これは、電源パッド１（１３１）にクロック信号が入力されると、各回路１０２乃至１０６が安定動作しなくなるためである。
例として、電源パッド１（１３１）には周辺回路電源を用い、電源パッド２（１３２）には情報読み出しモードに関してチップ固有情報を読み出すために必要とされない回路用の電源を用いると良い。電源パッド２（１３２）の電源の例としては、Ｉ／Ｏ用電源やディレイロックドループ（ＤＬＬ）回路、フェーズロックドループ（ＰＬＬ）回路専用電源等が挙げられる。
また電源パッド１（１３１）は、情報読み出しモードにおいて外部端子からの信号の入出力がないため、必ずしもパッケージの外部端子に接続される必要はない。よってパッケージ内の他の電源供給線等に接続されて電源が供給されてもよい。
ＳＩＰ、ＭＣＰなど、複数のチップが１つのパッケージ内に搭載される場合においては、電源用パッド１つしかパッケージの外部端子に接続されないチップも存在する。一般的にＳＩＰなどで外部端子数を減らしたい場合に、前記のような事態が発生する事がある。
そのような場合においても、少なくとも電源パッド２の様な電源パッドがパッケージの外部端子に接続されていれば、通常動作モードの電源供給と、情報読み出しモードのチップ固有情報の読み出しとの２通りの動作を１つの電源パッドにより行うことが可能である。よってチップ固有情報の読み出し専用の外部端子を備える必要はないため、パッケージの総端子数を増加させることなくパッケージに搭載される全てのチップについて固有データの読み出しが可能となる。
第３実施形態を第４図乃至第６図を用いて説明する。第３実施形態では、外部端子からカウンタ部へパルス信号が入力される信号入力期間から、チップ固有情報が外部端子へ出力される信号出力期間へ切り替える入出力切替部が備えられている。そして信号出力期間中にチップ固有情報に応じたクロック数のクロック信号が外部端子へ出力される。
第３実施形態は判定結果出力回路１４６に特徴を持つ。またパッド１０１、入力バッファ１０２、２進カウンタ１０３、比較判定回路１０４、データ保持部１０５は、第１実施形態と同様の回路構成を備えている。ここで判定結果出力回路１４６とは、第２判定結果出力部の一例である。また、第５図に第３実施形態の判定結果出力回路１４６の詳細を、第６図にタイミングチャートを示す。
第５図の回路は、取り込み信号生成部２０１、取り込みラッチ部２０２、入出力切換え部２０３、内部オシレータ２０４、分周器２０５、出力制御部２０６、出力部２０７から構成されている。また当回路には情報読み出しモード切換信号Φｔｅｓｔ、２進カウンタ出力信号Φｃ１乃至Φｃ４、判定比較回路出力信号Φｅ１乃至Φｅ４が入力される。ここで分周器とは、内部発信器からのクロック信号を計数する計数部の一例である。
ハイレベルの情報読み出しモード切換信号Φｔｅｓｔが入力されると、インバータゲート２４０で反転されたローレベル信号が、分周器２０５のＪＫフリップフロップ２０８乃至２１１の入力イネーブル信号端子Ｒｄ、および取り込みラッチ部２０２のノアゲート２１６乃至２１９に入力される。その結果、分周器２０５の各フリップフロップの出力信号Φｄ１乃至Φｄ４までの値が全てローレベルへリセットされる。また取り込みラッチ部２０２のノアゲート２１６乃至２１９はインバータゲートと等価になりラッチ回路Ｌ１乃至Ｌ４がが活性化される。そして分周器２０５および取り込みラッチ部２０２は入力待ち受け状態となる。
第６図を参照して、データ保持回路１０５に「０、１、１、０」のデータが保持されていた場合を説明する。入力信号Φｉｎの６サイクル目の立ち下がりエッジ信号のタイミングで、２進カウンタ１０３とデータ保持回路１０５のデータが一致したときに、ナンドゲート２３１に全てハイレベルの判定比較回路出力信号Φｅ１乃至Φｅ４が入力され（図中領域Ａ１）、取り込み信号生成部２０１はハイレベルパルスのトリガ信号Φｔ０を出力する（図中矢印Ｓ１）。
信号Φｔ０により取り込みラッチ部２０２のトランジスタ２１２乃至２１５は導通状態とされ、データ保持回路１０５と一致した２進カウンタの出力信号Φｃ１乃至Φｃ４までの値「０，１，１，０」がラッチ回路Ｌ１乃至Ｌ４にラッチされる。
ラッチされたデータはインバータゲートを介して反転され、取込みラッチ部出力信号Φｒ１乃至Φｒ４として「０，１，１，０」の値が、出力制御部２０６のエクスクルーシブオアゲート２２６乃至２２９へ入力される。
入力信号Φｉｎから１６サイクル目の立ち下がりエッジ信号が発せられると、信号入力期間が終了し信号出力期間へ移行する。２進カウンタ１０３の出力信号の最上位ビットである信号Φｃ４の立ち下がりエッジ信号が、入出力切換え部２０３に入力される（図中矢印Ｓ２）。
入出力切換え部２０３はＪＫフリップフロップで構成され、ＪおよびＫ端子には常にハイレベルの信号が入力されており、トグル動作を行う。また情報読み出しモードとされたときのＪＫフリップフロップの初期出力はローレベルである。そして、信号Φｃ４の立ち下がりエッジ信号が入出力切換え部２０３に入力されると、信号入力期間から信号出力期間への移行の合図として、ハイレベルの入出力切換部出力信号Φｃ５が、入出力切換え部２０３から出力される（図中矢印Ｓ２）。
内部オシレータ２０４は、ハイレベルの入出力切換部出力信号Φｃ５が入力されると、クロック信号Φｏｃｌｋの出力を開始する（図中矢印Ｓ３）。また、出力部２０７にハイレベルの信号Φｃ５が入力されると、トランジスタ２２０および２２３が導通状態とされ出力可能状態とされる。出力可能状態の期間中においては、ナンドゲート２２４の出力信号Φｏｕｔｘがハイレベル時には接地電圧Ｖｓｓのローレベル信号が、信号Φｏｕｔｘがローレベル時には電源電圧Ｖｃｃのハイレベル信号が、パッド１０１へ出力される。
またクロック信号Φｏｃｌｋは、出力部２０７のナンドゲート２２４へと入力される。ナンドゲート２２４の他方の入力には、出力制御部２０６の出力段に備えられるラッチ部２（２２５）の出力である出力イネーブル信号Φｏｅが入力される。出力イネーブル信号Φｏｅは出力部２０７の出力を制御する信号である。出力イネーブル信号Φｏｅがハイレベルの期間中は、クロック信号Φｏｃｌｋと同期した信号がパッド１０１へ出力される。逆に出力イネーブル信号Φｏｅがローレベルの期間中は、常にローレベル信号がパッド１０１へ出力される。すなわち、出力イネーブル信号Φｏｅがハイレベルの時において、クロック信号Φｏｃｌｋがハイレベル期間中はトランジスタ２２１が導通、２２２が非導通とされパッド１０１には電源電圧Ｖｃｃが供給され、逆にクロック信号Φｏｃｌｋがローレベル期間中は、トランジスタ２２１が非導通、２２２が導通とされパッド１０１には接地電圧Ｖｓｓが供給される。これにより、出力イネーブル信号Φｏｅがハイレベルの期間に応じて、クロック信号Φｏｃｌｋと同期した出力信号がパッド１０１に出力される。
分周器２０５はＪＫフリップフロップ２０８乃至２１１で構成され、２進カウンタの動作を行う。初段ＪＫフリップフロップ２０８のクロック入力端子ＣＰにはクロック信号Φｏｃｌｋが入力され、各ＪＫフリップフロップの出力は次段のフリップフロップのクロック入力端子ＣＰに入力される。またＪＫフリップフロップのＪおよびＫ端子には常時ハイレベルの信号が入力されており、トグル動作を行う。
分周器２０５は、クロック信号Φｏｃｌｋの立ち下がりエッジ信号によって２進数カウンタの動作を行い、４ビットのカウンタ値である分周器出力信号Φｄ１乃至Φｄ４を出力制御部２０６へ出力する。
出力制御部２０６のエクスクルーシブオアゲート２２６乃至２２９のそれぞれには、取込みラッチ部出力信号Φｒ１乃至Φｒ４および分周器出力信号Φｄ１乃至Φｄ４が入力される。エクスクルーシブオアゲート２２６乃至２２９の出力はノアゲート２３０へ入力される。ノアゲート２３０の出力は出力終了信号Φｅｎｄとしてラッチ部２（２２５）に入力され、ラッチ部２（２２５）からの出力は出力イネーブル信号Φｏｅとして出力部２０７のナンドゲート２２４へ入力される。
情報読み出しモード切換信号Φｔｅｓｔがハイレベルとされ、通常動作モードから情報読み出しモードへ動作モードが切り替えられると、入出力切替部２０３の出力信号Φｃ５はローレベルへとリセットされる。そして信号Φｃ５はインバータゲート２４１でハイレベルへ反転され、ラッチ部２（２２５）のノアゲート２４２に入力される。そのため、ラッチ部２（２２５）の出力である出力イネーブル信号Φｏｅは、通常動作モードから情報読み出しモードへ遷移した当初からハイレベルが維持される。そして、出力イネーブル信号Φｏｅのハイレベル遷移後、入出力切替部２０３の出力信号Φｃ５がハイレベルとなり信号出力期間になるに及んで、出力部２０７はデータ出力可能期間となる。
そして取込みラッチ部出力信号Φｒ１乃至Φｒ４と、分周器２０５の分周器出力信号Φｄ１乃至Φｄ４の４ビットのデータとが一致した時に、エクスクルーシブオアゲート２２６乃至２２９の出力はすべてローレベルとなり、ノアゲート２３０からはハイレベルの出力終了信号Φｅｎｄが出力される。ハイレベルの出力終了信号Φｅｎｄがラッチ部２（２２５）に入力されると、その出力である出力イネーブル信号Φｏｅがローレベルへと遷移する（図中矢印Ｓ４）。
ローレベルの出力イネーブル信号Φｏｅが出力部２０７のナンドゲート２２４に入力されると、もう一方のクロック信号Φｏｃｌｋの入力にかかわらずナンドゲート２２４の出力は常にハイレベルとなり、その結果、パッド１０１は接地電圧Ｖｓｓへ接続され続けることによって、チップ固有情報の信号の出力が終了する。すなわち、出力イネーブル信号Φｏｅがローレベルの期間中は、出力部２０７はデータ出力停止状態となる。
例として取り込みラッチ部２０２に「０，１，１，０」のデータがラッチされている時を説明する。
第６図において２進カウンタ出力信号の上位ビットである信号Φｃ４の立ち下がりエッジ信号のタイミングで信号出力期間になる（図中矢印Ｓ２）。そして出力イネーブル信号Φｏｅがローレベルに遷移するまでは信号出力期間であり、クロック信号Φｏｃｌｋと同期したクロック信号がパッド１０１へ出力される。すなわち２進データが「０，１，１，０」であるので、１０進法に換算された「６」回のパルスが、クロック信号Φｏｃｌｋと同期してパッド１０１へ出力される（図中Ａ２）。そして「６」回のパルスが出力されると、ラッチされている２進数列のデータと、分周器２０５の２進カウンタの２進数列のデータとが共に「０，１，１，０」となり一致するため、出力イネーブル信号Φｏｅがローレベルとされ（図中矢印Ｓ４）、パッド１０１が常に接地電圧Ｖｓｓへ接続されて信号出力期間が終了する。
以上の様に第３実施形態は、１つのパッドの入出力データを信号入力期間と信号出力期間とに分けて制御する形態である。信号入力期間中に入力されたクロック信号に応じて確定したチップ固有データを取り込みラッチ部２０２に格納しておき、信号出力期間において格納されているデータに応じたクロック数のクロック信号を出力する。
すなわち、チップ固有情報のビット数に応じたクロック信号がパッド１０１に入力されると、前記クロック信号の信号入力期間の終了後に、ラッチ部２０２にラッチされていたチップ固有情報がパッド１０１にパルス信号として出力されるものである。この時、２進数列として格納されているチップ固有データがクロック信号のクロック数としてパッド１０１へ出力される。
これにより、第１に、信号入力期間と信号出力期間が分けて制御されるため、入力信号と出力信号のぶつかりがなく、チップ固有情報の読み出しがより確実になる利点がある。第２に、電流出力ではなく電圧出力のため、低消費電流である利点がある。
また、第３実施形態は、第２実施形態の様にパッド１０１が電源パッドの時にも同様に実施可能である。
第４実施形態を第７図および第８図を用いて説明する。
第４実施形態では、第３実施形態と同様に信号入力期間から信号出力期間へ切り替える入出力切替部が備えられている。そして信号出力期間中において、チップ固有情報であるカウント値が外部端子へ出力される。このとき、出力の開始時と終了時にはスタートフラグ信号およびエンドフラグ信号が発せられる。
第４実施形態は、第３実施形態において、判定結果出力回路１４６にのみ変更を加えた実施形態である。第４実施形態に特徴的な判定結果出力回路１４６の詳細を第７図に、タイミングチャートを第８図に示す。
第７図の回路は、取り込み信号生成部２０１、取り込みラッチ部３０２、入出力切換え部２０３、内部オシレータ２０４、分周器２０５、出力制御部３０６、出力部３０７から構成されている。これらのうち、取り込みラッチ部３０２、出力制御部３０６、出力部３０７の３つの回路構成は第４実施形態に特徴的なものであり、その他の回路の構成および動作は第３実施形態と同じである。
第４実施形態では出力制御部３０６がデコーダ動作を行う回路になっている。分周器２０５の出力信号Φｄ１乃至Φｄ４のそれぞれについて正相と逆相の相補信号が作られ、出力制御部３０６のナンドゲート３１２乃至３１７へ入力される。
ナンドゲート３１２乃至３１５から反転されて出力される出力制御部出力信号Φｔ１乃至Φｔ４は、取り込みラッチ部３０２のトランジスタ３０８乃至３１１に入力される。取り込みラッチ部３０２のラッチ回路Ｌ１乃至Ｌ４には、２進カウンタの出力信号Φｃ１乃至Φｃ４が反転してラッチされており、その出力信号である取り込みラッチ部出力信号Φｒｏ１乃至Φｒｏ４が、信号線３２０を経由して出力部３０７へ出力される。
またナンドゲート３１６および３１７から反転されて出力されるスタートフラグ信号Φｓｆ、エンドフラグ信号Φｅｆは、それぞれ出力制御部３０６のＮＭＯＳトランジスタ３１８，３１９に入力される。トランジスタ３１８および３１９のドレイン端子は信号線３２０へ接続され、ソース端子は接地され接地電圧Ｖｓｓとされる。
取り込みラッチ部３０２、出力制御部３０６のスタート部およびエンド部の出力は、すべて信号線３２０を介して、出力制御信号Φｏｕｔとして出力部３０７へ出力される。
出力部３０７は出力制御信号Φｏｕｔおよび入出力切換部出力信号Φｃ５が入力される。ハイレベルの信号Φｃ５が入力されると、出力部３０７のトランジスタ２２０および２２３が導通状態とされ出力可能状態とされる。出力可能状態の期間中においては、出力制御信号Φｏｕｔがハイレベル時には接地電圧Ｖｓｓのローレベル信号が、信号Φｏｕｔがローレベル時には電源電圧Ｖｃｃのハイレベル信号がパッド１０１へ出力される。
第８図において入力信号Φｉｎが１６サイクル目の立ち下がりエッジ信号を発すると、信号入力期間が終了し信号出力期間へ移行する。信号入力期間での動作は第３実施形態と同様なのでここでの説明は省略する。
２進カウンタ１０３の出力信号Φｃ４の立ち下がりエッジ信号に応じて、入出力切換部出力信号Φｃ５がハイレベルへ反転し、信号出力期間が開始される（図中矢印Ｓ６）。同時にクロック信号Φｏｃｌｋが発生され始める（図中矢印Ｓ７）。
出力制御部３０６は、スタート部３３０のトランジスタ３１８、取り込みラッチ部３０２のトランジスタ３０８乃至３１１およびエンド部３３１のトランジスタ３１９を順次導通状態にして、信号を取り出す動作を行う。
信号出力期間に遷移した段階では、分周器２０５からの出力信号Φｄ１乃至Φｄ４は「０，０，０，０」と全てローレベルであり（図中矢印Ｓ８）、この時スタート部のナンドゲート３１６の入力は全てハイレベルとなる。そしてナンドゲート３１６の反転出力が、ハイレベルのスタートフラグ信号Φｓｆとしてトランジスタ３１８のゲートに入力される（図中矢印Ｓ９）。ハイレベルの信号Φｓｆが入力されたトランジスタ３１８は導通状態とされ、接地電圧Ｖｓｓのローレベル信号が信号線３２０を経由して出力部３０７へ入力される。出力部３０７にローレベルの出力制御信号Φｏｕｔが入力されると、トランジスタ２２１が導通、トランジスタ２２２が非導通とされて、パッド１０１には電源電圧Ｖｃｃのハイレベルの信号が出力される（図中矢印Ｓ１０）。
このようにスタートフラグ信号Φｓｆは、パッドに出力が開始されたことを示すために、パッド１０１にスタートフラグ信号として１クロック分のハイレベルの出力を出力させるために用いられる信号である。
次のクロック信号Φｏｃｌｋの１サイクル目の立ち下がりエッジ信号のタイミングで、分周器２０５からの出力信号Φｄ１乃至Φｄ４は「１，０，０，０」の組み合わせとなり、この時ナンドゲート３１２の入力は全てハイレベルとなり、反転されたハイレベルの出力が出力制御部出力信号Φｔ１としてトランジスタ３０８のゲートに入力される（図中矢印Ｓ１１）。取り込みラッチ部３０２のラッチ回路Ｌ１にはローレベルの２進カウンタ出力信号Φｃ１がラッチされており、信号Φｃ１が反転されたハイレベルの信号取り込みラッチ部出力信号Φｒｏ１が信号線３２０を経由して出力部３０７へ出力される。その結果、パッド１０１には接地電圧Ｖｓｓのローレベルの信号が出力される（図中矢印Ｓ１２）。
以下同様に、クロック信号Φｏｃｌｋの２、３、４サイクル目の立ち下がりエッジ信号のタイミングで、出力制御部出力信号Φｔ２、Φｔ３、Φｔ４の順番にラッチされていた信号がラッチ部出力信号Φｒｏ２、Φｒｏ３、Φｒｏ４として出力される。
最後にクロック信号Φｏｃｌｋの５サイクル目の立ち下がりエッジ信号で、エンド部のナンドケート３１７の反転された出力であるエンドフラグ信号Φｅｆがハイレベルになり、トランジスタ３１９が導通する。そして接地電圧Ｖｓｓのローレベルのエンドフラグ信号Φｅｆが信号線３２０を経由して出力部３０７へ入力され、パッド１０１には電源電圧Ｖｃｃのハイレベルの信号が出力される。このようにエンドフラグ信号Φｅｆは、パッドへの出力が終了したことを示すために、パッド１０１にエンドフラグ信号として１クロック分のハイレベルの出力を出力させるために用いられる信号である。
以上の様に第４実施形態の発明は、第３実施形態と同様に、クロック信号がパッド１０１に入力されると、パッド１０１にパルス信号としてチップ固有情報が出力されるものであるが、この時チップ固有情報が２進数列としてパッド１０１へ出力される点を特徴とする。扱うデータのビット数が増加し、格納されているデータに応じたクロック数のクロック信号を出力すると多大な時間がかかるような場合でも、出力が２進数列で行われれば、迅速かつ正確にデータの読み出しが可能であり、かつ取り扱いが容易である。また、パッド１０１へのチップ固有情報の出力時には、信号出力期間開始を示すスタートフラグ、およびその終了を示すエンドフラグが発せられるため、データ読み出しの確実性が確保される。
また第４実施形態は、第２実施形態の様にパッド１０１が電源パッドの時にも同様に実施可能である。
第５実施形態を第９図のブロック図を用いて説明する。第９図において、パッド１０１、入力バッファ１０２、２進カウンタ１０３、比較判定回路１０４、データ保持部１０５の回路構成および動作は第１乃至第４実施形態と同様である。また、リフレッシュ動作制御回路４０７、セレクタ４２１および４２２が備えられている。情報読み出しモード切換信号Φｔｅｓｔは、２進カウンタ１０３の入出力部分に設けられたセレクタ４２１および４２２に入力される。セレクタには切換スイッチ４１１乃至４２０が備えられる。判定結果出力回路４０６には、例えば第１乃至第４実施形態で用いられた判定結果出力回路が使用できる。
情報読み出しモード切換信号Φｔｅｓｔがローレベルの時を説明する。この時、回路全体は通常動作モードであり、２進カウンタ１０３はリフレッシュ動作制御回路４０７の動作のために用いられる。すなわち、信号Φｔｅｓｔがローレベルの時、切換スイッチ４１２が導通、切換スイッチ４１１が非導通とされるため、２進カウンタ１０３へ入力される信号は、リフレッシュ動作制御回路４０７の出力信号Φｏｓｃが選択される。同時に切換スイッチ４１４，４１６，４１８，４２０が導通、４１３，４１５，４１７，４１９が非導通とされるため、２進カウンタから出力されるカウンタ信号はセルフリフレッシュ回路入力信号Φｓ１乃至Φｓ４が選択され、リフレッシュ動作制御回路４０７へ入力される。
逆に情報読み出しモード切換信号Φｔｅｓｔがハイレベルの時は、情報読み出しモードとなり、２進カウンタ１０３はデータ保持部１０５に保持されたデータとの比較に用いられる。すなわち切換スイッチ４１２が非導通、切換スイッチ４１１が導通とされるため、２進カウンタ１０３へ入力される信号は、入力バッファ１０２から入力される入力信号Φｉｎが選択される。また切換スイッチ４１４，４１６，４１８，４２０が非導通、４１３，４１５，４１７，４１９が導通とされるため、２進カウンタ１０３から出力される信号は、Φｃ１乃至Φｃ４が選択され比較判定回路１０４へ入力される。
以上の様に第５実施形態の発明においては、セレクタ４２１、４２２を設置することにより、２進カウンタ回路１０３を、リフレッシュ動作制御回路４０７と比較判定回路１０４との間で共用することができる。すなわち、半導体集積回路装置の通常動作モードにおいては、２進カウンタ回路１０３の入出力はリフレッシュ動作制御回路４０７に接続される。一方、情報読み出しモードにおいては、２進カウンタ回路１０３の入力は入力バッファ１０２へ、出力は比較判定回路１０４へ接続される。
これにより、チップ固有情報の読み出し専用に２進カウンタ回路を備える必要がなくなり、チップ面積の増大を抑えることができる。２進カウンタ１０３は、データ保持部に保持するデータのビット数と同数のフリップフロップ回路を備えることから、特に内部データのビット数が大きくなる程チップ面積の増大が問題になる。しかし、第５実施形態の発明を用いれば、２進カウンタ１０３を、リフレッシュ動作制御回路４０７と比較判定回路１０４との間で共用することができるため、チップ固有データのビット数が大きくなる場合においてもチップ面積の増大を抑えることが可能である。
また、２進カウンタ１０３を比較判定回路１０４との間で共用する回路はリフレッシュ動作制御回路に限られない。例えば半導体記憶装置においては、バースト動作制御回路などがある。
そして第５実施形態では、クロック信号入力と判定結果出力とで同一パッド１０１が用いられるが、もちろん異なるパッドを用いてもよい。また判定結果出力回路４０６から出力される信号は、第１および第２実施形態で説明したように、入力クロック信号とチップ固有データが一致した時にパッド１０１に電流が流れる方式でもよいし、第３および第４実施形態で説明したように、信号出力期間に、ラッチ部にラッチされていたチップ固有情報がパルス信号としてパッドに出力される方式でもよい。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。チップ固有情報の入出力用パッドの使用方法、チップ固有情報の出力方法、２進カウンタ回路の共有方法はそれぞれ適宜に組み合わせができることは言うまでもない。
【産業上の利用可能性】  以上の説明から明らかなように本発明によれば、パッケージの総端子数の増加を抑えながらパッケージ状態で搭載チップの内部のチップ固有情報を読み出すことが可能である。またチップ固有情報読み出しに必要な回路の面積を、従来と比して削減することが可能でありチップ面積の増大を抑えることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成17年1月7日(2005.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チップ固有情報を格納するデータ保持部を備え、通常動作モードの他に前記チップ固有情報を読み出す情報読み出しモードを有する半導体集積回路装置において、
前記情報読み出しモードにおいて、外部端子から入力されるパルス信号をカウントするカウンタ部と、
前記データ保持部に格納されている前記チップ固有情報と前記カウンタ部の出力とを比較し一致するかどうかを判定する比較判定部とを備え、
前記比較判定部による一致判定結果を、前記外部端子から出力することを特徴とする半導体集積回路装置。
【請求項２】
前記比較判定部による一致判定結果に応じて、前記外部端子に対して報知電流を流す第１判定結果出力部を備え、
前記第１判定結果出力部は、前記比較判定部からの一致判定結果をラッチする結果ラッチ部を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記カウンタ部による所定カウント値のカウント終了に応じて、前記外部端子を、パルス信号の入力端子から前記チップ固有情報の出力端子へ切り替える入出力切替部と、
前記比較判定部により一致判定された前記チップ固有情報をラッチする情報ラッチ部とを備え、
前記入出力切替部からの切替信号に応じて、前記情報ラッチ部における各ビット位置を順次選択する出力制御部を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
チップ固有情報を格納するデータ保持部を備え、通常動作モードの他に前記チップ固有情報を読み出す情報読み出しモードを有する半導体集積回路装置において、
入力されるパルス信号をカウントするカウンタ部と、
前記データ保持部に格納されている前記チップ固有情報と前記カウンタ部の出力とを比較し一致するかどうかを判定する比較判定部と、
前記カウンタ部からの入力または前記カウンタ部への出力の少なくとも一方を必要とする、少なくとも１つの機能回路とを備え、
前記通常動作モードにおいては、前記カウンタ部は、前記機能回路に接続され、
前記情報読み出しモードにおいては、前記カウンタ部の入力は外部端子へ接続され、前記カウンタ部の出力は前記比較判定部へ接続されることにより、
前記カウンタ部を、少なくとも１つ以上の機能回路と、前記外部端子または前記比較判定部の少なくとも１つとの間で共用することを特徴とする半導体集積回路装置。
【請求項５】
前記カウンタ部の入出力信号を切り換えるセレクタ部を備え、
前記カウンタ部の共用は、前記セレクタ部によって行われることを特徴とする、請求項４に記載の半導体集積回路装置。
【請求項６】
前記機能回路は、リフレッシュ動作を制御する回路またはバースト動作を制御する回路であることを特徴とする、請求項４に記載の半導体集積回路装置。
【請求項７】
通常動作モードの他に、予め格納されているチップ固有情報を読み出す情報読み出しモードを有する半導体集積回路装置の制御方法において、
前記情報読み出しモードにおいて、外部端子から入力されるパルス信号をカウントするカウント動作ステップと、
前記チップ固有情報と前記カウント動作ステップによるカウント結果とを比較し一致するかどうかを判定する比較判定ステップとを備え、
前記比較判定ステップによる一致判定結果を、前記外部端子から出力する出力ステップを有することを特徴とする半導体集積回路装置の制御方法。
【請求項８】
前記比較判定ステップによる一致判定結果に応じて、前記外部端子に対して報知電流を流す第１判定結果出力ステップを備えることを特徴とする請求項７に記載の半導体集積回路装置の制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその制御方法に関し、チップ毎に固有の情報を試験時または評価時に読み出すことができる半導体集積回路装置およびその制御方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置においては、市場不良の追跡調査を確実にする為に、そのデバイス内部に様々なチップ固有のプロダクト情報（生産工場・生産LOT番号・ウエハ番号・チップ番号など）を不揮発性デバイスにより記憶しており、それらの情報をパッケージ状態で外部から読み出しできる様にしている。
【０００３】
従来の技術として、特許文献１に開示される技術を第１０図を用いて説明する。クロック用パッドＰｃに入力されたパルス信号は、バッファ回路ＩＢｃを介して２進カウンタ２４でカウントされ、この２進カウンタ２４からパルス信号をカウントした２進数のデータが出力される。比較判定回路２２は、２進カウンタ２４の出力である２進数のデータと、データ保持部２１に蓄えられたデータとを比較し、両者が一致したときにはその一致した判定結果を判定結果出力回路２３を介してパッドＰ０に出力する。出力方法は、パッドＰ０に電流が流れるようにすることで比較判定回路２２による判定結果（一致）を出力する方法である。
【０００４】
２進カウンタ２４は、ユニット回路（不図示）を複数個直列に接続して構成される。そしてユニット回路は、データ保持部２１に蓄えられたチップ固有データのビット数に応じた数だけ設けられる。例えば、ロット番号、ウエハ番号およびチップ番号の各々の情報を１０ビットの固有データとして蓄える場合、２進カウンタ２４は、１０個のユニット回路を直列接続して構成される。
【０００５】
ここでパッドとは、半導体集積回路装置が外部とのインターフェースをとる外部端子である。
【０００６】
なお、先行技術文献を以下に示す。
【特許文献１】特開２０００−３１５７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年のマルチチップパッケージ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ、以下ＭＣＰと記載する）やシステムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ、以下ＳＩＰと記載する）では、１つのパッケージに複数のチップが搭載される一方、パッケージの外部端子数は極力減らすことが求められている。しかし第１０図に示す従来技術では、情報読み出し専用パッドとして、クロック用パッドＰｃと出力用のパッドＰ０との２パッドがチップ毎に必要である。よって、パッケージ内の各々のチップのパッドから、パッケージの外部端子に２端子ずつ接続するとなると、パッケージの総端子数が増加し、パッケージサイズ増大やコスト上昇などを招くため問題である。
【０００８】
また第１０図において２進カウンタ２４は、データ保持部２１に蓄えられたデータのビット数に応じた数だけユニット回路を直列接続して構成される。そのためチップ固有データの情報量が増加すると共にデータのビット数が増加してしまい、２進カウンタ回路のサイズが大きくなり、チップサイズ増大を招くため問題である。
【０００９】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、パッケージの総端子数の増加を抑えながらパッケージ状態で搭載チップの内部のチップ固有情報を読み出すことが可能であり、またチップ固有情報読み出しに必要な回路の面積を、従来と比して削減することが可能な半導体集積回路装置、およびその制御方法を提供することを目的とする。  
【課題を解決するための手段】
【００１０】
前記目的を達成するためになされた本発明の半導体集積回路装置では、通常の動作を行う通常動作モードの他に、チップ固有情報を読み出すための情報読み出しモードを有する。ここで通常の動作とは、例えば情報の読み出し時アクセス動作、書き込み時アクセス動作、リフレッシュ動作などである。チップ固有情報とは、データ保持部によりチップ内部に記憶された、チップ固有のプロダクト情報等である。
【００１１】
カウンタ部またはカウント動作ステップは、外部端子から入力されるパルス信号をカウントする。データ保持部は、チップ固有情報を格納する。比較判定部または比較判定ステップは、データ保持部に格納されているチップ固有情報と前記カウンタ部の出力とを比較し、一致するかどうかを判定する。一致判定結果は外部端子から出力される。
【００１２】
そして、前記パルス信号が入力される外部端子と、前記チップ固有情報が出力される外部端子とは同一である。
【００１３】
これにより、従来例ではパルス信号入力用とチップ固有情報出力用との２つの外部端子が必要であったが、本発明の半導体集積回路装置では１つの外部端子でチップ固有情報の読み出しが可能となるため、外部端子数の削減が可能である。
【００１４】
機能回路は、カウンタ部からの入力またはカウンタ部への出力の少なくとも一方を必要とする回路であり、例えばリフレッシュ動作を制御する回路またはバースト動作を制御する回路等である。
【００１５】
半導体集積回路装置の通常動作モードにおいては、カウンタ部は機能回路に接続される。また情報読み出しモードにおいては、カウンタ部の入力は外部端子へ、カウンタ部の出力は比較判定部へ接続される。よってカウンタ部が少なくとも１つ以上の機能回路と、外部端子または比較判定部の少なくとも１つとの間で共用される。
【００１６】
これにより、機能回路と比較判定部との間でカウンタ部を共用することができるため、チップ固有情報の読み出し専用にカウンタ部を備える必要がなくなり、チップ面積の増大を抑えることができる。
【発明の効果】
【００１７】
以上の説明から明らかなように本発明によれば、パッケージの総端子数の増加を抑えながらパッケージ状態で搭載チップの内部のチップ固有情報を読み出すことが可能である。またチップ固有情報読み出しに必要な回路の面積を、従来と比して削減することが可能でありチップ面積の増大を抑えることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体集積回路装置、およびその制御方法について具体化した実施形態を第１図乃至第９図に基づき図面を参照しつつ詳細に説明する。
【００１９】
第１実施形態を第１図、第２図を用いて説明する。第１図は本発明に係る半導体集積回路装置の構成を示す図であり、第２図はタイミングチャートである。第１図の回路は、パッド１０１、入力バッファ１０２、２進カウンタ１０３、比較判定回路１０４、データ保持回路１０５、判定結果出力回路１０６から構成されている。またデータ保持回路１０５に保持されているデータは４ビットのデータであるとする。ここで判定結果出力回路１０６とは、第１判定結果出力部の一例である。
【００２０】
入力バッファ１０２のナンドゲート１１９にはパッド１０１からの入力クロック信号とデータ読み出しイネーブル信号Φｅｎとが入力され、ナンドゲート１１９の反転出力が入力信号Φｉｎとして２進カウンタ１０３へ入力される。２進カウンタ１０３は４つのＪＫフリップフロップ１０７乃至１１０の直列接続により構成されており、フリップフロップ１０７のクロック入力端子ＣＰには入力バッファ１０２の出力信号Φｉｎが入力される。
【００２１】
情報読み出しモード切換信号Φｔｅｓｔは２進カウンタ１０３のインバータゲート１２５に入力され、反転された出力がＪＫフリップフロップ１０７乃至１１０の入力イネーブル信号端子Ｒｄに入力される。２進カウンタ１０３から出力される信号Φｃ１乃至Φｃ４は、比較判定回路１０４の各エクスクルーシブオアゲート１２６乃至１２９に入力される。
【００２２】
データ保持回路１０５内のノードＮ１乃至Ｎ４は各々フューズ１１１乃至１１８を介して電源電圧Ｖｃｃおよび接地電圧Ｖｓｓへ接続されている。比較判定回路１０４からは、２進カウンタ１０３の出力信号Φｃ１乃至Φｃ４と、データ保持回路１０５の出力信号Φｆ１乃至Φｆ４とが排他的論理和演算された上で反転されて、判定比較回路出力信号Φｅ１乃至Φｅ４として出力される。判定結果出力回路１０６内のナンドゲート１２１には判定比較回路出力信号Φｅ１乃至Φｅ４が入力され、インバータゲート１２２には情報読み出しモード切換信号Φｔｅｓｔが入力される。両者の出力はノアゲート１２３に入力され、ノアゲート１２３の出力である出力制御信号ΦｏｕｔはＮＭＯＳトランジスタ１２４のゲートに入力される。トランジスタ１２４のドレイン端子は情報出力パス１３８へ、ソース端子は情報出力パス電圧Ｖｎの供給線へ接続される。
【００２３】
データ保持回路１０５の各ノードＮ１乃至Ｎ４は、格納すべきデータに応じて電源電圧Ｖｃｃまたは接地電圧Ｖｓｓへ接続されたフューズの一方が切断されて情報を保持する構造になっている。
【００２４】
すなわち、ノードＮ１では電源電圧Ｖｃｃへ接続されたフューズ１１１が切断により非導通とされ、接地電圧Ｖｓｓに接続されたフューズ１１２は導通されているため、データ保持部１０５の出力信号Φｆ１はローレベルとなる。逆にノードＮ２では電源電圧Ｖｃｃへ接続されたフューズ１１３が導通され、接地電圧Ｖｓｓに接続されたフューズ１１４は切断により非導通とされているため、データ保持部１０５の出力信号Φｆ２はハイレベルとなる。以下同様に、ノードＮ３乃至Ｎ４においても情報が保持され、出力信号Φｆ３乃至Φｆ４を発する構造になっている。
【００２５】
第２図のタイミングチャートを用いて動作を説明する。情報読み出しモード切換信号Φｔｅｓｔがハイレベルとされると、通常動作モードから、チップ固有情報の読み出しのための情報読み出しモードへ切り替わる。ここで通常動作モードとは、例えば情報の読み出しアクセス動作、書き込みアクセス動作、リフレッシュ動作などが行われるモードである。
【００２６】
２進カウンタ１０３のインバータゲート１２５にハイレベルの情報読み出しモード切換信号Φｔｅｓｔが入力されると、ローレベルの反転出力信号がフリップフロップ１０７乃至１１０の入力イネーブル信号端子Ｒｄに入力され、各フリップフロップは２進カウンタ１０３の出力信号Φｃ１乃至Φｃ４までの値を全てローレベルへリセットすると共に入力待ち受け状態となる。
【００２７】
またフリップフロップ１０７乃至１１０のＪおよびＫ端子には常にハイレベルの信号が入力されており、各フリップフロップは入力信号の立ち下がりエッジのタイミング毎にハイレベルとローレベルとの出力が入れ替わるトグル動作を行う。
【００２８】
パッド１０１にクロック信号が入力されると、入力バッファ１０２から入力信号Φｉｎが出力され、信号Φｉｎの立ち下がりエッジのタイミングに合わせて２進カウンタ１０３はカウント動作を行う。
【００２９】
比較判定回路１０４のエクスクルーシブオアゲート１２６には、２進カウンタ１０３の出力信号Φｃ１とデータ保持回路１０５の出力信号Φｆ１が入力され、両入力が一致するときのみエクスクルーシブオアゲート１２６からローレベル信号が出力され、その反転信号が判定比較回路出力信号Φｅ１として判定結果出力回路１０６のナンドゲート１２１へ入力される。以下、判定比較回路出力信号Φｅ２乃至Φｅ４においても同様の処理が行われる。
【００３０】
２進カウンタ１０３の出力信号Φｃ１乃至Φｃ４のハイ、ローレベルの組み合わせと、データ保持回路１０５の出力信号Φｆ１乃至Φｆ４のハイ、ローレベルの組み合わせが全て一致するとき、判定結果出力回路１０６のナンドゲート１２１へ入力される判定比較回路出力信号Φｅ１乃至Φｅ４が全てハイレベルとなり、その結果ナンドゲート１２１の出力はローレベルとなる。またインバータゲート１２２の出力は、情報読み出しモード切換信号Φｔｅｓｔがハイレベル中はずっとローレベルである。従って、２進カウンタ１０３とデータ保持回路１０５との２進データの値が一致した時、ノアゲート１２３の出力である出力制御信号Φｏｕｔはハイレベルとなり、ＮＭＯＳトランジスタ１２４が導通状態となる。よってパッド１０１から情報出力パス電圧Ｖｎへの情報出力パス１３８が確立し、パッド１０１に電流リークＩｌｅａｋが発生する。
【００３１】
例として、データ保持回路１０５のノードＮ１乃至Ｎ４に「０（ローレベル）、１（ハイレベル）、１、０」が保持されており、パッド１０１への入力クロック信号は電源電圧Ｖｃｃ−接地電圧Ｖｓｓ間で行われ、情報出力パス電圧Ｖｎは１／２Ｖｃｃ、出力制御信号Φｏｕｔのハイレベル時電圧はＶｃｃが用いられる場合を説明する。
【００３２】
第２図において、入力信号Φｉｎの６サイクル目の立ち下がりエッジのタイミングで２進カウンタ出力信号Φｃ１乃至Φｃ４が「０，１，１，０」の組み合わせとなり、データ保持回路の出力信号Φｆ１乃至Φｆ４の組み合わせに一致する。この時、比較判定回路の出力信号Φｅ１乃至Φｅ４は全てハイレベルとなり、出力制御信号Φｏｕｔもハイレベル（電源電圧Ｖｃｃ）となる（図中矢印Ｐ１）。よってトランジスタ１２４が導通し、情報出力パス１３８を介してパッド１０１にリーク電流Ｉｌｅａｋが流れる（図中矢印Ｐ２）。
【００３３】
この時第２図のように、入力信号Φｉｎのハイレベル期間中はパッド１０１の電圧は電源電圧Ｖｃｃ、情報出力パス電圧Ｖｎは１／２Ｖｃｃであるので、リーク電流Ｉｌｅａｋの正方向（パッド１０１から情報出力パス電圧Ｖｎの電源へ向かう方向）へリーク電流が流れる。逆に入力信号Φｉｎのローレベル期間中は、パッド１０１の電圧は接地電圧Ｖｓｓ、情報出力パス電圧Ｖｎは１／２Ｖｃｃであるので、リーク電流Ｉｌｅａｋの負方向へリーク電流が流れる。
【００３４】
入力信号Φｉｎの立ち下がりエッジのタイミングで判定結果を出力するためには、パッド１０１への入力信号Φｉｎのローレベル時電圧をＶｉｎ（ｍｉｎ）とすると、Ｖｉｎ（ｍｉｎ）の値と情報出力パス電圧Ｖｎとの値は異なる値を用いることが必要である。トランジスタ１２４のソースドレイン間電圧ＶＤＳを確保するためである。また、入力信号ローレベル時電圧Ｖｉｎ（ｍｉｎ）、情報出力パス電圧Ｖｎのいずれか低い方の電圧レベルに比して、出力制御信号Φｏｕｔのハイレベル時の電圧をトランジスタ１２４のスレッショルド電圧Ｖｔｈ以上に大きくする。トランジスタ１２４のオン、オフ動作が可能であるようにするためである。
【００３５】
なお、情報出力パス電圧Ｖｎの電圧レベルを入力信号Φｉｎの電圧レベルと異なる電圧レベルとすれば、入力信号Φｉｎのハイ／ローレベルの少なくともいずれかの期間でリーク電流Ｉｌｅａｋを出力することができる。
【００３６】
以上の様に第１実施形態は、パッド１０１にクロック信号が入力されると、パッド１０１に電流リークが発生し、これにより外部から判定結果を確認する事が可能なものである。従来例ではクロック信号入力用パッドとデータ出力用パッドの２つのパッドが必要であったが、第１実施形態では１パッドで済むため、データ出力用パッドに接続されるパッケージの外部端子を省略することが可能である。特に１つのパッケージ内に複数のチップを搭載するＭＣＰやＳＩＰにおいて、その効果を発揮する。
【００３７】
なお第２図に示す様に、出力制御信号Φｏｕｔがハイレベルとなる入力信号Φｉｎのクロックサイクルの間のみトランジスタ１２４が導通状態となり、リーク電流Ｉｌｅａｋ（ラッチ無し）が流れる様にしてもよい。また、ノアゲート１２３の出力信号を図示しないラッチ回路でラッチして、信号Φｏｕｔが一度ハイレベルになればその後ずっとトランジスタ１２４が導通状態となり、リーク電流Ｉｌｅａｋ（ラッチ有り）が流れる様にしてもよい。またパッド１０１はクロック信号入出力用パッドに限られない。
【００３８】
第２実施形態を第３図を用いて説明する。第３図において入力バッファ１０２、２進カウンタ１０３、比較判定回路１０４、データ保持回路１０５、判定結果出力回路１０６は、第１実施形態と同様の回路構成を備えている。第１実施形態と異なる点は、第１に、信号の入出力用パッドに電源パッドを用いる点である。そして第２に、回路１０２乃至１０６に電源を供給する電源パッドと、信号の入出力に用いられた電源パッドとは異なる点である。
【００３９】
第２実施形態では信号の入出力に電源パッド２（１３２）を用い、各回路の電源は電源パッド１（１３１）から供給される別系統の電源を用いる。
【００４０】
第３図において電源パッド２にクロック信号を入力すると、第１実施形態と同様に、データ保持部１０５に保持されたデータと２進カウンタ１０３のデータが一致した時に、情報出力パス１３８にリーク電流Ｉｌｅａｋが流れる。これにより外部から判定結果を確認する事が可能である。
【００４１】
第２実施形態では、回路１０２乃至１０６の電源として、クロック信号の入出力に用いる電源パッド２（１３２）から供給される電源を用いずに、電源パッド１（１３１）から供給される別系統の電源を用いている。これは、電源パッド１（１３１）にクロック信号が入力されると、各回路１０２乃至１０６が安定動作しなくなるためである。
【００４２】
例として、電源パッド１（１３１）には周辺回路電源を用い、電源パッド２（１３２）には情報読み出しモードに関してチップ固有情報を読み出すために必要とされない回路用の電源を用いると良い。電源パッド２（１３２）の電源の例としては、Ｉ／Ｏ用電源やディレイロックドループ（ＤＬＬ）回路、フェーズロックドループ（ＰＬＬ）回路専用電源等が挙げられる。
【００４３】
また電源パッド１（１３１）は、情報読み出しモードにおいて外部端子からの信号の入出力がないため、必ずしもパッケージの外部端子に接続される必要はない。よってパッケージ内の他の電源供給線等に接続されて電源が供給されてもよい。
【００４４】
ＳＩＰ、ＭＣＰなど、複数のチップが１つのパッケージ内に搭載される場合においては、電源用パッド１つしかパッケージの外部端子に接続されないチップも存在する。一般的にＳＩＰなどで外部端子数を減らしたい場合に、前記のような事態が発生する事がある。
【００４５】
そのような場合においても、少なくとも電源パッド２の様な電源パッドがパッケージの外部端子に接続されていれば、通常動作モードの電源供給と、情報読み出しモードのチップ固有情報の読み出しとの２通りの動作を１つの電源パッドにより行うことが可能である。よってチップ固有情報の読み出し専用の外部端子を備える必要はないため、パッケージの総端子数を増加させることなくパッケージに搭載される全てのチップについて固有データの読み出しが可能となる。
【００４６】
第３実施形態を第４図乃至第６図を用いて説明する。第３実施形態では、外部端子からカウンタ部へパルス信号が入力される信号入力期間から、チップ固有情報が外部端子へ出力される信号出力期間へ切り替える入出力切替部が備えられている。そして信号出力期間中にチップ固有情報に応じたクロック数のクロック信号が外部端子へ出力される。
【００４７】
第３実施形態は判定結果出力回路１４６に特徴を持つ。またパッド１０１、入力バッファ１０２、２進カウンタ１０３、比較判定回路１０４、データ保持部１０５は、第１実施形態と同様の回路構成を備えている。ここで判定結果出力回路１４６とは、第２判定結果出力部の一例である。また、第５図に第３実施形態の判定結果出力回路１４６の詳細を、第６図にタイミングチャートを示す。
【００４８】
第５図の回路は、取り込み信号生成部２０１、取り込みラッチ部２０２、入出力切換え部２０３、内部オシレータ２０４、分周器２０５、出力制御部２０６、出力部２０７から構成されている。また当回路には情報読み出しモード切換信号Φｔｅｓｔ、２進カウンタ出力信号Φｃ１乃至Φｃ４、判定比較回路出力信号Φｅ１乃至Φｅ４が入力される。ここで分周器とは、内部発信器からのクロック信号を計数する計数部の一例である。
【００４９】
ハイレベルの情報読み出しモード切換信号Φｔｅｓｔが入力されると、インバータゲート２４０で反転されたローレベル信号が、分周器２０５のＪＫフリップフロップ２０８乃至２１１の入力イネーブル信号端子Ｒｄ、および取り込みラッチ部２０２のノアゲート２１６乃至２１９に入力される。その結果、分周器２０５の各フリップフロップの出力信号Φｄ１乃至Φｄ４までの値が全てローレベルへリセットされる。また取り込みラッチ部２０２のノアゲート２１６乃至２１９はインバータゲートと等価になりラッチ回路Ｌ１乃至Ｌ４が活性化される。そして分周器２０５および取り込みラッチ部２０２は入力待ち受け状態となる。
【００５０】
第６図を参照して、データ保持回路１０５に「０、１、１、０」のデータが保持されていた場合を説明する。入力信号Φｉｎの６サイクル目の立ち下がりエッジ信号のタイミングで、２進カウンタ１０３とデータ保持回路１０５のデータが一致したときに、ナンドゲート２３１に全てハイレベルの判定比較回路出力信号Φｅ１乃至Φｅ４が入力され（図中領域Ａ１）、取り込み信号生成部２０１はハイレベルパルスのトリガ信号Φｔ０を出力する（図中矢印Ｓ１）。
【００５１】
信号Φｔ０により取り込みラッチ部２０２のトランジスタ２１２乃至２１５は導通状態とされ、データ保持回路１０５と一致した２進カウンタの出力信号Φｃ１乃至Φｃ４までの値「０，１，１，０」がラッチ回路Ｌ１乃至Ｌ４にラッチされる。
【００５２】
ラッチされたデータはインバータゲートを介して反転され、取込みラッチ部出力信号Φｒ１乃至Φｒ４として「０，１，１，０」の値が、出力制御部２０６のエクスクルーシブオアゲート２２６乃至２２９へ入力される。
【００５３】
入力信号Φｉｎから１６サイクル目の立ち下がりエッジ信号が発せられると、信号入力期間が終了し信号出力期間へ移行する。２進カウンタ１０３の出力信号の最上位ビットである信号Φｃ４の立ち下がりエッジ信号が、入出力切換え部２０３に入力される（図中矢印Ｓ２）。
【００５４】
入出力切換え部２０３はＪＫフリップフロップで構成され、ＪおよびＫ端子には常にハイレベルの信号が入力されており、トグル動作を行う。また情報読み出しモードとされたときのＪＫフリップフロップの初期出力はローレベルである。そして、信号Φｃ４の立ち下がりエッジ信号が入出力切換え部２０３に入力されると、信号入力期間から信号出力期間への移行の合図として、ハイレベルの入出力切換部出力信号Φｃ５が、入出力切換え部２０３から出力される（図中矢印Ｓ２）。
【００５５】
内部オシレータ２０４は、ハイレベルの入出力切換部出力信号Φｃ５が入力されると、クロック信号Φｏｃｌｋの出力を開始する（図中矢印Ｓ３）。また、出力部２０７にハイレベルの信号Φｃ５が入力されると、トランジスタ２２０および２２３が導通状態とされ出力可能状態とされる。出力可能状態の期間中においては、ナンドゲート２２４の出力信号Φｏｕｔｘがハイレベル時には接地電圧Ｖｓｓのローレベル信号が、信号Φｏｕｔｘがローレベル時には電源電圧Ｖｃｃのハイレベル信号が、パッド１０１へ出力される。
【００５６】
またクロック信号Φｏｃｌｋは、出力部２０７のナンドゲート２２４へと入力される。ナンドゲート２２４の他方の入力には、出力制御部２０６の出力段に備えられるラッチ部２（２２５）の出力である出力イネーブル信号Φｏｅが入力される。出力イネーブル信号Φｏｅは出力部２０７の出力を制御する信号である。出力イネーブル信号Φｏｅがハイレベルの期間中は、クロック信号Φｏｃｌｋと同期した信号がパッド１０１へ出力される。逆に出力イネーブル信号Φｏｅがローレベルの期間中は、常にローレベル信号がパッド１０１へ出力される。すなわち、出力イネーブル信号Φｏｅがハイレベルの時において、クロック信号Φｏｃｌｋがハイレベル期間中はトランジスタ２２１が導通、２２２が非導通とされパッド１０１には電源電圧Ｖｃｃが供給され、逆にクロック信号Φｏｃｌｋがローレベル期間中は、トランジスタ２２１が非導通、２２２が導通とされパッド１０１には接地電圧Ｖｓｓが供給される。これにより、出力イネーブル信号Φｏｅがハイレベルの期間に応じて、クロック信号Φｏｃｌｋと同期した出力信号がパッド１０１に出力される。
【００５７】
分周器２０５はＪＫフリップフロップ２０８乃至２１１で構成され、２進カウンタの動作を行う。初段ＪＫフリップフロップ２０８のクロック入力端子ＣＰにはクロック信号Φｏｃｌｋが入力され、各ＪＫフリップフロップの出力は次段のフリップフロップのクロック入力端子ＣＰに入力される。またＪＫフリップフロップのＪおよびＫ端子には常時ハイレベルの信号が入力されており、トグル動作を行う。
【００５８】
分周器２０５は、クロック信号Φｏｃｌｋの立ち下がりエッジ信号によって２進数カウンタの動作を行い、４ビットのカウンタ値である分周器出力信号Φｄ１乃至Φｄ４を出力制御部２０６へ出力する。
【００５９】
出力制御部２０６のエクスクルーシブオアゲート２２６乃至２２９のそれぞれには、取込みラッチ部出力信号Φｒ１乃至Φｒ４および分周器出力信号Φｄ１乃至Φｄ４が入力される。エクスクルーシブオアゲート２２６乃至２２９の出力はノアゲート２３０へ入力される。ノアゲート２３０の出力は出力終了信号Φｅｎｄとしてラッチ部２（２２５）に入力され、ラッチ部２（２２５）からの出力は出力イネーブル信号Φｏｅとして出力部２０７のナンドゲート２２４へ入力される。
【００６０】
情報読み出しモード切換信号Φｔｅｓｔがハイレベルとされ、通常動作モードから情報読み出しモードへ動作モードが切り替えられると、入出力切替部２０３の出力信号Φｃ５はローレベルへとリセットされる。そして信号Φｃ５はインバータゲート２４１でハイレベルへ反転され、ラッチ部２（２２５）のノアゲート２４２に入力される。そのため、ラッチ部２（２２５）の出力である出力イネーブル信号Φｏｅは、通常動作モードから情報読み出しモードへ遷移した当初からハイレベルが維持される。そして、出力イネーブル信号Φｏｅのハイレベル遷移後、入出力切替部２０３の出力信号Φｃ５がハイレベルとなり信号出力期間になるに及んで、出力部２０７はデータ出力可能期間となる。
【００６１】
そして取込みラッチ部出力信号Φｒ１乃至Φｒ４と、分周器２０５の分周器出力信号Φｄ１乃至Φｄ４の４ビットのデータとが一致した時に、エクスクルーシブオアゲート２２６乃至２２９の出力はすべてローレベルとなり、ノアゲート２３０からはハイレベルの出力終了信号Φｅｎｄが出力される。ハイレベルの出力終了信号Φｅｎｄがラッチ部２（２２５）に入力されると、その出力である出力イネーブル信号Φｏｅがローレベルへと遷移する（図中矢印Ｓ４）。
【００６２】
ローレベルの出力イネーブル信号Φｏｅが出力部２０７のナンドゲート２２４に入力されると、もう一方のクロック信号Φｏｃｌｋの入力にかかわらずナンドゲート２２４の出力は常にハイレベルとなり、その結果、パッド１０１は接地電圧Ｖｓｓへ接続され続けることによって、チップ固有情報の信号の出力が終了する。すなわち、出力イネーブル信号Φｏｅがローレベルの期間中は、出力部２０７はデータ出力停止状態となる。
【００６３】
例として取り込みラッチ部２０２に「０，１，１，０」のデータがラッチされている時を説明する。
【００６４】
第６図において２進カウンタ出力信号の上位ビットである信号Φｃ４の立ち下がりエッジ信号のタイミングで信号出力期間になる（図中矢印Ｓ２）。そして出力イネーブル信号Φｏｅがローレベルに遷移するまでは信号出力期間であり、クロック信号Φｏｃｌｋと同期したクロック信号がパッド１０１へ出力される。すなわち２進データが「０，１，１，０」であるので、１０進法に換算された「６」回のパルスが、クロック信号Φｏｃｌｋと同期してパッド１０１へ出力される（図中Ａ２）。そして「６」回のパルスが出力されると、ラッチされている２進数列のデータと、分周器２０５の２進カウンタの２進数列のデータとが共に「０，１，１，０」となり一致するため、出力イネーブル信号Φｏｅがローレベルとされ（図中矢印Ｓ４）、パッド１０１が常に接地電圧Ｖｓｓへ接続されて信号出力期間が終了する。
【００６５】
以上の様に第３実施形態は、１つのパッドの入出力データを信号入力期間と信号出力期間とに分けて制御する形態である。信号入力期間中に入力されたクロック信号に応じて確定したチップ固有データを取り込みラッチ部２０２に格納しておき、信号出力期間において格納されているデータに応じたクロック数のクロック信号を出力する。
【００６６】
すなわち、チップ固有情報のビット数に応じたクロック信号がパッド１０１に入力されると、前記クロック信号の信号入力期間の終了後に、ラッチ部２０２にラッチされていたチップ固有情報がパッド１０１にパルス信号として出力されるものである。この時、２進数列として格納されているチップ固有データがクロック信号のクロック数としてパッド１０１へ出力される。
【００６７】
これにより、第１に、信号入力期間と信号出力期間が分けて制御されるため、入力信号と出力信号のぶつかりがなく、チップ固有情報の読み出しがより確実になる利点がある。第２に、電流出力ではなく電圧出力のため、低消費電流である利点がある。
【００６８】
また、第３実施形態は、第２実施形態の様にパッド１０１が電源パッドの時にも同様に実施可能である。
【００６９】
第４実施形態を第７図および第８図を用いて説明する。
【００７０】
第４実施形態では、第３実施形態と同様に信号入力期間から信号出力期間へ切り替える入出力切替部が備えられている。そして信号出力期間中において、チップ固有情報であるカウント値が外部端子へ出力される。このとき、出力の開始時と終了時にはスタートフラグ信号およびエンドフラグ信号が発せられる。
【００７１】
第４実施形態は、第３実施形態において、判定結果出力回路１４６にのみ変更を加えた実施形態である。第４実施形態に特徴的な判定結果出力回路１４６の詳細を第７図に、タイミングチャートを第８図に示す。
【００７２】
第７図の回路は、取り込み信号生成部２０１、取り込みラッチ部３０２、入出力切換え部２０３、内部オシレータ２０４、分周器２０５、出力制御部３０６、出力部３０７から構成されている。これらのうち、取り込みラッチ部３０２、出力制御部３０６、出力部３０７の３つの回路構成は第４実施形態に特徴的なものであり、その他の回路の構成および動作は第３実施形態と同じである。
【００７３】
第４実施形態では出力制御部３０６がデコーダ動作を行う回路になっている。分周器２０５の出力信号Φｄ１乃至Φｄ４のそれぞれについて正相と逆相の相補信号が作られ、出力制御部３０６のナンドゲート３１２乃至３１７へ入力される。
【００７４】
ナンドゲート３１２乃至３１５から反転されて出力される出力制御部出力信号Φｔ１乃至Φｔ４は、取り込みラッチ部３０２のトランジスタ３０８乃至３１１に入力される。取り込みラッチ部３０２のラッチ回路Ｌ１乃至Ｌ４には、２進カウンタの出力信号Φｃ１乃至Φｃ４が反転してラッチされており、その出力信号である取り込みラッチ部出力信号Φｒｏ１乃至Φｒｏ４が、信号線３２０を経由して出力部３０７へ出力される。
【００７５】
またナンドゲート３１６および３１７から反転されて出力されるスタートフラグ信号Φｓｆ、エンドフラグ信号Φｅｆは、それぞれ出力制御部３０６のＮＭＯＳトランジスタ３１８，３１９に入力される。トランジスタ３１８および３１９のドレイン端子は信号線３２０へ接続され、ソース端子は接地され接地電圧Ｖｓｓとされる。
【００７６】
取り込みラッチ部３０２、出力制御部３０６のスタート部およびエンド部の出力は、すべて信号線３２０を介して、出力制御信号Φｏｕｔとして出力部３０７へ出力される。
【００７７】
出力部３０７は出力制御信号Φｏｕｔおよび入出力切換部出力信号Φｃ５が入力される。ハイレベルの信号Φｃ５が入力されると、出力部３０７のトランジスタ２２０および２２３が導通状態とされ出力可能状態とされる。出力可能状態の期間中においては、出力制御信号Φｏｕｔがハイレベル時には接地電圧Ｖｓｓのローレベル信号が、信号Φｏｕｔがローレベル時には電源電圧Ｖｃｃのハイレベル信号がパッド１０１へ出力される。
【００７８】
第８図において入力信号Φｉｎが１６サイクル目の立ち下がりエッジ信号を発すると、信号入力期間が終了し信号出力期間へ移行する。信号入力期間での動作は第３実施形態と同様なのでここでの説明は省略する。
【００７９】
２進カウンタ１０３の出力信号Φｃ４の立ち下がりエッジ信号に応じて、入出力切換部出力信号Φｃ５がハイレベルへ反転し、信号出力期間が開始される（図中矢印Ｓ６）。同時にクロック信号Φｏｃｌｋが発生され始める（図中矢印Ｓ７）。
【００８０】
出力制御部３０６は、スタート部３３０のトランジスタ３１８、取り込みラッチ部３０２のトランジスタ３０８乃至３１１およびエンド部３３１のトランジスタ３１９を順次導通状態にして、信号を取り出す動作を行う。
【００８１】
信号出力期間に遷移した段階では、分周器２０５からの出力信号Φｄ１乃至Φｄ４は「０，０，０，０」と全てローレベルであり（図中矢印Ｓ８）、この時スタート部のナンドゲート３１６の入力は全てハイレベルとなる。そしてナンドゲート３１６の反転出力が、ハイレベルのスタートフラグ信号Φｓｆとしてトランジスタ３１８のゲートに入力される（図中矢印Ｓ９）。ハイレベルの信号Φｓｆが入力されたトランジスタ３１８は導通状態とされ、接地電圧Ｖｓｓのローレベル信号が信号線３２０を経由して出力部３０７へ入力される。出力部３０７にローレベルの出力制御信号Φｏｕｔが入力されると、トランジスタ２２１が導通、トランジスタ２２２が非導通とされて、パッド１０１には電源電圧Ｖｃｃのハイレベルの信号が出力される（図中矢印Ｓ１０）。
【００８２】
このようにスタートフラグ信号Φｓｆは、パッドに出力が開始されたことを示すために、パッド１０１にスタートフラグ信号として１クロック分のハイレベルの出力を出力させるために用いられる信号である。
【００８３】
次のクロック信号Φｏｃｌｋの１サイクル目の立ち下がりエッジ信号のタイミングで、分周器２０５からの出力信号Φｄ１乃至Φｄ４は「１，０，０，０」の組み合わせとなり、この時ナンドゲート３１２の入力は全てハイレベルとなり、反転されたハイレベルの出力が出力制御部出力信号Φｔ１としてトランジスタ３０８のゲートに入力される（図中矢印Ｓ１１）。取り込みラッチ部３０２のラッチ回路Ｌ１にはローレベルの２進カウンタ出力信号Φｃ１がラッチされており、信号Φｃ１が反転されたハイレベルの信号取り込みラッチ部出力信号Φｒｏ１が信号線３２０を経由して出力部３０７へ出力される。その結果、パッド１０１には接地電圧Ｖｓｓのローレベルの信号が出力される（図中矢印Ｓ１２）。
【００８４】
以下同様に、クロック信号Φｏｃｌｋの２、３、４サイクル目の立ち下がりエッジ信号のタイミングで、出力制御部出力信号Φｔ２、Φｔ３、Φｔ４の順番にラッチされていた信号がラッチ部出力信号Φｒｏ２、Φｒｏ３、Φｒｏ４として出力される。
【００８５】
最後にクロック信号Φｏｃｌｋの５サイクル目の立ち下がりエッジ信号で、エンド部のナンドゲート３１７の反転された出力であるエンドフラグ信号Φｅｆがハイレベルになり、トランジスタ３１９が導通する。そして接地電圧Ｖｓｓのローレベルのエンドフラグ信号Φｅｆが信号線３２０を経由して出力部３０７へ入力され、パッド１０１には電源電圧Ｖｃｃのハイレベルの信号が出力される。このようにエンドフラグ信号Φｅｆは、パッドへの出力が終了したことを示すために、パッド１０１にエンドフラグ信号として１クロック分のハイレベルの出力を出力させるために用いられる信号である。
【００８６】
以上の様に第４実施形態の発明は、第３実施形態と同様に、クロック信号がパッド１０１に入力されると、パッド１０１にパルス信号としてチップ固有情報が出力されるものであるが、この時チップ固有情報が２進数列としてパッド１０１へ出力される点を特徴とする。扱うデータのビット数が増加し、格納されているデータに応じたクロック数のクロック信号を出力すると多大な時間がかかるような場合でも、出力が２進数列で行われれば、迅速かつ正確にデータの読み出しが可能であり、かつ取り扱いが容易である。また、パッド１０１へのチップ固有情報の出力時には、信号出力期間開始を示すスタートフラグ、およびその終了を示すエンドフラグが発せられるため、データ読み出しの確実性が確保される。
【００８７】
また第４実施形態は、第２実施形態の様にパッド１０１が電源パッドの時にも同様に実施可能である。
【００８８】
第５実施形態を第９図のブロック図を用いて説明する。第９図において、パッド１０１、入力バッファ１０２、２進カウンタ１０３、比較判定回路１０４、データ保持部１０５の回路構成および動作は第１乃至第４実施形態と同様である。また、リフレッシュ動作制御回路４０７、セレクタ４２１および４２２が備えられている。情報読み出しモード切換信号Φｔｅｓｔは、２進カウンタ１０３の入出力部分に設けられたセレクタ４２１および４２２に入力される。セレクタには切換スイッチ４１１乃至４２０が備えられる。判定結果出力回路４０６には、例えば第１乃至第４実施形態で用いられた判定結果出力回路が使用できる。
【００８９】
情報読み出しモード切換信号Φｔｅｓｔがローレベルの時を説明する。この時、回路全体は通常動作モードであり、２進カウンタ１０３はリフレッシュ動作制御回路４０７の動作のために用いられる。すなわち、信号Φｔｅｓｔがローレベルの時、切換スイッチ４１２が導通、切換スイッチ４１１が非導通とされるため、２進カウンタ１０３へ入力される信号は、リフレッシュ動作制御回路４０７の出力信号Φｏｓｃが選択される。同時に切換スイッチ４１４，４１６，４１８，４２０が導通、４１３，４１５，４１７，４１９が非導通とされるため、２進カウンタから出力されるカウンタ信号はセルフリフレッシュ回路入力信号Φｓ１乃至Φｓ４が選択され、リフレッシュ動作制御回路４０７へ入力される。
【００９０】
逆に情報読み出しモード切換信号Φｔｅｓｔがハイレベルの時は、情報読み出しモードとなり、２進カウンタ１０３はデータ保持部１０５に保持されたデータとの比較に用いられる。すなわち切換スイッチ４１２が非導通、切換スイッチ４１１が導通とされるため、２進カウンタ１０３へ入力される信号は、入力バッファ１０２から入力される入力信号Φｉｎが選択される。また切換スイッチ４１４，４１６，４１８，４２０が非導通、４１３，４１５，４１７，４１９が導通とされるため、２進カウンタ１０３から出力される信号は、Φｃ１乃至Φｃ４が選択され比較判定回路１０４へ入力される。
【００９１】
以上の様に第５実施形態の発明においては、セレクタ４２１、４２２を設置することにより、２進カウンタ回路１０３を、リフレッシュ動作制御回路４０７と比較判定回路１０４との間で共用することができる。すなわち、半導体集積回路装置の通常動作モードにおいては、２進カウンタ回路１０３の入出力はリフレッシュ動作制御回路４０７に接続される。一方、情報読み出しモードにおいては、２進カウンタ回路１０３の入力は入力バッファ１０２へ、出力は比較判定回路１０４へ接続される。
【００９２】
これにより、チップ固有情報の読み出し専用に２進カウンタ回路を備える必要がなくなり、チップ面積の増大を抑えることができる。２進カウンタ１０３は、データ保持部に保持するデータのビット数と同数のフリップフロップ回路を備えることから、特に内部データのビット数が大きくなる程チップ面積の増大が問題になる。しかし、第５実施形態の発明を用いれば、２進カウンタ１０３を、リフレッシュ動作制御回路４０７と比較判定回路１０４との間で共用することができるため、チップ固有データのビット数が大きくなる場合においてもチップ面積の増大を抑えることが可能である。
【００９３】
また、２進カウンタ１０３を比較判定回路１０４との間で共用する回路はリフレッシュ動作制御回路に限られない。例えば半導体記憶装置においては、バースト動作制御回路などがある。
【００９４】
そして第５実施形態では、クロック信号入力と判定結果出力とで同一パッド１０１が用いられるが、もちろん異なるパッドを用いてもよい。また判定結果出力回路４０６から出力される信号は、第１および第２実施形態で説明したように、入力クロック信号とチップ固有データが一致した時にパッド１０１に電流が流れる方式でもよいし、第３および第４実施形態で説明したように、信号出力期間に、ラッチ部にラッチされていたチップ固有情報がパルス信号としてパッドに出力される方式でもよい。
【００９５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。チップ固有情報の入出力用パッドの使用方法、チップ固有情報の出力方法、２進カウンタ回路の共有方法はそれぞれ適宜に組み合わせができることは言うまでもない。
【００９６】
尚、本発明の作用効果を以下に説明する。本発明の半導体集積回路装置では、通常動作モード時において必要な信号を入出力する外部端子と、情報読み出しモード時においてチップ固有情報を読み出す外部端子とが共用される。すなわち、情報読み出しモードに応じて、通常動作モードでの信号の入出力に用いられていた外部端子が、チップ固有情報読み出し用の外部端子として使用される。よって当該外部端子から信号カウンタ部へのパルス信号の入力およびチップ固有情報の読み出しの両動作が可能となる。
【００９７】
これにより、チップ固有情報の読み出し専用の外部端子を備える必要がなくなる。よって外部端子数の削減が可能である。
【００９８】
また本発明の半導体集積回路装置では、チップ固有情報の読み出しに用いられる外部端子には電源端子が使用される。さらに読み出しに用いられる電源端子には、情報読み出しモードに関してチップ固有情報を読み出すために必要とされない回路部へ電源を供給する第１電源端子が使用される。ここでチップ固有情報を読み出すために必要とされない回路部とは、少なくともデータ保持部、カウンタ部、比較判定部以外の回路部のことである。また第２電源端子はデータ保持部、カウンタ部、比較判定部に電源を供給する端子であり、第１電源端子とは異なる電源端子である。
【００９９】
これにより、通常動作モード時において必要な電源を供給する外部端子と、情報読み出しモード時においてチップ固有情報を読み出す外部端子とが共用される。
【０１００】
第１判定結果出力部または第１判定結果出力ステップは、外部端子と所定電位とを接続するスイッチ部を有する。所定電位は、外部端子に入力されるパルス信号の電位とは異なる電位である。また、結果ラッチ部は第１判定結果出力部に備えられ、比較判定部からの一致判定結果をラッチする。第１判定結果出力部または第１判定結果出力ステップは、比較判定部による一致判定結果に応じて、外部端子に対して報知電流を流す。
【０１０１】
これにより、従来例ではパルス信号入力用とチップ固有情報出力用との２つの外部端子が必要であったが、本発明の半導体集積回路装置では、２値信号であるパルス信号が入力されている期間においても、パルス信号に重ねて報知電流を流すことができる。よってパルス信号の供給とは別に電流を検出することにより、１つの外部端子を用いて、パルス信号入力と報知電流によるチップ固有情報の出力との両者が可能であるため、外部端子数の削減が可能である。
【０１０２】
また、結果ラッチ部に一致判定結果をラッチするようにすれば、比較判定部から一致判定結果が得られれば、その後は外部端子に対して報知電流が流れ続けるようにできるため、報知電流の検知が確実かつ容易となる。
【０１０３】
本発明の半導体集積回路装置では、入出力切替部または入出力切替ステップはカウンタ部による所定カウント値のカウント終了に応じて、外部端子をパルス信号の入力端子から前記チップ固有情報の出力端子へ切り替える。
【０１０４】
信号入力期間とは、外部端子からカウンタ部へパルス信号が入力される期間であり、信号出力期間とはチップ固有情報を外部端子へ出力する期間である。
【０１０５】
情報ラッチ部は、比較判定部により一致判定されたチップ固有情報をラッチする。そして入出力切替部からの切替信号に応じて、情報ラッチ部にラッチされたチップ固有情報を出力する。
【０１０６】
内部発振器は切替信号に応じて活性化しクロック信号を発する。計数部は、内部発信器からのクロック信号を計数する。出力制御部は、情報ラッチ部に格納されているチップ固有情報と計数部の出力とを比較し、一致するかどうかを判定する。第２判定結果出力部または第２判定結果出力ステップは、入出力切替部からの切替信号に応じて、外部端子からチップ固有情報を出力する。
【０１０７】
すなわち、１つの外部端子が信号入力期間と信号出力期間とに分けて制御され、信号入力期間中に入力されたパルス信号に応じて確認されたチップ固有情報を情報ラッチ部に格納しておき、信号出力期間において、格納されているチップ固有情報に応じたクロック数のクロック信号が外部端子へ出力される。
【０１０８】
これにより、第１に、信号入力期間と信号出力期間が分けて制御されるため、入力信号と出力信号のぶつかりがなく、チップ固有情報の読み出しがより確実になる利点がある。第２に、電圧出力のため低消費電流である利点がある。
【０１０９】
本発明の半導体集積回路装置では、出力制御部は入出力切替部からの切替信号に応じて、情報ラッチ部における各ビット位置を順次選択する。
【０１１０】
そして出力制御部には、チップ固有情報であるカウント値の出力に先立ちスタートフラグを生成するスタートフラグ部、およびカウント値の出力の終了後にエンドフラグを生成するエンドフラグ部が備えられる。出力制御部は、下位ビットまたは上位ビットから順次比較判定し、結果を出力する。
【０１１１】
ここでスタートフラグとは、外部端子に出力が開始されたことを示すための信号であり、１クロック分のハイレベルの出力である。またエンドフラグとは、外部端子への出力が終了したことを示すための信号であり、１クロック分のハイレベルの出力である。
【０１１２】
そして、情報ラッチ部にラッチされている、チップ固有情報であるカウント値が外部端子へ出力される。このとき、出力の開始時と終了時にはスタートフラグ信号およびエンドフラグ信号が発せられる。
【０１１３】
これにより、チップ固有情報が２進数列として外部端子へ出力されるため、扱うデータのビット数が増加し、チップ固有情報に等しい数のクロック信号を出力すると多大な時間がかかるような場合でも、迅速かつ正確にデータの読み出しが可能であり、かつ取り扱いが容易である。また、チップ固有情報の出力開始を示すスタートフラグ信号、およびその終了を示すエンドフラグ信号が発せられるため、データ読み出し位置が確保される。
【０１１４】
機能回路は、カウンタ部からの入力またはカウンタ部への出力の少なくとも一方を必要とする回路であり、例えばリフレッシュ動作を制御する回路またはバースト動作を制御する回路等である。セレクタ部は、前記カウンタ部の入出力信号を切り換える。モード信号は、セレクタ部の切り換え動作のための信号である。
【０１１５】
半導体集積回路装置の通常動作モードにおいては、カウンタ部は機能回路に接続される。また情報読み出しモードにおいては、カウンタ部の入力は外部端子へ、カウンタ部の出力は比較判定部へ接続される。よってカウンタ部が少なくとも１つ以上の機能回路と、外部端子または比較判定部の少なくとも１つとの間で共用される。
【０１１６】
これにより、機能回路と比較判定部との間でカウンタ部を共用することができるため、チップ固有情報の読み出し専用にカウンタ部を備える必要がなくなり、チップ面積の増大を抑えることができる。
【図面の簡単な説明】
【０１１７】
【図１】第１実施形態の半導体集積回路装置の構成を示す回路図である。
【図２】第１実施形態の半導体集積回路装置のタイミングチャートを示す図である。
【図３】第２実施形態の半導体集積回路装置の構成を示すブロック図である。
【図４】第３実施形態の半導体集積回路装置の構成を示すブロック図である。
【図５】第３実施形態の半導体集積回路装置の構成を示す回路図である。
【図６】第３実施形態の半導体集積回路装置のタイミングチャートを示す図である。
【図７】第４実施形態の半導体集積回路装置の構成を示す回路図である。
【図８】第４実施形態の半導体集積回路装置のタイミングチャートを示す図である。
【図９】第５実施形態の半導体集積回路装置の構成を示すブロック図である。
【図１０】従来技術の半導体集積回路装置の構成を示すブロック図である。
【国際調査報告】
2004088749.tif 000013
2004088749.tif 000014
2004088749.tif 000015
2004088749.tif 000016