(57)【要約】支持基板と、埋込絶縁層と、半導体からなるＳＯＩ層とがこの順番に積層されたＳＯＩ基板を準備する。ＳＯＩ層の上に、第１のゲート絶縁膜を形成する。第１のゲート絶縁膜の上に、第１のゲート電極を形成する。第１のゲート電極の下方に位置する埋込絶縁層を除去し、ＳＯＩ層の底面を露出させる。ＳＯＩ層の露出した底面上に、第２のゲート絶縁膜を形成する。第２のゲート絶縁膜の表面上に、第２のゲート電極を形成する。これにより、従来の半導体プロセスを踏襲して半導体装置を製造することができる。
2004088757.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）支持基板と、埋込絶縁層と、半導体からなるＳＯＩ層とがこの順番に積層されたＳＯＩ基板の該ＳＯＩ層の上に、第１のゲート絶縁膜を形成する工程と、
（ｂ）前記第１のゲート絶縁膜の上に、第１のゲート電極を形成する工程と、
（ｃ）前記第１のゲート電極の下方に位置する前記埋込絶縁層を除去し、前記ＳＯＩ層の底面を露出させる工程と、
（ｄ）前記ＳＯＩ層の露出した底面上に、第２のゲート絶縁膜を形成する工程と、
（ｅ）前記第２のゲート絶縁膜の表面上に、第２のゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記工程（ｃ）が、
前記ゲート電極から離れた位置の前記第１のゲート絶縁膜及び前記ＳＯＩ層を除去し、前記埋込絶縁層の上面を露出させる工程と、
前記埋込絶縁層の露出した表面から該埋込絶縁層のエッチングを開始し、少なくとも前記第１のゲート電極の下方まで横方向にエッチングを進める工程と
を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）の後、前記第１のゲート電極をマスクとして、該第１のゲート電極の両側の前記ＳＯＩ層に不純物を注入してソース及びドレイン領域を形成する工程を含む請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記不純物が、前記埋込絶縁層の表層部まで達する条件で該不純物を注入する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｃ）において、前記埋込絶縁層内の前記不純物が注入されていない領域のエッチング速度が、前記不純物が注入されている領域のエッチング速度よりも速い条件で、前記埋込絶縁層をエッチングし、前記ソース及びドレイン領域の底面上に、前記埋込絶縁層のうち前記不純物の注入された領域を残す請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）の前に、さらに、
前記埋込絶縁層と前記ＳＯＩ層との一部をエッチングし、残された埋込絶縁層及びＳＯＩ層からなる凸部を形成する工程と、
前記凸部の表面及び露出している前記支持基板の表面を、前記埋込絶縁層とはエッチング特性の異なる第１の膜で覆う工程と、
前記埋込絶縁層と前記ＳＯＩ層との除去された領域を、絶縁材料からなる第２の膜で埋め込む工程と、
前記凸部の上の前記第１の膜を除去し、前記ＳＯＩ層の上面を露出させる工程と
を含み、
前記工程（ｂ）において、前記第１のゲート電極が前記凸部を横切り、基板法線に平行な視線で見た時、前記第１のゲート電極が前記凸部を２つの領域に区分するように前記第１のゲート電極を形成する請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）が、
前記ゲート電極の縁からある距離までの領域に前記ＳＯＩ層が残るように、該ＳＯＩ層の一部を除去し、前記埋込絶縁層の上面を露出させる工程と、
全面を、前記埋込絶縁層とはエッチング特性の異なる絶縁材料からなる第３の膜で覆う工程と、
前記凸部の上面のうち、前記ＳＯＩ層の除去された領域の少なくとも一部が露出するように、前記第３の膜に開口を形成する工程と、
前記開口を通して、前記埋込絶縁層のエッチングを開始し、少なくとも前記第１のゲート電極の下方まで横方向にエッチングを進める工程と
を含む請求項６に記載の半導体装置の製造方法。
【請求項８】
上面及び底面を有し、チャネル領域、及び該チャネル領域の両側にソース領域及びドレイン領域が画定された半導体膜と、
前記半導体膜のチャネル領域の上面の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記半導体膜のソース領域及びドレイン領域の底面の上に形成された絶縁材料からなる第１の絶縁膜と、
前記半導体膜のチャネル領域の底面及び前記第１の絶縁膜の表面を覆う第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と
を有する半導体装置。
【請求項９】
前記第１の絶縁膜中に、前記半導体膜のソース領域及びドレイン領域に添加されている不純物と同一の不純物が添加されている請求項８に記載の半導体装置。
【請求項１０】
前記第２のゲート電極が、前記半導体膜の上面を含む仮想平面と交差して、該半導体膜の上面側の空間まで延びている請求項９に記載の半導体装置。
【請求項１１】
さらに、前記半導体膜の上面と側面、及び前記第１のゲート電極の表面を覆い、前記第１の絶縁膜とはエッチング特性の異なる絶縁材料からなる第２の絶縁膜を有し、
前記第２のゲート電極が前記仮想平面と交差する箇所において、前記第２の絶縁膜が前記半導体膜と前記第２のゲート電極とを絶縁する請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、半導体装置及びその製造方法に関し、特にチャネル領域の両面にゲート電極を有するダブルゲート型トランジスタ及びその製造方法に関する。
【背景技術】  近年、高速かつ低消費電力のＬＳＩを実現する有力な半導体素子として、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成されたＳＯＩトランジスタが注目されている。特に、チャネル下のボディ領域がすべて空乏化している完全空乏型ＳＯＩトランジスタについて、重点的に研究開発が進められている。
バルク基板上のトランジスタや、ボディ領域底部に空乏化されていない領域が残っている部分空乏化ＳＯＩトランジスタと比較して、完全空乏型ＳＯＩトランジスタは、サブスレッシュホールド係数（ドレイン電流を一桁増加させるのに必要なゲート電圧変化量）が小さくなるため、より低電圧動作が可能になる。さらに、ソース及びドレインと、基板やウェルとの間の接合容量が非常に小さくなるため、より高速動作が可能になる。
シングルゲート型ＳＯＩトランジスタにおいて完全空乏状態を実現するためには、チャネルを内包するボディの厚さをゲート長の１／３以下にしなければならない。トランジスタの微細化が進み、ゲート長が２０ｎｍ以下になるような場合には、ボディの厚さを数ｎｍ程度まで薄くする必要がある。この場合、閾値電圧を制御するために、ウェルへ注入される不純物濃度を高くする必要があり、キャリア移動度の観点から好ましくない。
一方、チャネル領域を上下のゲート電極で挟んだダブルゲート型ＳＯＩトランジスタにおいては、ボディの厚さがゲート長の２／３以下であれば完全空乏状態を実現することができる。さらに、片方のゲート電極により閾値電圧を制御することが可能になる。なお、フィン構造のダブルゲート型トランジスタにおいては、２つのゲート電極が電気的に短絡されているため、一方のゲート電極で閾値電圧を制御することができない。
ダブルゲート完全空乏型トランジスタは、将来有望な半導体素子と考えられるが、その製造は困難である。ダブルゲート構造においては、２つのゲート電極の位置を合わせる必要がある。ゲート電極の位置がずれてしまうと、ゲート電極と、ソース及びドレイン領域との間の重なりが生じ、寄生容量が大きくなってしまう。このため、高速動作が可能であるというダブルゲート型トランジスタの特徴が失われてしまう。
下記の特許文献に、２つのゲート電極の位置を合わせることが可能なダブルゲート型トランジスタの製造方法が開示されている。ところが、この方法は、従来の半導体プロセスにはない特殊なプロセスを必要とするため、量産を開始するまでに解決しなければならない種々の課題が残っている。
（特許文献）  特開２０００−２７７７４５号公報
本発明の目的は、従来の半導体プロセスを踏襲することができ、かつ２つのゲート電極の位置合わせを容易に行うことが可能な半導体装置及びその製造方法を提供することである。
【発明の開示】
本発明の一観点によると、（ａ）支持基板、埋込絶縁層、半導体からなるＳＯＩ層がこの順番に積層されたＳＯＩ基板の該ＳＯＩ層の上に、第１のゲート絶縁膜を形成する工程と、（ｂ）前記第１のゲート絶縁膜の上に、第１のゲート電極を形成する工程と、（ｃ）前記第１のゲート電極の下方に位置する前記埋込絶縁層を除去し、前記ＳＯＩ層の底面を露出させる工程と、（ｄ）前記ＳＯＩ層の露出した底面上に、第２のゲート絶縁膜を形成する工程と、（ｅ）前記第２のゲート絶縁膜の表面上に、第２のゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
本発明の他の観点によると、上面及び底面を有し、チャネル領域、及び該チャネル領域の両側にソース領域及びドレイン領域が画定された半導体膜と、前記半導体膜のチャネル領域の上面の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記半導体膜のソース領域及びドレイン領域の底面の上に形成された絶縁材料からなる第１の絶縁膜と、前記半導体膜のチャネル領域の底面及び前記第１の絶縁膜の表面を覆う第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する半導体装置が提供される。
第１の絶縁膜が、ソース領域及びドレイン領域と、第２のゲート電極との間の寄生容量の増大を抑制する。
【図面の簡単な説明】  図１Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その１）であり、図１Ｂ及び図１Ｃは、それぞれ図１Ａの一点鎖線Ｂ１−Ｂ１及びＣ１−Ｃ１における断面図である。
図２Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その２）であり、図２Ｂ及び図２Ｃは、それぞれ図２Ａの一点鎖線Ｂ２−Ｂ２及びＣ２−Ｃ２における断面図である。
図３Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その３）であり、図３Ｂ及び図３Ｃは、それぞれ図３Ａの一点鎖線Ｂ３−Ｂ３及びＣ３−Ｃ３における断面図である。
図４Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その４）であり、図４Ｂ及び図４Ｃは、それぞれ図４Ａの一点鎖線Ｂ４−Ｂ４及びＣ４−Ｃ４における断面図である。
図５Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その５）であり、図５Ｂ及び図５Ｃは、それぞれ図５Ａの一点鎖線Ｂ５−Ｂ５及びＣ５−Ｃ５における断面図である。
図６Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その６）であり、図６Ｂ及び図６Ｃは、それぞれ図６Ａの一点鎖線Ｂ６−Ｂ６及びＣ６−Ｃ６における断面図である。
図７Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その７）であり、図７Ｂ及び図７Ｃは、それぞれ図７Ａの一点鎖線Ｂ７−Ｂ７及びＣ７−Ｃ７における断面図である。
図８Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その８）であり、図８Ｂ及び図８Ｃは、それぞれ図８Ａの一点鎖線Ｂ８−Ｂ８及びＣ８−Ｃ８における断面図である。
図９Ａは、第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その９）であり、図９Ｂ及び図９Ｃは、それぞれ図９Ａの一点鎖線Ｂ９−Ｂ９及びＣ９−Ｃ９における断面図である。
図１０Ａは、第２の実施例による半導体装置の製造途中の基板の断面図であり、図１０Ｂは、第２の実施例による半導体装置の断面図である。
【発明を実施するための最良の形態】  図１〜図９を参照して、本発明の実施例によるダブルゲート型ＳＯＩトランジスタの製造方法を説明する。
図１Ａに、実施例で用いるＳＯＩ基板の平面図を示す。図１Ｂ及び図１Ｃに、それぞれ図１Ａの一点鎖線Ｂ１−Ｂ１及びＣ１−Ｃ１における断面図を示す。単結晶シリコンからなる支持基板１の主面上に酸化シリコンからなる埋込絶縁層２が形成され、その上に単結晶シリコンからなるＳＯＩ層３が形成されている。埋込絶縁層２の厚さは例えば２００ｎｍであり、ＳＯＩ層３の厚さは例えば４０ｎｍである。このＳＯＩ基板は、例えば周知の貼り合わせ技術により作製される。
ｐチャネルトランジスタを作製する場合には、ＳＯＩ層３をｎ型導電性にし、ｎチャネルトランジスタを作製する場合には、ＳＯＩ層３をｐ型導電性にする。以下、ｐチャネルトランジスタを作製する場合を例にとって、実施例を説明する。なお、ｎチャネルトランジスタを作製する場合には、注入する不純物の導電型を逆にすればよい。
図２Ａ〜図２Ｃに示した状態に至るまでの工程について説明する。図２Ａは平面図であり、図２Ｂ及び図２Ｃは、それぞれ図２Ａの一点鎖線Ｂ２−Ｂ２及びＣ２−Ｃ２における断面図である。
トランジスタが形成される領域をレジストパターンで覆い、ＳＯＩ層３及び埋込絶縁層２を、埋込絶縁層２の底面に達するまでエッチングする。ＳＯＩ層３のエッチングは、ＨＢｒとＨｅとを用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。ＨＢｒ及びＨｅの流量は共に１６０ｓｃｃｍとし、ガス圧は６６．５Ｐａ（０．５Ｔｏｒｒ）とし、印加する高周波電力は３５０Ｗとする。埋込絶縁層２のエッチングは、ＣＦ４とＣＨＦ３とＡｒとを用いたＲＩＥにより行うことができる。ＣＦ４、ＣＨＦ３、Ａｒの流量は、それぞれ例えば５０ｓｃｃｍ、３０ｓｃｃｍ、５００ｓｃｃｍとする。ガス圧は１３３Ｐａ（１．０Ｔｏｒｒ）とし、印加する高周波電力は３００Ｗとする。埋込絶縁層２とＳＯＩ層３とが積層された凸部（活性領域）５が形成される。
凸部５の表面及び支持基板１の露出した表面上に、窒化シリコンからなる第１の膜６を、化学気相成長（ＣＶＤ）により堆積させる。第１の膜６の厚さは、２０〜３０ｎｍ程度とする。なお、第１の膜６を、埋込絶縁層２とはエッチング特性の異なる窒化シリコン以外の絶縁材料で形成してもよい。
第１の膜６の上に、酸化シリコンからなる第２の膜７をＣＶＤにより堆積させ、化学機械研磨（ＣＭＰ）を行うことにより、凸部５の上の第１の膜６を露出させる。このＣＭＰにおいて、窒化シリコンからなる第１の膜６が研磨のストッパとして作用する。埋込絶縁層２及びＳＯＩ層３が除去された凹部内に第２の膜７が残り、基板表面がほぼ平坦化される。第２の膜７は、支持基板１の上に形成される半導体素子を相互に電気的に分離するための素子分離絶縁領域になる。第２の膜７は、第１の膜６とはエッチング特性の異なる酸化シリコン以外の絶縁材料で形成してもよい。
図３Ａ〜図３Ｃに示した状態に至るまでの工程について説明する。図３Ａは平面図であり、図３Ｂ及び図３Ｃは、それぞれ図３Ａの一点鎖線Ｂ３−Ｂ３及びＣ３−Ｃ３における断面図である。
凸部５の上の露出した第１の膜６を、リン酸溶液を用いたウェットエッチングまたはＲＩＥにより除去する。これにより、ＳＯＩ層３が露出する。露出したＳＯＩ層３及び第２の膜７の上に、ＨｆＯ２からなる厚さ３ｎｍの第１のゲート絶縁膜８を形成する。ＨｆＯ２膜は、例えばテトラターシャルブトキシハフニウムとＯ２とを用いた有機金属化学気相成長（ＭＯＣＶＤ）により成膜することができる。テトラターシャルブトキシハフニウムのキャリアガスとしてＮ２を用いる。テトラターシャルブトキシハフニウムを含むＮ２ガスの流量を５００ｓｃｃｍとし、Ｏ２ガスの流量を１００ｓｃｃｍとする。成膜温度は５００℃とする。
なお、ＳＯＩ層３の表層部を熱酸化することにより、酸化シリコンからなるゲート絶縁膜８を形成してもよい。この場合には、ゲート絶縁膜の厚さを２ｎｍ程度にすることが好ましい。
図４Ａ〜図４Ｃに示した状態に至るまでの工程について説明する。図４Ａは平面図であり、図４Ｂ及び図４Ｃは、それぞれ図４Ａの一点鎖線Ｂ４−Ｂ４及びＣ４−Ｃ４における断面図である。
ゲート絶縁膜８の上に、厚さ１００ｎｍの多結晶シリコン膜をＣＶＤにより堆積させる。この多結晶シリコン膜をパターニングして、ゲート電極１０を形成する。多結晶シリコン膜のエッチングは、ＨＢｒとＯ２とを用いたＲＩＥにより行うことができる。ＨＢｒ及びＯ２の流量は、例えばそれぞれ１８０ｓｃｃｍ及び２ｓｃｃｍとする。ガス圧は１．６Ｐａ（１２ｍＴｏｒｒ）とし、印加する高周波電力は１５０Ｗとする。
図４Ａに示したように、基板の法線に平行な視線で見た時、ゲート電極１０は、凸部５を横切り、凸部５を２つの領域に区分する。ゲート長（凸部５内のゲート電極１０の幅）は、例えば６０ｎｍとする。
図５Ａ〜図５Ｃに示した状態に至るまでの工程について説明する。図５Ａは平面図であり、図５Ｂ及び図５Ｃは、それぞれ図５Ａの一点鎖線Ｂ５−Ｂ５及びＣ５−Ｃ５における断面図である。
ゲート電極１０をマスクとして、ボロン（Ｂ）のイオン注入を行う。イオン種としてＢ＋を用い、加速エネルギを７ｋｅＶ、ドーズ量を４×１０１６ｃｍ−２とする。この条件でイオン注入を行うと、平均射影飛程が約２０ｎｍになり、厚さ４０ｎｍのＳＯＩ層３内の厚さ方向に関する不純物濃度分布が、その中央の面に関して上下ほぼ対称になる。ゲート電極１０の両側のＳＯＩ層３に、ソース領域１３及びドレイン領域１４が形成される。
また、埋込絶縁層３の表層部にもボロンが到達する。このため、埋込絶縁層２の表層部のうち、ソース領域１３及びドレイン領域１４に接する領域に、それぞれボロン注入層１５及び１６が形成される。なお、第２の膜７の表層部にもボロンが注入される。ｎチャネルトランジスタを作製する場合には、ボロンの代わりにアンチモン（Ｓｂ）を使用する。
図６Ａ〜図６Ｃに示した状態に至るまでの工程について説明する。図６Ａは平面図であり、図６Ｂ及び図６Ｃは、それぞれ図６Ａの一点鎖線Ｂ６−Ｂ６及びＣ６−Ｃ６における断面図である。
ゲート電極１０から離れた領域のゲート絶縁膜８及びＳＯＩ層３をエッチングして除去し、その下の埋込絶縁層２を露出させる。ゲート電極１０の縁からある距離までの領域には、ＳＯＩ層３を残す。基板の全面上に、窒化シリコンからなる厚さ５０ｎｍの第３の膜２０をＣＶＤにより堆積させる。
図７Ａ〜図７Ｃに示した状態に至るまでの工程について説明する。図７Ａは平面図であり、図７Ｂ及び図７Ｃは、それぞれ図７Ａの一点鎖線Ｂ７−Ｂ７及びＣ７−Ｃ７における断面図である。
凸部５の上面のうちＳＯＩ層３が除去された領域内に、第３の膜２０を貫通する開口２１を形成する。開口２１は、ゲート電極１０の両側に、ＳＯＩ層３の縁から離れた位置に形成される。このため、ＳＯＩ層３の側面は、第３の膜２０で覆われた状態を維持する。開口２１の底面に埋込絶縁層２の表面が露出する。さらに、支持基板１の主面に到達するまでエッチングを進める。
その後、緩衝液としてフッ化アンモニウムを用いたバッファード弗酸を用いて、埋込絶縁層２を横方向にエッチングする。このとき、窒化シリコンからなる第１の膜６が保護膜となるため、第２の膜７はエッチングされない。バッファード弗酸を用いると、ボロンがドープされた酸化シリコンのエッチング速度が、ノンドープの酸化シリコンのエッチング速度よりも遅くなる。例えば、濃度５０重量％の弗酸と濃度４０重量％のフッ化アンモニウム水溶液との容量比が１：７のバッファード弗酸を用いると、ボロン濃度５重量％の酸化シリコンのエッチング速度が約１５ｎｍ／分であるのに対し、ノンドープの酸化シリコンのエッチング速度は約１００ｎｍ／分である。
埋込絶縁層２の横方向のエッチングは、ゲート電極１０の直下のＳＯＩ層３（ソース領域１３とドレイン領域１４とに挟まれたチャネル領域）の底面が露出するまで行う。ゲート電極１０の両側に配置された開口２１からエッチングが進むため、ＳＯＩ層３と支持基板１との間に空洞が形成される。
ボロン注入層１５及び１６のエッチング速度が、埋込絶縁層２のノンドープの領域のエッチング速度よりも遅いため、ソース領域１３及びドレイン領域１４の底面上に、それぞれボロン注入層１５及び１６が残る。
図８Ａ〜図８Ｃに示した状態に至るまでの工程について説明する。図８Ａは平面図であり、図８Ｂ及び図８Ｃは、それぞれ図８Ａの一点鎖線Ｂ８−Ｂ８及びＣ８−Ｃ８における断面図である。
露出した表面上に、ＨｆＯ２からなるゲート絶縁膜２５をＣＶＤにより堆積させる。ゲート絶縁膜２５の堆積は、ゲート電極１０の直下のＳＯＩ層３の底面上に形成される膜の厚さが３ｎｍになる条件で行う。ゲート絶縁膜２５は、ＳＯＩ層３のソース領域１３とドレイン領域１４との間のチャネル領域の底面、ボロン注入層１５及び１６の表面を覆う。
次に、ｐ型不純物がドープされた多結晶シリコン膜２６をＣＶＤにより堆積させる。多結晶シリコン膜２６の堆積は、シラン（ＳｉＨ４）とジボラン（Ｂ２Ｈ６）を用い、成長温度を５５０℃としたＣＶＤにより行う。多結晶シリコン膜２６は、ＳＯＩ層３の下方の空洞内にも成長する。この空洞内が多結晶シリコン膜２６で埋め尽くされるまで、多結晶シリコン膜を成長させる。
図９Ａ〜図９Ｃに示した状態に至るまでの工程について説明する。図９Ａは平面図であり、図９Ｂ及び図９Ｃは、それぞれ図９Ａの一点鎖線Ｂ９−Ｂ９及びＣ９−Ｃ９における断面図である。
多結晶シリコン膜２６をパターニングして、下側のゲート電極２６ａを形成する。ゲート電極２６ａは、ＳＯＩ層３と支持基板１との間の空間内に残されるとともに、一方の開口２１内を経由して第３の膜２０の上方の空間まで導出され、第３の膜２０の上面の一部の領域上に残る。すなわち、ゲート電極２６ａは、ＳＯＩ層３の上面を含む仮想平面と交差して、ＳＯＩ層３よりも上方の空間まで導出されている。この仮想平面とゲート電極２６ａとが交差する箇所において、ＳＯＩ層３の側面とゲート電極２６ａとの間に、窒化シリコンからなる第３の膜２０が配置されており、両者が相互に絶縁される。
上記実施例では、ソース領域１３及びドレイン領域１４の底面がボロン注入層１５及び１６で覆われている。ボロン注入層１５及び１６へのボロン注入は、ソース領域１３及びドレイン領域１４へのボロン注入と同時に行われる。このため、ボロン注入層１５及び１６の位置は、ソース領域１３及びドレイン領域１４に自己整合する。また、ボロンの注入時には、上側のゲート電極１０がマスクとして用いられるため、ボロン注入層１５及び１６は、上側のゲート電極１０にも自己整合する。
下側のゲート絶縁膜２５は、ボロン注入層１５と１６との間において、ＳＯＩ層３の底面に接する。下側のゲート電極２６ａとソース領域１３との間にはボロン注入層１５が配置され、下側のゲート電極２６ａとドレイン領域１４との間にはボロン注入領域１６が配置される。このため、ソース領域１３とゲート電極２６ａとの間の寄生容量、及びドレイン領域１４とゲート電極２６ａとの間の寄生容量の増大を抑制することができる。寄生容量増大抑制の十分な効果を得るために、ボロン注入層１５及び１６の厚さを１０ｎｍ以上とすることが好ましい。
ボロン注入層１５及び１６が上側のゲート電極１０に自己整合しているため、下側のゲート電極２６ａがチャネル領域に対向する位置も、上側のゲート電極１０に自己整合する。
また、上記実施例による製造方法は、特殊なプロセスを用いることなく、従来の半導体プロセスのみを用いている。このため、比較的容易に量産体制にはいることができる。
次に、図１０Ａ及び図１０Ｂを参照して、第２の実施例による半導体装置の製造方法について説明する。第１の実施例の図４Ａ〜図４Ｃの状態に至るまでの工程は、第２の実施例の工程と共通である。
図１０Ａに示すように、ゲート電極１０をマスクとして、ソース及びドレインのエクステンション部１５Ｅ及び１６Ｅを形成するためのボロン注入を行う。ゲート電極１０の側面上に窒化シリコンからなるサイドウォールスペーサ５０を形成する。サイドウォールスペーサ５０の厚さは、例えば５０ｎｍとする。
ゲート電極１０及びサイドウォールスペーサ５０をマスクとして、ソース領域１５Ａ及びドレイン領域１６Ａを形成するためのボロン注入を行う。その後の工程は、第１の実施例の場合と同様である。
図１０Ｂに示すように、ソース及びドレインとチャネルとの間にエクステンション部１５Ｅ及び１６Ｅを有するダブルゲート型トランジスタが得られる。
第２の実施例の場合にも、上側のゲート電極１０の位置と下側のゲート電極２６ａの位置とを自己整合させることができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
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【手続補正書】
【提出日】平成17年3月31日(2005.3.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）支持基板と、埋込絶縁層と、半導体からなるＳＯＩ層とがこの順番に積層されたＳＯＩ基板の該ＳＯＩ層の上に、第１のゲート絶縁膜を形成する工程と、  （ｂ）前記第１のゲート絶縁膜の上に、第１のゲート電極を形成する工程と、  （ｃ）前記第１のゲート電極の下方に位置する前記埋込絶縁層を除去し、前記ＳＯＩ層の底面を露出させる工程と、  （ｄ）前記ＳＯＩ層の露出した底面上に、第２のゲート絶縁膜を形成する工程と、  （ｅ）前記第２のゲート絶縁膜の表面上に、第２のゲート電極を形成する工程とを有する半導体装置の製造方法。
【請求項２】
前記工程（ｃ）が、  前記ゲート電極から離れた位置の前記第１のゲート絶縁膜及び前記ＳＯＩ層を除去し、前記埋込絶縁層の上面を露出させる工程と、  前記埋込絶縁層の露出した表面から該埋込絶縁層のエッチングを開始し、少なくとも前記第１のゲート電極の下方まで横方向にエッチングを進める工程とを含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）の後、前記第１のゲート電極をマスクとして、該第１のゲート電極の両側の前記ＳＯＩ層に不純物を注入してソース及びドレイン領域を形成する工程を含む請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記不純物が、前記埋込絶縁層の表層部まで達する条件で該不純物を注入する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｃ）において、前記埋込絶縁層内の前記不純物が注入されていない領域のエッチング速度が、前記不純物が注入されている領域のエッチング速度よりも速い条件で、前記埋込絶縁層をエッチングし、前記ソース及びドレイン領域の底面上に、前記埋込絶縁層のうち前記不純物の注入された領域を残す請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）の前に、さらに、  前記埋込絶縁層と前記ＳＯＩ層との一部をエッチングし、残された埋込絶縁層及びＳＯＩ層からなる凸部を形成する工程と、  前記凸部の表面及び露出している前記支持基板の表面を、前記埋込絶縁層とはエッチング特性の異なる第１の膜で覆う工程と、  前記埋込絶縁層と前記ＳＯＩ層との除去された領域を、絶縁材料からなる第２の膜で埋め込む工程と、  前記凸部の上の前記第１の膜を除去し、前記ＳＯＩ層の上面を露出させる工程とを含み、  前記工程（ｂ）において、前記第１のゲート電極が前記凸部を横切り、基板法線に平行な視線で見た時、前記第１のゲート電極が前記凸部を２つの領域に区分するように前記第１のゲート電極を形成する請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）が、  前記ゲート電極の縁からある距離までの領域に前記ＳＯＩ層が残るように、該ＳＯＩ層の一部を除去し、前記埋込絶縁層の上面を露出させる工程と、  全面を、前記埋込絶縁層とはエッチング特性の異なる絶縁材料からなる第３の膜で覆う工程と、  前記凸部の上面のうち、前記ＳＯＩ層の除去された領域の少なくとも一部が露出するように、前記第３の膜に開口を形成する工程と、  前記開口を通して、前記埋込絶縁層のエッチングを開始し、少なくとも前記第１のゲート電極の下方まで横方向にエッチングを進める工程とを含む請求項６に記載の半導体装置の製造方法。
【請求項８】
上面及び底面を有し、チャネル領域、及び該チャネル領域の両側にソース領域及びドレイン領域が画定された半導体膜と、  前記半導体膜のチャネル領域の上面の上に形成された第１のゲート絶縁膜と、  前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、  前記半導体膜のソース領域及びドレイン領域の底面の上に形成された絶縁材料からなる第１の絶縁膜と、  前記半導体膜のチャネル領域の底面及び前記第１の絶縁膜の表面を覆う第２のゲート絶縁膜と、  前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する半導体装置。
【請求項９】
前記第１の絶縁膜中に、前記半導体膜のソース領域及びドレイン領域に添加されている不純物と同一の不純物が添加されている請求項８に記載の半導体装置。
【請求項１０】
前記第２のゲート電極が、前記半導体膜の上面を含む仮想平面と交差して、該半導体膜の上面側の空間まで延びている請求項９に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体装置及びその製造方法に関し、特にチャネル領域の両面にゲート電極を有するダブルゲート型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】  近年、高速かつ低消費電力のＬＳＩを実現する有力な半導体素子として、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成されたＳＯＩトランジスタが注目されている。特に、チャネル下のボディ領域がすべて空乏化している完全空乏型ＳＯＩトランジスタについて、重点的に研究開発が進められている。【０００３】  バルク基板上のトランジスタや、ボディ領域底部に空乏化されていない領域が残っている部分空乏化ＳＯＩトランジスタと比較して、完全空乏型ＳＯＩトランジスタは、サブスレッシュホールド係数（ドレイン電流を一桁増加させるのに必要なゲート電圧変化量）が小さくなるため、より低電圧動作が可能になる。さらに、ソース及びドレインと、基板やウェルとの間の接合容量が非常に小さくなるため、より高速動作が可能になる。【０００４】  シングルゲート型ＳＯＩトランジスタにおいて完全空乏状態を実現するためには、チャネルを内包するボディの厚さをゲート長の１／３以下にしなければならない。トランジスタの微細化が進み、ゲート長が２０ｎｍ以下になるような場合には、ボディの厚さを数ｎｍ程度まで薄くする必要がある。この場合、閾値電圧を制御するために、ウェルへ注入される不純物濃度を高くする必要があり、キャリア移動度の観点から好ましくない。【０００５】  一方、チャネル領域を上下のゲート電極で挟んだダブルゲート型ＳＯＩトランジスタにおいては、ボディの厚さがゲート長の２／３以下であれば完全空乏状態を実現することができる。さらに、片方のゲート電極により閾値電圧を制御することが可能になる。なお、フィン構造のダブルゲート型トランジスタにおいては、２つのゲート電極が電気的に短絡されているため、一方のゲート電極で閾値電圧を制御することができない。【０００６】  ダブルゲート完全空乏型トランジスタは、将来有望な半導体素子と考えられるが、その製造は困難である。ダブルゲート構造においては、２つのゲート電極の位置を合わせる必要がある。ゲート電極の位置がずれてしまうと、ゲート電極と、ソース及びドレイン領域との間の重なりが生じ、寄生容量が大きくなってしまう。このため、高速動作が可能であるというダブルゲート型トランジスタの特徴が失われてしまう。【０００７】  下記の特許文献に、２つのゲート電極の位置を合わせることが可能なダブルゲート型トランジスタの製造方法が開示されている。ところが、この方法は、従来の半導体プロセスにはない特殊なプロセスを必要とするため、量産を開始するまでに解決しなければならない種々の課題が残っている。【特許文献１】特開２０００−２７７７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】  本発明の目的は、従来の半導体プロセスを踏襲することができ、かつ２つのゲート電極の位置合わせを容易に行うことが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】  本発明の一観点によると、（ａ）支持基板、埋込絶縁層、半導体からなるＳＯＩ層がこの順番に積層されたＳＯＩ基板の該ＳＯＩ層の上に、第１のゲート絶縁膜を形成する工程と、（ｂ）前記第１のゲート絶縁膜の上に、第１のゲート電極を形成する工程と、（ｃ）前記第１のゲート電極の下方に位置する前記埋込絶縁層を除去し、前記ＳＯＩ層の底面を露出させる工程と、（ｄ）前記ＳＯＩ層の露出した底面上に、第２のゲート絶縁膜を形成する工程と、（ｅ）前記第２のゲート絶縁膜の表面上に、第２のゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。【００１０】  本発明の他の観点によると、上面及び底面を有し、チャネル領域、及び該チャネル領域の両側にソース領域及びドレイン領域が画定された半導体膜と、前記半導体膜のチャネル領域の上面の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記半導体膜のソース領域及びドレイン領域の底面の上に形成された絶縁材料からなる第１の絶縁膜と、前記半導体膜のチャネル領域の底面及び前記第１の絶縁膜の表面を覆う第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する半導体装置が提供される。
【発明の効果】
【００１１】  第１の絶縁膜が、ソース領域及びドレイン領域と、第２のゲート電極との間の寄生容量の増大を抑制する。
【発明を実施するための最良の形態】
【００１２】  図１〜図９を参照して、本発明の実施例によるダブルゲート型ＳＯＩトランジスタの製造方法を説明する。  図１Ａに、実施例で用いるＳＯＩ基板の平面図を示す。図１Ｂ及び図１Ｃに、それぞれ図１Ａの一点鎖線Ｂ１−Ｂ１及びＣ１−Ｃ１における断面図を示す。単結晶シリコンからなる支持基板１の主面上に酸化シリコンからなる埋込絶縁層２が形成され、その上に単結晶シリコンからなるＳＯＩ層３が形成されている。埋込絶縁層２の厚さは例えば２００ｎｍであり、ＳＯＩ層３の厚さは例えば４０ｎｍである。このＳＯＩ基板は、例えば周知の貼り合わせ技術により作製される。【００１３】  ｐチャネルトランジスタを作製する場合には、ＳＯＩ層３をｎ型導電性にし、ｎチャネルトランジスタを作製する場合には、ＳＯＩ層３をｐ型導電性にする。以下、ｐチャネルトランジスタを作製する場合を例にとって、実施例を説明する。なお、ｎチャネルトランジスタを作製する場合には、注入する不純物の導電型を逆にすればよい。【００１４】  図２Ａ〜図２Ｃに示した状態に至るまでの工程について説明する。図２Ａは平面図であり、図２Ｂ及び図２Ｃは、それぞれ図２Ａの一点鎖線Ｂ２−Ｂ２及びＣ２−Ｃ２における断面図である。【００１５】  トランジスタが形成される領域をレジストパターンで覆い、ＳＯＩ層３及び埋込絶縁層２を、埋込絶縁層２の底面に達するまでエッチングする。ＳＯＩ層３のエッチングは、ＨＢｒとＨｅとを用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。ＨＢｒ及びＨｅの流量は共に１６０ｓｃｃｍとし、ガス圧は６６．５Ｐａ（０．５Ｔｏｒｒ）とし、印加する高周波電力は３５０Ｗとする。埋込絶縁層２のエッチングは、ＣＦ４とＣＨＦ３とＡｒとを用いたＲＩＥにより行うことができる。ＣＦ４、ＣＨＦ３、Ａｒの流量は、それぞれ例えば５０ｓｃｃｍ、３０ｓｃｃｍ、５００ｓｃｃｍとする。ガス圧は１３３Ｐａ（１．０Ｔｏｒｒ）とし、印加する高周波電力は３００Ｗとする。埋込絶縁層２とＳＯＩ層３とが積層された凸部（活性領域）５が形成される。【００１６】  凸部５の表面及び支持基板１の露出した表面上に、窒化シリコンからなる第１の膜６を、化学気相成長（ＣＶＤ）により堆積させる。第１の膜６の厚さは、２０〜３０ｎｍ程度とする。なお、第１の膜６を、埋込絶縁層２とはエッチング特性の異なる窒化シリコン以外の絶縁材料で形成してもよい。【００１７】  第１の膜６の上に、酸化シリコンからなる第２の膜７をＣＶＤにより堆積させ、化学機械研磨（ＣＭＰ）を行うことにより、凸部５の上の第１の膜６を露出させる。このＣＭＰにおいて、窒化シリコンからなる第１の膜６が研磨のストッパとして作用する。埋込絶縁層２及びＳＯＩ層３が除去された凹部内に第２の膜７が残り、基板表面がほぼ平坦化される。第２の膜７は、支持基板１の上に形成される半導体素子を相互に電気的に分離するための素子分離絶縁領域になる。第２の膜７は、第１の膜６とはエッチング特性の異なる酸化シリコン以外の絶縁材料で形成してもよい。【００１８】  図３Ａ〜図３Ｃに示した状態に至るまでの工程について説明する。図３Ａは平面図であり、図３Ｂ及び図３Ｃは、それぞれ図３Ａの一点鎖線Ｂ３−Ｂ３及びＣ３−Ｃ３��おける断面図である。【００１９】  凸部５の上の露出した第１の膜６を、リン酸溶液を用いたウェットエッチングまたはＲＩＥにより除去する。これにより、ＳＯＩ層３が露出する。露出したＳＯＩ層３及び第２の膜７の上に、ＨｆＯ２からなる厚さ３ｎｍの第１のゲート絶縁膜８を形成する。ＨｆＯ２膜は、例えばテトラターシャルブトキシハフニウムとＯ２とを用いた有機金属化学気相成長（ＭＯＣＶＤ）により成膜することができる。テトラターシャルブトキシハフニウムのキャリアガスとしてＮ２を用いる。テトラターシャルブトキシハフニウムを含むＮ２ガスの流量を５００ｓｃｃｍとし、Ｏ２ガスの流量を１００ｓｃｃｍとする。成膜温度は５００℃とする。【００２０】  なお、ＳＯＩ層３の表層部を熱酸化することにより、酸化シリコンからなるゲート絶縁膜８を形成してもよい。この場合には、ゲート絶縁膜の厚さを２ｎｍ程度にすることが好ましい。【００２１】  図４Ａ〜図４Ｃに示した状態に至るまでの工程について説明する。図４Ａは平面図であり、図４Ｂ及び図４Ｃは、それぞれ図４Ａの一点鎖線Ｂ４−Ｂ４及びＣ４−Ｃ４における断面図である。【００２２】  ゲート絶縁膜８の上に、厚さ１００ｎｍの多結晶シリコン膜をＣＶＤにより堆積させる。この多結晶シリコン膜をパターニングして、ゲート電極１０を形成する。多結晶シリコン膜のエッチングは、ＨＢｒとＯ２とを用いたＲＩＥにより行うことができる。ＨＢｒ及びＯ２の流量は、例えばそれぞれ１８０ｓｃｃｍ及び２ｓｃｃｍとする。ガス圧は１．６Ｐａ（１２ｍＴｏｒｒ）とし、印加する高周波電力は１５０Ｗとする。【００２３】  図４Ａに示したように、基板の法線に平行な視線で見た時、ゲート電極１０は、凸部５を横切り、凸部５を２つの領域に区分する。ゲート長（凸部５内のゲート電極１０の幅）は、例えば６０ｎｍとする。【００２４】  図５Ａ〜図５Ｃに示した状態に至るまでの工程について説明する。図５Ａは平面図であり、図５Ｂ及び図５Ｃは、それぞれ図５Ａの一点鎖線Ｂ５−Ｂ５及びＣ５−Ｃ５における断面図である。【００２５】  ゲート電極１０をマスクとして、ボロン（Ｂ）のイオン注入を行う。イオン種としてＢ＋を用い、加速エネルギを７ｋｅＶ、ドーズ量を４×１０１６ｃｍ−２とする。この条件でイオン注入を行うと、平均射影飛程が約２０ｎｍになり、厚さ４０ｎｍのＳＯＩ層３内の厚さ方向に関する不純物濃度分布が、その中央の面に関して上下ほぼ対称になる。ゲート電極１０の両側のＳＯＩ層３に、ソース領域１３及びドレイン領域１４が形成される。【００２６】  また、埋込絶縁層３の表層部にもボロンが到達する。このため、埋込絶縁層２の表層部のうち、ソース領域１３及びドレイン領域１４に接する領域に、それぞれボロン注入層１５及び１６が形成される。なお、第２の膜７の表層部にもボロンが注入される。ｎチャネルトランジスタを作製する場合には、ボロンの代わりにアンチモン（Ｓｂ）を使用する。【００２７】  図６Ａ〜図６Ｃに示した状態に至るまでの工程について説明する。図６Ａは平面図であり、図６Ｂ及び図６Ｃは、それぞれ図６Ａの一点鎖線Ｂ６−Ｂ６及びＣ６−Ｃ６における断面図である。【００２８】  ゲート電極１０から離れた領域のゲート絶縁���８及びＳＯＩ層３をエッチングして除去し、その下の埋込絶縁層２を露出させる。ゲート電極１０の縁からある距離までの領域には、ＳＯＩ層３を残す。基板の全面上に、窒化シリコンからなる厚さ５０ｎｍの第３の膜２０をＣＶＤにより堆積させる。【００２９】  図７Ａ〜図７Ｃに示した状態に至るまでの工程について説明する。図７Ａは平面図であり、図７Ｂ及び図７Ｃは、それぞれ図７Ａの一点鎖線Ｂ７−Ｂ７及びＣ７−Ｃ７における断面図である。【００３０】  凸部５の上面のうちＳＯＩ層３が除去された領域内に、第３の膜２０を貫通する開口２１を形成する。開口２１は、ゲート電極１０の両側に、ＳＯＩ層３の縁から離れた位置に形成される。このため、ＳＯＩ層３の側面は、第３の膜２０で覆われた状態を維持する。開口２１の底面に埋込絶縁層２の表面が露出する。さらに、支持基板１の主面に到達するまでエッチングを進める。【００３１】  その後、緩衝液としてフッ化アンモニウムを用いたバッファード弗酸を用いて、埋込絶縁層２を横方向にエッチングする。このとき、窒化シリコンからなる第１の膜６が保護膜となるため、第２の膜７はエッチングされない。バッファード弗酸を用いると、ボロンがドープされた酸化シリコンのエッチング速度が、ノンドープの酸化シリコンのエッチング速度よりも遅くなる。例えば、濃度５０重量％の弗酸と濃度４０重量％のフッ化アンモニウム水溶液との容量比が１：７のバッファード弗酸を用いると、ボロン濃度５重量％の酸化シリコンのエッチング速度が約１５ｎｍ／分であるのに対し、ノンドープの酸化シリコンのエッチング速度は約１００ｎｍ／分である。【００３２】  埋込絶縁層２の横方向のエッチングは、ゲート電極１０の直下のＳＯＩ層３（ソース領域１３とドレイン領域１４とに挟まれたチャネル領域）の底面が露出するまで行う。ゲート電極１０の両側に配置された開口２１からエッチングが進むため、ＳＯＩ層３と支持基板１との間に空洞が形成される。【００３３】  ボロン注入層１５及び１６のエッチング速度が、埋込絶縁層２のノンドープの領域のエッチング速度よりも遅いため、ソース領域１３及びドレイン領域１４の底面上に、それぞれボロン注入層１５及び１６が残る。【００３４】  図８Ａ〜図８Ｃに示した状態に至るまでの工程について説明する。図８Ａは平面図であり、図８Ｂ及び図８Ｃは、それぞれ図８Ａの一点鎖線Ｂ８−Ｂ８及びＣ８−Ｃ８における断面図である。【００３５】  露出した表面上に、ＨｆＯ２からなるゲート絶縁膜２５をＣＶＤにより堆積させる。ゲート絶縁膜２５の堆積は、ゲート電極１０の直下のＳＯＩ層３の底面上に形成される膜の厚さが３ｎｍになる条件で行う。ゲート絶縁膜２５は、ＳＯＩ層３のソース領域１３とドレイン領域１４との間のチャネル領域の底面、ボロン注入層１５及び１６の表面を覆う。【００３６】  次に、ｐ型不純物がドープされた多結晶シリコン膜２６をＣＶＤにより堆積させる。多結晶シリコン膜２６の堆積は、シラン（ＳｉＨ４）とジボラン（Ｂ２Ｈ６）を用い、成長温度を５５０℃としたＣＶＤにより行う。多結晶シリコン膜２６は、ＳＯＩ層３の下方の空洞内にも成長する。この空洞内が多結晶シリコン膜２６で埋め尽くされるまで、多結晶シリコン膜を成長させる。【００３７】  図９Ａ〜図９Ｃに示した状態に至るまでの工程について説明する。図９Ａは平面図であり、図９Ｂ及び図９Ｃは、それぞれ図９Ａの一点鎖線Ｂ９−Ｂ９及びＣ９−Ｃ９における断面図である。【００３８】  多結晶シリコン膜２６をパターニングして、下側のゲート電極２６ａを形成する。ゲート電極２６ａは、ＳＯＩ層３と支持基板１との間の空間内に残されるとともに、一方の開口２１内を経由して第３の膜２０の上方の空間まで導出され、第３の膜２０の上面の一部の領域上に残る。すなわち、ゲート電極２６ａは、ＳＯＩ層３の上面を含む仮想平面と交差して、ＳＯＩ層３よりも上方の空間まで導出されている。この仮想平面とゲート電極２６ａとが交差する箇所において、ＳＯＩ層３の側面とゲート電極２６ａとの間に、窒化シリコンからなる第３の膜２０が配置されており、両者が相互に絶縁される。【００３９】  上記実施例では、ソース領域１３及びドレイン領域１４の底面がボロン注入層１５及び１６で覆われている。ボロン注入層１５及び１６へのボロン注入は、ソース領域１３及びドレイン領域１４へのボロン注入と同時に行われる。このため、ボロン注入層１５及び１６の位置は、ソース領域１３及びドレイン領域１４に自己整合する。また、ボロンの注入時には、上側のゲート電極１０がマスクとして用いられるため、ボロン注入層１５及び１６は、上側のゲート電極１０にも自己整合する。【００４０】  下側のゲート絶縁膜２５は、ボロン注入層１５と１６との間において、ＳＯＩ層３の底面に接する。下側のゲート電極２６ａとソース領域１３との間にはボロン注入層１５が配置され、下側のゲート電極２６ａとドレイン領域１４との間にはボロン注入領域１６が配置される。このため、ソース領域１３とゲート電極２６ａとの間の寄生容量、及びドレイン領域１４とゲート電極２６ａとの間の寄生容量の増大を抑制することができる。寄生容量増大抑制の十分な効果を得るために、ボロン注入層１５及び１６の厚さを１０ｎｍ以上とすることが好ましい。【００４１】  ボロン注入層１５及び１６が上側のゲート電極１０に自己整合しているため、下側のゲート電極２６ａがチャネル領域に対向する位置も、上側のゲート電極１０に自己整合する。【００４２】  また、上記実施例による製造方法は、特殊なプロセスを用いることなく、従来の半導体プロセスのみを用いている。このため、比較的容易に量産体制にはいることができる。  次に、図１０Ａ及び図１０Ｂを参照して、第２の実施例による半導体装置の製造方法について説明する。第１の実施例の図４Ａ〜図４Ｃの状態に至るまでの工程は、第２の実施例の工程と共通である。【００４３】  図１０Ａに示すように、ゲート電極１０をマスクとして、ソース及びドレインのエクステンション部１５Ｅ及び１６Ｅを形成するためのボロン注入を行う。ゲート電極１０の側面上に窒化シリコンからなるサイドウォールスペーサ５０を形成する。サイドウォールスペーサ５０の厚さは、例えば５０ｎｍとする。【００４４】  ゲート電極１０及びサイドウォールスペーサ５０をマスクとして、ソース領域１５Ａ及びドレイン領域１６Ａを形成するためのボロン注入を行う。その後の工程は、第１の実施例の場合と同様である。【００４５】  図１０Ｂに示すように、ソース及びドレインとチャネルとの間にエクステンション部１５Ｅ及び１６Ｅを有するダブルゲート型トランジスタが得られる。  第２の実施例の場合にも、上側のゲート電極１０の位置と下側のゲート電極２６ａの位置とを自己整合させることができる。【００４６】  以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。  上記実施例から、以下の付記に示す発明が導出される。【００４７】  （付記１）  （ａ）支持基板と、埋込絶縁層と、半導体からなるＳＯＩ層とがこの順番に積層されたＳＯＩ基板の該ＳＯＩ層の上に、第１のゲート絶縁膜を形成する工程と、  （ｂ）前記第１のゲート絶縁膜の上に、第１のゲート電極を形成する工程と、  （ｃ）前記第１のゲート電極の下方に位置する前記埋込絶縁層を除去し、前記ＳＯＩ層の底面を露出させる工程と、  （ｄ）前記ＳＯＩ層の露出した底面上に、第２のゲート絶縁膜を形成する工程と、  （ｅ）前記第２のゲート絶縁膜の表面上に、第２のゲート電極を形成する工程とを有する半導体装置の製造方法。  （付記２）  前記工程（ｃ）が、  前記ゲート電極から離れた位置の前記第１のゲート絶縁膜及び前記ＳＯＩ層を除去し、前記埋込絶縁層の上面を露出させる工程と、  前記埋込絶縁層の露出した表面から該埋込絶縁層のエッチングを開始し、少なくとも前記第１のゲート電極の下方まで横方向にエッチングを進める工程とを含む付記１に記載の半導体装置の製造方法。  （付記３）  前記工程（ｂ）の後、前記第１のゲート電極をマスクとして、該第１のゲート電極の両側の前記ＳＯＩ層に不純物を注入してソース及びドレイン領域を形成する工程を含む付記１または２に記載の半導体装置の製造方法。【００４８】  （付記４）  前記不純物が、前記埋込絶縁層の表層部まで達する条件で該不純物を注入する付記３に記載の半導体装置の製造方法。  （付記５）  前記工程（ｃ）において、前記埋込絶縁層内の前記不純物が注入されていない領域のエッチング速度が、前記不純物が注入されている領域のエッチング速度よりも速い条件で、前記埋込絶縁層をエッチングし、前記ソース及びドレイン領域の底面上に、前記埋込絶縁層のうち前記不純物の注入された領域を残す付記４に記載の半導体装置の製造方法。  （付記６）  前記工程（ａ）の前に、さらに、  前記埋込絶縁層と前記ＳＯＩ層との一部をエッチングし、残された埋込絶縁層及びＳＯＩ層からなる凸部を形成する工程と、  前記凸部の表面及び露出している前記支持基板の表面を、前記埋込絶縁層とはエッチング特性の異なる第１の膜で覆う工程と、  前記埋込絶縁層と前記ＳＯＩ層との除去された領域を、絶縁材料からなる第２の膜で埋め込む工程と、  前記凸部の上の前記第１の膜を除去し、前記ＳＯＩ層の上面を露出させる工程とを含み、  前記工程（ｂ）において、前記第１のゲート電極が前記凸部を横切り、基板法線に平行な視線で見た時、前記第１のゲート電極が前記凸部を２つの領域に区分するように前記第１のゲート電極を形成する付記１〜５のいずれかに記載の半導体装置の製造方法。  （付記７）  前記工程（ｃ）が、  前記ゲート電極の縁からある距離までの領域に前記ＳＯＩ層が残るように、該ＳＯＩ層の一部を除去し、前記埋込絶縁層の上面を露出させる工程と、  全面を、前記埋込絶縁層とはエッチング特性の異なる絶縁材料からなる第３の膜で覆う工程と、  前記凸部の上面のうち、前記ＳＯＩ層の除去された領域の少なくとも一部が露出するように、前記第３の膜に開口を形成する工程と、  前記開口を通して、前記埋込絶縁層のエッチングを開始し、少なくとも前記第１のゲート電極の下方まで横方向にエッチングを進める工程とを含む付記６に記載の半導体装置の製造方法。  （付記８）  上面及び底面を有し、チャネル領域、及び該チャネル領域の両側にソース領域及びドレイン領域が画定された半導体膜と、  前記半導体膜のチャネル領域の上面の上に形成された第１のゲート絶縁膜と、  前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、  前記半導体膜のソース領域及びドレイン領域の底面の上に形成された絶縁材料からなる第１の絶縁膜と、  前記半導体膜のチャネル領域の底面及び前記第１の絶縁膜の表面を覆う第２のゲート絶縁膜と、  前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する半導体装置。  （付記９）  前記第１の絶縁膜中に、前記半導体膜のソース領域及びドレイン領域に添加されている不純物と同一の不純物が添加されている付記８に記載の半導体装置。  （付記１０）  前記第２のゲート電極が、前記半導体膜の上面を含む仮想平面と交差して、該半導体膜の上面側の空間まで延びている付記９に記載の半導体装置。  （付記１１）  さらに、前記半導体膜の上面と側面、及び前記第１のゲート電極の表面を覆い、前記第１の絶縁膜とはエッチング特性の異なる絶縁材料からなる第２の絶縁膜を有し、  前記第２のゲート電極が前記仮想平面と交差する箇所において、前記第２の絶縁膜が前記半導体膜と前記第２のゲート電極とを絶縁する付記１０に記載の半導体装置。
【図面の簡単な説明】
【００４９】
【図１Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その１）である。
【図１Ｂ】図１Ａの一点鎖線Ｂ１−Ｂ１における断面図である。
【図１Ｃ】図１Ａの一点鎖線Ｃ１−Ｃ１における断面図である。
【図２Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その２）である。
【図２Ｂ】図２Ａの一点鎖線Ｂ２−Ｂ２における断面図である。
【図２Ｃ】図２Ａの一点鎖線Ｃ２−Ｃ２における断面図である。
【図３Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その３）である。
【図３Ｂ】図３Ａの一点鎖線Ｂ３−Ｂ３における断面図である。
【図３Ｃ】図３Ａの一点鎖線Ｃ３−Ｃ３における断面図である。
【図４Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その４）である。
【図４Ｂ】図４Ａの一点鎖線Ｂ４−Ｂ４における断面図である。
【図４Ｃ】図４Ａの一点鎖線Ｃ４−Ｃ４における断面図である。
【図５Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その５）である。
【図５Ｂ】図５Ａの一点鎖線Ｂ５−Ｂ５における断面図である。
【図５Ｃ】図５Ａの一点鎖線Ｃ５−Ｃ５における断面図である。
【図６Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その６）である。
【図６Ｂ】図６Ａの一点鎖線Ｂ６−Ｂ６における断面図である。
【図６Ｃ】図６Ａの一点鎖線Ｃ６−Ｃ６における断面図である。
【図７Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その７）である。
【図７Ｂ】図７Ａの一点鎖線Ｂ７−Ｂ７における断面図である。
【図７Ｃ】図７Ａの一点鎖線Ｃ７−Ｃ７における断面図である。
【図８Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その８）である。
【図８Ｂ】図８Ａの一点鎖線Ｂ８−Ｂ８における断面図である。
【図８Ｃ】図８Ａの一点鎖線Ｃ８−Ｃ８における断面図である。
【図９Ａ】第１の実施例による半導体装置の製造工程を説明するための基板の平面図（その９）である。
【図９Ｂ】図９Ａの一点鎖線Ｂ９−Ｂ９及びＣ９−Ｃ９における断面図である。
【図９Ｃ】図９Ａの一点鎖線Ｂ９−Ｂ９及びＣ９−Ｃ９における断面図である。
【図１０Ａ】第２の実施例による半導体装置の製造途中の基板の断面図である。
【図１０Ｂ】第２の実施例による半導体装置の断面図である。
【国際調査報告】
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