(57)【特許請求の範囲】
【請求項１】
半導体ウェハ上の目標回路装置が形成される半導体チップと異なる領域に位置する所定の領域に複数のテスト用素子を一列に整列して形成する第一ステップと、
前記複数のテスト用素子に対応してかつ前記テスト用素子と平面図的に見て重なり合うように前記テスト用素子の上層に複数のテスト用電極パッドを一列に整列して形成する第二ステップと、
各前記テスト用素子の直上に配置されるテスト用電極パッドの両側に隣接するテスト用電極パッドに電気的に接続する第三ステップとを備え、
前記テスト用素子は、第１から第４端子を有する４端子素子を備え、
前記第三ステップは、
各４端子素子について、対応のテスト用電極パッドの両側の隣接テスト用電極パッドに第１および第２の端子をそれぞれ接続し、前記両側の隣接するテスト用電極パッドのさらに１つおいて隣接するテスト用電極パッドそれぞれに第３および第４の端子を接続するステップを備える、半導体装置の製造方法。
【請求項２】
前記所定の領域は、前記半導体チップ切り出し用のスクライブラインを介して隣接して配置されるテスト領域である、請求項１記載の半導体装置の製造方法。
【請求項３】
前記所定の領域は、前記半導体チップを分離するためのスクライブラインが形成される領域である、請求項１記載の半導体装置の製造方法。
【請求項４】
前記第二ステップは、前記テスト用電極パッドを、金属配線層の最上層のアルミニウム配線で形成するステップを備え、
前記半導体装置の製造方法は、さらに、
前記第二ステップと前記第三ステップとの間に、各テスト用電極パッドの下層にかつテスト素子上層に、銅配線を用いて島状形状に互いに分離される複数の金属部を形成する第四ステップを備え、
前記第三ステップは、複数の金属部をビアを介して対応のテスト用電極パッドに電気的に接続するステップである、請求項１記載の半導体装置の製造方法。
【請求項５】
前記第三ステップは、
対応のテスト用電極パッドに対応して配置される複数の金属部の間を通る配線を形成して隣接するテスト用電極パッドに前記テスト用素子を電気的に接続するステップを備える、請求項４記載の半導体装置の製造方法。
【請求項６】
前記最上層は、第Ｋ配線層であり、
前記４端子素子は、第（Ｋ−３）層以下の下層に形成される４端子トランジスタであり、
前記テスト用素子を前記テスト用電極パッドに電気的に接続するステップは、
各トランジスタを対応のテスト用電極パッドの両側に隣接して配置されるテスト用電極パッドに対応の前記金属部の間を通過するように配線を形成して電気的に接続するステップを備える、請求項４記載の半導体装置の製造方法。
【請求項７】
前記テスト用素子としては、さらに配線抵抗が配置され、
前記第二ステップは、最上層と異なる配線層の配線を隣接するテスト用電極パッドに対して設けられる金属部を短絡するように形成して前記配線抵抗を形成するステップを備え、互いに隣接して配置されるテスト用電極パッドに対応して配置される配線抵抗は、互いに異なる配線層の配線を用いて形成される、請求項１記載の半導体装置の製造方法。
【請求項８】
前記テスト用素子として、容量素子がさらに配置され、
前記第二ステップは、最上層と異なる配線層の第１および第２配線を隣接するテスト用電極パッドに対して設けられる金属部にそれぞれ電気的に接続するように形成して前記配線抵抗を形成するステップを備え、前記第１および第２配線は、互いに分離してかつ対向して配置される部分を有し、互いに隣接して配置されるテスト用電極パッドに対応して配置される容量素子は、互いに異なる配線層の配線を用いて形成される、請求項１記載の半導体装置の製造方法。
【請求項９】
前記テスト用素子として、容量素子がさらに配置され、
前記第二ステップは、最上層と異なる配線層の配線を隣接するテスト用電極パッドに対して設けられる金属部を短絡するように形成して前記容量素子の第１の電極を形成するステップを備え、
前記第一ステップは、前記所定の領域に前記第１の電極下層にかつ前記第１の電極と対向して活性領域を形成するステップを備え、互いに隣接して配置されるテスト用電極パッドに対応して配置される容量素子は、互いに異なる配線層の配線を用いて形成される、請求項１記載の半導体装置の製造方法。
【請求項１０】
前記第三ステップは、
隣接するテスト用電極パッド下部に配置されるテスト用素子を、互いに異なる配線層の配線を用いて直上の電極パッドに隣接するテスト用電極パッドに電気的に接続するステップである、請求項１記載の半導体装置の製造方法。
【請求項１１】
半導体ウェハ上の目標回路装置が形成される半導体チップと異なる領域に位置する所定の領域に一列に整列して形成される複数のテスト用素子と、前記複数のテスト用素子に対応してかつ前記テスト用素子と平面図的に見て重なり合うように前記テスト用素子の上層に一列に整列して配置される複数のテスト用電極パッドと、各前記テスト用素子の直上に配置されるテスト用電極パッドの両側に隣接するテスト用電極パッドにテスト用素子を電気的に接続する配線とを備える半導体ウェハ上でテストを行なう方法であって、
前記複数のテスト用電極パッドの１つおきの電極パッドにテストプローブピンを接触させてテスタと前記１つのおきの電極パッドとの間で電気信号を送受してテストを行なうステップと、
前記テストプローブピンをテスト用電極パッド１つ分ずらせてテスト用電極パッドに接触させて前記テスタと接触された電極パッドとの間で電気信号を送受してテストを行なうステップとを備える、テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体ウェハレベルで半導体装置をテストするためのテスト用素子を効率的に配置するための構成およびこのテスト用素子を用いたテスト方法に関する。
【背景技術】
【０００２】
集積回路等の半導体装置の信頼性を確保するために、ＴＥＧ（テスト用素子群：Test Element Group）が用いられる。プロセス、回路特性および信頼性の評価が、このＴＥＧを用いた特性評価（テスト）により行なわれる。製品開発段階では、ＴＥＧを用いた測定結果に基づいて、信頼性評価を行ない、その評価結果に基づいて、プロセスまたは回路設計の修正を行ない、また、実製品においては、各半導体装置の信頼性を評価して製品の良否を判定する。
【０００３】
通常、半導体ウェハ上のスクライブ領域に、電気特性管理用ＴＥＧが配置される。このスクライブ領域に、半導体チップを個々に分離するためのスクライブラインが配置される。以下の説明においては、特に断らない限り、スクライブ領域およびスクライブラインを同一の意味で用いる。更に特に断らない限りスライスラインおよびシャント領域も、スクライブ領域と同一の意味で用いる。スクライブ領域には、ＴＥＧ以外に、製造プロセスにおけるマスク位置合わせのための重ね合わせ検出マーク、膜厚モニタマークなども多数配置される。
【０００４】
特に、近年の高集積化に伴って、利用されるトランジスタの種類および配線層の数も増加し、重ね合せ用マークおよび膜厚モニタ用のマークの数が増加する傾向にある。また、トランジスタは、配線およびビアなどが増大し、管理すべきデバイスの評価項目が増大し、応じてＴＥＧのテスト用素子の数も増大する。従来、このようなＴＥＧを効率的に配置するために種々の構成／配置が提案されている。
【０００５】
特許文献１（特開２００２−３１３８６４号公報）は、スクライブ領域（スクライブライン）に、ＴＥＧ素子用の電極パッドを配置する。ＴＥＧは、半導体チップ上の電極パッド下部に、電極パッドと整列して配置される。別の実施例として、このスクライブラインにおいて、テスト用電極パッドに対応してその下層に、ＴＥＧ素子を配置する。ＴＥＧ素子は、３端子素子であり、各ＴＥＧ素子に対応して、３個のテスト用電極パッドが配置され、ＴＥＧ素子は対応のテスト用電極パッドに電気的に接続される。電極パッドとＴＥＧ素子とを重ね合わせて配置することにより、ＴＥＧの配置面積の低減を図る。
【０００６】
特許文献２（特開平９−１９９５６５号公報）は、スクライブ領域に、ジグザグ状（千鳥状）にテスト用電極パッドを配置し、１つのテスト用電極パッド配置領域下部に、テスト用トランジスタを配置する。テスト用トランジスタは、４端子素子であり、１つのテスト用トランジスタに対応して４つのテスト用電極パッドが隣接して配置される。テスト用トランジスタのコントロールゲート、バックゲート、ソースおよびドレイン端子が、それぞれ対応して配置される４つのテスト用電極パッドに電気的に接続される。
【０００７】
この特許文献２は、スクライブ領域（スクライブライン）に千鳥状にテスト用電極パッドを配置することにより、テスト用電極パッドピッチを低減してテスト用電極パッド配置面積の増大を抑制する。また、テスト用素子とテスト用電極パッドを重ね合わせて配置することにより、数多くのＴＥＧ素子をスクライブライン上に配置することを図る。
【０００８】
特許文献３（特開２００３−３３２３９７号公報）は、スクライブラインに、テスト用素子の接続用金属配線と重なるようにテスト用電極パッドを配置する。テスト用素子を構成するトランジスタの活性領域が、テスト用電極パッドと整列してかつ重なり合わない交互に配置される。テスト用素子の配線を、電極パッドと重ならないように配置することにより、スクライブラインの幅を狭くすることを図る。
【０００９】
また、このようなＴＥＧ素子を数多く配置する場合、ＴＥＧ素子のピッチが小さくなり、テストプローブの間隔も狭くする必要がある。このようなＴＥＧ素子のピッチが小さくなる場合にも、テストプローブを確実にテスト用電極パッドに接触させることが、高信頼度で測定を行なうために要求される。
【００１０】
このようなテストプローブをテスト用電極パッドに確実に接触させることを図る構成が、特許文献４（特開平５−７４８８２号公報）に示される。この特許文献４に示される構成においては、テスト電極パッドは、半導体チップ周辺に整列して配置される。テスト時には、チップ電極パッドのピッチの２倍のピッチを有するテストプローブピンを用いる。この場合、テストプローブピンは、１つのチップに対して偶数番号の電極パッドに配列されるプローブピンと、隣接するチップにおいて奇数番号の電極パッドに接続するプローブピンとに分離される。１つのテスト工程完了後、半導体ウェハ上の１チップ分プローブカードを移動させて、次のテストを実行する。従って、１つの半導体チップについて、偶数番号のテスト用電極パッドを用いたテストが実行され、次いで奇数番号のテスト用電極パッドを用いたテストが実行される。
【００１１】
この特許文献４は、テストプローブピンのピッチを電極パッドのピッチよりも広くすることにより、以下の効果を得ることを図る。剛性のある幅の広いプローブピンを利用してもプローブピン間の接触を回避することができる。また、剛性のプローブピンが利用可能なため、確実にテスト用電極パッドにプローブピン接触させて正確な測定を行なうことができる。
【００１２】
特許文献５（特開２００４−１４６４１５号公報）は、テスト用電極パッドのピッチの２倍のピンピッチのテストプローブカードを用いる。プローブピンをテスト電極ピッチずつずらせてテストを行なう。テスト電極パッドは、半導体チップ上に、整列して配置される。特許文献５は、テスト電極パッドのピッチが狭くなる場合においても、テストプローブカードのピンのピッチが狭くなるのを回避することを図る。
【００１３】
特許文献６（実開平４−４７５４号公報）は、プローブカードのピンを半導体装置上の１つおきの電極パッドに接触させてテストを実行する。入力電極パッドは、出力電極パッドよりもそのレイアウト面積が大きくされる。プローブカードにおいては、出力電極パッドピッチの２倍のピッチでプローブピンが配置される。このプローブピンを隣接する出力電極パッドに移動させた場合においても、入力電極パッドに対し同じ電圧を印加する。この特許文献６は、電極パッド列のピッチが小さくなる場合においてもプローブピンのピッチ条件を緩和することを図る。
【特許文献１】特開２００２−３１３８６４号公報
【特許文献２】特開平９−１９９５６５号公報
【特許文献３】特開２００３−３３２３９７号公報
【特許文献４】特開平５−７４８８２号公報
【特許文献５】特開２００４−１４６４１５号公報
【特許文献６】実開平４−４７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
コストの観点から、チップサイズは、できるだけ小さくするのが望ましい。したがって、チップサイズが一定の場合、スクライブ領域の面積が増大することはない。しかしながら、たとえばシステム・オン・チップ（ＳｏＣ）などの先端半導体装置においては、前述のように、テスト管理項目が多くなり、また、重ね合せ検出／検査用または膜厚モニタ用のマークの数が増大し、スクライブ領域に配置する素子／部材の数が増大する。したがって、必要とされる管理項目をすべてスクライブ領域に配置するためには、効率的にＴＥＧを配置することが要求される。
【００１５】
前述の特許文献１においては、スクライブラインの領域に、ＴＥＧ素子の電極パッドが配置される。この配置において、１つのＴＥＧ素子に対し、３個のテスト用電極パッドが配置される。これらの対応の３個のテスト電極パッド下層に、ＴＥＧ素子が配置される。しかしながら、特許文献１においては、テスト用電極パッドが三角形の頂点位置に配置されている。結果的に、テスト用電極パッドがスクライブラインの延在方向に沿って２列に配置されることになり、スクライブラインの幅を狭くすることができなくなる。また、テスト用電極パッドのピッチが小さくされるものの、プローブピンのピッチとテスト用電極パッドのピッチの関係については考慮しておらず、また、テスト用電極パッドに対してどのようにプローブピンを接触させてテストするかについても考慮していない。
【００１６】
特許文献２に示される構成においては、スクライブ領域に、テスト用電極パッドが千鳥状に配置される。したがって、特許文献２に示される構成の場合、スクライブラインの延在方向に沿って高密度でテスト用電極パッドを配置することができるものの、スクライブラインの幅を狭くすることができない。また、４つの隣接して配置されるテスト電極パッドに対応して１つのテスト用トランジスタ素子を配置してテスト用トランジスタと電極パッドとを電気的に接続している。したがって、テスト用電極パッドが高密度でスクライブ領域に配置される場合、そのピッチ条件が厳しくなった場合、テストプローブピンをテスト用電極パッドに接触させるのが困難となる。特許文献２は、テスト電極パッドのピッチを低減することを図るだけであり、プローブピンのピッチとテスト電極パッドのピッチとの関係については考慮していない。
【００１７】
また、特許文献３に示される構成においては、スクライブ領域にテスト用電極パッドとテスト用トランジスタ素子を構成する活性領域が交互に配置される。したがって、テスト用電極パッドを高密度に配置することができず、管理項目の増大に対応することができなくなるという問題が生じる。また、この特許文献３においては、テスト用トランジスタ素子と対応のテスト用電極パッドをどのように接続するかについては示されていない。
【００１８】
特許文献４においては、プローブカードのプローブピンのピッチは、半導体チップ周辺に配置される出力パッドの２倍のピッチに設定される。隣接する半導体チップ間において、一方の半導体チップの１つおきの例えば偶数の出力パッドにプローブピンが接続され、他方の半導体チップにおいては、別の１つおきのたとえば奇数の出力パッドにプローブピンが接続される。テスト時においては、各パッドにおいて１つおきの出力パッドのテストを行ない、次いで１チップ分テストプローブを移動させて、半導体チップの未接触の出力パッドにテストプローブピンを接触させてテストを行なっている。
【００１９】
すなわち、特許文献４においては、半導体チップ周辺に配置される出力パッド、電源パッドおよび制御信号入力パッドに対するプローブピンの配置が示されている。半導体ウェハのスクライブ領域に出力電極パッドを配置する構成については示されていない。また、この特許文献４においては、出力パッドにシフトレジスタおよびラッチが配置され、これらの出力信号に従って出力パッドが配置される。したがって、この出力パッドに対応して配置されるドライバをＴＥＧ素子として見た場合、スクライブ領域にテスト用電極パッドを配置する場合、テスト用電極パッドとＴＥＧ素子を別々の領域に配置する必要がある。したがって、この特許文献４に示される構成を、そのまま、スクライブライン上に配置されるテスト用電極パッドの構成に適用することはできない。
【００２０】
特許文献５に示される構成においては、液晶ドライバ周辺に配置される入出力パッドのピッチも、１対２の関係に設定する。入力パッドの幅が、出力パッドの幅の２倍に設定される。プローブピンのピッチは、出力パッドに対しては４倍であり、入力パッドに対しては同じである。入力パッドは、出力パッドの２倍のピッチを有する。プローブピンを出力パッドのピッチずつずらせて、同一の入力パッドにプローブピンを接触させてテストを行なう。
【００２１】
この特許文献５は、出力パッドと入力パッドのピッチが異なることを利用して、プローブピンのピッチが小さくなるのを抑制する。しかしながら、出力パッドに対しては、４つのパッドごとにプローブピンが接触されているだけであり、出力パッドすべてをテストするためには、４回プローブピンを移動させる必要があり、テスト工程数が増大する。また、特許文献５においては、半導体チップ上の内部信号を出力する出力パッドの配置が示されているだけであり、テスト専用のＴＥＧ素子およびテスト用電極パッドの配置については何ら考慮されていない。
【００２２】
特許文献６においては、半導体チップ周辺に配置される入出力パッドにプローブピンを接触させてテストを行なっている。この特許文献６においても、特許文献５に示される構成と同様、入力パッドと出力パッドのピッチ条件を変更し、プローブピンを、出力パッドの２倍のピッチで配置する。テスト時、出力パッドのピッチずつずらせて、テストを行なっている。この特許文献６においても、半導体チップ周辺に配置される入力パッドおよび出力パッドのピッチ条件を互いに異ならせて、プローブピンのピッチが狭くなるのを抑制する。しかしながら、この特許文献６は、テスト専用のＴＥＧ素子およびテスト用電極パッドをスクライブ領域または半導体チップ上に、テスト専用のＴＥＧが配置される場合のテスト電極用パッドの配置については何ら考察をしていない。また、すべてのテスト用電極パッドを同一ピッチで配置する場合のテストプローブとテスト用電極パッドの位置関係およびテスト用電極パッドとＴＥＧ素子の位置関係および配線については何ら考察していない。
【００２３】
それゆえ、この発明の目的は、従来の測定環境の変更を伴うことなく、ＴＥＧの配置効率を改善することのできる半導体装置の製造方法、この方法により生成される半導体ウェハ、およびこの半導体ウェハのテスト方法を提供することである。
【課題を解決するための手段】
【００２４】
この発明においては、所定の領域にテスト用電極パッドを１列に整列して配置する。テスト用電極パッドの直下の領域にテスト用素子を形成する。テスト用素子は、直上のテスト用電極パッドに隣接するテスト用電極パッドに電気的に接続される。
【００２５】
好ましくは、隣接するテスト用素子は、異なる配線層の配線によりそれぞれ隣接するテスト用電極パッドに電気的に接続される。
【００２６】
この発明にかかる半導体装置の製造方法は、一実施の形態においては、半導体ウェハ上の目標回路装置が形成される半導体チップと異なる領域に位置する所定の領域に複数のテスト用素子を１列に整列して形成するステップと、これらの複数のテスト用素子の上層にかつテスト用素子と重なり合うようにテスト用電極パッドを１列に整列して配置するステップと、各テスト用素子を、直上の対応して配置されるテスト用電極パッドの両側に隣接するテスト用電極パッドに電気的に接続するステップとを備える。
【００２７】
この発明に係る半導体ウェハは、一実施の形態においては、上述の製造方法により形成されたテスト用素子およびテスト用電極パッドを備える半導体ウェハである。
【００２８】
この発明に係るテスト方法は、一実施の形態においては、この発明に係る半導体装置の製造方法で形成された半導体ウェハ上でテストを行なう方法であり、複数のテスト用電極パッドの１つおきの電極パッドにテストプローブピンを接触させてテスタとこれらの１つおきの電極パッドとの間で電気信号を送受してテストを行なうステップと、このテストプローブピンをテスト用電極パッドの１ピッチずらせてテスト用電極パッドに接触させてテスタと接触された電極パッドとの間で電気信号を送受してテストを行なうステップとを備える。
【００２９】
この発明に係るテスト構造は、一実施の形態においては、１列に整列して配置される複数のテスト用電極パッドと、これらの複数テスト用電極パッドに整列してかつ対応して配置される複数のテスト用素子を備える。これらの複数のテスト用素子は、対応のテスト用電極パッドと重なり合うように対応の電極パッド重なりが形成される。複数のテスト用電極パッドの隣接する電極パッドには、互いに異なるテスト用素子が電気的に接続されるように、また、各テスト素子が対応のテスト用電極パッドと異なるテスト用電極パッドに接続されるように配置される。
【００３０】
この発明に係る別のテスト方法は、一実施の形態においては、この発明に従うテスト構造において隣接するテスト用電極パッドに対応して配置される隣接テスト用素子は、複数のテスト用電極パッドにおいて連続して配置されるテスト用電極パッドに交互に電気的に接続される構造において、この複数のテスト用電極パッドの１つおきに配置されるテスト用電気パッドにプローブピンを接触させてテストを行ない、次いで１つのテスト用電極パッドをずらせてプローブピンとテスト用電極パッドとを接触させてテストを行なう。
【発明の効果】
【００３１】
この発明に従えば、テスト用電極パッドとテスト用素子が重なり合うように配置される。したがって、これらのテスト用電極パッドおよびテスト用素子を高密度に配置することができ、テスト用素子配置面積の増大をもたらすことなく、数多くのテスト用素子を配置することができる。また、テスト用素子は直上のテスト用電極パッドに隣接するテスト用電極パッドに電気的に接続される。したがって、テスト時においては、プローブピンが接触するテスト用電極パッド下部にはテスト用素子は存在しないため、テスト用素子に対するストレスなどの影響を及ぼすことなく正確にテストを行なうことができる。
【００３２】
また、テスト時においては、１つおきのテスト用電極パッドにプローブピンを接触させてテストを行ない、次いで、１つのテスト用電極パッドピッチ分テスト用プローブピンをずらせてテストを行なっている。したがって、プローブピンのピッチは、テスト用電極パッドのピッチの２倍のピッチであり、プローブピンのピッチを十分に確保することができ、従来と同様のプローブピン配置を用いてテストを行なうことができる。
【発明を実施するための最良の形態】
【００３３】
［実施形態１］
図１は、この発明の実施形態１に従う半導体ウェハＷＦのチップ配置を概略的に示す図である。図１においては、半導体ウェハＷＦに、複数の半導体チップＣＨが、アレイ状に配列される。これらの半導体チップＣＨ上には、目標とする半導体回路装置が形成される。これらの半導体チップＣＨを個々に分離してパッケージに実装するために、スクライブラインＳＬが形成される。ウェハテスト工程完了後、スクライブラインＳＬに沿ってダイシングすることにより、半導体ウェハＷＦ上に形成される半導体チップＣＨが個々に分離される。このスクライブラインＳＬが形成される領域に、後に詳細に説明するように、ＴＥＧを構成するテスト用素子およびテスト用電極パッドが整列して１列に配置される。
【００３４】
図２は、図１に示す半導体ウェハＷＦ上の破線領域Ｉを拡大して示す図である。図２において、半導体チップＣＨ１−ＣＨ４がスクライブラインＳＬ１およびＳＬ２を介して対向して配置される。スクライブラインＳＬ１およびＳＬ２は、半導体チップＣＨ１−ＣＨ４を分離するように、互いに直交するように配置される。
【００３５】
スクライブラインＳＬ１およびＳＬ２には、ＴＥＧが配置されるが、図２においては、半導体チップＣＨ１およびＣＨ２の間のスクライブ領域のＴＥＧの配置を代表的に示す。半導体チップＣＨ１およびＣＨ２の間のスクライブ領域において、テスト用電極パッドＴＰおよびテスト用素子ＴＥが整列してかつ平面図的に見て重なり合うように配置される。テスト用電極パッドＴＰは、一定のピッチＬで、スクライブラインＳＬ２の延在方向に沿って１列に整列して配置される。図２においては、各テスト用電極パッドＴＰの下部にテスト用素子ＴＥが配置されるように示す。しかしながら、テスト用素子ＴＥは、所定数のテスト用電極パッドに対して１つ配置されても良い。
【００３６】
テスト用電極パッドＴＰ下部にテスト用素子２を重なり合うように配置することにより、平面レイアウトにおいてテスト用素子とテスト用電極パッドを交互に配置する場合に比べて、面積増大を伴うことなく２倍のテスト用電極パッドおよびテスト用素子を配置することができ、同時にＴＥＧのテストパターン数を増大させることができる（テスト用素子の数を増大させることができ、管理項目を増大させることができる）。
【００３７】
また、図２においては、スクライブラインＳＬ１においても、ＴＥＧが配置され、また半導体チップＣＨ３およびＣＨ４の間のスクライブラインＳＬ２の領域においても、ＴＥＧが配置される。これらの領域においては、テスト用電極パッド１を代表的に示す。ＴＥＧは、各半導体チップＣＨに対応してスクライブラインＳＬの領域に配置される。
【００３８】
図３は、ＴＥＧの配置の一例を示す図である。図３において、テスト電極パッドＴＰ０−ＴＰ７が整列して１列に配置される。これらのテスト電極パッドＴＰ０−ＴＰ７の下部には、テスト素子ＴＥが配置される。図３において、テスト電極パッドＴＰ３およびＴＰ４の直下の領域に形成されるテスト素子ＴＥ３およびＴＥ４を代表的に示す。これらのテスト用素子ＴＥ３およびＴＥ４としては、一例として、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が用いられる。ＭＯＳトランジスタは４端子素子であり、ソース端子Ｓ、ドレイン端子Ｄ、コントロールゲート端子Ｇおよびバックゲート端子Ｂを有する。
【００３９】
テスト用素子ＴＥ３は、そのコントロールゲート端子Ｇが第１金属配線ＭＬ０およびビアＶ０を介してテスト用電極パッドＴＰ０に電気的に接続され、そのソース端子Ｓが、第１金属配線ＭＬ０およびビアＶ２を介して隣接するテスト用電極パッドＴＰ２に接続され、そのドレイン端子Ｄが、第１金属配線ＭＬ０およびビアＶ４を介して隣接するテスト用電極パッドＴＰ４に電気的に接続され、そのバックゲート端子Ｂが、第１金属配線ＭＬ０およびビアＶ６を介してテスト電極パッドＴＰ６に電気的に接続される。
【００４０】
テスト用素子ＴＥ４は、コントロールゲート端子Ｇが、第２金属配線ＭＬ１およびビアＶ１を介してテスト用電極パッドＴＰ１に電気的に接続され、そのソース端子Ｓが、第２金属配線ＭＬ１およびビアＶ３を介して隣接するテスト用電極パッドＴＰ３に電気的に接続され、そのドレイン端子Ｄが、第２金属配線ＭＬ１およびビアＶ５を介して隣接するテスト用電極パッドＴＰ５に電気的に接続され、さらに、バックゲート端子Ｂが、第２金属配線ＭＬ１およびビアＶ７を介してテスト用電極パッドＴＰ４に電気的に接続される。
【００４１】
金属配線ＭＬ０およびＭＬ１は、異なる配線層の配線であり、例えば、第１金属配線ＭＬ０は第１層金属配線層の配線であり、第２金属配線は、上層の第２層金属配線層の配線である。
【００４２】
図３に示すように、１つのテスト用素子ＴＥ（ＴＥ３またはＴＥ４）は、隣接する電極パッドと、さらに、その両側に隣接する電極パッドにテスト用電極パッドを１つおいて隣接するテスト用電極パッドに接続される。したがって、テスト用素子ＴＥは、テスト用電極パッド列において偶数番号のテスト用電極パッド群または奇数番号のテスト用電極パッド群に電気的に接続される。
【００４３】
また、第１金属配線ＭＬ０および第２金属配線ＭＬ１は、異なる配線層の配線である。異なる配線層の配線を用いて、隣接するテスト用電極パッドとテスト用素子ＴＥとの電気的接続をとることにより、隣接テスト用電極パッドに対する電気的接続を、配線の衝突を回避して、形成することができる。
【００４４】
図４は、図３に示すＴＥＧの概略的平面レイアウトを示す図である。図４において、テスト用電極パッドＴＰ０−ＴＰ６が配置される。これらのテスト用電極パッドＴＰ０−ＴＰ６各々に対応して、第１層島状金属部ＩＭ１−ＩＭ４が、コンタクト用の中間配線として配置される。これらの第１層島状金属部ＩＭ１−ＩＭ４は互いに分離されており、これらの間の通して配線を配設することができる。
【００４５】
第１層島状金属部ＩＭ１−ＩＭ４は、半導体チップ上に形成される半導体装置に用いられる第１層金属配線層の配線の製造工程と同一工程で形成される。また、各テスト用電極パッドにおいては、半導体チップ上の各配線層に対応して島状金属部が設けられるが、図４においては、第１層金属配線層に形成される島状金属部を代表的に示す。
【００４６】
島状金属部ＩＭ１−ＩＭ４各々に対応して、ビアＶＡが設けられる。ビアＶＡは、貫通孔およびその貫通孔を充填する導電性材料両者を含む。これにより、１つの配線層において配設された配線を島状金属部に接続して、さらに上層に配置される島状金属部を介して最上層のテスト用電極パッドに電気的に接続することができる。これらの第１層島状金属部は、テスト用電極パッドにおいて同一の配置で形成される。従って、各テスト用電極パッドにおいて対応する第１層島状金属部は、同一の参照符号で示す。
【００４７】
テスト用素子ＴＥ３およびＴＥ４は、図３に示すように、４端子トランジスタ（ＭＯＳトランジスタ）である。この４端子トランジスタは、半導体基板領域上の活性領域に形成される。この活性領域は、ソース不純物領域ＳＩ、ドレイン不純物領域ＤＩおよびバックゲート電極取り出し用の不純物領域（バックゲート不純物領域）ＢＩを含む。これらの不純物領域ＳＩ、ＤＩおよびＢＩは、低抵抗の領域である。バックゲート不純物領域ＢＩを介して、トランジスタが形成される基板領域（バックゲート）にバイアス電圧が供給される。
【００４８】
ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩの間にゲート電極ＧＥが形成される。ソース端子Ｓ、ドレイン端子Ｄおよびバックゲート端子Ｂは、それぞれ不純物領域ＳＩ、ＤＩおよびＢＩと対応のコンタクトＣＴとにより、それぞれ構成される。
【００４９】
ゲート電極ＧＥは、金属配線よりも下層のポリシリコンで形成され、ゲート電極取出し領域に形成されるビアＶＡを介して対応のゲート電極配線（金属配線）に電気的に接続される。
【００５０】
テスト用素子ＴＥ３において、ゲート電極ＧＥがビアＶＡを介して第１層金属配線Ｍ０１に電気的に接続される。このゲート電極配線ＧＥが接続する第１層金属配線Ｍ０１は、テスト用電極パッドＴＰ３に対して設けられる島状金属部ＩＭ１およびＩＭ３の間の領域を通過して、かつテスト用電極パッドＴＰ１およびＴＰ２に沿って延在して、テスト用電極パッドＴＰ０の島状金属部ＩＭ１に電気的に接続される。この島状金属部ＩＭ１および第１層金属配線Ｍ０１は同一配線層に形成される。また、ソース不純物領域ＳＩが、コンタクトＣＴを介して第１層金属配線Ｍ０２に電気的に接続される。この第１層金属配線Ｍ０２は、テスト用電極パッドＴＰ３の島状金属部ＩＭ３およびＩＭ４の間の領域を通過して、かつテスト用電極パッドＴＰ２の島状金属部ＩＭ１およびＩＭ２の間に延在し、テスト用電極パッドＴＰ２の島状金属部ＩＭ１に電気的に接続される。ドレイン不純物領域ＤＩは、ビアを介して第１層金属配線Ｍ０３に電気的に接続される。この第１層金属配線Ｍ０３は、テスト用電極パッドＴＰ３に対して設けられる第１層島状金属部ＩＭ１およびＩＭ２の間を通過し、隣接するテスト用電極パッドＴＰ４に対して設けられる第１層島状金属部ＩＭ３に電気的に接続される。
【００５１】
テスト用素子ＴＥ３のバックゲート不純物領域ＢＩは、コンタクトを介して第１層金属配線Ｍ０４に電気的に接続される。この第１層金属配線Ｍ０４は、テスト用電極パッドＴＰ３に対して設けられる第１層島状金属部ＩＭ２およびＩＭ４の間を通過して、テスト用電極パッドＴＰ４およびＴＰ５に沿って延在し、テスト用電極パッドＴＰ６に設けられる第１層島状金属部ＩＭ４に電気的に接続される。
【００５２】
テスト用素子ＴＥ４については、ゲート電極ＧＥが、ビア（タングステンプラグ）を介して第２層金属配線Ｍ１１に電気的に接続される。この第２層金属配線Ｍ１１は、テスト用電極パッドＴＰ４に対して設けられる第１層島状金属部ＩＭ１およびＩＭ３の間（すなわち、上層の第２層島状金属部）の領域を通過し、テスト用電極パッドＴＰ３からＰＴ２にわたって延在して、テスト用電極パッドＴＰ１の第１層島状金属部ＩＭ１上層に設けられる第２層島状金属部に電気的に接続される。
【００５３】
ソース不純物領域ＳＩは、ビア（タングステンプラグ）を介して第２層金属配線Ｍ１２に電気的に接続される。この第２層金属配線Ｍ１２は、テスト用電極パッドＴＰ４に対して設けられる島状金属部ＩＭ３およびＩＭ５の間(すなわち、第２層島状金属部の間）の領域を通過し、隣接するテスト用電極パッドＴＰ３に対して設けられる島状金属部ＩＭ１の上層に設けられる島状金属部に電気的に接続される。この図４においても、第２層金属配線により形成される第２層島状金属部は示していない。
【００５４】
ドレイン不純物領域ＤＩは、ビア（タングステンプラグ）を介して、第２層金属配線Ｍ１３に電気的に接続される。この第２層金属配線Ｍ１３は、テスト用電極パッドＴＰ４に対して設けられる第１層島状金属部ＩＭ１およびＩＭ２の間（すなわち、上層の第２層島状金属部の間）の領域を通過して、隣接するテスト用電極パッドＴＰ５の島状金属部ＩＭ３上層に設けられる第２層島状金属部に電気的に接続される。
【００５５】
バックゲート不純物領域ＢＩは、ビア（タングステンプラグ）を介して第２層金属配線Ｍ１４に電気的に接続される。この第２層金属配線Ｍ１４は、テスト用電極パッドＴＰ４に対して設けられる島状金属部ＩＭ２およびＩＭ４の領域の間（上層の第２層島状金属部の間）を通過し、テスト用電極パッドＴＰ５およびＴＰ６を介して図３に示すテスト用電極パッドＴＰ７の第２層島状金属部（第１層島状金属部ＩＭ４に対応して配設される）に電気的に接続される。
【００５６】
図４に示すように、第１層金属配線Ｍ０１−Ｍ０４を、図３に示す第１金属配線ＭＬ１として利用し、第２層金属配線Ｍ１１−Ｍ１４を、第２金属配線ＭＬ１として利用する。これらの第１層金属配線および第２層金属配線は、異なる配線層の配線であり、各テスト用素子の端子を、直上の対応のテスト用電極パッドおよび１つ置いて隣接するテスト用電極パッドに、配線の衝突を伴うことなく電気的に接続することができる。
【００５７】
また、テスト用電極パッドに対して、中間配線層の金属部を島状に形成し、個々に分離して、配線通過領域を形成する。これにより、テスト用電極パッド直下の領域に近接されるテスト用素子を、対応の直上のテスト用電極パッドの金属部と衝突することなく、隣接するテスト用電極パッドに電気的に接続することができる。
【００５８】
図５は、図４に示す線Ｌ５−Ｌ５に沿った断面構造を示す図である。図５においては、第１層金属配線および第２層金属配線で構成される島状金属部を示す。これらの島状金属部は、線Ｌ５−Ｌ５に沿った断面構造には現れないため、図５においては、破線でこれらの島状金属部を示す。
【００５９】
テスト用素子ＴＥ３において、ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩがそれぞれ、コンタクトＣＴを介して第１層金属配線Ｍ０２およびＭ０３に電気的に接続される。第１層金属配線Ｍ０２は、テスト用電極パッドＴＰ２に対して設けられる第１層島状金属部ＩＭ１に電気的に接続される。
【００６０】
第１層島状金属部ＩＭ１は、第２層金属配線で形成される第２層島状金属部ＩＭ２１に電気的に接続される。この第２層金属部ＩＭ２１に隣接して、テスト用電極パッドＴＰ３に対して、第２層島状金属部ＩＭ２３が設けられる。第１層金属配線Ｍ０３は、テスト用電極パッドＴＰ４に対して設けられる第１層島状金属部ＩＭ３を介して第２層島状金属部ＩＭ２３に電気的に接続される。
【００６１】
テスト用素子ＴＥ４において、ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩは、それぞれ、コンタクトＣＴを介して第１層中間配線に電気的に接続される。これらの中間配線は、それぞれ、第２層金属配線Ｍ１２およびＭ１３にビア（プラグ）を介して電気的に接続される。第２層金属配線Ｍ１２は、テスト用電極パッドＴＰ３に対して設けられる第２層島状金属部ＩＭ２１に電気的に接続され、第２層金属配線Ｍ１３は、テスト用電極パッドＴＰ５に対して設けられる第２層島状金属部ＩＭ２３に電気的に接続される。これらの第２層島状金属部ＩＭ２１およびＩＭ２３は、それぞれ、第１層島状金属部ＩＭ１およびＩＭ３に電気的に接続される。
【００６２】
金属配線としては、銅配線が用いられており、ダマシン法により配線およびプラグ（ビア充填）が形成される。コンタクトＣＴは、通常、タングステンプラグで形成される。最上層のテスト用電極パッドは、アルミニウム配線で形成される。このテスト用電極パッドＴＰより下層でかつゲート電極よりも上層の金属配線は、すべて銅配線を用いて形成される。
【００６３】
図６は、図４に示す線Ｌ６−Ｌ６に沿った断面構造を概略的に示す図である。図６において、テスト用電極パッドＴＰ０に対して設けられる島状金属部ＩＭ１が、第１層金属配線Ｍ０１に電気的に接続される。テスト用電極パッドＴＰ１に対して設けられる第２層島状金属部ＩＭ２１が、第２層金属配線Ｍ１１に電気的に接続される。このように、異なる配線層の配線を用いて、テスト用素子ＴＥ３およびＴＥ４のゲート電極の電気的接続がなされる。
【００６４】
テスト用電極パッドＴＰ３に対して設けられる島状金属部ＩＭ３、ＩＭ２３、ＩＭ１およびＩＭ２１に対しては、この図４に示す配置において、配線は接続されない。
【００６５】
各テスト用電極パッドに対して設けられる島状金属部がビア（プラグ）を介して対応のテスト用電極パッドに電気的に接続される。これにより、テスト用素子ＴＥ３おびＴＥ４を、隣接するテスト用電極パッドおよび隣接パッドに対してさらに１つおいて隣接するテスト用電極パッドに電気的に接続することができる。
【００６６】
なお、第２層以上の金属配線（銅配線）とその下部のビアとは、ダマシン法を用いて形成され、配線形成とビアの充填が同時に行われる。
【００６７】
図７は、図４に示すＴＥＧの３次元配置を示す斜視図である。図７においては、テスト用電極パッドＴＰ０−ＴＰ３の構造を示す。また、図７において、図４に示す構成要素と対応する部分には同一の参照番号を付す。
【００６８】
テスト用電極パッドＴＰ０−ＴＰ３は、最上層のアルミニウム配線で形成される。これらのテスト用電極パッドＴＰ０−ＴＰ３に対し、各半導体チップ上に形成される金属配線層の配線に応じて、島状金属部が設けられる。図７においては、４層の銅配線と最上層のアルミ配線との５層金属配線構造が用いられる場合を一例として示す。この構成において、テスト用電極パッドの島状金属部の配置は同じである。あるテスト用電極パッドＴＰ（ＴＰ０−ＴＰ３）において、高さ方向に整列する第１層、第２層、第３層、および第４層島状金属部ＩＭ１、ＩＭ２１、ＩＭ３１およびＩＭ４１が、ビアＶＡを介して互いに電気的に接続され、さらに対応のテスト用電極パッドＴＰに電気的に接続される。同様、高さ方向に整列する第１層、第２層、第３層および第４層島状金属部ＩＭ２、ＩＭ２２、ＩＭ３２、ＩＭ４２が、ビアＶＡを介して互いに電気的に接続されかつさらに対応のテスト用電極パッドＴＰに電気的に接続される。高さ方向に整列する島状金属部ＩＭ３、ＩＭ２３、ＩＭ３３およびＩＭ４３は、ビアＶＡを介して相互に接続され、かつさらに、対応のテスト用電極パッドＴＰに電気的に接続される。また、同様、高さ方向に整列する島状金属部ＩＭ４、ＩＭ２４、ＩＭ３４およびＩＭ４４がビアＶＡを介して電気的に相互的に接続され、かつさらに、対応のテスト用電極パッドＴＰに電気的に接続される。
【００６９】
テスト用素子ＴＥ３およびＴＥ４に対しては、ソース不純物領域ＳＩおよびゲート電極ＧＥに対するコンタクトＣＴの電気的接続を代表的に示す。このテスト用素子ＴＥ３のソース不純物領域ＳＩはコンタクトＣＴを介して第１層金属配線Ｍ０２に電気的に接続される。第１層金属配線Ｍ０２は、対応のテスト用電極パッドＴＰ３の第１層島状金属部ＩＭ３およびＩＭ４の間の領域を通過し、隣接するテスト用電極パッドＴＰ２の第１層島状金属部ＩＭ１に電気的に接続される。テスト用素子ＴＥのゲート電極ＧＥは、コンタクトＣＴを介して、第１層金属配線Ｍ０１に電気的に接続される。この第１層金属配線Ｍ０１は、対応のテスト用電極パッドＴＰ３の第１層島状金属部ＩＭ３およびＩＭ１の間の領域を通過し、かつテスト用電極パッドＴＰ２およびＴＰ１の外部を通過して、テスト用電極パッドＴＰ３の第１層島状金属部ＩＭ１に電気的に接続される。
【００７０】
テスト用素子ＴＥ４について、そのソース不純物領域ＳＩは、コンタクトＣＴおよび中間配線およびビア（プラグ）を介して第２層金属配線Ｍ１２に電気的に接続される。この第２層金属配線Ｍ１２は、テスト用電極パッドＴＰ３の第２層島状金属部ＩＭ２１に電気的に接続される。ゲート電極ＧＥが、コンタクトＣＴ、中間配線およびビアを介して第２層金属配線Ｍ１１に電気的に接続される。この第２層金属配線Ｍ１１が、テスト用電極パッドＴＰ３およびＴＰ２を超えて外部に延在して配置され、テスト用電極パッドＴＰ１の第２層島状金属部ＩＭ２１に電気的に接続される。
【００７１】
この図７に示すように、テスト用素子ＴＥ３およびＴＥ４は、対応のテスト用電極パッドの島状金属部の間のギャップ領域を通過するように金属配線が配設され、隣接するテスト用電極パッドまたはその１つおいて隣接するテスト用電極パッドの同層の島状金属部に電気的に接続され、応じて隣接するテスト用電極パッドに電気的に接続される。
【００７２】
最上層のテスト用電極パッドに対し、金属部を島状（Ｌ字型形状）に配置することにより、各テスト用電極パッドに整列してテスト用素子を配置しても、配線の衝突を回避しつつ隣接するテスト用電極パッドに、各テスト用素子の端子を電気的に接続することができる。また、隣接するテスト用素子に対して異なる配線層の配線を用いて、配線の衝突を防止して電極／端子に対する配線を配置することができる。
【００７３】
なお、図７において、４層の金属配線がテスト用素子とテスト用電極パッドとの間の配線のために用いられて、各配線が同一層の島状金属部に電気的に接続される。しかしながら、テスト用電極パッドに対して配置される島状金属部は、半導体チップ上に近接される半導体装置において利用される配線層の数に応じてその層数が決定される。
【００７４】
図８から図１１は、この発明の実施形態１に従うＴＥＧの製造工程を示す図である。以下、図８から図１１を参照して、この発明の実施形態１に従うＴＥＧの製造方法について説明する。
【００７５】
まず、図８に示すように、シャントライン（スクライブライン）が形成されるシャント領域（スクライブ領域）の半導体基板ＳＵＢ上に、各テスト用電極パッド配置領域に対応して素子形成領域ＥＦＲが形成される。この素子形成領域ＥＦＲは、テスト用素子ＴＥ３およびＴＥ４が、前述のようにＭＯＳトランジスタの場合、バックゲート領域として利用される。この素子形成領域ＥＦＲ４表面に、活性領域として、ソース不純物領域ＳＩ、ドレイン不純物領域ＤＩおよびバックゲート不純物領域ＢＩが形成される。バックゲート不純物領域ＢＩと素子形成領域ＥＦＲは同一導電型であり、バックゲート不純物領域ＢＩを介して素子形成領域ＥＦＲにバックゲートバイアスが印加される。ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩは、素子形成領域ＥＦＲとは異なる導電型である。
【００７６】
次いで、ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩの間に、図示しないゲート絶縁膜を介して、ゲート電極ＧＥが形成される。
【００７７】
次いで、図９に示すように、各テスト用素子ＴＥ３およびＴＥ４に対し電極配線が形成される。ドレイン不純物領域ＤＩ、ソース不純物領域ＳＩおよびバックゲート不純物領域ＢＩに対しそれぞれタングステンプラグでたとえば構成されるコンタクトＣＴが形成され、またゲート電極ＧＥに対しても、コンタクトＣＴが形成される。この後、第１層金属配線を所定のパターンに形成する。テスト用素子ＴＥ３においては、ソース不純物領域ＳＩに接続されるコンタクトＣＴは、第１層金属配線Ｍ０を介して隣接するテスト用電極パッドに形成される第１層島状金属部ＩＭ１に電気的に接続される。同様、ドレイン不純物領域ＤＩに対して設けられるコンタクトＣＴも、第１層金属配線Ｍ０３を介して、隣接するテスト用電極パッドに対して設けられる第１層島状金属部ＩＭ３に電気的に接続される。さらに、ゲート電極ＧＥおよびバックゲート不純物領域ＢＩに対しても、それぞれ、コンタクトＣＴが、第１層金属配線Ｍ０１およびＭ０４に電気的に接続される。
【００７８】
テスト用素子ＴＥ４については、コンタクトＣＴに対して第１層金属配線で形成される中間配線ＩＬが形成される。テスト用素子ＴＥ４に対しては、第１層金属配線の形成時において、他のテスト用電極パッドに設けられる島状金属部に対する接続は行なわれない。
【００７９】
図９に示すテスト用素子ＴＥ３の第１層金属配線の配線は以下のようにして行われる。すなわち、図１０に示すように、対応のテスト用電極パッドに設けられる第１層島状金属部ＩＭ３およびＩＭ４の間を通過して、第１層金属配線Ｍ０１が配設され、隣接するテスト用電極パッドの第１層島状金属部ＩＭ１に電気的に接続される。これにより、テスト用電極パッドに対応して、テスト用素子の配設しても、テスト用素子の電極配線を、対応のテスト用電極パッドの島状金属部と衝突することなく隣接するテスト用電極パッドの島状金属部に電気的に接続することができる。他のドレイン電極配線、バックゲート電極取り出し配線、およびゲート電極配線についても、隣接する対応の島状金属部の間の領域を通過するように配線が配置される。
【００８０】
次いで、図１１に示すように、第２層金属配線が所定のパターンに形成される。この工程において、テスト用素子ＴＥ４については、下部のコンタクトＣＴに対して設けられる中間配線ＩＬに対し、第２層金属配線が電気的に接続される。すなわち、ソース不純物領域ＳＩが、コンタクトＣＴ、中間配線ＩＬおよび第２層金属配線Ｍ１２を介して隣接するテスト用電極パッドに対して設けられた島状金属部ＩＭ１およびＩＭ２１に電気的に接続される。ドレイン不純物領域ＤＩは、また第２層金属配線Ｍ１３により、隣接するテスト用電極パッドに設けられた第２層島状金属部ＩＭ２３に電気的に接続され、かつさらに、下層の第１層島状金属部ＩＭ３に電気的に接続される。ゲート電極ＧＥおよびバックゲート不純物領域ＢＩに対しても、それぞれ第２層金属配線Ｍ１１およびＭ１４が形成されて、対応のテスト用電極パッドに設けられる第２層島状金属部に電気的に接続される。
【００８１】
この第２層金属配線を用いた電気的接続の形成時においても、図１０に示すように、対応のテスト電極パッドに対して設けられる第２層島状金属部の間を通過して第２層金属配線が配設され、配線の衝突を回避して隣接テスト用電極パッドに対してテスト用素子を電気的に接続することができる。
【００８２】
この後、半導体チップ上の半導体装置の素子の配線と同一工程で、各上層の金属配線（銅配線）により島状金属部が形成される。金属配線の最終工程において、最上層金属配線としてアルミニウム配線を用いてテスト用電極パッド（ＴＰ）が形成され、図４から図７に示すＴＥＧが形成される。
【００８３】
これらの図８から図１１に示すテスト用素子、島状金属部およびテスト用電極パッドの製造は、半導体チップに形成される半導体装置の素子の形成および配線と同一工程で行なわれる。
【００８４】
図１２は、この発明の実施形態１に従う半導体装置の製造工程を示す図である。以下、図１２を参照して、この発明の実施形態１に従う半導体装置の製造工程について簡単に説明する。
【００８５】
まず、ウェハプロセスが実行され（ステップＳＳ１）、半導体ウェハ上の各チップ領域に所望の目標とする半導体装置が形成される。この半導体装置の素子および配線の形成と並行して、スライスラインの領域において、ＴＥＧが形成される。
【００８６】
ウェハプロセスが完了すると、ウェハレベルでのテストが実行される（ステップＳＳ２）。このテスト工程においては、素子および半導体チップの評価が実行される。また、ＴＥＧを用いてＭＯＳトランジスタのしきい値電圧およびトランスコンダクタンスなどの各種の管理項目に対応する信頼性評価が実行される。このＴＥＧを利用するテスト工程において、図１３に示すように、１つのテスト項目を２段階で実行する。このＴＥＧを用いたテスト工程を、図１３を参照して説明する。
【００８７】
図１３（ａ）に示すように、ＴＥＧとしてテスト用電極パッドＴＰ０−ＴＰ（２ｎ＋１）が配列される状態を考える。このテスト工程時において、プローブピンＰＰ０−ＰＰｎを偶数テスト用電極パッドＴＰ０、ＴＰ２、…ＴＰ（２ｎ）に接触させる。このテスト用プローブピンＰＰ０−ＰＰｎのピッチが２・ＬＴであり、一方、テスト用電極パッドＴＰ０−ＴＰ（２ｎ＋１）のピッチは、ＬＴである。一例として、パッドのピッチが、６０μｍであり、プローブピンのピッチは、１２０μｍである。ＴＥＧ１として、偶数テスト用電極パッドＴＰ０−ＴＰ（２ｎ）にプローブピンＰＰ０−ＰＰｎを接触させてテストを実行する。この場合、テストは、奇数テスト用電極パッドＴＰ３、…ＴＰ（２ｎ−１）下部に配置されるテスト用素子ＴＥｏに対して実行される。したがって、テスト対象の素子に対するプローブピン接触の影響を及ぼすことなく、各テスト用素子に対する測定を行うことができる。テスト用素子がＭＯＳトランジスタの場合、テスト項目としては、例えば、しきい値電圧Ｖｔｈまたはトランスコンダクタンスｇｍなどである。
【００８８】
次いで、偶数テスト用電極パッドＴＰ０−ＴＰ（２ｎ）に対するプローブピンＰＰ０−ＰＰｎの接触によるテストが完了すると、プローブピンを１・ＬＴだけ移動させる。これにより、図１３（ｂ）に示すように、プローブピンＰＰ０−ＰＰｎが１電極パッドピッチ分ずれ、すなわちプローブピンピッチの１／２だけずれるため、プローブピンＰＰ０−ＰＰｎが、奇数テスト電極パッドＴＰ１−ＴＰ（２ｎ＋１）に接触する。この状態で、ＴＥＧの測定を実行する。この場合、テスト用素子ＴＥは、偶数テスト用電極パッドＴＰ４、…ＴＰ（２ｎ−２）下部に配置されるテスト用素子ＴＥｅに対するテストが実行される。
【００８９】
したがって、この半導体チップにおけるテスト管理項目について、テスト用素子群ＴＥＧ１およびＴＥＧ２を順次テストすることにより、この半導体チップに対応して設けられるＴＥＧ全体のテストが完了する。ＴＥＧ素子の数が多く設けられるため、数多くの管理項目についての評価を行うことができ、正確に半導体装置の良／不良を判定することができ、信頼性の高い半導体装置を得ることができる。
【００９０】
このウェハレベルでのテストにおいては、半導体チップに形成される半導体装置の回路特性、回路動作不良なども半導体チップ上のパッドを用いて評価される。
【００９１】
再び、図１２に戻って、ステップＳＳ２のウェハレベルでのテスト工程が完了すると、半導体ウェハ上のスライスラインに従ってダイシングを行ない、個々の半導体チップ（チップダイ）に分離する（ステップＳＳ３）。
【００９２】
次いで、個々の半導体チップのうちウェハレベルでのテスト工程により識別された良品半導体チップを、パッケージに実装する（ステップＳＳ４）。このパッケージ実装後、最終の出荷前テスト（たとえばバーンイン等）が実行され（ステップＳＳ５）、最終の良品が製品として出荷される。
【００９３】
以上のように、この発明の実施形態１に従えば、テスト用電極パッド直下の領域にテスト用素子を配置し、これらのテスト用素子を、対応の直上のテスト用電極パッドに隣接するテスト用電極パッドおよびさらに１つの電極パッドをおいて隣接するテスト用電極パッドに電気的に接続している。したがって、プローブピンのピッチは、テスト用電極パッドの２倍であり、従来のプローブカードを利用して、数多くのテストパターンについての測定を行なうことができる。
【００９４】
また、各テスト用電極パッド下部にテスト用素子が配置されている。従って、テスト用電極パッドの間の領域にテスト用素子を配置する構成に比べて、面積増大を伴うことなくテスト用素子の数を増加させることができ、数多くのテスト管理項目に対応するテスト素子を配置してテストを行なうことができる。さらに、テスト時においては、測定対象のテスト用素子直上部のテスト用電極パッドにはプローブピンは接触されないため、ストレスなどの悪影響をテスト対象のテスト用素子に印加することがなく、正確に測定を行なうことができる。
【００９５】
［実施形態２］
図１４は、この発明の実施形態２に従うＴＥＧの平面レイアウトを概略的に示す図である。図１４において、テスト用電極パッドＴＰａ−ＴＰｄが一列に整列して配置される。テスト用電極パッドＴＰｂおよびＴＰｃの直下の領域に、テスト用素子ＴＥとして、抵抗素子Ｒ１およびＲ２が形成される。抵抗素子Ｒ１は、第１層金属配線で構成され、抵抗素子Ｒ２は、第２層金属配線で構成される。抵抗素子Ｒ１は、隣接するテスト用電極パッドＴＰａおよびＴＰｃに電気的に接続され、抵抗素子Ｒ２は、隣接するテスト用電極パッドＴＰｂおよびＴＰｄに電気的に接続される。この図１４に示すＴＥＧの構成においても、実施の形態１と同様、各テスト用電極パッドに対応して、島状金属部がテスト用電極パッドとテスト用素子との間の電気的接続のために設けられる。図１４においては、第１層島状金属部ＩＭ１−ＩＭ４を代表的に示す。
【００９６】
図１５は、図１４に示す線Ｌ１５−Ｌ１５に沿った断面構造を概略的に示す図である。図１５において、テスト用電極パッドＴＰｂ直下の領域に第１層金属配線で形成される抵抗素子Ｒ１が配置される。この抵抗素子Ｒ１は、テスト用電極パッドＴＰａおよびＴＰｃの下部にまで延在し、破線矢印で示すように、これらのテスト用電極パッドＴＰａおよびＴＰｃと電気的に接続される。
【００９７】
抵抗素子Ｒ２は、抵抗素子Ｒ１よりも上層の第２層金属配線で構成され、テスト用電極パッドＴＰｃ直下の領域に形成される。この抵抗素子Ｒ２は、隣接するテスト用電極パッドＴＰｂおよびＴＰｄに電気的に接続される（電気的接続を矢印で示す）。
【００９８】
図１６は、図１４に示す線Ｌ１６−Ｌ１６に沿った断面構造を概略的に示す図である。テスト用電極パッドＴＰａ下部においては、抵抗素子Ｒ１が第１層島状金属部ＩＭ１に電気的に接続される。第１層島状金属部ＩＭ１は、ビアＶＡ１および第２層島状金属部ＩＭ２１およびビアＶＡ２等の上層配線およびビアを介してテスト用電極パッドＴＰａに電気的に接続される。第１層島状金属部ＩＭ２に対しては、抵抗素子Ｒ１は接続されない。第１層島状金属部ＩＭ２に対しても、第１層島状金属部ＩＭ１と同様、ビアＶＡ１、第２層島状金属部ＩＭ２２およびビアＶＡ２が形成され、テスト用電極パッドＴＰａに電気的に接続される。
【００９９】
図１７は、図１４に示す線Ｌ１７−Ｌ１７に沿った断面構造を概略的に示す図である。図１７において、テスト用電極パッドＴＰｂ下部には、抵抗素子Ｒ１およびＲ２が、それぞれ第１層金属配線および第２層金属配線で形成される。抵抗素子Ｒ１は、この第１層島状金属部ＩＭ１およびＩＭ２の間の領域を通過する。一方、第２層金属配線で構成される抵抗素子Ｒ２は、第２層島状金属部ＩＭ２２に電気的に接続される。この第２層島状金属部ＩＭ２２およびＩＭ２１は、それぞれ上層に形成されるビアおよび島状金属部を介して、テスト用電極パッドＴＰｂに電気的に接続される。
【０１００】
図１８は、図１４に示すＬ１８−Ｌ１８に沿った断面構造を概略的に示す図である。図１８において、テスト用電極パッドＴＰｃ下部には、抵抗素子Ｒ１およびＲ２が配設される。第２層金属配線で構成される抵抗素子Ｒ２は、第２層島状金属部ＩＭ２３およびＩＭ２４の間の領域を通過する。一方、抵抗素子Ｒ１は、この第１層島状金属部ＩＭ３に電気的に接続される。第１層島状金属部ＩＭ４には、ビアを介して、第２層島状金属部ＩＭ２４が電気的に接続される。これらの第２層島状金属部ＩＭ２３およびＩＭ２４も、同様、上層のビアおよび島状金属部を介して、対応のテスト用電極パッドＴＰｃに電気的に接続される。
【０１０１】
したがって、単に金属配線を用いて抵抗素子を構成する場合においても、各テスト用電極パッドの配線接続用の中間層を島状に形成することにより、その間の領域を通過させて、抵抗素子を形成する配線を配置することができる。
【０１０２】
また、隣接電極パッドにおいて設けられる抵抗素子を互いに異なる配線層の配線で形成することにより、配線の衝突を伴うことなく、各テスト用電極パッド直下部に形成された抵抗素子を、隣接テスト用電極パッドに電気的に接続することができる。
【０１０３】
なお、抵抗素子Ｒ３等がさらに接続される場合には、抵抗素子は、３つのテスト用電極パッドに延在するだけであり、第１層金属配線および第２層金属配線を交互に配置することにより、配線の衝突を伴うことなく、抵抗素子を連続的に各テスト用電極パッドに対応して配置することができる。
【０１０４】
また、図１６から図１８に示す構造においては、抵抗素子Ｒ１およびＲ２は、隣接するテスト用電極パッドの一方に電気的に接続されている。しかしながら、図１６において抵抗素子Ｒ１が、第１層島状金属部ＩＭ１およびＩＭ２を短絡するように端部が幅広に（Ｔ字形状に）形成制されてもよく、また、図１７において、抵抗素子Ｒ２が第２層島状金属部ＩＭ２１およびＩＭ２２を短絡するように形成されても良い。図１８において、抵抗素子Ｒ１が第１層島状金属部ＩＭ３およびＩＭ４を短絡するように形成されてもよい。
【０１０５】
なお、テスト用電極パッドに対して設けられる抵抗素子は、シード抵抗などの特性値が測定され、プロセス評価（膜厚／線幅および単体の素子の電気的特性の評価）が行なわれる。金属配線としては、実施の形態１と同様、銅配線が用いられ、テスト用電極パッドに対しては最上層のアルミニュウム配線が用いられる。従って、この実施の形態２においても第２層島状金属部より上層の金属部はダマシン法により形成される。
【０１０６】
以上のように、この発明の実施形態２に従えば、テスト用素子として、抵抗素子を配置し、これらをテスト用電極パッド直下部に配置し、それぞれ隣接するテスト用電極パッドに異なる配線層の配線で接続している。したがって、ＴＥＧにおいて抵抗素子を、各テスト用電極パッドに対応して高密度に配置することができ、実施形態１と同様の効果を得ることができる。
【０１０７】
なお、この抵抗素子Ｒ１およびＲ２の製造工程は、先の実施形態１と同様であり、半導体チップ上に形成される半導体装置の製造工程と並行して第１層金属配線および第２層金属配線形成時にそれぞれ形成される。
【０１０８】
また、テスト方法としては、実施形態１と同様であり、偶数番号のテスト用電極パッドによるＴＥＧと、奇数番号のテスト用電極パッドで構成されるＴＥＧを、それぞれ、プローブピンを電極パッドのピッチ分、すなわち、プローブピンのピッチの１／２倍ずらせて実行する。
【０１０９】
［変更例］
図１９は、この発明の実施形態２に従うＴＥＧの変更例の平面レイアウトを概略的に示す図である。この図１９に示す平面レイアウトは、以下の点で、図１４に示す平面レイアウトとその配置が異なる。すなわち、テスト用電極パッドＴＰｂおよびＴＰｃの直下の領域に、テスト用素子ＴＥとして、抵抗素子Ｒ３およびＲ４が形成される。抵抗素子Ｒ３は、ポリシリコン配線で構成され、抵抗素子Ｒ４は、第一層金属配線で構成される。抵抗素子Ｒ３は、隣接するテスト用電極パッドＴＰａおよびＴＰｃに電気的に接続され、抵抗素子Ｒ４は、隣接するテスト用電極パッドＴＰｂおよびＴＰｄに電気的に接続される。この図１９に示すＴＥＧの構成において、他の構成は、図１４に示す平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。なお、この図１９に示す平面レイアウトにおいても、図１４に示す平面レイアウトと同様、各テスト用電極パッドに対応して、島状金属部がテスト用電極パッドとテスト用素子との間の電気的接続のために設けられる。図１９においても、図１４と同様、第１層島状金属部ＩＭ１−ＩＭ４を代表的に示す。
【０１１０】
図２０は、図１９に示す線Ｌ２０−Ｌ２０に沿った断面構造を概略的に示す図である。図２０に示す断面構造は、抵抗素子Ｒ３およびＲ４が、それぞれポリシリコン配線および第一層金属配線で構成されることを除いて、図１５に示す断面構造と同じであり、図１５に示す構造と対応する部分には、同一参照符号を付して、その詳細説明は省略する。
【０１１１】
この図２０に示す配置においても、抵抗素子Ｒ３は、テスト用電極パッドＴＰａおよびＴＰｃの下部にまで延在し、破線矢印で示すように、これらのテスト用電極パッドＴＰａおよびＴＰｃと電気的に接続される。
【０１１２】
抵抗素子Ｒ４は、抵抗素子Ｒ３よりも上層の第１層金属配線で構成され、テスト用電極パッドＴＰｃ直下の領域に形成される。この抵抗素子Ｒ４は、隣接するテスト用電極パッドＴＰｂおよびＴＰｄに電気的に接続される（電気的接続を矢印で示す）。従って、異なる配線層の配線を利用して抵抗素子をＴＥＧとして形成する場合においても、テスト電極下部に配置される島状の金属部を設けることにより、テスト電極の配置を変更することなく、抵抗素子を配置することができる。
【０１１３】
図２１は、図１９に示す線Ｌ２１−Ｌ２１に沿った断面構造を概略的に示す図である。この図２１に示す断面構造は、以下の点で、図１５に示す断面構造と異なる。すなわち、テスト用電極パッドＴＰａ下部において、抵抗素子Ｒ３は、第１層島状金属部ＩＭ１下部にまで延在し、ビア（タングステンプラグ）Ｖ０を介して第１層島状金属部ＩＭ１に電気的に接続される。この図２１に示す断面構造の他の配置は、図１６に示す配置と同じであり、対応する部分には同一参照符号を付してその詳細説明は省略する。
【０１１４】
図２２は、図１９に示す線Ｌ２２−Ｌ２２に沿った断面構造を概略的に示す図である。この図２２に示す断面構造は、以下の点で図１７に示す断面構造とその配置が異なる。すなわち、テスト用電極パッドＴＰｂ下部において、ポリシリコン配線で構成される抵抗素子Ｒ３は、テスト電極パッドＴＰｂに対して設けられた第１層島状金属部ＩＭ１およびＩＭ２の間の領域下部を通過する。一方、第１層金属配線で構成される抵抗素子Ｒ４は、第１層島状金属部ＩＭ２に電気的に接続される。この第一層島状金属部ＩＭ２は、第２層島状金属部にビア（プラグ）ＶＡ１を介して電気的に接続される。第１層島状金属部ＩＭ２２およびＩＭ２１は、それぞれ上層に形成されるビアおよび島状金属部を介して、テスト用電極パッドＴＰｂに電気的に接続される。この図２２に示す断面構造の他の配置は、図１７に示す配置と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０１１５】
図２３は、図１９に示すＬ２３−Ｌ２３に沿った断面構造を概略的に示す図である。この図２３に示す断面構造は、以下の点で図１８に示す断面構造と異なる。図２３においても、テスト用電極パッドＴＰｃ下部には、抵抗素子Ｒ３およびＲ４が配設される。第１層金属配線で構成される抵抗素子Ｒ４は、第１層島状金属部ＩＭ３およびＩＭ４の間の領域を通過する。一方、ポリシリコン配線で構成される抵抗素子Ｒ３は、第１層島状金属部ＩＭ３にビア（タングステンプラグ）ＶＡ０を介して電気的に接続される。
【０１１６】
図１８に示す構造と同様、第１層島状金属部ＩＭ４は、ビアを介して、第２層島状金属部ＩＭ２４に電気的に接続される。これらの第２層島状金属部ＩＭ２３およびＩＭ２４も、同様、上層のビアおよび島状金属部を介して、対応のテスト用電極パッドＴＰｃに電気的に接続される。
【０１１７】
したがって、ポリシリコン配線および第１層金属配線を用いて抵抗素子を構成する場合においても、各テスト用電極パッドの配線接続用の中間層を島状に形成することにより、その間の領域を通過させて、抵抗素子を形成する配線を配置することができる。この変更例の構成においても、従って、図１４から図１８に示す構成と同様の効果を得ることができる。また、テスト方法も、実施の形態１と同様にして行なうことができる。
【０１１８】
以上のように、この発明の実施形態２に従えば、テスト用素子として、抵抗素子を配置し、これらをテスト用電極パッド直下部に配置し、それぞれ隣接するテスト用電極パッドに異なる配線層の配線で接続している。したがって、ＴＥＧにおいて抵抗素子を、各テスト用電極パッドに対応して高密度に配置することができ、実施の形態１と同様の効果を得ることができる。
【０１１９】
なお、実施の形態１および２が組み合わせて用いられ、ＴＥＧにおいてトランジスタ素子と抵抗素子とが、異なるテスト電極パッドの下部にそれぞれ配置されても良い。すなわち、図１３に示すテスト用素子ＴＥｏおよびＴＥｅが、それぞれトランジスタ素子および抵抗素子であっても良い。また、ポリシリコン配線は、ＭＯＳトランジスタのゲート電極形性時と同一工程で形成されれば良い。
【０１２０】
さらに、テスト用素子としては、ＭＯＳトランジスタおよび抵抗素子が使用されている。しかしながら、このテスト用素子としては、バイポーラトランジスタ、および／または容量素子が、それぞれプロセスまたは回路特性または信頼性の評価のために用いられてもよい。
【０１２１】
［実施形態３］
図２４は、この発明の実施の形態３に従うＴＥＧの平面レイアウトを概略的に示す図である。図２４において、実施の形態２と同様、テスト電極パッドＴＰａ−ＴＰｄが一列に整列して配置される。ＴＥＧとして容量素子ＣＰ１およびＣＰ２が、それぞれ、テスト電極パッドＴＰｂおよびＴＰｃの直下の領域に配置される。容量素子ＣＰ１は、櫛の歯部分を有する電極配線ＰＬ１およびＰＬ２とを有し、これらの櫛の歯部分が噛合うように配置される。電極配線ＰＬ１およびＰＬ２は、それぞれ第１層金属配線で構成され、テスト電極パッドＴＰａおよびＴＰｃに電気的に接続される。
【０１２２】
容量素子ＣＰ２は、第２層配線で構成される電極配線ＣＰ３およびＣＰ４を有し、容量素子と同様、互いに対向して配置される櫛の歯部分を有する。
【０１２３】
これらの容量素子ＣＰ１およびＣＰ２は、各々、対向して配置される同一配線層の櫛の歯部分において容量を形成する。櫛の歯形状に電極配線ＰＬ１、ＰＬ２、ＰＬ３、およびＰＬ４を形成することにより、容量素子電極の対向面積を大きくすることができ、必要とされる容量値を実現する。
【０１２４】
なお、これらの容量素子の電極配線ＰＬ１−ＰＬ４は、櫛の歯部分が、連続的に形成される矩形領域に連結され、この矩形領域において対応のテスト電極パッドの島状金属部に電気的に接続される。したがって、これらの電極配線ＰＬ１−ＰＬ４の断面構造は、図１５から図１８に示す断面構造と同じとなる。
【０１２５】
これらの電極配線ＰＬ１、ＰＬ２、ＰＬ３、およびＰＬ４は、実施の形態１の場合と同様、半導体チップ上に半導体装置を製造する工程と同一の工程を利用して、これらの電極配線ＰＬ１−ＰＬ４が形成される。
【０１２６】
容量素子ＣＰ１およびＣＰ２の電極は、容量素子ＣＰ１およびＣＰ２がそれぞれ配置されるテスト電極パッドに隣接するテスト電極パッドに電気的に接続されるため、実施の形態１と同様にして、容量素子ＣＰ１およびＣＰ２の電気的特性等を測定することができる。
【０１２７】
［変更例］
図２５は、この発明の実施の形態３の変更例の変面レイアウトを概略的に示す図である。この図２５に示す変更例においても、ＴＥＧとして、容量素子ＣＰ３およびＣＰ４が配置される。この図２５に示す容量素子ＣＰ３およびＣＰ４の平面レイアウトは、以下の点で図２４に示すＴＥＧの平面レイアウト異なる。すなわち、容量素子ＣＰ３は、電極が、平板状のポリシリコン配線で構成される電極配線ＧＰＬと、半導体チップ表面に形成される後の図２６に示す活性領域ＡＲで構成される電極配線とを有する。これらの電極配線ＧＰＬおよび活性領域ＡＲは、図示しないゲート絶縁膜を介して互いに対向して配置される。このゲート絶縁膜が容量絶縁膜として利用される。
【０１２８】
容量素子ＣＰ４は、電極配線ＰＬ５およびＰＬ６が、第１層金属配線で構成され、実施の形態３と同様、互いに噛み合うように配置される櫛の歯部分を有する。対向して配置される櫛の歯部分において、容量が形成される。
【０１２９】
図２５に示す変面レイアウトの他の配置は、図２４に示す平面レイアウトの配置と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０１３０】
図２６は、図２５に示す線Ｌ２６−Ｌ２６に沿った断面構造を概略的に示す図である。図２６において、半導体ウェハＷＦのスクライブ領域の表面に活性領域（不純物領域）ＡＲが形成される。この活性領域ＡＲ表面上に図示しないゲート絶縁膜を介してポリシリコン電極配線ＧＰＬが配置される。ポリシリコン電極配線ＧＰＬは、半導体チップＣＨ上に形成される半導体装置のＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲート電極形成工程と同一製造工程で形成され、活性領域は、このＭＯＳトランジスタのソース／ドレイン形成工程と同一の製造工程で形成される。
【０１３１】
ポリシリコン電極配線ＧＰＬは、破線で示すようにテスト電極パッドＴＰａの島状金属部を介してテスト電極パッドＴＰａに電気的に接続される。活性領域ＡＲは、テスト電極パッドＴＰｃに、破線で示す対応の島状金属部を介して電気的に接続される。
【０１３２】
容量素子ＣＰ４の電極配線ＰＬ５およびＰＬ６は、同一層の第一金属配線で構成され、破線で示す島状金属部を介してテスト電極パッドＴＰｂおよびＴＰｄに電気的に接続される。
【０１３３】
図２７は、図２５に示す線Ｌ２７−ｌ２７に沿った断面構造を概略的に示す図である。図２７において、ウェハＷＦ表面に形成される活性領域ＡＲは、ビア（タングステンプラグ）ＶＡ０を介して第１層島状金属部ＩＭ４に電気的に接続され、この第１層島状金属部ＩＭ４は、ビア、第２層島状金属部ＩＭ２４、および上層の島状金属部およびビアを介してテスト電極パッドＴＰｃに電気的に接続される。第１層島状金属部ＩＭ３およびＩＭ４の間に、第１層金属配線で構成される容量素子ＣＰ２の電極配線ＰＬ５およびＰＬ６が配置される。電極配線ＰＬ５およびＰＬ６と活性領域ＡＲの間に、ポリシリコン電極配線ＧＰＬが配設される。
【０１３４】
容量素子ＣＰ３は、ポリシリコン電極配線ＧＰＬと活性領域ＡＲとが平面図的に見て重なり合う部分において形成される。従って、活性領域ＡＲは、このテスト電極パッドＴＰｃ下部において幅が広く形成されても、容量素子ＣＰ３の容量値に対して特に影響は生じない。
【０１３５】
なお、容量素子ＣＰ４の電極配線ＰＬ５およびＰＬ６に対するテスト電極パッドＴＰｂおよびＴＰｄとの間の電気的接続部分の断面構造は示していないが、図２２に示す断面構造と同様の配置により対応のテスト電極パッドに電気的に接続される。
【０１３６】
なお、この図２７に示す断面構造において活性領域ＡＲは、第１層島状金属部ＩＭ４に電気的に接続されているように示しているが、活性領域ＡＲは、第１層島状金属部ＩＭ３およびＩＭ４両者に電気的に接続されるように配置されても良い。
【０１３７】
以上のように、この発明の実施形態３に従えば、テスト用素子として、容量素子を配置し、これらをテスト用電極パッド直下部に配置し、それぞれ隣接するテスト用電極パッドに異なる配線層の配線で接続している。したがって、ＴＥＧにおいて容量素子を、各テスト用電極パッドに対応して高密度に配置することができ、実施の形態１と同様の効果を得ることができる。
【０１３８】
なお、実施の形態１、２および３が適宜組み合わせて用いられ、ＴＥＧにおいてトランジスタ素子、容量素子、および抵抗素子が、異なるテスト電極パッドの下部にそれぞれ配置されても良い。例えば、図１３に示すテスト用素子ＴＥｏおよびＴＥｅが、それぞれトランジスタ素子および容量素子であっても良い。また、一例として、上層の金属配線により抵抗素子を構成し、下層の金属配線またはポリシリコン配線を容量素子電極として配置しても良い。
【０１３９】
［実施形態４］
図２８は、この発明の実施形態４に従う半導体ウェハ上のダイ領域の配置を概略的に示す図である。図２８において、半導体メモリチップ１０がアレイ状に配列され、これらの半導体メモリチップ１０にそれぞれ対応して、ＴＥＧ回路１２が設けられる。半導体メモリチップ１０の間、ＴＥＧ回路１２の間、およびＴＥＧ回路１２と半導体メモリチップ１０の間には、スクライブライン１４が設けられる。このスクライブライン１４に沿ったダイシングにより、この半導体メモリチップ１０とＴＥＧ回路１２がテスト工程完了後に分離される。半導体メモリチップ１０のみが、チップダイとしてパッケージに実装される。ＴＥＧ回路１２は、このダイシング後においては、利用されない。ウェハレベルのテスト工程時、ＴＥＧ回路１２に含まれるＴＥＧを用いて半導体メモリチップ１０の信頼性を評価する。
【０１４０】
このＴＥＧ回路１２は、たとえば、回路特性評価における機能ブロック評価ＴＥＧ（ＤＲＡＭ、ＳＲＡＭ等）より、信頼性評価ＴＥＧとして回路ＴＥＧ（ＤＲＡＭ回路またはＳＲＡＭ回路などの回路ＴＥＧ）であり、また他のトランジスタ／抵抗が含まれてもよい。
【０１４１】
この半導体メモリチップ１０の評価管理項目の数が増大した場合、半導体メモリチップ１０の外部に、スクライブラインと異なる領域に専用のＴＥＧ回路１２を配置する領域を設ける。このＴＥＧ回路１２内におけるテスト素子およびテスト用電極パッドの配置は、先の実施形態１および２と同様である。したがって、このような半導体メモリチップ１０が配置される領域と異なる位置に専用のＴＥＧ回路１２を配置する領域を設けることにより、数多くのテストパターンを生成して、半導体メモリチップ１０の評価を行なうことができる。
【０１４２】
なお、図２８においては、半導体メモリチップ１０に対するＴＥＧ回路１２が一例として示される。この半導体チップとしては、たとえばシステム・オン・チップ（ＳＯＣ）などのように、ロジックとメモリとが混載される半導体チップであってもよく、また、他のプロセッサなどのロジックが形成されるチップであっても良い。半導体チップ１０としては、管理項目が多く、ＴＥＧ回路のＴＥＧを利用して測定が行われて信頼性等の評価が行われる半導体チップであればよい。
【０１４３】
この発明の実施形態４による、ＴＥＧ回路１２におけるＴＥＧの配置およびテスト工程および製造工程は、先の実施形態１において説明したものと同じである。
【０１４４】
以上のように、この発明の実施の形態４に従えば、半導体チップが配置される領域と異なる領域に専用のＴＥＧ回路領域を設けており、テストパターンを数多く形成することができ、半導体チップに形成される半導体装置の評価の信頼性を高くすることができる。また、テストパターンの数が多くても、テスト用電極パッドに対応してテスト用素子を配置し、実施形態１と同様にテストを行なっているため、そのテストパターン増大時におけるＴＥＧ回路の占有面積を低減することができる。応じて、半導体ウェハ上の実使用に供される目標とする半導体装置が形成される半導体チップを、高い面積利用効率で配置することができ、チップコストの増大を抑制することができる。
【産業上の利用可能性】
【０１４５】
この発明は、一般に半導体ウェハにおいてＴＥＧを用いて評価を行なう半導体装置およびテスト方法に適用することができる。
【図面の簡単な説明】
【０１４６】
【図１】この発明の実施形態１に従う半導体ウェハ上のチップ配置を概略的に示す図である。
【図２】図１に示す半導体ウェハの一部を拡大して示す図である。
【図３】この発明の実施形態１に従うＴＥＧの配置を概略的に示す図である。
【図４】この発明の実施形態１に従うＴＥＧの平面レイアウトを概略的に示す図である。
【図５】図４に示すＬ５−Ｌ５に沿った断面構造を概略的に示す図である。
【図６】図４に示すＬ６−Ｌ６に沿った断面構造を概略的に示す図である。
【図７】図４に示すＴＥＧの斜視図である。
【図８】この発明の実施形態１に従うＴＥＧの製造工程を示す図である。
【図９】この発明の実施形態１に従うＴＥＧの製造工程を示す図である。
【図１０】この発明の実施形態１における従うＴＥＧの製造工程における配線の配置の一例を示す図である。
【図１１】この発明の実施形態１に従うＴＥＧの製造工程を示す図である。
【図１２】この発明の実施形態１に従うカウンタ装置の半導体チップの製造工程を示すフロー図である。
【図１３】図１２に示すテスト工程時におけるプローブピンとテスト用電極パッドの配置を概略的に示す図である。
【図１４】この発明の実施形態２に従うＴＥＧの平面レイアウトを概略的に示す図である。
【図１５】図１４に示す線Ｌ１５−Ｌ１５に沿った断面構造を概略的に示す図である。
【図１６】図１４に示す線Ｌ１６−Ｌ１６に沿った断面構造を概略的に示す図である。
【図１７】図１４に示す線Ｌ１７−Ｌ１７に沿った断面構造を概略的に示す図である。
【図１８】図１４に示す線Ｌ１８−Ｌ１８に沿った断面構造を概略的に示す図である。
【図１９】この発明の実施形態２の変更例に従うＴＥＧの平面レイアウトを概略的に示す図である。
【図２０】図１９に示す線Ｌ２０−Ｌ２０に沿った断面構造を概略的に示す図である。
【図２１】図１９に示す線Ｌ２１−Ｌ２１に沿った断面構造を概略的に示す図である。
【図２２】図１９に示す線Ｌ２２−Ｌ２２に沿った断面構造を概略的に示す図である。
【図２３】図１９に示す線Ｌ２３−Ｌ２３に沿った断面構造を概略的に示す図である。
【図２４】この発明の実施の形態３に従うＴＥＧの平面レイアウトを概略的に示す図である。
【図２５】この発明の実施の形態３の変更例に従うＴＥＧの平面レイアウトを概略的に示す図である。
【図２６】図２５に示す線Ｌ２６−Ｌ２６に沿った断面構造を概略的に示す図である。
【図２７】図２５に示す線Ｌ２７−Ｌ２７に沿った断面構造を概略的に示す図である。
【図２８】この発明の実施形態４に従う半導体ウェハ上のチップ配置を概略的に示す図である。
【符号の説明】
【０１４７】
ＴＥ，ＴＥ０−ＴＥ４，ＴＥｅ，ＴＥｏ  テスト用素子、ＴＰ，ＴＰ０−ＴＰ（２ｎ＋１）  テスト用電極パッド、ＰＰＯ−ＰＰｎ  プローブピン、ＴＰａ−ＴＰｅ  テスト用電極パッド、ＣＨ，ＣＨ１−ＣＨ４  半導体チップ、ＭＬ０  第１金属配線、ＭＬ１  第２金属配線、ＩＭ１−ＩＭ４  第１層島状金属部、Ｍ０１−Ｍ０４  第１層金属配線、Ｍ１１−Ｍ１４  第２層金属配線、ＩＭ２１−ＩＭ２４  第２層島状金属部、ＩＭ３１−ＩＭ３４  第３層島状金属部、ＩＭ４１−ＩＭ４４  第４層島状金属部、ＣＴ  コンタクト、ＶＡ  ビア（プラグ）、Ｒ１，Ｒ２，Ｒ３，Ｒ４  抵抗素子、ＣＰ１−ＣＰ４  容量素子、ＰＬ１−ＰＬ４  電極配線、１０  半導体メモリチップ、１２  ＴＥＧ回路、１４  スクライブライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
0005142145.tif 000015
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0005142145.tif 000021
【図２１】
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【図２２】
0005142145.tif 000023
【図２３】
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【図２４】
0005142145.tif 000025
【図２５】
0005142145.tif 000026
【図２６】
0005142145.tif 000027
【図２７】
0005142145.tif 000028
【図２８】
0005142145.tif 000029