(57)【要約】論理回路の使用条件範囲内で回路セルごとに、遅延情報ライブラリ（Ｄ２）から遅延時間比率係数（以下、ＤＡＭＧ値と称する）のデータ列を選択し（Ｓ４）、ＤＭＡＧ値の最小値または／および最大値を抽出する（Ｓ５）。抽出されたＤＡＭＧ値に基準遅延時間を乗算して回路セルごとに最小または／および最大遅延時間を算出する（Ｓ６）。以上の処理を論理回路を構成する全ての回路セルに対して行い（（Ｓ７）：ＮＯ）、論理回路の使用条件範囲内における回路セルごとの最小または／および最大遅延時間のデータセットが取得される（Ｓ８）。回路セルの遅延時間特性が非線形である場合に全ての回路セルに対して同じ使用条件を一律に割り当てて遅延時間を算出する場合とは異なり、回路セルごとに最小または／および最大となる遅延時間を回路使用条件の範囲内で自由に選択することができる。
2005024675.tif 000002
【特許請求の範囲】
【請求項１】
回路使用条件に応じた遅延時間情報を有する回路セルを備えて構成される回路ブロックに対して、
前記回路ブロックを構成する回路セルごとに、所定の回路使用条件の範囲内での最小遅延時間または／および最大遅延時間を抽出するセル遅延時間抽出ステップと、
前記最小遅延時間または／および前記最大遅延時間を、前記所定の回路使用条件の範囲内での前記回路ブロックの最速条件または／および最遅条件における、各回路セルの遅延時間として選択するセル遅延時間選択ステップとを有することを特徴とする遅延時間演算方法。
【請求項２】
基準回路使用条件における基準遅延時間情報と、回路使用条件に応じた遅延時間比率係数情報と、を有する回路セルを備えて構成される回路ブロックに対して、
前記回路ブロックを構成する回路セルごとに、所定の回路使用条件の範囲内での遅延時間比率係数の最小値または／および最大値を抽出するセル係数抽出ステップと、
前記遅延時間比率係数の最小値または／および最大値と基準遅延時間とを演算することにより、回路セルの最小遅延時間または／および最大遅延時間を算出するセル遅延時間算出ステップと、
前記最小遅延時間または／および前記最大遅延時間を、前記所定の回路使用条件の範囲内での前記回路ブロックの最速条件または／および最遅条件における、各回路セルの遅延時間として選択するセル遅延時間選択ステップとを有することを特徴とする遅延時間演算方法。
【請求項３】
前記回路使用条件は、前記回路ブロックの、使用温度、電源電圧、および製造時のプロセス条件のうち少なくとも何れか１つを含むことを特徴とする請求項１または２に記載の遅延時間演算方法。
【請求項４】
前記製造時のプロセス条件は、回路セルへの入力信号のスルーレート、および信号伝搬径路の容量負荷のうち、少なくとも何れか１つを含むことを特徴とする請求項３に記載の遅延時間演算方法。
【請求項５】
回路ブロックを構成する回路セルについての回路使用条件に応じた遅延時間情報が格納されたデータライブラリに基づき、
前記回路ブロックを構成する回路セルごとに、前記データライブラリより、所定の回路使用条件の範囲内での最小遅延時間または／および最大遅延時間を抽出するセル遅延時間抽出ステップと、
前記最小遅延時間または／および前記最大遅延時間を、前記所定の回路使用条件の範囲内での前記回路ブロックの最速条件または／および最遅条件における、各回路セルの遅延時間として選択するセル遅延時間選択ステップとを有することを特徴とする遅延時間演算プログラム。
【請求項６】
回路ブロックを構成する回路セルについての、基準回路使用条件における基準遅延時間情報と、回路使用条件に応じた遅延時間比率係数情報と、が格納されたデータライブラリに基づき、
前記回路ブロックを構成する回路セルごとに、前記データライブラリより、所定の回路使用条件の範囲内での遅延時間比率係数の最小値または／および最大値を抽出するセル係数抽出ステップと、
前記遅延時間比率係数の最小値または／および最大値と基準遅延時間とを演算することにより、回路セルの最小遅延時間または／および最大遅延時間を算出するセル遅延時間算出ステップと、
前記最小遅延時間または／および前記最大遅延時間を、前記所定の回路使用条件の範囲内での前記回路ブロックの最速条件または／および最遅条件における、各回路セルの遅延時間として選択するセル遅延時間選択ステップとを有することを特徴とする遅延時間演算プログラム。
【請求項７】
回路ブロックを構成する回路セルについての回路使用条件に応じた遅延時間情報が格納されたデータライブラリ部を備える遅延時間演算装置であって、
前記回路ブロックを構成する回路セルごとに、前記データライブラリ部より、所定の回路使用条件の範囲内での最小遅延時間または／および最大遅延時間を抽出するセル遅延時間抽出部と、
前記最小遅延時間または／および前記最大遅延時間を、前記所定の回路使用条件の範囲内での前記回路ブロックの最速条件または／および最遅条件における、各回路セルの遅延時間として選択するセル遅延時間選択部とを備えることを特徴とする遅延時間演算装置。
【請求項８】
回路ブロックを構成する回路セルについての、基準回路使用条件における基準遅延時間情報と、回路使用条件に応じた遅延時間比率係数情報と、が格納されたデータライブラリ部を備える遅延時間演算装置であって、
前記回路ブロックを構成する回路セルごとに、前記データライブラリ部より、所定の回路使用条件の範囲内での遅延時間比率係数の最小値または／および最大値を抽出するセル係数抽出部と、
前記遅延時間比率係数の最小値または／および最大値と基準遅延時間とを演算することにより、回路セルの最小遅延時間または／および最大遅延時間を算出するセル遅延時間算出部と、
前記最小遅延時間または／および前記最大遅延時間を、前記所定の回路使用条件の範囲内での前記回路ブロックの最速条件または／および最遅条件における、各回路セルの遅延時間として選択するセル遅延時間選択部とを備えることを特徴とする遅延時間演算装置。
【発明の詳細な説明】
【技術分野】  本発明は、回路設計において必要とされる遅延時間を算出するための遅延時間演算方法、遅延時間演算プログラム、および遅延時間演算装置に関するものである。さらに詳細には、微細化、高集積化された半導体装置の回路設計において必要とされる遅延時間を算出するための遅延時間演算方法、遅延時間演算プログラム、および遅延時間演算装置に関するものである。
【背景技術】  従来より下記に示す特許文献１が開示されている。特許文献１では、係数テーブル１５０に記憶されたデータに基づいて、半導体装置を構成する各回路素子に対して、所望の回路使用条件における遅延時間を算出する手順が示されている。ここで、回路使用条件とは、半導体装置のプロセス条件、使用温度、電源電圧である。
第５図に示す遅延時間算出処理では、ステップ２１０において、各データファイル１１０乃至１３０に記憶された各種データに基づいて、基準使用条件における半導体装置の基準遅延時間ｔｐｄ０を算出する。そして、ステップ２２０において、遅延時間比率係数テーブル１５０から所望の回路使用条件における遅延時間比率係数ＤＭＡＧ１００を読み出し、ステップ２４０において、遅延時間ｔｐｄがｔｐｄ＝ｔｐｄ０×ＤＭＡＧ１００として算出される。
ここで、遅延時間比率係数ＤＭＡＧ１００とは、基準遅延時間ｔｐｄ０と回路使用条件に応じて求められる遅延時間との比率の値である。基準遅延時間ｔｐｄ０に乗算することにより、回路使用条件における遅延時間が求められる。プロセス条件、使用温度、および電源電圧といった回路使用条件に対して単調増加の一次関数として表現されることが一般的である。
タイミング検証は境界条件である最小遅延時間および最大遅延時間で動作する回路使用条件での検証を必要とするところ、遅延時間比率係数ＤＭＡＧ１００は回路使用条件に対して単調増加の一次関数である。このため、最小／最大遅延時間を算出する際の遅延時間比率係数ＤＭＡＧ１００の最小値／最大値は、回路使用条件における両端条件での値である。すなわち、最速プロセス条件、最低使用温度、および最大電源電圧における遅延時間比率係数により最小遅延時間が算出され、最遅プロセス条件、最高使用温度、および最小電源電圧における遅延時間比率係数により最大遅延時間が算出される。回路使用条件における両端条件での遅延時間比率係数に基づき、タイミング検証が行われる。
尚、前述の先行技術文献は以下の通りである。
【特許文献１】特開平１１−３３６６号公報
しかしながら、近年の半導体装置製造における微細化・高集積化されたプロセステクノロジーでは、素子特性の非線形性が顕在化することにより、回路使用条件に対する遅延時間比率係数の一次関数特性が崩れる場合がある。例えば、電源電圧の低電圧化が進展することにより、素子の温度特性のばらつきなどの非線形性が無視できなくなり、使用温度の上昇に伴い遅延時間が短縮する現象が現われる場合がある。回路使用条件に対する遅延時間比率係数の特性が逆転し、または回路使用条件の範囲内の中間条件で、遅延時間比率係数が最小／最大となってしまう場合も考えられる。回路使用条件における両端条件での遅延時間比率係数が最小値／最大値であるとして行われる従来のタイミング検証の前提が適用できなくなり問題である。
また、検証条件として回路使用条件内の中間条件を追加することが必要となる場合もある。検証すべき条件が増加してしまい検証に多大な時間を要することとなり問題である。
また、遅延時間の算出に当り、ばらつき係数を追加して遅延時間比率係数の最小値／最大値を更に広げることにより、一律にタイミング検証の条件を厳しくして誤検証を回避することも考えられる。しかしながら、ばらつき係数による遅延時間比率係数の拡大は、本来必要とされる回路動作余裕を越えた回路動作余裕を要求することを意味しており、本来の回路動作からはタイミングエラーではない回路使用条件において、タイミングエラーとされてしまう場合もある。この場合のエラーを解消するためには、回路に遅延を追加／削除する等の対策が必要となる。遅延要素を付加する予備的な素子配置領域を予め確保しておくことが必要とされる。本来の回路動作に必要な素子が配置されている領域に加えて、予備的な領域も確保しておく必要があり、本来必要である回路構成に遅延用の回路を追加した回路構成とせざるを得ず、高集積化の要請に反し問題である。
本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、回路使用条件に対する回路セルごとの遅延時間や遅延時間比率係数の特性の違いに関わらず、必要最小限の抽出条件で回路ブロックの最速または／および最遅条件を求めることができ、遅延時間の調整等の予備的な回路構成を不要とする回路設計を行うことが可能な遅延時間演算方法、遅延時間演算プログラム、および遅延時間演算装置を提供することを目的とする。
【発明の開示】
前記目的を達成するためになされた本発明の請求項１に記載の遅延時間演算方法は、回路使用条件に応じた遅延時間情報を有する回路セルを備えて構成される回路ブロックに対して、回路ブロックを構成する回路セルごとに、所定の回路使用条件の範囲内での最小遅延時間または／および最大遅延時間を抽出するセル遅延時間抽出ステップと、最小遅延時間または／および最大遅延時間を、所定の回路使用条件の範囲内での回路ブロックの最速条件または／および最遅条件における、各回路セルの遅延時間として選択するセル遅延時間選択ステップとを有することを特徴とする。
請求項１の遅延時間演算方法では、セル遅延時間抽出ステップにより、回路ブロックを構成する回路セルごとに、所定の回路使用条件の範囲内での回路セルの最小遅延時間または／および最大遅延時間を抽出する。抽出された最小または／および最大遅延時間は、セル遅延時間選択ステップにより、所定の回路使用条件の範囲内での回路ブロックの最速条件または／および最遅条件における、各回路セルの遅延時間として選択される。
また、請求項２に記載の遅延時間演算方法は、請求項１の遅延時間演算方法におけるセル遅延時間抽出ステップに代えて、回路ブロックを構成する回路セルごとに、所定の回路使用条件の範囲内での遅延時間比率係数の最小値または／および最大値を抽出するセル係数抽出ステップと、遅延時間比率係数の最小値または／および最大値と基準遅延時間とを演算することにより、回路セルの最小遅延時間または／および最大遅延時間を算出するセル遅延時間算出ステップとを有することを特徴とする。
請求項２の遅延時間演算方法では、セル係数抽出ステップにより、回路ブロックを構成する回路セルごとに、所定の回路使用条件の範囲内での遅延時間比率係数の最小値または／および最大値を抽出する。抽出された遅延時間比率係数の最小値または／および最大値は、セル遅延時間算出ステップにより基準遅延時間との間で演算されて、回路セルの最小遅延時間または／および最大遅延時間が算出される。
また、請求項５に記載の遅延時間演算プログラムは、回路ブロックを構成する回路セルについての回路使用条件に応じた遅延時間情報がデータライブラリに格納されており、データライブラリより、所定の回路使用条件の範囲内での回路セルの最小遅延時間または／および最大遅延時間を抽出するセル遅延時間抽出ステップと、最小遅延時間または／および最大遅延時間を、所定の回路使用条件の範囲内での回路ブロックの最速条件または／および最遅条件を求める際の、各回路セルの遅延時間として選択するセル遅延時間選択ステップとを有することを特徴とする。
請求項５の遅延時間演算プログラムでは、データライブラリに基づき、セル遅延時間抽出ステップとセル遅延時間選択ステップとが行われる。
また、請求項６に記載の遅延時間演算プログラムは、請求項５の遅延時間演算プログラムにおけるセル遅延時間抽出ステップに代えて、回路ブロックを構成する回路セルごとに、データライブラリより、所定の回路使用条件の範囲内での遅延時間比率係数の最小値または／および最大値を抽出するセル係数抽出ステップと、遅延時間比率係数の最小値または／および最大値と基準遅延時間とを演算することにより、回路セルの最小遅延時間または／および最大遅延時間を算出するセル遅延時間算出ステップとを有することを特徴とする。
請求項６の遅延時間演算プログラムでは、データライブラリに基づき、セル係数抽出ステップ、セル遅延時間算出ステップ、およびセル遅延時間選択ステップとが行われる。
また、請求項７に記載の遅延時間演算装置は、回路ブロックを構成する回路セルについての回路使用条件に応じた遅延時間情報がデータライブラリ部に格納されており、回路ブロックを構成する回路セルごとに、データライブラリ部より、所定の回路使用条件の範囲内での最小遅延時間または／および最大遅延時間を抽出するセル遅延時間抽出部と、最小遅延時間または／および最大遅延時間を、所定の回路使用条件の範囲内での回路ブロックの最速条件または／および最遅条件を求める際の、各回路セルの遅延時間として選択するセル遅延時間選択部とを備えることを特徴とする。
請求項７の遅延時間演算装置では、データライブラリ部からの遅延時間情報に基づき、セル遅延時間抽出部が、回路セルごとに所定の回路使用条件の範囲内での最小遅延時間または／および最大遅延時間を抽出し、セル遅延時間選択部が、所定の回路使用条件の範囲内での回路ブロックの最速条件または／および最遅条件を求める際、最小遅延時間または／および最大遅延時間を回路セルの遅延時間として選択する。
また、請求項８に記載の遅延時間演算装置は、請求項７の遅延時間演算装置におけるセル遅延時間抽出部に代えて、回路ブロックを構成する回路セルごとに、データライブラリ部より、所定の回路使用条件の範囲内での遅延時間比率係数の最小値または／および最大値を抽出するセル係数抽出部と、遅延時間比率係数の最小値または／および最大値と基準遅延時間とを演算することにより、回路セルの最小遅延時間または／および最大遅延時間を算出するセル遅延時間算出部とを備えることを特徴とする。
請求項８の遅延時間演算装置では、セル係数抽出部が、回路セルごとに所定の回路使用条件の範囲内での遅延時間比率係数の最小値または／および最大値を抽出し、セル遅延時間算出部が、遅延時間比率係数の最小値または／および最大値と基準遅延時間とを演算して回路セルの最小遅延時間または／および最大遅延時間を算出する。
これにより、一つの回路ブロックを構成しているとして、回路セル間で一律の回路使用条件での遅延時間をもって回路セルの最小または／および最大遅延時間とされることはない。回路セルごとに最小または／および最大遅延時間が抽出される際の回路使用条件は回路セルごとに異なっているとしても、回路使用条件の範囲内での最小値または／および最大値が抽出されるので、回路ブロックにおいて最速または／および最遅条件を確実に求めることができる。
特に、プロセステクノロジーの進展に伴う素子特性の非線形性により、回路セルにおける回路使用条件に対する遅延時間の非線形性が顕在化する場合にも、回路セルにおける最小または／および最大遅延時間を確実に抽出することができる。
回路使用条件における両端条件での遅延時間を原則として抽出する場合に、回路セルの遅延時間における非線形性を考慮して更に遅延時間を抽出する中間条件を追加するといった処理や、抽出された遅延時間にばらつき係数を加味して遅延時間を必要以上に拡大するといった処理が不要となる。遅延時間の演算処理を簡素化することができると共に、遅延時間の拡大に伴う擬似的な回路不具合に対応するために遅延回路等の配置領域の確保等の冗長設計も必要なく高集積化の要請にも対応することができる。
【図面の簡単な説明】  第１図は、実施形態の遅延時間演算方法を示すフロー図である。
第２図は、回路セルのＤＭＡＧデータライブラリの構成を示す概念図である。
第３図は、実施形態の遅延時間演算装置を示すシステム図である。
第４図は、非線形特性を含むＤＭＡＧ特性を示す図である。
第５図は、従来技術における遅延時間の算出を示すフロー図である。
【発明を実施するための最良の形態】  以下、本発明の遅延時間演算方法、遅延時間演算プログラム、および遅延時間演算装置について具体化した実施形態を第１図乃至第４図に基づき図面を参照しつつ詳細に説明する。
第１図に示す遅延時間演算方法に係る実施形態のフロー図では、論理回路の設計をする際に行われる論理シミュレーション、論理合成、またはタイミング解析等で使用される遅延時間情報の取得を行うものである。クリティカルパス等の信号伝搬の遅延時間演算や、信号径路間で伝搬する信号の伝搬タイミング等のタイミング検証に必要となる遅延時間の最小値または／および最大値を、論理回路を構成する回路セルごとに求める処理である。
先ず、ネットリスト情報を含む論理回路に関するデータが格納されているデータ格納部（Ｄ１）から、対象となる論理回路のデータが入力される（Ｓ１）。ここで、論理回路は、ＮＡＮＤゲート等の基本ゲート回路を回路セルとして回路セル間を結線することを基本として構成されることが一般的である。入力された論理回路データには回路セル間の入出力接続関係を示すネットリスト情報が記載されている。
従って、論理回路における遅延時間情報を取得するためには、論理回路を構成する回路セルについての遅延時間情報を取得することが必要となる。その準備として対象となる論理回路を構成する回路セルを抽出しておく（Ｓ２）。
次に、論理回路設計において考慮すべき回路使用条件が入力される（Ｓ３）。ここで、回路使用条件とは、論理回路の正常動作を保証すべき動作範囲に関する条件をいい、仕様上許容されるべき電源電圧の範囲や使用温度の範囲、製造上許容されるべき製造プロセスのばらつき等、所定の幅を有する条件である。論理回路の正常動作を保証すべき動作範囲において遅延時間情報を取得することが必要であるからである。
製造プロセスの条件については、個々の製造プロセスの条件を直接に入力することが可能である他、個々の製造プロセス条件を設計要因に換算した条件を入力することもできる。本実施形態では、換算条件として、回路セルへの入力信号のスルーレート、および信号伝搬径路の容量負荷を例示して入力するものとする。
これらの回路使用条件は、対象となる論理回路の仕様、製造プロセステクノロジー、または設計者が任意に選択できる検証範囲に応じて異なる範囲が設定される。コントロールカードまたはコントロールファイル（Ｃ１）等により適宜に設定可能とすることが便宜である。
論理回路を構成している回路セル（Ｓ２）、および論理回路の使用条件（Ｓ３）が確定すれば、（Ｓ４）乃至（Ｓ６）の処理により、回路セルごとに使用条件の範囲内での遅延時間情報の取得を行う。
抽出された回路セルのうち１つの回路セルを選択し、遅延情報ライブラリ（Ｄ２）から回路使用条件の範囲内での遅延時間比率係数（以下、ＤＡＭＧ値と称する。）のデータ列を選択する（Ｓ４）。
選択された回路セルのデータ列からＤＭＡＧ値の最小値または／および最大値を抽出する（Ｓ５）。抽出されるＤＭＡＧ値は、データ列として選択されたＤＡＭＧ値の数値列の大小比較を行うことにより得られ、回路使用条件の範囲内での最小値、最大値となる。
抽出されたＤＡＭＧ値に基準となる遅延時間を乗算することにより、選択された回路セルについての回路使用条件の範囲内での最小遅延時間または／および最大遅延時間を算出する（Ｓ６）。
（Ｓ２）で抽出した回路セルのうち、遅延時間の算出（Ｓ４）乃至（Ｓ６）の処理が行われていない回路セルがあれば（（Ｓ７）：ＹＥＳ）、未算出の回路セルを対象として、（Ｓ４）乃至（Ｓ６）の処理を繰り返す。論理回路を構成する全ての回路セルに対して遅延時間の算出が行なわれれば（（Ｓ７）：ＮＯ）、（Ｃ１）により入力された回路使用条件の範囲内において、（Ｓ２）で抽出された対象の論理回路を構成する全ての回路セルについて、回路セルごとの最小遅延時間または／および最大遅延時間のデータセットが取得される（Ｓ８）。
この場合、個々の回路セルにおいて算出される最小遅延時間または／および最大遅延時間での回路使用条件は、回路セルごとに任意とすることができる。従って、製造プロセスにおけるプロセステクノロジーの進展に伴い、論理回路の回路使用条件に対する回路セルの遅延時間特性の非線形性が顕在化する場合に、全ての回路セルに対して同じ使用条件を一律に割り当てて遅延時間を算出する場合とは異なり、回路セルごとに最小または／および最大となる遅延時間を回路使用条件の範囲内で自由に選択することができる。
取得された回路セルごとの最小遅延時間または／および最大遅延時間のデータセットは、論理回路における遅延時間の演算やタイミング検証等の遅延時間情報として使用される（Ｓ９）。
尚、第１図の実施形態においては、（Ｓ５）において回路セルのＤＭＡＧ値を抽出し、（Ｓ６）において基準となる遅延時間との間で乗算することにより、回路セルの最小または／および最大遅延時間を算出する場合について説明したが、本発明はこれに限定されるものではない。遅延情報ライブラリ（Ｄ２）に格納されているデータ列を、ＤＡＭＧ値に代えて、各回路使用条件に応じた遅延時間とすれば、（Ｓ４）の処理により直接に回路セルにおける最小または／および最大遅延時間を抽出することができる。
第２図には遅延情報ライブラリ（Ｄ２）の構成を示す。遅延情報ライブラリ（Ｄ２）には論理回路を構成する回路セルである基本ゲート回路ごとの遅延時間情報が格納されている。以下の説明では、遅延時間情報としてＤＡＭＧ値を例示して説明するが、ＤＡＭＧ値に代えて遅延時間を直接に格納することもできる。基本ゲート回路とは、例えば、インバータゲート（セル１）であり、ＮＡＮＤゲート（セルＮ）である。その他の回路セルとして、ＮＯＲゲートやバッファゲート等の基本ゲート回路を含み、更にシフトレジスタ、レベルシフト回路、加算器、乗算器等の所定回路機能を奏する機能セルレベルの回路セルを含む場合も考えられる。
遅延情報ライブラリ（Ｄ２）には、回路セル（セル１）、（セルＮ）ごとに予め各回路使用条件でのＤＡＭＧ値を算出しておく。すなわち、回路使用条件である、電源電圧Ｖ、使用温度Ｔ、入力信号のスルーレートＳ、および信号径路の負荷容量Ｃをパラメータとして、各回路使用条件のパラメータ（Ｖ、Ｔ、Ｓ、Ｃ）の適宜な組み合わせごとに回路セル（セル１）、（セルＮ）ごとのＤＡＭＧ値のデータを取得しておく。取得されるデータは、回路使用条件に対して単純増加の一次関数になるとは限らず、中間条件においてピークを有する特性（（セル１）の場合）や、一次関数の傾きが逆転してしまう特性（（セルＮ）の場合）等、構成素子等の非線形性と回路セルごとの回路構成等により変化する。
そこで、回路使用条件によっては非線形な遅延時間特性を示し何れの条件においてＤＡＭＧ値の最小値、最大値を有するかが不明の場合であっても、確実に最小値、最大値を抽出することができるように、所定間隔のパラメータ（Ｖ、Ｔ、Ｓ、Ｃ）ごとにＤＡＭＧ値を求めておくことが好ましい。ＤＭＡＧ値の抽出のためのハードウェア資源、ソフトウェア資源、抽出時間等の許容範囲内で細かいパラメータステップの所定間隔を設定しておけば、ステップ間のＤＭＡＧ値が、抽出されたＤＭＡＧ値とは大きく異なることはない。
加えて、第１図の（Ｓ５）においてＤＭＡＧ値の最小値、最大値を抽出する際、パラメータステップ間のＤＭＡＧ値を補間演算して求める必要がなく、抽出されたＤＭＡＧ値を相互に比較するといった単純な処理でＤＭＡＧ値の最小値、最大値を抽出することができる。
取得されたＤＭＡＧ値は、電源電圧Ｖ、使用温度Ｔ、および製造プロセス起因因子Ｓ、Ｃの３種類（あるいはパラメータＳとパラメータＣとを分離すれば４種類）のパラメータ条件に対して抽出され、３次元（あるいは４次元）座標に展開されるデータ列として取得される。遅延情報ライブラリ（Ｄ２）は、このデータ列を回路セルごとに格納して構成される。
ここで、ＤＭＡＧ値を抽出するパラメータ（Ｖ、Ｔ、Ｓ、Ｃ）のステップが細かくなる場合、または／およびＤＭＡＧ値を抽出するパラメータの数が増大する場合には、ＤＭＡＧ値の抽出に必要な処理の負荷が増大することが考えられる。しかしながら、遅延情報ライブラリ（Ｄ２）に格納される回路セルのデータ列は、論理回路の回路仕様、および製造プロセステクノロジーに対して一意に決定されるものである。仕様やプロセステクノロジーごとに一度算出してやれば、後は、回路セルが追加されるごとに一度抽出すればよく、第１図に示す遅延演算処理ごとに、最小、最大となるＤＭＡＧ値の補間演算等の処理は不要となる。遅延情報ライブラリ（Ｄ２）に格納されるＤＭＡＧ値のデータ列を抽出する際の処理負荷のオーバーヘッドは、遅延演算処理において無視することができる。
第３図に示す遅延時間演算装置１は、中央処理装置（以下、ＣＰＵと略記する。）２を中心に、バス８を介して、メモリ３、磁気ディスク装置４、表示装置（以下、ＣＲＴと略記する。）５、キーボード６、外部記憶媒体駆動装置７、および通信回線接続装置１０が接続されている。外部記憶媒体駆動装置７には、ＣＤＲＯＭや磁気媒体等の外部記憶媒体９が着脱可能に設置される。また、通信回線接続装置１０は、インターネット等の外部通信回線とのインターフェースをとる装置である。
第１図に示す遅延時間演算方法のフローを実行する遅延時間演算プログラムは、遅延時間演算装置１内のメモリ３や磁気ディスク装置４に記憶されている他、ＣＤＲＯＭや磁気媒体等の外部記憶媒体９に記憶されている場合に外部記憶媒体駆動装置７を介して供給され、またはインターネット等の通信回線から通信回線接続装置１０を介して供給される。供給されたプログラムは、バス８を介してメモリ３や磁気ディスク装置４に記録され、あるいは直接ＣＰＵ２に転送される。
また、ネットリスト情報を含む論理回路データが格納されているデータ格納部（Ｄ１）、回路セルごとのＤＭＡＧ値が格納されている遅延情報ライブラリ（Ｄ２）は、磁気ディスク装置４や、ＣＤＲＯＭ、磁気媒体等の外部記憶媒体９等の記憶媒体に記憶されている。通信回線を介して必要に応じて接続される同様な記憶媒体に記憶されている場合もある。
第１図に示す遅延時間演算方法のフローに従い、遅延時間演算プログラムによるＣＰＵ２からの指令により、記憶媒体からバス８、または必要に応じて通信回線を介して、論理回路データがロードされる（Ｓ１）。
ロードされたデータは、ＣＰＵ２自身が保持することの他、必要に応じてメモリ３や磁気ディスク装置４等の記憶媒体に保持される。以下、プログラムの処理の過程において抽出、算出されるデータについても同様である。ＣＰＵ２では、入力された論理回路データに基づき、使用される回路セルを抽出する（Ｓ２）。論理回路の使用条件は、キーボード６から、または外部記憶媒体９、通信回線から入力される（Ｓ３）。予めメモリ３や磁気ディスク装置４に格納しておくことも可能である。
（Ｓ４）乃至（Ｓ６）においては、記憶媒体から論理回路を構成する回路セルが選択され、回路セルごとのＤＭＡＧデータにおける最小値または／および最大値が抽出される。全ての回路セルに対して同様の処理を繰り返し（Ｓ７）、得られたデータセットは、メモリ３、磁気ディスク装置４、場合によっては外部記憶媒体９や通信回線を介した隔離地の記憶媒体に格納される（Ｓ８）。
第４図は非線形特性を含むＤＭＡＧ値特性を例示している。電源電圧が低電圧化するに従い、中間の使用温度に対してピーク値を有するＤＭＡＧ値特性を示す場合である。
遅延時間特性が回路使用条件に対して線形である場合には、両端の使用条件を論理回路における最速条件、最遅条件として、全ての回路セルに対して一律にその条件をあてはめ、回路セルの最小、最大遅延時間を算出していた。例えば、最低使用温度Ｔｍｉｎを最速条件とし、最高使用温度Ｔｍａｘを最遅条件としていた。
しかしながら、第４図のように、非線形性を示すＤＭＡＧ値特性を有する場合、温度Ｔｍｉｎ、ＴｍａｘでＤＭＡＧ値を求めると、最低温度ＴｍｉｎのポイントＡは最小のＤＭＡＧ値ＤＡが求められるものの、最高温度ＴｍａｘのポイントＢＸでのＤＭＡＧ値ＤＢＸは、最大値とはならない。
上記のような最大値の取得の失敗に対応するためには、最大値として取得されたＤＭＡＧ値ＤＢＸに、ばらつき係数ΔＤを加算してＤＭＡＧ値ＤＢＸ＋を最大値とする必要があった。論理回路において実力値以上の遅延時間を設定しなければならず、論理回路設計において制約となってしまう。他の方法としては、遅延時間を算出する両端の使用温度Ｔｍｉｎ、Ｔｍａｘに加えて、中間の使用温度Ｔ１、Ｔ２、Ｔ３においても遅延時間の算出をすることが考えられる。遅延時間の算出に多大な時間を要してしまうこととなる。
本実施形態では、回路セルごとに、ＤＭＡＧ値を決定する回路使用条件をパラメータとして所定ステップごとにＤＭＡＧ値を算出しておき、その中から最小値、最大値を抽出することができるので、第４図に示す非線形なＤＭＡＧ値特性を有する場合においても、最小ＤＭＡＧ値ＤＡ、最大ＤＭＡＧ値ＤＢを確実に抽出することができる。
以上、詳細に説明したように実施形態の遅延時間演算方法、遅延時間演算プログラム、および遅延時間演算装置によれば、論理回路を構成している基本ゲート回路ごとに、回路使用条件の範囲内での最小または／および最大遅延時間が抽出されるので、論理回路において最速または／および最遅条件を確実に求めることができる。
特に、プロセステクノロジーの進展に伴う素子特性の非線形性により、基本ゲート回路における回路使用条件に対する遅延時間の非線形性が顕在化する場合にも、基本ゲート回路における最小または／および最大遅延時間を確実に抽出することができる。
使用温度等の回路使用条件における両端条件での遅延時間を原則として抽出する場合に、基本ゲート回路の遅延時間における非線形性を考慮して更に遅延時間を抽出する中間の使用温度を追加するといった処理や、抽出された遅延時間にばらつき係数を加味して遅延時間を必要以上に拡大するといった処理が不要となる。遅延時間の演算処理を簡素化することができると共に、遅延時間の拡大に伴う擬似的な回路不具合に対応するために予備的な回路領域の確保等の冗長設計も必要なく高集積化の要請にも対応することができる。
ここで、論理回路は回路ブロックの例示であり、基本ゲート回路は回路セルの例示である。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態では、回路ブロックとして論理回路を例に説明したが、本発明はこれに限定されるものではなく、論理マクロを含むアナログ・デジタル混載の回路や、メモリ回路など、回路設計において遅延時間情報を必要とするその他の回路についても同様に適用することができる。
【産業上の利用可能性】  以上の説明から明らかなように本発明によれば、回路ブロックの最速条件または最遅条件を求める際、回路セルごとに、回路使用条件の範囲内での遅延時間や遅延時間比率係数の特性を、必要最小限の抽出条件で求めることができ、遅延時間を負荷するための予備的な遅延回路領域を確保することなく必要最小限の回路構成で回路設計を行うことが可能な遅延時間演算方法、遅延時間演算プログラム、および遅延時間演算装置を提供することができる。
【図１】
2005024675.tif 000003
【図２】
2005024675.tif 000004
【図３】
2005024675.tif 000005
【図４】
2005024675.tif 000006
【図５】
2005024675.tif 000007
【国際調査報告】
2005024675.tif 000008
2005024675.tif 000009
2005024675.tif 000010
2005024675.tif 000011