(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表層部に形成されるソース領域と、
前記半導体層の表層部に前記ソース領域と間隔を空けて形成されるドレイン領域と、
前記半導体層の表面上において、前記ソース領域と前記ドレイン領域との間に対向する領域に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記ドレイン領域と前記ゲート絶縁膜との間に介在され、前記ドレイン領域と前記ゲート絶縁膜とを非接触状態に分離するためのドレイン−ゲート分離部と、
ＣＭＯＳトランジスタと、
前記半導体層の表面から掘り下がった溝に絶縁体を埋設することにより形成され、前記ソース領域、前記ドレイン領域、前記ゲート絶縁膜および前記ゲート電極を備えるＭＯＳトランジスタと前記ＣＭＯＳトランジスタとを分離するための第１素子分離部とを含み、
前記ドレイン−ゲート分離部は、前記半導体層の表面から前記第１素子分離部と同じ深さに掘り下がった溝に、前記第１素子分離部に埋設される絶縁体と同じ絶縁体を埋設することにより形成されており、前記ソース領域側の第１側面、前記ソース領域とは反対側の第２側面、ならびに前記第１側面および前記第２側面をつなぐ底面を有し、
前記ドレイン領域は、前記ドレイン−ゲート分離部の前記第１側面、前記第２側面および前記底面に接しており、
前記ドレイン−ゲート分離部に対して前記ソース領域側において、前記ドレイン領域と前記ゲート絶縁膜との間に前記ドレイン領域とは異なる導電型の領域が入り込んで設けられており、当該異なる導電型の領域が、前記ドレイン領域と前記ゲート絶縁膜との間において前記ドレイン−ゲート分離部の前記第１側面に接しており、前記ドレイン領域と前記ゲート絶縁膜とが接しないように分離している、半導体装置。
【請求項２】
前記ＣＭＯＳトランジスタよりも耐圧の低い低耐圧ＣＭＯＳトランジスタと、
前記ＣＭＯＳトランジスタと前記低耐圧ＣＭＯＳトランジスタとの間に設けられた第２素子分離部とをさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記第２素子分離部が、前記半導体層の表面から前記第１素子分離部と同じ深さに掘り下がった溝に、前記第１素子分離部に埋設される絶縁体と同じ絶縁体を埋設することによって形成されている、請求項２に記載の半導体装置。
【請求項４】
前記低耐圧ＣＭＯＳトランジスタは、チャネル領域側端部に、深さが浅く、かつ不純物濃度が低い部分をそれぞれ有するソース領域およびドレイン領域を備えた電界効果トランジスタを含む、請求項２または３に記載の半導体装置。
【請求項５】
前記低耐圧ＣＭＯＳトランジスタのゲート絶縁膜が、前記ＣＭＯＳトランジスタのゲート絶縁膜よりも薄い、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記低耐圧ＣＭＯＳトランジスタがプレーナ型の素子で形成されている、請求項２〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体層が第１導電型を有し、
前記ドレイン領域が前記第１導電型と異なる第２導電型を有し、
前記ＣＭＯＳトランジスタが、前記第２導電型のＣＭＯＳトランジスタ用ウェル内に形成されており、
前記低耐圧ＣＭＯＳトランジスタが、前記第２導電型の低耐圧ＣＭＯＳトランジスタ用ウェル内に形成されており、
前記第１素子分離部が、前記ＣＭＯＳトランジスタと前記ドレイン領域との間に配置されており、
前記第２素子分離部が、前記ＣＭＯＳトランジスタと前記低耐圧ＣＭＯＳトランジスタとの間に配置されており、
前記第１素子分離部および前記第２素子分離部の下方にそれぞれ設けられた第１導電型領域をさらに含み、
前記第１素子分離部の下方に設けられた前記第１導電型領域と前記ドレイン領域との間に間隔が空けられており、
前記第２素子分離部の下方に設けられた前記第１導電型領域が、前記ＣＭＯＳトランジスタ用ウェルおよび前記低耐圧ＣＭＯＳトランジスタ用ウェルに接している、請求項２〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記ＣＭＯＳトランジスタは、チャネル領域側端部に、深さが浅く、かつ不純物濃度が低い部分をそれぞれ有するソース領域およびドレイン領域を備えた電界効果トランジスタを含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ＣＭＯＳトランジスタがプレーナ型の素子で形成されている、請求項１〜８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
たとえば、液晶表示パネルの駆動のための集積回路（ドライバＩＣ）を有する半導体装置は、半導体基板上に耐圧の異なる複数種類のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を搭載して構成される場合がある。
図４は、ＭＯＳＦＥＴの基本的な構造を示す断面図である。
ＭＯＳＦＥＴは、たとえば、シリコン基板１０１の表層部に、チャネル領域１０２を挟んで、ソース領域１０３およびドレイン領域１０４を備えている。チャネル領域１０２上には、ソース領域１０３とドレイン領域１０４とに跨るように、ＳｉＯ２（酸化シリコン）からなるゲート酸化膜１０５が形成されている。そして、ゲート酸化膜１０５上には、ポリシリコンからなるゲート電極１０６が形成されている。
【０００３】
このような構造のＭＯＳＦＥＴは、ドレイン領域１０４の近傍で電界集中（高電界）が生じるため、耐圧が５Ｖ程度と低い。ドレイン領域１０４の近傍での電界集中を緩和する構造として、ＬＤＤ（Lightly Doped Drain）構造が知られているが、このＬＤＤ構造を採用しても、耐圧を７Ｖ程度にしか高めることはできない。そのため、図４に示すＭＯＳＦＥＴは、通常、低耐圧ＭＯＳＦＥＴとして用いられる。
【０００４】
１０Ｖ以上の高耐圧を有するＭＯＳＦＥＴとしては、ＤＭＯＳＦＥＴ（Double diffused Metal Oxide Semiconductor Field Effect Transistor）が知られている。しかしながら、このＤＭＯＳＦＥＴは、図４に示すＭＯＳＦＥＴと構造が大きく異なるため、それらを同一の半導体基板上に搭載する場合、その製造工程がかなり複雑になってしまう。
また、図４に示す構造のＭＯＳＦＥＴでは、ドレイン領域１０４にサージ電圧が入力されると、ゲート酸化膜１０５におけるドレイン領域１０４側の端部にサージ電流が集中して流れ、その部分でゲート酸化膜１０５が破壊（いわゆるＥＳＤ（Electro Static Discharge）破壊）されるおそれがある。ＤＭＯＳＦＥＴにおいても、ゲート酸化膜がドレイン領域として機能するエピタキシャル層と接しているので、その部分でゲート酸化膜のＥＳＤ破壊を生じるおそれがある。
【特許文献１】特開平１１−１８６５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、高耐圧および高ＥＳＤ耐性を有し、かつ、他のＭＯＳトランジスタとの混載が容易なＭＯＳトランジスタを備える、半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表層部に形成されるソース領域と、前記半導体層の表層部に前記ソース領域と間隔を空けて形成されるドレイン領域と、前記半導体層の表面上において、前記ソース領域と前記ドレイン領域との間に対向する領域に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域と前記ゲート絶縁膜との間に介在され、前記ドレイン領域と前記ゲート絶縁膜とを非接触状態に分離するためのドレイン−ゲート分離部と、ＣＭＯＳトランジスタと、前記半導体層の表面から掘り下がった溝に絶縁体を埋設することにより形成され、前記ソース領域、前記ドレイン領域、前記ゲート絶縁膜および前記ゲート電極を備えるＭＯＳトランジスタと前記ＣＭＯＳトランジスタとを分離するための第１素子分離部とを含み、前記ドレイン−ゲート分離部は、前記半導体層の表面から前記第１素子分離部と同じ深さに掘り下がった溝に、前記第１素子分離部に埋設される絶縁体と同じ絶縁体を埋設することにより形成されており、前記ソース領域側の第１側面、前記ソース領域とは反対側の第２側面、ならびに前記第１側面および前記第２側面をつなぐ底面を有し、前記ドレイン領域は、前記ドレイン−ゲート分離部の前記第１側面、前記第２側面および前記底面に接しており、前記ドレイン−ゲート分離部に対して前記ソース領域側において、前記ドレイン領域と前記ゲート絶縁膜との間に前記ドレイン領域とは異なる導電型の領域が入り込んで設けられており、当該異なる導電型の領域が、前記ドレイン領域と前記ゲート絶縁膜との間において前記ドレイン−ゲート分離部の前記第１側面に接しており、前記ドレイン領域と前記ゲート絶縁膜とが接しないように分離している、半導体装置である。
【０００７】
この構成によれば、半導体層の表層部には、ソース領域とドレイン領域とが間隔を空けて形成されている。半導体層の表面上には、ゲート絶縁膜がソース領域とドレイン領域との間に対向して設けられている。ゲート絶縁膜上には、ゲート電極が形成されている。そして、ドレイン領域とゲート絶縁膜との間には、ドレイン−ゲート分離部が介在されている。このドレイン−ゲート分離部によって、ドレイン領域とゲート絶縁膜とは、それらの間に間隔を空けた非接触な状態に分離されている。
【０００８】
これらのソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を備えるＭＯＳトランジスタでは、ドレイン領域とゲート絶縁膜とが離間していることにより、ドレイン領域とゲート絶縁膜との間に形成される電界が弱電界となる。そのため、ドレイン領域の近傍に電界集中が生じるのを防止することができ、その電界集中によるゲート絶縁膜の破壊を防止することができる。したがって、ゲート絶縁膜を薄くしても、ＭＯＳトランジスタの高耐圧を実現することができる。しかも、ゲート絶縁膜を薄くすることによって、オン抵抗を下げることができる。その結果、ＭＯＳトランジスタの耐圧の向上およびオン抵抗の低減を達成することができる。
【０００９】
また、ドレイン領域とゲート絶縁膜とが離間しているので、ドレイン領域にサージ電圧が入力されたときに、サージ電流は、ドレイン領域から半導体層に分散して流れる。したがって、サージ電流がドレイン領域からゲート絶縁膜へは流れず、また、ドレイン領域とゲート絶縁膜との間での電界集中も生じない。よって、高ＥＳＤ耐性を発揮することができる。
【００１０】
さらに、ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を備えるＭＯＳトランジスタは、プレーナ型であるので、共通の半導体基板上に、他のプレーナ型ＭＯＳトランジスタと容易に混載することができる。
この発明では、前記半導体装置は、前記ソース領域、前記ドレイン領域、前記ゲート酸化膜および前記ゲート電極を備えるＭＯＳトランジスタとともに、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを備えている。そして、前記半導体層の表面から掘り下がった溝に絶縁体を埋設することにより第１素子分離部が形成され、この第１素子分離部によって、前記ＭＯＳトランジスタと前記ＣＭＯＳトランジスタとが分離されている。
【００１１】
また、前記ドレイン−ゲート分離部は、前記半導体層の表面から前記第１素子分離部と同じ深さに掘り下がった溝に、前記第１素子分離部に埋設される絶縁体と同じ絶縁体を埋設することにより形成されている。このような構造により、ドレイン−ゲート分離部と素子分離部とを同一の工程で形成することができる。その結果、製造工程の簡素化を図ることができる。
請求項２記載の発明は、前記ＣＭＯＳトランジスタよりも耐圧の低い低耐圧ＣＭＯＳトランジスタと、前記ＣＭＯＳトランジスタと前記低耐圧ＣＭＯＳトランジスタとの間に設けられた第２素子分離部とをさらに含む、請求項１に記載の半導体装置である。
請求項３記載の発明は、前記第２素子分離部が、前記半導体層の表面から前記第１素子分離部と同じ深さに掘り下がった溝に、前記第１素子分離部に埋設される絶縁体と同じ絶縁体を埋設することによって形成されている、請求項２に記載の半導体装置である。
請求項４記載の発明は、チャネル領域側端部に、深さが浅く、かつ不純物濃度が低い部分をそれぞれ有するソース領域およびドレイン領域を備えた電界効果トランジスタを含む、請求項２または３に記載の半導体装置である。
請求項５記載の発明は、前記低耐圧ＣＭＯＳトランジスタのゲート絶縁膜が、前記ＣＭＯＳトランジスタのゲート絶縁膜よりも薄い、請求項２〜４のいずれか一項に記載の半導体装置である。
請求項６記載の発明は、前記低耐圧ＣＭＯＳトランジスタがプレーナ型の素子で形成されている、請求項２〜５のいずれか一項に記載の半導体装置である。
請求項７記載の発明は、前記半導体層が第１導電型を有し、前記ドレイン領域が前記第１導電型と異なる第２導電型を有し、前記ＣＭＯＳトランジスタが、前記第２導電型のＣＭＯＳトランジスタ用ウェル内に形成されており、前記低耐圧ＣＭＯＳトランジスタが、前記第２導電型の低耐圧ＣＭＯＳトランジスタ用ウェル内に形成されており、前記第１素子分離部が、前記ＣＭＯＳトランジスタと前記ドレイン領域との間に配置されており、前記第２素子分離部が、前記ＣＭＯＳトランジスタと前記低耐圧ＣＭＯＳトランジスタとの間に配置されており、前記第１素子分離部および前記第２素子分離部の下方にそれぞれ設けられた第１導電型領域をさらに含み、前記第１素子分離部の下方に設けられた前記第１導電型領域と前記ドレイン領域との間に間隔が空けられており、前記第２素子分離部の下方に設けられた前記第１導電型領域が、前記ＣＭＯＳトランジスタ用ウェルおよび前記低耐圧ＣＭＯＳトランジスタ用ウェルに接している、請求項２〜６のいずれか一項に記載の半導体装置である。
請求項８記載の発明は、前記ＣＭＯＳトランジスタは、チャネル領域側端部に、深さが浅く、かつ不純物濃度が低い部分をそれぞれ有するソース領域およびドレイン領域を備えた電界効果トランジスタを含む、請求項１〜７のいずれか一項に記載の半導体装置である。
請求項９記載の発明は、前記ＣＭＯＳトランジスタがプレーナ型の素子で形成されている、請求項１〜８のいずれか一項に記載の半導体装置である。
【発明を実施するための最良の形態】
【００１２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。
半導体装置１は、Ｐ型の半導体基板（たとえば、シリコン基板）２上に、ＨＶＮＭＯＳＦＥＴ（高耐圧ＮＭＯＳＦＥＴ）３、ＭＶＣＭＯＳＦＥＴ（中耐圧ＣＭＯＳＦＥＴ）４およびＬＶＣＭＯＳＦＥＴ（低耐圧ＣＭＯＳＦＥＴ）トランジスタ５を備えている。
【００１３】
半導体基板２の表層部には、ＨＶＮＭＯＳＦＥＴ３、ＭＶＣＭＯＳＦＥＴ４およびＬＶＣＭＯＳＦＥＴ５を互いに分離するための素子分離部７が形成されている。素子分離部７は、ＨＶＮＭＯＳＦＥＴ３、ＭＶＣＭＯＳＦＥＴ４およびＬＶＣＭＯＳＦＥＴ５がそれぞれ形成される領域を矩形状に取り囲んでいる。そして、素子分離部７は、半導体基板２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）に、ＳｉＯ２などの絶縁体を埋設した構造を有している。絶縁体は、半導体基板２の表面よりも上方に少し突出している。
【００１４】
ＨＶＮＭＯＳＦＥＴ３が形成される領域（以下「ＨＶＮＭＯＳＦＥＴ形成領域」という。）には、この領域を矩形状に取り囲む素子分離部７の１辺に沿って、ディープＮ型ウェル８が形成されている。ディープＮ型ウェル８は、半導体基板２に潜った状態に設けられており、たとえば、その最上部が半導体基板２の表面から０．２〜０．５μｍだけ下方に離間している。ディープＮ型ウェル８の最上部から最深部までの厚さは、たとえば、１．５〜２．５μｍである。
【００１５】
なお、以下では、ディープＮ型ウェル８が沿う素子分離部７の１辺を「ドレイン側部分」という。
また、ＨＶＮＭＯＳＦＥＴ形成領域には、素子分離部７と同じ構造を有するドレイン−ゲート分離部９が形成されている。すなわち、ドレイン−ゲート分離部９は、半導体基板２の表面から素子分離部７と同じ深さに掘り下がった溝に、素子分離部７と同じ絶縁体を埋設した構造を有している。ドレイン−ゲート分離部９は、素子分離部７のドレイン側部分に対して、それらの対向方向におけるディープＮ型ウェル８の幅よりも狭い間隔を空けて、平行をなして延びている。ドレイン−ゲート分離部９の最深部は、ディープＮ型ウェル８内に位置している。
【００１６】
素子分離部７のドレイン側部分とドレイン−ゲート分離部９との間には、Ｎ型ウェル１０が形成されている。Ｎ型ウェル１０の最深部は、ディープＮ型ウェル８内に位置している。
Ｎ型ウェル１０の表層部、具体的に半導体基板２の表面とディープＮ型ウェル８との間には、Ｎ型ウェル１０よりもＮ型不純物が高濃度にドープされたＮ＋型のコンタクト領域１１が形成されている。
【００１７】
また、ＨＶＮＭＯＳＦＥＴ形成領域には、半導体基板２の表層部に、素子分離部７におけるドレイン側部分と対向する辺に沿って、Ｐ型ウェル１２が形成されている。
なお、以下では、素子分離部７におけるドレイン側部分と対向する辺を「ソース側部分」という。
Ｐ型ウェル１２の表層部には、素子分離部７のソース側部分に沿って、Ｎ型のソース領域１３が形成されている。ソース領域１３は、素子分離部７のソース側部分と接している。また、ソース領域１３は、そのソース側部分に接する側と反対側の端縁がＰ型ウェル１２の周縁よりもソース側部分寄りに位置し、ディープＮ型ウェル８に対して適当な間隔を空けて離間している。
【００１８】
素子分離部７のソース側部分とドレイン−ゲート分離部９との間における半導体基板２上には、ドレイン−ゲート分離部９に沿って、ＳｉＯ２からなるゲート絶縁膜１４が形成されている。ゲート絶縁膜１４は、ドレイン−ゲート分離部９と接している。また、ゲート絶縁膜１４は、そのドレイン−ゲート分離部９に接する側と反対側の端縁がＰ型ウェル１２上に位置し、その端縁とソース領域１３との間には、微小な間隔が形成されている。ゲート絶縁膜１４の上面は、ドレイン−ゲート分離部９の上面とほぼ面一をなしている。
【００１９】
ゲート絶縁膜１４およびドレイン−ゲート分離部９上に跨って、ポリシリコンからなるゲート電極１５が形成されている。ゲート電極１５のソース領域１３側の端面は、ゲート絶縁膜１４の端面とほぼ面一をなしている。
ゲート電極１５の周囲には、ＳｉＮ（窒化シリコン）からなるサイドウォール１６が形成されている。このサイドウォール１６によって、ゲート電極１５の側面が取り囲まれて覆われている。また、ドレイン−ゲート分離部９およびサイドウォール１６によって、ゲート絶縁膜１４の側面が取り囲まれて覆われている。
【００２０】
ディープＮ型ウェル８、Ｎ型ウェル１０およびコンタクト領域１１は、ＨＶＮＭＯＳＦＥＴ３のドレイン領域をなしている。そして、そのドレイン領域とゲート絶縁膜１４との間には、ドレイン−ゲート分離部９が介在されている。このドレイン−ゲート分離部９によって、ドレイン領域とゲート絶縁膜１４とは、それらの間に間隔を空けた非接触な状態に分離されている。
ドレイン−ゲート分離部９は、ソース領域１３側の第１側面、ソース領域１３とは反対側の第２側面、ならびに前記第１側面および前記第２側面をつなぐ底面を有している。そして、前記ドレイン領域は、ドレイン−ゲート分離部９の前記第１側面、前記第２側面および前記底面に接している。ドレインゲート分離部９に対してソース領域１３側においては、Ｎ型のドレイン領域とゲート絶縁膜１４との間に入り込んで半導体基板２のＰ型の領域が設けられており、このＰ型の領域は、ドレイン領域とゲート絶縁膜１４との間において、ドレイン−ゲート分離部９の前記第１側面に接しており、ドレイン領域とゲート絶縁膜１４とが接しないように分離している。
【００２１】
ＨＶＮＭＯＳＦＥＴ３では、ドレイン領域とゲート絶縁膜１４とが離間していることにより、ドレイン領域とゲート絶縁膜１４との間に形成される電界が弱電界となる。そのため、ドレイン領域およびゲート絶縁膜１４の近傍に電界集中が生じるのを防止することができ、その電界集中によるゲート絶縁膜１４の破壊を防止することができる。したがって、ゲート絶縁膜１４を薄くしても、高耐圧を実現することができる。たとえば、ゲート絶縁膜１４の膜厚を１３０Å以下にしても、３０Ｖ程度の高耐圧を実現することができる。しかも、ゲート絶縁膜１４を薄くすることによって、オン抵抗を下げることができる。その結果、ＨＶＭＯＳＦＥＴ３の耐圧の向上およびオン抵抗の低減を達成することができる。
【００２２】
また、ドレイン領域とゲート絶縁膜１４とが離間し、ドレイン領域（ディープＮ型ウェル８）の界面の大部分が半導体基板２と接しているので、ドレイン領域にサージ電圧が入力されたときに、サージ電流は、ドレイン領域から半導体基板２に分散して流れる。したがって、サージ電流がドレイン領域からゲート絶縁膜１４へは流れず、また、ドレイン領域とゲート絶縁膜１４との間での電界集中も生じない。よって、ＨＶＮＭＯＳＦＥＴ３は、高ＥＳＤ耐性を発揮することができる。
【００２３】
ＭＶＣＭＯＳＦＥＴ４は、プレーナ型のＮＭＯＳＦＥＴ１７およびＰＭＯＳＦＥＴ１８からなる。ＮＭＯＳＦＥＴ１７およびＰＭＯＳＦＥＴ１８は、ＨＶＮＭＯＳＦＥＴ３よりも低い耐圧（たとえば、耐圧３〜１０Ｖ）を有している。
ＭＶＣＭＯＳＦＥＴ４が形成される領域には、ディープＮ型ウェル１９が形成されている。また、その領域には、素子分離部７と同じ構造を有するＰＮ分離部２０が形成されている。すなわち、ＰＮ分離部２０は、半導体基板２の表面から素子分離部７と同じ深さに掘り下がった溝に、素子分離部７と同じ絶縁体を埋設した構造を有している。このＰＮ分離部２０によって、ＭＶＣＭＯＳＦＥＴが形成される領域は、ＮＭＯＳＦＥＴ１７が形成されるＮＭＯＳＦＥＴ形成領域と、ＰＭＯＳＦＥＴ１８が形成されるＰＭＯＳＦＥＴ形成領域とに分けられている。
【００２４】
ＮＭＯＳＦＥＴ形成領域には、ディープＮ型ウェル１９の表層部に、Ｐ型ウェル２１が形成されている。このＰ型ウェル２１の表層部には、チャネル領域２２を挟んで、Ｎ＋型のソース領域２３およびドレイン領域２４が形成されている。ソース領域２３およびドレイン領域２４のチャネル領域２２側の端部は、その深さが浅く、かつ不純物濃度が低くされている。すなわち、ＮＭＯＳＦＥＴ１７では、ＬＤＤ構造が適用されており、短チャネル効果の防止が図られている。
【００２５】
チャネル領域２２上には、ＳｉＯ２からなるゲート絶縁膜２５が形成されている。このゲート絶縁膜２５は、ＨＶＭＯＳＦＥＴ３のゲート絶縁膜１４と同じ膜厚を有している。ゲート絶縁膜２５上には、ポリシリコンからなるゲート電極２６が形成されている。ゲート電極２６の周囲には、ＳｉＮからなるサイドウォール２７が形成されており、このサイドウォール２７によって、ゲート絶縁膜２５およびゲート電極２６の側面が取り囲まれて覆われている。
【００２６】
ＰＭＯＳＦＥＴ形成領域には、ディープＮ型ウェル１９の表層部に、Ｎ型ウェル２８が形成されている。このＮ型ウェル２８の表層部には、チャネル領域２９を挟んで、Ｐ＋型のソース領域３０およびドレイン領域３１が形成されている。ソース領域３０およびドレイン領域３１のチャネル領域２９側の端部は、その深さが浅く、かつ不純物濃度が低くされている。すなわち、ＰＭＯＳＦＥＴ１８では、ＬＤＤ構造が適用されており、短チャネル効果の防止が図られている。
【００２７】
チャネル領域２９上には、ＳｉＯ２からなるゲート絶縁膜３２が形成されている。このゲート絶縁膜３２は、ＨＶＭＯＳＦＥＴ３のゲート絶縁膜１４と同じ膜厚を有している。ゲート絶縁膜３２上には、ポリシリコンからなるゲート電極３３が形成されている。ゲート電極３３の周囲には、ＳｉＮからなるサイドウォール３４が形成されており、このサイドウォール３４によって、ゲート絶縁膜３２およびゲート電極３３の側面が取り囲まれて覆われている。
【００２８】
ＬＶＣＭＯＳＦＥＴ５は、プレーナ型のＮＭＯＳＦＥＴ３５およびＰＭＯＳＦＥＴ３６からなる。ＮＭＯＳＦＥＴ３５およびＰＭＯＳＦＥＴ３６は、ＮＭＯＳＦＥＴ１７およびＰＭＯＳＦＥＴ１８よりも低い耐圧（たとえば、耐圧１〜５Ｖ）を有している。
ＬＶＣＭＯＳＦＥＴ５が形成される領域には、ディープＮ型ウェル３７が形成されている。
【００２９】
また、その領域には、素子分離部７と同じ構造を有するＰＮ分離部３８が形成されている。すなわち、ＰＮ分離部３８は、半導体基板２の表面から素子分離部７と同じ深さに掘り下がった溝に、素子分離部７と同じ絶縁体を埋設した構造を有している。このＰＮ分離部３８によって、ＬＶＣＭＯＳＦＥＴが形成される領域は、ＮＭＯＳＦＥＴ３５が形成されるＮＭＯＳＦＥＴ形成領域と、ＰＭＯＳＦＥＴ３６が形成されるＰＭＯＳＦＥＴ形成領域とに分けられている。
【００３０】
ＮＭＯＳＦＥＴ形成領域には、ディープＮ型ウェル３７の表層部に、Ｐ型ウェル３９が形成されている。このＰ型ウェル３９の表層部には、チャネル領域４０を挟んで、Ｎ＋型のソース領域４１およびドレイン領域４２が形成されている。ソース領域４１およびドレイン領域４２のチャネル領域４０側の端部は、その深さが浅く、かつ不純物濃度が低くされている。すなわち、ＮＭＯＳＦＥＴ３５では、ＬＤＤ構造が適用されており、短チャネル効果の防止が図られている。
【００３１】
チャネル領域４０上には、ＳｉＯ２からなるゲート絶縁膜４３が形成されている。このゲート絶縁膜４３は、ＨＶＭＯＳＦＥＴ３のゲート絶縁膜１４よりも薄い。ゲート絶縁膜４３上には、ポリシリコンからなるゲート電極４４が形成されている。ゲート電極４４の周囲には、ＳｉＮからなるサイドウォール４５が形成されており、このサイドウォール４５によって、ゲート絶縁膜４３およびゲート電極４４の側面が取り囲まれて覆われている。
【００３２】
ＰＭＯＳＦＥＴ形成領域には、ディープＮ型ウェル３７の表層部に、Ｎ型ウェル４６が形成されている。このＮ型ウェル４６の表層部には、チャネル領域４７を挟んで、Ｐ＋型のソース領域４８およびドレイン領域４９が形成されている。ソース領域４８およびドレイン領域４９のチャネル領域４７側の端部は、その深さが浅く、かつ不純物濃度が低くされている。すなわち、ＰＭＯＳＦＥＴ３６では、ＬＤＤ構造が適用されており、短チャネル効果の防止が図られている。
【００３３】
チャネル領域４７上には、ＳｉＯ２からなるゲート絶縁膜５０が形成されている。このゲート絶縁膜５０は、ＨＶＭＯＳＦＥＴ３のゲート絶縁膜１４よりも薄く、ＮＭＯＳＦＥＴ３７のゲート絶縁膜４３と同じ膜厚を有している。ゲート絶縁膜５０上には、ポリシリコンからなるゲート電極５１が形成されている。ゲート電極５１の周囲には、ＳｉＮからなるサイドウォール５２が形成されており、このサイドウォール５２によって、ゲート絶縁膜５０およびゲート電極５１の側面が取り囲まれて覆われている。
【００３４】
また、素子分離部７の下方には、Ｐ型ウェル５３が素子分離部７と接して形成されている。ＨＶＮＭＯＳＦＥＴ３とＭＶＣＭＯＳＦＥＴ４との間の素子分離部７（第１素子分離部）の下方に設けられたＰ型ウェル５３は、ＨＶＮＭＯＳＦＥＴ３のドレイン領域（ディープウェル８）から間隔を空けて配置されている。また、ＭＶＣＭＯＳＦＥＴ４とＬＶＣＭＯＳＦＥＴ５との間の素子分離部７（第２素子分離部）の下方に設けられたＰ型ウェル５３は、ディープウェル１９，３７に接している。
図２Ａ〜図２Ｅは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、図２Ａに示すように、反応性イオンエッチングにより、半導体基板２の表層部に、素子分離部７、ドレイン−ゲート分離部９、ＰＮ分離部２０，３８に対応する溝が形成される。その後、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学的気相蒸着）法により、半導体基板２上に、ＳｉＯ２膜が各溝を埋め尽くす厚さに堆積される。そして、ＳｉＯ２膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみＳｉＯ２膜が残されることにより、素子分離部７、ドレイン−ゲート分離部９およびＰＮ分離部２０，３８が形成される。ＳｉＯ２膜の選択的な除去は、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により達成することができる。
【００３５】
次に、図２Ｂに示すように、フォトリソグラフィ技術により、半導体基板２上に、ディープＮ型ウェル８，１９，３７を形成すべき領域にそれぞれ対向する開口を有するレジスト膜６１が形成される。そして、レジスト膜６１をマスクとして、半導体基板２にＮ型不純物（たとえば、ヒ素イオン）が注入されることにより、ディープＮ型ウェル８，１９，３７が形成される。レジスト膜６１は、Ｎ型不純物の注入後に除去される。
【００３６】
この後、図２Ｃに示すように、フォトリソグラフィ技術により、半導体基板２上に、Ｎ型ウェル１０，２８，４６を形成すべき領域にそれぞれ対向する開口を有するレジスト膜６２が形成される。そして、レジスト膜６２をマスクとして、半導体基板２にＮ型不純物が注入されることにより、Ｎ型ウェル１０，２８，４６が形成される。レジスト膜６２は、Ｎ型不純物の注入後に除去される。
【００３７】
つづいて、図２Ｄに示すように、フォトリソグラフィ技術により、半導体基板２上に、Ｐ型ウェル１２，２１，３９，５３を形成すべき領域にそれぞれ対向する開口を有するレジスト膜６３が形成される。そして、レジスト膜６３をマスクとして、半導体基板２にＰ型不純物（たとえば、ホウ素イオン）が注入されることにより、Ｐ型ウェル１２，２１，３９，５３が形成される。レジスト膜６３は、Ｐ型不純物の注入後に除去される。
【００３８】
レジスト膜６３の除去後、図２Ｅに示すように、熱酸化法によって、半導体基板２の表面上に、ＳｉＯ２膜６４が形成される。具体的には、１回目の熱酸化工程において、半導体基板２の表面全域に、所定の膜厚のＳｉＯ２膜が形成される。その後、ＬＶＣＭＯＳＦＥＴ５が形成される領域上のＳｉＯ２膜のみが選択的に除去される。そして、２回目の熱酸化工程において、そのＳｉＯ２膜の選択的な除去により露出した半導体基板２上にＳｉＯ２膜が形成されるとともに、ＨＶＭＯＳＦＥＴ３およびＭＶＣＭＯＳＦＥＴ４が形成される領域上に残存するＳｉＯ２膜がさらに成長する（膜厚が増す）。これにより、ＬＶＣＭＯＳＦＥＴ５が形成される領域とＨＶＭＯＳＦＥＴ３およびＭＶＣＭＯＳＦＥＴ４が形成される領域とで膜厚の異なるＳｉＯ２膜６４が得られる。
【００３９】
次いで、ＳｉＯ２膜６４上に、熱ＣＶＤ法によって、ポリシリコン膜が形成される。その後、ポリシリコン膜が選択的に除去されることにより、ゲート電極１５，２６，３３，４４，５１が形成される。ポリシリコン膜の選択的な除去は、たとえば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により達成される。さらに、ＳｉＯ２膜６４上の全域にＳｉＮ膜が形成され、このＳｉＮ膜がエッチバックされることにより、ゲート電極１５，２６，３３，４４，５１の周囲に、それぞれサイドウォール１６，２７，３４，４５，５２（図１参照）が形成される。このとき、ＳｉＯ２膜６４におけるゲート電極１５，２６，３３，４４，５１およびサイドウォール１６，２７，３４，４５，５２と対向していない部分が除去されることにより、図１に示すように、ゲート絶縁膜１４，２５，３２，４３，５０が形成される。
【００４０】
この後、Ｎ型ウェル２８，４６の表層部に、Ｐ型不純物が低濃度に注入され、Ｐ型ウェル２１，３９の表層部に、Ｎ型不純物が低濃度に注入される。次いで、Ｎ型ウェル１０，２８，４６の表層部に、それらの表面の露出する部分からＰ型不純物が高濃度に注入されることにより、コンタクト領域１１およびドレイン領域２４，３１，４２，４９が形成される。また、Ｐ型ウェル１２，２１，３９の表層部に、それらの表面の露出する部分からＮ型不純物が高濃度に注入されることにより、ソース領域１３，２３，３０，４１，４８が形成される。
【００４１】
以上の過程を経て、図１に示す構造の半導体装置が得られる。
この製造方法によれば、ドレイン−ゲート分離部９を、素子分離部７、ＰＮ分離部２０，３８と同じ工程で形成することができる。また、ＭＶＣＭＯＳＦＥＴ４およびＬＶＣＭＯＳＦＥＴ５を形成する過程で、ＨＶＮＭＯＳＦＥＴ３を形成することができる。したがって、ＭＶＣＭＯＳＦＥＴ４およびＬＶＣＭＯＳＦＥＴ５の製造工程に新たな工程を追加することなく、ＭＶＣＭＯＳＦＥＴ４およびＬＶＣＭＯＳＦＥＴ５が搭載される半導体基板２上に、ＨＶＮＭＯＳＦＥＴ３を形成することができる。
【００４２】
なお、前述の処理以外にも、イオンを活性化させるためのアニール処理などが必要に応じて適宜に行われる。
図３は、本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。この図３において、図１に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。
【００４３】
図３に示す半導体装置１では、半導体基板２上に、Ｐ型エピタキシャル層６が積層されている。そして、Ｐ型エピタキシャル層６に、ＨＶＮＭＯＳＦＥＴ３、ＭＶＣＭＯＳＦＥＴ４およびＬＶＣＭＯＳＦＥＴ５を構成する各部と、ＨＶＮＭＯＳＦＥＴ３、ＭＶＣＭＯＳＦＥＴ４およびＬＶＣＭＯＳＦＥＴ５を互いに分離するための素子分離部７とが形成されている。
【００４４】
この構造においても、図１に示す構造と同様の作用効果を得ることができる。
以上、本発明の実施形態を説明したが、本発明は他の形態で実施することもできる。たとえば、高耐圧ＭＯＳＦＥＴとして、ＨＶＮＭＯＳＦＥＴ３を例にとったが、このＨＶＮＭＯＳＦＥＴ３に代えて、ＨＶＮＭＯＳＦＥＴ３における各半導体部分の導電型を反転した（Ｎ型の部分がＰ型である）構造を有する、高耐圧ＰＭＯＳＦＥＴが半導体基板２に搭載されてもよい。
【００４５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２Ａ】半導体装置の製造工程を示す図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図３】本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図４】ＭＯＳＦＥＴの基本的な構造を示す図解的な断面図である。
【符号の説明】
【００４７】
１    半導体装置
２    半導体基板（半導体層）
３    ＨＶＮＭＯＳＦＥＴ
４    ＭＶＣＭＯＳＦＥＴ
５    ＬＶＣＭＯＳＦＥＴ
６    Ｐ型エピタキシャル層（半導体層）
７    素子分離部
８    ディープＮ型ウェル
９    ドレイン−ゲート分離部
１０  Ｎ型ウェル
１１  コンタクト領域
１３  ソース領域
１４  ゲート絶縁膜
１５  ゲート電極
【図１】
0005172223.tif 000002
【図２Ａ】
0005172223.tif 000003
【図２Ｂ】
0005172223.tif 000004
【図２Ｃ】
0005172223.tif 000005
【図２Ｄ】
0005172223.tif 000006
【図２Ｅ】
0005172223.tif 000007
【図３】
0005172223.tif 000008
【図４】
0005172223.tif 000009