(57)【要約】本発明の横型短チャネルＤＭＯＳは、Ｎ−型の半導体領域１１０に形成され、逆バイアス時に前記Ｎ−型の半導体領域１１０の表面がほぼ空乏化される横型短チャネルＤＭＯＳである。そして、本発明の横型短チャネルＤＭＯＳ１０Ａは、Ｐ−型の半導体基板１０８の一方の表面近傍に形成されたＮ−型のエピタキシャル層１１０と、このＮ−型のエピタキシャル層１１０の表面近傍に形成されチャネル形成領域Ｃを含むＰ型のウェル１１４と、このＰ型のウェル１１４の表面近傍に形成されたＮ＋型のソース領域１１６と、Ｎ−型のエピタキシャル層１１０の表面近傍に形成されたＮ＋型のドレイン領域１１８と、Ｎ＋型のソース領域１１６からＮ＋型のドレイン領域１１８に至る領域のうち少なくともチャネル形成領域Ｃの上部にゲート絶縁膜１２０を介して形成されたゲート電極１２２と、を備えている。本発明の横型短チャネルＤＭＯＳ１０Ａは、さらに、Ｎ−型のエピタキシャル層１１０の表面近傍に形成され、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するとともにＮ＋型のドレイン領域１１８よりも低濃度のＮ型不純物を含有するＮ＋型のウェル１４０を備え、Ｎ＋型のドレイン領域１１８は、このＮ＋型のウェル１４０の表面近傍に形成されている。  このため、本発明によれば、高耐圧特性を維持しながらオン抵抗を低くして、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。
2005029590.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域に形成され、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される横型短チャネルＤＭＯＳであって、
半導体基板の一方の表面近傍に形成された前記第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、を備えた横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の表面近傍に形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有するとともに前記第１導電型のドレイン領域よりも低濃度の第１導電型の不純物を含有する第１導電型のウェルをさらに備え、
前記第１導電型のドレイン領域は、この第１導電型のウェルの表面近傍に形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項２】
請求項１に記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型のウェルは、１×１０＋１８／ｃｍ３〜３×１０＋２０／ｃｍ３の濃度範囲にある第１導電型の不純物を含有することを特徴とする横型短チャネルＤＭＯＳ。
【請求項３】
請求項１又は２のいずれかに記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型のウェルは、２μｍ以上の深さに形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項４】
請求項１〜３のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の表面近傍における前記第１導電型のウェルと前記第２導電型のウェルとの間の領域に、前記第１導電型のウェル及び前記第２導電型のウェルに接しないように形成されたフローティング状態の第２導電型の拡散層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項５】
請求項３に記載の横型短チャネルＤＭＯＳにおいて、
前記ゲート電極は、前記チャネル形成領域から前記第２導電型の拡散層に至る領域においては前記ゲート絶縁膜を介して前記第１導電型の半導体領域と対峙しており、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域の一部においてはフィールド酸化膜を介して前記第１導電型の半導体領域と対峙しており、
前記第２導電型の拡散層の上部に前記ゲート電極の段差部が形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項６】
請求項４又は５のいずれかに記載の横型短チャネルＤＭＯＳにおいて、前記第２導電型の拡散層における前記第１導電型の半導体領域の表面側には、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型の拡散層がさらに形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項７】
請求項６に記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型の拡散層は、前記第１導電型のウェルと接していることを特徴とする横型短チャネルＤＭＯＳ。
【請求項８】
請求項１〜７のいずれかに記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、この第２導電型のウェルよりも深い拡散深さを有する第２の第２導電型の拡散層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項９】
請求項１〜７のいずれかに記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、前記第２導電型の半導体基板に達する拡散深さを有する第３の第２導電型の拡散層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項１０】
請求項１〜９のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型のソース領域に接続されたソース電極と、
前記第１導電型のドレイン領域に接続されたドレイン電極と、をさらに備え、
前記横型短チャネルＤＭＯＳは、前記ドレイン電極が前記ゲート電極に内包され、かつ、前記ゲート電極が前記ソース電極に内包されるような平面構造を有してなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１１】
請求項１〜１０のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域は、前記半導体基板上に形成されたエピタキシャル層の表面近傍に形成された第１導電型のウェルであることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１２】
請求項１〜１０のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域は、前記半導体基板上に形成された第１導電型のエピタキシャル層であることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１３】
請求項１に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）表面に前記第１導電型の半導体領域が形成された前記半導体基板を準備する第一の工程と、
（ｂ）前記第１導電型の半導体領域の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第三の工程と、
（ｄ）前記ゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第四の工程と、
（ｅ）前記第１導電型の半導体領域の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第２導電型の不純物を打ち込んで、前記第２導電型のウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、少なくともこの第３のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域と前記第１導電型のドレイン領域を形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、層間絶縁膜を形成してこの層間絶縁膜に所定のコンタクトホールを開口し、その後金属層による電極を前記層間絶縁膜上に形成する第七の工程と、をこの順序で含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１４】
請求項１３に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第一の工程と、前記第二の工程との間に、
前記第１導電型の半導体領域の表面に所定の開口部を有する第４のイオン打ち込み用マスクを形成し、この第４のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで第２導電型の拡散層を形成する工程をさらに含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１５】
請求項１乃至１２のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は、電力用ＭＯＳＦＥＴとして好適に用いられる横型短チャネルＤＭＯＳ及びその製造方法に関する。また、本発明は、この横型短チャネルＤＭＯＳを備えた半導体装置に関する。
【背景技術】  図１４は、米国特許４８６６４９５号公報に記載された従来の横型短チャネルＤＭＯＳの断面図である。図１５は、この横型短チャネルＤＭＯＳを備えた半導体装置の平面図である。この横型短チャネルＤＭＯＳ９０においては、Ｐ−型の半導体基板９４０の一方の表面にＮ−型のエピタキシャル層９４８が形成されている。そして、このＮ−型のエピタキシャル層９４８の表面近傍にはチャネル形成領域を含むＰ型のウェルが形成され、このＰ型のウェルの表面近傍にはＮ＋型のソース領域９５６，９５７が形成されている。また、このＮ−型のエピタキシャル層９４８の表面近傍にはＮ＋型のドレイン領域９７０が形成されている。そして、チャネル形成領域の上部にはゲート絶縁膜９６１，９６２を介してゲート電極９６３，９６４が形成されている。
この横型短チャネルＤＭＯＳ９０は、ゲート電極９６３，９６４に与えられる電位によってＮ＋型のソース領域９５６，９５７とＮ＋型のドレイン領域９７０との間を流れる電流を制御可能な横型短チャネルＤＭＯＳであって、高電圧側スイッチング用として用いた場合であってオフ状態のときに（すなわち逆バイアス時に）基板表面がほぼ空乏化される、いわゆるリサーフ型（ＲＥＳＵＲＦ（ＲｅｄｕｃｅｄＳｕｒｆａｃｅＦｉｅｌｄ）Ｔｙｐｅ）の横型短チャネルＤＭＯＳである。逆バイアス時に基板表面がほぼ空乏化されるような状態は、例えばＮ−型のエピタキシャル層９４８の厚さや不純物濃度を適切に調整することにより実現されている。
また、この横型短チャネルＤＭＯＳ９０においては、Ｎ−型のエピタキシャル層９４８の表面近傍におけるＰ型のウェルとＮ＋型のドレイン９７０との間の領域に、電界緩和拡散層としてのフローティング状態のＰ−型の拡散層９７１がさらに形成されている。
このため、この横型短チャネルＤＭＯＳ９０によれば、逆バイアス時に基板表面がほぼ空乏化される構造を有しており、さらに、Ｎ−型のエピタキシャル層９４８の表面近傍におけるＰ型のウェルとＮ＋型のドレイン９７０との間の領域に電界緩和拡散層としてのフローティング状態のＰ−型の拡散層９７１がさらに形成されているため、優れた高耐圧特性を示すようになるとともに、横型短チャネルＤＭＯＳを含む同一基板に低電圧制御、高電圧レベルシフト及びゲート駆動回路を集積することが可能になっている。
しかしながら、このような横型短チャネルＤＭＯＳにおいて、逆バイアス時に基板表面がほぼ空乏化される状態を実現するためには、Ｎ−型のエピタキシャル層９４８の不純物濃度をそれほど高くすることはできず、そのため、横型短チャネルＤＭＯＳのオン時における抵抗が高いという問題点があった。
そこで、本発明は上記の問題を解決するためになされたもので、高耐圧特性を維持しながらオン抵抗を低くして、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することを目的とする。また、本発明は、そのような優れた横型短チャネルＤＭＯＳを製造することができる横型短チャネルＤＭＯＳの製造方法を提供することを目的とする。さらにまた、本発明は、そのような優れた横型短チャネルＤＭＯＳを含む半導体装置を提供することを目的とする。
【発明の開示】
本発明の横型短チャネルＤＭＯＳは、第１導電型の半導体領域に形成され、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される横型短チャネルＤＭＯＳであって、
半導体基板の一方の表面近傍に形成された前記第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、を備えた横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の表面近傍に形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有するとともに前記第１導電型のドレイン領域よりも低濃度の第１導電型の不純物を含有する第１導電型のウェルをさらに備え、
前記第１導電型のドレイン領域は、この第１導電型のウェルの表面近傍に形成されてなることを特徴とする。
このため、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型のドレイン領域は、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型のウェルの表面近傍に形成されてなるため、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流経路となる第１導電型の半導体領域の一部は抵抗の低い第１導電型のウェルと置き換わるため、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を低減することができる。従って、本発明の横型短チャネルＤＭＯＳは、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型のドレイン領域は、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型のウェルの表面近傍に形成されてなるため、前記第１導電型のドレイン領域から前記第１導電型の半導体領域に至るまでの領域における第１導電型の不純物の濃度勾配が段階的に低くなっている。このため、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中が緩和され、その結果耐圧を向上させることができる。
また、前記第１導電型のドレイン領域から前記第１導電型の半導体領域に至るまでの領域における第１導電型の不純物の濃度勾配が段階的に低くなっていることは、平面構造で見ても、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中が抑制され、その結果、ドレイン領域自体を微細にしたり、ドレイン領域に曲率の高い部分を作ったりすることができるようになり、平面構造を設計する際の自由度が高まる。従って、ゲート電極を細かく曲折して沿面距離を伸ばすことなどにより、ゲート幅を広くしてオン抵抗を低減することも容易となる。
また、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型の半導体領域の表面近傍には、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型のウェルが形成されてなるため、この第１導電型のウェルが逆バイアス時に半導体基板側から延びる空乏層を吸収することができるため、前記第１導電型の半導体領域中で電界をより平均して分布させることができ、さらなる耐圧の安定を図ることができるという効果もある。
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型のウェルは、１×１０＋１８／ｃｍ３〜３×１０＋２０／ｃｍ３の濃度範囲にある第１導電型の不純物を含有することが好ましい。
ここで、第１導電型のウェルの不純物濃度を１×１０＋１８／ｃｍ３以上としたのは、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を十分に低減することができるようにするためである。また、第１導電型のウェルの不純物濃度を３×１０＋２０／ｃｍ３以下としたのは、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中を緩和して耐圧を向上させることができるようにするためであり、また前記第１導電型のウェルが逆バイアス時に半導体基板側から延びる空乏層を吸収することにより前記第１導電型の半導体領域中で電界をより平均して分布させてさらなる耐圧の安定を図ることができるようにするためである。
この観点からは、前記第１導電型のウェルは、５×１０＋１８／ｃｍ３〜１×１０＋２０／ｃｍ３の濃度範囲にあることが好ましく、１×１０＋１９／ｃｍ３〜５×１０＋１９／ｃｍ３の濃度範囲にあることがさらに好ましい。
但し、もちろん、第１導電型のウェルにおける第１導電型の不純物の濃度は、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中を緩和して耐圧を向上させる必要があるため、第１導電型のドレイン領域より低濃度に設定される必要がある。
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型のウェルは、１．５μｍ以上の深さに形成されていることが好ましい。
このように構成することにより、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を十分に低減することができるようになる。また、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中を緩和して耐圧を向上させることができるようになる。さらにまた、前記第１導電型のウェルが逆バイアス時に半導体基板側から延びる空乏層を吸収することにより前記第１導電型の半導体領域中で電界をより平均して分布させてさらなる耐圧の安定を図ることができるようになる。
この観点からは、前記第１導電型のウェルは、２μｍ以上の深さに形成されていることが好ましく、２．５μｍ以上の深さに形成されていることがさらに好ましい。
本発明の横型短チャネルＤＭＯＳにおいては、
前記第１導電型の半導体領域の表面近傍における前記第１導電型のウェルと前記第２導電型のウェルとの間の領域に、前記第１導電型のウェル及び前記第２導電型のウェルに接しないように形成されたフローティング状態の第２導電型の拡散層をさらに備えることが好ましい。
このように構成することにより、前記第２導電型のウェルから前記第２導電型の拡散層に至る領域における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、この第２導電型の拡散層を避けてこの第２導電型の拡散層より深い部分（第１導電型の半導体領域）を流れるため、オン抵抗を増加させることもない。
本発明の横型短チャネルＤＭＯＳにおいては、
前記ゲート電極は、前記チャネル形成領域から前記第２導電型の拡散層に至る領域においては前記ゲート絶縁膜を介して前記第１導電型の半導体領域と対峙しており、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域の一部においてはフィールド酸化膜を介して前記第１導電型の半導体領域と対峙しており、
前記第２導電型の拡散層の上部に前記ゲート電極の段差部が形成されてなることが好ましい。
このように構成することにより、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域の一部においては、ゲート電極は比較的厚いフィールド酸化膜を介して前記第１導電型の半導体領域と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性を向上することができる。
また、このとき、前記第２導電型の拡散層の上部に前記ゲート電極の段差部が形成されてなるため、ゲート電極の段差によって局所的に電界強度が高くなるのを前記第２導電型の拡散層により緩和することができ、耐圧の低下を抑制することができる。
本発明の横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層における前記第１導電型の半導体領域の表面側には、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型の拡散層がさらに形成されてなることが好ましい。
このように構成することにより、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、前記第２導電型の拡散層より深い部分（第１導電型の半導体領域）を流れるのに加えて、比較的低抵抗である前記第１導電型の拡散層の部分をも流れることができるようになり、さらにオン抵抗を低減することができる。
また、逆バイアス時における前記第１導電型の拡散層と前記第２導電型の拡散層によるＰＮ接合からの空乏層が延びやすくなることにより電界がさらに分散しさらなる耐圧の安定化を図ることができるという効果もある。
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の拡散層は、前記第１導電型のウェルと接していることも好ましい。
このように構成することにより、前記第１導電型のウェルから前記第１導電型の拡散層に至る電流経路におけるオン抵抗をさらに低減することができる。
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、この第２導電型のウェルよりも深い拡散深さを有する第２の第２導電型の拡散層をさらに備えることも好ましい。
このように構成することにより、最終的にブレークダウンするときの電界強度を低減させることができ、ブレークダウン時の電流許容上限範囲を広げることができる。
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、前記半導体基板に達する拡散深さを有する第３の第２導電型の拡散層をさらに備えることも好ましい。
このように構成することにより、最終的にブレークダウンするときの電界強度を低減させることができ、ブレークダウン時の電流許容上限範囲を広げることができる。また、第１導電型のソース領域に接続されたソース電極と、半導体基板のバイアスを同時に変化させることができるようになるため、第１導電型の半導体領域内の電界強度をさらに緩和することができる。
本発明の横型短チャネルＤＭＯＳは、前記第１導電型のソース領域に接続されたソース電極と、前記第１導電型のドレイン領域に接続されたドレイン電極と、をさらに備え、
前記横型短チャネルＤＭＯＳは、前記ドレイン電極が前記ゲート電極に内包され、かつ、前記ゲート電極が前記ソース電極に内包されるような平面構造を有してなるものであることが好ましい。
このように構成することにより、よりブレークダウンし易い第１導電型のドレイン領域がゲート電極に内包され、かつ、このゲート電極が第１導電型のソース電極に内包されているため、第１導電型のドレイン領域近傍における耐圧安定化を図ることができる。
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域は、前記半導体基板上に形成されたエピタキシャル層の表面近傍に形成された第１導電型のウェルであることが好ましい。
このように構成することにより、このような横型短チャネルＤＭＯＳと他の素子（例えば、論理回路）を集積した半導体装置などにおいては、横型短チャネルＤＭＯＳの耐圧を第１導電型の半導体領域の不純物濃度で制御できるようになる結果、エピタキシャル層の不純物濃度を他の素子（例えば、論理回路）に適した濃度（例えば、第１導電型の半導体領域より低濃度）及び導電型（例えば、第１導電型又は第２導電型）にすることができ、さらに特性の優れた半導体装置とすることができる。
なお、本発明の横型短チャネルＤＭＯＳをＮチャネル型の横型短チャネルＤＭＯＳとして用いる場合には、第１導電型の半導体領域としてＮ−型の半導体領域を選択することになるが、この場合には、エピタキシャル層としてはＮ−型及びＰ−型のいずれの導電型のエピタキシャル層を用いた場合にも、リサーフ型の横型短チャネルＤＭＯＳとすることができる。
また、本発明の横型短チャネルＤＭＯＳをＰチャネル型の横型短チャネルＤＭＯＳとして用いる場合には、第１導電型の半導体領域としてＰ−型の半導体領域を選択することになるが、この場合には、エピタキシャル層としてはＮ−型のエピタキシャル層を用いた場合に、リサーフ型の横型短チャネルＤＭＯＳとすることができる。
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域は、前記半導体基板上に形成された第１導電型のエピタキシャル層であることもまた好ましい。
このように構成することにより、上記の横型短チャネルＤＭＯＳと比較して安価な横型短チャネルＤＭＯＳとなる。
本発明の「横型短チャネルＤＭＯＳの製造方法」は、本発明の「横型短チャネルＤＭＯＳ」を製造するための製造方法であって、
（ａ）表面に第１導電型の半導体領域が形成された半導体基板を準備する第一の工程と、
（ｂ）前記第１導電型の半導体領域の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第三の工程と、
（ｄ）前記ゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第四の工程と、
（ｅ）前記第１導電型の半導体領域の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第２導電型の不純物を打ち込んで、前記第２導電型のウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、少なくとも前記第３のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域と前記第１導電型のドレイン領域を形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、層間絶縁膜を形成してこの層間絶縁膜に所定のコンタクトホールを開口し、その後金属層による電極を前記層間絶縁膜上に形成する第七の工程と、をこの順序で含むことを特徴とする。
このため、本発明の横型短チャネルＤＭＯＳの製造方法によれば、高耐圧特性及び電流駆動特性に優れた本発明の横型短チャネルＤＭＯＳが得られる。
本発明の横型短チャネルＤＭＯＳの製造方法においては、前記第一の工程と前記第二の工程との間に、前記第１導電型の半導体領域の表面に所定の開口部を有する第４のイオン打ち込み用マスクを形成し、この第４のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで第２導電型の拡散層を形成する工程をさらに含むこともできる。
このような方法とすることにより、上記した本発明の横型短チャネルＤＭＯＳに、フローティング状態の第２導電型の拡散層を導入することができ、前記第２導電型のウェルから前記第２導電型の拡散層に至る領域における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
本発明の半導体装置は、本発明の横型短チャネルＤＭＯＳを含むことを特徴とする。
このため、本発明の半導体装置は、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを含むため、優れたパワー制御用の半導体装置となる。
また、本発明の半導体装置は、さらに論理回路を含むものとすることができる。このようにすれば、本発明の半導体装置は、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとこれを制御する論理回路とを含むため、優れたパワー制御用の半導体装置となる。
【図面の簡単な説明】  図１は、実施形態１に係る横型短チャネルＤＭＯＳの断面図である。
図２は、実施形態１に係る横型短チャネルＤＭＯＳの作用効果を説明するための図である。
図３は、実施形態１に係る横型短チャネルＤＭＯＳの作用効果を説明するための図である。
図４は、実施形態１に係る横型短チャネルＤＭＯＳの平面図である。
図５は、実施形態２に係る横型短チャネルＤＭＯＳの断面図である。
図６は、実施形態３に係る横型短チャネルＤＭＯＳの断面図である。
図７は、実施形態４に係る横型短チャネルＤＭＯＳの断面図である。
図８は、実施形態５に係る横型短チャネルＤＭＯＳの断面図である。
図９は、実施形態６に係る横型短チャネルＤＭＯＳの断面図である。
図１０は、実施形態７に係る横型短チャネルＤＭＯＳの断面図である。
図１１は、実施形態８に係る横型短チャネルＤＭＯＳの断面図である。
図１２は、実施形態９に係る横型短チャネルＤＭＯＳの断面図である。
図１３は、実施形態１０に係る横型短チャネルＤＭＯＳの製造方法における各製造工程を示す図である。
図１４は、従来の横型短チャネルＤＭＯＳの断面図である。
図１５は、従来の横型短チャネルＤＭＯＳの平面図である。
【発明を実施するための最良の形態】  以下、図面を用いて、本発明の実施の形態を詳細に説明する。
（実施形態１）
図１は、実施形態１に係る横型短チャネルＤＭＯＳの断面図である。図２及び図３は実施形態１に係る横型短チャネルＤＭＯＳの作用効果を説明するための図である。図４は、実施形態１に係る横型短チャネルＤＭＯＳの平面図である。
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａは、図１に示すように、Ｐ−型の半導体基板（半導体基板）１０８上に形成されたＮ−型のエピタキシャル層（第１導電型の半導体領域）１１０に形成され、図２に示すように、逆バイアス時にＮ−型のエピタキシャル層１１０の表面がほぼ空乏化される、いわゆるリサーフ型の横型短チャネルＤＭＯＳ１０Ａである。
そして、この横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ−型のエピタキシャル層１１０の表面近傍にはチャネル形成領域Ｃを含むＰ型のウェル（第２導電型のウェル）１１４が形成され、このＰ型のウェル１１４の表面近傍にはＮ＋型のソース領域（第１導電型のソース領域）１１６が形成されている。また、Ｎ−型のエピタキシャル層１１０の表面近傍にはＮ＋型のウェル（第１導電型のウェル）１４０が形成され、Ｎ＋型のウェル１４０の表面近傍にはＮ＋型のドレイン領域（第１導電型のドレイン領域）１１８が形成されている。また、Ｎ＋型のソース領域１１６からＮ＋型のドレイン領域１１８に至る領域のうちチャネル形成領域Ｃの上部にはゲート絶縁膜１２０を介してゲート電極１２２が形成されている。
そして、Ｎ＋型のウェル１４０は、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するとともにＮ＋型のドレイン領域１１８よりも低濃度のＮ型不純物を含有している。
このため、この横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ＋型のドレイン領域１１８は、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するＮ＋型のウェル１４０の表面近傍に形成されてなるため、オン時におけるＮ＋型のドレイン領域１１８からＮ＋型のソース領域１１６への電流経路となるＮ−型のエピタキシャル層１１０の一部は抵抗の低いＮ＋型のウェル１４０と置き換わるため、逆バイアス時にＮ−型のエピタキシャル層１１０の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を低減することができる。従って、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａは、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
また、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ＋型のドレイン領域１１８は、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するＮ＋型のウェル１４０の表面近傍に形成されてなるため、Ｎ＋型のドレイン領域１１８からＮ−型のエピタキシャル層１１０に至るまでの領域におけるＮ型不純物の濃度勾配が段階的に低くなっている。このため、Ｎ＋型のドレイン領域１１８の表面（図３のＡで示した曲率の大きい部分）における電界集中が緩和され、その結果耐圧を向上させることができる。
また、Ｎ＋型のドレイン領域１１８からＮ−型のエピタキシャル層１１０に至るまでの領域におけるＮ型の不純物の濃度勾配が段階的に低くなっていることは、平面構造で見ても、Ｎ＋型のドレイン領域１１８の表面（例えば図３のＡの部分）における電界集中が抑制され、その結果、ドレイン領域自体を微細にしたり、ドレイン領域に曲率の高い部分を作ったりすることができるようになり、平面構造を設計する際の自由度が高まる。従って、図４に示すように、ゲート電極１２２を細かく曲折して沿面距離を伸ばすことなどにより、ゲート幅を広くしてオン抵抗を低減することも容易となる。
また、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ−型のエピタキシャル層１１０の表面近傍には、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するＮ＋型のウェル１４０が形成されてなるため、このＮ＋型のウェル１４０が逆バイアス時にＰ−型の半導体基板１０８側から延びる空乏層を吸収することができるため、Ｎ−型のエピタキシャル層１１０中で電界をより平均して分布させることができ、さらなる耐圧の安定を図ることができるという効果もある。
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ＋型のウェル１４０は、例えば２×１０＋１９／ｃｍ３の第１導電型の不純物を含有している。このため、逆バイアス時にＮ−型のエピタキシャル層１１０の表面がほぼ空乏化される条件のもとにおいてもオン抵抗が十分に低減され、Ｎ＋型のドレイン領域１１８の表面（例えば図３のＡ部分）における電界集中を緩和して耐圧を向上させるようになり、またＮ＋型のウェル１４０が逆バイアス時にＰ−型の半導体基板１０８側から延びる空乏層を吸収することによりＮ−型のエピタキシャル層１１０中で電界をより平均して分布させてさらなる耐圧の安定を図ることができるようになる。
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ＋型のウェル１４０は、４μｍの深さに形成されている。このため、逆バイアス時にＮ−型のエピタキシャル層１１０の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を十分に低減することができるようになるまた、また、Ｎ＋型のドレイン領域１１８の表面（例えば図３のＡ部分）における電界集中を緩和して耐圧を向上させることができるようになる。さらにまた、Ｎ＋型のウェル１４０が逆バイアス時にＰ−型の半導体基板１０８側から延びる空乏層を吸収することによりＮ−型のエピタキシャル層１１０中で電界をより平均して分布させてさらなる耐圧の安定を図ることができるようになる。
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ−型のエピタキシャル層１１０の表面近傍におけるＮ＋型のウェル１４０とＰ型のウェル１１４との間の領域に、Ｎ＋型のウェル１４０及びＰ型のウェル１１４に接しないようにフローティング状態のＰ−型の拡散層（第２導電型の拡散層）１３４がさらに形成されている。
このため、Ｐ型のウェル１１４からＰ−型の拡散層１３４に至る領域における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＮ＋型のドレイン領域１１８からＮ＋型のソース領域１１６への電流は、このＰ−型の拡散層１３４を避けてこのＰ−型の拡散層１３４より深い部分（Ｎ−型のエピタキシャル層１１０）を流れるため、オン抵抗を増加させることもない。
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａにおいては、ゲート電極１２２は、チャネル形成領域ＣからＰ−型の拡散層１３４に至る領域においてはゲート絶縁膜１２０を介してＮ−型のエピタキシャル層１１０と対峙しており、Ｐ−型の拡散層１３４からＮ＋型のドレイン領域１１８に至る領域の一部においてはフィールド酸化膜１３０を介してＮ−型のエピタキシャル層１１０と対峙している。そして、Ｐ−型の拡散層１３４上部にゲート電極１２２の段差部が形成されている。
このため、Ｐ−型の拡散層１３４からＮ＋型のドレイン領域１１８に至る領域の一部においては、ゲート電極１２２は比較的厚いフィールド酸化膜１３０を介してＮ−型のエピタキシャル層１１０と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性を向上することができる。
また、このとき、Ｐ−型の拡散層１３４の上部にゲート電極１２２の段差部が形成されてなるため、ゲート電極１２２の段差によって局所的に電界強度が高くなるのをＰ−型の拡散層１３４により緩和することができ、耐圧の低下を抑制することができる。
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａは、図１に示すように、Ｎ＋型のソース領域１１６に接続されたソース電極１２６と、Ｎ＋型のドレイン領域１１８に接続されたドレイン電極１２８と、をさらに備えている。そして、図４に示すように、この横型短チャネルＤＭＯＳ１０Ａは、ドレイン電極１２８がゲート電極１２２に内包され、かつ、ゲート電極１２２がソース電極１２６に内包されるような平面構造を有している。このように構成することにより、よりブレークダウンし易いＮ＋型のドレイン領域１１８がゲート電極１２２に内包され、かつ、このゲート電極１２２がＮ＋型のソース電極１１６に内包されているため、Ｎ＋型のドレイン領域１１８近傍における耐圧安定化を図ることができる。
（実施形態２）
図５は、実施形態２に係る横型短チャネルＤＭＯＳの断面図である。実施形態２に係る横型短チャネルＤＭＯＳ１０Ｂは、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図５に示すように、Ｐ−型の拡散層１３４におけるＮ−型のエピタキシャル層１１０の表面側には、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するＮ−型の拡散層１３６がさらに形成されている点で異なっている。
このため、実施形態２に係る横型短チャネルＤＭＯＳ１０Ｂによれば、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、オン時におけるＮ＋型のドレイン領域１１８からＮ＋型のソース領域１１６への電流は、Ｐ−型の拡散層１３４より深い部分（Ｎ−型のエピタキシャル層１１０）を流れるのに加えて、比較的低抵抗であるＮ−型の拡散層１３６の部分をも流れることができるようになり、さらにオン抵抗を低減することができる。
また、逆バイアス時におけるＮ−型の拡散層１３６とＰ−型の拡散層１３４とによるＰＮ接合からの空乏層が延びやすくなることにより電界がさらに分散しさらなる耐圧の安定化を図ることができるという効果もある。
（実施形態３）
図６は、実施形態３に係る横型短チャネルＤＭＯＳの断面図である。実施形態３に係る横型短チャネルＤＭＯＳ１０Ｃは、実施形態２に係る横型短チャネルＤＭＯＳ１０Ｂとよく似た構造を有しているが、図６に示すように、Ｎ−型の拡散層１３６は、Ｎ＋型のウェル１４０と接している点で異なっている。
このため、実施形態３に係る横型短チャネルＤＭＯＳ１０Ｃによれば、実施形態２に係る横型短チャネルＤＭＯＳ１０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、Ｎ＋型のウェル１４０からＮ−型の拡散層１３６に至る電流経路におけるオン抵抗をさらに低減することができる。
（実施形態４）
図７は、実施形態４に係る横型短チャネルＤＭＯＳの断面図である。実施形態４に係る横型短チャネルＤＭＯＳ１０Ｄは、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図７に示すように、Ｎ−型のエピタキシャル層１１０の平面方向におけるＰ型のウェル１１４の内側の領域には、このＰ型のウェル１１４よりも高濃度のＰ型不純物を含み、このＰ型のウェル１１４よりも深い拡散深さを有する第２のＰ＋型の拡散層１４２をさらに備えている点で異なっている。
このため、実施形態４に係る横型短チャネルＤＭＯＳ１０Ｄによれば、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、最終的にブレークダウンするときの電界強度を低減させることができ、ブレークダウン時の電流許容上限範囲を広げることができる。
（実施形態５）
図８は、実施形態５に係る横型短チャネルＤＭＯＳの断面図である。実施形態５に係る横型短チャネルＤＭＯＳ１０Ｅは、実施形態４に係る横型短チャネルＤＭＯＳ１０Ｄとよく似た構造を有しているが、図８に示すように、Ｎ−型のエピタキシャル層１１０の平面方向におけるＰ型のウェル１１４の内側の領域には、このＰ型のウェル１１４よりも高濃度のＰ型不純物を含み、Ｐ−型の半導体基板１０８に達する拡散深さを有する第３のＰ＋型の拡散層をさらに備えている点で異なっている。
このため、実施形態５に係る横型短チャネルＤＭＯＳ１０Ｅによれば、実施形態４に係る横型短チャネルＤＭＯＳ１０Ｄの有する効果に加えて以下の効果が得られる。Ｎ＋型のソース領域１１６に接続されたソース電極と、Ｐ−型の半導体基板１０８のバイアスを同時に変化させることができるようになるため、Ｎ−型のエピタキシャル層１１０内の電界強度をさらに緩和することができる。
（実施形態６）
図９は、実施形態６に係る横型短チャネルＤＭＯＳの断面図である。実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆは、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図９に示すように、Ｐ−型の半導体基板１０８上にはＮ−型のエピタキシャル層１１０が形成され、さらにこのＮ−型のエピタキシャル層１１０の表面近傍にＮ−型のウェル１１２が形成されている点で異なっている。
このため、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆによれば、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、この横型短チャネルＤＭＯＳ１０Ｆと他の素子（例えば、論理回路）を集積した半導体装置などにおいては、横型短チャネルＤＭＯＳ１０Ｆの耐圧をＮ−型のウェル１１２の不純物濃度で制御できるようになる結果、Ｎ−型のエピタキシャル層１１０の不純物濃度を他の素子（例えば、論理回路）に適した濃度（例えば、Ｎ−型のウェル１１２より低濃度）にすることができ、さらに特性の優れた半導体装置とすることができる。
（実施形態７）
図１０は、実施形態７に係る横型短チャネルＤＭＯＳの断面図である。実施形態７に係る横型短チャネルＤＭＯＳ１０Ｇは、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆとよく似た構造を有しているが、図１０に示すように、Ｐ−型の拡散層１３４におけるＮ−型のウェル１１２の表面側には、Ｎ−型のウェル１１２よりも高濃度のＮ型不純物を含有するＮ−型の拡散層１３６がさらに形成されている点で異なっている。
このため、実施形態７に係る横型短チャネルＤＭＯＳ１０Ｇによれば、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆの有する効果に加えて、以下の効果が得られる。すなわち、オン時におけるＮ＋型のドレイン領域１１８からＮ＋型のソース領域１１６への電流は、Ｐ−型の拡散層１３４より深い部分（Ｎ−型のウェル１１２）を流れるのに加えて、比較的低抵抗であるＮ−型の拡散層１３６の部分をも流れることができるようになり、さらにオン抵抗を低減することができる。
また、逆バイアス時におけるＮ−型の拡散層１３６とＰ−型の拡散層１３４とによるＰＮ接合からの空乏層が延びやすくなることにより電界がさらに分散しさらなる耐圧の安定化を図ることができるという効果もある。
（実施形態８）
図１１は、実施形態８に係る横型短チャネルＤＭＯＳの断面図である。実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈは、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆとよく似た構造を有しているが、図１１に示すように、Ｎ−型ウェル１１２が形成されているのが、Ｐ−型半導体基体１０８の表面に形成されているＮ−型エピタキシャル層１１０ではなく、Ｐ−型半導体基体１０８の表面に形成されているＰ−型エピタキシャル層１１１である点で異なっている。
このように、実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈにおいては、Ｐ−型半導体基体１０８の表面に形成されているのがＰ−型エピタキシャル層１１１であるが、このＰ−型エピタキシャル層１１１の表面近傍には、Ｎ−型ウェル１１２が形成され、このＮ−型ウェル１１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル１１４が形成され、このＰ型ウェル１１４の表面近傍にはＮ＋型ソース領域１１６が形成されている。一方、Ｐ−型エピタキシャル層１１１の表面近傍には、Ｎ＋型ウェル１４０が形成され、このＮ＋型ウェル１４０の表面近傍にはＮ＋型ドレイン領域１１８が形成されている。
このため、実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈは、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆの有する効果と同様の効果を有している。
なお、実施形態８に係る横型短チャネルＤＭＯＳ１０ＨはＮチャネル型の横型短チャネルＤＭＯＳであり、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａの場合と同様に、高電圧側スイッチング用として用いた場合であってオフ状態のときに（すなわち逆バイアス時に）基板表面がほぼ空乏化される、いわゆるリサーフ型の横型短チャネルＤＭＯＳとして機能する。
（実施形態９）
図１２は、実施形態９に係る横型短チャネルＤＭＯＳの断面図である。実施形態９に係る横型短チャネルＤＭＯＳ２０Ｈは、実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈにおける導電型を（半導体基体を除いて）反対にしたものである。実施形態９に係る横型短チャネルＤＭＯＳ２０ＨはＰチャネル型の横型短チャネルＤＭＯＳであり実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈの場合とは異なるが、このような場合であっても、高電圧側スイッチング用として用いた場合であってオフ状態のときに（すなわち逆バイアス時に）基板表面がほぼ空乏化される、いわゆるリサーフ型の横型短チャネルＤＭＯＳとして機能する。
このため、実施形態９に係る横型短チャネルＤＭＯＳ２０Ｈにおいても、横型短チャネルＤＭＯＳ１０Ｈで得られる効果が同様に得られる。
（実施形態１０）
図１３ａ−１〜図１３ｇは、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」における各製造工程を示す図である。実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態６に係る「横型短チャネルＤＭＯＳ１０Ｆ」を製造するための製造方法である。図１３ａ−１〜図１３ｇを参照しながら、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」は、図１３ａ−１〜図１３ｇに示すように、以下の（ａ−１）第一の工程（その１）〜（ｇ）第七の工程を含んでいる。
（ａ−１）第一の工程（その１）
一方の表面にＮ−型のエピタキシャル層１１０を有するＰ−型のシリコン基板１０８を準備する。そして、このＮ−型のエピタキシャル層１１０の表面近傍にＮ型不純物として例えば砒素イオンを打ち込んで、Ｎ−型のウェル１１２を形成する（図１３ａ−１）。Ｐ−型のシリコン基板としては不純物濃度が例えば３×１０＋１６個／ｃｍ３で厚さが例えば６００μｍのものを用い、Ｎ−型のエピタキシャル層１１０としては不純物濃度が例えば５×１０＋１４個／ｃｍ３で厚さが例えば１０μｍのものを用いる。また、Ｎ−型のウェル１１２は表面不純物濃度が例えば１×１０＋１６個／ｃｍ３で深さが例えば６μｍとなるように形成する。
（ａ−２）第一の工程（その２）
Ｎ−型のウェル１１２の表面近傍に所定の開口部を有する第４のイオン打ち込み用マスク１５２を形成し、この第４のイオン打ち込み用マスク１５２をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んでＰ−型の拡散層を形成する（図１３ａ−２）。このときの表面不純物濃度は例えば３×１０＋１６個／ｃｍ３で深さは例えば２．５μｍとなるように形成する。
（ｂ）第二の工程
第４のイオン打ち込み用マスク１５２を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有する第１のイオン打ち込み用マスク１５４を形成し、この第１のイオン打ち込み用マスク１５４をマスクとしてＮ型不純物として例えばリンイオンを打ち込んで、Ｎ＋型のウェル１４０を形成する（図１３ｂ）。このときの表面不純物濃度は例えば２×１０＋１９個／ｃｍ３で深さは例えば４μｍとなるように形成する。
（ｃ）第三の工程
第１のイオン打ち込み用マスク１５４を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有するフィールド酸化膜１３０を形成し、このフィールド酸化膜１３０の開口部に熱酸化によりゲート絶縁膜１２０を形成する（図１３ｃ）。このとき、フィールド酸化膜１３０の膜厚は１０００ｎｍ以下、ゲート絶縁膜１２０の膜厚は１００ｎｍ以下となるように形成する。
（ｄ）第四の工程
ゲート絶縁膜１２０上及びフィールド酸化膜１３０上の所定領域にゲート電極１２２を形成する（図１３ｄ）。ゲート電極の材料としては例えばポリシリコンを用いる。
（ｅ）第五の工程
Ｎ−型のウェル１１２の表面に所定の開口部を有する第２のイオン打ち込み用マスク１５６を形成し、この第２のイオン打ち込み用マスク１５６とゲート電極１２２とをマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、Ｐ型のウェル１１４を形成する（図１３ｅ）。このときの表面不純物濃度は例えば５×１０＋１７個／ｃｍ３で深さは例えば１μｍとなるように形成する。
（ｆ）第六の工程
第２のイオン打ち込み用マスク１５６を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有する第３のイオン打ち込み用マスク１５８を形成し、第３のイオン打ち込み用マスク１５８とゲート電極１２２とフィールド酸化膜１３０とをマスクとして、Ｎ型不純物として例えば砒素イオンを打ち込んで、Ｎ＋型のソース領域１１６とＮ＋型のドレイン領域１１８を形成する（図１３ｆ）。このときの表面不純物濃度は例えば１×１０＋２０個／ｃｍ３で深さは例えば０．３μｍとなるように形成する。
（ｇ）第七の工程
第３のイオン打ち込み用マスク１５８を除去後、層間絶縁膜１２４を形成してこの層間絶縁膜１２４に所定のコンタクトホールを開口し、その後金属層による電極１２６，１２８を層間絶縁膜１２４上に形成する（図１２ｇ）。このとき、層間絶縁膜１２４の膜厚は１０００ｎｍ以上とする。
以上のように、実施形態９に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、高耐圧特性及び電流駆動特性に優れた実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆを製造することができる。
なお、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」においては、（ｅ）第五の工程〜（ｆ）第六の工程にかけて、Ｐ型のウェル１１４とＮ＋型のソース領域１１６とをゲート電極１２２を利用して自己整合的に形成しているが、本発明の「横型短チャネルＤＭＯＳ」はＰ型のウェル１１４とＮ＋型のソース領域１１６とを自己整合的に形成しない、すなわち、Ｐ型のウェル１１４は別途形成したイオン打ち込み用マスクをマスクとしてイオン打ち込みを行い、Ｎ＋型のソース領域１１６はゲート電極１２２を用いてイオン打ち込みを行うようにして形成することもできる。
なお、実施形態１０においては、実施形態６に係る「横型短チャネルＤＭＯＳ１０Ｆ」を製造するための製造方法を示したが、実施形態７に係る「横型短チャネルＤＭＯＳ１０Ｇ」を製造する場合には、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」の（ａ−２）第一の工程（その２）と（ｂ）第二の工程の間に、第４のイオン打ち込み用マスク１５２を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有する第５のイオン打ち込み用マスクを形成し、この第５のイオン打ち込み用マスクをマスクとしてＮ型不純物として例えばリンイオンを打ち込んで、Ｎ−型のウェル１３６を形成する工程を行うようにする。このときの表面不純物濃度は例えば６×１０＋１６個／ｃｍ３で、深さは例えば０．５μｍとなるように拡散する。
また、実施形態１に係る「横型短チャネルＤＭＯＳ１０Ａ」を製造する場合には、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」の（ａ−１）第一の工程（その１）で、一方の表面にＮ−型のエピタキシャル層１１０を有するＰ−型のシリコン基板１０８上を準備し、このＮ−型のエピタキシャル層１１０をそのまま用いて（すなわち、Ｎ−型ウェル１１２を形成することなく）、横型短チャネルＤＭＯＳを形成するようにする。このとき、Ｐ−型のシリコン基板１０８としては不純物濃度が例えば３×１０＋１６個／ｃｍ３で厚さが例えば６００μｍのものを用い、Ｎ−型のエピタキシャル層１１０としては不純物濃度が例えば１×１０＋１６個／ｃｍ３で、厚さが例えば１０μｍのものを用いる。
また、実施形態２に係る「横型短チャネルＤＭＯＳ１０Ｂ」を製造する場合には、実施形態１に係る「横型短チャネルＤＭＯＳ１０Ａ」を製造する際に用いた工程の、（ａ−２）第一の工程（その２）と（ｂ）第二の工程の間に、第４のイオン打ち込み用マスク１５２を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有する第５のイオン打ち込み用マスクを形成し、この第５のイオン打ち込み用マスクをマスクとしてＮ型不純物として例えばリンイオンを打ち込んで、Ｎ−型のウェル１３６を形成する第一の工程（その３）を行うようにする。このときの表面不純物濃度は例えば６×１０＋１６個／ｃｍ３で、例えば深さは０．５μｍとなるように拡散する。
また、実施形態３に係る「横型短チャネルＤＭＯＳ１０Ｃ」を製造する場合には、実施形態２に係る「横型短チャネルＤＭＯＳ１０Ｂ」を製造する際に用いた工程の、第一の工程（その３）の第５のイオン打ち込み用マスクとして、その開口部がＮ＋型のウェル１４０に達するように形成されたマスクを用いるようにする。
また、実施形態４に係る「横型短チャネルＤＭＯＳ１０Ｄ」を製造する場合には、実施形態１に係る「横型短チャネルＤＭＯＳ１０Ａ」を製造する際に用いた工程中に、第２のＰ＋型の拡散層１４２を形成する工程を追加するようにする。
また、実施形態５に係る「横型短チャネルＤＭＯＳ１０Ｅ」を製造する場合には、実施形態１に係る「横型短チャネルＤＭＯＳ１０Ａ」を製造する際に用いた工程中に、第３のＰ＋型の拡散層１４４を形成する工程を追加するようにする。
また、実施形態８に係る「横型短チャネルＤＭＯＳ１０Ｈ」を製造する場合には、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」の（ａ−１）第一の工程（その１）を以下のような工程に代えて行うとともに、その後の工程を、実施形態１０の場合と同じように行うようにする。
（ａ−１）第一の工程（その１）
一方の表面にＰ−型のエピタキシャル層１１１を有するＰ−型のシリコン基板１０８を準備する。そして、このＰ−型のエピタキシャル層１１１の表面近傍にＮ型不純物として例えば砒素イオンを打ち込んで、Ｎ−型のウェル１１２を形成する。Ｐ−型のシリコン基板１０８としては不純物濃度が例えば３×１０＋１６個／ｃｍ３で厚さが例えば６００μｍのものを用い、Ｐ−型のエピタキシャル層１１１としては不純物濃度が例えば５×１０＋１４個／ｃｍ３で厚さが例えば１０μｍのものを用いる。また、Ｎ−型のウェル１１２は表面不純物濃度が例えば１×１０＋１６個／ｃｍ３で深さが例えば６μｍとなるように形成する。
また、実施形態９に係る「横型短チャネルＤＭＯＳ２０Ｈ」を製造する場合には、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」の（ａ−１）第一の工程（その１）を以下のような工程に代えて行うとともに、その後の工程を、実施形態１０の場合と反対の導電型となるように行うようにする。
（ａ−１）第一の工程（その１）
一方の表面にＮ−型のエピタキシャル層２１１を有するＰ−型のシリコン基板２０８を準備する。そして、このＮ−型のエピタキシャル層２１１の表面近傍にＰ型不純物として例えばボロンイオンを打ち込んで、Ｐ−型のウェル２１２を形成する。Ｐ−型のシリコン基板２０８としては不純物濃度が例えば３×１０＋１６個／ｃｍ３で厚さが例えば６００μｍのものを用い、Ｎ−型のエピタキシャル層２１１としては不純物濃度が例えば５×１０＋１４個／ｃｍ３で厚さが例えば１０μｍのものを用いる。また、Ｐ−型のウェル２１２は表面不純物濃度が例えば１×１０＋１６個／ｃｍ３で深さが例えば６μｍとなるように形成する。
以上説明したように、本発明によれば、高耐圧でオン抵抗が低く、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。
【図１】
2005029590.tif 000003
【図２】
2005029590.tif 000004
【図３】
2005029590.tif 000005
【図４】
2005029590.tif 000006
【図５】
2005029590.tif 000007
【図６】
2005029590.tif 000008
【図７】
2005029590.tif 000009
【図８】
2005029590.tif 000010
【図９】
2005029590.tif 000011
【図１０】
2005029590.tif 000012
【図１１】
2005029590.tif 000013
【図１２】
2005029590.tif 000014
2005029590.tif 000015
2005029590.tif 000016
【図１４】
2005029590.tif 000017
【図１５】
2005029590.tif 000018
【手続補正書】
【提出日】平成16年2月3日(2004.2.3)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【請求項１】（補正後）第１導電型の半導体領域に形成され、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される横型短チャネルＤＭＯＳであって、
半導体基板の一方の表面近傍に形成された前記第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、を備えた横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の表面近傍に形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有するとともに前記第１導電型のドレイン領域よりも低濃度の第１導電型の不純物を含有する第１導電型のウェルと、
前記第１導電型の半導体領域の表面近傍における前記第１導電型のウェルと前記第２導電型のウェルとの間の領域に、前記第１導電型のウェル及び前記第２導電型のウェルに接しないように形成されたフローティング状態の第２導電型の拡散層とをさらに備え、
前記第１導電型のドレイン領域は、前記第１導電型のウェルの表面近傍に形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項２】請求項１に記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型のウェルは、１×１０＋１８／ｃｍ３〜３×１０＋２０／ｃｍ３の濃度範囲にある第１導電型の不純物を含有することを特徴とする横型短チャネルＤＭＯＳ。
【請求項３】請求項１又は２のいずれかに記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型のウェルは、２μｍ以上の深さに形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項４】（削除）
【請求項５】（補正後）請求項１〜３のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記ゲート電極は、前記チャネル形成領域から前記第２導電型の拡散層に至る領域においては前記ゲート絶縁膜を介して前記第１導電型の半導体領域と対峙しており、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域の一部においてはフィールド酸化膜を介して前記第１導電型の半導体領域と対峙しており、
前記第２導電型の拡散層の上部に前記ゲート電極の段差部が形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項６】（補正後）請求項１〜５のいずれかに記載の横型短チャネルＤＭＯＳにおいて、前記第２導電型の拡散層における前記第１導電型の半導体領域の表面側には、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型の拡散層がさらに形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項７】請求項６に記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型の拡散層は、前記第１導電型のウェルと接していることを特徴とする横型短チャネルＤＭＯＳ。
【請求項８】請求項１〜７のいずれかに記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、この第２導電型のウェルよりも深い拡散深さを有する第２の第２導電型の拡散層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項９】請求項１〜７のいずれかに記載の横型短チャネルＤＭＯＳにおいて、前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、前記第２導電型の半導体基板に達する拡散深さを有する第３の第２導電型の拡散層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項１０】請求項１〜９のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型のソース領域に接続されたソース電極と、
前記第１導電型のドレイン領域に接続されたドレイン電極と、をさらに備え、
前記横型短チャネルＤＭＯＳは、前記ドレイン電極が前記ゲート電極に内包され、かつ、前記ゲート電極が前記ソース電極に内包されるような平面構造を有してなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１１】請求項１〜１０のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域は、前記半導体基板上に形成されたエピタキシャル層の表面近傍に形成された第１導電型のウェルであることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１２】請求項１〜１０のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域は、前記半導体基板上に形成された第１導電型のエピタキシャル層であることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１３】（補正後）請求項１に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）表面に前記第１導電型の半導体領域が形成された前記半導体基板を準備する第一の工程と、
（ｂ）前記第１導電型の半導体領域の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第三の工程と、
（ｄ）前記ゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第四の工程と、
（ｅ）前記第１導電型の半導体領域の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第２導電型の不純物を打ち込んで、前記第２導電型のウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、少なくともこの第３のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域と前記第１導電型のドレイン領域を形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、層間絶縁膜を形成してこの層間絶縁膜に所定のコンタクトホールを開口し、その後金属層による電極を前記層間絶縁膜上に形成する第七の工程と、をこの順序で含み、
前記第一の工程と、前記第二の工程との間に、
前記第１導電型の半導体領域の表面に所定の開口部を有する第４のイオン打ち込み用マスクを形成し、この第４のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで第２導電型の拡散層を形成する工程をさらに含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１４】（削除）
【請求項１５】（補正後）請求項１〜１２のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする半導体装置。




【手続補正書】
【提出日】平成17年12月2日(2005.12.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域に形成され、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される横型短チャネルＤＭＯＳであって、
半導体基板の一方の表面近傍に形成された前記第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、を備えた横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の表面近傍に形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有するとともに前記第１導電型のドレイン領域よりも低濃度の第１導電型の不純物を含有する第１導電型のウェルと、
前記第１導電型の半導体領域の表面近傍における前記第１導電型のウェルと前記第２導電型のウェルとの間の領域に、前記第１導電型のウェル及び前記第２導電型のウェルに接しないように形成されたフローティング状態の第２導電型の拡散層とをさらに備え、
前記第１導電型のドレイン領域は、前記第１導電型のウェルの表面近傍に形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項２】
請求項１に記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型のウェルは、１×１０+18／ｃｍ3〜３×１０+20／ｃｍ3の濃度範囲にある第１導電型の不純物を含有することを特徴とする横型短チャネルＤＭＯＳ。
【請求項３】
請求項１又は２のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型のウェルは、２μｍ以上の深さに形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項４】
請求項１〜３のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記ゲート電極は、前記チャネル形成領域から前記第２導電型の拡散層に至る領域においては前記ゲート絶縁膜を介して前記第１導電型の半導体領域と対峙しており、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域の一部においてはフィールド酸化膜を介して前記第１導電型の半導体領域と対峙しており、
前記第２導電型の拡散層の上部に前記ゲート電極の段差部が形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項５】
請求項１〜４のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第２導電型の拡散層における前記第１導電型の半導体領域の表面側には、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型の拡散層がさらに形成されてなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項６】
請求項５に記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の拡散層は、前記第１導電型のウェルと接していることを特徴とする横型短チャネルＤＭＯＳ。
【請求項７】
請求項１〜６のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、この第２導電型のウェルよりも深い拡散深さを有する第２の第２導電型の拡散層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項８】
請求項１〜６のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、前記半導体基板に達する拡散深さを有する第３の第２導電型の拡散層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項９】
請求項１〜８のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型のソース領域に接続されたソース電極と、
前記第１導電型のドレイン領域に接続されたドレイン電極と、をさらに備え、
前記横型短チャネルＤＭＯＳは、前記ドレイン電極が前記ゲート電極に内包され、かつ、前記ゲート電極が前記ソース電極に内包されるような平面構造を有してなることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１０】
請求項１〜９のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域は、前記半導体基板上に形成されたエピタキシャル層の表面近傍に形成された第１導電型のウェルであることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１１】
請求項１〜９のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域は、前記半導体基板上に形成された第１導電型のエピタキシャル層であることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１２】
請求項１に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）表面に前記第１導電型の半導体領域が形成された前記半導体基板を準備する第一の工程と、
（ｂ）前記第１導電型の半導体領域の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第三の工程と、
（ｄ）前記ゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第四の工程と、
（ｅ）前記第１導電型の半導体領域の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第２導電型の不純物を打ち込んで、前記第２導電型のウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、少なくともこの第３のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域と前記第１導電型のドレイン領域を形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、層間絶縁膜を形成してこの層間絶縁膜に所定のコンタクトホールを開口し、その後金属層による電極を前記層間絶縁膜上に形成する第七の工程と、をこの順序で含み、
前記第一の工程と、前記第二の工程との間に、
前記第１導電型の半導体領域の表面に所定の開口部を有する第４のイオン打ち込み用マスクを形成し、この第４のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで第２導電型の拡散層を形成する工程をさらに含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１３】
請求項１〜１１のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用ＭＯＳＦＥＴとして好適に用いられる横型短チャネルＤＭＯＳ及びその製造方法に関する。また、本発明は、この横型短チャネルＤＭＯＳを備えた半導体装置に関する。
【背景技術】
【０００２】
図１４は、米国特許４８６６４９５号公報に記載された従来の横型短チャネルＤＭＯＳの断面図である。図１５は、この横型短チャネルＤＭＯＳを備えた半導体装置の平面図である。この横型短チャネルＤＭＯＳ９０においては、Ｐ−型の半導体基板９４０の一方の表面にＮ−型のエピタキシャル層９４８が形成されている。そして、このＮ−型のエピタキシャル層９４８の表面近傍にはチャネル形成領域を含むＰ型のウェルが形成され、このＰ型のウェルの表面近傍にはＮ＋型のソース領域９５６，９５７が形成されている。また、このＮ−型のエピタキシャル層９４８の表面近傍にはＮ＋型のドレイン領域９７０が形成されている。そして、チャネル形成領域の上部にはゲート絶縁膜９６１，９６２を介してゲート電極９６３，９６４が形成されている。
【０００３】
この横型短チャネルＤＭＯＳ９０は、ゲート電極９６３，９６４に与えられる電位によってＮ＋型のソース領域９５６，９５７とＮ＋型のドレイン領域９７０との間を流れる電流を制御可能な横型短チャネルＤＭＯＳであって、高電圧側スイッチング用として用いた場合であってオフ状態のときに（すなわち逆バイアス時に）基板表面がほぼ空乏化される、いわゆるリサーフ型（RESURF (Reduced Surface Field) Type）の横型短チャネルＤＭＯＳである。逆バイアス時に基板表面がほぼ空乏化されるような状態は、例えばＮ−型のエピタキシャル層９４８の厚さや不純物濃度を適切に調整することにより実現されている。
【０００４】
また、この横型短チャネルＤＭＯＳ９０においては、Ｎ−型のエピタキシャル層９４８の表面近傍におけるＰ型のウェルとＮ＋型のドレイン領域９７０との間の領域に、電界緩和拡散層としてのフローティング状態のＰ−型の拡散層９７１がさらに形成されている。
【０００５】
このため、この横型短チャネルＤＭＯＳ９０によれば、逆バイアス時に基板表面がほぼ空乏化される構造を有しており、さらに、Ｎ−型のエピタキシャル層９４８の表面近傍におけるＰ型のウェルとＮ＋型のドレイン領域９７０との間の領域に電界緩和拡散層としてのフローティング状態のＰ−型の拡散層９７１がさらに形成されているため、優れた高耐圧特性を示すようになるとともに、横型短チャネルＤＭＯＳを含む同一基板に低電圧制御、高電圧レベルシフト及びゲート駆動回路を集積することが可能になっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような横型短チャネルＤＭＯＳにおいて、逆バイアス時に基板表面がほぼ空乏化される状態を実現するためには、Ｎ−型のエピタキシャル層９４８の不純物濃度をそれほど高くすることはできず、そのため、横型短チャネルＤＭＯＳのオン時における抵抗が高いという問題点があった。
【０００７】
そこで、本発明は上記の問題を解決するためになされたもので、高耐圧特性を維持しながらオン抵抗を低くして、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することを目的とする。また、本発明は、そのような優れた横型短チャネルＤＭＯＳを製造することができる横型短チャネルＤＭＯＳの製造方法を提供することを目的とする。さらにまた、本発明は、そのような優れた横型短チャネルＤＭＯＳを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の横型短チャネルＤＭＯＳは、第１導電型の半導体領域に形成され、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される横型短チャネルＤＭＯＳであって、
半導体基板の一方の表面近傍に形成された前記第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、を備えた横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の表面近傍に形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有するとともに前記第１導電型のドレイン領域よりも低濃度の第１導電型の不純物を含有する第１導電型のウェルをさらに備え、
前記第１導電型のドレイン領域は、この第１導電型のウェルの表面近傍に形成されてなることを特徴とする。
【０００９】
このため、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型のドレイン領域は、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型のウェルの表面近傍に形成されてなるため、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流経路となる第１導電型の半導体領域の一部は抵抗の低い第１導電型のウェルと置き換わるため、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を低減することができる。従って、本発明の横型短チャネルＤＭＯＳは、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００１０】
また、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型のドレイン領域は、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型のウェルの表面近傍に形成されてなるため、前記第１導電型のドレイン領域から前記第１導電型の半導体領域に至るまでの領域における第１導電型の不純物の濃度勾配が段階的に低くなっている。このため、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中が緩和され、その結果耐圧を向上させることができる。
【００１１】
また、前記第１導電型のドレイン領域から前記第１導電型の半導体領域に至るまでの領域における第１導電型の不純物の濃度勾配が段階的に低くなっていることは、平面構造で見ても、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中が抑制され、その結果、ドレイン領域自体を微細にしたり、ドレイン領域に曲率の高い部分を作ったりすることができるようになり、平面構造を設計する際の自由度が高まる。従って、ゲート電極を細かく曲折して沿面距離を伸ばすことなどにより、ゲート幅を広くしてオン抵抗を低減することも容易となる。
【００１２】
また、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型の半導体領域の表面近傍には、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型のウェルが形成されてなるため、この第１導電型のウェルが逆バイアス時に半導体基板側から延びる空乏層を吸収することができるため、前記第１導電型の半導体領域中で電界をより平均して分布させることができ、さらなる耐圧の安定を図ることができるという効果もある。
【００１３】
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型のウェルは、１×１０+18／ｃｍ3〜３×１０+20／ｃｍ3の濃度範囲にある第１導電型の不純物を含有することが好ましい。
【００１４】
ここで、第１導電型のウェルの不純物濃度を１×１０+18／ｃｍ3以上としたのは、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を十分に低減することができるようにするためである。また、第１導電型のウェルの不純物濃度を３×１０+20／ｃｍ3以下としたのは、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中を緩和して耐圧を向上させることができるようにするためであり、また前記第１導電型のウェルが逆バイアス時に半導体基板側から延びる空乏層を吸収することにより前記第１導電型の半導体領域中で電界をより平均して分布させてさらなる耐圧の安定を図ることができるようにするためである。
【００１５】
この観点からは、前記第１導電型のウェルは、５×１０+18／ｃｍ3〜１×１０+20／ｃｍ3の濃度範囲にあることが好ましく、１×１０+19／ｃｍ3〜５×１０+19／ｃｍ3の濃度範囲にあることがさらに好ましい。
【００１６】
但し、もちろん、第１導電型のウェルにおける第１導電型の不純物の濃度は、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中を緩和して耐圧を向上させる必要があるため、第１導電型のドレイン領域より低濃度に設定される必要がある。
【００１７】
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型のウェルは、１．５μｍ以上の深さに形成されていることが好ましい。
【００１８】
このように構成することにより、逆バイアス時に前記第１導電型の半導体領域の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を十分に低減することができるようになる。また、第１導電型のドレイン領域の表面（特に曲率の大きい部分）における電界集中を緩和して耐圧を向上させることができるようになる。さらにまた、前記第１導電型のウェルが逆バイアス時に半導体基板側から延びる空乏層を吸収することにより前記第１導電型の半導体領域中で電界をより平均して分布させてさらなる耐圧の安定を図ることができるようになる。
【００１９】
この観点からは、前記第１導電型のウェルは、２μｍ以上の深さに形成されていることが好ましく、２．５μｍ以上の深さに形成されていることがさらに好ましい。
【００２０】
本発明の横型短チャネルＤＭＯＳにおいては、
前記第１導電型の半導体領域の表面近傍における前記第１導電型のウェルと前記第２導電型のウェルとの間の領域に、前記第１導電型のウェル及び前記第２導電型のウェルに接しないように形成されたフローティング状態の第２導電型の拡散層をさらに備えることが好ましい。
【００２１】
このように構成することにより、前記第２導電型のウェルから前記第２導電型の拡散層に至る領域における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、この第２導電型の拡散層を避けてこの第２導電型の拡散層より深い部分（第１導電型の半導体領域）を流れるため、オン抵抗を増加させることもない。
【００２２】
本発明の横型短チャネルＤＭＯＳにおいては、
前記ゲート電極は、前記チャネル形成領域から前記第２導電型の拡散層に至る領域においては前記ゲート絶縁膜を介して前記第１導電型の半導体領域と対峙しており、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域の一部においてはフィールド酸化膜を介して前記第１導電型の半導体領域と対峙しており、
前記第２導電型の拡散層の上部に前記ゲート電極の段差部が形成されてなることが好ましい。
【００２３】
このように構成することにより、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域の一部においては、ゲート電極は比較的厚いフィールド酸化膜を介して前記第１導電型の半導体領域と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性を向上することができる。
【００２４】
また、このとき、前記第２導電型の拡散層の上部に前記ゲート電極の段差部が形成されてなるため、ゲート電極の段差によって局所的に電界強度が高くなるのを前記第２導電型の拡散層により緩和することができ、耐圧の低下を抑制することができる。
【００２５】
本発明の横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層における前記第１導電型の半導体領域の表面側には、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含有する第１導電型の拡散層がさらに形成されてなることが好ましい。
【００２６】
このように構成することにより、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、前記第２導電型の拡散層より深い部分（第１導電型の半導体領域）を流れるのに加えて、比較的低抵抗である前記第１導電型の拡散層の部分をも流れることができるようになり、さらにオン抵抗を低減することができる。
【００２７】
また、逆バイアス時における前記第１導電型の拡散層と前記第２導電型の拡散層によるＰＮ接合からの空乏層が延びやすくなることにより電界がさらに分散しさらなる耐圧の安定化を図ることができるという効果もある。
【００２８】
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の拡散層は、前記第１導電型のウェルと接していることも好ましい。
【００２９】
このように構成することにより、前記第１導電型のウェルから前記第１導電型の拡散層に至る電流経路におけるオン抵抗をさらに低減することができる。
【００３０】
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、この第２導電型のウェルよりも深い拡散深さを有する第２の第２導電型の拡散層をさらに備えることも好ましい。
【００３１】
このように構成することにより、最終的にブレークダウンするときの電界強度を低減させることができ、ブレークダウン時の電流許容上限範囲を広げることができる。
【００３２】
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域の平面方向における前記第２導電型のウェルの内側の領域には、この第２導電型のウェルよりも高濃度の第２導電型の不純物を含み、前記半導体基板に達する拡散深さを有する第３の第２導電型の拡散層をさらに備えることも好ましい。
【００３３】
このように構成することにより、最終的にブレークダウンするときの電界強度を低減させることができ、ブレークダウン時の電流許容上限範囲を広げることができる。また、第１導電型のソース領域に接続されたソース電極と、半導体基板のバイアスを同時に変化させることができるようになるため、第１導電型の半導体領域内の電界強度をさらに緩和することができる。
【００３４】
本発明の横型短チャネルＤＭＯＳは、前記第１導電型のソース領域に接続されたソース電極と、前記第１導電型のドレイン領域に接続されたドレイン電極と、をさらに備え、
前記横型短チャネルＤＭＯＳは、前記ドレイン電極が前記ゲート電極に内包され、かつ、前記ゲート電極が前記ソース電極に内包されるような平面構造を有してなるものであることが好ましい。
【００３５】
このように構成することにより、よりブレークダウンし易い第１導電型のドレイン領域がゲート電極に内包され、かつ、このゲート電極が第１導電型のソース領域に内包されているため、第１導電型のドレイン領域近傍における耐圧安定化を図ることができる。
【００３６】
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域は、前記半導体基板上に形成されたエピタキシャル層の表面近傍に形成された第１導電型のウェルであることが好ましい。
【００３７】
このように構成することにより、このような横型短チャネルＤＭＯＳと他の素子（例えば、論理回路）を集積した半導体装置などにおいては、横型短チャネルＤＭＯＳの耐圧を第１導電型の半導体領域の不純物濃度で制御できるようになる結果、エピタキシャル層の不純物濃度を他の素子（例えば、論理回路）に適した濃度（例えば、第１導電型の半導体領域より低濃度）及び導電型（例えば、第１導電型又は第２導電型）にすることができ、さらに特性の優れた半導体装置とすることができる。
【００３８】
なお、本発明の横型短チャネルＤＭＯＳをＮチャネル型の横型短チャネルＤＭＯＳとして用いる場合には、第１導電型の半導体領域としてＮ−型の半導体領域を選択することになるが、この場合には、エピタキシャル層としてはＮ−型及びＰ−型のいずれの導電型のエピタキシャル層を用いた場合にも、リサーフ型の横型短チャネルＤＭＯＳとすることができる。
【００３９】
また、本発明の横型短チャネルＤＭＯＳをＰチャネル型の横型短チャネルＤＭＯＳとして用いる場合には、第１導電型の半導体領域としてＰ−型の半導体領域を選択することになるが、この場合には、エピタキシャル層としてはＮ−型のエピタキシャル層を用いた場合に、リサーフ型の横型短チャネルＤＭＯＳとすることができる。
【００４０】
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域は、前記半導体基板上に形成された第１導電型のエピタキシャル層であることもまた好ましい。
【００４１】
このように構成することにより、上記の横型短チャネルＤＭＯＳと比較して安価な横型短チャネルＤＭＯＳとなる。
【００４２】
本発明の「横型短チャネルＤＭＯＳの製造方法」は、本発明の「横型短チャネルＤＭＯＳ」を製造するための製造方法であって、
（ａ）表面に第１導電型の半導体領域が形成された半導体基板を準備する第一の工程と、
（ｂ）前記第１導電型の半導体領域の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のウェルを形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第三の工程と、
（ｄ）前記ゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第四の工程と、
（ｅ）前記第１導電型の半導体領域の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第２導電型の不純物を打ち込んで、前記第２導電型のウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記第１導電型の半導体領域の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、少なくとも前記第３のイオン打ち込み用マスクと前記ゲート電極とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域と前記第１導電型のドレイン領域を形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、層間絶縁膜を形成してこの層間絶縁膜に所定のコンタクトホールを開口し、その後金属層による電極を前記層間絶縁膜上に形成する第七の工程と、をこの順序で含むことを特徴とする。
【００４３】
このため、本発明の横型短チャネルＤＭＯＳの製造方法によれば、高耐圧特性及び電流駆動特性に優れた本発明の横型短チャネルＤＭＯＳが得られる。
【００４４】
本発明の横型短チャネルＤＭＯＳの製造方法においては、前記第一の工程と前記第二の工程との間に、前記第１導電型の半導体領域の表面に所定の開口部を有する第４のイオン打ち込み用マスクを形成し、この第４のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで第２導電型の拡散層を形成する工程をさらに含むこともできる。
【００４５】
このような方法とすることにより、上記した本発明の横型短チャネルＤＭＯＳに、フローティング状態の第２導電型の拡散層を導入することができ、前記第２導電型のウェルから前記第２導電型の拡散層に至る領域における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
【００４６】
本発明の半導体装置は、本発明の横型短チャネルＤＭＯＳを含むことを特徴とする。
【００４７】
このため、本発明の半導体装置は、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを含むため、優れたパワー制御用の半導体装置となる。
【００４８】
また、本発明の半導体装置は、さらに論理回路を含むものとすることができる。このようにすれば、本発明の半導体装置は、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとこれを制御する論理回路とを含むため、優れたパワー制御用の半導体装置となる。
【発明を実施するための最良の形態】
【００４９】
以下、図面を用いて、本発明の実施の形態を詳細に説明する。
【００５０】
［実施形態１］
図１は、実施形態１に係る横型短チャネルＤＭＯＳの断面図である。図２及び図３は実施形態１に係る横型短チャネルＤＭＯＳの作用効果を説明するための図である。図４は、実施形態１に係る横型短チャネルＤＭＯＳの平面図である。
【００５１】
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａは、図１に示すように、Ｐ−型の半導体基板（半導体基板）１０８上に形成されたＮ−型のエピタキシャル層（第１導電型の半導体領域）１１０に形成され、図２に示すように、逆バイアス時にＮ−型のエピタキシャル層１１０の表面がほぼ空乏化される、いわゆるリサーフ型の横型短チャネルＤＭＯＳである。
【００５２】
そして、この横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ−型のエピタキシャル層１１０の表面近傍にはチャネル形成領域Ｃを含むＰ型のウェル（第２導電型のウェル）１１４が形成され、このＰ型のウェル１１４の表面近傍にはＮ＋型のソース領域（第１導電型のソース領域）１１６が形成されている。また、Ｎ−型のエピタキシャル層１１０の表面近傍にはＮ＋型のウェル（第１導電型のウェル）１４０が形成され、Ｎ＋型のウェル１４０の表面近傍にはＮ＋型のドレイン領域（第１導電型のドレイン領域）１１８が形成されている。また、Ｎ＋型のソース領域１１６からＮ＋型のドレイン領域１１８に至る領域のうちチャネル形成領域Ｃの上部にはゲート絶縁膜１２０を介してゲート電極１２２が形成されている。
【００５３】
そして、Ｎ＋型のウェル１４０は、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するとともにＮ＋型のドレイン領域１１８よりも低濃度のＮ型不純物を含有している。
【００５４】
このため、この横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ＋型のドレイン領域１１８は、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するＮ＋型のウェル１４０の表面近傍に形成されてなるため、オン時におけるＮ＋型のドレイン領域１１８からＮ＋型のソース領域１１６への電流経路となるＮ−型のエピタキシャル層１１０の一部は抵抗の低いＮ＋型のウェル１４０と置き換わるため、逆バイアス時にＮ−型のエピタキシャル層１１０の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を低減することができる。従って、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａは、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００５５】
また、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ＋型のドレイン領域１１８は、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するＮ＋型のウェル１４０の表面近傍に形成されてなるため、Ｎ＋型のドレイン領域１１８からＮ−型のエピタキシャル層１１０に至るまでの領域におけるＮ型不純物の濃度勾配が段階的に低くなっている。このため、Ｎ＋型のドレイン領域１１８の表面（図３のＡで示した曲率の大きい部分）における電界集中が緩和され、その結果耐圧を向上させることができる。
【００５６】
また、Ｎ＋型のドレイン領域１１８からＮ−型のエピタキシャル層１１０に至るまでの領域におけるＮ型の不純物の濃度勾配が段階的に低くなっていることは、平面構造で見ても、Ｎ＋型のドレイン領域１１８の表面（例えば図３のＡの部分）における電界集中が抑制され、その結果、ドレイン領域自体を微細にしたり、ドレイン領域に曲率の高い部分を作ったりすることができるようになり、平面構造を設計する際の自由度が高まる。従って、図４に示すように、ゲート電極１２２を細かく曲折して沿面距離を伸ばすことなどにより、ゲート幅を広くしてオン抵抗を低減することも容易となる。
【００５７】
また、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ−型のエピタキシャル層１１０の表面近傍には、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するＮ＋型のウェル１４０が形成されてなるため、このＮ＋型のウェル１４０が逆バイアス時にＰ−型の半導体基板１０８側から延びる空乏層を吸収することができるため、Ｎ−型のエピタキシャル層１１０中で電界をより平均して分布させることができ、さらなる耐圧の安定を図ることができるという効果もある。
【００５８】
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ＋型のウェル１４０は、例えば２×１０+19／ｃｍ3の第１導電型の不純物を含有している。このため、逆バイアス時にＮ−型のエピタキシャル層１１０の表面がほぼ空乏化される条件のもとにおいてもオン抵抗が十分に低減され、Ｎ＋型のドレイン領域１１８の表面（例えば図３のＡ部分）における電界集中を緩和して耐圧を向上させるようになり、またＮ＋型のウェル１４０が逆バイアス時にＰ−型の半導体基板１０８側から延びる空乏層を吸収することによりＮ−型のエピタキシャル層１１０中で電界をより平均して分布させてさらなる耐圧の安定を図ることができるようになる。
【００５９】
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ＋型のウェル１４０は、４μｍの深さに形成されている。このため、逆バイアス時にＮ−型のエピタキシャル層１１０の表面がほぼ空乏化される条件のもとにおいてもオン抵抗を十分に低減することができるようになる。また、Ｎ＋型のドレイン領域１１８の表面（例えば図３のＡ部分）における電界集中を緩和して耐圧を向上させることができるようになる。さらにまた、Ｎ＋型のウェル１４０が逆バイアス時にＰ−型の半導体基板１０８側から延びる空乏層を吸収することによりＮ−型のエピタキシャル層１１０中で電界をより平均して分布させてさらなる耐圧の安定を図ることができるようになる。
【００６０】
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ−型のエピタキシャル層１１０の表面近傍におけるＮ＋型のウェル１４０とＰ型のウェル１１４との間の領域に、Ｎ＋型のウェル１４０及びＰ型のウェル１１４に接しないようにフローティング状態のＰ−型の拡散層（第２導電型の拡散層）１３４がさらに形成されている。
【００６１】
このため、Ｐ型のウェル１１４からＰ−型の拡散層１３４に至る領域における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＮ＋型のドレイン領域１１８からＮ＋型のソース領域１１６への電流は、このＰ−型の拡散層１３４を避けてこのＰ−型の拡散層１３４より深い部分（Ｎ−型のエピタキシャル層１１０）を流れるため、オン抵抗を増加させることもない。
【００６２】
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａにおいては、ゲート電極１２２は、チャネル形成領域ＣからＰ−型の拡散層１３４に至る領域においてはゲート絶縁膜１２０を介してＮ−型のエピタキシャル層１１０と対峙しており、Ｐ−型の拡散層１３４からＮ＋型のドレイン領域１１８に至る領域の一部においてはフィールド酸化膜１３０を介してＮ−型のエピタキシャル層１１０と対峙している。そして、Ｐ−型の拡散層１３４上部にゲート電極１２２の段差部が形成されている。
【００６３】
このため、Ｐ−型の拡散層１３４からＮ＋型のドレイン領域１１８に至る領域の一部においては、ゲート電極１２２は比較的厚いフィールド酸化膜１３０を介してＮ−型のエピタキシャル層１１０と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性を向上することができる。
【００６４】
また、このとき、Ｐ−型の拡散層１３４の上部にゲート電極１２２の段差部が形成されてなるため、ゲート電極１２２の段差によって局所的に電界強度が高くなるのをＰ−型の拡散層１３４により緩和することができ、耐圧の低下を抑制することができる。
【００６５】
実施形態１に係る横型短チャネルＤＭＯＳ１０Ａは、図１に示すように、Ｎ＋型のソース領域１１６に接続されたソース電極１２６と、Ｎ＋型のドレイン領域１１８に接続されたドレイン電極１２８と、をさらに備えている。そして、図４に示すように、この横型短チャネルＤＭＯＳ１０Ａは、ドレイン電極１２８がゲート電極１２２に内包され、かつ、ゲート電極１２２がソース電極１２６に内包されるような平面構造を有している。このように構成することにより、よりブレークダウンし易いＮ＋型のドレイン領域１１８がゲート電極１２２に内包され、かつ、このゲート電極１２２がＮ＋型のソース領域１１６に内包されているため、Ｎ＋型のドレイン領域１１８近傍における耐圧安定化を図ることができる。
【００６６】
［実施形態２］
図５は、実施形態２に係る横型短チャネルＤＭＯＳの断面図である。実施形態２に係る横型短チャネルＤＭＯＳ１０Ｂは、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図５に示すように、Ｐ−型の拡散層１３４におけるＮ−型のエピタキシャル層１１０の表面側には、Ｎ−型のエピタキシャル層１１０よりも高濃度のＮ型不純物を含有するＮ−型の拡散層１３６がさらに形成されている点で異なっている。
【００６７】
このため、実施形態２に係る横型短チャネルＤＭＯＳ１０Ｂによれば、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、オン時におけるＮ＋型のドレイン領域１１８からＮ＋型のソース領域１１６への電流は、Ｐ−型の拡散層１３４より深い部分（Ｎ−型のエピタキシャル層１１０）を流れるのに加えて、比較的低抵抗であるＮ−型の拡散層１３６の部分をも流れることができるようになり、さらにオン抵抗を低減することができる。
【００６８】
また、逆バイアス時におけるＮ−型の拡散層１３６とＰ−型の拡散層１３４とによるＰＮ接合からの空乏層が延びやすくなることにより電界がさらに分散しさらなる耐圧の安定化を図ることができるという効果もある。
【００６９】
［実施形態３］
図６は、実施形態３に係る横型短チャネルＤＭＯＳの断面図である。実施形態３に係る横型短チャネルＤＭＯＳ１０Ｃは、実施形態２に係る横型短チャネルＤＭＯＳ１０Ｂとよく似た構造を有しているが、図６に示すように、Ｎ−型の拡散層１３６は、Ｎ＋型のウェル１４０と接している点で異なっている。
【００７０】
このため、実施形態３に係る横型短チャネルＤＭＯＳ１０Ｃによれば、実施形態２に係る横型短チャネルＤＭＯＳ１０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、Ｎ＋型のウェル１４０からＮ−型の拡散層１３６に至る電流経路におけるオン抵抗をさらに低減することができる。
【００７１】
［実施形態４］
図７は、実施形態４に係る横型短チャネルＤＭＯＳの断面図である。実施形態４に係る横型短チャネルＤＭＯＳ１０Ｄは、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図７に示すように、Ｎ−型のエピタキシャル層１１０の平面方向におけるＰ型のウェル１１４の内側の領域には、このＰ型のウェル１１４よりも高濃度のＰ型不純物を含み、このＰ型のウェル１１４よりも深い拡散深さを有する第２のＰ＋型の拡散層１４２をさらに備えている点で異なっている。
【００７２】
このため、実施形態４に係る横型短チャネルＤＭＯＳ１０Ｄによれば、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、最終的にブレークダウンするときの電界強度を低減させることができ、ブレークダウン時の電流許容上限範囲を広げることができる。
【００７３】
［実施形態５］
図８は、実施形態５に係る横型短チャネルＤＭＯＳの断面図である。実施形態５に係る横型短チャネルＤＭＯＳ１０Ｅは、実施形態４に係る横型短チャネルＤＭＯＳ１０Ｄとよく似た構造を有しているが、図８に示すように、Ｎ−型のエピタキシャル層１１０の平面方向におけるＰ型のウェル１１４の内側の領域には、このＰ型のウェル１１４よりも高濃度のＰ型不純物を含み、Ｐ−型の半導体基板１０８に達する拡散深さを有する第３のＰ＋型の拡散層をさらに備えている点で異なっている。
【００７４】
このため、実施形態５に係る横型短チャネルＤＭＯＳ１０Ｅによれば、実施形態４に係る横型短チャネルＤＭＯＳ１０Ｄの有する効果に加えて、以下の効果が得られる。Ｎ＋型のソース領域１１６に接続されたソース電極と、Ｐ−型の半導体基板１０８のバイアスを同時に変化させることができるようになるため、Ｎ−型のエピタキシャル層１１０内の電界強度をさらに緩和することができる。
【００７５】
［実施形態６］
図９は、実施形態６に係る横型短チャネルＤＭＯＳの断面図である。実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆは、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図９に示すように、Ｐ−型の半導体基板１０８上にはＮ−型のエピタキシャル層１１０が形成され、さらにこのＮ−型のエピタキシャル層１１０の表面近傍にＮ−型のウェル１１２が形成されている点で異なっている。
【００７６】
このため、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆによれば、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、この横型短チャネルＤＭＯＳ１０Ｆと他の素子（例えば、論理回路）を集積した半導体装置などにおいては、横型短チャネルＤＭＯＳ１０Ｆの耐圧をＮ−型のウェル１１２の不純物濃度で制御できるようになる結果、Ｎ−型のエピタキシャル層１１０の不純物濃度を他の素子（例えば、論理回路）に適した濃度（例えば、Ｎ−型のウェル１１２より低濃度）にすることができ、さらに特性の優れた半導体装置とすることができる。
【００７７】
［実施形態７］
図１０は、実施形態７に係る横型短チャネルＤＭＯＳの断面図である。実施形態７に係る横型短チャネルＤＭＯＳ１０Ｇは、実施形態６に係る横型短チャネルＤＭＯＳ１０Fとよく似た構造を有しているが、図１０に示すように、Ｐ−型の拡散層１３４におけるＮ−型のウェル１１２の表面側には、Ｎ−型のウェル１１２よりも高濃度のＮ型不純物を含有するＮ−型の拡散層１３６がさらに形成されている点で異なっている。
【００７８】
このため、実施形態７に係る横型短チャネルＤＭＯＳ１０Ｇによれば、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆの有する効果に加えて、以下の効果が得られる。すなわち、オン時におけるＮ＋型のドレイン領域１１８からＮ＋型のソース領域１１６への電流は、Ｐ−型の拡散層１３４より深い部分（Ｎ−型のウェル１１２）を流れるのに加えて、比較的低抵抗であるＮ−型の拡散層１３６の部分をも流れることができるようになり、さらにオン抵抗を低減することができる。
【００７９】
また、逆バイアス時におけるＮ−型の拡散層１３６とＰ−型の拡散層１３４とによるＰＮ接合からの空乏層が延びやすくなることにより電界がさらに分散しさらなる耐圧の安定化を図ることができるという効果もある。
【００８０】
［実施形態８］
図１１は、実施形態８に係る横型短チャネルＤＭＯＳの断面図である。実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈは、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆとよく似た構造を有しているが、図１１に示すように、Ｎ−型ウェル１１２が形成されているのが、Ｐ−型半導体基板１０８の表面に形成されているＮ−型エピタキシャル層１１０ではなく、Ｐ−型半導体基板１０８の表面に形成されているＰ−型エピタキシャル層１１１である点で異なっている。
【００８１】
このように、実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈにおいては、Ｐ−型半導体基板１０８の表面に形成されているのがＰ−型エピタキシャル層１１１であるが、このＰ−型エピタキシャル層１１１の表面近傍には、Ｎ−型ウェル１１２が形成され、このＮ−型ウェル１１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル１１４が形成され、このＰ型ウェル１１４の表面近傍にはＮ＋型ソース領域１１６が形成されている。一方、Ｎ−型ウェル１１２の表面近傍には、Ｎ＋型ウェル１４０が形成され、このＮ＋型ウェル１４０の表面近傍にはＮ＋型ドレイン領域１１８が形成されている。
【００８２】
このため、実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈは、実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆの有する効果と同様の効果を有している。
【００８３】
なお、実施形態８に係る横型短チャネルＤＭＯＳ１０ＨはＮチャネル型の横型短チャネルＤＭＯＳであり、実施形態１に係る横型短チャネルＤＭＯＳ１０Ａの場合と同様に、高電圧側スイッチング用として用いた場合であってオフ状態のときに（すなわち逆バイアス時に）基板表面がほぼ空乏化される、いわゆるリサーフ型の横型短チャネルＤＭＯＳとして機能する。
【００８４】
［実施形態９］
図１２は、実施形態９に係る横型短チャネルＤＭＯＳの断面図である。実施形態９に係る横型短チャネルＤＭＯＳ２０Ｈは、実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈにおける導電型を（半導体基板を除いて）反対にしたものである。実施形態９に係る横型短チャネルＤＭＯＳ２０ＨはＰチャネル型の横型短チャネルＤＭＯＳであり実施形態８に係る横型短チャネルＤＭＯＳ１０Ｈの場合とは異なるが、このような場合であっても、高電圧側スイッチング用として用いた場合であってオフ状態のときに（すなわち逆バイアス時に）基板表面がほぼ空乏化される、いわゆるリサーフ型の横型短チャネルＤＭＯＳとして機能する。
【００８５】
このため、実施形態９に係る横型短チャネルＤＭＯＳ２０Ｈにおいても、横型短チャネルＤＭＯＳ１０Ｈで得られる効果が同様に得られる。
【００８６】
［実施形態１０］
図１３ａ−１〜図１３ｇは、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」における各製造工程を示す図である。実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態６に係る「横型短チャネルＤＭＯＳ１０Ｆ」を製造するための製造方法である。図１３ａ−１〜図１３ｇを参照しながら、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
【００８７】
実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」は、図１３ａ−１〜図１３ｇに示すように、以下の（ａ−１）第一の工程（その１）〜（ｇ）第七の工程を含んでいる。
【００８８】
（ａ−１）第一の工程（その１）
一方の表面にＮ−型のエピタキシャル層１１０を有するＰ−型の半導体基板（シリコン基板）１０８を準備する。そして、このＮ−型のエピタキシャル層１１０の表面近傍にＮ型不純物として例えば砒素イオンを打ち込んで、Ｎ−型のウェル１１２を形成する（図１３ａ−１）。Ｐ−型の半導体基板（シリコン基板）としては不純物濃度が例えば３×１０＋16個／ｃｍ3で厚さが例えば６００μｍのものを用い、Ｎ−型のエピタキシャル層１１０としては不純物濃度が例えば５×１０＋14個／ｃｍ3で厚さが例えば１０μｍのものを用いる。また、Ｎ−型のウェル１１２は表面不純物濃度が例えば１×１０＋16個／ｃｍ3で深さが例えば６μｍとなるように形成する。
【００８９】
（ａ−２）第一の工程（その２）
Ｎ−型のウェル１１２の表面近傍に所定の開口部を有する第４のイオン打ち込み用マスク１５２を形成し、この第４のイオン打ち込み用マスク１５２をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んでＰ−型の拡散層を形成する（図１３ａ−２）。このときの表面不純物濃度は例えば３×１０＋16個／ｃｍ3で深さは例えば２．５μｍとなるように形成する。
【００９０】
（ｂ）第二の工程
第４のイオン打ち込み用マスク１５２を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有する第１のイオン打ち込み用マスク１５４を形成し、この第１のイオン打ち込み用マスク１５４をマスクとしてＮ型不純物として例えばリンイオンを打ち込んで、Ｎ＋型のウェル１４０を形成する（図１３ｂ）。このときの表面不純物濃度は例えば２×１０＋19個／ｃｍ3で深さは例えば４μｍとなるように形成する。
【００９１】
（ｃ）第三の工程
第１のイオン打ち込み用マスク１５４を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有するフィールド酸化膜１３０を形成し、このフィールド酸化膜１３０の開口部に熱酸化によりゲート絶縁膜１２０を形成する（図１３ｃ）。このとき、フィールド酸化膜１３０の膜厚は１０００ｎｍ以下、ゲート絶縁膜１２０の膜厚は１００ｎｍ以下となるように形成する。
【００９２】
（ｄ）第四の工程
ゲート絶縁膜１２０上及びフィールド酸化膜１３０上の所定領域にゲート電極１２２を形成する（図１３ｄ）。ゲート電極の材料としては例えばポリシリコンを用いる。
【００９３】
（ｅ）第五の工程
Ｎ−型のウェル１１２の表面に所定の開口部を有する第２のイオン打ち込み用マスク１５６を形成し、この第２のイオン打ち込み用マスク１５６とゲート電極１２２とをマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、Ｐ型のウェル１１４を形成する（図１３ｅ）。このときの表面不純物濃度は例えば５×１０＋17個／ｃｍ3で深さは例えば１μｍとなるように形成する。
【００９４】
（ｆ）第六の工程
第２のイオン打ち込み用マスク１５６を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有する第３のイオン打ち込み用マスク１５８を形成し、第３のイオン打ち込み用マスク１５８とゲート電極１２２とフィールド酸化膜１３０とをマスクとして、Ｎ型不純物として例えば砒素イオンを打ち込んで、Ｎ＋型のソース領域１１６とＮ＋型のドレイン領域１１８を形成する（図１３ｆ）。このときの表面不純物濃度は例えば１×１０＋20個／ｃｍ3で深さは例えば０．３μｍとなるように形成する。
【００９５】
（ｇ）第七の工程
第３のイオン打ち込み用マスク１５８を除去後、層間絶縁膜１２４を形成してこの層間絶縁膜１２４に所定のコンタクトホールを開口し、その後金属層による電極１２６，１２８を層間絶縁膜１２４上に形成する（図１３ｇ）。このとき、層間絶縁膜１２４の膜厚は１０００ｎｍ以上とする。
【００９６】
以上のように、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、高耐圧特性及び電流駆動特性に優れた実施形態６に係る横型短チャネルＤＭＯＳ１０Ｆを製造することができる。
【００９７】
なお、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」においては、（ｅ）第五の工程〜（ｆ）第六の工程にかけて、Ｐ型のウェル１１４とＮ＋型のソース領域１１６とをゲート電極１２２を利用して自己整合的に形成しているが、本発明の「横型短チャネルＤＭＯＳ」はＰ型のウェル１１４とＮ＋型のソース領域１１６とを自己整合的に形成しない、すなわち、Ｐ型のウェル１１４は別途形成したイオン打ち込み用マスクをマスクとしてイオン打ち込みを行い、Ｎ＋型のソース領域１１６はゲート電極１２２を用いてイオン打ち込みを行うようにして形成することもできる。
【００９８】
なお、実施形態１０においては、実施形態６に係る「横型短チャネルＤＭＯＳ１０Ｆ」を製造するための製造方法を示したが、実施形態７に係る「横型短チャネルＤＭＯＳ１０Ｇ」を製造する場合には、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」の（ａ−２）第一の工程（その２）と（ｂ）第二の工程の間に、第４のイオン打ち込み用マスク１５２を除去後、Ｎ−型のウェル１１２の表面に所定の開口部を有する第５のイオン打ち込み用マスクを形成し、この第５のイオン打ち込み用マスクをマスクとしてＮ型不純物として例えばリンイオンを打ち込んで、Ｎ−型の拡散層１３６を形成する工程を行うようにする。このときの表面不純物濃度は例えば６×１０＋16個／ｃｍ3で、深さは例えば０．５μｍとなるように拡散する。
【００９９】
また、実施形態１に係る「横型短チャネルＤＭＯＳ１０Ａ」を製造する場合には、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」の（ａ−１）第一の工程（その１）で、一方の表面にＮ−型のエピタキシャル層１１０を有するＰ−型の半導体基板（シリコン基板）１０８を準備し、このＮ−型のエピタキシャル層１１０をそのまま用いて（すなわち、Ｎ−型ウェル１１２を形成することなく）、横型短チャネルＤＭＯＳを形成するようにする。このとき、Ｐ−型の半導体基板（シリコン基板）１０８としては不純物濃度が例えば３×１０＋16個／ｃｍ3で厚さが例えば６００μｍのものを用い、Ｎ−型のエピタキシャル層１１０としては不純物濃度が例えば１×１０＋16個／ｃｍ3で、厚さが例えば１０μｍのものを用いる。
【０１００】
また、実施形態２に係る「横型短チャネルＤＭＯＳ１０Ｂ」を製造する場合には、実施形態１に係る「横型短チャネルＤＭＯＳ１０Ａ」を製造する際に用いた工程の、（ａ−２）第一の工程（その２）と（ｂ）第二の工程の間に、第４のイオン打ち込み用マスク１５２を除去後、Ｎ−型のエピタキシャル層１１０の表面に所定の開口部を有する第５のイオン打ち込み用マスクを形成し、この第５のイオン打ち込み用マスクをマスクとしてＮ型不純物として例えばリンイオンを打ち込んで、Ｎ−型の拡散層１３６を形成する第一の工程（その３）を行うようにする。このときの表面不純物濃度は例えば６×１０＋16個／ｃｍ3で、例えば深さは０．５μｍとなるように拡散する。
【０１０１】
また、実施形態３に係る「横型短チャネルＤＭＯＳ１０Ｃ」を製造する場合には、実施形態２に係る「横型短チャネルＤＭＯＳ１０Ｂ」を製造する際に用いた工程の、第一の工程（その３）の第５のイオン打ち込み用マスクとして、その開口部がＮ＋型のウェル１４０に達するように形成されたマスクを用いるようにする。
【０１０２】
また、実施形態４に係る「横型短チャネルＤＭＯＳ１０Ｄ」を製造する場合には、実施形態１に係る「横型短チャネルＤＭＯＳ１０Ａ」を製造する際に用いた工程中に、第２のＰ＋型の拡散層１４２を形成する工程を追加するようにする。
【０１０３】
また、実施形態５に係る「横型短チャネルＤＭＯＳ１０Ｅ」を製造する場合には、実施形態１に係る「横型短チャネルＤＭＯＳ１０Ａ」を製造する際に用いた工程中に、第３のＰ＋型の拡散層１４４を形成する工程を追加するようにする。
【０１０４】
また、実施形態８に係る「横型短チャネルＤＭＯＳ１０Ｈ」を製造する場合には、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」の（ａ−１）第一の工程（その１）を以下のような工程に代えて行うとともに、その後の工程を、実施形態１０の場合と同じように行うようにする。
【０１０５】
（ａ−１）第一の工程（その１）
一方の表面にＰ−型のエピタキシャル層１１１を有するＰ−型の半導体基板（シリコン基板）１０８を準備する。そして、このＰ−型のエピタキシャル層１１１の表面近傍にＮ型不純物として例えば砒素イオンを打ち込んで、Ｎ−型のウェル１１２を形成する。Ｐ−型の半導体基板（シリコン基板）１０８としては不純物濃度が例えば３×１０＋16個／ｃｍ3で厚さが例えば６００μｍのものを用い、Ｐ−型のエピタキシャル層１１１としては不純物濃度が例えば５×１０＋14個／ｃｍ3で厚さが例えば１０μｍのものを用いる。また、Ｎ−型のウェル１１２は表面不純物濃度が例えば１×１０＋16個／ｃｍ3で深さが例えば６μｍとなるように形成する。
【０１０６】
また、実施形態９に係る「横型短チャネルＤＭＯＳ２０Ｈ」を製造する場合には、実施形態１０に係る「横型短チャネルＤＭＯＳの製造方法」の（ａ−１）第一の工程（その１）を以下のような工程に代えて行うとともに、その後の工程を、実施形態１０の場合と反対の導電型となるように行うようにする。
【０１０７】
（ａ−１）第一の工程（その１）
一方の表面にＮ−型のエピタキシャル層２１１を有するＰ−型の半導体基板（シリコン基板）２０８を準備する。そして、このＮ−型のエピタキシャル層２１１の表面近傍にＰ型不純物として例えばボロンイオンを打ち込んで、Ｐ−型のウェル２１２を形成する。Ｐ−型の半導体基板（シリコン基板）２０８としては不純物濃度が例えば３×１０＋16個／ｃｍ3で厚さが例えば６００μｍのものを用い、Ｎ−型のエピタキシャル層２１１としては不純物濃度が例えば５×１０＋14個／ｃｍ3で厚さが例えば１０μｍのものを用いる。また、Ｐ−型のウェル２１２は表面不純物濃度が例えば１×１０＋16個／ｃｍ3で深さが例えば６μｍとなるように形成する。
【０１０８】
以上説明したように、本発明によれば、高耐圧でオン抵抗が低く、高耐圧特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。
【図面の簡単な説明】
【０１０９】
【図１】実施形態１に係る横型短チャネルＤＭＯＳの断面図である。
【図２】実施形態１に係る横型短チャネルＤＭＯＳの作用効果を説明するための図である。
【図３】実施形態１に係る横型短チャネルＤＭＯＳの作用効果を説明するための図である。
【図４】実施形態１に係る横型短チャネルＤＭＯＳの平面図である。
【図５】実施形態２に係る横型短チャネルＤＭＯＳの断面図である。
【図６】実施形態３に係る横型短チャネルＤＭＯＳの断面図である。
【図７】実施形態４に係る横型短チャネルＤＭＯＳの断面図である。
【図８】実施形態５に係る横型短チャネルＤＭＯＳの断面図である。
【図９】実施形態６に係る横型短チャネルＤＭＯＳの断面図である。
【図１０】実施形態７に係る横型短チャネルＤＭＯＳの断面図である。
【図１１】実施形態８に係る横型短チャネルＤＭＯＳの断面図である。
【図１２】実施形態９に係る横型短チャネルＤＭＯＳの断面図である。
【図１３】実施形態１０に係る横型短チャネルＤＭＯＳの製造方法における各製造工程を示す図である。
【図１４】従来の横型短チャネルＤＭＯＳの断面図である。
【図１５】従来の横型短チャネルＤＭＯＳの平面図である。
【国際調査報告】
2005029590.tif 000019
2005029590.tif 000020
2005029590.tif 000021
2005029590.tif 000022