(57)【要約】信号経路に主整合ブロック５１と、その主整合ブロック５１に一端が接続された直列整合ブロック５２２とが挿入され、直列整合ブロック５２２の他端側においてその信号経路にスイッチ５４２と並列整合ブロック５３２の直列接続の一端が接続されており、スイッチのオン・オフ切り替えにより２つの周波数のいずれかにおいて入出力のインピーダンス整合を行う整合回路。
2004082138.tif 000002
【特許請求の範囲】
【請求項１】
信号経路に挿入され、少なくとも第１の周波数帯域で整合が取れた主整合ブロックと、
上記信号経路に挿入されて上記主整合ブロックに一端が接続され、上記主整合ブロックと上記第１の周波数帯域において整合がとれた直列整合ブロックと、
並列整合ブロックとスイッチの直列接続、
とを含み、上記直列接続の一端は上記直列整合ブロックの他端側において上記信号経路に接続され、上記スイッチのオン・オフにより上記第１の周波数帯域と、上記第１の周波数帯域と異なる第２の周波数帯域で選択的に整合を可能にする整合回路。
【請求項２】
請求項１の整合回路において、上記直列接続の一端は上記スイッチの一端であり、上記信号経路に接続されている。
【請求項３】
請求項１の整合回路において、上記直列接続の一端は上記並列整合ブロックの一端であり、上記信号経路に接続されている。
【請求項４】
請求項３の整合回路において、上記直列接続の他端で上記スイッチに接続された第２の並列整合ブロックが設けられている。
【請求項５】
請求項３の整合回路において、上記並列整合ブロックと上記スイッチの接続点に接続された第２の並列整合ブロックが設けられている。
【請求項６】
請求項１、２又は３のいずれかの整合回路において、上記主整合ブロックは上記信号経路に挿入された第２の直列整合ブロックと、第２のスイッチと第２の並列整合ブロックが直列接続された第２の直列接続とを含み、上記第２の直列接続の一端は上記第２の直列整合ブロックの一端に接続されている。
【請求項７】
請求項６の整合回路において、上記第２の直列接続の上記一端は上記第２の並列整合ブロックの一端であり、上記第２の直列整合ブロックの一端に接続されており、上記第２の直列接続の他端で上記スイッチは接地されている。
【請求項８】
請求項７の整合回路において、上記第２の並列整合ブロックと上記第２のスイッチの接続点に一端が接続された第３の並列整合ブロックが設けられている。
【請求項９】
請求項６の整合回路において、上記第２の直列接続の上記一端は上記第２の並列整合ブロックの一端であり、上記第２の直列整合ブロックの一端に接続されており、上記第２の直列接続の他端に接続された第３の並列整合ブロックが設けられている。
【請求項１０】
請求項１、２又は３のいずれかの整合回路において、上記並列整合ブロックは複数の副整合回路と、上記複数の副整合回路と交互に直列に接続された１つ以上の第２のスイッチとを含む。
【請求項１１】
請求項１、２又は３のいずれかの整合回路において、上記並列整合ブロックは、直列接続された複数の副整合回路と、上記複数の副整合回路間の各接続点とグランド間に挿入された第２のスイッチを含む。
【請求項１２】
請求項１、２又は３のいずれかの整合回路において、上記直列整合ブロックに直列に接続して１つ以上の第２直列整合ブロックが設けられ、各上記第２直列整合ブロックの一端に第２並列整合ブロックと第２スイッチの第２直列接続が接続されている。
【請求項１３】
請求項１、２又は３のいずれかの整合回路において、上記スイッチは上記信号経路に接続された単極と、Ｎ個の端子を有する単極Ｎ投スイッチであり、上記Ｎ個の端子にそれぞれ上記並列整合ブロックと、少なくとも１つの第２並列整合ブロックがそれぞれ接続されており、上記スイッチは上記Ｎ個の端子に接続された上記並列整合ブロック及び上記第２並列整合ブロックの任意の１つを選択して上記信号経路に接続可能とされている。
【請求項１４】
請求項１、２又は３のいずれかの整合回路において、上記信号経路に挿入された第２の直列整合ブロックと、上記第２直列整合ブロックの一端とグランド間に接続された第２の並列整合ブロックとを含み、それらによって上記信号経路の第１の周波数の信号の高調波成分を除去する第１の高調波処理ブロックと、上記信号経路に挿入された第３の直列整合ブロックと、上記第３の直列整合ブロックの一端とグランド間に接続された第３の並列整合ブロックと第２のスイッチの直列接続とを含み、上記第１の周波数と異なる第２の周波数の信号の高調波成分を除去する第２の高調波処理ブロックとを更に含む。
【請求項１５】
請求項１４の整合回路において、上記主整合ブロックは、上記信号経路に挿入された第４の直列整合ブロックと、上記第４の直列整合ブロックの一端とグランド間に接続された第４の並列整合ブロックとを含む。
【請求項１６】
請求項１５の整合回路において、上記第１の高調波処理ブロックにおける上記第２の並列整合ブロックと直列に第３のスイッチが設けられ、上記主整合ブロックにおける上記第４の並列整合ブロックと直列に第４のスイッチが設けられている。
【請求項１７】
請求項１４の整合回路において、上記主整合ブロックは第１の整合ブロックを構成しており、第１の上記直列整合ブロックと第１の上記直列接続の組は第２の整合ブロックを構成しており、上記第２の整合ブロックと上記第２の高調波処理ブロックの組は付加ブロックを構成しており、上記付加ブロックと同様の第２の付加ブロックが更に少なくとも１つ上記信号経路に挿入されている。
【請求項１８】
第１及び第２の単極Ｎ投スイッチと、Ｎは２以上の整数であり、
上記第２単極スイッチの単極側に接続され、第１の周波数帯域で整合された主整合ブロックと、
上記第１及び第２の単極Ｎ投スイッチのＮ端子間にそれぞれ接続された直結線路及び（Ｎ−１）個の整合ブロック、
とを含み、上記第１及び第２の単極Ｎ投スイッチにより上記直結線路及び（Ｎ−１）この整合ブロックのいずれかを選択して上記主整合ブロックと接続することにより、上記第１の周波数帯域及び上記第１の周波数帯域と異なる少なくとも（Ｎ−１）個の周波数帯域のいずれかで選択的に整合可能な整合回路。
【請求項１９】
請求項１乃至１８のいずれかの上記整合回路を増幅素子の入力側整合回路及び出力整合回路の少なくとも一方として有する電力増幅器。
【発明の詳細な説明】
【技術分野】  この発明は、整合回路に関し、特に、複数の周波数帯域でインピーダンスの異なる回路間の整合を確立するマルチバンド対応の整合回路、更に、移動体通信、衛星通信端末の如き通信機器において使用される複数の周波数帯域の信号を高効率に増幅する小型マルチバンド高効率電力増幅器を構成するに好適な整合回路に関する。
【背景技術】  無線通信によって提供されるサービスの多様化に伴い、無線機には複数の周波数帯域の信号を処理するマルチバンド化が要求されている。無線機に含まれる不可欠な装置として電力増幅器がある。効率のよい増幅を行なうには、増幅素子とその周辺回路との間のインピーダンス整合を取る必要があり、整合回路が使われる。従来のマルチバンド電力増幅器として、例えば“帯域共用移動機”内で用いられる増幅器が千葉耕司他、“移動機”、ＮＴＴ  ＤｏＣｏＭｏテクニカルジャーナル、Ｖｏｌ．１０，Ｎｏ．１に示されている。
図１を参照して上記文献に示されている８００ＭＨｚ／１．５ＧＨｚ帯電力増幅器の構成を説明する。図１の電力増幅器は入力スイッチ１１と、８００ＭＨｚ帯増幅器２１と、１．５ＧＨｚ帯増幅器２２と、出力スイッチ１２により構成される。無線周波数に変換された送信信号は、入力スイッチ１１で各周波数帯域用に設計された増幅器２１、２２の何れかに選択供給され、増幅された後、出力スイッチ１２を介してアンテナに給電される。
図２も参照して図１の各増幅器２１、２２の構成を説明する。各増幅器２１、２２は、入力側整合回路２５と、増幅素子２６と、出力側整合回路２７とで構成される。両整合回路２５、２７は入力信号の周波数帯域に対して信号源２３と増幅素子間、及び増幅素子２６と負荷２８間のインピーダンス整合をとる設計がされている。一般に、増幅素子２６の入出力インピーダンスは周波数によって異なり、周波数帯域の異なる信号を増幅する場合、入力側、出力側に帯域毎に設計された整合回路がそれぞれ必要となる。従来例においては、例えば、２帯域の信号を増幅するには、図２に示される入力側整合回路２５、増幅素子２６、出力側整合回路２７より成る増幅器を２系統具備する必要がある。従って、設置面積はおよそ２倍となる。更に多くの帯域の信号を増幅する場合は、設置面積がおよそ系統数倍になる。増幅素子２６の数が増えると、増幅器全体の消費電力の増加や回路の安定性を損なう可能性がある。また、整合回路は増幅器中で設置面積における割合が大きい個所であり、問題となる。また、多系統化した場合、入出力スイッチとしてＳＰｎＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  ｎ  Ｔｈｒｏｗ）スイッチが必要であるが、ＳＰｎＴスイッチは構造が非常に複雑であり製作が困難である。また、これを用いることで、増幅器には系統数に比例して、スイッチ挿入損失が増大する問題を発生する。
特に移動機では、消費電力はでき得る限り小さいことが望ましいので、移動機の消費電力を左右する最たる回路部材である電力増幅器を高効率動作させる。図３は高効率電力増幅器の構成を示したもので、入力側整合回路２５と増幅素子２６と出力側整合回路２７と高調波処理回路２４が使用される。ここで、高調波処理回路２４は、例えば、電力増幅器を全ての偶数次高調波に対して短絡、全ての奇数次高調波に対して開放となる負荷条件で終端する。この終端条件を設定すれば、理論上最大効率１００％が得られる。ここで、全ての高調波に対して理想的な終端条件を現実の回路で実現することは困難であるが、高調波の寄与は低次である程大きく、２次高調波までを最適負荷で終端することにより、理論上８６％が得られることも知られている。なお、高調波処理回路２４は、この設計法に限定されるものではない。
一般に、増幅素子２６の出力インピーダンスは周波数特性をもつことから、高効率な電力増幅を達成するには、使用する各周波数帯で最適化した入出力整合回路２５、２７及び高調波処理回路２４を用いる必要がある。従って、従来の２バンド対応マルチバンド高効率電力増幅器においては、２帯域の信号を増幅するに、各周波数帯域で最適化した入力側整合回路２５、増幅素子２６、高調波処理回路２４、出力側整合回路２７を２系統具備し、図１に示すようにＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチ、即ち、単極双投スイッチ１１、１２で切り替えて使用していた。
しかし、マルチバンド高効率電力増幅器の従来例においては、上述した理由により動作帯域数の増加につれて全体の回路面積が増大する問題点があった。例えば、ｎ帯域の信号を増幅させたい場合、整合回路がｎ系統、高調波処理回路がｎ系統、増幅素子もｎ個必要で、回路面積はおよそｎ倍になる。特に、整合回路及び高調波処理回路は増幅器中で回路面積における割合が大きい回路であり問題となる。これに加えて、多系統化した場合、入出力スイッチとして、ＳＰｎＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  ｎ  Ｔｈｒｏｗ）スイッチが必要であるが、このＳＰｎＴスイッチは、構成が複雑で、高性能なスイッチの製作が困難であり、系統数の増加によりスイッチの挿入損失の増大をまねく。特に、出力側整合回路にＳＰｎＴスイツチを導入した場合、挿入損失が効率の低下をもたらし、特に携帯機に使用するに困難を来す。
ここで、整合回路のマルチバンド化としては広帯域設計による方法も考えられる。しかし、回路の広帯域化に伴い、整合回路を構成する素子数が増大し、狭帯域設計と比較し、利得及び効率の低下が生じる。従って、特に電力増幅器への適用を考えた場合、装置の大型化、性能劣化が生じる。
この発明の目的は、少ない素子数で複数の周波数帯域でそれぞれインピーダンス整合を行なうことができる小型マルチバンド対応の整合回路、更に、移動体通信、衛星通信端末の如き通信機器において使用される複数の周波数帯域の信号を高効率に増幅する小型マルチバンド高効率電力増幅器を構成するに好適な整合回路を提供することである。
【発明の開示】
この発明による整合回路は、
信号経路に挿入され、少なくとも第１の周波数帯域で整合が取れた主整合ブロックと、
上記信号経路に挿入されて上記主整合ブロックに一端が接続され、上記主整合ブロックと上記第１の周波数帯域において整合が取れた直列整合ブロックと、
並列整合ブロックとスイッチの直列接続、
とを含み、上記直列接続の一端は上記直列整合ブロックの他端側において上記信号経路に接続され、上記スイッチのオン・オフにより上記第１の周波数帯域と、上記第１の周波数帯域と異なる第２の周波数帯域で選択的に整合を可能にする。
【図面の簡単な説明】  図１は８００ＭＨｚ／１．５ＧＨｚ帯電力増幅器の従来例を説明する図。
図２は図１の各増幅器の構成を説明する図。
図３は移動機に用いられる従来の電力増幅器の例を説明する図。
図４はこの発明による整合回路の実施例を説明する図。
図５は中心周波数ｆ１、ｆ２とする２つの周波数帯域を示す図。
図６は主整合ブロックの第１の実施例を説明する図。
図７は主整合ブロックの第２の実施例を説明する図。
図８は主整合ブロックの第３の実施例を説明する図。
図９はこの発明による整合回路の実施例を示す図。
図１０は整合回路の第３の実施例を説明する図。
図１１は中心周波数ｆ１〜ｆＮとするＮ個の周波数帯域を示す図。
図１２はスイッチの任意の組み合わせを同時にオンとして整合することができる周波数帯域の数を増加させることを説明する図。
図１３は整合回路の第４の実施例を説明する図。
図１４は多くの周波数帯域に変更設定する並列整合ブロックを説明する図。
図１５は並列整合ブロックの第２の実施例を説明する図。
図１６はスイッチを用いた並列整合ブロックの第３の実施例を示す図。
図１７はこの発明による整合回路の第５の実施例を示す図。
図１８Ａは図１７における並列整合ブロックの動作を説明するための図。
図１８Ｂは図１７における並列整合ブロックの動作を説明するための図。
図１９はこの発明による整合回路の第６の実施例を示す図。
図２０はこの発明による整合回路の第７の実施例を示す図。
図２１はこの発明による整合回路の第８の実施例を示す図。
図２２はこの発明による整合回路の第９の実施例を示す図。
図２３はこの発明による整合回路の第１０の実施例を示す図。
図２４はこの発明による整合回路の第１１の実施例を示す図。
図２５はこの発明による整合回路の第１２の実施例を示す図。
図２６はこの発明による整合回路の第１３の実施例を示す図。
図２７は主整合ブロックの第１の実施例を示す図。
図２８は主整合ブロックの第２の実施例を示す図。
図２９は主整合ブロックの第３の実施例を示す図。
図３０は主整合ブロックの第４の実施例を示す図。
図３１はこの発明による整合回路を増幅器に適用した第１の応用例を説明する図。
図３２はこの発明による整合回路を増幅器の一部として利用した第２の応用例を説明する図。
図３３は増幅器の高効率化を達成する実施例を説明する図。
図３４Ａは２倍波周波数２ｆ１の終端回路を示す図。
図３４Ｂは直列整合ブロックと並列整合ブロックの構成を示す図。
図３５は並列整合ブロックとして先端開放線路を使用した例を説明する図。
図３６は図３３の変形実施例を説明する図。
図３７は図３３の実施例を拡張した実施例を説明する図。
図３８は図３３の第２の変形実施例を説明する図。
図３９は図３３の第３の変形実施例を説明する図。
図４０は図３３の第４の変形実施例を説明する図。
図４１は図３３の第５の変形実施例を説明する図。
図４２は実施例の使用の態様を説明する図。
【発明を実施するための最良の形態】  発明を実施するための最良の形態を図を参照して説明する。
図４にこの発明による整合回路の実施例を示す。この整合回路５０はポートＰ１に接続された信号源２３のインピーダンスＺＳに、ポートＰ２に接続された負荷回路２８のインピーダンスを整合させる回路であり、例えば、図５に示す中心周波数がそれぞれｆ１及びｆ２の２つの周波数帯域ｂ１及びｂ２の信号に対する整合回路として動作する。信号源２３のインピーダンスは周波数によらずＺＳとする。負荷回路２８のインピーダンスは周波数に依存するのでＺＬ（ｆ）と表す。この整合回路５０は、ポートＰ１とＰ２間の信号経路に直列に挿入された直列整合ブロック５２２と主整合ブロック５１と、直列整合ブロック５２２のポートＰ１側の一端とグランド間に挿入された並列整合ブロック５３２とスイッチ５４２の直列接続とから構成されている。この例では、並列整合ブロック５３２はスイッチ５４２を介して信号経路に接続されている。直列整合ブロック５２２は負荷回路２８に対し直列に挿入されており、並列整合ブロック５３２はスイッチ５４２がＯＮ状態のときに負荷回路２８に対し並列に挿入される。
先ず、周波数ｆ１の信号の整合について説明する。スイッチ５４２をオフ状態にした場合、例えばポートＰ１に接続された信号源２３から入力した信号は直列整合ブロック５２２と主整合ブロック５１のみを通過してポートＰ２に伝送される。ここで、図４の主整合ブロック５１は周波数ｆ１の信号に対して、ポートＰ２のインピーダンスＺＬ（ｆ１）をポートＰ１から信号源２３側を見た入力インピーダンスＺＳに整合させる回路である。直列整合ブロック５２２は、図４の接続点ＡとＢ間の周波数ｆ１の信号伝送に影響しないよう、例えば、特性インピーダンスがＺＳに等しい伝送線路等で構成する。その結果、主整合ブロック５１は周波数ｆ１の信号に対してポートＰ１とポートＰ２間のインピーダンス整合を達成する。
次に、周波数ｆ２の信号の整合について説明する。上述した通り、主整合ブロック５１は周波数ｆ１で整合回路として動作する設計がなされている。これに対し、周波数ｆ２の信号に関しては単なるインピーダンス変換器として動作する。従って、ポートＰ２のインピーダンスＺＬ（ｆ２）は、主整合ブロック５１により周波数ｆ２において、或る任意のインピーダンスＺＬ’（ｆ２）に変換される。ここで、スイッチ５４２をオン状態にした場合、直列整合ブロック５２２と、直列整合ブロック５２２に並列接続された並列整合ブロック５３２の周波数ｆ２でのインピーダンスを予め適当に決めておくことにより、任意の負荷インピーダンスＺＬ’（ｆ２）に対してポートＰ１のインピーダンスＺＳとの整合をとることができる。即ち、主整合ブロック５１が如何なる構成であったとしても周波数ｆ２に対する整合回路５０を設計することができる。従って、スイッチ５４２により主整合ブロック５１に並列整合ブロック５３２を付加することで、整合回路５０全体を周波数ｆ２の入力信号に対する整合回路に変更することができる。このように、１つのスイッチ５４２の状態（オン／オフ）を切り替えることで、２つの周波数帯域の信号に選択的に対応可能な整合回路５０を構成することができる。なお、図４においては、並列整合ブロック５３２の他端を接地させているが、並列整合ブロック５３２は先端開放線路によっても構成することができる。
図４の実施例において、主整合ブロック５１の構成は以下に説明するようにさまざまな形態で構成することができ、他の実施例においても同様である。この主整合ブロック５１の第１の構成例を図６を参照して説明する。ここに図示される主整合ブロック５１は、誘導性集中定数素子５１Ｂと容量性集中定数素子５１Ａとにより構成されている。この様に複数の集中定数素子を組み合わせることにより、任意の周波数ｆの整合回路を構成することができる。
主整合ブロック５１の第２の構成例を図７を参照して説明する。図示される主整合ブロック５１は、直列整合ブロック５２１と、その入力側に一端が接続され他並列整合ブロック５３１とにより構成されている。直列整合ブロック５２１は例えば集中定数素子で構成された遅延回路でもよいし、また、特性インピーダンスがＺＳに等しい伝送線路で構成してもよい。これらの集中定数素子及び伝送線路によって、任意の周波数ｆの整合回路を構成することができる。並列整合ブロック５３１は例えば先端開放線路により構成してもよいし、先端短絡線路で構成してもよい。
主整合ブロック５１の第３の構成例を図８を参照して説明する。図示される主整合ブロック５１は、直列整合ブロック５１１と、その入力側にスイッチ５４１を介して一端が接続され、他端がグランドに接続された並列整合ブロック５３１で構成されている。スイッチ５４１がオン状態においては、直列整合ブロック５１１と、並列整合ブロック５３１によりポートＰ２の任意のインピーダンスに対してボートＰ３のインピーダンスと整合をとることができるので、任意の周波数の信号に対する整合回路を設計することができる。また、スイッチ５４１がオフ状態においては、信号は主整合ブロック５１内で直列整合ブロック５１１のみを通過し、並列整合ブロック５３１はインピーダンス変換に寄与しない。従って、主整合ブロック５１は、ポートＰ２のインピーダンスを直列整合ブロック５１１によるインピーダンス変換量だけ変化させることになる。
図９は整合回路５０の第２の実施例を示す。この実施例は信号源２３が例えばＦＥＴのようにインピーダンスが周波数特性を持っている場合であり、負荷回路２８のインピーダンスＺＬは周波数特性を持っていないものとする。図４に示した整合回路５０の実施例において、主整合ブロック５１が周波数特性を有する信号源２３側となるようにポートＰ１とＰ２間の主整合ブロック５１と直列整合ブロック５２２の位置を入れ替え、それに伴い、並列整合ブロック５３２をポートＰ２側にスイッチ５４２を介して接続した構成となっている。動作原理は図４の場合と同様であり、説明を省略する。
図１０はこの発明による整合回路５０の第３の実施例を示す。図１０の実施例は、図１１に示されるＮ個の周波数帯域ｂ１〜ｂＮの信号に対する整合回路として動作するよう、直列整合ブロック５２２、並列整合ブロック５３２、スイッチ５４２と同様の組が縦続して（Ｎ−１）段（この実施例ではＮは３以上の整数）設けられている。図１０の実施例は図４の実施例を拡張したものに相当し、第ｎ番目（ｎ：２〜Ｎの整数）のスイッチ５４ｎをオンにすることにより、並列接続された対応する第ｎ番目の並列整合ブロック５３ｎと直列整合ブロック５２２〜５２Ｎと主整合ブロック５１とにより整合回路５０全体を中心周波数ｆｎの入力信号に対する整合回路に変更することができる。
また、（Ｎ−１）個のスイッチ５４２〜５４Ｎの任意の組み合わせを同時にオンとして信号線路（主整合ブロックと直列整合ブロック）に接続される並列整合ブロックを選択することにより、整合することができる周波数帯域の数を増加させることができる。これを図１２を参照して、スイッチの個数を２、即ち、Ｎ＝３とした場合について具体的に説明する。スイッチ５４２と５４３の双方が開放の場合、整合回路５０は主整合ブロック５１により周波数ｆ１の整合回路として動作する。次に、スイッチ５４２を閉成、スイッチ５４３を開放とした場合、整合回路５０は周波数ｆ２の整合回路として動作する。また、スイッチ５４３を閉成、スイッチ５４２を開放とした場合、周波数ｆ３の整合回路として動作する。更に、スイッチ５４２を閉成、スイッチ５４３をも閉成とした場合、並列整合ブロック５３２及び５３３が選択接続したことに対応する周波数ｆ４の整合回路として動作することになる。縦続段数を増やせば原理的には、最大で同時に閉成するスイッチの組み合わせ数まで、整合することができる周波数帯域の数を増加させることができる。図１０の実施例は、並列整合ブロック５３２〜５３Ｎの各一端は接地されているが、並列整合ブロックを先端開放線路を用いて構成する場合は必ずしも接地は必要とはされない。
図１２に示した整合回路は、複数のスイッチ５３２、５３３を同時に閉成とすることで、広帯域な整合回路のマルチバンド化にも対応することができる。
図１３はこの発明による整合回路の第４の実施例である。この実施例では、ポートＰ１に接続された１入力Ｎ出力スイッチ（単極Ｎ投スイッチ）ＳＷ１と、出力側が主整合ブロック５１に接続されたＮ入力１出力スイッチ（単極Ｎ投スイッチ）ＳＷ２が設けられ、これらスイッチＳＷ１，ＳＷ２間のＮ個の入出力端子に特性インピーダンスＺＳの直結線路５８１と（Ｎ−１）個の整合ブロック５９２〜５９Ｎがそれぞれ選択可能に接続されている。
図１３の実施例も図１０の実施例と同様に図１１に示されるＮ個の周波数帯域の信号に対する整合回路５０として動作する。主整合ブロック５１は周波数ｆ１の入力信号に対する整合回路である。整合回路５０全体を周波数ｆ１の整合回路とするには、２つのスイッチ、即ち、１入力Ｎ出力スイッチＳＷ１とＮ入力１出力スイッチＳＷ２を第１の出力と第１の入力に切り替えて、ポートＰ１とポートＰ２とを直結線路５８１を介して接続する。また、整合回路５０全体を周波数ｆｎ（１≦ｎ≦Ｎ）の整合回路とするには、１入力Ｎ出力スイッチＳＷ１とＮ入力１出力スイッチＳＷ２を整合ブロック５９ｎに対応するスイッチ接点に切り替え制御する。各整合ブロック５９ｎとして、例えば図１０に示したようなスイッチ５２を含む整合回路５０と同様の構成を用いることにより、更に整合可能な周波数帯域の数を増やすことができる。
図１４は、前述の図４、９、１０、１２に示した整合回路５０における１つ又は任意の数の並列整合ブロック（並列ブロック５３で代表する）をリアクタンスを有する副整合回路で構成することにより、並列整合ブロック５３全体で更に多くの周波数帯域を使用可能にする構成例を示す。この並列整合ブロック５３は、Ｋ個の副整合回路６１１〜６１ＫとＫ個のスイッチ６２１〜６２Ｋが交互に直列接続された構成とされている。スイッチを６２１から順に閉成として行き、副整合回路６１２〜６１Ｋを順次に直列接続して行くことにより、並列整合ブロック５３は（Ｋ＋１）個のリアクタンス値をとることができる。スイッチ６２１〜６２Ｋの全てを開放とした場合、並列整合ブロック５３は副整合回路６１１のみにより整合周波数帯域が決まる。スイッチ６２１を閉成した場合、並列整合ブロック５３はこのスイッチを介して直列接続された副整合回路６１１及び６１２により整合周波数帯域が決まる。スイッチ６２１及び６２２を閉成した場合、並列整合ブロック５３は両スイッチを介して直列接続された副整合回路６１１、６１２及び６１３により整合周波数帯域が決まる。以下、同様である。これにより、例えば、図１４の並列整合ブロック５３を図４、９、１０、１２の整合回路５０の並列整合ブロック５３２に適用すれば、整合可能な周波数帯域の数を更にＫ個程増加させることができる。
図１５はスイッチを用いた並列整合ブロック５３の第２の実施例を示す。この並列整合ブロック５３は、Ｋ個の直列接続された副整合回路６１１〜６１Ｋと、それら副整合回路６１１〜６１Ｋ間の各接続点及び直列接続の最終端とグランド間にそれぞれ接続されたスイッチ６２１〜６２Ｋとで構成されている。例えば、スイッチ６２１が閉成の場合、スイッチ６２１は片側が接地されているので、副整合回路６１２〜６１Ｋは並列整合ブロック５３のリアクタンス値に影響せず、並列整合ブロック５３のリアクタンスは副整合回路６１１のみで決定される。同様に、第ｋ番目のスイッチ６２ｋを閉成とすれば、並列整合ブロック５３のリアクタンスは副整合回路６１１〜６１ｋで決定され、第ｋ＋１番目の副整合回路６１ｋ＋１以降の副整合回路は並列整合ブロック５３のリアクタンス値には影響しない。従って、スイッチ６２ｋを閉成とすることにより、並列整合ブロック５３は（ｋ＋１）個程度のリアクタンス値を得ることができる。図１５の並列整合ブロック５３を図４、９、１０、１２の整合回路５０の並列整合ブロック５３２に適用することにより、更に整合可能な周波数帯域の数をＫ個程増加させることができる。
図１６はスイッチを用いた並列整合ブロック５３の第３の実施例である。この並列整合ブロック５３はＫ個の副整合回路６１１〜６１Ｋと、それらのいずれかを選択接続するＳＰｎＴスイッチ６２１で構成される。各副整合回路６１１〜６１Ｋはそれぞれ異なるリアクタンスを有し、スイッチ６２１を各副整合回路に接続することにより並列整合ブロック５３はＫ個程のリアクタンス値を得ることができる。図１６の並列整合ブロックを図４、９、１０、１２の整合回路５０の並列整合ブロック５３２に適用することにより、整合可能な周波数帯域の数をＫ−１個程増加させることができる。副整合回路は、伝送線路、集中定数素子等を用いて任意に構成することができる。例えば、集中定数素子として、可変リアクタンス、或いは可変キャパシタンス機能を持つ素子を用いれば、更に細かいリアクタンス制御をすることができる。
また、上記した並列整合ブロック５３の各種構成例は、後述する実施例にも適用することができる。
図４、９、１０、１２で示した整合回路５０の実施例では、各並列整合ブロック５３２〜５３Ｎはいずれもスイッチ５４２〜５４Ｎを介して直列整合ブロック５２２〜５２Ｎの一端にそれぞれ接続した場合を示している。これらの実施例の整合回路５０では、スイッチ５４の特性として、特にＯＮ状態での周波数ｆ２における挿入損失が小さく、ＯＦＦ状態での周波数ｆ１におけるアイソレーションが高いことが要求される。しかし、一般的に使用周波数が高くなるに従ってスイッチの挿入損失、アイソレーションは劣化する。従って、上記整合回路５０では、周波数ｆ２において十分低い挿入損失と周波数ｆ１におけるアイソレーションが十分確保できない場合、特性劣化が生じる可能性がある。この点を改善した整合回路の実施例を以下に説明する。
図１７はこの発明による整合回路の第５実施例を示す。ここでは信号源２３のインピーダンスが周波数特性を持つ場合を示している。この実施例は図９の実施例において、互いに直列接続されたスイッチ５４２と並列整合ブロック５３２の位置が互いに入れ換えられているだけで、その他の構成は図９と同様である。
主整合ブロック５１は周波数ｆ１の入力信号に対する整合回路であり、Ｂ点で信号源２３のインピーダンスＺＳ（ｆ１）が負荷インピーダンスＺＬに整合するように設計される。直列整合ブロック５２２は点Ａ，Ｂ間の周波数ｆ１の信号伝送に影響しないよう、伝送線路などの回路素子で構成されている。例えば、特性インピーダンスが出力負荷インピーダンスＺＬに等しい伝送線路で構成してもよいし、特性インピーダンスがあるＺＴに等しい伝送線路で構成し、ポートＰ２において、周波数徳性のないインピーダンス変換器により出力負荷インピーダンスＺＬに変換してもよい。
直列整合ブロック５２２と並列整合ブロック５３２は、上記のように設計された主整合ブロック５１と併せて、ポートＰ２において信号源インピーダンスＺＳ（ｆ２）が負荷インピーダンスＺＬに整合するよう設計されている。この場合、スイッチ５４２はＯＮ／ＯＦＦのいずれかの状態として設計する。具体的には、例えば直列整合ブロック５２２は周波数ｆ２で特性インピーダンスが負荷インピーダンスＺＬと一致するような伝送線路で構成され、並列整合ブロック５３２は、周波数ｆ１の信号の波長をλ１とすると、線路長がλ１／４の伝送線路で構成されている。
主整合ブロック５１は、スイッチ５４２がＯＦＦの状態で周波数ｆ２で信号源インピーダンスＺＳ（ｆ２）と負荷インピーダンスＺＬ間の整合を行うよう設計されている。従って、スイッチ５４２がＯＦＦの状態では図１８Ａに示すように、周波数ｆ１の信号に対して線路長λ１／４の並列整合ブロック５３２に沿った電圧分布は、開放端側で最大となり、接続点Ａで０、即ち、接続点Ａでは短絡状態となっている。そのため、整合回路５０はスイッチ５４２がＯＦＦの状態では周波数ｆ１の信号を負荷回路２８に供給せず、周波数ｆ２の信号に対してのみ信号源２３のインピーダンスと負荷回路２８のインピーダンス間の整合を行って信号を負荷回路２８に供給することができる。
周波数ｆ１での整合を行うには、スイッチ５４２をＯＮ状態にする。この場合は、図１８Ｂに示すように線路長λ１／４の並列整合ブロック５３２グランド側が短絡されるので周波数ｆ１の信号に対する電圧分布は接続点Ａで最大となる。即ち、接続点Ａにおいて周波数ｆ１の信号に対し並列整合ブロック５３２は理想的には無限大のインピーダンスとなっている。従って、並列整合ブロック５３２による周波数ｆ１における影響をなくすことができる。前述した図４、９、１０、１２の実施例では、スイッチ５４２の特性として、周波数ｆ２における高いアイソレーションと周波数ｆ１における低い挿入損失が要求されるが、図１７の実施例では並列整合ブロック５３２が接続点Ａに接続されているので、上述のようにスイッチ５４２のオン・オフにより接続点Ａから見た並列整合ブロック５３２は周波数ｆ１の信号に対し短絡（インピーダンス０）・開放（インピーダンス無限大）となる。従って、スイッチ５４２自体が要求された挿入損失及びアイソレーションの特性を有していなくても、その影響は少ない。
図９で示した実施例におけるスイッチ５４２がアイソレーション１５ｄＢを持つ場合、周波数ｆ１で最大３．８ｄＢの損失が生じるが、図１７の実施例では同損失は０．０８ｄＢと大きく改善される。また、スイッチ５４２の状態をＯＮとして、周波数ｆ２の整合回路が設計され、並列整合ブロック５３２が線路長λ１／２の先端短絡線路と等価の回路となった場合、周波数ｆ１においては接続点Ａで短絡となる。しかし、図１７の実施例によれば、周波数ｆ１での使用の際、スイッチ５４２の状態をＯＦＦとすれば、周波数ｆ１における並列整合ブロック５３２の接続点Ａでの入力インピーダンスは同様に理想的には無限大、即ち開放となり、周波数ｆ１の信号に影響を与えない。この場合、スイッチ５４２に要求される特性は図９におけるものと同等であるが、スイッチ５４２の実装位置が信号経路（主整合ブロックや直列整合ブロック）より離すことができるため、実装がしやすい利点がある。
図１７で示した並列整合ブロック５３２とスイッチ５４２の位置関係は、そのまま図４、１０、１２の実施例に適用できる。
図１９はこの発明による整合回路の第６の実施例を示す。この実施例は図１７の実施例の変形実施例であり、図１７の実施例におけるスイッチ５４２をグランドに接続せず、もう１つの並列整合ブロック５５２に接続している。その他の構成は図１７の場合と同様である。図１７の実施例によれば、スイッチ５４２がアイソレーション及びインサーションロスの点でそれほど高い要求を満たさないでもよいが、例えば１つの周波数ｆ１に対し整合を実現するそれぞれの整合ブロックの設計を決めた場合に、整合可能なもう１つの周波数ｆ２の選択自由度はそれほど大きくない。図１９の実施例ではその点を改善するものである。
この実施例も図１７と同様、ポートＰ１に接続されたインピーダンスＺＳ（ｆ）の信号源２３を、ポートＰ２から見て整合させるための回路である。図１７の実施例は、例えば図５に示す２つの周波数帯域ｂ１，ｂ２の信号に対する整合回路として動作する。図１７で主整合ブロック５１は周波数ｆ１の入力信号に対する整合回路であり、接続点Ｂで信号源インピーダンスＺＳ（ｆ１）が負荷インピーダンスＺＬに整合するように設計する。直列整合ブロック５２２は、接続点Ｂ，Ａ間の周波数ｆ１の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。例えば、特性インピーダンスが負荷インピーダンスＺＬに等しい伝送線路で構成してもよいし、特性インピーダンスがあるインピーダンスＺＴに等しい伝送路で構成し、ポートＰ２において、周波数特性のないインピーダンス変換器により負荷インピーダンスＺＬに変換してもよい。図１９の実施例については周波数ｆ２におけるスイッチ５４２の挿入損失やアイソレーション特性のうち、どちらの特性がより大きな問題となるかにより、設計法が異なる。
まず、挿入損失が問題となる場合には、以下のように設計する。スイッチ５４２はＯＦＦとして、主整合ブロック５１、直列整合ブロック５２２、及び並列整合ブロック５３２で周波数ｆ２に対する整合回路を設計する。設計の解としての並列整合ブロック５３２は任意のリアクタンス成分を持ちえるので、多くの場合、並列整合ブロック５３２の信号経路への付加は、周波数ｆ１の信号に対して損失を与える。従って、周波数ｆ１の信号に対し、スイッチ５４２をＯＮとし、もう１つの並列整合ブロック５５２を並列整合ブロック５３２に付加する。ここで、並列整合ブロック５５２はスイッチ５４２がＯＮ時に図１９の接続点Ａから並列整合ブロック５３２側を見た場合の周波数ｆ１での並列整合ブロック５３２、５５２によるインピーダンスが最大となるように設計する。それにより、スイッチ５４２がＯＮ状態で並列整合ブロック５３２、５５２による周波数ｆ１の信号に対する影響を最小とすることができる。
アイソレーションが問題となる場合は、以下のように設計する。スイッチ５４２はＯＮ状態とし、主整合ブロック５１、直列整合ブロック５２２、及び並列整合ブロック５３２、５５２で周波数ｆ２に対する整合回路を設計する。設計の解としての並列整合ブロック５３２と５５２の直列回路は任意のリアクタンス成分を持ち得るので、多くの場合、並列整合ブロック５３２、５５２の信号経路への付加は周波数ｆ１の信号に対して損失を与える。従って、周波数ｆ１での使用時には、スイッチ５４２をＯＦＦとし、並列整合ブロック５５２を信号経路から切り離す。ここで、並列整合ブロック５３２は、図１９の接続点Ａから並列整合ブロック５３２側を見た場合の周波数ｆ１でのインピーダンスが最大となるように設計する。それにより、並列整合ブロック５３２、５５２による周波数ｆ１の信号に対する影響を最小とすることができる。
このように、図１９の実施例では２つの並列整合ブロック５３２、５５２を使用して所望の周波数に対する整合を設計するので、周波数の選択自由度は高く、かつ、２つの並列整合ブロック５３２、５５２間のスイッチ５４２の位置を最適に選ぶことにより、スイッチ５４２のインサーションロスに対しても、アイソレーションに対しても改善できる。特に挿入損失はスイッチに含まれる抵抗成分が原因で生じるが、スイッチ５４２の位置は、２つの並列整合ブロック５３２、５５２を一本の伝送線路とみて、その線路上のある位置で信号の電流分布が最小となる所に挿入できるよう２つの線路の長さを決め、並列整合ブロック５３、５５を構成することで、回路のスイッチ挿入による損失を低減できる。
図２０はこの発明による整合回路の第７の実施例を示し、図１７及び図１９の実施例の変形例である。この実施例では、並列整合ブロック５３２、５５２は互いに直接接続されており、その接続点とグランド間にスイッチ５４２が挿入されている点が図１９の実施例と異なり、その他の構成は図１９と同様である。図２０も、図１７と同様にポートＰ１に接続された信号源２３を、ポートＰ２から見て整合させるための回路であり、図１９と同様に２つの周波数帯域ｂ１，ｂ２の信号に対する整合回路として動作する。図２０で主整合ブロック５１は、図１９の場合と同様に周波数ｆ１の入力信号に対する整合回路であり、その設計基準も同様なので説明を省略する。
周波数ｆ２における整合は、まず、スイッチ５４２をＯＦＦ状態とし、主整合ブロック５１、直列整合ブロック５２２、並列整合ブロック５３２、５５２で周波数ｆ２に対する整合回路を設計する。設計の解としての並列整合ブロック５３２、５５２の直列回路は任意のリアクタンス成分を持ち得るので、この直列回路の信号経路への付加は多くの場合、周波数ｆ１の信号に対して影響を与える。従って、この実施例では、周波数ｆ１での使用時にはスイッチ５４２をＯＮとする。並列整合ブロック５３２はスイッチ５４２がＯＮのときに図２０の接続点Ａから並列整合ブロック５３２側を見た場合の周波数ｆ１でのインピーダンスが最大となるように設計されている。従って、スイッチ５４２がＯＮのときには、並列整合ブロック５３２、５５２による周波数ｆ１でのインピーダンスへの影響を最小とすることができる。ここで、並列整合ブロック５５２は任意のリアクタンスで設計できるので、周波数ｆ２に対する整合回路の設計は可能である。
図２１はこの発明による整合回路の第７の実施例を示し、図１９の実施例の変形例である。図２１は、図１９の実施例（アイソレーション特性が問題となる場合）で示した整合回路５０において、並列整合ブロック５３２の一例として図９の実施例と同様にスイッチ６２１と伝送線路６１１の直列回路によって構成した例である。スイッチ６２１は挿入損失及びアイソレーションに周波数特性を持ち、一般的に周波数が高くなるにしたがい、挿入損失、アイソレーションともに劣化する。周波数ｆ１での動作に際して、並列整合ブロック５３２内のスイッチ６２１がＯＦＦの場合、並列整合ブロック５３２内のスイッチ６２１のアイソレーションが周波数ｆ１において十分確保できなければ並列整合ブロック５３２が周波数ｆ１の信号伝送に影響し、損失を生じる。
そこで、図２１に示す実施例では、周波数ｆ１での使用時において、並列整合ブロック５３２に従属するスイッチ５４２をＯＮとする。並列整合ブロック５５２は、接続点Ａから並列整合ブロック５３２を見た場合のインピーダンスが並列整合ブロック５３２とあわせて最大となるように設計されている。従って、この実施例の構成を用いれば、スイッチ６２１のアイソレーションが周波数ｆ１において不十分な場合でも、並列整合ブロック５３２の周波数ｆ１の信号に対する影響を最小とすることができる。図２１の並列整合ブロック５３２の構成例は図１７及び図２０に示した実施例にもそれぞれ適用でき、各整合回路において同様な効果が得られる。
図２２はこの発明による整合回路の第８の実施例を示す。この整合回路は、主整合ブロック５１と、それに縦続接続されたＮ−１個の直列整合ブロック５２２〜５２Ｎが設けられ（２≦ｎ≦Ｎ）、各直列整合ブロック５２ｎの出力側接続点Ａｎ−１には、Ｎ個の並列整合ブロック５３ｎ１〜５３ｎＮがそれぞれスイッチ５４ｎ１〜５４ｎＮ−１を介して接続された直列回路が接続されている。図２２は、Ｎ個の周波数帯域の信号に対する整合回路として動作する。図２２で主整合ブロック５１は周波数ｆ１の入力信号に対する整合回路である。直列接続されたＮ−１個の直列整合ブロック５２２〜５２Ｎは周波数ｆ１〜ｆＮのそれぞれの周波数の信号に影響しないよう、伝送線路などの回路素子で構成される。例えば、特性インピーダンスが負荷インピーダンスＺＬに等しい伝送線路で構成してもよいし、特性インピーダンスがあるインピーダンスＺＴに等しい伝送路で構成し、ポートＰ２において周波数特性のないインピーダンス変換器により負荷インピーダンスＺＬに変換してもよい。並列整合ブロック５３ｎ１〜５３ｎＮ（ｎ＝２，．．．，Ｎ）は、スイッチ５４ｎ１〜５４ｎＮ−１の制御により接続点Ａｎ−１から並列整合ブロック５３ｎ１を見た入力インピーダンスが周波数ｆｍ（ｍ≠ｎ）で最大となり、かつ、スイッチ５４ｎ１〜５４ｎＮ−１を別状態に制御することにより周波数ｆｎ（２≦ｎ≦Ｎ）に対して、主整合ブロック５１、直列整合ブロック５２２〜５２Ｎと併せて接続点Ａｎ−１で整合回路となるよう設計する。
例えば、周波数ｆｎに対してスイッチ５４ｎ１〜５４ｎｎ−１はＯＮ、スイッチ５４ｎｎ〜５４ｎＮ−１のうち少なくともスイッチ５４ｎｎはＯＦＦとして、並列整合ブロック５３ｎ１〜５３ｎｎを周波数ｆｎに整合できるように設計する。同時に、周波数ｆｍ（１≦ｍ≦Ｎ，ｍ≠ｎ）に対しては、スイッチ５４ｎ１〜５４ｎｐ−１（２≦ｐ≦Ｎ−１，ｐ≠ｎ）をＯＮとし、スイッチ５４ｎｐ〜５４ｎＮ−１のうち少なくともスイッチ５４ｎｐはＯＦＦとして、並列整合ブロック５３ｎ１〜５３ｎｐを接続点Ａｎ−１で信号経路に付加し、接続点Ａｎ−１で周波数ｆｍに対する並列整合ブロック５３ｎ１〜５３ｎＮからなる回路の入力インピーダンスを最大化する。
このように、各直列整合ブロック及び並列整合ブロックを構成することにより、Ｎ個の周波数帯域に対する整合回路が実現できる。ここでは、主整合ブロック５１、（Ｎ−１）個の直列整合ブロック５２２〜５２Ｎ、Ｎ（Ｎ−１）個の並列整合ブロック５３２１〜５３ＮＮ、Ｎ（Ｎ−１）個のスイッチ５４２１〜５４ＮＮを用いた例を示したが、信号源インピーダンスＺＳ（ｆ）の特性によっては、これよりも少ないスイッチや整合ブロックで実現可能な場合も存在する。
例えば、スイッチ５４ｎ１〜５４ｎｑ−１（１＜ｑ＜Ｎ）をＯＮ、スイッチ５４ｎｑをＯＦＦとし、接続点Ａｎ−１に接続された並列整合ブロック５３ｎ１〜５３ｎｑの他に、スイッチ５４ｋ１〜５４ｋｒ−１（ｋ＞ｎ，１＜ｒ≦Ｎ）をＯＮとし、スイッチ５４ｋｒをＯＦＦとし、接続点Ａｋ−１に接続された並列整合ブロック５３ｋ１〜５３ｋｒの一部と、主整合ブロック５１と、直列整合ブロック５２２〜５２ｋにより周波数ｆｓに対して接続点Ａｋ−１で整合できるように設計する。
このとき、スイッチの制御により接続点Ａｎ−１及びＡｋ−１以外に接続された並列整合ブロックの縦続接続はそれぞれの点からそれぞれに接続される並列整合ブロック側を見た場合の周波数ｆｓに対する入力インピーダンスが最大となるように設計しておく。これにより、これら並列整合ブロックが周波数ｆｓの信号伝送へ与える影響を最小にすることができる。更に、スイッチの制御により、接続点Ａｎ−１及びＡｋ−１以外に接続された並列整合ブロックを周波数ｆｓの整合回路の一部として使用することもできる。このように、複数の接続点Ａｘに接続される並列整合ブロックの組み合わせで整合回路を構成することにより、直列整合ブロックの数は（Ｎ−１）個より少なくなり、よって、並列整合ブロック及びスイッチの数も直列整合ブロックの数の減少に伴って減らすことができる。また、周波数ｆ１〜ｆＮのうち、互いの関係が奇数倍になるものがある場合など、入力インピーダンスを最大とする条件が利用できるので、スイッチの数を減らすことができる。更に、並列整合ブロックを周波数ｆ１〜ｆＮのうち、複数の周波数で共振するように設計することによっても、同様に入力インピーダンスを最大とする条件が利用できるので、スイッチの数および並列整合ブロックの数を減らすことができる。
図２３はこの発明による整合回路の第９の実施例を示す。この実施例は図２２の実施例において各接続点Ａｎ−１に接続されるＮ個の並列整合ブロックとＮ−１個のスイッチが交互に接続された縦続接続からスイッチを除去してＮ個の並列整合ブロック５３ｎ１〜５３ｎＮを縦続接続し、各並列整合ブロック間の接続点及び最終段並列整合ブロック５３ｎＮの接続点Ａｎ−１と反対側の端子をそれぞれスイッチ５４ｎ１〜５４ｎＮを介してグランドに接続した構成となっている。
図２３は、例えばＮ個の周波数帯域の信号に対する整合回路として動作する。図２３で主整合ブロック５１は周波数ｆ１の入力信号に対する整合回路である。直列整合ブロック５２２〜５２Ｎは図２２の実施例の場合と同様に構成する。周波数ｆｎ（ｎ＝２，．．．，Ｎ）に対しては、例えば、スイッチ５４ｎ１〜５４ｎＮはＯＦＦとし、主整合ブロック５１、直列整合ブロック５２２〜５２ｎ−１、並列整合ブロック５３ｎ１〜５３ｎＮで周波数ｆｎに対する整合回路を構成するよう、周波数ｆ１〜ｆＮについて各並列整合ブロックを設計する。このとき、並列整合ブロック５３ｎ１〜５３ｎＮは、周波数ｆｍ（１≦ｍ≦Ｎ，ｍ≠ｎ）においてスイッチの制御、例えばスイッチ５４ｎｐ（１≦ｐ≦Ｎ）をＯＮとした場合において、並列整合ブロック５３ｎ１〜５３ｎｐの縦続接続は図２３の接続点Ａｎ−１から並列整合ブロック５３ｎ１側を見た場合の周波数ｆｍでのインピーダンスが最大となるように設計しておくことにより、並列整合ブロック５３ｎ１〜５３ｎｐは周波数ｆｍの信号伝送への影響を最小にすることができる。
一方、例えば周波数ｆｎに対して、スイッチ５４ｎｐ（１≦ｐ≦Ｎ）をＯＮとし、主整合ブロック５１、直列整合ブロック５２２〜５２ｎ、並列整合ブロック５３ｎ１〜５３ｎｐで周波数ｆｎに対する整合回路を構成するよう、周波数ｆ１〜ｆＮについて各並列整合ブロックを設計する。このとき、並列整合ブロック５３ｎ１〜５３ｎＮは、周波数ｆｍ（１≦ｍ≦Ｎ，ｍ≠ｎ）においてスイッチの制御、例えばスイッチ５４ｎｑ（１≦ｑ≦Ｎ、ｐ≠ｑ）をＯＮとした場合において、並列整合ブロック５３ｎ１〜５３ｎｑの縦続接続は図２３の接続点Ａｎ−１から並列整合ブロック５３ｎ１側を見た場合の周波数ｆｍでのインピーダンスが最大となるように設計しておくことにより、並列整合ブロック５３ｎ１〜５３ｎＮは周波数ｆｍの信号伝送への影響を最小にすることができる。
信号源インピーダンスＺＳ（ｆ）の特性によっては、これよりも少ないスイッチ数や整合ブロック数で実現可能な場合もある。例えば、周波数ｆｎでの整合に対して、接続点Ａｎ−１に接続された並列整合ブロック５３ｎ１〜５３ｎｒ＋１（ｒ＜Ｎ）の他に、接続点Ａｋ−１に接続された並列整合ブロック５３ｋ１〜５３ｋｓ＋１（ｓ＜Ｎ）を併用する。このように、複数の接続点Ａｘに接続される並列整合ブロックの組み合わせで整合回路を構成することにより、直列整合ブロックの数は（Ｎ−１）個より少なくなり、よって並列整合ブロック及びスイッチも直列整合ブロック数の減少とともに減らすことができる。また、周波数ｆ１〜ｆＮのうち、互いの関係が奇数倍になるものがある場合など、入力インピーダンスを最大とする条件が利用できるので、スイッチの数を減らすことができる。更に、周波数ｆ１〜ｆＮのうち、複数の周波数で共振する並列整合ブロックを用いることによっても同様に入力インピーダンスを最大にする条件が利用できるので、スイッチの数及び並列整合ブロック数を減らすことができる。このとき、並列整合ブロック５３ｎ１〜５３ｎＮ及び５３ｋ１〜５３ｋＮは、周波数ｆｍ（１≦ｍ≦Ｎ，ｍ≠ｎ）においてスイッチの制御、例えば、スイッチ５４ｎＲ（１≦Ｒ≦Ｎ）及び５４ｎＳ（１≦Ｓ≦Ｎ）をＯＮとした場合において、並列整合ブロック５３ｎ１〜５３ｎＲ及び５３ｒ１〜５３ｒＳの縦続接続は接続点Ａｎ−１及びＡｒ−１から並列整合ブロック５３ｎ１及び５３ｒ１側を見た場合の周波数ｆｍでのインピーダンスが最大となるように設計しておくことにより、並列整合ブロック５３ｎ１〜５３ｎｒ及び５３ｋ１〜５３ｋｓは周波数ｆｍの信号伝送への影響を最小にすることができる。
図２４はこの発明による整合回路の第１０の実施例を示す。図２４の実施例は図２３に示した実施例に更に並列整合ブロック５３ｎｐと５３ｎｐ＋１間にスイッチ５４ｎｐを挿入した構成となっている。図１９及び図２２に示した実施例と同様な効果が得られる。また、スイッチ５４ｎｐと５４ｎ１〜５４ｎＮ、及びスイッチの状態により信号経路に接続される並列整合ブロックの組み合わせを更に多く選択できる。その結果、複数の周波数で整合可能となるだけでなく、整合周波数以外の他周波数の信号伝送における並列整合ブロックの影響を最小化できる信号数が増加する可能性がある。
図２５はこの発明による整合回路の第１１の実施例を示す。この実施例では、主整合ブロック５１に縦続接続されたＮ−１個の直列整合ブロック５２２〜５２Ｎの各出力側接続点Ａ１〜ＡＮ−１にそれぞれ並列整合ブロック５３２〜５３Ｎが接続され、各並列整合ブロック５３ｎにＳｐＮＴスイッチ５４ｎが接続されている。各スイッチ５４ｎのＮ個の出力端子にはＮ個の並列整合ブロック５５ｎ１〜５５ｎＮが接続されている。それらのうち並列整合ブロック５５ｎｎはスイッチ５４ｎのｎ番目の端子を直接グランドに接続しているが、開放としてもよい。
図２５もＮ個の周波数帯の信号に対する整合回路５０として動作する。図２５で主合成ブロック５１は周波数ｆ１の入力信号に対する整合回路である。直列整合ブロック５２２〜５２Ｎは、周波数ｆ１〜ｆＮの信号に影響しないように、図２２、２３の実施例と同様に構成する。周波数ｆｎ（ｎ＝２，．．．，Ｎ）に対して主整合ブロック５１、直列整合ブロック５２２〜５２ｎ、並列整合ブロック５３ｎｎで整合回路となるよう周波数ｆ１〜ｆＮにて設計する。並列整合ブロック５５ｎｎは接地あるいは開放とする。周波数ｆｍ（１≦ｍ≦Ｎ，ｍ≠ｎ）に対しては、スイッチ５４ｎを並列整合ブロック５５ｎｍに接続する。このとき、並列整合ブロック５５ｎｍは接続点Ａｎ−１から並列整合ブロック５３ｎ側を見た場合の周波数ｆｍでのインピーダンスが最大となるように設計しておく。それにより、並列整合ブロック５３ｎによる周波数ｆｍの信号伝送への影響を最小化することができる。
図２６はこの発明による整合回路の第１２の実施例を示す。図２６の実施例は、図２３の実施例と図２５の実施例を組み合わせた構成である。同様に、図２２〜図２５を任意に組み合わせて構成してもよい。動作については、各実施例で説明したものと同様である。
図２２〜２６の実施例によれば、選択できる整合可能な周波数帯域の数を増やすことができ、かつ並列整合ブロックに対するスイッチの位置を適切に選ぶことにより、スイッチのアイソレーション及びインサーションロスの問題を軽減できる。同様のことは、図１０の実施例に図１４、１５、１６に示した各並列整合ブロック５３を適用した場合にもいえる。
図１７及び図１９〜２６の実施例における主整合ブロック５１の構成は任意に選ぶことができる。主整合ブロック５１の第１の実施例を図２７に示す。この例では主整合ブロック５１はポートＰ１に接続された直列整合ブロック５２１と、その出力側に一端が接続された並列整合ブロック５３１と、並列整合ブロック５３１の他端とグランド間に挿入されたスイッチ５４１とから構成されている。
直列整合ブロック５２１は、例えば図１７におけるＢ−Ａ点間の周波数ｆｎ（ｎ≦Ｎ）の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。例えば、特性インピーダンスが出力負荷インピーダンスＺＬに等しい伝送線路で構成してもよいし、特性インピーダンスがあるインピーダンスＺｒに等しい伝送線路で構成し、ポートＰ２において周波数特性のないインピーダンス変換器により負荷インピーダンスＺＬに変換してもよい。
直列整合ブロック５２１と並列整合ブロック５３１は、図１７におけるポートＰ２においてインピーダンスＺＬに整合するよう設計する。この際、スイッチ５４１はＯＮ／ＯＦＦいずれかの状態として設計する。具体的には、スイッチ５４１の状態はＯＦＦとして、周波数ｆ１の整合回路が設計される。並列整合ブロック５３１が線路長λｍ／４（λｍ：周波数ｆｍの波長、２≦ｍ≦Ｎとする）の先端開放線路となった場合、周波数ｆｍの信号は接続点Ｃで短絡され、周波数ｆｍでの使用ができないことになる。しかし、この実施例においては、周波数ｆｍでの使用の際にはスイッチ５４１をＯＮとすればよく、この時、周波数ｆｍにおける並列整合ブロック５３１の接続点Ｃでの入力インピーダンスは理想的には無限大、即ち並列整合ブロック５３１による周波数ｆｍにおける影響をなくすことができる。また、スイッチ５４１をＯＮとし、周波数ｆ１での整合回路が設計され、並列整合ブロック５３１が線路長λｍ／２の先端短絡線路と等価の回路となった場合、周波数ｆｍにおいては接続点Ｃで短絡となる。しかし、図２７の実施例に拠れば、周波数ｆｍでの使用の際、スイッチ５４１をＯＦＦとすれば、周波数ｆｍにおける並列整合ブロック５３１の接続点Ｃでの入力インピーダンスは同様に理想的には無限大、即ち開放となり、周波数ｆｍの信号に影響を与えない。
図２８はこの発明による図１７及び図１９〜２６の実施例における主整合ブロック５１の第２の実施例を示す。この例では、直列整合ブロック５２１の一端に並列整合ブロック５３１が接続され、それにスイッチ５４１を介して並列整合ブロック５５１が接続された構成となっている。主整合ブロック５１の直列整合ブロック５２１は、例えば図１７におけるＢ−Ａ点間の周波数ｆｎ（ｎ≦Ｎ）の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。図２８の実施例については周波数ｆ２におけるスイッチ５４１の挿入損失やアイソレーション特性のうち、どちらの特性がより大きな問題となるかにより、設計法が異なる。
まず、挿入損失が問題となる場合は、以下のように設計する。スイッチ５４１はＯＦＦとして、直列整合ブロック５２１及び並列整合ブロック５３１で周波数ｆ１に対する整合回路を設計する。設計の解としての並列整合ブロック５３１は任意のリアクタンス成分を持ち得るので、多くの場合、並列整合ブロック５３１の接続点Ｃでの信号経路への付加は、周波数ｆｍ（２≦ｍ≦Ｎ）の信号に対して損失を与える。よって周波数ｆｍでの使用時には、スイッチ５４１をＯＮとし、並列整合ブロック５５１を信号経路に付加する。ここで、並列整合ブロック５５１はスイッチ５４１がＯＮ時に接続点Ｃから並列整合ブロック側を見た場合の周波数ｆｍでのインピーダンスが最大となるように設計する。それにより、スイッチ５４１のＯＮ時に並列整合ブロック５３１、５５１による周波数ｆｍの信号に対する影響を最小にすることができる。
アイソレーションが問題となる場合には、以下のように設計する。スイッチ５４１はＯＮとして、直列整合ブロック５２１及び並列整合ブロック５３１、５５１で周波数ｆ１に対する整合回路を設計する。設計の解としての並列整合ブロック５３１、５５１の直列回路は任意のリアクタンス成分を持ち得るので、多くの場合、並列整合ブロック５３１、５５１の信号経路への付加は周波数ｆｍの信号に対して損失を与える。よって周波数ｆｍでの使用時には、スイッチ５４１をＯＦＦとし、並列整合ブロック５３１を信号経路から切り離す。ここで、並列整合ブロック５３１は接続点Ｃから並列整合ブロック側を見た場合の周波数ｆｍでのインピーダンスが最大となるように設計する。それにより、並列整合ブロック５３１、５５１による周波数ｆｍの信号に対する影響を最小にすることができる。
図２９はこの発明による図１７、図１９〜２６の実施例における主整合ブロック５１の第３の実施例を示す。この例は図２８の実施例において並列整合ブロック５３１と５５１を互いに直接接続し、その接続点とグランド間にスイッチ５４１を挿入した構成となっている。主整合ブロック５１の直列整合ブロック５２１は、例えば図１７におけるＢ−Ａ点間の周波数ｆｎ（ｎ≦Ｎ）の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。スイッチ５４１はＯＦＦとし、直列整合ブロック５２１、並列整合ブロック５３１、５５１で周波数ｆ１に対する整合回路を設計する。
設計の解としての並列整合ブロック５３１、５５１の直列回路は任意のリアクタンス成分を持ち得るので、この直列回路の信号経路への付加は多くの場合、周波数ｆｍ（２≦ｍ≦Ｎ）の信号に対して影響を与える。よって、個の実施例では、周波数ｆｍでの使用時には、スイッチ５４１をＯＮとする。並列整合ブロック５３１はスイッチ５４１がＯＮのときに接続点Ｃから並列整合ブロック側を見た場合の周波数ｆｍでのインピーダンスが最大となるように設計されている。よって、スイッチ５４１がＯＮのときには、並列整合ブロック５３１、５５１による周波数ｆｍでのインピーダンスへの影響を最小にすることができる。ここで、並列整合ブロック５５１は任意のリアクタンスで設計できるので、周波数ｆ１に対する整合回路の設計は可能である。
図３０はこの発明による図１７、図１９〜２６における主整合ブロック５１の第４の実施例を示す。この実施例は図２８の実施例においてスイッチ５４１としてＳＰＮＴスイッチを使用し、そのスイッチ５４１のＮ出力端に並列整合ブロック５５１１〜５５１Ｎを接続した構成となっている。主整合ブロック５１の直列整合ブロック５２１は例えば図１７においてＢ−Ａ点間の周波数ｆｎ（ｎ≦Ｎ）の信号伝送に得供しないよう、伝送線路などの回路素子で構成する。周波数ｆ１に対して直列整合ブロック５２１、並列整合ブロック５３１、５５１１で整合回路となるよう設計する。周波数ｆｍ（２≦ｍ≦Ｎ）に対しては、スイッチ５４１を並列整合ブロック５５１ｍに接続する。このとき、並列整合ブロック５５１ｍは接続点Ｃから並列整合ブロック５３１側を見た場合の周波数ｆｍでのインピーダンスが最大となるように設計しておく。それにより並列整合ブロック５３１、５５１ｍによる周波数ｆｍの信号伝送への影響を最小にすることができる。
上記主整合ブロック５１の構成によれば、スイッチの実装位置が信号経路（主整合ブロックや直列整合ブロック）より離すことができるため、実装しやすいという利点がある。
図２７から３０に示した主整合ブロック５１の構成は図４、９、１０、１２、１３で示した整合回路の実施例における主整合ブロック５１に適用してもよい。
図１７、図１９〜２６の実施例においても任意の並列整合ブロックを図１４に示した並列整合ブロック５３と同様に構成してもよい。それにより並列整合ブロック５３にリアクタンス可変機能をもたせることで、整合回路全体が更に多くの周波数に対して整合可能となる。即ち、図１４のスイッチを６２１から順にＯＮとしていき、副整合回路６１１〜６１Ｋを順次接続していくことで、並列整合ブロック５３はＫ個程度のリアクタンス値を取ることができる。例えば、図１４の並列整合ブロック５３を図１７、１９の整合回路の１つの並列整合ブロックに適用すれば、整合可能な周波数の数を更にＫ個程度増加させることができる。
同様に、図１７、図１９〜２６の実施例において任意の並列整合ブロックを図１５に示した並列整合ブロック５３と同様に構成してもよい。例えば、スイッチ６４１がＯＮの場合、スイッチ６４１は片側が接地されているので、副整合回路６３２〜６３ｋは並列整合ブロック５３のリアクタンス値に影響せず、並列整合ブロック５３のリアクタンスは副整合回路６３１のみで決定される。同様にスイッチ６４ｋをＯＮとすれば、副整合回路６３ｋ＋１〜６３Ｋは並列整合ブロック５３のリアクタンス値に影響せず、並列整合ブロック５３のリアクタンスは副整合回路６３１〜６３ｋで決定される。従って、スイッチ６４ｋをＯＮとすることにより、並列整合ブロック５３はＫ個程度のリアクタンス値を得ることができる。図１５の並列整合ブロック５３を図１７、図１９〜２６の整合回路５０における任意の並列整合ブロック５３に適用することにより、整合可能な周波数の数をＫ個程度増加させることができる。
副整合回路は、伝送線路、集中定数素子などを用いて任意に構成してよい。例えば、集中定数素子として、可変リアクタンス、可変キャパシタンス機能を持つ素子を用いれば、更に細かいリアクタンス制御が可能となる。
上述した整合回路について、主整合ブロック、直列整合ブロック、並列整合ブロック、副整合回路の構成は上記条件を満足すれば特に限定されるものでない。これらは、例えば集中定数回路を使って構成してもよいし、分布定数回路を用いて構成してもよい。また、それらの組み合わせでもよい。
上述ではこの発明による整合回路の様々な実施例を説明したが、以下に、この整合回路を適用した増幅器について説明する。
図３１は、この発明による整合回路を増幅器に適用した第１の応用例を示す。この増幅器は、増幅素子２６の入力側整合回路５０として図４に示した整合回路を使用し、増幅素子２６の出力側整合回路５０’として図９に示した整合回路を使用した場合を示している。従ってこの増幅器は、例えば図５に示した中心周波数をｆ１、ｆ２とする２つの周波数帯域の信号を増幅する。周波数ｆ１の信号を増幅する場合、両整合回路５０、５０’のスイッチ５４２は共に開放とする。これにより、入力側及び出力側共に周波数ｆ１で整合し、良好な増幅をすることができる。また、周波数ｆ２の入力信号を増幅する場合、両整合回路５０、５０’のスイッチ５４２は共に閉成とする。これにより、入力側整合回路５０、出力側整合回路５０’は全体として周波数ｆ２で整合するので、良好な増幅をすることができる。ここで、増幅素子２６として、周波数ｆ１及び周波数ｆ２の双方について利得が取れる素子を選択すれば、１つの増幅素子２６で２つの帯域の信号を選択増幅することができる。
同様に、図１０、図１２、図１３、図１７、図１９〜２６に示した整合回路５０のいずれでも、増幅素子２６の入力側及び出力側整合回路５０、５０’として使用することができる。
図３２を参照してこの発明による整合回路を増幅器の一部として利用した第２の応用例を説明する。図３２における各整合ブロックは、抵抗、インダクタンス、キャパシタンスより成る集中定数素子か、或いはこれと同等な特性を有する分布定数素子を使用して構成することができる。図３２の応用例は、９００ＭＨｚ／２ＧＨｚの帯域で用いられる増幅器の設計例である。ここで、主整合ブロック５１は２ＧＨｚ用の整合回路であり、並列整合ブロック５３２は入力側整合回路５０全体、及び出力側整合回路５０’全体を９００ＭＨｚ用の整合回路に変更するブロックである。２ＧＨｚの入力信号に対してスイッチ５４２は双方共に開放状態とされ、入力側整合回路５０において、入力信号は直列整合ブロック５２２及び２ＧＨｚ用の主整合ブロック５１を介して伝送され、増幅素子２６としての電界効果トランジスタ（ＦＥＴ）の入力端子に入力される。出力側整合回路５０’においては、２ＧＨｚ用の主整合ブロック５１と直列整合ブロック５２２を介して伝送され、ポートＰ２に出力される。
９００ＭＨｚの入力信号に対応するには、入力側、出力側整合回路５０、５０’のスイッチ５４２は双方共に閉成状態とされ、入力側整合回路５０において、並列整合ブロック５３２を構成する並列コンデンサが挿入され、全体として９００ＭＨｚの整合回路が構成される。出力側整合回路５０’においても並列整合ブロック５３２を構成するコンデンサが挿入され、全体として９００ＭＨｚの整合回路が構成される。直列整合ブロック５２２は、増幅器の入出力インピーダンスに等しい特性インピーダンスの伝送線路、或いはこれと等価な集中定数回路などによって構成することができる。このように、この応用例において、入力側及び出力側整合回路５０、５０’におけるスイッチ５４２のＯＮ／ＯＦＦを切り換えることにより２つの周波数帯の信号に対し選択的に整合可能な増幅器を構成することができる。
図３３を参照して増幅器の高効率化を達成する実施例を説明する。図３３においては、増幅素子２６としては、信号帯域毎に個々に具備するのではなく、広帯域の増幅素子２６を１個だけとして増幅素子数を減少させ、この広帯域の増幅素子２６の周辺回路である出力側整合回路５０’を信号帯域毎に最適化することにより、マルチバンド高効率電力増幅器を構成することができる。この発明の整合回路を増幅器の出力側整合回路５０’として使用する場合は、電力増幅器を高効率動作させる観点から、整合ブロックの他に高調波処理する高調波処理ブロックを併せて使用する。
図３３の出力側整合回路５０’は、例として、図５に示される周波数をｆ１及びｆ２とする２つの帯域の信号について、増幅素子２６をマルチバンド高効率増幅器として動作させる。ここで、入力側整合回路５０としては、前述の各種整合回路を使用してもよいし、想定される入力信号の全体帯域で整合が取れる設計の１個の整合回路を使用してもよいし、或いは信号帯域毎に切り替え使用する複数個の整合回路を使用してもよい。
この応用実施例における出力側整合回路５０’は、第１の高調波処理ブロック５１Ａと、第１の整合ブロック５１Ｂと、第２の高調波処理ブロック５７Ａと、第２の整合ブロック５７Ｂとから構成されている。第１の高調波処理ブロック５１Ａと第１の整合ブロック５１Ｂは主整合ブロック５１を構成し、第２の高調波処理ブロック５７Ａと第２の整合ブロック５７Ｂは付加ブロック５７を構成している。機能の点から見れば、第１の整合ブロック５１Ｂと第２の整合ブロック５７Ｂの組が前述したこの発明の整合回路として機能し、第１の高調波処理ブロック５１Ａと第２の高調波処理ブロック５７Ａの組は、基本周波数ｆ１、ｆ２の信号の高調波成分を除去することにより増幅器全体として電力増幅の効率を高めている。
出力側整合回路５０’の第１の高調波処理ブロック５１Ａは、図５で信号帯域ｂ１の周波数ｆ１の高調波を終端する回路であり、直列整合ブロック５２１１と並列整合ブロック５３１１から構成されている。具体的には、図３４Ｂに示すように２倍波周波数２ｆ１の終端回路であり、直列整合ブロック５２１１は長さＬ１が基本波のλ１／４（λ１は周波数ｆ１基本波の波長）の伝送線路で構成し、並列整合ブロック５３１１は長さＬ２がλ２／４（λ２は２倍波の波長、従ってλ２＝λ１／２）の先端開放線路で構成する。伝送線路５２１１上の２倍波の電圧電流は図３４Ａに示すように分布し、ポートＰ１において短絡となる。同様に、λｎ／４（λｎはｎ倍波の波長：ｎは偶数）の長さの先端開放線路を並列に接続することで、各偶数次高調波に対する終端条件を満足することができる。また、同様に、奇数次高調波については、ポートＰ１において開放となる様に先端開放線路の長さを設計する。並列整合ブロック５３１１は単なる或る長さの先端短絡線路を用いた構成、集中定数素子による構成とすることができ、遅延量は並列整合ブロック５３１１の構成に応じて調整する。
図３５を参照して説明するに、図３３における出力側整合回路５０’の第１の整合ブロック５１Ｂは、信号帯域ｂ１の周波数帯域で増幅素子２６と出力負荷とを整合させる回路であり、直列整合ブロック５２１２と並列整合ブロック５３１２とから構成されている。例えば伝送線路により構成した直列整合ブロック５２１２と伝送線路により構成した並列整合ブロック５３１２により任意のインピーダンスに対して整合を取ることができる。図３５は並列整合ブロック５３１２として先端開放線路を使用した例である。先端短絡線路を用いてもよい。並列整合ブロック５３１２は、この他にも集中定数の組み合わせによる回路を使用することができる。直列整合ブロック５２１２も伝送線路などによる遅延回路として構成でき、遅延量は並列整合ブロック５３１２の構成に応じて調整する。
図３３における出力側整合回路５０’の付加ブロック５７の第２の高調波処理ブロック５７Ａと第２の整合ブロック５７Ｂは、それぞれ、図５における信号帯域ｂ２の周波数ｆ２の高調波を終端し、周波数ｆ２の信号帯域ｂ２で増幅素子２と出力負荷とを整合させるための回路である。第２高調波処理ブロック５７Ａは主整合ブロック５１内の第１の高調波処理ブロック５１Ａに対応し、直列整合ブロック５２２１と、スイッチ５４２１と、並列整合ブロック５３２１とから構成されている。第２の整合ブロック５７Ｂも第１の整合ブロック５１Ｂと対応し、直列整合ブロック５２２２と、スイッチ５４２２と、並列整合ブロック５３２２とから構成されている。各整合ブロック５２１２、５２２２、５３１２、５３２２の構成は上述した第１の高調波ブロック５１Ａと第１の整合ブロック５１Ｂ内の各整合ブロックと同様であり、周波数ｆ２を基本波として設計する。
図３３において、付加ブロック５７のスイッチ５４２１及び５４２２を開放にした場合、入力信号は、主整合ブロック５１の第１の高調波処理ブロック５１Ａと第１の整合ブロック５１Ｂ、更に第２の高調波処理ブロック５７Ａの直列整合ブロック５２２１と第２の整合ブロック５７Ｂの直列整合ブロック５２２２を通過して出力される。スイッチのアイソレーションが充分に大きい場合、並列整合ブロック５３２１と５３２２は、第１の高調波処理ブロック５１Ａと第１の整合ブロック５１Ｂから充分にアイソレーションされ、信号帯域ｂ１の信号伝送に影響を及ぼさない。この場合、出力側整合回路５０’は、信号帯域ｂ１におけるインピーダンス整合と周波数ｆ１の高調波処理とを実行する。
付加ブロック５７のスイッチ５４２１及び５４２２を閉成にした場合、入力信号は第１の高調波処理ブロック５１Ａと、第１の整合ブロック５１Ｂ、更に第２の高調波処理ブロック５７Ａと、第２の整合ブロック５７Ｂを通過して出力される。ここで、一例として、設計周波数ｆ１＞ｆ２とすれば、第１の高調波処理ブロック５１Ａで処理対象となる高調波は周波数ｆ２よりも充分に高いので、付加ブロック５７の第２の高調波処理ブロック５７Ａ及び第２の整合ブロック５７Ｂは第１の高調波処理ブロック５１Ａに余り影響されずに容易に設計することができる。従って、第１の高調波処理ブロック５１Ａと第１の整合ブロック５１Ｂに影響されずに、周波数ｆ２に対する整合回路を設計することができる。この場合の出力側整合回路５０’は、信号帯域ｂ２におけるインピーダンス整合と、周波数ｆ２の高調波処理を実行する。
上述したように、付加ブロック５７を構成する第２の高調波処理ブロック５７Ａと第２の整合ブロック５７Ｂとに含まれるスイッチ５４１２、５４２２をオン／オフすることにより、出力側整合回路５０’の全体を２つの周波数帯域で整合することができ、各周波数帯域で高効率化に最適な高調波処理回路を構成することができる。更に、これに際して、１組の高調波処理ブロックと整合ブロック当たりに必要とされるスイッチはＳＰＳＴスイッチ、即ち、単極単投スイッチが合計２個という少数で事足りる。そして、各高調波処理ブロック、各整合ブロックの配置は特性が最適化される順序であれぱよく、図３３に図示される通りの順序に限らない。この変形実施例として、図３６に示されるように、第１の高調波処理ブロック５１Ａ及び第１の整合ブロック５１Ｂと第２の高調波処理ブロック５７Ａ及び第２の整合ブロック５７Ｂの位置を相互に入れ替えた構成とすることができる。
図３７を参照して図３３の実施例を拡張した実施例を説明する。第１の高調波処理ブロック５１Ａと第１の整合ブロック５１Ｂより成る主整合ブロック５１に、（Ｎ−１）個の付加ブロック５７１〜５７Ｎ−１を更に加えた回路に相当する。即ち、第２の高調波処理ブロック５７Ａと第２の整合ブロック５７Ｂとを一括してこれを第１の付加ブロック５７１とし、この付加ブロックに更に（Ｎ−２）個（但し、Ｎ≧３）の付加ブロックを従属接続した整合回路に相当する。この第Ｎ−１の付加ブロック５７Ｎ−１は第Ｎの高調波処理ブロック５７ＡＮと第Ｎの整合ブロック５７ＢＮで構成され、第（ｎ−１）付加ブロック５７ｎ−１は、それぞれ、図１１における信号帯域ｂｎの周波数ｆｎの高調波を終端し、周波数ｆｎの帯域で増幅素子と出力負荷とを整合させる回路である。各回路の構成は第１の付加ブロック５７１における第２の高調波処理ブロック５７Ａ２と第２の整合ブロック５７Ｂ２の場合の構成と同様であり、周波数ｆｎを基本波として設計する。そして、この拡張した実施例の場合、主整合ブロック５１を構成する第１の高調波処理ブロック５１Ａと第１の整合ブロック５１Ｂにもオン／オフ切り替えスイッチ５４１１、５４１２を設けた場合を示しているが、これらスイッチは必ずしも必要ではない。
以下、図３７の実施例の使用の態様を説明する。例えば、入力信号の中心周波数がｆｎの場合、第ｎの高調波処理ブロック５７Ａｎと第ｎの整合ブロック５７Ｂｎのスイッチ５４ｎ１と５４ｎ２を閉成とし、それ以外のスイッチを全て開放とする。入力信号は第ｎの高調波処理ブロック５７Ａｎと、第ｎの整合ブロック５７Ｂｎを通過して出力される。各直列整合ブロックはｆｎの信号伝送に影響を与えず、第１〜第ｎの整合ブロック５７Ｂ１〜５７Ｂｎおよび第１〜第ｎの高調波処理ブロック５７Ａ１〜５７Ａｎの直列整合ブロック５２１１〜５２ｎ１と並列接続した第ｎの整合ブロック５７Ｂｎの並列整合ブロック５３２２により任意のインピーダンスに対して整合を取ることができる。従って、開放されたスイッチが含まれる各高調波処理ブロックと各整合ブロックに影響されずに周波数ｆｎに対する整合回路を設計することができる。高調波処理についても同様に、開放されたスイッチが含まれる各高調波処理ブロックと各整合ブロックに影響されずに周波数ｆｎに対する高調波処理を行うことができる。この出力整合回路は、周波数ｆｎに対するインピーダンス整合と、周波数ｆｎの高調波処理を実行する。
図３８〜４１を参照して、増幅器の高効率化を達成する図３３の実施例の変形例を更に説明する。これらの図の実施例は図３３の実施例を拡張したものである。つまり、付加ブロックとして接続された、高調波処理ブロックと整合ブロックの挿入位置は、図３３に示した位置に限定されることなく、他の高調波処理ブロック、整合ブロックとの関係を考慮して、良好な特性が得られる順序で配置される。図３８においては、主整合ブロック５１、高調波処理ブロック５７Ａ２〜５７ＡＮ、整合ブロック５７Ｂ２〜５７ＢＮの順で配置された実施例であり、図３９は、高調波処理ブロック５７Ａ２〜５７ＡＮ、主整合ブロック５１、整合ブロック５７Ｂ２〜５７ＢＮの順で配置された実施例であり、図４０は、整合ブロック５７Ｂ２〜５７ＢＮ、主整合ブロック５１、高調波処理ブロック５７Ａ２〜５７ＡＮの順で配置された実施例であり、図４１は、高調波処理ブロック５７Ａ２〜５７ＡＮ、整合ブロック５７Ｂ２〜５７ＢＮ、主整合ブロック５１の順で配置された実施例である。
上述した通り、第ｎの高調波処理ブロック５７ＡＮと第ｎの整合ブロック５７ＢＮに含まれるスイッチ５４ｎ１、５４ｎ２をオン／オフすることにより、出力側整合回路５０’全体をＮ個の周波数帯域で整合することができ、各周波数で高効率化に最適な高調波処理回路を構成することができる。これに際して、１組の高調波処理ブロックと整合ブロック当りに必要とされるスイッチはＳＰＳＴスイッチが２個で、最大で合計２（Ｎ−１）個という少数で事足りる。そして、各高調波処理ブロック、各整合ブロックの配置は特性が最適化される順序でありさえずればよく、上述した図３７の通りの順序に限らない。
以下、図４２の実施例の使用の態様を説明する。図４２は、図１６に示した並列整合ブロック５３を、例えば、図３８に示した高調波処理ブロック５７Ａ２〜５７ＡＮ群に適用した例であり、例えば、入力信号の中心周波数がｆｎの場合、ＳＰＮＴスイッチ５４Ａを切り替え、第ｎの並列整合ブロックに接続する。第ｎの並列整合ブロックは、周波数ｆｎの高調波処理回路として設計されている。第１〜第ｎの直列整合ブロックと並列接続した第ｎの並列整合ブロックにより任意のインピーダンスに対して整合を取ることができる。従って、各並列整合ブロックと、開放されたスイッチが含まれる各整合ブロックに影響されずにｆｎに対する整合回路を設計することができる。
各高調波処理ブロック、整合ブロックは、抵抗、インダクタンス、キャパシタンスその他の集中定数棄子で構成するか、これと同等な特性を有する分布定数索子を用いて構成することができる。
上述した実施例の出力側整合回路５０’は入力側整合回路に適応してもよい。また、上述した実施例の整合回路は、並列整合ブロックと直列整合ブロックの遅延量で全てのインピーダンス整合をとるが、回路の設計によっては遅延量が０となる場合がある。付加ブロックの直列整合ブロックの遅延量が０になる場合は、対応するスイッチが不要となる。
図３１、３２の実施例においては、各整合回路５０、５０’の例として図４で示した整合回路５０を適用した例を示したが、図１７、１９、２０、２１で示した整合回路５０を使用してもよい。更に、図３６の実施例におけるスイッチを含む各高調波処理ブロック５７Ａ及び整合ブロック５７Ｂの例として、図４あるいは図９で示した直列整合ブロック５２２とそれにスイッチ５４２を介して接続された並列整合ブロック５３２を使用する場合を示したが、図１７に示した整合回路５０における直列整合ブロック５２２とそれに接続された並列整合ブロック５３２及びスイッチ５４２の組、あるいは図１９、２０、２１で示した整合回路５０における直列整合ブロック５２２とそれに接続された並列整合ブロック５３２、５５２及びスイッチ５４２の組を適用してもよい。
尚、周波数帯域の具体的な例としては、第４世代移動通信システム（５ＧＨｚ帯など）や第３世代移動通信システム（２ＧＨｚ帯）、その他のシステム（ＰＤＣでは８００ＭＨｚ帯、１．５ＧＨｚ帯、ＧＳＭ，ＰＨＳ，無線ＬＡＮでは２．４ＧＨｚなど）が挙げられるが、これらに限られるものではない。
【発明の効果】
以上説明したように、この発明によれば、入力される信号の周波数帯域毎に別々な整合回路を構成する必要はなく、部品点数の削減と設置面積の縮小を達成することができる。そして、切り替えスイッチの数も最小限で済み、これによる損失の低減、全体形状構造の小型化を達成することができる。
この発明の整合回路に依れば、入力信号の周波数帯域の数の分だけ増幅素子、高調波処理回路、整合回路の組を構成する必要がなく、部品点数の削減と設置面積の縮小とを達成することができる。また、特に整合回路を変更するに際して使用するスイッチの数も少なく、スイッチも単純な構成のＳＰＳＴスイッチでも構成することができ、スイッチによる挿入損失を大幅に低減することができる。従って、小型なマルチバンド高効率電力増幅器を構成するに好適である。
この発明の整合回路によれば、複数の移動通信サービスで利用される周波数帯域が混在したセル環境においても、このスイッチを切り替えることにより回路のリアクタンスが変化し、整合回路全体をマルチバンド化することができる。またこの発明の整合回路によれば、挿入損失とアイソレーション特性がともに十分でないスイッチを用いても、インピーダンス整合が取れるマルチバンド整合回路を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【国際調査報告】
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